【事件の表示】
　特願２００２−　５２２２０「通信システム及び通信方法」拒絶査定不服審判事件〔平成１４年１２月　６日出願公開、特開２００２−３５１８２４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯 
　本願は、平成１４年２月２７日（パリ条約による優先権主張２００１年２月２８日、韓国）の出願であって、平成１９年３月１３日付けの拒絶理由通知に対し、同年６月１９日付けで意見書が提出されるとともに、同日付で手続補正がなされたが、平成２０年２月４日付けで拒絶査定がなされ、これに対し、同年５月１２日に拒絶査定不服審判が請求されるとともに、同年６月１１日付けで手続補正がされたものである。
　
２．平成２０年６月１１日付け手続補正についての補正却下の決定  
　
［結論］ 
　平成２０年６月１１日付け手続補正を却下する。 
［理由］  
（１）本件補正
　平成２０年６月１１日付けの手続補正（以下「本件補正」という。）は、平成１９年９月１６日付けの手続補正書の特許請求の範囲の請求項（以下「補正前の請求項」という。）１〜１２を、平成２０年６月１１日付けの手続補正書の特許請求の範囲の請求項（以下「補正後の請求項」という。）１〜１２に補正したものである。補正後の請求項１は、以下のとおりである。
　
「【請求項１】多数個のチャンネルよりなる通信チャンネルを介して受信されるデータをメモリに貯蔵したり、あるいは、メモリに貯蔵されたパケットデータを前記通信チャンネルを介して伝送したりする通信システムにおいて、
　前記通信システムは、
　前記通信チャンネルを介して受信又は送信するパケットデータに関する情報を貯蔵している多数個のバッファディスクリプタと、
　前記バッファディスクリプタの各々に前記パケットデータに関する情報を貯蔵し、前記バッファディスクリプタの各々に標識ビットを割り当てて、前記バッファディスクリプタが構成中であるか、あるいは、前記通信チャンネルに受信されるパケットデータにエラーが生じたか、あるいは、前記バッファディスクリプタの構成が完了したか、を表示する中央処理装置(ＣＰＵ)と、
　前記バッファディスクリプタの標識ビットを確認して、現在アクセスしようとするバッファディスクリプタの処理を中断して、次のバッファディスクリプタをアクセスしたり、あるいは、現在アクセスするバッファディスクリプタに情報が貯蔵されたパケットデータを処理したりする、直接メモリアドレス(ＤＭＡ)制御器と、を含む通信システムであって、
　前記標識ビットは、
　前記ＣＰＵが前記バッファディスクリプタを構成中であるか、あるいは、前記通信チャンネルに受信されるパケットデータにエラーが生じれば、前記ＤＭＡ制御器が前記バッファディスクリプタを使用不可能なＣＰＵモードであり、また、前記ＣＰＵにより前記バッファディスクリプタの構成が完了すれば、前記ＤＭＡ制御器が前記バッファディスクリプタを使用可能なＤＭＡモードである、ことを表わすオーナビットと、
　前記ＣＰＵが前記バッファディスクリプタを構成中であるか、あるいは、前記通信チャンネルに受信されるパケットデータにエラーが生じたか、を表わし、前記ＣＰＵが前記構成中であればリセット(又はセット)して前記ＤＭＡモードを表し前記エラーが生じればセット(又はリセット)して前記ＣＰＵモードを表すためのスキップビットと、を含む、ことを特徴とする通信システム。」
　
（２）補正事項の検討  
　本件補正は、補正前の請求項１に記載した事項である「前記ＣＰＵが前記バッファディスクリプタを構成中であるか、あるいは、前記通信チャンネルに受信されるパケットデータにエラーが生じれば、前記バッファディスクリプタがＣＰＵモードであり、また、前記ＣＰＵにより前記バッファディスクリプタの構成が完了すれば、前記ＤＭＡ制御器が使用可能なＤＭＡモードである、ことを表わすオーナビット」について、「前記ＣＰＵが前記バッファディスクリプタを構成中であるか、あるいは、前記通信チャンネルに受信されるパケットデータにエラーが生じれば、前記ＤＭＡ制御器が前記バッファディスクリプタを使用不可能なＣＰＵモードであり、また、前記ＣＰＵにより前記バッファディスクリプタの構成が完了すれば、前記ＤＭＡ制御器が前記バッファディスクリプタを使用可能なＤＭＡモードである、ことを表わすオーナビット」とする補正、「前記ＣＰＵが前記バッファディスクリプタを構成中であるか、あるいは、前記通信チャンネルに受信されるパケットデータにエラーが生じたか、を表わすスキップビット」について、「前記ＣＰＵが前記バッファディスクリプタを構成中であるか、あるいは、前記通信チャンネルに受信されるパケットデータにエラーが生じたか、を表わし、前記ＣＰＵが前記構成中であればリセット(又はセット)して前記ＤＭＡモードを表し前記エラーが生じればセット(又はリセット)して前記ＣＰＵモードを表すためのスキップビット」とする補正をしたものである。
　そこで、本件補正が、特許法第１７条の２第３項に規定する要件を満たしているか否かについて検討する。
　
　本願の願書に最初に添付された明細書及び図面（以下「当初明細書等」という。）には、上記の補正事項における「スキップビット」に関連して、図面とともに以下の事項が記載されている。
　
「【００１７】
【発明の実施の形態】以下、添付した図面を参照し、本発明によるチャンネル活用率を高める通信システム及び通信方法について下記のように説明する。図３は、本発明によるチャンネルの活用率を高める通信システムを概略的に示したブロック図である。本発明による通信システムは、ＣＰＵ６０と、ＤＭＡ制御器６４、及び多数個のバッファディスクリプタ６６、を含んでなる。ここで、バッファディスクリプタ６６は、示してはいないが、パケットデータが貯蔵されるメモリの一部の領域を占める。図３には、システムバス６８が共に示されており、ＣＰＵ６０、ＤＭＡ制御器６４、及びバッファディスクリプタ６６間のデータ伝送は、システムバス６８を介してなされる。
【００１８】図３を参照すれば、バッファディスクリプタ６６には、通信チャンネル６２を介してパケット単位に受信又は送信されるパケットデータに関する情報が、ＣＰＵ６０により貯蔵される。また、各バッファディスクリプタには、一つのパケットデータに関する情報が貯蔵される。そして、バッファディスクリプタ６６の各々は、データポインタＤＰ、コマンドビットＣ、状態ビットＳ、オーナービットＯ及びスキップビットＳＫよりなる標識ビットを含む。
【００１９】ＣＰＵ６０は、パケットデータを貯蔵するメモリの一部の領域に、バッファディスクリプタ６６を構成する。ここで、ＣＰＵ６０がバッファディスクリプタを構成するということは、ＣＰＵ６０が通信チャンネル６２を介して送受信するパケットデータに関する情報を貯蔵するということである。この時、ＣＰＵ６０は、各バッファディスクリプタに標識ビットを割り当て、標識ビットを利用してバッファディスクリプタ６６の現在状態を表示する。すなわち、ＣＰＵ６０は、標識ビットを利用して、バッファディスクリプタがＣＰＵ ６６により構成中であるか、あるいは、通信チャンネル６２に受信されるパケットデータにエラーが生じたか、あるいは、バッファディスクリプタの構成が完了したか、などの状態を表示する。
【００２０】ＣＰＵ６０は、標識ビットとして２ビットを割り当て、そのうち一つのビットはオーナビットＯであり、もう一つのビットはスキップビットＳＫである。オーナビットＯは、バッファディスクリプタがＣＰＵ モードであるか、あるいはＤＭＡモードであるかを表わす。すなわち、ＣＰＵ６０は、バッファディスクリプタを構成中であるか、あるいは通信チャンネル６２に受信されるパケットデータにエラーが生じた場合、オーナビットＯをセット（あるいはリセット、以下、セットであると仮定する）して、バッファディスクリプタが現在ＣＰＵモードであることを表わす。このように、バッファディスクリプタがＣＰＵモードであれば、ＤＭＡ制御器６４はバッファディスクリプタを使用できない。また、ＣＰＵ６０は、バッファディスクリプタの構成が完了すれば、オーナービットＯをリセット（あるいはセット、以下、リセットであると仮定する）して、バッファディスクリプタが、ＤＭＡ制御器６４により使用可能なＤＭＡモードであることを表わす。
【００２１】スキップビットＳＫは、ＣＰＵ６０がバッファディスクリプタを構成中であるか、あるいは、通信チャンネル６２に受信されるパケットデータにエラーが生じたか、を表わす。すなわち、ＣＰＵ６０は、バッファディスクリプタを構成中であればスキップビットＳＫをリセット（あるいはセット、以下、リセットであると仮定する）する。これに対し、通信チャンネル６２にエラーが生じて、通信チャンネル６２に受信されるパケットにエラーが生じれば、ＣＰＵ６０は、スキップビットＳＫをセット（あるいはリセット、以下、リセットであると仮定する）する。
【００２２】ＤＭＡ制御器６４は、バッファディスクリプタの開始ポインタ、及び現在ポインタを有している。開始ポインタ６４ａは、ＣＰＵ６０により設定され、ＤＭＡ制御器６４が最初にアクセスするバッファディスクリプタを指す。現在ポインタ６４ｂは、ＤＭＡ制御器６４が現在アクセスしているバッファディスクリプタを指し、開始ポインタと同一の初期値を有する。現在ポインタ６４ｂは、以前に処理されたバッファディスクリプタのポインタ値に、単位バッファディスクリプタの大きさに該当するアドレスを増加して、その値を得る。従って、ＤＭＡ制御器６４の現在ポインタ６４ｂの値は、最初には開始ポインタ６４ａの値と同じ第１バッファディスクリプタ７０を指し、順次に第２，第３，．．．，第ｎバッファディスクリプタ７２、７４、．．．、７８を指す。ＤＭＡ制御器６４は、現在ポインタ６４ｂにより第１、第２、第３、．．．、第ｎバッファディスクリプタ７０、７２、７４、．．．、７８を順次に処理する。
【００２３】ＤＭＡ制御器６４は、バッファディスクリプタ６６の各々の標識ビットを確認して、現在アクセスしているバッファディスクリプタの処理を中断して、次のバッファディスクリプタをアクセスしたり、あるいは、現在アクセスしているバッファディスクリプタに貯蔵された情報を利用して、通信チャンネル６２を介して送受信するパケットデータを処理したりする。ここで、パケットデータを処理するということは、バッファディスクリプタを介して通信チャンネル６２から受信されるパケットデータをメモリに伝送したり、あるいは、メモリに貯蔵されたパケットデータを通信チャンネル６２に伝送したりする、ということである。
【００２４】図４は、図３に示された通信システムにおいて行われる通信方法の一実施形態によるフローチャートである。次に、図３及び図４を参照し、図３に示されたシステムにおいて行われる本発明による通信方法について説明する。図３及び図４を参照すれば、ＣＰＵ６０は、ｎ個のチャンネルよりなる通信チャンネル６２に送受信されるパケットデータに関する情報を、バッファディスクリプタ６６に貯蔵する（ステップ９８）。この時、一つのバッファディスクリプタには一つのパケットデータに関する情報が貯蔵され、ＣＰＵ６０は、各バッファディスクリプタに、バッファディスクリプタの状態を表わす２ビットの標識ビットを割り当てる。ＣＰＵ６０は、標識ビットを利用してバッファディスクリプタにパケットデータに関する情報を貯蔵中であるか、あるいは、現在貯蔵中であるパケットデータを受信した通信チャンネル６２にエラーが生じたか、あるいは、パケットデータに関する情報貯蔵が完了したか、を表わす。
【００２５】ステップ９８後に、ＤＭＡ制御器６４は、現在ポインタ６４ｂが指すバッファディスクリプタをアクセスする（ステップ１００）。説明の便宜上、現在ポインタ６４ｂは、第ｉバッファディスクリプタ７６を指していると仮定する。ＤＭＡ制御器６４は、アクセスしようとする第ｉバッファディスクリプタ７６の標識ビットを確認して、現在アクセスしている第ｉバッファディスクリプタ７６の現在状態を確認する（ステップ１７５）。すなわち、ＤＭＡ制御器６４は、標識ビットを確認して、第ｉバッファディスクリプタ７６にパケットデータに関する情報が貯蔵中であるか、あるいは、パケットデータを送受信する通信チャンネルにエラーが生じたか、あるいは、パケットデータに関する情報貯蔵が完了したか、を確認する。
【００２６】具体的に、ＤＭＡ制御器６４は、標識ビットのオーナビットＯを確認して現在アクセスしている第ｉバッファディスクリプタ７６のモードがＣＰＵモードであるか、あるいは、パケットデータに関する情報貯蔵が完了したＤＭＡモードであるか、を判断する（ステップ１１０）。例えば、オーナビットＯがセットされていれば、ＤＭＡ制御器６４は、第ｉバッファディスクリプタ７６がＣＰＵモードであると判断し、リセットされていればＤＭＡモードであると判断する。
【００２７】ステップ１１０において、第ｉバッファディスクリプタ７６がＣＰＵモードであると判断されれば、スキップビットＳＫを確認して、通信チャンネル６２に受信されるパケットデータに関する情報が、第ｉバッファディスクリプタ７６に貯蔵中であるか、あるいは、パケットデータを受信する通信チャンネル６２にエラーが生じたか、を確認する（ステップ１５０）。例えば、ＤＭＡ制御器６４は、スキップビットＳＫがセットされていれば、通信チャンネル６２にエラーが生じたと判断し、リセットされていれば、通信チャンネル６２に受信されるパケットデータに関する情報が、第ｉバッファディスクリプタ７６に貯蔵中である、と判断する。
【００２８】続いて、ステップ１７５において、ＤＭＡ制御器６４が、アクセスしている第ｉバッファディスクリプタ７６がＤＭＡモードである、と確認されれば、第ｉバッファディスクリプタ７６に情報が貯蔵されたパケットデータを処理する（ステップ１２０）。ここで、パケットデータを処理するということは、ＤＭＡ制御器６４が、第ｉバッファディスクリプタ７６のデータポインタＤＰが指すメモリのアドレスに、パケットデータを貯蔵したり、あるいは、データポインタＤＰが指すメモリのアドレスに貯蔵されたパケットデータを、通信チャンネル６２に伝送したりする、ということである。
【００２９】第ｉバッファディスクリプタ７６に情報が貯蔵されたパケットデータの処理が完了すれば、ＤＭＡ制御器６４は、第ｉバッファディスクリプタ７６のモードをＣＰＵモードに切り換え、次に処理するバッファディスクリプタをアクセスする（ステップ１３０）。すなわち、ＤＭＡ制御器６４は、第ｉバッファディスクリプタ７６に情報が貯蔵されたパケットデータの処理が完了すれば、標識ビットのオーナビットＯをセットし、第ｉバッファディスクリプタ７６のモードをＣＰＵモードに切り換える。このように、オーナビットＯがセットされれば、ＣＰＵ６０は、第ｉバッファディスクリプタ７６に新しいパケットデータに関する情報を貯蔵する。また、第ｉバッファディスクリプタ７６に情報が貯蔵されたパケットデータの処理が完了すれば、ＤＭＡ制御器６４の現在ポインタ６４ｂは、第（ｉ＋１）バッファディスクリプタを指す。ＤＭＡ制御器６４は、現在ポインタ６４ｂを参照して、第（ｉ＋１）バッファディスクリプタをアクセスする。
【００３０】一方、ステップ１７５において、ＣＰＵ６０が、通信チャンネル６２のうち一つのチャンネルに送受信するパケットデータに関する情報を、第ｉバッファディスクリプタ７６に貯蔵中である、と判断されれば、ＤＭＡ制御器６４は、バッファディスクリプタにパケットデータ情報に関する貯蔵が完了するまで待つ（ステップ１６０）。
【００３１】これに対し、ステップ１７５において、現在その情報を貯蔵中であるパケットデータにエラーが生じたと判断されれば、ＤＭＡ制御器６４は、現在アクセスしている第ｉバッファディスクリプタ７６の処理を中断して、次のバッファディスクリプタである第（ｉ＋１）バッファディスクリプタをアクセスする（ステップ１７０）。すなわち、ＤＭＡ制御器６４は、スキップビットＳＫを確認して、現在処理しようとするパケットデータを送受信する通信チャンネル６２に、エラーが生じたならば、現在アクセスしているバッファディスクリプタの処理を中断する。そして、エラーが生じていない通信チャンネルに送受信するパケットデータに関する情報を貯蔵している他のバッファディスクリプタをアクセスして、パケットデータを処理する。
【００３２】以上述べたように、本発明による通信システムにおいては、ＣＰＵ６０が、バッファディスクリプタを構成時に、通信チャンネルにエラーが生じたかどうかを表わすスキップビットＳＫを、割り当てる。ＤＭＡ制御器６４は、このスキップビットＳＫを通じて処理しようとするパケットデータを送受信する通信チャンネルにエラーが生じたかどうか、を確認することができる。すなわち、ＤＭＡ制御器６４は、処理しようとするパケットデータを送受信する通信チャンネルにエラーが生じたならば、エラーが生じていない他の通信チャンネルを介して、送受信するパケットデータをまず処理することにより、通信チャンネルの活用率を効率良く高めることができる。
【００３３】図５は、図３に示されたＤＭＡ制御器６４の他の実施形態を示した図である。説明の便宜のために、図５には、バッファディスクリプタ６６、及びシステムバス６８を、共に示してある。ＤＭＡ制御器２００は、開始ポインタ２００ａ及びアドレスカウンタ２００ｂを含む。開始ポインタ２００ａはＣＰＵ６０により設定され、ＤＭＡ制御器６４が最初にアクセスするバッファディスクリプタを指す。そして、アドレスカウンタ２００ｂは、ＤＭＡ制御器２００が現在アクセスしているバッファディスクリプタの開始アドレスをカウントし、開始ポインタ２００ａが指す値に初期化される。すなわち、アドレスカウンタ２００ｂは、以前に処理されたバッファディスクリプタの開始アドレスに、単位バッファディスクリプタの大きさに該当するアドレスを加算して、次にアクセスするバッファディスクリプタの開始アドレスを得る。
【００３４】具体的に、ＤＭＡ制御器２００は、開始ポインタ２００ａが指す第１バッファディスクリプタ８０を最初にアクセスする。例えば、開始ポインタ２００ａが１００ｈを指すとすれば、ＤＭＡ制御器２００は、アドレス１００ｈをアクセスしてパケットデータを処理する。第１バッファディスクリプタ８０に対するパケットデータの処理が完了すれば、アドレスカウンタ２００ｂは、現在カウンタの値に単位バッファディスクリプタの大きさに該当するアドレス（例えば、００４ｈ）を加算して、次にアクセスするバッファディスクリプタの開始アドレス１０４ｈをカウントする。ＤＭＡ制御器２００は、アドレスカウンタ２００ｂを参照して、第２バッファディスクリプタ８２をアクセスする。
【００３５】このように、ＤＭＡ制御器２００が、アドレスカウンタ２００ｂを利用して、次にアクセスするバッファディスクリプタの開始アドレスを得る場合、ＤＭＡ制御器２００がソフトウェア的に管理しなければならないポインタが開始ポインタの一つであるため、ポインタ処理のためのプログラミングが簡単になれる。ＤＭＡ制御器２００が、バッファディスクリプタ６６を利用してパケットデータを処理する方法は、図４を参照して説明された通りであるため、ここではその詳細な説明を省く。
【００３６】図６は、図３に示されたバッファディスクリプタ６６の他の構成例と、これをアクセスするＤＭＡ制御器を示した図である。図３及び図６を参照すれば、一つのバッファディスクリプタは、データポインタＤＰ、コマンドビットＣ、状態ビットＳ、次のバッファディスクリプタポインタＮＢＤＰと、オーナービットＯ、及びスキップビットＳＫ、よりなる標識ビットを含む。ここで、次のバッファディスクリプタポインタＮＢＤＰは、ＤＭＡ制御器６４がアクセスする次のバッファディスクリプタを指す。すなわち、各バッファディスクリプタに、次のバッファディスクリプタポインタを備えているため、ＤＭＡ制御器３００には、最初にアクセスするバッファディスクリプタを指す開始ポインタ３００ａさえあれば良く、これはＣＰＵ６０により設定される。
【００３７】ＤＭＡ制御器２００がバッファディスクリプタ６６を利用してパケットデータを処理する方法は図４を参照して説明された通りであるため、ここではその詳細な説明を省く。下記の表１は、エラー確率が各々５％、１０％である通信チャンネルにおける連続的なフレーム受信確率を示している。
【００３８】表１を参照すれば、通信チャンネルにおけるエラー確率が５％又は１０％である場合、連続して受信できるフレームの数が多くなるほど、連続したフレームを正常に受信する確率は極めて低くなる。これは、通信チャンネルを介して受信されるパケットデータにエラーが生じる確率がその分高い、ということを意味する。
【００３９】下記表２は１０フレームを連続的に受信し、各通信チャンネルのエラー確率が５％である場合、従来の技術及び本発明によるチャンネル活用率を示している。
【００４０】表２を参照すれば、従来にはチャンネル数が多くても、あるチャンネルにエラーが生じれば、エラーの生じたチャンネルにより、エラーが生じていない他のチャンネルが全部使用できなかった。従って、チャンネル数が多くなるほどチャンネル活用率が格段に落ちる。しかし、本発明においては、一つ又はそれ以上の通信チャンネルにエラーが生じても、エラーの生じていない他のチャンネルに受信されるパケットデータを処理できることから、チャンネル数が多くなるほどチャンネル活用率を高めることができる。
【００４１】以上、図面及び明細書に最適の実施の形態が開示された。ここで、特定の用語が使用されたが、これは単に本発明を説明するために使用されたものであって、意味の限定や特許請求範囲上に記載された本発明の範囲を制限するために、使用されたものではない。従って、この技術分野の通常の知識を有した者であれば、これより各種の変形及び均等な他の実施の形態が可能である、という点は理解できるであろう。よって、本発明の真の技術的な保護範囲は、特許請求の範囲上の技術的な思想によって定まるべきである。」（段落【００１７】−【００４１】）
　
　以上の記載によると、当初明細書等には、「スキップビットＳＫは、ＣＰＵ６０がバッファディスクリプタを構成中であるか、あるいは、通信チャンネル６２に受信されるパケットデータにエラーが生じたか、を表わす。」等の記載があり、補正前の請求項１に記載した事項である「前記ＣＰＵが前記バッファディスクリプタを構成中であるか、あるいは、前記通信チャンネルに受信されるパケットデータにエラーが生じたか、を表わすスキップビット」に対応する記載がなされているが、補正後の請求項１に記載した「スキップビット」に関する事項である「前記ＣＰＵが前記構成中であればリセット(又はセット)して前記ＤＭＡモードを表し前記エラーが生じればセット(又はリセット)して前記ＣＰＵモードを表す」との構成については、当初明細書等に記載されていない。また、当該構成は、当初明細書等の記載から自明な事項であるとも認められない。
　そのため、本件補正によって追加された事項は、当初明細書等に記載した事項でなく、また当初明細書等に記載した事項から自明な事項でもない。また、本件補正によって追加された事項は、当初明細書等のすべての記載事項を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものではない。
　
　したがって、本件補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてしたものでないから、特許法第１７条の２第３項に規定する要件を満たしていない。
　
（３）補正却下の決定についてのむすび  
　以上のとおり、本件補正は、特許法第１７条の２第３項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明について 
　本件補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成１９年９月１６日付け手続補正書の特許請求の範囲の請求項１に記載された事項により特定される次のとおりのものである。
　
「【請求項１】多数個のチャンネルよりなる通信チャンネルを介して受信されるデータをメモリに貯蔵したり、あるいは、メモリに貯蔵されたパケットデータを前記通信チャンネルを介して伝送したりする通信システムにおいて、
　前記通信システムは、
　前記通信チャンネルを介して受信又は送信するパケットデータに関する情報を貯蔵している多数個のバッファディスクリプタと、
　前記バッファディスクリプタの各々に前記パケットデータに関する情報を貯蔵し、前記バッファディスクリプタの各々に標識ビットを割り当てて、前記バッファディスクリプタが構成中であるか、あるいは、前記通信チャンネルに受信されるパケットデータにエラーが生じたか、あるいは、前記バッファディスクリプタの構成が完了したか、を表示する中央処理装置(ＣＰＵ)と、
　前記バッファディスクリプタの標識ビットを確認して、現在アクセスしようとするバッファディスクリプタの処理を中断して、次のバッファディスクリプタをアクセスしたり、あるいは、現在アクセスするバッファディスクリプタに情報が貯蔵されたパケットデータを処理したりする、直接メモリアドレス(ＤＭＡ)制御器と、を含む通信システムであって、
　前記標識ビットは、
　前記ＣＰＵが前記バッファディスクリプタを構成中であるか、あるいは、前記通信チャンネルに受信されるパケットデータにエラーが生じれば、前記バッファディスクリプタがＣＰＵモードであり、また、前記ＣＰＵにより前記バッファディスクリプタの構成が完了すれば、前記ＤＭＡ制御器が使用可能なＤＭＡモードである、ことを表わすオーナビットと、
　前記ＣＰＵが前記バッファディスクリプタを構成中であるか、あるいは、前記通信チャンネルに受信されるパケットデータにエラーが生じたか、を表わすスキップビットと、を含む、ことを特徴とする通信システム。」
　
４．引用例の記載 
　
　原査定の拒絶の理由において引用された、本願出願日前に頒布された特開平２−７２４６４号公報（平成２年３月１２日公開。以下「引用例１」という。）には、図面とともに以下の事項が記載されている。 
　
Ａ．「（発明が解決しようとする課題）
　第４図で説明した従来例では、途中の局例えば第２局が故障した場合、それとは関係なしに第２局に対してデータを送ることを繰返してしまい、時間のロスとなる。
　また、このことを避けるためは、第２局にデータが送られないようにディスクリブタの再配置を行なわねばならず、この場合にはＣＰＵに余計な負担がかかることになる。
　また、第７図で説明した従来例でも、途中の局が故障した場合データを送り続けてしまうことは同じであり、これを避けるためには第８図に示すように、故障した局だけをチェーンから外すことが必要となる。
　しかしながら、この場合には、故障した局がチェーンに復帰する時のために、故障局のデータの先頭アドレスをメモリのどこかに記憶しておかねばならない。そのために、メモリの別エリヤにアドレス待機領域を設けておくことは、メモリの使用効率が悪くなり、ＣＰＵの処理も複雑になる。
　この発明は、以上の問題点を解決するためになされたものであり、その目的とするところは、子局に故障が生じても親局のディスクリブタの再配置が不要であり、故障時の送信停止、回復時の送信再開を速やかに行なえるようなデータ伝送装置のＤＭＡ方式を提供することにある。
［発明の構成］
（課題を解決するための手段）
　この発明は、上記の目的を達成するために、メモリ内のインデックスエリアに転送先アドレスと転送データサイズとで記述されたＤＭＡ転送指令を参照することにより、複数の転送先に対し順次にＤＭＡ転送を行なうようにしたデータ伝送装置のＤＭＡ方式において、
　前記インデッックスエリア内に記述されたＤＭＡ転送指令のそれぞれに当該指令の有効／無効を示すフラグ又はコード等を識別子を付加し、前記ＤＭＡ転送指令の参照に際しては、前記識別子が有効に係るＤＭＡ転送指令のみを実行し、無効に係るＤＭＡ転送指令についてはこれを無視すること、を特徴とするものである。
（作用）
　このような構成によれば、子局が故障した場合には、識別子に関しデータ有効／無効の別を書き換えるという簡単な操作を行なうだけで、故障した局に対する送信停止、復帰を速やかに行なうことができ、ＣＰＵに対しディスクリブタのデータ再配置を行なうという煩わしい動作を行なわせる必要がなくなる。
（実施例）
　第１図は本発明に係わるデータ伝送装置の一実施例を示すブロック図、第２図は同装置のディスクリブタの内容を示すメモリマツプ、第３図は同装置の動作の流れを示すフローチャートである。
　第１図において、アドレスレジスタ１２には、ディスクリブタから読み出された送信すべきデータの先頭アドレスが格納される。
　データサイズレジスタ１５には、ディスクリブタから読み出されたデータ有効／無効判別フラグ又はコード及び送信すべきデータのサイズが格納される。
　アドレス生成回路１１は、アドレスレジスタ１２にセットされた値を初期値としてメモリに対するアドレスを順次生成する。
　データサイズカウンタ１３は、メモリからデータが読み込まれる毎にカウントアツプする。
　比較回路１４は、データサイズレジスタ１５にセットされた値と現在読み込まれたデータ量を示すデータサイズカウンタ１３の値とを比較し、等しい場合にオンとなるものである。
　データ有効／無効判別回路１８は、ディスクリブタの値が有効か無効かを判別するものである。
　制御回路１６は、メモリからのデータの読込みのタイミングを制御するものである。
　局数カウンタ１７は、１局分のデータ読込処理の終了毎にカウントアツプするものである。
　第２図に示されるように、ディスクリブタの内容は、アドレスとデータサイズとから構成されており、データ有効／無効フラグ又はコードはこの例ではデータサイズの一部として位置付けられている。
　次に、本実施例装置の動作を、第３図のフローチャートを参照しながら説明する。
　まず、装置の初期化が終了して送信動作へ移ると、ＣＰＵは最初にディスクリブタから第１局目のアドレスを読込み、これをアドレスレジスタ１２にセットする（ステップ３０１、３０２、３０３）。
　次に、再びディスクリブタからデータ有効／無効判別フラグ及びデータサイズを読込み、これらをデータサイズレジスタ１５にセットする（ステップ３０４）。
　次に、データサイズレジスタ１５にセットされたデータ有効／無効フラグの内容が有効か無効かの判別を行なう（ステップ３０５）。
　ここで、有効であるならば、アドレスレジスタ１２にセットされたアドレスからデータサイズレジスタ１５にセットされたサイズだけデータを読み込みデータ伝送を行なう（ステップ３０６）。
　また、無効であるならば、何も行なうことなく第１局目の送信を直ちに終了する（ステップ３０５ＮＯ）。
　データ送信を終了すると、局数カウンタ１７の値と子局数値とを比較してこれらが等しければ送信動作を終了し（ステップ３０７ＹＥＳ）、等しくなければ局数カウンタ１７をカウントアツプして「２」として第２局目の送信動作へと移る〈ステップ３０２）。
　このように、本実施例伝送装置では、インデックスエリア内に記述されたＤＭＡ転送指令のそれぞれに当該指令の有効／無効を示すフラグ又はコード等の識別子を付加し、ＤＭＡ転送指令の参照に際しては識別子が有効に係わるＤＭＡ転送指令のみを実行し、無効に係わるＤＭＡ転送指令についてはこれを無視することにより、順次子局に対してディスクリブタの内容に応じたデータ送信を繰り返すものである。
　その結果、この実施例装置によれば、子局が故障した際には、データ有効／無効の別を書き換えるという簡単な操作を行なうだけで、故障した局に対する送信停止、復帰を速度やかに行なわせることができ、またＣＰＵがディスクリブタのデー夕再配置を行なう等という煩わしい動作を不要とすることができる。」（第２ページ右上欄第１９行目〜第４ページ左上欄第２行目）
　
　上記の摘記Ａ．によれば、引用例１には、次の発明（以下「引用発明１」という。）が記載されている。
　
「ディスクリブタの内容は、アドレスとデータサイズとから構成されており、データ有効／無効フラグ又はコードはデータサイズの一部として位置付けられ、
　制御回路１６は、メモリからのデータの読込みのタイミングを制御するものであり、
　装置の初期化が終了して送信動作へ移ると、ＣＰＵは最初にディスクリブタから第１局目のアドレスを読込み、これをアドレスレジスタ１２にセットし、
　次に、再びディスクリブタからデータ有効／無効判別フラグ及びデータサイズを読込み、これらをデータサイズレジスタ１５にセットし、
　次に、データサイズレジスタ１５にセットされたデータ有効／無効フラグの内容が有効か無効かの判別を行ない、
　ここで、有効であるならば、アドレスレジスタ１２にセットされたアドレスからデータサイズレジスタ１５にセットされたサイズだけデータを読み込みデータ伝送を行ない、
　また、無効であるならば、何も行なうことなく第１局目の送信を直ちに終了し、
　データ送信を終了すると、局数カウンタ１７の値と子局数値とを比較してこれらが等しければ送信動作を終了し、等しくなければ局数カウンタ１７をカウントアツプして「２」として第２局目の送信動作へと移り、
　子局が故障した際には、データ有効／無効の別を書き換えるという簡単な操作を行なうだけで、故障した局に対する送信停止、復帰を速度やかに行なわせることができる、メモリ内のインデックスエリアに転送先アドレスと転送データサイズとで記述されたＤＭＡ転送指令を参照することにより、ＤＭＡ転送指令の参照に際しては識別子が有効に係わるＤＭＡ転送指令のみを実行し、無効に係わるＤＭＡ転送指令についてはこれを無視することにより、順次子局に対してディスクリブタの内容に応じたデータ送信を繰り返す、
複数の転送先に対し順次にＤＭＡ転送を行なうようにしたデータ伝送装置。」 
　
　また、原査定の拒絶の理由において引用された、本願出願日前に頒布された特開平４−２６１２４５号公報（平成４年９月１７日公開。以下「引用例２」という。）には、図面とともに以下の事項が記載されている。 
　
Ｂ．「【０００３】
【技術分野】この発明は包括的に局部的かつ広い領域のネットワークにおけるデータ操作に関するものであり、より特定的にはノードおよびホストプロセッサメモリのようなネットワーク内の多重メモリにおけるフレームされたデータの記憶および多重メモリからのフレームされたデータの検索を管理する方法およびシステムに関するものである。この発明の１つの利用はファイバ分布されたデータインタフェース（Ｆｉｂｅｒ　　Ｄｉｓｔｒｉｂｕｔｅｄ　　Ｄａｔａ　　Ｉｎｔｅｒｆａｃｅ）（ＦＤＤＩ）においてである。」（第５ページ左欄第２８行目〜同ページ同欄第３８行目）
　
Ｃ．「【００７０】図１６（ｂ）においてＤＲで表わされる型のディスクリプタ・リングはデータをストアするためのメモリの指定された領域におけるバッファを表わすためのよく知られた技術の実現化例である。図２０に示されているディスクリプタは２つのロングワードＬＷ１およびＬＷ２を含む。ワードＬＷ１はメモリにおいて規定されるバッファの状態および長さを含み、ワードＬＷ２はバッファの開始アドレスを指すポインタである。伝送および受信ディスクリプタの構造は互いに類似している。
【００７１】各ディスクリプタの状態部分はバッファにおいてストアされているデータのパケットの状態と同様にデータバッファの状態を反映する。もし受信パケットが１つのバッファより多くを必要とすれば、パケットの状態はそのパケットの最後のバッファディスクリプタにおいてのみ考慮される。
【００７２】バッファ状態ビットは、このエントリがＤＭＡコントローラ１２４が使用するための有効なエントリであること、およびＤＭＡコントローラがディスクリプタを「所有する」ことを表わすホストプロセッサによって設定されたＯＷＮビットを含む。ネットワークＤＭＡコントローラ１２４がデータの指定されたバッファへの転送を完了したとき、それはＯＷＮビットをリセットし、かつそのバッファの所有権をホストプロセッサに放つ。このビットはすべてのディスクリプタについて有効である。
【００７３】設定されたときパケットの終了（ＥＯＰ）ビットはパケットの最後のバッファを示す。もしパケットが１つのバッファだけに存すれば、このビットはそのディスクリプタに対して設定されねばならない。もしビットがローであれば、パケットは次のバッファに続く。
【００７４】ＡＢＯＲＴビットは、もし設定されれば、このパケットは完全なパケットでないことを示す。伝送ディスクリプタのＥＯＰビットはプロセッサによってのみ制御され、かつすべてのディスクリプタについて有効である。受信されたディスクリプタのＥＯＰビットはＥＯＰビットが１に設定された状態でバッファ１２６についてのみ有効であり、かつネットワークＤＭＡコントローラ１２４によって制御される。
【００７５】バッファの他の特徴を記述するために実現されてもよい他の状態ビットは簡潔さのために省かれる。
【００７６】一連のバッファは図１６のディスクリプタ・リングＤＲによって記述され、図２１においてより詳細に示される。この例では、バッファＢはシステムメモリにおいてアドレスＡｎ　で始まり、かつ長さＡｍ　を有しアドレスＡｎ　＋　ｍ　に及ぶ。バッファＢの場所はディスクリプタＤＲと同じ物理メモリの中であってもよいが必ずしもそうではない。伝送においては、ディスクリプタＤＲはホストおよびノードプロセッサメモリ１２５（ａ）、１２５（ｂ）に独立して存することができる。
受信においてはディスクリプタおよび対応するバッファは同じメモリに存する。
【００７７】伝送データはどちらかのメモリに存してもよいディスクリプタ・リングＤＲによって規定されたバッファにおいて２つの物理メモリ１２５（ａ）、１２５（ｂ）において分布されたバッファから収集される。図２２を参照して、ネットワークに伝送される２つの連続的なデータのフレームがフレームａおよびフレームｂであると仮定せよ。フレームａはバッファａにおいてヘッダを、かつバッファ１ａおよび２ａにおいて分布されたデータを、含み、フレームｂはヘッダをバッファ１ｂにかつデータをバッファ１ｂだけに含む。ディスクリプタ・リングＤＲは、示されているように、ネットワークへのデータの伝送のためにフレームａおよびフレームｂデータに連続してアクセスする。２つのフレームに含まれるデータは両方の物理メモリ１２５（ａ）、１２５（ｂ）において分布されてもよい。
【００７８】たとえば、１０００バイトのデータがネットワークへ伝送されるべきであると仮定せよ。ＦＤＤＩネットワークではフレームごとに４５００バイトしか各回に伝送することができない。４５００バイトの各フレームはヘッダを必要とするであろう。優先順位「０」またはより高い優先度を有する同期データがネットワークに伝送されるべきであると仮定せよ。リングにおける第１のディスクリプタは伝送ヘッダを含むバッファ１ａを指し、かつ第２のディスクリプタは伝送データをストアする第１のバッファ１ａを指す。第３のディスクリプタは伝送データ２ａを含む第３のバッファを指す。したがって最初の３つのディスクリプタはネットワークへ伝送されるデータの第１のフレームを収集する。第４のディスクリプタはフレームｂの伝送ヘッダ１ｂを含む第４のバッファを指し、かつ第５のディスクリプタは伝送データ１ｂを含む別のバッファを指し、フレームｂを完成する。もしフレームｂがフレームａとおなじヘッダデータを含めば、第４のディスクリプタは第２のフレームを完成するためにデータ１ｂと結合させるため第１のヘッダを指すであろう。
【００７９】伝送に対する要求のときに、ホストプロセッサは伝送ディスクリプタを設立し、かつディスクリプタの状態フィールドにＯＷＮビットを設定する。プロセッサはそれからネットワークＤＭＡコントローラ１２４に伝送するための命令を供給する。コントローラ１２４はディスクリプタを取出し、対応するバッファを見つけ、データを内部のＦＩＦＯに読出し、かつデータをバッファメモリ１２６に転送する。このプロセスは、コントローラ１２４がパケットの終了に到達したことを示す設定されたＥＯＰビットを有するディスクリプタに到達するまで続く。このとき、コントローラ１２４は、図１１において示されているように、パケットの最後の語上にかつバッファメモリにおいてパケットに続く状態語にタグビットを設定する。
【００８０】ネットワークＤＭＡコントローラ１２４はディスクリプタのＯＷＮビットがリセットされるまで、リングからディスクリプタを読出し続けるであろう。そのとき、コントローラ１２４はホストプロセッサによって新しい伝送のための命令が与えられるまでリングからの読出を止めるであろう。ネットワークへの伝送のためデータが２つの物理メモリ１２５（ａ）、１２５（ｂ）から収集されると、ＲＥＱ／ＧＮＴ信号対によってメモリとネットワークＤＭＡコントローラ１２４との間のハンドシェイクは、前に記述されたように、適切なメモリにアクセスする。」（第１３ページ左欄第３行目〜第１４ページ左欄第１４行目）
　
　上記の摘記Ｂ．及び摘記Ｃ．によれば、引用例２には、次の発明（以下「引用発明２」という。）が記載されている。
「この発明は包括的に局部的かつ広い領域のネットワークにおけるデータ操作に関するものであり、より特定的にはノードおよびホストプロセッサメモリのようなネットワーク内の多重メモリにおけるフレームされたデータの記憶および多重メモリからのフレームされたデータの検索を管理する方法およびシステムに関するものであり、
　各ディスクリプタの状態部分はバッファにおいてストアされているデータのパケットの状態と同様にデータバッファの状態を反映し、もし受信パケットが１つのバッファより多くを必要とすれば、パケットの状態はそのパケットの最後のバッファディスクリプタにおいてのみ考慮され、
　バッファ状態ビットは、このエントリがＤＭＡコントローラ１２４が使用するための有効なエントリであること、およびＤＭＡコントローラがディスクリプタを『所有する』ことを表わすホストプロセッサによって設定されたＯＷＮビットを含み、
　ネットワークＤＭＡコントローラ１２４がデータの指定されたバッファへの転送を完了したとき、それはＯＷＮビットをリセットし、かつそのバッファの所有権をホストプロセッサに放ち、
　このビットはすべてのディスクリプタについて有効であるもので、
　伝送に対する要求のときに、ホストプロセッサは伝送ディスクリプタを設立し、かつディスクリプタの状態フィールドにＯＷＮビットを設定し、プロセッサはそれからネットワークＤＭＡコントローラ１２４に伝送するための命令を供給し、
　コントローラ１２４はディスクリプタを取出し、対応するバッファを見つけ、データを内部のＦＩＦＯに読出し、かつデータをバッファメモリ１２６に転送する。このプロセスは、コントローラ１２４がパケットの終了に到達したことを示す設定されたＥＯＰビットを有するディスクリプタに到達するまで続き、
　このとき、コントローラ１２４は、パケットの最後の語上にかつバッファメモリにおいてパケットに続く状態語にタグビットを設定するシステム。」
　
５．対比 
　本願発明と引用発明１を対比する。
　
　引用発明１のデータ伝送装置は、アドレスレジスタ１２にセットされたアドレスからデータサイズレジスタ１５にセットされたサイズだけデータを読み込みデータ伝送を行なうものであり、第１局目、第２局目と複数の局のデータを伝送しているので、本願発明は、「多数個のチャンネルよりなる通信チャンネルを介して」「データを前記通信チャンネルを介して伝送したりする通信システム」であると言える。また、引用発明１は、制御回路１６によりメモリからのデータの読込みのタイミングを制御されているので、引用発明１の通信システムは、メモリに貯蔵されたデータを伝送していることは明かである。そのため、引用発明１の「データ伝送装置」と本願発明の「通信システム」は、「多数個のチャンネルよりなる通信チャンネルを介して」「メモリに貯蔵された」「データを前記通信チャンネルを介して伝送したりする」点で共通する。
　引用発明１のディスクリブタの内容は、アドレスとデータサイズとから構成されており、当該アドレスとデータサイズの情報に基づいてデータの転送を行っているので、引用発明１の「ディスクリブタ」と本願発明の「バッファディスクリプタ」は、「通信チャンネルを介して」「送信する」「データに関する情報を貯蔵している」点で一致する。また、引用発明１は、データ送信を終了すると、局数カウンタ１７の値と子局数値とを比較してこれらが等しくなければ局数カウンタ１７をカウントアツプして「２」として第２局目の送信動作へと移るものであるので、引用発明１の「ディスクリブタ」が複数個あることは明かである。
　引用発明１のＣＰＵは、最初にディスクリブタから第１局目のアドレスを読込み、これをアドレスレジスタ１２にセットし、次に、再びディスクリブタからデータ有効／無効判別フラグ及びデータサイズを読込み、これらをデータサイズレジスタ１５にセットし、次に、データサイズレジスタ１５にセットされたデータ有効／無効フラグの内容が有効か無効かの判別を行ない、ここで、有効であるならば、アドレスレジスタ１２にセットされたアドレスからデータサイズレジスタ１５にセットされたサイズだけデータを読み込みデータ伝送を行なうものである。また、引用発明１は、子局が故障した際には、データ有効／無効の別を書き換えるものであるので、データ有効／無効フラグはデータが適切なものか、そうでないかを示すものであり、つまりは、データにエラーが生じたか否かを判断する「標識ビット」と同等のものであると言える。そのため、引用発明１の「ＣＰＵ」は、「前記バッファディスクリプタの各々に前記」「データに関する情報を貯蔵し、前記バッファディスクリプタの各々に標識ビットを割り当てて、前記バッファディスクリプタが構成中であるか、あるいは、前記通信チャンネルに受信される」「データにエラーが生じたか、あるいは、前記バッファディスクリプタの構成が完了したか」の処理をする点で、本願発明の「中央処理装置(ＣＰＵ)」と共通する。
　引用発明１は、メモリ内のインデックスエリアに転送先アドレスと転送データサイズとで記述されたＤＭＡ転送指令を参照することにより、ＤＭＡ転送指令の参照に際しては識別子が有効に係わるＤＭＡ転送指令のみを実行し、無効に係わるＤＭＡ転送指令についてはこれを無視することにより、順次子局に対してディスクリブタの内容に応じたデータ送信を繰り返すものであるので、引用発明１は、「前記バッファディスクリプタの標識ビットを確認して、現在アクセスしようとするバッファディスクリプタの処理を中断して、次のバッファディスクリプタをアクセスしたり、あるいは、現在アクセスするバッファディスクリプタに情報が貯蔵された」「データを処理したりする」機能を有していると言える。そして、引用発明１は、ＤＭＡ転送指令により当該処理が行われており、引用発明１が直接メモリアドレス(ＤＭＡ)制御器に相当する構成を有していることは明らかであるので、引用発明１の「データ伝送装置」と本願発明の「通信システム」は、「前記バッファディスクリプタの標識ビットを確認して、現在アクセスしようとするバッファディスクリプタの処理を中断して、次のバッファディスクリプタをアクセスしたり、あるいは、現在アクセスするバッファディスクリプタに情報が貯蔵された」「データを処理したりする、直接メモリアドレス(ＤＭＡ)制御器と、を含む」点で一致する。
　上記のように、引用発明１の「データ有効／無効フラグ」は、本願発明の「標識ビット」であると言え、データにエラーが生じたか否かを判断するものであるとも言えるので、引用発明１の「データ有効／無効フラグ」は、本願発明の「スキップビット」に相当する。
　
　すると、本願発明と引用発明１とは、次の点で一致する。 
　
 一致点 
「多数個のチャンネルよりなる通信チャンネルを介してメモリに貯蔵されたデータを前記通信チャンネルを介して伝送したりする通信システムにおいて、
　前記通信システムは、
　前記通信チャンネルを介して送信するデータに関する情報を貯蔵している多数個のバッファディスクリプタと、
　前記バッファディスクリプタの各々に前記データに関する情報を貯蔵し、前記バッファディスクリプタの各々に標識ビットを割り当てて、前記バッファディスクリプタが構成中であるか、あるいは、前記通信チャンネルに受信されるデータにエラーが生じたか、あるいは、前記バッファディスクリプタの構成が完了したか、の処理をする中央処理装置(ＣＰＵ)と、
　前記バッファディスクリプタの標識ビットを確認して、現在アクセスしようとするバッファディスクリプタの処理を中断して、次のバッファディスクリプタをアクセスしたり、あるいは、現在アクセスするバッファディスクリプタに情報が貯蔵されたデータを処理したりする、直接メモリアドレス(ＤＭＡ)制御器と、を含む通信システムであって、
　前記標識ビットは、
　前記通信チャンネルに受信されるデータにエラーが生じたか、を表わすスキップビットを含む、ことを特徴とする通信システム。」 
　
一方、両者は次の点で相違する。　 
　
相違点１
　本願発明は、多数個のチャンネルよりなる通信チャンネルを介して受信されるデータをメモリに貯蔵したり、あるいは、メモリに貯蔵されたパケットデータを前記通信チャンネルを介して伝送したりするものであるのに対し、引用発明１は、多数個のチャンネルよりなる通信チャンネルを介して、メモリに貯蔵されたデータを前記通信チャンネルを介して伝送したりするものではあるが、受信されるデータをメモリに貯蔵すること、また、対象となるデータがパケットデータであるかが明かでない点。
　
相違点２
　本願発明の中央処理装置(ＣＰＵ)は、バッファディスクリプタが構成中であるか、あるいは、前記通信チャンネルに受信されるパケットデータにエラーが生じたか、あるいは、前記バッファディスクリプタの構成が完了したかを表示するものであるのに対し、引用発明１は、ディスクリプタが構成中であるか、あるいは、前記通信チャンネルに受信されるデータにエラーが生じたか、あるいは、ディスクリプタの構成が完了したかに関しての処理は行っているが、表示を行っているかは明らかでない点。
　
相違点３
　本願発明の標識ビットは、ＣＰＵがバッファディスクリプタを構成中であるか、あるいは、通信チャンネルに受信されるパケットデータにエラーが生じれば、バッファディスクリプタがＣＰＵモードであり、また、ＣＰＵによりバッファディスクリプタの構成が完了すれば、ＤＭＡ制御器が使用可能なＤＭＡモードである、ことを表わすオーナビットを含むものであるのに対し、引用発明１は当該「オーナビット」に相当するビットを有していない点。
　
相違点４
　本願発明は、スキップビットがＣＰＵがバッファディスクリプタを構成中であるか、あるいは、通信チャンネルに受信されるパケットデータにエラーが生じたかを表わすものであることが特定されているのに対し、引用発明１ではスキップビットに相当するフラグが、通信チャンネルに受信されるパケットデータにエラーが生じたかを表わすものであることとは特定されているが、ＣＰＵがバッファディスクリプタを構成中であるかどうかを表すものであるかについての特定がなされていない点。
　
６．当審の判断 
（相違点１について）
　データの送信と受信の双方に対応したデータ伝送装置は、文献をあげるまでもなく周知の事項であるので、引用発明１におけるデータ伝送装置についても、データの受信の機能を設け、受信されるデータをメモリに貯蔵するように構成することは、当業者であれば容易に成し得ることである。また、引用発明１は、複数の局に対しての送信を行うものであるので、対象とするデータを、周知のパケットデータとすることも、当業者であれば容易に想到し得ることである。
　
（相違点２について）
　ＣＰＵが制御を行うデータ伝送装置において、ＣＰＵが処理を行う内容について、何らかの表示を行わせるかどうかは、データ伝送装置の設計時に適宜選択して、設定し得る事項であるので、引用発明１において、ＣＰＵによって表示を行わせるようにすることは、当業者にとって容易なことである。
　
（相違点３について）
　引用発明２は、伝送に対する要求のときに、ホストプロセッサが伝送ディスクリプタを設立し、かつディスクリプタの状態フィールドにＯＷＮビットを設定し、プロセッサはそれからネットワークＤＭＡコントローラ１２４に伝送するための命令を供給するものであり、また、バッファ状態ビットは、このエントリがＤＭＡコントローラ１２４が使用するための有効なエントリであること、およびＤＭＡコントローラがディスクリプタを『所有する』ことを表わすホストプロセッサによって設定されたＯＷＮビットを含むものであるので、引用発明２の「ＯＷＮビット」は、ＣＰＵによりバッファディスクリプタの構成が完了すれば、ＤＭＡ制御器が使用可能なＤＭＡモードであることと、それ以外の状態を示すＣＰＵモードを表わすものであると言える。
　ここで、「ＯＷＮビット」がＤＭＡコントローラがディスクリプタを『所有する』ことを表わす状態以外の場合、ホストプロセッサが伝送ディスクリプタを設立していない段階か、もしくはそれ以外のエラー等の状態であることが示されることは、当然想定されるものである。そして、引用発明１と引用発明２は共にＤＭＡ制御を用いたデータ伝送の技術に関するものであるので、引用発明２の「ＯＷＮビット」の構成を、引用発明１に適用して、本願発明のように構成することに格別の困難性は認められない。
　
（相違点４について）
　引用発明１に引用発明２の「ＯＷＮビット」の構成を適用した場合、「データ有効／無効フラグ」と「ＯＷＮビット」の２つの情報により、ＣＰＵがバッファディスクリプタを構成中であるか、あるいは、通信チャンネルに受信されるパケットデータにエラーが生じたかを識別することが可能である。ここで、本願発明は、スキップビットがＣＰＵがバッファディスクリプタを構成中であるか、あるいは、通信チャンネルに受信されるパケットデータにエラーが生じたかを表わすものであることが特定されているが、「データ有効／無効フラグ」と「ＯＷＮビット」において、どの情報を表すように定義するかは、当業者が設計時に適宜設定し得る事項である。したがって、引用発明１及び引用発明２に基づいて、本願発明のように、スキップビットがＣＰＵがバッファディスクリプタを構成中であるか、あるいは、通信チャンネルに受信されるパケットデータにエラーが生じたかを表わす構成することは、当業者であれば容易に成し得ることである。
　
　そして、本願発明のように構成したことによる効果も、引用発明１、引用発明２及び周知技術から予測できる程度のものである。 
　
７．むすび 
　以上のとおり、本願発明は、引用発明１、引用発明２及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。