【誤訳訂正書】
【提出日】平成23年10月5日(2011.10.5)
【誤訳訂正１】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
ｎおよびｍが１以上の整数であり、ｎがｍの倍数である場合において、
垂直評価ユニット、水平評価ユニット、ｎビットの第１および第２のフラグレジスタ、およびマルチプレクサを備える、ｎチャネルの単一命令複数データ（ＳＩＭＤ）実行エンジンが出力を生成する方法であって、
前記第１および第２のフラグレジスタの各ビットは、前記ｎチャネルのそれぞれに対応付けられ、
前記ＳＩＭＤ実行エンジンは、ｍ個の値を各々有する、互いに独立なｎ／ｍ個のベクトルの値と共に、第１の命令を受信して、前記ｎ／ｍ個のベクトルのｎ個の値に対応付けられるフラグを生成し、
前記ＳＩＭＤ実行エンジンは、前記第１の命令に応じて、前記フラグを、第１および第２のフラグレジスタの一方の、前記ｎビットの各ビットに格納し、
前記垂直評価ユニットは、前記第１のフラグレジスタ及び第２のフラグレジスタの双方から２ｎ個のビットを受信し、前記２ｎ個のビットに基づいてｎビットの出力を生成して、前記出力を前記マルチプレクサに送信し、
前記水平評価ユニットは、前記第１のフラグレジスタ及び第２のフラグレジスタの一方からｎ個のビットを受信し、前記ｎ個のビットに基づいてｎビットの出力を生成して、前記出力を前記マルチプレクサに送信し、
前記マルチプレクサは、第２の命令に応じて、前記垂直評価ユニットおよび前記水平評価ユニットのいずれかからの出力を、前記ＳＩＭＤ実行エンジンの外部に出力する
方法。
【請求項２】
前記水平評価ユニットが、前記ｎビットの第１のフラグレジスタ及び第２のフラグレジスタのどちらか一方のn個のビットの評価に基づいてｎよりも小さいｐビットの出力を生成する
請求項１に記載の方法。
【請求項３】
それぞれのベクトルは、前記ＳＩＭＤ実行エンジンの少なくとも２つのチャネルに対応付けられる、請求項１または２に記載の方法。
【請求項４】
（１）前記第１および第２のフラグレジスタはｎビットを有し、それぞれのビットは前記ＳＩＭＤ実行エンジンのチャネルに対応付けられ、（２）前記水平評価ユニットおよび前記垂直評価ユニットの前記出力はｎビットを有し、それぞれのビットは前記ＳＩＭＤ実行エンジンのチャネルに対応付けられる、請求項１から３の何れか１項に記載の方法。
【請求項５】
前記水平評価ユニットおよび前記垂直評価ユニットの出力の第１ビットは、前記第１および第２のフラグレジスタの、前記ＳＩＭＤ実行エンジンの第１チャネルに対応付けられたビットと、前記第１チャネルに対応付けられていないビットに基づく、請求項４に記載の方法。
【請求項６】
前記ＳＩＭＤ実行エンジンが出力を生成することは、
ＳＩＭＤ実行エンジンのチャネルの集合に対応付けられる、前記第１および第２のフラグレジスタの中の、ビットの集合を評価することと、
前記評価の結果を前記ＳＩＭＤ実行エンジンの外部に出力すること
を備える、請求項１から５の何れか１項に記載の方法。
【請求項７】
前記評価は、
（１）前記第１および第２のフラグレジスタの中のビットの全ての集合が、第１の値を有するか、（２）前記第１および第２のフラグレジスタの中のビットの集合の何れかが第１の値を有するか、の何れか１つを決定することを備える、請求項６に記載の方法。
【請求項８】
前記第１または第２のフラグレジスタの中の前記ビットの複数の集合のそれぞれについて、前記評価を実行する
請求項６に記載の方法。
【請求項９】
垂直評価ユニット、水平評価ユニット、ｎビットの第１のフラグレジスタ、ｎビットの第２のフラグレジスタ、およびマルチプレクサを有するｎチャネルの、単一命令複数データ（ＳＩＭＤ）実行エンジンを備える装置であって、
ｎは１より大きい整数であり、
前記第１のフラグレジスタ及び第２のフラグレジスタの各ビットは、前記ｎチャネルのそれぞれのチャネルに対応付けられ、
前記第１のフラグレジスタ及び第２のフラグレジスタは、ｍをｎの約数とするとｍ個の値を各々有する、互いに独立なｎ／ｍ個のベクトルに含まれるｎ個の値に対応するフラグを格納し、
前記水平評価ユニットは、前記第１および第２のフラグレジスタのどちらか一方のｎ個のフラグの少なくとも１つの集合に対応付けられた指示を受信し、指示されたビットの集合を評価し、ｎビットの出力を生成して、当該出力を前記マルチプレクサに送信し、
前記垂直評価ユニットは、前記第１および第２のフラグレジスタ内の２ｎ個のフラグの少なくともひとつの集合に対応付けられた指示を受信し、指示されたフラグの集合を評価し、ｎビットの出力を生成して、当該出力を前記マルチプレクサに送信し、
前記マルチプレクサは、前記単一命令に応じて前記垂直評価ユニットの出力および前記水平評価ユニットの出力のいずれかを前記ＳＩＭＤ実行エンジンの外部に出力する
装置。
【請求項１０】
前記指示を供給し、かつ、前記出力を受信するための実行ユニットを更に備える、請求項９に記載の装置。
【請求項１１】
プロセッサと、
グラフィックスメモリユニットと、
を備えるシステムであって、
前記プロセッサは、ｎチャネルの単一命令複数データ（ＳＩＭＤ）実行エンジンを有し、
前記ＳＩＭＤ実行エンジンは、
前記ｎチャネルのＳＩＭＤ実行エンジンの各チャネルに対応して生成される、互いに独立したｎビットの第１および第２のフラグレジスタと、
前記ＳＩＭＤ実行エンジンのｎチャネルについての指示を受信し、該指示に基づいて、前記第１のフラグレジスタまたは第２のフラグレジスタの一方のｎビットのフラグの集合を評価し、該評価に基づきｎビットの出力を生成する水平評価ユニットと、
前記ＳＩＭＤ実行エンジンのｎチャネルについての指示を受信し、該指示に基づいて、前記第１のフラグレジスタおよび第２のフラグレジスタを併せた２ｎビットのフラグの集合を評価し、該評価に基づきｎビットの出力を生成する垂直評価ユニットと、
前記単一命令に応じて、前記水平評価ユニットおよび垂直評価ユニットのいずれかからの出力を前記実行エンジンの外部に出力するマルチプレクサと、
を有し、
ｍを１より大きい整数でかつｎの約数とすると、ｍ値の値を各々有する、互いに独立なｎ／ｍ個のベクトルのｎ個の値を処理するものである、
ことを特徴とするシステム。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】００１３
【訂正方法】変更
【訂正の内容】
【００１３】
ある実施例に従うと、水平評価ユニット４３０は、これに代えて、フラグレジスタ４２０内の全てのビットについての評価を実行するように制御されてもよい。例えば、「ａｎｙ８」状態は、この水平評価ユニット４３０に、そのフラグレジスタ内のその８ビットの何れかがセットされているかどうかを決定させることができる。もしそうならば、その出力の８ビット全ては、１にセットされる。もしそうでなければ、その出力の８ビットすべては０にセットされる。このように、その出力の少なくとも１つのビットの値は、異なる実行チャネルおよび／またはベクトルを表す、フラグレジスタ４２０内のビットに基づいてよい。
【誤訳訂正３】
【訂正対象書類名】明細書
【訂正対象項目名】００４７
【訂正方法】変更
【訂正の内容】
【００４７】
【図１】図１は、プロセッシング・システムを示す。
【図２】図２は、プロセッシング・システムを示す。
【図３】図３は、２つのベクトルをほぼ同時に処理するプロセッシング・システムを示す。
【図４】図４は、ある実施形態に従う、ＳＩＭＤ実行エンジンのフラグレジスタのための、水平評価ユニットを示す。
【図５】図５は、ある実施形態に従う方法のフローチャートを示す。
【図６】図６は、ある実施形態に従う方法のフローチャートを示す。
【図７】図７は、ある実施形態に従う、ＳＩＭＤ実行エンジンのフラグレジスタのための垂直評価ユニットを示す。
【図８】図８は、ある実施形態に従う方法のフローチャートを示す。
【図９】図９は、ある実施形態に従う、ＳＩＭＤ実行エンジンのフラグレジスタのための垂直評価ユニットを示す。
【図１０】図１０は、ある実施形態に従う方法のフローチャートを示す。
【図１１】図１１は、ある実施形態に従う、ＳＩＭＤ実行エンジンのフラグレジスタのための、水平および垂直評価ユニットを示す。
【図１２】図１２は、ある実施形態に従うシステムのブロック図を示す。