【手続補正書】
【提出日】平成23年3月18日(2011.3.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリコントローラを有するメモリシステムであって、
第１のメモリ階層を定義する複数の揮発性メモリ素子の第１のセットであって、第１のメモリモジュール上に配置され、当該第１のメモリモジュールは前記メモリコントローラに結合される、第１のセットと、
第２のメモリ階層を定義する１以上の不揮発性メモリ素子の第２のセットであって、第２のメモリモジュール上に配置され、当該第２のメモリモジュールは前記第１のメモリモジュールに結合される、第２のセットと
を備え、
前記第１のメモリ階層は、前記メモリコントローラからメモリトランザクションを受け取り、
データが、前記第１のメモリ階層から前記第２のメモリ階層へ、選択的に書き込まれる、メモリシステム。
【請求項２】
前記第１のメモリ階層は、前記第２のメモリ階層において記憶するためにデータをキャッシュし、
前記メモリコントローラから受信した前記トランザクションは、キャッシュされた前記データに対するランダムアクセス書き込みトランザクションを含み、
前記トランザクションは、前記第１のメモリ階層から前記第２のメモリ階層へ選択的に送信され、前記第１のメモリ階層にキャッシュされた前記データの、ブロックをベースとした周期的な書き込みトランザクションを含み、前記キャッシュされたデータを前記１以上の不揮発性メモリ素子に記憶させる、請求項１記載のメモリシステム。
【請求項３】
前記第１のメモリ階層は、ポイントツーポイントデータリンクで前記メモリコントローラに結合されており、第２のメモリ階層は、ポイントツーポイントデータリンクで前記第１のメモリ階層に接続される、請求項２記載のメモリシステム。
【請求項４】
前記ポイントツーポイントデータリンクのそれぞれは、シリアルリンクである、請求項３記載のメモリシステム。
【請求項５】
前記第１のメモリ階層は、複数のＤＲＡＭを含んでおり、当該ＤＲＡＭは、書き込み動作に関連するビットが前記複数のＤＲＡＭに同時に書き込まれるように編成されている、請求項２記載のメモリシステム。
【請求項６】
前記第１のメモリモジュールは、ＦＢＤＩＭＭである、請求項２記載のメモリシステム。
【請求項７】
前記１以上の不揮発性メモリ素子は、フラッシュメモリ素子を含む、請求項１記載のメモリシステム。
【請求項８】
前記第２のメモリモジュールは、当該第２のメモリモジュール上に存在しない、下流にあるメモリ素子のセットと結合する集積回路バッファ素子を含む、請求項１記載のメモリシステム。
【請求項９】
前記第１のメモリモジュール及び前記第２のメモリモジュールにシステムクロック信号を配布するクロックソースをさらに含む、請求項１記載のメモリシステム。
【請求項１０】
メモリシステムの動作方法であって、当該メモリシステムは、第１のメモリモジュール上に配置された複数のメモリ素子の第１のセットに結合されたメモリコントローラと、第２のメモリモジュール上に配置された１以上のメモリ素子の第２のセットとを有し、前記第１のセットは揮発性メモリ素子からなり、前記第２のセットは不揮発性メモリ素子からなる、メモリシステムの動作方法であって、
下流信号パスに沿って、前記メモリコントローラから前記第１のメモリモジュールに書き込みデータを送信することと、
複数の書き込み動作による前記書き込みデータを、前記第１のメモリモジュール上に配置された１以上の前記揮発性メモリ素子に蓄積することと、
前記第２のメモリモジュール上に配置された前記１以上の不揮発性メモリ素子に記憶させるために、蓄積された前記書き込みデータを、データブロックとして、前記第１のメモリモジュールから前記第２のメモリモジュールに、前記第１のメモリモジュールを前記第２のメモリモジュールに直接結合する第２の下流信号パスを介して転送することと
を含む、メモリシステムの動作方法。
【請求項１１】
前記複数のメモリ素子の第１のセットは、１以上のメモリ素子の前記第２のセットに書き込みキャッシュを供給するためのものである、請求項１０記載のメモリシステムの動作方法。
【請求項１２】
前記転送することは、少なくとも１つの前記第１のメモリモジュールにある集積回路素子に関連付けられたロジックに基づく、請求項１１記載のメモリシステムの動作方法。
【請求項１３】
前記揮発性メモリ素子はＤＲＡＭ素子を含み、前記１以上の不揮発性メモリ素子のそれぞれはフラッシュメモリ素子を含んでおり、
前記蓄積することは、前記書き込みデータを、同様のアドレスにおける、ＤＲＡＭ素子の並列セットに書き込むことを含み、
前記転送することは、ＤＲＡＭ素子の前記第１のセットにおける、同様のアドレスの前記並列セットから、前記１以上のフラッシュメモリ素子のブロックに、前記書き込みデータをリマッピングすることを含む、請求項１２記載のメモリシステムの動作方法。
【請求項１４】
メモリコントローラ及び少なくとも１つのメモリ素子の下流セットを有するメモリシステムにおいて使用されるメモリモジュールであって、
前記メモリモジュール上に配置されて、第１のメモリ階層の少なくとも一部を構成する揮発性メモリ素子の第１のセットを含み、
前記メモリモジュールが、前記メモリコントローラ及び前記メモリ素子の下流セットに接続するようになされており、
前記メモリモジュールは、前記メモリコントローラから複数のメモリトランザクションを受け取り、前記複数のメモリ動作を示す書き込みデータを蓄積し、前記メモリモジュールから前記下流セットに、蓄積された前記書き込みデータを含むデータブロックを選択的に転送するためのものである、メモリモジュール。
【請求項１５】
前記メモリモジュールから前記下流セットに書き込みコマンドを選択的に開始して、前記不揮発性メモリ素子の第１のセットに亘って記憶されたデータ幅を示すデータを、データブロックとして前記下流セットの一部を構成する不揮発性メモリ素子の少なくとも１つに書き込む集積回路バッファをさらに含む、請求項１４記載のメモリモジュール。
【請求項１６】
前記揮発性メモリ素子の第１のセットはＤＲＡＭ素子を含んでおり、当該ＤＲＡＭ素子は、共通のアドレス範囲を示す並列セットを編成しており、
前記メモリモジュールは、同様のアドレスにおける、前記ＤＲＡＭ素子の並列セットに、書き込みデータを蓄積し、
前記メモリモジュールは、前記並列セットから、前記下流セットにおいて記憶されるデータ値のブロックに、前記書き込みデータをリマッピングすることにより、前記書き込みデータを、前記揮発性メモリ素子の第１のセットから前記下流セットに選択的に転送する、請求項１５記載のメモリモジュール。
【請求項１７】
前記第２のメモリモジュールはＦＢＤＩＭＭである、請求項６記載のメモリシステム。
【請求項１８】
前記第１のメモリモジュール及び前記第２のメモリモジュールの少なくとも一方は、バッファされている、請求項１記載のメモリシステム。
【請求項１９】
前記第１のメモリモジュール及び前記第２のメモリモジュールは、それぞれバッファされており、
前記メモリコントローラと前記第１のメモリモジュールとの間のデータ通信は、前記メモリコントローラと前記第１のメモリモジュールのバッファとの間でなされ、
前記第１のメモリモジュールと前記第２のメモリモジュールとの間のデータ通信は、前記第１のメモリモジュールの前記バッファと前記第２のメモリモジュールのバッファとの間でなされる、請求項１記載のメモリシステム。
【請求項２０】
前記第１のメモリモジュール及び前記第２のメモリモジュールのそれぞれのバッファは、当該対応するメモリモジュールにあるメモリデバイスへデータを転送する、少なくとも１つのトランザクションキューを含む、請求項１９記載のメモリモジュール。
【請求項２１】
マッピング回路をさらに含み、
前記マッピング回路は、前記１以上の不揮発性メモリ素子における欠陥又は劣化の少なくとも１つに応答して、前記第１のメモリモジュール及び前記第２のメモリモジュールの少なくとも１つにおいてデータが記憶される位置をリマップする、請求項１８記載のメモリシステム。
【請求項２２】
前記少なくとも１つの不揮発性メモリ素子における欠陥を検出する欠陥回路をさらに含み、
前記マッピング回路は、前記欠陥回路に結合されており、当該欠陥回路によって検出された欠陥に応答する前記位置をリマップする、請求項２１記載のメモリシステム。
【請求項２３】
前記少なくとも１つの不揮発性メモリ素子における劣化を検出する耐久性回路をさらに含み、
前記マッピング回路は、前記耐久性回路に結合されており、当該耐久性回路によって検出された劣化に応答する位置をリマップする、請求項２１記載のメモリシステム。
【請求項２４】
前記マッピング回路は、前記メモリコントローラと共に配置される、請求項２１記載のメモリシステム。
【請求項２５】
前記マッピング回路は、前記第１のメモリモジュール上に位置する、請求項２１記載のメモリシステム。
【請求項２６】
前記マッピング回路は、前記第２のメモリモジュール上に位置する、請求項２１記載のメモリシステム。
【請求項２７】
前記第１のメモリモジュール及び前記第２のメモリモジュールの少なくとも１つは、システムクロックに基づくローカルクロック信号を生成する位相ロック回路を含む、請求項１記載のメモリシステム。
【請求項２８】
前記送信することは、前記書き込みデータを、前記第１のメモリモジュールにおけるバッファに送信すること、及び、前記第１のメモリモジュール上に配置された１以上の前記メモリ素子に、前記バッファからの前記書き込みデータを書き込むことを含み、
前記転送することは、前記第１のメモリモジュールから前記第２のメモリモジュールのバッファに、蓄積された前記書き込みデータ表現を転送すること、及び、前記第２のメモリモジュール上の前記バッファから前記第２のメモリモジュール上に配置された前記１つ以上の不揮発性メモリ素子に、前記データブロックを書き込むことを含む、請求項１０記載のメモリシステムの動作方法。
【請求項２９】
前記書き込みデータ表現を転送することは、前記データブロックを、当該データブロックが前記第１のメモリモジュールによってフォーマットされるように転送することを含む、請求項２８記載のメモリシステムの動作方法。
【請求項３０】
前記メモリモジュールはＦＢＤＩＭＭである、請求項１６記載のメモリモジュール。