【事件の表示】
　特願２００４−５２８１３「ダイナミック型半導体記憶装置」拒絶査定不服審判事件〔平成１７年９月８日出願公開、特開２００５−２４３１５８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１６年２月２７日の特許出願であって、平成２０年９月１９日付けで拒絶査定がなされたが、同年１０月２４日に拒絶査定不服審判が請求されるとともに、同年１１月２５日に手続補正書が提出された。
　その後、平成２２年４月１４日付けで審尋がなされ、それに対する回答書は提出されなかったが、さらに同年８月１０日付けで拒絶理由通知書が発せられ、それに対して、同年１０月１８日に意見書及び手続補正書が提出された。
　
第２．本願発明
　本願の請求項１〜１３に係る発明は、平成２２年１０月１８日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜１３に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される次のとおりのものである。
　「【請求項１】
　対向配置される一側と他側のメモリセル群と、
　前記一側のメモリセル群に接続される複数対の一側のビット線対と、
　前記他側のメモリセル群に接続される複数対の他側のビット線対と、
　前記一側と他側のメモリセル群の間に配置され、前記一側のビット線対と前記他側のビット線対とを制御するシェアードセンスアンプと、
　を備え、
　前記シェアードセンスアンプは、
　前記一側の１対のビット線対にそれぞれ接続された一側のイコライズ回路と、
　前記他側の１対のビット線対にそれぞれ接続された他側のイコライズ回路と、
　１つ又は複数の前記一側のイコライズ回路と１つ又は複数の前記他側のイコライズ回路とに対して共通に設けられ、１つ又は複数の前記一側及び他側のイコライズ回路に対して少なくともスタンバイ時に電流制限したビット線プリチャージ電位を供給する１つの電流制限素子と、
　を備え、
　センスアンプを共有する一側の列冗長ビット線対に接続する冗長セル群と他側の列冗長ビット線対に接続する冗長セル群が、それぞれ、一の列の一側のビット線対に接続するメモリセル群の置換先の冗長列と、前記一の列とは別の列の他側のビット線対に接続するメモリセル群の置換先の冗長列とされ、且つ、
　前記１つの電流制限素子を共用する前記一側と前記他側のイコライズ回路にそれぞれ接続され、センスアンプを共有する前記一側と他側のビット線対にそれぞれ接続されたメモリセル群の置換先の冗長列が互いに異なる、ことを特徴とするダイナミック型半導体記憶装置。」
　
第３．引用刊行物に記載された発明
１．引用例１：特開２００２−２０８２９８号公報
（１）本願の出願前に日本国内において頒布され、先に通知した平成２２年８月１０日付けの拒絶理由通知書（以下「当審拒絶理由通知書」という。）において引用した刊行物である特開２００２−２０８２９８号公報（以下「引用例１」という。）には、図１、２及び２１〜２５とともに以下の記載がある（なお、下線は当合議体が付加したものである。）。
　
ａ．「【０００２】
【従来の技術】
図２２は、従来の半導体記憶装置のアレイ部の構成を概略的に示す図である。この図２２においては、定期的にデータの再書込を行なうリフレッシュ動作が必要なダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）のビット線に関連する部分の構成を示す
【０００３】図２２において、メモリセルＭＣが行列状に配列される。メモリセルＭＣの各列に対応してビット線対（列線）ＢＬ０，／ＢＬ０−ＢＬｎ，／ＢＬｎが配置される。これらのビット線対ＢＬ０，／ＢＬ０−ＢＬｎ，／ＢＬｎにはそれぞれビット線関連回路ＢＫ０−ＢＫｎが設けられるが、図２１においては、ビット線対ＢＬ０および／ＢＬ０に対するビット線関連回路ＢＫ０の構成を具体的に示す。
【０００４】
ビット線関連回路ＢＫ０は、ビット線ＢＬ０とワード線ＷＬ０の交差部に対応して設けられるメモリセルＭＣａと、ビット線／ＢＬ０とワード線ＷＬ１の交差部に対応して配置されるメモリセルＭＣｂと、ビット線分離指示信号ＢＩＬに応答してビット線ＢＬ０および／ＢＬ０を共通ビット線ＣＢＬ０および／ＣＢＬ０から分離するビット線分離ゲート３と、センスアンプ駆動信号ＳＰおよびＳＮの活性化に応答して共通ビット線ＣＢＬ０および／ＣＢＬ０の電圧を差動増幅するセンスアンプ２と、ビット線プリチャージ／イコライズ指示信号ＢＬＥＱの活性化時活性化され、共通ビット線ＣＢＬ０および／ＣＢＬ０を介してビット線ＢＬ０および／ＢＬ０を所定のプリチャージ電圧ＰＢＬ０レベルにプリチャージしかつイコライズするビット線プリチャージ／イコライズ回路１を含む
【０００５】残りのビット線関連回路ＢＫｍ−ＢＫｎに対しても同様の構成が設けられている。
【０００６】ワード線ＷＬ０およびＷＬ１のそれぞれには、１行に整列して配置されるメモリセルが接続される。
【０００７】ビット線分離指示信号ＢＩＬは、これらのビット線関連回路ＢＫ０−ＢＫｎに含まれるビット線分離ゲート３に共通に与えられ、同様、センスアンプ駆動信号ＳＰおよびＳＮもこれらのビット線関連回路ＢＫ０−ＢＫｎに含まれるセンスアンプ２に対し共通に与えられる。
【０００８】ビット線プリチャージ／イコライズ指示信号ＢＬＥＱは、これらのビット線関連回路ＢＫ０−ＢＫｎに含まれるビット線プリチャージ／イコライズ回路１に共通に与えられる。ビット線プリチャージ／イコライズ回路１は、複数のグループに分割される。図２２においては、ビット線関連回路ＢＫ０−ＢＫｍに含まれるビット線プリチャージ／イコライズ回路１が１つのグループを構成し、また、ビット線関連回路ＢＫｍ＋１−ＢＫｎに含まれるビット線プリチャージ／イコライズ回路１が、別のグループを構成する。」
　
ｂ．「【００５１】
【発明の実施の形態】［実施の形態１］図１は、この発明の実施の形態１に従う半導体記憶装置の要部の構成を示す図である。この図１に示す構成においては、図２１に示す従来の半導体記憶装置と異なり、ローカル中間電圧伝達線６ａとリンク素子４ａの間に、ＰチャネルＭＯＳトランジスタＰＱａが接続され、またローカル中間電圧伝達線６ｂとリンク素子４ｂの間にＰチャネルＭＯＳトランジスタＰＱｂが接続される
【００５２】
これらのＭＯＳトランジスタＰＱａおよびＰＱｂの供給電流を制御するために、定電流発生回路が設けられる。この定電流発生回路は、メイン中間電圧伝達線５とノードＮＤ０の間に直列に接続されるＰチャネルＭＯＳトランジスタ７および１０と、ノードＮＤ０に結合される定電流源８と、テストモード指示信号／ＴＭＥの非活性化時ノードＮＤ０を接地ノードに結合するＮチャネルＭＯＳトランジスタ１１を含む
【００５３】ＰチャネルＭＯＳトランジスタ１０は、そのゲートにテストモード指示信号／ＴＭＥを受け、テストモード指示信号／ＴＭＥの活性化時（Ｌレベルの時）、オン状態となり、ＭＯＳトランジスタ７をメイン中間電圧伝達線５に結合する。
【００５４】
ＭＯＳトランジスタ７は、ＭＯＳトランジスタＰＱａおよびＰＱｂとカレントミラー回路を構成し、定電流源８の放電する電流のミラー電流を、ＭＯＳトランジスタＰＱａおよびＰＱｂに生じさせる
【００５５】ＭＯＳトランジスタ１１は、テストモード指示信号／ＴＭＥの非活性時導通し、定電流源８を短絡して、ノードＮＤ０を接地ノードに結合する。
【００５６】
定電流源８は、その供給電流が変更可能であり、マイクロショートが放電する電流を設定する
【００５７】ＭＯＳトランジスタＰＱａおよびＰＱｂは、それぞれのゲートがノードＮＤ０に接続される。他の構成は図２１に示す従来の半導体記憶装置の構成と同じであり、対応する部分には同一参照番号を付し、それらの詳細説明は省略する。次に、この図１に示す半導体記憶装置の動作を、図２に示す信号波形図を参照して説明する。
【００５８】メモリセル選択動作が行なわれるメモリセル選択サイクル時においては、アレイ活性化信号ＡＣＴはＨレベルの活性状態にあり、またワード線駆動タイミング信号ＷＬＸがＨレベルの活性状態にある。アドレス指定されたワード線ＷＬに対し、このワード線駆動信号ＷＬＸが伝達される。ビット線ＢＬおよび／ＢＬは、それぞれ選択メモリセルデータに応じてＨレベルおよびＬレベルに駆動される。
【００５９】メモリセル選択サイクルが完了すると、アレイ活性化信号ＡＣＴが非活性化され、ワード線駆動タイミング信号ＷＬＸがＬレベルとなり、選択ワード線ＷＬが非選択状態となる。
【００６０】ビット線プリチャージ／イコライズ回路１が、アレイ活性化信号ＡＣＴの非活性化に応答して活性化される（ビット線プリチャージ／イコライズ指示信号ＢＬＥＱが活性化される）。応じて、センスアンプ２によりＨレベルおよびＬレベルに保持されていたビット線ＢＬおよび／ＢＬの電圧レベルが、一旦、中間電圧Ｖｃｃ／２の電圧レベルに駆動される。
【００６１】
定電流源８の駆動電流を小さくした場合、ローカル中間電圧伝達線６ａおよび６ｂそれぞれに供給される電流量も応じて小さくなる。今、仮に、図１に示すように、ビット線ＢＬ０とワード線ＷＬ０の間にマイクロショートＭＺが存在した場合を考える。このマイクロショートＭＺにより、ビット線ＢＬ０がワード線ＷＬ０に結合される。スタンバイ状態時においては、ワード線ＷＬ０はＬレベル（通常接地電圧レベル）であり、このビット線プリチャージ／イコライズ回路１からのビット線ＢＬ０に供給される電流が、マイクロショートＭＺを介してＬレベルのワード線ＷＬ０へ放電される。このとき、ビット線プリチャージ／イコライズ回路１の供給電流は、定電流源８により十分小さくされているため、ビット線ＢＬ０の電圧レベルが低下する。ビット線プリチャージ／イコライズ回路１により、また応じて補のビット線／ＢＬ０の電圧レベルも低下する。したがって、このマイクロショートＭＺの抵抗値が十分高い場合であっても、このビット線−ワード線のマイクロショートＭＺにより、ビット線プリチャージ／イコライズ電圧レベルを、十分低下させることができる
【００６２】次のメモリセル選択サイクルが始まると、アレイ活性化信号ＡＣＴが活性化され、応じてビット線プリチャージ／イコライズ回路ＢＬＥＱがＬレベルとなり、ビット線プリチャージ／イコライズ回路１が非活性化される。この状態においては、ビット線ＢＬおよび／ＢＬ（ＢＬ０，／ＢＬ０）が、プリチャージ電圧レベルに保持される。ビット線ＢＬ０は、マイクロショートＭＺを介してワード線ＷＬ０に接続されている。しかしながら、このマイクロショートＭＺの抵抗値は、十分高いため、この状態において、ビット線ＢＬ（ＢＬ０）の電位低下量は小さい。他方のビット線／ＢＬは、マイクロショートが存在しないため、フローティング状態であり、プリチャージ電圧レベルを維持する。
【００６３】このアレイ活性化信号ＡＣＴの活性化に従って、再び、ワード線駆動信号ＷＬＸがＨレベルへ駆動され、このアドレス指定されたワード線に接続されるメモリセルのデータが対応のビット線ＢＬまたは／ＢＬに伝達される。この後、センスアンプ駆動信号ＳＰおよびＳＮが活性化される。しかしながら、ビット線ＢＬおよび／ＢＬ（共通ビット線ＣＢＬ０および／ＣＢＬ０）の電圧レベルは、例えば、図２に示すようにビット線ＢＬにＨレベルデータが読み出されても、中間電圧Ｖｃｃ／２の電圧レベルよりも低く、中間電圧ＶＢＬに許容される電圧よりも低くなっており、正確にセンス動作を行なうためにプリチャージ電圧ＶＢＬに要求されるＶＢＬマージンΔＶｂｌが、ほとんど存在しない。
【００６４】この場合、センスアンプ２において、ＮチャネルＭＯＳトランジスタＮ１およびＮ２は、センスアンプ駆動信号ＳＮが接地電圧レベルへ駆動されても、共通ビット線ＣＢＬ，／ＣＢＬ（ＣＢＬ０，／ＣＢＬ０）の電圧レベルがしきい値電圧レベルと同程度またはそれ以下であり、このＮセンスアンプは活性化されないかまたは不正確なセンス動作を行なう。したがって、次いでセンスアンプ駆動信号ＳＰが活性化されても、Ｐセンスアンプ（ＭＯＳトランジスタＰ１およびＰ２）が正確なリストア動作を行なうことができない。この結果、センス誤動作が生じ、微小リーク電流のビット線不良（ビット線短絡）を、機能テストを行なう事により検出することができる。」
　
ｃ．「【００６８】なお、ビット線対群ＢＬ０，／ＢＬ０−ＢＬｍ，／ＢＬｍは、図示しないスペアビット線対により置換される。」
　
ｄ．「【０１８９】
［実施の形態５］図２１は、この発明の実施の形態５に従う半導体記憶装置の構成を概略的に示す図である。この図２１に示す構成においては、メモリアレイブロック９０ｌおよび９０ｒにそれぞれビット線プチチャージ／イコライズ回路群９２ｌおよび９２ｒが配置される。これらのビット線／プリチャージ回路群９２ｌおよび９２ｒのおのおのは、対応のメモリアレイブロック９０ｌおよび９０ｒの各ビット線対に対応して設けられるビット線プリチャージ／イコライズ回路を含む。これらのビット線プリチャージ／イコライズ回路の構成は、例えば図１に示すビット線プリチャージ／イコライズ回路１の構成と同じである
【０１９０】
ビット線プリチャージ／イコライズ回路９２ｌは、ビット線分離指示信号ＢＩＬｌに応答して選択的に導通するビット線分離ゲート群９４ｌを介してセンスアンプ回路群９６に結合され、ビット線プリチャージ／イコライズ回路９２ｒは、ビット線分離指示信号ＢＩＬｒに応答して選択的に導通するビット線分離ゲート群９２ｒを介してセンスアンプ回路群９６に結合される。したがって、この図２１に示すシェアードセンスアンプの構成において、センスアンプ回路がメモリアレイブロック９０ｌおよび９０ｒにより共有され、ビット線プリチャージ／イコライズ回路は、共有されない
【０１９１】
ビット線プリチャージ／イコライズ回路群９２ｌは、ビット線イコライズ指示信号ＢＬＥＱｌに応答してビット線プリチャージ電圧ＶＢＬをメモリアレイブロックの対応のビット線対に伝達し、ビット線プリチャージ／イコライズ回路９２ｒは、ビット線プリチャージ／イコライズ指示信号ＢＬＥＱｒに応答してメモリアレイブロックのビット線に中間電圧レベルのビット線プリチャージ電圧ＶＢＬを伝達する
【０１９２】
ビット線プリチャージ電圧伝達線に対して、電流制御機構９８ｌおよび９８ｒが配置される。これらの電流制御機構９８ｌおよび９８ｒは、先の実施の形態１から４のいずれかの構成を有し、メモリアレイブロック９８ｌおよび９８ｒにおいて微小電流の検出を可能にする。ここで、ず２１においては、電流制御機構が各メモリアレイブロック９８ｌおよび９８ｒに対応して配置されるが、実施の形態１および２において示すようにビット線電圧伝達線５は、全メモリアレイブロックに共通に配置されており、従って、この場合には、電流制御機構は、メモリアレイブロック９８ｌおよび９８ｒに共通に配置される。ここでは、メモリアレイブロック単位で微小電流検出が可能であることを示すために、メモリアレイブロック９８ｌおよび９８ｒ個々に電流制御機構が配置されるように示す
【０１９３】
ビット線分離指示信号ＢＩＬｌおよびＢＩＬｒは、非選択時Ｌレベルにあり、センスアンプ回路群９６をメモリアレイブロック９８ｌおよび９８ｒから分離する。選択メモリセルを含むメモリアレイブロックのみが、ビット線分離ゲート群を介してセンスアンプ回路群９６に結合される
【０１９４】また、非選択メモリアレイブロックにおいては、ビット線プリチャージ／イコライズ指示信号ＢＬＥＱが活性状態にあり、ビット線が中間電圧ＶＢＬレベルにプリチャージされかつイコライズされる（対応のヒューズ素子が溶断されていない場合）。
【０１９５】センスアンプ回路群９６は、メモリアレイブロック９０ｒおよび９０ｌの一方が選択されたとき、選択メモリアレイブロックとビット線分離ゲート群を介して結合され、センスアンプ駆動信号ＳＰおよびＳＮに従って活性化されて、選択メモリアレイブロックのメモリセルデータを検知し増幅する。
【０１９６】この回路構成の場合、スタンバイ状態時（非選択状態時）おいて、センスアンプ回路の電源ノードから固定不良ビット線に電流が流れる経路が、ビット線分離ゲートにより遮断されるため、ヒューズ素子の溶断により確実に不良ビット線を電流供給源から遮断することができ超低消費電流の半導体記憶装置を実現することができる。また、テスト時においても、スタンバイ状態時（非選択状態時）、センス電源からビット線が分離されているため、正確にビットプリチャージ電圧伝達線からのリーク電流を検出することができ、信頼性の高い半導体記憶装置を実現することができる。」
　
　なお、ここにおいて、０１９２段落ほかに記載されている「メモリアレイブロック９８ｌおよび９８ｒ」は、各々「メモリアレイブロック９０ｌおよび９０ｒ」の誤記であることが明らかであるから、以下においてはそのように読み替える。
　
（２）０１８９段落〜０１９６段落及び図２１に記載された「実施の形態５」に注目すると、０１８９段落の「これらのビット線／プリチャージ回路群９２ｌおよび９２ｒのおのおのは、対応のメモリアレイブロック９０ｌおよび９０ｒの各ビット線対に対応して設けられるビット線プリチャージ／イコライズ回路を含む。これらのビット線プリチャージ／イコライズ回路の構成は、例えば図１に示すビット線プリチャージ／イコライズ回路１の構成と同じである」という記載から、「実施の形態５」として記載された「ＤＲＡＭ」は、「メモリアレイブロック９０ｌおよび９０ｒ」は複数のビット線対（ＢＬ０及び／ＢＬ０，…）を備えており、各ビット線対には「ビット線プリチャージ／イコライズ回路９２ｌ及び９２ｒ」が設けられていること、換言すれば、「実施の形態５」として記載された「ＤＲＡＭ」は、「メモリアレイブロック９０ｌ」に接続される複数対のビット線対、「メモリアレイブロック９０ｒ」に接続される複数対のビット線対、「メモリアレイブロック９０ｌ」に接続されるビット線対に各々接続された「ビット線プリチャージ／イコライズ回路９２ｌ」及び「メモリアレイブロック９０ｒ」に接続されるビット線対に各々接続された「ビット線プリチャージ／イコライズ回路９２ｒ」を備えていることが記載されているものと認められる。
　
（３）０１９２段落の「ビット線プリチャージ電圧伝達線に対して、電流制御機構９８ｌおよび９８ｒが配置される。これらの電流制御機構９８ｌおよび９８ｒは、先の実施の形態１から４のいずれかの構成を有し、メモリアレイブロック９０ｌおよび９０ｒにおいて微小電流の検出を可能にする。ここで、ず２１においては、電流制御機構が各メモリアレイブロック９０ｌおよび９０ｒに対応して配置されるが、実施の形態１および２において示すようにビット線電圧伝達線５は、全メモリアレイブロックに共通に配置されており、従って、この場合には、電流制御機構は、メモリアレイブロック９０ｌおよび９０ｒに共通に配置される。」という記載から、引用例１には、図２１に記載された「実施の形態５」において、「メモリアレイブロック９０ｌおよび９０ｒ」という２つのメモリアレイブロックに対して共通に設けた「ビット線プリチャージ電圧ＶＢＬ」を供給する「電流制御機構」を備える構成が記載されていることが明らかである。
　また、「実施の形態１」に関する００６１段落の「スタンバイ状態時においては、ワード線ＷＬ０はＬレベル（通常接地電圧レベル）であり、このビット線プリチャージ／イコライズ回路１からのビット線ＢＬ０に供給される電流が、マイクロショートＭＺを介してＬレベルのワード線ＷＬ０へ放電される。このとき、ビット線プリチャージ／イコライズ回路１の供給電流は、定電流源８により十分小さくされているため、ビット線ＢＬ０の電圧レベルが低下する。」という記載からみて、「実施の形態５」における「電流制御機構」は、スタンバイ時における「ビット線プリチャージ／イコライズ回路９２ｌ」及び「ビット線プリチャージ／イコライズ回路９２ｒ」への供給電流を十分小さくするものであると認められる。
　さらに、００６８段落の「なお、ビット線対群ＢＬ０，／ＢＬ０−ＢＬｍ，／ＢＬｍは、図示しないスペアビット線対により置換される。」という記載から、「実施の形態５」においても、不良ビット線対がスペアビット線対に置換されることが明らかである。
　
（４）以上を総合すると、引用例１には次の発明（以下「引用発明１」という。）が記載されているものと認められる。
　「メモリアレイブロック９０ｌ及びメモリアレイブロック９０ｒと、
　前記メモリアレイブロック９０ｌに接続される複数対のビット線対と、
　前記メモリアレイブロック９０ｒに接続される複数対のビット線対と、
　前記メモリアレイブロック９０ｌに接続されるビット線対に各々接続されたビット線プリチャージ／イコライズ回路９２ｌと、
　前記メモリアレイブロック９０ｒに接続されるビット線対に各々接続されたビット線プリチャージ／イコライズ回路９２ｒと、
　前記メモリアレイブロック９０ｌ及び前記メモリアレイブロック９０ｒにより共有され、ビット線分離ゲート群９４ｌを介して前記ビット線プリチャージ／イコライズ回路９２ｌと結合されるとともに、ビット線分離ゲート群９４ｒを介して前記ビット線プリチャージ／イコライズ回路９２ｒと結合されるシェアードセンスアンプ回路群９６と、
　前記メモリアレイブロック９０ｌ及び前記メモリアレイブロック９０ｒに対して共通に設けられ、スタンバイ時における前記ビット線プリチャージ／イコライズ回路９２ｌ及び前記ビット線プリチャージ／イコライズ回路９２ｒへの供給電流を十分小さくする電流制御機構と、
　を備え、
　不良ビット線対がスペアビット線対に置換される、
　ことを特徴とするＤＲＡＭ。」
　
２．引用例２：特開２００１−２７３７８８号公報
（１）本願の出願前に日本国内において頒布され、当審拒絶理由通知書において引用した刊行物である特開２００１−２７３７８８号公報（以下「引用例２」という。）には、図１、２及び１０とともに以下の記載がある
　
ａ．「【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、主にワード線とビット線の交点にダイナミック型メモリセルが配置されてなるいわゆる１交点方式のダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）のＹ系救済技術に利用して有効な技術に関するものである
　
ｂ．「【０００３】
本願発明者においては、ビット線不良のうちメモリセル自体に不良が存在する場合と、ビット線自体に不良が存在するものとがある着目して、ビット線方向に複数のメモリマットを設けた場合における冗長ビット線の使用効率の改善と確実なビット線不良救済を行なうことを考えた
【０００４】この発明の目的は、効果的でかつ合理的なＹ系救済を実現した半導体記憶装置を提供することにある。この発明の他の目的は、簡単な構成で効率的なＹ系救済を実現した半導体記憶装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。」
　
ｃ．「【００２８】図１には、この発明に係るダイナミック型ＲＡＭのＹ系救済回路の一実施例の概略構成図が示されている。
この実施例では、１つのメモリアレイに不良ＢＬ（ビット線）を検出したとき、その不良ＢＬの原因がビット線自体に不良が存在するのものか、あるいはメモリセル自体に不良が存在するものかの判定を行ない。上記メモリセル自体に不良が存在すると判定されたなら、かかる不良ＢＬを冗長ビット線に切り換えるようにする
【００２９】つまり、前記のようなビット線方向に設けられる複数のメモリマット（以下、単にマットという）、例示的に示されたマット０〜２のうちマット１に不良ＢＬが発生し、かつその不良原因がメモリセルにあるときには、図示しないＹ救済回路に不良ＢＬのＸアドレス情報（マット１の選択情報）を入力し、上記マット毎に救済する正規Ｙアドレスを冗長Ｙアドレスに切換え、上記分割された複数個のビット線に対応して設けられる１本の冗長ＹＳ線でマット毎にビット線不良を救済するものである。
【００３０】このような構成を採ることにより、例えばマット０のワード線を選択し、上記不良ＢＬとセンスアンプＳＡを共通とする正規ビット線を選択したときには、上記のような冗長ビット線への置き換えが行なわれず、かかるマット０に設けられる冗長ビット線は、それとは別の正規ＹＳ線によって選択される別のビット線が不良となったときの救済に使用することができる。このことは、他のマット２に設けられる冗長ビット線についても同様であり、上記マット１とは異なるアドレスの欠陥ビット線の救済に使用することができる。このようなセンスアンプＳＡに対して設けられる相補ビット線対のうち個々の不良ビット線毎での救済を行なうことにより、冗長ビット線の使用効率を高くすることができるものとなる。
【００３１】前記図１のように不良ビット線のＸアドレス（マット選択アドレス）だけでのブロック救済を行うことができるのは、不良ビット線の原因がメモリセル自体にあり、そのメモリセルを選択しないようにすればよい場合に限られる。つまり、この実施例のように１交点方式の場合においては、前記図１０（ａ）等のように千鳥配置されたセンスアンプＳＡの不良ビット線を、前記図１のようなブロック救済してしまうと、片方のビット線みが救済されることになる。
しかしながら、前記説明したように上記相補ビット線のうち一方のみが不良となる場合において、ビット線自体に不良が存在するものがあり、弱リークや途中からの断線はマージン性の不良であることが想定される。したがって、プロービング検査ではセンスアンプの片側ビット線不良のみが検出されても、それが組み立てられた後に行なわれる選別や出荷後のシステムに搭載されたとき、両方のビット線ともに不良になる確率が非常に高くなるという問題が生じる
【００３２】図２には、この発明に係るダイナミック型ＲＡＭのＹ系救済回路の他の一実施例の概略構成図が示されている。
この実施例では、１つのメモリアレイに不良ＢＬ（ビット線）を検出し、それがビット線自体に問題があると判定されたとき、かかるビット線に接続されるセンスアンプの他方の入出力ノードに結合され、上記のようなプロービング検査では不良とされないビット線についても、上記不良ＢＬとともに冗長ビット線に切り換えてビット不良の救済を行なうようにする
【００３３】前記のようなメモリセル自体の不良か、ビット線自体の不良かの判定基準は、例えば不良とされるメモリセルの数を用いることができる。例えば、前記のように１本のビット線に５１２個のメモリセルが接続されている場合、１ないし２個のメモリセルに不良がある場合（Ｘアドレス）には、それはメモリセル自体に不良が存在するものと判定できるし、上記それよれも多い数の不良（Ｘアドレス）がある場合にはビット線自体に不良が存在するものと判定できる。」
　
（２）したがって、引用例２には、次の発明（以下「引用発明２」という。）が記載されているものと認められる。
　「ダイナミック型ＲＡＭにおいて、メモリセル自体に不良が存在すると判定されたときには、当該メモリセルのビット線のみを冗長ビット線に切り替え、ビット線自体に不良が存在すると判定されたときには、不良ビット線に加え、前記不良ビット線とセンスアンプを共有するビット線も冗長ビット線に切り替えることを特徴とする、ダイナミック型ＲＡＭ。」
　
第４．本願発明と引用発明１との対比
１．本願発明と引用発明１とを対比する。
　まず、引用発明１の「メモリアレイブロック９０ｌ」、「メモリアレイブロック９０ｒ」、「前記メモリアレイブロック９０ｌに接続される複数対のビット線対」、「前記メモリアレイブロック９０ｒに接続される複数対のビット線対」が、各々本願発明の「一側のメモリセル群」、「他側のメモリセル群」、「前記一側のメモリセル群に接続される複数対の一側のビット線対」、「前記他側のメモリセル群に接続される複数対の他側のビット線対」に相当することは明らかである。
　
２．引用発明１の「センスアンプ回路群９６」に含まれている各「センスアンプ回路」は、「メモリアレイブロック９０ｌ」と「メモリアレイブロック９０ｒ」の間に配置され、「前記メモリアレイブロック９０ｌに接続される複数対のビット線対」と「前記メモリアレイブロック９０ｒに接続される複数対のビット線対」とを制御していることが明らかであるから、引用発明１も本願発明同様に、「前記一側と他側のメモリセル群の間に配置され、前記一側のビット線対と前記他側のビット線対とを制御するシェアードセンスアンプ」を備えているものと認められる。
　
３．引用発明１の「前記メモリアレイブロック９０ｌに接続されるビット線対に各々接続されたビット線プリチャージ／イコライズ回路９２ｌ」、「前記メモリアレイブロック９０ｒに接続されるビット線対に各々接続されたビット線プリチャージ／イコライズ回路９２ｒ」が各々本願発明の「前記一側の１対のビット線対にそれぞれ接続された一側のイコライズ回路」、「前記他側の１対のビット線対にそれぞれ接続された他側のイコライズ回路」に相当することは明らかである。
　また、引用発明１の「前記メモリアレイブロック９０ｌ及び前記メモリアレイブロック９０ｒに対して共通に設けられ、スタンバイ時における前記ビット線プリチャージ／イコライズ回路９２ｌ及び前記ビット線プリチャージ／イコライズ回路９２ｒへの供給電流を十分小さくする電流制御機構」は、本願発明の「１つ又は複数の前記一側のイコライズ回路と１つ又は複数の前記他側のイコライズ回路とに対して共通に設けられ、１つ又は複数の前記一側及び他側のイコライズ回路に対して少なくともスタンバイ時に電流制限したビット線プリチャージ電位を供給する１つの電流制限素子」に相当するものと認められる。
　
４．引用発明１の「不良ビット線対がスペアビット線対に置換される」という構成と本願発明の「センスアンプを共有する一側の列冗長ビット線対に接続する冗長セル群と他側の列冗長ビット線対に接続する冗長セル群が、それぞれ、一の列の一側のビット線対に接続するメモリセル群の置換先の冗長列と、前記一の列とは別の列の他側のビット線対に接続するメモリセル群の置換先の冗長列とされ、且つ、　前記１つの電流制限素子を共用する前記一側と前記他側のイコライズ回路にそれぞれ接続され、センスアンプを共有する前記一側と他側のビット線対にそれぞれ接続されたメモリセル群の置換先の冗長列が互いに異なる」という構成とを比較する。
　引用発明１において、「不良ビット線対がスペアビット線対に置換される」ことにより、「不良ビット線対」に接続されているメモリセルと「スペアビット線対」に接続されているスペアメモリセルとが置換されることは当業者にとって自明である。
　そして、引用発明１の「スペア」が本願発明の「冗長」と同義であることは当業者の技術常識であるから、引用発明１の「不良ビット線対がスペアビット線対に置換される」という構成と、本願発明の「センスアンプを共有する一側の列冗長ビット線対に接続する冗長セル群と他側の列冗長ビット線対に接続する冗長セル群が、それぞれ、一の列の一側のビット線対に接続するメモリセル群の置換先の冗長列と、前記一の列とは別の列の他側のビット線対に接続するメモリセル群の置換先の冗長列とされ、且つ、　前記１つの電流制限素子を共用する前記一側と前記他側のイコライズ回路にそれぞれ接続され、センスアンプを共有する前記一側と他側のビット線対にそれぞれ接続されたメモリセル群の置換先の冗長列が互いに異なる」構成とは、メモリセルと冗長セルとが置換される構成である点で一致する。
　
５．引用発明１の「ＤＲＡＭ」が本願発明の「ダイナミック型半導体記憶装置」に相当することは当業者にとって明らかである。
　
６．したがって、本願発明と引用発明１とは、
　「【請求項１】
　対向配置される一側と他側のメモリセル群と、
　前記一側のメモリセル群に接続される複数対の一側のビット線対と、
　前記他側のメモリセル群に接続される複数対の他側のビット線対と、
　前記一側と他側のメモリセル群の間に配置され、前記一側のビット線対と前記他側のビット線対とを制御するシェアードセンスアンプと、
　前記一側の１対のビット線対にそれぞれ接続された一側のイコライズ回路と、
　前記他側の１対のビット線対にそれぞれ接続された他側のイコライズ回路と、
　１つ又は複数の前記一側のイコライズ回路と１つ又は複数の前記他側のイコライズ回路とに対して共通に設けられ、１つ又は複数の前記一側及び他側のイコライズ回路に対して少なくともスタンバイ時に電流制限したビット線プリチャージ電位を供給する１つの電流制限素子と、
　を備え、
　メモリセルと冗長セルとが置換される
　ことを特徴とするダイナミック型半導体記憶装置。」
　
である点で一致し、以下の点で相違する。
　
（相違点１）
　本願発明は、「前記シェアードセンスアンプ」が「イコライズ回路」及び「電流制限素子」を備えているのに対して、補正発明は、「センスアンプ回路群９６」に含まれている各「センスアンプ回路」が「ビット線プリチャージ／イコライズ回路９２ｌ」、「ビット線プリチャージ／イコライズ回路９２ｒ」及び「電流制御機構」を備える構成とはなっていない点。
　
（相違点２）
　本願発明は、「センスアンプを共有する一側の列冗長ビット線対に接続する冗長セル群と他側の列冗長ビット線対に接続する冗長セル群が、それぞれ、一の列の一側のビット線対に接続するメモリセル群の置換先の冗長列と、前記一の列とは別の列の他側のビット線対に接続するメモリセル群の置換先の冗長列とされ、且つ、　前記１つの電流制限素子を共用する前記一側と前記他側のイコライズ回路にそれぞれ接続され、センスアンプを共有する前記一側と他側のビット線対にそれぞれ接続されたメモリセル群の置換先の冗長列が互いに異なる」ものであるのに対して、引用発明１はそのようなことが特定されていない点。
　
第５．相違点についての当審の判断
１．相違点１について
　一般に、半導体メモリ装置において、「センスアンプ」とは、本来はビット線の信号を増幅する増幅器そのものを指す用語であるが、当該増幅器に加え、プリチャージ回路やイコライズ回路等の増幅器が正常に動作するために設けられた付加的な手段まで含めて「センスアンプ」と称することも当業者において普通に行われていることであるから、相違点１は、半導体メモリ装置においてどの範囲までを含めてセンスアンプと称するかという形式的な相違にすぎず、実質的なものではない。
　
２．相違点２について
（１）一般に、複数のブロックから成り、各ブロックが共通のコラムラインを有している、すなわち、各ブロックが同一列のビット線に接続されている半導体記憶装置において、チップ面積を増加させず効率の良いリペアを実現するために、同一列のビット線に接続された各ブロックの冗長メモリセルが、各々異なる列のビット線に接続された各ブロックのメモリセルの置換先となるようにすることは、例えば本願の出願前に日本国内において頒布された刊行物である下記周知例１及び２にも記載されているように、当業者における周知技術である。
　
ａ．周知例１：特開平９−１２０６９５号公報
　「【００２５】
【発明の実施の形態】以下、添付した図面に基づき本発明の実施例を詳細に説明する。図４、図５及び前述した図３のタイミング図を参照して一実施例の動作を説明する。ここで、図１及び図２と同一の参照符号は同一部材を示す。図４は本発明によるコラムリペア方法を説明するための図である。
メモリセルアレイＭＡ内の各ノーマルメモリブロックＢＬＫ０〜ＢＬＫ３で相異なるコラムライン上のメモリセルに欠陥が生じた場合、このような欠陥コラムメモリセルがスペアコラムデコーダＳＣＤ’の動作により多数のメモリブロックＭＢ０〜ＭＢ３に共有された一つのスペアコラムラインによりリペアされる例を示している
　
ｂ．周知例２：特開２００２−２０８２９４号公報
　「【００１５】図１は、１本のスペアＣＳＬをロウアドレスで分割し、複数のリダンダンシーエレメントとして使うカラムリダンダンシーシステムを示す図である。」
　「【００２３】
このようにすれば、１本のスペアＣＳＬがロウアドレスＡＲ０、ＡＲ１によって決まる４個のリダンダンシーエレメントRELEMENT＜0＞−RELEMENT＜3＞で構成されるようになる。よって、このようなカラムリダンダンシーはスペアカラムを増やすことなく（スペアＣＳＬを増やすことなく）リダンダンシーエレメントを増やす事が可能となるので、面積効率の良いリダンダンシーシステムが構成できる
【００２４】
リダンダンシーエレメントRELEMENT＜0＞−RELEMENT＜3＞それぞれにフューズセットが対応していれば、各リダンダンシーエレメントRELEMENT＜0＞−RELEMENT＜3＞は異なるカラムアドレスを置換えるようにプログラムすることが可能である。各フューズセットにこのメモリアレイの全てのＣＳＬのアドレスをプログラムできれば、リダンダンシーエレメントRELEMENT＜0＞−RELEMENT＜3＞はそれぞれ、領域Ａ、Ｂ，Ｃ，Ｄの全ての不良セルを置換えることが可能である
　
（２）そして、チップ面積を増加させず効率の良いリペアを実現することは、冗長（スペア）手段を有する半導体記憶装置における周知の課題であるから、当該周知の課題を解決するために、引用発明１に対して上記周知例１及び２に記載された周知技術を適用し、引用発明１において「センスアンプ回路」を共有する同一列の「ビット線対」に接続された「メモリアレイブロック９０ｌ」及び「メモリアレイブロック９０ｒ」のスペアメモリセルが、各々異なる列の「ビット線対」に接続された「メモリアレイブロック９０ｌ」及び「メモリアレイブロック９０ｒ」のメモリセルの置換先となる構成とすること、すなわち本願発明のように、「センスアンプを共有する一側の列冗長ビット線対に接続する冗長セル群と他側の列冗長ビット線対に接続する冗長セル群が、それぞれ、一の列の一側のビット線対に接続するメモリセル群の置換先の冗長列と、前記一の列とは別の列の他側のビット線対に接続するメモリセル群の置換先の冗長列とされ」る構成とすることは、当業者が適宜なし得たことである。
　
（３）ところで、上記第３．２．において検討したとおり、上記引用例２には、ダイナミック型ＲＡＭにおいて、メモリセル自体に不良が存在すると判定されたときには、当該メモリセルのビット線のみを冗長ビット線に切り替え、ビット線自体に不良が存在すると判定されたときには、不良ビット線に加え、前記不良ビット線とセンスアンプを共有するビット線も冗長ビット線に切り替えることを特徴とする、ダイナミック型ＲＡＭに関する発明（引用発明２）が記載されている。
　そして、引用発明１と引用発明２とは、共に冗長ビット線を備えたダイナミック型半導体記憶装置に関する発明であって、互いに技術分野が共通するものであるとともに、引用発明２が解決しようとする課題は、引用例２の０００３段落に記載されているように、「冗長ビット線の使用効率の改善と確実なビット線不良救済を行なうこと」であるが、このような課題は冗長ビット線を備えた半導体記憶装置において、当業者が常に念頭に置いている課題といえるものであるから、上記（２）において検討した、引用発明に対して上記周知例１及び２に記載された周知技術を適用してなるものに対して、さらに引用発明２を適用することは当業者が容易になし得たことである。
　
（４）ここにおいて、引用発明１に対して引用発明２を適用すれば、メモリセル自体に不良が存在すると判定されたときには、「メモリアレイブロック９０ｌ」又は「メモリアレイブロック９０ｒ」のうちの一方の「ビット線対」のみが「スペアビット線対」に置換され（すなわち、一方の「ビット線対」に接続されているメモリセルのみが「スペアビット線対」に接続されているスペアメモリセルに置換され）、「ビット線対」自体に不良が存在すると判定されたときには、「メモリアレイブロック９０ｌ」又は「メモリアレイブロック９０ｒ」のうちの一方の不良「ビット線対」に加え、当該不良「ビット線対」とセンスアンプを共有する他方の同一列の「ビット線対」も「スペアビット線対」に置換される（すなわち、「メモリアレイブロック９０ｌ」又は「メモリアレイブロック９０ｒ」のうちの一方の不良「ビット線対」に接続されているメモリセルに加え、当該「不良ビット線対」とセンスアンプを共有する他方の同一列の「ビット線対」に接続されているメモリセルも、「スペアビット線対」に接続されているスペアメモリセルに置換される）構成となることは明らかである。
　したがって、引用発明１に対して周知例１及び２に記載された周知技術を適用して、「センスアンプ回路」を共有する同一列の「ビット線対」に接続された「メモリアレイブロック９０ｌ」及び「メモリアレイブロック９０ｒ」のスペアメモリセルが、各々異なる列の「ビット線対」に接続された「メモリアレイブロック９０ｌ」及び「メモリアレイブロック９０ｒ」のメモリセルの置換先となるようにしたものにおいて、さらに引用発明２を適用すれば当然の結果として、「ビット線対」自体に不良が存在すると判定されたときに置換される、「メモリアレイブロック９０ｌ」又は「メモリアレイブロック９０ｒ」のうちの一方の不良「ビット線対」に接続されているメモリセル及び当該「不良ビット線対」とセンスアンプを共有する他方の同一列の「ビット線対」に接続されているメモリセルの置換先が、互いに異なる列の「ビット線対」に接続された「メモリアレイブロック９０ｌ」及び「メモリアレイブロック９０ｒ」のスペアメモリセルとなる、すなわち、本願発明のように、「センスアンプを共有する前記一側と他側のビット線対にそれぞれ接続されたメモリセル群の置換先の冗長列が互いに異なる」こととなるものと認められる。
　したがって、相違点２は、周知技術を勘案することにより、当業者が容易になし得た範囲に含まれる程度のものである。
　
３．判断についてのまとめ
　以上のとおりであるから、本願発明は、周知技術を勘案することにより引用発明１及び２に基づいて当業者が容易に発明をすることができたものである。
　
第６．むすび
　以上検討したとおり、本願発明は、周知技術を勘案することにより引用発明１及び２に基づいて当業者が容易に発明をすることができたものであるから、当審拒絶理由通知書に記載したとおり、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、上記結論のとおり審決する。