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　特願２００３−２８９３５１「強誘電体メモリへの過剰駆動アクセス方法と強誘電体記憶装置」拒絶査定不服審判事件〔平成１６年１１月１１日出願公開、特開２００４−３１９０５７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯  
　本願は、平成１５年８月７日（優先権主張　２００３年４月１７日、台湾）の特許出願であって、平成２０年２月５日付けの拒絶理由通知に対して同年５月１２日に意見書及び手続補正書が提出されたが、同年９月２日付けで拒絶査定がなされ、それに対して、同年１２月８日に拒絶査定不服審判が請求されたものである。
　
第２．本願発明
　本願の請求項１に係る発明（以下「本願発明」という。）は、平成２０年５月１２日に提出された手続補正書により適法に補正された明細書、特許請求の範囲及び図面の記載からみて、特許請求の範囲の請求項１に記載されている事項により特定される次のとおりのものである。
　「【請求項１】
　強誘電体メモリに適用されるプレート線駆動アクセス方法であって、
　前記強誘電体メモリは、
　互いに平行で且つセンス増幅器に結合された正のビット線及び負のビット線と、
　前記正のビット線と前記負のビット線にほぼ直交するワード線と、
　前記ワード線と前記正のビット線とに結合され、且つ前記ワード線が有効の場合に前記正のビット線に接続される正のメモリセルと、
　前記ワード線と前記負のビット線とに結合され、且つ前記ワード線が有効な場合に前記負のビット線に接続される負のメモリセルと、
　前記正のメモリセルと前記負のメモリセルとに結合されたプレート線と、
　センス増幅器と、を備え、前記センス増幅器は、
　出力端子と入力端子とが前記正のビット線と前記負のビット線とにそれぞれ結合され、前記負のビット線の電圧の位相を反転させた後に、前記負のビット線の電圧を出力する第１Ｐ型トランジスタ及び第１Ｎ型トランジスタからなる第１位相インバータであって、
　前記第１Ｐ型トランジスタ及び前記第１Ｎ型トランジスタのゲート電極が、前記負のビット線に結合されると共に、前記第１Ｐ型トランジスタのドレイン電極と前記第１Ｎ型トランジスタのソース電極とが、前記第１位相インバータの前記出力端子に結合された前記第１位相インバータと、
　入力端子と出力端子とが前記正のビット線と前記負のビット線とにそれぞれ結合され、前記正のビット線の電圧の位相を反転させた後に、前記正のビット線の電圧を出力する第２Ｐ型トランジスタ及び第２Ｎ型トランジスタからなる第２位相インバータであって、
　前記第２Ｐ型トランジスタ及び前記第２Ｎ型トランジスタのゲート電極が、前記正のビット線に結合されると共に前記第２Ｐ型トランジスタのドレイン電極と前記第２Ｎ型トランジスタのソース電極とが、前記第２位相インバータの前記出力端子に結合された前記第２位相インバータと、
　一端が前記第１及び前記第２Ｐ型トランジスタのソース電極に結合され、他端が電源に結合されたＰスイッチと、
　一端が前記第１及び前記第２Ｎ型トランジスタのドレイン電極に結合され、他端が接地されたＮスイッチと、を備えて構成され、
　前記アクセス方法が、
　前記ワード線を有効にする段階と、
　前記プレート線を有効にして、前記正のビット線と前記負のビット線との間に電位差を発生させる段階と、
　前記Ｎスイッチを有効にして前記電位差を拡大する段階と、
　前記Ｐスイッチを有効にして前記センス増幅器をしてさらに前記電位差を拡大せしめ、その際、前記拡大が、前記正のビット線の電圧と前記負のビット線の電圧のうち、高い方の電圧をハイレベルに上昇させ、低い方の電圧をローレベルに下降させることによって行われる段階と、
　前記正のビット線と前記負のビット線との間の前記電位差を検知するとともに、それに従って前記強誘電体メモリに記憶されているコンテンツを出力する段階と、
を含むことを特徴とするプレート線駆動アクセス方法。」
　
第３．引用刊行物に記載された事項  
１．本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平６−２０８７９６号公報（以下「引用例」という。）には、図１〜３及び１０〜１２とともに、以下の記載がある（ここにおいて、下線は当合議体において付加したものである。以下同じ。）。
　
ａ．「【０００１】
【産業上の利用分野】本発明は半導体メモリの構成に係り、特に強誘電体を用いて、消費電力や雑音が小さく、安定に情報を保持できる高集積の不揮発性メモリに関する。」
　
ｂ．「【００１７】
【実施例】
以下の実施例を用いて、本発明の概念を説明する。初めに、メモリの構成およびその基本的な駆動方法に関する基本概念について述べる
【００１８】
（実施例１）図１は、本発明によるメモリの回路構成を示した一実施例である。図において、ワード線ＷＬａｘ（ｘ＝１，…，ｍ）とデータ線ＤＬａｙおよび相補データ線ＤＢａｙ（ｙ＝１，…，ｎ）が行列状に配置され、ＷＬａｘとＤＬａｙとの交点上にメモリセルＭＣａｘｙが接続され、ＷＬａｘとＤＢａｙとの交点上に相補メモリセルＭＢａｘｙが接続されて、メモリセルアレイが構成される。ここでＭＢａｘｙは、ＭＣａｘｙに対し相補の情報を記憶し、ＭＣａｘｙに論理１が書き込まれる場合（’１’Ｗ）、ＭＢａｘｙには論理０が書き込まれ、ＭＣａｘｙに論理０が書き込まれる場合（’０’Ｗ）、ＭＢａｘｙには論理１が書き込まれる。プリチャージ回路ＰＣａｙは、プリチャージ回路制御線ＰＣＳａにより制御され、活性化時において、プリチャージ電位供給線ＶＣＳａの電位をＤＬａｙ，ＤＢａｙに供給する。
データ線分離スイッチＣＳＷａｙは、データ線分離制御線ＣＤａｙにより制御され、ＤＬａｙ，ＤＢａｙと感知信号線ＳＬａｙ，ＳＢａｙとの接続・分離を行う。ＣＤａｙは共通でもよい。センスアンプＳＡａｙは、ＰＭＯＳ側センスアンプ制御線ＰＰａおよびＮＭＯＳ側センスアンプ制御線ＰＮａにより制御され、活性化時において、ＳＬａｙ，ＳＢａｙ間の電位差を感知し増幅する。
【００１９】
上記のメモリに用いられるメモリセルの構成を図２（ａ）に示す。図において、ＣＦＥは強誘電体をキャパシタ絶縁膜として用いた強誘電体キャパシタである。
プレート電極ＰＬは、論理１，論理０を表す電位の中間レベルの電圧源に接続される。
　
ｃ．「【００２１】上記メモリの制御系の例について、図３を用いて説明する。
図３は、本発明によるメモリのブロック構成を示した一例である。
ＹＳＷＧａは列選択スイッチ群であり、選択された感知信号線と外部との接続・分離を行う。ＩＤＢａは入力データバッファであり、外部からの入力データを受ける。ＯＤＢａは出力データバッファであり、読み出した信号を増幅するメインアンプ、出力段を含んでなる。
　
ｄ．「【００５５】
図１０は、図１に示した実施例に有効な読み出し動作制御法を示した図であり、ワード線電位をＶＣＨに上げる前に、データ線に待機時と異なる電位をプリチャージせず、センスアンプのＮＭＯＳ側とＰＭＯＳ側の活性化のタイミングを変えることにより情報を読み出す点で、上に述べた例と異なる。
時刻ｔｒａａ１において、ＷＬａｉの電位をＶＳＳからＶＣＨに上げ、ＷＬａｉに接続されたメモリセルＭＣａｉｙ，ＭＢａｉｙのトランジスタをオンさせる。この時、各データ線対ＤＬａｙ，ＤＢａｙにはプリチャージ回路ＰＣａｙを通して電位ＶＰＬが供給されているため、ＭＣａｉｙ，ＭＢａｉｙの強誘電体キャパシタにはほとんど電圧がかからず、情報が読み出されることも破壊されることもない。次に時刻ｔｒａａ２において、ＰＣａｙを非活性化し、ＤＬａｙ，ＤＢａｙをフローティング状態にする。次に時刻ｔｒａａ３において、ＰＮａにより各センスアンプＳＡａｙのＮＭＯＳ側のみを活性化する。すると、ＤＬａｙ，ＤＢａｙはＮＭＯＳを通じて放電し、その電位はともにＶＳＳに向かって低下する。この時の強誘電体キャパシタの状態を図１１に示す。初め、論理１が書き込まれたセルの強誘電体は状態ｓ１にあり、論理０が書き込まれたセルの強誘電体は状態ｓ０にある。ＮＭＯＳ側センスアンプを活性化すると、論理１を記憶した側のメモリセルでは、データ線電位の低下とともに強誘電体の分極が反転し始める。これより、この側のＮＭＯＳの負荷容量が等価的に大きくなるため、ＮＭＯＳ対の電流駆動能力がほぼ同等であれば、データ線電位の低下が論理０を記憶した側に比べ遅くなる。よって、論理０側の強誘電体が状態ｓ０から状態ｒ０に移る間に、論理１側の強誘電体は状態ｓ１から状態ｒ１に移り、両者に電位差ＶＤＴが生じる。ここで時刻ｔｒａａ４において、ＰＰａによりＳＡａｙのＰＭＯＳ側を活性化し、ＶＤＴを感知・増幅する。この時ＣＤａｙの電圧をＶＣＨにすることにより、高電位側データ線の増幅が十分行われる。
一方、時刻ｔｒａａ５〜ｔｒａａ６の間、ＹＳａｊによりＳＷａｊが導通し、情報がＩ／Ｏａに読み出される。
　
２．ここにおいて、図１には、「センスアンプＳＡａｙ」を構成している各トランジスタに名前が付されておらず、また、各トランジスタのゲート以外の２端子のうちのどちらがソースで、どちらがドレインであるかも明示されていない。
　そこで、便宜上、各トランジスタ及び各端子について、参考図に示すように、次のとおり名前を付すこととする。
（１）ゲートが「感知信号線ＳＢａ１」に接続され、他の２端子が「ＰＭＯＳ側センスアンプ制御線ＰＰａ」及び「感知信号線ＳＬａ１」に接続されているトランジスタを「第１Ｐチャネルトランジスタ」とし、当該トランジスタの「ＰＭＯＳ側センスアンプ制御線ＰＰａ」に接続されている端子を「ソース」とし、「感知信号線ＳＬａ１」に接続されている端子を「ドレイン」とする。
　
（２）ゲートが「感知信号線ＳＢａ１」に接続され、他の２端子が「感知信号線ＳＬａ１」及び「ＮＭＯＳ側センスアンプ制御線ＰＮａ」に接続されているトランジスタを「第１Ｎチャネルトランジスタ」とし、当該トランジスタの「感知信号線ＳＬａ１」に接続されている端子を「ソース」とし、「ＮＭＯＳ側センスアンプ制御線ＰＮａ」に接続されている端子を「ドレイン」とする。
　
（３）ゲートが「感知信号線ＳＬａ１」に接続され、他の２端子が「ＰＭＯＳ側センスアンプ制御線ＰＰａ」及び「感知信号線ＳＢａ１」に接続されているトランジスタを「第２Ｐチャネルトランジスタ」とし、当該トランジスタの「ＰＭＯＳ側センスアンプ制御線ＰＰａ」に接続されている端子を「ソース」とし、「感知信号線ＳＢａ１」に接続されている端子を「ドレイン」とする。
　
（４）ゲートが「感知信号線ＳＬａ１」に接続され、他の２端子が「感知信号線ＳＢａ１」及び「ＮＭＯＳ側センスアンプ制御線ＰＮａ」に接続されているトランジスタを「第２Ｎチャネルトランジスタ」とし、当該トランジスタの「感知信号線ＳＢａ１」に接続されている端子を「ソース」とし、「ＮＭＯＳ側センスアンプ制御線ＰＮａ」に接続されている端子を「ドレイン」とする。
　
３．図１において、「第１Ｐチャネルトランジスタ」と「第１Ｎチャネルトランジスタ」は、「感知信号線ＳＢａ１」の電圧の位相を反転させるインバータとして機能していることが明らかであるから、参考図に示すように、当該インバータに「第１位相インバータ」という名前を付すこととする。
　また、「第２Ｐチャネルトランジスタ」と「第２Ｎチャネルトランジスタ」は、「感知信号線ＳＬａ１」の電圧の位相を反転させるインバータとして機能していることが明らかであるから、参考図に示すように、当該インバータに「第２位相インバータ」という名前を付すこととする。
　
　
４．以上のような前提の下で図１に記載された回路を分析すると、図１には、次のような「センスアンプＳＡａｙ」が記載されているものと認められる。
　
　入力端子と出力端子とが「感知信号線ＳＢａ１」と「感知信号線ＳＬａ１」とにそれぞれ結合され、「感知信号線ＳＢａ１」の電圧の位相を反転させた後に、「感知信号線ＳＢａ１」の電圧を出力する「第１Ｐチャネルトランジスタ」及び「第１Ｎチャネルトランジスタ」からなる「第１位相インバータ」であって、
　「第１Ｐチャネルトランジスタ」及び「第１Ｎチャネルトランジスタ」の「ゲート」が、「感知信号線ＳＢａ１」に結合されるとともに、「第１Ｐチャネルトランジスタ」の「ドレイン」と「第１Ｎチャネルトランジスタ」の「ソース」とが、「第１位相インバータ」の出力端子に結合された「第１位相インバータ」と、
　入力端子と出力端子とが「感知信号線ＳＬａ１」と「感知信号線ＳＢａ１」とにそれぞれ結合され、「感知信号線ＳＬａ１」の電圧の位相を反転させた後に、「感知信号線ＳＬａ１」の電圧を出力する「第２Ｐチャネルトランジスタ」及び「第２Ｎチャネルトランジスタ」からなる「第２位相インバータ」であって、
　「第２Ｐチャネルトランジスタ」及び「第２Ｎチャネルトランジスタ」の「ゲート」が、「感知信号線ＳＬａ１」に結合されるとともに、「第２Ｐチャネルトランジスタ」の「ドレイン」と「第２Ｎチャネルトランジスタ」の「ソース」とが、「第２位相インバータ」の出力端子に結合された「第２位相インバータ」と、
　を備えた「センスアンプＳＡａｙ」。
　
５．０００１段落の「本発明は半導体メモリの構成に係り、特に強誘電体を用いて、消費電力や雑音が小さく、安定に情報を保持できる高集積の不揮発性メモリに関する。」という記載、００１７段落の「【実施例】以下の実施例を用いて、本発明の概念を説明する。初めに、メモリの構成およびその基本的な駆動方法に関する基本概念について述べる。」という記載、及び００５５段落の「図１０は、図１に示した実施例に有効な読み出し動作制御法を示した図であり、」という記載等から、引用例には、強誘電体を用いた不揮発性メモリ、すなわち強誘電体メモリのアクセス方法が記載されていることが明らかである。
　
６．図１及び００１８段落の「データ線分離スイッチＣＳＷａｙは、データ線分離制御線ＣＤａｙにより制御され、ＤＬａｙ，ＤＢａｙと感知信号線ＳＬａｙ，ＳＢａｙとの接続・分離を行う。」という記載から、「データ線ＤＬａｙおよび相補データ線ＤＢａｙ（ｙ＝１，…，ｎ）」は、「データ線分離スイッチＣＳＷａｙ」を介して「センスアンプＳＡａｙ」に結合されていることが明らかである。
　
７．図１の記載から、図１における「メモリセルＭＣａｘｙ」は、「ワード線ＷＬａｘ（ｘ＝１，…，ｍ）」と「データ線ＤＬａｙ」とに結合され、「前記ワード線ＷＬａｘ（ｘ＝１，…，ｍ）」が有効の場合に「データ線ＤＬａｙ」に接続される構成となっていることが明らかである。　
　同様に、図１における「メモリセルＭＢａｘｙ」は、「ワード線ＷＬａｘ（ｘ＝１，…，ｍ）」と「データ線ＤＢａｙ」とに結合され、「前記ワード線ＷＬａｘ（ｘ＝１，…，ｍ）」が有効の場合に「相補データ線ＤＢａｙ」に接続される構成となっていることも明らかである。
　さらに、００１８段落の「また、ＭＣａｘｙ，ＭＢａｘｙのプレート電極は、論理１に対応する電位ＶＤＤ、論理０に対応する電位ＶＳＳの中間にある定電位ＶＰＬを発生する電位発生手段（図中省略）に接続され、」という記載における「プレート電極」には、「プレート線」が接続されていることは、当業者にとって自明である。
　
８．００５５段落の「時刻ｔｒａａ１において、ＷＬａｉの電位をＶＳＳからＶＣＨに上げ、ＷＬａｉに接続されたメモリセルＭＣａｉｙ，ＭＢａｉｙのトランジスタをオンさせる。」という段階において、「ワード線ＷＬａｉ」を有効にするという動作が実現されていることは、当業者にとって明らかである。
　また、００５５段落の「次に時刻ｔｒａａ３において、ＰＮａにより各センスアンプＳＡａｙのＮＭＯＳ側のみを活性化する。」という段階により、「センスアンプＳＡａｙ」のＮＭＯＳ側のみを活性化させて、「感知信号線ＳＬａ１」と「感知信号線ＳＢａ１」間の電位差を拡大するという動作が実現されていることも、当業者にとって明らかである。
　そして、そのような動作を行うためには、図１において、「第１Ｎチャネルトランジスタ」及び「第２Ｎチャネルトランジスタ」の「ドレイン」に接続される「ＮＭＯＳ側センスアンプ制御線ＰＮａ」を「ＶＳＳ」とする手段が必要であることは当業者にとって自明である。
　
９．００５５段落の「ここで時刻ｔｒａａ４において、ＰＰａによりＳＡａｙのＰＭＯＳ側を活性化し、ＶＤＴを感知・増幅する。」という段階により、「センスアンプＳＡａｙ」のＰＭＯＳ側を活性化させて、「センスアンプＳＡａｙ」の増幅作用によって、「感知信号線ＳＬａ１」と「感知信号線ＳＢａ１」間の電位差を更に拡大せしめ、前記拡大が、「感知信号線ＳＬａ１」の電位と「感知信号線ＳＢａ１」の電位のうち、高い方の電圧を「ＶＤＤ」に上昇させ、低い方の電圧を「ＶＳＳ」に下降させることによって行われるという動作が実現されていることは、当業者にとって明らかである。
　そして、そのような動作を行うためには、図１において、「第１Ｐチャネルトランジスタ」及び「第２Ｐチャネルトランジスタ」の「ソース」に接続される「ＰＭＯＳ側センスアンプ制御線ＰＰａ」を「ＶＤＤ」とする手段が必要であることは当業者にとって自明である。
　また、００５５段落の「一方、時刻ｔｒａａ５〜ｔｒａａ６の間、ＹＳａｊによりＳＷａｊが導通し、情報がＩ／Ｏａに読み出される。」という段階により、「感知信号線ＳＬａ１」と「感知信号線ＳＢａ１」との間の電位差を検知するとともに、それに従って前記誘電体メモリ」に記憶されているコンテンツを出力するという動作が実現されることは、当業者にとって明らかである。
　
１０．以上を総合すると、引用例には、次の発明（以下「引用発明」という。）が記載されているものと認められる。
　「強誘電体メモリのアクセス方法であって、
　前記強誘電体メモリは、
　センスアンプＳＡａｙに結合された感知信号線ＳＬａ１及び感知信号線ＳＢａ１に、データ線分離スイッチＣＳＷａｙを介して各々接続されたデータ線ＤＬａｙ及び相補データ線ＤＢａｙと、
　ワード線ＷＬａｘと、
　前記ワード線ＷＬａｘと前記データ線ＤＬａｙとに結合され、かつ前記ワード線ＷＬａｘが有効の場合に前記データ線ＤＬａｙに接続されるメモリセルＭＣａｘｙと、
　前記ワード線ＷＬａｘと前記相補データ線ＤＢａｙとに結合され、かつ前記ワード線ＷＬａｘが有効の場合に前記相補データ線ＤＢａｙに接続されるメモリセルＭＢａｘｙと、
　前記メモリセルＭＣａｘｙとメモリセルＭＢａｘｙとに結合されたプレート線と、
　前記センスアンプＳＡａｙと、を備え、前記センスアンプＳＡａｙは、
　出力端子と入力端子とが前記感知信号線ＳＬａ１と前記感知信号線ＳＢａ１とにそれぞれ結合され、前記感知信号線ＳＢａ１の電圧の位相を反転させた後に、前記感知信号線ＳＢａ１の電圧を出力する第１Ｐチャネルトランジスタ及び第１Ｎチャネルトランジスタからなる第１位相インバータであって、
　前記第１Ｐチャネルトランジスタ及び前記第１Ｎチャネルトランジスタのゲートが、前記感知信号線ＳＢａ１に結合されるとともに、前記第１Ｐチャネルトランジスタのドレインと前記第１Ｎチャネルトランジスタのソースとが、前記第１位相インバータの前記出力端子に結合された前記第１位相インバータと、
　入力端子と出力端子とが前記感知信号線ＳＬａ１と前記感知信号線ＳＢａ１とにそれぞれ結合され、前記感知信号線ＳＬａ１の電圧の位相を反転させた後に、前記感知信号線ＳＬａ１の電圧を出力する第２Ｐチャネルトランジスタ及び第２Ｎチャネルトランジスタからなる第２位相インバータであって、
　前記第２Ｐチャネルトランジスタ及び前記第２Ｎチャネルトランジスタのゲートが、前記感知信号線ＳＬａ１に結合されるとともに前記第２Ｐチャネルトランジスタのドレインと前記第２Ｎチャネルトランジスタのソースとが、前記第２位相インバータの前記出力端子に結合された前記第２位相インバータと、
　前記第１Ｐチャネルトランジスタ及び前記第２Ｐチャネルトランジスタのソースに接続されるＰＭＯＳ側センスアンプ制御線ＰＰａをＶＤＤとする手段と、
　前記第１Ｎチャネルトランジスタ及び前記第２Ｎチャネルトランジスタのドレインに接続されるＮＭＯＳ側センスアンプ制御線ＰＮａをＶＳＳとする手段と、を備えて構成され、
　前記アクセス方法が、
　前記ワード線ＷＬａｉを有効にする段階と、
　前記センスアンプＳＡａｙのＮＭＯＳ側のみを活性化させて、前記感知信号線ＳＬａ１と前記感知信号線ＳＢａ１間の電位差を拡大する段階と、
　前記センスアンプＳＡａｙのＰＭＯＳ側を活性化させて、前記センスアンプＳＡａｙの増幅作用によって、前記感知信号線ＳＬａ１と前記感知信号線ＳＢａ１間の電位差を更に拡大せしめ、前記拡大が、前記感知信号線ＳＬａ１の電位と前記感知信号線ＳＢａ１の電位のうち、高い方の電圧をＶＤＤに上昇させ、低い方の電圧をＶＳＳに下降させることによって行われる段階と、
　前記感知信号線ＳＬａ１と前記感知信号線ＳＢａ１との間の電位差を検知するとともに、それに従って前記強誘電体メモリに記憶されているコンテンツを出力する段階と、
　を含むことを特徴とする強誘電体メモリのアクセス方法。」
　
第４．対比  
１．本願発明と引用発明とを対比する。 
　引用発明の「強誘電体メモリのアクセス方法」と、本願発明の「強誘電体メモリに適用されるプレート線駆動アクセス方法」とは、「強誘電体メモリに適用されるアクセス方法」である点で一致する。
　
２．引用発明の「センスアンプＳＡａｙ」、「データ線ＤＬａｙ」及び「相補データ線ＤＢａｙ」が、各々本願発明の「センス増幅器」、「正のビット線」及び「負のビット線」に相当することは、当業者にとって明らかである。
　また、引用発明の「感知信号線ＳＬａ１」及び「感知信号線ＳＢａ１」は、「データ線分離スイッチＣＳＷａｙ」を介して各々「データ線ＤＬａｙ」（本願発明の「正のビット線」に相当）及び「相補データ線ＤＢａｙ」（本願発明の「負のビット線」に相当）と接続される構成となっているから、引用発明の「感知信号線ＳＬａ１」及び「感知信号線ＳＢａ１」と本願発明の「正のビット線」及び「負のビット線」とは、各々「正のビット線に対応する線」及び「負のビット線に対応する線」である点で一致する。
　したがって、引用発明の「センスアンプＳＡａｙに結合された感知信号線ＳＬａ１及び感知信号線ＳＢａ１に、データ線分離スイッチＣＳＷａｙを介して各々接続されたデータ線ＤＬａｙ及び相補データ線ＤＢａｙ」と、本願発明の「互いに平行で且つセンス増幅器に結合された正のビット線及び負のビット線」とは、「センス増幅器に結合された正のビット線に対応する線及び負のビット線に対応する線」である点で一致する。
　また、引用発明の「ワード線ＷＬａｘ」が、本願発明の「ワード線」に相当することは、当業者にとって明らかである。
　
３．引用発明の「前記ワード線ＷＬａｘと前記データ線ＤＬａｙとに結合され、かつ前記ワード線ＷＬａｘが有効の場合に前記データ線ＤＬａｙに接続されるメモリセルＭＣａｘｙ」は、本願発明の「前記ワード線と前記正のビット線とに結合され、且つ前記ワード線が有効の場合に前記正のビット線に接続される正のメモリセル」に相当し、引用発明の「前記ワード線ＷＬａｘと前記相補データ線ＤＢａｙとに結合され、かつ前記ワード線ＷＬａｘが有効の場合に前記相補データ線ＤＢａｙに接続されるメモリセルＭＢａｘｙ」は、本願発明の「前記ワード線と前記負のビット線とに結合され、且つ前記ワード線が有効な場合に前記負のビット線に接続される負のメモリセル」に相当する。
　また、引用発明の「前記メモリセルＭＣａｘｙとメモリセルＭＢａｘｙとに結合されたプレート線」は、本願発明の「前記正のメモリセルと前記負のメモリセルとに結合されたプレート線」に相当する。 
　
４．引用発明の「ドレイン」、「ソース」及び「ゲート」が、各々本願発明の「ドレイン電極」、「ソース電極」及び「ゲート電極」に相当することは、当業者にとって自明である。
　したがって、引用発明の「前記センスアンプＳＡａｙは、　出力端子と入力端子とが前記感知信号線ＳＬａ１と前記感知信号線ＳＢａ１とにそれぞれ結合され、前記感知信号線ＳＢａ１の電圧の位相を反転させた後に、前記感知信号線ＳＢａ１の電圧を出力する第１Ｐチャネルトランジスタ及び第１Ｎチャネルトランジスタからなる第１位相インバータであって、　前記第１Ｐチャネルトランジスタ及び前記第１Ｎチャネルトランジスタのゲートが、前記感知信号線ＳＢａ１に結合されるとともに、前記第１Ｐチャネルトランジスタのドレインと前記第１Ｎチャネルトランジスタのソースとが、前記第１位相インバータの前記出力端子に結合された前記第１位相インバータと、　入力端子と出力端子とが前記感知信号線ＳＬａ１と前記感知信号線ＳＢａ１とにそれぞれ結合され、前記感知信号線ＳＬａ１の電圧の位相を反転させた後に、前記感知信号線ＳＬａ１の電圧を出力する第２Ｐチャネルトランジスタ及び第２Ｎチャネルトランジスタからなる第２位相インバータであって、　前記第２Ｐチャネルトランジスタ及び前記第２Ｎチャネルトランジスタのゲートが、前記感知信号線ＳＬａ１に結合されるとともに前記第２Ｐチャネルトランジスタのドレインと前記第２Ｎチャネルトランジスタのソースとが、前記第２位相インバータの前記出力端子に結合された前記第２位相インバータと」「を備えて構成され」ていることと、本願発明の「前記センス増幅器は、　出力端子と入力端子とが前記正のビット線と前記負のビット線とにそれぞれ結合され、前記負のビット線の電圧の位相を反転させた後に、前記負のビット線の電圧を出力する第１Ｐ型トランジスタ及び第１Ｎ型トランジスタからなる第１位相インバータであって、　前記第１Ｐ型トランジスタ及び前記第１Ｎ型トランジスタのゲート電極が、前記負のビット線に結合されると共に、前記第１Ｐ型トランジスタのドレイン電極と前記第１Ｎ型トランジスタのソース電極とが、前記第１位相インバータの前記出力端子に結合された前記第１位相インバータと、　入力端子と出力端子とが前記正のビット線と前記負のビット線とにそれぞれ結合され、前記正のビット線の電圧の位相を反転させた後に、前記正のビット線の電圧を出力する第２Ｐ型トランジスタ及び第２Ｎ型トランジスタからなる第２位相インバータであって、　前記第２Ｐ型トランジスタ及び前記第２Ｎ型トランジスタのゲート電極が、前記正のビット線に結合されると共に前記第２Ｐ型トランジスタのドレイン電極と前記第２Ｎ型トランジスタのソース電極とが、前記第２位相インバータの前記出力端子に結合された前記第２位相インバータと」「を備えて構成され」ていることとは、「前記センス増幅器は、　出力端子と入力端子とが前記正のビット線に対応する線と前記負のビット線に対応する線とにそれぞれ結合され、前記負のビット線に対応する線の電圧の位相を反転させた後に、前記負のビット線に対応する線の電圧を出力する第１Ｐ型トランジスタ及び第１Ｎ型トランジスタからなる第１位相インバータであって、　前記第１Ｐ型トランジスタ及び前記第１Ｎ型トランジスタのゲート電極が、前記負のビット線に対応する線に結合されると共に、前記第１Ｐ型トランジスタのドレイン電極と前記第１Ｎ型トランジスタのソース電極とが、前記第１位相インバータの前記出力端子に結合された前記第１位相インバータと、　入力端子と出力端子とが前記正のビット線に対応する線と前記負のビット線とにそれぞれ結合され、前記正のビット線に対応する線の電圧の位相を反転させた後に、前記正のビット線に対応する線の電圧を出力する第２Ｐ型トランジスタ及び第２Ｎ型トランジスタからなる第２位相インバータであって、　前記第２Ｐ型トランジスタ及び前記第２Ｎ型トランジスタのゲート電極が、前記正のビット線に対応する線に結合されると共に前記第２Ｐ型トランジスタのドレイン電極と前記第２Ｎ型トランジスタのソース電極とが、前記第２位相インバータの前記出力端子に結合された前記第２位相インバータと」「を備えて構成され」ている点で一致する。
　
５．引用発明の「ＶＤＤ」が電源電圧を意味することは当業者の技術常識であり、また、当該「ＶＤＤ」が本願発明の「ハイレベル」に相当することは、当業者にとって明らかである。
　したがって、引用発明の「前記第１Ｐチャネルトランジスタ及び前記第２Ｐチャネルトランジスタのソースに接続されるＰＭＯＳ側センスアンプ制御線ＰＰａをＶＤＤとする手段」と、本願発明の「一端が前記第１及び前記第２Ｐ型トランジスタのソース電極に結合され、他端が電源に結合されたＰスイッチ」とは、「前記第１及び前記第２Ｐ型トランジスタのソース電極を電源電圧とする手段」である点で一致する。
　また、引用発明の「ＶＳＳ」が接地電圧を意味することは当業者の技術常識であり、また、当該「ＶＳＳ」が本願発明の「ローレベル」に相当することは、当業者にとって明らかである。
　したがって、引用発明の「前記第１Ｎチャネルトランジスタ及び前記第２Ｎチャネルトランジスタのドレインに接続されるＮＭＯＳ側センスアンプ制御線ＰＮａをＶＳＳとする手段」と、本願発明の「一端が前記第１及び前記第２Ｎ型トランジスタのドレイン電極に結合され、他端が接地されたＮスイッチ」とは、「前記第１及び前記第２Ｎ型トランジスタのドレイン電極を接地電圧とする手段」である点で一致する。
　
６．引用発明の「前記ワード線ＷＬａｉを有効にする段階」は、本願発明の「前記ワード線を有効にする段階」に相当する。
　また、引用発明の「前記センスアンプＳＡａｙのＮＭＯＳ側のみを活性化させて、前記感知信号線ＳＬａ１と前記感知信号線ＳＢａ１間の電位差を拡大する段階」と、本願発明の「前記Ｎスイッチを有効にして前記電位差を拡大する段階」とは、「前記第１及び前記第２Ｎ型トランジスタのドレイン電極を接地電圧として、前記正のビット線に関連する線と、前記負のビット線に関連する線との電位差を拡大する段階」である点で一致する。
　また、引用発明の「前記センスアンプＳＡａｙのＰＭＯＳ側を活性化させて、前記センスアンプＳＡａｙの増幅作用によって、前記感知信号線ＳＬａ１と前記感知信号線ＳＢａ１間の電位差を更に拡大せしめ、　前記拡大が、前記感知信号線ＳＬａ１の電位と前記感知信号線ＳＢａ１の電位のうち、高い方の電圧をＶＤＤに上昇させ、低い方の電圧をＶＳＳに下降させることによって行われる段階」と、本願発明の「前記Ｐスイッチを有効にして前記センス増幅器をしてさらに前記電位差を拡大せしめ、その際、前記拡大が、前記正のビット線の電圧と前記負のビット線の電圧のうち、高い方の電圧をハイレベルに上昇させ、低い方の電圧をローレベルに下降させることによって行われる段階」とは、「前記第１及び前記第２Ｐ型トランジスタのソース電極を電源電圧として前記センス増幅器をしてさらに前記電位差を拡大せしめ、その際、前記拡大が、前記正のビット線に対応する線の電圧と前記負のビット線に対応する線の電圧のうち、高い方の電圧をハイレベルに上昇させ、低い方の電圧をローレベルに下降させることによって行われる段階」である点で一致する。
　
７．引用発明の「前記感知信号線ＳＬａ１と前記感知信号線ＳＢａ１との間の電位差を検知するとともに、それに従って前記強誘電体メモリに記憶されているコンテンツを出力する段階」と、本願発明の「前記正のビット線と前記負のビット線との間の前記電位差を検知するとともに、それに従って前記強誘電体メモリに記憶されているコンテンツを出力する段階」とは、「前記正のビット線に対応する線と前記負のビット線に対応する線との間の前記電位差を検知するとともに、それに従って前記強誘電体メモリに記憶されているコンテンツを出力する段階」である点で一致する。
　
８．したがって、本願発明と引用発明は、
　「強誘電体メモリに適用されるアクセス方法であって、
　前記強誘電体メモリは、
　センス増幅器に結合された正のビット線に対応する線及び負のビット線に対応する線と、
　ワード線と、
　前記ワード線と前記正のビット線とに結合され、且つ前記ワード線が有効の場合に前記正のビット線に接続される正のメモリセルと、
　前記ワード線と前記負のビット線とに結合され、且つ前記ワード線が有効な場合に前記負のビット線に接続される負のメモリセルと、
　前記正のメモリセルと前記負のメモリセルとに結合されたプレート線と、
　センス増幅器と、を備え、前記センス増幅器は、
　出力端子と入力端子とが前記正のビット線に対応する線と前記負のビット線に対応する線とにそれぞれ結合され、前記負のビット線に対応する線の電圧の位相を反転させた後に、前記負のビット線に対応する線の電圧を出力する第１Ｐ型トランジスタ及び第１Ｎ型トランジスタからなる第１位相インバータであって、
　前記第１Ｐ型トランジスタ及び前記第１Ｎ型トランジスタのゲート電極が、前記負のビット線に対応する線に結合されると共に、前記第１Ｐ型トランジスタのドレイン電極と前記第１Ｎ型トランジスタのソース電極とが、前記第１位相インバータの前記出力端子に結合された前記第１位相インバータと、
　入力端子と出力端子とが前記正のビット線に対応する線と前記負のビット線に対応する線とにそれぞれ結合され、前記正のビット線に対応する線の電圧の位相を反転させた後に、前記正のビット線に対応する線の電圧を出力する第２Ｐ型トランジスタ及び第２Ｎ型トランジスタからなる第２位相インバータであって、
　前記第２Ｐ型トランジスタ及び前記第２Ｎ型トランジスタのゲート電極が、前記正のビット線に対応する線に結合されると共に前記第２Ｐ型トランジスタのドレイン電極と前記第２Ｎ型トランジスタのソース電極とが、前記第２位相インバータの前記出力端子に結合された前記第２位相インバータと、
　前記第１及び前記第２Ｐ型トランジスタのソース電極を電源電圧とする手段と、
　前記第１及び前記第２Ｎ型トランジスタのドレイン電極を接地電圧とする手段と、を備えて構成され、
　前記アクセス方法が、
　前記ワード線を有効にする段階と、
　前記第１及び前記第２Ｎ型トランジスタのドレイン電極を接地電圧として前記正のビット線に関連する線と、前記負のビット線に関連する線との電位差を拡大する段階と、
　前記第１及び前記第２Ｐ型トランジスタのソース電極を電源電圧として前記センス増幅器をしてさらに前記電位差を拡大せしめ、その際、前記拡大が、前記正のビット線に対応する線の電圧と前記負のビット線に対応する線の電圧のうち、高い方の電圧をハイレベルに上昇させ、低い方の電圧をローレベルに下降させることによって行われる段階と、
　前記正のビット線に対応する線と前記負のビット線に対応する線との間の前記電位差を検知するとともに、それに従って前記強誘電体メモリに記憶されているコンテンツを出力する段階と、
を含むことを特徴とするアクセス方法。」
　
　である点で一致し、以下の点で相違する。 
　
（相違点１）
　本願発明は、「強誘電体メモリ」が「センス増幅器に結合された正のビット線及び負のビット線」を備える構成となっているのに対して、引用発明は、「強誘電体メモリ」が「センスアンプＳＡａｙに結合された感知信号線ＳＬａ１及び感知信号線ＳＢａ１に、データ線分離スイッチＣＳＷａｙを介して各々接続されたデータ線ＤＬａｙ及び相補データ線ＤＢａｙ」を備える構成となっている点。
　すなわち、本願発明の「強誘電体メモリ」は、「正のビット線」及び「負のビット線」が「センス増幅器」に結合されているのに対して、引用発明の「強誘電体メモリ」は、「データ線分離スイッチＣＳＷａｙ」を介して「データ線ＤＬａｙ」（本願発明の「正のビット線」に相当）と接続される「感知信号線ＳＬａ１」、及び「データ線分離スイッチＣＳＷａｙ」を介して「相補データ線ＤＢａｙ」（本願発明の「負のビット線」に相当）と接続される「感知信号線ＳＬａ１」が「センスアンプＳＡａｙ」に結合されている点。
　
（相違点２）
　本願発明は、「正のビット線及び負のビット線」が「互いに平行」であり、かつ、「ワード線」が「前記正のビット線と前記負のビット線にほぼ直交する」構造となっているのに対して、引用発明は、そのような構造が特定されていない点。
　
（相違点３）
　本願発明は、「前記プレート線を有効にして、前記正のビット線と前記負のビット線との間に電位差を発生させる段階」を備え、「プレート線」を駆動することによりアクセスを行うものであるのに対して、引用発明は、「前記プレート線を有効にして、前記正のビット線と前記負のビット線との間に電位差を発生させる段階」を備えておらず、「プレート線」を駆動することによりアクセスを行うものではない点。
　
（相違点４）
　本願発明は、「前記第１及び前記第２Ｐ型トランジスタのソース電極を電源電圧とする手段」及び「前記第１及び前記第２Ｎ型トランジスタのドレイン電極を接地電圧とする手段」が、各々「一端が前記第１及び前記第２Ｐ型トランジスタのソース電極に結合され、他端が電源に結合されたＰスイッチ」及び「一端が前記第１及び前記第２Ｎ型トランジスタのドレイン電極に結合され、他端が接地されたＮスイッチ」であるのに対して、引用発明は、「前記第１及び前記第２Ｐ型トランジスタのソース電極を電源電圧とする手段」及び「前記第１及び前記第２Ｎ型トランジスタのドレイン電極を接地電圧とする手段」の具体的構成について特定されていない点。
　
第５．相違点についての当審の判断
１．相違点１について
（１）一般に、強誘電体メモリにおいて、センスアンプによりビット線間の電位差を検知増幅するに当たり、正のビット線及び負のビット線を、スイッチを介することなくセンスアンプに結合することは、例えば、本願の優先権主張の日前に日本国内において頒布された周知例１及び２の以下の記載からも分かるように、当業者における周知技術である。
　
ａ．周知例１：特開２０００−４０３７７号公報 
　「【０００８】かかる構成の強誘電体メモリでは、読み出し動作を次のように行う。まず、ビット線プリチャージ信号ＰＢＬをＶccから０Ｖに下げ、ビット線ＢＬＴ及びＢＬＮを０Ｖでフローティングとする。次に、所望のワードを選択するワード線ＷＬを１本だけＶｗ1とする。さらに、プレート線ＰＬを０ＶからＶccに立ち上げると、選択されたワード線ＷＬ上の全てのセルＭＣの強誘電体容量ＦＣ１及びＦＣ２に電圧がかかる。この電圧によって、一方の強誘電体容量は分極反転し、多くの電荷が容量から供給されてビット線の電圧は高くなり、他方の容量は分極反転せず、ビット線の電圧はそれに比べ低くなる。
【０００９】
ここでは理解しやすいように、正ビット線ＢＬＴが負ビット線ＢＬＮに比べて高い電圧を示したとする。このようにして現れる正負ビット線電圧の差を、センスアンプＳＡをセンスアンプ活性化信号ＳＡＰにより活性化して増幅する。増幅後は、高い電圧を示した正ビット線ＢＬＴがＶccとなり、一方、低い電圧を示した負ビット線ＢＬＮは０Ｖとなる
【００１０】
センスアンプＳＡで増幅した後に、Ｙスイッチ活性化信号ＹＳＷＥを活性とするタイミングで、Ｙスイッチ回路ＹＳＷを介して所望のビット線対（ＢＬＴ，ＢＬＮ）をデータ線対（ＤＬＴ，ＤＬＮ）に接続する。最後に、データ線対に現れる信号をデータアンプ（ＤＡ）で増幅し、データ（ＤＯ）を出力する。
　
ｂ．周知例２：特開２０００−１８７９９０号公報
　「【００２７】
図２は本発明の第１の実施例による強誘電体記憶装置の回路構成を示す図である。
その一端末には両ビット線ＢＬ１，ＢＬ２の容量差を利用してデータを検出するセンスアンプＳＡが接続されている。
　
（２）したがって、このような周知技術を勘案すれば、引用発明において、「データ線分離スイッチＣＳＷａｙ」を介することなく、「データ線ＤＬａｙ」及び「相補データ線ＤＢａｙ」を「センスアンプＳＡａｙ」に直接結合する構成とすること、すなわち、本願発明のように、「センス増幅器に結合された正のビット線及び負のビット線」を備える構成とすることは、当業者が容易になし得たことである。
　よって、相違点１は当業者が容易になし得た範囲に含まれる程度のものである。
　
２．相違点２について
　一般に、強誘電体メモリを含めた半導体メモリ全般において、ビット線どうしが互いに平行となるようするとともに、ビット線とワード線とが直交するようにすることは、当業者において常套的に用いられている技術である。
　そして、引用例の００１８段落における「図において、ワード線ＷＬａｘ（ｘ＝１，…，ｍ）とデータ線ＤＬａｙおよび相補データ線ＤＢａｙ（ｙ＝１，…，ｎ）が行列状に配置され、」という記載等から、引用発明においても、「データ線ＤＬａｙ」及び「相補データ線ＤＢａｙ」は互いに平行であり、かつ、「データ線ＤＬａｙ」及び「相補データ線ＤＢａｙ」と「ワード線ＷＬａｘ」とは直交しているものと解されるから、相違点２は実質的なものではない。
　また、仮に、相違点２が実質的なものではないとまではいえないものであったとしても、上に述べた当業者において常套的に用いられている技術を勘案すれば、引用発明において、「データ線ＤＬａｙ」及び「相補データ線ＤＢａｙ」は互いに平行であり、かつ、「データ線ＤＬａｙ」及び「相補データ線ＤＢａｙ」と「ワード線ＷＬａｘ」とは直交している構造とすることは、当業者にとって容易になし得たことである。
　したがって、相違点２は実質的なものではなく、また、仮に実質的なものであったとしても、当業者が容易になし得た範囲に含まれる程度のものである。
　
３．相違点３について
（１）一般に、強誘電体メモリにおいて、プレート線を有効にして、正のビット線と負のビット線との間に電位差を発生させる段階を備え、プレート線を駆動することによりアクセスを実現することは、例えば、本願の優先権主張の日前に日本国内において頒布された上記周知例１及び３の以下の記載からも分かるように、当業者における周知技術である。
　
ａ．周知例１：特開２０００−４０３７７号公報 
　上記周知例１には、第５図とともに、以下の記載がある。
　「【０００８】かかる構成の強誘電体メモリでは、読み出し動作を次のように行う。まず、ビット線プリチャージ信号ＰＢＬをＶccから０Ｖに下げ、ビット線ＢＬＴ及びＢＬＮを０Ｖでフローティングとする。次に、所望のワードを選択するワード線ＷＬを１本だけＶw1とする。
さらに、プレート線ＰＬを０ＶからＶccに立ち上げると、選択されたワード線ＷＬ上の全てのセルＭＣの強誘電体容量ＦＣ１及びＦＣ２に電圧がかかる。この電圧によって、一方の強誘電体容量は分極反転し、多くの電荷が容量から供給されてビット線の電圧は高くなり、他方の容量は分極反転せず、ビット線の電圧はそれに比べ低くなる。
　
ｂ．周知例３：特開２００２−７４９３９号公報 
　「【００３５】データの読み出し動作開始時には、ビット線ＢＬ０，ＢＬ１を接地電位Ｖｓｓでフローティングとする。その状態で、ワード線ＷＬを昇圧電位Ｖｄｄまで上げ、スイッチング・トランジスタＴ０，Ｔ１をオンさせて強誘電体キャパシタＣ０，Ｃ１をビット線ＢＬ０，ＢＬ１に接続する。
ワード線電位が昇圧電位Ｖｄｄに達したら、プレート線ＰＬの電位を電源電位Ｖｃｃに上げる
【００３６】
プレート線電位の上昇にともなって、電荷がそれぞれ強誘電体キャパシタＣ０，Ｃ１からビット線ＢＬ０，ＢＬ１に移動し、ビット線ＢＬ０，ＢＬ１の電位が上昇する。
　
（２）したがって、このような周知技術を勘案すれば、引用発明において、「データ線分離スイッチＣＳＷａｙ」を介することなく、「データ線ＤＬａｙ」及び「相補データ線ＤＢａｙ」を「センスアンプＳＡａｙ」に直接接続する構成とするに当たり、「プレート線」を有効にして、「データ線ＤＬａｙ」と「データ線ＤＢａｙ」との間に電位差を発生させる段階を設ける構成とすることは、当業者が容易になし得たことである。
　よって、相違点３は当業者が容易になし得た範囲に含まれる程度のものである。
　
４．相違点４について
（１）一般に、半導体メモリ装置において、センスアンプの電力供給端を所望のタイミングで電源電圧や接地電圧とするに当たり、電源側にＰ型ＭＯＳトランジスタを用いたスイッチ、すなわちＰスイッチを設け、接地側にＮ型ＭＯＳトランジスタを用いたスイッチ、すなわちＮスイッチを設ける構成とすることは、例えば、本願の優先権主張の日前に日本国内において頒布された周知例４及び５の以下の記載からも分かるように、当業者における周知技術である。
　
ａ．周知例４：特開２００１−３５１３７３号公報 
　「【０００７】
図３は、強誘電体メモリのセル回路構成を示す回路図（ａ）
【０００８】
図３（ａ）において、３１はメモリセル、３２はセンスアンプである。
【０００９】次に、このように構成された強誘電体メモリの動作について、図３（ｂ）を用いて説明する。
【００１０】まず、ワード線ＷＬを論理“Ｈ”レベルに持ち上げ（ｔ１１）、その後にセルプレート線ＣＰを“Ｈ”にしてメモリセルＮｓを選択する（ｔ１２）。ＣＰが“Ｈ”レベルに駆動されると、メモリセルからの電荷がビット線対ＢＬ、ＸＢＬに出てくるが、その際に、この電荷がビット線対容量Ｃｂとメモリセル容量（強誘電体キャパシタともいう）Ｃｓによって分割され、電位としてビット線対ＢＬ、ＸＢＬに現れる。
【００１１】
次に、センスアンプ起動信号ＳＡＥを“Ｈ”にしてセンスアンプを起動すると（ｔ１３）、このビット線対ＢＬとＸＢＬの電位差がＶＣＣとＶＳＳレベルに増幅されて、データの読み出しと“Ｌ”データの再書き込みが行われる
【００１２】続いて、ＣＰを“Ｌ”（ＶＳＳ）レベルに下げるとメモリセルへ“Ｈ”の再書き込みが行われ、最後にＷＬを“Ｌ”に戻して動作は完了する。」
　
ｂ．周知例５：特開２０００−２６８５９９号公報 
　「【００９３】図１に示す第１の実施の形態のＦＲＡＭの主要部は、ＮＭＯＳ１と強誘電体キャパシタ２からなる２個のメモリセルが、ＢＬj及び／ＢＬjからなる１対のビット線と２本のワード線ＷＬiと２本のプレート線ＰＬiに接続されたマトリックス状のメモリセル領域と、イコライズ信号ＶＥＱにより１対のビット線を接地するＮＭＯＳ３からなるイコライザ回路と、
ＰＭＯＳ４とＮＭＯＳ５及び信号電圧Ｖ/SAP、ＶSANからなるセンスアンプ活性化部と、ＰＭＯＳ６とＮＭＯＳ７からなるセンスアンプと、
　
（２）したがって、このような周知技術を勘案すれば、引用発明において、「前記第１Ｐチャネルトランジスタ及び前記第２Ｐチャネルトランジスタのソースに接続されるＰＭＯＳ側センスアンプ制御線ＰＰａをＶＤＤとする手段」及び「前記第１Ｎチャネルトランジスタ及び前記第２Ｎチャネルトランジスタのドレインに接続されるＮＭＯＳ側センスアンプ制御線ＰＮａをＶＳＳとする手段」を、各々本願発明のように、「一端が前記第１及び前記第２Ｐ型トランジスタのソース電極に結合され、他端が電源に結合されたＰスイッチ」及び「一端が前記第１及び前記第２Ｎ型トランジスタのドレイン電極に結合され、他端が接地されたＮスイッチ」を用いて実現することは、当業者が容易になし得たことである。
　したがって、相違点４は当業者が容易になし得た範囲に含まれる程度のものである。
　
５．相違点についての判断のまとめ
　以上、検討したとおり、本願発明と引用発明との相違点は、いずれも実質的なものではないか、又は、周知技術を勘案することにより当業者が容易になし得た範囲に含まれる程度のものであるから、本願発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第６．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。