【事件の表示】
　特願２００５−１９８４４７「半導体装置」拒絶査定不服審判事件〔平成１９年　１月２５日出願公開、特開２００７−　１９２１５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１７年７月７日の出願であって、平成２０年３月１３日付けの拒絶理由通知に対して、同年５月１９日に手続補正書及び意見書が提出されたが、同年６月１０日付けで拒絶査定がなされ、それに対して、同年７月１４日に拒絶査定に対する審判請求がなされるとともに、同年８月１１日に手続補正書が提出され、その後、平成２２年６月１１日付けで審尋がなされ、同年８月４日に回答書が提出されたものである。
　
２．補正の却下の決定
　
［補正の却下の決定の結論］
　平成２０年８月１１日に提出された手続補正書による補正を却下する。
　
［理由］
（１）補正の内容
　平成２０年８月１１日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜４を補正後の特許請求の範囲の請求項１〜３に補正するとともに、明細書の０００６段落を補正するものであって、補正前後の請求項は各々以下のとおりである。
　
（補正前）
　「【請求項１】
　下部半導体素子と、該下部半導体素子の上面に形成された下部電極層と、該下部電極層の上面に形成された上部電極層と、該上部電極層の上面に固着された上部半導体素子と、
前記上部電極層の上面に前記上部半導体素子を固着する接着剤層とを備え、
　前記下部電極層の上面と前記上部電極層の上面とを異なる材質により形成し、
　前記下部電極層の上面を前記上部電極層から外部に部分的に露出させてリード細線を接続する結線領域を設け、
　複数のセルを形成したセル形成領域と、セルを形成しない非形成領域とを前記下部半導体素子の上面に設け、
　前記下部半導体素子のセル形成領域上に前記上部半導体素子を固着し、
　前記下部半導体素子の非形成領域上に前記結線領域を形成したことを特徴とする半導体装置。
　　【請求項２】
　前記下部半導体素子の非形成領域上で前記上部電極層に切欠部を設けて、前記下部電極層の上面の前記切欠部内に結線領域を形成した請求項１に記載の半導体装置。
　　【請求項３】
　前記下部半導体素子の中央側に前記セル形成領域を配置し、
　前記セル形成領域を包囲して前記下部半導体素子の外周側に環状に前記非形成領域を配置し、
　前記上部電極層は、前記セル形成領域から前記下部半導体素子の外周側に延伸する請求項１又は２に記載の半導体装置。
　　【請求項４】
　前記下部電極層の上面は、前記上部電極層の上面よりも前記リード細線を形成する金属との接着性の高い金属により形成され、
　前記上部電極層の上面は、前記下部電極層の上面よりも前記接着剤層を形成する材料との接着性の高い金属により形成された請求項１〜３の何れか１項に記載の半導体装置。」
　
（補正後）
　「【請求項１】
　下部半導体素子と、該下部半導体素子の上面に形成された下部電極層と、該下部電極層の上面に形成された上部電極層と、該上部電極層の上面に固着された上部半導体素子と、
前記上部電極層の上面に前記上部半導体素子を固着する接着剤層とを備え、
　前記下部電極層の上面と前記上部電極層の上面とを異なる材質により形成し、
　複数のセルを形成したセル形成領域と、セルを形成しない非形成領域とを前記下部半導体素子の上面に設け、
　エッチング液により上部電極層を除去して、前記下部半導体素子の非形成領域上で前記上部電極層に切欠部を設け、
　前記切欠部により、前記下部電極層の上面を前記上部電極層から外部に部分的に露出させてリード細線を接続する結線領域を設け、
　前記下部半導体素子のセル形成領域上に前記上部半導体素子を固着し、
　前記下部半導体素子の非形成領域上に前記結線領域を形成したことを特徴とする半導体装置。
　　【請求項２】
　前記下部半導体素子の中央側に前記セル形成領域を配置し、
　前記セル形成領域を包囲して前記下部半導体素子の外周側に環状に前記非形成領域を配置し、
　前記上部電極層は、前記セル形成領域から前記下部半導体素子の外周側に延伸する請求項１に記載の半導体装置。
　　【請求項３】
　前記下部電極層の上面は、前記上部電極層の上面よりも前記リード細線を形成する金属との接着性の高い金属により形成され、
　前記上部電極層の上面は、前記下部電極層の上面よりも前記接着剤層を形成する材料との接着性の高い金属により形成された請求項１又は２に記載の半導体装置。」
　
（２）補正事項の整理
　本件補正の補正事項を整理すると、以下のとおりである。
　
（２−１）補正事項１
　補正前の請求項１を削除するとともに、補正前の請求項２を独立請求項形式として補正後の請求項１とし、さらに補正前の請求項３及び４を、必要に応じて引用する請求項の番号を変更して、補正後の請求項２及び３とすること。
　
（２−２）補正事項２
　補正前の請求項２の「前記下部半導体素子の非形成領域上で前記上部電極層に切欠部を設けて、」を、補正後の請求項１の「エッチング液により上部電極層を除去して、前記下部半導体素子の非形成領域上で前記上部電極層に切欠部を設け、」と補正すること。
　
（２−３）補正事項３
　補正前の明細書の０００６段落を、補正後の明細書の０００６段落と補正すること。
　
（３）補正の目的の適否、及び新規事項の追加の有無について 
（３−１）補正事項１について
　補正事項１は、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第１号に掲げる請求項の削除を目的とするものに該当する。
　したがって、補正事項１は適法になされたものである。
　
（３−２）補正事項２について
　補正事項２は、補正前の請求項２における「切欠部」について「エッチング液により上部電極層を除去して」設けるという技術的限定を付加するものであり、補正前の請求項２に係る発明の発明特定事項を限定的に減縮する補正であるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また、「切欠部」を「エッチング液により上部電極層を除去して」設けることは、本願の最初に添付した明細書の００２３〜００２４段落に記載されているものと認められるから、補正事項２は、本願の願書に最初に添付した明細書、特許請求の範囲又は図面（以下「当初明細書等」という。）のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項２は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たすものである。
　
（３−３）補正事項３について
　補正事項３は、特許請求の範囲の補正と整合を取るためのものであり、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものであることは明らかである。
　したがって、当該補正は、特許法第１７条の２第３項に規定する要件を満たすものである。
　
（３−４）以上検討したとおり、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものであり、特許法第１７条の２第４項第２号に掲げる事項を目的とするものを含んでいるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かについて、以下において更に検討する。
　
（４）独立特許要件について
（４−１）補正後の発明
　本件補正による補正後の本願の請求項１〜３に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜３に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される、上記（１）の「補正後」の箇所に記載したとおりのものである。
　
（４−２）引用刊行物に記載された発明
（４−２−１）引用例１
（４−２−１−１）本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された特開２００５−７２５１９号公報（以下「引用例１」という。）には、図１〜５とともに以下の記載がある（なお、下線は当合議体にて付加したものである。他の刊行物についても同じ。）。　
　
ａ．「【０００１】
  
本発明は、積層技術に適した絶縁ゲート型半導体素子およびこれを備えた半導体集積回路装置に関する
　
ｂ．「【００２０】
  以下、本発明の実施の形態に係る絶縁ゲート型半導体素子およびその製造方法について、図面を参照して詳細に説明する。
以下では、別の素子と積層されて図４に示すＨブロック回路装置のハイサイド側スイッチの１つを構成する絶縁ゲート型電界効果トランジスタ（以下、ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）を例として説明する
【００２１】
  
図１は、本実施の形態のＭＯＳＦＥＴ１０の、同様の構成を有する別のＭＯＳＦＥＴ１０’が積層された状態の断面を示す
【００２２】
  ＭＯＳＦＥＴ１０は、図１に示すように、ドレイン領域１１と、ベース領域１２と、ソース領域１３と、ドリフト領域１４と、を備えた半導体基板１５を含んで構成される。
【００２３】
  ドリフト領域１４は、リン（Ｐ）、ヒ素（Ａｓ）等のＮ型不純物を含む、Ｎ型のシリコン半導体領域から構成されている。なお、シリコンに限らず、ガリウム−ヒ素、ガリウム−窒素、シリコン−ゲルマニウム等の化合物半導体から構成されていてもよい。ドリフト領域１４は、半導体基板１５の一面を構成する。
【００２４】
  ドレイン領域１１は、ドリフト領域１４の一面上に形成され、半導体基板１５の他面を構成する。ドレイン領域１１は、ドリフト領域１４と同一の導電型を有し、これよりも高い不純物濃度を有する。ドリフト領域１４とドレイン領域１１とには、その厚み方向にドレイン電流が流れる。ドレイン領域１１は、Ｎ型のシリコン半導体領域にＮ型の不純物を導入して、または、シリコン半導体領域上に不純物を含むシリコン層をエピタキシャル成長させて形成される。
  
半導体基板１５の他面を構成するドレイン領域１１の上には、アルミニウム、ニッケル、銅等からなるドレイン電極１６が形成されている
【００２５】
  ベース領域１２は、ドリフト領域１４の表面領域にボロン（Ｂ）、ガリウム（Ｇａ）等のＰ型不純物を拡散して形成された、Ｐ型の半導体領域から構成される。
【００２６】
  ソース領域１３は、ベース領域１２の表面領域にＮ型不純物を拡散して形成された、不純物濃度がドリフト領域１４よりも高いＮ型の半導体領域から構成される。ソース領域１３は、ベース領域１２の両側に２つ所定間隔をおいて形成されている。
【００２７】
  
ソース領域１３の表面領域上には、ソース電極１７が設けられており、互いに電気的に接続されている。ソース電極１７は、アルミニウム、銅等の導体から構成されている。ソース電極１７の上には、別のＭＯＳＦＥＴ１０’が搭載されており、ソース電極１７はこのＭＯＳＦＥＴ１０’のドレイン電極１６’とはんだ２９によって固着され、電気的に接続されている
　
ｃ．「【００３２】
  図２の平面図を参照して、ゲート電極１９は、略長方形の半導体基板１５の一辺に略平行な帯状に設けられている。ゲート電極１９は、所定間隔をおいて多数が略平行に配置されている。図示しないが、
ベース領域１２およびソース領域１３は、ゲート電極１９に沿って、半導体基板１５に形成されており、ベース領域１２の各列が単位素子領域（セル）を構成している
【００３３】
  ゲート電極１９の両端または一端は、ゲートバスライン２３に電気的に接続され、ゲート電極１９はゲートバスライン２３から帯状に延伸して設けられている。ゲートバスライン２３は、コの字形状の開環状に、半導体基板１５の内周に沿って形成されている。ゲートバスライン２３は、コの字の略中央において、略方形のゲート接続電極（ゲートボンディングパッド）２４と電気的に接続されている。
【００３４】
  なお、
図２において、ゲートバスライン２３の開環部分は、その上方のソース接続電極２５のために設けたものであり
【００３５】
  図３に、図２のＢ−Ｂ線矢視断面を示す。図に示すように、半導体基体の一面上には、比較的厚い絶縁膜１８’が設けられ、その上にゲート電極１９と共通するポリサイド構造２１、２２が形成されている。さらに、ポリサイド構造２１、２２の上には、絶縁保護膜２８によって画定された領域に、アルミニウム等の金属膜２６が設けられている。金属膜２６は、例えば、ソース電極１７と同一の工程で形成される。
【００３６】
  金属膜２６は、その近傍（側方）の絶縁膜２０によってソース電極１７と電気的に絶縁されている。したがって、ゲートバスライン２３は、ポリサイド構造２１、２２と、絶縁膜２０に隔てられた金属膜２６と、が積層されて構成されている。ゲートバスライン２３の下方のドリフト領域１４には、Ｐ型半導体領域から構成される電界緩和領域２７が形成されている。
【００３７】
  また、図示しないが、ゲート接続電極２４もゲートバスライン２３と同一の構成を有している。このため、ゲート接続電極２４からゲートバスライン２３を介したゲート電極１９へのゲート電圧の高速な伝達が可能となっている。
【００３８】
  ソース電極１７とゲートバスライン２３の上には、シリコン窒化膜等からなる絶縁保護膜２８が設けられている。
絶縁保護膜２８は、図２に破線にて示す領域に開口２８ａを有し、その内側にソース電極１７が露出している。この開口２８ａ内に別の素子が搭載され、はんだ付けにより固着される。搭載されるＭＯＳＦＥＴ１０’の平面サイズは、ＭＯＳＦＥＴ１０の平面サイズよりも小さく、開口２８ａはその大きさに合わせて形成されている
【００３９】
  ここで、図３を参照して明らかなように、ゲートバスライン２３の上方には、別の素子（ＭＯＳＦＥＴ１０’）は搭載されていない。このように、他の素子がゲートバスライン２３と重なるように搭載されていないことから、ゲートバスライン２３の近傍には、その下方の比較的厚膜の絶縁膜１８’等により、他の部分と比較的大きな段差が形成されているものの、素子搭載時の比較的薄い絶縁膜２０のクラックは極めて発生しにくい。したがって、絶縁膜２０のクラックを原因とする電極間ショートの発生も極めて良好に回避される。
【００４０】
  また、上記のように、素子固着面の下方には、比較的薄いゲート電極１９が配置されており段差が比較的小さいため、上方のＭＯＳＦＥＴ１０’をはんだ付けしても、下方のＭＯＳＦＥＴ１０に大きな応力やストレスが加わりにくく、電気的特性の劣化等は良好に回避される。」
　
ｄ．「【００４４】
  上記構成のＭＯＳＦＥＴ１０を用いて構成されたＨブリッジ回路装置４０の例を、図４に示す。また、その等価回路図を図５に示す。
  
図４に示すように、Ｈブリッジ回路装置４０は、上記で説明した積層状態のＭＯＳＦＥＴ１０、１０’を２組備え、ソースとドレインが接続されたトランジスタの２つの組を構成する。２組の積層されたトランジスタは、制御用ＩＣ４１とともに支持板４２上に支持され、所定の配線が形成された上で樹脂封止体４３中に封止されている
　
（４−２−１−２）図１及び２の記載から、「ソース電極１７」及び「ソース接続電極２５」は、「ＭＯＳＦＥＴ１０」の上面に形成されることは明らかである。また、００３４段落、００４４段落、図２及び図４の記載から、前記「ソース接続電極２５」にワイヤ等のリード細線が接続されることも明らかである。
　
（４−２−１−３）したがって、引用例１には、以下の発明（以下「引用発明１」という。）が記載されているものと認められる。
　
　「ＭＯＳＦＥＴ１０の上面にソース電極１７が形成され、前記ソース電極１７の上にＭＯＳＦＥＴ１０’が搭載されており、前記ソース電極１７はこのＭＯＳＦＥＴ１０’のドレイン電極１６’とはんだ２９によって固着され、
　前記ＭＯＳＦＥＴ１０の上面に、リード細線を接続するソース接続電極２５を設けた半導体装置。」
　
（４−２−２）引用例２
（４−２−２−１）本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された特表２００３−５１４３８０号公報（以下「引用例２」という。）には、図１及び２とともに以下の記載がある。
　
ａ．「【０００１】
    【技術の分野】
  
この発明は一般に半導体素子に関し、特に金属再配置層に関する
　
ｂ．「【０００４】
  ピンアウトの必要性は高まり続けているので、ソルダバンプ法とワイヤボンディング技術を組合せてより多くのピンアウトの能力を提供する必要がある。しかし、各アプローチで用いられる材料は互いに排他的である。
ソルダバンプに適する材料は機械的な接着特性に乏しいため、ワイヤボンディングには適さない。たとえば、銅は極めてはんだ付けしやすい材料であるが、ワイヤボンディングに対しては優れた候補ではない。なぜなら、銅は乏しいボンディング特性を呈する酸化物層を容易に形成するからである。
【０００５】
  同様に、
優れたワイヤボンディング能力を呈する材料も、はんだ付けをされると一般にうまくはたらかない。たとえば、アルミニウムはボンディングに良い材料である。しかし、アルミニウムの上に形成される酸化物層は、強力なはんだ付け接合を得るのに除去されなくてはならない。酸化物層を除去するためのエッチャントは極めて攻撃的であり、酸化物層に加え、下にあるアルミニウムの部分もエッチング除去する傾向がある。
【０００６】
  したがって、
ソルダバンプおよびワイヤボンディングのどちらにも適応可能な再配置金属被覆に対する必要性がある。それは、今ある再配置金属被膜の方法と充分に一体化するプロセスを有しながらも、ソルダバンプおよびワイヤボンディング構造をもたらすことが望ましい。
　
ｃ．「【０００９】
    【この発明を実施するための最良の態様】
  図１を参照すると、
この発明は、その再配置層においてソルダバンプとワイヤボンディングパッドとを組合せる、再配置金属被覆を含む配列に向けられる
金属被覆層は、下にあるワイヤボンドパッド１０２と電気的に接触している第１の端を有する、複数の線１４２から１４８を持つ。これらの線に沿ってソルダバンプ１２２および追加のワイヤボンドパッド１３２から１３８が形成される。ソルダバンプおよび追加のパッドは、線によって半導体素子の表面上に効果的に「再配置」されるため、より多くのピンアウトの数をもたらす
これは、以下に論じられるであろうスタックドチップ構成において、特に有利である
　
ｄ．「【００１０】
  図２Ａから図２Ｉはこの発明の処理のステップを示す。これらの図は図１の観察線２−２から見られ、再配置金属被覆がいかに形成されるかを示す。図２Ａは本質的に完成された半導体ウエハ１０４で始まる。ウエハが必要な構成要素としての基板層およびその関連する金属層および絶縁層を含み、その意図される機能性に対して回路を充分に規定し、ＩＣパッケージにおいて接続に必要とされるワイヤボンドＩ／Ｏパッド１０２を含むことは理解される。
【００１１】
  図２Ｂでは、誘電体材料から成るパッシベーション層２０２がウエハ１０４の上表面上に形成される。数多くの絶縁材料のうち、任意のものを使用できる。たとえば、光限定の（photo-definable）ベンゾシクロブタン（ＢＣＢ）が層２０２に対して用いられた。
【００１２】
  公知のフォトリソグラフィ技術およびエッチング技術が用いられ、図２Ｃにあるように、下にあるワイヤボンドパッド１０２に達するまでビア２１２を落とす。次に、
図２Ｄにあるように、３層の金属構造２４０が、エッチングされたパッシベーション層２０２上にブランケット形成される。通常、これはスパッタリング方法によって達成され、各層は一度に１つずつスパッタリングされる。まず、アルミニウム層２０４がスパッタリングされる。その後、ニッケルのターゲットを用いてアルミニウム層の上にニッケル層２０６をスパッタで形成する。最後に、銅のターゲットを与えてニッケル層の上に銅の層２０８を形成する。
【００１３】
  その後、
３層の金属層２４０はフォトリソグラフィによって処理され、エッチングされて再配置層を含む線を規定する。さらに、この発明に従って、追加のワイヤボンドパッド１３２から１３８が３層の金属層内に規定され
【００１４】
  その後、図２Ｅにあるように、第２のパッシベーション層２２２がエッチングされた３層の金属層２４０の上に形成され、湿気および汚染物質に対する保護シールを設け、スクラッチ保護層としてはたらく。その後、第２のパッシベーション層２２２は、パッシベーション層から３層の金属層に達するまでソルダバンプの位置２１４を開けるようエッチング除去される。さらに、パッドの開口２１６がパッシベーション層から３層の金属層に達するまで作られる。パッドの開口は３層の金属層内に形成されるワイヤボンドパッド１３２と一致する。図２Ｆで示されるように、
このステップで作られる開口２１４および２１６は３層の金属層の最上層、すなわち銅の層２０８の表面を露出させたままにする
【００１５】
  次に
図２Ｇを参照すると、ソルダバンプの位置２１４ははんだおよびあらゆる適切なバリア金属で満たされ、公知のＣ４（制御された破壊チップ構成）技術または他のボール−グリッドアレイの処理技術を用いる、信頼性のあるソルダバンプ１２２を形成する。銅がソルダバンプの形成に非常によく適しているため、ソルダバンプ１２２が下にある再配置金属被覆に対して強い機械的結合を有するであろうことを思い出されたい。
【００１６】
  さらに、その高い酸化速度により、
銅がワイヤボンディングへの適用に対して非理想的である一方で、アルミニウムはボンディング可能な金属であることを思い出されたい。したがって、この発明に従い、ソルダバンプを設けられたウエハは、後のエッチングのステップを受け、開口２１６から露出された銅の層およびニッケル層を除去する。これは、アルミニウムおよびニッケルを除去するための数多くの公知のウエット化学エッチング技術のうちの任意のものによって達成できる。エッチングのステップの結果は図２Ｈで示され、ワイヤボンドパッド１３２は今やアルミニウムの単一の層からのみ成る。ワイヤ（たとえば図２Ｉのワイヤ２３０）が後のワイヤボンディングの工程においてボンディングされるのは、このアルミニウム層の表面に対してである。
【００１７】
  
上述の好ましい実施例は銅／ニッケル／アルミニウムの３層の金属層を用いることを論じている
　
（４−２−２−２）段落００１２〜００１７及び図２の記載からみて、「再配置層を含む線」は、「銅の層２０８」／「ニッケル層２０６」／「アルミニウム層２０４」の３層の金属層からなり、前記「銅の層２０８」の上に「ソルダバンプ１２２」が形成されていることは明らかである。
　
（４−２−２−３）したがって、引用例２には、以下の発明（以下「引用発明２」という。）が記載されているものと認められる。
　
　「銅の層２０８／ニッケル層２０６／アルミニウム層２０４の３層の金属層からなり、前記銅の層２０８上にソルダバンプ１２２が形成され、かつウエット化学エッチング技術により前記銅の層２０８及び前記ニッケル層２０６を除去して、前記アルミニウム層２０４からのみ成るワイヤボンドパッド１３２が形成された半導体素子の金属再配置層。」
　
（４−３）補正発明と引用発明１との対比
（４−３−１）引用発明１の「ＭＯＳＦＥＴ１０」及び「ＭＯＳＦＥＴ１０’」は、それぞれ、補正発明の「下部半導体素子」及び「上部半導体素子」に相当する。
　また、補正発明における「下部電極層」及び「上部電極層」をまとめて、本願の最初に添付した明細書０００４〜０００５段落に記載されている「上面電極」という語を用いて表すことにすれば、引用発明１の「ソース電極１７」及び「ソース接続電極２５」は、いずれも、上記「上面電極」に相当する。
　したがって、引用発明１の「ＭＯＳＦＥＴ１０の上面に」形成された「ソース電極１７」、及び「前記ソース電極１７の上に」搭載された「ＭＯＳＦＥＴ１０’」は、それぞれ、補正発明の「下部半導体素子の上面に形成された」「上面電極」、及び「上面電極」の「上面に固着された上部半導体素子」に相当する。
　
（４−３−２）引用発明１の「はんだ２９」は、補正発明の「接着剤層」に相当するから、引用発明１の「前記ソース電極１７はこのＭＯＳＦＥＴ１０’のドレイン電極１６’とはんだ２９によって固着され」という構成は、補正発明の「上面電極」の「上面に前記上部半導体素子を固着する接着剤層とを備え」という構成に相当する。
　
（４−３−３）引用発明１の「ソース接続電極２５」は、「上面電極」のうちリード細線が接続される領域に他ならないから、補正発明の「結線領域」にも相当する。したがって、引用発明１の「ＭＯＳＦＥＴ１０の上面に、リード細線を接続するソース接続電極２５を設け」という構成は、補正発明の「リード細線を接続する結線領域を設け」という構成に相当する。
　
（４−３−４）以上を総合すると、補正発明と引用発明１とは、
　「下部半導体素子と、該下部半導体素子の上面に形成された上面電極と、該上面電極の上面に固着された上部半導体素子と、前記電極層の上面に前記上部半導体素子を固着する接着剤層とを備え、
　リード細線を接続する結線領域を設けたことを特徴とする半導体装置。」
　
　である点で一致し、以下の３点で相違している。　
　
（相違点１）
　補正発明は、「上面電極」が「下部電極層」及び「該下部電極層の上面に形成された上部電極層」を備えており、「上部半導体素子」が「上部電極層の上面に固着され」、かつ「下部電極層の上面と前記上部電極層の上面とを異なる材質により形成」するものであるのに対し、引用発明１は、そのような構成を備えていない点。
　
（相違点２）
　補正発明は、「下部半導体素子の上面」に「複数のセルを形成したセル形成領域と、セルを形成しない非形成領域と」を設け、「前記下部半導体素子のセル形成領域上に前記上部半導体素子を固着し、前記下部半導体素子の非形成領域上に前記結線領域を形成した」ものであるのに対し、引用発明１は、そのような特定をしていない点。
　
（相違点３）
　補正発明は、「結線領域」が「エッチング液により上部電極層を除去して、前記下部半導体素子の非形成領域上で前記上部電極層に切欠部を設け、前記切欠部により、前記下部電極層の上面を前記上部電極層から外部に部分的に露出させて」設けられたものであるのに対して、引用発明１は、そのような特定をしていない点。
　
（４−４）相違点についての当審の判断
（４−４−１）相違点２について
（４−４−１−１）引用例１の図１をみるに、引用発明１における「ＭＯＳＦＥＴ１０」の上面には、複数のセルが形成されていることは明らかである。そして、一般に、半導体装置において、中央領域にセルを形成し、外周部のセルが形成されない領域にリード細線を接続することは、例えば、本願の出願前に日本国内において頒布された以下の周知例１及び２に記載されているように当業者における周知技術であるから、引用発明１において、補正発明のように、「下部半導体素子の上面」に「複数のセルを形成したセル形成領域と、セルを形成しない非形成領域と」を設け、前記下部半導体素子の非形成領域上に前記結線領域を形成した」構成とすることは、当業者が容易になし得たことである。
　
ａ．周知例１：特開昭６２−１５２１３５号公報
　上記周知例１には、以下の記載がある。
　「超音波ボンディングではチップにストレスが加わり、これによりジャンクションが破壊されることはないが、ＭＯＳＦＥＴのチップはこのストレスによりゲートが短絡する可能性が大きい。このため
ワイヤボンド部にはその下部にセルが搭載されていないボンディングパッドを設ける必要がある
　
ｂ．周知例２：特開平１１−８３８５号公報
　上記周知例２には、以下の記載がある。
　「【０００３】
【発明が解決しようとする課題】前記従来の技術は、ＩＧＢＴゲートワイヤボンディングエリア及びエミッタワイヤボンディングエリア直下にはトランジスタを構成するアクティブエリア又はＩＧＢＴとして動作するチャンネルが存在しているため、ＩＧＢＴと外部回路，端子又はそれらに相当するものを接続するワイヤボンディング工程でボンディングエリア下部の素子に応力がかかりがちで、従来はワイヤボンディング装置のボンディングパワーをワイヤが剥がれない程度にさげて接続していた。しかし、最近の自動車部品に要求される長寿命化をはかるためにはボンディング時のパワーを上げてワイヤを接続する必要があり、これによってＩＧＢＴボンディングエリア下の素子破壊を起こす可能性のある構造となっており必ずしも信頼性の高いものではなかった。
【０００４】
【課題を解決するための手段】上記課題を解決するために、
ＩＧＢＴゲートワイヤボンディングエリアとエミッタワイヤボンディングエリア下部にスイッチング制御を構成する素子を持たせないアクティブエリアなし又は、ＩＧＢＴとして動作させるチャンネルなし構造とする
【０００５】
【発明の実施の形態】上記のように、ＩＧＢＴゲートワイヤボンディングエリアとエミッタワイヤボンディングエリア下部にスイッチング制御を構成する素子を持たせないアクティブエリアなし又はＩＧＢＴとして動作させるチャンネルなし構造としてワイヤボンディング時の応力が素子に影響を与えないようにすることでボンディングによるＩＧＢＴチップの素子破壊を防止することが出来るため生産性が向上し、且つ信頼性の高いＩＧＢＴ点火装置が可能となる。」
　
（４−４−１−２）さらに、引用例１の図２の記載から、引用発明１における「ＭＯＳＦＥＴ１０’」は、「ＭＯＳＦＥＴ１０」の上面中央部に固着されていることが明らかであるから、引用発明１において、上記（４−４−１−１）に記載したような構造とした場合には、「ＭＯＳＦＥＴ１０’」は、「ＭＯＳＦＥＴ１０」の「セル形成領域」上に固着されることは明らかである。
　
（４−４−１−３）したがって、引用発明１において、補正発明のように「下部半導体素子の上面」に「複数のセルを形成したセル形成領域と、セルを形成しない非形成領域と」を設け、「前記下部半導体素子のセル形成領域上に前記上部半導体素子を固着し、前記下部半導体素子の非形成領域上に前記結線領域を形成」することは、当業者が容易になし得たことである。
　
（４−４−２）相違点１及び３について
（４−４−２−１）相違点１及び３はいずれも「上面電極」の構造に関するものであるから、まとめて検討する。
　
　引用例２の０００９段落の「
これは、以下に論じられるであろうスタックドチップ構成において、特に有利である。
　また、引用例２の０００６段落の「
ソルダバンプおよびワイヤボンディングのどちらにも適応可能な再配置金属被覆に対する必要性がある
この発明は、その再配置層においてソルダバンプとワイヤボンディングパッドとを組合せる、再配置金属被覆を含む配列に向けられる。
　したがって、引用発明１と引用発明２とは、ともに複数の半導体素子の積層という共通の技術分野に属するものである。また、一般に、半導体装置においてはんだ付け性の向上やワイヤボンディング性の向上を図ることは、当業者における周知の課題である。
　
（４−４−２−２）したがって、引用発明１に対して引用発明２を適用し、「ソース電極１７」及び「ソース接続電極２５」を、補正発明の「下部電極層」に相当する「アルミニウム層２０４」と、補正発明の「上部電極層」に相当する「ニッケル層２０６」及び「銅の層２０８」とを順に積層したものとし、かつリード細線が接続される「ソース接続電極２５」を、「ウエット化学エッチング技術により銅の層２０８及びニッケル層２０６を除去」することにより切欠部を設け、前記切欠部により「アルミニウム層２０４」の上面を「ニッケル層２０６」及び「銅の層２０８」から外部に部分的に露出させて設けたものとすることは、当業者が適宜になし得たものである。
　
（４−４−２−３）そして、上記（４−４−１）において検討したとおり、引用発明１において「ソース接続電極２５」を補正発明のように「非形成領域」に形成することは、当業者が適宜になし得たことであることを勘案すると、引用発明１において、補正発明のように「結線領域」を「エッチング液により上部電極層を除去して、前記下部半導体素子の非形成領域上で前記上部電極層に切欠部を設け、前記切欠部により、前記下部電極層の上面を前記上部電極層から外部に部分的に露出させて」設けられたものとすることは、当業者が容易になし得たことである。
　
（４−４−３）以上検討したとおり、補正発明は、周知例１及び２に記載された周知技術を勘案することにより、引用例１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　
（４−５）独立特許要件についてのまとめ
　以上検討したとおり、本件補正は、補正発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項をいう。以下同じ。）において準用する同法第１２６条第５項の規定に適合しないものである。
　
（５）補正の却下についてのむすび
　本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するが、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　
　
３．本願発明について
　平成２０年８月１１日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項１〜４に係る発明は、平成２０年５月１９日に提出された手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜４に記載されている事項により特定されるとおりのものであり、そのうちの請求項２に係る発明（以下「本願発明」という。）は、請求項１及び２に記載されている事項により特定される、上記２．（１）の「補正前」の箇所に記載したとおりのものである。
　
　一方、本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された特開２００５−７２５１９号公報（引用例１）及び特表２００３−５１４３８０号公報（引用例２）には、上記２．（４−２）に記載したとおりの事項及び発明（引用発明１及び２）が記載されているものと認められる。
　そして、上記２．（４）において検討したとおり、補正発明は、引用例１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、上記補正発明から技術的限定を省いた本願発明についても、当然に、引用例１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は特許法第２９条第２項の規定により特許を受けることができないものである。　
　
４．むすび
　以上のとおりであるから、本願は、他の請求項について検討するまでもなく、拒絶されるべきものである。
　よって、結論のとおり審決する。