【事件の表示】
　特願２００４−２０４５２９「回路を制御するための方法および装置」拒絶査定不服審判事件〔平成１７年　４月　７日出願公開、特開２００５−　９２８６７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１６年７月１２日（パリ条約による優先権主張２００３年８月２９日、米国）の出願であって、平成１８年１２月２０日付けの拒絶の理由の通知に対して、平成１９年７月９日付けで意見書が提出されるとともに、同日付けで手続補正がなされたが、同年１０月１８日付けで拒絶をすべき旨の査定がされ、これに対し平成２０年１月２１日に拒絶査定不服審判の請求がなされるとともに、同年２月２０日付けで手続補正がなされたものである。
　
２．平成２０年２月２０日付けの手続補正についての却下の決定
［結論］
　平成２０年２月２０日付けの手続補正を却下する。
［理由］
（１）補正後の本願発明
　平成２０年２月２０日付けの手続補正（以下「本件補正」という。）により、平成１９年７月９日付けの手続補正書の特許請求の範囲の請求項１９（以下「補正前の請求項１９」という。）は、平成２０年２月２０日付けの手続補正書の特許請求の範囲の請求項１５（以下「補正後の請求項１５」という。）に補正された。
　補正前の請求項１９及び補正後の請求項１５は、以下のとおりである。
　
補正前の請求項１９
「回路を制御するためのシステムであって、
　集積回路の一部への供給電圧を検知するための少なくとも１つの電圧センサと、
　前記集積回路の一部に対する適切な周波数を前記供給電圧から決定するための少なくとも１つのロジックブロックと、及び
　前記適切な周波数を前記集積回路の一部に供給するための少なくとも１つの回路構成とを備え、
　前記適切な周波数が前記供給電圧を追跡する、システム。」
　
補正後の請求項１５
「回路を制御するためのシステムであって、
　集積回路の一部への供給電圧を検知するための少なくとも１つの電圧センサと、
　前記供給電圧において前記集積回路の一部に可能な最高周波数を前記供給電圧から決定するための少なくとも１つのロジックブロックと、及び
　前記可能な最高周波数を前記集積回路の一部に供給するための少なくとも１つの回路構成とを備え、
　前記可能な最高周波数が前記供給電圧を追跡する、システム。」
　
　本件補正は、補正前の請求項１９に記載した発明を特定するために必要な事項である「適切な周波数」を「可能な最高周波数」に限定し、補正前の請求項１９に記載した発明を特定するために必要な事項である「周波数を前記供給電圧から決定する」に「前記供給電圧において」との限定を付加するものであって、特許法第１７条の２第４項第２号に規定する特許請求の範囲の減縮を目的とするものに該当する。
　そこで、補正後の請求項１５に記載された発明（以下「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について以下に検討する。
　
（２）引用例の記載
　原査定の拒絶の理由に引用された特開平８−２７８８２６号公報（平成８年１０月２２日出願公開。以下「引用例」という。）には、図面とともに次の事項が記載されている。
　
Ａ．「【発明の分野】この発明は一般的にコンピュータシステムに関し、より特定的には、マイクロプロセッサのクロック制御技術に関する。この発明はまた、マイクロプロセッサ内の伝搬遅延の測定に関する。
【０００２】
【関連技術の説明】マイクロプロセッサまたは中央処理ユニット（ここでは「プロセッサ」または「ＣＰＵ」と呼ばれる）は典型的には実際に動作するように設定される周波数よりもずっと高い周波数で動作することができる。すなわち、コンピュータシステム中のプロセッサは動作条件の最悪の場合を考慮に入れておかなければならないので、プロセッサは典型的には通常条件の間はその実際の最大動作周波数よりも低い周波数で動作するように設定されている。一般的には、プロセッサチップの好ましくない動作条件では、特定の信号がマイクロプロセッサ回路の指定された部分を介して伝搬するのにかかる時間が増大してしまう。ゆえに、コンピュータシステムの適切な動作を常に維持するために、製造者はある予め定められた最悪の場合の条件に対して特定のプロセッサを評価し、これらの最悪の場合の条件に基づいて最大動作周波数を特定する。
【０００３】このように、たとえば、定格３３ＭＨｚの速さのプロセッサは好ましい動作条件の間は４９．５ＭＨｚなどのより高い周波数で動作することもあり得る。しかしながら、このプロセッサは、動作条件がいつも好ましいとは限らないので実際には４９．５ＭＨｚでは駆動されない。プロセッサが４９．５ＭＨｚで駆動されると、好ましくない動作条件の期間の間に故障が起きてしまう。
【０００４】プロセッサに関連の伝搬遅延に影響を及ぼしかねないパラメータの例としては、温度、電源電圧レベル、および製造のばらつき等がある。図１（Ａ）−１（Ｃ）は、これらのパラメータと伝搬遅延との間の一般的な関係を示すグラフである。はじめに図１（Ａ）を参照して、プロセッサの温度が増加するにつれ、典型的にはプロセッサの内部回路に関連の伝搬遅延もまた増大する。図１（Ｂ）に示されているように、電源電圧レベルもまたプロセッサに関連の伝搬遅延に影響を及ぼし得る。一般的に言えば、プロセッサへの電源電圧が低くなればなるほど伝搬遅延は増大する。図１（Ｃ）に示されているように、処理のばらつきもまた伝搬遅延に影響を及ぼし得る。プロセッサの最大定格周波数は典型的には、遅延に影響を及ぼすすべてのパラメータが同時にそれらの最悪の場合の条件に達したときでも確実に動作可能であるように設定されている。
【０００５】今日の市場では計算速度および性能が重んじられているので、プロセッサの現在の動作条件に基づいて最適な周波数で動作するように構成されるプロセッサが必要になっている。」（第３ページ第３欄第１６行目〜同ページ第４欄第１５行目）
　
Ｂ．「【００１３】
【発明の詳しい説明】次に図２を参照して、この発明の一実施例に従ったクロック制御システム２０２を含むマイクロプロセッサ２００が示されている。クロック制御システム２０２はクロックスイッチング回路２０６に結合された遅延感知回路２０４を含む。クロックスイッチング回路２０６はプロセッサコア２０８に結合されている。最後に外部クロック発生器２１０が遅延感知回路２０４とクロックスイッチング回路２０６とに結合されて示されている。
【００１４】外部クロック発生器２１０は好ましくは、ライン２２０に外部クロック信号（ＣＬＫ）を生成するための水晶発振器回路を含む。当業者には理解されるように、水晶発振器回路は典型的には温度および電源電圧両方の変動に対して非常に安定した周波数特性を有する出力信号に関連する。
【００１５】プロセッサコア２０８は、予め定められた命令セットを実現する処理ユニットである。例示的なプロセッサコアはモデル８０３８６およびモデル８０４８６プロセッサコアを含む。しかしながら、この発明に従ったクロック制御システムは、別の命令セットを実現する他のプロセッサコアと関連して使用されてもよいことが理解される。
【００１６】遅延感知回路２０４はバッファユニット２１４に結合された遅延チェーン２１２を含む。バッファユニット２１４の１組の出力ラインはラッチングユニット２１６に結合され、ラッチングユニット２１６の１組の出力ラインはデコード回路２１８に結合されている。
【００１７】示された実施例では、クロックスイッチング回路２０６はライン２２０で外部クロック信号を受取り、選択的にその信号の周波数を変更し、ライン２２１に内部プロセッサクロック（ＰＣＬＫ）を与え、これはプロセッサコア２０８の内部回路を駆動するのに用いられる。
【００１８】以下に詳細に説明されるように、遅延チェーン２１２は複数の直列に接続された遅延素子を含み得る。遅延チェーン２１２はマイクロプロセッサ２００の不可欠な部分として含まれており、ゆえに、温度、電源電圧、および処理などの動作条件の変動によって、それらが対応してプロセッサコア２０８の内部回路に影響を及ぼすのと同様の態様で、影響を受ける。
【００１９】一般的に、マイクロプロセッサ２００の動作の間、外部クロック発生器２１０はクロック信号ＣＬＫをライン２２０で与える。この外部クロック信号は遅延チェーン２１２の入力ライン２２６、ラッチングユニット２１６の制御ライン２２７、およびクロックスイッチング回路２０６の入力ライン２２８で受取られる。この遅延感知回路２０４は遅延チェーン２１２と関連の相対的伝搬遅延を示す制御信号を１組の制御ライン２２９で生成する。この制御信号はクロックスイッチング回路２０６に与えられ、ライン２２１の内部プロセッサクロック信号ＰＣＬＫの周波数を制御信号の特定の値（または状態）に依存して選択的に変更する。遅延チェーン２１２、バッファユニット２１４、ラッチングユニット２１６およびデコード回路２１８を含む遅延感知回路２０４の実施例に関するさらなる詳細が以下に与えられる。
【００２０】図３は図２の遅延感知回路２０４の一実施例を示すブロック図である。図２の回路部分に対応する部分は簡単にかつ明瞭にするために同じ番号を付されている。図に示されているように、この特定の実施例はバッファユニット２１４を介してラッチングユニット２１６に結合された遅延チェーン２１２を含む。ラッチングユニット２１６はデコード回路２１８に結合され、ライン２２９の制御信号を（図２の）クロックスイッチング回路２０６に与える。
【００２１】遅延チェーン２１２は複数の直列に接続された遅延素子２１２−１ないし２１２−８を含む。選択された遅延素子２１２−ｘの出力ラインはタップ点ＴＰ２ −ＴＰ８でタップされ、それぞれのタップ信号をバッファユニット２１４を介してラッチングユニット２１６に与える。遅延素子は好ましくは実質的に同等の遅延特性を有する。遅延素子２１２−１内に概略的に示されているように、各遅延素子２１２−ｘは１対の直列に接続されたインバータ３０１、３０２として実現され得る。同様の信号遅延機能を行なうために他の遅延回路を使用してもよく、この発明の精神および範囲から離れることなく遅延素子２１２−ｘの具体的な形態を変えてもよいことが理解されるであろう。図３の実施例の遅延素子２１２−１はラッチングユニット２１６のセットアップ時間を考慮するように設けられていることも注目される。特定の構成に依存して、ラッチングユニット２１６のセットアップ時間を正確に調節するためにより大きなまたはより少ない遅延が与えられ得る。
【００２２】バッファユニット２１４はタップ点（ＴＰ２ −ＴＰ８）でそれぞれの信号を受取る複数のバッファ素子２１４−１ないし２１４−７を含む。タップ点の信号はバッファユニット２１４を介してラッチングユニット２１６のそれぞれの入力ラインに結合される。ある実施例では、代わりに、タップ点ＴＰ２ −ＴＰ８が直接ラッチングユニット２１６に結合されるように遅延感知回路２０４を構成することもできることが理解される。そのような構成では、バッファユニット２１４は省かれ得る。
【００２３】ラッチングユニット２１６は複数の記憶素子２１６−１ないし２１６−７を含む。この実施例では、記憶素子２１６−ｘは正のエッジでトリガされたＤフリップフロップである。容易に理解されるように、各フリップフロップは入力ライン（ｄ１−ｄ７）と、クロック（または制御）ライン（Ｃ１−Ｃ７）と、出力ライン（ｑ１−ｑ７）とを含む。各入力ラインｄｘはバッファユニット２１４のそれぞれの出力ラインに接続されている。各クロックラインＣｘはライン２２０の外部クロック信号（ＣＬＫ）を受取るように結合されている。出力ラインｑｘはデコード回路２１８に結合されている。
【００２４】遅延感知回路２０４の動作が次に図４に関連して考慮される。図４は、外部クロック信号の立上がりエッジが遅延チェーン２１２を介して伝搬するときの各タップ点ＴＰ２ −ＴＰ８の信号状態を示すタイミング図である。図３および４をまとめて参照して、外部クロック信号の特定の立上がりエッジ４００が遅延チェーン２１２に入ると、それは遅延素子２１２−１および素子２１２−２を介して、ＴＰ２に伝搬する。その後、それは順に残りの遅延素子２１２−３ないし２１２−８を介して伝搬する。図４に示されているように、立上がりエッジ４００に対応する信号遷移がまず（適時に）タップ点ＴＰ２に現われ、その後タップ点ＴＰ３に現われ、その後も同様に続く。図３に示されているように、タップ点ＴＰｘの信号はバッファユニット２１４を介してラッチングユニット２１６のそれぞれの入力に駆動される。ライン２２０の外部クロック信号（ＣＬＫ）の次の立上がりエッジ４０２の発生のとき、ラッチングユニット２１６はタップ点ＴＰｘの信号状態をラッチする。そして、次の立上がりエッジがライン２２０に現われると、記憶素子２１６−ｘの出力ラインｑｘ はタップ点ＴＰｘの状態を反映するように駆動される。ラッチングユニット２１６からの出力信号が遅延チェーン２１２に関連の相対的伝搬遅延を示すことが理解される。デコード回路２１８はラッチングユニット２１６からの出力信号をデコードし、これもまた遅延チェーン２１２に関連の相対的遅延を示す制御信号をライン２２９に生成する。クロックスイッチング回路２０６の特定の構成に依存して、デコード回路２１８は不必要であり得ることも注目される。戻って図２を参照して、クロックスイッチング回路２０６はライン２２９で制御信号を受取り、プロセッサコア２０８への内部クロック信号（ＰＣＬＫ）の周波数を制御信号の特定の状態に依存して制御する。
【００２５】図４に示されているように、外部クロック信号（ＣＬＫ）の立上がりエッジ４００は、次の立上がりエッジ遷移４０２がライン２２０の外部クロック信号ＣＬＫに発生した時点で、遅延チェーン２１２の５つの遅延素子（すなわち２１２−１ないし２１２−５）を介して伝搬している。これは、次の立上がりエッジ４０２が発生するとき論理的にハイである最も高いオーダがタップ点ＴＰｘによって示される。外部クロック信号のさらなる立上がりエッジ（次の立上がりエッジ４０２）の結果、ラッチングユニット２１６から同様の出力が得られる。各立上がりエッジの発生のときの各タップ点ＴＰｘの論理状態は一時的に記憶され、それぞれの記憶素子２１６−ｘからの出力信号として与えられ、さらにラッチングユニット２１６からの出力が各立上がりエッジで繰り返し更新されることが注目される。
【００２６】プロセッサコア２０８の内部回路に関連の伝搬遅延がたとえば温度、電源電圧、および／または処理の変動に応答して変化するので、遅延素子２１２−１ないし２１２−８に関連の伝搬遅延も同様に変化する。図５は、図４の状況の動作条件と比較してより好ましい動作条件が存在するとき、外部クロック信号の立上がりエッジが遅延チェーン２１２を介して伝搬するときの各タップ点ＴＰ２ −ＴＰ８の信号状態を示すタイミング図である。図５に示されているように、外部クロック信号（ＣＬＫ）の所与の立上がりエッジ５００は、外部クロック信号ＣＬＫの次の立上がりエッジ５０２の発生のとき遅延チェーン２１２の７つの遅延素子（すなわち２１２−１ないし２１２−７）を介して伝搬する。これは、ここでもまた、論理的にハイである状態を有する最も高いオーダのタップ点ＴＰｘ によって明示される。この状況では、これはＴＰ7 である。この特定の期間の間の次の立上がりエッジ５０２の発生のときのタップ点ＴＰｘ の論理状態は、ここでもまたラッチングユニット２１６からの記憶された出力信号内で反映される。外部クロック信号の立上がりエッジ５００は図４の状況と比較して図５の状況では遅延素子２１２−ｘより多くの素子を介して伝搬するので、図４の状況の間の動作条件にはより長い相対的伝搬遅延がある。したがって、クロックスイッチング回路２２８は、動作条件がたとえば図５の状況のようにより好ましい状況の間、プロセッサコア２０８への内部クロック信号ＰＣＬＫの周波数を高くする。すなわち、遅延感知回路２０４が相対的に短い伝搬遅延を示す制御信号を生成すると、内部クロック信号ＰＣＬＫの周波数は相対的に高く設定される。同様に、遅延感知回路２０４が相対的に長い伝搬遅延を示す制御信号を生成すると、内部クロック信号ＰＣＬＫの周波数は相対的に低く設定される。ライン２２９の更新された制御信号はライン２２０の外部クロック信号の周期ごとに遅延感知回路２０４によって生成されるので、内部クロック信号ＰＣＬＫの周波数は現在の動作条件に依存してマイクロプロセッサ２００の動作の間ずっとダイナミックに変更される。
【００２７】図６は、図２のクロック制御システムに関連の一般的な動作ステップを示すフロー図である。図２および６をまとめて参照して、外部クロック信号ＣＬＫの立上がりエッジは、ステップ６０２の間に生成され、ステップ６０４に示されたように遅延チェーン２１２に与えられる。ステップ６０６の間の外部クロック信号の次の立上がりエッジの発生のとき、タップ点ＴＰの状態がラッチされる。前述したように、このラッチされた信号条件は、予め定められた期間の間に立上がりエッジがどの程度遅延チェーンを介して伝搬したかを示し、このため遅延チェーンに関連の伝搬遅延を示す。ステップ６０８の間にタップ点のラッチされた信号状態は、必要であればデコードされ、適切な制御信号を与え、クロックスイッチング回路がこれに応答する。その後、生成された制御信号は、クロックスイッチング回路２０６が内部プロセッサクロック信号の周波数を増減するのを引き起こす（ステップ６１０）。このプロセスは外部クロック信号の次の立上がりエッジの各々の発生のとき連続的に繰り返される。
【００２８】デコード回路２１８は組合せ論理を伴って実現され得ることが注目される。一実施例では、デコード回路２１８は前述したように、論理的にハイである最も高いオーダのタップ点の信号を検出するように構成され得る。しかしながら、デコード回路２１８のさまざまな他の特定の構成も使用され得ることが理解される。
【００２９】遅延チェーン２１２内の各遅延素子２１２−ｘに関連の特定の遅延、および遅延チェーン内に与えられる遅延素子の数は、外部クロック信号ＣＬＫの周波数および相対的伝搬遅延の測定における所望の分解能に依存する。」（第４ページ第５欄第４０行目〜第６ページ第１０欄第７行目）
　
　図２には、以下の構成が記載されている。
　マイクロプロセッサ２００と外部クロック発生器２１０があり、マイクロプロセッサ２００は、クロック制御システム２０２と、プロセッサコア２０８を含み、クロック制御システム２０２は、遅延感知回路２０４とクロックスイッチング回路２０６を含み、遅延感知回路２０４は、遅延チェーン２１２とバッファユニット２１４とラッチングユニット２１６とデコード回路２１８を含む構成。
　
　以上の記載によれば、引用例には、次の発明（以下「引用発明」という。）が記載されている。
　
「マイクロプロセッサ２００と外部クロック発生器２１０があり、
　マイクロプロセッサ２００は、クロック制御システム２０２とプロセッサコア２０８を含み、
　クロック制御システム２０２において、
　クロック制御システム２０２は、遅延感知回路２０４とクロックスイッチング回路２０６を含み、
　遅延感知回路２０４は、遅延チェーン２１２とバッファユニット２１４とラッチングユニット２１６とデコード回路２１８を含み、
　遅延チェーン２１２は、バッファユニット２１４を介してラッチングユニット２１６に結合され、
　遅延チェーン２１２は、温度、電源電圧、および処理などの動作条件の変動によって、それらが対応してプロセッサコア２０８の内部回路に影響を及ぼすのと同様の態様で、影響を受け、
　ラッチングユニット２１６は、デコード回路２１８に結合され、
　デコード回路２１８は、ラッチングユニット２１６からの出力信号をデコードし、遅延チェーン２１２に関連の相対的遅延を示す制御信号を生成し、
　制御信号は、クロックスイッチング回路２０６に与えられ、ＰＣＬＫの周波数を制御信号の特定の値（または状態）に依存して選択的に変更され、
　クロックスイッチング回路２０６は、プロセッサコア２０８に結合され、
　クロックスイッチング回路２０６は、外部クロック信号を受取り、選択的にその信号の周波数を変更し、プロセッサコア２０８に内部プロセッサクロック（ＰＣＬＫ）を与え、
　外部クロック発生器２１０は、遅延感知回路２０４とクロックスイッチング回路２０６とに結合され、
　外部クロック信号は、遅延チェーン２１２の入力ライン２２６、ラッチングユニット２１６の制御ライン２２７、およびクロックスイッチング回路２０６の入力ライン２２８で受取られ、
　遅延感知回路２０４が相対的に短い伝搬遅延を示す制御信号を生成すると、ＰＣＬＫの周波数は相対的に高く設定され、
　遅延感知回路２０４が相対的に長い伝搬遅延を示す制御信号を生成すると、ＰＣＬＫの周波数は相対的に低く設定され、
　更新された制御信号は、外部クロック信号の周期ごとに遅延感知回路２０４によって生成されるので、ＰＣＬＫの周波数は現在の動作条件に依存してマイクロプロセッサ２００の動作の間ずっとダイナミックに変更される
　クロック制御システム２０２。」
　
（３）対比
　本願補正発明と引用発明を対比する。
　引用発明において、プロセッサコア２０８は、クロック制御システム２０２のクロックスイッチング回路２０６からＰＣＬＫを与えられている回路であることは明らかであるから、引用発明の「プロセッサコア２０８」は、本願補正発明の「回路」に相当する。
　引用発明の「クロック制御システム２０２」は、ＰＣＬＫをプロセッサコア２０８へ与えているから、本願補正発明の「システム」に相当する。
　引用発明において、クロック制御システム２０２は、プロセッサコア２０８のクロックを制御することから、プロセッサコア２０８を制御するシステムといえる。
　引用発明において、マイクロプロセッサ２００は、多数の素子を一つにまとめた電子部品であることは明らかであるから、引用発明の「マイクロプロセッサ２００」は、本願補正発明の「集積回路」に相当する。そして、引用発明において、プロセッサコア２０８は、マイクロプロセッサ２００の一部であるから、引用発明の「プロセッサコア２０８」は、本願補正発明の「集積回路の一部」に相当する。
　引用発明において、遅延感知回路２０４のデコード回路２１８が相対的に短い伝搬遅延を示す制御信号を生成すると、ＰＣＬＫの周波数は相対的に高く設定され、デコード回路２１８が相対的に長い伝搬遅延を示す制御信号を生成すると、ＰＣＬＫの周波数は相対的に低く設定されることから、制御信号を生成するデコード回路２１８は、ＰＣＬＫの周波数を決定するためのものといえる。したがって、引用発明の「デコード回路２１８」と本願補正発明の「前記供給電圧において前記集積回路の一部に可能な最高周波数を前記供給電圧から決定するための少なくとも１つのロジックブロック」は、「前記集積回路の一部の周波数を決定するための少なくとも１つのロジックブロック」である点で一致する。
　引用発明において、クロックスイッチング回路２０６は、プロセッサコア２０８にＰＣＬＫを与えていることから、引用発明の「クロックスイッチング回路２０６」と本願補正発明の「前記可能な最高周波数を前記集積回路の一部に供給するための少なくとも１つの回路構成」は、「周波数を前記集積回路の一部に供給するための少なくとも１つの回路構成」である点で一致する。
　引用発明において、デコード回路２１が相対的に短い伝搬遅延を示す制御信号を生成すると、ＰＣＬＫの周波数は相対的に高く設定され、デコード回路２１が相対的に長い伝搬遅延を示す制御信号を生成すると、ＰＣＬＫの周波数は相対的に低く設定され、更新された制御信号は、外部クロック信号の周期ごとにデコード回路２１によって生成されるので、ＰＣＬＫの周波数は現在の動作条件に依存してマイクロプロセッサ２００の動作の間ずっとダイナミックに変更されることから、周波数が伝搬遅延を追跡しているといえる。したがって、引用発明の上記の点と本願補正発明の「前記可能な最高周波数が前記供給電圧を追跡する」は、「周波数がある値を追跡する」点で一致する。
　
　すると、本願補正発明と引用発明とは、次の点で一致する。
＜一致点＞
「回路を制御するためのシステムであって、
　前記集積回路の一部の周波数を決定するための少なくとも１つのロジックブロックと、及び
　周波数を前記集積回路の一部に供給するための少なくとも１つの回路構成とを備え、
　周波数がある値を追跡する、システム。」
　
　一方、両者は次の点で相違する。
＜相違点１＞
　本願補正発明では、集積回路の一部への供給電圧を検知するための少なくとも１つの電圧センサを有するのに対し、引用発明では、この構成について明確な記載がない点。
＜相違点２＞
　本願補正発明では、供給電圧において可能な最高周波数を前記供給電圧から決定し、前記可能な最高周波数を供給し、前記可能な最高周波数が前記供給電圧を追跡するのに対し、引用発明では、遅延感知回路２０４とクロックスイッチング回路２０６が、周波数を伝搬遅延から決定し、周波数を供給し、周波数が前記伝搬遅延を追跡することが記載され、また、デコード回路２１が相対的に短い伝搬遅延を示す制御信号を生成すると、ＰＣＬＫの周波数は相対的に高く設定され、デコード回路２１が相対的に長い伝搬遅延を示す制御信号を生成すると、ＰＣＬＫの周波数は相対的に低く設定されることは記載されているが、その周波数が可能な最高周波数であるかについて明確に記載されていない点。
　
（４）当審の判断
　上記相違点について検討する。
＜相違点１についての検討＞
　引用発明において、プロセッサコア２０８に関連の伝搬遅延及び遅延チェーン２１２に関連の伝搬遅延は、電源電圧の変動によって変化するものであり、プロセッサコア２０８と遅延チェーン２１２へ供給される電圧が同じ電源電圧になっていることは明らかであるから、遅延チェーン２１２は、プロセッサコア２０８への供給電圧を検知しているといえる。したがって、引用発明の「遅延チェーン２１２」は、実質的に、本願補正発明の集積回路の一部への供給電圧を検知するための少なくとも１つの「電圧センサ」に相当する。したがって、本相違点は実質的な相違点でない。
　また、この点について以下のようにも考えられる。
　本願補正発明の「供給電圧」が「供給電圧の値」という意味である場合（本願明細書【００２３】参照。）、電圧の値を測定する電圧センサは、特開昭６０−１９２２２号公報（特に、第２ページ全欄参照。）及び特開平３−５７００５号公報（特に第２ページ右上欄〜左下欄及び第１図参照。）に記載されているように、本願優先日前周知である。したがって、引用発明において、上記周知技術を適用して、集積回路の一部への供給電圧を検知するための少なくとも１つの電圧センサを有するように構成することは、当業者が容易に想到し得ることである。
　
＜相違点２についての検討＞
　引用発明において、伝搬遅延は電源電圧の変動によって変化するものであるから、伝搬遅延において周波数を前記伝搬遅延から決定し、周波数が前記伝搬遅延を追跡する引用発明は、実質的に、供給電圧において周波数を前記供給電圧から決定し、周波数が前記供給電圧を追跡する構成に相当する構成を有しているといえる。
　また、引用例（上記（２）Ａ．【０００３】）にも記載されているように、マイクロプロセッサを可能な限り最高の周波数で動作させるようにするという課題は、よく知られている。
　したがって、引用発明において、上記よく知られた課題を実現するために、供給電圧において可能な最高周波数を前記供給電圧から決定し、前記可能な最高周波数を供給し、前記可能な最高周波数が前記供給電圧を追跡するように構成することは、当業者が適宜なし得ることである。
　また、この点について以下のようにも考えられる。
　本願補正発明の「供給電圧」が「供給電圧の値」という意味である場合（本願明細書【００２３】参照。）、電圧の値により周波数を変化させるシステムは、上記特開昭６０−１９２２２号公報（特に、第２ページ及び第３図参照。）及び上記特開平３−５７００５号公報（特に第２ページ右上欄〜左下欄及び第１図参照。）に記載されているように、本願優先日前周知である。
　そして、引用例（上記（２）Ａ．【０００３】）にも記載されているように、マイクロプロセッサを可能な限り最高の周波数で動作させるようにするという課題は、よく知られている。
　したがって、引用発明において、上記周知技術を上記よく知られた課題を実現するために適用して、供給電圧において可能な最高周波数を前記供給電圧から決定し、前記可能な最高周波数を供給し、前記可能な最高周波数が前記供給電圧を追跡するように構成することは、当業者が容易に想到し得ることである。
　
＜請求人の主張について＞
　請求人は、審判請求書の請求の理由（平成２０年２月２０日付けの手続補正書）において、本願補正発明と引用発明との相違について、以下のように主張している。
「引用文献１は、複数の遅延素子を直列又は並列に接続した遅延チェーンを用いて遅延を測定しており、そのため、その測定は飛び飛びの階段状となり、遅延回路の分解能に依存する。そして、引用文献１において、最も短い遅延を有する遅延素子よりも短い遅延を測定することはできない。従って、引用文献１の周波数は、遅延の分解能に対応する飛び飛びの階段状で必ず変化する。引用文献１の段落００２６の最後の部分には、内部クロック信号の周波数がダイナミックに変更される点が記載されている。しかしながら、その意味は、クロックが時間と共にダイナミックに変化することを意味しており、クロックは依然として周波数の飛び飛びになった階段状で必ず周波数を増減する。従って、引用文献１では、そのクロック周波数は、最高周波数に到達できない（即ち、最高周波数に近づくけれども、その最高周波数よりもわずかに低くなる）。一方、補正後の本願請求項１５の発明では、少なくとも１つのロジックブロックは、供給電圧において集積回路の一部に可能な最高周波数を前記供給電圧から決定している。この点を具体的に説明すれば、本願段落００２０に記載されているように、供給電圧が電圧センサの一部とすることができるテストデバイス（トランジスタ等）に印加され、次いで、電圧センサは、テストデバイスが現在供給されているクロック周波数でサイクル動作することができるかを判定し、できない場合、周波数合成器は補償するために供給周波数を遅くするよう命令される。サイクル動作できる場合、テストデバイスが供給されている周波数よりも高速な速度でサイクル動作することが可能であるか否かを判定し、可能である場合、周波数合成器はそれに従って周波数を上げるように命令され、可能でない場合、現在供給されている周波数は変更されない。即ち、本願では、周波数は本当の意味で、「集積回路の一部に可能な最高周波数」であり、飛び飛びの階段状の測定に起因した何らかの近似値ではない。従って、補正後の本願請求項１５の発明は、引用文献１から示唆されない。」
　
　上記主張について検討する。
　請求人は「引用文献１では、そのクロック周波数は、最高周波数に到達できない（即ち、最高周波数に近づくけれども、その最高周波数よりもわずかに低くなる）。」と主張している。確かに、引用発明において、周波数は遅延回路の分解能に依存するため、理論上の最高周波数よりもわずかに低い周波数となるが、そのわずかに低い最高周波数は、可能な限り最高の周波数であるから、本願補正発明の「可能な最高周波数」に相当するといえる。
　また、請求人は「本願では、周波数は本当の意味で、「集積回路の一部に可能な最高周波数」であり、飛び飛びの階段状の測定に起因した何らかの近似値ではない。」と主張し、その具体的な構成として、「この点を具体的に説明すれば、本願段落００２０に記載されているように、供給電圧が電圧センサの一部とすることができるテストデバイス（トランジスタ等）に印加され、次いで、電圧センサは、テストデバイスが現在供給されているクロック周波数でサイクル動作することができるかを判定し、できない場合、周波数合成器は補償するために供給周波数を遅くするよう命令される。サイクル動作できる場合、テストデバイスが供給されている周波数よりも高速な速度でサイクル動作することが可能であるか否かを判定し、可能である場合、周波数合成器はそれに従って周波数を上げるように命令され、可能でない場合、現在供給されている周波数は変更されない。」を挙げているが、この具体的な構成であっても、判定の際に何らかの測定を行っていることは明らかであり、その測定には必ず分解能があることが技術常識であることをかんがみると、本願においても理論上の最高周波数ではなく、その近似値となっていると認められる。
　したがって、上記主張は採用できない。
　
　また、本願補正発明の構成によって生じる効果も、引用発明及び周知技術から当業者が予測できる程度のものである。
　
　したがって、本願補正発明は、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　
（５）むすび
　以上のとおり、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明について
　平成２０年２月２０日付けの手続補正は上記のとおり却下されたので、本願の請求項１９に係る発明（以下「本願発明」という。）は、補正前の請求項１９に記載された事項により特定される、前記２．（１）に記載したとおりのものである。
　
（１）引用例
　原査定の拒絶の理由に引用された引用例及びその記載事項は、前記２．（２）に記載したとおりである。
　
（２）当審の判断
　本願発明は、前記２．で検討した本願補正発明から「可能な最高周波数」を「適切な周波数」に戻し、「前記供給電圧において」との構成を省いたものである。
　そうすると、本願発明の構成要件をすべて含み、さらに他の構成要件を付加したものに相当する本願補正発明が、前記２．（４）に記載したとおり引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものである。
　
（３）むすび
　以上のとおり、本願発明は、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、他の請求項について検討するまでもなく、本願は、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。