【手続補正書】
【提出日】平成23年2月16日(2011.2.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
底部の強くドープされたｐ型領域と、中間の真性あるいは軽くドープされた領域と、頂部の強くドープされたｎ型領域とをそれぞれ含み、支柱の形を有する複数の垂直指向ＰＩＮダイオードを備える基板より上に形成された第１のデバイスレベルであって、
前記ＰＩＮダイオードの少なくとも９９％について、前記底部の強くドープされたｐ型領域と前記頂部の強くドープされたｎ型領域との間に約１．５ボルト〜約３．０ボルトの間の電圧が印加されたときに前記ＰＩＮダイオードを通って流れる電流は少なくとも１．５マイクロアンペアであり、
前記ＰＩＮダイオードは、堆積されたシリコン、ゲルマニウム、またはシリコン−ゲルマニウムを含み、
第１の複数のＰＩＮダイオードは、前記第１のデバイスレベル内の全てのＰＩＮダイオードを含む第１のデバイスレベル。
【請求項２】
請求項１記載の第１のデバイスレベルにおいて、
各ダイオードは、シリサイド、ゲルマニド、あるいはシリサイド−ゲルマニド層と接触する第１のデバイスレベル。
【請求項３】
請求項２記載の第１のデバイスレベルにおいて、
前記基板より上に形成された複数の実質的に平行で、実質的に同一平面上の第１のレール状導体と、
前記第１の導体より上に形成された複数の実質的に平行で、実質的に同一平面上の第２のレール状導体と、をさらに備え、
各第１のＰＩＮダイオードは、前記第１の導体のうちの１つと前記第２の導体のうちの１つとの間に垂直に配置される第１のデバイスレベル。
【請求項４】
請求項１記載の第１のデバイスレベルにおいて、
第２のデバイスレベルは、前記第１のものより上にモノリシック的に形成される第１のデバイスレベル。
【請求項５】
垂直指向ＰＩＮダイオードを形成する方法であって、
基板より上に第１のレール状導体を形成するステップと、
前記第１のレール状導体より上に堆積された半導体材料の底部の強くドープされたｐ型領域を形成するステップと、
半導体材料の前記底部の強くドープされたｐ型領域より上に、シリコン、ゲルマニウム、あるいはシリコン−ゲルマニウム合金である堆積された半導体材料の中間の真性あるいは軽くドープされた領域を形成するステップと、
支柱を形成するために前記底部の強くドープされたｐ型領域と前記中間の真性あるいは軽くドープされた領域とをパターン化しエッチングするステップと、
ヒ素でドープされた、頂部の強くドープされたｎ型領域を形成するステップと、
前記半導体材料を結晶化させるためにアニーリングするステップであって、前記半導体材料の多少の部分は堆積時には非晶質であり、前記アニーリングするステップの後にはシリサイド、ゲルマニド、あるいはシリサイド−ゲルマニドと接触する、アニーリングするステップと、を含み、
前記ＰＩＮダイオードは、前記底部の強くドープされたｐ型領域と、前記中間の真性あるいは軽くドープされた領域と、前記頂部の強くドープされたｎ型領域とを含む方法。
【請求項６】
請求項５記載の方法において、
前記シリサイドは、チタン・シリサイド、チタン・ゲルマニド、チタン・シリサイド−ゲルマニド、コバルト・シリサイド、コバルト・ゲルマニド、またはコバルト・シリサイド−ゲルマニドである方法。
【請求項７】
請求項５記載の方法において、
前記頂部の強くドープされたｎ型領域は、前記中間の真性あるいは軽くドープされた領域の頂部をイオン注入によりドープすることによってドープされる方法。
【請求項８】
請求項５記載の方法において、
前記頂部の強くドープされたｎ型領域より上に、それと接触させて、チタン、コバルト、クロム、タンタル、白金、ニオブまたはパラジウムの層を形成するステップをさらに含み、前記シリサイド、ゲルマニド、あるいはシリサイド−ゲルマニドは、前記チタン、コバルト、クロム、タンタル、白金、ニオブ、またはパラジウムの層の一部分が前記頂部の強くドープされたｎ型領域と反応するときに形成される方法。
【請求項９】
請求項８記載の方法において、
前記チタン、コバルト、クロム、タンタル、白金、ニオブ、またはパラジウムの層は、前記パターン化しエッチングするステップの間に前記支柱をエッチングするために使用されるハードマスクの一部分である方法。
【請求項１０】
請求項５記載の方法において、
前記ＰＩＮダイオードは、メモリセルの一部分であり、
前記メモリセルは、
前記第１のレール状導体の一部分と、
前記第１のレール状導体と前記第２のレール状導体との間に配置される前記ＰＩＮダイオードより上の第２のレール状導体の一部分と、をさらに含む方法。
【請求項１１】
請求項１０記載の方法において、
前記メモリセルは誘電体破壊アンチヒューズをさらに含み、前記誘電体破壊アンチヒューズと前記ＰＩＮダイオードとは前記第１の導体と前記第２の導体との間に電気的に直列に配置される方法。
【請求項１２】
請求項１１記載の方法において、
前記誘電体破壊アンチヒューズは、ＳｉＯ2 、ＨｆＯ2 、Ａｌ2 Ｏ3 、ＺｒＯ2 、ＴｉＯ2 、Ｌａ2 Ｏ3 、Ｔａ2 Ｏ5 、ＲｕＯ2 、ＺｒＳｉＯx 、ＡｌＳｉＯx 、ＨｆＳｉＯx 、ＨｆＡｌＯx 、ＨｆＳｉＯＮ、ＺｒＳｉＡｌＯx 、ＨｆＳｉＡｌＯx 、ＨｆＳｉＡｌＯＮ、またはＺｒＳｉＡｌＯＮを含む方法。
【請求項１３】
請求項１０記載の方法において、
前記メモリセルは抵抗率スイッチング素子をさらに含み、前記抵抗率スイッチング素子と前記ＰＩＮダイオードとは前記第１の導体と前記第２の導体との間に電気的に直列に配置される方法。
【請求項１４】
請求項１３記載の方法において、
前記抵抗率スイッチング素子は、二成分金属酸化物を含む方法。
【請求項１５】
請求項１４記載の方法において、
前記二成分金属酸化物は、Ｎｉx Ｏy 、Ｎｂx Ｏy 、Ｔｉx Ｏy 、Ｈｆx Ｏy 、Ａｌx Ｏy 、Ｍｇx Ｏy 、Ｃｏx Ｏy 、Ｃｒx Ｏy 、Ｖx Ｏy 、Ｚｎx Ｏy 、Ｚｒx Ｏy 、Ｂx Ｎy およびＡｌx Ｎy から成るグループから選択される方法。
【請求項１６】
請求項１３記載の方法において、
前記抵抗率スイッチング素子は、カーボンナノチューブ構造を含む方法。
【請求項１７】
モノリシックな３次元メモリアレイを形成する方法であって、
ａ）基板より上に第１のメモリレベルをモノリシック的に形成するステップであって、
ｉ）基板より上に第１の複数のレール状導体を形成し、
ｉｉ）前記第１のレール状導体より上に堆積された半導体材料の底部の強くドープされたｐ型領域を形成し、
ｉｉｉ）前記底部の強くドープされたｐ型半導体より上に、シリコン、ゲルマニウム、あるいはシリコン−ゲルマニウム合金である堆積された半導体材料の中間の真性あるいは軽くドープされた領域を形成し、
ｉｖ）第１の複数の支柱を形成するために前記底部の強くドープされたｐ型領域と前記中間の真性あるいは軽くドープされた領域とをパターン化しエッチングし、
ｖ）ヒ素でドープされた、頂部の強くドープされた領域を形成し、
ｖｉ）前記半導体材料を結晶化させるためにアニーリングし、前記半導体材料の多少の部分は堆積時には非晶質であり、アニーリングした後にシリサイド、ゲルマニド、あるいはシリサイド−ゲルマニドと接触し、かつ
ｖｉｉ）前記中間の真性あるいは軽くドープされた領域より上に第２の複数のレール状導体を形成し、
前記第１のメモリレベルは第１の複数のメモリセルを含み、各第１のメモリセルは、前記第１のレール状導体のうちの１つの一部分と、第１の複数の支柱のうちの１つと、前記第２の導体のうちの１つの一部分とを含み、
各第１の支柱は、底部の強くドープされたｐ型領域と、中間の真性あるいは軽くドープされた領域と、ドープすることにより形成された頂部の強くドープされたｎ型領域とを含むＰＩＮダイオードを含むことにより、基板より上に第１のメモリレベルをモノリシック的に形成するステップと、
ｂ）前記第１のメモリレベルより上に第２のメモリレベルをモノリシック的に形成するステップと、
を含む方法。
【請求項１８】
請求項１７記載の方法において、
前記第２のメモリレベルは第２の複数のＰＩＮダイオードを含み、各第２のＰＩＮダイオードは、底部の強くドープされたｎ型領域と、中間の真性あるいは軽くドープされた領域と、頂部の強くドープされたｐ型領域とを含む方法。
【請求項１９】
請求項１８記載の方法において、
前記第２の導体は、前記第１のメモリレベルおよび前記第２のメモリレベルに共有される方法。