【事件の表示】
　特願２００２−２１００６１「初期化信号の発生方法」拒絶査定不服審判事件〔平成１５年２月１４日出願公開、特開２００３−４５１７５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１４年７月１８日（パリ条約に基づく優先権主張　２００１年７月１８日、大韓民国）の出願であって、平成１９年７月２０日付けで拒絶査定がなされ、これに対して、同年１０月２５日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされ、その後、平成２１年１２月３日付けで審尋がなされ、平成２２年３月５日付けで回答書が提出されたものである。
　
第２．平成１９年１０月２５日付けの手続補正についての却下の決定
［補正の却下の決定の結論］
　平成１９年１０月２５日付けの手続補正を却下する。
　
［理由］
１．手続補正の内容
　平成１９年１０月２５日付けの手続補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜２７を、補正後の特許請求の範囲の請求項１〜２７と補正するものであって、補正前後の請求項９は以下のとおりである。
（補正前）
　「【請求項９】　外部電源の印加による半導体メモリ装置の内部回路の不安定な初期動作を防ぐための初期化回路を用いて、前記半導体メモリ装置の内部回路の不安定な初期動作を防ぐための初期化信号の発生方法において、
（ａ）前記外部電源に応じて前記初期化回路が予備初期化信号を発生する段階と、
（ｂ）前記半導体メモリ装置の動作モードを設定するモード設定命令を受信する段階と、
（ｃ）前記予備初期化信号及び前記受信されたモード設定命令に応じて自動パルスを発生して前記初期化信号として使用する段階とを具備することを特徴とする初期化信号の発生方法。」
　
（補正後）
　「【請求項９】　外部電源の印加による半導体メモリ装置の内部回路の不安定な初期動作を防ぐための初期化回路を用いて、前記半導体メモリ装置の内部回路の不安定な初期動作を防ぐための初期化信号の発生方法において、
（ａ）前記外部電源に応じて前記初期化回路が予備初期化信号を発生する段階と、
（ｂ）前記半導体メモリ装置の動作モードを設定するモード設定命令を受信する段階と、
（ｃ）前記予備初期化信号が発生しかつ前記モード設定命令を受信したことに応じて自動パルスを発生して前記初期化信号として使用する段階とを具備することを特徴とする初期化信号の発生方法。」
　
２．補正事項の整理
　本件補正における補正事項を整理すると、以下のとおりである。
（補正事項）
　補正前の請求項９の「（ｃ）前記予備初期化信号及び前記受信されたモード設定命令に応じて自動パルスを発生して前記初期化信号として使用する段階」を、補正後の請求項９の「（ｃ）前記予備初期化信号が発生しかつ前記モード設定命令を受信したことに応じて自動パルスを発生して前記初期化信号として使用する段階」と補正すること。
　
３．補正の目的の適否及び新規事項の追加の有無について
（１）本件補正は、補正前の請求項９の「予備初期化信号及び前記受信されたモード設定命令に応じて」「初期化信号として使用する」「自動パルス」を発生するという事項を、補正後の請求項９の「予備初期化信号が発生しかつ前記モード設定命令を受信したことに応じて」「初期化信号として使用する」「自動パルス」を発生するという事項に補正するものであると認められる。
　ここにおいて、「予備初期化信号が発生しかつ前記モード設定命令を受信したことに応じて」「初期化信号として使用する」「自動パルス」を発生するとは、「予備初期化信号」の発生と「モード設定命令」の受信とのＡＮＤ（論理積）条件によって（すなわち、「予備初期化信号」と「モード設定命令」のＡＮＤ演算結果に応じて）、「初期化信号として使用する」「自動パルス」を発生することを意味するものであることは明らかである。
　
（２）一方、「予備初期化信号」及び「モード設定命令」と「初期化信号として使用する」「自動パルス」との関係に関する本願の願書に最初に添付した明細書又は図面（以下、本願の願書に最初に添付した明細書、本願の願書に最初に添付した図面を、各々「当初明細書」、「当初図面」といい、これらをまとめて「当初明細書等」という。）の記載についてみると、当初明細書の００３１段落〜００３３段落には、図１及び６とともに以下の記載がある。
　「　【００３１】
　図６を参照して本発明の第４実施形態による初期化信号の発生方法６００を説明する。本発明の第４実施形態は、半導体メモリ装置の内部回路の不安定な初期動作を防ぐための初期化回路を具備するという点で本発明の第１、第２及び第３実施形態と区別される。
　　　【００３２】
　すなわち、外部電源に応じて初期化回路が予備初期化信号を発生する（６１０段階）。予備初期化信号は、図１の初期化回路１００から出力される信号ＶＣＣＨＢと同じ信号として内部回路を初期化させる役割をする。
　　　【００３３】
　半導体メモリ装置がモード設定命令を受信する（６２０段階）。そして、半導体メモリ装置は、予備初期化信号及び受信されたモード設定命令に応じて自動パルスを発して初期化信号として用いる（６３０段階）。これは、予備初期化信号及びモード設定命令に応じてパルス信号を発する自動パルス発生器を半導体メモリ装置の内部に備えることによって具現できる。最近、電源電圧レベルが低くなるにつれて予備初期化信号の電圧レベルも低くなっている。したがって、外部電源の印加時、予備初期化信号だけで内部回路を初期化させることより、予備初期化信号とモード設定命令に応じてパルス信号を発して初期化信号として使用すれば内部回路をより確実に初期化させることができる。ここで、モード設定命令は、例えば、第１実施例と同様に、同期式ＤＲＡＭではＭＲＳとし、非同期式ＤＲＡＭではＷＣＢＲとすることができる。本発明の第４実施形態による初期化信号の発生方法は、発せられた初期化信号に応じて初期化回路をターンオフさせる段階を更に具備することもできる。したがって、パワー・アップ後にも初期化回路に一定の直流電流が流れて電力消費を低減することができる。」
　
　そして、当初明細書等には、「【課題を解決するための手段】」という見出しに続く請求項をほぼ写した記載を除き、当初明細書における上記記載、及び当該記載において引用される当初図面における図１及び６以外に、「予備初期化信号」及び「モード設定命令」と「初期化信号として使用する」「自動パルス」との関係についての記載はない。
　
　したがって、「予備初期化信号」及び「モード設定命令」によって「初期化信号として使用する」「自動パルス」がどのように発生されるかという点について、当初明細書等に記載されている事項は、「半導体メモリ装置は、予備初期化信号及び受信されたモード設定命令に応じて自動パルスを発して初期化信号として用いる（６３０段階）」（００３３段落）ということのみであると認められる。
　
（３）したがって、当初明細書等には、「予備初期化信号」と「モード設定命令」という二つの信号についての何らかの論理演算を行い、その結果に応じて「初期化信号」として用いる「パルス信号」を生成するということは記載されているものと認められるが、論理演算には、ＡＮＤ（論理積）演算、ＯＲ（論理和）演算、ＮＡＮＤ（論理積の否定）演算、ＮＯＲ（論理和の否定）演算、ＥＸＯＲ（排他的論理和）演算等の多数の演算が存在するところ、「予備初期化信号」と「モード設定命令」という二つの信号についての
ＡＮＤ演算
　
　また、当初明細書の「最近、電源電圧レベルが低くなるにつれて予備初期化信号の電圧レベルも低くなっている。したがって、外部電源の印加時、予備初期化信号だけで内部回路を初期化させることより、予備初期化信号とモード設定命令に応じてパルス信号を発して初期化信号として使用すれば内部回路をより確実に初期化させることができる。」（００３３段落）の記載等から判断して、「予備初期化信号」と「モード設定命令」に応じて初期化を行う目的は、最近の電源電圧の低レベル化に伴い、「予備初期化信号」のみでは確実な初期化が行えないという問題点を解決することであると認められるが、仮に、「予備初期化信号」と「モード設定命令」とのＡＮＤ演算に応じて初期化を行うこととすれば、「予備初期化信号」が発生しただけでは初期化は行われず、更に「モード設定命令」が発生したときに初めて初期化が行われることとなり、従来技術と比較して確実な初期化が行えるという効果を奏するとは認められない（むしろ、従来技術よりも更に初期化が不確実なものとなってしまうものと認められる。）。
　したがって、「予備初期化信号」と「モード設定命令」という二つの信号についてのＡＮＤ演算を行い、その結果に応じて「初期化信号」として用いる「パルス信号」を生成すること、すなわち、補正後の請求項９の「（ｃ）前記予備初期化信号が発生しかつ前記モード設定命令を受信したことに応じて自動パルスを発生して前記初期化信号として使用する段階」が、当初明細書等の記載に基づいて当業者にとって自明な事項であるとも認められない。
　
（４）更にいえば、審判請求人は、平成２２年３月５日付けの回答書において、前置報告書に記載された本件補正についての上記（３）と同趣旨の指摘に対し、補正後の請求項９の「（ｃ）前記予備初期化信号が
発生しかつ
発生するか、または、
　
　したがって、本件補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものではなく、当初明細書等に記載された事項の範囲内においてなされたものではないから、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たしていない。
　
（５）以上のとおり、本件補正は、特許法第１７条の２第３項に規定する要件を満たしていないが、仮に、補正後の請求項９の「（ｃ）前記予備初期化信号が
発生しかつ
発生するか、または、
　したがって、以下においては、補正後の請求項９の「（ｃ）前記予備初期化信号が
発生しかつ
発生するか、または、
　
４．独立特許要件について
（１）本件補正による補正後の発明 
　本件補正による補正後の請求項１〜２７に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜２７に記載されている事項により特定されるとおりのものであり、そのうちの請求項９に係る発明（以下「補正発明」という。）は、請求項９に記載されている事項により特定される以下のとおりのものである。
　「【請求項９】　外部電源の印加による半導体メモリ装置の内部回路の不安定な初期動作を防ぐための初期化回路を用いて、前記半導体メモリ装置の内部回路の不安定な初期動作を防ぐための初期化信号の発生方法において、
（ａ）前記外部電源に応じて前記初期化回路が予備初期化信号を発生する段階と、
（ｂ）前記半導体メモリ装置の動作モードを設定するモード設定命令を受信する段階と、
（ｃ）前記予備初期化信号が発生するか、または、前記モード設定命令を受信したことに応じて自動パルスを発生して前記初期化信号として使用する段階とを具備することを特徴とする初期化信号の発生方法。」
　
（２）引用刊行物に記載された発明 
（２−１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された特開平９−１０６６６８号公報（以下「引用例１」という。）には、図１〜４とともに、以下の記載がある。
ａ．「【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に関し、特に、その内部回路の初期化回路に関する。
【０００２】
【従来の技術】大容量・高集積化が進むにつれて半導体メモリ装置は多機能、複雑化してきており、このような半導体メモリ装置では、内部回路をリセットして初期動作条件を設定する初期化回路が備えられている。
初期化回路は、外部から初期供給される電源電圧ＶＣＣのレベルを検出して所定のパルス幅のリセットパルスを発生するパワーオンリセット回路と呼ばれるものが一般的である。即ち、パワーオンリセット回路は、電源電圧の供給による電圧レベルを検出して予め設定された所定のレベル以上になると内部回路を初期化する初期化パルス信号を発生する回路で、図１にその構成を示している。
【０００３】
電源電圧検出部１２は、電源電圧ＶＣＣの入力レベルを検出して電源電圧検出信号φＶＣＣＨを発生し、また、バックバイアス電圧発生部１４は、電源電圧ＶＣＣの入力状態が安定した後にバックバイアス電圧ＶＢＢを発生し、そしてこれを検出してバックバイアス検出信号φＤＥＴＢを出力する。発生された電源電圧検出信号φＶＣＣＨ及びバックバイアス検出信号φＤＥＴＢは初期化信号発生部１６へ提供され、これに従って初期化信号発生部１６は、電源電圧検出信号φＶＣＣＨの発生からバックバイアス検出信号φＤＥＴＢの発生までの間で初期化信号φＩＮＩＴを発生する。
【０００４】図２には、図１の初期化回路のタイミング図を示してある。チップに対し電源供給が開始され電源電圧ＶＣＣが０Ｖから徐々に増加すると、電源電圧検出部１２は、例えば３Ｖの動作レベルまで上昇する電源電圧ＶＣＣの入力状態を検出した電源電圧検出信号φＶＣＣＨを発生し、適正時間後に論理“ロウ”へ遷移させる。このように出力される電源電圧検出信号φＶＣＣＨが初期化信号発生部１６内のインバータ１８に提供される。インバータ１８は、動作レベルまで上昇する電源電圧ＶＣＣの入力状態を検出した電源電圧検出信号φＶＣＣＨに従って、互いの出力と入力を交差接続したＮＡＮＤゲート２０，２２からなるＲＳフリップフロップをセットし、その結果、インバータ２４，２６を通じて論理“ハイ”の初期化信号φＩＮＩＴが出力される。この状態は、インバータ１８から論理“ハイ”が出力され且つＮＡＮＤゲート２２に論理“ロウ”が入力されるまで継続する。
【０００５】一方、電源電圧ＶＣＣにより動作するバックバイアス電圧検出部１４は、入力される電源電圧ＶＣＣが予め設定された例えば３Ｖの動作レベルで安定化すると、図２に示すように負電圧−Ｖのバックバイアス電圧ＶＢＢを発生する。そして、負電圧−Ｖのレベルが例えば−３Ｖで安定するとバックバイアス検出信号φＤＥＴＢを論理“ロウ”遷移させる。このようにしてバックバイアス検出信号φＤＥＴＢが論理“ロウ”遷移し、これが初期化信号発生部１６内のＮＡＮＤゲート２２へ入力されると、ＮＡＮＤゲート２０，２２よりなるＲＳフリップフロップがリセットされ、インバータ２４，２６を通じて初期化信号φＩＮＩＴは論理“ロウ”遷移する。
【０００６】以上のようにして発生されるパルスの初期化信号φＩＮＩＴが内部回路の各リセットノードへ供給される結果、初期化が行われる。
【０００７】
【発明が解決しようとする課題】図示のような従来の初期化回路では、
電源電圧ＶＣＣの入力が不安定な場合には誤動作を起こす可能性がある。
【０００８】
【課題を解決するための手段】上記課題に鑑みて本発明では、外部から提供される制御信号に応じて初期化信号を発生し内部回路の初期化を実行する初期化回路を提供する。好ましくは、外部から提供される複数の制御信号が所定の条件で活性入力されるとこれに応答して初期化信号を発生する初期化回路とする。
即ち、パワーアップ時に電源電圧の不安定で誤動作を生じる可能性がある場合でも、別途の初期化情報の入力に応答して内部回路を確実に初期化できる初期化回路を提供する。例えば、バーＣＡＳ信号及びバーＲＡＳ信号がＣＢＲ（ＣＡＳ　ｂｅｆｏｒｅ　ＲＡＳ）モードで入力されるとこれに応答して内部回路を初期化する初期化回路とするものである。
　
ｂ．「【００１１】
【発明の実施の形態】以下、本発明の実施形態につき添付図面を参照して詳細に説明する。
【００１２
】図３に、一実施形態としてＤＲＡＭにおける初期化回路の例を示す。図示のように図１同様の構成に加えて、外部制御信号がＣＢＲモードで入力されるとこれに応答して第２初期化信号φＳＥＴを発生する第２初期化信号発生部４６と、図１同様の第１初期化信号発生部１６による第１初期化信号φＩＮＩＴをラッチしまた第２初期化信号発生部４６による第２初期化信号φＳＥＴをラッチしてリセット信号φＲＳＴとし、内部回路のリセットノードへ出力する伝送部５６と、を備えている。
【００１３】
この初期化回路にパワーアップで電源電圧ＶＣＣの供給が開始されると、電源電圧検出部１２、バックバイアス電圧発生部１４、及び第１初期化信号発生部１６からなる部分により、図２同様のタイミングをもって第１初期化信号φＩＮＩＴが発生され、伝送部５６内のＮＯＲゲート５０へ提供される。このときＮＯＲゲート５０のもう一方の入力となる第２初期化信号φＳＥＴは論理“ロウ”の状態にある。従ってＮＯＲゲート５０は、第１初期化信号φＩＮＩＴに応じる論理“ロウ”を出力する。このＮＯＲゲート５０の出力はインバータ５２でラッチされると共にインバータ５４を経てリセット信号φＲＳＴとして出力される。
【００１４】
一方、初期化情報として使用する制御信号が予め設定された真理値表を満足する条件で第２初期化信号発生部４６へ提供されると、第２初期化信号発生部４６は、所定期間論理“ハイ”となるパルスの第２初期化信号φＳＥＴを図４のタイミング図のようにして発生する。本例における初期化情報は、メモリアクセスに際して活性化される第１制御信号及び第２制御信号としての行アドレスストローブ信号ＲＡＳＢ（＝バーＲＡＳ）及び列アドレスストローブ信号ＣＡＳＢ（＝バーＣＡＳ）と、メモリの動作モードを決定するモード選択信号ＤＳＦである。
【００１５】
上記３種類の初期化情報がＣＢＲモードで入力されると、チップに備えられる入力バッファ２８，３０，３２からそれぞれ行アドレスクロックφＲ、列アドレスクロックφＣ、モード選択クロックφＤＳＦが発生される。モード選択クロックφＤＳＦは、モード選択信号ＤＳＦに従い論理“ハイ”に活性化され、行アドレスクロックφＲを遅延させた遅延クロックφＭＳＨが非活性化されるまで活性状態を維持する。
【００１６】行アドレスストーブ信ＲＡＳＢによる行アドレスクロックφＲはＮＡＮＤゲート３４の入力となり、列アドレスストローブＣＡＳＢによる列アドレスクロックφＣはＮＡＮＤゲート３６の入力となる。これらＮＡＮＤゲート３４，３６の他方の入力は、相手側の出力と互いに交差接続される。従って、列アドレスクロックφＣが論理“ハイ”へ活性化されると、これに応じるＮＡＮＤゲート３４，３６により論理“ハイ”の制御クロックφＣＴＬが発生される。発生した制御クロックφＣＴＬは、ＮＡＮＤゲート３８へ入力されて行アドレスクロックφＲとＮＡＮＤ演算され、行アドレスストローブ信号ＲＡＳＢの活性期間内で制御クロックφＣＲが発生される。この例では、行アドレスストローブ信号ＲＡＳＢの活性化後に列アドレスストローブ信号ＣＡＳＢが非活性化されるまでの間で制御クロックφＣＲは発生される。
【００１７】制御クロックφＣＲはＮＯＲゲート４０へ入力され、インバータ３３により反転したモード選択クロックφＤＳＦとＮＯＲ演算される。これによるＮＯＲゲート４０の出力は、遅延クロックφＭＳＨにより開閉する伝送ゲート４２を介し第２初期化信号φＳＥＴとして伝送部５６のＮＯＲゲート５０へ提供される。伝送ゲート４２は、遅延クロックφＭＳＨの論理“ハイ”活性でオンスイッチされる構成である。
【００１８】
伝送部５６では、この場合論理“ロウ”で入力される第１初期化信号φＩＮＩＴと上記のようにして論理“ハイ”で入力される第２初期化信号φＳＥＴとをＮＯＲゲート５０が演算する結果、インバータ５２，５４の入力が論理“ロウ”となり、その論理状態がインバータ５２でラッチされると共にインバータ５４から論理“ハイ”のリセット信号φＲＳＴが出力され、内部回路が初期化される。
　
ｃ．「【００２０】
この実施形態では、特に１つの伝送部５６を用いて第１初期化信号発生部１６による第１初期化信号φＩＮＩＴ及び第２初期化信号発生部４６による第２初期化信号φＳＥＴのいずれかをリセット信号φＲＳＴとして供給する例を示したが、
【００２１】
【発明の効果】本発明によれば、
パワーアップによる初期化信号発生及び初期化条件を満たす制御信号による初期化情報に応答しての初期化信号発生の両方を可能としたので、パワーアップリセットで誤動作が発生したとしても、例えば行アドレスストローブ信号の活性サイクルの始めで確実に初期化を実行することができる。従って、より誤動作が少なく信頼性の高い半導体メモリ装置を提供することができるようになる。
　
（２−２）ここにおいて、引用例１の「本発明は半導体メモリ装置に関し、特に、その内部回路の初期化回路に関する。」（０００１段落）という記載、及び「初期化回路は、外部から初期供給される電源電圧ＶＣＣのレベルを検出して所定のパルス幅のリセットパルスを発生するパワーオンリセット回路と呼ばれるものが一般的である。即ち、パワーオンリセット回路は、電源電圧の供給による電圧レベルを検出して予め設定された所定のレベル以上になると内部回路を初期化する初期化パルス信号を発生する回路で、図１にその構成を示している。」（０００２段落）という記載、「図３に、一実施形態としてＤＲＡＭにおける初期化回路の例を示す。図示のように図１同様の構成に加えて、外部制御信号がＣＢＲモードで入力されるとこれに応答して第２初期化信号φＳＥＴを発生する第２初期化信号発生部４６と、図１同様の第１初期化信号発生部１６による第１初期化信号φＩＮＩＴをラッチしまた第２初期化信号発生部４６による第２初期化信号φＳＥＴをラッチしてリセット信号φＲＳＴとし、内部回路のリセットノードへ出力する伝送部５６と、を備えている。」（００１２段落）という記載から、引用例１の図１に記載された回路（又は、図３に記載された回路のうちの１２、１４及び１６からなる部分）は、電源電圧の供給による電圧レベルを検出して、予め設定された所定のレベル以上になると、半導体メモリ装置の内部回路を初期化する第１初期化信号φＩＮＩＴを発生するパワーオンリセット回路であることが明らかであり、また、当該パワーオンリセット回路が、電源電圧の供給による半導体メモリ装置の内部回路の不安定な初期動作を防ぐために設けられていることは、当業者の技術常識に照らし自明の事項である。
　したがって、引用例１には、電源電圧の供給による半導体メモリ装置の内部回路の不安定な初期動作を防ぐためのパワーオンリセット回路を用いることが記載されているとともに、電源電圧の供給による電圧レベルを検出して、予め設定された所定のレベル以上になると、パワーオンリセット回路が第１初期化信号φＩＮＩＴを発生する段階が記載されているものと認められる。
　
（２−３）引用例１の図３に記載された実施例においては、最終的に「φＲＳＴ」で示されたリセット信号により、半導体メモリ装置の初期化が行われていることが明らかであるところ、引用例１の「上記課題に鑑みて本発明では、外部から提供される制御信号に応じて初期化信号を発生し内部回路の初期化を実行する初期化回路を提供する。・・・即ち、パワーアップ時に電源電圧の不安定で誤動作を生じる可能性がある場合でも、別途の初期化情報の入力に応答して内部回路を確実に初期化できる初期化回路を提供する。」（０００８段落）という記載を参酌すれば、リセット信号「φＲＳＴ信号」は、パワーアップ時に電源電圧が不安定なため誤動作を生じる可能性がある場合でも、半導体メモリ装置の内部回路を確実に初期化できる初期化信号であることは明らかである。
　したがって、引用例１には、パワーアップ時に電源電圧が不安定なため誤動作を生じる可能性がある場合でも、半導体メモリ装置の内部回路を確実に初期化できる初期化信号であるリセット信号φＲＳＴを発生する方法が記載されているものと認められる。
　
（２−４）引用例１の「一方、初期化情報として使用する制御信号が予め設定された真理値表を満足する条件で第２初期化信号発生部４６へ提供されると、第２初期化信号発生部４６は、所定期間論理“ハイ”となるパルスの第２初期化信号φＳＥＴを図４のタイミング図のようにして発生する。本例における初期化情報は、メモリアクセスに際して活性化される第１制御信号及び第２制御信号としての行アドレスストローブ信号ＲＡＳＢ（＝バーＲＡＳ）及び列アドレスストローブ信号ＣＡＳＢ（＝バーＣＡＳ）と、メモリの動作モードを決定するモード選択信号ＤＳＦである。」（００１４段落）という記載、及び「上記３種類の初期化情報がＣＢＲモードで入力されると、」（００１５段落）という記載から、引用例１には、半導体メモリ装置のアクセスに際して活性化される行アドレスストローブ信号ＲＡＳＢ及び列アドレスストローブ信号ＣＡＳＢと半導体メモリ装置の動作モードを決定するモード選択信号ＤＳＦを初期化情報として受信し、これら３種類の初期化情報がＣＢＲモードで入力されたことを検知して、第２初期化信号φＳＥＴを出力する段階が記載されているものと認められる。
　
　また、引用例１の図３に記載された回路、並びに「伝送部５６では、この場合論理“ロウ”で入力される第１初期化信号φＩＮＩＴと上記のようにして論理“ハイ”で入力される第２初期化信号φＳＥＴとをＮＯＲゲート５０が演算する結果、インバータ５２，５４の入力が論理“ロウ”となり、その論理状態がインバータ５２でラッチされると共にインバータ５４から論理“ハイ”のリセット信号φＲＳＴが出力され、内部回路が初期化される。」（００１８段落）という記載、及び「この実施形態では、特に１つの伝送部５６を用いて第１初期化信号発生部１６による第１初期化信号φＩＮＩＴ及び第２初期化信号発生部４６による第２初期化信号φＳＥＴのいずれかをリセット信号φＲＳＴとして供給する例を示したが・・・」（００２０段落）という記載から、引用例１には、「第１初期化信号φＩＮＩＴ」又は「第２初期化信号φＳＥＴ」に応じて「リセット信号φＲＳＴ」を出力する段階が記載されているものと認められる。
　また、初期化信号である「リセット信号φＲＳＴ」が初期化信号として使用されることは自明である。
　
（２−５）以上を総合すると、引用例１には以下の発明（以下「引用発明１」という。）が記載されているものと認められる。 
　「電源電圧の供給による半導体メモリ装置の内部回路の不安定な初期動作を防ぐためのパワーオンリセット回路を用いて、パワーアップ時に前記電源電圧が不安定なため誤動作を生じる可能性がある場合でも、前記半導体メモリ装置の内部回路を確実に初期化できる初期化信号であるリセット信号φＲＳＴを発生する方法において、
　前記電源電圧の供給による電圧レベルを検出して、予め設定された所定のレベル以上になると、前記パワーオンリセット回路が第１初期化信号φＩＮＩＴを発生する段階と、
　前記半導体メモリ装置のアクセスに際して活性化される行アドレスストローブ信号ＲＡＳＢ及び列アドレスストローブ信号ＣＡＳＢと前記半導体メモリ装置の動作モードを決定するモード選択信号ＤＳＦを初期化情報として受信し、これら３種類の初期化情報がＣＢＲモードで入力されたことを検知して、第２初期化信号φＳＥＴを出力する段階と、
　前記第１初期化信号φＩＮＩＴ又は前記第２初期化信号φＳＥＴに応じて前記リセット信号φＲＳＴを出力して前記初期化信号として使用する段階とを具備することを特徴とする初期化信号の発生方法。」
　
（３）補正発明と引用発明１との対比 
（３−１）引用発明１の「電源電圧」が外部の電源から供給される電圧であることは明らかである。
　そして、引用発明１の「パワーオンリセット回路」は補正発明の「初期化回路」に相当するものであるから、引用発明１の「電源電圧の供給による半導体メモリ装置の内部回路の不安定な初期動作を防ぐためのパワーオンリセット回路を用いて、パワーアップ時に前記電源電圧が不安定なため誤動作を生じる可能性がある場合でも、前記半導体メモリ装置の内部回路を確実に初期化できる初期化信号であるリセット信号φＲＳＴを発生する方法」は、補正発明の「外部電源の印加による半導体メモリ装置の内部回路の不安定な初期動作を防ぐための初期化回路を用いて、前記半導体メモリ装置の内部回路の不安定な初期動作を防ぐための初期化信号の発生方法」に相当する。
　
（３−２）引用発明１の「第１初期化信号φＩＮＩＴ」は、補正発明の「予備初期化信号」に相当するから、引用発明１の「前記電源電圧の供給による電圧レベルを検出して、予め設定された所定のレベル以上になると、前記パワーオンリセット回路が第１初期化信号φＩＮＩＴを発生する段階」は、補正発明の「（ａ）前記外部電源に応じて前記初期化回路が予備初期化信号を発生する段階」に相当する。
　
（３−３）引用発明１の「前記半導体メモリ装置のアクセスに際して活性化される行アドレスストローブ信号ＲＡＳＢ及び列アドレスストローブ信号ＣＡＳＢと前記半導体メモリ装置の動作モードを決定するモード選択信号ＤＳＦを初期化情報として受信し、これら３種類の初期化情報がＣＢＲモードで入力されたことを検知」する段階と、補正発明の「（ｂ）前記半導体メモリ装置の動作モードを設定するモード設定命令を受信する段階」とは、半導体メモリ装置の動作を設定する特定の命令信号を受信する段階である点で一致する。
　
（３−４）引用発明１においては、「前記第１初期化信号φＩＮＩＴ又は前記第２初期化信号φＳＥＴに応じてリセット信号φＲＳＴを出力して」いるが、「記第２初期化信号φＳＥＴ」は「前記半導体メモリ装置のアクセスに際して活性化される行アドレスストローブ信号ＲＡＳＢ及び列アドレスストローブ信号ＣＡＳＢと前記半導体メモリ装置の動作モードを決定するモード選択信号ＤＳＦを初期化情報として受信し、これら３種類の初期化情報がＣＢＲモードで入力されたことを検知」したときに出力されるものであるから、引用発明１において、「前記第２初期化信号φＳＥＴに応じて」とは、「前記半導体メモリ装置のアクセスに際して活性化される行アドレスストローブ信号ＲＡＳＢ及び列アドレスストローブ信号ＣＡＳＢと前記半導体メモリ装置の動作モードを決定するモード選択信号ＤＳＦを初期化情報として受信し、これら３種類の初期化情報がＣＢＲモードで入力されたことを検知」したことに応じることと同義である。
　そして、引用発明１の「リセット信号φＲＳＴ」が、補正発明の「自動パルス」に相当することは明らかであるから、引用発明１の「前記第１初期化信号φＩＮＩＴ又は前記第２初期化信号φＳＥＴに応じて前記リセット信号φＲＳＴを出力して前記初期化信号として使用する段階」と、補正発明の「前記予備初期化信号が発生するか、または、前記モード設定命令を受信したことに応じて自動パルスを発生して前記初期化信号として使用する段階」とは、「前記予備初期化信号が発生するか、または、半導体メモリ装置の動作を設定する特定の命令信号を受信したことに応じて自動パルスを発生して前記初期化信号として使用する段階」である点で一致する。
　
（３−５）以上を総合すると、補正発明と引用発明１とは、 
　「外部電源の印加による半導体メモリ装置の内部回路の不安定な初期動作を防ぐための初期化回路を用いて、前記半導体メモリ装置の内部回路の不安定な初期動作を防ぐための初期化信号の発生方法において、
（ａ）前記外部電源に応じて前記初期化回路が予備初期化信号を発生する段階と、
（ｂ）半導体メモリ装置の動作を設定する特定の命令信号を受信する段階と、
（ｃ）前記予備初期化信号が発生するか、または、前記半導体メモリ装置の動作を設定する特定の命令信号を受信したことに応じて自動パルスを発生して前記初期化信号として使用する段階とを具備することを特徴とする初期化信号の発生方法。」
　である点で一致し、以下の点で相違する。
　
　（相違点）
　「前記半導体メモリ装置の動作を設定する特定の命令信号」が、補正発明では、「前記半導体メモリ装置の動作モードを設定するモード設定命令」であるのに対して、引用発明１では、「ＣＢＲモードで入力」される「前記半導体メモリ装置のアクセスに際して活性化される行アドレスストローブ信号ＲＡＳＢ及び列アドレスストローブ信号ＣＡＳＢと前記半導体メモリ装置の動作モードを決定するモード選択信号ＤＳＦ」である点。
　
（４）相違点についての当審の判断 
　一般に、半導体メモリ装置において、動作モードの設定を行うモード設定命令に基づいて、内部回路の初期化を行う信号を生成することは、例えば、下記周知例１及び２にも記載されているように当業者における周知技術である。
　
ａ．周知例１：特開平９−９１９５５号公報
　「【００３９】コマンドデコーダ（ＣＤＥＣ）１０２は、内部基準クロック信号ＩＣＬＫのクロックエッヂに基づき、外部コマンド信号／ＲＡＳ（ラスバー）、／ＣＡＳ（カスバー）、／ＷＥ（ライトネーブルバー）および／ＣＳ（チップセレクトバー）を取り込み、これらの組み合わせにより外部から与えられるコマンドをデコードし、それぞれのコマンドに対応する内部信号を発生する。シンクロナスＤＲＡＭにおいては、コマンドは活性化コマンド等数種類存在するが、図１には、本発明に関係のある、読み出し／書き込みコマンドに対応するＲＷ信号、モードレジスタセットコマンドに対応するＭＤＲＳ信号のみが図示されている。」
　「【００８３】以下にＤＣＮＴ１０７およびＯＣＮＴ１０８によるＦＩＦＯ１０６の制御について説明する。
【００８４】
ＤＣＮＴ１０７およびＯＣＮＴ１０８は、モードレジスタセットコマンドが入力されるＩＣＬＫ信号を基準として初期化される。モードレジスタコマンドはシンクロナスＤＲＡＭの初期化および動作モードの設定を行うコマンドであり、すべての動作に先んじて入力されることが保証されている。
　
ｂ．周知例２：特開平１０−２４１３５５号公報（後記第４．において引用する引用例２と同一の文献）
　「【００６６】時刻Ｔ０において電源投入が行なわれ、電源ノード１００に与えられる電源電圧Ｖｃｃの電圧レベルが上昇する。  　
【００６７】時刻Ｔ１において、この電源電圧Ｖｃｃが規定の電圧レベルに到達する。時刻Ｔ０から時刻Ｔ１の間、モードレジスタ設定コマンドは与えられず、モードレジスタ設定指示信号φｍｏｄｅはＬレベルを維持する。電源投入検出信号／ＰＯＲは時刻Ｔ０から時刻Ｔ１の間Ｌレベルであり、ＮＡＮＤ回路１０４ｂの出力するリセット期間規定信号ＲＡＲは、この電源電圧Ｖｃｃの電圧レベル上昇に従って、その電圧レベルが上昇する。  　
【００６８】
電源電圧Ｖｃｃが一定の電圧レベルに到達し、所定時間が経過し安定状態に入ると、電源投入検出回路１０２からの電源投入検出信号／ＰＯＲがＨレベルに立上がり、セット／リセットフリップフロップ１０４は、セット状態を保持する。このセット／リセットフリップフロップ１０４のセット状態では、リセット期間規定信号ＲＡＲはＨレベルを維持する
【００７０】
この時刻Ｔ４までに、必要回数のオートリフレッシュが実行されると、時刻Ｔ５においてモードレジスタセットコマンドが与えられる。このモードレジスタセットコマンドに従って、モードレジスタ設定指示信号φｍｏｄｅがＨレベルに所定期間立上がる。応じてインバータ１０４ａの出力信号がＬレベルに立下がり、ＮＡＮＤ回路１０４ｃの出力信号がＨレベルとなり、ＮＡＮＤ回路１０４ｂから出力されるリセット期間規定信号ＲＡＲがＬレベルに立上がる。これにより、リセット期間が終了する。
　
　したがって、引用発明１において、「第２初期化信号φＳＥＴ」を、「ＣＢＲモードで入力」される「前記半導体メモリ装置のアクセスに際して活性化される行アドレスストローブ信号ＲＡＳＢ及び列アドレスストローブ信号ＣＡＳＢと前記半導体メモリ装置の動作モードを決定するモード選択信号ＤＳＦ」に換えて補正発明のように「前記半導体メモリ装置の動作モードを設定するモード設定命令」に基づいて出力する構成とすること、すなわち、補正発明のように「（ｂ）
前記半導体メモリ装置の動作モードを設定するモード設定命令
前記モード設定命令
　
　したがって、補正発明は、当業者における周知技術を勘案することにより、引用例１に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。 
　
（５）独立特許要件についてのまとめ 
　本件補正は、補正後の特許請求の範囲の請求項５に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものである。 
　
 ５．補正の却下の決定のむすび 
　以上検討したとおり、本件補正は、特許法第１７条の２第３項に規定する要件を満たさないものであり、また、仮に、補正後の請求項９は誤記を含むものであり、本件補正が特許法第１７条の２第３項に規定する要件を満たすものであるとみなした場合においても、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものである。
　したがって、本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明 
　平成１９年１０月２５日付けの手続補正は上記のとおり却下されたので、本願の請求項１〜２７に係る発明は、明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜２７に記載されている事項により特定されるとおりのものであり、そのうちの請求項９に係る発明（以下「本願発明」という。）は、請求項９に記載されている事項により特定される以下のとおりのものである。 
　「【請求項９】　外部電源の印加による半導体メモリ装置の内部回路の不安定な初期動作を防ぐための初期化回路を用いて、前記半導体メモリ装置の内部回路の不安定な初期動作を防ぐための初期化信号の発生方法において、
（ａ）前記外部電源に応じて前記初期化回路が予備初期化信号を発生する段階と、
（ｂ）前記半導体メモリ装置の動作モードを設定するモード設定命令を受信する段階と、
（ｃ）前記予備初期化信号及び前記受信されたモード設定命令に応じて自動パルスを発生して前記初期化信号として使用する段階とを具備することを特徴とする初期化信号の発生方法。」
　
第４．引用刊行物に記載された発明 
１．本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された特開平１０−２４１３５５号公報（以下「引用例２」という。）には、図１〜３とともに、以下の記載がある。
ａ．「【０００１】
【発明の属する技術分野】
この発明は、クロック信号に同期してデータの入出力を行なう同期型半導体記憶装置に関し、特に、外部制御信号およびアドレス信号などの外部信号の取込もクロック信号に同期して行なうシンクロナスＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ：ＳＤＲＡＭ）に関する。より特定的には、シンクロナスＤＲＡＭの電源投入時の初期化を行なうための構成に関する。
　
ｂ．「【００６２】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従う同期型半導体記憶装置の要部の構成を示す図である。図１においては、列系制御回路へ与える内部クロック信号φＣＬＫ発生部の構成を示す。他の構成は図２６に示す構成と同じである。図１において、この同期型半導体記憶装置は、電源電圧Ｖｃｃが印加される電源ノード１００に結合され、この電源電圧Ｖｃｃのレベルに従って、同期型半導体記憶装置への電源投入が行なわれたことを検出する電源投入検出回路１０２と、この電源投入検出回路１０２からの電源投入検出信号／ＰＯＲに従ってセットされかつモードレジスタ設定指示信号φｍｏｄｅに従ってリセットされ、リセット期間規定信号ＲＡＲを発生するセット／リセットフリップフロップ１０４と、リセット期間規定信号ＲＡＲとクロックイネーブル信号ＣＬＫＥＮと内部クロック信号ｉｎｔＣＬＫに従って、列系制御回路へ与えられる内部クロック信号φＣＬＫを生成する列系クロック発生回路１３０を含む。クロックイネーブル信号ＣＬＫＥＮは、図３２に示すセット／リセットフリップフロップ３０ｂから出力される。内部クロック信号ｉｎｔＣＬＫは、図２６に示すクロック入力バッファ１０から出力される。
【００６３】
リセット期間規定信号発生回路１０４は、モードレジスタ設定指示信号φｍｏｄｅを受けるインバータ１０４ａと、電源投入検出信号／ＰＯＲを一方入力に受けるＮＡＮＤ回路１０４ｂと、インバータ１０４ａの出力信号を一方入力に受けるＮＡＮＤ回路１０４ｃを含む。ＮＡＮＤ回路１０４ｂおよび１０４ｃの出力および他方入力は交差結合される。ＮＡＮＤ回路１０４ｂからリセット期間規定信号ＲＡＲが出力される。
【００６４】列系クロック発生回路１３０は、リセット期間規定信号ＲＡＲとクロックイネーブル信号ＣＬＫＥＮを受けるＯＲ回路１３０ａと、ＯＲ回路１３０ａの出力信号とクロック入力バッファからの外部クロック信号ｅｘｔＣＬＫに同期した内部クロック信号ｉｎｔＣＬＫとを受けるＡＮＤ回路１３０ｂを含む。このＡＮＤ回路１３０ｂから、列系制御回路に対する内部クロック信号φＣＬＫが出力される。次に、この図１に示す回路の動作を図２および図３を参照して説明する。
【００６５】
まず、図２を参照して、リセット期間規定信号発生回路１０４の動作について説明する。
【００６６】
時刻Ｔ０において電源投入が行なわれ、電源ノード１００に与えられる電源電圧Ｖｃｃの電圧レベルが上昇する。
【００６７】
時刻Ｔ１において、この電源電圧Ｖｃｃが規定の電圧レベルに到達する。時刻Ｔ０から時刻Ｔ１の間、モードレジスタ設定コマンドは与えられず、モードレジスタ設定指示信号φｍｏｄｅはＬレベルを維持する。電源投入検出信号／ＰＯＲは時刻Ｔ０から時刻Ｔ１の間Ｌレベルであり、ＮＡＮＤ回路１０４ｂの出力するリセット期間規定信号ＲＡＲは、この電源電圧Ｖｃｃの電圧レベル上昇に従って、その電圧レベルが上昇する。
【００６８】
電源電圧Ｖｃｃが一定の電圧レベルに到達し、所定時間が経過し安定状態に入ると、電源投入検出回路１０２からの電源投入検出信号／ＰＯＲがＨレベルに立上がり、セット／リセットフリップフロップ１０４は、セット状態を保持する。このセット／リセットフリップフロップ１０４のセット状態では、リセット期間規定信号ＲＡＲはＨレベルを維持する。
【００６９】時刻Ｔ２から所定時間経過後の時刻Ｔ３において、オートリフレッシュが行なわれる。プリチャージコマンドによるプリチャージ動作は既に時刻Ｔ３において完了している。このオートリフレッシュは、時刻Ｔ４までの間に８回以上行なわれる。この時刻Ｔ３から時刻Ｔ４の間オートリフレッシュを繰返すことにより、内部回路（本実施の形態１において、列系制御回路および行系回路）の初期化が行なわれる。この初期化シーケンスにおいてオートリフレッシュを行なっているのは、オートリフレッシュコマンドにより、行系回路は内部で自動的に活性状態からプリチャージ状態へ復帰するためである。通常のアクティブコマンドおよびプリチャージコマンドを用いれば、これらのコマンドにそれぞれ１クロックサイクルを必要とし、この初期化期間が長くなり、電源投入から通常動作のためのアクセス開始までに要する時間が長くなる。
【００７０】この時刻Ｔ４までに、必要回数のオートリフレッシュが実行されると、
時刻Ｔ５においてモードレジスタセットコマンドが与えられる。このモードレジスタセットコマンドに従って、モードレジスタ設定指示信号φｍｏｄｅがＨレベルに所定期間立上がる。応じてインバータ１０４ａの出力信号がＬレベルに立下がり、ＮＡＮＤ回路１０４ｃの出力信号がＨレベルとなり、ＮＡＮＤ回路１０４ｂから出力されるリセット期間規定信号ＲＡＲがＬレベルに立上がる。これにより、リセット期間が終了する。
　
ｃ．「【００７４】
列系制御回路は、先の図３０に示すような構成を備えている。したがって、この実施の形態１に従えば、電源投入直後からリセット期間規定信号ＲＡＲが規定する期間列系制御回路へクロック信号φＣＬＫを与えることにより、バースト長カウンタおよびシフタを動作させることができ、これらの回路を確実に初期設定することができる。したがって、たとえ図２に示す期間Ｔ３から時刻Ｔ４の間オートリフレッシュコマンドに従ってオートリフレッシュが行なわれ行系回路のみが動作している場合においても、列系制御回路においては、列系クロック信号φＣＬＫが与えられており、バースト長カウンタおよびシフタが動作し、確実にそのカウント値を初期設定することができる。
　
２．ここにおいて、「電源投入検出回路１０２」は、「電源電圧Ｖｃｃ」の印加による「同期型半導体記憶装置」内の内部回路である「列系制御回路」の不安定な初期動作を防ぐために設けられていることは、当業者の技術常識に照らし自明の事項である。
　
　また、「列系制御回路は、先の図３０に示すような構成を備えている。したがって、この実施の形態１に従えば、電源投入直後からリセット期間規定信号ＲＡＲが規定する期間列系制御回路へクロック信号φＣＬＫを与えることにより、バースト長カウンタおよびシフタを動作させることができ、これらの回路を確実に初期設定することができる。したがって、たとえ図２に示す期間Ｔ３から時刻Ｔ４の間オートリフレッシュコマンドに従ってオートリフレッシュが行なわれ行系回路のみが動作している場合においても、列系制御回路においては、列系クロック信号φＣＬＫが与えられており、バースト長カウンタおよびシフタが動作し、確実にそのカウント値を初期設定することができる。」（００７４段落）という記載から、「リセット期間規定信号発生回路１０４」から出力される「リセット期間規定信号ＲＡＲ」が論理Ｈレベルのリセット期間は、内部回路である「列系制御回路」の不安定な初期動作を防ぐために「列系クロック発生回路１３０」から「列系制御回路」に対して「内部クロック信号φＣＬＫ」が出力されているものと認められるから、上記「リセット期間規定信号ＲＡＲ」は、電源電圧Ｖｃｃの印加による同期型半導体記憶装置の内部回路である「列系制御回路」の不安定な初期動作を防ぐための初期化信号であると解される。
　
３．よって、引用例２には以下の発明（以下「引用発明２」という。）が記載されているものと認められる。 
　「電源電圧Ｖｃｃの印加による同期型半導体記憶装置内の内部回路である列系制御回路の不安定な初期動作を防ぐための電源投入検出回路１０２を用いて、前記同期型半導体記憶装置内の前記列系制御回路の不安定な初期動作を防ぐための初期化信号であるリセット期間規定信号ＲＡＲを発生する方法において、
　前記電源電圧Ｖｃｃに応じて前記電源投入検出回路１０２が電源投入検出信号／ＰＯＲを発生する段階と、
　前記同期型半導体記憶装置のモードレジスタ設定指示信号φｍｏｄｅを受信する段階と、
　前記電源投入検出信号／ＰＯＲがＨレベルに立上がると、セット／リセットフリップフロップ１０４は、セット状態を保持して、前記リセット期間規定信号ＲＡＲはＨレベルを維持し、前記モードレジスタ設定指示信号φｍｏｄｅがＨレベルに所定期間立上がると前記リセット期間規定信号ＲＡＲをＬレベルとする段階とを具備することを特徴とする初期化信号であるリセット期間規定信号ＲＡＲの発生方法。」
　
第５．本願発明と引用発明２との対比・判断 
１．引用発明２の「電源電圧Ｖｃｃ」が外部の電源から供給される電圧であることは明らかであり、また、引用発明２の「同期型半導体記憶装置」は、本願発明の「半導体メモリ装置」に相当するものであることも明らかである。
　そして、引用発明２の「電源投入検出回路１０２」は、本願発明の「初期化回路」に相当するから、引用発明２の「電源電圧Ｖｃｃの印加による同期型半導体記憶装置内の内部回路である列系制御回路の不安定な初期動作を防ぐための電源投入検出回路１０２を用いて、前記同期型半導体記憶装置内の前記列系制御回路の不安定な初期動作を防ぐための初期化信号であるリセット期間規定信号ＲＡＲを発生する方法」は、本願発明の「外部電源の印加による半導体メモリ装置の内部回路の不安定な初期動作を防ぐための初期化回路を用いて、前記半導体メモリ装置の内部回路の不安定な初期動作を防ぐための初期化信号の発生方法」に相当する。
　
２．引用発明２の「電源投入検出信号／ＰＯＲ」は、本願発明の「予備初期化信号」に相当するから、引用発明２の「前記同期型半導体記憶装置のモードレジスタ設定指示信号φｍｏｄｅを受信する段階」は、本願発明の「（ａ）前記外部電源に応じて前記初期化回路が予備初期化信号を発生する段階」に相当する。
　
３．引用発明２の「モードレジスタ設定指示信号φｍｏｄｅ」は、 モードレジスタセットコマンドによってＨレベルとなるものであるから、引用発明２の「動作モードを設定するモード設定命令」に相当する。
　したがって、引用発明２の「前記同期型半導体記憶装置のモードレジスタ設定指示信号φｍｏｄｅを受信する段階」は、本願発明の「（ｂ）前記半導体メモリ装置の動作モードを設定するモード設定命令を受信する段階」に相当する。
　
４．引用発明２の「リセット期間規定信号ＲＡＲ」は所定期間だけＨレベルになるパルス状の信号であり、引用発明２においては、「前記モードレジスタ設定指示信号φｍｏｄｅがＨレベルに所定期間立上がると前記リセット期間規定信号ＲＡＲをＬレベルとする」ことによって、「リセット期間規定信号ＲＡＲ」の終了を決定しているので、引用発明２は、「電源投入検出信号／ＰＯＲ」と「モードレジスタ設定指示信号φｍｏｄｅ」とによって、「リセット期間規定信号ＲＡＲ」を生成していることが明らかである。
　また、「初期化信号であるリセット期間規定信号ＲＡＲ」が初期化信号として使用されるものであることは自明である。
　したがって、引用発明２の「前記電源投入検出信号／ＰＯＲがＨレベルに立上がると、セット／リセットフリップフロップ１０４は、セット状態を保持して、前記リセット期間規定信号ＲＡＲはＨレベルを維持し、前記モードレジスタ設定指示信号φｍｏｄｅがＨレベルに所定期間立上がると前記リセット期間規定信号ＲＡＲをＬレベルとする段階」は、本願発明の「（ｃ）前記予備初期化信号及び前記受信されたモード設定命令に応じて自動パルスを発生して前記初期化信号として使用する段階」に相当する。
　
５．以上を総合すると、本願発明と引用発明２とは、
　「外部電源の印加による半導体メモリ装置の内部回路の不安定な初期動作を防ぐための初期化回路を用いて、前記半導体メモリ装置の内部回路の不安定な初期動作を防ぐための初期化信号の発生方法において、
（ａ）前記外部電源に応じて前記初期化回路が予備初期化信号を発生する段階と、
（ｂ）前記半導体メモリ装置の動作モードを設定するモード設定命令を受信する段階と、
（ｃ）前記予備初期化信号及び前記受信されたモード設定命令に応じて自動パルスを発生して前記初期化信号として使用する段階とを具備することを特徴とする初期化信号の発生方法。」
　
　である点で一致し、相違点は存在しない。
　したがって、本願発明は、引用例２に記載された発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができない。
　
第６．むすび 
　以上検討したとおり、本願の請求項９に係る発明は特許法第２９条第１項第３号に該当し、特許を受けることができないものであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。 
　よって、上記結論のとおり審決する。