(57)【特許請求の範囲】
【請求項１】
不揮発性メモリセルをプログラミングする方法であって、前記不揮発性メモリセルは、上面を有する第１の導電型の単結晶基板を有し、第２の導電型の第１の領域が前記基板内に前記上面に沿って存在し、前記第２の導電型の第２の領域が、前記第１の領域から離間して前記基板内に前記上面に沿って存在し、前記第１の領域と前記第２の領域との間にチャネル領域が存在し、ワード線ゲートが、前記チャネル領域の第１の部分の上に該チャネル領域から第１の絶縁層により離間して配置され、浮遊ゲートが、前記チャネル領域の別の部分の上に、前記ワード線ゲートの隣に離間して配置され、前記浮遊ゲートは、前記チャネル領域から第２の絶縁層で隔てられており、カップリングゲートが、前記浮遊ゲートの上にそこから第３の絶縁層で絶縁されて配置され、消去ゲートが、前記浮遊ゲートの隣に、ワード線ゲートとは反対の側に配置され、前記消去ゲートは、前記第２の領域の上にそこから絶縁されて配置されており、前記方法は、
第１の正電圧を前記ワード線ゲートに印加して、前記ワード線ゲートの下の前記チャネル領域の部分をターンオンさせるステップと、
前記第１の領域と前記第２の領域との間に電圧差を印加するステップと、
第２の正電圧を、前記第１の正電圧と実質的に同時に前記カップリングゲートに印加して、ホットエレクトロンを前記チャネル領域から前記浮遊ゲートに注入させるステップと、
第３の正電圧を、前記第１及び第２の正電圧並びに前記第１の領域と前記第２の領域との間の電圧差の開始後の遅延期間の後に前記消去ゲートに印加して、電子を前記浮遊ゲートに注入させるステップと
を含むことを特徴とする方法。
【請求項２】
前記第１、第２及び第３の正電圧が、実質的に同時に終了することを特徴とする請求項１に記載の方法。
【請求項３】
前記第１の領域と前記第２の領域との間の前記電圧差が、前記第１及び第２の正電圧と実質的に同時に印加されることを特徴とする請求項１に記載の方法。
【請求項４】
前記第１、第２及び第３の電圧の各々がパルス形信号であり、前記第３の電圧が遅延パルス信号であることを特徴とする請求項１に記載の方法。
【請求項５】
前記第１、第２及び第３の正電圧が、実質的に同時に終了することを特徴とする請求項４に記載の方法。
【請求項６】
前記遅延期間が、前記プログラミング動作中の前記浮遊ゲート上の最大電位を低減させるのに十分な長さであることを特徴とする請求項１に記載の方法。
【請求項７】
前記消去ゲートが、前記浮遊ゲート上に張出し部を有することを特徴とする請求項１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、浮遊ゲートを有する不揮発性メモリセルをプログラミングする方法に関し、より詳細には、分離した消去ゲートを有するスプリット型ゲート不揮発性メモリセルをプログラミングする方法に関する。
【背景技術】
【０００２】
電荷を貯蔵するための浮遊ゲートを有する不揮発性メモリセルは、当該分野で周知である。図１は、従来技術の不揮発性メモリセル１０の断面図を示す。メモリセル１０は、Ｐ型などの第１の導電型の単結晶基板１２を含む。基板１２の表面又はその付近には、Ｎ型などの第２の導電型の第１の領域１４がある。第１の領域１４から離間して、やはり第２の導電型の第２の領域１６がある。第１の領域１４と第２の領域１６との間に、チャネル領域１８がある。ポリシリコンで作られたワード線２０が、チャネル領域１８の第１の部分の上に配置される。ワード線２０は、（二）酸化シリコンなどの絶縁層２２でチャネル領域１８から離間されている。ワード線２０のすぐ隣にそこから離間して、やはりポリシリコンで作られた浮遊ゲート２４が、チャネル領域１８の別の部分の上に配置される。浮遊ゲート２４は、典型的にはこれもまた（二）酸化シリコンで作られた別の絶縁層３０によって、チャネル領域１８から隔てられている。カップリングゲート２６もまたポリシリコンで作られており、浮遊ゲート２４の上に別の絶縁層３２で絶縁されて配置されている。浮遊ゲート２４の別の側には、これもまたポリシリコンで作られた消去ゲート２８が離間配置されている。消去ゲート２８は、第２の領域１６の上にそこから絶縁されて配置されている。消去ゲート２８は、カップリングゲート２６の隣にそこから離間して配置される。消去ゲート２８は、浮遊ゲート２４の上にわずかに張り出した部分を有することができる。メモリセル１０の動作中、浮遊ゲート２４上に貯蔵された電荷は、第１の領域１４と第２の領域１６との間の電流の流れを制御する。浮遊ゲート２４が負に荷電しているとき、メモリセルはプログラム可能である。浮遊ゲート２４が正に荷電しているとき、メモリセルは消去される。メモリセル１０は、その開示が参照により全体として本明細書に組み入れられる特許文献１に詳しく開示されている。
【０００３】
メモリセル１０は、以下のように動作する。プログラミング動作中、浮遊ゲート２４の下の反転したチャネル１８の部分によるホットエレクトロン注入によって電子が浮遊ゲート２４に注入されるとき、パルスの形の第１の正電圧がワード線２０に印加され、ワード線２０の下のチャネル領域１８の部分を導電性にさせる。第２の正電圧もパルスの形であり、これがカップリングゲート２６に印加され、カップリングゲート２６と浮遊ゲート２４との間の高いカップリング率を利用して浮遊ゲート２４に対する電圧カップリングが最大化される。第３の正電圧もまたパルスの形であり、これが消去ゲート２８に印加され、消去ゲート２８と浮遊ゲート２４との間のカップリング率を利用して、浮遊ゲート２４に対する電圧カップリングが最大化される。やはりパルスの形の電圧差が第１の領域１４と第２の領域１６との間に印加され、チャネル１８にホットエレクトロンを発生させる。第１の正電圧、第２の正電圧、第３の正電圧及び電圧差は全て、実質的に同時に印加され、実質的に同時に終了する。プログラミング動作中、浮遊ゲート２４上の電位は、プログラミング動作の開始時の最高値からプログラミング動作の終了時の最低値まで単調減少する。
【０００４】
消去動作中、電子を浮遊ゲート２４から除去させるとき、高い正電圧が消去ゲート２８に印加される。負電圧又は接地電圧をカップリングゲート２６及び／又はワード線２０に印加することができる。電子は、ファウラー−ノルトハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル効果により浮遊ゲート２４と消去ゲート２８との間の絶縁層を通って、浮遊ゲート２４から消去ゲート２８に移動する。特に、浮遊ゲート２４は、消去ゲート２８に面した尖った先端部を有するように形成することができ、それによりこの電子のトンネル効果が促進される。
【０００５】
読み出し動作中、第１の正電圧が、ワード線２０に印加され、ワード線２０の下のチャネル領域１８の部分をターンオンする。第２の正電圧が、カップリングゲート２６に印加される。電圧差が、第１の領域１４と第２の領域１６とに印加される。浮遊ゲート２４がプログラミングされたものである場合、すなわち浮遊ゲート２４が電子を貯蔵している場合、カップリングゲート２６に印加された第２の正電圧は、浮遊ゲート２４上に貯蔵された負電子に打ち勝つことができないので、浮遊ゲート２４の下のチャネル領域１８の部分は非導電性のままである。従って、第１の領域１４と第２の領域１６との間には電流が全く流れないか又は無視できるほど少量の電流しか流れないことになる。しかし、浮遊ゲート２４がプログラミングされていない場合、すなわち浮遊ゲート２４が中性のままであるか又は正に荷電している場合、カップリングゲート２６に印加された第２の正電圧は、浮遊ゲート２４の下のチャネル領域１８の部分を導電性にさせることができる。従って、電流が第１の領域１４と第２の領域１６との間に流れることになる。
【０００６】
周知のように、メモリセル１０は、典型的には、半導体ウェハ上にメモリセル１０の複数の列及び行を有するアレイとして形成される。浮遊ゲート不揮発性メモリセルのアレイの用途の１つは、スマートカードとしての使用である。しかし、そうした用途では、不揮発性メモリセルのアレイは、高いプログラム／消去耐久性を有さなければならない。従来技術では、プログラミングの際に、チャネル領域１８から浮遊ゲート２４にホットエレクトロンが注入されるのに十分な電位を浮遊ゲート２４上に誘導するために、高電圧がカップリングゲート２６及び消去ゲート２８に印加されていた。しかし、プログラミング動作の開始時に浮遊ゲート２４上に誘導される最大電位は、浮遊ゲート２４とチャネル領域１８との間の絶縁層３０、並びにチャネル領域１８と絶縁層３０との間の界面の比較的速い劣化を引き起こし得る。これらの領域の劣化は、メモリセルのプログラム／消去耐久性に影響を及ぼす主要因である。
【０００７】
従来技術はまた、ワード線ゲート２０及びカップリングゲート２６を有する（しかし消去ゲートを有さない）メモリセルのカップリングゲート２６に、プログラミング中に傾斜電圧を印加して、メモリセルの耐久性を高めることも開示している。非特許文献１を参照されたい。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許第７，８６８，３７５号明細書
【非特許文献】
【０００９】
【非特許文献１】Ｙａｏ他、「Ｍｅｔｈｏｄ  Ｆｏｒ  Ｅｎｄｕｒａｎｃｅ  Ｏｐｔｉｍｉｚａｔｉｏｎ  ｏｆ  Ｔｈｅ  ＨＩＭＯＳ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｃｅｌｌ」２００５年、ＩＥＥＥ  ４３ｒｄ  Ａｎｎｕａｌ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｒｅｌｉａｂｉｌｉｔｙ  Ｐｈｙｓｉｃｓ  Ｓｙｍｐｏｓｉｕｍ、Ｓａｎ  Ｊｏｓｅ、ｐｐ．６６２−６６３
【発明の概要】
【発明が解決しようとする課題】
【００１０】
メモリセル１０は、プログラミングするために第２の領域１６に高電圧を印加する必要がなく、このことにより高いプログラム／消去耐久性が可能になる。それにもかかわらず、従来技術のプログラミング方法は、高いプログラム／消去耐久性に関して最適化されていない。それゆえ、本発明の１つの目的は、図１に示す型式のメモリセルのプログラミングのためのパラメータを最適化して、耐久性をさらに高めることにある。
【課題を解決するための手段】
【００１１】
本発明は、上面を有する第１の導電性型の単結晶基板を有する型式の不揮発性メモリセルをプログラミングする方法である。第２の導電性型の第１の領域が、基板内に上面に沿って存在する。第２の導電性型の第２の領域が、第１の領域から離間して基板内に上面に沿って存在し、第１の領域と第２の領域との間にチャネル領域が存在する。ワード線ゲートが、チャネル領域の第１の部分の上に、該チャネル領域から第１の絶縁層により離間して配置される。浮遊ゲートが、チャネル領域の別の部分の上に、ワード線ゲートの隣に離間して配置される。浮遊ゲートは、チャネル領域から第２の絶縁層で隔てられる。カップリングゲートが、浮遊ゲートの上にそこから第３の絶縁領域で絶縁されて配置される。消去ゲートが、浮遊ゲートの隣に、ワード線ゲートとは反対の側に配置される。消去ゲートは、第２の領域の上にそこから絶縁されて配置されている。プログラミング方法において、第１の正電圧をワード線ゲートに印加して、ワード線ゲートの下のチャネル領域の部分をターンオンさせる。第１の正電圧と実質的に同時に、第１の領域と前記第２の領域との間に電圧差を印加して、チャネル内にホットエレクトロンを発生させる。第２の正電圧を、第１の正電圧と実質的に同時にカップリングゲートに印加して、チャネルから浮遊ゲートにホットエレクトロンを注入させる。第３の正電圧を消去ゲートに印加する。第３の正電圧は、第１及び第２の正電圧並びに第１の領域と第２の領域との間の電圧差の開始後の遅延期間の後に印加され、プログラミング動作中の浮遊ゲートの最大電位が低減され、従ってメモリセルのプログラム／消去耐久性が向上する。
【図面の簡単な説明】
【００１２】
【図１】本発明のプログラミング方法を適用することができる、電荷の貯蔵のための浮遊ゲートを有する従来技術の不揮発性メモリセルの断面図である。
【図２】本発明の方法において図１のメモリセルのプログラミングに使用される電圧の種々の波形を示すグラフである。
【図３】浮遊ゲート上の電圧電位を、消去ゲート及び制御ゲートへの電圧パルスが実質的に同時に適用される従来技術の方法の結果、並びに、それらが同時に印加されない本発明の方法の結果として示すグラフである。
【発明を実施するための形態】
【００１３】
図２を参照すると、図１に示すメモリセル１０をプログラミングするために本発明の方法で用いられる種々の波形のグラフが示されている。本発明の方法において、実質的にパルス形状５０である第１の正電圧が、ワード線ゲート２０に印加される。ワード線ゲート２０に印加されるパルスは、図２においてパルスＶｗｌとして識別される。実質的にパルス形状５２である第２の正電圧が、カップリングゲート２６に印加される。カップリングゲート２６に印加されるパルスは、図２においてパルスＶｃｇとして識別される。パルスＶｗｌ及びＶｃｇは、実質的に同時に印加され、実質的に同時に終了する。第２の領域１６に印加される電圧Ｖｃｓ５４及び第１の領域１４に印加される電圧Ｖｄｐ５６から構成される電圧差もまた、実質的にパルス形状であり、そしてまたパルスＶｗｌ及びＶｃｇと実質的に同時に印加される。実質的にパルス形状６０である第３の正電圧が、消去ゲート２８に印加される。消去ゲート２８に印加されるパルスは、図２においてパルスＶｅｇとして識別される。パルスＶｅｇは、パルスＶｗｌ及びＶｃｇの開始後の遅延期間Ｔの後に印加されるが、パルスＶｅｇは、パルスＶｗｌ及びＶｃｇと実質的に同時に終了する。
【００１４】
本発明のプログラミング方法において、第１の正電圧をワード線ゲートに印加して、ワード線ゲートの下のチャネル領域の部分をターンオンさせる。第１の正電圧と実質的に同時に、第１の領域と前記第２の領域との間に電圧差を印加して、チャネル内にホットエレクトロンを発生させる。第２の正電圧を、第１の正電圧と実質的に同時にカップリングゲートに印加して、浮遊ゲートに対して高電位を誘導し、従って、ホットエレクトロンをチャネル領域から浮遊ゲートに注入させる。第３の正電圧を消去ゲートに印加して、浮遊ゲートに注入される電子を引きつける。第３の正電圧は、第１の正電圧、第２の正電圧、並びに第１の領域と第２の領域との間の電圧差の印加後の遅延期間の後に印加され、メモリセルのプログラム／消去耐久性を向上させる。
【００１５】
パルスＶｅｇ、パルスＶｗｌ及びパルスＶｅｇが実質的に同時に印加される従来技術では、浮遊ゲート２４が経験する電圧は最高ピークにあり、浮遊ゲート２４とチャネル領域１８との間の絶縁層３０に最大のストレスがかかる。このことにより、メモリセル１０の耐久性が低下する。
【００１６】
本発明においては、Ｖｅｇの印加を遅延させることにより、プログラミング動作中の最大浮遊ゲート電位が低減され、それにより、浮遊ゲート２４とチャネル領域１８との間の絶縁層３０、並びにチャネル領域１８と絶縁層３０との間の界面の劣化が減り、従ってメモリセル１０の耐久性が向上する。
【００１７】
図３を参照すると、従来技術の場合のように実質的に同時に印加される消去ゲート２８及び制御ゲート２６への電圧パルスの結果としての、浮遊ゲート２４上の電圧のグラフ８０、並びに、制御ゲート２６に印加される電圧からの遅延期間の後に適用される消去ゲート２８への電圧パルスの結果としての、浮遊ゲート２４上の電圧のグラフ８２が示されている。遅延期間Ｔの後に生じる消去ゲート２８への電圧の印加の遅延により、本発明の方法の場合のピーク電圧Ｖｆｇ２は、従来技術の方法の場合のピーク電圧Ｖｆｇ１よりも低い。結果として、浮遊ゲート２４とチャネル領域１８との間の絶縁層３０、並びにチャネル領域１８と絶縁層３０との間の界面の劣化が低減される。
【符号の説明】
【００１８】
１０：メモリセル
１２：単結晶基板
２０：ワード線ゲート
１４：第１の領域
１６：第２の領域
１８：チャネル領域
２２、３０、３２：絶縁層
２８：消去ゲート
２６：カップリングゲート（制御ゲート）
２４：浮遊ゲート
５０：第１の正電圧
５２：第２の正電圧
５４：第２の領域に印加される電圧
５６：第１の領域に印加される電圧
６０：第３の正電圧
８０：従来技術の場合の浮遊ゲート上の電圧
８２：本発明の場合の浮遊ゲート状の電圧
Ｔ：遅延期間
【図１】
0005869139.tif 000002
【図２】
0005869139.tif 000003
【図３】
0005869139.tif 000004