【手続補正書】
【提出日】平成22年11月22日(2010.11.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ワード線ＷＬ（ｎ）に結合されたゲートノードおよび選択されたビット線に接続されたドレインノードを有するメモリアレイにおいて、選択された不揮発性メモリセルをプログラムする低電圧方法であって、
（ａ）ワード線ＷＬ（ｎ）上の選択された不揮発性メモリセルのフローティングゲートに、次の隣接するワード線ＷＬ（ｎ−１）に結合されたゲートノードを有する注入メモリセルのドレイン領域からホットキャリアを注入するステップを含み、
ホットキャリアを注入するステップは、
次の隣接するワード線ＷＬ（ｎ−１）を除いて、すべての選択されていないワード線にハイパス電圧ＶpassH を印加するステップと、
選択されたワード線ＷＬ（ｎ）にＶpgm を印加するステップと、
次の隣接するワード線ＷＬ（ｎ−１）ゲートノード電圧を０Ｖ〜Ｖreadに掃引するステップと、を含む低電圧方法。
【請求項２】
請求項１記載の低電圧方法において、
（ｂ）選択された不揮発性メモリセルのしきい値電圧を決定するステップと、
（ｃ）しきい値電圧が目標しきい値電圧より大きいなら、不揮発性メモリセルをロックアウトするステップと、
をさらに含む低電圧方法。
【請求項３】
請求項２記載の低電圧方法において、
しきい値電圧が目標電圧未満である場合、
選択されたビット線を接地で保持するステップと、
すべての選択されていないビット線にＶddを印加するステップと、
ドレインゲート選択（ＳＧＤ）線にローパス電圧ＶpassL を印加するステップと、
共通ソース線にＶppを印加するステップと、
ソースゲート選択（ＳＧＳ）線にハイパス電圧ＶpassH を印加するステップと、
をさらに含む低電圧方法。
【請求項４】
請求項３記載の低電圧方法において、
プログラム電圧Ｖpgm 、ＶpassH 、およびＶpassL 電圧を増加するステップと、
（ｂ）の決定するステップに戻るステップと、
をさらに含む低電圧方法。
【請求項５】
請求項３記載の低電圧方法において、
Ｖpgm は８〜１４Ｖに及び、ＶpassL は４〜１０Ｖに及び、ＶpassH は５〜１０Ｖに及び、Ｖppは３．５〜５．５Ｖに及び、Ｖddは１．８〜３．６Ｖに及ぶ低電圧方法。
【請求項６】
請求項２記載のプログラムする低電圧方法において、
しきい値電圧が目標電圧未満である場合、
選択されたビット線をＶppで保持するステップと、
すべての選択されていないビット線に接地するステップと、
ドレインゲート選択（ＳＧＤ）線にハイパス電圧ＶpassH を印加するステップと、
ソースゲート選択（ＳＧＳ）線にローパス電圧ＶpassL を印加するステップと、
共通ソース線を接地するステップと、
をさらに含む低電圧方法。
【請求項７】
請求項５記載の低電圧方法において、
プログラム電圧Ｖpgm 、ＶpassH 、およびＶpassL 電圧を増加するステップと、
（ｂ）の決定するステップに戻るステップと、
をさらに含む低電圧方法。
【請求項８】
請求項６記載の低電圧方法において、
Ｖpgm は８〜１４Ｖに及び、ＶpassL は４〜１０Ｖに及び、ＶpassH は５〜１０Ｖに及び、Ｖppは３．５〜５．５Ｖに及び、Ｖddは１．８〜３．６Ｖに及ぶ低電圧方法。
【請求項９】
請求項１記載の低電圧方法において、
メモリアレイは、ＮＡＮＤタイプメモリアレイである低電圧方法。
【請求項１０】
ワード線ＷＬ（ｎ）に結合されたゲートノードおよび選択されたビット線に接続されたドレインノードを有するメモリアレイにおいて、選択された不揮発性メモリセルをプログラムする低電圧方法であって、
選択された不揮発性メモリセルのしきい値電圧が目標しきい値電圧未満であるなら、
選択されたビット線を接地で保持し、
すべての選択されていないビット線にＶddを印加し、
ドレインゲート選択（ＳＧＤ）線にローパス電圧ＶpassL を印加し、
共通ソース線にＶppを印加し、
次の隣接するワード線ＷＬ（ｎ−１）を除いて、すべての選択されていないワード線にハイパス電圧ＶpassH を印加し、
ソースゲート選択（ＳＧＳ）線にハイパス電圧ＶpassH を印加し、
選択されたワード線ＷＬ（ｎ）にＶpgm を印加し、かつ
次の隣接するワード線ＷＬ（ｎ−１）ゲートノード電圧を０Ｖ〜Ｖreadに掃引することによって、選択された不揮発性メモリセルをプログラムするステップを含み、
ワード線ＷＬ（ｎ）上の選択された不揮発性メモリセルのフローティングゲートに、次の隣接するワード線ＷＬ（ｎ−１）に結合されたゲートノードを有する注入メモリセルのドレイン領域からホットキャリアが注入される低電圧方法。
【請求項１１】
請求項１０記載の低電圧方法において、
しきい値電圧が目標しきい値電圧より大きいなら、不揮発性メモリセルをロックアウトするステップをさらに含む方法。
【請求項１２】
請求項１１記載の低電圧方法において、
プログラム電圧Ｖpgm 、ＶpassH 、およびＶpassL 電圧を増加するステップと、
しきい値電圧が目標しきい値電圧未満であるなら、不揮発性メモリセルのプログラミングを継続し、さもなければ、不揮発性メモリセルをロックアウトするステップと、
をさらに含む低電圧方法。
【請求項１３】
請求項１２記載の低電圧方法において、
Ｖpgm は８〜１４Ｖに及び、ＶpassL は４〜１０Ｖに及び、ＶpassH は５〜１０Ｖに及び、Ｖppは３．５〜５．５Ｖに及び、Ｖddは１．８〜３．６Ｖに及ぶ低電圧方法。
【請求項１４】
ワード線ＷＬ（ｎ）に結合されたゲートノードおよび選択されたビット線に接続されたドレインノードを有するメモリアレイにおいて、選択された不揮発性メモリセルをプログラムする低電圧方法であって、
選択された不揮発性メモリセルのしきい値電圧が目標しきい値電圧未満であるなら、
選択されたビット線をＶppで保持し、
すべての選択されていないビット線に接地し、
次の隣接するワード線ＷＬ（ｎ−１）を除いて、ドレインゲート選択（ＳＧＤ）線および選択されていないワード線にハイパス電圧ＶpassH を印加し、
ソースゲート選択（ＳＧＳ）線にローパス電圧ＶpassL を印加し、
共通ソース線を接地し、
選択されたワード線ＷＬ（ｎ）にＶpgm を印加し、かつ
次の隣接するワード線ＷＬ（ｎ−１）ゲートノード電圧を０Ｖ〜Ｖreadに掃引することによって、選択された不揮発性メモリセルをプログラムするステップを含み、
ワード線ＷＬ（ｎ）上の選択された不揮発性メモリセルのフローティングゲートに、次の隣接するワード線ＷＬ（ｎ−１）に結合されたゲートノードを有する注入メモリセルのドレイン領域からホットキャリアが注入される低電圧方法。
【請求項１５】
請求項１４記載の低電圧方法において、
しきい値電圧が目標しきい値電圧より大きいなら、不揮発性メモリセルをロックアウトするステップをさらに含む低電圧方法。
【請求項１６】
請求項１５記載の低電圧方法において、
プログラム電圧Ｖpgm 、ＶpassH 、およびＶpassL 電圧を増加するステップと、
しきい値電圧が目標しきい値電圧未満であるなら、不揮発性メモリセルのプログラミングを継続し、さもなければ、不揮発性メモリセルをロックアウトするステップと、
をさらに含む低電圧方法。
【請求項１７】
請求項１６記載の低電圧方法において、
Ｖpgm は８〜１４Ｖに及び、ＶpassL は４〜１０Ｖに及び、ＶpassH は５〜１０Ｖに及び、Ｖppは３．５〜５．５Ｖに及び、Ｖddは１．８〜３．６Ｖに及ぶ低電圧方法。
【請求項１８】
請求項１４記載の低電圧方法において、
メモリアレイは、ＮＡＮＤタイプメモリアレイである低電圧方法。
【請求項１９】
ワード線ＷＬ（ｎ）に結合されたゲートノードおよび選択されたビット線に接続されたドレインノードを有するメモリアレイにおいて、選択された不揮発性メモリセルの低電圧プログラミングを提供するためのシステムであって、
プログラミングモジュールと、
プログラミングモジュールにメモリアレイを電気的に結合するように配置されたインターフェイスと、
プログラミングモジュールに含まれ、プログラミング命令を実行するためのインターフェイスに電気的に結合されたプロセッサであって、プログラミング命令とは（ａ）次の隣接するワード線ＷＬ（ｎ−１）に結合されたゲートノードを有する注入メモリセルのドレイン領域からワード線ＷＬ（ｎ）上の選択された不揮発性メモリセルのフローティングゲートにホットキャリアを注入することであり、
次の隣接するワード線ＷＬ（ｎ−１）を除いて、すべての選択されていないワード線にハイパス電圧ＶpassH を印加し、
選択されたワード線ＷＬ（ｎ）にＶpgm を印加し、かつ
次の隣接するワード線ＷＬ（ｎ−１）ゲートノード電圧を０Ｖ〜Ｖreadに掃引することが含まれるプロセッサと、
を備えるシステム。
【請求項２０】
請求項１９記載のシステムにおいて、
プログラミング命令は、
（ｂ）選択された不揮発性メモリセルのしきい値電圧を決定し、
（ｃ）しきい値電圧が目標しきい値電圧より大きいなら、不揮発性メモリセルをロックアウトするためのプロセッサによって実行可能なコンピューターコードを含むシステム。
【請求項２１】
請求項２０記載のシステムにおいて、
プログラミング命令は、
選択されたビット線を接地で保持し、
すべての選択されていないビット線にＶddを印加し、
ドレインゲート選択（ＳＧＤ）線にローパス電圧ＶpassL を印加し、
共通ソース線にＶppを印加し、かつ
ソースゲート選択（ＳＧＳ）線にハイパス電圧ＶpassH を印加するためのプロセッサによって実行可能なコンピューターコードをさらに含むシステム。
【請求項２２】
請求項２１記載のシステムにおいて、
プログラミング命令は、
プログラム電圧Ｖpgm 、ＶpassH 、およびＶpassL 電圧を増加し、
決定（ｂ）に戻るためのプロセッサによって実行可能なコンピューターコードをさらに含むシステム。
【請求項２３】
請求項２１記載のシステムにおいて、
Ｖpgm は８〜１４Ｖに及び、ＶpassL は４〜１０Ｖに及び、ＶpassH は５〜１０Ｖに及び、Ｖppは３．５〜５．５Ｖに及び、Ｖddは１．８〜３．６Ｖに及ぶシステム。
【請求項２４】
請求項２０記載のシステムにおいて、
プログラミング命令は、
選択されたビット線をＶppで保持し、
すべての選択されていないビット線に接地し、
ドレインゲート選択（ＳＧＤ）線にハイパス電圧ＶpassH を印加し、
ソースゲート選択（ＳＧＳ）線にローパス電圧ＶpassL を印加し、かつ
共通ソース線を接地するためのプロセッサによって実行可能なコンピューターコードをさらに含むシステム。
【請求項２５】
請求項２３記載のシステムにおいて、
プログラミング命令は、
プログラム電圧Ｖpgm 、ＶpassH 、およびＶpassL 電圧を増加し、
決定（ｂ）に戻るためのプロセッサによって実行可能なコンピューターコードをさらに含むシステム。
【請求項２６】
請求項２４記載のシステムにおいて、
Ｖpgm は８〜１４Ｖに及び、ＶpassL は４〜１０Ｖに及び、ＶpassH は５〜１０Ｖに及び、Ｖppは３．５〜５．５Ｖに及び、Ｖddは１．８〜３．６Ｖに及ぶシステム。
【請求項２７】
ワード線ＷＬ（ｎ）に結合されたゲートノードおよび選択されたビット線に接続されたドレインノードを有するメモリアレイにおいて、選択された不揮発性メモリセルの低電圧プログラミングを提供するためのシステムであって、
プログラミングモジュールと、
プログラミングモジュールにメモリアレイを電気的に結合するように配置されたインターフェイスと、
プログラミングモジュールに含まれ、選択された不揮発性メモリセルのしきい値電圧が目標しきい値電圧未満である場合のみ、プログラミング命令を実行するためのインターフェイスに電気的に結合されたプロセッサであって、プログラミング命令は、選択されたビット線を接地で保持し、すべての選択されていないビット線にＶddを印加し、ドレインゲート選択（ＳＧＤ）線にローパス電圧ＶpassL を印加し、共通ソース線にＶppを印加し、次の隣接するワード線ＷＬ（ｎ−１）を除いて、すべての選択されていないワード線にハイパス電圧ＶpassH を印加し、ソースゲート選択（ＳＧＳ）線にハイパス電圧ＶpassH を印加し、選択されたワード線ＷＬ（ｎ）にＶpgm を印加し、次の隣接するワード線ＷＬ（ｎ−１）ゲートノード電圧を０Ｖ〜Ｖreadに掃引し、それによって、次の隣接するワード線ＷＬ（ｎ−１）に結合されたゲートノードを有する注入メモリセルのドレイン領域からワード線ＷＬ（ｎ）上の選択された不揮発性メモリセルのフローティングゲートにホットキャリアが注入され、そうでなく、しきい値電圧が目標しきい値電圧より大きいなら、不揮発性メモリセルはロックアウトされることを含むプロセッサと、
を備えるシステム。
【請求項２８】
請求項２７記載のシステムにおいて、
プログラミング命令は、プログラム電圧Ｖpgm 、ＶpassH 、およびＶpassL 電圧を増加することと、しきい値電圧が目標しきい値電圧未満なら、不揮発性メモリセルのプログラミングを継続することとをさらに含むシステム。
【請求項２９】
請求項２７記載のシステムにおいて、
Ｖpgm は８〜１４Ｖに及び、ＶpassL は４〜１０Ｖに及び、ＶpassH は５〜１０Ｖに及び、Ｖppは３．５〜５．５Ｖに及び、Ｖddは１．８〜３．６Ｖに及ぶシステム。
【請求項３０】
請求項２７記載のシステムにおいて、
メモリアレイは、ＮＡＮＤタイプメモリアレイであるシステム。
【請求項３１】
ワード線ＷＬ（ｎ）に結合されたゲートノードおよび選択されたビット線に接続されたドレインノードを有するメモリアレイにおいて、選択された不揮発性メモリセルの低電圧プログラミングを提供するためのシステムであって、
プログラミングモジュールと、
プログラミングモジュールにメモリアレイを電気的に結合するように配置されたインターフェイスと、
プログラミングモジュールに含まれ、選択された不揮発性メモリセルのしきい値電圧が目標しきい値電圧未満である場合のみ、プログラミング命令を実行するためのインターフェイスに電気的に結合されたプロセッサであって、プログラミング命令は、選択されたビット線をＶppで保持し、すべての選択されていないビット線に接地し、次の隣接するワード線ＷＬ（ｎ−１）を除いて、ドレインゲート選択（ＳＧＤ）線および選択されていないワード線にハイパス電圧ＶpassH を印加し、ソースゲート選択（ＳＧＳ）線にローパス電圧ＶpassL を印加し、共通ソース線を接地し、選択されたワード線ＷＬ（ｎ）にＶpgm を印加し、しきい値電圧が目標電圧未満である場合、次の隣接するワード線ＷＬ（ｎ−１）ゲートノード電圧を０Ｖ〜Ｖreadに掃引し、それによって、次の隣接するワード線ＷＬ（ｎ−１）に結合されたゲートノードを有する注入メモリセルのドレイン領域からワード線ＷＬ（ｎ）上の選択された不揮発性メモリセルのフローティングゲートにホットキャリアが注入され、そうでなく、しきい値電圧が目標しきい値電圧より大きいなら、不揮発性メモリセルはロックアウトされることを含むプロセッサと、
を含むシステム。
【請求項３２】
請求項３１記載のシステムにおいて、
プログラミング命令は、
プログラム電圧Ｖpgm 、ＶpassH 、およびＶpassL 電圧を増加することと、しきい値電圧が目標しきい値電圧未満であるなら、不揮発性メモリセルのプログラミングを継続することとをさらに含むシステム。
【請求項３３】
請求項３１記載のシステムにおいて、
Ｖpgm は８〜１４Ｖに及び、ＶpassL は４〜１０Ｖに及び、ＶpassH は５〜１０Ｖに及び、Ｖppは３．５〜５．５Ｖに及び、Ｖddは１．８〜３．６Ｖに及ぶシステム。
【請求項３４】
請求項３１記載のシステムにおいて、
メモリアレイは、ＮＡＮＤタイプメモリアレイであるシステム。