【事件の表示】
　平成９年特許願第１８８１３８号「半導体記憶装置」拒絶査定不服審判事件〔平成１１年２月２日出願公開，特開平１１−３１７９４〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成９年７月１４日の出願であって，平成１８年７月２０日付けで手続補正がなされたところ，平成１９年１０月２２日付けで拒絶査定がなされ，これに対し，同年１１月２９日に拒絶査定不服審判が請求されるとともに，同年１２月２７日付けで手続補正がなされ，その後当審において，平成２２年４月７日付けて審尋がなされ，同年６月１日に回答書が提出されたものである。
　
第２　平成１９年１２月２７日付けの手続補正（以下「本件補正」という。）について
［補正却下の決定の結論］
　本件補正を却下する。
　
［理由］
１　本件補正の内容
　本件補正は，平成１８年７月２０日付けで補正された本件補正前の請求項１を本件補正後の請求項１とする補正を含むものであって，本件補正前後の請求項１は，以下のとおりである。
（１）本件補正前の請求項１
「【請求項１】情報を記憶するキャパシタと，該キャパシタに接続され，該キャパシタの接続を制御するセルトランジスタと，該セルトランジスタを介して該容量と接続され，該容量にアクセスする１対のビット線と，該セルトランジスタに接続され，該セルトランジスタのスイッチングを制御し，該キャパシタを選択するワード線と，該１対のビット線の一端に接続され，該１対のビット線の電位差を検出するセンスアンプと，該センスアンプの他端に接続され，該１対のビット線を基準電位にリセットするリセット回路とを有する半導体記憶装置において，
　前記ビット線の他端に前記ワード線と平行に形成され，前記１対のビット線を前記基準電位にリセットする制御を行う制御信号が供給される制御線と，
　前記１対のビット線の前記センスアンプが接続された側とは反対側の端部に，前記セルトランジスタと同一構成で，かつ，拡散層の形成が前記セルトランジスタと同一の工程で行われるトランジスタから構成され，前記制御線に供給される前記制御信号に応じて前記１対のビット線を短絡させる短絡回路とを有し，
　前記トランジスタは，前記制御線にゲートが接続され，前記１対のビット線の一方の端部にドレインが接続され，他方の端部にソースが接続されることを特徴とする半導体記憶装置。」
（２）本件補正後の請求項１
「【請求項１】情報を記憶するキャパシタと，該キャパシタに接続され，該キャパシタの接続を制御するセルトランジスタと，該セルトランジスタを介して該容量と接続され，該容量にアクセスする１対のビット線と，該セルトランジスタに接続され，該セルトランジスタのスイッチングを制御し，該キャパシタを選択するワード線と，該１対のビット線の一端に接続され，該１対のビット線の電位差を検出するセンスアンプと，該センスアンプの他端に接続され，該１対のビット線を基準電位にリセットするリセット回路とを有する半導体記憶装置において，
　前記ビット線の他端に前記ワード線と平行に形成され，前記１対のビット線を前記基準電位にリセットする制御を行う制御信号が供給される制御線と，
　前記１対のビット線の前記センスアンプが接続された側とは反対側の端部に，前記セルトランジスタと同一構成で，かつ，拡散層の形成が前記セルトランジスタと同一の工程で行われるトランジスタから構成され，前記制御線に供給される前記制御信号に応じて前記１対のビット線を短絡させる短絡回路とを有し，
　前記トランジスタは，前記制御線にゲートが接続され，前記１対のビット線の一方の端部にビット線コンタクトによりソース又はドレインが接続され，
　前記セルトランジスタは，前記１対のビット線の前記一方の端部に前記ビット線コンタクトによりソース又はドレインが接続されることを特徴とする半導体記憶装置。」
　
２　補正事項の整理
　本件補正のうち，本件補正後の請求項１に関する補正事項は，本件補正前の請求項１の「前記トランジスタは，前記制御線にゲートが接続され，前記１対のビット線の一方の端部にドレインが接続され，他方の端部にソースが接続される」を，本件補正後の請求項１の「前記トランジスタは，前記制御線にゲートが接続され，前記１対のビット線の一方の端部にビット線コンタクトによりソース又はドレインが接続され，　前記セルトランジスタは，前記１対のビット線の前記一方の端部に前記ビット線コンタクトによりソース又はドレインが接続される」と補正することである。
　
３　補正の目的の適否
　本件補正後の請求項１に関する補正事項は，本件補正前の請求項１の「前記トランジスタ」について，１対のビット線の一方の端部に「ビット線コンタクトによりソース又はドレインが接続され」る構成を付加して，限定的に減縮し，また，本件補正前の請求項１の「セルトランジスタ」について，「前記セルトランジスタは，前記１対のビット線の前記一方の端部に前記ビット線コンタクトによりソース又はドレインが接続される」構成を追加して，限定的に減縮したものであるから，特許請求の範囲の減縮を目的とするものに該当する。
　
４　独立特許要件の検討
　以上で検討したとおり，本件補正後の請求項１に関する補正事項は，平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものであるから，本件補正後の請求項１に記載されている事項により特定される発明が，特許出願の際独立して特許を受けることができるものであるか否かについて，さらに検討を進める。
　
４−１　本件補正後の請求項１に係る発明
　本件補正後の請求項１に係る発明（以下「補正発明」という。）は，本件補正により補正された明細書及び図面の記載からみて，その特許請求の範囲の請求項１に記載された事項により特定されるものであって，次のとおりのものと認める。
「【請求項１】情報を記憶するキャパシタと，該キャパシタに接続され，該キャパシタの接続を制御するセルトランジスタと，該セルトランジスタを介して該キャパシタと接続され，該キャパシタにアクセスする１対のビット線と，該セルトランジスタに接続され，該セルトランジスタのスイッチングを制御し，該キャパシタを選択するワード線と，該１対のビット線の一端に接続され，該１対のビット線の電位差を検出するセンスアンプと，該センスアンプの他端に接続され，該１対のビット線を基準電位にリセットするリセット回路とを有する半導体記憶装置において，
　前記ビット線の他端に前記ワード線と平行に形成され，前記１対のビット線を前記基準電位にリセットする制御を行う制御信号が供給される制御線と，
　前記１対のビット線の前記センスアンプが接続された側とは反対側の端部に，前記セルトランジスタと同一構成で，かつ，拡散層の形成が前記セルトランジスタと同一の工程で行われるトランジスタから構成され，前記制御線に供給される前記制御信号に応じて前記１対のビット線を短絡させる短絡回路とを有し，
　前記トランジスタは，前記制御線にゲートが接続され，前記１対のビット線の一方の端部にビット線コンタクトによりソース又はドレインが接続され，
　前記セルトランジスタは，前記１対のビット線の前記一方の端部に前記ビット線コンタクトによりソース又はドレインが接続されることを特徴とする半導体記憶装置。」
　なお，本件補正後の請求項１には，「該容量」（２箇所）と記載されているが，これが「該キャパシタ」の誤記であることは文脈上明らかであるから，補正発明を上記のように認定した。
　
４−２　引用例に記載された発明
（１）原査定の拒絶の理由に引用された特開平５−７５０６１号公報（平成５年３月２６日出願公開，以下「引用例」という。）には，次の記載がある。
ア　「【０００１】
【産業上の利用分野】本発明は，
ダイナミックＲＡＭ
やスタティックＲＡＭ等の半導体装置の配線構造
イ　図２を参照して，「【０００２】
【従来の技術】図２は，従来のダイナミックＲＡＭの一構成例を示す回路図である。このダイナミックＲＡＭは，電源電位ＶＣＣの１／２・ＶＣＣ（以下，ＨＶＣＣという）でプリチャージするＨＶＣＣプリチャージ方式のメモリであり，
相補的な２本のビット線ＢＬａ，ＢＬｂからなる複数対のビット線対ＢＬａ・ＢＬｂ，…と，該ビット線対に対して交差配置された複数本のワード線ＷＬ１，ＷＬ２，…とを有し
ビット線ＢＬａ，ＢＬｂ，…とワード線ＷＬ１，ＷＬ２，…との各交差箇所には，メモリセル１−１，１−２，…がそれぞれ接続
各メモリセル１−１，１−２，…は
電荷蓄積用のＭＯＳキャパシタ１ａ，及び電荷転送用のＮチャネル型ＭＯＳトランジスタ
１ｂからなる１トランジスタ型メモリセルで構成
【０００３】
ビット線対ＢＬａ・ＢＬｂ，…には，センスアンプ２，…が接続
センスアンプ２は
ビット線ＢＬａ，ＢＬｂ，…上の読出し電位の検知・増幅を行う回路
【０００４】
各ビット線対ＢＬａ・ＢＬｂ，…の一端には第１のイコライザ３が，他端には第２のイコライザ４がそれぞれ接続
第１のイコライザ３は，信号ＥＱ１によってビット線ＢＬａ，ＢＬｂ，…を電位ＨＶＣＣに設定する回路
第２のイコライザ４は，信号ＥＱ２によって各ビット線対ＢＬａ・ＢＬｂ，…間を短絡する回路であり，ＮＭＯＳ４ａより構成
ウ　図２を参照して，「【０００７】各ワード線ＷＬ１，ＷＬ２，…は，インバータ１２ａ，１２ｂ，…の出力によってオン，オフ動作するワード線リセット用のＮＭＯＳ１３−１，１３−２，…がそれぞれ接続されている。次に，図２に示すダイナミックＲＡＭの動作を説明する。例えば，メモリセル１−１に記憶されたデータを読出す場合，予め
信号
ＥＱ２によって
第２のイコライザ
４を活性化し，ビット線ＢＬａ，ＢＬｂ，…を電位ＨＶＣＣ（＝１／２・ＶＣＣ）にプリチャージ
エ　図２には，信号ＥＱ２を供給する配線が，ワード線ＷＬ１と平行に配置されていることが図示されている。
オ　図２には，ＮＭＯＳ１ｂのソース又はドレインが，ビット線ＢＬａに接続され，また，第２のイコライザ４のＮＭＯＳ４ａのゲートが，信号ＥＱ２を供給する配線に接続され，ＮＭＯＳ４ａのソース又はドレインが，ビット線ＢＬａに接続されていることが図示されている。
（２）上記（１）アによれば，引用例に記載された発明は，ダイナミックＲＡＭやスタティックＲＡＭ等の半導体装置の配線構造であるから，半導体記憶装置に関するものである。
（３）上記（１）イによれば，引用例には，相補的な２本のビット線ＢＬａ，ＢＬｂからなる複数対のビット線対ＢＬａ・ＢＬｂ，…と，該ビット線対に対して交差配置された複数本のワード線ＷＬ１，ＷＬ２，…とを有し，ビット線ＢＬａ，ＢＬｂ，…とワード線ＷＬ１，ＷＬ２，…との各交差箇所には，メモリセル１−１，１−２，…がそれぞれ接続され，各メモリセル１−１，１−２，…は，電荷蓄積用のＭＯＳキャパシタ１ａ，及び電荷転送用のＮチャネル型ＭＯＳトランジスタ１ｂからなる１トランジスタ型メモリセルで構成されていることが記載されている。したがって，図２におけるＭＯＳキャパシタ１ａ，Ｎチャネル型ＭＯＳトランジスタ１ｂ，ビット線対ＢＬａ・ＢＬｂ，及びワード線ＷＬ１の各接続関係を参酌すると，引用例には，電荷蓄積用のＭＯＳキャパシタ１ａと，ＭＯＳキャパシタ１ａに接続された電荷転送用のＮチャネル型ＭＯＳトランジスタ１ｂと，Ｎチャネル型ＭＯＳトランジスタ１ｂを介してＭＯＳキャパシタ１ａと接続されたビット線対ＢＬａ・ＢＬｂと，Ｎチャネル型ＭＯＳトランジスタ１ｂに接続されたワード線ＷＬ１が開示されている。
（４）上記（１）イによれば，引用例には，各ビット線対ＢＬａ・ＢＬｂ，…の一端には第１のイコライザ３が，他端には第２のイコライザ４がそれぞれ接続され，第１のイコライザ３は，信号ＥＱ１によってビット線ＢＬａ，ＢＬｂ，…を電位ＨＶＣＣに設定する回路であり，第２のイコライザ４は，信号ＥＱ２によって各ビット線対ＢＬａ・ＢＬｂ，…間を短絡する回路であり，ＮＭＯＳ４ａより構成されていることが記載されているから，ビット線対ＢＬａ・ＢＬｂの一端に接続され，信号ＥＱ１によってビット線ＢＬａ，ＢＬｂを電位ＨＶＣＣに設定する第１のイコライザ３と，ビット線対ＢＬａ・ＢＬｂの他端に接続され，また，Ｎチャネル型ＭＯＳトランジスタ４ａから構成され，信号ＥＱ２によってビット線対ＢＬａ・ＢＬｂ間を短絡する第２のイコライザ４が開示されている。
（５）上記（１）イによれば，引用例には，ビット線対ＢＬａ・ＢＬｂ，…には，センスアンプ２，…が接続され，センスアンプ２は，ビット線ＢＬａ，ＢＬｂ，…上の読出し電位の検知・増幅を行う回路であることが記載されている。また，上記（４）によれば，第２のイコライザ３は，ビット線対ＢＬａ・ＢＬｂの一端に接続されているのであるから，図２におけるセンスアンプ２とイコライザ３との位置関係を参酌すると，センスアンプ２も，ビット線対ＢＬａ・ＢＬｂの一端に接続していることは明らかである。したがって，ビット線対ＢＬａ・ＢＬｂの一端に接続され，ビット線ＢＬａ，ＢＬｂ上の読出し電位の検知・増幅を行うセンスアンプ２が開示されている。
（６）上記（１）ウ及びエによれば，引用例には，信号ＥＱ２によって第２のイコライザ４を活性化し，ビット線ＢＬａ，ＢＬｂ，…を電位ＨＶＣＣ（＝１／２・ＶＣＣ）にプリチャージしておくこと，及び，信号ＥＱ２を供給する配線が，ワード線ＷＬ１と平行に配置されていることが記載されている。また，上記（４）によれば，第２のイコライザ４は，ビット線対ＢＬａ・ＢＬｂの他端に接続されているのであるから，信号ＥＱ２を供給する配線も，ビット線対ＢＬａ・ＢＬｂの他端に位置していることは明らかである。したがって，引用例には，ビット線対ＢＬａ・ＢＬｂの他端でワード線ＷＬ１と平行に配置され，ビット線ＢＬａ，ＢＬｂを電位ＨＶＣＣにプリチャージする信号ＥＱ２を供給する配線が開示されている。
（７）上記（１）イ及びオによれば，引用例には，各ビット線対ＢＬａ・ＢＬｂ，…の一端には第１のイコライザ３が，他端には第２のイコライザ４がそれぞれ接続されていること，及び，ＮＭＯＳ１ｂのソース又はドレインが，ビット線ＢＬａに接続され，また，第２のイコライザ４のＮＭＯＳ４ａのゲートが，信号ＥＱ２を供給する配線に接続され，ＮＭＯＳ４ａのソース又はドレインが，ビット線ＢＬａに接続されていることが記載されている。したがって，引用例には，Ｎチャネル型ＭＯＳトランジスタ４ａのゲートが，信号ＥＱ２を供給する配線に接続され，Ｎチャネル型ＭＯＳトランジスタ４ａのソース又はドレインが，ビット線ＢＬａの他端に接続され，Ｎチャネル型ＭＯＳトランジスタ１ｂのソース又はドレインが，ビット線ＢＬａの他端に接続されていることが開示されている。
（８）よって，引用例には，以下の発明（以下「引用発明」という。）が記載されている。
「電荷蓄積用のＭＯＳキャパシタ１ａと，
　ＭＯＳキャパシタ１ａに接続された電荷転送用のＮチャネル型ＭＯＳトランジスタ１ｂと，
　Ｎチャネル型ＭＯＳトランジスタ１ｂを介してＭＯＳキャパシタ１ａと接続されたビット線対ＢＬａ・ＢＬｂと，
　Ｎチャネル型ＭＯＳトランジスタ１ｂに接続されたワード線ＷＬ１と，
　ビット線対ＢＬａ・ＢＬｂの一端に接続され，ビット線ＢＬａ，ＢＬｂ上の読出し電位の検知・増幅を行うセンスアンプ２と，
　信号ＥＱ１によってビット線ＢＬａ，ＢＬｂを電位ＨＶＣＣに設定する第１のイコライザ３と，
　ビット線対ＢＬａ・ＢＬｂの他端でワード線ＷＬ１と平行に配置され，ビット線ＢＬａ，ＢＬｂを電位ＨＶＣＣにプリチャージする信号ＥＱ２を供給する配線と，
　ビット線対ＢＬａ・ＢＬｂの他端に接続され，また，Ｎチャネル型ＭＯＳトランジスタ４ａから構成され，信号ＥＱ２によってビット線対ＢＬａ・ＢＬｂ間を短絡する第２のイコライザ４と，
　Ｎチャネル型ＭＯＳトランジスタ４ａのゲートが，信号ＥＱ２を供給する配線に接続され，Ｎチャネル型ＭＯＳトランジスタ４ａのソース又はドレインが，ビット線ＢＬａの他端に接続され，
　Ｎチャネル型ＭＯＳトランジスタ１ｂのソース又はドレインが，ビット線ＢＬａの他端に接続されていることを特徴とする半導体記憶装置。」
　
４−３　補正発明と引用発明との対比
（１）引用発明の「ＭＯＳキャパシタ１ａ」は，電荷蓄積用であるから，情報を記憶するものである。したがって，引用発明の「電荷蓄積用のＭＯＳキャパシタ１ａ」は，補正発明の「情報を記憶するキャパシタ」に相当する。
（２）引用発明の「Ｎチャネル型ＭＯＳトランジスタ１ｂ」は，電荷転送用であるから，ＭＯＳキャパシタ１ａの接続を制御するものである。したがって，引用発明の「ＭＯＳキャパシタ１ａに接続された電荷転送用のＮチャネル型ＭＯＳトランジスタ１ｂ」は，補正発明の「該キャパシタに接続され，該キャパシタの接続を制御するセルトランジスタ」に相当する。
（３）引用発明の「ビット線対ＢＬａ・ＢＬｂ」は，Ｎチャネル型ＭＯＳトランジスタ１ｂが電荷転送用であるから，Ｎチャネル型ＭＯＳトランジスタ１ｂを介してＭＯＳキャパシタ１ａにアクセスするものである。したがって，引用発明の「Ｎチャネル型ＭＯＳトランジスタ１ｂを介してＭＯＳキャパシタ１ａと接続されたビット線対ＢＬａ・ＢＬｂ」は，補正発明の「該セルトランジスタを介して該キャパシタと接続され，該キャパシタにアクセスする１対のビット線」に相当する。
（４）引用発明の「ワード線ＷＬ１」は，ワード線としての機能からみて，Ｎチャネル型ＭＯＳトランジスタ１ｂのスイッチングを制御し，ＭＯＳキャパシタ１ａを選択することは明らかである。したがって，引用発明の「Ｎチャネル型ＭＯＳトランジスタ１ｂに接続されたワード線ＷＬ１」は，補正発明の「該セルトランジスタに接続され，該セルトランジスタのスイッチングを制御し，該キャパシタを選択するワード線」に相当する。
（５）引用発明の「センスアンプ２」は，ビット線ＢＬａ，ＢＬｂ上の読出し電位の検知・増幅を行うのであるから，ビット線ＢＬａとＢＬｂとの電位差を検出するものである。したがって，引用発明の「ビット線対ＢＬａ・ＢＬｂの一端に接続され，ビット線ＢＬａ，ＢＬｂ上の読出し電位の検知・増幅を行うセンスアンプ２」は，補正発明の「該１対のビット線の一端に接続され，該１対のビット線の電位差を検出するセンスアンプ」に相当する。
（６）引用発明の「電位ＨＶＣＣ」は，補正発明の「基準電位」に相当する。また，図２における第1のイコライザ３と，メモリセル１−１及びセンスアンプ２との位置関係を参酌すると，第1のイコライザ３が，メモリセル１−１からみて，センスアンプ２の他端に接続されていることは明らかである。したがって，引用発明の「信号ＥＱ１によってビット線ＢＬａ，ＢＬｂを電位ＨＶＣＣに設定する第１のイコライザ３」は，補正発明の「該センスアンプの他端に接続され，該１対のビット線を基準電位にリセットするリセット回路」に相当する。
（７）引用発明の「信号ＥＱ２」は，補正発明の「制御信号」に相当するから，引用発明の「ビット線ＢＬａ，ＢＬｂを電位ＨＶＣＣにプリチャージする信号ＥＱ２」は，補正発明の「前記１対のビット線を前記基準電位にリセットする制御を行う制御信号」に相当する。したがって，引用発明の「ビット線対ＢＬａ・ＢＬｂの他端でワード線ＷＬ１と平行に配置され，ビット線ＢＬａ，ＢＬｂを電位ＨＶＣＣにプリチャージする信号ＥＱ２を供給する配線」は，補正発明の「前記ビット線の他端に前記ワード線と平行に形成され，前記１対のビット線を前記基準電位にリセットする制御を行う制御信号が供給される制御線」に相当する。
（８）引用発明の「ビット線対ＢＬａ・ＢＬｂの他端」は，補正発明の「前記１対のビット線の前記センスアンプが接続された側とは反対側の端部」に相当する。また，引用発明の「Ｎチャネル型ＭＯＳトランジスタ４ａ」は，補正発明の「トランジスタ」に対応する。そうすると，引用発明の「ビット線対ＢＬａ・ＢＬｂの他端に接続され，また，Ｎチャネル型ＭＯＳトランジスタ４ａから構成され，信号ＥＱ２によってビット線対ＢＬａ・ＢＬｂ間を短絡する第２のイコライザ４」は，補正発明の「前記１対のビット線の前記センスアンプが接続された側とは反対側の端部に，前記セルトランジスタと同一構成で，かつ，拡散層の形成が前記セルトランジスタと同一の工程で行われるトランジスタから構成され，前記制御線に供給される前記制御信号に応じて前記１対のビット線を短絡させる短絡回路」に対応し，補正発明と引用発明とは，補正発明が，セルトランジスタと同一構成で，かつ，拡散層の形成がセルトランジスタと同一の工程で行われるトランジスタから構成されることは別にして，「前記１対のビット線の前記センスアンプが接続された側とは反対側の端部に，トランジスタから構成され，前記制御線に供給される前記制御信号に応じて前記１対のビット線を短絡させる短絡回路」である点で共通する。
（９）引用発明の「ビット線ＢＬａの他端」は，補正発明の「１対のビット線の一方の端部」に相当する。そうすると，引用発明の「Ｎチャネル型ＭＯＳトランジスタ４ａのゲートが，信号ＥＱ２を供給する配線に接続され，Ｎチャネル型ＭＯＳトランジスタ４ａのソース又はドレインが，ビット線ＢＬａの他端に接続され」ることは，補正発明の「前記トランジスタは，前記制御線にゲートが接続され，前記１対のビット線の一方の端部にビット線コンタクトによりソース又はドレインが接続され」ることに対応し，補正発明と引用発明とは，補正発明がビット線コンタクトにより接続されることは別にして，「前記トランジスタは，前記制御線にゲートが接続され，前記１対のビット線の一方の端部にソース又はドレインが接続され」る点で共通する。
（１０）引用発明の「Ｎチャネル型ＭＯＳトランジスタ１ｂのソース又はドレインが，ビット線ＢＬａの他端に接続されていること」は，補正発明の「前記セルトランジスタは，前記１対のビット線の前記一方の端部に前記ビット線コンタクトによりソース又はドレインが接続されること」に対応し，補正発明と引用発明とは，補正発明が前記ビット線コンタクトにより接続されることは別にして，「前記セルトランジスタは，前記１対のビット線の前記一方の端部にソース又はドレインが接続される」点で共通する。
（１１）以上のことを踏まえると，補正発明と引用発明とは，
「情報を記憶するキャパシタと，該キャパシタに接続され，該キャパシタの接続を制御するセルトランジスタと，該セルトランジスタを介して該キャパシタと接続され，該キャパシタにアクセスする１対のビット線と，該セルトランジスタに接続され，該セルトランジスタのスイッチングを制御し，該キャパシタを選択するワード線と，該１対のビット線の一端に接続され，該１対のビット線の電位差を検出するセンスアンプと，該センスアンプの他端に接続され，該１対のビット線を基準電位にリセットするリセット回路とを有する半導体記憶装置において，
　前記ビット線の他端に前記ワード線と平行に形成され，前記１対のビット線を前記基準電位にリセットする制御を行う制御信号が供給される制御線と，
　前記１対のビット線の前記センスアンプが接続された側とは反対側の端部に，トランジスタから構成され，前記制御線に供給される前記制御信号に応じて前記１対のビット線を短絡させる短絡回路とを有し，
　前記トランジスタは，前記制御線にゲートが接続され，前記１対のビット線の一方の端部にソース又はドレインが接続され，
　前記セルトランジスタは，前記１対のビット線の前記一方の端部にソース又はドレインが接続されることを特徴とする半導体記憶装置。」
である点で一致し，以下の相違点１及び２で相違する。
相違点１：短絡回路が，補正発明では，セルトランジスタと同一構成で，かつ，拡散層の形成がセルトランジスタと同一の工程で行われるトランジスタから構成されるのに対し，引用発明では，Ｎチャネル型ＭＯＳトランジスタ４ａから構成されているものの，Ｎチャネル型ＭＯＳトランジスタ４ａが，Ｎチャネル型ＭＯＳトランジスタ１ｂと同一構成で，かつ，拡散層の形成がＮチャネル型ＭＯＳトランジスタ１ｂと同一の工程で行われるものであるのかが不明である点。
相違点２：補正発明では，トランジスタは，１対のビット線の一方の端部にビット線コンタクトによりソース又はドレインが接続され，また，セルトランジスタは，１対のビット線の一方の端部に前記ビット線コンタクトによりソース又はドレインが接続されるのに対し，引用例では，Ｎチャネル型ＭＯＳトランジスタ４ａのドレイン又はソースと，Ｎチャネル型ＭＯＳトランジスタ１ｂのソース又はドレインとが，ともにビット線ＢＬａの他端に接続されてはいるものの，共有された１つのビット線コンタクトにより接続されているのかが不明な点。
　
４−４　当審の判断
（１）相違点１について
ア　原査定の拒絶の理由に引用された特開平２−３１０９６４号公報（平成２年１２月２６日出願公開，以下「引用例２」という。）には，次の記載がある。
Ａ　「〔実施例〕
　以下，本発明の構成について，
フォールデットビットライン方式（折り返しビット線方式）を採用するＤＲＡＭ
　なお，実施例を説明するための
全図において，同一機能を有するものは同一符号
Ｂ　第２図を参照して，「第２図に示すように前記メモリセルＭはメモリセル選択用ＭＩＳＦＥＴＱＳと情報蓄積用容量素子Ｃとの直列回路で構成されている。
メモリセル選択用ＭＩＳＦＥＴＱ
Ｓ
はｎチャネル型ＭＩＳＦＥＴで構成
　
プリチャージ回路ＤＰ１は，プリチャージ信号線φ
ＰＣ
に夫々ゲート電極が接続された２個のプリチャージ用ＭＩＳＦＥＴＱ
ＰＣ
，同様にプリチャージ信号線φ
ＰＣ
にゲート電極が接続された短絡用ＭＩＳＦＥＴＱ
ＳＨ
で構成
短絡用ＭＩＳＦＥＴＱ
ＳＨ
はｎチャネル型ＭＩＳＦＥＴで構成
Ｃ　第２図，第３図，第４Ａ図及び第４Ｂ図を参照して，「次に，前記メモリセルＭ及び周辺回路の要部について，第３図（要部断面図），４Ａ図及び４Ｂ図（要部平面図）を用いて簡単に説明する。ここで，
第３図の左側が
メモリセルＭに対応
第３図の右側が
プリチャージ回路ＤＰ１のプリチャージ用ＭＩＳＦＥＴＱ
ＰＣ
に対応
Ｄ　第３図を参照して，「
メモリセルＭのメモリセル選択用ＭＩＳＦＥＴＱ
Ｓ
は，主に，ポテンシャルバリア領域５（チャネル形成領域），ゲート絶縁膜６，ゲート電極７，ソース領域及びドレイン領域である一対のｎ型半導体領域９で構成
Ｅ　第４Ａ図及び第４Ｂ図を参照して，「第４Ａ図及び
第４Ｂ図には
プリチャージ回路ＤＰ１のプリチャージ用ＭＩＳＦＥＴＱ
ＰＣ
及び短絡用ＭＩＳＦＥＴＱ
ＳＨ
示している
Ｆ　第４Ａ図及び第４Ｂ図を参照して，「また，図中，点線（…）で囲まれた領域は，フィールド絶縁膜３に囲まれた素子形成領域を示し，一点鎖線（−・−）は，ゲート電極７のパターンを示し実線（−）は，一層目配線層あるいは２層目配線層を示すＦＥＴＱＳと略同様の構造で構成されている。つまり，
プリチャージ用ＭＩＳＦＥＴＱ
ＰＣ
等は，ウエル領域２（チャネル形成領域），ゲート絶縁膜６，ゲート電極７，ソース領域及びドレイン領域である一対のｎ型半導体領域９及び一対のｎ
＋
型半導体領域２２で構成
L
D
D
　前記
プリチャージ用ＭＩＳＦＥＴＱ
ＰＣ
等の周辺回路のＭＩＳＦＥＴ上には，メモリセルアレイＭＡ１に延在するデータ線１８が引き伸ばされて延在
Ｇ　第３図，第４Ａ図及び第４Ｂ図を参照して，「
第３図の右側及び第４Ａ図及び第４Ｂ図に示す符号のうち，第３図の左側に示す符号と一致するものは，同一製造工程で形成
イ　これらの記載によれば，引用例２には，次の事項が開示されている。
ａ　上記アのＡ及びＢによれば，フォールデットビットライン方式（折り返しビット線方式）を採用するＤＲＡＭであり，メモリセル選択用ＭＩＳＦＥＴＱＳはｎチャネル型ＭＩＳＦＥＴで構成され，プリチャージ回路ＤＰ１は，プリチャージ信号線φＰＣに夫々ゲート電極が接続された２個のプリチャージ用ＭＩＳＦＥＴＱＰＣ，同様にプリチャージ信号線φＰＣにゲート電極が接続された短絡用ＭＩＳＦＥＴＱＳＨで構成され，短絡用ＭＩＳＦＥＴＱＳＨの夫々はｎチャネル型ＭＩＳＦＥＴで構成されていること。
ｂ　上記アのＣ，Ｄ及びＦによれば，第３図の左側がメモリセルＭに対応し，第３図の右側がプリチャージ回路ＤＰ１のプリチャージ用ＭＩＳＦＥＴＱＰＣに対応し，また，メモリセルＭの
メモリセル選択用ＭＩＳＦＥＴＱ
Ｓ
は
ゲート絶縁膜６，ゲート電極７，ソース領域及びドレイン領域である一対のｎ型半導体領域９
プリチャージ用ＭＩＳＦＥＴＱ
ＰＣ
等は
ゲート絶縁膜６，ゲート電極７，ソース領域及びドレイン領域である一対のｎ型半導体領域９及び一対のｎ
＋
型半導体領域２２
ｃ　上記アのＥ及びＦによれば，第４Ｂ図には，プリチャージ回路ＤＰ１のプリチャージ用ＭＩＳＦＥＴＱＰＣ及び短絡用ＭＩＳＦＥＴＱＳＨが示され，また，
プリチャージ用ＭＩＳＦＥＴＱ
ＰＣ
等の周辺回路のＭＩＳＦＥＴ上には
データ線１８が引き伸ばされて延在
ｄ　上記アのＧによれば，
第３図の右側
に示す符号のうち，第３図の左側に示す符号と一致するものは，同一製造工程で形成
ウ　そうすると，上記イのｂ，ｄ，及び第３図における左側のＭＩＳＦＥＴと右側のＭＩＳＦＥＴとの符号を参酌すると，引用例２において，「メモリセル選択用ＭＩＳＦＥＴＱＳ」と「プリチャージ用ＭＩＳＦＥＴＱＰＣ
等
等
　そして，上記イのｃによれば，「プリチャージ用ＭＩＳＦＥＴＱＰＣ
等
等
　したがって，短絡用ＭＩＳＦＥＴＱＳＨを，メモリセル選択用ＭＩＳＦＥＴＱＳと同一構成で，かつ，拡散層の形成がメモリセル選択用ＭＩＳＦＥＴＱＳと同一の工程で行われたトランジスタとすること，すなわち，補正発明における短絡回路が，セルトランジスタと同一構成で，かつ，拡散層の形成がセルトランジスタと同一の工程で行われるトランジスタから構成されることは，引用例２に記載されているように，半導体記憶装置の分野において従来行われている技術事項である。
エ　また，短絡回路が，メモリセルのトランジスタと同一構成であり，拡散層の形成がメモリセルのトランジスタと同一の工程で行われたトランジスタから構成されることは，例えば下記の周知例１又は２に記載されているように，半導体記憶装置の分野において従来周知の技術である。
オ　そうすると，引用発明の「ビット線対ＢＬａ・ＢＬｂ間を短絡する第２のイコライザ４」の「Ｎチャネル型ＭＯＳトランジスタ４ａ」に，引用例２に記載されている技術を適用して，第２のイコライザ４が，電荷転送用のＮチャネル型ＭＯＳトランジスタ１ｂと同一構成であり，拡散層の形成がＮチャネル型ＭＯＳトランジスタ１ｂと同一の工程で行われたＮチャネル型ＭＯＳトランジスタ４ａから構成されること，すなわち，補正発明のような，「短絡回路」が「前記セルトランジスタと同一構成で，かつ，拡散層の形成が前記セルトランジスタと同一の工程で行われるトランジスタから構成され」るようにすることは，当業者が容易に想到し得るものである。
　
・周知例１：原査定の拒絶の理由に引用された特開平７−１４２６０６号公報（平成７年６月２日出願公開）
ア　図１を参照して，「【００１３】
【実施例】以下，本発明の実施例を図面に基づいて詳細に説明する。図１は，本発明の第１の実施例を示す回路図である。図１に示すように，電荷を記憶するＭＯＳキャパシタＣ及びその電荷を転送するＭＯＳトランジスタＴｒからなる１トランジスタ型のメモリセル１０が，アレイ状に配列されてメモリセルアレイ２０を構成している。
【００１４】このメモリセルアレイ２０において，互いに隣り合う所定の２本のワード線，本例では
ワード線ＷＬ３，ＷＬ４間の２本のダミーワード線ＤＷＬ１，ＤＷＬ２に繋がっているメモリセル１１
ｎ
，１２
ｎ
（ｎ＝０，１，２，……）は，イコライズ用のダミーのメモリセル
【００１５】
例えば，メモリセル１１
１
とメモリセル１２
１
とが対をなし，この一対のメモリセル１１
１
，１２
１
相互間において，蓄積ノードＮ１，Ｎ２がショートされている。これにより，両メモリセル１１
１
，１２
１
のＭＯＳトランジスタがオンすることによってビット線対ＢＬ，ＢＬ
Ｂ
をショートするイコライズ回路が構成
イ　図２及び図３を参照して，「【００１６】図２は，一対のメモリセル１１１，１２１相互間において蓄積ノードＮ１，Ｎ２をショートする一例を示すレイアウト図である。また，図３に，その断面構造図を示す。本例におけるメモリセルは，スタック型メモリセルであり，ビット線ＢＬが蓄積電極２１下にあるシールデットビット線型と呼ばれるタイプのものである。この
スタック型メモリセルにおいて，ポリシリコンからなるワード線ＷＬ１，ＷＬ２，……と拡散層２２とからメモリ用トランジスタが，又ダミーワード線ＤＷＬ１，ＤＷＬ２と拡散層２２とからイコライズ用トランジスタがそれぞれ形成
ウ　上記ア及びイによれば，周知例１に記載された「メモリ用トランジスタ」，「イコライズ用トランジスタ」，「イコライズ回路」は，補正発明の「セルトランジスタ」，「トランジスタ」，「短絡回路」にそれぞれ対応するが，図３のトランジスタの構造を参酌すると，周知例１では，イコライズ回路が，メモリ用トランジスタと同一構成であり，拡散層２２の形成がメモリ用トランジスタと同一の工程で行われたイコライズ用トランジスタから構成されていることは，明らかである。
　
・周知例２：特開平８−３２１１７２号公報（平成８年１２月３日出願公開）
ア　図２を参照して，「【００２４】図２（ａ）は実施例に係るメモリセルＭＣ１〜ＭＣ４の等価回路を示したものであり，セルプレ−トＣＰとストレ−ジノ−ドＳＮとの間にキャパシタＣが介装されることなく直接接続され，トランスファ−ゲ−トとしてのトランジスタＴｒのゲ−トにプリチャ−ジ用ワ−ド線ＰＷｉが接続された状態を示している。図２（ｂ）は実施例に係るプレ−ナ型
メモリセルＭＣ１〜ＭＣ４
ＢＬｉはビット線
イ　図１を参照して，「【００３２】以上説明したように実施例に係るＤＲＡＭ１００にあっては，メモリアレイ１３０の中程と，ビット線イコライズ回路４３３が配置されているのと反対側の端に，それぞれビット線プリチャ−ジ回路１１１，ビット線プリチャ−ジ回路１１２が配設されているので，従来のＤＲＡＭ４００の場合に比べてビット線対ＢＬｉ，＊ＢＬｉをプリチャ−ジイコライズするのに要する時間を短縮することができる。また，
ビット線プリチャ−ジ回路１１１及びビット線プリチャ−ジ回路１１２はメモリアレイ１３０を構成するメモリセルであって通常の１トランジスタ，１キャパシタ型のメモリセルと同じ大きさのメモリセルＭＣ１・ＭＣ２，ＭＣ３・ＭＣ４で構成
ウ　上記ア及びイによれば，周知例２に記載された，通常の「メモリセル」の「トランジスタ」，「メモリセルＭＣ１・ＭＣ２，ＭＣ３・ＭＣ４」の「トランジスタ」，「ビット線プリチャ−ジ回路１１１，ビット線プリチャ−ジ回路１１２」は，補正発明の「セルトランジスタ」，「トランジスタ」，「短絡回路」にそれぞれ対応するが，ビット線プリチャ−ジ回路１１１及びビット線プリチャ−ジ回路１１２はメモリアレイ１３０を構成するメモリセルであって，通常の１トランジスタ，１キャパシタ型のメモリセルと同じ大きさのメモリセルＭＣ１・ＭＣ２，ＭＣ３・ＭＣ４で構成されているのであるから，図２（ｃ）における２つのトランジスタの構造を参酌すると，周知例２では，ビット線プリチャ−ジ回路１１１及びビット線プリチャ−ジ回路１１２が，通常のメモリセルのトランジスタと同一構成であり，ｎ型拡散層の形成が通常のメモリセルのトランジスタと同一の工程で行われたメモリセルＭＣ１・ＭＣ２，ＭＣ３・ＭＣ４のトランジスタから構成されていることは，明らかである。
　
（２）相違点２について
ア　本願の出願当初の明細書又は図面（以下「本願当初明細書等」という。）に，補正発明の「前記トランジスタは，」「前記１対のビット線の一方の端部にビット線コンタクトによりソース又はドレインが接続され，　前記セルトランジスタは，前記１対のビット線の前記一方の端部に前記ビット線コンタクトによりソース又はドレインが接続される」構成については，図２及び図７とともに，次の記載のみがある。
「【００４４】なお，信号線ＳＬ０には，リセット回路１２のトランジスタをスイッチングするためにゲートに供給されるビット線リセット信号ＢＲＳが供給される。図２に本発明の第１実施例の短絡回路のレイアウト図を示す。
短絡回路２００は
例えば
ビット線ＢＬＸの最先端に形成されるセルトランジスタＱ０ＸのビットコンタクトＢＣ０Ｘの先端にワード線ＷＬ２と平行に信号線ＳＬ
０
を形成するとともに，拡散層２１０を形成することによりトランジスタＱ
１００
を形成
「【００５８】図５に本発明の第２実施例（審決注：「図５に本発明の第２実施例」は「図７に本発明の第３実施例」の誤記である。）の要部のレイアウト図を示す。本実施例では，ビット線ＢＬＸ，ＢＬＺの先端にワード線ＷＬ１，ＷＬ２に平行に信号線ＳＬ２０，ＳＬ２１，及び，基準電位線ＳＬ２２が形成される。
トランジスタＱ
３００
は
ビット線ＢＬＸの最先端に形成されるセルトランジスタＱ０ＸのビットコンタクトＢＣ０Ｘの先端にワード線ＷＬ２と平行に信号線ＳＬ
２０
を形成するとともに，拡散層６１０を配置することにより形成
　これらの記載によれば，本願当初明細書等には，補正発明の「前記トランジスタは，」「前記１対のビット線の一方の端部にビット線コンタクトによりソース又はドレインが接続され，　前記セルトランジスタは，前記１対のビット線の前記一方の端部に前記ビット線コンタクトによりソース又はドレインが接続される」構成について，特別な技術的意義の開示はなく，単に図２の第１の実施例と図７の第３の実施例として例示されているにすぎない。
イ　ここで，隣接する２つのトランジスタのソース又はドレインが，共有された１つのコンタクトにより接続されることは，例えば前示の周知例２のア，イ及び図２（ｃ），下記の周知例３又は４に記載されているように，半導体記憶装置の分野において従来周知の技術である。（前示の周知例２には，隣接する２つのトランジスタＴｒ（図２（ｃ）の左側の通常のメモリセルのトランジスタＴｒと，右側のビット線プリチャージ回路（補正発明の「短絡回路」に相当）を構成するメモリセルＭＣ１〜ＭＣ４のトランジスタＴｒ）のｎ型拡散層（すなわち，ソース又はドレイン）が，共有された１つのビット線ＢＬｉのコンタクトにより接続されていることが開示されている。）
ウ　したがって，引用発明の「Ｎチャネル型ＭＯＳトランジスタ４ａのソース又はドレインが，ビット線ＢＬａの他端に接続され，」「Ｎチャネル型ＭＯＳトランジスタ１ｂのソース又はドレインが，ビット線ＢＬａの他端に接続されている」構成に，隣接する２つのトランジスタのソース又はドレインが，共有された１つのコンタクトにより接続されるという半導体記憶装置における従来周知の技術を適用し，Ｎチャネル型ＭＯＳトランジスタ４ａのソース又はドレインが，ビット線ＢＬａの他端にビット線コンタクトにより接続され，Ｎチャネル型ＭＯＳトランジスタ１ｂのソース又はドレインが，ビット線ＢＬａの他端に前記ビット線コンタクトにより接続されている構成，すなわち，補正発明の「前記トランジスタは，」「前記１対のビット線の一方の端部にビット線コンタクトによりソース又はドレインが接続され，　前記セルトランジスタは，前記１対のビット線の前記一方の端部に前記ビット線コンタクトによりソース又はドレインが接続される」構成とすることは，当業者が容易になし得るものである。
　
・周知例３：特開平４−２１１１２０号公報（平成４年８月３日出願公開）
ア　図１を参照して，「【００２５】
【実施例】
（実施例１）
図１は本発明の第１の実施例におけるコンタクトの形成方法を示す工程断面図である。以下図１を用いて本実施例のコンタクトの形成方法をＤＲＡＭの製造方法に適用した場合について説明する。
【００２６】図１ａでは，周知の技術を用いて半導体基板２上にゲート酸化膜１，サイドフォールスペーサ５と上層膜８からなる第１の絶縁膜（第１のＨＴＯ）が被覆されたゲート電極４，ソース・ドレイン領域６からなるＭＯＳトランジスタを形成する。ここでゲート酸化膜１，ゲート電極４となる多結晶シリコン膜，第１のＨＴＯ８の膜厚をそれぞれ１６ｎｍ，２５０ｎｍ，２５０ｎｍとしている。
【００２７】２つのＭＯＳトランジスタの各々のゲート電極４は，互いに０．９μｍ程度離れている。これらのゲート電極４に挟まれる領域に位置する
ソース・ドレイン領域６は，２つのＭＯＳトランジスタに共有
イ　図１を参照して，「【００３４】続いて図１ｄでは，レジストパターン３をマスクにして第２のＨＴＯ９，窒化珪素膜１０を異方性エッチングで除去し，
ＭＯＳトランジスタの共用するソース・ドレイン領域６に至るコンタクト窓７を形成
【００３５】レジストパターン３を除去後，図１ｅでは，窒素雰囲気中９００度Ｃ，６０分の熱処理によりＢＰＳＧ膜１１をフローして平坦化した後，熱処理によって露出したソース・ドレイン６に生成された酸化膜を再度異方性ドライエッチングにより除去する。その後，多結晶シリコン１２ａ及びチタンシリサイド１２ｂよりなる
第１の導電層（ビット線）１２を形成
コンタクト窓７
ウ　上記ア，イ，及び図１によれば，周知例３には，隣接する２つのＭＯＳトランジスタのソース・ドレイン領域６が，共有された１つのビット線１２のコンタクトにより接続されていることが開示されている。
　
・周知例４：特開平３−３５４９０号公報（平成３年２月１５日出願公開）
ア　第１図及び第２図を参照して，「第１図は，一実施例のＤＲＡＭの要部構成を等価回路で示し，第２図はその具体的なレイアウトを示す。図では，ＭＯＳトランジスタＱ３１，Ｑ３２からなるビット線センスアンプＳＡとこれに接続される一対のビット線ＢＬ，／ＢＬ，これらの
ビット線対ＢＬ，／ＢＬに設けられるＭＯＳトランジスタＱ２１〜Ｑ２３からなるイコライズ回路
イ　第２図において，イコライズ回路を構成するＭＯＳトランジスタＱ２１〜Ｑ２３のレイアウトを参酌すると，隣接する２つのＭＯＳトランジスタＱ２１とＱ２３のソース・ドレインを構成するｎ＋領域が，共有された１つのビット線ＢＬのコンタクトにより接続され，また，隣接する２つのＭＯＳトランジスタＱ２２とＱ２３のソース・ドレインを構成するｎ＋領域が，共有された１つのビット線／ＢＬのコンタクトにより接続されていることが図示されている。
　
（３）以上のとおり，補正発明は，従来周知の技術を勘案することにより，引用発明及び引用例２に記載されている技術に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
４−５　独立特許要件についてのまとめ
　以上のとおりであるから，本件補正は，本件補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであり，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しない。
　
５　本件補正についてのむすび
　以上検討したとおり，本件補正は，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないので，特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明について
１　本願発明
　平成１９年１２月２７日付けの手続補正は，上記のとおり却下されたので，本願の請求項１〜４に係る発明は，平成１８年７月２０日付けの手続補正により補正された明細書及び図面の記載からみて，その特許請求の範囲の請求項１〜４に記載された事項により特定されるものであり，その内の請求項１に係る発明（以下「本願発明」という。）は，次のとおりのものと認める。
「【請求項１】情報を記憶するキャパシタと，該キャパシタに接続され，該キャパシタの接続を制御するセルトランジスタと，該セルトランジスタを介して該キャパシタと接続され，該キャパシタにアクセスする１対のビット線と，該セルトランジスタに接続され，該セルトランジスタのスイッチングを制御し，該キャパシタを選択するワード線と，該１対のビット線の一端に接続され，該１対のビット線の電位差を検出するセンスアンプと，該センスアンプの他端に接続され，該１対のビット線を基準電位にリセットするリセット回路とを有する半導体記憶装置において，
　前記ビット線の他端に前記ワード線と平行に形成され，前記１対のビット線を前記基準電位にリセットする制御を行う制御信号が供給される制御線と，
　前記１対のビット線の前記センスアンプが接続された側とは反対側の端部に，前記セルトランジスタと同一構成で，かつ，拡散層の形成が前記セルトランジスタと同一の工程で行われるトランジスタから構成され，前記制御線に供給される前記制御信号に応じて前記１対のビット線を短絡させる短絡回路とを有し，
　前記トランジスタは，前記制御線にゲートが接続され，前記１対のビット線の一方の端部にドレインが接続され，他方の端部にソースが接続されることを特徴とする半導体記憶装置。」
　なお，本件補正前の請求項１には，「該容量」（２箇所）と記載されているが，これが「該キャパシタ」の誤記であることは文脈上明らかであるから，本願発明を上記のように認定した。
　
２　引用発明
　引用発明は，上記第２，４−２（８）で認定したとおりのものである。
　
３　対比・判断
 　上記第２，３で検討したように，本件補正後の請求項１は，本件補正前の請求項１を限定したものである。逆に言えば，本件補正前の請求項１に係る発明（本願発明に対応）は，本件補正後の請求項１に係る発明（補正発明に対応）から，このような限定をなくしたものである。
　そうすると，本願発明の構成要件をすべて含み，これをより限定したものである補正発明が，前記第２，４において検討したとおり，従来周知の技術を勘案することにより，引用発明及び引用例２に記載されている技術に基づいて当業者が容易に発明をすることができたものであるから，本願発明も，同様の理由により，当業者が容易に発明をすることができたものということができる。
　
４　まとめ
　以上検討したとおり，本願発明は，従来周知の技術を勘案することにより，引用発明及び引用例２に記載されている技術に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
第４　むすび
　以上のとおりであるから，本願は，他の請求項に係る発明について検討するまでもなく，拒絶すべきものである。
　よって，結論のとおり審決する。