(57)【特許請求の範囲】
【請求項１】
直列接続されたスピン注入型のＭＴＪ素子と選択用のＭＯＳトランジスタとの直列回路が並列に接続されて構成され、一端がビット線に接続されている、不揮発性記憶部と検索用演算部とが一体化した比較演算回路部と、
該比較演算回路部における各ＭＴＪ素子に接続され、各ＭＴＪ素子への書き込みを行うトランジスタと、
該比較演算回路部の他端に一端が接続され、前記比較演算回路部に電流を供給する電流源トランジスタと、
該比較演算回路部の前記他端とマッチラインとの間に接続されたダイオードと
を備えた不揮発ＴＣＡＭセル。
【請求項２】
第１の接続点に一端を接続されるとともにそれぞれのゲートが第１及び第２のサーチラインに接続された選択用の第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタと、該第１ＭＯＳトランジスタ及び該第２ＭＯＳトランジスタの他端にそれぞれその一端が接続され、その他端がビットラインに接続されている第２の接続点に接続されたスピン注入型の第１のＭＴＪ素子及び第２のＭＴＪ素子と、該第１のＭＴＪ素子及び該第２のＭＴＪ素子のそれぞれの一端に接続されるとともにそのゲートがそれぞれワードラインに接続された、ＭＴＪ素子への書き込みを行う第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタと、該第１の接続点に一端が接続された電流源トランジスタと、該第１の接続点とマッチラインとの間に接続されたダイオードとを備えた不揮発ＴＣＡＭセル。
【請求項３】
上記各選択用のＭＯＳトランジスタは、各ＭＴＪ素子への書き込みを行うトランジスタをそれぞれ兼用していることを特徴とする請求項１に記載の不揮発ＴＣＡＭセル。
【請求項４】
第１の接続点に一端を接続されるとともにそれぞれのゲートが第１及び第２のサーチラインに接続された選択用の第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタと、該第１ＭＯＳトランジスタ及び該第２ＭＯＳトランジスタの他端にそれぞれその一端が接続され、その他端がビットライン又はＧＮＤに接続されている第２の接続点に接続されたスピン注入型の第１のＭＴＪ素子及び第２のＭＴＪ素子と、該第１の接続点に接続された電流源トランジスタと、該第１の接続点とマッチラインとの間に配置されたダイオードとを備えた不揮発ＴＣＡＭセルであって、上記各選択用の第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、各ＭＴＪ素子への書き込みを行うトランジスタをそれぞれ兼用していることを特徴とする不揮発ＴＣＡＭセル。
【請求項５】
上記ダイオードは、ドレインとゲートがマッチラインに接続されたｎチャンネルＭＯＳトランジスタであることを特徴とする請求項１ないし４のいずれか１項に記載の不揮発ＴＣＡＭセル。
【請求項６】
上記電流源トランジスタは、ＶＤＤと第１の接続点との間に配置されたｐチャンネルＭＯＳトランジスタであることを特徴とする請求項１ないし５のいずれか１項に記載の不揮発ＴＣＡＭセル。
【請求項７】
マッチラインに並列接続した複数個の請求項１ないし６のいずれか１項に記載の不揮発ＴＣＡＭセルと、マッチラインの充電・放電を制御するＰｒｅｃｈａｒｇｅ／Ｅｖａｌｕａｔｅコントローラと、センスアンプ及び書込みコントローラとを備えた不揮発ＴＣＡＭワード回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発機能メモリ装置、特にＭＴＪ素子を用いた完全並列形の不揮発ＴＣＡＭセル及び不揮発ＴＣＡＭワード回路に関する。
【背景技術】
【０００２】
現代のネットワーク社会を支える重要な技術の１つであるパターンマッチング技術を実現する専用ハードウェアエンジンとして、機能メモリ装置を活用する方法が知られている。この機能メモリ装置の代表例として、Ｔｅｒｎａｒｙ  Ｃｏｎｔｅｎｔ−Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ  （ＴＣＡＭ：三値連想メモリ）が注目されている。
ＴＣＡＭは、記憶されているデータと入力されたデータを並列に検索できるため、非常に高速な検索が可能である。また、通常の“０”、“１”に加え、“Ｄｏｎ’ｔ−ｃａｒｅ（Ｘ）”の３つの記憶状態を定義することにより、マスク検索機能を実現している。このように検索の高速性・柔軟性を兼ね備えたＴＣＡＭは、ネットワークルータ、ウイルス検索、画像・音声認識など様々な分野への応用が可能である（特許文献１〜３、非特許文献１〜２参照）。
【０００３】
ＴＣＡＭは、優れた特長を持つ一方で、面積及び消費電力の点で問題がある。従来のＣＭＯＳ構成によるＴＣＡＭセルは、２つのＳＲＡＭセル回路と比較回路から構成されており、１セル当たり少なくとも１２トランジスタが必要となるため（非特許文献３参照）、ＴＣＡＭの高密度化が困難である。さらに、近年の半導体プロセスの微細化に伴い、リーク電流による静的消費電力の増大がＴＣＡＭにおいても問題となっており（非特許文献４参照）、ＴＣＡＭの高密度化と静的消費電力の削減を達成しうる回路技術の確立が重要である。
【０００４】
本発明者らは、不揮発記憶素子の１つであるＭａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ（ＭＴＪ）素子の特性を活用した２Ｔ−２ＭＴＪ形不揮発ＴＣＡＭセルに基づくビットシリアル形ＴＣＡＭを提案している（非特許文献５〜６参照）。
ＭＴＪ素子は、ＣＭＯＳプロセスと同程度の微細加工が可能であることに加え、トランジスタ上層に積層配置が可能である点や、記憶機能と論理演算機能を一体化できる点で、ハードウェアのコンパクト化に有効な素子である（非特許文献７〜８参照）。また、素子の不揮発記憶機能を活用することで、記憶情報を保持したまま非稼働時の電源供給を遮断することができ、リーク電流に伴う静的消費電力を完全にカットすることが可能である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２７２３８６号公報
【特許文献２】特開２００７−３１７３４２号公報
【特許文献３】特開２００８−１９２２１８号公報
【非特許文献】
【０００６】
【非特許文献１】C.-C. Wang、 C.-J. Cheng、 T.-F. Chen、 and J.-S. Wang、 “An Adaptively Dividable Dual-Port BiTCAM for Virus-Detection Processors in Mobile Devices”、 IEEE Journal of Solid-State Circuits、 vol. 44、 no. 5、 pp. 1571-1581、 May 2009.
【非特許文献２】K. Pagiamtzis、 and A. Sheikholeslami、 “Content-Addressable Memory (CAM) Circuits and Architectures: A Tutorial and Survey、” IEEE Journal of Solid-State Circuits、 vol. 41、 no. 3、 Mar. 2006.
【非特許文献３】I. Arsovski、 T. Chandler、 and A. Sheikholeslami、 “A Ternary Content-Addressable Memory (TCAM) Based on 4T Static Storage and Including a Current-Race Sensing Scheme、” IEEE Journal of Solid-State Circuits、 vol. 38、 no. 1、 Jan. 2003.
【非特許文献４】D. Kudithipudi、 and E. John、 “On Estimation of Static Power-Performance in TCAM、” Midwest Symposium on Circuits and Systems、 pp. 783-786、 Aug. 2008.
【非特許文献５】S. Matsunaga、 K. Hiyama、 A. Matsumoto、 S. Ikeda、 H. Hasegawa、 K. Miura、 J. Hayakawa、 T. Endoh、 H. Ohno、 and T. Hanyu、 “Standby-Power-Free Compact Ternary Content-Addressable Memory Cell Chip Using Magnetic Tunnel Junction Devices、” Applied Physics Express、 vol. 2、 no. 2、 pp. 023004-1〜023004-3、 Feb. 2009.
【非特許文献６】S. Matsunaga、 M. Natsui、 K. Hiyama、 T. Endoh、 H. Ohno、 and T. Hanyu、 “Fine-Grained Power-Gating Scheme of a Metal-Oxide-Semiconductor and Magnetic-Tunnel-Junction-Hybrid Bit-Serial Ternary Content-Addressable Memory、” Japanese Journal of Applied Physics、 vol. 49、 no. 4、 pp. 04DM05-1〜04DM05-5、 Apr. 2010.
【非特許文献７】S.Ikeda、 J.Hayakawa、 Young Min Lee、 F.Matsukura、 Y.Ohno、 T.Hanyu、 and H.Ohno、 “Magnetic Tunnel Junctions for Spintronic Memories and Beyond、” IEEE Trans. Electron Devices、 vol. 54、 no. 5、 pp. 991-1002、 May 2007.
【非特許文献８】S. Ikeda、 K. Miura、 H. Yamamoto、 K. Mizunuma、 H. D. Gan、 M. Endo、 S. Kanai、 J. Hayakawa、 F. Matsukura、 and H. Ohno、 “A perpendicular-anisotropy CoFeB-MgO magnetic tunnel junction、” NATURE MATERIALS、 Jul. 11、 2010 (Published online).
【非特許文献９】S. Matsunaga、 J. Hayakawa、 S. Ikeda、 K. Miura、 H. Hasegawa、 T. Endoh、 H. Ohno、 and T. Hanyu、 “Fabrication of a Nonvolatile Full Adder Based on Logic-in-Memory Architecture Using Magnetic Tunnel Junctions、” Applied Physics Express、 vol. 1、 no. 9、 pp. 091301-1〜091301-3、 Aug. 2008.
【非特許文献１０】D. Suzuki、 M. Natsui、 S. Ikeda、 H. Hasegawa、 K. Miura、 J. Hayakawa、 T. Endoh、 H. Ohno、 and T. Hanyu、 “Fabrication of a Nonvolatile Lookup-Table Circuit Chip Using Magneto/Semiconductor-Hybrid Structure for an Immediate-Power-Up Field Programmable Gate Array、” IEEE Symp. VLSI Circuits、 Dig. Tech. Papers、 pp. 80-81、 Jun. 2009.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＭＴＪ素子の特長を利用することにより、非常にコンパクトかつ低消費電力な不揮発ＴＣＡＭセルが得られているが、既提案の不揮発ＴＣＡＭセルはその動作原理により多ビット並列動作が困難であった。
本発明は、既提案の不揮発ＴＣＡＭセルのコンパクト性及び低消費電力を保ちつつ、完全並列動作を可能にした不揮発ＴＣＡＭセル及び不揮発ＴＣＡＭワード回路を得ることを課題とする。
【課題を解決するための手段】
【０００８】
課題を解決するための手段は、次のとおりである。
（１）直列接続されたスピン注入型のＭＴＪ素子と選択用のＭＯＳトランジスタとの直列回路が並列に接続されて構成され、一端がビット線に接続されている、不揮発性記憶部と検索用演算部とが一体化した比較演算回路部と、該比較演算回路部における各ＭＴＪ素子に接続され、各ＭＴＪ素子への書き込みを行うトランジスタと、該比較演算回路部の他端に一端が接続され、前記比較演算回路部に電流を供給する電流源トランジスタと、該比較演算回路部の前記他端とマッチラインとの間に接続されたダイオードとを備えた不揮発ＴＣＡＭセル。
（２）第１の接続点に一端を接続されるとともにそれぞれのゲートが第１及び第２のサーチラインに接続された選択用の第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタと、該第１ＭＯＳトランジスタ及び該第２ＭＯＳトランジスタの他端にそれぞれその一端が接続され、その他端がビットラインに接続されている第２の接続点に接続されたスピン注入型の第１のＭＴＪ素子及び第２のＭＴＪ素子と、該第１のＭＴＪ素子及び該第２のＭＴＪ素子のそれぞれの一端に接続されるとともにそのゲートがそれぞれワードラインに接続された、ＭＴＪ素子への書き込みを行う第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタと、該第１の接続点に一端が接続された電流源トランジスタと、該第１の接続点とマッチラインとの間に接続されたダイオードとを備えた不揮発ＴＣＡＭセル。
（３）上記各選択用のＭＯＳトランジスタは、各ＭＴＪ素子への書き込みを行うトランジスタをそれぞれ兼用していることを特徴とする（１）に記載の不揮発ＴＣＡＭセル。
（４）第１の接続点に一端を接続されるとともにそれぞれのゲートが第１及び第２のサーチラインに接続された選択用の第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタと、該第１ＭＯＳトランジスタ及び該第２ＭＯＳトランジスタの他端にそれぞれその一端が接続され、その他端がビットライン又はＧＮＤに接続されている第２の接続点に接続されたスピン注入型の第１のＭＴＪ素子及び第２のＭＴＪ素子と、該第１の接続点に接続された電流源トランジスタと、該第１の接続点とマッチラインとの間に配置されたダイオードとを備えた不揮発ＴＣＡＭセルであって、上記各選択用の第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、各ＭＴＪ素子への書き込みを行うトランジスタをそれぞれ兼用していることを特徴とする不揮発ＴＣＡＭセル。
（５）上記ダイオードは、ドレインとゲートがマッチラインに接続されたｎチャンネルＭＯＳトランジスタであることを特徴とする（１）ないし（４）のいずれかに記載の不揮発ＴＣＡＭセル。
（６）上記電流源トランジスタは、ＶＤＤと第１の接続点との間に配置されたｐチャンネルＭＯＳトランジスタであることを特徴とする（１）ないし（５）のいずれかに記載の不揮発ＴＣＡＭセル。
（７）マッチラインに並列接続した複数個の（１）ないし（６）のいずれかに記載の不揮発ＴＣＡＭセルと、マッチラインの充電・放電を制御するＰｒｅｃｈａｒｇｅ／Ｅｖａｌｕａｔｅコントローラと、センスアンプ及び書込みコントローラとを備えた不揮発ＴＣＡＭワード回路。
【発明の効果】
【０００９】
本発明によれば、既提案の不揮発ＴＣＡＭセルに最小限の素子追加を行うことで、回路のコンパクト性及び低消費電力性を保ちつつ、完全並列動作を可能にした不揮発ＴＣＡＭセルを得ることができる。
すなわち、本発明によれば、不揮発ＴＣＡＭセルを並列に複数動作させた際の振幅の減衰を抑え、不揮発ＴＣＡＭセルの出力振幅をそのままマッチラインに伝達することが可能である。
さらに、本発明によれば、磁気抵抗比の小さなＭＴＪ素子を多数並列に接続しても、電圧振幅の減少を抑制し、１０２４ビット以上の並列検索を可能とする不揮発ＴＣＡＭワード回路を得ることができる。
【図面の簡単な説明】
【００１０】
【図１】完全並列形ＴＣＡＭの全体構造
【図２】ＭＴＪ素子：（ａ）素子構造、（ｂ）断面図、（ｃ）Ｒ−Ｉ特性、（ｄ）回路記号
【図３】６Ｔ−２ＭＴＪ形不揮発ＴＣＡＭセル：（ａ）セル回路図、（ｂ）真理値表
【図４】ＴＣＡＭワード回路
【図５】ワード回路の動作：（ａ）Ｐｒｅｃｈａｒｇｅフェーズ、（ｂ）Ｅｖａｌｕａｔｅフェーズ、（ｃ）マッチライン波形
【図６】ダイオード接続ＭＯＳトランジスタの特性
【図７】マッチラインの動作波形
【図８】ワード長−マッチライン振幅特性
【図９】ワード回路におけるダイオード接続ＭＯＳトランジスタの等価回路モデル：（ａ）トランジスタ回路図、（ｂ）線形抵抗モデルによる表現
【図１０】４Ｔ−２ＭＴＪ形不揮発ＴＣＡＭセル
【発明を実施するための形態】
【００１１】
（完全並列形不揮発ＴＣＡＭ）
完全並列形の不揮発ＴＣＡＭの全体構造を図１に示す。
不揮発ＴＣＡＭは、比較演算を行う不揮発ＴＣＡＭセルをアレイ状に配置し、これらをマッチラインで接続することでワード回路を構成し、記憶されているワードと入力されたワードとの比較演算を行うものである。
【００１２】
完全並列形の不揮発ＴＣＡＭでは入力ワードをすべてのワード回路に一斉に入力し、並列に動作させることで記憶データと入力データとの一致・不一致の結果を出力する。ワード回路を構成するすべての不揮発ＴＣＡＭセルも並列に動作し、ワード内の全ビットが一斉に比較演算を行う。このように、完全並列形の不揮発ＴＣＡＭは、ビット並列・ワード並列で比較演算を行うことが可能であるため、非常に高速な検索機能を実現できる。
【００１３】
（ＭＴＪ素子）
不揮発ＴＣＡＭに用いるＭＴＪ素子の構造を、図２（ａ）に示す。
ＭＴＪ素子は、自由層、固定層と呼ばれる２つの磁性体層と、これらに挟まれたトンネル障壁によって構成される。記憶データは自由層の磁化方向が固定層の磁化方向に対して平行であるか、反平行であるかによって定義される。互いの磁化方向が平行である場合、ＭＴＪ素子の電気抵抗は低くなり（ＲＰ）、磁化方向が反平行である場合、ＭＴＪ素子は高抵抗（ＲＡＰ）となる。
これらの状態は電源を遮断しても保存されるため、記憶データは不揮発である。
【００１４】
さらに、ＭＴＪ素子は、図２（ｂ）に示すようにトランジスタの上部に積層することが可能であり、記憶素子の面積オーバーヘッドを大幅に削減することができる。また、従来の不揮発記憶素子と比較して、高い書換え耐性、低電力書込み、ＣＭＯＳプロセスとの親和性などの優れた特長を持っており、次世代の不揮発記憶素子として非常に有用である。
【００１５】
ＭＴＪ素子へのデータの書込みは、素子に一定値以上の電流を流すことで自由層の磁化を反転させるスピン注入磁化反転現象により行われる。ＭＴＪ素子の自由層側から固定層側へ電流を流すことで、自由層の磁化は固定層と同じ向き（平行）になり、ＭＴＪ素子は低抵抗となる。
【００１６】
一方、電流を固定層側から自由層側に流すことで、自由層の磁化方向は固定層と反対の向き（反平行）になり、ＭＴＪ素子は高抵抗となる。図２（ｃ）に示すように、ＭＴＪ素子のＲ−Ｉ特性はヒステリシスを有しているため、電流の印加が無くなっても磁化方向はそのまま保持される。
【００１７】
ＭＴＪ素子は、磁化の状態によって電気抵抗が変化するという特徴を有するため、その抵抗の変化を利用した擬似的なスイッチング素子として用いることができる。ＭＴＪ素子は低抵抗状態（ＲＰ）と高抵抗状態（ＲＡＰ）の２つの状態をとるが、それぞれを論理値の“１”と“０”が記憶された状態と定義することで、図２（ｄ）のように、記憶状態によって電気抵抗が変化する可変抵抗素子とみなすことができる。
【００１８】
ＭＯＳトランジスタが、ゲート端子の電位によってオン・オフ（抵抗値が変化）するスイッチング素子であるのに対し、ＭＴＪ素子も記憶データによって抵抗が変化する擬似的なスイッチング素子と考えられ、不揮発ＴＣＡＭセルのように記憶データと入力データ間の論理演算を行うような回路では、スイッチング素子とそれを制御する記憶素子をＭＴＪ素子単体で置き換えることが可能となる（非特許文献９〜１０参照）。したがって、ＭＴＪ素子を用いて不揮発ＴＣＡＭセルを構成することで、記憶機能のみならず、比較演算回路の一部も置き換えることが可能となり、高密度な不揮発ＴＣＡＭが実現できる。
【００１９】
（本発明に係る不揮発ＴＣＡＭセル）
図３に、本発明に係る６Ｔ−２ＭＴＪ形の不揮発ＴＣＡＭセルの回路図とその真理値表を示す。
図３中に点線で囲んだ不揮発ＴＣＡＭセルの比較演算回路部は、既提案の２Ｔ−２ＭＴＪ形の不揮発ＴＣＡＭセルのものと同じ構成である。２Ｔ−２ＭＴＪ構成の不揮発ＴＣＡＭセルでは、前述のＭＴＪ素子の特性を活用し比較演算回路と記憶機能を一体化することにより、不揮発化とコンパクト化が達成されていた。その反面、複数のセルを並列に動作させるとマッチライン（ＭＬ）の振幅が大きく減衰してしまうため、多ビット並列動作が困難であった。
【００２０】
したがって、コンパクトかつ完全並列動作が可能な不揮発ＴＣＡＭを実現するためには、マッチラインの電圧振幅を確保する機構を、最小限の素子追加で実現する必要がある。本発明に係る不揮発ＴＣＡＭセルは、ｐチャンネルＭＯＳ電流源による負荷とダイオード（ダイオード接続ｎチャンネルＭＯＳトランジスタ）をセル内部に組み込むことで、多ビット並列動作の実現を図っている。
【００２１】
ＴＣＡＭセルは、“０”、“１”、“Ｘ（Ｄｏｎ’ｔ−ｃａｒｅ）”の３つの記憶状態を持っているため、図３（ｂ）のように、“ｂ１”と“ｂ２”の２ビットの２値データとして表される。各ＭＴＪ素子へのデータ書込みは、書込みトランジスタＭＷ１及びＭＷ２によって制御される。該当するワードライン（ＷＬ＿Ａ又はＷＬ＿Ｂ）によってこれらの書込みトランジスタを駆動し、ビットライン（ＢＬ及び＿ＢＬ）からＭＴＪ素子に電流を流すことで、書込みを行う。
【００２２】
ＴＣＡＭセルにおける検索結果に対応するＶＲｅｓｕｌｔの電位は、比較演算回路部の抵抗値によって決定される。記憶データと入力データが一致している場合、もしくは“Ｘ”が記憶されている場合、比較演算回路部は高抵抗状態となる。一方、記憶データと入力データが不一致である場合は、比較演算回路部は低抵抗状態となる。この抵抗値をｐチャンネルＭＯＳ電流源ＭＣＳの電流によってＶＲｅｓｕｌｔの電位に変換する。
【００２３】
すなわち、一致の場合、ＶＲｅｓｕｌｔは高電位（ＶＲｅｓｕｌｔ−ｈｉｇｈ）となり、不一致の場合は低電位（ＶＲｅｓｕｌｔ−ｌｏｗ）となる。ＴＣＡＭワード回路はこのセルをマッチラインに並列に複数接続して、全ビット一斉に動作させることで、入力ワードと記憶ワードが完全に一致しているか、そうでないかを検出する。
【００２４】
（本発明に係る不揮発ＴＣＡＭワード回路）
図４に、本発明に係る不揮発ＴＣＡＭワード回路の構成を示す。
本発明に係る完全並列形不揮発ＴＣＡＭワード回路は、マッチラインに並列接続した１次元セルアレイ、マッチラインの充電・放電を制御するＰｒｅｃｈａｒｇｅ／Ｅｖａｌｕａｔｅコントローラ、センスアンプ（ＳＡ）、書込みコントローラによって構成される。
【００２５】
セルアレイにおけるＭＴＪ素子への書込みは、クロック信号とサーチライン信号を遮断し、書込みイネーブル信号ＷＥを与えた状態で、ＭＴＪ素子ごとにワードラインとビットラインを駆動し逐次的に書込みを行う。本ワード回路は、マッチラインに電荷を充電するＰｒｅｃｈａｒｇｅフェーズと、マッチラインの電荷を放電しながら入力データと記憶データの比較演算を行うＥｖａｌｕａｔｅフェーズの２つのフェーズで動作する。
【００２６】
図５にそれぞれのフェーズにおけるワード回路の動作とマッチラインの電位の変化を示す。Ｐｒｅｃｈａｒｇｅフェーズでは、各セルの比較演算回路部におけるトランジスタＭＣ１、ＭＣ２、及びＰｒｅｃｈａｒｇｅ／Ｅｖａｌｕａｔｅコントローラ部のトランジスタＭＤＣをカットオフ状態にして、マッチラインを電源電圧ＶＤＤのレベルにまで充電する。Ｅｖａｌｕａｔｅフェーズでは、サーチライン（ＳＬ及び＿ＳＬ）に入力を与えることで、各セルにおけるＭＣ１又はＭＣ２のどちらか一方をオン状態にして、比較演算回路の電流パスを選択し、セルを通じてマッチラインの電荷をＧＮＤへ放電することで比較演算を行う。
【００２７】
マッチラインの放電は、ＴＣＡＭセルのダイオード接続ｎチャンネルＭＯＳトランジスタＭＤによって制御され、マッチラインの電位とセルの比較演算回路部の出力電圧ＶＲｅｓｕｌｔの間の大小関係により、セルごとに独立して自動的に放電・遮断の切り替えが行われる。
図５（ｃ）に示すように、Ｅｖａｌｕａｔｅフェーズにおけるマッチラインの電位は入力データと記憶データが完全に一致している場合ＶＲｅｓｕｌｔ−ｈｉｇｈにまで放電される。
【００２８】
一方、不一致の場合、すなわちワード回路中に入力データと記憶データが不一致となったセルが存在する場合、マッチラインの電位がＶＲｅｓｕｌｔ−ｈｉｇｈに等しくなっても放電は停止せず、不一致セルを通じてＶＲｅｓｕｌｔ−ｌｏｗまで放電される。これは、全セルの中で最も低いＶＲｅｓｕｌｔになるまで各々のセル中のＭＤを介してマッチラインの電荷が放電され、最終的に遮断されるためである。
【００２９】
ダイオード接続ｎチャンネルＭＯＳトランジスタの特性を図６に示す。ダイオード接続されたトランジスタは、図６のようにゲート端子とドレイン端子を短絡したもので、ダイオードのように動作する。例えば、マッチラインの電位、すなわちドレイン端とゲート端の電位がセル中の比較演算回路の出力ＶＲｅｓｕｌｔよりも高い場合、トランジスタはオン状態となり、電流が流れる。
【００３０】
一方、マッチラインの電位がＶＲｅｓｕｌｔ以下になると、微弱な逆方向電流が存在するものの、ほぼカットオフ状態となり、マッチラインからの放電パスは遮断される。この特性により、マッチラインの電位は不一致となったセルが存在するか否かによって変化する。入力ワードと記憶ワードが完全に一致していると、マッチラインの電位が比較演算回路部の出力電位ＶＲｅｓｕｌｔ−ｈｉｇｈと等しくなったときに全てのダイオード接続ｎチャンネルＭＯＳトランジスタが一斉にカットオフ状態となり、マッチラインの電位が保持される。
【００３１】
一方、不一致となったセルが１つでも存在すると、不一致セル中のダイオード接続ｎチャンネルＭＯＳトランジスタはマッチラインの電位が不一致セルの比較演算回路部の出力電位ＶＲｅｓｕｌｔ−ｌｏｗと等しくなるまで遮断されないため、マッチラインの電位は完全一致の時よりも下がることになる。この結果、マッチラインの電位は比較演算結果の一致・不一致によって異なり、この電位差をセンスアンプで検出する事で、入力ワードと記憶ワードの比較演算が可能である。このようにして、本発明に係る不揮発ＴＣＡＭセルは、セルを並列に複数動作させた際の振幅の減衰を抑え、セルの出力振幅をそのままマッチラインに伝達することが可能である。
【００３２】
（本発明に係る不揮発ＴＣＡＭワード回路の評価と考察）
図７は、従来のビットシリアル形不揮発ＴＣＡＭセル（２Ｔ−２ＭＴＪ）と本発明に係る完全並列形の不揮発ＴＣＡＭセル（６Ｔ−２ＭＴＪ）に基づくワード回路のマッチライン波形を示すものである。従来の２Ｔ−２ＭＴＪ形セルは、完全一致時と１ビット不一致時のセル抵抗変化が小さく、ワード回路の多ビット化とともに、セル抵抗を並列接続することになり、ワード回路の抵抗値が減少する。このため、完全一致と１ビット不一致状態を判別する際のワード回路の抵抗値変化が非常に小さく、検索結果の検出が困難になる。（図７の上３図参照）
一方、本発明に係る６Ｔ−２ＭＴＪ形の不揮発ＴＣＡＭセルでは、ワード長の増大に伴うマッチライン電圧振幅の減衰は抑えられている。（図７の下３図参照）
【００３３】
図８は、それぞれの不揮発ＴＣＡＭワード回路のワード長とマッチライン振幅の特性を示している。２Ｔ−２ＭＴＪ形の不揮発ＴＣＡＭワード回路では、セルを並列に接続するとマッチラインの電圧振幅が著しく減衰し、ワード長が４ビット以上になると、マッチラインの振幅は０．１Ｖを下回る。一方、本発明に係る不揮発ＴＣＡＭワード回路ではマッチライン振幅の減衰が大幅に改善され、１０２４ビット以上の並列動作が実現されている。
【００３４】
なお、２Ｔ−２ＭＴＪ形の不揮発ＴＣＡＭセルを用いて構成した場合と比較して、緩やかではあるがマッチラインの電圧振幅が減少していることがわかる。
この理由として、ダイオード接続トランジスタの逆方向電流による、不一致時のマッチライン電位の上昇が考えられる。マッチラインの電位が低下し、ＶＲｅｓｕｌｔ−ｈｉｇｈを下回るようになると図９（ａ）に示すように、一致セルからマッチラインに向かってダイオード接続ｎチャンネルＭＯＳトランジスタの逆方向電流が生じ、マッチラインがわずかに充電されることになる。
【００３５】
特に、多ビットの不揮発ＴＣＡＭワード回路における１ビット不一致の場合は、一致セルからの逆方向電流量が増加するため、不一致時のマッチライン電位が下がりづらくなり、一致時と不一致時のマッチライン電位差が減少する。
【００３６】
図９（ｂ）は、不揮発ＴＣＡＭワード回路における１ビット不一致時のダイオード接続ＭＯＳトランジスタ回路網を線形抵抗モデルで示したもので、一致セルのダイオード接続ＭＯＳトランジスタ抵抗をＲＨｉｇｈ、不一致セルのダイオード接続ＭＯＳトランジスタ抵抗をＲＬｏｗに置き換えている。ｎビットワード回路における１ビット不一致時のマッチライン電位差ΔＶＭＬをこのモデルに基づいて求めると、以下の式（１）で表される。
【００３７】
【数１】
0005907524.tif 000002
【００３８】
（１）式より、ＲＬｏｗに対してＲＨｉｇｈが大きいほど大きなマッチライン電圧振幅が得られることがわかる。したがって、ワード回路の多ビット化に当たって、優れた特性をもつスイッチング素子を利用する他、セルの出力電圧振幅をより大きくすることが、動作マージンの増大に効果的である。
【００３９】
本発明に係る６Ｔ−２ＭＴＪ構成の不揮発ＴＣＡＭセルを用いた完全並列形の不揮発ＴＣＡＭワード回路によれば、図８からも分かるように１０２４ビット以上の並列動作が可能である。
【００４０】
（本発明に係る他の不揮発ＴＣＡＭセル）
図１０に、本発明に係る他の不揮発ＴＣＡＭセルとして、４Ｔ−２ＭＴＪ形の不揮発ＴＣＡＭセルの回路図を示す。
図１０中に点線で囲んだ不揮発ＴＣＡＭセルの比較演算回路部、電流源トランジスタ、及びダイオードは、本発明に係る６Ｔ−２ＭＴＪ形の不揮発ＴＣＡＭセルのものと同じ構成である。
【００４１】
この４Ｔ−２ＭＴＪ形の不揮発ＴＣＡＭセルでは、図３に示す６Ｔ−２ＭＴＪ形の不揮発ＴＣＡＭセルにおける書込みトランジスタＭＷ１及びＭＷ２が削除されており、比較演算回路部の各トランジスタがその機能を兼用している。
ＭＴＪ素子への書き込みは、比較演算回路部のトランジスタと電流源トランジスタとを選択して、ビットライン（ＢＬと＿ＢＬ）からＭＴＪ素子に電流を流すことによって行う。
【００４２】
この４Ｔ−２ＭＴＪ形の不揮発ＴＣＡＭセルでは、書込み専用のトランジスタを削除し、他のトランジスタを書込みトランジスタとしても兼用させることで素子数の削減がなされている。さらに、これに伴いワードライン（ＷＬ＿Ａ又はＷＬ＿Ｂ）とビットライン（＿ＢＬ）も削除され、それぞれサーチライン（＿ＳＬ又はＳＬ）と電源供給ライン（ＶＤＤ）で兼用されるため、セル中の配線数も削減されている。この結果、６Ｔ−２ＭＴＪ構成の不揮発ＴＣＡＭセルに比べて更なるセルの小型化が実現される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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