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　特願２００３−１４６１２４「メモリ装置」拒絶査定不服審判事件〔平成１６年１１月１１日出願公開、特開２００４−３１９０５５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１５年５月２３日（優先権主張　平成１４年５月２７日、平成１５年２月２７日）を出願日とする特願２００３−１４６１２４号であって、平成２０年３月１９日付けで拒絶査定がなされ、これに対し、同年５月１日に拒絶査定に対する審判請求がなされるとともに、同年５月１９日付けで手続補正がなされ、その後当審において、平成２２年１月１５日付けで審尋がなされ、同年５月１７日に回答書が提出されたものである。
　
２．平成２０年５月１９日付けの手続補正（以下「本件補正」という。）について
　［補正の却下の決定の結論］
　平成２０年５月１９日付けの手続補正を却下する。
　
　［理由］
（１）本件補正の内容
　本件補正は、特許請求の範囲を補正するものであって、補正後の特許請求の範囲の請求項１〜５（以下「補正後請求項１」〜「補正後請求項５」という。）は以下のとおりである。
　
　「【請求項１】
　ビット線と、
　前記ビット線に交差するように配置されたワード線と、
　前記ビット線と前記ワード線とに接続され、ヒステリシスを有する記憶手段を含むメモリセルとを備え、
　前記ビット線および前記ワード線に印加される電圧の種類が少なくとも３種類になるように、前記記憶手段を含むメモリセルのヒステリシスループの中心が０Ｖより所定の電位分ずれており、
　前記ビット線および前記ワード線に印加される少なくとも３種類の電圧は、０Ｖ以上である、メモリ装置。
　【請求項２】
　前記記憶手段は、強誘電体膜を含み、
　前記強誘電体膜を含むメモリセルは、前記ビット線と前記ワード線との間に配置されている、請求項１に記載のメモリ装置。
　【請求項３】
　前記記憶手段は、強誘電体膜を含み、
　前記強誘電体膜を含むメモリセルは、電界効果トランジスタのゲート部分に設けられている、請求項１に記載のメモリ装置。
　【請求項４】
　前記メモリセルは、前記ヒステリシスを有する記憶手段に直列に接続されたダイオードを含む、請求項１〜３のいずれか１項に記載のメモリ装置。
　【請求項５】
　データの書き込み時および読み出し時に、非選択の前記メモリセルには、前記ダイオードのブレークダウン電圧の絶対値よりも小さい電圧が印加される、請求項４に記載のメモリ装置。」
　
（２）補正の目的、及び新規事項追加の有無
　本件補正は、補正前の請求項１に係る発明の発明特定事項である「前記ビット線および前記ワード線に印加される電圧」の電圧値について、「０Ｖ以上」と限定する補正であるから、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。また、本件補正が、願書に最初に添付した明細書又は願書に最初に添付した図面（以下、願書に最初に添付した明細書、願書に最初に添付した図面を、各々、「当初明細書」、「当初図面」といい、これらをまとめて「当初明細書等」という。）に記載された事項の範囲内においてなされたものであることは明らかである。
　したがって、本件補正は、特許法１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）及び第４項に規定する要件を満たすものである。
　
　以上のとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものであるから、補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正が独立特許要件を満たすものであるか否かにつき、さらに検討を進める。
　
（３）独立特許要件について
（３−１）補正後の発明
　補正後請求項１〜５に係る発明は、平成２０年５月１９日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜５に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正後の発明」という。）は、請求項１に記載されている事項により特定される上記２．（１）の請求項１の箇所に記載されたとおりのものである。
　
（３−２）引用刊行物に記載された発明
　本願の優先権主張の日前に外国において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である国際公開第０１／０３１９８号（以下「引用例」という。）には、図１（ＦＩＧ１）及び図４（ＦＩＧ４）とともに、以下の事項が記載されている。
　なお、以下の検討において、各引用箇所の下線は当審で付した。
　
　「本発明の課題は、書き込まれた情報が読み出しプロセスの際に変更されうるのが回避される、それぞれに１つの強誘電性トランジスタを用いた記憶セルを有する
記憶セルアレイ
　「図３には回路記号が示されており、この回路記号は、図１および図２に基づき説明された強誘電性トランジスタとして次図にて使用される。
この強誘電性トランジスタは、２つのビット線接点ＢＬＫｉ、ＢＬＫｉ＋１を有しており
強誘電性トランジスタはワード線接点ＷＬＫｉを有しており
　上記記憶セルアレイの場合には、
ワード線接点ＷＬＫｊが対応するワード線ＷＬｊと接続されている
強誘電性トランジスタは、それぞれそのビット線接点ＢＬＫｉ、ＢＬＫｉ＋１を介して、隣り合うビット線ＢＬｉ、ＢＬｉ＋１の間に接続されている
ビット線ＢＬｉは、ワード線ＷＬｊと交差する
　記憶セルの選択は、ワード線ＷＬｊおよびこれと交差するストライプ状のドープされた舟形領域Ｗｉによって行なわれる。１つの記憶セルが選択されなければならないので、付加的に相応する記憶セルが間に接続されているビット線ＢＬｉ、ＢＬｉ＋１が選択されなければならない。」（第１１ページ第３４行〜第１２ページ第２８行の訳文）
　「書き込みのための１つの記憶セルの選択は、対応するワード線ＷＬｊおよび関連のストライプ状のドープされた舟形領域Ｗｉによって行なわれる。ワード線ＷＬｊは、正電圧、例えば１．５ボルト印加され、ストライプ状のドープされた舟形領域Ｗｉは、負電圧、例えば−１．５ボルト印加される。第１のゲート電極と第２のゲート電極との間のｐｎ接合に逆バイアスが破壊電圧の下にてかけられている限り、強誘電層の上に配置された第１のゲート電極と第２のゲート電極との間のｐｎ接合、強誘電層ならびに強誘電層の下に配置された誘電層は、静電容量との直列接続となる。
　この
記憶セル
強誘電層の上の電圧は約１ボルトであり、これは、該強誘電層を一方向に極性化させるのに十分である
　ワード線に沿って隣り合っているセルのストライプ状のドープされた舟形領域は、０ボルト（開路電位）にてチャージされる。ストライプ状のドープされた舟形領域に沿って隣り合う記憶セルは、ワード線において０ボルト（開路電位）にてチャージされる。したがって、このセルでのみ開路電位と１．５ボルト、ないしは開路電位と−１．５ボルトとの間の差に相応する電圧が低下する。この電圧は、第１のゲート電極と第２のゲート電極との間のｐｎ接合がこの列でなお遮断している程度にわずかである。ｐｎ接合が強誘電層、誘電層および半導体基板と比較して小さな、例えば５０〜１００倍小さい静電容量しか示さないので、ｐｎ接合、強誘電層、誘電層および半導体基板において低下する電圧は、とりわけｐｎ接合において低下することが保証されている。電圧が合計で１．５ボルトである場合には、電圧の大部分である１．４７５ボルトが第１のゲート電極と第２のゲート電極とから形成されたｐｎ接合において低下する。これに対して、約２５ｍＶの著しくわずかな部分のみが強誘電層および誘電層において低下する。実験によれば、厚さ１８０ｎｍのストロンチウム・ビスマス・タンタレート（ＳＢＴ）からなる強誘電層にとって、電圧５０ｍＶにて１０１０回の方形波電圧パルスが強誘電層の分極状態を変更するのに不十分なことが明らかである。したがって、この動作方法、かつこの提案されている記憶セルアレイの場合には、隣り合う記憶セルの情報が影響を受けることなく、１つのセルが少なくとも１０１０回の書き込みサイクルが可能であることが確認されている。
　選択された記憶セルとして、他のワード線ＷＬｋおよび他のストライプ状のドープされた舟形領域Ｗｌと接続している記憶セルは、ワード線ＷＬｋならびにストライプ状のドープされた舟形領域Ｗｌにおいて開路電位にてチャージされており、よって、書き込みプロセスの際に影響を受けない。
　１つの記憶セルの消去のために、該記憶セルの選択が再びワード線ＷＬｊおよびストライプ状のドープされた舟形領域Ｗｉによって行なわれる。ワード線ＷＬｊは、負電圧、例えば−１．５ボルトにて印加され、ストライプ状のドープされた舟形領域Ｗｉは、開路電位０ボルトにて接続される。したがって、強誘電層の上に存在する第１のゲート電極および第２のゲート電極から形成されるｐｎ接合は、順方向に極性化されており、その結果、印加された電圧は強誘電層と誘電層とに分配される。膜厚は電圧が均一に２つの層に分配されるように相互に調整される。したがって、強誘電層は書き込みプロセスの場合とは逆方向に極性化される。
　１つの記憶セルの消去の場合には、同じストライプ状の領域と接続した隣り合う記憶セルがワード線によって開路電位０ボルトに接続され、その結果、この記憶セルにおいて電圧は低下しない。同じワード線ＷＬｊと接続した隣り合う記憶セルは、関連のストライプ状のドープされた舟形領域Ｗｉによって負電圧−１．５ボルトにて接続され、その結果、このセルにおいても同様に電圧は低下せず、これはワード線ＷＬｊの電圧とストライプ状のドープされた舟形領域Ｗｉの電圧との差が０であるからである。
　他のワード線ＷＬｋおよび他のドープされたストライプ状の舟形領域Ｗｌと接続している隣り合う記憶セルは、この場合には、第１のゲート電極と第２のゲート電極とから形成されたｐｎ接合の破壊電圧より小さい電圧のみ印加される。したがって、ｐｎ接合は逆バイアスで極性化されており、電圧の大部分がｐｎ接合によって低下する。１つの記憶セルの書き込みの例にて評価したのと同様に、この場合には強誘電層で低下する電圧は隣り合う記憶セルの情報に影響を及ぼすことなく、１つのセルが少なくとも１０１０回の消去サイクルが可能である程度にわずかである。」（第１３ページ第８行〜第１６ページ第５行の訳文）
　
　ここにおいて、「
書き込みのため
ワード線ＷＬｊは、正電圧、例えば１．５ボルト印加
ストライプ状のドープされた舟形領域Ｗｉは、負電圧、例えば−１．５ボルト印加
ワード線に沿って隣り合っているセルのストライプ状のドープされた舟形領域は、０ボルト（開路電位）にてチャージ
ストライプ状のドープされた舟形領域に沿って隣り合う記憶セルは、ワード線において０ボルト（開路電位）にてチャージ
ワード線ＷＬｊは、負電圧、例えば−１．５ボルトにて印加
ストライプ状のドープされた舟形領域Ｗｉは、開路電位０ボルトにて接続
１つの記憶セルの消去の場合
同じストライプ状の領域と接続した隣り合う記憶セルがワード線によって開路電位０ボルトに接続
同じワード線ＷＬｊと接続した隣り合う記憶セルは、関連のストライプ状のドープされた舟形領域Ｗｉによって負電圧−１．５ボルトにて接続
　また、「
この記憶セルの書き込みのために
第１のゲート電極と第２のゲート電極との間のｐｎ接合が破壊される程度に選択される。この破壊電圧は、例えばｐ領域とｎ領域との間の境界面の状態によって、この例では２．１〜２．３Ｖに調整される
該強誘電層を一方向に極性化させる
１つの記憶セルの消去のために
強誘電層の上に存在する第１のゲート電極および第２のゲート電極から形成されるｐｎ接合は、順方向に極性化され
強誘電層は書き込みプロセスの場合とは逆方向に極性化される
　
　以上を総合すると、引用例には、以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「ビット線ＢＬｉと、
　前記ビット線ＢＬｉに交差するように配置されたワード線ＷＬｊと、
　前記ビット線ＢＬｉと前記ワード線ＷＬｊとに接続され、ヒステリシスを有する強誘電層を含む記憶セルとを備え、
　舟形領域Ｗｉおよび前記ワード線ＷＬｊに印加される電圧の種類が少なくとも３種類になるように、前記強誘電層を含む記憶セルのヒステリシスループの中心が０Ｖより所定の電位分ずれている、記憶セルアレイ。」
　
（３−３）対比
　以下に補正後の発明と引用発明とを対比する。
　引用発明の「ビット線ＢＬｉ」、「ワード線ＷＬｊ」、「強誘電層」、「記憶セル」、「記憶セルアレイ」は、それぞれ、補正後の発明の「ビット線」、「ワード線」、「記憶手段」、「メモリセル」、「メモリ装置」に相当する。
　また、引用発明の「舟形領域Ｗｉおよび前記ワード線に印加される電圧の種類が少なくとも３種類」である構成は、補正後の発明の「前記ビット線および前記ワード線に印加される電圧の種類が少なくとも３種類」である構成に対応しており、両者は、メモリセルに印加される電圧の種類が少なくとも３種類である点で共通する。
　
　したがって、補正後の発明と引用発明とは、
　「ビット線と、
　前記ビット線に交差するように配置されたワード線と、
　前記ビット線と前記ワード線とに接続され、ヒステリシスを有する記憶手段を含むメモリセルとを備え、
　前記メモリセルに印加される電圧の種類が少なくとも３種類になるように、前記記憶手段を含むメモリセルのヒステリシスループの中心が０Ｖより所定の電位分ずれている、メモリ装置。」
　である点で一致し、以下の点で相違する。
　
（相違点１）
　「前記メモリセルに印加される電圧」を、補正後の発明は、「前記
ビット線
舟形領域Ｗｉ
　
（相違点２）
　補正後の発明は、「前記ビット線および前記ワード線に印加される少なくとも３種類の電圧は、
０Ｖ以上
　
（３−４）判断
（３−４−１）相違点１について
　強誘電体を用いたメモリ装置において、ビット線及びワード線に電圧を印加することで、書き込み及び消去を行う構成は、例えば、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平７−２０２０３５号公報に、図５及び図６とともに、「【０００１】　【産業上の利用分野】本発明は不揮発性半導体メモリに関するものであり、特に
ＭＦＳ（メタル・強誘電体・シリコン）電界効果トランジスタ型のメモリ
　「【００２２】（１）
書込み
ビット線ＢＬ
ｍ
に書込み電圧（＋Ｖ
１
＝Ｈｉｇｈ）をかける
選択セルにつながるワード線ＷＬ
ｎ
をグランドレベル（電圧０Ｖ）にする
【００２３】（２）
消去
ワード線ＷＬ
ｎ
に消去電圧（＋Ｖ
１
＝Ｈｉｇｈ）をかけ、ビット線ＢＬ
ｍ
をグランドレベルにする
　したがって、書き込み及び消去を行うための構成として、引用発明の舟形領域Ｗｉ及び前記ワード線ＷＬｊに電圧を印加する構成に代えて、上記周知技術を採用して、本願発明の「前記ビット線および前記ワード線に印加される電圧の種類が少なくとも３種類になるように」することは、当業者であれば容易に想到し得た事項である。
　
（３−４−２）相違点２について
　強誘電体の分極は、強誘電体を挟んで印加する二つの電圧の電位差によって生じるのであり、電位差が同じであれば、印加する電圧が正電圧、負電圧にかかわらず、強誘電体の分極が同じように生じることは当業者にとって明らかであるから、強誘電体に印加する電圧を正とするか負とするかは、当業者が適宜選択し得る設計的事項である。
　実際、特開平７−２０２０３５号公報には、「【００２２】（１）
書込み
ビット線ＢＬ
ｍ
に書込み電圧（＋Ｖ
１
＝Ｈｉｇｈ）をかける
選択セルにつながるワード線ＷＬ
ｎ
をグランドレベル（電圧０Ｖ）にする
【００２３】（２）
消去
ワード線ＷＬ
ｎ
に消去電圧（＋Ｖ
１
＝Ｈｉｇｈ）をかけ、ビット線ＢＬ
ｍ
をグランドレベルにする
　したがって、引用発明の「記憶セル」に書き込み及び消去を行う際に、「強誘電層」を挟んで印加する二つの電圧の電位差を引用例記載の電位差と同様にしつつ、印加する電圧を、本願発明のように、「印加される少なくとも３種類の電圧は、０Ｖ以上」とすることは当業者にとって容易に想到し得た事項である。
　
（３−４−３）判断についてのまとめ
　以上検討したとおり、補正後の発明は、当業者における周知技術を勘案することにより、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　
（３−５）独立特許要件についてのまとめ
　本件補正は、補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものではないから、特許法第１７条の２第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項をいう。以下同じ。）において準用する同法第１２６条第５項の規定に適合しないものである。
　
（４）補正却下の決定についてのむすび
　以上のとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。
　
３．本願発明
　本件補正は上記のとおり却下されたので、本願の請求項１〜５に係る発明は、明細書及び図面の記載からみて、その特許請求の範囲１〜５に記載された事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載された事項により特定される以下のとおりのものである。
　
　「【請求項１】　ビット線と、
　前記ビット線に交差するように配置されたワード線と、
　前記ビット線と前記ワード線とに接続され、ヒステリシスを有する記憶手段を含むメモリセルとを備え、
　前記ビット線および前記ワード線に印加される電圧の種類が少なくとも３種類になるように、前記記憶手段を含むメモリセルのヒステリシスループの中心が０Ｖより所定の電位分ずれている、メモリ装置。」
　
４．引用刊行物に記載された発明
　引用刊行物に記載された発明は、上記２．（３−２）において引用発明として認定したとおりのものである。
　
５．判断
　本願発明は、補正後の発明から、本件補正によりなされた技術的限定を省いたものである。
　そうすると、２．（３）において検討したとおり、補正後の発明は、当業者における周知技術を勘案することにより、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、補正後の発明から技術的限定を省いた本願発明についても、当然に、当業者における周知技術を勘案することにより、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおり、本願の請求項１に係る発明は特許法第２９条第２項の規定により特許を受けることができないものであるから、他の請求項について検討するまでもなく、本願は拒絶すべきものである。
　よって、結論のとおり審決する。