【事件の表示】
　特願２００２−５６８２０９「デジタル信号プロセッサ割込みアクセラレータ」拒絶査定不服審判事件〔平成１４年　９月　６日国際公開、ＷＯ０２／６９１５４、平成１６年１２月２４日国内公表、特表２００４−５３８５４４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、２００２年２月１８日（パリ条約による優先権主張２００１年２月２８日、米国）を国際出願日とする出願であって、平成１９年７月１８日付け拒絶理由通知に対し、平成１９年１０月２４日付けで手続補正がされたが、平成２０年５月１４日付けで拒絶査定され、これに対し、同年８月１８日に拒絶査定不服審判が請求されるとともに、同年８月２８日に手続補正がされたものである。
　
第２　平成２０年８月２８日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成２０年８月２８日付けの手続補正（以下、「本件補正」という。）を却下する。
［理由］
１．本件補正前及び本件補正後の本願発明
　本件補正は、特許請求の範囲についてするもので、補正前の請求項１に「前記割込みアクセラレータが、前記Ｉ／Ｏ割込みに応答して前記休止信号を提供するように、及び前記休止肯定応答信号に応答してサンプルを転送するようにも構成される」とあったところを、「前記割込みアクセラレータが、前記Ｉ／Ｏ割込みに応答して前記休止信号を提供するように、及び前記休止肯定応答信号に応答して
前記ＤＳＰを休止したままで
　そこで、本件補正後における特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第５項に規定する要件を満たすか）否かを、請求項１に係る発明（以下、「本願補正発明」という。）について以下に検討する。
　
　本願補正発明は、次のとおりのものである。
「【請求項１】
デジタル信号データを処理するデジタル信号プロセッサ（ＤＳＰ）プログラムの実行において使用する回路装置であって、
サンプルを含むデジタル信号データを記憶するように構成されたデータメモリと、
前記データメモリと結合され、前記データメモリに記憶されたサンプルを処理するように構成されたＤＳＰと、
Ｉ／Ｏ割込みを生成するように構成されたＩ／Ｏインターフェースと、
前記Ｉ／Ｏインターフェースからの前記Ｉ／Ｏ割込みを検出し、前記Ｉ／Ｏ割込みに応答して、前記Ｉ／Ｏインターフェースと前記データメモリとの間においてサンプルを転送し、所定数のサンプルが、前記Ｉ／Ｏインターフェースと前記データメモリとの間において転送された後に、前記ＤＳＰに割込むように構成された割込みアクセラレータと、
を有し、
前記Ｉ／ＯインターフェースがさらにＩ／Ｏレジスタを有し、前記Ｉ／Ｏインターフェースが外部Ｉ／Ｏ装置と前記Ｉ／Ｏレジスタとの間においてサンプルを転送するように構成され、
前記割込みアクセラレータが、前記Ｉ／Ｏレジスタと前記データメモリとの間においてサンプルを転送することにより、前記Ｉ／Ｏインターフェースと前記データメモリとの間においてサンプルを転送するように構成され、
前記割込みアクセラレータが、前記Ｉ／Ｏ割込みを、前記Ｉ／Ｏレジスタ、転送方向、及び前記Ｉ／Ｏ割込みに応答する前記データメモリにおけるサンプルバッファ内のメモリの位置と関連付けるように構成され、
前記ＤＳＰが、休止動作により、及び休止肯定応答信号を提供することにより休止信号に応答するように構成され、前記割込みアクセラレータが、前記Ｉ／Ｏ割込みに応答して前記休止信号を提供するように、及び前記休止肯定応答信号に応答して前記ＤＳＰを休止したままでサンプルを転送するようにも構成される、回路装置。」
　
２．引用例
　原査定の拒絶の理由に引用された、本願の優先日前に頒布された刊行物である特開平７−１７５７８２号公報（以下、「引用例」という。）には、図面とともに以下の技術事項が記載されている。
（イ）「【請求項１】  ディジタル信号処理プロセッサ（ＤＳＰ）であって、
ＤＳＰデータを格納するデータ・メモリにおける記憶場所、ＤＳＰ命令を格納するプログラム・メモリにおける記憶場所、および前記ＤＳＰの外部の周辺装置とのインタフェースを与える複数のオンチップ周辺インタフェース、を含む複数のメモリ・マップされた資源；前記のデータ・メモリおよびプログラム・メモリに接続され、前記の格納されたＤＳＰ命令を実行するＤＳＰコア；前記ＤＳＰをホスト・プロセッサに接続するためのホスト・プロセッサ・インタフェースを含み、前記メモリ・マップされた資源の指定されたものどうしの間のローカル・データ転送を実行するために、また、該ホスト・プロセッサと該メモリ・マップされた資源との間のホスト・データ転送を実行するために、前記データ・メモリ、前記プログラム・メモリ、前記ＤＳＰコアおよび前記オンチップ周辺インタフェースに接続された、ＤＭＡコントローラ；そして、
前記データ・メモリ、前記プログラム・メモリ、前記ＤＳＰコアおよび前記ＤＭＡコントローラに接続された複数のデータ／アドレス・バス対であって、該データ／アドレス・バス対の第一のものは、前記ホスト・プロセッサ、前記メモリおよび前記周辺装置間のデータ転送のために前記ＤＭＡコントローラにより制御されるデータ転送専用であり、該データ／アドレス・バス対の第二のものは、前記ＤＳＰコアとのデータ転送のために前記ＤＳＰコアにより制御されるデータ転送専用である、複数のデータ／アドレス・バス対；を備え、
前記ＤＭＡコントローラが、前記メモリ・マップされた資源間のローカル・データ転送のための第一の組のレジスタと、ホスト・データ転送のための前記ホスト・プロセッサ・インタフェースにおける第二の組のレジスタを有し、該第一の組のレジスタにはデータ転送レジスタ、アドレス転送元レジスタおよびアドレス転送先レジスタが含まれており、・・・（中略）・・・選択される；ディジタル信号処理プロセッサ。」（第１欄第２行〜第２欄第１５行）
　
（ロ）「【００６２】ＤＭＡＣ割込みコントローラ
ＤＭＡＣによって調整される典型的なデータ転送は、オンチップ・データ・メモリおよびオンチップ命令メモリならびに外部メモリを含む高速メモリ間のものである。ＤＭＡＣは、外部システムのための比較的低速の周辺装置２３００からシリアルＩ／Ｏインタフェースやシリアル通信インタフェースを介してデータ転送要求を処理しなければならない場合もいろいろある。図４Ｄおよび４Ｅにおいて、周辺装置インタフェースからの割込み信号は、３つまで別々に処理することができる。それらの周辺装置インタフェースは、それぞれ独自の出力エンプティ（アウトプット・エンプティ、Ｏｕｔｐｕｔ  Ｅｍｐｔｙ）割込み（外向きのデータ転送用）および入力フル（インプット・フル、Ｉｎｐｕｔ  Ｆｕｌｌ）割込み（内向きのデータ転送用）を有する。即ち、シリアルＩ／Ｏ周辺装置０  ２３０２に対してはＳ０ＤＯＥおよびＳ０ＤＩＦ、シリアルＩ／Ｏ周辺装置１  ２３０４に対してはＳ１ＤＯＥおよびＳ１ＤＩＦ、ならびにシリアル通信装置２３０６に対してはＳＣＤＯＥおよびＳＣＤＩＦを有する。シリアルＩ／Ｏ装置０および１は、符号／復号器（コーデック、ＣＯＤＥＣ）チップまたはシリアル・デジタル・データにアクセスするその他の装置でもよい。シリアル通信装置２３０６は、一般に、ＲＳ２３２Ｃポートを有する装置である。」（第２２欄第３９行〜第２３欄第１２行）
　
（ハ）「【００６４】ＤＭＡＣは、専用のＤＭＡ割込みコントローラ３０６０を用いて、これらの周辺データ転送要求を割込みに基づいて処理する。これらの転送を許可するのは、図４Ｂ、４Ｄおよび６に示した専用の周辺割込み制御レジスタｉｃｔｒ３０２２である。レジスタｉｃｔｒ３０２２には、２つの可能な周辺割込みＰＩＲＱ０およびＰＩＲＱ１のそれぞれに対し４つの情報フィールドを設けてある。ＤＳＰコアは、割込みフラグ（ＰＩＲＱ１、ＰＩＲＱ０）自体を除く、ｉｃｔｒ３０２２の全フィールドのリード／ライト・アクセス権を有するが、割込みフラグに対してはリード・アクセス権のみを持つ。
【００６５】割込み選択フィールド（ＰＩＲＱ１の場合はＳ１２、Ｓ１１、Ｓ１０、またＰＩＲＱ０の場合はＳ０２、Ｓ０１、Ｓ００）により、割込みの発信源である周辺装置（シリアルＩ／Ｏ装置０  ２３０２、シリアルＩ／Ｏ装置１  ２３０４またはシリアル通信Ｉ／Ｏ  ２３０６の何れか）およびその周辺装置がリード（「Ｏｕｔｐｕｔ  Ｅｍｐｔｙ」）またはライト（「Ｉｎｐｕｔ  Ｆｕｌｌ」）の用意ができているかどうかを指定する。例えば、ビットＳ０２、０１、００＝＜０，０，０＞ならば、シリアルＩ／Ｏ  ０周辺装置からのＩｎｐｕｔ  Ｆｕｌｌ（即ち、受信データ）割込みに周辺割込み０が割り当てられる。
【００６６】機能選択フィールド（ＰＩＲＱ１の場合はＦ１１、Ｆ１０、またＰＩＲＱ０の場合はＦ０１、Ｆ００）により、実行すべきデータ転送動作が指定される。図６に割込みのデータ転送機能を短縮形式で示す。ただし、図示した各データ転送機能は、実際には、前述のようにロードおよびストアの原始的な動作を別個に行う。なお、ＤＳＰコア３５００が実行するソフトウェアは、周辺装置インタフェース２２００がＤＭＡＣ３０００と共に行うべき周辺Ｉ／Ｏ動作がある場合、それらを指定するために、フィールドＳｊ２、Ｓｊ１、Ｓｊ０、Ｆｊ１、Ｆｊ０に値をロードするので、注意を要する。
【００６７】ＤＭＡＣ割込みフラグＰＩＲＱ０およびＰＩＲＱ１は、セットされている場合、ＤＭＡＣへの未処理のＰＩＲＱ０およびＰＩＲＱ１割込み示す。これらのフラグは、その割込みの受け付け時に、ＤＭＡＣによって解除される。最後に、ＤＳＰ割込み優先度フラグＰＴＥ１ＰおよびＰＴＥ０Ｐがセットされている場合、ＤＭＡＣは、未処理のデータ転送が終了する（即ち、ｉｒｃ０またはｉｒｃ１が１に等しい）と直ちに、ＤＳＰコアに割込みをかける。また、ＰＴＥ０ＰまたはＰＴＥ１Ｐが０に等しい場合、ＤＭＡＣは、ＤＳＰコア３５００に割込みを発しない。」（第２３欄第２０行〜第２４欄第１４行）
　
（ニ）「【００８１】なお、実際には、バスＰＤは、ＸＤ１１０２、ＹＤ１１０４、およびＤＤ１１０６の１つから並列アービタ２１００によって選択され、且つバスＰＡは、ＸＡ１１０８、ＹＡ１１１０およびＤＡ１１１２の１つから並列アービタによって選択される。図４Ｅに、その周辺バスに接続すべき内部バスを選択するマルチプレクサ回路を示す。周辺装置２３００にアクセスするために、ＤＳＰコアまたはＤＭＡＣは、まず、バス・イネーブル信号（例えば、ＸＡＢＵＳＥ、ＹＡＢＩＳＥ、ＤＴＢＵＳＥ）を並列アービタ２１００に供給し、メモリ・マップされた周辺装置のアドレスを対応するアドレス・バスに置くとともに、同じアドレスを並列アービタに与える。ここで、並列アービタ２１００は、その周辺装置へのアクセス権を与える。アクセスの競合がある場合には、幾分遅れて与えられる。」（第２６欄第４５行〜第２７欄第９行）
　
（ホ）「【００８７】他のＤＭＡＣデータ転送と同様に、ローカル・データ転送は、一連のロード／ストア動作からなる。ロード／ストア動作においては、データが、転送元アドレス（転送元（ソース）アドレス・レジスタａｓに格納されている）からデータ転送レジスタｄｒに一時的にロードされ、さらに転送先アドレス（転送先（ディスティネーション）アドレス・レジスタａｄに格納されている）に書き込まれる。ローカル・データ転送は、すべて専用のバスＤＡ１１１２およびＤＤ１１０６を用いるので、バスＤＤ１１０６にデータ・レジスタｄｒが接続され、ＤＡ１１１２バスにアドレス・レジスタａｓおよびａｄが接続される。殆どの場合、ＤＭＡＣは、ＤＳＰコアの動作と並列にローカル・データ転送を実行することができる。しかし、ＤＭＡＣ（ＤＭＡアドレス・バス使用）とＤＳＰコア（Ｘ、ＹまたはＰＣアドレス・バス使用）とが同時に同じメモリ装置をアクセスしようとすると、ローカル・データ転送が遅れることもある。前記のように、このようなアクセスの競合の解消は、並列アービタにより、ＤＭＡＣの動作を引き延ばしてＤＳＰコアのアクセスを許可してから、ＤＳＰコアからサイクルを盗んでＤＭＡＣのメモリ・アクセスを許可することによって、行われる。」（第２９欄第１０〜３１行）
　
（ヘ）「【０１０６】最後に、ＤＭＡＣは、レジスタｉｃｔｒのビット・フラグによってそれぞれ表される周辺割込み０（ＰＩＲＱ０）、そして周辺割込み１（ＰＩＲＱ１）を探す。これらの割込みの何れかが検出された場合、ＤＭＡＣは、割込み制御レジスタｉｃｔｒ  ３０２２において指定される機能を伴う「load dr 」および「storedr」コマンドを実行することにより、単一データ転送シーケンスを実行する。割込みＰＩＲＱ０およびＰＩＲＱ１には、転送先レジスタａｉｄ０／１、転送元レジスタａｉｓ０／１および反復回数レジスタｉｒｃ０／１がそれぞれ使用される。この転送の終了の後、ＤＭＡＣは、制御レジスタｃｔｒのＤＴフラグを検査する。このフラグが設定されている場合、ＤＭＡＣは、中断した本来のデータ転送動作を再開する。ＤＴが解除されている場合、ＤＭＡＣは、ＨＡＬＴモードにはいる。
【０１０７】図１０は、ＤＭＡＣがシリアル・インタフェースの入力レジスタ（周辺装置インタフェース２２００の一部）からメモリ・ブロックへとデータを転送する過程を示す。転送先アドレス・ポインタ（あるメモリ位置への）は、割込みの度にインクリメントする。このようにして、シリアル装置からの非同期信号を転送先メモリに順次書き込むことができる。これは、モデムまたはコーデックから内部または外部のメモリへのデータ転送のような単一転送元レジスタから複数のメモリ位置へのデータ転送の一例である。
【０１０８】ＤＳＰは、転送を始めるにあたり、最初に、選択された周辺装置、転送機能およびＤＳＰの割込み要求モードを割込み制御レジスタｉｃｔｒ  ３０２２に書き込む。この場合、ＤＳＰは、＜Ｓ２０，Ｓ１０，Ｓ００＞を＜０，０，０＞と設定することにより、シリアル・インタフェース０の入力を周辺割込み０  ＰＩＲＱ０として選ぶ。第２に、ＤＳＰは、＜Ｆ０１，Ｆ００＞を＜０、１＞と設定する（これは、転送機能＊ａｉｄ＋＋＝＊ａｉｓに相当する）ことにより、転送が単一の転送元（シリアル・インタフェース０のデータ受信レジスタ）から複数の転送先（メモリの１ブロック）へのものであることを指定する。第３に、ＤＭＡＣがデータ転送の終了後にＤＳＰに割り込むか否かを決定するＰＴＥ０ＰフラグをＤＳＰコアにより設定する。ＰＴＥ０Ｐを０に設定することは、ＤＳＰコアに割込みが送られないことを意味する。ＰＴＥ０Ｐを１に設定することにより、ＤＭＡＣが、割込み転送カウンタｉｒｃ０が１に等しいときに、それぞれの割込みＰＴＥ０またはＰＴＥ１をＤＳＰコアに送るようになる。
【０１０９】次に、ＤＳＰが、転送元および転送先のアドレスをａｉｓ０  ３０３２およびａｉｄ０  ３０２８にそれぞれ設定する。この例では、ａｉｓ０が、シリアル・インタフェース０の受信データ・レジスタのアドレスを保持し、ａｉｄ０が、前記のシリアル・データの書き込まれるメモリ・ブロックの開始アドレスを保持する。必要であれば、転送予定のデータ数を割込み反復回数レジスタｄｉｒｃ０に書き込む。
【０１１０】次に、ＤＳＰにより、シリアル・インタフェース０の制御レジスタｓｃｔｒ０３０７１のフラグＲＩＥ０を１に設定することによりシリアル・インタフェース割込みのマスクを解除する（図４Ｅおよび４Ｇ参照）。シリアル・インタフェース２２０２は、そのデータ読み込みレジスタｒｄｒ０  ３０７３（実施例においては２４ビットのシフト入力パラレル出力レジスタ）を満たすデータを受信すると、状態レジスタｓｓｔｒ０  ３０７２のＲＤＲＦ０フラグをセットする。レジスタｓｃｔｒ０のＲＩＥ０フラグを１に設定すると、シリアル受信データ・レジスタｒｄｒ０が外部の装置２３０２から受信したデータで一杯になったときに、シリアル・インタフェース０  ２２０２は、受信データ割込み信号をＤＭＡＣまたはＤＳＰの割込みコントローラの何れかに送ることが可能となる。ｓｃｔｒ０レジスタ３０７１のＩＡＤ０（割込み要求アドレス）フラグが０に等しい場合、受信データ割込みは、ＤＳＰコア３５００に送られる。ＩＡＤ０フラグが１に等しい場合、受信データ割込みはＤＭＡＣに送られる。ＲＩＥ０が０に設定されている場合、受信されたデータ割込みは、ＤＳＰ割込みコントローラにもＤＭＡＣにも送られないので、データはＤＳＰに全く受信されないことになる。
【０１１１】同様に、周辺装置へのデータの転送に対しては、周辺インタフェース２２０２が、転送されるべきデータが格納される送信データレジスタｔｄｒ０（実施例においては２４ビットパラレル入力シフト出力レジスタ）を有する。周辺インタフェース２２０２は、レジスタｔｄｒ０のデータが周辺装置２３０２により総て受信されると、状態レジスタｓｓｔｒ０のビット・フラグＴＤＲＥ０をセットした後、対応する「出力エンプティ」割込み要求信号を生成する。ＩＤＡ０が１に等しい場合、この割込みは、ＤＭＡＣ３０００へと経路選択されて送られ、次に、その周辺インタフェースに対する反復回数ｉｒｃ０が２以上の場合、ＤＭＡＣが、次のデータ・ワードを送信データレジスタｔｄｒ０にロードする。
【０１１２】シリアル・インタフェース１  ２２０４も同様のレジスタｓｃｔｒ１、ｓｓｔｒ１、ｒｄｒ１およびｔｒｄ１を備えている。
【０１１３】ＤＭＡＣの割込み動作は、シリアル・インタフェース０  ２２０２からのシリアル入力データ・レジスタフル割込み信号Ｓ０ＤＩＦによって開始される。即ち、この割込み信号が、ＤＳＰの割込みコントローラ２６００に送られ、そこで、ｉｃｔｒ  ３０２２の割込みフラグＰＩＲＱ０が値１に設定される。さらに、これにより、シリアル・データのリードの用意のできたことが、ＤＭＡＣの割込みコントローラ３００４に信号で通知される。ＤＭＡＣに到達する多数の周辺割込みが、表３で決定された優先度によって処理される。周辺のデータ転送が受け付けられると、一対のｄｒロード動作およびｄｒストア動作によって転送が実現される。前記のように、ｄｒロードおよびｄｒストアの動作中に行われるメモリ・アクセスに対しては、競合の調停が行われる。ＤＭＡＣの割込みプログラムのｄｒロード動作の直前に、ＤＭＡＣがＰＩＲＱ０フラグを解除して、ＤＭＡＣの割込みコントローラに次の割込みを受ける準備をさせる。ｄｒロード動作に続いて、ＤＭＡＣは、シリアル入力データレジスタフルフラグＲＤＲＦ０を解除して、そのシリアル・インタフェースにさらにデータを受信する準備をさせる。フラグＰＩＲＱ０およびＲＤＲＦ０の解除は別として、割込みデータ転送動作は、転送元および転送先のレジスタがａｉｓ０およびａｉｄ０である点をのぞけば、前述のローカル・データ転送動作と正に同じである。
【０１１４】ｄｒロードおよびｄｒストアの終了後、ＤＭＡＣは、反復カウンタｉｒｃ０の内容を検査する。ｉｒｃ０＝１（周辺転送が終了していることを意味する）、且つＰＴＥ０Ｐ＝０（転送終了ののち直ちに、ＤＳＰコア３５００が割込みを受けることを意味する）の場合、ＤＭＡＣは、割込みＰＴＥ０（周辺転送０終了）をＤＳＰコア３５００に発する。ｉｒｃ＞＝２の場合、反復カウンタｉｒｃ０を１だけデクリメントし、ＤＭＡＣが、次の周辺割込みを待つ。この時点で、フラグＤＴ＝１（割り込まれたＤＭＡＣのデータ転送プロセスを意味する）の場合、ＤＭＡＣは、その中断したプロセスを再開する。フラグＤＴ＝０（割込みを受けた動作が無いことを意味する）の場合、ＤＭＡＣは、ＨＡＬＴとなる。
【０１１５】図１１は、周辺データ転送動作のタイミングを示す。ＤＭＡＣの割込みが、割込みを受信し（フラグＰＩＲＱ０をセットするＤＳＰを介して）、次のサイクルにおいて、優先度を解読する。競合する割込みの場合、優先度の低い割込みは無視する。次のサイクルで、ＤＭＡＣの割込みコントローラが、その割込みを承認（アクノリッジ）して、割込み処理プログラムをフェッチする（ｉｃｔｒにおいて指定される転送機能からＰＬＡ状態が生成される）。２つの連続した命令（ロードｄｒおよびストアｄｒ）がフェッチされる。２サイクルでそれらの命令が実行された後に、ＤＭＡＣの割込みコントローラにより、本来の転送ルーチンを再開する。なお、ＤＭＡＣは、既に実行中のローカル・データ転送が終了するまで、割込み処理プログラムの実行を延期する。つまり、前のデータ転送動作の実行が終わっていない場合、割込み動作をＤＭＡＣの１動作周期だけ遅らせる。」（第３３欄第１４行〜第３６欄第１４行）
　
　上記引用例記載事項及び図面の記載を総合勘案すると、引用例には、次の発明（以下、「引用発明」という。）が記載されていると認められる（なお、引用例の記載には、同義語が多数用いられているため、以下では同義語を特定の用語に言い換えて、用語の統一を図っている。また、以下に認定した引用発明は、「ＩＡＤ０フラグ」が１に等しい場合のものである。）。
「ＤＳＰデータを格納するデータ・メモリと、前記ＤＳＰの外部の周辺装置とのインタフェースを与える複数の周辺インタフェースと、前記データ・メモリおよびプログラム・メモリに接続され、該プログラム・メモリに格納されたＤＳＰ命令を実行するＤＳＰコアと、前記データ・メモリ、前記プログラム・メモリ、前記ＤＳＰコアおよび前記周辺インタフェースに接続されたＤＭＡコントローラ（ＤＭＡＣ）とを備えるディジタル信号処理プロセッサ（ＤＳＰ）であって、
　前記周辺装置は、コーデックチップを含むシリアルＩ／Ｏ装置であり、
　前記周辺インタフェースは、それぞれ独自の外向きのデータ転送用割込み、および内向きのデータ転送用割込みを有し、
　前記ＤＭＡＣは、周辺割込み制御レジスタｉｃｔｒ３０２２の周辺割込み０（ＰＩＲＱ０）および周辺割込み１（ＰＩＲＱ１）により周辺割込みが検出された場合、これらの周辺割込みに基づいて周辺データ転送要求を処理するが、周辺割込み制御レジスタｉｃｔｒ３０２２には、２つの可能な周辺割込み（ＰＩＲＱ０およびＰＩＲＱ１）のそれぞれに対し４つの情報フィールドが設けられており、４つの情報フィールドは、割込み選択フィールド、機能選択フィールド、ＤＭＡＣ割込みフラグ、及びＤＳＰ割込み優先度フラグであり、
　割込み選択フィールドにより、割込みの発信源である周辺装置（シリアルＩ／Ｏ装置０、シリアルＩ／Ｏ装置１）、及び、周辺割込みが、外向きのデータ転送用割込みであるのか、内向きのデータ転送用割込であるのかが割り当てられ、
　機能選択フィールドにより、実行すべきデータ転送動作が指定され、
　ＤＭＡＣ割込みフラグにより、ＤＭＡＣへの未処理のＰＩＲＱ０およびＰＩＲＱ１割込みが示され、
　ＤＳＰ割込み優先度フラグＰＴＥ１ＰおよびＰＴＥ０Ｐにより、未処理のデータ転送が終了したときに、ＤＭＡＣからＤＳＰコアへ割込みをかけるか否かが指定され、
　ＤＭＡＣは、ＤＳＰコアの動作と並列にローカル・データ転送を実行することができるが、ＤＭＡＣ（ＤＭＡアドレス・バス使用）とＤＳＰコア（Ｘ、ＹまたはＰＣアドレス・バス使用）とが同時に同じメモリ装置へアクセスしようとした場合、並列アービタにより、ＤＭＡＣの動作を引き延ばしてアクセスの競合が解消され、
　コーデックからメモリへのデータ転送のような単一転送元レジスタから複数のメモリ位置へのデータ転送では、ＤＳＰは、転送を始めるにあたり、周辺割込み制御レジスタｉｃｔｒ３０２２を設定することにより、周辺割込み０（ＰＩＲＱ０）に対し、シリアル・インタフェース０の周辺インタフェース２２０２からの内向きのデータ転送用割込を割り当て、転送が単一の転送元（シリアル・インタフェース０のデータ受信レジスタ）から複数の転送先（メモリの１ブロック）へのものであることを指定し、ＤＳＰ割込み優先度フラグＰＴＥ０Ｐフラグを１に設定することにより、ＤＭＡＣがデータ転送の終了後（割込み転送カウンタｉｒｃ０が１に等しいとき）に、割込みＰＴＥ０をＤＳＰコアに送るようにし、転送元のアドレス及び転送先のアドレスとして、シリアル・インタフェース０の受信データ・レジスタのアドレス、および、前記のシリアル・データの書き込まれるメモリ・ブロックの開始アドレスを、それぞれ転送元レジスタａｉｓ０および転送先レジスタａｉｄ０に保持させ、転送予定のデータ数を割込み反復回数レジスタｄｉｒｃ０に書き込み、
　周辺インタフェース２２０２は、シリアル受信データ・レジスタｒｄｒ０を有し、該シリアル受信データ・レジスタｒｄｒ０が外部のシリアルＩ／Ｏ装置０から受信したデータで一杯になったときに、内向きのデータ転送用割込み要求信号をＤＭＡＣに送り、周辺データ転送要求が受け付けられると、ＤＭＡＣは、転送元レジスタａｉｓ０および転送先レジスタａｉｄ０を使用し、一対のロード動作およびストア動作によって単一データ転送シーケンスを実行するが、前記のように、ロードおよびストアの動作中に行われるメモリ・アクセスに対しては、競合の調停が行われ、単一データ転送シーケンスの終了後、ＤＭＡＣは、反復カウンタｉｒｃ０の内容を検査し、ｉｒｃ０＝１（周辺転送が終了していることを意味する）の場合、ＤＭＡＣは、割込みＰＴＥ０をＤＳＰコアに発し、ｉｒｃ＞＝２の場合、反復カウンタｉｒｃ０を１だけデクリメントし、ＤＭＡＣは、次の周辺割込みを待ち、
　同様に、周辺装置へのデータの転送に対しては、周辺インタフェース２２０２が、転送されるべきデータが格納される送信データレジスタｔｄｒ０を有し、送信データレジスタｔｄｒ０のデータがシリアルＩ／Ｏ装置０により総て受信されると、外向きのデータ転送用割込み要求信号を生成し、この割込みは、ＤＭＡＣへと経路選択されて送られ、次に、その周辺インタフェース２２０２に対する反復回数ｉｒｃ０が２以上の場合、ＤＭＡＣが、次のデータ・ワードを送信データレジスタｔｄｒ０にロードする、
　ディジタル信号処理プロセッサ（ＤＳＰ）。」
　
３．対比
　本願補正発明を、引用発明と対比する。
　引用発明において、「ディジタル信号処理プロセッサ（ＤＳＰ）」の「ＤＳＰコア」が「プログラム・メモリに格納されたＤＳＰ命令を実行」することが、本願補正発明の「デジタル信号データを処理するデジタル信号プロセッサ（ＤＳＰ）プログラムの実行」に相当する。
　次に、本願明細書第００２６段落には「【００２６】　AC97インターフェース28は、信号がコーデック48によりデジタル化されるようなマイクロホン46として描かれているアナログ外部I/O装置から、記録するサンプルを受信する。同様に、AC97インターフェース28は、コーデック48を経由して、スピーカー50として描かれているアナログI/O装置に処理されたサンプルを送信する。」と、コーデック48の扱うデジタル信号が「サンプル」と記載されているから、引用発明において、「コーデックチップを含むシリアルＩ／Ｏ装置」から転送された「データ」が、本願補正発明の「サンプル」に相当するといえる。よって、引用発明において、該「データ」を格納している「ＤＳＰデータを格納するデータ・メモリ」が、本願補正発明の「サンプルを含むデジタル信号データを記憶するように構成されたデータメモリ」に相当する。
　次に、引用発明の「ＤＳＰコア」は、「データ・メモリ」に接続され、「プログラム・メモリに格納されたＤＳＰ命令を実行する」ことで「データ・メモリ」に格納された「ＤＳＰデータ」を処理しているから、本願補正発明の「前記データメモリと結合され、前記データメモリに記憶されたサンプルを処理するように構成されたＤＳＰ」に相当する。
　次に、引用発明の「シリアルＩ／Ｏ装置」の「周辺インタフェースは、それぞれ独自の外向きのデータ転送用割込み、および内向きのデータ転送用割込みを有し」ているから、本願補正発明の「Ｉ／Ｏ割込みを生成するように構成されたＩ／Ｏインターフェース」に相当する。
　次に、引用発明の「ＤＭＡコントローラ（ＤＭＡＣ）」は、「周辺割込みが検出された場合、これらの周辺割込みに基づいてこれらの周辺データ転送要求を処理する」ものであって、「コーデックからメモリへのデータ転送のような単一転送元レジスタから複数のメモリ位置へのデータ転送」を行う場合には、「ＤＭＡＣ」による「一対のロード動作およびストア動作によって単一データ転送シーケンス」が実行され、「反復カウンタｉｒｃ０の内容を検査し」「ｉｒｃ＞＝２の場合、反復カウンタｉｒｃ０を１だけデクリメントし、ＤＭＡＣが、次の周辺割込みを待ち、」「ｉｒｃ０＝１（周辺転送が終了していることを意味する）の場合、ＤＭＡＣは、割込みＰＴＥ０をＤＳＰコアに発し」、また「周辺装置へのデータの転送」を行う場合も同様であるから、引用発明において、かかる動作を行う「ＤＭＡＣ」が、本願補正発明の「前記Ｉ／Ｏインターフェースからの前記Ｉ／Ｏ割込みを検出し、前記Ｉ／Ｏ割込みに応答して、前記Ｉ／Ｏインターフェースと前記データメモリとの間においてサンプルを転送し、所定数のサンプルが、前記Ｉ／Ｏインターフェースと前記データメモリとの間において転送された後に、前記ＤＳＰに割込むように構成された割込みアクセラレータ」に相当するといえる。
　次に、引用発明において、「コーデックチップを含むシリアルＩ／Ｏ装置」の「周辺インタフェース２２０２」が、「シリアル受信データ・レジスタｒｄｒ０」や「送信データレジスタｔｄｒ０」を有し、「外部のシリアルＩ／Ｏ装置０」から「データ」を「受信」したり、「格納され」た「データ」を「周辺装置へ」「転送」したりするよう構成されることが、本願補正発明の「前記Ｉ／ＯインターフェースがさらにＩ／Ｏレジスタを有し、前記Ｉ／Ｏインターフェースが外部Ｉ／Ｏ装置と前記Ｉ／Ｏレジスタとの間においてサンプルを転送するように構成され」ることに相当する。
　次に、引用発明において、「ＤＭＡＣ」が、「コーデックチップを含むシリアルＩ／Ｏ装置」の「コーデックからメモリへのデータ転送」の際に「周辺インタフェース」の「単一転送元レジスタから複数のメモリ位置へのデータ転送」を行い、「同様に、周辺装置へのデータの転送」を行うように構成されることが、本願補正発明の「前記割込みアクセラレータが、前記Ｉ／Ｏレジスタと前記データメモリとの間においてサンプルを転送することにより、前記Ｉ／Ｏインターフェースと前記データメモリとの間においてサンプルを転送するように構成され」ることに相当する。
　次に、引用発明において、「ＤＭＡＣ」が、「周辺割込み」を検出した場合、「周辺割込み制御レジスタｉｃｔｒ３０２２」により、「割込みの発信源」がどの「周辺装置」（シリアルＩ／Ｏ装置０、シリアルＩ／Ｏ装置１）であるのか、また該「周辺割込み」が、「外向きのデータ転送用割込みであるのか、内向きのデータ転送用割込であるのか」を判定すること、及び「転送が単一の転送元（シリアル・インタフェース０のデータ受信レジスタ）から複数の転送先（メモリの１ブロック）へのものである」場合には、「ＤＭＡＣ」が、「転送元レジスタａｉｓ０」に「保持」された「アドレス」を「受信データ・レジスタのアドレス」として用い、「転送先レジスタａｉｄ０」に「保持」された「アドレス」を「メモリ・ブロックの開始アドレス」として使用するように構成されることが、本願補正発明の「前記割込みアクセラレータが、前記Ｉ／Ｏ割込みを、前記Ｉ／Ｏレジスタ、転送方向、及び前記Ｉ／Ｏ割込みに応答する前記データメモリにおけるサンプルバッファ内のメモリの位置と関連付けるように構成され」ることに相当する。
　
　すると、本願補正発明と引用発明とは、次の点で一致する。
＜一致点＞
 「デジタル信号データを処理するデジタル信号プロセッサ（ＤＳＰ）プログラムの実行において使用する回路装置であって、
サンプルを含むデジタル信号データを記憶するように構成されたデータメモリと、
前記データメモリと結合され、前記データメモリに記憶されたサンプルを処理するように構成されたＤＳＰと、
Ｉ／Ｏ割込みを生成するように構成されたＩ／Ｏインターフェースと、
前記Ｉ／Ｏインターフェースからの前記Ｉ／Ｏ割込みを検出し、前記Ｉ／Ｏ割込みに応答して、前記Ｉ／Ｏインターフェースと前記データメモリとの間においてサンプルを転送し、所定数のサンプルが、前記Ｉ／Ｏインターフェースと前記データメモリとの間において転送された後に、前記ＤＳＰに割込むように構成された割込みアクセラレータと、
を有し、
前記Ｉ／ＯインターフェースがさらにＩ／Ｏレジスタを有し、前記Ｉ／Ｏインターフェースが外部Ｉ／Ｏ装置と前記Ｉ／Ｏレジスタとの間においてサンプルを転送するように構成され、
前記割込みアクセラレータが、前記Ｉ／Ｏレジスタと前記データメモリとの間においてサンプルを転送することにより、前記Ｉ／Ｏインターフェースと前記データメモリとの間においてサンプルを転送するように構成され、
前記割込みアクセラレータが、前記Ｉ／Ｏ割込みを、前記Ｉ／Ｏレジスタ、転送方向、及び前記Ｉ／Ｏ割込みに応答する前記データメモリにおけるサンプルバッファ内のメモリの位置と関連付けるように構成される、回路装置。」
　
　一方で、両者は、次の点で相違する。
＜相違点＞
　本願補正発明では、「ＤＳＰが、休止動作により、及び休止肯定応答信号を提供することにより休止信号に応答するように構成され、前記割込みアクセラレータが、前記Ｉ／Ｏ割込みに応答して前記休止信号を提供するように、及び前記休止肯定応答信号に応答して前記ＤＳＰを休止したままでサンプルを転送するようにも構成される」のに対し、引用発明では、「ＤＭＡＣは、ＤＳＰコアの動作と並列にローカル・データ転送を実行することができる」ため、「ＤＭＡＣによる」「ロードおよびストアの動作中に行われるメモリ・アクセスに対して」「ＤＭＡＣ（ＤＭＡアドレス・バス使用）とＤＳＰコア（Ｘ、ＹまたはＰＣアドレス・バス使用）とが同時に同じメモリ装置へアクセスしようとした場合、並列アービタにより、ＤＭＡＣの動作を引き延ばしてアクセスの競合が解消され」るものの、「ＤＳＰコア」（本願補正発明の「ＤＳＰ」に相当する。以下同じ。）が、休止動作により、及び休止肯定応答信号を提供することにより休止信号に応答するように構成され、「ＤＭＡＣ」（割込みアクセラレータ）が、前記Ｉ／Ｏ割込みに応答して前記休止信号を提供するように、及び前記休止肯定応答信号に応答して前記「ＤＳＰコア」（ＤＳＰ）を休止したままでデータ（サンプル）を転送するようには構成されていない点。
　
４．判断
　そこで、上記相違点について判断すると、ＣＰＵが、一時的に動作を停止すること（休止動作）により、及びＣＰＵが停止したことを知らせる信号（休止肯定応答信号）を提供することによりＣＰＵに停止要求する信号（休止信号）に応答するように構成され、ＤＭＡ転送回路が、入出力機器からの転送要求に応答して前記ＣＰＵに停止要求する信号（休止信号）を提供することは、例えば特開平９−２５９０７４号公報の【従来の技術】の欄に記載されているように周知技術であって、かかる周知技術はプロセッサがＤＳＰの場合にも適用できることは明らかである（例えば、江口　真、外４名、ベクトルＤＳＰを用いた携帯端末におけるテレビ電話システム、電子情報通信学会２０００年総合大会講演論文集  エレクトロニクス２、社団法人電子情報通信学会、２０００年３月７日発行、ｐ．１２２、「３．ＤＳＰを用いたテレビ電話システム」欄の記載参照。）。
　そして、引用発明においても、ＤＭＡＣ（ＤＭＡアドレス・バス使用）とＤＳＰコア（Ｘ、ＹまたはＰＣアドレス・バス使用）とが同時に同じメモリ装置へアクセスして「アクセスの競合」が生じた場合には、該「アクセスの競合」の解消のためＤＭＡＣによるデータ転送に遅延が生じることは明らかであるから、「ＤＳＰコア」のモードとして引用例にＳＬＥＥＰモードが挙げられていること（引用例第４６欄第８〜９行）を考慮すれば、引用発明において、「ＤＭＡＣ」によるデータ転送を高速化すべく、「ＤＭＡＣ」と「ＤＳＰコア」との「アクセスの競合」自体が生じないよう、引用発明に上記周知技術を適用し、「ＤＳＰコア」（ＤＳＰ）が、一時的に動作を停止すること（休止動作）により、及び「ＤＳＰコア」（ＤＳＰ）が停止したことを知らせる信号（休止肯定応答信号）を提供することにより「ＤＳＰコア」（ＤＳＰ）に停止要求する信号（休止信号）に応答するように構成され、「ＤＭＡＣ」（割込みアクセラレータ）が、「シリアルＩ／Ｏ装置」の「周辺インタフェース」からの「外向きのデータ転送用割込み、および内向きのデータ転送用割込み」（Ｉ／Ｏ割込み）に応答して前記「ＤＳＰコア」（ＤＳＰ）に停止要求する信号（休止信号）を提供するように、及び前記「ＤＳＰコア」（ＤＳＰ）が停止したことを知らせる信号（休止肯定応答信号）に応答して前記「ＤＳＰコア」（ＤＳＰ）を休止したままでデータ（サンプル）を転送するようにも構成することは、当業者が容易になし得たことである。
　また、本願補正発明の作用効果も、引用発明及び周知技術から当業者が予測しうるものである。
　従って、本願補正発明は、引用例に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。
　
５．本件補正についての結び
　以上のとおり、本願補正発明は、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものであるから、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明について
１．本願発明
　平成２０年８月２８日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明は、平成１９年１０月２４日付けの手続補正書によって補正された特許請求の範囲の請求項１〜１１に記載された事項により特定されるとおりのものであるところ、請求項１に係る発明（以下、「本願発明」という。）は、次のとおりのものである。
「【請求項１】
デジタル信号データを処理するデジタル信号プロセッサ（ＤＳＰ）プログラムの実行において使用する回路装置であって、
サンプルを含むデジタル信号データを記憶するように構成されたデータメモリと、
前記データメモリと結合され、前記データメモリに記憶されたサンプルを処理するように構成されたＤＳＰと、
Ｉ／Ｏ割込みを生成するように構成されたＩ／Ｏインターフェースと、
前記Ｉ／Ｏインターフェースからの前記Ｉ／Ｏ割込みを検出し、前記Ｉ／Ｏ割込みに応答して、前記Ｉ／Ｏインターフェースと前記データメモリとの間においてサンプルを転送し、所定数のサンプルが、前記Ｉ／Ｏインターフェースと前記データメモリとの間において転送された後に、前記ＤＳＰに割込むように構成された割込みアクセラレータと、
を有し、
前記Ｉ／ＯインターフェースがさらにＩ／Ｏレジスタを有し、前記Ｉ／Ｏインターフェースが外部Ｉ／Ｏ装置と前記Ｉ／Ｏレジスタとの間においてサンプルを転送するように構成され、
前記割込みアクセラレータが、前記Ｉ／Ｏレジスタと前記データメモリとの間においてサンプルを転送することにより、前記Ｉ／Ｏインターフェースと前記データメモリとの間においてサンプルを転送するように構成され、
前記割込みアクセラレータが、前記Ｉ／Ｏ割込みを、前記Ｉ／Ｏレジスタ、転送方向、及び前記Ｉ／Ｏ割込みに応答する前記データメモリにおけるサンプルバッファ内のメモリの位置と関連付けるように構成され、
前記ＤＳＰが、休止動作により、及び休止肯定応答信号を提供することにより、休止信号に応答するように構成され、前記割込みアクセラレータが、前記Ｉ／Ｏ割込みに応答して前記休止信号を提供するように、及び前記休止肯定応答信号に応答してサンプルを転送するようにも構成される、回路装置。」
　
２．引用例
　原査定の拒絶の理由で引用された引用例及びその記載事項は、前記「第２　［理由］２．」に記載したとおりである。
　
３．対比・判断
　本願発明は、上記「第２　［理由］」で検討した本願補正発明から、「前記割込みアクセラレータが、前記Ｉ／Ｏ割込みに応答して前記休止信号を提供するように、及び前記休止肯定応答信号に応答して
前記ＤＳＰを休止したままで
　そうすると、本願発明の発明特定事項をすべて含み、更に他の事項を付加したものに相当する本願補正発明が、「第２　［理由］４．」に記載したとおり、引用例に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、引用例に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。
　
４．むすび
　以上のとおり、本願の請求項１に係る発明は、特許法第２９条第２項の規定により特許を受けることができないものである。
　従って、その余の請求項について論及するまでもなく、本願は拒絶すべきものである。
　よって、結論のとおり審決する。