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　特願２００２−１１２１８２「半導体装置」拒絶査定不服審判事件〔平成１５年１０月３１日出願公開、特開２００３−３０９１８８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯　 
　本願は、平成１４年４月１５日の出願であって、平成２０年６月５日付けで拒絶査定がされ、それに対して、同年７月１１日に審判が請求されるとともに、同日に手続補正書が提出され、平成２２年６月１１日付けで審尋がされ、同年７月９日に回答書が提出された。その後、平成２２年１２月１７日付けで当審により拒絶理由（以下「当審拒絶理由」という。）が通知され、これに対して、平成２３年２月４日に意見書及び手続補正書が提出されたものである。
　 
　 
第２　本願発明 
　請求項１〜４に係る発明のうち、請求項１に係る発明（以下「本願発明」という。）は、次のとおりである。 
　 
「【請求項１】　第一の高誘電率絶縁材料からなる第一の絶縁膜を含み、且つ第一の電気的膜厚を有する第一の絶縁膜構造体を第一のゲート絶縁膜とする第一のトランジスタと、
　前記第一の絶縁膜と、前記第一の高誘電率絶縁材料と異なる第二の高誘電率絶縁材料からなる第二の絶縁膜との積層体であって、且つ前記第一の電気的膜厚と異なる第二の電気的膜厚を有する第二の絶縁膜構造体を第二のゲート絶縁膜とする第二のトランジスタとを少なくとも含み、
　前記第一の絶縁膜と前記第二の絶縁膜とは、互いに含有される構成元素の組成比が異なる高誘電率絶縁材料からなり、
　該積層体の下部領域が前記第一の絶縁膜で構成され、
　前記第一絶縁膜構造体及び第二の絶縁膜構造体は、同一の半導体基板上に形成され、
前記半導体基板はシリコン基板であり、
　前記第一の絶縁膜構造体あるいは前記第二の絶縁膜構造体の少なくとも一方において、
前記第一の絶縁膜あるいは前記第二の絶縁膜と該シリコン基板との界面に、熱酸化膜からなるシリコン酸化膜からなる層が存在することを特徴とする半導体装置。」 　 
　
第３　引用例の記載と引用発明 
１　引用例１とその記載内容 
　当審拒絶理由で引用した、本願の出願日前に日本国内において頒布された刊行物である特開平１０−１８９９６６号公報（以下「引用例１」という。）には、「半導体装置及びその製造方法」（発明の名称）について、次の記載がある（下線は当審で付加。以下同じ。）。 
　 
（１）発明の属する技術分野等 
「【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】シリコン酸化膜（ＳｉＯ2 ）をゲート酸化膜として用いるＭＯＳトランジスタにおいて、ゲート酸化膜の薄膜化はトランジスタの高性能化を進める上で重要な役割を果たしている。しかし、ダイレクト・トンネリングが起こる膜厚よりゲート酸化膜を薄く（例えば３ｎｍ程度以下の膜厚）することは、トランジスタの実用上問題であると考えられている。この問題に対する解決策の一つとして、Ｔａ2 Ｏ5 膜などのいわゆる「高誘電体膜」をゲート絶縁膜として用い、ゲート電極と基板間やゲート電極とソース／ドレイン間のリーク電流（ダイレクト・トンネリング）を抑えつつ酸化膜換算膜厚を小さくする方法が提案されている。」 
（２）発明の実施の形態
「【００６１】次に、本発明の第６実施形態について説明する。
【００６２】図８は、第６実施形態について、強誘電体メモリを説明するための断面図（ａ）とそれをメモリチップに構成した時のチップイメージを説明するための図（ｂ）である。
【００６３】
本実施形態は、第１実施形態等で説明した高誘電体膜をゲート絶縁膜に用いたトランジスタと、これと同様の素子構造でゲート絶縁膜に強誘電体膜を用いた強誘電体メモリとを同一のチップに形成するものである。図８（ｂ）に示すように、メモリセル部２１には図８（ａ）の強誘電体メモリを用い、メモリセルを制御するコントロール回路部（周辺トランジスタ部）やロジック回路部には、図１に示したような高誘電体膜をゲート絶縁膜に用いたトランジスタを用いている。すなわち、メモリ部分とそのコントロール部分やロジック部などでゲート絶縁膜の種類を変えて、ｍそれぞれの領域で最適な膜厚や材料を使用することができる。
【００６４】まず、図９（ａ）に示すように、メモリセル部と周辺トランジスタ部とを、第１実施形態における図２（ｂ）の工程と同じようにして、全面ＣＭＰを行ない、ダミーゲートパターン４の表面を露出させる。ここでは、チャネルイオン注入層８ａ及び８ｂ（チャネルイオン注入層８ａ及び８ｂは、メモリセル部と周辺トランジスタ部のしきい値（Ｖth）がそれぞれ最適になるように、それぞれイオン注入条件が最適化されている。）をソース／ドレイン領域６の形成よりも先に行なう第３実施形態（図５参照）の方法を採用している。もちろん、第１実施形態のように、チャネルイオン注入をソース／ドレイン領域の形成後に行っても良い。その場合は、メモリセル部或いは周辺トランジスタ部のゲート絶縁膜やメタル電極を形成してから、例えばＲＴＡ法などにより、８００℃、１０秒程度でイオン注入層の活性化アニールを行うことになる。
【００６５】次に、
図９（ｂ）に示すように、メモリセル部の露出したダミーゲートパターン４（Ｓｉ
3 
Ｎ
4 
膜）をレジスト膜（図示せず）をマスクとして、例えばホットリン酸のエッチング液を用いて選択的に除去し、後の工程でゲート電極が形成される溝を形成する。この時、周辺トランジスタ部はレジスト膜（図示せず）に覆われているため、露出したダミーゲートパターン４（Ｓｉ
3
 Ｎ
4 
膜）は保護されている。
【００６６】
次に、ＳｉＯ
2 
膜３を除去してＳｉ基板１表面を露出させ、例えば誘電体膜９ａを介して強誘電体膜９ｂを堆積する。誘電体膜９ａは、Ｓｉ基板１表面に強誘電体膜９ｂを安定して形成するためのものであり、例えば膜厚１ｎｍ程度のＳｉ
3
 Ｎ
4
 膜や膜厚２ｎｍ程度の高誘電体膜であるＴａ
2 
Ｏ
5 
膜等を用いることができる。また、強誘電体膜９ｂとしては、例えば、Ｂｉ
4
 Ｔｉ
3
 Ｏ
12
、ＰＺＴ、ＰＬＺＴ、ＢｉＳｒ
2
 Ｔａ
2
 Ｏ
9 
、ＢａＭｇＦ
4
 等や、１ｎｍ程度の膜厚のエピタキシャル成長させた酸化セリウム（ＣｅＯ
2 
）の上に形成するエピタキシャル成長させた膜厚２０ｎｍ程度の（Ｂａ、Ｓｒ）ＴｉＯ
3
 膜を用いることができる。
【００６７】
次に、図１０（ｃ）に示すように、メタル膜１０ａと誘電体膜９ａ及び９ｂのＣＭＰを行ない、メモリセル部にゲート電極を形成する。続いて、周辺トランジスタ部の露出したダミーゲートパターン４（Ｓｉ
3
 Ｎ
4
 膜）を、必要であればレジスト膜（図示せず）をマスクとして、例えばホットリン酸のエッチング液を用いて選択的に除去し、後の工程でゲート電極が形成される溝を形成する。続いて、ＳｉＯ
2 
膜３を除去してＳｉ基板１表面を露出させ、全面にゲート絶縁膜９ｃとして例えば高誘電体膜のＴａ
2
 Ｏ
5
 膜を膜厚２０ｎｍ程度堆積する。この時、Ｓｉ基板１界面との間にいわゆる界面準位等ができにくいように、前処理を行なうとか、或いは、界面に薄い（例えば１ｎｍ程度）ＳｉＯ
2 
膜やＳｉ
3 
Ｎ
4
 膜などを介して高誘電体膜（Ｔａ
2
 Ｏ
5 
膜や（Ｂａ、Ｓｒ）ＴｉＯ
3 
膜など）を堆積しても良い。
【００６８】
次に、図１０（ｄ）に示すように、メタル膜１０ｂと誘電体膜９ｃのＣＭＰを行ない、周辺トランジスタ部のゲート電極を形成する。
メモリチップの基本構造が完成する。
【００６９】
本実施形態によれば、メモリセル部と周辺トランジスタ部とで、それぞれ最適なゲート絶縁膜の材料及び膜厚を選択することができる。
【００７０】なお、ここではメモリセル部と周辺トランジスタ部について説明したが、この他にロジック回路部が同一チップ内に混在していてもよい。」 
     　
２　引用発明 
　上記（１）及び（２）によれば、引用例１には、次の発明が記載されているといえる（以下、この発明を「引用発明」という。）。 
　
 「高誘電体膜をゲート絶縁膜に用いた周辺トランジスタ部のトランジスタと、これと同様の素子構造でゲート絶縁膜に強誘電体膜を用いたメモリセル部のメモリ強誘電体メモリとを同一のチップに形成する半導体装置であって、周辺トランジスタ部のＳｉ基板１表面に、ゲート絶縁膜９ｃとして高誘電体膜のＴａ2 Ｏ5 膜を、Ｓｉ基板１界面との間に界面準位等ができにくいように、ＳｉＯ2 膜を介して堆積し、メモリセル部のＳｉ基板１表面に、高誘電体膜であるＴａ2 Ｏ5 膜を用いる誘電体膜９ａを介して、ＢｉＳｒ2 Ｔａ2 Ｏ9 膜を用いる強誘電体膜９ｂを堆積した半導体装置。」
  
３　引用例２とその記載内容
　当審拒絶理由で引用した、本願の出願日前に日本国内において頒布された刊行物である特開平８−５５９１８号公報（以下「引用例２」という。）には、「電界効果型半導体メモリ装置の構造およびその製造方法」（発明の名称）について、次の記載がある。 
　 
「【０００１】
【産業上の利用分野】本発明は、半導体装置、特に、強誘電体容量素子を有する半導体メモリ装置およびその製造方法に関する。」
「【００２３】低誘電率層１０５は、前述したようにソース・ドレイン間のバイアスで強誘電体にかかる横方向の電界を弱めるためのものである。よって、Ｓｉ酸化膜をＳｉ窒化膜にすることも、また、
強誘電体より比較して誘電率の小さいＴａ
2
 Ｏ
5 
等の材料
【００２４】
強誘電体としてＢｉ
4 
Ｔｉ
3
 Ｏ
12
を用いたが、ＰＺＴ，ＰＬＡＺＴ，ＢｉＳｒ
2
 Ｔａ
2
 Ｏ
9
 等でも良い。
　　 
　上記引用例２の記載から、「Ｔａ2 Ｏ5 」は、強誘電体である「ＢｉＳｒ2 Ｔａ2 Ｏ9　」より誘電率が小さいことが分かる。
　
第４　対比 
１　本願発明と引用発明とを対比すると、 
ア　引用発明の「周辺トランジスタ部のトランジスタ」、「メモリセル部の強誘電体メモリ」は、それぞれ、本願発明の「第一のトランジスタ」、「第二のトランジスタ」に相当する。　
イ　引用発明の「周辺トランジスタ部のトランジスタ」における「ゲート絶縁膜９ｃ」は、本願発明の「第一のゲート絶縁膜」に相当する。そして、該「ゲート絶縁膜９ｃ」は、「高誘電体膜であるＴａ2 Ｏ5 膜」を堆積したものであるから、「高誘電率絶縁材料」からなる「絶縁膜」であり、且つ、実効的な膜厚すなわち電気的膜厚を有する「絶縁膜構造体」と認められる。
　そうすると、引用発明の「周辺トランジスタ部のトランジスタ」における「高誘電体膜であるＴａ2 Ｏ5 膜を堆積」した「ゲート絶縁膜９ｃ」は、本願発明の「第一の高誘電率絶縁材料からなる第一の絶縁膜を含み、且つ第一の電気的膜厚を有する第一の絶縁膜構造体」である「第一のゲート絶縁膜」に相当することは、当業者にとって明らかである。       　
ウ　引用発明の「メモリセル部の強誘電体メモリ」における「ゲート絶縁膜」は、本願発明の「第二のゲート絶縁膜」に相当する。そして、該「ゲート絶縁膜」は、「高誘電体膜であるＴａ2 Ｏ5 膜を用いる誘電体膜９ａを介して、ＢｉＳｒ2 Ｔａ2 Ｏ9 膜を用いる強誘電体膜９ｂを堆積」している構造、すなわち、「Ｔａ2 Ｏ5 膜」と「ＢｉＳｒ2 Ｔａ2 Ｏ9 膜」との「積層体」であって、且つ、実効的な膜厚すなわち電気的膜厚を有する「絶縁膜構造体」と認められる。　
　ここで、上記イのとおり、引用発明の「Ｔａ2 Ｏ5」を「第一の高誘電絶縁材料」とすると、引用発明の「ＢｉＳｒ2 Ｔａ2 Ｏ9 」は、前記３からも明らかなとおり、Ｔａ2 Ｏ5より高い誘電率を有しているので、前記「第一の高誘電絶縁材料」とは異なる材料、すなわち、「第二の高誘電率絶縁材料」といえる。　
　そうすると、引用発明の「高誘電体膜であるＴａ2 Ｏ5 膜を用いる誘電体膜９ａを介して、ＢｉＳｒ2 Ｔａ2 Ｏ9 膜を用いる強誘電体膜９ｂを堆積」した「ゲート絶縁膜」は、本願発明の「第一の高誘電率絶縁材料からなる第一の絶縁膜」と、「前記第一の高誘電率絶縁材料と異なる第二の高誘電率絶縁材料からなる第二の絶縁膜との積層体」であって、「第二の絶縁膜構造体」でもある「第二のゲート絶縁膜」に相当するとともに、「積層体の下部領域が前記第一の絶縁膜で構成」されていることも明らかである。 　  　
エ　引用発明の絶縁材料である「Ｔａ2 Ｏ5 」と「ＢｉＳｒ2 Ｔａ2 Ｏ9」とを比較すると、含有される構成元素のＴａ及びＯの組成比が、異なることは当業者にとって明らかである。    　
オ　引用発明の「半導体装置」において、「高誘電体膜をゲート絶縁膜に用いた周辺トランジスタ部のトランジスタと、これと同様の素子構造でゲート絶縁膜に強誘電体膜を用いたメモリセル部のメモリ強誘電体メモリとを同一のチップに形成」され、当該チップは「Ｓｉ基板」、すなわち、「シリコン基板」から形成されている。また、上記イ及びウのとおり、「周辺トランジスタ部のトランジスタ」と「メモリセル部の強誘電体メモリ」は、それぞれ、ゲート絶縁膜を構成する「第一の絶縁膜構造体」、「第二の絶縁膜構造体」を有している。 
　そうすると、「周辺回路部のトランジスタ」と「メモリセル部のトランジスタ」の各「絶縁膜構造体」は、同一のシリコン基板上に形成されているものと認められる。        　
カ　引用発明の「ＳｉＯ2 膜」は、本願発明の「シリコン酸化膜」に相当し、層を形成することは明らかである。 
　 
２　したがって、本願発明と引用発明との一致点及び相違点は、次のとおりとなる。
　 
〈一致点〉 
「第一の高誘電率絶縁材料からなる第一の絶縁膜を含み、且つ第一の電気的膜厚を有する第一の絶縁膜構造体を第一のゲート絶縁膜とする第一のトランジスタと、前記第一の絶縁膜と、前記第一の高誘電率絶縁材料と異なる第二の高誘電率絶縁材料からなる第二の絶縁膜との積層体であって、電気的膜厚を有する第二の絶縁膜構造体を第二のゲート絶縁膜とする第二のトランジスタとを少なくとも含み、前記第一の絶縁膜と前記第二の絶縁膜とは、互いに含有される構成元素の組成比が異なる高誘電率絶縁材料からなり、該積層体の下部領域が前記第一の絶縁膜で構成され、前記第一絶縁膜構造体及び第二の絶縁膜構造体は、同一の半導体基板上に形成され、前記半導体基板はシリコン基板であり、前記第一の絶縁膜構造体において、前記第一の絶縁膜と該シリコン基板との界面に、シリコン酸化膜からなる層が存在することを特徴とする半導体装置。」
　
〈相違点〉 
相違点１
　本願発明では、「第二の絶縁膜構造体」の電気的膜厚が、「第一の電気的膜厚と異なる第二の電気的膜厚」であるのに対し、引用発明では、両者が異なるか否か不明である点。 　
　
相違点２
　「シリコン酸化膜からなる層」について、本願発明では、「熱酸化膜からなる」のに対し、引用発明では、熱酸化膜か否か教示されていない点。 
　
　
第５　相違点についての検討 
（１）相違点１について 
　引用発明の、メモリセル部と周辺トランジスタ部のゲート絶縁膜の電気的膜厚は、等しいか異なるかのいずれかであるところ、引用例１の段落【００６９】の「本実施形態によれば、メモリセル部と周辺トランジスタ部とで、それぞれ最適なゲート絶縁膜の材料及び膜厚を選択することができる。」とあるように、個々に膜厚を最適化することが示唆されている。
　したがって、引用発明の「周辺トランジスタ部のトランジスタ」のゲート絶縁膜である「Ｔａ2 Ｏ5 膜」の電気的膜厚と、「メモリセル部の強誘電体メモリ」のゲート絶縁膜である「Ｔａ2 Ｏ5 膜」及び「ＢｉＳｒ2 Ｔａ2 Ｏ9 膜」の積層体と電気的膜厚は、それぞれ、ゲート絶縁膜として要求される電気的特性に合わせて、堆積する膜厚等を調整することによって、当業者が適宜選択し得る技術上の設計事項といえる。
　  
（２）相違点２について 
　引用発明は、「周辺トランジスタ部のＳｉ基板１表面に、ゲート絶縁膜９ｃとして高誘電体膜のＴａ2 Ｏ5 膜を堆積し、Ｓｉ基板１界面との間に界面準位等ができにくいように、ＳｉＯ2 膜を介して」いることから、界面特性を良好にすることが引用発明において重要であることが分かる。　
　そして、一般に、ゲート絶縁膜と基板との界面特性を良好とするために「熱酸化膜」から成るＳｉＯ2膜を介在させることは、以下の周知例１〜３に記載されているように、本願出願前の周知技術である。
　そうすると、引用発明において、界面特性を改善するために、ＳｉＯ2 膜として、上記周知技術である「熱酸化膜」から成るＳｉＯ2膜を採用することは、当業者にとって容易であったといえる。  
　　
（周知例１：特開平５−３１５６０８号公報）
　上記周知例１には、次の記載がある。
「【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、とくに超高速動作の可能な半導体装置に関する。」
「【００２６】（第２の実施例）図６は、本発明の第２の実施例を示すものである。
【００２７】
図６（ａ）は本実施例に係る半導体装置の断面図を示す。ｐ型シリコン基板２０１と第１のゲート絶縁膜であるＴａ
2
Ｏ
5
膜２０２との間に、基板Ｓｉを酸化して形成したＳｉ酸化膜２０３が挿入されている。
【００２８】
Ｓｉ酸化膜２０３の形成は、３００℃の酸素雰囲気で行った。
【００２９】
Ｓｉ基板とゲート絶縁体の界面は、電流が流れるチャネル部分にあたるため、その界面特性は、半導体装置のデバイス特性に影響を与える。例えば、界面準位密度が大きいとチャネル中のキャリアは散乱を受けてしまい、移動度が減少する。移動度の減少は、電流駆動能力の低下につながる。したがって、界面準位密度はできるだけ小さく抑えなければならない。
Ｓｉ酸化膜無しの場合は界面準位密度が大きく、ばらつきも大きいが、Ｓｉ酸化膜付の場合は界面準位密度が小さく（〜５×１０
10
ｃｍ
-2
）、かつ、ばらつきも小さくなっている。
　
（周知例２：特開２００１−１１１０４６号公報）
　上記周知例２には、従来技術として次の記載がある。
「【０００１】
【発明の属する技術分野】本発明は半導体装置及びその製造方法に関するものであり、特に、ＭＩＳトランジスタ、ＭＩＳキャパシタなどのＭＩＳ型半導体素子のゲート絶縁膜、キャパシタ絶縁膜として用いられる酸窒化膜膜及びその形成方法に関するものである。
【０００２】
【従来の技術】従来，ＭＩＳ型トランジスタのゲート絶縁膜としてはシリコン酸化膜（ＳｉＯ2、以下単に酸化膜とも記す）が一般に用いられている。トランジスタの微細化に伴い、ゲート酸化膜の薄膜化が必要になっているが、薄膜化に伴ってシリコン基板とゲート電極との間の電子のダイレクトトンネリング現象によるリーク電流の増加が問題になって来ている。この対策として、ゲート絶縁膜としてシリコン酸化膜よりも誘電率の高い材料を用いてゲート絶縁膜を形成する方法が試みられている。誘電率が酸化膜よりも高い材料を用いた膜の場合、酸化膜換算膜厚（Ｔeff、同一の容量を酸化膜で得ようとした場合の酸化膜厚）よりも物理膜厚（実際の膜厚）が大きくなる。ダイレクトトンネリングによるリーク電流は膜厚の減少に伴って顕著に増大するものであるから、酸化膜よりも誘電率の高い膜を用いることによりダイレクトトンネリングによるリーク電流を削減することが出来る。このような酸化膜よりも誘電率の高い材料としてはシリコン窒化膜（Ｓｉ3Ｎ4、以下単に窒化膜とも記す）が良く知られている。」
「【００１３】
ところで，ＭＩＳ構造の絶縁膜として酸化タンタル（Ｔａ
2
Ｏ
5
）、酸化チタン（ＴｉＯ
2
）などの高誘電体材料を用いる構造も検討されている。
実際にはシリコン基板上への良好な膜質の高誘電体膜の成膜は簡単では無く、シリコン基板と高誘電体膜の反応をおさえて良好な界面特性を保つために界面層として熱酸化膜を用いることが多い。
となる。高誘電体膜を絶縁膜に用いる目的は酸化膜換算膜厚を削減することであるが、界面熱酸化膜を用いた場合には酸化膜換算膜厚が充分に削減できないという問題があった。また、界面熱酸化膜を用いない場合には、高誘電体材料とシリコン基板との反応が防止できずリーク電流が増加してしまうと
いう問題があった。」
　
（周知例３：特開２００１−２１７４１５号公報）
　上記周知例３には、従来技術として次の記載がある。
「【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造方法に関し、特に、タンタル酸化膜を含む積層構造のゲート絶縁膜を有するＭＩＳＦＥＴ(metal insulator semiconductor fieldeffect transistor)の製造方法に関する。
【０００２】
【従来の技術】近年、ロジックデバイスに対して、動作の高速化と低消費電力化とが強く要望されている。高速化を実現するためには、デバイスを構成するＭＩＳＦＥＴやＭＯＳＦＥＴのゲート絶縁膜の容量を大きくして、キャリアのドリフト速度とドレイン電流とを増加させる必要がある。」
「【０００４】そこで、第２の方法として、ゲート絶縁膜を薄膜化せずにゲート容量値を増大させるために、ゲート絶縁膜に高誘電体膜であるタンタル酸化膜を用いる試みがなされている。タンタル酸化膜が持つ高い比誘電率を利用すれば、ゲート絶縁膜の膜厚を厚くしてもゲート容量値が減少しないからである。
【０００５】ところが、タンタル酸化膜は、スパッタ法や化学気相堆積（ＣＶＤ）法等の堆積方法によらず、堆積直後にはリーク電流が流れやすい。特に、低温で堆積した堆積膜はアモルファス状態にあり、また酸素の組成も化学量論的組成よりも欠乏状態にあるため、リーク電流も大きい。このため、堆積後のタンタル酸化膜を酸素雰囲気中で熱処理して結晶化すると共に酸素の補給をも行なう必要がある。
【０００６】さらに、
シリコンからなる基板上に直接にタンタル酸化膜を堆積した場合には、基板とタンタル酸化膜との界面に未結合ボンドができやすく、この未結合ボンドは界面準位を形成してキャリアに対するトラップとなり、キャリアの移動度を低下させてしまう。従って、界面準位密度を低減するためには、基板とタンタル酸化膜との界面にシリコン酸化膜を形成することが考えられる。
【０００７】以下、論文「Y. Momiyama et. al., VLSI Tech. Digest. p135. 1997」にも開示されている、シリコン酸化膜とタンタル酸化膜とを積層した従来のゲート絶縁膜の製造方法について図面を参照しながら説明する。
【０００８】図３（ａ）〜図３（ｃ）は従来のゲート絶縁膜の製造方法の工程順の断面構成を示している。
まず、図３（ａ）に示すように、シリコンからなる基板１０１の主面を熱酸化することにより、基板１０１の主面上にシリコン酸化膜１０２を形成する。続いて、シリコン酸化膜１０２の上にタンタル酸化膜１０３Ａを堆積する。
【０００９】次に、図３（ｂ）に示すように、タンタル酸化膜１０３Ａを堆積した基板１０１に対して、酸素、二窒化酸素、一窒化酸素等の酸化雰囲気中で熱処理を行なうことにより、タンタル酸化膜１０３Ａに対して酸素を供給しながら、結晶化したタンタル酸化膜１０３Ｂを形成する。これにより、タンタル酸化膜１０３Ｂのリーク電流密度が低下する。」
　
　以上検討したとおり、本願発明は、周知技術を勘案することにより、引用発明と引用例２に記載された発明に基づいて、当業者が容易に想到し得たものであるから、特許法第２９条第２項の規定により特許を受けることができない。　 
　 
　
第６　結言 　 
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。 
　 
　よって、結論のとおり審決する。