(57)【特許請求の範囲】
【請求項１】
電力用半導体装置であって、
互いに並列に接続された第１および第２の電力用半導体素子と、
外部から繰返し受けるオン指令およびオフ指令に応じて前記第１および第２の電力用半導体素子の各々をオン状態またはオフ状態にする駆動制御部とを備え、
前記駆動制御部は、前記オン指令に対して、前記第１および第２の電力用半導体素子を同時にオン状態にする場合と、前記第１および第２の電力用半導体素子の一方をオン状態にした後に他方をオン状態にする場合とに切替え可能であり、
前記駆動制御部は、前記オフ指令に対して、前記第１および第２の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にし、
前記電力用半導体装置は、前記第１および第２の電力用半導体素子の少なくとも一方を流れる電流または両方を流れる電流の和を検出する電流検出部をさらに備え、
前記駆動制御部は、前記オン指令を受けて前記第１および第２の電力用半導体素子をオン状態にしたときに前記電流検出部によって得られた電流検出値が第１の閾値以下であるか否かを判定する判定動作を行ない、
前記駆動制御部は、前記電流検出値が前記第１の閾値以下の場合には、次の前記判定動作までの間に受けた前記オン指令に対して前記第１および第２の電力用半導体素子の一方をオン状態にした後に他方をオン状態にし、
前記駆動制御部は、前記電流検出値が前記第１の閾値を超えている場合には、次の前記判定動作までの間に受けた前記オン指令に対して前記第１および第２の電力用半導体素子を同時にオン状態にする、電力用半導体装置。
【請求項２】
電力用半導体装置であって、
互いに並列に接続された第１および第２の電力用半導体素子と、
外部から繰返し受けるオン指令およびオフ指令に応じて前記第１および第２の電力用半導体素子の各々をオン状態またはオフ状態にする駆動制御部とを備え、
前記駆動制御部は、前記オン指令に対して、前記第１および第２の電力用半導体素子を同時にオン状態にする場合と、前記第１および第２の電力用半導体素子の一方をオン状態にした後に他方をオン状態にする場合とに切替え可能であり、
前記駆動制御部は、前記オフ指令に対して、前記第１および第２の電力用半導体素子を同時にオフ状態にする場合と、前記第１および第２の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にする場合とに切替え可能であり、
前記電力用半導体装置は、前記第１および第２の電力用半導体素子の少なくとも一方を流れる電流または両方を流れる電流の和を検出する電流検出部をさらに備え、
前記駆動制御部は、前記オン指令を受けて前記第１および第２の電力用半導体素子をオン状態にしたときに前記電流検出部によって得られた電流検出値を第１の閾値および前記第１の閾値より大きい第２の閾値とそれぞれ比較する判定動作を行ない、
前記駆動制御部は、前記電流検出値が前記第１の閾値以下の場合には、次の前記判定動作までの間に受けた前記オン指令に対して前記第１および第２の電力用半導体素子の一方をオン状態にした後に他方をオン状態にするとともに、次の前記判定動作までの間に受けた前記オフ指令に対して前記第１および第２の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にし、
前記駆動制御部は、前記電流検出値が前記第１の閾値を超えかつ前記第２の閾値以下の場合には、次の前記判定動作までの間に受けた前記オン指令に対して前記第１および第２の電力用半導体素子を同時にオン状態にするともに、次の前記判定動作までの間に受けた前記オフ指令に対して前記第１および第２の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にし、
前記駆動制御部は、前記電流検出値が前記第２の閾値を超える場合には、次の前記判定動作までの間に受けた前記オン指令に対して前記第１および第２の電力用半導体素子を同時にオン状態にするともに、次の前記判定動作までの間に受けた前記オフ指令に対して前記第１および第２の電力用半導体素子を同時にオフ状態にする、電力用半導体装置。
【請求項３】
電力用半導体装置であって、
互いに並列に接続された第１および第２の電力用半導体素子と、
外部から繰返し受けるオン指令およびオフ指令に応じて前記第１および第２の電力用半導体素子の各々をオン状態またはオフ状態にする駆動制御部とを備え、
前記駆動制御部は、前記オン指令に対して、前記第１および第２の電力用半導体素子を同時にオン状態にし、
前記駆動制御部は、前記オフ指令に対して、前記第１および第２の電力用半導体素子を同時にオフ状態にする場合と、前記第１および第２の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にする場合とに切替え可能であり、
前記電力用半導体装置は、前記第１および第２の電力用半導体素子の少なくとも一方を流れる電流または両方を流れる電流の和を検出する電流検出部をさらに備え、
前記駆動制御部は、前記オン指令を受けて前記第１および第２の電力用半導体素子をオン状態にしたときに前記電流検出部によって得られた電流検出値が第２の閾値以下であるか否かを判定する判定動作を行ない、
前記駆動制御部は、前記電流検出値が前記第２の閾値以下の場合には、次の前記判定動作までの間に受けた前記オフ指令に対して前記第１および第２の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にし、
前記駆動制御部は、前記電流検出値が前記第２の閾値を超えている場合には、次の前記判定動作までの間に受けた前記オフ指令に対して前記第１および第２の電力用半導体素子を同時にオフ状態にする、電力用半導体装置。
【請求項４】
前記第１および第２の電力用半導体素子の各々は、主電流の一部が分流して流れるセンス電極を有し、
前記電流検出部は、
前記第１の電力用半導体素子の前記センス電極に接続された第１の検出用抵抗素子と、
前記第２の電力用半導体素子の前記センス電極に接続された第２の検出用抵抗素子とを含む、請求項１〜３のいずれか１項に記載の電力用半導体装置。
【請求項５】
オン状態における前記第１の電力用半導体素子の飽和電圧は、前記第２の電力用半導体素子の飽和電圧よりも小さく、
前記駆動制御部は、前記オフ指令に対して前記第１および第２の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にする場合には、前記第１の電力用半導体素子を前記第２の電力用半導体素子よりも先にオフ状態にする、請求項１〜３のいずれか１項に記載の電力用半導体装置。
【請求項６】
前記第１および第２の電力用半導体素子の各々は、制御電極を有し、制御電極に印加される電圧が閾値電圧以下となったときにオン状態からオフ状態に切替わり、
前記第１の電力用半導体素子の閾値電圧は、前記第２の電力用半導体素子の閾値電圧より大きく、
前記駆動制御部は、前記オフ指令に対して前記第１および第２の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にする場合には、前記第１の電力用半導体素子を前記第２の電力用半導体素子よりも先にオフ状態にする、請求項１〜３のいずれか１項に記載の電力用半導体装置。
【請求項７】
前記第１の電力用半導体素子は、バイポーラトランジスタであり、
前記第２の電力用半導体素子は、ユニポーラトランジスタであり、
前記駆動制御部は、前記オフ指令に対して前記第１および第２の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にする場合には、前記第１の電力用半導体素子を前記第２の電力用半導体素子よりも先にオフ状態にする、請求項１〜３のいずれか１項に記載の電力用半導体装置。
【請求項８】
前記駆動制御部は、前記オン指令に対して前記第１および第２の電力用半導体素子の一方をオン状態にした後に他方をオン状態にする場合には、前記オン指令を受ける毎に、先にオン状態にする電力用半導体素子と後にオン状態にする電力用半導体素子とを切替える、請求項１または２に記載の電力用半導体装置。
【請求項９】
前記駆動制御部は、前記オフ指令に対して前記第１および第２の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にする場合には、前記オフ指令を受ける毎に、先にオフ状態にする電力用半導体素子と後にオフ状態にする電力用半導体素子とを切替える、請求項１〜３および８のいずれか１項に記載の電力用半導体装置。
【請求項１０】
電力用半導体装置であって、
互いに並列に接続された第１および第２の電力用半導体素子と、
外部から繰返し受けるオン指令およびオフ指令に応じて前記第１および第２の電力用半導体素子の各々をオン状態またはオフ状態にする駆動制御部とを備え、
前記駆動制御部は、前記オン指令に対して、前記第１および第２の電力用半導体素子を同時にオン状態にする場合と、前記第１および第２の電力用半導体素子の一方をオン状態にした後に他方をオン状態にする場合とに切替え可能であり、
前記駆動制御部は、前記オフ指令に対して、前記第１および第２の電力用半導体素子を同時にオフ状態にする場合と、前記第１および第２の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にする場合とに切替え可能であり、
前記第１および第２の電力用半導体素子の各々は、制御電極を有し、制御電極に印加される電圧に応じてオン状態またはオフ状態に切替わり、
前記駆動制御部は、
第１および第２のノード間に接続された駆動用電源と、
前記オン指令および前記オフ指令にそれぞれ対応して論理レベルが変化する駆動信号を受け、前記駆動信号に応じて変化する第１〜第４の制御信号を出力する制御回路と、
前記第１の電力用半導体素子の制御電極に一端が接続された第１の抵抗素子と、
前記第１の抵抗素子の他端と前記第１のノードとの間に接続され、制御電極に前記第１の制御信号を受ける第１の駆動用トランジスタと、
前記第１の電力用半導体素子の制御電極に一端が接続された第２の抵抗素子と、
前記第２の抵抗素子の他端と前記第２のノードとの間に接続され、制御電極に前記第２の制御信号を受ける第２の駆動用トランジスタと、
前記第２の電力用半導体素子の制御電極に一端が接続された第３の抵抗素子と、
前記第３の抵抗素子の他端と前記第１のノードとの間に接続され、制御電極に前記第３の制御信号を受ける第３の駆動用トランジスタと、
前記第２の電力用半導体素子の制御電極に一端が接続された第４の抵抗素子と、
前記第４の抵抗素子の他端と前記第２のノードとの間に接続され、制御電極に前記第４の制御信号を受ける第４の駆動用トランジスタとを含む、電力用半導体装置。
【請求項１１】
電力用半導体装置であって、
互いに並列に接続された第１および第２の電力用半導体素子と、
外部から繰返し受けるオン指令およびオフ指令に応じて前記第１および第２の電力用半導体素子の各々をオン状態またはオフ状態にする駆動制御部とを備え、
前記駆動制御部は、前記オン指令に対して、前記第１および第２の電力用半導体素子を同時にオン状態にし、
前記駆動制御部は、前記オフ指令に対して、前記第１および第２の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にし、
前記第１および第２の電力用半導体素子の各々は、制御電極を有し、制御電極に印加される電圧に応じてオン状態またはオフ状態に切替わり、
前記駆動制御部は、
第１および第２のノード間に接続された駆動用電源と、
前記オン指令および前記オフ指令にそれぞれ対応して論理レベルが変化する駆動信号を受け、前記駆動信号に応じて変化する第１および第２の制御信号を出力する制御回路と、
前記第１の電力用半導体素子の制御電極に一端が接続された第１の抵抗素子と、
前記第１の抵抗素子の他端と前記第１のノードとの間に接続され、制御電極に前記第１の制御信号を受ける第１の駆動用トランジスタと、
前記第１の電力用半導体素子の制御電極に一端が接続された第２の抵抗素子と、
前記第２の抵抗素子の他端と前記第２のノードとの間に接続され、制御電極に前記第２の制御信号を受ける第２の駆動用トランジスタと、
前記第１の制御信号を受け、前記第１の制御信号の立上がりエッジおよび立下がりエッジのうちの一方を遅延させる第１の遅延回路と、
前記第２の制御信号を受け、前記第２の制御信号の立上がりエッジおよび立下がりエッジのうちの一方を遅延させる第２の遅延回路と、
前記第２の電力用半導体素子の制御電極に一端が接続された第３の抵抗素子と、
前記第３の抵抗素子の他端と前記第１のノードとの間に接続され、制御電極に前記第１の遅延回路の出力を受ける第３の駆動用トランジスタと、
前記第２の電力用半導体素子の制御電極に一端が接続された第４の抵抗素子と、
前記第４の抵抗素子の他端と前記第２のノードとの間に接続され、制御電極に前記第２の遅延回路の出力を受ける第４の駆動用トランジスタとを含み、
前記第１の遅延回路は、前記第３の駆動用トランジスタのオフ状態への切替わりに対応するエッジを遅延させ、
前記第２の遅延回路、前記第４の駆動用トランジスタのオン状態への切替わりに対応するエッジを遅延させる、電力用半導体装置。
【請求項１２】
電力用半導体装置であって、
互いに並列に接続された第１および第２の電力用半導体素子と、
外部から繰返し受けるオン指令およびオフ指令に応じて前記第１および第２の電力用半導体素子の各々をオン状態またはオフ状態にする駆動制御部とを備え、
前記駆動制御部は、前記オン指令に対して、前記第１および第２の電力用半導体素子を同時にオン状態にし、
前記駆動制御部は、前記オフ指令に対して、前記第１および第２の電力用半導体素子を同時にオフ状態にする場合と、前記第１および第２の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にする場合とに切替え可能であり、
前記第１および第２の電力用半導体素子の各々は、制御電極を有し、制御電極に印加される電圧に応じてオン状態またはオフ状態に切替わり、
前記駆動制御部は、
第１および第２のノード間に接続された駆動用電源と、
前記オン指令および前記オフ指令にそれぞれ対応して論理レベルが変化する駆動信号を受け、前記駆動信号に応じて変化する第１〜第３の制御信号を出力する制御回路と、
第１の主電極が前記第１のノードと接続され、制御電極に前記第１の制御信号を受ける第１の駆動用トランジスタと、
前記第１の電力用半導体素子の制御電極に一端が接続された第１の抵抗素子と、
前記第１の抵抗素子の他端と前記第１の駆動用トランジスタの第２の主電極との間に、前記第１の駆動用トランジスタがオン状態のときに導通状態になる極性で接続された第１のダイオードと、
前記第１の電力用半導体素子の制御電極に一端が接続された第２の抵抗素子と、
前記第２の抵抗素子の他端と前記第２のノードとの間に接続され、前記第２の制御信号を制御電極に受ける第２の駆動用トランジスタと、
前記第２の電力用半導体素子の制御電極に一端が接続された第３の抵抗素子と、
前記第３の抵抗素子の他端と前記第１の駆動用トランジスタの前記第２の主電極との間に、前記第１の駆動用トランジスタがオン状態のときに導通状態になる極性で接続された第２のダイオードと、
前記第２の電力用半導体素子の制御電極に一端が接続された第４の抵抗素子と、
前記第４の抵抗素子の他端と前記第２のノードとの間に接続され、前記第３の制御信号を制御電極に受ける第３の駆動用トランジスタとを含む、電力用半導体装置。
【請求項１３】
電力用半導体装置であって、
互いに並列に接続された第１および第２の電力用半導体素子と、
外部から繰返し受けるオン指令およびオフ指令に応じて前記第１および第２の電力用半導体素子の各々をオン状態またはオフ状態にする駆動制御部とを備え、
前記駆動制御部は、前記オン指令に対して、前記第１および第２の電力用半導体素子を同時にオン状態にし、
前記駆動制御部は、前記オフ指令に対して、前記第１および第２の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にし、
前記第１および第２の電力用半導体素子の各々は、制御電極を有し、制御電極に印加される電圧に応じてオン状態またはオフ状態に切替わり、
前記駆動制御部は、
第１および第２のノード間に接続された駆動用電源と、
前記オン指令および前記オフ指令にそれぞれ対応して論理レベルが変化する駆動信号を受け、前記駆動信号に応じて変化する第１および第２の制御信号を出力する制御回路と、
第１の主電極が前記第１のノードと接続され、制御電極に前記第１の制御信号を受ける第１の駆動用トランジスタと、
前記第１の電力用半導体素子の制御電極に一端が接続された第１の抵抗素子と、
前記第１の抵抗素子の他端と前記第１の駆動用トランジスタの第２の主電極との間に、前記第１の駆動用トランジスタがオン状態にときに導通状態になる極性で接続された第１のダイオードと、
前記第１の電力用半導体素子の制御電極に一端が接続された第２の抵抗素子と、
前記第２の抵抗素子の他端と前記第２のノードとの間に接続され、前記第２の制御信号を制御電極に受ける第２の駆動用トランジスタと、
前記第２の制御信号を受け、前記第２の制御信号の立上がりエッジおよび立下がりエッジのうちの一方を遅延させる遅延回路と、
前記第２の電力用半導体素子の制御電極に一端が接続された第３の抵抗素子と、
前記第３の抵抗素子の他端と前記第１の駆動用トランジスタの前記第２の主電極との間に、前記第１の駆動用トランジスタがオン状態のときに導通状態になる極性で接続された第２のダイオードと、
前記第２の電力用半導体素子の制御電極に一端が接続された第４の抵抗素子と、
前記第４の抵抗素子の他端と前記第２のノードとの間に接続され、制御電極に前記遅延回路の出力を受ける第３の駆動用トランジスタとを含み、
前記遅延回路は、前記第３の駆動用トランジスタのオン状態への切替わりに対応するエッジを遅延させる、電力用半導体装置。
【請求項１４】
電力用半導体装置であって、
互いに並列に接続された第１および第２の電力用半導体素子と、
外部から繰返し受けるオン指令およびオフ指令に応じて前記第１および第２の電力用半導体素子の各々をオン状態またはオフ状態にする駆動制御部とを備え、
前記駆動制御部は、前記オン指令に対して、前記第１および第２の電力用半導体素子を同時にオン状態にし、
前記駆動制御部は、前記オフ指令に対して、前記第１および第２の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にし、
前記第１および第２の電力用半導体素子の各々は、制御電極を有し、制御電極に印加される電圧に応じてオン状態またはオフ状態に切替わり、
前記駆動制御部は、
第１および第２のノード間に接続された駆動用電源と、
前記オン指令および前記オフ指令にそれぞれ対応して論理レベルが変化する駆動信号を受ける入力ノードと、
前記入力ノードで受けた前記駆動信号の論理レベルを反転するインバータと、
前記第１の電力用半導体素子の制御電極に一端が接続された第１の抵抗素子と、
前記第１の抵抗素子の他端と前記第１のノードとの間に接続され、制御電極に前記駆動信号を受ける第１の駆動用トランジスタと、
前記第１の電力用半導体素子の制御電極に一端が接続された第２の抵抗素子と、
前記第２の抵抗素子の他端と前記第２のノードとの間に接続され、制御電極に前記インバータの出力を受ける第２の駆動用トランジスタと、
前記駆動信号を受け、前記駆動信号の立上がりエッジおよび立下がりエッジのうちの一方を遅延させる第１の遅延回路と、
前記インバータの出力を受け、前記インバータの出力の立上がりエッジおよび立下がりエッジのうちの一方を遅延させる第２の遅延回路と、
前記第２の電力用半導体素子の制御電極に一端が接続された第３の抵抗素子と、
前記第３の抵抗素子の他端と前記第１のノードとの間に接続され、制御電極に前記第１の遅延回路の出力を受ける第３の駆動用トランジスタと、
前記第２の電力用半導体素子の制御電極に一端が接続された第４の抵抗素子と、
前記第４の抵抗素子の他端と前記第２のノードとの間に接続され、制御電極に前記第２の遅延回路の出力を受ける第４の駆動用トランジスタとを含み、
前記第１の遅延回路は、前記第３の駆動用トランジスタのオフ状態への切替わりに対応するエッジを遅延させ、
前記第２の遅延回路は、前記第４の駆動用トランジスタのオン状態への切替わりに対応するエッジを遅延させる、電力用半導体装置。
【請求項１５】
前記駆動用電源の出力電圧が前記第１および第２の抵抗素子によって分圧された電圧は、前記第１の電力用半導体素子がオン状態に切替わる閾値電圧よりも小さい、請求項１１〜１４のいずれか１項に記載の電力用半導体装置。
【請求項１６】
前記第１および第２の電力用半導体素子の各々は、制御電極を有し、前記制御電極に駆動電圧を受けた場合にオフ状態からオン状態に切替わり、
前記駆動制御部は、
第１および第２のノード間に接続され、前記駆動電圧を出力する駆動用電源と、
前記オン指令および前記オフ指令にそれぞれ対応して論理レベルが変化する駆動信号を受ける入力ノードと、
前記入力ノードで受けた前記駆動信号の論理レベルを反転するインバータと、
前記電流検出部によって得られた電流検出値が前記第２の閾値以下であるか否かを判定する論理回路と、
前記駆動信号を受け、前記駆動信号の立上がりエッジおよび立下がりエッジの両方を第１の遅延時間だけ遅延させる第１の遅延回路と、
前記インバータの出力を受け、前記インバータの出力の立上がりエッジおよび立下がりエッジの両方を第２の遅延時間だけ遅延させる第２の遅延回路と、
前記第１の電力用半導体素子の制御電極に一端が接続された第１の抵抗素子と、
前記第１の抵抗素子の他端と前記第１のノードとの間に接続され、制御電極に前記第１の遅延回路の出力を受ける第１の駆動用トランジスタと、
前記第１の電力用半導体素子の制御電極に一端が接続された第２の抵抗素子と、
前記第２の抵抗素子の他端と前記第２のノードとの間に接続され、制御電極に前記第２の遅延回路の出力を受ける第２の駆動用トランジスタと、
前記駆動信号を受け、前記駆動信号の立上がりエッジおよび立下がりエッジのうちの両方を遅延させる第３の遅延回路と、
前記インバータの出力を受け、前記インバータの出力の立上がりエッジおよび立下がりエッジのうちの両方を遅延させる第４の遅延回路と、
前記第２の電力用半導体素子の制御電極に一端が接続された第３の抵抗素子と、
前記第３の抵抗素子の他端と前記第１のノードとの間に接続され、制御電極に前記第３の遅延回路の出力を受ける第３の駆動用トランジスタと、
前記第２の電力用半導体素子の制御電極に一端が接続された第４の抵抗素子と、
前記第４の抵抗素子の他端と前記第２のノードとの間に接続され、制御電極に前記第４の遅延回路の出力を受ける第４の駆動用トランジスタとを含み、
前記第３の遅延回路は、前記論理回路の判定結果をさらに受け、前記第３の駆動用トランジスタのオン状態への切替わりに対応するエッジを前記第１の遅延時間だけ遅延させ、前記第３の駆動用トランジスタのオフ状態への切替わりに対応するエッジを、前記電流検出値が前記第２の閾値以下の場合に前記第１の遅延時間よりも大きい第３の遅延時間だけ遅延させ、前記電流検出値が前記第２の閾値を超える場合に前記第１の遅延時間だけ遅延させ、
前記第４の遅延回路は、前記論理回路の判定結果をさらに受け、前記第４の駆動用トランジスタのオン状態への切替わりに対応するエッジを前記第２の遅延時間だけ遅延させ、前記第４の駆動用トランジスタのオフ状態への切替わりに対応するエッジを、前記電流検出値が前記第２の閾値以下の場合に前記第２の遅延時間よりも大きい第４の遅延時間だけ遅延させ、前記電流検出値が前記第２の閾値を超える場合に前記第２の遅延時間だけ遅延させる、請求項３に記載の電力用半導体装置。
【請求項１７】
電力用半導体装置であって、
互いに並列に接続された第１および第２の電力用半導体素子と、
外部から繰返し受けるオン指令およびオフ指令に応じて前記第１および第２の電力用半導体素子の各々をオン状態またはオフ状態にする駆動制御部とを備え、
前記駆動制御部は、前記オン指令に対して、前記第１および第２の電力用半導体素子の一方をオン状態にした後に他方をオン状態にし、
前記駆動制御部は、前記オフ指令に対して、前記第１および第２の電力用半導体素子を同時にオフ状態にする場合と、前記第１および第２の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にする場合とに切替え可能であり、
前記電力用半導体装置は、前記第１および第２の電力用半導体素子の少なくとも一方を流れる電流または両方を流れる電流の和を検出する電流検出部をさらに備え、
前記駆動制御部は、前記オン指令を受けて前記第１および第２の電力用半導体素子をオン状態にしたときに前記電流検出部によって得られた電流検出値が第２の閾値以下であるか否かを判定する判定動作を行ない、
前記駆動制御部は、前記電流検出値が前記第２の閾値以下の場合には、次の前記判定動作までの間に受けた前記オフ指令に対して前記第１および第２の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にし、
前記駆動制御部は、前記電流検出値が前記第２の閾値を超えている場合には、次の前記判定動作までの間に受けた前記オフ指令に対して前記第１および第２の電力用半導体素子を同時にオフ状態にする、電力用半導体装置。
【請求項１８】
前記第１および第２の電力用半導体素子の各々は、制御電極を有し、前記制御電極に駆動電圧を受けた場合にオフ状態からオン状態に切替わり、
前記駆動制御部は、
第１および第２のノード間に接続され、前記駆動電圧を出力する駆動用電源と、
前記オン指令および前記オフ指令にそれぞれ対応して論理レベルが変化する駆動信号を受ける入力ノードと、
前記入力ノードで受けた前記駆動信号の論理レベルを反転するインバータと、
前記電流検出部によって得られた電流検出値が前記第２の閾値以下であるか否かを判定する論理回路と、
前記駆動信号を受け、前記駆動信号の立上がりエッジおよび立下がりエッジの両方を第１の遅延時間だけ遅延させる第１の遅延回路と、
前記インバータの出力を受け、前記インバータの出力の立上がりエッジおよび立下がりエッジの両方を第２の遅延時間だけ遅延させる第２の遅延回路と、
前記第１の電力用半導体素子の制御電極に一端が接続された第１の抵抗素子と、
前記第１の抵抗素子の他端と前記第１のノードとの間に接続され、制御電極に前記第１の遅延回路の出力を受ける第１の駆動用トランジスタと、
前記第１の電力用半導体素子の制御電極に一端が接続された第２の抵抗素子と、
前記第２の抵抗素子の他端と前記第２のノードとの間に接続され、制御電極に前記第２の遅延回路の出力を受ける第２の駆動用トランジスタと、
前記駆動信号を受け、前記駆動信号の立上がりエッジおよび立下がりエッジのうちの両方を遅延させる第３の遅延回路と、
前記インバータの出力を受け、前記インバータの出力の立上がりエッジおよび立下がりエッジのうちの両方を遅延させる第４の遅延回路と、
前記第２の電力用半導体素子の制御電極に一端が接続された第３の抵抗素子と、
前記第３の抵抗素子の他端と前記第１のノードとの間に接続され、制御電極に前記第３の遅延回路の出力を受ける第３の駆動用トランジスタと、
前記第２の電力用半導体素子の制御電極に一端が接続された第４の抵抗素子と、
前記第４の抵抗素子の他端と前記第２のノードとの間に接続され、制御電極に前記第４の遅延回路の出力を受ける第４の駆動用トランジスタとを含み、
前記第３の遅延回路は、前記論理回路の判定結果をさらに受け、前記第３の駆動用トランジスタのオン状態への切替わりに対応するエッジを前記第１の遅延時間よりも大きい第３の遅延時間だけ遅延させ、前記第３の駆動用トランジスタのオフ状態への切替わりに対応するエッジを、前記電流検出値が前記第２の閾値以下の場合に前記第３の遅延時間だけ遅延させ、前記電流検出値が前記第２の閾値を超える場合に前記第１の遅延時間だけ遅延させ、
前記第４の遅延回路は、前記論理回路の判定結果をさらに受け、前記第４の駆動用トランジスタのオン状態への切替わりに対応するエッジを前記第２の遅延時間より大きい第４の遅延時間だけ遅延させ、前記第４の駆動用トランジスタのオフ状態への切替わりに対応するエッジを、前記電流検出値が前記第２の閾値以下の場合に前記第４の遅延時間だけ遅延させ、前記電流検出値が前記第２の閾値を超える場合に前記第２の遅延時間だけ遅延させる、請求項１７に記載の電力用半導体装置。
【請求項１９】
前記第１および第２の電力用半導体素子の各々は、主電流の一部が分流して流れるセンス電極を有し、
前記電流検出部は、
前記第１の電力用半導体素子の前記センス電極に接続された第１の検出用抵抗素子と、
前記第２の電力用半導体素子の前記センス電極に接続された第２の検出用抵抗素子とを含み、
前記論理回路は、
前記第１の検出用抵抗素子にかかる電圧が、前記第２の閾値に対応する電圧を超えたか否かを判定する第１の比較器と、
前記第２の検出用抵抗素子にかかる電圧が、前記第２の閾値に対応する電圧を超えたか否かを判定する第２の比較器と、
前記第１および第２の比較器の出力の論理和を、前記論理回路の判定結果として出力するＯＲ回路とを含む、請求項１６または１８に記載の電力用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は電力変換機器などに用いられる電力用半導体装置に関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor  Field-Effect  Transistor）やＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）などの電力用半導体素子は、モータ駆動用インバータ、無停電電源装置、および周波数変換装置などの電力機器の制御に用いられる。これらの電力機器の定格電圧および定格電流は増加傾向にあるため、電力用半導体素子も高耐圧化および大電流化が要求される。
【０００３】
電力用半導体素子によって制御可能な電流量を増大させる方法として、複数の電力用半導体素子を並列接続する方法が知られている（たとえば、特開２０００−９２８２０号公報（特許文献１）参照）。
【０００４】
上記の文献のように複数の電力用半導体素子が並列接続される場合、これらの複数の素子は、通常、同一の駆動信号を用いることによって同時にスイッチングされる。このため、電力用半導体素子の並列数が多くなるほど、または、スイッチング周波数が高くなるほど、スイッチング損失（ターンオン損失およびターンオフ損失）が増大することとなる。
【０００５】
並列接続された電力用半導体素子のターンオフ損失を低減させるための方法として、たとえば、特開平５−２９１９１３号公報（特許文献２）に記載された方法が知られている。この文献の方法では、低飽和電圧および長下降時間を有する第１のＩＧＢＴと高飽和電圧および短下降時間を有する第２のＩＧＢＴとが並列接続され、第２のＩＧＢＴのゲートには入力抵抗が挿入される。第１および第２のＩＧＢＴを共通の駆動信号で動作させると、第２のＩＧＢＴの遮断時点が第１のＩＧＢＴの遮断時点よりも遅延するので、第２のＩＧＢＴの短下降時間に基づいてターンオフ動作を行なうことができる。
【０００６】
スイッチング損失の低減を目的としたものではないが、類似の技術が特開平６−２０９５６５号公報（特許文献３）および特開平６−２０９６６６号公報（特許文献４）に記載されている。いずれの文献も、主半導体素子とこれに並列接続される検出用半導体素子とからなるスイッチング回路を直列接続したものについて開示する。具体的に、前者の特開平６−２０９５６５号公報（特許文献３）に記載の技術では、主半導体素子のゲ―トとゲ―ト駆動回路とがオフ遅延回路を介して接続され、検出用半導体素子のゲ―トとゲ―ト駆動回路とがオン遅延回路を介して接続される。後者の特開平６−２０９６６６号公報（特許文献４）に記載の技術では、検出用半導体素子のゲ―トとゲ―ト駆動回路とがオフ遅延回路を介して接続され、主半導体素子のゲ―トとゲ―ト駆動回路とがオン遅延回路を介して接続される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−９２８２０号公報
【特許文献２】特開平５−２９１９１３号公報
【特許文献３】特開平６−２０９５６５号公報
【特許文献４】特開平６−２０９６６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記の特開平５−２９１９１３号公報（特許文献２）では、スイッチング損失の低減について考慮されているものの、ターンオフ損失の低減のみに着目され、ターンオン損失については考慮されていない。さらには、この文献に記載の方法は、低飽和電圧および長下降時間を有する第１のＩＧＢＴと高飽和電圧および短下降時間を有する第２のＩＧＢＴとを並列接続するというものであるので、同一の特性を有する電力用半導体素子が並列接続された場合には適用できない。
【０００９】
この発明の目的は、複数の電力用半導体素子を並列接続する場合において、スイッチング損失を従来よりも低減することである。
【課題を解決するための手段】
【００１０】
この発明の一局面に従う電力用半導体装置は、互いに並列に接続された第１および第２の電力用半導体素子と、駆動制御部とを備える。駆動制御部は、外部から繰返し受けるオン指令およびオフ指令に応じて第１および第２の電力用半導体素子の各々をオン状態またはオフ状態にする。具体的には、駆動制御部は、オン指令に対して、第１および第２の電力用半導体素子を同時にオン状態にする場合と、第１および第２の電力用半導体素子の一方をオン状態にした後に他方をオン状態にする場合とに切替え可能である。駆動制御部は、オフ指令に対して、第１および第２の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にする。
【発明の効果】
【００１１】
この発明によれば、オン指令に対しては、第１および第２の電力用半導体素子を同時にオン状態にする場合と互いにタイミングをずらしてオン状態にする場合とに切替え可能にし、オフ指令に対しては、第１および第２の電力用半導体素子を互いにタイミングをずらしてオフ状態にすることによって、スイッチング損失を従来よりも低減することができる。
【図面の簡単な説明】
【００１２】
【図１】この発明の実施の形態１による電力用半導体装置２００の構成図である。
【図２】駆動信号ＤＳと電力用半導体素子Ｑ１，Ｑ２のゲート電圧との関係を示すタイミング図である。
【図３】オン状態のときＩＧＢＴＱ１，Ｑ２を流れる全電流Ｉｔの大きさと（Ａ）ターンオン損失Ｅｏｎおよび（Ｂ）ターンオフ損失Ｅｏｆｆの大きさとの関係を示す図である。
【図４】ＩＧＢＴＱ１，Ｑ２のターンオフ時のタイミング制御について説明するための概念図である。
【図５】ＩＧＢＴのスイッチング損失とコレクタ電流との関係を示す図である。
【図６】ＩＧＢＴのスイッチング損失とゲート抵抗との関係を示す図である。
【図７】コレクタ電流密度Ｊｃと飽和電圧ＶＣＥ（ｓａｔ）との関係を示す図である。
【図８】ターンオフ損失Ｅｏｆｆと飽和電圧ＶＣＥ（ｓａｔ）との関係を示す図である。
【図９】ＩＧＢＴのコレクタ電流Ｉｃとターンオン損失Ｅｏｎとの関係を示す図である。
【図１０】並列接続されたＩＧＢＴを順次スイッチングさせた場合のシミュレーション結果を示す図である。
【図１１】図１０のターンオン時の拡大図である。
【図１２】図１０のターンオフ時の拡大図である。
【図１３】並列接続されたＩＧＢＴについてオン状態への切替えは同時に行ない、オフ状態への切替えは順次行なった場合のシミュレーション結果を示す図である。
【図１４】図１３のターンオン時の拡大図である。
【図１５】図１３のターンオフ時の拡大図である。
【図１６】並列接続されたＩＧＢＴＱ１，Ｑ２に流れる全電流Ｉｔとターンオン損失Ｅｏｎとの関係を示す図である。
【図１７】この発明の実施の形態２による電力用半導体装置２０１の構成を示す回路図である。
【図１８】図１７の集積回路５から出力される制御信号のタイミング図の一例を示す図である。
【図１９】この発明の実施の形態３による電力用半導体装置２０２の構成を示す回路図である。
【図２０】図１９の集積回路５ａから出力される制御信号のタイミング図の一例を示す図である。
【図２１】この発明の実施の形態４による電力用半導体装置２０３の構成を示す回路図である。
【図２２】この発明の実施の形態５による電力用半導体装置２０４の構成を示す回路図である。
【図２３】図２２の集積回路５ｂから出力される制御信号のタイミング図の一例を示す図である。
【図２４】この発明の実施の形態６による電力用半導体装置２０５の構成を示す回路図である。
【図２５】この発明の実施の形態７による電力用半導体装置２０６の構成を示す回路図である。
【図２６】この発明の実施の形態８による電力用半導体装置２０７の構成を示す回路図である。
【図２７】この発明の実施の形態９による電力用半導体装置２０８の構成を示す回路図である。
【図２８】図２７の集積回路５ｄから出力される制御信号のタイミング図の一例を示す図である。
【図２９】この発明の実施の形態１０による電力用半導体装置２０９の構成を示す回路図である。
【図３０】この発明の実施の形態１１による電力用半導体装置２１０の構成を示す回路図である。
【図３１】この発明の実施の形態１２による電力用半導体装置で用いられるＩＧＢＴＱ１，Ｑ２の仕様について説明するための図である。
【図３２】この発明の実施の形態１３の変形例による電力用半導体装置２１１の構成図である。
【図３３】実施の形態２，９，１０による電力用半導体装置２０１，２０８，２０９において、駆動制御部１０１，１０８，１０９によるＩＧＢＴＱ１，Ｑ２のスイッチング制御方法の変形例について説明するための図である。
【図３４】実施の形態５，１１による電力用半導体装置２０４，２１０において、駆動制御部１０４，１１０によるＩＧＢＴＱ１，Ｑ２のスイッチング制御方法の変形例について説明するための図である。
【図３５】実施の形態２，９，１０による電力用半導体装置２０１，２０８，２０９において、駆動制御部１０１，１０８，１０９によるＩＧＢＴＱ１，Ｑ２のスイッチング制御方法の他の変形例について説明するための図である。
【図３６】この発明の実施の形態１９による電力用半導体装置２１２の構成を示す回路図である。
【図３７】図３６の電流検出センサ９９の出力波形の一例を示す図である。
【図３８】この発明の実施の形態２０による電力用半導体装置２１３の構成を示す回路図である。
【図３９】この発明の実施の形態２１による電力用半導体装置２１４の構成を示す回路図である。
【図４０】この発明の実施の形態２２による電力用半導体装置２１５の構成を示す回路図である。
【発明を実施するための形態】
【００１３】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない。
【００１４】
＜実施の形態１＞
［電力用半導体装置２００の構成］
図１は、この発明の実施の形態１による電力用半導体装置２００の構成図である。図１を参照して、電力用半導体装置２００は、高電圧ノードＨＶと接地ノードＧＮＤとの間に互いに並列に接続された電力用半導体素子Ｑ１，Ｑ２と、駆動制御部１００とを含む。図１では電力用半導体素子Ｑ１，Ｑ２としてＩＧＢＴが例示されるが、パワーＭＯＳＦＥＴやバイポーラトランジスタなどその他の半導体素子であってもよい。以下では、電力用半導体素子Ｑ１，Ｑ２をそれぞれＩＧＢＴＱ１，Ｑ２とも記載する。ＩＧＢＴＱ１，Ｑ２のコレクタが接続される高電圧ノードＨＶは制御対象の電力機器に接続され、高電圧が印加される。
【００１５】
駆動制御部１００は、外部から受けた駆動信号ＤＳの論理レベルに応じてＩＧＢＴＱ１，Ｑ２をオン状態またはオフ状態に切替える。この実施の形態による駆動制御部１００は、ハイレベル（Ｈレベル）の駆動信号ＤＳを受けたときに電力用半導体素子Ｑ１，Ｑ２をオン状態にし、ローレベル（Ｌレベル）の駆動信号ＤＳを受けたときに電力用半導体素子Ｑ１，Ｑ２をオフ状態にするものとする。Ｈレベルの駆動信号ＤＳをオン指令とも称し、Ｌレベルの駆動信号ＤＳをオフ指令とも称する。オン指令およびオフ指令は、駆動制御部１００に交互に繰返し与えられる。駆動制御部１００の具体的な構成例は、実施の形態２以降で説明する。
【００１６】
［電力用半導体装置２００の動作］
図２は、駆動信号ＤＳと電力用半導体素子Ｑ１，Ｑ２のゲート電圧との関係を示すタイミング図である。図１、図２を参照して、駆動制御部１００は、オン指令を受けてＩＧＢＴＱ１，Ｑ２をオン状態に切替えるとき、ＩＧＢＴＱ１，Ｑ２を同時にオン状態にする場合と、ＩＧＢＴＱ１，Ｑ２のうち一方（たとえば、ＩＧＢＴＱ１）を先にオン状態にし、他方を後からオン状態にする場合とに切替え可能である。さらに、駆動制御部１００は、オフ指令を受けてＩＧＢＴＱ１，Ｑ２をオフ状態に切替えるとき、ＩＧＢＴＱ１，Ｑ２を同時にオフ状態にする場合と、ＩＧＢＴＱ１，Ｑ２のうち一方（たとえば、ＩＧＢＴＱ１）を先にオフ状態にし、他方を後からオフ状態にする場合とに切替え可能である。ＩＧＢＴＱ１，Ｑ２を同時にスイッチングするか、それとも、タイミングをずらしてそれぞれ独立にスイッチングするかは、オン指令を受けてＩＧＢＴＱ１，Ｑ２がオン状態（導通状態）のときにＩＧＢＴＱ１，Ｑ２をそれぞれ流れる主電流Ｉ１，Ｉ２（または主電流Ｉ１およびＩ２が合成された全電流Ｉｔ）の大きさに応じて決める。具体的に実施の形態１の場合、電力用半導体素子Ｑ１，Ｑ２を流れる全電流Ｉｔは、大きさによって３つの領域に分けられる。
【００１７】
図２（Ａ）には、全電流Ｉｔの大きさが比較的小さい場合が示される。この場合、時刻ｔ１において、駆動信号ＤＳがＬレベルからＨレベルに切替わると、駆動制御部１００は、ＩＧＢＴＱ１のゲートにＨレベルの電圧を印加することによってＩＧＢＴＱ１をオン状態に切替える。その後の時刻ｔ２に、駆動制御部１００は、ＩＧＢＴＱ２のゲートにＨレベルの電圧を印加することによってＩＧＢＴＱ２をオン状態に切替える。時刻ｔ３において、駆動信号ＤＳがＨレベルからＬレベルに切替わると、駆動制御部１００は、ＩＧＢＴＱ１のゲートにＬレベルの電圧を印加することによってＩＧＢＴＱ１をオフ状態に切替える。その後の時刻ｔ４に、駆動制御部１００は、ＩＧＢＴＱ２のゲートにＬレベルの電圧を印加することによってＩＧＢＴＱ２をオフ状態に切替える。したがって、ターンオン時においては、先にターンオンするＩＧＢＴＱ１にスイッチング損失（ターンオン損失Ｅｏｎ）が主として生じ、ターンオフ時においては後にターンオフするＩＧＢＴＱ２にスイッチング損失（ターンオフ損失Ｅｏｆｆ）が主として生じる。
【００１８】
図２（Ｂ）には、全電流Ｉｔの大きさが中程度の場合が示される。この場合、時刻ｔ１において、駆動信号ＤＳがＬレベルからＨレベルに切替わると、駆動制御部１００は、ＩＧＢＴＱ１，Ｑ２の両方のゲートにＨレベルの電圧を印加することによってＩＧＢＴＱ１，Ｑ２を同時にオン状態に切替える。時刻ｔ３において、駆動信号ＤＳがＨレベルからＬレベルに切替わると、駆動制御部１００は、ＩＧＢＴＱ１のゲートにＬレベルの電圧を印加することによってＩＧＢＴＱ１をオフ状態に切替える。その後の時刻ｔ４に、駆動制御部１００は、ＩＧＢＴＱ２のゲートにＬレベルの電圧を印加することによってＩＧＢＴＱ２をオフ状態に切替える。したがって、ターンオン時においては、ＩＧＢＴＱ１，Ｑ２の両方にスイッチング損失（ターンオン損失Ｅｏｎ）が生じる。ターンオフ時においては、主として、後からターンオフするＩＧＢＴＱ２にスイッチング損失（ターンオフ損失Ｅｏｆｆ）が生じる。
【００１９】
図２（Ｃ）には、全電流Ｉｔの大きさが比較的高い場合が示される。この場合、時刻ｔ１において、駆動信号ＤＳがＬレベルからＨレベルに切替わると、駆動制御部１００は、ＩＧＢＴＱ１，Ｑ２の両方のゲートにＨレベルの電圧を印加することによってＩＧＢＴＱ１，Ｑ２を同時にオン状態に切替える。時刻ｔ３において、駆動信号ＤＳがＨレベルからＬレベルに切替わると、駆動制御部１００は、ＩＧＢＴＱ１，Ｑ２の両方のゲートにＬレベルの電圧を印加することによってＩＧＢＴＱ１，Ｑ２を同時にオフ状態に切替える。したがって、ターンオン時およびターンオフ時の両方とも、ＩＧＢＴＱ１，Ｑ２の両方にスイッチング損失が生じる。
【００２０】
上記では、タイミングをずらしてＩＧＢＴＱ１，Ｑ２を順次スイッチングする場合、ＩＧＢＴＱ１をＩＧＢＴＱ２よりも先にオン状態またはオフ状態に切替えるようにしたが、ＩＧＢＴＱ１，Ｑ２の特性が同じ場合にはいずれを先にスイッチングしても構わない。
【００２１】
［図２（Ａ）〜（Ｃ）の方法でスイッチング制御を行なう理由］
次に、上記の方法でＩＧＢＴＱ１，Ｑ２のスイッチング制御を行なう理由について説明する。
【００２２】
図３は、オン状態のときＩＧＢＴＱ１，Ｑ２を流れる全電流Ｉｔの大きさと（Ａ）ターンオン損失Ｅｏｎおよび（Ｂ）ターンオフ損失Ｅｏｆｆの大きさとの関係を示す図である。図３において、ターンオン損失Ｅｏｎおよびターンオフ損失Ｅｏｆｆは、駆動信号ＤＳの１パルス（Pulse）当たりに消費される電力（ｍＪ）で表わされる。相互にタイミングをずらしてＩＧＢＴＱ１，Ｑ２をそれぞれ単独でスイッチングさせる場合を１チップ（１Ｐ）と記載し、ＩＧＢＴＱ１，Ｑ２を同時にスイッチングさせる場合を２チップ（２Ｐ）と記載する。
【００２３】
図３（Ａ）を参照して、ＩＧＢＴＱ１，Ｑ２を流れる全電流Ｉｔがある閾値Ｉｔｈ１より小さい場合は、相互にタイミングをずらしてＩＧＢＴＱ１，Ｑ２をそれぞれ単独でオン状態にしたほうが、同時にオン状態にするよりもターンオン損失Ｅｏｎは小さくなる。全電流Ｉｔが閾値Ｉｔｈ１より大きい場合は、ＩＧＢＴＱ１，Ｑ２を同時にオン状態にしたほうが、ＩＧＢＴＱ１，Ｑ２をそれぞれ単独でオン状態にするよりもターンオン損失Ｅｏｎが小さくなる。したがって、図１の駆動制御部１００は、全電流Ｉｔが閾値Ｉｔｈ１以下の場合には、図２（Ａ）で示したように、ＩＧＢＴＱ１を先にオン状態にし、ＩＧＢＴＱ２を後からオン状態にする。駆動制御部１００は、全電流Ｉｔが閾値Ｉｔｈ１より大きい場合には、図２（Ｂ）で示したように、ＩＧＢＴＱ１，Ｑ２を同時にオン状態にする。これによって、従来よりもターンオン損失Ｅｏｎを低減することができる。
【００２４】
図３（Ｂ）を参照して、ターンオフ損失Ｅｏｆｆの場合には、導通状態のＩＧＢＴＱ１，Ｑ２を流れる全電流Ｉｔの大きさによらずに、相互にタイミングをずらしてＩＧＢＴＱ１，Ｑ２をそれぞれ単独でオフ状態にしたほうが、同時にオフ状態にするよりもターンオフ損失Ｅｏｆｆは小さくなる。したがって、図１の駆動制御部１００は、図２（Ａ）、（Ｂ）で示したように、ＩＧＢＴＱ１を先にオフ状態にし、ＩＧＢＴＱ２を後からオフ状態にする。これによって、ＩＧＢＴＱ１，Ｑ２を同時にオフ状態にする場合に比べて、ターンオフ損失Ｅｏｆｆを低減することができる。
【００２５】
ただし、ＩＧＢＴＱ１，Ｑ２をそれぞれ単独でオフ状態にする場合には、ＩＧＢＴＱ１，Ｑ２を流れる全電流Ｉｔが１素子あたりの最大定格を超えると、後からオフ状態にする素子が破壊される可能性がある。そこで、素子の破壊を防止するために、全電流Ｉｔが１素子あたりの最大定格に近づいた場合には、図２（Ｃ）で示したように、ＩＧＢＴＱ１，Ｑ２を同時にオフ状態にする。
【００２６】
図４は、ＩＧＢＴＱ１，Ｑ２のターンオフ時のタイミング制御について説明するための概念図である。
【００２７】
図４を参照して、ＩＧＢＴＱ１，Ｑ２の１素子あたりの主電流の最大定格をＩＲとする。最大定格ＩＲよりも若干小さな値に閾値Ｉｔｈ２が設定され、最大定格ＩＲの２倍（２×ＩＲ）よりも若干小さな値に閾値Ｉｔｈ３が設定される。導通状態でＩＧＢＴＱ１，Ｑ２を流れる全電流Ｉｔが閾値Ｉｔｈ２未満の場合には、図１の駆動制御部１００は、オフ指令に対してＩＧＢＴＱ１，Ｑ２がそれぞれ単独で順次オフ状態になるように制御する。全電流Ｉｔが閾値Ｉｔｈ２以上であり、閾値Ｉｔｈ３未満の場合には、駆動制御部１００は、オフ指令に対してＩＧＢＴＱ１，Ｑ２が同時にオフ状態になるように制御する。１素子ずつ順次オフ状態にするよりもターンオフ損失Ｅｏｆｆが増加することになるが、ＩＧＢＴの短絡保護を目的としてこのようなスイッチング制御を行なう。全電流Ｉｔが閾値Ｉｔｈ３以上の場合には、ＩＧＢＴＱ１，Ｑ２の両方とも駆動信号ＤＳの論理レベルとは関係なくオフ状態になるように制御する短絡保護を行なう。
【００２８】
［図３（Ａ）、（Ｂ）のスイッチング特性が得られる理由］
次に、図３（Ａ）、（Ｂ）に示したスイッチング特性が得られる理由について説明する。
【００２９】
図５は、ＩＧＢＴのスイッチング損失とコレクタ電流との関係を示す図である。図５には、ターンオン損失Ｅｏｎ、ターンオフ損失Ｅｏｆｆ、および逆回復動作時のスイッチング損失Ｅｒｒのコレクタ電流Ｉｃ依存性が示される。
【００３０】
図６は、ＩＧＢＴのスイッチング損失とゲート抵抗との関係を示す図である。図６には、ターンオン損失Ｅｏｎ、ターンオフ損失Ｅｏｆｆ、および逆回復動作時のスイッチング損失Ｅｒｒのゲート抵抗ＲＧ依存性が示される。図５、図６に示す特性図は、三菱電機製のＩＧＢＴモジュール（型番：ＣＭ６００ＨＸ−２４Ａ）のデータシートから抜粋したものである。
【００３１】
（１．ターンオフ損失Ｅｏｆｆ）
図５を参照して、ターンオフ損失Ｅｏｆｆは、コレクタ電流Ｉｃの累乗関数で表わされる（すなわち、図５に示す両対数グラフにおいて、ターンオフ損失Ｅｏｆｆがコレクタ電流Ｉｃに比例する）。記号「＾」で指数を表わすものとすると、ターンオフ損失Ｅｏｆｆは、定数ａ，ｂを用いて、
Ｅｏｆｆ＝ａ×Ｉｃ＾ｂ                                            …(1)
と書き表わすことができる。
【００３２】
図１のＩＧＢＴＱ１，Ｑ２の各々に流れる電流をＩｏ［Ａ］とすると、１素子ずつオフ状態にしたときのターンオフ損失Ｅｏｆｆ＿１Ｐは、
Ｅｏｆｆ＿１Ｐ＝ａ×（２×Ｉｏ）＾ｂ                              …(2)
と表わされる。２素子同時にオフ状態にしたときのターンオフ損失Ｅｏｆｆ＿２Ｐは、
Ｅｏｆｆ＿２Ｐ＝２×ａ×Ｉｏ＾ｂ                                  …(3)
と表わされる。上式（２）と（３）との比は、
Ｅｏｆｆ＿１Ｐ／Ｅｏｆｆ＿２Ｐ＝２＾（ｂ−１）                    …(4)
となるので、ｂ＜１であれば、
Ｅｏｆｆ＿１Ｐ＜Ｅｏｆｆ＿２Ｐ                                    …(5)
の関係が成立する。ｂ＜１の関係は図５のグラフの傾きが１より小さいことを意味し、通常は、このｂ＜１の関係が成り立つ。
【００３３】
具体的な数値を用いて検証すると、図１に示したＩＧＢＴＱ１，Ｑ２において、１素子あたり２００［Ａ］の主電流が流れているとすると（すなわち、Ｉ１＝Ｉ２＝２００［Ａ］）、全電流Ｉｔは４００［Ａ］になる。図５を参照すると、コレクタ電流が２００［Ａ］のときのターンオフ損失Ｅｏｆｆは約４１ｍＪ／Ｐｕｌｓｅであり、コレクタ電流が４００［Ａ］のときターンオフ損失Ｅｏｆｆは約６２ｍＪ／Ｐｕｌｓｅである。したがって、２素子同時にオフ状態に切替えた場合のターンオフ損失Ｅｏｆｆは全体で８２ｍＪ／Ｐｕｌｓｅになるのに対して、１素子ずつオフ状態に切替えた場合のターンオフ損失Ｅｏｆｆは後からオフ状態にする素子に損失が生じるので６２ｍＪ／Ｐｕｌｓｅになる。このように、１素子ずつオフ状態に切替えたほうがターンオフ損失Ｅｏｆｆは小さくなる。
【００３４】
なお、図６に示すようにターンオフ損失Ｅｏｆｆにおいては、ゲート抵抗ＲＧに対するターンオフ損失Ｅｏｆｆの依存性はほとんどなく、ターンオフ損失Ｅｏｆｆの特性はＩＧＢＴの素子特性によってほとんど決定されていることがわかる。上記の結果は、定性的には次のように考えることができる。
【００３５】
図７は、コレクタ電流密度Ｊｃと飽和電圧ＶＣＥ（ｓａｔ）との関係を示す図である。図７を参照して、同じ特性およびサイズのＩＧＢＴＱ１，Ｑ２が並列に接続されているとすると、１チップずつオフ状態に切替える場合（１Ｐ）は、２チップ同時にオフ状態にする場合（２Ｐ）に比べて主電流が流れる部分の断面積が半分になるので、１チップあたりのコレクタ電流密度Ｊｃは２倍になる。そして、コレクタ電流密度Ｊｃが増加すると、飽和電圧ＶＣＥ（ｓａｔ）が増加する。
【００３６】
図８は、ターンオフ損失Ｅｏｆｆと飽和電圧ＶＣＥ（ｓａｔ）との関係を示す図である。図８を参照して、バイポーラ素子では、ターンオフ損失Ｅｏｆｆと飽和電圧ＶＣＥ（ｓａｔ）とはトレードオフの関係にある。このため、１チップずつオフ状態に切替える場合（１Ｐ）は、２チップ同時にオフ状態にする場合（２Ｐ）に比べてターンオフ損失Ｅｏｆｆが小さくなる。なお、言うまでもないことであるが、オン指令を受けてＩＧＢＴＱ１，Ｑ２が導通状態にある場合の定常損失は、ターンオフを順次行なう場合（１Ｐ）と同時に行なう場合（２Ｐ）とで同じである。
【００３７】
（２．ターンオン損失Ｅｏｎ）
再び図５を参照して、ターンオン損失Ｅｏｎは、コレクタ電流Ｉｃの指数関数で概ね表わすことができる（図５に示す両対数グラフにおいて、ターンオン損失Ｅｏｎとコレクタ電流Ｉｃとは正比例関係にない）。したがって、ターンオン損失Ｅｏｎは、定数ａ，ｂを用いて、
Ｅｏｎ＝ａ×ｅｘｐ（Ｉｃ×ｂ）                                    …(6)
と書き表わすことができる。ただし、上式（６）において「ｅｘｐ（…）」は指数関数を表わす。
【００３８】
図１のＩＧＢＴＱ１，Ｑ２の各々に流れる電流をＩｏ［Ａ］とすると、１素子ずつオン状態にしたときのターンオン損失Ｅｏｎ＿１Ｐは、
Ｅｏｎ＿１Ｐ＝ａ×ｅｘｐ（２×Ｉｏ×ｂ）                          …(7)
と表わされる。２素子同時にオン状態にしたときのターンオン損失Ｅｏｎ＿２Ｐは、
Ｅｏｎ＿２Ｐ＝２×ａ×ｅｘｐ（Ｉｏ×ｂ）                          …(8)
と表わされる。上式（７）と（８）との比は、
Ｅｏｎ＿１Ｐ／Ｅｏｎ＿２Ｐ＝ｅｘｐ（Ｉｏ×ｂ）／２                …(9)
となるので、Ｉｏ＜ｂ×ｌｎ（２）となる比較的小電流の領域で（ただし、ｌｎは自然対数を表わす）、
Ｅｏｎ＿１Ｐ＜Ｅｏｎ＿２Ｐ                                        …(10)
の関係が成立する。Ｉｏ＞ｂ×ｌｎ（２）となる比較的大電流の領域で、
Ｅｏｎ＿１Ｐ＞Ｅｏｎ＿２Ｐ                                        …(11)
の関係が成立する。
【００３９】
図９は、ＩＧＢＴのコレクタ電流Ｉｃとターンオン損失Ｅｏｎとの関係を示す図である。図９を参照して、並列接続されたオン状態のＩＧＢＴＱ１，Ｑ２の各々にコレクタ電流Ｉｏが流れているとし、コレクタ電流Ｉｏに対応するターンオン損失ＥｏｎをＥｏ［ｍＪ／Ｐｕｌｓｅ］とする。したがって、２素子同時にオン状態に切替える場合のターンオン損失Ｅｏｎは２×Ｅｏ（図９の点２Ｐ）である。１素子ずつ順番にオン状態に切替える場合には、最初にオン状態に切替える素子に２×Ｉｏの電流が流れるので、この場合のターンオン損失Ｅｏｎは図９のＥｏ’（点１Ｐ）となる。
【００４０】
コレクタ電流Ｉｃの増加に伴ってターンオン損失Ｅｏｎは指数関数的に増加するので、電流Ｉｏが比較的大きいときには、図９に示すように損失Ｅｏ’は２×Ｅｏよりも大きくなる。したがって、２素子同時にオン状態に切替えたほうが低損失になる。逆に電流Ｉｏが比較的小さいときには、損失Ｅｏ’は２×Ｅｏよりも小さくなるので、１素子ずつ順番にオン状態に切替えたほうが低損失になる。
【００４１】
なお、ターンオン損失Ｅｏｎに関係するのはコレクタ電流Ｉｃだけではない。図６に示すように、ターンオン損失Ｅｏｎは、ゲート抵抗ＲＧに対して指数関数の関係を示す。すなわち、ゲート抵抗ＲＧが増加するにつれてターンオン損失Ｅｏｎは指数関数的に増加する。その他、ターンオン損失には、ＩＧＢＴの容量（入力容量、ミラー容量）や、フリーホイールダイオードの特性も関係する。
【００４２】
［シミュレーション結果］
図１０〜図１６に並列接続されたＩＧＢＴについてのシミュレーション結果を示す。図１０〜図１５に示す波形図では、ＩＧＢＴＱ１，Ｑ２の各々について、上から順に損失［ｋＷ］、コレクタ・エミッタ間電圧ＶＣＥ［Ｖ］、コレクタ・エミッタ間電流ＩＣＥ［Ａ］、ゲート・エミッタ間電圧ＶＧＥ［Ｖ］の波形図が示される。損失は、コレクタ・エミッタ間電圧ＶＣＥとコレクタ・エミッタ間電流ＩＣＥとの積である。
【００４３】
図１０は、並列接続されたＩＧＢＴを順次スイッチングさせた場合のシミュレーション結果を示す図である。図１１は、図１０のターンオン時の拡大図であり、図１２は図１０のターンオフ時の拡大図である。図１０〜図１２に示すシミュレーションでは、ターンオン時にはＩＧＢＴＱ１を先にオン状態に切替え、その０．５μ秒後にＩＧＢＴＱ２をオン状態に切替えた。ターンオフ時には、ＩＧＢＴＱ１を先にオフ状態に切替え、その０．５μ秒後にＩＧＢＴＱ２をオフ状態に切替えた。ターンオン損失Ｅｏｎは先にオン状態に切替わるＩＧＢＴＱ１によって負担され、ターンオフ損失Ｅｏｆｆは後からオフ状態に切替わるＩＧＢＴＱ２によって負担されていることがわかる。
【００４４】
図１３は、並列接続されたＩＧＢＴについてオン状態への切替えは同時に行ない、オフ状態への切替えは順次行なった場合のシミュレーション結果を示す図である。図１４は、図１３のターンオン時の拡大図である。図１５は図１３のターンオフ時の拡大図である。図１３〜図１５に示すシミュレーションでは、ターンオン時にはＩＧＢＴＱ１，Ｑ２を同時にオン状態に切替えた。ターンオフ時には、ＩＧＢＴＱ１を先にオフ状態に切替え、その０．５μ秒後にＩＧＢＴＱ２をオフ状態に切替えた。ターンオン損失ＥｏｎはＩＧＢＴＱ１，Ｑ２の両方によって負担され、ターンオフ損失Ｅｏｆｆは後からオフ状態に切替わるＩＧＢＴＱ２によって負担されていることがわかる。
【００４５】
図１６は、並列接続されたＩＧＢＴＱ１，Ｑ２に流れる全電流Ｉｔとターンオン損失Ｅｏｎとの関係を示す図である。図１６（Ｂ）には、図１６（Ａ）の破線の枠内の拡大図が示される。図１６（Ｂ）に示すように、閾値Ｉｔｈ１よりも低電流の領域では、１素子ずつ順番にオン状態に切替えた場合（１Ｐ）のほうが、２素子同時にオン状態に切替える場合（２Ｐ）よりもターンオン損失Ｅｏｎが小さくなる。閾値Ｉｔｈ１よりも高電流の領域では、２素子同時にオン状態に切替える場合（２Ｐ）のほうが、１素子ずつ順番にオン状態に切替えた場合（１Ｐ）よりもターンオン損失Ｅｏｎが小さくなる。
【００４６】
＜実施の形態２＞
図１７は、この発明の実施の形態２による電力用半導体装置２０１の構成を示す回路図である。実施の形態２では、図１の駆動制御部１００の具体的構成の一例が示される。図１７の駆動制御部１０１は、制御用の集積回路（ＩＣ：Integrated  Circuit）５と、駆動用電源Ｖ１と、抵抗素子Ｒ１４，Ｒ１５，Ｒ２３，Ｒ２４と、ＩＧＢＴＱ１，Ｑ２を駆動するためのＮ型ＭＯＳ（Metal  Oxide  Semiconductor）トランジスタＱ１１，Ｑ２２，Ｑ３３，Ｑ４４とを含む。
【００４７】
集積回路５は、駆動信号ＤＳを受ける入力端子ＩＮと、駆動信号ＤＳに応じた制御信号をトランジスタＱ１１，Ｑ２２，Ｑ３３，Ｑ４４のゲートにそれぞれ出力するための出力端子ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，ＯＵＴ４とを含む。トランジスタＱ１１，Ｑ３３のドレインは、駆動用電源Ｖ１から駆動電圧が供給される電源ノード９と接続される。トランジスタＱ２２，Ｑ４４のソースは接地ノードＧＮＤに接続される。
【００４８】
抵抗素子Ｒ１４，Ｒ２３の一端はＩＧＢＴＱ１のゲートに接続され、抵抗素子Ｒ１５，Ｒ２４の一端はＩＧＢＴＱ２のゲートに接続される。抵抗素子Ｒ１４の他端はトランジスタＱ１１のソースに接続され、抵抗素子Ｒ１５の他端はトランジスタＱ３３のソースに接続される。抵抗素子Ｒ２３の他端はトランジスタＱ２２のドレインに接続され、抵抗素子Ｒ２４の他端はトランジスタＱ４４のドレインに接続される。
【００４９】
図１８は、図１７の集積回路５から出力される制御信号のタイミング図の一例を示す図である。
【００５０】
図１７、図１８を参照して、時刻ｔ１で、集積回路５は、駆動信号ＤＳがＨレベルに切替わるのに応答して、出力端子ＯＵＴ１，ＯＵＴ３から出力する制御信号をＨレベルに切替えるとともに、出力端子ＯＵＴ２，ＯＵＴ４から出力する制御信号をＬレベルに切替える。これによって、トランジスタＱ１１，Ｑ３３がオン状態に切替わり、トランジスタＱ２２，Ｑ４４がオフ状態に切替わる。この結果、ＩＧＢＴＱ１，Ｑ２が同時にオン状態に切替わる。
【００５１】
時刻ｔ２で、集積回路５は、駆動信号ＤＳがＬレベルに切替わるのに応答して、出力端子ＯＵＴ１から出力する制御信号をＬレベルに切替えるとともに、出力端子ＯＵＴ２から出力する制御信号をＨレベルに切替える。これによって、トランジスタＱ１１がオフ状態に切替わり、トランジスタＱ２２がオン状態に切替わる。この結果、ＩＧＢＴＱ１がオフ状態に切替わる。
【００５２】
時刻ｔ２から所定の時間だけ遅れた時刻ｔ３に、集積回路５は、出力端子ＯＵＴ３から出力する制御信号をＬレベルに切替えるとともに、出力端子ＯＵＴ４から出力する制御信号をＨレベルに切替える。これによって、トランジスタＱ３３がオフ状態に切替わり、トランジスタＱ４４がオン状態に切替わる。この結果、ＩＧＢＴＱ１に遅れてＩＧＢＴＱ２がオフ状態に切替わる。
【００５３】
以下、同様の動作が繰り返される。すなわち、時刻ｔ４，ｔ７での集積回路５の動作は時刻ｔ１での動作と同じであり、時刻ｔ５，ｔ６での集積回路５の動作は、時刻ｔ２，ｔ３での動作とそれぞれ同じである。
【００５４】
以上の集積回路５の動作によって、実施の形態１で説明した図２（Ｂ）と同じ制御動作が実現できる。
【００５５】
集積回路５は図１８と異なるタイミングでトランジスタＱ１１，Ｑ２２，Ｑ３３，Ｑ４４をオンおよびオフに制御することもできる。たとえば、実施の形態１で説明した図２（Ａ）と同じ制御動作を実現するためには、次のようなスイッチング制御を行なうとよい。すなわち、集積回路５は、駆動信号ＤＳがＨレベルに切替わるのに応答して、出力端子ＯＵＴ１から出力する制御信号をＨレベルに切替えるとともに、出力端子ＯＵＴ２，ＯＵＴ４からそれぞれ出力する制御信号をＬレベルに切替える。集積回路５は、この駆動信号ＤＳのＨレベルへの切替わりに所定の時間だけ遅れて出力端子ＯＵＴ３から出力する制御信号をＨレベルに切替える。さらに、集積回路５は、駆動信号ＤＳがＬレベルに切替わるのに応答して、出力端子ＯＵＴ１から出力する制御信号をＬレベルに切替えるとともに、出力端子ＯＵＴ２から出力する制御信号をＨレベルに切替える。集積回路５は、この駆動信号ＤＳのＬレベルへの切替わりに所定の時間だけ遅れて出力端子ＯＵＴ３から出力する制御信号をＬレベルに切替えるとともに、出力端子ＯＵＴ４から出力する制御信号をＨレベルに切替える。以上の制御によって、ＩＧＢＴＱ１，Ｑ２は、この順でオン状態に切替わり、この順でオフ状態に切替わる。
【００５６】
実施の形態１で説明した図２（Ｃ）と同じ制御動作を実現するためには、次のようなスイッチング制御を行なうとよい。すなわち、集積回路５は、駆動信号ＤＳがＨレベルに切替わったとき、出力端子ＯＵＴ１，ＯＵＴ３からそれぞれ出力する制御信号をＨレベルに切替えるとともに、出力端子ＯＵＴ２，ＯＵＴ４からそれぞれ出力する制御信号をＬレベルに切替える。さらに、集積回路５は、駆動信号ＤＳがＬレベルに切替わったとき、出力端子ＯＵＴ１，ＯＵＴ３からそれぞれ出力する制御信号をＬレベルに切替えるとともに、出力端子ＯＵＴ２，ＯＵＴ４からそれぞれ出力する制御信号をＨレベルに切替える。以上の制御によって、ＩＧＢＴＱ１，Ｑ２は、同時にオン状態に切替わり、同時にオフ状態に切替わる。
【００５７】
＜実施の形態３＞
図１９は、この発明の実施の形態３による電力用半導体装置２０２の構成を示す回路図である。実施の形態３では、図１の駆動制御部１００の具体的構成の一例が示される。図１９の駆動制御部１０２は、制御用の集積回路（ＩＣ）５ａと、駆動用電源Ｖ１と、抵抗素子Ｒ１４，Ｒ１５，Ｒ２３，Ｒ２４と、ＩＧＢＴＱ１，Ｑ２を駆動するためのＮ型ＭＯＳトランジスタＱ１１，Ｑ２２，Ｑ３３，Ｑ４４と、遅延回路ＤＬＹ１，ＤＬＹ２とを含む。
【００５８】
集積回路５ａは、駆動信号ＤＳを受ける入力端子ＩＮと、駆動信号ＤＳに応じた制御信号をトランジスタＱ１１のゲートおよび遅延回路ＤＬＹ１に出力するための出力端子ＯＵＴ１と、駆動信号ＤＳに応じた制御信号をトランジスタＱ２２のゲートおよび遅延回路ＤＬＹ２に出力するための出力端子ＯＵＴ２とを含む。トランジスタＱ１１，Ｑ３３のドレインは、駆動用電源Ｖ１から駆動電圧が供給される電源ノード９と接続される。トランジスタＱ２２，Ｑ４４のソースは接地ノードＧＮＤに接続される。
【００５９】
抵抗素子Ｒ１４，Ｒ２３の一端はＩＧＢＴＱ１のゲートに接続され、抵抗素子Ｒ１５，Ｒ２４の一端はＩＧＢＴＱ２のゲートに接続される。抵抗素子Ｒ１４の他端はトランジスタＱ１１のソースに接続され、抵抗素子Ｒ１５の他端はトランジスタＱ３３のソースに接続される。抵抗素子Ｒ２３の他端はトランジスタＱ２２のドレインに接続され、抵抗素子Ｒ２４の他端はトランジスタＱ４４のドレインに接続される。
【００６０】
遅延回路ＤＬＹ１は、抵抗素子Ｒ３７と、コンデンサＣ３６と、ダイオードＤ３８とを含む。抵抗素子Ｒ３７は、集積回路５ａの出力端子ＯＵＴ１とトランジスタＱ３３のゲートとの間に接続される。コンデンサＣ３６は、トランジスタＱ３３のゲートと接地ノードＧＮＤとの間に接続される。ダイオードＤ３８のアノードは集積回路５ａの出力端子ＯＵＴ１と接続され、カソードはトランジスタＱ３３のゲートと接続される。遅延回路ＤＬＹ１は、集積回路５ａの出力端子ＯＵＴ１から出力される制御信号の立下がりエッジ、すなわち、トランジスタＱ３３のオフ状態への切替わりに対応するほうのエッジを遅延させる。
【００６１】
遅延回路ＤＬＹ２は、抵抗素子Ｒ４７と、コンデンサＣ４６と、ダイオードＤ４８とを含む。抵抗素子Ｒ４７は、集積回路５ａの出力端子ＯＵＴ２とトランジスタＱ４４のゲートとの間に接続される。コンデンサＣ４６は、トランジスタＱ４４のゲートと接地ノードＧＮＤとの間に接続される。ダイオードＤ４８のカソードは集積回路５ａの出力端子ＯＵＴ２と接続され、アノードはトランジスタＱ４４のゲートと接続される。遅延回路ＤＬＹ２は、集積回路５ａの出力端子ＯＵＴ２から出力される制御信号の立上がりエッジ、すなわち、トランジスタＱ４４のオン状態への切替わりに対応するほうのエッジを遅延させる。
【００６２】
図２０は、図１９の集積回路５ａから出力される制御信号のタイミング図の一例を示す図である。
【００６３】
図１９、図２０を参照して、時刻ｔ１で、集積回路５ａは、駆動信号ＤＳがＨレベルに切替わるのに応答して、出力端子ＯＵＴ１から出力する制御信号をＨレベルに切替えるとともに、出力端子ＯＵＴ２から出力する制御信号をＬレベルに切替える。これによって、トランジスタＱ１１，Ｑ３３がオン状態に切替わり、トランジスタＱ２２，Ｑ４４がオフ状態に切替わる。この結果、ＩＧＢＴＱ１，Ｑ２が同時にオン状態に切替わる。
【００６４】
時刻ｔ２で、集積回路５ａは、駆動信号ＤＳがＬレベルに切替わるのに応答して、出力端子ＯＵＴ２から出力する制御信号をＨレベルに切替える。これによって、トランジスタＱ２２がオン状態に切替わり、トランジスタＱ４４は遅延回路ＤＬＹ２によって決まる遅延時間だけ遅れてオン状態に切替わる。
【００６５】
ここで、駆動用電源Ｖ１の出力電圧をｖ１とし、抵抗素子Ｒ１４，Ｒ２３の抵抗値をそれぞれｒ１４，ｒ２３とし、ＩＧＢＴＱ１の閾値電圧をＶｑ１とすれば、ｖ１，ｒ１４，ｒ２３，Ｖｑ１は、通常、
Ｖｑ１＞ｖ１×ｒ２３／（ｒ１４＋ｒ２３）                          …(12)
の関係を満たすように設定される。すなわち、ＩＧＢＴＱ１の閾値電圧は、駆動用電源Ｖ１の出力電圧を抵抗素子Ｒ１４，Ｒ２３によって分圧した電圧よりも大きい。この結果、時刻ｔ２で、ＩＧＢＴＱ１がオフ状態に切替わる。
【００６６】
時刻ｔ２から所定の時間だけ遅れた時刻ｔ３に、集積回路５ａは、出力端子ＯＵＴ１から出力する制御信号をＬレベルに切替える。これによって、トランジスタＱ１１がオフ状態に切替わり、トランジスタＱ３３が遅延回路ＤＬＹ１によって決まる遅延時間だけ遅れてオフ状態に切替わる。この結果、ＩＧＢＴＱ２がオフ状態に切替わる。
【００６７】
以下、同様の動作が繰り返される。すなわち、時刻ｔ４，ｔ７での集積回路５ａの動作は時刻ｔ１での動作と同じであり、時刻ｔ５，ｔ６での集積回路５ａの動作は、時刻ｔ２，ｔ３での動作とそれぞれ同じである。
【００６８】
以上の集積回路５ａの動作によって、実施の形態１で説明した図２（Ｂ）と同じ制御動作が実現できる。
【００６９】
＜実施の形態４＞
図２１は、この発明の実施の形態４による電力用半導体装置２０３の構成を示す回路図である。図２１の駆動制御部１０３に設けられた遅延回路ＤＬＹ３は、ダイオードＤ３８を含まない点で図１９の遅延回路ＤＬＹ１と異なる。したがって、図２１の遅延回路ＤＬＹ３は、集積回路５ａの出力端子ＯＵＴ１から出力された制御信号の立上がりエッジおよび立下りエッジの両方を遅延させた信号をトランジスタＱ３３のゲートに供給する。図２１のその他の点は図１９と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。集積回路５ａの出力端子ＯＵＴ１，ＯＵＴ２から出力される制御信号のタイミングも図２０の場合と同じである。
【００７０】
図２１に示す駆動制御部１０３によれば、集積回路５ａの出力端子ＯＵＴ１から出力された制御信号がＨレベルに切替わったとき（図２０の時刻ｔ１，ｔ４，ｔ７）、遅延回路ＤＬＹ３によって決まる遅延時間だけ遅れてトランジスタＱ３３がオン状態に切替わる。この結果、駆動信号ＤＳがＨレベルに切替わったとき、ＩＧＢＴＱ１のオン状態への切替わりに遅れてＩＧＢＴＱ２がオン状態に切替わる。時刻ｔ２，ｔ５でのＩＧＢＴＱ１のオフ状態のへの切替わりに遅れてＩＧＢＴＱ２がオフ状態に切替わる点は実施の形態３と同じである。したがって、図２１の電力用半導体装置２０３によれば、実施の形態１で説明した図２（Ａ）と同じ制御動作が実現できる。
【００７１】
＜実施の形態５＞
図２２は、この発明の実施の形態５による電力用半導体装置２０４の構成を示す回路図である。実施の形態５では、図１の駆動制御部１００の具体的構成の一例が示される。図２２の駆動制御部１０４は、制御用の集積回路（ＩＣ）５ｂと、駆動用電源Ｖ１と、抵抗素子Ｒ１４，Ｒ１５，Ｒ２３，Ｒ２４と、ＩＧＢＴＱ１，Ｑ２を駆動するためのＮ型ＭＯＳトランジスタＱ１１，Ｑ２２，Ｑ４４と、ダイオードＤ１２，Ｄ１３とを含む。
【００７２】
集積回路５ｂは、駆動信号ＤＳを受ける入力端子ＩＮと、駆動信号ＤＳに応じた制御信号をトランジスタＱ１１，Ｑ２２，Ｑ４４のゲートにそれぞれ出力するための出力端子ＯＵＴ１，ＯＵＴ２，ＯＵＴ４とを含む。トランジスタＱ１１のドレインは、駆動用電源Ｖ１から駆動電圧が供給される電源ノード９と接続される。トランジスタＱ２２，Ｑ４４のソースは接地ノードＧＮＤに接続される。
【００７３】
抵抗素子Ｒ１４，Ｒ２３の一端はＩＧＢＴＱ１のゲートに接続され、抵抗素子Ｒ１５，Ｒ２４の一端はＩＧＢＴＱ２のゲートに接続される。抵抗素子Ｒ１４の他端はダイオードＤ１２のカソードに接続され、抵抗素子Ｒ１５の他端はダイオードＤ１３のカソードに接続される。抵抗素子Ｒ２３の他端はトランジスタＱ２２のドレインに接続され、抵抗素子Ｒ２４の他端はトランジスタＱ４４のドレインに接続される。ダイオードＤ１２，Ｄ１３のアノードはトランジスタＱ１１のソースに接続される。ダイオードＤ１２，Ｄ１３は、トランジスタＱ１１がオン状態のときに導通状態になる。
【００７４】
図２３は、図２２の集積回路５ｂから出力される制御信号のタイミング図の一例を示す図である。
【００７５】
図２２、図２３を参照して、時刻ｔ１で、集積回路５ｂは、駆動信号ＤＳがＨレベルに切替わるのに応答して、出力端子ＯＵＴ１から出力する制御信号をＨレベルに切替えるとともに、出力端子ＯＵＴ２，ＯＵＴ４からそれぞれ出力する制御信号をＬレベルに切替える。これによって、トランジスタＱ１１がオン状態に切替わり、トランジスタＱ２２，Ｑ４４がオフ状態に切替わる。この結果、ＩＧＢＴＱ１，Ｑ２が同時にオン状態に切替わる。
【００７６】
時刻ｔ２で、集積回路５ｂは、駆動信号ＤＳがＬレベルに切替わるのに応答して、出力端子ＯＵＴ２から出力する制御信号をＨレベルに切替える。これによって、トランジスタＱ２２がオン状態に切替わる。ここで、駆動用電源Ｖ１の出力電圧をｖ１とし、抵抗素子Ｒ１４，Ｒ２３の抵抗値をそれぞれｒ１４，ｒ２３とし、ＩＧＢＴＱ１の閾値電圧をＶｑ１とすれば、ｖ１，ｒ１４，ｒ２３，Ｖｑ１は、前述の式（１２）の関係を満たすように設定される。すなわち、ＩＧＢＴＱ１の閾値電圧は、駆動用電源Ｖ１の出力電圧を抵抗素子Ｒ１４，Ｒ２３によって分圧した電圧よりも大きい。この結果、時刻ｔ２で、ＩＧＢＴＱ１がオフ状態に切替わる。
【００７７】
時刻ｔ２から所定の時間だけ遅れた時刻ｔ３に、集積回路５ｂは、出力端子ＯＵＴ１から出力する制御信号をＬレベルに切替えるとともに、出力端子ＯＵＴ４から出力する制御信号をＨレベルに切替える。これによって、トランジスタＱ１１がオフ状態に切替わり、トランジスタＱ４４がオン状態に切替わる。この結果、ＩＧＢＴＱ２がオフ状態に切替わる。
【００７８】
以下、同様の動作が繰り返される。すなわち、時刻ｔ４，ｔ７での集積回路５ｂの動作は時刻ｔ１での動作と同じであり、時刻ｔ５，ｔ６での集積回路５ｂの動作は、時刻ｔ２，ｔ３での動作とそれぞれ同じである。
【００７９】
以上の集積回路５ｂの動作によって、実施の形態１で説明した図２（Ｂ）と同じ制御動作が実現できる。上記と異なり、時刻ｔ２，ｔ５で、集積回路５ｂの出力端子ＯＵＴ１から出力される制御信号をＬレベルに切替え、出力端子ＯＵＴ２，ＯＵＴ４から出力される制御信号をＨレベルに切替えるようにすれば、ＩＧＢＴＱ１，Ｑ２を同時にオフ状態に切替えることができる。すなわち、実施の形態１の図２（Ｃ）で示した制御動作が実現できる。
【００８０】
＜実施の形態６＞
図２４は、この発明の実施の形態６による電力用半導体装置２０５の構成を示す回路図である。実施の形態６では、図１の駆動制御部１００の具体的構成の一例が示される。図２４の駆動制御部１０５は、制御用の集積回路（ＩＣ）５ａと、駆動用電源Ｖ１と、抵抗素子Ｒ１４，Ｒ１５，Ｒ２３，Ｒ２４と、ＩＧＢＴＱ１，Ｑ２を駆動するためのＮ型ＭＯＳトランジスタＱ１１，Ｑ２２，Ｑ４４と、ダイオードＤ１２，Ｄ１３と、遅延回路ＤＬＹ２とを含む。
【００８１】
集積回路５ａは、駆動信号ＤＳを受ける入力端子ＩＮと、駆動信号ＤＳに応じた制御信号をトランジスタＱ１１のゲートに出力するための出力端子ＯＵＴ１と、駆動信号ＤＳに応じた制御信号をトランジスタＱ２２のゲートおよび遅延回路ＤＬＹ２に出力するための出力端子ＯＵＴ２とを含む。トランジスタＱ１１のドレインは、駆動用電源Ｖ１から駆動電圧が供給される電源ノード９と接続される。トランジスタＱ２２，Ｑ４４のソースは接地ノードＧＮＤに接続される。
【００８２】
抵抗素子Ｒ１４，Ｒ２３の一端はＩＧＢＴＱ１のゲートに接続され、抵抗素子Ｒ１５，Ｒ２４の一端はＩＧＢＴＱ２のゲートに接続される。抵抗素子Ｒ１４の他端はダイオードＤ１２のカソードに接続され、抵抗素子Ｒ１５の他端はダイオードＤ１３のカソードに接続される。抵抗素子Ｒ２３の他端はトランジスタＱ２２のドレインに接続され、抵抗素子Ｒ２４の他端はトランジスタＱ４４のドレインに接続される。ダイオードＤ１２，Ｄ１３のアノードはトランジスタＱ１１のソースに接続される。ダイオードＤ１２，Ｄ１３は、トランジスタＱ１１がオン状態のときに導通状態になる。
【００８３】
遅延回路ＤＬＹ２は、抵抗素子Ｒ４７と、コンデンサＣ４６と、ダイオードＤ４８とを含む。抵抗素子Ｒ４７は、集積回路５ａの出力端子ＯＵＴ２とトランジスタＱ４４のゲートとの間に接続される。コンデンサＣ４６は、トランジスタＱ４４のゲートと接地ノードＧＮＤとの間に接続される。ダイオードＤ４８のカソードは集積回路５ａの出力端子ＯＵＴ２と接続され、アノードはトランジスタＱ４４のゲートと接続される。遅延回路ＤＬＹ２は、集積回路５ａの出力端子ＯＵＴ２から出力される制御信号の立上がりエッジ、すなわち、トランジスタＱ４４のオン状態への切替わりに対応するほうのエッジを遅延させる。
【００８４】
集積回路５ａの動作は、実施の形態３の図２０で説明したものと同じである。以下、図２０、図２４を参照して電力用半導体装置２０５の動作について説明する。
【００８５】
図２０の時刻ｔ１で、集積回路５ａは、駆動信号ＤＳがＨレベルに切替わるのに応答して、出力端子ＯＵＴ１から出力する制御信号をＨレベルに切替えるとともに、出力端子ＯＵＴ２から出力する制御信号をＬレベルに切替える。これによって、トランジスタＱ１１がオン状態に切替わり、トランジスタＱ２２，Ｑ４４がオフ状態に切替わる。この結果、ＩＧＢＴＱ１，Ｑ２が同時にオン状態に切替わる。
【００８６】
時刻ｔ２で、集積回路５ａは、駆動信号ＤＳがＬレベルに切替わるのに応答して、出力端子ＯＵＴ２から出力する制御信号をＨレベルに切替える。これによって、トランジスタＱ２２がオン状態に切替わり、トランジスタＱ４４は遅延回路ＤＬＹ２によって決まる遅延時間だけ遅れてオン状態に切替わる。ここで、駆動用電源Ｖ１の出力電圧をｖ１とし、抵抗素子Ｒ１４，Ｒ２３の抵抗値をそれぞれｒ１４，ｒ２３とし、ＩＧＢＴＱ１の閾値電圧をＶｑ１とすれば、ｖ１，ｒ１４，ｒ２３，Ｖｑ１は、通常、前述の式（１２）の関係を満たすように設定される。すなわち、ＩＧＢＴＱ１の閾値電圧は、駆動用電源Ｖ１の出力電圧を抵抗素子Ｒ１４，Ｒ２３によって分圧した電圧よりも大きい。この結果、時刻ｔ２で、ＩＧＢＴＱ１がオフ状態に切替わる。
【００８７】
時刻ｔ２から所定の時間だけ遅れた時刻ｔ３に、集積回路５ａは、出力端子ＯＵＴ１から出力する制御信号をＬレベルに切替える。これによって、トランジスタＱ１１がオフ状態に切替わり、トランジスタＱ４４が遅延回路ＤＬＹ２によって決まる遅延時間だけ遅れてオフ状態に切替わる。この結果、ＩＧＢＴＱ２がオフ状態に切替わる。
【００８８】
以下、同様の動作が繰り返される。すなわち、時刻ｔ４，ｔ７での集積回路５ａの動作は時刻ｔ１での動作と同じであり、時刻ｔ５，ｔ６での集積回路５ａの動作は、時刻ｔ２，ｔ３での動作とそれぞれ同じである。
【００８９】
以上の集積回路５ａの動作によって、実施の形態１で説明した図２（Ｂ）と同じ制御動作が実現できる。
【００９０】
＜実施の形態７＞
図２５は、この発明の実施の形態７による電力用半導体装置２０６の構成を示す回路図である。実施の形態７では、図１の駆動制御部１００の具体的構成の一例が示される。図２５の駆動制御部１０６は、駆動信号ＤＳが入力される入力ノード８と、インバータ５０と、駆動用電源Ｖ１と、抵抗素子Ｒ１４，Ｒ１５，Ｒ２３，Ｒ２４と、ＩＧＢＴＱ１，Ｑ２を駆動するためのＮ型ＭＯＳトランジスタＱ１１，Ｑ２２，Ｑ３３，Ｑ４４と、遅延回路ＤＬＹ１，ＤＬＹ２とを含む。
【００９１】
トランジスタＱ１１，Ｑ３３のドレインは、駆動用電源Ｖ１から駆動電圧が供給される電源ノード９に接続される。トランジスタＱ１１のゲートは入力ノード８に接続され、トランジスタＱ２２のゲートはインバータ５０の出力ノードに接続される。トランジスタＱ２２，Ｑ４４のソースは接地ノードＧＮＤに接続される。
【００９２】
抵抗素子Ｒ１４，Ｒ２３の一端はＩＧＢＴＱ１のゲートに接続され、抵抗素子Ｒ１５，Ｒ２４の一端はＩＧＢＴＱ２のゲートに接続される。抵抗素子Ｒ１４の他端はトランジスタＱ１１のソースに接続され、抵抗素子Ｒ１５の他端はトランジスタＱ３３のソースに接続される。抵抗素子Ｒ２３の他端はトランジスタＱ２２のドレインに接続され、抵抗素子Ｒ２４の他端はトランジスタＱ４４のドレインに接続される。
【００９３】
遅延回路ＤＬＹ１は、抵抗素子Ｒ３７と、コンデンサＣ３６と、ダイオードＤ３８とを含む。抵抗素子Ｒ３７は、入力ノード８とトランジスタＱ３３のゲートとの間に接続される。コンデンサＣ３６は、トランジスタＱ３３のゲートと接地ノードＧＮＤとの間に接続される。ダイオードＤ３８のアノードは入力ノード８と接続され、カソードはトランジスタＱ３３のゲートと接続される。遅延回路ＤＬＹ１は、駆動信号ＤＳの立下がりエッジ、すなわち、トランジスタＱ３３のオフ状態への切替わりに対応するほうのエッジを遅延させる。
【００９４】
遅延回路ＤＬＹ２は、抵抗素子Ｒ４７と、コンデンサＣ４６と、ダイオードＤ４８とを含む。抵抗素子Ｒ４７は、インバータ５０の出力ノードとトランジスタＱ４４のゲートとの間に接続される。コンデンサＣ４６は、トランジスタＱ４４のゲートと接地ノードＧＮＤとの間に接続される。ダイオードＤ４８のカソードはインバータ５０の出力ノードと接続され、アノードはトランジスタＱ４４のゲートと接続される。遅延回路ＤＬＹ２は、インバータ５０から出力される信号の立上がりエッジ、すなわち、トランジスタＱ４４のオン状態への切替わりに対応するほうのエッジを遅延させる。
【００９５】
次に、図２５の電力用半導体装置２０６の動作について説明する。駆動信号ＤＳがＨレベルに切替わると、トランジスタＱ１１，Ｑ３３がオン状態に切替わる。このとき、インバータ５０の出力はＬレベルに切替わるので、トランジスタＱ２２，Ｑ４４がオフ状態に切替わる。この結果、ＩＧＢＴＱ１，Ｑ２が同時にオン状態に切替わる。
【００９６】
駆動信号ＤＳがＬレベルに切替わると、トランジスタＱ１１がオフ状態に切替わり、トランジスタＱ３３が遅延回路ＤＬＹ１によって決まる遅延時間だけ遅れてオフ状態に切替わる。このとき、インバータ５０の出力はＨレベルに切替わるので、トランジスタＱ２２がオン状態に切替わり、トランジスタＱ４４は遅延回路ＤＬＹ２によって決まる遅延時間だけ遅れてオン状態に切替わる。この結果、ＩＧＢＴＱ１が先にオフ状態に切替わり、ＩＧＢＴＱ２が遅れてオフ状態に切替わる。
【００９７】
以上によって、実施の形態１で説明した図２（Ｂ）と同じ制御動作が実現できる。
＜実施の形態８＞
図２６は、この発明の実施の形態８による電力用半導体装置２０７の構成を示す回路図である。図２６の駆動制御部１０７に設けられた遅延回路ＤＬＹ３は、ダイオードＤ３８を含まない点で図２５の遅延回路ＤＬＹ１と異なる。したがって、図２６の遅延回路ＤＬＹ３は、駆動信号ＤＳの立上がりエッジおよび立下りエッジの両方を遅延させた信号をトランジスタＱ３３のゲートに供給する。図２６のその他の点は図２５と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
【００９８】
図２６に示す駆動制御部１０７によれば、駆動信号ＤＳがＨレベルに切替わったとき、遅延回路ＤＬＹ３によって決まる遅延時間だけ遅れてトランジスタＱ３３がオン状態に切替わる。この結果、駆動信号ＤＳがＨレベルに切替わったとき、ＩＧＢＴＱ１のオン状態への切替わりに遅れてＩＧＢＴＱ２がオン状態に切替わる。ＩＧＢＴＱ１のオフ状態のへの切替わりに遅れてＩＧＢＴＱ２がオフ状態に切替わる点は実施の形態７と同じである。したがって、図２６の電力用半導体装置２０７によれば、実施の形態１で説明した図２（Ａ）と同じ制御動作が実現できる。
【００９９】
＜実施の形態９＞
図２７は、この発明の実施の形態９による電力用半導体装置２０８の構成を示す回路図である。図２７の電力用半導体装置２０８は、ＩＧＢＴＱ１，Ｑ２を流れる全電流Ｉｔを検出するための電流検出センサ９９をさらに含む点で図１７の電力用半導体装置２０１と異なる。電流検出センサ９９として、たとえば、カレントトランスが用いられる。
【０１００】
図２７の電力用半導体装置２０８に設けられた集積回路５ｄは、電流検出センサ９９の検出信号を受ける端子ＣＳをさらに含む点で、図１７の電力用半導体装置２０１に設けられた集積回路５と異なる。図２７のその他の構成は、図１７の電力用半導体装置２０１と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
【０１０１】
集積回路５ｄは、電流検出センサ９９の検出値に基づいて全電流Ｉｔが図３、図４で説明した閾値Ｉｔｈ１，Ｉｔｈ２によって区分される領域のどの領域に入っているかを判定する。集積回路５ｄは、次に電流検出センサ９９の検出値に基づく判定を行なうまでの間、判定結果に基づいて最適なスイッチングのタイミングを選択する。たとえば、全電流Ｉｔが図３の閾値Ｉｔｈ１より小さい場合には、集積回路５ｄは、次の図２８のようなタイミングでトランジスタＱ１１，Ｑ２２，Ｑ３３，Ｑ４４をオンおよびオフに制御する。
【０１０２】
図２８は、図２７の集積回路５ｄから出力される制御信号のタイミング図の一例を示す図である。
【０１０３】
図２７、図２８を参照して、時刻ｔ１で、集積回路５ｄは、駆動信号ＤＳがＨレベルに切替わるのに応答して、出力端子ＯＵＴ１から出力する制御信号をＨレベルに切替えるとともに、出力端子ＯＵＴ２，ＯＵＴ４からそれぞれ出力する制御信号をＬレベルに切替える。これによって、トランジスタＱ１１がオン状態に切替わり、トランジスタＱ２２，Ｑ４４がオフ状態に切替わる。この結果、ＩＧＢＴＱ１がオン状態に切替わる。
【０１０４】
時刻ｔ１から所定の時間だけ遅れた時刻ｔ２に、集積回路５ｄは、出力端子ＯＵＴ３から出力する制御信号をＨレベルに切替える。これによって、トランジスタＱ３３がオン状態に切替わり、この結果、ＩＧＢＴＱ１より遅れてＩＧＢＴＱ２がオン状態に切替わる。
【０１０５】
時刻ｔ３で、集積回路５ｄは、駆動信号ＤＳがＬレベルに切替わるのに応答して、出力端子ＯＵＴ１から出力する制御信号をＬレベルに切替えるとともに、出力端子ＯＵＴ２から出力する制御信号をＨレベルに切替える。これによって、トランジスタＱ１１がオフ状態に切替わり、トランジスタＱ２２がオン状態に切替わる。この結果、ＩＧＢＴＱ１がオフ状態に切替わる。
【０１０６】
時刻ｔ３から所定の時間だけ遅れた時刻ｔ４に、集積回路５ｄは、出力端子ＯＵＴ３から出力する制御信号をＬレベルに切替えるとともに、出力端子ＯＵＴ４から出力する制御信号をＨレベルに切替える。これによって、トランジスタＱ３３がオフ状態に切替わり、トランジスタＱ４４がオン状態に切替わる。この結果、ＩＧＢＴＱ１に遅れてＩＧＢＴＱ２がオフ状態に切替わる。
【０１０７】
以下、同様の動作が繰り返される。すなわち、時刻ｔ５〜ｔ８での集積回路５ｄの動作は時刻ｔ１〜ｔ４での動作とそれぞれ同じであり、時刻ｔ９，ｔ１０での集積回路５ｄの動作は、時刻ｔ１，ｔ２での動作とそれぞれ同じである。
【０１０８】
以上の集積回路５ｄの動作によって、実施の形態１で説明した図２（Ａ）と同じ制御動作が実現できる。
【０１０９】
全電流Ｉｔが図３の閾値Ｉｔｈ１以上であり、図４の閾値Ｉｔｈ２より小さい場合には、実施の形態２で説明した図１８のタイミング図と同じタイミングでトランジスタＱ１１，Ｑ２２，Ｑ３３，Ｑ４４をオンおよびオフに制御する。これによって、図１８の場合と同様に、図２（Ｂ）と同じ制御動作が実現できる。
【０１１０】
全電流Ｉｔが図４の閾値Ｉｔｈ２以上の場合には、集積回路５ｄは、駆動信号ＤＳがＨレベルに切替わったとき、出力端子ＯＵＴ１，ＯＵＴ３からそれぞれ出力する制御信号をＨレベルに切替えるとともに、出力端子ＯＵＴ２，ＯＵＴ４からそれぞれ出力する制御信号をＬレベルに切替える。これによって、ＩＧＢＴＱ１，Ｑ２が同時にオン状態に切替わる。さらに、集積回路５ｄは、駆動信号ＤＳがＬレベルに切替わったとき、出力端子ＯＵＴ１，ＯＵＴ３からそれぞれ出力する制御信号をＬレベルに切替えるとともに、出力端子ＯＵＴ２，ＯＵＴ４からそれぞれ出力する制御信号をＨレベルに切替える。これによって、ＩＧＢＴＱ１，Ｑ２が同時にオフ状態に切替わる。以上によって、実施の形態１で説明した図２（Ｃ）と同じ制御動作が実現できる。
【０１１１】
＜実施の形態１０＞
図２９は、この発明の実施の形態１０による電力用半導体装置２０９の構成を示す回路図である。
【０１１２】
図２９の電力用半導体装置２０９は、図２７の電力用半導体装置２０８を変形したものである。すなわち、電力用半導体装置２０９は、図２７のＩＧＢＴＱ１，Ｑ２に代えてセンス端子付きのＩＧＢＴＱ１ａ，Ｑ２ａを含む点で電力用半導体装置２０８と異なる。センス端子には、ＩＧＢＴのエミッタ端子に流れる主電流の一部が分流して流れる。さらに、電力用半導体装置２０９は、図２７の電流検出センサ９９に代えてシャント抵抗Ｒ２５，Ｒ２６を含む点で電力用半導体装置２０８と異なる。シャント抵抗Ｒ２５はＩＧＢＴＱ１ａのセンス端子と接地ノードＧＮＤとの間に接続され、シャント抵抗Ｒ２６はＩＧＢＴＱ２ａのセンス端子と接地ノードＧＮＤとの間に接続される。シャント抵抗Ｒ２５，Ｒ２６は、図２７の電流検出センサ９９と同様に、ＩＧＢＴＱ１ａ，Ｑ２ａにそれぞれ流れる主電流Ｉ１，Ｉ２をモニタする電流検出センサ９９ａとして機能する。
【０１１３】
図２９の駆動制御部１０９に設けられた集積回路５ｅは、図２７の検出端子ＣＳに代えて、シャント抵抗Ｒ２５，Ｒ２６にかかる電圧をそれぞれ検出するための検出端子ＣＳ１，ＣＳ２を含む点で図２７の集積回路５ｄと異なる。集積回路５ｅは、シャント抵抗Ｒ２５，Ｒ２６でモニタされた電流Ｉ１，Ｉ２の大きさに基づいて、最適なタイミングでトランジスタＱ１１，Ｑ２２，Ｑ３３，Ｑ４４をオンおよびオフに制御する。
【０１１４】
図２９のその他の点は図２７の電力用半導体装置２０８と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。なお、並列接続された２個のＩＧＢＴのいずれか一方のみをセンス端子付きのＩＧＢＴに代え、センスＩＧＢＴを流れる電流をシャント抵抗でモニタするような構成でも構わない。この場合、集積回路は、いずれか一方のＩＧＢＴを流れる電流の大きさに基づいて、トランジスタＱ１１，Ｑ２２，Ｑ３３，Ｑ４４をオンおよびオフに制御する。
【０１１５】
＜実施の形態１１＞
図３０は、この発明の実施の形態１１による電力用半導体装置２１０の構成を示す回路図である。
【０１１６】
図３０の電力用半導体装置２１０は、図２２の電力用半導体装置２０４を変形したものである。すなわち、電力用半導体装置２１０は、図２２のＩＧＢＴＱ１，Ｑ２に代えてセンス端子付きのＩＧＢＴＱ１ａ，Ｑ２ａを含む点で電力用半導体装置２０４と異なる。センス端子には、ＩＧＢＴのエミッタ端子に流れる主電流の一部が分流して流れる。さらに、電力用半導体装置２１０は、シャント抵抗Ｒ２５，Ｒ２６を含む点で電力用半導体装置２０４と異なる。シャント抵抗Ｒ２５はＩＧＢＴＱ１ａのセンス端子と接地ノードＧＮＤとの間に接続され、シャント抵抗Ｒ２６はＩＧＢＴＱ２ａのセンス端子と接地ノードＧＮＤとの間に接続される。シャント抵抗Ｒ２５，Ｒ２６は、ＩＧＢＴＱ１ａ，Ｑ２ａにそれぞれ流れる主電流Ｉ１，Ｉ２をモニタする電流検出センサ９９ａとして機能する。
【０１１７】
図３０の駆動制御部１１０に設けられた集積回路５ｇは、シャント抵抗Ｒ２５，Ｒ２６にかかる電圧をそれぞれ検出するための検出端子ＣＳ１，ＣＳ２を含む点で図２２の集積回路５ｂと異なる。集積回路５ｇは、シャント抵抗Ｒ２５，Ｒ２６でモニタされた電流Ｉ１，Ｉ２の大きさに基づいて、最適なタイミングでトランジスタＱ１１，Ｑ２２，Ｑ４４をオンおよびオフに制御する。
【０１１８】
たとえば、シャント抵抗Ｒ２５，Ｒ２６でモニタされた電流Ｉ１，Ｉ２を加算することによって得られた全電流Ｉｔが図４の閾値Ｉｔｈ２以下の場合には、集積回路５ｇは、駆動信号ＤＳがＨレベルに切替わったときに、出力端子ＯＵＴ１から出力する制御信号をＨレベルに切替えるとともに、出力端子ＯＵＴ２，ＯＵＴ４からそれぞれ出力する制御信号をＬレベルに切替える。さらに、集積回路５ｇは、駆動信号ＤＳがＬレベルに切替わったときに、出力端子ＯＵＴ２から出力する制御信号をＨレベルに切替える。そして、集積回路５ｇは、駆動信号ＤＳのＬレベルへの切替わりから所定の時間だけ遅れて、出力端子ＯＵＴ１から出力する制御信号をＬレベルに切替えるとともに、出力端子ＯＵＴ４から出力する制御信号をＨレベルに切替える。
【０１１９】
以上の制御によって、ＩＧＢＴＱ１ａ，Ｑ２ａを同時にオン状態に切替えることができ、ＩＧＢＴＱ１ａをオフ状態にした後にＩＧＢＴＱ２ａをオフ状態にすることができる。すなわち、実施の形態１で説明した図２（Ｂ）と同じ制御動作が実現できる。駆動信号ＤＳがＬレベルに切替わったときに、出力端子ＯＵＴ２，ＯＵＴ４からそれぞれ出力する制御信号をＨレベルに切替えるとともに、出力端子ＯＵＴ１から出力する制御信号をＬレベルに切替えるようにすれば、ＩＧＢＴＱ１ａ，Ｑ２ａを同時にオフ状態に切替えることができる。すなわち、実施の形態１で説明した図２（Ｃ）と同じ制御動作が実現できる。
【０１２０】
図３０のその他の点は図２２の電力用半導体装置２０４と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。なお、並列接続された２個のＩＧＢＴのいずれか一方のみをセンス端子付きのＩＧＢＴに代え、センスＩＧＢＴを流れる電流をシャント抵抗でモニタするような構成でも構わない。この場合、集積回路は、いずれか一方のＩＧＢＴを流れる主電流の大きさに基づいて、トランジスタＱ１１，Ｑ２２，Ｑ４４をオンおよびオフに制御する。
【０１２１】
＜実施の形態１２＞
図３１は、この発明の実施の形態１２による電力用半導体装置で用いられるＩＧＢＴＱ１，Ｑ２の仕様について説明するための図である。図３１には、既に図８で説明したターンオフ損失Ｅｏｆｆと飽和電圧ＶＣＥ（ｓａｔ）との関係（トレードオフ）が示される。
【０１２２】
図３１を参照して、実施の形態１〜１１の電力用半導体装置２００〜２１０において、ＩＧＢＴＱ２の仕様（Ｑ２  Ｓｐｅｃ．）を、ＩＧＢＴＱ１の仕様（Ｑ１  Ｓｐｅｃ．）に比べて飽和電圧ＶＣＥ（ｓａｔ）が高くかつターンオフ損失Ｅｏｆｆが低いものにする。そうすれば、ＩＧＢＴＱ１の後からオフ状態に切替わるＩＧＢＴＱ２のターンオフ損失Ｅｏｆｆを低く抑えることができるので、電力用半導体装置のスイッチング損失をさらに低減することができる。なお、飽和電圧（定常損失）が大きいほどスイッチング速度は速く（スイッチング時間が短く）なる。
【０１２３】
このような仕様の変更は、コレクタ層のドーピングプロファイル（不純物濃度や不純物の注入の深さ）を制御したり、ドリフト層のキャリアのライフタイムを制御したりすることによって実現することができる。コレクタ層の不純物濃度を増加させた場合は、飽和電圧ＶＣＥ（ｓａｔ）特性（すなわち、定常損失）が小さく、かつ、ターンオフ損失Ｅｏｆｆが増大するような仕様の素子を作製することができる。電子線注入などによってドリフト層のキャリアのライフタイムを短くすれば、飽和電圧ＶＣＥ（ｓａｔ）特性（すなわち、定常損失）が大きく、かつ、ターンオフ損失Ｅｏｆｆが減少するような仕様の素子を作製することができる。
【０１２４】
＜実施の形態１３＞
上記の実施の形態１〜１２による電力用半導体装置において、ＩＧＢＴＱ２の閾値電圧をＩＧＢＴＱ１の閾値電圧よりも小さくなるようにＩＧＢＴＱ１，Ｑ２を選定してもよい。このような仕様のＩＧＢＴＱ１，Ｑ２を選定することによって、ターンオフ時には、より確実にＩＧＢＴＱ１をＩＧＢＴＱ２より先にオフ状態に切替えることができる。さらに、ＩＧＢＴの閾値電圧を調整することによって次のような変形も可能である。
【０１２５】
図３２は、この発明の実施の形態１３の変形例による電力用半導体装置２１１の構成図である。図３２の電力用半導体装置２１１は、高電圧ノードＨＶと接地ノードＧＮＤとの間に並列に接続されたＩＧＢＴＱ１，Ｑ２と、駆動回路１１１ａ，１１１ｂからなる駆動制御部１１１とを含む。駆動回路１１１ａ，１１１ｂは、駆動信号ＤＳを増幅して、すなわち駆動信号ＤＳと同じ論理レベルの信号をＩＧＢＴＱ１，Ｑ２のゲートにそれぞれ供給する。
【０１２６】
図３２に示す変形例においても、ＩＧＢＴＱ２の閾値電圧がＩＧＢＴＱ１の閾値電圧よりも小さくなるようにＩＧＢＴＱ１，Ｑ２が選定される。これによって、ターンオン時にはＩＧＢＴＱ２が先にオン状態に切替わり、ターンオフ時にはＩＧＢＴＱ２が後からオフ状態に切替わる。ＩＧＢＴＱ２の仕様を、ＩＧＢＴＱ１の仕様に比べて飽和電圧ＶＣＥ（ｓａｔ）が高くかつターンオフ損失Ｅｏｆｆが低いものにすれば、電力用半導体装置２１１のスイッチング損失を低く抑えることができる。
【０１２７】
＜実施の形態１４＞
図３３は、実施の形態２，９，１０による電力用半導体装置２０１，２０８，２０９において、駆動制御部１０１，１０８，１０９によるＩＧＢＴＱ１，Ｑ２のスイッチング制御方法の変形例について説明するための図である。図３３には、駆動制御部１０１，１０８，１０９にそれぞれ設けられた集積回路５，５ｄ，５ｅから出力される制御信号のタイミング図が示される。以下では図１７に示された集積回路５を代表として説明するが、集積回路５ｄ，５ｅについても同様である。
【０１２８】
図１７、図３３を参照して、時刻ｔ１で、集積回路５は、駆動信号ＤＳがＨレベルに切替わるのに応答して、出力端子ＯＵＴ１，ＯＵＴ３からそれぞれ出力する制御信号をＨレベルに切替えるとともに、出力端子ＯＵＴ２，ＯＵＴ４からそれぞれ出力する制御信号をＬレベルに切替える。これによって、トランジスタＱ１１，Ｑ３３がオン状態に切替わり、トランジスタＱ２２，Ｑ４４がオフ状態に切替わる。この結果、ＩＧＢＴＱ１，Ｑ２が同時にオン状態に切替わる。
【０１２９】
時刻ｔ２で、集積回路５は、駆動信号ＤＳがＬレベルに切替わるのに応答して、出力端子ＯＵＴ１から出力する制御信号をＬレベルに切替えるとともに、出力端子ＯＵＴ２から出力する制御信号をＨレベルに切替える。これによって、トランジスタＱ１１がオフ状態に切替わり、トランジスタＱ２２がオン状態に切替わる。この結果、ＩＧＢＴＱ１がオフ状態に切替わる。
【０１３０】
時刻ｔ２から所定の時間だけ遅れた時刻ｔ３に、集積回路５は、出力端子ＯＵＴ３から出力する制御信号をＬレベルに切替えるとともに、出力端子ＯＵＴ４から出力する制御信号をＨレベルに切替える。これによって、トランジスタＱ３３がオフ状態に切替わり、トランジスタＱ４４がオン状態に切替わる。この結果、ＩＧＢＴＱ１に遅れてＩＧＢＴＱ２がオフ状態に切替わる。
【０１３１】
時刻ｔ４で、集積回路５は、駆動信号ＤＳが再びＨレベルに切替わるのに応答して、出力端子ＯＵＴ１，ＯＵＴ３からそれぞれ出力する制御信号をＨレベルに切替えるとともに、出力端子ＯＵＴ２，ＯＵＴ４からそれぞれ出力する制御信号をＬレベルに切替える。これによって、トランジスタＱ１１，Ｑ３３がオン状態に切替わり、トランジスタＱ２２，Ｑ４４がオフ状態に切替わる。この結果、ＩＧＢＴＱ１，Ｑ２が同時にオン状態に切替わる。
【０１３２】
時刻ｔ５で、集積回路５は、駆動信号ＤＳがＬレベルに切替わるのに応答して、出力端子ＯＵＴ３から出力する制御信号をＬレベルに切替えるとともに、出力端子ＯＵＴ４から出力する制御信号をＨレベルに切替える。これによって、トランジスタＱ３３がオフ状態に切替わり、トランジスタＱ４４がオン状態に切替わる。この結果、ＩＧＢＴＱ２がオフ状態に切替わる。
【０１３３】
時刻ｔ５から所定の時間だけ遅れた時刻ｔ６に、集積回路５は、出力端子ＯＵＴ１から出力する制御信号をＬレベルに切替えるとともに、出力端子ＯＵＴ２から出力する制御信号をＨレベルに切替える。これによって、トランジスタＱ１１がオフ状態に切替わり、トランジスタＱ２２がオン状態に切替わる。この結果、ＩＧＢＴＱ２に遅れてＩＧＢＴＱ１がオフ状態に切替わる。以下、時刻ｔ７以降、上記のタイミング制御が繰り返される。
【０１３４】
上記の駆動制御部１０１，１０８，１０９によるＩＧＢＴＱ１，Ｑ２のスイッチングの制御方法によれば、ＩＧＢＴＱ１，Ｑ２は交互に遅れてオフ状態に切替わる。ＩＧＢＴＱ２よりも遅れてＩＧＢＴＱ１がオフ状態に切替わった場合には、ターンオフ損失Ｅｏｆｆの大部分はＩＧＢＴＱ１によって負担される。逆に、ＩＧＢＴＱ１よりも遅れてＩＧＢＴＱ２がオフ状態に切替わった場合には、ターンオフ損失Ｅｏｆｆの大部分はＩＧＢＴＱ２によって負担される。このようにターンオフ損失Ｅｏｆｆを両方のＩＧＢＴＱ１，Ｑ２で負担できるので、ＩＧＢＴＱ１，Ｑ２の長寿命化が期待できる。同一の仕様（飽和電圧ＶＣＥ（ｓａｔ）など）をもつＩＧＢＴＱ１，Ｑ２の場合に特に効果的である。
【０１３５】
＜実施の形態１５＞
図３４は、実施の形態５，１１による電力用半導体装置２０４，２１０において、駆動制御部１０４，１１０によるＩＧＢＴＱ１，Ｑ２のスイッチング制御方法の変形例について説明するための図である。図３４には、駆動制御部１０４，１１０にそれぞれ設けられた集積回路５ｂ，５ｇから出力される制御信号のタイミング図が示される。以下では図２２に示された集積回路５ｂを代表として説明するが、集積回路５ｇについても同様である。
【０１３６】
図２２、図３４を参照して、時刻ｔ１で、集積回路５ｂは、駆動信号ＤＳがＨレベルに切替わるのに応答して、出力端子ＯＵＴ１から出力する制御信号をＨレベルに切替えるとともに、出力端子ＯＵＴ２，ＯＵＴ４からそれぞれ出力する制御信号をＬレベルに切替える。これによって、トランジスタＱ１１がオン状態に切替わり、トランジスタＱ２２，Ｑ４４がオフ状態に切替わる。この結果、ＩＧＢＴＱ１，Ｑ２が同時にオン状態に切替わる。
【０１３７】
時刻ｔ２で、集積回路５ｂは、駆動信号ＤＳがＬレベルに切替わるのに応答して、出力端子ＯＵＴ１から出力する制御信号をＬレベルに切替えるとともに、出力端子ＯＵＴ２から出力する制御信号をＨレベルに切替える。これによって、トランジスタＱ１１がオフ状態に切替わり、トランジスタＱ２２がオン状態に切替わる。この結果、ＩＧＢＴＱ１がオフ状態に切替わる。
【０１３８】
時刻ｔ２から所定の時間だけ遅れた時刻ｔ３に、集積回路５ｂは、出力端子ＯＵＴ４から出力する制御信号をＨレベルに切替える。これによって、トランジスタＱ４４がオン状態に切替わる。この結果、ＩＧＢＴＱ１に遅れてＩＧＢＴＱ２がオフ状態に切替わる。
【０１３９】
時刻ｔ４で、集積回路５ｂは、駆動信号ＤＳが再びＨレベルに切替わるのに応答して、出力端子ＯＵＴ１から出力する制御信号をＨレベルに切替えるとともに、出力端子ＯＵＴ２，ＯＵＴ４からそれぞれ出力する制御信号をＬレベルに切替える。これによって、トランジスタＱ１１がオン状態に切替わり、トランジスタＱ２２，Ｑ４４がオフ状態に切替わる。この結果、ＩＧＢＴＱ１，Ｑ２が同時にオン状態に切替わる。
【０１４０】
時刻ｔ５で、集積回路５ｂは、駆動信号ＤＳがＬレベルに切替わるのに応答して、出力端子ＯＵＴ４から出力する制御信号をＨレベルに切替える。これによって、トランジスタＱ４４がオン状態に切替わるので、ＩＧＢＴＱ２がオフ状態に切替わる。
【０１４１】
時刻ｔ５から所定の時間だけ遅れた時刻ｔ６に、集積回路５ｂは、出力端子ＯＵＴ１から出力する制御信号をＬレベルに切替えるとともに、出力端子ＯＵＴ２から出力する制御信号をＨレベルに切替える。これによって、トランジスタＱ１１がオフ状態に切替わり、トランジスタＱ２２がオン状態に切替わる。この結果、ＩＧＢＴＱ２に遅れてＩＧＢＴＱ１がオフ状態に切替わる。以下、時刻ｔ７以降、上記のタイミング制御が繰り返される。
【０１４２】
上記の駆動制御部１０４，１１０によるＩＧＢＴＱ１，Ｑ２のスイッチングの制御方法によれば、ＩＧＢＴＱ１，Ｑ２は交互に遅れてオフ状態に切替わる。ＩＧＢＴＱ２よりも遅れてＩＧＢＴＱ１がオフ状態に切替わった場合には、ターンオフ損失Ｅｏｆｆの大部分はＩＧＢＴＱ１によって負担される。逆に、ＩＧＢＴＱ１よりも遅れてＩＧＢＴＱ２がオフ状態に切替わった場合には、ターンオフ損失Ｅｏｆｆの大部分はＩＧＢＴＱ２によって負担される。このようにターンオフ損失Ｅｏｆｆを両方のＩＧＢＴＱ１，Ｑ２で負担できるので、ＩＧＢＴＱ１，Ｑ２の長寿命化が期待できる。同一の仕様（飽和電圧ＶＣＥ（ｓａｔ）など）をもつＩＧＢＴＱ１，Ｑ２の場合に特に効果的である。
【０１４３】
＜実施の形態１６＞
図３５は、実施の形態２，９，１０による電力用半導体装置２０１，２０８，２０９において、駆動制御部１０１，１０８，１０９によるＩＧＢＴＱ１，Ｑ２のスイッチング制御方法の他の変形例について説明するための図である。図３５には、駆動制御部１０１，１０８，１０９にそれぞれ設けられた集積回路５，５ｄ，５ｅから出力される制御信号のタイミング図が示される。以下では図１７に示された集積回路５を代表として説明するが、集積回路５ｄ，５ｅについても同様である。
【０１４４】
図１７、図３５を参照して、時刻ｔ１で、集積回路５は、駆動信号ＤＳがＨレベルに切替わるのに応答して、出力端子ＯＵＴ１から出力する制御信号をＨレベルに切替えるとともに、出力端子ＯＵＴ２から出力する制御信号をＬレベルに切替える。これによって、トランジスタＱ１１がオン状態に切替わり、トランジスタＱ２２がオフ状態に切替わる。この結果、ＩＧＢＴＱ１がオン状態に切替わる。
【０１４５】
時刻ｔ１から所定の時間だけ遅れた時刻ｔ２で、集積回路５は、出力端子ＯＵＴ３から出力する制御信号をＨレベルに切替えるとともに、出力端子ＯＵＴ４から出力する制御信号をＬレベルに切替える。これによって、トランジスタＱ３３がオン状態に切替わり、トランジスタＱ４４がオフ状態に切替わる。この結果、ＩＧＢＴＱ１に遅れてＩＧＢＴＱ２がオン状態に切替わる。
【０１４６】
時刻ｔ３で、集積回路５は、駆動信号ＤＳがＬレベルに切替わるのに応答して、出力端子ＯＵＴ１から出力する制御信号をＬレベルに切替えるとともに、出力端子ＯＵＴ２から出力する制御信号をＨレベルに切替える。これによって、トランジスタＱ１１がオフ状態に切替わり、トランジスタＱ２２がオン状態に切替わる。この結果、ＩＧＢＴＱ１がオフ状態に切替わる。
【０１４７】
時刻ｔ３から所定の時間だけ遅れた時刻ｔ４に、集積回路５は、出力端子ＯＵＴ３から出力する制御信号をＬレベルに切替えるとともに、出力端子ＯＵＴ４から出力する制御信号をＨレベルに切替える。これによって、トランジスタＱ３３がオフ状態に切替わり、トランジスタＱ４４がオン状態に切替わる。この結果、ＩＧＢＴＱ１に遅れてＩＧＢＴＱ２がオフ状態に切替わる。
【０１４８】
時刻ｔ５で、集積回路５は、駆動信号ＤＳが再びＨレベルに切替わるのに応答して、出力端子ＯＵＴ３から出力する制御信号をＨレベルに切替えるとともに、出力端子ＯＵＴ４から出力する制御信号をＬレベルに切替える。これによって、トランジスタＱ３３がオン状態に切替わり、トランジスタＱ４４がオフ状態に切替わる。この結果、ＩＧＢＴＱ２がオン状態に切替わる。
【０１４９】
時刻ｔ５から所定の時間だけ遅れた時刻ｔ６に、集積回路５は、出力端子ＯＵＴ１から出力する制御信号をＨレベルに切替えるとともに、出力端子ＯＵＴ２から出力する制御信号をＬレベルに切替える。これによって、トランジスタＱ１１がオン状態に切替わり、トランジスタＱ２２がオフ状態に切替わる。この結果、ＩＧＢＴＱ２に遅れてＩＧＢＴＱ１がオン状態に切替わる。
【０１５０】
時刻ｔ７で、集積回路５は、駆動信号ＤＳがＬレベルに切替わるのに応答して、出力端子ＯＵＴ３から出力する制御信号をＬレベルに切替えるとともに、出力端子ＯＵＴ４から出力する制御信号をＨレベルに切替える。これによって、トランジスタＱ３３がオフ状態に切替わり、トランジスタＱ４４がオン状態に切替わる。この結果、ＩＧＢＴＱ２がオフ状態に切替わる。
【０１５１】
時刻ｔ７から所定の時間だけ遅れた時刻ｔ８に、集積回路５は、出力端子ＯＵＴ１から出力する制御信号をＬレベルに切替えるとともに、出力端子ＯＵＴ２から出力する制御信号をＨレベルに切替える。これによって、トランジスタＱ１１がオフ状態に切替わり、トランジスタＱ２２がオン状態に切替わる。この結果、ＩＧＢＴＱ２に遅れてＩＧＢＴＱ１がオフ状態に切替わる。以下、時刻ｔ９以降、上記のタイミング制御が繰り返される。
【０１５２】
上記の駆動制御部１０１，１０８，１０９によるＩＧＢＴＱ１，Ｑ２のスイッチングの制御方法によれば、ＩＧＢＴＱ１，Ｑ２は交互に遅れてオン状態に切替わり、交互に遅れてオフ状態に切替わる。したがって、最初にＩＧＢＴＱ１がターンオン損失を負担し、次にＩＧＢＴＱ２がターンオフ損失Ｅｏｆｆを負担し、次にＩＧＢＴＱ２がターンオン損失Ｅｏｎを負担し、次にＩＧＢＴＱ１がターンオフ損失Ｅｏｆｆを負担する。このようにターンオン損失Ｅｏｎおよびターンオフ損失Ｅｏｆｆを両方のＩＧＢＴＱ１，Ｑ２で交互に負担するので、ＩＧＢＴＱ１，Ｑ２の長寿命化が期待できる。同一の仕様（飽和電圧ＶＣＥ（ｓａｔ）など）をもつＩＧＢＴＱ１，Ｑ２の場合に特に効果的である。
【０１５３】
＜実施の形態１７＞
上記の実施の形態１〜１６の電力用半導体装置では、並列接続された２個の電力用半導体素子Ｑ１，Ｑ２が高電圧ノードＨＶと接地ノードＧＮＤとの間に設けられる例を示した。高電圧ノードＨＶと接地ノードＧＮＤの間に並列接続された電力用半導体素子を２個以上設けて、少なくとも１個以上の電力用半導体素子が遅延して動作するように構成しても、上記と同様の効果を得ることができる。
【０１５４】
＜実施の形態１８＞
上記の実施の形態１〜１７による電力用半導体装置において、ＩＧＢＴＱ１にはＩＧＢＴや通常のバイポーラトランジスタのようなバイポーラ素子を設け、ＩＧＢＴＱ２に代えてたとえばＳｉＣで形成されたパワーＭＯＳトランジスタのようなユニポーラ素子を設けてもよい。ＩＧＢＴＱ１の後からオフ状態に切替わるＩＧＢＴＱ２にユニポーラ素子のようなスイッチング速度の速い半導体素子を設けることによってターンオフ損失Ｅｏｆｆを低く抑えることができるので、電力用半導体装置のスイッチング損失をさらに低減することができる。
【０１５５】
＜実施の形態１９＞
図３６は、この発明の実施の形態１９による電力用半導体装置２１２の構成を示す回路図である。図３６の電力用半導体装置２１２は、ＩＧＢＴＱ１，Ｑ２と、図２７で説明したＩＧＢＴＱ１，Ｑ２を流れる全電流Ｉｔを検出するための電流検出センサ９９と、駆動制御部１１２とを含む。駆動制御部１１２は、電流検出センサ９９の出力に応じてＩＧＢＴＱ１，Ｑ２のスイッチングのタイミングが変化するように、図２５で説明した駆動制御部１０６を変形したものである。以下、具体的に説明する。
【０１５６】
図３６を参照して、駆動制御部１１２は、駆動信号ＤＳが入力される入力ノード８と、インバータ５０と、駆動用電源Ｖ１と、抵抗素子Ｒ１４，Ｒ１５，Ｒ２３，Ｒ２４と、ＩＧＢＴＱ１，Ｑ２を駆動するためのＮ型ＭＯＳトランジスタＱ１１，Ｑ２２，Ｑ３３，Ｑ４４と、遅延回路ＤＬＹ５〜ＤＬＹ８と、比較器６０とを含む。
【０１５７】
インバータ５０は、入力ノード８に入力される駆動信号ＤＳの論理レベルを反転する。
トランジスタＱ１１，Ｑ３３のドレインは、駆動用電源Ｖ１から駆動電圧が供給される電源ノード９に接続される。トランジスタＱ２２，Ｑ４４のソースは接地ノードＧＮＤに接続される。
【０１５８】
抵抗素子Ｒ１４，Ｒ２３の一端はＩＧＢＴＱ１のゲートに接続され、抵抗素子Ｒ１５，Ｒ２４の一端はＩＧＢＴＱ２のゲートに接続される。抵抗素子Ｒ１４の他端はトランジスタＱ１１のソースに接続され、抵抗素子Ｒ１５の他端はトランジスタＱ３３のソースに接続される。抵抗素子Ｒ２３の他端はトランジスタＱ２２のドレインに接続され、抵抗素子Ｒ２４の他端はトランジスタＱ４４のドレインに接続される。
【０１５９】
比較器６０は、電流検出センサ９９の出力が、図４で説明した閾値Ｉｔｈ２に対応する参照電圧Ｖ２を超えるか否かを判定する。比較器６０は、電流検出センサ９９の出力が参照電圧Ｖ２を超えた場合にＨレベルの信号を出力し、参照電圧Ｖ２以下の場合にＬレベルの信号を出力する。
【０１６０】
遅延回路ＤＬＹ５は、抵抗素子Ｒ５１と、コンデンサＣ５２とを含む。抵抗素子Ｒ５１は、入力ノード８とトランジスタＱ１１のゲートとの間に接続される。コンデンサＣ５２は、トランジスタＱ１１のゲートと接地ノードＧＮＤとの間に接続される。
【０１６１】
遅延回路ＤＬＹ６は、抵抗素子Ｒ３７と、コンデンサＣ３６と、ＮＭＯＳトランジスタＱ５５とを含む。ここで、ＮＭＯＳトランジスタＱ５５は、いわゆる縦型構造であり、ソースからドレインの方向が順方向となる寄生ダイオードＤ３８Ａが存在する。抵抗素子Ｒ３７は、入力ノード８とトランジスタＱ３３のゲートとの間に接続される。コンデンサＣ３６は、トランジスタＱ３３のゲートと接地ノードＧＮＤとの間に接続される。トランジスタＱ５５は、抵抗素子Ｒ３７と並列接続となるように、そのソースが入力ノード８と接続され、そのドレインがトランジスタＱ３３のゲートと接続される。トランジスタＱ５５は、そのゲート電極に比較器６０の出力を受けることによって、電流検出センサ９９の出力が参照電圧Ｖ２以下のときにオフ状態になり、参照電圧Ｖ２を超えたときにオン状態になる。
【０１６２】
遅延回路ＤＬＹ７は、抵抗素子Ｒ６１と、コンデンサＣ６２とを含む。抵抗素子Ｒ６１は、インバータ５０の出力ノードとトランジスタＱ２２のゲートとの間に接続される。コンデンサＣ６２は、トランジスタＱ２２のゲートと接地ノードＧＮＤとの間に接続される。
【０１６３】
遅延回路ＤＬＹ８は、抵抗素子Ｒ４７と、コンデンサＣ４６と、ＮＭＯＳトランジスタＱ６６とを含む。ここで、ＮＭＯＳトランジスタＱ６６は、いわゆる縦型構造であり、ソースからドレインの方向が順方向となる寄生ダイオードＤ４８Ａが存在する。抵抗素子Ｒ４７は、インバータ５０の出力ノードとトランジスタＱ４４のゲートとの間に接続される。コンデンサＣ４６は、トランジスタＱ４４のゲートと接地ノードＧＮＤとの間に接続される。トランジスタＱ６６は、抵抗素子Ｒ４７と並列接続となるように、そのドレインがインバータ５０の出力ノードと接続され、そのソースがトランジスタＱ４４のゲートと接続される。トランジスタＱ６６は、そのゲート電極に比較器６０の出力を受けることによって、電流検出センサ９９の出力が参照電圧Ｖ２以下のときにオフ状態になり、参照電圧Ｖ２を超えたときにオン状態になる。
【０１６４】
ＩＧＢＴＱ１，Ｑ２のターンオンの開始時間を同じにするために、コンデンサＣ３６の容量値とコンデンサＣ５２の容量値とは同じ値になるようにする。さらに、抵抗素子Ｒ５１の抵抗値は、トランジスタＱ５５のオン抵抗に等しく設定する。抵抗素子Ｒ３７の抵抗値は、抵抗素子Ｒ５１の抵抗値よりも大きな値にする。ＩＧＢＴのターンオフの開始時間を同じにするために、コンデンサＣ４６の容量値とコンデンサＣ６２の容量値とは同じ値になるようにする。さらに、抵抗素子Ｒ６１の抵抗値は、トランジスタＱ６６のオン抵抗に等しく設定する。抵抗素子Ｒ４７の抵抗値は、抵抗素子Ｒ６１の抵抗値よりも大きな値にする。
【０１６５】
図３７は、図３６の電流検出センサ９９の出力波形の一例を示す図である。図３７（Ａ），（Ｂ）には、駆動信号ＤＳがＬレベルからＨレベルへ切替わるのに応じて、ＩＧＢＴＱ１，Ｑ２がオフ状態からオン状態に切替わり、その後、駆動信号ＤＳがＬレベルに戻るのに応じて、ＩＧＢＴＱ１，Ｑ２がオフ状態に戻るまでの波形が示される。図３７（Ａ）は、電流検出センサ９９の出力が、閾値Ｉｔｈ２に対応する参照電圧Ｖ２を超えない場合を示し、図３７（Ｂ）は、電流検出センサ９９の出力が、閾値Ｉｔｈ２に対応する参照電圧Ｖ２を超える場合を示す。
【０１６６】
まず、図３７（Ａ）の場合について説明する。この場合、トランジスタＱ５５，Ｑ６６は常時オフ状態である。駆動信号ＤＳがＬレベルからＨレベルに切替わると、トランジスタＱ１１は、抵抗素子Ｒ５１の抵抗値およびコンデンサＣ５２の容量値に応じて決まる遅延時間（以下、遅延時間ＤＴ１とする）でオフ状態からオン状態に切替わる。寄生ダイオードＤ３８Ａのオン抵抗は、トランジスタＱ５５のオン抵抗と同等とすると、トランジスタＱ３３も遅延時間ＤＴ１でオフ状態からオン状態に切替わる。さらに、トランジスタＱ２２は、抵抗素子Ｒ６２の抵抗値およびコンデンサＣ６２の容量値に応じて決まる遅延時間（以下、遅延時間ＤＴ２とする）でオン状態からオフ状態に切替わる。寄生ダイオードＤ４８Ａのオン抵抗は、トランジスタＱ６６のオン抵抗と同等とすると、トランジスタＱ４４も遅延時間ＤＴ２でオン状態からオフ状態に切替わる。以上のトランジスタＱ１１，Ｑ２２，Ｑ３３，Ｑ４４の切替わりによって、ＩＧＢＴＱ１，Ｑ２が同時にオン状態になる。
【０１６７】
図３７（Ａ）において、駆動信号ＤＳがＨレベルからＬレベルに切替わると、トランジスタＱ１１は、遅延時間ＤＴ１でオン状態からオフ状態に切替わる。トランジスタＱ３３は、抵抗素子Ｒ３７の抵抗値およびコンデンサＣ３６の容量値に応じた遅延時間（以下、遅延時間ＤＴ３とする、ＤＴ３＞ＤＴ１である）でオン状態からオフ状態に切替わる。さらに、トランジスタＱ２２は、遅延時間ＤＴ２でオフ状態からオン状態に切替わる。トランジスタＱ４４は、抵抗素子Ｒ４７の抵抗値およびコンデンサＣ４６の容量値に応じた遅延時間（以下、遅延時間ＤＴ４とする、ＤＴ４＞ＤＴ２である）でオフ状態からオン状態に切替わる。以上のトランジスタＱ１１，Ｑ２２，Ｑ３３，Ｑ４４の切替わりによって、ＩＧＢＴＱ１が先にオフ状態になった後に、ＩＧＢＴＱ２がオフ状態になる。
【０１６８】
次に、図３７（Ｂ）の場合について説明する。この場合、駆動信号ＤＳがＬレベルからＨレベルに切替わるときには、トランジスタＱ５５，Ｑ６６はオフ状態である。したがって、トランジスタＱ１１およびＱ３３は、遅延時間ＤＴ１でオフ状態からオン状態に切替わる。さらに、トランジスタＱ２２およびＱ４４は、遅延時間ＤＴ２でオン状態からオフ状態に切替わる。以上のトランジスタＱ１１，Ｑ２２，Ｑ３３，Ｑ４４の切替わりによって、ＩＧＢＴＱ１，Ｑ２が同時にオン状態になる。
【０１６９】
図３７（Ｂ）において、駆動信号ＤＳがＨレベルの間に、電流検出センサ９９の出力電圧が参照電圧Ｖ２を超え、トランジスタＱ５５，Ｑ６６がオン状態になる。この状態で、駆動信号ＤＳがＨレベルからＬレベルに切替わると、トランジスタＱ１１は、遅延時間ＤＴ１でオン状態からオフ状態に切替わる。トランジスタＱ３３は、トランジスタＱ５５のオン抵抗およびコンデンサＣ３６の容量値に応じて決まる遅延時間、すなわち、遅延時間ＤＴ１でオン状態からオフ状態に切替わる。さらに、トランジスタＱ２２は、遅延時間ＤＴ２でオフ状態からオン状態に切替わる。トランジスタＱ４４は、トランジスタＱ６６のオン抵抗およびコンデンサＣ４６の容量値に応じた遅延時間、すなわち、遅延時間ＤＴ２でオフ状態からオン状態に切替わる。以上のトランジスタＱ１１，Ｑ２２，Ｑ３３，Ｑ４４の切替わりによって、ＩＧＢＴＱ１，Ｑ２は同時にオフ状態になる。
【０１７０】
以上のとおり、実施の形態１９による駆動制御部１１２によれば、ＩＧＢＴＱ１，Ｑ２を流れる全電流Ｉｔが閾値Ｉｔｈ２以下の場合には、実施の形態１で説明した図２（Ｂ）と同じ制御動作が実現でき、全電流Ｉｔが閾値Ｉｔｈ２を超える場合には、図２（Ｃ）と同じ制御動作が実現できる。
【０１７１】
＜実施の形態２０＞
図３８は、この発明の実施の形態２０による電力用半導体装置２１３の構成を示す回路図である。図３８の駆動制御部１１３に設けられた遅延回路ＤＬＹ９は、ダイオードＤ３９をさらに含む点で図３６の遅延回路ＤＬＹ６と異なる。ダイオードＤ３９のカソードはトランジスタＱ５５のドレインに接続され、ダイオードＤ３９のアノードはトランジスタＱ３３のゲートに接続される。駆動制御部１１３に設けられた遅延回路ＤＬＹ１０は、ダイオードＤ４９をさらに含む点で図３６の遅延回路ＤＬＹ８と異なる。ダイオードＤ４９のカソードはトランジスタＱ６６のドレインに接続され、ダイオードＤ４９のアノードはインバータ５０の出力ノードに接続される。図３８のその他の点は図３６と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【０１７２】
図３８の駆動制御部１１３によれば、駆動信号ＤＳがＬレベルからＨレベルに切替わる場合（この時点では、電流検出センサ９９の出力電圧は参照電圧Ｖ２以下である）、トランジスタＱ１１は遅延時間ＤＴ１でオフ状態からオン状態に切替わるのに対して、トランジスタＱ３３は遅延時間ＤＴ３（ＤＴ３＞ＤＴ１）でオフ状態からオン状態に切替わる。さらに、この場合、トランジスタＱ２２は遅延時間ＤＴ２でオン状態からオフ状態に切替わるのに対して、トランジスタＱ４４は遅延時間ＤＴ４（ＤＴ４＞ＤＴ２）でオン状態からオフ状態に切替わる。以上のトランジスタＱ１１，Ｑ２２，Ｑ３３，Ｑ４４の切替わりによって、ＩＧＢＴＱ１が先にオン状態になった後に、ＩＧＢＴＱ２がオン状態になる。
【０１７３】
駆動信号ＤＳがＨレベルからＬレベルに切替わる場合、トランジスタＱ１１，Ｑ２２，Ｑ３３，Ｑ４４の切替わりのタイミングは図３６の場合と同じである。すなわち、電流検出センサ９９の出力電圧が参照電圧Ｖ２以下の場合には、ＩＧＢＴＱ１が先にオフ状態になった後に、ＩＧＢＴＱ２がオフ状態になる。電流検出センサ９９の出力電圧が参照電圧Ｖ２を超える場合には、ＩＧＢＴＱ１，Ｑ２は同時にオフ状態になる。
【０１７４】
＜実施の形態２１＞
図３９は、この発明の実施の形態２１による電力用半導体装置２１４の構成を示す回路図である。
【０１７５】
図３９の電力用半導体装置２１４は、図３６の電力用半導体装置２１２を変形したものである。すなわち、電力用半導体装置２１４は、図３６のＩＧＢＴＱ１，Ｑ２に代えてセンス端子付きのＩＧＢＴＱ１ａ，Ｑ２ａを含む点で電力用半導体装置２１２と異なる。センス端子には、ＩＧＢＴのエミッタ端子に流れる主電流の一部が分流して流れる。さらに、電力用半導体装置２１４は、図３６の電流検出センサ９９に代えてシャント抵抗Ｒ２５，Ｒ２６を含む点で電力用半導体装置２１２と異なる。シャント抵抗Ｒ２５はＩＧＢＴＱ１ａのセンス端子と接地ノードＧＮＤとの間に接続され、シャント抵抗Ｒ２６はＩＧＢＴＱ２ａのセンス端子と接地ノードＧＮＤとの間に接続される。シャント抵抗Ｒ２５，Ｒ２６は、図３６の電流検出センサ９９と同様に、ＩＧＢＴＱ１ａ，Ｑ２ａにそれぞれ流れる主電流Ｉ１，Ｉ２をモニタする電流検出センサ９９ａとして機能する。
【０１７６】
さらに、図３９の駆動制御部１１４は、比較器６０に代えて論理回路６０ａを含む点で図３６の駆動制御部１１２と異なる。論理回路６０ａは、比較器６１，６２とＯＲ回路６３とを含む。
【０１７７】
比較器６１は、シャント抵抗Ｒ２５の両端の電圧が、図４で説明した閾値Ｉｔｈ２に対応する参照電圧Ｖ３を超えるか否かを判定する。比較器６１は、シャント抵抗Ｒ２５の両端の電圧が参照電圧Ｖ３を超えた場合にＨレベルの信号を出力し、参照電圧Ｖ３以下の場合にＬレベルの信号を出力する。同様に、比較器６２は、シャント抵抗Ｒ２６の両端の電圧が、図４で説明した閾値Ｉｔｈ２に対応する参照電圧Ｖ４を超えるか否かを判定する。比較器６２は、シャント抵抗Ｒ２６の両端の電圧が参照電圧Ｖ４を超えた場合にＨレベルの信号を出力し、参照電圧Ｖ４以下の場合にＬレベルの信号を出力する。
【０１７８】
ＯＲ回路６３は、比較器６１，６２の出力の論理和演算結果を、トランジスタＱ５５，Ｑ６６のゲート電極に出力する。したがって、シャント抵抗Ｒ２５の両端の電圧およびシャント抵抗Ｒ２６の両端の電圧のうち少なくとも一方が対応の参照電圧を超えたときに、トランジスタＱ５５，Ｑ６６はオン状態になる。図３９のその他の構成は図３６と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【０１７９】
図３９の駆動制御部１１４の動作は、図３６の駆動制御部１１２の動作と同様である。まず、駆動信号ＤＳがＬレベルからＨレベルに切替わるときについて説明する。この時点では、シャント抵抗Ｒ２５の両端の電圧は参照電圧Ｖ３より小さく、シャント抵抗Ｒ２６の電圧は参照電圧Ｖ４より小さい。したがって、トランジスタＱ１１およびＱ３３は遅延時間ＤＴ１でオフ状態からオン状態に切替わる。さらに、トランジスタＱ２２およびＱ４４は遅延時間ＤＴ２でオン状態からオフ状態に切替わる。以上のトランジスタＱ１１，Ｑ２２，Ｑ３３，Ｑ４４の切替わりによって、ＩＧＢＴＱ１ａ，Ｑ２ａは同時にオン状態になる。
【０１８０】
次に、駆動信号ＤＳがＨレベルからＬレベルに切替わるときについて説明する。このときには、ＩＧＢＴＱ１ａ，Ｑ２ａに流れる電流Ｉ１，Ｉ２の大きさに応じて、ＩＧＢＴＱ１ａ，Ｑ２ａのターンオフのタイミングが異なる。すなわち、シャント抵抗Ｒ２５の両端の電圧が参照電圧Ｖ３より小さく、かつ、シャント抵抗Ｒ２６の電圧が参照電圧Ｖ４より小さい第１の場合には、トランジスタＱ１１は、遅延時間ＤＴ１でオン状態からオフ状態に切替わり、トランジスタＱ３３は、遅延時間ＤＴ３（ＤＴ３＞ＤＴ１）である）でオン状態からオフ状態に切替わる。さらに、トランジスタＱ２２は、遅延時間ＤＴ２でオフ状態からオン状態に切替わり、トランジスタＱ４４は、遅延時間ＤＴ４（ＤＴ４＞ＤＴ２）でオフ状態からオン状態に切替わる。以上のトランジスタＱ１１，Ｑ２２，Ｑ３３，Ｑ４４の切替わりによって、ＩＧＢＴＱ１ａが先にオフ状態になった後に、ＩＧＢＴＱ２ａがオフ状態になる。
【０１８１】
一方、シャント抵抗Ｒ２５の両端の電圧およびシャント抵抗Ｒ２６の両端の電圧の少なくとも一方が対応の参照電圧を超える第２の場合には、トランジスタＱ１１およびＱ３３は遅延時間ＤＴ１でオン状態からオフ状態に切替わる。さらに、トランジスタＱ２２およびＱ４４は遅延時間ＤＴ２でオフ状態からオン状態に切替わる。以上のトランジスタＱ１１，Ｑ２２，Ｑ３３，Ｑ４４の切替わりによって、ＩＧＢＴＱ１ａ，Ｑ２ａは同時にオフ状態になる。
【０１８２】
なお、並列接続された２個のＩＧＢＴのいずれか一方のみをセンス端子付きのＩＧＢＴに変更し、センスＩＧＢＴを流れる電流をシャント抵抗でモニタするような構成でも構わない。シャント抵抗Ｒ２５のみが設けられる場合には、論理回路６０ａは比較器６１のみによって構成される。比較器６１は、シャント抵抗Ｒ２５の両端の電圧が、閾値Ｉｔｈ２に対応する参照電圧Ｖ３を超えたとき、Ｈレベルの電圧をトランジスタＱ５５，Ｑ６６のゲートに出力することによって、これらのトランジスタＱ５５，Ｑ６６をオン状態にする。逆に、シャント抵抗Ｒ２６のみが設けられる場合には、論理回路６０ａは比較器６２のみによって構成される。比較器６２は、シャント抵抗Ｒ２６の両端の電圧が、閾値Ｉｔｈ２に対応する参照電圧Ｖ４を超えたとき、Ｈレベルの電圧をトランジスタＱ５５，Ｑ６６のゲートに出力することによって、これらのトランジスタＱ５５，Ｑ６６をオン状態にする。
【０１８３】
＜実施の形態２２＞
図４０は、この発明の実施の形態２２による電力用半導体装置２１５の構成を示す回路図である。図４０の駆動制御部１１５に設けられた遅延回路ＤＬＹ９は、ダイオードＤ３９をさらに含む点で図３９の遅延回路ＤＬＹ６と異なる。ダイオードＤ３９のカソードはトランジスタＱ５５のドレインに接続され、ダイオードＤ３９のアノードはトランジスタＱ３３のゲートに接続される。駆動制御部１１５に設けられた遅延回路ＤＬＹ１０は、ダイオードＤ４９をさらに含む点で図３９の遅延回路ＤＬＹ８と異なる。ダイオードＤ４９のカソードはトランジスタＱ６６のドレインに接続され、ダイオードＤ４９のアノードはインバータ５０の出力ノードに接続される。図４０のその他の構成は図３９と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【０１８４】
図４０の駆動制御部１１５の動作は、図３８の駆動制御部１１３の動作と同様である。まず、駆動信号ＤＳがＬレベルからＨレベルに切替わるときについて説明する。この時点では、シャント抵抗Ｒ２５の両端の電圧は参照電圧Ｖ３より小さく、シャント抵抗Ｒ２６の両端の電圧は参照電圧Ｖ４より小さい。したがって、トランジスタＱ１１は遅延時間ＤＴ１でオフ状態からオン状態に切替わるのに対して、トランジスタＱ３３は遅延時間ＤＴ３（ＤＴ３＞ＤＴ１）でオフ状態からオン状態に切替わる。さらに、トランジスタＱ２２は遅延時間ＤＴ２でオン状態からオフ状態に切替わるのに対して、トランジスタＱ４４は遅延時間ＤＴ４（ＤＴ４＞ＤＴ２）でオン状態からオフ状態に切替わる。以上のトランジスタＱ１１，Ｑ２２，Ｑ３３，Ｑ４４の切替わりによって、ＩＧＢＴＱ１ａが先にオン状態になった後に、ＩＧＢＴＱ２ａがオン状態になる。
【０１８５】
次に、駆動信号ＤＳがＨレベルからＬレベルに切替わるとき、トランジスタＱ１１，Ｑ２２，Ｑ３３，Ｑ４４の切替わりのタイミング、および、その結果としてのＩＧＢＴＱ１ａ，Ｑ２ａの切替わりのタイミングは図３９の場合と同じである。すなわち、シャント抵抗Ｒ２５の両端の電圧が参照電圧Ｖ３より小さく、かつ、シャント抵抗Ｒ２６の電圧が参照電圧Ｖ４より小さい第１の場合には、ＩＧＢＴＱ１ａが先にオフ状態になった後に、ＩＧＢＴＱ２ａがオフ状態になる。シャント抵抗Ｒ２５の両端の電圧およびシャント抵抗Ｒ２６の両端の電圧のうち少なくとも一方が対応の参照電圧を超える第２の場合には、ＩＧＢＴＱ１ａ，Ｑ２ａは同時にオフ状態になる。
【０１８６】
なお、図４０においても、図３９の場合と同様に、並列接続された２個のＩＧＢＴのいずれか一方のみをセンス端子付きのＩＧＢＴに変更し、センスＩＧＢＴを流れる電流をシャント抵抗でモニタするような構成でも構わない。シャント抵抗Ｒ２５のみが設けられる場合には、論理回路６０ａは比較器６１のみによって構成される。逆に、シャント抵抗Ｒ２６のみが設けられる場合には、論理回路６０ａは比較器６２のみによって構成される。
【０１８７】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１８８】
５，５ａ〜５ｇ  集積回路、８  入力ノード、９  電源ノード、５０  インバータ、６０，６１，６２  比較器、６０ａ  論理回路、６３  ＯＲ回路、９９，９９ａ  電流検出センサ、１００〜１１５  駆動制御部、２００〜２１５  電力用半導体装置、Ｄ１２，Ｄ１３  ダイオード、ＤＬＹ１，ＤＬＹ２，ＤＬＹ３，ＤＬＹ４〜ＤＬＹ１０  遅延回路、ＤＳ  駆動信号、ＧＮＤ  接地ノード、ＨＶ  高電圧ノード、Ｑ１，Ｑ２，Ｑ１ａ，Ｑ２ａ  電力用半導体素子、Ｑ１１，Ｑ２２，Ｑ３３，Ｑ４４  Ｎ型ＭＯＳトランジスタ、Ｒ１４，Ｒ１５，Ｒ２３，Ｒ２４  抵抗素子、Ｒ２５，Ｒ２６  シャント抵抗、Ｖ１  駆動用電源。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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