【事件の表示】
　平成１１年特許願第２３２０３５号「半導体装置のセルフアラインシリサイドの形成方法」拒絶査定不服審判事件〔平成１２年６月２３日出願公開、特開２０００−１７４２７４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１１年８月１８日（パリ条約に基づく優先権主張　１９９８年１２月１日、大韓民国）の特許出願であって、平成１８年１１月１６日付けの拒絶理由通知に対して、平成１９年１月１１日に意見書が提出されるとともに、同日付けで手続補正がなされたが、同年５月１１日付けで拒絶査定がなされた。
　これに対して、同年８月２０日に拒絶査定不服審判が請求されるとともに、同年９月１４日付けで手続補正がなされ、その後、平成２１年１２月１８日付けで審尋がなされ、それに対する回答書は提出されなかった。
　
２．平成１９年９月１４日付けの手続補正の適否について
（１）補正の内容
　平成１９年９月１４日付けの手続補正（以下「本件補正」という。）は、補正前の明細書の特許請求の範囲の請求項６を、補正後の明細書の特許請求の範囲の請求項６と補正するものであり、補正前の請求項１及び６、並びに補正後の請求項６は、各々以下のとおりである
（補正前）
　「【請求項１】 
　半導体基板の上部にゲート層を形成した後、そのゲート層をパターニングする段階と、前記生成物の上部に金属層を形成する段階と、
　前記金属層の上部に第１キャッピング層を形成する段階と、
　前記基板を第１温度で加熱して前記ゲート層の上部に金属シリサイドを形成する段階と、
　未反応の金属層と第１キャッピング層を取り除く段階と、
　前記生成物の上部に第２キャッピング層を形成する段階とを備え、
　前記第２キャッピング層は絶縁体で形成することを特徴とする半導体装置の製造方法。」
　
　「【請求項６】 
　前記第２キャッピング層は導電体で形成することを特徴とする請求項１に記載の半導体装置の製造方法。 」
　
（補正後）
　「【請求項６】 
　半導体基板の上部にゲート層を形成した後、そのゲート層をパターニングする段階と、前記生成物の上部に金属層を形成する段階と、
　前記金属層の上部に第１キャッピング層を形成する段階と、
　前記基板を第１温度で加熱して前記ゲート層の上部に金属シリサイドを形成する段階と、
　未反応の金属層と第１キャッピング層を取り除く段階と、
　前記生成物の上部に第２キャッピング層を形成する段階とを備え、
　前記第２キャッピング層は導電体で形成することを特徴とする半導体装置の製造方法。」
　
（２）新規事項の追加の有無
　補正後の請求項６に記載された事項は、明細書の００３０段落〜００３８段落及び図６〜１０等に記載されているから、本件補正は、願書に最初に添付した明細書又は図面（以下「当初明細書等」という。）を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであることは明らかである。
　したがって、本件補正は、当初明細書等に記載した事項の範囲内においてなされたものであり、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項の規定をいう。以下同じ。）に規定する要件を満たす。
　
（３）補正の目的
　補正前の請求項６は、補正前の請求項１を引用し、「前記第２キャッピング層は導電体で形成する」という構成を付加したものであるが、補正前の請求項１には、「前記第２キャッピング層は絶縁体で形成する」という構成が記載されているから、補正前の請求項６は、その記載内容自体に矛盾を含むものと認められる。
　一方、本願の明細書の００３６段落の「
図９は生成物の上部に導電体、望ましくは、チタンナイトライドをスパッタリング方法により１０Å以上の厚さで蒸着して第２キャッピング層１２０を形成する段階を示す。
上述した本発明の第１実施形態と同様の方法で１次熱処理を行い、
絶縁体、望ましくは、酸化物、ＳｉＮ又はＳｉＯＮの群から選ばれたいずれか一つで第２キャッピング層１２１を形成する。
　そして、本件補正は、矛盾を含み誤りであった補正前の請求項６を、本来の正しい記載である、補正前の請求項１における「前記第２キャッピング層は絶縁体で形成する」という事項を「前記第２キャッピング層は導電体で形成する」という事項に置き換えたものに訂正する補正であるから、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第３号に掲げる誤記の訂正を目的とするものに該当する。
　したがって、本件補正は特許法第１７条の２第４項に規定する要件を満たす。
　
（４）補正の適否についてのまとめ
　以上検討したとおり、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすから、適法になされたものである。
　
３．本願発明
　上において検討したとおり、本件補正は適法になされたものであるから、本願の請求項１〜１１に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜１１に記載されている事項により特定されるとおりのものであり、そのうちの請求項６に係る発明（以下「本願発明」という。）は、請求項６に記載されている事項により特定される以下のとおりのものである。
　「【請求項６】 
　半導体基板の上部にゲート層を形成した後、そのゲート層をパターニングする段階と、前記生成物の上部に金属層を形成する段階と、
　前記金属層の上部に第１キャッピング層を形成する段階と、
　前記基板を第１温度で加熱して前記ゲート層の上部に金属シリサイドを形成する段階と、
　未反応の金属層と第１キャッピング層を取り除く段階と、
　前記生成物の上部に第２キャッピング層を形成する段階とを備え、
　前記第２キャッピング層は導電体で形成することを特徴とする半導体装置の製造方法。」
　
４．引用刊行物に記載された発明
（１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平１０−２２９０５２号公報（以下「引用例」という。）には、図２〜１５とともに以下の記載がある。
ａ．「【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装置の製造技術に関し、特に、高速動作を要求される高集積なシリコン半導体集積回路装置に適用して有効な技術に関するものである。」
　
ｂ．「【００１０】
【発明が解決しようとする課題】このようなコバルトサリサイドのプロセスについて本発明者らが検討した結果、以下に示す２通りのプロセスが効果的であることが判明した。
【００１１】すなわち、（１）コバルト膜の下層に薄いチタン膜を形成し、コバルト／チタンの積層膜構造で熱処理することにより、エピタキシャルなコバルトシリサイドを得る方法、（２）コバルト膜の形成後、第一の熱処理でコバルトモノシリサイドを形成し、選択的に未反応コバルト膜を除去後、第一の熱処理よりさらに高温で第二の熱処理を行い、第一の熱処理で得られたコバルトモノシリサイドよりも低抵抗なコバルトジシリサイドを得る方法、である。
【００１２】このような（１）の方法では、エピタキシャルなコバルトシリサイドが得られるため、また、（２）の方法では、コバルトジシリサイドが得られるため、低抵抗で、耐熱性に優れたシリサイド膜が得られる。
【００１３】しかし、本発明者らは、上記サリサイドプロセスにおいて、いくつかの問題がある点も認識した。
【００１４】すなわち、前記（１）の方法では、エピタキシャル反応を利用するためシリサイド化の反応速度が遅く、高温、長時間の熱処理が必要となる。しかし、高温、長時間の熱処理では、素子分離構造におけるブリッジングやエンクローチメントが発生しやすくなり、その結果、プロセスウィンドウが狭くなるという問題がある。また、チタン膜を介した反応であるため反応系が複雑となり、制御性が乏しくなるという不具合がある。さらに、コバルトシリサイド中にチタンが混入し、そのため、コバルトシリサイドの抵抗が高くなるという問題もある。
【００１５】また、前記（２）の方法では、シリサイドが露出した状態で第二の熱処理を行なうため、熱処理時に表面が窒化、あるいは酸化され、また、シリサイドを高温で熱処理すると、凝集現象が発生する。これらの影響によリシリサイドの抵抗が高くなるという問題を生じる。
【００１６】本発明の目的は、低温でかつ制御性良く、低抵抗なエピタキシャルシリサイド層を形成することができる技術を提供することにある。
【００１７】本発明の他の目的は、シリサイド表面の窒化、酸化を防止し、シリサイド層の凝集現象を抑制することができる技術を提供することにある。
【００１８】本発明のさらに他の目的は、拡散層抵抗、コンタクト抵抗が十分に低いＭＩＳＦＥＴを有する半導体集積回路装置を提供することにある。」
　
ｃ．「【００５２】
次に、本実施の形態１の半導体集積回路装置の製造方法を、図２〜図１０を用いて説明する。図２〜図１０は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例をその工程順に示し、図２〜図６は要部の断面図、図７〜図１０は（ａ）に平面図、（ｂ）に（ａ）におけるｂ−ｂ断面図を示す
【００５３】まず、ｎ−形の半導体基板１を用意し、薄いシリコン酸化膜１５をその表面に形成した後、シリコン窒化膜１６を堆積し、公知のフォトリソグラフィ技術とエッチング技術を用いてパターニングする。シリコン窒化膜１６のパターニングは、フィールド絶縁膜２が形成される領域を除去するように行う。さらに、シリコン窒化膜１６をマスクにして、たとえばリンまたは砒素等のｎ形不純物を高濃度にイオン注入し、チャネルストッパ４を形成する。また、ｐウェル３が形成される領域にたとえばボロン等ｐ形の不純物をイオン注入し、ｐウェル３を形成する（図２）。
【００５４】次に、半導体基板１を熱処理し、シリコン窒化膜１６で覆われていない領域を選択的に酸化し、フィールド絶縁膜２を形成する（図３）。チャネルストッパ４およびｐウェル３は、この段階で活性化される。
【００５５】
次に、シリコン窒化膜１６およびシリコン酸化膜１５を除去した後、半導体基板１の全面にゲート絶縁膜５となるシリコン酸化膜およびゲート電極６となる多結晶シリコン膜を形成し、その多結晶シリコン膜を公知のフォトリソグラフィ技術とエッチング技術を用いてパターニングし、ゲート電極６を形成する（図４）。シリコン酸化膜はたとえば熱酸化法により、多結晶シリコン膜はたとえばＣＶＤ法により形成することができる
【００５６】次に、フォトレジストおよびゲート電極６をマスクにして、たとえば砒素あるいはリン等のｎ形不純物を低濃度にイオン注入し、ｎ−半導体領域７を形成する（図５）。
【００５７】次に、半導体基板１の全面にシリコン酸化膜を堆積し、公知の異方性エッチングを施して前記シリコン酸化膜をエッチングし、ゲート電極６の側面にサイドウォール９を形成する。さらに、フォトレジスト、ゲート電極６およびサイドウォール９をマスクにして、たとえば砒素あるいはリン等のｎ形不純物を高濃度にイオン注入し、ｎ＋半導体領域８を形成する（図６）。」
　
ｄ．「【００７９】
次に、本実施の形態２の半導体集積回路装置の製造方法を、図１２〜図１５を用いて説明する。図１２〜図１５は、本発明の他の実施の形態である半導体集積回路装置の製造方法の一例をその工程順に示したものであり、（ａ）は平面図、（ｂ）は（ａ）におけるｂ−ｂ断面図を示す
【００８０】
本実施の形態２の半導体集積回路装置の製造方法は、実施の形態１における図６の工程までは、実施の形態１と同様である。したがって、説明を省略し、その後の工程から説明する
【００８１】
ＭＯＳＦＥＴＱｎの形成された半導体基板１の全面にコバルト膜２１（第４金属膜）を堆積し、さらに窒化チタン膜２２（第５金属膜）を堆積する（図１２）。ここで、コバルト膜２１は、ゲート電極６およびｎ
＋
半導体領域８と反応してシリサイド物を形成するものであり、窒化チタン膜２２は後に説明する熱処理においてコバルトの酸化あるいは窒化を防止する作用を有する
【００８２】
コバルト膜２１および窒化チタン膜２２は、公知のスパッタ法を用いて堆積することができ、コバルト膜２１の膜厚を１０〜２０ｎｍ、窒化チタン膜２２の膜厚を１０ｎｍとすることができる
【００８３】
次に、半導体基板１に熱処理（第３の熱処理）を施し、ゲート電極６およびｎ
＋
半導体領域８のシリコンとコバルト膜２１を反応させてコバルトシリサイド２３（第１シリサイド層）を生成し、未反応のコバルト膜２１を除去する（図１３）。第３の熱処理の熱処理条件は、５００℃、１分とすることができる。この段階でのコバルトシリサイド２３は、熱処理温度が低温であり、また短時間であるため、抵抗値の高いコバルトモノシリサイドの状態である。その抵抗率としては７０〜８０μΩ・ｃｍを例示することができる。また、形成されたコバルトシリサイド２３の膜厚は、２５〜４０ｎｍを例示することができる
【００８４】
未反応のコバルト膜２１の除去には、アンモニア加水等を用いた公知のウェットエッチング法を用いることができ、この際、コバルトシリサイド２３に形成された表面の窒化層あるいは酸化層も同時に除去することができる。窒化チタン膜２２の存在によりコバルトシリサイド２３の表面の窒化層あるいは酸化層の形成が抑制されるものの、僅かながら窒化あるいは酸化されることは避けられず、このような窒化層あるいは酸化層を除去することは、この後の工程において窒素あるいは酸素が不純物として混入し、シリサイド層の抵抗値を低下させる要因となることは本発明者らの検討の結果判明している。したがって、本工程で窒化層あるいは酸化層をウェットエッチングにより除去することは、半導体集積回路装置の高性能化に有効であるといえる
【００８５】
次に、半導体基板１の全面に窒化チタン膜２４を堆積する（図１４）。窒化チタン膜２４は、公知のスパッタ法で堆積することができ、その膜厚は１０ｎｍとすることができる
【００８６】
次に、半導体基板１に前工程の熱処理よりも高温の熱処理（第４の熱処理）を施し、コバルトモノシリサイドからなるコバルトシリサイド２３をコバルトジシリサイドに変化させ、低抵抗層２０を形成する。さらに、窒化チタン膜２４を除去する（図１５）
【００８７】前記第４の熱処理は、たとえば７００℃、１分の条件で行うことができ、その熱処理のより生成される低抵抗層２０の抵抗率は１５〜１７μΩ・ｃｍを例示することができる。また、形成された低抵抗層２０の膜厚は、３０〜５０ｎｍとすることができる。
【００８８】本工程の第４の熱処理の際、コバルトシリサイド２３上に窒化チタン膜２４が堆積されているため、窒化チタン膜２４がコバルトシリサイド２３の酸化あるいは窒化防止の作用を有し、コバルトジシリサイドからなる低抵抗層２０の表面に酸化層あるいは窒化層が形成されることを抑制する。また、７００℃という高温の熱処理では、コバルトモノシリサイドからなるコバルトシリサイド２３がコバルトジシリサイドからなる低抵抗層２０に変化する過程において凝集現象が発生し、低抵抗層２０に粒界が生じてその抵抗値を大きくする場合が生じやすいが、コバルトシリサイド２３の上面に窒化チタン膜２４が堆積されているため、前記過程において粒子の物理的な移動を阻害し、凝集を発生し難くする作用がある。この結果、低抵抗層２０の抵抗値を低くすることができる。
【００８９】最後に、実施の形態１と同様に、層間絶縁膜１１、接続孔１２、配線１３および保護絶縁膜１４を形成して図１１に示す半導体集積回路装置がほぼ完成するが、これらの形成方法は実施の形態１と同様であるため説明を省略する。」
　
（２）ここにおいて、００７９段落以降に記載された「本実施の形態２の半導体装置の製造方法」についてみると、「本実施の形態２の半導体集積回路装置の製造方法は、実施の形態１における図６の工程までは、実施の形態１と同様である。」（００８０段落）という記載から、「本実施の形態２の半導体装置の製造方法」においては、図６の工程までについて、「本実施の形態１の半導体集積回路装置の製造方法」において用いられている００５２段落〜００５７段落に記載された工程をそのまま採用していることが明らかである。
　したがって、引用例には、以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「半導体基板１の全面にゲート絶縁膜５となるシリコン酸化膜及びゲート電極６となる多結晶シリコン膜を形成し、その多結晶シリコン膜を公知のフォトリソグラフィ技術とエッチング技術を用いてパターニングし、ゲート電極６を形成する段階と、
　前記半導体基板１の全面にコバルト膜２１を堆積し、さらに窒化チタン膜２２を堆積する段階と、
　前記半導体基板１に熱処理を施し、前記ゲート電極６のシリコンと前記コバルト膜２１を反応させてコバルトシリサイド２３を生成し、未反応の前記コバルト膜２１を除去する段階と、
　前記半導体基板１の全面に窒化チタン膜２４を堆積する段階とを備えたことを特徴とする半導体集積回路装置の製造方法。」
　
５．本願発明と引用発明との対比・判断
（１）引用発明の「半導体基板１」及び「ゲート電極６となる多結晶シリコン膜」は、本願発明の「半導体基板」及び「ゲート層」に相当する。
　また、引用発明において、「半導体基板１の全面にゲート絶縁膜５となるシリコン酸化膜及びゲート電極６となる多結晶シリコン膜を形成」するとは、「半導体基板１」の上部の「全面にゲート絶縁膜５となるシリコン酸化膜及びゲート電極６となる多結晶シリコン膜を形成」することを意味するものであることは当業者にとって明らかである。
　したがって、引用発明の「半導体基板１の全面にゲート絶縁膜５となるシリコン酸化膜及びゲート電極６となる多結晶シリコン膜を形成し、その多結晶シリコン膜を公知のフォトリソグラフィ技術とエッチング技術を用いてパターニングし、ゲート電極６を形成する段階」は、本願発明の「半導体基板の上部にゲート層を形成した後、そのゲート層をパターニングする段階」に相当する。
　
（２）引用発明の「コバルト膜２１」は、本願発明の「金属層」に相当する。
　また、引用発明の「半導体基板１の全面にゲート絶縁膜５となるシリコン酸化膜及びゲート電極６となる多結晶シリコン膜を形成し、その多結晶シリコン膜を公知のフォトリソグラフィ技術とエッチング技術を用いてパターニングし、ゲート電極６を形成する段階」によりできた物が、本願発明の「前記生成物の上部に金属層を形成する段階」における「前記生成物」に相当する。
　そして、引用発明において、「前記半導体基板１の全面にコバルト膜２１を堆積」するということは、「半導体基板１の全面にゲート絶縁膜５となるシリコン酸化膜及びゲート電極６となる多結晶シリコン膜を形成し、その多結晶シリコン膜を公知のフォトリソグラフィ技術とエッチング技術を用いてパターニングし、ゲート電極６を形成する段階」によりできた物の上部の「全面にコバルト膜２１を堆積」することにほかならないから、引用発明の「前記半導体基板１の全面にコバルト膜２１を堆積」する段階は、本願発明の「前記生成物の上部に金属層を形成する段階」に相当する。
　
（３）引用発明の「窒化チタン膜２２」は、本願発明の「第１キャッピング層」に相当するから、引用発明の「さらに窒化チタン膜２２を堆積する段階」は、本願発明の「前記金属層の上部に第１キャッピング層を形成する段階」に相当する。
　
（４）引用発明の「前記半導体基板１に熱処理を施」す段階において、当該熱処理が何らかの温度で行われていることは自明であるところ、その温度を「第１の温度」と称することとすれば、引用発明の「前記半導体基板１に熱処理を施」す段階は、本願発明の「前記基板を第１温度で加熱」す段階に相当する。
　そして、引用発明の「コバルトシリサイド２３」が本願発明の「金属シリサイド」に相当するものであり、また、引用発明において、「コバルトシリサイド２３」が「ゲート電極６」の上部に形成されることは、当業者にとって明らかであるから、引用発明の「前記半導体基板１に熱処理を施し、前記ゲート電極６のシリコンと前記コバルト膜２１を反応させてコバルトシリサイド２３を生成」する段階は、本願発明の「前記基板を第１温度で加熱して前記ゲート層の上部に金属シリサイドを形成する段階」に相当する。
　
（５）引用発明の「未反応の前記コバルト膜２１を除去する」という段階についてみると、「コバルト膜２１」の上には「窒化チタン膜２２」が形成されており、「窒化チタン膜２２」を除去せずに「コバルト膜２１」を除去することが不可能であることは当業者にとって明らかであるから、引用発明において「未反応の前記コバルト膜２１を除去する」際には、当然「窒化チタン膜２２」の除去も行われているものと認められる。
　したがって、引用発明の「未反応の前記コバルト膜２１を除去する段階」は、本願発明の「未反応の金属層と第１キャッピング層を取り除く段階」に相当する。
　
（６）引用発明の「窒化チタン膜２４」は、本願発明の「第２キャッピング層」に相当する。
　また、引用発明の「前記半導体基板１に熱処理を施し、前記ゲート電極６のシリコンと前記コバルト膜２１を反応させてコバルトシリサイド２３を生成し、未反応の前記コバルト膜２１を除去する段階」によりできた物が、本願発明の「前記生成物の上部に第２キャッピング層を形成する段階」における「前記生成物」に相当する。
　そして、引用発明において、「前記半導体基板１の全面に窒化チタン膜２４を堆積する」ということは、「前記半導体基板１に熱処理を施し、前記ゲート電極６のシリコンと前記コバルト膜２１を反応させてコバルトシリサイド２３を生成し、未反応の前記コバルト膜２１を除去する段階」によりできた物の上部の「全面に窒化チタン膜２４を堆積する」ことにほかならないから、引用発明の「前記半導体基板１の全面に窒化チタン膜２４を堆積する段階」は、本願発明の「前記生成物の上部に第２キャッピング層を形成する段階」に相当する。
　
（７）引用発明において、本願発明の「第２キャッピング層」に相当する「窒化チタン膜２４」が導電性を有することは当業者における技術常識であるから、引用発明においても本願同様に、「前記第２キャッピング層は導電体で形成」していることは明らかである。
　
（８）以上を総合すると、本願発明と引用発明とは、
　「半導体基板の上部にゲート層を形成した後、そのゲート層をパターニングする段階と、前記生成物の上部に金属層を形成する段階と、
　前記金属層の上部に第１キャッピング層を形成する段階と、
　前記基板を第１温度で加熱して前記ゲート層の上部に金属シリサイドを形成する段階と、
　未反応の金属層と第１キャッピング層を取り除く段階と、
　前記生成物の上部に第２キャッピング層を形成する段階とを備え、
　前記第２キャッピング層は導電体で形成することを特徴とする半導体装置の製造方法。」
　
　である点、すなわちすべての点で一致し、相違点は存在しない。
　
　したがって、本願発明は、引用発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができない。
　
６．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、上記結論のとおり審決する。