【手続補正書】
【提出日】平成22年12月28日(2010.12.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
不揮発性メモリにおいて複数ページ消去動作を制限するページ選択リセット発生器回路であって、
1つまたは複数のアドレスのセットの各アドレスのブロックアドレス部を受取る入力と、
前記ページアドレスのセットの2つのアドレスのブロックアドレス部が異なるときを検出するアドレス変化検出回路とを備え、
2つのアドレスのブロックアドレス部が異なることを検出したとき、ラッチされたページをクリアするためのリセット出力を発生するよう動作可能なページ選択リセット発生器回路。
【請求項２】
前記ページアドレスが複数ページ消去動作に関するときに、前記リセット出力の発生をイネーブルする第1ページ選択リセットイネーブル回路と、
主アドレスレジスタにおけるアドレスのラッチ動作とタイミングを合わせた前記リセット出力の発生をイネーブルする第2ペーシ選択リセットイネーブル回路とをさらに備え、
前記第1ページ選択リセットイネーブル回路と前記第2ペーシ選択リセットイネーブル回路の両方によってイネーブルされたときだけ、前記リセット出力を発生するよう動作可能な請求項1に記載のページ選択リセット発生器回路。
【請求項３】
前記アドレス変化検出回路は、
複数ビットブロックアドレスの各ビットについて、
a)前記ビットを登録し、登録されたアドレス出力を生成するためのそれぞれのサブアドレスレジスタと、
b)前記登録されたアドレス出力の変化を検出するためのそれぞれのビットごとのアドレス検出回路と、
前記ビットごとのアドレス検出回路の出力を結合するマージャ回路とを備える請求項1または２に記載のページ選択リセット発生器回路。
【請求項４】
各ビットごとのアドレス検出回路は、
立上りアドレス変化を検出する第1回路と、
立下りアドレス変化を検出する第2回路と、
前記第1回路の出力と前記第2回路の出力を結合する回路とを備え、
立上りアドレス変化を検出する前記第1回路は、
a)次々と一緒に接続されたインバータおよび遅延素子と、
b)前記登録されたアドレス出力のうちの1つを受取るために接続された第1入力を有し、前記インバータによる反転および前記遅延素子による遅延後に、前記登録されたアドレス出力のうちの前記1つを受取るために接続された第2入力を有するNANDゲートとを備え、
立下りアドレス変化を検出する前記第2回路は、
a)インバータおよび遅延素子と、
b)前記インバータによる反転後に、前記登録されたアドレス出力のうちの1つを受取るために接続された第1入力を有し、前記遅延素子による遅延後に、前記登録されたアドレス出力のうちの前記1つを受取るために接続された第2入力を有するNANDゲートとを備える請求項3に記載のページ選択リセット発生器回路。
【請求項５】
前記複数ビットブロックアドレスの各ビットについて、前記それぞれのサブアドレスレジスタは、
前記ビットを受取るために接続された入力を有するSRラッチと、
前記ページアドレスが複数ページ消去動作に関するときに、前記リセット出力の発生をイネーブルするSRラッチに対して前記ビットのラッチ動作をイネーブルするイネーブル回路とを備える請求項3または4に記載のページ選択リセット発生器回路。
【請求項６】
主リセットパルス発生器回路をさらに備え、
前記不揮発性メモリは、フラッシュメモリである請求項1から5のいずれか一項に記載のページ選択リセット発生器回路。
【請求項７】
メモリ回路であって、
複数のページに配列された不揮発性メモリセルを各ブロックが備える複数のメモリブロックと、
各ページについてそれぞれのラッチ回路であって、各ページはページアドレスを有し、前記ページの前記ページアドレスは各ブロック内で一意であり、各ページの前記ページアドレスは、それぞれの他のブロック内の対応するページのページアドレスと同じであるそれぞれのラッチ回路と、
各ブロックについてそれぞれのブロックイネーブル回路と、
前記アドレスの前記ブロックアドレス部によって特定された前記ブロックについて前記ブロックイネーブル回路をイネーブルすることによって、ページ消去コマンドの各アドレスのブロックアドレス部を処理するブロックプリデコーダ回路と、
前記アドレス部によって特定された前記ページアドレスを有する各ページについて、前記ラッチ回路をセットすることによって、ページ消去コマンドの各アドレスのページアドレス部を処理するページプリデコーダ回路と、
請求項1に記載のページ選択リセット発生器回路とを備え、
前記ラッチ回路は、前記ページ消去コマンドの全てのアドレスが、前記ブロックプリデコーダ回路、前記ページプリデコーダ回路および前記ページ選択リセット発生器回路によって処理された後に、前記イネーブルされたブロックの前記選択されたページに消去電圧を接続するようさらに動作可能であり、
2つ以上の異なるブロックアドレスに関連する、複数ページ消去動作によるページの不測の消去が防止されるメモリ回路。
【請求項８】
前記不揮発性メモリは、フラッシュメモリであり、
前記ラッチ回路は、前記ページ選択リセット発生器回路によって発生される前記リセット出力を受取るための共通に接続されたリセット入力を有する請求項7に記載のメモリ回路。
【請求項９】
方法であって、
不揮発性メモリに関連する複数ページ消去動作の複数のアドレスの各アドレスであって、ブロックアドレス部およびページアドレス部を含む、各アドレスについて、
a)前記ブロックアドレス部が、前記複数のアドレスの直前のアドレスのブロックアドレス部と異なるかどうかを検出するステップと、
b)前記ブロックアドレス部が前記複数のアドレスの直前のアドレスのブロックアドレス部と異なることを検出したとき、ページおよびブロックの任意の直前の選択をリセットするステップと、
c)複数のブロックのそれぞれにおいてそれぞれのページを選択するステップと、
d)前記複数のブロックのそれぞれの1つを選択するステップとを含み、
各アドレスに関して、前記検出し、前記リセットし、前記それぞれのページを選択し、前記複数のブロックのそれぞれの1つを選択した後、単一の残りのブロックアドレスが選択されることになり、前記方法は、前記単一の残りの選択されたブロック内の任意の選択されたページを消去するステップをさらに含む方法。
【請求項１０】
前記直前の選択をリセットするために、リセット出力を発生するステップをさらに含み、
各アドレスがブロックアドレス部およびページアドレス部を含むアドレスを受取るステップと、
受取られた各アドレスについて、前記アドレスがページ消去動作の一部であるかどうかを判定するステップと、
前記アドレスがページ消去動作の一部であると判定される場合だけ、前記検出することおよび前記リセットすることを実施するステップとをさらに含み、
主アドレスレジスタにおいてアドレスをラッチするステップと、
前記リセット出力の前記発生と主アドレスレジスタにおけるアドレスの前記ラッチ動作のタイミングを合わせるステップとをさらに含む請求項9に記載の方法。
【請求項１１】
前記ブロックアドレス部が、前記複数のアドレスの直前のアドレスのブロックアドレス部と異なるかどうかを検出することは、
複数ビットブロックアドレスの各ビットについて、
a)前記ビットをそれぞれのサブアドレスレジスタに登録するステップと、
b)前記サブアドレスレジスタの出力の変化を検出するために、ビットごとのアドレス検出を実施するステップと、
前記ビットごとのアドレス検出の出力を結合するステップとを含む請求項9または10に記載の方法。
【請求項１２】
ビットごとのアドレス検出を実施することは、
立上りアドレス変化を検出するステップと、
立下りアドレス変化を検出するステップとを含み、
前記方法は、フラッシュメモリに適用される請求項11に記載の方法。