(57)【特許請求の範囲】
【請求項１】
回路基板と、
前記回路基板上にフリップチップ実装された半導体素子と、
前記回路基板上に配置され、前記半導体素子を収容する収容部を備えた層と、
前記層内に配置され、前記回路基板に電気的に接続された信号電極と、
前記層内に配置された前記信号電極とは異なる電極と、
前記半導体素子及び前記層の上面に配置され、前記信号電極に対応する位置に開口部を有し、前記信号電極とは異なる電極と接続する導電性を有するシートと
を含むことを特徴とする半導体装置。
【請求項２】
回路基板と、
前記回路基板にフリップチップ実装された半導体素子と、
前記回路基板上に配置され、前記半導体素子を収容する収容部を備えた層と、
前記層内に配置され、前記回路基板に電気的に接続され、前記層の上面から露出した電極と、
前記半導体素子、前記層及び前記電極の上面に配置され、絶縁部と、前記絶縁部内に分散配置された導電粒子とを有する異方性導電シートと
を含み、
前記異方性導電シートは、部分的に、前記導電粒子同士が互いに接触した導通部を有することを特徴とする半導体装置。
【請求項３】
前記異方性導電シートは、前記電極に通じる開口部を有することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記異方性導電シートは、前記導電粒子同士が前記異方性導電シート面方向に接触して配線を形成していることを特徴とする請求項２に記載の半導体装置。
【請求項５】
請求項２乃至４のいずれかに記載の半導体装置、及び、
前記電極と電気的に接続されたバンプと、前記異方性導電シートの上面との間に間隙を設けて配置された回路基板と、前記回路基板上に実装された半導体素子とを有する半導体装置を含むことを特徴とする半導体パッケージ。
【請求項６】
回路基板上に、半導体素子をフリップチップ実装すると共に、前記半導体素子を収容する収容部を備えた層を配置する工程と、
前記層内に、前記回路基板に電気的に接続される信号電極と、前記信号電極とは異なる電極とを配置する工程と、
前記半導体素子及び前記層の上面に、開口がありかつ導電性を有するシートを前記開口と前記信号電極の位置を合わせて配置しつつ、前記信号電極とは異なる電極と前記導電性を有するシートとを接触させる工程と
を含む
ことを特徴とする半導体装置の製造方法。
【請求項７】
回路基板上に、半導体素子をフリップチップ実装すると共に、前記半導体素子を収容する収容部を備えた層を配置する工程と、
前記層内に、前記回路基板に電気的に接続され、前記層の上面から露出する電極を配置する工程と、
前記半導体素子、前記層及び前記電極の上面に、絶縁部と、前記絶縁部内に分散配置された導電粒子とを有する異方性導電シートを配置する工程と、
前記異方性導電シートを配置する工程後、プローブと押圧部とを備える部材を前記異方性導電シートに押圧する工程と
を含み、
前記部材を前記異方性導電シートに押圧する工程は、前記プローブを、前記異方性導電シートを貫通させて前記電極に接触させることによって、前記異方性導電シートに開口部を設けると共に、前記押圧部で前記異方性導電シートを部分的に押圧することによって、前記異方性導電シートに前記導電粒子同士を互いに接触させた導通部を設ける工程を含む
ことを特徴とする半導体装置の製造方法。
【請求項８】
前記異方性導電シートを配置する工程後、
前記半導体素子及び前記層の上方に、バンプを有する半導体パッケージを配置する工程と、
前記バンプを前記電極と電気的に接続する工程と
を更に含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体素子、半導体素子を含む半導体装置の実装形態として、様々なものが知られている。例えば、半導体素子（半導体チップ）を回路基板にフリップチップ実装する形態（ＦＣ（Flip Chip）方式）、半導体素子（半導体チップ）をテープ材に実装する形態（ＴＡＢ（Tape Automated Bonding）方式）等が知られている。更に、半導体素子を含む半導体装置（半導体パッケージ）の上に、別の半導体装置（半導体パッケージ）を積層したＰｏＰ（Package on Package）の形態等も知られている。このほか、半導体素子（ＬＳＩチップ等のＩＣチップ）を多層基板に内蔵させた形態（ＩＣチップ内蔵多層基板）等も知られている。
【０００３】
また、半導体分野では、実装された半導体素子に対し、放熱部材を熱的に接続する技術、グランド（ＧＮＤ）接続用部材、電磁シールド部材を電気的、磁気的に接続する技術が知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１３４６６９号公報
【特許文献２】特開平１１−２５１４８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１の技術は、半導体素子を内蔵させた多層基板において、各基板の外周部に上下層を電気的に接続する端子を設け、多層基板内部の半導体素子を覆う中央部分に下面を半導体素子に接触させた導電性ペーストを放熱部材として配置することが開示されているが、該導電性ペーストの上面及び側面は基板に囲まれているので外部への放熱性が不十分である。
【０００６】
そこで本発明は、放熱性を高めた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一観点によれば、回路基板と、前記回路基板上にＦＣ実装された半導体素子と、前記回路基板上に配置され、前記半導体素子を収容する収容部を備えた層と、前記層内に配置され、前記回路基板に電気的に接続された信号電極と、前記層内に配置された前記信号電極とは異なる電極と、前記半導体素子及び前記層の上面に配置され、前記信号電極に対応する位置に開口部を有し、前記信号電極とは異なる電極と接続する導電性を有するシートとを含む半導体装置が提供される。
【０００８】
また、本発明の一観点によれば、回路基板と、前記回路基板にＦＣ実装された半導体素子と、前記回路基板上に配置され、前記半導体素子を収容する収容部を備えた層と、前記層内に配置され、前記回路基板に電気的に接続され、前記層の上面から露出した電極と、前記半導体素子、前記層及び前記電極の上面に配置され、絶縁部と、前記絶縁部内に分散配置された導電粒子とを有する異方性導電シートとを含み、前記異方性導電シートは、部分的に、前記導電粒子同士が互いに接触した導通部を有する半導体装置が提供される。
【発明の効果】
【０００９】
開示の技術によれば、回路基板にＦＣ実装された半導体素子上、及びそれを収容する層上に、導電性を有するシートを配置し、放熱性の高い半導体装置を実現することが可能になる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施の形態に係る半導体パッケージの一例を示す図である。
【図２】第１の実施の形態に係る半導体パッケージの形成工程の一例を示す図（その１）である。
【図３】第１の実施の形態に係る半導体パッケージの形成工程の一例を示す図（その２）である。
【図４】別形態の半導体パッケージの一例を示す図である。
【図５】第２の実施の形態に係る半導体装置の一例を示す図である。
【図６】導電シートの説明図（その１）である。
【図７】導電シートの説明図（その２）である。
【図８】第２の実施の形態に係る半導体装置の形成方法の一例を示す図である。
【図９】第３の実施の形態に係る半導体装置の一例を示す図である。
【図１０】第４の実施の形態に係る半導体装置の一例を示す図である。
【図１１】異方性導電シートの説明図である。
【図１２】第５の実施の形態に係る半導体装置の一例を示す図である。
【図１３】第５の実施の形態に係る半導体パッケージの形成及び試験工程の一例を示す図である。
【図１４】第５の実施の形態に係る半導体パッケージの試験工程の一例を示す図である。
【図１５】開口部を形成した異方性導電シートの説明図である。
【図１６】第６の実施の形態に係る半導体パッケージの一例を示す図である。
【図１７】第６の実施の形態に係る半導体パッケージの試験工程の一例を示す図である。
【図１８】第６の実施の形態に係る半導体パッケージの試験後に得られる異方性導電シートの一例を示す図である。
【図１９】第６の実施の形態に係る半導体装置の一例を示す図である。
【図２０】第６の実施の形態に係る半導体装置の別例を示す図である。
【図２１】半導体チップ上方に信号端子が配置される場合の説明図である。
【図２２】第７の実施の形態に係るシートの説明図である。
【図２３】第７の実施の形態に係る半導体装置の一例を示す図（その１）である。
【図２４】第７の実施の形態に係る半導体装置の一例を示す図（その２）である。
【図２５】第８の実施の形態に係るシートの説明図である。
【図２６】第８の実施の形態に係る半導体装置の第１の例を示す図である。
【図２７】第８の実施の形態に係る半導体装置の第２の例を示す図である。
【図２８】第８の実施の形態に係る半導体装置の第３の例を示す図である。
【図２９】第８の実施の形態に係る半導体装置の第４の例を示す図である。
【図３０】第９の実施の形態に係る半導体装置の一例を示す図である。
【図３１】第１０の実施の形態に係る半導体装置の一例を示す図である。
【図３２】第１１の実施の形態に係る電子装置の一例を示す図である。
【発明を実施するための形態】
【００１１】
まず、第１の実施の形態について説明する。
図１は第１の実施の形態に係る半導体パッケージの一例を示す図である。図１には、半導体パッケージの一例の要部断面を模式的に図示している。
【００１２】
図１に示す半導体パッケージ（半導体装置）１０は、パッケージ基板（回路基板）１１、半導体チップ（半導体素子）１２、層１３、及びシート１４を有している。
パッケージ基板１１には、ここでは図示を省略するが、絶縁部、及びその絶縁部内に設けられた導電部を有している。パッケージ基板１１の導電部は、例えば、所定形状の配線パターン、異なる層の配線パターン間を電気的に接続するビア、表裏面に設けられた接合部（電極パッド、ランド）等である。
【００１３】
半導体チップ１２は、このようなパッケージ基板１１の一方の面（表面）側にＦＣ実装されている。半導体チップ１２は、パッケージ基板１１との対向面に半田ボール等のバンプ１２ａを備え、そのバンプ１２ａが、パッケージ基板１１の表面に設けられた接合部（図示せず）に接合されて、パッケージ基板１１に電気的に接続されている。
【００１４】
パッケージ基板１１の他方の面（裏面）側には、ソルダレジスト等の絶縁膜１１ａ、及びパッケージ基板１１の導電部に電気的に接続された半田ボール等の外部端子１１ｂが設けられている。半導体パッケージ１０は、この外部端子１１ｂを介して、マザーボード等の他の回路基板に実装することができるようになっている。
【００１５】
層１３は、パッケージ基板１１の、半導体チップ１２の実装面側に設けられている。層１３は、絶縁層１３ａ、収容部１３ｂ、及び電極（上部接合部）１３ｃを有している。収容部１３ｂは、絶縁層１３ａを貫通する開口部であって、この収容部１３ｂに、パッケージ基板１１にＦＣ実装された半導体チップ１２が収容される。電極１３ｃは、絶縁層１３ａを貫通する貫通孔１３ｄ内に設けられ、パッケージ基板１１の表面に設けられた接合部（図示せず）に接合されて、パッケージ基板１１に電気的に接続される。
【００１６】
絶縁層１３ａには、プリプレグ、ソルダレジスト等の材料が用いられる。絶縁層１３ａ（層１３）の厚さは、パッケージ基板１１上にＦＣ実装される半導体チップ１２の、パッケージ基板１１表面からの実装高さに基づいて設定される。例えば、絶縁層１３ａの上面の位置（高さ）が、パッケージ基板１１上にＦＣ実装される半導体チップ１２の上面（背面（半導体基板側の面））の位置（高さ）と、同じ或いは同等となるように、絶縁層１３ａの厚さが設定される。このような厚さの絶縁層１３ａに設けられた収容部１３ｂに、ＦＣ実装された半導体チップ１２が収容される。
【００１７】
収容部１３ｂに収容された半導体チップ１２とパッケージ基板１１の間には、アンダーフィル樹脂（樹脂層）１５が充填され、それらの接合強度の向上が図られている。アンダーフィル樹脂１５は、半導体チップ１２とパッケージ基板１１の間に選択的に充填することができるほか、収容部１３ｂ内に全体的に充填することもできる。図１には、収容部１３ｂが全体的にアンダーフィル樹脂１５で充填されている場合を例示している。
【００１８】
電極１３ｃは、絶縁層１３ａの所定位置、例えば、シート１４が配置される領域の絶縁層１３ａ内に設けられる。電極１３ｃには、半田、銅（Ｃｕ）、銀（Ａｇ）等の導電材料が用いられる。電極１３ｃは、例えば、その上面の位置が、絶縁層１３ａの上面の位置と同じか同等になるように、絶縁層１３ａ内に設けられる。
【００１９】
シート１４は、導電部を備え、ＦＣ実装された半導体チップ１２上から、その半導体チップ１２を収容する層１３上にかけて、延在配置されている。シート１４には、金属等の導電フィラー（導電部）が樹脂等の絶縁部内に分散配置されたものを用いることができる。例えば、シート１４には、導電性を示す導電シート、或いは押圧された部分で選択的に導電性を発現する異方性導電シートが用いられる。
【００２０】
半導体チップ１２上から層１３上に延在配置されたシート１４は、半導体チップ１２の動作時に発生する熱を外部に放熱する放熱部材として機能する。また、シート１４は、その配置領域の層１３内に設けられた電極１３ｃのうち、パッケージ基板１１のＧＮＤ配線に繋がるものと電気的に接続されることで、半導体チップ１２のＧＮＤ強化配線として機能する。更に、ＧＮＤ接続されたシート１４は、半導体チップ１２から或いは半導体チップ１２へと放射される電磁波をシールドする電磁シールド部材としても機能する。
【００２１】
半導体パッケージ１０では、上記のような層１３を設けることで、このように放熱、ＧＮＤ強化、或いは電磁シールドに寄与するシート１４を、半導体チップ１２上及び層１３上に、容易に精度良く配置することができるようになっている。
【００２２】
図２及び図３は第１の実施の形態に係る半導体パッケージの形成工程の一例を示す図である。図２（Ａ）及び図３（Ａ）には、シート配置前の状態の一例の要部断面を模式的に図示し、図２（Ｂ）及び図３（Ｂ）には、シート配置後の状態の一例の要部断面を模式的に図示している。
【００２３】
半導体パッケージ１０の形成では、例えば、まず、図２（Ａ）に示すように、パッケージ基板１１上に層１３が配置される。層１３は、例えば、パッケージ基板１１上にプリプレグ、ソルダレジスト等の絶縁層１３ａを形成した後、収容部１３ｂ及び貫通孔１３ｄを形成し、その貫通孔１３ｄ内に導電材料を充填して電極１３ｃを形成することで、得ることができる。
【００２４】
絶縁層１３ａへの収容部１３ｂ及び貫通孔１３ｄの形成には、エッチング技術、レーザ加工技術、フォトリソグラフィ技術等を用いることができる。いずれの技術を用いるかは、絶縁層１３ａの材料、層１３の形成工程順等に基づき、選択することができる。貫通孔１３ｄへの導電材料の充填には、導電性ペーストを印刷することで充填する方法、めっき技術を用いてめっき層を形成し充填する方法等を用いることができる。或いは、マイクロボールのような導電材を貫通孔１３ｄ内に配置してそれを溶融、固化することで、貫通孔１３ｄ内に導電材料を充填する方法を用いることもできる。
【００２５】
収容部１３ｂ及び電極１３ｃを有する層１３の形成には、例えば、パッケージ基板１１上に絶縁層１３ａを形成し、絶縁層１３ａに収容部１３ｂを形成した後、貫通孔１３ｄを形成し、その貫通孔１３ｄ内に導電材料を充填する方法を用いることができる。或いは、パッケージ基板１１上に形成した絶縁層１３ａに、貫通孔１３ｄを形成した後、その貫通孔１３ｄ内に導電材料を充填し、収容部１３ｂを形成する方法を用いることができる。或いはまた、パッケージ基板１１上に形成した絶縁層１３ａに、貫通孔１３ｄを形成した後、収容部１３ｂを形成し、貫通孔１３ｄ内に導電材料を充填する方法を用いることができる。
【００２６】
例えば、上記のようにして層１３をパッケージ基板１１上に配置した後、図２（Ａ）に示したように、その収容部１３ｂ内のパッケージ基板１１上に、半導体チップ１２がバンプ１２ａを用いてＦＣ実装される。パッケージ基板１１上に配置する層１３は、その上面の位置と、ＦＣ実装される半導体チップ１２の上面の位置とが同じか同等となるような厚さに設定される。例えば、層１３（絶縁層１３ａ）は、６０μｍ〜１００μｍ程度の厚さに設定される。
【００２７】
尚、絶縁層１３ａにプリプレグを用いる場合には、１枚のプリプレグで所定厚さの絶縁層１３ａを実現しても、複数枚のプリプレグを積層して所定厚さの絶縁層１３ａを実現してもよい。また、絶縁層１３ａにソルダレジストを用いる場合には、１回の塗布で所定厚さの絶縁層１３ａを実現しても、複数回の塗布で所定厚さの絶縁層１３ａを実現してもよい。また、プリプレグとソルダレジストを組み合わせ、例えばパッケージ基板１１上にプリプレグを形成してその上にソルダレジストを形成する等の方法を用いて、所定厚さの絶縁層１３ａを実現してもよい。
【００２８】
また、収容部１３ｂ及び貫通孔１３ｄを形成した絶縁層１３ａを予め別途用意し、その絶縁層１３ａをパッケージ基板１１上に配置し、貫通孔１３ｄ内に電極１３ｃを形成して、層１３を形成する方法を用いるようにしてもよい。或いは、収容部１３ｂを形成した絶縁層１３ａを予め別途用意し、その絶縁層１３ａをパッケージ基板１１上に配置し、貫通孔１３ｄを形成し、その貫通孔１３ｄ内に電極１３ｃを形成して、層１３を形成する方法を用いるようにしてもよい。或いはまた、収容部１３ｂ及び電極１３ｃを形成した層１３を予め別途用意し、その層１３をパッケージ基板１１上に配置すると共に、電極１３ｃをパッケージ基板１１と電気的に接続する方法を用いるようにしてもよい。このような方法を用いてパッケージ基板１１上に層１３を配置した後、半導体チップ１２を収容部１３ｂのパッケージ基板１１上にＦＣ実装する。尚、このように収容部１３ｂを形成した絶縁層１３ａ又は層１３を予め用意してそれをパッケージ基板１１上に配置する方法を用いる場合には、その絶縁層１３ａ又は層１３の配置前に、パッケージ基板１１上に半導体チップ１２をＦＣ実装しておいてもよい。
【００２９】
半導体チップ１２のＦＣ実装後は、その半導体チップ１２とパッケージ基板１１の間にアンダーフィル樹脂１５が充填される。アンダーフィル樹脂１５は、例えば、図２（Ａ）のように、収容部１３ｂ内に全体的に充填することができる。アンダーフィル樹脂１５を充填する際には、層１３の収容部１３ｂの内壁をダムとして機能させることができ、アンダーフィル樹脂１５の、半導体チップ１２の実装領域外への流出が回避される。
【００３０】
また、アンダーフィル樹脂１５は、図３（Ａ）に示すように、半導体チップ１２とパッケージ基板１１の間に選択的に充填することもできる。この場合も、層１３の収容部１３ｂにより、アンダーフィル樹脂１５の、半導体チップ１２の実装領域外への流出は回避される。
【００３１】
尚、パッケージ基板１１の裏面（半導体チップ１２の実装面側と反対側の面）には、ソルダレジスト等の絶縁膜１１ａが設けられ、その絶縁膜１１ａから露出するように設けられた接合部に、外部端子１１ｂが接続される。例えば、絶縁膜１１ａは、３０μｍ程度の厚さで設けられる。絶縁膜１１ａから露出する接合部は、パッケージ基板１１内に設けられる信号配線やＧＮＤ配線に電気的に接続されている。
【００３２】
以上のような方法を用いることで、図２（Ａ）及び図３（Ａ）に示したような構造が得られる。そして、図２（Ｂ）及び図３（Ｂ）に示すように、半導体チップ１２上及び層１３上に、導電シート、異方性導電シートといったシート１４が配置される。ここで、半導体チップ１２及び層１３は、互いの上面の位置が同じか同等となるように、パッケージ基板１１上に配置されている。そのため、シート１４は、半導体チップ１２上から層１３上にかけて、容易に精度良く配置することができる。
【００３３】
ここで、比較のため、別形態の半導体パッケージについて述べる。
図４は別形態の半導体パッケージの一例を示す図である。図４には、別形態の半導体パッケージの一例の要部断面を模式的に図示している。
【００３４】
図４（Ａ）に示す半導体パッケージ（半導体装置）は、パッケージ基板１１の、半導体チップ１２の実装面側に、それと反対の面側と同様にソルダレジスト等の絶縁膜１１１ａが設けられた構造を有している。絶縁膜１１１ａに設けられた開口部から露出するパッケージ基板１１のランド部１１１ｃには、端子１１１ｂが電気的に接続されている。この半導体パッケージでは、絶縁膜１１１ａの上面の位置が、パッケージ基板１１上にＦＣ実装された半導体チップ１２の上面よりも低い位置にあり、段差１１０が存在している。
【００３５】
このような半導体パッケージの半導体チップ１２上及び絶縁膜１１１ａ上に、上記のようなシート１４を配置しようとすると、図４（Ｂ），（Ｃ）に示すように、段差１１０の存在により、シート１４を配置することができない場合が生じ得る。
【００３６】
例えば、複数の半導体チップ１２がＦＣ実装される大判のパッケージ基板１１に、複数の半導体チップ１２をＦＣ実装し、その大判のパッケージ基板１１を所定位置で切断することで、複数個の半導体パッケージを得る方法が採用される場合がある。この場合、大判のパッケージ基板１１上にＦＣ実装された、隣接半導体チップ１２間の領域（絶縁膜１１１ａ）上には、図４（Ａ）のような段差１１０が存在していたことで、シート１４との間に、図４（Ｂ）のような空隙１１０ａが残り得る。或いは、たとえ隣接半導体チップ１２間の領域（絶縁膜１１１ａ）上にシート１４が配置できたとしても、図４（Ｃ）のように、半導体チップ１２の周囲等、部分的に空隙１１０ｂが残ってしまうことも起こり得る。この図４（Ｃ）のような状況は、大判のパッケージ基板１１から複数個の半導体パッケージを形成する場合に限らず、複数枚のパッケージ基板１１からそれぞれ個別に半導体パッケージを形成しようとする場合にも、同様に起こり得る。
【００３７】
このように絶縁膜１１１ａ上にシート１４を配置できなかったり、更にシート１４をパッケージ基板１１の端子１１１ｂに接続できなかったりすると、シート１４による放熱、ＧＮＤ接続、電磁シールドの十分な効果を得ることが難しくなる可能性がある。
【００３８】
これに対し、上記図１〜図３に示した半導体パッケージ１０では、パッケージ基板１１上に、ＦＣ実装された半導体チップ１２を収容する収容部１３ｂ、及びパッケージ基板１１に電気的に接続された電極１３ｃを備える層１３を設ける。そして、この層１３の上面の位置を、半導体チップ１２の上面の位置に揃える。そのため、半導体チップ１２上及び層１３上にシート１４を、層１３との間に空隙が生じるのを抑えて容易に配置することが可能になり、更に、その層１３に設けた電極１３ｃに精度良く接続することが可能になる。その結果、シート１４を設けることによる放熱、ＧＮＤ接続、電磁シールドの十分な効果を得ることが可能になり、優れた熱的、電磁気的な特性を有する半導体パッケージ１０が実現可能になる。
【００３９】
次に、第２の実施の形態について説明する。
ここでは、上記のような半導体パッケージ１０を用いた半導体装置の例を、第２の実施の形態として説明する。例えば、半導体パッケージ１０の上に、別の半導体パッケージ（半導体装置）を実装することで、ＰｏＰ型の半導体装置を得ることができる。
【００４０】
図５は第２の実施の形態に係る半導体装置の一例を示す図である。図５には、ＰｏＰ型半導体装置の一例の要部断面を模式的に図示している。
図５に示すＰｏＰ型の半導体装置２０は、下側の半導体パッケージ１０、及びその上に実装された上側の半導体パッケージ３０を有している。下側の半導体パッケージ１０には、シート１４が設けられている。図５には、シート１４として導電シート１４Ａを用いた場合の半導体装置２０の一例を図示している。
【００４１】
上側の半導体パッケージ３０は、パッケージ基板（回路基板）３１、及びパッケージ基板３１上に実装された半導体チップ（半導体素子）を含む封止部３２を有している。尚、封止部３２内の半導体チップは、パッケージ基板３１にＦＣ接続又はワイヤ接続で実装され、封止樹脂等で封止されている。パッケージ基板３１の、封止部３２側と反対の面側には、半田ボール等の端子（バンプ）３３が設けられている。端子３３は、パッケージ基板３１を介して、そのパッケージ基板３１に実装されている半導体チップと電気的に接続されている。端子３３には、この半導体パッケージ３０とその下側の半導体パッケージ１０との間で信号を遣り取りするための端子（信号（Ｓｉｇ）端子）３３ａ、及び半導体パッケージ３０をＧＮＤ接続するための端子（ＧＮＤ端子）３３ｂが含まれる。
【００４２】
このような半導体パッケージ３０が、導電シート１４Ａを配置した半導体パッケージ１０の上に実装されている。導電シート１４Ａには、層１３に設けられた電極１３ｃのうち、上側の半導体パッケージ３０の信号端子３３ａと電気的に接続されるもの（信号電極）１３ｃａに対応する位置に、開口部１４ａが設けられている。信号端子３３ａは、開口部１４ａから露出する信号電極１３ｃａに接続されている。一方、電極１３ｃのうち、ＧＮＤ接続されるもの（ＧＮＤ電極）１３ｃｂは、導電シート１４Ａに接続されている。上側の半導体パッケージ３０のＧＮＤ端子３３ｂは、ＧＮＤ電極１３ｃｂに接続された導電シート１４Ａに接続されている。
【００４３】
ここで、導電シート１４Ａ、及び導電シート１４Ａを配置した半導体パッケージ１０を備える半導体装置２０の形成方法について説明する。
図６及び図７は導電シートの説明図である。図６（Ａ）及び図７（Ａ）には、導電シート配置前の下側半導体パッケージの一例の要部平面を模式的に図示している。図６（Ｂ）及び図７（Ｂ）には、導電シートの一例の要部平面を模式的に図示している。図６（Ｃ）及び図７（Ｃ）には、導電シート配置後の下側半導体パッケージの一例の要部平面を模式的に図示している。
【００４４】
図６（Ａ）及び図７（Ａ）に示すように、下側の半導体パッケージ１０の層１３には、電極１３ｃとして、複数の信号電極１３ｃａ及びＧＮＤ電極１３ｃｂがそれぞれ所定位置に設けられている。このような層１３とその収容部１３ｂに収容された半導体チップ１２の上に、導電シート１４Ａを配置する。
【００４５】
この場合、例えば図６（Ｂ）に示すように、各信号電極１３ｃａに対応する位置にそれぞれ開口部１４ａが設けられ、ＧＮＤ電極１３ｃｂに対応する位置には開口部１４ａが設けられていない導電シート１４Ａを用いる。このような導電シート１４Ａを半導体チップ１２上及び層１３上に配置することで、図６（Ｃ）に示すように、各信号電極１３ｃａはそれぞれ開口部１４ａから露出し、ＧＮＤ電極１３ｃｂは導電シート１４Ａに被覆された半導体パッケージ１０が得られる。
【００４６】
また、例えば図７（Ｂ）に示すように、複数の信号電極１３ｃａ群に対応する領域にそれぞれ開口部１４ａが設けられ、ＧＮＤ電極１３ｃｂに対応する位置には開口部１４ａが設けられていない導電シート１４Ａを用いてもよい。このような導電シート１４Ａを半導体チップ１２上及び層１３上に配置することで、図７（Ｃ）に示すように、各信号電極１３ｃａ群は開口部１４ａからそれぞれ露出し、ＧＮＤ電極１３ｃｂは導電シート１４Ａに被覆された半導体パッケージ１０が得られる。
【００４７】
図８は第２の実施の形態に係る半導体装置の形成方法の一例を示す図である。図８（Ａ）には、上側半導体パッケージ実装工程の一例の要部断面を模式的に図示し、図８（Ｂ）には、上側半導体パッケージ実装後の状態の一例の要部断面を模式的に図示している。
【００４８】
上記のような導電シート１４Ａが配置された半導体パッケージ１０の上に、図８（Ａ），（Ｂ）のように、上側の半導体パッケージ３０が実装され、半導体装置２０が得られる。半導体パッケージ３０の各信号端子３３ａは、導電シート１４Ａの開口部１４ａから露出する各信号電極１３ｃａにそれぞれ接続される。一方、半導体パッケージ３０のＧＮＤ端子３３ｂはいずれも、半導体パッケージ１０のＧＮＤ電極１３ｃｂに接続された１枚の導電シート１４Ａに接続され、全てのＧＮＤ端子３３ｂが１枚の導電シート１４Ａを通じてＧＮＤ接続される。
【００４９】
尚、半導体パッケージ３０の実装時には、端子３３のリフロー処理が行われる。リフロー処理により、信号端子３３ａと信号電極１３ｃａの間は、金属接合によって強固に接合される。信号電極１３ｃａに半田を用いている場合には、リフロー処理時に信号電極１３ｃａから信号端子３３ａに半田が供給され、より一層強固な接合部が形成される。
【００５０】
この半導体装置２０において、導電シート１４Ａは、半導体チップ１２の上面、及び層１３のＧＮＤ電極１３ｃｂと接続されることで、放熱部材、ＧＮＤ強化配線、電磁シールド部材として効果的に機能する。また、放熱、ＧＮＤ強化、電磁シールドのために、導電シート１４Ａには、上側の半導体パッケージ３０の端子３３よりも薄いものを用いることができる。層１３（電極１３ｃ）の上面位置を半導体チップ１２の上面位置に揃え、薄い導電シート１４Ａを用いることで、下側の半導体パッケージ１０と、その上に実装される上側の半導体パッケージ３０との間に一定のギャップ２１が確保される。そのため、ＰｏＰ型の半導体装置２０の製造において、上側の半導体パッケージ３０の実装時に、その下面が下側の半導体パッケージ１０と接触したり衝突したりするといった干渉の問題が発生するのを抑制することができる。
【００５１】
次に、第３の実施の形態について説明する。
図９は第３の実施の形態に係る半導体装置の一例を示す図である。図９には、ＰｏＰ型半導体装置の一例の要部断面を模式的に図示している。
【００５２】
図９に示すＰｏＰ型の半導体装置４０は、半導体チップ１２に、パッケージ基板１１のＧＮＤ配線に接続されるバンプ１２ａに電気的に接続される貫通ビア１２ｂが設けられている点で、上記第２の実施の形態に係る半導体装置２０と相違する。貫通ビア１２ｂは、例えば、ＴＳＶ（Through Silicon Via）技術を用いて、半導体チップ１２に形成される。
【００５３】
このような半導体装置４０の下側の半導体パッケージ１０では、半導体チップ１２上に配置される導電シート１４Ａが、その半導体チップ１２の貫通ビア１２ｂに電気的に接続されるようになる。図９のような半導体パッケージ１０、及びそれを用いた半導体装置４０によれば、より一層のＧＮＤ強化を図ることが可能になる。
【００５４】
次に、第４の実施の形態について説明する。
図１０は第４の実施の形態に係る半導体装置の一例を示す図である。図１０には、ＰｏＰ型半導体装置の一例の要部断面を模式的に図示している。
【００５５】
図１０に示すＰｏＰ型の半導体装置５０は、下側の半導体パッケージ１０のシート１４として異方性導電シート１４Ｂが設けられている点で、上記第２の実施の形態に係る半導体装置２０と相違する。
【００５６】
半導体装置５０では、上側の半導体パッケージ３０の各信号端子３３ａが、下側の半導体パッケージ１０の、異方性導電シート１４Ｂの開口部１４ａから露出する各信号電極１３ｃａに、それぞれ接続されている。尚、開口部１４ａは、ここでは信号端子３３ａよりも大きなサイズの開口部としている。一方、上側の半導体パッケージ３０の各ＧＮＤ端子３３ｂは、下側の半導体パッケージ１０のＧＮＤ電極１３ｃｂを被覆する異方性導電シート１４Ｂに接続されている。
【００５７】
尚、半導体パッケージ３０の実装時には、端子３３のリフロー処理が行われる。リフロー処理時に溶融した信号端子３３ａが、信号電極１３ｃａに接続される。信号端子３３ａと信号電極１３ｃａの間は、金属接合によって強固に接合される。信号電極１３ｃａに半田を用いている場合には、リフロー処理時に信号電極１３ｃａから信号端子３３ａに半田が供給され、より一層強固な接合部が形成される。
【００５８】
ここで、異方性導電シート１４Ｂについて説明する。
図１１は異方性導電シートの説明図である。図１１（Ａ）には、半導体パッケージに設けられた異方性導電シートの一例の要部断面を模式的に図示し、図１１（Ｂ）には、半導体パッケージに設けられた異方性導電シートが押圧された状態の一例の要部断面を模式的に図示している。
【００５９】
図１１（Ａ）に示すように、異方性導電シート１４Ｂは、絶縁部１４ｂ、及び絶縁部１４ｂ内に分散配置された導電フィラー（導電粒子）１４ｃを有している。絶縁部１４ｂには、例えば、熱硬化性樹脂や合成ゴム等の絶縁材料が用いられる。導電フィラー１４ｃには、例えば、１種又は２種以上の金属を用いて形成された金属粒子等の導電材料が用いられる。異方性導電シート１４Ｂでは、後述のような押圧による変形前は、その平面方向（ＸＹ方向）及び厚み方向（Ｚ方向）に、導電フィラー１４ｃ同士の接触による導通経路（導通部）が形成されないように、絶縁部１４ｂ内に導電フィラー１４ｃが分散配置されている。図１１（Ａ）のように、異方性導電シート１４Ｂが、押圧されることなく、半導体パッケージ１０の層１３（及び半導体チップ１２）上に配置されただけの状態では、その異方性導電シート１４Ｂは、未だ導電性を示さない。
【００６０】
このような異方性導電シート１４Ｂを配置した半導体パッケージ１０の上に、上側の半導体パッケージ３０を実装する。実装の際には、図１１（Ｂ）に示すように、電極１３ｃを被覆する異方性導電シート１４Ｂが、端子３３によってＺ方向に押圧される。尚、図１１（Ｂ）には、実装される半導体パッケージ３０の２つの端子３３のみを図示している。異方性導電シート１４Ｂの、端子３３で押圧された部分では、導電フィラー１４ｃ同士が互いに接触するようになる。それにより、異方性導電シート１４Ｂには、その端子３３で押圧された部分に、Ｚ方向の導通経路が形成され、このＺ方向の導通経路により、端子３３と電極１３ｃが電気的に接続されるようになる。
【００６１】
一方、異方性導電シート１４ＢのＸＹ方向については、導電フィラー１４ｃ同士の非接触の状態が維持される。例えば、半導体パッケージ３０の隣接配置される端子３３のピッチＰが０．４ｍｍ〜０．５ｍｍ程度で、ギャップＧが０．２ｍｍ〜０．３ｍｍ程度であるとする。この場合、隣接する端子３３で異方性導電シート１４Ｂが押圧され、Ｚ方向に導通経路が形成されても、隣接する端子３３間の領域に存在する導電フィラー１４ｃ同士の非接触状態は十分に維持される。そのため、図１１（Ｂ）のように、隣接する端子３３間が異方性導電シート１４Ｂを通じて電気的に接続されることはない。
【００６２】
尚、図１１（Ｂ）に示した２つの端子３３は、いずれも信号端子３３ａであってよく、また、いずれもＧＮＤ端子３３ｂであってよい。或いは、一方が信号端子３３ａで他方がＧＮＤ端子３３ｂであってもよい。図１０の半導体装置５０では、ＧＮＤ端子３３ｂで異方性導電シート１４Ｂを押圧し、そのＧＮＤ端子３３ｂとＧＮＤ電極１３ｃｂとを電気的に接続している。
【００６３】
信号端子３３ａは、ここでは異方性導電シート１４Ｂの開口部１４ａから露出する信号電極１３ｃａに直に接続するようにした。このほか、上下の半導体パッケージ１０，３０間で一定の接合強度を確保でき、信号の遣り取りが可能であれば、上記ＧＮＤ端子３３ｂと同様の接続構造を採用してもよい。即ち、信号端子３３ａによる異方性導電シート１４Ｂの押圧で形成されるＺ方向の導通経路によって、信号端子３３ａと信号電極１３ｃａとを電気的に接続する構造を採用してもよい。
【００６４】
このように、下側の半導体パッケージ１０に異方性導電シート１４Ｂを用いても、ＰｏＰ型の半導体装置５０を実現することができる。
次に、第５の実施の形態について説明する。
【００６５】
図１２は第５の実施の形態に係る半導体装置の一例を示す図である。図１２には、ＰｏＰ型半導体装置の一例の要部断面を模式的に図示している。
図１２に示すＰｏＰ型の半導体装置６０は、下側の半導体パッケージ１０に異方性導電シート１４Ｂが設けられ、それに端子３３（信号端子３３ａ、ＧＮＤ端子３３ｂ）が接続されている点で、上記第４の実施の形態に係る半導体装置２０と相違する。
【００６６】
半導体装置６０では、異方性導電シート１４Ｂに、信号端子３３ａ及びＧＮＤ端子３３ｂよりも小さなサイズの開口部１４ａが設けられている。信号端子３３ａ及びＧＮＤ端子３３ｂは、異方性導電シート１４Ｂと共に、その開口部１４ａを通じてそれぞれ信号電極１３ｃａ及びＧＮＤ電極１３ｃｂと接触し、信号電極１３ｃａ及びＧＮＤ電極１３ｃｂと電気的に接続されている。
【００６７】
尚、信号端子３３ａと信号電極１３ｃａの間、及びＧＮＤ端子３３ｂとＧＮＤ電極１３ｃｂの間は、金属接合によって強固に接合される。信号電極１３ｃａ及びＧＮＤ電極１３ｃｂに半田を用いている場合には、実装時に信号電極１３ｃａ及びＧＮＤ電極１３ｃｂからそれぞれ信号端子３３ａ及びＧＮＤ端子３３ｂに半田が供給され、より一層強固な接合部が形成される。
【００６８】
異方性導電シート１４Ｂの開口部１４ａは、例えば、半導体パッケージ１０の形成後に行う試験時に形成することができる。
図１３は第５の実施の形態に係る半導体パッケージの形成及び試験工程の一例を示す図である。図１３（Ａ）には、異方性導電シート配置前の下側半導体パッケージの一例の要部平面を模式的に図示している。図１３（Ｂ）には、異方性導電シート配置後の下側半導体パッケージの一例の要部平面を模式的に図示している。図１３（Ｃ）には、下側半導体パッケージの試験後の状態の一例の要部平面を模式的に図示している。また、図１４は第５の実施の形態に係る半導体パッケージの試験工程の一例を示す図である。図１４（Ａ），（Ｂ）には、下側半導体パッケージの試験工程の一例の要部断面を模式的に図示している。
【００６９】
図１３（Ａ）に示すように、下側の半導体パッケージ１０の層１３には、電極１３ｃとして、複数の信号電極１３ｃａ及びＧＮＤ電極１３ｃｂがそれぞれ所定位置に設けられている。このような層１３とその収容部１３ｂに収容された半導体チップ１２の上に、図１３（Ｂ）に示すように異方性導電シート１４Ｂを配置する。ここで、配置する異方性導電シート１４Ｂには、予め開口部を形成しておくことを要しない。図１３（Ｂ）に示すように、開口部を形成していない異方性導電シート１４Ｂを、半導体チップ１２上及び層１３上に配置する。
【００７０】
このようにして得られた半導体パッケージ１０に対し、図１４に示すような試験装置２００を用いて試験を行う。
試験装置２００は、プローブ２１１を備えたソケット２１０、及び制御部２２０を有している。半導体パッケージ１０の試験時には、図１４（Ａ）に示すように、ソケット２１０が、そのプローブ２１１を半導体パッケージ１０の異方性導電シート１４Ｂに対向させて配置される。そして、図１４（Ｂ）に示すように、ソケット２１０が半導体パッケージ１０側に移動される。このとき、プローブ２１１は、異方性導電シート１４Ｂを貫通し、その下の電極１３ｃ（信号電極１３ｃａ、ＧＮＤ電極１３ｃｂ）、或いは電極１３ｃの更に下にある電極パッド１１ｃｃ（パッケージ基板１１の表面配線パターン）に接触される。この状態で、プローブ２１１から電極１３ｃ或いは電極パッド１１ｃｃに電気信号を入力したり、電極１３ｃ或いは電極パッド１１ｃｃから出力される電気信号をプローブ２１１で検出したりする。その結果に基づき、形成された半導体パッケージ１０が、仕様通りの動作をするか、出荷可能な性能を備えているか、といった点が判定される。ソケット２１０の移動、プローブ２１１からの電気信号の入力、及びプローブ２１１による電気信号の検出は、制御部２２０によって制御される。
【００７１】
試験後は、ソケット２１０が半導体パッケージ１０から離され、再び図１４（Ａ）のような状態とされる。ソケット２１０が離れた半導体パッケージ１０の異方性導電シート１４Ｂには、プローブ２１１が貫通した部分に、開口部１４ａが形成される。このように、試験後には、図１３（Ｃ）に示すような、プローブ２１１が貫通することで自然開口した開口部１４ａを有する異方性導電シート１４Ｂが配置された半導体パッケージ１０が得られる。
【００７２】
このような試験後、半導体パッケージ１０の上に、上側の半導体パッケージ３０が実装される。ここで、試験によって開口部１４ａが形成された異方性導電シート１４Ｂ、及びその異方性導電シート１４Ｂを介した上下半導体パッケージ１０，３０間の接合について説明する。
【００７３】
図１５は開口部を形成した異方性導電シートの説明図である。図１５（Ａ）には、開口部を形成した異方性導電シートの一例の要部断面を模式的に図示し、図１５（Ｂ）には、開口部を形成した異方性導電シートが押圧された状態の一例の要部断面を模式的に図示している。
【００７４】
上記及び図１５（Ａ）に示すように、プローブ２１１を用いた試験後の異方性導電シート１４Ｂには、プローブ２１１が貫通した部分に開口部１４ａが形成されている。開口部１４ａには、プローブ２１１が接触した電極１３ｃ（信号電極１３ｃａ、ＧＮＤ電極１３ｃｂ）が部分的に露出する。開口部１４ａは、電極１３ｃと電気的に接続する端子３３よりも小さなサイズであって構わない。
【００７５】
このような異方性導電シート１４Ｂが配置された下側の半導体パッケージ１０の上に、上側の半導体パッケージ３０を実装する。実装の際には、図１５（Ｂ）に示すように、異方性導電シート１４Ｂが、端子３３（信号端子３３ａ、ＧＮＤ端子３３ｂ）によって、それに対応する電極１３ｃ側に押圧される。尚、図１５（Ｂ）には、実装される半導体パッケージ３０の２つの端子３３のみを図示している。異方性導電シート１４Ｂの、端子３３で押圧された部分（開口部１４ａを除く）には、導電フィラー１４ｃ同士が互いに接触してＺ方向の導通経路が形成される。こうして形成されるＺ方向の導通経路により、対応する端子３３と電極１３ｃ同士が電気的に接続される。
【００７６】
更に、半導体パッケージ３０の実装時に、端子３３のリフロー処理が行われることで、溶融した端子３３が開口部１４ａに入り込み、電極１３ｃと接続される。これにより、対応する端子３３と電極１３ｃの間が、金属接合によって強固に接合され、確実に電気的に接続されるようになる。
【００７７】
尚、異方性導電シート１４ＢのＸＹ方向については、導電フィラー１４ｃ同士の非接触の状態が維持されるため、図１５（Ｂ）のように、異なる位置の端子３３間が異方性導電シート１４Ｂを通じて電気的に接続されることはない。
【００７８】
ここでは、半導体パッケージ１０の全ての電極１３ｃ（信号電極１３ｃａ、ＧＮＤ電極１３ｃｂ）にプローブ２１１を接触させ、開口部１４ａを形成する場合を例示した。このほか、半導体パッケージ１０の電極１３ｃのうち、いくつかの電極１３ｃのみについて、プローブ２１１を接触させ、開口部１４ａを形成するようにしてもよい。例えば、電極１３ｃのうち、信号電極１３ｃａのみについて、プローブ２１１による開口部１４ａの形成を行うようにしてもよい。尚、この場合、開口部１４ａが形成されないＧＮＤ電極１３ｃｂには、上記第４の実施の形態で述べたのと同様に、ＧＮＤ端子３３ｂによる異方性導電シート１４Ｂの押圧によって形成されるＺ方向の導通経路により、ＧＮＤ端子３３ｂを電気的に接続すればよい。
【００７９】
次に、第６の実施の形態について説明する。
図１６は第６の実施の形態に係る半導体パッケージの一例を示す図である。図１６には、半導体パッケージの一例の要部平面を模式的に図示している。
【００８０】
図１６に示す半導体パッケージ１０は、半導体チップ１２上及び層１３上に配置される異方性導電シート１４Ｂに、配線パターン１４ｄ（導通部）が設けられている点で、上記第５の実施の形態に係る半導体パッケージ１０と相違する。異方性導電シート１４Ｂの配線パターン１４ｄは、例えば、上記のようなプローブ２１１を用いた試験の際に、そのプローブ２１１による開口部１４ａの形成と同時に行うことができる。
【００８１】
図１７は第６の実施の形態に係る半導体パッケージの試験工程の一例を示す図である。図１７（Ａ），（Ｂ）には、半導体パッケージの試験工程の一例の要部断面を模式的に図示している。また、図１８は第６の実施の形態に係る半導体パッケージの試験後に得られる異方性導電シートの一例を示す図である。図１８には、半導体パッケージの試験後に得られる異方性導電シートの一例の要部断面を模式的に図示している。
【００８２】
半導体パッケージ１０の試験時に配線パターン１４ｄを形成する場合には、図１７に示すような試験装置２００ａを用いる。試験装置２００ａは、プローブ２１１を備えたソケット２１０に加え、ソケット２１０の移動をガイドするガイド部２３０を有している。ガイド部２３０には、プローブ２１１の延伸方向と同じ方向に突出する突起（押圧部）２３１が設けられている。突起２３１は、異方性導電シート１４Ｂに形成する配線パターン１４ｄに対応した形状で、設けられている。また、試験装置２００ａは、ソケット２１０及びガイド部２３０の移動、プローブ２１１からの電気信号の入力、及びプローブ２１１による電気信号の検出を制御する制御部２２０を有している。
【００８３】
このような試験装置２００ａを用いた半導体パッケージ１０の試験は、上記試験装置２００を用いた時と同様に行うことができる。即ち、図１７（Ａ）の状態から、図１７（Ｂ）に示すように、ソケット２１０を半導体パッケージ１０に近付けていき、プローブ２１１を、異方性導電シート１４Ｂを貫通させてその下の電極１３ｃ、或いは更にその下の電極パッド１１ｃｃに接触させる。そして、そのプローブ２１１を用いて電気信号の入力、検出等を行えばよい。配線パターン１４ｄを形成する場合は、このようにソケット２１０を移動させてプローブ２１１を電極１３ｃ或いは電極パッド１１ｃｃに接触させると共に、ガイド部２３０を移動させ、突起２３１で異方性導電シート１４Ｂを押圧する。
【００８４】
異方性導電シート１４Ｂは、突起２３１で押圧されると、図１８に示すように、その押圧された部分の導電フィラー１４ｃ同士が接触して導通経路が形成される。突起２３１によって押圧された部分には、Ｚ方向の導電フィラー１４ｃ同士のほか、ＸＹ方向の導電フィラー１４ｃ同士の接触も生じる。形成する配線パターン１４ｄに対応した形状の突起２３１によって異方性導電シート１４Ｂを押圧することにより、その突起２３１の形状に沿った導通経路、即ち配線パターン１４ｄが得られるようになる。
【００８５】
このような手法を用いることで、半導体パッケージ１０の異方性導電シート１４Ｂには、様々な形状、接続関係の配線パターン１４ｄを形成することが可能になる。
例えば、この半導体パッケージ１０の上に、更に半導体パッケージ３０を実装する場合、その半導体パッケージ３０の端子３３の位置や用途（信号伝送用、ＧＮＤ接続用）に合わせて、配線パターン１４ｄを形成することができる。上記図１６の例では、下側に配置される半導体パッケージ１０の電極１３ｃのうち、最内周４コーナの電極１３ｃの位置に対応して、上側に実装される半導体パッケージ３０のＧＮＤ接続される端子３３が配置される場合を想定している。このような半導体パッケージ３０が上側に実装される場合に、下側の半導体パッケージ１０の異方性導電シート１４Ｂに、最内周４コーナを含むＧＮＤ接続される電極１３ｃ、及び半導体チップ１２背面を繋ぐ配線パターン１４ｄを形成する。これにより、上側の半導体パッケージ３０のＧＮＤ接続される端子３３を、下側の半導体パッケージ１０のＧＮＤ接続される電極１３ｃの位置に誘導することが可能になる。
【００８６】
また、下側の半導体パッケージ１０の異方性導電シート１４Ｂには、下側の半導体パッケージ１０に要求される特性、上側の半導体パッケージ３０の構成等を考慮して、以下の図１９及び図２０に示すような配線パターン１４ｄを形成することも可能である。
【００８７】
図１９は第６の実施の形態に係る半導体装置の一例を示す図である。図１９には、配線パターンを形成した異方性導電シートを有する半導体パッケージ及びその上に実装される半導体パッケージの一例の要部断面を模式的に図示している。
【００８８】
図１９に示す半導体パッケージ１０は、パッケージ基板１１上にＦＣ実装された半導体チップ１２を有しており、半導体チップ１２は、パッケージ基板１１上に配置された層１３の収容部１３ｂに収容されている。収容部１３ｂには、アンダーフィル樹脂１５が充填されている。層１３に設けられたＧＮＤ電極１３ｃｂは、パッケージ基板１１の表面配線パターン１１ｃ及びビア１１ｄを通じて内部のＧＮＤ配線（図示せず）に電気的に接続されている。
【００８９】
異方性導電シート１４Ｂは、半導体チップ１２上及び層１３上に配置されている。異方性導電シート１４Ｂは、上記のような試験装置２００ａを用いた試験の際にそのプローブ２１１で開けられた開口部１４ａと、ガイド部２３０の突起２３１で押圧されて形成された配線パターン１４ｄとを有している。配線パターン１４ｄは、開口部１４ａから半導体チップ１２背面に至る領域に形成されている。
【００９０】
このような異方性導電シート１４Ｂを有する半導体パッケージ１０の上に、半導体パッケージ３０が実装され、ＰｏＰ型の半導体装置が形成される。尚、図１９には、実装される半導体パッケージ３０の１つのＧＮＤ端子３３ｂのみを図示している。半導体パッケージ３０の実装時には、そのＧＮＤ端子３３ｂによってＧＮＤ電極１３ｃｂ上の異方性導電シート１４Ｂの開口部１４ａ付近が押圧され、更にリフロー処理が行われることで、溶融したＧＮＤ端子３３ｂ（及びＧＮＤ電極１３ｃｂ）が開口部１４ａに入り込む。異方性導電シート１４Ｂの押圧された部分に形成される導通経路、及び開口部１４ａ内に入り込んだ導電材料によって、ＧＮＤ端子３３ｂとＧＮＤ電極１３ｃｂが電気的に接続されるようになる。
【００９１】
配線パターン１４ｄは、このようなＧＮＤ端子３３ｂとＧＮＤ電極１３ｃｂの接続部から半導体チップ１２上まで延在配置されている。これにより、配線パターン１４ｄを通じて半導体チップ１２背面（半導体基板側の面）がＧＮＤ接続された構造が得られる。
【００９２】
図２０は第６の実施の形態に係る半導体装置の別例を示す図である。図２０には、配線パターンを形成した異方性導電シートを有する半導体パッケージ及びその上に実装される半導体パッケージの一例の要部断面を模式的に図示している。
【００９３】
図２０に示す半導体パッケージ１０は、上記図１９に示したものと同様の構造を有している。図２０には、この半導体パッケージ１０の上に実装される半導体パッケージ３０が、ＧＮＤ電極１３ｃｂに対応する位置に配置されたＧＮＤ端子３３ｂに加え、半導体チップ１２の上方に配置されたＧＮＤ端子３３ｂを有している場合を例示している。尚、図２０には、実装される半導体パッケージ３０の２つのＧＮＤ端子３３ｂのみを図示している。
【００９４】
このように半導体チップ１２の上方にＧＮＤ端子３３ｂがある場合には、そのＧＮＤ端子３３ｂを、半導体チップ１２上に配置されている異方性導電シート１４Ｂに接触させ、電気的に接続することが可能である。ＧＮＤ端子３３ｂは、その直下の異方性導電シート１４Ｂに形成される導通経路で半導体チップ１２背面に電気的に接続することができ、また、配線パターン１４ｄを通じて、対向するＧＮＤ端子３３ｂとＧＮＤ電極１３ｃｂの接続部に電気的に接続することができる。
【００９５】
尚、図１９及び図２０のように、半導体チップ１２背面に電気的に接続される配線パターン１４ｄを形成する場合には、その半導体チップ１２に、上記図９で述べたような貫通ビア１２ｂを設け、貫通ビア１２ｂと配線パターン１４ｄとを電気的に接続してもよい。これにより、より一層のＧＮＤ強化を図ることが可能になる。
【００９６】
ところで、この図２０の例とは異なり、半導体チップ１２の上方にＧＮＤ端子３３ｂではなく、信号端子３３ａが配置されている場合には、次の図２１に示すような問題が生じてしまう。
【００９７】
図２１は半導体チップ上方に信号端子が配置される場合の説明図である。図２１には、異方性導電シートを有する半導体パッケージ及びその上に実装される半導体パッケージの一例の要部断面を模式的に図示している。
【００９８】
この図２１に示すように、上側の半導体パッケージ３０に、下側の半導体パッケージ１０の半導体チップ１２上方に配置される端子３３として、信号端子３３ａが存在している場合を想定する。この場合、半導体パッケージ１０の上に半導体パッケージ３０を実装した時には、その信号端子３３ａが、異方性導電シート１４Ｂに押圧形成される導通経路を通じて、半導体チップ１２背面に電気的に接続されてしまうようになる。
【００９９】
このように半導体チップ１２背面が信号端子３３ａに電気的に接続されたり、或いはその接続部から延在されるような配線パターン１４ｄが異方性導電シート１４Ｂに形成されたりすると、半導体チップ１２の誤動作を招いてしまう可能性がある。
【０１００】
そこで、このように半導体チップ１２上方に信号端子３３ａが存在するような場合でも、その信号端子３３ａと半導体チップ１２背面との電気的な接続を回避することのできる手法について、以下、第７及び第８の実施の形態として説明する。
【０１０１】
まず、第７の実施の形態について説明する。
図２２は第７の実施の形態に係るシートの説明図である。図２２には、シートの一例の要部断面を模式的に図示している。
【０１０２】
図２２に示すシート１４は、接着シート１４Ｃと、上記のような異方性導電シート１４Ｂとの積層構造を有している。接着シート１４Ｃには、異方性導電シート１４Ｂを接着可能で、且つ半導体パッケージ１０の半導体チップ１２及び層１３に接着可能な材料であって、絶縁性を示すものが用いられる。例えば、接着シート１４Ｃには、樹脂やゴム等の絶縁材料が用いられる。このようなシート１４が、半導体チップ１２上及び層１３上に配置され、半導体パッケージ１０が得られる。
【０１０３】
図２３及び図２４は第７の実施の形態に係る半導体装置の例を示す図である。図２３及び図２４には、シートを有する半導体パッケージ及びその上に実装される半導体パッケージの一例の要部断面を模式的に図示している。
【０１０４】
図２３に示す半導体パッケージ１０は、パッケージ基板１１上にＦＣ実装された半導体チップ１２を有しており、半導体チップ１２は、パッケージ基板１１上に配置された層１３の収容部１３ｂに収容されている。収容部１３ｂには、アンダーフィル樹脂１５が充填されている。層１３に設けられた電極１３ｃは、パッケージ基板１１の表面配線パターン１１ｃ及びビア１１ｄを通じて内部の配線（図示せず）に電気的に接続されている。
【０１０５】
上記図２２に示したようなシート１４は、接着シート１４Ｃを半導体チップ１２及び層１３側に向けて、半導体チップ１２上及び層１３上に配置されている。シート１４は、上記のような試験装置２００ａを用いた試験の際にそのプローブ２１１で開けられた開口部１４ａを有している。
【０１０６】
このようなシート１４を有する半導体パッケージ１０の上に、半導体パッケージ３０が実装され、ＰｏＰ型の半導体装置が形成される。尚、図２３には、実装される半導体パッケージ３０の２つの端子３３のみを図示している。半導体パッケージ３０は、電極１３ｃ（信号電極１３ｃａ又はＧＮＤ電極１３ｃｂ）に対応する位置に配置された端子３３（信号端子３３ａ又はＧＮＤ端子３３ｂ）と、半導体チップ１２の上方に配置された信号端子３３ａを有している。
【０１０７】
半導体パッケージ３０の実装時、電極１３ｃに対応する位置に配置された端子３３は、シート１４の開口部１４ａ付近を押圧する。そして、リフロー処理が行われると、溶融した端子３３（及び電極１３ｃ）が開口部１４ａに入り込み、これらの端子３３と電極１３ｃの間が電気的に接続されるようになる。
【０１０８】
この半導体パッケージ３０の実装時には、半導体チップ１２の上方に配置された信号端子３３ａも同様に、シート１４を押圧する。この押圧により、シート１４の異方性導電シート１４Ｂには導電フィラー１４ｃ同士の接触が生じるが、半導体チップ１２との間に絶縁性の接着シート１４Ｃが介在するため、この押圧部分での信号端子３３ａと半導体チップ１２の電気的な接続は生じない。
【０１０９】
この半導体チップ１２上方の信号端子３３ａを、下側の半導体パッケージ１０と電気的に接続する場合は、図２４に示すように、シート１４に開口部１４ａ及び配線パターン１４ｄを設ける。開口部１４ａ及び配線パターン１４ｄは、試験装置２００ａを用いた試験時に、そのプローブ２１１及び突起２３１によって形成する。配線パターン１４ｄは、半導体チップ１２上方の信号端子３３ａが配置される部分から、層１３の収容部１３ｂ外に設けられた信号電極１３ｃａに通じる開口部１４ａに至る領域に、形成する。その開口部１４ａ下の信号電極１３ｃａは、パッケージ基板１１の表面配線パターン１１ｃ及びビア１１ｄを通じて内部の信号配線（図示せず）に電気的に接続されている。開口部１４ａには、リフロー処理の際に、その下の信号電極１３ｃａが溶融して入り込み、その結果、配線パターン１４ｄと表面配線パターン１１ｃとを電気的に接続する導通部が形成される。これにより、半導体チップ１２上方の信号端子３３ａを、下側の半導体パッケージ１０（信号配線）に電気的に接続することが可能になる。
【０１１０】
配線パターン１４ｄは、シート１４の異方性導電シート１４Ｂ内に形成される。異方性導電シート１４Ｂと半導体チップ１２の間には接着シート１４Ｃが介在する。そのため、配線パターン１４ｄと半導体チップ１２背面との電気的な接続、半導体チップ１２上方の信号端子３３ａと半導体チップ１２背面との電気的な接続は生じない。
【０１１１】
このように、半導体パッケージ１０の半導体チップ１２上及び層１３上に配置するシート１４として、接着シート１４Ｃと異方性導電シート１４Ｂを積層したものを用いる。これにより、半導体チップ１２の上方に信号端子３３ａが配置される場合でも、その信号端子３３ａの直下領域における半導体チップ１２背面と信号端子３３ａとの電気的な接続を回避することが可能になる。
【０１１２】
次に、第８の実施の形態について説明する。
図２５は第８の実施の形態に係るシートの説明図である。図２５には、シートの一例の要部断面を模式的に図示している。
【０１１３】
図２５に示すシート１４は、２層の異方性導電シート１４Ｂの間に１層の接着シート１４Ｃを介在させた積層構造を有している。接着シート１４Ｃには、両面に異方性導電シート１４Ｂを接着可能な材料で、絶縁性を示す、樹脂やゴム等の絶縁材料が用いられる。このようなシート１４が、半導体チップ１２上及び層１３上に配置され、半導体パッケージ１０が形成される。
【０１１４】
図２６は第８の実施の形態に係る半導体装置の第１の例を示す図である。図２６には、シートを有する半導体パッケージ及びその上に実装される半導体パッケージの一例の要部断面を模式的に図示している。
【０１１５】
図２６に示す半導体パッケージ１０は、層１３と、その層１３内に配置された電極１３ｃを有している。このような層１３上に、上記図２５に示したようなシート１４が配置されている。尚、図２６では図示を省略するが、層１３には収容部１３ｂが設けられており、その収容部１３ｂに半導体チップ１２が収容されている。
【０１１６】
シート１４は、半導体パッケージ１０の層１３上及び半導体チップ１２上に延在配置されている。シート１４は、上記のような試験装置２００ａを用いた試験の際にそのプローブ２１１で開けられた開口部１４ａと、ガイド部２３０の突起２３１で押圧形成された配線パターン１４ｄとを有している。配線パターン１４ｄは、シート１４の上層側の異方性導電シート１４Ｂ内に形成されている。このような配線パターン１４ｄは、ガイド部２３０の突起２３１の高さを調整する、ガイド部２３０の移動量を調整する等の方法を用いて形成することが可能である。
【０１１７】
今、このような半導体パッケージ１０において、層１３に設けられた複数の電極１３ｃの中に、使用される電極１３ｃ（使用電極１３ｃｄ）と、使用されない電極１３ｃ（未使用電極１３ｃｅ）とが存在するものとする。図２６には、２つの使用電極１３ｃｄと、それらの間に配置された１つの未使用電極１３ｃｅとを例示している。２つの使用電極１３ｃｄにはそれぞれ、開口部１４ａに入り込んだ導電材料により、上側に実装される半導体パッケージ３０の端子３３が電気的に接続されている。これら２つの使用電極１３ｃｄに接続される端子３３は、同電位の端子（いずれも信号端子３３ａ或いはいずれもＧＮＤ端子３３ｂ）とする。このような２つの端子３３間のシート１４に配線パターン１４ｄが形成され、２つの端子３３（使用電極１３ｃｄ）間が電気的に接続されている。
【０１１８】
ここで、配線パターン１４ｄは、シート１４に含まれる２層の異方性導電シート１４Ｂのうち、上層側の異方性導電シート１４Ｂ内に形成され、下層側の異方性導電シート１４Ｂ内には形成されない。配線パターン１４ｄは、未使用電極１３ｃｅの上方を通して、２つの端子３３（使用電極１３ｃｄ）間を接続するように形成することができる。
【０１１９】
例えば、半導体パッケージ１０のシート１４に、単層の異方性導電シート１４Ｂを用い、その単層の異方性導電シート１４Ｂ内に同様に２つの端子３３（使用電極１３ｃｄ）間を接続する配線パターンを形成する場合を想定する。この場合、単層の異方性導電シート１４Ｂ内に、未使用電極１３ｃｅの上方を通す配線パターンを形成してしまうと、その配線パターンと未使用電極１３ｃｅとの間でショートが発生してしまう。そのため、未使用電極１３ｃｅ上を迂回するような配線パターンの形成が必要になる。
【０１２０】
これに対し、上記のように２層の異方性導電シート１４Ｂ間に接着シート１４Ｃを介在させたシート１４を用いると、未使用電極１３ｃｅの上方を通るような配線パターン１４ｄの形成も可能であり、配線の自由度を高めることができる。
【０１２１】
図２７は第８の実施の形態に係る半導体装置の第２の例を示す図である。図２７には、シートを有する半導体パッケージ及びその上に実装される半導体パッケージの一例の要部断面を模式的に図示している。
【０１２２】
図２７に示す半導体パッケージ１０は、パッケージ基板１１上にＦＣ実装された半導体チップ１２を有しており、半導体チップ１２は、パッケージ基板１１上に配置された層１３の収容部１３ｂに収容されている。収容部１３ｂには、アンダーフィル樹脂１５が充填されている。層１３に設けられた電極１３ｃは、パッケージ基板１１の表面配線パターン１１ｃ及びビア１１ｄを通じて内部の配線（図示せず）に電気的に接続されている。半導体チップ１２上及び層１３上に、上記図２５に示したようなシート１４が配置されている。このような半導体パッケージ１０の上に、半導体パッケージ３０が実装される。
【０１２３】
図２７に示すように、半導体パッケージ１０の半導体チップ１２の上方に、上側の半導体パッケージ３０の端子３３が配置されるような場合も同様に、シート１４の上層側の異方性導電シート１４Ｂ内に配線パターン１４ｄを形成する。そして、この配線パターン１４ｄを、半導体チップ１２上方の端子３３と同電位で、電極１３ｃに電気的に接続される別の端子３３の配置位置まで延在させる。２層の異方性導電シート１４Ｂ間に接着シート１４Ｃを介在させたシート１４を用いることで、半導体チップ１２背面と非接触で配線パターン１４ｄを形成することができる。
【０１２４】
図２８は第８の実施の形態に係る半導体装置の第３の例を示す図である。図２８には、シートを有する半導体パッケージ及びその上に実装される半導体パッケージの一例の要部断面を模式的に図示している。
【０１２５】
図２８に示す半導体パッケージ１０は、上層側及び下層側の双方の異方性導電シート１４Ｂに配線パターン１４ｄが形成されたシート１４を有している。このような配線パターン１４ｄは、ガイド部２３０の突起２３１の高さを調整する、ガイド部２３０の移動量を調整する等の方法を用いて形成することが可能である。
【０１２６】
この半導体パッケージ１０の上に実装される半導体パッケージ３０の信号端子３３ａは、開口部１４ａ内の導電材料、信号電極１３ｃａ、表面配線パターン１１ｃ及びビア１１ｄを通じてパッケージ基板１１内部の信号配線（図示せず）に電気的に接続されている。半導体パッケージ３０のＧＮＤ端子３３ｂも同様に、開口部１４ａ内の導電材料、信号電極１３ｃａ、表面配線パターン１１ｃ及びビア１１ｄを通じてパッケージ基板１１内部のＧＮＤ配線（図示せず）に電気的に接続されている。
【０１２７】
シート１４の上層側の異方性導電シート１４Ｂには、ＧＮＤ端子３３ｂ（ＧＮＤ電極１３ｃｂ）を、図示しない別のＧＮＤ端子に電気的に接続するための配線パターン１４ｄが形成される。シート１４の下層側の異方性導電シート１４Ｂには、半導体チップ１２背面をＧＮＤ端子３３ｂ（ＧＮＤ電極１３ｃｂ）に電気的に接続するための配線パターン１４ｄが形成される。下層側の異方性導電シート１４Ｂにこのような配線パターン１４ｄを形成することで、ＧＮＤ強化を図ることができる。
【０１２８】
図２９は第８の実施の形態に係る半導体装置の第４の例を示す図である。図２８には、シートを有する半導体パッケージ及びその上に実装される半導体パッケージの一例の要部断面を模式的に図示している。
【０１２９】
上記図２８には、ＧＮＤ端子３３ｂとＧＮＤ電極１３ｃｂが開口部１４ａ内の導電材料で電気的に接続されている場合を例示したが、ＧＮＤ電極１３ｃｂには、必ずしもＧＮＤ端子３３ｂが接続されることを要しない。半導体チップ１２上からＧＮＤ電極１３ｃｂにかけて配線パターン１４ｄを形成することで、その配線パターン１４ｄを通じて半導体チップ１２背面とＧＮＤ電極１３ｃｂとを電気的に接続することができる。
【０１３０】
尚、図２８及び図２９のように、半導体チップ１２背面に電気的に接続される配線パターン１４ｄを形成する場合には、その半導体チップ１２に、上記図９で述べたような貫通ビア１２ｂを設け、貫通ビア１２ｂと配線パターン１４ｄとを電気的に接続してもよい。これにより、より一層のＧＮＤ強化を図ることが可能になる。
【０１３１】
以上、シート１４を有する半導体パッケージ１０、及びその上に別の半導体パッケージ３０を実装したＰｏＰ型の半導体装置について説明した。
尚、半導体パッケージ１０のパッケージ基板１１には、様々な構成のものを採用することができる。パッケージ基板１１の構成を中心に、半導体装置の実施形態（第９及び第１０の実施の形態）について、図３０及び図３１を参照して更に説明する。
【０１３２】
まず、第９の実施の形態について説明する。
図３０は第９の実施の形態に係る半導体装置の一例を示す図である。図３０には、ＰｏＰ型半導体装置の一例の要部断面を模式的に図示している。
【０１３３】
図３０に示す半導体装置７０は、半導体パッケージ１０と、その上に実装された半導体パッケージ３０とを有している。半導体パッケージ１０は、上記のように、パッケージ基板１１、半導体チップ１２、層１３、シート１４、及びアンダーフィル樹脂１５を有している。
【０１３４】
この半導体パッケージ１０のパッケージ基板１１として、例えば、図３０に示すようなビルドアップ工法で形成されるものを用いる。図３０に示すパッケージ基板１１は、コア基板１１ｅを有している。コア基板１１ｅの両面には、所定形状の配線パターン１１ｆが設けられ、これら両面の配線パターン１１ｆは、コア基板１１ｅを貫通するビア１１ｇによって電気的に接続される。配線パターン１１ｆには、信号配線として機能するものと、ＧＮＤ配線として機能するものとが含まれる。このような配線パターン１１ｆが設けられたコア基板１１ｅの両面に絶縁層１１ｈが設けられ、両絶縁層１１ｈ上に表面配線パターン１１ｃ（電極パッドを含む）が設けられる。表面配線パターン１１ｃは、ビア１１ｄによってコア基板１１ｅ上の配線パターン１１ｆに電気的に接続される。表面配線パターン１１ｃが設けられた一方の絶縁層１１ｈ側（半導体チップ１２の実装面と反対の面側）には、ソルダレジスト等の絶縁膜１１ａが設けられる。その絶縁膜１１ａから部分的に露出する表面配線パターン１１ｃに、外部端子１１ｂが電気的に接続される。
【０１３５】
半導体パッケージ１０には、このような構成を有するパッケージ基板１１を用いることができる。このようなパッケージ基板１１上に、半導体チップ１２を収容する収容部１３ｂ、及び表面配線パターン１１ｃの所定部位に電気的に接続された電極１３ｃ（信号電極１３ｃａ及びＧＮＤ電極１３ｃｂ）を有する層１３が配置される。そして、収容部１３ｂのパッケージ基板１１上に半導体チップ１２がバンプ１２ａ（信号伝送用及びＧＮＤ接続用）を用いてＦＣ実装され、収容部１３ｂにアンダーフィル樹脂１５が充填される。半導体チップ１２上及び層１３上には、シート１４が延在配置される。シート１４には、上記のような導電シート１４Ａ、異方性導電シート１４Ｂ、異方性導電シート１４Ｂと接着シート１４Ｃを積層したもの、或いは２層の異方性導電シート１４Ｂ間に１層の接着シート１４Ｃを介在させたものを用いることができる。
【０１３６】
このような構成を有する半導体パッケージ１０の上に、端子３３（信号端子３３ａ及びＧＮＤ端子３３ｂ）を用いて半導体パッケージ３０が実装され、ＰｏＰ型の半導体装置７０が得られる。尚、この図３０には、信号端子３３ａがそれに対応する位置の信号電極１３ｃａに直に電気的に接続され、ＧＮＤ端子３３ｂがそれに対応する位置のＧＮＤ電極１３ｃｂにシート１４を介して電気的に接続されている場合を例示している。
【０１３７】
図３０に示したようなパッケージ基板１１を用いた半導体パッケージ１０により、上記のような効果が得られる。
次に、第１０の実施の形態について説明する。
【０１３８】
図３１は第１０の実施の形態に係る半導体装置の一例を示す図である。図３１には、ＰｏＰ型半導体装置の一例の要部断面を模式的に図示している。
図３１に示す半導体装置８０は、半導体パッケージ１０と、その上に実装された半導体パッケージ３０とを有している。半導体パッケージ１０は、上記のように、パッケージ基板１１、半導体チップ１２、層１３、シート１４、及びアンダーフィル樹脂１５を有している。
【０１３９】
この半導体パッケージ１０のパッケージ基板１１として、例えば、図３１に示すような貫通ビアを有するものを用いる。図３１に示すパッケージ基板１１は、所定形状の配線パターン１１ｆが両面に設けられたコア基板１１ｅ、そのコア基板１１ｅの両面に設けられた絶縁層１１ｈ、それら両絶縁層１１ｈ上に設けられた表面配線パターン１１ｃ（電極パッドを含む）を有する。配線パターン１１ｆには、信号配線として機能するもの（この例では半導体チップ１２の実装面側に設けられるもの）と、ＧＮＤ配線として機能するもの（この例では半導体チップ１２の実装面と反対の面側に設けられるもの）とが含まれる。パッケージ基板１１は、コア基板１１ｅ及び２層の絶縁層１１ｈを貫通する貫通ビア１１ｋを有する。貫通ビア１１ｋにより、パッケージ基板１１の両面に設けられる表面配線パターン１１ｃ間、或いはパッケージ基板１１の両面に設けられる表面配線パターン１１ｃとコア基板１１ｅ上の配線パターン１１ｆ（ＧＮＤ配線）が、電気的に接続される。表面配線パターン１１ｃが設けられた一方の絶縁層１１ｈ側（半導体チップ１２の実装面と反対の面側）に、絶縁膜１１ａが設けられ、絶縁膜１１ａから部分的に露出する表面配線パターン１１ｃに、外部端子１１ｂが電気的に接続される。
【０１４０】
半導体パッケージ１０には、このような構成を有するパッケージ基板１１を用いることができる。このようなパッケージ基板１１上に、半導体チップ１２を収容する収容部１３ｂ、及び表面配線パターン１１ｃの所定部位に電気的に接続された電極１３ｃ（信号電極１３ｃａ及びＧＮＤ電極１３ｃｂ）を有する層１３が配置される。そして、収容部１３ｂのパッケージ基板１１上に半導体チップ１２がバンプ１２ａ（信号伝送用及びＧＮＤ接続用）を用いてＦＣ実装され、収容部１３ｂにアンダーフィル樹脂１５が充填される。半導体チップ１２上及び層１３上に、シート１４が延在配置される。シート１４には、上記のような導電シート１４Ａ、異方性導電シート１４Ｂ、異方性導電シート１４Ｂと接着シート１４Ｃを積層したもの、或いは２層の異方性導電シート１４Ｂ間に１層の接着シート１４Ｃを介在させたものを用いることができる。
【０１４１】
このような構成を有する半導体パッケージ１０の上に、端子３３（信号端子３３ａ及びＧＮＤ端子３３ｂ）を用いて半導体パッケージ３０が実装され、ＰｏＰ型の半導体装置８０が得られる。尚、この図３１には、信号端子３３ａがそれに対応する位置の信号電極１３ｃａに直に電気的に接続され、ＧＮＤ端子３３ｂがそれに対応する位置のＧＮＤ電極１３ｃｂにシート１４を介して電気的に接続されている場合を例示している。
【０１４２】
図３１に示したようなパッケージ基板１１を用いた半導体パッケージ１０により、上記のような効果が得られる。
尚、図３０及び図３１には、パッケージ基板１１として、４層の配線（２層の配線パターン１１ｆ及び２層の表面配線パターン１１ｃ）を有する基板を例示したが、配線の層数はこれに限定されるものではない。
【０１４３】
また、以上述べたような半導体装置は、半導体パッケージ１０の外部端子１１ｂを用い、マザーボード等の他の回路基板に実装することができる。このように半導体装置を回路基板に実装して得られる電子装置を、第１１の実施の形態として説明する。
【０１４４】
図３２は第１１の実施の形態に係る電子装置の一例を示す図である。図３２には、電子装置の一例の要部断面を模式的に図示している。
一例として、図３２には、上記第２の実施の形態に係る半導体装置２０が、その半導体パッケージ１０に設けた外部端子１１ｂを用いて、回路基板９１に実装された電子装置９０を例示している。回路基板９１は、絶縁部と、絶縁部内に設けられた導電部（配線、ビア）とを含み、回路基板９１の表面には、内部の導電部に電気的に接続された接続パッド９１ａが設けられている。半導体装置２０の外部端子１１ｂは、回路基板９１に設けられた接続パッド９１ａに電気的に接続される。
【０１４５】
優れた熱的、電磁気的な特性を有する半導体パッケージ１０を備えた半導体装置２０を含む、高特性の電子装置９０が実現される。
尚、ここでは回路基板９１上に半導体装置２０を実装する場合を例示したが、上記の半導体装置４０，５０，６０，７０，８０等も同様に、回路基板９１上に実装し、各々電子装置を実現することが可能である。
【０１４６】
以上の説明では、半導体パッケージ１０のパッケージ基板１１上に配置される層１３の収容部１３ｂに、１つの半導体チップ１２をＦＣ実装する場合を例示したが、収容部１３ｂ内には、複数の半導体チップがＦＣ実装されてもよい。更に、収容部１３ｂには、半導体チップと共に、チップコンデンサ等の他の電子部品が実装されてもよい。また、１つ又は複数の半導体チップその他電子部品を収容するために層１３に設ける収容部１３ｂは、１つに限らず、層１３内の複数箇所に設けられてもよい。
【０１４７】
以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１）  回路基板と、
前記回路基板上にフリップチップ実装された半導体素子と、
前記回路基板上に配置され、前記半導体素子を収容する収容部を備えた層と、
前記層内に配置され、前記回路基板に電気的に接続された電極と、
前記半導体素子上及び前記層上の全面に配置され、前記電極に対応する位置に開口部を開口した導電性を有するシートと
を含むことを特徴とする半導体装置。
【０１４８】
（付記２）  回路基板と、
前記回路基板にフリップチップ実装された半導体素子と、
前記回路基板上に配置され、前記半導体素子を収容する収容部を備えた層と、
前記層内に配置され、前記回路基板に電気的に接続された電極と、
前記半導体素子上及び前記層上の全面に配置された異方性導電シートと
を含むことを特徴とする半導体装置。
【０１４９】
（付記３）  前記シートは、
絶縁部と、
前記絶縁部内に分散配置された導電粒子と
を有することを特徴とする付記２に記載の半導体装置。
【０１５０】
（付記４）  前記シートは、
前記導電粒子を含む第１シートと、
前記第１シートと前記半導体素子及び前記層との間に配置された絶縁性の第２シートと
を有することを特徴とする付記３に記載の半導体装置。
【０１５１】
（付記５）  前記シートは、前記第２シートと前記半導体素子及び前記層との間に配置され、前記導電粒子を含む第３シートを有することを特徴とする付記４に記載の半導体装置。
【０１５２】
（付記６）  前記シートは、部分的に、前記導電粒子同士が互いに接触した導通部を有することを特徴とする付記２乃至５のいずれかに記載の半導体装置。
（付記７）  前記シートは、前記電極に通じる開口部を有することを特徴とする付記２乃至６のいずれかに記載の半導体装置。
【０１５３】
（付記８）  前記シートは、前記導電粒子同士が前記シート面方向に接触して配線を形成していることを特徴とする付記６に記載の半導体装置。
（付記９）  前記半導体素子は、前記半導体素子を貫通する貫通ビアを有し、
前記シートは、前記貫通ビアと接触する
ことを特徴とする付記１乃至８のいずれかに記載の半導体装置。
【０１５４】
（付記１０）  前記収容部を充填する樹脂層を含むことを特徴とする付記１乃至９のいずれかに記載の半導体装置。
（付記１１）  付記１乃至１０のいずれかに記載の半導体装置、及び、
前記電極と電気的に接続されたバンプと、前記シートの上面との間に間隙を設けて配置された回路基板と、前記回路基板上に実装された半導体素子とを有する半導体装置を含むことを特徴とする半導体パッケージ。
【０１５５】
（付記１２）  前記バンプは、前記シートによって前記電極と電気的に接続されることを特徴とする付記１１に記載の半導体パッケージ。
（付記１３）  回路基板上に、半導体素子をフリップチップ実装すると共に、前記半導体素子を収容する収容部を備えた層を配置する工程と、
前記層内に、前記回路基板に電気的に接続される電極を配置する工程と、
前記半導体素子上から前記層上の全面に、開口がありかつ導電性を有するシートを前記開口と前記電極の位置を合わせて配置する工程と
を含む
ことを特徴とする半導体装置の製造方法。
【０１５６】
（付記１４）  回路基板上に、半導体素子をフリップチップ実装すると共に、前記半導体素子を収容する収容部を備えた層を配置する工程と、
前記層内に、前記回路基板に電気的に接続される電極を配置する工程と、
前記半導体素子上及び前記層上の全面に、異方性導電シートを配置する工程と
を含む
ことを特徴とする半導体装置の製造方法。
【０１５７】
（付記１５）  前記シートは、
絶縁部と、
前記絶縁部内に分散配置された導電粒子と
を有することを特徴とする付記１４に記載の半導体装置の製造方法。
【０１５８】
（付記１６）  前記シートを配置する工程後、前記シートに、前記シートを部分的に押圧して前記導電粒子同士を互いに接触させた導通部を設ける工程を更に含むことを特徴とする付記１５に記載の半導体装置の製造方法。
【０１５９】
（付記１７）  前記シートを配置する工程後、前記シートに、前記電極に通じる開口部を設ける工程を更に含むことを特徴とする付記１５又は１６に記載の半導体装置の製造方法。
【０１６０】
（付記１８）  前記シートを配置する工程後、プローブと押圧部とを備える部材を前記シートに押圧する工程を更に含み、
前記部材を前記シートに押圧する工程は、前記プローブを、前記シートを貫通させて前記電極に接触させることによって、前記シートに開口部を設けると共に、前記押圧部で前記シートを部分的に押圧することによって、前記シートに前記導電粒子同士を互いに接触させた導通部を設ける工程を含む
ことを特徴とする付記１５に記載の半導体装置の製造方法。
【０１６１】
（付記１９）  前記シートを配置する工程後、
前記半導体素子及び前記層の上方に、バンプを有する半導体パッケージを配置する工程と、
前記バンプを前記電極と電気的に接続する工程と
を更に含むことを特徴とする付記１３乃至１８のいずれかに記載の半導体装置の製造方法。
【符号の説明】
【０１６２】
１０  半導体パッケージ
１１  パッケージ基板
１１ａ  絶縁膜
１１ｂ  外部端子
１１ｃ  表面配線パターン
１１ｃｃ  電極パッド
１１ｄ  ビア
１１ｅ  コア基板
１１ｆ  配線パターン
１１ｇ  ビア
１１ｈ  絶縁層
１１ｋ  貫通ビア
１２  半導体チップ
１２ａ  バンプ
１２ｂ  貫通ビア
１３  層
１３ａ  絶縁層
１３ｂ  収容部
１３ｃ  電極
１３ｃａ  信号電極
１３ｃｂ  ＧＮＤ電極
１３ｃｄ  使用電極
１３ｃｅ  未使用電極
１３ｄ  貫通孔
１４  シート
１４Ａ  導電シート
１４Ｂ  異方性導電シート
１４Ｃ  接着シート
１４ａ  開口部
１４ｂ  絶縁部
１４ｃ  導電フィラー
１４ｄ  配線パターン
１５  アンダーフィル樹脂
２０，４０，５０，６０，７０，８０  半導体装置
２１  ギャップ
３０  半導体パッケージ
３１  パッケージ基板
３２  封止部
３３  端子
３３ａ  信号端子
３３ｂ  ＧＮＤ端子
９０  電子装置
９１  回路基板
９１ａ  接続パッド
１１０  段差
１１０ａ，１１０ｂ  空隙
１１１ａ  絶縁膜
１１１ｂ  端子
１１１ｃ  ランド部
２００，２００ａ  試験装置
２１０  ソケット
２１１  プローブ
２２０  制御部
２３０  ガイド部
２３１  突起
【図１】
0005987358.tif 000002
【図２】
0005987358.tif 000003
【図３】
0005987358.tif 000004
【図４】
0005987358.tif 000005
【図５】
0005987358.tif 000006
【図６】
0005987358.tif 000007
【図７】
0005987358.tif 000008
【図８】
0005987358.tif 000009
【図９】
0005987358.tif 000010
【図１０】
0005987358.tif 000011
【図１１】
0005987358.tif 000012
【図１２】
0005987358.tif 000013
【図１３】
0005987358.tif 000014
【図１４】
0005987358.tif 000015
【図１５】
0005987358.tif 000016
【図１６】
0005987358.tif 000017
【図１７】
0005987358.tif 000018
【図１８】
0005987358.tif 000019
【図１９】
0005987358.tif 000020
【図２０】
0005987358.tif 000021
【図２１】
0005987358.tif 000022
【図２２】
0005987358.tif 000023
【図２３】
0005987358.tif 000024
【図２４】
0005987358.tif 000025
【図２５】
0005987358.tif 000026
【図２６】
0005987358.tif 000027
【図２７】
0005987358.tif 000028
【図２８】
0005987358.tif 000029
【図２９】
0005987358.tif 000030
【図３０】
0005987358.tif 000031
【図３１】
0005987358.tif 000032
【図３２】
0005987358.tif 000033