【手続補正書】
【提出日】平成23年4月28日(2011.4.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のフラッシュメモリチャンネルのフラッシュチップ組を制御用パラレルフフラッシュメモリ制御装置において、
データの伝送を制御する伝送コントローラーと、
チャンネル毎に一つの命令解析ユニットに対応する複数の命令解析ユニットと、
チャンネル毎に一つのフラッシュメモリ制御ユニットに対応する複数のフラッシュメモリ制御ユニットと、
を備え、
前記複数の命令解析ユニットは、各チャンネルのフラッシュメモリ制御命令を受信し解析して、対応するフラッシュメモリ制御ユニットに送信し、
前記複数のフラッシュメモリ制御ユニットには、一つのチャンネルに対応するフラッシュメモリ制御ユニットが対応的な命令解析ユニットからのフラッシュメモリ制御命令を受信して当該チャンネルのフラッシュチップ組に送信することで、フラッシュチップ組が列で並列操作を実行するよう制御し、フラッシュチップ組の状態情報をチャンネルの命令解析ユニットにフィードバックする
ことを特徴とするパラレルフフラッシュメモリ制御装置。
【請求項２】
前記命令解析ユニットには複数の命令キューを含み、前記チャンネルに対応する一つの命令解析ユニットの命令キュー毎に記憶したフラッシュメモリ制御命令はそれぞれチャンネル内の一つのフラッシュ列に対応している
ことを特徴とする請求項１に記載のパラレルフフラッシュメモリ制御装置。
【請求項３】
前記各命令解析ユニットは互いに独立的かつ並列的にフラッシュメモリ制御命令を送信し、各命令解析ユニットは設定の列順番とチャンネル内のフラッシュ列の状態情報によって、各フレッシュ列に対する命令キュー中のフラッシュメモリ制御命令をフラッシュメモリ制御ユニットに送信する
ことを特徴とする請求項２に記載のパラレルフフラッシュメモリ制御装置。
【請求項４】
前記フラッシュメモリ制御ユニットはフラッシュメモリ制御命令をシリアルにフラッシュ列に送信する
ことを特徴とする請求項１に記載のパラレルフフラッシュメモリ制御装置。
【請求項５】
前記フラッシュ列のフラッシュチップを複数の層に分け、同列の複数層のフラッシュチップはシリアルに制御命令を実行する
ことを特徴とする請求項１に記載のパラレルフフラッシュメモリ制御装置。
【請求項６】
請求項１〜５の何れか１項に記載のパラレルフフラッシュメモリ制御装置を含むことを特徴とするチップ。
【請求項７】
パラレルフラッシュメモリ制御方法であって、
主制御ユニットは各チャンネルへの制御信号をチャンネルの命令解析ユニットに送信し、命令解析ユニットは制御信号を各チャンネル内の各フラッシュ列への制御命令に解析し、設定の仲裁規則に基づいて各フラッシュ列への制御命令の送信順番を決めて制御命令をフラッシュメモリ制御ユニットに送信する第１ステップと、
フラッシュメモリ制御ユニットは命令解析ユニットから送信されたフラッシュメモリ制御命令を受信し、チャンネル内のフラッシュメモリを列で対応的な制御命令を実行するよう制御する第２ステップと、
フラッシュメモリチップは伝送コントローラーによりデータのインタラクションを行う第３ステップと、を含む
ことを特徴とするパラレルフラッシュメモリ制御方法。
【請求項８】
前記第２ステップでは、フラッシュメモリ制御ユニットはフラッシュメモリ制御命令をフラッシュ列にシリアルに送信する
ことを特徴とする請求項７に記載のパラレルフラッシュメモリ制御方法。
【請求項９】
前記第１ステップにおいて命令解析ユニットが制御命令を送信するでは、設定の列順番とチャンネル内のフラッシュ列の状態のフィードバック情報によって、フラッシュメモリ制御ユニットに各フラッシュ列の命令キューを送信する
ことを特徴とする請求項７又は請求項８に記載のパラレルフラッシュメモリ制御方法。
【請求項１０】
フラッシュメモリアレイの制御方法であって、
フラッシュメモリアレイはチャンネル・列・層に従って構成し、各チャンネルのフラッシュチップは互いに独立的かつ並列的に命令操作を実行し、各チャンネル内のフラッシュ列はシリアルに命令を受信し、並列的に命令操作を実行し、同じフラッシュ列中の異なる層のフラッシュチップはシリアルに命令操作を実行する
ことを特徴とするフラッシュメモリアレイの制御方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の詳細な説明
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はパラレルフラッシュメモリ制御装置、チップ及びその制御方法に関し、より詳細には、フラッシュメモリをチャンネル及び列で構成した二次元（２Ｄ）的なパラレルフラッシュメモリ制御装置、チップ及びその制御方法に関する。
【背景技術】
【０００２】
ＰＣ技術の発展に伴い、ユーザの記憶装置への要求も高まり、それには、容量、機能、速度だけでなく、電力消費、外形、寸法、外部環境適応性及び特別環境対応性等も含まれている。現在汎用されている記憶装置は記憶媒体によってフラッシュメモリ装置とハードディスク装置との二種類がある。この二種類については、ハードディスクは値段が低いため、かなり広く利用され、市場シェアはフラッシュメモリ装置より高いが、それ自体にはいくつかの欠点があり、より広範囲に利用できず、フラッシュメモリ装置がその優位性によってハードディスクの応用分野の一部を占めるようになってきた。フラッシュメモリ装置の長所は、まずランダムリード・ライト速度が速く、また機械制御ではなく全てチップの操作によるため、データの安定性が優れ、電力消費も低く、さらにまた、データの記憶装置ユニットはフラッシュチップであるため、環境適応性が高く、温度、圧力、湿度、空気の清浄度等の影響は、あまり受けないので、広範囲で適用できる。ハードディスクの場合は、内部は機械構造であるため、電力消費が高くて、外形は大きく、稼動中はノイズがあり、環境への要求も比較的高い。それとともに、機械構造のため、ランダムリード・ライト速度の速度が低い。故に、一部の利用分野で次第に市場要求を満たせなくなって、例えばノートパソコンには、電力消費が高い、耐震性が弱い、及び外形が大きい等の原因でますますこれらのパソコンに適用できなくなってきた。また、機能に厳しい要求のある場合、ハードディスクは機械構造のため、かなり機能が制限されるが、これらの環境では、フラッシュメモリがその優位性を表現する。一方、フラッシュチップ自身の特徴により、フラッシュメモリの使用範囲の拡大が制限される。これらの制限は主に、フラッシュメモリ装置のインターフェースのリード・ライト速度を大幅に増加することができないことで、そのため、大容量記憶装置分野、特に装置に対するアクセス速度への要求が高い環境において制限されている。故に、フラッシュメモリ装置のインターフェースでのリード・ライト速度を高めることがフラッシュメモリ装置の使用範囲を広げるポイントである。
【０００３】
目下、汎用されているフラッシュチップのインターフェースのリード・ライト速度は、平均１０ＭＢｐｓ或いは数十ＭＢｐｓであるが、記憶装置に常用されるインターフェースとしてのＰＡＴＡとＳＡＴＡの速度はこれよりはるかに高く、平均１００ＭＢｐｓ以上に達する。即ち、フラッシュチップのインターフェースのリード・ライト速度は装置インターフェースのリード・ライト速度よりかなり低いため、フラッシュチップのインターフェースのリード・ライト速度は記憶装置のボトルネックであり、フラッシュチップと内部制御装置の間のインターフェースの速度を効率的に高めることはフラッシュメモリ装置の開発に最も重要なことであると考えられる。
【０００４】
また、マルチチャンネルフラッシュプロセッサーが市販されている。中国特許「マルチチャンネルフラッシュ伝送コントローラー、チップ及び記憶装置」（特許公開番号：CN 1790308A）は、マルチチャンネルの制御の考えを述べたが、当該特許では本格的なマルチチャンネルのパラレル稼動が実現できず、各チャンネルの制御信号線の多重化、及び独立した複数のデータラインによりデータの帯域幅を広げる目的を達するようにデザインされたため、下記のような欠点がある。フラッシュメモリのフィードバック信号線は多重されるため、あるフラッシュチップが操作を完了していなければ、全ての組は新たな操作ができず、装置の効率が低くなる。また、データを操作する場合、複数のチャンネルを同時に実行する必要があるので、データ操作において同時に四つのチャンネルでは足りない場合が頻繁に現れ、サイズの小さいファイルを頻繁に使用する場合はフラッシュメモリのスペースと使用寿命を無駄に消費することがよくある。故に、この方法はフラッシュチップのタイミングをある程度改善できるが、効率はわりあい低く、データの伝送速度はＰＡＴＡとＳＡＴＡよりやはりはるかに低い。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、フラッシュチップのリード・ライト場合のボトルネックを解決することである。
【課題を解決するための手段】
【０００６】
本発明は、パラレルフラッシュメモリ制御装置及び制御手段を提供する。フラッシュチャンネルの並列及びフラッシュ列の並列との二次元的なパラレル制御方式により、記憶装置のリード・ライト速度を有効的に高めることができる。
【０００７】
本発明の一実施の形態は、
データの伝送を制御する伝送コントローラーと、
チャンネル毎に一つの命令解析ユニットに対応する複数の命令解析ユニットと、
チャンネル毎に一つのフラッシュメモリ制御ユニットに対応する複数のフラッシュメモリ制御ユニットとを備え、
前記複数の命令解析ユニットは、各チャンネルのフラッシュメモリ制御命令を受信し解析して、対応するフラッシュメモリ制御ユニットに送信し、
前記複数のフラッシュメモリ制御ユニットには、一つのチャンネルに対応するフラッシュメモリ制御ユニットが対応的な命令解析ユニットからのフラッシュメモリ制御命令を受信して当該チャンネルのフラッシュチップ組に送信することで、フラッシュチップ組が列で並列操作を実行するよう制御し、フラッシュチップ組の状態情報をチャンネルの命令解析ユニットにフィードバックする
パラレルフラッシュメモリ制御装置を提供する。
【０００８】
前記命令解析ユニットには複数の命令キューを含み、前記チャンネルに対応する一つの命令解析ユニットの命令キュー毎に記憶したフラッシュメモリ制御命令はそれぞれチャンネル内の一つのフラッシュ列に対応していることも良い。
【０００９】
前記各命令解析ユニットは互いに独立的かつ並列的にフラッシュメモリ制御命令を送信し、各命令解析ユニットは設定の列順番とチャンネルのフラッシュ列の状態情報によって、各フラッシュ列に対する命令キュー中のフラッシュメモリ制御命令をフラッシュメモリ制御ユニットに送信することも良い。
【００１０】
前記フラッシュメモリ制御ユニットは、フラッシュメモリ制御命令をシリアルにフラッシュ列に送信することも良い。
【００１１】
前記フラッシュ列のフラッシュチップを複数の層に分け、同列の複数層のフラッシュチップはシリアルに制御命令を実行することも良い。
【００１２】
本発明の別の実施の形態は、上記パラレルフラッシュメモリ制御装置の機能を含むチップを提供する。
【００１３】
本発明の更なる別の実施の形態は、パラレルフラッシュメモリ制御方法を提供し、該方法は、
主制御ユニットは各チャンネルへの制御信号をチャンネルに対応する命令解析ユニットに送信し、命令解析ユニットは制御信号をチャンネルの各フラッシュ列への制御命令に解析し、設定の仲裁規則に基づいて各フラッシュ列への制御命令の送信順番を決めて制御命令をフラッシュメモリ制御ユニットに送信する第１ステップと、
フラッシュメモリ制御ユニットは命令解析ユニットが送信したフラッシュメモリ制御命令を受信し、チャンネル内のフラッシュメモリチップが列で対応的な制御命令を並列的に実行するよう制御する第２ステップと、
フラッシュメモリチップは伝送コントローラーによりデータのインタラクションを行う第３ステップと、を含む。
【００１４】
前記第２ステップでは、フラッシュメモリ制御ユニットがフラッシュメモリ制御命令を各フラッシュ列にシリアルに送信することも良い。
【００１５】
前記第１ステップの命令解析ユニットの制御命令を送信するでは、設定した列順番とチャンネルのフラッシュ列の状態のフィードバック情報によって、フラッシュメモリ制御ユニットに各フラッシュ列の命令キューを送信することも良い。
【００１６】
本発明の更なる別の実施の形態は、フラッシュメモリアレイ制御方法を提供し、該方法では、フラッシュメモリアレイはチャンネル・列・層に従って構成され、各チャンネルのフラッシュはお互いに独立的かつ並列的に命令を実行し、各チャンネル中のフラッシュ列はシリアルに命令を受信し、並列的に命令を実行する。同じフラッシュ列の中の異なる層のフラッシュチップはシリアルに命令を実行する。
【発明の効果】
【００１７】
本発明のパラレルフラッシュメモリ制御装置、チップ及びその制御方法の長所は、二重レベルのパラレル処理を実現し、つまり、複数のチャンネルがパラレル処理を行う上に、各チャンネル内の複数の列もパラレル処理ができることである。各フラッシュメモリ制御ユニットは各チャンネル内の異なる列のフラッシュチップにパイプライン制御命令を送信し、各チャンネルの異なる列においてのフラッシュチップはパイプライン命令を受信してパラレル操作が実現できる。このメリットは、操作全体で占めるフラッシュチップ命令の解析及び送信時間は極めて短く、操作時間は主にフラッシュ内部のデータコピー及びイレース等の操作に集中し、このパイプライン式の操作ではチャンネル内の命令を受信した異なるフラッシュチップが同時にこれらの操作を実行し、各チャンネルのフラッシュチップのデータバスの帯域幅は著しく高められるようになることである。また、本発明は各フラッシュ列をフラッシュ層に分け、同じフラッシュ列の異なる層のフラッシュチップに対してシリアル処理を行い、フラッシュメモリの記憶スペースをより増加できる。四つのチャンネル四列の場合１６のフラッシュチップになることを例とし、本発明を利用した場合、理論上では記憶装置のデータ伝送速度が１６０ＭＢｐｓ前後にも達し、装置インターフェースのデータ伝送速度に対する実際のテストにより、読取り操作は１１０ＭＢｐｓ以上及び書込み操作は１００ＭＢｐｓ以上に達し、現有のフラッシュメモリ装置と比べて、リード・ライト速度は何倍増もできる。
【図面の簡単な説明】
【００１８】
【図１】本発明のパラレルフラッシュメモリ制御装置を備えた記憶装置の概略構成図である。
【図２】本発明の一好ましい実施形態によるパラレルフラッシュメモリ制御装置の構成図。
【図３】本発明のチャンネルＣｎ内の各フラッシュ列のイレース動作のタイミングチャートである。
【図４】本発明の一好ましい実施の形態によるフラッシュメモリチップの配列分布の概略図である。
【発明を実施するための形態】
【００１９】
以下、本発明を、具体的な実施の形態を用いて、図面を参照しながら詳細に説明する。
【００２０】
図１は本発明のパラレルフラッシュメモリ制御装置を備えたフラッシュメモリ装置の基本構成の概略図である。１０１はホストシステムで、通常はコンピュータシステムである。１０２はメモリ装置とホストシステムのインターフェースで、本発明はＰＡＴＡインターフェースを例とする。１１０はメモリ装置インターフェースを含めたフラッシュメモリ装置である。１１１はインターフェース制御装置で、ホストとフラッシュメモリ装置の命令とデータのインタラクションを行い、本発明ではＰＡＴＡインターフェース制御装置でも良く、インターフェース制御装置は一組のデータバスによりｂｕｆｆｅｒ（データバッファ）と接続し、一組の制御信号バスによりＭＣＵと接続する。１１２はフラッシュメモリ装置主制御ユニットＭＣＵであり、ホストからの命令を受信し、ホスト命令に従ってフラッシュメモリ制御モジュールの操作を制御する。１１３はフラッシュメモリ装置のデバイスバッファであり、主にホストから記憶媒体の間のデータ伝送のバッファとし、及びフラッシュメモリ装置操作中のフラッシュメモリ装置のシステム情報を保存する。１１４は、本発明の実施形態におけるパラレルフラッシュメモリ制御装置である。１１５は、本発明のメモリ装置の情報記憶媒体とするフラッシュ媒体であり、フラッシュチップ、フラッシュチップアレイ或いはフラッシュカードのいずれでも構わない。本実施形態におけるフラッシュ媒体はチャンネルと列に従って二次元的に構成される。
【００２１】
図２は本発明のパラレルフラッシュメモリ制御装置チップの内部構成の概略図である。２０１は本発明の実施形態におけるパラレルフラッシュメモリ制御装置である。メモリ装置主制御ユニットＭＣＵ１１２はフラッシュメモリ制御装置のチップ内制御バス２０２、２０３に介して伝送コントローラー２０５、複数の命令解析ユニット２１１にフラッシュメモリ制御命令を送信する。２０４はＭＣＵと伝送コントローラー２０５の間に信号のインタラクションを示し、信号が伝送コントローラーへの制御信号及び伝送制御の状態とエラー・インターラプション等のフィードバック情報を含む。伝送コントローラー２０５はデバイスバッファと操作するフラッシュチップとの間のデータ伝送を制御する。２０６は伝送コントローラー２０５とデバイスバッファの間の信号とデータのインタラクションを示し、信号がデバイスバッファに対する伝送コントローラーの制御及びデバイスバッファの状態とエラー・インターラプション等のフィードバック情報を含み、データが伝送コントローラーとデバイスバッファの間に伝送したデータを含む。メモリ装置は読取り操作する場合、伝送コントローラーがデータを外部のデバイスバッファに送信し、メモリ装置書込み操作する場合、伝送コントローラーがデータを外部のデバイスバッファから読取ってからフラッシュ媒体に送信する。複数の命令解析ユニット２１１は数組の信号線２１０によりチップ内の制御バス２０３との信号インタラクションを行う。信号インタラクションはＭＣＵが各命令解析ユニット２１１へ制御信号を送信する及び各命令解析ユニット２１１がＭＣＵへ信号をフィードバックすることが含まれる。各命令解析ユニットは命令２１０に対して解析及び仲裁を行い、フラッシュメモリ制御ユニット２１３からフィードバックした記憶媒体の状態により、フラッシュメモリアレイへの操作命令を列に従って順番に制御ユニットに送信すると同時に、制御ユニット２１３もフラッシュメモリアレイの状態とエラー・インターラプション等のフィードバック信号を命令解析ユニットに送信する。本実施形態におけるフラッシュメモリアレイには四つのチャンネルがあり、図に示すように、四つの命令解析ユニット２１１及び四つの制御ユニット２１３があり、２１４は命令解析ユニットにより作成された制御ユニット２１３への命令操作及びフラッシュメモリアレイの状態とインターラプション等のフィードバック信号である。２１３はフラッシュメモリ制御ユニットで、主に仲裁されたフラッシュメモリ制御命令をフラッシュチップの操作信号に解析してから対応の位置にあるフラッシュチップに送信し、かつ制御ユニット自身及びフラッシュメモリアレイの状態及びインターラプション等の信号を命令解析ユニットにフィードバックする。２１４はフラッシュメモリ制御ユニットからフラッシュチップへの制御信号であり、各チャンネル内のフラッシュメモリ制御ユニットは順番に命令を該当列と該当層のフラッシュチップへシリアルに送信し、かつ該当するチャンネル内フラッシュチップの状態及びエラー・インターラプション等のフィードバック信号を命令解析ユニットに送信する。２１５は各チャンネル内のフラッシュチップ組のデータ伝送バスであり、各フラッシュチップはこれにより設備データバッファとのデータ伝送を行う。２０９は記憶媒体であり、メモリ装置全体のデータ記憶センター及びチップを制御する端末であり、本実施形態の場合はフラッシュメモリアレイである。
【００２２】
図３において、フラッシュチャンネルＣｎ（ｎ＝０、１、２、３）はイレース（Erase）操作を実行する際のタイミングチャートである。ｔｃはフラッシュメモリ制御装置がフラッシュチップへ命令を送信する所要期間で、ｔｄはフラッシュチップがイレース命令を実行する所要期間で、ｔｈはバスが該当イレース操作を実行する所要期間である。図に示すように、命令キュー組は命令解析ユニット及びフラッシュメモリ制御ユニットを時分割多重で利用しチャンネル内のフラッシュチップにパイプライン命令を送信する。フラッシュチップの操作については、イレース或いは書込み或いは読取り等の命令に関わらず、命令のインタラクション時間は極めて短く、フラッシュチップの内部操作は大部分の時間を使うため、ＭＣＵからすると、同じ時間内にＣｎチャンネル内の四つのフラッシュチップが同時にイレース操作を行い、このようなパイプライン式の操作効果は並列的に行うことである。
【００２３】
図４に示すフラッシュチップはチャンネル（Channel）、列（Row）、層（Layer）との三つのレベルに分けられ、本実施形態は四チャンネル四列四層のフラッシュチップ配列である。全てのフラッシュメモリ制御装置がそれぞれ一つのフラッシュチャンネル内の複数のフラッシュチップへの制御に対応する。フラッシュメモリ制御ユニットはそれに対応するチャンネル内の各フラッシュ列を並列的に制御し、同じフラッシュ列の異なる層のフラッシュチップをシリアルに制御する。つまり、一回に操作されるフラッシュチップに対して、一つのチャンネルでは異なる列は同時に操作ができるが、あるチャンネルのある列だけでは一つの該当層しか稼動できない、即ち、いずれの操作期間にも同チャンネルで同列の異なる層のフラッシュチップを同時に操作する可能性はない。本実施形態ではメモリ装置のインターフェース・プロトコルの帯域幅及びフラッシュチップ配列のインターフェース帯域幅を総合考慮した上で、メモリ装置に広く使われるＰＡＴＡインターフェースを利用し、フラッシュメモリアレイは四つのチャンネル四列つまり１６個のフラッシュチップを利用する。理論上ではこの記憶装置のデータ伝送速度が１６０ＭＢｐｓ前後も達し、装置インターフェースのデータ伝送速度に対する実際のテストにより、読取り操作は１１０ＭＢｐｓ以上及び書込み操作は１００ＭＢｐｓ以上に達し、現有のフラッシュメモリ装置と比べて、アクセス速度は何倍増もでき、フラッシュチップを利用する場合の高速及び大容量の記憶装置のボトルネックを有効的に解決できる。
【００２４】
上記の実施形態では四つのチャンネル四列のフラッシュメモリアレイを例として本発明を説明したが、ほかに、本発明のフラッシュメモリアレイはｎチャンネルｍ列に拡張しても良い。ｎは２、４、８…、ｍは１、２、４等で、多数のフラッシュメモリアレイ組合せができ、同時にフラッシュ設備の容量を拡大するよう列毎にいくつの層を増加することができ、類似した変化は本発明の主導的な考えのもとである上に、技術者にとっても顕然なことである。また、本発明の二次元パラレル制御装置は例えばＡＳＩＣ、ＣＰＬＤ或いはＦＰＧＡ等のチップにより実現できる。このため、上記に説明した本発明は多様な変化ができ、これらの変化は本発明の主要思想と適用範囲から離脱せず、関連する技術者にとっても顕然的な変化のため、全て本発明の範囲に属する。