(57)【特許請求の範囲】
【請求項１】
第１導電型のドレイン層と、
前記ドレイン層上に位置するシリコン層と、
前記シリコン層に形成された第２導電型のベース層と、
前記ベース層に形成されている複数の凹部と、
前記複数の凹部それぞれの内壁に形成されたゲート絶縁膜と、
前記複数の凹部それぞれに埋め込まれたゲート電極と、
前記ベース層に、前記ベース層よりも浅く形成され、第１導電型の複数のソース層と、
第２導電型であり、底部が前記ベース層に接続しており、かつ前記ベース層よりも高濃度である複数の第２導電型高濃度層と、
を備え、
前記複数の凹部は、第１側面及び前記第１側面とは反対側の第２側面を有する第１凹部と、第３側面及び前記第３側面とは反対側の第４側面を有する第２凹部と、を含み、
前記複数のソース層は、第１ソース層と、第２ソース層と、を含み、
前記複数の第２導電型高濃度層は、第１の第２導電型高濃度層と、第２の第２導電型高濃度層と、を含み、
前記第１凹部の前記第１側面は、前記第１の第２導電型高濃度層に面しており、
前記第１凹部の前記第２側面は、前記第１ソース層に面しており、
前記第２凹部の前記第３側面は、前記第２の第２導電型高濃度層に面しており、
前記第２凹部の前記第４側面は、前記第２ソース層に面しており、
前記第１凹部と前記第２凹部は、第１方向に沿って並んでおり、
前記第１ソース層と前記第２の第２導電型高濃度層は、前記第１凹部と前記第２凹部の間において前記第１方向に沿って隣接して並んでいる半導体装置。
【請求項２】
半導体基板と、
前記半導体基板に形成され、前記半導体基板の裏面側に位置する第１導電型のドレイン層と、
前記半導体基板に形成され、前記ドレイン層上に位置する第２導電型のベース層と、
前記ベース層に形成されている凹部と、
前記凹部の内壁に形成されたゲート絶縁膜と、
前記凹部に埋め込まれたゲート電極と、
前記ベース層に、前記ベース層よりも浅く形成され、第１導電型の複数のソース層と、
第２導電型であり、底部が前記ベース層に接続しており、かつ前記ベース層よりも高濃度である複数の第２導電型高濃度層と、
ソース電極と、
を備え、
前記凹部は、第１側面及び前記第１側面とは反対側の第２側面を有し、
前記複数のソース層は、第１ソース層と、第２ソース層と、を含み、
前記複数の第２導電型高濃度層は、第１の第２導電型高濃度層と、第２の第２導電型高濃度層と、を含み、
前記凹部の前記第１側面は、前記第１ソース層及び前記第１の第２導電型高濃度層に面しており、
前記凹部の前記第２側面は、前記第２ソース層及び前記第２の第２導電型高濃度層に面しており、
前記第１ソース層と前記第２ソース層は、第１方向に沿って並んでおり、
前記第１の第２導電型高濃度層と前記第２の第２導電型高濃度層は、前記第１方向に沿って並んでおり、
前記第１ソース層と前記第１の第２導電型高濃度層は、前記第１方向に直交する第２方向に沿って並んでおり、
前記第２ソース層と前記第２の第２導電型高濃度層は、前記第２方向に沿って並んでおり、
前記第１ソース層は前記ソース電極に接続しており、
前記第２ソース層は前記ソース電極に接続しておらず、
前記第１の第２導電型高濃度層は前記ソース電極に接続しており、
前記第２の第２導電型高濃度層は前記ソース電極に接続している半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記凹部の中心の間隔は０．８μｍ以上４．５μｍ以下である半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記ベース層と前記ドレイン層の間に位置し、第１導電型であり、かつ前記ドレイン層よりも低濃度である第１導電型低濃度層を備え、
前記ベース層の不純物濃度は、５×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１７ａｔｏｍｓ／ｃｍ３以下であり、
前記第１導電型低濃度層の比抵抗は０．４Ω・ｃｍ以上１．０Ω・ｃｍ以下である半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記凹部の幅は０．２μｍ以上０．７μｍ以下である半導体装置。
【請求項６】
請求項１に記載の半導体装置において、前記凹部の側面の下部に位置する前記ゲート絶縁膜は、前記側面の上部に位置する前記ゲート絶縁膜よりも厚い半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、縦型のトランジスタを有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置の一つに、縦型のトランジスタを有するものがある。縦型のトランジスタは、例えば大電流を制御する素子に用いられている。縦型のトランジスタには、トレンチゲート構造を有するものがある。このようなトレンチゲート構造を有するトランジスタは、例えば特許文献１，２に示すように、ドレインとなるｎ層の上に、チャネル層となるｐ層を形成し、さらにｐ層の表層に、ソースとなるｎ層を形成した構造を有している。トレンチ構造のゲート電極は、ｐ層からｎ層に向けて延伸している。そしてゲート電極の下端は、ｎ層に入り込んでいる。
【０００３】
また特許文献１，２において、ソースとなるｎ層は、トレンチゲートの一方の側面側のみに設けられている。トレンチゲートの他方側の側面には、ｐ−領域が、ｐウェルよりも深く形成されている。ｐ−領域は、ドレイン領域の抵抗を下げ、かつトランジスタの耐圧を確保するために設けられている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−３５３８０５号公報
【特許文献２】特表２００４−５１３５１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
縦型のトランジスタの性能の指標の一つに、ドレインのオン抵抗が低いことがある。ドレイン抵抗を低くするためには、ゲートを密集させてチャネル密度を上げることが好ましい。一方で、縦型のトランジスタの性能の指標には、Ｖｄ−Ｉｄ特性を示すグラフにおいてＳＯＡ（Safe Operating Area：安全動作領域）（図１９参照）が広いこともある。ＳＯＡは、半導体装置が熱暴走を起こさずに使用できる領域である。しかし、ゲートを密集させると、ＳＯＡが狭くなってしまう。このように、ドレイン抵抗を低くしつつ、ＳＯＡを確保することは難しかった。
その他の課題と新規な特徴は、本発明書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、半導体基板には複数の凹部が形成されている。凹部の側面にはゲート絶縁膜が形成されている。ゲート電極は凹部に埋め込まれている。第２導電型のベース層には、第１導電型のソース層及び第２導電型高濃度層が形成されている。第２導電型高濃度層は、ベース層よりも不純物濃度が高い。そして、平面視において、凹部、ソース層、及び第２導電型高濃度層が繰り返しこの順に配置されており、かつ凹部の一方の側面はソース層に面しており、かつ凹部の他方の側面は第２導電型高濃度層に面している。
【０００７】
また他の一実施形態によれば、上記した凹部の２つの側面のそれぞれは、互いに異なるソース層に面している。そして、一方の側面に面しているソース層はソース電極に接続しており、他方の側面に面しているソース層はソース電極に接続していない。
【発明の効果】
【０００８】
前記一実施の形態によれば、ドレイン抵抗を低くしつつ、ＳＯＡを確保することができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体装置の構成を示す断面図である。
【図２】半導体装置の平面図である。
【図３】比較例に係る半導体装置において、ドレインからソースに向けて流れる電流の経路を示す図である。
【図４】実施形態に係る半導体装置において、ドレインからソースに向けて流れる電流の経路を示す図である。
【図５】実施形態に係る縦型トランジスタと、図３に示す構造の縦型トランジスタそれぞれにおいて、１５０℃に達したときのドレイン電流値と、単位面積当たりの比抵抗（Ｒｓｐ）の関係を示すグラフである。
【図６】第２の実施形態に係る半導体装置の平面図である。
【図７】図６に示した半導体装置の構造を示す断面図である。
【図８】図６及び図７に示した半導体装置の製造方法を示す断面図である。
【図９】図６及び図７に示した半導体装置の製造方法を示す断面図である。
【図１０】図６及び図７に示した半導体装置の製造方法を示す断面図である。
【図１１】図６及び図７に示した半導体装置の製造方法を示す断面図である。
【図１２】図６及び図７に示した半導体装置の製造方法を示す断面図である。
【図１３】第３の実施形態に係る半導体装置の構成を示す断面図である。
【図１４】第４の実施形態に係る半導体装置の構成を示す断面図である。
【図１５】第５の実施形態に係る半導体装置の構造を示す断面図である。
【図１６】第６の実施形態に係る半導体装置の構造を示す平面図である。
【図１７】（ａ）は図１６のＡ−Ａ´断面図であり、（ｂ）は図１６のＢ−Ｂ´断面図である。
【図１８】第７の実施形態に係る電子装置の回路構成を示す図である。
【図１９】ＳＯＡを説明するための図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１１】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＣの構成を示す断面図である。図２は、半導体装置ＳＣの平面図である。半導体装置ＳＣは、縦型トランジスタＰＴＲを有している。縦型トランジスタＰＴＲは、例えば電力制御用のトランジスタである。縦型トランジスタＰＴＲは、半導体基板ＳＵＢを用いて形成されている。具体的には、縦型トランジスタＰＴＲは、ドレイン層ＤＲＮ、ベース層ＢＳＥ、凹部ＴＲＮ、ゲート絶縁膜ＧＩＮ、ゲート電極ＧＥ、ソース層ＳＯＵ、及び第２導電型高濃度層ＨＩＮを有している。ドレイン層ＤＲＮは、第１導電型（例えばｎ型）であり、半導体基板ＳＵＢに形成されている。ベース層ＢＳＥは、第２導電型（例えばｐ型）半導体基板ＳＵＢに形成されており、ドレイン層ＤＲＮの上に位置している。凹部ＴＲＮは、ベース層ＢＳＥに形成されており、互いに並行に延伸してストライブ状に形成されている。ゲート絶縁膜ＧＩＮは、複数の凹部ＴＲＮの内壁に形成されている。ゲート電極ＧＥは、複数の凹部ＴＲＮそれぞれに埋め込まれている。ソース層ＳＯＵは、ベース層ＢＳＥに、ベース層ＢＳＥよりも浅く形成されている。ソース層ＳＯＵは、複数の凹部ＴＲＮそれぞれの間に設けられている。第２導電型高濃度層ＨＩＮは、平面視でソース層ＳＯＵと凹部ＴＲＮの間に形成されている。第２導電型高濃度層ＨＩＮは第２導電型の不純物層であり、底部がベース層ＢＳＥに接続しており、かつベース層ＢＳＥよりも高濃度である。
【００１２】
そして、平面視において、凹部ＴＲＮ、ソース層ＳＯＵ、及び第２導電型高濃度層ＨＩＮが繰り返しこの順に配置されている。凹部ＴＲＮの一方の側面はソース層ＳＯＵに面しており、かつ凹部ＴＲＮの他方の側面は第２導電型高濃度層ＨＩＮに面している。以下、第１導電型をｎ型として、かつ第２導電型をｐ型とした上で、詳細に説明する。
【００１３】
半導体基板ＳＵＢは、基板ＷＦＲにエピタキシャル層ＥＰＩをエピタキシャル成長させたものである。基板ＷＦＲは、ｎ＋型の基板であり、例えばシリコンにより形成されている。本実施形態では、基板ＷＦＲは、ドレイン層ＤＲＮとして機能する。エピタキシャル層ＥＰＩは、ｎ型のエピタキシャル層、例えばｎ型のシリコン層である。ベース層ＢＳＥは、エピタキシャル層ＥＰＩの表層にｐ型不純物を注入することにより、形成されている。そしてエピタキシャル層ＥＰＩのうちベース層ＢＳＥが形成されていない層は、ｎ型エピタキシャル層ＮＥＰ（第１導電型低濃度層）となっている。ｎ型エピタキシャル層ＮＥＰは、ドレイン層ＤＲＮとベース層ＢＳＥを接続している。
【００１４】
なお、ベース層ＢＳＥの不純物濃度は、５×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１７ａｔｏｍｓ／ｃｍ３以下であり、ｎ型エピタキシャル層ＮＥＰの比抵抗は、例えば０．４Ω・ｃｍ以上１．０Ω・ｃｍ以下である。また基板ＷＦＲの厚さは、例えば１５０nm以上３００ｎｍ以下であり、エピタキシャル層ＥＰＩの厚さは、例えば４．０μｍ以上１５μｍ以下である。
【００１５】
凹部ＴＲＮは、エピタキシャル層ＥＰＩに設けられている。凹部ＴＲＮはベース層ＢＳＥを貫いており、その下端は、ｎ型エピタキシャル層ＮＥＰに入り込んでいる。そして凹部ＴＲＮの内壁及び底面には、ゲート絶縁膜ＧＩＮが形成されている。ゲート絶縁膜ＧＩＮは、例えば熱酸化法により形成されているが、堆積法により形成されていても良い。ゲート絶縁膜ＧＩＮは、例えば酸化シリコン膜である。また、凹部ＴＲＮの残りの空間には、ゲート電極ＧＥが埋め込まれている。ゲート電極ＧＥは、例えばポリシリコン膜である。
【００１６】
隣り合う凹部ＴＲＮの間には、ソース層ＳＯＵ及び第２導電型高濃度層ＨＩＮが一つずつ設けられている。このため、凹部ＴＲＮが有する２つの側面のうち、一方のみがソース層ＳＯＵに面している。すなわち、凹部ＴＲＮのうち一方の側面に面するベース層ＢＳＥのみが、縦型トランジスタＰＴＲのチャネルとして機能する。なお第２導電型高濃度層ＨＩＮは、ベース層ＢＳＥに基準電位を与えるための不純物層であり、ソース層ＳＯＵよりも深く形成されている。また、隣り合う２つの凹部ＴＲＮの間に位置するソース層ＳＯＵ及び第２導電型高濃度層ＨＩＮは、互いに隣接している。凹部ＴＲＮに対して直交する方向におけるソース層ＳＯＵの幅は、例えば１．０μｍ以下であるのが好ましい。
【００１７】
なお、凹部ＴＲＮの幅は、０．２μｍ以上０．７μｍ以下である。また凹部ＴＲＮの中心と、その隣に位置する凹部ＴＲＮの中心の間隔は、例えば０．８μｍ以上４．５μｍ以下である。また凹部ＴＲＮの深さは、例えば０．６μｍ以上３．５μｍ以下である。
【００１８】
基板ＷＦＲのうちエピタキシャル層ＥＰＩが形成されていない面には、ドレイン電極ＥＬ１が形成されている。また、エピタキシャル層ＥＰＩの上には、層間絶縁膜ＩＮＳ及びソース電極ＥＬ２がこの順に形成されている。ソース電極ＥＬ２は、層間絶縁膜ＩＮＳに埋め込まれたコンタクトＣＯＮを介して、ソース層ＳＯＵ及び第２導電型高濃度層ＨＩＮに接続している。ドレイン電極ＥＬ１は、例えばＴｉ／Ｎｉ／Ａｇの積層膜である。ソース電極ＥＬ２は、例えばＡｌ又はＡｌ合金である。コンタクトＣＯＮは、例えばＷ（タングステン）である。例えばコンタクトＣＯＮは、凹部ＴＲＮが延伸する方向に複数設けられる。なお、平面視において、各コンタクトＣＯＮが、ソース層ＳＯＵ及び第２導電型高濃度層ＨＩＮとオーバラップするように配置してもよい。
【００１９】
次に、図３及び図４を用いて、第１の実施形態の作用及び効果について説明する。
【００２０】
図３は、比較例に係る半導体装置ＳＣにおいて、ドレインからソースに向けて電流ＣＵＲを流したときの、電流ＣＵＲの経路を示している。本図に示す縦型トランジスタにおいて、ソース層ＳＯＵは、凹部ＴＲＮの２つの側面それぞれに面するように形成されている。このため、ゲート電極ＧＥに閾値電圧以上の電圧が印加されると、ベース層ＢＳＥのうち凹部ＴＲＮの２つの側面に位置する部分それぞれにチャネルが形成される。縦型トランジスタにおいて、チャネルを経由してｎ型エピタキシャル層ＮＥＰに到達した電子は、ドレイン電極ＥＬ１に向けて移動するが、その際、電流の幅がドレイン電極ＥＬ１に近づくにつれて広がる。このため、ゲート電極ＧＥの間隔が狭くなると、互いに異なるチャネルを経由して流れる電流ＣＵＲが、互いに重なることがある（本図で電流重複領域ＤＣＵＲとして示す領域）。この場合、電流重複領域ＤＣＵＲにおいて電流密度が高くなるため、ドレインのオン抵抗が高くなってしまう。また、電流重複領域ＤＣＵＲにおいて発熱量が多くなってしまい、ＳＯＡが狭くなる。
【００２１】
図４は、図１及び図２に示した半導体装置ＳＣにおいてドレインからソースに向けて電流ＣＵＲを流したときの、電流ＣＵＲの経路を示している。本実施形態において、ゲート電極ＧＥに閾値電圧以上の電圧が印加されると、ベース層ＢＳＥのうち凹部ＴＲＮの一方の側面に位置する部分にのみチャネルが形成される。このため、互いに異なるチャネルを経由して流れる電流ＣＵＲは、互いに重なることが抑制される。このため、ドレインのオン抵抗が高くなることを抑制できる。また、電流重複領域ＤＣＵＲが発生することを抑制できるため、ＳＯＡが狭くなることを抑制できる。
【００２２】
またソース層ＳＯＵ、ベース層ＢＳＥ、及びｎ型エピタキシャル層ＮＥＰからなる寄生バイポーラトランジスタが動作すると、半導体装置ＳＣのＳＯＡが狭くなる。凹部ＴＲＮに対して直交する方向におけるソース層ＳＯＵの幅が、１．０μｍ以下である場合、この寄生バイポーラトランジスタが動作することを抑制できる。従って、ＳＯＡが狭くなることを抑制できる。
【００２３】
図５のグラフは、本実施形態に係る縦型トランジスタＰＴＲ（片チャネルと記載）と、図３に示す構造の縦型トランジスタＰＴＲ（両チャネルと記載）それぞれにおいて、１５０℃に達したときのドレイン電流値と、単位面積当たりの比抵抗（Ｒｓｐ）の関係を示している。この図から、本実施形態に係る縦型トランジスタＰＴＲのほうが、図３に示した縦型トランジスタＰＴＲよりも、同一の電流を流したときの発熱量が低く、かつ同一の電流を流したときのドレインのオン抵抗も低いことがわかる。
【００２４】
また、特許文献１，２とは異なり、縦型トランジスタＰＴＲのベース層ＢＳＥには、第２導電型高濃度層ＨＩＮ及びソース層ＳＯＵ以外の不純物層は形成されていない。このため、縦型トランジスタＰＴＲが大型化することを抑制できる。
【００２５】
（第２の実施形態）
図６は、第２の実施形態に係る半導体装置ＳＣの平面図である。この半導体装置ＳＣは、縦型トランジスタＰＴＲと、ロジックトランジスタＬＴＲとを、同一基板上に形成したものであり、例えばＩＰＤ（Intelligent Power Device）として使用される。半導体装置ＳＣが有する縦型トランジスタＰＴＲは、一つであってもよいし、本図に示すように複数あってもよい。ロジックトランジスタＬＴＲは、縦型トランジスタＰＴＲの制御回路を構成している。
【００２６】
図７は、図６に示した半導体装置ＳＣの構造を示す断面図である。縦型トランジスタＰＴＲとロジックトランジスタＬＴＲは、素子分離膜ＬＣＳによって互いに分離されている。素子分離膜ＬＣＳは、例えばＬＯＣＯＳ酸化法により形成されているが、溝に素子分離膜を埋め込むＳＴＩ法により形成されていても良い。
【００２７】
縦型トランジスタＰＴＲの構造は、第１の実施形態と同様である。また、後述する縦型トランジスタＰＴＲの製法は、第１の実施形態の製法と同様である。
【００２８】
ロジックトランジスタＬＴＲはエピタキシャル層ＥＰＩに形成されている。本図に示すロジックトランジスタＬＴＲは、プレーナー型のＭＩＳトランジスタである。ただし、ロジックトランジスタＬＴＲは、フィン型のＭＩＳトランジスタであっても良い。
【００２９】
詳細には、エピタキシャル層ＥＰＩにはＰ型のウェルＷＥＬが形成されている。ウェルＷＥＬは、ロジックトランジスタＬＴＲが形成される領域、及び縦型トランジスタＰＴＲの周辺部に形成されている。ウェルＷＥＬのうちロジックトランジスタＬＴＲが形成される領域に位置する部分には、ロジックトランジスタＬＴＲのソースドレイン層ＳＤが形成されている。ソースドレイン層ＳＤは、ＬＤＤ（Lightly Doped Drain）領域を有している。
【００３０】
ロジックトランジスタＬＴＲは、ソースドレイン層ＳＤのほかに、ゲート絶縁膜ＧＩＮ２、ゲート電極ＧＥ２、及びサイドウォールＳＷを有している。ゲート絶縁膜ＧＩＮ２は、エピタキシャル層ＥＰＩ上に形成されている。ゲート電極ＧＥ２は、ゲート絶縁膜ＧＩＮ２上に位置している。サイドウォールＳＷは、ゲート電極ＧＥ２の側面を覆っている。ロジックトランジスタＬＴＲは、図示したプレーナー型(横型)のＭＩＳトランジスタに限らず、ドレインとゲート間の電界強度を緩和するＬＤＭＩＳトランジスタ（Ｌａｔｅｒａｌｌｙ  ｄｉｆｆｕｓｅｄ  ＭＩＳトランジスタ）構造で構成してもよい。また、プレーナー型のＭＩＳトランジスタとＬＤＭＩＳトランジスタとを、同一半導体基板ＳＵＢ上に形成し、混在させてもよい。
【００３１】
また、ソース電極ＥＬ２と同一層には、複数の配線ＩＴＣが形成されている。配線ＩＴＣは、コンタクトＣＯＮを介して、ソースドレイン層ＳＤまたはゲート電極ＧＥ２に接続している。
【００３２】
図８〜図１２は、図６及び図７に示した半導体装置ＳＣの製造方法を示す断面図である。まず図８に示すように、基板ＷＦＲ上にエピタキシャル層ＥＰＩを形成する。次いで、エピタキシャル層ＥＰＩにｐ型の不純物を注入することにより、ウェルＷＥＬを形成する。次いで、エピタキシャル層ＥＰＩ上にマスク膜ＭＳＫ１を形成する。マスク膜ＭＳＫ１は、例えば窒化シリコン膜であり、素子分離膜ＬＣＳが形成されるべき領域に、開口を有している。次いで、マスク膜ＭＳＫ１をマスクとして、エピタキシャル層ＥＰＩを熱酸化する。これにより、素子分離膜ＬＣＳが形成される。
【００３３】
次いで図９に示すように、マスク膜ＭＳＫ１上及び素子分離膜ＬＣＳ上に、マスク膜ＭＳＫ２を形成する。マスク膜ＭＳＫ２は、例えば酸化シリコン膜であり、凹部ＴＲＮが形成されるべき領域に、開口を有している。次いで、マスク膜ＭＳＫ２をマスクとして、マスク膜ＭＳＫ１及びエピタキシャル層ＥＰＩをエッチングし、互いに並行に延在するストライブ状の溝を形成する。これにより、エピタキシャル層ＥＰＩには複数の凹部ＴＲＮが形成される。
【００３４】
その後、図１０に示すように、マスク膜ＭＳＫ１及びマスク膜ＭＳＫ２を除去する。次いで、エピタキシャル層ＥＰＩの表層（凹部ＴＲＮの側面及び底面を含む）を熱酸化する。これにより、ゲート絶縁膜ＧＩＮ及びゲート絶縁膜ＧＩＮ２が形成される。なお、ゲート絶縁膜ＧＩＮ及びゲート絶縁膜ＧＩＮ２の膜厚が異なる場合、ゲート絶縁膜ＧＩＮ及びゲート絶縁膜ＧＩＮ２は、互いに異なる熱酸化工程によって形成されても良い。また、厚く形成すべき方（例えばゲート絶縁膜ＧＩＮ）の熱酸化時間が長くなるように工程が設計されても良い。
【００３５】
次いで、凹部ＴＲＮ内及びエピタキシャル層ＥＰＩ上に、導電膜を形成する。次いで、この導電膜を選択的に除去する。これにより、ゲート電極ＧＥ及びゲート電極ＧＥ２が形成される。
【００３６】
次いで、図１１に示すように、エピタキシャル層ＥＰＩにｐ型の不純物を注入する。これにより、ベース層ＢＳＥが形成される。またエピタキシャル層ＥＰＩのうちベース層ＢＳＥとならなかった領域は、ｎ型エピタキシャル層ＮＥＰとして残る。
【００３７】
次いで、図１２に示すように、ウェルＷＥＬにｎ型の不純物を注入する。これにより、ロジックトランジスタＬＴＲのＬＤＤ領域が形成される。次いで、ゲート電極ＧＥ２の側面に、サイドウォールＳＷを形成する。次いで、ウェルＷＥＬ及びベース層ＢＳＥに、ｎ型の不純物を注入する。これにより、ソースドレイン層ＳＤ及びソース層ＳＯＵが形成される。また、ベース層ＢＳＥにｐ型の不純物を注入する。これにより、第２導電型高濃度層ＨＩＮが形成される。
【００３８】
その後、ドレイン電極ＥＬ１、層間絶縁膜ＩＮＳ、コンタクトＣＯＮ、及びソース電極ＥＬ２を形成する。このようにして、図６及び図７に示した半導体装置ＳＣが形成される。
【００３９】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、縦型トランジスタＰＴＲと、縦型トランジスタＰＴＲの制御回路を同一の半導体基板ＳＵＢに形成することができる。
【００４０】
（第３の実施形態）
図１３は、第３の実施形態に係る半導体装置ＳＣの構成を示す断面図である。本実施形態に係る半導体装置ＳＣは、フィールドプレート絶縁膜ＦＰを有している点を除いて、第１又は第２の実施形態に係る半導体装置ＳＣと同様の構成である。本図は、第２の実施形態と同様の場合を示している。
【００４１】
フィールドプレート絶縁膜ＦＰは、凹部ＴＲＮの側面の下部に位置するゲート絶縁膜が、この側面の上部に位置するゲート絶縁膜よりも厚くなったものである。フィールドプレート絶縁膜ＦＰは、ゲート絶縁膜ＧＩＮ及びゲート絶縁膜ＧＩＮ２を形成するための熱酸化工程において、凹部ＴＲＮの底部の熱酸化時間を長くすることにより、形成される。
【００４２】
本実施形態によっても、第２の実施形態と同様の効果を得ることができる。また、凹部ＴＲＮの側壁の下部にはフィールドプレート絶縁膜ＦＰが形成されている。フィールドプレート絶縁膜ＦＰは、ゲート絶縁膜ＧＩＮよりも膜厚が厚い。このため、凹部ＴＲＮの下部に電界が集中することに起因して縦型トランジスタＰＴＲのドレイン耐圧が低下することを、抑制できる。また、隣り合うゲート電極ＧＥの間に生じる寄生容量も低下する。
【００４３】
（第４の実施形態）
図１４は、第４の実施形態に係る半導体装置ＳＣの構成を示す断面図である。本実施形態に係る半導体装置ＳＣは、シリサイド層ＳＩＬを有する点を除いて、第３の実施形態に係る半導体装置ＳＣと同様の構成である。
【００４４】
シリサイド層ＳＩＬは、ソース層ＳＯＵ上及び第２導電型高濃度層ＨＩＮ上に、連続して形成されている。なお、シリサイド層ＳＩＬは、ゲート電極ＧＥ上、ソースドレイン層ＳＤ上、及びゲート電極ＧＥ２上にも形成されている。
【００４５】
本実施形態に係る半導体装置ＳＣの製造方法は、ソースドレイン層ＳＤ、ソース層ＳＯＵ、及び第２導電型高濃度層ＨＩＮを形成した後、層間絶縁膜ＩＮＳを形成する前に、シリサイド層ＳＩＬを形成する工程を有している点を除いて、第３の実施形態に係る半導体装置ＳＣの製造方法と同様である。シリサイド層ＳＩＬは、シリサイド層ＳＩＬとなる金属膜（例えばＴｉ、Ｎｉ、またはＣｏ）をエピタキシャル層ＥＰＩ上及びゲート電極ＧＥ２上に形成した後、熱処理することにより、形成される。なお、シリサイド層ＳＩＬにならなかった金属は、エッチングにより除去される。
【００４６】
本実施形態によっても、第３の実施形態と同様の効果を得ることができる。また、ソース層ＳＯＵと第２導電型高濃度層ＨＩＮは、シリサイド層ＳＩＬによって接続されている。このため、ソース層ＳＯＵと第２導電型高濃度層ＨＩＮの電位に差が生じること、すなわちソース層ＳＯＵとベース層ＢＳＥの電位に差が生じることが抑制される。従って、ソース層ＳＯＵ、ベース層ＢＳＥ、及びｎ型エピタキシャル層ＮＥＰからなる寄生バイポーラトランジスタが動作することを抑制できる。この結果、半導体装置ＳＣのＳＯＡが狭くなることを抑制できる。
【００４７】
（第５の実施形態）
図１５は、第５の実施形態に係る半導体装置ＳＣの構造を示す断面図である。本実施形態に係る半導体装置ＳＣは、凹部ＴＲＮの底部がフィールドプレート絶縁膜ＦＰによって埋まっている点を除いて、第４の実施形態に係る半導体装置ＳＣと同様の構成である。このような構造は、凹部ＴＲＮの幅を狭くすること、例えば０．３μｍ以下にすることで、実現することができる。
【００４８】
本実施形態によっても、第４の実施形態と同様の効果を得ることができる。また、凹部ＴＲＮの底部にはゲート電極ＧＥが位置していないため、隣り合うゲート電極ＧＥの間に発生する寄生容量がさらに小さくなる。
【００４９】
（第６の実施形態）
縦型トランジスタＰＴＲ形成領域の周辺部を説明する。図１６は、第６の実施形態に係る半導体装置ＳＣの構造を示す平面図である。図１７（ａ）は図１６のＡ−Ａ´断面図であり、図１７（ｂ）は図１６のＢ−Ｂ´断面図である。本実施形態に係る半導体装置ＳＣは、以下の点を除いて、第１〜第５の実施形態のいずれかと同様の構成を有している。
【００５０】
まず、ソース層ＳＯＵ及び第２導電型高濃度層ＨＩＮは、凹部ＴＲＮ及びゲート電極ＧＥが延伸する方向に沿って、交互に配置されている。凹部ＴＲＮ及びゲート電極ＧＥが延伸する方向において、ソース層ＳＯＵの幅は、第２導電型高濃度層ＨＩＮの幅よりも大きい。
【００５１】
そして、ある部分（例えば図１７（ｂ）に示すＢ−Ｂ断面）においては、凹部ＴＲＮの両方の側面は、いずれもソース層ＳＯＵに面している。ソース層ＳＯＵは、凹部ＴＲＮ及びゲート電極ＧＥによって複数の領域に分割されている。凹部ＴＲＮ及びゲート電極ＧＥに直交する方向で見た場合、ソース層ＳＯＵとソース電極ＥＬ２を接続するためのコンタクトＣＯＮは、分割されたソース層ＳＯＵについて、一つおきに設けられている。すなわち、一方の側面に面しているソース層ＳＯＵは、コンタクトＣＯＮを介してソース電極ＥＬ２に接続しているが、他方の側面に面しているソース層ＳＯＵは、ソース電極ＥＬ２には接続しておらず、フローティング状態になっている。このような構造の場合であっても、ベース層ＢＳＥのうち凹部ＴＲＮの一方の側面に位置する部分にのみチャネルが形成される。
【００５２】
また、ウェルＷＥＬは、ベース層ＢＳＥの周囲を取り囲む位置にも形成されている。そしてこのウェルＷＥＬ内には、凹部ＴＲＮ及びゲート電極ＧＥが形成されている。このウェルＷＥＬ内のゲート電極ＧＥはゲート配線の一部として用いられている。すなわち縦型トランジスタＰＴＲのゲート電極ＧＥは、ウェルＷＥＬ内のゲート電極ＧＥを介して電位が印加される。
【００５３】
本実施形態によっても、第１〜第５のいずれかの実施形態と同様の効果を得ることができる。
【００５４】
（第７の実施形態）
図１８は、第７の実施形態に係る電子装置の回路構成を示す図である。この電子装置は、例えば自動車等の車両に用いられており、電子装置ＥＤ、電源ＢＡＴ、及び負荷ＬＤを有している。電源ＢＡＴは例えば車両に搭載されているバッテリーである。負荷ＬＤは、例えば車両に搭載されている電子部品、例えばヘッドランプである。そして電子装置ＥＤは、電源ＢＡＴから負荷ＬＤに供給する電力を制御している。
【００５５】
電子装置ＥＤは、回路基板（例えばプリント配線基板）上に半導体装置ＳＣ及び半導体装置ＭＣＰを搭載したものである。半導体装置ＳＣは、第１〜第６の実施形態のいずれかに示した構造を有している。半導体装置ＭＣＰは、マイコンであり、回路基板の配線を介して半導体装置ＳＣのロジックトランジスタＬＴＲに接続している。半導体装置ＭＣＰは、半導体装置ＳＣを制御している。詳細には、半導体装置ＭＣＰは、ロジックトランジスタＬＴＲに制御信号を入力する。そしてロジックトランジスタＬＴＲは、半導体装置ＭＣＰから入力された制御信号に従って、縦型トランジスタＰＴＲのゲート電極ＧＥに信号を入力する。縦型トランジスタＰＴＲが制御されることにより、電源ＢＡＴからの電力が、 適宜負荷ＬＤに供給される。本実施形態において、半導体装置ＳＣのＳＯＡを向上でき、半導体装置ＳＣを有する電子装置ＥＤの装置特性を向上することができる。また、半導体装置ＳＣを用いた電子システムの特性を向上することができる。
【００５６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００５７】
ＧＥ２ ゲート電極
ＧＩＮ２ ゲート絶縁膜
ＢＡＴ 電源
ＢＳＥ ベース層
ＣＯＮ コンタクト
ＣＵＲ 電流
ＤＣＵＲ 電流重複領域
ＤＲＮ ドレイン層
ＥＤ 電子装置
ＥＬ１ ドレイン電極
ＥＬ２ ソース電極
ＥＰＩ エピタキシャル層
ＦＰ フィールドプレート絶縁膜
ＧＥ ゲート電極
ＧＩＮ ゲート絶縁膜
ＨＩＮ 第２導電型高濃度層
ＩＮＳ 層間絶縁膜
ＩＴＣ 配線
ＬＣＳ 素子分離膜
ＬＤ 負荷
ＬＴＲ ロジックトランジスタ
ＭＣＰ 半導体装置
ＭＳＫ１ マスク膜
ＭＳＫ２ マスク膜
ＮＥＰ ｎ型エピタキシャル層
ＰＴＲ 縦型トランジスタ
ＳＣ 半導体装置
ＳＤ ソースドレイン層
ＳＩＬ シリサイド層
ＳＯＵ ソース層
ＳＵＢ 半導体基板
ＴＲＮ 凹部
ＷＥＬ ウェル
ＷＦＲ 基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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