【事件の表示】
　平成１０年特許願第５２５７４２号「クロックバーニヤ調整」拒絶査定不服審判事件〔平成１０年　６月１１日国際公開、ＷＯ９８／２５３４５、平成１３年　４月２４日国内公表、特表２００１−５０５６９３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１　手続の経緯・本願発明
　本願は、平成９年１２月３日（パリ条約による優先権主張、１９９６年１２月３日）を国際出願日とする出願であって、平成２０年２月２２日付けで拒絶査定がされ（発送日：同年３月４日）、これに対して同年６月２日に審判請求がされるとともに、同年６月２５日付けで手続補正がなされたものである。そして、本願の請求項１に係る発明は、平成２０年６月２５日付けの手続補正書の特許請求の範囲の請求項１に記載された事項により特定される以下のとおりのものである（以下、「本願発明」という。）。
　
「【請求項１】
　入力クロック信号を受信し、立ち上がりエッジ遅延の分だけ遅延された該入力クロック信号を表す立ち上がりエッジクロック信号を提供し、立ち下がりエッジ遅延の分だけ遅延された該入力クロック信号を表す立ち下がりエッジクロック信号を提供するバーニアクロック調整回路であって、該立ち上がりエッジ遅延の遅延と該立ち下がりエッジの遅延の遅延とは、互いに独立している、バーニヤクロック調整回路と、
　データと該立ち上がりエッジクロック信号と該立ち下がりエッジクロック信号とを受信するエッジトリガー回路であって、該立ち上がりエッジクロック信号の立ち上がりエッジおよび該立ち下がりエッジクロック信号の立ち下がりエッジにおいてデータを格納するように動作可能であるエッジトリガー回路と、
　を含む、集積回路。」
　
２　引用刊行物記載の発明
　これに対して、原査定の拒絶の理由に引用された、本願の優先日前である１９９０年５月に発行された「Ｐｕｌｓｅ　Ｃｏｍｂｉｎｉｎｇ　Ｎｅｔｗｏｒｋ，ＩＢＭ Ｔｅｃｈｎｉｃａｌ　Ｄｉｓｃｌｏｓｕｒｅ　Ｂｕｌｌｅｔｉｎ，米国，１９９０年５月，Ｖｏｌ．３２、Ｎｏ．１２，ｐ．１４９−１５１」（以下「引用例」という。）には、次の事項が記載されている（下線は当審にて付与。訳文は当審訳。）。
　
（１）　「PULSE COMBINING NETWORK
　　　A circuit is shown for generating true and complement phase of a signal with negligible skew using edge-triggered latches.
　
　　　Prior art true and complement circuit outputs have appreciable skew.  By utilizing 
the circuit shown in block diagram form in Fig. 1,
　
　　　The signal PRESET resets one edge-trigger latch to zero and sets the other latch to one.  
Each clock chopper circuit outputs a pulse on the rising (or falling) edge of its input signal
Pulses from any number of clock choppers are ORed together, such that each pulse clocks the edge-triggered latches, causing them to toggle
　
　　　The PRESET pulse shown in the timing diagram (Fig. 2) sets the TRUE output to one and the COMPLEMENT output to a zero.  An INPUT change from 0 to 1 generates a pulse which causes the output to change.  One advantage of 
the circuit 
When INPUT 2 is just the complement of INPUT 1, the output waveforms are the same as the inputs
 if inputs are each delayed by adjustable amount, as shown
the duty cycle of the output can be adjusted.  This example shows a duty cycle of 50%
　
　　　By replacing the edge-triggered latches (Fig. 1) with level-sensitive shift register latches, as shown in Fig. 5, the circuit may be used within the circuits that are designed according to level-sensitive scan design (LSSD) rules [*], e.g., with TESTA = 0 and TESTB = TESTC = 1, the circuit operates as previously outlined.  however, for LSSD operation, signals TESTA, TESTB, and TESTC can be operated as LSSD A, B, and C  clocks, respectively，as described in [*]. If the LSSD B and C clocks cannot be tied high for normal operation，then a TEST signal may be ORed with the LSSD B and C clocks to form TESTB and TESTC, respectively.  The TEST signal must be held at 1 for operation, at 0 for LSSD testing.
　
Reference
[*] E. B. Eichelberger and T. W. Williams, A Logic Design Structure for LSI Testability, 
Proc
14th
Design
Auto
Conf
（「パルス組合せネットワーク」
 エッジ・トリガー式ラッチを用いて、スキュー歪みが無視できるような、真値(true)と補数(complement)の位相の信号を生成するための回路を示す。
　
　先行技術における真値と補数の回路出力には、大きなスキュー歪みがある。
図１にブロックダイヤグラム形式で示した回路
　
　ＰＲＥＳＥＴ（プリセット）信号は、一方のエッジ・トリガー式ラッチを０にリセットし、他方のラッチを１にセットする。
各クロック・チョッパー回路は、入力信号の立ち上がり(または立ち下がり)エッジでパルスを出力する
任意の数のクロック・チョッパーからのパルスは、一緒に論理和（ＯＲ）が求められ、それにより、各パルスは、エッジ・トリガー式ラッチにクロックを与え、その結果、それらに、０と１の往復(toggle)をさせる
　
　タイミング・ダイアグラム（図２）に示すＰＲＥＳＥＴパルスは、ＴＲＵＥ（真値）出力を１にセットし、ＣＯＭＰＬＥＭＥＮＴ（補数）出力を０にセットする。「０」から「１」へのＩＮＰＵＴの変化で、パルスが生成され、これにより出力を変化させる。
本回路
は、
ＩＮＰＵＴ ２が、単にＩＮＰＵＴ　１の補数である場合、出力波形は入力に等しい
に示すように、入力が各々調整可能な量だけ遅延される場合には、出力のデューティ比（訳注：信号のオン時間とオフ時間の比率）を調節できる。この例は、５０％のデューティ比を示す
　
　（図１の）エッジ・トリガー式ラッチ(edge-triggered latches)を、図５に示すレベル感応式シフト・レジスタ・ラッチ(level-sensitive shift register latches)に置き換えることによって、本回路を、レベル感応走査設計（ＬＳＳＤ）規則［＊］に準拠して設計された回路で使用できる。例えば、ＴＥＳＴ　Ａ＝０およびＴＥＳＴ　Ｂ＝ＴＥＳＴ　Ｃ（訳注：図５中に「ＩＮＰＵＴ　Ｃ」とあるのは、「ＴＥＳＴ　Ｃ」の誤記と認める。）＝１の場合、回路は、上で概説したと同様に動作する。しかし、ＬＳＳＤ動作については、［＊］に述べるように、ＴＥＳＴ　Ａ、ＴＥＳＴ　ＢおよびＴＥＳＴ　Ｃは、それぞれ、ＬＳＳＤＡ、ＢおよびＣクロックとして操作できる。通常動作に対して、ＬＳＳＤ Ｂ及びＣクロックを、高(High)状態に結合できない場合、ＴＥＳＴ信号と、ＬＳＳＤ　Ｂ及びＣクロックとの論理和（ＯＲ）を、それぞれ求めることにより、ＴＥＳＴ　ＢとＴＥＳＴ　Ｃとを形成できる。そのＴＥＳＴ信号は、動作時は「１」、ＬＳＳＤテスト時は「０」に保持されねばならない。
　
参考文献
［＊］　Ｅ．　Ｂ．　Ｅｉｃｈｅｌｂｅｒｇｅｒ、Ｔ．　Ｗ．　Ｗｉｌｌｉａｍｓ，”ＬＳＩテスト可能性のための論理設計構造，” 第１４回設計自動化会議予稿集、ｐ．４６２−４６８（１９７７年６月））
　
（２）　引用例の図１のブロック・ダイアグラムには、
２つのエッジ・トリガー式ラッチの「ＤＡＴＡ」に、「ＴＲＵＥ」と「ＣＯＭＰＬＥＭＥＮＴ」とをそれぞれ接続
　
（３）　引用例の図２のタイミング・ダイアグラムには、
一方（上側）のクロック・チョッパー回路が、「ＩＮＰＵＴ　１」の立ち上がりエッジでパルスを出力すること
他方（下側）のクロック・チョッパー回路が、「ＩＮＰＵＴ　２」の立ち上がりエッジでパルスを出力すること
　
（４）　引用例の図３上部のブロック・ダイアグラムには、「開示された回路(DISCLOESED CIRCUIT)」
の入力側に、さらに、「ＩＮＰＵＴ」を２分岐して、その一方をｄｅｌａｙ　１を介して、「ＩＮＰＵＴ　１」に入力し、他方を「Ｎ」回路と、ｄｅｌａｙ　２とを介して、「ＩＮＰＵＴ　２」に入力する回路を設けた
　
（５）　引用例の図３下部のタイミング・ダイアグラムには、「ＩＮＰＵＴ」と、「ＩＮＰＵＴ」を遅延した信号である「ＩＮＰＵＴ　１」と、「ＩＮＰＵＴ」を反転してさらに遅延した信号である「ＩＮＰＵＴ　２」とが記載されていると認められる。
　ここで、「ＩＮＰＵＴ　２」は、「ＩＮＰＵＴ」と、正負が反転しているから、図３の上部の回路における「
Ｎ
Ｎ
　
　これらの引用例の記載（特に図１及び図３上部の回路の構成）の記載から、次の発明（以下、「引用発明」という。）が認定できる。
「図１にブロックダイヤグラム形式で示した回路であって、
　各クロック・チョッパー回路は、入力信号の立ち上がり(または立ち下がり)エッジでパルスを出力するものであって、
　ここで、一方のクロック・チョッパー回路は、ＩＮＰＵＴ　１の立ち上がりエッジでパルスを出力し、他方のクロック・チョッパー回路は、ＩＮＰＵＴ　２の立ち上がりエッジでパルスを出力しており、
　任意の数のクロック・チョッパーからのパルスは、一緒に論理和（ＯＲ）が求められ、それにより、各パルスは、エッジ・トリガー式ラッチにクロックを与え、その結果、それらに、０と１の往復(toggle)をさせる回路であって、
　ここで、２つのエッジ・トリガー式ラッチの「ＤＡＴＡ」に、「ＴＲＵＥ」と「ＣＯＭＰＬＥＭＥＮＴ」とをそれぞれ接続しており、
　本回路は、ＩＮＰＵＴ ２が、単にＩＮＰＵＴ　１の補数である場合、出力波形は入力に等しいが、次に示すように、入力が各々調整可能な量だけ遅延される場合には、出力のデューティ比を調節でき、例えば、５０％のデューティ比を示すものであり、
　ここで、本回路の入力側に、さらに、「ＩＮＰＵＴ」を２分岐して、その一方をｄｅｌａｙ　１を介して、「ＩＮＰＵＴ　１」に入力し、他方を論理否定（
Ｎ
回路。」
　
３　対比
（１）　本願発明の「バーニアクロック調整回路」と、引用発明の「ｄｅｌａｙ　１」、「論理否定（ＮＯＴ）回路」と「ｄｅｌａｙ　２」について
　引用発明の「ＩＮＰＵＴ（入力）」は、２分岐されてから、「
クロック
　引用発明の「ＩＮＰＵＴ　１」は、ｄｅｌａｙ　１による遅延の分だけ遅延された「ＩＮＰＵＴ」信号である。そして、この遅延された「ＩＮＰＵＴ　１」の「立ち上がりエッジ」で、一方のクロック・チョッパー回路がパルスを出力し、このパルス出力が、論理和（ＯＲ）回路を介して、２つのエッジ・トリガー式ラッチの
クロック信号
　よって、引用発明の「ＩＮＰＵＴ　１」は、本願発明の「立ち上がりエッジ遅延の分だけ遅延された該入力クロック信号を表す
立ち上がりエッジクロック信号
　同様に、引用発明の「ＩＮＰＵＴ　２」は、論理否定（ＮＯＴ）回路で反転され、ｄｅｌａｙ　２で遅延されたＩＮＰＵＴ信号である。そして、この反転して遅延された「ＩＮＰＵＴ　２」の「立ち上がりエッジ」で、他方のクロック・チョッパー回路がパルスを出力し、このパルス出力がラッチのクロック信号となることから、引用発明の「ＩＮＰＵＴ　２」と、本願発明の「
立ち下がり
立ち下がり
エッジクロック信号
　引用発明の「ｄｅｌａｙ　１」と「ｄｅｌａｙ　２」は、「
入力が各々調整可能な量だけ遅延される
　よって、引用発明において、図３で付加された部分である、「ｄｅｌａｙ　１」、「論理否定（ＮＯＴ）回路」と「ｄｅｌａｙ　２」からなる回路と、本願発明の「入力クロック信号を受信し、立ち上がりエッジ遅延の分だけ遅延された該入力クロック信号を表す立ち上がりエッジクロック信号を提供し、
立ち下がり
立ち下がり
　
（２）　本願発明の「エッジトリガー回路」と、引用発明の「開示された回路(DISCLOESED CIRCUIT)」（図１に示された回路）について
　引用発明において、図３では「開示された回路(DISCLOESED CIRCUIT)」と記載される、図１に示された回路は、２つの「エッジ・トリガー式ラッチ」を備える回路であるから、本願発明の「エッジトリガー回路」に相当する。
　上記（１）記載のとおり、引用発明の「ＩＮＰＵＴ　１」は、本願発明の「立ち上がりエッジクロック信号」に相当する。また、引用発明の「ＩＮＰＵＴ　２」と、本願発明の「立ち下がりエッジクロック信号」とは、「エッジクロック信号」である点で一致する。
　引用発明の２つの「エッジ・トリガー式ラッチ」には、「ＤＡＴＡ」として、それぞれ「ＴＲＵＥ（真値）」と「ＣＯＭＰＬＥＭＥＮＴ（補数）」とが入力されており、「エッジ・トリガー式ラッチ」に「ＤＡＴＡ」として入力された信号が、クロックに応じて、ラッチ回路により「ラッチ」すなわち「格納」されることは明らかであるから、引用発明の「ＴＲＵＥ（真値）」と「ＣＯＭＰＬＥＭＥＮＴ（補数）」とは、本願発明のエッジトリガー回路が受信して格納する「データ」に相当する。
　
　したがって、両者の一致点、相違点は以下のとおりである。
　
［一致点］　
「入力クロック信号を受信し、立ち上がりエッジ遅延の分だけ遅延された該入力クロック信号を表す立ち上がりエッジクロック信号を提供し、エッジ遅延の分だけ遅延された該入力クロック信号を表す、エッジクロック信号を提供するバーニアクロック調整回路と、
　データと該立ち上がりエッジクロック信号と該エッジクロック信号とを受信するエッジトリガー回路であって、該立ち上がりエッジクロック信号の立ち上がりエッジおよび該エッジクロック信号のエッジにおいてデータを格納するように動作可能であるエッジトリガー回路と、
　を含む、回路。」
 
［相違点１］
　本願発明では、「バーニアクロック調整回路」が、「
立ち下がり
立ち下がり
立ち下がり
立ち下がり
立ち下がり
　
［相違点２］
　本願発明の「バーニヤクロック調整回路」は、「該立ち上がりエッジ遅延の遅延と該立ち下がりエッジの遅延の遅延とは、互いに独立している」ものであるのに対して、引用発明では、「ｄｅｌａｙ　１」による遅延と、「ｄｅｌａｙ　２」による遅延とが、「互いに独立している」ことは、明記がない点。
　
［相違点３］
　本願発明では、回路が「集積回路」であるのに対して、引用発明の回路は、「集積回路」であることは、明記がない点。
　
４　当審の判断
［相違点１について］
　引用発明は「論理否定（ＮＯＴ）回路」と「ｄｅｌａｙ　２」により、ＩＮＰＵＴ信号を反転して遅延した「ＩＮＰＵＴ　２」を生成し、その「立ち上がりエッジ」のタイミングで、パルスを出力して、エッジ・トリガー式ラッチにクロックとして与えるものである。
　論理回路において、反転後の信号の「立ち上がりエッジ」は、反転前の信号の「立ち下がりエッジ」に対応するから、引用発明において、「ＩＮＰＵＴ」が反転されて遅延された「ＩＮＰＵＴ　２」の「立ち上がりエッジ」でパルスを出力することは、「ＩＮＰＵＴ」が遅延された信号の「立ち下がりエッジ」でパルスを出力していることに外ならない。
　よって、引用発明において、反転されて遅延された信号の「立ち上がりエッジ」を用いることに替えて、遅延された信号の「立ち下がりエッジ」を用いることにより、「
立ち下がり
立ち下がり
立ち下がり
立ち下がり
立ち下がり
　
［相違点２について］
　引用発明は、「
入力が各々調整可能な量だけ遅延される
　よって、引用発明において、「ｄｅｌａｙ　１」による遅延と、「ｄｅｌａｙ　２」による遅延とが、「互いに独立している」ように構成することは、当業者が容易に推考し得ることである。
　
（なお、図３下部には、各信号のタイミング・チャートが記載されると共に、さらに、タイミング・チャート中に、「ｄｅｌａｙ２」の２つの矢印による図示があるが、この「ｄｅｌａｙ２」の図示は、ＩＮＰＵＴ　１の「立ち上がり」と、ＩＮＰＵＴ　２の「立ち上がり」とを両端とするため、図３上部に記載された、ＩＮＰＵＴを２分岐して「ｄｅｌａｙ　１」と「ｄｅｌａｙ　２」で独立に遅延させる回路構成と整合せず、また、図３の説明である、「
入力が各々調整可能な量だけ遅延される
　
［相違点３について］
　一般に、論理回路を「集積回路」として構成することは、慣用技術である。
　また、引用例には、「
本回路を
［＊］に準拠して設計された回路で使用できる
ＬＳＩ
集積回路
　よって、引用発明の回路を「集積回路」とすることは、当業者が容易に推考し得ることである。
　
　そして、本願発明のように構成したことによる効果も引用発明及び各周知技術から予測できる程度のものである。
　
５　むすび
　したがって，本願発明は、引用発明、並びに周知技術に基づいて、当業者が容易に発明をすることができたものであるから、他の請求項について検討するまでもなく、本願は、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。