(57)【特許請求の範囲】
【請求項１】
シリコン・オン・インシュレータ（ＳＯＩ）トランジスタ・デバイスであって、
バルク基板の上に形成された埋め込み絶縁体層と、
前記埋め込み絶縁体層上に形成されたＳＯＩ層と、
前記トランジスタ・デバイスのソース及びドレイン領域に対応する、ゲート導体の対向する側に隣接して配置された、一対のシリコン含有エピタキシャル領域と、
を含み、
前記エピタキシャル領域の部分は前記埋め込み絶縁体内に埋め込まれ、前記トランジスタ・デバイスのチャネル領域の対向する端部におけるソース及びドレイン拡張領域に対応し、前記部分は前記ＳＯＩ層の第１の部分の上面、垂直面及び底面と接触し、かつ、前記ＳＯＩ層の第２の部分の垂直面及び底面と接触している、デバイス。
【請求項２】
前記エピタキシャル領域は、前記ゲート導体に対して隆起型ソース／ドレイン領域を含む、請求項１に記載のデバイス。
【請求項３】
前記エピタキシャル領域は、前記ＳＯＩ層及び前記ゲート導体に対して埋め込み領域を含む、請求項１に記載のデバイス。
【請求項４】
シリコン・オン・インシュレータ（ＳＯＩ）トランジスタ・デバイスであって、
バルク基板の上に形成された埋め込み絶縁体層と、
前記埋め込み絶縁体層上に形成されたＳＯＩ層と、
前記トランジスタ・デバイスのソース及びドレイン領域に対応する、ゲート導体の対向する側に隣接して配置された、一対のシリコン含有エピタキシャル領域と、
を含み、
前記エピタキシャル領域の部分は前記埋め込み絶縁体内に埋め込まれ、かつ、前記トランジスタ・デバイスのチャネル領域の対向する端部におけるソース及びドレイン拡張領域に対応し、前記部分は前記ＳＯＩ層の垂直面及び底面の両方と接触し、
前記埋め込み絶縁体層の部分は内部に異なるエッチング速度をもたらすようにドープされ、ソース及びドレイン拡張領域に対応する前記ＳＯＩ層の垂直面及び底面の両方と接触している前記エピタキシャル領域の前記部分は、非対称のプロファイルがもたらされている、デバイス。
【請求項５】
前記エピタキシャル領域の底面は、前記バルク基板と接触している、請求項４に記載のデバイス。
【請求項６】
前記エピタキシャル領域は、シリコンゲルマニウム（ＳｉＧｅ）を含む、請求項４に記載のデバイス。
【請求項７】
前記エピタキシャル領域は、炭化シリコン（ＳｉＣ）を含む、請求項４に記載のデバイス。
【請求項８】
シリコン・オン・インシュレータ（ＳＯＩ）トランジスタ・デバイスを形成する方法であって、前記方法は、
バルク基板の上に形成された埋め込み絶縁体層と、前記埋め込み絶縁体層上に形成されたＳＯＩ層と、前記ＳＯＩ層の上に形成されたゲート導体及びゲート絶縁体層と、前記ゲート導体の側壁の上及び側壁上に形成された使い捨てスペーサ層とを含む、開始構造体の上に第１の犠牲層を形成することと、
前記使い捨てスペーサ層及び前記ゲート導体の対向する側に隣接して配置された前記第１の犠牲層の部分を除去することと、
前記使い捨てスペーサ層及び前記ゲート導体の対向する側に隣接して配置された前記ＳＯＩ層の対応する露出部分を除去することと、
前記埋め込み絶縁体層を下方及び横方向にエッチングして、前記トランジスタ・デバイスのチャネル領域の対向する端部におけるソース及びドレイン拡張領域に対応する前記ＳＯＩ層の垂直面及び底面の両方を露出させることと、
前記トランジスタ・デバイスのソース及びドレイン領域に対応する、前記ゲート導体の対向する側に隣接して配置された一対のシリコン含有エピタキシャル領域を成長させ、前記埋め込み絶縁体層の前記エッチングされた部分を充填することと、
を含み、
前記エピタキシャル領域の部分は、前記トランジスタ・デバイスの前記チャネル領域の前記対向する端部におけるソース及びドレイン拡張領域に対応し、前記部分は前記ＳＯＩ層の垂直面及び底面と接触している、方法。
【請求項９】
前記埋め込み絶縁体は埋め込み酸化物層（ＢＯＸ）であり、
前記第１の犠牲層は酸化物ライナを含み、
前記ＢＯＸの前記下方及び横方向のエッチングは、酸化物材料の等方性エッチングを含む、請求項８に記載の方法。
【請求項１０】
前記使い捨てスペーサ層及び前記ゲート導体の対向する側に隣接して配置された前記第１の犠牲層の部分を除去することは、前記第１の犠牲層の上にフォトレジスト材料を塗布し、パターン形成することによって、前記ゲート導体に対して非自己整合式に実施される、請求項９に記載の方法。
【請求項１１】
前記使い捨てスペーサ層及び前記ゲート導体の対向する側に隣接して配置された前記第１の犠牲層の部分を除去することは、前記第１の犠牲層の上に第２の犠牲層を形成し、前記第２の犠牲層を平坦化し、陥凹して前記第１の犠牲層の垂直部分を露出させることによって、前記ゲート導体に対して自己整合式に実施される、請求項９に記載の方法。
【請求項１２】
前記第２の犠牲層は、酸化物及び窒化物の両方に対して異なるエッチング速度を有する材料を含む、請求項１１に記載の方法。
【請求項１３】
前記使い捨てスペーサ層及び前記ゲート導体の対向する側に隣接して配置された前記第１の犠牲層の部分を除去することは、前記第１の犠牲層の上に第２の犠牲層を形成し、前記第２の犠牲層の上に第３の犠牲層を形成し、前記第３の犠牲層を平坦化し、陥凹して前記第２の犠牲層の垂直部分を露出させることによって、前記ゲート導体に対して自己整合式に実施される、請求項９に記載の方法。
【請求項１４】
前記第２の犠牲層は窒化物ライナを含み、前記第３の犠牲層は酸化物層を含む、請求項１３に記載の方法。
【請求項１５】
内部に異なるエッチング速度をもたらすように、前記ＢＯＸ層の部分にイオン注入し、これにより、前記ＳＯＩ層の垂直面及び底面の両方と接触しているソース及びドレイン拡張領域に対応する前記エピタキシャル領域の前記部分に非対称のプロファイルをもたらすことをさらに含む、請求項９に記載の方法。
【請求項１６】
前記エピタキシャル領域は、前記ゲート導体に対して隆起型ソース／ドレイン領域を含む、請求項９に記載の方法。
【請求項１７】
前記エピタキシャル領域が前記ＳＯＩ層及び前記ゲート導体に対して埋め込み領域を含むように、前記第１の犠牲層を形成する前に前記ＳＯＩ層の部分を陥凹させることをさらに含む、請求項９に記載の方法。
【請求項１８】
前記ＢＯＸ層の前記下方及び横方向のエッチングは、前記ＢＯＸ層を完全に貫通して、前記バルク基板の前記上部に至るまでエッチングし、前記エピタキシャル領域の前記底面が前記バルク基板と接触するようにする、請求項１７に記載の方法。
【請求項１９】
前記エピタキシャル領域はシリコンゲルマニウム（ＳｉＧｅ）を含む、請求項９に記載の方法。
【請求項２０】
前記エピタキシャル領域は炭化シリコン（ＳｉＣ）を含む、請求項９に記載の方法。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、半導体デバイスの製造に関し、より具体的には、改善された拡張部抵抗及びチャネルの歪み特性を有するシリコン・オン・インシュレータ（ＳＯＩ）トランジスタに関する。
【背景技術】
【０００２】
相補型金属酸化膜半導体（ＣＭＯＳ）電界効果トランジスタ（ＦＥＴ）は、例えば、信号処理、コンピューティング及び無線通信を含む殆ど全ての電子回路用途に用いられる。ＳＯＩトランジスタは、活性デバイス領域（ＦＥＴチャネルを含む）が埋め込み絶縁層（埋め込み絶縁層がＢＯＸと呼ばれる場合の酸化物のような）の上に配置された比較的薄いシリコン（又は他の半導体材料）層内に形成されるデバイスである。埋め込み絶縁層は、バルク（例えば、シリコン）基板の上に形成される。ＳＯＩデバイスの利点は、他のトランジスタ・デバイスとのクロストークの減少、並びに、寄生容量の低減である。
【０００３】
トランジスタ・デバイスが縮小し続けるにつれて、ＦＥＴのゲートサイズの低減は、ＳＯＩ層の厚さの低減ももたらし、短チャネル効果を制御してきた。実際には、いわゆる極薄ＳＯＩ、すなわちＥＴＳＯＩデバイスは、約１０ナノメートル（ｎｍ）以下のオーダーのＳＯＩ厚さを有することができる。他方、このような薄いＳＯＩデバイスは、より高いソース／ドレイン拡張部の抵抗をもたらし、この高いソース／ドレイン拡張部抵抗は、隆起型ソース／ドレイン領域を形成することにより、ある程度まで軽減することができる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＥＴＳＯＩデバイスにおけるソース／ドレイン拡張部の抵抗を低く維持するのを妨げる別の障害は、従来のドーパント活性化プロセスにおける、ＥＴＳＯＩを通ってＢＯＸ内に拡散することに起因するドーパント損失である。さらに、ＮＦＥＴデバイスのチャネルに加えられる引張応力及びＰＦＥＴデバイスのチャネルに加えられる圧縮応力が、それぞれのキャリア移動度を増大させることが周知であるように、ＥＴＳＯＩデバイスにおいて所望のチャネル歪み特性を維持する問題も存在する。
【課題を解決するための手段】
【０００５】
例示的な実施形態において、シリコン・オン・インシュレータ（ＳＯＩ）トランジスタ・デバイスは、バルク基板の上に形成された埋め込み絶縁体層と、埋め込み絶縁体層上に形成されたＳＯＩ層と、トランジスタ・デバイスのソース及びドレイン領域に対応する、ゲート導体の対向する側に隣接して配置された一対のシリコン含有エピタキシャル領域とを含み、エピタキシャル領域の部分は、トランジスタ・デバイスのチャネル領域の対向する端部におけるソース及びドレイン拡張領域に対応するＳＯＩ層の垂直面及び底面の両方と接触している。
【０００６】
別の実施形態において、シリコン・オン・インシュレータ（ＳＯＩ）トランジスタ・デバイスを形成する方法は、バルク基板の上に形成された埋め込み絶縁体層と、埋め込み絶縁体層上に形成されたＳＯＩ層と、ＳＯＩ層の上に形成されたゲート導体及びゲート絶縁体層と、ゲート導体の側壁の上及び側壁上に形成された使い捨てスペーサ層とを含む、開始構造体の上に第１の犠牲層を形成することと、使い捨てスペーサ層及びゲート導体の対向する側に隣接して配置された第１の犠牲層の部分を除去することと、使い捨てスペーサ層及びゲート導体の対向する側に隣接して配置されたＳＯＩ層の対応する露出部分を除去することと、埋め込み絶縁体層を下方及び横方向にエッチングし、トランジスタ・デバイスのチャネル領域の対向する端部におけるソース及びドレイン拡張領域に対応するＳＯＩ層の垂直面及び底面の両方を露出させることと、トランジスタ・デバイスのソース及びドレイン領域に対応する、ゲート導体の対向する側に隣接して配置された一対のシリコン含有エピタキシャル領域を成長させ、埋め込み絶縁体層のエッチングされた部分を充填することとを含み、エピタキシャル領域の部分は、トランジスタ・デバイスのチャネル領域の対向する端部におけるソース及びドレイン拡張領域に対応するＳＯＩ層の垂直面及び底面と接触している。
【０００７】
幾つかの図において同様の要素に同様の符号が付けられた例示的な図面を参照する。
【図面の簡単な説明】
【０００８】
【図１】従来の方法で形成されたＥＴＳＯＩトランジスタ・デバイスの断面図である。
【図２】別の従来の方法で形成されたＥＴＳＯＩトランジスタ・デバイスの断面図である。
【図３】別の従来の方法で形成されたＥＴＳＯＩトランジスタ・デバイスの断面図である。
【図４】従来の方法で形成されたＳＯＩトランジスタ・デバイスの断面図である。
【図５】本発明の実施形態による、改善された拡張部抵抗及びチャネル歪み特性のための埋め込み拡張領域を有するＥＴＳＯＩトランジスタを形成する方法を示す、一連の断面図である。
【図６】本発明の実施形態による、改善された拡張部抵抗及びチャネル歪み特性のための埋め込み拡張領域を有するＥＴＳＯＩトランジスタを形成する方法を示す、一連の断面図である。
【図７】本発明の実施形態による、改善された拡張部抵抗及びチャネル歪み特性のための埋め込み拡張領域を有するＥＴＳＯＩトランジスタを形成する方法を示す、一連の断面図である。
【図８】本発明の実施形態による、改善された拡張部抵抗及びチャネル歪み特性のための埋め込み拡張領域を有するＥＴＳＯＩトランジスタを形成する方法を示す、一連の断面図である。
【図９】本発明の実施形態による、改善された拡張部抵抗及びチャネル歪み特性のための埋め込み拡張領域を有するＥＴＳＯＩトランジスタを形成する方法を示す、一連の断面図である。
【図１０】本発明の実施形態による、改善された拡張部抵抗及びチャネル歪み特性のための埋め込み拡張領域を有するＥＴＳＯＩトランジスタを形成する方法を示す、一連の断面図である。
【図１１】本発明の実施形態による、改善された拡張部抵抗及びチャネル歪み特性のための埋め込み拡張領域を有するＥＴＳＯＩトランジスタを形成する方法を示す、一連の断面図である。
【図１２】本発明の実施形態による、改善された拡張部抵抗及びチャネル歪み特性のための埋め込み拡張領域を有するＥＴＳＯＩトランジスタを形成する方法を示す、一連の断面図である。
【図１３】本発明の実施形態による、改善された拡張部抵抗及びチャネル歪み特性のための埋め込み拡張領域を有するＥＴＳＯＩトランジスタを形成する方法を示す、一連の断面図である。
【図１４】図７及び図８に示されるパターン形成の代替的な自己整合型実施形態を示す、一連の断面図である。
【図１５】図７及び図８に示されるパターン形成の代替的な自己整合型実施形態を示す、一連の断面図である。
【図１６】図７及び図８に示されるパターン形成の代替的な自己整合型実施形態を示す、一連の断面図である。
【図１７】図７及び図８に示されるパターン形成のさらに別の代替的な自己整合型実施形態を示す、一連の断面図である。
【図１８】図７及び図８に示されるパターン形成のさらに別の代替的な自己整合型実施形態を示す、一連の断面図である。
【図１９】図７及び図８に示されるパターン形成のさらに別の代替的な自己整合型実施形態を示す、一連の断面図である。
【図２０】図７及び図８に示されるパターン形成のさらに別の代替的な自己整合型実施形態を示す、一連の断面図である。
【図２１】図７及び図８に示されるパターン形成のさらに別の代替的な自己整合型実施形態を示す、一連の断面図である。
【図２２】本発明の代替的な実施形態による、ＢＯＸ誘電体エッチング・プロファイルを調整する方法を示す、一連の断面図である。
【図２３】本発明の代替的な実施形態による、ＢＯＸ誘電体エッチング・プロファイルを調整する方法を示す、一連の断面図である。
【図２４】本発明の代替的な実施形態による、ＢＯＸ誘電体エッチング・プロファイルを調整する方法を示す、一連の断面図である。
【図２５】本発明の別の例示的な実施形態による、改善された拡張部抵抗及びチャネル歪み特性のための埋め込み拡張領域を有するＳＯＩトランジスタを形成する方法を示す、一連の断面図である。
【図２６】本発明の別の例示的な実施形態による、改善された拡張部抵抗及びチャネル歪み特性のための埋め込み拡張領域を有するＳＯＩトランジスタを形成する方法を示す、一連の断面図である。
【図２７】本発明の別の例示的な実施形態による、改善された拡張部抵抗及びチャネル歪み特性のための埋め込み拡張領域を有するＳＯＩトランジスタを形成する方法を示す、一連の断面図である。
【図２８】本発明の別の例示的な実施形態による、改善された拡張部抵抗及びチャネル歪み特性のための埋め込み拡張領域を有するＳＯＩトランジスタを形成する方法を示す、一連の断面図である。
【図２９】本発明の別の例示的な実施形態による、改善された拡張部抵抗及びチャネル歪み特性のための埋め込み拡張領域を有するＳＯＩトランジスタを形成する方法を示す、一連の断面図である。
【図３０】本発明の別の例示的な実施形態による、改善された拡張部抵抗及びチャネル歪み特性のための埋め込み拡張領域を有するＳＯＩトランジスタを形成する方法を示す、一連の断面図である。
【図３１】本発明の別の例示的な実施形態による、改善された拡張部抵抗及びチャネル歪み特性のための埋め込み拡張領域を有するＳＯＩトランジスタを形成する方法を示す、一連の断面図である。
【図３２】本発明の別の例示的な実施形態による、改善された拡張部抵抗及びチャネル歪み特性のための埋め込み拡張領域を有するＳＯＩトランジスタを形成する方法を示す、一連の断面図である。
【図３３】本発明の別の例示的な実施形態による、ＳＯＩトランジスタを形成する方法を示す、一連の断面図である。
【図３４】本発明の別の例示的な実施形態による、ＳＯＩトランジスタを形成する方法を示す、一連の断面図である。
【図３５】本発明の別の例示的な実施形態による、ＳＯＩトランジスタを形成する方法を示す、一連の断面図である。
【図３６】本発明の別の例示的な実施形態による、ＳＯＩトランジスタを形成する方法を示す、一連の断面図である。
【発明を実施するための形態】
【０００９】
改善された拡張部の抵抗及びチャネル歪み特性のための埋め込み拡張領域を有するＳＯＩトランジスタ及びそのようなＳＯＩトランジスタを形成する方法がここに開示される。この実施形態は、埋め込まれたソース／ドレイン及び隆起型ソース／ドレインの両方を備えたＥＴＳＯＩ構造体、並びに、より厚いＳＯＩデバイスにも適用可能である。簡単に言えば、この実施形態は、ＢＯＸ層において横方向のエッチングを用いて、拡張領域の位置に対応するＳＯＩ層の底面（及び基板表面）の一部を露出させる。その際に、拡張領域におけるＳＯＩとエピタキシャル領域との間の界面を増大させるように、後に形成されるエピタキシャル領域を形成することができる。その結果、エピタキシャル領域の部分が拡張領域のすぐ下に配置され、よって埋め込み酸化物層へのドーパントの拡散が軽減されるので、拡張部抵抗を低く保持することができる。さらに、チャネル領域におけるＳＯＩ／エピタキシャル領域の界面がより大きいと、引張又は圧縮応力をチャネルに加え得る程度が増大し、ＥＴＳＯＩデバイスについてのキャリア移動度も一層増大する。
【００１０】
最初に図１を参照すると、従来の方法で形成されたＥＴＳＯＩトランジスタ・デバイス１００の断面図が示される。図示されるように、バルク基板１０２（例えば、シリコン）は、上に形成された埋め込み絶縁体層１０４（この例では、埋め込み酸化物層又はＢＯＸ）を有する。薄いシリコン層１０６が、ＢＯＸ層１０４の上に形成されるが、層１０６は、ＦＥＴチャネルの形成と適合する他のいずれの好適な半導体層であってもよい。上述のように、層１０６のようなＥＴＳＯＩは、１０ｎｍ以下の薄さとすることができる。従って、図１の完全空乏型ＥＴＳＯＩデバイス１００は、トランジスタがＰＦＥＴデバイスであるか又はＮＦＥＴデバイスであるかに応じて、シリコンゲルマニウム（ＳｉＧｅ）又は炭化シリコン（ＳｉＣ）のような歪み誘起材料をエピタキシャルに成長させることによって形成される隆起型ソース／ドレイン領域１０８をさらに含む。
【００１１】
例えば、ＮＦＥＴデバイスのチャネル領域１１０における多数キャリア移動度（すなわち、電子）を増大させるためには、ＳｉＣが、ＳＯＩチャネル１１０上に引張応力を生じさせるのに用いることができる１つの好適な材料である。反対に、ＰＦＥＴデバイスのチャネル領域１１０における多数キャリア移動度（すなわち、正孔）を増大させるためには、ＳｉＧｅが、ＳＯＩチャネル１１０上に圧縮応力を生じさせるのに用いることができる１つの好適な材料である。
【００１２】
当業者はまた、個々のトランジスタ間に電気的分離を与えるための浅いトレンチ分離（ＳＴＩ）領域１１２（例えば、酸化物材料）、チャネル領域１１０の上に配置されたゲート電極１１４（例えば、ポリシリコン又は他の好適な導電性材料）、ゲート電極１１４をＳＯＩ層１０６から電気的に分離するためのゲート誘電体層１１６（例えば、酸化物、窒化物、酸窒化物等）、及びゲート側壁スペーサ１１８（例えば、窒化物）を含む、ＦＥＴデバイスと関連した他の従来の構造体も認識するであろう。
【００１３】
同じく上述されるように、ＳＯＩ厚が薄い場合に活性化時のＢＯＸに対するドーパント損失のために、及び、そうした極薄拡張部のＳＯＩ厚の高い抵抗のために、図１に示されるようなＥＴＳＯＩ  ＦＥＴデバイス１００は、拡張領域の抵抗が高いことに悩まされる。さらに、こうした薄いＳＯＩ厚により、図１に点線の円１２０で強調されるような、エピタキシャル成長隆起型ソース／ドレイン領域１０８とチャネル領域１１０との間の界面が低減し、そのため、エピタキシャル成長隆起型ソース／ドレイン領域１０８によって誘起されるチャネル歪みが著しく低減する。
【００１４】
ＥＴＳＯＩデバイスと関連した拡張部抵抗の低減及び歪み低減問題に対処しようと試みる幾つかの解決法が、現在のところ存在する。例えば、図２は、別の従来の方法で形成されたＥＴＳＯＩトランジスタ・デバイス２００の断面図である。説明を明確かつ簡単にするために、後続の図の同様の要素は同様の参照番号を有しており、及び／又は、要素が図によって変わらない場合に同様の参照番号を省略できることが留意される。いずれの場合でも、トランジスタ・デバイス２００は、図１のＢＯＸ層１０４の代わりに埋め込み窒化物層２０４を用いることが留意されるであろう。このデバイスは、ドーパント損失を低減させ、酸化物ＢＯＸ層デバイスに対するドーパントの急速熱アニール（ＲＴＡ）時に拡張部抵抗を改善するのを助けるが（すなわち、ドーパントは、実質的には、薄いＳＯＩを通って埋め込み窒化物内に拡散しない）、エピタキシャルに成長した隆起型ソース／ドレイン領域１０８の幾何学的形状は、図１のものに対してほぼ同じであるため、歪み低減問題に対処するものではない。
【００１５】
図１におけるように、ＢＯＸ層をＥＴＳＯＩのために使用することが望ましい場合には、ソース／ドレイン拡張注入を最後に行ない、次に、熱アニールの代わりにレーザアニールによりドーパントイオンを活性化するよう、ドーパント活性化プロセスを変更することによって、拡張部抵抗の問題に対処することが依然として可能である。この技術は、ＢＯＸへのドーパント損失を低減させることによって拡張部抵抗を改善するものであるが、これも、ＥＴＳＯＩデバイスと関連したチャネル歪み問題に対処するものではない。
【００１６】
ここで図３を参照すると、さらに別の従来の方法で形成されたＥＴＳＯＩトランジスタ・デバイス３００の断面図が示される。ここで、隆起型ソース／ドレイン領域３０８は、拡張注入を最後に行ない、かつ、レーザアニールによりドーパントを活性化する、上述の技術と組み合わせて、実際には、２つのエピタキシャル成長層３０８ａ、３０８ｂから、（第１の組及び第２の組のスペーサを用いて）形成される。また、ドーパント損失の低減を通じて、第１の拡張部抵抗の低減問題にも対処する。図３のデバイス３００はまた、２段階のエピタキシャル成長層３０８により、より垂直なエピタキシャル領域／ＳＯＩの界面（点線の円１２０で示される）を提供することによって、歪み問題に対処しようと試みている。このプロファイルは図１と比較して僅かな幾何学的な改善を示すものの、依然として、ソース／ドレイン拡張領域における極薄寸法のＳＯＩの方が、歪みの利点の僅かな改善よりも勝っている。
【００１７】
図４は、ソース／ドレイン領域４０８のエピタキシャル成長前に、ソース／ドレイン領域が、バルク基板１０２のレベルまで完全に陥凹された、従来の方法で形成されたＳＯＩトランジスタ・デバイス４００の断面図である。このデバイス４００は、これらがゲート電極１１４の底部に対して隆起型のソース／ドレイン領域でないという点で、いわゆる「埋め込まれた（embedded）」ソース／ドレイン領域を示している。その結果、デバイス４００は、バルク基板技術に類似した所望のチャネル歪み特性を提供するが、一方で、ソース・ドレイン間の大きい電流漏れ、及び、大部分のＢＯＸが除去されることに起因して、ソース／ドレイン・基板間の高い静電容量を示す。このことは、そもそもＳＯＩ技術の利点を本質的に台無しにする。
【００１８】
従って、図５乃至図１３は、本発明の例示的な実施形態による、改善された拡張部抵抗及びチャネル歪み特性のための埋め込み拡張領域を有する新規なＥＴＳＯＩトランジスタを形成する方法を示す、一連の断面図である。図５で始まり、ＳＯＩ層１０６が薄層化され（例えば、ＥＴＳＯＩの寸法に）、ＳＴＩ領域１１２がバルク基板１０２内に形成され、ゲートスタック材料が堆積され、パターン形成され、エッチングされてゲート電極１１４及びゲート誘電体層１１６を形成する、デバイス処理における時点が示される。図５は、まとめて５０２で示される、使い捨てスペーサ、ライナ及びゲートハードマスクの形成をさらに示す。
【００１９】
次に図６に示されるように、犠牲酸化物ライナ層５０４が、構造体全体の上に堆積される。次に、図５ｃにおいて、フォトレジスト層５０６が、当技術分野において周知のように堆積され、パターン形成されて、ゲート電極１１４、犠牲スペーサ／ハードマスク層５０２及び犠牲酸化物ライナ５０４の垂直面を露出させる。この特定のシーケンスの実施形態は、フォトリソグラフィを用いてエッチング・パターンを形成するという点で、ゲートに対して非自己整合型であるが、後の実施形態において見られるように、自己整合型技術を用いることもできる。いずれにせよ、図８に示されるように、エッチング・プロセスを用いて、酸化物ライナ５０４の露出部分を除去し、続いて別のエッチング・プロセスを用いて、チャネル領域１１０の対向する端部におけるＥＴＳＯＩ層１０６の露出部分を完全に貫通してエッチングし、ＢＯＸ層１０４内にも僅かに陥凹する。次に、図９において、レジスト層が剥離される。
【００２０】
次に図１０に進むと、次いで、等方性酸化物エッチングを行なって（例えば、湿式エッチング又は反応性イオンエッチング（ＲＩＥ）のような）、ＢＯＸ層１０４を横方向にエッチングし、チャネル領域１１０の対向する端部におけるソース／ドレイン拡張領域に対応するＥＴＳＯＩ層１０６の底面５０８を露出させる。その際に、犠牲酸化物ライナも除去されるが、そうすることで、ＳＴＩ領域１１２の著しい陥凹が防止される。次に、図１１に示されるように、好適なシリコン含有半導体材料（例えば、デバイスの極性に応じて、ＳｉＧｅ、ＳｉＣ）のエピタキシャル成長が行なわれ、埋め込み拡張領域及びエピタキシャル隆起型ソース／ドレイン領域５１０を定める。プロセスにおけるこの時点で、拡張（及びハロ）注入を行なうことができる。
【００２１】
前述の従来の構造体とは対照的に、エピタキシャル領域５１０は、この境界がＥＴＳＯＩ層１０６の垂直面及びその底面５０８の一部分の両方に沿って延びるため、ＥＴＳＯＩ層１０６の拡張領域との拡張した界面を有することが留意されるであろう。この構成は、優れたチャネル歪み性能をもたらすだけではなく、拡張領域の下に半導体の「出っ張り（ledge）」を設けることにより、拡張部抵抗の問題にも対処する。従って、熱アニールによってドーパントが活性化された場合には、エピタキシャル領域５１０も、ドーパントイオンが拡張領域からＢＯＸ１０４内に拡散するのを防ぐ。この時点から、当技術分野に周知のような付加的な製造ステップを実行することができる。例えば、図１２は、使い捨てスペーサ及びゲートハードマスク材料の除去を示す。この段階で、拡張注入及びハロ注入を行なうこともできる。次に、図１３に示されるように、最終的なゲートスペーサ５１２を形成し、続いて深いソース／ドレイン注入を行なう。随意的に、深いソース／ドレイン注入の後に、拡張注入を行なうことができる。いずれにせよ、次いで、ドーパント注入の後に、例えば、シリサイド形成、応力ライナ形成及び後工程（back end of line、ＢＥＯＬ）形成のような通常の処理ステップが続く。
【００２２】
特に図７及び図８に示されるようなＳＯＩエッチング及び横方向のＢＯＸエッチングの前の非自己整合型パターン形成に代わるものとして、ゲート導体に対する自己整合型手法の１つ又は複数の変形によって、図１３に示されるデバイスを形成することもできる。例えば、図１４乃至図１６は、本発明の別の例示的な実施形態による、改善された拡張部抵抗及びチャネル歪み特性のための埋め込み拡張領域を有する新規なＳＯＩトランジスタを形成する方法を示す。より具体的には、図５及び図６における最初の処理ステップを、図６に示されるように犠牲酸化物ライナ５０４が堆積するまで繰り返すことができる。しかしながら、図１４に示されるように、次に、フォトレジスト材料を塗布する代わりに、犠牲酸化物ライナ５０４の上に別の犠牲層６０２を形成する。この犠牲層６０２は、例えば、ポリシリコン又はポリＳｉＧｅなどの酸化物又は窒化物に対して異なるエッチング速度を有する材料を含むことができる。
【００２３】
図１５において、犠牲層６０２が平坦化され、陥凹されて、これにより犠牲酸化物ライナ５０４の垂直面及びゲート導体１１４の上の上面のみが露出される。次に、図１６に示されるように、酸化物エッチングにより犠牲酸化物ライナ５０４の露出部分が除去され、別のエッチングを行なって、チャネル領域１１０を囲むＥＴＳＯＩ層１０６の露出部分を除去する。図５のシーケンスと同様に、ＥＴＳＯＩのエッチングは、ＢＯＸ層１０４内に僅かな陥凹部をもたらす。犠牲層６０２の残りの部分が後で除去されると、次に、結果として得られる構造体は、図９に示されるものとほぼ同じに見える。従って、次に、図１０乃至図１３を参照する上記の説明によって、横方向の等方性エッチング及びエピタキシャル成長ステップを行なう。
【００２４】
ＳＯＩエッチング及び横方向のＢＯＸエッチングより前に自己整合型パターン形成を行なうためのさらに別の実施形態が、図１７乃至図２１に示される。酸化物及び窒化物に対して選択的なエッチング速度をもつ第２の犠牲層を用いる代わりに、酸化物−窒化物−酸化物犠牲層の組み合わせを用いることができる。再度、図５及び図６における最初の処理ステップを、図６に示されるように犠牲酸化物ライナ５０４が堆積するまで繰り返すことができる。次に、図１７に示されるように、犠牲酸化物ライナ５０４の上に、薄い犠牲窒化物ライナ７０２が形成される。図１８において、別の犠牲酸化物層７０４が堆積され、図１９に示されるように酸化物の平坦化及び陥凹が後に続く。これにより、犠牲窒化物ライナ７０２の垂直面及びゲート導体１１４の上の上面が露出される。犠牲酸化物層７０４の厚さは、前の実施形態の層６０２のものに匹敵するが、薄い犠牲窒化物ライナ７０２を使用するので、相対的により厚い犠牲層７０４は酸化物とすることができることが留意されるであろう。
【００２５】
次に図２０を参照すると、窒化物エッチングにより犠牲窒化物ライナ７０２の露出部分が除去され、続いて酸化物エッチングを行なって、犠牲酸化物層５０４の露出部分を除去し、チャネル領域１１０の端部に隣接するＥＴＳＯＩ層１０６の上面を露呈する。とりわけ、この酸化物エッチングはまた、上部犠牲酸化物層７０４を薄層化する。次に、図２１に示されるように、エッチングを行なって、ＢＯＸ層１０４内への僅かな陥凹部を有した状態で、ＥＴＳＯＩ層１０６の露出部分を除去する。その後、残りの犠牲材料（酸化物層７０４、窒化物ライナ７０２及び酸化物ライナ５０４）を除去し、その後、次に結果として得られる構造体は、図９に示される構造体とほぼ同じに見える。従って、次に、図１０乃至図１３を参照する上記の説明によって、横方向の等方性エッチング及びエピタキシャル成長のステップを行なう。
【００２６】
この時点までに説明される実施形態において、ＢＯＸ層１０４内への横方向のエッチング・プロファイル（図１０に最も具体的に示される）は、チャネルのソース側及びドレイン側に関して実質的に対称である。しかしながら、エピタキシャル領域の最終アスペクト比及び幾何学的形状を制御するように、ＢＯＸ１０４の横方向のエッチング・プロファルを調整できることも考えられる。このために、図２２乃至図２４は、本発明の代替的な実施形態による、ＳＯＩエッチング・プロファイルを調整する方法を示す、一連の断面図である。本質的に、異なる酸化物エッチング速度を有する領域を内部に生成するように、イオン注入（例えば、ブランケット注入又はパターン形成された注入、傾斜（angled）注入、垂直注入など）をＢＯＸ層１０４に施す。ＢＯＸ注入は、図５を参照して上述されたようなデバイス処理における時点の後に（すなわち、犠牲層を形成する前に）行なうことができる。
【００２７】
図２２に特に示されるように、相対的に高いエッチング速度の領域１０４ａ、１０４ｃと、相対的に低いエッチング速度の領域１０４ｂ及び１０４ｄとを有するＢＯＸ層をもたらす１又は複数の注入がＢＯＸ層に施される。この特定の例においては、ＦＥＴデバイスの側８０２（例えば、ソース又はドレイン）には、ソース又はドレイン拡張領域及びチャネル領域より下方に低いエッチング速度の領域１０４ｂを生成する傾斜注入が施される。さらに、ＦＥＴデバイスの側８０４（例えば、ソース又はドレイン）には、低いエッチング速度の領域１０４ｄを生成する垂直（０°）注入が施される。図２２に示されるこのＢＯＸ注入プロファイルは、ＢＯＸ層１０４内のエッチング速度をどのように調整できるかの単なる一例を示すものであり、他のプロファイルも考えられることを理解すべきである。
【００２８】
ＢＯＸ注入に続いて、デバイス処理は、図５乃至図９、図１４乃至図１６、或いは図９、図１６又は図２１に示されるような構造体のいずれかをもたらす（ドープされたＢＯＸプロファイルを除いて）図１７乃至図２１の実施形態のいずれかに従って続行することができる。つまり、ＢＯＸ層内に僅かな陥凹部を有した状態で、ＥＴＳＯＩ層１０６の部分が、説明された方法で完全に貫通してエッチングされた、ＦＥＴ構造体である。次に、図２３に示されるように横方向の酸化物エッチングを行なったとき、ＢＯＸ層の結果として得られるエッチング・プロファイルは非対称であることが分かる。つまり、領域１０４ａ及び１０４ｃは、領域１０４ｂ及び１０４ｄより速い速度でエッチングされた。他方、領域１０４ｂは領域１０４ｃより遅いエッチング速度を有していても、領域１０４ｂに対応するＥＴＳＯＩ層の底面が、その上への次のエピタキシャル成長のために依然として露出されていることに留意すべきである。このことは、非対称のエッチング・プロファイルに従ったエピタキシャル領域５１０の成長を示す図２４に示される。この時点から、処理は、図１２及び図１３に示されたように続行することができる。
【００２９】
この時点まで、説明された例示的な実施形態は、「埋め込まれた」エピタキシャル領域のためには本質的に薄すぎるため、ソース／ドレイン領域がゲート導体に対して「隆起した」ＥＴＳＯＩデバイスに向けられてきた。より厚いＳＯＩ層を有するＦＥＴデバイスは一般に、拡張部抵抗及び歪み問題にあまり曝されることはないが、上述の技術を、より厚いＳＯＩデバイスにも適用できることが、ここでさらに考えられる。
【００３０】
従って、図２５乃至図３２は、本発明の別の例示的な実施形態による、改善された拡張部抵抗及びチャネル歪み特性のための埋め込み拡張領域を有するＳＯＩトランジスタを形成する方法を示す、一連の断面図である。図２５において、ＳＯＩ層９０６がＥＴＳＯＩの寸法に比較して初めは相対的に厚く、ＳＴＩ領域１１２がバルク基板１０２内に形成され、ゲートスタック材料が堆積され、パターン形成され、エッチングされてゲート電極１１４及びゲート誘電体層１１６を形成する、デバイス処理における時点が示される。図２５は、まとめて５０２で示される使い捨てスペーサ、ライナ及びゲートハードマスクの形成をさらに示す。
【００３１】
ＳＯＩ層９０６の初期厚が相対的に厚いため、図２６に示されるように、チャネル領域１１０の外側の位置に示されるように、ＳＯＩ層を陥凹させることができる。次に、図２７に示されるように、犠牲酸化物ライナ層５０４が、構造体全体の上に堆積される。図２７の処理の時点での構造体は、ソース／ドレイン領域の下方のＳＯＩが、チャネル領域に対応するＳＯＩに対して陥凹され、より薄いという点を除いて、図６に示されるものに類似している。この時点から、次に、図５、図６又は図７のプロセスフロー・シーケンスに説明されるパターン形成の実施形態のいずれも、横方向のＢＯＸエッチングについての位置を定めるのに用いることができる。説明のためだけに、この実施形態における残りのシーケンスの図は、図７に類似したフォトレジストを有する非自己整合型パターン形成を用いるように示されるが、図６又は図７の多数の犠牲ライナ／層、自己整合型実施形態も適用可能であることを理解すべきである。
【００３２】
図２８に示されるように、フォトレジスト層９０６が、当技術分野において周知のように堆積され、パターン形成されて、ゲート電極１１４、犠牲スペーサ／ハードマスク層５０２、及び犠牲酸化物ライナ５０４の垂直面を露出させる。また、この特定のシーケンスの実施形態は、フォトリソグラフィを用いてエッチング・パターンを形成するという点で、ゲートに対して非自己整合型である。次に、エッチング・プロセスを用いて、酸化物ライナ５０４の露出部分を除去し、続いて別のエッチング・プロセスを用いて、チャネル領域９１０の対向する端部における陥凹したＳＯＩ層９０６の露出部分を完全に貫通してエッチングし、図２９に示されるようにＢＯＸ層１０４内にも僅かに陥凹する。次に、図３０において、レジスト層が剥離される。
【００３３】
次に、図３１に進むと、次いで、等方性酸化物エッチングを行なって（例えば、湿式エッチング又は反応性イオンエッチング（ＲＩＥ）のような）、ＢＯＸ層１０４を横方向にエッチングし、チャネル領域９１０の対向する端部におけるソース／ドレイン拡張領域に対応するＳＯＩ層１０６の底面９０８を露出させる。その際に、犠牲酸化物ライナも除去されるが、そうすることで、ＳＴＩ領域１１２の著しい陥凹が防止される。次に、図３２に示されるように、好適なシリコン含有半導体材料（例えば、デバイスの極性に応じて、ＳｉＧｅ、ＳｉＣ）のエピタキシャル成長が行なわれ、エピタキシャル埋め込み拡張領域及び埋め込みソース／ドレイン領域９１２を定める。ＳＯＩ領域１０６は、エピタキシャル成長より前に初めに陥凹されるので、エピタキシャル領域９１２の上面がゲート導体１１４の底面と実質的に重ならず、付加的なゲート・ソース間及びゲート・ドレイン間の静電容量を防止するという点で、埋め込みエピタキシャル領域９１２は、ゲート導体１１４に対して埋め込まれている。プロセスにおけるこの時点で、拡張（及びハロ）注入を行なうことができる。
【００３４】
前に説明されたＥＴＳＯＩの実施形態と同様に、エピタキシャル領域９１２は、この境界がＳＯＩ層９０６の垂直面及びその底面９０８の一部分の両方に沿って延びるため、ＳＯＩ層９０６の拡張領域との拡張した界面を有する。この時点から、例えば、図１２及び図１３に示されるもののような、当技術分野において周知のような付加的なトランジスタ製造ステップを実行することができる。
【００３５】
最終的に、図３３乃至図３６は、図２５乃至図３２のＳＯＩトランジスタのＢＯＸ層の横方向のエッチング・プロセスについての代替的な実施形態を示す。図３３に示されるように、埋め込みエピタキシャル・ソース／ドレイン・デバイスの場合、陥凹したＳＯＩ層９０６を貫通してエッチングするのに用いられるパターンを用いて、ＢＯＸ層１０４を貫通して完全にエッチングし、バルク基板１０２の上で停止することができる。図３４において、レジスト層５０６を除去した後、図３５に示されるように、ＢＯＸ層１０４が横方向にエッチングされる。示される等方性の横方向のエッチングは実質的に対称的であるが、調整されたＢＯＸエッチング・プロファイルを生成するために、図２２乃至図２４に説明されるようなＢＯＸドーピングを用いることもできることを理解すべきである。図３６に示されるように、ＢＯＸエッチングに続いて、埋め込みエピタキシャル領域１０１２が成長される。同じ手法を、図５、図６及び図７に説明されるＥＴＳＯＩデバイスに対して用いることもでき、そこで、陥凹したＳＯＩ層を貫通してエッチングするのに用いられるパターンを用いて、ＢＯＸ層を貫通して完全にエッチングし、バルク基板上で停止することができる。
【００３６】
好ましい実施形態を参照して本発明を説明したが、当業者であれば、本発明の範囲から逸脱することなく種々の変更を行ない、均等物をその要素の代わりに使用できることが理解されるであろう。さらに、本発明の本質的な範囲から逸脱することなく、特定の状況又は材料を本発明の教示に適合させるように、多くの修正を行なうことができる。従って、本発明は、本発明を実施することを考慮した最良の形態として開示される特定の実施形態に限定されるものではなく、添付の特許請求の範囲内にある全ての実施形態を含むものであることが意図される。
【符号の説明】
【００３７】
１００、２００、３００、４００：デバイス
１０２：バルク基板
１０４：ＢＯＸ層
１０６、９０６：ＳＯＩ層
１０８、３０８、４０８：ソース／ドレイン領域
１１０、９１０：チャネル領域
１１２：浅いトレンチ分離（ＳＴＩ）領域
１１４：ゲート電極
１１６：ゲート誘電体層
１１８：ゲート側壁スペーサ
２０４：埋め込み窒化物層
５０２：スペーサ／ハードマスク層
５０４：犠牲酸化物ライナ層
５０６、９０６：フォトレジスト層
５０８、９０８：底面
５１０：エピタキシャル領域
５１２：ゲートスペーサ
６０２：犠牲層
７０２：犠牲窒化物ライナ
７０４：犠牲酸化物層
９１２、１０１２：埋め込みエピタキシャル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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