【手続補正書】
【提出日】平成23年7月13日(2011.7.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のメモリ・モジュールであって、
データを記憶するための複数のアドレス指定可能な記憶位置と、
前記アドレス指定可能な記憶位置に記憶されているデータにアクセスするデータ・アクセス・コマンドを受信する第１のインターフェースと、
第１のモード及び第２のモードを含む複数の動作モードをサポートする制御ロジックと、
を備え、
前記第１の動作モードにおいて、前記第１のインターフェースにおいて受信された少なくともいくつかの前記データ・アクセス・コマンドの複数のコピーを再送信し、前記各複数のコピーは、複数の第２のインターフェースのそれぞれを使用して前記第１のメモリ・モジュール以外の１つ又は複数の各メモリ・モジュールに送信され、
前記第２の動作モードにおいて、前記制御ロジックは、前記第１のインターフェースによって受信された前記各データ・アクセス・コマンドが前記第１のメモリ・モジュール内のデータ記憶位置をアドレス指定しているかどうかを判定し、（ａ）前記データ・アクセス・コマンドが前記第１のメモリ・モジュール内のデータ記憶位置をアドレス指定している場合には、前記第１のメモリ・モジュール内の対応するデータ記憶位置にアクセスし、（ｂ）前記データ・アクセス・コマンドが前記第１のメモリ・モジュール内のデータ記憶位置をアドレス指定していない場合には、前記データ・アクセス・コマンドの単一のコピーを別のメモリ・モジュールに再送信し、
当該メモリ・モジュールの第１のコンポーネント・セットは、前記第１の動作モードでは、第１のクロック周波数で動作し、前記第２の動作モードでは、前記第１のクロック周波数よりも高い第２のクロック周波数で動作する、
第１のメモリ・モジュール。
【請求項２】
前記第１の動作モードにおいて、前記第１のメモリ・モジュールは、前記第１のインターフェースにおいて受信された前記各データ・アクセス・コマンドの複数のコピーを再送信し、前記各複数のコピーは、複数の前記第２のインターフェースのそれぞれを使用して前記第１のメモリ・モジュール以外の１つ又は複数の各メモリ・モジュールに送信される、請求項１に記載の第１のメモリ・モジュール。
【請求項３】
前記第２の動作モードにおいて、前記第１のメモリ・モジュールは、メモリ・モジュール・デイジー・チェーン構成で使用され、前記メモリ・モジュール・デイジー・チェーン構成において、第１のＩ／Ｏポート・セットは、メモリ・モジュール・デイジー・チェーンへのアクセスを制御するアクセス制御モジュールのうちの１つからアウトバウンド・データを受信し、前記デイジー・チェーンは、前記第１のメモリ・モジュールと、前記メモリ・モジュール・デイジー・チェーン内の前のメモリ・モジュールと、を含み、第２のＩ／Ｏポート・セットは、前記第１のＩ／Ｏポート・セットにおいて受信されたアウトバウンド・データを前記メモリ・モジュール・デイジー・チェーン内の次のメモリ・モジュールに再送信し、第３のＩ／Ｏポート・セットは、前記メモリ・モジュール・デイジー・チェーン内の前記次のメモリ・モジュールからインバウンド・データを受信し、第４のＩ／Ｏポート・セットは、前記第１のＩ／Ｏポート・セットにおいて受信されたインバウンド・データを再送信し、前記第１のメモリ・モジュール内から発信されるインバウンド・データを、前記アクセス制御モジュールと、前記メモリ・モジュール・デイジー・チェーン内の前記前のメモリ・モジュールのうちの一方に送信し、前記第１のセットは、前記第２のセットと同数のポートを有し、前記第３のセットは、前記第４のセットと同数のポートを有する、請求項１に記載の第１のメモリ・モジュール。
【請求項４】
前記第１の動作モードにおいて、前記第１のインターフェースにおいて受信された前記各データ・アクセス・コマンドは、メモリ・モジュール・セット内のデータ位置にアクセスし、前記セットは、複数のメモリ・モジュールを収容し、前記セットは、前記第１のメモリ・モジュールと、前記第２のインターフェースから前記データ・アクセス・コマンドのコピーが再送信される各メモリ・モジュールと、を含む、請求項１に記載の第１のメモリ・モジュール。
【請求項５】
前記第２のクロック周波数は、前記第１のクロック周波数のＭ倍であり、Ｍは整数である、請求項１に記載の第１のメモリ・モジュール。
【請求項６】
前記第１及び第２のクロック周波数は、外部クロック信号から導出され、前記外部クロック信号は、整数Ｎで割ると前記第１のクロック周波数が得られ、整数Ｍで割ると前記第２のクロック周波数が得られ、Ｍは１以上であり、ＮはＭよりも大きい、請求項１に記載の第１のメモリ・モジュール。
【請求項７】
前記第１のコンポーネント・セットは、少なくとも１つのＩ／Ｏポートを含む、請求項１に記載の第１のメモリ・モジュール。
【請求項８】
前記第１のコンポーネント・セットの前記少なくとも１つのＩ／Ｏポートは、前記第１のメモリ・モジュール内の記憶位置から読み出されたデータを前記データ・アクセス・コマンドに応答してアクセス制御モジュールに送信するのに使用される、請求項７に記載の第１のメモリ・モジュール。
【請求項９】
前記第１の動作モードでは、前記第１のメモリ・モジュール内の記憶位置から読み出されたデータを前記データ・アクセス・コマンドに応答してアクセス制御モジュールに送信するのに第１のＩ／Ｏポート・セットが使用され、
前記第２の動作モードでは、前記第１のメモリ・モジュール内の記憶位置から読み出されたデータを前記データ・アクセス・コマンドに応答してアクセス制御モジュールに送信するのに第２のＩ／Ｏポート・セットが使用され、
前記第１のＩ／Ｏポート・セットは、少なくとも１つのＩ／Ｏポートを収容し、前記第２のＩ／Ｏポート・セットは、前記第１のＩ／Ｏポート・セットよりも大きい数のＩ／Ｏポートを収容する、
請求項１に記載の第１のメモリ・モジュール。
【請求項１０】
前記第１の動作モードでは、前記第１のメモリ・モジュール内の記憶位置から読み出されたデータを前記データ・アクセス・コマンドに応答してアクセス制御モジュールに送信するのに第１のＩ／Ｏポート・セットが使用され、前記第１のＩ／Ｏポート・セットは、アクセス可能なデータ単位を前記データ・アクセス・コマンドに応答して送信するのにＮ個のバス・サイクルを必要とし、
前記第２の動作モードでは、前記第１のメモリ・モジュール内の記憶位置から読み出されたデータを前記データ・アクセス・コマンドに応答してアクセス制御モジュールに送信するのに第２のＩ／Ｏポート・セットが使用され、前記第２のＩ／Ｏポート・セットは、アクセス可能なデータ単位を前記データ・アクセス・コマンドに応答して送信するのにＭ個のバス・サイクルを必要とし、
Ｎは１以上であり、ＭはＮよりも大きい、
請求項１に記載の第１のメモリ・モジュール。
【請求項１１】
前記第１の動作モードにおいて、前記第１のインターフェースは、前記第１のメモリ・モジュールと前記データ・アクセス・コマンドがそこから受信されるデバイスとを接続する２地点間通信リンクと結合され、
前記第１の動作モードにおいて、前記各第２のインターフェースは、前記第１のメモリ・モジュールと他の各メモリ・モジュールとを接続する各２地点間通信リンクと結合される、
請求項１に記載の第１のメモリ・モジュール。
【請求項１２】
前記第１の動作モードにおいて、前記第１のインターフェースは、データ・アクセス・コマンドの各部分をＮ個の各後続バス・サイクル内に受信し、Ｎは１よりも大きく、
前記第１の動作モードにおいて、前記各第２のインターフェースは、前記データ・アクセス・コマンドの前記各部分を、Ｍ個のバス・サイクルの遅延後に、Ｎ個の各後続バス・サイクル内に再送信し、１≦Ｍ＜Ｎである、
請求項１に記載の第１のメモリ・モジュール。