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　特願２００２−３７０９７１「ＳＯＩ基板」拒絶査定不服審判事件〔平成１６年　７月２２日出願公開、特開２００４−２０７２７１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１４年１２月２０日の出願であって、平成２０年３月２４日付けで拒絶理由通知が発せられ、これに対して同年６月２日に手続補正書及び意見書が提出されたが、平成２１年２月１３日付けで拒絶査定がされた。
　そして、同年３月１９日に拒絶査定に対する審判請求がされるとともに、同年４月２０日に手続補正書が提出されたものである。
　
２．平成２１年４月２０日に提出された手続補正書による手続補正について
（１）補正の内容
　平成２１年４月２０日に提出された手続補正書による手続補正（以下「本件補正」という。）は、補正前の明細書の特許請求の範囲の請求項１ないし１０を、補正後の明細書の特許請求の範囲の請求項１ないし９に補正するものであり、補正前後の各請求項は各々以下のとおりである。
　
（補正前）
「【請求項１】
第１導電型の第１の半導体層と第２導電型の第２の半導体層とを有する基板と、
前記基板上に配置された絶縁膜と、
前記絶縁膜上に配置された半導体領域と、
を含み、
前記第２の半導体層の上面は、前記第２の半導体層の全上面において、前記第１の半導体層に接触していて、
前記第１の半導体層は、前記第２の半導体層の全上面上に配置されていて、
前記第１の半導体層の上面は、前記第１の半導体層の全上面において、前記絶縁膜に接触していて、
前記半導体領域は、前記絶縁膜の全上面上に配置されていることを特徴とするＳＯＩ基板。
【請求項２】
前記半導体領域が、第２導電型であることを特徴とする請求項１に記載のＳＯＩ基板。
【請求項３】
前記基板内の前記第１及び第２の半導体層の下に配置された第２導電型の第３の半導体層を更に含み、
前記第２の半導体層の不純物濃度は、前記第３の半導体層の不純物濃度より高く、前記第２の半導体層は、前記第３の半導体層の全上面上に配置されていることを特徴とする請求項１又は２に記載のＳＯＩ基板。
【請求項４】
前記第３の半導体層は、前記第１及び第２の半導体層より低い不純物濃度を有する半導体を含んでいることを特徴とする請求項３に記載のＳＯＩ基板。
【請求項５】
前記第１の半導体層は、前記第３の半導体層より高い不純物濃度を有していることを特徴とする請求項３に記載のＳＯＩ基板。
【請求項６】
前記第２の半導体層は、エピタキシャル成長によって形成されていることを特徴とする請求項１乃至５のいずれか１項に記載のＳＯＩ基板。
【請求項７】
前記第２の半導体層は、第３の半導体層に不純物を注入することにより形成されていることを特徴とする請求項３乃至５のいずれか１項に記載のＳＯＩ基板。
【請求項８】
前記第１の半導体層は、エピタキシャル成長により形成されていることを特徴とする請求項１乃至７のいずれか１項に記載のＳＯＩ基板。
【請求項９】
前記第１の半導体層は、前記第３の半導体層に不純物を注入することによって形成されていることを特徴とする請求項１乃至７のいずれか１項に記載のＳＯＩ基板。
【請求項１０】
前記第１の半導体層は、前記第３の半導体層より高い不純物濃度を有していることを特徴とする請求項１乃至４のいずれか１個に記載のＳＯＩ基板。」
　
（補正後）
「【請求項１】
第１導電型の第１の半導体層と第２導電型の第２の半導体層とを有する基板と、
前記基板上に配置された絶縁膜と、
前記絶縁膜上に配置された半導体領域と、
を含み、
前記第２の半導体層の上面は、前記第２の半導体層の全上面において、前記第１の半導体層に接触していて、
前記第１の半導体層は、前記第２の半導体層の全上面上に配置されていて、
前記第１の半導体層の上面は、前記第１の半導体層の全上面において、前記絶縁膜に接触していて、
前記半導体領域は、前記絶縁膜の全上面上に配置されていることを特徴とするＳＯＩ基板。
【請求項２】
前記基板内の前記第１及び第２の半導体層の下に配置された第２導電型の第３の半導体層を更に含み、前記第２の半導体層の不純物濃度は、前記第３の半導体層の不純物濃度より高く、前記第２の半導体層は、前記第３の半導体層の全上面上に配置されていることを特徴とする請求項１に記載のＳＯＩ基板。
【請求項３】
前記第３の半導体層は、前記第１及び第２の半導体層より低い不純物濃度を有する半導体を含んでいることを特徴とする請求項２に記載のＳＯＩ基板。
【請求項４】
前記第１の半導体層は、前記第３の半導体層より高い不純物濃度を有していることを特徴とする請求項２に記載のＳＯＩ基板。
【請求項５】
前記第２の半導体層は、エピタキシャル成長によって形成されていることを特徴とする請求項１乃至４のいずれか１項に記載のＳＯＩ基板。
【請求項６】
前記第２の半導体層は、第３の半導体層に不純物を注入することにより形成されていることを特徴とする請求項２乃至４のいずれか１項に記載のＳＯＩ基板。
【請求項７】
前記第１の半導体層は、エピタキシャル成長により形成されていることを特徴とする請求項１乃至６のいずれか１項に記載のＳＯＩ基板。
【請求項８】
前記第１の半導体層は、前記第３の半導体層に不純物を注入することによって形成されていることを特徴とする請求項１乃至６のいずれか１項に記載のＳＯＩ基板。
【請求項９】
前記第１の半導体層は、前記第３の半導体層より高い不純物濃度を有していることを特徴とする請求項１乃至３のいずれか１項に記載のＳＯＩ基板。」
　
（２）補正事項の整理
　本件補正による補正事項を整理すると以下のとおりである。
　
［補正事項］
　補正前の請求項２を削除するとともに、当該削除と整合するように、請求項の番号及び引用する請求項の番号を修正すること。
　
（３）補正の目的の適否、及び新規事項の追加の有無についての検討
　上記補正事項は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下「特許法第１７条の２第４項」という。）第１号に掲げる請求項の削除を目的とするものに該当し、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項（以下「特許法第１７条の２第３項」という。）に規定する要件を満たすものである。
　よって、上記補正事項は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものであり、本件補正は適法になされたものである。
　
３．本願発明
　以上のとおり、平成２１年４月２０日に提出された手続補正書による手続補正は適法になされたものであるから、本願の請求項１〜９に係る発明は、平成２１年４月２０日に提出された手続補正書により補正された明細書及び図面の記載からみて、明細書の特許請求の範囲の請求項１〜９に記載された事項により特定されるものであり、そのうちの請求項１に係る発明（以下、「本願発明」という。）は、上記２．（１）の「補正後」の請求項１に記載したとおりのものである。
　
４．引用例の記載と引用発明
（１）原査定の拒絶の理由に「引用文献２」として引用された、本願の出願前に日本国内において頒布された刊行物である、特開平１０−２７０７０４号公報（以下「引用例１」という。）には、図１及び図２とともに、次の記載がある。（下線は当審で付加したもの。以下同じ。）
　
「【請求項１】  
半導体基板上に絶縁層を介して形成された半導体層にトランジスタが形成された半導体集積回路装置において、該絶縁層の下部にＮ形半導体導電領域とＰ形半導体導電領域を互いに接するように形成し、該半導体集積回路の電源線と該Ｎ形半導体導電領域を直接接続し、該半導体集積回路の接地線と該Ｐ形半導体導電領域を直接接続したことを特徴とするＳＯＩ形半導体集積回路装置
【請求項２】  
Ｎ形半導体導電領域とＰ形半導体導電領域が上下に積層されて形成されている請求項１記載のＳＯＩ形半導体集積回路装置
「【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ（Silicon On Insulator) 基板を用いた半導体集積回路装置において、面積を増大させることなく簡便に、電源線と接地線の電位の揺らぎによる誤動作と動作速度の変動を防止し、さらに放熱効率を向上する技術に関するものである
「【００１８】
【実施例】
図１は、本発明の第１の実施例のＳＯＩ形半導体集積回路の断面図である。Ｐ形またはＮ形半導体基板１の表層にＰウェル３が形成され、さらにＰウェル３の表層にＮウェル２が形成されている。Ｐウェル３とＮウェル２は、例えば公知の高エネルギーイオン注入によって形成されるものとする。Ｐウェルの上部に絶縁層４を介して形成された半導体層にＰチャネルＭＯＳトランジスタ５ｐとＮチャネルＭＯＳトランジスタ５ｎが形成されている。この例ではチャネルＭＯＳトランジスタ５ｐとＮチャネルＭＯＳトランジスタ５ｎは、電源線６と接地線７と信号線８に接続され、インバータ回路としての機能を備えている。電源線６は金属配線などの低抵抗導体によってＮウェル２に接続され、接地線７は金属配線などの低抵抗導体によってＰウェル３に接続される
【００１９】Ｎウェル２は電源電位、Ｐウェル３は接地電位に接続されているので、境界面はＰＮ接合に逆バイアスが印加された状態であり、電源電圧に応じた幅の空乏層が生じる。この空乏層はコンデンサのように働くので、電源線と接地線間にバイパスコンデンサが接続されたのと等価となる。これが、本発明によって動作時の電源線と接地線の電位変動が抑制できる原理である。
【００２０】電源線とバイパスコンデンサ、ならびに接地線とバイパスコンデンサ間のインピーダンスが大きいと、電位変動を抑制する効果が充分に得られない。したがって本発明では、電源線とＮウェル間、ならびに接地線とＰウェル間に例えばＭＯＳトランジスタなどのスイッチの働きをする素子などを挟まずに低抵抗で直結するものとする。この意味で、例えば特開平７−１０６５７９に示される半導体装置と本発明は異なる。
【００２１】図７は、特開平７−１０６５７９の図３を基にしたものである。図７に示すＳＯＩ形半導体集積回路と、既に図５に示した従来のＳＯＩ形半導体集積回路との違いは次の通りである。半導体基板１１がＰ形であり、その表層にＮ形不純物領域１２が形成されている。Ｎ形不純物領域１２は、トランジスタ５ｐ，５ｎの少なくともチャネルに対向する位置に個別に形成され、それぞれ電極１３が取り出されている。この電極１３は、個々のトランジスタにバックバイアスを印加するための専用金属配線とされている。
【００２２】しかし、特開平１０６５７９の半導体集積回路は、その動作上、Ｎ形不純物領域をチャネルに近接して配置しなければならないので、チャネル直下の絶縁膜は薄く、Ｎ形領域は基板の表面でなければならない。これに反して本発明はこのような条件には支配されない。
【００２３】さて、図１に示した本発明の半導体集積回路では、トランジスタ５ｐ，５ｎが電源線６、接地線７を介して半導体基板１に接続されている。一般に、半導体集積回路でよく用いられるＳｉＯ2 などの絶縁層４の材料は熱伝導率が低く、トランジスタ５ｐ，５ｎで発生した熱が絶縁層４を通っては周囲に逃げにくい。ＳＯＩ形半導体集積回路では特に、トランジスタ５ｐ，５ｎと半導体基板１との間に埋め込み絶縁層が存在するため動作中の放熱が充分でなく、トランジスタに熱が蓄積されてしまう。普通、室温でＭＯＳトランジスタを動作させると、温度上昇につれてキャリア移動度が低下するためオン電流が減少する。しかし、
図１の本発明の半導体集積回路では、熱伝導率の高い配線によってトランジスタから半導体基板への放熱経路が生じるため、トランジスタの熱の蓄積が避けられる
【００２４】
図２は、本発明の第２の実施例である。本実施例は、ＰウェルをＮウェルよりも表層に形成すという点を除けば図１に示した第１の実施例と同じである。電源線６と接続されるのがＮウェルで、接地線７と接続されるのがＰウェルなのは、本発明の全実施例で共通である
「【００２８】
【発明の効果】
第１の効果は、集積回路動作時の電源線と接地線の電位の揺らぎが抑制されるということである。その理由は、電源線と接地線にバイパスコンデンサの働きをする大きな容量が付加されるからである
【００２９】
第２の効果は、前述の容量が比較的簡便に形成できるということである。その理由は、埋め込み絶縁層内部ではなく、半導体基板の側に高エネルギーイオン注入などでコンデンサを形成するからである
【００３０】
第３の効果は、動作中に発生する熱でトランジスタの電気的特性が劣化するのを抑制できるということである。その理由は、トランジスタから電源線や接地線を介して半導体基板側に熱を逃がすことができるからである
　
（２）ここで、引用例１の請求項２に記載された「ＳＯＩ形半導体集積回路装置」は、「ＳＯＩ（Silicon On Insulator) 基板を用いた半導体集積回路装置」（段落【０００１】）であり、引用例１には、「半導体集積回路装置」が形成される「ＳＯＩ基板」が実質的に記載されているといえる。
　また、引用例１の請求項２に記載された「ＳＯＩ形半導体集積回路装置」の「半導体基板」は、「上下に積層されている」「Ｎ形半導体導電領域とＰ形半導体導電領域」とを有することが明らかである。
　さらに、引用例１の請求項２に対応する図１記載の「ＳＯＩ形半導体集積回路装置」からは、「Ｐ形半導体導電領域」の上面は、「Ｎ形半導体導電領域」に接触していて、前記「Ｎ形半導体導電領域」は、前記「Ｐ形半導体導電領域」の上面上に配置されていて、前記「Ｎ形半導体導電領域」の上面は、前記「Ｎ形半導体導電領域」の全上面において、「絶縁層」に接触していて、「半導体層」は、前記「絶縁膜」の上面上に配置されている構造が見て取れ、また、引用例１の請求項２に対応する図２記載の「ＳＯＩ形半導体集積回路装置」からは、「Ｎ形半導体導電領域」の上面は、「Ｐ形半導体導電領域」に接触していて、前記「Ｐ形半導体導電領域」は、前記「Ｎ形半導体導電領域」の上面上に配置されていて、前記「Ｐ形半導体導電領域」の上面は、前記「Ｐ形半導体導電領域」の全上面において、「絶縁層」に接触していて、「半導体層」は、前記「絶縁膜」の上面上に配置されている構造が見て取れる。
　
（３）そうすると、引用例１には、以下の発明（以下「引用発明」という。）が実質的に記載されているものと認められる。 
　
「上下に積層されるＮ形半導体導電領域とＰ形半導体導電領域とを有する半導体基板と、
前記半導体基板上に絶縁層を介して形成された半導体層と、
を含み、
前記Ｐ形又はＮ形半導体導電領域の上面は、前記Ｎ形又はＰ形半導体導電領域に接触していて、
前記Ｎ形又はＰ形半導体導電領域は、前記Ｐ形又はＮ形半導体導電領域の上面上に配置されていて、
前記Ｎ形又はＰ形半導体導電領域の上面は、前記Ｎ形又はＰ形半導体導電領域の全上面において、絶縁層に接触していて、半導体層は、前記絶縁膜の上面上に配置されていることを特徴とするＳＯＩ基板。」
　
５．本願発明と引用発明との対比 
ア　引用発明の上下に積層される「Ｎ型半導体導電領域」と「Ｐ形半導体導電領域」のうち、積層される下側の半導体導電領域は本願発明の「第２導電型の第２の半導体層」に、上側の半導体導電領域は本願発明の「第１導電型の第１の半導体層」に、それぞれ相当する。
　
イ　引用発明の「半導体基板」、「絶縁層」及び「半導体層」は、それぞれ本願発明の「基板」、「絶縁膜」及び「半導体領域」に相当する。
　そして、引用発明が「前記半導体基板上に絶縁層を介して形成された半導体層」を含んでいることは、本願発明が「前記基板上に配置された絶縁膜と、前記絶縁膜上に配置された半導体領域と」を含んでいることに相当する。
　
ウ　そうすると、本願発明と引用発明とは、
　
「第１導電型の第１の半導体層と第２導電型の第２の半導体層とを有する基板と、
前記基板上に配置された絶縁膜と、
前記絶縁膜上に配置された半導体領域と、
を含み、
前記第２の半導体層の上面は、前記第１の半導体層に接触していて、
前記第１の半導体層は、前記第２の半導体層の上面上に配置されていて、
前記第１の半導体層の上面は、前記第１の半導体層の全上面において、前記絶縁膜に接触していて、
前記半導体領域は、前記絶縁膜の上面上に配置されていることを特徴とするＳＯＩ基板。」
　
である点で一致し、以下の点で相違する。
　
（相違点１）
　「第１の半導体層」と「第２の半導体層」との接触・配置関係に関し、本願発明と引用発明とは、「前記第２の半導体層の上面は、前記第１の半導体層に接触していて、前記第１の半導体層は、前記第２の半導体層の上面上に配置されていて、」との点において共通するものの、本願発明が、第２の半導体層が第１の半導体層に対して「全上面」で接触しており、かつ、第２の半導体層の「全上面」に第１の半導体層が配置されている構成を有しているのに対し、引用発明はそのような構成を有していない点。
　
（相違点２）
　「絶縁膜」と「半導体領域」との配置関係に関し、本願発明と引用発明とは、「前記半導体領域は、前記絶縁膜の上面上に配置されている」との点において共通するものの、本願発明が、絶縁膜の「全上面」に半導体領域が配置されている構成を有しているのに対し、引用発明はそのような構成を有していない点。
　
６．相違点についての当審の判断 
（１）相違点１について
　引用例１の請求項２に記載された発明は、「電源線と接地線にバイパスコンデンサの働きをする大きな容量」を付加する（段落【００２８】）効果を奏するものであって、付加する容量を最大限にするため、少しでも接合面積を増やすことを目指して、本願発明のように第２の半導体層が第１の半導体層に対して「全上面」で接触しており、かつ、第２の半導体層の「全上面」に第１の半導体層が配置されている構成を得ることは、引用例１の段落【００２９】及び【００３０】に記載された効果をも阻害することなく、当業者が適宜なしえたことである。
　またその際、引用例１の段落【００２９】に「半導体基板の側に高エネルギーイオン注入
など
　
　なお、審判請求人は、審判請求書において、引用例１に記載された発明は、図１において、事前に決められた箇所でしか接地線７をＰウェル２に接続することが出来ず、したがって、基板により、デバイスレイアウトは、一意的に決まってしまい、設計、レイアウトの自由度が小さくなるのに対し、本願発明は、第２の半導体層に電位を供給するためのビアを任意の場所に設けることができ、設計、レイアウトの自由度が大きくなる旨のこと、また、引用例１に記載された発明は、電源線６によってＮウェル２を電源電位に固定し、接地線７によってＰウェル３を接地電位に固定することによって、技術的課題を解決しているので、引用例１の図１または図２において、第１の半導体層（図１においてはＮウェル２、図２においてはＰウェル２）を第２の半導体層（図１においてはＰウェル３、図２においてはＰウェル３）の全面上に形成することには阻害要因がある旨のことを、図１及び図２に示される特定の実施例の形態に基づき主張をしているが、引用例１の「Ｎ形半導体導電領域とＰ形半導体導電領域が上下に積層されて形成されている」請求項２に係る発明は、段落【００２８】−【００３０】における効果の記載に照らしても、審判請求人の述べるような特定の実施例の形態のみを対象にしていると限定解釈すべき理由もないし、また、引用例１に記載された発明を、第１の半導体層（図１においてはＮウェル２、図２においてはＰウェル２）を第２の半導体層（図１においてはＰウェル３、図２においてはＰウェル３）の全面上に配置するものとした場合、本願の出願前に日本国内において頒布された刊行物である特開昭６３−１４８６２４号公報の第１１図に示される「ｐ＋型注入領域７４」のような領域を第２の半導体層に形成する周知の手法によって第１の半導体層との電気的接続を取ることも、当業者が容易に想到しえたことであるから、設計、レイアウトの自由度及び阻害事由に関する審判請求人の上記主張は、何ら根拠もなく採用できない。
　
（２）相違点２について
　一般に、「ＳＯＩ基板」は、絶縁膜の全上面上に形成した半導体領域を備えたものであり、当該半導体領域を加工し、半導体素子が作成されるものであるから（例えば、本願の出願前に日本国内において頒布された刊行物である特開平９−２２３８０２号公報の図２には、そのような「半導体領域」に相当するものとして「シリコン半導体層（ＳＯＩ膜）３」が示されている。）、上記相違点２は実質的なものではなく、仮にそうでないとしても、当業者が適宜なし得た設計的事項である。
　　
（３）相違点についての判断についてのまとめ 
　以上のとおり、本願発明の上記相違点１及び２に係る構成は、実質的なものではないか、当業者が容易に想到し得たものである。
　したがって、本願発明は特許法第２９条第２項の規定により特許を受けることができない。 
　 
７．むすび 
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。 
　よって、上記結論のとおり審決する。