【事件の表示】
　特願２００２−２４６７８１「表示装置および表示駆動回路の制御装置ならびに表示装置の駆動方法」拒絶査定不服審判事件〔平成１６年　３月１８日出願公開、特開２００４−　８５８９１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１　手続の経緯
　
　平成１４年　８月２７日　特許出願
　平成２０年　６月１６日　拒絶理由通知（同年６月２４日発送）
　平成２０年　８月１９日　意見書・手続補正書
　平成２１年　７月　２日　拒絶査定（同年７月７日送達）
　平成２１年　９月３０日　本件審判請求・手続補正書
　平成２２年　８月３１日　審尋（同年９月７日発送）
　
２　平成２１年９月３０日付け手続補正についての補正却下の決定 
　
[補正却下の決定の結論] 
　
　平成２１年９月３０日付け手続補正を却下する。 
　
[理由］独立特許要件違反 
　
　平成２１年９月３０日付け手続補正（以下「本件補正」という。）により、本件補正前の請求項４は、引用する請求項１も摘記すると、
「【請求項１】
　画素が行ラインと列ラインとの交差点に対応してマトリクス型に形成され、最上段にダミーラインが設けられている表示パネルと、
　上記表示パネルの上記行ラインを駆動するための行駆動用タイミング信号が入力され、上記行ラインを駆動する行駆動信号を上記行駆動用タイミング信号に基づいて、画素に接続された上記行ラインのそれぞれに順次出力する行駆動回路と、
　表示データと上記表示パネルの列ラインを駆動するための列駆動用タイミング信号とが入力され、画素に接続された上記列ラインに上記表示データに対応した列駆動信号を上記列駆動用タイミング信号に基づいて出力する列駆動回路と、
　上記表示データとデータイネーブル信号とクロック信号とが入力され、上記データイネーブル信号および上記クロック信号から上記行駆動用タイミング信号を生成して上記行駆動回路に入力するとともに、上記データイネーブル信号および上記クロック信号から上記列駆動用タイミング信号を生成して上記表示データとともに上記列駆動回路に入力する制御装置とを備える表示装置において、
　上記行駆動回路の最上段の上記行駆動信号の出力端子が上記表示パネルのダミーラインに接続され、
　上記制御装置は、上記データイネーブル信号の入力タイミングから上記列駆動回路が１垂直期間の最初の水平期間の上記列駆動信号を出力開始するまでの間に、上記行駆動回路の最上段の出力端子に出力される行駆動信号によって上記ダミーラインが駆動されるように、上記データイネーブル信号の入力タイミングを基準にして上記行駆動タイミング信号を生成して上記行駆動回路に入力することを特徴とする表示装置。
・・・
　　【請求項４】
　上記制御装置は、入力される上記表示データを１水平期間遅延させて上記列駆動回路に入力することを特徴とする請求項１に記載の表示装置。
・・・」から、
「【請求項１】
　画素が行ラインと列ラインとの交差点に対応してマトリクス型に形成され、最上段にダミーラインが設けられている表示パネルと、
　上記表示パネルの上記行ラインを駆動するための行駆動用タイミング信号が入力され、上記行ラインを駆動する行駆動信号を上記行駆動用タイミング信号に基づいて、画素に接続された上記行ラインのそれぞれに順次出力する行駆動回路と、
　表示データと上記表示パネルの列ラインを駆動するための列駆動用タイミング信号とが入力され、画素に接続された上記列ラインに上記表示データに対応した列駆動信号を上記列駆動用タイミング信号に基づいて出力する列駆動回路と、
　上記表示データとデータイネーブル信号とクロック信号とが入力され、上記データイネーブル信号および上記クロック信号から上記行駆動用タイミング信号を生成して上記行駆動回路に入力するとともに、上記データイネーブル信号および上記クロック信号から上記列駆動用タイミング信号を生成して上記表示データとともに上記列駆動回路に入力する制御装置とを備える表示装置において、
　上記行駆動回路の最上段の上記行駆動信号の出力端子が上記表示パネルのダミーラインに接続され、
　上記制御装置は、上記データイネーブル信号の入力タイミングから上記列駆動回路が１垂直期間の最初の水平期間の上記列駆動信号を出力開始するまでの間に、上記行駆動回路の最上段の出力端子に出力される行駆動信号によって上記ダミーラインが駆動されるように、上記データイネーブル信号の入力タイミングを基準にして上記行駆動用タイミング信号を生成して上記行駆動回路に入力すること
により、V‐ENABモードで表示を行うことを可能にした
・・・
　　【請求項４】
　上記制御装置は、入力される上記表示データを１水平期間遅延させて上記列駆動回路に入力することを特徴とする請求項１に記載の表示装置。
・・・」に補正された。 （下線は、補正箇所を明示するために請求人が付した。）
　
　したがって、この補正は、本件補正前の請求項４に係る発明の制御装置に関して、「V‐ENABモードで表示を行うことを可能に」することを限定するものである。
　
　以上のことから、この補正は、特許請求の範囲の減縮を目的とするものに該当する。 
　そこで、本件補正後の請求項４に係る発明が特許出願の際独立して特許を受けることができるものであるか（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する特許法第１２６条第５項の規定に適合するか）について検討する。 
　
（１）本件補正後の本願発明 
　
　本願の請求項４に係る発明（以下「本願補正発明」という。）は、本件補正により補正された明細書及び図面の記載からみて、その請求項４に記載された以下のものと認める。 
　
「画素が行ラインと列ラインとの交差点に対応してマトリクス型に形成され、最上段にダミーラインが設けられている表示パネルと、
　上記表示パネルの上記行ラインを駆動するための行駆動用タイミング信号が入力され、上記行ラインを駆動する行駆動信号を上記行駆動用タイミング信号に基づいて、画素に接続された上記行ラインのそれぞれに順次出力する行駆動回路と、
　表示データと上記表示パネルの列ラインを駆動するための列駆動用タイミング信号とが入力され、画素に接続された上記列ラインに上記表示データに対応した列駆動信号を上記列駆動用タイミング信号に基づいて出力する列駆動回路と、
　上記表示データとデータイネーブル信号とクロック信号とが入力され、上記データイネーブル信号および上記クロック信号から上記行駆動用タイミング信号を生成して上記行駆動回路に入力するとともに、上記データイネーブル信号および上記クロック信号から上記列駆動用タイミング信号を生成して上記表示データとともに上記列駆動回路に入力する制御装置とを備える表示装置において、
　上記行駆動回路の最上段の上記行駆動信号の出力端子が上記表示パネルのダミーラインに接続され、
　上記制御装置は、上記データイネーブル信号の入力タイミングから上記列駆動回路が１垂直期間の最初の水平期間の上記列駆動信号を出力開始するまでの間に、上記行駆動回路の最上段の出力端子に出力される行駆動信号によって上記ダミーラインが駆動されるように、上記データイネーブル信号の入力タイミングを基準にして上記行駆動用タイミング信号を生成して上記行駆動回路に入力することにより、V‐ENABモードで表示を行うことを可能にし、
　上記制御装置は、入力される上記表示データを１水平期間遅延させて上記列駆動回路に入力することを特徴とする表示装置。」
　
（２）引用発明 
（２−１）引用刊行物の記載事項
　原査定の拒絶の理由に引用され、本願の出願前に頒布された刊行物である特開２００１−２８２１７０号公報（以下「引用刊行物」という。）には、「画像表示装置の行電極駆動装置」（発明の名称）の発明に関して、以下の事項が記載されている。 
　
＜記載事項１＞
「【０００２】
【従来の技術】図６は、前記ＴＦＴアクティブマトリクス方式の液晶表示装置における１画素領域を示す正面図である。この図６では、第ｎ行、第ｎ列目の画素に着目して、以下説明する。透明な基板上には、それぞれ複数本の相互に直交するゲートライン…，Ｇｎ，Ｇｎ＋１，…（総称するときは、以下参照符Ｇで示す）およびソースライン…，Ｓｎ，Ｓｎ＋１，…（総称するときは、以下参照符Ｓで示す）が形成されており、これらのラインＧ，Ｓによって区分された領域に画素電極１が形成される。前記画素電極１は、ＴＦＴ（薄膜トランジスタ）２のドレイン電極３に接続されている。前記ＴＦＴのソース電極４は第ｎ列目のソースラインＳｎに接続され、ゲート電極５は第ｎ行目のゲートラインＧｎに接続される。
【０００３】このように各画素が形成される液晶表示装置において、ゲートラインＧと画素電極１との関係に着目すると、図６の構造は、第ｎ行目のゲートラインＧｎが第ｎ行目の画素電極１の、図６において下側に配置される、いわゆる下ゲート構造の液晶表示装置である。そして、前記画素電極１とゲートラインＧｎ，Ｇｎ−１との間には、それぞれ寄生容量Ｃｇｄ１，Ｃｇｄ２が形成されることになる。ここで、第１行目の画素について考えると、前記第ｎ行目の画素におけるゲートラインＧｎ−１に対応するゲートラインＧ０は形成されておらず、前記寄生容量Ｃｇｄ２が形成されないことになる。」
　
＜記載事項２＞
「【０００８】そこで、そのような問題を解決するために、たとえば特開平９−２８８２６０号公報が提案された。この従来技術を図８に示す。図８において、前述の説明に対応する部分には、同一の参照符号を付して、その説明を省略する。この従来技術では、下ゲート構造のパネルには、第１行目の画素に近接して、有効表示領域外には、該第１行目の画素と残余の画素との上記のような非対称性を補償するためのダミーラインＧ０が形成されている。これによって、第１行目の画素にも前記寄生容量Ｃｇｄ２を形成し、第２行目以降の画素と前記影響分ΔＶを等しくして輝線化の問題を解消している。
【０００９】そして、この従来技術に合わせて、特開平８−４３７９３号公報で示す従来技術のゲートドライバ１０では、前記ゲートラインＧ１〜Ｇｍが出力端子ｏｇ１〜ｏｇｍからのゲート信号でそれぞれ駆動されるとともに、増加したダミーラインＧ０は最終ｍ行目のゲートラインＧｍと並列に接続されて同時に駆動される。
【００１０】しかしながら、この従来技術では、最終ｍ行目のゲートラインＧｍを駆動する出力端子ｏｇｍのドライバ回路だけ負荷が略２倍になり、ゲート信号波形が鈍るという問題がある。また、ダミーラインＧ０とゲートラインＧｍとを接続するバイパスラインが必要となり、パネルやフレキシブルのプリント基板の構造が複雑になるという問題もある。
【００１１】そこで、図９に示すように、前記ダミーラインＧ０を個別に駆動可能なように出力端子数を増加させたゲートドライバ１０ａが開発され、上記のような問題は解消されている。」
　
　図９から、引用刊行物の他の従来技術の液晶表示装置の概略的構成に関して、以下の事項が読み取れる。
＜事項１＞
・ゲートドライバ１０ａの一番上に位置する出力端子ｏｇ１には、ダミーラインＧ０が接続され、以下順に、出力端子ｏｇ２にはゲートラインＧ１が、出力端子ｏｇ３にはゲートラインＧ２が、出力端子ｏｇ４にはゲートラインＧ３が、・・・・接続されている。
　
＜記載事項３＞
「【００１２】
【発明が解決しようとする課題】図１０および図１１は、ＴＦＴアクティブマトリクス方式の液晶表示装置において、現在主流の行電極駆動方法を説明するための波形図である。これらの図では、液晶表示装置を、１０２４×７６８ドットの、いわゆるＸＧＡパネルとしている。
【００１３】図１０は、ＨＶモードと称される駆動方法を説明するための波形図である。ＨＶモードでは、水平方向表示位置は水平同期信号ＨＳを基準に設定され、図１０では該水平同期信号ＨＳからクロック信号ＣＫが２９６クロック後に表示データ信号Ｄ１が入力され、このタイミングでイネーブル信号ＥＮＡＢがアクティブとなり、ソースドライバはデータ信号Ｄ１，Ｄ２，…，Ｄ１０２４の取込みを開始するように定められている。そして、図示しないラッチ信号ＬＳが入力されると、前記ソースドライバは、総ての出力端子から、前記取込んだデータ信号Ｄ１，Ｄ２，…，Ｄ１０２４に対応した表示データ電圧を並列に、１ライン分のデータ電圧ＤＨｎとして一斉に出力する。
【００１４】つまり、ソースドライバ入力データに対して出力データは１水平期間遅れることになる。図１０では、入力データＤＨｎをイネーブル信号ＥＮＡＢ部に表記し出力データＤＨｎをＤＡＴＡとして表記している。
【００１５】一方、垂直方向表示位置は、垂直同期信号ＶＳを基準に設定され、図１０では該垂直同期信号ＶＳから３５水平同期信号分（以降３５Ｈと表記）遅れたタイミングで、第１ライン目のデータ信号ＤＨ１が入力されるようになっている。
【００１６】したがって、前記ダミーラインＧ０を有する表示パネルにおいて、正しい垂直表示の開始は、図１０で示すとおり、３４Ｈ目で、前記ゲートドライバ１０ａにスタートパルスＳＰを入力し、出力端子ｏｇ１のドライバ回路がダミーラインＧ０を駆動した後、第１ラインのデータＤＨ１が出力されるタイミングで出力端子ｏｇ２のドライバ回路が第１番目のゲートラインＧ１を駆動することで実現される。
【００１７】このように、垂直同期信号ＶＳから、第１番目のデータ入力開始までに時間的に余裕があるＨＶモードにおいては、スタートパルスＳＰの入力後、出力端子ｏｇ１から順にゲートパルスを出力してゆく従来のゲートドライバを用いて、容易に、ダミーラインＧ０を有する表示パネルを駆動することができる。」
　
＜記載事項４＞
「【００１８】しかしながら、最近主流になりつつあるＥＮＡＢモードと称される駆動方法では、水平・垂直同期信号の要素を併せ持つデータ有効領域指定信号ＥＮＡＢのみを用いて、水平・垂直表示位置を決定するようになっており、上記従来のゲートドライバでは、ダミーラインＧ０を有する表示パネルを駆動することが困難になる。この様子を図１１で示す。
【００１９】このＥＮＡＢモードでは、水平表示位置を決定する、すなわち水平データを取込み・出力する動作は、前述のＨＶモードと同様であるけれども、垂直表示位置を決定するタイミングが異なっている。ＥＮＡＢモードでは、前記データ有効領域指定信号ＥＮＡＢがノンアクティブとなった期間が或る一定期間（図１１では２Ｈ）以上となると、これを垂直帰線期間とみなし、その後該信号ＥＮＡＢがアクティブになったタイミングを垂直表示開始位置としている。
【００２０】このため、該信号ＥＮＡＢがアクティブになったタイミングを垂直表示開始位置として直ちにスタートパルスＳＰを出力しても、第１ラインのデータ信号ＤＨ１の出力タイミングと出力端子ｏｇ１のドライバ回路の出力タイミングとが一致してしまう。ダミーラインＧ０の無い表示パネルを駆動する場合には、出力端子ｏｇ１からのゲート信号が第１番目のゲートラインＧ１を駆動するので問題無いけれども、ダミーラインＧ０を有する表示パネルを駆動する場合には、出力端子ｏｇ１からのゲート信号が該ダミーラインＧ０を駆動することになるので、第１ラインのデータＤＨ１を表示することができない。つまり、図１１に破線で示したタイミングでスタートパルスＳＰおよび出力端子ｏｇ１からのゲート信号を出力する必要があるが、これは不可能である。
【００２１】このため、そのようにダミーラインＧ０から、ゲートラインＧ１〜Ｇ７６８に順次ゲート信号を出力してゆこうとすると、各ラインのデータ信号ＤＨ１，ＤＨ２，…，ＤＨ７６８を１ラインずつ遅延させてゆく必要があり、構成が複雑になる。同様の問題は、上ゲート構造でダミーラインＧｍ＋１が形成されており、このダミーラインＧｍ＋１からゲートラインＧ１へ順次走査してゆく場合にも生じる。」
　
（２−２）引用刊行物に記載された発明
　引用刊行物の段落【００１８】〜【００２１】、図１１に記載されたＥＮＡＢモードと証される駆動方法で駆動される従来技術に基づいて、引用発明を認定する。なお、認定するに際し、既出の用語については、適宜、該記載よりも前段にある箇所の記載を参酌する。
　
（２−２−１）
　上記記載事項３には、「【００１２】・・・図１０および図１１は、ＴＦＴアクティブマトリクス方式の液晶表示装置において、現在主流の行電極駆動方法を説明するための波形図である。・・・」と記載されている。
　
　この記載によれば、引用刊行物には、「液晶表示装置」の発明が記載されている。
　
（２−２−２）
　上記記載事項１には、「【０００２】・・・この図６では、第ｎ行、第ｎ列目の画素に着目して、以下説明する。
透明な基板上には、それぞれ複数本の相互に直交するゲートライン…，Ｇｎ，Ｇｎ＋１，…（総称するときは、以下参照符Ｇで示す）およびソースライン…，Ｓｎ，Ｓｎ＋１，…（総称するときは、以下参照符Ｓで示す）が形成されており、これらのラインＧ，Ｓによって区分された領域に画素電極１が形成される。
パネルには、第１行目の画素に近接して、有効表示領域外には、該第１行目の画素と残余の画素との上記のような非対称性を補償するためのダミーラインＧ０が形成されている。
１０２４×７６８ドットの、いわゆるＸＧＡパネル
　また、上記記載事項２の記載によれば、ダミーラインＧ０は、第１行目の画素に近接して、有効表示領域外に設けられているので、ダミーラインＧ０は、パネルの最上段に設けられている。
　
　上記記載事項、及び、上記事項によれば、引用刊行物に記載された「液晶表示装置」は、「それぞれ複数本の相互に直交するゲートラインＧ１〜Ｇ７６８およびソースラインＳ１〜Ｓ１０２４が形成されており、これらのゲートラインＧ１〜Ｇ７６８，ソースラインＳ１〜Ｓ１０２４によって区分された領域に画素が形成され、最上段にダミーラインＧ０が設けられたＸＧＡパネル」を備えている。
　
（２−２−３）
　上記記載事項１には、「【０００２】・・・前記画素電極１は、ＴＦＴ（薄膜トランジスタ）２のドレイン電極３に接続されている。前記ＴＦＴのソース電極４は第ｎ列目のソースラインＳｎに接続され、
ゲート電極５は第ｎ行目のゲートラインＧｎに接続される。
前記ゲートラインＧ１〜Ｇｍが出力端子ｏｇ１〜ｏｇｍからのゲート信号でそれぞれ駆動される
前記ダミーラインＧ０を個別に駆動可能なように出力端子数を増加させたゲートドライバ１０ａ
スタートパルスＳＰの入力後、出力端子ｏｇ１から順にゲートパルスを出力してゆく
信号ＥＮＡＢがアクティブになったタイミングを垂直表示開始位置としている。
ダミーラインＧ０から、ゲートラインＧ１〜Ｇ７６８に順次ゲート信号を出力してゆこうとすると、各ラインのデータ信号ＤＨ１，ＤＨ２，…，ＤＨ７６８を１ラインずつ遅延させてゆく必要があり
　
　これらの記載によれば、引用刊行物に記載された「液晶表示装置」は、「スタートパルスＳＰが入力され、前記ゲートラインＧ１〜Ｇ７６８を駆動するゲート信号を、前記スタートパルスＳＰの入力後、前記ダミーラインＧ０から、前記画素に接続された前記ゲートラインＧ１〜Ｇ７６８に順次出力するゲートドライバ１０ａ」を備えている。
　
（２−２−４）
　上記記載事項１には、「【０００２】・・・前記画素電極１は、ＴＦＴ（薄膜トランジスタ）２のドレイン電極３に接続されている。
前記ＴＦＴのソース電極４は第ｎ列目のソースラインＳｎに接続され
表示データ信号Ｄ１が入力され、このタイミングでイネーブル信号ＥＮＡＢがアクティブとなり、ソースドライバはデータ信号Ｄ１，Ｄ２，…，Ｄ１０２４の取込みを開始する
ラッチ信号ＬＳが入力されると、前記ソースドライバは、総ての出力端子から、前記取込んだデータ信号Ｄ１，Ｄ２，…，Ｄ１０２４に対応した表示データ電圧を並列に、１ライン分のデータ電圧ＤＨｎとして一斉に出力する。
ＥＮＡＢモードでは、水平表示位置を決定する、すなわち水平データを取込み・出力する動作は、前述のＨＶモードと同様
　
　これらの記載によれば、引用刊行物に記載された「液晶表示装置」は、「表示データ信号Ｄ１，Ｄ２，…，Ｄ１０２４とイネーブル信号ＥＮＡＢとクロック信号ＣＫとラッチ信号ＬＳとが入力され、前記画素に接続された前記ソースラインＳ１〜Ｓ１０２４に前記表示データ信号Ｄ１，Ｄ２，…，Ｄ１０２４に対応した表示データ電圧を、前記ラッチ信号ＬＳの入力に合わせて、並列に、１ライン分のデータ電圧ＤＨｎとして一斉に出力するソースドライバ」を備えている。
　
（２−２−５）
　図９から、引用刊行物の他の従来技術の液晶表示装置の概略的構成に関して、上記事項１として、「
ゲートドライバ１０ａの一番上に位置する出力端子ｏｇ１には、ダミーラインＧ０が接続され
　
　この事項によれば、引用刊行物に記載された「液晶表示装置」の備える「ゲートドライバ１０ａ」は、「一番上に位置する出力端子ｏｇ１には、前記ダミーラインＧ０が接続されている」ものである。
　
（２−２−６）
　上記記載事項４には、「【００１９】・・・
ＥＮＡＢモードでは、
該信号ＥＮＡＢがアクティブになったタイミングを垂直表示開始位置としている。
該信号ＥＮＡＢがアクティブになったタイミングを垂直表示開始位置として直ちにスタートパルスＳＰを出力しても、第１ラインのデータ信号ＤＨ１の出力タイミングと出力端子ｏｇ１のドライバ回路の出力タイミングとが一致してしまう。
ダミーラインＧ０から、ゲートラインＧ１〜Ｇ７６８に順次ゲート信号を出力してゆこうとすると、各ラインのデータ信号ＤＨ１，ＤＨ２，…，ＤＨ７６８を１ラインずつ遅延させてゆく必要があり、
　また、図９から、引用刊行物の他の従来技術の液晶表示装置の概略的構成に関して、上記事項１として、「
ゲートドライバ１０ａの一番上に位置する出力端子ｏｇ１には、ダミーラインＧ０が接続され、以下順に、出力端子ｏｇ２にはゲートラインＧ１が、出力端子ｏｇ３にはゲートラインＧ２が、出力端子ｏｇ４にはゲートラインＧ３が、・・・・接続されている。
　また、上記記載によれば、各ラインのデータ信号ＤＨ１，ＤＨ２，…，ＤＨ７６８を１ラインずつ遅延させない場合に、第１ラインのデータ信号ＤＨ１の出力タイミングと出力端子ｏｇ１のドライバ回路の出力タイミングとが一致してしまうのであるから、各ラインのデータ信号ＤＨ１，ＤＨ２，…，ＤＨ７６８を１ラインずつ遅延させた場合は、第１ラインのデータ信号ＤＨ１の出力タイミングと出力端子ｏｇ２のドライバ回路の出力タイミングとが一致するものである。
　
　よって、上記記載及びこれらの事項によれば、引用刊行物に記載された「液晶表示装置」は、「前記イネーブル信号ＥＮＡＢがアクティブになったタイミングに直ちに前記スタートパルスＳＰを出力し、前記ダミーラインＧ０用の出力端子ｏｇ１から、前記ゲートラインＧ１〜Ｇ７６８用の出力端子ｏｇ２，…，ｏｇ７６９に順次ゲート信号を出力するために、各ラインのデータ信号ＤＨ１，ＤＨ２，…，ＤＨ７６８を１ラインずつ遅延させることにより、第１ラインのデータ信号ＤＨ１の出力タイミングと出力端子ｏｇ２から出力されるゲートラインＧ１を駆動するゲート信号の出力タイミングとを一致させ、ＥＮＡＢモードで動作する」ものである。
　
（２−２−７）
　（２−２−１）〜（２−２−６）によれば、引用刊行物には、以下の発明が記載されている。
「それぞれ複数本の相互に直交するゲートラインＧ１〜Ｇ７６８およびソースラインＳ１〜Ｓ１０２４が形成されており、これらのゲートラインＧ１〜Ｇ７６８，ソースラインＳ１〜Ｓ１０２４によって区分された領域に画素が形成され、最上段にダミーラインＧ０が設けられたＸＧＡパネルと、
　スタートパルスＳＰが入力され、前記ゲートラインＧ１〜Ｇ７６８を駆動するゲート信号を、前記スタートパルスＳＰの入力後、前記ダミーラインＧ０から、前記画素に接続された前記ゲートラインＧ１〜Ｇ７６８に順次出力するゲートドライバ１０ａと、
　表示データ信号Ｄ１，Ｄ２，…，Ｄ１０２４とイネーブル信号ＥＮＡＢとクロック信号ＣＫとラッチ信号ＬＳとが入力され、前記画素に接続された前記ソースラインＳ１〜Ｓ１０２４に前記表示データ信号Ｄ１，Ｄ２，…，Ｄ１０２４に対応した表示データ電圧を、前記ラッチ信号ＬＳの入力に合わせて、並列に、１ライン分のデータ電圧ＤＨｎとして一斉に出力するソースドライバとを備える液晶表示装置において、
　前記ゲートドライバ１０ａの一番上に位置する出力端子ｏｇ１には、前記ダミーラインＧ０が接続され、
　前記イネーブル信号ＥＮＡＢがアクティブになったタイミングに直ちに前記スタートパルスＳＰを出力し、前記ダミーラインＧ０用の出力端子ｏｇ１から、前記ゲートラインＧ１〜Ｇ７６８用の出力端子ｏｇ２，…，ｏｇ７６９に順次ゲート信号を出力するために、各ラインのデータ信号ＤＨ１，ＤＨ２，…，ＤＨ７６８を１ラインずつ遅延させることにより、第１ラインのデータ信号ＤＨ１の出力タイミングと出力端子ｏｇ２から出力されるゲートラインＧ１を駆動するゲート信号の出力タイミングとを一致させ、ＥＮＡＢモードで動作する
　液晶表示装置。」（以下、「引用発明」という。）
　
（３）対比
　本願補正発明と引用発明とを比較する。 
　
（３−１）
　引用発明の「液晶表示装置」は、本願補正発明の「表示装置」に相当し、以下同様に、「ゲートラインＧ１〜Ｇ７６８」は「行ライン」に、「ソースラインＳ１〜Ｓ１０２４」は「列ライン」に、「画素」は「画素」に、「ダミーラインＧ０」は「ダミーライン」に相当する。
　
　よって、引用発明の「それぞれ複数本の相互に直交するゲートラインＧ１〜Ｇ７６８およびソースラインＳ１〜Ｓ１０２４が形成されており、これらのゲートラインＧ１〜Ｇ７６８，ソースラインＳ１〜Ｓ１０２４によって区分された領域に画素が形成され、最上段にダミーラインＧ０が設けられたＸＧＡパネル」は、本願補正発明の「画素が行ラインと列ラインとの交差点に対応してマトリクス型に形成され、最上段にダミーラインが設けられている表示パネル」に相当する。
　
（３−２）
　引用発明の、前記ゲートラインＧ１〜Ｇ７６８を駆動する、「ゲート信号」は、本願補正発明の、上記行ラインを駆動する、「行駆動信号」に相当する。
　そして、引用発明において、「ゲート信号」は、引用発明の「スタートパルスＳＰ」の入力後に、前記画素に接続された前記ゲートラインＧ１〜Ｇ７６８に順次出力されるものである。
　一方、本願補正発明においても、「行駆動信号」は、本願補正発明の「行駆動用タイミング信号」に基づいて、画素に接続された上記行ラインのそれぞれに順次出力されるものである。
　よって、引用発明の「スタートパルスＳＰ」は、本願補正発明の「行駆動用タイミング信号」に相当する。
　
　したがって、引用発明の「スタートパルスＳＰが入力され、前記ゲートラインＧ１〜Ｇ７６８を駆動するゲート信号を、前記スタートパルスＳＰの入力後、前記ダミーラインＧ０から、前記画素に接続された前記ゲートラインＧ１〜Ｇ７６８に順次出力するゲートドライバ１０ａ」は、本願補正発明の「上記表示パネルの上記行ラインを駆動するための行駆動用タイミング信号が入力され、上記行ラインを駆動する行駆動信号を上記行駆動用タイミング信号に基づいて、画素に接続された上記行ラインのそれぞれに順次出力する行駆動回路」に相当する。
　
（３−３）
　引用発明の「表示データ信号Ｄ１，Ｄ２，…，Ｄ１０２４」は、本願補正発明の「表示データ」に相当し、引用発明の、前記画素に接続された前記ソースラインＳ１〜Ｓ１０２４に前記表示データ信号Ｄ１，Ｄ２，…，Ｄ１０２４に対応した、「表示データ電圧」は、本願補正発明の、画素に接続された上記列ラインに上記表示データに対応した、「列駆動信号」に相当する。
　そして、引用発明において、「表示データ電圧」は、引用発明の「ラッチ信号ＬＳ」の入力に合わせて、並列に、１ライン分のデータ電圧ＤＨｎとして一斉に出力されるものである。
　一方、本願補正発明においても、「列駆動信号」は、本願補正発明の「列駆動用タイミング信号」に基づいて出力されるものである。
　よって、引用発明の「ラッチ信号ＬＳ」は、本願補正発明の「列駆動用タイミング信号」に相当する。
　
　したがって、引用発明の「表示データ信号Ｄ１，Ｄ２，…，Ｄ１０２４とイネーブル信号ＥＮＡＢとクロック信号ＣＫとラッチ信号ＬＳとが入力され、前記画素に接続された前記ソースラインＳ１〜Ｓ１０２４に前記表示データ信号Ｄ１，Ｄ２，…，Ｄ１０２４に対応した表示データ電圧を、前記ラッチ信号ＬＳの入力に合わせて、並列に、１ライン分のデータ電圧ＤＨｎとして一斉に出力するソースドライバ」は、本願補正発明の「表示データと上記表示パネルの列ラインを駆動するための列駆動用タイミング信号とが入力され、画素に接続された上記列ラインに上記表示データに対応した列駆動信号を上記列駆動用タイミング信号に基づいて出力する列駆動回路」に相当する。
　
（３−４）
　引用発明の、前記ゲートドライバ１０ａの一番上に位置する、「出力端子ｏｇ１」は、本願補正発明の、上記行駆動回路の最上段の、「上記行駆動信号の出力端子」に相当する。
　
　よって、引用発明の「前記ゲートドライバ１０ａの一番上に位置する出力端子ｏｇ１には、前記ダミーラインＧ０が接続される」ことは、本願補正発明の「上記行駆動回路の最上段の上記行駆動信号の出力端子が上記表示パネルのダミーラインに接続される」ことに相当する。
　
（３−５）
　引用発明は、前記イネーブル信号ＥＮＡＢがアクティブになったタイミングに直ちに前記スタートパルスＳＰを出力し、続けて、前記ダミーラインＧ０用の出力端子ｏｇ１から、前記ゲートラインＧ１〜Ｇ７６８用の出力端子ｏｇ２，…，ｏｇ７６９に順次ゲート信号を出力するものであって、第１ラインのデータ信号ＤＨ１の出力タイミングと出力端子ｏｇ２から出力されるゲートラインＧ１を駆動するゲート信号の出力タイミングとが一致しているものであるから、引用発明は、前記イネーブル信号がアクティブになったタイミングと第１ラインのデータ信号ＤＨ１の出力タイミングとの間に、前記ダミーラインＧ０用の出力端子ｏｇ１から、前記ゲート信号が出力されているものである。
　一方、本願補正発明も、上記データイネーブル信号の入力タイミングから上記列駆動回路が１垂直期間の最初の水平期間の上記列駆動信号を出力開始するまでの間に、上記行駆動回路の最上段の出力端子に出力される行駆動信号によって上記ダミーラインが駆動されるものである。
　よって、引用発明の「前記イネーブル信号がアクティブになったタイミング」は、本願補正発明の「上記データイネーブル信号の入力タイミング」に相当し、引用発明の「第１ラインのデータ信号ＤＨ１の出力タイミング」は、本願補正発明の「上記列駆動回路が１垂直期間の最初の水平期間の上記列駆動信号を出力開始する」タイミングに相当する。
　そして、引用発明の「前記イネーブル信号がアクティブになったタイミング」と「第１ラインのデータ信号ＤＨ１の出力タイミング」との間に、「前記ダミーラインＧ０用の出力端子ｏｇ１」から、「前記ゲート信号」が出力されることは、本願補正発明の「上記データイネーブル信号の入力タイミングから上記列駆動回路が１垂直期間の最初の水平期間の上記列駆動信号を出力開始するまでの間に、上記行駆動回路の最上段の出力端子に出力される行駆動信号によって上記ダミーラインが駆動される」ことに相当する。
　
　また、引用発明の「各ラインのデータ信号ＤＨ１，ＤＨ２，…，ＤＨ７６８を１ラインずつ遅延させる」ことは、本願補正発明の「入力される上記表示データを１水平期間遅延させる」ことに相当し、また、引用発明の「ＥＮＡＢモード」は、本願補正発明の「Ｖ−ＥＮＡＢモード」に相当する。
　
　したがって、引用発明の「前記イネーブル信号がアクティブになったタイミングに直ちに前記スタートパルスＳＰを出力し、前記ダミーラインＧ０用の出力端子ｏｇ１から、前記ゲートラインＧ１〜Ｇ７６８用の出力端子ｏｇ２，…，ｏｇ７６９に順次ゲート信号を出力するために、各ラインのデータ信号ＤＨ１，ＤＨ２，…，ＤＨ７６８を１ラインずつ遅延させることにより、第１ラインのデータ信号ＤＨ１の出力タイミングと出力端子ｏｇ２から出力されるゲートラインＧ１を駆動するゲート信号の出力タイミングとを一致させ、ＥＮＡＢモードで動作する」ことは、本願補正発明の「上記データイネーブル信号の入力タイミングから上記列駆動回路が１垂直期間の最初の水平期間の上記列駆動信号を出力開始するまでの間に、上記行駆動回路の最上段の出力端子に出力される行駆動信号によって上記ダミーラインが駆動されるように、上記データイネーブル信号の入力タイミングを基準にして上記行駆動用タイミング信号を生成」することにより、「V‐ENABモードで表示を行うことを可能」にし、「入力される上記表示データを１水平期間遅延させる」ことに相当する。
　
（３−６）
　したがって、本願補正発明と引用発明の両者は、
「画素が行ラインと列ラインとの交差点に対応してマトリクス型に形成され、最上段にダミーラインが設けられている表示パネルと、
　上記表示パネルの上記行ラインを駆動するための行駆動用タイミング信号が入力され、上記行ラインを駆動する行駆動信号を上記行駆動用タイミング信号に基づいて、画素に接続された上記行ラインのそれぞれに順次出力する行駆動回路と、
　表示データと上記表示パネルの列ラインを駆動するための列駆動用タイミング信号とが入力され、画素に接続された上記列ラインに上記表示データに対応した列駆動信号を上記列駆動用タイミング信号に基づいて出力する列駆動回路とを備える表示装置において、
　上記行駆動回路の最上段の上記行駆動信号の出力端子が上記表示パネルのダミーラインに接続され、
　上記データイネーブル信号の入力タイミングから上記列駆動回路が１垂直期間の最初の水平期間の上記列駆動信号を出力開始するまでの間に、上記行駆動回路の最上段の出力端子に出力される行駆動信号によって上記ダミーラインが駆動されるように、上記データイネーブル信号の入力タイミングを基準にして上記行駆動用タイミング信号を生成することにより、V‐ENABモードで表示を行うことを可能にし、
　入力される上記表示データを１水平期間遅延させる表示装置。」の点で一致し、以下の点で相違する。
　
［相違点］
　行駆動回路及び列駆動回路に入力する各タイミング信号の生成に関して、本願補正発明は「上記表示データとデータイネーブル信号とクロック信号とが入力され、上記データイネーブル信号および上記クロック信号から上記行駆動用タイミング信号を生成して上記行駆動回路に入力するとともに、上記データイネーブル信号および上記クロック信号から上記列駆動用タイミング信号を生成して上記表示データとともに上記列駆動回路に入力する制御装置」を備えているのに対し、引用発明ではそのような発明特定事項が限定されていない点。また、これに派生して、「上記データイネーブル信号の入力タイミングから上記列駆動回路が１垂直期間の最初の水平期間の上記列駆動信号を出力開始するまでの間に、上記行駆動回路の最上段の出力端子に出力される行駆動信号によって上記ダミーラインが駆動されるように、上記データイネーブル信号の入力タイミングを基準にして上記行駆動用タイミング信号を生成することにより、V‐ENABモードで表示を行うことを可能にし、入力される上記表示データを１水平期間遅延させる」主体が、本願補正発明では「制御装置」であるのに対し、引用発明ではそのような発明特定事項が限定されていない点。
　
（４）当審の判断 
相違点について
　「液晶表示装置の駆動制御」の技術分野において、行駆動回路及び列駆動回路に入力する各タイミング信号の生成に関して、「表示データとデータイネーブル信号とクロック信号とが入力され、上記データイネーブル信号および上記クロック信号からスタートパルスＳＰを生成して上記行駆動回路に入力するとともに、上記データイネーブル信号および上記クロック信号からラッチ信号ＬＳを生成して上記表示データとともに上記列駆動回路に入力する制御装置を設ける」ことは、例えば、引用刊行物の段落【００４７】にも示唆されているように、周知・慣用の技術である。
　
　よって、引用発明において、ゲートドライバ１０ａ（本願補正発明の「行駆動回路」に対応する。以下同様。）及びソースドライバ（「列駆動回路」）に各タイミング信号（スタートパルスＳＰ、ラッチ信号ＬＳ）が入力されているところ、上記周知・慣用の技術を適用し、表示データ信号Ｄ１，Ｄ２，…，Ｄ１０２４（「表示データ」）とイネーブル信号ＥＮＡＢ（「データイネーブル信号」）とクロック信号ＣＫ（「クロック信号」）とが入力され、上記イネーブル信号ＥＮＡＢ（「データイネーブル信号」）と上記クロック信号ＣＫ（「クロック信号」）からスタートパルスＳＰを生成して上記ゲートドライバ１０ａ（「行駆動回路」）に入力するとともに、上記イネーブル信号ＥＮＡＢ（「データイネーブル信号」）と上記クロック信号ＣＫ（「クロック信号」）からラッチ信号ＬＳを生成して上記表示データ信号Ｄ１，Ｄ２，…，Ｄ１０２４（「表示データ」）とともに上記ソースドライバ（「列駆動回路」）に入力する制御装置を設けることは、当業者が容易になし得たことである。ここで、引用発明において、各ラインのデータ信号ＤＨ１，ＤＨ２，…，ＤＨ７６８を１ラインずつ遅延させることにより、表示データ信号Ｄ１，Ｄ２，…，Ｄ１０２４（「表示データ」）とイネーブル信号ＥＮＡＢ（「データイネーブル信号」）のタイミングを変えているところ、かかる処理を行う主体を、各タイミング信号を生成する上記制御装置とすることは、上記適用に伴い、当業者が当然に想到し得ることである。
　
　したがって、上記相違点に係る本願補正発明の発明特定事項は、当業者が引用発明及び上記周知・慣用の技術に基づいて容易に想到し得たことである。
　
　そして、本願補正発明によってもたらされる効果は、引用発明及び上記周知・慣用の技術から想定することができない格別のものと認めることもできない。
　
　したがって、本願補正発明は、引用発明及び上記周知・慣用の技術に基づいて当業者が容易に発明をすることができたものである。
　
　よって、本願補正発明は、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
（５）まとめ 
　以上のとおり、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する特許法第１２６条第５項の規定に違反するから、特許法第１５９条第１項で読み替えて準用する特許法第５３条第１項の規定により却下されるべきものである。 
　
３　本願発明について 
　
 　平成２１年９月３０日付け手続補正は上記のとおり却下されたので、本願の請求項４に係る発明（以下、「本願発明」という。）は、平成２０年８月１９日付けの手続補正により補正された明細書及び図面の記載からみて、その請求項４に記載された事項により特定されるとおりのものと認める。（前記「２」の項参照。） 
　
４　引用刊行物 
　
　引用刊行物に記載された引用発明は、前記「２　（２−２−７）」に記載されたとおりである。
　
５　対比・判断
　
　本願発明は、前記「２」で検討した本願補正発明から、制御装置に関して、「V‐ENABモードで表示を行うことを可能に」するとの発明特定事項を省いたものである。
　そうすると、本願発明の発明特定事項をすべて含み、さらに他の発明特定事項を付加したものに相当する本願補正発明が、前記「２　（４）当審の判断」に記載したとおり引用発明及び上記周知・慣用の技術に基づいて当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、引用発明及び上記周知・慣用の技術に基づいて当業者が容易に発明をすることができたものである。
　
６．むすび
　したがって、本願発明は、引用発明及び上記周知・慣用の技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　以上のとおりであるから、他の請求項に係る発明について検討するまでもなく、本願は拒絶すべきものである。
　
　よって、結論のとおり審決する。