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　特願２００２−２０６９１３「温度補償回路付きマイクロ波発振器」拒絶査定不服審判事件〔平成１６年　２月１９日出願公開、特開２００４−　５６１８９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は、平成１４年７月１６日の出願であって、平成２０年７月３１日付けで拒絶査定がなされ、これに対し、同年９月４日に拒絶査定不服審判の請求がなされるとともに、同年１０月２日付けで手続補正がなされ、その後、当審において平成２３年５月１８日付けで拒絶理由通知がなされ、同年６月２２日に意見書が提出されたものであって、「温度補償回路付きマイクロ波発振器」に関するものと認める。
　
２．当審が通知した拒絶理由及び請求人の主張
　
２−１．平成２３年５月１８日付けの拒絶理由通知
　平成２３年５月１８日付けで当審が通知した拒絶理由の概要は、次のとおりのものである。
　
「（１）本件出願は、明細書及び図面の記載が下記の点で不備のため、特許法第３６条第４項に規定する要件を満たしていない。 
　
 （２）（略）
　
　　　　　記　　　（引用文献等については引用文献等一覧参照） 
［理由（１）について］ 
１．（略）
　
２．図３とともに段落【００３３】〜【００４１】で説明されている「実施の形態２．」において、「電界効果トランジスタ１４のソース・ゲート間に可変容量ダイオード７を設けてゲート電圧を制御しても、可変容量ダイオード７の逆電圧接合容量を制御し、大きい発振周波数の変動に対して温度補償を行うことができる。」（段落【００４１】）とされているが、そもそも、電界効果トランジスタのソース・ゲート間に可変容量ダイオードを設けることが、発振動作に対してどのように寄与するのかが不明である。
（図１〜２とともに段落【００２１】〜【００３２】で説明されている「実施の形態１．」では、「ドレイン・ゲート間」に可変容量ダイオードを接続するため、ドレインからゲートへの帰還容量を増加させる作用をすると解されるが、「接地」点となっている「ソース」と「ゲート」との間に可変容量ダイオードを接続する「実施の形態２．」の場合、どのように発振動作に寄与するのかが不明である。
　また、図１と図３の「温度補償回路１０ａ」は、全く同じ回路構成となっているが、「ドレイン・ゲート間」に可変容量ダイオードを接続する場合と「ソース・ゲート間」に可変容量ダイオードを接続する場合とで、例えばパラメータ等を変化させる必要があるのかどうかが不明である。
　さらに、図３において、電界効果トランジスタ１４のゲート電位はソース電位よりも高いと解されるので、「可変容量ダイオード７」を図３のような向きで接続することにより、「カソード端子電圧がアノード端子電圧よりも高くなる向きになるように」接続することになるのかどうかが疑問である。） 
　
３．図４とともに段落【００４２】〜【００５０】で説明されている「実施の形態３．」において、「電界効果トランジスタ１４のドレイン・ゲート間及びソース・ゲート間に可変容量ダイオード７を設けてゲート電圧を制御しても、可変容量ダイオード７の逆電圧接合容量を制御し、大きい発振周波数の変動に対して温度補償を行うことができる。」（段落【００５０】）とされているが、電界効果トランジスタのドレイン・ゲート間及びソース・ゲート間の双方に可変容量ダイオードを設けることが、発振動作に対してどのように寄与するのかが不明である。
（上記２．で指摘したのと同様に、「接地」点となっている「ソース」と「ゲート」との間に可変容量ダイオードを接続することが、どのように発振動作に寄与するのかが不明である。
　また、図４の「温度補償回路１０ａ」は、図１及び図３と全く同じ回路構成となっているが、上記２．で指摘したのと同様に、この場合も例えばパラメータ等を変化させる必要があるのかどうかが不明である。
　さらに、図４において、電界効果トランジスタ１４のゲート電位はソース電位よりも高いと解されるので、上記２．で指摘したのと同様に、ソース・ゲート間に接続された「可変容量ダイオード７」の向きは、「カソード端子電圧がアノード端子電圧よりも高くなる向き」であるのかどうかが疑問である。）
　
４．図５とともに段落【００５１】〜【００６１】で説明されている「実施の形態４．」において、「電界効果トランジスタ１４のドレイン・ソース間に可変容量ダイオード７を設けてドレイン電圧を制御しても、可変容量ダイオード７の逆電圧接合容量を制御し、大きい発振周波数の変動に対して温度補償を行うことができる。」（段落【００６１】）とされているが、そもそも、電界効果トランジスタのドレイン・ソース間に可変容量ダイオードを設けることが、発振動作に対してどのように寄与するのかが不明である。
（図１〜２とともに段落【００２１】〜【００３２】で説明されている「実施の形態１．」では、「ドレイン・ゲート間」に可変容量ダイオードを接続するため、ドレインからゲートへの帰還容量を増加させる作用をすると解されるが、ドレイン・ソース間に可変容量ダイオードを接続する「実施の形態４．」の場合、どのように発振動作に寄与するのかが不明である。
　また、図５の「温度補償回路１０ｂ」は、「オペアンプ２１」及び「基準電圧用抵抗２２」を除けば図１の「温度補償回路１０ａ」と同じ回路構成となっているが、この場合は、具体的にどのようにパラメータ等を設定するのかが不明である。
　さらに、図５において、電界効果トランジスタ１４のドレイン電位はソース電位よりも高いと解されるので、「可変容量ダイオード７」を図５のような向きで接続することにより、「カソード端子電圧がアノード端子電圧よりも高くなる向きになるように」接続することになるのかどうかが疑問である。） 
　
５．図６とともに段落【００６２】〜【００７０】で説明されている「実施の形態５．」において、「電界効果トランジスタ１４のドレイン・ゲート間及びドレイン・ソース間に可変容量ダイオード７を設けてドレイン電圧を制御しても、可変容量ダイオード７の逆電圧接合容量を制御し、大きい発振周波数の変動に対して温度補償を行うことができる。」（段落【００７０】）とされているが、電界効果トランジスタのドレイン・ゲート間及びドレイン・ソース間の双方に可変容量ダイオードを設けることが、発振動作に対してどのように寄与するのかが不明である。
（上記４．で指摘したのと同様に、ドレイン・ソース間に可変容量ダイオードを接続することが、どのように発振動作に寄与するのかが不明である。
　また、図５と図６の「温度補償回路１０ｂ」は、全く同じ回路構成となっているが、「ドレイン・ゲート間」の可変容量ダイオードがある場合とない場合とで、例えばパラメータ等を変化させる必要があるのかどうかが不明である。
　さらに、図６において、電界効果トランジスタ１４のドレイン電位はソース電位よりも高いと解されるので、上記４．で指摘したのと同様に、ドレイン・ソース間に接続された「可変容量ダイオード７」の向きは、「カソード端子電圧がアノード端子電圧よりも高くなる向き」であるのかどうかが疑問である。）
　
６．図７とともに段落【００７１】〜【００７９】で説明されている「実施の形態６．」は、「実施の形態２．」及び「実施の形態４．」を組み合わせた回路構成を有するものであり、上記２．及び４．で指摘したのと同様の不備がある。
　また、上記「実施の形態６．」は、単純に上記「実施の形態２．」及び上記「実施の形態４．」を組み合わせただけの作用効果を奏するものなのか、あるいは、何らかの相乗効果を奏するものなのか、さらには、組み合わせるにあたって、何らかの考慮すべき事項が存在するものなのか等が不明である。
　
７．図８とともに段落【００８０】〜【００８８】で説明されている「実施の形態７．」は、「実施の形態２．」及び「実施の形態５．」を組み合わせた回路構成を有するものであり、上記２．及び５．で指摘したのと同様の不備がある。
　また、上記「実施の形態７．」は、単純に上記「実施の形態２．」及び上記「実施の形態５．」を組み合わせただけの作用効果を奏するものなのか、あるいは、何らかの相乗効果を奏するものなのか、さらには、組み合わせるにあたって、何らかの考慮すべき事項が存在するものなのか等が不明である。
　
［理由（２）について］ 
　（略）　」
　
２−２．平成２３年６月２２日に提出された意見書における請求人の主張
　上記拒絶理由の通知に対し請求人が平成２３年６月２２日に提出した意見書における主張の概要は、次のとおりのものである。
　
「【意見の内容】
（１）（略）
　
（２）しかしながら出願人は、上記拒絶理由に承服しかねますので、以下にその理由を述べます。
　まず、理由（１）に関して、以下の通り釈明致します。
　
理由（１）−１
　（略）
　
理由（１）−２
　周知のように、トランジスタの真性部分およびバイアス回路以外はすべて帰還回路であり、図３において、ＦＥＴ１４のソース・ゲート間の容量も帰還回路の一部となります。したがって、図３のように、ソース・ゲート間にバラクタダイオード７を設けることにより、帰還容量の電圧依存性が大きくなり、ＦＥＴ１４のバイアス電圧による発振周波数の変化が大きくなります（図２（ｂ）参照）。
　なお、発振周波数のバイアス電圧に対する変化量が異なれば、温度補償回路１０ａのパラメータは変化します。よって、バラクタダイオード７の接続位置がドレイン・ゲート間（図１）であってもソース・ゲート間（図３）であっても、バラクタダイオード７の容量が異なれば、温度補償回路１０ａのパラメータは変化します。ただし、このことは、単に設計上の問題であり、本願発明の要件に直接関与する内容とは異なりますので、明細書中では特に言及しておりません。
　また、一般に、多くのＦＥＴは、ソース電位よりもゲート電位の方が低い状態（Ｖｓ＞Ｖｇ）で使用されます。これと逆の状態（Ｖｓ＜Ｖｇ）で使用される場合もありますが、請求項記載のように、「カソード端子電圧がアノード端子電圧よりも高くなる向きになるように」接続することは、一般的な使用状態を表しており、特に問題ないものと思料致します。
　
理由（１）−３
　理由（１）−２に対する上記釈明の通りですので、図４のように、ドレイン・ゲート間およびソース・ゲート間の両方にバラクタダイオード７を設けることにより、いずれか一方のみに設けた場合と比べて、バイアス電圧に対する発振周波数の変化量が大きくなります。
　
理由（１）−４
　上述と同様に、図５において、ＦＥＴ１４のドレイン・ソース間の容量も帰還回路の一部となりますので、ドレイン・ソース間にバラクタダイオード７を設けることにより、帰還容量の電圧依存性が大きくなり、ＦＥＴ１４のバイアス電圧による発振周波数の変化が大きくなります。
　なお、温度補償回路１０ｂのパラメータは、周知のように、（Ａ）中心となる温度条件でのバイアス電圧、（Ｂ）温度変化に応じた発振周波数の変化を補償するために必要なバイアス電圧、を実現するためのパラメータ値に設定する必要があります。ただし、このことは、単に設計上の問題であり、本願発明の要件に直接関与する内容とは異なりますので、明細書中では特に言及しておりません。
　また、図５においては、ドレイン電圧およびゲート電圧の両方が負電圧の場合を想定しています。なお、ドレイン電圧が正電圧の場合であっても、請求項記載の「カソード端子電圧がアノード端子電圧よりも高くなる向きになるように」接続することに関しては、全く問題ないものと思料致します。
　
理由（１）−５
　理由（１）−４に対する上記釈明の通りですので、図６のように、ドレイン・ゲート間およびドレイン・ソース間の両方にバラクタダイオード７を設けることにより、いずれか一方のみに設けた場合と比べて、バイアス電圧に対する発振周波数の変化量が大きくなります。
　
理由（１）−６、（１）−７
　理由（１）−２、（１）−４に対する上記釈明と同様に、いずれも各実施の形態を組み合わせた効果を奏することになります。
　
（３）（略）
　
（４）（略）」
　
３．当審の判断
３−１．理由（１）−２について
　請求人は、「周知のように、トランジスタの真性部分およびバイアス回路以外はすべて帰還回路であり、図３において、ＦＥＴ１４のソース・ゲート間の容量も帰還回路の一部となります。したがって、図３のように、ソース・ゲート間にバラクタダイオード７を設けることにより、帰還容量の電圧依存性が大きくなり、ＦＥＴ１４のバイアス電圧による発振周波数の変化が大きくなります（図２（ｂ）参照）。」と述べているが、この内容では、「電界効果トランジスタのソース・ゲート間に可変容量ダイオードを設けることが、発振動作に対してどのように寄与するのかが不明である。」との指摘に対する釈明になっていない。
　すなわち、ＦＥＴのドレイン・ゲート間に接続した容量とソース・ゲート間に接続した容量とでは、当然、帰還のかかり方が異なるものと解され、発振周波数の変化の仕方も異なってくると解されるにもかかわらず、そのことが釈明されていない。
　また、請求人は、「なお、発振周波数のバイアス電圧に対する変化量が異なれば、温度補償回路１０ａのパラメータは変化します。よって、バラクタダイオード７の接続位置がドレイン・ゲート間（図１）であってもソース・ゲート間（図３）であっても、バラクタダイオード７の容量が異なれば、温度補償回路１０ａのパラメータは変化します。ただし、このことは、単に設計上の問題であり、本願発明の要件に直接関与する内容とは異なりますので、明細書中では特に言及しておりません。」と述べているが、ＦＥＴのドレイン・ゲート間に容量を接続した場合とソース・ゲート間に容量を接続した場合とでは、温度補償回路１０ａのパラメータの変化のさせ方も異なってくると解されるにもかかわらず、そのことが釈明されていない。
　なお、「一般に、多くのＦＥＴは、ソース電位よりもゲート電位の方が低い状態（Ｖｓ＞Ｖｇ）で使用されます。」という釈明については、確かに、ｎチャネルのデプレッション型のＦＥＴでは、「ソース電位よりもゲート電位の方が低い状態（Ｖｓ＞Ｖｇ）で使用」されるものと解されるが、後述する「３−６．」においては、矛盾が生じる。
　
３−２．理由（１）−３について
　請求人は、「理由（１）−２に対する上記釈明の通りですので、図４のように、ドレイン・ゲート間およびソース・ゲート間の両方にバラクタダイオード７を設けることにより、いずれか一方のみに設けた場合と比べて、バイアス電圧に対する発振周波数の変化量が大きくなります。」と述べているが、上記「３−１．」で検討したとおり、ＦＥＴのドレイン・ゲート間に接続した容量とソース・ゲート間に接続した容量とでは、当然、帰還のかかり方が異なるものと解されるから、単純に「いずれか一方のみに設けた場合と比べて、バイアス電圧に対する発振周波数の変化量が大きくな」るとは限らないものと認められる。
　よって、依然として、「電界効果トランジスタのドレイン・ゲート間及びソース・ゲート間の双方に可変容量ダイオードを設けることが、発振動作に対してどのように寄与するのかが不明である」ことについての釈明がなされていない。
　
３−３．理由（１）−４について
　請求人は、「上述と同様に、図５において、ＦＥＴ１４のドレイン・ソース間の容量も帰還回路の一部となりますので、ドレイン・ソース間にバラクタダイオード７を設けることにより、帰還容量の電圧依存性が大きくなり、ＦＥＴ１４のバイアス電圧による発振周波数の変化が大きくなります。」と述べているが、上記「３−１．」で検討したのと同様に、この内容では、「電界効果トランジスタのドレイン・ソース間に可変容量ダイオードを設けることが、発振動作に対してどのように寄与するのかが不明である。」との指摘に対する釈明になっていない。
　すなわち、ＦＥＴのドレイン・ゲート間に接続した容量とドレイン・ソース間に接続した容量とでは、当然、帰還のかかり方が異なるものと解され、発振周波数の変化の仕方も異なってくると解されるにもかかわらず、そのことが釈明されていない。
　また、請求人は、「なお、温度補償回路１０ｂのパラメータは、周知のように、（Ａ）中心となる温度条件でのバイアス電圧、（Ｂ）温度変化に応じた発振周波数の変化を補償するために必要なバイアス電圧、を実現するためのパラメータ値に設定する必要があります。ただし、このことは、単に設計上の問題であり、本願発明の要件に直接関与する内容とは異なりますので、明細書中では特に言及しておりません。」と述べているが、ＦＥＴのドレイン・ゲート間に容量を接続した場合とドレイン・ソース間に容量を接続した場合とでは、温度補償回路のパラメータの変化のさせ方も異なってくると解されるにもかかわらず、そのことが釈明されていない。
　なお、「図５においては、ドレイン電圧およびゲート電圧の両方が負電圧の場合を想定しています。」という釈明については、確かに、ｐチャネルのエンハンスメント型のＦＥＴでは、「ドレイン電圧およびゲート電圧の両方が負電圧」になるものと解されるが、後述する「３−４．」、「３−６．」においては、矛盾が生じる。
　
３−４．理由（１）−５について
　請求人は、「理由（１）−４に対する上記釈明の通りですので、図６のように、ドレイン・ゲート間およびドレイン・ソース間の両方にバラクタダイオード７を設けることにより、いずれか一方のみに設けた場合と比べて、バイアス電圧に対する発振周波数の変化量が大きくなります。」と述べているが、上記「３−３．」で検討したとおり、ＦＥＴのドレイン・ゲート間に接続した容量とドレイン・ソース間に接続した容量とでは、当然、帰還のかかり方が異なるものと解されるから、単純に「いずれか一方のみに設けた場合と比べて、バイアス電圧に対する発振周波数の変化量が大きくな」るとは限らないものと認められる。
　よって、依然として、「電界効果トランジスタのドレイン・ゲート間及びドレイン・ソース間の双方に可変容量ダイオードを設けることが、発振動作に対してどのように寄与するのかが不明である」ことについての釈明がなされていない。
　また、図６において、図５と同様に、仮にｐチャネルのエンハンスメント型のＦＥＴを用いているならば、ドレイン電圧およびゲート電圧の両方が負電圧となるが、その場合に、ゲート電圧の方がドレイン電圧よりも絶対値の大きい負電圧となることは、通常の発振動作をするＦＥＴに対する電圧のかけ方ではないと認められる。
　よって、図６において、仮にｐチャネルのエンハンスメント型のＦＥＴを用いていると想定した場合には、今度は、ドレイン・ゲート間に接続された「可変容量ダイオード７」の向きが「カソード端子電圧がアノード端子電圧よりも高くなる向き」となるのかが疑問となるため、「ドレイン電圧およびゲート電圧の両方が負電圧の場合を想定」することには、矛盾が生じる。
　
３−５．理由（１）−６について
　上記「３−１．」〜「３−４．」で検討したとおり、ＦＥＴのドレイン・ゲート間に接続した容量とソース・ゲート間及びドレイン・ソース間に接続した容量とでは、当然、帰還のかかり方が異なるものと解され、発振周波数の変化の仕方も異なってくると解されるにもかかわらず、依然として、そのことが釈明されていない。
　また、図７の「実施の形態６．」が、単純に図３の「実施の形態２．」及び図５の「実施の形態４．」を組み合わせただけの作用効果を奏するものなのか、あるいは、何らかの相乗効果を奏するものなのか、さらには、組み合わせるにあたって、何らかの考慮すべき事項が存在するものなのか等が、依然として不明である。
　
３−６．理由（１）−７について
　上記「３−１．」〜「３−４．」で検討したとおり、ＦＥＴのドレイン・ゲート間に接続した容量とソース・ゲート間及びドレイン・ソース間に接続した容量とでは、当然、帰還のかかり方が異なるものと解され、発振周波数の変化の仕方も異なってくると解されるにもかかわらず、依然として、そのことが釈明されていない。
　また、図８の「実施の形態７．」が、単純に図３の「実施の形態２．」及び図６の「実施の形態５．」を組み合わせただけの作用効果を奏するものなのか、あるいは、何らかの相乗効果を奏するものなのか、さらには、組み合わせるにあたって、何らかの考慮すべき事項が存在するものなのか等が、依然として不明である。
　さらに、上記「３−４．」と同様に、図８において、仮にｐチャネルのエンハンスメント型のＦＥＴを用いているならば、ドレイン電圧およびゲート電圧の両方が負電圧となるが、その場合に、ゲート電圧の方がドレイン電圧よりも絶対値の大きい負電圧となることは、通常の発振動作をするＦＥＴに対する電圧のかけ方ではないと認められる。
　よって、図８において、仮にｐチャネルのエンハンスメント型のＦＥＴを用いていると想定した場合には、ドレイン・ゲート間に接続された「可変容量ダイオード７」の向きが「カソード端子電圧がアノード端子電圧よりも高くなる向き」となるのかが疑問となるため、「ドレイン電圧およびゲート電圧の両方が負電圧の場合を想定」することには、矛盾が生じる。
　なお、図８において、仮にｎチャネルのデプレッション型のＦＥＴを用いていると想定した場合には、ドレイン電圧が正電圧、ゲート電圧が負電圧となるため、ドレイン・ソース間に接続された「可変容量ダイオード７」の向きが「カソード端子電圧がアノード端子電圧よりも高くなる向き」となると解されるが、今度は、ドレイン・ソース間に接続された「可変容量ダイオード７」の向きが、「カソード端子電圧がアノード端子電圧よりも高くなる向き」とはならなくなる。
　いずれにしても、図８において、ドレイン・ソース間に接続された「可変容量ダイオード７」の向きが、「カソード端子電圧がアノード端子電圧よりも高くなる向き」であることの釈明は、依然としてなされていない。
　
　以上のとおり、拒絶の理由（１）で指摘した２．〜７．の点の不備は、依然として解消していない。 
　
４．むすび
　したがって、本願は、その発明の詳細な説明が、当業者が発明を実施できる程度に明確かつ十分に記載したものでないから、特許法第３６条第４項に規定する要件を満たしていない。
　よって、結論のとおり審決する。