【事件の表示】
　特願２００４−１９６８５６「半導体素子における位相遅延補償装置及びその方法」拒絶査定不服審判事件〔平成１７年　３月１７日出願公開、特開２００５−　７１５６９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１６年７月２日（パリ条約に基づく優先権主張　２００３年８月２１日、大韓民国）の特許出願であって、平成２０年１０月９日付けの拒絶理由通知に対して、平成２１年１月１５日に意見書及び手続補正書が提出されたが、同年４月８日付けで拒絶査定がなされた。
　それに対して、同年８月１７日に拒絶査定不服審判が請求されるとともに、同日付けで手続補正書が提出され、その後、平成２２年６月１１日付けで審尋がなされ、同年９月１６日に回答書が提出された。
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２１年８月１７日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２１年８月１７日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜１２を、補正後の特許請求の範囲の請求項１〜１１と補正するとともに、補正前の明細書の００１８段落、００１９段落及び００２２段落を補正するものであり、補正前の請求項１、２及び１０、並びに補正後の請求項１及び９は各々以下のとおりである。　
　
（補正前）
　「【請求項１】
　ＤＬＬクロックを出力する遅延固定ループを有する半導体素子における位相遅延補償装置であって、
　データラインに出力されるデータのパターンを検出し、検出されたデータパターンに基づいて、データ出力ドライバーに入力されるデータの遅延補償量を決定するデータパターン検出手段と、
　該データパターン検出手段の出力信号に基づいて、前記データ出力ドライバーに入力される前記ＤＬＬクロックに関わるクロックの位相遅延を補償する遅延補償手段と
　を備えることを特徴とする半導体素子における位相遅延補償装置。」
　
　「【請求項２】
　前記データパターン検出手段が、
　前記データパターンに応じた遅延補償量を格納するマッピング手段と、
　前記データラインに出力されるデータを前記マッピング手段に伝達し、ＣＡＳレイテンシー信号に応じて前記マッピング手段のマッピング値を出力するインターフェイス手段と
　を備えることを特徴とする請求項１に記載の半導体素子における位相遅延補償装置。」
　
　「【請求項１０】
　ＤＬＬクロックを出力する遅延固定ループを有する半導体素子における位相遅延補償方法であって、
　データラインに出力されるデータのパターンを検出し、検出されたデータパターンに基づいて、データ出力ドライバーに入力されるデータの遅延補償量を決定する第１のステップと、
　前記遅延補償量に基づいて、前記データ出力ドライバーに入力される前記ＤＬＬクロックに関わるクロックの位相遅延を補償する第２のステップと
　を含むことを特徴とする半導体素子における位相遅延補償方法。」
　
（補正後）
　「【請求項１】
　ＤＬＬクロックを出力する遅延固定ループを有する半導体素子における位相遅延補償装置であって、
　データラインに出力されるデータのパターンを検出し、検出されたデータパターンに基づいて、データ出力ドライバーに入力されるデータの遅延補償量を決定するデータパターン検出手段と、
　該データパターン検出手段の出力信号に基づいて、前記データ出力ドライバーに入力される前記ＤＬＬクロックに関わるクロックの位相遅延を補償する遅延補償手段と
　を備え、
　前記データパターン検出手段が、
　前記データパターンに応じた遅延補償量を格納するマッピング手段と、
　前記データラインに出力されるデータを前記マッピング手段に伝達し、ＣＡＳレイテンシー信号に応じて前記マッピング手段のマッピング値を出力するインターフェイス手段とを備えることを特徴とする半導体素子における位相遅延補償装置。」
　
　「【請求項９】
　ＤＬＬクロックを出力する遅延固定ループを有する半導体素子における位相遅延補償方法であって、
　データラインに出力されるデータのパターンを検出し、検出されたデータパターンに基づいて、データ出力ドライバーに入力されるデータの遅延補償量を決定する第１のステップと、
　前記遅延補償量に基づいて、前記データ出力ドライバーに入力される前記ＤＬＬクロックに関わるクロックの位相遅延を補償する第２のステップと
　を含み、
　前記第１ステップが、前記データパターンに応じた遅延補償量を格納するマッピング手段から、ＣＡＳレイテンシー信号に応じて出力されるマッピング値に基づいて、前記データ出力ドライバーに入力されるデータの遅延補償量を決定するステップであることを特徴とする半導体素子における位相遅延補償方法。」
　
２．補正事項の整理
　本件補正における補正事項を整理すると、次のとおりである。
（１）補正事項１
　補正前の請求項１の「該データパターン検出手段の出力信号に基づいて、前記データ出力ドライバーに入力される前記ＤＬＬクロックに関わるクロックの位相遅延を補償する遅延補償手段と　を備えること」を、補正後の請求項１の「該データパターン検出手段の出力信号に基づいて、前記データ出力ドライバーに入力される前記ＤＬＬクロックに関わるクロックの位相遅延を補償する遅延補償手段と　を備え、　前記データパターン検出手段が、　前記データパターンに応じた遅延補償量を格納するマッピング手段と、　前記データラインに出力されるデータを前記マッピング手段に伝達し、ＣＡＳレイテンシー信号に応じて前記マッピング手段のマッピング値を出力するインターフェイス手段とを備えること」と補正すること。
　
（２）補正事項２
　補正前の請求項２を削除し、それと整合するように、補正前の請求項３以降の請求項について、請求項の番号及び引用する請求項の番号を修正すること。
　
（３）補正事項３
　補正前の請求項１０の「前記遅延補償量に基づいて、前記データ出力ドライバーに入力される前記ＤＬＬクロックに関わるクロックの位相遅延を補償する第２のステップと　を含むこと」を、補正後の請求項９の「前記遅延補償量に基づいて、前記データ出力ドライバーに入力される前記ＤＬＬクロックに関わるクロックの位相遅延を補償する第２のステップと　を含み、　前記第１ステップが、前記データパターンに応じた遅延補償量を格納するマッピング手段から、ＣＡＳレイテンシー信号に応じて出力されるマッピング値に基づいて、前記データ出力ドライバーに入力されるデータの遅延補償量を決定するステップであること」と補正すること。
　
（４）補正事項４
　補正前の明細書の００１８段落及び００２２段落を、各々補正後の明細書の００１８段落及び００２２段落と補正するとともに、補正前の請求項００１９段落を削除すること。
　
３．補正の目的の適否、及び新規事項の追加の有無について
（１）補正事項１について
　補正事項１は、補正前の請求項１に係る発明の発明特定事項である「データパターン検出手段」に対して、「前記データパターンに応じた遅延補償量を格納するマッピング手段と、前記データラインに出力されるデータを前記マッピング手段に伝達し、ＣＡＳレイテンシー信号に応じて前記マッピング手段のマッピング値を出力するインターフェイス手段とを備える」という技術的限定を加えるものであるから、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項１は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正後の請求項１の「前記データパターン検出手段が、前記データパターンに応じた遅延補償量を格納するマッピング手段と、前記データラインに出力されるデータを前記マッピング手段に伝達し、ＣＡＳレイテンシー信号に応じて前記マッピング手段のマッピング値を出力するインターフェイス手段とを備えること」という事項は、本願の願書に最初に添付した明細書（以下、本願の願書に最初に添付した明細書及び図面を、各々「当初明細書」及び「当初図面」といい、本願の願書に最初に添付した明細書、特許請求の範囲及び図面をまとめて「当初明細書等」という。）の００１０段落及び００４７段落、並びに当初図面の図１５等に記載されているものと認められるから、補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項１は、特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たす。
　
（２）補正事項２について
　補正事項２は、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当するから、同法第１７条の２第３項及び第４項に規定する要件を満たす。
　
（３）補正事項３について
　補正事項３は、補正前の請求項１０に係る発明の発明特定事項である「第１のステップ」に対して、「前記データパターンに応じた遅延補償量を格納するマッピング手段から、ＣＡＳレイテンシー信号に応じて出力されるマッピング値に基づいて、前記データ出力ドライバーに入力されるデータの遅延補償量を決定するステップであること」という技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項３は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正後の請求項９の「前記第１ステップが、前記データパターンに応じた遅延補償量を格納するマッピング手段から、ＣＡＳレイテンシー信号に応じて出力されるマッピング値に基づいて、前記データ出力ドライバーに入力されるデータの遅延補償量を決定するステップであること」という事項は、当初明細書の００１０段落及び００４７段落、並びに当初図面の図１５等に記載されているものと認められるから、補正事項３は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項３は、特許法第１７条の２第３項に規定する要件を満たす。
　
（４）補正事項４について
　補正事項４は、特許請求の範囲の補正と整合するように発明の詳細な説明を補正するものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（５）補正の目的の適否、及び新規事項の追加の有無についてのまとめ
　以上検討したとおりであるから、本件補正は特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　そして、本件補正は、特許法第１７条の２第４項第２号に掲げる事項を目的とする補正を含むから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。
　
４．独立特許要件について
（１）補正後の発明
　本件補正による補正後の請求項１〜１１に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜１１に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される、次のとおりのものである。
　「【請求項１】
　ＤＬＬクロックを出力する遅延固定ループを有する半導体素子における位相遅延補償装置であって、
　データラインに出力されるデータのパターンを検出し、検出されたデータパターンに基づいて、データ出力ドライバーに入力されるデータの遅延補償量を決定するデータパターン検出手段と、
　該データパターン検出手段の出力信号に基づいて、前記データ出力ドライバーに入力される前記ＤＬＬクロックに関わるクロックの位相遅延を補償する遅延補償手段と
　を備え、
　前記データパターン検出手段が、
　前記データパターンに応じた遅延補償量を格納するマッピング手段と、
　前記データラインに出力されるデータを前記マッピング手段に伝達し、ＣＡＳレイテンシー信号に応じて前記マッピング手段のマッピング値を出力するインターフェイス手段とを備えることを特徴とする半導体素子における位相遅延補償装置。」
　
（２）引用刊行物に記載された発明
（２−１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００２−１０９８８８号公報（以下「引用例」という。）には、図１〜３、５、６及び１２とともに、以下の記載がある（ここにおいて、下線は当合議体が付加したものである。以下同じ。）。　
　
ａ．「【０００１】
【発明の属する技術分野】この発明は、半導体集積回路装置に係わり、特にデータ出力のタイミング制御に関する。」
　
ｂ．「【００４３】（第１実施形態）図１は、この発明の第１実施形態に係る半導体メモリチップにおけるリードパスの基本構成を示すブロック図である。
【００４４】図１に示すように、図示せぬメモリセルから読み出されたｎビットのリードデータＲＤ（ＲＤ１〜ＲＤｎ）はそれぞれ、先入れ先出し型のレジスタ回路（以下ＦＩＦＯ）１１（１１−１〜１１−ｎ）に入力される。ＦＩＦＯ１１は、リードデータ出力用クロックＯＵＴＣＬＫに同期して動作し、クロックＯＵＴＣＬＫが、例えば“ＨＩＧＨ”レベルとなったとき、入力されたリードデータＲＤをデータＱＲ（ＱＲ１〜ＱＲｎ）として出力する。ＦＩＦＯ１１の一回路例を、図２に示す。
【００４５】図２に示すように、ＦＩＦＯ１１は、例えばインバータ２１、クロックトインバータ２２から構成される。リードデータＲＤは、インバータ２１を介して、クロックトインバータ２２に入力される。クロックトインバータ２２は、クロックＯＵＴＣＬＫが“ＨＩＧＨ”となったとき、リードデータＲＤを、クロックＯＵＴＣＬＫに同期したデータＱＲとして出力する。
【００４６】
データＱＲは、遅延調整回路（以下ＤＥＬＡＹ）１２（１２
−１
〜１２
−ｎ
）に入力される。ＤＥＬＡＹ１２は、遅延調整信号ＤＰＳＷ（ＤＰＳＷ１〜ＤＰＳＷｎ）に応じて、データＱＲを遅延させる。ＤＥＬＡＹ１２の一構成例を、図３に示す
　
ｃ．「【００５２】
遅延時間を大きくするか否かは、上記遅延調整信号ＤＰＳＷにより決定される。遅延調整信号ＤＰＳＷは、デコード回路（以下ＤＥＣ）１３から出力される。ＤＥＣ１３は、リードデータＲＤ１〜ＲＤｎをデコードし、遅延調整信号ＤＰＳＷを出力する。ＤＥＣ１３の一回路例を図５に示す
【００５３】
図５に示すように、ＤＥＣ１３は、排他的論理和回路（以下ＥＸＯＲ）５１により構成される。ＥＸＯＲ５１には、検知したいリードデータのデータパターンが入力される。
【００５４】図６は、“×４ビット”におけるＤＥＣ１３の一回路例を示す回路図である。
【００５５】
図６に示すように、リードデータＲＤ１〜ＲＤ４のうち、ＲＤ１のみ逆相であるか否かを検知したいとき、ＥＸＯＲ５１
−１
に、“／ＲＤ４、／ＲＤ３、／ＲＤ２、ＲＤ１”、又は“ＲＤ４、ＲＤ３、ＲＤ２、／ＲＤ１”を入力する。このようにすれば、データパターンが、“０００１”、及び“１１１０”のとき、ＥＸＯＲ５１
−１
は、遅延調整信号ＤＰＳＷ１＝“ＨＩＧＨ”を出力する
【００５６】
ＤＥＬＡＹ１２
−１
は、遅延調整信号ＤＰＳＷ１＝“ＨＩＧＨ”を受け、データＱＲ１（ＲＤ１に対応する）の遅延を、他のデータＱＲ２〜ＱＲ４（それぞれＲＤ２〜ＲＤ４に対応する）に比べて大きくして、オフチップドライバ回路（以下ＯＣＤ）１４
−１
に伝達する
　
ｄ．「【００９７】
（第２実施形態）図１２は、この発明の第２実施形態に係る半導体メモリチップにおけるリードパスの基本構成を示すブロック図である
【００９８】
図１２に示すように、第２実施形態が、第１実施形態と特に異なるところは、リードデータ出力用クロックＯＵＴＣＬＫを、データパターンに応じて、ＤＥＬＡＹ１５により遅延させるようにしたことである
【００９９】
具体的には、リードデータ出力用クロックＯＵＴＣＬＫは、ＤＥＬＡＹ１５（１５
−１
〜１５
−ｎ
）に入力される。ＤＥＬＡＹ１５は、遅延調整信号ＤＰＳＷ（ＤＰＳＷ１〜ＤＰＳＷｎ）に応じて、クロックＯＵＴＣＬＫを遅延させる。
遅延調整信号ＤＰＳＷは、ＤＥＣ１６から出力される
【０１００】
ＤＥＣ１６は、図示せぬメモリセルから読み出されたｎビットのリードデータＲＤ（ＲＤ１〜ＲＤｎ）をデコードして、遅延調整信号ＤＰＳＷを出力する。
【０１０１】
上記ｎビットのリードデータＲＤ（ＲＤ１〜ＲＤｎ）はそれぞれＦＩＦＯ１１に入力される。ＦＩＦＯ１１は、遅延調整されたクロックＯＵＴＣＬＫ（ＯＵＴＣＬＫ１〜ＯＵＴＣＬＫｎ）に同期して動作し、遅延調整されたクロックＯＵＴＣＬＫが、例えば“ＨＩＧＨ”レベルとなったとき、入力されたリードデータＲＤをデータＱＲ（ＱＲ１〜ＱＲｎ）として出力する。データＱＲは、ＯＣＤ１４に入力される
【０１０２】
ＯＣＤ１４は、入力されたデータＱＲをデータＤＱ（ＤＱ１〜ＤＱｎ）として、パッド（図示せず）、及びリードフレーム（図示せず）を介して、外部ピン（図示せず）に対して出力する
【０１０３】これらＦＩＦＯ１１、ＯＣＤ１４についても、第１実施形態で説明した回路と同様の回路で構成することができる。
【０１０４】
このような第２実施形態に係る装置においても、第１実施形態と同様に、データパターンに起因したアクセスタイムのばらつきを軽減することが可能である
　
（２−２）ここにおいて、図１２とそれに対応する００９７段落〜０１０４段落とで、「ＦＩＦＯ」に付けられた番号が異なっていて（図１２では「１２−１」〜「１２−ｎ」の番号が付され、００９７段落〜０１０４段落では「１１」の番号が付されている。）、どちらかが誤記であると認められるが、以下においては、００９７段落〜０１０４段落の記載に合わせて「１１」（「１１−１」〜「１１−ｎ」）を用いることとする。
　
（２−３）００９９段落の「具体的には、リードデータ出力用クロックＯＵＴＣＬＫは、ＤＥＬＡＹ１５（１５−１〜１５−ｎ）に入力される。」という記載における「リードデータ出力用クロックＯＵＴＣＬＫ」は、図示されていないクロック生成回路によって生成されることは明らかであるから、それを踏まえて０００１段落の「【発明の属する技術分野】この発明は、半導体集積回路装置に係わり、特にデータ出力のタイミング制御に関する。」という記載、及び００９７段落の「（第２実施形態）図１２は、この発明の第２実施形態に係る半導体メモリチップにおけるリードパスの基本構成を示すブロック図である。」という記載を解釈すれば、引用例の図１２には、リードデータ出力用クロックＯＵＴＣＬＫを出力するクロック生成回路を有する半導体メモリチップにおけるデータ出力のタイミング制御装置が記載されているものと認められる。
　
（２−４）００５３段落の「図５に示すように、ＤＥＣ１３は、排他的論理和回路（以下ＥＸＯＲ）５１により構成される。ＥＸＯＲ５１には、検知したいリードデータのデータパターンが入力される。」という記載、００５５段落の「図６に示すように、リードデータＲＤ１〜ＲＤ４のうち、ＲＤ１のみ逆相であるか否かを検知したいとき、ＥＸＯＲ５１−１に、“／ＲＤ４、／ＲＤ３、／ＲＤ２、ＲＤ１”、又は“ＲＤ４、ＲＤ３、ＲＤ２、／ＲＤ１”を入力する。このようにすれば、データパターンが、“０００１”、及び“１１１０”のとき、ＥＸＯＲ５１−１は、遅延調整信号ＤＰＳＷ１＝“ＨＩＧＨ”を出力する。」という記載、０１００段落の「ＤＥＣ１６は、図示せぬメモリセルから読み出されたｎビットのリードデータＲＤ（ＲＤ１〜ＲＤｎ）をデコードして、遅延調整信号ＤＰＳＷを出力する。」という記載、及び図１２の記載から、デコード回路「ＤＥＣ１６」は、「メモリセル」から読み出された「ｎビットのリードデータＲＤ（ＲＤ１〜ＲＤｎ）」をデコードして、「ｎビットのリードデータＲＤ（ＲＤ１〜ＲＤｎ）」の「データパターン」に応じた「遅延調整信号ＤＰＳＷ（ＤＰＳＷ１〜ＤＰＳＷｎ）」を出力しているものと認められる。
　また、デコード回路「ＤＥＣ１６」が、「ｎビットのリードデータＲＤ（ＲＤ１〜ＲＤｎ）」が入力され、「遅延調整信号ＤＰＳＷ（ＤＰＳＷ１〜ＤＰＳＷｎ）」を出力する「排他的論理和回路ＥＸＯＲ５１−１〜５１−ｎ」を備えていることは明らかである。
　
（２−５）００９９段落の「具体的には、リードデータ出力用クロックＯＵＴＣＬＫは、ＤＥＬＡＹ１５（１５−１〜１５−ｎ）に入力される。ＤＥＬＡＹ１５は、遅延調整信号ＤＰＳＷ（ＤＰＳＷ１〜ＤＰＳＷｎ）に応じて、クロックＯＵＴＣＬＫを遅延させる。」という記載、及び図１２の記載から、「ＤＥＬＡＹ１５」は、「遅延調整信号ＤＰＳＷ（ＤＰＳＷ１〜ＤＰＳＷｎ）」に応じて、「リードデータ出力用クロックＯＵＴＣＬＫ」を遅延させて、遅延調整された「クロックＯＵＴＣＬＫ」を「ＦＩＦＯ１１」に出力しているものと認められる。
　そして、００４６段落の「データＱＲは、遅延調整回路（以下ＤＥＬＡＹ）１２（１２−１〜１２−ｎ）に入力される。ＤＥＬＡＹ１２は、遅延調整信号ＤＰＳＷ（ＤＰＳＷ１〜ＤＰＳＷｎ）に応じて、データＱＲを遅延させる。ＤＥＬＡＹ１２の一構成例を、図３に示す。」という記載から、「ＤＥＬＡＹ１５」が「遅延調整回路」であることは明らかである。
　
（２−６）０１０１段落〜０１０２段落の「上記ｎビットのリードデータＲＤ（ＲＤ１〜ＲＤｎ）はそれぞれＦＩＦＯ１１に入力される。ＦＩＦＯ１１は、遅延調整されたクロックＯＵＴＣＬＫ（ＯＵＴＣＬＫ１〜ＯＵＴＣＬＫｎ）に同期して動作し、遅延調整されたクロックＯＵＴＣＬＫが、例えば“ＨＩＧＨ”レベルとなったとき、入力されたリードデータＲＤをデータＱＲ（ＱＲ１〜ＱＲｎ）として出力する。データＱＲは、ＯＣＤ１４に入力される。・・・ＯＣＤ１４は、入力されたデータＱＲをデータＤＱ（ＤＱ１〜ＤＱｎ）として、パッド（図示せず）、及びリードフレーム（図示せず）を介して、外部ピン（図示せず）に対して出力する。」という記載、及び図１２の記載から、「ＦＩＦＯ１１」は、「遅延調整回路（ＤＥＬＡＹ）１５−１〜１５−ｎ」から出力される「遅延調整されたクロックＯＵＴＣＬＫ（ＯＵＴＣＬＫ１〜ＯＵＴＣＬＫｎ）」に同期して動作し、入力された「リードデータＲＤ」を「オフチップドライバ回路ＯＣＤ１４」を介して外部へ出力しているものと認められる。
　
（２−７）以上を総合すると、引用例には以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　「リードデータ出力用クロックＯＵＴＣＬＫを出力するクロック生成回路を有する半導体メモリチップにおけるデータ出力のタイミング制御装置であって、
　メモリセルから読み出されたｎビットのリードデータＲＤをデコードして、前記ｎビットのリードデータＲＤのデータパターンに応じた遅延調整信号ＤＰＳＷを出力するデコード回路ＤＥＣ１６と、
　前記デコード回路ＤＥＣ１６から出力される前記遅延調整信号ＤＰＳＷに応じて、前記リードデータ出力用クロックＯＵＴＣＬＫを遅延させて、遅延調整されたクロックＯＵＴＣＬＫを出力する遅延調整回路ＤＥＬＡＹ１５と、　
　前記遅延調整回路ＤＥＬＡＹ１５から出力される前記遅延調整されたクロックＯＵＴＣＬＫに同期して動作し、入力された前記ｎビットのリードデータＲＤをオフチップドライバ回路ＯＣＤ１４を介して外部ピンへデータＤＱとして出力するＦＩＦＯ１１と
　を備え、
　前記デコード回路ＤＥＣ１６が、
　前記ｎビットのリードデータＲＤが入力され、前記遅延調整信号ＤＰＳＷを出力する排他的論理和回路ＥＸＯＲ５１を備えることを特徴とする半導体メモリチップにおけるデータ出力のタイミング制御装置。」
　
（３）補正発明と引用発明との対比
（３−１）引用発明の「リードデータ出力用クロックＯＵＴＣＬＫを出力するクロック生成回路」と補正発明の「ＤＬＬクロックを出力する遅延固定ループ」とは、「クロックを出力する手段」である点で一致する。
　そして、引用発明の「データ出力のタイミング制御装置」及び「半導体メモリチップ」が、各々補正発明の「位相遅延補償装置」及び「半導体素子」に相当することは当業者にとって明らかであるから、引用発明の「リードデータ出力用クロックＯＵＴＣＬＫを出力するクロック生成回路を有する半導体メモリチップにおけるデータ出力のタイミング制御装置」と補正発明の「ＤＬＬクロックを出力する遅延固定ループを有する半導体素子における位相遅延補償装置」とは、「クロックを出力する手段を有する半導体素子における位相遅延補償装置」である点で一致する。
　
（３−２）引用発明の「メモリセルから読み出されたｎビットのリードデータＲＤ」が、補正発明の「データラインに出力されるデータ」に相当し、引用発明の「ＦＩＦＯ１１」及びその出力を受ける「オフチップドライバ回路ＯＣＤ１４」が、補正発明の「データ出力ドライバー」に相当することは当業者にとって明らかである。
　また、引用発明においては、「デコード回路ＤＥＣ１６」から出力される「遅延調整信号ＤＰＳＷ」に基づいて「ＦＩＦＯ１１」に入力されるデータが遅延される構成となっているから、引用発明の「遅延調整信号ＤＰＳＷ」は、補正発明の「データ出力ドライバーに入力されるデータの遅延補償量」に相当する。
　また、引用発明の「デコード回路ＤＥＣ１６」は、「メモリセルから読み出されたｎビットのリードデータＲＤをデコードして、前記ｎビットのリードデータＲＤのデータパターンに応じた遅延調整信号ＤＰＳＷを出力する」ものであるから、当該「デコード回路ＤＥＣ１６」が、「メモリセルから読み出されたｎビットのリードデータＲＤ」のパターンを検出し、検出されたデータパターンに基づいて「遅延調整信号ＤＰＳＷ」を決定していることは明らかである。
　したがって、引用発明の「メモリセルから読み出されたｎビットのリードデータＲＤをデコードして、前記ｎビットのリードデータＲＤのデータパターンに応じた遅延調整信号ＤＰＳＷを出力するデコード回路ＤＥＣ１６」は、補正発明の「データラインに出力されるデータのパターンを検出し、検出されたデータパターンに基づいて、データ出力ドライバーに入力されるデータの遅延補償量を決定するデータパターン検出手段」に相当する。
　
（３−３）引用発明の「前記デコード回路ＤＥＣ１６から出力される前記遅延調整信号ＤＰＳＷに応じて、前記リードデータ出力用クロックＯＵＴＣＬＫを遅延させて、遅延調整されたクロックＯＵＴＣＬＫを出力する遅延調整回路ＤＥＬＡＹ１５」と、補正発明の「該データパターン検出手段の出力信号に基づいて、前記データ出力ドライバーに入力される前記ＤＬＬクロックに関わるクロックの位相遅延を補償する遅延補償手段」とは、「該データパターン検出手段の出力信号に基づいて、前記データ出力ドライバーに入力される前記クロックの位相遅延を補償する遅延補償手段」である点で一致する。
　
（３−４）以上を総合すると、補正発明と引用発明とは、
　「クロックを出力する手段を有する半導体素子における位相遅延補償装置であって、
　データラインに出力されるデータのパターンを検出し、検出されたデータパターンに基づいて、データ出力ドライバーに入力されるデータの遅延補償量を決定するデータパターン検出手段と、
　該データパターン検出手段の出力信号に基づいて、前記データ出力ドライバーに入力される前記クロックの位相遅延を補償する遅延補償手段と
　を備えることを特徴とする半導体素子における位相遅延補償装置。」
　
　である点で一致し、以下の点で相違する。
（相違点１）
　補正発明は、「クロックを出力する出力手段」が「ＤＬＬクロックを出力する遅延固定ループ」であり、「前記データ出力ドライバー」に入力されるクロックが「ＤＬＬクロックに関わるクロック」であるのに対して、引用発明は、「リードデータ出力用クロックＯＵＴＣＬＫを出力するクロック生成回路」が「ＤＬＬクロックを出力する遅延固定ループ」であること、及び「ＦＩＦＯ１１」に入力される「リードデータ出力用クロックＯＵＴＣＬＫ」が「ＤＬＬクロックに関わるクロック」であることが特定されていない点。
　
（相違点２）
　補正発明は、「前記データパターン検出手段が、　前記データパターンに応じた遅延補償量を格納するマッピング手段と、　前記データラインに出力されるデータを前記マッピング手段に伝達し、ＣＡＳレイテンシー信号に応じて前記マッピング手段のマッピング値を出力するインターフェイス手段とを備える」構成となっているのに対して、引用発明は、補正発明の「データパターン検出手段」に相当する「デコード回路ＤＥＣ１６」が、「前記ｎビットのリードデータＲＤが入力され、前記遅延調整信号ＤＰＳＷを出力する排他的論理和回路ＥＸＯＲ５１を備える」構成となっており、補正発明の「データパターン検出手段」とは構成が異なる点。
　
（４）相違点についての当審の判断
（４−１）相違点１について
（４−１−１）一般に、半導体記憶装置において、ＤＬＬクロックを出力する遅延固定ループ（ＤＬＬ）を設け、当該遅延固定ループにより出力されたＤＬＬクロックをデータの入出力ドライバーに入力して入出力動作を行わせることは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である以下の周知例１及び２にも記載されているように、当業者における周知技術である。
　
ａ．周知例１：特開２００１−６０３９１号公報
　「【００３９】
【発明の実施の形態】［実施の形態１］図１は、この発明の実施の形態１に従う半導体装置１の要部の構成を概略的に示す図である。
図１に示す半導体装置１は、メモリセルＭＣを有するメモリアレイ回路２と、外部クロック信号Ｅｘｔ．ＣＬＫおよびＥｘｔ．ＺＣＬＫをバッファ処理して内部クロック信号ＣＬＫを生成するクロックバッファ３と、クロックバッファ３からの内部クロック信号ＣＬＫに従って出力用のクロック信号ＤＬＬＣＬＫを生成するＤＬＬ回路１０と、ＤＬＬ回路１０からの内部クロック信号ＤＬＬＣＬＫに従って少なくともデータの出力を行なう入出力回路４と、
　
ｂ．周知例２：特開２００２−２２２５９１号公報
　「【００５０】［実施の形態１］図１を参照して、実施の形態１による同期型半導体記憶装置１００は、アドレスバッファ１０と、クロックバッファ２０と、コントロール信号バッファ３０と、コントロール回路４１０と、ＤＬＬ回路５０と、メモリアレイ６０と、ＤＱＳ信号発生回路７０と、入出力バッファ８０，４３０と、端子１１，１２，２１〜２３，３１〜３５，４２１，４３１とを備える。アドレスバッファ１０、コントロール信号バッファ３０、コントロール回路４１０、ＤＬＬ回路５０、メモリアレイ６０、ＤＱＳ信号発生回路７０、および入出力バッファ４３０は、図１２を参照して説明した内容と同じである。クロックバッファ２０は、図１２を参照して説明した内容に追加して、ラッチしたクロック信号ＣＬＫを入出力バッファ８０へ出力する。入出力バッファ８０は、コントロール回路４１０から不活性化されたテストモード信号ＴＭが入力されたとき、つまり、通常動作時においては、図１２を参照して説明した動作と同じ動作を行なう。そして、入出力バッファ８０は、コントロール回路４１０から活性化されたテストモード信号ＴＭが入力されたとき、後述する方法によって入出力バッファ４３０から入力された外部データストローブ信号ｏｕｔＤＱＳではなく、クロックバッファ２０から入力されたクロック信号ＣＬＫに同期して端子４２１からのデータを取込み、その取込んだデータをメモリアレイ６０に書込む。
また、メモリアレイ６０からデータを読出すとき、入出力バッファ８０は、ＤＱＳ信号発生回路７０からの内部データストローブ信号ｉｎＤＱＳをＤＬＬ回路５０からの遅延クロック信号ＣＬＫＤおよび遅延反転クロック信号／ＣＬＫＤに同期して入出力バッファ４３０へ出力するとともに、メモリアレイ６０から読出されたデータを内部データストローブ信号ｉｎＤＱＳに同期して端子４２１に出力する。
　
（４−１−２）したがって、上記周知技術を勘案すれば、引用発明の「リードデータ出力用クロックＯＵＴＣＬＫを出力するクロック生成回路」を補正発明のように「ＤＬＬクロックを出力する遅延固定ループ」とし、「ＦＩＦＯ１１」に入力される「リードデータ出力用クロックＯＵＴＣＬＫ」を「ＤＬＬクロックに関わるクロック」とすることは当業者が容易になし得たことである。
　よって、相違点１は当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−２）相違点２について
（４−２−１）一般に、デジタル形式で入力された値に応じた出力値を求める手法として、入力値に応じた出力値を格納するテーブル、すなわちマッピング手段を設け、入力された値を当該マッピング手段に伝達し、マッピング値を出力するという手法は、演算手段が省略でき、高速な動作が可能なものとして、当業者において慣用的に用いられている手法である。
　デジタル形式で入力された値に応じた遅延補償量を求める場合についても当然例外ではなく、入力された値に応じた遅延補償量を格納するテーブル、すなわちマッピング手段を設け、入力された値を当該マッピング手段に伝達し、マッピング値を出力することにより遅延補償量を求めることは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である以下の周知例３〜５にも記載されているように、当業者における周知技術である。
　
ａ．周知例３：特開平３−２０１２８７号公報
　「〔実施例〕
　次に、本発明の実施例について図面を参照して説明する。
　
第１図は本発明の遅延量制御可能な半導体集積回路
　
第１図の半導体集積回路は、二つの可変遅延回路Ｌ０，Ｌ１およびＲＯＭＲを有し、可変遅延回路Ｌ０，Ｌ１には、それぞれデータ入力端子Ｄ０，Ｄ１から入力データｉ
０
、ｉ
１
が入力される。また、ＲＯＭＲはアドレスを入力するためのＲＯＭアドレス入力端子Ｐ０〜ＰＴに接続され、読み出されたデータを可変遅延回路Ｌ０，Ｌ１に出力するためのＲＯＭ出力端子Ｏ１〜Ｏｎ，ｎ＋１〜２ｎを備えている。
　次に本実施例の動作を説明する。
　
ＲＯＭＲの各アドレスには可変遅延回路Ｌ０，Ｌ１の遅延量に対応する制御データが格納されており、ＲＯＭＲにＲＯＭアドレス入力端子Ｐ０〜ＰＴからＲＯＭアドレスを指定するデータが入力され、ＲＯＭ出力端子１〜ｎ，ｎ＋１〜２ｎから遅延量制御入力データｃ
１
〜ｃ
ｎ
，ｕ
１
〜ｕ
ｎ
がそれぞれ可変遅延回路Ｌ０，Ｌ１に出力されてその遅延量が制御される
　（ここにおいて、「ＲＯＭＲ」がマッピング手段に相当することは、当業者にとって明らかである。）
　
ｂ．周知例４：特開平４−１１８５５６号公報
　「１個のユニットは第２図に示すように、選択回路１１、遅延回路１２、レベル調整回路１３、選択チャンネル記憶回路１４、
遅延時間記憶回路１５
　「今、第１図の構成の電子走査式超音波探傷装置で、第７図に示した焦点距離ｆ１の集束超音波ビームを走査する場合を考える。第６図の走査位置＃０で超音波ビームを送受する場合は、使用振動子は１番から５番で各振動子の送受信号には順にｔ１，１、ｔ１，２、ｔ１，３、ｔ１，４、ｔ１，５の遅延時間を与える。この走査位置＃０の時は、振動子１番から５番がユニット＃１からユニット＃５に順に対応しているので、ユニット＃１からユニット＃５の順に、各ユニットの遅延回路１２にｔ１，１、ｔ１，２、ｔ１，３、ｔ１，４、ｔ１，５の遅延時間を与えればよい。次に、走査位置＃１で超音波ビームを送受する場合は、使用振動子は２番から６番で各振動子の送受信号には順にｔ１，１、ｔ１，２、ｔ１，３、ｔ１，４、ｔ１，５の遅延時間を与える。この走査位置＃１の時は、振動子２番から６番がユニット＃２、＃３、＃４、＃５、＃１の順に対応しているので、ユニット＃１からユニット＃５の順に、各ユニットの遅延回路１２にｔ１，５、ｔ１，１、ｔ１，２、ｔ１，３、ｔ１，４の遅延時間を与えることになる。この各走査位置で使用する振動子Ｎｏと各ユニットの遅延回路１２に与える遅延時間の関係をまとめると第８図に示すようになる。・・・
次に、遅延時間記憶回路１５のメモリマップについて考える。第７図に示したように５個の振動子を用いる場合は各ユニットの遅延回路１２に与える遅延時間は１つの焦点距離について５通りである。また第８図に示すように走査位置に対する遅延時間の周期性を考慮すると、遅延時間記憶回路１５のメモリマップは第１０図に示すようになる。この遅延時間記憶回路１５のアドレスは、焦点距離ｆ
０
からｆ
４
の順に０から４の遅延コードを割当てると、［メモリアドレス］＝［遅延コード］×［開口チャンネル数］＋［走査位置番号を開口チャンネル数で割った余り］となる、このようなメモリマップとすると、遅延コードを固定して走査位置番号を変えた場合も、走査位置番号を固定して遅延コードを変えた場合も、前記の式で計算されるアドレスで全ユニットを共通にアクセスするだけで全ユニットの遅延回路１２の遅延時間を一度に設定することができる
　（ここにおいて、「遅延時間記憶回路１５」がマッピング手段に相当することは、当業者にとって明らかである。）
　
ｃ．周知例５：特開平１０−８３１８９号公報
　「【００８０】第２の実施の形態における駆動信号算出部１７の機能構成を図１５に示す。
【００８１】図５の第１の形態の構成と同一の箇所には同一の符号を付しており、詳細な説明を省略し、相違点を説明する。
図１５において、新たに、Ｅ／Ｇ回転数算出手段１０１、Ｅ／Ｇ回転数算出手段１０１によって算出したＥ／Ｇ回転数に従い、制御パラメータであるフィルタ特性更新刻みμ１（正常制御下でのフィルタ特性更新処理）、遅延時間ｔｄ（フェイルセーフ処理により伝達特性Ｇの変化に対応して設定）を記憶するためのマップ（ルックアップテーブルとも呼ばれ、回転数の異なる値に対応させて、上記制御パラメータの値をメモリ上に表形態にまとめたもの、図１８参照）１０２が加わる。そして、前置フィルタ４２の代わりに、遅延処理を簡略化した遅延処理手段を加える
　「【００８９】
Ｅ／Ｇ回転数に従い、図１８のマップから、フィルタ特性更新処理（図１６のステップＳ８７）に必要なパラメータであるフィルタ更新刻みμ、遅延時間ｔｄを設定する
　「【００９３】図１５の遅延処理手段１００の遅延処理をマイクロプロセッサにより実行するための処理手順を図２３に示す。
図２３において、基準信号（Ｅ／Ｇ回転センサ信号）を入力する毎に内部メモリ内のデータ配列Ｂに一時記憶する。なお、データ配列Ｂに格納できるデータ数には限界があるので、データ数が一定になると、新しいデータを一番古いデータに上書き記憶して、古いデータは消去する（ステップＳ１３０）。このようなデータ配列Ｂ中から遅延時間ｔｄに相当する位置のデータを取り出すことにより、換言すると、データ配列Ｂにデータを書き込むタイミングと、そのデータを読み出すタイミングを遅延時間ｔｄだけずらすことにより、遅延処理を簡単に行うことができる
　（ここにおいて、「Ｅ／Ｇ回転数に従い・・・遅延時間ｔｄ・・・を記憶するためのマップ」がマッピング手段に相当することは、当業者にとって明らかである。）
　
（４−２−２）したがって、上記周知技術を勘案すれば、引用発明において、補正発明の「データパターン検出手段」に相当する「デコード回路ＤＥＣ１６」を、「前記ｎビットのリードデータＲＤが入力され、前記遅延調整信号ＤＰＳＷを出力する排他的論理和回路ＥＸＯＲ５１を備える」構成に換えて、「ｎビットのリードデータＲＤ」に応じた遅延補償量を格納するテーブルであるマッピング手段を備え、「ｎビットのリードデータＲＤ」を当該マッピング手段に伝達してマッピング値を出力する構成とすることは、当業者が容易になし得たことである。
　
（４−２−３）さらに、半導体記憶装置において、ＣＡＳレイテンシー信号に応じて、動作のタイミングを変更することは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である以下の周知例６及び７にも記載されているように、当業者における周知技術である。
　
ａ．周知例６：特開２０００−２００４８１号公報
　「【００１７】図４は上記パイプカウンタ制御器２０２の詳細回路図である。
【００１８】
上記図４を参照すると、上記ライジング及びフォーリングエッジクロックｒｃｌｋ＃ｄｌｌ、ｆｃｌｋ＃ｄｌｌのいずれかを選択するためのＣＡＳレイテンシ信号ｃｌ２を入力される第１否定論理積ゲート３０１と、上記ＣＡＳレイテンシ信号ｃｌ２を反転させる第１インバータ３０２と、上記第１インバータの出力と上記フォーリングエッジクロック信号ｆｃｌｋ＃ｄｌｌを入力される第２否定論理積ゲート３０３と、
【００１９】
上記ＣＡＳレイテンシ信号ｃｌ２は上記ライジング及びフォーリングエッジクロック信号ｒｃｌｋ＃ｄｌｌ、ｆｃｌｋ＃ｄｌｌのいずれかを選択する信号であり、上記出力活性化信号ｏｕｔｅｎがハイに活性化されている区間で上記ライジング及びフォーリングエッジクロック信号ｒｃｌｋ＃ｄｌｌ、ｆｃｌｋ＃ｄｌｌのいずれかによって上記パイプカウンタ制御信号ｐｃｎｔｉｎｃが発生する
　
ｂ．周知例７：特開２００３−７０５６号公報
　「【００７６】図５に示したラッチ回路２２０は、クロック変換回路２１２と、このクロック変換回路２１２からの出力により制御されて、ラッチ回路２１０から与えられる信号を保持するためのデータ保持回路２１４とを備える。
【００７７】クロック変換回路２１２は、リピータ回路３０からのクロック信号ＣＬＫＱを一方入力に受け、イコライズ回路３００へ与えられるデータバスイコライズ信号ＲＤＥＴＧを他方入力に受けるＡＮＤ回路２１６と、クロック信号ＣＬＫＱと、ＡＮＤ回路２１６からの出力とを受けて、コマンド信号線ＣＢ２により伝達されるモード信号に応じて、いずれか一方をデータ保持回路２１４に与える切換回路２１８とを備える。
【００７８】
すなわち、切換回路２１８は、ＣＡＳレイテンシが２（または３）の動作モードの場合は、リピータ回路３０からのクロック信号ＣＬＫＱをそのままデータ保持回路２１４に伝達する
【００７９】
これに対して、切換回路２１８は、ＣＡＳレイテンシが１に設定されている場合は、ＡＮＤ回路２１６からの出力をデータ保持回路２１４に与える
　
（４−２−４）したがって、上記周知技術を勘案すれば、引用発明において、補正発明の「データパターン検出手段」に相当する「デコード回路ＤＥＣ１６」を、「ｎビットのリードデータＲＤ」に応じた遅延補償量を格納するテーブルであるマッピング手段を備え、「ｎビットのリードデータＲＤ」を当該マッピング手段に伝達してマッピング値を出力する構成とするに当たり、さらに、ＣＡＳレイテンシー信号に応じて出力するタイミングを変更すること、すなわち、補正発明のように、「前記データパターン検出手段が、　前記データパターンに応じた遅延補償量を格納するマッピング手段と、　前記データラインに出力されるデータを前記マッピング手段に伝達し、ＣＡＳレイテンシー信号に応じて前記マッピング手段のマッピング値を出力するインターフェイス手段とを備える」構成とすることは、当業者が容易になし得たことである。
　よって、相違点２も当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−３）相違点についての判断のまとめ
　以上検討したとおり、補正発明と引用発明との相違点は、いずれも当業者が容易になし得た範囲に含まれる程度のものであるから、補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、補正発明は、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
（５）独立特許要件についてのまとめ
　本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しないものである。
　
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
　平成２１年８月１７日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項１〜１２に係る発明は、平成２１年１月１５日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜１２に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．における「（補正前）」の「【請求項１】」の箇所に記載したとおりのものである。
　一方、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００２−１０９８８８号公報（「引用例」）には、上記第２．４．（２）に記載したとおりの事項、及び発明（引用発明）が記載されているものと認められる。
　そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第２．４．において検討したとおり、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明に基づいて当業者が容易に発明をすることができたものである。
　
　したがって、本願発明は特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。