【手続補正書】
【提出日】平成22年12月9日(2010.12.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
不揮発性メモリであって、
ＮＡＮＤストリングの形に構成されたメモリセルアレイを備え、
各メモリセルはソースおよびドレインと、電荷蓄積素子と、コントロールゲートとを有する電荷蓄積トランジスタであり、
各ＮＡＮＤストリングはソース端とドレイン端とを有し、かつ一連の電荷蓄積トランジスタによって形成され、一連の電荷蓄積トランジスタは１セルのドレインによって隣接する電荷蓄積トランジスタのソースへデイジーチェーン接続され、ソース選択トランジスタによりソース端へ切り替え可能であり、かつドレイン選択トランジスタによりドレイン端へ切り替え可能であり、
各ＮＡＮＤストリングは第１のグループと第２のグループのメモリセルからなり、第２のグループのメモリセルはソース選択トランジスタかドレイン選択トランジスタに隣接し、第１のグループのメモリセルはＮＡＮＤストリングにおいて第２のグループの補集合であり、
第１の所定ビット数のデータを、第１のグループの各メモリセルに蓄積する手段と、
第１の所定数に満たない第２の所定ビット数のデータを第２のグループの各メモリセルに蓄積する手段と、
も備える不揮発性メモリ。
【請求項２】
請求項１記載の不揮発性メモリにおいて、
前記蓄積する手段は、ＮＡＮＤストリングの該当ページの中で共通のワード線を持つ１ページのメモリセルを並行してプログラムすることによる不揮発性メモリ。
【請求項３】
請求項２記載の不揮発性メモリにおいて、
メモリセルページは、最初にそれぞれの電荷蓄積素子から電荷を取り除くことによって消去される不揮発性メモリ。
【請求項４】
請求項１記載の不揮発性メモリにおいて、
第１の所定ビット数のデータは、２ビットデータである不揮発性メモリ。
【請求項５】
請求項４記載の不揮発性メモリにおいて、
２ビットデータは論理第１ビットと論理第２ビットとからなり、
第２のグループは２つのメモリセルを含み、一方のメモリセルは論理第１ビットを蓄積し、他方のメモリセルは論理第２ビットを蓄積する不揮発性メモリ。
【請求項６】
請求項４または５のいずれか記載の不揮発性メモリにおいて、
第２のグループは、２ビットデータの論理ビットのうちの１論理ビットを各々蓄積する２つのメモリセルを含む不揮発性メモリ。
【請求項７】
請求項１記載の不揮発性メモリにおいて、
第１の所定ビット数のデータは、３ビットデータである不揮発性メモリ。
【請求項８】
請求項７記載の不揮発性メモリにおいて、
３ビットデータは論理第１ビットと、論理第２ビットと、論理第３ビットとからなり、
第２のグループは２つのメモリセルを含み、一方のメモリセルは論理第１ビットを蓄積し、他方のメモリセルは論理第２ビットおよび論理第３ビットを蓄積する不揮発性メモリ。
【請求項９】
請求項７または８のいずれか記載の不揮発性メモリにおいて、
第２のグループは、３ビットデータの論理ビットのうちの１または２論理ビットを各々蓄積する２つのメモリセルを含む不揮発性メモリ。
【請求項１０】
不揮発性メモリであって、
ＮＡＮＤストリングの形に構成されたメモリセルアレイを備え、
各メモリセルはソースおよびドレインと、電荷蓄積素子と、コントロールゲートとを有する電荷蓄積トランジスタであり、
各ＮＡＮＤストリングはソース端とドレイン端とを有し、かつ一連の電荷蓄積トランジスタによって形成され、一連の電荷蓄積トランジスタは１セルのドレインによって隣接する電荷蓄積トランジスタのソースへデイジーチェーン接続され、ソース選択トランジスタによりソース端へ切り替え可能であり、かつドレイン選択トランジスタによりドレイン端へ切り替え可能であり、
各ＮＡＮＤストリングは第１のグループと第２のグループのメモリセルからなり、第２のグループのメモリセルはソース選択トランジスタかドレイン選択トランジスタに隣接し、第１のグループのメモリセルはＮＡＮＤストリングにおいて第２のグループの補集合であり、
第１のグループのメモリセルは、第１の所定数のメモリ状態のいずれか１つまでプログラムできるように構成され、
第２のグループのメモリセルは、第２の所定数のメモリ状態のいずれか１つまでプログラムできるように構成され、第２の所定数は第１の所定数に満たない不揮発性メモリ。
【請求項１１】
請求項１０記載の不揮発性メモリにおいて、
ＮＡＮＤストリングの該当ページの中で共通のワード線を持つ１ページのメモリセルは、１単位としてプログラムされ、かつ読み出される不揮発性メモリ。
【請求項１２】
請求項１１記載の不揮発性メモリにおいて、
メモリセルページは、最初にそれぞれの電荷蓄積素子から電荷を取り除くことによって消去される不揮発性メモリ。
【請求項１３】
請求項１０記載の不揮発性メモリにおいて、
第１の所定ビット数のデータは、２ビットデータである不揮発性メモリ。
【請求項１４】
請求項１３記載の不揮発性メモリにおいて、
２ビットデータは論理第１ビットと論理第２ビットとからなり、
第２のグループは２つのメモリセルを含み、一方のメモリセルは論理第１ビットを蓄積し、他方のメモリセルは論理第２ビットを蓄積する不揮発性メモリ。
【請求項１５】
請求項１３または１４のいずれか記載の不揮発性メモリにおいて、
第２のグループは、２ビットデータの論理ビットのうちの１論理ビットを各々蓄積する２つのメモリセルを含む不揮発性メモリ。
【請求項１６】
請求項１２記載の不揮発性メモリにおいて、
第１の所定ビット数のデータは、３ビットデータである不揮発性メモリ。
【請求項１７】
請求項１６記載の不揮発性メモリにおいて、
３ビットデータは論理第１ビットと、論理第２ビットと、論理第３ビットとからなり、
第２のグループは２つのメモリセルを含み、一方のメモリセルは論理第１ビットを蓄積し、他方のメモリセルは論理第２ビットおよび論理第３ビットを蓄積する不揮発性メモリ。
【請求項１８】
請求項１６または１７のいずれか記載の不揮発性メモリにおいて、
第２のグループは、３ビットデータの論理ビットのうちの１または２論理ビットを各々蓄積する２つのメモリセルを含む不揮発性メモリ。
【請求項１９】
ＮＡＮＤストリングの形に構成されたメモリセルアレイを有し、各メモリセルはソースおよびドレインと、電荷蓄積素子と、コントロールゲートとを有する電荷蓄積トランジスタであり、各ＮＡＮＤストリングはソース端とドレイン端とを有し、かつ一連の電荷蓄積トランジスタによって形成され、一連の電荷蓄積トランジスタは１セルのドレインによって隣接する電荷蓄積トランジスタのソースへデイジーチェーン接続され、ソース選択トランジスタによりソース端へ切り替え可能であり、かつドレイン選択トランジスタによりドレイン端へ切り替え可能である不揮発性メモリにデータを蓄積する方法であって、
各ＮＡＮＤストリングのメモリセルを、ソース選択トランジスタかドレイン選択トランジスタに隣接するメモリセルからなる第２のグループと、第２のグループの補集合にあたるメモリセルからなる第１のグループとに区別するステップと、
第１の所定ビット数のデータを第１のグループの各メモリセルに蓄積するステップと、
第１の所定数に満たない第２の所定ビット数のデータを第２のグループの各メモリセルに蓄積するステップと、
を含む方法。
【請求項２０】
請求項１９記載の方法において、
前記蓄積するステップは、ＮＡＮＤストリングの該当ページの中で共通のワード線を持つ１ページのメモリセルを並行してプログラムすることによる方法。
【請求項２１】
請求項２０記載の方法において、
メモリセルページは、最初にそれぞれの電荷蓄積素子から電荷を取り除くことによって消去される方法。
【請求項２２】
請求項１９記載の方法において、
第１の所定ビット数のデータは、２ビットデータである方法。
【請求項２３】
請求項２２記載の方法において、
２ビットデータは論理第１ビットと論理第２ビットとからなり、
第２のグループは２つのメモリセルを含み、一方のメモリセルは論理第１ビットを蓄積し、他方のメモリセルは論理第２ビットを蓄積する方法。
【請求項２４】
請求項２２または２３のいずれか記載の方法において、
第２のグループは、２ビットデータの論理ビットのうちの１論理ビットを各々蓄積する２つのメモリセルを含む方法。
【請求項２５】
請求項１９記載の方法において、
第１の所定ビット数のデータは、３ビットデータである方法。
【請求項２６】
請求項２５記載の方法において、
３ビットデータは論理第１ビットと、論理第２ビットと、論理第３ビットとからなり、
第２のグループは２つのメモリセルを含み、一方のメモリセルは論理第１ビットを蓄積し、他方のメモリセルは論理第２ビットおよび論理第３ビットを蓄積する方法。
【請求項２７】
請求項２５または２６のいずれか記載の方法において、
第２のグループは、３ビットデータの論理ビットのうちの１または２論理ビットを各々蓄積する２つのメモリセルを含む方法。
【請求項２８】
ＮＡＮＤストリングの形に構成されたメモリセルアレイを有し、各メモリセルはソースおよびドレインと、電荷蓄積素子と、コントロールゲートとを有する電荷蓄積トランジスタであり、各ＮＡＮＤストリングはソース端とドレイン端とを有し、かつ一連の電荷蓄積トランジスタによって形成され、一連の電荷蓄積トランジスタは１セルのドレインによって隣接する電荷蓄積トランジスタのソースへデイジーチェーン接続され、ソース選択トランジスタによりソース端へ切り替え可能であり、かつドレイン選択トランジスタによりドレイン端へ切り替え可能である不揮発性メモリにデータを蓄積する方法であって、
各ＮＡＮＤストリングのメモリセルを、ソース選択トランジスタかドレイン選択トランジスタに隣接するメモリセルからなる第２のグループと、第２のグループの補集合にあたるメモリセルからなる第１のグループとに区別するステップと、
第１の所定ビット数のデータを蓄積するように第１のグループの各メモリセルを構成するステップと、
第１の所定数に満たない第２の所定ビット数のデータを蓄積するように第２のグループの各メモリセルを構成するステップと、
を含む方法。
【請求項２９】
請求項２８記載の方法において、
前記蓄積するステップは、ＮＡＮＤストリングの該当ページの中で共通のワード線を持つ１ページのメモリセルを並行してプログラムすることによる方法。
【請求項３０】
請求項２９記載の方法において、
メモリセルページは、最初にそれぞれの電荷蓄積素子から電荷を取り除くことによって消去される方法。
【請求項３１】
請求項２８記載の方法において、
第１の所定ビット数のデータは、２ビットデータである方法。
【請求項３２】
請求項３１記載の方法において、
２ビットデータは論理第１ビットと論理第２ビットとからなり、
第２のグループは２つのメモリセルを含み、一方のメモリセルは論理第１ビットを蓄積し、他方のメモリセルは論理第２ビットを蓄積する方法。
【請求項３３】
請求項３１または３２のいずれか記載の方法において、
第２のグループは、２ビットデータの論理ビットのうちの１論理ビットを各々蓄積する２つのメモリセルを含む方法。
【請求項３４】
請求項２８記載の方法において、
第１の所定ビット数のデータは、３ビットデータである方法。
【請求項３５】
請求項３４記載の方法において、
３ビットデータは論理第１ビットと、論理第２ビットと、論理第３ビットとからなり、
第２のグループは２つのメモリセルを含み、一方のメモリセルは論理第１ビットを蓄積し、他方のメモリセルは論理第２ビットおよび論理第３ビットを蓄積する方法。
【請求項３６】
請求項３４または３５のいずれか記載の方法において、
第２のグループは、３ビットデータの論理ビットのうちの１または２論理ビットを各々蓄積する２つのメモリセルを含む方法。