(57)【特許請求の範囲】
【請求項１】
第１の通信装置における一時的なパワーダウン／パワーアップシーケンスの前に第２の通信装置と通信している前記第１の通信装置のタイミング再生ループと関連するループフィルタを備えるタイミング再生回路を備え、
前記ループフィルタが、
（ｉ）前記第１の通信装置における前記一時的なパワーダウン／パワーアップシーケンス後に前記タイミング再生ループの少なくとも一部を一時的に無効にするように、及び
（ｉｉ）前記タイミング再生ループの一部が一時的に無効にされている間、前記タイミング再生ループの周波数再生部に、前記第１の通信装置が前記第２の通信装置との通信を再開することができる所与のサンプリング位相を決定するために一連の可能性のあるサンプリング位相によりプログレッションを開始するための信号を導入するように構成された装置。
【請求項２】
請求項１に記載の装置であって、前記ループフィルタがさらに、前記所与のサンプリング位相を決定すると、前記タイミング再生ループの前記無効にされた部分を再び有効にするように構成された装置。
【請求項３】
請求項１に記載の装置であって、前記所与のサンプリング位相が、前記所与のサンプリング位相を決定することに近いことを示す測定基準によって決定される装置。
【請求項４】
請求項１に記載の装置であって、前記一連の可能性のあるサンプリング位相による前記プログレッションを開始するための前記信号が所与の周波数オフセット値を有する装置。
【請求項５】
請求項１に記載の装置であって、前記ループフィルタが、
第１のブランチ、及び
第２のブランチ
を備え、前記第１のブランチの一部及び前記第２のブランチの一部のうちの少なくとも１つが無効にされ、前記所与のサンプリング位相が決定されるまで、前記一連の可能性のあるサンプリング位相により前記プログレッションを開始する前記信号を導入できるようにする装置。
【請求項６】
請求項１に記載のタイミング再生回路を備えた集積回路。
【請求項７】
第１の通信装置における一時的なパワーダウン／パワーアップシーケンスの前に第２の通信装置と通信している前記第１の通信装置における前記一時的なパワーダウン／パワーアップシーケンス後にタイミング再生ループの少なくとも一部を一時的に無効にするステップ、及び
前記タイミング再生ループの一部が一時的に無効にされている間、前記タイミング再生ループの周波数再生部に、前記第１の通信装置が前記第２の通信装置との通信を再開することができる所与のサンプリング位相を決定するために、一連の可能性のあるサンプリング位相によりプログレッションを開始するための信号を導入するステップ
を備える方法。
【請求項８】
請求項７に記載の方法であって、前記所与のサンプリング位相を決定すると、前記タイミング再生ループの前記無効にされた部分を再び有効にするステップをさらに備える方法。
【請求項９】
請求項７に記載の方法であって、前記一時的なパワーダウン／パワーアップシーケンスがＥｎｅｒｇｙ−Ｅｆｆｉｃｉｅｎｔ Ｅｔｈｅｒｎｅｔ標準に従っている方法。
【請求項１０】
パワーダウン／パワーアップシーケンス後に受信機において最適なサンプリング位相を再生する方法であって、
前記受信機のタイミング再生ループのサンプリング位相再生部を無効にするステップ、
前記タイミング再生ループが一連の可能性のあるサンプリング位相により進行するように前記タイミング再生ループの周波数再生部に周波数オフセットを導入するステップ、
前記一連の可能性のあるサンプリング位相によりプログレッションが進むと、前記タイミング再生ループが前記最適なサンプリング位相にいかに近いかを判断するための測定基準を使用するステップ、及び
前記タイミング再生ループは前記最適なサンプリング位相に適切に近いと判断されると、前記周波数オフセットを解除して前記タイミング再生ループの前記サンプリング位相再生部を再び有効にするステップ
を備える方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデータ通信ネットワークに関し、より詳細には、通信ネットワークにおいてトランシーバ間で通信を継続するためにサンプリング位相を再生するための技術に関する。
【背景技術】
【０００２】
複数のトランシーバを含む通信ネットワークにおいて、第２のトランシーバとの同期通信リンクを有する第１のトランシーバについては、この２つのトランシーバ間で重大な周波数ドリフトが発生する前にパワーダウンし、その後再びパワーアップすることが必要であり、又は少なくとも望ましい可能性がある。データ伝送が再開できる前に、第１のトランシーバにおいて最適なサンプリング位相が再生されなければならない。周知のように、「サンプリング位相」を再生する目的は、（正確なレートでサンプルを取ることができるように、シンボル期間を推定することを含む「サンプリング周波数」を再生することに比べると）、サンプルを取るデータシンボル内の正確な時間を決定することができるようにすることである。サンプリング位相とサンプリング周波数を共に再生する（ロックする）受信機のプロセスは累積的に「タイミング再生」と呼ばれる。
【０００３】
このパワーダウン／パワーアップのシナリオの一例は、米国電気電子技術者協会（ＩＥＥＥ）、即ちＩＥＥＥ  Ｐ８０２．３ａｚのＥｎｅｒｇｙ−Ｅｆｆｉｃｉｅｎｔ  Ｅｔｈｅｒｎｅｔ（エネルギー効率の良いイーサネット）研究グループによって提案されたＥｎｅｒｇｙ−Ｅｆｆｉｃｉｅｎｔ  Ｅｔｈｅｒｎｅｔのための現在の方式において発生する可能性がある。ＩＥＥＥ方式の主な目的は、イーサネットの接続をよりエネルギー（電力）効率の良いものにするための規格を開発することである。このような方式は、サーバ、パーソナルコンピュータ、及びラップトップ、並びにスイッチ、ルータ、及び他のネットワーク機器におけるエネルギー消費の削減に役立つ可能性がある。ＩＥＥＥ方式では、アクティブなイーサネットリンクの両端におけるメディアアクセスコントローラ（ＭＡＣ）に送信するデータがないとき、一方又は両方のトランシーバは電力を節約するためにパワーダウンされることが可能であると提案されている。トランシーバはその後、送信されるべきデータが届いた場合には、リンクが失われないように急速に覚醒（ウェイク）しなければならない。
【発明の概要】
【課題を解決するための手段】
【０００４】
本発明の原理はサンプリング位相を再生するための技術を提供する。詳細には、こうした技術により、パワーダウン／パワーアップのシーケンス後に、通信ネットワークにおけるトランシーバ間の通信の継続が可能になる。本発明の技術は、特に上述のＩＥＥＥ  Ｅｎｅｒｇｙ−Ｅｆｆｉｃｉｅｎｔ  Ｅｔｈｅｒｎｅｔ方式に好適であるが、これらに限定されるものではない。
【０００５】
本発明の一態様では、装置が、第１の通信装置のタイミング再生ループと関連するループフィルタを備えているタイミング再生回路を備える。第１の通信装置は、第１の通信装置における一時的なパワーダウン／パワーアップシーケンスの前に第２の通信装置と通信する。ループフィルタは（ｉ）第１の通信装置における一時的なパワーダウン／パワーアップシーケンス後にタイミング再生ループの少なくとも一部を一時的に無効にするように、及び（ｉｉ）第１の通信装置が第２の通信装置との通信を再開することができる所与のサンプリング位相を決定するために、一連の可能性のあるサンプリング位相によりプログレッションを開始するように構成されている。
【０００６】
本発明の別の態様では、パワーダウン／パワーアップシーケンス後に受信機において最適なサンプリング位相を再生する方法が次の諸ステップを備える。受信機のタイミング再生ループのサンプリング位相再生部が無効にされる。タイミング再生ループが一連の可能性のあるサンプリング位相により進行するように、タイミング再生ループの周波数再生部に周波数オフセットが導入される。一連の可能性のあるサンプリング位相によりプログレッションが進むと、タイミング再生ループが最適なサンプリング位相にいかに近いかを判断するための測定基準が使用される。タイミング再生ループが最適なサンプリング位相に適切に近いと判断されると、周波数オフセットが解除され、タイミング再生ループの位相再生部が再び有効にされる。
【０００７】
有利なことに、ＩＥＥＥのＥｎｅｒｇｙ−Ｅｆｆｉｃｉｅｎｔ  Ｅｔｈｅｒｎｅｔのシナリオでは、最適サンプリング位相は、受信機と送信機の間の通信リンクを損なうことなく速やかに再生される。
【０００８】
本発明のこれらの及びその他の目的、特徴、並びに利点は、添付の図面と併せて読まれる本発明の次の例示的実施形態の詳細な説明から明らかになるであろう。
【図面の簡単な説明】
【０００９】
【図１】本発明の例示的実施形態による通信システムのブロック図である。
【図２】図１のシステムの受信機のより詳細な図である。
【図３】本発明の例示的実施形態によるタイミング再生ループを示す図である。
【図４】本発明の例示的実施形態によるループフィルタを示す図である。
【図５】本発明の例示的実施形態によるサンプリング位相再生時間のグラフ上の比較を示す図である。
【発明を実施するための形態】
【００１０】
本発明について、本明細書では例示的な通信システム、受信機、及び受信機の構成要素と関連して説明する。しかしながら、本発明はより一般的に、他のタイプの通信システム及び受信機に適用可能であり、他の受信機の構成要素の配列を使用して実施されることが可能であることを理解されたい。例えば、本明細書に開示する技術は、通信ネットワークにおいてトランシーバ間で通信を継続するためにサンプリング位相を速やかに再生することが望ましい１つ以上のリンクを備えるいかなる通信システムで使用するためにも直接的に適合されることが可能である。
【００１１】
「最適なサンプリング位相」という語句が本明細書で使用される場合があるが、この語句は、「実質的に最適なサンプリング位相」、「準最適なサンプリング位相」、又はより一般的に、（こうしたサンプリング位相が決定される）第１の通信装置が第２の通信装置との通信を再開することができる所与のサンプリング位相を含むものとすることを理解されたい。即ち、パワーダウン／パワーアップシーケンス後にこの２つの装置間の通信を継続できるようにする、決定されたサンプリング位相は、準最適又は実質的に最適であるが、こうしたサンプリング位相は、それでも通信を再開するために適しているという場合がある。
【００１２】
図１に、一実施形態により本発明が実装された通信システム１００の一部を示す。システム１００は第１のノード１０２及び第２のノード１０４を備える。この２つのノードは、本明細書では「リンク」とも呼ばれる双方向データチャネル伝送媒体１０５によって接続されている。第１のノード１０２は第２のノード１０４の受信機１０４Ｒと通信するように構成された送信機１０２Ｔを備え、さらに第２のノード１０４の送信機１０４Ｔと通信するように構成された受信機１０２Ｒを備える。
【００１３】
ノード１０２及び１０４は、周知の通信標準によりリンク１０５を通じて通信するように構成されることが可能である。例示の実施形態で使用されることが可能である１つのこのような標準はＩＥＥＥ  ８０２．３の下で定義された標準のイーサネットファミリであり、その開示は参照により本明細書に組み込まれる。例えば、イーサネット標準は、より一般的に「ギガビットイーサネット」とも呼ばれる１０００ＢＡＳＥ−Ｔイーサネット標準であることが可能である。別の例によれば、イーサネット標準は１０ＧＢＡＳＥ−Ｔイーサネット標準であることが可能である。
【００１４】
しかしながら、本発明は、例えば、単に例として、ＩｎｆｉｎｉＢａｎｄ、ＩＥＥＥ１３９４、ＰＣＩ−Ｅｘｐｒｅｓｓ、Ｓｅｒｉａｌ  Ａｔｔａｃｈｅｄ  ＳＣＳＩ（ＳＡＳ）、Ｓｅｒｉａｌ  Ａｄｖａｎｃｅｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｔｔａｃｈｍｅｎｔ（ＳＡＴＡ）、ＳＯＮＥＴ／ＳＤＨ、又は米国規格協会（ＡＮＳＩ）の標準によって指定されたＦｉｂｒｅ  Ｃｈａｎｎｅｌなどの標準により構成されたリンクを含む、他のタイプのリンクを含む通信システムにおいて実施されることが可能であることを理解されたい。
【００１５】
ノード１０２又は１０４の所与の１つは本発明の例示的実施形態ではバックプレーンとして動作するように構成されることが可能である。このようなバックプレーンは、例えば複数のスイッチ、特定用途向け集積回路（ＡＳＩＣ）、ハードディスクドライブ（ＨＤＤ）、又は他のシステム要素を相互に接続するために使用されることが可能である。当然ながら、本発明の原理はこのような動作環境又は用途に限定されないことを理解されたい。
【００１６】
ノード１０２、１０４は、本明細書ではより一般的に通信装置と呼ばれるものの例とみなされることが可能である。このような通信装置は、例としては、シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）装置を含むことができる。しかしながら、マルチレベル変調が使用されて、シンボルあたり数ビットが（効率的にはパラレルで）送信され、また一般にこのような４つのケーブルペアがあるギガビットイーサネットの用途では、ギガビット受信機はＳＥＲＤＥＳよりもさらに複雑である可能性がある。即ち、ギガビット受信機は、一般に等化、クロストーク、及びエコー消去、並びに前方誤り訂正（ＦＥＣ）復号を含んでよい。それでもなお、本発明の原理はこのような特定の通信装置で使用されることに限定されないことを理解されたい。また、「通信装置」という語句は本明細書で例示的に説明する通信装置の例に限定されない。
【００１７】
所与のノードは、ルータ、スイッチ、コンピュータ、サーバなど、他のタイプの通信装置を備える、又はその一部であることが可能である。このような通信装置の従来の態様は周知であるので本明細書では詳細に説明しない。
【００１８】
図１では、わずか２つのノードが示されているが、本発明の他の実施形態は、所望の構成においてより多くのノードを含むことがある。
【００１９】
また、図１に示されたタイプの全二重の配列は本発明の要件ではない。他の実施形態では、例えば送信機１０４Ｔはノード１０２以外のノードの中の受信機と通信することができ、又は送信機１０２Ｔはノード１０４以外のノードの中の受信機と通信することができる。
【００２０】
以下にさらに詳細に説明するように、図１の実施形態における受信機１０２Ｒ及び１０４Ｒは、本発明の原理により、トランシーバ間（例えば、送信機と所与の受信機の間）で通信を継続するように、サンプリング位相を速やかに再生する際に使用される高速再生ループフィルタを備えたタイミング再生回路を組み込むように構成されている。
【００２１】
図２に、本実施形態における受信機１０２Ｒ及び１０４Ｒの所与の１つのさらに詳細な図を示す。このような各受信機はタイミング再生回路２００を備えており、このタイミング再生回路２００は入力データストリームを受信して、受信機の追加受信機回路２０２に、例えば入力シンボルをサンプリングするための正確なサンプリング周波数、さらに受信機の中の信号対雑音比（ＳＮＲ）を最大にする最適なサンプリング位相など、正確なタイミング情報を提供する。追加受信機回路２０２は、一例としてであって限定ではないが、信号処理回路、等化回路、スクランブラ回路、スライサ回路、スイッチング回路、クロストーク及びエコー消去回路、前方誤り訂正回路、又は通信システムの受信機において一般に見られる他のタイプの従来の回路を含むことができる。このような従来の回路については当業者にはよく理解されているので本明細書では詳細に説明しない。
【００２２】
また受信機１０２Ｒ又は１０４Ｒにはメモリ２０６に結合されたプロセッサ２０４が含まれる。プロセッサ２０４は、タイミング再生回路２００、並びに追加受信機回路２０２に結合される。メモリ２０６は、上述の高速再生ループフィルタの１つ以上のパラメータ、並びに他のタイミング再生パラメータ及び制御情報を格納するように構成されることが可能である。タイミング再生回路２００のこのようなループフィルタ及び他の部分（並びに追加受信機回路２０２の部分の一部又は全部）は、少なくとも部分的に、プロセッサの制御下で操作されることが可能である。従ってメモリ２０６は、受信機によって行われるタイミング再生プロセスの少なくとも一部を実行するためにプロセッサによって実行されるプログラムコードを格納することができる。メモリは、本明細書でより一般的にコンピュータ可読記憶媒体、又はコンピュータプログラムコードを組み込まれた他のタイプのコンピュータプログラム製品と呼ばれるものの一例であり、例えばＲＡＭ若しくはＲＯＭのような電子メモリ、磁気メモリ、光メモリ、又は他のタイプの格納装置をいかなる組合せでも含むことがある。プロセッサ２０４は、マイクロプロセッサ、ＣＰＵ、ＡＳＩＣ、ＦＰＧＡ、又は他のタイプの処理装置、並びにこのような装置の一部若しくは組合せを含むことができる。他の実施形態では、タイミング再生回路の少なくとも一部は、プロセッサ内に実装されることが可能である。或いは、プロセッサは、タイミング再生回路の少なくとも一部を実装することができる。従って、本発明によるタイミング再生技術は、ハードウェア、ソフトウェア、及びファームウェアの様々な組合せを用いて実装可能であることは明らかなはずである。
【００２３】
次にタイミング再生回路２００の動作について、図３から５を参照してさらに詳細に説明する。
【００２４】
図３は、図２に示した受信機（１０２Ｒ及び１０４Ｒ）の中の全体的なタイミング再生回路２００の一部であるタイミング再生ループ３００を示す。即ち、タイミング再生回路２００はタイミング再生プロセスの他の知られている部分を実行するための他の回路を含むことができるが、タイミング再生プロセスのこうした他の知られている部分は本発明の焦点ではないので本明細書では詳細に説明しない。
【００２５】
デジタル受信機（１０２Ｒ及び１０４Ｒ）は通信チャネルからアナログデータを受信し、入力アナログシンボルをサンプリングする正確なサンプリング周波数、また受信機においてＳＮＲを最大にするための最適なサンプリング位相を再生するためにタイミング再生を行う。タイミング再生ループ３００はこのようなタイミング再生を行うための１つの例示的実施形態を示している。
【００２６】
図のように、タイミング再生ループ３００は、タイミングエラー検出器３０２、ループフィルタ３０４、及び数値制御発振器３０６を備える。こうした構成要素はタイミング再生動作を実行するためにフィードバック構成に接続されている。このようなタイミング再生動作は一般に次のように進行する。タイミングエラー検出器３０２が、受信されたデータストリームのサンプルを取る。即ち、タイミングエラー検出器３０２の中にサンプラーがあると仮定する。タイミングエラー検出器３０２はこうしたサンプルからタイミングエラー信号を作り出し、これがループフィルタ３０４に提供される。これに応えてループフィルタ３０４は、タイミングエラー検出器３０２に戻ってサンプラーを制御するサンプリング制御信号を提供するために、数値制御発振器３０６を調整する信号を生成し、出力する。
【００２７】
電力を節約するために、Ｅｎｅｒｇｙ−Ｅｆｆｉｃｉｅｎｔ  Ｅｔｈｅｒｎｅｔ  Ｐ８０２．３ａｚ標準（この開示は、参照により本明細書に組み込まれる）では、チャネルリンク上に送信されるデータがないとき、受信機が一時的にパワーダウンすることができることが提案されてきた。送信される新しいデータが、対応する送信機に届くと、受信機は速やかにパワーアップされ、送信機との通信を継続するために好適な状態に置かれなければならない。一時的なパワーダウンの継続時間は、ローカル受信機とリモート局（例えば送信機）の間で大幅な周波数ドリフトが起こるべきでないようなものである（即ちサンプリング周波数のロックの損失がない）。しかしながら、一般に最適なサンプリング位相は失われる。従って、解決されるべき主な問題は受信機が最適なサンプリング位相を速やかに再生することである。
【００２８】
上述のＥｎｅｒｇｙ−Ｅｆｆｉｃｉｅｎｔ  Ｅｔｈｅｒｎｅｔ  Ｐ８０２．３ａｚシナリオでは、パワーダウンが約２０ミリ秒続き得ることがわかっている。位相は、リモート送信機の位相ドリフトにより（主として基準水晶発振器に蓄積された位相ジッタにより）約±１．４ナノ秒、受信機の水晶位相ドリフトにより同様の量、即ちトータルで約±２．８ナノ秒だけ、８ナノ秒などのシンボル期間からずれる可能性がある。ＩＥＥＥ標準によれば、１０００ＢＡＳＥ−Ｔモードでは、受信機は４．６１６マイクロ秒でタイミングを再生しなければならない。周波数ドリフトは非常に遅いプロセスである。２０ミリ秒の期間を過ぎると、周波数はわずか１パーツパーミリオン（ｐｐｍ）だけ変化する可能性がある。これは必ずしも１０００ＢＡＳＥ−Ｔ、１０ＧＢＡＳＥ−Ｔに特定されるわけではないが、２０ミリ秒の期間を過ぎた最大は０．００３４ｐｐｍであることがわかる。
【００２９】
受信機は（例えば、Ｅｎｅｒｇｙ−Ｅｆｆｉｃｉｅｎｔ  Ｅｔｈｅｒｎｅｔ  Ｐ８０２．３ａｚ標準による一時的なパワーダウン／パワーアップシーケンス後に）再びパワーアップされ、データストリームが（対応する送信機から）受信されると仮定すると、本発明の例示の原理は、受信機の中のタイミング再生ループを一時的に無効にすること、及び最適なサンプリング位相の近似、即ちこのプロセスが最適なサンプリング位相を実現することにいかに近いかを示す測定基準が維持される間、一連のサンプリング位相（好ましくはすべての可能性のあるサンプリング位相）を間断なくテストすることによって、この主な問題に対処する。サンプリング位相は、一般に個々のステップにおいて単に調整されることが可能であることを理解されたい。一般に、利用できる個々の位相の数は２の累乗、例えば６４、１２８、又は２５６位相である。従って、１つの例示的実施形態では、一連の可能性のあるサンプリング位相は１２８の個々の位相からなる。ゆえに、意図的な周波数オフセットを与えられると、本発明の原理は、最適なサンプリング位相が決定されるまで、この一連の可能性のあるサンプリング位相によるプログレッションの開始を行う。
【００３０】
受信信号の最適なサンプリング位相を速やかに再生するためのこの例示的実施形態では、サンプリング周波数のロックがすでに達成されて、維持されていると仮定する。例示の実施形態はタイミング再生のためのループフィルタとしてＰＩ（比例積分）コントローラを使用するが、サンプリング位相再生部を無効にし、意図的に周波数再生部に固定周波数オフセットを導入する。これは、サンプリング位相が、例えば可能性のあるすべてのサンプリング位相など、一連の可能性のあるサンプリング位相により速やかに進行することを開始させる影響を有する。このプログレッションが進むと、受信機の中のスクランブラをロックし、プロセスが最適なサンプリング位相（これは一連の可能性のあるサンプリング位相の中のサンプリング位相の１つとなる）にいかに近いかの測定基準としてロックの特性を使用する試みが行われる。プロセスが最適な位相を実現したと判断されるとき、意図的な周波数オフセットが解除され、通常のタイミング再生が再び有効になる。別の実施形態では、プロセスが最適位相に適切に近いと判断されるとき、意図的な周波数オフセットが解除され、ＰＩコントローラの位相再生部が再び有効になり、残留位相エラーを突き止める。
【００３１】
タイミング再生ループの中で意図的な周波数オフセットを使用する本発明の手法がない、従来のタイミング再生ループは、再生のための許容時間が非常に短いとすると、その他の欠陥の中でも特に、許容時間の中で位相エラーを突き止めることができない可能性があるということがわかる。さらに、そのレスポンスの速度を上げようとしてループパラメータを変更すると、結果として過度に雑音のある信号をもたらす可能性がある。
【００３２】
本発明の原理は、最適なサンプリング位相を速やかに再生することができるタイミング再生ループの改善されたループフィルタを提供することによってこの問題を解決する。こうした本発明のループフィルタが図４に示される。
【００３３】
以下に説明する回路の構成要素は、１つ以上の入力端末、１つ以上の出力端末、及び１つ以上の制御端末若しくは有効化端末を有することが可能であることに留意されたい。このような端末は図４に示すように接続されることが可能であるが、本発明の原理はこの特定の構成要素の接続構成に限定されない。各端末の特定の名前は周知であり、また、図４の回路図及び以下の信号フローの説明を前提として当業者はその構成を理解するので、説明を明瞭にするために以下ではこれらについて必ずしも言及しない。
【００３４】
また、図４には特に示していないが、図２のプロセッサ２０４は、このような端末を有する一定の構成要素の制御及び有効化端末への適切な信号のアサーション／デアサーションを制御するために使用されることが可能であると理解されたい。従って、例えば以下に詳細に説明するように、プロセッサ２０４は速やかな再生のイネーブル信号がアサートされるようにして、ループフィルタが速やかなサンプリング位相の再生を実行できるようにする。
【００３５】
図４に示すように、ループフィルタ３０４は、第１の乗算器４０２、第１のマルチプレクサ４０３、第２の乗算器４０４、第２のマルチプレクサ４０５、第１の加算器４０６、第３のマルチプレクサ４０７、レジスタ４０８、第２の加算器４０９、及び第３の加算器４１０を備える。
【００３６】
ループフィルタ３０４は「通常モード」及び「高速再生モード」で選択的に動作する。ループフィルタ３０４は、次に説明するように、比例ブランチ（Ｐブランチ）及び積分ブランチ（Ｉブランチ）を備える。
【００３７】
ループフィルタ３０４は次のように通常モードで動作する。比例ブランチはタイミングエラー検出３０２から受信したタイミングエラー信号を第１の乗算器４０２を通して送る。第１の乗算器４０２はタイミングエラー信号に第１のループゲイン（ループゲイン１）を掛けるために使用される。第１の乗算器４０２の出力は、（高速再生モードが有効にされていないとき、即ち高速再生イネーブル信号がアサートされていないとき、通常モードである）第１のマルチプレクサ４０３を通過し、第３の加算器４１０へ送られる。積分ブランチはタイミングエラー検出３０２から受信されたタイミングエラー信号を第２の乗算器４０４を通して送る。第２の乗算器４０４はタイミングエラー信号に第２のループゲイン（ループゲイン２）を掛けるために使用される。第２の乗算器４０４の出力は、（高速再生モードが有効にされていないとき、即ち高速再生イネーブル信号がアサートされていないとき、通常モードである）第２のマルチプレクサ４０５を通過し、第１の加算器４０６／レジスタ４０８フィードバックループへ送られる。第１の加算器４０６／レジスタ４０８フィードバックループは積分器を表す。
【００３８】
レジスタ４０８は現在のサンプリング周波数が格納されるところである。第１の加算器４０６は第２の乗算器４０４の出力にレジスタ４０８からの現在の周波数を加える。積分器の出力は第２の加算器４０９を通過し、第２の加算器は通常モードでは（第３のマルチプレクサ４０７で高速再生モードが有効にされていないので、即ち高速再生イネーブル信号がアサートされていないとき）信号に何も加えず、第３の加算器４１０へ送る。第３の加算器４１０では、比例ブランチによって提供された信号が、積分ブランチによって提供された信号に加えられる。第３の加算器４１０の出力は数値制御発振器（図３中の３０６）を調整するために使用される信号である。定常の状態では、タイミングエラー検出器（図３中の３０２）から来る位相エラーはゼロであるはずであることを理解されたい。従って、Ｐブランチの出力はゼロであるはずであり、ループフィルタ３０４の出力は正に積分レジスタ４０８の出力であるはずである。この値は周波数エラーであり、これはその後、周知のように数値制御発振器３０６によって位相ランプに変換される。
【００３９】
ループフィルタ３０４は、次にように、本発明の１つの実施形態により高速再生モードで動作する。受信機が無効に（パワーダウン）されているとき、積分器（即ちレジスタ４０８）のメモリに正確なサンプリング周波数がセーブされると仮定する。受信機が（例えばＥｎｅｒｇｙ−Ｅｆｆｉｃｉｅｎｔ  Ｅｔｈｅｒｎｅｔのシナリオにおける再パワーアップ時に）速やかに再び有効にされるとき、図４の信号「高速再生イネーブル」がアサートされる（これはプロセッサ２０４又は受信機の何らかの他の回路によりアサートされることが可能である）。これは、ループフィルタの比例ブランチ及び積分ブランチにゼロを掛けると同時に、大きな周波数オフセットを意図的に加えることによって、タイミング再生ループの通常モードを無効にする効果を有する。
【００４０】
さらに詳細には、ループフィルタ３０４において高速再生イネーブル信号がアサートされるとき、第１のマルチプレクサ４０３及び第２のマルチプレクサ４０５は論理ゼロを出力し、第３のマルチプレクサ４０７はその入力端末の選択された１つにある周波数オフセット値を出力する。このオフセット値は、第２の加算器４０９の中の積分器のメモリ（レジスタ４０８）に格納された周波数値を加えられ、第３の加算器４１０に提供される。第３の加算器４１０では、（比例ブランチからの）ゼロが第２の加算器４０９の出力に加えられる。第３の加算器の出力はループフィルタ３０４によって数値制御発振器３０６へ出力される。
【００４１】
この固定周波数オフセットの効果は、数値制御発振器３０６が、連続してすべての可能性のあるサンプリング位相により速やかな進行を開始するようにすることである。一実施形態では、位相は２サイクルごとに１ステップ、即ち１６ナノ秒ごとに８／１２８ナノ秒だけインクリメントされる。これは０．４９ＭＨｚ即ち３９００ｐｐｍの周波数オフセットに相当する。数値制御発振器３０６において、プログレッションが行われる。発振器は、事実上アキュムレータであることを理解されたい。ゆえに、固定値（即ち意図的な周波数オフセット）をアキュムレータに入れることによって、すべての可能性のある位相値を掃引することができるランプが生成される。
【００４２】
次にデジタル受信機は、周知のようにそのスクランブラ（図２では特に示していないが、追加受信機回路２０２の一部であると理解される）を、受信されたシンボルに対してロックしようと試みることができる。最適なサンプリング位相に近づくにつれ、受信シンボルは正確になるはずであり、スクランブラの中のマッチングシンボルの数は増大するはずである。スクランブラのロックが行われる（例えば、マッチングシンボルの数があるしきい値数に達する）と、スクランブラはプロセッサ２０４に知らせ、プロセッサはその後高速再生モードを無効にし（例えば高速再生イネーブル信号をディアサートし）、タイミング再生ループの通常モードが再び有効にされて、一般的な方法で残りのタイミングエラーを追跡することができる。
【００４３】
上記のように、例示的実施形態は、受信機の中のスクランブラのロックを確立したことの表示を、高速再生モードを有効及び無効にするための制御信号として使用するが、より一般的な場合では、例えばこれに限定されないが一例として、受信機のスライサにおける平均二乗誤差値又はスライサにおけるアイダイヤグラムの品質測定など、受信機からのいかなる性能測定基準も使用可能である。また、上記では、高速再生モードは、有効又は無効にされるただ１つの固定周波数オフセットを使用する。代替的には、追加されるオフセットはその大きさが、プロセスが最適なサンプリング位相にいかに近いかを示す受信機の測定基準に比例して変わるようにされることが可能である。
【００４４】
図５に、本発明の例示的な原理を用いることの主な利点を示す。図のように、高速再生手法のための再生時間（即ち最適なサンプリング位相を実現するための時間）ｔ１は、従来のタイミング再生ループの再生時間ｔ２に比べて大幅に削減される。
【００４５】
本発明を集積回路で実装する際には、一般にウエハの表面に複数の集積回路ダイが繰り返しパターンで形成されることを理解されたい。このような各ダイは本明細書に記載したタイミング再生回路を備える装置を含むことができ、また他の構造又は回路を含むこともできる。ダイはウエハから切り取られ、又はダイスカットされ、その後集積回路としてパッケージ化される。当業者は、ウエハをダイスカットし、ダイをパッケージ化してパッケージ化された集積回路を製造する方法を理解しているであろう。このように製造される集積回路は本発明の一部とみなされる。
【００４６】
改めて、上述の本発明の実施形態は、単に例示的なものとすることを強調したい。例えば、他の実施形態は、異なるタイプ及び配置の回路、制御論理素子、処理素子、及び記載した機能を実行するための他の回路素子を使用することができる。添付の特許請求の範囲の範囲内のこれら及びその他数多くの代替的実施形態は当業者には明らかであろう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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