【誤訳訂正書】
【提出日】平成23年7月13日(2011.7.13)
【誤訳訂正１】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
半導電性基板と、
前記半導電性基板上に設けられたメモリセルのアレイであって、個々のメモリセルのうちの少なくとも一部が、
第１ソース／ドレーンと、
第２ソース／ドレーンと、
ＳｉＣを含有する前記半導電性基板の炭化部分を含む、前記第１及び第２ソース／ドレーン間のチャンネルと、
前記チャンネルの互いに反対を向いた両側に動作的に結合されたゲートと、
を有するトランジスタを含む、メモリセルのアレイと、
前記半導電性基板上に設けられたメモリセルアドレス回路及びメモリセル読み出し回路を含む周辺デバイスであって、該周辺デバイスのうちの少なくとも一部は前記半導電性基板のいずれの炭化部分も含まない、周辺デバイスと、
を備えることを特徴とするメモリデバイス。
【請求項２】
前記炭化部分は、導電性となるようにドープされていることを特徴とする請求項１記載のメモリデバイス。
【請求項３】
前記個々のメモリセルの各々のうちの少なくとも１つの構成部分は前記炭化部分のうちの１つを含んでいることを特徴とする請求項１記載のメモリデバイス。
【請求項４】
前記周辺デバイスのいずれも前記炭化部分を１つも含まないことを特徴とする請求項１記載のメモリデバイス。
【請求項５】
前記個々のメモリセルのうちの少なくとも一部は、前記半導電性基板中の平らなＳｉＣ層を含み、前記トランジスタは、前記第１ソース／ドレーン中、前記第２ソース／ドレーン中、並びに、該第１及び第２ソース／ドレーン間の前記チャンネル中に、前記ＳｉＣ層を含むことを特徴とする請求項１記載のメモリデバイス。
【請求項６】
前記ゲートは、前記第１及び第２ソース／ドレーン間における前記半導電性基板中に凹設されていることを特徴とする請求項１記載のメモリデバイス。
【請求項７】
半導電性基板と、
第１ソース／ドレーンと、
第２ソース／ドレーンと、
ＳｉＣを含有する前記半導電性基板の炭化部分を含む、前記第１及び第２ソース／ドレーン間のチャンネルと、
前記チャンネルの互いに反対を向いた両側に動作的に結合されたゲートと、
を備えたことを特徴とするトランジスタ。
【請求項８】
前記トランジスタは、高さ方向に前記第１ソース／ドレーンよりも上方にある前記チャンネルと、高さ方向に前記チャンネルよりも上方にある前記第２ソース／ドレーンとを有する縦型トランジスタを含んでいることを特徴とする請求項７記載のトランジスタ。
【請求項９】
前記トランジスタは、前記第１ソース／ドレーン、前記第２ソース／ドレーン、前記ゲート、及び前記チャンネルを通過する電流通路のそれぞれの一部が１つの共通する高さを共有している横型トランジスタを含んでいることを特徴とする請求項７記載のトランジスタ。
【請求項１０】
前記ゲートと前記チャンネルとの間のゲート誘電体をさらに含んでおり、該チャンネルの前記ＳｉＣは、該ゲート誘電体との界面に隣接したチャンネル周辺部内に配置されており、かつ、該ＳｉＣにより少なくとも部分的に囲まれているチャンネルコア部内には配置されておらず、該チャンネルコア部は前記第１ソース／ドレーンから前記第２ソース／ドレーンに延びていることを特徴とする請求項７記載のトランジスタ。
【請求項１１】
前記ＳｉＣは５０から１００オングストロムの厚みを有していることを特徴とする請求項１０記載のトランジスタ。
【請求項１２】
前記トランジスタはメモリデバイス内に含まれていることを特徴とする請求項７記載のトランジスタ。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【発明の詳細な説明】
【発明の名称】メモリデバイス、トランジスタ、メモリセル並びにそれらの製造方法
【技術分野】
【０００１】
本発明はメモリデバイス、メモリセル、トランジスタ並びにＳｉＣ半導電性材料を使用したそのような装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造では、低い漏（リーク）電流と高い駆動電流の二律背反性が存在する。高いバンドギャップを示す半導電性材料は、通常、低い漏電性を提供し、低いバンドギャップを示す半導電性材料は、通常、比較的高い駆動電流を提供する。元素シリコンは約１．１電子ボルト（eＶ）のバンドギャップを有する。これは比較的低いバンドギャップであり、許容可能な駆動電流を提供する。しかし、漏電流は利用形態によっては問題となる。例えば、メモリデバイスである。メモリデバイスは、そのようなデバイスの半導電性材料としての元素シリコンが関与する漏電流に対処すべく頻繁にリフレッシュされる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
メモリデバイスのリフレッシュ頻度を減少させるため、元素シリコンよりも高いバンドギャップを有する別種の半導電性材料を使用することが望ましいであろう。しかし、異種半導電性材料を導入するという一体化問題を回避すべく注意が必要である。異種半導電性材料は製造工程に大きな変化をもたらす可能性がある。異なる電子特性やデバイスの他材料との化学反応に対処するために集積回路のデザイン変化が必要となろう。メモリデバイスに加えて他の装置は、高バンドギャップの半導電性材料をメモリデバイスに採用するときに学習した教訓により利益を受けるであろう。
【課題を解決するための手段】
【０００４】
本発明の一態様によれば、メモリデバイスは、半導電性基板、基板上の複数のメモリセルからなるメモリセルアレイ、並びに基板上のメモリセルアドレス回路及びメモリセル読み出し回路を含んだ複数の周辺デバイスを含む。個々のメモリセルの少なくとも一部はＳｉＣを含む半導電性基板の炭化部分を含む。周辺デバイスの少なくとも一部は半導電性基板の炭化部分を含まない。
【０００５】
本発明の別の態様によれば、メモリデバイス製造方法は、半導電性基板を提供するステップと、ＳｉＣを含む半導電性基板の炭化部分を形成するステップと、基板上に複数のメモリセルからなるメモリセルアレイを形成するステップと、基板上にメモリセルアドレス回路とメモリセル読み出し回路とを含む複数の周辺デバイスを製造するステップとを含む。複数のメモリセルの少なくとも一部は炭化部分を含む。複数の周辺デバイスの少なくとも一部は炭化部分を含まない。
【０００６】
本発明のさらに別の態様では、トランジスタは半導電性基板、第１ソース/ドレーン、第２ソース/ドレーン、第１ソース/ドレーンと第２ソース/ドレーンとの間でＳｉＣを含む半導電性基板の炭化部分を含んだチャンネル、並びにチャンネルの互いに反対を向いた両側と動作的に結合されたゲートを含む。
【０００７】
本発明の別の態様によれば、メモリセルは半導電性基板、半導電性基板内の第１トランジスタソース/ドレーン領域、半導電性基板内の第２トランジスタソース/ドレーン領域、並びに第１ソース/ドレーン領域と第２のソース/ドレーン領域間との間のＳｉＣを含むトランジスタチャンネルを含む。記憶ノード接合部が第１ソース/ドレーン領域上にあり、デジットノード接合部が第２ソース/ドレーン領域上にある。記憶ノード接合部及び/又はデジットノード接合部はＳｉＣを含む半導電性基板の炭化部分を含む。
【発明を実施するための最良の形態】
【０００８】
炭化ケイ素（ＳｉＣ）はトランジスタとメモリデバイスの性能改善に重要な材料である。その特定形態によってはＳｉＣはケイ素（シリコン）の１．１eＶに対して約３．０eＶ以上の大きなバンドギャプを有する。よって、ＳｉＣは、シリコンの真性キャリア濃度より約１６オーダも低い、非常に低い真性キャリア濃度を提供する。電荷キャリアの熱発生は真性キャリア濃度に直接的に対応する。従って、ＳｉＣ基板の漏電流はシリコン基板の漏電流と比較してほとんど無視できる程度である。従来より、金属酸化物半導体（ＭＯＳ）パワーデバイスや他の特殊目的用途はＳｉＣを使用してきた。しかし、高品質なＳｉＣ基板を製造する上での技術的困難性により、ロジックやメモリ等の普及用途で利用するにはＳｉＣは高価であった。近年のＳｉＣエピタキシャル成長技術の進歩はＳｉＣを普及型トランジスタやメモリデバイスの基板材料として考慮させる可能性を高めている。それでも多様な利用性の問題が付随する。
【０００９】
本明細書で、“半導体基板”又は“半導電性基板”は、半導電性ウェハといったバルク半導電性材料（単独または他の材料をその上に含む組立体で）や、半導電性材料層（単独または他の材料を含む組立体で）を含むが、これらには限定されない、半導電性材料を含んだ何らかの構造物を意味するものと定義される。
【００１０】
立方体（Ｃ）と六角体（Ｈ）のＳｉＣ結晶構造には３種のポリタイプが知られている。すなわち、３Ｃ−ＳｉＣ、４Ｈ−ＳｉＣ及び６Ｈ−ＳｉＣである。これらは表１で示すごときそれぞれ少々異なる物性並びに電気特性を有する。４Ｈ−ＳｉＣと６Ｈ−ＳｉＣは半導体デバイスのための最も一般的に使用されるポリタイプである。
【００１１】
【表１】
2008508725.tif 000001
【００１２】
表１から理解されようが、ＳｉＣは少なくともその超低漏電性、高温利用を可能にする優れた放熱性、及び高電界維持能力のために、シリコンと比較して優れた基板材料を提供する。そのような物性が重要である用途では、ＳｉＣ基板はシリコン基板より優れた利点を提供する。それでも、少なくとも、ＳｉＣ基板を利用できない理由（その少なくとも一部は、高製造コスト）、許容できないほどの欠陥密度、及び低キャリア移動度のために、メモリデバイスや他のデバイスでは基板材料としてＳｉＣが利用できなかった。
【００１３】
メモリデバイスのメモリアレイ領域内では、低キャリア移動度は周辺デバイス領域に較べて影響は限られている。すなわち、メモリアレイ領域内の重要な要素は漏電性（特に接合部での）であり、続いてデバイス速度である。反対に、周辺デバイス領域においての重要な要素はデバイス速度であり、続いて漏電性である。メモリアレイ領域では、漏電性はメモリアレイデバイスのリフレッシュ間隔を少なくとも部分的に決定する。従って、性能増強は各リフレッシュの間隔を延ばすことで得られよう。
【００１４】
ここで説明する本発明の様々な態様は、シリコンと比較したＳｉＣの特徴を新規な方法によってトランジスタやメモリデバイスに利用させる。本発明の一態様によれば、メモリデバイスは半導電性基板、基板上の複数のメモリセルからなるメモリセルアレイ、並びに基板上のメモリセルアドレス回路とメモリセル読み出し回路とを含んだ複数の周辺デバイスを含んでいる。少なくとも複数のメモリセルの一部はＳｉＣを含む半導電性基板の炭化部分を含んでいる。複数の周辺デバイスの少なくとも一部は半導電性基板の炭化部分を含まない。
【００１５】
図１はメモリアレイ領域１６と、メモリアレイ領域１６を囲む周辺デバイス領域１８を有した基板１０の平面図である。図１では周辺デバイス領域１８は基板１０の周辺に配置されているが、“周辺デバイス”とはその位置ではなく、その機能に関わるものである。通常は、複数のメモリセルを含んだメモリデバイスの“メモリアレイ”部分はメモリデバイスを支持する基板１０のごとき基板の中央に位置する。メモリセルアドレス回路やメモリセル読み出し回路を含んだ複数の“周辺デバイス”は中央のメモリアレイの周囲に位置する。しかし、メモリアレイ領域や周辺デバイス領域は別位置に提供されることもある。
【００１６】
本発明では、複数のメモリセルの少なくとも一部に含まれるＳｉＣを含む半導電性基板の炭化部分はメモリデバイスの多様なデザインに採用できる。好適には、アレイ内の各メモリセルの少なくとも１構成部分が炭化部分の１つを含む。また、好適にはいずれの周辺デバイスも炭化部分の１つを含まない。そのような好適形態は性能増進の機会を最良化するが、他の形態も本発明の想定内であり、ＳｉＣを半導電性材料中に組み込むことによって幾つかの利点が得られる。
【００１７】
ＳｉＣを含むように選択されるであろう構成部分のほとんどの炭化部分は導電ドープ（導電性となるようにドープ）されよう。半導電性基板は多様な形態並びに組成で提供できる。例えば、半導電性基板は単結晶シリコンを含むことができる。半導電性基板はエピタキシャルシリコンを含むことができる。半導電性基板はバルクシリコンウェハの一部でも、絶縁体上半導体（ＳＯＩ）構造の一部であってもよい。
【００１８】
ＳｉＣをメモリデバイスに採用する多様な機会が与えられると、その実現のために多様な方法が考えられる。特に、ここで解説する少なくとも１つの利点が達成されるなら、ＳｉＣは従来のメモリデバイスの半導電性基板中に組み込まれてもよい。近年のＳｉＣエピタキシャル成長技術は、半導電性基板中へＳｉＣを組み込む優れた方法を提供する。半導電性基板内へのイオン注入法及び/又は炭素のガス拡散法あるいは他の方法は、半導電性基板中にＳｉＣを組み込むための別例を提供する。
【００１９】
テトラエチルシラン（（ＴＥＳ）；Ｓｉ（Ｃ２Ｈ５）４）はＳｉＣエピタキシャル成長のための適した前駆物質である。ＴＥＳは室温では液体であり、通常の相補型金属酸化物半導体（ＣＭＯＳ）の製造工程中に容易に組み込める。シリコン内の約０．２から約２．５原子％の炭素の炭素濃度は有利なＳｉＣ特性を得るのに適していよう。好適には、シリコン内の約０．５から約１．５原子炭素の濃度が提供される。
【００２０】
本発明の別な態様によれば、メモリデバイス製造方法は半導電性基板を提供するステップと、ＳｉＣを含む半導電性基板の炭化部分を形成するステップと、基板上に複数のメモリセルから成るメモリセルアレイを形成するステップと、基板上にメモリセルアドレス回路とメモリセル読み出し回路とを含んだ複数の周辺デバイスを製造するステップとを含む。複数のメモリセルの少なくとも一部は炭化部分を含む。複数の周辺デバイスの少なくとも一部は炭化部分を含まない。
【００２１】
炭化部分の形成ステップは、半導電性基板のメモリアレイ領域と周辺デバイス領域の上にマスク層を形成するステップと、メモリアレイ領域上からマスク層を除去するステップと、メモリアレイ領域と接触するＳｉＣ層を形成するステップとを含んでいる。この方法は、周辺デバイス領域と接触するＳｉＣ層を形成しないこと、及び、周辺デバイス領域上からマスク層を除去しないこと、を含んでいる。
【００２２】
図２は図１の基板１０の一部断面図であり、メモリアレイ領域１６と周辺デバイス領域１８を含んでいる。分離部（アイソレーション）１２が基板１０内に形成され、ＳｉＣ層が周辺デバイス領域１８と接触して形成されないようにマスク１４が分離部１２上と周辺デバイス領域１８上に形成される。別例として、マスク１４を周辺デバイス領域１８上にのみ形成し、周辺デバイス領域１８と接触状態でＳｉＣ層を形成させないようにすることもできる。窒化ケイ素は、適したマスク１４の素材の一例である。
【００２３】
マスク１４の形成後、図３で示すようなＳｉＣ層８をメモリアレイ領域１６と接触して形成できるが、ＳｉＣ層８は周辺デバイス領域１８とは接触しない。ＳｉＣ層８と各領域との選択的接触は、メモリアレイ領域１６上でのＳｉＣ層８の選択的成長及び/又は堆積により、あるいは、マスク１４でＳｉＣ層８を周辺デバイス領域１８と接触しないように分離しながら基板１０上にＳｉＣ層８を非選択的に形成することにより、達成される。ＳｉＣ層８は、図３では、メモリアレイ領域１６上の追加材料として示されている。しかし、ＳｉＣ層８を、例えば、炭素のイオン注入処理及び/又はガス拡散処理によって基板１０内に形成することもできる。そのような場合、基板１０の高さは、図３のように、ＳｉＣ層８の追加材料が基板１０の元の高さを増加させるときに基板１０の高さが増加するようには、増加しないであろう。マスク１４をＳｉＣ層８の一部と共に分離部１２上と周辺デバイス領域１８上から除去すると、図３で示す構造が得られる。
【００２４】
別方法として、炭化部分の形成ステップは、半導電性基板のメモリアレイ領域及び周辺デバイス領域と接触するＳｉＣ層を形成するステップと、周辺デバイス領域上からＳｉＣ層を除去するステップと、メモリアレイ領域の少なくとも一部上にＳｉＣ層を残すステップとを含むことができる。図４は図１の基板１０の一部断面図であり、ＳｉＣ層８はメモリアレイ領域１６上及び周辺デバイス領域１８上に形成されている。ＳｉＣ層８は分離部１２上に図示されていないが、ＳｉＣ層８の形成のために選択された方法によっては分離部１２上に形成することができる。ＳｉＣ層８の周辺デバイス領域１８上からの除去により、図３で示す構造物が得られる。ＳｉＣを組み込んだ特定デバイスの上に、例から理解されるように、別方法でもＳｉＣをそのようなデバイスに組み込むことができる。
【００２５】
半導電性基板上に複数のメモリセルから成るメモリセルアレイと複数の周辺デバイスとを含んだメモリデバイスにおいては、この複数のメモリセルのうちの少なくとも一部が半導電性基板内にＳｉＣ層を含むことができる。個々のメモリセルは第１ソース/ドレーン、第２ソース/ドレーン及び第１ソース/ドレーンと第２のソース/ドレーンとの間のチャンネルを含むトランジスタを含むことができる。図５はメモリセルアレイに含まれることができるトランジスタ２０の選択された構成部分の一部断面図である。トランジスタ２０は、基板１０の一部としてのＳｉＣ層２２と、ソース/ドレーン領域２８と、ソース/ドレーン領域３０とを含み、チャンネル２９がソース/ドレーン領域２８、３０間に設けられている。ゲート誘電体２４がチャンネル２９上に形成され、ゲート２６がゲート誘電体２４上に形成される。基板１０のＳｉＣ層２２はソース/ドレーン領域２８、ソース/ドレーン領域３０及びチャンネル２９に含まれる。トランジスタ２０はソース/ドレーン領域２８内に形成された記憶ノード接合部３２と、ソース/ドレーン領域３０内に形成されたデジットノード接合部３４も含む。当然、記憶ノード接合部３２とデジットノード接合部３４はソース/ドレーン領域２８とソース/ドレーン領域３０のＳｉＣ層２２を含む。
【００２６】
本発明の別な特徴では、ランダムアクセスメモリデバイスはシリコン基板、基板上のメモリセルアレイ、及び基板上のメモリセルアドレス回路及びメモリセル読み出し回路を含む周辺デバイスを含む。それぞれの個別のメモリセルは、半導電性基板内に導電ドープ処理されたＳｉＣ層を含み、また、第１ソース/ドレーン内、第２ソース/ドレーン内、及び第１ソース/ドレーンと第２ソース/ドレーンとの間のチャンネル内のＳｉＣ層を含むトランジスタを含む。どの周辺デバイスも、半導電性基板内にＳｉＣ層を含まない。
【００２７】
本発明のさらに別な態様によれば、トランジスタは、半導電性基板と、第１ソース/ドレーンと、第２ソース/ドレーンと、第１及び第２ソース/ドレーン間の、ＳｉＣを含んだ半導電性基板の炭化部分を含むチャンネルと、チャンネルの互いに反対を向いた両側と動作的に結合されたゲートとを含む。ＳｉＣは、チャンネルの片側と動作的に結合されたゲートの場合と較べて、チャンネルの互いに反対を向いた両側と動作的に結合されたゲートを有したトランジスタのチャンネル内に、特有の形態で設けられている。ＳｉＣはそのような構造物に、チャンネルの片側にゲートを有したトランジスタと較べて特別な利点を提供する。
【００２８】
ＦｉｎＦＥＴや縦型トランジスタのごときいわゆる“立体（３Ｄ）デバイス”はチャンネルの互いに反対を向いた両側にゲートを有したトランジスタの例である。従って、本発明のトランジスタは、第１ソース/ドレーンの上方にチャンネルを有し、チャンネルの上方に第２ソース/ドレーンを有した縦型トランジスタを含むことができる。また、トランジスタは、第１ソース/ドレーン、第２ソース/ドレーン、ゲート、及び高さを共有するチャンネルを通る電流通路、のそれぞれの一部を有した横型トランジスタを含むことができる。
【００２９】
トランジスタはゲートとチャンネルとの間にゲート誘電体をさらに含むことができる。チャンネルのＳｉＣはゲート誘電体との界面に隣接したチャンネル周辺内に提供でき、少なくとも一部がＳｉＣにより囲まれるチャンネルコア部内には提供されない。チャンネルコア部は第１ソース/ドレーンから第２ソース/ドレーンに延びることができる。ＳｉＣは約５０から約１００オングストロムの厚みを有することができる。トランジスタは、メモリデバイス（例えば、半導電性基板の炭化部分を全く含まない前述のごとき周辺デバイスを有したメモリデバイス）に含まれることができる。
【００３０】
図６と図７は、フィン形状のチャンネルを特徴とするＦｉｎＦＥＴと呼称される立体（３Ｄ）トランジスタの斜視図である。立体トランジスタ４０は、ソース４２と、ドレーン４６と、ソース４２からドレーン４６に延びるチャンネル４８とを含んでいる。チャンネル４８上のゲート４４は、チャンネル４８の互いに反対を向いた両側と動作的に結合されていると理解できる。特に、図６と図７は本発明の説明を目的として立体トランジスタの選択された構成部分のみを図示している。下側の半導電性基板、絶縁層、拡散領域等、他の構成部分は意図的に省略されている。また、図６と図７は立体トランジスタの単なる例であり、当業者に知られた種々の立体トランジスタは、そのようなデバイスのチャンネル内にＳｉＣを組み込むように利用することが可能である。立体トランジスタ４０は横型トランジスタを含むように半導電性基板上に形成でき、かつ、立体トランジスタ４０の動作時には、電流通路がチャンネル４８を通って発生する。ソース４２、ドレーン４６、ゲート４４、及びチャンネル４８を通過する電流通路のそれぞれのうちの一部は、１つの共通する高さを共有することができる。
図７もまた、図６の立体トランジスタ４０を示しており、この図は、内部構造の詳細が明らかになるよう、ソース４２が除去されている。具体的には、立体トランジスタ４０は、ゲート４４とチャンネル４８との間のゲート絶縁体５２を含んでいる。ＳｉＣ材料５０は、ゲート誘電体５２との境界に隣接するチャンネル周辺内に設けられているが、少なくとも一部がＳｉＣ材料５０によって包囲されたチャンネルコア内には位置していない。このチャンネルコアはソース４２からドレーン４６へと延びている。
【００３１】
ＳｉＣをシリコン基板に組み入れる際の１つの問題は、ＳｉＣとＳｉとの間の界面における応力及び非適応性が欠陥を発生させ、漏（リーク）電流を引き起こす可能性があることである。そのような漏電流は欠陥がソース/ドレーン空乏領域であれば特に重大である。立体トランジスタ４０では、当業者に知られているように、ソース/ドレーン空乏領域はソース４２及びドレーン４６とのチャンネル４８の界面付近に存在する。図７ではソース４２が取り除かれ、ソース空乏領域が提供されるチャンネル４８の部分が図示されている。当業者に知られているように、ソース空乏領域の一部は、チャンネル４８とソース４２との界面からチャンネル４８内に、印加バイアスで決定される距離を延び入る。ソース空乏領域の別部分はチャンネル４８とソース４２との界面からソース４２内へ、同様に印加バイアスで決定される距離を延び入る。空乏領域は約１００から約８００オングストロムでチャンネル４８とソース４２内に延び入り、トータル深度約２００から約１６００オングストロムを提供する。
【００３２】
しかし、周辺のＳｉＣ材料５０と、ＳｉＣを含まないチャンネル４８のチャンネルコア部との間の界面にほとんどの欠陥があったとしても、空乏領域はそこからは充分に離れており、発生する欠陥はさほど問題を提供しない。ソース４２またはドレーン４６近くのチャンネル４８の一方端での周辺のＳｉＣ材料５０のほんの一部が空乏領域内に存在する。しかし、ソース４２とドレーン４６の間のチャンネル４８に沿って延びる周辺のＳｉＣ材料５０は、好適には空乏領域内には存在しない。従って、ＳｉＣを含むチャンネルの利点は、ＳｉＣの組み入れがＳｉＣ/Ｓｉ界面に欠陥を発生させる状況であっても、図６と図７で示す形態により提供が可能である。
【００３３】
図８と図９は横型ではなく縦型の立体トランジスタ６０の斜視図である。図８と図９の立体トランジスタ６０は、立体トランジスタ４０に関して前述したように、本発明の説明の目的で選択された構成部分のみを含む。例えば、立体トランジスタ６０の全体形態は図８と図９で示すような円筒状である必要はない。また、ソース/ドレーンやチャンネルのごとき選択された構成部分は図示のごとき別々な部材の代わりに半導電性基板内に画定された集積型の構成部分であってもよい。立体トランジスタ６０はドレーン６６の上方にチャンネル６８を含み、チャンネル６８の上方にソース６２を含む。ゲート６４はチャンネル６８の互いに反対を向いた両側と動作的に結合されている。ソース６２は図９では外されており、チャンネル６８の特殊構造を明確に示している。
【００３４】
立体トランジスタ４０のチャンネル４８との類似性は明らかである。例えば、ゲート誘電体７２はゲート６４とチャンネル６８との間に提供されている。ＳｉＣ材料７０はゲート誘電体７２とチャンネル６８との間の界面に隣接したチャンネル６８の周辺内に位置する。ＳｉＣ材料７０はＳｉＣ材料７０によって少なくとも部分的に囲まれたチャンネル６８のコア部内には位置しない。チャンネルコア部はソース６２からドレーン６６へと延びている。また、ＳｉＣ材料７０はソース/ドレーン空乏領域にはない。
【００３５】
図６から図９にかけて図示する立体トランジスタ４０及び６０は、ＳｉＣが本発明の方法に沿ってそのようなデバイスのチャンネルに含まれるということを除き、従来方法に従って製造及び/又は変更できる。説明した変更を除いて、ＳｉＣの組み入れに適合するよう従来の製造方法に期待される変更はほぼ皆無である。
【００３６】
本発明の別な態様では、トランジスタは、半導電性基板と、第１ソース/ドレーンと、第２ソース/ドレーンと、第１及び第２ソース/ドレーン間の半導電性基板内に加工されたゲートとを含む。ＳｉＣを含む半導電性基板の炭化部分を含むチャンネルは、ゲートの互いに反対を向いた両側と動作的に結合されている。例として、ゲート誘電体がゲートとチャンネルとの間に提供され、チャンネルのＳｉＣはゲート誘電体との界面に隣接するチャンネル周辺部内に存在する。ＳｉＣは約５０から約１００オングストロムの厚みを有することができる。
【００３７】
図１２はメモリセル内に含ませることができるトランジスタ１２０を示す。トランジスタ１２０は半導体基板１２２の一部としてのＳｉＣ層１３０と、基板１２２内に形成されたソース/ドレーン領域１２８とを含む。ゲート誘電体１２４がＳｉＣ層１３０上に形成され、ゲート１２６がゲート誘電体１２４上に形成されている。ゲート１２６は基板１２２に形成された凹部（リセス）内に位置するので“凹状ゲート（リセスゲート）”と呼称される。トランジスタチャンネルは基板を通じて両ソース/ドレーン領域１２８間に延び、ＳｉＣ層１３０を含む。ＳｉＣ層１３０はソース/ドレーン領域１２８内にも含まれる。凹状ゲート１２６を有するトランジスタ１２０は、ゲートの互いに反対を向いた両側と動作的に結合されたＳｉＣ含有チャンネルを有した構造物の１例である。
【００３８】
凹状ゲートデバイスの１利点は所定のフィーチャ領域に、より長いゲート長を提供することである。これと同じフィーチャ領域内に典型的な平面ゲートを設けると、大幅に短いゲート長を有することになるであろう。従来、トランジスタは、しばしば、＜１００＞結晶配向を示す単結晶シリコン面上にゲート誘電体を有するように形成される。＜１００＞シリコン上にゲート誘電体を形成すると、トランジスタの界面電荷密度が減少する。凹状ゲートで、＜１００＞平面と平行である凹壁の僅かな部分のみが＜１００＞配向を有する。代わりに、凹壁は＜１１０＞並びにそれらの形状に依存する他の配向であってもよい。従って、凹状ゲートデバイスでは、界面電荷密度が増加する。幸い、本発明のこの実施例に従ったＳｉＣ含有チャンネルは、ここに記載したＳｉＣ材料の特性によって、そうでなければ増加する界面電荷密度を、有利に緩和するであろう。
【００３９】
本発明の他の態様では、メモリセルは、半導電性基板と、半導電性基板内の第１トランジスタソース/ドレーン領域と、半導電性基板内の第２トランジスタソース/ドレーン領域と、第１及び第２ソース/ドレーン領域間の、ＳｉＣを含まないトランジスタチャンネルとを含んでいる。記憶ノード接合部が第１ソース/ドレーン領域上に提供され、デジットノード接合部が第２ソース/ドレーン領域上に提供されている。記憶ノード接合部及び/又はデジットノード接合部は、ＳｉＣを含む半導電性基板の炭化部分を含む。例として、もし記憶ノード接合部がＳｉＣを含むなら、ＳｉＣは約２００から約５００オングストロムの厚みを有する。デジットノード接合部がＳｉＣを含むなら、ＳｉＣは約５０から約１５０オングストロムの厚みを有する。ＳｉＣを含む記憶ノード接合部及び/又はデジットノード接合部はそれぞれのソース/ドレーン領域のエピタキシャルシリコン上に提供されよう。このエピタキシャルシリコンは、盛り上がり型のソース/ドレーン構造あるいは他の構造でのように、チャンネルの上方に提供されよう。
【００４０】
図１０は、メモリセル内に含まれるトランジスタ８０を示す。トランジスタ８０は、半導電性基板７８、基板７８内に形成されたソース/ドレーン領域８８、基板７８内に形成されたソース/ドレーン領域９０、及びソース/ドレーン領域８８、９０間の、ＳｉＣを含まないトランジスタチャンネル８９を含む。記憶ノード接合部９２がソース/ドレーン領域９０上に設けられ、デジットノード接合部９４がソース/ドレーン領域８８上に設けられている。特に、記憶ノード接合部９２はソース/ドレーン領域９０内にＳｉＣ層８２を含む。デジットノード接合部９４はソース/ドレーン領域８８内にＳｉＣ層８３を含む。ＳｉＣ層８２とＳｉＣ層８３の厚みの比較で示されるように、記憶ノード接合部９２のＳｉＣはデジットノード接合部９４のＳｉＣよりも厚い。そのような厚みの差は、デジットノードと比較して記憶ノードではさらに深い接合部が好まれることに対応する。ゲート誘電体８４がチャンネル８９上に形成され、ゲート８６がゲート誘電体８４上に形成されている。
【００４１】
図１１は、メモリセル内に含まれ、かつ、図１０のトランジスタ８０に関して上述した特徴を含むトランジスタ１００を示す。トランジスタ１００は、ＳｉＣを含む記憶/デジットノード接合部９８を含む、盛り上がり型のソース/ドレーン９６を含む。スペーサ１０２はソース/ドレーン９６をゲート８６から分離する。トランジスタの従来形態は、盛り上がり型のソース/ドレーンを、シリコンエピタキシャル成長を通してチャンネルよりも上方の高さまで提供する。ＳｉＣのエピタキシャル成長技術の進歩で、そのようなエピタキシャル成長は、盛り上がり型のソース/ドレーンのためのシリコンエピタキシャル成長と組み合わせることが可能となった。追加的成長が盛り上がり型のソース/ドレーン中にＳｉＣを提供するようエピタキシャルシリコンが所望の高さに達すると、成長プロセスの工程条件が変更されるであろう。
【００４２】
ここに述べたことから理解されるように、接合漏電流を減少させるために記憶/デジットノード接合部中にＳｉＣを設けることの利点は、ＳｉＣを含んだチャンネルの互いに反対を向いた両側にゲートを有するトランジスタ、例えば立体トランジスタ、に対しても適用できる。同様に、ＳｉＣを含む記憶/デジットノード接合部は、半導電性基板の炭化部分を含むメモリセルアレイと、半導電性基板のいかなる炭化部分をも含まない周辺デバイスと、を有するメモリデバイスに含まれてもよい。
【００４３】
ＳｉＣを記憶/デジット接合部に組み込むための、当業者にとって既知の工程条件や方法だと、欠陥が、ソース/ドレーン領域におけるＳｉＣとＳｉとの間の界面に発生するかも知れない。従って、そのような追加欠陥の弱点は、記憶/デジットノード接合部で接合漏電流が減少するという利点を上回る可能性がある。よって、ＳｉＣを含むチャンネルで得られる性能改善を利用しない形態は望ましくない。それでも、そのような実施例でも、本発明の種々の態様によって含まれるよう、本明細書で紹介されている。
【００４４】
ノード接合部中にＳｉＣを設ける弱点には、増加する欠陥密度、欠陥制御ができない場合に増加する漏電流、並びにＳｉＣの集積の結果として増加する処理複雑性が含まれる。しかし利点には、欠陥が制御され及び／又は欠陥の位置が最適化された場合の接合漏電流の減少と、ＳｉＣ内の炭素存在下での少ドーパント拡散による浅い接合深さが含まれる。浅い接合深さは、漏電流を閾値以下に抑えるための、ソース/ドレーン領域の非常に望ましい改善である。
【００４５】
チャンネル中にＳｉＣを設ける利点には、漏電流の減少、大幅に減少したドレーン誘起障壁低下（ＤＩＢＬ）、高バイアスバーンイン条件（高温、高電界）に対する耐久性、低パワーＤＲＡＭの閾値電圧の減少能力、並びにアクセスデバイスのさらなるスケーリングが含まれる。当業者には知られているように、ＤＩＢＬは、増加するドレーンバイアスに対するソース注入障壁の低下のことであり、これは望ましくなく、さらなる漏電流を引き起こす。ＳｉＣを含むチャンネルは、ドレーンバイアスへのソース注入障壁の依存性を減少させることで、ＤＩＢＬを減少させることができる。高ドレーンバイアスでも、ソース注入障壁は、ＳｉＣを含まないチャンネルほど大幅には低下しない。
【００４６】
漏電流の減少によって様々な利点が得られる。その１つは閾値電圧（Ｖｔ）とゲート・ソース電圧（Ｖｇｓ）をＤＲＡＭ等の低電力用途用に低下させられることである。当業者にはよく知られているように、ＶｔとＶｇｓを低下させて電力消費を減少させる努力は、高い漏電流により制限される。従って、もし漏電流を本発明のＳｉＣを含むチャンネルを使用して減少させることができれば、Ｖｔ及びＶｇｓは低電力ＤＲＡＭ用に減少させられる。
【００４７】
図１３は本発明の一態様によるコンピュータシステム４００の一実施例を図示するが、これに限定されない。コンピュータシステム４００はモニタ４０１あるいは他の通信出力デバイス、キーボード４０２または他の通信入力デバイス及びマザーボード４０４を含む。マザーボード４０４はマイクロプロセッサ４０６または他のデータ処理ユニット並びに少なくとも１つのメモリデバイス４０８を搭載できる。メモリデバイス４０８は本発明の様々な態様を含むことができる。メモリデバイス４０８はメモリセルアレイを含むことができ、そのようなアレイは、アレイの個々のメモリセルにアクセスするためのアドレス回路と結合できる。さらに、メモリセルアレイは、メモリセルからのデータを読み出すための読み出し回路に結合できる。アドレス及び読み出し回路はメモリデバイス４０８とプロセッサ４０６との間で情報を伝達するのに利用可能である。そのことは図１４で示すマザーボード４０４のブロック図で図示されている。そのブロック図においてアドレス回路は４１０で示され、読み出し回路は４１２で示される。
【００４８】
本発明の特別な態様では、メモリデバイス４０８はメモリモジュールに相当する。例えば、シングルインラインメモリモジュール（ＳＩＭＭ）とデュアルインラインメモリモジュール（ＤＩＭＭ）は本発明の教示を利用する態様で使用できる。メモリデバイスは、デバイスのメモリセルからの読み出しやメモリセルへの書込みの別方法を提供する種々のデザインのいずれにも搭載できる。その１例はページモードオペレーションである。ＤＲＡＭ内のページモードオペレーションは、メモリセルアレイの行にアクセスし、かつ、アレイの異なる列にランダムにアクセスする方法によって定義される。行及び列の交点に格納されたデータは、列がアクセスされている間に読み出されて、出力される。
【００４９】
別タイプのデバイスは、メモリアレイアドレスに格納されたデータを、アドレスされた列が閉鎖された後に出力として利用可能な、拡張データ出力（ＥＤＯ）メモリである。このメモリは、メモリ出力データがメモリバス上で利用できる時間を短縮することなく、より短いアクセス信号を可能にすることで、通信速度を増加させることができる。他の代用タイプのデバイスには、ＳＤＲＡＭ、ＤＤＲ・ＳＤＲＡＭ、ＳＬＤＲＡＭ、ＶＲＡＭ及びダイレクトＲＤＲＡＭや、ＳＲＡＭあるいはフラッシュメモリ等の他のメモリが含まれる。
【００５０】
図１５は本発明の例示的電子システム７００の種々の実施例の高レベル構成の単純化されたブロック図である。システム７００は、例えばコンピュータシステム、プロセスコントロールシステム、あるいはプロセッサやそれに関連付けられたメモリを搭載する他のシステムに相当する。電子システム７００は、例えば、プロセッサあるいは演算/論理ユニット（ＡＬＵ）７０２、コントロールユニット７０４、メモリデバイスユニット７０６及び入力/出力（Ｉ/Ｏ）デバイス７０８を含む、機能素子を有する。一般的に、電子システム７００は、プロセッサ７０２によりデータに対して実行される操作を指定するインストラクションや、プロセッサ７０２、メモリデバイスユニット７０６及びＩ/Ｏデバイス７０８の間での相互作用の固有セットを有するであろう。コントロールユニット７０４は、インストラクションをメモリデバイス７０６から取り出して実行させる一連の操作を連続的に循環させることで、プロセッサ７０２、メモリデバイス７０６及びＩ/Ｏデバイス７０８の全操作を調整する。多様な実施例において、メモリデバイス７０６はランダムアクセスメモリ（ＲＡＭ）デバイス、読み出し専用メモリ（ＲＯＭ）デバイス及びフロッピディスクドライブやコンパクトディスクＣＤ−ＲＯＭドライブのごとき周辺デバイスを含む。それらいずれの電気的構成部分でも本発明の様々な態様に従ってＤＲＡＭセルを含むように製造することができる。
【００５１】
図１６は例示的電子システム８００の多様な実施例の高レベル構造の単純化されたブロック図である。システム８００は、メモリセルアレイ８０４、アドレスデコーダ８０６、行アクセス回路８０８、列アクセス回路８１０、動作制御用の読み出し/書き込みコントロール回路８１２及び入力/出力回路８１４を有するメモリデバイス８０２を含む。メモリデバイス８０２は、パワー回路８１６及び、メモリセルが低閾値導通状態であるか、高閾値非導通状態であるかを決定するための電流センサーのごときセンサー８２０をさらに含む。図示のパワー回路８１６は電力供給回路８８０、基準電圧提供用回路８８２、第１ワードラインにパルスを提供する回路８８４、第２ワードラインにパルスを提供する回路８８６、及びビットラインにパルスを提供する回路８８８を含む。システム８００はプロセッサ８２２あるいはメモリアクセス用メモリコントローラも含む。
【００５２】
メモリデバイス８０２はワイヤあるいは金属線でプロセッサ８２２から制御信号８２４を受領する。メモリデバイス８０２はＩ/Ｏラインを介してアクセスされるデータの保存に使用される。追加回路や制御信号も提供できる。またメモリデバイス８０２は本発明の説明のために単純化されている。プロセッサ８２２及びメモリデバイス８０２の少なくとも一方は、ここで説明するタイプのメモリデバイスにキャパシタ構造を含むことができる。
【００５３】
ここで説明した様々なシステムは本発明の回路と構造の様々な利用形態の理解を促進することのみを目的としている。プロセッサとメモリデバイスとの間の通信時間を短縮する目的で、様々な電子システムを単一パッケージのプロセスユニット中あるいは単一の半導体チップ上に製造できる。
【００５４】
メモリセルの利用はメモリモジュール、デバイスドライバ、パワーモジュール、通信モデム、プロセッサモジュール及びアプリケーション指定モジュールで使用する電子システムを含むことができ、多層の多チップモジュールを含む。そのような回路はさらに、時計、テレビ、携帯電話、パソコン、自動車、業務用制御システム、航空機等の多様な電子システムの部分的な構成部分としても活用できる。
【００５５】
以上、本発明の様々な実施例を解説したが、それらは本発明の理解を深める目的で解説したのであって、本発明の限定は意図されていない。従って、それら実施例の変更も本発明の範囲内である。
【図面の簡単な説明】
【００５６】
【図１】半導体基板の平面図である。
【図２】図１の基板の一部断面図であり、本発明の１実施例による当初加工ステップを示す。
【図３】図２の基板の一部断面図であり、続く加工ステップを示す。
【図４】図１の基板の一部断面図であり、本発明の別実施例による当初加工ステップを示す。
【図５】本発明の１実施例によるＳｉＣを含むトランジスタの一部断面図である。
【図６】本発明の別実施例によるＳｉＣを含むトランジスタの一部斜視図である。
【図７】本発明の別実施例によるＳｉＣを含むトランジスタの一部斜視図である。
【図８】本発明のさらに別実施例によるＳｉＣを含むトランジスタの一部斜視図である。
【図９】本発明のさらに別実施例によるＳｉＣを含むトランジスタの一部斜視図である。
【図１０】本発明のさらに別実施例によるＳｉＣを含むトランジスタの一部断面図である。
【図１１】本発明のさらに別実施例によるＳｉＣを含むトランジスタの一部断面図である。
【図１２】本発明のさらに別実施例によるＳｉＣを含むトランジスタの一部断面図である。
【図１３】本発明の１利用例であるコンピュータの概略図である。
【図１４】図１３のマザーボードの特徴を示すブロック図である。
【図１５】本発明の１実施例による電子システムの高レベルブロック図である。
【図１６】本発明の別実施例による例示的メモリデバイスの単純化ブロック図である。