【事件の表示】
　特願２００７−５１５１４９「マルチプロセッサシステムにおいてデータ変換バッファ項目を無効にするメカニズム」拒絶査定不服審判事件〔平成１７年１２月２２日国際公開、ＷＯ２００５／１２１９７１、平成２０年　１月１７日国内公表、特表２００８−５０１１９０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、
２００５年５月１３日（パリ条約による優先権主張外国庁受理２００４年６月２日、米国）を国際出願日とする出願であって、
平成１８年１１月２９日付けで特許法第１８４条の５第１項の規定による書面、国際出願日における明細書、請求の範囲、図面の翻訳文が提出されると共に、同日付けで審査請求がなされ、
平成２０年９月９日付けで拒絶理由通知（平成２０年９月１６日発送）がなされ、
同年１１月１２日付けで意見書が提出されると共に、同日付けで手続補正書が提出され、
平成２１年１月５日付けで、拒絶査定（平成２１年１月１３日発送）がなされ、
同年４月１３日付けで審判請求がされると共に、手続補正書が提出され、
同年５月１３日付けでさらに手続補正書が提出されたものである。
　
　なお、同年７月８日付けで特許法第１６４条第３項に定める報告（前置報告）がなされ、
平成２２年１０月２０日付けで、審尋（平成２２年１０月２６日発送)をし、期間を指定して当該報告に対する意見を求めたが、請求人からは何らの応答もない。
　
　
２．本願発明の認定
　本願の請求項１に係る発明（以下「本願発明」と言う。）は、上記平成２１年５月１３日付けの手続補正書により補正された明細書及び図面の記載からみて、本願の特許請求の範囲の請求項１に記載されたとおりの次のものと認める。
　
「仮想−物理アドレス変換を保存する変換バッファ（ＴＢ）を有する第１の中央演算処理ユニット（ＣＰＵ）と、
　前記ＴＢの動作を反映し、且つ、第２のＣＰＵからの無効要求を受信すると物理アドレスを用いてコンテント・アドレッサブル・メモリ（ＣＡＭ）動作を介して項目を探すよう前記第１のＣＰＵへ結合されるスヌープフィルタと
　を有し、
　前記スヌープフィルタは、該スヌープフィルタで検出される無効な項目が当該スヌープフィルタ及び前記ＴＢから取り除かれる間動作を止めるよう前記第１のＣＰＵへ割り込みを送信し、
　前記スヌープフィルタは、前記ＴＢにおいて検索することなく前記ＴＢから前記無効な項目を取り除くよう前記ＴＢへのインデックスを有する、コンピュータシステム。」
　
　
３．先行技術
　
（１）引用文献
　原査定の拒絶の理由である上記平成２０年９月９日付けの拒絶理由通知書において引用された、下記引用文献には、それぞれ下記の引用文献記載事項が記載されている。
　
＜引用文献１＞
特開昭６３−００５４５０号公報（昭和６３年１月１１日出願公開）
　
　＜引用文献記載事項１−１＞
「
少なくともパージ処理における該当記憶領域のアクセスは、パージ処理が完了するまで、アクセスを保留させる必要があり
　
　＜引用文献記載事項１−２＞
「従来の
アドレス変換バッファ制御方式
　
　＜引用文献記載事項１−３＞
「第３図はこの従来のアドレス変換バッファ機構の構成図を示すものであり、
１は演算処理装置、２は演算処理装置１より送出される論理アドレスを保持する論理アドレス変換要求レジスタ、３はアドレス変換対情報の論理アドレスの一部をタグ情報として格納するタグ記憶、４は格納している変換対情報の有効／無効情報を格納する有効性表示記憶、５は変換対データの物理アドレスをすくなくとも格納している物理アドレス記憶、６はタグ記憶３の出力データと変換要求レジスタ２に保持された論理アドレスの対応するアドレス情報を比較する比較器、７は出力バッファ、８はセレクタ、９は物理アドレスパージ要求レジスタ、１０はインデックスカウンタ、１１はパージ情報を格納するパージ情報記憶、１２はパージ要求レジスタ９の物理アドレスとパージ情報記憶１１の出力データを比較する比較器
　
　＜引用文献記載事項１−４＞
「以上のように構成された従来のアドレス変換バッファ機構においては、
演算処理装置１より論理アドレスバス２０上に送出された論理アドレスは論理アドレス変換要求レジスタ２を活性化させる。論理アドレス要求レジスタ２の論理アドレスは上位部をタグ部、中位部をインデック部、下部を無変換部に分解される。このインデックス部により、タグ記憶２、有効性表示記憶４、物理アドレス記憶５が同時にアクセスされる。タグ記憶３より読み出された出力データは、論理アドレスのタグ部と比較器６により一致するかどうか比較される。
　
一致した場合、さらに有効性表示記憶４の有効信号１５が有効である時、変換有効信号１６と出カバッファ７に送出する。その結果物理アドレス記憶５より読み出されたアドレスがアドレスバス１４に送出される。
　
比較器６で一致が検出されない場合、あるいは有効信号１５が出力されない場合、変換対情報が変換バッファ機構にないことが、演算処理装置１に対して通報手段（図示していない）により知らされる。
　
　＜引用文献記載事項１−５＞
「また演算処理装置または
アドレスバス１４，データバス１３上の他のバスマスタ装置（図示していない。）により、物理アドレスパージ要求レジスタ９に対してパージ対象となる物理アドレスがアクセス信号１７により格納された時、物理アドレス記憶６と同じ構造を有し、同じ情報を格納しているパージ情報記憶１１はインデックカウンタ１０により順次読み出され上記パージ要求レジスタ９のアドレスバス２３の値と比較器１２により比較される。そして一致が検出された時パージ要求信号１９がセレクタ８に作用し、インデックカウンタ１０の内容であるパージインデックス情報１８が有効性表示記憶４に送出され該当する有効性表示記憶４の内容が無効化される。
　
　＜引用文献記載事項１−６＞
「
上記アドレス変換要求レジスタ２の活性化によるるアドレス変換操作、物理アドレスパージ要求レジスタ９に対するアクセスによるパージ処理操作は並列して同時に実行され、パージ処理中のアドレス変換操作により得られた物理アドレスはパージ要求レジスタ９の内容と一致するかどうか、監視手段（図示していない）により監視させ一致する場合、このアドレス変換の結果を無効化しなければならない。
　
　＜引用文献記載事項１−７＞
「
パージ処理操作はパージ情報記憶１１全体をインデックスカウンタ１０により走査することにより完了する。
　
　＜引用文献記載事項１−８＞
「第４図は従来例第３図のアドレス変換機構のパージ操作を説明するタイミング図である。
　第３図において、パージ処理はアドレスバス１４，デーレバス１３上に、パージ要求レジスタ９に対するアクセス情報をおくことによる開始され、インデックスレジスタ１０の内容により、パージ情報記憶１１が順次読み出しすることにより遂行される。第４図に第３図には図示していないパージ動作中信号およびパージ完了信号は理解を容易にするため追加した。」（第３頁上右欄第１９行〜同頁下左欄第８行）
　
　＜引用文献記載事項１−９＞
「なお実施例において、アドレス変換バッファの構成はダイレクトマップ方式の連想メモリとなっているが、連想方式はこれ以外であってもよい。」（第５頁下左欄第１７行〜同頁同欄第１９行）
　
　＜引用文献記載事項１−１０＞
アドレス変換バッファ機構が、論理アドレス変換要求レジスタ（２）、　タグ記憶（３）、　有効性表示記憶（４）、　物理アドレス記憶（５）、比較器（６）、出力バッファ（７）、及びセレクタ（８）等によって構成されていること、及び、パージ制御機構が、物理アドレスパージ要求レジスタ（９）、インデックスカウンタ（１０）、パージ情報記憶（１１）、及び、比較器（１２）等によって構成されていることを示す、従来のアドレス変換バッファの機構の構成図（第３図）
　
　
＜引用文献２＞
特開平６−１８７２４１号公報（平成６年７月８日出願公開）
　
　＜引用文献記載事項２−１＞
「【００１４】図１に描写され、ここでより詳細に説明されるように、マルチプロセッサデータ処理システム６の
各プロセッサ１０は、命令またはデータ用の有効または仮想アドレスをシステムメモリ１８の実アドレスへ効率的に変換するため利用される、変換索引バッファ（ＴＬＢ）を含んでいる。
　
　
＜引用文献３＞
特開平６−２８２４９２号公報（平成６年１０月７日出願公開）
　
　＜引用文献記載事項３−１＞
「【０００５】しかし、共用記憶域を有する多重プロセッサ・コンピュータシステムでは、システムバスに沿った各プロセッサがそのページのコピーを有していることがあるので、個々のフラッシュ指令をプロセッサに送ることは非効率なタスクである。
単一プロセッサ・システムでは一般的であるように、プロセッサに割込み要求を送ることは可能であるが、全てのプロセッサに割込み要求を発することはシステムバスを制御し、各プロセッサの動作の実行を停止することを意味する。
　
　
（２）参考文献
　本願の優先日より前に頒布された刊行物である下記参考文献には、下記参考文献記載事項が記載されている。
　
　
＜参考文献１＞
特開平８−１６４７７号公報（平成８年１月１９日出願公開）
　
　＜参考文献記載事項１−１＞
「【請求項１】
演算処理装置が論理アドレスおよび実アドレスのアドレス変換対を複数個含んだアドレス変換バッファを有し
　
　
＜参考文献２＞
特開平３−１２７２４０号公報（平成３年５月３０日出願公開）
　
　＜参考文献記載事項２−１＞
「２．特許請求の範囲
マルチプロセッサシステムにおけるアドレス変換バッファの一貫性保証方式において、
　各プロセッサからアクセスし得る共有の領域にアドレス変換テーブルを設けると共に
各プロセッサ内にそれぞれＴＬＢ（１）を設け
　各プロセッサが共有するシステムバス上のライト時の下位の物理アドレスと、上記ＴＬＢ（１）のエントリの登録時に一緒に登録しておいたアドレス変換テーブルエントリの物理アドレスの下位とを比較して一致したときに当該ＴＬＢ（１）のエントリを無効化し、各プロセッサが無効でないＴＬＢ（１）のエントリを参照して論理アドレスを物理アドレスに変換するように構成したことを特徴とするアドレス変換バッファの一貫性保証方式。」
　
　
＜参考文献３＞
特開平６−１３１２６５号公報（平成６年５月１３日出願公開）
　
　＜参考文献記載事項３−１＞
「【請求項１】データＲＡＭと、夫々が主メモリ内の物理ページを識別するためにアドレス変換を必要とする仮想ページアドレスを保持するための第１ＣＡＭセルアレイと、仮想および物理アドレスについて同じままであるラインまたはワード・イン・アドレスを保持するための第２ＣＡＭセルアレイと、前記第１アレイ内の仮想ページアドレスに対応する前記主メモリ用の物理ページアドレスを保持するための物理アドレスメモリと、を含み、前記第１アレイは前記第１ＣＡＭセルアレイからのヒット出力に応じて前記物理アドレスメモリをアクセスするために前記物理アドレスメモリに接続すると共に前記第１および第２ＣＡＭセルアレイからのヒット出力に応じて前記データＲＡＭをアクセスするために前記第１および第２アレイ間に接続した制御回路に接続することを特徴とする仮想アドレス用の完全連想キャッシュメモリ。」
　
　
＜参考文献４＞
特開平６−８４３８２号公報（平成６年３月２５日出願公開）
　
　＜参考文献記載事項４−１＞
「【請求項１】　複数個の行として組織されたランダムアクセスメモリ、前記行を逐次的に選択するカウンタ、各選択した行を入力信号と比較し且つ一致が発生したか否かを表わす信号を発生する比較器、前記比較器に接続されており一致の発生を表わす信号を格納する手段、を有することを特徴とする連想記憶メモリ。」
　
　
＜参考文献５＞
特開平３−２２５５４０号公報（平成３年１０月４日出願公開）
　
　＜参考文献記載事項５−１＞
「この状態において、システムバス３に接続されたＤＭＡ制御装置１３が主記憶１２に書き込みを実施した時、主記憶１２への書き込みアドレスに対応する第２タグメモリ５のタグ２１と書き込みアドレスの上位アドレス３３が一致しビットＶ２２がセットされている。つまりヒットならば
、制御部６に無効化処理要求信号８を発生し、制御部６はバス解放要求信号１０を発生してプロセッサ１を一時的に停止させ
　
　
＜参考文献６＞
特開平３−２１９３４５号公報（平成３年９月２６日出願公開）
　
　＜参考文献記載事項６−１＞
「（発明が解決しようとする課題）
　しかしながら、このような従来のマルチプロセッサにおけるキャッシュメモリのコントロールでは、
いずれかのキャッシュメモリのコントロール回路からシステムバス上にトラフィックが発生すると、このシステムバスをスヌープしている他のすべてのキャッシュメモリのコントロール回路が上位のＣＰＵに一時停止指令を掛け、ＣＰＵの処理を停止させてしまうことになる。
　
　
＜参考文献７＞
特開平９−８１５２６号公報（平成９年３月２８日出願公開）
　
　＜参考文献記載事項７−１＞
「【請求項１】　相互に割込み通知を行う機能を備えている複数のプロセッサからなるマルチプロセッサシステムにおいて、
通常運用中に各プロセッサから共用され得る所定の共有資源へのアクセス権を一時独占的に確保することが必要な特定処理についての制御を行う独占制御プロセッサは、その独占制御プロセッサ以外の一般プロセッサに対して共有資源占有要求の割込み通知を送信した後に前記一般プロセッサのすべてから前記共有資源占有要求の割込み通知に対する占有要求の受信返答が行われたことを確認する共有資源占有要求処理部と、前記所定の共有資源へのアクセス権が独占的に確保された後に前記特定処理を具体的に実行させる特定処理部と、前記特定処理が終了した後に前記一般プロセッサに対して共有資源占有解除の割込み通知を送信する共有資源占有解除処理部と、を具備し、
各々の前記一般プロセッサは、少なくともひとつのアクセス権の確保中に前記独占制御プロセッサから送信された前記共有資源占有要求の割込み通知が保留されるように現時点で自プロセッサが確保しているアクセス権を管理する排他制御処理部と、
共有資源へのアクセス権を確保していないときに前記共有資源占有要求の割込み通知を受け付けて占有要求の受信返答を行ってから前記共有資源占有解除の割込み通知が送信されるまでの間、共有資源へのアクセス権が新たに確保されないように自プロセッサにおける共有資源に関わる処理を一時停止させる一時停止処理部
　
　
＜参考文献８＞
特開平４−１７４０５３号公報（平成４年６月２２日出願公開）
　
　＜参考文献記載事項８−１＞
「
このＮＭＩ方式はデバッグ処理に入ったプロセッサが他のプロセッサに対してＮＭＩを起こし、各々のプロセッサが割り込み処理中で待機（ＷＡＩＴ）することにより、システムを凍結する方法である。
　
　
４．引用発明
　
（１）引用文献１には上記引用文献記載事項１−２〜１−８に示される如き「アドレス変換バッファ制御方式」が開示されている。
　
（２）上記引用文献記載事項１−３、１−１０等から明らかなように、該「アドレス変換バッファ制御方式」は、
「演算処理装置（１）と、
該演算処理装置（１）より送出される論理アドレスを保持する論理アドレス変換要求レジスタ（２）、アドレス変換対情報の論理アドレスの一部をタグ情報として格納するタグ記憶（３）、該格納している変換対情報の有効／無効情報を格納する有効性表示記憶（４）、前記変換対データの物理アドレスをすくなくとも格納している物理アドレス記憶（５）、該タグ記憶の出力データと前記変換要求レジスタに保持された論理アドレスの対応するアドレス情報を比較する第１の比較器（６）、出力バッファ（７）、及び、セレクタ（８）を有するアドレス変換バッファ機構と、
物理アドレスパージ要求レジスタ（９）、インデックスカウンタ（１０）、パージ情報を格納するパージ情報記憶（１１）、及び、前記パージ要求レジスタの物理アドレスと前記パージ情報記憶（１１）の出力データを比較する第２の比較器（１２）を有するパージ制御機構と」
を備えている。
　
（３）上記引用文献記載事項１−４等から明らかなように、上記「アドレス変換バッファ制御方式」は
「上記演算処理装置（１）より論理アドレスバス（２０）上に送出された論理アドレスは上記論理アドレス変換要求レジスタ（２）を活性化させ、上記論理アドレス要求レジスタ（２）の論理アドレスは上位部をタグ部、中位部をインデックス部、下部を無変換部に分解され、このインデックス部により、上記タグ記憶（２）、上記有効性表示記憶（４）、上記物理アドレス記憶（５）が同時にアクセスされ、上記タグ記憶（３）より読み出された出力データは、上記論理アドレスのタグ部と上記第１の比較器（６）により一致するかどうか比較され、一致した場合で、さらに上記有効性表示記憶（４）の出力する有効信号が有効である時、変換有効信号（１６）を上記出カバッファ（７）に送出し、その結果上記物理アドレス記憶（５）より読み出されたアドレスがアドレスバス（１４）に送出され、上記第１の比較器（６）で一致が検出されない場合、あるいは有効信号（１５）が出力されない場合、変換対情報が変換バッファ機構にないことが、上記演算処理装置（１）に対して通報手段により知らされ」るよう動作するものである。
　
（４）上記引用文献記載事項１−５等から明らかなように、上記「アドレス変換バッファ制御方式」は
「他のバスマスタ装置により、上記物理アドレスパージ要求レジスタ（９）に対してパージ対象となる物理アドレスがアクセス信号（１７）により格納された時、上記物理アドレス記憶（６）と同じ構造を有し、同じ情報を格納している上記パージ情報記憶（１１）は上記インデックスカウンタ（１０）により記憶されている物理アドレスが順次読み出され、上記パージ要求レジスタ（９）の物理アドレスバス（２３）の値と上記第２の比較器（１２）により比較され、一致が検出された時パージ要求信号（１９）が上記セレクタ（８）に作用し、インデックスカウンタ（１０）の内容であるパージインデックス情報（１８）が上記有効性表示記憶（４）に送出され該当する上記有効性表示記憶（４）の内容が無効化され」るよう動作するものである。
　
（５）上記引用文献記載事項１−６等から明らかなように、上記「アドレス変換バッファ機構」は、
「上記アドレス変換要求レジスタ（２）の活性化によるアドレス変換操作、上記物理アドレスパージ要求レジスタ（９）に対するアクセスによるパージ処理操作は並列して同時に実行され、該パージ処理中のアドレス変換操作により得られた物理アドレスは上記パージ要求レジスタ（９）の内容と一致するかどうか、監視手段により監視させ、一致する場合、このアドレス変換の結果を無効化し」ている。
　
（６）そして、上記引用文献記載事項１−７等から明らかなように、上記「アドレス変換バッファ制御方式」においては、
「このパージ処理操作は上記パージ情報記憶（１１）全体を上記インデックスカウンタ（１０）により走査することにより完了」するものである。
　
（７）よって、引用文献１には下記の引用発明が記載されていると認められる。
　
＜引用発明＞
「演算処理装置（１）と、
　該演算処理装置（１）より送出される論理アドレスを保持する論理アドレス変換要求レジスタ（２）、アドレス変換対情報の論理アドレスの一部をタグ情報として格納するタグ記憶（３）、該格納している変換対情報の有効／無効情報を格納する有効性表示記憶（４）、前記変換対データの物理アドレスをすくなくとも格納している物理アドレス記憶（５）、該タグ記憶の出力データと前記変換要求レジスタに保持された論理アドレスの対応するアドレス情報を比較する第１の比較器（６）、出力バッファ（７）、及び、セレクタ（８）を有するアドレス変換バッファ機構と、
物理アドレスパージ要求レジスタ（９）、インデックスカウンタ（１０）、パージ情報を格納するパージ情報記憶（１１）、前記パージ要求レジスタの物理アドレスと前記パージ情報記憶（１１）の出力データを比較する第２の比較器（１２）を有するパージ制御機構とを備え、
　上記演算処理装置（１）より論理アドレスバス（２０）上に送出された論理アドレスは上記論理アドレス変換要求レジスタ（２）を活性化させ、上記論理アドレス要求レジスタ（２）の論理アドレスは上位部をタグ部、中位部をインデックス部、下部を無変換部に分解され、このインデックス部により、上記タグ記憶（２）、上記有効性表示記憶（４）、上記物理アドレス記憶（５）が同時にアクセスされ、上記タグ記憶（３）より読み出された出力データは、上記論理アドレスのタグ部と上記第１の比較器（６）により一致するかどうか比較され、一致した場合で、さらに上記有効性表示記憶（４）の出力する有効信号が有効である時、変換有効信号（１６）を上記出カバッファ（７）に送出し、その結果上記物理アドレス記憶（５）より読み出されたアドレスがアドレスバス（１４）に送出され、上記第１の比較器（６）で一致が検出されない場合、あるいは有効信号（１５）が出力されない場合、変換対情報が変換バッファ機構にないことが、上記演算処理装置（１）に対して通報手段により知らされ、
　他のバスマスタ装置により、上記物理アドレスパージ要求レジスタ（９）に対してパージ対象となる物理アドレスがアクセス信号（１７）により格納された時、上記物理アドレス記憶（６）と同じ構造を有し、同じ情報を格納している上記パージ情報記憶（１１）は上記インデックスカウンタ（１０）により記憶されている物理アドレスが順次読み出され、上記パージ要求レジスタ（９）の物理アドレスバス（２３）の値と上記第２の比較器（１２）により比較され、一致が検出された時パージ要求信号（１９）が上記セレクタ（８）に作用し、インデックスカウンタ（１０）の内容であるパージインデックス情報（１８）が上記有効性表示記憶（４）に送出され該当する上記有効性表示記憶（４）の内容が無効化され、
　上記アドレス変換要求レジスタ（２）の活性化によるアドレス変換操作、上記物理アドレスパージ要求レジスタ（９）に対するアクセスによるパージ処理操作は並列して同時に実行され、該パージ処理中のアドレス変換操作により得られた物理アドレスは上記パージ要求レジスタ（９）の内容と一致するかどうか、監視手段により監視させ、一致する場合、このアドレス変換の結果を無効化し、
　このパージ処理操作は上記パージ情報記憶（１１）全体を上記インデックスカウンタ（１０）により走査することにより完了するものである
アドレス変換バッファ制御方式。」
　
　
５．対比
　以下に、本願発明と引用発明とを比較する。
　
（１）引用発明は「演算処理装置」等を備えた「方式」であるから、本願発明と同様に「コンピュータシステム」と言えるものである。
　
（２）引用発明における「アドレス変換バッファ機構」は、本願発明における「変換バッファ（ＴＢ）」に対応付けられるものであるところ、引用発明は「上記演算処理装置（１）より論理アドレスバス（２０）上に送出された論理アドレスは上記論理アドレス変換要求レジスタ（２）を活性化させ、上記論理アドレス要求レジスタ（２）の論理アドレスは上位部をタグ部、中位部をインデックス部、下部を無変換部に分解され、このインデックス部により、上記タグ記憶（２）、上記有効性表示記憶（４）、上記物理アドレス記憶（５）が同時にアクセスされ、上記タグ記憶（３）より読み出された出力データは、上記論理アドレスのタグ部と上記第１の比較器（６）により一致するかどうか比較され、一致した場合で、さらに上記有効性表示記憶（４）の出力する有効信号が有効である時、変換有効信号（１６）を上記出カバッファ（７）に送出し、その結果上記物理アドレス記憶（５）より読み出されたアドレスがアドレスバス（１４）に送出され、上記第１の比較器（６）で一致が検出されない場合、あるいは有効信号（１５）が出力されない場合、変換対情報が変換バッファ機構にないことが、上記演算処理装置（１）に対して通報手段により知らされ」るよう動作するものであるから、引用発明における「アドレス変換バッファ機構」は、本願発明における「変換バッファ（ＴＢ）」と同様に「仮想−物理アドレス変換を保存する変換バッファ（ＴＢ）」と言えるものである。
　
（３）引用発明における「演算処理装置（１）」は、本願発明における「第１の中央演算処理ユニット（ＣＰＵ）」に対応付けられるものであるところ、両者は「中央演算処理ユニット（ＣＰＵ）」と言えるものである点で共通すると言える。
　
（４）
　ア．引用発明における「パージ制御機構」は、本願発明における「スヌープフィルタ」に対応付けられるものであるところ、引用発明においては「一致が検出された時パージ要求信号（１９）が上記セレクタ（８）に作用し、インデックスカウンタ（１０）の内容であるパージインデックス情報（１８）が上記有効性表示記憶（４）に送出され該当する上記有効性表示記憶（４）の内容が無効化され」るものであり、また、「一致」が検出されない時には該無効化はなされないものであることは明らかであるから、引用発明における「パージ制御機構」も「スヌープフィルタ」と言えるものである。
　
　イ．引用発明における「パージ制御機構」の「パージ情報記憶（１１）」は「上記物理アドレス記憶（６）と同じ構造を有し、同じ情報を格納している」よう動作するものであるから、該「パージ制御機構」も、本願発明における「スヌープフィルタ」と同様に、「前記ＴＢの動作を反映し」ていると言える。
　また、引用発明における「他のバスマスタ装置」は、本願発明における「第２のＣＰＵ」に対応付けられるものであるところ、後者も「バスマスタ装置」の一種に他ならないものである。
　
　ウ．引用発明における「パージ制御機構」は「他のバスマスタ装置により、上記物理アドレスパージ要求レジスタ（９）に対してパージ対象となる物理アドレスがアクセス信号（１７）により格納された時、上記物理アドレス記憶（６）と同じ構造を有し、同じ情報を格納している上記パージ情報記憶（１１）は上記インデックスカウンタ（１０）により記憶されている物理アドレスが順次読み出され、上記パージ要求レジスタ（９）の物理アドレスバス（２３）の値と上記第２の比較器（１２）により比較され、一致が検出された時パージ要求信号（１９）が上記セレクタ（８）に作用し、インデックスカウンタ（１０）の内容であるパージインデックス情報（１８）が上記有効性表示記憶（４）に送出され」、「このパージ処理操作は上記パージ情報記憶手段（１１）全体を上記インデックスカウンタ（１０）により走査することにより完了する」との動作をするものであるから、本願発明における「スヌープフィルタ」と同様に、「無効要求を受信すると物理アドレスを用いて」「項目を探すよう」動作するものである。
　
　エ．従って、引用発明における「パージ制御機構」と、本願発明における「スヌープフィルタ」とは「前記ＴＢの動作を反映し、且つ、」他のバスマスタ装置「からの無効要求を受信すると物理アドレスを用いて」「項目を探すよう前記」「ＣＰＵへ結合されるスヌープフィルタ」である点で共通する。
　
（５）引用発明においては「上記アドレス変換要求レジスタ（２）の活性化によるアドレス変換操作、上記物理アドレスパージ要求レジスタ（９）に対するアクセスによるパージ処理操作は並列して同時に実行され」るのであるから引用発明における「パージ制御機構」も「前記ＴＢにおいて検索することなく前記ＴＢから前記無効な項目を取り除くよう」動作すると言える。
　そして、引用発明における「パージ制御機構」が出力する「パージインデックス情報（１８）」は「前記ＴＢへのインデックス」に対応付けられるものであるところ、前者は「上記有効性表示記憶（４）に送出され該当する上記有効性表示記憶（４）の内容が無効化され」る、すなわち「前記ＴＢにおいて検索することなく前記ＴＢから前記無効な項目を取り除くよう」に用いられるものである。
　従って、引用発明における「パージ制御機構」も、本願発明における「スヌープフィルタ」と同様に、「前記ＴＢにおいて検索することなく前記ＴＢから前記無効な項目を取り除くよう前記ＴＢへのインデックスを有する」と言える。
　
（６）よって、本願発明は、下記一致点で引用発明と一致し、下記相違点を有する点で引用発明と相違する。
　
＜一致点＞
「仮想−物理アドレス変換を保存する変換バッファ（ＴＢ）」と、
「中央演算処理ユニット（ＣＰＵ）と、
　前記ＴＢの動作を反映し、且つ、」他のバスマスタ装置「からの無効要求を受信すると物理アドレスを用いて」「項目を探すよう前記」「ＣＰＵへ結合されるスヌープフィルタと
　を有し、」
「前記スヌープフィルタは、前記ＴＢにおいて検索することなく前記ＴＢから前記無効な項目を取り除くよう前記ＴＢへのインデックスを有する、コンピュータシステム。」
　
＜相違点１＞
　本願発明における、第１の中央演算処理ユニットは変換バッファ「を有する」即ち変換バッファを内蔵するものである点。
　これに対し、引用発明における「演算処理装置（１）」は「アドレス変換バッファ機構」を内蔵するものではない。
　
＜相違点２＞
　本願発明における、中央演算処理ユニット（ＣＰＵ）は「第１の」中央演算処理ユニット（ＣＰＵ）であり、他のバスマスタ装置は、「第２のＣＰＵ」である点。
　これに対し、引用文献１には他のバスマスタ装置として他の「演算処理装置」を明示してはいない。
　
＜相違点３＞
　本願発明におけるスヌープフィルタは、「コンテント・アドレッサブル・メモリ（ＣＡＭ）動作を介して」項目を探す点。
　これに対し、引用発明におけるパージ制御機構がＣＡＭ動作を介する旨の直接的な明示は引用文献１には無い。
　
＜相違点４＞
　本願発明においては、「前記スヌープフィルタは、「該スヌープフィルタで検出される無効な項目が当該スヌープフィルタ及び前記ＴＢから取り除かれる間動作を止めるよう前記第１のＣＰＵへ割り込みを送信し」ている点。
　これに対し、引用文献１には、「少なくともパージ処理における該当記憶領域のアクセスは、パージ処理が完了するまで、アクセスを保留させる必要」（引用文献記載事項１−１）がある旨の説明はあるものの、パージ制御機構がパージ処理中に演算処理装置を止めるように割り込みを送信する旨の明示はない。
　
　
６．判断
　以下に、上記相違点について検討する。
　
（１）相違点１について
　変換バッファを演算処理装置内に設けることは、当業者が適宜に採用している周知慣用の構成に他ならないものであり、（必要があれば、引用文献２（引用文献記載事項２−１等）、参考文献１（参考文献記載事項１−１等）、参考文献２（参考文献記載事項２−１等）等参照。）、引用発明における「アドレス変換バッファ機構」を「演算処理装置」内に設けること、すなわち、上記相違点１を有するものとすることは、当業者であれば適宜に採用し得た設計的事項に過ぎないものである。
　
（２）相違点２について
　複数のプロセッサをバスマスタとするマルチプロセッサ構成は、証拠を挙げる迄もなく周知慣用のアーキテクチャであり、引用発明の「他のバスマスタ装置」として、演算処理装置（１）とは別の演算処理装置を有する構成、すなわち、上記相違点２を有する構成も、当業者であれば、当然の如く想起する構成に他ならない。
　
（３）相違点３について
　コンテント・アドレッサブル・メモリ（ＣＡＭ）、すなわち、連想記憶は、検索を要する情報の記憶手段として慣用されるものであり（必要があれば、引用文献１（引用文献記載事項１−９）、参考文献３（参考文献記載事項３−１等）、参考文献４（参考文献記載事項４−１等）等参照。）引用発明におけるパージ制御機構を、連想記憶を介したものとすること、すなわち、引用発明を上記相違点３に係る構成を有するものとすることも、当業者であれば、当然の如く採用し得た事項に過ぎない。
　
（４）相違点４について
　無効化処理を行う場合には、当然に該無効化処理とプロセッサからの該当領域へのアクセスとの調停がなされる（必要があれば引用文献１（特に引用文献記載事項１−１）も参照）ものであるところ、係る調停の手法として、プロセッサによる処理を停止させることは古くから知られているありふれた手法であり（必要があれば、参考文献５（参考文献記載事項５−１等）、参考文献６（参考文献記載事項６−１等）等参照。）、引用発明においてパージ処理が完了するまで演算処理装置の動作を停止させるような調停手法を採用することは、当業者であれば当然の如く想到することである。
　そして、プロセッサを停止させるための手法として、プロセッサに割り込みをかけることも、従来から適宜に採用されている周知慣用の手法である（必要があれば引用文献３（引用記載事項３−１）、参考文献７（特に参考文献記載事項７−１）、参考文献８（特に参考文献記載事項８−１）等参照。）。
　してみると、引用発明における「パージ制御機構」が演算処理装置に割り込み信号を送出することで、その動作を止めるように構成すること、即ち、上記相違点４を有するものとすることは、当業者が容易に想到し得たことである。
　
（５）よって、本願発明の構成は引用文献１に記載された発明に基づいて、当業者が容易に想到し得たものである。
　また、本願発明の効果は、当業者であれば容易に予測し得る程度のものであって、格別顕著なものではない。
　よって、本願発明は、引用文献１に記載された発明に基づいて、当業者が容易に発明をすることができたものである。
　
　
７．むすび
　以上のとおり、本願請求項１に係る発明は、その出願前に日本国内において頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基づいて、当業者が容易に発明をすることができたものであるから、他の請求項についての検討をするまでもなく、本願は、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。