【事件の表示】
　特願２００６−５３２３４０「汎用的にアクセス可能である十分にプログラム可能なメモリ組み込み自己テスト（ＭＢＩＳＴ）システムおよび方法」拒絶査定不服審判事件〔平成１６年１２月２日国際公開、ＷＯ２００４／１０５０４０、平成１９年３月１日国内公表、特表２００７−５０４５９９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１６年３月２５日（パリ条約に基づく優先権主張外国庁受理　２００３年５月１６日及び２００４年２月１１日、アメリカ合衆国）を国際出願日とする出願であって、平成２０年１０月９日付けの拒絶理由通知に対して平成２１年４月１４日に意見書が提出されたが、同年９月２９日付けで拒絶査定がなされた。
　そして、平成２２年２月８日に拒絶査定に対する審判が請求されるとともに手続補正書が提出され、その後、同年７月２日付けで審尋がなされ、同年１０月４日に回答書が提出された。
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２２年２月８日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２２年２月８日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜１７を、補正後の特許請求の範囲の請求項１〜１７と補正するものであり、補正前後の請求項１、１６及び１７は各々以下のとおりである。
　
（補正前）
　「【請求項１】
　汎用的にアクセス可能である十分にプログラム可能なメモリ組み込み自己テスト（ＭＢＩＳＴ）システムであって、
　テストされるメモリのためのアドレスを生成するように構成されたアドレスジェネレータと、
　前記テストされるメモリの選択されたアドレスにテストデータを供給し、かつ前記テストデータを読み出すように構成されたシーケンサ回路と、
　メモリ故障を識別するために、前記テストされるメモリに供給されたテストデータと前記テストされるメモリから読み出されたテストデータとを比較するように構成されたコンパレータ回路と、
　前記テストされるメモリにテストデータパターンを供給するための外部からアクセス可能であるユーザプログラム可能なパターンレジスタと、
　を含むＭＢＩＳＴコントローラと、
　前記ユーザプログラム可能なパターンレジスタに前記テストデータパターンを供給するように構成された外部パターンプログラミングデバイスと、
　を具備するシステム。」
　「【請求項１６】
　汎用的にアクセス可能である十分にプログラム可能なメモリ組み込み自己テスト（ＭＢＩＳＴ）システムであって、
　テストされるメモリのためのアドレスを生成するように構成されたアドレスジェネレータと、
　前記テストされるメモリの選択されたアドレスにテストデータを供給し、かつ前記テストデータを読み出すように構成されたシーケンサ回路と、
　メモリ故障を識別するために、前記テストされるメモリに供給されたテストデータと前記テストされるメモリから読み出されたテストデータとを比較するように構成されたコンパレータ回路と、
　を含むＭＢＩＳＴコントローラと、
　前記ＭＢＩＳＴコントローラから離れ、前記テストされるメモリにテストデータパターンを供給するための外部からアクセス可能であるユーザプログラム可能なパターンレジスタと、
　前記ユーザプログラム可能なパターンレジスタに前記テストデータパターンを供給するように構成された外部パターンプログラミングデバイスと、
　を具備するシステム。」
　「【請求項１７】
　汎用的にアクセス可能である十分にプログラム可能なメモリ組み込み自己テスト（ＭＢＩＳＴ）方法であって、
　テストされるメモリのためのアドレスを生成するステップと、
　外部からアクセス可能であるユーザプログラム可能なパターンレジスタのために外部パターンプログラミングデバイスを用いてテストデータパターンを生成するステップと、
　前記テストされるメモリへの前記テストデータパターンを用いて前記ユーザプログラム可能なパターンレジスタをプログラムするステップと、
　前記テストされるメモリの選択されたアドレスにテストデータを供給するステップと、
　前記テストされるメモリの選択されたアドレスから前記テストデータを読み出すステップと、
　メモリ故障を識別するために、前記テストされるメモリに供給されたテストデータと前記テストされるメモリから読み出されたテストデータとを比較するステップと、
　を有する方法。」
　
（補正後）
　「【請求項１】
　汎用的にアクセス可能である十分にプログラム可能なメモリ組み込み自己テスト（ＭＢＩＳＴ）システムであって、
　テストされるメモリのためのアドレスを生成するように構成されたアドレスジェネレータと、
　前記テストされるメモリの選択されたアドレスにテストデータを供給し、かつ前記テストデータを読み出すように構成されたシーケンサ回路と、
　メモリ故障を識別するために、前記テストされるメモリに供給されたテストデータと前記テストされるメモリから読み出されたテストデータとを比較するように構成されたコンパレータ回路と、
　前記テストされるメモリにテストデータパターンを供給するための外部から直接にアクセス可能であるユーザプログラム可能なパターンレジスタと、
　を含むＭＢＩＳＴコントローラと、
　前記ユーザプログラム可能なパターンレジスタに直接に前記テストデータパターンを供給するように構成された外部パターンプログラミングデバイスと、
　を具備するシステム。」
　「【請求項１６】
　汎用的にアクセス可能である十分にプログラム可能なメモリ組み込み自己テスト（ＭＢＩＳＴ）システムであって、
　テストされるメモリのためのアドレスを生成するように構成されたアドレスジェネレータと、
　前記テストされるメモリの選択されたアドレスにテストデータを供給し、かつ前記テストデータを読み出すように構成されたシーケンサ回路と、
　メモリ故障を識別するために、前記テストされるメモリに供給されたテストデータと前記テストされるメモリから読み出されたテストデータとを比較するように構成されたコンパレータ回路と、
　を含むＭＢＩＳＴコントローラと、
　前記ＭＢＩＳＴコントローラから離れ、前記テストされるメモリにテストデータパターンを供給するための外部から直接にアクセス可能であるユーザプログラム可能なパターンレジスタと、
　前記ユーザプログラム可能なパターンレジスタに直接に前記テストデータパターンを供給するように構成された外部パターンプログラミングデバイスと、
　を具備するシステム。」
　「【請求項１７】
　汎用的にアクセス可能である十分にプログラム可能なメモリ組み込み自己テスト（ＭＢＩＳＴ）方法であって、
　テストされるメモリのためのアドレスを生成するステップと、
　外部から直接にアクセス可能であるユーザプログラム可能なパターンレジスタのために外部パターンプログラミングデバイスを用いてテストデータのパターンを生成するステップと、
　前記テストデータのパターンを前記ユーザプログラム可能なパターンレジスタに外部から直接に供給するステップと、
　前記テストされるメモリの選択されたアドレスに前記テストデータを供給するステップと、
　前記テストされるメモリの選択されたアドレスから前記テストデータを読み出すステップと、
　メモリ故障を識別するために、前記テストされるメモリに供給されたテストデータと前記テストされるメモリから読み出されたテストデータとを比較するステップと、
　を有する方法。」
　
２．補正事項の整理
　本件補正における補正事項を整理すると、以下のとおりである。
（１）補正事項１
　補正前の請求項１の「前記テストされるメモリにテストデータパターンを供給するための外部からアクセス可能であるユーザプログラム可能なパターンレジスタ」を、補正後の請求項１の「前記テストされるメモリにテストデータパターンを供給するための外部から直接にアクセス可能であるユーザプログラム可能なパターンレジスタ」と補正すること。
　
（２）補正事項２
　補正前の請求項１の「前記ユーザプログラム可能なパターンレジスタに前記テストデータパターンを供給するように構成された外部パターンプログラミングデバイス」を、補正後の請求項１の「前記ユーザプログラム可能なパターンレジスタに直接に前記テストデータパターンを供給するように構成された外部パターンプログラミングデバイス」と補正すること。
　
（３）補正事項３
　補正前の請求項１６の「前記ＭＢＩＳＴコントローラから離れ、前記テストされるメモリにテストデータパターンを供給するための外部からアクセス可能であるユーザプログラム可能なパターンレジスタ」を、補正後の請求項１６の「前記ＭＢＩＳＴコントローラから離れ、前記テストされるメモリにテストデータパターンを供給するための外部から直接にアクセス可能であるユーザプログラム可能なパターンレジスタ」と補正すること。
　
（４）補正事項４
　補正前の請求項１６の「前記ユーザプログラム可能なパターンレジスタに前記テストデータパターンを供給するように構成された外部パターンプログラミングデバイス」を、補正後の請求項１６の「前記ユーザプログラム可能なパターンレジスタに直接に前記テストデータパターンを供給するように構成された外部パターンプログラミングデバイス」と補正すること。
　
（５）補正事項５
　補正前の請求項１７の「外部からアクセス可能であるユーザプログラム可能なパターンレジスタのために外部パターンプログラミングデバイスを用いてテストデータパターンを生成するステップ」を、補正後の請求項１７の「外部から直接にアクセス可能であるユーザプログラム可能なパターンレジスタのために外部パターンプログラミングデバイスを用いてテストデータのパターンを生成するステップ」と補正すること。
　
（６）補正事項６
　補正前の請求項１７の「前記テストされるメモリへの前記テストデータパターンを用いて前記ユーザプログラム可能なパターンレジスタをプログラムするステップ」を、補正後の請求項１７の「前記テストデータのパターンを前記ユーザプログラム可能なパターンレジスタに外部から直接に供給するステップ」と補正すること。
　
（７）補正事項７
　補正前の請求項１７の「前記テストされるメモリの選択されたアドレスにテストデータを供給するステップ」を、補正後の請求項１７の「前記テストされるメモリの選択されたアドレスに前記テストデータを供給するステップ」と補正すること。
　
３．補正の目的の適否、及び新規事項の追加の有無について
（１）補正事項１及び２について
　補正事項１及び２は、補正前の請求項１に係る発明の発明特定事項である「前記テストされるメモリにテストデータパターンを供給するための外部からアクセス可能であるユーザプログラム可能なパターンレジスタ」及び「前記ユーザプログラム可能なパターンレジスタに前記テストデータパターンを供給するように構成された外部パターンプログラミングデバイス」について、各々外部から「直接」アクセス可能であり、「直接」テストデータパターンを供給するものであるという技術的限定を加えるものであるから、当該補正事項１及び２は、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項１及び２は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正された部分の構成は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲及び図面をまとめて「当初明細書等」という。）の００２５段落等に記載されているものと認められるから、補正事項１及び２は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項１及び２は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たす。
　
（２）補正事項３及び４について
　補正事項３及び４は、補正前の請求項１６に係る発明の発明特定事項である「前記ＭＢＩＳＴコントローラから離れ、前記テストされるメモリにテストデータパターンを供給するための外部からアクセス可能であるユーザプログラム可能なパターンレジスタ」及び「前記ユーザプログラム可能なパターンレジスタに前記テストデータパターンを供給するように構成された外部パターンプログラミングデバイス」について、各々外部から「直接」アクセス可能であり、「直接」テストデータパターンを供給するものであるという技術的限定を加えるものであるから、当該補正事項３及び４は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項３及び４は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正された部分の構成は、当初明細書の００２５段落等に記載されているものと認められるから、補正事項３及び４は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項３及び４は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（３）補正事項５及び６について
　補正事項５及び６は、補正前の請求項１７に係る発明の発明特定事項である「外部からアクセス可能であるユーザプログラム可能なパターンレジスタのために外部パターンプログラミングデバイスを用いてテストデータパターンを生成するステップ」及び「前記テストされるメモリへの前記テストデータパターンを用いて前記ユーザプログラム可能なパターンレジスタをプログラムするステップ」について、各々外部から「直接」アクセス可能であり、「直接」テストデータのパターンを供給するものであるという技術的限定を加えるとともに、より明瞭にするものであるから、当該補正事項５及び６は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮及び第４号に掲げる明瞭でない記載の釈明を目的とするものに該当する。
　したがって、補正事項５及び６は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正された部分の構成は、当初明細書の００２５段落等に記載されているものと認められるから、補正事項５及び６は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項５及び６は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（４）補正事項７について
　補正事項７は、補正前の請求項７の記載をより明瞭にするものであるから、特許法第１７条の２第４項第４号に掲げる明瞭でない記載の釈明を目的とするものに該当する。
　したがって、補正事項７は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項７が特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
（５）補正の目的の適否、及び新規事項の追加の有無についてのまとめ
　以上検討したとおりであるから、本件補正は特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　そして、本件補正は特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。
　
４．独立特許要件について
（１）補正後の発明
　本願の本件補正による補正後の請求項１〜１７に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜１７に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される次のとおりのものである。
　「【請求項１】
　汎用的にアクセス可能である十分にプログラム可能なメモリ組み込み自己テスト（ＭＢＩＳＴ）システムであって、
　テストされるメモリのためのアドレスを生成するように構成されたアドレスジェネレータと、
　前記テストされるメモリの選択されたアドレスにテストデータを供給し、かつ前記テストデータを読み出すように構成されたシーケンサ回路と、
　メモリ故障を識別するために、前記テストされるメモリに供給されたテストデータと前記テストされるメモリから読み出されたテストデータとを比較するように構成されたコンパレータ回路と、
　前記テストされるメモリにテストデータパターンを供給するための外部から直接にアクセス可能であるユーザプログラム可能なパターンレジスタと、
　を含むＭＢＩＳＴコントローラと、
　前記ユーザプログラム可能なパターンレジスタに直接に前記テストデータパターンを供給するように構成された外部パターンプログラミングデバイスと、
　を具備するシステム。」
　
（２）引用刊行物に記載された発明
（２−１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平９−１４５７９０号公報（以下「引用例」という。）には、図１〜３とともに、次の記載がある（下線は当合議体が付加したものである。）。
　
ａ．「【０００１】
【発明の属する技術分野】この発明は、主記憶部と、この主記憶部に書き込まれたデータを外部に転送するＣＰＵとを１つのチップに集積、あるいはこの主記憶部に書き込まれたデータに従った演算などを行うＣＰＵとを１つのチップに集積した半導体集積回路装置と、そのテスト方法に関する。」
　
ｂ．「【００２３】
【発明の実施の形態】以下、この発明の一実施の形態に係るコントローラ・大容量メモリ混載型半導体集積回路装置について説明する。
図１は、この発明の一実施の形態に係るコントローラ・大容量メモリ混載型半導体集積回路装置のブロック図である
【００２４】図１に示すように、一実施の形態に係る集積回路装置は、大きく３つのブロックに分かれている。一つは、メガバイト級の容量を持つ主記憶部としての大容量メモリ１であり、
他の一つは、チップ１００の外から大容量メモリ１へのデータ入力および大容量メモリ１からチップ１００の外へのデータ出力を少なくともコントロールするコントローラ２であり、さらに別の一つは、大容量メモリ１を自己テストおよび自己救済するための自己内部テスタ３である。
【００２５】大容量メモリ１は、メモリセルが行列状に配置されているメモリセルアレイ１０と、メモリセルアレイ１０のロウを選択するロウデコーダなどを含むロウ系回路１２と、メモリセルアレイ１０のカラムを選択するカラムデコーダなどを含むカラム系回路１４と、データを入／出力するデータバッファ回路などを含む入出力系回路（Ｉ／Ｏ）１６と、不良セルを救済するため、予備のメモリセル、予備のデコーダ、アドレス切り替えのためのヒューズ回路などを含むリダンダンシ回路１８とを含んでいる。」
　
ｃ．「【００２６】メモリセルアレイ１０に集積されているメモリセルは、ダイナミック型のセルで構成されており、ロウ系制御回路１２、カラム系制御回路１４、データを入／出力するデータバッファ回路などは、論理回路の組み合わせで構成されている。
【００２８】
コントローラ２は、外部とのデータのやりとり、および内部の動作制御などを行う中央処理回路（ＣＰＵ）２０と、処理中、データを一時的に保存しておくバッファメモリ（ＢＵＦ．Ｍ）２２とを含む
【００２９】
ＣＰＵ２０は、基本的に論理回路の組み合わせで構成されており、バッファメモリ２２は、ラッチ回路などのスタティックなメモリで構成されている。自己内部テスタ３は、自己内部テストを制御／実行する自己内部テスト制御回路（ＣＯＮＴ．Ｔ）３０と、自己内部リダンダンシを制御／実行する自己内部リダンダンシ制御回路（ＣＯＮＴ．Ｒ）３２と、テスト制御回路３０が制御／実行するテストシーケンス、リダンダンシ制御回路３２が制御／実行するリダンダンシシーケンスなどを記憶しておく自己内部テスト用メモリ（ＥＥＰＲＯＭ）３４と、自己内部テスト用メモリ３４からのデータと大容量メモリ１から出力されたデータとを比較し、テスト結果を判定するデータ比較回路（ＣＯＭＰ．）３６とを含んでいる。
　
ｄ．「【００３８】次に、自己内部テスト工程を説明する。自己内部テスト工程は、大きく２つの工程に分かれている。一つは大容量メモリ１の不良セルの特定工程であり、他の一つは不良セルの救済工程である。さらに不良セルの特定工程および不良セルの救済工程はそれぞれ、自己内部テスト用メモリ３４にテスト、またはリダンダンシシーケンスを書き込む工程と、書き込まれたテスト、またはリダンダンシシーケンスを実行する工程とに分かれている。
【００３９】
図２は、図１に示すブロックを、より詳細に示したブロック図である。自己内部テスト工程では、外部テスタ２００は、書き込むべきデータのソースとして使用される。書き込むべきデータは、外部テスタ２００からテストヘッド５０を介してチップ１００に入力され、入力されたデータは、順次、自己内部テスト用メモリ３４に書き込まれる
【００４０】
まず、ＣＰＵ２０は、外部テスタ２００から出力された書き込み開始信号を受け、自己内部テスト用メモリ３４へのデータの書き込み動作を開始させる（図３に示すステップｓｔ．４）。この後に続いて、外部テスタ２００より、テストシーケンスＴＳＥＱがチップ１００に入力され、入力されたテストシーケンスＴＳＥＱは、ＣＰＵ２０を介して自己内部テスト用メモリ３４に書き込まれる（図３に示すステップｓｔ．５）。テストシーケンスＴＳＥＱには、テスト用入力データパターンや、アドレス発生パターンなど、テストに必要な情報が含まれている。
　
ｅ．「【００４１】
次に、ＣＰＵ２０は、外部テスタ２００から出力された書き込み終了信号を受け、データの書き込み動作を終了させる（図３に示すステップｓｔ．６）。次に、自己内部テストの実行に移る
【００４４】
タイミング発生／制御回路３０１は、ＣＰＵ２０から出力されたテスト開始信号ＴＳＳに応答し、アドレス発生開始信号ＡＧＳ、データ発生開始信号ＴＤＩＮ、大容量メモリ１を制御するためのテスト用制御信号群などをそれぞれ出力する。テスト用制御信号群には、ロウアドレスストローブ信号（ＲＡＳ）、カラムアドレスストローブ信号（ＣＡＳ）、ライトイネーブル信号（ＷＥ）などの通常動作時に使用されるメモリの動作を制御する信号に対応した動作制御信号や、テストモード信号などが含まれている
【００４５】
次に、大容量メモリ１へ入力データパターンＤＩＮを入力する（図３に示すステップｓｔ．８）。データ発生回路３０５は、データ発生開始信号ＴＤＩＮに応答し、メモリ３４に記憶されていた入力データパターンに従って入力データパターンＤＩＮを発生する。
　
ｆ．「【００４６】以下、入力データパターンＤＩＮの入力動作の一例を説明する。入力データパターンＤＩＮは、データ比較回路３６および入出力系回路１６にそれぞれ供給される。入力データパターンＤＩＮは、入出力系回路１６のセレクタ４０１に入力される。
【００４７】セレクタ４０１は、テストモード信号ＴＭＯＤＥ１がテストモードを指定し、かつ書き込みモードである時、入力データパターンＤＩＮをデータバッファ４０３に供給する。
【００４８】
アドレス発生回路３０３は、アドレス発生開始信号ＡＧＳに応答し、メモリ３４に記憶されていたアドレス発生パターンに従ってテストアドレス信号を出力する。アドレス発生回路３０３から出力されたテストアドレス信号のうち、ロウアドレスに対応するテストロウアドレス信号ＴＡＤＲは、ロウ系回路１２のセレクタ４０５に入力され、カラムアドレスに対応するテストカラムアドレス信号ＴＡＤＣは、カラム系回路１４のセレクタ４０７に入力される
【００５０】データバッファ４０３は、テスト用制御信号群のうち、ライトイネーブル信号（ＷＥ）に相当する信号ＴＷＥと、カラムアドレスストローブ信号（ＣＡＳ）に相当する信号ＴＣＡＳとに応答して、書き込みモード／読み出しモードのうち、書き込みモードを選び、メモリセルアレイ１０に入力用テストパターンＴＰＴＩを、リードライトデータ線を介して供給する。
　
ｇ．「【００５３】
このようにして膨大な数のメモリセルのうち、ドライブされたワード線と、選択されたカラム選択線に接続されたビット線（図示せず）との交点にあるものが選択され、ここに入力データパターンＤＩＮが入力され、入力データパターンＤＩＮに基いたデータが書き込まれる
【００５４】
さて、入力データパターンＤＩＮに基いたデータの書き込みが終了したら、次に、書き込まれたデータの状態を調べるために、大容量メモリ１から書き込まれたデータを読み出す（図３に示すステップｓｔ．９）。書き込まれたデータを読み出すために、上記したようなロウの選択とカラムの選択とを行ってメモリセルを選択し、さらに上記した信号ＴＷＥと上記した信号ＴＣＡＳとをそれぞれ制御し、データバッファ回路４０３を読み出しモードとする。これにより、選択されたメモリセルからデータが読み出される。メモリセルから読み出されたデータＤＯＵＴは、データ比較回路３６に供給される
【００５５】
読み出されたデータＤＯＵＴが正常か否かを判断するために、比較回路３６において、入力データパターンＤＩＮと読み出されたデータＤＯＵＴとを比較する（図３に示すステップｓｔ．１０）。比較回路３６は、比較結果に応じて、正常ならば“パス”、異常ならば“フェイル”を示す判定信号Ｐ／Ｆを出力する。
　
（２−２）ここにおいて、図１及び２、並びに００４８段落の「アドレス発生回路３０３は、アドレス発生開始信号ＡＧＳに応答し、メモリ３４に記憶されていたアドレス発生パターンに従ってテストアドレス信号を出力する。」という記載から、図１及び２に記載された「コントローラ・大容量メモリ混載型半導体集積回路装置」において、「アドレス発生回路３０３」は、テスト対象である「大容量メモリ１」に対してテストアドレス信号を発生していることが明らかである。
　
（２−３）００４０段落の「外部テスタ２００より、テストシーケンスＴＳＥＱがチップ１００に入力され、入力されたテストシーケンスＴＳＥＱは、ＣＰＵ２０を介して自己内部テスト用メモリ３４に書き込まれる・・・。テストシーケンスＴＳＥＱには、テスト用入力データパターンや、アドレス発生パターンなど、テストに必要な情報が含まれている。」という記載、００４４段落の「タイミング発生／制御回路３０１は、・・・アドレス発生開始信号ＡＧＳ、データ発生開始信号ＴＤＩＮ、大容量メモリ１を制御するためのテスト用制御信号群などをそれぞれ出力する。テスト用制御信号群には、ロウアドレスストローブ信号（ＲＡＳ）、カラムアドレスストローブ信号（ＣＡＳ）、ライトイネーブル信号（ＷＥ）などの通常動作時に使用されるメモリの動作を制御する信号に対応した動作制御信号や、テストモード信号などが含まれている。」という記載、００４５段落の「データ発生回路３０５は、データ発生開始信号ＴＤＩＮに応答し、メモリ３４に記憶されていた入力データパターンに従って入力データパターンＤＩＮを発生する。」という記載、及び００５４段落の「次に、書き込まれたデータの状態を調べるために、大容量メモリ１から書き込まれたデータを読み出す・・・。書き込まれたデータを読み出すために、上記したようなロウの選択とカラムの選択とを行ってメモリセルを選択し、さらに上記した信号ＴＷＥと上記した信号ＴＣＡＳとをそれぞれ制御し、データバッファ回路４０３を読み出しモードとする。」という記載から、図１及び２に記載された「コントローラ・大容量メモリ混載型半導体集積回路装置」において、「タイミング発生／制御回路３０１」及び「データ発生回路３０５」は、テスト対象である「大容量メモリ１」に対して、選択されたアドレスに、メモリ３４に記憶されていたテスト用入力データパターンを供給し、かつ、書き込まれたデータを読み出すように構成されていることが明らかである。
　
（２−４）００３９段落の「外部テスタ２００は、書き込むべきデータのソースとして使用される。書き込むべきデータは、外部テスタ２００からテストヘッド５０を介してチップ１００に入力され、入力されたデータは、順次、自己内部テスト用メモリ３４に書き込まれる。」という記載、及び００４０段落の「まず、ＣＰＵ２０は、外部テスタ２００から出力された書き込み開始信号を受け、自己内部テスト用メモリ３４へのデータの書き込み動作を開始させる・・・。この後に続いて、外部テスタ２００より、テストシーケンスＴＳＥＱがチップ１００に入力され、入力されたテストシーケンスＴＳＥＱは、ＣＰＵ２０を介して自己内部テスト用メモリ３４に書き込まれる・・・。テストシーケンスＴＳＥＱには、テスト用入力データパターンや、アドレス発生パターンなど、テストに必要な情報が含まれている。」という記載から、図２に記載された「コントローラ・大容量メモリ混載型半導体集積回路装置」において、「自己内部テスト用メモリ３４」は、外部から「ＣＰＵ２０」を介して「テスト用入力データパターン」が書き込まれる構成となっており、「外部テスタ２００」は、「自己内部テスト用メモリ３４」に「ＣＰＵ２０」を介して「テスト用入力データパターン」を書き込む構成となっていることが明らかである。
　
（２−５）以上を総合すると、引用例には次の発明（以下「引用発明」という。）が記載されているものと認められる。
　「コントローラ・大容量メモリ混載型半導体集積回路装置及び外部テスタ２００であって、
　テスト対象である大容量メモリ１に対してテストアドレス信号を発生するアドレス発生回路３０３と、
　前記大容量メモリ１に対して、テスト用入力データパターンを供給し、かつ、書き込まれたデータを読み出すように構成されたタイミング発生／制御回路３０１及びデータ発生回路３０５と、
　読み出されたデータが正常か否かを判断するために、前記テスト用入力データパターンと読み出されたデータとを比較する比較回路３６と、
　外部からＣＰＵ２０を介して前記テスト用入力データパターンが書き込まれる自己内部テスト用メモリ３４と、
　を含む自己内部テスタ３と、
　前記自己内部テスト用メモリ３４に前記ＣＰＵ２０を介して前記テスト用入力データパターンを書き込む外部テスタ２００と、
　を具備するコントローラ・大容量メモリ混載型半導体集積回路装置及び外部テスタ２００。」
　
（３）補正発明と引用発明との対比
（３−１）引用発明の「コントローラ・大容量メモリ混載型半導体集積回路装置及び外部テスタ２００」が、全体としてプログラム可能なメモリ組み込み自己テストシステムを構成していること、及び当該「コントローラ・大容量メモリ混載型半導体集積回路装置及び外部テスタ２００」が汎用的にアクセスが可能なものであることは明らかであるから、引用発明の「コントローラ・大容量メモリ混載型半導体集積回路装置及び外部テスタ２００」は、補正発明の「汎用的にアクセス可能である十分にプログラム可能なメモリ組み込み自己テスト（ＭＢＩＳＴ）システム」に相当する。
　
（３−２）引用発明の「テスト対象である大容量メモリ１に対してテストアドレス信号を発生するアドレス発生回路３０３」が、テストされるメモリである「大容量メモリ１」のためのアドレスを生成していることは自明であるから、引用発明の「テスト対象である大容量メモリ１に対してテストアドレス信号を発生するアドレス発生回路３０３」は、補正発明の「テストされるメモリのためのアドレスを生成するように構成されたアドレスジェネレータ」に相当する。
　
（３−３）引用発明の「前記大容量メモリ１に対して、テスト用入力データパターンを供給し、かつ、書き込まれたデータを読み出すように構成されたタイミング発生／制御回路３０１及びデータ発生回路３０５」が、「大容量メモリ１」の選択されたアドレスに対して、テストデータである「テスト用入力データパターン」の供給及び読み出しを行うように構成されていることは明らかであるから、引用発明の「前記大容量メモリ１に対して、テスト用入力データパターンを供給し、かつ、書き込まれたデータを読み出すように構成されたタイミング発生／制御回路３０１及びデータ発生回路３０５」は、補正発明の「前記テストされるメモリの選択されたアドレスにテストデータを供給し、かつ前記テストデータを読み出すように構成されたシーケンサ回路」に相当する。
　
（３−４）引用発明の「比較回路３６」は、「読み出されたデータが正常か否かを判断するために、前記テスト用入力データパターンと読み出されたデータとを比較する」ものであるが、「読み出されたデータが正常か否かを判断する」ことは、「大容量メモリ１」が故障しているか否かを識別することにほかならないから、引用発明の「読み出されたデータが正常か否かを判断するために、前記テスト用入力データパターンと読み出されたデータとを比較する比較回路３６」は、補正発明の「メモリ故障を識別するために、前記テストされるメモリに供給されたテストデータと前記テストされるメモリから読み出されたテストデータとを比較するように構成されたコンパレータ回路」に相当する。
　
（３−５）引用発明の「自己内部テスト用メモリ３４」は、「外部からＣＰＵ２０を介して前記テスト用入力データパターンが書き込まれる」ものであるが、「前記テスト用入力データパターン」の書き込みが、テストされるメモリである「大容量メモリ１」に「前記テスト用入力データパターン」を供給するために行われるものであることは明らかである。
　また、当該「自己内部テスト用メモリ３４」は、「外部から・・・書き込まれる」ものであるから、外部からアクセス可能であることも明らかである。
　したがって、引用発明の「外部からＣＰＵ２０を介して前記テスト用入力データパターンが書き込まれる自己内部テスト用メモリ３４」と、補正発明の「前記テストされるメモリにテストデータパターンを供給するための外部から直接にアクセス可能であるユーザプログラム可能なパターンレジスタ」とは、「前記テストされるメモリにテストデータパターンを供給するための外部からアクセス可能であるユーザプログラム可能なパターンレジスタ」である点で一致する。
　
（３−６）引用発明の「自己内部テスタ３」は、補正発明の「ＭＢＩＳＴコントローラ」に相当する。
　また、引用発明の「前記自己内部テスト用メモリ３４に前記ＣＰＵ２０を介して前記テスト用入力データパターンを書き込む外部テスタ２００」と、補正発明の「前記ユーザプログラム可能なパターンレジスタに直接に前記テストデータパターンを供給するように構成された外部パターンプログラミングデバイス」とは、「前記ユーザプログラム可能なパターンレジスタに前記テストデータパターンを供給するように構成された外部パターンプログラミングデバイス」である点で一致する。
　
（３−７）したがって、補正発明と引用発明とは、
　「汎用的にアクセス可能である十分にプログラム可能なメモリ組み込み自己テスト（ＭＢＩＳＴ）システムであって、
　テストされるメモリのためのアドレスを生成するように構成されたアドレスジェネレータと、
　前記テストされるメモリの選択されたアドレスにテストデータを供給し、かつ前記テストデータを読み出すように構成されたシーケンサ回路と、
　メモリ故障を識別するために、前記テストされるメモリに供給されたテストデータと前記テストされるメモリから読み出されたテストデータとを比較するように構成されたコンパレータ回路と、
　前記テストされるメモリにテストデータパターンを供給するための外部からアクセス可能であるユーザプログラム可能なパターンレジスタと、
　を含むＭＢＩＳＴコントローラと、
　前記ユーザプログラム可能なパターンレジスタに前記テストデータパターンを供給するように構成された外部パターンプログラミングデバイスと、
　を具備するシステム。」
　
　である点で一致し、以下の点で相違する。
　
（相違点）
　補正発明は、「ユーザプログラム可能なパターンレジスタ」が「外部から
直接に
直接に
ＣＰＵ２０を介して
前記ＣＰＵ２０を介して
　
（４）相違点についての当審の判断
（４−１）一般に、外部装置から内部のメモリに対して、ＣＰＵを介さずに直接アクセスすることにより、当該外部装置と内部メモリとの間でのデータ転送を実現することは、ＤＭＡ転送と呼ばれ、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である以下の周知例１及び２にも記載されているように、当業者における周知技術である。
　
ａ．周知例１：特開昭６３−２８８３５２号公報
　「（産業上の利用分野）
　
本発明は、ＤＭＡ（direct memory access）転送を制御するＤＭＡ制御装置に係り、
　（従来の技術）
　第３図はＤＭＡ制御装置のシステム全体の構成ブロック図である。図において、ＣＰＵは中央演算装置、ＭＥＭはメモリ、Ｉ／Ｏは入出力制御装置で、例えば磁気ディスクなどの外部記憶装置が接続されている。ＣＰＵ、ＭＥＭ、Ｉ／Ｏの間はバスで接続されており、このバスはアドレスバス、データバス、コントロールバスなどよりなる。
　
ＤＭＡＣはＤＭＡコントローラで、ＣＰＵを介在させることなく直接ＭＥＭとＩ／Ｏとの間のデータの授受を制御する。
　
ｂ．周知例２：特開平４−１５７３０号公報
　「〔産業上の利用分野〕
　
本発明は、ＤＭＡＣ処理の可能なシステムにおいて、
　「〔従来の技術〕
　データ処理システムとしてプリンタ・外部記憶装置などの周辺装置にシーケンスコントローラを使用することは周知である。第３図に示すブロック図において、１は中央処理装置、２はシーケンスコントローラ、３−１，３−２…は周辺装置としてのプリンタ・外部記憶装置などを示す。・・・このシステムにおける中央処理装置１の制御の一態様は、ＤＭＡＣ７を使用し、外部主記憶４と周辺装置３との間のデータ転送である。・・・
そのような処理は、起動されたＤＭＡＣ７が、その後中央処理装置１の制御を受けずに実行できるため、直接メモリアクセス制御と言われている。
　
（４−２）したがって、当該周知技術に鑑みれば、引用発明おいて、「ＣＰＵ２０」を介在させず、「自己内部テスト用メモリ３４」を、外部から直接「前記テスト用入力データパターンが書き込まれる」構成とし、「外部テスタ２００」を、「前記自己内部テスト用メモリ３４」に直接「前記テスト用入力データパターンを書き込む」構成とすること、すなわち、補正発明のように、「ユーザプログラム可能なパターンレジスタ」が「外部から
直接に
直接に
　よって、補正発明と引用発明との相違点は、周知技術を勘案することにより、当業者が容易になし得た範囲に含まれる程度のものであるから、補正発明は、引用発明に基づいて当業者が容易に発明をすることができたものである。
　
　以上のとおりであるから、補正発明は、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
（５）独立特許要件についてのまとめ
　本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しないものである。
　
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
１．平成２２年２月８日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項１〜１７に係る発明は、明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜１７に記載されている事項により特定されるとおりのものであり、そのうちの請求項７に係る発明（以下「本願発明」という。）は、請求項７に記載されている事項により特定される次のとおりのものである。
　「【請求項７】
　前記ユーザプログラム可能なパターンレジスタは、前記外部パターンプログラミングデバイスから並列構成で前記テストデータを受信する請求項１に記載のシステム。」
　
２．ここにおいて、上記請求項７は、請求項１を引用する従属請求項形式で記載されているから、これを独立請求項形式に書き改めると、本願発明は次のとおりのものと認められる。
　「汎用的にアクセス可能である十分にプログラム可能なメモリ組み込み自己テスト（ＭＢＩＳＴ）システムであって、
　テストされるメモリのためのアドレスを生成するように構成されたアドレスジェネレータと、
　前記テストされるメモリの選択されたアドレスにテストデータを供給し、かつ前記テストデータを読み出すように構成されたシーケンサ回路と、
　メモリ故障を識別するために、前記テストされるメモリに供給されたテストデータと前記テストされるメモリから読み出されたテストデータとを比較するように構成されたコンパレータ回路と、
　前記テストされるメモリにテストデータパターンを供給するための外部からアクセス可能であるユーザプログラム可能なパターンレジスタと、
　を含むＭＢＩＳＴコントローラと、
　前記ユーザプログラム可能なパターンレジスタに前記テストデータパターンを供給するように構成された外部パターンプログラミングデバイスと、
　を具備するシステムであって、
　前記ユーザプログラム可能なパターンレジスタは、前記外部パターンプログラミングデバイスから並列構成で前記テストデータを受信するシステム。」
　
第４．引用刊行物に記載された発明
　本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平９−１４５７９０号公報（引用例）には、上記第２．４．（２）に記載した事項及び発明（引用発明）が記載されているものと認められる。
　
第５．本願発明と引用発明との対比
１．引用発明の「コントローラ・大容量メモリ混載型半導体集積回路装置及び外部テスタ２００」が、全体としてプログラム可能なメモリ組み込み自己テストシステムを構成していること、及び当該「コントローラ・大容量メモリ混載型半導体集積回路装置及び外部テスタ２００」が汎用的にアクセスが可能なものであることは明らかであるから、引用発明の「コントローラ・大容量メモリ混載型半導体集積回路装置及び外部テスタ２００」は、本願発明の「汎用的にアクセス可能である十分にプログラム可能なメモリ組み込み自己テスト（ＭＢＩＳＴ）システム」に相当する。
　
２．引用発明の「テスト対象である大容量メモリ１に対してテストアドレス信号を発生するアドレス発生回路３０３」が、テストされるメモリである「大容量メモリ１」のためのアドレスを生成していることは自明であるから、引用発明の「テスト対象である大容量メモリ１に対してテストアドレス信号を発生するアドレス発生回路３０３」は、本願発明の「テストされるメモリのためのアドレスを生成するように構成されたアドレスジェネレータ」に相当する。
　
３．引用発明の「前記大容量メモリ１に対して、テスト用入力データパターンを供給し、かつ、書き込まれたデータを読み出すように構成されたタイミング発生／制御回路３０１及びデータ発生回路３０５」が、「大容量メモリ１」の選択されたアドレスに対して、テストデータである「テスト用入力データパターン」の供給及び読み出しを行うように構成されていることは明らかであるから、引用発明の「前記大容量メモリ１に対して、テスト用入力データパターンを供給し、かつ、書き込まれたデータを読み出すように構成されたタイミング発生／制御回路３０１及びデータ発生回路３０５」は、本願発明の「前記テストされるメモリの選択されたアドレスにテストデータを供給し、かつ前記テストデータを読み出すように構成されたシーケンサ回路」に相当する。
　
４．引用発明の「比較回路３６」は、「読み出されたデータが正常か否かを判断するために、前記テスト用入力データパターンと読み出されたデータとを比較する」ものであるが、「読み出されたデータが正常か否かを判断する」ことは、「大容量メモリ１」が故障しているか否かを識別することにほかならないから、引用発明の「読み出されたデータが正常か否かを判断するために、前記テスト用入力データパターンと読み出されたデータとを比較する比較回路３６」は、本願発明の「メモリ故障を識別するために、前記テストされるメモリに供給されたテストデータと前記テストされるメモリから読み出されたテストデータとを比較するように構成されたコンパレータ回路」に相当する。
　
５．引用発明の「自己内部テスト用メモリ３４」は、「外部からＣＰＵ２０を介して前記テスト用入力データパターンが書き込まれる」ものであるが、「前記テスト用入力データパターン」の書き込みが、テストされるメモリである「大容量メモリ１」に「前記テスト用入力データパターン」を供給するために行われるものであることは明らかである。
　また、当該「自己内部テスト用メモリ３４」は、「外部から・・・書き込まれる」ものであるから、外部からアクセス可能であることも明らかである。
　したがって、引用発明の「外部からＣＰＵ２０を介して前記テスト用入力データパターンが書き込まれる自己内部テスト用メモリ３４」は、本願発明の「前記テストされるメモリにテストデータパターンを供給するための外部からアクセス可能であるユーザプログラム可能なパターンレジスタ」に相当する。
　
６．引用発明の「自己内部テスタ３」は、本願発明の「ＭＢＩＳＴコントローラ」に相当する。
　また、引用発明の「前記自己内部テスト用メモリ３４に前記ＣＰＵ２０を介して前記テスト用入力データパターンを書き込む外部テスタ２００」は、本願発明の「前記ユーザプログラム可能なパターンレジスタに前記テストデータパターンを供給するように構成された外部パターンプログラミングデバイス」に相当する。
　
７．したがって、本願発明と引用発明とは、
　「汎用的にアクセス可能である十分にプログラム可能なメモリ組み込み自己テスト（ＭＢＩＳＴ）システムであって、
　テストされるメモリのためのアドレスを生成するように構成されたアドレスジェネレータと、
　前記テストされるメモリの選択されたアドレスにテストデータを供給し、かつ前記テストデータを読み出すように構成されたシーケンサ回路と、
　メモリ故障を識別するために、前記テストされるメモリに供給されたテストデータと前記テストされるメモリから読み出されたテストデータとを比較するように構成されたコンパレータ回路と、
　前記テストされるメモリにテストデータパターンを供給するための外部からアクセス可能であるユーザプログラム可能なパターンレジスタと、
　を含むＭＢＩＳＴコントローラと、
　前記ユーザプログラム可能なパターンレジスタに前記テストデータパターンを供給するように構成された外部パターンプログラミングデバイスと、
　を具備するシステム。」
　
　である点で一致し、以下の点で相違する。
　
（相違点）
　本願発明は、「前記ユーザプログラム可能なパターンレジスタは、前記外部パターンプログラミングデバイスから並列構成で前記テストデータを受信する」構成となっているのに対して、引用発明はそのような特定がなされていない点。
　
第６．相違点についての当審の判断
　一般に、外部装置から内部のメモリに対してデータを転送する際の転送路の構成が、シリアル（直列）構成又はパラレル（並列）構成の二者択一であることは当業者における技術常識であり、そのどちらを用いるかは、速度やコスト等を勘案して当業者が適宜選択し得る設計的事項である。
　そして、引用例の図２においては、「自己内部テスト用メモリ３４」と「ＣＰＵ２０」とを結ぶ経路、及び「外部テスタ２００」と「ＣＰＵ２０」とを結ぶ経路が、いずれも太い矢印で記載されているところ、デジタル回路のブロック図においては、太い矢印はパラレル（並列）構成の転送路を示すために用いられることが一般的であるから、引用例には、「自己内部テスト用メモリ３４」と「ＣＰＵ２０」とを結ぶ経路、及び「外部テスタ２００」と「ＣＰＵ２０」とを結ぶ経路を、いずれもパラレル（並列）構成とすることが示唆されているものと認められる。
　したがって、引用発明において、「自己内部テスト用メモリ３４」と「ＣＰＵ２０」とを結ぶ経路、及び「外部テスタ２００」と「ＣＰＵ２０」とを結ぶ経路を、いずれもパラレル（並列）形式で構成すること、すなわち、本願発明のように、「前記ユーザプログラム可能なパターンレジスタは、前記外部パターンプログラミングデバイスから並列構成で前記テストデータを受信する」構成とすることは、当業者が容易になし得たことである。
　よって、本願発明と引用発明との相違点は、技術常識を勘案することにより当業者が容易になし得た範囲に含まれる程度のものであるから、本願発明は、引用発明に基づいて当業者が容易に発明をすることができたものである。
　
　以上のとおりであるから、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第７．むすび
　以上検討したとおり、本願の請求項７に係る発明は特許法第２９条第２項の規定により特許を受けることができないものであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。