【事件の表示】
　特願２００３−３６９０７４「強誘電体メモリ及びその製造方法」拒絶査定不服審判事件〔平成１７年　５月２６日出願公開、特開２００５−１３６０７１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１５年１０月２９日の出願であって、平成２０年２月１日付けで手続補正がなされ、同年４月１４日付けで拒絶査定がなされ、それに対して、同年５月２１日に拒絶査定に対する審判請求がなされるともに、同年６月１８日付けで手続補正がなされ、その後当審において、平成２２年７月７日付けで審尋がなされ、同年９月８日付けで回答書が提出されたものである。
　
２．平成２０年６月１８日付けの手続補正について
【補正の却下の決定の結論】
　平成２０年６月１８日付けの手続補正を却下する。
　
【理由】
（１）補正の内容
　平成２０年６月１８日付けの手続補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１ないし請求項１３を、補正後の特許請求の範囲の請求項１ないし請求項８に補正するとともに、明細書を補正するものであり、そのうちの補正前後の請求項は、以下のとおりである。
　
（補正前）
「【請求項１】
　下部電極、強誘電体、及び上部電極より成る強誘電体キャパシタを有する強誘電体メモリにおいて、
　基体と、
　前記基体の上部に配置された第１絶縁層と、
　前記第１絶縁層の表面に配置された導電層と、
　前記導電層の表面に配置された第２絶縁層と、
　前記第２絶縁層の上部に配置された前記強誘電体キャパシタと、
を含み、
　前記導電層の形成領域は、前記下部電極の形成領域に略一致していることを特徴とする強誘電体メモリ。
　　【請求項２】
　下部電極、強誘電体、及び上部電極より成る強誘電体キャパシタを有する強誘電体メモリにおいて、
　基体と、
　前記基体の上部に配置された第１絶縁層と、
　前記第１絶縁層の表面に配置された第１導電層と、
　前記第１導電層の表面に配置された第２絶縁層と、
　前記第２絶縁層の上部に配置された前記強誘電体キャパシタと、
を含み、
　前記下部電極はストライプ状に形成され、
　前記上部電極は前記下部電極と交叉する方向にストライプ状に形成され、
　前記上部電極と前記下部電極との交点に前記強誘電体キャパシタは配置され、
　前記強誘電体キャパシタはアレイ状に配置され第１メモリセルアレイを形成し、
　前記第１導電層の形成領域は、前記下部電極及び前記上部電極の形成領域に略一致していることを特徴とする強誘電体メモリ。
　　【請求項３】
　請求項２において、
　前記第１導電層は開口部を有し、
　前記開口部はアレイ状に配置され、
　前記開口部において前記第１絶縁層と前記第２絶縁層が接することを特徴とする強誘電体メモリ。
　　【請求項４】
　請求項２乃至３において、
　前記第１メモリセルアレイの上部に配置された第３絶縁層と、
　前記第３絶縁層の表面に配置された第２導電層と、
　前記第２導電層の表面に配置された第４絶縁層と、
を含み、
　前記第４絶縁層の上部には前記強誘電体キャパシタを含む第２メモリセルアレイが配置されたことを特徴とする強誘電体メモリ。
　　【請求項５】
　請求項４において、
　前記第２導電層は、酸化物導電材料からなる強誘電体メモリ。
　　【請求項６】
　請求項５において、
　前記第２導電層は、光を透過する導電材料からなる強誘電体メモリ。
　　【請求項７】
　請求項１乃至６において、
　前記導電層は、所定電位に設定された強誘電体メモリ。
　　【請求項８】
　請求項７において、
　前記所定電位は、周辺回路のグランドレベルである強誘電体メモリ。
　　【請求項９】
　請求項５において、
　前記強誘電体キャパシタは、前記強誘電体に光を照射して、前記強誘電体を結晶化させる工程を含む強誘電体メモリ。
　　【請求項１０】
　下部電極、強誘電体、及び上部電極より成る強誘電体キャパシタを有する強誘電体メモリの製造方法において、
　基体の上部に第１絶縁層を形成する工程と、
　前記第１絶縁層の表面に第１導電層を形成する工程と、
　前記第１導電層の表面に第２絶縁層を形成する工程と、
　前記第２絶縁層の上部にストライプ状の第１下部電極と、第１強誘電体と、前記第１下部電極と交叉する方向にストライプ状の第１上部電極と、を形成する工程と、
を含み、
　前記第１導電層の形成領域は、前記第１下部電極及び前記第１上部電極の形成領域に略一致していることを特徴とする強誘電体メモリの製造方法。
　　【請求項１１】
　請求項１０において、
　前記第１導電層は開口部を有し、
　前記開口部はアレイ状に配置され、
　前記開口部において前記第１絶縁層と前記第２絶縁層が接することを特徴とする強誘電体メモリの製造方法。
　　【請求項１２】
　請求項１０乃至１１において、
　前記第１上部電極の上部に第３絶縁層を形成する工程と、
　前記第３絶縁層の表面に第２導電層を形成する工程と、
　前記第２導電層の表面に第４絶縁層を形成する工程と、
　前記第４絶縁層の上部にストライプ状の第２下部電極と、第２強誘電体と、前記第２下部電極と交叉する方向にストライプ状の第２上部電極とを形成する工程と、
を含むことを特徴とする強誘電体メモリの製造方法。
　　【請求項１３】
　請求項１２において、
　前記第１強誘電体と前記第２強誘電体とを一括して結晶化する工程をさらに含むことを特徴とする強誘電体メモリの製造方法。」
　
（補正後）
「【請求項１】
　下部電極、強誘電体、及び上部電極より成る強誘電体キャパシタを有する強誘電体メモリにおいて、
　半導体素子が形成された基体と、
　前記基体の上部に配置された第１絶縁層と、
　前記第１絶縁層の表面に配置された第１導電層と、
　前記第１導電層の表面に配置された第２絶縁層と、
　前記第２絶縁層の上部に配置された第１の強誘電体キャパシタと、
　前記第１の強誘電体キャパシタの上部に配置された第３絶縁層と、
　前記第３絶縁層の表面に配置された第２導電層と、
　前記第２導電層の表面に配置された第４絶縁層と、
　前記第４絶縁層の上部に配置された第２の強誘電体キャパシタと、
を含み、
　前記第１の強誘電体キャパシタは、第１の下部電極と、第１の強誘電体と、第１の上部電極とを含み、
　前記第１の下部電極はストライプ状に形成され、
　前記第１の上部電極は前記第１の下部電極と交叉する方向にストライプ状に形成され、
　前記第１の上部電極と前記第１の下部電極との交点に前記第１の強誘電体キャパシタは配置され、
　前記第２の強誘電体キャパシタは、第２の下部電極と、第２の強誘電体と、第２の上部電極とを含み、
　前記第２の下部電極はストライプ状に形成され、
　前記第２の上部電極は前記第２の下部電極と交差する方向にストライプ状に形成され、
　前記第２の上部電極と前記第２の下部電極との交点に前記第２の強誘電体キャパシタは配置され、
　前記第１の強誘電体キャパシタはアレイ状に配置され第１メモリセルアレイを形成し、
　前記第２の強誘電体キャパシタはアレイ状に配置され第２メモリセルアレイを形成し、
　前記第１導電層は開口部を有し、
　前記開口部はアレイ状に配置され、
　前記開口部において前記第１絶縁層と前記第２絶縁層とが接し、
さらに、
　前記第１導電層の形成領域は、前記第１の下部電極及び前記第１の上部電極の形成領域に略一致していることを特徴とする強誘電体メモリ。
　　【請求項２】
　請求項１において、
　前記第２導電層は、酸化物導電材料からなる強誘電体メモリ。
　　【請求項３】
　請求項２において、
　前記第２導電層は、光を透過する導電材料からなる強誘電体メモリ。
　　【請求項４】
　請求項１乃至３において、
　前記導電層は、所定電位に設定された強誘電体メモリ。
　　【請求項５】
　請求項４において、
　前記所定電位は、周辺回路のグランドレベルである強誘電体メモリ。
　　【請求項６】
　請求項２において、
　前記強誘電体キャパシタは、前記強誘電体に光を照射して、前記強誘電体を結晶化させる工程を含む強誘電体メモリ。
　　【請求項７】
　下部電極、強誘電体、及び上部電極より成る強誘電体キャパシタを有する強誘電体メモリの製造方法において、
　半導体素子が形成された基体の上部に第１絶縁層を形成する工程と、
　前記第１絶縁層の表面に第１導電層を形成する工程と、
　前記第１導電層の表面に第２絶縁層を形成する工程と、
　前記第２絶縁層の上部にストライプ状の第１下部電極と、第１強誘電体と、前記第１下部電極と交叉する方向にストライプ状の第１上部電極と、を形成する工程と、
　前記第１上部電極の上部に第３絶縁層を形成する工程と、
　前記第３絶縁層の表面に第２導電層を形成する工程と、
　前記第２導電層の表面に第４絶縁層を形成する工程と、
　前記第４絶縁層の上部にストライプ状の第２下部電極と、第２強誘電体と、前記第２下部電極と交叉する方向にストライプ状の第２上部電極とを形成する工程と、
を含み、
　前記第１導電層は開口部を有し、
　前記開口部はアレイ状に配置され、
　前記開口部において前記第１絶縁層と前記第２絶縁層が接し、
さらに、
　前記第１導電層の形成領域は、前記第１下部電極及び前記第１上部電極の形成領域に略一致していることを特徴とする強誘電体メモリの製造方法。
　　【請求項８】
　請求項７において、
　前記第１強誘電体と前記第２強誘電体とを一括して結晶化する工程をさらに含むことを特徴とする強誘電体メモリの製造方法。」
　
（２）補正事項の整理
（補正事項ａ）補正前の請求項１ないし３を、削除すること。
　
（補正事項ｂ）補正前の請求項２及び３を引用する補正前の請求項４を、独立請求項とするとともに、上記（１）の補正後の請求項１として記載されたとおりに補正すること。
　
（補正事項ｃ）補正前の請求項１０及び１１を、削除すること。
　
（補正事項ｄ）補正前の請求項１０及び１１を引用する補正前の請求項１２を、独立請求項とするとともに、上記（１）の補正後の請求項７として記載されたとおりに補正すること。
　
（３）新規事項追加の有無及び補正の目的の適否についての検討
（３−１）補正事項ａについて
　補正事項ａは、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下「特許法第１７条の２第４項」という。）第１号に掲げられた請求項の削除を目的とするものである。
　
（３−２）補正事項ｂについて　
　補正事項ｂは、補正前の請求項４が引用する補正前の請求項２に係る発明の発明特定事項である「基体」について、「半導体素子が形成された基体」と限定的に減縮する事項を付加するとともに、明りょうでない記載を明りょうなものとする補正である。
　そして、これらの補正は、本願の願書に最初に添付した明細書の【００１８】段落、【００２８】段落ないし【００３４】段落及び図２の記載に基づく補正である。
　したがって、補正事項ｂは、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項（以下「特許法第１７条の２第３項」という。）に規定された新規事項の追加禁止の要件を満たしており、特許法第１７条の２第４項第２号及び第４号に掲げられた特許請求の範囲の減縮及び明りょうでない記載の釈明を目的とするものである。
　
（３−３）補正事項ｃについて
　補正事項ｃは、特許法第１７条の２第４項第１号に掲げられた請求項の削除を目的とするものである。
　
（３−４）補正事項ｄについて　
　補正事項ｄは、補正前の請求項１２が引用する補正前の請求項１０に係る発明の発明特定事項である「基体」について、「半導体素子が形成された基体」と限定的に減縮する事項を付加する補正である。
　そして、この補正は、本願の願書に最初に添付した明細書の【００１８】段落の記載に基づく補正である。
　したがって、補正事項ｄは、特許法第１７条の２第３項に規定された新規事項の追加禁止の要件を満たしており、特許法第１７条の２第４項第２号に掲げられた特許請求の範囲の減縮を目的とするものである。
　
（４）独立特許要件について
（４−１）はじめに
　上記（３）において検討したとおり、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正が、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項（以下「特許法第１７条の２第５項」という。）において準用する同法第１２６条第５項の規定に適合するか否かについて、検討する。
　
（４−２）補正後の請求項１に係る発明
　本件補正による補正後の請求項１ないし８に係る発明は、平成２０年６月１８日付けの手続補正により補正された特許請求の範囲、明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし８に記載された事項により特定されるとおりのものであって、そのうちの補正後の請求項１に係る発明（以下「補正後の発明」という。）は、その特許請求の範囲の請求項１に記載された事項により特定される上記２．（１）の補正後の請求項１として記載したとおりのものである。
　
（４−３）引用刊行物に記載された発明
（４−３−１）原査定の拒絶の理由に引用され、本願の出願前である平成１５年２月１４日に日本国内で頒布された刊行物である特開２００３−４６０６７号公報（以下「引用刊行物」という。）には、図２ないし４、１５ないし１９とともに、以下の事項が記載されている。なお、下線は、当合議体において付加したものである。
　
「【００３３】上記の第２の目的を達成するための本発明の第７の態様に係る半導体メモリは、（Ａ）ビット線と、（Ｂ）選択用トランジスタと、（Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成されたメモリユニットと、（Ｄ）Ｍ本のプレート線、から成り、各メモリセルは、第１の電極とキャパシタ層と第２の電極とから成り、メモリユニットにおいて、メモリセルの第１の電極は共通であり、該共通の第１の電極は、選択用トランジスタを介してビット線に接続されており、メモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、第ｍ番目のプレート線に接続されている半導体メモリであって、メモリユニットの上方あるいは下方には、シールド層が形成されており、該シールド層は、接地され、若しくは、所定の固定電位に電気的に接続されていることを特徴とする。」
「【００８０】
通常、複数の半導体メモリを半導体基板に形成するが、シールド層は複数の半導体メモリの上方あるいは下方に一種のシート状の形状を有して設けられていることが、クロストークやノイズ等の発生によってメモリセルの動作に障害が生じることを確実に回避するといった観点から好ましい。場合によっては、シールド層は一種のメッシュ状の形状を有していてもよい。
【００８１】
メモリセルの構造に依存して、具体的には、シールド層は、例えば、第２の電極の上方に形成され、あるいは又、第２の電極及びキャパシタ層の上方に形成され、あるいは又、第２の電極及び第１の電極の上方に形成され、あるいは又、第２の電極、キャパシタ層及び第１の電極の上方に形成されている。あるいは又、第２の電極の下方に形成され、あるいは又、第２の電極及びキャパシタ層の下方に形成され、あるいは又、第２の電極及び第１の電極の下方に形成され、あるいは又、第２の電極、キャパシタ層及び第１の電極の下方に形成されている。
「【０１０５】（実施の形態１）実施の形態１は、本発明の第１の態様及び第２の態様に係る半導体メモリ、並びに、本発明の第１の態様及び第２の態様に係る半導体メモリの製造方法に関する。実施の形態１においては、キャパシタ層を強誘電体材料から構成した。
このような半導体メモリは、強誘電体型不揮発性半導体メモリと呼ばれ、以下においては、不揮発性メモリと略称する。
「【０１０７】
実施の形態１の不揮発性メモリＭ
A
は、（Ａ）選択用トランジスタＴＲ
A
と、（Ｂ）第１の電極２１と、この第１の電極２１上に形成されたキャパシタ層（強誘電体層２２）と、この強誘電体層２２上に形成された第２の電極２３とから成るメモリセルＭＣ
M
、から構成され、第１の電極２１は選択用トランジスタＴＲ
A
を介してビット線ＢＬ
A
に接続されている。
「【０１１４】［工程−１００］
先ず、不揮発性メモリＭ
A
における選択用トランジスタＴＲ
A
として機能するＭＯＳ型トランジスタをシリコン半導体基板１０に形成する。
【０１１５】［工程−１１０］次いで、
全面に下層絶縁層を形成した後
ＢＰＳＧから成る上層絶縁層をＣＶＤ法にて全面に形成する（図２参照）
下層絶縁層と上層絶縁層を纏めて、絶縁層１７と呼ぶ。
「【０１１８】・・・
［工程−１３０］次に、
絶縁層１７上に、ＴｉＮから成る密着層２０をスパッタリング法にて形成することが望ましい。そして、密着層上にＩｒから成る第１の電極（下部電極）２１を構成する第１の電極材料層（厚さ約１５０ｎｍ）を、例えばスパッタリング法にて形成し、第１の電極材料層及び密着層２０をフォトリソグラフィ技術及びドライエッチング技術に基づきパターニングすることによって、第１の電極２１を得ることができる（図３参照）。尚、以下の工程においても、第１の電極材料層を形成する前に、絶縁層や層間絶縁層上に密着層を形成することが望ましい。
【０１１９】［工程−１４０］その後、
例えばＭＯＣＶＤ法によって、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料（具体的には、例えば、結晶化温度７５０゜ＣのＢｉ
2
ＳｒＴａ
2
Ｏ
9
）から成る強誘電体薄膜を全面に形成する。その後、２５０゜Ｃの空気中で乾燥処理を行った後、７５０゜Ｃの酸素ガス雰囲気で１時間の熱処理を施し、結晶化を促進させる。次いで、Ｂｉ
2
ＳｒＴａ
2
Ｏ
9
薄膜をパターニングして強誘電体層２２を形成する。
【０１２０】［工程−１５０］次に、
厚さ約１００ｎｍのＩｒ層を、例えばスパッタリング法にて全面に形成した後、フォトリソグラフィ技術及びドライエッチング技術に基づき、Ｉｒ層をパターニングして、プレート線を兼ねた第２の電極２３を形成する（図４参照）
「【０１７９】（実施の形態５）実施の形態５は、本発明の第１の態様及び第３の態様に係る半導体メモリ（不揮発性メモリ）、並びに、本発明の第１の態様及び第３の態様に係る半導体メモリ（不揮発性メモリ）の製造方法に関する。実施の形態５においても、キャパシタ層を強誘電体材料から構成した。
【０１８０】実施の形態５の不揮発性メモリの模式的な一部断面図を図１５に示し、回路図を図１６及び図１７に示す。尚、図１６及び図１７には、プレート線を共有する隣接した２つの不揮発性メモリＭA，ＭBを示す。一方、図１５においては、不揮発性メモリＭAを図示する。これらの不揮発性メモリＭA，ＭBは同じ構造を有するが故に、以下、不揮発性メモリＭAについて説明する。
【０１８１】
実施の形態５の不揮発性メモリＭ
A
は、（Ａ）ビット線ＢＬ
A
と、（Ｂ）選択用トランジスタＴＲ
A
と、（Ｃ）それぞれがＭ個（但し、Ｍ≧２であり、実施の形態５においては、Ｍ＝４）のメモリセルＭＣ
AM
から構成された、Ｎ個（但し、Ｎ≧２であり、実施の形態５においては、Ｎ＝２）のメモリユニットＭＵ
AN
と、（Ｄ）Ｍ×Ｎ本のプレート線、から成る。
【０１８２】そして、
Ｎ個のメモリユニットＭＵ
An
は、層間絶縁層を介して積層されており、各メモリセルは、第１の電極２１，３１とキャパシタ層（強誘電体層２２，３２）と第２の電極２３，３３とから成り、各メモリユニットＭＵ
An
において、メモリセルＭＣ
Anm
の第１の電極は共通であり、
具体的には、メモリユニットＭＵ
A1
において、メモリセルＭＣ
A1m
の第１の電極２１は共通であり
メモリユニットＭＵ
A2
において、メモリセルＭＣ
A2m
の第１の電極３１は共通であり
第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットＭＵ
An
において、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルＭＣ
Anm
の第２の電極２３，３３は、第［（ｎ−１）Ｍ＋ｍ］番目のプレート線ＰＬ
(n-1)M+m
に接続されている。尚、このプレート線ＰＬ
(n-1)M+m
は、不揮発性メモリＭ
B
を構成する各メモリセルの第２の電極２３，３３にも接続されている。
【０１８３】選択用トランジスタＴＲAの一方のソース／ドレイン領域１５Ａは接続孔１６を介してビット線ＢＬAに接続され、選択用トランジスタＴＲAの他方のソース／ドレイン領域１５Ｂは、絶縁層１７に形成された第１層目の開口部１８に設けられた第１層目の接続孔１９を介して、第１層目のメモリユニットＭＵA1における共通の第１の電極２１（第１の共通ノードＣＮA1）に接続されている。更には、選択用トランジスタＴＲAの他方のソース／ドレイン領域１５Ｂは、絶縁層１７に形成された第１層目の開口部１８に設けられた第１層目の接続孔１９、及び、層間絶縁層２７に形成された第２層目の開口部２８に設けられた第２層目の接続孔２９を介して、第２層目のメモリユニットＭＵA2における共通の第１の電極３１（第２の共通ノードＣＮA2）に接続されている。尚、図中、参照番号３７Ａは絶縁膜である。
【０１８４】そして、
各メモリユニットＭＵ
A1
，ＭＵ
A2
を構成するメモリセルＭＣA
1m
，ＭＣ
A2m
の上方には、熱拡散層２５，３５が形成されている。尚、参照番号２４，３４は、Ａｌ
2
Ｏ
3
から成る水素ガス不透過層である。
【０１８５】ビット線ＢＬAはセンスアンプＳＡに接続されている。また、プレート線ＰＬ(n-1)M+mはプレート線デコーダ／ドライバＰＤに接続されている。更には、ワード線ＷＬは、ワード線デコーダ／ドライバＷＤに接続されている。ワード線ＷＬは、図１５の紙面垂直方向に延びている。
また、不揮発性メモリＭ
A
を構成するメモリセルＭＣ
A1m
の第２の電極２３は、図１５の紙面垂直方向に隣接する不揮発性メモリＭ
B
を構成するメモリセルＭＣ
B1m
の第２の電極と共通であり、プレート線ＰＬ
(n-1)M+m
を兼ねている。
不揮発性メモリＭ
A
を構成するメモリセルＭＣ
A2m
の第２の電極３３は、図１５の紙面垂直方向に隣接する不揮発性メモリＭ
B
を構成するメモリセルＭＣ
B2m
の第２の電極と共通であり、プレート線ＰＬ
(n-1)M+m
を兼ねている。
「【０１９９】（実施の形態６）実施の形態６は、本発明の第６の態様及び第８の態様に係る半導体メモリ（不揮発性メモリ）、並びに、本発明の第６の態様及び第８の態様に係る半導体メモリ（不揮発性メモリ）の製造方法に関する。実施の形態６においても、キャパシタ層を強誘電体材料から構成した。
【０２００】図１８に模式的な一部断面図を示すように、実施の形態６の不揮発性メモリの構造は、熱拡散層２５，３５の代わりにシールド層１２５，１３５が形成されている点を除き、実質的に実施の形態５にて説明した不揮発性メモリと同様の構造を有する。尚、
メモリセルＭＣ
ANM
を覆うようにＡｌ
2
Ｏ
3
から成る水素ガス不透過層（図示せず）が形成され、水素ガス不透過層とシールド層１２５，１３５との間には、それぞれ、絶縁膜２７Ａ，３７Ａ
1
が形成され、シールド層１２５，１３５の上には、それぞれ、層間絶縁層２７及び絶縁膜３７Ａ
2
が形成されている。
【０２０１】実施の形態６の不揮発性メモリは、以下の方法で製造することができる。
【０２０２】即ち、
実施の形態１の［工程−１００］〜［工程−１５０］を実行した後、
全面にＡｌＮから成る絶縁膜２７Ａをスパッタリング法にて形成した後、絶縁膜２７Ａを平坦化処理する。
Ｉｒ−Ｈｆ合金から成るシールド層１２５をスパッタリング法にて開口部内を含む絶縁膜２７Ａ上に形成する。次いで、必要に応じて、フォトリソグラフィ技術及びドライエッチング技術によって、シールド層１２５の不要部分を除去する。
【０２０３】その後、
○１（当審注：特許庁のシステムにおいては、丸付き数字に対応していないため、このような表記を用いる。以下同様。）全面に第ｎ’層目（但し、ｎ’＝１，２・・・，Ｎ−１）の層間絶縁層を形成し、
○２第ｎ’層目の層間絶縁層上に、共通の第１の電極が選択用トランジスタを介してビット線に接続された第（ｎ’＋１）層目のメモリユニットを形成し、
○３接地され、若しくは、所定の固定電位に電気的に接続されたシールド層を、第（ｎ’＋１）層目のメモリユニットの上方に形成する工程を、ｎ’を１から（Ｎ−１）まで１つずつインクリメントしながら繰り返す。尚、○３の工程は、ｎ’＝（Ｎ−１）の場合、実行してもよいし、実行しなくともよい。
【０２０４】実施の形態６においては、Ｎ＝２であるが故に、ｎ’＝１となる。
【０２０５】従って、
○１全面に第１層目の層間絶縁層２７を形成し、○２第１層目の層間絶縁層２７上に、共通の第１の電極３１（第２の共通ノードＣＮ
A2
）が選択用トランジスタＴＲ
A
を介してビット線ＢＬ
A
に接続された第２層目のメモリユニットＭＵ
A2
（第１の電極３１と強誘電体層３２と第２の電極３３から構成される）を形成する。
【０２０６】更に、必要に応じて、
○３絶縁膜３７Ａ1を形成した後、接地され、若しくは、所定の固定電位に電気的に接続されたシールド層１３５を、第２層目のメモリユニットＭＵA2の上方（具体的には、第２の電極３３の上方の絶縁膜３７Ａ1上）に形成する。
【０２０７】その後、全面に絶縁膜３７Ａ2を形成して、不揮発性メモリＭAを完成させる。
【０２０８】尚、○２の工程が完了した後、全面に、実施の形態１の［工程−１６０］と同様にして水素ガス不透過層を形成し、更に、全面にＡｌＮから成る絶縁膜３７Ａ1をスパッタリング法にて形成した後、絶縁膜３７Ａ1を平坦化処理することが好ましい。
【０２０９】
　尚、シールド層１３５の形成を省略することもできる。即ち、○３の工程は、ｎ’＝（Ｎ−１）＝１の場合、実行しなくともよい。このような場合に得られた不揮発性メモリの模式的な一部断面図を図１９に示す。
【０２１０】場合によっては、絶縁膜２７Ａ，３７Ａ1の形成を省略することもできる。
【０２１１】実施の形態６の不揮発性メモリの動作は、実施の形態５にて説明した不揮発性メモリの動作と同様とすることができるので、詳細な説明は省略する。」
「【０３３５】
【発明の効果】本発明においては、熱拡散層が形成されているので、半導体メモリの動作時に発生する熱を効率的に全体に拡散させることができる結果、内部温度分布が均一化され、局所的な特性変化が起こらないので、メモリセル間での特性ばらつきが生じ難く、読み出しエラーを防止できる。あるいは又、
本発明においては、メモリセル若しくはメモリユニットの上方あるいは下方にシールド層が形成されているので、クロストークやノイズ等の発生によってメモリセルの動作に障害が生じるといった問題の発生を確実に回避することができる。
　
（４−３−２）図１８において、「３０」で示された部材については、発明の詳細な説明において説明されていないが、【０１１８】段落及び図１８の記載から判断して、「３０」で示された部材が「２０」で示された部材と同様に密着層であることは明らかである。
　
（４−３−３）そうすると、引用刊行物には、以下の発明（以下「刊行物発明」という。）が記載されているものと認められる。
　
「ＭＯＳ型トランジスタが形成されたシリコン半導体基板１０と、
前記シリコン半導体基板１０上に形成された絶縁層１７と、
前記絶縁層１７上に形成された密着層２０と、
前記密着層２０上に形成された共通の第１の電極２１と、
前記第１の電極２１上に形成された強誘電層２２と、
前記強誘電層２２上に形成されたプレート線を兼ねた第２の電極２３と、
前記第２の電極２３上に形成された水素ガス不透過層と、
前記水素ガス不透過層上に形成された絶縁膜２７Ａと、
前記絶縁層２７Ａ上に形成されたシールド層１２５と、
前記シールド層１２５上に形成された第１層目の層間絶縁膜２７と、
前記絶縁層２７上に形成された密着層３０と、
前記密着層３０上に形成された共通の第１の電極３１と、
前記第１の電極３１上に形成された強誘電層３２と、
前記強誘電層３２上に形成されたプレート線を兼ねた第２の電極３３と、
前記第２の電極３３上に形成された水素ガス不透過層と、
前記水素ガス不透過層上に形成された絶縁膜３７Ａ１と、
前記絶縁膜３７Ａ１上に形成されたシールド層１３５と、
前記シールド層１３５上に形成された絶縁膜３７Ａ２とからなり、
前記第１の電極２１、３１と前記強誘電体層２２、３２と前記第２の電極２３、３３からなるメモリセルＭＣAMからメモリユニットＭＵANを構成し、前記メモリユニットＭＵANが層間絶縁層を介して積層された不揮発性メモリＭA」
　
（４−４）対比・判断
（４−４−１）刊行物発明の「ＭＯＳ型トランジスタが形成されたシリコン半導体基板１０」及び「不揮発性メモリＭA」は、各々補正後の発明の「半導体素子が形成された基体」及び「強誘電体メモリ」に相当する。
　
（４−４−２）刊行物発明の「第１の電極２１」、「強誘電層２２」及び「第２の電極２３」は、各々補正後の発明の「第１の下部電極」、「第１の強誘電体」及び「第１の上部電極」に相当し、刊行物発明の「第１の電極２１」「と」「強誘電体層２２」「と」「第２の電極２３」「からなるメモリセルＭＣAM」は、補正後の発明の「第１の下部電極と、第１の強誘電体と、第１の上部電極とを含」む「第１の強誘電体キャパシタ」に相当する。
　
（４−４−３）刊行物発明の「第１の電極３１」、「強誘電層３２」及び「第２の電極３３」は、各々補正後の発明の「第２の下部電極」、「第２の強誘電体」及び「第２の上部電極」に相当し、刊行物発明の「第１の電極」「３１と」「強誘電体層」「３２と」「第２の電極」「３３からなるメモリセルＭＣAM」は、補正後の発明の「第２の下部電極と、第２の強誘電体と、第２の上部電極とを含」む「第２の強誘電体キャパシタ」に相当する。
　
（４−４−４）刊行物発明の「絶縁膜２７Ａ」、「シールド層１２５」及び「第１層目の層間絶縁膜２７」は、各々補正後の発明の「第３絶縁層」、「第２導電層」及び「第４絶縁層」に相当する。
　
（４−４−５）引用刊行物の「【０１１８】・・・密着層上にＩｒから成る第１の電極（下部電極）２１を構成する第１の電極材料層（厚さ約１５０ｎｍ）を、例えばスパッタリング法にて形成し、第１の電極材料層及び密着層２０をフォトリソグラフィ技術及びドライエッチング技術に基づきパターニングすることによって、第１の電極２１を得ることができる（図３参照）。・・・」、「【０１２０】・・・厚さ約１００ｎｍのＩｒ層を、例えばスパッタリング法にて全面に形成した後、フォトリソグラフィ技術及びドライエッチング技術に基づき、Ｉｒ層をパターニングして、プレート線を兼ねた第２の電極２３を形成する（図４参照）。・・・」、「【０２０５・・・○２第１層目の層間絶縁層２７上に、共通の第１の電極３１（第２の共通ノードＣＮA2）が選択用トランジスタＴＲAを介してビット線ＢＬAに接続された第２層目のメモリユニットＭＵA2（第１の電極３１と強誘電体層３２と第２の電極３３から構成される）を形成する。」及び図３、４、１５、１６、１８などの記載から、刊行物発明において、「第１の電極２１」はストライプ状に形成され、「第２の電極２３」は、前記「第１の電極２１」と交差する方向にストライプ状に形成され、「第１の電極３１」はストライプ状に形成され、「第２の電極３３」は、前記「第１の電極３１」と交差する方向にストライプ状に形成されていることは明らかである。
  また、補正後の発明の「第１の強誘電体キャパシタ」及び「第２の強誘電体キャパシタ」に相当する刊行物発明の「メモリセルＭＣAM」は、前記「第１の電極２１」と前記「第２の電極２３」の交点及び「第１の電極３１」と前記「第２の電極３３」の交点に配置されていること、前記「メモリセルＭＣAM」は、メモリセルアレイを形成していることも明らかである。
　
（４−４−６）すると、補正後の発明と刊行物発明とは、
「下部電極、強誘電体、及び上部電極より成る強誘電体キャパシタを有する強誘電体メモリにおいて、
　半導体素子が形成された基体と、
　前記基体の上部に配置された第１の強誘電体キャパシタと、
　前記第１の強誘電体キャパシタの上部に配置された第３絶縁層と、
　前記第３絶縁層の表面に配置された第２導電層と、
　前記第２導電層の表面に配置された第４絶縁層と、
　前記第４絶縁層の上部に配置された第２の強誘電体キャパシタと、
を含み、
　前記第１の強誘電体キャパシタは、第１の下部電極と、第１の強誘電体と、第１の上部電極とを含み、
　前記第１の下部電極はストライプ状に形成され、
　前記第１の上部電極は前記第１の下部電極と交叉する方向にストライプ状に形成され、
　前記第１の上部電極と前記第１の下部電極との交点に前記第１の強誘電体キャパシタは配置され、
　前記第２の強誘電体キャパシタは、第２の下部電極と、第２の強誘電体と、第２の上部電極とを含み、
　前記第２の下部電極はストライプ状に形成され、
　前記第２の上部電極は前記第２の下部電極と交差する方向にストライプ状に形成され、
　前記第２の上部電極と前記第２の下部電極との交点に前記第２の強誘電体キャパシタは配置され、
　前記第１の強誘電体キャパシタはアレイ状に配置され第１メモリセルアレイを形成し、
　前記第２の強誘電体キャパシタはアレイ状に配置され第２メモリセルアレイを形成していることを特徴とする強誘電体メモリ。」である点で一致し、次の３点で相違する。
　
（相違点１）補正後の発明では、「半導体素子が形成された基体と、前記基体の上部に配置された第１絶縁層と、前記第１絶縁層の表面に配置された第１導電層と、前記第１導電層の表面に配置された第２絶縁層と、前記第２絶縁層の上部に配置された第１の強誘電体キャパシタ」という構成を有するのに対し、刊行物発明では、「ＭＯＳ型トランジスタが形成されたシリコン半導体基板１０」の上部に、「第１絶縁層と、前記第１絶縁層の表面に配置された第１導電層と、前記第１導電層の表面に配置された第２絶縁層」という構成部分を有していない点。
　
（相違点２）補正後の発明では、「第１導電層は開口部を有し、前記開口部はアレイ状に配置され、前記開口部において前記第１絶縁層と」「第２絶縁層とが接し」ているのに対して、刊行物発明では、上記（相違点１）で述べたように、そもそも補正後の発明の「第１絶縁層」、「第１導電層」及び「第２絶縁層」に相当するものが存在しない点。
　
（相違点３）補正後の発明では、「第１導電層の形成領域は、」「第１の下部電極及び」「第１の上部電極の形成領域に略一致している」のに対して、刊行物発明では、上記（相違点１）で述べたように、そもそも補正後の発明の「第１導電層」に相当するものが存在しない点。
　
（４−５）判断
（４−５−１）相違点１について
　引用刊行物には、「【００８０】通常、複数の半導体メモリを半導体基板に形成するが、シールド層は複数の半導体メモリの上方あるいは下方に一種のシート状の形状を有して設けられていることが、クロストークやノイズ等の発生によってメモリセルの動作に障害が生じることを確実に回避するといった観点から好ましい。場合によっては、シールド層は一種のメッシュ状の形状を有していてもよい。　
【００８１】メモリセルの構造に依存して、具体的には、シールド層は、例えば、第２の電極の上方に形成され、あるいは又、第２の電極及びキャパシタ層の上方に形成され、あるいは又、第２の電極及び第１の電極の上方に形成され、あるいは又、第２の電極、キャパシタ層及び第１の電極の上方に形成されている。あるいは又、第２の電極の下方に形成され、あるいは又、第２の電極及びキャパシタ層の下方に形成され、あるいは又、第２の電極及び第１の電極の下方に形成され、あるいは又、第２の電極、キャパシタ層及び第１の電極の下方に形成されている。」と記載されており、刊行物発明において、「シリコン半導体基板１０上に形成された絶縁層１７」に換えて、「ＭＯＳ型トランジスタが形成されたシリコン半導体基板１０」の上部に、「第１絶縁層と、前記第１絶縁層の表面に配置された第１導電層と、前記第１導電層の表面に配置された第２絶縁層」を形成し、前記「第２絶縁層」の上に、「密着層２０と、前記密着層２０上に形成された共通の第１の電極２１と、前記第１の電極２１上に形成された強誘電層２２と、前記強誘電層２２上に形成されたプレート線を兼ねた第２の電極２３」を形成することにより、補正後の発明のように、「半導体素子が形成された基体と、前記基体の上部に配置された第１絶縁層と、前記第１絶縁層の表面に配置された第１導電層と、前記第１導電層の表面に配置された第２絶縁層と、前記第２絶縁層の上部に配置された第１の強誘電体キャパシタ」からなる構成とすることは、当業者が必要に応じて適宜なし得たことである。
　よって、相違点１は、当業者が容易に想到し得た範囲に含まれる程度のものである。
　
（４−５−２）相違点２について
　引用刊行物には、「【００８０】・・・場合によっては、シールド層は一種のメッシュ状の形状を有していてもよい。」と記載されていることから、上記（４−５−１）で述べたように、「ＭＯＳ型トランジスタが形成されたＭＯＳ型トランジスタが形成されたシリコン半導体基板１０」の上部に、「第１絶縁層と、前記第１絶縁層の表面に配置された第１導電層と、前記第１導電層の表面に配置された第２絶縁層」を形成する際に、「第１導電層」を「メッシュ状」にすることにより、補正後の発明のように、「第１導電層は開口部を有し、前記開口部はアレイ状に配置され」る構成とすることは、当業者が必要に応じて適宜なし得たことである。そして、「第１絶縁層と、前記第１絶縁層の表面に配置された第１導電層と、前記第１導電層の表面に配置された第２絶縁層」という構成において、「第１導電層」を「メッシュ状」に形成、すなわち、「第１導電層」に「開口部」を形成した場合、当該「開口部」の内部には、「第１導電層」の上下に存在する「第１絶縁層」及び「第２絶縁層」で充填されており、「第１絶縁層」と「第２絶縁層」とは接していると解釈するのが自然であり、また、仮にそうとまではいえないとしても、一般に半導体集積回路装置において、重ねて形成される絶縁層と絶縁層との間に隙間が形成されないようにすることは、当該技術分野においては、技術常識ともいえることである。したがって、刊行物発明において、補正後の発明のように、「第１導電層は開口部を有し、前記開口部はアレイ状に配置され、前記開口部において」「第１絶縁層と」「第２絶縁層とが接し」ている構成とすることは、当業者が必要に応じて適宜なし得たことである。
　よって、相違点２は、当業者が容易に想到し得た範囲に含まれる程度のものである。
　
（４−５−３）相違点３について
　引用刊行物には、「【００８１】メモリセルの構造に依存して、具体的には、シールド層は、例えば、・・・第２の電極、キャパシタ層及び第１の電極の下方に形成されている。」、「【０３３５】
【発明の効果】・・・本発明においては、メモリセル若しくはメモリユニットの上方あるいは下方にシールド層が形成されているので、クロストークやノイズ等の発生によってメモリセルの動作に障害が生じるといった問題の発生を確実に回避することができる。従って、高い信頼性を有する半導体メモリを提供することができる。」と記載されており、刊行物発明において、上記（４−５−２）で述べたように、「ＭＯＳ型トランジスタが形成されたＭＯＳ型トランジスタが形成されたシリコン半導体基板１０」の上部に、「第１絶縁層と、前記第１絶縁層の表面に配置された第１導電層と、前記第１導電層の表面に配置された第２絶縁層」を形成し、さらに、「第１導電層」を「メッシュ状」にした場合に、「第１導電層」を、「共通の第１の電極２１」及び「プレート線を兼ねた第２の電極２３」の下方に形成することにより、補正後の発明のように、「前記第１導電層の形成領域は、前記第１の下部電極及び前記第１の上部電極の形成領域に略一致している」構成とすることは、当業者が必要に応じて適宜なし得たことである。
  よって、相違点３は、当業者が容易に想到し得た範囲に含まれる程度のものである。
　
（４−６）独立特許要件についてのまとめ
　以上、検討したとおり、補正後の発明と刊行物発明との相違点は、いずれも、当業者が容易に想到し得た範囲に含まれる程度のものにすぎず、補正後の発明は、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際、独立して特許を受けることができない。
　
（５）補正の却下についてのむすび
　本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるが、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものである。
　したがって、本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明
　平成２０年６月１８日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし１３に係る発明は、平成２０年２月１日付けの手続補正により補正された特許請求の範囲、明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし１３に記載された事項により特定されるとおりのものであって、そのうちの請求項４に係る発明（以下「本願発明」という。）は、その特許請求の範囲の請求項４に記載された事項により特定される上記２．（１）の補正前の請求項４として記載したとおりのものである。
　
４．刊行物に記載された発明
　これに対して、原査定の拒絶の理由に引用された刊行物には、上において検討したとおり、上記２．（４−３−１）に記載したとおりの事項及び上記２．（４−３−２）において認定したとおりの発明（刊行物発明）が記載されているものと認められる。
　
 ５．判断
　上記２．（３）において検討したとおり、補正後の発明は、本願発明を限定的に減縮するとともに、明りょうでない記載を明りょうなものとしたものであるところ、上記２．（４）において検討したように、補正後の発明が、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものである以上、本願発明も、当然に、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものと認められるので、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶されるべきものである。
　よって、結論のとおり審決する。