【事件の表示】
　特願２００２−　５９１２３「エピタキシャル層を利用するトランジスター構造及びその製造方法」拒絶査定不服審判事件〔平成１５年　７月１１日出願公開，特開２００３−１９７９０７〕について，次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成１４年３月５日（パリ条約による優先権主張２００１年１２月１２日，米国）の出願であって，平成１９年１月２２日付けの拒絶理由通知に対して，同年４月１９日に手続補正書及び意見書が提出されたが，同年７月２５日付けで拒絶査定がされた。
　そして，同年１０月２９日に拒絶査定に対する審判請求がされ，同年１１月２７日に手続補正書が提出され，その後当審において，平成２２年３月１０日付けで審尋がされ，同年６月１５日に回答書が提出されたものである。
　
　
第２　平成１９年１１月２７日に提出された手続補正書による手続補正（以下「本件補正」という。）の却下について
　
［補正却下の決定の結論］
　
　本件補正を却下する。
　
［理由］
　
１　本件補正の内容
　本件補正による補正前後の本願の特許請求の範囲の記載は，次のとおりである。
　
・　補正前
「【請求項１】
　表面を有する半導体基板と，
　前記半導体基板の表面上に互いに所定間隔離れている第１及び第２エピタキシャル層と，
　前記半導体基板の表面上に形成され，前記第１エピタキシャル層と第２エピタキシャル層との間に設けられたギャップ内に延び，前記ギャップに隣接した第１及び第２エピタキシャル層の各々に部分的にオーバーラップされたゲート電極と，
　少なくとも部分的に各々第１及び第２エピタキシャル層内に含まれた第１及び第２不純物領域と，
　前記ゲート電極と前記半導体基板との間に位置したゲート絶縁層とを含み，
　前記ゲート絶縁層は，前記ゲート電極と前記ゲート電極によってオーバーラップされた第１及び第２エピタキシャル層の領域との間にさらに位置し，
　非プレーナチャネル領域は，前記ゲート電極によってオーバーラップされた前記第１エピタキシル及び第２エピタキシャル層の領域に設けられ，かつ，前記第１エピタキシャルと第２エピタキシャル層との間に位置する前記半導体基板の一表面領域内に設けられることを特徴とする半導体素子。
（請求項２〜８略）
【請求項９】
　半導体基板の一表面上に第１及び第２エピタキシャル層を選択的に成長するが，前記第１及び第２エピタキシャル層を前記半導体基板の表面上において互いに離れるように選択的に成長する段階と，
　前記半導体基板の表面及び前記第１及び第２エピタキシャル層の少なくとも一定領域上にゲート絶縁層を形成する段階と，
　前記ゲート絶縁層上にゲート電極を形成するが，前記ゲート電極は，前記第１エピタキシャルと第２エピタキシャル層との間に設けられたギャップ内に延び，前記ギャップに隣接した第１及び第２エピタキシャル層の各々に部分的にオーバーラップさせる段階と，
　前記第１及び第２エピタキシャル層内に各々第１及び第２不純物領域を形成する段階とを含んでなることを特徴とする半導体素子の製造方法。
（請求項１０及び１１略）
【請求項１２】
　前記第１及び第２不純物領域を形成する段階は，
　前記ゲート電極をマスクとして前記第１及び第２エピタキシャル層に第１イオン注入を行う段階と，
　前記第１及び第２エピタキシャル層の領域とオーバーラップされるように前記ゲート電極の側壁上にスペーサを形成する段階と，
　前記スペーサをマスクとして前記第１及び第２エピタキシャル層に第２イオン注入を行う段階とを含んでなることを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１３】
　前記ゲート電極を形成する段階は，
　前記ゲート絶縁層上にポリシリコン層を蒸着する段階と，
　前記ポリシリコン層上に金属層を蒸着する段階と，
　前記金属層の上部表面を平坦化させる段階とを含んでなることを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１４】
　前記金属層の上部表面は化学機械的研磨によって平坦化されることを特徴とする請求項１３に記載の半導体素子の製造方法。
【請求項１５】
　前記ゲート電極を形成する段階は，
　前記ゲート絶縁層上にポリシリコン層を蒸着する段階と，
　前記ポリシリコン層の上部表面を平坦化させる段階と，
　前記ポリシリコンの平坦化された上部表面上に金属層を蒸着する段階とを含んでなることを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１６】
　前記金属層の上部表面は化学機械的研磨によって平坦化されることを特徴とする請求項１５に記載の半導体素子の製造方法。」
　
・　補正後
「【請求項１】
　表面を有する半導体基板と，
　前記半導体基板の表面上に互いに所定間隔離れている第１及び第２エピタキシャル層と，
　前記半導体基板の表面上に形成され，前記第１エピタキシャル層と第２エピタキシャル層との間に設けられたギャップ内に延び，前記ギャップに隣接した第１及び第２エピタキシャル層の各々に部分的にオーバーラップされたゲート電極と，
　ゲートパターンの両側壁間の第１及び第２エピタキシャル層の領域に各々含まれた第１及び第２不純物領域と，
　前記ゲート電極と前記半導体基板との間に位置したゲート絶縁層とを含み，
　前記ゲート絶縁層は，前記ゲート電極と前記ゲート電極によってオーバーラップされた第１及び第２エピタキシャル層の領域との間にさらに位置し，
　非プレーナチャネル領域は，前記ゲート電極によってオーバーラップされた前記第１エピタキシャル及び第２エピタキシャル層の領域に設けられ，かつ，前記第１エピタキシャルと第２エピタキシャル層との間に位置する前記半導体基板の一表面領域内に設けられることを特徴とする半導体素子。
（請求項２〜８略）
【請求項９】
　半導体基板の一表面上に第１及び第２エピタキシャル層を選択的に成長するが，前記第１及び第２エピタキシャル層を前記半導体基板の表面上において互いに離れるように選択的に成長する段階と，
　前記半導体基板の表面及び前記第１及び第２エピタキシャル層の少なくとも一定領域上にゲート絶縁層を形成する段階と，
　前記ゲート絶縁層上にゲート電極を形成するが，前記ゲート電極は，前記第１エピタキシャルと第２エピタキシャル層との間に設けられたギャップ内に延び，前記ギャップに隣接した第１及び第２エピタキシャル層の各々に部分的にオーバーラップさせる段階と，
　前記第１及び第２エピタキシャル層内に各々第１及び第２不純物領域を形成する段階とを含んでなり，
　前記第１及び第２不純物領域を形成する段階は，
　前記ゲート電極をマスクとして前記第１及び第２エピタキシャル層に第１イオン注入を行う段階と，
　前記第１及び第２エピタキシャル層の領域とオーバーラップされるように前記ゲート電極の側壁上にスペーサを形成する段階と，
　前記スペーサをマスクとして前記第１及び第２エピタキシャル層に第２イオン注入を行う段階とを含んでなることを特徴とする半導体素子の製造方法。
（請求項１０及び１１略）
【請求項１２】
　前記ゲート電極を形成する段階は，
　前記ゲート絶縁層上にポリシリコン層を蒸着する段階と，
　前記ポリシリコン層上に金属層を蒸着する段階と，
　前記金属層の上部表面を平坦化させる段階とを含んでなることを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１３】
　前記金属層の上部表面は化学機械的研磨によって平坦化されることを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１４】
　前記ゲート電極を形成する段階は，
　前記ゲート絶縁層上にポリシリコン層を蒸着する段階と，
　前記ポリシリコン層の上部表面を平坦化させる段階と，
　前記ポリシリコンの平坦化された上部表面上に金属層を蒸着する段階とを含んでなることを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１５】
　前記金属層の上部表面は化学機械的研磨によって平坦化されることを特徴とする請求項１４に記載の半導体素子の製造方法。」
　
２　補正事項の整理
　本件補正による，本願の特許請求の範囲及び本願の明細書についての補正事項は，以下のとおりである。（下線は補正箇所を示し，当審で付加したもの。）
　
ア　　補正事項１
・　補正事項１−１
　補正前の請求項１２を削除するとともに，補正前の請求項１３〜１６を，それぞれ，請求項１２〜１５とする。
・　補正事項１−２
　補正前の請求項１４及び１６の各請求項に記載された引用請求項を，上記請求項の削除による請求項の番号の付け替えに伴い，変更する。
　
イ　　補正事項２
　補正前の請求項１の「少なくとも部分的に各々第１及び第２エピタキシャル層内に含まれた第１及び第２不純物領域と，」を，「
ゲートパターンの両側壁間の第１及び第２エピタキシャル層の領域に各々
　
ウ　　補正事項３
　補正前の請求項９に「
前記第１及び第２不純物領域を形成する段階は，
　
前記ゲート電極をマスクとして前記第１及び第２エピタキシャル層に第１イオン注入を行う段階と，
　
前記第１及び第２エピタキシャル層の領域とオーバーラップされるように前記ゲート電極の側壁上にスペーサを形成する段階と，
　
前記スペーサをマスクとして前記第１及び第２エピタキシャル層に第２イオン注入を行う段階とを含んでなる
　
３　補正目的の適否，及び新規事項の追加の有無について
ア　　補正事項１について
　補正事項１−１は，特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第１号に掲げる，請求項の削除を目的とするものに該当する。
　そして，補正事項１−２は，上記補正事項１−１に伴い，補正前の請求項１４及び１６の各請求項に記載された引用請求項を形式的に補正したものであるから，特許法第１７条の２第４項第１号に掲げる，請求項の削除を目的とするものに該当する。
　そうすると，補正事項１は，特許法第１７条の２第４項第１号に掲げる，請求項の削除を目的とするものに該当する。
　
イ　　補正事項２について
（ア）　本願の願書に最初に添付した明細書又は図面（以下「本願の出願当初の明細書等」という。）の段落【００２３】〜【００２５】，並びに図２Ｉ及び２Ｊから，補正事項２が，本願の出願当初の明細書等に記載された事項の範囲内において行われたものであることは明らかである。
（イ）　補正事項２は，補正前の請求項１に記載された発明特定事項である「第１及び第２不純物領域」を限定的に減縮するものである。
　そして，補正後の請求項１の記載全体からみても，補正後の請求項１の内容は，補正前の請求項１の内容を限定的に減縮したものである。
（ウ）　そうすると，補正事項２は，特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）の規定に適合する。
　また，補正事項２は，特許法第１７条の２第４項第２号に掲げる，特許請求の範囲の限定的減縮を目的とするものに該当する。
　
ウ　　補正事項３について
（ア）　本願の願書に最初に添付した明細書又は図面（以下「本願の出願当初の明細書等」という。）の段落【００２３】〜【００２５】，並びに図２Ｉ及び２Ｊから，補正事項３が，本願の出願当初の明細書等に記載された事項の範囲内において行われたものであることは明らかである。
（イ）　補正事項２は，補正前の請求項９に記載された発明特定事項である「第１及び第２不純物領域を形成する段階」を限定的に減縮するものである。
　そして，補正後の請求項９の記載全体からみても，補正後の請求項９の内容は，補正前の請求項９の内容を限定的に減縮したものである。
（ウ）　そうすると，補正事項３は，特許法第１７条の２第３項の規定に適合し，また，特許法第１７条の２第４項第２号に掲げる，特許請求の範囲の限定的減縮を目的とするものに該当する。
　
エ　　したがって，本件補正は，特許法第１７条の２第４項柱書きの補正目的に適合する。
　
４　独立特許要件についての検討
　上記３において検討したとおり，上記補正事項２及び３は，特許請求の範囲の限定的減縮を目的とするものに該当するから，補正後の特許請求の範囲に記載された事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否かにつき，以下に検討する。
　
（１）本願補正発明
　補正後の本願の請求項１に係る発明（以下「本願補正発明」という。）は，再掲すると，次のとおりである。
　
「【請求項１】
　表面を有する半導体基板と，
　前記半導体基板の表面上に互いに所定間隔離れている第１及び第２エピタキシャル層と，
　前記半導体基板の表面上に形成され，前記第１エピタキシャル層と第２エピタキシャル層との間に設けられたギャップ内に延び，前記ギャップに隣接した第１及び第２エピタキシャル層の各々に部分的にオーバーラップされたゲート電極と，
　ゲートパターンの両側壁間の第１及び第２エピタキシャル層の領域に各々含まれた第１及び第２不純物領域と，
　前記ゲート電極と前記半導体基板との間に位置したゲート絶縁層とを含み，
　前記ゲート絶縁層は，前記ゲート電極と前記ゲート電極によってオーバーラップされた第１及び第２エピタキシャル層の領域との間にさらに位置し，
　非プレーナチャネル領域は，前記ゲート電極によってオーバーラップされた前記第１エピタキシャル及び第２エピタキシャル層の領域に設けられ，かつ，前記第１エピタキシャルと第２エピタキシャル層との間に位置する前記半導体基板の一表面領域内に設けられることを特徴とする半導体素子。」
　
（２）引用例１の記載と引用発明
（２−１）　引用例１
　原査定の拒絶の理由に引用され，本願の優先権主張日前に日本国内において頒布された特開２０００−０８２８１３号公報（以下「引用例１」という。）には，図１〜４，図７〜１２及び図２９とともに次の記載がある。（下線は当審で付加したもの。以下同じ。）
　
ア　　発明の属する技術分野
「【０００１】
【発明の属する技術分野】
本発明は，ＭＩＳ型半導体装置
に関し
　
イ　　従来の凹型トランジスタ
「【００１９】この矛盾を解決する構造として提案されているものに凹型トランジスタがある。（例えば，西松他，Groove Gate MOSFET, 8th Conf. On Solid State Device，pp.179-183,1976）。図２９（ａ）に，従来の凹型トランジスタ構造の断面図を示す。図２６と共通する部分には同一符号を付す。
従来の凹型トランジスタでは，ソース拡散層４５ａ及びドレイン拡散層４５ｂを凹部底面チャネル領域の表面よりも高くすることにより，拡散層４５ａ，４５ｂの不純物分布がゲート電極４３によるチャネル領域の電気的制御能力に与える影響を抑制している
（中略）
【００２０】（中略）
シリコン基板１の凹部底面には反転層４６が，凹部側面には反転層４７が，
形成される。
　
ウ　　第１実施形態
（ア）「【００７３】（第１実施形態）図１〜図４は本発明の第１実施形態に係る半導体装置（凹型ＭＩＳトランジスタ）を説明するための図であり，図１及び図４は本実施形態に係る半導体装置の構成を説明するための図，図２及び図３は該半導体装置の製造方法を示す工程断面図である。図１（ａ）は本半導体装置を上面から見た図で，この図１（ａ）における６Ａ−６Ａ’断面図を図１（ｂ）に，６Ｂ−６Ｂ’断面図を図１（ｃ）に，６Ｃ−６Ｃ’断面図を図１（ｄ）に示す。以下の実施形態では，ｎチャネルのＭＩＳトランジスタについて説明する。ｐチャネルのＭＩＳトランジスタの場合には各構成の導電型を逆にすればよい。
【００７４】図１（ｂ）において，
６１は（１００）面を用いたｐ型のシリコン基板であり
シリコン基板６１上は図１（ａ）に示すように活性領域６２
【００７５】活性領域６２は図１（ａ）において破線で囲まれた部分であり，しきい電圧（Ｖｔｈ）を調整するために，不純物濃度５×１０１７ｃｍ−３程度の図示しないチャネルイオン注入層が形成されている。
この活性領域６２内のシリコン基板６１上には，ゲート絶縁膜６７を介してゲート電極６８が形成され
ソース領域は，第１のソース拡散層７１ａ及び第２のソース拡散層７２ａからなり，ドレイン領域は，第１のドレイン拡散層７１ｂと第２のドレイン拡散層７２ｂからなる
【００７６】また，図１（ｂ）において，チャネル面６５は基板表面６６より深い位置にある。シリコン基板６１にはこのチャネル面６５を底面とする凹部が形成され，この凹部側壁はチャネル面６５に対して直角より緩やかな角度の斜面をなし，この凹部全体はゲート絶縁膜６７で覆われる。ここで，
チャネル面６５とは，チャネル領域とゲート絶縁膜６７との界面をいう。チャネル領域はチャネル面６５よりも下部の凹部底面に形成される
【００７７】さらに，
このチャネル領域に相対してゲート絶縁膜６７を介してシリコン基板６１の凹部にゲート電極６８が埋め込まれる
【００７８】
チャネル面６５と基板表面６６との段差を持つ平面間は，ゲート絶縁膜６７の斜面側壁に沿って形成され，シリコン基板６１表面に対して傾きをもつ第１のソース拡散層７１ａ及び第１のドレイン拡散層７１ｂ（斜線で示す）と，これらにつながるｎ型の第２のソース拡散層７２ａ及び第２のドレイン拡散層７２ｂにより接続される（以下，７１ａ，７１ｂ，７２ａ，７２ｂを合わせて単にソース及びドレインと呼ぶ）
【００７９】
第１のソース拡散層７１ａ及びドレイン拡散層７１ｂはチャネル面６５に向かって形成され，第２のソース拡散層７２ａ及びドレイン拡散層７２ｂはチャネル面６５に並行に形成された厚い拡散層である
（中略）
【００８１】（中略）なお，
図１（ａ）において，７４の×印で示したゲート電極形成領域は，傾きをもつ第１のソース拡散層７１ａ及びドレイン拡散層７１ｂとゲート電極６８が重なる領域，７５の斜線で示した領域は第１のソース拡散層７１ａ及びドレイン拡散層７１ｂの形成領域を示す
　
（イ）「【００９３】以上の工程により形成された凹型ＭＩＳトランジスタの傾きをもつ第１のドレイン拡散層７１ｂ付近を拡大した断面図を電流経路とともに図４に示す。このように構成された凹型チャネル構造のＭＩＳトランジスタによれば，
凹部の傾きをもつ側面に沿って形成される反転層と蓄積層とを介してチャネル面６５と基板表面６６との段差をもつ２つの平面を結ぶ電流経路は，チャネル面６５から基板表面６６付近までを通る電流経路の進行方向と鈍角をなす
（中略）
【００９６】（中略）さらに，
第１のソース拡散層７１ａ及び第１のドレイン拡散層７１ｂはチャネル面６５よりも浅い位置に形成される凹型トランジスタ構造をとるため，ソース及びドレインがチャネルと同一平面に形成されることにより生ずる短チャネル効果を抑制することができる
　
エ　　第４実施形態
（ア）　「選択成長エピタキシャル領域１３３」の形成
「【０１２１】（第４実施形態）図７〜図１２は，本発明の第４実施形態に係る半導体装置（凹型ＭＩＳトランジスタ）の製造工程を示す図である。本実施形態は，図１（ｂ）に示した第１実施形態の凹型トランジスタ構造の特徴を備えた構造を実現するための製造方法に関する。
本実施形態が第１実施形態と異なる点は，活性領域６２のうち，ゲート電極６８の底面に覆われていないシリコン基板６１上に，ゲート電極６８の側面に対して傾斜をもったテーパ状の表面を有して選択的にエピタキシャル成長させた単結晶シリコンからなるエピタキシャル領域を設け，このエピタキシャル領域の傾斜をもった表面を持つ部分を，傾きをもつソース及びドレインとして用いたことにある
【０１２２】以下，図７〜図１２を用いて，本実施形態の凹型ＭＩＳトランジスタの製造方法を説明する。
図７〜図１２において，（ａ）は半導体装置を上面から見た図
（ａ）における１２Ａ−１２Ａ’〜１７Ａ−１７Ａ’断面図を（ｂ）
【０１２３】図７（ｂ）に示すように，活性領域６２の全面にＳｉＯ２膜１３１を例えば熱酸化法により形成し，次に，リソグラフィの技術を用いて，
ゲート電極６８を形成する領域にＳｉＮ
４
膜（審決注：「Ｓｉ
３
Ｎ
４
膜」の誤記である。）によるダミーゲート１３２を形成する
【０１２４】次に，
活性領域６２上に，ダミーゲート１３２をマスクとし，シリコン基板６１を核として選択的に結晶シリコン層をエピタキシャル成長させる。ダミーゲート１３２のように，核となるシリコン結晶の分布を遮断する物質が配置された表面上に固相成長させる場合，シリコン領域の端においては連続的に真上に積み上げて成長せず，傾きをもつ表面，いわゆるファセットが現れる
（中略）
【０１２７】
このようにして，ダミーゲート１３２の形成領域に対して自己整合的にシリコン基板６１に対して傾きをもったエピタキシャルシリコン領域が，シリコン基板６１表面上に選択形成される。次に，単結晶化せずにアモルファスシリコンとして残った部分をフッ硝酸により除去し，図７（ｂ）に示す選択成長エピタキシャル領域１３３が形成される
　
（イ）　「ソース及びドレイン」の形成
「【０１２８】次に，図８（ｂ）に示すように，選択成長エピタキシャル領域１３３上およびダミーゲート１３２を覆って，例えば１０ｎｍのＳｉＯ２膜１４１をＣＶＤ法により形成する。
エピタキシャル領域１３３上に形成されたＳｉＯ
２
膜１４１は次工程のイオン注入１４２のための保護膜として働く。一方，ダミーゲート１３２の側面下端とエピタキシャル領域１３３の端とが接する領域の上のＳｉＯ
２
膜１４１は，ゲート絶縁膜１７１の厚さとの差に基づいて後に形成するゲート電極６８のソース及びドレイン側の端部を，傾きをもつソース及びドレイン上に形成するための膜であり，後に図１１（ｂ）で図示する傾きをもつゲート端部１７２の形状を決定する。
【０１２９】次に，
ｎ型不純物のイオン注入１４２を行う。このイオン注入１４２の後，例えば９００℃３０秒ＲＴＡによる活性化を兼ねた熱拡散アニールによって，注入した不純物を後に形成する図１１（ｂ）に示す傾きをもつゲート端部１７２と相対する領域まで拡散させ，図９（ｂ）に示す第２のソース拡散層１５２ａ及び第２のドレイン拡散層１５２ｂを形成する。選択成長エピタキシャル領域１３３の傾きをもつ表面上にイオン注入１４２を行うことにより，同時にエピタキシャル領域１３３の傾きをもった表面にエピタキシャル層ファセットによる傾きをもつ第１のソース拡散層１５１ａ及び第１のドレイン拡散層１５１ｂを形成する
　
（ウ）　「ゲート絶縁膜１７１」及び「ゲート電極６８」の形成
「【０１３１】次に，
図１０（ｂ）に示すように，ホット燐酸を用いてダミーゲート１３２を除去し，ゲート電極部分に対応する凹部１６１を形成する。この凹部１６１はゲート絶縁膜１７１およびゲート電極６８を埋め込み形成する領域である
（中略）
【０１３３】次に，
凹部１６１の底面及び側壁に形成されているＳｉＯ
２
膜１３１及び１４１を除去する。この除去した後の凹部１６１は，底面と側壁の間に第２のソース拡散層１５２ａ及び第２のドレイン拡散層１５２ｂの側面と同じ傾きのテーパ部をもつ
ＳｉＯ
２
膜１４１を除去するとともに傾きをもったエピタキシャル領域１３３の一部が露出する
【０１３４】次に，図１１（ｂ）に示すように，
凹部１６１内にゲート絶縁膜１７１を例えば熱酸化等により形成する
ＳｉＯ
２
膜１４１よりも薄いゲート絶縁膜１７１を形成することにより，ゲート絶縁膜１７１及び第１のソース拡散層１５１ａの境界面並びにゲート絶縁膜１７１及び第１のドレイン拡散層１５１ｂの境界面を，領域１５１ａ及び１５１ｂの側面と同じ傾きをもつゲート端部１７２にすることができる
【０１３５】次に，
ゲート電極６８を形成するため，凹部１６１内を充填するように導電膜を全面に堆積し，その後凹部１６１外部の導電膜をＣＭＰ法により研磨除去する。ゲート電極６８の両端の傾きをもつゲート端部１７２に相対する第１のソース拡散層１５１ａ及び第１のドレイン拡散層１５１ｂが蓄積層として動作する部分となる
（中略）
【０１３７】
以上の工程により作成された凹型トランジスタにおいて，第１実施形態での基板表面６６に対応する面は，エピタキシャル層表面１３４である。凹型トランジスタ構造のチャネル面６５はシリコン基板６１の表面であり
　
（エ）　第４実施形態による効果
「【０１４０】また，チャネル面６５がＲＩＥ法によるエッチングにさらされることなく，エッチング時のシリコン基板６１表面へのダメージを受けない。選択的エピタキシャル領域１３３を用いることにより，平面型トランジスタと同様の良質のシリコン表面を用いたままで，
凹型トランジスタの短チャネル効果抑制の利点を活用することができる
傾きをもつ第１のソース拡散層１５１ａ及び第１のドレイン拡散層１５１ｂを形成することができる
　
オ　　図４及び図２９
（ア）　引用例１の段落【００７６】（上記ウ，（ア）参照。），及び段落【００９３】（上記ウ，（イ）参照。）それぞれの記載を参酌すれば，図４には，第１実施形態の凹型ＭＩＳトランジスタにおいて，
チャネル領域となる「チャネル面６５」よりも下部の凹部底面と，凹部の傾きをもつ側面に沿って形成される反転層とにより電流経路が形成される
　
（イ）　引用例１の段落【００２０】（上記イ参照。）の記載によれば，図２９には，
従来の凹型トランジスタにおいて，「シリコン基板１」の凹部底面及び凹部側面に，それぞれ，「反転層４６」及び「反転層４７」が形成される
　
カ　　図１１
（ア）　引用例１の段落【００８１】（上記ウ，（ア）参照。）の記載によれば，図１１（ａ）の「７４の×印で示したゲート電極形成領域」は，
傾きをもつ「第１のソース拡散層１５１ａ」及び「第１のドレイン拡散層１５１ｂ」と「ゲート電極６８」が重なる領域
　
（イ）　上記エ，（ウ）を参酌すると，図１１（ａ）及び（ｂ）から，
「ゲート電極６８」が，「シリコン基板６１」上の二つの「選択成長エピタキシャル領域１３３」の間に形成された構成
上記「ゲート電極６８」と上記「シリコン基板６１」との間に「ゲート絶縁膜１７１」が形成された構成
上記二つの「選択成長エピタキシャル領域１３３」の間の上記「シリコン基板６１」の表面にチャネル領域が形成される構成
　
（２−２）　引用発明
ア　　上記（２−１），エ，（ア）によれば，「核となるシリコン結晶の分布を遮断する物質」である「ダミーゲート１３２」「をマスクとし，シリコン基板６１を核として選択的に結晶シリコン層をエピタキシャル成長させる」ことにより，上記「ダミーゲート１３２」の両側部に「選択成長エピタキシャル領域１３３」が形成されるから，上記「ダミーゲート１３２」の両側部に形成される
二つの「選択成長エピタキシャル領域１３３」は，「シリコン基板６１」上に互いに上記「ダミーゲート１３２」のゲート長方向の長さだけ離れて形成されている
　
イ　　上記（２−１），カ，（ア）によれば，上記「第１のソース拡散層１５１ａ」及び上記「第１のドレイン拡散層１５１ｂ」と上記「ゲート電極６８」とが，平面視で重なっており，また，上記（２−１），エ，（イ）によれば，上記「第１のソース拡散層１５１ａ」及び上記「第１のドレイン拡散層１５１ｂ」は，それぞれ，上記「シリコン基板６１」上に，上記「ダミーゲート１３２」をマスクとして選択的にエピタキシャル成長させた二つの「選択成長エピタキシャル領域１３３」の一方及び他方の傾きをもった表面に形成されているから，
上記「ゲート電極６８」は，上記二つの「選択成長エピタキシャル領域１３３」それぞれと部分的に重なっている
　
ウ　　上記（２−１），エ，（ウ）及びカ，（イ）によれば，「ゲート絶縁膜１７１及び第１のソース拡散層１５１ａの境界面並びにゲート絶縁膜１７１及び第１のドレイン拡散層１５１ｂの境界面を，領域１５１ａ及び１５１ｂの側面と同じ傾きをもつゲート端部１７２にすることができる」とともに，「ゲート電極６８の両端の傾きをもつゲート端部１７２に相対する第１のソース拡散層１５１ａ及び第１のドレイン拡散層１５１ｂが蓄積層として動作する部分」となり，また，上記イで検討したとおり，上記「ゲート電極６８」は，二つの「選択成長エピタキシャル領域１３３」それぞれの傾きをもった表面に形成された，上記「第１のソース拡散層１５１ａ」及び上記「第１のドレイン拡散層１５１ｂ」と重なっている。
　そうすると，
「ゲート絶縁膜１７１」は，上記「ゲート電極６８」と上記「ゲート電極６８」と重なる上記二つの「選択成長エピタキシャル領域１３３」との間にも形成されている
　
エ　　以上によれば，引用例１には，第４実施形態の記載を基本として，次の発明（以下「引用発明」という。）が記載されている。
　
「シリコン基板６１と，
　上記シリコン基板６１上に互いにダミーゲート１３２のゲート長方向の長さだけ離れて形成されている二つの選択成長エピタキシャル領域１３３と，
　上記シリコン基板６１上の上記二つの選択成長エピタキシャル領域１３３の間に形成され，上記二つの選択成長エピタキシャル領域１３３それぞれと部分的に重なっているゲート電極６８と，
　上記二つの選択成長エピタキシャル領域１３３の一方及び他方にそれぞれ形成されたソース（第１のソース拡散層１５１ａ及び第２のソース拡散層１５２ａ）及びドレイン（第１のドレイン拡散層１５１ｂ及び第２のドレイン拡散層１５２ｂ）と，
　上記ゲート電極６８と上記シリコン基板６１との間に形成されたゲート絶縁膜１７１
とを含み，
　上記ゲート絶縁膜１７１は，上記ゲート電極６８と上記ゲート電極６８と重なる上記二つの選択成長エピタキシャル領域１３３との間にも形成され，
　チャネル領域は，上記二つの選択成長エピタキシャル領域１３３の間の上記シリコン基板６１の表面に形成されるＭＩＳ型半導体装置。」
　
（３）対比
ア　　引用発明の「シリコン基板６１」は，本願補正発明の「表面を有する半導体基板」に相当する。
　
イ　　引用発明の「上記シリコン基板６１上」，「ダミーゲート１３２のゲート長方向の長さだけ離れて形成されている」及び「二つの選択成長エピタキシャル領域１３３」は，それぞれ，本願補正発明の「前記半導体基板の表面上」，「所定間隔離れている」及び「第１及び第２エピタキシャル層」に相当する。
　
ウ　　引用発明の「上記シリコン基板６１上の上記二つの選択成長エピタキシャル領域１３３の間に形成され」，「上記二つの選択成長エピタキシャル領域１３３それぞれと部分的に重なっている」及び「ゲート電極６８」は，それぞれ，本願補正発明の「前記半導体基板の表面上に形成され，前記第１エピタキシャル層と第２エピタキシャル層との間に設けられたギャップ内に延び」，「前記ギャップに隣接した第１及び第２エピタキシャル層の各々に部分的にオーバーラップされた」及び「ゲート電極」に相当する。
　
エ　　引用発明の「上記二つの選択成長エピタキシャル領域１３３の一方及び他方にそれぞれ形成された」，「ソース（第１のソース拡散層１５１ａ及び第２のソース拡散層１５２ａ）」及び「ドレイン（第１のドレイン拡散層１５１ｂ及び第２のドレイン拡散層１５２ｂ）」は，それぞれ，本願補正発明の「第１及び第２エピタキシャル層の領域に各々含まれた」，「第１」「不純物領域」及び「第２不純物領域」に相当する。
　そうすると，本願補正発明と引用発明とは，「第１及び第２エピタキシャル層の領域に各々含まれた第１及び第２不純物領域」を含む点で共通する。
　
オ　　引用発明の「上記ゲート電極６８と上記シリコン基板６１との間に形成された」及び「ゲート絶縁膜１７１」は，それぞれ，本願補正発明の「前記ゲート電極と前記半導体基板との間に位置した」及び「ゲート絶縁層」に相当する。
　
カ　　引用発明の「上記ゲート絶縁膜１７１は，上記ゲート電極６８と上記ゲート電極６８と重なる上記二つの選択成長エピタキシャル領域１３３との間にも形成され」は，本願補正発明の「前記ゲート絶縁層は，前記ゲート電極と前記ゲート電極によってオーバーラップされた第１及び第２エピタキシャル層の領域との間にさらに位置し」に相当する。
　
キ　　本願補正発明の「非プレーナチャネル領域」と引用発明の「チャネル領域」とは，「チャネル領域」である点で共通する。
　また，引用発明の「上記二つの選択成長エピタキシャル領域１３３の間の上記シリコン基板６１の表面に形成される」は，本願補正発明の「前記第１エピタキシャルと第２エピタキシャル層との間に位置する前記半導体基板の一表面領域内に設けられる」に相当する。
　そうすると，本願補正発明と引用発明とは，「チャネル領域」は，「前記第１エピタキシャルと第２エピタキシャル層との間に位置する前記半導体基板の一表面領域内に設けられる」点で共通する。
　
ク　　引用発明の「ＭＩＳ型半導体装置」は，本願補正発明の「半導体素子」に相当する。
　
　以上によれば，本願補正発明と引用発明との一致点と相違点は，次のとおりである。
　
＜　一致点　＞
「表面を有する半導体基板と，
　前記半導体基板の表面上に互いに所定間隔離れている第１及び第２エピタキシャル層と，
　前記半導体基板の表面上に形成され，前記第１エピタキシャル層と第２エピタキシャル層との間に設けられたギャップ内に延び，前記ギャップに隣接した第１及び第２エピタキシャル層の各々に部分的にオーバーラップされたゲート電極と，
　前記第１及び第２エピタキシャル層の領域に各々含まれた第１及び第２不純物領域と，
　前記ゲート電極と前記半導体基板との間に位置したゲート絶縁層とを含み，
　前記ゲート絶縁層は，前記ゲート電極と前記ゲート電極によってオーバーラップされた第１及び第２エピタキシャル層の領域との間にさらに位置し，
　チャネル領域は，前記第１エピタキシャルと第２エピタキシャル層との間に位置する前記半導体基板の一表面領域内に設けられる半導体素子。」
　
＜　相違点　＞
・　相違点１
　本願補正発明の「第１及び第２不純物領域」は，「ゲートパターンの両側壁間」の「第１及び第２エピタキシャル層の領域に各々含まれた」ものであるのに対し，引用発明の「ソース（第１のソース拡散層１５１ａ及び第２のソース拡散層１５２ａ）及びドレイン（第１のドレイン拡散層１５１ｂ及び第２のドレイン拡散層１５２ｂ）」（本願補正発明の「第１及び第２不純物領域」に相当。）は，「二つの選択成長エピタキシャル領域１３３」（本願補正発明の「第１及び第２エピタキシャル層」に相当。）に形成されたことが特定されているだけで，本願補正発明のような特定はされていない点。
　
・　相違点２
　本願補正発明の「チャネル領域」は，「前記ゲート電極によってオーバーラップされた前記第１エピタキシャル及び第２エピタキシャル層の領域に設けられ，かつ，前記第１エピタキシャルと第２エピタキシャル層との間に位置する前記半導体基板の一表面領域内に設けられ」た「非プレーナチャネル領域」であるのに対し，引用発明の「チャネル領域」について，このような特定はされていない点。
　
（４）相違点についての判断
（４−１）　相違点１について
ア　　周知例１
　本願の優先権主張日前に日本国内において頒布された特開平１１−２７４４８８号公報（以下「周知例１」という。）には，図７とともに次の記載がある。
　
「【０００６】ここでは，従来の
直線的なゲート電極構造
その素子分離領域１２で囲まれた素子領域の半導体基板１１表面に，熱酸化によるＳｉＯ
２
膜１３を形成する。その後，不純物のドープされていないポリシリコン膜１４を，減圧ＣＶＤ法等により堆積する
【０００７】
次に，図７（ｂ）に示すように，上述したポリシリコン膜１４とＳｉＯ
２
膜１３とをパターニングして，基本セル部１の素子領域にポリシリコンゲート電極１５とゲート酸化膜１６とで構成する，第１のＭＯＳトランジスタ部２のゲート電極部３と第２のＭＯＳトランジスタ部４のゲート電極部５を形成する。その後，イオン注入法により，ソース・ドレイン部６，７，８にＮ型不純物となるイオンによるイオン注入を行い，ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）層１７を形成する
【０００８】次に，図７（ｃ）に示すように，減圧ＣＶＤ法等によりＣＶＤ絶縁膜を形成し，その後このＣＶＤ絶縁膜を異方性プラズマエッチング等によりエッチングして，
ゲート電極部３，５側壁にサイドウォール絶縁膜１８を形成する。その後，イオン注入法により，ソース・ドレイン部６，７，８にＮ型不純物となるイオンによる，高濃度のイオン注入を行い，Ｎ
＋
型ソース・ドレイン層１９を形成する
　
イ　　周知例２
　本願の優先権主張日前に日本国内において頒布された特開２００１−３０８０５４号公報（以下「周知例２」という。）には，図１，図２及び図５とともに次の記載がある。
　
「【００２５】図１は，その半導体装置の製造工程中における要部断面図である。まず，例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板（以下，基板という）１に深さ３５０ｎｍ程度の素子分離溝２をフォトリソグラフィとドライエッチングを用いて形成した後，溝の内部を含む基板１上にＣＶＤ法等で酸化シリコン膜３を堆積する。（中略）
【００２６】次いで，基板１をスチーム酸化することによって，
ｐ型ウエル４およびｎ型ウエル５の表面に，例えば膜厚６ｎｍ程度のゲート絶縁膜６を形成する
(中略）
【００３２】
次に，図２に示すように，ゲート絶縁膜６の上に，ゲート電極７およびその上のキャップ膜８を通常のフォトリソグラフィ技術およびドライエッチング技術によって形成する
(中略）
【００４４】以上のような枚葉洗浄処理の後，図２に示すように，
ゲート電極７をマスクとして基板１に，例えばリンまたはヒ素をイオン打ち込みすることによって，ｐ型ウエル４に低不純物濃度のｎ
−
型半導体領域１１を形成し，例えばホウ素をイオン打ち込みすることによって，ｎ型ウエル５に低不純物濃度のｐ
−
型半導体領域１２を形成する
ゲート電極７の側壁にサイドウォールスペーサ１３を形成する。その後，ｐ型ウエル４にリンまたはヒ素等をイオン打ち込みすることによって高不純物濃度のｎ
＋
型半導体領域１４（ソース，ドレイン）を形成し，ｎ型ウエル５にホウ素等をイオン打ち込みすることによって高不純物濃度のｐ
＋
型半導体領域１５（ソース，ドレイン）を形成する
　
ウ　　判断
　ＭＩＳ型半導体装置において，複数のゲート電極からなるゲートパターンを形成し，上記ゲートパターンの両側壁間，すなわち，上記の複数のゲート電極の両側壁間の半導体領域にソース及びドレインとなる不純物領域を形成することは，周知例１及び２にみられるように周知の技術であり，引用発明において，複数のゲート電極からなるゲートパターンを形成し，「ソース（第１のソース拡散層１５１ａ及び第２のソース拡散層１５２ａ）及びドレイン（第１のドレイン拡散層１５１ｂ及び第２のドレイン拡散層１５２ｂ）」（本願補正発明の「第１及び第２不純物領域」に相当。）が形成される「二つの選択成長エピタキシャル領域１３３」（本願補正発明の「第１及び第２エピタキシャル層」に相当。）を，上記ゲートパターンの両側壁間に形成すること（相違点１に係る構成とすること）は，上記周知技術を適用することにより，当業者が容易に想到し得たものである。
　
（４−２）　相違点２について
　上記（２），（２−１），ウ及びオ（ア）によれば，引用例１に記載された第１実施形態の凹型ＭＩＳトランジスタ（以下「第１実施形態の凹型ＭＩＳトランジスタ」という。）は，「シリコン基板６１」に形成された凹部の「チャネル面６５」を構成する底面，及び上記凹部の傾きをもつ側面に，非プレーナチャネルが設けられた構成を有しており，この構成により，上記凹型ＭＩＳトランジスタは，「第１のソース拡散層７１ａ及び第１のドレイン拡散層７１ｂはチャネル面６５よりも浅い位置に形成される凹型トランジスタ構造をとるため，ソース及びドレインがチャネルと同一平面に形成されることにより生ずる短チャネル効果を抑制することができる」という作用効果を奏している。
　また，上記（２），（２−１），イ及びオ（イ）によれば，引用例１の図２９にみられるような，本願の優先権主張の日前に既に知られていた凹型トランジスタにおいて，「シリコン基板１」の凹部底面及び凹部側面に「反転層４６」及び「反転層４７」からなる非プレーナチャネルが設けられ，「ソース拡散層４５ａ及びドレイン拡散層４５ｂを凹部底面チャネル領域の表面よりも高くすることにより，拡散層４５ａ，４５ｂの不純物分布がゲート電極４３によるチャネル領域の電気的制御能力に与える影響を抑制している」ことは，当業者によく知られたことである。
　そして，上記（２），（２−１），エによれば，引用発明は，第１実施形態の凹型ＭＩＳトランジスタの「チャネル面６５」に対応する「シリコン基板６１」（本願補正発明の「表面を有する半導体基板」に相当。）の表面と，「二つの選択成長エピタキシャル領域１３３」（本願補正発明の「第１及び第２エピタキシャル層」に相当。）の傾きをもつ表面とにより凹部が構成された凹型トランジスタ構造を有し，「凹型トランジスタの短チャネル効果抑制の利点を活用することができる」ものである。
　そうすると，凹型トランジスタ構造を有する引用発明が，凹型トランジスタの短チャネル効果抑制の利点を活用するための構成，すなわち，凹部の「チャネル面６５」を構成する底面となる上記「シリコン基板６１」の表面，及び上記凹部の傾きをもつ側面となる上記「二つの選択成長エピタキシャル領域１３３」の傾きをもつ表面に，非プレーナチャネルが設けられた構成を有することは，引用例１の記載から直ちに明らかであり，また，この非プレーナチャネルが，上記「二つの選択成長エピタキシャル領域１３３」それぞれの「ゲート電極６８」が重なっている（本願発明の「ゲート電極によってオーバーラップされた」に相当。）領域に設けられることは当然であるから，相違点２は，本願補正発明と引用発明との実質的な相違点ではない。
　仮に，相違点２が本願補正発明と引用発明との実質的な相違点であるとしても，引用発明において，相違点２に係る構成とすることは，引用例１の第１実施形態の記載，又は従来の凹型トランジスタについて当業者によく知られていた技術的事項に基づいて，当業者が容易に想到し得たものである。
　
（４−３）　まとめ
　以上のとおり，引用発明において，相違点１に係る構成とすることは，周知例１及び２にみられるような周知技術を適用することにより，当業者が容易に想到し得たものであり，また，相違点２は，本願補正発明と引用発明との実質的な相違点ではなく，仮にそうでないとしても，引用発明において，相違点２に係る構成とすることは，引用例１の第１実施形態の記載，又は従来の凹型トランジスタについて当業者によく知られていた技術的事項に基づいて，当業者が容易に想到し得たものである。
　したがって，本願補正発明は，引用例１に記載された発明（引用発明），周知例１及び２にみられるような周知技術，並びに引用例１の第１実施形態の記載，又は従来の凹型トランジスタについて当業者によく知られていた技術的事項に基づいて，当業者が容易に発明をすることができたものであり，特許法第２９条第２項の規定により，特許出願の際独立して特許を受けることができないものである。
　よって，本件補正は，特許法第１７条の２第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項をいう。以下同じ。）において準用する同法第１２６条第５項の規定に適合しないので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　
４　むすび
　以上検討したとおり，本件補正は，特許法第１７条の２第４項第１号及び第２号に掲げる，請求項の削除及び特許請求の範囲の限定的減縮を目的とするものであるが，特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないから，本件補正は，特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３　本願発明の新規性及び容易想到性について
　
１　本願発明について
　平成１９年１１月２７日に提出された手続補正書による手続補正は上記のとおり却下されたので，本願の請求項１〜１６に係る発明は，平成１９年４月１９日に提出された手続補正書に記載されたとおりのものであり，その請求項１の記載は，再掲すると，次のとおりである。（以下，本願の請求項１に係る発明を「本願発明」という。）
　
「【請求項１】
　表面を有する半導体基板と，
　前記半導体基板の表面上に互いに所定間隔離れている第１及び第２エピタキシャル層と，
　前記半導体基板の表面上に形成され，前記第１エピタキシャル層と第２エピタキシャル層との間に設けられたギャップ内に延び，前記ギャップに隣接した第１及び第２エピタキシャル層の各々に部分的にオーバーラップされたゲート電極と，
　少なくとも部分的に各々第１及び第２エピタキシャル層内に含まれた第１及び第２不純物領域と，
　前記ゲート電極と前記半導体基板との間に位置したゲート絶縁層とを含み，
　前記ゲート絶縁層は，前記ゲート電極と前記ゲート電極によってオーバーラップされた第１及び第２エピタキシャル層の領域との間にさらに位置し，
　非プレーナチャネル領域は，前記ゲート電極によってオーバーラップされた前記第１エピタキシル及び第２エピタキシャル層の領域に設けられ，かつ，前記第１エピタキシャルと第２エピタキシャル層との間に位置する前記半導体基板の一表面領域内に設けられることを特徴とする半導体素子。」
　
２　引用発明
　引用発明は，前記第２，４，（２），（２−２），エで認定したとおりである。
　
３　本願発明の新規性及び容易想到性について
（１）　対比
ア　　前記第２，１及び２から明らかなように，本願発明は，平成１９年１１月２７日に提出された手続補正書による手続補正の補正事項２で補正された，本願補正発明の「ゲートパターンの両側壁間の第１及び第２エピタキシャル層の領域に各々含まれた第１及び第２不純物領域と，」を，補正前の請求項１の「少なくとも部分的に各々第１及び第２エピタキシャル層内に含まれた第１及び第２不純物領域と，」にしたものである。
　そして，引用発明の「上記二つの選択成長エピタキシャル領域１３３の一方及び他方にそれぞれ形成された」，「ソース（第１のソース拡散層１５１ａ及び第２のソース拡散層１５２ａ）」及び「ドレイン（第１のドレイン拡散層１５１ｂ及び第２のドレイン拡散層１５２ｂ）」は，それぞれ，本願発明の「少なくとも部分的に各々第１及び第２エピタキシャル層内に含まれた」，「第１」「不純物領域」及び「第２不純物領域」に相当する。
　
イ　　そうすると，上記ア，並びに前記第２，４，（３）ア〜ウ，及びオ〜クから，本願発明と引用発明との一致点と相違点は，次のとおりである。
　
＜　一致点　＞
「表面を有する半導体基板と，
　前記半導体基板の表面上に互いに所定間隔離れている第１及び第２エピタキシャル層と，
　前記半導体基板の表面上に形成され，前記第１エピタキシャル層と第２エピタキシャル層との間に設けられたギャップ内に延び，前記ギャップに隣接した第１及び第２エピタキシャル層の各々に部分的にオーバーラップされたゲート電極と，
　少なくとも部分的に各々第１及び第２エピタキシャル層内に含まれた第１及び第２不純物領域と，
　前記ゲート電極と前記半導体基板との間に位置したゲート絶縁層とを含み，
　前記ゲート絶縁層は，前記ゲート電極と前記ゲート電極によってオーバーラップされた第１及び第２エピタキシャル層の領域との間にさらに位置し，
　チャネル領域は，前記第１エピタキシャルと第２エピタキシャル層との間に位置する前記半導体基板の一表面領域内に設けられる半導体素子。」
　
＜　相違点　＞
　本願発明の「チャネル領域」は，「前記ゲート電極によってオーバーラップされた前記第１エピタキシャル及び第２エピタキシャル層の領域に設けられ，かつ，前記第１エピタキシャルと第２エピタキシャル層との間に位置する前記半導体基板の一表面領域内に設けられ」た「非プレーナチャネル領域」であるのに対し，引用発明の「チャネル領域」について，このような特定はされていない点。
　
（２）　相違点についての判断
　本願発明と引用発明との相違点は，本願補正発明と引用発明との相違点２と同じものであるから，前記第２，４（４），（４−２）で検討したとおり，上記相違点は，本願発明と引用発明との実質的な相違点ではなく，仮にそうでないとしても，引用発明において，相違点に係る構成とすることは，引用例１の第１実施形態の記載，又は従来の凹型トランジスタについて当業者によく知られていた技術的事項に基づいて，当業者が容易に想到し得たものである。
　
（３）　まとめ
　以上によれば，本願発明は，引用例１に記載された発明（引用発明）と同一であることに帰着し，仮にそうでないとしても，本願発明は，引用例１に記載された発明（引用発明），及び引用例１の第１実施形態の記載，又は従来の凹型トランジスタについて当業者によく知られていた技術的事項に基づいて，当業者が容易に発明をすることができたものであるから，本願発明は，特許法第２９条第１項３号に掲げる発明に該当し同条第１項柱書きの規定により，又は同条第２項の規定により，特許を受けることができない。
　
　
第４　結言
　
　以上検討したとおり，本願の請求項１に係る発明は，特許法第２９条第１項３号に掲げる発明に該当し同条第１項柱書きの規定により，又は同条第２項の規定により特許を受けることができないから，その余の請求項について検討するまでもなく，本願は拒絶されるべきものである。
　
　よって，結論のとおり審決する。