【手続補正書】
【提出日】平成23年5月9日(2011.5.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
レジスタ入力信号を受信するために設計レジスタを含む設計回路の記述を受け取るステップと、
設計レジスタからのコンテンツのスナップショットを受け取るために付加的なレジスタの記述を含む少なくとも１つのコンピュータプログラムを通して付加的な記述を発生するステップであって、前記付加的なレジスタは、前記設計回路の少なくとも一部分のシミュレーションに使用するためのレジスタ初期条件信号を与えるものであるステップと、
を備えた方法。
【請求項２】
前記設計回路は、更に、メモリ入力信号を受信するための設計メモリを含み、前記付加的な記述は、前記メモリ入力信号の少なくとも幾つかを、それらが遅延された後に、受信するために複製メモリの記述を含み、そしてその複製メモリは、シミュレーションに使用するためのメモリ初期条件信号を与える、請求項１に記載の方法。
【請求項３】
前記付加的な記述は、メモリコンテンツにアクセスするためのアクセス回路の記述を含む、請求項２に記載の方法。
【請求項４】
前記付加的な記述は、メモリ及びレジスタ入力信号を記憶すると共に、その記憶された信号の少なくとも幾つかを、シミュレーションのための入力信号として与えるために入力信号記憶回路の記述を含む、請求項２に記載の方法。
【請求項５】
前記入力信号記憶回路は、先入れ先出し回路を含む、請求項４に記載の方法。
【請求項６】
前記付加的な記述は、前記付加的なレジスタの少なくとも１つをクロックするクロック信号のクロックサイクルをカウントするカウンタ、及び特定数のクロックサイクルの後に前記付加的なレジスタの少なくとも幾つかへの書き込みをイネーブルするイネーブル回路の記述を含む、請求項２に記載の方法。
【請求項７】
前記付加的な記述は、トリガー信号の受信時に前記カウンタのカウントを読み取るカウンタ読み取り回路、及び前記トリガー信号及びカウント値の受信に応答して前記複製メモリのコンテンツを変化させる制御回路の記述を含む、請求項６に記載の方法。
【請求項８】
前記付加的な記述は、前記メモリ入力信号を受信して遅延し且つ複製メモリに対してそれらを与えるための遅延回路の記述を含む、請求項２に記載の方法。
【請求項９】
前記付加的な記述は、トリガー条件を感知し、それに応答してトリガー信号を発生し、前記遅延回路の動作と、前記複製メモリ及び付加的なレジスタへの入力信号の付与とを凍結するためにトリガーロジックの記述を含む、請求項８に記載の方法。
【請求項１０】
前記設計回路は、付加的なメモリ入力信号を受信するための付加的な設計メモリ、及び付加的なレジスタ入力信号を受信するための付加的な設計レジスタを備え、前記付加的な記述は、前記付加的なメモリ入力信号の少なくとも幾つかを受信するための付加的な複製メモリ、及び前記付加的なレジスタ入力信号のスナップショットを受け取るための付加的な追加レジスタの記述を含み、そして前記付加的な複製メモリ及び付加的な追加レジスタは、シミュレーションに使用するための付加的な初期条件信号を与える、請求項２に記載の方法。
【請求項１１】
設計レジスタコンテンツのスナップショットを受け取るための前記付加的なレジスタは、１つ以上のレベル深さを形成するレジスタを含む、請求項１に記載の方法。
【請求項１２】
１レベル深さを形成するスナップショットレジスタは、前記設計レジスタからスナップショットを受け取るための付加的なレジスタのグループを含む、請求項１に記載の方法。
【請求項１３】
２つ以上のレベル深さを形成するスナップショットレジスタは、前記設計レジスタからスナップショットを受け取る付加的なレジスタの第１レベルグループと、付加的なレジスタの手前のレベルグループからスナップショットを受け取る付加的なレジスタの１つ以上のレベルグループとを含む、請求項１に記載の方法。
【請求項１４】
前記設計回路は、更に、メモリ入力信号を受信するための設計メモリを備え、前記付加的な記述は、前記メモリ入力信号の少なくとも幾つかを、それらが遅延された後に、受信するために複製メモリの記述を含み、更に、前記付加的な記述は、前記付加的なレジスタの第１レベルグループのスナップショットタイミングに一致するように前記複製メモリのコンテンツを前方にクロックさせるために制御回路の記述を含む、請求項１３に記載の方法。
【請求項１５】
前記付加的な記述の発生は、少なくとも１つのプログラムを実行するコンピュータのユーザにより与えられるコマンドに応答して行われる、請求項１に記載の方法。
【請求項１６】
実行時に、コンピュータが、
レジスタ入力信号を受信するために設計レジスタを含む設計回路の記述を受け取るようにさせ、
設計レジスタからのコンテンツのスナップショットを受け取るために付加的なレジスタの記述を含む少なくとも１つのコンピュータプログラムを通して付加的な記述を発生するようにさせ、前記付加的なレジスタは、前記設計回路の少なくとも一部分のシミュレーションに使用するためのレジスタ初期条件信号を与えるようにさせる、
インストラクションを含むマシン読み取り可能な媒体を備えた装置。
【請求項１７】
遅延されたメモリ入力信号を受信する複製メモリと、回路の動作のシミュレーションに使用する初期条件信号を与えるために設計レジスタのコンテンツのスナップショットを受け取る付加的なレジスタと、メモリ入力信号及び設計レジスタ入力信号を記憶するための入力信号記憶回路とを含むチップを動作するステップと、
前記与えられた初期条件と、前記メモリ及び設計レジスタ入力信号の少なくとも幾つかを、少なくとも１つのシミュレーションプログラムに与えるステップと、
前記少なくとも１つのシミュレーションプログラムを通してシミュレーションを遂行するステップと、
を備えた方法。
【請求項１８】
前記与えられた初期条件と、前記メモリ及びレジスタ入力信号の少なくとも幾つかを、少なくとも１つのシミュレーションプログラムに与える前記ステップと、シミュレーションを遂行する前記ステップは、シミュレーションを遂行する少なくとも１つのプログラムを実行するコンピュータのユーザにより与えられるコマンドに応答して行われる、請求項１７に記載の方法。
【請求項１９】
レジスタ入力信号を受信する設計レジスタ、及びこの設計レジスタのコンテンツのスナップショットを受け取る付加的なレジスタと、
前記レジスタ入力信号を受信する入力信号記憶回路と、
を備え、トリガー条件に応答して、前記付加的なレジスタは初期条件信号を与え、そして前記入力信号記憶回路はレジスタ入力信号を与える、装置。
【請求項２０】
メモリ入力信号を受信する設計メモリと、メモリ入力信号の少なくとも幾つかを、それらが遅延回路により遅延された後に、受信する複製メモリとを更に備え、前記入力信号記憶回路は、メモリ入力信号を受信するものであり、そしてトリガー条件に応答して、前記複製メモリは、付加的な初期条件信号を与えると共に、前記入力信号記憶回路は、メモリ入力信号を与える、請求項１９に記載の装置。
【請求項２１】
前記設計メモリ及び複製メモリは、単一の集積回路チップの一部分である、請求項２０に記載の装置。
【請求項２２】
前記複製メモリ及びレジスタは、構成されたフィールドプログラマブルロジックアレイ（ＦＰＧＡ）にあり、そして前記初期条件及び入力信号は、ＪＴＡＧインターフェイスを通して与えられる、請求項１９に記載の装置。