(57)【特許請求の範囲】
【請求項１】
複数のＮＡＮＤ型のストリングが形成されたメモリアレイを有し、
１つのストリングは、直列に接続された複数のメモリセルと、前記複数のメモリセルの一方の端部に接続されたビット線選択トランジスタと、前記複数のメモリセルの他方の端部に接続されたソース線選択トランジスタとを有し、
複数のストリングの行方向の複数のメモリセルのゲートが各ワード線に共通に接続され、
複数のストリングの行方向の複数のソース線選択トランジスタのゲートが第１の選択ゲート線に共通に接続され、
複数のストリングの行方向の複数のビット線選択トランジスタのゲートが第２の選択ゲート線に共通に接続され、
ソース線選択トランジスタのゲートとこれに隣接するワード線のメモリセルのゲートとの第１の間隔は、ビット線選択トランジスタのゲートとこれに隣接するワード線のメモリセルのゲートとの第２の間隔よりも大きく、
プログラム動作時に、第２の選択ゲート線に隣接するワード線が選択されたページであるか否かを判定し、選択されたページであると判定された場合に、ビット線選択トランジスタを導通させるために第２の選択ゲート線に第１の電圧を印加し、選択されたページでないと判定された場合に、ビット線選択トランジスタを導通させるために第２の選択ゲート線に第２の電圧を印加し、第１の電圧は第２の電圧よりも大きい、半導体記憶装置。
【請求項２】
前記第１の間隔は、ストリングを構成するメモリセルのゲート間の第３の間隔よりも大きい、請求項１に記載の半導体記憶装置。
【請求項３】
前記第１の間隔は、第２の間隔の２倍であり、前記第２の間隔と前記第３の間隔は等しい、請求項１または２に記載の半導体記憶装置。
【請求項４】
プログラム動作時に、第１の選択ゲート線には、ソース線選択トランジスタを非導通にする電圧が印加される、請求項１ないし３いずれか１つに記載の半導体記憶装置。
【請求項５】
メモリアレイのブロック内に配置される複数のストリングのレイアウトは非対称である、請求項１ないし４いずれか１つに記載の半導体記憶装置。
【請求項６】
直列に接続された複数のメモリセルと、前記複数のメモリセルの一方の端部に接続されたビット線選択トランジスタと、前記複数のメモリセルの他方の端部に接続されたソース線選択トランジスタとを有するストリングが形成されたメモリアレイを有する、フラッシュメモリのプログラム方法であって、
プログラム動作時に、第２の選択ゲート線に隣接するワード線が選択されたページであるか否かを判定し、選択されたページであると判定された場合に、ビット線選択トランジスタを導通させるために第２の選択ゲート線に第１の電圧を印加し、選択されたページでないと判定された場合に、ビット線選択トランジスタを導通させるために第２の選択ゲート線に第２の電圧を印加し、第１の電圧は第２の電圧よりも大きい、プログラム方法。
【請求項７】
ＮＡＮＤ型のメモリアレイを有する半導体記憶装置の製造方法であって、
メモリセルのゲートを構成する被加工膜上にハードマスクを形成する工程と、
前記ハードマスク上に複数のレジストパターンを形成する工程と、
前記複数のレジストパターンの側壁にスペーサ層を形成する工程と、
前記複数のレジストパターンおよびスペーサ層をマスクに前記ハードマスクをエッチングする工程と、
前記複数のレジストパターンおよびスペーサ層を除去した後、別の複数のレジストパターンを前記ハードマスク上に形成する工程と、
前記別の複数のレジストパターンの側壁にスペーサ層を形成する工程と、
前記別の複数のレジストパターンを除去する工程と、
残存したスペーサ層をマスクに用いて前記ハードマスクをエッチングする工程と、
前記ハードマスクをマスクに用いて前記被加工膜をエッチングしメモリセルのゲートを形成する工程とを含み、
メモリアレイは、ソース線選択トランジスタのゲートとこれに隣接するメモリセルのゲートとの第１の間隔がビット線選択トランジスタのゲートとこれに隣接するメモリセルのゲートとの第２の間隔よりも大きい非対称構造を有する、製造方法。
【請求項８】
ＮＡＮＤ型のメモリアレイを有する半導体記憶装置の製造方法であって、
メモリセルのゲートを構成する被加工膜上に複数のレジストパターンを形成する工程と、
前記複数のレジストパターンを含む全面に絶縁層を形成する工程と、
前記絶縁層上にレジスト層を形成する工程と、
前記絶縁層の両側の側壁に前記レジスト層が残存するように前記レジスト層をエッチングする工程と、
前記絶縁層を除去する工程と、
前記レジストパターンおよび残存したレジスト層をマスクに用いて前記被加工膜をエッチングし、複数のゲートを形成する工程と、
前記レジストパターンおよび残存したレジスト層を除去する工程とを有し、
メモリアレイは、ソース線選択トランジスタのゲートとこれに隣接するメモリセルのゲートとの第１の間隔がビット線選択トランジスタのゲートとこれに隣接するメモリセルのゲートとの第２の間隔よりも大きい非対称構造を有する、製造方法。
【請求項９】
製造方法はさらに、複数のゲートの一部を除去する工程を含む、請求項７または８いずれか１つに記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤ型のメモリセルを有するフラッシュメモリに関し、特に、メモリアレイのレイアウト構造およびプログラムに関する。
【背景技術】
【０００２】
ＮＡＮＤ型のフラッシュメモリは、メモリセルを直列接続したＮＡＮＤストリングが複数形成されたメモリセルアレイを有する。典型的なＮＡＮＤストリングは、直列に接続された複数のメモリセルと、複数のメモリセルの一方の端部に直列に接続されたビット線選択トランジスタと、他方の端部に直列に接続されたソース線選択トランジスタとを有する。ビット線選択トランジスタのドレインはビット線に接続され、ソース線選択トランジスタのソースはソース線に接続される。ビット線選択トランジスタおよびソース線選択トランジスタは、選択ゲート線によって、読出し、プログラム、消去動作時に選択的に駆動される（特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１９０５０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図１は、フラッシュメモリのＮＡＮＤストリングの回路構成を示す。同図に示すように、１つのメモリブロック内にｎ個のＮＡＮＤストリングＮＵが行方向に配列されている。図１には、８つのＮＡＮＤストリングが例示されている。１つのＮＡＮＤストリングＮＵは、例えば、直列に接続された８つのメモリセルMCi(i=０、１、・・・、７)と、メモリセルMC7のドレイン側に接続されたビット線選択トランジスタTDと、メモリセルMC0のソース側に接続されたソース線選択トランジスタTSとを含む。ビット線選択トランジスタTDのドレインは、対応するグローバルビット線GBLに接続され、ソース線選択トランジスタTSのソースは、共通のソース線SLに接続される。
【０００５】
図２は、メモリアレイの１つのブロックの概略レイアウト、図３は、図２のＡ−Ａ線の概略断面図である。Ｐウエル内に形成された複数のＮＡＮＤストリングがBL1、BL2〜BL8の方向に配列され、複数のＮＡＮＤストリングは、ビット線コンタクトBCOを介して各グローバルビット線（図２には省略）GBL１〜GBL8に接続される。複数のＮＡＮＤストリングの行方向のメモリセルMC0〜MC7の各フローティングゲートは、コントロールゲートを兼ねたワード線WL0〜WL7によってそれぞれ共通に接続される。各メモリセルのフローティングゲートおよびワード線WL0〜WL7は、例えば、導電性のポリシリコン層から構成され、各ワード線WL0〜WL7は、メモリアレイ上を互いに平行に延在している。各ワード線をパターニングするとき、その直下のフローティングゲートも同時にパターニングされるので、メモリセルのゲート長は、ワード線の幅に実質的に等しい。
【０００６】
行方向のビット線選択トランジスタTDの各ゲートには、選択ゲート線SGDが共通に接続され、同様に、ソース線選択トランジスタTSの各ゲートには、選択ゲート線SGSが共通に接続される。選択ゲート線SGD、SGSは、例えば、導電性のポリシリコン層から構成される。選択ゲート線SGDは、ワード線WL7に平行に延在し、選択ゲート線SGSは、ワード線WL0に平行に延在する。グローバルビット線GBL2は、図３に示すように、ビット線コンタクトBCOを介してビット線選択トランジスタの拡散領域に接続され、共通ソース線SLは、ソース線コンタクトSCOを介してソース線選択トランジスタの拡散領域に接続される。ソース線SLおよびグローバルビット線GBLは、導電性のポリシリコンまたは金属層から構成される。
【０００７】
選択ゲート線SGDとワード線WL7との間隔（ビット線選択トランジスタのゲートとメモリセルMC7のゲートとの間隔）はＳ１であり、選択ゲート線SGSとワード線WL0との間隔（ソース線選択トランジスタのゲートとメモリセルMC0のゲートとの間隔）はＳ２であり、各ワード線の間隔（ＮＡＮＤストリング方向のメモリセルの間隔）はＳ３である。微細加工を精度良く行うために、間隔Ｓ１＝Ｓ２＝Ｓ３であることが望ましく、ブロック内の複数のＮＡＮＤストリングのレイアウトは、実質的に対称である。
【０００８】
プログラム動作が行われるとき、例えば、選択ページには、１８〜２０Ｖのプログラム電圧が印加され、非選択ページには、パス電圧として８〜９Ｖが印加される。選択ゲート線SGSには０Ｖが印加され、選択ゲート線SGDには、Vccとして、例えば、１．５Ｖが印加される。プログラムされるべき選択メモリセルを含むビット線（以下、選択ビット線という）には０Ｖ、プログラム禁止の非選択メモリセルを含むビット線（以下、非選択ビット線という）には、Vcc、または１．５Ｖが印加される。これにより、選択メモリセルのチャネル電位は０Ｖに接地され、非選択メモリセルのチャネル電位は、ビット線選択トランジスタがカットオフされた後にプログラム電圧およびパス電圧の印加に応答してワード線とチャネルとの容量結合により、例えば７〜８Ｖに自動的に昇圧（セルフブースト）とされる。こうして、選択メモリセルには、FNトンネリングにより電子が注入され、非選択メモリセルには、電子が注入されない。
【０００９】
半導体加工技術の進歩により、選択ゲート線SGSとワード線WL0との間隔Ｓ１、Ｓ２がナノオーダー程度に狭くなると、ＧＩＤＬ（Gate Induced Drain Leakage）によるリーク電流の問題が無視できなくなる。ワード線WL0が選択ページである場合を想定する。選択メモリセルMC0のチャネル電位は０Ｖであり、非選択メモリセルMC0のチャネル電位は7〜8Ｖである。図４は、非選択メモリセルMC0の様子を説明する図である。非選択メモリセルMC0のワード線WL0、すなわちコントロールゲート１４には、１８〜２０Ｖのプログラム電圧が印加されるが、非選択メモリセルMC0のチャネル１０の電位が７〜８Ｖに自動的に昇圧されるため、チャネル１０とフローティングゲート１２間の電位差は、電子をFN注入させるのに十分な大きさではない。
【００１０】
非選択メモリセルMC0のチャネル１０およびＮ＋拡散領域１６は、比較的高い電圧に昇圧されるため、チャネル１０および拡散領域１６の近傍には一定の空乏領域が形成されている。選択ゲート線SGSには、０Ｖが印加されるため、選択ゲート線SGSの直下のチャネル２０には空乏領域がほとんど形成されていない。そうすると、チャンネル２０から回り込んだ電子が、比較的高い電圧を有する拡散領域１６に引き寄せられ、電子が拡散領域１６に飛び込んでしまう。間隔Ｓ２が非常に狭いと、言い換えれば、拡散領域１６の幅が短いと、拡散領域１６に飛び込んだ電子は、ゲート絶縁膜をトンネリングし、非選択メモリセルMC0のフローティングゲート１２に注入されてしまう。その結果、本来プログラムされない非選択メモリセルMC0のしきい値が変動してしまう。
【００１１】
他方、ビット線選択トランジスタTDに隣接するワード線WL7をプログラムする場合にも同様にＧＩＤＬによる問題が生じ得る。選択ゲート線SGDには、例えば１．５Ｖの電圧が印加されるため、選択ゲート線SGDの直下のチャネル３０には反転層ないし一定の空乏領域が形成される。それ故、チャネル３０から回り込んで拡散領域３２へ注入される電子の量は、ソース線選択トランジスタの場合よりも小さく、非選択メモリセルMC7のしきい値の変動は、非選択メモリセルMC0ほど大きくならない。
【００１２】
ＧＩＤＬによる問題を解決する手法として、ソース線選択トランジスタとビット線選択トランジスタにそれぞれ隣接する位置にダミーワード線（ダミーセル）を配置することも可能であるが、そうすると、メモリアレイのレイアウトが大きくなり、ひいてはチップサイズが大きくなってしまう。
【００１３】
本発明は、このような従来の課題を解決し、プログラム動作時に生じるリーク電流を抑制し、信頼性の高いプログラムを行うことができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明に係る半導体記憶装置は、複数のＮＡＮＤ型のストリングが形成されたメモリアレイを有し、１つのストリングは、直列に接続された複数のメモリセルと、前記複数のメモリセルの一方の端部に接続されたビット線選択トランジスタと、前記複数のメモリセルの他方の端部に接続されたソース線選択トランジスタとを有し、複数のストリングの行方向の複数のメモリセルのゲートが各ワード線に共通に接続され、複数のストリングの行方向の複数のソース線選択トランジスタのゲートが第１の選択ゲート線に共通に接続され、複数のストリングの行方向の複数のビット線選択トランジスタのゲートが第２の選択ゲート線に共通に接続され、ソース線選択トランジスタのゲートとこれに隣接するワード線のメモリセルのゲートとの第１の間隔は、ビット線選択トランジスタのゲートとこれに隣接するワード線のメモリセルのゲートとの第２の間隔よりも大きい。
【００１５】
好ましくは前記第１の間隔は、ストリングを構成するメモリセルのゲート間の第３の間隔よりも大きい。好ましくは前記第１の間隔は、第２の間隔の２倍であり、前記第２の間隔と前記第３の間隔は等しい。好ましくはプログラム動作時に、第１の選択ゲート線には、ソース線選択トランジスタを非導通にする電圧が印加される。好ましくはプログラム動作時に、第２の選択ゲート線に隣接するワード線が選択されたページであるか否かを判定し、選択されたページであると判定された場合に、ビット線選択トランジスタを導通させるために第２の選択ゲート線に第１の電圧を印加し、選択されたページでないと判定された場合に、ビット線選択トランジスタを導通させるために第２の選択ゲート線に第２の電圧を印加し、第１の電圧は第２の電圧よりも大きい。好ましくはメモリアレイのブロック内に配置される複数のストリングのレイアウトは非対称である。
【００１６】
本発明に係る、ＮＡＮＤ型のメモリアレイを有する半導体記憶装置の製造方法は、メモリセルのゲートを構成する被加工膜上にハードマスクを形成する工程と、前記ハードマスク上に複数のレジストパターンを形成する工程と、前記複数のレジストパターンの側壁にスペーサ層を形成する工程と、前記複数のレジストパターンおよびスペーサ層をマスクに前記ハードマスクをエッチングする工程と、前記複数のレジストパターンおよびスペーサ層を除去した後、別の複数のレジストパターンを前記ハードマスク上に形成する工程と、前記別の複数のレジストパターンの側壁にスペーサ層を形成する工程と、前記別の複数のレジストパターンを除去する工程と、残存したスペーサ層をマスクに用いて前記ハードマスクをエッチングする工程と、前記ハードマスクをマスクに用いて前記被加工膜をエッチングしメモリセルのゲートを形成する工程とを含み、メモリアレイは、ソース線選択トランジスタのゲートとこれに隣接するメモリセルのゲートとの第１の間隔がビット線選択トランジスタのゲートとこれに隣接するメモリセルのゲートとの第２の間隔よりも大きい非対称構造を有する。
【００１７】
さらに本発明に係る、ＮＡＮＤ型のメモリアレイを有する半導体記憶装置の製造方法は、メモリセルのゲートを構成する被加工膜上に複数のレジストパターンを形成する工程と、前記複数のレジストパターンの側壁にスペーサ層を形成する工程と、前記複数のレジストパターンを除去する工程と、前記複数のスペーサ層をマスクに前記被加工膜をエッチングし、複数のゲートを形成する工程と、複数のゲートの一部を除去する工程とを有し、メモリアレイは、ソース線選択トランジスタのゲートとこれに隣接するメモリセルのゲートとの第１の間隔がビット線選択トランジスタのゲートとこれに隣接するメモリセルのゲートとの第２の間隔よりも大きい非対称構造を有する。
【００１８】
さらに本発明に係る、ＮＡＮＤ型のメモリアレイを有する半導体記憶装置の製造方法は、メモリセルのゲートを構成する被加工膜上に複数のレジストパターンを形成する工程と、前記複数のレジストパターンを含む全面に絶縁層を形成する工程と、前記絶縁層上にレジスト層を形成する工程と、前記絶縁層の両側の側壁に前記レジスト層が残存するように前記レジスト層をエッチングする工程と、前記絶縁層を除去する工程と、前記レジストパターンおよび残存したレジスト層をマスクに用いて前記被加工膜をエッチングし、複数のゲートを形成する工程と、前記レジストパターンおよび残存したレジスト層を除去する工程と、複数のゲートの一部を除去する工程とを有し、メモリアレイは、ソース線選択トランジスタのゲートとこれに隣接するメモリセルのゲートとの第１の間隔がビット線選択トランジスタのゲートとこれに隣接するメモリセルのゲートとの第２の間隔よりも大きい非対称構造を有する。
【発明の効果】
【００１９】
本発明によれば、プログラム動作時にＧＩＤＬに起因したリーク電流により非選択メモリセルのしきい値が変動することを抑制することができる。また、ビット線選択トランジスタに隣接するワード線が選択された場合には、ビット線選択トランジスタの選択ゲート線の電圧を大きくすることで、非選択メモリセルのしきい値が変動することを抑制することができる。さらにメモリアレイの一方の第１の間隔のみを拡張することで、ＧＩＤＬによるリークを抑制するようにしたので、メモリアレイのレイアウトないしチップが大きくなることを抑制することができる。
【図面の簡単な説明】
【００２０】
【図１】フラッシュメモリのＮＡＮＤストリングの構成を示す回路図である。
【図２】従来のフラッシュメモリのメモリアレイの概略レイアウトを示す平面図である。
【図３】図２のＡ−Ａ線概略断面図である。
【図４】従来のフラッシュメモリのプログラム動作時の非選択メモリセルへのリーク電流を説明する図である。
【図５】本発明の実施例に係るフラッシュメモリの一構成例を示すブロック図である。
【図６】本発明の実施例に係るフラッシュメモリのメモリアレイの概略レイアウトを示す平面図である。
【図７】図６のＡ−Ａ線概略断面図である。
【図８】本実施例に係るフラッシュメモリの動作時に各部に印加される電圧の一例を示す図である。
【図９】本発明の第２の実施例に係るプログラム動作を説明するフローである。
【図１０】本発明の第３の実施例に係る非対称メモリアレイの製造方法を説明する図である。
【図１１】本発明の第３の実施例に係る非対称メモリアレイの製造方法を説明する図である。
【図１２】本発明の第３の実施例に係る非対称メモリアレイの製造方法を説明する図である。
【図１３】本発明の第４の実施例に係る非対称メモリアレイの製造方法を説明する図である。
【図１４】本発明の第４の実施例に係る非対称メモリアレイの他の製造方法を説明する図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、図面は、分かり易くするために各部を強調して示してあり、実際のデバイスのスケールとは同一ではないことに留意すべきである。
【００２２】
図５は、本発明の実施例に係るＮＡＮＤ型のフラッシュメモリの構成を示すブロック図である。本実施例のフラッシュメモリ１００は、行列状に配列された複数のメモリセルが形成されたメモリアレイ１１０と、外部入出力端子Ｉ／Ｏに接続され入出力データを保持する入出力バッファ１２０と、入出力バッファ１２０からのアドレスデータを受け取るアドレスレジスタ１３０と、入出力されるデータを保持するデータレジスタ１４０、入出力バッファ１２０からのコマンドデータおよび外部制御信号（図示されないチップイネーブルやアドレスラッチイネーブル等）に基づき各部を制御する制御信号Ｃ１、Ｃ２、Ｃ３等を供給するコントローラ１５０と、アドレスレジスタ１３０からの行アドレス情報Ａｘをデコードしデコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路１６０と、ビット線を介して読み出されたデータを保持したり、ビット線を介してプログラムデータ等を保持するページバッファ／センス回路１７０と、アドレスレジスタ１３０からの列アドレス情報Ａｙをデコードし当該デコード結果に基づきビット線の選択等を行う列選択回路１８０と、データの読出し、プログラムおよび消去等のために必要な電圧（プログラム電圧Vpgm、パス電圧Vpass、読出し電圧Vread、消去電圧Versなど）を生成する内部電圧発生回路１９０とを含んで構成される。
【００２３】
メモリアレイ１１０は、列方向に配置された複数のブロックBLK(0)、BLK(1)、・・・、BLK(m)を有する。ブロックの一方の端部には、センス回路１７０が配置される。但し、センス回路１７０は、ブロックの他方の端部、あるいは両側の端部に配置されるものであってもよい。１つのメモリブロックには、図１に示すように、複数のＮＡＮＤストリングＮＵが形成される。メモリセルは、典型的に、Ｐウエル内に形成されたＮ型の拡散領域であるソース／ドレインと、ソース／ドレイン間のチャンネル上に形成されたトンネル酸化膜と、トンネル酸化膜上に形成されたフローティングゲート（電荷蓄積層）と、フローティングゲート上に誘電体膜を介して形成されたコントロールゲートとを含むＭＯＳ構造を有する。フローティングゲートに電荷が蓄積されていないとき、つまりデータ「１」が書込まれているとき、しきい値は負状態にあり、メモリセルは、ノーマリオンである。フローティングゲートに電子が蓄積されたとき、つまりデータ「０」が書込まれているとき、しきい値は正にシフトし、メモリセルは、ノーマリオフである。
【００２４】
図６は、本実施例のメモリアレイの概略レイアウト、図７は、図６のＡ−Ａ線断面図、図８は、各動作時に印加される電圧の一例を示す。本実施例のメモリアレイは、図６に示すように、ソース線選択トランジスタの選択ゲート線SGSに隣接するワード線WL0が選択ゲート線SGSから大きく離間されている。つまり、ソース線選択トランジスタのゲートとワード線WL0に接続されたメモリセルMC0のフローティングゲートとの間隔Ｓ４は、従来の図２に示す間隔Ｓ２よりも大きい（Ｓ４＞Ｓ２）。より好ましくは、Ｓ４=２×Ｓ１であり、Ｓ１＝Ｓ３である。
【００２５】
プログラム動作時に、選択ゲート線SGSに隣接するワード線WL0が選択ページであるとき、ワード線WL0にプログラム電圧が印加される。このときの非選択メモリセルMC0の様子を図７に示す。選択ビット線には、０Ｖが供給され、非選択ビット線には、例えば、１．５Ｖが供給され、ビット線選択トランジスタの選択ゲート線SGDには、例えば、１．５Ｖまたはそれより大きな電圧が印加される。これにより、選択メモリセルのチャンネルの電位は０Ｖ、非選択メモリセルのチャネル１０の電位は、７〜８Ｖに昇圧される。
【００２６】
Ｎ＋拡散領域１６の電位は、チャネル１０と同様に昇圧されるため、その近傍に空乏領域が形成される。選択ゲート線SGSには０Ｖが印加され、その直下のチャネル２０には、ほとんど空乏領域が形成されない。このため、チャネル２０から回り込んだ電子が高電圧の拡散領域１６内に飛び込む。しかしながら、拡散領域１６の幅、すなわち、選択ゲート線SGSとメモリセルMC0のフローティングゲートとの間隔Ｓ４が十分に大きいため、拡散領域１６に飛び込んだ電子は、拡散領域１６内を走行中にエネルギーを失い、容易にゲート絶縁膜をトンネリングすることができ難くなる。
【００２７】
このように本実施例によれば、ソース線選択トランジスタに隣接するメモリセルを、ソース線選択トランジスタから離間させることで、プログラム動作時のＧＩＤＬに起因する非選択メモリセルMC0のフローティングゲート１２への電子の注入が抑制され、非選択メモリセルMC0の不所望なしきい値の変動を抑制することができる。
【００２８】
次に、本発明の第２の実施例について説明する。第１の実施例では、ソース選択トランジスタ側のメモリセルのＧＩＤＬによるしきい値変動を抑制する方法を示したが、第２の実施例は、ビット線選択トランジスタ側のメモリセルのＧＩＤＬによるしきい値変動を抑制する方法に関する。
【００２９】
選択ゲート線SGDに印加される電圧VSGDは、ビット線選択トランジスタを導通させる大きさでなければならない。例えば、非選択ビット線に供給される電圧がVbであるとき、電圧VSGDは、Vb＋Vth（Vthは、ビット線選択トランジスタのしきい値）よりも大きな値となる。
【００３０】
本実施例では、ビット線選択トランジスタの選択ゲート線SGDに印加される電圧VSGDを従来よりも大きくすることで、選択ゲート線SGDの直下のチャネル３０に十分な反転層および空乏領域が形成されるようにする。これにより、Ｐウエル領域２２の電子がチャネル３０から回り込んで拡散領域３２へ飛び込み難くさせ、その結果、非選択メモリセルMC7のしきい値の変動を抑制する。
【００３１】
第２の実施例の好ましい態様では、選択ゲート線SGDに隣接するワード線WL7が選択ページであるとき、選択ゲート線SGDの電圧VSGDが大きくなるようにしてもよい。図９は、このような動作を行うときのフローを示している。外部ホストからプログラムコマンドが入力されると（Ｓ１００）、コントローラ１５０は、プログラムを開始するシーケンスを開始する。引き続き、外部ホストからプログラムデータおよびアドレスデータが入力されると（Ｓ１０２）、コントローラ１５０は、プログラムするページがビット線選択トランジスタに隣接するページ（図７の例では、ワードWL7）に該当するか否かを判定する（Ｓ１０４）。隣接するページに該当する場合には、選択ゲート線SGDの電圧VSGD=Ｖ１となるようにワード線選択回路１６０を制御し（Ｓ１０６）、該当しない場合には、電圧VSGD＝Ｖ２となるようにワード線選択回路１６０を制御する（Ｓ１０８）。ここで、電圧Ｖ１＞Ｖ２の関係にあり、例えば、Ｖ１＝３．０Ｖ、Ｖ２＝１．５Ｖである。
【００３２】
これにより、ビット線選択トランジスタ側の非選択メモリセルへのＧＩＤＬによる不所望なしきい値変動を抑制することができる。
【００３３】
次に、本発明の第３の実施例に係る非対称構造のメモリアレイの製造方法を図１０、図１１、図１２に示す。これらの断面図は、図６に示すビット線方向（ＮＡＮＤストリングの方向）の概略断面図である。好ましい態様では、本実施例のメモリアレイをダブルパターンニング技術を利用して製造する。
【００３４】
先ず、図１０（Ａ）に示すように、被加工膜２００上に、ハードマスク２１０、下層膜２２０が形成され、下層膜２２０上にレジストパターンＰＲが形成される。レジストパターンＰＰは、幅ＷＰＲを有し、一定の間隔Ｌで形成される。ハードマスク２１０および下層膜２２０は、例えば、ＳｉＯ２またはＳｉ３Ｎ４などの絶縁膜から構成される。他の態様では、下層膜２２０は、ハードマスク２１０と同一の材料から構成されることができる。被加工膜２００は、ここでは、メモリセルのゲート（フローティングゲートおよびコントロールゲート）を構成し、例えばポリシリコン層などから構成される。なお、ここには図示しないが、メモリセルのゲートは、ソース線選択トランジスタおよびドレイン線選択トランジスタのゲートと同時に製造することができる。
【００３５】
次に、レジストパターンＰＲ上に、一定の膜厚を有するＳｉＯ２等の絶縁膜を形成した後、当該絶縁膜を平坦にエッチバックすることで、図１０（Ｂ）に示すように、レジストパターンＰＲの両側の側壁にスペーサ層ＳＰが形成される。スペーサ層ＳＰの幅ＷＳＰは、エッチング条件により適宜選択可能である。次に、図１０（Ｃ）に示すようにレジストパターンＰＲおよびスペーサ層ＳＰをマスクに、下層膜２２０およびハードマスク２１０がエッチングされる。
【００３６】
次に、下層膜２２０をハードマスク２１０上に再び形成した後、図１１（Ｄ）に示すように、２回目のフォトリソ工程によりレジストパターンＰＲが形成される。レジストパターンＰＰは、例えば、図１０（Ａ）のときと同様に幅ＷＰＲであることができ、図１０（Ａ）のレジストパターンＰＲの位置を反転した位置、あるいはハードマスク２１０の開口を覆うような位置に位置決めされる。次に、図１１（Ｅ）に示すように、全面に一定の膜厚の絶縁膜を形成し、これをエッチバックすることで、レジストパターンＰＲの両側の側壁に幅ＷＳＰのスペーサ層ＳＰが形成される。次に、図１１（Ｆ）に示すように、レジストパターンＰＲをアッシング等により除去した後、図１２（Ｇ）に示すように、スペーサ層ＳＰをマスクにして下層膜２２０およびハードマスク２１０がエッチングされる。
【００３７】
次に、図１２（Ｈ）に示すように、ハードマスク２１０および被加工層２００に対して選択性のあるエッチャントを用いてスペーサ層ＳＰおよび下層膜２２０を除去することで、パターンニングされたハードマスク２１０を得ることができる。ハードマスク２１０の幅ＷＨＭは、レジストパターンＰＲの幅ＷＰＲよりも小さく、レジストパターンＰＲの幅ＷＰＲ、間隔Ｌ、スペーサ層ＳＰの幅ＷＳＰ等を調整することで、ハードマスク２１０の幅ＷＨＭを、例えば、ＷＨＭ＝１／２ＷＲＰにすることができる。ハードマスク２１０をマスクに用いて被加工層２００をエッチングすることで、短チャンネルのメモリセルのゲート構造を得ることができる。
【００３８】
このように本実施例によれば、ダブルパターンニング技術を用いることで、フォトリソ工程における解像度の限界を超える線幅のメモリセルを形成することが可能になる。それ故、高密度に集積されたメモリアレイを形成し、メモリアレイの占有面積を削減することができる。
【００３９】
上記の例では、図１２（Ｇ）に示す工程からスペーサ層ＳＰおよび下層膜２２０を除去し、ハードマスク２１０を露出させるようにしたが、必ずしもこれに限らず、図１２（Ｇ）の状態において、スペーサ層ＳＰをマスクに用いて被加工層２００をエッチングするようにしてもよい。
【００４０】
また、上記したように本実施例のメモリアレイは非対称構造を有する。ダブルパターンニング技術を用いて非対称構造を形成するには、次のようなアプローチが可能である。ダブルパターンニング技術では、レジストパターンの両側の側壁に形成されたスペーサ層ＳＰを利用してハードマスクが形成されるため、最終的に形成されるハードマスクの数は、常に２の倍数となる。そこで、図６に示すように１つのＮＡＮＤストリングが８つのメモリセル（８本のワード線WL0〜WL7）を有する場合には、ダブルパターンニング技術により、１０本のハードマスクを形成し、その後、一方の端部側の２本のハードマスクを除去する。これにより、ワード線WL0と選択ゲート線SGSとの間隔Ｓ４を、ワード線WL7と選択ゲート線SGDとの間隔Ｓ１よりも十分に大きくすることができる。
【００４１】
また、上記と異なる他のアプローチとしては、ダブルパターンニング技術により８本のハードマスクを形成するが、その一方の端部に形成されるハードマスクと選択ゲート線SGDとの間隔Ｓ４が、他方の端部に形成されるハードマスクと選択ゲート線SGSとの間隔Ｓ１よりも大きくなるように位置決めが行われる。
【００４２】
次に、本発明の第４の実施例に係る非対称構造のメモリアレイの製造方法を図１３に示す。図１３（Ａ）に示すように、下層膜３００上に被加工層３１０が形成され、被加工層３１０上に、フォトリソ工程によりレジストパターンＰＲが形成される。次に、図１３（Ｂ）に示すように、一定の膜厚の絶縁膜３２０を全面に形成した後、図１３（Ｃ）に示すように、絶縁膜３２０をエッチバックし、レジストパターンＰＲの両側の側面にスペーサ層ＳＰを形成する。次に、図１３（Ｄ）に示すように、レジストパターンＰＲをアッシング等により除去し、スペーサ層ＳＰを形成する。次に、図１３（Ｅ）に示すように、スペーサ層ＳＰをマスクに用いて被加工層３１０をエッチングする。
【００４３】
このように本実施例によれば、１回のフォトリソ工程により自己整合的にスペーサ層ＳＰのマスクパターンを形成することができる。さらに、レジストパターンＰＲの幅ＷＰＲ、間隔Ｌ、スペーサ層ＳＰの幅Ｗを適宜調整することで、レジストパターンＰＲの間隔（ピッチ）よりも小さい、例えば１／２のピッチのスペーサ層ＳＰのマスクパターンを形成することができる。
【００４４】
次に、第４の実施例の変形例を図１４に示す。図１３（Ａ）、（Ｂ）の工程の後、図１４（Ａ）に示すように、全面に一定の膜厚のレジスト膜３３０を形成する。次に、図１４（Ｂ）に示すように、レジスト３３０をエッチバックし、絶縁膜３２０の両側の側壁にレジスト３３０が残存するような平坦化が行われる。次に、図１４（Ｃ）に示すように、露出された絶縁膜３２０が選択性のある異方性エッチングにより除去される。これにより、レジストパターンＰＲの間にレジストパターン３３０が形成される。次に、図１４（Ｄ）に示すように、レジストパターンＰＲ、３３０を用いて被加工層３１０をエッチングし、その後、レジストパターンＰＲ、３３０をアッシング等により除去する。その結果、図１３（Ｅ）のパターンを反転させたパターンが形成される。
【００４５】
第４の実施例においても、第３の実施例と同様に、狭ピッチ、短チャンネルのメモリセルアレイを形成することができる。また、第３の実施例のときと同様に、ワード線WL0と選択ゲート線SGSとの間隔Ｓ４を、ワード線WL7と選択ゲート線SDSとの間隔Ｓ１よりも大きくするため、余分に形成された一方の端部の一対のハードマスクを削除するか、あるいは一方の端部のハードマスクが形成される位置を選択ゲート線SGSから間隔Ｓ４となるように位置決めされる。
【００４６】
以上のように本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【００４７】
上記実施例は、間隔Ｓ１＝Ｓ３、Ｓ４＝２×Ｓ１である例を示したが、これらは一例であって、本発明は、このような関係に限定されるものではない。さらに上記実施例は、１つのブロックに、８つのＮＡＮＤストリングの例を示し、１つのストリングが８つのメモリセルを有する例を示したが、これらは一例であって、本発明はこれに限定されるものではない。
【符号の説明】
【００４８】
１００：フラッシュメモリ
１１０：メモリアレイ
１２０：入出力バッファ
１３０：アドレスレジスタ
１４０：データレジスタ
１５０：コントローラ
１６０：ワード線選択回路
１７０：ページバッファ／センス回路
１８０：列選択回路
２００：被加工層
２１０：ハードマスク
２２０：下地膜
ＰＲ：レジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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