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　特願２００２−３７７７８４「半導体素子のトランジスタ形成方法」拒絶査定不服審判事件〔平成１５年１１月２８日出願公開、特開２００３−３３８５６１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成１４年１２月２６日（パリ条約による優先権主張２００２年５月２０日，韓国）の出願であって，平成２０年１月２５日付けの拒絶理由通知に対して，同年５月７日に意見書が提出されたが，同年６月１０日に拒絶査定がされ，これに対し，同年６月１７日に拒絶査定不服審判が請求されるとともに，同年１０月１５日付けで手続補正がされたものである。
　
第２　平成２０年１０月１５日付けの手続補正について
　
［補正却下の決定の結論］
　平成２０年１０月１５日付けの手続補正を却下する。
　
［理由］
１　本件補正の内容
　平成２０年１０月１５日付けの手続補正のうち，特許請求の範囲に対する補正（以下「本件補正」という）は，補正前の特許請求の範囲１〜２１を，補正後の特許請求の範囲の請求項１〜１９とするものであり，次の補正内容からなる。
　
（１）補正事項１
　請求項１を補正するものであり，本件補正前後の請求項１の記載は次のとおりである。
　
ア　補正前の請求項１
「素子分離膜が形成された半導体基板の第１領域上に，第１導電型ウェル用露光マスクを利用して第１導電型不純物をイオン注入することにより，第１導電型チャンネル・ドーピング層を形成する工程と，
　前記半導体基板の第２領域上に，第２導電型ウェル用露光マスクを利用して第２導電型不純物をイオン注入することにより，第２導電型チャンネル・ドーピング層を形成する工程と，
　前記半導体基板を高温熱処理して安定した第１導電型チャンネル・ドーピング層と安定した第２導電型チャンネル・ドーピング層を形成する工程と，
　全体表面上部に水素表面処理する工程と，
　前記安定した第１導電型チャンネル・ドーピング層，及び安定した第２導電型チャンネル・ドーピング層上部に各々ノン・ドーピング・シリコン・エピ層を選択的エピ成長方法で成長させ，スーパー・スティップ・レトログレード・デルタ・ドーピング層を有するエピ・チャンネル構造を形成する工程と，
　前記スーパー・スティップ・レトログレード・デルタ・ドーピング層を有するエピ・チャンネル構造上部に，ゲート絶縁膜及びゲート電極を形成する工程と，
　前記ゲート電極の形成工程時，損なわれたゲート絶縁膜の側面を再酸化させるゲート再酸化工程と，
　後続工程でソース／ドレイン領域を形成して低温で後続熱処理工程を行い，トランジスタを形成することを特徴とする半導体素子のトランジスタ形成方法。」
　
イ　補正後の請求項１
「素子分離膜が形成された半導体基板の第１領域上に，第１導電型ウェル用露光マスクを利用して第１導電型不純物をイオン注入することにより，第１導電型チャンネル・ドーピング層を形成する工程と，
　前記半導体基板の第２領域上に，第２導電型ウェル用露光マスクを利用して第２導電型不純物をイオン注入することにより，第２導電型チャンネル・ドーピング層を形成する工程と，
　前記半導体基板を急速熱処理工程とスパイク急速熱処理工程のいずれかを介し９００〜１１００℃で高温熱処理して安定した第１導電型チャンネル・ドーピング層と安定した第２導電型チャンネル・ドーピング層を形成する工程と，
　全体表面上部に水素表面処理する工程と，
　前記安定した第１導電型チャンネル・ドーピング層，及び安定した第２導電型チャンネル・ドーピング層上部に各々ノン・ドーピング・シリコン・エピ層を選択的エピ成長方法で成長させ，スーパー・スティップ・レトログレード・デルタ・ドーピング層を有するエピ・チャンネル構造を形成する工程と，
　前記スーパー・スティップ・レトログレード・デルタ・ドーピング層を有するエピ・チャンネル構造上部に，ゲート絶縁膜及びゲート電極を形成する工程と，
　前記ゲート電極の形成工程時，損なわれたゲート絶縁膜の側面を再酸化させるゲート再酸化工程と，
　後続工程でソース／ドレイン領域を形成して低温で後続熱処理工程を行い，トランジスタを形成することを特徴とする半導体素子のトランジスタ形成方法。」
　
（２）補正事項２
　本件補正前の請求項６〜７を削除し，本件補正前の請求項８〜２１を本件補正後の請求項６〜１９とし，従属請求項の項番号を補正後のものに整合させる。
　
（３）補正事項３
　本件補正前の請求項１７，２０の「急速スパーク」を，本件補正後の請求項１５，１８の「急速スパイク」と補正する。
　
２　新規事項の追加の有無，及び補正目的の適否について
　本件補正事項が，特許法第１７条の２第３項の規定に適合するものであるか，また，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下「特許法第１７条の２第４項」という。）各号に掲げる事項を目的とするものであるか否かについて，以下で検討する。
（１）補正事項１は，本願の出願当初の明細書【００５１】の記載に基づくものであるから，本願の出願当初の明細書に記載した事項の範囲内においてしたものである。また，補正事項１は，補正前の「高温熱処理」を，補正後の「急速熱処理工程とスパイク急速熱処理工程のいずれかを介し９００〜１１００℃で高温熱処理」に限定するものであるから，特許請求の範囲を減縮するものといえる。
　
（２）補正事項２は，請求項の削除を目的とするものである。
　
（３）補正事項３は同明細書の【００５１】の記載に基づくものであるから，本件補正事項は本願の出願当初の明細書に記載した事項の範囲内においてしたものである。また，補正事項３は，誤記の訂正を目的とするものである。
　
（４）以上のとおりであるから，本件補正事項は特許法第１７条の２第３項の規定に適合し，特許法第１７条の２第４項第１〜３号に掲げる事項を目的とするものに該当する。
　
３　独立特許要件の検討
　上記２（１）で検討したとおり，請求項１に係る補正事項１は，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものである。そこで，本件補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が，特許出願の際独立して特許を受けることができるものであるか否かについて，以下で更に検討する。
　
３−１　本件補正後の請求項１に係る発明
　本件補正後の請求項１に係る発明（以下「補正発明」という。）は，本件補正により補正された特許請求の範囲の請求項１に記載されたとおりのものである（上記１（１）イ）。
　
３−２　引用例に記載された事項と引用発明
（１）原査定の拒絶の理由に引用された，本願の優先権主張日前に外国において頒布された刊行物である，Jung-Ho Lee et al, Laser Thermal Annealed SSR well Prior to Epi-channel Growth (LASPE) for 70 nm nFETs, International Electron Devices Meeting Technical Digest, ２０００年１２月, pp.441-444（以下「引用例」という。）には，図１とともに，次の記載がある（翻訳文は当審による。以下同じ。）。
　
ア　トランジスタの製造フローについて
　The transistor fabrication flow is shown in Fig.1. After deep p-well formation, B/lE13/lkeV was adopted to form SSR well. LTA using various energy fluence (0.36-0.44J/cm2) was performed to melt and regrow a thin surface layer prior to 100-300Å, thick EC growth at 800°C for 5min (including H, bake). Si pre-amorphizing implant (Si-PAI) that was generally required for LTA was purposely omitted to prevent channel region from damage. Poly-Si/W gate electrode was formed along with 20Å, thick thermal gate oxide. 70nm gate was defined by DUV lithography with size reduction. After SDE and deep SD formation, RTA at 900°C for 20 s was performed.（第４４１頁右欄Experimentalの項）
（訳文）「トランジスタ製造の流れは図１に示されている。深いｐ−ウェルの形成後，Ｂ／１Ｅ１３／１ｋｅＶがＳＳＲウェルを形成するために導入された。様々なエネルギーフルエンス（０．３６〜０．４４Ｊ／ｃｍ2）を用いたＬＴＡが，薄い表面層の溶融及び再成長のために，８００℃で５分間（Ｈ2ベークを含む），厚さ１００−３００ÅのＥＣ成長に先立って行われた。ＬＴＡのために通常必要とされるＳｉプレアモルファス化イオン注入（Ｓｉ−ＰＡＩ）は，チャネル領域のダメージを避けるため，意図的に省略された。多結晶Ｓｉ／ＷＮ／Ｗゲート電極が，厚さ２０Åのゲート熱酸化膜とともに形成された。７０ｎｍのゲートが，サイズ縮小のためＤＵＶリソグラフィにより画定された。ＳＤＥと深いＳＤ形成の後，９００℃で２０秒間のＲＴＡが行われた。」
  
イ　ＬＡＳＰＥについて
　Laser thermal annealed super-steep retrograded well prior to epi-channel growth (LASPE) was designed to prevent a severe B loss causing an anomalous V, lowering for SSR nFETs, which usually occurred during epi-channel (EC) growth, and to freeze SSR doping profile upon subsequent annealing.（第４４１頁左欄Abstractの項，第１〜６行）
（訳文）「エピ・チャンネル成長に先立つレーザー熱アニール・スーパー・スティップ・レトログレード・ウェル（ＬＡＳＰＥ）が，エピ・チャンネル（ＥＣ）成長時に通常生じる激しいＢの損失が引き起こす，ＳＳＲ　ｎＦＥＴにおける顕著なＶtの低下を避けるため，また，後続するアニーリングに対しドーピングプロファイルを凍結するために，設計された。」
　
ウ　デルタドープによるＳＳＲ形成とアンドープＥＣ成長について
　Low energy implanted δ-type B doping to fabricate nFETs SSR well is usually followed by undoped EC growth (1) so as to increase current drivability while suppressing Vt fluctuation.”（第４４１頁左欄Introductionの項，第１段落第１〜４行）
（訳文）「ｎＦＥＴ　ＳＳＲウェルを形成するための低エネルギーδタイプＢドーピングに続いてアンドープＥＣ成長が，Ｖｔゆらぎを抑制すると同時に電流駆動能力を高めるために，通常行われる。」
　
エ　レーザーアニールした表面とＥＣ成長について
　LASPE nFETs are introduced not only to avoid B loss by out-diffusion from δ-layer, but also to freeze SSR doping profile while obtaining an improved EC quality grown on laser annealed silicon surface.（第４４１頁左欄Introductionの項，第３段落第１〜４行）
（訳文）「ＬＡＳＰＥ　ｎＦＥＴは，δ層からの外方拡散によるＢの損失を避けるためだけでなく，ＳＳＲドーピングプロファイルを凍結すると同時にレーザーアニールされたシリコン表面上に成長される改善されたＥＣ品質を得るためにも，導入される。」
　
オ　分離酸化膜の存在について
　Increasing EC thickness is estimated to weaken the freezing capability of LTP to the segregation into the isolation oxides.（第４４３頁左欄Threshold Voltage and Body Effectの項，第２段落第９〜１１行）
（訳文）「ＥＣ厚さの増大は，分離酸化膜への析出により，ＬＴＰにおける凍結能力を弱めると推定される。」
　
（２）上記を整理すると，引用例には次の事項が記載されている。
ア　上記（１）アで摘記した，引用例の「深いｐ−ウェルの形成後，Ｂ／１Ｅ１３／１ｋｅＶがＳＳＲウェルを形成するために導入された。」との記載において，「Ｂ／１Ｅ１３／１ｋｅＶ」の「導入」とは，ホウ素のイオン注入工程を意味すると理解できる。よって，引用例には「ｐ型ウェルを形成した後，前記ｐ型ウェル形成領域にホウ素をイオン注入してＳＳＲウェルを形成すること」が記載されているといえる。
　
イ　引用例の「ｐ型ウェル」が「半導体基板」に形成されていることは，技術的に見て明らかである。また，上記（１）オで摘記した引用例の記載及び図１から，引用例における「半導体基板」は「素子分離酸化膜」が形成されたものであることが理解できる。
　
ウ　上記（１）アで摘記した，引用例の「様々なエネルギーフルエンス（０．３６〜０．４４Ｊ／ｃｍ2）によるＬＴＡが，薄い表面層の溶融及び再成長のために，８００℃で５分間（Ｈ2ベークを含む）の，厚さ１００−３００ÅのＥＣ成長に先立って，行われた。」との記載から，引用例には「半導体基板にＬＴＡを行う工程」「半導体基板を水素ベークする工程」「エピ・チャンネルを成長させる工程」が記載されているといえる。
　
エ　上記（１）エで摘記した，引用例の「レーザーアニールされたシリコン表面上に成長される改善されたＥＣ品質」との記載から，引用例には，レーザーアニールした表面上にアンドープのエピ・チャンネルを成長させることが記載されているといえる。また，図１から，引用例の「エピ・チャンネル成長」が選択的な成長であることは明らかである。
　
オ　上記（１）アで摘記した，引用例の記載及び図１から，「ＬＴＡを行った領域」は「ＳＳＲウェル」を形成した領域であることが理解できる。また，「ＳＳＲウェル」と「エピ・チャンネル」とがトランジスタのチャンネルを構成していることは技術的に見て明らかであるから，引用例には「ＬＴＡを実施した領域にエピ・チャンネルを成長させて，ＳＳＲウェルを有するチャンネル構造を形成する工程」が記載されているといえる。
　
カ　上記（１）アで摘記した，引用例の「多結晶Ｓｉ／ＷＮ／Ｗゲート電極が，厚さ２０Åのゲート熱酸化膜とともに形成された。７０ｎｍのゲートが，サイズ縮小のためＤＵＶリソグラフィにより画定された。」との記載及び図１から，引用例には「エピタキシャルチャネル層上部にゲート熱酸化膜及びゲート電極を形成する工程」が記載されているといえる。
　
キ　上記（１）アで摘記した，引用例の「ＳＤＥと深いＳＤ形成の後，９００℃で２０秒間のＲＴＡが実施された。」との記載から，引用例には，「深いソース／ドレイン領域を形成した後，急速熱アニールを行」うことが記載されているといえる。
　
　なお，引用例の上記イで摘記した記載に基づき，以下では「ＬＴＡ」を「レーザー熱アニール」，「ＳＳＲ」を「スーパー・スティップ・レトログレード」と記載する。
　
（３）上記（２）によれば，引用例には次の発明（以下「引用発明」という。）が記載されているものと認められる。
「素子分離酸化膜が形成された半導体基板にｐ型ウェルを形成した後，前記ｐ型ウェル形成領域にホウ素をイオン注入してスーパー・スティップ・レトログレードウェルを形成する工程と，
前記半導体基板にレーザー熱アニールを行う工程と，
前記半導体基板を水素ベークする工程と，
前記半導体基板のレーザー熱アニールを実施した領域にアンドープ・エピ・チャンネルを選択成長させて，スーパー・スティップ・レトログレードウェルを有するチャネル構造を形成する工程と，
前記エピタキシャルチャネル層上部にゲート熱酸化膜及びゲート電極を形成する工程と，
深いソース／ドレイン領域を形成した後，急速熱アニールを行うことを特徴とするトランジスタの形成方法。」
　
３−３　補正発明と引用発明との対比
　補正発明と，引用発明とを対比する。
（１）引用発明における「素子分離酸化膜」「ｐ型」「ホウ素」「ｐ型ウェル形成領域」及び「スーパー・スティップ・レトログレードウェル」は，補正発明における「素子分離膜」「第１導電型」「第１導電型不純物」「第１領域」及び「チャンネル・ドーピング層」に相当する。よって，引用発明における「素子分離酸化膜が形成された半導体基板にｐ型ウェルを形成した後，前記ｐ型ウェル形成領域にホウ素をイオン注入してスーパー・スティップ・レトログレードウェルを形成する工程」と，補正発明における「素子分離膜が形成された半導体基板の第１領域上に，第１導電型ウェル用露光マスクを利用して第１導電型不純物をイオン注入することにより，第１導電型チャンネル・ドーピング層を形成する工程」とは，「素子分離領域が形成された半導体基板の第１領域上に，第１導電型不純物をイオン注入することにより，第１導電型チャンネル・ドーピング層を形成する工程」である点で共通する。
　
（２）上記３−２（１）イの「後続するアニーリングに対しドーピングプロファイルを凍結する」との記載から，引用発明において，イオン注入により形成されたスーパー・スティップ・レトログレードウェルにレーザー熱アニールを行うことにより，「安定した」スーパー・スティップ・レトログレードウェルドーピングプロファイルが得られることが理解できる。また，上記３−２（１）アによれば，引用発明における「レーザー熱アニール」により「表面層の溶融及び再成長」が生じていることから，引用発明における「レーザー熱アニール」は高温熱処理の一種であるといえる。よって，引用発明における「前記半導体基板にレーザー熱アニールを行う工程」と，補正発明における「前記半導体基板を急速熱処理工程とスパイク急速熱処理工程のいずれかを介し９００〜１１００℃で高温熱処理して安定した第１導電型チャンネル・ドーピング層と安定した第２導電型チャンネル・ドーピング層を形成する工程」とは，「前記半導体基板を高温熱処理して安定した第１導電型チャンネル・ドーピング層を形成する工程」である点で共通する。
　
（３）引用発明の「アンドープ・エピタキシャルチャネル層」は補正発明の「ノン・ドーピング・シリコン・エピ層」に相当する。上記（２）で検討したとおり，引用発明において，レーザー熱アニールを行った「スーパー・スティップ・レトログレードウェル」は，補正発明における「安定した第１導電型チャンネル・ドーピング層」に相当する。また，上記３−２（１）ア，ウに摘記した引用例の記載から，引用発明の「スーパー・スティップ・レトログレードウェル」は「デルタドープＢ層」であることが理解できる。よって，引用発明における「前記半導体基板のレーザー熱アニールを実施した領域にアンドープ・エピタキシャルチャネル層を選択成長させて，スーパー・スティップ・レトログレード層を有するチャネル構造を形成する工程」は，補正発明における「前記安定した第１導電型チャンネル・ドーピング層上部にノン・ドーピング・シリコン・エピ層を選択的エピ成長方法で成長させ，スーパー・スティップ・レトログレード・デルタ・ドーピング層を有するエピ・チャンネル構造を形成する工程」に相当する。
　
（４）引用発明における「半導体基板を水素ベークする工程」は，補正発明における「全体表面上部に水素表面処理する工程」に相当する。
　引用発明における「前記エピタキシャルチャネル層上部にゲート熱酸化膜及びゲート電極を形成する工程」は，補正発明における「前記スーパー・スティップ・レトログレード・デルタ・ドーピング層を有するエピ・チャンネル構造上部に，ゲート絶縁膜及びゲート電極を形成する工程」に相当する。
　引用発明における「深いソース／ドレイン領域を形成した後，ＲＴＡを行うこと」が，補正発明における「後続工程でソース／ドレイン領域を形成して低温で後続熱処理工程を行い，トランジスタを形成すること」に相当する。
　また，補正発明と引用発明は，いずれも「半導体素子のトランジスタ形成方法」である点で共通する。
　
　そうすると，補正発明と引用発明の一致点及び相違点は，次のとおりである。
　
＜一致点＞
「半導体基板の第１領域上に，第１導電型不純物をイオン注入することにより，第１導電型チャンネル・ドーピング層を形成する工程と，
　前記半導体基板を高温熱処理して安定した第１導電型チャンネル・ドーピング層を形成する工程と，
　全体表面上部に水素表面処理する工程と，
　前記安定した第１導電型チャンネル・ドーピング層上部にノン・ドーピング・シリコン・エピ層を選択的エピ成長方法で成長させ，スーパー・スティップ・レトログレード・デルタ・ドーピング層を有するエピ・チャンネル構造を形成する工程と，
  前記スーパー・スティップ・レトログレード・デルタ・ドーピング層を有するエピ・チャンネル構造上部に，ゲート絶縁膜及びゲート電極を形成する工程と，
　後続工程でソース／ドレイン領域を形成して低温で後続熱処理工程を行い，トランジスタを形成することを特徴とする半導体素子のトランジスタ形成方法。」である点。
　
＜相違点１＞
　補正発明では，安定したチャンネル・ドーピング層を「前記半導体基板を急速熱処理工程とスパイク急速熱処理工程のいずれかを介し９００〜１１００℃で高温熱処理して」形成しているのに対し，引用発明では「レーザー熱アニール」により形成している点。
　
＜相違点２＞
　補正発明では「第１導電型ウェル用露光マスクを利用してイオン注入」しているのに対し，引用発明ではどのような露光マスクを利用してイオン注入しているか明らかでない点。
　
＜相違点３＞
　補正発明では「前記ゲート電極の形成工程時，損なわれたゲート絶縁膜の側面を再酸化させるゲート再酸化工程」を有するのに対し，引用発明ではそのような工程を有さない点。
　
＜相違点４＞
　補正発明では，「前記半導体基板の第２領域上に，第２導電型ウェル用露光マスクを利用して第２導電型不純物をイオン注入することにより，第２導電型チャンネル・ドーピング層を形成する工程」を有し，「安定した第２導電型チャンネル・ドーピング層を形成」し，「安定した第２導電型チャンネル・ドーピング層上部に」「ノン・ドーピング・シリコン・エピ層を選択的エピ成長方法で成長させ」ているのに対し，引用発明では第１領域上の第１導電型チャネルのＭＯＳトランジスタの形成方法しか教示していない点。
　
３−４　相違点についての判断
（１）相違点１について
　急速熱処理工程（Rapid Thermal Annealing: RTA)がレーザー熱アニールに代替し得るアニール手段であることは，次の周知例１〜３に示されているとおり，当業者にとって周知の事項である。
　
・周知例１：特開平１−１１０７２５号公報
　本願の優先権主張日前に日本国内において頒布された刊行物である，拒絶査定においても周知例として引用された，特開平１−１１０７２５号公報（以下「周知例１」という。）には，次の記載がある。（下線は当審で追加。以下同じ。）
「ところで，このエミッタ領域のような不純物濃度が高く，厚みの薄い不純物層を従来の電気炉を利用した熱処理で形成することは困難であり，最近，短時間加熱できる急速熱処理方式，例えば，レーザアニール，ランプアニールなどが使用されている。そのうち，
レーザアニールはビームを走査させるμＳ以下の短時間加熱方式で，１２００℃程度の高温度に瞬間的に加熱され，急熱，急冷されるために結晶欠陥が発生し易い欠点がある
その場合はウェハー全面を均一に加熱する方式が望まれ，ランプアニール（Ｌａｍｐ　Ａｎｎｅａｌ）法を利用した不純物層の形成がおこなわれている。このランプアニール法は秒単位のアニール法で，１０００℃程度に加熱され，不純物拡散によって歪んだ結晶は容易に回復される
　
・周知例２：特開昭６１−１９８６２５号公報
　本願の優先権主張日前に日本国内において頒布された刊行物であり，拒絶査定においても周知例として引用された，特開昭６１−１９８６２５号公報（以下「周知例２」という。）には，次の記載がある。
「一方，
イオン注入領域の新しい加熱処理法即ちアニール法として，例えばレーザアニール法が検討されている
半導体基板の結品性（イオン注入量によって異なる）が吸収係数を大きく左右し，アニールされる半導体基板によってレーザ出力を変えねばならないという欠点がある
ＳｉＯ
2
−Ｓｉ構造，多結晶Ｓｉ−Ｓｉ構造等の如き多層構造にレーザ光を照射してアニールする場合，例えばＳｉ表面のレーザ光の反射があり，レーザ光波長とＳｉ上のＳｉＯ
2
膜厚等で決定される干渉効果があり，同時にアニールに必要なレーザ出力が異なってしまう
レーザ光のふらつき等もあって均一にアニールできない
（中略）
　本発明においては，半導体基体の表面にイオン注入を行って後，赤外ランプを用いて基体の両主面から０．４〜４．０μｍの範囲で連続した波長分布をもつ赤外ランプ光線を照射して加熱しイオン注入領域を活性化するものである。この
赤外ランプ光線照射アニールによれば，従来の電気炉アニールのｌ／１０〜１／　１００の短いアニール時間でイオン注入領域の電気的活性化が計れるものであり，上述した長時間アニールに伴う従来の諸問題を解決することができる
　
・周知例３：特開平８−１０７１１３号公報
本願の優先権主張日前に日本国内において頒布された刊行物である，特開平８−１０７１１３号公報（以下「周知例３」という。）には，次の記載がある。
「【０００２】
【従来の技術】超ＬＳＩの集積規模が１６ＭダイナミックＲＡＭ，４ＭスタティックＲＡＭ，更に６４ＭダイナミックＲＡＭ，１６ＭスタティックＲＡＭと大きくなるにつれて，加工寸法は０．５μｍから０．３５μｍへと小さくなってきている。このような微細加工寸法の超ＬＳＩ製造プロセスにおいては，熱処理が極めて重要な技術的事項である。即ち，加工寸法が０．５μｍから０．３５μｍとなるに従い，接合深さは０．１５μｍから０．１μｍとなる。それ故，
低エネルギーでイオン注入した不純物の再分布の少ない活性化アニール法が必要とされている
【０００３】このような要求に対して，熱処理の低温化が図られる一方，
短時間熱処理法としてレーザーアニール処理法
これらの中では，インコヒーレント光を用いた短時間熱処理法（ＲＴＡ：Rapid Thrmal Annealing）が最も実用的であると考えられている
　
　また，不純物の再分布を抑制しつつイオン注入で生じた結晶欠陥を回復させることのできる活性化アニールとして，ドーパントのイオン注入後に９００〜１１００℃程度の急速熱処理工程を行うことは，次の周知例４〜６に記載されているように，当業者にとって周知の技術である。
　
・周知例４：特開平１０−２３３４５７号公報
　本願の優先権主張日前に日本国内において頒布された刊行物である，特開平１０−２３３４５７号公報（以下「周知例４」という。）には，次の記載がある。
「【００４０】（実施形態２）次に本発明の実施形態２を図により説明する。実施形態２では，図１（ｂ）に示す工程において，
低加速イオン注入を行った直後にアニールを行うことにより，その後の工程で基板に加わる熱による，浅い拡散層の不純物の再分布を防止することができるという利点を有している
【００４１】図８は，
高速昇温（４００℃／秒）により１０００℃まで昇温し，０．０５秒のランプアニール
ランプアニールを行った後では，８００℃の電気炉アニールを行ってもボロンの再分布は起こらない
【００４２】これらのことは，
高速昇温による非常に短時間のアニールにおいても，１０００℃以上に昇温することによって，不純物の拡散を抑制しつつ結晶欠陥の回復ができることを示している
　
・周知例５：特開２０００−１３３６１０号公報
　本願の優先権主張日前に日本国内において頒布された刊行物である，特開２０００−１３３６１０号公報（以下「周知例５」という。）には，次の記載がある。
「【００３６】具体的には，まず図３Ａに示すように，ｐ型低濃度基板１に，イオン注入のための保護酸化膜２を介してＢＦ2イオンを加速電圧１００ｋｅＶ且つドーズ量４．０×１０12ｃｍ-2で注入して，しきい値電圧制御用の不純物拡散層４を形成する。次に，図３Ｂの段階で，
温度１０００℃で１０秒間のＲＴＡ処理を行って，上記のイオン注入時に発生した格子間シリコンを拡散させる
【００３７】ここで，上記のＲＴＡ処理は，一般に行われる不純物活性化のための熱処理よりも高い温度で，しかしその代わりにより短い時間だけ，実施される。
これによって，注入された不純物の拡散は生じさせずに，格子間原子（例えば格子間シリコン）を拡散させる。具体的には，例えば，本発明におけるＲＴＡ熱処理は，約９００℃〜約１１００℃の温度範囲で，約１０秒間に渡って実施される
　
・周知例６：特開２００２−１３４７４５号公報
　本願の優先権主張日前に日本国内において頒布された刊行物である，特開２００２−１３４７４５号公報（以下「周知例６」という。）には，次の記載がある。
「【００３６】次に，図５に示すように，ｎチャネルＭＯＳトランジスタ形成部において，ゲート電極をマスクとしてｐウエル２中に例えばＰやＡｓなどのｎ型不純物を低ドーズでイオン注入することにより，ｎ- 型拡散層（エクステンション（extention)拡散層）９をゲート電極に対して自己整合的に形成し，また，ｐチャネルＭＯＳトランジスタ形成部において，ゲート電極をマスクとしてｎウエル３中に例えばＢなどのｐ型不純物を低ドーズでイオン注入することにより，ｐ- 型の拡散層（エクステンション拡散層）１０をゲート電極に対して自己整合的に形成する。この後，
注入不純物の活性化およびイオン注入により発生した点欠陥を消滅させる目的で，Ｎ
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 雰囲気中でＲＴＡを行う。これは，イオン注入部に点欠陥が残ったままだと，初期増速拡散（Transient Enhanced Diffusion，ＴＥＤ）により注入不純物の再分布が生じ
　
　よって，引用発明において，レーザー熱アニールに換えて，レーザー熱アニールに代替し得る技術として周知であり，イオン注入による結晶欠陥の回復と不純物の再分布抑制が両立できる周知の活性化アニール技術である「前記半導体基板を急速熱処理工程とスパイク急速熱処理工程のいずれかを介し９００〜１１００℃で高温熱処理」を行うこと，すなわち，引用発明において相違点１に係る構成とすることは，当業者が容易に想到し得たことである。
　
（２）相違点２について
　引用例の図１において，ｐ型ウェル領域とスーパー・スティップ・レトログレードが形成される領域が同じ平面領域にあることは明らかであるところ，同じ平面領域にある複数の領域をイオン注入により形成する場合に，同じ露光用マスクを利用して形成することは，当業者が普通に思いつくことであるから，引用発明において相違点２に係る構成とすることは，当業者が適宜なし得たことである。
　
（３）相違点３について
「ゲート電極の形成工程時，損なわれたゲート絶縁膜の側面を再酸化させるゲート再酸化工程」は，次の周知例７〜９にも記載されている，トランジスタ製造プロセスにおける周知の工程である。
　
・周知例７：特開平７−１６１９８８号公報
　本願の優先権主張日前に日本国内において頒布された刊行物である，特開平７−１６１９８８号公報（以下「周知例７」という。）には，次の記載がある。
「【０００２】
【従来の技術】ＭＩＳ型電界効果トランジスタのゲート電極及びそのソース，ドレインを形成する一般的な方法としては，以下の工程で形成されることが知られている。
(１)半導体基板上に素子分離領域を形成後，素子形成領域上にゲート絶縁膜，続いて多結晶シリコンを被膜後に，多結晶シリコンのゲート電極をパターニングする。
(２)このゲート電極をマスクにソース，ドレイン用の不純物をイオン打ち込みし，その後これを不活性ガス中で炉アニールして活性化する。
(３)続いて，層間絶縁膜の被膜，コンタクト孔開口，そして配線形成工程を経て，ＭＩＳ型電界効果トランジスタが完成する。
この時，ゲート電極と基板との間の絶縁耐圧，
特にゲート電極の端部での耐圧を確保するために，ゲート電極加工直後に乾燥性酸素雰囲気中での軽い酸化によるシリコン酸化薄膜形成工程(以後，ライト酸化工程と記す)が行われている
　
・周知例８：特開平７−９４７１６号公報
　本願の優先権主張日前に日本国内において頒布された刊行物である，特開平７−９４７１６号公報（以下「周知例８」という。）には，次の記載がある。
「【０００６】ところで，従来より採用されている多結晶シリコンからなるゲート電極の形成工程では，５〜５０ｎｍといった薄いゲート酸化膜の欠陥やゲート電極のエッジ形状に起因するゲート耐圧劣化を回復するために，
酸化雰囲気（例えば乾燥酸素）中で熱処理を行い，多結晶シリコン層の露出面やソース，ドレイン領域の基板上にシリコン酸化層を新たに成長させる工程を行っている
　
・周知例９：特開２００１−１８５７２２号公報
　本願の優先権主張日前に日本国内において頒布された刊行物である，特開２００１−１８５７２２号公報（以下「周知例９」という。）には，次の記載がある。
「【０００２】
【従来の技術】従来のゲート加工プロセスの概略は，次の通りである。まず，半導体基板（以下，単に基板という）を熱酸化してその表面にゲート酸化膜を形成する。次に，上記ゲート酸化膜上にゲート電極材料を堆積した後，フォトレジスト膜をマスクにしたドライエッチングでゲート電極材料をパターニングすることにより，ゲート電極を形成する。
【０００３】その後，上記フォトレジスト膜をアッシング（灰化）処理で除去し，さらにフッ酸などのエッチング液を使ったウェットエッチングで基板表面に残ったドライエッチング残渣やアッシング残渣を除去する。
【０００４】ところが，上記のエッチングを行うと，ゲート電極で覆われていない領域のゲート酸化膜が削られると共に，
ゲート電極の側壁端部のゲート酸化膜も等方的にエッチングされてアンダーカットが生じる
アンダーカットされたゲート電極側壁端部のプロファイルを改善するために，基板をもう一度熱酸化してその表面に酸化膜を形成する処理（以下，ライト酸化処理という）が行なわれる
　
　よって，引用発明において上記周知の工程を付加することは，当業者が適宜なし得たことである。
　
（４）相違点４について
  半導体基板の第１領域に第１導電型チャネルのＭＯＳトランジスタ，第２領域に第２導電型チャネルのＭＯＳトランジスタを形成する，いわゆる「相補型ＭＯＳ（ＣＭＯＳ）」は周知のデバイス構成であり，レトログレードＭＯＳトランジスタを上記周知のＣＭＯＳ構成とすることも，例えば次の周知例１０〜１１に示すように，既に周知の事項である。このような周知のＣＭＯＳを形成するに当たり，第１導電型チャネルのＭＯＳトランジスタ形成プロセスと同様のプロセスを，そのまま第２導電型チャネルのＭＯＳトランジスタ形成プロセスとして行うようにすることは，当業者であれば普通に思いつく形成方法である。
　
・周知例１０：特開平１０−３２６８３８号公報
　本願の優先権主張日前に日本国内において頒布された刊行物である，特開平１０−３２６８３８号公報（以下「周知例１０」という。）には，次の記載がある。
「【０００２】
【従来の技術】従来より，
ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとを共通の半導体基板上に形成したＣＭＯＳ型デバイスは，メモリや論理集積回路を構成するものとして極めて多く用いられている半導体装置
レトログレードウエルと呼ばれるイオン注入によって半導体基板の内部の深いところに不純物濃度のピークを有するウエルがよく用いられている
　
・周知例１１：特開昭６２−１６２３６０号公報
　本願の優先権主張日前に日本国内において頒布された刊行物である，特開昭６２−１６２３６０号公報（以下「周知例１１」という。）には，第９図とともに，キャリアが流れるＳｉ基板表面に全不純物濃度ＮTの低い低濃度不純物層を分子線エピタキシャル法を用いて形成したエンハンスメント型ＭＯＳＦＥＴにより，相補型ＭＯＳを形成した実施例が開示されている。
　
　よって，引用発明において相違点４に係る構成とすることは，当業者が容易に想到し得たことである。
　
（３）小括
　したがって，補正発明は，引用発明及び周知の事項に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
３−５　独立特許要件についてのまとめ
　以上のとおり，本件補正は，本件補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しない。
　
４　補正却下の決定についてのまとめ
　以上検討したとおり，本件補正は，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明について
１　本願発明
　平成２０年１０月１５日付けの手続補正は上記のとおり却下されたので，本願の請求項１〜２１に係る発明は，願書に最初に添付した明細書及び図面の記載からみて，その特許請求の範囲の請求項１〜２１に記載された事項により特定されるものであり，その内の請求項１に係る発明（以下「本願発明」という。）は，上記第２，１（１）アに本件補正前の請求項１として摘記したとおりのものである。
　
２　引用発明
　引用発明は，上記第２，３−２（３）で認定したとおりのものである。
　
３　対比・判断
　上記第２，２で検討したように，補正発明は，実質的に，本件補正前の請求項１の「高温熱処理」を，「急速熱処理工程とスパイク急速熱処理工程のいずれかを介し９００〜１１００℃で高温熱処理」と限定したものである。
　そうすると，本願発明の構成要件をすべて含み，これをより限定したものである補正発明が，上記第２，３において検討したとおり，引用発明及び周知の事項に基づいて当業者が容易に発明をすることができたものであるから，本願発明も，同様の理由により，当業者が容易に発明をすることができたものということができる。
　
４　本願発明についての結論
　以上検討したとおり，本願発明は，引用発明及び周知の事項に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
第４　結言
　以上のとおりであるから，本願は，他の請求項に係る発明について検討するまでもなく，拒絶をすべきものである。
　よって，結論のとおり審決する。