【誤訳訂正書】
【提出日】平成23年8月9日(2011.8.9)
【誤訳訂正１】
【訂正対象書類名】明細書
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【書類名】明細書
【発明の名称】二階層デジット線を有する絶縁体上シリコン（ＳＯＩ）基板に製造されたＤＲＡＭ
【特許請求の範囲】
【請求項１】  絶縁体上シリコン（「ＳＯＩ」）基板上に形成されたダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）アレイであって、
前記基板の活性シリコン層の第１の表面側に堆積された絶縁材料層中に形成された、行および列に配置された複数のメモリセルキャパシタと、
前記メモリセルキャパシタの各列に沿って延びる複数のデジット線対であって、各デジット線対のうちの第１のデジット線の少なくとも一部は、該活性シリコン層の該第１の表面側に堆積された他の絶縁材料層中に形成され、各デジット線対のうちの第２のデジット線の少なくとも一部は、該活性シリコン層の第２の表面側に堆積された絶縁材料層中に形成され、該第２の表面は該第１の表面とは反対側を向いている、複数のデジット線対と、
該活性シリコン層中に形成された複数のアクセストランジスタであって、各列における該アクセストランジスタのそれぞれは、それぞれの前記メモリセルキャパシタと、該各デジット線対の該第１および第２のデジット線のうちの一方との間に結合されている、複数のアクセストランジスタと、
を備えるＤＲＡＭ。
【請求項２】  各列における複数のアクセストランジスタは、各デジット線対のうちの前記第１のデジット線に結合されている、請求項１に記載のＤＲＡＭアレイ。
【請求項３】  各列における前記アクセストランジスタの少なくともいくつかは、各デジット線対のうちの前記第２のデジット線に結合されている、請求項１に記載のＤＲＡＭアレイ。
【請求項４】  各列において交互に位置するアクセストランジスタは、各デジット線対のうちの前記第１のデジット線に結合され、該列における残りのアクセストランジスタは、前記デジット線対のうちの前記第２のデジット線に結合されている、請求項１に記載のＤＲＡＭアレイ。
【請求項５】  前記アクセストランジスタの少なくともいくつかを互いに分離するために前記活性シリコン層中に形成された複数のフィールド酸化物領域をさらに備える、請求項１に記載のＤＲＡＭアレイ。
【請求項６】  前記ＳＯＩ基板は、ハンドラーウエハを備える、請求項１に記載のＤＲＡＭアレイ。
【請求項７】  前記第１および第２のデジット線のうちの一つは、前記ハンドラーウエハと前記活性シリコン層との間に形成されている、請求項６に記載のＤＲＡＭアレイ。
【請求項８】  半導体基板上に製造されたダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）アレイであって、
該半導体基板の第１の表面側に堆積された絶縁材料層中に形成された、行および列に配置された複数のメモリセルキャパシタと、
メモリセルキャパシタの各列に沿って延びる複数のデジット線対であって、各デジット線対のうちの第１のデジット線の少なくとも一部は、該半導体基板の該第１の表面側に堆積された他の絶縁材料層中に形成され、各デジット線対のうちの第２のデジット線の少なくとも一部は、該半導体基板の第２の表面側に堆積された絶縁材料層中に形成され、該第２の表面は該第１の表面とは反対側を向いている、複数のデジット線対と、
該半導体基板中に形成された複数のアクセストランジスタであって、各列における該アクセストランジスタのそれぞれは、それぞれの前記メモリセルキャパシタと各デジット線対の該第１および第２のデジット線のうちの一つとの間に結合されている、複数のアクセストランジスタと、
を備えるＤＲＡＭアレイ。
【請求項９】  各列における複数のアクセストランジスタは、各デジット線対のうちの前記第１のデジット線に結合されている、請求項８に記載のＤＲＡＭアレイ。
【請求項１０】  各列における複数のアクセストランジスタの少なくともいくつかは、各デジット線対のうちの前記第２のデジット線に結合されている、請求項８に記載のＤＲＡＭアレイ。
【請求項１１】  各列において交互に位置するアクセストランジスタは、各デジット線対のうちの前記第１のデジット線に結合され、該列における残りのアクセストランジスタは、該デジット線対のうちの該第２のデジット線に結合されている、請求項８に記載のＤＲＡＭアレイ。
【請求項１２】  前記アクセストランジスタの少なくともいくつかを互いに分離するために前記半導体基板中に形成された複数のフィールド酸化物領域をさらに備える、請求項８に記載のＤＲＡＭアレイ。
【請求項１３】  前記半導体基板は、絶縁体上シリコン（「ＳＯＩ」）基板を備える、請求項８に記載のＤＲＡＭアレイ。
【請求項１４】  絶縁体上シリコン（「ＳＯＩ」）基板上に製造されたダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）であって、
該基板の活性シリコン層の第１の表面側に堆積された絶縁材料層中に形成された、行および列に配置された複数のメモリセルキャパシタを備えるＤＲＡＭアレイと、
前記メモリセルキャパシタの各列に沿って延びる複数のデジット線対であって、各デジット線対のうちの第１のデジット線の少なくとも一部は、該活性シリコン層の該第１の表面側に堆積された他の絶縁材料層中に形成され、各デジット線対のうちの第２のデジット線の少なくとも一部は、該活性シリコン層の第２の表面側に堆積された絶縁材料層中に形成され、該第２の表面は該第１の表面とは反対側を向いている、複数のデジット線対と、
該活性シリコン層中に形成された複数のアクセストランジスタであって、各列における該アクセストランジスタのそれぞれは、各メモリセルキャパシタと各デジット線対の該第１および第２のデジット線のうちの一つとの間に結合されている、複数のアクセストランジスタと、
各デジット線対の該第１および第２のデジット線に結合された複数のセンスアンプと、
行アドレスに対応するメモリセルキャパシタの行を選択するための行アドレスデコーダと、
列アドレスに対応するメモリセルキャパシタの列を選択するための列アドレスデコーダと、
選択された列のためのセンスアンプと該ＤＲＡＭの外部データ端末との間に結合されたデータバスと、
該ＤＲＡＭに適用されたメモリコマンドに応答して制御信号を発生するように動作可能なコマンドデコーダと、
を備えるＤＲＡＭ。
【請求項１５】  各列における複数のアクセストランジスタは、前記各デジット線対のうちの前記第１のデジット線に結合されている、請求項１４に記載のＤＲＡＭ。
【請求項１６】  各列における前記アクセストランジスタの少なくともいくつかは、前記各デジット線対のうちの前記第２のデジット線に結合されている、請求項１４に記載のＤＲＡＭ。
【請求項１７】  各列において交互に位置するアクセストランジスタは、各デジット線対のうちの前記第１のデジット線に結合され、該列における残りのアクセストランジスタは、前記デジット線対のうちの前記第２のデジット線に結合されている、請求項１４に記載のＤＲＡＭ。
【請求項１８】  前記アクセストランジスタの少なくともいくつかを互いに分離するために前記活性シリコン層中に形成された複数のフィールド酸化物領域をさらに備える、請求項１４に記載のＤＲＡＭ。
【請求項１９】  前記ＳＯＩ基板は、ハンドラーウエハを備える、請求項１４に記載のＤＲＡＭ。
【請求項２０】  前記デジット線のうちの一つは、前記ハンドラーウエハと前記活性シリコン層との間に形成される、請求項１４に記載のＤＲＡＭ。
【請求項２１】  行および列に配置されたＤＲＡＭアレイを製造する方法であって、
半導体材料を覆う絶縁材料の基板を提供する工程と、
該ＤＲＡＭアレイの各列に沿って延びる複数のデジット線対のそれぞれのうちの第１のデジット線を形成する工程であって、該第１のデジット線は該基板の一方の側に堆積された絶縁材料層中に形成される、工程と、
該ＤＲＡＭアレイの各列に対する複数のメモリセルキャパシタを形成する工程であって、該メモリセルキャパシタは、該基板の前記一方の側とは反対側を向いた該基板の他方の側に堆積された絶縁材料層中に形成される、工程と、
各メモリセルキャパシタに対してアクセストランジスタを形成する工程であって、該アクセストランジスタは該半導体材料中に形成される、工程と、
該複数のデジット線対のそれぞれのうちの第２のデジット線を形成する工程であって、該第２のデジット線は該基板の前記他方の側に堆積された他の絶縁材料層中に形成される、工程と、
各列における該アクセストランジスタを、該各列に沿って延びる該第１および第２のデジット線のうちの一つに結合する工程と、
を包含する方法。
【請求項２２】  前記メモリセルキャパシタを形成する工程は、
導電材料を前記基板の前記絶縁材料上に堆積して、セルプレートを形成する工程と、
誘電材料を前記セルプレートの少なくとも一部上に堆積する工程と、
複数の導電構造を該誘電材料上に形成して、複数のメモリセルキャパシタを形成する工程と、
該導電構造を絶縁材料でコーティングする工程と、
を包含する、請求項２１に記載の方法。
【請求項２３】  前記複数のデジット線対のそれぞれのうちの第２のデジット線を形成する工程は、
絶縁材料を前記半導体材料の層上に堆積する工程と、
導電材料を、該堆積された絶縁材料上に、該第２のデジット線に対応するパターンで堆積する工程と、
を包含する、請求項２１に記載の方法。
【請求項２４】  前記各列における前記アクセストランジスタを前記第１および第２のデジット線のうちの一つに結合する工程は、
各列における該アクセストランジスタと各第２のデジット線との間にビアを形成する工程と、
導電材料を該ビア内に配置し、これにより、各列における該アクセストランジスタを各第２のデジット線に結合する工程と、
を包含する、請求項２１に記載の方法。
【請求項２５】  各列における前記アクセストランジスタを前記第１および第２のデジット線のうちの一つに結合する工程は、
ビアの第１のセットを、各列において交互に位置するアクセストランジスタと前記各第２のデジット線との間に形成する工程と、
ビアの第２のセットを、各列における残りのアクセストランジスタと前記各第１のデジット線との間に形成する工程と、
導電材料を前記ビア内に配置し、これにより、各列における該アクセストランジスタを該第１および第２のデジット線に結合する工程と、
を包含する、請求項２１に記載の方法。
【請求項２６】 前記アクセストランジスタの少なくともいくつかに隣接するフィールド酸化物領域を形成して、アクセストランジスタを互いに電気的に分離する工程をさらに包含する、請求項２１に記載の方法。
【発明の詳細な説明】
【０００１】
（技術分野）
本発明は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）に関し、さらに詳細には、二階層デジット線を有する折り返しデジット線アレイＤＲＡＭに関する。
【０００２】
（本発明の背景）
初期のＤＲＡＭは、相補対のうちの第１デジット線が個々の感知アンプから第１アレイを介して伸長し、相補対のうちの第２デジット線が感知アンプから第２アレイを介して伸長する「オープンデジット線（ｏｐｅｎ ｄｉｇｉｔ ｌｉｎｅ）」構造で製造された。次いで、初期のＤＲＡＭにおいて、第１アレイの各カラムのメモリセルは、選択的に１つのデジット線に結合され、第２アレイの対応するカラムのメモリセルが、それとは相補のデジット線に選択的に結合されていた。このオープンデジット線構造の利点は、メモリセルが比較的小さな面積、すなわち６Ｆ２（「Ｆ」は半導体プロセスの最小フィーチャのサイズである）を占めることを可能にすることである。不幸なことに、オープンデジット線構造のデジット線はノイズのピックアップに敏感である。結果として、「折り返しデジット線」構造が開発された。
図１２は、折り返しデジット線構造を用いる従来のメモリセルアレイ１２００の機能ブロック図である。アレイ１２００は、ロウ（行）およびカラム（列）に配列された複数のメモリセル１２０２を含む。それぞれのメモリセルは、１つのセルに対して示されるように、アクセストランジスタ１２０４および格納キャパシタ（メモリセルキャパシタ）１２０６を含む。それぞれのロウにおけるそれぞれのメモリセル１２０２は、対応するワード線ＷＬに結合され、それぞれのカラムにおけるメモリセルは、１組の相補対のデジット線ＤＬ、ＤＬ＊のうちのそれぞれ１つに結合される。複数のセンスアンプ１２０８は、それぞれの組の相補対のデジット線ＤＬ、ＤＬ＊に結合される。各メモリセル１２０２は、対応するロウのワード線ＷＬに結合されるアクセストランジスタと、このアクセストランジスタが駆動されるとき、対応するカラムのデジット線ＤＬ、ＤＬ＊の１つに結合される格納キャパシタ１２０６とを含む。
【０００３】
折り返しデジット線構造において、相補デジット線の両方が互いに実質的に並行に同一のアレイ中を通って感知アンプから伸長している。デジット線が実質的に全体の長さについて互いに並行であるので、このデジット線は、同一のノイズ信号をピックアップし、従って、それらに結合された感知アンプが良好なコモンモードノイズ拒否を有することを可能にする。従って、折り返しデジット線構造を有するＤＲＡＭはノイズに敏感でない。残念なことに、アレイ中を通ってさらなるデジット線が伸長しているという要件が各メモリセルによって占められたサイズを増大する。実際、折り返しデジット線構造のメモリセルは８Ｆ２の最小サイズを有する。
【０００４】
折り返しデジット線メモリセルの最小サイズを減少させようとする試みが、各相補対におけるデジット線を、同じ階層（同じレベル）に水平方向に離間配置するのではなく、垂直に離間配置することによって為された。デジット線を垂直方向に離間配置することにより、メモリセルによって占められた面積が６Ｆ２に減少され得る。残念なことに、二階層デジット線を製造することが半導体基板の表面上に形成されなければならない大多数のコンポーネントのために困難であった。折り返しデジット線構造を有するＤＲＡＭにおいて二階層デジット線を製造することの困難さが、その広範な使用を妨げていた。結果として、折り返しデジット線ＤＲＡＭが一般に同一の容量のオープンデジット線ＤＲＡＭより非常に大きくなり、これにより折り返しデジット線ＤＲＡＭがより高価になった。したがって、折り返しデジット線構造を有するＤＲＡＭが低コストで製造され得るために、二階層デジット線を有するＤＲＡＭをより容易に製造する必要がある。
【０００５】
（本発明の要旨）
折り返しデジット線構造を有するＤＲＡＭアレイが絶縁体上シリコン（シリコン・オン・インシュレータ）基板上に製造される。アレイが、基板のシリコン部の互いに反対側上に製造される二階層デジット線を含む。結果として、各デジット線対における２つのデジット線が同一のフットプリントを占め得、これによりアレイが比較的に小さくなり得る。複数のメモリセルの夫々に結合されたアクセストランジスタは、２つのデジット線のどちらかに結合され得るか、２つのデジット線に交互に結合され得る。各対のデジット線は、同一の電気的特性を有するように、アレイ中を通って伸長するときに、好適には少なくとも１回「れじられ」る。
【０００６】
（本発明の詳細な説明）
従来、集積回路は、半導体基板の表面上に製造されてきた。単結晶シリコンのウエハの形態である基板が選択的にドーピングされ、絶縁材料、ポリシリコン、および金属からなる複数の層が基板表面上に形成される。最近では、絶縁基板の上方に配置される単結晶の層上に集積回路を製造する技術が開発された。この技術は、「絶縁体上シリコン（シリコン・オン・インシュレータ）」または「ＳＯＩ」として周知である。
【０００７】
ＳＯＩ製造技術の出現により、ＳＯＩ基板の活性シリコン領域の互いに反対側上にコンポーネントを製造する可能性が生じた。本発明の実施形態により、相補対のうちの一方のデジット線を含むＤＲＡＭのコンポーネントのほとんどは、ＳＯＩ基板の活性シリコン領域層の一方の表面に隣接して製造される。相補対のうちの他方のデジット線は、活性シリコン領域層の反対側の表面に隣接する絶縁材料中に製造される。結果として、二階層デジット線の両方が活性シリコン領域層の同じ側上に製造される必要がなく、これにより二階層デジット線の製造において従来生じていた製造の複雑さを低減する。折り返しデジット線構造を有するＤＲＡＭの２階層デジット線を製造する技術の１実施形態が本明細書中で図１〜図９を参照して説明される。
【０００８】
（好適な実施形態の詳細な説明）
最も広範な実施形態の本発明は、半導体デバイスにおいて使用される折り返しデジット線アレイ内にメモリセルを製造する方法に関し、この方法では、まずトランジスタアレイが基板上に形成される。その後、キャパシタが基板の一方の側に形成される。次に、デジット線導電体の対が基板の互いに反対側に形成される。キャパシタがソース領域およびドレイン領域の一方に電気的に接続され、一方で、デジット線がソース領域およびドレイン領域の他方に電気的に接続される。
【０００９】
「基板」および「ウエハ」という用語が本明細書中で示される。「基板」および「ウエハ」は、絶縁体上シリコン（ＳＯＩ）またはシリコンオンサファイア（ＳＯＳ）構造、ドーピングされた基板およびドーピングされていない基板、ベース半導体の基礎によって支持されたシリコンのエピタキシャル層および他の半導体構造を含むものとして理解される。さらに、以下の説明において、「基板」および「ウエハ」が参照される。前回のプロセス工程がアレイ、領域または接合部をベース半導体構造またはベース半導体基礎内か、ベース半導体構造またはベース半導体基礎上に形成するように利用され得る。さらに、半導体がシリコンベースである必要はないが、シリコンゲルマニウム、ゲルマニウム、インジウムリン化物またはガリウムヒ化物に基づかれ得る。本明細書中で用いられる用語「基板」はまた、属性ベースまたは基礎構造の任意のタイプを示し得る。
【００１０】
同一の番号が様々な実施形態にわたるコンポーネントを示す図面を再び参照すると、図１Ａは、製造の中間ステージでの半導体デバイス１０を示す。本方法の実施形態により、デバイス１０は、第１に、公知の材料および方法を用いて基礎の絶縁体上シリコン（ＳＯＩ）基板を有するように製造される。第１シリコン層１４、第２シリコン層１８およびこの２つのシリコン層の間の絶縁領域１６を有する絶縁体上シリコン（ＳＯＩ）構造１２が示される。絶縁領域１６はまた「ＢＯＸ」層と呼ばれ得、例えば、二酸化シリコン（ＳｉＯ２）等の適切な絶縁材料で形成され得る。
【００１１】
ＳＯＩ形成後、トランジスタゲートスタック２０が化学蒸着法（ＣＶＤ）、低圧化学蒸着法（ＬＰＣＶＤ）、スパッタリングおよび他の公知のプロセスを連続的に用いて、その後、従来のフォトリソグラフィおよびエッチング技術を用いて基板１２上のアレイに形成される。各ゲートスタック２０は、例えば、サンドイッチ酸化物層２３上に形成されたキャップ層２２（例えば、窒化物を含有する材料または酸化物を含有する材料）を含む。サンドイッチ酸化物層２３は、タングステン、タングステン珪化物、又はコバルト珪化物等からなる導電層２４上に形成され得る。導電層２４は、随意、多結晶シリコン（ポリシリコン）層２６上に形成され得る。ポリシリコン層２６には、随意、ボロン、ヒ素またはゲルマニウムがドーピングされ得る。所定の実施形態において、導電層２４とポリシリコン層２６との間に拡散バリヤ層２５を含むことが望まれ得る。拡散バリヤ層２５は、導電層２４からの原子の拡散を禁止するものであり、チタン窒化物、タンタル窒化物およびチタンタングステン等で形成され得る。ポリシリコン層２６と基板１２のシリコン層１８との間に薄いゲート酸化物層２８がある。ゲートスタック２０を形成している前述の層全てが、数オングストローム〜数千オングストロームの厚さで変化し得る。
【００１２】
スペーサ膜３０が、ゲートスタック２０の側面を保護する。スペーサ膜３０は、通常、シリコン窒化物（Ｓｉ３Ｎ４）等の窒化物含有材料、または酸化物含有材料で形成される。スペーサ膜３０は、通常、まず、基板１２上の全体に層形成され、次に、エッチバックされ、ゲートスタック２０の上部で平坦化される。スペーサ膜は、以下で説明されるように、自己整合コンタクト（セルフアラインコンタクト）エッチングに用いられる材料からゲートスタック２０を分離する。スペーサ膜３０は、通常、ほぼ数オングストローム〜数百オングストロームの厚さのオーダーである。前述のスペーサ膜３０に加えて、薄い保護絶縁層３１がゲートスタック２０の上部に形成され得、随意、基板１２上にも同様に形成され得る。この保護層３１は、公知の適切な材料を含み、例えば、テトラエチルオルトケイ酸塩（ＴＥＯＳ）で形成され得る。
【００１３】
フィールド酸化物領域３２が、隣接するメモリセルを分離するためにシリコン領域１８中に形成される。また、ソース領域３４およびドレイン領域３６が、基板１２のシリコン領域１８中に形成される。この構成が例示のみを目的としており、また、領域３４がドレイン領域として機能し得、一方で領域３６がソース領域として機能し得ることが当業者によって理解される。ソース領域およびドレイン領域は、例えば、ヒ素イオン、リンイオン、ボロンイオンを用いて、Ｎ＋およびＰ＋不純物のイオン注入によって形成され得る。ソース領域およびドレイン領域の両方とフィールド酸化物領域とは、上述したゲートスタック形成の前または後に形成され得る。ゲートスタック２０は、ソース領域３４およびドレイン領域３６と共に、当該分野では、通常、アクセストランジスタと呼ばれ、そのゲートは「ワード線」を形成する。
【００１４】
本発明の好適な実施形態において、図１Ａに示されたソース領域３４およびドレイン領域３６は高濃度にはドーピングされておらず、すなわちＮ＋またはＰ＋となるよう注入されてはいない。代わりに、Ｎ＋およびＰ＋のドーピング全てが排除され、Ｎ＋／Ｐ＋拡散が、以下で説明するようにＮ＋および／またはＰ＋ドーピングされたポリシリコンコンタクトプラグから得られ、従って、この実施形態はＬＤＤまたは低濃度拡散に依存すると呼ばれ得る。この実施形態において、ソース領域３４およびドレイン領域３６はまた、個々にまたはまとめて、ドーピングされていない領域（アンドープ領域）３４、３６と呼ばれ得ることが、当業者に理解される。
【００１５】
図１Ａにさらに示されるように、次に、絶縁膜３８がゲートスタック２０上およびその周囲のコンポーネント上に、公知の方法を用いて堆積される。絶縁層３８は、通常、ボロン原子およびリン原子を含有する二酸化シリコンであるホウリンケイ酸塩ガラス（ＢＰＳＧ）等の材料で形成される。図１Ａに示されるように形成される基板が、本発明の様々な実施形態の形成においてベース構造として利用される。
【００１６】
次いで、図１Ｂに示される本発明の第１の実施形態により、コンタクト開口部またはバイア４０が、自己整合コンタクトエッチング（ＳＡＣ）技術（例えば、ドライエッチング技術）を用いて第１の絶縁層３８中に形成される。自己整合コンタクト開口部４０は、基板１２を通る下方への案内部としてゲートスタック２０（これはスペーサ膜３０によって保護されている）の側面を用いる。コンタクト開口部４０は、ソース（ドーピングされていない）領域３４、シリコン層１８、及びＢＯＸ酸化物層１６を通って基板１２中に伸長し、シリコン層１４上で止まる。コンタクト開口部４０はまた、図１Ｂの点線に示されるように任意にシリコン層１４中に伸長し得る。コンタクト開口部４０が形成された後、その側面および底面は、随意、公知の方法（例えば、酸素（Ｏ２）プラズマストリップ（ｐｌａｓｍａ  ｓｔｒｉｐ）工程）を用いてエッチング残留物が洗浄され得る。引き続き、コンタクト開口部４０の側面および／または底面をコーティングするために、例えばチタン含有化合物を用いた金属化が、上記の洗浄工程後に行われ得る。
【００１７】
ここで図２Ａを参照すると、次いで、少なくとも１つの導電プラグ４１または４２が各コンタクト開口部４０内に堆積される。図２Ａは、各コンタクト開口部４０の５つの導電プラグ４１、４２を示す。各導電プラグ４１、４２は、通常、導電金属材料で形成されるか、あるいは、より好適には、ヒ素、ボロンまたはリンを用いて、例えばＮ＋および／またはＰ＋の金属イオンまたは他の化合物のような更なる化合物が注入またはドーピングされたポリシリコン材料であり得る。導電プラグ４２は、以下で説明するようにそれぞれが最終的にソース領域３４をキャパシタに接続しているので、キャパシタ接続プラグと呼ばれ得る。導電プラグ４１は、以下で説明するように、それぞれが最終的にドレイン領域３６をデジット線に接続しているので、デジット線接続プラグと呼ばれ得る。プラグ４１、４２の堆積が完了した後、第１の絶縁層３８およびそれに対応するプラグ４１、４２の上部を含むウエハの上部がエッチバックされ得るか、化学機械平坦化法（ＣＭＰ）技術を用いて平坦化され得、これにより、図２Ｂに示されるようにゲートスタック２０の上部と同一平面になり得る。
【００１８】
ここで図３Ａを参照すると、図２Ｂに示された半導体デバイスにさらにゲートスタック２０および第２の絶縁層４４（例えばＢＰＳＧ）を備えた半導体デバイスの拡張された図が示されており、この第２の絶縁層４４は、第１の絶縁層３８、ゲートスタック２０、およびキャパシタ接続プラグ４１、４２上に形成される。前述したＳＡＣエッチング技術を用いて、デジット線コンタクト開口部４６が、第２の絶縁層４４中に形成される。このデジット線コンタクト開口部４６は、ゲートスタック２０（図３Ａに示される）の間に伸長し、第２の絶縁層４４及び第１の絶縁層３８を貫通し、ドレイン（ドーピングされていない）領域３６の上方のシリコン基板１８の表面上で止まる。随意行なわれる洗浄工程後に、チタン等の材料がコンタクト開口部４６の内面をコーティングするために用いられ得る。このチタン材料が第２の絶縁層４４内の実質的に堆積されたプラグの接着を向上させる。このチタン材料はまた、２つの導電材料層を形成し、１つはコンタクト開口部の底部のチタン−シリサイドであり、もう１つはコンタクト開口部の側面のチタン−窒化物である。これらのチタン含有材料はまた、シリコン基板１８が次のプラグ堆積中に損傷を受けることを防ぐのに役立つ。
【００１９】
図３Ｂにさらに示されるように、別のデジット線コンタクトプラグ４８が公知の堆積技術を用いてコンタクト開口部４６内に堆積される。例えば、タングステンヘキサフッ化物（ＷＦ６）およびシラン（ＳｉＨ４）が反応チャンバ内で共に反応され、その後、水素ガス（Ｈ２）の導入が行われ、これにより、劣化したシランを置換する。デジット線コンタクトプラグ４１と同様、デジット線コンタクトプラグ４８は個々のドレイン領域３６に接触する。以下で説明されるように、キャパシタが基板１２の反対側に形成されるので、デジット線コンタクト開口部４６およびプラグ４８の高さがキャパシタの高さによって影響を受けない。言い換えれば、コンタクト開口部４６およびその後に堆積されるプラグ４８の両方の深さがキャパシタの高さには依存せず、従って、キャパシタと同じ高さである必要はない。さらに、自己整合コンタクト開口部４０および４６ならびにプラグ４２および４８は保存される、すなわちその後のキャパシタ形成中に影響を受けることもなく、破壊もされない。
【００２０】
また図３Ｂには、タングステン含有のデジット線コンタクトプラグ４８と実質的に同一または類似の材料からなる、さらなる周辺プラグ５０、５２、５４および５６が示されている。プラグ５０および５２は、第２の絶縁層４４および第１の絶縁層３８を介して伸長し、基板１２のシリコン層１８の表面上で止まる。プラグ５４および５６は、図３Ｂに示されるように、個々のゲートスタック２０へと伸長し、導電キャップ層２２を介して伸長し、ポリシリサイド層２４で止まる（絶縁キャップ層３１は、先のフォトおよびエッチ工程（図示せず）中に除去されている）。
【００２１】
ここで図３Ｃを参照すると、配線接続部およびデジット線導電体５８が、ビット線コンタクトプラグ４８上、並びに個々のプラグ５０、５２、５４および５６上に形成される。各配線接続部５８は、プラグの形成中に、第２の絶縁層４４を覆うようにタングステン堆積を伸長することによって個々のプラグと一体的に形成され得、次いで、配線接続部５８のパターニングが実行され得る。あるいは、個々のプラグ５０、５２、５４および５６の上部が第２の絶縁層４４の対応する深さと共に、エッチバックされ得るか、前述したようなＣＭＰ技術を用いて平坦化され得る。その後、配線接続部またはビット線導電体５０が、プラグを形成するために利用されたのと実質的に同一または類似の材料（タングステン含有材料等）および方法を用いて、個々のプラグ上に形成され得る。
【００２２】
ここで図４を参照すると、第３の絶縁層６０（ＢＰＳＧ等）が第２の絶縁層４４上に形成され、半導体アレイ全体を覆い、実質的に電気的接続部を「埋め込む」。
【００２３】
ここで図５を参照すると、半導体デバイス１０全体が反転されるか、「裏返し」される（好適にはほぼ１８０度）。裏返しの前または後に、ハンドラ層（ｈａｎｄｌｅｒ  ｌａｙｅｒ）６２が公知の半導体ウエハボンディング技術を用いて第３の絶縁層６０に付加または結合される。図５にさらに示されるように、今反転されたシリコン層１４が、次に、前述したようなエッチングまたはＣＭＰ法や、クリービング（ｃｌｅａｖｉｎｇ）によって除去される。この工程により、今反転されたキャパシタ接続プラグ４２が、今反転されたＢＯＸ酸化物層１６の上面と共に平坦化され、これによりキャパシタ接続プラグ４２の少なくとも上面が露出される。
【００２４】
次に、図６に示されるように、第４の絶縁層（例えば、ＢＰＳＧ）６４が、ＢＯＸ酸化物層１６およびキャパシタ接続プラグ４２上に形成される。その後、第４の絶縁層６４がエッチングされ、キャパシタ開口部６７が当該分野で公知の方法を用いてキャパシタ接続プラグ４２の露出表面まで下がって形成される。その後、キャパシタプレート６８が開口部６７のそれぞれに形成され、トランジスタゲートスタック２０のソース領域３４にキャパシタ接続プラグ４２を介して電気的に接続される。図６に示されるように、標準的なエッチング技術を用いて、デジット線コンタクト開口部７０が、デジット線接続プラグ４１と位置整合されて、第４の絶縁層６４中に形成される。チタン等の材料がコンタクト開口部７０の内側を被覆するのに用いられて、コンタクト開口部７０内に堆積される導電材料のプラグ７２の付着を向上させる。プラグ７２は、デジット線接続コンタクトプラグ４１と電気的に接触するように、従来の方法によって開口部内に堆積される。
【００２５】
図７に示されるように、窒化シリコン等の誘電体材料層８０が、キャパシタプレート６８および絶縁層６４の露出された表面上に堆積される。なお、誘電体材料８０には、コンタクトプラグ７２からの凹部が形成される。ポリシリコン等の導電材料層８２が、次いで、セルプレートを形成するために誘電体材料８０上に堆積される。なお、導電材料８２はまた、プラグ７２には接触せずに、終端している。適切な絶縁材料８４が、次いで、導電材料８２上に堆積される。材料８４は好適には、デジット線コンタクトプラグ７２と位置整合した開口部８８をエッチングする前に、ＣＭＰによって平坦化される。
【００２６】
プラグ７２のコンタクト開口部７０およびコンタクトプラグ９０のコンタクト開口部８８は、他の手段によって形成され得ることが理解される。例えば、開口部７０、８８は、絶縁材料６４、８４が堆積された後に、単一のエッチングによって形成され得る。
【００２７】
次に、図８に示されるように、デジット線コンタクトプラグ９０が、コンタクト開口部８８内に適切な手段によって形成される。デジット線導電体９６が、次いで、デジット線コンタクトプラグ９０上に形成される。導電体９６は、導電体５８およびコンタクトプラグ４８について上述したような適切な手段によって、コンタクトプラグ９０と一体に形成され得る。最後に、別の絶縁層（例えば、ＢＰＳＧ）１００が、前述の材料および方法を用いて絶縁層８４上に形成される。
【００２８】
本発明の別の実施形態が図９に示される。この第２の実施形態の製造は、図６に示されたステップまでは、図１〜８の実施形態の製造と同一である。その後、図７に示すようにコンタクトプラグ７２を形成する代わりに、コンタクト開口部１０８が、絶縁材料６４中にエッチングされ、短いコンタクトプラグ１１０及びデジット線導電体１１２がキャパシタプレート６８間にコンタクトプラグ４１と位置整合されて形成される。その後、絶縁材料１１６が、コンタクト開口部１０８の残りの部分に堆積される。構成要素の残りが、次いで、実質的に図８に示されるように形成される。
【００２９】
本発明の他の実施形態が、代わりに用いられ得ることが理解される。例えば、図９を参照して、キャパシタプレート６８が、絶縁材料層（図示せず）によって絶縁領域１６から離間配置され、デジット線が、そのような絶縁材料層中に埋められ得る。その結果として、デジット線導電体は、キャパシタプレート６８よりも下に配置され得る。
【００３０】
当該分野においてよく理解されるように、メモリアレイの相補的デジット線が、同じ電気的性質を有すること（同じキャパシタンスを含む）は、ＤＲＡＭの動作にとって重要である。しかしながら、開示された実施形態におけるデジット線は、基板１２の反対側に配置されるので、本来対称ではない。この理由のため、デジット線は、図１０に示されるように、周期的に「ねじられ（ｔｗｉｓｔｅｄ）」得る。その結果、メモリアレイの一部におけるデジット線導電体１２０は、アレイの異なる部分におけるデジット線導電体１２４に結合され得、逆もまた同じである。図１０を参照して、デジット線導電体１２０は、二つの上方デジット線セクション１２８ａ、ｂを形成するように分割される。同様に、下方のデジット線導電体１２４は、二つの下方デジット線セクション１３０ａ、ｂを形成するように分割される。デジット線セクション１２８ａから基板１０を介してデジット線セクション１３０ｂに延びる導電プラグ１３６を形成するためにビアが形成され充填される。デジット線セクション１２８ｂから基板上に形成された導電体１４０に延びる導電プラグ１３８形成するために第２のビアが形成され充填される。導電体１４０は、導電プラグ１３６をバイパスし、デジット線セクション１３０ａの上方に延びるＵ字形構造を有する。Ｕ字形導電体１４０からデジット線セクション１３０ａに延びるプラグ１５０を形成するために、ビアは導電材料で充填される。プラグ１３８、１５０および導電体１４０は、このため、デジット線セクション１２８ｂをデジット線セクション１３０ａに結合する。デジット線は、この方法でそれらがメモリセルのアレイを介して延びるときに、両デジット線が同じ電気的性質を有するように一回以上ねじられ得る。
【００３１】
本発明の一実施形態による、図１〜１０を参照して論じられた二階層のデジット線（図示せず）を含むメモリアレイ２０２を用いるメモリデバイス２００が、図１１に示されている。メモリデバイス２００は、コマンドバス２０８を介してメモリコマンドを受信し、対応する制御信号を発生するコマンドデコーダ２０６を含む。行または列アドレスが、アドレスバス２２０を介してメモリデバイス２００に適用され、行アドレスデコーダ２２４または列アドレスデコーダ２２８によってそれぞれデコードされる。読み出しデータをデータバス２４０に順次適用するデータ出力バッファ２３４に読み出しデータを提供するために、センスアンプ２３０がアレイ２０２に結合される。書き込みデータは、データ入力バッファ２４４を介してメモリアレイに適用される。バッファ２３４、２４４は、データ経路（データパス）を含む。
【００３２】
前述から、本発明の特定の実施形態が、例示の目的のために本明細書において記載されるが、種々の変更が、本発明の意図および範囲から逸脱することなくなされ得ることが理解される。したがって、本発明は、上掲の特許請求の範囲以外に限定されない。
【図面の簡単な説明】
【図１Ａ】
図１Ａは、本発明の第１の実施形態による製造の中間段階の半導体デバイスの断面図である。
【図１Ｂ】
図１Ｂは、図１Ａに示されたデバイスの、さらなる製造段階における断面図である。
【図２Ａ】
図２Ａは、図１Ｂに示されたデバイスの、さらなる製造段階における断面図である。
【図２Ｂ】
図２Ｂは、図２Ａに示されたデバイスの、さらなる製造段階における断面図である。
【図３Ａ】
図３Ａは、図２Ｂに示されたデバイスの、さらなる製造段階における断面図である。
【図３Ｂ】
図３Ｂは、図３Ａに示されたデバイスの、さらなる製造段階における断面図である。
【図３Ｃ】
図３Ｃは、図３Ｂに示されたデバイスの、さらなる製造段階における断面図である。
【図４】
図４は、図３Ｃに示されたデバイスの、さらなる製造段階における断面図である。
【図５】
図５は、図４に示されたデバイスの、緯度軸について１８０度回転された断面図である。
【図６】
図６は、図５に示されたデバイスの、さらなる製造段階における断面図である。
【図７】
図７は、図６に示されたデバイスの、さらなる製造段階における断面図である。
【図８】
図８は、図７に示されたデバイスの、さらなる製造段階における断面図である。
【図９】
図９は、本発明の別の実施形態の断面図である。
【図１０】
図１０は、図１〜８の実施形態のデジット線を「ねじられ」るように用いられ得る技術の１実施形態を示す等角図である。
【図１１】
図１１は、本実施形態の１つ以上のメモリセルアレイを含む典型的なメモリデバイスのブロック図である。
【図１２】
図１２は、折り返しデジット線構造を有する従来のメモリセルアレイの機能的なブロック図である。