【事件の表示】
　平成１１年特許願第２０６５７６号「半導体装置」拒絶査定不服審判事件〔平成１３年　２月　９日出願公開、特開２００１−　３５９６０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明 
　本願は、平成１１年７月２１日の出願であって、その請求項１に係る発明（以下「本願発明」という。）は、平成２１年９月１６日付けの手続補正書によって補正された特許請求の範囲の請求項１に記載された次の事項により特定されるとおりのものと認める。
　
「【請求項１】
　有機材料を用いて形成された、多層構造のＢＧＡ基板、及び、
　複数のバンプを介して前記ＢＧＡ基板の主面に接合された半導体チップを備え、
　前記ＢＧＡ基板は、前記多層構造の積層方向に重なるように複数の接続孔が繋ぎ合わされてなるスタックドビアと、前記複数のバンプの第一のバンプを介して前記半導体チップが接続する電源プレーンと、前記複数のバンプの第二のバンプを介して前記半導体チップが接続するグランドプレーンと、前記多層構造の積層方向に前記電源プレーンと前記グランドプレーンとで挟まれた高誘電体層とを有し、
　前記スタックドビアが形成されるピッチは、前記複数のバンプが形成されるピッチと一致している、半導体装置。」
　
２．引用刊行物記載の発明 
　
（２−１）これに対して、当審における、平成２３年６月２日付けで通知した拒絶の理由に引用した特開平１０−２０９３２８号公報（平成１０年８月７日公開、以下「引用例１」という。）には、「フリップチップセラミック基板」に関する発明が開示されており、そこには、図面とともに次の事項が記載されている。 
　
・「【０００１】
【発明の属する技術分野】本発明はフリップチップセラミック基板に関し、より詳細にはフリップチップボンディングにより半導体素子を搭載するためのフリップチップセラミック基板に関する。」
　
・「【０００４】図３は半導体素子が実装されたこの種のフリップチップセラミック基板を模式的に示した断面図である。
【０００５】このフリップチップセラミック基板５０は主にガラスセラミックにより構成されており、その内部には、上から順に信号用配線層５２、電源用ベタパターン５３、及び接地用ベタパターン５４が形成されており、さらにこの接地用ベタパターン５４の下に、上下面に電極層５１ａ、５１ｂを有するノイズ吸収用の内蔵コンデンサ５１が形成されている。また、図中上面の半導体素子搭載面２０にはフリップチップ用端子パッド１５が、図中下面のマザーボード接続面２１には半田ボール用端子パッド１６がそれぞれ形成されている。
【０００６】そして、信号用配線層５２、電源用ベタパターン５３、及び接地用ベタパターン５４とフリップチップ用端子パッド１５とをそれぞれ接続するため、ビアホール５２ａ、５３ａ、５４ａが形成されており、また、信号用配線層５２、電源用ベタパターン５３、及び接地用ベタパターン５４と半田ボール用端子パッド１６とをそれぞれ接続するため、ビアホール５２ｂ、５３ｂ、５４ｂが形成されている。また、ビアホール５２ｂ、５３ｂ、５４ｂは、内蔵コンデンサ５１が形成されている層を通過して半田ボール用端子パッド１６と接続されており、電源用ベタパターン５３に接続されたビアホール５３ａは電極層５１ａに、接地用ベタパターン５４に接続されたビアホール５４ａは電極層５１ｂにそれぞれ接続されている。しかし、これら接続部分を除いて内蔵コンデンサ５１の電極層５１ａ、５１ｂとビアホール５２ｂ、５３ｂ、５４ｂとが接触しないように、交叉部分において所定の間隔がとられている。
【０００７】また、半導体素子搭載面２０に形成されたフリップチップ用端子パッド１５は半田ボール１７を介して半導体素子１９に形成された端子パッド（図示せず）と接続されており、マザーボード接続面２１に形成された半田ボール用端子パッド１６にはマザーボード（図示せず）との接続を図るための半田ボール１８が固着されている。
【０００８】フリップチップセラミック基板５０に実装された半導体素子１９は、その後樹脂等により被覆され、保護される。また、この半導体素子１９が実装されたフリップチップセラミック基板５０をマザーボード（図示せず）に接続する際には、フリップチップセラミック基板５０の下面に固着された半田ボール（電極）１８をリフローさせる。」
　
・「【００１０】すなわち、フリップチップセラミック基板６０の内部に、上から順に信号用配線層６２、電源用ベタパターン６３、及び接地用ベタパターン６４が形成されており、さらにこの接地用ベタパターン６４の下に、内蔵コンデンサ６１（電極層６１ａ、６１ｂ、誘電体層６１ｃ）が形成されている。また、信号用配線層６２、電源用ベタパターン６３、及び接地用ベタパターン６４に、ビアホール６２ａ、６３ａ、６４ａ及びビアホール６２ｂ、６３ｂ、６４ｂが接続されており、ビアホール６２ｂ、６３ｂ、６４ｂと内蔵コンデンサ６１との接続形態は、図３に示したフリップチップセラミック基板５０とほぼ同様である。」
　
・「【００１３】上記した製造方法では、内蔵コンデンサ５１内にビアホールを狭い間隔で形成するのは難しい。そこで、図３に示したように、ビアホール５２ａ、・・・ が狭い間隔で形成されているフリップチップ用端子パッド１５直下の領域を避け、信号用配線層５２、電源用ベタパターン５３、及び接地用ベタパターン５４より下の部分に内蔵コンデンサ５１を形成し、信号用配線層５２、電源用ベタパターン５３、及び接地用ベタパターン５４と接続するビアホール５２ｂ、５３ｂ、５４ｂの間隔を広げ、内蔵コンデンサ５１が形成された部分を通過させている。」
　
・「【００２３】
【発明の実施の形態】以下、本発明に係るフリップチップセラミック基板の実施の形態を図面に基づいて説明する。
【００２４】図１は、実施の形態（１）に係るフリップチップセラミック基板（半導体素子を搭載）を模式的に示した断面図である。
【００２５】このフリップチップセラミック基板１０では、内蔵コンデンサ１１の形成位置が信号用配線層１２より半導体素子搭載面２０に近い側にあり、その下に順次信号用配線層１２、電源用ベタパターン１３、及び接地用ベタパターン１４が形成されている。また、半導体素子搭載面２０にフリップチップ用端子パッド１５が、マザーボード接続面２１に半田ボール用端子パッド１６がそれぞれ形成されており、フリップチップ用端子パッド１５の下方領域にはビアホール１２ａ、１３ａ、１４ａが形成されている。
【００２６】このビアホール１２ａ、１３ａ、１４ａが形成されているフリップチップ用端子パッド１５の下方領域には内蔵コンデンサ１１は形成されておらず、前記下方領域の周囲にのみ内蔵コンデンサ１１が形成されている。そして、内蔵コンデンサ１１により囲まれたこの下方領域は、フリップチップセラミック基板１０を主に構成する材料と同じ絶縁材料により構成されており、内蔵コンデンサ１１を構成する電極層１１ａ、１１ｂがそのまま水平方向に延設されてきている。従って、内蔵コンデンサ１１により囲まれた前記下方領域は、絶縁体層２２が電極層１１ａ、１１ｂにより挟まれた形態となっており、延設された電極層１１ａにビアホール１３ａが、延設された電極層１１ｂにビアホール１４ａがそれぞれ接続されている。他方、これら接続部分を除いてビアホール１２ａ、１３ａ、１４ａと電極層１１ａ、１１ｂとは接触しないように交叉部分で電極層１１ａ、１１ｂに孔が開けられ、所定の間隔がとられている。
【００２７】なお、上記した部分以外、すなわち、ビアホール１２ａ、１３ａ、１４ａ及びビアホール１２ｂ、１３ｂ、１４ｂの接続状態、半導体素子１９の接続状態等は、図３に示した従来のフリップチップセラミック基板５０と同様であるので、ここではその詳しい説明を省略する。」
　
　これらの記載事項によると、引用例１には、
　
「マザーボード接続面に形成された半田ボール用端子パッドにマザーボードとの接続を図るための半田ボールが固着されたフリップチップセラミック基板、及び、半田ボールを介してフリップチップセラミック基板の半導体素子搭載面に形成されたフリップチップ用端子パッドに接続された半導体素子を備え、フリップチップセラミック基板は、フリップチップ用端子パッドの下方領域に形成されたビアホールと、フリップチップ用端子パッドとそれぞれ接続する電源用ベタパターン、及び接地用ベタパターンと、上下面の電極層、誘電体層からなる内蔵コンデンサとを有する半導体装置。」の発明（以下「引用例１記載の発明」という。）が記載されていると認められる。
　
（２−２）同じく、当審における、平成２３年６月２日付けで通知した拒絶の理由に引用した特開平８−１６７６２９号公報（平成８年６月２５日公開、以下「引用例２」という。）には、「半導体装置及びその製造方法」に関する発明が開示されており、そこには、図面とともに次の事項が記載されている。 
　
・「【０００６】また、従来のＰＧＡ、ＢＧＡなどのパッケージにおいて、高密度配線、高電気特性（低誘電率）を必要とする場合、ポリイミドなどの低誘電率の有機材料を用いた薄膜多層積層基板が用いられてきた。従来の有機材料多層積層基板を用いた半導体装置の断面図を図２９に示す。図において３１は半導体素子、３２は半導体素子３１の突起電極、３３はコア基板、３４はコア基板３３の両面に形成された積層配線層、３５は積層配線層３４の表層にある内部電極パッドであり、突起電極３２と接続されている。３６は積層配線層３４の内部の配線、３７はポリイミドなどの絶縁層、３８はガラスエポキシなどのコア基板３３の表層と裏層を電気的につなぐスルーホール、３９は外部電極パッド、４０は外部電極パッド３９に取り付けられた半田ボール、４１は半導体素子３１を封止するモールド樹脂、４２は内部電極パッド３５が露出するように表層の配線を覆うソルダーレジストである。」
　
（２−３）同じく、当審における、平成２３年６月２日付けで通知した拒絶の理由に引用した特開平９−２３７９６９号公報（平成９年９月９日公開、以下「引用例３」という。）には、「薄膜多層回路基板とその製造方法」に関する発明が開示されており、そこには、図面とともに次の事項が記載されている。 
　
・「【０００２】
【従来の技術】ＭＣＭにおける電源電圧変動の防止対策として、現在、デカップリングコンデンサとしてチップコンデンサをＬＳＩチップの近くに実装を行っている。
【０００３】しかし、チップコンデンサの場合、ＬＳＩチップとコンデンサ間のリードインダクタンスの存在によって、電源電圧変動の防止効果が薄れてくる。また、一つのモジュール上のＬＳＩチップ数が増加すると、チップコンデンサの占める実装面積が増えて、ＭＣＭの小型化の妨げになる等の問題がある。
【０００４】そこで、ＭＣＭ基板に大容量の薄膜コンデンサ（１００ｎＦ以上／ｃｍ２）を内蔵することが可能となれば、以上の問題点が解消される。
【０００５】
【発明が解決しようとする課題】この薄膜コンデンサを内蔵した薄膜多層ＭＣＭ基板において、内蔵されるべき薄膜コンデンサ部は、一般に下部電極、誘電体層、上部電極の三層から構成されている。大容量薄膜コンデンサを実現するための誘電体層としては、例えば、ＳｒＴｉＯ３ のような複合酸化物高誘電体膜が用いられる。」
　
・「【００１４】
【発明の実施の形態】図２〜図３は本発明の一実施例の薄膜多層回路基板の断面図である。図において、４は窒化アルミニウム（ＡｌＮ）基板、５はクロム（Ｃｒ）膜、６はチタン（Ｔｉ）膜、７は白金（Ｐｔ）膜、８は接地層、９はＳｒＴｉＯ３ 高誘電体膜、10はＴｉ膜、11は金（Ａｕ）膜、12はクロム膜、13は電源層、14はポリイミド膜、15は銅（Ｃｕ）プラグ、16は配線導体層、17は表面パッドである。
【００１５】本発明による薄膜多層回路基板の一実施例を図２により説明する。図２に示すように、誘電体としてＳｒＴｉＯ３ 高誘電体膜を用いたコンデンサを内蔵する薄膜多層回路基板の製造方法は次の通りである。」
　
３．対比 
　本願発明と引用例１記載の発明を対比すると、後者における「マザーボード接続面に形成された半田ボール用端子パッドにマザーボードとの接続を図るための半田ボールが固着されたフリップチップセラミック基板」は、電源用ベタパターン、接地用ベタパターン、上下面の電極層、誘電体層を有するから、前者における「多層構造のＢＧＡ基板」に相当するといえる。
　また、後者における「半田ボール」、「フリップチップセラミック基板の半導体素子搭載面」は、前者における「バンプ」、「ＢＧＡ基板の主面」に相当し、後者における「半田ボールを介してフリップチップセラミック基板の半導体素子搭載面に形成されたフリップチップ用端子パッドに接続された半導体素子」は、前者における「複数のバンプを介して前記ＢＧＡ基板の主面に接合された半導体チップ」に相当する。
　また、後者における「フリップチップ用端子パッドの下方領域に形成されたビアホール」は、前者における「多層構造の積層方向に重なるように複数の接続孔が繋ぎ合わされてなるスタックドビア」に相当し、また、「フリップチップ用端子パッドの下方領域に形成され」ているので、「スタックドビアが形成されるピッチは、複数のバンプが形成されるピッチと一致している」といえる。
　また、後者における「フリップチップ用端子パッドとそれぞれ接続する電源用ベタパターン、及び接地用ベタパターン」は、前者における「複数のバンプの第一のバンプを介して半導体チップが接続する電源プレーンと、複数のバンプの第二のバンプを介して半導体チップが接続するグランドプレーン」に相当する。
　また、後者における「上下面の電極層、誘電体層からなる内蔵コンデンサ」と、前者における「多層構造の積層方向に電源プレーンとグランドプレーンとで挟まれた高誘電体層」は、「上下面の電極層で挟まれた誘電体層」である点で共通する。
　
　したがって、両者は、
「多層構造のＢＧＡ基板、及び、複数のバンプを介して前記ＢＧＡ基板の主面に接合された半導体チップを備え、前記ＢＧＡ基板は、前記多層構造の積層方向に重なるように複数の接続孔が繋ぎ合わされてなるスタックドビアと、前記複数のバンプの第一のバンプを介して前記半導体チップが接続する電源プレーンと、前記複数のバンプの第二のバンプを介して前記半導体チップが接続するグランドプレーンと、上下面の電極層で挟まれた誘電体層とを有し、前記スタックドビアが形成されるピッチは、前記複数のバンプが形成されるピッチと一致している、半導体装置。」である点で一致し、次の各点において相違する。
　
［相違点１］
　「多層構造のＢＧＡ基板」について、本願発明においては、「有機材料を用いて形成された」ものであるのに対し、引用例１記載の発明においては、「セラミック基板」である点。
　
［相違点２］
　「上下面の電極層で挟まれた誘電体層」について、本願発明においては、「多層構造の積層方向に電源プレーンとグランドプレーンとで挟まれた高誘電体層」であるのに対し、引用例１記載の発明においては、「上下面の電極層、誘電体層からなる内蔵コンデンサ」である点。
　
４．判断 
　相違点１について検討すると、引用例２には、「高密度配線、高電気特性（低誘電率）を必要とする場合、ポリイミドなどの低誘電率の有機材料を用いた薄膜多層積層基板が用いられてきた」ことが記載されており、引用例１記載の発明において、基板を、有機材料を用いて形成することは、当業者にとって、容易に想到し得ることにすぎない。
　
　相違点２について検討すると、引用例３には、薄膜多層回路基板に内蔵する薄膜コンデンサを、電源層と接地層で挟まれた高誘電体膜で形成することが記載されており、引用例１記載の発明において、該構成を採用することは、当業者にとって、容易に想到し得ることにすぎない。
　
　なお、請求人は平成２３年８月１日付意見書中で、「例え引用文献１〜３の組合せが可能であったとしても、その構成は、半導体チップの下方領域以外にコンデンサを有するＢＧＡ構造にとどまる」旨主張しているが、本願請求項１において、半導体チップの下方領域においてもコンデンサを有するものに限定されているとは認められない上、引用例１記載の発明においては、内蔵コンデンサ内にビアホールを狭い間隔で形成するのは難しいため、フリップチップ用端子パッドの下方領域には内蔵コンデンサは形成されておらず、前記下方領域の周囲にのみ内蔵コンデンサが形成されているが、このようなことを考慮せず、フリップチップ用端子パッドの下方領域にも内蔵コンデンサを形成するという発想自体が、当業者にとって格別なものであるとは認められず、また、本願発明が、該問題点を解決したものであるとも認められないので、該請求人が主張している点が、当業者にとって、格別な差異がある構成であるとは認められない。
　
　そして、本願発明の構成によってもたらされる効果も、引用例１記載の発明、および引用例２、３の記載から当業者が予測し得る程度のものである。
　
５．むすび 
　したがって、本願発明は、引用例１記載の発明、および引用例２、３に記載された事項に基づいて当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。