【事件の表示】
　平成１０年特許願第２３０４５４号「内容アドレスメモリシステム」拒絶査定不服審判事件〔平成１１年４月３０日出願公開、特開平１１−１２０７７５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１０年８月１７日（パリ条約に基づく優先権主張　１９９７年８月２８日、アメリカ合衆国）の特許出願であって、平成２０年８月２９日付けの拒絶理由通知に対して、平成２１年１月９日に意見書及び手続補正書が提出されたが、同年６月５日付けで拒絶査定がなされ、これに対して、同年１０月１６日に拒絶査定不服審判が請求されるとともに、同日付けで手続補正書が提出され、その後、平成２２年６月１１日付けで審尋がなされ、同年９月１５日に回答書が提出されたものである。
　
第２．補正の却下の決定
【結論】
　平成２１年１０月１６日に提出された手続補正書による補正を却下する。
　
【理由】
１．手続補正の内容
　平成２１年１０月１６日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜２３を、補正後の特許請求の範囲の請求項１〜２１と補正するものであり、補正前後の請求項１は各々以下のとおりである。
　
（補正前）
　「【請求項１】　共通バスと、
　それぞれが、データ記憶手段を含むｗワードｘｂビットのコア・セルのアレイおよび符号化手段を有し、探索操作から生じるヒット信号および一致アドレス信号を該符号化手段に供給することができる複数の内容アドレスメモリ（ＣＡＭ）チップとを備え、前記複数のＣＡＭチップは、カスケード接続され、上記共通バスに接続されており、
　上記ＣＡＭチップのそれぞれは、さらに
　上記ヒット信号をチップからチップへ伝搬する手段と、
　上記アドレス信号を上記バスに供給する手段と、を備え、
　前記複数のＣＡＭチップは２以上のＣＡＭチップが前記共通バスに一致アドレス信号を同時に提供するのを防ぐように構成されていることを特徴とする内容アドレスメモリシステム。」
　
（補正後）
　「【請求項１】　共通バスと、
　それぞれが、データ記憶手段を含むｗワードｘｂビットのコア・セルのアレイおよび符号化手段を有し、探索操作から生じるヒット信号および一致アドレス信号を該符号化手段に供給することができる複数の内容アドレスメモリ（ＣＡＭ）チップとを備え、
　上記複数のＣＡＭチップは、カスケード接続されて上記共通バスに接続されており、
　上記ＣＡＭチップのそれぞれは、さらに
　上記ヒット信号をチップからチップへ伝搬する手段と、
　上記アドレス信号を上記共通バスに供給する手段と
　を備え、
　上記複数のＣＡＭチップは２以上のＣＡＭチップが上記共通バスに一致アドレス信号を同時に提供するのを防ぐように構成され、
　上記ＣＡＭチップは、クロック信号に応じて、チップの操作のために自己タイミングをとった信号を生成する自己タイミング手段を備えることを特徴とする内容アドレスメモリシステム。」　
　
２．補正事項の整理
　本件補正による補正事項を整理すると以下のとおりである。
（１）補正事項１
　補正前の請求項１の「・・・一致アドレス信号を同時に提供するのを防ぐように構成されていることを特徴とする内容アドレスメモリシステム。」を、補正後の請求項１の「・・・一致アドレス信号を同時に提供するのを防ぐように構成され、　上記ＣＡＭチップは、クロック信号に応じて、チップの操作のために自己タイミングをとった信号を生成する自己タイミング手段を備えることを特徴とする内容アドレスメモリシステム。」と補正すること。
　
（２）補正事項２
　補正前の請求項３及び１２を削除すること。及び、それに伴って、補正前の請求項４以降について、請求項の番号及び引用する請求項の番号を補正すること。
　
（３）補正事項３
　補正前の請求項１、６、１６、２０、２２及び２３において、単語や語句の修正を行うこと。
　
３．新規事項の追加の有無及び補正の目的についての検討
（１）補正事項１について
　補正事項１により新たに付加された事項は、本願の願書に最初に添付した明細書における特許請求の範囲の請求項１２に記載されているから、補正事項１が本願の願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものであることは明らかである。
　したがって、補正事項１は、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たすものである。
　また、補正事項１は、補正前の請求項１に係る発明の発明特定事項である「ＣＡＭチップ」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（２）補正事項２について
　補正事項２は、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当し、同法第１７条の２第３項に規定する要件を満たすものである。
　
（３）補正事項３について
　補正事項３は、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当し、同法第１７条の２第３項に規定する要件を満たすものである。
　
（４）新規事項の追加の有無及び補正の目的についてのまとめ
　以上検討したとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。
　
４．独立特許要件について
（１）補正後の発明
　本件補正による補正後の請求項１〜２１に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜２１に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される、上記１．の「（補正後）」の箇所に記載したとおりのものである。
　
（２）引用刊行物に記載された発明
（２−１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平１−１５９７２９号公報（以下「引用例」という。）には、第１図及び第２図とともに、以下の記載がある（なお、ここにおいて下線は当合議体にて付加したものである。）。
　
ａ．「〔産業上の利用分野〕
　本発明はディジタル情報通信分野に利用される。
　
本発明は、ディジタル情報通信に用いられる記号列照合メモリとそのカスケード接続方式に関し、特に、ＣＰＵとのインタフェースの変更なしに、登録パタン記号列容量が拡張可能な記号列照合メモリおよびそのカスケード接続方式に関する
　
ｂ．「
第１図は本発明の記号列照合メモリの一実施例の構成図である。本実施例の記号列照合メモリは、クロック入力端子１２から入力された外部クロックによってデータ入力端子１１から入力される複数ｎのデータをシフト動作する有限長のシフトレジスタ１３と、複数個のアドレスを持ち各アドレスにはシフトレジスタ１３と同規模の記憶手段を有しシフトレジスタ１３の内容と全アドレスにおける前記記憶手段に格納された内容とを並列に比較し各アドレスごとに一致したか否かを示す比較結果信号２６を出力する記憶比較手段としての連想メモリ１４と、比較結果信号２６を入力し一致が存在する場合に一致信号２７と、一致が複数個存在する場合に多重一致信号２８と、比較結果信号２６を符号化し一致した前記記憶手段のアドレスコード２９とを出力するプライオリティエンコーダ１５と、一致信号２７、多重一致信号２８およびアドレスコード２９をそれぞれ出力する一致信号出力端子１６、多重一致信号出力端子１７およびアドレスコード出力端子１８と、カスケード接続用入力端子１９と、カスケード接続用出力端子２５と、カスケード接続用入力端子１９がアクティブ入力時の場合に、一致信号出力端子１６は一致信号２７の出力にかかわらずインアクティブ、カスケード接続用出力端子２５はアクティブ、カスケード接続用入力端子１９がインアクティブ入力時の場合、カスケード接続用出力端子２５は一致信号２７が出力されているときはアクティブ、出力されていなければインアクティブにそれぞれ制御する制御手段２０とを備えている
　
ｃ．「そして、制御手段２０は、一方の入力がカスケード接続用入力端子１９に接続され出力がカスケード接続用出力端子２５に接続された２入力のオアゲート２１と、一方の反転入力がオアゲート２１の一方の入力に接続され他方の入力が一致信号２７に接続され出力がオアゲート２１の他方の入力および一致信号出力端子１６に接続された２入力のアンドゲート２２と、一方の入力がアンドゲート２２の一方の反転入力に接続され他方の入力が一致信号２７に接続された２入力のアンドゲート２３と、一方の入力がアンドゲート２３の出力に接続され他方の入力が多重一致信号２８に接続され出力が多重信号出力端子１７に接続された２入力のオアゲート２４とを含んでいる。なお本実施例はアクティブ「Ｈ」の場合を示している。」（５ページ右上欄１４行〜左下欄８行）
　
ｄ．「
第２図は本発明の記号列照合メモリのカスケード接続方式の一実施例を示すブロック構成図で、第１図に示した本発明のカスケード接続可能な記号列照合メモリを２個カスケード接続したものである。本実施例は、連想メモリ３２を含む第一記号列照合メモリ３１と、連想メモリ３４を含む第二記号列照合メモリ３３と、第一および第二記号列照合メモリ３１および３３の入力にそれぞれ接続されたデータバス３５およびクロック信号線３６と、第一記号列照合メモリ３１のカスケード接続用入力端子１９をインアクティブに固定するための接地線３７と、第一記号列照合メモリ３１のカスケード接続用出力端子２５と第二記号列照合メモリ３３のカスケード接続用入力端子１９とを結ぶ信号線３８と、第一および第二記号列照合メモリ３１および３３の一致アドレスコード出力をマルチ接続したバス３９と、入力が第一および第二記号列照合メモリ３１および３３の一致信号出力端子１６と信号線４１および４２で接続されたプライオリティエンコーダ４０と、一方の入力が第一記号列照合メモリ３１の多重一致信号出力端子１７と信号線４４で接続され他方の入力が第二記号列照合メモリ３３の多重一致信号出力端子１７と信号線４５で接続されたオアゲート４３と、オアゲート４３の出力に接続されカスケード接続された第一および第二記号列照合メモリ３１および３３の少なくとも一方で多重一致していることを示す出力信号線４６と、一致アドレスコード出力バス３９とプライオリティエンコーダ４０の出力とをあわせ、連想メモリ３２および３４の二つを通しての一致アドレスコードを示す出力バス４７とを含んでいる
　
ｅ．「
次に本実施例の動作について説明する。連想メモリ３２内のアドレス「００」および「０１」にそれぞれパタン記号列「ＡＢＣＤＥＦ」、「ＸＹＺ」を、連想メモリ３４内のアドレス「００」および「０１」にそれぞれパタン記号列「ＯＰＱＲＳＴＵ」「ＸＹＺ」をあらかじめ登録しておく。クロック信号線３６より外部クロックと、データバス３５よりそのクロックに同期して照合記号列「ＡＢＣＤＥＦ」を入力すると、連想メモリ３２において一致が発生し、バス３９には一致アドレスコードの「００」、信号線３８および４１はアクティブ出力、出力バス４７には一致アドレスコード「０００」が出力される
　このとき信号線４４、４２および４５はインアクティブ出力、記号列照合メモリ３３のアドレスコード出力端子１８はハイインピーダンスである。同様にして、データバス３５より照合記号列「ＯＰＱＲＳＴＵ」を入力すると、連想メモリ３４で一致が発生し、バス３９には一致アドレスコード「００」が出力され、信号線４２はアクティブ出力となり、出力バス４７は「１００」となる。このとき、信号線３８、４１、４４および４５はインアクティブ出力、第一記号列照合メモリ３１のアドレスコード出力端子１８はハイインピーダンスとなる。」（７ページ右上欄１１行〜左下欄１３行）
　
ｆ．「
次に同様にして、データバス３５より照合記号列「ＸＹＺ」をクロック信号線３６からの外部クロックに同期させて入力すると、連想メモリ３２および３４の両方で一致が生じる。このとき、バス３９は一致アドレスコード「０１」となり、信号線４１および３８はアクティブ出力となる。カスケード接続用の信号線３８がアクティブなため、連想メモリ３４で一致が発生しているにもかかわらず、信号線４２はインアクティブ、記号列照合メモリ３３のアドレスコード出力端子１８はハイインピーダンスになる。
　なお、前述の接続方式の実施例においては、記号列照合メモリ２個をカスケード接続した場合を示したけれども、３個以上になっても第二記号列照合メモリと同様に順次カスケード接続することができる。」（７ページ左下欄１４行〜右下欄１３行）
　
（２−２）摘記事項ｂ．全体の記載、及び摘記事項ｄ．の「第２図は本発明の記号列照合メモリのカスケード接続方式の一実施例を示すブロック構成図で、第１図に示した本発明のカスケード接続可能な記号列照合メモリを２個カスケード接続したものである。」という記載、並びに第１図及び第２図の記載から、引用例の第２図に記載された「記号列照合メモリのカスケード接続方式」（以下、単に「第２図のカスケード接続方式」という。）においては、「第一記号列参照メモリ３１」及び「第二記号列照合メモリ３３」は、それぞれが「連想メモリ１４」、「プライオリティエンコーダ１５」、及び「制御手段２０」を備えていること、並びに「プライオリティエンコーダ１５」は、「各アドレスごとに一致したか否かを示す比較結果信号２６」が入力され、「一致信号２７」及び「一致アドレスコード２９」を出力するものであることが明らかである。
　
（２−３）摘記事項ｄ．の「本実施例は、連想メモリ３２を含む第一記号列照合メモリ３１と、連想メモリ３４を含む第二記号列照合メモリ３３と、・・・オアゲート４３の出力に接続されカスケード接続された第一および第二記号列照合メモリ３１および３３の少なくとも一方で多重一致していることを示す出力信号線４６と、一致アドレスコード出力バス３９とプライオリティエンコーダ４０の出力とをあわせ、連想メモリ３２および３４の二つを通しての一致アドレスコードを示す出力バス４７とを含んでいる。」という記載及び第２図の記載から、第２図のカスケード接続方式においては、「第一記号列照合メモリ３１」及び「第二記号列照合メモリ３３」は、「カスケード接続」されて「一致アドレスコード出力バス３９」に接続されていることが明らかである。
　
（２−４）摘記事項ｂ．の　「本実施例の記号列照合メモリは、・・・カスケード接続用入力端子１９と、カスケード接続用出力端子２５と、カスケード接続用入力端子１９がアクティブ入力時の場合に、一致信号出力端子１６は一致信号２７の出力にかかわらずインアクティブ、カスケード接続用出力端子２５はアクティブ、カスケード接続用入力端子１９がインアクティブ入力時の場合、カスケード接続用出力端子２５は一致信号２７が出力されているときはアクティブ、出力されていなければインアクティブにそれぞれ制御する制御手段２０とを備えている。」という記載、並びに第１図及び第２図の記載から、「第一記号列照合メモリ３１」及び「第二記号列照合メモリ３３」のそれぞれは、「信号線３８」を介して「一致信号２７」を他メモリへ伝える「制御手段２０」を備えていることが明らかである。
　また、摘記事項ｂ．の「本実施例の記号列照合メモリは、・・・一致信号２７、多重一致信号２８およびアドレスコード２９をそれぞれ出力する一致信号出力端子１６、多重一致信号出力端子１７およびアドレスコード出力端子１８と、・・・を備えている。」という記載、摘記事項ｄ．の「第２図は本発明の記号列照合メモリのカスケード接続方式の一実施例を示すブロック構成図で、第１図に示した本発明のカスケード接続可能な記号列照合メモリを２個カスケード接続したものである。本実施例は、・・・第一および第二記号列照合メモリ３１および３３の一致アドレスコード出力をマルチ接続したバス３９と、・・・を含んでいる。」という記載、並びに第１図及び第２図の記載から、「第一記号列照合メモリ３１」及び「第二記号列照合メモリ３３」のそれぞれは、「アドレスコード出力端子１８」から「一致アドレスコード２９」を「一致アドレスコード出力バス３９」に出力するものであることも明らかである。
　
（２−５）摘記事項ｆ．の「次に同様にして、データバス３５より照合記号列「ＸＹＺ」をクロック信号線３６からの外部クロックに同期させて入力すると、連想メモリ３２および３４の両方で一致が生じる。このとき、バス３９は一致アドレスコード「０１」となり、信号線４１および３８はアクティブ出力となる。カスケード接続用の信号線３８がアクティブなため、連想メモリ３４で一致が発生しているにもかかわらず、信号線４２はインアクティブ、記号列照合メモリ３３のアドレスコード出力端子１８はハイインピーダンスになる。」という記載から、第２図のカスケード接続方式においては、「第一記号列照合メモリ３１」と「第二記号列照合メモリ３３」との両方で「一致」が生じると、「第二記号列照合メモリ３３」の「アドレスコード出力端子１８」がハイインピーダンスになるように構成されていることが明らかである。
　
（２−６）以上を総合すると、引用例には以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　「一致アドレスコード出力バス３９と、
　それぞれが、連想メモリ１４、プライオリティエンコーダ１５、及び制御手段２０を備えており、前記プライオリティエンコーダ１５は、各アドレスごとに一致したか否かを示す比較結果信号２６が入力され、一致信号２７及び一致アドレスコード２９を出力するものである、第一記号列参照メモリ３１及び第二記号列照合メモリ３３とを備え、
　前記第一記号列照合メモリ３１及び前記第二記号列照合メモリ３３は、カスケード接続されて前記一致アドレスコード出力バス３９に接続されており、
　前記第一記号列照合メモリ３１及び前記第二記号列照合メモリ３３のそれぞれは、さらに、
　前記一致信号２７を他メモリへ伝える前記制御手段２０を備え、
　アドレスコード出力端子１８から前記一致アドレスコード２９を前記一致アドレスコード出力バス３９に出力するものであり、
　前記第一記号列照合メモリ３１と前記第二記号列照合メモリ３３との両方で一致が生じると、前記第二記号列照合メモリ３３の前記アドレスコード出力端子１８がハイインピーダンスになるように構成されていることを特徴とする記号列照合メモリのカスケード接続方式。」
　
（３）補正発明と引用発明との対比
（３−１）補正発明と引用発明とを対比する。
　引用発明の「一致アドレスコード出力バス３９」は補正発明の「共通バス」に相当する。
　
（３−２）引用発明の「連想メモリ１４」が、データ記憶手段を含み、かつ、コア・セルがアレイ状に並んだ構造を有していることは、当業者における技術常識である。
　また、上記（２−１）摘記事項ｂ．の「本実施例の記号列照合メモリは、クロック入力端子１２から入力された外部クロックによってデータ入力端子１１から入力される複数ｎのデータをシフト動作する有限長のシフトレジスタ１３と、複数個のアドレスを持ち各アドレスにはシフトレジスタ１３と同規模の記憶手段を有しシフトレジスタ１３の内容と全アドレスにおける前記記憶手段に格納された内容とを並列に比較し各アドレスごとに一致したか否かを示す比較結果信号２６を出力する記憶比較手段としての連想メモリ１４と・・・」という記載から、引用発明の「連想メモリ１４」が所定数のワード及び所定数のビットから構成されていることは明らかである。
　したがって、この「所定数のワード」を「ｗワード」と呼び、「所定数のビット」を「ｘｂビット」と呼ぶこととすれば、引用発明の「連想メモリ１４」は補正発明の「データ記憶手段を含むｗワードｘｂビットのコア・セルのアレイ」に相当するものと認められる。
　
（３−３）引用例の「プライオリティエンコーダ１５」、「一致信号２７」、「一致アドレスコード２９」は、各々補正発明の「符号化手段」、「ヒット信号」、「一致アドレス信号」に相当する。
　また、引用発明の「一致信号２７」及び「一致アドレスコード２９」は、「連想メモリ１４」からの「各アドレスごとに一致したか否かを示す比較結果信号２６」に由来する信号であるところ、一般に、連想メモリにおいて、入力されたデータと合致するデータが記憶されているアドレスの探索が行われことは当業者における技術常識であるから、引用発明の「一致信号２７」及び「一致アドレスコード２９」が、補正発明と同様に「探索操作から生じる」ものであることは明らかである。
　また、引用発明の「第一記号列参照メモリ３１及び第二記号列照合メモリ３３」は、それぞれ「連想メモリ１４」からの「各アドレスごとに一致したか否かを示す比較結果信号２６」が「プライオリティエンコーダ１５」に入力され、「プライオリティエンコーダ１５」から「一致信号２７」及び「一致アドレスコード２９」を出力する構成となっており、「プライオリティエンコーダ１５」に入力される「各アドレスごとに一致したか否かを示す比較結果信号２６」が「一致信号２７」及び「一致アドレスコード２９」についての情報を包含していることが明らかであるから、引用発明の「第一記号列参照メモリ３１及び第二記号列照合メモリ３３」は、それぞれ補正発明の「内容アドレスメモリ（ＣＡＭ）チップ」と同様に、「ヒット信号および一致アドレス信号を該符号化手段に供給することができる」ものと認められる。
　したがって、引用発明の「それぞれが、連想メモリ１４、プライオリティエンコーダ１５、及び制御手段２０を備えており、前記プライオリティエンコーダ１５は、各アドレスごとに一致したか否かを示す比較結果信号２６が入力され、一致信号２７及び一致アドレスコード２９を出力するものである、第一記号列参照メモリ３１及び第二記号列照合メモリ３３」は、補正発明の「それぞれが、データ記憶手段を含むｗワードｘｂビットのコア・セルのアレイおよび符号化手段を有し、探索操作から生じるヒット信号および一致アドレス信号を該符号化手段に供給することができる複数の内容アドレスメモリ（ＣＡＭ）チップ」に相当する。
　
（３−４）引用発明の「前記第一記号列照合メモリ３１及び前記第二記号列照合メモリ３３は、カスケード接続されて前記一致アドレスコード出力バス３９に接続されており」という構成は、補正発明の「上記複数のＣＡＭチップは、カスケード接続されて上記共通バスに接続されており」という構成に相当する。
　
（３−５）引用発明の「前記一致信号２７を他メモリへ伝える前記制御手段２０」は、補正発明の「上記ヒット信号をチップからチップへ伝搬する手段」に相当する。
　また、引用発明においては、「前記第一記号列照合メモリ３１及び前記第二記号列照合メモリ３３のそれぞれ」が、「アドレスコード出力端子１８から前記一致アドレスコード２９を前記一致アドレスコード出力バス３９に出力する」ものとなっているが、そのような機能を実現するためには、「前記第一記号列照合メモリ３１及び前記第二記号列照合メモリ３３のそれぞれ」が、「アドレスコード出力端子１８から前記一致アドレスコード２９を前記一致アドレスコード出力バス３９に出力する」手段を備えていること、すなわち、引用発明の「前記第一記号列照合メモリ３１及び前記第二記号列照合メモリ３３のそれぞれ」が、補正発明の「上記ＣＡＭチップのそれぞれ」のように、「上記アドレス信号を上記共通バスに供給する手段」を備えていることは当業者にとって自明なことである。
　したがって、引用発明の「前記第一記号列照合メモリ３１及び前記第二記号列照合メモリ３３のそれぞれは、さらに、　前記一致信号２７を他メモリへ伝える前記制御手段２０を備え、　アドレスコード出力端子１８から前記一致アドレスコード２９を前記一致アドレスコード出力バス３９に出力するものであり」という構成は、補正発明の「上記複数のＣＡＭチップは、カスケード接続されて上記共通バスに接続されており、　上記ＣＡＭチップのそれぞれは、さらに　上記ヒット信号をチップからチップへ伝搬する手段と、　上記アドレス信号を上記共通バスに供給する手段と　を備え」という構成に相当する。
　
（３−６）引用発明は、「前記第一記号列照合メモリ３１と前記第二記号列照合メモリ３３との両方で一致が生じると、前記第二記号列照合メモリ３３の前記アドレスコード出力端子１８がハイインピーダンスになるように構成されている」から、引用発明においては、仮に「前記第一記号列照合メモリ３１」及び「前記第二記号列照合メモリ３３」の両方で一致が生じた場合であっても、「前記第一記号列照合メモリ３１」及び「前記第二記号列照合メモリ３３」の両方から「一致アドレスコード出力バス３９」に「一致アドレスコード２９」を同時に提供されることはなく、「前記第一記号列照合メモリ３１」のみから「一致アドレスコード出力バス３９」に「一致アドレスコード２９」を提供されることは明らかである。
　したがって、引用発明は補正発明と同様に、「上記複数のＣＡＭチップは２以上のＣＡＭチップが上記共通バスに一致アドレス信号を同時に提供するのを防ぐように構成され」ているものと認められる。
　
（３−７）引用発明の「記号列照合メモリのカスケード接続方式」は補正発明の「内容アドレスメモリシステム」に相当する。
　
（３−８）したがって、補正発明と引用発明とは、
　「共通バスと、
　それぞれが、データ記憶手段を含むｗワードｘｂビットのコア・セルのアレイおよび符号化手段を有し、探索操作から生じるヒット信号および一致アドレス信号を該符号化手段に供給することができる複数の内容アドレスメモリ（ＣＡＭ）チップとを備え、
　上記複数のＣＡＭチップは、カスケード接続されて上記共通バスに接続されており、
　上記ＣＡＭチップのそれぞれは、さらに
　上記ヒット信号をチップからチップへ伝搬する手段と、
　上記アドレス信号を上記共通バスに供給する手段と
　を備え、
　上記複数のＣＡＭチップは２以上のＣＡＭチップが上記共通バスに一致アドレス信号を同時に提供するのを防ぐように構成されていることを特徴とする内容アドレスメモリシステム。」
　
　である点で一致し、以下の点で相違する。
　
（相違点）
　補正発明は、「上記ＣＡＭチップは、クロック信号に応じて、チップの操作のために自己タイミングをとった信号を生成する自己タイミング手段を備え」ているのに対して、引用発明は、この点が明記されていない点。
　
（４）相違点についての当審の判断
（４−１）一般に、デジタル信号を扱う半導体集積回路装置において、外部から入力されるクロック信号に応じて自己タイミングをとった内部クロック信号を生成する内部クロック発生回路を設け、当該内部クロック発生回路が生成した内部クロック信号を当該半導体集積回路装置の操作のために利用することは、当業者において慣用的に用いられている周知技術である。
　半導体記憶装置においても当然例外ではなく、外部から入力されるクロック信号に応じて自己タイミングをとった内部クロック信号を生成する内部クロック発生回路を設け、当該内部クロック発生回路が生成した内部クロック信号を当該半導体記憶装置の操作のために利用することは、例えば、本願の優先権主張の日前に日本国内において頒布され刊行物である以下の周知例１及び２にも記載されているように、当業者において普通に行われてきている。
　
ａ．周知例１：特開平８−３６８８３号公報
　上記周知例１には、図１及び図２とともに、以下の記載がある。
　「【０００１】
【産業上の利用分野】
本発明は、半導体記憶装置に関し、特に、複数のバンクを備える同期型半導体記憶装置に関するものである
　「【００３３】
内部クロック発生回路２には、外部から外部クロック信号ＣＬＫが入力され、入力した外部クロック信号ＣＬＫに応答して内部クロック信号ＣＬＫＩを／ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＣＳバッファ１およびアドレスバッファ３へ出力する。／ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＣＳバッファ１は、入力した内部クロック信号ＣＬＫＩに同期して動作し
　「【００３４】次に、
図１に示す内部クロック発生回路２についてさらに詳細に説明する。図２は、内部クロック発生回路の構成を示す図である。
図２を参照して、内部クロック発生回路２は、遅延回路Ｄ１、インバータＧ１、Ｇ２、ＮＡＮＤゲートＧ３を含む。遅延回路Ｄ１には、外部クロック信号ＣＬＫが入力される。遅延回路Ｄ１の出力はインバータＧ１を介してＮＡＮＤゲートＧ３へ入力される。また、ＮＡＮＤゲートＧ３には、外部クロック信号ＣＬＫが入力される。ＮＡＮＤゲートＧ３の出力は、インバータＧ２を介して内部クロック信号ＣＬＫＩとして出力される
　
　したがって、上記周知例１には、半導体記憶装置において、外部クロック信号ＣＬＫに応じて、遅延回路Ｄ１、インバータＧ１、Ｇ２、ＮＡＮＤゲートＧ３により自己タイミングをとった内部クロック信号ＣＬＫＩを生成する内部クロック発生回路２を設け、当該内部クロック発生回路２が生成した内部クロック信号ＣＬＫＩに基づいて半導体記憶装置における／ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＣＳバッファ１を操作することが記載されているものと認められる。
　
ｂ．周知例２：特開平８−１０６７７８号公報
　上記周知例２には、図１及び図３とともに、以下の記載がある。
　「【０００１】
【産業上の利用分野】この発明は同期型半導体記憶装置に関し、特に、外部クロック信号に同期して外部制御信号およびアドレス信号を含む外部信号を取込むような同期型半導体記憶装置に関する
　「【００４７】
【実施例】図１はこの発明の一実施例の概略ブロック図である。
図１において、外部クロック信号は内部クロック発生回路８０に与えられ、内部クロック発生回路８０は外部クロック信号ＣＬＫに応答して、内部クロック信号を発生する。発生された内部クロック信号はアドレスバッファ８１と／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＣＳバッファ８２とクロックカウンタ８６とに与えられる。
　「【００４９】
図３は図１に示した内部クロック発生回路の具体例を示す図である。図３において、内部クロック発生回路８０は、外部クロック信号が与えられるＮＡＮＤゲート８０１と遅延回路８０２とを含み、遅延回路８０２によって遅延された外部クロック信号がインバータ８０３で反転されてＮＡＮＤゲート８０１に与えられ、ＮＡＮＤゲート８０１の出力がインバータ８０４で反転されて内部クロック信号として出力される。
　
　したがって、上記周知例２には、半導体記憶装置において、外部クロック信号ＣＬＫに応じて、ＮＡＮＤゲート８０１と遅延回路８０２により自己タイミングをとった内部クロック信号を生成する内部クロック発生回路８０を設け、当該内部クロック発生回路８０が生成した内部クロック信号に基づいてアドレスバッファ８１と／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＣＳバッファ８２とクロックカウンタ８６とを操作することが記載されているものと認められる。
　
（４−２）したがって、上に述べた周知技術を勘案すれば、引用発明において、半導体記憶装置である「前記第一記号列照合メモリ３１」及び「前記第二記号列照合メモリ３３」において、外部から入力されるクロック信号に応じて自己タイミングをとった内部クロック信号を生成する内部クロック発生回路を設け、当該内部クロック発生回路が生成した内部クロック信号を半導体記憶装置の操作のために利用する構成とすること、すなわち、補正発明のように「上記ＣＡＭチップは、クロック信号に応じて、チップの操作のために自己タイミングをとった信号を生成する自己タイミング手段を備える」構成とすることは当業者が容易になし得たことである。
　
　以上検討したとおりであるから、補正発明は、当業者における周知技術を勘案することにより、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、補正発明は、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
（５）独立特許要件についてのまとめ
　本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しないものである。
　
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明
　平成２１年１０月１６日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項１〜２３に係る発明は、平成２１年１月９日に提出された手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜２３に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．の「（補正前）」の箇所に記載した以下のとおりのものである。
　「【請求項１】　共通バスと、
　それぞれが、データ記憶手段を含むｗワードｘｂビットのコア・セルのアレイおよび符号化手段を有し、探索操作から生じるヒット信号および一致アドレス信号を該符号化手段に供給することができる複数の内容アドレスメモリ（ＣＡＭ）チップとを備え、前記複数のＣＡＭチップは、カスケード接続され、上記共通バスに接続されており、
　上記ＣＡＭチップのそれぞれは、さらに
　上記ヒット信号をチップからチップへ伝搬する手段と、
　上記アドレス信号を上記バスに供給する手段と、を備え、
　前記複数のＣＡＭチップは２以上のＣＡＭチップが前記共通バスに一致アドレス信号を同時に提供するのを防ぐように構成されていることを特徴とする内容アドレスメモリシステム。」
　
第４．引用刊行物に記載された発明 
　本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平１−１５９７２９号公報（引用例）には、上記第２．４．（２−１）に記載したとおりの事項、及び同（２−６）に記載したとおりの発明（引用発明）が記載されているものと認められる。
　
第５．対比・判断 
１．引用発明と本願発明とを対比する。
　引用発明の「一致アドレスコード出力バス３９」は本願発明の「共通バス」に相当する。
　
２．引用発明の「連想メモリ１４」が、本願発明のように「データ記憶手段」を含み、かつ、「コア・セル」がアレイ状に並んだ構造を有していることは、当業者における技術常識である。
　また、上記第２．４．（２−１）摘記事項ｂ．の「本実施例の記号列照合メモリは、クロック入力端子１２から入力された外部クロックによってデータ入力端子１１から入力される複数ｎのデータをシフト動作する有限長のシフトレジスタ１３と、複数個のアドレスを持ち各アドレスにはシフトレジスタ１３と同規模の記憶手段を有しシフトレジスタ１３の内容と全アドレスにおける前記記憶手段に格納された内容とを並列に比較し各アドレスごとに一致したか否かを示す比較結果信号２６を出力する記憶比較手段としての連想メモリ１４と・・・」という記載から、引用発明の「連想メモリ１４」が所定数のワード及び所定数のビットから構成されていることは明らかである。
　したがって、この「所定数のワード」を「ｗワード」と呼び、「所定数のビット」を「ｘｂビット」と呼ぶこととすれば、引用発明の「連想メモリ１４」は本願発明の「データ記憶手段を含むｗワードｘｂビットのコア・セルのアレイ」に相当するものと認められる。
　
３．引用例の「プライオリティエンコーダ１５」、「一致信号２７」、「一致アドレスコード２９」は、各々本願発明の「符号化手段」、「ヒット信号」、「一致アドレス信号」に相当する。
　また、引用発明の「一致信号２７」及び「一致アドレスコード２９」は、「連想メモリ１４」からの「各アドレスごとに一致したか否かを示す比較結果信号２６」に由来する信号であるところ、一般に、連想メモリにおいて、入力されたデータと合致するデータが記憶されているアドレスの探索が行われことは当業者における技術常識であるから、引用発明の「一致信号２７」及び「一致アドレスコード２９」が、本願発明と同様に「探索操作から生じる」ものであることは明らかである。
　また、引用発明の「第一記号列参照メモリ３１及び第二記号列照合メモリ３３」は、それぞれ「連想メモリ１４」からの「各アドレスごとに一致したか否かを示す比較結果信号２６」が「プライオリティエンコーダ１５」に入力され、「プライオリティエンコーダ１５」から「一致信号２７」及び「一致アドレスコード２９」を出力する構成となっており、「プライオリティエンコーダ１５」に入力される「各アドレスごとに一致したか否かを示す比較結果信号２６」が「一致信号２７」及び「一致アドレスコード２９」についての情報を包含していることが明らかであるから、引用発明の「第一記号列参照メモリ３１及び第二記号列照合メモリ３３」は、それぞれ本願発明の「内容アドレスメモリ（ＣＡＭ）チップ」と同様に、「ヒット信号および一致アドレス信号を該符号化手段に供給することができる」ものと認められる。
　したがって、引用発明の「それぞれが、連想メモリ１４、プライオリティエンコーダ１５、及び制御手段２０を備えており、前記プライオリティエンコーダ１５は、各アドレスごとに一致したか否かを示す比較結果信号２６が入力され、一致信号２７及び一致アドレスコード２９を出力するものである、第一記号列参照メモリ３１及び第二記号列照合メモリ３３」は、本願発明の「それぞれが、データ記憶手段を含むｗワードｘｂビットのコア・セルのアレイおよび符号化手段を有し、探索操作から生じるヒット信号および一致アドレス信号を該符号化手段に供給することができる複数の内容アドレスメモリ（ＣＡＭ）チップ」に相当する。
　
４．引用発明の「前記第一記号列照合メモリ３１及び前記第二記号列照合メモリ３３は、カスケード接続されて前記一致アドレスコード出力バス３９に接続されており」という構成は、本願発明の「前記複数のＣＡＭチップは、カスケード接続され、上記共通バスに接続されており」という構成に相当する。
　
５．引用発明の「前記一致信号２７を他メモリへ伝える前記制御手段２０」は、本願発明の「上記ヒット信号をチップからチップへ伝搬する手段」に相当する。
　また、引用発明においては、「前記第一記号列照合メモリ３１及び前記第二記号列照合メモリ３３のそれぞれ」が、「アドレスコード出力端子１８から前記一致アドレスコード２９を前記一致アドレスコード出力バス３９に出力する」ものとなっているが、そのような機能を実現するためには、「前記第一記号列照合メモリ３１及び前記第二記号列照合メモリ３３のそれぞれ」が、「アドレスコード出力端子１８から前記一致アドレスコード２９を前記一致アドレスコード出力バス３９に出力する」手段を備えていること、すなわち、引用発明の「前記第一記号列照合メモリ３１及び前記第二記号列照合メモリ３３のそれぞれ」が、本願発明の「上記ＣＡＭチップのそれぞれ」のように、「上記アドレス信号を上記バスに供給する手段」を備えていることは当業者にとって自明なことである。
　したがって、引用発明の「前記第一記号列照合メモリ３１及び前記第二記号列照合メモリ３３のそれぞれは、さらに、　前記一致信号２７を他メモリへ伝える前記制御手段２０を備え、　アドレスコード出力端子１８から前記一致アドレスコード２９を前記一致アドレスコード出力バス３９に出力するものであり」という構成は、本願発明の「前記複数のＣＡＭチップは、カスケード接続され、上記共通バスに接続されており、　上記ＣＡＭチップのそれぞれは、さらに　上記ヒット信号をチップからチップへ伝搬する手段と、　上記アドレス信号を上記バスに供給する手段と、を備え」という構成に相当する。
　
６．引用発明は、「前記第一記号列照合メモリ３１と前記第二記号列照合メモリ３３との両方で一致が生じると、前記第二記号列照合メモリ３３の前記アドレスコード出力端子１８がハイインピーダンスになるように構成されている」から、引用発明においては、仮に「前記第一記号列照合メモリ３１」及び「前記第二記号列照合メモリ３３」の両方で一致が生じた場合であっても、「前記第一記号列照合メモリ３１」及び「前記第二記号列照合メモリ３３」の両方から「一致アドレスコード出力バス３９」に「一致アドレスコード２９」を同時に提供されることはなく、「前記第一記号列照合メモリ３１」のみから「一致アドレスコード出力バス３９」に「一致アドレスコード２９」を提供されることは明らかである。
　したがって、引用発明は本願発明と同様に、「前記複数のＣＡＭチップは２以上のＣＡＭチップが前記共通バスに一致アドレス信号を同時に提供するのを防ぐように構成されている」ものと認められる。
　
７．引用発明の「記号列照合メモリのカスケード接続方式」は本願発明の「内容アドレスメモリシステム」に相当する。
　
８．したがって、本願発明と引用発明とは、
　「共通バスと、
　それぞれが、データ記憶手段を含むｗワードｘｂビットのコア・セルのアレイおよび符号化手段を有し、探索操作から生じるヒット信号および一致アドレス信号を該符号化手段に供給することができる複数の内容アドレスメモリ（ＣＡＭ）チップとを備え、前記複数のＣＡＭチップは、カスケード接続され、上記共通バスに接続されており、
　上記ＣＡＭチップのそれぞれは、さらに
　上記ヒット信号をチップからチップへ伝搬する手段と、
　上記アドレス信号を上記バスに供給する手段と、を備え、
　前記複数のＣＡＭチップは２以上のＣＡＭチップが前記共通バスに一致アドレス信号を同時に提供するのを防ぐように構成されていることを特徴とする内容アドレスメモリシステム。」
　
　である点、すなわちすべての点で一致し、相違点は存在しない。
　
　したがって、本願発明は、引用例１に記載された発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができない。
　
第６．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。