【事件の表示】
　特願２００３−１１２９９１「横型ＭＯＳ半導体装置」拒絶査定不服審判事件〔平成１５年１１月２１日出願公開、特開２００３−３３２５７４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成９年１月１４日（優先権の主張平成８年１月２２日）に出願した特願平９−４９１８号の一部を平成１３年４月６日に新たな特許出願とした特願２００１−１０９０７１号の一部を，さらに，平成１３年７月１６日に新たな特許出願とした特願２００１−２１５６７７号の一部を，さらにまた，平成１５年４月１７日に新たな特許出願としたものであって，平成１８年９月２９日付けの拒絶理由通知に対して，同年１１月２８日に手続補正書及び意見書が提出されたが，同年１２月２０日付けで拒絶査定がされ，これに対し，平成１９年１月２５日に審判請求がされるとともに，同日付けで手続補正書が提出されたものである。
　
　
第２　平成１９年１月２５日に提出された手続補正書による補正（以下「本件補正」という。）についての補正却下の決定
　
［補正却下の決定の結論］
　本件補正を却下する。
　
［理由］
１　本件補正の内容
　本件補正は，発明の名称と特許請求の範囲と発明の詳細な説明を補正するものであり，そのうち，特許請求の範囲についての補正事項は，以下のとおりである。
　
〈補正事項〉
　　・補正前の請求項１の「オン状態で半導体基板の平面方向にドリフト電流を流すと共にオフ状態で空乏化するドリフト領域を半導体基板に有する半導体装置において，前記ドリフト領域は，並列接続した複数の第１導電型分割ドリフト経路域を持つ並行ドリフト経路群と，前記第１導電型分割ドリフト経路域の相隣る同士の間に介在する第２導電型仕切領域とを有する構造であって，前記並行ドリフト経路群は前記ドリフト電流を流す平面方向とは直交する半導体基板の平面方向に交互に繰り返す構造で，かつそれぞれの幅が１μm以下で半導体基板の厚さ方向の深さが同じであり，半導体基板表面の第２導電型チャネル領域に形成された第１導電型ソース領域と前記第２導電型チャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを有し，前記第２導電型チャネル領域と半導体基板表面の第１導電型ドレイン領域との間がドリフト電流を流す平面方向であることを特徴とする半導体装置。」を，補正後の請求項１の「半導体基板表面に第１導電型ドレイン領域と，該第１導電型ドレイン領域から離間する第２導電型チャネル領域と，該第２導電型チャネル領域内に形成された第１導電型ソース領域と，前記第２導電型チャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを有し，オン状態で半導体基板の平面方向にドリフト電流を流すと共にオフ状態で空乏化するドリフト領域を第１導電型ドレイン領域と第２導電型チャネル領域間に有する横型ＭＯＳ半導体装置において，前記ドリフト領域は，並列接続した複数の第１導電型分割ドリフト経路域を持つ並行ドリフト経路群と，前記第１導電型分割ドリフト経路域の相隣る同士の間に介在する第２導電型仕切領域とを有する構造であって，前記並行ドリフト経路群は前記ドリフト電流を流す平面方向とは直交する半導体基板の平面方向に交互に繰り返す構造で，かつそれぞれの幅が１μm以下で半導体基板の厚さ方向の深さが同じであり，さらに前記第１導電型ドレイン領域と第２導電型チャネル領域のそれぞれに接していることを特徴とする横型ＭＯＳ半導体装置。」と補正する。
　
２　補正目的の適否
　上記補正事項は，補正前の請求項１の「半導体装置」について，文言の配置を変えるとともに補正後の請求項１の「横型ＭＯＳ半導体装置」であると限定的に減縮し，さらに，補正前の請求項１の「並行ドリフト経路群」について，補正後の請求項１の「さらに前記第１導電型ドレイン領域と第２導電型チャネル領域のそれぞれに接している」と限定的に減縮したものである。よって，上記補正事項は，平成１８年法律５５号改正附則３条１項によりなお従前の例によるとされる同法による改正前の特許法１７条の２第４項２号に掲げる特許請求の範囲の減縮に該当する。
　
　したがって，特許請求の範囲についての本件補正は，平成１８年法律５５号改正附則３条１項によりなお従前の例によるとされる同法による改正前の特許法１７条の２第４項に規定する要件を満たす。
　
　本件補正は，特許請求の範囲の減縮を目的とするから，以下，本件補正後の特許請求の範囲に記載された発明が，特許出願の際独立して特許を受けることができるものか（特許法１７条の２第５項で準用する同法１２６条５項に規定する独立特許要件を満たすか）どうかを，請求項１に係る発明（以下，「本願補正発明」という。）について検討する。
　
３　独立特許要件を満たすかどうかの検討
（１）本願補正発明
　本件補正後の請求項１に係る発明（本願補正発明）は，再掲すると次のとおりである。
　
【請求項１】
「半導体基板表面に第１導電型ドレイン領域と，該第１導電型ドレイン領域から離間する第２導電型チャネル領域と，該第２導電型チャネル領域内に形成された第１導電型ソース領域と，前記第２導電型チャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを有し，オン状態で半導体基板の平面方向にドリフト電流を流すと共にオフ状態で空乏化するドリフト領域を第１導電型ドレイン領域と第２導電型チャネル領域間に有する横型ＭＯＳ半導体装置において，前記ドリフト領域は，並列接続した複数の第１導電型分割ドリフト経路域を持つ並行ドリフト経路群と，前記第１導電型分割ドリフト経路域の相隣る同士の間に介在する第２導電型仕切領域とを有する構造であって，前記並行ドリフト経路群は前記ドリフト電流を流す平面方向とは直交する半導体基板の平面方向に交互に繰り返す構造で，かつそれぞれの幅が１μm以下で半導体基板の厚さ方向の深さが同じであり，さらに前記第１導電型ドレイン領域と第２導電型チャネル領域のそれぞれに接していることを特徴とする横型ＭＯＳ半導体装置。」
　
（２）引用例の表示
　　引用例１：特開平７−７１５４号公報
　　引用例２：特開平４−１０７８７７号公報
　
（３）引用例１の記載と引用発明
（３−１）引用例１の記載
　原査定の拒絶の理由に引用された，本願の優先権主張の日前に日本国内において頒布された刊行物である特開平７−７１５４号公報（以下「引用例１」という。）には，図１，図２，図５，図６とともに，次の記載がある。
　
　　ア　発明の背景等
・「【０００１】
【産業上の利用分野】本発明は，半導体基体に予め定められたドーピング濃度を有する第１の導電形の内部領域と，この内部領域及び半導体基体の表面に接する少なくとも１つの第２の導電形のベース領域と，ベース領域内にそれぞれ埋設する少なくとも１つのソース領域と，半導体基体の表面に接する少なくとも１つのドレイン領域とを有するパワーＭＯＳＦＥＴに関する。
【０００２】
【従来の技術】この種のパワーＭＯＳＦＥＴはずっと前から知られている。このＭＯＳＦＥＴのユニポーラの伝導機構により，順方向電圧は内部領域のドーピングにほぼ依存する。５００Ｖ以上の逆電圧を有するパワーＭＯＳＦＥＴの場合，順方向抵抗は比較の対象となりうるバイポーラトランジスタの場合よりも高くなる。ドーピングを高めると阻止性能が低下するので，ドーピングを高めることは問題にならない。
【０００３】
【発明が解決しようとする課題】本発明の課題は，高い逆電圧に適し，しかも順方向では低いバルク抵抗を有するように，上述した種類のパワーＭＯＳＦＥＴを形成することにある。」
　
　　イ　実施例１
・「【０００７】図１に示された縦形ＭＯＳＦＥＴは低ｎドーピングされた内部領域１を有している。半導体基体の上側表面２内には反対の導電形（ｐ）のベース領域３が設けられている。ベース領域３内には第１の導電形（ｎ+ ）のソース領域４が埋込まれている。表面２上に絶縁されてゲート電極８が配置されている。他方の表面６には内部領域１と同じ導電形の高ドーピングされたドレイン領域７が設けられている。
【０００８】内部領域１内には逆電圧の際に広がる空間電荷領域の範囲内に補助半導体領域１１，１２が配置されている。内部領域とは反対の導電形の少なくとも２つの領域１１が設けられている。領域１１間には内部領域１と同じ導電形（ｎ）を有し内部領域よりも高くドーピングされた補助領域１２が配置されている。領域１１，１２は板状，例えば円板状に形成することができる（図２参照）。」
・「【０００９】図１に示されたパワーＭＯＳＦＥＴに電圧が順方向に印加されると，このパワーＭＯＳＦＥＴはゲート８を介して導通制御することができる。この場合，ソース領域４から出される電子は補助領域１２において高ドーピングと出会う。それによりパワーＭＯＳＦＥＴのバルク抵抗が減少する。
【００１０】パワーＭＯＳＦＥＴに逆電圧が印加されると，内部領域１とベース領域３との間のｐｎ接合を起点として空間電荷領域が形成され，その広がりは逆電圧の大きさに応じて大きくなる。空間電荷領域がｐドーピング領域１１に突き当たると，これらのｐドーピング領域１１は内部領域１の電荷キャリヤを空にされた領域を介してベース領域３に高抵抗で接続される。逆電圧がさらに大きくなると，空間電荷領域はさらに広がり，その結果電荷キャリヤの一部分も領域１１，１２から空にされる。このことは破線１３によって示されている。逆電圧がさらに大きくなると，電荷キャリヤは内部領域１の大部分及び領域１１，１２から完全に空にされる。空間電荷領域は内部領域１内において破線１４によって制限された経路を辿る。最大逆電圧が印加されると，補助領域は空間電荷領域内に完全に位置する。補助領域はブレークダウンが起こる前に電荷キャリヤが空にされなければならない。」
・「【００１２】バルク抵抗は第１の表面２と領域１１，１２との間隔ａによって調整することができる。バルク抵抗はさらに領域１２のドーピングによって調節することができる。しかしながら，領域１１，１２のドーピング及び厚みは，最大逆電圧が印加された際に電荷キャリヤがそれらの領域から完全に空にされるように調整される。
【００１３】補助領域１１を空間電荷領域を介してベース領域３に接続する代わりに，補助領域はベース領域へ直接に低抵抗で接続することもできる。このことは図１においては接続線１５によって概念的に示されている。この直接接続によって，空間電荷領域が領域１１，１２に到達する前に，電荷キャリヤを空にすることが既に始まる。」
　
　　ウ　実施例２
・「【００１５】図５には横形ＭＯＳＦＥＴの断面が示されている。図１と同時に，内部領域は１，ベース領域は３，ソース領域は４，そしてゲート電極は８で示されている。上記領域は同様に半導体基体の第１の表面２内に埋設されている。同じ表面２内に弱ｎドーピングされたウエル２２が埋込まれ，一方内部領域１は弱ｐドーピングされている。ウエル２２は強ｎドーピングされたドレイン領域２４とドリフト区間２３とを含んでいる。このドリフト区間はゲート電極８の下から始まり，ドレイン領域２４まで延びている。このドリフト領域を使用することは知られている（ドイツ連邦共和国特許第２８５２６２１号明細書参照）。ドリフト領域は横方向に向いたブレークダウン電界強度を高めるために使われている。ウエル２２内にはこのウエル２２とは反対の導電形の少なくとも２つの補助領域２６が配置され，これらの補助領域２６の間にはウエル２２と同じ導電形であるがウエル２２よりも高ドーピングを有する補助領域２７が配置されている。補助領域の平面図が図６に示されている。補助領域はこの例では板状例えば円板状に形成され，ベース領域３とドレイン領域２４との間の最短接続路に対して平行に配置されている。しかしながら，領域２６，２７は表面２に対して平行に配置されている，即ち，水平に積層されていてもよい。」
　
（３−２）引用発明
　上記ア〜ウによれば，引用例１には，図５に示された「横型ＭＯＳＦＥＴ」に基づいて，次の発明（以下「引用発明」という。）が記載されている。
　
「半導体基体の第１の表面２に第１の導電形の強ｎドーピングされたドレイン領域２４と，前記ドレイン領域２４から離間する反対の導電形のｐドーピングされたベース領域３と，前記ベース領域３内に埋込まれた第１の導電形の強ｎドーピングされたソース領域４と，前記表面２に絶縁されて設けられたゲート電極８とを有し，第１の導電形の弱ｎドーピングされたウエル２２が前記ドレイン領域２４とドリフト区間２３とを含んでいて，前記ドリフト区間２３は前記ゲート電極８の下から始まり前記ドレイン領域２４まで延びている横形ＭＯＳＦＥＴにおいて，前記ウエル２２内の前記ドリフト区間２３には，前記ウエル２２とは反対の導電形の少なくとも２つの補助領域２６が配置され，前記補助領域２６の間には前記ウエル２２と同じ第１の導電形であるが前記ウエル２２よりも高ドーピングを有する補助領域２７が配置され，前記補助領域２７は前記ベース領域３と前記ドレイン領域２４との間の最短接続路に対して平行に配置されており，前記ベース領域３と前記ウエル２２の間に存在して前記ゲート電極８の下に位置する反対の導電形の弱ｐドーピングされた内部領域１を有することを特徴とする横形ＭＯＳＦＥＴ。」
　
（４）引用例２の記載
　原査定の拒絶の理由に引用された，本願の優先権主張の日前に日本国内において頒布された刊行物である特開平４−１０７８７７号公報（以下「引用例２」という。）には，第１図，第２図とともに，次の記載がある。
　
　　ア　発明の背景等
・「産業上の利用分野
　本発明は半導体装置とその製造方法に関し，特にドレイン−ソース間の降伏電圧を高くする必要があるＭＯＳＦＥＴとして利用できるものである。
　従来の技術
　第２図に従来の高耐圧横型ＭＯＳＦＥＴの断面を示す。ドレイン２０−ソース２３間の降伏電圧を高くするため，半導体基板２５内に不純物濃度の低い延長ドレイン領域２１を形成し，ドレイン２０−ソース２３間が逆バイアスされた場合，延長ドレイン領域２１に空乏層が広がるようにしている。なお，図中，１６はドレイン電極，１７はソース電極，１８はシリコン酸化膜，１９はゲート電極，２２はアンテパンチスルー領域，２４は基板コンタクト領域である。
　発明が解決しようとする課題
　上記のような延長ドレイン領域をもうけた従来構造では，逆電圧がかかったとき，延長ドレイン領域２１と半導体基板２５間の接合より空乏層が広がるが，ドレイン２０−ソース２３間降伏電圧を高くするため延長ドレイン領域２１が空乏化するように延長ドレイン領域２１の濃度を低くしなければならない。このことによって高耐圧は実現できるが，延長ドレイン領域２１内の抵抗成分が大きくなり，ＭＯＳＦＥＴのドレイン２０−ソース２３間オン抵抗が大きくなってしまい，動作時の損失が大きくなり，大電流を流すためには，素子サイズを大きくしなければならなくなるという欠点があった。」（１頁右下欄５行〜２頁左上欄１４行）
　
　　イ　実施例
・「第１図に本発明の半導体装置の一実施例におけるＮチャネルＭＯＳＦＥＴの断面を示す。延長ドレイン領域１１の表面濃度は約ｌ×１０１６ｃｍ−３とし，この延長ドレイン領域１１内にＰ型領域１０を形成し，このＰ型領域１０の濃度は５×１０１６ｃｍ−３以上とした。半導体基板１５の濃度は３×１０１４ｃｍ−３とし，半導体基板１５の表面のシリコン酸化膜８の厚さは２μｍ以上とした。ゲート電極７には多結晶シリコン膜を使用した。ゲート電極７下に位置するシリコン酸化膜がゲート酸化膜となる。Ｐ型領域１０を形成するには，まず延長ドレイン領域１１を，半導体基板１５へのイオン注入，不純物ドープ，拡散で形成した後，Ｐ型領域１０の不純物をドープするため延長ドレイン領域１１にボロンをイオン注入し，若干の熱処理をおこなった後，半導体基板１５の表面を熱酸化する。このことでシリコン酸化膜８とシリコン間のボロンの偏析係数が異なることから，基板１５表面のボロン濃度が低下しＮ型となり，Ｐ型領域は型（審決注：「型」は「Ｎ型」の誤記である。）延長ドレイン領域１１中に埋め込まれた構造となる。このＰ型領域１０をドレイン領域１１と逆バイアスすることで延長ドレイン領域１１と半導体基板１５間，及び上記延長ドレイン領域１１中のＰ型領域１０と延長ドレイン領域１１間に空乏層が広がる。したがって従来構造の場合とちがって，延長ドレイン領域１１の濃度を高くしても，延長ドレイン領域１１を空乏化できる。したがってドレイン−ソース間オン抵抗を従来構造のＭＯＳＦＥＴよりも小さくすることができる。このことで従来構造のＭＯＳＦＥＴと比較して単位面積当りのドレイン−ソース間オン抵抗は１／５〜１／６にできた。」（２頁右上欄１１行〜同頁右下欄２行）
　
　　ウ　発明の効果
・「以上のように本発明によれば，高耐圧横型ＭＯＳＦＥＴのチップサイズを縮小することができる。」（２頁右下欄４〜６行）
　
（５）対比
（５−１）次に，本願補正発明と引用発明とを対比する。
　　ア　引用発明の「半導体基体の第１の表面２」，「第１の導電形の強ｎドーピングされたドレイン領域２４」，「反対の導電形のｐドーピングされたベース領域３」と「前記ベース領域３と前記ウエル２２の間に存在して前記ゲート電極８の下に位置する反対の導電形の弱ｐドーピングされた内部領域１」とを併せた構成，「前記表面２に絶縁されて設けられたゲート電極８」は，それぞれ，本願補正発明の「半導体基板表面」，「第１導電型ドレイン領域」，「第２導電型チャネル領域」，「前記第２導電型チャネル領域上にゲート絶縁膜を介して形成されたゲート電極」に相当するので，引用発明の「半導体基体の第１の表面２に第１の導電形の強ｎドーピングされたドレイン領域２４と，前記ドレイン領域２４から離間する反対の導電形のｐドーピングされたベース領域３と，前記ベース領域３内に埋込まれた第１の導電形の強ｎドーピングされたソース領域４と，前記表面２に絶縁されて設けられたゲート電極８とを有」することは，本願補正発明の「半導体基板表面に第１導電型ドレイン領域と，該第１導電型ドレイン領域から離間する第２導電型チャネル領域と，該第２導電型チャネル領域内に形成された第１導電型ソース領域と，前記第２導電型チャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを有」することに相当する。
　　イ　引用発明の「ドリフト区間２３」，「前記ドリフト区間２３は前記ゲート電極８の下から始まり前記ドレイン領域２４まで延びている」こと，「横形ＭＯＳＦＥＴ」は，それぞれ，本願補正発明の「ドリフト領域」，「ドリフト領域を第１導電型ドレイン領域と第２導電型チャネル領域間に有する」こと，「横型ＭＯＳ半導体装置」に相当するので，引用発明の「第１の導電形の弱ｎドーピングされたウエル２２が前記ドレイン領域２４とドリフト区間２３とを含んでいて，前記ドリフト区間２３は前記ゲート電極８の下から始まり前記ドレイン領域２４まで延びている横形ＭＯＳＦＥＴ」は，本願補正発明の「ドリフト領域を第１導電型ドレイン領域と第２導電型チャネル領域間に有する横型ＭＯＳ半導体装置」に相当する。
　　ウ−１　引用例１の図５と図６を参照すると，補助領域２７はウエル２２により並列接続されているから，引用発明の「前記補助領域２６の間には前記ウエル２２と同じ第１の導電形であるが前記ウエル２２よりも高ドーピングを有する補助領域２７が配置され」る構成は，本願補正発明の「並列接続」に対応する。また，引用発明の補助領域２７は複数個あり，それぞれ，一定の長さ（距離）を有しており，本願補正発明の「第１導電型分割ドリフト経路域」に相当するものであるから，引用発明の「前記補助領域２６の間には前記ウエル２２と同じ第１の導電形であるが前記ウエル２２よりも高ドーピングを有する補助領域２７が配置され」ることは，本願補正発明の「並列接続した複数の第１導電型分割ドリフト経路域を持つ並行ドリフト経路群」に相当する。
　　ウ−２　引用発明では，「前記補助領域２６の間には前記ウエル２２と同じ第１の導電形であるが前記ウエル２２よりも高ドーピングを有する補助領域２７が配置され」ているから，引用発明の「補助領域２６」は，本願補正発明の「第２導電型仕切領域」に相当するものといえる。したがって，引用発明の「前記ウエル２２とは反対の導電形の少なくとも２つの補助領域２６が配置され」ることは，本願補正発明の「前記第１導電型分割ドリフト経路域の相隣る同士の間に介在する第２導電型仕切領域」に相当する。
　　ウ−３　引用発明の「前記ベース領域３と前記ドレイン領域２４との間の最短接続路に対して平行に配置されて」いることは，本願補正発明の「前記ドリフト電流を流す平面方向とは直交する半導体基板の平面方向に交互に繰り返す」ことに相当するので，引用発明の「前記補助領域２７は前記ベース領域３と前記ドレイン領域２４との間の最短接続路に対して平行に配置されて」いることは，本願補正発明の「前記並行ドリフト経路群は前記ドリフト電流を流す平面方向とは直交する半導体基板の平面方向に交互に繰り返す構造」に相当する。
　　ウ−４　上記ウ−１〜ウ−３の記載から，引用発明の「前記補助領域２６の間には前記ウエル２２と同じ第１の導電形であるが前記ウエル２２よりも高ドーピングを有する補助領域２７が配置され」ること，「前記ウエル２２とは反対の導電形の少なくとも２つの補助領域２６が配置され」ること，「前記補助領域２７は前記ベース領域３と前記ドレイン領域２４との間の最短接続路に対して平行に配置されて」いることは，それぞれ，本願補正発明の「並列接続した複数の第１導電型分割ドリフト経路域を持つ並行ドリフト経路群」，「前記第１導電型分割ドリフト経路域の相隣る同士の間に介在する第２導電型仕切領域」，「前記並行ドリフト経路群は前記ドリフト電流を流す平面方向とは直交する半導体基板の平面方向に交互に繰り返す構造」に相当するので，本願補正発明の「前記ドリフト領域は，並列接続した複数の第１導電型分割ドリフト経路域を持つ並行ドリフト経路群と，前記第１導電型分割ドリフト経路域の相隣る同士の間に介在する第２導電型仕切領域とを有する構造であって，前記並行ドリフト経路群は前記ドリフト電流を流す平面方向とは直交する半導体基板の平面方向に交互に繰り返す構造」であることと，引用発明の「前記ウエル２２内の前記ドリフト区間２３には，前記ウエル２２とは反対の導電形の少なくとも２つの補助領域２６が配置され，前記補助領域２６の間には前記ウエル２２と同じ第１の導電形であるが前記ウエル２２よりも高ドーピングを有する補助領域２７が配置され，前記補助領域２７は前記ベース領域３と前記ドレイン領域２４との間の最短接続路に対して平行に配置されて」いることとは，「前記ドリフト領域は，並列接続した複数の第１導電型分割ドリフト経路域を持つ並行ドリフト経路群と，前記第１導電型分割ドリフト経路域の相隣る同士の間に介在する第２導電型仕切領域とを有する構造であって，前記並行ドリフト経路群は前記ドリフト電流を流す平面方向とは直交する半導体基板の平面方向に交互に繰り返す構造」を有する点で共通する。
　
（５−２）そうすると，本願補正発明と引用発明の一致点と相違点は，次のとおりとなる。
　
《一致点》
「半導体基板表面に第１導電型ドレイン領域と，該第１導電型ドレイン領域から離間する第２導電型チャネル領域と，該第２導電型チャネル領域内に形成された第１導電型ソース領域と，前記第２導電型チャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを有し，ドリフト領域を第１導電型ドレイン領域と第２導電型チャネル領域間に有する横型ＭＯＳ半導体装置において，前記ドリフト領域は，並列接続した複数の第１導電型分割ドリフト経路域を持つ並行ドリフト経路群と，前記第１導電型分割ドリフト経路域の相隣る同士の間に介在する第２導電型仕切領域とを有する構造であって，前記並行ドリフト経路群は前記ドリフト電流を流す平面方向とは直交する半導体基板の平面方向に交互に繰り返す構造を有することを特徴とする横型ＭＯＳ半導体装置。」
　
《相違点》
《相違点１》
　本願補正発明は，「ドリフト領域」が，「オン状態で半導体基板の平面方向にドリフト電流を流すと共にオフ状態で空乏化する」のに対して，引用発明は，本願補正発明の「ドリフト領域」に対応する「ドリフト区間２３」が，「オン状態で半導体基板の平面方向にドリフト電流を流すと共にオフ状態で空乏化する」かどうか不明である点。
　
《相違点２》
　本願補正発明は，「前記並行ドリフト経路群」の「それぞれの幅が１μm以下で半導体基板の厚さ方向の深さが同じであ」るのに対して，引用発明は，本願補正発明の「並行ドリフト経路群」に対応する「補助領域２７」の「それぞれの幅」についての限定がなく，また，「補助領域２７」の「半導体基板の厚さ方向の深さが同じであ」るかどうか不明である点。
　
《相違点３》
　本願補正発明は，「前記ドリフト領域は，並列接続した複数の第１導電型分割ドリフト経路域を持つ並行ドリフト経路群と，前記第１導電型分割ドリフト経路域の相隣る同士の間に介在する第２導電型仕切領域とを有する構造であって，前記並行ドリフト経路群は前記ドリフト電流を流す平面方向とは直交する半導体基板の平面方向に交互に繰り返す構造で，」「さらに前記第１導電型ドレイン領域と第２導電型チャネル領域のそれぞれに接している」のに対して，引用発明は「前記ウエル２２内の前記ドリフト区間２３には，前記ウエル２２とは反対の導電形の少なくとも２つの補助領域２６が配置され，前記補助領域２６の間には前記ウエル２２と同じ第１の導電形であるが前記ウエル２２よりも高ドーピングを有する補助領域２７が配置され，前記補助領域２７は前記ベース領域３と前記ドレイン領域２４との間の最短接続路に対して平行に配置されて」いるものであって，「補助領域２６」及びこの間の「補助領域２７」が「ウェル２２内」に配置されているために，「補助領域２７」が，本願補正発明の「第１導電型ドレイン領域」に対応する引用発明の「第１の導電形の強ｎドーピングされたドレイン領域２４」，及び，本願補正発明の「第２導電型チャネル領域」に対応する，「反対の導電形のｐドーピングされたベース領域３」と「反対の導電形の弱ｐドーピングされた内部領域１」とを合わせた構成のいずれにも接していない点。
　
（６）相違点についての判断
（６−１）相違点１について
　　ア　引用例１の図１に示される実施例１には，「図１に示されたパワーＭＯＳＦＥＴに電圧が順方向に印加されると，このパワーＭＯＳＦＥＴはゲート８を介して導通制御することができる。この場合，ソース領域４から出される電子は補助領域１２において高ドーピングと出会う。それによりパワーＭＯＳＦＥＴのバルク抵抗が減少する。」（段落【０００９】）ことが，記載されている。
　　イ　また，引用例１の図１に示される実施例１には，「パワーＭＯＳＦＥＴに逆電圧が印加されると，内部領域１とベース領域３との間のｐｎ接合を起点として空間電荷領域が形成され，その広がりは逆電圧の大きさに応じて大きくなる。空間電荷領域がｐドーピング領域１１に突き当たると，これらのｐドーピング領域１１は内部領域１の電荷キャリヤを空にされた領域を介してベース領域３に高抵抗で接続される。逆電圧がさらに大きくなると，空間電荷領域はさらに広がり，その結果電荷キャリヤの一部分も領域１１，１２から空にされる。このことは破線１３によって示されている。逆電圧がさらに大きくなると，電荷キャリヤは内部領域１の大部分及び領域１１，１２から完全に空にされる。空間電荷領域は内部領域１内において破線１４によって制限された経路を辿る。」（段落【００１０】）ことが，記載されている。
　　ウ　上記アに記載の「パワーＭＯＳＦＥＴに電圧が順方向に印加される」ことは，本願補正発明の「オン状態」に相当し，また，上記アに記載の「ソース領域４から出される電子は補助領域１２において高ドーピングと出会う」ことは，本願補正発明の「ドリフト電流を流す」ことに相当する。
　　エ　上記イに記載の「パワーＭＯＳＦＥＴに逆電圧が印加される」ことは，本願補正発明の「オフ状態」に相当し，また，上記イに記載の「空間電荷領域が形成され」ることは，本願補正発明の「空乏化する」ことに相当する。
　　オ　上記ア，イに記載の引用例１の図１に示される実施例は，「縦形ＭＯＳＦＥＴ」に関するものであるが，引用発明の「横形ＭＯＳＦＥＴ」においても，「ＭＯＳＦＥＴ」としての動作は，「縦形ＭＯＳＦＥＴ」と同様であるから，引用発明の「横形ＭＯＳＦＥＴ」も，上記ウ，エに記載の動作を有しているので，本願補正発明の「ドリフト領域」に対応する引用発明の「ドリフト区間２３」は，本願補正発明のように「オン状態で半導体基板の平面方向にドリフト電流を流すと共にオフ状態で空乏化する」ものであり，相違点１は，実質的に相違しない。
　
（６−２）相違点２について
　　ア　本願補正発明の「前記並行ドリフト経路群」の「それぞれの幅が１μm以下」であることは，本願の優先権主張の日前における，半導体集積回路装置のデザインルールとしては，普通の数値である。
　　イ　本願の願書に最初に添付した明細書の発明の詳細な説明には，段落【００２７】に「本例では，ｎ型分割ドリフト経路域１とｐ型仕切領域２の幅を例えば１０μｍ，１μｍ，０．１μｍの値として理想オン抵抗Ｒを計算すると（β＝２／３，ｎ型分割ドリフト経路域１とｐ型仕切領域の長さを５μｍと仮定），幅１０μｍ，のとき，７．９（ｍオーム・ｃｍ2 ）幅１μｍ，のとき，０．８（ｍオーム・ｃｍ2 ）幅０．１μｍ，のとき，０．０８（ｍオーム・ｃｍ2 ）となり，幅１μｍ以下になると劇的な低オン抵抗化が可能である」ことが，記載されているが，この部分の記載は，「横型構造のＳＯＩ−ＭＯＳＦＥＴ」（段落【００２３】）に関する実施形態１の内容である。
　しかしながら，本願補正発明は，実施形態１の内容と，「２重拡散型」「ＭＯＳＦＥＴ」（段落【００２９】）である実施形態２の内容のいずれをも包含する上位概念の内容となっており，実施形態２は，「幅１μｍ以下になると劇的な低オン抵抗化が可能である」ものではないし，本願補正発明には，ＳＯＩ−ＭＯＳＦＥＴに関する構成の特定がないので，本願補正発明の「前記並行ドリフト経路群」の「それぞれの幅が１μm以下」であることは，格別な技術的意義を有するものではない。
　　ウ　また，本願補正発明は，「前記並行ドリフト経路群」の不純物濃度についての構成要件の特定はない。そこで，本願の図１０，図１１（ａ），（ｂ）に示される従来例のドレイン・ドリフト領域と，本願補正発明の「前記並行ドリフト経路群」の不純物濃度とが，同じであるものと仮定すると，本願補正発明は，「第２導電型仕切領域」がある分だけ，ドリフト電流が流れる部分が狭くなり，横型ＭＯＳ半導体装置のオン抵抗が，従来例よりも高くなってしまう。
　したがって，この点から見ても，本願補正発明の「前記並行ドリフト経路群」の「それぞれの幅が１μm以下」であることは，「前記並行ドリフト経路群」の不純物濃度についての構成の特定がないために，格別な技術的意義を有するものではない。
　　エ　また，本願補正発明の「前記並行ドリフト経路群」の「半導体基板の厚さ方向の深さが同じであ」ることは，当業者の設計事項と認められる。
　　オ　上記ア〜エで検討したように，本願補正発明の「前記並行ドリフト経路群」の「それぞれの幅が１μm以下で半導体基板の厚さ方向の深さが同じであ」ることは，当業者が適宜なし得たことと認められる。
　
（６−３）相違点３について
　　ア　引用発明は，ドリフト電流の経路に，「前記ウエル２２と同じ第１の導電形であるが前記ウエル２２よりも高ドーピングを有する補助領域２７」の他に，「ウエル２２」も存在するために，「横形ＭＯＳＦＥＴ」のオン抵抗が高くなってしまうおそれがある。
　　イ　引用例２には，第１図の記載から明らかなように，横型の「ＭＯＳＦＥＴ」であり，「Ｐ型領域はＮ型延長ドレイン領域１１中に埋め込まれた構造」（２頁左下欄９〜１０行）が，記載されている。
　　ウ　また，引用例２に記載の「Ｎ型延長ドレイン領域１１」は，「埋め込まれた」「Ｐ型領域」により半導体基板の上下方向ではあるが並行になっているので，本願補正発明の「並行ドリフト経路群」に対応する。
　　エ　そして，引用例２の第１図の記載を参照すると，「Ｎ型延長ドレイン領域１１」は，その左側で，「アンチパンチスルー領域１２」と接しており，また，「Ｎ型延長ドレイン領域１１」は，その右側で，「ドレインコンタクト領域９」と接している。
　ここで，引用例２に記載の「アンチパンチスルー領域１２」が，Ｐ型の領域であることは，明らかであり，また，ゲート電極７が上方にあることから，本願補正発明の「第２導電型チャネル領域」に対応し，さらに，引用例２に記載の「ドレインコンタクト領域９」は，本願補正発明の「第１導電型ドレイン領域」に対応する。
　　オ　そうすると，上記イ〜エの記載から，引用例２には，本願補正発明の「前記並行ドリフト経路群」は「前記第１導電型ドレイン領域と第２導電型チャネル領域のそれぞれに接している」ことに相当するものが，示されている。
　　カ　また，引用例１には，横型ＭＯＳＦＥＴの実施例とともに縦型ＭＯＳＦＥＴの実施例も記載されているところ，縦型ＭＯＳＦＥＴの場合ではあるが，並行ドリフト経路群が第１導電型ドレイン領域と第２導電型チャネル領域のそれぞれに接していることが，以下の周知例に記載されているように周知技術である。
　　キ　周知例：米国特許第５２１６２７５号明細書には，図４及び図５とともに，次の記載がある。
・「この発明において，電圧維持層の新しい構造が発明者により提案される。この新しいタイプの層は，複合バッファー層（composite buffer layer），或いは，略して，ＣＢ層と呼ばれる。」（１欄５５〜５８行の訳文）
・「この発明により提案されたＣＢ層は，２つの種類の反対導電型の領域，すなわち，ｎ領域とｐ領域を含む。」（１欄６７行〜２欄１行の訳文）
・「図４は発明者の提案したＣＢ層の応用のもっとも重要な適用例であるＣＢ−ＲＭＯＳの構造を概念的に示す。ｎ（或いはｐ）型のエピ層５がｎ＋（或いはｐ＋）の基板４の上に成長させられる。それから，図２について詳細に述べられた方法に従って，５において，６はｎ（或いはｐ）領域を示し，７はｐ（或いはｎ）領域を示す，ＣＢ層５を作成する。それから，ｐ＋（或いはｎ＋）領域３がエピタキシーか或いは不純物の拡散により５の上に作成される。ソースとして局所的なｎ＋（或いはｐ＋）領域２を作成するために，選択的な拡散又はイオン注入が続けられる。それがなされた後に，垂直なトレンチが作成される。ゲート酸化物１を作成するための酸化のステップが続けられる。最後に，金属のコンタクトＧ，ＳとＤが作成される。セルの幾何学的形状は，櫛歯形，四角形，六角形，三角形，円のレイアウトのうちのどれでも可能である。
　図５は，発明者により提案されたＣＢ層を持つＣＢ−ＶＤＭＯＳの構造を概念的に示す。このデバイスの製造プロセスは，一番上のトレンチの形成ステップがここでは使われないことを除いて，だいたいＣＢ−ＲＭＯＳのそれと同じである（図４を参照）。その上，６と７の間，及び／又は４と７の間の誘電体薄膜は，もしもあったら，そのままにしておかれる。」（５欄４９行〜６欄２行の訳文）
　　ク　上記キにおいて，図５の符号６の領域は，本願補正発明の「並行ドリフト経路群」に対応し，図５の符号３の領域は，本願補正発明の「第２導電型チャネル領域」に対応し，図５の符号４の領域は，本願補正発明の「第１導電型ドレイン領域」に対応している。
　　ケ　そうすると，引用発明の「第１の導電形の弱ｎドーピングされたウエル２２が前記ドレイン領域２４とドリフト区間２３とを含んでいて，」「前記ウエル２２内の前記ドリフト区間２３には，前記ウエル２２とは反対の導電形の少なくとも２つの補助領域２６が配置され，前記補助領域２６の間には前記ウエル２２と同じ第１の導電形であるが前記ウエル２２よりも高ドーピングを有する補助領域２７が配置され，」「前記ベース領域３と前記ウエル２２の間に存在して前記ゲート電極８の下に位置する反対の導電形の弱ｐドーピングされた内部領域１を有する」構成において，上記イ〜オに記載の引用例２に記載の技術，あるいは，上記カ〜クに記載の周知技術を適用して，引用発明の「ウエル２２」を用いずに，本願補正発明の「並行ドリフト経路群」に対応する引用発明の「補助領域２７」が引用発明の「反対の導電形の弱ｐドーピングされた内部領域１」と「ドレイン領域２４」に接するようにして，本願補正発明のように「前記並行ドリフト経路群」が「前記第１導電型ドレイン領域と第２導電型チャネル領域のそれぞれに接している」ようにすることは，当業者が適宜なし得たことと認められる。
　また，これによって，本願補正発明の「前記ドリフト領域は，並列接続した複数の第１導電型分割ドリフト経路域を持つ並行ドリフト経路群と，前記第１導電型分割ドリフト経路域の相隣る同士の間に介在する第２導電型仕切領域とを有する構造であって，前記並行ドリフト経路群は前記ドリフト電流を流す平面方向とは直交する半導体基板の平面方向に交互に繰り返す構造で」あるとの構成を自然と備えたものとなることは明らかである。
　
（７）以上のとおり，相違点１〜３に係る構成とすることは，当業者が容易に想到できたものである。
　したがって，本願補正発明は，引用発明と引用例２の記載に基づいて当業者が容易に発明をすることができたものであるから，特許法２９条２項の規定により，特許出願の際独立して特許を受けることができないものである。
　
４　以上の次第で，本件補正は，平成１８年法律第５５号改正附則３条１項によりなお従前の例によるとされる同法による改正前の特許法１７条の２第５項において準用する同法１２６条５項の規定に違反するので，同法１５９条１項において読み替えて準用する同法５３条１項の規定により，却下すべきものである。
　
　
第３　本願発明 
１　以上のとおり，本件補正（平成１９年１月２５日に提出された手続補正書による補正）は却下されたので，本願の請求項１に係る発明（以下「本願発明」という。）は，本件補正前の請求項１（平成１８年１１月２８日に提出された手続補正書により補正された請求項１）に記載された，次のとおりのものである。 
 　 
【請求項１】
「オン状態で半導体基板の平面方向にドリフト電流を流すと共にオフ状態で空乏化するドリフト領域を半導体基板に有する半導体装置において，前記ドリフト領域は，並列接続した複数の第１導電型分割ドリフト経路域を持つ並行ドリフト経路群と，前記第１導電型分割ドリフト経路域の相隣る同士の間に介在する第２導電型仕切領域とを有する構造であって，前記並行ドリフト経路群は前記ドリフト電流を流す平面方向とは直交する半導体基板の平面方向に交互に繰り返す構造で，かつそれぞれの幅が１μm以下で半導体基板の厚さ方向の深さが同じであり，半導体基板表面の第２導電型チャネル領域に形成された第１導電型ソース領域と前記第２導電型チャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを有し，前記第２導電型チャネル領域と半導体基板表面の第１導電型ドレイン領域との間がドリフト電流を流す平面方向であることを特徴とする半導体装置。」
 　 
２　引用例１の記載と引用発明，引用例２の記載については，前記第２，３，（３−１），（３−２），（４）において認定したとおりである。
　
３　対比・判断 
　前記第２，１〈補正事項〉，２で検討したように，本願補正発明は，補正前の「半導体装置」の発明について，文言の配置を変え「横型ＭＯＳ半導体装置」であると限定するとともに，補正前の発明の「並行ドリフト経路群」が「さらに前記第１導電型ドレイン領域と第２導電型チャネル領域のそれぞれに接している」と限定したものである。逆に言えば，本件補正前の発明（本願発明）は，本願補正発明から，このような限定をなくしたものである。 
　そうすると，本願発明の構成要件をすべて含み，これをより限定したものである本願補正発明が，前記第２，３において検討したとおり，引用発明と引用例２の記載に基づいて，当業者が容易に発明をすることができたものであるから，本願発明も，同様の理由により，当業者が容易に発明をすることができたものである。 
 　 
第４　結言 
　以上のとおり，本願発明は，引用発明及び引用例２の記載に基づいて当業者が容易に発明をすることができたものであるから，特許法２９条２項の規定により，特許を受けることができない。 
 　 
　よって，結論のとおり審決する。