【事件の表示】
　特願２００３−２６３９５「半導体記憶装置」拒絶査定不服審判事件〔平成１６年８月２６日出願公開、特開２００４−２４１０１３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１５年２月３日の特許出願であって、平成２０年１１月４日付けの拒絶理由通知に対して同年１１月２６日に意見書及び手続補正書が提出され、平成２１年２月１６日付けの最後の拒絶理由通知に対して同年３月３１日に意見書が提出されたが、同年４月２２日付けで拒絶査定がなされ、それに対して同年７月１５日に拒絶査定不服審判が請求された。
　
第２．本願発明
　本願の請求項１〜４に係る発明は、平成２０年１１月２６日に提出された手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜４に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される次のとおりのものである。
　
　「【請求項１】　行列状に配置された複数のメモリセル、
　各々が、前記複数のメモリセルの列に対応して配置される複数のビット線、
　前記複数のメモリセルに並列に書込むデータを転送する複数のデータ線、
　前記複数のデータ線と所定数の隣接するビット線は、予め定められたアドレス割付接続パターンを１単位とする、繰り返し接続パターンを有して接続され、データ書込時に前記複数のビット線から並列に選択されて、前記複数のデータ線のデータに応じた書込み電流が供給される選択ビット線間には、少なくとも１本の非選択ビット線が配置される、半導体記憶装置。」
　
第３．引用刊行物に記載された発明
１．本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００２−２２２５８９号公報（以下「引用例」という。）には、図１、６、７及び１２〜１４と共に、次の記載がある。
　
ａ．「【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に、磁気抵抗の変化を利用して情報を記憶するメモリセルを用いた高集積なメモリを含む半導体装置に関する。
　
ｂ．「【０００８】
【発明の実施の形態】＜実施例１＞１個のＭＴＪ素子と１個のトランジスタで構成されるメモリセルを有するＭＲＡＭについて、以下の実施例に従い本発明を説明する。
後に詳述するが図１３は、本発明を用いた同期式メモリの一例である。また、図１２は、図１３に示されるメモリアレイＭＡＲの一例を示したものである。更に、図１は、図１２におけるメモリブロックＢＬＫの一例を示すもので、ワードドライバアレイＷＤＡの片側にメモリセルアレイＭＣＡとダミーセルアレイＤＣＡ１が配置された構成の例である。メモリブロックＢＬＫは、さらにマルチプレクサＭＵＸＵ１、ＭＵＸＬ１、ＭＵＸＵＤ、ＭＵＸＬＤ、書き込み回路ＷＣＵ１、ＷＣＬ１、ダミー書き込み回路ＤＷＵ１、読み出し回路ＲＤＣ１を有する。本実施例によるメモリブロックの特徴は、メモリセルＭＣと同じ構造の二つのメモリセルＭＣＬ、ＭＣＨを並列に配置したダミーセルＤＣを各ワード線対に配置し、相補の情報をそれぞれ保持した二つのセルＭＣＬ、ＭＣＨを活性化することにより参照信号を発生する点にある。以下では、各回路ブロックについて説明する
【０００９】
メモリセルアレイＭＣＡは、８×８ビットのメモリセルＭＣを有する構成例が示されており、メモリセルＭＣは複数（ここでは８組）のワード線対と複数（ここでは８本）のデータ線Ｄｊ（ｊ＝０、…、７）との交点にそれぞれ配置される。ダミーセルアレイＤＣＡ１は、メモリセルアレイＭＣＡの構成に応じて８×１ビットのダミーセルＤＣを有する。ダミーセルＤＣは、複数のワード線対とダミーデータ線ＤＤ０、ＤＤ１との交点に、メモリセルＭＣと同じ構造の二つのメモリセルＭＣＬ、ＭＣＨをそれぞれ配置した構成とする。
　
ｃ．「【００２７】
図６は、図１に示したマルチプレクサＭＵＸＵ１、ＭＵＸＬ１、ＭＵＸＵＤ、ＭＵＸＬＤ、書き込み回路ＷＣＵ１、ＷＣＬ１、ダミー書き込み回路ＤＷＵ１の回路構成例を示している。以下ではまず、マルチプレクサＭＵＸＵ１、ＭＵＸＬ１、ＭＵＸＵＤ、ＭＵＸＬＤについて説明する。マルチプレクサＭＵＸＵ１は、図１に示したスイッチＳＲＷに対応する８個のＮＭＯＳトランジスタＮ１１ｊ（ｊ＝０、１、…、７）で構成される。トランジスタＮ１１ｊのゲートには対応するカラムアドレス信号ＹＭＴｊ（ｊ＝０、１、…、７）が入力される。マルチプレクサＭＵＸＬ１は、図１に示したスイッチＳＲＢに対応する８個のＮＭＯＳトランジスタＮ１３ｊ（ｊ＝０、１、…、７）と、図１に示したスイッチＳＷに対応する８個のＮＭＯＳトランジスタＮ１４ｊ（ｊ＝０、１、…、７）で構成される。トランジスタＮ１３ｊのゲートには対応するカラムアドレス信号ＹＭＢｊ（ｊ＝０、１、…、７）、トランジスタＮ１４ｊのゲートには対応するカラムアドレス信号ＹＭＷｊ（ｊ＝０、１、…、７）がそれぞれ入力される。ここで、カラムアドレス信号ＹＭＴｊ、ＹＭＢｊ、ＹＭＷｊの各々は、図１に示したカラムデコードアドレスＤＹＭの中の信号であり、動作に応じてデータ線Ｄｊの結線状態を、以下のように制御する。
　
ｄ．「【００２８】まず、待機状態の場合、カラムアドレス信号ＹＭＴｊ、ＹＭＷｊが接地電位ＶＳＳ、カラムアドレス信号ＹＭＢｊが電源電圧ＶＤＤにそれぞれ保持され、トランジスタＮ１１ｊ、Ｎ１４ｊがオフ状態、トランジスタＮ１３ｊがオン状態となることにより、各データ線Ｄを接地する。次に、例えばデータ線Ｄ０が選択された読み出し動作の場合、カラムアドレス信号ＹＭＴ０が電源電圧ＶＤＤ、カラムアドレス信号ＹＭＢ０、ＹＭＷ０が接地電位ＶＳＳにそれぞれ駆動され、トランジスタＮ１１０がオン状態、トランジスタＮ１３０、Ｎ１４０がオフ状態となることにより、データ線Ｄ０を共通データ線ＤＳに接続する。したがって、メモリセルＭＣに流れる電流を共通データ線ＤＳに出力することができる。
さらに、例えばデータ線Ｄ０が選択された書き込み動作の場合、カラムアドレス信号ＹＭＴ０、ＹＭＷ０が電源電圧ＶＤＤ、カラムアドレス信号ＹＭＢ０が接地電位ＶＳＳにそれぞれ駆動され、トランジスタＮ１１０、Ｎ１４０がオン状態、トランジスタＮ１３０がオフ状態となることにより、データ線Ｄ０を共通データ線ＤＳおよび書き込み共通ノードＷＣＯＭに接続する。したがって、選択したデータ線に、電流経路を形成することができる。
　
ｅ．「【００５７】
以下では、本実施例によるメモリブロックを適用した半導体装置の全体構成例を説明する。図１２は、図１に示した本実施例によるメモリブロックＢＬＫがマトリクス状に配置されたメモリアレイＭＡＲの構成例（ここではｔ×ｓ構成）を示している。
【００５８】
カラムデコーダＹＳＤＥＣは、入力されたカラムプリデコードアドレスＣＹＳに応じて図１に示した複数のカラム選択信号ＲＹＳ、ＷＹＳをそれぞれ発生し、対応する列に配置されたメモリブロックＢＬＫにぞれぞれ入力する。カラム選択信号ＲＹＳによって、選択するメモリセルが配置されたメモリブロックＢＬＫからメインデータ出力線ＭＯに、読み出しデータが出力される。また、カラム選択信号ＷＹＳによって、メインデータ入力線ＭＩから選択するメモリセルが配置されたメモリブロックＢＬＫへ、書き込みデータが入力される。カラムデコーダＹＭＤは、入力されたカラムプリデコードアドレスＣＹＭおよびマット選択信号ＭＳに応じて、カラムデコードアドレスＤＹＭをそれぞれ発生し、対応する行に配置されたメモリブロックＢＬＫにそれぞれ入力する。カラムデコードアドレスＤＹＭは、図１に示した複数のカラムアドレス信号ＹＭＴｊ、ＹＭＢｊ、ＹＭＷｊ、ＹＭＤＴ、ＹＭＤＢ、ＹＭＤＷで構成され、前述したように選択するメモリセルが配置されたメモリブロックＢＬＫにおけるデータ線およびダミーデータ線が活性化されるように制御する。
　
ｆ．「【００６３】このように、本実施例によるメモリブロックＢＬＫを用いて同期式メモリを実現することができる。この場合、外部クロックＣＬＫと同期してコマンドやアドレスを取り込み、さらにデータを入出力することにより高い周波数での動作が可能であり、高データレートを実現することができる。また、同図では省略されているが、アドレスバッファＡＢとカラムアドレスプリデコーダＹＰＤとの間にカラムアドレスカウンタを設け、カラムアドレスを初期値としてバースト動作を行うカラムアドレスＢＹを発生することによって、データを連続して入出力する動作も可能である。
＜実施例２＞本実施例では、メモリブロックの別の構成例と動作を説明する。図１４は、メモリブロックの要部ブロック図を示しており、読み出し回路ＲＤＣ２、書き込み回路ＷＣＵ１０、ＷＣＵ１１、ＷＣＬ１０、ＷＣＬ１１、ダミー書き込み回路ＤＷＵ１、マルチプレクサＭＵＸＵ２０、ＭＵＸＬ２０、ＭＵＸＵ２１、ＭＵＸＬ２１、ＭＵＸＵＤ、ＭＵＸＬＤ、メモリセルアレイＭＣＡ１０、ＭＣＡ１１、ダミーセルアレイＤＣＡ１で構成されている。同図では、図１に示したようなワードドライバアレイＷＤＡ、カラムデコードアドレスＤＹＭ、ロウデコードアドレスＤＸＢ、アレイ制御バスＡＢＳが簡単のために省略されている。本実施例の特徴は、二つのメモリセルアレイＭＣＡ１０、ＭＣＡ１１の間にダミーセルアレイＤＣＡ１を配置し、読み出し回路ＲＤＣ２とデータ線Ｄｊとの間の遠近端差を低減することにある。以下では、図１と異なる点に注目しながら図１４に示した回路ブロックとその回路構成について述べ、本実施例による参照信号の発生方法と読み書き動作について説明する
【００６４】
本実施例によるメモリセルアレイＭＣＡ１０、ＭＣＡ１１は、図１４に示すように、図１に示したメモリセルアレイＭＣＡの半分の規模であり、８×４ビットのメモリセルＭＣをそれぞれ有する構成例である。一方のメモリセルアレイＭＣＡ１０において、ワード線対ＷＲｋ、ＷＷｋ（ｋ＝０、…、７）とデータ線Ｄｊ（ｊ＝０、…、３）との交点にそれぞれメモリセルＭＣが配置される。他方のメモリセルアレイＭＣＡ１１において、ワード線対ＷＲｋ、ＷＷｋ（ｋ＝０、…、７）とデータ線Ｄｊ（ｊ＝４、…、７）との交点にそれぞれメモリセルＭＣが配置される。また、ダミーセルアレイＤＣＡ１は、メモリセルアレイＭＣＡの構成に応じて８×１ビットのダミーセルＤＣを有する。
　
ｇ．「【００６５】
マルチプレクサＭＵＸＵ２０、ＭＵＸＬ２０はメモリセルアレイＭＣＡ１０の両端にそれぞれ配置され、互いに対をなして動作する。一方のマルチプレクサＭＵＸＵ２０は、共通データ線ＤＳ０と複数のデータ線Ｄｊ（ｊ＝０、…、３）との間に配置された複数個（ここでは４個）のスイッチＳＲＷで構成され、同図では省略されているカラムデコードアドレスＤＹＭに応じて、選択するデータ線Ｄと共通データ線ＤＳ０とを接続する。他方のマルチプレクサＭＵＸＬ２０は、接地電位ＶＳＳと複数のデータ線Ｄｊとの間に配置された複数個（ここでは４個）のスイッチＳＲＢと、書き込み共通ノードＷＣＯＭ０と複数のデータ線Ｄｊとの間に配置された複数個（ここでは４個）のスイッチＳＷとで構成される。前者のスイッチＳＲＢは、同図では省略されているカラムデコードアドレスＤＹＭに応じて、選択するデータ線Ｄと接地電位ＶＳＳとの接続を遮断し、後者のスイッチＳＷは、選択するデータ線Ｄと書き込み共通ノードＷＣＯＭ０とを接続する
【００６６】
マルチプレクサＭＵＸＵ２１、ＭＵＸＬ２１はメモリセルアレイＭＣＡ１１の両端にそれぞれ配置され、互いに対をなして動作する。一方のマルチプレクサＭＵＸＵ２１は、共通データ線ＤＳ１と複数のデータ線Ｄｊ（ｊ＝４、…、７）との間に配置された複数個（ここでは４個）のスイッチＳＲＷで構成され、同図では省略されているカラムデコードアドレスＤＹＭに応じて、選択するデータ線Ｄと共通データ線ＤＳ１とを接続する。他方のマルチプレクサＭＵＸＬ２１は、接地電位ＶＳＳと複数のデータ線Ｄｊとの間に配置された複数個（ここでは４個）のスイッチＳＲＢと、書き込み共通ノードＷＣＯＭ１と複数のデータ線Ｄｊとの間に配置された複数個（ここでは４個）のスイッチＳＷとで構成される。前者のスイッチＳＲＢは、同図では省略されているカラムデコードアドレスＤＹＭに応じて、選択するデータ線Ｄと接地電位ＶＳＳとの接続を遮断し、後者のスイッチＳＷは、選択するデータ線Ｄと書き込み共通ノードＷＣＯＭ１とを接続する。スイッチＳＲＷ、ＳＲＢ、ＳＷは、同図では模式的に記号で示されているが、実際には例えばＮＭＯＳトランジスタで構成され、ソース−ドレイン間の電流経路の有無によって結線状態が制御される
　
ｈ．「【００６７】
書き込み回路ＷＣＵ１０、ＷＣＬ１０は、図６に示した書き込み回路ＷＣＵ１、ＷＣＬ１と同じ回路構成であり、マルチプレクサＭＵＸＵ２０、ＭＵＸＬ２０のさらに外側にそれぞれ配置され、これらは互いに対をなして動作する。書き込み回路ＷＣＵ１０は、入力されたカラム選択信号ＷＹＳ、書き込みデータ線ＷＩＢ０に応じて共通データ線ＤＳ０を駆動し、書き込み回路ＷＣＬ１０は、入力されたカラム選択信号ＷＹＳ、書き込みデータ線ＷＩＴ０に応じて書き込み共通ノードＷＣＯＭ０を駆動する
【００６８】
同様に書き込み回路ＷＣＵ１１、ＷＣＬ１１は、図６に示した書き込み回路ＷＣＵ１、ＷＣＬ１と同じ回路構成であり、マルチプレクサＭＵＸＵ２１、ＭＵＸＬ２１のさらに外側にそれぞれ配置され、これらは互いに対をなして動作する。書き込み回路ＷＣＵ１１は、入力されたカラム選択信号ＷＹＳ、書き込みデータ線ＷＩＢ１に応じて共通データ線ＤＳ１を駆動し、書き込み回路ＷＣＬ１１は、入力されたカラム選択信号ＷＹＳ、書き込みデータ線ＷＩＴ１に応じて書き込み共通ノードＷＣＯＭ１を駆動する
　
ｉ．「【００７０】
以上のような回路ブロック構成により、メモリセルアレイＭＣＡ１０とＭＣＡ１１におけるデータ線Ｄを同時に一本ずつ選択することにより、２ビットの記憶情報を読み出したり、書き込んだりする。
　
ｊ．「【００７６】これまでは、８×４ビット構成のメモリセルアレイＭＣＡ１０、ＭＣＡ１１と８×１ビット構成のダミーセルアレイＤＣＡ１を例に説明してきた。
しかし、アレイ構成は、これに限定されない。例えば、実施例１で述べた例と同様に、一組のワード線対および一本のデータ線毎に数百ビットのメモリセルをそれぞれ配置したメモリセルアレイ構成とすることにより、チップ全体に対するメモリセルアレイの占有率を高めることができる。
　
２．ここにおいて、０００８段落の「【発明の実施の形態】＜実施例１＞１個のＭＴＪ素子と１個のトランジスタで構成されるメモリセルを有するＭＲＡＭについて、以下の実施例に従い本発明を説明する。後に詳述するが図１３は、本発明を用いた同期式メモリの一例である。また、図１２は、図１３に示されるメモリアレイＭＡＲの一例を示したものである。更に、図１は、図１２におけるメモリブロックＢＬＫの一例を示すもので、ワードドライバアレイＷＤＡの片側にメモリセルアレイＭＣＡとダミーセルアレイＤＣＡ１が配置された構成の例である。メモリブロックＢＬＫは、さらにマルチプレクサＭＵＸＵ１、ＭＵＸＬ１、ＭＵＸＵＤ、ＭＵＸＬＤ、書き込み回路ＷＣＵ１、ＷＣＬ１、ダミー書き込み回路ＤＷＵ１、読み出し回路ＲＤＣ１を有する。本実施例によるメモリブロックの特徴は、メモリセルＭＣと同じ構造の二つのメモリセルＭＣＬ、ＭＣＨを並列に配置したダミーセルＤＣを各ワード線対に配置し、相補の情報をそれぞれ保持した二つのセルＭＣＬ、ＭＣＨを活性化することにより参照信号を発生する点にある。以下では、各回路ブロックについて説明する。」という記載、及び００６３段落〜００６８段落の記載から、引用例の図１４は、図１３に記載されている「同期式メモリ」における「メモリアレイＭＡＲ」内にマトリクス状に配置された複数の「メモリブロックＢＬＫ」の１つを表していることが明らかである。
　
３．０００９段落の「メモリセルアレイＭＣＡは、８×８ビットのメモリセルＭＣを有する構成例が示されており、メモリセルＭＣは複数（ここでは８組）のワード線対と複数（ここでは８本）のデータ線Ｄｊ（ｊ＝０、…、７）との交点にそれぞれ配置される。ダミーセルアレイＤＣＡ１は、メモリセルアレイＭＣＡの構成に応じて８×１ビットのダミーセルＤＣを有する。ダミーセルＤＣは、複数のワード線対とダミーデータ線ＤＤ０、ＤＤ１との交点に、メモリセルＭＣと同じ構造の二つのメモリセルＭＣＬ、ＭＣＨをそれぞれ配置した構成とする。」という記載から、図１４の「ダミーセルアレイＤＣＡ１」内には、「ワード線対ＷＲｋ、ＷＷｋ（ｋ＝０、…、７）」と「ダミーデータ線ＤＤ０、ＤＤ１」との交点にそれぞれ配置された「メモリセルＭＣ」と同じ構造の「メモリセルＭＣＬ、ＭＣＨ」が備えられているものと認められる。
　
４．００６５段落の「マルチプレクサＭＵＸＵ２０、ＭＵＸＬ２０はメモリセルアレイＭＣＡ１０の両端にそれぞれ配置され、互いに対をなして動作する。一方のマルチプレクサＭＵＸＵ２０は、共通データ線ＤＳ０と複数のデータ線Ｄｊ（ｊ＝０、…、３）との間に配置された複数個（ここでは４個）のスイッチＳＲＷで構成され、同図では省略されているカラムデコードアドレスＤＹＭに応じて、選択するデータ線Ｄと共通データ線ＤＳ０とを接続する。他方のマルチプレクサＭＵＸＬ２０は、接地電位ＶＳＳと複数のデータ線Ｄｊとの間に配置された複数個（ここでは４個）のスイッチＳＲＢと、書き込み共通ノードＷＣＯＭ０と複数のデータ線Ｄｊとの間に配置された複数個（ここでは４個）のスイッチＳＷとで構成される。前者のスイッチＳＲＢは、同図では省略されているカラムデコードアドレスＤＹＭに応じて、選択するデータ線Ｄと接地電位ＶＳＳとの接続を遮断し、後者のスイッチＳＷは、選択するデータ線Ｄと書き込み共通ノードＷＣＯＭ０とを接続する。」という記載から、引用例の「マルチプレクサＭＵＸＵ２０及びＭＵＸＬ２０」は、「カラムデコードアドレスＤＹＭ」に応じて、「データ線Ｄ０、Ｄ１、Ｄ２及びＤ３」のいずれか１つと「共通データ線ＤＳ０」を選択的に接続しているものと認められる。
　
５．００６６段落の「マルチプレクサＭＵＸＵ２１、ＭＵＸＬ２１はメモリセルアレイＭＣＡ１１の両端にそれぞれ配置され、互いに対をなして動作する。一方のマルチプレクサＭＵＸＵ２１は、共通データ線ＤＳ１と複数のデータ線Ｄｊ（ｊ＝４、…、７）との間に配置された複数個（ここでは４個）のスイッチＳＲＷで構成され、同図では省略されているカラムデコードアドレスＤＹＭに応じて、選択するデータ線Ｄと共通データ線ＤＳ１とを接続する。他方のマルチプレクサＭＵＸＬ２１は、接地電位ＶＳＳと複数のデータ線Ｄｊとの間に配置された複数個（ここでは４個）のスイッチＳＲＢと、書き込み共通ノードＷＣＯＭ１と複数のデータ線Ｄｊとの間に配置された複数個（ここでは４個）のスイッチＳＷとで構成される。前者のスイッチＳＲＢは、同図では省略されているカラムデコードアドレスＤＹＭに応じて、選択するデータ線Ｄと接地電位ＶＳＳとの接続を遮断し、後者のスイッチＳＷは、選択するデータ線Ｄと書き込み共通ノードＷＣＯＭ１とを接続する。スイッチＳＲＷ、ＳＲＢ、ＳＷは、同図では模式的に記号で示されているが、実際には例えばＮＭＯＳトランジスタで構成され、ソース−ドレイン間の電流経路の有無によって結線状態が制御される。」という記載から、引用例の「マルチプレクサＭＵＸＵ２１及びＭＵＸＬ２１」は、「カラムデコードアドレスＤＹＭ」に応じて、「データ線Ｄ４、Ｄ５、Ｄ６及びＤ７」のいずれか１つと「共通データ線ＤＳ１」を選択的に接続しているものと認められる。
　
６．００６７段落の「書き込み回路ＷＣＵ１０、ＷＣＬ１０は、図６に示した書き込み回路ＷＣＵ１、ＷＣＬ１と同じ回路構成であり」という記載及び００６８段落の「同様に書き込み回路ＷＣＵ１１、ＷＣＬ１１は、図６に示した書き込み回路ＷＣＵ１、ＷＣＬ１と同じ回路構成であり」という記載から、００２８段落の「まず、待機状態の場合、カラムアドレス信号ＹＭＴｊ、ＹＭＷｊが接地電位ＶＳＳ、カラムアドレス信号ＹＭＢｊが電源電圧ＶＤＤにそれぞれ保持され、トランジスタＮ１１ｊ、Ｎ１４ｊがオフ状態、トランジスタＮ１３ｊがオン状態となることにより、各データ線Ｄを接地する。次に、例えばデータ線Ｄ０が選択された読み出し動作の場合、カラムアドレス信号ＹＭＴ０が電源電圧ＶＤＤ、カラムアドレス信号ＹＭＢ０、ＹＭＷ０が接地電位ＶＳＳにそれぞれ駆動され、トランジスタＮ１１０がオン状態、トランジスタＮ１３０、Ｎ１４０がオフ状態となることにより、データ線Ｄ０を共通データ線ＤＳに接続する。したがって、メモリセルＭＣに流れる電流を共通データ線ＤＳに出力することができる。さらに、例えばデータ線Ｄ０が選択された書き込み動作の場合、カラムアドレス信号ＹＭＴ０、ＹＭＷ０が電源電圧ＶＤＤ、カラムアドレス信号ＹＭＢ０が接地電位ＶＳＳにそれぞれ駆動され、トランジスタＮ１１０、Ｎ１４０がオン状態、トランジスタＮ１３０がオフ状態となることにより、データ線Ｄ０を共通データ線ＤＳおよび書き込み共通ノードＷＣＯＭに接続する。したがって、選択したデータ線に、電流経路を形成することができる。」という記載事項は、図１４に記載されている実施例２にも適用できるものと認められる。
　
７．００７０段落の「以上のような回路ブロック構成により、メモリセルアレイＭＣＡ１０とＭＣＡ１１におけるデータ線Ｄを同時に一本ずつ選択することにより、２ビットの記憶情報を読み出したり、書き込んだりする。以下では、読み出し回路の回路構成について述べ、本実施例による参照信号の発生方法と読み出し動作について説明する。」という記載から、図１４に記載されている実施例２においては、データの書き込み時に、「共通データ線ＤＳ０」と、互いに隣接する「データ線Ｄ０、Ｄ１、Ｄ２及びＤ３」の中の何れか１本の「データ線」とが選択的に接続され、それと同時に、「共通データ線ＤＳ１」と、互いに隣接する「データ線Ｄ４、Ｄ５、Ｄ６及びＤ７」の中の何れか１本の「データ線」とが選択的に接続され、これら選択的に接続された２本の「データ線」には、「共通データ線ＤＳ０及びＤＳ１」を介してデータに応じた書込み電流が供給されることが明らかである。
　
８．以上を総合すると、引用例には、次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「複数のメモリブロックＢＬＫがマトリクス状に配置されたメモリアレイＭＡＲを備えた同期式メモリにおいて、
　前記メモリブロックＢＬＫは、
　ワード線対ＷＲｋ、ＷＷｋ（ｋ＝０、…、７）とデータ線Ｄ０、Ｄ１、Ｄ２及びＤ３との交点にそれぞれ配置されたメモリセルアレイＭＣＡ１０内のメモリセルＭＣと、
　前記ワード線対ＷＲｋ、ＷＷｋ（ｋ＝０、…、７）とダミーデータ線ＤＤ０、ＤＤ１との交点にそれぞれ配置された前記メモリセルＭＣと同じ構造のダミーセルアレイＤＣＡ１内のメモリセルＭＣＬ、ＭＣＨと、
　前記ワード線対ＷＲｋ、ＷＷｋ（ｋ＝０、…、７）とデータ線Ｄ４、Ｄ５、Ｄ６及びＤ７との交点にそれぞれ配置されたメモリセルアレイＭＣＡ１１内のメモリセルＭＣと、
　前記メモリセルアレイＭＣＡ１０内のメモリセルＭＣ及び前記メモリセルアレイＭＣＡ１１内のメモリセルＭＣに、データに応じた書き込み電流を供給する共通データ線ＤＳ０及びＤＳ１と、
　カラムデコードアドレスＤＹＭに応じて、前記データ線Ｄ０、Ｄ１、Ｄ２及びＤ３のいずれか１つと前記共通データ線ＤＳ０を選択的に接続するマルチプレクサＭＵＸＵ２０及びＭＵＸＬ２０と、
　前記カラムデコードアドレスＤＹＭに応じて、前記データ線Ｄ４、Ｄ５、Ｄ６及びＤ７のいずれか１つと前記共通データ線ＤＳ１を選択的に接続するマルチプレクサＭＵＸＵ２１及びＭＵＸＬ２１とを備え、
　データの書き込み時に、前記共通データ線ＤＳ０と、隣接する前記データ線Ｄ０、Ｄ１、Ｄ２及びＤ３の中の何れか１本のデータ線とが選択的に接続され、それと同時に、前記共通データ線ＤＳ１と、隣接する前記データ線Ｄ４、Ｄ５、Ｄ６及びＤ７の中の何れか１本のデータ線とが選択的に接続され、選択的に接続されたこれらのデータ線には、前記共通データ線ＤＳ０及びＤＳ１のデータに応じた書込み電流が供給される、同期式メモリ。」
　
第４．本願発明と引用発明との対比
１．引用発明の「ワード線対ＷＲｋ、ＷＷｋ（ｋ＝０、…、７）とデータ線Ｄ０、Ｄ１、Ｄ２及びＤ３との交点にそれぞれ配置されたメモリセルアレイＭＣＡ１０内のメモリセルＭＣ」及び「前記ワード線対ＷＲｋ、ＷＷｋ（ｋ＝０、…、７）とデータ線Ｄ４、Ｄ５、Ｄ６及びＤ７との交点にそれぞれ配置されたメモリセルアレイＭＣＡ１１内のメモリセルＭＣ」は、本願発明の「行列状に配置された複数のメモリセル」に相当する。
　
２．引用発明の「データ線Ｄ０、Ｄ１、Ｄ２及びＤ３」及び「データ線Ｄ４、Ｄ５、Ｄ６及びＤ７」は、本願発明の「各々が、前記複数のメモリセルの列に対応して配置される複数のビット線」に相当し、引用発明の「共通データ線ＤＳ０」及び「共通データ線ＤＳ１」は、本願発明の「前記複数のメモリセルに並列に書込むデータを転送する複数のデータ線」に相当する。
　
３．引用発明において、「共通データ線ＤＳ０」及び「共通データ線ＤＳ１」という２本の「共通データ線」と、「データ線Ｄ０、Ｄ１、Ｄ２及びＤ３」並びに「データ線Ｄ４、Ｄ５、Ｄ６及びＤ７」という８本の「データ線」とは、所定の「カラムデコードアドレスＤＹＭ」に応じて接続されるものであるから、当該２本の「共通データ線」と８本の「データ線」とが予め定められたアドレスパターンにより接続されていることは明らかである。
　したがって、本願発明と引用発明とは、「前記複数のデータ線と所定数の」「ビット線は、予め定められたアドレス割付接続パターンを」「有して接続され」るものである点で一致する。
　
４．引用発明は、「データの書き込み時に、前記共通データ線ＤＳ０と、隣接する前記データ線Ｄ０、Ｄ１、Ｄ２及びＤ３の中の何れか１本のデータ線とが選択的に接続され、それと同時に、前記共通データ線ＤＳ１と、隣接する前記データ線Ｄ４、Ｄ５、Ｄ６及びＤ７の中の何れか１本のデータ線とが選択的に接続され、選択的に接続されたこれらのデータ線には、前記共通データ線ＤＳ０及びＤＳ１のデータに応じた書込み電流が供給される」構成であるから、引用発明においては、データの書き込み時に、Ｄ０〜Ｄ７という８本の「データ線」から２本が並列に選択されて、選択された２本のデータ線には、「共通データ線ＤＳ０」及び「共通データ線ＤＳ１」という２本の「共通データ線」のデータに応じた書き込み電流が供給されることは明らかである。
　したがって、本願発明と引用発明とは、「データ書込時に前記複数のビット線から並列に選択されて、前記複数のデータ線のデータに応じた書込み電流が供給される選択ビット線」を備えている点で一致する。
　
５．以上を総合すると、本願発明と引用発明とは、
　
　「行列状に配置された複数のメモリセル、
　各々が、前記複数のメモリセルの列に対応して配置される複数のビット線、
　前記複数のメモリセルに並列に書込むデータを転送する複数のデータ線、
　を備え、
　前記複数のデータ線と所定数のビット線は、予め定められたアドレス割付接続パターンを有して接続され、データ書込時に前記複数のビット線から並列に選択されて、前記複数のデータ線のデータに応じた書込み電流が供給される選択ビット線を備えた、半導体記憶装置。」
　
　である点で一致し、次の点で相違する。
　
（相違点１）
　本願発明は、「前記複数のデータ線と所定数の
隣接する
１単位とする、繰り返し接続パターンを
　
（相違点２）
　本願発明は、「前記複数のデータ線のデータに応じた書込み電流が供給される選択ビット線間には、少なくとも１本の非選択ビット線が配置される」ものであるのに対して、引用発明はそのような特定がなされていない点。
　
第５．相違点についての当審の判断
１．相違点１について
（１）相違点１は、次のように分解できるので、その各々について検討する。
（相違点１−１）
　本願発明は、「前記複数のデータ線」に対して「予め定められたアドレス割付接続パターン」を有する「所定数の」「ビット線」が、「
隣接する
　
（相違点１−２）
　本願発明は、「複数のデータ線」と所定数の「ビット線」が、「予め定められたアドレス割付接続パターンを
１単位とする、繰り返し接続パターンを
　
（２）相違点１−１について
（２−１）引用発明においては、「共通データ線ＤＳ０及びＤＳ１」に対して予め定められたアドレス割り付け接続パターンを有する「データ線Ｄ０〜Ｄ７」のうち、「データ線Ｄ０、Ｄ１、Ｄ２及びＤ３」が隣接するものであり、かつ、「データ線Ｄ４、Ｄ５、Ｄ６及びＤ７」が隣接するものであることは明らかである。
　また、「データ線Ｄ３」と「データ線Ｄ４」との間には、「ダミーセルアレイＤＣＡ１内のメモリセルＭＣＬ、ＭＣＨ」が存在しているが、「データ線Ｄ３」と「データ線Ｄ４」間に他のデータ線（データ線Ｄ０〜Ｄ２又はＤ５〜Ｄ７）は存在していないので、「データ線Ｄ３」と「データ線Ｄ４」も隣接しているということができる。
　したがって、引用発明の「データ線Ｄ０〜Ｄ７」は本願発明のように「隣接する」ものであると認められる。
　したがって、相違点１−１は実質的なものではない。
　
（２−２）また、仮に、引用発明において、「データ線Ｄ３」と「データ線Ｄ４」が互いに隣接しているとまではいうことができず、相違点１−１が実質的なものであったとしても、一般に、複数のデータ線と複数のビット線とを接続する構成のメモリにおいて、ビット線の配置をどのようにするかは当業者が適宜選択し得る設計的事項であり、一例として、異なるデータ線と接続される２つのビット線を隣接するように配置することも、例えば、本願の出願前に日本国内において頒布された刊行物である下記周知文献１〜３にも記載されているように、当業者において普通に行われていることである。
　
ａ．周知例１：特開平３−２６６２９６号公報
　
　上記周知例１には、第１図〜第３図と共に、次の記載がある。
　「〔産業上の利用分野〕
　この発明は、半導体記憶装置に関し、特に書き込みと読み出しを非同期かつ独立にシリアルに行うことが可能なシリアル・アクセス・メモリに関するものである。」（１ページ左下欄１９行〜右下欄３行）　
　「〔従来の技術〕
　
第３図は例えば三菱電機技報６３巻１１号のＰ３９〜４４に示された従来の半導体記憶装置を示すブロック図であり、図において、１ａ，１ｂはメモリセル１をマトリクス状に配列してなる第１第２の記憶セルアレイ、２は該両記憶セルアレイ１ａ，１ｂ間に配設され、該両記憶セルアレイのワード線５を選択するロー・アドレス・ポインタ、３ａ，３ｂはそれぞれ上記第１、第２の記憶セルアレイのビット線６を選択するコラム・アドレス・ポインタ、７は上記各ビット線６とトランスファーゲート６ａを介して接続されたデータ線、４はデータ線７のデータを出力する出力回路、Ｑは該出力回路の読み出し出力である。
　「
第１図は本発明の一実施例による半導体記憶装置の構成を示すブロック図であり、図において、１ａ，１ｂ，２，４，５，Ｑは従来例の第３図に示したものと同等であるので説明を省略する
　
７ａは第１及び第２の記憶セルアレイ１ａ，１ｂの偶数列のビット線Ｂ０に接続されたデータ線、７ｂは第１及び第２の記憶セルアレイ１ａ，１ｂの奇数列のビット線Ｂ１に接続されたデータ線、８は選択信号（制御信号）ＳＥＬに基づいてデータ線７ａ，７ｂのうちのいずれか一方を選択するセレクタ、Ａ０〜Ａ３はビット線選択信号である
　
そして１３ａ，１３ｂはそれぞれ上記第１、第２の記憶セルアレイ１ａ，１ｂのビット線を選択するコラム・アドレス・ポインタで、ここでは現在読み出している番地のビット線の選択期間の後半と次に読み出す番地のビット線の選択期間の前半が重なるよう構成されている。
　「次に動作について第２図の動作タイミング図を用いて説明する。
本実施例においても、第
１の記憶セルアレイ１ａの情報の読み出しを所定の行のメモリセルについて行っている間に第２の記憶セルアレイ１ｂの読み出し準備を行い、第２の記憶セルアレイ１ｂの読み出しの間に第１の記憶セルアレイ１ａの読み出し準備を行う
　そして各記憶セルアレイでの読み出しについては、ここでは説明の都合上現在読み出している番地のビット線の選択信号をＡ１とする。
　
現在読み出している番地と次に読み出す番地のビット線をそれぞれ選択信号Ａ１及びＡ２で選択する。第２図に示すように選択信号Ａ１の後半と選択信号Ａ２の前半とが重なっているので、この期間では上記各ビット線が同時に選択されることとなる。このため次の番地の読み出しを行う時には既にその第２のデータ線７ｂの電位は確定している。従ってセレクタ８にて選択信号ＳＥＬに基づいて第１のデータ線７ａから第２のデータ線７ｂへの切り換えが行われると、これと同時に出力回路４には次の番地のデータが入力され、出力回路４を経て出力値Ｑ「２」が出力される。なお、となり合うビット線はそれぞれ異なるデータ線に接続されているので、ビット線を二つ同時に選択しても問題はない。
　
　したがって、周知例１には、複数のデータ線７ａ，７ｂと複数のビット線（Ｂ０，Ｂ１…）とを接続する構成のメモリにおいて、７ａ及び７ｂという異なるデータ線に接続されるビット線を隣接するように配置することが記載されているものと認められる。
　
ｂ．周知例２：特開平７−２９３８３号公報
　上記周知例２には、図１〜１１、４６及び４９と共に次の記載がある。
　
「【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に係り、とくに、多値レベルのデータを記憶するＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）の読み出しに関するものである。」
　「【００１０】
【実施例】以下、図面を参照して本発明の実施例を説明する。まず、図１乃至図１１、図４９を参照して第１の実施例を説明する
。図１及び図２は、半導体記憶装置のメモリセル部及びセンスアンプを含む出力回路部の回路ブロック図
１及び図２において、メモリセルアレイ１は、複数のマトリックス状に配置されたＭＯＳトランジスタからなるメモリセル（Ｍ１、Ｍ２、Ｍ３、・・・）から構成されている。メモリセルＭ１は、前述した所定のしきい値を備えたセルＭ００の構造を備えている。同様にメモリセルＭ２、Ｍ３、Ｍ４は、それぞれ前述のセルＭ０１、Ｍ１０、Ｍ１１の構造を備えている。各メモリセルのゲートには、ワード線（Ｗ１、Ｗ２、Ｗ３、・・・）が接続されており、これらワード線は、ローデコーダ２に接続されている。各メモリセルのドレインはビット線（Ｂ１、Ｂ２、Ｂ３、・・・）に接続され、これらビット線は第１の選択トランジスタ（Ｓ１１、Ｓ２１、Ｓ１２、Ｓ２２、・・・）を介して第１のカラムデコーダ３に接続されている第１のビット選択線（Ｌ１、Ｌ２、Ｌ３、・・・）に接続している
【００１１】
ビット線は複数本を１つのブロックとして、複数のブロックを構成し、各ブロックは、それぞれ主ビット線（ＭＢ１、ＭＢ２、・・・）に接続している。主ビット線は、第２の選択トランジスタ（Ｓ１、Ｓ２、・・・）を介して第２のカラムデコーダ４に接続されている第２のビット選択線（Ｃ１、Ｃ２、・・・）に接続している。
【００１２】そして、ＬＷ３がローレベルのときに出力ＺＷには、Ｖ４が出力するように設定されている。また、この出力がそのゲートに入力するトランジスタＴｒ７は、しきい値が零に近いエンハンスメント型であり、これと直列に接続されている抵抗Ｒｍ１を高抵抗にしているためにその出力ＶＷはほぼＺＷに等しい。この出力ＶＷは、図５のローデコーダ２に供給されるが、ＬＷ１をローレベルにすると、ローデコーダ２によって選択されたワード線にＶ２のレベルが出力される。ＬＷ２　をローレベルにすると、ワード線にはＶ３のレベルが出力される。ＬＷ３をローレベルにするとワード線にはＶ４のレベルが出力される。そして、ＬＷ１〜ＬＷ３をすべてハイレベルにすると０Ｖが出力される（図９乃至図１１参照）。アドレス信号ＡＤＤｉ（ＡＤＤ１、ＡＤＤ２、ＡＤＤ３、…）によりカラムデコーダ４から第２のビット選択線Ｃ１が選択され、ローデコーダ２からワード線Ｗ１が選択される。この時同時にＬＷ１をローレベル、ＬＥをハイレベルにするために、ワード線Ｗ１は、０ＶからＶ２のレベルに充電される。ワード線Ｗ１はＶ２のレベルまで徐々に上がっていき、Ｖ２のレベルまで達したところで、内部アドレスにより第１のビット選択線Ｌ１をハイレベルにする。このときメモリセルＭ１が選択される。このメモリセルＭ１は、しきい値電圧Ｖ１を有するセルＭ００構造を備えている。」
　
　したがって、上記周知例２には、複数の主ビット線ＭＢ１、ＭＢ２（本願発明の「データ線」に相当）と複数のビット線Ｂ１〜Ｂ４とを接続する構成のメモリにおいて、ＭＢ１、ＭＢ２という２本の主ビット線に接続されるビット線を隣接するように配置することが記載されているものと認められる。
　
ｃ．周知例３：特開平１１−２０３８８７号公報
　
　上記周知例３には、図１〜３と共に次の記載がある。
　「【０００１】
【発明の属する技術分野】この発明はシリアルアクセス型の半導体記憶装置に関する。」　
　「【００２６】
図３は、上記図１及び図２に示したマスクＲＯＭにおけるメモリセルアレイ２０のブロック２０−１〜２０−４とこのブロックに対応するカラムセレクタ２１−１〜２１−４の構成例を示す回路図である。この構成例では、カラムセレクタが２段構成になっている
【００２７】各ブロック２０−１〜２０−４中にはメモリセルＭＣ，ＭＣ，…が行列状に配置されており、メモリセルＭＣ，ＭＣ，…のゲートは行毎に各ワード線ＷＬ，ＷＬ，…に接続され、ロウデコーダ３０から出力されるロウデコード信号で選択的に駆動される。
メモリセルＭＣ，ＭＣ，…のドレインは列毎に各ビット線ＢＬ，ＢＬ，…に接続され、ソースは接地点に接続される。
【００２８】
上記各ビット線ＢＬ，ＢＬ，…の一端はそれぞれ、ＭＯＳトランジスタ３２−１，３２−１，…（第１のＭＯＳトランジスタ群）の電流通路の一端に接続される。これらＭＯＳトランジスタ３２−１，３２−１，…の電流通路の他端は所定の数毎に共通接続され、これら共通接続点にはＭＯＳトランジスタ３２−２，３２−２，…（第２のＭＯＳトランジスタ群）の電流通路の一端が接続される。上記ＭＯＳトランジスタ３２−１，３２−１，…のゲートには、カラム選択線３６−１，３６−１，…が接続される。上記各ＭＯＳトランジスタ３２−２，３２−２，…の電流通路の他端は共通接続され、ブロック毎にセンスアンプ２２−１〜２２−４の入力端に接続される。これらＭＯＳトランジスタ３２−２，３２−２，…のゲートには、カラム選択線３６−２，３６−２，…が接続される。
　
　ここにおいて、図３の「Ｄ０」及び「Ｄ１」がデータ線であることが明らかであるから、上記周知例３には、複数のデータ線「Ｄ０」及び「Ｄ１」と複数のビット線ＢＬ，ＢＬ，…とを接続する構成のメモリにおいて、「Ｄ０」及び「Ｄ１」という２本のデータ線に接続されるビット線を隣接するように配置することが記載されているものと認められる。
　
（２−３）一方、引用発明において、「データ線Ｄ３」と「データ線Ｄ４」との間に「ダミーセルアレイＤＣＡ１内のメモリセルＭＣＬ、ＭＣＨ」を設けている理由は、引用例の００６３段落の「本実施例の特徴は、二つのメモリセルアレイＭＣＡ１０、ＭＣＡ１１の間にダミーセルアレイＤＣＡ１を配置し、読み出し回路ＲＤＣ２とデータ線Ｄｊとの間の遠近端差を低減することにある。」という記載から明らかなように、読み出し回路ＲＤＣ２とデータ線Ｄｊとの間の遠近端差を低減するためであるから、「データ線Ｄ３」と「データ線Ｄ４」の間に「ダミーセルアレイＤＣＡ１内のメモリセルＭＣＬ、ＭＣＨ」を設けることなく、「データ線Ｄ３」と「データ線Ｄ４」を隣接する構成とすれば、読み出し回路ＲＤＣ２とデータ線Ｄｊとの間の遠近端差の低減という点では劣るものの、メモリとして動作をすることは、当業者であれば直ちに察知し得たことである。
　
（２−４）以上のとおりであるから、仮に相違点１−１が実質的なものであったとしても、周知技術を勘案することにより、当業者が適宜なし得た範囲に含まれる程度のことである。
　
（３）相違点１−２について
（３−１）引用例の００５８段落の「カラムデコーダＹＭＤは、入力されたカラムプリデコードアドレスＣＹＭおよびマット選択信号ＭＳに応じて、カラムデコードアドレスＤＹＭをそれぞれ発生し、対応する行に配置されたメモリブロックＢＬＫにそれぞれ入力する。カラムデコードアドレスＤＹＭは、図１に示した複数のカラムアドレス信号ＹＭＴｊ、ＹＭＢｊ、ＹＭＷｊ、ＹＭＤＴ、ＹＭＤＢ、ＹＭＤＷで構成され、前述したように選択するメモリセルが配置されたメモリブロックＢＬＫにおけるデータ線およびダミーデータ線が活性化されるように制御する。」という記載、及び図１の記載から、引用発明においては、マトリクス状に配置されている「メモリブロックＢＬＫ」のうちの同一行（例えばｉ行）にある「メモリブロックＢＬＫ」（図１２のＢＬＫｉ１〜ＢＬＫｉｓ）については、同じカラムデコードアドレス（ＤＹＭｉ）が加えられていることが明らかである。
　また、これら同一行にある「メモリブロックＢＬＫ」（図１２のＢＬＫｉ１〜ＢＬＫｉｓ）は、それぞれが、「カラムデコードアドレスＤＹＭ」に応じて２本の「共通データ線」と、８本の「データ線」との接続関係を規定するマルチプレクサ（「マルチプレクサＭＵＸＵ２０及びＭＵＸＬ２０」並びに「マルチプレクサＭＵＸＵ２１及びＭＵＸＬ２１」に相当するもの）を有していることも、図１２及び１４等から明らかである。
　
（３−２）ところで、一般に、メモリを設計するに当たり、設計時間の短縮やコストの低減等を目指し、できるだけ回路の共通化を図るということは、当業者における技術常識である。
　したがって、当該技術常識に基づけば、引用発明において、同一行（例えばｉ行）にある各「メモリブロックＢＬＫ」内の各マルチプレクサを共通の回路とすることは、当業者であれば容易になし得たことである。
　そして、同一行（例えばｉ行）にある各「メモリブロックＢＬＫ」内の各マルチプレクサを共通の回路とすれば、これら各「メモリブロックＢＬＫ」における２本の「共通データ線」と、８本の「データ線」との接続関係が同じになる、すなわち、本願発明のように、「複数のデータ線」と所定数の「ビット線」が、「予め定められたアドレス割付接続パターンを
１単位とする、繰り返し接続パターンを
　したがって、相違点１−２は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４）相違点１についてのまとめ
　相違点１−１及び相違点１−２については以上検討したとおりである。
　さらに、本願発明が解決しようとする課題は、本願の明細書の００１２段落〜００１９段落に記載されているように、データ書き込み時の磁気的ノイズ、すなわち、磁場ディスターバンスを低減することのできる半導体記憶装置を提供することにあるものと認められるが、当該課題を解決するためには、メモリの種類が磁気半導体記憶装置であって、０１６６段落に記載されているように、ビット線と書込ワード線とに電流を流し、それらの誘起する磁界により記憶部の磁化方向を設定してデータを記憶するメモリセルを備えていることが欠くことができない事項であると認められるところ、本願発明は、ビット線と書込ワード線とに電流を流し、それらの誘起する磁界により記憶部の磁化方向を設定してデータを記憶するメモリセルを備えていることことはもちろん、メモリの種類が磁気半導体記憶装置であることさえ特定されていないから、本願発明はそもそも所期の課題を解決することができないことが明らかであり、換言すれば、本願発明において、相違点１に係る「前記複数のデータ線と所定数の隣接するビット線は、予め定められたアドレス割付接続パターンを１単位とする、繰り返し接続パターンを有して接続され」る構成とすることは、格別の作用効果を奏さず、格別の技術的意義を有しないものと認められる。
　以上のとおりであるから、相違点１は、当業者が容易になし得た範囲に含まれる程度のものである。
　
２．相違点２について
　上記１．（３）において検討したとおり、一般に、メモリを設計するに当たり、設計時間の短縮やコストの低減等を目指し、できるだけ回路の共通化を図るということは、当業者における技術常識であるから、各「メモリブロックＢＬＫ」の中にある「マルチプレクサＭＵＸＵ２０」と「マルチプレクサＭＵＸＵ２１」、及び「マルチプレクサＭＵＸＬ２０」と「マルチプレクサＭＵＸＬ２１」を各々共通の回路とすることもまた、当業者が容易になし得たことである。
　そして、「マルチプレクサＭＵＸＵ２０」と「マルチプレクサＭＵＸＵ２１」、及び「マルチプレクサＭＵＸＬ２０」と「マルチプレクサＭＵＸＬ２１」を共通の回路とすれば、引用発明において、「データ線Ｄ３」と「データ線Ｄ４」とが同時に活性化されることがない（「データ線Ｄ３」が活性化された際には「データ線Ｄ７」が活性化される）ため、本願発明のように、「前記複数のデータ線のデータに応じた書込み電流が供給される選択ビット線間には、少なくとも１本の非選択ビット線が配置される」ことは明らかである。
　さらに、上記１．（４）において検討したとおり、本願発明はそもそも所期の課題を解決することができないことが明らかであるから、本願発明において、相違点２に係る「前記複数のデータ線のデータに応じた書込み電流が供給される選択ビット線間には、少なくとも１本の非選択ビット線が配置される」構成とすることは、格別の作用効果を奏さず、格別の技術的意義を有しないものと認められる。
　したがって、相違点２は、当業者が容易になし得た範囲に含まれる程度のものである。
　
３．相違点についての判断のまとめ
　以上検討したとおり、本願発明と引用発明との相違点は、いずれも当業者が容易になし得た範囲に含まれる程度のものであるから、本願発明は、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第６．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。