【事件の表示】
　特願２００７−２８４４３３「大規模集積回路装置」拒絶査定不服審判事件〔平成２１年　５月２１日出願公開、特開２００９−１１０４５０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　
　本願は、平成１９年１０月３１日の出願であって、平成２１年１０月１４日付けで拒絶理由通知（同年同月１６日発送）がなされ、同年１２月７日付けで意見書が提出されるとともに手続補正がなされたが、平成２２年９月６日付けで拒絶査定（同年同月８日発送）がなされ、これに対して、同年１２月６日付けで審判請求がなされるとともに手続補正がなされ、平成２３年３月３０日付けで特許法第１６４条第３項に定める報告（前置報告）がなされ、同年６月２日付けで当審より審尋（同年同月３日発送）がなされ、同年７月１９日付けで回答書が提出されたものである。
　
第２．平成２２年１２月６日付けの手続補正についての補正却下の決定
　
［補正却下の決定の結論］
　
　平成２２年１２月６日付けの手続補正を却下する。
　
［理由］
　
１．補正の内容
　
　平成２２年１２月６日付けの手続補正（以下、「本件補正」という。）の内容は、平成２１年１２月７日付けの手続補正により補正された特許請求の範囲の請求項１〜３の記載
　
「　【請求項１】
　それぞれ独立して信号処理動作を行う複数の機能ブロックであって、該複数の機能ブロックの１つは、既存の大規模集積回路装置との互換性を有する互換回路を実現する第１の回路ブロックであり、該複数の機能ブロックの他の１つは、既存の大規模集積回路装置との互換性のない新規回路を実現する第２の回路ブロックである、複数の機能ブロックと、
　該複数の機能ブロックの中の少なくとも第１及び第２の回路ブロックの一方を選択するための第１の制御信号を生成する選択制御回路とを備え、
　該選択制御回路は、自らの回路を動作停止させる第２の制御信号を生成する制御信号生成回路を有し、
　該選択制御回路は、他の制御回路からの命令により、該第１の制御信号および該第２の制御信号を生成する大規模集積回路装置。
　　【請求項２】
　前記他の制御回路としての中央演算処理装置と、
　該中央演算処理装置と前記選択制御回路とを接続するバスシステムとを有する請求項１に記載の大規模集積回路装置。
　　【請求項３】
　前記複数の機能ブロックは、前記バスシステムを介して前記選択制御回路および前記中央演算装置と接続されている回路ブロックである請求項２に記載の大規模集積回路装置。」（以下、この特許請求の範囲に記載された請求項を「補正前の請求項」という。）
　
を、
　
「　【請求項１】
　それぞれ独立して信号処理動作を行う複数の機能ブロックであって、該複数の機能ブロックの１つは、既存の大規模集積回路装置との互換性を有する互換回路を実現する第１の回路ブロックであり、該複数の機能ブロックの他の１つは、既存の大規模集積回路装置との互換性のない新規回路を実現する第２の回路ブロックである、複数の機能ブロックと、
　該複数の機能ブロックの中の少なくとも第１及び第２の回路ブロックの一方を選択するための第１の制御信号を生成する選択制御回路と、
　他の制御回路としての中央演算処理装置と、
　該中央演算処理装置と前記選択制御回路とを接続するバスシステムとを備え、
　該バスシステムは、該複数の機能ブロックおよび該選択制御回路を相互に接続しており、
　該選択制御回路は、自らの回路を動作停止させる第２の制御信号を生成する制御信号生成回路を有し、
　該選択制御回路は、該中央演算処理装置からの命令により、該第１の制御信号および該第２の制御信号を生成し、該第１の制御信号により、該複数の機能ブロックのうちの特定の機能ブロックを該バスシステムから切り離す大規模集積回路装置。
　　【請求項２】
　前記複数の機能ブロックは、前記バスシステムを介して前記選択制御回路および前記中央演算装置と接続されている回路ブロックである請求項１に記載の大規模集積回路装置。」（以下、この特許請求の範囲に記載された請求項を「補正後の請求項」という。）
　
に補正することを含むものである。
　
２．補正の適否
　
２−１．新規事項の有無（特許法第１７条の２第３項に規定する要件についての検討）
　
　補正後の請求項１は、その記載からして、次の事項（ａ）を含んでいる。
　
（ａ）「該第１の制御信号により、該複数の機能ブロックのうちの特定の機能ブロックを該バスシステムから切り離す」態様
　
　しかしながら、出願当初の明細書を参照すると、（当審注：下線は、参考のために当審で付与したものである。）
　
「【００４１】
  このような回路の構成によって、
大規模集積回路装置１００は、ＣＰＵ１０１を使って動作中に回路ブロックＡ〜Ｃの何れかひとつを選択することができ、また、その設定回路自身をディセーブルとする機能によって、ディセーブルとした以降のブロック選択を不可とし、これによって誤って意図しない回路ブロックが選択されることを防止することが可能となる。
「【００６５】
  このように本実施形態１では、大規模集積回路装置（ＬＳＩチップ）１００内に、それぞれ独立して信号処理動作を行う複数の回路ブロックＡ１０３、Ｂ１０４、Ｃ１０５を構成するとともに、
該回路ブロックＡ〜Ｃの何れかひとつを選択するためのブロック選択信号（第１の制御信号）１０７、１０８、１０９を出力するシステム設定回路１０２を該ＬＳＩ内に搭載し、該システム設定回路１０２と各回路ブロックとをバスシステム１０６により相互に接続し、システム制御回路
複数の回路ブロックの中からあるひとつの回路ブロックを有効として選択することができる。
適切な回路ブロックを選択して実行させることが可能となる。
　また、特定の機能ブロックをバスシステムから切り離す処理を、「第１の制御信号」によって行うことも出願当初の明細書には記載されていない。
　
　してみれば、前記（ａ）の含む態様（すなわち、「該第１の制御信号により、該複数の機能ブロックのうちの特定の機能ブロックを該バスシステムから切り離す」態様）は、出願当初の明細書、特許請求の範囲又は図面には、記載も示唆もなく、また自明な事項でもない。
　
　よって、補正後の請求項１の発明特定事項（ａ）に記載された発明特定事項は、出願当初の明細書、特許請求の範囲又は図面に記載されたものではない。
　
　以上のように、補正後の請求項１に記載された（ａ）の事項は、出願当初の明細書、特許請求の範囲又は図面に記載されておらず、かつ、その記載から自明なものでもないから、上記事項を追加する本件補正は、出願当初の明細書、特許請求の範囲又は図面に記載した範囲内でしたものではないので、特許法第１７条の２第３項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
２−２．独立特許要件（特許法第１７条の２第６項に規定する要件についての検討）
　
　仮に、補正前の請求項２についてする補正が、願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてなされたものであると仮定した場合であって、さらに、特許法第１７条の２第５項第２号の特許請求の範囲の限定的減縮（請求項に記載した発明を特定するために必要な事項を限定するものであって、その補正前の当該請求項に記載された発明とその補正後の請求項に記載された発明の利用分野及び解決しようとする課題が同一であるもの）を目的とするものであると仮定した場合に、本件補正後の請求項１に記載された発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第６項において準用する同法第１２６条第５項の規定に適合するか）以下に検討する。
　
（１）補正後の発明
　
　本件補正により、本願補正発明は、前記「１．補正の内容」に記載された以下のとおりのものである。
　
「　【請求項１】
　それぞれ独立して信号処理動作を行う複数の機能ブロックであって、該複数の機能ブロックの１つは、既存の大規模集積回路装置との互換性を有する互換回路を実現する第１の回路ブロックであり、該複数の機能ブロックの他の１つは、既存の大規模集積回路装置との互換性のない新規回路を実現する第２の回路ブロックである、複数の機能ブロックと、
　該複数の機能ブロックの中の少なくとも第１及び第２の回路ブロックの一方を選択するための第１の制御信号を生成する選択制御回路と、
　他の制御回路としての中央演算処理装置と、
　該中央演算処理装置と前記選択制御回路とを接続するバスシステムとを備え、
　該バスシステムは、該複数の機能ブロックおよび該選択制御回路を相互に接続しており、
　該選択制御回路は、自らの回路を動作停止させる第２の制御信号を生成する制御信号生成回路を有し、
　該選択制御回路は、該中央演算処理装置からの命令により、該第１の制御信号および該第２の制御信号を生成し、該第１の制御信号により、該複数の機能ブロックのうちの特定の機能ブロックを該バスシステムから切り離す大規模集積回路装置。」
　
（２）引用文献 
　
（２−１）引用文献１
　
　原査定の拒絶の理由に引用された、特開平８−９５７４４号公報（以下、「引用文献１」という。）には、以下の事項が記載されている。（当審注：下線は、参考のために当審で付与したものである。）
　
（ア）「【００２０】
図１は、本発明になる情報処理ＬＳＩを使用したパーソナルコンピュータなどの情報処理装置のシステム構成を示す図であり、１００１は本発明になる情報処理ＬＳＩ、１００２は該情報処理ＬＳＩ１００１に内蔵されてプログラムを実行する本体であるＣＰＵ（コア）
　
（イ）「【００２１】図２は、本発明になる前記情報処理ＬＳＩ１００１の内部構成を更に詳細に示したブロック図であり、２００１はレジスタや入力端子などで構成され表示制御手段１００１の有効（動作可）／無効（動作停止）を設定する動作停止設定手段、２００２は表示制御手段１００３の動作クロック信号を生成するクロック信号生成手段、２００３は
動作停止設定手段
の設定に応じて
入力動作クロック信号を有効／無効にする動作停止手段
２００７は該情報処理ＬＳＩ１００１に内蔵されるＣＰＵ１００２や表示制御手段１００３などの各機能手段間のアドレス，データ，コマンド信号などの信号線の集合である内部バス
　
（ウ）「【００２２】２００８〜２０１１は表示制御手段１００３の信号線とその他の制御手段（この実施例ではＣＰＵ１００２）の
信号線を切り換えて該情報処理ＬＳＩ１００１の前記端子
に接続する切り換え手段
　
（エ）「【００２４】次に、このように構成された情報処理ＬＳＩ１００１における動作停止手段２００３と切り換え手段２００８〜２０１１の動作を、図２を参照して説明する。Ｉ／Ｏ命令でビット３００１に
有効（「１」）が設定されると、動作停止手段
に「１」が入力される。
　
（オ）「【００２６】Ｉ／Ｏ命令でビット３００１に
無効（「０」）が設定されると、動作停止手段
には「０」が入力される。
　
（カ）「【００２９】この実施例では、表示制御手段１００３が使用する信号端子のみを記載したが、実際の情報処理ＬＳＩ１００１では、他の機能ブロックが使用する多数の信号端子が設けられる。また、この実施例における
動作停止設定手段
は、プログラムに従ってＣＰＵ１００２で情報設定を行なう
　
（キ）「【００３０】次に、本発明の他の実施例を図３及び図４を用いて説明する。
図４は本発明になる情報処理ＬＳＩ１００１のブロック図であり、４００２，４００４は動作停止手段、１００５Ａ，１００５ＢはＩ／Ｏ制御手段、４００５〜４００８は切り換え手段、
、４０１２は動作停止設定手段
　
（ク）「【００３１】この実施例は、信号端子４００９〜４０１１をＣＰＵ１００２とＩ／Ｏ制御手段１００５Ａ，１００５Ｂが選択的に利用して前述したようなＩ／Ｏ１００９，１０１０を制御する構成であり、図３に示すように、
動作停止設定手段４０１２のビット３００２，３００３に「１」／「０」を設定することで、Ｉ／Ｏ制御手段（１）１００５Ａ，（２）１００５Ｂを選択的に有効／無効に設定することが可能
　
　（キ）における記載「図４は本発明になる情報処理ＬＳＩ１００１のブロック図であり、４００２，４００４は動作停止手段、１００５Ａ，１００５ＢはＩ／Ｏ制御手段、４００５〜４００８は切り換え手段」、独立した２つのＩ／Ｏ制御手段がそれぞれ動作停止手段と切り替え手段に接続されている態様を示す図４、（イ）における記載「動作停止設定手段…（中略）…の設定に応じて…（中略）…入力動作クロック信号を有効／無効にする動作停止手段」、及び（ウ）における記載「信号線を切り換えて該情報処理ＬＳＩ１００１の前記端子…（中略）…に接続する切り換え手段」からすると、それぞれ独立して信号処理動作を行う複数のＩ／Ｏ制御手段、が記載されているものと認められる。
　
　（ク）における記載「動作停止設定手段４０１２のビット３００２，３００３に「１」／「０」を設定することで、Ｉ／Ｏ制御手段（１）１００５Ａ，（２）１００５Ｂを選択的に有効／無効に設定することが可能」、及び（エ）における記載「有効（「１」）が設定されると、動作停止手段…（中略）…に「１」が入力される。」からすると、複数のＩ／Ｏ制御手段の中の少なくとも一方を選択するための信号「１」（以下、「第１の信号」という。）を生成する動作停止設定手段、が記載されているものと認められる。
　
　（ア）における記載「図１は、本発明になる情報処理ＬＳＩを使用したパーソナルコンピュータなどの情報処理装置のシステム構成を示す図であり、１００１は本発明になる情報処理ＬＳＩ、１００２は該情報処理ＬＳＩ１００１に内蔵されてプログラムを実行する本体であるＣＰＵ（コア）」、（イ）における記載「２００７は該情報処理ＬＳＩ１００１に内蔵されるＣＰＵ１００２や表示制御手段１００３などの各機能手段間のアドレス，データ，コマンド信号などの信号線の集合である内部バス」、（キ）における記載「図４は本発明になる情報処理ＬＳＩ１００１のブロック図であり、４００２，４００４は動作停止手段、１００５Ａ，１００５ＢはＩ／Ｏ制御手段、４００５〜４００８は切り換え手段、…（中略）…、４０１２は動作停止設定手段」、及び、動作停止設定手段は（イ）記載の「各機能手段」に含まれるといえることからすると、情報処理ＬＳＩは、他の制御回路としてのＣＰＵと、該ＣＰＵと動作停止設定手段とを接続する内部バスとを備え、該内部バスは、複数のＩ／Ｏ制御手段および該動作停止設定手段を相互に接続しているものと認められる。
　
　（カ）における記載「動作停止設定手段…（中略）…は、プログラムに従ってＣＰＵ１００２で情報設定を行なう」、（ク）における記載「動作停止設定手段４０１２のビット３００２，３００３に「１」／「０」を設定することで、Ｉ／Ｏ制御手段（１）１００５Ａ，（２）１００５Ｂを選択的に有効／無効に設定することが可能」、（エ）における記載「有効（「１」）が設定されると、動作停止手段…（中略）…に「１」が入力される。」、及び（オ）における記載「無効（「０」）が設定されると、動作停止手段…（中略）…には「０」が入力される。」からすると、動作停止設定手段は、ＣＰＵからの命令により、複数のＩ／Ｏ制御手段の一方を選択するための信号（第１の信号）を生成し、該第１の信号により、該複数のＩ／Ｏ制御手段のうちの特定のＩ／Ｏ制御手段を無効にする態様が記載されているものと認められる。
　
　したがって、引用文献１には、次の発明（以下、「引用発明」という。）が記載されていると認められる。
　
　それぞれ独立して信号処理動作を行う複数のＩ／Ｏ制御手段と、
　該複数のＩ／Ｏ制御手段の中の少なくとも一方を選択するための第１の信号を生成する動作停止設定手段と、
　他の制御回路としてのＣＰＵと、
　該ＣＰＵと前記動作停止設定手段とを接続する内部バスとを備え、
　該内部バスは、該複数のＩ／Ｏ制御手段および該動作停止設定手段を相互に接続しており、
　該動作停止設定手段は、該ＣＰＵからの命令により、該第１の信号を生成し、該第１の信号により、該複数のＩ／Ｏ制御手段のうちの特定のＩ／Ｏ制御手段を無効にする情報処理ＬＳＩ。
　
（２−２）引用文献２
　
　原査定の拒絶の理由に引用された、特開平２−１２８２６６号公報（以下、「引用文献２」という。）には、以下の事項が記載されている。（当審注：下線は、参考のために当審で付与したものである。）
　
（ケ）「パーソナルコンピュータ等のシステムにおいて、機能追加が行われると、それに合わせてシステムを構成する各種コントローラ（周辺装置用コントローラ等）の改良が行われる。
そして、コントローラにおいて機能追加を行う場合は、新機能を実現するためのレジスタ（モードレジスタ、データレジスタ）が新たにコントローラに追加される。
第５図（ａ）は旧バージョンのコントローラにおけるレジスタ構成例を示したものである。
第５図（ｂ）は新バージョンのコントローラにおけるレジスタ構成例を示したものである。
第５図（ｂ）のレジスタ構成では、第５図（ａ）に示されたレジスタの他に、新機能ＢのためのレジスタＢが追加されている。
　
（コ）「
新バージョンのコントローラを開発する際には、モードレジスタ４｛第５図（ｃ）｝を設け、このレジスタ４にモード選択用データを書き込むことにより、レジスタ構成を旧バージョン対応にするか新バージョン対応にするかを切り換えるようにしている。
　
（サ）「次に、モードレジスタ１０の構成を説明する。第１図に示すように、
モードレジスタ１０は初期化機能付きレジスタ１１とＯＲゲート１２とからなる。
レジスタ１１における
出力端Ｑ
７
の出力信号はモードプロテクト信号ＭＤＰＲとして用いられる。
　
（シ）「以下、第４図のタイムチャートを用いてモードレジスタ１０の動作を説明する。…（中略）…。
　次に、時刻ｔ２ａにおいてデコード信号ＭＤＷＲが出力されると共に、
モードＦを指定するデータＤＴ０〜ＤＴ３および書込制御データＤＴ７（この場合は“１”）が入力されたとする。
レジスタ１１の出力端Ｑ
７
におけるモードプロテクト信号ＭＤＰＲが立ち上がる。
この場合、レジスタ１１の出力端Ｑ
７
におけるモードプロテクト信号ＭＤＰＲは“１”となっているので、ＯＲゲート１２の出力は常に“１”となり、モード書込信号ＭＤＳＴが出力されない。従って、レジスタ１１へのデータ書込は阻止され、コントローラのモードはＦのまま変化しない。
　
このように、このモードレジスタ１０は、第７ビットにデータ“１”を書き込まない限り、データ書込を続けて行うことが可能である。また、第７ビットにデータ“１”を書き込んだ場合は、それ以後のデータ書込が阻止される。
　
このようなモードレジスタ１０をコントローラの構成要素として適用すると、必要に応じてモードをプロテクトすることが可能となり、
内容が破壊されるといった事故を防止することができる。
　
　（ケ）における記載「コントローラにおいて機能追加を行う場合は、新機能を実現するためのレジスタ（モードレジスタ、データレジスタ）が新たにコントローラに追加される。…（中略）…。第５図（ａ）は旧バージョンのコントローラにおけるレジスタ構成例を示したものである。…（中略）…。第５図（ｂ）は新バージョンのコントローラにおけるレジスタ構成例を示したものである。…（中略）…第５図（ｂ）のレジスタ構成では、第５図（ａ）に示されたレジスタの他に、新機能ＢのためのレジスタＢが追加されている。」、（コ）における記載「新バージョンのコントローラを開発する際には、モードレジスタ４｛第５図（ｃ）｝を設け、このレジスタ４にモード選択用データを書き込むことにより、レジスタ構成を旧バージョン対応にするか新バージョン対応にするかを切り換えるようにしている。」からすると、引用文献２には、コントローラ内に旧バージョンのレジスタと新バージョンのレジスタを有し、旧バージョン対応にするか新バージョン対応にするかを切り換えて実行する技術（以下、「周知慣用技術１」という。）が記載されているものと認められる。
　
　（サ）における記載「モードレジスタ１０は初期化機能付きレジスタ１１とＯＲゲート１２とからなる。…（中略）…、レジスタ１１における…（中略）…出力端Ｑ７の出力信号はモードプロテクト信号ＭＤＰＲとして用いられる。」、及び（シ）における記載「モードＦを指定するデータＤＴ０〜ＤＴ３および書込制御データＤＴ７（この場合は“１”）が入力されたとする。…（中略）…レジスタ１１の出力端Ｑ７におけるモードプロテクト信号ＭＤＰＲが立ち上がる。…（中略）…。この場合、レジスタ１１の出力端Ｑ７におけるモードプロテクト信号ＭＤＰＲは“１”となっているので、ＯＲゲート１２の出力は常に“１”となり、モード書込信号ＭＤＳＴが出力されない。従って、レジスタ１１へのデータ書込は阻止され、コントローラのモードはＦのまま変化しない。…（中略）…。このように、このモードレジスタ１０は、第７ビットにデータ“１”を書き込まない限り、データ書込を続けて行うことが可能である。また、第７ビットにデータ“１”を書き込んだ場合は、それ以後のデータ書込が阻止される。…（中略）…。このようなモードレジスタ１０をコントローラの構成要素として適用すると、必要に応じてモードをプロテクトすることが可能となり、…（中略）…内容が破壊されるといった事故を防止することができる。」からすると、引用文献２には、誤動作を防止することを目的として、自らの回路を動作停止させる制御信号を生成する回路を備える技術（以下、「周知慣用技術２」という。）が記載されているものと認められる。
　
（３）対比
　
　ここで、本願補正発明と引用発明とを比較する。
　
　引用発明の「情報処理ＬＳＩ」は、本願補正発明の「大規模集積回路装置」に相当する。
　引用発明の「Ｉ／Ｏ制御手段」は、情報処理ＬＳＩに組み込まれてＩ／Ｏ制御という機能を実現する回路であることから、本願補正発明の「機能ブロック」に相当する。
　引用発明の「第１の信号」は、Ｉ／Ｏ制御手段の有効／無効を制御するための信号であることから、本願補正発明の「第１の制御信号」に相当する。
　引用発明の「動作停止設定手段」は、複数のＩ／Ｏ制御手段の中の少なくとも一方を選択するための第１の信号を生成するものであることから、本願補正発明の「選択制御回路」に相当すると言える。
　引用発明の「ＣＰＵ」は、本願補正発明の「中央演算処理装置」に相当する。
　引用発明の「内部バス」は、本願補正発明の「バスシステム」に相当する。
　引用発明の「特定のＩ／Ｏ制御手段を無効にする」と本願補正発明の「特定の機能ブロックを該バスシステムから切り離す」とは、ともに特定の手段（機能）を使用できなくするという点で共通する。
　
　したがって、本願補正発明と引用発明とは、以下の点で一致し、また、相違している。
　
（一致点）
　
　それぞれ独立して信号処理動作を行う複数の機能ブロックと、
　該複数の機能ブロックの中の少なくとも一方を選択するための第１の制御信号を生成する選択制御回路と、
　他の制御回路としての中央演算処理装置と、
　該中央演算処理装置と前記選択制御回路とを接続するバスシステムとを備え、
　該バスシステムは、該複数の機能ブロックおよび該選択制御回路を相互に接続しており、
　該選択制御回路は、該中央演算処理装置からの命令により、該第１の制御信号を生成し、該第１の制御信号により、該複数の機能ブロックのうちの特定の機能ブロックを使用できなくする大規模集積回路装置。
　
（相違点１）
　
　本願補正発明における複数の機能ブロックが、「既存の大規模集積回路装置との互換性を有する互換回路を実現する第１の回路ブロック」と「既存の大規模集積回路装置との互換性のない新規回路を実現する第２の回路ブロック」であるのに対して、引用発明では複数のＩ／Ｏ制御手段である点。
　
（相違点２）
　
　本願補正発明における選択制御回路が、第１の制御信号とは別の「自らの回路を動作停止させる第２の制御信号」を生成する回路を有しているのに対して、引用発明では該第２の制御信号を生成する回路を備えていない点。
　
（４）判断
　
（４−１）相違点１について検討する。
　
　引用発明に記載されるように、１つのＬＳＩ内に配置された複数の回路を制御信号により切り替えて使用することは、当該技術分野において慣用的に行われている周知技術に過ぎず、そして、該複数の回路として、どのような回路とするかについては、当業者が使用用途に応じて、適宜に選択し得る設計事項に過ぎない。なお、上記「（２−２）引用文献２」に周知慣用技術１として記載されるように、該複数の回路を、旧バージョンの回路と新バージョンの回路とすることについても、周知技術に過ぎず、当業者が必要に応じて、当該構成を採用することについて、何ら技術的困難性も見いだせない。
　してみれば、引用発明においても、１つのＬＳＩ内に配置された複数のＩ／Ｏ制御手段として、旧バージョンのＩ／Ｏ制御手段と新バージョンのＩ／Ｏ制御手段とすることは、当業者であれば、適宜なし得たことである。
　
　よって、相違点１は格別のものではない。
　
（４−２）相違点２について検討する。
　
　上記「（２−２）引用文献２」に周知慣用技術２として記載されるように、１つのＬＳＩに設置された複数の回路に対して制御を行う回路において、「誤動作を防止することを目的として、自らの回路を動作停止させる制御信号を生成する回路を備える」技術は、当該技術分野において、周知技術に過ぎない。してみれば、引用発明においても、複数のＩ／Ｏ制御手段の中の少なくとも一方を選択するための第１の制御信号に加え、自らの回路を動作停止させる第２の制御信号を生成する回路を備えるように構成することは、当業者が容易に想到し得たものである。
　
　よって、相違点２は格別のものではない。
　
（４−３）まとめ
　
　上記で検討したごとく、相違点１および相違点２は格別のものではなく、そして、本願補正発明の構成によってもたらされる効果も、当業者であれば当然に予測可能なものに過ぎず格別なものとは認められない。
　
　したがって、本願補正発明は上記引用発明、周知慣用技術１及び周知慣用技術２に基づいて、当業者が容易に発明できたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
３．むすび 
　
　以上のとおり、本件補正は、上記「２−１．新規事項の有無」で指摘したように、願書に最初に添付された明細書、特許請求の範囲又は図面に記載した範囲内にしたものでなく、特許法第１７条の２第３項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　また、仮に、本件補正が、願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてなされたものであると仮定した場合であって、さらに、特許法第１７条の２第５項第２号の特許請求の範囲の限定的減縮（請求項に記載した発明を特定するために必要な事項を限定するものであって、その補正前の当該請求項に記載された発明とその補正後の請求項に記載された発明の利用分野及び解決しようとする課題が同一であるもの）を目的とするものであると仮定した場合であっても、上記「２−２．独立特許要件」で指摘したように、本願補正発明は、特許出願の際独立して特許を受けることができるものではないから、本件補正は、特許法第１７条の２第６項の規定により準用する特許法第１２６条第５項の規定に違反するものであり、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　よって、結論のとおり決定する。
　
第３．本願発明について 
　
　平成２２年１２月６日付けの手続補正は上記のとおり却下されたので、本願の請求項２に係る発明（以下、同項記載の発明を「本願発明」という。）は、平成２１年１２月７日付け手続補正書の特許請求の範囲の請求項２に記載された事項により特定される、以下のとおりのものである。
　
「　【請求項１】
　それぞれ独立して信号処理動作を行う複数の機能ブロックであって、該複数の機能ブロックの１つは、既存の大規模集積回路装置との互換性を有する互換回路を実現する第１の回路ブロックであり、該複数の機能ブロックの他の１つは、既存の大規模集積回路装置との互換性のない新規回路を実現する第２の回路ブロックである、複数の機能ブロックと、
　該複数の機能ブロックの中の少なくとも第１及び第２の回路ブロックの一方を選択するための第１の制御信号を生成する選択制御回路とを備え、
　該選択制御回路は、自らの回路を動作停止させる第２の制御信号を生成する制御信号生成回路を有し、
　該選択制御回路は、他の制御回路からの命令により、該第１の制御信号および該第２の制御信号を生成する大規模集積回路装置。
　　【請求項２】
　前記他の制御回路としての中央演算処理装置と、
　該中央演算処理装置と前記選択制御回路とを接続するバスシステムとを有する請求項１に記載の大規模集積回路装置。」
　
１．引用文献
　
　原査定の拒絶の理由に引用された、引用文献およびその記載事項は、前記「第２．平成２２年１２月６日付けの手続補正についての補正却下の決定」の「２−２．独立特許要件」の「（２）引用文献」に記載したとおりである。 
　
２．対比・判断 
　
　本願発明は、前記「第２．平成２２年１２月６日付けの手続補正についての補正却下の決定」の「２−２．独立特許要件」の「（１）補正後の発明」に記載された本願補正発明の発明特定事項「該バスシステムは、該複数の機能ブロックおよび該選択制御回路を相互に接続しており、」、「該第１の制御信号により、該複数の機能ブロックのうちの特定の機能ブロックを該バスシステムから切り離す」を省いたものである。
　
　してみると、本願発明の構成も引用発明、周知慣用技術１及び周知慣用技術２に基づいて、当業者が容易に想到し得たものである。
　そして、当該構成の採用によって奏される作用効果も、当業者であれば容易に予測し得る程度のものであって、格別顕著なものではない。
　
　よって、本願発明は、引用発明、周知慣用技術１及び周知慣用技術２に基づいて、当業者が容易に発明をすることができたものである。
　
３．むすび 
　
　以上のとおり、本願発明は、引用発明、周知慣用技術１及び周知慣用技術２に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 
　
　よって、結論のとおり審決する。