【手続補正書】
【提出日】平成23年1月20日(2011.1.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
結合型駆動及び終端回路であって：
可変インピーダンス・プルアップ回路網；
可変インピーダンス・プルダウン回路網；
前記プルアップ回路網の構成を設定する少なくとも１つの制御入力；
前記プルダウン回路網の構成を設定する少なくとも１つの制御入力；
前記可変インピーダンス・プルアップ回路網がプルアップ回路網終端インピーダンスを有するよう構成され；前記可変インピーダンス・プルダウン回路網がプルダウン回路網終端インピーダンスを有するよう構成され；該プルアップ回路網及び該プルダウン回路網は共同して分割終端として動作する終端動作モードを有する回路；
ハイ出力を駆動するために、前記プルアップ回路網がオンに切り替えられたとき特定のインピーダンスを生成するよう構成され；ロー出力を駆動するために、前記プルダウン回路網がオンに切り替えられたとき特定のインピーダンスを生成するよう構成される；駆動モードを有する回路；
を有し、
前記プルアップ回路網及び前記プルダウン回路網のそれぞれは、同一のインピーダンスを提供するよう大きさの定められた複数のトランジスタを有し、
前記プルアップ回路網及び前記プルダウン回路網のそれぞれは、オンに切り替えられたトランジスタの数を徐々に変化させることにより、所望のインピーダンスを有するよう構成される、
ことを特徴とする回路。
【請求項２】
コア・ロジック；
対応するＩ／Ｏパッドをそれぞれ有する複数のＩ／Ｏ（入力／出力）；
Ｉ／Ｏ毎に、対応する請求項１に記載の結合型駆動及び終端回路；
を有し、
該結合型駆動及び終端回路は、前記コア・ロジックからの出力を生成し、前記コア・ロジックへの外部入力を終端するよう動作する、
ことを特徴とするコア・ロジック。
【請求項３】
前記プルアップ及びプルダウン回路網は、駆動モードと終端モードとの間で転換するときに、２つのインピーダンス設定の間で動的に切り替えられる、
ことを特徴とする請求項２記載の装置。
【請求項４】
Ｉ／Ｏ毎に、ＡＮＤ−ＯＲ−ＡＮＤロジックを有し、ハイへの駆動を示す第１の入力とローへの駆動を示す第２の入力と終端を示す第３の入力とを受信し、相応して２つのインピーダンス設定の間で切り替えるプリドライバ・ロジック；
を更に有する請求項２、３の何れか一項記載の装置。
【請求項５】
基準インピーダンスに対して前記インピーダンスを較正する較正ロジック；
と結合する請求項１記載の回路。
【請求項６】
コア・ロジック；
対応する入力パッドをそれぞれ有する複数の入力；
対応する出力パッドをそれぞれ有する複数の出力；
恒久的に終端モードになるようにされた、入力パッド毎の対応する請求項１、５の何れか一項記載の結合型駆動及び終端回路；
恒久的に駆動モードになるようにされた、出力パッド毎の対応する請求項１記載の結合型駆動及び終端回路；
を有する装置。
【請求項７】
請求項１、５の何れか一項記載の結合型駆動及び終端回路；
前記結合型駆動及び終端回路が駆動モード又は終端モードであるかに応じて前記制御入力を生成する制御部；
を有する装置。
【請求項８】
前記プルアップ回路網は、並列に共に結合された複数のトランジスタを有し；
前記プルアップ回路網の可変インピーダンスは、前記複数のトランジスタのうちの特定の数を選択的にオンに切り替えることにより制御され；
前記プルダウン回路網は、並列に共に結合された複数のトランジスタを有し；
前記プルダウン回路網の可変インピーダンスは、前記複数のトランジスタのうちの特定の数を選択的にオンに切り替えることにより制御される；
ことを特徴とする請求項１、５の何れか一項記載の結合型駆動及び終端回路。
【請求項９】
請求項１、５、８の何れか一項記載の結合型駆動及び終端回路；
較正の実行で用いられる前記結合型駆動及び終端回路の少なくとも一部の複製；
を有する装置。
【請求項１０】
（１）データ出力が論理ハイのとき、駆動モードのためにプルアップ回路網を較正する段階；
（２）データ出力が論理ローのとき、駆動モードのためにプルダウン回路網を較正する段階；
（３）終端モードのためにプルアップ回路網を較正する段階；
（４）終端モードのためにプルダウン回路網を較正する段階；
の４段階で実行される較正を制御する制御部；
を更に有する請求項９記載の装置。
【請求項１１】
前記プルアップ回路網は複数のｐ型ＭＯＳＦＥＴトランジスタを有し、
前記プルダウン回路網は複数のｎ型ＭＯＳＦＥＴトランジスタを有し、
当該装置は、
（１）ｎ型素子の出力インピーダンスを較正し、データ出力が論理ローのとき、駆動モードのために何個の前記ｎ型トランジスタがイネーブルされるべきかを決定する段階；
（２）ｐ型素子の出力インピーダンスを較正し、データ出力が論理ハイのとき、駆動モードのために何個の前記ｐ型トランジスタがイネーブルされるべきかを決定する段階；
（３）ｎ型素子の終端を較正し、終端モードのために何個の前記ｎ型トランジスタがイネーブルされるべきかを決定する段階；
（４）ｐ型素子の終端を較正し、終端モードのために何個の前記ｐ型トランジスタがイネーブルされるべきかを決定する段階；
の４段階で実行される較正を制御する制御部；を更に有する請求項９記載の装置。
【請求項１２】
前記プルアップ回路網及び前記プルダウン回路網は、全体がｎ型トランジスタ又はｐ型トランジスタでそれぞれ形成され、
当該装置は：
（１）データ出力が論理ハイのとき、駆動モードのためにプルアップ回路網を較正する段階；
（２）終端モードのためにプルアップ回路網を較正する段階；
の２段階で実行される較正を制御する制御部；
を更に有する請求項９記載の装置。
【請求項１３】
前記オンに切り替えられたトランジスタの数は、温度計コードを用いて徐々に変化される、
ことを特徴とする請求項１記載の装置。
【請求項１４】
前記温度計コードに変換されるオンに切り替えられたトランジスタの数を、グレイコードを用いて符号化する；
ことを特徴とする請求項１３記載の装置。
【請求項１５】
結合型駆動及び終端を提供する方法であって：
終端動作モードで、可変インピーダンス・プルアップ回路網をプルアップ回路網終端インピーダンスを有するよう構成し、可変インピーダンス・プルダウン回路網をプルダウン回路網終端インピーダンスを有するよう構成し、該プルアップ回路網及び該プルダウン回路網は分割終端として共同して動作し、該プルアップ回路網及び該プルダウン回路網のそれぞれは同一のインピーダンスを提供するよう大きさの定められた複数のトランジスタを有し、該プルアップ回路網及び該プルダウン回路網のそれぞれはオンに切り替えられたトランジスタの数を徐々に変化させることにより、所望のインピーダンスを有するよう構成される段階；
駆動動作モードで、ハイ出力を駆動するために、前記プルアップ回路網を第１の駆動インピーダンスを生成するよう構成する段階；
前記駆動動作モードで、ロー出力を駆動するために、前記プルダウン回路網を第２の駆動インピーダンスを生成するよう構成する段階；
を有する方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
【特許文献１】米国特許第５，１０７，２３０号明細書
【特許文献２】米国特許第５，１３４，３１１号明細書
【特許文献３】米国特許第５，１９４，７６５号明細書
【特許文献４】米国特許第５，４５７，４０７号明細書
【特許文献５】米国特許第５，６６６，０７８号明細書
【特許文献６】米国特許第５，９５５，８９４号明細書
【特許文献７】米国特許第６，０２１，０７１号明細書
【特許文献８】米国特許第６，０４９，２２１号明細書
【特許文献９】米国特許第６，０６０，９０７号明細書
【特許文献１０】米国特許第６，０８７，８４７号明細書
【特許文献１１】米国特許第６，１１８，３１０号明細書
【特許文献１２】米国特許第６，１６６，５６３号明細書
【特許文献１３】米国特許第６，２５５，８７４号明細書
【特許文献１４】米国特許第６，２７５，０６２号明細書
【特許文献１５】米国特許第６，３０７，４２４号明細書
【特許文献１６】米国特許第６，３２６，８０２号明細書
【特許文献１７】米国特許第６，５０１，２９３号明細書
【特許文献１８】米国特許第６，５０９，７５７号明細書
【特許文献１９】米国特許第６，８６４，７０４号明細書
【特許文献２０】米国特許第６，８８５，９５９号明細書
【特許文献２１】米国特許第６，８９４，５２９号明細書
【特許文献２２】米国特許第７，１１９，５４９号明細書
【特許文献２３】米国特許第７，１３５，８８４号明細書
【特許文献２４】米国特許第７，４１７，４５２号明細書
【特許文献２５】米国特許出願第２００４−０１８３５６５Ａ１号明細書
【特許文献２６】米国特許出願第２００５−０２２６０８０Ａ１号明細書
【特許文献２７】米国特許出願第２００６−０２２６８６８Ａ１号明細書
【特許文献２８】米国特許出願第２００６−０２５５８３０Ａ１号明細書
【特許文献２９】米国特許出願第２００７−００５７６９１Ａ１号明細書
【特許文献３０】米国特許出願第２００７−０１２６４６６Ａ１号明細書
【特許文献３１】米国特許出願第２００７−０１２６４６７Ａ１号明細書
【非特許文献１】Ｊｅｄｅｃ  Ｓｔａｎｄａｒｄ，ＤＤＲ２  ＳＤＲＡＭ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ，ＪＥＳＤ７９−２Ｅ（Ｒｅｖｉｓｉｏｎ  ｏｆ  ＪＥＳＤ７９−２Ｄ），Ａｐｒ．  ２００８，Ｊｅｄｅｃ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｓｓｏｃｉａｔｉｏｎ
【非特許文献２】Ｊｅｄｅｃ  Ｓｔａｎｄａｒｄ，Ｓｔｕｂ  Ｓｅｒｉｅｓ  Ｔｅｒｍｉｎａｔｅｄ  Ｌｏｇｉｃ  ｆｏｒ  １．８Ｖ（ＳＳＴＬ＿１８），ＪＥＳＤ８−１５Ａ，Ａｄｄｅｎｄｕｍ  １５  ｔｏ  ＪＥＳＤ８  Ｓｅｒｉｅｓ（Ｒｅｖｉｓｉｏｎ  ｏｆ  ＪＥＳＤ８−１５），Ｓｅｐ．  ２００３，Ｊｅｄｅｃ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｓｓｏｃｉａｔｉｏｎ
【非特許文献３】ＥＩＡ／Ｊｅｄｅｃ  Ｓｔａｎｄａｒｄ，Ｓｔｕｂ  Ｓｅｒｉｅｓ  Ｔｅｒｍｉｎａｔｅｄ  Ｌｏｇｉｃ  ｆｏｒ  ３．３  Ｖｏｌｔｓ（ＳＳＴＬ＿３），ＥＩＡ／ＪＥＳＤ８−８，Ａｕｇ．  １９９６，Ｅｌｅｃｔｒｏｎｉｃ  Ｉｎｄｕｓｔｒｉｅｓ  Ａｓｓｏｃｉａｔｉｏｎ，Ｅｎｇｉｎｅｅｒｉｎｇ  Ｄｅｐａｒｔｍｅｎｔ
【非特許文献４】Ｊｅｄｅｃ  Ｓｔａｎｄａｒｄ，ＤＤＲ２  ＳＤＲＡＭ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ，ＪＥＳＤ７９−２Ｂ（Ｒｅｖｉｓｉｏｎ  ｏｆ  ＪＥＳＤ７９−２Ａ），Ｊａｎ．２００５，Ｊｅｄｅｃ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｓｓｏｃｉａｔｉｏｎ
【非特許文献５】Ｊｅｄｅｃ  Ｓｔａｎｄａｒｄ，Ｓｔａｂ  Ｓｅｒｉｅｓ  Ｔｅｒｍｉｎａｔｅｄ  Ｌｏｇｉｃ  ｆｏｒ  ２．５Ｖ（ＳＳＴＬ＿２），ＪＥＳＤ８−９Ｂ（Ｒｅｖｉｓｉｏｎ  ｏｆ  ＪＥＳＤ８−９Ａ），Ｍａｙ  ２００２，Ｊｅｄｅｃ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｓｓｏｃｉａｔｉｏｎ
【非特許文献６】Ｓｕｐｐｌｅｍｅｎｔａｒｙ  Ｅｕｒｏｐｅａｎ  Ｓｅａｒｃｈ  Ｒｅｐｏｒｔ，Ｅｕｒｏｐｅａｎ  Ｐａｔｅｎｔ  Ａｐｐｌｉｃａｔｉｏｎ  Ｎｏ．０８７５７２０５．３，Ｊｕｌ．１６，２０１０