(57)【特許請求の範囲】
【請求項１】
基板上に形成されるＭＯＳキャパシタ、
前記ＭＯＳキャパシタの上に形成される金属キャパシタ、及び
前記金属キャパシタの上に形成される同一平面導波路、
を含む装置であって、
前記金属キャパシタが、互いに入れ込む第１、第２、及び第３の部分を有するメタライゼーション層を含み、
前記メタライゼーション層が第１のメタライゼーション層を含み、
前記同一平面導波路が、
第１、第２、及び第３の部分を有する第２のメタライゼーション層、
前記第１のメタライゼーション層の前記第１の部分と前記第２のメタライゼーション層の前記第１の部分との間に形成される、導電性ビアの第１のセット、
前記第１のメタライゼーション層の前記第２の部分と前記第２のメタライゼーション層の前記第２の部分との間に形成される、導電性ビアの第２のセット、及び
前記第１のメタライゼーション層の前記第３の部分と前記第２のメタライゼーション層の前記第３の部分との間に形成される、導電性ビアの第３のセット、
を含む、装置。
【請求項２】
請求項１に記載の装置であって、
前記第１のメタライゼーション層が、各々が第１、第２、及び第３の部分を有する複数の第１のメタライゼーション層を含む、装置。
【請求項３】
請求項１に記載の装置であって、
前記同一平面導波路が、
第１、第２、及び第３の部分を有する第３のメタライゼーション層、及び
前記第２のメタライゼーション層の前記第１及び第３の部分の少なくとも１つと前記第３のメタライゼーション層との間に形成される、導電性ビアの第４のセット、
を更に含む、装置。
【請求項４】
請求項３に記載の装置であって、
前記ＭＯＳキャパシタが、
第１の部分及び第２の部分を有する第４のメタライゼーション層、
前記基板内に形成される複数のソース／ドレイン領域、
前記基板の上に形成される複数のゲート絶縁体層であって、各ゲート絶縁体層が少なくとも２つのソース／ドレイン領域間に形成される、前記複数のゲート絶縁体層、
複数のゲート電極であって、各ゲート電極が前記ゲート絶縁体層の少なくとも１つの上に形成される、前記複数のゲート電極、
各ゲート電極に結合されるストラップ、
導電性ビアの第７のセットであって、前記第７のセットからの各導電性ビアが、少なくとも１つのソース／ドレイン領域と前記第４のメタライゼーション層の前記第１の部分との間に形成される、前記導電性ビアの第７のセット、及び
導電性ビアの第８のセットであって、前記第８のセットからの各導電性ビアが、前記ストラップと前記第４のメタライゼーション層の前記第２の部分との間に形成される、前記導電性ビアの第８のセット、
を含む、装置。
【請求項５】
請求項１に記載の装置であって、
前記装置が、前記基板上に形成されるダイオードを更に含む、装置。
【請求項６】
センタータップを有するバルン、及び
送信ラインを形成するように互いに近接する複数の送信ラインユニット、
を含む、装置であって、
前記送信ラインが前記センタータップに結合され、前記センタータップ近くの前記送信ラインユニットが、センタータップから離れた送信ラインユニットより小さな高さを有する寸法とされ、
各送信ラインユニットが、
基板上に形成されるＭＯＳキャパシタと、
前記ＭＯＳキャパシタの上に形成される金属キャパシタと、
前記金属キャパシタの上に形成される同一平面導波路と、
を含む、装置。
【請求項７】
請求項６に記載の装置であって、
前記金属キャパシタが、互いに入れ込む第１、第２、及び第３の部分を有するメタライゼーション層を含む、装置。
【請求項８】
請求項７に記載の装置であって、
前記メタライゼーション層が第１のメタライゼーション層を含み、
前記同一平面導波路が、
第１、第２、及び第３の部分を有する第２のメタライゼーション層、
前記第１のメタライゼーション層の前記第１の部分と前記第２のメタライゼーション層の前記第１の部分との間に形成される、導電性ビアの第１のセット、
前記第１のメタライゼーション層の前記第２の部分と前記第２のメタライゼーション層の前記第２の部分との間に形成される、導電性ビアの第２のセット、及び
前記第１のメタライゼーション層の前記第３の部分と前記第２のメタライゼーション層の前記第３の部分との間に形成される、導電性ビアの第３のセット、
を含む、装置。
【請求項９】
請求項８に記載の装置であって、
前記第１のメタライゼーション層が、各々が第１、第２、及び第３の部分を有する複数の第１のメタライゼーション層を含む、装置。
【請求項１０】
請求項９に記載の装置であって、
前記同一平面導波路が、
第１、第２、及び第３の部分を有する第３のメタライゼーション層、及び
前記第２のメタライゼーション層の前記第１及び第３の部分の少なくとも１つと前記第３のメタライゼーション層との間に形成される、導電性ビアの第４のセット、
を更に含む、装置。
【請求項１１】
請求項１０に記載の装置であって、
前記ＭＯＳキャパシタが、
第１の部分及び第２の部分を有する第４のメタライゼーション層、
前記基板内に形成される複数のソース／ドレイン領域、
前記基板の上に形成される複数のゲート絶縁体層であって、各ゲート絶縁体層が少なくとも２つのソース／ドレイン領域間に形成される、前記複数のゲート絶縁体層、
複数のゲート電極であって、各ゲート電極が前記ゲート絶縁体層の少なくとも一つの上に形成される、前記複数のゲート電極、
各ゲート電極に結合されるストラップ、
導電性ビアの第７のセットであって、前記第７のセットからの各導電性ビアが、少なくとも１つのソース／ドレイン領域と前記第４のメタライゼーション層の前記第１の部分との間に形成される、前記導電性ビアの第７のセット、及び
導電性ビアの第８のセットであって、前記第８のセットからの各導電性ビアが、前記ストラップと前記第４のメタライゼーション層の前記第２の部分との間に形成される、前記導電性ビアの第８のセット、
を含む、装置。
【請求項１２】
請求項１１に記載の装置であって、
各送信ラインユニットが約４μｍの幅であり、前記センタータップから離れて位置する各送信ラインユニットが約９．５μｍ又はそれより大きい高さであり、前記センタータップ近くに位置する各送信ラインユニットが約９．５μｍより小さい高さである、装置。
【請求項１３】
請求項６に記載の装置であって、
前記センタータップに最も近い送信ラインユニットが、前記基板上に形成されるダイオードを更に含む、装置。
【請求項１４】
センタータップを有するバルン、及び
送信ラインを形成するように互いに近接する複数の送信ラインユニット、
を含む装置であって、
前記送信ラインが前記センタータップに結合され、前記センタータップ近くの前記送信ラインユニットが、センタータップから離れた前記送信ラインユニットより小さな高さを有する寸法とされ、
各送信ラインユニットが、
ＭＯＳキャパシタであって、
前記基板内に形成される複数のソース／ドレイン領域と、
前記基板の上に形成される複数のゲート絶縁体層であって、各ゲート絶縁体層が少なくとも２つのソース／ドレイン領域間に形成される、前記複数のゲート絶縁体層と、
複数のゲート電極であって、各ゲート電極が前記ゲート絶縁体層の少なくとも一つの上に形成される、前記複数のゲート電極と、
各ゲート電極に結合されるストラップと、
第１の部分及び第２の部分を有する第１のメタライゼーション層と、
導電性ビアの第１のセットであって、前記第１のセットからの各導電性ビアが、少なくとも１つのソース／ドレイン領域と前記第１のメタライゼーション層の前記第１の部分との間に形成される、前記導電性ビアの第１のセットと、
導電性ビアの第２のセットであって、前記第２のセットからの各導電性ビアが、前記ストラップと前記第１のメタライゼーション層の前記第２の部分との間に形成される、前記導電性ビアの第２のセットと、
第１の部分及び第２の部分を有する第２のメタライゼーション層と、
導電性ビアの第３のセットであって、前記第３のセットからの各導電性ビアが、前記第１のメタライゼーション層の前記第１の部分と前記第２のメタライゼーション層の前記第１の部分との間に形成される、前記導電性ビアの第３のセットと、
導電性ビアの第４のセットであって、前記第４のセットからの各導電性ビアが、前記第１のメタライゼーション層の前記第２の部分と前記第２のメタライゼーション層の前記第２の部分との間に形成される、前記導電性ビアの第４のセットと、
を有する、前記ＭＯＳキャパシタ、
金属キャパシタであって、
互いに入れ込む第１、第２、及び第３の部分を有する第３のメタライゼーション層と、
導電性ビアの第５のセットであって、前記第５のセットからの各導電性ビアが、前記第２のメタライゼーション層の前記第１の部分と前記第３のメタライゼーション層の前記第１及び第３の部分の少なくとも１つとの間に形成される、前記導電性ビアの第５のセットと、
導電性ビアの第６のセットであって、前記第６のセットからの各導電性ビアが、前記第３のメタライゼーション層の前記第２の部分と前記第２のメタライゼーション層の前記第２の部分との間に形成される、前記導電性ビアの第６のセットと、
互いに入れ込む第１、第２、及び第３の部分を有する第４のメタライゼーション層と、
前記第４のメタライゼーション層の前記第１の部分と前記第３のメタライゼーション層の前記第１の部分との間に形成される、導電性ビアの第７のセットと、
前記第４のメタライゼーション層の前記第２の部分と前記第３のメタライゼーション層の前記第２の部分との間に形成される、導電性ビアの第８のセットと、
前記第４のメタライゼーション層の前記第３の部分と前記第３のメタライゼーション層の前記第３の部分との間に形成される、導電性ビアの第９のセットと、
互いに入れ込む第１、第２、及び第３の部分を有する第５のメタライゼーション層と、
前記第４のメタライゼーション層の前記第１の部分と前記第５のメタライゼーション層の前記第１の部分との間に形成される、導電性ビアの第１０のセットと、
前記第４のメタライゼーション層の前記第２の部分と前記第５のメタライゼーション層の前記第２の部分との間に形成される、導電性ビアの第１１のセットと、
前記第４のメタライゼーション層の前記第３の部分と前記第５のメタライゼーション層の前記第３の部分との間に形成される、導電性ビアの第１２のセットと、
を有する、前記金属キャパシタ、及び
同一平面導波路であって、
第１、第２、及び第３の部分を有する第６のメタライゼーション層であって、前記第６のメタライゼーション層の前記第２の部分が第１の供給電圧を受け取る、前記第６のメタライゼーション層と、
前記第５のメタライゼーション層の前記第１の部分と前記第６のメタライゼーション層の前記第１の部分との間に形成される、導電性ビアの第１３のセットと、
前記第５のメタライゼーション層の前記第２の部分と前記第６のメタライゼーション層の前記第２の部分との間に形成される、導電性ビアの第１４のセットと、
前記第５のメタライゼーション層の前記第３の部分と前記第６のメタライゼーション層の前記第３の部分との間に形成される、導電性ビアの第１５のセットと、
第２の供給電圧を受け取る、第７のメタライゼーション層と、
前記第６のメタライゼーション層の前記第１及び第３の部分の少なくとも１つと前記第７のメタライゼーション層との間に結合される、導電性ビアの第１６のセットと、
を有する、前記同一平面導波路、
を含む、装置。
【請求項１５】
請求項１４に記載の装置であって、
前記ストラップ及び前記ゲート電極がポリシリコンで形成される、装置。
【請求項１６】
請求項１５に記載の装置であって、
前記第１、第２、第３、第４、第５、第６、及び第７のメタライゼーション層が銅又はアルミニウムで形成される、装置。
【請求項１７】
請求項１６に記載の装置であって、
前記第２の供給電圧が接地である、装置。
【請求項１８】
請求項１７に記載の装置であって、
各送信ラインユニットが約４μｍの幅であり、前記センタータップから離れて位置する各送信ラインユニットが約９．５μｍ又はそれより大きい高さであり、前記センタータップ近くに位置する各送信ラインユニットが約９．５μｍより小さい高さである、装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全般的に送信ラインに関し、更に特定して言えば、高周波数アプリケーションのための低インピーダンス送信ラインに関連する。
【背景技術】
【０００２】
集積回路（ＩＣ）内の種々の送信ラインユニット又は要素を用いる送信ラインはよく知られている。典型的に、これらの送信ラインユニットのための異なる高さは、セル（及び送信ライン）の特性を変え得る。即ち、インピーダンスは、高さに反比例する。しかし、典型的に、インピーダンスと空間（レイアウト）仕様との間にはトレードオフがある。また、バランなどの多くの構成要素が、異なる入力インピーダンスを用いる。従って、間隔仕様に応じつつ、異なる構成要素に対応するよう変えることができる要素を備えた送信ラインが必要とされている。
【発明の概要】
【０００３】
従って、本発明の例示の一実施例は或る装置を提供する。この装置は、基板上に形成されるＭＯＳキャパシタ、ＭＯＳキャパシタの上に形成される金属キャパシタ、及び金属キャパシタの上に形成される同一平面（coplanar）導波路を含む。
【０００４】
本発明の例示の一実施例に従って、金属キャパシタが、互いに入れ込む第１、第２、及び第３の部分を有するメタライゼーション層を更に含む。
【０００５】
本発明の例示の一実施例に従って、メタライゼーション層が第１のメタライゼーション層を更に含み、同一平面導波路が、第１、第２、及び第３の部分を有する第２のメタライゼーション層と、第１のメタライゼーション層の第１の部分と第２のメタライゼーション層の第１の部分との間に形成される導電性ビアの第１のセットと、第１のメタライゼーション層の第２の部分と第２のメタライゼーション層の第２の部分との間に形成される導電性ビアの第２のセットと、第１のメタライゼーション層の第３の部分と第２のメタライゼーション層の第３の部分との間に形成される導電性ビアの第３のセットとを更に含む。
【０００６】
本発明の例示の一実施例に従って、第１のメタライゼーション層が、各々第１、第２、及び第３の部分を有する複数の第１のメタライゼーション層を更に含む。
【０００７】
本発明の例示の一実施例に従って、同一平面導波路が、第１、第２、及び第３の部分を有する第３のメタライゼーション層と、第２のメタライゼーション層の第１及び第３の部分の少なくとも１つと第３のメタライゼーション層との間に形成される導電性ビアの第４のセットとを更に含む。
【０００８】
本発明の例示の一実施例に従って、ＭＯＳキャパシタが、第１の部分及び第２の部分を有する第４のメタライゼーション層と、基板内に形成される複数のソース／ドレイン領域と、基板の上に形成される複数のゲート絶縁体層であって、各ゲート絶縁体層が少なくとも２つのソース／ドレイン領域間に形成される、複数のゲート絶縁体層と、複数のゲート電極であって、各ゲート電極が前記ゲート絶縁体層の少なくとも一つの上に形成される、複数のゲート電極と、各ゲート電極に結合されるストラップと、導電性ビアの第７のセットであって、第７のセットからの各導電性ビアが、少なくとも１つのソース／ドレイン領域と第４のメタライゼーション層の第１の部分との間に形成される、第７のセットと、導電性ビアの第８のセットであって、第８のセットからの各導電性ビアが、ストラップと第４のメタライゼーション層の第２の部分との間に形成される、第８のセットとを更に含む。
【０００９】
本発明の例示の一実施例に従って、この装置が、基板上に形成されるダイオードを更に含む。
【００１０】
本発明の例示の一実施例に従って或る装置が提供される。この装置は、センタータップを有するバルンと、送信ラインを形成するように互いに近接する複数の送信ラインユニットとを含む。送信ラインは、センタータップに結合され、センタータップ近くの送信ラインユニットが、センタータップから離れた送信ラインユニットより小さな高さを有する寸法とされる。各送信ラインユニットは、基板上に形成されるＭＯＳキャパシタと、ＭＯＳキャパシタの上に形成される金属キャパシタと、金属キャパシタの上に形成される同一平面導波路とを含む。
【００１１】
本発明の例示の一実施例に従って、各送信ラインユニットは幅が約４μｍであり、センタータップから離れて位置する各送信ラインユニットは、高さが約９．５μｍ又はそれより大きく、センタータップ近くに位置する各送信ラインユニットは高さが約９．５μｍより小さい。
【００１２】
本発明の例示の一実施例に従って、センタータップに最も近い送信ラインユニットが、基板上に形成されるダイオードを更に含む。
【００１３】
本発明の例示の一実施例に従って或る装置が提供される。この装置は、センタータップを有するバルンと、送信ラインを形成するように互いに近接する複数の送信ラインユニットとを含む。送信ラインはセンタータップに結合され、センタータップ近くの送信ラインユニットが、センタータップから離れた送信ラインユニットより小さな高さを有する寸法とされる。各送信ラインユニットは、ＭＯＳキャパシタ、金属キャパシタ、及び同一平面導波路を含む。ＭＯＳキャパシタは、基板内に形成される複数のソース／ドレイン領域と、基板の上に形成される複数のゲート絶縁体層であって、各ゲート絶縁体層が少なくとも２つのソース／ドレイン領域間に形成される、複数のゲート絶縁体層と、複数のゲート電極であって、各ゲート電極がゲート絶縁体層の少なくとも一つの上に形成される、複数のゲート電極と、各ゲート電極に結合されるストラップと、第１の部分及び第２の部分を有する第１のメタライゼーション層と、導電性ビアの第１のセットであって、第１のセットからの各導電性ビアが、少なくとも１つのソース／ドレイン領域と第１のメタライゼーション層の第１の部分との間に形成される、第１のセットと、導電性ビアの第２のセットであって、第２のセットからの各導電性ビアが、ストラップと第１のメタライゼーション層の第２の部分との間に形成される、第２のセットと、第１の部分及び第２の部分を有する第２のメタライゼーション層と、導電性ビアの第３のセットであって、第３のセットからの各導電性ビアが、第１のメタライゼーション層の第１の部分と第２のメタライゼーション層の第１の部分との間に形成される、第３のセットと、導電性ビアの第４のセットであって、第４のセットからの各導電性ビアが、第１のメタライゼーション層の第２の部分と第２のメタライゼーション層の第２の部分との間に形成される、第４のセットとを有する。金属キャパシタは、互いに入れ込む第１、第２、及び第３の部分を有する第３のメタライゼーション層と、導電性ビアの第５のセットであって、第５のセットからの各導電性ビアが、第２のメタライゼーション層の第１の部分と第３のメタライゼーション層の第１及び第３の部分の少なくとも１つとの間に形成される、第５のセットと、導電性ビアの第６のセットであって、第６のセットからの各導電性ビアが、第３のメタライゼーション層の第２の部分と第２のメタライゼーション層の第２の部分との間に形成される、第６のセットと、互いに入れ込む第１、第２、及び第３の部分を有する第４のメタライゼーション層と、第４のメタライゼーション層の第１の部分と第３のメタライゼーション層の第１の部分との間に形成される導電性ビアの第７のセットと、第４のメタライゼーション層の第２の部分と第３のメタライゼーション層の第２の部分との間に形成される導電性ビアの第８のセットと、第４のメタライゼーション層の第３の部分と第３のメタライゼーション層の第３の部分との間に形成される導電性ビアの第９のセットと、互いに入れ込む第１、第２、及び第３の部分を有する第５のメタライゼーション層と、第４のメタライゼーション層の第１の部分と第５のメタライゼーション層の第１の部分との間に形成される導電性ビアの第１０のセットと、第４のメタライゼーション層の第２の部分と第５のメタライゼーション層の第２の部分との間に形成される導電性ビアの第１１のセットと、第４のメタライゼーション層の第３の部分と第５のメタライゼーション層の第３の部分との間に形成される導電性ビアの第１２のセットとを有する。同一平面導波路は、第１、第２、及び第３の部分を有する第６のメタライゼーション層であって、第６のメタライゼーション層の第２の部分が第１の供給電圧を受け取る第６のメタライゼーション層と、第５のメタライゼーション層の第１の部分と第６のメタライゼーション層の第１の部分との間に形成される導電性ビアの第１３のセットと、第５のメタライゼーション層の第２の部分と第６のメタライゼーション層の第２の部分との間に形成される導電性ビアの第１４のセットと、第５のメタライゼーション層の第３の部分と第６のメタライゼーション層の第３の部分との間に形成される導電性ビアの第１５のセットと、第２の供給電圧を受け取る第７のメタライゼーション層と、第６のメタライゼーション層の第１及び第３の部分の少なくとも１つと第７のメタライゼーション層との間に結合される導電性ビアの第１６のセットとを有する。
【００１４】
本発明の例示の一実施例に従って、ストラップ及びゲート電極がポリシリコンで形成される。
【００１５】
本発明の例示の一実施例に従って、第１、第２、第３、第４、第５、第６、及び第７のメタライゼーション層が、銅又はアルミニウムで形成される。
【００１６】
本発明の例示の一実施例に従って、第２の供給電圧が接地である。
【図面の簡単な説明】
【００１７】
例示の実施例を添付の図面を参照して説明する。
【００１８】
【図１】図１は、本発明の例示の一実施例に従ったシステムの一例である。
【００１９】
【図２】図２は、切断線Ａ−Ａに沿った図１のバルンの断面図である。
【００２０】
【図３】図３は、切断線Ｂ−Ｂに沿った図１のバルンの断面図である。
【００２１】
【図４】図４は、図１の送信ラインユニットのＭＯＳキャパシタの部分の平面図である。
【００２２】
【図５】図５は、切断線Ｃ−Ｃに沿った図４のＭＯＳキャパシタの部分の断面図である。
【００２３】
【図６】図６は、切断線Ｄ−Ｄに沿った図４のＭＯＳキャパシタの部分の断面図である。
【００２４】
【図７】図７は、図１の送信ラインユニットのＭＯＳキャパシタの部分の平面図である。
【図８】図８は、図１の送信ラインユニットのＭＯＳキャパシタの部分の平面図である。
【図９】図９は、図１の送信ラインユニットの金属キャパシタの一部の平面図である。
【図１０】図１０は、図１の送信ラインユニットの金属キャパシタの一部の平面図である。
【図１１】図１１は、図１の送信ラインユニットの金属キャパシタの一部の平面図である。
【００２５】
【図１２】図１２は、図１の送信ラインユニットの同一平面導波路の一部の平面図である。
【図１３】図１３は、図１の送信ラインユニットの同一平面導波路の一部の平面図である。
【００２６】
【図１４】図１４は、図１の送信ラインユニットのＭＯＳキャパシタ／ダイオードの部分の平面図である。
【図１５】図１５は、図１の送信ラインユニットのＭＯＳキャパシタ／ダイオードの部分の平面図である。
【図１６】図１６は、図１の送信ラインユニットのＭＯＳキャパシタ／ダイオードの部分の平面図である。
【発明を実施するための形態】
【００２７】
図１は、本発明の例示の一実施例に従ったシステム１００を示す。システム１００は全般的に、そのセンタータップ１２０でバルン１０２に結合される送信ライン１０４を含む。典型的に、送信ライン１０４が、（例えば）約１６０ＧＨｚの周波数範囲の信号を搬送し、約２０μｍの長さを有し得る。バルン１０２は、概して、そのセンタータップ１２０で約１〜２Ωのインピーダンスで終端されるべきであるが、配路が約１０Ω（約１６０ＧＨｚで２０μｍの長さの配路で）を生成し得る。そのため、センタータップ１２０にかかるインピーダンスを調節するため、送信ライン１０４の送信ラインユニット１１２−１〜１１２−９は、センタータップ１２０の周りで変えられる。典型的に、各送信ラインユニット１１２−１〜１１２−９は約４μｍの幅を有し、センタータップ１２０から離れた各送信ライン（即ち、１１２−４〜１１２−９）が約９．５μｍ又はそれより大きい高さを有する。しかし、センタータップ１２０近くの送信ラインユニット（即ち、１１２−１〜１１２−３）は、高さが段階的に低減する（９．５μｍより大きいものからセンタータップ１２０中央の相対的に最小の高さまで小さくなる）。これは、制御された方式でインピーダンスを徐々にスケーリングする。例えば、送信ラインユニット１１２−４（これはセンタータップ１２０から離れている）は１２μｍの高さを有し得、送信ラインユニット１１２−２（これはセンタータップ１２０に近い）は、９μｍの高さを有し得る。これらのより高いバイアスラインユニット（すなわち、送信ラインユニット１１２−４〜１１２−９）は、直列インダクタンスを低減することができ、そのため、信号経路（送信ライン１０４からバルン１０２まで）での信号損失を下げることができる。これらの送信ラインユニット１１２−１〜１１２−９の各々はまた、全般的に、ＭＯＳキャパシタ、金属キャパシタ、及び同一平面導波路を含む。
【００２８】
図１〜図３に示すように、バルン１０２は、全般的に、基板１１４の上に形成される３つのリング１０６−１、１０６−２、及び１０６−３で構成され、誘電体層１１８（これは１つ又は複数の層であり得る）を用いる。内側のリング１０６−１がセンタータップ１２０に結合され、導電性ビア１０８−５〜１０８−８及びカップリング部材１１０−３及び１１０−４を介してリング１０６−２に結合される。図示するように、リング１０６−２は、導電性ビア１０８−１〜１０８−４及びカップリング部材１１０−１及び１１０−２を介してリング１０６−３に結合される。また、バルン１０２は、層１１６（これは、１つ又は複数の層を含み得、送信ライン１０４の一部を含み得る）で形成され得る。
【００２９】
図４〜図６に移ると、各送信ラインユニット１１２−１〜１１２−９のためのＭＯＳキャパシタを見ることができる。図示するように、このＭＯＳキャパシタの一部のための（例えば）２つの個別の領域があり、各領域が、概して、基板１１４内に形成される多数のソース／ドレイン領域２１０を用いることができる。例えば、各領域にわたって延びる５つのソース／ドレイン領域があってもよい。ソース／ドレイン領域２１０間で、ゲート絶縁体２０８（これは二酸化シリコンからなり得る）及びゲート電極２０３（これは、ポリシリコンで形成され得る）が基板１１４の上に形成される。ソース／ドレイン領域２１０は、導電性ビア２０５を備えたメタライゼーション層３０２の部分３０６に結合され、導電性ビア２０５は、誘電体２１２（即ち、二酸化シリコン）内に形成され、プラグ２０６（即ち、タングステン）で充填される。これはＭＯＳキャパシタの一方の端部又は電極を形成する。ゲート電極２０３はストラップ２０５に結合され、ストラップ２０５は、誘電体（即ち、二酸化シリコン）により基板１１４から分離され、導電性ビア２０４を介してメタライゼーション層３０２の部分３０８に結合されて、ＭＯＳキャパシタの他方の端部又は電極を形成する。
【００３０】
図８において、再配分メタライゼーション層４０２を見ることができる。このメタライゼーション層４０２は、ＭＯＳキャパシタの一部であると考えることができる。というのは、それがＭＯＳキャパシタ電極を再配分するためである。概して、メタライゼーション層４０２の部分４０８が、メタライゼーション層３０２の部分３０８の上に形成され、導電性ビア３０４を介してメタライゼーション層３０２の部分３０８に結合され、メタライゼーション層４０２の部分４０６が、メタライゼーション層３０２の部分３０６の上に形成され、導電性ビア３０４を介してメタライゼーション層３０２の部分３０６に結合される。
【００３１】
ここで図９〜図１１に移ると、各送信ラインユニット１１２−１〜１１２−９の金属キャパシタを見ることができる。金属キャパシタは、全般的に、互いに並列に結合される幾つかの（例えば３つの）金属キャパシタで構成される。図示するように、各メタライゼーション層５０２、６０２、及び７０２は、個別のキャパシタを形成し、互いの上に形成される。即ち、各メタライゼーション層５０２、６０２、及び７０２が、（間に二酸化シリコンなどの誘電体を備えて）互いに入れ込む（それぞれ）３つの部分５０６／５０８／５１０、６０６／６０８／６１０、及び７０６／７０８／７１０に対し形成され得る。部分５０６、５１０、６０６、６１０、７０６、及び７１０が、導電性ビア４０４、５０４、及び６０４を介してソース／ドレイン領域２１０に結合され、一方、部分５０８、６０８、及び７０８が、導電性ビア４０４、５０４、及び６０４を介してストラップ２０５に結合される。
【００３２】
図１２及び図１３において、同一平面導波路（これはセンタータップ１２０に結合され得る）を見ることができる。ここで、メタライゼーション層８０２が、概して部分８０６、８０８、及び８１０を含み、これらは、導電性ビア７０４を介して、それぞれ、部分７０６、７０８、及び７１０に結合され得る。部分８０８が供給電圧ＶＤＤを受け取り、これが、キャパシタ（金属キャパシタから）及びＭＯＳキャパシタの各々の一方の「プレート」又は電極に供給される。また、メタライゼーション層９０２（これは、メタライゼーション層８０２の上に形成され、典型的に接地である供給電圧ＶＳＳを受け取る）が、導電性ビア８０４を介してキャパシタ（金属キャパシタから）及びＭＯＳキャパシタの各々の他方の「プレート」又は電極に結合される。
【００３３】
代替として、センタータップ１２０に最も近い送信ラインユニット（即ち、送信ラインユニット１１２−１）は、ＭＯＳキャパシタ／ダイオード、金属キャパシタ、及び同一平面導波路で形成され得る。図１４〜図１６において、ＭＯＳキャパシタ／ダイオードのための構成を見ることができ、ここでは、図４、図７、及び図８のレイアウトを、それぞれ、図１４〜図１６のレイアウトで置き換えることができる。図１４に示すように、ＭＯＳキャパシタが下半分（図４に類似する）に形成されるが、図１４の上半分において、レイアウトは、ダイオード接続トランジスタ用に構成される。また、図１４の切断線Ｅ−Ｅによる断面は、図５に示す切断線Ｃ−Ｃによる断面に類似する。また、ビア１４０２は、本体接続を提供することができる。
【００３４】
図１５は、センタータップ１２０に最も近い送信ラインユニット（即ち、送信ラインユニット１１２−１）のためのメタライゼーション層３０２を示す。ここで、図１５の上半分は、図１５が部分１５０２及び１５０４を含む点で、図７の上半分とは異なる。図示するように、部分１５０２が、ソース／ドレイン領域２１０の上にあり、概して、ビア２０５によりソース／ドレイン領域２１０に結合される。そして部分１５０４が、ポリシリコン層２０２の一部（即ち、上半分にあるポリシリコン「フィンガー」の部分）の上にあり、概して、ゲート電極２０３を共に電気的に接続するように、ビア２０４によりポリシリコン層２０２に結合される。
【００３５】
図１６は、送信ラインユニット１１２−１のためのメタライゼーション層４０２を示す。ここでは、図１６の上半分は、部分４０６及び４０８の構成で図８の上半分とは異なる。図示するように、部分４０８が、概して、部分１５０２及び部分１５０４の幾つか（即ち、２つ）に結合され（ゲート電極２０３が、例えば、ソース／ドレイン領域２１０の２つに結合されることを意味する）、一方、部分４０６が残りの（即ち、３つの）部分１５０２に結合される。
【００３６】
本発明に関連する技術に習熟した者であれば、説明した例示の実施例に変形が成され得ること、及び本発明の特許請求の範囲内で他の実施例を実装し得ることが分かるであろう。
【図１】
0005854440.tif 000002
【図２】
0005854440.tif 000003
【図３】
0005854440.tif 000004
【図４】
0005854440.tif 000005
【図５】
0005854440.tif 000006
【図６】
0005854440.tif 000007
【図７】
0005854440.tif 000008
【図８】
0005854440.tif 000009
【図９】
0005854440.tif 000010
【図１０】
0005854440.tif 000011
【図１１】
0005854440.tif 000012
【図１２】
0005854440.tif 000013
【図１３】
0005854440.tif 000014
【図１４】
0005854440.tif 000015
【図１５】
0005854440.tif 000016
【図１６】
0005854440.tif 000017