【事件の表示】
　平成１０年特許願第１２９２０１号「メモリロジック複合半導体装置のメモリテスト方法」拒絶査定不服審判事件〔平成１１年　１月２２日出願公開、特開平１１−　１７１３０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１０年５月１２日（パリ条約に基づく優先権主張　１９９７年６月２３日、大韓民国）の特許出願であって、平成１９年５月２３日付けで拒絶査定がなされたところ、同年８月２１日に拒絶査定不服審判が請求されるとともに、同日付けで手続補正がなされ、平成２１年１２月１８日付けで審尋がなされ、平成２２年４月１２日に回答書が提出された。
　その後当審において、平成２２年５月２６日付けで拒絶の理由が通知され、それに対して同年９月１日に意見書が提出されるとともに、同日付けで手続補正がなされた。
　
２．本願発明
　本願の請求項１に係る発明（以下「本願発明」という。）平成２２年９月１日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された事項により特定される以下のとおりのものである。
　「【請求項１】　外部と連結される組込みセルフテスト部と複数個のメモリを有するメモリロジック複合半導体装置のメモリテスト方法において、
　前記複数個のメモリは、第１メモリ及び第２メモリを含み、
　前記組込みセルフテスト部により、前記複数個のメモリを順に活性化する活性化段階と、
　前記活性化段階に次いで、前記組込みセルフテスト部により、前記複数個のメモリからデータを順に読出す第１データ読出段階と、
　前記組込みセルフテスト部により、前記複数個のメモリに順にデータを書込むデータ書込段階と、
　前記データ書込段階に次いで、前記組込みセルフテスト部により、前記複数個のメモリに貯蔵されたデータを順に読出すデータ再読出段階と、
　前記データ再読出段階に次いで、前記組込みセルフテスト部により、前記複数個のメモリを順にプリチャージするプリチャージ段階と、
　を具備し、
　前記活性化段階では、前記第１メモリを活性化し、その後の前記第１メモリの読出し待機中に前記第２メモリを活性化し、
　前記データ読出段階では、前記１メモリからデータを読出し、その後の前記第１メモリの書込み待機中に前記第２メモリからデータを読出し、
　前記データ書込段階では、前記第１メモリにデータを書込み、その後の前記第１メモリの再読出し待機中に前記第２メモリにデータを書込み、
　前記データ再読出段階では、前記１メモリからデータを再読出しし、その後の前記第１メモリのプリチャージ中に前記第２メモリからデータを再読出しし、
　前記プリチャージ段階では、前記第１メモリをプリチャージし、その後の前記第１メモリの待機中に前記第２メモリをプリチャージすることを特徴とするメモリロジック複合半導体装置のメモリテスト方法。」
　
３．引用刊行物に記載された発明
（１）当審において平成２２年５月２６日付けで通知した拒絶の理由（以下「当審拒絶理由」という。）において引用した本願の優先権主張の日前に日本国内において頒布された特開昭６１−５４５５０号公報（以下「引用例」という。）には、第１図及び第４図とともに以下の記載がある（なお、以後の記載において、下線は当合議体にて付加したものである。また、特許庁における情報処理システムの都合上、丸付き数字を使用できないので、丸付き数字を○印とそれに続く数字で代用した。）。
　
ａ．「〔発明の利用分野〕
　
本発明は集積回路装置に関し、特に、同じチップ上に論理回路とＲＡＭが搭載された集積回路装置に関する
〔発明の背景〕
　最近の集積度の飛躍的な向上により、単一チップ上にＲＡＭと論理回路を一緒に集積した集積回路装置が実現されるようになっている。第４図にそのような集積回路装置の一例を略示する。この図において、１０１はチップであり、１０２−１，１０２−２，１０２−３はメモリ、１０３は論理回路部である。こゝで、メモリ１０２−１〜１０２−３の何れかがＲＡＭの場合、そのＲＡＭのテストが必要なことが多い。しかし一般に、ＲＡＭは外部から論理的に見えないため、単体のＲＡＭに比べテストは困難である。
　従来のかかる集積回路装置の中には、ＲＡＭのテストを考慮し、テストモード端子を設け、それに信号を供給することにより、論理回路を活性化して入出端子からＲＡＭを論理的に見えるようにしたものがある。
この集積回路装置の場合、ＲＡＭテスト専用入力端子からコントロール信号（ライトイネーブル）、アドレス信号、ライトデータ等をＲＡＭに与え、ＲＡＭからのリードデータをＲＡＭテスト専用出力端子へ出力させることにが（審決注：「出力させることが」の誤記）できるため、ＲＡＭを比較的簡単にテストすることかてきる。しかし、次のような問題点がある
○１　外部から見て、通常動作状態では論理的に閉じているＲＡＭに専用の入力端子を多数設けるため、入出力端子が不足してピンネックに陥りやすい
○２　ＲＡＭのテストを行うため、非常に高価なメモリ専用テスター、またはテストパターン（アドレス情報、ライトデータ、リードデータ等）を用意した論理テスターを必要とする
〔発明の目的〕
　
本発明の目的は、ＲＡＭと論理回路を同一チップ上に集積した集積回路装置において、ＲＡＭのテストに関連した上記問題を改善することにある
　
ｂ．「〔発明の実施例〕
　以下、本発明の一実施例を図面を参照して説明する。
　
第１図は本発明の一実施例による集積回路装置の概略構成を示している。この集積回路装置１は、論理回路部３とＲＡＭ２から基本的に構成されているが、ＲＡＭ２の自己テストを可能とするために、自己テスト回路５と、ＲＡＭ２を論理回路部３または自己テスト回路５と切換接続するためのセレクター７−１，７−２，７−３を備えている。また、ＲＡＭ２のテスト結果を外部へ送出するためのセレクター７−４も備えている。４−１はクロックの入力端子、４−２はテスト結果等を出力するための出力端子、４−３はテストモード信号の入力端子である
　自己テスト回路５は、機能的には、ＲＡＭ２に対するコントロール信号（ライトイネーブル）を発生するコントロール信号発生器６−１、アドレス信号を発生するためのアドレス信号発生器６−２、ライトデータを発生するライトデータ発生器６−３、ＲＡＭ２のリードデータとライトデータを比較する比較回路６−４から構成されている。
　
動作を説明する。入力端子４−３に信号が印加されない場合、通常モード状態で動作し、セレクター７−１〜７−３は論理回路部３を選択し、ＲＡＭ２を論理回路部３と接続する。
　
入力端子４−３に固定信号（テストモード信号）が印加されると、テストモード状態となり、セレクタ７−１〜７−３はＲＡＭ２を論理回路部３から論理的に切離し、自己テスト回路５に接続する。従ってＲＡＭ２には、セレクター７−１〜７−３を介して、自己テスト回路５よりコントロール信号（ライトイネーブル）、アドレス信号、ライトデータが供給されるようになる。また、セレクタ７−４は出力端子４−２を論理回路部３から論理的に切り離し、比較回路６−４の出力と接続する
　
このテストモード状態において、入力端子４−１より自己テスト回路５にクロックを入力する。このクロックと同期して、自己テスト回路５からコントロール信号、アドレス信号、ライトデータが連続的にＲＡＭ２に供給され、ライトデータがＲＡＭ２に順次書き込まれる。この書込動作を終了すると、自己テスト回路５はコントロール信号を読み出しのレベルに固定し、アドレス信号とライトデータを連続的に発生する。ＲＡＭ２の記憶データが順次読み出されるが、このリードデータはライトデータと比較回路６−４で逐次比較される。
　
ｃ．「
以上、一実施例について説明したが、本発明はそれだけに限定されるものではなく、種々変形して実施例できる（審決注：「実施できる」の誤記）ものである
　例えば、上記実施例はメモリがＲＡＭ一つだけの例であるが、ＲＡＭ以外のメモリを塔載（審決注：「搭載」の誤記。以下同じ。）している集積回路装置にも同様に本発明を適用できる。
　
ＲＡＭが二つ以上塔載された集積回路装置についても同様に適用できる。この場合、各ＲＡＭ毎にテスト回路を設けてもよいし、あるいは一つの自己テスト回路ですべてのＲＡＭのテストを行わせるように構成してもよい
　
（２）ここにおいて、上記（１）ｂ．の記載から、２ページ左下欄８行の「動作を説明する。」という記載の後に説明されている一連の動作が、同一チップ上に「論理回路３」と「ＲＡＭ２」が搭載された集積回路装置における「ＲＡＭ２」のテストをするための動作、すなわち「ＲＡＭ２」のテスト方法であることは、当業者にとって明らかである。
　さらに、「ＲＡＭが二つ以上搭載された集積回路装置についても同様に適用できる。この場合、各ＲＡＭ毎にテスト回路を設けてもよいし、あるいは一つの自己テスト回路ですべてのＲＡＭのテストを行わせるように構成してもよい。」（３ページ右下欄１１行〜１５行）という記載、及び「このテストモード状態において、入力端子４−１より自己テスト回路５にクロックを入力する。」（２ページ右下欄６行〜７行）という記載を勘案すると、引用例には、同一チップ上に「論理回路３」と「ＲＡＭ２」が搭載された集積回路装置であって、「入力端子４−１」よりクロックが入力される一つの「自己テスト回路５」と「ＲＡＭ２」が二つ以上搭載された集積回路装置におけるＲＡＭ２のテスト方法が記載されていることが明らかである。
　
（３）したがって、引用例には、以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　「同一チップ上に論理回路３とＲＡＭ２が搭載された集積回路装置であって、入力端子４−１よりクロックが入力される一つの自己テスト回路５と前記ＲＡＭ２が二つ以上搭載された集積回路装置における前記ＲＡＭ２のテスト方法において、
　前記自己テスト回路５からコントロール信号（ライトイネーブル）、アドレス信号、ライトデータが連続的に前記ＲＡＭ２に供給され、前記ライトデータが前記ＲＡＭ２に順次書き込まれる段階と、
　この書込動作を終了すると、前記自己テスト回路５は前記コントロール信号を読み出しのレベルに固定し、前記アドレス信号と前記ライトデータを連続的に発生し、前記ＲＡＭ２の記憶データが順次読み出される段階と、
　を備えた、同一チップ上に前記論理回路３と前記ＲＡＭ２が搭載された集積回路装置における前記ＲＡＭ２のテスト方法。」
　
４．本願発明と引用発明との対比　
（１）引用発明の「自己テスト回路５」、「ＲＡＭ２」、「同一チップ上に論理回路３とＲＡＭ２が搭載された集積回路装置」は、各々本願発明の「セルフテスト部」、「メモリ」、「メモリロジック複合半導体装置」に相当する。
　また、引用発明においては、「集積回路装置」に「前記ＲＡＭ２が二つ以上搭載され」ているから、引用発明における「集積回路装置」が複数の「ＲＡＭ２」を有していることは自明である。
　また、引用発明の「自己テスト回路５」は、「入力端子４−１」から「クロック」が入力されるものであるから、本願発明の「セルフテスト部」と同様に、外部に連結されていることが明らかである。
　したがって、引用発明の「同一チップ上に論理回路３とＲＡＭ２が搭載された集積回路装置であって、入力端子４−１よりクロックが入力される一つの自己テスト回路５と前記ＲＡＭ２が二つ以上搭載された集積回路装置における前記ＲＡＭ２のテスト方法」は、本願発明の「外部と連結される組込みセルフテスト部と複数個のメモリを有するメモリロジック複合半導体装置のメモリテスト方法」に相当する。
　
（２）引用発明であるテスト方法が対象とする集積回路装置は、「ＲＡＭ２が二つ以上搭載された」ものであるから、当該二つ以上搭載された「ＲＡＭ２」のうちの適当な二つを各々「第１のＲＡＭ２」及び「第２のＲＡＭ２」と呼ぶこととすれば、引用発明も本願発明同様に、「前記複数個のメモリは、第１メモリ及び第２メモリを含み」という構成を備えていることは明らかである。
　
（３）引用発明の「前記自己テスト回路５からコントロール信号（ライトイネーブル）、アドレス信号、ライトデータが連続的に前記ＲＡＭ２に供給され、前記ライトデータが前記ＲＡＭ２に順次書き込まれる段階」について分析する。
　引用発明の「ライトデータ」が本願発明の「メモリ」に「書込む」「データ」に相当することは、当業者にとって明らかである。
　そして、引用発明においては、「ＲＡＭ２」が二つ以上搭載されており、「前記自己テスト回路５」からの「コントロール信号」等の各種信号に応じて「前記ライトデータが前記ＲＡＭ２に順次書き込まれ」るのであるから、引用発明においては、「前記自己テスト回路５」により、二つ以上の「ＲＡＭ２」に「ライトデータ」が「順次書き込まれ」る構成となっていることが明らかである。
　したがって、引用発明の「前記自己テスト回路５からコントロール信号（ライトイネーブル）、アドレス信号、ライトデータが連続的に前記ＲＡＭ２に供給され、前記ライトデータが前記ＲＡＭ２に順次書き込まれる段階」は、本願発明の「前記組込みセルフテスト部により、前記複数個のメモリに順にデータを書込むデータ書込段階」に相当する。
　
（４）引用発明の「この書込動作を終了すると、前記自己テスト回路５は前記コントロール信号を読み出しのレベルに固定し、前記アドレス信号と前記ライトデータを連続的に発生し、前記ＲＡＭ２の記憶データが順次読み出される段階」について分析する。
　引用発明の「この書込動作を終了すると」が、本願発明の「前記データ書込段階に次いで」に相当することは明らかである。
　また、引用発明の「前記ＲＡＭ２の記憶データ」が本願発明の「メモリに貯蔵されたデータ」に相当することは、当業者にとって自明である。
　そして、引用発明においては、「ＲＡＭ２」が二つ以上搭載されており、「前記自己テスト回路５」からの「コントロール信号」等の各種信号に応じて「前記ＲＡＭ２の記憶データが順次読み出され」るのであるから、引用発明においては、「前記自己テスト回路５」により、二つ以上の「ＲＡＭ２」の「記憶データが順次読み出され」る構成となっていることが明らかである。
　したがって、引用発明の「この書込動作を終了すると、前記自己テスト回路５は前記コントロール信号を読み出しのレベルに固定し、前記アドレス信号と前記ライトデータを連続的に発生し、前記ＲＡＭ２の記憶データが順次読み出される段階」と本願発明の「前記データ書込段階に次いで、前記組込みセルフテスト部により、前記複数個のメモリに貯蔵されたデータを順に読出すデータ再読出段階」とは、「前記データ書込段階に次いで、前記組込みセルフテスト部により、前記複数個のメモリに貯蔵されたデータを順に読出すデータ読出段階」である点で一致する。
　
（５）以上を総合すると、本願発明と引用発明とは、
　「外部と連結される組込みセルフテスト部と複数個のメモリを有するメモリロジック複合半導体装置のメモリテスト方法において、
　前記複数個のメモリは、第１メモリ及び第２メモリを含み、
　前記組込みセルフテスト部により、前記複数個のメモリに順にデータを書込むデータ書込段階と、
　前記データ書込段階に次いで、前記組込みセルフテスト部により、前記複数個のメモリに貯蔵されたデータを順に読出すデータ読出段階と、
　を具備することを特徴とするメモリロジック複合半導体装置のメモリテスト方法。」
　
　である点で一致し、以下の点で相違する。
（相違点１）
　本願発明は、「前記組込みセルフテスト部により、前記複数個のメモリを順に活性化する活性化段階」を備えているのに対して、引用発明はそのような段階を備えることが明示されていない点。
　
（相違点２）
　本願発明は、「前記活性化段階に次いで、前記組込みセルフテスト部により、前記複数個のメモリからデータを順に読出す第１データ読出段階」を備えているのに対して、引用発明は当該段階を備えておらず、「前記ライトデータが前記ＲＡＭ２に順次書き込まれる段階」という書き込み段階から開始している点。
　
（相違点３）
　本願発明は、「前記データ再読出段階に次いで、前記組込みセルフテスト部により、前記複数個のメモリを順にプリチャージするプリチャージ段階」を備えているのに対して、引用発明はそのような段階を備えることが明示されていない点。
　
（相違点４）
　本願発明は、「前記活性化段階では、前記第１メモリを活性化し、その後の前記第１メモリの読出し待機中に前記第２メモリを活性化し、　前記データ読出段階では、前記１メモリからデータを読出し、その後の前記第１メモリの書込み待機中に前記第２メモリからデータを読出し、　前記データ書込段階では、前記第１メモリにデータを書込み、その後の前記第１メモリの再読出し待機中に前記第２メモリにデータを書込み、　前記データ再読出段階では、前記１メモリからデータを再読出しし、その後の前記第１メモリのプリチャージ中に前記第２メモリからデータを再読出しし、　前記プリチャージ段階では、前記第１メモリをプリチャージし、その後の前記第１メモリの待機中に前記第２メモリをプリチャージする」構成を備えているのに対して、引用発明は、そのような構成を備えていない点。
　
５．相違点についての当審の判断
（１）相違点１及び３について
（１−１）一般に、メモリを動作させるためには、ＲＡＳ、ＣＡＳ、ＣＥ等の信号によりメモリを活性化する必要があることは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例１及び２にも記載されているように、当業者における技術常識である。
　
ａ．周知例１：特開平９−１３４５９２号公報
　「【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置のサブワードラインデコーダ及びその半導体メモリ装置に係り、特にワードラインイネーブル動作時にワードラインを高速に駆動するためにＮＭＯＳトランジスタだけで構成された半導体メモリ装置のサブワードラインデコーダ及びその半導体メモリ装置に関するものである。」
　「【０００４】
図示していないシステムから読み出し動作を行うための制御信号、例えば、ローアドレスストローブ（ＲＡＳ）信号またはコラムアドレスストローブ（ＣＡＳ）信号が論理“ロー”レベルにトグル（toggle) されて半導体メモリ装置が活性化されると、チップの内部では前記信号に同期する各種の内部制御信号が発生し、前記半導体メモリ装置は前記内部制御信号の所定のタイミングにより順次に動作して読み出し動作を行う
　
ｂ．周知例２：特開平９−５１０４２号公報
　「【０００１】
【発明の属する技術分野】本発明は低電圧で動作する半導体集積回路、特にＭＩＳトランジスタ又はＭＯＳトランジスタ（以下、単にＭＯＳまたはＭＯＳトランジスタと略記）により構成されたスタティックメモリセルをメモリセルとする半導体集積回路に係り、特にスタティックメモリ（スタティック・ランダム・アクセス・メモリ）の高速・低電力に適した回路に関する。」
　「【００２３】以下図４も参照しながら
メモリセルからデータを読み出す場合について説明する。ＳＲＡＭイネーブル信号ＣＥによってＳＲＡＭが活性化され、あるワード線たとえばＷＬ1が選択されＷＬ
１
にＶ
ＣＨ
のパルスが印加されるとＷＬ
１
上のすべてのセル（ＭＣ
１
，ＭＣ
２
）が活性化される
　
（１−２）また、一般に、メモリの読み書きに先立ってプリチャージが必要なことも、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例３にも記載されているように、当業者における技術常識である。
　
ａ．周知例３：特開平４−５８３４６号公報
　「［産業上の利用分野］
　本発明はパーソナルコンピュータ等の情報処理装置の中のメモリ装置に関するものである。」（２ページ右上欄１行〜３行）
　「
ＲＡＳがローからハイになってから、次にハイからローになるまでの時間、いいかえるとＲＡＳがハイの時間（これをＤＲＡＭのＲＡＳのプリチャージ時間と呼ぶ）にはｔ
ＲＰ
（＝７０ｎｓ）以上でなければならないというきびしい規定があり
マイクロプロセッサ１のメモリ１３に対するアクセスのサイクル時間はＤＲＡＭ自身のサイクル時間（ｔ
ＲＡＣ
，この場合１８０ｎｓ）より短くすることはできない
　
（１−３）したがって、引用発明においても、本願発明と同様に、初めにメモリを活性化する段階を備えるとともに、テストが完了した後に複数個のメモリを順にプリチャージする段階を備えているものと認められるから、相違点１及び３は実質的なものではない。
　また、仮に、相違点１及び３が実質的なものではないとまではいえないものであったとしても、上記技術常識に鑑みれば、引用発明において、「ＲＡＭ２」として一般的なメモリを採用し、初めに「ＲＡＭ２」を活性化する段階を備えるとともに、テストが完了した後に複数個の「ＲＡＭ２」を順にプリチャージする段階を備える構成とすることは当業者であれば容易になし得たことであるから、相違点１及び３は当業者が容易になし得た範囲に含まれる程度のものである。
　
（２）相違点２について
（２−１）一般に、メモリのテストを行うに際して、読み出し又は書き込みをどのような順序で行うかということは、メモリの構造や用途等に応じて当業者が適宜選択し得る設計的事項であり、その一例として、読み出し、書き込み、再読み出しの順にテストを行うようにすることも、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例４及び５にも記載されているように、当業者における周知技術である。
　
　ａ．周知例４：特開平５−１６５７３７号公報
　「【０００１】
【産業上の利用分野】
本発明はメモリ試験に係り、特に情報処理装置に組み込まれたメモリ装置におけるメモリ試験方式に関するものである
　「【０００４】
【課題を解決するための手段】本発明のメモリ試験方式は、ソフトウェア命令を実行するプロセッサ部とこのプロセッサ部の診断制御を行う診断プロセッサ部とで構成され、上記プロセッサ部内のメモリ装置の試験を上記プロセッサ部が行う試験方式であって、
上記プロセッサ部は上記診断プロセッサ部から上記メモリ装置に対してメモリ試験指示を受け取るとメモリ試験アドレスに切り替える切替手段と、上記試験アドレスを保持する保持手段と、上記メモリ装置に対して最初の読み出しを行い上記読み出し内容を保持する第１のデータ保持手段と、この第１のデータ保持手段の内容を同一アドレスに対して書き込み上記メモリ装置の同一アドレスに対して二度目の読み出しを行い上記読み出し内容を保持する第２のデータ保持手段と、
　
ｂ．周知例５：特開平９−８１２９４号公報
　「【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、キーボード装置に関し、特に自己診断機能を有するキーボード装置に関する。」
　「【００２０】タイマ３５を使用して、一定時間、キースイッチ６のキー押下やキーボード装置２に接続されたテンキー５からの入力によりキーコード送信が無いか、また、情報処理装置１側からキーボードー装置２（審決注：「キーボード装置２」の誤記）に対してコマンドが無いかを判別する（Ｓ３３）。これにより、使用者がキーボード装置２や情報処理装置１に対して特別な処理を行わなくても、キーコード送信、コマンド受信が一定時間無いと判断された場合、
起動中自己診断処理として、ＲＡＭ３３をリードーして（審決注：「リードして」の誤記）値を保持しておき、テストパターンをライト、リードしてテストを行い、保持しておいて値をもどすリードライトテスト（Ｓ３４）
　
（２−２）したがって、引用発明において、読み出し、書き込み、再読み出しの順にテストを行うようにすること、すなわち、本願発明のように、「前記活性化段階に次いで、前記組込みセルフテスト部により、前記複数個のメモリからデータを順に読出す第１データ読出段階」を備える構成とすることは当業者が容易になし得たことである。
　
（３）相違点４について
（３−１）一般に、複数のメモリを動作させるに当たり、一のメモリに対する読み書き等の動作を、他のメモリがプリチャージ等のために待機している間に行うことにより、メモリ全体として動作の高速化を実現することは、例えば、先に挙げた周知例３（特開平４−５８３４６号公報）における以下の記載からも明らかなように、当業者における周知技術である。
　
　「
これらの問題を解決すべく考え出されたのがインターリーブ方式であり、以下これを説明していく。インターリーブ方式は、ＤＲＡＭのプリチャージ時間というハンディキャップを克服し、ＤＲＡＭのアクセス時間の高速性をいかす方法である
　第３図（ａ）が２ウェイインターリーブ方式のメモリ装置を有するパーソナルコンピュータの実施例である。マイクロプロセッサ１は第２図（ａ）と同じものである。２３が２ウエイインターリーブされたメモリ装置であり、２つのメモリバンク２４と２５とからできている。２４と２５は第２図（ａ）の１３と同じものであり、それぞれ８ビット×２５６Ｋワード構成のメモリバンクである。２２はメモリ制御回路であり、メモリバンク２４ト２５（審決注：「２４と２５」の誤記）をインターリーブ方式で制御している。メモリバンク２４には偶数番地のデータが格納されており、メモリバンク２５には奇数番地のデータが格納されている。すなわち、メモリバンク２４には０、２、４、…、７ＦＦＦＥＨ（最後のＨは１６進数表示であることを示す）番地のデータが格納されており、メモリバンク２５には１、３、５、…、７ＦＦＦＦＨ番地のデータが格納されている。マイクロプロセッサ１はかなり多くの部分において連続した番地の命令を実行する。分岐命令やメモリデータのアクセスのときは実行する番地が飛ぶ（連続ではない）がその割合は少ない、すなわち第３図（ａ）においてマイクロプロセッサ１はメモリバンク２４と２５を交互にアクセスすることが非常に多い。そのときのタイミングチャートを第３図（ｂ）に示す。
メモリサイクル１、３、５は偶数番地、すなわちメモリバンク２４に対するアクセスであり、メモリサイクル２、４は奇数番地、すなわちメモリバンク２５に対するアクセスである。メモリサイクル１の終りにＲＡＳ１をハイとしたあとすぐに（メモリサイクル２に入った直後）ＲＡＳ２をローとすることができるため、２ウェイインターリーブ方式においてはメモリサイクルを短くでき、高速化が可能となる。ＲＡＳ１、ＲＡＳ２それぞれの信号についてみてみると、ｌサイクルおきにアクセスされるのでＲＡＳのプリチャージ時間も充分に確保されている。
　
（３−２）そして、複数のメモリを有する半導体装置におけるメモリのテスト方法において、テスト時間を短縮することが重要であることは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例６にも記載されているように、当業者における技術常識であり、更に言えば、いずれの技術分野においても、テスト時間を短縮することは効率化に寄与するため、当業者が常に念頭に置いている課題と言えるものである。
　
ａ．周知例６：特開平８−１２９９００号公報
　「【０００１】
【産業上の利用分野】
本発明は半導体メモリのテスト方法に関し、特にダイナミック・ランダム・アクセス・メモリを有する半導体集積回路のテスト方法に関する
　「【０００７】
【発明が解決しようとする課題】しかしながら、このような構成では、図６にも示されているように、ＲＡＳ信号の１回のサイクル・タイム中（１回の活性期間中）に選択される列選択内部信号（ＣＡＳ０，１，２，３）はこの中の唯一であり、従って対応したバンク内のメモリセルのみが選択される。即ち、１回のサイクルタイム中に、唯一つのバンク内のメモリセルアレイが選択されるので、テスト時間は格段に短縮され得ない。メモリ容量の増大にともない、
さらなるテスト時間の短縮が望まれる
　
（３−３）したがって、引用発明に接した当業者であれば、引用発明においてもテスト時間を短縮するという課題が存在することは直ちに察知することができ、当該課題を解決するために、引用発明に対してメモリにおける周知の高速化技術であるインターリーブの技術を適用して動作の高速化を実現すること、すなわち、本願発明のように、「前記活性化段階では、前記第１メモリを活性化し、その後の前記第１メモリの読出し待機中に前記第２メモリを活性化し、　前記データ読出段階では、前記１メモリからデータを読出し、その後の前記第１メモリの書込み待機中に前記第２メモリからデータを読出し、　前記データ書込段階では、前記第１メモリにデータを書込み、その後の前記第１メモリの再読出し待機中に前記第２メモリにデータを書込み、　前記データ再読出段階では、前記１メモリからデータを再読出しし、その後の前記第１メモリのプリチャージ中に前記第２メモリからデータを再読出しし、　前記プリチャージ段階では、前記第１メモリをプリチャージし、その後の前記第１メモリの待機中に前記第２メモリをプリチャージする」構成とすることは容易になし得たことである。
　
　以上検討したとおり、相違点１〜４は、実質的なものではないか、又は周知技術を勘案することにより当業者が容易になし得た範囲に含まれる程度のものであるから、本願発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　
（４）審判請求人の主張に対する検討
（４−１）相違点についての判断は以上のとおりであるが、審判請求人は、平成２２年９月１日に提出した意見書において、以下のように主張しているので、これについて検討する。
　「上記指摘事項に対して、以下の通り反論する意見を述べさせていただきます。
　先ず、上記相違点１〜４の各々について、当業者が容易になし得た範囲であるとしても、相違点１〜４の全てを１つの発明として請求項に記述することは、当業者といえども容易に発明できる範囲とはいえません。
　当業者が容易に発明できる水準であれば、１つか２つの引用例で上記本願発明を示すべきことであり、上記引用例１〜５の５つの引用例を示さなければ本願発明をカバーできないということは、当業者が容易に発明できないという証であると思料します。
 　次に、当業者が本願発明を容易に構成できるとする発明の発明時点は、１９９７年（本願発明の優先権の元とする韓国出願の時点）であり、現在の観点で『当業者にとって容易である』という判断はできないものと思料します。
　なぜなら、上記引用例１〜５は本願発明を正確に示しておらず、一般的なインターリーブ（引用例４）や読出し／書込み順序（引用例２、３）を示しているのみであって、本願発明の構成とすることは発明者の高度な判断と技術を必要とします。これらは、現在の技術水準では容易とされる構成もありますが、５つに及ぶ引用例が、１９９７年当時に当業者が５つの引用例等の技術の全てを本願発明の課題を解決するために使用することが容易であったという証拠にはならないものと思料します。」
　
（４−２）まず、引用した刊行物の数に関する点について検討すると、引用した刊行物は、引用例を除き、本願の優先権主張の日における当業者の技術水準がどの程度であり、どのような技術が当業者において周知であったのかを説明するために例示したものである。
　そして、本願発明は、上記（１）〜（３）において検討したとおり、引用発明に対して、幾つかの周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであることは明らかであるところ、どのような目的で引用したかということを考慮せず、単に引用した刊行物の数のみに基づいて容易想到性を論ずる審判請求人の「当業者が容易に発明できる水準であれば、１つか２つの引用例で上記本願発明を示すべき」という主張は、合理的な根拠を欠くものであって採用することができない。
　
（４−３）次に、本願発明の容易想到性を判断する際の基準となる時点について検討すると、判断の基準となる時点が本願の優先権主張の日であることは当然であり、周知例として挙げた刊行物がすべて本願の優先権主張の日前に日本国内において頒布されたものであることからも明らかなように、上記（１）〜（３）において、本願発明の容易想到性を検討する際の判断の基準となる時点を本願の優先権主張の日としていることは、改めて言うまでもないことであるから、審判請求人の「次に、当業者が本願発明を容易に構成できるとする発明の発明時点は、１９９７年（本願発明の優先権の元とする韓国出願の時点）であり、現在の観点で『当業者にとって容易である』という判断はできないものと思料します。・・・これらは、現在の技術水準では容易とされる構成もありますが、５つに及ぶ引用例が、１９９７年当時に当業者が５つの引用例等の技術の全てを本願発明の課題を解決するために使用することが容易であったという証拠にはならない」という主張も採用することができない。
　
　以上のとおりであるから、審判請求人の主張はいずれも採用することができない。
　
（５）判断についてのまとめ
　以上検討したとおり、本願発明は、当審拒絶理由において指摘したように、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。