【事件の表示】
　特願２００４−　　１０７５「半導体装置とその製造方法」拒絶査定不服審判事件〔平成１７年　７月２１日出願公開、特開２００５−１９７４０５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯　
　本願は、平成１６年１月６日の出願であって、平成２０年２月２２日に手続補正書が提出され、平成２０年４月１５日付けで拒絶査定がされ、それに対して、同年５月２２日に審判が請求されるとともに、同年６月２３日に手続補正書が提出され、その後、平成２２年７月７日付けで審尋がされ、同年９月１０日に回答書が提出されたものである。
　
　
第２　平成２０年６月２３日に提出された手続補正書による補正（以下「本件補正」という。）についての補正の却下の決定
　
【補正の却下の決定の結論】
　
　本件補正を却下する。　
　
【理由】　
１　補正の内容　
　本件補正のうち、特許請求の範囲についてする補正は、次のとおりである。
ア　補正前の請求項１を削除すること。
イ　補正前の請求項３を独立請求項の形式とするとともに、「基板」とあるのを、「シリコン基板」と限定して、補正後の請求項１とすること。
ウ　補正後の請求項２は、補正後の請求項１を引用するものであり、補正前の請求項２に、「前記シリコン層は、前記絶縁層、前記緩和層、及び前記歪みシリコン層の側面に接すること」とあるのを、「前記シリコン層は、前記緩衝膜、及び前記歪みシリコン層の側面に接すること」とすること。
エ　補正前の請求項４を補正後の請求項３に繰り上げるとともに、さらに、同項中の「基板」とあるのを、「シリコン基板」と限定すること。
オ　補正後の請求項４は、補正後の請求項３を引用するものであり、上記エの補正に伴って補正されるものである。
カ　補正前の請求項６を削除すること。　
キ　補正前の請求項７を独立請求項の形式とするとともに、「基板」とあるのを、「シリコン基板」と限定して、補正後の請求項５とすること。
　
２　補正の目的の適否
　上記補正イ〜オ、キは、いずれも、補正前の請求項に規定されている技術的事項をより限定するものであるから、平成１８年法律５５号改正附則第３条第１によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当し、また、上記補正ア、カは、同法第１７条の２第４項第１号に掲げる請求項の削除に該当するから、同特許法第１７条の２第４項柱書きに規定する目的要件を満たす。
　
　以上のとおり、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、補正後の特許請求の範囲の請求項１に係る発明（以下「本願補正発明」という。）が、独立特許要件を満たすものであるか否かについて、更に検討する。
　
３　独立特許要件（進歩性）についての検討
（１）本願補正発明
　本件補正による補正後の請求項１〜５に係る発明のうち、請求項１に係る発明（以下「本願補正発明」という。）は、次のとおりである。
　
　「【請求項１】
　第１領域と、前記第１領域に隣接した第２領域とを有するシリコン基板と、
　前記第１領域のシリコン基板上に設けられたシリコン層と、
　前記第２領域のシリコン基板上に設けられた絶縁層と、
　前記シリコン層より大きい格子定数を有し、前記絶縁層上に設けられた緩和層と、
　前記シリコン層より大きい格子定数を有し、前記緩和層上に設けられた歪みシリコン層と、
　前記シリコン層と前記緩和層との間に設けられた緩衝膜と、
を具備することを特徴とする半導体装置。」
　
（２）　引用例の記載と引用発明
（２−１）引用例とその記載内容
　原査定の拒絶の理由に引用された、本願の出願前に日本国内において頒布された刊行物である特開２００３−１００９００号公報（以下「引用例」という。）には、「半導体装置およびその製造方法」（発明の名称）について、図１及び２とともに、次の記載がある（下線は当審で付加。以下同じ。）。
　
ア　発明が解決しようとする課題等
「【０００１】
【発明の属する技術分野】
本発明は、半導体装置とその製造方法に関し、特に、ＳＯＩ（Silicon On Insulator）基板領域に形成される回路素子と、バルク（Bulk）状基板領域に形成される回路素子とを同一チップ上に搭載した半導体装置、およびその製造方法に関する。
　
イ　発明の実施の形態
「【００３７】
【発明の実施の形態】図１は、本発明が適用される半導体チップ１０の構成例を示す。半導体チップ１０は、
バルク基板領域に素子が形成されるバルク素子領域１１と、ＳＯＩ基板領域に素子が形成されるＳＯＩ素子領域１２を有し、１つのチップ上に複数の機能要素を搭載してシステムを構成する、いわゆるシステムオンチップ型の半導体装置
【００３８】ＳＯＩ素子領域１２では、埋め込み絶縁膜上の薄膜シリコン層（ＳＯＩ層）に素子が形成される。この領域では、素子活性層の直下が絶縁体になるため、ロジック回路等の、高速性、高信頼性が必要とされる素子の形成に適する。一方、バルク素子領域１１は、基板浮遊やリテンションの観点から、ＳＯＩ層よりバルク基板への形成が適する素子、たとえばＤＲＡＭセルなどが形成される。
【００３９】図１（ａ）は、半導体チップ１０内に単一のバルク素子領域１１を配置した例を、図１（ｂ）は、半導体チップ１０内に複数のバルク素子領域１１を配置した例を示す。詳細な図示はしないが、いずれの配置例においても、
バルク素子領域１１にはＤＲＡＭセルのみならず、その周辺回路（たとえば、電源回路、デコード回路、Ｉ／Ｏ回路など）も合わせて形成され、全体としてのひとつの機能ブロックを構成する。
【００４０】一方、
ＳＯＩ素子領域１２には、表面ＳＯＩ層にたとえばＭＯＳトランジスタを形成した高速ロジック回路が形成される。
【００４１】以下、システムオンチップの一例として、ひとつのチップ上にＤＲＡＭマクロとＳＯＩロジックとが搭載される構成を例にとって、種々の実施形態を説明する。
【００４２】＜第１実施形態＞図２は、本発明の第１実施形態に係る半導体装置であり、図１（ｂ）のＡ−Ａ’ラインに沿った断面構成の一例を示す。図２に示す半導体チップ１０は、
支持基板２１と、支持基板２１上に形成されたバルク成長層２６に素子が形成されるバルク素子領域１１と、支持基板２１上の埋め込み酸化膜２２上に位置するシリコン層（ＳＯＩ層）２３に素子が形成されるＳＯＩ素子領域１２と、これらの領域の境界に位置する境界層であるポリシリコン層４７を備える。図２の例では、バルク素子領域１１は、バルク成長層として、単結晶Ｓｉのエピタキシャル成長層２６を有し、支持基板２１は、たとえばｐ型のシリコン支持基板である。
【００４３】バルク素子領域１１は、たとえばトレンチ型キャパシタ３０を使用したＤＲＡＭセル４３、周辺トランジスタ４４、その他図示はしないが、必要な回路素子を含む。これらの素子や回路全体で、ひとつの機能ブロックとしてＤＲＡＭマクロを構成する。
【００４４】
ＳＯＩ素子領域１２は、たとえばＭＯＳＦＥＴ４５のアレイを含み、これらの高速素子でＳＯＩロジックを構成する。
【００４５】ＤＲＡＭセル４３や周辺トランジスタ４４が形成されるエピタキシャル成長層２６の表面と、ＭＯＳＦＥＴ４５が形成されるＳＯＩ層２３の表面の高さは、ほぼ等しい。したがって、半導体チップ１０においては、バルク素子領域１１内の素子と、ＳＯＩ素子領域１２内の素子は、ほぼ同レベルに位置することになる。
【００４６】ＤＲＡＭセル４３、周辺トランジスタ４４、ＭＯＳＦＥＴ４５は、たとえばポリシリコン等のシリコン系のゲート電極３９ａ、４１、３９ｂを有する。
図２の例では、バルク素子領域１１とＳＯＩ素子領域の境界に位置する境界層としてポリシリコン層４７を用いているが、素子４３、４４、４５のゲート材料として用いられるシリコン系材料であれば、たとえばＳｉＧｅ（シリコンゲルマニウム）などの層であってもよい。
「【００６３】
第１実施形態の半導体装置では、バルク素子領域１１のエピタキシャル成長層２６と、ＳＯＩ層２３の間を、ポリシリコン、ＳｉＧｅなどのシリコン系の材料で連結することによって、領域間の境界での応力が最小になる。
【００６４】
また、領域間の応力による移動度の変動を防止することができ、境界近傍の素子の劣化を効果的に防止することができる。
【００６５】さらに、本来ＳＯＩ層の側壁を保護する側壁保護膜のあった位置に境界層を設けるので、チップ面積増大を抑制することができる。
【００６６】バルク素子領域とＳＯＩ素子領域の素子形成面が、均一な高さにあるので、後工程に有利である。
【００６７】ＳＯＩ素子領域の素子分離が、トレンチキャパシタを有するバルク素子領域の素子分離と同程度の深さを有するので、ＳＯＩ素子領域側の素子分離は、表面積としては微細であるにもかかわらずリーク電流を効果的に防止することができる。
【００６８】第１実施形態の半導体装置の例として、ＳＯＩロジックとＤＲＡＭを同一チップ上に搭載しており、ロジックとＤＲＡＭを別チップにした場合に比べて高速、低消費電力でデータをやり取りできる。」
　
（２−２）引用発明
　上記ア及びイによれば、引用例には、次の発明が記載されているといえる（以下、この発明を「引用発明」という。）。
　
「バルク成長層２６に素子が形成されるバルク素子領域１１と、埋め込み酸化膜２２上に位置するシリコン層（ＳＯＩ層）２３に素子が形成されるＳＯＩ素子領域１２とを有するシリコン支持基板と、前記バルク素子領域１１のシリコン支持基板上に設けられた単結晶Ｓｉのエピタキシャル成長層２６と、前記ＳＯＩ素子領域１２のシリコン支持基板上に設けられた埋め込み酸化膜２２と、前記バルク素子領域１１と前記ＳＯＩ素子領域１２の領域の境界に位置する境界層であるポリシリコン層４７とを備える半導体装置」
　
（３）対比
（３−１）本願補正発明と引用発明とを対比すると、
ア　引用発明の、「バルク素子領域１１」、「埋め込み酸化膜２２」、「ＳＯＩ素子領域１２」、「シリコン支持基板」及び「単結晶Ｓｉのエピタキシャル成長層２６」は、それぞれ、本願補正発明の、「第１の領域」、「絶縁層」、「第２の領域」、「シリコン基板」及び「シリコン層」に相当する。
イ　引用発明において、「バルク素子領域１１」と「ＳＯＩ素子領域１２」は、境界層であるポリシリコン層４７を境界に有していることから、両者が隣接していることは明らかである。
ウ　引用発明において、「境界層であるポリシリコン層４７」は、引用例の段落【００６３】の「第１実施形態の半導体装置では、バルク素子領域１１のエピタキシャル成長層２６と、ＳＯＩ層２３の間を、ポリシリコン、ＳｉＧｅなどのシリコン系の材料で連結することによって、領域間の境界での応力が最小になる。」との記載から、領域間の境界での応力を緩衝する緩衝膜として作用することは、明らかである。
　
（３−２）したがって、本願補正発明と引用発明との一致点及び相違点は、次のとおりとなる。
　
〈一致点〉
　「第１領域と、前記第１領域に隣接した第２領域とを有するシリコン基板と、前記第１領域のシリコン基板上に設けられたシリコン層と、前記第２領域のシリコン基板上に設けられた絶縁層と、前記シリコン層と前記絶縁層上の層との間に設けられた緩衝膜と、を具備することを特徴とする半導体装置。」
　
〈相違点〉
　本願補正発明は、絶縁層上に、「前記シリコン層より大きい格子定数」を有する「緩和層」と「前記緩和層上に設けられた歪みシリコン層」を具備しているのに対し、引用発明は、絶縁層上に「シリコン層（ＳＯＩ層）２３」を具備するにとどまる点
　
（４）相違点についての検討
　ＳＯＩ素子として、高速化のために、絶縁層上にシリコンより大きい格子定数格子緩和層であるＳｉＧｅ層、当該ＳｉＧｅ層上に歪みシリコン層を具備するＳＯＩ素子を採用することは、以下の周知例１〜３に記載のとおり本願の出願前において周知技術である。
　また、引用発明において、ＳＯＩ領域のＳＯＩ素子は、ロジック回路として用いられていることから、高速化が求められることは当業者にとって自明の事項である。
　したがって、引用発明の半導体装置において、ＳＯＩ素子として、高速化を図るために、絶縁層上に格子緩和層であるＳｉＧｅ層、当該ＳｉＧｅ層上に歪みシリコン層を具備するＳＯＩ素子を採用することは、当業者が容易になし得たものである。そして、引用発明にこのようなＳＯＩ素子を採用することにより、相違点に係る構成が得られるから、相違点は、当業者が容易に想到し得たものといえる。
　
（周知例１：特開２００２−７６３４７号公報、原査定の拒絶の理由で引用）
　上記周知例１には、図１４とともに、次の記載がある（段落【０００６】〜段落【０００９】）。
「【０００６】また、別の従来技術として、面内に引張りひずみをうけたひずみＳｉをチャネルとして用いたトランジスタも公知となっている。ひずみＳｉのキャリア移動度も、上記のひずみＧｅと同様に、ｐ、ｎ両チャネルにおいてＳｉを上回る事が知られているので、これらのトランジスタにおいてはＳｉチャネルのトランジスタに比べ同じゲートサイズにおいてより大きな駆動力が得られる。その中で、もっとも
実用性が高いと考えられるトランジスタ構造を図１４に示す（第２の従来例）。
【０００７】本構造は、本発明者を含む研究グループによって提案および動作実証された構造である（Ｔ．  Ｍｉｚｕｎｏ，  Ｓ．  Ｔａｋａｇｉ，  Ｎ．  Ｓｕｇｉｙａｍａ，  Ｊ．  Ｋｏｇａ，  Ｔ．  Ｔｅｚｕｋａ，  Ｋ．  Ｕｓｕｄａ，  Ｔ．Ｈａｔａｋｅｙａｍａ，  Ａ．  Ｋｕｒｏｂｅ，  ａｎｄ  Ａ．  Ｔｏｒｉｕｍｉ，  ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔｓ  ｐ．９３４  （１９９９）  ）。
【０００８】
本構造ではＳｉまたはＳｉＧｅ層７１上に埋め込み酸化膜７２、ＳｉＧｅバッファ層７３、ひずみＳｉチャネル層７４、ゲート酸化膜７５、ゲート電極７６が順次積層されてＳｉＧｅバッファ層７３、ひずみＳｉチャネル層７４にソース・ドレイン領域７７が形成されている。
【０００９】
本構造では、ひずみＳｉチャネル７４による高キャリア移動度のほか、埋め込み酸化膜７２の存在により、寄生容量の低下や、不純物濃度を低く抑えたまま微細化が出来るので駆動力が上げられる、等のメリットを併せ持つ。したがって、本構造でＣＭＯＳ論理回路を構成すれば、より高速かつ低消費電力の動作が可能となる。
　
（周知例２：特開２００３−１５８２５０号公報、原査定の拒絶の理由で引用）
　上記周知例２には、図５、７とともに、次の記載がある（段落【００３２】、段落【００３３】、段落【００３７】、段落【００３８】）。
　「【００３２】
この製造プロセスの第１の工程は、酸化物層１２および上部シリコン層１４を有する基板１０を提供する工程を含む。
「【００３３】図２は、酸化物、ｐＳｉＧｅ／ｎＳｉＧｅ、シリコン酸化物およびポリシリコン層を示す、製造中のデバイスの断面図である。このデバイスは、以下のようにして製造される。ボロンおよびリンイオンを注入して、ｐウエル２２およびｎウエル２４を形成し、ｎＭＯＳＴおよびｐＭＯＳＴのそれぞれのしきい値電圧制御する。その後、この構造を、５５０℃〜１０５０℃の範囲の温度で約０．５〜４時間、拡散アニールする。この熱処理によってＧｅが拡散し、上部シリコン膜２２および２４を少なくとも部分的に緩和Ｓｉ１−ｘＧｅｘに変える。ただし、ｘはこの膜を通して一定である必要はない。次いで、通常、第２の緩和アニール工程が、１０５０℃〜１２００℃の範囲の温度で約１〜１０秒間行われる。この工程の結果として、Ｓｉ１−ｙＧｅｙ層がＳｉおよびＳｉ１−ｘＧｅｘ層から形成される。ただし、ｙはｘよりも小さい。Ｓｉ１−ｙＧｅｙ層は、通常、緩和されている。この第２の熱処理はまたＳＯＩ膜中のある程度の欠陥またはすべての欠陥を除去する。さらに、この第２のスパイクアニールはＳｉ１−ｙＧｅｙ層を緩和させる。このようにして、
ＳＯＩウエハ上に低欠陥密度の緩和ＳｉＧｅ層
シリコンの薄膜層２５が、ＳｉＧｅ層上にエピタキシャルに成長する。その後、ゲート酸化物層２６を成長させ、キャップポリシリコン層２８（ｐｏｌｙ１）がＳｉＧｅ層２２および２４上に堆積される。
成長したシリコン層２５は通常、歪みシリコン層２５である。」
「【００３７】図６は、ゲート領域を示す、製造中のデバイスの断面図である。詳細には、図５のデバイス上にポリシリコン層４６（ｐｏｌｙ２）を堆積する。ｐｏｌｙ２層４６は、通常、約１００ｎｍ〜２００ｎｍの厚さ４８を有する。このｐｏｌｙ２およびｐｏｌｙ１層が結合し、ゲート電極を形成する。その後、フォトレジストを付与して、デバイスをエッチングし、
ポリシリコンゲート電極５０および５２
ある実施形態では、層２２のソース領域２２ａおよびドレイン領域２２ｂのそれぞれにドーピングを行ってＮ＋にし、一方、層２４のソース領域２４ａおよびドレイン領域２４ｂのそれぞれにドーピングを行ってＰ＋にしてもよい。
「【００３８】
図７は、完成後のデバイスを示す、
　
（周知例３：特開平９−２１９５２４号公報）
　上記周知例３には、図９とともに、次の記載がある（段落【００１７】〜段落【００２０】、段落【００２３】〜段落【００２８】）。
「【００１７】（実施例１）図1 から図９は、本発明の第１の実施例に係る半導体装置の製造方法を示す各工程での断面図である。先ず図１に示すように、
表面に厚さ5nm 程度のSi層（SOI 層）2 と、厚さ100nm 程度の絶縁層3 を有するシリコン基板1 
積層されるSiGe層4 を格子緩和状態にする
【００１８】次に図２に示すように、このシリコン基板1 のSOI 層2 と絶縁層3 を選択エッチングすることにより開口部20を形成し、シリコン基板1 の単結晶表面を露出する。
【００１９】次に図３に示すように、このシリコン基板1 を例えばRCA 法において洗浄した後、エピタキシャルプロセスにより厚さ30nm程度のSi0.7Ge0.3層4 を成長温度500 ℃で形成後、結晶成長炉内にて1000℃、1 時間程度の熱処理を施し、
絶縁層3上のSi0.7Ge0.3層4 を格子緩和させた。
【００２０】次に同じくエピタキシャルプロセスにより成長温度500 ℃で、
Si0.7Ge0.3層4上に厚さ30n m のSi層5 を形成した。この結果、格子緩和したSi0.7Ge0.3層4 上には、引っ張り歪み状態のSi層5 が形成
「【００２３】次に図６に示すように、レジストパターン7 を除去した後、表面全体を熱酸化して厚さ10 nm 程度の
ゲート酸化膜8 を形成
【００２４】次に図７に示すように、ゲート酸化膜上に減圧CVD 法により多結晶シリコン層を形成した後、この多結晶シリコン層をRIE により加工して、
ゲート電極9 を形成する。
【００２５】次に図８に示すように、ゲート電極9 をマスクとして、
NMOSFET 形成領域にリンを選択的にイオン注入して、N 型ソース領域10、N 型ドレイン領域11を形成
【００２６】次に図９に示すように、全面にシリコン酸化膜などの層間絶縁膜14をCVD 法により形成した後、この層間絶縁膜14に各MOSFET領域に対するコンタクトホールを開口する。最後に、全面にＡｌ膜等の導電膜を堆積した後、この導電膜をパターニングして、
ソース電極15、ドレイン電極16、ゲート引き出し電極( 不図示) 
【００２７】本実施例によれば、
引っ張り歪状態のSi層をチャネル領域に用いたNMOSFET 
【００２８】また、
本実施例では基板にSOI 構造を利用しているため、その特長を活かしてデバイスの寄生容量の大幅な低減も可能となり、その結果集積化トランジスタの高速・高性能化を促進することができる。
　
（５）小括
　以上検討したとおり、本願補正発明と引用発明との相違点は、周知技術を勘案することにより、当業者が容易に想到し得たものであるから、本願補正発明は、引用発明に基づいて当業者が容易に発明することができたものである。
　
（６）独立特許要件についてのまとめと補正却下の結び
　以上のとおり、本願補正発明は、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法２９条２項の規定により、特許を受けることができない。
　
　よって、本願補正発明は、特許出願の際独立して特許を受けることができるものではないから、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法１７条の２第５項において準用する同法１２６条５項の規定に違反するので、同法１５９条１項において読み替えて準用する同法５３条１項の規定により却下すべきものである。
　
　
第３　本願発明　
１　以上のとおり、本件補正は却下されたので、本願の請求項１に係る発明（以下「本願発明」という。）は、平成２０年２月２２日付け手続補正書により補正された特許請求の範囲の請求項１に記載された、次のとおりのものである。
　
「【請求項１】
　第１領域と、前記第１領域に隣接した第２領域とを有する基板と、
　前記第１領域の基板上に設けられたシリコン層と、
　前記第２領域の基板上に設けられた絶縁層と、
　前記シリコン層より大きい格子定数を有し、前記絶縁層上に設けられた緩和層と、
　前記シリコン層より大きい格子定数を有し、前記緩和層上に設けられた歪みシリコン層と、
を具備することを特徴とする半導体装置。」
　
２　引用例の記載と引用発明
　引用例の記載と引用発明については、前記第２の３（２）で認定したとおりのものである。
　
３　対比・判断
　 前記第２の１及び２で検討したように、本願補正発明は、補正前の請求項１を限定したものである。逆に言えば、本願発明（補正前の請求項１に係る発明）は、本願補正発明から、このような限定をなくしたものである。  　
   そうすると、本願発明の構成要件をすべて含み、これより限定したものである本願補正発明が、前記第２の３で検討したとおり、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、当業者が容易に発明することができたということができる。
　
第４　結言
　以上のとおり、本願発明は、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。　
　したがって、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　
　よって、結論のとおり審決する。