【事件の表示】
　平成１１年特許願第１０２９４８号「ＤＲＡＭセルキャパシタの製造方法」拒絶査定不服審判事件〔平成１１年１２月１４日出願公開，特開平１１−３４５９４４〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　
　本願は，平成１１年４月９日(パリ条約による優先権主張１９９８年４月９日，大韓民国)の出願であって，平成２０年３月１９日付けで拒絶査定がされ，これに対して同年６月３０日に審判請求がされた。
　その後当審において，平成２２年６月２２日付けで拒絶の理由が通知され，これに対して同年９月２９日に手続補正書及び意見書が提出された。
　
　
第２　当審における拒絶理由
　
　一方，当審において，平成２２年６月２２日付けで通知した拒絶の理由（以下「当審における拒絶の理由」という。）の概要は，本願発明は，本願の優先権主張の日前に日本国内で頒布された国際公開第９７／０１９４６８号（以下「引用例１」という。）に記載された発明に，本願の優先権主張の日前における周知技術を適用することにより，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない，というものである。
　
　
第３　本願発明の容易想到性について
　
１　本願発明について
　本願の請求項１〜７に係る発明は，平成２２年９月２９日に提出された手続補正書に記載されたとおりのものであり，その請求項１の記載は，次のとおりである。（以下，本願請求項１に係る発明を「本願発明」という。）
　
「【請求項１】
　半導体基板上に形成された第１絶縁膜を突き抜いて前記半導体基板と電気的に連結されるようにコンタクトプラグを形成する工程と，
　前記コンタクトプラグを含む前記第１絶縁膜上に第２絶縁膜及び第３絶縁膜を順次に形成する工程と，
　前記第３絶縁膜と第２絶縁膜を順次にエッチングして前記コンタクトプラグの表面及び前記コンタクトプラグの両側にある第１絶縁膜の一部表面が露出されるオープニングを形成する工程と，
　前記オープニングを含んで前記第３絶縁膜の上に所定の厚さを有するキャパシタノードの形成用導電膜を形成する工程と，
　前記オープニングを含んで前記導電膜上に前記導電膜がポリマーにより汚染されることを防止するための第４絶縁膜を形成する工程と，
　前記オープニングの両側にある前記第３絶縁膜の上部表面が露出されるように第４絶縁膜と前記導電膜とを同時に平坦化エッチングしてキャパシタノードを形成する工程と，
　前記キャパシタノードの形成後，前記オープニング内の第４絶縁膜を除去する工程と，
　前記キャパシタノード両側の第３絶縁膜を除去する工程と，
　前記キャパシタノードの表面に粗い表面層を形成する工程とを含み，
　前記第４絶縁膜と前記導電膜とは前記第３絶縁膜に対してエッチング選択性を有する物質で形成され，
　前記第４絶縁膜は，フォトレジスト膜であることを特徴とするＤＲＡＭセルキャパシタの製造方法。」
　
２　引用例の記載と引用発明
（１）　引用例１
　引用例１には，第２６図〜第２８図，及び第５８図〜第６２図とともに次の記載がある。（下線は当審で付加したものである。以下同じ。）
　
ア　　技術分野
「 
本発明は半導体記憶装置およびその製造方法に関し
半導体記憶装置の製造方法に関する
　
イ　　第２６図〜第２８図について
「次に，
本実施例のＤＲＡＭの製造法
図２６に示したように，周知の選択酸化法を用いて，素子間分離のためのフィールド酸化膜３９を，シリコン基板３８上に形成した後，周知の方法によって，ＭＯＳＦＥＴを形成した。高濃度不純物領域４０，４１，ゲート電極４３およびゲート絶縁膜（図示せず）を有するＭＯＳＦＥＴをメモリセル内に，また高濃度不純物領域４２，ゲート電極４４およびゲート絶縁膜（図示せず）を有するＭＯＳＦＥＴを周辺回路に，それぞれ形成した
（中略）
　
第２７図に示したように，ボロンとリンを含んだシリコン酸化膜４５を周知のＣＶＤ法を用いて形成し，８００℃程度の温度でアニールを行って上記シリコン酸化膜４５表面をなだらかにした。
（中略）
　
第２８図に示したように，厚さがほぼ２００ｎｍのシリコン酸化膜４７を周知のＴＥＯＳ(Tetraethoxysilane;Si(OC
２
H
５
)
４
)ガスを用いた周知のＣＶＤ法を用いて，４００℃程度の温度で形成した。次に，スイッチトランジスタのソースまたはドレインとなる高濃度不純物領域４０上のシリコン酸化膜４５，４７の所定部分を除去して，開口部５１（第２４図）を形成した。
上記開口部５１を充填するシリコンプラグ４８を形成した
本実施例では，高濃度不純物領域４０上に直接シリコンプラグ４８を形成した
　
ウ　　第５８図について
「次に，第５８図〜第６５図を用いて本実施例の製造方法を説明する。
まず，第５８図に示した構造を形成したが，これまでの工程は，上記実施例５の第２８図までの工程と同様である
　
エ　　第５９図について
「第５９図に示したように，
シリコン酸化膜８１を形成した後
さらに厚さ４００ｎｍのシリコン酸化膜８９を全面に形成した。なお，シリコン酸化膜８１の代わりにシリコンナイトライド膜を用いてもよい
　
オ　　第６０図について
「第６０図に示したように，
キャパシタの蓄積電極５２が形成される領域のシリコン酸化膜８１，８９に，周知のホトリソグラフィとドライエッチングを用いて，シリコンプラグ４８に達するトレンチを形成し，不純物が高濃度に添加された厚さ５０ｎｍの多結晶シリコン膜５３（審決注：「多結晶シリコン膜６３」の誤記である。）を，周知のＬＰＣＶＤ法を用いて形成した。
トレンチの底部において，シリコンプラグ４８は多結晶シリコン膜６３に接続された
　
カ　　第６１図について
「次に，第６１図に示したように，
ボロンとリンを含むシリコン酸化膜９０を周知のＣＶＤ法で形成し，所望のアニールを行なった後，全面異方性ドライエッチングによるエッチバックを行なって，上記シリコン酸化膜９０を上記トレンチ内のみに残し，他の部分上からは除去した。さらに，上記シリコン酸化膜９０をエッチングのマスクとして用いて，多結晶シリコン膜６３の露出された部分をドライエッチングして除去した。その結果，キャパシタの蓄積電極５２がトレンチ内に形成された
　
キ　　第６２図について
「
次に，
上記トレンチ内に残ったシリコン酸化膜９０，および金属プラグ８２上のシリコン酸化膜８９を，フッ酸水溶液を用いたウェットエッチングによって除去し
　
（２）　引用発明
ア　　上記（１），イ及びウから，引用例１の第５８図に示した構造は，
シリコン基板３８上に高濃度不純物領域４０，４１，ゲート電極４３及びゲート絶縁膜を有するＭＯＳＦＥＴを形成し，シリコン酸化膜４５及びシリコン酸化膜４７を形成し，上記高濃度不純物領域４０上の上記シリコン酸化膜４５及びシリコン酸化膜４７の所定部分を除去して開口部５１を形成し，上記高濃度不純物領域４０上に直接，上記開口部５１を充填するシリコンプラグ４８を形成する工程
　
イ　　上記（１），エ及び第５９図から，
シリコンプラグ４８が形成されたシリコン酸化膜４５及びシリコン酸化膜４７上に，シリコン酸化膜８１又はシリコンナイトライド膜を形成した後，シリコン酸化膜８９を形成
　
ウ　　第６０図を参酌すれば，上記（１），オで，
キャパシタの蓄積電極５２が形成される領域のシリコン酸化膜８１又はシリコンナイトライド膜と，シリコン酸化膜８９に，周知のホトリソグラフィとドライエッチングを用いて，シリコンプラグ４８に達するトレンチを形成する
上記トレンチにより上記シリコンプラグ４８の両側にあるシリコン酸化膜４７の一部表面が露出される
　
エ　　上記（１），オ及び第６０図から，
シリコン酸化膜８９の上，及びトレンチ内部に，不純物が高濃度に添加された多結晶シリコン膜６３を形成
　
オ　　上記（１），カによれば，「ボロンとリンを含むシリコン酸化膜９０」は，「周知のＣＶＤ法で形成」された後，「全面異方性ドライエッチングによるエッチバックを行なって」，「トレンチ内のみに残し，他の部分上からは除去」され，「さらに，上記シリコン酸化膜９０をエッチングのマスクとして用いて，多結晶シリコン膜６３の露出された部分をドライエッチングして除去」することにより，「キャパシタの蓄積電極５２がトレンチ内に形成され」るから，
ボロンとリンを含むシリコン酸化膜９０
シリコン酸化膜８９の上，及びトレンチ内部に形成された
多結晶シリコン膜６３上に形成
　
カ　　以上によれば，引用例１には，次の発明（以下「引用発明」という。）が記載されている。
　
「シリコン基板３８上に高濃度不純物領域４０，４１，ゲート電極４３及びゲート絶縁膜を有するＭＯＳＦＥＴを形成し，シリコン酸化膜４５及びシリコン酸化膜４７を形成し，上記高濃度不純物領域４０上の上記シリコン酸化膜４５及び上記シリコン酸化膜４７の所定部分を除去して開口部５１を形成し，上記高濃度不純物領域４０上に直接，上記開口部５１を充填するシリコンプラグ４８を形成する工程と，
　上記シリコンプラグ４８が形成された上記シリコン酸化膜４５及びシリコン酸化膜４７上に，シリコン酸化膜８１又はシリコンナイトライド膜を形成した後，シリコン酸化膜８９を形成する工程と，
　キャパシタの蓄積電極５２が形成される領域の上記シリコン酸化膜８１又は上記シリコンナイトライド膜と，上記シリコン酸化膜８９に，周知のホトリソグラフィとドライエッチングを用いて，上記シリコンプラグ４８に達するトレンチを形成するとともに，上記トレンチにより上記シリコンプラグ４８の両側にある上記シリコン酸化膜４７の一部表面が露出される工程と，
　上記シリコン酸化膜８９の上，及び上記トレンチ内部に，不純物が高濃度に添加された多結晶シリコン膜６３を形成する工程と，
　ボロンとリンを含むシリコン酸化膜９０を，上記シリコン酸化膜８９の上，及び上記トレンチ内部に形成された上記多結晶シリコン膜６３上に形成する工程と，
　全面異方性ドライエッチングによるエッチバックを行なって，上記シリコン酸化膜９０を上記トレンチ内のみに残し，他の部分上からは除去し，上記シリコン酸化膜９０をエッチングのマスクとして用いて，上記多結晶シリコン膜６３の露出された部分をドライエッチングして除去し，キャパシタの蓄積電極５２を上記トレンチ内に形成する工程と，
　上記キャパシタの蓄積電極５２を上記トレンチ内に形成する工程の次に，上記トレンチ内に残った上記シリコン酸化膜９０，及び上記シリコン酸化膜８９を，フッ酸水溶液を用いたウェットエッチングによって除去する工程とを含むＤＲＡＭ半導体記憶装置の製造方法。」
　
３　本願発明と引用発明との対比
（１）　引用発明の「シリコン基板３８」，「シリコン酸化膜４５」及び「シリコン酸化膜４７」，並びに「シリコンプラグ４８」は，それぞれ，本願発明の「半導体基板」，「第１絶縁膜」，並びに「コンタクトプラグ」に相当する。
　そして，引用発明の「シリコン基板３８上に高濃度不純物領域４０」「を形成し，」「上記高濃度不純物領域４０上の上記シリコン酸化膜４５及び上記シリコン酸化膜４７の所定部分を除去して開口部５１を形成」することは，本願発明の「半導体基板上に形成された第１絶縁膜を突き抜いて」に相当する。
　また，引用発明の「高濃度不純物領域４０」は，「シリコン基板３８」上に形成されるＭＯＳＦＥＴの構成要素であるから，引用発明の「上記高濃度不純物領域４０上に直接，上記開口部５１を充填するシリコンプラグ４８を形成する」ことは，本願発明の「前記半導体基板と電気的に連結されるようにコンタクトプラグを形成する」ことに相当する。
　そうすると，引用発明の「シリコン基板３８上に高濃度不純物領域４０，４１，ゲート電極４３及びゲート絶縁膜を有するＭＯＳＦＥＴを形成し，シリコン酸化膜４５及びシリコン酸化膜４７を形成し，上記高濃度不純物領域４０上の上記シリコン酸化膜４５及び上記シリコン酸化膜４７の所定部分を除去して開口部５１を形成し，上記高濃度不純物領域４０上に直接，上記開口部５１を充填するシリコンプラグ４８を形成する工程」は，本願発明の「半導体基板上に形成された第１絶縁膜を突き抜いて前記半導体基板と電気的に連結されるようにコンタクトプラグを形成する工程」に相当する。
　
（２）　引用発明の「上記シリコンプラグ４８が形成された」，「シリコン酸化膜８１又はシリコンナイトライド膜」，「シリコン酸化膜８９」，及び「を形成した後，」「を形成する」は，それぞれ，本願発明の「前記コンタクトプラグを含む」，「第２絶縁膜」，「第３絶縁膜」，及び「順次に形成する」に相当する。
　そうすると，引用発明の「上記シリコンプラグ４８が形成された上記シリコン酸化膜４５及びシリコン酸化膜４７上に，シリコン酸化膜８１又はシリコンナイトライド膜を形成した後，シリコン酸化膜８９を形成する工程」は，本願発明の「前記コンタクトプラグを含む前記第１絶縁膜上に第２絶縁膜及び第３絶縁膜を順次に形成する工程」に相当する。
　
（３）　引用発明の「周知のホトリソグラフィとドライエッチングを用いて」，「上記シリコンプラグ４８に達する」，及び「トレンチ」は，それぞれ，本願発明の「順次にエッチングして」，「前記コンタクトプラグの表面」「が露出される」，及び「オープニング」に相当する。
　そうすると，引用発明の「キャパシタの蓄積電極５２が形成される領域の上記シリコン酸化膜８１又は上記シリコンナイトライド膜と，上記シリコン酸化膜８９に，周知のホトリソグラフィとドライエッチングを用いて，上記シリコンプラグ４８に達するトレンチを形成するとともに，上記トレンチにより上記シリコンプラグ４８の両側にある上記シリコン酸化膜４７の一部表面が露出される工程」は，本願発明の「前記第３絶縁膜と第２絶縁膜を順次にエッチングして前記コンタクトプラグの表面及び前記コンタクトプラグの両側にある第１絶縁膜の一部表面が露出されるオープニングを形成する工程」に相当する。
　
（４）　引用発明の「シリコン酸化膜８９の上，及びトレンチ内部に」及び「不純物が高濃度に添加された多結晶シリコン膜６３」は，それぞれ，本願発明の「前記オープニングを含んで前記第３絶縁膜の上に」及び「キャパシタノードの形成用導電膜」に相当する。
　そうすると，引用発明の「シリコン酸化膜８９の上，及びトレンチ内部に，不純物が高濃度に添加された多結晶シリコン膜６３を形成する工程」は，本願発明の「前記オープニングを含んで前記第３絶縁膜の上に所定の厚さを有するキャパシタノードの形成用導電膜を形成する工程」に相当する。
　
（５）　引用発明の「上記シリコン酸化膜８９の上，及び上記トレンチ内部に形成された上記多結晶シリコン膜６３上に」は，本願発明の「前記オープニングを含んで前記導電膜上に」に相当する。また，本願発明の「第４絶縁膜」と引用発明の「ボロンとリンを含むシリコン酸化膜９０」とは，「絶縁膜」である点で共通する。
　そうすると，本願発明と引用発明とは，「前記オープニングを含んで前記導電膜上に」「絶縁膜を形成する工程」を含む点で共通する。
　
（６）　引用発明の「キャパシタの蓄積電極５２」は，本願発明の「キャパシタノード」に相当する。
　また，引用発明において，「全面異方性ドライエッチングによるエッチバックを行なって，上記シリコン酸化膜９０を上記トレンチ内のみに残し，他の部分上からは除去し，上記シリコン酸化膜９０をエッチングのマスクとして用いて，多結晶シリコン膜６３の露出された部分をドライエッチングして除去」することにより，「多結晶シリコン膜６３」（本願発明の「キャパシタノードの形成用導電膜」に相当。）が形成されていた，「トレンチ」（本願発明の「オープニング」に相当。）の両側にある「シリコン酸化膜８９」（本願発明の「第３絶縁膜」に相当。）の上部表面が露出されることは明らかである。
　そうすると，本願発明と引用発明とは，「前記オープニングの両側にある前記第３絶縁膜の上部表面が露出されるように」「絶縁膜と前記導電膜とを」「エッチングしてキャパシタノードを形成する工程」を含む点で共通する。
　
（７）　引用発明の「上記キャパシタの蓄積電極５２を上記トレンチ内に形成する工程の次に」及び「上記トレンチ内に残った」は，それぞれ，本願発明の「前記キャパシタノードの形成後」及び「前記オープニング内の」に相当する。
　また，上記（６）で検討したとおり，引用発明の「キャパシタの蓄積電極５２を上記トレンチ内に形成する工程」において，「キャパシタの蓄積電極５２」（本願発明の「キャパシタノード」に相当。）が形成される「トレンチ」（本願発明の「オープニング」に相当。）の両側に，「シリコン酸化膜８９」（本願発明の「第３絶縁膜」に相当。）の上部表面が露出されることは明らかである。
　そうすると，本願発明と引用発明とは，「前記キャパシタノードの形成後，前記オープニング内の」「絶縁膜を除去する工程」と，「前記キャパシタノード両側の第３絶縁膜を除去する工程」とを含む点で共通する。
　
（８）　引用発明の「ＤＲＡＭ半導体記憶装置の製造方法」は，本願発明の「ＤＲＡＭセルキャパシタの製造方法」に相当する。
　
（９）　以上から，本願発明と引用発明との一致点及び相違点は，次のとおりである。
ア　　一致点
「半導体基板上に形成された第１絶縁膜を突き抜いて前記半導体基板と電気的に連結されるようにコンタクトプラグを形成する工程と，
　前記コンタクトプラグを含む前記第１絶縁膜上に第２絶縁膜及び第３絶縁膜を順次に形成する工程と，
　前記第３絶縁膜と第２絶縁膜を順次にエッチングして前記コンタクトプラグの表面及び前記コンタクトプラグの両側にある第１絶縁膜の一部表面が露出されるオープニングを形成する工程と，
　前記オープニングを含んで前記第３絶縁膜の上に所定の厚さを有するキャパシタノードの形成用導電膜を形成する工程と，
　前記オープニングを含んで前記導電膜上に絶縁膜を形成する工程と，
　前記オープニングの両側にある前記第３絶縁膜の上部表面が露出されるように前記絶縁膜と前記導電膜とをエッチングしてキャパシタノードを形成する工程と，
　前記キャパシタノードの形成後，前記オープニング内の前記絶縁膜を除去する工程と，
　前記キャパシタノード両側の前記第３絶縁膜を除去する工程と
を含むＤＲＡＭセルキャパシタの製造方法。」
　
イ　　相違点
・　相違点１
　本願発明の「第４絶縁膜」は，「前記導電膜がポリマーにより汚染されることを防止するための」ものであると特定されているのに対し，引用発明では，「前記導電膜がポリマーにより汚染されることを防止するための」絶縁膜を形成することは，明示されていない点。
　
・　相違点２
　本願発明は，「前記オープニングの両側にある前記第３絶縁膜の上部表面が露出されるように第４絶縁膜と前記導電膜とを同時に平坦化エッチングしてキャパシタノードを形成する工程」と，「前記キャパシタノードの形成後，前記オープニング内の第４絶縁膜を除去する工程」と，「前記キャパシタノード両側の第３絶縁膜を除去する工程」とにより，「キャパシタノード」及びその周辺の構成を形成するのに対し，引用発明は，「ボロンとリンを含むシリコン酸化膜９０」に「全面異方性ドライエッチングによるエッチバックを行なって，上記シリコン酸化膜９０を上記トレンチ（本願発明の「オープニング」に相当。）内のみに残し，他の部分上からは除去し，上記シリコン酸化膜９０をエッチングのマスクとして用いて，上記多結晶シリコン膜６３（本願発明の「キャパシタノードの形成用導電膜」に相当。）の露出された部分をドライエッチングして除去し，キャパシタの蓄積電極５２（本願発明の「キャパシタノード」に相当。）を上記トレンチ内に形成する工程」と，「上記キャパシタの蓄積電極５２を上記トレンチ内に形成する工程の次に，上記トレンチ内に残った上記シリコン酸化膜９０，及び上記シリコン酸化膜８９（本願発明の「第３絶縁膜」に相当。）を，フッ酸水溶液を用いたウェットエッチングによって除去する工程」とにより，「キャパシタの蓄積電極５２」及びその周辺の構成を形成する点。
　
・　相違点３
　本願発明は，「前記キャパシタノードの表面に粗い表面層を形成する工程」を有しているのに対し，引用発明は，上記の工程を有していない点。
　
・　相違点４
　本願発明において，「前記第４絶縁膜と前記導電膜とは前記第３絶縁膜に対してエッチング選択性を有する物質で形成され，前記第４絶縁膜は，フォトレジスト膜である」と特定されているのに対し，引用発明において，上記の特定はされていない点。
　
４　相違点についての検討
　はじめに，相違点２及び相違点４についてまとめて検討し，以下，相違点１，相違点３の順に検討する。
　
（１）　相違点２及び相違点４について
ア　　周知例１
　当審における拒絶の理由に引用され，本願の優先権主張日前に日本国内において頒布された刊行物である特開平０４−１１６９２４号公報（以下「周知例１」という。）には，第１図とともに次の記載がある。
「第１図（ａ）〜（ｅ）は，本発明を利用したバイポーラ・トランジスタの製造工程を示す断面図であり，また第１図（ｅ）は本実施例で製造されるバイポーラトランジスタの全体の構成を示す図でもある。
（中略）
　以下，第１図（ａ）〜（ｅ）の順に上述のトランジスタの本発明による製造方法について説明する。
（中略）
　次に本実施例におけるポイントとなるＤＯＰＯＳ領域の形成方法について説明する。
　まず，
層間絶縁膜７をＣＶＤにより５０００〜１００００Å形成する。
その後，所望の位置の窓あけを行う
（中略）
　
次に，多結晶シリコンをＬＰ−ＣＶＤで形成する。
　
続いて，平坦化剤２６を塗布する。材料としては，１〜５ｃｐのレジスト
　
続いてこれを，選択性のない全面エツチング（エッチバック）を施すことにより，平坦化剤２６と多結晶シリコン２３を除去する
　
イ　　周知例２
　当審における拒絶の理由に引用され，本願の優先権主張日前に日本国内において頒布された刊行物である特開平０４−０７９３４８号公報（以下「周知例２」という。）には，第２図とともに次の記載がある。
「以下に，トレンチを用いた従来の素子分離形成技術について説明する。なお，ここでは，半導体基板として，シリコン基板を用いて説明する。
（中略）
その後，酸化膜４ａをマスクとして，塩素系ガスを用いてシリコンのトレンチエッチングを８μｍの深さまで行い，Ｐ型シリコン基板１に到達する深さを有するトレンチ５を形成する。
（中略）
　その後，シリコン基板表面のトレンチ５の内壁とトレンチ５の底部に，１０００℃のドライ酸化により１１００ｎｍの厚さの絶縁用酸化膜４ｃと４ｄを形成する。その酸化膜４ｃと４ｄの上に，
トレンチ５内部が完全に埋まり，かつ，表面がほぼ平坦になる２μｍの厚さのポリシリコン７ａをＣＶＤ法により形成する。その後，ポリシリコン７ａの表面段差をなくすためにレジスト８を塗布する（第２図Ｄ）。引き続き，レジストとポリシリコンとのエッチレートの等しい塩素系のドライエッチ条件でエッチバックを行い，酸化膜４ｃ上のレジスト８とポリシリコン７ａを除去し
　
ウ　　検討
　引用発明において「キャパシタの蓄積電極５２」（本願発明の「キャパシタノード」に相当。）を形成する際に行われる，「トレンチ」（本願発明の「オープニング」に相当。）内のみに絶縁膜を残すためのドライエッチングと，上記「トレンチ」内のみに「多結晶シリコン膜６３」（本願発明の「キャパシタノードの形成用導電膜」に相当。）を残すためのドライエッチングとを同時に行うか別工程で行うかは，いずれを選択するかにより作用効果上格別の相違を生じるものではなく，当業者が適宜選択し得るものである。また，引用発明において，上記「キャパシタの蓄積電極５２」周辺の構成を形成する際に行われる，上記「トレンチ」内に残った上記絶縁膜を除去するためのエッチングと，「シリコン酸化膜８９」（本願発明の「第３絶縁膜」に相当。）を除去するためのエッチングとを同時に行うか別工程で行うかも，いずれを選択するかにより作用効果上格別の相違を生じるものではなく，当業者が適宜選択し得るものである。
　そして，半導体基板又は半導体層を被覆する絶縁性の膜上に多結晶シリコン膜を形成し，上記多結晶シリコン膜上にレジスト膜を形成した後，選択性のない全面エツチング（エッチバック）を施すことにより，上記レジスト膜と上記多結晶シリコン膜とを同時に平坦化エッチングして除去することは，周知例１及び２にみられるように周知の技術（以下「第１の周知技術」という。）である。
　そうすると，引用発明において，上記「キャパシタの蓄積電極５２」を形成する際に行われる，上記「トレンチ」内のみに絶縁膜を残すためのドライエッチングと，上記「トレンチ」内のみに上記「多結晶シリコン膜６３」を残すためのドライエッチングとを同時に行うべく，「ボロンとリンを含むシリコン酸化膜９０」に代えてレジスト膜を上記「トレンチ」を含んで上記「多結晶シリコン膜６３」上に形成し，上記「トレンチ」の両側にある上記「シリコン酸化膜８９」の上部表面が露出されるように，上記レジスト膜と上記「多結晶シリコン膜６３」とを同時に平坦化エッチングして上記「キャパシタの蓄積電極５２」を形成することは，第１の周知技術を適用することにより，当業者が容易に想到し得たものである。
　そして，引用発明に上記第１の周知の技術を適用した場合に，上記「トレンチ」内に，上記「多結晶シリコン膜６３」及び上記レジスト膜が残ることは明らかであるから，上記「トレンチ」内の上記レジスト膜を除去し，上記「トレンチ」の両側にある上記「シリコン酸化膜８９」を除去することは，引用発明に上記第１の周知技術を適用する際に，当業者が当然に行うものである。
　以上から，引用発明において，相違点２に係る構成とすることは，上記第１の周知技術を適用することにより，当業者が容易に想到し得たものである。
　さらに，レジスト膜は上記「シリコン酸化膜８９」に対してエッチング選択性を有するから，引用発明において，相違点４に係る構成とすることも，上記第１の周知技術を適用することにより，当業者が容易に想到し得たものである。
　
（２）　相違点１について
ア　　周知例３
　当審における拒絶の理由に引用され，本願の優先権主張日前に日本国内において頒布された刊行物である特開平０９−１１５８７５号公報（以下「周知例３」という。）には，図１２（ａ）及び（ｂ）とともに次の記載がある。
「【００７５】図１２の例は，熱酸化膜上に成膜された例えば配線材料としてのポリシリコンの層をパターニングする例である。
【００７６】まず，図１２（ａ）は，熱酸化膜１６上に成膜された厚さ０．１μｍのポリシリコンの層１７上に，パターニング用のレジストマスク１８を被着し，通常の現像方法によって開口１８ａを形成した状態を示している。
【００７７】次いで，図１２（ｂ）に示すように，
レジストマスク１８上から上述した例におけると同様に反応ガス８を供給し，ポリシリコン層１７のうちレジストマスクの開口１８ａ下の領域をエッチングする。このとき，レジストマスクの開口１８ａの側壁面下部とポリシリコン層１７の側壁面とに堆積ポリマー層９が付着する
　
イ　　周知例４
　当審における拒絶の理由に引用され，本願の優先権主張日前に日本国内において頒布された刊行物である特開平０６−２７５５８０号公報（以下「周知例４」という。）には，図２（ａ）〜（ｄ）とともに次の記載がある。
「【０００２】
【従来の技術】従来の技術について，図面に基づいて説明する。図２（ａ）〜（ｄ）は従来の半導体装置の工程順断面図である。図２（ａ）は，半導体装置表面の下地絶縁膜１上に，ポリシリコン膜２を形成しフォトリソグラフィ法によりレジスト膜３をパターニングしたものであり，
図２（ｂ）は，塩素ガスによるドライエッチング法によりポリシリコン膜２を下地絶縁膜１の表面が露出するまでエッチングしたものである。このエッチング中にレジスト膜３の側壁上にポリマー状のエッチング生成物４が付着する。
【０００３】
【発明が解決しようとする課題】しかし，
従来の製造方法では，塩素ガスを使用したポリシリコン膜２のエッチング時に生じるポリマー状のエッチング生成物４がウェット式洗浄後にも残ってしまい，パーティクル汚染源となったり，上層膜の被覆性に悪影響を与えてしまうという欠点を有していた
　
ウ　　検討
　引用発明に第１の周知技術を適用し，レジスト膜を「トレンチ」（本願発明の「オープニング」に相当。）を含んで「多結晶シリコン膜６３」（本願発明の「キャパシタノードの形成用導電膜」に相当。）上に形成し，上記「トレンチ」の両側にある「シリコン酸化膜８９」（本願発明の「第３絶縁膜」に相当。）の上部表面が露出されるように，上記レジスト膜と上記「多結晶シリコン膜６３」とを同時に平坦化エッチングして「キャパシタの蓄積電極５２」（本願発明の「キャパシタノード」に相当。）を形成する際に，上記「トレンチ」内に，上記「多結晶シリコン膜６３」及び上記レジスト膜が残ることは明らかであり，その結果，上記レジスト膜と上記「多結晶シリコン膜６３」とを同時に平坦化エッチングする際に，上記「トレンチ」内に残る上記レジスト膜によって，上記「トレンチ」内に残る上記「多結晶シリコン膜６３」が保護されることも明らかである。
　そして，半導体装置の製造方法において，多結晶シリコン膜をドライエッチングにより除去する際に，汚染源となるポリマーが発生することは，周知例３及び４にみられるように，当該技術分野では周知の技術的事項であるから，引用発明に上記第１の周知技術を適用し，上記レジスト膜と上記「多結晶シリコン膜６３」とを同時に平坦化エッチングする際にも，汚染源となるポリマーが発生することは明らかである。
　そうすると，引用発明に第１の周知技術を適用し，上記レジスト膜と上記「多結晶シリコン膜６３」とを同時に平坦化エッチングする際に，上記「トレンチ」内に残る上記レジスト膜によって，上記「トレンチ」内に残る上記「多結晶シリコン膜６３」が保護され，上記「多結晶シリコン膜６３」のエッチング時に発生するポリマーにより汚染されることを防止できることは，当業者には明らかである。
　以上から，引用発明において，相違点１に係る構成とすることは，上記第１の周知技術，及び上記周知の技術的事項に基づいて，当業者が容易に想到し得たものである。
　
（３）　相違点３について
ア　　周知例５
　当審における拒絶の理由に引用され，本願の優先権主張日前に日本国内において頒布された刊行物である特開平０７−３３５８４２号公報（以下「周知例５」という。）には，図５〜図９とともに次の記載がある。
・「【００２６】図５は，酸素を用いて制御された露光に続くアモルフアスシリコンの第１層３１の堆積後の図４に示すウェハ部の製造プロセス内の断面図である。図５を参照すると，ドープされていないか，もしくは
ヒ素，リン，ホウ素等のようなＰ型，Ｎ型の注入物（即ちドーパント）で内部をドープされた薄いアモルファス・シリコン層３１（膜厚は，約４００オングストローム）が形成される（即ち，堆積される）。
【００２９】
図６は，酸素を用いた制御露光に続くアモルフアスシリコンの第２層の堆積後，図５に示したウェハ部の製造プロセス内での断面図である。図６に示されているように，内部にドープされたシリコン層４１を堆積する
【００３０】次に，酸素Ｏ２を流し，もしくは上記した他の方法を使用し，
インタフェース形成層４２を形成する。そして，第３の層５１を形成する（第３の層は図７を参照）
【００３１】図７は，酸素を用いた制御露光に続いてアモルフアスシリコンの第３層の堆積後，図６に示したウェハ部の製造プロセス内での断面図である。図７において，ダイを横切り，隣接するキャパシタ蓄積ノード面を互い分離する酸化物１６が露光されるまで平坦化されることにより（例えば，化学的，機械的な研磨による，もしくはレジストコート，酸素Ｏ２プラズマおよびポリシリコンのエッチングによる平坦化），
アモルファスシリコンの積層型構造６１（図８参照）が得られる
（中略）
【００３４】図９は，高真空でのアニール処理から得られた半球粒子シリコンの形成後の図８に示したウェハ部の製造プロセス内での断面図である。
図９を参照して，半球形粒子（ＨＳＧ）シリコンを平面化アモルファス構造６１の内側および外側の両方に形成するため，該平面化アモルファス構造６１は，高真空熱処理される
　
・「【００４２】
【発明の効果】上記詳細に説明したように，
本発明の蓄積キャパシタ構造を有する半導体メモリ蓄積装置の製造方法
では，半導体基板（指示基板）上に形成される導電キャパシタプレートを半球形粒子ポリシリコン状に形成し，その上に窒化チタン層を覆うように形成して蓄積キャパシタセルを形成するので，高密度／高容量のＤＲＡＭ装置を提供できる
　
イ　　周知例６
　当審における拒絶の理由に引用され，本願の優先権主張日前に日本国内において頒布された刊行物である特開平０８−２２２７１３号公報（以下「周知例６」という。）には，図１〜３とともに次の記載がある。
・「【０００７】現在まで提案された３次元構造のストレージノードの形態には，スタック型，フィン型，シリンダ型などがあるが，これらは容量増加の効果に比べてその製造工程が複雑である。従って，
制作工程が簡単でありかつ最大の有効表面積を有するストレージノードを形成するために，単純な３次元構造のスタック型のストレージノードの表面にＨＳＧ膜を蒸着させたストレージノードが提案されている。ＨＳＧが単位面積に理想的に蒸着された場合には，ＨＳＧ膜の蒸着を行わない場合に比べて最小限２単位以上の有効面積が得られる。従って，ＨＳＧの蒸着されたストレージノードの構造を有するキャパシタは，他の要素，すなわち誘電率および極板の間隔が一定であれば２倍またはそれ以上のキャパシタンスが確保できる
　
・「【０００９】前記スタック型ストレージノード上にＨＳＧ膜を有するキャパシタの製造方法について添付した図面に基づき詳細に説明する。図１〜図４は従来の技術によるキャパシタの製造方法を段階別に示した図面である。（中略）
【００１０】図２は，下部ストレージノードパターンを限定する段階を示す。具体的には，図１で前記コンタクトホール９と前記第３絶縁膜７の全面に
インシツ（in situ)でドーピングされた多結晶シリコン層１３（以下，「導電層」という）を形成する。
【００１１】図３は，ＨＳＧ膜を形成する段階を示す。具体的には，
図２のフォトレジストパターン１５をマスクとして前記導電層１３を乾式蝕刻することにより下部ストレージノード１４を形成する。
前記下部ストレージノート１４（審決注：「下部ストレージノード１４」の誤記である。）の全面にＨＳＧ膜１７を蒸着する
　
ウ　　検討
　引用発明において，製造するＤＲＡＭセルキャパシタの容量を増大させることは，当業者が当然に考慮することであり，また，半導体装置におけるキャパシタを製造する際に，キャパシタ蓄積ノード（ストレージノード）を構成する導電層の表面に半球形粒子（ＨＳＧ）層のような粗い表面層を形成することにより，上記キャパシタ蓄積ノード（ストレージノード）の有効面積を増やし，容量の増大を図ることは，周知例５及び６にみられるように周知の技術（以下「第２の周知技術」という。）であるから，引用発明において，製造するＤＲＡＭセルキャパシタの容量を増大させるために，「キャパシタの蓄積電極５２」（本願発明の「キャパシタノード」に相当。）の表面に粗い表面層を形成することは，第２の周知技術を適用することにより，当業者が容易に想到し得たものである。
　そうすると，引用発明において，相違点３に係る構成とすることは，上記第２の周知技術を適用することにより，当業者が容易に想到し得たものである。
　
５　まとめ
　以上によれば，引用発明において，相違点２及び相違点４に係る構成とすることは，第１の周知技術を適用することにより，当業者が容易に想到し得たものであり，同時に，相違点１に係る構成となることも，上記第１の周知技術，並びに周知例３及び４にみられるような周知の技術的事項に基づいて，当業者が容易に想到し得たものであり，また，相違点３に係る構成とすることは，第２の周知技術を適用することにより，当業者が容易に想到し得たものである。
　したがって，本願発明は，引用例１に記載された発明（引用発明），各周知技術，及び周知の技術的事項に基づいて，当業者が容易に発明をすることができたものであり，特許法第２９条第２項の規定により特許を受けることができない。
　
　
第４　結言
　
　以上検討したとおり，本願の請求項１に係る発明は，特許法第２９条第２項の規定により特許を受けることができないから，その余の請求項について検討するまでもなく，本願は拒絶されるべきものである。
　
　よって，結論のとおり審決する。