【手続補正書】
【提出日】平成23年11月4日(2011.11.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電界効果トランジスタ（ＦＥＴ）であって、
第１導電タイプのドレイン領域と対向した前壁及び前記前壁に垂直な側壁を有して半導体領域内に伸長しているトレンチゲートと、
前記トレンチゲートの前記側壁に当接している第２の導電タイプのボディ領域と、
前記トレンチゲートの前記側壁に当接して前記ボディ領域内に伸張して前記トレンチゲートの前記側壁に沿ってチャネル領域を形成し、かつ前記ボディ領域の中間部分内に伸張して前記ＦＥＴがオン状態のときに前記チャネル領域を通って流れる電流の一部が互いに反対方向に流れるソース領域と、
前記トレンチゲートの前記側壁に沿って形成されたチャネル領域と、
少なくとも前記ドレイン領域と前記トレンチゲートとの間に伸長しかつ交互の導電タイプのシリコン層のスタックを含むドリフト領域と、
を含むことを特徴とする電界効果トランジスタ。
【請求項２】
請求項１に記載のＦＥＴであって、前記ＦＥＴがオン状態のときに、電流が前記第１導電タイプの前記スタックのシリコン層を通って横方向に流れることを特徴とするＦＥＴ。
【請求項３】
請求項１に記載のＦＥＴであって、前記チャネル領域が、前記ソース領域の外周と前記ボディ領域の外周との間のボディ領域内に伸長していることを特徴とするＦＥＴ。
【請求項４】
請求項３に記載のＦＥＴであって、前記ソース領域と前記ドレイン領域とが前記ＦＥＴの頂部表面に形成された別個の相互接続層によって電気的に接触させられていることを特徴とするＦＥＴ。
【請求項５】
請求項３に記載のＦＥＴであって、前記第２導電タイプの基板と、前記基板上に伸長した交互の導電タイプのシリコン層のスタックと、をさらに含み、前記トレンチゲートは、前記交互の導電タイプのシリコン層のスタック内に伸長しかつ前記ボディ領域の底部表面と前記基板の頂部表面との間の距離の下半分内の深さで終端していることを特徴とするＦＥＴ。
【請求項６】
請求項３に記載のＦＥＴであって、前記ソース領域と隣り合ったヘビーボディ領域をさらに含むことを特徴とするＦＥＴ。
【請求項７】
請求項６に記載のＦＥＴであって、前記第２導電タイプの基板と、前記基板上に伸長している前記交互の導電タイプのシリコン層のスタックと、をさらに含み、前記ヘビーボディ領域が前記交互の導電タイプのシリコン層のスタックを貫通して垂直に伸長して前記基板内で終端していることを特徴とするＦＥＴ。
【請求項８】
請求項６に記載のＦＥＴであって、前記ヘビーボディ領域が前記交互の導電タイプのシリコン層のスタックを貫通して垂直に伸長して前記第２導電タイプの前記スタックのシリコン層と電気的に短絡していることを特徴とするＦＥＴ。
【請求項９】
請求項１に記載のＦＥＴであって、前記トレンチゲートが、前記トレンチゲートの前記前壁及び側壁をライニングする誘電体層と、前記トレンチゲートを少なくとも部分的に充填するゲート電極と、を含むことを特徴とするＦＥＴ。
【請求項１０】
請求項９に記載のＦＥＴであって、前記誘電体層は、前記トレンチゲートの壁部に沿ってよりもその底部に沿っての方が厚いことを特徴とするＦＥＴ。
【請求項１１】
請求項９に記載のＦＥＴであって、前記誘電体層は、前記トレンチゲートの側壁に沿ってよりもその前記底部及び前記前壁に沿っての方が厚いことを特徴とするＦＥＴ。
【請求項１２】
請求項１に記載のＦＥＴであって、第２導電タイプの前記スタックのシリコン層が前記トレンチゲートの前記側壁から横方向に離間して前記チャネル領域の下に伸長していないことを特徴とするＦＥＴ。
【請求項１３】
請求項１に記載のＦＥＴであって、第２導電タイプの前記スタックのシリコン層は、前記チャネル領域の下に伸長していないことを特徴とするＦＥＴ。
【請求項１４】
請求項１に記載のＦＥＴであって、前記ドリフト領域が前記交互の導電タイプのシリコン層のスタックを貫通して垂直に伸長して前記第１導電タイプの前記スタックのシリコン層と電気的に短絡していることを特徴とするＦＥＴ。
【請求項１５】
請求項１に記載のＦＥＴであって、第２導電タイプの基板と、前記基板上に伸長した前記交互の導電タイプのシリコン層のスタックと、を含み、前記ドレイン領域が前記交互の導電タイプのシリコン層のスタックを貫通して垂直に伸長して前記基板内で終端していることを特徴とするＦＥＴ。
【請求項１６】
横型電界効果トランジスタ（ＦＥＴ）であって、
各々がコラムに沿って配されておりかつ２つのアクティブ側壁及びそれに垂直な２つの非アクティブ側壁を有して半導体領域に伸長する複数のトレンチゲートと、
第１導電タイプの複数のドレイン領域と、
前記複数のトレンチゲートの前記アクティブ側壁の各々に沿って伸張するチャネル領域であって、前記横型ＦＥＴがオン状態のときに、前記チェネル領域を通って流れる電流の一部が対向する方向に流れるチャネル領域と、
前記ドレイン領域とそれらと隣り合うトレンチゲートのコラムとの間及び隣り合うトレンチゲートの間に伸長するドリフト領域と、を含み、
前記２つの非アクティブ側壁は前記２つのアクティブ側壁に垂直であり、前記トレンチゲートの各々の非アクティブ側壁の各々が隣り合うドレイン領域と対向するように前記トレンチゲートの２つの隣り合うコラム毎の間にドレイン領域の各々が配され、前記ドリフト領域は交互の導電タイプのシリコン層のスタックを含むことを特徴とする電界効果トランジスタ。
【請求項１７】
請求項１６に記載の横型ＦＥＴであって、前記横型ＦＥＴがオン状態のとき、電流が前記第１導電タイプの前記スタックのシリコン層を通って横方向に流れることを特徴とする横型ＦＥＴ。
【請求項１８】
請求項１６に記載の横型ＦＥＴであって、各々のトレンチゲートの各々のアクティブ側壁と隣り合って配された第２導電タイプのボディ領域と、各々のボディ領域内の前記第１導電タイプのソース領域と、を含み、各々のチャネル領域が前記ソース領域の外周と前記ボディ領域の外周との間の対応するボディ領域内に伸長することを特徴とするＦＥＴ。
【請求項１９】
請求項１８に記載の横型ＦＥＴであって、前記ソース領域及び前記ドレイン領域が前記横型ＦＥＴの頂部表面に形成された別個の相互接続層によって電気的に接触させられていることを特徴とする横型ＦＥＴ。
【請求項２０】
請求項１８に記載の横型ＦＥＴであって、２つの隣り合うソース領域の各々の間のヘビーボディ領域をさらに含むことを特徴とする横型ＦＥＴ。
【請求項２１】
請求項２０に記載の横型ＦＥＴであって、前記第２導電タイプの基板と、前記基板上に伸長している前記交互の導電タイプのシリコン層のスタックと、をさらに含み、ヘビーボディ領域の各々が前記交互の導電タイプのシリコン層のスタックを貫通して垂直に伸長して前記基板内で終端していることを特徴とする横型ＦＥＴ。
【請求項２２】
請求項２０に記載の横型ＦＥＴであって、ヘビーボディ領域の各々が前記交互の導電タイプのシリコン層のスタックを貫通して垂直に伸長して前記第２導電タイプの前記スタックのシリコン層と電気的に短絡していることを特徴とする横型ＦＥＴ。
【請求項２３】
請求項１６に記載の横型ＦＥＴであって、前記アクティブ側壁、前記非アクティブ側壁及び前記トレンチの底部をライニングする誘電体層と、前記トレンチゲートを少なくとも部分的に充填するゲート電極と、を含むことを特徴とする横型ＦＥＴ。
【請求項２４】
請求項２３に記載の横型ＦＥＴであって、前記誘電体層は、前記トレンチゲートのアクティブ及び非アクティブ側壁に沿ってよりもその前記底部に沿っての方が厚いことを特徴とする横型ＦＥＴ。
【請求項２５】
請求項２３に記載の横型ＦＥＴであって、前記誘電体層は、前記トレンチゲートのアクティブ側壁に沿ってよりもその前記底部及び前記非アクティブ側壁に沿っての方が厚いことを特徴とする横型ＦＥＴ。
【請求項２６】
請求項１６に記載の横型ＦＥＴであって、第２導電タイプの前記スタックのシリコン層は、各々のアクティブ側壁から横方向に離間しており、前記チャネル領域の下に伸長していないことを特徴とする横型ＦＥＴ。
【請求項２７】
請求項１６に記載の横型ＦＥＴであって、第２導電タイプの前記スタックのシリコン層は、各々のチャネル領域の下に伸長していないことを特徴とする横型ＦＥＴ。
【請求項２８】
請求項１６に記載の横型ＦＥＴであって、ドリフト領域の各々が前記交互の導電タイプのシリコン層のスタックを貫通して垂直に伸長して前記第１導電タイプの前記スタックのシリコン層と電気的に短絡していることを特徴とする横型ＦＥＴ。
【請求項２９】
請求項１６に記載の横型ＦＥＴであって、第２導電タイプの基板と、前記基板上に伸長した前記交互の導電タイプのシリコン層のスタックと、を含み、ドレイン領域の各々が前記交互の導電タイプのシリコン層を貫通して垂直に伸長して前記基板内で終端していることを特徴とするＦＥＴ。
【請求項３０】
電界効果トランジスタ（ＦＥＴ）の製造方法であって、
交互の導電タイプのシリコン層のスタックを含むドリフト領域を形成するステップと、
前記交互の導電タイプのシリコン層のスタック内に伸長するドレイン領域を形成するステップと、
互いに直角をなす垂直に伸張する非アクティブ側壁及び垂直に伸張するアクティブ側壁を有して前記交互の導電タイプのシリコン層のスタック内に伸長するトレンチゲートを形成するステップと、
前記トレンチゲートの前記アクティブ側壁と隣り合った第２導電タイプのボディ領域を形成するステップと、を含み、
前記トレンチゲートの前記非アクティブ側壁が前記ドレイン領域と対向しかつ前記ボディ領域が前記非アクティブ側壁ではなく前記アクティブ側壁に沿って伸張するように前記トレンチゲート及び前記ドレイン領域が形成されることを特徴とする方法。
【請求項３１】
請求項３０に記載の方法であって、前記ボディ領域内に前記第１導電タイプのソース領域を形成して前記ソース領域の外周と前記ボディ領域の外周との間の前記ボディ領域内にチャネル領域を形成するステップをさらに含むことを特徴とする方法。
【請求項３２】
請求項３１に記載の方法であって、前記ソース領域に電気的に接触させられているソース相互接続部及び前記ドレイン領域に電気的に接触させられているドレイン相互接続部を含む相互接続層を形成するステップをさらに含むことを特徴とする方法。
【請求項３３】
請求項３１に記載の方法であって、前記ソース領域と隣り合うヘビーボディ領域を形成するステップをさらに含むことを特徴とする方法。
【請求項３４】
請求項３３に記載の方法であって、前記交互の導電タイプのシリコン層のスタックは第２導電タイプの基板上に形成され、前記ヘビーボディ領域が形成されて前記交互の導電タイプの層のスタックを貫通して垂直に伸長しかつ前記基板内で終端することを特徴とする方法。
【請求項３５】
請求項３３に記載の方法であって、前記ヘビーボディ領域が形成されて前記交互の導電タイプのシリコン層を貫通して垂直に伸長して第２導電タイプのスタックのシリコン層と電気的に短絡していることを特徴とする方法。
【請求項３６】
請求項３２に記載の方法であって、前記アクティブ側壁、前記非アクティブ側壁及び前記トレンチゲートの底部をライニングする誘電体層を形成するステップと、前記トレンチゲートを少なくとも部分的に充填するゲート電極を形成するステップと、をさらに含むことを特徴とする方法。
【請求項３７】
請求項３６に記載の方法あって、前記誘電体層を形成するステップが、前記トレンチゲートの前記底部に沿って底部誘電体層を形成するステップと、前記トレンチゲートの前記アクティブ側壁及び前記非アクティブ側壁に沿って側壁誘電体を形成するステップと、を含み、前記底部誘電体は前記側壁誘電体よりも厚いことを特徴とする方法。
【請求項３８】
請求項３０に記載の方法であって、前記交互の導電タイプのシリコン層のスタックが形成されて、第２導電タイプの前記スタックのシリコン層が前記トレンチゲートの前記側壁から横方向に離間して前記ボディ領域の下に伸長しないことを特徴とする方法。
【請求項３９】
請求項３０に記載の方法であって、前記交互の導電タイプのシリコン層のスタックが形成されて、第２導電タイプの前記スタックのシリコン層が前記ボディ領域の下に伸長しないことを特徴とする方法。
【請求項４０】
請求項３０に記載の方法であって、前記ドレイン領域が形成され、前記交互の導電タイプのシリコン層のスタックを貫通して垂直に伸長して前記第１導電タイプの前記スタックのシリコン層と電気的に短絡することを特徴とする方法。
【請求項４１】
請求項３０に記載の方法であって、前記交互の導電タイプのシリコン層のスタックが第２導電タイプの基板上に形成され、前記ドレイン領域が形成されて前記交互の導電タイプのシリコン層のスタックを貫通して垂直に伸長しかつ前記基板内で終端することを特徴とする方法。
【請求項４２】
請求項３０に記載の方法であって、前記ドリフト領域を形成するステップは、第２導電タイプの基板上に前記第１導電タイプのエピタキシャル層を形成するステップと、前記エピタキシャル層内に第２導電タイプのドーパントを注入して前記エピタキシャル層の上側領域を前記第２導電タイプに変更するステップと、を含むことを特徴とする方法。
【請求項４３】
請求項３０に記載の方法であって、前記ドリフト領域を形成するステップは、第２導電タイプの基板上に前記第１導電タイプのエピタキシャル層を形成するステップと、当該第１のエピタキシャル層上に前記第２導電タイプの第２のエピタキシャル層を形成するステップと、を含むことを特徴とする方法。
【請求項４４】
請求項３０に記載の方法であって、前記ドリフト領域を形成するステップは、第２導電タイプの基板上にエピタキシャル層を形成するステップと、前記エピタキシャル層に前記第１導電タイプのドーパントを注入して前記エピタキシャル層の下側部分を前記第１導電タイプに変更するステップと、前記エピタキシャル層に前記第２導電タイプのドーパントを注入して前記エピタキシャル層の上側部分を前記第２導電タイプに変更するステップと、を含むことを特徴とする方法。