【手続補正書】
【提出日】平成22年12月13日(2010.12.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）素子（４２１）であって、
要求信号（Ｔ）を生成するタイミング回路、データ受信回路（４３２）および外部メモリコントローラからメモリアクセスコマンドを受信する同期インタフェース（４０７）を有する第１のＩＣダイ（４２１）と、
第１のストレージアレイ（４２４）および前記第１のＩＣダイ（４２１）から制御信号を受信するアクセス制御インタフェースを有する少なくとも１つの第２のＩＣダイ（４２３）と、
前記第１のＩＣダイ（４２１）から前記第２のＩＣダイ（４２３）へ、前記要求信号（Ｔ）を送る要求信号パス（４２８）と
を備え、
メモリ読み取りコマンドに応答して前記第１のストレージアレイ（４２４）から読み出された読み取りデータは、前記要求信号（Ｔ）に同期応答して、前記第２のＩＣダイ（４２３）から前記第１のＩＣダイ（４２１）に送信され、前記データ受信回路（４３２）は、前記要求信号（Ｔ）が遅延したものに応答して前記読み出しデータを受信する、ＤＲＡＭ素子（４２０）。
【請求項２】
前記第２のＩＣダイ（４２３）は、前記要求信号（Ｔ）を受信するように結合されたタイミング入力を有するデータ送信回路（４３０）を備える、請求項１に記載のＤＲＡＭ素子（４２０）。
【請求項３】
前記第２のＩＣダイ（４２３）は、前記第１のＩＣダイ（４２１）から受信する前記制御信号に応答して、前記第１のストレージアレイ（４２４）からデータを読み出す回路を備える、請求項１に記載のＤＲＡＭ素子（４２０）。
【請求項４】
前記第１のＩＣダイ（４２１）は、前記外部メモリコントローラからの前記メモリアクセスコマンドのうちの１つまたは複数に応答して、前記第１のストレージアレイ（４２４）内のデータ読み出し動作を指定する制御信号を生成する回路を備える、請求項３に記載のＤＲＡＭ素子（４２０）。
【請求項５】
前記制御信号は、前記第１のストレージアレイ（４２４）内の記憶場所を指定するアドレス値を含む、請求項４に記載のＤＲＡＭ素子（４２０）。
【請求項６】
前記第２のＩＣダイ（４２３）は、それぞれ前記要求信号（Ｔ）の各遷移に応答して、前記第１のＩＣダイ（４２１）に送信すべき読み取りデータ値を記憶するバッファ回路と、前記読み取りデータ値を送信シーケンスで前記第１のＩＣダイ（４２１）に送信する送信回路（４３０）とを備える、請求項１に記載のＤＲＡＭ素子（４２０）。
【請求項７】
前記読み取りデータ値を送信シーケンスで前記第１のＩＣダイ（４２１）に送信する前記送信回路（４３０）は、前記読み取りデータ値を構成する複数の構成要素値のそれぞれを逐次送信する回路を備える、請求項６に記載のＤＲＡＭ素子（４２０）。
【請求項８】
前記第２のＩＣダイ（６４１）は、前記メモリ読み取りコマンドに応答して、記憶素子の冗長グループにアクセスすべきであるか否かを示すレジスタ（６５３）を備え、前記第２のＩＣダイ（６４１）は、前記第１のＩＣダイ（６４０）から受信する冗長制御信号に応答して、冗長制御値を前記レジスタ内に記憶する回路（６５１）を備える、請求項１に記載のＤＲＡＭ素子（４２０）。
【請求項９】
前記第２のＩＣダイ（６４１）は、前記アクセス制御インタフェースとは別個の、前記第１のＩＣダイ（６４０）から前記冗長制御信号を受信するインタフェースを備える、請求項８に記載のＤＲＡＭ素子（４２０）。
【請求項１０】
前記第１のＩＣダイ（６４０）は、前記冗長制御値に対応する冗長情報を記憶する不揮発性記憶回路を備える、請求項８に記載のＤＲＡＭ素子（４２０）。
【請求項１１】
前記冗長制御値に対応する情報を記憶する第３の不揮発性ダイをさらに備え、前記第３のダイは前記第１のダイに結合され、前記第１のダイが前記冗長制御値を前記第３のダイから受信できるようにする、請求項８に記載のＤＲＡＭ素子（４２０）。
【請求項１２】
集積回路（ＩＣ）素子（４３７）であって、
外部メモリコントローラからメモリアクセスコマンド（ＣＭＤ／ＲＥＱ）を受信する同期インタフェース（４０７）および前記メモリアクセスコマンドに対応する行制御信号および列制御信号を出力する複数のクロックレスメモリ制御インタフェースを有する第１のＩＣダイ（４３０）と、
複数の独立アクセス可能なストレージアレイ（４５５）および前記クロックレスメモリ制御インタフェースから前記行制御信号および前記列制御信号を受信する、対応するアクセス制御インタフェースを有する第２のＩＣダイ（４３８）であって、前記アクセス制御インタフェースはそれぞれ、前記メモリアクセスコマンドのうちの所与の１つに対応する読み取りデータを時間多重化送信で出力するデータ出力回路（４５９）を含む、第２のＩＣダイ（４３８）と
を備え、
前記データ出力回路（４５９）は、直列化回路（５０９）を含み、前記第２のＩＣダイ（４３８）から逐次出力される読み取りデータワードの複数の構成値のそれぞれを選択し、
前記読み取りデータワードは、前記メモリアクセスコマンドに従って前記ストレージアレイの少なくとも１つから読み出され、
前記直列化回路は、前記第１のＩＣダイ（４３０）から要求信号（ＤＥＭ）を受信するための要求入力（４５０）を含み、
前記読み取りデータワードの構成値のそれぞれは、前記要求信号（ＤＥＭ）の各遷移に応答して、前記第２のＩＣダイ（４３８）から出力される、ＩＣ素子（４３７）。
【請求項１３】
前記データ出力回路（４５９）は、前記第２のＩＣダイ（４３８）から逐次出力すべき読み取りデータワードの複数の構成要素値のそれぞれを選択する直列化回路（５０９）を含み、前記読み取りデータワードは、前記メモリアクセスコマンドのうちの所与の１つに従って前記ストレージアレイ（４５５）のうちの少なくとも１つから読み出される、請求項１２に記載のＩＣ素子。
【請求項１４】
前記直列化回路は、要求信号を前記第１のストレージダイから受信する要求入力（４５０）を含み、前記読み取りデータワードの各構成要素値は、前記要求信号（ＤＥＭ）の各遷移に応答して前記第２のＩＣダイ（４３０）から出力される、請求項１３に記載のＩＣ素子。
【請求項１５】
前記第１のＩＣダイ（４３０）は、前記メモリアクセスコマンドのうちの前記所与の１つに対応する列制御信号を出力した後、所定の時間が経ってから、前記要求信号（ＤＥＭ）をトグルする回路（４３９）を含む、請求項１４に記載のＩＣ素子（４３７）。
【請求項１６】
前記第１および第２のＩＣダイ（７０１、７０２）のうちの少なくとも一方が搭載され、前記行制御信号および前記列制御信号を前記クロックレスメモリ制御インタフェースから前記アクセス制御インタフェースに伝達する導電性構造を有する基板（７２７）をさらに備える、請求項１２に記載のＩＣ素子（７２８）。
【請求項１７】
前記第１および第２のＩＣダイ（７０１、７０２）のうちの少なくとも一方上の接点は、前記導電性構造にワイヤボンディングされる、請求項１６に記載のＩＣ素子（７２８）。
【請求項１８】
前記基板（７２７）に固定され、前記第１および第２のＩＣダイ（７０１、７０２）の上に配置されるパッケージ筐体をさらに備える、請求項１６に記載のＩＣ素子（７２８）。
【請求項１９】
前記第１および第２のＩＣダイ（７５５、７０２）は前記基板（７５３）上の積層に配置される、請求項１６に記載のＩＣ素子（７５０）。
【請求項２０】
前記スタックの前記第１のＩＣダイ（７５５）と前記第２のＩＣダイ（７０２）との間に配置される絶縁層をさらに備える、請求項１９に記載のＩＣ素子（７５０）。
【請求項２１】
前記第２のＩＣダイ（７０２１）の上に積層され、前記複数のクロックレスメモリ制御インタフェースに結合される複数の独立アクセス可能なストレージアレイを有する第３のＩＣダイ（７０２２）をさらに備える、請求項１２に記載のＩＣ素子（７５０）。
【請求項２２】
前記第３のＩＣダイ（７０２２）の各前記ストレージアレイは、ポイントツーポイントシグナリングパスを介して、前記複数のクロックレスメモリ制御インタフェース内の各データインタフェースに結合される、請求項２１に記載のＩＣ素子（７５０）。
【請求項２３】
前記同期インタフェース（４０７）は、クロック信号（ＣＬＫ／ＣＳ）を受信するクロック入力と、前記クロック信号に同期して前記メモリアクセスコマンド（ＣＭＤ／ＲＥＱ）を受信するコマンドインタフェースとを含む、請求項１２に記載のＩＣ素子（４３７）。
【請求項２４】
前記第１のＩＣダイ（４０１）は、読み取りデータ信号および対応するストローブ信号を前記外部メモリコントローラに送信するとともに、書き込みデータ信号および対応するストローブ信号（ＤＡＴＡ／ＳＴＲＯＢＥ）を前記外部メモリコントローラから受信する同期データインタフェース（４０７）をさらに備える、請求項１２に記載のＩＣ素子（４３７）。
【請求項２５】
前記同期データインタフェース（４０７）は、前記対応するストローブ信号の送信に応答して、前記書き込みデータ信号をサンプリングするデータサンプリング回路を含む、請求項２４に記載のＩＣ素子（４３７）。
【請求項２６】
前記第１のＩＣダイ（４０１）は、前記同期データインタフェースを介して受信されたＮビット書き込みデータ値シーケンスを、前記第２のＩＣダイ（４０２）の前記ストレージアレイのうちの１つに並列に出力されるＭビット書き込みデータ値に変換する非直列化回路を備え、ＭはＮよりも大きい、請求項２４に記載のＩＣ素子（４３７）。
【請求項２７】
前記同期データインタフェース（４０７）を介して受信される各前記書き込みデータ値内のビット数Ｎを示す構成値が前記非直列化回路に供給される、請求項２６に記載のＩＣ素子（４３７）。
【請求項２８】
信号トレースを表面に有する基板（８０３）と、
前記基板（８０３）上に配置され、前記信号トレースに結合される複数のマルチダイメモリ素子（８０１）と
を備え、
前記マルチダイメモリ素子（８０１）のそれぞれは、
前記基板上の前記信号トレースを介してメモリアクセスコマンドを受信する同期インタフェース（４０７）を有する第１の集積回路ダイ（７０１）であって、行制御信号および列制御信号を出力する複数のクロックレスメモリ制御インタフェースを有する、第１の集積回路ダイと、
複数の独立アクセス可能なストレージアレイならびに前記行制御信号および前記列制御信号を前記クロックレスメモリ制御インタフェースから受信する対応するアクセス制御インタフェースを有する第２の集積回路ダイであって、各前記アクセス制御インタフェースは、前記メモリアクセスコマンドのうちの所与の１つに対応する読み取りデータを時間多重化送信で出力するデータ出力回路を含む、第２の集積回路ダイと
を備える、メモリモジュール（８００）。
【請求項２９】
前記データ出力回路（４３０）は、前記第２のＩＣダイ（７０２）から逐次出力すべき読み取りデータワードの複数の構成要素値のそれぞれを選択する直列化回路（５０９）を含み、前記読み取りデータワードは、前記メモリアクセスコマンドのうちの所与の１つに従って前記ストレージアレイのうちの少なくとも１つから読み出される、請求項２８に記載のメモリモジュール（８００）。
【請求項３０】
前記マルチダイメモリ素子（８０１）のそれぞれは、前記第２の集積回路ダイ（７０２１）の上に積層され、前記複数のクロックレスメモリ制御インタフェースに結合される複数の独立アクセス可能なストレージアレイを有する第３の集積回路ダイ（７０２２）をさらに含む、請求項２８に記載のメモリモジュール（８００）。
【請求項３１】
各前記第１の集積回路ダイ（７０１）内の前記同期インタフェース（４０７）は、クロック信号を受信するクロック入力と、前記クロック信号に同期して前記メモリアクセスコマンドを受信するコマンドインタフェースとを含む、請求項２８に記載のメモリモジュール（８００）。
【請求項３２】
集積回路（ＩＣ）パッケージ（４２０）内の動作方法であって、
前記ＩＣパッケージ内の第１のＩＣダイ（４２１）内のクロック信号に同期して、第１のメモリアクセスコマンドを受信することと、
前記第１のＩＣダイ（４２１）から前記ＩＣパッケージ（４２４）内の第２のＩＣダイ（４２３）に、同期タイミング基準信号に伴わない制御信号を出力することであって、当該制御信号は、前記第２のＩＣダイ（４２３）内のストレージアレイ（４２４）から読み出すべき読み取りデータワードを指定する、出力することと、
前記制御信号に応答して前記ストレージアレイ（４２４）から前記読み取りデータワードを読み出すことと、
前記第１のＩＣダイ（４２１）から受信する要求信号シーケンスに応答して、前記第２のＩＣダイ（４２３）から前記第１のＩＣダイ（４２１）に、前記読み取りデータワードを構成する複数の構成要素値のそれぞれを出力することと
を含む、方法。
【請求項３３】
前記同期制御信号を出力した後、所定の時間が経ってから、前記要求信号シーケンスを前記第１のＩＣダイ（４２１）から出力することをさらに含む、請求項３２に記載の方法。
【請求項３４】
前記読み取りデータワードを前記ストレージアレイ（４２４）から読み出すことは、前記第２のＩＣダイ（４２３）内のメモリアクセス動作を前記制御信号に応答して同期して実行することを含む、請求項３２に記載の方法。
【請求項３５】
前記第２のＩＣダイ（４２３）内のメモリアクセス動作を前記同期制御信号に応答して同期して実行することは、前記制御信号のうちの少なくとも１つのアサートに応答して、前記メモリアクセス動作を実行することを含む、請求項３４に記載の方法。
【請求項３６】
前記第２のＩＣダイ（４２３）内の前記ストレージアレイ（１６１）は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セル（１６４）のアレイおよび前記ＤＲＡＭセルのアレイに結合される感知増幅器（１６５）のバンクを備え、前記読み取りデータワードを前記ストレージアレイから読み出すことは、行アクティブ化動作を実行して、前記ＤＲＡＭセルのアドレス選択された行を前記感知増幅器のバンクに転送することを含む、請求項３２に記載の方法。
【請求項３７】
前記第２のＩＣダイ（４２３）内の前記ストレージアレイ（１６１）は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セル（１６４）のアレイおよび前記ＤＲＡＭセルのアレイに結合される感知増幅器（１６５）のバンクを備え、前記読み取りデータワードを前記ストレージアレイから読み出すことは、列アクセス動作を実行して、前記ＤＲＡＭセルから前記感知増幅器のバンクに転送されたデータを読み取るか、または上書きすることを含む、請求項３２に記載の方法。
【請求項３８】
前記第１のＩＣダイ（７０１）において前記クロック信号に同期して第２のメモリアクセスコマンドを受信することと、
前記第１のＩＣダイ（７０１）から前記ＩＣパッケージ（４２０）内の前記第３のＩＣダイ（７０２２）に、前記第２のメモリアクセスコマンドに応答する制御信号を出力することと、
前記第１のＩＣダイ（７０１）から前記第３のＩＣダイ（７０２２）に出力される前記制御信号に応答して、前記第３のＩＣダイ（７０２２）内でメモリアクセス動作を実行することと
をさらに含む、請求項３２に記載の方法。