【事件の表示】
　特願２００３−５４１０２２「磁気抵抗ビット構造体およびその製造方法」拒絶査定不服審判事件〔平成１５年　５月　８日国際公開，ＷＯ０３／３８８６４，平成１７年　３月２４日国内公表，特表２００５−５０８０８４〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
１　手続の経緯
　本願は，２００２年１０月２９日（パリ条約による優先権主張外国受理２００１年１０月３０日，米国）を国際出願日とする出願であって，平成１９年９月２１日付けの拒絶理由通知に対して，同年１２月２５日に手続補正書及び意見書が提出されたが，平成２０年１月２９日付けで拒絶査定がなされ，これに対し，同年５月２日に拒絶査定不服審判が請求されるとともに，同年５月２０日に手続補正書が提出され，その後，同年９月１１日付けで拒絶理由が通知され，同年１２月１５日に手続補正書及び意見書が提出され，平成２２年６月１０日付けで審尋がなされ，同年９月２日に回答書が提出された。さらに，当審において同年１１月３０日付けで拒絶理由が通知され，平成２３年２月２４日に手続補正書及び意見書が提出されたものである。
　
２　当審の拒絶理由の要旨
　当審において平成２２年１１月３０日付けで通知された拒絶理由（以下「当審拒絶理由」という。）の要旨は，本願の請求項１〜２２に係る発明は，引用例１に記載された発明及び引用例２に記載された技術並びに周知技術に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない，というものである。
　
３　本願発明の内容
　本願の請求項１〜２２に係る発明は，平成２３年２月２４日に提出された手続補正書により補正された本願の明細書，特許請求の範囲及び図面の記載からみて，その特許請求の範囲の請求項１〜２２に記載されている事項により特定されるとおりのものであり，そのうちの請求項１に係る発明（以下「本願発明」という。）は，請求項１に記載されている事項により特定される，以下のとおりのものである。
　
「【請求項１】
　互いに接続された複数の磁気抵抗ビットのストリングを備える磁気抵抗メモリーであって，複数の前記磁気抵抗ビットの各々が，
　前記磁気抵抗ビットの一方の端にある第１のビット端と，
　前記磁気抵抗ビットの他方の端にある第２のビット端と，
　前記第１のビット端と前記第２のビット端との間に直線状に延び，かつ，前記第１及び第２のビット端の各々の対向する２つの側面間にはさまれた，幅のある細長い中央部分であって，前記第１及び第２のビット端の両方が前記細長い中央部分の前記幅よりも広い幅を有する，細長い中央部分と，
　前記第１のビット端と接触する第１のコンタクト構造体であって，前記第１のビット端の面積が，前記第１のビット端のうち前記第１のコンタクト構造体によって占められた面積よりも大きく，かつ，前記第１のビット端が前記第１のコンタクト構造体の周囲を越えて延びており，かつ，前記第１のビット端が前記第１のコンタクト構造体の周囲に広がる大きさである，第１のコンタクト構造体と，
　前記第２のビット端と接触する第２のコンタクト構造体であって，前記第２のビット端の面積が，前記第２のビット端のうち前記第２のコンタクト構造体によって占められた面積よりも大きく，かつ，前記第２のビット端が前記第２のコンタクト構造体の周囲を越えて延びており，かつ，前記第２のビット端が前記第２のコンタクト構造体の周囲に広がる大きさである，第２のコンタクト構造体と，
　前記磁気抵抗ビットに隣接して配置された絶縁層であって，前記絶縁層は，外周を有し且つ前記第１のコンタクト構造体を収容する第１のホールを画定し，前記第１のホールは前記絶縁層を通って前記第１のビット端まで延びており，前記第１のビット端は，外周を有すると共に，前記第１のビット端の前記外周が前記第１のホールの前記外周を超えて外側方向に延びる大きさであり，前記絶縁層は更に，外周を有し且つ前記第２のコンタクト構造体を収容する第２のホールを画定し，前記第２のホールは前記絶縁層を通って前記第２のビット端まで延びており，前記第２のビット端は，外周を有すると共に，前記第２のビット端の前記外周が前記第２のホールの前記外周を超えて外側方向に延びる大きさである，絶縁層と，
　少なくとも前記第１及び第２のホールの領域内において前記第１及び第２のビット端と前記絶縁層との間にはさまれた保護層と，
　を備える磁気抵抗メモリー。」
　
４　本願発明の容易想到性について
４−１　引用例の記載と引用発明
（１）引用例１の記載
　当審拒絶理由において引用された，本願の優先日前に日本国内において頒布された刊行物である特開平１１−２３８３７７号公報（以下「引用例１」という。）には，図１，３とともに，次の記載がある（下線は当審で付加。以下同じ。）。
　
・「【請求項３】  不揮発性磁気抵抗メモリのための浮遊磁気遮へい構造であって：
半導体基板（５５）上に位置づけられる不揮発性磁気抵抗メモリ（５０）であって，当該不揮発性磁気抵抗メモリ（５０）は，非磁性材料の層によって離間せられる磁気抵抗材料の少なくとも第１層および第２層を含む各セルを有する個別セル（５１，５２）のアレイを含み，さらに，当該不揮発性磁気抵抗メモリ（５０）は，入力／出力端子を有する個別セル（５１，５２）を指定し制御する集積回路（６１）を含む，ところの不揮発性磁気抵抗メモリ（５０）
　
・「【０００１】
【産業上の利用分野】
本発明は一般に不揮発性磁気抵抗メモリに関し
【０００２】
【従来の技術および発明が解決しようとする課題】
CMOSデバイスまたは回路を用いて集積したメモリ要素としての大規模磁気抵抗（Giant Magneto-Resistive）（GMR）材料を利用した，超高密度不揮発性メモリが提案されてきた。
磁化ベクトルの配向を読出しおよび書込みのために使用されるその磁場は，集積CMOS回路によって生成される
　
・「【００１４】
図１は，強磁性的に結合される複数の層を有する大規模磁気抵抗GMRセル１０の例の拡大断面図である
　
・「【００１７】
セル１０の状態を書込むまたはチャージするために，長さ２７の方向に沿った１方向から長さ２７の方向に沿った逆の方向へ層１１，１３の両層の磁化ベクトルの方向を完全に切り換えるのに，すなわち，ベクトル２１によって示されている状態からベクトル２２によって示される状態へ（またはその逆も同様）の切り換えるのに，十分なトータル磁場が，印加される
トータル磁場を印加するために，横方向導電体またはワードライン１６が，メモリセル１０の上に存在する誘電体層１４の表面上に形成され
センスラインおよびワードライン１６の結合もまた，セル１０も保存される状態を読み出す（またはセンス）ために使用される
トータル磁場の大きさは，センス，ワードおよびデジタルサイン電流からの結果の磁場の和である
　
・「【００２４】
図３において，セル１０に類似するセルのアレイ５０の簡単化した拡大断面図が示されている
セル１０に類似した複数のセル（例えば５１，５２）が，各個別のセル５１，５２などの間にスペースを有する共通の基板５５上に形成される。次に，導電体５６が，個別の横列（センスライン）の相互接続セル５１，５２などに適用される。複数の横方向導電体またはワードライン５７が，メモリセルの各縦列とその１つ１つが関係して，そのメモリセルの上に重畳する
【００２５】パッシベーション層６０が，アレイ全体の上に亘って形成され，それによって，完全に，そのアレイ全体およびそのアレイに伴う集積回路（６１でブロックの形態として示される）を不活性化する。（以下略）」
　
・ 図３を参照すると，「集積回路６１」の上に，「下側ワード金属」「ＧＭＲ」及び「上側ワード金属」が，所定の層を隔てて積層され，当該所定の層の上下に延びる「金属１」「ＭＲＡＭ金属２」「ＭＲＡＭ金属３（導電体５６）」によって相互に接続された様子が示されている。また，「ＧＭＲ」が左右２つの端部と当該２つの端部にはさまれた中央部分とを有し，当該２つの端部の各々において導電体５６と接触する様子が見て取れる。
　
（２）記載事項の整理
　以上を整理すると，引用例１には次の事項が記載されている。
ア　段落【０００１】の「本発明は一般に不揮発性磁気抵抗メモリに関し」との記載，段落【００１４】の「図１は，強磁性的に結合される複数の層を有する大規模磁気抵抗GMRセル１０の例の拡大断面図である。」との記載，及び，段落【００２４】の「図３において，セル１０に類似するセルのアレイ５０の簡単化した拡大断面図が示されている。・・・（中略）・・・セル１０に類似した複数のセル（例えば５１，５２）が，各個別のセル５１，５２などの間にスペースを有する共通の基板５５上に形成される。次に，導電体５６が，個別の横列（センスライン）の相互接続セル５１，５２などに適用される。」との記載から，引用例１には，「相互接続された複数の大規模磁気抵抗ＧＭＲセルの列を備える不揮発性磁気抵抗メモリ」が記載されている。
　
イ　図３における「ＧＭＲ」とは，「大規模磁気抵抗ＧＭＲセル」を意味することは明らかであるから，図３には，複数の大規模磁気抵抗ＧＭＲセルの各々が，左右２つの端部と当該２つの端部の間にはさまれた中央部分を有し，当該２つの端部の各々において導電体５６と接触する様子が示されている。
　
ウ　段落【００１７】の「横方向導電体またはワードライン１６が，メモリセル１０の上に存在する誘電体層１４の表面上に形成され」との記載，及び，段落【００２４】の「複数の横方向導電体またはワードライン５７が，メモリセルの各縦列とその１つ１つが関係して，そのメモリセルの上に重畳する。」との記載から，図３の「ワードライン５７」と「ＧＭＲ」との間には，「誘電体層」が存在するものと理解できる。
　
エ　請求項３の「当該不揮発性磁気抵抗メモリ（５０）は，入力／出力端子を有する個別セル（５１，５２）を指定し制御する集積回路（６１）を含む」との記載から，図３の「集積回路６１」は，図３の「ＧＭＲ」を指定し制御する回路であると理解できる。さらに，段落【０００２】の「磁化ベクトルの配向を読出しおよび書込みのために使用されるその磁場は，集積CMOS回路によって生成される。」との記載から，図３の「集積回路６１」は「集積ＣＭＯＳ回路」であると理解できる。
　
オ　上記ウ，エでの検討，及び段落【０００２】「CMOSデバイスまたは回路を用いて集積したメモリ要素としての大規模磁気抵抗（Giant Magneto-Resistive）（GMR）材料を利用した，超高密度不揮発性メモリが提案されてきた。」との記載を総合すると，図３における，下層の「集積回路６１」と上層の「ＧＭＲ」とは，「集積ＣＭＯＳ回路」の技術により，「誘電体層」を介して多層構造に集積化され，「金属１」「ＭＲＡＭ金属２」「ＭＲＡＭ金属３（導電体５６）」によって相互に接続されたものであるといえる。
　そして，集積回路において，異なる配線層間の電気的接続を実現するに際しては，多層配線技術，すなわち，素子領域や配線層を覆う誘電体層を形成し，前記誘電体層を開口して前記素子領域や配線層まで通じるコンタクトホールを形成し，前記コンタクトホール内に導電体を埋め込み前記素子領域や配線層と接触させて，前記素子領域や配線層との電気的接続を得る技術を用いることが，当業者の常套手段である。そうすると，図３における「導電体５６」もまた，多層配線技術で形成されたものであり，「ＧＭＲ」を覆う誘電体層に開口されたコンタクトホール内に埋め込まれ，「ＧＭＲ」端部に接触するものであると認められる。
　
（３）引用例１に記載された発明
　上記（２）によれば，引用例１には次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
「相互接続された複数の大規模磁気抵抗ＧＭＲセルの列を備える不揮発性磁気抵抗メモリであって，複数の前記大規模磁気抵抗ＧＭＲセルの各々が，
　前記大規模磁気抵抗ＧＭＲセルの左側の端部と，
　前記大規模磁気抵抗ＧＭＲセルの右側の端部と，
　前記左側の端部と前記右側の端部との間にはさまれた中央部分と，
  前記左側の端部と接触する左側の導電体５６と，
　前記右側の端部と接触する右側の導電体５６と，
　前記大規模磁気抵抗ＧＭＲセルを覆う誘電体層と，
　前記誘電体層に開口された，前記大規模磁気抵抗ＧＭＲセルの左側の端部に通じ，前記左側の導電体５６が埋め込まれた左側のコンタクトホールと，
　前記誘電体層に開口された，前記大規模磁気抵抗ＧＭＲセルの右側の端部に通じ，前記右側の導電体５６が埋め込まれた右側のコンタクトホールと，
を備える不揮発性磁気抵抗メモリ」
　
（４）引用例２の記載
ア　当審拒絶理由において引用された，本願の優先日前に日本国内において頒布された刊行物である特開平８−３０６０１４号公報（以下「引用例２」という。）には，図１〜４とともに，次の記載がある。
　
「【０００１】
【産業上の利用分野】
本発明は，磁気抵抗効果を利用したメモリー素子に関するものである
【０００２】
【従来の技術】従来より磁気抵抗効果を用いたメモリー素子としては，図１１に示すような従来のＭＲ（磁気抵抗効果）材料であるNi-FeやNi-Fe-CoをTaNを介して積層したNi-Fe(-Co)/TaN/Ni-Fe(-Co)よりなる導体部（センスライン）を用いたメモリー素子が提案されている(USP 4,754,431 及びIEEE Trans. Magn. Vol.27,No.6,1991,pp5520-5522)。これらはＭＲ材料として従来材料を用いているためＭＲ変化率は２〜３％で，情報読みだし時の出力が小さい点と本質的に非破壊読みだしが困難であった。
また，記録・読みだし時にはワードラインだけを用いて行うため，大きな電流が必要であった
　
「【０００９】
【作用】本発明のメモリー素子は，素子部に保磁力の異なる人工格子膜を用い，素子部と素子部に付随するセンスラインとその上に絶縁層を介してワードラインを有する。
人工格子膜を用いた素子部に電流を流した場合，素子部には自己バイアスが生じる。従って，素子部とワードラインを流れる電流から発生する磁界の合成磁界を利用し，記録・読みだ効率をあげる
　
「【００１９】（実施例１）ターゲットにＣｏ（半硬質磁性膜１１），Ｎｉ80Ｆｅ10Ｃｏ10（軟磁性膜１３），Ｃｕ（非磁性金属膜１２）を用いて半硬質磁性膜１１，非磁性金属膜１２，軟磁性膜１３を順次積層し，に示されるようなサンドイッチタイプの
[Co(30)/Cu(20)/NiFeCo(30)]    （（）内の数値は膜厚ｎｍを示す）
なる磁気抵抗変化部を作製し，素子の形状をエッチングした後，Ａｕ／Ｃｒを蒸着しセンスライン２６を形成した。絶縁膜ＳｉＯ2２５をこの上に約１μｍスパッタし，更にワードライン２４のＡｕ／Ｃｒを成膜し，図２に示すような素子部とワードラインが平行に位置するメモリー素子を作製した。この素子部の形状を変えて自己バイアスの大きさを調べた。その結果を表１に示す。
【００２０】
【表１】
試料Ｎｏ．　｜　　素子形状　　　　｜　合成磁界（Ｏｅ）
　Ａ　　　　｜４０μｍ×２０μｍ　｜　１４．９
　Ｂ　　　　｜４０μｍ×１０μｍ　｜　２０．９
　Ｃ　　　　｜４０μｍ×５μｍ　　｜　２２．８
【００２１】この結果は素子の電流密度が１２ｍＡ／μｍ2の場合の自己バイアスである。上記の表２から，
この実施例の磁気抵抗効果素子部は素子の幅が狭くなるに従い，自己バイアスが大きくなることが確認された。従って，素子部の形状は電流の流れる方向に対して直交する方向（自己バイアス方向）の幅を狭くすることで自己バイアスを大きくできることは明きらかである
　
「【００２４】・・・
（実施例３）ターゲットにＣｏ（半硬質磁性膜１１），Ｎｉ80Ｆｅ15Ｃｏ5（軟磁性膜１３），Ｃｕ（非磁性金属膜１２）を用いて半硬質磁性膜１１，非磁性金属膜１２，軟磁性膜１３を順次積層し，図１（ａ）に示されるようなサンドイッチタイプの
[Co(30)/Cu(20)/NiFeCo(30)]
なる磁気抵抗変化部を作製し，素子の形状をエッチングした後，Ａｕ／Ｃｒを蒸着しセンスライン３６を形成した。絶縁膜ＳｉＯ2３５をこの上に約１μｍスパッタし，更にワードライン３４のＡｕ／Ｃｒを成膜し，図３に示すような素子部とワードラインが直交するようなメモリー素子を作製した。この時，素子部に流す電流は電流密度１２ｍＡ／μｍ2一定とし，ワードラインに流す電流を２０，４０，６０，８０，１００ｍＡと変化させ，それらの合成磁界方向と合成磁界の大きさを図４に示す。これより，
図３のように，素子部とワードラインが直交する場合（自己バイアスとワードラインから発生する磁界が直交する場合）には，合成磁界方向が素子部に加える磁界が最大となる。従って，合成磁界方向が素子に与える磁界が最大となり，その方向に素子の磁化容易軸方向（特に保磁力の大きな膜の磁化容易軸方向）を向けることで効率の良い記録・読みだしを行えることは明きらかである
　
イ　図３を参照すると，素子部の両端がセンスライン３６と接触し，素子部の中央部分が絶縁膜３５を介してワードライン３４と重なる様子が見て取れる。また，素子部のうち，中央部分の幅が，センスライン３６と接触する部分の幅よりも細くなっていることが見て取れる。（上記において「幅」とは，センスライン３６の延在する方向に直交する方向の幅をいう。）
　
ウ　以上を総合すると，引用例２には，磁気抵抗効果を利用したメモリー素子において，自己バイアスとワードラインから発生する合成磁界を用いることで，ワードラインだけで行うよりも効率の良い記録・読み出しを行えるようにする技術とともに，素子の中央部分を両端部よりも細く形成することで，自己バイアスをより大きくする技術が開示されていると認められる。
　
４−２　本願発明と引用発明の対比
　本願発明と，引用発明とを対比する。
　
（１）引用発明における「大規模磁気抵抗ＧＭＲセル」及び「不揮発性磁気抵抗メモリ」は，本願発明における「磁気抵抗ビット」及び「磁気抵抗メモリー」に，それぞれ相当する。
　
（２）引用発明における「大規模磁気抵抗ＧＭＲセルの左側の端部」及び「大規模磁気抵抗ＧＭＲセルの右側の端部」は，本願発明における「磁気抵抗ビットの一方の端にある第１のビット端」及び「磁気抵抗ビットの他方の端にある第２のビット端」に，それぞれ相当する。
　
（３）引用例１の図３から，引用発明の「中央部分」が，少なくとも，左右の端部の各々の対向する２つの側面間にはさまれ，所定の幅を有することは明らかであるから，引用発明の「前記左側の端部と前記右側の端部との間にはさまれた中央部分」と，本願発明の「前記第１のビット端と前記第２のビット端との間に直線状に延び，かつ，前記第１及び第２のビット端の各々の対向する２つの側面間にはさまれた，幅のある細長い中央部分であって，前記第１及び第２のビット端の両方が前記細長い中央部分の前記幅よりも広い幅を有する，細長い中央部分」とは，「前記第１のビット端と前記第２のビット端との間に延び，かつ，前記第１及び第２のビット端の各々の対向する２つの側面間にはさまれた，幅のある中央部分」である点で共通する。
　
（４）引用発明の「左側の端部と接触する左側の導電体５６」及び「右側の端部と接触する右側の導電体５６」は，本願発明における「第１のビット端と接触する第１のコンタクト構造体」及び「第２のビット端と接触する第２のコンタクト構造体」に，それぞれ相当する。
　
（５）引用発明の「誘電体層」は，本願発明の「絶縁層」に相当する。また，引用発明の「コンタクトホール」は，外周を有し，「誘電体層」に開口され，「大規模磁気抵抗ＧＭＲセル」の「端部」に通じ，「導電体」が埋め込まれたものであるから，引用発明の「左側」及び「右側」の「コンタクトホール」と，本願発明の「第１」及び「第２」の「ホール」は，「外周を有し」「第１」又は「第２」の「コンタクト構造体を収容」し，「前記絶縁層を通って」「第１」又は「第２」の「ビット端まで延びて」いる点で共通する。さらに，引用発明の「誘電体層」と本願発明の「絶縁層」は，「磁気抵抗ビットに隣接して配置された絶縁層であって，前記絶縁層は，外周を有し且つ前記第１のコンタクト構造体を収容する第１のホールを画定し」「更に，外周を有し且つ前記第２のコンタクト構造体を収容する第２のホールを画定し」ている層である点で一致する。　
　そうすると，本願発明と引用発明の一致点及び相違点は，次のとおりとなる。
　
＜一致点＞
「互いに接続された複数の磁気抵抗ビットのストリングを備える磁気抵抗メモリーであって，複数の前記磁気抵抗ビットの各々が，
　前記磁気抵抗ビットの一方の端にある第１のビット端と，
　前記磁気抵抗ビットの他方の端にある第２のビット端と，
　前記第１のビット端と前記第２のビット端との間に延び，かつ，前記第１及び第２のビット端の各々の対向する２つの側面間にはさまれた，中央部分と，
　前記第１のビット端と接触する第１のコンタクト構造体と，
　前記第２のビット端と接触する第２のコンタクト構造体と，
　前記磁気抵抗ビットに隣接して配置された絶縁層であって，前記絶縁層は，外周を有し且つ前記第１のコンタクト構造体を収容する第１のホールを画定し，前記第１のホールは前記絶縁層を通って前記第１のビット端まで延びており，前記第１のビット端は，外周を有し，前記絶縁層は更に，外周を有し且つ前記第２のコンタクト構造体を収容する第２のホールを画定し，前記第２のホールは前記絶縁層を通って前記第２のビット端まで延びており，前記第２のビット端は，外周を有する，絶縁層と，
　を備える磁気抵抗メモリー。」である点。
　
＜相違点１＞
　本願発明は，「磁気抵抗ビット」の「第１及び第２のビット端」と「中央部分」の幅について，「幅のある細長い中央部分であって，前記第１及び第２のビット端の両方が前記細長い中央部分の前記幅よりも広い幅を有する」と特定されているのに対し，
　引用発明では，「大規模磁気抵抗ＧＭＲセル１０」の「端部」と「中央部」の幅が特定されていない点。
　
＜相違点２＞
　本願発明では，「第１のビット端の面積が，前記第１のビット端のうち前記第１のコンタクト構造体によって占められた面積よりも大きく，かつ，前記第１のビット端が前記第１のコンタクト構造体の周囲を越えて延びており，かつ，前記第１のビット端が前記第１のコンタクト構造体の周囲に広がる大きさ」であり，「前記第１のビット端は，外周を有すると共に，前記第１のビット端の前記外周が前記第１のホールの前記外周を超えて外側方向に延びる大きさ」であり，同様に，「第２のビット端の面積が，前記第２のビット端のうち前記第２のコンタクト構造体によって占められた面積よりも大きく，かつ，前記第２のビット端が前記第２のコンタクト構造体の周囲を越えて延びており，かつ，前記第２のビット端が前記第２のコンタクト構造体の周囲に広がる大きさで」であり，「前記第２のビット端は，外周を有すると共に，前記第２のビット端の前記外周が前記第２のホールの前記外周を超えて外側方向に延びる大きさである」のに対し，引用発明では，ビット端の外周とコンタクト構造体及びコンタクトホールの外周との大小関係について明示されていない点。
　
＜相違点３＞
　本願発明では，「少なくとも前記第１及び第２のホールの領域内において前記第１及び第２のビット端と前記絶縁層との間にはさまれた保護層」を備えるのに対し，引用発明では，保護層を備えていない点。
　
４−３　相違点についての当審の判断
（１）相違点１について
　上記４−１（４）ウで検討したように，磁気抵抗効果を利用したメモリー素子の両端部よりも中央部を細くする，換言すると，中央部よりも両端部を幅広に形成することによって，当該メモリー素子に加わる合成磁界を強め，記録・読み出し効率を向上する技術は，引用例２に記載された公知の技術である。
　そして，磁気抵抗メモリーを含めたメモリー一般において，記録・読み出し効率を上げることは，当業者が常に念頭に置いている技術課題であり，加えて，引用例１の段落【００１７】には，書込みや読み出しに際し，「センス，ワードおよびデジタルサイン電流からの結果の磁場の和である」「トータル磁場」をセルに印加することが記載されており，当該引用例１には，合成磁界を用いて記録・読み出しを行うことが示唆されているといえる。
　そうすると，引用発明において，記録・読み出し効率の向上を図るために引用例２に開示された公知技術を採用し，「大規模磁気抵抗ＧＭＲセル」の両端部の幅を中央部分よりも幅広な形状とすること，すなわち相違点１に係る構成とすることは，当業者が容易に想到し得たことである。
　
（２）相違点２について
　コンタクトホールの外周よりもコンタクトされる側の配線部分の幅の方が大きくなるようにすることは，次の周知例１〜３にも記載されているように，多層配線技術における，位置合わせ誤差を考慮したコンタクトホールと配線の接触部との大小関係の設定として，ごく普通に行われている周知の技術である。また，そのように設定することで，合わせずれによる，コンタクトされる配線層の下にある層間絶縁膜の不要なエッチングを避け，層間での短絡を防止することは，当該周知例２〜３にも記載されているように，当業者が普通に配慮することである。
　
・周知例１：特開平２−２３４４６８号公報
　当審拒絶理由において引用例３として引用された，本願の優先権主張日前に日本国内で頒布された刊行物である，特開平２−２３４４６８号公報には，第２図とともに次の記載がある。
「〔従来の技術〕
　第２図は従来のＤＲＡＭのセル部におけるビット線の平面図（一部を透過した平面図）を示しており，本図は３本のビット線１Ａ，１Ｂ，１ＣがＸ方向に平行に配設されて，それぞれのビット線に接続する接続電極２がＹ方向では直列に配列されず，相互にジグザク状に配置されている構造で，この接続電極は下部の接続電極コンタクト部３（透過して図示している）と連結した構成である。このように，接続電極２がジグザク状に設けられるのはビット線を高密度化して，しかも，ビット線が互いに短絡しないようにリソグラフィ技術面から工夫したものである。
　且つ，
このビット線１Ａ，１Ｂ，１Ｃの接続電極２がビット線よりも幅広く形成されているのはリソグラフィ技術の位置合わせ精度を考慮したもので，例えば，ビット線の幅を１μｍ，接続電極コンタクト部３の幅を１μｍ×１μｍとし，位置合わせ許容誤差を±０．５μｍとすると，接続電極２は２μｍ×２μｍとなり，その接続電極２部分におけるビット線の幅は２μｍとしている
　
・周知例２：特開平５−１７５３３７号公報
　当審拒絶理由において引用例４として引用された，本願の優先権主張日前に日本国内で頒布された刊行物である，特開平５−１７５３３７号公報には，図３とともに次の記載がある。
「【０００３】図３には，その全体開示に関して出願人内部で公開の優先日付まで公開されていない従来の技術，すなわちポリシリコンの語線１０（下側導体路），アルミニウム語線１１（上側導体路）およびそれぞれ１つのポリシリコンの語線と１つのその上に位置しているアルミニウム語線との間の接触部１２の通常の配置を有するセル領域１の間のこのような配線領域２の一部分の平面図が示されている。接触部１２の外側で下側および上側導体路は１つの絶縁層により電気的に互いに絶縁されている。
配線領域１のなかで各下側導体路１０と正確に接触部１２を経て上側導体路１１と，上側導体路１１の形成前にこの個所に１つの接触孔１２がたとえばエッチングプロセスにより絶縁層のなかに作られることにより接続される。接触部１２のところで下側導体路１０は，下側導体路１０にくらべての接触部１２の位置に狂いが生じ得るために，接触面１００として広げられなければならず，同時に導体路ラスターはできるかぎり小さくなければならず，特にセル領域の上の導体路ラスターと一致しなければならない
【０００４】
配線領域２のなかで別の下側に位置している層のなかに一般に他の電気的に需要な構造，半導体メモリ装置ではたいていメモリコンデンサの１つの電極と接続されているポリシリコン層（いわゆるポリシリコン板）が配置されている。生じ得る接触部１２の位置狂いが接触面１００のところで得られた下側導体路１０の相応の側の広がりよりも大きくまたはそれに等しいと，接触孔が接触面とならんで下側に位置しているポリシリコン板までエッチングされる危険がある。その場合には上側導体路１１の形成の後にこの個所に機能故障に通ずるポリシリコン板への短絡が生ずる
「【００１０】間隙に基づいて，それぞれ通しの下側導体路の接触面２１０は，
下側導体路２１にくらべての接触孔２５の最大予想すべき位置狂いの際にも接触孔２５がなお接触面２１０の範囲内に位置するように，充分に大きい寸法にされ得る。周囲の腐食および場合によっては下側に位置する構造への短絡は排除され得る
　
・周知例３：特開平８−１５３７９５号公報
　本願の優先権主張日前に日本国内で頒布された刊行物である，特開平８−１５３７９５号公報には，図３〜４とともに次の記載がある。
「【０００２】
【従来の技術】図３は，本願の発明の一従来例で形成されたコンタクト孔を有する２種類の半導体装置を示している。これらの半導体装置の何れにおいても，
下層側の配線１１に対してコンタクト孔１２が形成されており，上層側の配線１３がコンタクト孔１２を介して下層側の配線１１に接続されている
【０００３】ところで，
図３（ａ）に示す半導体装置では，コンタクト孔１２に対する合わせ余裕１４が配線１１に設けられている
【０００４】しかし，図３（ｂ）及び図４（ａ）に示す様に
配線１１に対する合わせずれがコンタクト孔１２に生じない場合は殆どなく，現実には，図４（ｂ）に示す様に合わせずれが生じる
【０００５】そして，この様に合わせずれが生じた場合に，
配線１１に合わせ余裕１４が設けられていなければ，図４（ｂ）からも明らかな様に，配線１１を覆っている層間絶縁膜としてのＳｉＯ
2
 膜１５にコンタクト孔１２が開孔されるのみならず，配線１１の下地になっているＳｉＯ
2
 膜１６にもオーバエッチングによってコンタクト孔１２が開孔されて，ＳｉＯ
2
 膜１６の下層の配線１７や半導体基板にコンタクト孔１２が達する。【０００６】このため，コンタクト孔１２を配線１３で埋めると，ＳｉＯ
2
 膜１６を貫通しているコンタクト孔１２を介して配線１１，１３と配線１７とが短絡して，半導体装置が正常には動作しなくなる
　
　一方，上記４−１（２）オで検討したように，引用発明の「不揮発性メモリ」は，具体的には引用例１の図３に示すとおり，「集積回路６１」と「大規模磁気抵抗ＧＭＲセル」を誘電体層を介して上下に積層して構成したものと認められる。そうすると，引用発明においても，上層に位置する「大規模磁気抵抗ＧＭＲセル」に対するコンタクトホールの合わせずれによって不具合が生じうることは，引用例１に接した当業者であれば直ちに察知し得たことである。
　したがって，引用発明において，合わせずれによる不具合を防止するために，コンタクトホールの外周よりも端部の幅の方が大きくなるように設定すること，すなわち相違点２に係る構成とすることは，上記周知技術に照らし当業者が容易に想到し得たことである。
　
（３）相違点３について
　本願明細書（段落【００２０】を参照。）によれば，本願発明における「保護層」とは，「シリコンクロム（ＣｒＳｉ）で形成され」「エッチストップ層として機能する」層を含むものと理解できる。一方，少なくとも磁気抵抗素子に通じるコンタクトホールの形成される領域内において，前記磁気抵抗効果素子とそれを覆う絶縁層との間に，ＣｒＳｉからなるエッチングストッパとなる層，すなわち本願でいう「保護層」を設けることは，次の周知例４〜５にも記載された，当業者にとって周知の技術である。
　
・周知例４：特表２０００−５１６７１４号公報
　当審拒絶理由において引用例６として引用された，本願の優先日前に日本国内において頒布された刊行物である特表２０００−５１６７１４号公報には，次の記載がある。
「電気絶縁層１１は，窒化シリコンのスパッタリング堆積により半導体チップ１０上に形成され，
非磁性の導電性中間層によって互いに分離される一対の強磁性薄膜層を備えた電流センサ「サンドイッチ」構造
「この「サンドイッチ」構造が完成した後，タンタルまたは窒化タンタルの２００Åの層をストレータム１２’上にスパッタ堆積し，・・・（中略）・・・
洗浄された層１５上に，クロム４０％およびシリコン６０％のクロムシリコン層として層１６がスパッタ堆積され，その上に設けられるミリングマスク層を後にエッチングする際にエッチストップとして作用する
「電流センサおよび相互接続構造１７の完成に続いて，
窒化シリコンの１０，０００Å以上の絶縁層２０がスパッタ堆積によって（図２Ａ，図２Ｂ，図２Ｃおよび図２Ｅにおいて，この絶縁層中に組み合わせて図示する窒化シリコンミリング層の残留部分を含む）構造１７上および窒化シリコン層１１の露出部分上に設けられる
  この絶縁層を提供した後，層２０に対して２回の個別のエッチングが行われる。１回目においては，フォトレジストを全体にパターニングし，これにより，
構造１７との電気的相互接続を形成するために絶縁層２０中に開口部を設けたい場所に開口部を設ける。反応性イオンエッチングによって層２０中に開口部２１を設け，これにより，図２Ｃに示すように構造１７の層１６を露出させる
　
・周知例５：米国特許第５４９６７５９号明細書
　当審拒絶理由において引用例７として引用された，本願の優先日前に外国において頒布された刊行物である米国特許第５４９６７５９号明細書には，次の記載がある（翻訳文は当審による。）。
　Next in the process is the deposition of the magnetic layers or magnetic stack 18. Magnetic stack 18 is a sandwich-type structure containing a first layer 20 of a 65% Ni, 15% Fe, 20% Co Permalloy alloy of approximately 150 angstroms. Next, a non-magnetic intermediate layer 22 of TaN is deposited to a thickness of approximately 50 angstroms. Then a second layer 24 of the Permalloy alloy is deposited to a thickness of approximately 150 angstroms. This is followed by depositing a second non-magnetic resistive layer 26 of tantalum nitride to a thickness of 50-100 angstroms, preferably about 550 angstroms. A capping, or etch stop, layer 28 of Chromium silicon (CrSi) is then deposited to a thickness in the range of 100 to 1500 angstroms, preferably about 800 angstroms.（第２欄第３０行〜４３行）
（訳文）次は磁性層又は磁気スタック１８の堆積プロセスである。磁気スタック１８は，厚さ約１５０オングストローム，６５％Ｎｉ，１５％Ｆｅ，２０％Ｃｏのパーマロイ合金の第１層２０を含むサンドイッチタイプの構造である。次に，ＴａＮの非磁性中間層２２が厚さ約５０オングストローム堆積される。そしてパーマロイ合金の第２層２４が厚さ約１５０オングストローム堆積される。続いてタンタル窒化物の第２非磁性抵抗層２６が厚さ５０から１００オングストローム，好ましくはおよそ５５０オングストローム堆積される。そして，クロムシリコン（ＣｒＳｉ）のキャッピング又はエッチストップ層２８が厚さ１００から１５００オングストロームの範囲，好ましくはおよそ８００オングストローム堆積される。
　Still referring to FIG. 2, a first layer 30 of an amorphous dielectric, e.g., bias sputtered quartz (BSQ), is deposited to a thickness of approximately 3200 angstroms. BSQ layer 30 is then patterned and etched to serve as a masking layer as shown in FIG. 3. This masking layer defines the MRAM bit pattern for ion milling. （第２欄第５０行〜第５５行）
（訳文）引き続き図２を参照して，アモルファス誘電体の第１層３０，例えば，バイアススパッタされた石英が，厚さ約３２００オングストローム堆積される。そして，ＢＳＱ層はパターン及びエッチングされ，図３に示すマスキング層として提供される。このマスキング層はイオンミリングによりＭＲＡＭビットパターンを画定する。
　Referring to FIG. 4, next a second layer 40 of amorphous dielectric, e.g., bias sputtered quartz (BSQ), is deposited to a thickness of approximately 2500 angstroms.（第２欄第６５行〜第６７行）
（訳文）図４を参照して，次にアモルファス誘電体の第２層４０，例えばバイアススパッタされた石英（ＢＳＱ）が，厚さ約２５００オングストローム堆積される。
　As shown in FIG. 6, a dry etch is used to remove BSQ layer 40 and BSQ layer 30a for a silicon interconnection at bit end 34 and at shorting bar location 52.（第３欄第５行〜第８行）
（訳文）図６に示すように，ドライエッチを用い，ビット端３４及び短絡バー配置５２におけるシリコン相互接続のためのＢＳＱ層４０とＢＳＱ層３０ａが除去される。
　図６を参照すると，クロムシリコン（ＣｒＳｉ）のキャッピング又はエッチストップ層２８が，短絡バー配置５２の形成された絶縁層（ＢＳＱ層４０及びＢＳＱ層３０ａ）とＭＲＡＭビットの磁気抵抗効果素子部分（ＮｉＦｅＣｏ層２０／ＴａＮ層２２／ＮｉＦｅＣｏ層２４）との間に形成されていることが見て取れる。
　
　よって，引用発明において「保護層」を設けることは，上記周知の技術に照らし当業者が適宜なし得たことである。
　
４−４　小括
　したがって，本願発明は，従来周知の技術を勘案することにより，引用発明及び引用例２に記載の公知技術に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
５　結言
　以上のとおりであるから，他の請求項について検討するまでもなく，本願は，拒絶をすべきものである。
　よって，上記結論のとおり審決する。