【事件の表示】
　特願２００８−５０２１５１「変換索引緩衝器のエントリを最適化する方法およびシステム」拒絶査定不服審判事件〔平成１８年　９月２１日国際公開、ＷＯ２００６／０９９６３３、平成２０年　８月２１日国内公表、特表２００８−５３３６２０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯 
　
　本願は、平成１８年３月１７日（パリ条約による優先権主張外国庁受理２００５年３月１７日、米国）を国際出願日とする出願であって、平成２０年５月２６日付けで拒絶理由通知がなされ、同年９月１日付けで手続補正がなされたが、同年９月１０日付けで拒絶査定がなされ、これに対し、同年１２月１５日に審判請求がなされるとともに平成２１年１月１４日付けで手続補正がなされたものである。そして、同年２月６日付けで審査官から前置報告がなされ、平成２２年８月２３日付けで当審より審尋がなされ、同年１０月２８日付けで回答書が提出されたものである。
　
２．補正の適否
　
　平成２１年１月１４日付けの手続補正（以下、「本件補正」という。）は、その記載からして、補正前の請求項１、補正前の請求項５〜６、補正前の請求項８、補正前の請求項１２〜１４を削除し、補正後の請求項１〜２は、補正前の請求項３〜４に対応し、補正後の請求項３は、補正前の請求項７に対応し、補正後の請求項４は、補正前の請求項２に対応し、そして、補正後の請求項５〜７は、補正前の請求項９〜１１に対応する。
　
　そして、本件補正は、願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてなされており、特許法第１７条の２第３項及び第４項の規定に適合している。
　
３．本願発明の認定
　
　特許請求の範囲の請求項１に係る発明（以下、「本願発明」という。）は、平成２１年１月１４日付け手続補正書により補正された明細書及び図面の記載から見て、その特許請求の範囲の請求項１に記載された以下のとおりのものと認める。
　
　「仮想メモリのブロックを物理メモリにマップし、仮想メモリのブロックのサイズを示すサイズ属性を与えるように構成された変換索引緩衝器（ＴＬＢ）と、
　仮想メモリのブロックのサイズおよび対応する物理メモリを変え、それに応じてサイズ属性を変えるように構成されたプロセッサとを含み、
　プロセッサが、仮想メモリの第1および第２のブロックの両方が隣接し、物理メモリの対応するものも隣接しているという判断に応答して、仮想メモリの第1ブロックを仮想メモリの第２のブロックと統合することにより、仮想メモリのブロックのサイズを変えるようにさらに構成され、
　プロセッサはさらに、仮想メモリの第1のブロックのページアドレスを、物理メモリのその対応するブロックのページアドレスにマップすることにより、仮想メモリの第1および第２のブロックを物理メモリのそれらの対応するブロックにマップするように構成され、仮想メモリの第1のブロックのページアドレスが仮想メモリの第２のブロックのページアドレスよりも小さく、
　プロセッサが、ページアドレスのマッピングを変更せずに、サイズ属性を変えることによって、仮想メモリの第1および第２ブロックを統合するようにさらに構成されている処理システム。」
　
４．引用文献
　
　原査定の拒絶の理由に引用された特開２００２−１３２５８１号公報（以下、「引用文献」という。）には、図面とともに次の事項が記載されている。
　
（ア）「【０００７】図７に、メモリ管理機構を内蔵した従来のマイクロプロセッサ（１１５０）を示す。このマイクロプロセッサは、ＣＰＵコア（１１５２）と、メモリ管理部（１１６１）と、命令キャッシュメモリ（１１５５）と、データキャッシュメモリ（１１５６）と、バスインターフェイス部（１１５７）より構成されている。…（中略）…。メモリ管理部（１１６１）は、ＴＬＢ（Ｔｒａｎｓｌａｔｉｏｎ  Ｌｏｏｋａｓｉｄｅ  Ｂｕｆｆｅｒ）として、命令ＴＬＢ（１１５３）と、データＴＬＢ（１１５４）とをそれぞれ内蔵している。命令ＴＬＢ（１１５３）は、ＩＦステージからの命令フェッチ用仮想アドレスを物理アドレスへ変換する。また、データＴＬＢ（１１５４）は、Ｍステージからのオペランドアクセス用の仮想アドレスを物理アドレスへ変換する。」
　
（イ）「【０００８】図８に、図７に示したＴＬＢ（Ｔｒａｎｓｌａｔｉｏｎ  ＬｏｏｋａｓｉｄｅＢｕｆｆｅｒ）の詳細な構成を示す。図８に一例として示すＴＬＢは、図７の命令ＴＬＢ（１１５３）、データＴＬＢ（１１５４）において適用される機構である。ＴＬＢとは、仮想アドレスと物理アドレスのペアを保持しているアドレス変換バッファである。」
　
（ウ）「【００３９】図１に、本発明のメモリ管理機構を示す。マイクロプロセッサの構成は、図７と同様である。図１のＴＬＢ２（１０００）は、図８に示す従来のＴＬＢ２と同一方式のダイレクトマッピング方式ＴＬＢである。」
　
（エ）「【００４４】図２に、図１に示すＴＬＢ１（１）の一つのエントリの詳細なブロック構成を示す。２２ａは、ＣＰＵコアまたはＴＬＢ２から本エントリに入力されるアドレス空間ＩＤ（ＡＳＩＤ）、仮想ページアドレス（ＶＰＡ）である。２２ｂは、ＣＰＵコアまたはＴＬＢ２から本エントリへ入力される物理ページアドレス（ＰＰＡ），ノンキャッシャブルビット（Ｎ）、アクセス制御ビット（ＡＣ）、変更ビット（Ｍ）、グローバルビット（Ｇ）、有効ビット（Ｖ）である。２は本エントリ内のタグ部レジスタであり、ＡＳＩＤとＶＰＡが格納されている。４は本エントリ内のデータ部レジスタであり、ＰＰＡ，Ｎ，ＡＣ，Ｍ，Ｇ，Ｖが格納されている。
【００４５】８１はページサイズレジスタ（ＰＳＺ）であり、エントリマージ処理を実行した後のページサイズの最大値を保持している。８２は上限レジスタ（ＵＬ）であり、ＰＳＺレジスタで示すページ範囲の中のマージされた最上位ページを示している。８３はシフタであり、ＰＳＺレジスタ値を１ビット左シフトする。また、マージ処理管理部ＭＥＲＧＥ（８０）は、比較器の結果信号（７０〜７６）を受けて、ＰＳＺ，ＵＬレジスタのメインテナンスを実施することにより、マージ処理を制御する。」
　
（オ）「【００４６】比較器ＣＭＰ２（５１）は、外部バス２２ａから入力されるＶＰＡの一部と、タグ部レジスタ２のＶＰＡの相当部分を比較する。比較器ＣＭＰ３（５２）は、外部バス２２ａから入力されるＶＰＡの最大マージ可能ページサイズに相当する下位アドレスと、タグ部レジスタ２のＶＰＡの相当部分を比較する。」
　
（カ）「【００４７】比較器ＣＭＰ４（５４）は、外部バス２２ｂから入力されるＰＰＡの一部と、データ部レジスタ４のＰＰＡの相当部分を比較する。比較器ＣＭＰ５（５５）は、外部バス２２ｂから入力されるＰＰＡの最大マージ可能ページサイズに相当する４ビットの下位アドレスと、データ部レジスタ４のＰＰＡの相当部分を比較する。」
　
（キ）「【００５０】ＴＬＢ１マージ処理では、比較結果（７０，７１，７２，７３，７４，７５，７６）全てを用いて、マージ処理が可能かどうかの判定を行なう。マージ処理とは、既にＴＬＢ１に登録されているページのエントリ（被マージエントリ）へ、新規に登録するページのエントリ（マージエントリ）のデータをまとめてしまう処理を指している。すなわち、被マージエントリのページサイズレジスタＰＳＺと上限レジスタＵＬの内容を制御することにより、複数のページを一つのエントリへ登録することが可能となる。」
　
（ク）「【００５１】…（中略）…被マージエントリにおけるＰＳＺ，ＵＬレジスタの値は以下に示すものとなっている。
　（ＰＳＺ，ＵＬ）＝（４’ｂ００００，４’ｂ０００１）：単独ページ
…（中略）…単独ページに連続するページがマージヒットし、２ページがマージされたエントリのＰＳＺ，ＵＬレジスタの値は、以下に示すものとなっている。
　（ＰＳＺ，ＵＬ）＝（４’ｂ０００１，４’ｂ００１０）：２ページマージ
…（中略）…
【００５３】
　（ＰＳＺ，ＵＬ）＝（４’ｂ００１１，４’ｂ００１１）：３ページマージ
　（ＰＳＺ，ＵＬ）＝（４’ｂ００１１，４’ｂ０１００）：４ページマージ
　（ＰＳＺ，ＵＬ）＝（４’ｂ０１１１，４’ｂ０１０１）：５ページマージ
　（ＰＳＺ，ＵＬ）＝（４’ｂ０１１１，４’ｂ０１１０）：６ページマージ
　（ＰＳＺ，ＵＬ）＝（４’ｂ０１１１，４’ｂ０１１１）：７ページマージ
　（ＰＳＺ，ＵＬ）＝（４’ｂ０１１１，４’ｂ１０００）：８ページマージ
　（ＰＳＺ，ＵＬ）＝（４’ｂ１１１１，４’ｂ１００１）：９ページマージ
　（ＰＳＺ，ＵＬ）＝（４’ｂ１１１１，４’ｂ１０１０）：１０ページマージ
　（ＰＳＺ，ＵＬ）＝（４’ｂ１１１１，４’ｂ１０１１）：１１ページマージ
　（ＰＳＺ，ＵＬ）＝（４’ｂ１１１１，４’ｂ１１００）：１２ページマージ
　（ＰＳＺ，ＵＬ）＝（４’ｂ１１１１，４’ｂ１１０１）：１３ページマージ
　（ＰＳＺ，ＵＬ）＝（４’ｂ１１１１，４’ｂ１１１０）：１４ページマージ
　（ＰＳＺ，ＵＬ）＝（４’ｂ１１１１，４’ｂ１１１１）：１５ページマージ
　（ＰＳＺ，ＵＬ）＝（４’ｂ１１１１，４’ｂ００００）：１６ページマージ」
　
（ケ）「【００６４】…（中略）…。図５に、図１に示す本発明のＴＬＢ１，ＴＬＢ２を用いて実施した仮想アドレス空間から物理アドレス空間へのマッピングの一例を示す。仮想アドレス空間（９０）上の連続する６ページＶＰＴ１，ＶＰＴ２，ＶＰＴ３，ＶＰＴ４，ＶＰＴ５，ＶＰＴ６は、物理アドレス空間（９１）上ではそれぞれＰＰＴ１，ＰＰＴ２，ＰＰＴ３，ＰＰＴ４，ＰＰＴ５，ＰＰＴ６へマッピングされている。これら物理アドレス空間上の６個のページのうち、ページＰＰＴ１，ＰＰＴ２，ＰＰＴ３の３ページは連続するページであり、その空間属性はいずれも等しい。これら連続する３ページのアドレス変換情報をＴＬＢ２（１０００）に登録した場合には３エントリ必要となるのに対して、ＴＬＢ１（１）に登録した場合、これら３ページをマージすることが可能（もちろん前述したように、マージするための条件を満たす必要がある）であるため、１エントリのみの使用で済む可能性がある。」
　
（コ）「【００６９】さらに、マージ処理部は、新アドレス変換情報に示すページが、既に登録されている旧アドレス変換情報に示すページに対して、仮想アドレス空間上においても物理アドレス空間上においても連続しており、かつ同一の空間属性を備えることが判明した時に、該新アドレス変換情報と該旧アドレス変換情報を一つのアドレス変換情報として併合して登録するように制御する。」
　
　（ケ）における記載「図５に、図１に示す本発明のＴＬＢ１，ＴＬＢ２を用いて実施した仮想アドレス空間から物理アドレス空間へのマッピングの一例を示す。仮想アドレス空間（９０）上の連続する６ページＶＰＴ１，ＶＰＴ２，ＶＰＴ３，ＶＰＴ４，ＶＰＴ５，ＶＰＴ６は、物理アドレス空間（９１）上ではそれぞれＰＰＴ１，ＰＰＴ２，ＰＰＴ３，ＰＰＴ４，ＰＰＴ５，ＰＰＴ６へマッピングされている。」、及び（エ）における記載「図２に、図１に示すＴＬＢ１（１）の一つのエントリの詳細なブロック構成を示す。２２ａは…（中略）…仮想ページアドレス（ＶＰＡ）である。２２ｂは…（中略）…物理ページアドレス（ＰＰＡ）…（中略）…である。…（中略）…８１はページサイズレジスタ（ＰＳＺ）であり、エントリマージ処理を実行した後のページサイズの最大値を保持している。８２は上限レジスタ（ＵＬ）であり、ＰＳＺレジスタで示すページ範囲の中のマージされた最上位ページを示している。」からすると、仮想アドレス空間のページを物理アドレス空間にマップし、仮想メモリのページのサイズ情報を示すページサイズレジスタと上限レジスタを与えるように構成されたＴＬＢ、を有していると解される。
　
　（ウ）における記載「図１に、本発明のメモリ管理機構を示す。マイクロプロセッサの構成は、図７と同様である。」、（ア）における記載「図７に、メモリ管理機構を内蔵した従来のマイクロプロセッサ（１１５０）を示す。このマイクロプロセッサは、…（中略）、メモリ管理部（１１６１）と、…（中略）…より構成されている。…（中略）…。メモリ管理部（１１６１）は、ＴＬＢ（Ｔｒａｎｓｌａｔｉｏｎ  Ｌｏｏｋａｓｉｄｅ  Ｂｕｆｆｅｒ）として、命令ＴＬＢ（１１５３）と、データＴＬＢ（１１５４）とをそれぞれ内蔵している。」、（イ）における記載「ＴＬＢとは、仮想アドレスと物理アドレスのペアを保持しているアドレス変換バッファである。」、及び（エ）における記載「図２に、図１に示すＴＬＢ１（１）の一つのエントリの詳細なブロック構成を示す。…（中略）…８１はページサイズレジスタ（ＰＳＺ）であり、エントリマージ処理を実行した後のページサイズの最大値を保持している。８２は上限レジスタ（ＵＬ）であり、ＰＳＺレジスタで示すページ範囲の中のマージされた最上位ページを示している。」からすると、マイクロプロセッサはＴＬＢを有しており、当該ＴＬＢは仮想アドレスと物理アドレスのペア、及び仮想メモリのページのサイズを示すページサイズレジスタと上限レジスタを有している。
　そして、（オ）における記載「比較器ＣＭＰ２（５１）は、外部バス２２ａから入力されるＶＰＡの一部と、タグ部レジスタ２のＶＰＡの相当部分を比較する。比較器ＣＭＰ３（５２）は、外部バス２２ａから入力されるＶＰＡの最大マージ可能ページサイズに相当する下位アドレスと、タグ部レジスタ２のＶＰＡの相当部分を比較する。」、（カ）における記載「比較器ＣＭＰ４（５４）は、外部バス２２ｂから入力されるＰＰＡの一部と、データ部レジスタ４のＰＰＡの相当部分を比較する。比較器ＣＭＰ５（５５）は、外部バス２２ｂから入力されるＰＰＡの最大マージ可能ページサイズに相当する４ビットの下位アドレスと、データ部レジスタ４のＰＰＡの相当部分を比較する。」、（キ）における記載「ＴＬＢ１マージ処理では、比較結果…（中略）…を用いて、マージ処理が可能かどうかの判定を行なう。マージ処理とは、既にＴＬＢ１に登録されているページのエントリ（被マージエントリ）へ、新規に登録するページのエントリ（マージエントリ）のデータをまとめてしまう処理を指している。すなわち、被マージエントリのページサイズレジスタＰＳＺと上限レジスタＵＬの内容を制御することにより、複数のページを一つのエントリへ登録することが可能となる。」、及び（ク）の「被マージエントリにおけるＰＳＺ，ＵＬレジスタの値は以下に示すものとなっている。（ＰＳＺ，ＵＬ）＝（４’ｂ００００，４’ｂ０００１）：単独ページ…（中略）…単独ページに連続するページがマージヒットし、２ページがマージされたエントリのＰＳＺ，ＵＬレジスタの値は、以下に示すものとなっている。（ＰＳＺ，ＵＬ）＝（４’ｂ０００１，４’ｂ００１０）：２ページマージ」という記載からすると、既に登録されている仮想ページアドレスと新規に登録する仮想ページアドレス、既に登録されている物理ページアドレスと新規に登録する物理ページアドレスを比較し、マージ処理が可能と判定された時に、ページサイズレジスタと上限レジスタの内容を変更することで、既に登録されているページのエントリに新規に登録するページのエントリのデータをまとめる態様が記載されている。
　してみると、仮想アドレス空間のページのサイズおよび対応する物理アドレス空間を変え、それに応じてページサイズレジスタと上限レジスタを変えるように構成されたマイクロプロセッサ、を有していると解される。
　
　（コ）における記載「マージ処理部は、新アドレス変換情報に示すページが、既に登録されている旧アドレス変換情報に示すページに対して、仮想アドレス空間上においても物理アドレス空間上においても連続しており、かつ同一の空間属性を備えることが判明した時に、該新アドレス変換情報と該旧アドレス変換情報を一つのアドレス変換情報として併合して登録するように制御する。」、及び（キ）における記載「マージ処理とは、既にＴＬＢ１に登録されているページのエントリ（被マージエントリ）へ、新規に登録するページのエントリ（マージエントリ）のデータをまとめてしまう処理を指している。すなわち、被マージエントリのページサイズレジスタＰＳＺと上限レジスタＵＬの内容を制御することにより、複数のページを一つのエントリへ登録することが可能となる。」からすると、マイクロプロセッサが、仮想アドレス空間の既に登録されているページおよび新規に登録するページの両方が連続し、物理アドレス空間の対応するものも連続しているという判断に応答して、仮想アドレス空間の既に登録されているページを仮想アドレス空間の新規に登録するページと併合することにより、仮想アドレス空間のページのサイズを変える、構成を有していると解される。
　
　（キ）における記載「ＴＬＢ１マージ処理では、…（中略）…、既にＴＬＢ１に登録されているページのエントリ（被マージエントリ）へ、新規に登録するページのエントリ（マージエントリ）のデータをまとめてしまう処理を指している。」、（ケ）における記載「図５に、図１に示す本発明のＴＬＢ１，ＴＬＢ２を用いて実施した仮想アドレス空間から物理アドレス空間へのマッピングの一例を示す。仮想アドレス空間（９０）上の連続する６ページＶＰＴ１，ＶＰＴ２，ＶＰＴ３，ＶＰＴ４，ＶＰＴ５，ＶＰＴ６は、物理アドレス空間（９１）上ではそれぞれＰＰＴ１，ＰＰＴ２，ＰＰＴ３，ＰＰＴ４，ＰＰＴ５，ＰＰＴ６へマッピングされている。」、及びその関連する図面（【図５】）からすると、マイクロプロセッサが、仮想アドレス空間の既に登録されているページ（例えば、ＶＰＴ１）のページアドレスを、物理アドレス空間のその対応するページのページアドレスにマップすることにより、仮想アドレス空間の既に登録されているページ（ＶＰＴ１）および新規に登録するページ（例えば、ＶＰＴ２）を物理アドレス空間のそれらの対応するページにマップするように構成され、仮想アドレス空間の既に登録されているページ（ＶＰＴ１）のページアドレスが仮想アドレス空間の新規に登録するページ（ＶＰＴ２）のページアドレスよりも小さい態様が記載されていると解される。
　
　（ケ）における記載「図５に、図１に示す本発明のＴＬＢ１，ＴＬＢ２を用いて実施した仮想アドレス空間から物理アドレス空間へのマッピングの一例を示す。仮想アドレス空間（９０）上の連続する６ページＶＰＴ１，ＶＰＴ２，ＶＰＴ３，ＶＰＴ４，ＶＰＴ５，ＶＰＴ６は、物理アドレス空間（９１）上ではそれぞれＰＰＴ１，ＰＰＴ２，ＰＰＴ３，ＰＰＴ４，ＰＰＴ５，ＰＰＴ６へマッピングされている。これら物理アドレス空間上の６個のページのうち、ページＰＰＴ１，ＰＰＴ２，ＰＰＴ３の３ページは連続するページであり、…（中略）…、ＴＬＢ１（１）に登録した場合、これら３ページをマージすることが可能」、及び（キ）における記載「ＴＬＢ１マージ処理では、…（中略）…、既にＴＬＢ１に登録されているページのエントリ（被マージエントリ）へ、新規に登録するページのエントリ（マージエントリ）のデータをまとめてしまう処理を指している。すなわち、被マージエントリのページサイズレジスタＰＳＺと上限レジスタＵＬの内容を制御することにより、複数のページを一つのエントリへ登録することが可能となる。」からすると、マイクロプロセッサが、ページアドレスのマッピングを変更せずに、ページサイズレジスタと上限レジスタを変えることによって、仮想アドレス空間の既に登録されているページおよび新規に登録するページを統合する、構成を有していると解される。
　
　したがって、引用文献には、次の発明（以下、「引用発明」という。）が記載されていると認められる。
　
　仮想アドレス空間のページを物理アドレス空間にマップし、仮想アドレス空間のページのサイズ情報を示すページサイズレジスタと上限レジスタを与えるように構成されたＴＬＢと、
　仮想アドレス空間のページのサイズおよび対応する物理アドレス空間を変え、それに応じてページサイズレジスタと上限レジスタを変えるように構成されたマイクロプロセッサとを含み、
　マイクロプロセッサが、仮想アドレス空間の既に登録されているページおよび新規に登録するページの両方が連続し、物理アドレス空間の対応するものも連続しているという判断に応答して、仮想アドレス空間の既に登録されているページを仮想アドレス空間の新規に登録するページと併合することにより、仮想アドレス空間のページのサイズを変えるようにさらに構成され、
　マイクロプロセッサはさらに、仮想アドレス空間の既に登録されているページのページアドレスを、物理アドレス空間のその対応するページのページアドレスにマップすることにより、仮想アドレス空間の既に登録されているページおよび新規に登録するページを物理アドレス空間のそれらの対応するページにマップするように構成され、仮想アドレス空間の既に登録されているページのページアドレスが仮想アドレス空間の新規に登録するページのページアドレスよりも小さく、
　マイクロプロセッサが、ページアドレスのマッピングを変更せずに、ページサイズレジスタと上限レジスタを変えることによって、仮想アドレス空間の既に登録されているページおよび新規に登録するページを統合するようにさらに構成されているメモリ管理機構。
　
５．対比 
　
　ここで、本願発明と引用発明とを比較する。 
　
　引用発明の「仮想アドレス空間」は、本願発明の「仮想メモリ」に相当する。
　
　引用発明の「ページ」と、本願発明の「ブロック」とは、ともにＴＬＢで比較されマージされる対象の単位となる領域である点で共通する。
　
　引用発明の「物理アドレス空間」は、本願発明の「物理メモリ」に相当する。
　
　引用発明の「ＴＬＢ」は、本願発明の「変換索引緩衝器（ＴＬＢ）」に相当する。
　
　引用発明の「マイクロプロセッサ」は、本願発明の「プロセッサ」に相当する。
　
　引用発明の「既に登録されているページ」は、本願発明の「第1（の）ブロック」に相当する。
　
　引用発明の「新規に登録するページ」は、本願発明の「第２のブロック」に相当する。
　
　引用発明の「連続」は、メモリ内の領域が隣り合って続いている状態を意味することから、本願発明の「隣接」に相当する。
　
　引用発明の「併合」は、ＴＬＢ内のエントリをマージすることを意味することから、本願発明の「統合」に相当する。
　
　引用発明の「メモリ管理機構」は、ＴＬＢとプロセッサを有するシステム構成であることから、本願発明の「処理システム」に相当する。
　
　よって、本願発明と引用発明とは、以下の点で一致し、また、相違している。 
　 
（一致点） 
　
　仮想メモリの領域を物理メモリにマップするように構成された変換索引緩衝器（ＴＬＢ）と、
　仮想メモリの領域のサイズおよび対応する物理メモリを変えるように構成されたプロセッサとを含み、
　プロセッサが、仮想メモリの第1および第２の領域の両方が隣接し、物理メモリの対応するものも隣接しているという判断に応答して、仮想メモリの第1領域を仮想メモリの第２の領域と統合することにより、仮想メモリの領域のサイズを変えるようにさらに構成され、
　プロセッサはさらに、仮想メモリの第1の領域のページアドレスを、物理メモリのその対応する領域のページアドレスにマップすることにより、仮想メモリの第1および第２の領域を物理メモリのそれらの対応する領域にマップするように構成され、仮想メモリの第1の領域のページアドレスが仮想メモリの第２の領域のページアドレスよりも小さく、
　プロセッサが、ページアドレスのマッピングを変更せずに、仮想メモリの第1および第２領域を統合するようにさらに構成されている処理システム。
　
（相違点）
　
　本願発明は、変換索引緩衝器（ＴＬＢ）で比較され、マージされる対象の単位となる領域に関し、ＴＬＢ内の「サイズ属性」を用いて仮想メモリのブロックのサイズを示し、マージの際には、当該「サイズ属性」が変更されるのに対して、引用発明は、ＴＬＢ内の「ページサイズレジスタと上限レジスタ」を用いて仮想ページのサイズ情報を示し、マージの際には当該「ページサイズレジスタと上限レジスタ」が変更される点。
　
６．判断 
　
　相違点について検討する。
　一般に、仮想記憶方式によりメモリの管理を実施するときに、ブロックのサイズを２の累乗（１ページ、２ページ、４ページ、８ページ等）の大きさとして扱うことは、当該技術分野において、当業者にとって周知の常套手段である。
　これに対して、引用発明では、（ク）に
「（ＰＳＺ，ＵＬ）＝（４’ｂ００００，４’ｂ０００１）：単独ページ
…（中略）…
　（ＰＳＺ，ＵＬ）＝（４’ｂ０００１，４’ｂ００１０）：２ページマージ
…（中略）…
　（ＰＳＺ，ＵＬ）＝（４’ｂ００１１，４’ｂ００１１）：３ページマージ
　（ＰＳＺ，ＵＬ）＝（４’ｂ００１１，４’ｂ０１００）：４ページマージ
　（ＰＳＺ，ＵＬ）＝（４’ｂ０１１１，４’ｂ０１０１）：５ページマージ
　（ＰＳＺ，ＵＬ）＝（４’ｂ０１１１，４’ｂ０１１０）：６ページマージ
　（ＰＳＺ，ＵＬ）＝（４’ｂ０１１１，４’ｂ０１１１）：７ページマージ
　（ＰＳＺ，ＵＬ）＝（４’ｂ０１１１，４’ｂ１０００）：８ページマージ
　（ＰＳＺ，ＵＬ）＝（４’ｂ１１１１，４’ｂ１００１）：９ページマージ
…」
と記載されるように、ページサイズレジスタと上限レジスタを用いることによって、ページサイズを１ページ単位でマージ可能な構成としているものである。
　しかしながら、引用発明においても、システムの構成を簡単にするために、当該周知の常套手段を採用して、使用可能なページサイズを２の累乗の大きさ単位とし、
　１ページのエントリと１ページのエントリをマージして、２ページのエントリに併合
　２ページのエントリと２ページのエントリをマージして、４ページのエントリに併合
　４ページのエントリと４ページのエントリをマージして、８ページのエントリに併合
のように、マージ後のページサイズが２の累乗となるように、ページサイズが同じエントリに対してのみマージ可能とするように構成することは、当業者の通常の創作能力の範囲内のものであり、適宜に採用し得た設計事項に過ぎない。
　そして、その場合には、引用発明における仮想ページのサイズ情報として、ページサイズレジスタと上限レジスタに替えて、２の累乗の情報のみを管理すれば良いことは、当業者にとって明らかである。
　
　よって、上記相違点は格別のものではない。
　
　上記で検討したごとく、相違点は格別のものではなく、そして、本願発明の構成によってもたらされる効果も、当業者であれば当然に予測可能なものに過ぎず格別なものとは認められない。 
　
　したがって、本願発明は、引用文献に記載された発明に基づいて、容易に発明できたものである。
　
７．むすび 
　
　以上のとおり、本願発明は、その出願前日本国内又は外国において頒布された刊行物に記載された発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。