【事件の表示】
　平成１０年特許願第５２３６０５号「狭い間隔のアドレス変化を検出することが可能な半導体メモリのアドレス変換検出回路」拒絶査定不服審判事件〔平成１０年　５月２８日国際公開、ＷＯ９８／２３０３２、平成１２年　４月１１日国内公表、特表２０００−５０４４６４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成８年１１月２６日（パリ条約による優先権主張外国庁受理　１９９６年１１月１５日、アメリカ合衆国）を国際出願日とする特願平１０−５２３６０５号であって、平成１８年４月１４日付け拒絶理由通知に応答して同年１０月２５日付けで手続補正がなされ、さらに、平成１９年３月１６日付け拒絶理由通知に応答して同年９月２７日付けで手続補正がなされ、同年１１月２０日付けで同年９月２７日付けの手続補正が却下されるとともに、同日付けで拒絶査定がなされ、これに対し、平成２０年３月３日に拒絶査定に対する審判請求がなされるとともに、同年４月１日付けで手続補正がなされ、その後当審において、平成２２年１月１５日付けで審尋がなされ、同年４月２０日に回答書が提出されたものである。
　
２．平成２０年４月１日付けの手続補正（以下「本件補正」という。）について
　［補正の却下の決定の結論］
　平成２０年４月１日付けの手続補正を却下する。
　
　［理由］
（１）本件補正の内容
　本件補正は、補正前の特許請求の範囲の請求項１〜１９を補正後の特許請求の範囲の請求項１〜１７と補正するものであって、補正後の特許請求の範囲の請求項１〜１７（以下「補正後請求項１」〜「補正後請求項１７」という。）は以下のとおりである。
　
　「【請求項１】　第１の入力と、第２の入力と、出力とを有する第１の回路（１０２）であって、前記第１の入力の変化信号に応答して、第１から第２の状態に前記出力を変化させるとともに、前記第２の入力のリセットコマンドに応答して、前記第２の状態から前記第１の状態に前記出力を変化させる第１の回路と、
　前記第１の回路の第２の入力に結合された出力と、入力とを備えるインターバル・タイマ（４０８、４１０）であって、前記入力における信号に対して応答し、前記インターバル・タイマの前記出力に前記リセットコマンドを発生させるインターバル・タイマと、
　第１の入力と第２の入力と出力とを備える第２の回路（４００、４０２、４０４、４０６）であって、前記第２の回路の前記出力は前記インターバル・タイマの前記入力に結合されており、前記第２の回路の第１の入力は前記第１の回路の前記第１の入力に結合されており、前記第２の回路の前記第２の入力は前記第１の回路の前記出力に結合されている第２の回路とを含むことを特徴とする信号変化検出回路。
　【請求項２】　入力及び出力を備えるエッジ検出回路（１００）を更に有し、前記検出回路の前記出力が前記第１の回路の前記第１の入力と前記第２の回路の前記第１の入力との両方に接続され、前記エッジ検出回路の前記入力が前記変化信号を生成するために入力信号変化に応答する、請求の範囲第１項に記載の信号変化検出回路。
　【請求項３】　前記入力信号変化がアドレスの上昇信号エッジと下降信号エッジの少なくとも一つである、請求の範囲第２項に記載の信号変化検出回路。
　【請求項４】　前記インターバル・タイマは、
　第１のインバータの入力と最後のインバータの出力を備え、直列に接続される少なくとも２つのインバータを有し、
　前記最後のインバータの前記出力は、前記第１のインバータの前記入力は、前記インターバル・タイマの定期的なインターバルの終端の後に、前記最後のインバータの前記出力でリセット信号を生成するために前記インターバル・タイマの前記出力に接続され、
　前記インターバル・タイマの前記定期的なインターバルが、リセット信号を生成するために初期化状態から前記最後のインバータの前記出力を遷移する少なくとも２つのインバータに関連する遅延である、請求の範囲第１項に記載の信号変化検出回路。
　【請求項５】　前記第１のインバータの前記入力に接続される第１の側と接地電位に接続される第２の側を備えたキャパシタと、
　前記キャパシタの前記第１の側を前記接地電位に対して短絡させるように前記変化信号に応答する第１のスイッチと、
　インバータであって、該インバータの入力が前記変化信号に結合されるインバータと、ＡＮＤゲートであって、該ＡＮＤゲートの第１の入力が前記インバータの出力に結合され、第２の入力が前記第１の回路の出力に結合され、出力が前記キャパシタの第１の側に結合されるＡＮＤゲートとを有するロジックと、をさらに備えた、請求の範囲第４項に記載の信号変化検出回路。
　【請求項６】　入力及び出力を備えるエッジ検出回路を更に有し、
　前記検出回路の前記出力が前記第１の回路の前記第１の入力と前記第２の回路の前記第１の入力との両方に接続され、
　前記検出回路の前記入力が、前記変化信号を生成するために入力信号変化に対応する、請求の範囲第５項に記載の信号変化検出回路。
　【請求項７】　前記入力信号変化が、アドレス変化の上昇エッジと、アドレス変化の下降エッジとのうちの少なくとも１つである、請求の範囲第６項に記載の信号変化検出回路。
　【請求項８】　アドレスバスの複数のラインにおける変化を検出するためのアドレス変化検出回路であって、
　複数の入力及び出力を備え、前記出力で組み合わされた変化信号を生成するために前記複数の入力で変化信号に応答する結合器（５００）と、
　前記第１の入力と、前記第２の入力及び出力とを備えた第１の回路（１０２）であって、第１の入力が前記結合器の前記出力に結合され、第１の状態から第２の状態に前記出力を遷移するために前記第１の入力で前記結合された変化信号に応答し、前記出力を前記第２の状態から前記第１の状態に遷移するように前記第２の入力がリセット信号に応答する第１の回路と、
　前記第１の回路の前記第２の入力に結合された出力と、入力とを備えるインターバル・タイマ（４０８、４１０）であって、前記インターバル・タイマの前記出力で前記リセット信号を生成するために前記入力で信号に応答するインターバル・タイマと、
　第１の入力、第２の入力及び出力を備える第２の回路（４００、４０２、４０４、４０６）であって、前記第２の回路の前記出力が前記インターバル・タイマの前記入力に結合され、前記第２の回路の前記第１の入力が前記第１の回路の前記第１の入力に結合され、前記第２の回路の前記第２の入力が前記第１の回路の前記出力に結合されている第２の回路とを含むことを特徴とするアドレス変化検出回路。
　【請求項９】　入力及び出力を各々備える複数のエッジ検出回路を更に有し、各入力がアドレス線のうちの独立の一つに接続され、前記複数のエッジ検出回路の各々の前記出力が前記結合器の前記複数の入力のうちの独立の１つに接続され、前記複数の検出回路の各々の前記入力が前記変化信号のうちの１つを生成するためにアドレス信号変化に応答する請求の範囲第８項に記載のアドレス変化検出回路。
　【請求項１０】　前記アドレス信号変化が、上昇信号エッジ及び下降信号エッジのうちの少なくとも１つである、請求の範囲第９項に記載のアドレス変化検出回路。
　【請求項１１】　前記インターバル・タイマが、
　最初のインバータの入力及び最後のインバータの出力を備え、直列に接続された少なくとも２つのインバータを有し、
　前記最後のインバータの前記出力が前記インターバル・タイマの定期的なインターバルの終端の後に、前記最後のインバータの前記出力でリセット信号を生成するために前記インターバルタイマの前記出力に結合され、
　前記インターバルタイマの定期的なインターバルが、リセット信号を生成するために初期化状態から前記最後のインバータの前記出力を変化させる前記少なくとも２つのインバータと関連する遅延である、請求の範囲第８項に記載のアドレス変化検出回路。
　【請求項１２】　前記第１のインバータの前記入力に接続された第１の側と、接地電位に接続された第２の側とを備えるキャパシタと、
　前記キャパシタの前期第１の側を接地電位に対して短絡させるために変化信号に応答する第１のスイッチと、
　インバータであって、該インバータの入力が前記変化信号に結合されるインバータと、ＡＮＤゲートであって、該ＡＮＤゲートの第１の入力が前記インバータの出力に結合され、第２の入力が前記第１の回路の出力に結合され、出力が前記キャパシタの前記第１の側に結合されるＡＮＤゲートとを備えたロジックと、をさらに備えた、請求の範囲第８項に記載のアドレス変化検出回路。
　【請求項１３】　入力及び出力を各々備える複数のエッジ検出回路を更に有し、
　各入力がアドレスバスの前記複数のラインのうちの独立した１つに接続され、
　前記複数のエッジ検出回路の各々の前記出力が前記結合器の前記複数の入力のうちの独立した一つに結合され、
　前記複数の検出回路の各々の前記入力が前記変化信号のうちの一つを生成するためにアドレス信号変化に応答する、請求の範囲第１２項に記載のアドレス変化検出回路。
　【請求項１４】　前記信号変化が、上昇信号エッジ及び下降信号エッジのうちの少なくとも１つである、請求の範囲第１３項に記載のエッジ検出回路。
　【請求項１５】　複数の入力ピンを有する集積回路メモリであって、
　入力と出力を備える複数のエッジ検出回路であって、各入力が前記複数の入力ピンのうちの独立した１つに接続され、複数のエッジ検出回路（１００ａ、１００ｚ）の各々が前記出力で変化信号を生成するために前記入力ピンのうちの前記独立した１つでアドレス信号変化に応答する、複数のエッジ検出回路と、
　複数の入力及び１つの出力を備える結合器（５００）であって、前記複数の入力の各々が、前記複数のエッジ検出回路の前記出力のうちの独立した１つに接続され、前記出力で結合された変化信号を生成するために前記複数の入力で前記変化信号に応答する、結合器と、
　第１の入力と、第２の入力と、出力とを備える第１の回路（１０２）であって、前記第１の入力が、前記結合器の前記出力に結合され、前記出力を第１の状態から第２の状態に遷移するように前記第１の入力で前記結合された変化信号に応答し、前記出力を前記第２の状態から前記第１の状態に遷移するように前記第２の入力がリセット信号に応答する、第１の回路と、
　前記第１の回路の前記第２の入力に結合された出力と、入力とを備えるインターバル・タイマ（４０８、４１０）であって、前記インターバル・タイマの前記出力で前記リセット信号を生成するために前記入力で初期化コマンドに応答するインターバル・タイマと、　第１の入力、第２の入力及び出力を備えた第２の回路（４００、４０２、４０４、４０６）であって、前記第２の回路の前記出力が前記インターバル・タイマの前記入力に結合され、前記第２の回路の前記第１の入力が、前記第１の回路の前記第１の入力に結合され、前記第２の回路の前記第２の入力が前記第１の回路の前記出力に結合される第２の回路と、
　入力及び出力を備えるメモリ制御ロジックであって、前記入力が前記第１の回路の前記出力に結合され、前記出力がメモリに結合され、メモリ制御信号を生成するために前記メモリ制御ロジックの前記入力で前記第１の回路の出力状態に応答するメモリ制御ロジックと、を有することを特徴とする複数の入力ピンを備える集積回路メモリ。
　【請求項１６】　前記インターバル・タイマが、
　第１のインバータの入力と最後のインバータの出力とを備え、直列に接続される少なくとも２つのインバータであって、前記最後のインバータの前記出力が、前記定期的なインターバルの終端の後に、前記最後のインバータの前記出力で前記リセット信号を生成するために前記インターバル・タイマの前記出力に接続される、少なくとも２つのインバータを更に有し、
　前記インターバル・タイマの前記定期的なインターバルは、前記リセット信号を発生させるために初期状態から前記最後のインバータの前記出力を変化させる少なくとも２つのインバータに関連する遅延である、請求の範囲第１５項に記載の集積回路メモリ。
　【請求項１７】　前記ロジックが、
　前記第１のインバータの前記入力に接続された第１の側と、接地電位に接続された第２の側とを備えるキャパシタと、
　前記キャパシタの前記第１の側を接地電位に短絡させるために前記変化信号に応答する第１のスイッチと、
　インバータであって、該インバータの前記入力が前記変化信号に結合されるインバータと、ＡＮＤゲートであって、該ＡＮＤゲートの第１の入力が前記インバータの前記出力に結合され、第２の入力が前記第１の回路の前記出力に結合され、出力が前記キャパシタの前記第１の側に結合されるＡＮＤゲートとを備えたロジックとをさらに備えた、請求の範囲第１６項に記載の集積回路メモリ。」
　
（２）補正事項の整理
　本件補正による補正事項を整理すると以下のとおりである。
　
［補正事項１］
　補正前の請求項１の「第１の入力と、第２の入力と、出力とを有する第１の回路（１０２）であって、前記第１の入力の変化信号に応答して、第１から第２の状態に前記出力を変化させるとともに、前記第２の入力のリセットコマンドに応答して、前記第２の状態から前記第１の状態に前記出力を変化させる第１の回路と、
　前記第１の回路の第２の入力に結合された出力と、入力とを備えるインターバル・タイマ（４０８、４１０）であって、タイミングがとられたインターバルを初期化するために前記入力における信号に対して応答し、前記タイミングがとられたインターバルの終了後に、前記インターバル・タイマの前記出力に前記リセットコマンドを発生させるインターバル・タイマと、を備えた信号変化検出回路であって、
　前記信号変化検出回路は、
　入力と出力とを備える第２の回路（４００、４０２、４０４、４０６）であって、前記第２の回路の前記出力は前記インターバル・タイマの前記入力に結合されており、前記インターバル・タイマが前記タイミングがとられたインターバルを初期化するために初期化コマンドに応答するように、前記第２の回路の前記入力において前記変化信号に応答し、前記第２の回路の前記出力において初期化コマンドを発生させる第２の回路が、
　前記第１の回路の出力状態及び前記変化信号に応答し、前記第２の回路の前記出力において前記初期化コマンドを発生させるロジックを含むことを特徴とする信号変化検出回路。」を、補正後請求項１に補正すること。
　
［補正事項２］
　補正前の請求項２の「前記第２の回路の前記入力」を、補正後請求項２の「前記第２の回路の前記第１の入力」と補正すること。
　
［補正事項３］
　補正前の請求項４及び補正前の請求項１２を削除すること。
　
［補正事項４］
　補正前の請求項５の「前記インターバル・タイマは、
　第１のインバータの入力と最後のインバータの出力を備え、直列に接続される少なくとも２つのインバータを有し、
　前記最後のインバータの前記出力は、前記インターバル・タイマの前記出力に接続され、前記第１のインバータの前記入力は、前記タイミングがとられたインターバルの終端の後に、前記最後のインバータの前記出力で前記リセットコマンドを生成するために前記初期化コマンドに応答し、
　前記タイミングがとられたインターバルが、前記初期化コマンドに応じて前記リセットコマンドを生成するために初期化状態から前記最後のインバータの前記出力を遷移する少なくとも２つのインバータに関連する遅延である、請求の範囲第１項に記載の信号変化検出回路。」を、補正後請求項４に補正すること。
　
［補正事項５］
　補正前の請求項６の「前記ロジックが、
　前記少なくとも２つのインバータのうちの前記第１の前記入力に接続される第１の側と地電位に接続される第２の側を備えたキャパシタと、
　前記キャパシタの前記第１の側を前記地電位に対して短絡させるように前記変化信号に応答する第１のスイッチと、
　前記キャパシタが前記初期化コマンドを生成することができるように前記キャパシタの第１の側に十分な電荷を供給するために、（前記第２の状態）ＡＮＤ（ＮＯＴ（前記変化信号））に対応するロジック組合せに応答する論理ゲートと、を有する、請求の範囲第５項に記載の信号変化検出回路。」を、補正後請求項５に補正すること。
　
［補正事項６］
　補正前の請求項７の「前記第２の回路の前記入力」及び「請求の範囲第６項に記載の信号変化検出回路」を、それぞれ、補正後請求項６の「前記第２の回路の前記第１の入力」及び「請求の範囲第５項に記載の信号変化検出回路」に補正すること。
　
［補正事項７］
　補正前の請求項８の「前記入力信号変化が、アドレスビットラインの上昇エッジと、アドレスの下降エッジとのうちの少なくとも１つである、請求の範囲第７項に記載の信号変化検出回路。」を、補正後請求項７に補正すること。
　
［補正事項８］
　補正前の請求項９の「アドレスバスの複数のラインにおける変化を検出するためのアドレス変化検出回路であって、
　複数の入力及び出力を備え、前記出力で組み合わされた変化信号を生成するために前記複数の入力で変化信号に応答する結合器（５００）と、
　前記第１の入力と、前記第２の入力及び出力とを備えた第１の回路（１０２）であって、第１の入力が前記結合器の前記出力に結合され、第１の状態から第２の状態に前記出力を遷移するために前記第１の入力で前記結合された変化信号に応答し、前記出力を前記第２の状態から前記第１の状態に遷移するように前記第２の入力でリセットコマンドに応答する第１の回路と、
　前記第１の回路の前記第２の入力に結合された出力と、入力とを備えるインターバルタイマ（４０８、４１０）であって、タイミングがとられたインターバルを初期化するために前記入力で信号に応答し、前記タイミングがとられたインターバルの後に前記インターバルタイマの前記出力で前記リセットコマンドを生成するインターバルタイマと、を有し、
　前記アドレス変化検出回路は、
　入力及び出力を備える第２の回路（４００、４０２、４０４、４０６）であって、前記第２の回路の前記出力が前記インターバルタイマの前記入力に結合され、前記インターバルタイマが前記タイミングがとられたインターバルを初期化するために初期化コマンドに応答するように、前記第２の回路の前記入力が前記結合器の前記出力に結合され、前記第２の回路の前記出力で前記初期化コマンドを生成するために前記入力で前記結合された変化信号に応答する第２の回路が、前記第１の回路の出力状態及び前記結合された変化信号に応答し、前記第２の回路の前記出力において前記初期化コマンドを発生させるロジックを含むことを特徴とするアドレス変化検出回路。」を、補正後請求項８に補正すること。
　
［補正事項９］
　補正前の請求項１０の「前記アドレス線」及び「請求の範囲第９項に記載のアドレス変化検出回路」を、それぞれ、補正後請求項９の「アドレス線」及び「請求の範囲第８項に記載のアドレス変化検出回路」に補正すること。
　
［補正事項１０］
　補正前の請求項１１の「請求の範囲第１０項に記載のアドレス変化検出回路」を、補正後請求項１０の「請求の範囲第９項に記載のアドレス変化検出回路」に補正すること。
　
［補正事項１１］
　補正前の請求項１３の「前記インターバルタイマが、
　最初のインバータの入力及び最後のインバータの出力を備え、直列に接続された少なくとも２つのインバータを有し、
　前記最後のインバータの前記出力が前記インターバルタイマの前記出力に結合し、前記タイミングのとられたインターバルの終端の後に、前記第１のインバータの前記入力が、前記最後のインバータの前記出力で前記リセットコマンドを生成するために前記初期化コマンドに応答し、
　前記タイミングがとられたインターバルが、前記初期化コマンドに応答して、前記リセットコマンドを生成するために初期化状態から前記最後のインバータの前記出力を変化させる前記少なくとも２つのインバータと関連する遅延である、請求の範囲第９項に記載のアドレス変化検出回路。」を、補正後請求項１１に補正すること。
　
［補正事項１２］
　補正前の請求項１４の「前記ロジックが、
　前記少なくとも２つのインバータの前記第１の前記入力に接続された第１の側と、地電位に接続された第２の側とを備えるキャパシタと、
　前記キャパシタの前期第１の側を地電位に対して短絡させるために結合された変化信号に応答する第１のスイッチと、
　前記キャパシタが前記初期化コマンドを生成することができるように十分な電荷を前記キャパシタに供給ために、（前記第２の状態）ＡＮＤ（ＮＯＴ（前記変化信号））に対応するロジック組合せに応答する論理ゲートと、を有する、請求の範囲第１３項に記載のアドレス変化検出回路。」を、補正後請求項１２に補正すること。
　
［補正事項１３］
　補正前の請求項１５の「請求の範囲第１４項に記載のアドレス変化検出回路」を、補正後請求項１３の「請求の範囲第１２項に記載のアドレス変化検出回路」に補正すること。
　
［補正事項１４］
　補正前の請求項１６の「請求の範囲第１５項に記載のエッジ検出回路」を、補正後請求項１４の「請求の範囲第１３項に記載のエッジ検出回路」に補正すること。
　
［補正事項１５］
　補正前の請求項１７の「複数の入力ピンを有する集積回路メモリであって、
　入力と出力を備える複数のエッジ検出回路であって、各入力が前記複数の入力ピンのうちの独立した１つに接続され、複数のエッジ検出回路（１００ａ、１００ｚ）の各々が前記出力で変化信号を生成するために前記入力ピンのうちの前記独立した１つでアドレス信号変化に応答する、複数のエッジ検出回路と、
　複数の入力及び１つの出力を備える結合器（５００）であって、前記複数の入力の各々が、前記複数のエッジ検出回路の前記出力のうちの独立した１つに接続され、前記出力で結合された変化信号を生成するために前記複数の入力で前記変化信号に応答する、結合器と、
　第１の入力と、第２の入力と、出力とを備える第１の回路（１０２）であって、前記第１の入力が、前記結合器の前記出力に結合され、前記出力を第１の状態から第２の状態に遷移するように前記第１の入力で前記結合された変化信号に応答し、前記出力を前記第２の状態から前記第１の状態に遷移するように前記第２の入力でリセットコマンドに応答する、第１の回路と、
　前記第１の回路の前記第２の入力に結合された出力と、入力とを備えるインターバル・タイマ（４０８、４１０）であって、前記インターバルタイマが、前記タイミングがとられたインターバルを初期化するために前記入力で初期化コマンドに応答し、タイミングがとられたインターバルの終了後に、前記出力で前記リセットコマンドを生成するインターバル・タイマと、
　入力及び出力を備えた第２の回路（４００、４０２、４０４、４０６）であって、前記第２の回路の前記出力が前記インターバルタイマの前記入力に結合され、前記第２の回路の前記入力が、前記結合器の前記出力に結合され、前記出力で前記初期化コマンドを生成するために前記入力で前記結合された変化信号に応答する第２の回路と、を備え、
　前記第２の回路は、
　前記第２の回路の前記出力において前記初期化コマンドを発生させるために前記第１の回路の前記出力状態及び前記結合された変化信号に応答するロジックと、
　入力及び出力を備えるメモリ制御ロジックであって、前記入力が前記第１の回路の前記出力に結合され、前記出力がメモリに結合され、メモリ制御信号を生成するために前記入力で前記第１の回路の出力状態に応答するメモリ制御ロジックと、を有することを特徴とする複数の入力ピンを備える集積回路メモリ。」を、補正後請求項１５に補正すること。
　
［補正事項１６］
　補正前の請求項１８の「前記インターバルタイマが、
　第１のインバータの入力と最後のインバータの出力とを備え、直列に接続される少なくとも２つのインバータであって、前記最後のインバータの前記出力が、前記インターバルタイマの前記出力に接続され、前記タイミングがとられたインターバルの終端の後に、前記最後のインバータの前記出力で前記リセットコマンドを生成するために前記最初のインバータの前記入力で前記初期化コマンドに応答する、少なくとも２つのインバータを更に有し、
　前記タイミングがとられたインターバルは、前記初期化コマンドに応答して前記リセットコマンドを発生させるために初期状態から前記最後のインバータの前記出力を変化させる少なくとも２つのインバータに関連する遅延である、請求の範囲第１７項に記載の集積回路メモリ。」を、補正後請求項１６に補正すること。
　
［補正事項１７］
　補正前の請求項１９の「前記ロジックが、
　前記少なくとも２つのインバータの前記第１の前記入力に接続された第１の側と、地電位に接続された第２の側とを備えるキャパシタと、
　前記キャパシタの前記第１の側を地電位に短絡させるために前記結合された変化信号に応答する第１のスイッチと、
　前記キャパシタが前記初期化コマンドを生成することができるように十分な電荷を前記キャパシタに供給するために、（前記第２の状態）ＡＮＤ（ＮＯＴ（前記変化信号））に対応するロジック結合に応答する論理ゲートと、を有する、請求の範囲第１８項に記載の集積回路メモリ。」を、補正後請求項１７に補正すること。
　
（３）補正の目的、及び新規事項追加の有無
（３−１）補正事項１、５、８、１２、１５、１７について
　補正事項１、５、８、１２、１５、１７についての補正は、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮及び第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。また、当該補正が、願書に最初に添付した明細書及び願書に最初に添付した図面（以下、願書に最初に添付した明細書、願書に最初に添付した図面を、各々、「当初明細書」、「当初図面」といい、これらをまとめて「当初明細書等」という。）に記載された事項の範囲内においてなされたものであることは明らかである。
　したがって、当該補正は、特許法１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）及び第４項に規定する要件を満たすものである。
　
（３−２）補正事項２、６について
　補正事項２、６についての補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。また、当該補正が、当初明細書等に記載された事項の範囲内においてなされたものであることは明らかである。
　したがって、当該補正は、特許法１７条の２第３項及び第４項に規定する要件を満たすものである。
　
（３−３）補正事項３、１０、１３、１４について
　補正事項３についての補正は、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当する。また、補正事項１０、１３、１４についての補正も、補正前の請求項４及び１２が削除されたことに伴い、引用する請求項の引用番号を変更しているものなので、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当する。そして、当該補正が、当初明細書等に記載された事項の範囲内においてなされたものであることは明らかである。
　したがって、当該補正は、特許法１７条の２第３項及び第４項に規定する要件を満たすものである。
　
（３−４）補正事項４、７、１１、１６について
　補正事項４、７、１１、１６についての補正は、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。また、当該補正が、当初明細書等に記載された事項の範囲内においてなされたものであることは明らかである。
　したがって、当該補正は、特許法１７条の２第３項及び第４項に規定する要件を満たすものである。
　
（３−５）補正事項９について
　補正事項９についての補正は、特許法第１７条の２第４項第３号に掲げる誤記の訂正を目的とするものに該当する。また、当該補正が、当初明細書等に記載された事項の範囲内においてなされたものであることは明らかである。
　したがって、当該補正は、特許法１７条の２第３項及び第４項に規定する要件を満たすものである。
　
（３−６）補正の目的及び新規事項追加の有無についてのまとめ
　以上のとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正が独立特許要件を満たすものであるか否かにつき、さらに検討を進める。
　
（４）独立特許要件について
（４−１）補正後の発明
　補正後の請求項１〜１７に係る発明は、平成２０年４月１日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜１７に記載された事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正後の発明」という。）は、請求項１に記載された事項により特定される上記２．（１）の請求項１の箇所に記載されたとおりのものである。
　
（４−２）引用刊行物に記載された発明
（４−２−１）刊行物１
　本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平５−２４３９２８号公報（以下「引用例１」という。）には、図１及び図２とともに、以下の事項が記載されている。
　なお、以下の検討において、各引用箇所の下線は当審で付した。
　
　「【０００１】
【産業上の利用分野】本発明は、パルス幅を容易に可変でき、一定幅のパルスを発生するパルス発生回路と、所望のパルス幅に拡大できるパルス幅拡大回路と、複数のパルス発生回路又は複数のパルス和発生回路からの出力信号の論理和をとるパルス和発生回路に関し、特に、複数の行アドレス又は列アドレスの変化点を検出して内部初期化信号を発生させることにより、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）の動作を高速化する場合に用いて好適なものである。」
　「【００２９】
【課題を解決するための手段】本発明のパルス発生回路Ａは、フリップフロップ回路ＦＦと、遅延回路３とからなり、フリップフロップ回路ＦＦは、出力信号Ｐを第１の論理値に設定する制御信号が入力される第１の入力端子Ｓと、上記出力信号Ｐを第２の論理値に設定する制御信号が入力される第２の入力端子Ｒと、上記出力信号Ｐが出力される出力端子Ｑとを具備し、第１の入力端子Ｓにトリガーパルス信号Ｐａを入力させ、第２の入力端子Ｒに、フリップフロップ回路ＦＦの出力信号Ｐを遅延回路３により一定時間遅延させた遅延信号ｄＰを入力させて構成する。」
　「【００４０】このパルス発生回路Ａは、従来から用いられているアドレス遷移検出回路（以下、単にＡＴＤ回路と記す）Ｂの後段に接続される。ここで、ＡＴＤ回路Ｂの構成を説明すると、このＡＴＤ回路Ｂは、２入力排他的論理回路１と、遅延時間がＴ１である第１の遅延回路２から構成される。上記排他的論理回路１の一方の入力端子には、アドレスバスからの１つのアドレス信号Ｓａが入力され、他方の入力端子には、上記アドレス信号Ｓａを第１の遅延回路２により遅延させた遅延信号ｄＳａが入力される。
【００４１】そして、本例に係る
パルス発生回路Ａ
フリップフロップ回路ＦＦのセット入力端子Ｓ
フリップフロップ回路ＦＦの出力信号Ｐは、遅延時間がＴ
２
である上記第２の遅延回路３に入力され、更にこの第２の遅延回路３からの遅延信号ｄＰが、フリップフロップ回路ＦＦのリセット入力端子Ｒに入力されるように構成されている
フリップフロップ回路ＦＦの出力端子Ｑ
【００４２】このように構成されたパルス発生回路Ａにおいて、上記フリップフロップ回路ＦＦの出力信号Ｐは、自動的に論理「０」にリセットされる。即ち、仮に出力信号Ｐが論理「１」とすると、上記第２の遅延回路３を介してフリップフロップ回路ＦＦのリセット入力端子Ｒに論理「１」の信号が伝達され、結果的に出力信号Ｐが論理「０」にリセットされるからである。従って、このパルス発生回路Ａは、出力信号Ｐが立ち上がってから必ず第２の遅延回路３の遅延時間Ｔ２を経て論理「０」にリセットされる回路であることがわかる。
【００４３】次に、上記第１実施例に係るパルス発生回路の動作を図２のタイミングチャートを参照しながら説明する。
【００４４】いま、時刻ｔ１において、ＡＴＤ回路Ｂの入力端子φｉｎに供給されているアドレス信号Ｓａが変化すると、図１０及び図１１で示した従来例の動作で説明したと同様の理由により、ＡＴＤ回路Ｂからパルス幅Ｔ１の正極性のパルス信号（ＡＴＤ信号の基準となる信号）Ｐａが出力され、同時にフリップフロップ回路ＦＦのセット入力端子Ｓに入力される。
【００４５】上記のように、
フリップフロップ回路ＦＦのセット入力端子Ｓにパルス信号Ｐａが入力されることにより、フリップフロップ回路ＦＦの出力信号Ｐが論理「１」に反転する
【００４６】上記フリップフロップ回路ＦＦの出力信号Ｐは、第２の遅延回路３の遅延時間Ｔ２を経て、
遅延信号ｄＰとしてフリップフロップ回路ＦＦのリセット入力端子Ｒに供給され、その結果、フリップフロップ回路ＦＦの出力信号Ｐが論理「０」に反転し
　
　以上を総合すると、引用例１には、以下の発明（以下「引用例１発明」という。）が記載されているものと認められる。
　
　「セット入力端子Ｓと、リセット入力端子Ｒと、出力端子Ｑとを有するフリップフロップ回路ＦＦであって、前記フリップフロップ回路ＦＦの前記セット入力端子Ｓにパルス信号Ｐａが入力されることにより、前記フリップフロップ回路ＦＦの出力信号Ｐが論理「１」に反転し、遅延信号ｄＰとして前記フリップフロップ回路ＦＦの前記リセット入力端子Ｒに供給され、その結果、前記フリップフロップ回路ＦＦの前記出力信号Ｐが論理「０」に反転し、前記フリップフロップ回路ＦＦの前記出力信号Ｐは、遅延時間がＴ２である第２の遅延回路３に入力され、更に前記第２の遅延回路３からの前記遅延信号ｄＰが、前記フリップフロップ回路ＦＦの前記リセット入力端子Ｒに入力されるように構成されているパルス発生回路Ａ。」
　
（４−２−２）刊行物２
　本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平４−１５３９８９号公報（以下「引用例２」という。）には、第２図及び第３図とともに、以下の事項が記載されている。
　
　「〔産業上の利用分野〕
　本発明はＩＣメモリ回路に係り、特に非同期型ＩＣメモリの電源、ＧＮＤラインのノイズまた入力信号ノイズ除去回路に関する。」（第１ページ左欄第１１行〜第１４行）
　「〔課題を解決するための手段〕
　本発明のＩＣメモリ回路は、半導体非同期型のＩＣメモリと、アドレス入力信号の全部または一部より信号の変化を検出する回路と、メモリアクセス時間以内まで前アドレスのデータ出力を変化させずに保持する回路とを備えたことを特徴とする。」（第２ページ左上欄第６行〜第１２行）
　「第３図は第１図のアドレス入力信号変化検出回路とラッチ制御回路７の一具体例を示す論理回路図である。第３図において、本回路は、アドレス信号Ａ’ｉ（ｉ＝０，１，…，ｎ）の変化検出回路部１０と、この回路部１０の出力をすべて（ｉ＝０，１，…，ｎ）入力とするＮＯＲゲート１７と、インバータ１８，１９，２２と、ＮＯＲゲート２０，２１と、４段のディレ−回路からなるリセット付き遅れ回路７２とを備えている。」（第２ページ右上欄第４行〜第１２行）
　「第２図に第１図の動作波形を示す。第２図において、アドレス入力信号Ａ０〜Ａｎ変化を、検出回路７で検出し、出力Ｐは高レベルにアクセス期間近く保ち、この出力Ｐの出力高レベルの期間はセンスアンプ６の出力データを、出力Ｐの立ち上りでラッチ回路８でラッチし、データ出力Ｄ０〜Ｄｋは、このラッチデータを出力している。出力Ｐが低レベルになると、センスアンプ６の出力をそのままデータ出力Ｄ０〜Ｄｋに出力する。この出力の変化により、内部ＧＮＤに変動が生じ、相対的に入力が変化したと入カバッファ１が受け取り、入力バッファ１の出力が変動し、アドレス入力信号の変化検出回路７が作動し、出力データをラッチする。ラッチ解除のためには、アドレスが変化し（ＧＮＤノイズによる短い期間で変化し、また元のアドレスに戻る場合は解除できない）、
アクセス期近くの期間（内部遅れ回路で設定）以上安定に継続したアドレス信号によって、はじめて解除され
　本実施例のＩＣメモリ回路においては、アドレス信号の変化から次の変化までの期間がメモリアクセス時間より短く、かつ元のアドレスに戻るアドレス信号の場合、最初のアドレスのデータをラッチしたままで、ラッチ解除信号を出さない回路を有しているから、
ノイズによる誤動作することがない
　
　ここにおいて、第３図から、「ＮＯＲゲート２０，２１」がＲＳ（リセットセット）フリップフロップを構成しており、「リセット付き遅れ回路７２」のリセットを行うための入力は、当該ＲＳフリップフロップの入力に結合されていることは明らかである。
　そして、上記構成によって、「ノイズによる誤動作することがないように」、「アクセス期近くの期間（内部遅れ回路で設定）以上安定に継続したアドレス信号によって」、ＲＳフリップフロップをリセットしている。
　
　以上を総合すると、引用例２には、以下の発明（以下「引用例２発明」という。）が記載されているものと認められる。
　
　「ノイズによる誤動作することがないように、アクセス期近くの期間以上安定に継続したアドレス信号によって、ＲＳフリップフロップをリセットするために、リセット付き遅れ回路７２のリセットを行うための入力は、当該ＲＳフリップフロップの入力に結合される回路。」
　
（４−３）対比
　以下に補正後の発明と引用例１発明とを対比する。
　引用例１発明の「セット入力端子Ｓ」、「リセット入力端子Ｒ」、「出力端子Ｑ」、「フリップフロップ回路ＦＦ」、「パルス信号Ｐａ」、「遅延信号ｄＰ」、「パルス発生回路Ａ」は、それぞれ、補正後の発明の（第１の回路の）「第１の入力」、（第１の回路の）「第２の入力」、（第１の回路の）「出力」、「第１の回路」、「第１の入力の変化信号」、「リセットコマンド」、「信号変化検出回路」に相当する。
　また、引用例１発明の「出力信号Ｐが論理「１」に反転し」、「出力信号Ｐが論理「０」に反転し」は、それぞれ、補正後の発明の「第１から第２の状態に前記出力を変化させ」、「前記第２の状態から前記第１の状態に前記出力を変化させ」に相当する。
　さらに、引用例１発明の「第２の遅延回路３」は、補正後の発明の「第２の回路」に対応しており、引用例１発明の「前記フリップフロップ回路ＦＦの前記出力信号Ｐは、遅延時間がＴ２である第２の遅延回路３に入力され」は、補正後の発明の「前記第２の回路の前記第２の入力は前記第１の回路の前記出力に結合され」に相当する。
　
　したがって、補正後の発明と引用例１発明とは、
　「第１の入力と、第２の入力と、出力とを有する第１の回路であって、前記第１の入力の変化信号に応答して、第１から第２の状態に前記出力を変化させるとともに、前記第２の入力のリセットコマンドに応答して、前記第２の状態から前記第１の状態に前記出力を変化させる第１の回路と、
　第２の入力と出力とを備える第２の回路であって、前記第２の回路の前記第２の入力は前記第１の回路の前記出力に結合されている第２の回路とを含むことを特徴とする信号変化検出回路。」
　である点で一致し、以下の点で相違する。
　
（相違点１）
　補正後の発明は、「前記第１の回路の第２の入力に結合された出力と、入力とを備えるインターバル・タイマ（４０８、４１０）であって、前記入力における信号に対して応答し、前記インターバル・タイマの前記出力に前記リセットコマンドを発生させるインターバル・タイマ」を備えており、「前記第２の回路の前記出力は前記インターバル・タイマの前記入力に結合されて」いるのに対し、引用例１発明は、「インターバル・タイマ」を備えておらず、「第２の遅延回路３」の出力が「フリップフロップ回路ＦＦ」の「リセット入力端子Ｒ」に直結している点。
　
（相違点２）
　補正後の発明は、「第２の回路」が「第１の入力」を備えており、「前記第２の回路の第１の入力は前記第１の回路の前記第１の入力に結合されて」いるのに対し、引用例１発明は、そのような構成を備えていない点。
　
（４−４）判断
（４−４−１）相違点１について
　本願の優先権主張の日前に日本国内において頒布された刊行物である特開平８−２２７５８２号公報に、図９とともに、「【００２４】図９は本発明に基づく立ち下がりエッジのみを
遅延する回路
抵抗器を通ってコンデンサに流れる電流はＲＣ回路を形成する
反転器の閾値電圧で反転器は低に切り替わる
　したがって、引用例１発明の「第２の遅延回路３」に代えて、上記周知技術を採用して、補正後の発明の「インターバル・タイマ」を備える構成とすることは当業者が容易になし得た事項である。
　
（４−４−２）相違点２について
　引用例１発明と引用例２発明とは、アドレス遷移検出回路（アドレス入力信号変化検出回路）の出力から、メモリを制御するためのパルス信号（引用例１では「パルス信号Ｐ」、引用例２では「出力Ｐ」）を作成するための回路という同一の技術分野に属している。
　したがって、引用例１発明の「パルス発生回路Ａ」が、ノイズによる誤動作することがないように、アクセス期近くの期間以上安定に継続したアドレス信号によって、フリップフロップ回路ＦＦをリセットできるようにするために、引用例１発明の「第２の遅延回路３」に対し、引用例２発明の「リセット付き遅れ回路７２（補正後の発明の「第２の回路」に相当）のリセットを行うための入力（補正後の発明の「第２の回路の第１の入力」に相当）は、当該ＲＳフリップフロップ（補正後の発明の「第１の回路」に相当）の入力（補正後の発明の（第１の回路の）「第１の入力」に相当）に結合される」構成を適用し、補正後の発明の「前記第２の回路の第１の入力は前記第１の回路の前記第１の入力に結合される」構成とすることは、当業者が容易に想到し得た事項である。
　
（４−４−３）判断についてのまとめ
　以上検討したとおり、補正後の発明は、当業者における周知技術を勘案することにより、引用例１及び引用例２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　
（４−５）独立特許要件についてのまとめ
　本件補正は、補正後の特許請求の範囲により特定される発明が特許出願の際独立して特許を受けることができるものではないから、特許法第１７条の２第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項をいう。以下同じ。）において準用する同法第１２６条第５項の規定に適合しないものである。
　
（５）補正却下の決定についてのむすび
　以上のとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。
　
３．本願発明
　本件補正は上記のとおり却下されたので、本願の請求項１〜１９に係る発明は、平成１８年１０月２５日付けの明細書及び図面の記載からみて、その特許請求の範囲１〜１９に記載された事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載された事項により特定される以下のとおりのものである。
　
　「【請求項１】　第１の入力と、第２の入力と、出力とを有する第１の回路（１０２）であって、前記第１の入力の変化信号に応答して、第１から第２の状態に前記出力を変化させるとともに、前記第２の入力のリセットコマンドに応答して、前記第２の状態から前記第１の状態に前記出力を変化させる第１の回路と、
　前記第１の回路の第２の入力に結合された出力と、入力とを備えるインターバル・タイマ（４０８、４１０）であって、タイミングがとられたインターバルを初期化するために前記入力における信号に対して応答し、前記タイミングがとられたインターバルの終了後に、前記インターバル・タイマの前記出力に前記リセットコマンドを発生させるインターバル・タイマと、を備えた信号変化検出回路であって、
　前記信号変化検出回路は、
　入力と出力とを備える第２の回路（４００、４０２、４０４、４０６）であって、前記第２の回路の前記出力は前記インターバル・タイマの前記入力に結合されており、前記インターバル・タイマが前記タイミングがとられたインターバルを初期化するために初期化コマンドに応答するように、前記第２の回路の前記入力において前記変化信号に応答し、前記第２の回路の前記出力において初期化コマンドを発生させる第２の回路が、
　前記第１の回路の出力状態及び前記変化信号に応答し、前記第２の回路の前記出力において前記初期化コマンドを発生させるロジックを含むことを特徴とする信号変化検出回路。」
　
４．引用刊行物に記載された発明
　引用刊行物１及び引用刊行物２に記載された発明は、上記２．（４−２）において引用例１発明及び引用例２発明として認定したとおりのものである。
　
５．判断
　本願発明は、補正後の発明から、本件補正によりなされた技術的限定を省いたものである。
　そうすると、２．（４）において検討したとおり、補正後の発明は、当業者における周知技術を勘案することにより、引用例１及び引用例２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、補正後の発明から技術的限定を省いた本願発明についても、当然に、当業者における周知技術を勘案することにより、引用例１及び引用例２に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおり、本願の請求項１に係る発明は特許法第２９条第２項の規定により特許を受けることができないものであるから、他の請求項について検討するまでもなく、本願は拒絶すべきものである。
　よって、結論のとおり審決する。