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　特願２０００−３３９０７６「プログラム検証動作の実施方法、消去検証動作の実施方法、検出時間制御回路、およびフラッシュメモリデバイス」拒絶査定不服審判事件〔平成１３年　６月２９日出願公開、特開２００１−１７６２７６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１２年１１月７日（パリ条約に基づく優先権主張　１９９９年１２月２０日、アメリカ合衆国）の特許出願であって、平成２１年１月７日付けの拒絶理由通知に対して同年３月６日に意見書及び手続補正書が提出されたが、同年３月２５日付けで拒絶査定がなされたところ、それに対して、同年４月２８日に拒絶査定不服審判が請求されたものである。
　
第２．本願発明
　本願の請求項１〜１０に係る発明は、平成２１年３月６日に提出された手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜１０に記載されている事項により特定されるとおりのものであり、そのうちの請求項９に係る発明（以下「本願発明」という。）は、請求項９に記載されている事項により特定される次のとおりのものである。
　
　「【請求項９】　セット開始信号を受信して、ＮＡＮＤ型フラッシュメモリのメモリブロック内の複数のページのそれぞれに対応して設けられる基準メモリセルの内容を用いてセット信号を生成する基準ページバッファと、
　前記セット信号を受信して、前記基準メモリと同じページにある複数のメモリセルの内容を記憶する複数のデータページバッファとを備え、
　前記複数のデータページバッファの各々は、複数のメモリセルの中の関連する一つの内容を記憶することを特徴とする検出時間制御回路。」
　
第３．引用刊行物に記載された発明
１．本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平９−３２０２８６号公報（以下「引用例」という。）には、図１、２、８、９及び１３とともに、次の記載がある（なお、特許庁の情報処理システムの都合上、丸付き数字を使用できないので、丸付き数字を「○」及びそれに続く数字で代用した。また、下線は当合議体が付加したものである。以下同じ。）。
　
ａ．「【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特にメインメモリセルの読み出し時データを保持する回路に関する
【０００２】
【従来の技術】
従来、半導体記憶装置において、記憶されたデータを読み出す場合、センスアンプにて検出されたデータを、任意のタイミングで制御されたデータ保持信号によってデータ保持回路に一旦保持し、その後のセンスアンプ出力によらず保持したデータを出力するという方式が用いられている。
　
ｂ．「【０００６】
この時、前記○１の効果を期待する場合、センスアンプのデータが出力された時から出力バッファが動作する前までに、データ保持信号によりデータを保持する必要がある（○２、○３はある程度遅いタイミングでも良い）
【０００７】
以下に前記○１の効果を期待したデータの読み出し方法の従来技術について、電気的に書き込み及び一括消去可能な不揮発性半導体記憶装置（以下「フラッシュ・メモリ」という）における読み出し回路を例にとり説明する
【０００８】
図９は、従来のフラッシュ・メモリにおける読み出し回路の構成の一例を示したものである
【０００９】
図９を参照して、アドレス信号Ａ０〜Ａｎを入力し、アドレス信号に変化がある場合、信号ＡＴＰを出力するアドレス変位検出回路１と、アドレス信号Ａ０〜Ａｎを入力し、デコードした信号をワード線（ＷＬ０、ＷＬ１、…）として出力するアドレスデコーダ回路２と、信号ＡＴＰのパルスを入力し、信号ＥＱ及び信号ＤＬＳとして任意のパルス幅を出力するパルス幅制御回路（ＰＷＣ３回路）と、センスアンプ５の出力信号ＤＳｉをラッチタイミング信号ＤＬＳにて保持し、データ信号Ｄｉを出力するデータ保持回路（データラッチ回路、ＤＬ回路）４と、ビット線ＢＬとリファレンス用ビット線ＶＲに流れる電流を比較し、メモリセルに書かれているデータを読み出した結果を信号ＤＳｉに出力するセンスアンプ回路５と、リファレンス用ビット線ＶＲに流れる電流を決定しているリファレンス回路６と、ゲートをワード線にソースを接地電位にドレインをビット線ＢＬに接続した浮遊ゲートを有するメモリセルアレイ７と、から構成されている。
　
ｃ．「【００３３】従って、本発明は、上記事情に鑑みてなされたものであって、その目的は、電源電位が変化してもゲートを保持する信号を出力するタイミングと読み出しデータを出力するタイミングに差が生じないようにすることで、データ出力バッファの動作待ち時間を最小としアクセス速度の向上を図る半導体記憶装置を提供することにある。
【００３４】
さらに、本発明は、必ず読み出しデータを出力した後にデータを保持する信号を出力することにより、誤データを保持することの無い、信頼性を向上する半導体記憶装置を提供することを目的とする
【００３５】
【課題を解決するための手段】前記目的を達成するため、本発明の半導体記憶装置は、メインメモリセルと略同一構造のダミーメモリセルと、前記メインメモリセルのデータを読み出すメインセンスアンプと、前記ダミーメモリセルのデータを読み出すダミーセンスアンプと、前記メインセンスアンプの出力データを保持するデータ保持手段と、を含み、前記メインメモリセルの読み出し動作を行うと同時に、前記ダミーメモリセルの読み出しを行い、前記ダミーセンスアンプが前記ダミーメモリセルのデータを出力するタイミングを利用して、前記データ保持手段が前記メインセンスアンプの出力データを保持するように構成されてなることを特徴とする
【００３６】
また、本発明は、メインメモリセルと該メインメモリセルのデータを読み出すメインセンスアンプとで構成されるメインメモリ読み出し手段と、前記メインメモリ読み出し手段によって読み出されたデータをデータ保持信号により保持するデータ保持手段と、前記データ保持信号を生成するデータ保持信号生成手段と、を備え、前記データ保持信号生成手段が、ダミーメモリセルと、前記ダミーメモリセルのデータを読み出すダミーセンスアンプと、前記ダミーセンスアンプが前記ダミーメモリセルのデータを出力する時のデータ変位点を検出しデータ変位検知信号を出力するデータ変位検知手段と、前記データ変位検知信号を入力し前記データ変位検知信号の遅延信号である前記データ保持信号を出力する遅延回路と、を備えたことを特徴とする
【００３７】
本発明の概要を以下に説明する。本発明においては、ダミーメモリセルのデータを読み出し、期待するデータが出力されたときにデータを保持する信号を出力し、メインメモリセルのデータを保持することを特徴としたものである。
　
ｄ．「【００３８】
より具体的には、本発明は、データ保持信号生成手段として、メインメモリセルと同一構造のダミーメモリセル（図１の７２）と、ダミーメモリセルのデータを読み出すダミーセンスアンプ（図１の５２）と、ダミーセンスアンプがダミーメモリセルのデータを出力する時のデータ変位点を検出し、データ変位検知信号（図１の信号ＤＲ）を出力するデータ変位検知回路（図１の９）と、データ変位検知信号を入力し、データ変位検知信号の遅延信号であるデータ保持信号（図１の信号ＤＬＳ）を出力する遅延回路（図１の３）を備える
【００３９】
本発明によれば、メインメモリセルの読み出し動作を行うと同時に、ダミーメモリセルの読み出しを行う。ダミーメモリセルのセンスアンプがダミーメモリセルデータを出力すると、同時に読み出しを行っているメインメモリセルのデータも正しい値を出力している。このため、ダミーメモリセルのセンスアンプがダミーメモリセルデータを出力したタイミングでデータを保持する信号を出力しメインメモリセルのデータを保持する。
　
ｅ．「【００４１】
【実施の形態１】図１は、本発明の第１の実施の形態に係る読み出しデータ保持方式の概略構成を説明するための図である
【００４２】
図１を参照すると、本発明の第１の実施の形態は、アドレス信号Ａ０〜Ａｎを入力しアドレス信号に変化がある場合に信号ＡＴＰを出力するアドレス変位検知回路１と、アドレス信号Ａ０〜Ａｎを入力しデコードした信号をワード線（ＷＬ０、ＷＬ１、…）として出力するアドレスデコード回路２と、ダミーセンスアンプ５２からの出力データ信号ＤＳを入力し信号ＤＲを出力するデータ変位検知回路９と、信号ＤＲを入力しその遅延信号ＤＬＳを出力する遅延回路３と、メインセンスアンプ５１からの信号ＤＳｉを信号ＤＬＳにより保持しデータ信号Ｄｉを出力するデータ保持回路４と、を備えている
【００４３】
さらに、本発明の第１の実施の形態は、ビット線ＢＬ１とリファレンス用ビット線ＶＲに流れる電流を比較しメインメモリセル７１に書かれているデータを読み出した結果を出力信号ＤＳｉとして出力するメインセンスアンプ回路５１と、ビット線ＢＬ２とリファレンス用ビット線ＶＲに流れる電流を比較しダミーメモリセル７２に書かれているデータを読み出した結果を出力信号ＤＳとして出力するダミーセンスアンプ回路５２と、リファレンス用ビット線ＶＲに流れる電流を決定している基準電流発生回路６と、ゲートをワード線に接続しソースを接地電位としドレインをビット線ＢＬ１に接続した浮遊ゲートを有するメインメモリセルからなるアレイ７１と、ゲートをワード線に接続しソースを接地電位としドレインをビット線ＢＬ２に接続した浮遊ゲートを有するダミーメモリセルからなるアレイ７２と、を備えて構成されている。図１において、図９に示した従来技術の構成要素と同等の要素には同一の参照符号を付し、また従来技術と同一の回路構成（回路ブロック）の説明に際しては、従来技術の説明で参照した図面を参照する。
　
ｆ．「【００４４】次に、本発明の第１の実施の形態の動作について、図１の構成図、及び図２の波形図を用いて説明する。図２は、図１のダミーメモリセルアレイ７２のメモリセルが全てオン状態である場合の、図１の各ノードの信号波形を示したタイムチャートである。また、アドレス信号Ａ０〜Ａｎとワード信号ＷＬ０、ＷＬ１は省略している。
【００４５】
まず、アドレス信号Ａ０〜Ａｎが入力されるとアドレス変位検知回路１より信号ＡＴＰがＨｉｇｈパルスを出力すると共にワード線が選択される
【００４６】
次に、アドレス変位検知回路１の出力信号ＡＴＰがメインセンスアンプ５１に入力されると、センスアンプの差動増幅段の出力信号ＤＤｉ（図１３）電位は、電源電位と接地電位の間のある電位に収束する（図２中の点Ｏ）
【００４７】この時、メインメモリセル７１を読み出すメインセンスアンプ５１は、２通りの出力波形が考えられる。１つは初期ＯＮセル状態からの読み出しであり、図２中点Ｐ１より点Ｏまでの線分○１の経路（波形推移）をとる。
【００４８】一方、初期ＯＦＦセル状態からの読み出しは、図２中Ｐ２から点Ｏまでの線分○２の経路（波形推移）をとる。
【００４９】ダミーメモリセルアレイ７２のメモリセルが全てオン状態である場合、信号ＤＤｉを入力しているメインセンスアンプ５１のインバータ（図１３の５１４参照）のしきい値レベルは、図２の点Ｏよりも高いレベルＶ１に設定されており、前述した２つの経路によって出力信号ＤＳｉの結果が変わる。
【００５０】信号ＤＤｉが、線分○１の経路を取った場合、メインセンスアンプ５１の出力信号ＤＳｉは、線分○１がインバータ５１４のしきい値Ｖ１を横切るときに、ＬｏｗレベルからＨｉｇｈレベルに変化する。
【００５１】一方、信号ＤＤｉが線分○２の経路を取った場合、信号ＤＳｉはＨｉｇｈレベルに固定されたままである。
【００５２】また、データ保持パルスを生成するためのダミーセンスアンプ５２は、次の出力波形が考えられる。
【００５３】初期セル状態はＯＮセルであるので、図２中、点Ｐ１より点Ｏまでの線分○１の経路をとる。ダミーセンスアンプ５２において差動増幅器の出力信号ＤＤｉを入力しているインバータ（図１３の５１４参照）のしきい値レベルは、点Ｏ及び前記しきい値レベルＶ１よりも高いＶＬ１に設定されており、ダミーセンスアンプ５２の出力信号ＤＳは、図２に示すように、メインセンスアンプ５１の出力信号ＤＳｉよりもやや早く立ち上がる。
【００５４】
ダミーセンスアンプ５２の出力信号ＤＳは、データ変位検知回路９に入力され信号ＤＲとして出力され、信号ＤＲは、信号ＤＳの立ち上がり信号に同期してＨｉｇｈに立ち上がる。
　
ｇ．「【００５５】
次に、信号ＡＴＰがＬｏｗレベルに立ち下がると、メインセンスアンプ５１及びダミーセンスアンプ５２は、メインメモリセルアレイ７１及びダミーメモリセルアレイ７２のセル状態を検知し始める
【００５６】メインメモリセルを読み出すメインセンスアンプ５１は、前述と同様２通りの出力波形が考えられる。１つはＯＮセル状態の読み出しであり、図２中点ＯよりＰ３までの線分○３の経路をとる。一方、ＯＦＦセル状態の読み出しは、図２中点ＯからＰ４までの線分○４の経路をとる。
【００５７】信号ＤＤｉが線分○３の経路を取った場合、信号ＤＳｉは線分○３がインバータのしきい値Ｖ１を横切るときに、ＨｉｇｈレベルからＬｏｗレベルに変化する。
【００５８】一方、信号ＤＤｉが線分○４の経路を取った場合、信号ＤＳｉはＨｉｇｈレベルに固定されたままである。
【００５９】
また、データ保持信号を生成するためのダミーセンスアンプ５２の出力波形は、図２中点Ｏより点Ｐ３までの線分○３の経路をとる。信号ＤＳを入力しているインバータ５１４のしきい値レベルは、ＶＬ１に設定されているので、ダミーセンスアンプ５２の出力信号ＤＳは、図２に示すように、メインセンスアンプ５１の出力信号ＤＳｉよりもやや遅く立ち下がる
【００６０】ダミーセンスアンプ５２の出力信号ＤＳは、データ変位検知回路９に入力され信号ＤＲとして出力され、信号ＤＬＳは、信号ＤＲの立ち下がりに同期し遅延時間ｔＤ後にＬｏｗに立ち下がる
【００６１】このＤＬＳ信号の立ち下がりによりメインセンスアンプ５１の出力信号ＤＳｉは、保持され信号Ｄｉとして出力される
【００６２】このため、遅延時間ｔＤを短く設定すれば、出力データである信号Ｄｉはメインセンスアンプ５１の出力が決定してからほぼ同時に保持されるので、データ保持信号（信号ＤＬＳ）の生成タイミングは、電源電位変動を考慮することなく、自動的に最適値（最小値）に設定されることになる。
　
２．ここにおいて、図１に記載されたフラッシュ・メモリがＮＯＲ型で構成されていることは当業者にとって明らかである。
　また、００４３段落及び００４４段落等において、図１の「７１」及び「７２」で示された部分が、「メモリセル」又は「メモリセルからなるアレイ」（「メモリセルアレイ」）の両方の意味で引用されているが、正しくは、「７１」及び「７２」が「メモリセルアレイ」であり、「７１１」，「７１２」，…及び「７２１」，「７２２」，…が「メモリセル」であることは、図１の記載から当業者にとって明らかである。
　さらに、図１の記載から，ワード線ＷＬ０，ＷＬ１，…のそれぞれに対応して、ダミーメモリセル７２１，７２２，…が設けられていることも当業者にとって明らかである。
　
３．以上を総合すると、引用例には、次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「ビット線ＢＬ１とリファレンス用ビット線ＶＲに流れる電流を比較しＮＯＲ型フラッシュメモリのメインメモリセル７１１，７１２，…に書かれているデータを読み出した結果を信号ＤＳｉとして出力するメインセンスアンプ回路５１と、ビット線ＢＬ２とリファレンス用ビット線ＶＲに流れる電流を比較しダミーメモリセル７２１，７２２，…に書かれているデータを読み出した結果を信号ＤＳとして出力するダミーセンスアンプ回路５２と、前記リファレンス用ビット線ＶＲに流れる電流を決定している基準電流発生回路６と、ゲートをワード線ＷＬ０，ＷＬ１，…に接続しソースを接地電位としドレインを前記ビット線ＢＬ１に接続した浮遊ゲートを有する前記メインメモリセル７１１，７１２，…からなるメインメモリセルアレイ７１と、ゲートを前記ワード線ＷＬ０，ＷＬ１，…に接続しソースを接地電位としドレインを前記ビット線ＢＬ２に接続した浮遊ゲートを有する前記ダミーメモリセル７２１，７２２，…からなるダミーメモリセルアレイ７２と、
　アドレス信号Ａ０〜Ａｎを入力しアドレス信号に変化がある場合に信号ＡＴＰを出力するアドレス変位検知回路１と、前記アドレス信号Ａ０〜Ａｎを入力しデコードした信号を前記ワード線ＷＬ０，ＷＬ１，…として出力するアドレスデコード回路２と、前記ダミーセンスアンプ５２からの前記信号ＤＳを入力し信号ＤＲを出力するデータ変位検知回路９と、前記信号ＤＲを入力しその遅延信号ＤＬＳを出力する遅延回路３と、前記メインセンスアンプ５１からの前記信号ＤＳｉを前記信号ＤＬＳにより保持しデータ信号Ｄｉを出力するデータ保持回路４と、
　を備え、
　前記信号ＡＴＰがＬｏｗレベルに立ち下がると、前記メインセンスアンプ５１及び前記ダミーセンスアンプ５２は、前記メインメモリセルアレイ７１及び前記ダミーメモリセルアレイ７２のセル状態を検知し始めるものである、
　前記メインメモリセル７１１，７１２，…の読み出し時データを保持する回路。」
　
第４．本願発明と引用発明との対比
１．引用発明の「ダミーメモリセル７２１，７２２，…」は、本願発明の「基準メモリセル」に相当する。
　そして、引用例の図１の記載から、引用発明における「ワード線ＷＬ０，ＷＬ１，…」の各々には、多数の「メインメモリセル」及び一つの「ダミーメモリセル」が接続される構成となっていることが明らかであるが、一般に、フラッシュメモリにおいて、同一のワード線につながった一連のメモリセルの集合を「ページ」と呼ぶことは当業者の技術常識であるから、引用発明の「ダミーメモリセル７２１，７２２，…」は、「フラッシュメモリ」「内の複数のページのそれぞれに対応して設けられ」ているものと認められる。
　
　次に、引用発明においては、「ビット線ＢＬ１とリファレンス用ビット線ＶＲに流れる電流を比較しＮＯＲ型フラッシュメモリのメインメモリセル７１１，７１２，…に書かれているデータを読み出した結果を信号ＤＳｉとして出力するメインセンスアンプ回路５１と、ビット線ＢＬ２とリファレンス用ビット線ＶＲに流れる電流を比較しダミーメモリセル７２１，７２２，…に書かれているデータを読み出した結果を信号ＤＳとして出力するダミーセンスアンプ回路５２」及び「前記ダミーセンスアンプ５２からの前記信号ＤＳを入力し信号ＤＲを出力するデータ変位検知回路９と、前記信号ＤＲを入力しその遅延信号ＤＬＳを出力する遅延回路３」を備え、当該「遅延信号ＤＬＳ」により「前記メインメモリセル７１１，７１２，…の読み出し時データ」の保持が発動される構成となっているから、引用発明の「遅延信号ＤＬＳ」が本願発明の「セット信号」に相当するとともに、引用発明の「ダミーセンスアンプ回路５２」、「データ変位検知回路９」及び「遅延回路３」からなる回路が、補正発明の「基準メモリセルの内容を用いてセット信号を生成する」ことに相当する機能を有していることが明らかである。
　
　さらに、引用発明においては、「前記信号ＡＴＰがＬｏｗレベルに立ち下がる」ことにより、「ダミーセンスアンプ５２」が「ダミーメモリセルアレイ７２のセル状態を検知し始め」、最終的に「遅延信号ＤＬＳ」が発せられるのであるから、引用発明の「前記信号ＡＴＰ」は、本願発明の「セット開始信号」に相当する。
　
　以上を総合すると、引用発明の「ダミーセンスアンプ回路５２」、「データ変位検知回路９」及び「遅延回路３」からなる回路は、本願発明の「セット開始信号を受信して、」「フラッシュメモリ」「内の複数のページのそれぞれに対応して設けられる基準メモリセルの内容を用いてセット信号を生成する基準ページバッファ」に相当する。
　
２．引用発明の「メインメモリセル７１１，７１２，…」は、本願発明の「メモリセル」に相当する。
　そして、引用発明は、「ビット線ＢＬ１とリファレンス用ビット線ＶＲに流れる電流を比較しＮＯＲ型フラッシュメモリのメインメモリセル７１１，７１２，…に書かれているデータを読み出した結果を信号ＤＳｉとして出力するメインセンスアンプ回路５１」及び「前記メインセンスアンプ５１からの前記信号ＤＳｉを前記信号ＤＬＳにより保持しデータ信号Ｄｉを出力するデータ保持回路４」を備えているから、引用発明の「前記メインセンスアンプ５１」及び「データ保持回路４」からなる回路は、本願発明の「セット信号」に相当する「信号ＤＬＳ」を受信して、「メインメモリセル７１１，７１２，…」の内容を記憶していることが明らかである。
　
　また、引用発明においては、メモリの読み出し時に、「ワード線ＷＬ０，ＷＬ１，…」のいずれか一つがアクティブになり、それにより「メインメモリセル７１１，７１２，…」及び「ダミーメモリセル７２１，７２２，…」のうち、アクティブになったワード線に接続されている（すなわち、同じページにある）メモリセル及びダミーメモリセルのデータが読み出されることは当業者にとって自明である。
　さらに、引用発明において、「ワード線ＷＬ０，ＷＬ１，…」の各々に複数の「メインメモリセル」が接続されていること、及び各「メインメモリセル」に対応して複数の「前記メインセンスアンプ５１」及び「データ保持回路４」が設けられていることも、当業者にとって自明である。
　
　したがって、引用発明の「前記メインセンスアンプ５１」及び「データ保持回路４」からなる回路は、本願発明の「前記セット信号を受信して、前記基準メモリと同じページにある複数のメモリセルの内容を記憶する複数のデータページバッファ」に相当する。
　
３．引用発明においては、複数の「前記メインセンスアンプ５１」及び「データ保持回路４」からなる回路の各々が、複数の「メインメモリセル」の中の関連する一つの内容を記憶する構成となっていることは当業者にとって明らかである。
　したがって、引用発明も本願発明と同様に、「前記複数のデータページバッファの各々は、複数のメモリセルの中の関連する一つの内容を記憶する」構成となっているものと認められる。
　
４．したがって、本願発明と引用発明とは、
　「セット開始信号を受信して、フラッシュメモリ内の複数のページのそれぞれに対応して設けられる基準メモリセルの内容を用いてセット信号を生成する基準ページバッファと、
　前記セット信号を受信して、前記基準メモリと同じページにある複数のメモリセルの内容を記憶する複数のデータページバッファとを備え、
　前記複数のデータページバッファの各々は、複数のメモリセルの中の関連する一つの内容を記憶することを特徴とする検出時間制御回路。」
　
　である点で一致し、以下の点で相違する。
　
（相違点）
　「複数のページ」が、本願発明では、「ＮＡＮＤ型フラッシュメモリのメモリブロック」内のものであるのに対して、引用発明では、「ＮＯＲ型フラッシュメモリ」内のものである点。
　
第５．相違点についての当審の判断
１．一般に、フラッシュメモリをＮＡＮＤ型で構成すること、及びメモリブロック内に複数のページを設けることは、例えば、下記周知例１及び２に、メモリブロック内に複数のページを有するＮＡＮＤ型フラッシュメモリが記載されていることからも分かるように、当業者における周知技術である。
　
ａ．周知例１：特開平９−２８８８９６号公報
　「【００１１】制御ゲートＣＧ１、ＣＧ２、…、第１、第２の選択ゲートＳＧ１、ＳＧ２は、行方向に連続的に配設される。
通常、制御ゲートにつながるメモリセルの集合を、ページ（１ページ）と呼び、１組のドレイン側（第１の選択ゲート）およびソース側（第２の選択ゲート）の選択ゲートによって挟まれた上記ページの集合を、ＮＡＮＤブロック（１ＮＡＮＤブロック）、又はブロック（１ブロック）と呼ぶ。１ページは、例えば２５６バイト（２５６×８）個のメモリセルから構成される。１ページ分のメモリセルは、ほぼ同時に書き込みが行われる。１ブロックは例えば２０４８バイト（２０４８×８）個のメモリセルから構成される。
　
ｂ．周知例２：特開平１１−８６５７７号公報
　「【００２４】
前述したＮＡＮＤ形セルＣＥは１０２４個単位で一つのブロックを形成し、１ブロックは８ページの情報、即ち８Ｋバイトデータ量を有する。１ページの長さは１０２４ビットである。
　
２．したがって、上記周知技術を勘案すれば、引用発明において、「ＮＯＲ型フラッシュメモリ」内に「複数のページ」を設ける構成に換えて、本願発明のように、「ＮＡＮＤ型フラッシュメモリのメモリブロック」内に「複数のページ」を設ける構成とすることは当業者が容易になし得たことである。
　
３．以上検討したとおり、本願発明と引用発明との相違点は、周知技術を勘案することにより当業者が容易になし得た範囲に含まれる程度のものであるから、本願発明は、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第６．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。