【事件の表示】
　特願２００８−　９８９９１「不揮発性メモリ装置」拒絶査定不服審判事件〔平成２０年　９月　４日出願公開、特開２００８−２０４６２３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成５年３月４日に出願した特願平５−４３５６６号の一部を分割して、平成１５年６月１３日に新たな特許出願とした特願２００３−１６８９３１号の一部を更に分割して、平成１８年９月１５日に新たな特許出願とした特願２００６−２５０４０７号の一部をまた更に分割して、平成２０年４月７日に新たな特許出願としたものであって、平成２１年９月３日付けで拒絶査定がなされ、これに対し、平成２２年１月７日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされ、その後当審において、同年４月２１日付けで審尋がなされ、同年７月２３日に回答書が提出されたものである。
　
２．本願発明
　本願の請求項１〜８に係る発明は、平成２２年１月７日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜８に記載された事項により特定されるとおりのものであり、そのうちの請求項７に係る発明（以下「本願発明」という。）は、請求項７に記載された事項により特定される以下のとおりのものである。
　
　「【請求項７】
　複数のフラッシュメモリセルからなる複数のセクタを有するメモリブロックと、
　上記メモリブロックに記録する情報を一時格納するバッファメモリと、
　入出力端子と、
　上記メモリブロックと上記バッファメモリとの間及び上記入出力端子と上記バッファメモリとの間における情報の転送の制御を行うリードライト回路を有し、
　上記バッファメモリとして、第１のバッファメモリと第２のバッファメモリを有し、上記第１のバッファメモリと上記第２のバッファメモリは、上記入出力端子と上記メモリブロックの間に並列に接続され、
　上記リードライト回路は、上記第１のバッファメモリと上記第２のバッファメモリと上記メモリブロックに指示することにより、上記メモリブロックと上記第１のバッファメモリ間のデータ転送、上記メモリブロックと上記２のバッファメモリ間のデータ転送、上記入出力端子と上記第１及び第２のバッファメモリ間のデータ転送を制御し、
　上記第１のバッファメモリに格納された書込みデータを上記メモリブロックの所定のセクタへ転送している間に、他の書込みデータを上記入出力端子から上記第２のバッファメモリへ転送することが可能であることを特徴とするフラッシュメモリ装置。」
　
　なお、ここにおいて、「上記２のバッファメモリ」は「上記第２のバッファメモリ」の誤記であることが明らかであるから、以下においては、そのように読み替える。
　
３．引用刊行物に記載された発明
　昭和６３年４月１２日に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開昭６３−８１６６０号公報（以下「引用例」という。）には、第１図及び第２図とともに、以下の事項が記載されている。
　なお、以下の検討において、各引用箇所の下線は当審で付した。
　
　「〔産業上の利用分野〕
　この発明は、
磁気メモリ制御装置に関し、例えばハードディスクメモリ制御装置
〔従来の技術〕
　比較的低速でのデータの書き込み又は読み出しが行われるハードディスクメモリ装置と、比較的高速でデータの転送が行われるマイクロコンピュータ等のホストとの間で効率良くデータの授受を行う機能を持たせるため、×２面のデータバッファを備えたものが、例えば（株）日立製作所、昭和６０年６月発行「ＨＤ６３４６３（ＨＤＣ）ユーザーズマニアル」によって公知である。すなわち、書き込み動作にあっては、ホスト側から一方のバッファメモリに転送された１セクタ分のデータをハードディクスメモリ装置に書き込んでいる間に、次のセクタのデータの他方のバッファメモリに転送させるものである。」（第１ページ右欄第１行〜第１８行）
　「一対のバッファメモリＢＵＦ１，ＢＵＦ２は、図示しないハードディクスメモリ装置ＤＳＫにおける単位（１セクタ）分の記憶データ（例えば２５６バイト）のような記憶容量を持つようにされる。上記一対のバッファメモリＢＵＦ１，ＢＵＦ２は、マルチプレクサＭＰＸ１を介して選択的に、高速にデータ転送が行われるホストＨＳに対応したインターフェイスＨＩＮＦに接続される。また、上記一対のバッファメモリＢＵＦ１，ＢＵＦ２は、マルチプレクサＭＰＸ２を介して選択的に、比較的低速でデータの転送が行われるハードディスクメモリ装置ＤＳＫに対応したインターフェイスＤＩＮＦに接続される。」（第２ページ左下欄第１６行〜右下欄第８行）
　「なお、上記マルチプレクサＭＰＸ１，ＭＰＸ２の切り換え、及びバッファメモリＢＵＦ１，ＢＵＦ２の選択及びその書き込み又は読み出しの動作モードの制御、並びにインターフェイス回路ＨＩＮＦ，ＨＩＮＦ２に動作に必要な制御は、制御回路ＣＯＮＴにより行われる。」（第２ページ右下欄第２０行〜第３ページ左上欄第５行）
　「次に、第２図に示す動作概念図を参照して、書き込み動作の一例を説明する。
　例えば、マイクロコンピュータ等のホストＨＳ側からハードディスクメモリ装置ＤＳＫに書き込みを行う場合、第１のマルチプレクサＭＰＸ１はバッファメモリＢＵＦ１側に切り換えられる。これにより、ホストＨＳから供給される１セクタ分のデータＤ０は、インターフェイス回路ＨＩＮＦを介してバッファメモリＭＵＦ１に高速に書き込まれる。そして、ハードディスクメモリ装置ＤＳＫにおいて、指定されたトラックの指定されたセクタ０の選択が行われると、第２のマルチプレクサＭＰＸ２がバッファメモリＢＵＦ１側に切り換えられ、
上記バッファメモリＢＵＦ１に転送されたデータＤ０が、インターフェイスＤＩＮＦを介してシリアルデータに変換されて上記セクタ０に書き込まれる。この実施例では、このハードディクスメモリ装置ＤＳＫに対する書き込み時間を利用して１のマルチプレクサＭＰＸ１がバッファメモリＢＵＦ２側に切り換えられる。これにより、ホストＨＳから供給される１セクタ分の次のデータＤ１は、インターフェイス回路ＨＩＮＦを介してバッファメモリＭＵＦ２に高速に書き込まれる
　上記ハードディスクメモリ装置ＤＳＫに対して最初のセクタ０にデータの書き込みが終了し、次のセクタ１が選択されると、第２のマルチプレクサＭＰＸ２がバッファメモリＢＵＦ２側に切り換えられ、上記バッファメモリＢＵＦ２に転送されたデータＤ１が、インターフェイスＤＩＮＦを介してシリアルデータに変換されて上記セクタ１に書き込まれる。この間を利用して、第１のマルチプレクサＭＰＸ１は、再びバッファメモリＢＵＦ１側に切り換えられる。これにより、ホストＨＳから供給される１セクタ分の次のデータＤ２は、インターフェイス回路ＨＩＮＦを介してバッファメモリＭＵＦ１に高速に書き込まれる。」（第３ページ左上欄第１８行〜右下欄第１行）
　
　ここにおいて、「ハードディスクメモリ装置ＤＳＫにおいて、指定されたトラックの指定された
セクタ０の選択
バッファメモリＢＵＦ１に転送されたデータＤ０が
上記セクタ０に書き込まれる
バッファメモリＢＵＦ２に転送されたデータＤ１が
上記セクタ１に書き込まれる
　また、「なお、上記マルチプレクサＭＰＸ１，ＭＰＸ２の切り換え、及びバッファメモリＢＵＦ１，ＢＵＦ２の選択及びその書き込み又は読み出しの動作モードの制御、並びにインターフェイス回路ＨＩＮＦ，ＨＩＮＦ２に動作に必要な制御は、制御回路ＣＯＮＴにより行われる。」（第２ページ右下欄第２０行〜第３ページ左上欄第５行）という記載から、「制御回路ＣＯＮＴ」は、「ハードディスクメモリ装置ＤＳＫ」と「バッファメモリＢＵＦ１」及び「バッファメモリＢＵＦ２」との間及び「インターフェイス回路ＨＩＮＦ」と「バッファメモリＢＵＦ１」及び「バッファメモリＢＵＦ２」との間における「データ」の転送の制御を行っており、さらに、「制御回路ＣＯＮＴ」は、「バッファメモリＢＵＦ１」と「バッファメモリＢＵＦ２」に指示することにより、「ハードディスクメモリ装置ＤＳＫ」と「バッファメモリＢＵＦ１」間の「データ」転送、「ハードディスクメモリ装置ＤＳＫ」と「バッファメモリＢＵＦ２」間の「データ」転送、「インターフェイス回路ＨＩＮＦ」と「バッファメモリＢＵＦ１」及び「バッファメモリＢＵＦ２」間の「データ」転送を制御していることは明らかである。
　また、第１図に、「バッファメモリＢＵＦ１」と「バッファメモリＢＵＦ２」は、「インターフェイス回路ＨＩＮＦ」と「ハードディスクメモリ装置ＤＳＫ」の間に並列に接続されていることが示されている。
　
　以上を総合すると、引用例には、以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「複数のセクタを有するハードディスクメモリ装置ＤＳＫと、
　上記ハードディスクメモリ装置ＤＳＫに記録するデータを一時格納するバッファメモリＢＵＦ１及びバッファメモリＢＵＦ２と、
　インターフェイス回路ＨＩＮＦと、
　上記ハードディスクメモリ装置ＤＳＫと上記バッファメモリＢＵＦ１及び上記バッファメモリＢＵＦ２との間及び上記インターフェイス回路ＨＩＮＦと上記バッファメモリＢＵＦ１及び上記バッファメモリＢＵＦ２との間におけるデータの転送の制御を行う制御回路ＣＯＮＴを有し、
　上記制御回路ＣＯＮＴは、上記バッファメモリＢＵＦ１と上記バッファメモリＢＵＦ２に指示することにより、上記ハードディスクメモリ装置ＤＳＫと上記バッファメモリＢＵＦ１間のデータ転送、上記ハードディスクメモリ装置ＤＳＫと上記バッファメモリＢＵＦ２間のデータ転送、上記インターフェイス回路ＨＩＮＦと上記バッファメモリＢＵＦ１及び上記バッファメモリＢＵＦ２間のデータ転送を制御し、
　上記バッファメモリＢＵＦ１に転送されたデータＤ０の上記ハードディスクメモリ装置ＤＳＫのセクタ０への書込み時間を利用して、次のデータＤ１を上記インターフェイス回路ＨＩＮＦを介して上記バッファメモリＢＵＦ２に書込むことが可能であることを特徴とするハードディスクメモリ制御装置及びハードディスクメモリ装置ＤＳＫ。」
　
４．対比
　以下に本願発明と引用発明とを対比する。
　引用発明の「データ」、「制御回路ＣＯＮＴ」、「バッファメモリＢＵＦ１」、「バッファメモリＢＵＦ２」、「セクタ０」、「次のデータＤ１」は、それぞれ、本願発明の「情報」、「リードライト回路」、「第１のバッファメモリ」、「第２のバッファメモリ」、「所定のセクタ」、「他の書込みデータ」に相当する。
　また、引用発明の「インターフェイス回路ＨＩＮＦ」がデータの入出力端子に接続されるものであることは当業者にとって自明のことである。
　したがって、引用発明の「上記バッファメモリＢＵＦ１に転送されたデータＤ０の上記ハードディスクメモリ装置ＤＳＫのセクタ０への書込み時間を利用して、次のデータＤ１を上記インターフェイス回路ＨＩＮＦを介して上記バッファメモリＢＵＦ２に書込むことが可能である」という構成は、本願発明の「上記第１のバッファメモリに格納された書込みデータを上記メモリブロックの所定のセクタへ転送している間に、他の書込みデータを上記入出力端子から上記第２のバッファメモリへ転送することが可能である」という構成に相当する。
　また、引用発明の「バッファメモリＢＵＦ１」及び「バッファメモリＢＵＦ２」は、本願発明の「バッファメモリ」に相当する。
　さらに、引用発明の「ハードディスクメモリ装置ＤＳＫ」は、本願発明の「メモリブロック」に対応しており、両者は、所定容量のメモリである点で共通する。
　また、引用発明の「ハードディスクメモリ制御装置及びハードディスクメモリ装置ＤＳＫ」は、本願発明の「フラッシュメモリ装置」に対応しており、両者は、不揮発性メモリ装置である点で共通する。
　
　したがって、本願発明と引用発明とは、
　「複数のセクタを有する所定容量のメモリと、
　上記所定容量のメモリに記録する情報を一時格納するバッファメモリと、
　入出力端子と、
　上記所定容量のメモリと上記バッファメモリとの間及び上記入出力端子と上記バッファメモリとの間における情報の転送の制御を行うリードライト回路を有し、
　上記バッファメモリとして、第１のバッファメモリと第２のバッファメモリを有し、上記第１のバッファメモリと上記第２のバッファメモリは、上記入出力端子と上記所定容量のメモリの間に並列に接続され、
　上記リードライト回路は、上記第１のバッファメモリと上記第２のバッファメモリに指示することにより、上記所定容量のメモリと上記第１のバッファメモリ間のデータ転送、上記所定容量のメモリと上記第２のバッファメモリ間のデータ転送、上記入出力端子と上記第１及び第２のバッファメモリ間のデータ転送を制御し、
　上記第１のバッファメモリに格納された書込みデータを上記所定容量のメモリの所定のセクタへ転送している間に、他の書込みデータを上記入出力端子から上記第２のバッファメモリへ転送することが可能であることを特徴とする不揮発性メモリ装置。」
　である点で一致し、以下の点で相違する。
　
（相違点１）
　本願発明は、「不揮発性メモリ装置」が「複数のフラッシュメモリセル」を有する「フラッシュメモリ装置」であるのに対し、引用発明は、「不揮発性メモリ装置」が「磁気メモリ」からなる「ハードディスクメモリ制御装置及びハードディスクメモリ装置ＤＳＫ」である点。
　
（相違点２）
　本願発明は、「所定容量のメモリ」が「メモリブロック」であるのに対し、引用発明は、「所定容量のメモリ」が「ハードディスクメモリ装置ＤＳＫ」である点。
　
（相違点３）
　本願発明は、「リードライト回路」が「上記第１のバッファメモリと上記第２のバッファメモリ」に加えて「メモリブロック」にも指示しているのに対し、引用発明は、「制御回路ＣＯＮＴ」が「ハードディスクメモリ装置ＤＳＫ」に指示することが特定されていない点。
　
５．判断
（１）相違点１について
　フラッシュメモリセルからなるフラッシュメモリは、平成５年２月２６日に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平５−４７１９１号公報に「ＥＥＰＲＯＭ」として記載されるように周知技術である。
　そして、本願発明の「フラッシュメモリ」も引用発明の「磁気メモリ」も不揮発性メモリである点で共通しており、メモリ技術において、メモリへのデータの授受を効率良く行うということは当然の課題であり、「フラッシュメモリ」においてもそのような課題が存在することは当業者であれば直ちに察知し得たことであるから、引用発明において、「磁気メモリ」からなる「ハードディスクメモリ装置ＤＳＫ」を用いることに代えて、周知技術の「フラッシュメモリセル」からなる「フラッシュメモリ」を用いることは当業者であれば容易に想到し得た事項である。
　
（２）相違点２について
　一般的に、メモリブロックは、所定容量を有するひとまとまりのメモリを意味するものと解されるところ、引用発明における「ハードディスクメモリ装置ＤＳＫ」も、装置全体としてひとまとまりのメモリとなっていることは明らかであるから、引用発明の「ハードディスクメモリ装置ＤＳＫ」も「メモリブロック」であると認められる。
　したがって、相違点２は実質的なものではない。
　また、仮に、「ハードディスクメモリ装置ＤＳＫ」が「メモリブロック」であるとまではいえず、相違点２が実質的なものであったとしても、メモリを複数のブロックから構成し、ブロックごとに制御を行うことは、例えば、平成４年９月２４日に日本国内において頒布された刊行物である特開平４−２６８２８４号公報に図１とともに、「【０００６】　【作用】本発明によれば、メモリカードにおいて、ＥＥＰＲＯＭの記憶領域を複数群に分割し、
複数群のブロック制御手段およびバッファ記憶手段を設ける
群を制御する主制御手段は、外部からの入力情報を複数群に時分割してブロック制御手段よりバッファ記憶手段に渡す
バッファ記憶手段は、この情報を低速で出力し、ブロック制御手段は、これを群対応のＥＥＰＲＯＭに書き込む
　
（３）相違点３について
　引用発明において、「上記制御回路ＣＯＮＴ」は、「上記ハードディスクメモリ装置ＤＳＫと上記バッファメモリＢＵＦ１間のデータ転送、上記ハードディスクメモリ装置ＤＳＫと上記バッファメモリＢＵＦ２間のデータ転送、上記インターフェイス回路ＨＩＮＦと上記バッファメモリＢＵＦ１及び上記バッファメモリＢＵＦ２間のデータ転送を制御」している。
　そして、「ハードディスクメモリ装置ＤＳＫ」と「バッファメモリＢＵＦ１」及び「バッファメモリＢＵＦ２」間でデータ転送を行うためには、「バッファメモリＢＵＦ１」及び「バッファメモリＢＵＦ２」への制御に合わせて、「ハードディスクメモリ装置ＤＳＫ」への制御を行わなければならないことは自明であり、種々の制御を実現するための制御手段をできるだけまとめて構成することは当業者が常とう的に行っていることである。
　実際、特開平５−４７１９１号公報には、「【００４２】その後、
データ処理制御回路１６は
ＥＥＰＲＯＭ１７及びバッファメモリ１３に対してアウトイネーブルデータＯＥ及びライトイネーブルデータＷＥをアクティブ状態とするとともに
ＥＥＰＲＯＭ１７からヘッダデータＨＤ及び画像データＰＤをページ単位で読み出して、バッファメモリ１３に書き込ませる
　したがって、引用発明において、「ハードディスクメモリ装置ＤＳＫ」への制御を「制御回路ＣＯＮＴ」で行うようにすることは、当業者が容易に想到し得たことである。
　
　したがって、本願発明は、周知技術を勘案することにより、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　
６．むすび
　以上のとおり、本願の請求項７に係る発明（本願発明）は特許法第２９条第２項の規定により特許を受けることができないものであるから、他の請求項について検討するまでもなく、本願は拒絶すべきものである。
　よって、結論のとおり審決する。