【事件の表示】
　特願２００５−２９８１７３「フラッシュメモリのデータ処理装置及び方法」拒絶査定不服審判事件〔平成１８年　４月２７日出願公開、特開２００６−１１４０４３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、
　平成１７年１０月１２日（パリ条約による優先権主張２００４年１０月１８日、大韓民国）の出願であって、
　平成２０年２月２７日付けで最初の拒絶理由通知（同年３月４日発送）がなされ、
　同年６月４日付けで意見書が提出されるとともに、手続補正がなされ、
　同年１１月４日付けで拒絶査定（同年同月１１日発送）がなされ、
　平成２１年２月９日付けで審判請求がなされ、
　同年同月２６日付けで手続補正がなされたものである。
　なお、同年５月２５日付けで審査官より特許法第１６４条第３項の規定による前置報告がなされ、
　平成２２年９月２９日付けで当審より審尋（同年１０月５日発送）がなされ、
　この審尋に対して、平成２３年１月５日付けで回答書が提出されている。
　
第２．補正却下の決定
［補正却下の決定の結論］
　平成２１年２月２６日付けの手続補正を却下する。
　
［理由］
１．本件補正
　平成２１年２月２６日付けの手続補正（以下、「本件補正」という。）の内容は、
　平成２０年６月４日付けの手続補正により補正された特許請求の範囲の請求項１の記載
「　【請求項１】
　所定の論理アドレスを用いてデータ演算を要請するユーザ要請部と、
　前記論理アドレスを物理アドレスに変換する変換部と、
　前記変換された物理アドレスに前記要請されたデータ演算を行い、前記演算実行結果、前記論理アドレスに記録されたデータのインバーテッドデータを前記論理アドレスに記録されたデータの有効性如何を示すインデックス領域に記録する制御部と、を備え、
　前記制御部は、前記インバーテッドデータをインデックス領域に記録する動作を、前記データ演算の度に行うフラッシュメモリのデータ処理装置。」
（以下、この請求項１を「補正前の請求項１」という。）を、
「　【請求項１】
　所定の論理アドレスを用いてデータ演算を要請するユーザ要請部と、
　前記論理アドレスを物理アドレスに変換する変換部と、
　前記変換された物理アドレスに前記要請されたデータ演算を行い、前記演算実行結果、前記論理アドレスに記録されるデータのインバーテッドデータを前記論理アドレスに記録されるデータの有効性如何を示すインデックス領域に記録する制御部と、を備え、
　前記制御部は、前記インバーテッドデータをインデックス領域に記録する動作を、前記データ演算の度に行うものであって、
　前記制御部は、前記インバーテッドデータを生成した後に、前記論理アドレスに記録されるデータを前記フラッシュメモリのデータ領域に記録するとともに、前記インバーテッドデータを前記インデックス領域に記録するフラッシュメモリのデータ処理装置。」
（以下、この請求項１を「補正後の請求項１」という。）
と補正することを含むものである。
　
２．補正内容の検討
　本件補正は、請求項１に関して、（Ａ）補正前の請求項１には２箇所に存在した「前記論理アドレスに記録されたデータ」という記載を「前記論理アドレスに記録されるデータ」とすることと、（Ｂ）補正前の請求項１の、「前記変換された物理アドレスに前記要請されたデータ演算を行い、前記演算実行結果、前記論理アドレスに記録されたデータのインバーテッドデータを前記論理アドレスに記録されたデータの有効性如何を示すインデックス領域に記録する制御部」であり、「前記制御部は、前記インバーテッドデータをインデックス領域に記録する動作を、前記データ演算の度に行う」ものであるところの、「制御部」について、さらに、「前記制御部は、前記インバーテッドデータを生成した後に、前記論理アドレスに記録されるデータを前記フラッシュメモリのデータ領域に記録するとともに、前記インバーテッドデータを前記インデックス領域に記録する」という限定を加えること、を含む。
　このうち、上記（Ｂ）で示される補正は、補正前の請求項１における「制御部」が行う「前記変換された物理アドレスに前記要請されたデータ演算を行」うことや「前記論理アドレスに記録されたデータのインバーテッドデータを前記論理アドレスに記録されたデータの有効性如何を示すインデックス領域に記録する」ことで示される発明特定事項について、さらに「前記インバーテッドデータを生成した後に」これらの演算・記録を行うように限定を加えるものである。
　上記で示したように、本件補正は、補正前の請求項１における発明特定事項をさらに限定するものであり、その限定により産業上の利用分野や解決しようとする課題が特段変更されるものでもないから、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げられている目的（以下、「限定的減縮の目的」という。）を少なくとも有するものである。
　このように、本件補正は、限定的減縮の目的を有するものであるので、以下では、本件補正が、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するものであるか、特に、補正後の請求項１に係る発明が、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものであるかを検討する。
　
３．先行技術文献に記載されている技術的事項と先行技術文献に記載されている発明の認定
３の１．引用例１に記載されている技術的事項
　原審が拒絶理由通知において引用した特開２０００−６７５８８号公報（平成１２年３月３日出願公開。以下、「引用例１」という。）には、図面とともに以下の技術的事項が記載されている。なお、引用例１においては文字の上に線（アッパーライン）が付されていることがあるが、これを以下では「／Ｘ」（Ｘは任意の文字）で表記することにする。
　
（１の１）
「【００３２】［１］  実施形態の全体構成
図１にＥＥＰＲＯＭを用いたマイクロコンピュータの概要構成ブロック図を示す。
【００３３】マイクロコンピュータ１０は、マイクロコンピュータ１０全体を制御するために（当審注：この「ために」は誤記であり、正しくは「ための」である。）マイクロプロセッサ１１と、各種データを入力するためのキーボード等の入力部１２と、各種データの表示を行うＣＲＴなどの表示部１３と、各種データを記憶するハードディスクなどの外部記憶部１４と、制御用プログラムや制御用データを記憶したＲＯＭ（Read Only Memory）１５と、更新の可能性のある各種制御用プログラムや制御用データを記憶するＥＥＰＲＯＭ１６と、各種データなどを一時的に記憶するＲＡＭ（Random Access Memory）１７と、各種データのプリントアウトを行うプリンタ部１８と、マイクロプロセッサ１１と他の各部を接続するためのバス１９と、を備えて構成されている。」
　　
（１の２）
「【００３４】［２］  ＥＥＰＲＯＭの構成
図２にＥＥＰＲＯＭ１６の概要構成ブロック図を示す。図２において、ＲＯＭセルは、１２８×１６×８（行ビット数×列ビット数×データビット数）ビットのデータを記憶可能なＲＯＭセルを用いるものとする。
【００３５】ＥＥＰＲＯＭ１６は、アドレスデータＡ0 〜Ａ10の上位７ビットＡ4 〜Ａ10に基づいてアクセスすべき行を特定するための行デコーダ２１と、１２８×１６×８ビットのデータを記憶可能なＲＯＭセル２２と、アドレスデータＡ0 〜Ａ10の下位４ビットＡ0 〜Ａ3 に基づいてアクセスすべき列を特定するための列デコーダ２３と、行デコーダ２１の出力である行アドレスデータ（＝１２８ビット）に基づいて出力されたデータ群から、列デコーダ２３の出力である列アドレスデータ（＝１６ビット）に基づく列に対応するデータを選択的に出力し、あるいは、列デコーダ２３の出力である列アドレスデータ（＝１６ビット）に基づく列に対応するメモリセルに入力データを出力するセレクタ２４と、セレクタ２４により出力されたデータ（Ｄ0 〜Ｄ7 ：８ビット）を一時的に格納し、あるいは、バス１９を構成する図示しないデータバスを介して入力されたデータを一時的に格納するバッファ２５と、書込イネーブル信号／ＷＥ、出力イネーブル信号／ＯＥ及びチップイネーブル信号／ＣＥが入力され、ＥＥＰＲＯＭ１６の書込制御及び読出制御を行うコントロール部２６と、を備えて構成されている。」
　
（１の３）
「【００３７】以下の説明においては、データＡ（＝二進数で１０１１）及びデータＢ（＝二進数で００１１）をＥＥＰＲＯＭ１６に書き込む場合の処理について説明する。
【００３８】［３．１］  書込処理
まず、マイクロプロセッサ１１は、データＡをバッファ２５に転送し、格納する（ステップＳ１）。
【００３９】次にマイクロプロセッサ１１は、データＡ（＝二進数で１０１１）をアドレスＸに格納する（ステップＳ２）。より具体的には、マイクロプロセッサ１１は、図５の時刻ｔ１に示すように、チップイネーブル信号／ＣＥ＝“Ｌ”とし、出力イネーブル信号／ＯＥ＝“Ｈ”とし、データＡをバッファ２５に出力する。
【００４０】次にマイクロプロセッサ１１は、データＡを格納すべきアドレスＸに対応するアドレスデータＡ0 〜Ａ10をバス１９を介してＥＥＰＲＯＭ１６に出力し、アドレスデータＡ0 〜Ａ10の上位７ビットＡ4 〜Ａ10を行デコーダ２１にセットし、アドレスデータＡ0 〜Ａ10の下位４ビットＡ0 〜Ａ3 を列デコーダ２３にセットする。
【００４１】続いてマイクロプロセッサ１１は、図５の時刻ｔ２に示すように、書込イネーブル信号／ＷＥ＝“Ｌ”とする。これにより、データＡは、コントロール部２６の制御下でＲＯＭセル側に転送され、アドレスＸに格納されることとなる（図４参照）。
【００４２】次にマイクロプロセッサ１１は、データＡ（＝二進数で１０１１）の補数である補数データ／Ａ（＝二進数で０１００）を算出し、補数データ／Ａをバッファ２５に転送し、格納する（ステップＳ３）。
【００４３】次にマイクロプロセッサ１１は、補数データ／Ａ（＝二進数で０１００）をアドレスＸにつづけて格納する（ステップＳ４；図４参照）。
【００４４】次に同様にして、マイクロプロセッサ１１は、データＢ（＝二進数で００１１）をバッファ２５に転送、格納し（ステップＳ５；図４参照）、データＢ（＝二進数で００１１）をアドレスＸに続けて格納する（ステップＳ６；図４参照）。
【００４５】さらにマイクロプロセッサ１１は、データＢ（＝二進数で００１１）の補数である補数データ／Ｂ（＝二進数で１１００）を算出し、補数データ／Ｂをバッファ２５に転送、格納し（ステップＳ７）、補数データ／Ｂ（＝二進数で１１００）をアドレスＸにつづけて格納する（ステップＳ８）。」
　
（１の４）
「【００４７】［３．２］  書込チェック処理
次に書き込んだデータのチェックを行う書込チェック処理について、図６の処理フローチャート及び図７のタイミングチャートを参照して説明する。
【００４８】まず、マイクロプロセッサ１１は、アドレスＸからデータＡ、補数データＡ（当審注：この「Ａ」は誤記であり、正しくは「／Ａ」である。）、データＢ及び補数データ／Ｂを順次バッファ２５に転送し、読み出す（ステップＳ１１）。
【００４９】より具体的には、マイクロプロセッサ１１は、図７の時刻ｔ１に示すように、アドレスＸに対応するアドレスデータＡ0 〜Ａ10をバス１９を介してＥＥＰＲＯＭ１６に出力し、アドレスデータＡ0 〜Ａ10の上位７ビットＡ4 〜Ａ10を行デコーダ２１にセットし、アドレスデータＡ0 〜Ａ10の下位４ビットＡ0 〜Ａ3 を列デコーダ２３にセットする。
【００５０】次に図７の時刻ｔ２に示すように、チップイネーブル信号／ＣＥ＝“Ｌ”とし、時刻ｔ３に示すように出力イネーブル信号／ＯＥ＝“Ｌ”とし、時刻ｔ４に示すように、データＡ、補数データ／Ａ、データＢ及び補数データ／Ｂを順次バッファ２５に出力する。
【００５１】これによりマイクロプロセッサ１１は、データＡ、補数データ／Ａ、データＢ及び補数データ／Ｂを順次バッファ２５から読み出し、ＲＡＭ１７の所定の転送エリアに格納する（ステップＳ１２）。そして、データＡの補数を求め、補数データ／Ａと比較する（ステップＳ１３）。
【００５２】続いて、データＡの補数が補数データ／Ａと一致するか否かを判別する（ステップＳ１４）。ステップＳ１４の判別において、データＡの補数が補数データ／Ａと一致しない場合には（ステップＳ１４；Ｎｏ）、処理をステップＳ１９に移行する。ステップＳ１４の判別において、データＡの補数が補数データ／Ａと一致する場合には（ステップＳ１４；Ｙｅｓ）、データＢの補数を求め、補数データ／Ｂと比較する（ステップＳ１５）。
【００５３】続いて、データＢの補数が補数データ／Ｂと一致するか否かを判別する（ステップＳ１６）。
【００５４】ステップＳ１６の判別において、データＢの補数が補数データ／Ｂと一致しない場合には（ステップＳ１６；Ｎｏ）、処理をステップＳ１９に移行する。ステップＳ１６の判別において、データＡの補数が補数データ／Ａと一致する場合（当審注：この「データＡの補数が補数データ／Ａと一致する場合」は誤記であり、正しくは「データＢの補数が補数データ／Ｂと一致する場合」である。）には（ステップＳ１６；Ｙｅｓ）、ＥＥＰＲＯＭ１６から読み出したデータＡ及びデータＢが（当審注：この「データＡ及びデータＢが」は誤記であり、正しくは「データＡ及びデータＢと」である。）書込データとを比較する（ステップＳ１７）。
【００５５】次に、ＥＥＰＲＯＭ１６から読み出したデータＡ及びデータＢが書込データと一致していたか否かを判別し（ステップＳ１８）、一致していた場合には（ステップＳ１８；Ｙｅｓ）、書込チェック処理を終了する。
【００５６】一方、ステップＳ１４の判別において、データＡの補数が補数データ／Ａと一致しない場合（ステップＳ１４；Ｎｏ）、ステップＳ１６の判別において、データＢの補数が補数データ／Ｂと一致しない場合（ステップＳ１６；Ｎｏ）及びＥＥＰＲＯＭ１６から読み出したデータＡ及びデータＢが書込データと一致していない場合（ステップＳ１８；Ｎｏ）には、…（中略）…
【００５９】ステップＳ２１の判別において、データの不一致が１回目である場合には（ステップＳ２１；Ｙｅｓ）、再び処理をステップＳ１に移行し、書込処理からやり直す（ステップＳ２２）。ステップＳ２１の判別において、データの不一致が１回目ではない場合には（ステップＳ２１；Ｎｏ）、ＥＥＰＲＯＭ１６の転送エラーであるとして処理を終了する（ステップＳ２３）。」
　
（１の５）
「【００６０】［４］  実施形態の効果
以上の説明のように、本実施形態によれば、データ書込時には、書込対象のデータ及びその補数データを書き込むように構成しているので、書込終了後に直ちにデータチェックを行うことができ、書込データの信頼性を向上させることができる。」
　
（１の６）
　引用例１の図面の【図４】には、値が「１０１１」であるデータＡと、値が「０１００」である補数データ／Ａと、値が「００１１」であるデータＢと、値が「１１００」である補数データ／Ｂが、アドレスＸが示す領域のうちのそれぞれ別々の部分に格納されている様子が示されている。
　
３の２．引用発明の認定
　引用例１の上記（１の１）に「図１にＥＥＰＲＯＭを用いたマイクロコンピュータの概要構成ブロック図を示す。」、「マイクロコンピュータ１０は、マイクロコンピュータ１０全体を制御するために（当審注：この「ために」は誤記であり、正しくは「ための」である。）マイクロプロセッサ１１と、…（中略）…更新の可能性のある各種制御用プログラムや制御用データを記憶するＥＥＰＲＯＭ１６と、…（中略）…マイクロプロセッサ１１と他の各部を接続するためのバス１９と、を備えて構成されている。」と記載されていることから明らかなように、ＥＥＰＲＯＭ１６を用いたマイクロコンピュータ１０であると認められ、また、当該マイクロコンピュータ１０はマイクロプロセッサ１１を備えていると認められる。
　
　引用例１の上記（１の３）に「データＡ（＝二進数で１０１１）及びデータＢ（＝二進数で００１１）をＥＥＰＲＯＭ１６に書き込む場合の処理について説明する。」、「マイクロプロセッサ１１は、データＡ（＝二進数で１０１１）をアドレスＸに格納する（ステップＳ２）。」、「マイクロプロセッサ１１は、補数データ／Ａ（＝二進数で０１００）をアドレスＸにつづけて格納する（ステップＳ４；図４参照）。」、「マイクロプロセッサ１１は、…（中略）…データＢ（＝二進数で００１１）をアドレスＸに続けて格納する（ステップＳ６；図４参照）。」、「マイクロプロセッサ１１は、…（中略）…補数データ／Ｂ（＝二進数で１１００）をアドレスＸにつづけて格納する（ステップＳ８）。」と記載され、上記（１の６）で指摘したように「引用例１の図面の【図４】には、値が「１０１１」であるデータＡと、値が「０１００」である補数データ／Ａと、値が「００１１」であるデータＢと、値が「１１００」である補数データ／Ｂが、アドレスＸが示す領域のうちのそれぞれ別々の部分に格納されている様子が示されている。」ことから、マイクロプロセッサ１１は、ＥＥＰＲＯＭ１６のアドレスＸが示す領域のうちの所定の部分にデータＡまたはデータＢを格納する処理を行い、データＡまたはデータＢを格納する処理の実行の結果、ＥＥＰＲＯＭ１６のアドレスＸに格納されるデータＡまたはデータＢの補数データ／Ａまたは補数データ／Ｂを、ＥＥＰＲＯＭ１６のアドレスＸが示す領域のうちの所定の部分ではない残りの部分に格納するものであると認められる。
　
　引用例１の上記（１の３）の記載は引用例１の【図３】に示される書込処理のフローチャートを説明したものであり、この上記（１の３）に記載されている各ステップの動作は一連の動作として実行されるものである。そして、上記（１の３）には「マイクロプロセッサ１１は、データＡ（＝二進数で１０１１）をアドレスＸに格納する（ステップＳ２）。」、「マイクロプロセッサ１１は、…（中略）…データＢ（＝二進数で００１１）をアドレスＸに続けて格納する（ステップＳ６；図４参照）。」と記載されているとともに、「マイクロプロセッサ１１は、補数データ／Ａ（＝二進数で０１００）をアドレスＸにつづけて格納する（ステップＳ４；図４参照）。」、「マイクロプロセッサ１１は、…（中略）…補数データ／Ｂ（＝二進数で１１００）をアドレスＸにつづけて格納する（ステップＳ８）。」とも記載されているのであるから、引用例１に記載されていると既に認定した事項も併せて考慮すれば、マイクロプロセッサ１１は、補数データ／Ａまたは補数データ／Ｂを、ＥＥＰＲＯＭ１６のアドレスＸが示す領域のうちの所定の部分ではない残りの部分に格納する動作を、データＡまたはデータＢを格納する処理の度に行うものであると認められる。
　
　データＡと補数データ／Ａとの関係について、引用例１の上記（１の３）においては、「マイクロプロセッサ１１は、データＡ（＝二進数で１０１１）をアドレスＸに格納する（ステップＳ２）。」ということを実行した後に、「マイクロプロセッサ１１は、データＡ（＝二進数で１０１１）の補数である補数データ／Ａ（＝二進数で０１００）を算出し、…（中略）…（ステップＳ３）。…（中略）…マイクロプロセッサ１１は、補数データ／Ａ（＝二進数で０１００）をアドレスＸにつづけて格納する（ステップＳ４；図４参照）。」ということを実行するものである。また、データＢと補数データ／Ｂとの関係について、上記（１の３）においては、「マイクロプロセッサ１１は、…（中略）…データＢ（＝二進数で００１１）をアドレスＸに続けて格納する（ステップＳ６；図４参照）。」ということを実行した後に、「マイクロプロセッサ１１は、データＢ（＝二進数で００１１）の補数である補数データ／Ｂ（＝二進数で１１００）を算出し、…（中略）…（ステップＳ７）、補数データ／Ｂ（＝二進数で１１００）をアドレスＸにつづけて格納する（ステップＳ８）。」ということを実行するものである。これらのことと、引用例１に記載されているとして既に認定している事項を併せて考慮すれば、マイクロプロセッサ１１は、ＥＥＰＲＯＭ１６のアドレスＸに格納されるデータＡまたはデータＢをＥＥＰＲＯＭ１６のアドレスＸが示す領域のうちの所定の部分に格納した後に、補数データ／Ａまたは補数データ／Ｂを算出し、補数データ／Ａまたは補数データ／ＢをＥＥＰＲＯＭ１６のアドレスＸが示す領域のうちの所定の部分ではない残りの部分に格納するものであると認められる。
　
　上記引用例１の記載事項及び図面を総合勘案すると、引用例１には、次の発明（以下、「引用発明」という。）が記載されていると認められる。
　
「ＥＥＰＲＯＭ１６のアドレスＸが示す領域のうちの所定の部分にデータＡまたはデータＢを格納する処理を行い、データＡまたはデータＢを格納する処理の実行の結果、ＥＥＰＲＯＭ１６のアドレスＸに格納されるデータＡまたはデータＢの補数データ／Ａまたは補数データ／Ｂを、ＥＥＰＲＯＭ１６のアドレスＸが示す領域のうちの所定の部分ではない残りの部分に格納するマイクロプロセッサ１１を備え、
　マイクロプロセッサ１１は、補数データ／Ａまたは補数データ／Ｂを、ＥＥＰＲＯＭ１６のアドレスＸが示す領域のうちの所定の部分ではない残りの部分に格納する動作を、データＡまたはデータＢを格納する処理の度に行うものであって、
　マイクロプロセッサ１１は、ＥＥＰＲＯＭ１６のアドレスＸに格納されるデータＡまたはデータＢをＥＥＰＲＯＭ１６のアドレスＸが示す領域のうちの所定の部分に格納した後に、補数データ／Ａまたは補数データ／Ｂを算出し、補数データ／Ａまたは補数データ／ＢをＥＥＰＲＯＭ１６のアドレスＸが示す領域のうちの所定の部分ではない残りの部分に格納するものである、ＥＥＰＲＯＭ１６を用いたマイクロコンピュータ１０。」
　
３の３．引用例２に記載されている技術的事項
　本願の優先日前に頒布された刊行物である特開昭６１−２４３５５１号公報（昭和６１年１０月２９日出願公開。以下、「引用例２」という。）には、図面とともに以下の技術的事項が記載されている。なお、引用例２においては文字の上に線（アッパーライン）が付されていることがあるが、これを以下では「／Ｘ」（Ｘは任意の文字）で表記することにする。
　
（２の１）
「本発明は、バッテリでバックアップされたスタンバイＲＡＭへの書込み時に、１アドレスで選択できる領域の半分にデータを、また残りの半分には該データの補数を同時に書込み、そしてチェック時には１アドレスで選択できる領域から読出したものの前半と後半を、いずれか一方を反転して比較し、その一致、不一致からデータの正異常を判定することを特徴とするものである。」（第２頁左上欄第１６行目〜同頁右上欄第３行目）
　
（２の２）
「第１図は本発明の一実施例を示す説明図で、（ａ）はスタンバイＲＡＭの構成図、（ｂ）〜（ｄ）は各処理のフローチャートである。本例のスタンバイＲＡＭには、１アドレスで選択される領域（１バイト＝８ビットとする）の半分（ビット４〜７）にデータＭを、また残りの半分（ビット０〜３）には該データＭの補数／Ｍを書込む。（ｂ）はその格納処理フロー、（ｃ）はそのうちのサブルーチンを示している。
　使用するＣＰＵは８ビットを例としたもので、各８ビットのアキュムレータＡ、ＢとインデックスレジスタＸを有する。（ｂ）の処理ではアキュムレータＡに￥Ｍ０（１バイトの左半分をデータＭとして右半分はオール０のままとしたもの）を格納してから（ｃ）のサブルーチンに移る。このサブルーチンではアキュムレータＡの内容をアキュムレータＢに複写し（Ａ→Ｂ）、次いでＢの内容を反転する（Ｂ←／Ｂ）。この結果Ｂの内容は￥／ＭＦとなるが、これをＢ上で４ビツト右ヘシフトすると、Ｂの内容は￥０／Ｍになる。そこでＡとＢを加算すると（Ａ←Ａ＋Ｂ）、Ａ＝￥Ｍ／Ｍになるので、これを（ｂ）のフローでスタンバイＲＡＭに書込む。
　このようにして（ａ）のスタンバイＲＡＭの各領域にはデータＭ１，Ｍ２，……がそれぞれ補数／Ｍ１，／Ｍ２，……を伴って書込まれる。（ｄ）はこのスタンバイＲＡＭをチェックするフローで、インデックスレジスタＸにスタンバイＲＡＭのスタートアドレス８０Ｈを格納することから開始する。先ず、スタートアドレスでスタンバイＲＡＭからデータ（￥Ｍ／Ｍ）を読出し、それをアキュムレータＡに格納する（Ａ←０，Ｘ）。次いでそれをアキュムレータＢに複写し（Ａ→Ｂ）、更にＢの内容を反転する（Ｂ←／Ｂ）。これで￥／ＭＭとなったＢの内容を左に４回シフトすると￥Ｍ０となるが、これとＡの下位４ビツトをマスクした値￥Ｍ０を比較し、Ａ＝Ｂであれば正常、Ａ≠Ｂであれば異常と判断する。そして正常の場合にはアドレスを１つ進めて（Ｘ←Ｘ＋１）上記と同様の動作を行い、これをスタンバイＲＡＭのエンドアドレス９ＦＨまで繰り返す。」（第２頁右上欄第１６行目〜同頁右下欄第１４行目）
　
３の４．引用例２に記載されている発明の認定
　引用例２の上記（２の１）に「バッテリでバックアップされたスタンバイＲＡＭへの書込み時に、１アドレスで選択できる領域の半分にデータを、また残りの半分には該データの補数を同時に書込み、」と記載され、上記（２の２）に「本例のスタンバイＲＡＭには、１アドレスで選択される領域（１バイト＝８ビットとする）の半分（ビット４〜７）にデータＭを、また残りの半分（ビット０〜３）には該データＭの補数／Ｍを書込む。」、「Ａ＝￥Ｍ／Ｍになるので、これを（ｂ）のフローでスタンバイＲＡＭに書込む。」と記載されていることから、データＭをスタンバイＲＡＭのビット４〜７の部分に書き込むと同時に、補数／ＭをスタンバイＲＡＭのビット０〜３の部分に書き込むものと認められる。
　
　引用例２の上記（２の２）に「（ｂ）の処理ではアキュムレータＡに￥Ｍ０（１バイトの左半分をデータＭとして右半分はオール０のままとしたもの）を格納してから（ｃ）のサブルーチンに移る。このサブルーチンではアキュムレータＡの内容をアキュムレータＢに複写し（Ａ→Ｂ）、次いでＢの内容を反転する（Ｂ←／Ｂ）。この結果Ｂの内容は￥／ＭＦとなるが、これをＢ上で４ビツト右ヘシフトすると、Ｂの内容は￥０／Ｍになる。そこでＡとＢを加算すると（Ａ←Ａ＋Ｂ）、Ａ＝￥Ｍ／Ｍになる」と記載されていることから、データＭの補数／Ｍを生成するものと認められる。
　
　さらに、引用例２の上記（２の２）においては、「（ｂ）の処理ではアキュムレータＡに￥Ｍ０（１バイトの左半分をデータＭとして右半分はオール０のままとしたもの）を格納してから（ｃ）のサブルーチンに移る。このサブルーチンではアキュムレータＡの内容をアキュムレータＢに複写し（Ａ→Ｂ）、次いでＢの内容を反転する（Ｂ←／Ｂ）。この結果Ｂの内容は￥／ＭＦとなるが、これをＢ上で４ビツト右ヘシフトすると、Ｂの内容は￥０／Ｍになる。そこでＡとＢを加算すると（Ａ←Ａ＋Ｂ）、Ａ＝￥Ｍ／Ｍになる」という記載の後に「Ａ＝￥Ｍ／Ｍになるので、これを（ｂ）のフローでスタンバイＲＡＭに書込む。」という記載があるので、引用例２に記載されていると既に認定したことも考慮すれば、引用例２には、「補数／Ｍを生成した後に、データＭをスタンバイＲＡＭのビット４〜７の部分に書き込むと同時に、補数／ＭをスタンバイＲＡＭのビット０〜３の部分に書き込む」発明（以下、「引用例２に記載されている発明」という。）が記載されていると認められる。
　
３の５．周知例１に記載されている技術的事項
　本願の優先日前に頒布された刊行物である、中西健一，”メモリースティック規格詳解”，ＣＱ出版株式会社，２００１年６月１日，第２７巻，第６号，Ｐａｇｅｓ：１７３−１８２（以下、「周知例１」という。）には、図面とともに以下の技術的事項が記載されている。
　
（周知１の１）
「メモリースティックの内部構成を図１に示す．メモリースティックはコントローラ（以下ＭＳコントローラ）と，一つまたは複数のＥＥＰＲＯＭ（フラッシュメモリ），発振子，ライトプロテクトスイッチからなる．」（第１７３頁右欄第８行目〜同頁同欄第１１行目）
　
（周知１の２）
「●論理-物理アドレス変換
　前節までは，メモリースティック上のフラッシュメモリのデータに物理的にアクセスする手段について解説した．
　ここではファイルシステムを実現し，ファイル，ディレクトリとしてアクセスするための手段について説明する．メモリースティックは，論理フォーマットとしてＦＡＴ方式を採用している．例として，８Ｍバイトのメモリースティックの論理フォーマット空間と物理フォーマット空間を図１３に示す．
　論理フォーマット上では，全空間にセクタアドレス（ＬＢＡ）が振られている．このセクタアドレスを論理ブロックアドレスとして，テーブルを介して物理フォーマット空間上の物理ブロックアドレスに変換する．
　フラッシュメモリには書き込み保証のされる最大回数があるので，特定のブロックに書き込みが集中することは望ましくない．そのためにアドレス変換が必要となる．セクタアドレスから物理ブロックアドレスヘの変換方法を図１４に示す．
●マウント処理／読み出し処理
　セクタアドレスの上位から，セグメント番号，論理ブロックアドレス，物理ページアドレスに分割され，論理-物理変換テーブルで論理ブロックアドレスを物理ブロックアドレスに変換する．
　セグメントとは，メモリースティックの物理アドレス空間を５１２ブロックごとに分割して管理する単位である．８Ｍバイトのメモリースティックの場合，全ブロック数が１０２４であり，セグメントは二つ存在する（図１３）．
　論理-物理アドレスのマッピングは，一つのセグメント内で完結し，セグメント間にまたがってマッピングされることはない．各ブロックに割り当てられた論理ブロックアドレス値は，管理情報として冗長部９バイトの中に２バイトの値として書き込まれている（図９，図１０参照）．
　論理-物理変換テーブルは，メモリースティックを機器に挿入したときのマウント処理の中で，全ブロックの論理アドレスを読み出して作成する．同時に，空き物理ブロックのテーブルも作成する．作成した論理-物理変換テーブル，空きブロックテーブルは，ワークメモリ上に保持することが望ましい．マウント処理のフローを図１５に，セクタデータの読み出し処理を図１６に示す．
●書き込み処理
　セクタデータの書き込み処理を図１７に示す．書き込み処理は多少複雑である．メモリースティックのフラッシュメモリモデルでは，ＮＡＮＤタイプと同じく消去単位はブロック，書き込み単位はページである．そのために，空きブロックテーブルから新物理ブロックテーブル（当審注：この「新物理ブロックテーブル」は誤記であり、正しくは「新物理ブロックアドレス」である。）を取得した後，１セクタのデータを書き込むために，全ブロックのデータを一度読み出す必要がある．
　そして，読み出したデータの一部を新しいデータで更新した後，先に取得した新物理ブロックに全データを書き込む．不要になった旧物理ブロックは消去し，空きブロックテーブルに登録して，書き込み処理を終了する．
　このように数セクタの書き換え処理であっても，１ブロック分の書き換え処理になる分，書き込み処理のパフォーマンスは低下する．
　実際には，ＦＡＴ上ではクラスタ単位でデータのアロケーションがなされる．クラスタ境界と物理ブロックの境界を一致させることで，旧物理ブロックのデータを読み出す必要がなくなり，パフォーマンスを改善することができる．メモリースティックの仕様書では，クラスタ境界と物理ブロック境界が一致するようなパラメータを規定している．」（第１７８頁右欄下から３行目〜第１８２頁左欄下から４行目）
　
３の６．周知例２に記載されている技術的事項
　本願の優先日前に頒布された刊行物である特開２００３−１５９２９号公報（平成１５年１月１７日出願公開。以下、「周知例２」という。）には、図面とともに以下の技術的事項が記載されている。
　
（周知２の１）
「【０００４】図４は、論理アドレスと物理アドレスの関係を表す図である。フラッシュメモリを用いた不揮発性メモリ記憶装置においては、外部から指定される論理アドレスと、フラッシュメモリ内に配置される物理アドレスは一般的に一致しない。一致させると、フラッシュメモリ内で不良が発生したブロックのアドレスが使用できず、アプリケーションに負担がかかったり、あるいは特定アドレスに書き込みが頻発するシステムでは、そのアドレスに該当するブロックが短期間で書き換え保証回数を上回り短寿命になってしまう、という不都合が生じるからである。従って図３のように、物理ブロックは自分がどの論理アドレスに割り当てられているか冗長エリアの中に記憶している。一般的に不揮発性メモリ記憶装置のシステム制御部は、電源投入時に全フラッシュメモリの冗長領域に書かれている論理アドレス情報を読み出し、図５のような論理アドレスと物理アドレスを変換する論理物理アドレス変換テーブルをＲＡＭ上に作成する。システム制御部は、コマンド処理時に、外部から指定される論理アドレスに対し、その論理物理アドレス変換テーブルで物理アドレスを特定し、その物理アドレスに対しアクセスを行う。」
　
３の７．周知例３に記載されている技術的事項
　本願の優先日前に頒布された刊行物である特開平６−２０２９３７号公報（平成６年７月２２日出願公開。以下、「周知例３」という。）には、図面とともに以下の技術的事項が記載されている。
　
（周知３の１）
「【００１１】図１には本発明の好適な実施例であるＥＥＰＲＯＭのデコーダ部１０を含む部分回路図が示されている。外部からこのＥＥＰＲＯＭに供給されるアドレス信号Ａ0 〜Ａn は、このデコーダ部１０に供給されるわけであるが、アドレス信号の中の下位の３ビットすなわちＡ0 ，Ａ1 ，Ａ2 は、マッピング変更部１２を介して、前記デコーダ部１０に供給されている。このマッピング変更部１２は、アドレス信号Ａ0 ，Ａ1 ，Ａ2 ごとに備えられている３個のセレクタ１４−０，１４−１，１４−２を含んでいる。これらのセレクタ１４は、アドレスマッピング変更用メモリセル１６からの出力信号によって、いずれかのアドレス信号を選択して出力する。そして、この選択されたアドレス信号が上述したデコーダ部１０に供給され、デコーダ部１０において、下位の３ビットに応じた８個のデコード信号が生成される。なお、図１においてはこの８個のデコード信号のうち４個を省略し、最初の４個のみ図示している。
【００１２】本実施例において特徴的なことは、アドレスマッピング変更用メモリセル１６の値が書き替わることにより、デコーダ部１０に印加されるアドレス信号のビット配列が変更されることである。従って、変更前と変更後においては同じアドレス信号が印加された場合でもそれによってアクセスされるメモリセルは物理的に異なったものとなる。従って、ある特定のメモリセルにのみ頻繁に書き替えが行われるような用途においても、一定期間毎にアドレス信号と、それに対応する物理的なメモリセルとの対応を変えることにより、ある特定のメモリセルだけが寿命となってしまうことを防止することが可能である。」
　
（周知３の２）
「【００２２】なお、本実施例においてはＥＥＰＲＯＭの例について示したが、フラッシュメモリ（電気的に一括消去可能な読み出し専用メモリ）に適用しても好適である。すなわち、このフラッシュメモリにおいても図１と同様の回路を設けることにより外部からアドレスマッピング変更用メモリセル１６に所定の値を書き込むことにより、アドレスのマッピングを変更することが可能である。」
　
３の８．周知例４に記載されている技術的事項
　本願の優先日前に頒布された刊行物である特開平４−６４９９８号公報（平成４年２月２８日出願公開。以下、「周知例４」という。）には、図面とともに以下の技術的事項が記載されている。なお、周知例４においては文字の上に線（アッパーライン）が付されていることがあるが、これを以下では「／Ｘ」（Ｘは任意の文字）で表記することにする。
　
（周知４の１）
「第１図はこの発明によるＥＥＰＲＯＭの全体の構造をブロックの形で示した図である。同図で、アドレス入力バッファ１、デコーダ回路３、書込み回路４およびメモリアレイ６は従来のＥＥＰＲＯＭと同じであるが、本願発明のＥＥＰＲＯＭでは、アドレス入力バッファ１とデコーダ回路３との間にアドレス変換回路２が設けられている。また、デコーダ回路３と書込み回路４からの信号により、メモリアレイのブロック毎に書込み／消去回数をカウントするカウンタ５が設けられている。このカウンタ５はある一定の書込み／消去回数をカウントすると、アドレス反転信号Ｓを発生し、これをアドレス変換回路２に供給する。アドレス変換回路２は上記アドレス反転信号Ｓに応答してメモリアレイ６に対するアドレス空間のアドレスを変換する。
　アドレス変換回路２の動作を第２図に示すアドレス変換回路の実施例について第３図のアドレス空間を参照しつつ説明する。
　ここでは、３入力アドレス（Ａ２、Ａ１、Ａ０）のうちの最上位のアドレスＡ２だけを反転する場合を例示している。アドレス入力バッファｌからの出力Ａ２が第２図のアドレス変換回路２に入力されるものとする。書込み／消去回数がある一定値より小さく、カウンタ５からアドレス反転信号Ｓが発生されないときは、出力セレクタ８は接点Ｐ１側に接続されており、アドレス入力バッファ１からの出力Ａ２はインバータ７１、７２からなる偶数段のインバータを経由して、そのままアドレス信号Ａ２として該セレクタ８から出力される。ところが、書込み／消去回数が上記ある一定値を越えて、カウンタ５からアドレス反転信号Ｓが出力されると、セレクタ８は接点Ｐ２側に切替えられて、アドレス入力バッファ１からの出力Ａ２はインバータ７１、７３、７４からなる奇数段のインバータを経由して反転されて、／Ａ２としてセレクタ８から出力される。この場合、（Ａ２、Ａ１、Ａ０）のアドレス空間は（／Ａ２、Ａ１、Ａ０）に変換され、第３図に示すようなアドレス空間になる。この変換されたアドレス空間では、ＥＥＰＲＯＭの外部からはアドレス（０、０、０）からカウントアップして行く場合でも、内部では後半の番地Ａ−５のアドレス空間からカウントを開始することになる。
　従って、ＥＥＦＲＯＭの全アドレスを使用しない部分使用態様で、アドレスを最初の番地Ａ−１から順次使用して行く使用例でも、書込み／消去回数の制限の中でメモリブロック全体を最大限利用することができる。第３図の例では、全アドレスの中で半分の番地のメモリブロックしか使用しない場合に、各アドレス番地の書込み／消去の保証回数が例えば１万回であれば、上記のアドレス変換により、２万回迄書込み／消去を繰返すことができ、保証回数を実効的に２倍に拡大することができる。」（第２頁左下欄第１０行目〜第３頁右上欄第２行目）
　
３の９．フラッシュメモリ等におけるアドレス変換に関する周知技術の認定
　フラッシュメモリが、電気的に消去及び書換可能なＲＯＭ（ＥＥＰＲＯＭ（Electrical Erasable and Programmable Read Only Memory））の一種であることは、よく知られたことである。そのことは、周知例１の上記（周知１の１）に「ＥＥＰＲＯＭ（フラッシュメモリ）」と記載されていることにも反映されている。
　そして、周知例１の上記（周知１の２）に「フラッシュメモリには書き込み保証のされる最大回数があるので，特定のブロックに書き込みが集中することは望ましくない．そのためにアドレス変換が必要となる．」、「セクタアドレスの上位から，セグメント番号，論理ブロックアドレス，物理ページアドレスに分割され，論理-物理変換テーブルで論理ブロックアドレスを物理ブロックアドレスに変換する．」と記載され、周知例２の上記（周知２の１）に「フラッシュメモリを用いた不揮発性メモリ記憶装置においては、外部から指定される論理アドレスと、フラッシュメモリ内に配置される物理アドレスは一般的に一致しない。」、「コマンド処理時に、外部から指定される論理アドレスに対し、その論理物理アドレス変換テーブルで物理アドレスを特定し、その物理アドレスに対しアクセスを行う。」と記載され、周知例３の上記（周知３の２）に「本実施例においてはＥＥＰＲＯＭの例について示したが、フラッシュメモリ（電気的に一括消去可能な読み出し専用メモリ）に適用しても好適である。すなわち、このフラッシュメモリにおいても図１と同様の回路を設けることにより外部からアドレスマッピング変更用メモリセル１６に所定の値を書き込むことにより、アドレスのマッピングを変更することが可能である。」と記載されていることから例示されるような、フラッシュメモリをアクセスするに際して、論理アドレスから物理アドレスへのアドレス変換を行うようにすることは周知である。
　また、周知例３の上記（周知３の１）に「外部からこのＥＥＰＲＯＭに供給されるアドレス信号Ａ0 〜Ａn は、このデコーダ部１０に供給されるわけであるが、アドレス信号の中の下位の３ビットすなわちＡ0 ，Ａ1 ，Ａ2 は、マッピング変更部１２を介して、前記デコーダ部１０に供給されている。」と記載され、周知例４の上記（周知４の１）に「第１図はこの発明によるＥＥＰＲＯＭの全体の構造をブロックの形で示した図である。同図で、アドレス入力バッファ１、デコーダ回路３、書込み回路４およびメモリアレイ６は従来のＥＥＰＲＯＭと同じであるが、本願発明のＥＥＰＲＯＭでは、アドレス入力バッファ１とデコーダ回路３との間にアドレス変換回路２が設けられている。」と記載されていることから例示されるような、フラッシュメモリではないＥＥＰＲＯＭについても、アクセスするに際して、アドレス変換を行うようにすることも周知である。
　以上で示したように、フラッシュメモリであっても、フラッシュメモリでなくても、電気的に消去及び書換可能なＲＯＭ（ＥＥＰＲＯＭ（Electrical Erasable and Programmable Read Only Memory）へアクセスするためのアドレスに関して、アドレス変換を行うことは、当業者には周知である（以下、この周知技術を「周知技術１」という。）。
　
４．対比
　補正後の請求項１に係る発明と引用発明を比較する。
　
　引用発明における「ＥＥＰＲＯＭ１６」と補正後の請求項１に係る発明における「フラッシュメモリ」は、少なくとも、電気的に消去及び書換可能なＲＯＭである点で一致する。（なお、一般に、フラッシュメモリはＥＥＰＲＯＭ（Electrical Erasable and Programmable Read Only Memory）の一種である、とされるものである。）そのため、引用発明における「ＥＥＰＲＯＭ１６を用いたマイクロコンピュータ１０」と補正後の請求項１に係る発明における「フラッシュメモリのデータ処理装置」は、電気的に消去及び書換可能なＲＯＭのデータ処理装置である点で一致する。
　
　引用発明における「ＥＥＰＲＯＭ１６のアドレスＸ」と、補正後の請求項１に係る発明における「所定の論理アドレス」、「論理アドレス」、「物理アドレス」は、電気的に消去及び書換可能なＲＯＭをアクセスするためのアドレスである点で一致する。
　
　引用発明における「ＥＥＰＲＯＭ１６」に「データＡまたはデータＢを格納する処理」は、補正後の請求項１に係る発明における「データ演算」に相当する。
　引用発明における「格納」は補正後の請求項１に係る発明における「記録」に相当する。
　
　引用発明における「データＡ」及び「データＢ」はいずれも、補正後の請求項１に係る発明における「データ」に相当する。
　引用発明における「補数データ／Ａ」及び「補数データ／Ｂ」はいずれも、補正後の請求項１に係る発明における「インバーテッドデータ」に相当する。
　
　引用例１の上記（１の４）の書込チェック処理のフローチャートの説明や、上記（１の５）の引用発明の効果の説明に示されるように、引用発明における「ＥＥＰＲＯＭ１６のアドレスＸが示す領域のうちの所定の部分ではない残りの部分」に格納される「補数データ／Ａ」や「補数データ／Ｂ」は、「データＡ」や「データＢ」が有効であるか否かをチェックするためにあるのであるから、引用発明における「領域のうちの所定の部分ではない残りの部分」は、補正後の請求項１に係る発明における「データの有効性如何を示すインデックス領域」に相当する。
　
　引用発明における「補数データ／Ａまたは補数データ／Ｂを算出」することは、補正後の請求項１に係る発明における「インバーテッドデータを生成」することに相当する。
　
　引用発明における「領域のうちの所定の部分」は補正後の請求項１に係る発明における「データ領域」に相当する。
　
　以上を総合すると、引用発明における「マイクロプロセッサ１１」と補正後の請求項１に係る発明における「制御部」は、電気的に消去及び書換可能なＲＯＭをアクセスするためのアドレスにデータ演算を行い、前記演算実行結果、前記アドレスに記録されるデータのインバーテッドデータを前記アドレスに記録されるデータの有効性如何を示すインデックス領域に記録するものであり、前記インバーテッドデータをインデックス領域に記録する動作を、前記データ演算の度に行うものであり、前記インバーテッドデータを生成することと、前記アドレスに記録されるデータを前記電気的に消去及び書換可能なＲＯＭのデータ領域に記録することと、前記インバーテッドデータを前記インデックス領域に記録することを行う、制御部である点で一致する。
　
　すると、補正後の請求項１に係る発明と引用発明とは、次の点で一致する。
　
＜一致点＞
　電気的に消去及び書換可能なＲＯＭをアクセスするためのアドレスにデータ演算を行い、前記演算実行結果、前記アドレスに記録されるデータのインバーテッドデータを前記アドレスに記録されるデータの有効性如何を示すインデックス領域に記録する制御部を備え、
　前記制御部は、前記インバーテッドデータをインデックス領域に記録する動作を、前記データ演算の度に行うものであって、
　前記制御部は、前記インバーテッドデータを生成することと、前記アドレスに記録されるデータを前記電気的に消去及び書換可能なＲＯＭのデータ領域に記録することと、前記インバーテッドデータを前記インデックス領域に記録することを行う、電気的に消去及び書換可能なＲＯＭのデータ処理装置。
　
　一方で、両者は、次の点で相違する。
　
＜相違点１＞
　電気的に消去及び書換可能なＲＯＭに関して、補正後の請求項１に係る発明では「フラッシュメモリ」であるのに対し、引用発明では「ＥＥＰＲＯＭ１６」であるものの、（引用例１の上記（１の２）における「ＥＥＰＲＯＭ１６」に関する記載を考慮しても）フラッシュメモリ型とはいえない点。
　
＜相違点２＞
　電気的に消去及び書換可能なＲＯＭをアクセスするためのアドレスに関して、補正後の請求項１に係る発明では「論理アドレス」または「物理アドレス」であり、これに伴い、補正後の請求項１に係る発明は「前記論理アドレスを物理アドレスに変換する変換部」を備えるものであるのに対して、引用発明では「ＥＥＰＲＯＭ１６のアドレスＸ」であるが、論理アドレスと物理アドレスの区別が行われているものではなく、これに伴い、引用発明は論理アドレスを物理アドレスに変換する変換部を備えない点。
　
＜相違点３＞
　補正後の請求項１に係る発明は「所定の論理アドレスを用いてデータ演算を要請するユーザ要請部」を備え、これに伴い、「制御部」が行う「データ演算」が「ユーザ要請部」に「要請された」ことをきっかけとするものであるのに対し、引用発明における「マイクロプロセッサ１１」が行う「ＥＥＰＲＯＭ１６のアドレスＸが示す領域のうちの所定の部分にデータＡまたはデータＢを格納する処理」を何をきっかけとするものであるのかが引用例１には記載されていない点。
　
＜相違点４＞
　制御部が、インバーテッドデータを生成することと、アドレスに記録されるデータを電気的に消去及び書換可能なＲＯＭのデータ領域に記録することと、インバーテッドデータをインデックス領域に記録することを行うことに関して、補正後の請求項１に係る発明は、「前記インバーテッドデータを生成した後に、前記」「アドレスに記録されるデータを」「データ領域に記録するとともに、前記インバーテッドデータを前記インデックス領域に記録する」ものであるのに対し、引用発明は、「アドレスＸに格納されるデータＡまたはデータＢを」「アドレスＸが示す領域のうちの所定の部分に格納した後に、補数データ／Ａまたは補数データ／Ｂを算出し、補数データ／Ａまたは補数データ／Ｂを」「アドレスＸが示す領域のうちの所定の部分ではない残りの部分に格納する」ものである点。
　
５．判断
　上記相違点１乃至４について検討する。
　
５の１．相違点１及び２について
　フラッシュメモリが、電気的に消去及び書換可能なＲＯＭ（ＥＥＰＲＯＭ（Electrical Erasable and Programmable Read Only Memory））の一種であることは、よく知られたことである。また、上記「３の９．フラッシュメモリ等におけるアドレス変換に関する周知技術の認定」にて周知技術１として示したように、フラッシュメモリであっても、フラッシュメモリでなくても、電気的に消去及び書換可能なＲＯＭ（ＥＥＰＲＯＭ（Electrical Erasable and Programmable Read Only Memory）へアクセスするためのアドレスに関して、アドレス変換を行うことは、当業者には周知である。
　そのため、引用発明に周知技術１を適用し、引用発明において、ＥＥＰＲＯＭ１６をフラッシュメモリとし、論理アドレスを物理アドレスに変換する手段を備えるようにして、アドレスとして、論理アドレスと物理アドレスを用いるようにすることに特段の困難性はない。
　よって、上記相違点１及び２は格別のものではない。
　
５の２．相違点３について
　引用発明における「マイクロプロセッサ１１」が行う「ＥＥＰＲＯＭ１６のアドレスＸが示す領域のうちの所定の部分にデータＡまたはデータＢを格納する処理」についても、何らかのきっかけがあって実行されるものであることは自明である。そのきっかけを作る手段として、引用発明において、ユーザがアドレスＸに該当する所定の論理アドレスを用いてデータＡまたはデータＢを格納する処理を要請する手段を備えるようにするか、または、引用発明である「ＥＥＰＲＯＭ１６を用いたマイクロコンピュータ１０」を構成する何らかの構成要素（どのような構成要素が存在するのかについては、引用例１の上記（１の１）に列記されている。）に、当該要請する手段の役割を果たさせるようにすることに、何ら困難性はない。
　よって、上記相違点３は格別のものではない。
　
５の３．相違点４について
　上記「３の４．引用例２に記載されている発明の認定」で示したように、引用例２には「補数／Ｍを生成した後に、データＭをスタンバイＲＡＭのビット４〜７の部分に書き込むと同時に、補数／ＭをスタンバイＲＡＭのビット０〜３の部分に書き込む」発明が記載されている。
　引用例２に記載された発明における「データＭ」は、引用発明における「データＡ」または「データＢ」に相当する。また、引用例２に記載された発明における「補数／Ｍ」は、引用発明における「補数データ／Ａ」または「補数データ／Ｂ」に相当する。さらに、引用例２に記載された発明における「ビット４〜７の部分」は、引用発明における「領域のうちの所定の部分」に相当する。加えて、引用例２に記載された発明における「ビット０〜３の部分」は、引用発明における「領域のうちの所定の部分ではない残りの部分」に相当する。
　引用発明と引用例２に記載された発明はともに、メモリにデータを格納する（書き込む）に際して、当該データの補数もメモリに書き込み、データの有効性を、メモリから読み出したデータとメモリから読み出した補数とを比較検討することにより判断するものという点では同様のものであるから、引用発明に引用例２に記載された発明を適用して、引用発明において、補数データ／Ａまたは補数データ／Ｂを算出した後に、アドレスＸに格納されるデータＡまたはデータＢをアドレスＸが示す領域のうちの所定の部分に格納するとともに、補数データ／Ａまたは補数データ／Ｂを領域のうちの所定の部分ではない残りの部分に格納するように設計変更することに特段の困難性はない。
　よって、上記相違点４は格別のものではない。
　
　また、補正後の請求項１に係る発明が有する作用効果は、引用発明、引用例２に記載された発明及び（周知例１乃至４に例示された）周知技術１から当業者が予測できた範囲内のものである。
　
　よって、補正後の請求項１に係る発明は、引用発明、引用例２に記載された発明及び（周知例１乃至４に例示された）周知技術１に基いて、当業者が容易に発明をすることができたものである。
　
６．小括
　したがって、補正後の請求項１に係る発明は、その優先日前に日本国内又は外国において頒布された刊行物に記載された発明に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。つまり、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　よって、上記補正却下の決定の結論のとおり決定する。
　
第３．本願発明の認定
　平成２１年２月２６日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成２０年６月４日付けの手続補正により補正された、本願の特許請求の範囲の請求項１に記載されたとおりの次のものと認められる。
　
「所定の論理アドレスを用いてデータ演算を要請するユーザ要請部と、
　前記論理アドレスを物理アドレスに変換する変換部と、
　前記変換された物理アドレスに前記要請されたデータ演算を行い、前記演算実行結果、前記論理アドレスに記録されたデータのインバーテッドデータを前記論理アドレスに記録されたデータの有効性如何を示すインデックス領域に記録する制御部と、を備え、
　前記制御部は、前記インバーテッドデータをインデックス領域に記録する動作を、前記データ演算の度に行うフラッシュメモリのデータ処理装置。」
　
第４．先行技術文献に記載されている発明の認定
　引用例１には、図面とともに、上記「第２．補正却下の決定」の「３．先行技術文献に記載されている技術的事項と先行技術文献に記載されている発明の認定」の「３の１．引用例１に記載されている技術的事項」で示される技術的事項が記載されており、上記「第２．補正却下の決定」の「３．先行技術文献に記載されている技術的事項と先行技術文献に記載されている発明の認定」の「３の２．引用発明の認定」にて、「引用発明」として認定したとおりの発明が記載されていると認められる。　
　
　周知例１乃至４には、図面とともに、上記「第２．補正却下の決定」の「３．先行技術文献に記載されている技術的事項と先行技術文献に記載されている発明の認定」の「３の５．周知例１に記載されている技術的事項」、「３の６．周知例２に記載されている技術的事項」、「３の７．周知例３に記載されている技術的事項」及び「３の８．周知例４に記載されている技術的事項」で示される技術的事項が記載されており、これらの周知例には上記「第２．補正却下の決定」の「３．先行技術文献に記載されている技術的事項と先行技術文献に記載されている発明の認定」の「３の９．フラッシュメモリ等におけるアドレス変換に関する周知技術の認定」として認定したとおりの周知技術１が記載されている。
　
第５．対比
　補正後の請求項１に係る発明と比べ、本願発明は「前記制御部は、前記インバーテッドデータを生成した後に、前記論理アドレスに記録されるデータを前記フラッシュメモリのデータ領域に記録するとともに、前記インバーテッドデータを前記インデックス領域に記録する」という発明特定事項がない。また、補正後の請求項１における「前記論理アドレスに記録されるデータ」という記載のうち２箇所について、本願発明に対応する補正前の請求項１では「前記論理アドレスに記録されたデータ」と記載されている。（なお、「前記論理アドレスに記録されるデータ」と「前記論理アドレスに記録されたデータ」の表現の差異により、引用発明との一致点や相違点を認定するに際して、格別の差異は生じない。）
　これらのことと、上記「第２．補正却下の決定」の「４．対比」を併せて検討すると、上記「第２．補正却下の決定」の「４．対比」で挙げられた上記相違点１乃至４のうち、相違点１乃至３が、本願発明と引用発明の相違点である。
　
第６．判断
　既に、上記「第２．補正却下の決定」の「５．判断」で示したように、本願発明と引用発明の相違点はいずれも格別のものではない。
　
　また、本願発明が有する作用効果は引用発明及び（周知例１乃至４に例示されている）周知技術１から当業者が予測できた範囲内のものである。
　
　よって、本願発明は、引用発明及び（周知例１乃至４に例示されている）周知技術１に基いて、当業者が容易に発明をすることができたものである。
　
第７．むすび
　したがって、本願の請求項１に係る発明は、その優先日前に日本国内又は外国において頒布された刊行物に記載された発明に基いて、当業者が容易に発明をすることができたものであるから、他の請求項について検討をするまでもなく、本願は特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。