【事件の表示】
　特願２０００−３９３１９１「ベクトルの効率的な読み出しおよび格納方法および装置」拒絶査定不服審判事件〔平成１３年１０月１９日出願公開、特開２００１−２９０７９８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、
　平成１２年１２月２５日（パリ条約による優先権主張２０００年４月７日、アメリカ合衆国）の出願であって、
　平成２１年４月３０日付けで最初の拒絶理由通知（同年５月７日発送）がなされ、
　同年７月１日に意見書が提出されるとともに、手続補正がなされ、
　同年１０月２０日付けで拒絶査定（同年同月２７日発送）がなされ、
　平成２２年１月２０日付けで審判請求されるとともに、手続補正がなされたものである。
　なお、同年２月１９日付けで審査官より前置報告がなされ、
　平成２３年１月２７日付けで当審より審尋（同年同月２８日発送）がなされ、
　これに対して、同年３月７日付けで回答書が提出されている。
　
第２．補正却下の決定
　[補正却下の決定の結論]
　平成２２年１月２０日付けの手続補正を却下する。
　
　[理由]
１．本件補正
　平成２２年１月２０日付けの手続補正（以下、「本件補正」という。）の内容は、
　平成２１年７月１日付けの手続補正により補正された特許請求の範囲の記載
「　【請求項１】　メモリから格納可能なデータ値の総数が固定であるベクトルレジスタに次元数が２nであるベクトルを読み出す方法であって、
　　メモリのベクトルを与えるステップと、
　　ベクトル読み出し命令を含むビットに、ベクトル内の使用データが終了するベクトル中の終了位置を示すｎビットの位置識別子を埋め込むステップと、
　　前記位置識別子を用いて、前記使用データのデータ値を当該データ値の個数分だけ前記メモリから前記ベクトルレジスタに読み出すステップと、を含む方法。
　　【請求項２】　前記ベクトル読み出し命令を実行して前記ベクトルからの前記使用データのみをベクトルレジスタに読み出すときに、位置インデックスを使用するステップをさらに含む、請求項１に記載の方法。
　　【請求項３】　前記使用データ以降の前記ベクトルレジスタ内の残りの位置に定数を設定するステップをさらに含む、請求項２に記載の方法。
　　【請求項４】　前記ベクトル内の残りの位置に定数を設定するために、前記ベクトル読み出し命令に定数を与えるステップをさらに含む、請求項３に記載の方法。
　　【請求項５】　前記位置識別子を与える専用ビットを前記ベクトル読み出し命令に与えるステップをさらに含む、請求項１に記載の方法。
　　【請求項６】　単精度対実行ユニットを含むデータプロセッサ内の前記ベクトル読み出し命令を用いるステップをさらに含み、
　前記ベクトルは、２つの単精度値によって構成される、請求項１に記載の方法。
　　【請求項７】　ベクトルレジスタから格納可能なデータ値の総数が固定であるメモリへ次元数が２nであるベクトルを格納する方法であって、
　ベクトルレジスタ内のベクトルを与えるステップと、
　ベクトル格納命令を含むビットに、ベクトル内の使用データが終了するベクトル中の終了位置を示すｎビットの位置識別子を埋め込むステップと、
　前記位置識別子を用いて、前記使用データのデータ値を当該データ値の個数分だけ前記ベクトルレジスタから前記メモリに格納するステップと、を含む方法。
　　【請求項８】　前記ベクトル格納命令を実行して前記ベクトルレジスタの前記使用データのみをメモリに格納するときに、位置インデックスを使用するステップをさらに含む、請求項７に記載の方法。
　　【請求項９】　前記位置識別子を与える専用ビットを前記ベクトル格納命令に与えるステップをさらに含む、請求項７に記載の方法。
　　【請求項１０】　単精度対実行ユニットを含むデータプロセッサ内の前記ベクトル読み出し命令を用いるステップをさらに含み、
　前記ベクトルは、２つの単精度値によって構成される、請求項７に記載の方法。
　　【請求項１１】　データプロセッサであって、
　　ベクトル処理ユニットと、
　　ベクトルレジスタファイルと、
　　格納／読み出しユニットと、
　　命令セットとを備え、
　前記ベクトルレジスタファイルは、格納可能なデータ値の総数が固定数であり、
　前記命令セットは、次元数が２nであるベクトル内の使用データが終了するベクトル中の終了位置を示すｎビットの位置識別子が埋め込まれたビットフォーマットのベクトル読み出し命令を少なくとも１つ含み、
　前記格納／読み出しユニットは、前記位置識別子を用いて、前記使用データのデータ値を当該データ値の個数分だけ前記ベクトルレジスタファイルに読み出す、データプロセッサ。
　　【請求項１２】　前記ベクトル読み出し命令は、前記使用データ以降の前記ベクトルレジスタファイル内の位置を定数に設定するための、前記読み出し／格納ユニットが用いる定数を与えるビットをさらに含む、請求項１１に記載のデータプロセッサ。
　　【請求項１３】　前記ベクトル内の前記使用データの終了位置を与えるために、ビットフォーマットの命令に対して専用ビットが少なくとも１つ与えられる、請求項１１に記載のデータプロセッサ。
　　【請求項１４】　前記ベクトルの次元は２次元である、請求項１１に記載のデータプロセッサ。
　　【請求項１５】　前記ベクトル処理ユニットは、単精度対ユニットであって、２つの単精度浮動小数点値を並行処理する、請求項１１に記載のデータプロセッサ。
　　【請求項１６】　データプロセッサであって、
　　ベクトル処理ユニットと、
　　ベクトルレジスタファイルと、
　　読み出し／格納ユニットと、
　　命令セットとを備え、
　次元数が２nであるベクトル内の使用データが格納されるメモリに格納可能なデータ値の総数が固定数であり、
　前記命令セットは、前記使用データが終了するベクトル中の終了位置を示すｎビットの位置識別子が埋め込まれたビットフォーマットのベクトル格納命令を少なくとも１つ含み、
　前記読み出し／格納ユニットは、前記位置識別子を用いて、前記使用データのデータ値を当該データ値の個数分だけ前記メモリに格納する、データプロセッサ。
　　【請求項１７】　前記ベクトル内の前記使用データの終了位置を与えるために、前記ビットフォーマットの命令に対して専用ビットが少なくとも１つ与えられる、請求項１６に記載のデータプロセッサ。
　　【請求項１８】　前記ベクトルの次元は２次元である、請求項１６に記載のデータプロセッサ。
　　【請求項１９】　前記ベクトル処理ユニットは、単精度対ユニットであって、２つの単精度浮動小数点値を並行処理する、請求項１６に記載のデータプロセッサ。
　　【請求項２０】　データプロセッサのためのベクトル読み出し命令であって、
　　次元数が２nであるベクトルが存在するソースアドレスを指定する複数のビットと、
　　読み出し対象レジスタに格納可能なデータ値の総数が固定数であり、ベクトル内の使用データのデータ値を当該データ値の個数分だけ前記読み出し対象レジスタに読み出すための前記使用データの終了位置を示す少なくとも１つのｎビットと、
　　使用データ以降にある読み出し対象レジスタ位置を読み出すための定数を与える値フィールドと、
　　前記読み出し対象レジスタのアドレスとからなるビットフォーマットである、ベクトル読み出し命令。
　　【請求項２１】　データプロセッサのためのベクトル格納命令であって、
　　次元数が２nであるベクトルを含むソースレジスタを指定する複数のビットと、
　　ベクトルの格納先に格納可能なデータ値の総数が固定数であり、前記ベクトル内の使用データのデータ値を当該データ値の個数分だけ格納するための前記使用データの終了位置を示す少なくとも１つのｎビットと、
　　ベクトルの格納先アドレスとからなるビットフォーマットである、ベクトル格納命令。」
（以下、この特許請求の範囲に記載された請求項を「補正前の請求項」という。）を、
「　【請求項１】　メモリから格納可能なデータ値の総数が固定であるベクトルレジスタに次元数が２nであるベクトルを読み出す方法であって、
　　メモリのベクトルを与えるステップと、
　　ベクトル読み出し命令を含むビットに、ベクトル内の当該ベクトルよりもデータ値が少ない使用データが終了するベクトル中の終了位置を示すｎビットの位置識別子を埋め込むステップと、
　　単一の前記ベクトル読み出し命令に対して、前記メモリにおける前記ベクトル内のデータ値の読み出しを、当該データ値の前記ベクトル中の位置が、前記位置識別子によって示される終了位置と一致するまで実行することにより、前記ベクトル内の前記使用データのみを前記ベクトルレジスタに読み出すステップと、を含む方法。
　　【請求項２】　前記ベクトル読み出し命令を実行して前記ベクトルからの前記使用データのみをベクトルレジスタに読み出すときに、位置インデックスを使用するステップをさらに含む、請求項１に記載の方法。
　　【請求項３】　前記使用データ以降の前記ベクトルレジスタ内の残りの位置に定数を設定するステップをさらに含む、請求項２に記載の方法。
　　【請求項４】　前記ベクトル内の残りの位置に定数を設定するために、前記ベクトル読み出し命令に定数を与えるステップをさらに含む、請求項３に記載の方法。
　　【請求項５】　前記位置識別子を与える専用ビットを前記ベクトル読み出し命令に与えるステップをさらに含む、請求項１に記載の方法。
　　【請求項６】　単精度対実行ユニットを含むデータプロセッサ内の前記ベクトル読み出し命令を用いるステップをさらに含み、
　前記ベクトルは、２つの単精度値によって構成される、請求項１に記載の方法。
　　【請求項７】　ベクトルレジスタから格納可能なデータ値の総数が固定であるメモリへ次元数が２nであるベクトルを格納する方法であって、
　ベクトルレジスタ内のベクトルを与えるステップと、
　ベクトル格納命令を含むビットに、ベクトル内の当該ベクトルよりもデータ値が少ない使用データが終了するベクトル中の終了位置を示すｎビットの位置識別子を埋め込むステップと、
　単一の前記ベクトル格納命令に対して、前記ベクトルレジスタから前記メモリへの前記ベクトル内のデータ値の格納を、当該データ値の前記ベクトル中の位置が、前記位置識別子によって示される終了位置と一致するまで実行することにより、前記ベクトル内の前記使用データのみを前記メモリに格納するステップと、を含む方法。
　　【請求項８】　前記ベクトル格納命令を実行して前記ベクトルレジスタの前記使用データのみをメモリに格納するときに、位置インデックスを使用するステップをさらに含む、請求項７に記載の方法。
　　【請求項９】　前記位置識別子を与える専用ビットを前記ベクトル格納命令に与えるステップをさらに含む、請求項７に記載の方法。
　　【請求項１０】　単精度対実行ユニットを含むデータプロセッサ内の前記ベクトル読み出し命令を用いるステップをさらに含み、
　前記ベクトルは、２つの単精度値によって構成される、請求項７に記載の方法。
　　【請求項１１】　データプロセッサであって、
　　ベクトル処理ユニットと、
　　ベクトルレジスタファイルと、
　　格納／読み出しユニットと、
　　命令セットとを備え、
　前記ベクトルレジスタファイルは、格納可能なデータ値の総数が固定数であり、
　前記命令セットは、次元数が２nであるベクトル内の当該ベクトルよりもデータ値が少ない使用データが終了するベクトル中の終了位置を示すｎビットの位置識別子が埋め込まれたビットフォーマットのベクトル読み出し命令を少なくとも１つ含み、
　前記格納／読み出しユニットは、単一の前記ベクトル読み出し命令に対して、前記ベクトル内のデータ値の読み出しを、当該データ値の前記ベクトル中の位置が、前記位置識別子によって示される終了位置と一致するまで実行することにより、前記ベクトル内の前記使用データのみを前記ベクトルレジスタファイルに読み出す、データプロセッサ。
　　【請求項１２】　前記ベクトル読み出し命令は、前記使用データ以降の前記ベクトルレジスタファイル内の位置を定数に設定するための、前記読み出し／格納ユニットが用いる定数を与えるビットをさらに含む、請求項１１に記載のデータプロセッサ。
　　【請求項１３】　前記ベクトル内の前記使用データの終了位置を与えるために、ビットフォーマットの命令に対して専用ビットが少なくとも１つ与えられる、請求項１１に記載のデータプロセッサ。
　　【請求項１４】　前記ベクトル処理ユニットは、単精度対ユニットであって、２つの単精度浮動小数点値を並行処理する、請求項１１に記載のデータプロセッサ。
　　【請求項１５】　データプロセッサであって、
　　ベクトル処理ユニットと、
　　ベクトルレジスタファイルと、
　　読み出し／格納ユニットと、
　　命令セットとを備え、
　次元数が２nであるベクトル内の当該ベクトルよりもデータ値が少ない使用データが格納されるメモリに格納可能なデータ値の総数が固定数であり、
　前記命令セットは、前記使用データが終了するベクトル中の終了位置を示すｎビットの位置識別子が埋め込まれたビットフォーマットのベクトル格納命令を少なくとも１つ含み、
　前記読み出し／格納ユニットは、単一の前記ベクトル格納命令に対して、前記メモリへの前記ベクトル内のデータ値の格納を、当該データ値の前記ベクトル中の位置が、前記位置識別子によって示される終了位置と一致するまで実行することにより、前記ベクトル内の前記使用データのみを前記メモリに格納する、データプロセッサ。
　　【請求項１６】　前記ベクトル内の前記使用データの終了位置を与えるために、前記ビットフォーマットの命令に対して専用ビットが少なくとも１つ与えられる、請求項１５に記載のデータプロセッサ。
　　【請求項１７】　前記ベクトル処理ユニットは、単精度対ユニットであって、２つの単精度浮動小数点値を並行処理する、請求項１５に記載のデータプロセッサ。
　　【請求項１８】　データプロセッサのためのベクトル読み出し命令であって、
　　次元数が２nであるベクトルが存在するソースアドレスを指定する複数のビットと、
　　読み出し対象レジスタに格納可能なデータ値の総数が固定数であり、ベクトル内の当該ベクトルよりもデータ値が少ない使用データのデータ値のみを前記読み出し対象レジスタに読み出すための前記使用データが終了する前記ベクトル中の終了位置を示す少なくとも１つのｎビットと、
　　使用データ以降にある読み出し対象レジスタ位置を読み出すための定数を与える値フィールドと、
　　前記読み出し対象レジスタのアドレスとからなるビットフォーマットである、ベクトル読み出し命令。
　　【請求項１９】　データプロセッサのためのベクトル格納命令であって、
　　次元数が２nであるベクトルを含むソースレジスタを指定する複数のビットと、
　　ベクトルの格納先に格納可能なデータ値の総数が固定数であり、前記ベクトル内の当該ベクトルよりもデータ値が少ない使用データのデータ値のみを格納するための前記使用データが終了する前記ベクトル中の終了位置を示す少なくとも１つのｎビットと、
　　ベクトルの格納先アドレスとからなるビットフォーマットである、ベクトル格納命令。」
（以下、この特許請求の範囲に記載された請求項を「補正後の請求項」という。）
と補正するものである。
　
２．補正内容の検討
　本件補正は、少なくとも、（Ａ）補正前の請求項１１における「ベクトル内の使用データ」を補正後の請求項１１における「ベクトル内の当該ベクトルよりもデータ値が少ない使用データ」とし、（Ｂ）補正前の請求項１１における「前記格納／読み出しユニットは、前記位置識別子を用いて、前記使用データのデータ値を当該データ値の個数分だけ前記ベクトルレジスタファイルに読み出す」を補正後の請求項１１における「前記格納／読み出しユニットは、単一の前記ベクトル読み出し命令に対して、前記ベクトル内のデータ値の読み出しを、当該データ値の前記ベクトル中の位置が、前記位置識別子によって示される終了位置と一致するまで実行することにより、前記ベクトル内の前記使用データのみを前記ベクトルレジスタファイルに読み出す」とすることを含む。
　上記（Ａ）で示される補正は、補正前の請求項１１における発明特定事項である「ベクトル内の使用データ」について、「当該ベクトルよりもデータ値が少ない」ものとする限定を加えるものである。
　上記（Ｂ）で示される補正は、補正前の請求項１１における発明特定事項である「格納／読み出しユニット」の動作について「単一の前記ベクトル読み出し命令」に対するものであるという限定を加え、「前記ベクトル内のデータ値の読み出しを、当該データ値の前記ベクトル中の位置が、前記位置識別子によって示される終了位置と一致するまで実行する」という限定を加えるものである。
　上記で示したように、本件補正は、補正前の請求項１１における発明特定事項をさらに限定するものであり、その限定により産業上の利用分野や解決しようとする課題が特段変更されるものでもないから、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げられている目的を少なくとも有するものである。
　このように、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げられている目的を有するものであるので、以下では、本件補正が、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するものであるか、特に、補正後の請求項１１に係る発明が、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものであるかを検討する。
　
３．引用発明の認定
３の１．引用例１に記載されている技術的事項
　原審が拒絶理由通知において引用した特開平８−２７２７７５号公報（平成８年１０月１８日出願公開。以下、「引用例１」という。）には、図面とともに以下の技術的事項が記載されている。
　
（１−１）
「【０００７】図１は本発明の第１の実施例の構成図である。本実施例は４つのベクトル処理プロセッサ３〜６を有するマルチプロセッサ構成であり、各々のベクトル処理プロセッサ３〜６は、主記憶制御回路２を通じて主記憶１に対するアクセスを行うことができる。
【０００８】各ベクトル処理プロセッサ３〜６は同構成であり、ベクトル処理プロセッサ３について、その詳細を示す図１から、命令発行回路３０，命令保持レジスタ３１，識別子付加回路３２，リクエスト保持レジスタ３３，リクエスト生成回路３４，ＶＲ書き込み制御回路３５，４つのベクトルレジスタ３６０〜３６３，有効指示回路３７，ＶＲ読み出し制御回路３８及びベクトルデータ演算回路３９で構成されることがわかる。」
　
（１−２）
「【０００９】ベクトル処理プロセッサ３における命令発行回路３０から発行された命令は、命令保持レジスタ３１に格納される。命令発行回路３０からベクトルロード命令が発行された場合の、命令保持レジスタ３１に格納される命令の内容の詳細を図２に示す。ベクトルロード命令の場合、命令保持レジスタ３１には、ＯＰコード３１０、ベクトルレジスタ番号３１１、ベクトル長３１２、ディスタンス３１３、スタートアドレス３１４が格納される。…（後略）…」
　
（１−３）
「【０００９】…（中略）…リクエスト生成回路３４は、ＯＰコード３１０、ディスタンス３１３及びスタートアドレス３１４に基づき、主記憶アクセスのアドレスを計算し、リード・ライト情報３３３および主記憶のアドレス３３４をリクエスト保持レジスタ３３にセットする。
【００１０】同時に、ベクトルレジスタ番号３１１を、識別子付加回路３２におけるベクトルレジスタ番号保持レジスタ３２１に格納し、初期設定であらかじめプロセッサ番号保持レジスタ３２０に格納されている自プロセッサ番号とともに、リクエスト保持レジスタ３３にセットする。
【００１１】以上の動作は、ベクトル長３１２で示される値の回数繰り返し行われ、動作の行われた回数をカウンタ３２２でカウントし、カウンタ３２２の値は要素番号としてリクエスト保持レジスタ３３にセットされる。ベクトル長３１２とカウンタ３２２の値はコンパレータ３２３で比較され、カウンタ３２２の値がベクトル長３１２と等しくなるとカウンタ３２２を０にリセットする。リクエスト保持レジスタ３３上のプロセッサ番号３３０、ベクトルレジスタ番号３３１、要素番号３３２は、ベクトルロードデータの各要素に付加されたシステム上ユニークな識別子となる。」
　
（１−４）
「【００１２】リクエスト保持レジスタ３３に格納された各要素の識別子および主記憶アドレス情報は、主記憶制御回路２を通じて主記憶１に送られる。そして、主記憶アドレス情報により指定された主記憶アドレスがバンクビジー状態でなく、データの読み出し可能であることが主記憶制御回路２で判定されると、上述の識別子は主記憶１から主記憶制御回路２へ主記憶読み出しデータが読み出されてくる前に、主記憶制御回路２からＶＲ書き込み制御回路３５に送出される。
【００１３】主記憶読み出しデータは、主記憶アクセスタイムの時間の分だけ、識別子より遅れてＶＲ書き込み制御回路３５に送出される。ＶＲ書き込み制御回路３５の詳細を図３に示す。リクエスト保持レジスタ３３におけるベクトルレジスタ番号３３１はベクトルレジスタ番号受信レジスタ３５０、要素番号３３２は要素番号受信レジスタ３５１にそれぞれ主記憶制御回路２を経由して格納され、主記憶１から読み出されたベクトルデータはデータ受信レジスタ３５２に格納される。また、プロセッサ番号３３０については、主記憶制御回路２において、４個のベクトル処理プロセッサ３〜６の中からベクトルデータ格納先のプロセッサを選択する際に使用され、選択されたベクトル処理プロセッサ内において、以下のような処理が行われる。
【００１４】ベクトルレジスタ番号受信レジスタ３５０、および要素番号受信レジスタ３５１の出力は持ち回りバッファ３５３へ出力され、一定時間ベクトルレジスタ番号及び要素番号を持ち回った後、対応する要素の主記憶読み出しデータがデータ受信レジスタ３５２から出力されるのと同じタイミングで、持ち回りバッファ３５３から出力される。持ち回りバッファ３５３から出力されたベクトルレジスタ番号はデコーダ３５６でデコードされ、ベクトルデータの格納先となるベクトルレジスタ３６０〜３６３の一つを選択する選択制御信号として、ベクトルレジスタ３６０〜３６３に送出される。データ受信レジスタ３５２から出力された主記憶読み出しデータは、この選択制御信号により選択されたベクトルレジスタにおける、持ち回りバッファ３５３から出力された要素番号の内容で示されるアドレスに格納される。」
　
３の２．引用発明の認定
　上記（１−１）に「各ベクトル処理プロセッサ３〜６は同構成であり、ベクトル処理プロセッサ３について、その詳細を示す図１から、命令発行回路３０，…（中略）…ＶＲ書き込み制御回路３５，４つのベクトルレジスタ３６０〜３６３，…（中略）…及びベクトルデータ演算回路３９で構成されることがわかる。」と記載されていることから明らかなように、引用例１はベクトル処理プロセッサ３に関するものであって、当該ベクトル処理プロセッサ３は、ベクトルデータ演算回路３９と、４つのベクトルレジスタ３６０〜３６３と、ＶＲ書き込み制御回路３５と、命令発行回路３０を少なくとも含むものと認められる。
　
　上記（１−２）の「ベクトル処理プロセッサ３における命令発行回路３０から発行された命令は、命令保持レジスタ３１に格納される。命令発行回路３０からベクトルロード命令が発行された場合の、命令保持レジスタ３１に格納される命令の内容の詳細を図２に示す。ベクトルロード命令の場合、命令保持レジスタ３１には、…（中略）…ベクトル長３１２…（中略）…が格納される。」という記載から明らかなように、命令発行回路３０から発行される命令として、ベクトル長３１２が埋め込まれたビットフォーマットのベクトルロード命令を含むものと認められる。
　
　上記（１−２）に「ベクトルロード命令の場合、命令保持レジスタ３１には、ＯＰコード３１０、ベクトルレジスタ番号３１１、ベクトル長３１２、ディスタンス３１３、スタートアドレス３１４が格納される。」と記載され、この単一のベクトルロード命令に対して、上記（１−３）に「リクエスト生成回路３４は、ＯＰコード３１０、ディスタンス３１３及びスタートアドレス３１４に基づき、主記憶アクセスのアドレスを計算し、リード・ライト情報３３３および主記憶のアドレス３３４をリクエスト保持レジスタ３３にセットする。」という動作が記載され、同じく（１−３）に「同時に、ベクトルレジスタ番号３１１を、…（中略）…プロセッサ番号保持レジスタ３２０に格納されている自プロセッサ番号とともに、リクエスト保持レジスタ３３にセットする。」という動作が記載され、これらの動作の記載を受けて、同じく（１−３）に「以上の動作は、ベクトル長３１２で示される値の回数繰り返し行われ、動作の行われた回数をカウンタ３２２でカウントし、カウンタ３２２の値は要素番号としてリクエスト保持レジスタ３３にセットされる。ベクトル長３１２とカウンタ３２２の値はコンパレータ３２３で比較され、カウンタ３２２の値がベクトル長３１２と等しくなるとカウンタ３２２を０にリセットする。」と記載されていることから、単一のベクトルロード命令に対して、プロセッサ番号とベクトルレジスタ番号と要素番号とリード・ライト情報と主記憶のアドレスの組をリクエスト保持レジスタ３３にセットする動作を、カウンタ３２２即ち要素番号の値がリセット値である０の値からベクトル長３１２によって示される値より１小さい値までの範囲内で、つまり、ベクトル長３１２で示される値の回数分、繰り返すものと認められる。
　
　上記（１−４）に「リクエスト保持レジスタ３３に格納された各要素の識別子および主記憶アドレス情報は、主記憶制御回路２を通じて主記憶１に送られる。」と記載され、同じく（１−４）にＶＲ書き込み制御回路３５に関連して「リクエスト保持レジスタ３３におけるベクトルレジスタ番号３３１はベクトルレジスタ番号受信レジスタ３５０、要素番号３３２は要素番号受信レジスタ３５１にそれぞれ主記憶制御回路２を経由して格納され、主記憶１から読み出されたベクトルデータはデータ受信レジスタ３５２に格納される。」及び「ベクトルレジスタ番号受信レジスタ３５０、および要素番号受信レジスタ３５１の出力は持ち回りバッファ３５３へ出力され、…（中略）…対応する要素の主記憶読み出しデータがデータ受信レジスタ３５２から出力されるのと同じタイミングで、持ち回りバッファ３５３から出力される。持ち回りバッファ３５３から出力されたベクトルレジスタ番号はデコーダ３５６でデコードされ、ベクトルデータの格納先となるベクトルレジスタ３６０〜３６３の一つを選択する選択制御信号として、ベクトルレジスタ３６０〜３６３に送出される。データ受信レジスタ３５２から出力された主記憶読み出しデータは、この選択制御信号により選択されたベクトルレジスタにおける、持ち回りバッファ３５３から出力された要素番号の内容で示されるアドレスに格納される。」と記載されていることから明らかなように、リクエスト保持レジスタ３３にセットされたプロセッサ番号とベクトルレジスタ番号と要素番号とリード・ライト情報と主記憶のアドレスの組を主記憶１に送り、それに応答して主記憶１から読み出されるデータを、ＶＲ書き込み制御回路３５は、ベクトルレジスタ番号が示す１つのベクトルレジスタ内の全ての要素のうちの、要素番号が示す要素に格納するものであると認められる。
　
　以上のように、引用例１において、単一のベクトルロード命令に対して、プロセッサ番号とベクトルレジスタ番号と要素番号とリード・ライト情報と主記憶のアドレスの組をリクエスト保持レジスタ３３にセットする動作を、カウンタ３２２即ち要素番号の値がリセット値である０の値からベクトル長３１２によって示される値より１小さい値までの範囲内で、つまり、ベクトル長３１２で示される値の回数分、繰り返すものと認められ、かつ、リクエスト保持レジスタ３３にセットされたプロセッサ番号とベクトルレジスタ番号と要素番号とリード・ライト情報と主記憶のアドレスの組を主記憶１に送り、それに応答して主記憶１から読み出されるデータを、ＶＲ書き込み制御回路３５は、ベクトルレジスタ番号が示す１つのベクトルレジスタ内の全ての要素のうちの、要素番号が示す要素に格納するものであると認められるので、結局のところ、ＶＲ書き込み制御回路３５は、単一のベクトルロード命令に対して、主記憶１から読み出されるデータを１つのベクトルレジスタ内の全ての要素のうちの１つの要素に格納する処理を、１つのベクトルレジスタ内の全ての要素における、データを格納する対象となる１つの要素の位置が、要素番号３３２または３５１の値において０の値からベクトル長３１２によって示される値より１小さい値までの範囲内で実行する、つまり、ベクトル長３１２で示される値の回数分実行することにより、１つのベクトルレジスタ内の全ての要素のうちのベクトルロードされる対象の要素へのデータのみを１つのベクトルレジスタに格納するものと認められる。
　
　上記引用例１の記載事項及び図面を総合勘案すると、引用例１には、次の発明（以下、「引用発明」という。）が記載されていると認められる。
　
「ベクトル処理プロセッサ３であって、
　ベクトルデータ演算回路３９と、
　４つのベクトルレジスタ３６０〜３６３と、
　ＶＲ書き込み制御回路３５と、
　命令発行回路３０を備え、
　命令発行回路３０から発行される命令として、ベクトル長３１２が埋め込まれたビットフォーマットのベクトルロード命令を含み、
　ＶＲ書き込み制御回路３５は、単一のベクトルロード命令に対して、主記憶１から読み出されるデータを１つのベクトルレジスタ内の全ての要素のうちの１つの要素に格納する処理を、１つのベクトルレジスタ内の全ての要素における、データを格納する対象となる１つの要素の位置が、要素番号３３２または３５１の値において０の値からベクトル長３１２によって示される値より１小さい値までの範囲内で実行する、つまり、ベクトル長３１２で示される値の回数分実行することにより、１つのベクトルレジスタ内の全ての要素のうちのベクトルロードされる対象の要素へのデータのみを１つのベクトルレジスタに格納する、ベクトル処理プロセッサ３。」
　
３の３．周知例１に記載されている技術的事項
　本願の優先日前に頒布された刊行物である「ＮＥＣスーパーコンピュータ　ＳＸ−３シリーズ　演算プロセッサ機能説明書」，第２版，日本電気株式会社，１９９１年６月３０日，Ｐａｇｅｓ：７−８，１２，１０７，１７２（以下、「周知例１」という。）には、図面とともに以下の技術的事項が記載されている。
　
（周知１の１）
「３．３  ベクトル演算レジスタ（Ｖ）
　
　ベクトル演算レジスタ（Ｖ：Vector Arithmetic Register）は８個あり，０から７までの番号が付けられており，各々Ｖ０，Ｖ１，…，Ｖ７と表わす。
　１個のＶレジスタは，最大２５６ワード（６４ビット／１ワード）のべクトル要素を保持する（モデル依存）。
　ベクトル演算において，演算に必要とする入力オペランドベクトルレジスタは固定されており，下表に示すように，演算とＶレジスタは対応している。
　
　表３−２　演算とＶレジスタ
…（表３−２の内容は省略）…
　
　Ｖレジスタ間の演算命令，Ｖレジスタと主記憶間のべクトルデータの移送命令などがあり，これらをベクトル命令と呼ぶ。一つのべクトル命令が処理するベクトルの長さは，ベクトル長レジスタ（ＶＬ）で指定する。
　
　図３−３　ベクトルレジスタの構成
…（図３−３の内容は省略）…」（第７頁下から６行目〜第８頁）
　
（周知１の２）
「３．７  ベクトル長レジスタ（ＶＬ） 
　
　ベクトル長レジスタ（ＶＬ：Vector Length Register）は，９ビットのレジスタであり，ベクトル演算におけるベクトル要素数（ベクトル長）を保持する。
　最大ベクトル長は，ベクトル演算レジスタ（Ｖ）の最大ワード数に対比しており，モデル依存である。
　ＶＬ＝０またはＶＬ＞最大ベクトル長のとき，不正データ形式例外を発生する。」（第１２頁第７行目〜同頁第１１行目）
　
（周知１の３）
「８．７  ベクトル移送命令
　
Ｖｅｃｔｏｒ Ｌｏａｄ
　略　　称：ＶＬＤ
　形　　式：ＲＲ
　　　　…（中略）…
　　　　８１　ｘ　　　　ｙ　　　　　ｚ
　　　　　　　＼　Ｖｘ　Ｃｙ　Ｓｙ　Ｃｚ　Ｓｚ
　
　機　　能：
　　　　　　Ｖｘ←Ｍ（Ｓｚ，Ｓｚ＋Ｓｙ，Ｓｚ＋２＊Ｓｙ，…，
　　　　　　　　　　　　　　　　　　　　Ｓｚ＋（ＶＬ−１）＊Ｓｙ）
　　　命令のｚフィールドで指定されるＳレジスタまたは即値をメモリ上の開始位置とし，ｙフィールドで指定されるＳレジスタまたは即値を距離として，各８バイトのべクトル要素をメモリから読み出し，ｘフィールドで指定されるベクトルレジスタの各要素に格納する。
　　　距離＝０の場合は，同一メモリ上の内容が，ベクトルレジスタに格納される。
　　　Ｃｚ＝０の場合，全て０の即値を生成する。
　例　　外：
　　・記憶保護例外
　　・ページ不在
　　・空間不在
　　・記憶アクセス例外
　　・不在データ形式」（第１０７頁）
　
（周知１の４）
「Ｌｏａｄ  ＶＬ 
　略　　称：ＬＶＬ
　形　　式：ＲＲ
　　　　…（中略）…
　　　　ＢＦ　ｘ　ｙ　　　　　ｚ
　　　　　　　＼　ｃｙ　Ｓｙ　＼
　
　機　　能：
　　　　　　ＶＬ←Ｓｙ〔５５： ９〕
　　　ｙフィールドで指定される即値又はＳレジスタの下位９ビットをＶＬレジスタに移送する。
　例　　外：
　　・不正データ形式：ＶＬ＝０，又はＶＬ＞最大ベクトル長」（第１７２頁）
　
３の４．周知例２に記載されている技術的事項
　本願の優先日前に頒布された刊行物である「ＨＩＴＡＣ　Ｓ−３８００　処理装置」，第１版，株式会社日立製作所，１９９３年３月３１日，Ｐａｇｅｓ：７，１３−１５，１７，２１，３６，３７，４５−４７，７２，７５（以下、「周知例２」という。）には、図面とともに以下の技術的事項が記載されている。
　
（周知２の１）
「（４）ループ区分処理とループ制御
　ベクトル処理にベクトルレジスタを使用するアーキテクチャの処理装置では，１つのべクトル命令で処理可能なベクトル要素数は，ベクトルレジスタで保持可能なベクトル要素数以下に制限される。Ｓ−３８００ではこの数はモデルによって異なる。
　ベクトルレジスタで保持可能なベクトル要素数をベクトルレジスタ語数（ＶＥＣＴＯＲ  ＲＥＧＩＳＴＥＲ  ＬＥＮＧＴＨ，ＶＲＬと略す）と呼ぶ。
　Ｓ−３８００では一回のべクトル処理の起動で，みかけ上任意のべクトル長の処理を行なうことを可能としている。
　これを実現するために，処理すべきベクトル要素数を，ベクトルレジスタで保持可能なベクトル要素数，すなわちＶＲＬごとに区分し，必要な回数だけ繰返して処理をする。ＶＲＬまたはそれ以下のべクトル要素数に区分された各処理をループ区分処理とよぶ。
　ベクトル要素数がＶＲＬよりも多いとき，最初のＶＲＬのべクトル要素に対し，ベクトル命令列を実行する。ベクトル命令列の最終を示すＥＮＤ  ＯＦ  ＶＥＣＴＯＲ  ＰＲＯＣＥＳＳＩＮＧ（ＶＥＮＤ）命令の実行時に，ベクトル長レジスタに格納されている処理すべきベクトル要素からＶＲＬを減じ，結果が正の場合には処理すべきベクトル要素が残っていると判断し，ベクトル命令列の先頭から再実行する。再実行に先立ち，ベクトルアドレスレジスタ中のアドレスは前ループ区分処理に続く主記憶上のべクトルデータを参照できるように更新され，ベクトル長レジスタには，ＶＲＬを減じた結果が格納される。これらの一連の制御をループ制御とよぶ。」（第７頁第６行目〜同頁第２１行目）
　
（周知２の２）
「４．１　ベクトルプロセッサ内レジスタ
　
　ベクトルプロセッサ内には，次のレジスタがある。
　
　順番　レジスタ名称、略号　　　　　　　　　容量　　　　　　　…略…
　　　　　　　　　　　　　　　　　　　　　　語長　語数　　本数…略…
　１　　ベクトルレジスタ（ＶＲ）　　　　　　８Ｂ　ＶＲＬ　３２…略…
　…（中略）…
　４　　ベクトルベースレジスタ（ＶＢＲ）　　４Ｂ　−　　　１６…略…
　５　　ベクトルアドレスレジスタ（ＶＡＲ）　４Ｂ　−　　　１６…略…
　６　　ベクトル増分レジスタ（ＶＩＲ）　　　４Ｂ　−　　　１６…略…
　…（中略）…
　８　　ベクトル長レジスタ（ＶＬＲ）　　　　４Ｂ　−　　　　１…略…
　　＊　ＳＲ，ＶＢＲ，ＶＡＲ，ＶＩＲはＥＸＶＰ命令実行時にベクトルプロセッサの内部レジスタに複写され，以後，これらのレジスタを変更してもベクトル命令の実行には影響されない。
　　ＶＲＬ（ＶＥＣＴＯＲ ＲＥＧＩＳＴＥＲ ＬＥＮＧＴＨ）：  
　　　　　　　　　　　　　　　　　　　Ｓ−３８００／Ｘ８０： ５１２
　　　　　　　　　　　　　　　　　　　Ｓ−３８００／Ｘ６０： ２５６
　
（１）ベクトルレジスタ（ＶＲ） 
　ベクトルレジスタはベクトルデータの保持に使用される。１レジスタは１ベクトル要素を８Ｂ（＝６４ビット）として（ ＶＲＬ ）要素のべクトルデータを保持する。全部で３２レジスタある。３２番以上のＶＲを指定した場合，指定例外となり，命令の実行は抑止される。
　１ＶＲ中のべクトル要素は必ず第０ベクトル要素から参照される。
…（中略）…
（３）ベクトルアドレスレジスタ（ＶＡＲ）とベクトル増分レジスタ（ＶＩＲ） 
　ベクトルアドレスレジスタは４Ｂ長で１６レジスタあり，主記憶アドレスを保持する。アドレスは３１ビットあり，ＶＡＲ のビット０は意味を持たない。
　ベクトル増分レジスタは４Ｂ長で１６レジスタあり，主記憶にあるベクトル要素のアドレス間隔を保持する。アドレス間隔は１Ｂを単位とし，正，０，負のいずれも許される。ＶＩＲのビット０が符号をあらわす。正のときには，ベクトル要素はアドレスが増加する方向に主記憶上にあり，負のときにはその逆である。０のときには，８Ｂまたは４Ｂに縮退したベクトル要素が主記憶上にあるとみなされる。ＶＡＲとＶＩＲは同一番号どおしで対をなし，０から３０までの偶数の番号が付されている。命令のＲ２フィールドのみで指定される。
　ＶＡＲとＶＩＲはＶＢＲと組合せて主記憶のアドレス指定に使用される。
…（中略）…
（４）ベクトルベースレジスタ（ＶＢＲ） 
　ベクトルベースレジスタは４Ｂ長で１６レジスタあり，主記憶アドレスを保持する。アドレスは３１ビットであり，ビット０は意味をもたない。ＶＢＲは０から３０までの偶数の番号が付されている。
　命令のＲ３フィールドのみで指定される。
　ＶＢＲはＶＡＲ，ＶＩＲ，ＶＲ，ＳＲ，即値データと組合せて使用される。主記憶のアドレス指定については，第６章で述べる。
…（中略）…
（６）ベクトル長レジスタ（ＶＬＲ） 
　ベクトル長レジスタは３２ビット長で，処理すべきベクトル要素数を保持する。ビット０は符号を表わす。
　ＶＬＲにはＥＸＶＰ命令実行時に，Ｒ１フィールドで指定されるＧＲの内容がセットされ，ベクトル命令の実行において、演算すべきベクトル要素数の制御に使用される。ベクトル命令にて，ＶＬＲの内容を読出すことはできない。
　ＶＥＮＤ命令が実行されるとＶＬＲの内容は（ＶＲＬ）だけ減じられ，その正負により，ループ制御が行なわれる。
…（後略）…」（第１３頁〜第１５頁）
　
（周知２の３）
「（ａ）ＶＲ上のべクトルデータ
　１ＶＲに格納されているデータのすべてをもって，１つのべクトルデータを形成する。ベクトルデータとしては，浮動小数点数，２進整数，論理データのいずれも許される。
　１ＶＲ上のべクトルデータは，各々のべクトル要素から構成される。１ＶＲの最大要素数ＶＲＬはモデルにより異なる。
　ＶＲ上の各ベクトル要素は，第０から第（ＶＲＬ）−１までの番号が与えられている。このＶＲ上の各ベクトル要素をＶＲ（ｎ）と表現することがある。ｎは０から（ＶＲＬ）−１までの間の整数である。」（第１７頁第５行目〜同頁第１１行目）
　
（周知２の４）
「（１）通常のべクトルのアドレス指定方式
　
　通常のベクトルのアドレス指定は，次のように行なう。
　第ｎベクトル要素のアドレス
　　＝（ＶＢＲｋ）＋（ＶＡＲｊ）＋（ＶＩＲｊ）＊ｎ
　ここで，
　　ＶＢＲｋはｋ番のＶＢＲ
　　ＶＡＲｊはｊ番のＶＡＲ 
　　ＶＩＲｊはｊ番のＶＩＲ 
　　ｎはベクトル要素番号（０〜（ＶＬＲ）−１の範囲）
　　（　）はレジスタの内容を意味する。
　すなわち，ＶＢＲｋの内容と，ＶＡＲｊの内容を加算したアドレスを第０ベクトル要素アドレスとし，第１ベクトル要素アドレスは第０ベクトル要素アドレスにＶＩＲｊを加算したアドレス，第２ベクトル要素アドレスは第１ベクトル要素アドレスにさらにＶＩＲｊを加算したアドレスとなる。
…（中略）…
　なお，命令のＲ３フィールドの（ｕ，ｖ）ビットが（１，１）の場合には，ＶＢＲｋの内容にかかわらず，ＶＢＲｋの内容を０ とみなして論理アドレスの計算が行われる。命令のＲ２フィールドの（ｕ，ｖ）ビットが（１，１）の場合には，ＶＩＲｊの内容にかかわらず，４バイト・データの場合にはＶＩＲｊの内容を４とみなして，８バイト・データの場合にはＶＩＲｊの内容を８とみたして論理アドレスの計算が行われる。」（第２１頁第２行目〜同頁第２７行目）
　
（周知２の５）
「（４）ベクトル命令で処理するベクトル要素数
　
　ベクトル命令仕様の記述においては，処理ベクトル要素数は次の記号で表現する。
　　　Ｌ＝Ｍｉｎ（（ＶＬＲ），（ＶＲＬ））」（第３６頁下から３行目〜同頁末尾行）
　
（周知２の６）
「（５）ループ区分処理とループ制御
　
　ベクトル命令列の最後にあるＶＥＮＤ命令の実行において，ＶＬＲ（ＶＥＣＴＯＲ ＬＥＮＧＴＨ ＲＥＧＩＳＴＥＲ）の内容から（ＶＲＬ）を減じ，その結果が０または負の場合には，ベクトル命令列の一連の処理を終了する。しかし結果が正の場合には，まだ処理すべきベクトル要素が残っていることになり，このときには，このベクトル命令列を先頭から再実行し，これを（ＶＬＲ）から（ＶＲＬ）減じた結果が０または負になるまで繰返す。
〔例〕（ＶＲＬ）＝２５６の場合
　　　ＶＬＤ　　Ｖ０，Ａ０，Ｂ０　　ＶＢＲ０：ＡＤＤＲ（Ａ）
　　　ＶＬＤ　　Ｖ４，Ａ０，Ｂ２　　ＶＢＲ２：ＡＤＤＲ（Ｂ）
　　　ＶＥＡＤ　Ｖ８，Ｖ０，Ｖ４　　ＶＢＲ４：ＡＤＤＲ（Ｃ）
　　　ＶＳＴＤ　Ｖ８，Ａ０，Ｂ４　　ＶＡＲ０：　　０ 
　　　ＶＥＮＤ　ＡＤＤＲ　　　　　　ＶＩＲ０：　　８
　　　　　　　　　　　　　　　　　　ＶＬＲ　：６００ 
…（図面は省略。ただし、図面中の複数の箇所において、丸印のなかに１，２，３が付された記号が記載されている。以下、それぞれ「”○１”」、「”○２”」、「”○３”」と記すことにする。）…
　
　”○１”でベクトルの第０〜第２５５ベクトル要素の読出し−演算−格納
　”○２”でベクトルの第２５６〜第５１１ベクトル要素の読出し−演算−格納
　”○３”でベクトルの第５１２〜第５９９ベクトル要素の読出し−演算−格納
　　　　　＊　ＶＲには”○３”の演算後のデータが残る。
　
　この繰返しの制御をループ制御とよび，各ループ区分での処理（ベクトル命令列の実行）をループ区分処理とよぶ。特に最後に実行されるループ区分処理を最終ループ区分処理とよぶことがある。」（第３７頁第１行目〜同頁下から１０行目）
　
（周知２の７）
「１０．４　ＥＸＥＣＵＴＥ　ＶＥＣＴＯＲ　ＰＲＯＣＥＳＳＩＮＧ 
ＥＸＶＰ　Ｒ１，Ｒ３，Ｄ２（Ｂ２） 
　　　　　ＯＰ（Ａ４）　Ｒ１　Ｒ３　Ｂ２　Ｄ２
命令コードとレジスタ指定
　　　　　　　ＯＰ　Ｒ１　　　　　Ｒ３　　　　　Ｂ２
　　ＥＸＶＰ　Ａ４　ＧＲ（Ｒ１）　ＧＲ（Ｒ３）　ＧＲ（Ｂ２）
　
　　（ＧＲ（Ｒ１））　　　　処理ベクトル要素数（第１オペランド）
　　 Ｒ３　　　　　　　　　ベクトル処理の開始条件
　　（ＧＲ（Ｂ２））＋Ｄ２　起動またはリンクするベクトル命令列の
　　　　　　　　　　　　　　先頭アドレス（第２オペランド・アドレス）
　
動作の概略
　ＥＸＶＰ命令は，ベクトルプロセッサに対しベクトル処理の開始を指示する命令である。
…（中略）…
　Ｒ３フィールドのビット３に０が指定されベクトル処理起動が指定された時に，ベクトルプロセッサが非動作中のときには，次の動作を行う。
…（中略）…
　　（２）第１オペランド（処理ベクトル要素数）をＶＬＲにセットする。
…（中略）…
　以上の処理により，指定されたベクトル処理が，ベクトルプロセッサにおいて開始される。
…（中略）…
　Ｒ３フィールドのビット３に１が指定されベクトル処理リンクが指定された時にベクトルプロセッサが非動作中のとき，次の動作を行う。
　　（１）第１オペランド（処理ベクトル要素数）をＶＬＲにセットする。
…（中略）…
　以上の処理により，指定されたベクトル処理がベクトルプロセッサにおいて開始される。
…（中略）…
　Ｒ３フィールドのビット３に１が指定されベクトル処理リンクが指定された時にベクトルプロセッサが並列実行モードで動作中でＶＰＰＳＷのＬビットが０のとき，次の動作を行う。
　　（１）第１オペランド（処理ベクトル要素数）をＶＬＲにセットする。
…（中略）…
　以上の処理により，指定されたベクトル処理がベクトルプロセッサにおいて開始される。」（第４５頁第１行目〜第４７頁第３２行目）
　
（周知２の８）
「１１．３　ＥＮＤ　ＯＦ　ＶＥＣＴＯＲ　ＰＲＯＣＥＳＳＩＮＧ 
　
ＶＥＮＤ　，，，Ａ（ＶＥＣＴＯＲ　ＩＮＳＴＲＵＣＴＩＯＮ　ＡＤＤＲＥＳＳ）
…（中略）…
動作
　ＶＥＮＤ命令の実行においては，次の一連の動作を行う。
（１）ループ区分処理の終了の判断
　　　ＶＬＲの内容がＶＲＬ以下のとき，ベクトル命令列の実行を再度先頭より繰返す必要はないので，ベクトル命令列の実行の終了を待つ。
…（中略）…
　　　ＶＬＲの内容がＶＲＬを越えるときには，以下の動作を行う。
（２）ＶＬＲ，ＶＥＲの更新
　　　ＶＬＲの内容からＶＲＬに等しい値を減ずる。
…（後略）…」（第７２頁）
　
（周知２の９）
「１１．６　ＶＥＣＴＯＲ　ＬＯＡＤ　ＤＯＵＢＬＥ 
　
ＶＬＤ　Ｒ１，Ｒ２，Ｒ３
…（中略）…
　　　　ＯＰ　　０Ｖ　Ｒ１（ｉ）　ＵＶ　Ｒ２（ｊ）　ＵＶ　Ｒ３（ｋ）
…（中略）…
　
命令コードとレジスタ指定
　　　　　　ＶＬＤ（ＯＰ＝０８）　　　　　…（以下略）…
　　Ｕ　Ｖ　Ｒ１　　Ｒ２　　　　Ｒ３　　　…（以下略）…
　　０　１　ＶＲｉ　ＶＡＲｊ　　ＶＢＫｋ　…（以下略）…
　　　　　　　　　　ＶＩＲｊ
　　１　１　／　　　ＶＡＲｊ　　（’０’）…（以下略）…
　　　　　　　　　　（’８’）　　　
…（中略）…
　
動作
…（略）…                        
ＶＲｉ（ｎ）　
　　　　　　　　　　　（ＶＢＲｋ）　　　　　　　　（ＶＩＲｊ）
　←（ＭＳ）ＡＤＤＲ［　　’０’　＋（ＶＡＲｊ）＋　’８’　　＊ｎ］
　
　　ｎ＝０〜（Ｌ−１） 
・ＶＬＤ命令
　Ｒ３で指定されるＶＢＲｋとＲ２で指定されるＶＡＲｊおよびＶＩＲｊの内容を加算して得られた結果を主記憶アドレスとして主記憶よりベクルト要素（８Ｂ）を読出し，Ｒ１で指定されるＶＲｉのべクトル要素…（中略）…に格納する。
…（後略）…」（第７５頁）
　
３の５．ベクトル長に関する技術常識の認定
　周知例１においては、上記（周知１の１）の「１個のＶレジスタは，最大２５６ワード（６４ビット／１ワード）のべクトル要素を保持する（モデル依存）。」、「一つのべクトル命令が処理するベクトルの長さは，ベクトル長レジスタ（ＶＬ）で指定する。」、（周知１の２）の「ベクトル長レジスタ（ＶＬ：Vector Length Register）は，９ビットのレジスタであり，ベクトル演算におけるベクトル要素数（ベクトル長）を保持する。…（改行）…最大ベクトル長は，ベクトル演算レジスタ（Ｖ）の最大ワード数に対比しており，モデル依存である。…（改行）…ＶＬ＝０またはＶＬ＞最大ベクトル長のとき，不正データ形式例外を発生する。」、（周知１の４）の「ｙフィールドで指定される即値又はＳレジスタの下位９ビットをＶＬレジスタに移送する。」、「不正データ形式：ＶＬ＝０，又はＶＬ＞最大ベクトル長」で示されるように、１つのベクトル演算レジスタが保持できる最大のワード数（要素数）である最大ベクトル長（周知例１で例示されている最大ベクトル長は２５６）以下の範囲内で、１つのベクトル命令が処理するベクトルの長さをベクトル長レジスタＶＬに設定するものである。
　また、周知例１においては、上記（周知１の３）の「Ｖｘ←Ｍ（Ｓｚ，Ｓｚ＋Ｓｙ，Ｓｚ＋２＊Ｓｙ，…，Ｓｚ＋（ＶＬ−１）＊Ｓｙ」で示されるように、Ｖｅｃｔｏｒ　Ｌｏａｄ（ベクトルロード命令）により、ベクトル長レジスタＶＬに設定されている１つのベクトル命令が処理するベクトルの長さに対応する個数（ＶＬ個）のワード（要素）のみを、ベクトル演算レジスタにロードするものである。
　また、周知例２においても、上記（周知２の１）の「ベクトル処理にベクトルレジスタを使用するアーキテクチャの処理装置では，１つのべクトル命令で処理可能なベクトル要素数は，ベクトルレジスタで保持可能なベクトル要素数以下に制限される。」、「ベクトルレジスタで保持可能なベクトル要素数をベクトルレジスタ語数（ＶＥＣＴＯＲ  ＲＥＧＩＳＴＥＲ  ＬＥＮＧＴＨ，ＶＲＬと略す）と呼ぶ。」、上記（周知２の２）の「ＶＲＬ（ＶＥＣＴＯＲ ＲＥＧＩＳＴＥＲ ＬＥＮＧＴＨ）：Ｓ−３８００／Ｘ８０： ５１２…（改行）…Ｓ−３８００／Ｘ６０： ２５６」、「ベクトル長レジスタ（ＶＬＲ）…（改行）…ベクトル長レジスタは３２ビット長で，処理すべきベクトル要素数を保持する。」、上記（周知２の６）の「ベクトル命令列の最後にあるＶＥＮＤ命令の実行において，ＶＬＲ（ＶＥＣＴＯＲ ＬＥＮＧＴＨ ＲＥＧＩＳＴＥＲ）の内容から（ＶＲＬ）を減じ，その結果が０または負の場合には，ベクトル命令列の一連の処理を終了する。しかし結果が正の場合には，まだ処理すべきベクトル要素が残っていることになり，このときには，このベクトル命令列を先頭から再実行し，これを（ＶＬＲ）から（ＶＲＬ）減じた結果が０または負になるまで繰返す。…（中略）…（ＶＲＬ）＝２５６の場合…（中略）…”○３”でベクトルの第５１２〜第５９９ベクトル要素の読出し−演算−格納」、上記（周知２の７）の「ＥＸＶＰ命令は，ベクトルプロセッサに対しベクトル処理の開始を指示する命令である。…（中略）…第１オペランド（処理ベクトル要素数）をＶＬＲにセットする。」、上記（周知２の８）の「ＶＥＮＤ命令の実行においては，次の一連の動作を行う。…（中略）…ＶＬＲの内容がＶＲＬを越えるときには，以下の動作を行う。…（改行）…（２）ＶＬＲ，ＶＥＲの更新…（改行）…ＶＬＲの内容からＶＲＬに等しい値を減ずる。」で示されるように、１つのベクトルレジスタで保持可能なベクトル要素数であるベクトルレジスタ語数ＶＲＬ（周知例２で例示されているＶＲＬの値はＳ−３８００／Ｘ８０モデルで５１２、Ｓ−３８００／Ｘ６０モデルで２５６）以下の範囲内でも、処理すべきベクトル要素数をベクトル長レジスタＶＬＲに設定できるものである。
　また、周知例２においても、上記（周知２の５）の「ベクトル命令で処理するベクトル要素数…（改行）…ベクトル命令仕様の記述においては，処理ベクトル要素数は次の記号で表現する。…（改行）…Ｌ＝Ｍｉｎ（（ＶＬＲ），（ＶＲＬ））」、上記（周知２の６）の「ベクトル命令列の最後にあるＶＥＮＤ命令の実行において，ＶＬＲ（ＶＥＣＴＯＲ ＬＥＮＧＴＨ ＲＥＧＩＳＴＥＲ）の内容から（ＶＲＬ）を減じ，その結果が０または負の場合には，ベクトル命令列の一連の処理を終了する。しかし結果が正の場合には，まだ処理すべきベクトル要素が残っていることになり，このときには，このベクトル命令列を先頭から再実行し，これを（ＶＬＲ）から（ＶＲＬ）減じた結果が０または負になるまで繰返す。…（中略）…（ＶＲＬ）＝２５６の場合…（中略）…”○３”でベクトルの第５１２〜第５９９ベクトル要素の読出し−演算−格納」、上記（周知２の９）の「ＶＲｉ（ｎ）←（ＭＳ）ＡＤＤＲ［｛（ＶＢＲｋ）…（または）…’０’｝＋（ＶＡＲｊ）＋｛（ＶＩＲｊ）…（または）…’８’｝＊ｎ　…（改行）…　ｎ＝０〜（Ｌ−１）」で示されるように、ベクトル長レジスタＶＬＲに設定されている処理すべきベクトル要素数がベクトルレジスタ語数ＶＲＬよりも小さい場合（つまり、Ｌ＝（ＶＬＲ）＜（ＶＲＬ）の場合）には、１つのＶＥＣＴＯＲ　ＬＯＡＤ　ＤＯＵＢＬＥ（ＶＬＤ）（各要素が８バイトであるベクトルロード命令）により、ベクトル長レジスタＶＬＲに設定されている処理すべきベクトル要素数に対応する個数（Ｌ個＝（ＶＬＲ）個）の要素のみを、ベクトルレジスタにロードするものである。
　そして、周知例１に例示される日本電気株式会社のＳＸシリーズや周知例２に例示される株式会社日立製作所のＨＩＴＡＣシリーズは、本願優先日の時点においてベクトル計算機の技術分野の当業者には周知であり、上記で挙げたベクトルロード命令の取り扱いは当業者にとって技術常識であった。
　このように、ハードウェアとして設けられている１つのベクトルレジスタ内の全ての要素の要素数よりも、ベクトルロード命令（ベクトル読み出し命令）がベクトルロードの対象とする要素の数のほうを小さく設定して、当該ベクトルロード命令によりベクトルロードの対象とする要素のみについてデータをロードすることは、当業者にとって技術常識である（以下、当該技術常識を「技術常識１」という。）。
　
４．対比
　補正後の請求項１１に係る発明と引用発明を比較する。
　
　引用発明における「ベクトル処理プロセッサ３」は補正後の請求項１１に係る発明における「データプロセッサ」に相当する。
　引用発明における「ベクトルデータ演算回路３９」は補正後の請求項１１に係る発明における「ベクトル処理ユニット」に相当する。
　引用発明における「ベクトルレジスタ」は補正後の請求項１１に係る発明における「ベクトルレジスタファイル」に相当する。
　
　引用発明における「１つのベクトルレジスタ内の全ての要素」は補正後の請求項１１に係る発明における「ベクトル」に相当する。
　引用発明における「ベクトルロードされる対象の要素へのデータ」は補正後の請求項１１に係る発明における「使用データ」に相当する。
　引用発明における「１つのベクトルレジスタ内の全ての要素のうちの１つの要素に格納する処理」は、補正後の請求項１１に係る発明における「前記ベクトル内のデータ値の読み出し」に相当する。
　よって、引用発明における「１つのベクトルレジスタ内の全ての要素のうちのベクトルロードされる対象の要素へのデータのみを１つのベクトルレジスタに格納する」ことは、補正後の請求項１１に係る発明における「前記ベクトル内の前記使用データのみを前記ベクトルレジスタファイルに読み出す」ことに相当する。
　
　引用発明における「ベクトル長３１２」は「主記憶１から読み出されるデータを１つのベクトルレジスタ内の全ての要素のうちの１つの要素に格納する処理を、１つのベクトルレジスタ内の全ての要素における、データを格納する対象となる１つの要素の位置が、要素番号３３２または３５１の値において０の値からベクトル長３１２によって示される値より１小さい値までの範囲内で実行する、つまり、ベクトル長３１２で示される値の回数分実行すること」において用いられる「ベクトル長３１２」なのであるから、この「ベクトル長３１２」の値は、１つのベクトルレジスタ内の全ての要素のうちの、ベクトルロードされる対象の要素が終了する位置を示すものである。よって、引用発明における「ベクトル長３１２」と、補正後の請求項１１に係る発明における「次元数が２ｎであるベクトル内の当該ベクトルよりもデータ値が少ない使用データが終了するベクトル中の終了位置を示すｎビットの位置識別子」は、少なくとも、「ベクトル内の」「使用データが終了するベクトル中の終了位置を示す」「位置識別子」である点で一致する。
　よって、引用発明における「ベクトル長３１２が埋め込まれたビットフォーマットのベクトルロード命令」と、補正後の請求項１１に係る発明における「次元数が２nであるベクトル内の当該ベクトルよりもデータ値が少ない使用データが終了するベクトル中の終了位置を示すｎビットの位置識別子が埋め込まれたビットフォーマットのベクトル読み出し命令」は、少なくとも「ベクトル内の」「使用データが終了するベクトル中の終了位置を示す」「位置識別子が埋め込まれたビットフォーマットのベクトル読み出し命令」である点で一致する。
　さらに、引用発明における「要素番号３３２または３５１の値において０の値からベクトル長３１２によって示される値より１小さい値までの範囲内で実行する」ことは、補正後の請求項１１に係る発明における「前記位置識別子によって示される終了位置と一致するまで実行する」ことに相当する。
　
　引用発明における「１つのベクトルレジスタ内の全ての要素における、データを格納する対象となる１つの要素の位置」は、補正後の請求項１１に係る発明における「当該データ値の前記ベクトル中の位置」に相当する。
　そのため、結局のところ、引用発明における「単一のベクトルロード命令に対して、」「１つのベクトルレジスタ内の全ての要素のうちの１つの要素に格納する処理を、１つのベクトルレジスタ内の全ての要素における、データを格納する対象となる１つの要素の位置が、要素番号３３２または３５１の値において０の値からベクトル長３１２によって示される値より１小さい値までの範囲内で実行する」「ことにより、１つのベクトルレジスタ内の全ての要素のうちのベクトルロードされる対象の要素へのデータのみを１つのベクトルレジスタに格納する」ことは、補正後の請求項１１に係る発明における「単一の前記ベクトル読み出し命令に対して、前記ベクトル内のデータ値の読み出しを、当該データ値の前記ベクトル中の位置が、前記位置識別子によって示される終了位置と一致するまで実行することにより、前記ベクトル内の前記使用データのみを前記ベクトルレジスタファイルに読み出す」ことに相当する。
　よって、引用発明における「ＶＲ書き込み制御回路３５」は、補正後の請求項１１に係る発明における「格納／読み出しユニット」に相当する。
　
　また、引用発明における「４つのベクトルレジスタ３６０〜３６３」を構成する個々のベクトルレジスタは、引用発明においてハードウェア的に設けられたものであるのであるから、このベクトルレジスタが格納可能なデータ値の総数が固定数であることは自明である。
　
　さらに、引用例１においては「命令セット」という語が用いられていないものの、引用発明である「ベクトル処理プロセッサ３」のようなプロセッサには、そのプロセッサのための命令セットが存在することは自明である。そのため、引用発明において、「命令セット」が備えられ、「ベクトルロード命令」が「命令セット」に含まれることは自明である。
　
　すると、補正後の請求項１１に係る発明と引用発明とは、次の点で一致する。
　
＜一致点＞
　データプロセッサであって、
　ベクトル処理ユニットと、
　ベクトルレジスタファイルと、
　格納／読み出しユニットと、
　命令セットとを備え、
　前記ベクトルレジスタファイルは、格納可能なデータ値の総数が固定数であり、
　前記命令セットは、ベクトル内の使用データが終了するベクトル中の終了位置を示す位置識別子が埋め込まれたビットフォーマットのベクトル読み出し命令を少なくとも１つ含み、
　前記格納／読み出しユニットは、単一の前記ベクトル読み出し命令に対して、前記ベクトル内のデータ値の読み出しを、当該データ値の前記ベクトル中の位置が、前記位置識別子によって示される終了位置と一致するまで実行することにより、前記ベクトル内の前記使用データのみを前記ベクトルレジスタファイルに読み出す、データプロセッサ。
　
　一方で、両者は、次の点で相違する。
　
＜相違点１＞
　ベクトル内の使用データが終了するベクトル中の終了位置を示す位置識別子が埋め込まれたビットフォーマットのベクトル読み出し命令において、補正後の請求項１１に係る発明では、「ベクトル」の「次元数が２ｎ」であり、「位置識別子」が「ｎビット」であるのに対し、引用発明における「１つのベクトルレジスタ内の全ての要素」の数であるところの要素数は不明であり、また、「１つのベクトルレジスタ内の全ての要素」の数であるところの要素数と「ベクトル長３１２」のビット数との関係が不明である点。
　
＜相違点２＞
　ベクトル内の使用データが終了するベクトル中の終了位置を示す位置識別子が埋め込まれたビットフォーマットのベクトル読み出し命令において、補正後の請求項１１に係る発明では、「使用データ」が「ベクトル内の当該ベクトルよりもデータ値が少ない」ものであるのに対し、引用発明における「ベクトルロードされる対象の要素へのデータ」がロードされる先の要素の数であるところの要素数と「１つのベクトルレジスタ内の全ての要素」の数であるところの要素数との関係が不明である点。
　
５．判断
　上記相違点１及び２について検討する。
　
５の１．相違点１について
　１つのベクトルレジスタに含まれる要素の数（次元数）をハードウェア上の仕様に応じて任意に定めることができることは当業者にはよく知られたことである。特に、１つのベクトルレジスタに含まれる要素の数（次元数）を２のｎ乗とすることは、上記で挙げた周知例１や周知例２で例示したように当業者が慣用していることである。また、２ｎ個のアドレスされる場所があるときに２ｎ個の場所のうちの１つの場所を特定するためにはｎビットの情報があれば足ることも当業者にとって技術常識に過ぎない。そのため、引用発明において「１つのベクトルレジスタ内の全ての要素」の数であるところの要素数（次元数）を２ｎとし、「ベクトルロード命令」における「ベクトル長３１２」をｎビットとすることに何ら困難性はない。
　よって、上記相違点１は格別のものではない。
　
５の２．相違点２について
　上記「３の５．ベクトル長に関する技術常識の認定」にて「技術常識１」として認定したように、ハードウェアとして設けられている１つのベクトルレジスタ内の全ての要素の要素数よりも、ベクトルロード命令（ベクトル読み出し命令）がベクトルロードの対象とする要素の数のほうを小さく設定して、当該ベクトルロード命令によりベクトルロードの対象とする要素のみについてデータをロードすることは、当業者にとって技術常識である。このような技術常識１に照らせば、引用発明において「ベクトルロード命令」内の「ベクトル長３１２」を適宜設定し、「ベクトルロードされる対象の要素へのデータ」がロードされる先の要素の数であるところの要素数を「１つのベクトルレジスタ内の全ての要素」の数であるところの要素数よりも少ないものとすることは、当業者がなし得たことである。
　よって、上記相違点２は格別のものではない。
　
　また、補正後の請求項１１に係る発明が有する作用効果は、引用発明及び技術常識１に基いて、当業者が容易に発明をすることができたものである。
　
６．小括
　したがって、補正後の請求項１１に係る発明は、その優先日前に日本国内又は外国において頒布された刊行物に記載された発明に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。つまり、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　よって、上記補正却下の決定の結論のとおり決定する。
　
第３．本願発明の認定
　平成２２年１月２０日付けの手続補正は上記のとおり却下されたので、本願の請求項１１に係る発明（以下、「本願発明」という。）は、平成２１年７月１日付けの手続補正により補正された、本願の特許請求の範囲の請求項１１に記載されたとおりの次のものと認められる。
　
「　データプロセッサであって、
　　ベクトル処理ユニットと、
　　ベクトルレジスタファイルと、
　　格納／読み出しユニットと、
　　命令セットとを備え、
　前記ベクトルレジスタファイルは、格納可能なデータ値の総数が固定数であり、
　前記命令セットは、次元数が２nであるベクトル内の使用データが終了するベクトル中の終了位置を示すｎビットの位置識別子が埋め込まれたビットフォーマットのベクトル読み出し命令を少なくとも１つ含み、
　前記格納／読み出しユニットは、前記位置識別子を用いて、前記使用データのデータ値を当該データ値の個数分だけ前記ベクトルレジスタファイルに読み出す、データプロセッサ。」
　
第４．引用発明の認定
　引用例１には、図面とともに、上記「第２．補正却下の決定」の「３．引用発明の認定」の「３の１．引用例１に記載されている技術的事項」で示される技術的事項が記載されており、上記「第２．補正却下の決定」の「３．引用発明の認定」の「３の２．引用発明の認定」にて、「引用発明」として認定したとおりの発明が記載されていると認められる。
　
　周知例１には、図面とともに、上記「第２．補正却下の決定」の「３．引用発明の認定」の「３の３．周知例１に記載されている技術的事項」で示される技術的事項が記載されており、周知例２には、図面とともに、上記「第２．補正却下の決定」の「３．引用発明の認定」の「３の４．周知例２に記載されている技術的事項」で示される技術的事項が記載されており、周知例１及び周知例２には上記「第２．補正却下の決定」の「３．引用発明の認定」の「３の５．ベクトル長に関する技術常識の認定」として認定したとおりの技術常識１が記載されている。
　
第５．対比
　本願発明と引用発明を比較する。
　
　引用発明における「ベクトル処理プロセッサ３」は本願発明における「データプロセッサ」に相当する。
　引用発明における「ベクトルデータ演算回路３９」は本願発明における「ベクトル処理ユニット」に相当する。
　引用発明における「ベクトルレジスタ」は本願発明における「ベクトルレジスタファイル」に相当する。
　
　引用発明における「１つのベクトルレジスタ内の全ての要素」は本願発明における「ベクトル」に相当する。
　引用発明における「ベクトルロードされる対象の要素へのデータ」は本願発明における「使用データ」に相当する。
　引用発明における「１つのベクトルレジスタに格納する」ことは本願発明における「ベクトルレジスタファイルに読み出す」ことに相当する。
　よって、引用発明における「ベクトルロードされる対象の要素へのデータのみを１つのベクトルレジスタに格納する」ことは、本願発明における「前記使用データのデータ値を当該データ値の個数分だけ前記ベクトルレジスタファイルに読み出す」ことに相当する。
　
　引用発明における「ベクトル長３１２」は「主記憶１から読み出されるデータを１つのベクトルレジスタ内の全ての要素のうちの１つの要素に格納する処理を、１つのベクトルレジスタ内の全ての要素における、データを格納する対象となる１つの要素の位置が、要素番号３３２または３５１の値において０の値からベクトル長３１２によって示される値より１小さい値までの範囲内で実行する、つまり、ベクトル長３１２で示される値の回数分実行すること」において用いられる「ベクトル長３１２」なのであるから、この「ベクトル長３１２」の値は、ベクトルレジスタ内の全ての要素のうちの、ベクトルロードされる対象の要素が終了する位置を示すものである。よって、引用発明における「ベクトル長３１２」と、本願発明における「次元数が２ｎであるベクトル内の使用データが終了するベクトル中の終了位置を示すｎビットの位置識別子」は、少なくとも、「ベクトル内の使用データが終了するベクトル中の終了位置を示す」「位置識別子」である点で一致する。
　よって、引用発明における「ベクトル長３１２が埋め込まれたビットフォーマットのベクトルロード命令」と、本願発明における「次元数が２ｎであるベクトル内の使用データが終了するベクトル中の終了位置を示すｎビットの位置識別子が埋め込まれたビットフォーマットのベクトル読み出し命令」は、少なくとも、「ベクトル内の使用データが終了するベクトル中の終了位置を示す」「位置識別子が埋め込まれたビットフォーマットのベクトル読み出し命令」である点で一致する。
　そのため、結局のところ、引用発明における「１つのベクトルレジスタ内の全ての要素のうちの１つの要素に格納する処理を、１つのベクトルレジスタ内の全ての要素における、データを格納する対象となる１つの要素の位置が、要素番号３３２または３５１の値において０の値からベクトル長３１２によって示される値より１小さい値までの範囲内で実行する」「ことにより、１つのベクトルレジスタ内の全ての要素のうちのベクトルロードされる対象の要素へのデータのみを１つのベクトルレジスタに格納する」ことは、本願発明における「前記位置識別子を用いて、前記使用データのデータ値を当該データ値の個数分だけ前記ベクトルレジスタファイルに読み出す」ことに相当する。
　よって、引用発明における「ＶＲ書き込み制御回路３５」は、本願発明における「格納／読み出しユニット」に相当する。
　
　また、引用発明における「４つのベクトルレジスタ３６０〜３６３」を構成する個々のベクトルレジスタは、引用発明においてハードウェア的に設けられたものであるのであるから、このベクトルレジスタが格納可能なデータ値の総数が固定数であることは自明である。
　
　さらに、引用例１においては「命令セット」という語が用いられていないものの、引用発明である「ベクトル処理プロセッサ３」のようなプロセッサには、そのプロセッサのための命令セットが存在することは自明である。そのため、引用発明において、「命令セット」が備えられ、「ベクトルロード命令」が「命令セット」に含まれることは自明である。
　
　すると、本願発明と引用発明とは、次の点で一致する。
　
＜一致点＞
　データプロセッサであって、
　ベクトル処理ユニットと、
　ベクトルレジスタファイルと、
　格納／読み出しユニットと、
　命令セットとを備え、
　前記ベクトルレジスタファイルは、格納可能なデータ値の総数が固定数であり、
　前記命令セットは、ベクトル内の使用データが終了するベクトル中の終了位置を示す位置識別子が埋め込まれたビットフォーマットのベクトル読み出し命令を少なくとも１つ含み、
　前記格納／読み出しユニットは、前記位置識別子を用いて、前記使用データのデータ値を当該データ値の個数分だけ前記ベクトルレジスタファイルに読み出す、データプロセッサ。
　
　一方で、両者は、次の点で相違する。
　
＜相違点＞
　ベクトル内の使用データが終了するベクトル中の終了位置を示す位置識別子が埋め込まれたビットフォーマットのベクトル読み出し命令において、本願発明では、「ベクトル」の「次元数が２ｎ」であり、「位置識別子」が「ｎビット」であるのに対し、引用発明における「１つのベクトルレジスタ内の全ての要素」の数であるところの要素数は不明であり、また、「１つのベクトルレジスタ内の全ての要素」の数であるところの要素数と「ベクトル長３１２」のビット数との関係が不明である点。
　
第６．判断
　上記相違点について検討する。
　
　１つのベクトルレジスタに含まれる要素の数（次元数）をハードウェア上の仕様に応じて任意に定めることができることは当業者にはよく知られたことである。特に、１つのベクトルレジスタに含まれる要素の数（次元数）を２のｎ乗とすることは、上記「第２．補正却下の決定」で挙げた周知例１や周知例２で例示したように当業者が慣用していることである。また、２ｎ個のアドレスされる場所があるときに２ｎ個の場所のうちの１つの場所を特定するためにはｎビットの情報があれば足ることも当業者にとって技術常識に過ぎない。そのため、引用発明において「１つのベクトルレジスタ内の全ての要素」の数であるところの要素数（次元数）を２ｎとし、「ベクトルロード命令」における「ベクトル長３１２」をｎビットとすることに何ら困難性はない。
　よって、上記相違点は格別のものではない。
　
　また、本願発明が有する作用効果は引用発明から当業者が予測できた範囲内のものである。
　
　よって、本願発明は、引用発明に基いて、当業者が容易に発明をすることができたものである。
　
第７．平成２３年３月７日付け回答書における請求人の主張について
　平成２３年３月７日付け回答書の特に（２）及び（３）において請求人は、引用例１における発明の開示が不十分であり、引用例１におけるベクトル長とベクトルデータの終了位置との関係が明確でない旨を主張している。
　しかしながら、引用例１には上記「第２．補正却下の決定」の「３．引用発明の認定」の「３の２．引用発明の認定」で認定したとおりの引用発明が記載されていることは、既に示したとおりである。つまり、引用発明における「ベクトル長３１２」は「主記憶１から読み出されるデータを１つのベクトルレジスタ内の全ての要素のうちの１つの要素に格納する処理を、１つのベクトルレジスタ内の全ての要素における、データを格納する対象となる１つの要素の位置が、要素番号３３２または３５１の値において０の値からベクトル長３１２によって示される値より１小さい値までの範囲内で実行する、つまり、ベクトル長３１２で示される値の回数分実行すること」において用いられる「ベクトル長３１２」なのであるから、この「ベクトル長３１２」の値は、ベクトルレジスタ内の全ての要素のうちの、ベクトルロードされる対象の要素が終了する位置を示すものである。
　また、そもそもベクトル計算機の当業者が引用例１に接したならば、ベクトル長（例えば、Ｌと表記することにする。）が設定された上でベクトルロード命令を実行すると引用例１に記載されているのであるから、引用例１にベクトルレジスタを特段の特殊な用い方をする旨の記載がない以上、１つのベクトルレジスタの最初の要素（例えば０番目の要素）から要素番号で昇順にベクトル長が示す個数の範囲の要素（例えばＬ−１番目の要素）までについて、メモリ等からデータをロードするものであると理解するのが通常である。（必要であれば、周知例２における（周知２の３）の「このＶＲ上の各ベクトル要素をＶＲ（ｎ）と表現することがある。ｎは０から（ＶＲＬ）−１までの間の整数である。」と（周知２の９）のベクトルロード命令ＶＬＤのロード先についての「ＶＲｉ（ｎ）」、「ｎ＝０〜Ｌ−１」という記載を参照されたい。）
　そのため、請求人の同回答書の特に（２）及び（３）における主張は失当である。
　また、同回答書の特に（４）において請求人は、平成２１年１０月２０日付け拒絶査定と平成２２年２月１９日付け前置報告書とで、引用例１におけるベクトルロード命令に関する認定を変化させている旨を主張している。
　しかしながら、同拒絶査定には「引用文献１には『ベクトルロード命令をベクトル長で示される値の回数繰り返し行うこと』が記載されており（段落【０００９】〜【００１１】）、当該繰り返しにより要素データ（本願の「データ値」に相当）の個数分だけのロードが実行されるものと認められる」と記載されているのであって、この記載の趣旨は、単一のベクトルロード命令に基づいて、ベクトル長で示される値の回数だけ、各要素データを（メモリから）ベクトルレジスタの要素にロードすることを示すものである。つまり、同拒絶査定の上記で指摘した箇所の記載は「ベクトル長」がベクトルロード命令の数であることを示す趣旨ではない。またそもそも、引用例１に接したベクトル計算機の技術分野の当業者であれば、同拒絶査定の上記で指摘した箇所の記載を、「ベクトル長」がベクトルロード命令の数であることを示す趣旨であると解することはありえない。
　そのため、同前置報告書における「引用文献１には『ベクトルロード命令に含まれるベクトル長で示される値の回数、リクエスト保持レジスタへの情報のセットが繰り返し行われること』が記載されており（段落【０００９】〜【００１１】）、ベクトル長がリクエスト保持レジスタへの情報のセットの回数を意味しているものと認められるものの、当該複数回のセットは単一のベクトルロード命令に応じて行われるものであることに鑑みれば、「ベクトル長」がベクトルロード命令の数であるとする上記主張は採用できない。」との記載と、同拒絶査定の上記で指摘した箇所の記載との間で、引用例１におけるベクトルロード命令に関する認定が変化しているとはいえない。よって、請求人の同回答書の（４）における主張は失当である。
　さらに、請求人の同回答書の（５）における主張も、同回答書の（２）乃至（４）における主張と同様のものであり、その主張は失当である。
　以上より、請求人の同回答書の主張は採用することができない。
　
第８．むすび
　したがって、本願の請求項１１に係る発明は、その優先日前に日本国内又は外国において頒布された刊行物に記載された発明に基いて、当業者が容易に発明をすることができたものであるから、他の請求項について検討をするまでもなく、本願は特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。