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　特願２００１−３９０６０４「リダンダンシー回路を有する半導体メモリ装置」拒絶査定不服審判事件〔平成１４年１２月　６日出願公開、特開２００２−３５２５９５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１３年１２月２１日（パリ条約による優先権主張２００１年５月２５日、大韓民国）の出願であって、 平成２０年６月５日付けで拒絶査定がなされた。
　その後、同年９月８日に審判請求がなされるとともに、同年１０月８日付けで手続補正書が提出され、平成２１年２月１９日付けで前置審査における拒絶理由通知（以下「前置拒絶理由通知」という。）が通知され、同年５月２５日付けで意見書及び補正書が提出された。
　その後当審において、平成２２年４月１４日付けで審尋がなされ、平成２２年７月１４日に回答書が提出されたものである。
　
２．本願発明の認定
　本願の請求項１〜３４に係る発明は、平成２１年５月２５日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜３４に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される以下のとおりのものである。
　
「【請求項１】　リダンダンシー（ｒｅｄｕｎｄａｎｃｙ）回路を有する半導体メモリ装置において、
正規（ｎｏｒｍａｌ）メモリセルアレイ部と、
前記正規メモリセルアレイ部の欠陥セルを復旧するためのリダンダンシーメモリセルアレイ部と、
ローリダンダンシーアドレスバッファとカラムリダンダンシーアドレスバッファとを有し、前記正規メモリセルアレイ部と前記リダンダンシーメモリセルアレイ部とを動作させるメモリ駆動部を備え、
前記メモリ駆動部は、メモリセルの欠陥を検出するテスト動作中において、
アドレス情報を利用して、正規メモリセルに隣接した前記リダンダンシーメモリセルアレイ部を、前記正規メモリセルアレイ部のワードライン起動時間（ｔｃｙｃｌｅ）で直ちに動作するように駆動せしめ、
前記メモリ駆動部は、前記正規メモリセルアレイ部と、前記リダンダンシーメモリセルアレイ部を、テスト動作中において、正規動作における半分のリフレッシュサイクルでリフレッシュすることを特徴とするリダンダンシー回路を有する半導体メモリ装置。」
　
３．引用例に記載された発明　
（１）引用例１：特許第２５７０２０３号公報
（１−１）前置拒絶理由通知に引用された特許第２５７０２０３号公報（平成９年１月８日発行、以下「引用例１」という。）には、図１〜６とともに、次の記載がある。（なお、下線は当合議体にて付加したものである。）
　
「【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、特に
不良ビット救済用の冗長メモリセルを備えた半導体記憶装置
　
「【０００５】図４はウェハテスト時に冗長メモリセルの不良ビットの検出ができる従来の半導体記憶装置の一例（例えば特開平１−２７３２９８号公報参照）を示すブロック図である。
【０００６】この半導体記憶装置は、
複数の通常メモリセルを行方向，列方向に配置した通常のメモリセルアレイ１
冗長メモリセルを複数行配置しメモリセルアレイ１に不良メモリセルが存在するとき行単位で置換するための冗長メモリセルアレイ２ｒ
冗長回路活性化信号ＲＣＡが非活性レベルのとき行アドレス信号ＡＤｒ（構成ビットＸ０〜Ｘｍ）に従って、複数のワード線ＷＬのうちの１本を選択レベルとし活性化レベルのとき複数のワード線ＷＬ全てを非選択レベルとするワード線選択回路３
　
「【０００８】一方、４Ｍビット以上の大容量のＤＲＡＭなどの半導体記憶装置においては、その入出力データの言語構成及びアドレス構成に例えば１６Ｍビットでは１×１６Ｍビット，４×４Ｍビット，８×２Ｍビットなどの種類があり、また
リフレッシュサイクルにも２Ｋ，４Ｋなどの規格がある。
【０００９】このような半導体記憶装置の一例を図５及び図６に示す。
図５は行アドレス信号のビット構成が（Ｘ０〜Ｘｍ），（Ｘ０〜Ｘ（ｍ＋１））の２種類に対応できるようにしたものであり、図６は列アドレス信号のビット構成及び入出力の言語構成を（Ｙ０〜Ｙｎ）×２Ｎ，（Ｙ０〜Ｙ（ｍ＋１））×Ｎの２種類に対応できるようにしたものである。
　
「【００１５】まず第１に、テストモードにエントリーすることにより冗長メモリセルはテストできるものの、通常メモリセルはこのテストモードではテストできない。従って、
テスト時間の大部分を費やすデータホールドテストを、モードを切換えて冗長メモリセルと通常メモリセルとに対してそれぞれ行う必要があるため、通常メモリセルのみのテストの場合に比べてほぼ２倍の時間がかかる。
【００１６】第２に、
通常のメモリセルアレイ１及び冗長メモリセルアレイ２ｒは通常同一平面上に形成しているにもかかわらず、別々にテストされるので、通常のメモリセルアレイ１と冗長メモリセルアレイ２ｒとが隣接する部分のデータホールドに対する厳しい条件でのテスト（ホールド）ができない。
【００１７】第３に、冗長メモリセルアレイ２ｒの冗長ワード線ＲＷＬは冗長メモリセルテスト回路１１から出力される、クロック信号ＣＫと同期して順次更新される冗長アドレス信号ＲＡＤで順次選択されるため、ホールドテスト等のためのテストパターンの自由度が低くなる。」
　
「【００２４】図１は本発明の第１の実施例を示すブロック図である。
【００２５】この実施例が図４に示された従来の半導体記憶装置と相違する点は、メモリブロック１００ｘ，１００ｙそれぞれの冗長ワード線選択回路４ｙに代えて、不良メモリセルのアドレスを設定する不良アドレス設定回路のヒューズ回路４１を含み２種類のアドレス構成のうちの選択，設定された種類以外の種類の動作モードでは必要として選択，設定された種類の動作モードでは不要となる予め定められた信号、この実施例では複数のワード線ＷＬ及び冗長ワード線選択用の行アドレス信号ＡＤｒ（構成ビットＸ０〜Ｘｍ）以外のもう１つの
行アドレス信号のビットＸ（ｍ＋１）のレベルが低レベル（“０”レベル）のとき
行アドレス信号のビットＸ（ｍ＋１）が高レベル（“１”レベル）のときヒューズ回路４１の出力を無効化して行アドレス信号ＡＤｒ（Ｘ０〜Ｘｍ）の指定アドレスに従って複数の冗長ワード線ＲＷＬのうちの一本を選択レベルとすると共に冗長回路活性化信号ＲＣＡを活性化レベルとする冗長ワード線選択回路４
アドレス構成切換信号ＡＳＸが高レベル（“１”レベル）のときに行アドレス信号のビットＸ（ｍ＋１）を取込んでこれを冗長ワード戦線滝回路４（審決注：「冗長ワード線選択回路４」の誤記と認める。）に供給し、低レベル（“０”レベル）を供給する冗長メモリセル部制御回路６
【００２６】次にこの実施例の動作について説明する。
【００２７】この実施例では、アドレス構成切換信号ＡＳＸが低レベルであれば冗長メモリセル部制御回路６の出力は低レベルとなり、
冗長ワード線選択回路４は図６（審決注：「図５」の誤記と認める。）に示された従来の半導体記憶回路の冗長ワード線選択回路４ｙと同一機能となる
【００２８】すなわち、ヒューズ回路４１に不良アドレスを設定する前に、行アドレス信号のビットＸ（ｍ＋１）を低レベル（“０”レベル）にしてメモリセルアレイ１の通常メモリセルを行アドレス信号ＡＤｒ（Ｘ０〜Ｘｍ）によって選択し、ビットＸ（ｍ＋１）を高レベル（“１”レベル）にして冗長メモリセルアレイ２ｒの冗長メモリセルを行アドレス信号ＡＤｒ（Ｘ０〜Ｘｍ）の所定のビットによって選択してデータの書込み，読出しを行うことができる。
【００２９】
そしてこのデータの書込み，読出しは設定された同一の動作モードで行うことができるので、通常のメモリセルアレイ１及び冗長メモリセルアレイ２ｒに対するデータホールドテストを含むテストを同時に１回で行うことができ、従ってテスト時間を大幅に短縮することができる。
通常のメモリセルアレイ１及び冗長メモリセルアレイ２ｒの隣接部分を含めたホールドテストができ、更にそのテストパターンを行アドレス信号ＡＤｒ（Ｘ０〜Ｘｍ）及びビットＸ（ｍ＋１）に従って任意に設定することができ、
【００３０】図２は本発明の第２の実施例を示すブロック図である。
【００３１】図１に示された第１の実施例では、冗長ワード線選択回路４への行アドレス信号のビットＸ（ｍ＋１）を低レベル（“０”レベル）にして通常メモリセルを選択しようとする場合、ヒューズ回路４１に不良アドレスが設定されているとその不良アドレスと対応する冗長メモリセルが選択されて通常メモリセルは選択できなくなる。すなわち、不良アドレスの設定前には通常メモリセル及び冗長メモリセルの全てがテストできるが、設定後では不良アドレスと対応する通常メモリセルのテストができない。この実施例は、不良アドレス設定後でもその不良アドレスと対応する通常メモリセルのテストができるようにしたものである（請求項５と対応）。
【００３２】この実施例において、テストモード信号ＴＳＴが低レベルの通常の動作モードでは、冗長メモリセル部制御回路６ａは第２の実施例の冗長メモリセル部制御回路６と同一機能，動作をはたし、冗長ワード線選択回路４ａは第１の実施例の冗長ワード線選択回路４と同一機能，動作をはたす。また、
テストモード信号ＴＳＴが高レベルのテストモードのときは、冗長メモリセル部制御回路６ａ及び冗長ワード線選択回路４ａは、ヒューズ回路４１に不良アドレスが設定されていてもその出力を無効化し、行アドレス信号のビットＸ（ｍ＋１）が“０”レベルであれば冗長回路活性化信号ＲＣＡを非活性化レベルとして行アドレス信号ＡＤｒ（Ｘ０〜Ｘｍ）に従って通常のワード線選択回路３で通常メモリセルを選択し、“１”レベルであれば行アドレス信号ＡＤｒ（Ｘ０〜Ｘｍ）の所定のビットにより冗長メモリセルを選択すると共に冗長回路活性化信号ＲＣＡを活性化レベルとする。
【００３３】図３は本発明の第３の実施例を示すブロック図である。
【００３４】この実施例は、メモリセルアレイ１の不良メモリセルに対し、列単位で置換が行なわれる図６に示された従来の半導体記憶装置に本発明を適用したものである。
【００３５】
冗長メモリセル部制御回路６ｂは、言語構成切換信号ＷＳＸが高レベル（“１”レベル）のときに列アドレス信号のビットＹ（ｎ＋１）を取込んでこれを冗長セル列選択回路９に供給し、低レベル（“０”レベル）のときは低レベル（“０”レベル）を供給する。
【００３６】従って、図１に示された第１の実施例と同様に、不良アドレス設定前に、同一動作モードで通常メモリセルアレイ１の通常メモリセル及び冗長メモリセルアレイ２ｃの冗長メモリセルを同時にテストすることができ、第１の実施例と同様の作用効果が得られる。
【００３７】この第３の実施例においても、第１の実施例と同様に不良アドレス設定後はその不良アドレスと対応する通常メモリセルのテストができない。不良アドレス設定後でもその不良アドレスと対応する通常メモリセルのテストができるようにするには、図２に示された第２の実施例と同様に、
冗長セル列選択回路９に、テストモード信号ＴＳＴが高レベル（“１”レベル）のとき、ヒューズ回路９１の出力を無効化し、列アドレス信号のビットＹ（ｎ＋１）が“０”レベルであれば冗長回路活性化信号ＲＣＡｃを非活性化レベルとし、ビットＹ（ｎ＋１）が“１”レベルであれば冗長回路活性化信号ＲＣＡｃを活性化レベルとして冗長メモリセルを選択する
【００３８】
これら実施例においては、冗長メモリセルによる置換が行単位又は列単位の一方のみに行える場合について記載したが、行単位及び列単位の両方に置換が可能な半導体記憶装置についても、これら両方に本発明を適用することができる。
通常のメモリセルアレイ１
行単位で置換可能な冗長メモリセルアレイ２ｒ、及び列単位で置換可能な冗長メモリセルアレイ２ｃ
　
（１−２）引用例１の００３８段落に「これら実施例においては、冗長メモリセルによる置換が行単位又は列単位の一方のみに行える場合について記載したが、行単位及び列単位の両方に置換が可能な半導体記憶装置についても、これら両方に本発明を適用することができる。」と記載されている。よって、引用発明の認定においては、行単位及び列単位の両方に引用発明の技術を適用したもの、すなわち、「行アドレス信号のビットＸ（ｍ＋１）」と「列アドレス信号のビットＹ（ｎ＋１）」の両方の入力が可能な構成を前提とする。
　
（１−３）よって、引用例１には以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　
「不良ビット救済用の冗長メモリセルを備えた半導体記憶装置において、
　複数の通常メモリセルを行方向，列方向に配置した通常のメモリセルアレイ１と、
　冗長メモリセルを複数行配置しメモリセルアレイ１に不良メモリセルが存在するとき行単位で置換するための冗長メモリセルアレイ２ｒ、及び列単位で置換可能な冗長メモリセルアレイ２ｃと、
　アドレス構成切換信号ＡＳＸが高レベル（“１”レベル）のときに行アドレス信号のビットＸ（ｍ＋１）を取込んでこれを冗長ワード線選択回路４に供給し、低レベル（“０”レベル）を供給する冗長メモリセル部制御回路６ａと、
　列アドレス信号のビットＹ（ｎ＋１）を取込んでこれを冗長セル列選択回路９に供給する冗長メモリセル部制御回路６ｂと、
　テストモード信号ＴＳＴが高レベルのテストモードのときは、ヒューズ回路４１に不良アドレスが設定されていてもその出力を無効化し、行アドレス信号のビットＸ（ｍ＋１）が“０”レベルであれば冗長回路活性化信号ＲＣＡを非活性化レベルとして行アドレス信号ＡＤｒ（Ｘ０〜Ｘｍ）に従って通常のワード線選択回路３で通常メモリセルを選択し、“１”レベルであれば行アドレス信号ＡＤｒ（Ｘ０〜Ｘｍ）の所定のビットにより冗長メモリセルを選択すると共に冗長回路活性化信号ＲＣＡを活性化レベルとする冗長ワード線選択回路４ａと、
　テストモード信号ＴＳＴが高レベル（“１”レベル）のとき、ヒューズ回路９１の出力を無効化し、列アドレス信号のビットＹ（ｎ＋１）が“０”レベルであれば冗長回路活性化信号ＲＣＡｃを非活性化レベルとし、ビットＹ（ｎ＋１）が“１”レベルであれば冗長回路活性化信号ＲＣＡｃを活性化レベルとして冗長メモリセルを選択する冗長セル列選択回路９を備える不良ビット救済用の冗長メモリセルを備えた半導体記憶装置。」
　
（２）引用例２：特開平１１−３３９４９４号公報
（２−１）前置拒絶理由通知に引用された特開平１１−３３９４９４号公報（平成１１年１２月１０日発行、以下「引用例２」という。）には、次の記載がある。（なお、下線は当合議体にて付加したものである。）
　
「【０００１】
【発明の属する技術分野】この発明は、ダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）における欠陥救済技術に利用して有効な技術に関するものである。」
　
「【００４３】
アドレス信号Ａｉは、アドレスバッファ５１に供給される。
上記アドレスバッファ５１は、外部端子から供給されるアドレス信号Ａｉを受けるものである
　
「【００５４】前記のような６４Ｍビットの記憶容量を持つダイナミック型ＲＡＭのリフレッシュ周期は、
標準規格として４Ｋ（４０９６）サイクルに決められている。
通常動作では、
上記４Ｋリフレッシュ動作が実施される。
【００５５】
この標準規格のリフレッシュに加えて、テストモードとしてテスト時間短縮のため２Ｋリフレッシュ動作が設けられている。
　
４．本願発明と引用発明との対比
（１）引用発明の「不良ビット救済用の冗長メモリセルを備えた半導体記憶装置」は、本願発明の「リダンダンシー（ｒｅｄｕｎｄａｎｃｙ）回路を有する半導体メモリ装置」に相当する。
　
（２）引用発明の「複数の通常メモリセルを行方向，列方向に配置した通常のメモリセルアレイ１」は、本願発明の「正規（ｎｏｒｍａｌ）メモリセルアレイ部」に相当する。
　
（３）引用発明の「冗長メモリセルを複数行配置しメモリセルアレイ１に不良メモリセルが存在するとき行単位で置換するための冗長メモリセルアレイ２ｒ、及び列単位で置換可能な冗長メモリセルアレイ２ｃ」は、本願発明の「前記正規メモリセルアレイ部の欠陥セルを復旧するためのリダンダンシーメモリセルアレイ部」に相当する。
　
（４）引用発明の「行アドレス信号のビットＸ（ｍ＋１）」は、行アドレス信号であって、かつ、該信号のレベルに応じて冗長メモリセルを選択するか否かが決定される信号であるから、本願発明の「ローリダンダンシーアドレス」に相当する。
　よって、引用発明の「アドレス構成切換信号ＡＳＸが高レベル（“１”レベル）のときに行アドレス信号のビットＸ（ｍ＋１）を取込んでこれを冗長ワード線選択回路４に供給し、低レベル（“０”レベル）を供給する冗長メモリセル部制御回路６」は、本願発明の「ローリダンダンシーアドレスバッファ」と「ローリダンダンシーアドレスを取り込む手段」である点で共通する。
　
（５）引用発明の「列アドレス信号のビットＹ（ｎ＋１）」は、列アドレス信号であって、かつ、該信号のレベルに応じて冗長メモリセルを選択するか否かが決定される信号であるから、本願発明の「カラムリダンダンシーアドレス」に相当する。
　よって、引用発明の「列アドレス信号のビットＹ（ｎ＋１）を取込んでこれを冗長セル列選択回路９に供給する冗長メモリセル部制御回路６ｂ」は、本願発明の「カラムリダンダンシーアドレスバッファ」と「カラムリダンダンシーアドレスを取り込む手段」である点で共通する。
　
（６）引用発明の「ワード線選択回路３」は通常メモリセルを選択し、「冗長ワード線選択回路４ａ」は冗長メモリセルを選択しているから、引用発明の「ワード線選択回路３と冗長ワード線選択回路４ａからなる回路」は、本願発明の「前記正規メモリセルアレイ部と前記リダンダンシーメモリセルアレイ部とを動作させるメモリ駆動部」に相当する。
　また、引用発明の「テストモード信号ＴＳＴが高レベルのテストモードのとき」は、本願発明の「メモリセルの欠陥を検出するテスト動作中において、」に相当する。
　また、引用例１の００２９段落に「通常のメモリセルアレイ１及び冗長メモリセルアレイ２ｒの隣接部分を含めたホールドテストができ、更にそのテストパターンを行アドレス信号ＡＤｒ（Ｘ０〜Ｘｍ）及びビットＸ（ｍ＋１）に従って任意に設定することができ、」と記載されているから、引用発明では、行アドレス信号ＡＤｒ（Ｘ０〜Ｘｍ）及びビットＸ（ｍ＋１）という「アドレス情報を利用して」いることは明らかである。また、通常のメモリセルアレイ１と冗長メモリセルアレイ２ｒの隣接部分のホールドテストが行われることから、冗長メモリセルアレイ２ｒが通常のメモリセルアレイ１に隣接していることが明らかであり、引用発明においても、本願発明のように「正規メモリセルに隣接した前記リダンダンシーメモリセルアレイ部」であると認められる。
　ここで、引用発明での、テストモード信号ＴＳＴが高レベルのテストモードのときにおいて、通常メモリセルを選択するときと冗長メモリセルを選択するときのワードライン起動時間（ｔｃｙｃｌｅ）について検討する。なお、「ワードライン起動時間（ｔｃｙｃｌｅ）」とは、本願の発明の詳細な説明の００２６段落に記載された「ｔｃｙｃｌｅはメモリセルのワードラインを駆動させてから一回のリード又はライト動作を行ったあと、ワードラインをオフさせるのに必要な時間（以下、“ワードライン起動時間”という）」のことである。すると、引用発明では、テストモード信号ＴＳＴが高レベルのテストモードのときは、ヒューズ回路４１に不良アドレスが設定されていてもその出力を無効化され冗長アドレスか否かの判定が行われておらず、通常メモリセルを選択するときと冗長メモリセルを選択するときとでは、行アドレス信号のビットＸ（ｍ＋１）が“０”レベルであるか、“１”レベルであるかが異なるのみである。両者の場合においてワード線を選択するためのデコード時間が同じであることは明らかであり、また、そのほかの一回のリード又はライト動作に必要な時間及びワードラインをオフさせるのに必要な時間は当然同じ時間となる。よって、引用発明では、テストモード信号ＴＳＴが高レベルのテストモードのときにおいて、行アドレス信号ＡＤｒ（Ｘ０〜Ｘｍ）及びビットＸ（ｍ＋１）を利用して、通常メモリセルに隣接した冗長メモリセルを、通常メモリセルのワードライン起動時間（ｔｃｙｃｌｅ）と同じ時間で動作させているから、引用発明においても、本願発明のように、「前記メモリ駆動部は、メモリセルの欠陥を検出するテスト動作中において、　アドレス情報を利用して、正規メモリセルに隣接した前記リダンダンシーメモリセルアレイ部を、前記正規メモリセルアレイ部のワードライン起動時間（ｔｃｙｃｌｅ）で直ちに動作するように駆動せしめ」ているものと認められる。
　
　なお、請求人は、平成２１年５月２５日付けの意見書において、「アドレス情報を利用して、正規メモリセルに隣接した前記リダンダンシーメモリセルアレイ部を、前記正規メモリセルアレイ部のワードライン起動時間（ｔｃｙｃｌｅ）で直ちに動作するように駆動せしめ」と補正した理由について、「正しくは、『正規メモリに続いてリダンダンシーメモリがシームレスに連続して動作する』内容に記載すべきところです。」と述べている。
　よって、念のため、引用発明が、「正規メモリに続いてリダンダンシーメモリがシームレスに連続して動作する」ものであるかについても一応検討する。
　引用発明は、引用例１の００１５段落に記載された「テスト時間の大部分を費やすデータホールドテストを、モードを切換えて冗長メモリセルと通常メモリセルとに対してそれぞれ行う必要があるため、通常メモリセルのみのテストの場合に比べてほぼ２倍の時間がかかる。」という課題を、００２９段落に「そしてこのデータの書込み，読出しは設定された同一の動作モードで行うことができるので、通常のメモリセルアレイ１及び冗長メモリセルアレイ２ｒに対するデータホールドテストを含むテストを同時に１回で行うことができ、従ってテスト時間を大幅に短縮することができる。」と記載されているように解決しているのであるから、引用発明においては、通常のメモリセルアレイと冗長メモリセルアレイのテストを同一の動作モードで行える、つまり、「シームレスに」動作しているしていると認められる。
　また、引用発明においては、引用例１の００１６段落に記載された「通常のメモリセルアレイ１及び冗長メモリセルアレイ２ｒは通常同一平面上に形成しているにもかかわらず、別々にテストされるので、通常のメモリセルアレイ１と冗長メモリセルアレイ２ｒとが隣接する部分のデータホールドに対する厳しい条件でのテスト（ホールド）ができない。」という課題に対応して、００２９段落に記載されているように、「通常のメモリセルアレイ１及び冗長メモリセルアレイ２ｒの隣接部分を含めたホールドテストができ」るようにしているから、引用発明では、通常のメモリセルアレイをテストしたときの影響が消えないうちに冗長メモリセルアレイの隣接部分のテストが行われる程度に「連続して」動作していると認められる。
　
　したがって、引用発明の「ワード線選択回路３と冗長ワード線選択回路４ａからなる回路」は、「正規メモリに続いてリダンダンシーメモリがシームレスに連続して動作する」という意味においても、本願発明のように、「アドレス情報を利用して、正規メモリセルに隣接した前記リダンダンシーメモリセルアレイ部を、前記正規メモリセルアレイ部のワードライン起動時間（ｔｃｙｃｌｅ）で直ちに動作するように駆動せしめ」る構成となっているものと認められる。
　
（７）以上によれば、本願発明と引用発明とは、 
　
「リダンダンシー（ｒｅｄｕｎｄａｎｃｙ）回路を有する半導体メモリ装置において、
正規（ｎｏｒｍａｌ）メモリセルアレイ部と、
前記正規メモリセルアレイ部の欠陥セルを復旧するためのリダンダンシーメモリセルアレイ部と、
ローリダンダンシーアドレスを取り込む手段とカラムリダンダンシーアドレスを取り込む手段とを有し、前記正規メモリセルアレイ部と前記リダンダンシーメモリセルアレイ部とを動作させるメモリ駆動部を備え、
前記メモリ駆動部は、メモリセルの欠陥を検出するテスト動作中において、
アドレス情報を利用して、正規メモリセルに隣接した前記リダンダンシーメモリセルアレイ部を、前記正規メモリセルアレイ部のワードライン起動時間（ｔｃｙｃｌｅ）で直ちに動作するように駆動せしめるリダンダンシー回路を有する半導体メモリ装置。」
　
　である点で一致し、以下の点で相違する。
　
（相違点１）
　「ローリダンダンシーアドレスを取込む手段とカラムリダンダンシーアドレスを取込む手段」が、本願発明では「ローリダンダンシーアドレスバッファとカラムリダンダンシーアドレスバッファ」であるのに対して、引用発明ではバッファであることが明記されていない点。
　
（相違点２）
　本願発明では「前記メモリ駆動部は、前記正規メモリセルアレイ部と、前記リダンダンシーメモリセルアレイ部を、テスト動作中において、正規動作における半分のリフレッシュサイクルでリフレッシュする」のに対して、引用発明ではそのようなことが記載されていない点。
　
５．当審の判断
（１）相違点１について
　引用例２の００４３段落に「アドレス信号Ａｉは、アドレスバッファ５１に供給される。・・・上記アドレスバッファ５１は、外部端子から供給されるアドレス信号Ａｉを受けるものである」と記載されるように、外部端子から供給されるアドレス信号を受けるためにアドレスバッファを用いることは当業者における周知技術である。
　よって、引用発明において、行アドレス信号のビットＸ（ｍ＋１）を取込む冗長メモリセル部制御回路６ａと、列アドレス信号のビットＹ（ｎ＋１）を取込む冗長メモリセル部制御回路６ｂ内にそれぞれアドレスバッファ回路を備えること、すなわち、本願発明のごとく、「ローリダンダンシーアドレスバッファとカラムリダンダンシーアドレスバッファ」を備える構成とすることは当業者が容易に想到し得た事項である。
　
（２）相違点２について
　引用例２の００５４〜００５５段落に、リフレッシュ周期が標準規格として４Ｋ（４０９６）サイクルに決められ、通常動作では該４Ｋリフレッシュ動作が実施されるダイナミック型ＲＡＭにおいて、テストモードとしてテスト時間短縮のため２Ｋリフレッシュ動作を行うことが記載されている。
　引用発明と引用例２に記載の発明は、ともに半導体記憶装置においてテスト時間短縮を目的とするものであり、引用発明に引用例２に記載のテストモード時のリフレッシュ動作を適用して、本願発明のごとく、「前記メモリ駆動部は、前記正規メモリセルアレイ部と、前記リダンダンシーメモリセルアレイ部を、テスト動作中において、正規動作における半分のリフレッシュサイクルでリフレッシュする」ようにすることは当業者が容易に想到し得た事項である。
　
６．むすび 
　以上、前置拒絶理由通知において指摘したとおり、本願発明は、引用例１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶すべきものである。 
　よって、結論のとおり審決する。