【事件の表示】
　平成１１年特許願第５１８７８２号「半導体装置の製造方法」拒絶査定不服審判事件〔平成１１年　４月　１日国際公開、ＷＯ９９／１６１１６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯 
　本願は、１９９７年９月１９日を国際出願日とする特許出願であって、平成１９年６月２６日付けの拒絶理由通知に対して同年８月２４日付けで手続補正がなされたが、同年１０月２４日付けで拒絶査定がなされた。
　それに対して、同年１２月７日に拒絶査定不服審判が請求されるとともに、同年１２月２８日付けで手続補正がなされ、その後、平成２２年４月７日付けで審尋がなされ、同年６月１１日に回答書が提出された。
　
第２．補正の却下の決定
［補正の却下の決定の結論］
　平成１９年１２月２８日付けの手続補正を却下する。
　
［理由］
１．補正の内容
　平成１９年１２月２８日付けの手続補正（以下「本件補正」という。）は、補正前の明細書の特許請求の範囲の請求項１〜２３を、補正後の明細書の特許請求の範囲の請求項１〜２３と補正するものであり、補正前後の請求項１は以下のとおりである。
（補正前）
　「１．（ａ）ＭＯＳトランジスタのゲート電極として作用する第１導電膜を形成した後、第１導電型の第１半導体領域を形成するため、半導体基板に対してイオン打ち込みを行う工程と、
　（ｂ）前記（ａ）工程の後、前記第１導電膜の側壁にサイドウォールスペーサを形成する工程と、
　（ｃ）前記（ｂ）工程の後、前記第１導電型の第２半導体領域を形成するため、前記半導体基板の深い領域にイオン打ち込みを行う工程と、
　（ｄ）前記（ｂ）工程の後、前記第１導電型の第３半導体領域を形成するため、前記半導体基板の浅い領域にイオン打ち込みを行う工程と、
　（ｅ）前記（ｃ）工程及び（ｄ）工程の後、前記半導体基板上にコバルトを含む金属膜を堆積する工程と、
　（ｆ）前記（ｅ）工程の後、熱処理を施して、前記第２半導体領域にコバルトシリサイド層を形成する工程と、
　を含み、
　前記（ｄ）工程におけるドーズ量は、前記（ｃ）工程におけるドーズ量よりも多く、
　前記第３半導体領域の不純物濃度は、前記第２半導体領域の不純物濃度よりも高く、
　前記（ｄ）工程は、前記（ｃ）工程よりも、前記半導体基板に残留欠陥を多く形成する工程であることを特徴とする半導体装置の製造方法。」
　
（補正後）
　「【請求項１】　（ａ）ＭＯＳトランジスタのゲート電極として作用する第１導電膜を形成した後、第１導電型の第１半導体領域を形成するため、半導体基板に対してイオン打ち込みを行う工程と、
　（ｂ）前記（ａ）工程の後、前記第１導電膜の側壁にサイドウォールスペーサを形成する工程と、
　（ｃ）前記（ｂ）工程の後、前記第１導電型の第２半導体領域を形成するため、前記半導体基板の深い領域にイオン打ち込みを行う工程と、
　（ｄ）前記（ｂ）工程の後、前記第１導電型の第３半導体領域を形成するため、前記半導体基板の浅い領域にイオン打ち込みを行う工程と、
　（ｅ）前記（ｃ）工程及び（ｄ）工程の後、前記半導体基板上にコバルトを含む金属膜を堆積する工程と、
　（ｆ）前記（ｅ）工程の後、熱処理を施して、前記第３半導体領域にコバルトシリサイド層を形成する工程と、
　を含み、
　前記（ｄ）工程におけるドーズ量は、前記（ｃ）工程におけるドーズ量よりも多く、
　前記第３半導体領域の不純物濃度は、前記第２半導体領域の不純物濃度よりも高く、
　前記（ｄ）工程は、前記（ｃ）工程よりも、前記半導体基板に残留欠陥を多く形成する工程であり、
　前記（ｆ）工程後に前記コバルトシリサイド層となっていない前記第３半導体領域の膜厚は、前記（ｆ）工程で形成される前記コバルトシリサイド層の膜厚以下であることを特徴とする半導体装置の製造方法。」
　
２．補正事項の整理
　本件補正による補正事項を整理すると、以下のとおりである。
（１）補正事項１
　補正前の請求項１の「（ｆ）前記（ｅ）工程の後、熱処理を施して、前記第２半導体領域にコバルトシリサイド層を形成する工程と、」を、補正後の請求項１の「（ｆ）前記（ｅ）工程の後、熱処理を施して、前記第３半導体領域にコバルトシリサイド層を形成する工程と、」と補正すること。
　
（２）補正事項２
　補正前の請求項１の「前記（ｄ）工程は、前記（ｃ）工程よりも、前記半導体基板に残留欠陥を多く形成する工程である」を、補正後の請求項１の「前記（ｄ）工程は、前記（ｃ）工程よりも、前記半導体基板に残留欠陥を多く形成する工程であり、　前記（ｆ）工程後に前記コバルトシリサイド層となっていない前記第３半導体領域の膜厚は、前記（ｆ）工程で形成される前記コバルトシリサイド層の膜厚以下である」と補正すること。
　
（３）補正事項３
　補正前の請求項２の「前記（ｄ）工程は、前記（ｃ）工程よりも、前記半導体基板に残留欠陥を多く形成する工程である」を、補正後の請求項２の「前記（ｄ）工程は、前記（ｃ）工程よりも、前記半導体基板に残留欠陥を多く形成する工程であり、　前記（ｆ）工程後に前記コバルトシリサイド層となっていない前記第３半導体領域の膜厚は、前記（ｆ）工程で形成される前記コバルトシリサイド層の膜厚以下である」と補正すること。
　
（４）補正事項４
　補正前の請求項９の「前記深い低濃度領域と前記浅い高濃度領域からなるソース・ドレイン領域表面にコバルト膜を堆積後、熱処理を施して、ソース・ドレイン領域にコバルトシリサイド層を形成する工程とを含み、」を、補正後の請求項９の「前記深い低濃度領域と前記浅い高濃度領域からなるソース・ドレイン領域表面にコバルト膜を堆積後、熱処理を施して、ソース・ドレイン領域にコバルトシリサイド層を形成するシリサイド工程とを含み、」と補正すること。
　
（５）補正事項５
　補正前の請求項９の「前記ソース・ドレイン領域は、基板表面からの深さが、２×ｔ以上の領域で、不純物濃度が１×１０２０atoms/cm3以下である」を、補正後の請求項９の「前記ソース・ドレイン領域は、基板表面からの深さが、２×ｔ以上の領域で、不純物濃度が１×１０２０atoms/cm3以下であり、　前記シリサイド工程後に前記コバルトシリサイド層となっていない前記高濃度領域の膜厚は、前記シリサイド工程で形成される前記コバルトシリサイド層の膜厚以下である」と補正すること。
　
（６）補正事項６
　補正前の請求項１２の「ドーパントの活性化熱処理を実施した後、ソース・ドレイン領域表面をコバルトシリサイド化する工程を有し、」を、補正後の請求項１２の「ドーパントの活性化熱処理を実施した後、ソース・ドレイン領域表面をコバルトシリサイド化するシリサイド工程を有し、」と補正すること。
　
（７）補正事項７
　補正前の請求項１２の「前記第２ドーパントイオン打込みは、前記第１ドーパントイオン打込みよりも、前記半導体基板に残留欠陥を多く形成する」を、補正後の請求項１２の「前記第２ドーパントイオン打込みは、前記第１ドーパントイオン打込みよりも、前記半導体基板に残留欠陥を多く形成するものであり、　前記第２ドーパントイオン打込みによって形成された半導体領域であって、前記シリサイド工程後に前記コバルトシリサイド層となっていない前記半導体領域の膜厚は、前記シリサイド工程で形成される前記コバルトシリサイド層の膜厚以下である」と補正すること。
　
（８）補正事項８
　補正前の請求項１６の「（ｃ）前記ソース・ドレイン領域表面にコバルト膜を堆積後、熱処理を施して、ソース・ドレイン領域にコバルトシリサイド層を形成する工程とを含み、」を、補正後の請求項１６の「（ｃ）前記ソース・ドレイン領域表面にコバルト膜を堆積後、熱処理を施して、ソース・ドレイン領域にコバルトシリサイド層を形成するシリサイド工程とを含み、」と補正すること。
　
（９）補正事項９
　補正前の請求項１６の「前記第３ドーパントイオン打込みは、前記第２ドーパントイオン打込みよりも、前記半導体基板に残留欠陥を多く形成する」を、補正後の請求項１６の「前記第３ドーパントイオン打込みは、前記第２ドーパントイオン打込みよりも、前記半導体基板に残留欠陥を多く形成するものであり、　前記第３ドーパントイオン打込みによって形成された半導体領域であって、前記シリサイド工程後に前記コバルトシリサイド層となっていない前記半導体領域の膜厚は、前記シリサイド工程で形成される前記コバルトシリサイド層の膜厚以下である」と補正すること。
　
３．新規事項の追加の有無、及び補正の目的の適否について
（１）補正事項１について
　補正事項１は、明らかな誤記を正しい記載に訂正するものであるから、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第３号に掲げる誤記の訂正を目的とするものに該当する。
　また、当該補正が、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たすことは明らかである。
　
（２）補正事項２
　補正事項２により新たに追加された事項は、本願の願書に最初に添付した明細書（以下、本願の願書に最初に添付した明細書、本願の願書に最初に添付した図面を各々「当初明細書」、「当初図面」といい、これらをまとめて「当初明細書等」という。）の２１ページ１０行〜２２ページ７行及び当初図面の第１７図〜第１９図に記載されているものと認められるから、補正事項２は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項２は当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　また、補正事項２は、補正前の請求項１に係る発明の発明特定事項である「（ｆ）工程」に対して、「前記コバルトシリサイド層となっていない前記第３半導体領域の膜厚は、前記（ｆ）工程で形成される前記コバルトシリサイド層の膜厚以下である」という技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（３）補正事項３
　補正事項３は、補正事項２と同様に、特許法第１７条の２第３項に規定する要件を満たし、同法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（４）補正事項４
　補正事項４により新たに追加された事項は、当初明細書の１８ページ１９行〜１９ページ３行に記載されているから、補正事項４は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項４は当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　また、補正事項４は、補正前の請求項９に係る発明の発明特定事項である「前記深い低濃度領域と前記浅い高濃度領域からなるソース・ドレイン領域表面にコバルト膜を堆積後、熱処理を施して、ソース・ドレイン領域にコバルトシリサイド層を形成する工程」に対して、当該工程が「シリサイド工程」であるという技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（５）補正事項５
　補正事項５は、補正事項２と同様に、特許法第１７条の２第３項に規定する要件を満たし、同法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（６）補正事項６
　補正事項６は、補正事項４と同様に、特許法第１７条の２第３項に規定する要件を満たし、同法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（７）補正事項７
　補正事項７は、補正事項２と同様に、特許法第１７条の２第３項に規定する要件を満たし、同法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（８）補正事項８
　補正事項８は、補正事項４と同様に、特許法第１７条の２第３項に規定する要件を満たし、同法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（９）補正事項９
　補正事項９は、補正事項２と同様に、特許法第１７条の２第３項に規定する要件を満たし、同法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（１０）新規事項の追加の有無、及び補正の目的の適否についてのまとめ
　以上検討したとおりであるから、本件補正は特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。
　
４．独立特許要件について
（１）補正後の発明
　本件補正による補正後の請求項１〜２３に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜２３に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される、以下のとおりのものである。
　
　「【請求項１】　（ａ）ＭＯＳトランジスタのゲート電極として作用する第１導電膜を形成した後、第１導電型の第１半導体領域を形成するため、半導体基板に対してイオン打ち込みを行う工程と、
　（ｂ）前記（ａ）工程の後、前記第１導電膜の側壁にサイドウォールスペーサを形成する工程と、
　（ｃ）前記（ｂ）工程の後、前記第１導電型の第２半導体領域を形成するため、前記半導体基板の深い領域にイオン打ち込みを行う工程と、
　（ｄ）前記（ｂ）工程の後、前記第１導電型の第３半導体領域を形成するため、前記半導体基板の浅い領域にイオン打ち込みを行う工程と、
　（ｅ）前記（ｃ）工程及び（ｄ）工程の後、前記半導体基板上にコバルトを含む金属膜を堆積する工程と、
　（ｆ）前記（ｅ）工程の後、熱処理を施して、前記第３半導体領域にコバルトシリサイド層を形成する工程と、
　を含み、
　前記（ｄ）工程におけるドーズ量は、前記（ｃ）工程におけるドーズ量よりも多く、
　前記第３半導体領域の不純物濃度は、前記第２半導体領域の不純物濃度よりも高く、
　前記（ｄ）工程は、前記（ｃ）工程よりも、前記半導体基板に残留欠陥を多く形成する工程であり、
　前記（ｆ）工程後に前記コバルトシリサイド層となっていない前記第３半導体領域の膜厚は、前記（ｆ）工程で形成される前記コバルトシリサイド層の膜厚以下であることを特徴とする半導体装置の製造方法。」
　
（２）引用刊行物に記載された発明
（２−１）本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平８−１４８６７９号公報（以下「引用例」という。）には、図１、６〜１１及び２０〜２５とともに以下の記載がある（なお、下線は当合議体にて付加したものである。以下同じ。）。
　
ａ．「【０００１】
【産業上の利用分野】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、微細化されたＭＩＳＦＥＴ(Metal-Insulator-Semiconductor-Field-Effective-Transister)の駆動能力の向上に適用して有効な技術に関するものである
　
ｂ．「【００４６】
【実施例】以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施例を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００４７】（実施例１）図１は、本発明の実施例１である半導体集積回路装置の要部を示す断面図である。
【００４８】この半導体集積回路装置は、ｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐ、つまり相補型ＭＩＳＦＥＴ（ＣＭＯＳＦＥＴ）で半導体メモリあるいはマイクロプロセッサなどの集積回路を構成している。
【００４９】ｎチャネル型ＭＩＳＦＥＴＱｎは、ｐ−型の半導体基板１に形成されたｐ−型ウエル２の主面のフィールド絶縁膜４で囲まれたアクティブ領域に形成され、ｐチャネル型ＭＩＳＦＥＴＱｐは、ｎ−型ウエル３の主面のフィールド絶縁膜４で囲まれたアクティブ領域に形成されている。ｐ−型ウエル２のフィールド絶縁膜４の下部には、ｐ型のチャネルストッパ層７が形成されている。
【００５０】
ｎチャネル型ＭＩＳＦＥＴＱｎは、ゲート絶縁膜５を介してｐ
−
型ウエル２の主面上に形成されたゲート電極６と、ｐ
−
型ウエル２に形成されたヒ素からなる高不純物濃度のｎ
＋
型半導体領域（第１半導体領域）１１と、このｎ
＋
型半導体領域１１を取り囲むように形成されたリンからなるｎ型半導体領域（第２半導体領域）１２と、ゲート電極６の側面に形成されたサイドウォール・スペーサ１０の下部に位置し、上記ｎ型半導体領域１２とゲート電極６の下部のチャネル領域との間に形成されたリンまたはヒ素あるいはその両方からなる低不純物濃度のｎ
−
型半導体領域（第３半導体領域）８とで構成されている。ここで、ｎ型半導体領域１２の不純物濃度は、その上部に形成された高不純物濃度のｎ
＋
型半導体領域１１とサイドウォール・スペーサ１０の下部に位置する低不純物濃度のｎ
−
型半導体領域８のほぼ中間程度に設定される
【００５１】一方、ｐチャネル型ＭＩＳＦＥＴＱｐは、ゲート絶縁膜５を介してｎ−型ウエル３の主面上に形成されたゲート電極６と、ｎ−型ウエル３に形成されたホウ素からなる高不純物濃度のｐ＋型半導体領域１３と、ゲート電極６の側面に形成されたサイドウォール・スペーサ１０の下部に位置し、上記ｐ＋型半導体領域１３とゲート電極６の下部のチャネル領域との間に形成されたホウ素からなる低不純物濃度のｐ−型半導体領域９とで構成されている。
【００５２】
このように、本実施例のｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐは、いずれもＬＤＤ構造で構成されており、さらにｎチャネル型ＭＩＳＦＥＴＱｎは、高不純物濃度のｎ
＋
型半導体領域１１をｎ型半導体領域１２で取り囲んだ二重ドレイン（Double Drain）構造で構成されている
【００５３】さらに、本実施例ではサイドウォール・スペーサ１０はゲート電極６の側面およびゲート電極６端部の半導体基板１表面に順次設けられた比較的薄い酸化シリコン膜（図示せず）、比較的薄い窒化シリコン膜（図示せず）と比較的厚い酸化シリコン膜（図示せず）の３層で構成される。」
　
ｃ．「【００６９】
次に、本実施例のｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの製造方法を図６〜図１１を用いて説明する
【００７０】
まず、表面が（１００）面で比抵抗が１０Ω−cm程度のｐ
−
型の半導体基板１を用意し、フォトレジストをマスクにしてその主面にｎ型不純物、ｐ型不純物を順次導入した後、これらの不純物を１０００〜１２００℃で引き延ばし拡散してｐ
−
型ウエル２、ｎ
−
型ウエル３を形成する（図６参照）。
【００７１】次に、ｎ−型ウエル３、ｐ−型ウエル２のそれぞれの表面に熱酸化法（ＬＯＣＯＳ法）で素子分離用の厚いフィールド絶縁膜４を形成する。このとき、ｐ−型ウエル２の表面に形成されたフィールド絶縁膜４の下部にｐ型のチャネルストッパー層７を形成する。続いて、フィールド絶縁膜４で囲まれたｎ- 型ウエル３、ｐ- 型ウエル２のそれぞれのアクティブ領域にしきい値電圧制御用の不純物をイオン注入技術で注入した後、アクティブ領域の表面に清浄なゲート絶縁膜５を形成する（図７参照）。
【００７２】上記ゲート絶縁膜５は、湿式酸化法により８００℃〜９００℃の温度で形成する。ゲート絶縁膜５の膜厚は、回路の動作電圧（Ｖcc）が５Ｖの場合は１０nm〜２０nm程度、３．３Ｖ以下の場合は５nm〜１０nm程度に設定する。ゲート絶縁膜５は、ＣＶＤ法で堆積した第１の絶縁膜を堆積した後に、さらに湿式酸化法により８００℃〜９００℃の温度で熱処理した膜で構成してもよい。
【００７３】
次に、ｎ
−
型ウエル３、ｐ
−
型ウエル２のそれぞれの主面上にゲート電極６を形成する。
【００７４】次に、半導体基板１を８００℃〜９００℃の（好ましくは乾燥した）酸化性雰囲気中で熱処理する。これにより、５〜２０nmの比較的薄い酸化シリコン膜（図示せず）が形成される。この熱処理により、ゲート電極６の加工時に薄くなったゲート電極６の端部のゲート絶縁膜５が補強され、回路の動作時にゲート絶縁膜５が破壊されるのを防止することができる。
【００７５】
次に、ｐ
−
型ウエル２に低不純物濃度のｎ
−
型半導体領域８を形成し、ｎ
−
型ウエル３に低不純物濃度のｐ
−
型半導体領域９を形成する（図９参照）
【００７６】
ｎ
−
型半導体領域８は、ｎ
−
型ウエル３をフォトレジスト（図示せず）で覆い、イオン注入技術によりｐ
−
型ウエル２にヒ素またはリンあるいはその両方を加速エネルギー４０ｋｅＶ〜８０ｋｅＶで１０
１３
atoms/cm
２
程度注入して形成する。ｐ
−
型半導体領域９は、ｐ
−
型ウエル２をフォトレジスト（図示せず）で覆い、イオン注入技術によりｎ
−
型ウエル３にホウ素を加速エネルギー１０ｋｅＶ〜３０ｋｅＶで１０
１３
atoms/cm
２
程度注入して形成する。ｎ
−
型半導体領域８、ｐ
−
型半導体領域９のそれぞれの表面の不純物濃度は１０
１８
atoms/cm
３
程度に設定する
【００７７】
次に、ｐ
−
型ウエル２、ｎ
−
型ウエル３のそれぞれのゲート電極６の側壁にサイドウォール・スペーサ１０を形成した後、ｎ
−
型ウエル３をフォトレジスト１５で覆い、イオン注入技術によりｐ
−
型ウエル２にｎ型不純物を注入して高不純物濃度のｎ
＋
型半導体領域１１を形成し、さらに、上記フォトレジスト１５をマスクにｐ
−
型ウエル２にｎ型不純物を注入することにより、ｎ
＋
型半導体領域１１を取り囲むｎ型半導体領域１２を形成する（図１０参照）
【００７８】
上記サイドウォール・スペーサ１０は、ＣＶＤ法で順次堆積した５〜３０nmの比較的薄い窒化シリコン膜（図示せず）と酸化シリコン膜を異方性エッチングでパターニングして形成する。もちろん、酸化シリコン膜を用いず、窒化シリコン膜を厚くして形成してもよい。サイドウォール・スペーサ１０のゲート長方向の膜厚は、０．２μｍ程度に設定する。ｎ
＋
型半導体領域１１は、ヒ素を加速エネルギー４０ｋｅＶ〜８０ｋｅＶで１０
１５
atoms/cm
２
 〜１０
１６
atoms/cm
２
程度注入して形成し、ｎ型半導体領域１２は、リンを加速エネルギー４０ｋｅＶ〜８０ｋｅＶで１０
１４
atoms/cm
２
 〜１０
１５
atoms/cm
２
程度注入して形成する
【００７９】次に、ｎ−型ウエル３を覆うフォトレジスト１５を除去した後、ｐ−型ウエル２をフォトレジスト１６で覆い、イオン注入技術によりｎ−型ウエル３にｐ型不純物を注入して高不純物濃度のｐ＋型半導体領域１３を形成する（図１１参照）。ｐ＋型半導体領域１３は、ホウ素を加速エネルギー１０ｋｅＶ〜３０ｋｅＶで１０１５atoms/cm２〜１０１６atoms/cm３程度注入して形成する。その後、フォトレジスト１６を除去する。そして、その上部にＣＶＤ法で１０〜５０nmの比較的薄い窒化シリコン膜（図示せず）を形成する。あるいは、ｎ＋型半導体領域１１、ｎ型半導体領域１２とｐ型半導体領域１３の形成前に、前記窒化シリコン膜を形成し、前記窒化シリコン膜を介して、半導体領域形成用の不純物注入を行ってもよい。この場合には窒化シリコン膜の膜厚を例えば１０〜２０nmとする。前記図１に示すｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐが完成する。」
　
ｄ．「【００９８】
（実施例５）図２０は、本発明の実施例５である半導体集積回路装置の要部を示す断面図である
【００９９】
前記実施例１のＭＩＳＦＥＴ構造との違いは、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極５およびｎ
＋
型半導体領域１１（ソース領域、ドレイン領域）、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極５およびｐ
＋
型半導体領域１３（ソース領域、ドレイン領域）のそれぞれの表面に、タングステンなどの高融点金属、あるいはコバルトシリサイド、チタンシリサイド、タングステンシリサイドなどの高融点金属シリサイドなどからなる低抵抗層２５を設けたことである
【０１００】
本実施例によれば、上記低抵抗層２５によってｎチャネル型ＭＩＳＦＥＴＱｎのｎ
＋
型半導体領域１１、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ
＋
型半導体領域１３のそれぞれの寄生抵抗が減少するので、チャネル電流をさらに増加させることができる
【０１０１】
一般に、ソース領域、ドレイン領域の表面に上記のような低抵抗層２５を設けると、低抵抗層２５中の金属が基板（ｐ
−
型ウエル２、ｎ
−
型ウエル３）に拡散し、ｐｎ接合のリーク電流の増加を引き起こす。このリーク電流の増加は、バッテリ動作を行なうＬＳＩや微小リークによる記憶情報の消失が問題となるＳＲＡＭ、ＤＲＡＭなどのメモリＬＳＩにとっては好ましいことではない
【０１０２】
しかし、本実施例のｎチャネル型ＭＩＳＦＥＴＱｎのソース領域、ドレイン領域は、高不純物濃度のｎ
＋
型半導体領域１１を取り囲むようにｎ型半導体領域１２が設けてあるので、ｐｎ接合の位置が深くなる。この結果、低抵抗層２５中の金属が基板中に拡散しても、この金属がｐｎ接合の位置まで拡散してリーク電流の増加を引き起こす危険性は減少する
【０１０３】また、ｐチャネル型ＭＩＳＦＥＴＱｐは、高不純物濃度のｐ＋型半導体領域１３の不純物であるホウ素の拡散係数が大きいので、そのｐｎ接合の位置は、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ＋型半導体領域１１の位置よりも深くなる。そのため、ｎチャネル型ＭＩＳＦＥＴＱｎに比べてリーク電流の増加を引き起こす危険性は少ない。もちろん、ｐチャネル型ＭＩＳＦＥＴＱｐを前記実施例４のｐチャネル型ＭＩＳＦＥＴＱｐと同じ構造とすれば、リーク電流をさらに減少させることができる。
【０１０４】
このように、本実施例によれば、ＭＩＳＦＥＴの寄生抵抗、寄生容量を減少させてチャネル電流を増加させると共に、ｐｎ接合のリーク電流を減少させることもできる
【０１０５】
本実施例のＭＩＳＦＥＴ構造を形成するには、まず、図２１に示すように、前記実施例１と同じＭＩＳＦＥＴ構造を形成する。ただし、ゲート電極６の上部のキャップ絶縁膜１４Ａは、フィールド絶縁膜４やサイドウォール・スペーサ１０を構成する絶縁膜材料（酸化シリコン）とエッチングレートが異なる材料、例えばＣＶＤ法で堆積した窒化シリコン膜で形成する
【０１０６】次に、図２２に示すように、ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐのそれぞれのソース領域、ドレイン領域を覆うゲート絶縁膜５をフッ酸を含むエッチング液で除去する。このとき、フィールド絶縁膜４およびサイドウォール・スペーサ１０は、ゲート絶縁膜５に比べて非常に厚く形成されているので、このエッチング液で除去されることはない。また、キャップ絶縁膜１４Ａもこのエッチング液で除去されることはない。
【０１０７】次に、図２３に示すように、ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐのそれぞれのゲート電極６の上部を覆うキャップ絶縁膜１４Ａをリン酸などのエッチング液で選択的に除去し、ゲート電極６を露出させる。
【０１０８】
次に、図２４に示すように、半導体基板１の全面にＣＶＤ法あるいはスパッタ法でタングステン、チタン、コバルトなどの高融点金属膜２６を堆積し、続いて、半導体基板１を６００℃程度の不活性雰囲気中で熱処理することにより、図２５に示すように、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極６およびｎ
＋
型半導体領域１１（ソース領域、ドレイン領域）、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極５およびｐ
＋
型半導体領域１３（ソース領域、ドレイン領域）のそれぞれの表面にシリサイド層２５Ａを形成する
【０１０９】
その後、絶縁膜上に残った未反応の高融点金属膜２６をエッチング液で除去した後、半導体基板１を８００℃〜９００℃程度の不活性雰囲気中で熱処理し、シリサイド層２５Ａを低抵抗化して低抵抗層２５を形成する。そして、前記実施例１と同様にＣＶＤ法で１０〜５０nmの比較的薄い窒化シリコン膜（図示せず）を形成することにより、前記図２０に示すＭＩＳＦＥＴ構造が得られる
　
（２−２）ここにおいて、００９８段落以下に記載された「実施例５」の製造方法についてみると、０１０５段落の「
本実施例のＭＩＳＦＥＴ構造を形成するには、まず、図２１に示すように、前記実施例１と同じＭＩＳＦＥＴ構造を形成する。
　そして、引用例には、「実施例５」の製造方法に関して、ｐｎ両チャネル型のＭＩＳＦＥＴの製造方法が記載されているが、このうち特にｎチャネル型ＭＩＳＦＥＴの製造方法について注目すると、引用例には以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「表面が（１００）面で比抵抗が１０Ω−cm程度のｐ−型の半導体基板１に形成されたｐ−型ウエル２の主面上にゲート電極６を形成する工程、
　前記ｐ−型ウエル２に低不純物濃度のｎ−型半導体領域８をイオン注入技術により形成する工程、
　前記ゲート電極６の側壁にサイドウォール・スペーサ１０を形成した後、イオン注入技術により前記ｐ−型ウエル２にｎ型不純物を注入して高不純物濃度のｎ＋型半導体領域１１を形成し、さらに、前記ｐ−型ウエル２にｎ型不純物を注入することにより、前記ｎ＋型半導体領域１１を取り囲むｎ型半導体領域１２を形成する工程、
　前記半導体基板１の全面にＣＶＤ法あるいはスパッタ法でタングステン、チタン、コバルトなどの高融点金属膜２６を堆積し、続いて、前記半導体基板１を６００℃程度の不活性雰囲気中で熱処理することにより、ｎチャネル型ＭＩＳＦＥＴＱｎの前記ゲート電極６及び前記ｎ＋型半導体領域１１のそれぞれの表面にシリサイド層２５Ａを形成し、その後、絶縁膜上に残った未反応の前記高融点金属膜２６をエッチング液で除去した後、前記半導体基板１を８００℃〜９００℃程度の不活性雰囲気中で熱処理し、前記シリサイド層２５Ａを低抵抗化して低抵抗層２５を形成する工程、
　を含み、前記ｎ＋型半導体領域１１は、ヒ素を加速エネルギー４０ｋｅＶ〜８０ｋｅＶで１０１５atoms/cm２ 〜１０１６atoms/cm２程度注入して形成し、前記ｎ型半導体領域１２は、リンを加速エネルギー４０ｋｅＶ〜８０ｋｅＶで１０１４atoms/cm２ 〜１０１５atoms/cm２程度注入して形成することを特徴とするＭＩＳＦＥＴの製造方法。」
　
（３）補正発明と引用発明との対比
（３−１）引用発明の「表面が（１００）面で比抵抗が１０Ω−cm程度のｐ−型の半導体基板１」は補正発明の「半導体基板」に相当する。
　また、引用発明の「ゲート電極６」は、「ｎチャネル型ＭＩＳＦＥＴＱｎ」のゲート電極として作用することが明らかであるから、補正発明の「ＭＯＳトランジスタのゲート電極として作用する第１導電膜」に相当する。
　また、引用発明の「ｎ」「型」は補正発明の「第１導電型」に相当するから、引用発明の「ｎ−型半導体領域８」は、補正発明の「第１導電型の第１半導体領域」に相当する。
　そして、引用発明において、「前記ｐ−型ウエル２に低不純物濃度のｎ−型半導体領域８をイオン注入技術により形成する工程」が「表面が（１００）面で比抵抗が１０Ω−cm程度のｐ−型の半導体基板１に形成されたｐ−型ウエル２の主面上にゲート電極６を形成する工程」の後に行われるものであることは、引用例の００７５段落等から明らかである。
　したがって、引用発明の「表面が（１００）面で比抵抗が１０Ω−cm程度のｐ−型の半導体基板１に形成されたｐ−型ウエル２の主面上にゲート電極６を形成する工程」及び「前記ｐ−型ウエル２に低不純物濃度のｎ−型半導体領域８をイオン注入技術により形成する工程」が、補正発明の「（ａ）ＭＯＳトランジスタのゲート電極として作用する第１導電膜を形成した後、第１導電型の第１半導体領域を形成するため、半導体基板に対してイオン打ち込みを行う工程」に相当する。
　
（３−２）引用発明の「サイドウォール・スペーサ１０」が補正発明の「サイドウォールスペーサ」に相当することは自明であるから、引用発明の「前記ゲート電極６の側壁にサイドウォール・スペーサ１０を形成」する工程が、補正発明の「（ｂ）前記（ａ）工程の後、前記第１導電膜の側壁にサイドウォールスペーサを形成する工程」に相当する。
　
（３−３）引用発明の「高不純物濃度のｎ＋型半導体領域１１」、「前記ｎ＋型半導体領域１１を取り囲むｎ型半導体領域１２」は、各々補正発明の「前記第１導電型の第３半導体領域」、「前記第１導電型の第２半導体領域」に相当する。
　また、引用発明の「イオン注入技術」による「不純物」の「注入」が、補正発明の「イオン打ち込み」に相当することは、当業者にとって自明である。
　そして、引用発明においては、「高不純物濃度のｎ＋型半導体領域１１」が浅く、「前記ｎ＋型半導体領域１１を取り囲むｎ型半導体領域１２」が深く形成されていることは、図１等から明らかであるから、引用発明において、「イオン注入技術」を利用して「高不純物濃度のｎ＋型半導体領域１１」及び「前記ｎ＋型半導体領域１１を取り囲むｎ型半導体領域１２」を形成するに当たり、「高不純物濃度のｎ＋型半導体領域１１」を形成する際には「半導体基板１」の浅い領域に、「前記ｎ＋型半導体領域１１を取り囲むｎ型半導体領域１２」を形成する際には「半導体基板１」の深い領域に、各々イオン注入が行われていることは明らかである。
　したがって、引用発明の「イオン注入技術により前記ｐ−型ウエル２にｎ型不純物を注入して高不純物濃度のｎ＋型半導体領域１１を形成」する工程が、補正発明の「（ｄ）前記（ｂ）工程の後、前記第１導電型の第３半導体領域を形成するため、前記半導体基板の浅い領域にイオン打ち込みを行う工程」に相当し、引用発明の「さらに、前記ｐ−型ウエル２にｎ型不純物を注入することにより、前記ｎ＋型半導体領域１１を取り囲むｎ型半導体領域１２を形成する工程」が補正発明の「（ｃ）前記（ｂ）工程の後、前記第１導電型の第２半導体領域を形成するため、前記半導体基板の深い領域にイオン打ち込みを行う工程」に相当する。
　
（３−４）引用発明の「タングステン、チタン、コバルトなどの高融点金属膜２６」が、補正発明の「コバルトを含む金属膜」に相当する。
　したがって、引用発明の「前記半導体基板１の全面にＣＶＤ法あるいはスパッタ法でタングステン、チタン、コバルトなどの高融点金属膜２６を堆積」する工程が、補正発明の「（ｅ）前記（ｃ）工程及び（ｄ）工程の後、前記半導体基板上にコバルトを含む金属膜を堆積する工程」に相当する。
　
（３−５）補正発明においては、「前記（ｆ）工程後に前記コバルトシリサイド層となっていない前記第３半導体領域の膜厚は、前記（ｆ）工程で形成される前記コバルトシリサイド層の膜厚以下である」という限定が付加されているが、本願の明細書の２１ページ２３行〜２２ページ７行等の記載を参照すれば、「（ｆ）工程」における「コバルトシリサイド層」とは、本願明細書の１８ページ２４行〜２５行に記載された中間生成物であるＣｏ：Ｓｉ＝１：ｘ（ｘ≦１）の層ではなく、同１９ページ２行〜３行に記載された最終生成物である低抵抗の「ＣｏＳｉ２」の層を意味するものであることは明らかである。
　したがって、引用発明の「低抵抗層２５」が補正発明の「コバルトシリサイド層」に相当し、引用発明の「続いて、前記半導体基板１を６００℃程度の不活性雰囲気中で熱処理することにより、ｎチャネル型ＭＩＳＦＥＴＱｎの前記ゲート電極６及び前記ｎ＋型半導体領域１１のそれぞれの表面にシリサイド層２５Ａを形成し、その後、絶縁膜上に残った未反応の前記高融点金属膜２６をエッチング液で除去した後、前記半導体基板１を８００℃〜９００℃程度の不活性雰囲気中で熱処理し、前記シリサイド層２５Ａを低抵抗化して低抵抗層２５を形成する工程」が、補正発明の「（ｆ）前記（ｅ）工程の後、熱処理を施して、前記第３半導体領域にコバルトシリサイド層を形成する工程」に相当する。
　
（３−６）引用発明においては、「前記ｎ＋型半導体領域１１は、ヒ素を加速エネルギー４０ｋｅＶ〜８０ｋｅＶで１０１５atoms/cm２ 〜１０１６atoms/cm２程度注入して形成し、前記ｎ型半導体領域１２は、リンを加速エネルギー４０ｋｅＶ〜８０ｋｅＶで１０１４atoms/cm２ 〜１０１５atoms/cm２程度注入して形成する」ものであるから、引用発明も補正発明のように、「前記（ｄ）工程におけるドーズ量は、前記（ｃ）工程におけるドーズ量よりも多」いことが明らかである。
　また、引用例の「ここで、ｎ型半導体領域１２の不純物濃度は、その上部に形成された高不純物濃度のｎ＋型半導体領域１１とサイドウォール・スペーサ１０の下部に位置する低不純物濃度のｎ−型半導体領域８のほぼ中間程度に設定される。」（００５０段落）という記載から、引用発明において、「ｎ＋型半導体領域１１」の方が「ｎ型半導体領域１２」よりも不純物濃度が高いことが明らかであるから、引用発明も補正発明のように、「前記第３半導体領域の不純物濃度は、前記第２半導体領域の不純物濃度よりも高」いという構成を備えているものと認められる。
　
（３−７）引用発明における「ｎ＋型半導体領域１１」を形成する工程と「ｎ型半導体領域１２」を形成する工程とを比較すると、前者は「ヒ素を加速エネルギー４０ｋｅＶ〜８０ｋｅＶで１０１５atoms/cm２ 〜１０１６atoms/cm２程度注入」するものであるのに対し、後者は「リンを加速エネルギー４０ｋｅＶ〜８０ｋｅＶで１０１４atoms/cm２ 〜１０１５atoms/cm２程度注入して形成」するものであって、前者の方がドーズ量が多く、かつ、注入するイオンの質量も大きく、さらにイオンが停止する距離が短い（急速に減速される）から、前者の方が後者よりも「半導体基板１」に残留欠陥を多く形成することは、当業者にとって明らかである。
　したがって、引用発明も、補正発明と同様に、「前記（ｄ）工程は、前記（ｃ）工程よりも、前記半導体基板に残留欠陥を多く形成する工程」であるものと認められる。
　
（３−８）したがって、補正発明と引用発明とは、
　「（ａ）ＭＯＳトランジスタのゲート電極として作用する第１導電膜を形成した後、第１導電型の第１半導体領域を形成するため、半導体基板に対してイオン打ち込みを行う工程と、
　（ｂ）前記（ａ）工程の後、前記第１導電膜の側壁にサイドウォールスペーサを形成する工程と、
　（ｃ）前記（ｂ）工程の後、前記第１導電型の第２半導体領域を形成するため、前記半導体基板の深い領域にイオン打ち込みを行う工程と、
　（ｄ）前記（ｂ）工程の後、前記第１導電型の第３半導体領域を形成するため、前記半導体基板の浅い領域にイオン打ち込みを行う工程と、
　（ｅ）前記（ｃ）工程及び（ｄ）工程の後、前記半導体基板上にコバルトを含む金属膜を堆積する工程と、
　（ｆ）前記（ｅ）工程の後、熱処理を施して、前記第３半導体領域にコバルトシリサイド層を形成する工程と、
　を含み、
　前記（ｄ）工程におけるドーズ量は、前記（ｃ）工程におけるドーズ量よりも多く、
　前記第３半導体領域の不純物濃度は、前記第２半導体領域の不純物濃度よりも高く、
　前記（ｄ）工程は、前記（ｃ）工程よりも、前記半導体基板に残留欠陥を多く形成する工程であることを特徴とする半導体装置の製造方法。」
　
　である点で一致し、以下の点で相違する。
　
（相違点）
　補正発明は、「前記（ｆ）工程後に前記コバルトシリサイド層となっていない前記第３半導体領域の膜厚は、前記（ｆ）工程で形成される前記コバルトシリサイド層の膜厚以下である」のに対して、引用発明はそのような特定がなされていない点。
　
（４）相違点についての当審の判断
（４−１）一般に、ＭＩＳＦＥＴにおいて、ソース・ドレイン領域を低抵抗化するために、当該ソース・ドレインを構成する高濃度不純物拡散領域の表面にコバルトシリサイド層を形成するに当たり、コバルトシリサイド層及び当該コバルトシリサイド層となっていない高濃度不純物拡散領域をどの程度の厚さとするかは、ＭＩＳＦＥＴの大きさ、動作速度やリーク電流等の性能面で当該ＭＩＳＦＥＴに要求される諸元等を考慮して当業者が適宜決定し得る設計的事項であり、コバルトシリサイド層となっていない高濃度不純物拡散領域の膜厚をコバルトシリサイド層の膜厚以下とすることも、例えば、本願の出願前に日本国内において頒布された刊行物である下記周知例１にも記載されているように、当業者が普通に行っていることである。
　
ａ．周知例１：特開平８−２７４０４７号公報
　周知例１には、図１とともに以下の記載がある。
　「【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に関し、
特にコバルトジシリサイド（ＣｏＳｉ
２
 ）膜を用いたサイサイド（Ｓａｌｉｃｉｄｅ；Ｓｅｌｆ−Ａｌｉｇｎｅｄ−Ｓｉｌｉｃｉｄｅ）構造のＭＯＳ型半導体装置の製造方法に関する
　「【００１７】半導体装置の製造工程の断面模式図である図１を参照すると、本発明の第１の実施例によるＣｏＳｉ２膜を用いたサリサイド構造のＮチャネルＭＯＳトランジスタは、以下のように形成される。
【００１８】まず、Ｐ型シリコン基板１０１表面の素子分離領域には膜厚４００ｎｍ程度のＬＯＣＯＳ型のフィールド酸化膜１０２が形成され、素子形成領域には熱酸化による膜厚１０ｎｍ程度のゲート酸化膜１０３ａが形成される。全面に膜厚２５０ｎｍ程度のノンドープの多結晶シリコン膜が形成され、この多結晶シリコン膜がゲート電極と同形にパターニングされる。この多結晶シリコン膜パターンの素子形成領域での幅（ゲート長）は、０．３５μｍ程度である。高温気相成長法による膜厚１００ｎｍ程度の酸化シリコン膜（ＨＴＯ膜）が全面に形成され、これがエッチバックされて多結晶シリコン膜パターンの側面にこのＨＴＯ酸化膜からなるサイドウォール・スペーサ１０５ａが形成される。７０ＫｅＶで１．０〜５．０×１０１５ｃｍ−２程度の砒素のイオン注入が行なわれ、９００℃の窒素雰囲気で１５〜２０分程度の熱処理が行なわれる。これにより、Ｐ型シリコン基板１０１表面の素子形成領域にはサイドウォール・スペーサ１０５ａに自己整合的にＮ＋型拡散層１０７ａが形成され、上記多結晶シリコン膜パターンはＮ＋型の多結晶シリコン膜からなるゲート電極１０４ａになる。このときのＮ＋型拡散層１０７ａのＰＮ接合の深さは、約０．２μｍである。」
　「【００２７】次に、真空中もしくは不活性雰囲気中で６００〜８００℃，１０〜３０秒程度のＲＴＡが行なわれ、Ｎ＋型拡散層１０７ａ表面およびゲート電極１０４ａ上面に形成されたＣｏＳｉ１＋Ｘ膜は（それぞれ相転移して安定化され）ＣｏＳｉ２膜１１０ａａ，１１０ａｂになる。なお、コバルト膜１０８ａのシリサイド化反応のためのＲＴＡを２段階する積極的な理由はないが、１段階のＲＴＡのみによってコバルト膜１０８ａをＣｏＳｉ２膜１１０ａａ，１１０ａｂに変換するのであるならば、コバルト膜１０８ａの成膜後からこのシリサイド化反応のＲＴＡまでの間は真空中に保持しておくことが必要である。
ＣｏＳｉ
２
膜１１０ａａ，１１０ａｂの膜厚は、上記ＣｏＳｉ
１＋Ｘ
膜の均一性等を反映して均一になり、７０〜１６５ｎｍ程度となる。ＣｏＳｉ
２
膜１１０ａａが形成された後のＮ
＋
型拡散層１０７ａの接合の深さも概ね一様になり、０．１５０μｍ〜０．０８５μｍ程度となる〔図１（ｃ）〕
　
　ここにおいて、「Ｎ＋型拡散層１０７ａ」が「ＭＯＳ型半導体装置」のソース・ドレイン領域を構成するものであること、及びＣｏＳｉ２膜１１０ａａが形成された後のＮ＋型拡散層１０７ａの接合の深さが「ＣｏＳｉ２膜」となっていない「Ｎ＋型拡散層１０７ａ」の膜厚とおおむね一致することは当業者にとって明らかであるから、当該周知例１には、ＭＩＳＦＥＴの一種である「ＭＯＳ型半導体装置」において、ソース・ドレイン領域を構成する「Ｎ＋型拡散層１０７ａ」（高濃度不純物拡散領域）に「ＣｏＳｉ２膜」（コバルトシリサイド層）を形成するに当たり、「ＣｏＳｉ２膜」の膜厚、当該「ＣｏＳｉ２膜」となっていない「Ｎ＋型拡散層１０７ａ」の膜厚を、各々「７０〜１６５ｎｍ程度」、「０．１５０μｍ〜０．０８５μｍ程度」とすることが記載されているものと認められる。
　そして、ここにおいて、例えば、「ＣｏＳｉ２膜」の膜厚、当該「ＣｏＳｉ２膜」となっていない「Ｎ＋型拡散層１０７ａ」の膜厚を、各々１６５ｎｍ、０．０８５μｍ（８５ｎｍ）に選択すれば、「ＣｏＳｉ２膜」となっていない「Ｎ＋型拡散層１０７ａ」の膜厚が「ＣｏＳｉ２膜」の膜厚以下であることは明らかである。
　
（４−２）したがって、引用発明において、「前記半導体基板１を６００℃程度の不活性雰囲気中で熱処理することにより、ｎチャネル型ＭＩＳＦＥＴＱｎの前記ゲート電極６及び前記ｎ＋型半導体領域１１のそれぞれの表面にシリサイド層２５Ａを形成し、その後、絶縁膜上に残った未反応の前記高融点金属膜２６をエッチング液で除去した後、前記半導体基板１を８００℃〜９００℃程度の不活性雰囲気中で熱処理し、前記シリサイド層２５Ａを低抵抗化して低抵抗層２５を形成する工程」の後に、「低抵抗層２５」となっていない「前記ｎ＋型半導体領域１１」の膜厚を「低抵抗層２５」の膜厚以下とすること、すなわち、補正発明のように、「前記（ｆ）工程後に前記コバルトシリサイド層となっていない前記第３半導体領域の膜厚は、前記（ｆ）工程で形成される前記コバルトシリサイド層の膜厚以下である」という構成とすることは、当業者が容易になし得たことである。
　
（４−３）更にいえば、一般に、ＭＩＳＦＥＴにおいて、ソース・ドレイン領域を低抵抗化するために、当該ソース・ドレインを構成する高濃度不純物拡散領域の表面にコバルトシリサイド層を形成するに当たり、コバルトシリサイド層の膜厚が厚いほど低い抵抗を実現できることは当業者にとって自明なことである。
　したがって、引用発明において、「前記ｎ＋型半導体領域１１」の表面にコバルトシリサイド層である「低抵抗層２５」を形成するに当たり、低い抵抗を実現するために、「低抵抗層２５」の膜厚を支障がない限り厚くすることは当業者であれば当然になし得たことである。
　
　ところで、一般に、当該ソース・ドレインを構成する高濃度不純物拡散領域の表面にコバルトシリサイド層を形成する場合において、コバルトシリサイド層の膜厚を高濃度不純物拡散領域の膜厚に対して厚くしすぎると（高濃度不純物拡散領域の膜厚をコバルトシリサイド層の膜厚に対して薄くしすぎると）、コバルトシリサイドが高濃度不純物拡散領域を突き抜けてＰＮ接合部まで達する結果、接合リーク電流が増加して動作に支障を来すことは、例えば、本願の出願前に日本国内において頒布された刊行物である下記周知例２及び３にも記載されているように、本願の出願前において当業者の技術常識である。
　
ａ．周知例２：特開平９−２１９５１５号公報
　「【０００５】
【発明が解決しようとする課題】しかしながら、上記サリサイドプロセスを用いた半導体装置の製造方法では、高融点金属シリサイド膜と基板とのリークを防ぐ必要があるためにソース／ドレイン拡散層を浅く形成することができない。
ソース／ドレイン拡散層を浅くした場合には、例えばシリサイド化反応のための熱処理によって、基板内部のソース／ドレイン拡散層の直下に形成される空乏層まで、ソース／ドレイン拡散層上に形成された高融点金属膜から金属が拡散してしまう。その結果、高融点金属シリサイド膜がソース／ドレイン拡散層の拡散層の下方へと突き抜けて形成されて、接合リーク電流が増大してしまうのである
　
ｂ．周知例３：特開平８−１３９０５５号公報
　「【００１７】
【発明が解決しようとする課題】半導体装置の集積度の向上に伴って、ソース・ドレイン領域も微細化する必要が生じ、それに伴ってソース・ドレイン領域を浅く形成する必要がある。そして、この様な浅いソース・ドレイン領域に対しても、ソース・ドレイン電極の抵抗率は従来と同程度に維持することが要求され、且つ、その電極幅も１μｍ以下にすることが要求されている。
【００１８】この場合、
ソース・ドレイン領域が浅くなると、ソース・ドレイン電極としてのシリサイド層も浅く形成する必要が生ずる。もし、シリサイド層が厚すぎると、シリサイド層は浅いソース・ドレイン領域を突き抜けて基板に達してしまい、ソース・ドレイン電極間に基板を介したリーク電流が流れ、ＭＯＳＦＥＴとして正常に作動しなくなる欠点が生じる
　
（４−４）一方、引用発明においては、「前記ｎ＋型半導体領域１１」が「ｎ型半導体領域１２」に囲まれているため、ＰＮ接合面が「前記ｎ＋型半導体領域１１」の下端よりも深い位置に存在するのであるから、「前記ｎ＋型半導体領域１１」の表面にコバルトシリサイド層である「低抵抗層２５」を形成するに当たり、たとえ「低抵抗層２５」が「前記ｎ＋型半導体領域１１」を突き抜けたとしても、直ちにＰＮ接合を突き抜けることはなく、上記（４−３）で述べたような支障を来すことがないことは、引用例の「【０１０１】一般に、ソース領域、ドレイン領域の表面に上記のような低抵抗層２５を設けると、低抵抗層２５中の金属が基板（ｐ−型ウエル２、ｎ−型ウエル３）に拡散し、ｐｎ接合のリーク電流の増加を引き起こす。このリーク電流の増加は、バッテリ動作を行なうＬＳＩや微小リークによる記憶情報の消失が問題となるＳＲＡＭ、ＤＲＡＭなどのメモリＬＳＩにとっては好ましいことではない。　【０１０２】しかし、本実施例のｎチャネル型ＭＩＳＦＥＴＱｎのソース領域、ドレイン領域は、高不純物濃度のｎ＋型半導体領域１１を取り囲むようにｎ型半導体領域１２が設けてあるので、ｐｎ接合の位置が深くなる。この結果、低抵抗層２５中の金属が基板中に拡散しても、この金属がｐｎ接合の位置まで拡散してリーク電流の増加を引き起こす危険性は減少する。」という記載を改めて読むまでもなく、当業者であれば即座に察知し得たことである。
　したがって、当業者であれば、「前記ｎ＋型半導体領域１１」の表面にコバルトシリサイド層である「低抵抗層２５」を形成するに当たり、コバルトシリサイド層である「低抵抗層２５」の厚さを十分に厚くすること、すなわち、「前記ｎ＋型半導体領域１１」の大部分が「低抵抗層２５」となるようにすることは、上記の技術常識に照らして、当業者が容易に想到し得たことである。
　そして、「前記ｎ＋型半導体領域１１」の大部分が「低抵抗層２５」となれば、「低抵抗層２５」となっていない「前記ｎ＋型半導体領域１１」の膜厚を「低抵抗層２５」の膜厚以下となること、すなわち、補正発明のように「前記（ｆ）工程後に前記コバルトシリサイド層となっていない前記第３半導体領域の膜厚は、前記（ｆ）工程で形成される前記コバルトシリサイド層の膜厚以下である」構成となることは自明であるから、このような観点からみても、引用発明において、補正発明のように、「前記（ｆ）工程後に前記コバルトシリサイド層となっていない前記第３半導体領域の膜厚は、前記（ｆ）工程で形成される前記コバルトシリサイド層の膜厚以下である」構成とすることは、当業者が容易になし得たことである。
　
（４−５）以上検討したとおりであるから、補正発明は、技術常識を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、補正発明は、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
（５）独立特許要件についてのまとめ
　本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
５．補正の却下の決定についてのむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明
　平成１９年１２月２８日付けの手続補正は上記のとおり却下されたので、本願の請求項１〜２３に係る発明は、平成１９年８月２４日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜２３に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される以下のとおりのものである。
　
　「１．（ａ）ＭＯＳトランジスタのゲート電極として作用する第１導電膜を形成した後、第１導電型の第１半導体領域を形成するため、半導体基板に対してイオン打ち込みを行う工程と、
　（ｂ）前記（ａ）工程の後、前記第１導電膜の側壁にサイドウォールスペーサを形成する工程と、
　（ｃ）前記（ｂ）工程の後、前記第１導電型の第２半導体領域を形成するため、前記半導体基板の深い領域にイオン打ち込みを行う工程と、
　（ｄ）前記（ｂ）工程の後、前記第１導電型の第３半導体領域を形成するため、前記半導体基板の浅い領域にイオン打ち込みを行う工程と、
　（ｅ）前記（ｃ）工程及び（ｄ）工程の後、前記半導体基板上にコバルトを含む金属膜を堆積する工程と、
　（ｆ）前記（ｅ）工程の後、熱処理を施して、前記第２半導体領域にコバルトシリサイド層を形成する工程と、
　を含み、
　前記（ｄ）工程におけるドーズ量は、前記（ｃ）工程におけるドーズ量よりも多く、
　前記第３半導体領域の不純物濃度は、前記第２半導体領域の不純物濃度よりも高く、
　前記（ｄ）工程は、前記（ｃ）工程よりも、前記半導体基板に残留欠陥を多く形成する工程であることを特徴とする半導体装置の製造方法。」
　なお、ここにおいて、「（ｆ）前記（ｅ）工程の後、熱処理を施して、
前記第２半導体領域
前記第３半導体領域
　
第４．引用刊行物に記載された発明
　本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平８−１４８６７９号公報（引用例）には、上記第２．４．（２）に記載されたとおりの事項及び発明（引用発明）が記載されているものと認められる。
　
第５．本願発明と引用発明との対比・判断
１．引用発明の「表面が（１００）面で比抵抗が１０Ω−cm程度のｐ−型の半導体基板１」は本願発明の「半導体基板」に相当する。
　また、引用発明の「ゲート電極６」は、「ｎチャネル型ＭＩＳＦＥＴＱｎ」のゲート電極として作用することが明らかであるから、本願発明の「ＭＯＳトランジスタのゲート電極として作用する第１導電膜」に相当する。
　また、引用発明の「ｎ」「型」は本願発明の「第１導電型」に相当するから、引用発明の「ｎ−型半導体領域８」は、本願発明の「第１導電型の第１半導体領域」に相当する。
　そして、引用発明において、「前記ｐ−型ウエル２に低不純物濃度のｎ−型半導体領域８をイオン注入技術により形成する工程」が「表面が（１００）面で比抵抗が１０Ω−cm程度のｐ−型の半導体基板１に形成されたｐ−型ウエル２の主面上にゲート電極６を形成する工程」の後に行われるものであることは、引用例の００７５段落等から明らかである。
　したがって、引用発明の「表面が（１００）面で比抵抗が１０Ω−cm程度のｐ−型の半導体基板１に形成されたｐ−型ウエル２の主面上にゲート電極６を形成する工程」及び「前記ｐ−型ウエル２に低不純物濃度のｎ−型半導体領域８をイオン注入技術により形成する工程」が、本願発明の「（ａ）ＭＯＳトランジスタのゲート電極として作用する第１導電膜を形成した後、第１導電型の第１半導体領域を形成するため、半導体基板に対してイオン打ち込みを行う工程」に相当する。
　
２．引用発明の「サイドウォール・スペーサ１０」が本願発明の「サイドウォールスペーサ」に相当することは自明であるから、引用発明の「前記ゲート電極６の側壁にサイドウォール・スペーサ１０を形成」する工程が、本願発明の「（ｂ）前記（ａ）工程の後、前記第１導電膜の側壁にサイドウォールスペーサを形成する工程」に相当する。
　
３．引用発明の「高不純物濃度のｎ＋型半導体領域１１」、「前記ｎ＋型半導体領域１１を取り囲むｎ型半導体領域１２」は、各々本願発明の「前記第１導電型の第３半導体領域」、「前記第１導電型の第２半導体領域」に相当する。
　また、引用発明の「イオン注入技術」による「不純物」の「注入」が、本願発明の「イオン打ち込み」に相当することは、当業者にとって自明である。
　そして、引用発明においては、「高不純物濃度のｎ＋型半導体領域１１」が浅く、「前記ｎ＋型半導体領域１１を取り囲むｎ型半導体領域１２」が深く形成されていることは、図１等から明らかであるから、引用発明において、「イオン注入技術」を利用して「高不純物濃度のｎ＋型半導体領域１１」及び「前記ｎ＋型半導体領域１１を取り囲むｎ型半導体領域１２」を形成するに当たり、「高不純物濃度のｎ＋型半導体領域１１」を形成する際には「半導体基板１」の浅い領域に、「前記ｎ＋型半導体領域１１を取り囲むｎ型半導体領域１２」を形成する際には「半導体基板１」の深い領域に、各々イオン注入が行われていることは明らかである。
　したがって、引用発明の「イオン注入技術により前記ｐ−型ウエル２にｎ型不純物を注入して高不純物濃度のｎ＋型半導体領域１１を形成」する工程が、本願発明の「（ｄ）前記（ｂ）工程の後、前記第１導電型の第３半導体領域を形成するため、前記半導体基板の浅い領域にイオン打ち込みを行う工程」に相当し、引用発明の「さらに、前記ｐ−型ウエル２にｎ型不純物を注入することにより、前記ｎ＋型半導体領域１１を取り囲むｎ型半導体領域１２を形成する工程」が本願発明の「（ｃ）前記（ｂ）工程の後、前記第１導電型の第２半導体領域を形成するため、前記半導体基板の深い領域にイオン打ち込みを行う工程」に相当する。
　
４．引用発明の「タングステン、チタン、コバルトなどの高融点金属膜２６」が、本願発明の「コバルトを含む金属膜」に相当する。
　したがって、引用発明の「前記半導体基板１の全面にＣＶＤ法あるいはスパッタ法でタングステン、チタン、コバルトなどの高融点金属膜２６を堆積」する工程が、本願発明の「（ｅ）前記（ｃ）工程及び（ｄ）工程の後、前記半導体基板上にコバルトを含む金属膜を堆積する工程」に相当する。
　
５．引用発明においては、「前記（ｆ）工程後に前記コバルトシリサイド層となっていない前記第３半導体領域の膜厚は、前記（ｆ）工程で形成される前記コバルトシリサイド層の膜厚以下である」という限定が付加されているが、本願の明細書の２１ページ２３行〜２２ページ７行等の記載を参照すれば、「（ｆ）工程」における「コバルトシリサイド層」とは、本願明細書の１８ページ２４行〜２５行に記載された中間生成物であるＣｏ：Ｓｉ＝１：ｘ（ｘ≦１）の層ではなく、同１９ページ２行〜３行に記載された最終生成物である低抵抗の「ＣｏＳｉ２」の層を意味するものであることは明らかである。
　したがって、引用発明の「低抵抗層２５」が本願発明の「コバルトシリサイド層」に相当し、引用発明の「続いて、前記半導体基板１を６００℃程度の不活性雰囲気中で熱処理することにより、ｎチャネル型ＭＩＳＦＥＴＱｎの前記ゲート電極６及び前記ｎ＋型半導体領域１１のそれぞれの表面にシリサイド層２５Ａを形成し、その後、絶縁膜上に残った未反応の前記高融点金属膜２６をエッチング液で除去した後、前記半導体基板１を８００℃〜９００℃程度の不活性雰囲気中で熱処理し、前記シリサイド層２５Ａを低抵抗化して低抵抗層２５を形成する工程」が、本願発明の「（ｆ）前記（ｅ）工程の後、熱処理を施して、前記第３半導体領域にコバルトシリサイド層を形成する工程」に相当する。
　
６．引用発明においては、「前記ｎ＋型半導体領域１１は、ヒ素を加速エネルギー４０ｋｅＶ〜８０ｋｅＶで１０１５atoms/cm２ 〜１０１６atoms/cm２程度注入して形成し、前記ｎ型半導体領域１２は、リンを加速エネルギー４０ｋｅＶ〜８０ｋｅＶで１０１４atoms/cm２ 〜１０１５atoms/cm２程度注入して形成する」ものであるから、引用発明も本願発明のように、「前記（ｄ）工程におけるドーズ量は、前記（ｃ）工程におけるドーズ量よりも多」いことが明らかである。
　また、引用例の「ここで、ｎ型半導体領域１２の不純物濃度は、その上部に形成された高不純物濃度のｎ＋型半導体領域１１とサイドウォール・スペーサ１０の下部に位置する低不純物濃度のｎ−型半導体領域８のほぼ中間程度に設定される。」（００５０段落）という記載から、引用発明において、「ｎ＋型半導体領域１１」の方が「ｎ型半導体領域１２」よりも不純物濃度が高いことが明らかであるから、引用発明も本願発明のように、「前記第３半導体領域の不純物濃度は、前記第２半導体領域の不純物濃度よりも高」いという構成を備えているものと認められる。
　
７．引用発明における「ｎ＋型半導体領域１１」を形成する工程と「ｎ型半導体領域１２」を形成する工程とを比較すると、前者は「ヒ素を加速エネルギー４０ｋｅＶ〜８０ｋｅＶで１０１５atoms/cm２ 〜１０１６atoms/cm２程度注入」するものであるのに対し、後者は「リンを加速エネルギー４０ｋｅＶ〜８０ｋｅＶで１０１４atoms/cm２ 〜１０１５atoms/cm２程度注入して形成」するものであって、前者の方がドーズ量が多く、かつ、注入するイオンの質量も大きく、さらにイオンが停止する距離が短い（急速に減速される）から、前者の方が後者よりも「半導体基板１」に残留欠陥を多く形成することは、当業者にとって明らかである。
　したがって、引用発明も、本願発明と同様に、「前記（ｄ）工程は、前記（ｃ）工程よりも、前記半導体基板に残留欠陥を多く形成する工程」であるものと認められる。
　
８．したがって、本願発明と引用発明とは、
　「（ａ）ＭＯＳトランジスタのゲート電極として作用する第１導電膜を形成した後、第１導電型の第１半導体領域を形成するため、半導体基板に対してイオン打ち込みを行う工程と、
　（ｂ）前記（ａ）工程の後、前記第１導電膜の側壁にサイドウォールスペーサを形成する工程と、
　（ｃ）前記（ｂ）工程の後、前記第１導電型の第２半導体領域を形成するため、前記半導体基板の深い領域にイオン打ち込みを行う工程と、
　（ｄ）前記（ｂ）工程の後、前記第１導電型の第３半導体領域を形成するため、前記半導体基板の浅い領域にイオン打ち込みを行う工程と、
　（ｅ）前記（ｃ）工程及び（ｄ）工程の後、前記半導体基板上にコバルトを含む金属膜を堆積する工程と、
　（ｆ）前記（ｅ）工程の後、熱処理を施して、前記第３半導体領域にコバルトシリサイド層を形成する工程と、
　を含み、
　前記（ｄ）工程におけるドーズ量は、前記（ｃ）工程におけるドーズ量よりも多く、
　前記第３半導体領域の不純物濃度は、前記第２半導体領域の不純物濃度よりも高く、
　前記（ｄ）工程は、前記（ｃ）工程よりも、前記半導体基板に残留欠陥を多く形成する工程であることを特徴とする半導体装置の製造方法。」
　
　である点、すなわちすべての点で一致し、相違点は存在しない。
　したがって、本願発明は、特許法第２９条第１項第３号に該当し、特許を受けることができない。
　
第６．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。