【事件の表示】
　特願２００３−５２９４８０「二進モードでの多状態不揮発性メモリシステムの選択的動作」拒絶査定不服審判事件〔平成１５年３月２７日国際公開、ＷＯ０３／２５９４９、平成１７年２月３日国内公表、特表２００５−５０３６４０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１４年９月１３日（パリ条約に基づく優先権主張、外国庁受理２００１年９月１７日、アメリカ合衆国）を国際出願日とする特許出願であって、平成２０年５月２６日付けの拒絶理由通知に対して同年９月２９日に意見書及び手続補正書が提出され、さらに同年１１月１１日付けの拒絶理由通知に対して平成２１年５月１８日に意見書が提出されたが、同年７月１５日付けで拒絶査定がなされた。
　そして、それに対して、同年１１月２０日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成２２年６月１１日付けで審尋がなされ、同年９月１日に回答書が提出された。
　
第２．補正の却下の決定
［結論］
　平成２１年１１月２０日に提出された手続補正書による補正を却下する。
　
［理由］
１．手続補正の内容
　平成２１年１１月２０日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜９を補正後の特許請求の範囲の請求項１〜８と補正するものであり、補正前後の請求項１は、各々以下のとおりである。
　
（補正前）
　「【請求項１】
　少なくとも第１および第２のビットのデータを記憶するために、同時に消去可能で、かつ少なくとも第１、第２、第３、および第４の重なっていないしきい値記憶レベルで個々に動作されるメモリセルブロックに配列されたメモリセルを有するフラッシュ不揮発性メモリシステムであって、前記第１のレベルはプログラミングが行われる消去されたレベルであり、前記第４のレベルは前記第１のレベルから最大限分離され、個々のメモリセルのプログラミングは、前記第１のレベルのメモリセルを保持するか、あるいは前記メモリセルのしきい値を前記第１のレベルから前記第２のレベルに移動するかのいずれかにより、第１のビット値に応じて、第１のプログラミングパス中に第１の論理ページからの第１のビットのデータを前記セルに書き込み、引き続き前記第２のレベルから前記第３のレベルまたは前記第１のレベルから前記第４のレベルのいずれかに前記メモリセルのしきい値を移動することにより、第２のビット値に応じて、第２のプログラミングパス中に第２の論理ページからの第２のビットのデータを前記メモリセルに書き込むことにより行われるメモリシステムにおける、代替の動作方法であって、
　前記メモリシステムで、個々のメモリセル内に１ビットのデータだけを記憶するメモリセルブロックのうちの少なくとも１つを指定するステップと、
　プログラミング中に、データを書き込むべく指定されたメモリセルブロックのアドレスが指定された少なくとも１つのメモリセルブロックのアドレスに対応するかどうかを識別するステップと、
　前記データを書き込むべく指定されたメモリセルブロックのアドレスが指定された少なくとも１つのメモリセルブロックのアドレスに対応しない場合、前記第１および第２のプログラミングパスの両方を利用することにより前記指定された少なくとも１つのブロックではなく、メモリセルの他のブロックの個々のセルにデータを書き込むステップであって、前記他のブロックのプログラミングは所与の量だけ連続して増大する大きさを有する連続パルスで生じるステップと、
　前記データを書き込むべく指定されたメモリセルブロックのアドレスが指定された少なくとも１つのメモリセルブロックのアドレスに対応する場合、前記第１のプログラミングパスを用いることなく第２のプログラミングパスによって個々のセルにデータを書き込むステップであって、前記指定された少なくとも１つのブロックのメモリセルは、前記第１または第４のレベルのいずれかのみに個々にプログラムされ、前記第１のレベルから第４のレベルへの指定された少なくとも１つのブロックのプログラミングは、前記所与の量を越える量だけ連続して増大する大きさを有する連続パルスで行われ、それによって前記第４のレベルの指定された少なくとも１つのブロックのメモリセルのしきい値レベルの分布は、前記第１および第２のプログラミングパスの両方を利用するときよりもより広くなっているステップと、
　を含む方法。」
　
（補正後）
　「【請求項１】
　少なくとも第１および第２のビットのデータを記憶するために、同時に消去可能で、かつ少なくとも第１、第２、第３、および第４の重なっていないしきい値記憶レベルで個々に動作されるメモリセルブロックに配列されたメモリセルを有するフラッシュ不揮発性メモリシステムであって、前記第１のレベルはプログラミングが行われる消去されたレベルであり、前記第４のレベルは前記第１のレベルから最大限分離され、個々のメモリセルのプログラミングは、前記第１のレベルのメモリセルを保持するか、あるいは前記メモリセルのしきい値を前記第１のレベルから前記第２のレベルに移動するかのいずれかにより、第１のビット値に応じて、第１のプログラミングパス中に第１の論理ページからの第１のビットのデータを前記セルに書き込み、引き続き前記第２のレベルから前記第３のレベルまたは前記第１のレベルから前記第４のレベルのいずれかに前記メモリセルのしきい値を移動することにより、第２のビット値に応じて、第２のプログラミングパス中に第２の論理ページからの第２のビットのデータを前記メモリセルに書き込むことにより行われるメモリシステムにおける、代替の動作方法であって、
　前記メモリシステムで、個々のメモリセル内に１ビットのデータだけを記憶するメモリセルブロックのうちの少なくとも１つを指定するステップと、
　プログラミング中に、データを書き込むべく指定されたメモリセルブロックのアドレスが指定された少なくとも１つのメモリセルブロックのアドレスに対応するかどうかを識別するステップと、
　前記データを書き込むべく指定されたメモリセルブロックのアドレスが指定された少なくとも１つのメモリセルブロックのアドレスに対応しない場合、前記第１および第２のプログラミングパスの両方を利用することにより前記指定された少なくとも１つのブロックではなく、メモリセルの他のブロックの個々のセルにデータを書き込むステップであって、前記他のブロックのプログラミングは所与の量だけ連続して増大する大きさを有する連続パルスで生じるステップと、
　前記データを書き込むべく指定されたメモリセルブロックのアドレスが指定された少なくとも１つのメモリセルブロックのアドレスに対応する場合、前記第１のプログラミングパスを用いることなく第２のプログラミングパスによって個々のセルにデータを書き込むステップであって、前記指定された少なくとも１つのブロックのメモリセルは、前記第１または第４のレベルのいずれかのみに個々にプログラムされ、前記第１のレベルから第４のレベルへの指定された少なくとも１つのブロックのプログラミングは、前記所与の量を越える量だけ連続して増大する大きさを有する連続パルスで行われ、それによって前記第４のレベルの指定された少なくとも１つのブロックのメモリセルのしきい値レベルの分布は、前記第１および第２のプログラミングパスの両方を利用するときよりもより広くなっているステップと、
　個々のメモリセルブロックが耐えられる消去／プログラミング・サイクル数の記録を維持するステップと、を含み、
　前記メモリシステムで、前記指定された少なくとも１つのブロックの個々のメモリセル内に１ビットのデータだけを記憶するメモリセルブロックのうちの少なくとも１つを指定するステップは、ブロックのうちの他のブロックよりもはるかに多くの消去／プログラミング・サイクルに耐えられるブロックを指定するステップを含む方法。」
　
２．補正事項の整理 
　本件補正における補正事項を整理すると、以下のとおりである。 
（１）補正事項１
　補正前の請求項１の「を含む方法。」の前に、「個々のメモリセルブロックが耐えられる消去／プログラミング・サイクル数の記録を維持するステップと、を含み、　前記メモリシステムで、前記指定された少なくとも１つのブロックの個々のメモリセル内に１ビットのデータだけを記憶するメモリセルブロックのうちの少なくとも１つを指定するステップは、ブロックのうちの他のブロックよりもはるかに多くの消去／プログラミング・サイクルに耐えられるブロックを指定するステップ」を追加すること。
　
（２）補正事項２
　補正前の請求項４を削除するとともに、それに伴って補正前の請求項５以降の項番と引用する請求項を修正すること。
　
（３）補正事項３
　補正前の請求項５の「それによって前記２つ以上の連続したプログラミング動作のうちの１つだけによるプログラミングにより、前記最大限取り除かれた範囲内の電荷レベルの分布が前記２つ以上の連続したプログラミング動作のすべてによるプログラミングよりも大きくなっている、状態マシンを備えるプログラミング回路」を、補正後の請求項４の「それによって前記２つ以上の連続したプログラミング動作のうちの１つだけによるプログラミングにより、前記最大限取り除かれた範囲内の電荷レベルの分布が前記２つ以上の連続したプログラミング動作のすべてによるプログラミングよりも大きくなり、さらに個々のメモリセルブロックが耐えられる消去／プログラミング・サイクル数の記録を維持し、前記メモリシステムで、前記指定された少なくとも１つのブロックの個々のメモリセル内に１ビットのデータだけを記憶するメモリセルブロックのうちの少なくとも１つを指定し、かつブロックのうちの他のブロックよりもはるかに多くの消去／プログラミング・サイクルに耐えられるブロックを指定する、状態マシンを備えるプログラミング回路」と補正すること。
　
３．新規事項の追加の有無についての検討
（１）まず、補正事項１のうち、「前記メモリシステムで、前記指定された少なくとも１つのブロックの個々のメモリセル内に１ビットのデータだけを記憶するメモリセルブロックのうちの少なくとも１つを指定するステップは、ブロックのうちの他のブロックよりもはるかに多くの消去／プログラミング・サイクルに耐えられるブロックを指定するステップ」を追加する補正が、本願の願書に最初に添付した明細書、特許請求の範囲又は図面（以下、本願の願書に最初に添付した明細書、本願の願書に最初に添付した特許請求の範囲、本願の願書に最初に添付した図面を、各々「当初明細書」、「当初特許請求の範囲」、「当初図面」といい、これらをまとめて「当初明細書等」という。）に記載された事項の範囲内においてなされたものであるか否かについて検討する。
　
（２）当初明細書等の記載事項の中で、「前記メモリシステムで、前記指定された少なくとも１つのブロックの個々のメモリセル内に１ビットのデータだけを記憶するメモリセルブロックのうちの少なくとも１つを指定するステップ」に関連すると認められる箇所は以下のとおりである。
　
ａ．「【０００９】
　手短にかつ一般的に言えば、不揮発性メモリシステムおよびこれを動作する方法が提供され、この場合、個々のメモリセルの記憶素子に通常は少なくとも４つの状態がプログラムされ、このことにより１セルあたり少なくとも２ビットが記憶されるが、プログラミング性能を改善し、または耐えることのできる消去／プログラミングのサイクル数で表わしたメモリの一部の寿命を延ばし、或いは、他の何らかの利益を得ることが必要であるかまたは望ましいときに、１記憶素子あたり選択的により少ない状態を記憶させるための対策が講じられる。しきい値レベルの動作ウィンドウ全体にわたって互いに分離されている少なくとも４つのしきい値レベルの範囲のうちの１つにセルの記憶素子をプログラムすることによって通常は少なくとも４つの状態がメモリセルに設けられる。通常より少ない状態を記憶させる例として、２状態のみを記憶するように切り換えられた場合、互いに最も遠く分離されている少なくとも４つのしきい値レベル範囲のうちの２つが使用される。上述した４状態のＮＡＮＤ形メモリで実施されたとき、１ページのみからのビットが互いに最大量分離されている２つのしきい値レベルに一度にプログラムされる。選択されたセルについて第２のページのデータビットをプログラムするステップを単に省略させることによって、メモリセルの選択されたグループにおいてプログラミングが４状態から２状態に切り換えられる。」
　
ｂ．「【００４２】
　ある特定のアプリケーションでは、非常に頻繁にデータの書き込みが行われるメモリセルブロックは２状態で動作され、それほど書き直しされない残りのブロックは多状態で動作される。頻繁に書き直されるデータの例は、システムファイル配分テーブル（ＦＡＴ）、ブロックサイクルカウントおよびフラッシュＥＥＰＲＯＭシステムの動作の一部として記憶されるその他のオーバーヘッドデータなどのユーザデータが記憶されるメモリのブロックのテーブルを含む。このＦＡＴテーブルに関連して、ＦＡＴテーブルを更新するときにはユーザデータを記憶するときよりも少ない量のデータを書き込むように指定するホストシステムにおいてＦＡＴテーブルの頻繁な更新を容易に識別することができる。その様な識別されたＦＡＴテーブル・データは、コントローラ２０（図１）により、２状態で動作するブロックに向けられる。メモリセルブロックの経験カウントおよびその種の他のオーバーヘッドデータに関連して、コントローラ２０はこのようなデータが書き込まれるブロックを知っているので、これらのブロックの動作は２状態にセットされる。耐久限度に達しているブロックを時期尚早に交換する必要は、完全には除去されないとしても、少なくとも幾分は制御される。
【００４３】
　本発明の別のアプリケーションは、メモリの寿命の全体にわたってメモリアレイの少なくとも一部のブロックを、そうすることが有利となったときに多状態動作から２状態動作に切り換えることである。このことは、例えば、他のブロックより遥かに多くのデータ書き直しを受け取っているブロックについて動的に実行できる。別の例は、多状態で動作しているときにそれらの消去／プログラミング・サイクルの耐久限度数に近づいている選択されたブロックについて動作を２状態に切り換えることである。メモリセルの状態によっては多状態動作の継続が妨げられることがあるけれども、その後は図１２に関連して記載した手法に従ってメモリセルを２状態で動作させることができる。もちろん、２状態のときに４状態のときと同じ量のデータを記憶するためには２倍の数のブロックを使用する必要がある。ブロックを１つの動作形式から他方へ何時切り換えるか決定できるようにするデータを状態マシン８に送信するために、個々のブロックまたはブロックのグループの消去／プログラミングのサイクル数の総計を維持するべきである。この様な総計を数えられている個々のブロックで維持することは、米国特許第５，０４３，９４０号（特許文献１８）に記載されている。その代わりとして、２０００年２月１７日出願の米国特許出願第０９／５０５，５５５号に記載されているように、数えられているブロックとは別のブロックでサイクル総計をまとめて維持してもよい。サイクル総計を発生させる特別な手法が、２０００年９月１４日出願の米国特許出願第０９／６６２，０３２号（特許文献１９）に記載されている。上記特許および特許出願は、その全体が参照により本明細書で援用されている。」
　
（２）上記（１）ａ．及びｂ．を参照すれば、「前記メモリシステムで、前記指定された少なくとも１つのブロックの個々のメモリセル内に１ビットのデータだけを記憶するメモリセルブロックのうちの少なくとも１つを指定するステップ」に関連して当初明細書等に記載されているのは、００４２段落の「非常に頻繁にデータの書き込みが行われるメモリセルブロックは２状態で動作され、それほど書き直しされない残りのブロックは多状態で動作される。」という事項、及び００４３段落の「メモリの寿命の全体にわたってメモリアレイの少なくとも一部のブロックを、そうすることが有利となったときに多状態動作から２状態動作に切り換える」という事項、具体的には、当該「多状態動作から２状態動作に切り換え」を「他のブロックより遥かに多くのデータ書き直しを受け取っているブロックについて動的に実行」する、又は「多状態で動作しているときにそれらの消去／プログラミング・サイクルの耐久限度数に近づいている選択されたブロックについて動作を２状態に切り換える」という事項であることが明らかであり、補正事項１により追加された「前記メモリシステムで、前記指定された少なくとも１つのブロックの個々のメモリセル内に１ビットのデータだけを記憶するメモリセルブロックのうちの少なくとも１つを指定するステップは、
ブロックのうちの他のブロックよりもはるかに多くの消去／プログラミング・サイクルに耐えられるブロックを指定する
　また、当初明細書等全体を精査しても、当業者が「前記メモリシステムで、前記指定された少なくとも１つのブロックの個々のメモリセル内に１ビットのデータだけを記憶するメモリセルブロックのうちの少なくとも１つを指定するステップは、
ブロックのうちの他のブロックよりもはるかに多くの消去／プログラミング・サイクルに耐えられるブロックを指定する
　
（３）したがって、「前記メモリシステムで、前記指定された少なくとも１つのブロックの個々のメモリセル内に１ビットのデータだけを記憶するメモリセルブロックのうちの少なくとも１つを指定するステップは、
ブロックのうちの他のブロックよりもはるかに多くの消去／プログラミング・サイクルに耐えられるブロックを指定する
　
　よって、他の補正事項について検討するまでもなく本件補正は、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たしてない。
　
４．補正の却下の決定のまとめ
　上において検討したとおり、本件補正は、特許法第１７の２第３項に規定する要件を満たしていないから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明
　平成２１年１１月２０日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項１〜９に係る発明は、平成２０年９月２９日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜９に記載されている事項により特定されるとおりのものであり、そのうちの請求項５に係る発明（以下「本願発明」という。）は、請求項５に記載されている事項により特定される以下のとおりのものである。
　
　「【請求項５】
　メモリシステムであって、
　同時に消去可能なブロックに編成された再プログラム可能な電荷記憶素子を有する不揮発性メモリセルアレイと、
　２つ以上のビットのデータを２つ以上の対応する連続したプログラミング動作におけるユーザデータの２つ以上のページからアドレスされたブロックの個々の電荷記憶素子にプログラムさせて、少なくとも３つの追加された重なっていない範囲のうちの１つの範囲内まで及ぶアドレスされている指定された１つ以上のブロックに応じて前記電荷記憶素子のプログラミングを制限する消去された範囲からの第１のレートで前記個々の電荷記憶素子上に記憶された電荷レベルを増分して増大させ、前記指定された１つ以上のブロックの電荷記憶素子上に記憶された電荷レベルを制御して、前記２つ以上の連続したプログラミング動作のうちの１つだけを実施することにより前記消去された範囲から最大限取り除かれた前記少なくとも３つの範囲のうちの１つだけの範囲内まで及ぶ消去された範囲からの第２のレートで増分して増大させ、これによって前記指定された１つ以上のアドレスを有するブロック内の電荷記憶素子毎に１ビットのデータだけをプログラムし、電荷レベルにおける第２のレートの増分変化は、第１のレートの増分変化よりも高く、それによって前記２つ以上の連続したプログラミング動作のうちの１つだけによるプログラミングにより、前記最大限取り除かれた範囲内の電荷レベルの分布が前記２つ以上の連続したプログラミング動作のすべてによるプログラミングよりも大きくなっている、状態マシンを備えるプログラミング回路と、
　を備えるメモリシステム。」
　
第４．引用刊行物に記載された発明 
１．引用例１：特開平９−３１１８２３号公報 
（１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平９−３１１８２３号公報（以下「引用例１」という。）には、図１、１２〜１４及び１７とともに、以下の記載がある。
　
ａ．「【０００１】
【発明の属する技術分野】この発明は、多層式の記憶回路、即ち多数の２進情報単位をそれぞれ記憶可能な記憶要素を備えた記憶回路、この記憶回路から情報を読み出す方法およびこの記憶回路に情報を書き込む方法に関する。」
　
ｂ．「【０００５】
【課題を解決するための手段】こ
の発明の基礎となる考えは、特定の用途に対して受け入れ可能な誤り率に関連した多数の２進情報単位、即ち低い誤り率を要求する場合は１ビット、より高い誤り率を受け入れできる場合は２ビットを記憶するための記憶要素を用いることである。
　
ｃ．「【０００９】
第２の方法では、記憶回路は、少なくとも第１および第２の組に分割された複数の記憶要素を備え、第１の組の記憶要素が恰も第１の数の２進情報単位をそれぞれ記憶するために適合されるように使用され、第２の組の記憶要素が恰も第２の数の２進情報単位をそれぞれ記憶するために適合されるように使用される配列とされ、第２の数と第１の数は同じでない。全般に、この回路の複数の記憶要素は、複数の組に分割され、それぞれの組が異なる数の２進情報単位に対応する。このような組をまた、半導体、特にフラッシュメモリの分野で使用されている学術用語に従って“ブロック”または“セクタ”と称する
【００１０】
記憶回路の実施の形態は共に図１のブロック図に従って実施できる。この回路は、メモリセル即ち要素のマトリックスＭＴＸに分割され、それぞれ１以上の所定数の２進情報単位を記憶するために適合された慣用の多層式記憶回路ＣＭＭと、
【００１１】記憶回路ＣＭＭは、例えば６個の列アドレス入力ＲＡ、例えば６個の行アドレス入力、最上位データ用の例えば８個の入力／出力ＭＳＢ、最下位データ用の例えば８個の入力／出力ＬＳＢおよび書き込み制御入力ＰＧＭを有する。アドレス入力ＲＡおよびＣＡはまとめてこの発明による記憶回路の、この例での入力としてアドレス入力ＡＤＲを形成する。
【００１２】
マトリックスＭＴＸは、例えば３２７６８メモリセルからなり、これらは全て同一でかつそれぞれその値とその電気パラメータの状態を組み合わせた例えば２つの２進情報単位からなる２進値を比較的信頼できる方法で記憶可能である。
　
ｄ．「【００１４】図１の構成は、更に制御装置ＣＮＴとマルチプレクサＭＵＸを備える。マルチプレクサＭＵＸは、その一端が記憶回路ＣＭＭの入力／出力ＭＳＢおよびＬＳＢの端子に接続され、その他端がこの発明による記憶回路のデータ入力／出力ＤＴの端子に接続され、そして２つの選択制御入力Ｃ１およびＣ２の端子とこの発明による記憶回路の回路イネーブル入力Ｅの端子に接続されるイネーブル制御入力ＣＥの端子とを有する。
【００１５】
制御装置ＣＮＴは、その出力が記憶回路ＣＭＭの書き込み制御入力ＰＧＭと内部的な制御信号を発生するためのマルチプレクサＭＵＸの選択制御入力Ｃ１およびＣ２の端子に供給される。更に、制御装置ＣＮＴは通常その入力側にアドレス入力ＡＤＲ、データＤＴ、回路イネーブル入力Ｅ、書き込みイネーブル入力Ｗおよび読み出しイネーブル入力Ｇが供給され、イネーブル入力Ｅ、Ｗ、Ｇは合わせてこの発明のための制御入力を形成する。制御装置ＣＮＴの構成、その動作モードおよび提供できる機能に応じて、上述の接続の幾つか、特にその入力に関しては不要である
【００１６】図１のブロック図に示す構成を使用して第１の回路設計または第２の回路設計を実施するかどうかの選択は、制御装置ＣＮＴの構成に依存する。第１の回路設計または第２の回路設計のいずれが選択されるかは、第１および第２の数の２進情報単位の選択がなされなければならない。現状の技術では、最も合理的な選択は、１（２レベル動作モード）に等しい第１の数および２（４レベル動作モード）に等しい第２の数を有し、これは以下の例で適用される選択である。その技術の連続する進展により、やがてはより大きな数を使用する提案が多分あるようになる。このような第１または第２の数をそれに送られる指令の設定に従って設定するように制御装置ＣＮＴを配列することにより極めて高い多面性を提供できる。」
　
ｅ．「【００１８】
たった２ビットの比較的信頼できる方法で記憶できるフラッシュ型のそのメモリセルを利用できるものとすると、書き込みに対して、セルのスレッショルド電圧値Ｖｏをデータ“００”と、Ｖｏより大きい電圧Ｖ１をデータ“０１”と、Ｖ１より大きい電圧Ｖ２をデータ“１０”と、そしてＶ２より大きい電圧Ｖ３をデータ“１１”と組み合わせることができ、読み出しに対して、セルのスレッショルド電圧の検出値が０およびＲｅｆ１間であればこれはデータ“００”と、Ｒｅｆ１およびＲｅｆ２間であればデータ“０１”と、Ｒｅｆ２およびＲｅｆ３間であればデータ“１０”と、Ｒｅｆ３以上であればデータ“１１”と組み合わせることができる。これを図１２に示しており、４レベル動作モードを表している。この図で、分布値は基準値Ｒｅｆ１、Ｒｅｆ２、Ｒｅｆ３でゼロでなく、これは誤り率即ち（対応するスレッショルド電圧の値の期間中に）混合して得られた可能性のある隣接データを示すことが分かる
【００１９】一方、データと組み合わされるスレッショルド電圧の値が相互から適当に離れて選択されとして１ビットのみで構成されたセルデータに記憶されたことが選択されるならば、誤り率は低くすることができる。書き込みに対して、データ“０”を値Ｖｏと、データ“１”を値Ｖ３と組み合わせてもよい。読み出しに対してセルスレッショルド電圧の検出値がＲｅｆ２より低いものであれば、データ“０”をそれと、Ｒｅｆ２より高いものであれば、データ“１”をそれと組み合わせることができる。これを図１３に示しており、２レベル動作モードを表している。この図では分布値は実質的に基準値Ｒｅｆ２でゼロであり、誤り率が随分低いことが分かる。
【００２０】実際には、２レベルモードおよび４レベルモードの両方に対して同じ書き込みおよび読み出し回路を使用するとき、１ビットデータは書き込みにより２レベルモードで書き込みにでき、１ビットデータを二倍にすることで得られる２ビットデータは４レベルモードで書き込みできる。２レベルモードで読み出されたデータは、最上位ビット即ち第１のビットを選択することにより４レベルモードで読み出されるデータから得られる。この機能は、その入力Ｃ１およびＣ１を介して適当に制御され且つ入出力ＭＳＢおよびＬＳＢの端子に適当に接続されるマルチプレクサＭＵＸによって提供される。図１４はマルチプレクサＭＵＸを構成する８個のモジュールの１つを詳細に示し、データ入出力ＤＴの各々に対して１個のモジュールがある。」
　
ｆ．「【００３８】
複数のセルが組に分割される場合に適用する第４の可能性は、この発明の記憶回路により供給されるアドレス、それ故アドレス入力ＡＤＲを介する制御装置ＣＮＴに関連してモードを選択することである。第１の組の要素がアドレスされると、例えば２レベルモードがイネーブルされ、それに反して第２の組の要素がアドレスされると、例えば４レベルモードがイネーブルされる。図１７はアドレス信号に基づいて読み出しおよび書き込みの両方で４レベルモードを示す高レベルの論理信号を出力できる第３の回路の図である
　
（２）ここにおいて、摘記事項ｃ．の「【０００９】第２の方法では、記憶回路は、少なくとも第１および第２の組に分割された複数の記憶要素を備え、第１の組の記憶要素が恰も第１の数の２進情報単位をそれぞれ記憶するために適合されるように使用され、第２の組の記憶要素が恰も第２の数の２進情報単位をそれぞれ記憶するために適合されるように使用される配列とされ、第２の数と第１の数は同じでない。全般に、この回路の複数の記憶要素は、複数の組に分割され、それぞれの組が異なる数の２進情報単位に対応する。このような組をまた、半導体、特にフラッシュメモリの分野で使用されている学術用語に従って“ブロック”または“セクタ”と称する。【００１０】記憶回路の実施の形態は共に図１のブロック図に従って実施できる。この回路は、メモリセル即ち要素のマトリックスＭＴＸに分割され、それぞれ１以上の所定数の２進情報単位を記憶するために適合された慣用の多層式記憶回路ＣＭＭと、読み出しおよび／または書き込みおよび／または消去等用の多レベルモードでセルをアクセスするためのアクセス回路ＣＡＣとを含む。」という記載から、引用例１に記載された「多層式記憶回路ＣＭＭ」は複数の「ブロック」から構成されていることが明らかである。
　また、フラッシュメモリが「ブロック」単位で同時に消去可能であることは当業者の技術常識である。
　
（３）摘記事項ｆ．の「【００３８】複数のセルが組に分割される場合に適用する第４の可能性は、この発明の記憶回路により供給されるアドレス、それ故アドレス入力ＡＤＲを介する制御装置ＣＮＴに関連してモードを選択することである。第１の組の要素がアドレスされると、例えば２レベルモードがイネーブルされ、それに反して第２の組の要素がアドレスされると、例えば４レベルモードがイネーブルされる。図１７はアドレス信号に基づいて読み出しおよび書き込みの両方で４レベルモードを示す高レベルの論理信号を出力できる第３の回路の図である。」という記載から、引用例１には、「第１の組」すなわち「第１のブロック」を指定する「アドレス」が印加されると「２レベルモード」がイネーブルされ、「第２の組」すなわち「第２のブロック」を指定する「アドレス」が印加されると「４レベルモード」がイネーブルされる「多層式記憶回路ＣＭＭ」が記載されていることが明らかであり、さらに、図１２及び１３並びに摘記事項ｅ．の「【００１８】たった２ビットの比較的信頼できる方法で記憶できるフラッシュ型のそのメモリセルを利用できるものとすると、書き込みに対して、セルのスレッショルド電圧値Ｖｏをデータ“００”と、Ｖｏより大きい電圧Ｖ１をデータ“０１”と、Ｖ１より大きい電圧Ｖ２をデータ“１０”と、そしてＶ２より大きい電圧Ｖ３をデータ“１１”と組み合わせることができ、読み出しに対して、セルのスレッショルド電圧の検出値が０およびＲｅｆ１間であればこれはデータ“００”と、Ｒｅｆ１およびＲｅｆ２間であればデータ“０１”と、Ｒｅｆ２およびＲｅｆ３間であればデータ“１０”と、Ｒｅｆ３以上であればデータ“１１”と組み合わせることができる。これを図１２に示しており、４レベル動作モードを表している。この図で、分布値は基準値Ｒｅｆ１、Ｒｅｆ２、Ｒｅｆ３でゼロでなく、これは誤り率即ち（対応するスレッショルド電圧の値の期間中に）混合して得られた可能性のある隣接データを示すことが分かる。」という記載を合わせて解釈すると、引用例１には、プログラミング動作において、「４レベルモード」の書き込みは、第２のブロックを指定するアドレスが印加されると、４レベルモードをイネーブルし、２ビットのデータに応じて、アドレスされたブロック内の個々の「メモリセル」をプログラムして、「メモリセル」の「スレッショルド電圧値」が、「Ｖ０」、「Ｖ１」、「Ｖ２」又は「Ｖ３」となるように電荷レベルを制御し、「２レベルモード」の書き込みは、「第１のブロック」を指定するアドレスが印加されると、２レベルモードをイネーブルし、１ビットのデータに応じて、アドレスされたブロック内の個々の「メモリセル」をプログラムして、「メモリセル」の「スレッショルド電圧値」が、「Ｖ０」又は「Ｖ３」となるように電荷レベルを制御する「多層式記憶回路ＣＭＭ」が記載されているものと認められる。
　
（４）摘記事項ｄ．の「【００１５】制御装置ＣＮＴは、その出力が記憶回路ＣＭＭの書き込み制御入力ＰＧＭと内部的な制御信号を発生するためのマルチプレクサＭＵＸの選択制御入力Ｃ１およびＣ２の端子に供給される。更に、制御装置ＣＮＴは通常その入力側にアドレス入力ＡＤＲ、データＤＴ、回路イネーブル入力Ｅ、書き込みイネーブル入力Ｗおよび読み出しイネーブル入力Ｇが供給され、イネーブル入力Ｅ、Ｗ、Ｇは合わせてこの発明のための制御入力を形成する。制御装置ＣＮＴの構成、その動作モードおよび提供できる機能に応じて、上述の接続の幾つか、特にその入力に関しては不要である。」という記載から、上記（３）に記載した「制御」は、「制御装置ＣＮＴ」によって行われることは明らかである。
　
（５）したがって、引用例１には以下の発明（以下「引用発明１」という。）が記載されているものと認められる。 
　「記憶回路であって、
　同時に消去可能なブロックから構成された再プログラム可能なメモリセルを有する不揮発性の多層式記憶回路ＣＭＭと、
　プログラミング動作において、第２のブロックを指定するアドレスが印加されると、４レベルモードをイネーブルし、２ビットのデータに応じて、アドレスされたブロック内の個々のメモリセルをプログラムして、メモリセルのスレッショルド電圧値が、Ｖ０、Ｖ１、Ｖ２又はＶ３となるように電荷レベルを制御し、第１のブロックを指定するアドレスが印加されると、２レベルモードをイネーブルし、１ビットのデータに応じて、アドレスされたブロック内の個々のメモリセルをプログラムして、メモリセルのスレッショルド電圧値が、Ｖ０又はＶ３となるように電荷レベルを制御する制御装置ＣＮＴと、
　を備える記憶回路。」
　
２．引用例２：特開２００１−９３２８８号公報 
　本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００１−９３２８８号公報（以下「引用例２」という。）には、図１とともに、以下の記載がある。
　
ａ．「【０００１】
【発明の属する技術分野】本発明は、例えば多値データを記憶することが可能な不揮発性半導体記憶装置に関する。」
　
ｂ．「【００１２】本発明は、上記課題を解決するためになされたものであり、その目的とするところは、データの読み出しに際して動作回数を削減することができ、データの読み出し時間を短縮することが可能な不揮発性半導体記憶装置を提供しようとするものである。」
　
ｃ．「【００２０
】図１は、本発明の書き込み方法を示している。メモリセルにデータを書き込む場合、先ず、第１ページのデータが書き込まれ、次に、第２ページのデータが書き込まれる。ここで、第１ページあるいは第２ページのデータを構成する書き込みデータが“１”である場合、書き込み動作によりメモリセルの閾値電圧は変化せずメモリセルのデータは変化しない。すなわち、データの書き込みが行われない。また、第１ページあるいは第２ページのデータを構成する書き込みデータが“０”である場合、書き込み動作によりメモリセルの閾値電圧が変化され、これに伴いメモリセルのデータも変化される。すなわち、データの書き込みが行われる
【００２１】
先ず、消去状態のメモリセルのデータは状態“０”とされている。最初に第１ページのデータがメモリセルに書き込まれる。書き込みデータが“１”の場合、書き込みが行われないメモリセルのデータは状態“０”のままである。書き込みデータが“０”場合、書き込みが行なわれるメモリセルのデータは状態“１”になる
【００２２】
次に、第２ページのデータがメモリセルに書き込まれる。この時、第１ページの書き込み動作により、データが状態“１”のメモリセルに対して、書き込みデータ“０”が供給された場合、メモリセルのデータは状態“２”とされ、第１ページの書き込み動作により、データが状態“０”のメモリセルに対して、書き込みデータ“０”が供給された場合、メモリセルのデータは状態“３”となる
【００２３】
さらに、第１ページの書き込み動作により、データが状態“１”のメモリセルに対して、外部から書き込みデータ“１”が供給された場合、メモリセルのデータは状態“１”のままとされる。また、第１ページの書き込み動作により、データが状態“０”のメモリセルに対して、外部から書き込みデータ“１”が供給された場合、メモリセルのデータは状態“０”のままとされる
【００２４】
多値メモリの場合、書き込みデータに応じてメモリセルの閾値電圧を正確に制御する必要がある。このため、メモリセルにデータを書き込む場合、メモリセルの制御ゲートに印加する電圧を徐々に増加してデータが書き込まれる。このような書き込み方法はステップアップ書き込み方法と呼ばれている
　
第５．対比 
１．以下に、本願発明と引用発明１とを対比する。 
　引用発明１の「記憶回路」、「メモリセル」は、各々本願発明の「メモリシステム」、「電荷記憶素子」に相当する。
　そして、一般に、引用発明１のような半導体を使用した記憶回路において、記憶素子（メモリセル）が縦横に配列され、メモリセルセルアレイを構成していることは当業者の技術常識であるから、引用発明１の「記憶回路であって、　同時に消去可能なブロックから構成された再プログラム可能なメモリセルを有する不揮発性の多層式記憶回路ＣＭＭ」は、本願発明の「メモリシステムであって、　同時に消去可能なブロックに編成された再プログラム可能な電荷記憶素子を有する不揮発性メモリセルアレイ」に相当する。
　
２．引用発明１の「プログラミング動作において、第２のブロックを指定するアドレスが印加されると、４レベルモードをイネーブルし、２ビットのデータに応じて、アドレスされたブロック内の個々のメモリセルをプログラムして、メモリセルのスレッショルド電圧値が、Ｖ０、Ｖ１、Ｖ２又はＶ３となるように電荷レベルを制御し」という構成と、本願発明の「２つ以上のビットのデータを２つ以上の対応する連続したプログラミング動作におけるユーザデータの２つ以上のページからアドレスされたブロックの個々の電荷記憶素子にプログラムさせて、少なくとも３つの追加された重なっていない範囲のうちの１つの範囲内まで及ぶアドレスされている指定された１つ以上のブロックに応じて前記電荷記憶素子のプログラミングを制限する消去された範囲からの第１のレートで前記個々の電荷記憶素子上に記憶された電荷レベルを増分して増大させ」という構成とを対比する。
　
　まず、引用発明１の「２ビットのデータ」が本願発明の「２つ以上のビットのデータ」相当することは明らかである。
　そして、一般に、フラッシュメモリにおいて、各メモリセルにデータをプログラムするに当たり、まず当該メモリセルのデータを消去した後にプログラムを行うことは当業者における技術常識であるから、引用発明１においても当然そのような手法を採っているものと認められる。
　また、一般に、フラッシュメモリにおいて、消去により、各メモリセルの「メモリセルのスレッショルド電圧値」が最も高い状態又は最も低い状態とされることも当業者における技術常識であるから、引用発明１の「Ｖ０、Ｖ１、Ｖ２又はＶ３」という４つの「メモリセルのスレッショルド電圧値」のうちの両端の「Ｖ０」又は「Ｖ３」の何れかが「消去状態」に対応するとともに、引用発明１において、「プログラミング動作において、第２のブロックを指定するアドレスが印加されると」、消去状態である「Ｖ０」又は「Ｖ３」のうちのどちらかから、互いに重なっていない他の３つの範囲まで、各メモリセルの電荷レベルを変化させていることは当業者にとって明らかである。
　
　したがって、引用発明１の「アドレスされたブロック内の個々のメモリセルをプログラムして、メモリセルのスレッショルド電圧値が、Ｖ０、Ｖ１、Ｖ２又はＶ３となるように電荷レベルを制御」することと、本願発明の「アドレスされたブロックの個々の電荷記憶素子にプログラムさせて、少なくとも３つの追加された重なっていない範囲のうちの１つの範囲内まで及ぶアドレスされている指定された１つ以上のブロックに応じて前記電荷記憶素子のプログラミングを制限する消去された範囲からの第１のレートで前記個々の電荷記憶素子上に記憶された電荷レベルを増分して増大させ」ることとは、「アドレスされたブロックの個々の電荷記憶素子にプログラムさせて、少なくとも３つの追加された重なっていない範囲のうちの１つの範囲内まで及ぶアドレスされている指定された１つ以上のブロックに応じて消去された範囲から前記個々の電荷記憶素子上に記憶された電荷レベルを変化させる」ものである点で一致する。
　
　以上を総合すると、引用発明１の「プログラミング動作において、第２のブロックを指定するアドレスが印加されると、４レベルモードをイネーブルし、２ビットのデータに応じて、アドレスされたブロック内の個々のメモリセルをプログラムして、メモリセルのスレッショルド電圧値が、Ｖ０、Ｖ１、Ｖ２又はＶ３となるように電荷レベルを制御し」という構成と、本願発明の「２つ以上のビットのデータを２つ以上の対応する連続したプログラミング動作におけるユーザデータの２つ以上のページからアドレスされたブロックの個々の電荷記憶素子にプログラムさせて、少なくとも３つの追加された重なっていない範囲のうちの１つの範囲内まで及ぶアドレスされている指定された１つ以上のブロックに応じて前記電荷記憶素子のプログラミングを制限する消去された範囲からの第１のレートで前記個々の電荷記憶素子上に記憶された電荷レベルを増分して増大させ」という構成とは、「２つ以上のビットのデータをプログラミング動作におけるアドレスされたブロックの個々の電荷記憶素子にプログラムさせて、少なくとも３つの追加された重なっていない範囲のうちの１つの範囲内まで及ぶアドレスされている指定された１つ以上のブロックに応じて消去された範囲から前記個々の電荷記憶素子上に記憶された電荷レベルを変化させる」ものである点で一致する。
　
３．引用発明１の「第１のブロックを指定するアドレスが印加されると、２レベルモードをイネーブルし、１ビットのデータに応じて、アドレスされたブロック内の個々のメモリセルをプログラムして、メモリセルのスレッショルド電圧値が、Ｖ０又はＶ３となるように電荷レベルを制御する」という構成と、本願発明の「前記指定された１つ以上のブロックの電荷記憶素子上に記憶された電荷レベルを制御して、前記２つ以上の連続したプログラミング動作のうちの１つだけを実施することにより前記消去された範囲から最大限取り除かれた前記少なくとも３つの範囲のうちの１つだけの範囲内まで及ぶ消去された範囲からの第２のレートで増分して増大させ、これによって前記指定された１つ以上のアドレスを有するブロック内の電荷記憶素子毎に１ビットのデータだけをプログラムし」という構成とを対比する。
　
　まず、上記２．において検討したとおり、引用発明１においては、消去状態は「Ｖ０」又は「Ｖ３」のうちのどちらかであり、「１ビットのデータ」をプログラムする際には、消去状態である「Ｖ０」又は「Ｖ３」の一方から、他方、すなわち、「前記消去された範囲から最大限取り除かれた前記少なくとも３つの範囲のうちの１つだけの範囲内まで」メモリセルの電荷レベルを変化させていることは明らかである。
　
　したがって、引用発明１の「第１のブロックを指定するアドレスが印加されると、２レベルモードをイネーブルし、１ビットのデータに応じて、アドレスされたブロック内の個々のメモリセルをプログラムして、メモリセルのスレッショルド電圧値が、Ｖ０又はＶ３となるように電荷レベルを制御する」という構成と、本願発明の「前記指定された１つ以上のブロックの電荷記憶素子上に記憶された電荷レベルを制御して、前記２つ以上の連続したプログラミング動作のうちの１つだけを実施することにより前記消去された範囲から最大限取り除かれた前記少なくとも３つの範囲のうちの１つだけの範囲内まで及ぶ消去された範囲からの第２のレートで増分して増大させ、これによって前記指定された１つ以上のアドレスを有するブロック内の電荷記憶素子毎に１ビットのデータだけをプログラムし」という構成とは、「前記指定された１つ以上のブロックの電荷記憶素子上に記憶された電荷レベルを制御して、前記消去された範囲から最大限取り除かれた前記少なくとも３つの範囲のうちの１つだけの範囲内まで変化させ、これによって前記指定された１つ以上のアドレスを有するブロック内の電荷記憶素子毎に１ビットのデータだけをプログラムする」ものである点で一致する。
　
４．引用発明１の「制御装置ＣＮＴ」は、ベリファイを伴う「消去」や「書き込みの制御」を行っていることは明らかであるから、本願発明の「状態マシンを備えるプログラミング回路」に相当する。
　
５．したがって、本願発明と引用発明１とは、 
　「メモリシステムであって、
　同時に消去可能なブロックに編成された再プログラム可能な電荷記憶素子を有する不揮発性メモリセルアレイと、
　２つ以上のビットのデータをプログラミング動作におけるアドレスされたブロックの個々の電荷記憶素子にプログラムさせて、少なくとも３つの追加された重なっていない範囲のうちの１つの範囲内まで及ぶアドレスされている指定された１つ以上のブロックに応じて消去された範囲から前記個々の電荷記憶素子上に記憶された電荷レベルを変化させ、前記指定された１つ以上のブロックの電荷記憶素子上に記憶された電荷レベルを制御して、前記消去された範囲から最大限取り除かれた前記少なくとも３つの範囲のうちの１つだけの範囲内まで変化させ、これによって前記指定された１つ以上のアドレスを有するブロック内の電荷記憶素子毎に１ビットのデータだけをプログラムする状態マシンを備えるプログラミング回路と、
　を備えるメモリシステム。」
　
　である点で一致し、以下の点で相違する。
　
（相違点１）
　本願発明は、「２つ以上のビットのデータを２つ以上の対応する連続したプログラミング動作におけるユーザデータの２つ以上のページからアドレスされたブロックの個々の電荷記憶素子にプログラムさせて」、「前記電荷記憶素子のプログラミングを制限する消去された範囲からの第１のレートで前記個々の電荷記憶素子上に記憶された電荷レベルを増分して増大させ」ているのに対して、引用発明１は、そのような特定がなされていない点。
　
（相違点２）
　本願発明は、「１ビットのデータだけをプログラムする」に際し、「前記２つ以上の連続したプログラミング動作のうちの１つだけを実施することにより」行い、「個々の電荷記憶素子上に記憶された電荷レベル」を「消去された範囲からの第２のレートで増分して増大させ」ているのに対して、引用発明１は、そのような特定がなされていない点。
　
（相違点３）
　本願発明は、「電荷レベルにおける第２のレートの増分変化は、第１のレートの増分変化よりも高く、それによって前記２つ以上の連続したプログラミング動作のうちの１つだけによるプログラミングにより、前記最大限取り除かれた範囲内の電荷レベルの分布が前記２つ以上の連続したプログラミング動作のすべてによるプログラミングよりも大きくなっている」のに対して、引用発明１は、そのような特定がなされていない点。
　
第６．判断 
１．相違点１について 
（１）引用例２における図１及び００２０段落の「【００２０】図１は、本発明の書き込み方法を示している。メモリセルにデータを書き込む場合、先ず、第１ページのデータが書き込まれ、次に、第２ページのデータが書き込まれる。」という記載から、引用例２には、メモリセルに４値、すなわち２ビットのデータを書き込むに際して、第１ページのデータの書き込み及び第２ページのデータの書き込みという２つの対応する連続したプログラミング動作における２つ以上のページからのデータに基づいて、メモリセルに２ビットの書き込みを行うことが記載されていることが明らかであるから、当該引用例２には、本願発明と同様に、「２つ以上のビットのデータを２つ以上の対応する連続したプログラミング動作におけるユーザデータの２つ以上のページからアドレスされたブロックの個々の電荷記憶素子にプログラムさせ」る構成を備えた「不揮発性半導体記憶装置」に関する発明（以下「引用発明２」という。）が記載されているものと認められる。
　
（２）また、引用例２における００２１段落〜００２３段落の「【００２１】先ず、消去状態のメモリセルのデータは状態“０”とされている。最初に第１ページのデータがメモリセルに書き込まれる。書き込みデータが“１”の場合、書き込みが行われないメモリセルのデータは状態“０”のままである。書き込みデータが“０”場合、書き込みが行なわれるメモリセルのデータは状態“１”になる。【００２２】次に、第２ページのデータがメモリセルに書き込まれる。この時、第１ページの書き込み動作により、データが状態“１”のメモリセルに対して、書き込みデータ“０”が供給された場合、メモリセルのデータは状態“２”とされ、第１ページの書き込み動作により、データが状態“０”のメモリセルに対して、書き込みデータ“０”が供給された場合、メモリセルのデータは状態“３”となる。【００２３】さらに、第１ページの書き込み動作により、データが状態“１”のメモリセルに対して、外部から書き込みデータ“１”が供給された場合、メモリセルのデータは状態“１”のままとされる。また、第１ページの書き込み動作により、データが状態“０”のメモリセルに対して、外部から書き込みデータ“１”が供給された場合、メモリセルのデータは状態“０”のままとされる。」という記載、及び００２４段落の「【００２４】多値メモリの場合、書き込みデータに応じてメモリセルの閾値電圧を正確に制御する必要がある。このため、メモリセルにデータを書き込む場合、メモリセルの制御ゲートに印加する電圧を徐々に増加してデータが書き込まれる。このような書き込み方法はステップアップ書き込み方法と呼ばれている。」という記載から、引用発明２においては、消去状態である“０”に対して”１”、”２”又は”３”という追加された重なっていない範囲のうちの１つの範囲内まで及ぶメモリセルのプログラミングを、ステップアップ書き込み、すなわち、制限する消去された範囲からの所定のレートで個々のメモリセル上に記憶された電荷レベルを増分して増大させることにより行うことが記載されているものと認められるから、引用発明２は、本願発明と同様に、「前記電荷記憶素子のプログラミングを制限する消去された範囲からの第１のレートで前記個々の電荷記憶素子上に記憶された電荷レベルを増分して増大させ」る構成をも備えていることが明らかである。
　
（３）そして、引用発明１と引用発明２とは、共に多値を記憶する不揮発性半導体記憶装置に関するものである点で、技術分野が共通することは明らかである。
　また、引用例２における００１２段落の「【００１２】本発明は、上記課題を解決するためになされたものであり、その目的とするところは、データの読み出しに際して動作回数を削減することができ、データの読み出し時間を短縮することが可能な不揮発性半導体記憶装置を提供しようとするものである。」という記載、及び００２４段落の「【００２４】多値メモリの場合、書き込みデータに応じてメモリセルの閾値電圧を正確に制御する必要がある。このため、メモリセルにデータを書き込む場合、メモリセルの制御ゲートに印加する電圧を徐々に増加してデータが書き込まれる。このような書き込み方法はステップアップ書き込み方法と呼ばれている。」という記載からみて、引用発明２は、データの読み出し時間の短縮、及びメモリセルの閾値電圧の正確な制御を技術課題としていることが明らかであるが、これらの技術課題は、不揮発性半導体記憶装置の技術分野において、当業者が常に念頭に置いている技術課題と言えるものである。
　
（４）したがって、引用発明１において、データの読み出し時間の短縮、及びメモリセルの閾値電圧の正確な制御という技術課題を解決するために、引用発明２を組み合わせて、本願発明のように、「２つ以上のビットのデータを２つ以上の対応する連続したプログラミング動作におけるユーザデータの２つ以上のページからアドレスされたブロックの個々の電荷記憶素子にプログラムさせて」、「前記電荷記憶素子のプログラミングを制限する消去された範囲からの第１のレートで前記個々の電荷記憶素子上に記憶された電荷レベルを増分して増大させ」る構成とすることは、当業者が容易になし得たことである。
　したがって、相違点１は当業者が容易になし得た範囲に含まれる程度のものである。
　
２．相違点２及び３について
（１）相違点２及び３は相互に関連する事項であるから、まとめて検討する。
　まず、上記１．において検討したとおり、引用発明１に対して引用発明２を組み合わせることは当業者が容易になし得たことである。
　そして、引用例２における図１及び００２０段落〜００２２段落の記載から、引用発明２においては、消去状態においてメモリセルのスレッショルド電圧値は最も低い状態となっているから、引用発明１に対して引用発明２を組み合わせた場合には、引用発明１において、メモリセルのスレッショルド値が最も低い「Ｖ０」であるときが消去状態であり、「１ビットのデータ」をプログラムする際には、メモリセルのスレッショルド値を、データの内容に応じて、消去状態である「Ｖ０」のまま、又は最も高い「Ｖ３」のどちらかとなるようにメモリセルの電荷レベルを制御する構成となることが明らかである。
　
（２）ところで、引用例２における図１及び００２０段落〜００２２段落の記載から、引用発明２においては、２ビットのデータをメモリセルに書き込む場合には、第２回目のプログラム（第２ページプログラム）において、メモリセルのスレッショルド電圧値を、第２ページのデータに応じて、消去状態である最も低い値のまま、又は最も高い値のどちらかとなるようにメモリセルの電荷レベルを制御していることが明らかである。
　してみると、引用発明１に対して引用発明２を組み合わせた場合には、引用発明１において、「１ビットのデータ」をプログラムするに際に、「２ビットのデータ」をプログラムする場合における第２回目のプログラムを行うようにメモリセルの電荷レベルを制御する構成となることは明らかである。
　
（３）したがって、引用発明１に対して引用発明２を組み合わせることが当業者が容易になし得たことであることと等しく、引用発明１において、「１ビットのデータ」をプログラムする際に、「２ビットのデータ」をプログラムする場合における第２回目のプログラムを行うようにメモリセルの電荷レベルを制御すること、すなわち本願発明のように、「１ビットのデータだけをプログラムする」に際して「前記２つ以上の連続したプログラミング動作のうちの１つだけを実施すること」は当業者が容易になし得たことである。
　
（４）ところで、一般に、不揮発性半導体記憶装置において、２値（１ビット）のデータの書き込み（プログラム）の方が、多値（多ビット）のデータの書き込み（プログラム）と比較して書き込み精度が粗くてよく、そのため、１ビットのデータのプログラムを行う場合には、多ビットのデータのプログラムを行う場合と比較して、プログラム電圧の増分をより大きくし、プログラムされたメモリセルのスレッショルド電圧値の分布がより広くなるように制御できることは、例えば、本願の優先権主張の日前に日本国内において頒布された下記の周知例に記載されているように、当業者における周知技術である。
　
ａ．周知例：特開平１０−１０６２７６号公報 
　「【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリなどの半導体集積回路、そのような半導体集積回路を適用したディジタルスチルカメラなどのデータ処理システムに関する。」
　「【００９４】
２値書込みモードのＶｔ２は多値書込みモードのＶｔ６と等しく、Ｖｔ３はＶｔ７と等しい場合がある。２値モードは粗く書き込む第１の書込みモードとされる。粗い書き込みができるのは、多値モードのＶｔ７〜Ｖｔ１２のなかにＶｔ３〜Ｖｔ４のみを設ければ良いからである。多値モードではしきい値分布を狭くする必要があるので書き込みパルスの１パルス当りのしきい値電圧変化量を小さくする必要があり、書込み動作は遅くなるが、記憶容量は２倍となる
　
（５）したがって、上記周知技術を勘案すれば、引用発明１と引用発明２とを組み合わせ、引用発明１において、「１ビットのデータだけをプログラムする」に際して「前記２つ以上の連続したプログラミング動作のうちの１つだけを実施する」に当たり、２ビットのデータのプログラムと比較して、プログラム電圧の増分をより大きくし、プログラムされたメモリセルのスレッショルド電圧値の分布がより広くなるように制御すること、すなわち、本願発明のように、「１ビットのデータだけをプログラムする」に際し、「前記２つ以上の連続したプログラミング動作のうちの１つだけを実施することにより」行い、「個々の電荷記憶素子上に記憶された電荷レベル」を「消去された範囲からの第２のレートで増分して増大させ」、かつ、「電荷レベルにおける第２のレートの増分変化は、第１のレートの増分変化よりも高く、それによって前記２つ以上の連続したプログラミング動作のうちの１つだけによるプログラミングにより、前記最大限取り除かれた範囲内の電荷レベルの分布が前記２つ以上の連続したプログラミング動作のすべてによるプログラミングよりも大きくなっている」構成とすることは、当業者が容易になし得たことである。
　
　以上のとおりであるから、相違点２及び３は当業者が容易になし得た範囲に含まれる程度のものである。
　
３．判断についてのまとめ
　以上検討したとおりであるから、本願発明は、上記周知例に記載された周知技術を勘案することにより、引用例１に記載された発明及び引用例２に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第７．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。