【事件の表示】
　特願２００３−３１６１９６「論理回路の検証方法および検証システム」拒絶査定不服審判事件〔平成１７年　３月３１日出願公開、特開２００５−　８４９５６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１５年９月９日の出願であって、平成２０年１１月２６日付けで拒絶理由通知がなされ、これに対し、平成２１年２月２日付けで手続補正がなされたが、平成２１年２月２４日付けで拒絶査定がなされ、これに対し、平成２１年４月２日に拒絶査定に対する審判請求がなされるとともに、平成２１年４月３０日付けで手続補正がなされたものである。
　
２．平成２１年４月３０日付けの手続補正についての補正却下の決定
[補正却下の決定の結論]
　平成２１年４月３０日付けの手続補正を却下する。
[理由]
（１）補正後の本願発明
　本件補正により、特許請求の範囲の請求項１は、
「論理回路の動作を模擬することで検証を行う論理回路検証システムにおいて、
　前記論理回路の一部の動作をプログラムにより模擬するプログラム模擬手段と、
　前記論理回路の他の部分の動作をデバイスにより模擬するデバイス模擬手段と、
　前記プログラム模擬手段と前記デバイス模擬手段との間の伝達信号の各々に対応する複数のレジスタを有し、前記プログラム模擬手段と前記デバイス模擬手段とから相互にアクセスすることで
検証用の
　を有し、
　前記共通レジスタ手段は、
前記プログラム模擬手段に設けられ
前記デバイス模擬手段に設けられ
前記第１レジスタと前記第２レジスタとのレジスタ値が同期し
、同一の値を保持するように制御される
　
　上記補正は、請求項１に記載した発明を特定するために必要な事項について限定を付加するものであって、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前特許法（以下、「平成１８年改正前特許法」という）第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　そこで、本件補正後の前記請求項１に記載された発明（以下、「本願補正発明」という）が特許出願の際独立して特許を受けることができるものであるか（平成１８年改正前特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について以下に検討する。
　
（２）刊行物
　原審拒絶理由で引用された、本願の出願日前である２００３年２月２７日に頒布された「国際公開０３／０１７０９９号」（以下、「刊行物」という）には次の事項が記載されている（当該刊行物日本語ファミリ（特表２００５−５００６１８号公報）の対応段落の記載を並記する）。
ア　“Co-simulation arose out of a need to address some problems with the cumbersome nature of using two separate and independent processes of pure software simulation and pure hardware emulation/acceleration, and to make the overall system more user-friendly. ”（１頁２７行ないし２９行）
（【０００５】
コーシミュレーション（ｃｏ−ｓｉｍｉｌａｔｉｏｎ）は、純粋なソフトウエアシミュレーションおよび純粋なハードウエアエミュレーション／アクセラレーションという２つの分離かつ独立のプロセスを用いることの厄介な本質を有するいくつかの問題を取り扱い、そして全体システムをより使い易くする必要性から生じた。）
　
イ　“ Second, co-simulation systems utilize two loosely coupled and independent engines, which raise inter-engine synchronization, coordination, and flexibility issues. Co-simulation requires synchronization of two different verification engines - software simulation and hardware emulation.”（２頁２行ないし４行）
（【０００７】
第２に、コーシミュレーションが２つの疎結合でかつ独立のエンジンを利用し、そしてこれらが内部エンジン同期化、調整および柔軟性の問題を引き起こす。コーシミュレーションが２つの異なる検証エンジン（ソフトウェアシミュレーションおよびハードウェアエミュレーション）の同期化を要求する。）
　
ウ　“One embodiment of the present invention provides VCD files on demand without simulation rerun. The VCD on-demand feature is incorporated in the RCC System, which includes an RCC Computing System and an RCC Hardware Accelerator. The RCC Computing System contains the computational resources that are necessary to allow the user to simulate the user’s entire software-modeled design in software and control the hardware acceleration of the hardware-modeled portion of the design. The RCC Hardware Accelerator contains the reconfigurable array of logic elements (e.g., FPGA) that can model at least a portion of the user’s design in hardware so that the user can accelerate the debugging process. The RCC Computing System is tightly coupled to the RCC Hardware Accelerator via the software clock.”（４頁２行ないし９行）
（【００２１】
本発明の１実施形態がシミュレーションを再走行なので、オンデマンドでＶＣＤファイルを提供する。ＶＣＤオンデマンド機能がＲＣＣシステム（ＲＣＣコンピューティングシステムおよびＲＣＣハードウエアアクセレータを含む）に組み込まれている。ＲＣＣコンピューティングシステムは、ユーザがユーザ全体のソフトウェアモデル設計をソフトウエアにシミュレーションをし、そして設計のハードウェアモデル部分のハードウエアアクセラレーションを制御することを可能にさせる必要なコンピュータリソースを含む。ＲＣＣハードウエアアクセレータは、ハードウェアのユーザ設計の少なくとも一部をモデリングし得る論理素子（例えば、ＦＰＧＡ）の再構成アレイを含んでいるため、この結果、ユーザはデバッグプロセスをアクセラレーションできる。ＲＣＣコンピューティングシステムは、ソフトウエアクロックを介してＲＣＣハードウエアアクセレータに緊密に結合されている。）
　
エ　“The combinational component regeneration process is as follows: First, if requested by the user, the software kernel reads all the output values of the hardware register components from the FPGA chips into the REG buffer. This process involves a DMA transfer of register values in the FPGA chips via the chain of address pointers to the REG address space. Placing register values that were in the hardware model into the REG buffer, which is in the software/hardware boundary, allows the software model to access data for further processing.
（中略）
Fourth, the software kernel then executes the standard event simulation algorithms to propagate the value changes from the registers to all the combinational components in the software model. “（３４頁３８行ないし３５頁２８行）
（【０１７５】
組み合わせコンポーネント再生成プロセスは以下のようである。第１に、ユーザによってリクエストされた場合、ソフトウエアカーネルは、ＦＰＧＡチップからＲＥＧバッファにハードウエアレジスタコンポーネントの全ての出力値を読み出す。このプロセスは、アドレスポインタのチェインを介してＦＰＧＡチップのレジスタ値をＲＥＧアドレス空間に転送することを含む。ハードウエアモデルにあったレジスタ値をＲＥＧバッファ（ソフトウエア／ハードウエア境界にある）に配置することは、ソフトウエアモデルをさらなる処理のためにデータにアクセスすることを可能にする。
（中略）
【０１７８】
第４に、次いでソフトウエアカーネルは、標準的なイベントシミュレーションアルゴリズムを実行して、ソフトウエアモデルにおいてレジスタから全ての組み合わせコンポーネントまで変化する値を伝達する。）
　
オ　The software model 315 includes the kernel 316, which controls the overall system, and four address spaces for the software/hardware boundary-REG, S2H, H2S, and CLK. The SEmulation system maps the hardware model into four address spaces in main memory according to different component types and control functions: REG space 317 is designated for the register components;（中略）
The hardware model includes several banks 326a-326d of FPGA chips and FPGA I/O controller 327. （中略）The hardware model also includes the FPGA  I/O controller 327 which includes a PCI interface 380 and a control unit381 for controlling the data traffic between the PCI bus and the banks 326a-326d of FPGA chips while maintaining the throughput of the PCI bus. Each FPGA chip further includes several address pointers, where each address pointer corresponds to each address space (i.e., REG, S2H, H2S, and CLK) in the software/hardware boundary, to couple data between each of these address spaces and each FPGA chip in the banks 326a-326d of FPGA chips.
Communication between the software model 315 and the hardware model 325 occurs through a DMA engine or address pointer in the hardware model. Alternatively, communication also occurs through both the DMA engine and  the address pointer in the hardware model. The kernel initiates DMA transfers together with evaluation requests through direct mapped I/O control registers. REG space 317, CLK space 320, S2H space 318, and H2S space 319 use I/O datapath lines 321,322, 323, and 324, respectively, for  data delivery between the software model 315 and the hardware model 325.”（３６頁１９行ないし３７頁８行）
（【０１８３】
ソフトウエアモデル３１５は、全システムを制御するカーネル３１６、およびソフトウエア／ハードウエア境界（ＲＥＧ、Ｓ２Ｈ、Ｈ２Ｓ、およびＣＬＫ）に対する４つのアドレス空間を含む。Ｓエミュレーションシステムは、異なるコンポーネントタイプおよび制御機能に従って、ハードウエアモデルをメインメモリにおける４つのアドレス空間にマッピングする。ＲＥＧスペース３１７は、レジスタコンポーネントに対して指定される。（中略）
【０１８４】
ハードウエアモデルは、ＦＰＧＡチップのいくつかのバンク３２６ａ〜３２６ｄおよびＦＰＧＡ  Ｉ／Ｏコントローラ３２７を含む。（中略）各ＦＰＧＡチップは、いくつかのアドレスポインタをさらに含み、各アドレスポインタは、ソフトウエア／ハードウエア境界の各アドレス空間（すなわち、ＲＥＧ、Ｓ２Ｈ、Ｈ２Ｓ、およびＣＬＫ）に対応し、これらのアドレス空間のそれぞれとＦＰＧＡチップのバンク３２６ａ〜３２６ｄにおける各ＦＰＧＡチップとの間のデータを接続する。
【０１８５】
ソフトウエアモデル３１５とハードウエアモデル３２５との間の通信は、ハードウエアモデルのＤＭＡエンジンまたはアドレスポインタを介して発生する。あるいは、さらに通信は、ハードウエアモデルのＤＭＡエンジンおよびアドレスポインタの両方を介して発生する。カーネルは、直接マッピングされたＩ／Ｏ制御レジスタを介して評価リクエストと共にＤＭＡ転送を開始する。ＲＥＧ空間３１７、ＣＬＫ空間３２０、Ｓ２Ｈ空間３１８、およびＨ２Ｓ空間３１９は、ソフトウエアモデル３１５とハードウエアモデル３２５との間のデータ送達のために、Ｉ／Ｏデータパス経路３２１、３２２、３２３、および３２４それぞれを使用する。）
　
カ　“FIG. 30 shows the software/hardware partition result for this example circuit design. （中略）
The software side 910 includes the entire model of the user's circuit, including S1-S12. The software/hardware boundary portion in the software  side includes I/O buffers or address spaces S2H, CLK, H2S, and REG.（中略）The registerS1-S3 output signals ql-q3 will be assigned to REG space.
The hardware model 912 has a model of the combinational components S4-S7, which resides in the pure hardware side. On the software/hardware  boundary portion of the hardware model 912, sigout, sigin, register outputs ql-q3, and the software clock 916 are implemented.”（１５２頁１行ないし１８行）
（【０８０１】
図３０は、この回路設計例についてのソフトウエア／ハードウエア分割の結果を示す。（中略）
【０８０３】
ソフトウエア側９１０は、Ｓ１〜Ｓ１２を含むユーザの回路のモデル全体を含む。ソフトウエア側のソフトウエア／ハードウエア境界部分はＩ／Ｏバッファまたはアドレス空間Ｓ２Ｈ、ＣＬＫ、Ｈ２Ｓ、およびＲＥＧを含む。（中略）レジスタＳ１〜Ｓ３出力信号ｑ１〜ｑ３はＲＥＧ空間に割り当てられる。
【０８０４】
ハードウエアモデル９１２は組み合わせ構成要素Ｓ４〜Ｓ７のモデルを有し、純粋なハードウエア側に常駐する。ハードウエアモデル９１２のソフトウエア／ハードウエア境界上で、ｓｉｇｏｕｔ、ｓｉｇｉｎ、レジスタ出力ｑ１〜ｑ３、およびソフトウエアクロック９１６が実装される。）
　
キ　上記２（２）ウないしカによれば、刊行物には、以下の発明（以下、「刊行物発明」という）が記載されている。
「ＲＣＣコンピューティングシステムおよびＲＣＣハードウエアアクセレータを含むＲＣＣシステムであって、ＲＣＣコンピューティングシステムは、ユーザがユーザ全体のソフトウェアモデル設計をソフトウエアによってシミュレーションをし、設計のハードウェアモデル部分のハードウエアアクセラレーションを制御することを可能にさせる必要なコンピュータリソースを含み、ＲＣＣハードウエアアクセレータは、ハードウェアのユーザ設計の少なくとも一部をモデリングし得る論理素子の再構成アレイを含み、ＲＣＣコンピューティングシステムは、ソフトウエアクロックを介してＲＣＣハードウエアアクセレータに緊密に結合されており、
ソフトウエアモデル３１５が、全システムを制御するカーネル３１６、およびソフトウエア／ハードウエア境界（ＲＥＧ、Ｓ２Ｈ、Ｈ２Ｓ、およびＣＬＫ）に対する４つのアドレス空間を含み、エミュレーションシステムが、異なるコンポーネントタイプおよび制御機能に従って、ハードウエアモデルをメインメモリにおける４つのアドレス空間にマッピングし、ＲＥＧスペース３１７は、レジスタコンポーネントに対して指定され、
ハードウエアモデルが、ＦＰＧＡチップのいくつかのバンク３２６ａ〜３２６ｄおよびＦＰＧＡ  Ｉ／Ｏコントローラ３２７を含み、各ＦＰＧＡチップは、いくつかのアドレスポインタをさらに含み、各アドレスポインタは、ソフトウエア／ハードウエア境界の各アドレス空間（すなわち、ＲＥＧ、Ｓ２Ｈ、Ｈ２Ｓ、およびＣＬＫ）に対応し、これらのアドレス空間のそれぞれとＦＰＧＡチップのバンク３２６ａ〜３２６ｄにおける各ＦＰＧＡチップとの間のデータを接続し、
ソフトウエアモデル３１５とハードウエアモデル３２５との間の通信は、ハードウエアモデルのＤＭＡエンジンまたはアドレスポインタを介して発生し、あるいは、さらに通信は、ハードウエアモデルのＤＭＡエンジンおよびアドレスポインタの両方を介して発生し、カーネルは、直接マッピングされたＩ／Ｏ制御レジスタを介して評価リクエストと共にＤＭＡ転送を開始し、ＲＥＧ空間３１７、ＣＬＫ空間３２０、Ｓ２Ｈ空間３１８、およびＨ２Ｓ空間３１９は、ソフトウエアモデル３１５とハードウエアモデル３２５との間のデータ送達のために、Ｉ／Ｏデータパス経路３２１、３２２、３２３、および３２４それぞれを使用し、
ソフトウエア側９１０は、Ｓ１〜Ｓ１２を含むユーザの回路のモデル全体を含み、ソフトウエア側のソフトウエア／ハードウエア境界部分はＩ／Ｏバッファまたはアドレス空間Ｓ２Ｈ、ＣＬＫ、Ｈ２Ｓ、およびＲＥＧを含み、レジスタＳ１〜Ｓ３出力信号ｑ１〜ｑ３はＲＥＧ空間に割り当てられ、
ハードウエアモデル９１２は組み合わせ構成要素Ｓ４〜Ｓ７のモデルを有し、純粋なハードウエア側に常駐し、ハードウエアモデル９１２のソフトウエア／ハードウエア境界上で、ｓｉｇｏｕｔ、ｓｉｇｉｎ、レジスタ出力ｑ１〜ｑ３、およびソフトウエアクロック９１６が実装され、
組み合わせコンポーネント再生成プロセスにおいて、ユーザによってリクエストされた場合、ソフトウエアカーネルは、ＦＰＧＡチップからＲＥＧバッファにハードウエアレジスタコンポーネントの全ての出力値を読み出し、このプロセスは、アドレスポインタのチェインを介してＦＰＧＡチップのレジスタ値をＲＥＧアドレス空間に転送することを含み、ソフトウエアカーネルは、標準的なイベントシミュレーションアルゴリズムを実行して、ソフトウエアモデルにおいてレジスタから全ての組み合わせコンポーネントまで変化する値を伝達する
システム。」
　　
（３）対比・判断
ア　本願補正発明と刊行物発明との対比
（ア）刊行物発明は、ＲＣＣコンピューティングシステムおよびＲＣＣハードウエアアクセレータを含むＲＣＣシステムであって、ＲＣＣコンピューティングシステムは、ユーザがユーザ全体のソフトウェアモデル設計をソフトウエアによってシミュレーションをし、設計のハードウェアモデル部分のハードウエアアクセラレーションを制御することを可能にさせる必要なコンピュータリソースを含み、ＲＣＣハードウエアアクセレータは、ハードウェアのユーザ設計の少なくとも一部をモデリングし得る論理素子の再構成アレイを含み、ＲＣＣコンピューティングシステムは、ソフトウエアクロックを介してＲＣＣハードウエアアクセレータに緊密に結合されているＲＣＣシステムであるところ、該ＲＣＣシステムは本願補正発明の「論理回路検証システム」に相当するといえる。ここで、刊行物発明のＲＣＣコンピューティングシステム、ＲＣＣハードウェアアクセレータは、本願発明のプログラム模擬手段、デバイス模擬手段に相当する。してみれば、本願補正発明と刊行物発明とは、「論理回路の動作を模擬することで検証を行う論理回路検証システム」であって、「論理回路の一部の動作をプログラムにより模擬するプログラム模擬手段と、論理回路の他の部分の動作をデバイスにより模擬するデバイス模擬手段」とを有する点で一致している。
　
　また、刊行物発明は、ソフトウエアモデル３１５が、全システムを制御するカーネル３１６、およびソフトウエア／ハードウエア境界（ＲＥＧ、Ｓ２Ｈ、Ｈ２Ｓ、およびＣＬＫ）に対する４つのアドレス空間を含み、エミュレーションシステムが、異なるコンポーネントタイプおよび制御機能に従って、ハードウエアモデルをメインメモリにおける４つのアドレス空間にマッピングし、ＲＥＧスペース３１７は、レジスタコンポーネントに対して指定され、
ハードウエアモデルが、ＦＰＧＡチップのいくつかのバンク３２６ａ〜３２６ｄおよびＦＰＧＡ  Ｉ／Ｏコントローラ３２７を含み、各ＦＰＧＡチップは、いくつかのアドレスポインタをさらに含み、各アドレスポインタは、ソフトウエア／ハードウエア境界の各アドレス空間（すなわち、ＲＥＧ、Ｓ２Ｈ、Ｈ２Ｓ、およびＣＬＫ）に対応し、これらのアドレス空間のそれぞれとＦＰＧＡチップのバンク３２６ａ〜３２６ｄにおける各ＦＰＧＡチップとの間のデータを接続し、
ソフトウエアモデル３１５とハードウエアモデル３２５との間の通信は、ハードウエアモデルのＤＭＡエンジンまたはアドレスポインタを介して発生し、カーネルは、直接マッピングされたＩ／Ｏ制御レジスタを介して評価リクエストと共にＤＭＡ転送を開始し、ＲＥＧ空間３１７、ＣＬＫ空間３２０、Ｓ２Ｈ空間３１８、およびＨ２Ｓ空間３１９は、ソフトウエアモデル３１５とハードウエアモデル３２５との間のデータ送達のために、Ｉ／Ｏデータパス経路３２１、３２２、３２３、および３２４それぞれを使用し、
ソフトウエア側９１０は、Ｓ１〜Ｓ１２を含むユーザの回路のモデル全体を含み、ソフトウエア側のソフトウエア／ハードウエア境界部分はＩ／Ｏバッファまたはアドレス空間Ｓ２Ｈ、ＣＬＫ、Ｈ２Ｓ、およびＲＥＧを含み、レジスタＳ１〜Ｓ３出力信号ｑ１〜ｑ３はＲＥＧ空間に割り当てられ、
ハードウエアモデル９１２は組み合わせ構成要素Ｓ４〜Ｓ７のモデルを有し、純粋なハードウエア側に常駐し、ハードウエアモデル９１２のソフトウエア／ハードウエア境界上で、ｓｉｇｏｕｔ、ｓｉｇｉｎ、レジスタ出力ｑ１〜ｑ３、およびソフトウエアクロック９１６が実装されるものである。
　そうすると、刊行物発明は、ハードウエアモデルの各ＦＰＧＡチップの各アドレスポインタが、ソフトウエア／ハードウエア境界の各アドレス空間（すなわち、ＲＥＧ、Ｓ２Ｈ、Ｈ２Ｓ、およびＣＬＫ）に対応、すなわち、ソフトウエアモデル（本願補正発明の「プログラム模擬手段」に相当）のアクセスするアドレス空間であるＲＥＧ（本願補正発明の「第１レジスタ」に対応）と、ハードウエアモデル（本願補正発明の「デバイス模擬手段」に相当）のアクセスするレジスタＳ１〜Ｓ３（本願補正発明の「第２レジスタ」に対応）との間でデータ（信号）伝達されているといえ、また、ソフトウエア側は、Ｓ１〜Ｓ１２を含むユーザの回路のモデル全体を含んでいるから、検証用の信号が伝達されているといえる。
　
　してみると、刊行物発明は、本願補正発明でいう、「プログラム模擬手段とデバイス模擬手段との間の伝達信号の各々に対応する複数のレジスタを有し、検証用の各信号の伝達を可能にする共通レジスタ手段」に相当する構成を備える点で共通し、また刊行物発明には、本願補正発明でいう「共通レジスタ手段は、プログラム模擬手段に設けられ前記プログラム模擬手段がアクセスする第１レジスタとデバイス模擬手段に設けられ前記デバイス模擬手段がアクセスする第２レジスタとからな」る点に相当する構成が存在しているということができる。
　
（イ）したがって、両者の一致点及び相違点は、次のとおりと認められる。
［一致点］
「論理回路の動作を模擬することで検証を行う論理回路検証システムにおいて、
　前記論理回路の一部の動作をプログラムにより模擬するプログラム模擬手段と、
　前記論理回路の他の部分の動作をデバイスにより模擬するデバイス模擬手段と、
　前記プログラム模擬手段と前記デバイス模擬手段との間の伝達信号の各々に対応する複数のレジスタを有し、検証用の各信号の伝達を可能にする共通レジスタ手段と、
　を有し、
　前記共通レジスタ手段は、前記プログラム模擬手段に設けられ前記プログラム模擬手段がアクセスする第１レジスタと前記デバイス模擬手段に設けられ前記デバイス模擬手段がアクセスする第２レジスタとからなる論理回路検証システム。」
　
[相違点]
　本願補正発明は、「前記第１レジスタと前記第２レジスタとは、前記プログラム模擬手段と前記デバイス模擬手段とから相互にアクセスするものであって、両レジスタのレジスタ値が同期し、同一の値を保持するように制御される」ものであるのに対し、刊行物発明は、そのような構成が明らかでない点
　　
イ　相違点についての検討
　上記２（２）ア、イによれば、刊行物には、ソフトウエアシミュレーションおよびハードウエアエミュレーション／アクセラレーションという２つの分離かつ独立のプロセスを用いることにより、内部エンジンの同期化と、調整および柔軟性の問題を引き起こすために、コーシミュレーションが２つの異なる検証エンジン（ソフトウェアシミュレーションおよびハードウェアエミュレーション）の同期化を要求するものであることが記載されているように、プログラム模擬手段とデバイス模擬手段とで同期、すなわち、ソフトウェアモデルとハードウェアモデルとを相互にアクセス可能にし、プログラム模擬手段とデバイス模擬手段とで同一の値を保持するように動作させることは、論理回路検証システムにおいては普通のことといえる。
　また、一般に、相互にアクセスされる複数のレジスタの値を同期し、同一の値を保持するように制御することは、例えば、特開平１０−７８８８０号公報に記載されているように、従来周知の技術である。
　してみると、刊行物発明において、「プログラム模擬手段とデバイス模擬手段とが相互にアクセス可能とし、第１レジスタと第２レジスタとのレジスタ値が同期し、同一の値を保持するように制御される」ようにすることは当業者にとって容易に推考できたものであり、また、上記相違点に基づく本願補正発明の効果に格別顕著なものがあるともいえない。
　
　したがって、本願補正発明は、刊行物発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　
（４）まとめ
　以上のとおり、本件補正は、平成１８年改正前特許法第１７条の２第５項で準用する同法第１２６条第５項の規定に違反するものであり、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。
　
３．本願発明について
　平成２１年４月３０日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし１０に係る発明は、平成２１年２月２日付け手続補正書において補正された明細書の特許請求の範囲の請求項１ないし１０に記載された事項により特定されるものと認められるところ、その請求項１に係る発明は以下のとおりのものである。
「論理回路の動作を模擬することで検証を行う論理回路検証システムにおいて、
　前記論理回路の一部の動作をプログラムにより模擬するプログラム模擬手段と、
　前記論理回路の他の部分の動作をデバイスにより模擬するデバイス模擬手段と、
　前記プログラム模擬手段と前記デバイス模擬手段との間の伝達信号の各々に対応する複数のレジスタを有し、前記プログラム模擬手段と前記デバイス模擬手段とから相互にアクセスすることで各信号の伝達を可能にする共通レジスタ手段と、
　を有し、
　前記共通レジスタ手段は、前記プログラム模擬手段がアクセスする第１レジスタと前記デバイス模擬手段がアクセスする第２レジスタとからなり、前記第１レジスタと前記第２レジスタとのレジスタ値が同期することを特徴とする論理回路検証システム。」
　
（１）刊行物
　原審拒絶理由に引用された刊行物、および、その記載事項は、前記２（２）に記載したとおりである。
　
（２）対比・判断
　本願発明は、前記２で検討した本願補正発明の限定事項である構成を省いたものである。
　そうすると、本願発明の特定事項を全て含み、さらに他の特定事項を付加したものに相当する本願補正発明が、前記２（３）に記載したとおり、刊行物発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、刊行物発明に基づいて、当業者が容易に発明をすることができたものである。
　
（３）まとめ
　したがって、本願発明は、刊行物発明に基いて当業者が容易に発明をすることができたものであるので、本願は、特許法第２９条第２項の規定により特許を受けることができない。
　
４．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶すべきものである。
　よって、結論のとおり審決する。