(57)【特許請求の範囲】
【請求項１】
スイッチング素子及びインダクタを含むＤＣ−ＤＣコンバータ回路を制御する、ＤＣ−ＤＣコンバータ回路の制御回路において、
上記インダクタは、上記スイッチング素子の出力端子と上記ＤＣ−ＤＣコンバータ回路の出力端子との間に接続され、
上記ＤＣ−ＤＣコンバータ回路の制御回路は、
上記インダクタを流れるインダクタ電流のリップルに応じて変化するリップル電圧を生成するリップル生成回路と、
上記ＤＣ−ＤＣコンバータ回路の出力端子における出力電圧に応じて変化する帰還電圧を生成するフィードバック回路と、
上記帰還電圧が所定の電圧範囲内にあるか否かを検出する検出器と、
所定の基準電圧を生成する基準電圧源と、
上記基準電圧と上記帰還電圧とを比較する比較器と、
上記基準電圧が上記帰還電圧より高いときには上記インダクタを流れるインダクタ電流を増大させ、上記基準電圧が上記帰還電圧より低いときには上記インダクタを流れるインダクタ電流を減少させるように、上記比較器の比較結果に応じて上記スイッチング素子を制御するドライバ駆動回路とを備え、
上記ＤＣ−ＤＣコンバータ回路の制御回路は、上記検出器の検出結果に従って、上記帰還電圧が上記電圧範囲内にあるとき、上記比較器によって比較される上記帰還電圧及び上記基準電圧の少なくとも一方に上記リップル電圧を重畳させ、上記帰還電圧が上記電圧範囲内にないとき、上記比較器によって比較される上記帰還電圧及び上記基準電圧のいずれにも上記リップル電圧を重畳させないことを特徴とするＤＣ−ＤＣコンバータ回路の制御回路。
【請求項２】
上記リップル電圧は上記インダクタ電流のリップルと同じ位相を有し、
上記帰還電圧が上記電圧範囲内にあるとき、上記比較器によって比較される上記帰還電圧に上記リップル電圧が重畳されることを特徴とする請求項１記載のＤＣ−ＤＣコンバータ回路の制御回路。
【請求項３】
上記リップル電圧は上記インダクタ電流のリップルとは１８０度異なる位相を有し、
上記帰還電圧が上記電圧範囲内にあるとき、上記比較器によって比較される上記基準電圧に上記リップル電圧が重畳されることを特徴とする請求項１記載のＤＣ−ＤＣコンバータ回路の制御回路。
【請求項４】
上記リップル生成回路は、上記インダクタ電流のリップルと同じ位相を有する第１のリップル電圧と、上記インダクタ電流のリップルとは１８０度異なる位相を有する第２のリップル電圧とを生成し、
上記帰還電圧が上記電圧範囲内にあるとき、上記比較器によって比較される上記帰還電圧に上記第１のリップル電圧が重畳され、上記比較器によって比較される上記基準電圧に上記第２のリップル電圧が重畳されることを特徴とする請求項１記載のＤＣ−ＤＣコンバータ回路の制御回路。
【請求項５】
スイッチング素子と、インダクタと、請求項１〜４のうちのいずれか１つに記載のＤＣ−ＤＣコンバータ回路の制御回路とを含むことを特徴とするＤＣ−ＤＣコンバータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リップル制御を用いたＤＣ−ＤＣコンバータ回路の制御回路に関し、特に過渡応答の高速性を向上させたＤＣ−ＤＣコンバータ回路の制御回路に関する。本発明はさらに、そのようなＤＣ−ＤＣコンバータ回路の制御回路を備えたＤＣ−ＤＣコンバータ回路に関する。
【背景技術】
【０００２】
従来技術のＤＣ−ＤＣコンバータ回路として、例えば特許文献１〜３に記載のものが知られ、特に、特許文献１のように、リップル制御を用いたＤＣ−ＤＣコンバータ回路が知られている。
【０００３】
まず、図５〜図８を参照して、従来技術のリップル制御型のＤＣ−ＤＣコンバータ回路の例について説明する。
【０００４】
図５は、第１の従来例に係るＤＣ−ＤＣコンバータ回路の構成を示すブロック図である。図５のＤＣ−ＤＣコンバータ回路は、同期整流の降圧型の構成を有する。図５のＤＣ−ＤＣコンバータ回路は、リップル生成回路１と、合成器２と、基準電圧源（図５では、第１の基準電圧ＶＲＥＦ＿Ｌの基準電圧源及び第２の基準電圧ＶＲＥＦ＿Ｈの基準電圧源として示す）と、スイッチＳＷ１と、比較器３と、ドライバ駆動回路４と、ＰＭＯＳトランジスタＰ１と、ＮＭＯＳトランジスタＮ１と、インダクタＬ１と、キャパシタＣ１と、フィードバック回路５とを備える。
【０００５】
図５において、ＰＭＯＳトランジスタＰ１のソースは電圧ＶＩＮの電圧源に接続され、ＮＭＯＳトランジスタＮ１のソースは接地され、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１の各ドレインは互いに接続される。インダクタＬ１は、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１の各ドレインが互いに接続されたノードと、ＤＣ−ＤＣコンバータ回路の出力端子６との間に接続される。キャパシタＣ１の一端はＤＣ−ＤＣコンバータ回路の出力端子６に接続され、他端は接地される。リップル生成回路１は、インダクタＬ１を流れるインダクタ電流ＩＬのリップルと同相のリップル電圧ＶＲＩＰＰＬＥを生成する。フィードバック回路５は、ＤＣ−ＤＣコンバータ回路の出力端子６における出力電圧ＶＯＵＴに応じて変化する第１の帰還電圧ＶＦＢを生成する。合成器２は、第１の帰還電圧ＶＦＢにリップル電圧ＶＲＩＰＰＬＥを重畳して第２の帰還電圧ＶＦＢ＿ＲＩＰＰＬＥを生成し、第２の帰還電圧ＶＦＢ＿ＲＩＰＰＬＥを比較器３の反転入力端子に入力する。基準電圧源は、第１の基準電圧ＶＲＥＦ＿Ｌと、その電圧よりも高い第２の基準電圧ＶＲＥＦ＿Ｈとを生成する。スイッチＳＷ１は、比較器３の出力信号に応じて、第１の基準電圧ＶＲＥＦ＿Ｌ及び第２の基準電圧ＶＲＥＦ＿Ｈのいずれか一方を比較器３の非反転入力端子に入力する。詳しくは、スイッチＳＷ１は、比較器３の出力信号がハイレベルであるときは、第２の基準電圧ＶＲＥＦ＿Ｈを比較器３の非反転入力端子に入力し、比較器３の出力信号がローレベルであるときは、第１の基準電圧ＶＲＥＦ＿Ｌを比較器３の非反転入力端子に入力する。これにより、比較器３は、２つの基準電圧を用いるヒステリシスコンパレータとして動作する。ドライバ駆動回路４の出力信号は、比較器３の出力信号がハイレベルであるときはローレベルになり、これにより、ＰＭＯＳトランジスタＰ１はオンになり、ＮＭＯＳトランジスタＮ１はオフになる。また、ドライバ駆動回路４の出力信号は、比較器３の出力信号がローレベルであるときはハイレベルになり、これにより、ＰＭＯＳトランジスタＰ１はオフになり、ＮＭＯＳトランジスタＮ１はオンになる。
【０００６】
ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１の各ドレインが互いに接続されたノードの電圧ＶＬＸは、ＰＭＯＳトランジスタＰ１がオンしてＮＭＯＳトランジスタＮ１がオフしたときはハイレベルになり、ＰＭＯＳトランジスタＰ１がオフしてＮＭＯＳトランジスタＮ１がオンしたときはローレベルになる。電圧ＶＬＸがハイレベルであるときは、インダクタ電流ＩＬは増加し、電圧ＶＬＸがローレベルであるときは、インダクタ電流ＩＬは減少する。従って、ドライバ駆動回路４は、基準電圧Ｖｒｅｆが帰還電圧Ｖｆｂより高いときにはインダクタＬ１を流れるインダクタ電流ＩＬを増大させ、基準電圧Ｖｒｅｆが帰還電圧Ｖｆｂより低いときにはインダクタＬ１を流れるインダクタ電流ＩＬを減少させるように、比較器３の比較結果に応じてＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１を制御する。このとき、インダクタ電流ＩＬの増加及び減少は時間に対して一定の傾きを持つので、インダクタ電流ＩＬには、電圧ＶＬＸに対して最大で９０度の位相遅れが生じることになる。さらに、インダクタ電流ＩＬは、出力端子６に接続されたキャパシタＣ１を充電するために供給され、また、出力端子６に接続された負荷（図示せず）に供給されるが、キャパシタＣ１があるので、出力電圧ＶＯＵＴには、インダクタ電流ＩＬに対して最大で９０度の位相遅れが生じる。よって、出力電圧ＶＯＵＴには、電圧ＶＬＸに対して最大で１８０度の位相遅れが生じることになる。
【０００７】
以上のことから、出力電圧ＶＯＵＴの帰還電圧を使用する場合、出力電圧ＶＯＵＴから第１の帰還電圧ＶＦＢを生成する際に位相遅れがないとしても、第１の帰還電圧ＶＦＢをそのまま制御系の帰還ループ内に帰還させてスイッチング制御しようとすると、スイッチングが不安定になってしまうという問題が生じる。
【０００８】
この問題を解決する一つの手法として、インダクタ電流ＩＬのリップルに応じて変化するリップル電圧ＶＲＩＰＰＬＥを生成し、そのリップル電圧ＶＲＩＰＰＬＥを第１の帰還電圧ＶＦＢに重畳させた第２の帰還電圧ＶＦＢ＿ＲＩＰＰＬＥを比較器３に入力する手法がある。リップル電圧ＶＲＩＰＰＬＥは、インダクタ電流ＩＬに対して位相遅れを持たないので、第１の帰還電圧ＶＦＢにリップル電圧ＶＲＩＰＰＬＥを重畳させた第２の帰還電圧ＶＦＢ＿ＲＩＰＰＬＥは、インダクタ電流ＩＬに対して位相遅れが補償された電圧になる。この第２の帰還電圧ＶＦＢ＿ＲＩＰＰＬＥを制御系の帰還ループ内に帰還させることで、安定したスイッチング制御を行うことができる。
【０００９】
出力電圧ＶＯＵＴが下がり、第２の帰還電圧ＶＦＢ＿ＲＩＰＰＬＥが第１の基準電圧ＶＲＥＦ＿Ｌを下回ると、ドライバ駆動回路４は、ＰＭＯＳトランジスタＰ１をオンさせ、ＮＭＯＳトランジスタＮ１をオフさせるので、インダクタ電流ＩＬが増加し、出力電圧ＶＯＵＴを上げようとする。また、出力電圧ＶＯＵＴが上がり、第２の帰還電圧ＶＦＢ＿ＲＩＰＰＬＥが第２の基準電圧ＶＲＥＦ＿Ｈを上回ると、ドライバ駆動回路４は、ＰＭＯＳトランジスタＰ１をオフさせ、ＮＭＯＳトランジスタＮ１をオンさせるので、インダクタ電流ＩＬが減少し、出力電圧ＶＯＵＴを下げようとする。つまり、負帰還制御が働くことになるので、第２の帰還電圧ＶＦＢ＿ＲＩＰＰＬＥは基準電圧ＶＲＥＦ＿ＬとＶＲＥＦ＿Ｈの間の電圧となるように制御される。したがって、基準電圧ＶＲＥＦ＿Ｌ及びＶＲＥＦ＿Ｈを適切に調整することで、出力電圧ＶＯＵＴを所望の一定電圧とすることができる。
【００１０】
図６は、図５のＤＣ−ＤＣコンバータ回路におけるさまざまな信号の波形を示すグラフである。
【００１１】
図８は、第２の従来例に係るＤＣ−ＤＣコンバータ回路の構成を示すブロック図である。図８のＤＣ−ＤＣコンバータ回路は、図５のＤＣ−ＤＣコンバータ回路と同様に、同期整流の降圧型の構成を有する。図８のＤＣ−ＤＣコンバータ回路において、図５のＤＣ−ＤＣコンバータ回路との相違は、インダクタ電流ＩＬに対する帰還電圧ＶＦＢの位相遅れの補償を、帰還電圧ＶＦＢに対して行うのではなく、第１の基準電圧ＶＲＥＦ＿Ｌ及び第２の基準電圧ＶＲＥＦ＿Ｈに対して行っている点にある。リップル生成回路１１及び合成器１２は、図５のリップル生成回路１及び合成器２と同様に構成される。ただし、合成器１２は第１の基準電圧ＶＲＥＦ＿Ｌ又は第２の基準電圧ＶＲＥＦ＿Ｈにリップル電圧ＶＲＩＰＰＬＥを重畳して基準電圧ＶＲＥＦ＿ＲＩＰＰＬＥを生成し、合成後の基準電圧ＶＲＥＦ＿ＲＩＰＰＬＥを比較器３の反転入力端子に入力する。第１の基準電圧ＶＲＥＦ＿Ｌ及び第２の基準電圧ＶＲＥＦ＿Ｈに重畳させるリップル電圧ＶＲＩＰＰＬＥは、インダクタ電流ＩＬのリップルに対して位相が１８０度異なるように設定される。インダクタ電流ＩＬが増加してるときは、リップル電圧ＶＲＩＰＰＬＥを第２の基準電圧ＶＲＥＦ＿Ｈに重畳し、インダクタ電流ＩＬが減少してるときは、リップル電圧ＶＲＩＰＰＬＥを第１の基準電圧ＶＲＥＦ＿Ｌに重畳する。よって、図８のＤＣ−ＤＣコンバータ回路は、図５のＤＣ−ＤＣコンバータ回路と実質的に同様に動作するので、その各構成要素の説明、各ノードの電圧あるいは電流の波形は省略する。
【００１２】
また、インダクタ電流ＩＬに対する帰還電圧ＶＦＢの位相遅れを補償するために、帰還電圧及び基準電圧の両方にリップル電圧を重畳させてもよい。このようなＤＣ−ＤＣコンバータ回路もまた、図５及び図８を参照して説明した考え方に従って同様に構成することができるので、その回路及び各構成要素の説明、各ノードの電圧あるいは電流の波形は省略する。
【発明の概要】
【発明が解決しようとする課題】
【００１３】
リップル制御を用いたＤＣ−ＤＣコンバータは、先に説明したように、インダクタ電流のリップルに応じて変化するリップル電圧を帰還電圧もしくは基準電圧に重畳させることで、出力端子に接続されたインダクタ、キャパシタ及び負荷による２次の位相遅れを補償し、補償した帰還電圧と基準電圧、もしくは、補償した基準電圧と帰還電圧を比較器で直接比較することで、高速かつ安定なスイッチング制御を実現している。しかし、リップル電圧を重畳することが有効であるのは、出力電圧が定常状態付近にある場合のみであって、出力電圧が定常状態を大きく外れた場合は、リップル電圧を重畳していると定常状態へ遷移する過渡応答の高速性が損なわれてしまう。
【００１４】
図７は、図５のＤＣ−ＤＣコンバータ回路におけるさまざまな信号の波形を示すグラフである。図７は、負荷が軽い状態から重い状態に急峻に変動した場合における、図５のＤＣ−ＤＣコンバータ回路内の各ノードの信号応答波形を示す。負荷が軽い状態から重い状態に急峻に変動すると、出力電圧ＶＯＵＴ及び第１の帰還電圧ＶＦＢは定常状態から大きく下がってしまう。このとき、第２の帰還電圧ＶＦＢ＿ＲＩＰＰＬＥは第１の基準電圧ＶＲＥＦ＿Ｌを下回るので、ＰＭＯＳトランジスタＰ１をオンさせ、ＮＭＯＳトランジスタＮ１をオフさせるように動作し、インダクタ電流ＩＬを増加させて出力電圧ＶＯＵＴ及び第１の帰還電圧ＶＦＢを定常状態に戻そうとする。しかし、インダクタ電流ＩＬの増加に応じてリップル電圧ＶＲＩＰＰＬＥも増加するので、第２の帰還電圧ＶＦＢ＿ＲＩＰＰＬＥは、第１の帰還電圧ＶＦＢがまだ定常状態から大きく下がっているにも関わらず第２の基準電圧ＶＲＥＦ＿Ｈを上回ってしまう。したがって、本来はまだインダクタ電流ＩＬを増加させ続けるために、ＰＭＯＳトランジスタＰ１をオンさせ、ＮＭＯＳトランジスタＮ１をオフさせていなければならないにも関わらず、ＰＭＯＳトランジスタＰ１をオフさせ、ＮＭＯＳトランジスタＮ１をオンさせてしまう。その結果、出力電圧ＶＯＵＴ及び第１の帰還電圧ＶＦＢが定常状態に戻るまでの時間が長くなり、過渡応答特性が悪化することになる。
【００１５】
以上は、負荷が軽い状態から重い状態に急峻に変化した場合についてであるが、負荷が重い状態から軽い状態に急峻に変化した場合は、本来はまだインダクタ電流ＩＬを減少させ続けるために、ＰＭＯＳトランジスタＰ１をオフさせ、ＮＭＯＳトランジスタＮ１をオンさせていなければならないにも関わらず、ＰＭＯＳトランジスタＰ１をオンさせ、ＮＭＯＳトランジスタＮ１をオフさせてしまうので、同様に過渡応答特性が悪化することになる。
【００１６】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、従来よりも高速な過渡応答を実現するリップル制御のＤＣ−ＤＣコンバータ回路の制御回路を提供することにあり、さらに、そのようなＤＣ−ＤＣコンバータ回路の制御回路を備えたＤＣ−ＤＣコンバータ回路を提供することにある。
【課題を解決するための手段】
【００１７】
本実施形態の態様に係るＤＣ−ＤＣコンバータ回路の制御回路は、
スイッチング素子及びインダクタを含むＤＣ−ＤＣコンバータ回路を制御する、ＤＣ−ＤＣコンバータ回路の制御回路において、
上記インダクタは、上記スイッチング素子の出力端子と上記ＤＣ−ＤＣコンバータ回路の出力端子との間に接続され、
上記ＤＣ−ＤＣコンバータ回路の制御回路は、
上記インダクタを流れるインダクタ電流のリップルに応じて変化するリップル電圧を生成するリップル生成回路と、
上記ＤＣ−ＤＣコンバータ回路の出力端子における出力電圧に応じて変化する帰還電圧を生成するフィードバック回路と、
上記帰還電圧が所定の電圧範囲内にあるか否かを検出する検出器と、
所定の基準電圧を生成する基準電圧源と、
上記基準電圧と上記帰還電圧とを比較する比較器と、
上記基準電圧が上記帰還電圧より高いときには上記インダクタを流れるインダクタ電流を増大させ、上記基準電圧が上記帰還電圧より低いときには上記インダクタを流れるインダクタ電流を減少させるように、上記比較器の比較結果に応じて上記スイッチング素子を制御するドライバ駆動回路とを備え、
上記ＤＣ−ＤＣコンバータ回路の制御回路は、上記検出器の検出結果に従って、上記帰還電圧が上記電圧範囲内にあるとき、上記比較器によって比較される上記帰還電圧及び上記基準電圧の少なくとも一方に上記リップル電圧を重畳させ、上記帰還電圧が上記電圧範囲外にあるとき、上記比較器によって比較される上記帰還電圧及び上記基準電圧のいずれにも上記リップル電圧を重畳させないことを特徴とする。
【発明の効果】
【００１８】
本発明は、帰還電圧がある電圧範囲内にある場合は、リップル電圧を重畳させた電圧を比較器に入力し、帰還電圧がある電圧範囲を超えた場合は、リップル電圧を重畳させない電圧を比較器に入力してスイッチング制御を行うことで、従来よりも高速な過渡応答を実現するリップル制御のＤＣ−ＤＣコンバータ回路の制御回路を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１の実施形態に係るＤＣ−ＤＣコンバータ回路の構成を示すブロック図である。
【図２】図１のＤＣ−ＤＣコンバータ回路におけるさまざまな信号の波形を示すグラフである。
【図３】本発明の第２の実施形態に係るＤＣ−ＤＣコンバータ回路の構成を示すブロック図である。
【図４】本発明の第３の実施形態に係るＤＣ−ＤＣコンバータ回路の構成を示すブロック図である。
【図５】第１の従来例に係るＤＣ−ＤＣコンバータ回路の構成を示すブロック図である。
【図６】図５のＤＣ−ＤＣコンバータ回路におけるさまざまな信号の波形を示すグラフである。
【図７】図５のＤＣ−ＤＣコンバータ回路におけるさまざまな信号の波形を示すグラフである。
【図８】第２の従来例に係るＤＣ−ＤＣコンバータ回路の構成を示すブロック図である。
【発明を実施するための形態】
【００２０】
以下、図面を参照して、本発明の実施形態に係るＤＣ−ＤＣコンバータ回路について説明する。各図にわたって、同様の構成要素は同じ参照符号により示す。
【００２１】
第１の実施形態．
図１は、本発明の第１の実施形態に係るＤＣ−ＤＣコンバータ回路の構成を示すブロック図である。図１のＤＣ−ＤＣコンバータ回路は、同期整流の降圧型の構成を有する。図１のＤＣ−ＤＣコンバータ回路は、図５のＤＣ−ＤＣコンバータ回路の構成を備えたことに加えて、比較器７，８と、ＮＡＮＤ回路９と、第３の基準電圧ＶＦＢ＿ＵＬの基準電圧源と、第４の基準電圧ＶＦＢ＿ＯＬの基準電圧源と、スイッチＳＷ２とをさらに備える。図１の比較器７，８と、ＮＡＮＤ回路９と、第３の基準電圧ＶＦＢ＿ＵＬの基準電圧源と、第４の基準電圧ＶＦＢ＿ＯＬの基準電圧源は、第１の帰還電圧ＶＦＢが所定の電圧範囲（ウィンドウ）内にあるか否かを検出する検出器（ウィンドウコンパレータ）として動作する。図１のＤＣ−ＤＣコンバータ回路において、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１、インダクタＬ１、及びキャパシタＣ１以外の部分は、ＤＣ−ＤＣコンバータ回路の制御回路として機能する。
【００２２】
第３の基準電圧ＶＦＢ＿ＵＬ及び第４の基準電圧ＶＦＢ＿ＯＬは、第３の基準電圧ＶＦＢ＿ＵＬよりも第４の基準電圧ＶＦＢ＿ＯＬの方が高く設定される。さらに、定常状態における第１の帰還電圧ＶＦＢが第３の基準電圧ＶＦＢ＿ＵＬと第４の基準電圧ＶＦＢ＿ＯＬの間になるように、第１の基準電圧ＶＲＥＦ＿Ｌ及び第２の基準電圧ＶＲＥＦ＿Ｈは設定される。第３の基準電圧ＶＦＢ＿ＵＬは比較器８の反転入力端子に入力され、第４の基準電圧ＶＦＢ＿ＯＬは比較器７の非反転入力端子に入力される。比較器７の反転入力端子及び比較器８の非反転入力端子には、第１の帰還信号ＶＦＢが入力される。比較器７，８の各出力信号はＮＡＮＤ回路９に入力される。第１の帰還電圧ＶＦＢが第３の基準電圧ＶＦＢ＿ＵＬと第４の基準電圧ＶＦＢ＿ＯＬの間にある場合は、ＮＡＮＤ回路９の出力信号ＷＣ＿ＯＵＴはローレベルになり、第１の帰還電圧ＶＦＢが第３の基準電圧ＶＦＢ＿ＵＬを下回るか、第４の基準電圧ＶＦＢ＿ＯＬを上回ると、ＮＡＮＤ回路９の出力信号ＷＣ＿ＯＵＴはハイレベルになる。スイッチＳＷ２はリップル生成回路１と合成器２との間に設けられ、ＮＡＮＤ回路９の出力信号ＷＣ＿ＯＵＴに応じて動作する。ＮＡＮＤ回路９の出力信号ＷＣ＿ＯＵＴがローレベルであるときは、スイッチＳＷ２はオンになり、従って、第２の帰還電圧ＶＦＢ＿ＲＩＰＰＬＥは、第１の帰還電圧ＶＦＢにリップル電圧ＶＲＩＰＰＬＥが重畳された電圧になる。ＮＡＮＤ回路９の出力信号ＷＣ＿ＯＵＴがハイレベルであるときは、スイッチＳＷ２はオフになり、従って、第２の帰還電圧ＶＦＢ＿ＲＩＰＰＬＥは、リップル電圧ＶＲＩＰＰＬＥが重畳されない第１の帰還電圧ＶＦＢそのものになる。
【００２３】
したがって、図１のＤＣ−ＤＣコンバータ回路は、出力電圧ＶＯＵＴ及び第１の帰還電圧ＶＦＢが定常状態付近にある場合は、図５の従来例のＤＣ−ＤＣコンバータ回路と同様に動作する一方、負荷の急峻な変動により出力電圧ＶＯＵＴ及び第１の帰還電圧ＶＦＢが定常状態から大きく外れた場合は、単純に帰還電圧ＶＦＢと第１の基準電圧ＶＲＥＦ＿Ｌもしくは第２の基準電圧ＶＲＥＦ＿Ｈとを比較してスイッチング制御されるようになる。
【００２４】
図２は、図１のＤＣ−ＤＣコンバータ回路におけるさまざまな信号の波形を示すグラフである。図２は、負荷が軽い状態から重い状態に急峻に変動した場合における、図１のＤＣ−ＤＣコンバータ回路内の各ノードの信号応答波形を示す。図２を見てわかるように、負荷が軽い状態から重い状態に急峻に変動して第１の帰還電圧ＶＦＢが第３の基準電圧ＶＦＢ＿ＵＬを下回ると、再び第３の基準電圧ＶＦＢ＿ＵＬを上回るまでは、第２の帰還電圧ＶＦＢ＿ＲＩＰＰＬＥは第１の帰還電圧ＶＦＢと等しくなる。よって、第１の帰還電圧ＶＦＢが大きく下がっている間は、ずっとＰＭＯＳトランジスタＰ１がオンし、ＮＭＯＳトランジスタＮ１がオフし続けるので、出力電圧ＶＯＵＴ及び第１の帰還電圧ＶＦＢを定常状態付近の電圧まで素早く戻すことができる。
【００２５】
図２の波形は、負荷が軽い状態から重い状態に急峻に変動した場合における各ノードの信号応答波形であるが、負荷が重い状態から軽い状態に急峻に変動した場合においても、同様に、出力電圧ＶＯＵＴ及び第１の帰還電圧ＶＦＢを定常状態に近い電圧まで素早く戻すことができる。
【００２６】
第２の実施形態．
図３は、本発明の第２の実施形態に係るＤＣ−ＤＣコンバータ回路の構成を示すブロック図である。図３のＤＣ−ＤＣコンバータ回路は、図１のＤＣ−ＤＣコンバータ回路と同様に、同期整流の降圧型の構成を有する。図３のＤＣ−ＤＣコンバータ回路は、図８のＤＣ−ＤＣコンバータ回路と同様の構成を備えたことに加えて、図１のＤＣ−ＤＣコンバータ回路と同様に、比較器７，８と、ＮＡＮＤ回路９と、第３の基準電圧ＶＦＢ＿ＵＬの基準電圧源と、第４の基準電圧ＶＦＢ＿ＯＬの基準電圧源と、スイッチＳＷ２とをさらに備える。ただし、スイッチＳＷ２はリップル生成回路１１と合成器１２との間に設けられる。図３のＤＣ−ＤＣコンバータ回路において、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１、インダクタＬ１、及びキャパシタＣ１以外の部分は、ＤＣ−ＤＣコンバータ回路の制御回路として機能する。
【００２７】
図３のＤＣ−ＤＣコンバータ回路によれば、出力電圧ＶＯＵＴ及び帰還電圧ＶＦＢが定常状態付近にある場合は、合成器２から出力される基準電圧ＶＲＥＦ＿ＲＩＰＰＬＥは、リップル電圧ＶＲＩＰＰＬＥを第１の基準電圧ＶＲＥＦ＿Ｌあるいは第２の基準電圧ＶＲＥＦ＿Ｈに重畳させた電圧になり、出力電圧ＶＯＵＴ及び帰還電圧ＶＦＢが定常状態から大きく外れた場合は、合成器２から出力される基準電圧ＶＲＥＦ＿ＲＩＰＰＬＥは、リップル電圧ＶＲＩＰＰＬＥが重畳されない第１の基準電圧ＶＲＥＦ＿Ｌあるいは第２の基準電圧ＶＲＥＦ＿Ｈそのものになる。
【００２８】
したがって、出力電圧ＶＯＵＴ及び帰還電圧ＶＦＢが定常状態付近にある場合は、図８に示す従来例のＤＣ−ＤＣコンバータ回路と同様に動作し、負荷の急峻な変動により出力電圧ＶＯＵＴ及び帰還電圧ＶＦＢが定常状態から大きく外れた場合は、単純に帰還電圧ＶＦＢと第１の基準電圧ＶＲＥＦ＿Ｌもしくは第２の帰還電圧ＶＲＥＦ＿Ｈとを比較してスイッチング制御されるようになる。そのため、負荷が急峻に変動して出力電圧ＶＯＵＴ及び帰還電圧ＶＦＢが定常状態から大きく外れた場合においても、定常状態に近い電圧まで素早く戻すことができる。
【００２９】
第３の実施形態．
図４は、本発明の第３の実施形態に係るＤＣ−ＤＣコンバータ回路の構成を示すブロック図である。図４のＤＣ−ＤＣコンバータ回路は、インダクタ電流ＩＬに対する帰還電圧ＶＦＢの位相遅れを補償するために、帰還電圧及び基準電圧の両方にリップル電圧を重畳させる。このため、図４のＤＣ−ＤＣコンバータ回路は、図１及び図３のＤＣ−ＤＣコンバータ回路を組み合わせた構成を有する。図４のＤＣ−ＤＣコンバータ回路において、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１、インダクタＬ１、及びキャパシタＣ１以外の部分は、ＤＣ−ＤＣコンバータ回路の制御回路として機能する。
【００３０】
図４において、帰還信号ＶＦＢにリップル電圧ＶＲＩＰＰＬＥ１を重畳させるためのリップル生成回路２１及びスイッチＳＷ２１は、図１のリップル生成回路１及びスイッチＳＷ２と同様に構成される。また、第１の基準信号ＶＲＥＦ＿Ｌ及び第２の基準信号ＶＲＥＦ＿Ｈにリップル電圧ＶＲＩＰＰＬＥ２を重畳させるためのリップル生成回路２２及びスイッチＳＷ２２は、図３のリップル生成回路１１及びスイッチＳＷ２と同様に構成される。リップル電圧ＶＲＩＰＰＬＥ１は、インダクタ電流ＩＬのリップルと同じ位相を有するように設定され、リップル電圧ＶＲＩＰＰＬＥ２は、インダクタ電流ＩＬのリップルとは１８０度異なる位相を有するように設定される。
【００３１】
図４のＤＣ−ＤＣコンバータ回路によれば、出力電圧ＶＯＵＴ及び帰還電圧ＶＦＢが定常状態付近にある場合は、合成器２から出力される第２の帰還電圧ＶＦＢ＿ＲＩＰＰＬＥは、リップル電圧ＶＲＩＰＰＬＥ１を帰還信号ＶＦＢに重畳させた電圧になり、合成器１２から出力される基準電圧ＶＲＥＦ＿ＲＩＰＰＬＥは、リップル電圧ＶＲＩＰＰＬＥ２を第１の基準電圧ＶＲＥＦ＿Ｌあるいは第２の基準電圧ＶＲＥＦ＿Ｈに重畳させた電圧になる。また、出力電圧ＶＯＵＴ及び帰還電圧ＶＦＢが定常状態から大きく外れた場合は、合成器２から出力される第２の帰還電圧ＶＦＢ＿ＲＩＰＰＬＥは、リップル電圧ＶＲＩＰＰＬＥ１が重畳されない帰還信号ＶＦＢそのものになり、合成器１２から出力される基準電圧ＶＲＥＦ＿ＲＩＰＰＬＥは、リップル電圧ＶＲＩＰＰＬＥが重畳されない第１の基準電圧ＶＲＥＦ＿Ｌあるいは第２の基準電圧ＶＲＥＦ＿Ｈそのものになる。したがって、負荷が急峻に変動して出力電圧ＶＯＵＴ及び帰還電圧ＶＦＢが定常状態から大きく外れた場合においても、定常状態に近い電圧まで素早く戻すことができる。
【００３２】
以上、本発明の実施形態に係るＤＣ−ＤＣコンバータ回路について説明したが、本発明は上述した実施形態のみに限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
【００３３】
上述した実施形態に係るＤＣ−ＤＣコンバータ回路において、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１、インダクタＬ１、キャパシタＣ１、及び基準電圧源以外の部分は、単一の集積回路として構成されてもよい。ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１は、この集積回路の一部であってもよい。
【００３４】
上述した実施形態では、比較器３は、第１の基準電圧ＶＲＥＦ＿Ｌ及び第２の基準電圧ＶＲＥＦ＿Ｈを用いるヒステリシスコンパレータとして説明されたが、単一の基準電圧のみを使用する比較器（ヒステリシスのない比較器）を用いてもよい。
【００３５】
また、上述した実施形態では、ウィンドウコンパレータを用いることにより、帰還電圧が定常状態から上下の両方向に対して大きく外れたことを検出する構成になっている例を示しているが、上下のどちらか一方だけに大きく外れたことを検出する構成としてもよい。
【００３６】
さらに、上述した実施形態では、同期整流の降圧型のＤＣ−ＤＣコンバータ回路の例を示したが、本発明は、ダイオード整流としてもよいし、昇圧型、昇降圧型、反転型など様々なＤＣ−ＤＣコンバータ回路においても適用できる。すなわち、本発明は、リップル制御を用いるＤＣ−ＤＣコンバータ回路に広く適用可能である。
【００３７】
本発明のリップル制御を用いるＤＣ−ＤＣコンバータ回路の制御回路によれば、出力電圧が定常状態付近にある場合はリップル制御になるので、従来回路と同様に安定なスイッチング制御を行うことができ、一方、出力電圧に、定常状態から大きくアンダーシュートもしくはオーバーシュートのどちらかが生じた場合は、リップル制御を使用せず、単純に帰還電圧と基準電圧とを比較する単純コンパレータ制御になるので、出力電圧を定常状態付近まで高速に戻すことができる。
【００３８】
本発明は、リップル電圧を帰還電圧に重畳する方式のリップル制御のＤＣ−ＤＣコンバータ回路の制御回路に適応できる。
【００３９】
本発明は、リップル電圧を基準電圧に重畳する方式のリップル制御のＤＣ−ＤＣコンバータ回路の制御回路に適応できる。
【００４０】
本発明は、リップル電圧を帰還電圧と基準電圧との両方に重畳する方式のリップル制御のＤＣ−ＤＣコンバータ回路の制御回路に適応できる。
【００４１】
また、本発明のリップル制御を用いるＤＣ−ＤＣコンバータ回路の制御回路によれば、スイッチング素子のオンとオフの両方のタイミングを比較器の出力信号によって決定するＤＣ−ＤＣコンバータ回路の制御回路にも適応でき、また、スイッチング素子のオン又はオフのどちらか一方のタイミングを比較器の出力信号によって決定するＤＣ−ＤＣコンバータ回路の制御回路にも適応できる。
【符号の説明】
【００４２】
１，１１，２１，２２…リップル生成回路、
２，１２…合成器、
３，７，８…比較器、
４…ドライバ駆動回路、
５…フィードバック回路、
６…出力端子、
９…ＮＡＮＤ回路、
Ｃ１…キャパシタ、
Ｌ１…インダクタ、
Ｎ１…ＮＭＯＳトランジスタ、
Ｐ１…ＰＭＯＳトランジスタ、
ＳＷ１，ＳＷ２，ＳＷ２１，ＳＷ２２…スイッチ。
【先行技術文献】
【特許文献】
【００４３】
【特許文献１】特開２００７−２０２２７３号公報
【特許文献２】特開２０１０−１８３７２２号公報
【特許文献３】特開２０１０−２０７０２２号公報
【図１】
0005869265.tif 000002
【図２】
0005869265.tif 000003
【図３】
0005869265.tif 000004
【図４】
0005869265.tif 000005
【図５】
0005869265.tif 000006
【図６】
0005869265.tif 000007
【図７】
0005869265.tif 000008
【図８】
0005869265.tif 000009