【誤訳訂正書】
【提出日】平成23年4月13日(2011.4.13)
【誤訳訂正１】
【訂正対象書類名】明細書
【訂正対象項目名】発明の名称
【訂正方法】変更
【訂正の内容】
【発明の名称】基板トレンチ内にスペーサから形成されたフローティングゲートを有する不揮発性メモリセルアレイおよびその作製方法
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】００４１
【訂正方法】変更
【訂正の内容】
【００４１】
図２、図３Ａ、図３Ｂのメモリセルアレイが、ｘ方向およびｙ方向の両方に、隣接するフローティングゲート間でシールドをもたらすことに留意するべきである。ステアリングゲートが、同じトレンチ内でフローティングゲート間をトレンチの底まで延在するので、ステアリングゲートはｘ方向にシールドをもたらす。ｙ方向において、シールド素子８１〜９２はそのような絶縁をもたらす。隣接するフローティングゲートに対する１つのフローティングゲート上の電界結合は、読み出しエラーのソースであり得るが、それによって著しく低減される。
【誤訳訂正３】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
半導体材料上に形成された不揮発性メモリであって、
上面にわたって、互いに直角である第１の方向および第２の方向に沿って半導体材料の上面に延在するトレンチの長方形アレイであって、個々のトレンチは、第１の方向に隔置され、かつ第２の方向に延在し、上面に垂直であるとともに上面に平行な底面によってトレンチの底で結合された第１の対向する壁を含み、さらに第２の方向に隔置され、かつ底面と上面との間を第１の方向に延在する第２の対向する壁を含む、トレンチの長方形アレイと、
第１の対向する壁を越えて第１の方向にトレンチの外側に延在することなく、第１の方向にスペースをもたせて、個々のトレンチの第１の対向する壁に沿ってスペーサとして形成された一対の電荷蓄積素子と、
トレンチ内で電荷蓄積素子の少なくとも１つと個々に電界結合されるように、第１の方向で電荷蓄積素子間のトレンチ内に配置され、誘電体によってトレンチの底面から分離されるとともに、第２の方向に延在する第１の導電性制御線に接続された少なくとも第１の導電性コントロールゲートと、
第１の方向に一対の電荷蓄積素子間で少なくとも個々のトレンチの底面に、半導体材料内に配置されたイオン拡散領域であって、前記トレンチのイオン拡散領域は、ビット線として第２の方向に沿ってともに接続される、イオン拡散領域と、
を備える不揮発性メモリ。
【請求項２】
請求項１記載の不揮発性メモリにおいて、
第１の方向にトレンチ間の上面の領域にわたって配置されるとともに、第１の方向に延在する第２の制御線と接続された第２の導電性コントロールゲートをさらに備える不揮発性メモリ。
【請求項３】
請求項２記載の不揮発性メモリにおいて、
前記第２のコントロールゲートは、上面にわたって前記領域内で半導体材料と電界結合されて、第１の方向でトレンチ間に選択トランジスタを形成する不揮発性メモリ。
【請求項４】
請求項１記載の不揮発性メモリにおいて、
第１のコントロールゲートは、個々のトレンチ内の電荷蓄積素子のうちの１つと電界結合されているが、他の電荷蓄積素子とは結合されておらず、前記不揮発性メモリは、トレンチ内の他の電荷蓄積素子と個々に電界結合されているが電荷蓄積素子の１つとは結合されないように、第１の方向に電荷蓄積素子間でトレンチ内に配置されるとともに、第２の方向に延在する第２の導電性制御線に接続された第２の導電性コントロールゲートをさらに備える不揮発性メモリ。
【請求項５】
請求項２記載の不揮発性メモリにおいて、
電荷蓄積素子は、第２のコントロールゲートと電界結合されるように上面上をトレンチから延在する不揮発性メモリ。
【請求項６】
請求項５記載の不揮発性メモリにおいて、
前記第２のコントロールゲートも、上面の前記領域内で半導体材料と電界結合されて、第１の方向でトレンチ間に選択トランジスタを形成し、第２の制御線は、第１の方向に延在する不揮発性メモリ。
【請求項７】
請求項１記載の不揮発性メモリにおいて、
第２の方向に、隣接するトレンチ間で半導体材料内に配置されるとともに、基板上を通るように配置された第１の制御線と電気的に接続されたシールドをさらに備える不揮発性メモリ。
【請求項８】
半導体材料上に形成された不揮発性メモリであって、
上面にわたって、互いに直角である第１の方向および第２の方向に沿って半導体材料の表面に延在するトレンチの長方形アレイであって、個々のトレンチは、第１の方向に隔置され、かつ第２の方向に延在するとともに平底面によって底で結合された、平面の第１の対向する壁を含み、さらに第２の方向に隔置され、かつ底面と上面との間を第１の方向に延在する第２の対向する壁を含む、トレンチの長方形アレイと、
前記第１の対向する壁に沿って、誘電体の第１の層をそれらの間に備えた状態で、個々のトレンチ内に配置されるとともに、第１の方向に第１の対向する壁を超えてトレンチの外側に延在することなく配置され、かつ導電性にドープされたポリシリコンからスペーサとして形成される２つのフローティングゲートと、
第１の方向に、２つのフローティングゲート間で、誘電体の第２の層を間に備えた状態で、個々のトレンチ内に配置されたコントロールゲートと、
第２の方向に延在するとともに、第２の方向に沿った長さを有する、コントロールゲートと接続された第１の導電性線のセットと、
個々のトレンチの底で半導体材料内に配置されたイオン拡散領域と、
第１の方向に、隣接するトレンチ間で、誘電体の第３の層をそれらの間に備えた状態で、上面にわたって配置され、かつ前記誘電体の第３の層を介して半導体材料の上面と電界結合される選択ゲートと、
第１の方向に延在するとともに、第１の方向に沿った長さを有する、選択ゲートと接続された第２の導電性線のセットと、を備え、
それによって、個々のメモリセルは、第１の方向に隣接するトレンチのイオン拡散領域間で半導体材料内を延在するチャネル領域を有する不揮発性メモリ。
【請求項９】
請求項８記載の不揮発性メモリにおいて、
前記フローティングゲートおよびコントロールゲートは、上面と同一の外延を有するトレンチ内に含まれる不揮発性メモリ。
【請求項１０】
請求項８記載の不揮発性メモリにおいて、
前記フローティングゲートおよびコントロールゲートは、フローティングゲートが選択ゲートと電界結合されるための十分な距離で、上面上をトレンチから延在する不揮発性メモリ。
【請求項１１】
請求項１０記載の不揮発性メモリにおいて、
前記フローティングゲートは、トレンチから選択ゲート上の距離を延在する不揮発性メモリ。
【請求項１２】
請求項８記載の不揮発性メモリにおいて、
誘電体の第４の層をそれらの間に備えるとともに、導電性シールドと電気的に接続した状態で、トレンチのアレイと同一の外延の深さに、第２の方向にトレンチ間でかつ半導体内に配置された導電性シールドをさらに備え、それによって、第２の方向にフローティングゲート間に静電遮蔽がもたらされる不揮発性メモリ。
【請求項１３】
請求項１２記載の不揮発性メモリにおいて、
導電性シールドとの電気的接続は、導電性シールドにわたるとともに導電性シールドと接触して延在する第１の導電性線のセットを含む不揮発性メモリ。
【請求項１４】
請求項８記載の不揮発性メモリにおいて、
前記トレンチは、第２の方向に延在するとともに第１の方向に隔置された長さを有する、半導体材料内の連続チャネルを備えるとともに、それらの間に配置された絶縁誘電体によってトレンチの長さに沿って連続チャネル内に形成される不揮発性メモリ。
【請求項１５】
請求項１１記載の不揮発性メモリにおいて、
前記選択ゲートは、フローティングゲートが上面上を延在する距離に沿って、全体的に延在する第２の導電性線のセットの一体部分である不揮発性メモリ。
【請求項１６】
請求項１１記載の不揮発性メモリにおいて、
前記選択ゲートは、フローティングゲートが上面上を延在する距離よりも著しく小さい厚みを有するとともに、フローティングゲートが上面上を延在する距離で延在する導体によって第２の導電性線のセットに接続される不揮発性メモリ。
【請求項１７】
請求項１６記載の不揮発性メモリにおいて、
前記選択ゲートと第２の導電性線のセットとの間の導体は、表面が上面上を延在するフローティングゲートの上端部に対向して配置された状態で形成され、前記表面は、上面と鋭角を形成する不揮発性メモリ。
【請求項１８】
半導体材料上に形成された不揮発性メモリであって、
上面にわたって、互いに直角である第１の方向および第２の方向に沿って半導体材料の上面に延在するトレンチの長方形アレイであって、個々のトレンチは、第１の方向に隔置され、かつ第２の方向に延在するとともに平底面によって底で結合された、平面の第１の対向する壁を含み、さらに第２の方向に隔置され、かつ底面と上面との間を第１の方向に延在する第２の対向する壁を含む、トレンチの長方形アレイと、
第１の対向する壁を越えて第１の方向にトレンチの外側に延在することなく、前記第１の対向する壁に沿って個々のトレンチ内に配置され、かつスペーサの形態である２つの電荷蓄積素子と、
第１の方向に、２つの電荷蓄積素子間で個々のトレンチ内に配置された第１のコントロールゲートおよび第２のコントロールゲートであって、前記第１のコントロールゲートは、個々のトレンチ内で電荷蓄積素子のうちの１つと電界結合され、前記第２のコントロールゲートは、トレンチ内で電荷蓄積素子のうちのもう１つと電界結合される、第１のコントロールゲートおよび第２のコントロールゲートと、
第２の方向に延在するとともに、第２の方向に沿った長さを有する、第１のコントロールゲートと接続された第１の導電性線のセットと、
第２の方向に延在するとともに、第２の方向に沿った長さを有する、第２のコントロールゲートと接続された第２の導電性線のセットと、
個々のトレンチの底で半導体材料内に、第１の方向にトレンチ間で上面に沿って配置されたイオン拡散領域と、
を備える不揮発性メモリ。
【請求項１９】
請求項１または１８記載の不揮発性メモリにおいて、
電荷蓄積素子は、上面でまたは上面下のトレンチ内に全体的に配置される不揮発性メモリ。
【請求項２０】
請求項１８記載の不揮発性メモリにおいて、
複数の直列接続されたメモリセルの列は、複数のトレンチにわたって第１の方向に、前記列を介して最大に置換されたイオン拡散領域に個々の列の第１の終端および第２の終端を備えた状態で形成され、少なくとも第１の終端は、それぞれのビット線と個々に接続される不揮発性メモリ。
【請求項２１】
請求項８または１８記載の不揮発性メモリにおいて、
前記一対の電荷蓄積素子は、個々のトレンチの第２の対向する壁間で第２の方向に延在する不揮発性メモリ。
【請求項２２】
請求項１記載の不揮発性メモリにおいて、
第２の方向にトレンチ間の上面に沿って半導体材料内に配置された追加のイオン拡散領域をさらに備える不揮発性メモリ。
【請求項２３】
半導体基板上に不揮発性メモリセルアレイを作製する方法であって、
基板表面にわたって第１の方向に隔置されるとともに第２の方向に延長された基板の表面に第１のトレンチのセットを形成するステップであって、前記第１の方向および第２の方向は互いに直角であるステップと、
第１のトレンチのセットの少なくとも底面に、トレンチの長さに沿ってソース領域およびドレイン領域を形成するステップと、
第１のトレンチのセット上および第１のトレンチのセット内に第１の材料を等方的に成膜するステップと、
第１のトレンチのセットの対向する側壁に沿って、第１の方向に側壁の間にスペースをもたせてスペーサを残すように、成膜された第１の材料を異方的に取り除くステップであって、前記スペーサは、メモリセルアレイの電荷蓄積素子になるステップと、
第１の導電性コントロールゲート線が電気的に接続される第１のコントロールゲート上を第２の方向に延在する第１の導電性コントロールゲート線を形成するとともに、スペーサ間で第１のトレンチのセット内のスペース内に第２の方向に延在する第１の導電性コントロールゲートを形成するステップと、
を含む方法。
【請求項２４】
請求項２３記載の方法において、
第１の材料を成膜するステップの前に、少なくとも第１の方向にトレンチ間に第２の材料を形成するステップと、
その後、第２の材料上に、および第１のトレンチのセット上および第１のトレンチのセット内に第１の材料を成膜するステップと、
トレンチの対向する側壁およびトレンチ上の第２の材料の壁に沿ってスペーサを残すように、成膜された第１の材料を異方的に取り除くステップと、
その後、成膜された第２の材料を取り除き、それによって、基板の表面上の距離を延在するスペーサを残すステップと、
をさらに含む方法。
【請求項２５】
請求項２４記載の方法において、
第２のコントロールゲート線が電気的に接続される第２のコントロールゲート上を第１の方向に延在する第２のコントロールゲート線に沿って、第１の方向にトレンチ間でスペース内に第２の導電性コントロールゲートを形成するステップをさらに含み、第２のコントロールゲートは、第１の方向にトレンチ間の基板表面と、基板の表面上の距離を延在する電荷蓄積素子との両方と電界結合されるように形成される方法。
【請求項２６】
請求項２５記載の方法において、
前記第２のコントロールゲートおよび第２のコントロールゲート線は、共通のプロセスによって単一構造として形成される方法。
【請求項２７】
請求項２３記載の方法において、
前記第１の材料を成膜するステップは、ポリシリコンを成膜するステップを含み、ポリシリコンの結果生じる電荷蓄積素子のスペーサは、導電性フローティングゲートになる方法。
【請求項２８】
半導体基板上に不揮発性メモリセルアレイを作製する方法であって、
基板の表面内に、第１の方向に隔置されるとともに基板表面にわたって第２の方向に延長されたトレンチを形成するステップであって、前記第１の方向および第２の方向は互いに直角であるステップと、
トレンチの少なくとも底面にトレンチの長さに沿ってソース領域およびドレイン領域を形成するステップと、
基板にわたるとともに、第１のトレンチのセット内に第１のポリシリコン材料を成膜するステップと、
トレンチの対向する側壁に沿って、第１の方向にそれらの間にスペースをもたせて、導電性スペーサを残すように、成膜された第１のポリシリコン材料を異方的に取り除くステップと、
スペーサ間のスペース内にコントロールゲートを形成するステップと、
スペーサをフローティングゲートに分離するステップと、
第１の方向にトレンチ間で基板表面上に選択ゲートを形成し、前記選択ゲートを第１の方向に延長するとともに第２の方向に隔置させたワード線に接続するステップと、
を含む方法。
【請求項２９】
半導体基板上に不揮発性メモリセルアレイを作製する方法であって、
基板の表面内に、第１の方向に隔置されるとともに基板表面にわたって第２の方向に延長された第１のトレンチのセットを形成するステップであって、前記第１の方向および第２の方向は互いに直角であるステップと、
第１のトレンチのセットの少なくとも底面にトレンチの長さに沿ってソース領域およびドレイン領域を形成するステップと、
基板にわたるとともに、第１のトレンチのセット内に第１のポリシリコン材料を成膜するステップと、
対向する側壁に沿って、第１の方向にトレンチの外側に延在しないが、第１の方向にポリシリコン領域間にスペースを残す第１のトレンチのセット内に領域を残すように、成膜された第１のポリシリコン材料を異方的に取り除くステップと、
第１のトレンチのセット内のスペース内に第２のポリシリコン材料を形成するステップと、
基板表面および第２の方向に延長されるとともに第１の方向に隔置された第１のポリシリコン材料および第２のポリシリコン材料に第２のトレンチのセットを形成するステップであって、前記第２のトレンチのセットの深さは、第１のトレンチのセットの深さと等しく、それによって、第１のポリシリコンの側壁領域を個々のフローティングゲートに分離するステップと、
第２の方向にフローティングゲート間で第２のトレンチのセット内に導体材料を形成するステップと、
第２の方向に延長されるとともに第１の方向に隔置された導体材料のストリップを形成して、第１のトレンチのセット内の第２のポリシリコン材料および第２のトレンチのセット内の導体材料上を通るとともに接触するステップと、
第１の方向に第１のトレンチのセット間で基板表面上に選択ゲートを形成するステップであって、前記選択ゲートを第１の方向に延長するとともに第２の方向に隔置させたワード線に接続するステップと、
を含む方法。
【請求項３０】
請求項２３記載の方法において、
前記第１の導電性コントロールゲートおよび第１の導電性コントロールゲート線を形成するステップは、前記第１の導電性コントロールゲートと第１の導電性コントロールゲート線とを電気的に接続するステップを含む方法。
【請求項３１】
請求項２３記載の方法において、
第１の方向でトレンチの外側に選択ゲートを形成し、前記選択ゲートを第１の方向に延長するとともに第２の方向に隔置させたワード線に接続するステップをさらに含む方法。