(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に配置される第１ゲート線及び第２ゲート線と、
前記第１ゲート線及び第２ゲート線と交差されるデータ線と、
前記第１ゲート線及びデータ線と接続され、第１副画素電極を含む第１副画素及び第２副画素電極を含む第２副画素をそれぞれ含む複数の画素と、
前記第１ゲート線と接続され、前記第１副画素の前記第１副画素電極と接続される第１キャパシタの電圧を制御し、前記第２副画素の前記第２副画素電極と接続される第２キャパシタの電圧を制御する第１スイッチング素子と、
前記第２ゲート線と接続され、前記第１キャパシタの電圧を制御し、前記第２副画素電極と接続される前記第２キャパシタの電圧を制御する第２スイッチング素子と、
前記第１ゲート線及び第２ゲート線と分離される第１電圧線及び第２電圧線をと、を含み、
前記第１電圧線は前記第１スイッチング素子及び前記第２スイッチング素子に接続され、
前記第２電圧線は前記第１スイッチング素子及び前記第２スイッチング素子に接続され、
前記第１ゲート線にオン信号が入力された後、オフ信号が入力される時に前記第２ゲート線にオン信号が入力され、
前記第２ゲート線にオン信号が入力される時に前記第１副画素の第１画素電圧と前記第２副画素の第２画素電圧は昇圧することを特徴とする液晶表示装置。
【請求項２】
前記第１画素電圧と第２画素電圧は互いに異なることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記第１画素電圧は前記第２画素電圧より大きいことを特徴とする請求項２に記載の液晶表示装置。
【請求項４】
前記第１電圧線と前記第２電圧線には互いに異なる極性の電圧が印加されることを特徴とする請求項１に記載の液晶表示装置。
【請求項５】
前記第２ゲート線がオンになる時、前記第１キャパシタの充電容量の変化量によって前記第１画素電圧が昇圧し、前記第２キャパシタの電圧変化量によって前記第２画素電圧が昇圧することを特徴とする請求項１に記載の液晶表示装置。
【請求項６】
前記第１キャパシタの充電容量は前記第２キャパシタの充電容量より大きいことを特徴とする請求項５に記載の液晶表示装置。
【請求項７】
前記第１キャパシタの電極面積は前記第２キャパシタの電極面積より大きいことを特徴とする請求項６に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示装置は、現在、最も幅広く用いられている平板表示装置の一つである。液晶表示装置は、画素電極と共通電極など電界生成電極が形成されている二枚の表示板と、その間に挿入されている液晶層からなり、電界生成電極に電圧を印加して液晶層に電界を生成し、これを通じて液晶層の液晶分子の配向を決定して入射光の偏光を制御することにより画像を表示している。
【０００３】
液晶表示装置は、各画素電極に接続されているスイッチング素子及びスイッチング素子を制御して、画素電極に電圧を印加するためのゲート線とデータ線など多数の信号線を含む。
【０００４】
このような液晶表示装置は外部のグラフィック制御部から入力画像信号を受信し、入力画像信号は各画素ＰＸの輝度情報を含み、各輝度は所定の階調を有している。各画素は所望の輝度情報に対応するデータ電圧の印加を受ける。画素に印加されたデータ電圧は共通電圧との差によって画素電圧として現れ、画素電圧によって各画素は画像信号の階調が示す輝度を表示している。このとき、液晶表示装置が利用可能な画素電圧の範囲は駆動部によって決められている。
【０００５】
一方、液晶表示装置の駆動部は、多数の集積回路チップの形態で表示パネルに直接装着するか、またはフレキシブル回路膜などに装着して表示パネルに装着するが、このような集積回路チップは、液晶表示装置の製造費用において高い比率を占める。特に、データ電圧を印加するデータ線の数が多くなるほど、液晶表示装置の駆動部の費用が高くなる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許出願公開第２００９／０２６８１１２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、液晶表示装置の側面視認性を向上させ、データ線の数を減らすことによって液晶表示装置の駆動部の費用を低減する液晶表示装置及びその駆動方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一実施形態による液晶表示装置は、基板と、基板上に配置される第１ゲート線及び第２ゲート線と、第１ゲート線及び第２ゲート線と交差されるデータ線と、第１ゲート線及びデータ線と接続され、第１副画素電極を含む第１副画素及び第２副画素電極を含む第２副画素をそれぞれ含む複数の画素と、第１ゲート線と接続され、第１副画素の第１副画素電極と接続される第１キャパシタの電圧を制御する第１スイッチング素子と、第２ゲート線と接続され、第１キャパシタの電圧を制御する第２スイッチング素子と、を含むことを特徴とする。
【０００９】
第１スイッチング素子は、第２副画素の第２副画素電極と接続する第２キャパシタの電圧を制御し、第２スイッチング素子は、第２副画素電極と接続する第２キャパシタの電圧を制御してもよい。
【００１０】
第１ゲート線にオン信号が入力された後、オフ信号が入力される時に第２ゲート線にオン信号が入力され、第２ゲート線にオン信号が入力される時に第１副画素の第１画素電圧と第２副画素の第２画素電圧は昇圧してもよい。
【００１１】
第１画素電圧と第２画素電圧は互いに異ってもよい。
【００１２】
第１画素電圧は第２画素電圧より大きくてもよい。
【００１３】
第１ゲート線及び第２ゲート線と分離される第１電圧線及び第２電圧線をさらに含み、第１電圧線は第１スイッチング素子に接続され、第２電圧線は第２スイッチング素子に接続してもよい。
【００１４】
第１電圧線と第２電圧線には互いに異なる極性の電圧が印加してもよい。
【００１５】
第２ゲート線がオンになる時、第１キャパシタの充電容量の変化量によって第１画素電圧が昇圧し、第２キャパシタの電圧変化量によって第２画素電圧が昇圧してもよい。
【００１６】
第２キャパシタの充電容量は第１キャパシタの充電容量より大きくてもよい。
【００１７】
第２キャパシタの電極面積は第１キャパシタの電極面積より大きくてもよい。
【００１８】
第１ゲート線及びデータ線と接続され、第１副画素電極と接続される第１画素用スイッチング素子と、第１ゲート線及びデータ線と接続され、第２副画素電極と接続される第２画素用スイッチング素子とをさらに含んでもよい。
【００１９】
第１ゲート線と接続され、第２副画素の第２副画素電極と接続される第２キャパシタと、第２キャパシタと接続され、第２キャパシタの電圧を制御する第３スイッチング素子とをさらに含んでもよい。
【００２０】
第１ゲート線にオン信号が入力された後、オフ信号が入力される時に第２ゲート線にオン信号が入力され、第２ゲート線にオン信号が入力される時に第１副画素の第１画素電圧は昇圧してもよい。
【００２１】
第１画素電圧と第２副画素の第２画素電圧は互いに異なってもよい。
【００２２】
第１画素電圧は第２画素電圧より大きくてもよい。
【００２３】
第１ゲート線及び第２ゲート線と分離される第１電圧線及び第２電圧線をさらに含み、第１電圧線は第１スイッチング素子に接続され、第２電圧線は第３スイッチング素子に接続してもよい。
【００２４】
第１電圧線と第２電圧線には互いに異なる極性の電圧が印加してもよい。
【００２５】
第２ゲート線がオンになる時、第１キャパシタの充電容量の変化量によって第１画素電圧が昇圧してもよい。
【００２６】
第１画素電圧と第２副画素の第２画素電圧は互いに異なってもよい。
【００２７】
第１画素電圧は第２画素電圧より大きくてもよい。
【００２８】
第１ゲート線及びデータ線と接続され、第１副画素電極と接続される第１画素用スイッチング素子と、第１ゲート線及びデータ線と接続され、第２副画素電極と接続される第２画素用スイッチング素子とをさらに含んでもよい。
【００２９】
第１副画素及び第２副画素はそれぞれ液晶分子の方向が異なる４個のドメインを含んでもよい。
【発明の効果】
【００３０】
本発明によれば、液晶表示装置の側面視認性が向上し、データ線の数を減らすことによって液晶表示装置の駆動部の費用を低減することができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施形態による液晶表示装置を示すブロック図である。
【図２】本発明の一実施形態による液晶表示装置の構造と共に一画素を示す等価回路図である。
【図３】本発明の実施形態による液晶表示装置を示す等価回路図である。
【図４】図３の駆動回路に印加されるゲート信号のタイミングによる電圧変化を説明するための図面である。
【図５】図４の駆動回路を含む液晶表示装置の駆動をシミュレーションしたグラフである。
【図６】図３の駆動回路を含む薄膜トランジスタ表示板の一画素を示す配置図である。
【図７】図６のＶＩＩ−ＶＩＩ線に沿った断面図である。
【図８】図６のＶＩＩＩ−ＶＩＩＩ線に沿った断面図である。
【図９】図６のＩＸ−ＩＸ線に沿った断面図である。
【図１０】本発明の他の実施形態による液晶表示装置の駆動回路を示す回路図である。
【図１１】図１０の駆動回路によるゲート信号のタイミングによる電圧変化を説明するための図面である。
【図１２】図１０の駆動回路を含む液晶表示装置の駆動をシミュレーションしたグラフである。
【図１３】図１０の駆動回路を含む薄膜トランジスタ表示板の一画素を示す配置図である。
【図１４】図１３のＸＩＶ−ＸＩＶ線に沿った断面図である。
【図１５】図１３のＸＶ−ＸＶ線に沿った断面図である。
【発明を実施するための形態】
【００３２】
添付した図面を参照して、本発明の実施形態について本発明が属する技術分野における通常の知識を有する者が容易に実施できるように詳細に説明する。しかし、本発明は種々の異なる形態に実現でき、以下で説明する実施形態に限定されない。
【００３３】
図面において、種々の層及び領域を明確に表現するために厚さを拡大して示した。明細書の全体にわたって類似する部分に対しては同一の図面符号を付けた。層、膜、領域、板などの部分が他の部分の「上」にあるという時、これは他の部分の「すぐ上」にある場合だけでなく、その中間に他の部分がある場合も含む。一方、ある部分が他の部分の「すぐ上」にあるという時には、中間に他の部分がないことを意味する。
【００３４】
以下、本発明の一実施形態による液晶表示装置について、図１及び図２を参照して詳細に説明する。
【００３５】
図１は、本発明の一実施形態による液晶表示装置を示すブロック図である。図２は、本発明の一実施形態による液晶表示装置の構造と二つの副画素に対する等価回路を概略的に示す図である。
【００３６】
図１を参照すると、本発明の一実施形態による液晶表示装置は、液晶パネルアセンブリ（ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｐａｎｅｌ  ａｓｓｅｍｂｌｙ）３００、ゲート駆動部（ｇａｔｅ  ｄｒｉｖｅｒ）４００、及びデータ駆動部（ｄａｔａ  ｄｒｉｖｅｒ）５００を含む。
【００３７】
図１に示したように、液晶パネルアセンブリ３００は、複数の信号線（ｓｉｇｎａｌ  ｌｉｎｅ）Ｇ１〜Ｇｎ、Ｄ１〜Ｄｍと、複数の信号線Ｇ１〜Ｇｎ、Ｄ１〜Ｄｍに接続され、ほぼ行列状に配列された複数の画素（ｐｉｘｅｌ）ＰＸと、を含む。一方、図２に示したように、液晶パネルアセンブリ３００は、互いに対向する下部表示板１００及び上部表示板２００と、下部表示板１００及び上部表示板２００の間に挿入される液晶層３と、を含む。
【００３８】
例えば、信号線Ｇ１〜Ｇｎ、Ｄ１〜Ｄｍは下部表示板１００に備え、ゲート信号（「走査信号」ともいう）を伝達する複数のゲート線Ｇ１〜Ｇｎと、データ電圧を伝達する複数のデータ線Ｄ１〜Ｄｍと、を含む。ゲート線Ｇ１〜Ｇｎはほぼ行方向に延びて互いにほぼ平行し、データ線Ｄ１〜Ｄｍはほぼ列方向に延びて互いにほぼ平行する。
【００３９】
各画素ＰＸ、例えば、ｉ番目（ｉ＝１、２、…、ｎ）ゲート線Ｇｉとｊ番目（ｊ＝１、２、…、ｍ）データ線Ｄｊに接続された画素ＰＸは一対の副画素を含み、各副画素はそれぞれ第１液晶キャパシタ（ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｃａｐａｃｉｔｏｒ）Ｃｌｃｈ及び第２液晶キャパシタＣｌｃｌを含む。二つの副画素は、ゲート線Ｇ１〜Ｇｎ、データ線Ｄ１〜Ｄｍ、及び液晶キャパシタＣｌｃｈ、Ｃｌｃｌと接続されたスイッチング素子（図示せず）をさらに含む。
【００４０】
例えば、第１液晶キャパシタＣｌｃｈ及び第２液晶キャパシタＣｌｃｌは、下部表示板１００の第１副画素電極１９１ｈ及び第２第２副画素電極１９１ｌと、上部表示板２００の共通電極２７０を二つの端子とし、第１副画素電極１９１ｈ及び第２副画素電極１９１ｌと共通電極２７０との間の液晶層３は誘電体として機能する。
【００４１】
一対の第１副画素電極１９１ｈ及び第２副画素電極１９１ｌは互いに分離され、一つの画素電極を構成する。共通電極２７０は上部表示板２００の全面に形成され、共通電圧Ｖｃｏｍの印加を受ける。液晶層３は負の誘電率異方性を有し、液晶層３の液晶分子は電界がない状態でその長軸が二つの表示パネルの表面に対して垂直となるように配向される。図２とは異なり、共通電極２７０を下部表示パネル１００に備えてもよく、この場合、画素電極と共通電極２７０のうちの少なくとも一つを線状または棒状にしてもよい。
【００４２】
一方、色表示（ｃｏｌｏｒ  ｄｉｓｐｌａｙ）を実現するために各画素ＰＸが基本色（ｐｒｉｍａｒｙ  ｃｏｌｏｒ）のうちの一つを固有に表示するか（空間分割）、または各画素ＰＸが時間によって交互に基本色を表示する（時間分割）ようにして、これら基本色の空間的、時間的な相互作用によって所望の色が認識されるようにする。基本色の例としては赤色、緑色、青色などの三原色が挙げられる。図２は、空間分割の一例として、各画素（ＰＸ）が上部表示板２００の領域に基本色のうちの一つを示すカラーフィルタ２３０を備えることを示す。図２とは異なって、カラーフィルタ２３０は下部表示板１００の副画素電極１９１ｈ、１９１ｌ上部または下部に形成してもよい。
【００４３】
上部表示板１００、下部表示板２００の外側面には偏光子（ｐｏｌａｒｉｚｅｒ）（図示せず）が備えられるが、二つの偏光子の偏光軸は直交してもよい。
【００４４】
さらに、図１を参照すると、データ駆動部５００は液晶パネルアセンブリ３００のデータ線Ｄ１〜Ｄｍと接続され、データ電圧をデータ線Ｄ１〜Ｄｍに印加する。
【００４５】
ゲート駆動部４００は液晶パネルアセンブリ３００のゲート線Ｇ１〜Ｇｎと接続され、スイッチング素子を導通させるゲートオン電圧Ｖｏｎと、遮断させるゲートオフ電圧Ｖｏｆｆとの組み合わせからなるゲート信号をゲート線Ｇ１〜Ｇｎに印加する。
【００４６】
次に、このような画素を含む本発明による一画素の等価回路を参照して、液晶表示装置の駆動方法について具体的に説明する。
【００４７】
図３は、本発明の実施形態による液晶表示装置を示す等価回路図である。図４は、図３の駆動回路に印加されるゲート信号のタイミングによる電圧変化を説明するための図である。
【００４８】
図３を参照すれば、液晶表示装置は、互いに交差する複数の第１信号線Ｇ１〜Ｇｎ、第２信号線Ｄ１〜Ｄｍ、及び第３信号線Ｓ１、Ｓ２を含む。第１信号線Ｇ１〜Ｇｎはゲート信号（「走査信号」ともいい、以下、「ゲート線」という）を伝達し、第２信号線Ｄ１〜Ｄｍはデータ電圧（「画像信号」ともいい、以下、「データ線」という）を伝達し、第３信号線Ｓ１、Ｓ２は一定の電圧を伝達する第１電圧線Ｓ１及び第２電圧線Ｓ２を含む。
【００４９】
画素ＰＸは、第１ゲート線及びデータ線と接続される第１画素用スイッチング素子Ｑｐ１、第２画素用スイッチング素子Ｑｐ２、及びこれらとそれぞれ接続される第１液晶キャパシタＣｌｃｈと第２液晶キャパシタＣｌｃｌを含む。
【００５０】
第１画素用スイッチング素子Ｑｐ１及び第２画素用スイッチング素子Ｑｐ２は薄膜トランジスタなどの三端子素子であって、第１画素用スイッチング素子Ｑｐ１の制御端子は第１ゲート線Ｇ１に接続され、入力端子はデータ線Ｄ１に接続され、出力端子は第１液晶キャパシタＣｌｃｈに接続される。そして、第２画素用スイッチング素子Ｑｐ２の制御端子は第１ゲート線Ｇ１に接続され、入力端子はデータ線Ｄ１に接続されており、出力端子は第２液晶キャパシタＣｌｃｌに接続される。
【００５１】
画素ＰＸは、第１液晶キャパシタＣｌｃｈと接続される第１キャパシタＣｓｔ１と、第２液晶キャパシタＣｌｃｌと接続される第２キャパシタＣｓｔ２と、を含む。第１キャパシタＣｓｔ１は、第１キャパシタＣｓｔ１の電圧Ｖｃｓｔ１を制御するための第１スイッチング素子Ｑ１及び第２スイッチング素子Ｑ２と接続され、第２キャパシタＣｓｔ２は第２スイッチング素子Ｑ２と接続される。
【００５２】
第１スイッチング素子Ｑ１及び第２スイッチング素子Ｑ２は薄膜トランジスタなどの三端子素子であって、第１スイッチング素子Ｑ１の制御端子は第１ゲート線Ｇ１に接続され、入力端子は第１電圧線Ｓ１に接続される。そして、第２スイッチング素子Ｑ２の制御端子は第２ゲート線Ｇ２に接続され、入力端子は第２電圧線Ｓ２に接続され、出力電圧は第１キャパシタＣｓｔ１及び第２キャパシタＣｓｔ２に接続される。
【００５３】
図３及び図４を参照すると、第１ゲート線Ｇ１にゲートオンｏｎ電圧が印加されると、導通した第１画素用スイッチング素子Ｑｐ１及び第２画素用スイッチング素子Ｑｐ２を通じてデータ電圧が第１画素電極及び第２画素電極にそれぞれ印加される。第１画素用スイッチング素子Ｑｐ１と第２画素用スイッチング素子Ｑｐ２は同一のデータ線Ｄ１に接続して同一のデータ電圧が伝達される。データ電圧は第１画素及び第２画素が表示しようとする輝度に対応する電圧で、基準電圧Ｖｃｏｍと第１画素電極及び第２画素電極に伝達されるデータ電圧の差がそれぞれ第１液晶キャパシタＣｌｃｈと第２液晶キャパシタＣｌｃｌの充電電圧になる。そして第１液晶キャパシタＣｌｃｈと第２液晶キャパシタＣｌｃｌの充電電圧によって第１副画素ＰＸ１と第２副画素ＰＸ２の電界値が定められる。本発明の一実施形態では第１ゲート線Ｇ１がオンになる間に第１画素用スイッチング素子Ｑｐ１と第２画素用スイッチング素子Ｑｐ２の入力端に同一のデータ伝達が印加されるので、第１液晶キャパシタＣｌｃｈと第２液晶キャパシタＣｌｃｌの充電電圧は同一になる。
【００５４】
そして第１ゲート線Ｇ１がオンになる間に導通した第１スイッチング素子Ｑ１を通じて第１電圧線Ｓ１に流れる第１電圧Ｖｃｓｔ１によって第１キャパシタＣｓｔ１及び第２キャパシタＣｓｔ２が充電される。
【００５５】
その後、次のゲート線である第２ゲート線Ｇ２がオンになると、第１画素用スイッチング素子Ｑｐ１と第２画素用スイッチング素子Ｑｐ２はオフ（ｏｆｆ）状態になるので、第１副画素ＰＸ１と第２副画素ＰＸ２の第１液晶キャパシタＣｌｃｈ及び第２液晶キャパシタＣｌｃｌはそれ以上充電されない。
【００５６】
そして、導通した第２スイッチング素子Ｑ２を通じて第２電圧線Ｓ２に流れる第２電圧Ｖｃｓｔ２が第１キャパシタＣｓｔ１及び第２キャパシタＣｓｔ２に伝達される。第１キャパシタＣｓｔ１及び第２キャパシタＣｓｔ２は第１電圧Ｖｃｓｔ１と第２電圧Ｖｃｓｔ２との差ほど電圧が昇圧して、第１キャパシタＣｓｔ１と接続される第１液晶キャパシタＣｌｃｈの電圧及び第２キャパシタＣｓｔ２と接続される第２液晶キャパシタＣｌｃｌの電圧を昇圧させる。従って、ゲート線のオン信号を長くしなくても十分な画素電圧を得ることができる。この時、第１電圧線Ｓ１に印加される第１電圧Ｖｃｓｔ１と第２電圧線Ｖｃｓｔ１と第２電圧Ｖｃｓｔ２は、共通電圧Ｖｃｏｍに対して極性が互いに反対である。
【００５７】
これについて、図５を参照して具体的に説明する。
【００５８】
図５は、図３の駆動回路を含む液晶表示装置の駆動をシミュレーションしたグラフである。この時、Ｃｓｔｌは０．０６３ｐＦ、Ｃｓｔｈは０．０５９ｐＦ、第２液晶キャパシタＣｌｃｌは０．７９６ｐＦ、第１液晶キャパシタＣｌｃｈは０．３５９ｐＦで、Ｃｓｔｌ／Ｃｌｃｌは０．０８であり、Ｃｓｔｈ／Ｃｌｃｈは０．１６で入力される。
【００５９】
図５に示したように、黄色線で表示される第１ゲート線Ｇ１がオンになる間に第１副画素及び第２副画素の電圧が増加（赤色線）するが、所望のデータ電圧（緑色線）まで充電されないことが分かる。第１副画素と第２副画素は同じ値に充電される。
【００６０】
以下、第２ゲート線Ｇ２がオンになると、第１副画素の電圧が昇圧して所望のデータ電圧まで増加することが分かる。そして、第２副画素の電圧も昇圧するが、上述した通り第１副画素の電圧より小さい値に昇圧する。第１画素の電圧ほど上昇する。この時、第１副画素の電圧に対する第２副画素の電圧比は０．８９３であり、第１液晶キャパシタＣｌｃｈの充電率はデータ電圧の１０１．５％で所望のデータ電圧を得ることができる。
【００６１】
従来は、第１ゲート線Ｇ１がオンになる時間が短いことから、第１副画素で必要とする輝度を得るために二行の画素にゲートオン信号を印加して、本発明の実施形態の第１ゲート線Ｇ１がオンになる時間の２倍の時間をかけて液晶キャパシタを充電した。このように２倍の時間をかけて液晶キャパシタを充電しても、充電率はデータ電圧の９５．２７％程度で、本発明の実施形態よりも充電率が低い。
【００６２】
そして、従来のように二行のゲート線を用いて画素の充電時間を増やせば、二行にそれぞれ異なるデータ電圧を伝達するために行別に異なるデータ線を接続しなければならず、そのためデータ線の数が増加する。
【００６３】
しかし、本発明の実施形態では第２スイッチング素子Ｑ２及び電圧線を用いて、隣接する二行に同一のデータ線使用しながらも所望の輝度を得ることができるので、データ線の数を減らすことができる。
【００６４】
一方、図３でＮ１地点における電圧をＶｈ１とし、Ｎ２地点における電圧をＶｈ２とし、Ｎ３地点における電圧をＶｌ１とし、Ｎ４地点における電圧をＶｌ２とする時、Ｖｈ１の電圧は以下の数式１によって求められる。
［数式１］
ＣＶｈ２＝Ｃｌｃｈ×Ｖｈ１
Ｖｈ１＝（Ｃ／Ｃｌｃｈ）×Ｖｈ２
Ｖｈ１＝Ｃｓｔ１／（Ｃｓｔ１＋Ｃｌｃｈ）×Ｖｈ２
Ｖｈ１＝１／（１＋Ｃｌｃｈ／Ｃｓｔ１）×Ｖｈ２＝１／（１＋１／Ｃｓｔ１／Ｃｌｃｈ）×Ｖｈ２
従って、第１ゲート線（Ｇ１）がオフになり、第２ゲート線Ｇ２がオンになる時、Ｖｈ１の昇圧した電圧は以下の数式２によって求められる。
［数式２］
ΔＶｈ１＝１／（１＋Ｃｌｃｈ／Ｃｓｔ１）×Ｖｈ２＝１／（１＋１／Ｃｓｔ１／Ｃｌｃｈ）×ΔＶｈ２
同様の方法でＮ３及びＮ４の電圧を求めば、以下の数式３の通りである。
［数式３］
ΔＶｌ１＝１／（１＋Ｃｌｃｌ／Ｃｓｔ２）×Ｖｌ２＝１／（１＋１／Ｃｓｔ２／Ｃｌｃ２）×ΔＶｌ２
【００６５】
数式１〜３を参照すると、ΔＶｈ１とΔＶｌ１はＣｓｔ１とＣｓｔ２の値によって変化する。従って、本発明の実施形態では第１キャパシタと第２キャパシタの電極面積を調節することによって、ΔＶｈ１／ΔＶｌ１＞１を得ることができる。
【００６６】
このようにΔＶｈ１とΔＶｌ１による第１液晶キャパシタと第２液晶キャパシタの電圧を変化させれば、第１画素と第２画素の輝度も変化する。従って、第１キャパシタと第２キャパシタの充電容量を適切に設定すれば、液晶表示装置の側面視認性を向上させることができる。
【００６７】
図６は、図３の駆動回路を含む薄膜トランジスタ表示板の一画素を示す配置図である。図７は、図６のＶＩＩ−ＶＩＩ線に沿った断面図である。図８は、図６のＶＩＩＩ−ＶＩＩＩ線に沿った断面図である。図９は、図６のＩＸ−ＩＸ線に沿った断面図である。
【００６８】
図６〜図９を参照すれば、透明なガラスまたはプラスチックなどからなる基板１１０の上に第１ゲート線Ｇ１、第２ゲート線Ｇ２、第１電圧線Ｓ１、及び第２電圧線Ｓ２を含むゲート導電体が形成される。
【００６９】
第１ゲート線Ｇ１は、第１ゲート線Ｇ１から上側または下側に突出した第１ゲート電極１２４ａ、第２ゲート電極１２４ｂ、及び第３ゲート電極１２４ｃを有し、第２ゲート線Ｇ２は第４ゲート電極１２４ｄを有する。第１ゲート線Ｇ１及び第２ゲート線Ｇ２は、他の層または外部駆動回路との接続のための広い端部（図示せず）を有する。第１ゲート電極１２４ａ及び第２ゲート電極１２４ｂは接続される。
【００７０】
第１電圧線Ｓ１及び第２電圧線Ｓ２は第１ゲート線Ｇ１及び第２ゲート線Ｇ２と同じ方向に延びており、第１電圧線Ｓ１と第２電圧線Ｓ２との間に第１ゲート線Ｇ１及び第２ゲート線Ｇ２が位置する。
【００７１】
ゲート導電体の上にはゲート絶縁膜（ｇａｔｅ  ｉｎｓｕｌａｔｉｏｎ  ｌａｙｅｒ）１４０が位置する。
【００７２】
ゲート絶縁膜１４０の上には非晶質シリコンまたは結晶質ケイ素などからなる第１半導体１５４ａ、第２半導体１５４ｂ、第３半導体１５４ｃ、及び第４半導体１５４ｄが位置する。
【００７３】
第１半導体１５４ａ、第２半導体１５４ｂ、第３半導体１５４ｃ、及び第４半導体１５４ｄは、それぞれ第１ゲート電極１２４ａ、第２ゲート電極１２４ｂ、第３ゲート電極１２４ｃ、及び第４ゲート電極１２４ｄとオーバーラップする。第１半導体１５４ａ及び第２半導体１５４ｂは接続される。
【００７４】
第１半導体１５４ａ、第２半導体１５４ｂ、第３半導体１５４ｃ、及び第４半導体１５４ｄの上にはそれぞれ対を成して対向するオーミックコンタクト部材（ｏｈｍｉｃ  ｃｏｎｔａｃｔ）１６３、１６５が位置する。
【００７５】
オーミックコンタクト部材１６３、１６５は、リンなどのｎ型不純物が高濃度にドーピングされるｎ＋水素化非晶質シリコンなどの物質、またはシリサイド（ｓｉｌｉｃｉｄｅ）で形成される。
【００７６】
オーミックコンタクト部材１６３、１６５及びゲート絶縁膜１４０の上にはデータ線（Ｄ１）、第３ソース電極１７３ｃ、第４ソース電極１７３ｄ、第１ドレイン電極（ｄｒａｉｎ  ｅｌｅｃｔｒｏｄｅ）１７５ａ〜第４ドレイン電極１７５ｄ、第１金属パターン１７７ａ、第２金属パターン１７７ｂ、及び金属パターン接続部１７７ｃを含むデータ導電体が形成される。
【００７７】
データ線（Ｄ１）はデータ信号を伝達し、主に縦方向に延びてゲート線Ｇ１、Ｇ２と交差する。データ線Ｄ１は、第１ゲート電極１２４ａ及び第２ゲート電極１２４ｂに向かって延びた第２ソース電極１７３ｂと、第２ソース電極１７３ｂと接続される第１ソース電極１７３ａとを有する。第３ソース電極１７３ｃと第４ソース電極１７３ｄはそれぞれ第３半導体１５４ｃと第４半導体１５４ｄと重畳する。第１ソース電極１７３ａ〜第４ソース電極１７３ｄは∩状または∪状、⊂状または⊃状に曲がっている。
【００７８】
第１ドレイン電極１７５ａ〜第４ドレイン電極１７５ｄは、上、下または左、右方向に延びた棒状部と、棒状部の一端に位置し、棒状部より幅が拡張された拡張部とを含む。棒状部はそれぞれ第１ソース電極１７３ａ〜第４ソース電極１７３ｄによって囲まれる。
【００７９】
第１金属パターン１７７ａは第１電圧線Ｓ１とオーバーラップし、第２金属パターン１７７ｂは第２電圧線Ｓ２とオーバーラップする。第１金属パターン１７７ａ及び第２金属パターン１７７ｂは金属パターン接続部１７７ｃと接続される。第３ドレイン電極１７５ｃ及び第４ドレイン電極１７５ｄは金属パターン接続部１７７ｃと接続される。
【００８０】
第１ゲート電極１２４ａ、第１半導体１５４ａ、第１ソース電極１７３ａ、及び第１ドレイン電極１７５ａは第１画素用スイッチング素子Ｑｐ１を構成し、第１画素用スイッチング素子Ｑｐ１のチャネル（ｃｈａｎｎｅｌ）は第１ソース電極１７３ａと第１ドレイン電極１７５ａの間の第１半導体１５４ａに形成され、第２ゲート電極１２４ｂ、第２半導体１５４ｂ、第２ソース電極１７３ｂ、及び第２ドレイン電極１７５ｂは第２画素用スイッチング素子Ｑｐ２を構成し、第２画素用スイッチング素子Ｑｐ２のチャネルは第２ソース電極１７３ｂと第２ドレイン電極１７５ｂの間の第２半導体１５４ｂに形成される。
【００８１】
第３ゲート電極１２４ｃ、第３半導体１５４ｃ、第３ソース電極１７３ｃ、及び第３ドレイン電極１７５ｃは第１スイッチング素子Ｑ１を構成し、第１スイッチング素子Ｑ１のチャネルは第３ソース電極１７３ｃと第３ドレイン電極１７５ｃの間の第３半導体１５４ｃの上に位置し、第４ゲート電極１２４ｄ、第４半導体１５４ｄ、第４ソース電極１７３ｄ、及び第４ドレイン電極１７５ｄは第２スイッチング素子Ｑ２を構成し、第２スイッチング素子Ｑ２のチャネルは第４ソース電極１７３ｄと第４ドレイン電極１７５ｄの間の第４半導体１５４ｄに形成される。
【００８２】
データ導電体の上には有機絶縁物からなる保護膜１８０が形成される。
【００８３】
保護膜１８０は、第１ドレイン電極１７５ａを露出する第１コンタクトホール１８５ａ、第２ドレイン電極１７５ｂを露出する第２コンタクトホール１８５ｂ、第３ドレイン電極１７５ｃ及び第１電圧線Ｓ１を露出する第３コンタクトホール１８３ａ、第４ドレイン電極１７５ｄ及び第２電圧線Ｓ２を露出する第４コンタクトホール１８３ｂを含む。
【００８４】
第３コンタクトホール１８３ａは、第３ドレイン電極１７５ｃ及び第１電圧線Ｓ１を同時に露出するが、第３ドレイン電極１７５ｃと第１電圧線Ｓ１をそれぞれ露出するように分離して形成（図示せず）する。第４コンタクトホール１８３ｂも第３コンタクトホール１８３ａのように分離して形成する。
【００８５】
保護膜１８０の上にはＩＴＯ（ｉｎｄｉｕｍ  ｔｉｎ  ｏｘｉｄｅ）またはＩＺＯ（ｉｎｄｉｕｍ  ｚｉｎｃ  ｏｘｉｄｅ）などの透明な導電物質やアルミニウム、銀、クロムまたはその合金などの反射性金属で形成できる複数の第１画素電極（ｐｉｘｅｌ  ｅｌｅｃｔｒｏｄｅ）１９１ａ、第２画素電極１９１ｂ、及び接続部材８ａ、８ｂが位置する。
【００８６】
第１画素電極１９１ａは第１コンタクトホール１８５ａを通じて第１ドレイン電極１７５ａと接続され、第１ドレイン電極１７５ａを通じてデータ信号の伝達を受ける。そして第２画素電極１９１ｂは第２コンタクトホール１８５ｂを通じて第２ドレイン電極１７５ｂと接続され、第２ドレイン電極１７５ｂを通じてデータ信号の伝達を受ける。
【００８７】
第１画素電極１９１ａ及び第２画素電極１９１ｂはほぼ四角形に形成され、第１電圧線Ｓ１及び第２電圧線Ｓ２を中心として反対側に位置し、第２画素電極１９１ｂの面積は第１画素電極１９１ａの面積のほぼ２倍である。第１画素電極と第２画素電極の面積を異なるようにすることによって第１液晶キャパシタと第２液晶キャパシタの充電容量が変化し、これによって輝度を変化させることができる。従って上述した第１キャパシタと第２キャパシタの充電容量と共に第１画素電極と第２画素電極の面積を適切に合わせれば、液晶表示装置の側面視認性を増加させることができる。
【００８８】
第１画素電極１９１ａ及び第２画素電極１９１ｂはそれぞれ複数の微細スリットＭＳを含む。第１画素電極１９１ａ及び第２画素電極１９１ｂはそれぞれ横幹部１９３及びこれと直交する縦幹部１９４からなる十字型幹部を含む。そして横幹部１９３と縦幹部１９４によって４個の副領域に分けられ、それぞれの領域は複数の微細スリットＭＳを含む。
【００８９】
微細スリットＭＳは横幹部１９３及び縦幹部１９４から傾斜して延びており、それぞれの副領域内の微細スリット（ＭＳ）は同じ方向に延びる。微細スリットＭＳの幅は２．５μｍ〜５．０μｍであり、隣接する二つの微細スリットＭＳ間の間隔は２．５μｍ〜５．０μｍである。
【００９０】
一方、第１画素電極１９１ａは第１金属パターン１７７ａとオーバーラップする突出部９ａを有し、第２画素電極１９１ｂは第２金属パターン１７７ｂとオーバーラップする突出部９ｂを有する。
【００９１】
このように微細スリットを形成すれば、微細スリットの辺は電界をわい曲して、微細スリットの辺に対して垂直である水平成分を作り出し、液晶分子（図示せず）の傾斜方向は水平成分によって決定される方向となる。この時、液晶分子が最初は微細スリットの辺に対して垂直である方向に傾斜しようとする。しかし隣接する微細スリットの辺による電界の水平成分の方向が反対であり、微細スリット間の間隔が狭いため、互いに反対方向に傾斜しようとする液晶分子が共に微細枝部の長さ方向に平行な方向に傾斜するようになる。
【００９２】
この時、本発明の実施形態では一画素の微細スリットが延びていく長さ方向が４方向であるので、液晶分子が傾斜する方向も４方向になる。このように液晶分子が傾斜する方向を多様にすれば液晶表示装置の基準視野角が大きくなる。
【００９３】
図１０は、本発明の他の実施形態による液晶表示装置の駆動回路を示す回路図である。図１１は、図１０の駆動回路によるゲート信号のタイミングによる電圧変化を説明するための図である。
【００９４】
図１０及び図１１を参照して、本発明の他の実施形態による液晶表示装置の駆動方法の一例について具体的に説明する。
【００９５】
まず、図１０及び１１を参照すると、第１ゲート線Ｇ１にゲートオン電圧が印加されると、導通した第１画素用スイッチング素子Ｑｐ１及び第２画素用スイッチング素子Ｑｐ２を通じてデータ電圧が第１画素電極及び第２画素電極にそれぞれ印加される。そして導通した第１スイッチング素子Ｑ１を通じて第１電圧線Ｓ１に流れる第１電圧が第１キャパシタＣｓｔ１に印加され、導通した第３スイッチング素子Ｑ３を通じて第２電圧線Ｓ２に流れる第２電圧が第２画素電極に印加される。
【００９６】
第１画素用スイッチング素子Ｑｐ１と第２画素用スイッチング素子に同一のデータ電圧が伝達されるが、第１画素用スイッチング素子Ｑｐ１と第２画素用スイッチング素子との大きさの差によって、第２画素電極に第１画素電極より低い電圧が印加される。
【００９７】
そして、第２画素用スイッチング素子と第３スイッチング素子Ｑ２は導通する場合導体として作用して、それぞれ異なる値を有する抵抗とされるので、第２画素用スイッチング素子と第３スイッチング素子Ｑ２の間に電圧が発生して、第２画素用スイッチング素子を通じて第２画素電極に伝達される電圧は、第１画素用スイッチング素子Ｑｐ１を通じて第１画素電極に伝達される電圧より常に低い値が伝達される。
【００９８】
第１副画素ＰＸ１及び第２副画素ＰＸ２のデータ電圧と第１電圧線Ｓ１に印加される第１電圧は、共通電圧Ｖｃｏｍに対して極性が互いに反対であり、第１電圧と第２電圧の極性は互いに反対である。
【００９９】
その後、次のゲート線である第２ゲート線Ｇ２がオンになると、第１画素用スイッチング素子Ｑｐ１と第２画素用スイッチング素子Ｑｐ２はオフ状態になるので、第１副画素ＰＸ１と第２副画素ＰＸ２の第１液晶キャパシタＣｌｃｈ及び第２液晶キャパシタＣｌｃｌはそれ以上充電されない。
【０１００】
そして導通した第２スイッチング素子Ｑ２を通じて第２電圧線Ｓ２に流れる第２電圧Ｖｃｓｔ２が第１キャパシタＣｓｔ１に伝達される。第１キャパシタＣｓｔ１は第１電圧と第２電圧との差ほど電圧が昇圧して、第１キャパシタＣｓｔ１と接続される第１液晶キャパシタＣｌｃｈの電圧を昇圧させる。従って第１副画素の画素電圧が昇圧する。これは図３の駆動回路の第１副画素ＰＸ１の昇圧方法と同一である。
【０１０１】
図３の実施形態では第１副画素ＰＸ１と第２副画素ＰＸ２の電圧が共に昇圧して全体的な駆動電圧を高めることができるが、図１０の実施形態では第１副画素ＰＸ１と第２副画素ＰＸ２の駆動電圧の差を増加させることができる。
【０１０２】
図１２は、図６の駆動回路を含む液晶表示装置の駆動をシミュレーションしたグラフである。この時、Ｃｓｔｌは０．０６３ｐＦ、Ｃｓｔｈは０．０５９ｐＦ、Ｃｌｃｌは０．７９６ｐＦ、Ｃｌｃｈは０．３５９ｐＦで、Ｃｓｔｌ／Ｃｌｃｌは０．０８であり、Ｃｓｔｈ／Ｃｌｃｈは０．１６に入力される。
【０１０３】
図１２に示したように、黄色線で表示される第１ゲート線Ｇ１がオンになる間に第１画素の電圧が増加（赤色線）するが、所望のデータ電圧（緑色線）まで充電されないことが分かる。
【０１０４】
しかし第２ゲート線Ｇ２がオンになると、第１副画素ＰＸ１の電圧が昇圧して所望のデータ電圧まで増加することが分かる。第２副画素ＰＸ２の電圧は第１副画素ＰＸ１の電圧より一定の大きさで小さく充電される。
【０１０５】
以下、第２ゲート線Ｇ２がオンになると、第１副画素ＰＸ１の電圧が昇圧して所望のデータ電圧まで増加することが分かる。しかし第２副画素ＰＸ２の電圧はそれ以上昇圧しない。従って図３の実施形態とは異なって第１副画素ＰＸ１と第２副画素ＰＸ２の電圧差が増加して、第１副画素ＰＸ１の画素電圧に対する第２副画素ＰＸ２の画素電圧の比は０．８１５である。この時、第１副画素ＰＸ１の電圧充電率は９８．０５％で、所望のデータ電圧にほぼ近付いたことが分かる。
【０１０６】
図１３は、図１０の駆動回路を含む薄膜トランジスタ表示板の一画素を示す配置図である。図１４は、図１３のＸＩＶ−ＸＩＶ線に沿った断面図である。図１５は図１３のＸＶ−ＸＶ線に沿った断面図である。
【０１０７】
図１３〜図１５を参照すると、透明なガラスまたはプラスチックなどからなる基板１１０の上に第１ゲート線Ｇ１、第２ゲート線Ｇ２、第１電圧線Ｓ１、及び第２電圧線Ｓ２を含むゲート導電体が形成される。
【０１０８】
第１ゲート線Ｇ１は、第１ゲート線Ｇ１から上側または下側に突出した第１ゲート電極１２４ａ、第２ゲート電極１２４ｂ、第３ゲート電極１２４ｃ、及び第５ゲート電極１２４ｅを有し、第２ゲート線Ｇ２は第４ゲート電極１２４ｄを有する。第１ゲート線Ｇ１及び第２ゲート線Ｇ２は他の層または外部駆動回路との接続のための広い端部（図示せず）を有する。第１ゲート電極１２４ａ及び第２ゲート電極１２４ｂは接続される。
【０１０９】
第１電圧線Ｓ１及び第２電圧線Ｓ２は第１ゲート線Ｇ１及び第２ゲート線Ｇ２と同一の方向に延びており、第１電圧線Ｓ１と第２電圧線Ｓ２の間に第１ゲート線Ｇ１及び第２ゲート線Ｇ２が位置する。
【０１１０】
ゲート導電体の上にはゲート絶縁膜１４０が位置する。
【０１１１】
ゲート絶縁膜１４０の上には非晶質シリコンまたは結晶質ケイ素などで形成できる第１半導体１５４ａ、第２半導体１５４ｂ、第３半導体１５４ｃ、第４半導体１５４ｄ、及び第５半導体１５４ｅが位置する。
【０１１２】
第１半導体１５４ａ、第２半導体１５４ｂ、第３半導体１５４ｃ、第４半導体１５４ｄ、及び第５半導体１５４ｅは、それぞれ第１ゲート電極１２４ａ、第２ゲート電極１２４ｂ、第３ゲート電極１２４ｃ、第４ゲート電極１２４ｄ、及び第５ゲート電極１２４ｅとオーバーラップする。第１半導体１５４ａと第２半導体１５４ｂは接続される。
【０１１３】
第１半導体１５４ａ、第２半導体１５４ｂ、第３半導体１５４ｃ、第４半導体１５４ｄ、及び第５半導体１５４ｅの上には、それぞれ対を成して対向するオーミックコンタクト部材１６３、１６５が位置する。
【０１１４】
オーミックコンタクト部材１６３、１６５は、リンなどのｎ型不純物が高濃度にドーピングされているｎ＋水素化非晶質シリコンなどの物質、またはシリサイドで形成される。
【０１１５】
オーミックコンタクト部材１６３、１６５及びゲート絶縁膜１４０の上にはデータ線Ｄ１、第３ソース電極１７３ｃ、第４ソース電極１７４ｄ、第５ソース電極１７４ｅ、第１ドレイン電極１７５ａ〜第５ドレイン電極１７５ｅ、金属パターン１７７、及び金属パターン接続部１７７ｃを含むデータ導電体が形成される。
【０１１６】
データ線Ｄ１はデータ信号を伝達し、主に縦方向に延びてゲート線Ｇ１、Ｇ２と交差する。データ線Ｄ１は、第１ゲート電極１２４ａ及び第２ゲート電極１２４ｂに向かって延びた第２ソース電極１７３ｂと、第２ソース電極１７３ｂと接続されている第１ソース電極１７３ａとを有する。第３ソース電極１７３ｃと第４ソース電極１７３ｄはそれぞれ第３半導体１５４ｃと第４半導体１５４ｄとオーバーラップする。第１ソース電極１７３ａ〜第５ソース電極１７３ｅは∩状または∪状、⊂状または⊃状に曲がっている。
【０１１７】
第１ドレイン電極１７５ａ〜第５ドレイン電極１７５ｅは、上、下または左、右方向に延びた棒状部と、棒状部の一端に位置し、棒状部より幅が拡張された拡張部とを含む。棒状部はそれぞれ第１ソース電極１７３ａ〜第５ソース電極１７５によって囲まれる。
【０１１８】
金属パターン１７７は第１電圧線Ｓ１とオーバーラップし、金属パターン接続部１７７ｃによって第３ドレイン電極１７５ｃ及び第４ドレイン電極１７５ｄと接続される。
【０１１９】
第１ゲート電極１２４ａ、第１半導体１５４ａ、第１ソース電極１７３ａ、及び第１ドレイン電極１７５ａは第１画素用スイッチング素子Ｑｐ１を構成し、第２ゲート電極１２４ｂ、第２半導体１５４ｂ、第２ソース電極１７３ｂ、及び第２ドレイン電極１７５ｂは第２画素用スイッチング素子Ｑｐ２を構成する。
【０１２０】
そして第３ゲート電極１２４ｃ、第３半導体１５４ｃ、第３ソース電極１７３ｃ、及び第３ドレイン電極１７５ｃは、第１スイッチング素子Ｑ１を構成し、第４ゲート電極１２４ｄ、第４半導体１５４ｄ、第４ソース電極１７３ｄ、及び第４ドレイン電極１７５ｄは第２スイッチング素子Ｑ２を構成し、第５ゲート電極１２４ｅ、第５半導体１５４ｅ、第５ソース電極１７５ｅ、及び第５ドレイン電極１７５ｅは第３スイッチング素子Ｑ３を構成する。
【０１２１】
データ導電体の上には有機絶縁物からなる保護膜１８０が形成される。
【０１２２】
保護膜１８０は、第１ドレイン電極１７５ａを露出する第１コンタクトホール１８５ａ、第２ドレイン電極１７５ｂを露出する第２コンタクトホール１８５ｂ、第３ドレイン電極１７５ｃ及び第１電圧線Ｓ１を露出する第３コンタクトホール１８３ａ、第４ドレイン電極１７５ｄ及び第２電圧線Ｓ２を露出する第４コンタクトホール１８３ｂ、第５ドレイン電極１７５ｅを露出する第５コンタクトホール１８３ｃを含む。
【０１２３】
保護膜１８０の上にはＩＴＯまたはＩＺＯなどの透明な導電物質やアルミニウム、銀、クロムまたは合金などの反射性金属で形成できる第１画素電極１９１ａ、第２画素電極１９１ｂ、及び接続部材８ａ、８ｂが位置する。
【０１２４】
第１画素電極１９１ａは第１コンタクトホール１８５ａを通じて第１ドレイン電極１７５ａと接続されており、第１ドレイン電極１７５ａを通じてデータ信号の伝達を受ける。第２画素電極１９１ｂは、第２コンタクトホール１８５ｂを通じて第２ドレイン電極１７５ａと接続されており、第２ドレイン電極１７５ｂを通じてデータ信号の伝達を受け、第５コンタクトホール１８３ｃを通じて第５ドレイン電極１７５ｅと接続されており、第３スイッチング素子（Ｑ３）導通する場合、第５ドレイン電極１７５ｅを通じて第２電圧の伝達を受ける。
【０１２５】
第２画素電極１９１ｂの面積は第１画素電極１９１ａの面積のほぼ２倍であり得る。
【０１２６】
第１画素電極１９１ａ及び第２画素電極１９１ｂはそれぞれ複数の微細スリットＭＳを含む。第１画素電極１９１ａ及び第２画素電極１９１ｂはそれぞれ横幹部１９３及びこれと直交する縦幹部１９４からなる十字型幹部を含む。横幹部１９３と縦幹部１９４によって４個の副領域に分けられ、それぞれの領域は複数の微細スリットＭＳを含む。
【０１２７】
微細スリットＭＳは横幹部１９３及び縦幹部１９４から傾斜して延びており、それぞれの副領域内の微細スリットＭＳは同じ方向に延びる。微細スリットＭＳの幅は２．５μｍ〜５．０μｍであり、隣接する二つの微細スリットＭＳ間の間隔は２．５μｍ〜５．０μｍである。一方、第１画素電極１９１ａは金属パターン１７７とオーバーラップする突出部９を有する。
【符号の説明】
【０１２８】
８ａ、８ｂ…接続部材、９、９ａ、９ｂ…突出部、１１０…基板、１２４ａ〜１２４ｅ…第１ゲート電極〜第５ゲート電極、１４０…ゲート絶縁膜、１５４ａ〜１５４ｅ…第１半導体〜第５半導体、１６３、１６５…オーミックコンタクト部材、１７３ａ〜１７３ｅ…第１ソース電極〜第５ソース電極、１７５ａ〜１７５ｅ…第１ドレイン電極 〜第５ドレイン電極、１７７…金属パターン、１７７ａ…第１金属パターン、１７７ｂ…第２金属パターン、１７７ｃ…金属パターン接続部、１８０…保護膜、１８３ａ…第３コンタクトホール、１８３ｂ…第４コンタクトホール、１８３ｃ…第５コンタクトホール、１８５ａ…第１コンタクトホール、１８５ｂ…第２コンタクトホール、１９１ａ…第１副画素電極、１９１ｂ…第２副画素電極、１９１…画素電極、Ｇ１、Ｇ２、Ｇｎ…ゲート線、Ｄ１、Ｄ２、Ｄｍ…データ線、Ｓ１、Ｓ２…電圧線、ＰＸ１…第１副画素、ＰＸ２…第２副画素、ＰＸ…画素、Ｑｐ１…第１画素用スイッチング素子、Ｑｐ２…第２画素用スイッチング素子、Ｑ１、Ｑ２、Ｑ２…第１〜第３スイッチング素子、Ｃｓｔ１…第１キャパシタ、Ｃｓｔ２…第２キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0005872860.tif 000014
【図１４】
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【図１５】
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