【事件の表示】
　特願２００３−５１１１２５「プロセッサクラスタ」拒絶査定不服審判事件〔平成１５年　１月１６日国際公開、ＷＯ０３／０５２２５、平成１７年　２月１０日国内公表、特表２００５−５０４３６６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、
２００２年０６月２０日（パリ条約による優先権主張外国庁受理２００１年０７月０５日、欧州特許庁）を国際出願日とする出願であって、 
平成１５年３月３日付けで特許法第１８４条の５第１項の規定による書面、国際出願日における明細書、請求の範囲、図面の翻訳文が提出され、
平成１７年６月１７日付けで審査請求がなされ、
平成２０年１月４日付けで拒絶理由通知（同年１月８日発送）がなされ、
同年４月８日付けで意見書が提出されると共に、同日付けで手続補正書が提出され、
同年６月９日付けで拒絶査定（同年６月１７日発送）がなされ、
同年９月１２日付けで審判請求がされると共に、
同年１０月１０日付けで手続補正書が提出されたものである。
　
　なお、平成２１年１月２２日付けで特許法第１６４条第３項に定める報告（前置報告）がなされ、
平成２２年６月２１日付けで、期間を指定して当該報告に対する意見を求める旨の審尋（同年６月２２日発送)をしたが、請求人からは何らの応答も無い。
　
　
第２．平成２０年１０月１０日付けの手続補正についての補正却下の決定
　
［補正却下の決定の結論］
　平成２０年１０月１０日付けの手続補正を却下する。
　
［理由］
１．本件補正の内容
　平成２０年１０月１０日付けの手続補正（以下「本件補正」と記す。）は、特許請求の範囲について、下記の＜本件補正前の特許請求の範囲＞から、下記＜本件補正後の特許請求の範囲＞に補正しようとするものである。
　
＜本件補正前の特許請求の範囲＞
「【請求項１】
　単一の集積回路で実現され、設定可能なキャッシュメモリ及び複数のプロセッサを有するプロセッサクラスタであって、少なくとも２つの前記プロセッサは相互に異なる命令セットを有し、前記プロセッサクラスタは更に、前記複数のプロセッサの１つのみを選択的に稼動させると共に前記選択されたプロセッサのみに前記キャッシュメモリへのアクセスを与える選択ユニットを有するプロセッサクラスタ。
【請求項２】
　前記複数のプロセッサが少なくともマイクロコントローラ及びデジタル信号プロセッサを含むことを特徴とする請求項１に記載のプロセッサクラスタ。
【請求項３】
　前記デジタル信号プロセッサがプログラマブルデジタル信号プロセッサコアであることを特徴とする請求項２に記載のプロセッサクラスタ。
【請求項４】
　前記キャッシュメモリは、前記プロセッサクラスタの前記デジタル信号プロセッサによって、デジタル信号プロセッサ命令メモリバンクとして、また、デジタル信号プロセッサデータメモリバンクとして、設定可能であることを特徴とする請求項２又は３に記載のプロセッサクラスタ。
【請求項５】
　前記キャッシュメモリがシステムレベルのキャッシュコヒーレンスをサポートするためのキャッシュコヒーレンスプロトコルをサポートするように設定可能であることを特徴とする請求項１に記載のプロセッサクラスタ。」
　
＜本件補正後の特許請求の範囲＞
「【請求項１】
　単一の集積回路で実現され、設定可能なキャッシュメモリ及び複数のプロセッサを有するプロセッサクラスタであって、少なくとも２つの前記プロセッサは相互に異なる命令セットを有し、前記プロセッサクラスタは更に、前記複数のプロセッサの１つのみを選択的に稼動させると共に前記選択されたプロセッサのみに前記キャッシュメモリへのアクセスを与える選択ユニットを有し、前記キャッシュメモリは、前記選択されたプロセッサの命令セットアーキテクチャ（ＩＳＡ：Ｉｎｓｔｒｕｃｔｉｏｎ　Ｓｅｔ　Ａｒｃｈｉｔｅｃｔｕｒｅ）に従って動作するように設定可能であるプロセッサクラスタ。
【請求項２】
　前記複数のプロセッサが少なくともマイクロコントローラ及びデジタル信号プロセッサを含むことを特徴とする請求項１に記載のプロセッサクラスタ。
【請求項３】
　前記デジタル信号プロセッサがプログラマブルデジタル信号プロセッサコアであることを特徴とする請求項２に記載のプロセッサクラスタ。
【請求項４】
　前記キャッシュメモリは、前記プロセッサクラスタの前記デジタル信号プロセッサによって、デジタル信号プロセッサ命令メモリバンクとして、また、デジタル信号プロセッサデータメモリバンクとして、設定可能であることを特徴とする請求項２又は３に記載のプロセッサクラスタ。
【請求項５】
　前記キャッシュメモリがシステムレベルのキャッシュコヒーレンスをサポートするためのキャッシュコヒーレンスプロトコルをサポートするように設定可能であることを特徴とする請求項１に記載のプロセッサクラスタ。」
　
　
２．本件補正の目的・独立特許要件について
　本件補正は、補正前の請求項１に記載される発明を特定するために必要な事項（以下「発明特定事項」と記す。）である「キャッシュメモリ」に関して「前記キャッシュメモリは、前記選択されたプロセッサの命令セットアーキテクチャ（ＩＳＡ：Ｉｎｓｔｒｕｃｔｉｏｎ　Ｓｅｔ　Ａｒｃｈｉｔｅｃｔｕｒｅ）に従って動作するように設定可能である」旨の限定を追加して下位概念化する補正である。そして、これによって当該発明の産業上の利用分野及び解決しようとする課題が格別変更されるものとも言えない。
　従って、本件補正の目的は、特許請求の範囲の減縮（請求項に記載した発明特定事項を限定するものであって、その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるもの）に該当し、特許法第１７条の２第４項第２号に掲げられる事項を目的とするものであると言える。
　そこで、本件補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明（以下、「本件補正発明」という。）が、本件特許出願の際独立して特許を受けることができたものであるか否かについて、以下に検討する。
　
　
２−１．特許法第３６条第６項第２号（明確性）について
　
（１）本件補正後の請求項１には「前記キャッシュメモリは、前記選択されたプロセッサの命令セットアーキテクチャ（ＩＳＡ：Ｉｎｓｔｒｕｃｔｉｏｎ　Ｓｅｔ　Ａｒｃｈｉｔｅｃｔｕｒｅ）に従って動作するように設定可能である」との発明特定事項の記載があり、また、発明の詳細な説明の段落【００２１】には、審判請求書において該発明特定事項の記載が「適法になされたものであり、新規事項の追加及び特許請求の範囲の拡大にはあたらない」ことの根拠とされる、「後者は、異なったプロセッサ2a,...,2eがそれぞれのISAに従って作動するように異なったキャッシュ設定を有することを可能にする」との記載がある。
　
（２）しかしながら、当該記載にのみからは、該キャッシュメモリの構成としては、例えば、下記イ．〜オ．の如く互いに異質な様々なものが想定される。
　
ア．アクセスするプロセッサのアーキテクチャに従って動作するように設計されているキャッシュメモリ。
　
イ．キャッシュの容量などのキャッシュ動作のパラメータ等をプロセッサが実行する命令で設定できるキャッシュメモリ。
　
ウ．それぞれのプロセッサが使うキャッシュの容量などのキャッシュ動作のパラメータを、それぞれのプロセッサが実行するプログラム等に応じて異なるものに設定できるキャッシュメモリ。
　
エ．データ幅などのメモリ構造を、第１のＩＳＡに適合したものと第２のＩＳＡに適合したものとに切り換えることができるキャッシュメモリ。
　
オ．第１のＩＳＡのプロセッサからアクセスしても、第２のＩＳＡのプロセッサからアクセスしても、データが相違しないように読み書きができるようなキャッシュメモリ。
　
　そして、該発明特定事項がこれらの何れを意味するものであるのかを明確に把握し得る記載は、本件補正後の特許請求の範囲にも発明の詳細な説明に見いだすことができない。
　このため、本件補正発明に属する具体的な事物の範囲は明確でない。
　
（３）従って、本件補正後の特許請求の範囲の請求項１の記載は、特許を受けようとする発明が明確なものではなく、特許法第３６条第６項第２号の要件を満たしていないため、本件補正発明は、特許出願の際独立して特許を受けることができないものである。
　
　
２−２．特許法第３６条第４項第１号について
　
２−２−１．　実施可能要件について
（１）本件補正後の請求項１の「前記キャッシュメモリは、前記選択されたプロセッサの命令セットアーキテクチャ（ＩＳＡ：Ｉｎｓｔｒｕｃｔｉｏｎ　Ｓｅｔ　Ａｒｃｈｉｔｅｃｔｕｒｅ）に従って動作するように設定可能である」との発明特定事項に関しては、本願発明の詳細な説明においては「更に、メモリバンク1a,...,1nの厳密な設定は、信号MCによって制御される。後者は、異なったプロセッサ2a,...,2eがそれぞれのISAに従って作動するように異なったキャッシュ設定を有することを可能にする」との記載があるのみで、どの様なハードウエア部品、どのようなソフトウエア部品をどの様に組合せれば実現できるのか等が全く開示されておらず、当業者が本件補正発明を実施しようとした場合に、どの様に実施するかを理解することも不可能である。
　
（２）従って、本件補正後においては、その発明の詳細な説明は、当業者が本件補正発明を実施することができる程度に明確かつ十分に記載されていないものであるから、本件補正発明は、特許出願の際独立して特許を受けることができないものである。
　
　
２−２−２．　委任省令要件について
　
（１）また、本件補正後の請求項１の「前記キャッシュメモリは、前記選択されたプロセッサの命令セットアーキテクチャ（ＩＳＡ：Ｉｎｓｔｒｕｃｔｉｏｎ　Ｓｅｔ　Ａｒｃｈｉｔｅｃｔｕｒｅ）に従って動作するように設定可能である」との発明特定事項が、如何なる課題を解決し如何なる作用効果を奏するものであるかといった、本件補正発明の技術上の意義を理解するために必要な事項も、本願発明の詳細な説明には見当たらない。
　
（２）なお、審判請求書の【請求の理由】２．（１）（ｂ）において、該発明特定事項の意義に関し「さらに、本願発明１は、発明特定事項２により、選択されたプロセッサに合わせて柔軟に動作することができるという、従来技術にはない顕著な効果を有する。」と釈明されてはいるが、上記２−１記載の如く該発明特定事項の意味する構成が不明確で、該「選択されたプロセッサに合わせて柔軟に動作する」ことがどの様な場合にどう動作することを意味し、「従来技術にはない顕著な効果」が如何なる技術的貢献を意味し、これが如何なる因果関係で生じるものであるのかは、該審判請求書の釈明を参酌しても理解し得るものではない。
　
（３）従って、本件補正後においては、その発明の詳細な説明の記載は、本件補正発明の技術上の意義を理解するために必要な事項が十分に記載されておらず、特許法第３６条第４項第１号の経済産業省令で定めるところによる記載がされていないものとなるのであるから、本件補正発明は、特許出願の際独立して特許を受けることができないものである。
　
２−２−３．小結
　従って、本件補正後においては、その発明の詳細な説明の記載は、経済産業省令で定めるところにより、当業者が本件補正発明の実施をすることができる程度に明確かつ十分に記載されたものではなく、特許法第３６条第４項第１号の要件を満たしていないものとなるのであるから、本件補正発明は、特許出願の際独立して特許を受けることができないものである。
　
　
２−３．特許法第２９条第２項（進歩性）について
　
２−３−１．本件補正発明
　本件補正発明は、上記１．において【請求項１】として記載した通りのものである。
　
２−３−２．先行技術文献の記載内容
　原審の拒絶の査定の理由である上記平成２０年１月４日付けの拒絶理由通知において引用された下記引用文献には、それぞれ、下記引用文献記載事項が記載されている。（下線は当審付与。）
　
＜引用文献１＞
特開平７−３２５７８８号公報（平成７年１２月１２日出願公開）
　
　＜引用文献記載事項１−１＞
「【請求項１】　少なくとも２つのＣＰＵコアを有し、前記ＣＰＵコアの１つがマイクロプログラム制御方式のプロセッサであり、他方のＣＰＵコアが前記ＣＰＵコアと命令制御方式の異なるプロセッサであるマルチプロセッサにおいて、前記マイクロプログラム制御方式のプロセッサのＣＰＵコアは、前記他方のＣＰＵコアを起動し、その処理の終了を認識する手段と、他方のＣＰＵコアの電源、動作クロックの少なくとも一方をオフまたはオンにする手段とを備え、前記他方のＣＰＵコアが処理動作を行っていないとき、他方のＣＰＵコアの電源、動作クロックの少なくとも一方をオフにすることを特徴とするマルチプロセッサ。」
　
　＜引用文献記載事項１−２＞
「【請求項２】　前記マイクロプログラム制御方式のプロセッサのＣＰＵコアの電源、動作クロックの少なくとも一方をオフまたはオンにする手段をさらに備え、前記マイクロプログラム制御方式のプロセッサのＣＰＵコアが処理動作を行っていないとき、電源、動作クロックの少なくとも一方をオフにすることを特徴とする請求項１記載のマルチプロセッサ。」
　
　＜引用文献記載事項１−３＞
「【請求項６】　前記マイクロプログラム制御のプロセッサと前記命令制御方式が異なるプロセッサとを含む回路が、１チップＬＳＩ内に形成されていることを特徴とする請求項１ないし５のうち１記載のマルチプロセッサ。」
　
　＜引用文献記載事項１−４＞
「【００１７】また、ＲＩＳＣプロセッサのＣＰＵコアに、ＣＩＳＣプロセッサのＣＰＵコアの電力供給または動作クロックをオン／オフ可能とする回路またはマイクロプログラムを備えるようにし、命令（または割り込み処理）により、ＣＩＳＣプロセッサのＣＰＵコアに対する電力供給または動作クロックを制御することにより省電力化を図るようにすることができる。すなわち、命令（または割り込み処理）をトリガとし、
ＲＩＳＣプロセッサの処理が開始されたとき及び終了したときに、ＣＩＳＣプロセッサをそれぞれオフ、オンにすることにより、両プロセッサをほぼ排反に使用することができ、これにより、省電力化を図ることができる。
　
　＜引用文献記載事項１−５＞
「【００３０】図１に示す本発明の一実施例は、ＣＩＳＣプロセッサのＣＰＵコア（以下、ＣＩＳＣプロセッサという）１００と、ＲＩＳＣプロセッサのＣＰＵコア（以下、ＲＩＳＣプロセッサという）２００と、
これらのプロセッサの両方に共有される全ての動作を制御する１ビットのＲＩＳＣ−ＥＮＡＢＬＥフラグ１０及びキャッシュメモリ７０とを備えて構成される。
　
　＜引用文献記載事項１−６＞
「【００３１】
ＣＩＳＣプロセッサ１００は、
キャッシュコントロール６０
等を備えて構成されている。
ＲＩＳＣプロセッサ２００は、
キャッシュコントロール１６０等を備えて構成されている。
　
　＜引用文献記載事項１−７＞
「【００３５】前述のように構成される本発明のマルチプロセッサは、
ＲＩＳＣ−ＥＮＡＢＬＥフラグ１０が“０”のとき、
キャッシュアクセス起動１６１が有効とならず、
ＣＩＳＣプロセッサ１００内での処理が有効となる。
【００３６】逆に、
ＲＩＳＣ−ＥＮＡＢＬＥフラグ１０が“１”の場合
ＣＩＳＣプロセッサ１００内のアンドゲートは、このフラグが“１”のとき、
キャッシュアクセス起動６１の出力を有効としないようにしている。
ＲＩＳＣプロセッサ２００が有効となり、
　
　
＜引用文献２＞
特開平９−２１２３５８号公報（平成９年８月１５日出願公開）
　
　＜引用文献記載事項２−１＞
「００４７】図７には、図６のプロセッサ６０２を一つの半導体集積回路装置で構成した（ワンチップに内蔵した）場合のブロック図が示されている。プロセッサ７０１は、半導体集積回路製造技術用いて単結晶シリコンのような１個の半導体基板に形成される。この半導体基板はレジンモールド技術を用いていわゆるプラスチックパッケージに封止される。このワンチップには、ＲＯＭ６０８やＲＡＭ６０９などのメモリが含まれることもある。
【００４８】
ワンチップのプロセッサ７０１は、第１の命令セットを持つプロセッサ１（７０８）と、第２の命令セットを持つプロセッサ２（７１１）、データキャッシュ７１２、周辺装置、クロックパルス発生回路（ＣＰＧ）７１４、入出力回路（Ｉ／Ｏ）７１５等から構成される。
　
　
＜引用文献３＞
国際公開第９７／１４０９３号（１９９７年４月１７日国際公開）
　
　＜引用文献記載事項３−１＞
「そこで第２の実施例では第１の実施例のＤＳＰ／ＣＰＵ統合チップの内部ＲＡＭをキャシュメモリに置き換え、外部メモリアクセスの高速化を図る。図７に図６の内部ＲＡＭをキャシュメモリに置き換えた場合のＤＳＰ／ＣＰＵ統合チップとキャシュ（内部メモリ）と外部メモリの関係の詳細を示す。
　図７ではＤＳＰ／ＣＰＵ統合チップ７００、外部ＲＯＭ７１３および外部ＲＡＭ７１４が外部アドレスバス７１１と外部データバス７１２を介して接続されている。またＤＳＰ／ＣＰＵ統合チップ７００の内部でＤＳＰ／ＣＰＵ密結合コア７０１、内部ＲＯＭ７０２、キャシュ（内部ＲＡＭ）７０４、ＤＭＡＣ７０５および統合外部バスインタフェース７０８が内部データバス７０６と内部アドレスバス７０７を介して接続されている様子が示してある。図６の内部ＲＡＭ７０４の代わりにキャッシュ（内部ＲＡＭ）７０４とキャッシュコントローラ７０３がＤＳＰ／ＣＰＵ統合チップに内蔵されている以外が、図６と異ならない。なお、図７ではＤＭＡＣ７０５が図示されているが、図６ではＤＭＡＣが図示されていない。これは、図６では説明上必要でなかったため省略されているだけで、図３でＤＭＡＣ３１７が図示されているようにＤＳＰ／ＣＰＵ統合チップにはＤＭＡＣが内蔵されている。ただし、キャッシュコントローラ７０３とＤＭＡＣ７０５の接続関係は図７にのみ適用される。」（第１６頁第１２行〜第２５行）
　
　
２−３−３．引用発明
　
（１）引用文献１は、上記引用文献記載事項１−１の通りの「少なくとも２つのＣＰＵコアを有し、前記ＣＰＵコアの１つがマイクロプログラム制御方式のプロセッサであり、他方のＣＰＵコアが前記ＣＰＵコアと命令制御方式の異なるプロセッサであるマルチプロセッサにおいて、前記マイクロプログラム制御方式のプロセッサのＣＰＵコアは、前記他方のＣＰＵコアを起動し、その処理の終了を認識する手段と、他方のＣＰＵコアの電源、動作クロックの少なくとも一方をオフまたはオンにする手段とを備え、前記他方のＣＰＵコアが処理動作を行っていないとき、他方のＣＰＵコアの電源、動作クロックの少なくとも一方をオフに」し、上記引用文献記載事項１−２の通り、「前記マイクロプログラム制御方式のプロセッサのＣＰＵコアの電源、動作クロックの少なくとも一方をオフまたはオンにする手段をさらに備え、前記マイクロプログラム制御方式のプロセッサのＣＰＵコアが処理動作を行っていないとき、電源、動作クロックの少なくとも一方をオフに」し、そして、上記引用文献記載事項１−３の通り、「前記マイクロプログラム制御のプロセッサと前記命令制御方式が異なるプロセッサとを含む回路が、１チップＬＳＩ内に形成されている」ものとする「マルチプロセッサ」を説明するものである。
　
（２）上記引用文献記載事項１−４等から、前記「電源、動作クロックの少なくとも一方をオフまたはオンにする」ことで、「前記マイクロプログラム制御のプロセッサと、前記命令制御方式が異なるプロセッサ」の「両プロセッサ」「をほぼ排反に使用することができ、これにより、省電力化を図ることができる」ものであると言える。
　
（３）上記引用文献記載事項１−５等から、上記「マルチプロセッサ」は、「これらのプロセッサの両方」、すなわち、前記「両プロセッサ」「に共有される全ての動作を制御する」「フラグ」「及びキャッシュメモリ」「とを備えて」いると言える。
　
（４）上記引用文献記載事項１−６等から、前記「両プロセッサ」は、いずれも、「キャッシュコントロール」を備えていると言える。
　
（５）そして上記引用文献記載事項１−７等から、上記「マルチプロセッサ」は前記「フラグが“０”のとき」は、前記「命令制御方式が異なるプロセッサ内のキャッシュコントロールからのキャッシュアクセス起動が有効とならず、」前記「マイクロプログラム制御方式のプロセッサ内での処理が有効となり、前記フラグが“１”のとき前記マイクロプログラム制御方式のプロセッサ内のキャッシュコントロールからのキャッシュアクセス起動が有効とならず、前記命令制御方式が異なるプロセッサの処理が有効となるものであるといえる。
　
　よって、引用文献には、下記引用発明が記載されていると認められる。
　
＜引用発明＞
「少なくとも２つのＣＰＵコアを有し、前記ＣＰＵコアの１つがマイクロプログラム制御方式のプロセッサであり、他方のＣＰＵコアが前記ＣＰＵコアと命令制御方式の異なるプロセッサであるマルチプロセッサにおいて、前記マイクロプログラム制御方式のプロセッサのＣＰＵコアは、前記他方のＣＰＵコアを起動し、その処理の終了を認識する手段と、他方のＣＰＵコアの電源、動作クロックの少なくとも一方をオフまたはオンにする手段とを備え、前記他方のＣＰＵコアが処理動作を行っていないとき、他方のＣＰＵコアの電源、動作クロックの少なくとも一方をオフにし、
　前記マイクロプログラム制御方式のプロセッサのＣＰＵコアの電源、動作クロックの少なくとも一方をオフまたはオンにする手段をさらに備え、前記マイクロプログラム制御方式のプロセッサのＣＰＵコアが処理動作を行っていないとき、電源、動作クロックの少なくとも一方をオフにし、
　前記マイクロプログラム制御のプロセッサと前記命令制御方式が異なるプロセッサとを含む回路が、１チップＬＳＩ内に形成されているマルチプロセッサであって、
　前記電源、動作クロックの少なくとも一方をオフまたはオンにすることで前記マイクロプログラム制御のプロセッサと、前記命令制御方式が異なるプロセッサの両プロセッサをほぼ排反に使用することができ、これにより、省電力化を図ることができるものであり、
　前記両プロセッサに共有される全ての動作を制御するフラグ及びキャッシュメモリとを備え、
　前記両プロセッサは、いずれも、キャッシュコントロールを備えており、
　前記フラグが“０”のときは、前記命令制御方式が異なるプロセッサ内のキャッシュコントロールからのキャッシュアクセス起動が有効とならず、前記マイクロプログラム制御方式のプロセッサ内での処理が有効となり、前記フラグが“１”のとき前記マイクロプログラム制御方式のプロセッサ内のキャッシュコントロールからのキャッシュアクセス起動が有効とならず、前記命令制御方式が異なるプロセッサの処理が有効となるものである
マルチプロセッサ」
　
　
２−３−４．対比
　以下、本件補正発明と引用発明とを比較する。
　
（１）引用発明は「少なくとも２つのＣＰＵコアを有」する「マルチプロセッサ」であるから、本件補正発明と同様に「プロセッサクラスタ」とも言えるものである。
　
（２）また、引用発明は「前記ＣＰＵコアの１つがマイクロプログラム制御方式のプロセッサであり、他方のＣＰＵコアが前記ＣＰＵコアと命令制御方式の異なるプロセッサであるマルチプロセッサ」であり、「キャッシュメモリ」を備えるものであるから、「キャッシュメモリ及び複数のプロセッサを有するプロセッサクラスタ」とも言えるものであり、しかも、「少なくとも２つの前記プロセッサは相互に異なる命令セットを有し」ていると言える。
　
（３）引用発明における、２つの「前記電源、動作クロックの少なくとも一方をオフまたはオンにする手段」や「フラグ」等は、本件補正発明における「選択ユニット」に対応付けられるものであるところ、引用発明は「他方のＣＰＵコアの電源、動作クロックの少なくとも一方をオフまたはオンにする手段とを備え、前記他方のＣＰＵコアが処理動作を行っていないとき、他方のＣＰＵコアの電源、動作クロックの少なくとも一方をオフにし」、「前記マイクロプログラム制御方式のプロセッサのＣＰＵコアの電源、動作クロックの少なくとも一方をオフまたはオンにする手段をさらに備え、前記マイクロプログラム制御方式のプロセッサのＣＰＵコアが処理動作を行っていないとき、電源、動作クロックの少なくとも一方をオフにし」、「前記電源、動作クロックの少なくとも一方をオフまたはオンにすることで」「両プロセッサをほぼ排反に使用することができ、これにより、省電力化を図ることができるものであ」るとともに、「前記フラグが“０”のときは、前記命令制御方式が異なるプロセッサ内のキャッシュコントロールからのキャッシュアクセス起動が有効とならず、前記マイクロプログラム制御方式のプロセッサ内での処理が有効となり、前記フラグが“１”のとき前記マイクロプログラム制御方式のプロセッサ内のキャッシュコントロールからのキャッシュアクセス起動が有効とならず、前記命令制御方式が異なるプロセッサの処理が有効となるものである」から、引用発明も本件補正発明も「前記プロセッサクラスタは更に、前記複数のプロセッサの１つのみを選択的に稼動させると共に前記選択されたプロセッサのみに前記キャッシュメモリへのアクセスを与える選択ユニットを有」していると言える。
　
　なお、請求人は審判請求書の【請求の理由】２．（３）（ａ）（イ）の「引用文献１との対比」において
『引用文献１（特開平７−３２５７８８号公報）に記載された発明（以下、「引用発明１」という。）は、段落〔００１４〕に記載されるとおり、「ＣＩＳＣプロセッサのマイクロプログラムにより、ＲＩＳＣプロセッサの起動を行うか否かを判断して、ＲＩＳＣプロセッサのＣＰＵコアのオン／オフを制御すると同時に、ＲＩＳＣプロセッサへの電力供給をオン／オフ制御する」ものである。つまり、引用発明１では、ＣＩＳＣプロセッサは常にオン状態にあるため、ＲＩＳＣがオンの状態になった場合でも、ＣＩＳＣのオン状態は維持されることになる。一方、本願発明１は、「前記複数のプロセッサの１つのみを選択的に稼動させる」ことを特徴とし、さらに、「前記選択されたプロセッサのみに前記キャッシュメモリへのアクセスを与える」ことによって、従来にはない顕著な省電力性を実現するものであるため、発明特定事項１について、本願発明１と引用発明１とはその構成及び作用効果が大きくことなる。』と主張しているが、引用文献１には上記引用文献記載事項１−２、１−４等の記載、すなわち、「ＣＩＳＣプロセッサ」をオフにすることも明記されているのであるから、この主張は明らかに失当である。
　
（４）よって、本件補正発明は、下記の本件補正発明と引用発明との一致点で引用発明と一致し、下記の本件補正発明と引用発明との相違点で引用発明と相違する。
　
＜本件補正発明と引用発明との一致点＞
「キャッシュメモリ及び複数のプロセッサを有するプロセッサクラスタであって、少なくとも２つの前記プロセッサは相互に異なる命令セットを有し、前記プロセッサクラスタは更に、前記複数のプロセッサの１つのみを選択的に稼動させると共に前記選択されたプロセッサのみに前記キャッシュメモリへのアクセスを与える選択ユニットを有」する「プロセッサクラスタ。」
　
＜本件補正発明と引用発明との相違点１＞
　本件補正発明が「単一の集積回路で実現され」る点。
　これに対し、引用発明は、「前記マイクロプログラム制御のプロセッサと前記命令制御方式が異なるプロセッサとを含む回路が、１チップＬＳＩ内に形成されている」ものではあるものの、引用文献１にはキャッシュやフラグ等も該１チップＬＳＩ内に形成されている旨の明示は無い。
　
＜本件補正発明と引用発明との相違点２＞
　本件補正発明においては「前記キャッシュメモリは、前記選択されたプロセッサの命令セットアーキテクチャ（ＩＳＡ：Ｉｎｓｔｒｕｃｔｉｏｎ　Ｓｅｔ　Ａｒｃｈｉｔｅｃｔｕｒｅ）に従って動作するように設定可能である」点。
　これに対し、引用文献１にはキャッシュが、各プロセッサのＩＳＡに従って動作するように設定可能であるとの明示は無い。
　
　
２−３−５．判断
　以下、上記相違点について検討する。
　
（１）本件補正発明と引用発明との相違点１について
　高集積化は当該技術分野における極めて一般的な技術的趨勢に他ならず、プロセッサのみならず、キャッシュ等も含めてワンチップ化することも適宜に採用されている構成である（必要があれば、上記引用文献２（特に上記引用文献記載事項２−１）、上記引用文献３（特に上記引用文献記載事項３−１）等参照。）から、上記本件補正発明と引用発明との相違点１は、当業者が適宜に採用し得た設計事項に過ぎないものである。
　
（２）本件補正発明と引用発明との相違点２について
　上記本件補正発明と引用発明との相違点２ににおける「前記キャッシュメモリは、前記選択されたプロセッサの命令セットアーキテクチャ（ＩＳＡ：Ｉｎｓｔｒｕｃｔｉｏｎ　Ｓｅｔ　Ａｒｃｈｉｔｅｃｔｕｒｅ）に従って動作するように設定可能である」との発明特定事項は、上記２−１．、２−２．で述べたように必ずしもその意味・意義が明確なものではないものの、上記２−１．ア．〜オ．の如きものが包含されるものであると言える。
　
　しかるに、メモリがこれにアクセスするプロセッサのアーキテクチャに従って動作しなければならないことは、証拠を挙げるまでもない自明の設計事項であるから、上記２−１．ア．の如き構成は、当業者が当然に採用する構成に過ぎないものである。
　
　また、キャッシュの容量などのキャッシュ動作のパラメータ等をプロセッサが実行する命令で設定できるようにすることも、適宜に採用されている周知慣用の構成に他ならない（必要があれば特開平０２−２２８７６１号公報（特に第３頁下右欄第４行〜第１８行）、特開平０５−１２７９９１号公報（特に段落【００１６】）等を参照。）ので、上記２−１．イ．の如き構成は、当業者が適宜に採用し得るものである。
　
　また、それぞれのプロセッサが使うキャッシュの容量などのキャッシュ動作のパラメータを、それぞれのプロセッサが実行するプログラム等に応じて異なるものに設定できるようにすることも、適宜に採用されている周知慣用の構成に他ならない（必要があれば特開平０２−１８１８４４号公報、特開２０００−０９００５９号公報等を参照。）ので、上記２−１．ウ．の如き構成も、当業者が適宜に採用し得るものである。
　
　また、アーキテクチャの異なる複数種のプロセッサによってメモリが共有される場合に、該メモリのデータ幅などのメモリ構造をこれにアクセスするプロセッサのアーキテクチャに適合したものに切り換えることも、当業者が適宜に採用している周知慣用の構成に他ならない（必要があれば特開昭５６−０５２４５４号公報、実願昭６１−０５２２３２号（実開昭６２−１６６５５６号公報）のマイクロフィルム等参照。）ので、上記２−１．エ．の如き構成も、当業者が適宜に採用し得るものである。
　
　さらに、アーキテクチャの異なる複数種のプロセッサによってメモリが共有される場合に、いずれのプロセッサから該メモリにアクセスしても、データが相違しないように読み書きできるようにすることも当業者が適宜に採用している周知慣用の構成に他ならない（必要があれば特開昭６０−１２９８６８号公報、特開平０２−１１３３８１号公報等参照。）ので、上記２−１．オ．の如き構成も、当業者が適宜に採用し得るものである。
　
　してみると、上記本件補正発明と引用発明との相違点２も、当業者が当然に、あるいは、適宜に採用し得る構成に過ぎないものであり、何ら格別なものではない。
　
（３）よって、本件補正発明の構成は引用発明に基づいて、当業者が容易に想到し得たものである。
　そして、当該構成の採用によって奏される作用効果も、当業者であれば容易に予測し得る程度のものであって、格別顕著なものではない。
　よって、本件補正発明は、引用発明に基づいて、当業者が容易に発明をすることができたものである。
　
　
２−３−６．小結
　以上の通り、本件補正発明は、その出願前に日本国内又は外国において頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基づいて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　
　
３．むすび
　
（１）以上をまとめると、本件補正発明については以下のことが言える
　
ア．上記２−１．の通り、本件補正後の特許請求の範囲の請求項１の記載は、特許を受けようとする発明が明確なものではなく、特許法第３６条第６項２号の要件を満たしていないため、本件補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明は、特許出願の際独立して特許を受けることができないものである。
　
イ．上記２−２．の通り、本件補正後においては、その発明の詳細な説明の記載は、経済産業省令で定めるところにより、その発明の属する技術の分野における通常の知識を有する者が、本件補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明の実施をすることができる程度に明確かつ十分に記載されたものではなく、特許法第３６条第４項第１号の要件を満たしていないため、本件補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明は、特許出願の際独立して特許を受けることができないものである。
　
ウ．上記２−３．の通り、本件補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明は、その出願前に日本国内又は外国において頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基づいて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　
（２）従って、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　よって、上記補正却下の決定の結論の通り決定する。
　
　
第３．本件審判請求の成否について
　
１．手続きの経緯・本願発明の認定
　本願の手続きの経緯は上記第１．記載の通りのものであり、さらに、平成２０年１０月１０日付けの手続補正は上記第２．のとおり却下された。
　従って、本願の特許請求の範囲は、上記第２．１．に記載した、＜本件補正前の特許請求の範囲＞に記載の通りのものであり、その請求項１に係る発明（以下「本願発明」と記す。）は該＜本件補正前の特許請求の範囲＞に【請求項１】として記載した通りのものである。
　
２．引用文献の記載内容・引用発明の認定
　原審の拒絶の査定の理由である上記平成２０年１月４日付けの拒絶理由通知において引用された上記引用文献には、上記第２．２−３−２．記載の引用文献記載事項が記載されており、上記引用文献には上記第２．２−３−３．で認定した通りの引用発明が記載されていると認められる。
　
３．対比・判断
　本願発明は、上記第２．２．で検討した本件補正発明から、「前記キャッシュメモリは、前記選択されたプロセッサの命令セットアーキテクチャ（ＩＳＡ：Ｉｎｓｔｒｕｃｔｉｏｎ　Ｓｅｔ　Ａｒｃｈｉｔｅｃｔｕｒｅ）に従って動作するように設定可能である」との限定事項を省いたものである。
　そうすると、本願発明の構成要件をすべて含み、さらに他の構成要件を付加したものに相当する本件補正発明が、上記第２．２−３．に記載したとおり、引用発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、引用発明に基づいて、当業者が容易に発明をすることができたものである。
　
４．むすび
　上記のとおり、本願請求項１に係る発明は、その出願前に日本国内又は外国において頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基づいて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、他の請求項についての検討をするまでもなく、本願は特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、上記結論のとおり審決する。