【事件の表示】
　平成１１年特許願第　８４３９４号「合併したバイポーラ回路およびＣＭＯＳ回路とその製造法」拒絶査定不服審判事件〔平成１１年１１月　９日出願公開、特開平１１−３１２７４６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１１年３月２６日（パリ条約による優先権主張１９９８年３月２６日、米国）の出願であって、平成２０年５月２０日付けで拒絶査定がなされ、それに対して、同年８月２１日に審判請求がなされるともに、同日付けで手続補正がなされ、その後当審において、平成２２年６月１１日付けで審尋がなされ、同年９月１５日付けで回答書が提出されたものである。
　
２．平成２０年８月２１日付けの手続補正について
【補正の却下の決定の結論】
　平成２０年８月２１日付けの手続補正を却下する。
　
【理由】
（１）補正の内容
　平成２０年８月２１日付けの手続補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１及び２を、補正後の特許請求の範囲の請求項１に補正するものであり、補正前後の請求項は、以下のとおりである。
　
（補正前）
「【請求項１】　バイポーラ・トランジスタのベース領域とＮチヤンネルＭＯＳトランジスタのＰ形ウエルとを１つの注入段階で作成する段階と、
　バイポーラ・トランジスタのコレクタ接触体ウエルとＰチヤンネルＭＯＳトランジスタのＮ形ウエルとを１つの注入段階で作成する段階と、
を有する、ＢｉＣＭＯＳ集積回路を製造する方法。
【請求項２】　少量の不純物が添加された半導体基板の中に第１添加不純物分布を有するコレクタ領域と、
　前記コレクタ領域と前記半導体基板の表面との間に配置され、前記コレクタ領域に隣接しおよび前記表面にまで延長して配置された、ベース領域と、
　前記ベース領域に隣接しおよび前記表面にまで延長して配置されたエミッタ領域と、
　前記コレクタ領域と前記ベース領域とに隣接しおよび前記表面にまで延長して配置され、前記第１添加不純物分布の添加不純物濃度よりも小さな添加不純物濃度により特徴付けられる添加不純物分布を有する、ウエル領域と、
を有するバイポーラ・トランジスタ。」
　
（補正後）
「【請求項１】　埋込みコレクタ型バイポーラ・トランジスタのベース領域とＮチヤンネルＭＯＳトランジスタのＰ形ウエルとを１つの注入段階で作成する段階と、前記埋込みコレクタ型バイポーラ・トランジスタのコレクタ接触体ウエルとＰチヤンネルＭＯＳトランジスタのＮ形ウエルとを１つの注入段階で作成する段階と、を有する、ＢｉＣＭＯＳ集積回路を製造する方法。」
　
（２）補正事項の整理
（補正事項ａ）補正前の請求項１の「バイポーラ・トランジスタのベース領域」及び「バイポーラ・トランジスタのコレクタ接触体ウエル」を、各々「埋込みコレクタ型バイポーラ・トランジスタのベース領域」及び「前記埋込みコレクタ型バイポーラ・トランジスタのコレクタ接触体ウエル」と補正すること。
　
（補正事項ｂ）補正前の請求項２を、削除すること。
　
（３）新規事項追加の有無及び補正の目的の適否についての検討
（３−１）補正事項ａについて
　補正事項ａは、補正前の請求項１に係る発明の発明特定事項である「バイポーラトランジスタ」について、「埋込みコレクタ型バイポーラトランジスタ」と限定的に減縮する事項を付加する補正である。
　そして、この補正は、本願の願書に最初に添付した明細書の【００１１】段落ないし【００２５】段落及び図４ないし１５の記載に基づく補正である。
　したがって、補正事項ａは、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項（以下「特許法第１７条の２第３項」という。）に規定された新規事項の追加禁止の要件を満たしており、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下「特許法第１７条の２第４項」という。）第２号に掲げられた特許請求の範囲の減縮を目的とするものである。
　
（３−２）補正事項ｂについて
　補正事項ｂは、特許法第１７条の２第４項第１号に掲げられた請求項の削除を目的とするものである。
　
（４）独立特許要件について
（４−１）はじめに
　上記（３）において検討したとおり、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正が、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項（以下「特許法第１７条の２第５項」という。）において準用する同法第１２６条第５項の規定に適合するか否かについて、検討する。
　
（４−２）補正後の請求項１に係る発明
　本件補正による補正後の請求項１に係る発明（以下「補正後の発明」という。）は、上記２．（１）において、補正後の請求項１として記載したとおりのものである。
　
（４−３）刊行物に記載された発明
（４−３−１）刊行物１：特開昭６１−２４５５６３号公報
　原査定の拒絶の理由に引用され、本願の出願前である昭和６１年１０月３１日に日本国内で頒布された刊行物１には、図１ないし４とともに、以下の記載がある。（なお、下線は、当合議体が付した。以下同じ。）
　
「〔技術分野〕
　本発明はアナログ・デジタル共存用の
Ｂｉ（バイポーラ）−ＣＭＯＳＩＣ
〔背景技術〕
　これまでに発表されているＢｉ−ＣＭＯＳ構造の一つの例として第４図に示すように、
ｐ
−
型半導体基板１の上にｎ
＋
型の埋込み層２を介してエピタキシャルｎ
−
型層３を形成し、このｎ
−
型層３をアイソレーションｐ型層４により分離された一つの島にｎｐｎトランジスタを形成し、他の一つの島ではｐチャネルＭＯＳＦＥＴとｐ
−
型ウェル内にｎチャネルＭＯＳＦＥＴを形成することが知られている。
「〔実施例〕
　第１図乃至第３図は本発明の一実施例を示すものである。このうち、第１図はバイポーラＣＭＯＳＩＣを模型化した断面図であり、第２図、第３図はその一部プロセスを示す工程断面図である。
　第１図において、１１は共通のｐ−型Ｓｉ基板、１２はｎ＋型埋込層、１３はエピタキシャルｎ−型Ｓｉ層である。１４はアイソレーションｐ型拡散層、１５はｎ型ウェル、１６はｐ型ウェルである。
　
高耐圧ｎｐｎトランジスタ(A)は高比抵抗のｎ
−
型Ｓｉ層１３表面に形成され、ｎ型コレクタ１７、ｐ型ベース１８及びｎ
＋
型エミッタ１９により構成される。
　
高耐圧を必要としないいわば低耐圧トランジスタ(B)はｎ型ウェル１５表面に形成されるｎ型コレクタ２０，ｐ型ベース２１及びｎ
＋
エミッタ２２により構成される。
　
ｐチャネルＭＯＳＦＥＴ(C)はｎ型ウェル１５表面に形成され、ｐ型ソース・ドレイン２３，絶縁ゲート２４より構成される。ｎチャネルＭＯＳＦＥＴ(D)はｐ型ウェル１６表面に形成され、ｎ型ソース・ドレイン２５，絶縁ゲート２６により構成される。
　第２図は第１図で示したバイポーラＣＭＯＳＩＣのプロセスにおけるｎ型ウェル形成工程を示す。
　すなわち、
ｐ
−
型Ｓｉ基板１１上にｎ
−
型Ｓｉ層１３をエピタキシャル成長した後、
低耐圧トランジスタ(B)のためのｎ型ウェル１５ａ及びｐチャネルＭＯＳＦＥＴ(C)のためのｎ型ウェル１５ｂを形成する。このｎ型ウェル形成時に高耐圧ｎｐｎトランジスタ(A)のコレクタ取出しのためにｎ型層１７を同時に形成することができる。
　第３図は同じくｐ型ウェル形成工程を示す。この場合、
新たに生成した酸化膜２８をマスクとしてボロン・イオン打込みを深く行い、引伸し拡散することによって、ｎチャネルＭＯＳＦＥＴ(D)のためのｐ型ウェル１６を形成する。
〔発明の効果〕
　以上実施例で述べた本発明によれば、下記のように効果が得られる。
（１）　高耐圧ｎｐｎトランジスタ(A)は高比抵抗のエピタキシャルｎ−型Ｓｉ層１３に形成するものであるから、高い耐圧を充分に確保しうる。
（２）　高耐圧を必要としない、いわば低耐圧のｎｐｎトランジスタ(B)はｎ型ウェル１５内に形成されることにより、たとえばベースｐ型層に逆バイアス電圧がかかった場合にも、空乏層の伸びが小さいことから、アイソレーションｐ型層との間隔Ｗに余裕を生じ、Ｗを小さくすることによって素子寸法を低減できる。低耐圧用のトランジスタは高耐圧の場合と異なってリニア回路の広いスペースを占めるものであるから、素子寸法の低減によって回路全体の集積度を向上できる。又、ｎ型ウェル内にトランジスタを形成することにより、コレクタ抵抗が小さくなり、消費電力の節減が可能である。
（３）　ｐチャネルＭＯＳＦＥＴ(C)はｎ型ウェル内に形成され、ｎチャネルＭＯＳＦＥＴ(D)はｐ型ウェル内に形成されることにより、各絶縁ゲート下におけるしきい電圧Ｖｔｈの制御ができる。又、
ｐチャネルＭＯＳＦＥＴにおいて、ｎ型ウェルをｎ
＋
型埋込層に達するまで深く形成することにより、寄生トランジスタ動作がなく、ラッチアップ防止の有効な手段となる。
（４）　バイポーラ部の一部高耐圧化に対し、ＭＯＳ部は従来の耐圧を設定し、Ｃ−ＭＯＳ部定電圧源（レギュレータ）をチップ上に内蔵するようにすれば特に複雑なプロセスを必要としない。
（５）　ｎ型ウェル，ｐ型ウェルの形成はバイポーラ素子とＭＯＳ素子とを共用して行えばプロセスにおいて特に工程が増加することなく実現できる。」（第２頁左下欄第６行〜第３頁左下欄第２行）
　
　以上から、刊行物１には、
「高比抵抗のｎ−型Ｓｉ層１３表面に形成され、ｎ型コレクタ１７、ｐ型ベース１８及びｎ＋型エミッタ１９により構成される高耐圧ｎｐｎトランジスタ(A)、ｎ型ウェル１５表面に形成されるｎ型コレクタ２０，ｐ型ベース２１及びｎ＋エミッタ２２により構成される低耐圧ｎｐｎトランジスタ(B)、ｎ型ウェル１５表面に形成され、ｐ型ソース・ドレイン２３，絶縁ゲート２４より構成されるｐチャネルＭＯＳＦＥＴ(C)、及びｐ型ウェル１６表面に形成され、ｎ型ソース・ドレイン２５，絶縁ゲート２６により構成されるｎチャネルＭＯＳＦＥＴ(D)からなるバイポーラＣＭＯＳＩＣのプロセスであって、
　ｐ−型Ｓｉ基板１１上にｎ＋型埋込層１２を介してｎ−型Ｓｉ層１３をエピタキシャル成長した後、低耐圧ｎｐｎトランジスタ(B)のためのｎ型ウェル１５ａ、ｐチャネルＭＯＳＦＥＴ(C)のためのｎ型ウェル１５ｂ及び高耐圧ｎｐｎトランジスタ(A)のコレクタ取出しのためにｎ型層１７を同時に形成する工程と、
　ｎチャネルＭＯＳＦＥＴ(D)のためのｐ型ウェル１６を形成する工程と、
　を有するバイポーラＣＭＯＳＩＣのプロセス。」（以下「引用発明」という。）が記載されているものと認められる。
　
（４−３−２）刊行物２：特開昭５８−１６５３６８号公報 
　原査定の拒絶の理由に引用され、本願出願前である昭和５８年９月３０日に日本国内において頒布された刊行物２には、第１図とともに、以下の記載がある。
　
「本発明は半導体装置の製造法に関し、特にバイポーラ・ＣＭＯＳ半導体装置を対象とする。」（第１頁右下欄第１３〜１４行）
「以下、本発明をバイポーラＣＭＯＳＩＣのプロセスにそつて詳細に説明する。
　第１図(a)〜(h)はＰ−Ｓｉ基板上にＮＰＮバイポーラトランジスタとＣ・ＭＯＳＦＥＴを形成する場合の実施例をそのプロセスにそつて各工程の形態を示すものである。
(a)　Ｐ−Ｓｉ基板１（1.0×1016，Atoms cm−３，１〜２Ωcm）を用意し、その表面の一部にＮ＋埋込層２をつくるためのＳｂ（アンチモン）を拡散した後、公知のエピタキシャル成長法により、Ｎ−エピタキシャル層３（1.2×1015，Atoms cm−３，4Ω，深さ１１μｍ）を形成する。
(b)　エピタキシャル層３表面に選択拡散のためのマスクとなる酸化膜（ＳｉＯ２膜）４を熱生成し、この上に写真処理によりホトレジストマスク５を形成する。
(c)　上記ホトレジストマスクを使用して酸化膜４の選択エッチを行い、
ＮＰＮトランジスタのベース(6)，アイソレーション(7)及びウエル領域(8)を形成するためのボロン拡散用マスクを形成する。
(d)　
上記マスクを通して通常のウエル形成時よりも高濃度にエピタキシャル層表面に不純物ボロン９を導入する。このボロン導入はデポジション又はイオン打込み法により表面不純物濃度は２〜５×１０
１３
atoms cm
−３
乃至２〜１０
１４
atoms cm
−３
程度とする。
(e)　全面に例えばＣＶＤ（気相化学析出）法等によりＳｉ（シリコン），ＳｉＯ２膜あるいはシリコンナイトライド膜１０を0.5μｍ厚に形成した後、ウエル部の上のＣＶＤ膜をエッチしてエピタキシャル層の一部を露出させ、その表面をエッチして高濃度にボロンの導入された表面層を除去する。
(f)　
このあとウエット雰囲気で拡散のための熱処理を行ない、エピタキシャル層表面のボロン不純物を内部へ深く引伸し拡散し、一方でＮ
＋
埋込層２に達するＰベース層６が形成され、他方でＰ
−
基板に接続するＰアイソレーション７及びＰウエル８が形成される。
(g)　この後、ＰチャネルＭＯＳＦＥＴのソースドレイン拡散のための酸化膜のホトエッチを行ない、２回目の高濃度のボロン導入を行なう。このボロンをエピタキシャル層に拡散することにより、Ｐ＋ソース１１，Ｐ＋ドレイン１２を得ると同時に又はその後にアイソレーション部の表面にアイソレーションストッパ１３，Ｐベースの一部にＰ＋ベースコンタクト部１４を形成する。
(h)　
次いでＮチャネルＭＯＳＦＥＴのソースドレイン拡散のための酸化膜のホトエッチを行ない、リン又はヒ素の導入を１回又は２回行なう。このリン等をエピタキシャル層に拡散することにより、Ｐウエルの一部にＮ
＋
ソース１５，Ｎ
＋
ドレイン１６を得ると同時にバイポーラ領域にＮ
＋
エミッタ１７及びＮ
＋
コレクタ取出し部１８を形成する。
　
（４−４）対比・判断
（４−４−１）はじめに
　引用発明の「バイポーラＣＭＯＳＩＣ」には、「高耐圧ｎｐｎトランジスタ(A)」及び「低耐圧ｎｐｎトランジスタ(B)」の２つのバイポーラトランジスタが含まれているので、それぞれのバイポーラトランジスタに着目した場合に分けて、補正後の発明との対比・判断を行う。
（４−４−２）「高耐圧ｎｐｎトランジスタ(A)」に着目した場合
（４−４−２−１）対比
　引用発明の「高耐圧ｎｐｎトランジスタ(A)」下方の「ｎ＋型埋込層１２」は、「高耐圧ｎｐｎトランジスタ(A)」の埋込コレクタに相当するから、「高耐圧ｎｐｎトランジスタ(A)」は、「埋込コレクタ型バイポーラ・トランジスタ」であることは明らかである。
　引用発明の「高耐圧ｎｐｎトランジスタ(A)の」「ｎ型コレクタ１７」（「コレクタ取出しのため」の「ｎ型層１７」）は、補正後の発明の「コレクタ接触体ウエル」に相当し、引用発明の「ｐチャネルＭＯＳＦＥＴ(C)のためのｎ型ウェル１５ｂ」は、補正後の発明の「ＰチヤンネルＭＯＳトランジスタのＮ形ウエル」に相当する。
　したがって、引用発明の「ｐチャネルＭＯＳＦＥＴ(C)のためのｎ型ウェル１５ｂ及び高耐圧ｎｐｎトランジスタ(A)のコレクタ取出しのためにｎ型層１７を同時に形成する工程」は、補正後の発明の「埋込みコレクタ型バイポーラ・トランジスタのコレクタ接触体ウエルとＰチヤンネルＭＯＳトランジスタのＮ形ウエルとを１つの注入段階で作成する段階」に相当する。
　引用発明の「ｎチャネルＭＯＳＦＥＴ(D)のためのｐ型ウェル１６」は、補正後の発明の「ＮチヤンネルＭＯＳトランジスタのＰ形ウエル」に相当する。
　したがって、引用発明の「ｎチャネルＭＯＳＦＥＴ(D)のためのｐ型ウェル１６を形成する工程」は、補正後の発明の「ＮチヤンネルＭＯＳトランジスタのＰ形ウエル」「を」「作成する段階」に相当する。
　
（４−４−２−２）一致点及び相違点
　そうすると、補正後の発明と引用発明とは、
「ＮチヤンネルＭＯＳトランジスタのＰ形ウエルを作成する段階と、埋込みコレクタ型バイポーラ・トランジスタのコレクタ接触体ウエルとＰチヤンネルＭＯＳトランジスタのＮ形ウエルとを１つの注入段階で作成する段階と、を有する、ＢｉＣＭＯＳ集積回路を製造する方法。」である点で一致し、次の点で相違する。
　
（相違点１）
　補正後の発明では、「埋込みコレクタ型バイポーラ・トランジスタのベース領域とＮチヤンネルＭＯＳトランジスタのＰ形ウエルとを１つの注入段階で作成する」のに対し、引用発明では、「高耐圧ｎｐｎトランジスタ(A)」の「ｐ型ベース１８」と「ｎチャネルＭＯＳＦＥＴ(D)のためのｐ型ウェル１６」とを１つの注入段階で作成していない点。
　
（４−４−２−３）相違点１についての検討
　一般に、集積回路の製造方法において、同じ導電型の不純物領域を１つの注入工程で同時に形成することは、製造工程数を低減する観点から、適宜行われることであるが、ＢｉＣＭＯＳ集積回路の製造工程において、ＮＰＮトランジスタのＰベース層とＮチャネルＭＯＳＦＥＴのＰウエルとを１つの注入工程で形成することは、刊行物２に記載されている。
　したがって、引用発明に刊行物２に記載されている上記公知の技術を適用して、引用発明の「高耐圧ｎｐｎトランジスタ(A)」の「ｐ型ベース１８」と「ｎチャネルＭＯＳＦＥＴ(D)のためのｐ型ウェル１６」とを１つの注入段階で作成することにより、補正後の発明のように、「埋込みコレクタ型バイポーラ・トランジスタのベース領域とＮチヤンネルＭＯＳトランジスタのＰ形ウエルとを１つの注入段階で作成する」ことは、当業者が必要に応じて適宜なし得たことである。
  よって、上記相違点１は、当業者が容易に想到し得たものである。
　
　なお、請求人は、審判請求書において、
「また、ｎチャネルＣＭＯＳＦＥＴ（Ｄ）のｐ型ウエル（１６）の深さのほうを、ｎ−エピタキシャル層が存在するような高耐圧ｎｐｎトランジスタ（Ａ）のｐ型ベース領域（１８）の深さに適合させるという、引用文献２（当審注：上記刊行物２である特開昭５８−１６５３６８号公報）の技術の組み合わせ方もあるかもしれません。しかし、そのような深さにｎチャネルＣＭＯＳＦＥＴ（Ｄ）のｐ型ウエル（１６）を設定すると、ｐ型ウエル（１６）と埋込みｎ層（１２）の間に高比抵抗のｎ−エピタキシャル層が存在することになってしまいます。引用文献３（当審注：上記刊行物１である特開昭６１−２４５５６３号公報）に記載された技術は、「ｎ型ウエルをｎ＋型埋込層に達するまで深く形成することにより、寄生トランジスタ動作がなく、ラッチアップ防止の有効な手段」（引用文献３第３頁右上欄第１２行）との記載のように、ｎ型ウエル（１５）、埋込みｎ層（１２）およびｐ型ウエル（１６）のような低抵抗な領域により電流路を形成することにより、ラッチアップを防止するものです。ところが、上述の高比抵抗のｎ−エピタキシャル層が、ラッチアップ防止のための低抵抗なｐ型ウエル（１６）や埋込みｎ層（１２）の間の電流路に入り込むと、ラッチアップを引き起こしやすくしてしまいます。したがって、ｐ型ウエル（１６）の深さの方をｐ型ベース領域（１８）の深さに適合させるという、引用文献３と引用文献２の技術の組み合わせ方も阻害要因を有しているといえます。」と主張している。
　しかしながら、上記引用文献３には、「ｐチャネルＭＯＳＦＥＴにおいて、
ｎ型ウェルをｎ
＋
型埋込層に達するまで深く形成することにより、
　よって、請求人の上記主張は、首肯できない。
　
（４−４−３）「低耐圧ｎｐｎトランジスタ(B)」に着目した場合
（４−４−３−１）対比
　引用発明の「低耐圧ｎｐｎトランジスタ(B)」下方の「ｎ＋型埋込層１２」は、「低耐圧ｎｐｎトランジスタ(B)」の埋込コレクタに相当するから、「低耐圧ｎｐｎトランジスタ(B)」は、「埋込コレクタ型バイポーラ・トランジスタ」であることは明らかである。
　引用発明の「低耐圧ｎｐｎトランジスタ(B)のためのｎ型ウェル１５ａ」は、補正後の発明の「コレクタ接触体ウエル」に相当し、引用発明の「ｐチャネルＭＯＳＦＥＴ(C)のためのｎ型ウェル１５ｂ」は、補正後の発明の「ＰチヤンネルＭＯＳトランジスタのＮ形ウエル」に相当する。
　したがって、引用発明の「低耐圧ｎｐｎトランジスタ(B)のためのｎ型ウェル１５ａ、ｐチャネルＭＯＳＦＥＴ(C)のためのｎ型ウェル１５ｂ」「を同時に形成する工程」は、補正後の発明の「埋込みコレクタ型バイポーラ・トランジスタのコレクタ接触体ウエルとＰチヤンネルＭＯＳトランジスタのＮ形ウエルとを１つの注入段階で作成する段階」に相当する。
　引用発明の「ｎチャネルＭＯＳＦＥＴ(D)のためのｐ型ウェル１６」は、補正後の発明の「ＮチヤンネルＭＯＳトランジスタのＰ形ウエル」に相当する。
　したがって、引用発明の「ｎチャネルＭＯＳＦＥＴ(D)のためのｐ型ウェル１６を形成する工程」は、補正後の発明の「ＮチヤンネルＭＯＳトランジスタのＰ形ウエル」「を」「作成する段階」に相当する。
　
（４−４−３−２）一致点及び相違点
　そうすると、補正後の発明と引用発明とは、
「ＮチヤンネルＭＯＳトランジスタのＰ形ウエルを作成する段階と、埋込みコレクタ型バイポーラ・トランジスタのコレクタ接触体ウエルとＰチヤンネルＭＯＳトランジスタのＮ形ウエルとを１つの注入段階で作成する段階と、を有する、ＢｉＣＭＯＳ集積回路を製造する方法。」である点で一致し、次の点で相違する。
　
（相違点２）
　補正後の発明では、「埋込みコレクタ型バイポーラ・トランジスタのベース領域とＮチヤンネルＭＯＳトランジスタのＰ形ウエルとを１つの注入段階で作成する」のに対し、引用発明では、「低耐圧ｎｐｎトランジスタ(B)」の「ｐ型ベース２１」と「ｎチャネルＭＯＳＦＥＴ(D)のためのｐ型ウェル１６」とを１つの注入段階で作成していない点。
　
（４−４−３−３）相違点２についての検討
　上記（４−４−２−３）において述べたように、一般に、集積回路の製造方法において、同じ導電型の不純物領域を１つの注入工程で同時に形成することは、製造工程数を低減する観点から、適宜行われることであるが、ＢｉＣＭＯＳ集積回路の製造工程において、ＮＰＮトランジスタのＰベース層とＮチャネルＭＯＳＦＥＴのＰウエルとを１つの注入工程で形成することは、刊行物２に記載されている。
　したがって、引用発明に刊行物２に記載されている上記公知の技術を適用して、「低耐圧ｎｐｎトランジスタ(B)」の「ｐ型ベース２１」と「ｎチャネルＭＯＳＦＥＴ(D)のためのｐ型ウェル１６」とを１つの注入段階で作成することにより、補正後の発明のように、「埋込みコレクタ型バイポーラ・トランジスタのベース領域とＮチヤンネルＭＯＳトランジスタのＰ形ウエルとを１つの注入段階で作成する」ことは、当業者が必要に応じて適宜なし得たことである。
  よって、上記相違点２は、当業者が容易に想到し得たものである。
　
（４−５）独立特許要件についてのまとめ
　以上、検討したとおり、いずれにしても、補正後の発明と引用発明との相違点は、当業者が容易に想到し得たものであり、補正後の発明は、刊行物１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際、独立して特許を受けることができない。
　
（５）補正の却下についてのむすび
　以上のとおり、補正後の発明は、特許出願の際、独立して特許を受けることができないから、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものである。
　したがって、本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明
　平成２０年８月２１日付けの手続補正は上記のとおり却下されたので、本願の請求項１及び２に係る発明は、最初に添付した明細書及び図面の記載からみて、その特許請求の範囲の請求項１及び２に記載された事項により特定されるとおりのものであって、そのうちの請求項１に係る発明（以下「本願発明」という。）は、上記２．（１）において、補正前の請求項１として記載したとおりのものである。
　
４．刊行物に記載された発明
　これに対して、原査定の拒絶の理由に引用された刊行物１及び２には、上において検討したとおり、上記２．（４−３−１）及び（４−３−２）に摘示したとおりの事項及び発明（引用発明）が記載されているものと認められる。
　
 ５．対比・判断
　上記２．（３）において検討したとおり、補正後の発明は、本願発明を限定的に減縮したものである。逆に言えば、補正前の発明（本願発明）は、補正後の発明からこのような限定をなくしたものである。
　そうすると、上記２．（４）において検討したように、補正後の発明が、刊行物１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、刊行物１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものといえる。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
　よって、結論のとおり審決する。