【事件の表示】
　特願２００４−３２２８７７「マイクロコンピュータチップ及びエミュレータ」拒絶査定不服審判事件〔平成１８年　５月２５日出願公開、特開２００６−１３４１０７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯・本願発明
　本願は、平成１６年１１月５日の出願であって、平成２０年１１月１９日付けで拒絶理由通知がなされ、平成２１年１月２６日付けで手続補正がなされたが、同年３月３日付けで拒絶査定がなされ、これに対し同年４月６日付けで審判請求がなされるとともに、同日付けで手続補正がなされたものである。そして、同年６月１日付けで審査官から前置報告がなされ、平成２２年１０月２０日付けで当審より審尋がなされ、同年１２月２０日付けで回答がなされたものである。
　
　そして、特許請求の範囲の請求項２に係る発明（以下「本願発明」という。）は、平成２１年４月６日付け手続補正書により補正された明細書及び図面の記載から見て、その特許請求の範囲の請求項２に記載された以下のとおりのものと認める。
　
「【請求項２】
　チップ周縁部に配置された複数の第１電極パッドと、
　エミュレーション時のみボンディングされる複数の第２電極パッドとを備え、
　前記複数の第２電極パッドは、前記複数の第１電極パッドより内側に配置され、また、機能回路が形成された領域の上に配置され
前記複数の第２電極パッドは、前記複数の第１電極パッドの一部に沿って配置されたマイクロコンピュータチップ。」
　
２．引用文献
　原査定の拒絶の理由に引用された特開２００２−７１６４号公報（以下、「引用文献」という。）には、図面とともに次の事項が記載されている。
　
（ア）「【０００１】
【発明の属する技術分野】本発明は、ＣＰＵコアを搭載するＡＳＩＣ（Application Specific Integrated Circuit）等の半導体集積回路装置に用いられる半導体集積回路用チップ及びエミュレーションシステムに関する。特には、評価対象となるターゲットシステムの小型化を可能にし、確実に評価が行え、評価時のユーザの負担を軽減することができる半導体集積回路用チップ及びエミュレーションシステムに関する。」
　
（イ）「【００１６】
【課題を解決するための手段】上記の課題を解決するため、本発明の半導体集積回路用チップは、外周に設けられている複数の評価用Ｐｉｎと、外周に設けられている複数の製品用Ｐｉｎと、半導体素子と、半導体素子上に形成され、複数の評価用Ｐｉｎに接続される複数の評価用ＰＡＤと、半導体素子上の複数の評価用ＰＡＤの外側に形成され、複数の製品用Ｐｉｎに接続される複数の製品用ＰＡＤと、を備える、ことを特徴とする。
【００１７】ここで、上述した半導体集積回路用チップにおいては、複数の評価用ＰＡＤが複数の評価用Ｐｉｎに接続され、且つ複数の製品用ＰＡＤが複数の製品用Ｐｉｎに接続された時に、評価用のチップとなり、また、複数の評価用ＰＡＤが複数の評価用Ｐｉｎに接続されず、且つ複数の製品用ＰＡＤが複数の製品用Ｐｉｎに接続された時に、製品用のチップとなる、ようにすることができる。」
　
（ウ）「【００２３】図１は、本発明の半導体集積回路用チップの構造の一形態を示す図である。図１（Ａ）は、評価時のチップ（ＥＶＡ:EVAlationチップ）の構造を示す図であり、図１（Ｂ）は、出荷時のチップ（製品版チップ）構造を示す図である。すなわち、本発明の半導体集積回路用チップ（以下、単に「チップ」ともいう）は、ＰＡＤの接続によって、評価（エミュレーション）用のチップ構造にすることができ、また、製品用のチップ構造にすることもできる。」
　
（エ）「【００２５】図１（Ａ）において、評価用ＰＡＤ及び製品用ＰＡＤとＰｉｎとの接続はワイヤボンディングなどによって形成されている。
【００２６】図１（Ａ）に示すように、ターゲットシステム（図示せず）を評価するときには、全てのＰＡＤ（評価用ＰＡＤ及び製品用ＰＡＤ）とＰｉｎがワイヤボンディングによって接続された状態にする。これによって、本発明の半導体集積回路用チップ２ａは、ＥＶＡチップの構造となり、このＰｉｎに図示しないＩＣＥ（In-Circuit Emulator）が接続される。また、ＩＣＥには、ホストシステム（図示せず）が接続される。このようにして、製品版のチップを実装した状態で評価を行うことができる。
【００２７】チップの評価が終了したときは、図１（Ｂ）に示すように、評価用ＰＡＤ（図１においては、評価用ＰＡＤ１１、１２、１３）とチップ外周に設けられたＰｉｎとのボンディングを取り外す。これにより、Ｐｉｎに接続されているのは製品用ＰＡＤ（図１においては、製品用ＰＡＤ２１、２２、２３）だけとなる。つまり、１つのチップのボンディング切換だけで、評価用チップ２ａを製品版のチップ２ｂに変更することができる。」
　
（オ）「【図１】」には、半導体素子４上に配置された複数の製品用ＰＡＤ（２１、２２、２３）の内側に、複数の評価用ＰＡＤ（１１、１２、１３）が配置され、前記複数の評価用ＰＡＤは、前記複数の製品用ＰＡＤの一部に沿って配置されている様子が記載されている。
　
　ここで、（ア）の段落【０００１】における記載「本発明は、ＣＰＵコアを搭載するＡＳＩＣ（Application Specific Integrated Circuit）等の半導体集積回路装置に用いられる半導体集積回路用チップ及びエミュレーションシステムに関する。」、及び（イ）の段落【００１６】における記載「本発明の半導体集積回路用チップは、…半導体素子と、半導体素子上に形成され、複数の評価用Ｐｉｎに接続される複数の評価用ＰＡＤと、半導体素子上の複数の評価用ＰＡＤの外側に形成され、複数の製品用Ｐｉｎに接続される複数の製品用ＰＡＤと、を備える、ことを特徴とする。」からすると、引用文献には、ＣＰＵコアを搭載する半導体素子であって、複数の製品用ＰＡＤと複数の評価用ＰＡＤとを備えた半導体素子が記載されている。
　
　（イ）の段落【００１６】における記載「半導体素子上に形成され、複数の評価用Ｐｉｎに接続される複数の評価用ＰＡＤと、半導体素子上の複数の評価用ＰＡＤの外側に形成され、複数の製品用Ｐｉｎに接続される複数の製品用ＰＡＤと、を備える…」、及び（オ）の「【図１】」に関する記載「半導体素子４上に配置された複数の製品用ＰＡＤ（２１、２２、２３）の内側に、複数の評価用ＰＡＤ（１１、１２、１３）が配置され、前記複数の評価用ＰＡＤは、前記複数の製品用ＰＡＤの一部に沿って配置されている様子が記載されている。」からすると、前記複数の評価用ＰＡＤは、前記複数の製品用ＰＡＤより内側に配置され、前記複数の評価用ＰＡＤは、前記複数の製品用ＰＡＤの一部に沿って配置されていると解される。
　
　そして、（ウ）の段落【００２３】における記載「本発明の半導体集積回路用チップ（以下、単に「チップ」ともいう）は、ＰＡＤの接続によって、評価（エミュレーション）用のチップ構造にすることができ、また、製品用のチップ構造にすることもできる。」、（エ）の段落【００２６】における記載「ターゲットシステム（図示せず）を評価するときには、全てのＰＡＤ（評価用ＰＡＤ及び製品用ＰＡＤ）とＰｉｎがワイヤボンディングによって接続された状態にする。」、及び（エ）の段落【００２７】における記載「チップの評価が終了したときは、…評価用ＰＡＤ（図１においては、評価用ＰＡＤ１１、１２、１３）とチップ外周に設けられたＰｉｎとのボンディングを取り外す。これにより、Ｐｉｎに接続されているのは製品用ＰＡＤ…だけとなる。つまり、１つのチップのボンディング切換だけで、評価用チップ２ａを製品版のチップ２ｂに変更することができる。」からすると、前記複数の評価用ＰＡＤは、エミュレーション時のみボンディングされると解される。
　
　よって、（ア）〜（オ）における記載及びその関連する図面からすると、引用文献には、以下の発明（以下「引用発明」という）が記載されていると認められる。
　
　半導体素子に配置された複数の製品用ＰＡＤと、
　エミュレーション時のみボンディングされる複数の評価用ＰＡＤとを備え、
　前記複数の評価用ＰＡＤは、前記複数の製品用ＰＡＤより内側に配置され、
前記複数の評価用ＰＡＤは、前記複数の製品用ＰＡＤの一部に沿って配置されたＣＰＵコアを搭載する半導体素子。
　
３．対比
　ここで、本願発明と引用発明とを比較する。
　引用発明の「半導体素子」及び「ＣＰＵコアを搭載する半導体素子」は、それぞれ本願発明の「チップ」及び「マイクロコンピュータチップ」に相当する。
　引用発明の「製品用ＰＡＤ」及び「評価用ＰＡＤ」は、それぞれ本願発明の「第１電極パッド」及び「第２電極パッド」に相当する。
　
　以上から、本願発明と引用発明とは、以下の点で一致し、また相違している。
　
（一致点）
　チップに配置された複数の第１電極パッドと、
　エミュレーション時のみボンディングされる複数の第２電極パッドとを備え、
　前記複数の第２電極パッドは、前記複数の第１電極パッドより内側に配置され、
前記複数の第２電極パッドは、前記複数の第１電極パッドの一部に沿って配置されたマイクロコンピュータチップ。
　
（相違点１）
　本願発明の「複数の第１電極パッド」は、「チップ周縁部に配置され」ているのに対して、引用発明の「複数の製品用ＰＡＤ」が、半導体素子周縁部に配置されているかどうか、不明な点。
　
（相違点２）
　本願発明の「複数の第２電極パッド」は、「機能回路が形成された領域の上に配置され」ているのに対して、引用発明の「複数の評価用ＰＡＤ」が、機能回路が形成された領域の上に配置されているかどうか、不明な点。
　
４．判断
　相違点１について判断する。
　原査定の拒絶の理由に引用された特開２００２−２９９５６７号公報に、
「【０００８】…半導体素子１０Ｄは、その小片の半導体ウェーハ１２上の機能回路部１１Ａに多数の集積回路、その入出力バッファ１３Ａ、１３Ｂなどが形成されており、…電極パッド１６Ａ、１６Ｂが半導体ウェーハ１２の周縁１２Ａとの間の周辺部（パッド形成領域）１１Ｂに形成されている。」と記載されているように、半導体素子において電極パッドを半導体素子周縁部に配置することは、当業者にとって周知の事項（以下、「周知技術１」という）である。
　してみると、前記周知技術１を引用発明の「複数の製品用ＰＡＤ」に適用することで、引用発明の「複数の製品用ＰＡＤ」が、半導体素子周縁部に配置されるように構成することは、当業者であれば、容易に想到し得たことである。
　よって、相違点１は格別のものではない。
　
　相違点２について判断する。
　原査定の拒絶の理由に引用された特開２００２−２９９５６７号公報に、
「【００１３】…半導体素子そのもの全体の面積を大きくすることなく多数の電極パッドを配設することができる半導体素子を得ることを目的とするものである。
【００１４】
　…本発明の半導体素子においては、集積回路が形成されている半導体ウェーハの前記集積回路の一部構成要素上に電極パッドを配置、形成している。」、
「【００３３】入出力バッファ１３Ａ、１３Ｂ及び配線１４の表面に絶縁層間膜１５が形成されている。更に、この絶縁層間膜１５の表面に、電極パッド１６Ａとこれに接続された配線１７とが前記入出力バッファ１３Ａの上方に形成されている。」、
「【００３６】このように、本実施形態の半導体素子１０Ｂは、互いに並列する入出力バッファ１３Ａ、１３Ｂに対し、電極パッド１６Ａが入出力バッファ１３Ａの上方に、電極パッド１６Ｂは機能回路部１１Ａに近接して周辺部１１Ｂに配設され、従来技術のものと同様に千鳥足状パッド構造に形成することができ、そして電極パッド１６Ｂの半導体ウェーハ１２の端縁１２Ａに沿う方向の間隔は隣接する入出力バッファ１３Ｂとの幅と同等かそれよりより狭い幅の寸法で形成することができる。このような構造を採ることにより、…より小さいチップサイズで半導体素子１０Ｂを構成することができる。」と記載されているように、半導体素子の面積を削減するために、全ての電極パッドを半導体素子上の集積回路の一部構成要素上に配置したり、または半導体素子周縁部に配置された電極パッドより内側に配置された電極パッドを半導体素子上の集積回路の一部構成要素上に配置したりすることは、当業者にとって周知の事項（以下、「周知技術２」という）である。
　してみると、前記周知技術２を引用発明の「複数の評価用ＰＡＤ」に適用することで、引用発明の「複数の評価用ＰＡＤ」が、機能回路が形成された領域の上に配置されるように構成することは、当業者であれば、容易に想到し得たことである。
　よって、相違点２は格別のものではない。
　
　上記で検討したごとく、相違点１及び相違点２は格別のものではなく、そして、本願発明の構成によってもたらされる効果も、当業者であれば当然に予測可能なものに過ぎず格別なものとは認められない。 
　 
　したがって、本願発明は、引用文献に記載された発明、前記周知技術１、及び周知技術２に基づいて、容易に発明できたものである。
　
５．むすび
　以上のとおり、本願発明は、本願の特許出願前に日本国内又は外国において、頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　  
　よって、結論のとおり審決する。