【事件の表示】
　特願２００４−５１４０８５「メモリにおけるソフト欠陥検出のための方法及び装置」拒絶査定不服審判事件〔平成１５年１２月２４日国際公開、ＷＯ０３／１０７３５５、平成１７年１０月６日国内公表、特表２００５−５３０２９９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１５年５月７日（パリ条約に基づく優先権主張外国庁受理　２００２年６月１７日、アメリカ合衆国）を国際出願日とする特許出願であって、平成２１年１月１４日付けの拒絶理由通知に対して、同年４月２０日に意見書及び手続補正書が提出されたが、同年９月２９日付けで拒絶査定がなされた。
　それに対して、平成２２年２月５日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年７月２日付けで審尋がなされ、同年１２月２２日に回答書が提出された。
　
第２．平成２２年２月５日に提出された手続補正書による補正について
１．補正の内容
　平成２２年２月５日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜５を、補正後の特許請求の範囲の請求項１〜５と補正するものであり、補正前後の請求項１は各々次のとおりである。
　
　（補正前）
「【請求項１】
メモリアレイ（１０）を試験するための方法において、
　複数のメモリセルで前記メモリアレイを実装する段階であって、前記メモリセルは各々複数のトランジスタを含む段階と、
　前記メモリアレイを書き込む段階と、
　前記メモリアレイにある複数のビット線及び相補ビット線を、前記複数のビット線及び相補ビット線各々をそれぞれ所定の第１電圧及び所定の第２電圧に充電することによって、コンディショニングする段階であって、前記所定の第１電圧及び前記所定の第２電圧は、前記メモリアレイの完全に機能するビットのビット状態を、前記完全に機能するビットがアドレス指定される時、変更しない値を有する前記段階と、
　所定のワード線を活性化する段階であって、前記所定のワード線は、メモリセル行を選択し、また、前記メモリセル行にある各メモリセルの前記複数のトランジスタ全てを電気的導通状態にする前記段階と、
　前記所定のワード線を読み出す段階と、
　前記所定のワード線を読み出す前記段階からの結果を、前記所定のワード線に書き込まれたビット値と比較し、前記所定のワード線における何れかのメモリセルビット状態が変化したかどうかを判断する段階と、
　変化したメモリセルが前記試験に不合格であると特定する段階と、
からなる方法。」
　
　（補正後）
「【請求項１】
メモリアレイ（１０）を試験するための方法において、
　複数のメモリセルで前記メモリアレイを実装する段階であって、前記メモリセルは各々複数のトランジスタを含む段階と、
　前記メモリアレイを書き込む段階と、
　前記メモリアレイにある複数のビット線及び相補ビット線を、前記複数のビット線及び相補ビット線各々をそれぞれ所定の第１電圧及び所定の第２電圧に充電する段階であって、前記所定の第１電圧及び前記所定の第２電圧は、前記メモリアレイの完全に機能するビットのビット状態を、前記完全に機能するビットがアドレス指定される時、変更しない値を有する前記段階と、
　所定のワード線を活性化する段階であって、前記所定のワード線は、メモリセル行を選択し、また、前記メモリセル行にある各メモリセルの前記複数のトランジスタ全てを電気的導通状態にする前記段階と、
　前記所定のワード線を読み出す段階と、
　前記所定のワード線を読み出す前記段階からの結果を、前記所定のワード線に書き込まれたビット値と比較し、前記所定のワード線における何れかのメモリセルビット状態が修正されたかどうかを判断する段階と、
　修正されたメモリセルが前記試験に不合格であると特定する段階と、
からなる方法。」
　
２．補正事項の整理
　本件補正における補正事項を整理すると、以下のとおりである。
（１）補正事項１
　補正前の請求項１の「前記メモリアレイにある複数のビット線及び相補ビット線を、前記複数のビット線及び相補ビット線各々をそれぞれ所定の第１電圧及び所定の第２電圧に充電することによって、コンディショニングする段階」を、補正後の請求項１の「前記メモリアレイにある複数のビット線及び相補ビット線を、前記複数のビット線及び相補ビット線各々をそれぞれ所定の第１電圧及び所定の第２電圧に充電する段階」と補正すること。
　
（２）補正事項２
　補正前の請求項１の「前記所定のワード線を読み出す前記段階からの結果を、前記所定のワード線に書き込まれたビット値と比較し、前記所定のワード線における何れかのメモリセルビット状態が変化したかどうかを判断する段階」を、補正後の請求項１の「前記所定のワード線を読み出す前記段階からの結果を、前記所定のワード線に書き込まれたビット値と比較し、前記所定のワード線における何れかのメモリセルビット状態が修正されたかどうかを判断する段階」と補正すること。
　
（３）補正事項３
　補正前の請求項１の「変化したメモリセルが前記試験に不合格であると特定する段階」を、補正後の請求項１の「修正されたメモリセルが前記試験に不合格であると特定する段階」と補正すること。
　
（４）補正事項４
　補正前の請求項４の「前記メモリアレイにある複数のビット線及び相補ビット線を、前記各複数のビット線及び相補ビット線各々をそれぞれ所定の第１電圧及び所定の第２電圧に充電することによって、コンディショニングするための試験回路（１８、２０、２１、２２）であって、前記所定の第１電圧及び前記所定の第２電圧は、前記メモリアレイの完全に機能するビットのビット状態を、前記完全に機能するビットがアドレス指定される時、変化しない値を有し、前記試験回路は、また、所定のワード線を活性化し、前記所定のワード線は、メモリセル行を選択し、また、前記メモリセル行にある各メモリセルの前記複数のトランジスタ全てを電気的導通状態にし、あらゆる不良メモリセルは、前記活性化する段階に応答してビット状態が変化する前記試験回路」を、補正後の請求項４の「前記メモリアレイにある複数のビット線及び相補ビット線を、前記各複数のビット線及び相補ビット線各々をそれぞれ所定の第１電圧及び所定の第２電圧に充電するための試験回路（１８、２０、２１、２２）であって、前記所定の第１電圧及び前記所定の第２電圧は、前記メモリアレイの完全に機能するビットのビット状態を、前記完全に機能するビットがアドレス指定される時、変更しない値を有し、前記試験回路は、また、所定のワード線を活性化し、前記所定のワード線は、メモリセル行を選択し、また、前記メモリセル行にある各メモリセルの前記複数のトランジスタ全てを電気的導通状態にし、あらゆる不良メモリセルは、前記活性化する段階に応答してビット状態を変更する前記試験回路」と補正すること。
　
（５）補正事項５
　補正前の請求項４の「前記複数のメモリセルに接続された前記メモリセルのビット状態を出力して、どのメモリビットの状態が変化したかを判断するための手段（１６）」を、補正後の請求項４の「前記複数のメモリセルに接続された前記メモリセルのビット状態を出力して、どのメモリビット状態が修正されたかを判断するための手段（１６）」と補正すること。
　
（６）補正事項６
　補正前の請求項５の「前記メモリアレイの一部のビット線、及び前記各一部のビット線用の対応するその相補ビット線を、前記各一部のビット線をそれぞれ所定電圧に充電することによって、コンディショニングする段階」を、補正後の請求項５の「前記メモリアレイの一部のビット線、及び前記各一部のビット線用の対応するその相補ビット線を、前記各一部のビット線をそれぞれ所定電圧に充電する段階」と補正すること。
　
（７）補正事項７
　補正前の請求項５の「前記一部のビット線の各ビット線をその対応する相補ビット線に接続する段階であって、前記一部のビット線の各ビット線及びその対応する相補ビット線上の合成電圧は、前記メモリアレイの欠陥がないメモリセルのいかなるメモリ状態も変化しない前記段階」を、補正後の請求項５の「前記一部のビット線の各ビット線をその対応する相補ビット線に接続する段階であって、前記一部のビット線の各ビット線及びその対応する相補ビット線上の合成電圧は、前記メモリアレイの欠陥がないメモリセルのいかなるメモリ状態も修正しない前記段階」と補正すること。
　
３．補正の適否について
　補正事項１〜７は、いずれも補正前の請求項１、４及び５における明瞭でない記載を明瞭にするものであるから、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第４号に掲げる明瞭でない記載の釈明を目的とするものに該当する。
　したがって、補正事項１〜７は、いずれも特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項１〜７が、いずれも平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　以上のとおりであるから、本件補正は適法になされたものである。
　
第３．本願発明
　上記第２．において検討したとおり、本件補正は適法になされたものであるから、本願の請求項１〜５に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜５に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．の「（補正後）」の箇所に記載したとおりのものである。
　
第４．引用刊行物に記載された発明
１．本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平７−１８２８９５号公報（以下「引用例」という。）には、図１、２、８及び９と共に以下の記載がある（下線は当合議体において付加したものである。以下同じ。）。
　
ａ．「【０００１】
【産業上の利用分野】
本発明は、半導体記憶装置に係わり、特にマージナルセルの不良検出を行なうテスト回路に関するものである
【０００２】
【従来の技術】
図８は従来の半導体記憶装置のビット線負荷回路の回路図である。図において、ＢＬ，／ＢＬは一対のビット線、Ｌ１，Ｌ２は一対のビット線負荷トランジスタ、Ａ１，Ａ２はメモリセルを構成する転送ＭＯＳトランジスタ、Ｉ１，Ｉ２はメモリセルを構成する駆動ＭＯＳトランジスタである。
【０００３】ＳＲＡＭのメモリセルはフリップフロップとなっておりインバータ二つからなる。ワード線ＷＬが”Ｌ”レベルでメモリセルが非選択の場合、この二つのインバータはＲ１とＩ１からなるインバータとＲ２とＩ２からなるインバータを意味し、抵抗負荷型である。
【０００４】メモリセル選択線ＷＬが”Ｈ”レベルでメモリセルが選択された場合、インバータはＬ１，Ａ１，Ｉ１で構成されるものと、Ｌ２，Ａ２，Ｉ２で構成されるものからなる。この際Ｒ１，Ｒ２は通常大きな抵抗値であるので無視できる。」
　
ｂ．「【００１９】
【発明が解決しようとする課題】
不安定ながらラッチがかかっている状態で、長い時間かかる特別なディスターブをかけなければ不良にならないメモリセル（特性が分布から離れたメモリセル）をリジェクトできる半導体記憶装置を得ることを目的とする
【００２０】メモリセル内ストアノードのリークなどによる記憶情報のレベル不良をリジェクトできる半導体記憶装置を得ることを目的とする。
【００２１】
また、低電圧でのマージナルメモリセルを選別する際、試験時間がかかる低電圧での試験を避け、より高い電圧で試験できる高速試験可能な半導体記憶装置を得ることを目的とする
【００２２】
【課題を解決するための手段】
手段１．複数のフリップフロップ型メモリセルと、これらのメモリセルとデータ信号の入力、出力をする一対のビット線と、これらのビット線を一定レベルにプリチャージするためのビット線負荷トランジスタを備えた半導体記憶装置において、テスト時にビット線負荷トランジスタの能力を下げたことを特徴とする。
　
ｃ．「【００２６】
【実施例】以下本発明の実施例を図面を用いて詳細に説明する。
【００２７】
図１は手段１，３に係わる第一の実施例を示す図である。図１において、ＢＬ，／ＢＬは一対のビット線、Ｌ１，Ｌ２はノーマリーオンの一対のビット線負荷トランジスタ、Ｌ３，Ｌ４は信号ＴＥＳＴｂにより切り替えられる一対のビット線負荷トランジスタ、Ｐ１はビット線対の同電位化トランジスタでゲートには信号ＥＱが与えられる。Ａ１，Ａ２，Ｉ１，Ｉ２はメモリセルを構成するＮチャンネルＭＯＳトランジスタ
【００２８】本実施例の特徴は、ビット線負荷トランジスタＬ３，Ｌ４のゲート入力信号を通常動作時に”Ｈ”としてＬ３，Ｌ４をオンするように、テスト時に”Ｌ”としてオフする様にした点である。これにより、テスト時ビット線負荷能力を小さくしている。
【００２９】ＴＥＳＴｂ信号であるが、半導体記憶装置内に特別にＰＡＤを設けて外部から入力することにより簡単に実現できるが、既存の外部入力端子に特別なタイミングなり電位を与えて実現するようなものであってもよい。」
　
ｄ．「【００３０】
図２はテスト時の動作波形を示した図である。図２に示す波形は、ａ１に”Ｈ”データが書き込まれた場合である。また、図２（ａ）はワード線信号ＷＬ，ビット線電位等化信号ＥＱのタイミングを示している。図２（ｂ），図２（ｃ），図２（ｄ）は図２（ａ）タイミングでのビット線電位およびメモリセルストアノード電位を示したものである
【００３１】
動作波形を簡単に説明する
【００３２】
図２（ａ）は書き込み，非選択，読みだしの順に、／ＷＥ，ＷＬ，ＥＱのタイミングを示したものである。あるメモリセルに対して、書き込み及び読みだし時、ワード線ＷＬが選択される。ワード線選択時以外はそのメモリセルにとっては非選択状態となる。書き込みは／ＷＥ信号が”Ｌ”の期間に行われる。ビット線電位の等化は読みだし直前に行われる。ビット線電位等化信号形成回路は特に図示しなかったが、一般的なアドレス遷移検出信号から生成する方法を用いればよい
【００３３】
図２（ｂ）は正常メモリセルの例である。セルノードにリークなどが特に発生していないのでセルノード電位は正常に保たれている
【００３４】
図２（ｃ）は、図９に示す従来例においてノードａ１にリーク（対ＶＳＳ）がある場合である。説明は従来例の項で行ったのでここでは省略する
【００３５】
図２（ｄ）は本実施例の動作波形を示すものである
　
ｅ．「【００３６】
書き込み時、書き込みトランジスタのオン抵抗に比較してリーク抵抗が十分大きいとする。（もし、書き込みトランジスタのオン抵抗に比較してリーク抵抗が小さいような場合には通常の簡単なファンクションテストで不良として検出できるので、ここでは考えない。）リークにより失われた電荷が書き込みドライバトランジスタからａ１に電荷が供給されるため、ａ１は”Ｈ”電位に保たれている
【００３７】
メモリセル非選択時、メモリセル高抵抗負荷Ｒ１に比較してリーク抵抗が無視できない値であるので、（無視できる値であれば、リークに対してはマージナルセルではなく正常なものとして扱える。）リーク電流をＲ１で補いきれなくなりａ１の電位は低下しＲ１とリーク抵抗の分圧で決まる電位に収束する
【００３８】
書き込み終了後のビット線を考えると、プリチャージを能力の低い負荷トランジスタＬ１，Ｌ２で行う為、電位の回復には多少の時間がかかる。その後読みだし直前にＥＱ信号により等電位化される
【００３９】
非選択後読みだし動作を考える。テスト時のビット線負荷能力をメモリセルを構成する転送ＭＯＳトランジスタの能力と同等もしくはそれ以下にすることにより転送ＭＯＳトランジスタが開いてもａ１電位は正常”Ｈ”電位に復活しない。従って読みだし時、デルタＶｇｓ（メモリセル駆動ＭＯＳトランジスタＩ１，Ｉ２のゲート・ソース間電位Ｖｇｓの差）が確保できず、メモリーセルデータは反転する。このようにして、セルノードリークなどによる記憶情報のレベル不良を検出できる
　
ｆ．「【００７２】以上、マージナルな不良を簡単なテストでリジェクトできるので、信頼性の高い半導体記憶装置が得られるという効果がある。」
　
２．ここにおいて，引用例に記載された「半導体記憶装置」における「メモリセル」がアレイを形成していること、換言すれば、引用例に記載された「半導体記憶装置」が「メモリセル」のアレイを備えていることは当業者の技術常識であるから、引用例には、メモリセルのアレイをテストするための方法が記載されているものと認められる。
　そして、引用例に記載された「半導体記憶装置」の「メモリセル」が「ＮチャンネルＭＯＳトランジスタＡ１，Ａ２，Ｉ１，Ｉ２」を含んでいることは、図１及び０００２段落等の記載から明らかである。
　
３．引用例の図２（ａ）における「書き込み」と記載された期間において、メモリセルのアレイにデータの書き込みが行われていることは明らかである。
　また、００２７段落に記載されている「一対のビット線」「ＢＬ、／ＢＬ」が、メモリセルのアレイに備えられたものであることは当業者にとって自明である。
　また、００３８段落の「書き込み終了後のビット線を考えると、プリチャージを能力の低い負荷トランジスタＬ１，Ｌ２で行う為、電位の回復には多少の時間がかかる。」という記載、及び図２（ａ）の記載から、引用例には、「ビット線ＢＬ」及び「相補ビット線／ＢＬ」を「電源電圧ＶＤＤ」に「プリチャージ」することが記載されているものと認められ、さらに、００３３段落の「図２（ｂ）は正常メモリセルの例である。セルノードにリークなどが特に発生していないのでセルノード電位は正常に保たれている。」という記載、及び図２（ｂ）における「読み出し」と記載された期間の記載を参照すると、「プリチャージ」する「電源電圧ＶＤＤ」という電圧は、メモリセルのアレイの正常なビットのビット状態を、正常なビットがアドレス指定される時に正常に保つ値であることが明らかである。
　
４．引用例の図２（ａ）における「読み出し」と記載された期間において、所定の「ワード線ＷＬ」が活性化されていることは同図から明らかであり、また、所定の「ワード線ＷＬ」が活性化されれば、それに対応するメモリセル行の選択が行われ、当該メモリセル行にある「メモリセル」の「ＮチャンネルＭＯＳトランジスタＡ１，Ａ２，Ｉ１，Ｉ２」が程度の差はあれ電気的に導通することは、図２（ｂ）及び（ｄ）から明らかである。
　したがって、引用例には、所定の「ワード線ＷＬ」を活性化し、前記所定の「ワード線ＷＬ」は、メモリセル行を選択し、また、前記メモリセル行にあるメモリセルの前記複数の「ＮチャンネルＭＯＳトランジスタＡ１，Ａ２，Ｉ１，Ｉ２」すべてを電気的導通状態とすることが記載されているものと認められる。
　そして、この「読み出し」と記載された期間において、前記所定の「ワード線ＷＬ」に接続されているメモリセル行からデータの読み出しが行われていることは、当業者にとって自明である。
　
５．００３９段落の「非選択後読みだし動作を考える。テスト時のビット線負荷能力をメモリセルを構成する転送ＭＯＳトランジスタの能力と同等もしくはそれ以下にすることにより転送ＭＯＳトランジスタが開いてもａ１電位は正常”Ｈ”電位に復活しない。従って読みだし時、デルタＶｇｓ（メモリセル駆動ＭＯＳトランジスタＩ１，Ｉ２のゲート・ソース間電位Ｖｇｓの差）が確保できず、メモリーセルデータは反転する。このようにして、セルノードリークなどによる記憶情報のレベル不良を検出できる。」という記載から、引用例には、上記４．に記載した所定の「ワード線ＷＬ」に接続されているメモリセル行からデータを読み出した結果を、前記所定の「ワード線ＷＬ」に接続されているメモリセル行に書き込まれたビット値と比較し、前記所定の「ワード線ＷＬ」に接続されているメモリセル行におけるメモリセルビット状態が修正されたかどうかを判断していることが明らかである。
　また、００７２段落の「以上、マージナルな不良を簡単なテストでリジェクトできるので、信頼性の高い半導体記憶装置が得られるという効果がある。」という記載等からみて、引用例においては、メモリセルビット状態が修正されたメモリセルについてテストに不合格であると特定していることは明らかである。
　
６．以上を総合すると、引用例には以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　「メモリセルのアレイをテストするための方法において、
　前記メモリセルはＮチャンネルＭＯＳトランジスタＡ１，Ａ２，Ｉ１，Ｉ２を含むものであり、
　前記メモリセルのアレイにデータを書き込む段階と、
　前記メモリセルのアレイに備えられているビット線ＢＬ及び相補ビット線／ＢＬを電源電圧ＶＤＤにプリチャージする段階であって、前記電源電圧ＶＤＤは、前記メモリセルのアレイの正常なビットのビット状態を、前記正常なビットがアドレス指定される時に正常に保つ値である前記段階と、
　所定のワード線ＷＬを活性化する段階であって、前記所定のワード線ＷＬは、メモリセル行を選択し、また、前記メモリセル行にあるメモリセルの前記複数のＮチャンネルＭＯＳトランジスタＡ１，Ａ２，Ｉ１，Ｉ２すべてを電気的導通状態にする前記段階と、
　前記所定のワード線ＷＬに接続されているメモリセル行からデータを読み出す段階と、
　前記所定のワード線ＷＬに接続されているメモリセル行からデータを読み出した結果を、前記所定のワード線ＷＬに接続されているメモリセル行に書き込まれたビット値と比較し、前記所定のワード線ＷＬに接続されているメモリセル行におけるメモリセルビット状態が修正されたかどうかを判断する段階と、
　メモリセルビット状態が修正されたメモリセルについてテストに不合格であると特定する段階と、からなる方法。」
　
第５．本願発明と引用発明との対比
１．引用発明の「メモリセルのアレイ」が、本願発明の「メモリアレイ（１０）」に相当することは当業者にとって明らかであるから、引用発明の「メモリセルのアレイをテストするための方法」は、本願発明の「メモリアレイ（１０）を試験するための方法」に相当する。
　また、引用発明は、テストの対象となる「メモリセル」が「ＮチャンネルＭＯＳトランジスタＡ１，Ａ２，Ｉ１，Ｉ２」という複数のトランジスタを含むものであるところ、引用発明においても、テストを行うに当たり、本願発明と同様に、「複数のメモリセルで前記メモリアレイを実装する段階であって、前記メモリセルは各々複数のトランジスタを含む段階」を備えていなければならないことは当業者にとって自明である。
　
２．引用発明の「前記メモリセルのアレイにデータを書き込む段階」は、本願発明の「前記メモリアレイを書き込む段階」に相当する。
　
３．引用発明の「ビット線ＢＬ及び相補ビット線／ＢＬ」は、本願発明の「ビット線及び相補ビット線」に相当し、引用発明の「電源電圧ＶＤＤ」は、本願発明の「所定の第１電圧」及び「所定の第２電圧」に相当する。
　また、引用発明の「プリチャージする」ことが、本願発明の「充電する」ことに相当することは明らかである。
　さらに、引用発明の「正常なビット」が、本願発明の「完全に機能するビット」に相当し、引用発明の「前記正常なビットがアドレス指定される時に正常に保つ」ことが、本願発明の「前記完全に機能するビットがアドレス指定される時、変更しない」ことに相当することも明らかである。
　したがって、引用発明の「前記メモリセルのアレイに備えられているビット線ＢＬ及び相補ビット線／ＢＬを電源電圧ＶＤＤにプリチャージする段階であって、前記電源電圧ＶＤＤは、前記メモリセルのアレイの正常なビットのビット状態を、前記正常なビットがアドレス指定される時に正常に保つ値である前記段階」と、本願発明の「前記メモリアレイにある複数のビット線及び相補ビット線を、前記複数のビット線及び相補ビット線各々をそれぞれ所定の第１電圧及び所定の第２電圧に充電する段階であって、前記所定の第１電圧及び前記所定の第２電圧は、前記メモリアレイの完全に機能するビットのビット状態を、前記完全に機能するビットがアドレス指定される時、変更しない値を有する前記段階」とは、「前記メモリアレイにあるビット線及び相補ビット線を所定の第１電圧及び所定の第２電圧に充電する段階であって、前記所定の第１電圧及び前記所定の第２電圧は、前記メモリアレイの完全に機能するビットのビット状態を、前記完全に機能するビットがアドレス指定される時、変更しない値を有する前記段階」である点で一致する。
　
４．引用発明の「所定のワード線ＷＬ」が、本願発明の「所定のワード線」に相当することは、当業者にとって自明である。
　したがって、引用発明の「所定のワード線ＷＬを活性化する段階であって、前記所定のワード線ＷＬは、メモリセル行を選択し、また、前記メモリセル行にある各メモリセルの前記複数のＮチャンネルＭＯＳトランジスタＡ１，Ａ２，Ｉ１，Ｉ２すべてを電気的導通状態にする前記段階」と、本願発明の「所定のワード線を活性化する段階であって、前記所定のワード線は、メモリセル行を選択し、また、前記メモリセル行にある各メモリセルの前記複数のトランジスタ全てを電気的導通状態にする前記段階」とは、「所定のワード線を活性化する段階であって、前記所定のワード線は、メモリセル行を選択し、また、前記メモリセル行にあるメモリセルの前記複数のトランジスタ全てを電気的導通状態にする前記段階」である点で一致する。
　
５．引用発明の「前記所定のワード線ＷＬに接続されているメモリセル行からデータを読み出す段階」は、本願発明の「前記所定のワード線を読み出す段階」に相当する。
　
６．引用発明の「前記所定のワード線ＷＬに接続されているメモリセル行からデータを読み出した結果を、前記所定のワード線ＷＬに接続されているメモリセル行に書き込まれたビット値と比較し、前記所定のワード線ＷＬに接続されているメモリセル行におけるメモリセルビット状態が修正されたかどうかを判断する段階」と、本願発明の「前記所定のワード線を読み出す前記段階からの結果を、前記所定のワード線に書き込まれたビット値と比較し、前記所定のワード線における何れかのメモリセルビット状態が修正されたかどうかを判断する段階」とは、「前記所定のワード線を読み出す前記段階からの結果を、前記所定のワード線に書き込まれたビット値と比較し、前記所定のワード線におけるメモリセルビット状態が修正されたかどうかを判断する段階」である点で一致する。
　
７．引用発明の「メモリセルビット状態が修正されたメモリセルについてテストに不合格であると特定する段階」は、本願発明の「修正されたメモリセルが前記試験に不合格であると特定する段階」に相当する。
　
８．したがって、本願発明と引用発明とは、
　「メモリアレイ（１０）を試験するための方法において、
　複数のメモリセルで前記メモリアレイを実装する段階であって、前記メモリセルは各々複数のトランジスタを含む段階と、
　前記メモリアレイを書き込む段階と、
　前記メモリアレイにあるビット線及び相補ビット線を所定の第１電圧及び所定の第２電圧に充電する段階であって、前記所定の第１電圧及び前記所定の第２電圧は、前記メモリアレイの完全に機能するビットのビット状態を、前記完全に機能するビットがアドレス指定される時、変更しない値を有する前記段階と、
　所定のワード線を活性化する段階であって、前記所定のワード線は、メモリセル行を選択し、また、前記メモリセル行にあるメモリセルの前記複数のトランジスタ全てを電気的導通状態にする前記段階と、
　前記所定のワード線を読み出す段階と、
　前記所定のワード線を読み出す前記段階からの結果を、前記所定のワード線に書き込まれたビット値と比較し、前記所定のワード線におけるメモリセルビット状態が修正されたかどうかを判断する段階と、
　修正されたメモリセルが前記試験に不合格であると特定する段階と、からなる方法。」
　
　である点で一致し、以下の点で相違する。
　
　（相違点）
　本願発明は、「前記メモリアレイにある
複数の
複数の
各々をそれぞれ
各
何れかの
　すなわち、引用発明は、「前記メモリセルのアレイに備えられているビット線ＢＬ及び相補ビット線／ＢＬを電源電圧ＶＤＤにプリチャージする段階」、「前記メモリセル行にあるメモリセルの前記複数のＮチャンネルＭＯＳトランジスタＡ１，Ａ２，Ｉ１，Ｉ２すべてを電気的導通状態にする前記段階」、及び「前記所定のワード線ＷＬに接続されているメモリセル行におけるメモリセルビット状態が修正されたかどうかを判断する段階」を備えているにとどまり、「『前記メモリセルのアレイに備えられている』
複数の
複数の
各々をそれぞれ
各
いずれかの
　
第６．相違点についての当審の判断
１．本願発明と引用発明との相違点は、本願発明は、同一のワード線に接続され、複数のビット線及び相補ビット線に接続された複数のメモリセルに対する試験を同時に行い、いずれかのメモリセルに不良があるか否かを判断しているのに対して、引用発明は、一つのワード線に接続され、一対のビット線及び相補ビット線に接続された一つのメモリセルに対する試験を行い、そのメモリセルに不良があるか否かを判断しているという試験方法の差異に起因するものであると認められるが、一般に、半導体記憶装置の試験方法において、同一のワード線に接続され、複数のビット線及び相補ビット線に接続された複数のメモリセルに対する試験を同時に行い、いずれかのメモリセルに不良があるか否かを判断することは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である周知例１及び２の以下の記載からも分かるように、当業者における周知技術である。
　
ａ．周知例１：特開平４−３５６７９９号公報
　「【０００９】
次に、メモリセルＭＣに記憶されたテストデータの読出および読出されたテストデータと期待値データとの比較を説明する
【００１０】
まず、ロウデコーダ３により複数のワード線ＷＬのうち１つが選択される。それにより、選択されたワード線ＷＬに接続されるメモリセルＭＣから対応するビット線対ＢＬ，／ＢＬにテストデータがそれぞれ読出される。読出されたテストデータは対応するセンスアンプ５０により増幅される
【００１１】次に、信号ＴＲが“Ｌ”レベルのままで信号ＬＴＥが“Ｈ”レベルに立上がる。これにより、ＮチャネルＭＯＳトランジスタ１２３，１２４がオン状態になる。
その結果、メモリセルＭＣから読出された各テストデータが対応する比較回路１００に伝達される。各比較回路１００には、ラッチ回路１１０に蓄積された期待値データがノードＮＡ，ＮＢおよびノードＮＶ，ＮＷを介して伝達されている。各比較回路１００は、メモリセルＭＣから読出されたテストデータとラッチ回路１１０に蓄積された期待値データとを比較し、その比較結果を検出線ＬＴＳに出力する
【００１２】
すべての比較回路１００において、メモリセルＭＣから読出されたテストデータとラッチ回路１１０に蓄積された期待値データとが一致した場合には、検出線ＬＴＳの電位は“Ｈ”レベルに保持される。少なくとも１つの比較回路１００において、メモリセルＭＣから読出されたテストデータとラッチ回路１１０に蓄積された期待値データとが一致しなかった場合には、検出線ＬＴＳの電位が“Ｌ”レベルに放電される。
　
ｂ．周知例２：特開平７−９３９９６号公報
　「【要約】
【目的】　１回の読み出し動作により複数のメモリセルのテストを行いうるようにしてテスト時間の短縮化を図る。
【構成】　各ディジット線対（ＤＧＴｋ，ＤＧＢｋ）（ｋ＝１、２、…、ｎ）には複数のメモリセルが接続されている。
あるワード線に連なるメモリセルに同一のデータを書き込んでおく。バスラインＢＬＢ，ＢＬＴを電源電位Ｖ
ＣＣ
にプリチャージした後、そのワード線を選択してそのワード線に係るメモリセルのデータを各ディジット線対に読み出す。
　「【００１３】
テストモードにおいて、先の実施例の場合と同様に、テストの行われるメモリセルには同一のデータが書き込まれ、一斉にディジット線対（ＤＧＴ１、ＤＧＢ１）〜（ＤＧＴｎ〜ＤＧＢｎ）に読み出される。また、バスラインＢＬＢ、ＢＬＴのメモリ側の部分は差動アンプ寄りの部分から分離され電源電位Ｖ
ＣＣ
にプリチャージされる。ここで、ディジット線対（ＤＧＴ１、ＤＧＢ１）〜（ＤＧＴｎ、ＤＧＢｎ）に読み出された期待データが、バスラインＢＬＢの電荷を引き抜き、バスラインＢＬＴの電位を変化させないものであるとする。
【００１４】次いで、全てのＹスイッチ信号ＹＳＷ１〜ＹＳＷｎを同時にあるいはプリチャージをやり直すことなく連続的にハイレベルとする。このときのバスラインの電位状態を図５（ａ）、（ｂ）において時刻ｔ１にて示す（但し、バスラインＢＬＢについては差動アンプ寄りの部分の電位を、バスラインＢＬＴについてはメモリ側の部分の電位を示す）。このとき、読み出されたデータが期待値通りであれば、バスラインＢＬＴの電位は、図５（ａ）に示すように、プリチャージ電位ＶＣＣからリーク電流分低下するに留まる。これに対し、期待値とは異なるデータが読み出された場合には、図５（ｂ）に示されるように、バスラインＢＬＴの電位は急速に低下する。
すなわち、期待値通りのデータが読み出された場合にはバスラインＢＬＴの電位がプリチャージ電位Ｖ
ＣＣ
−Ｖ
ＴＮ
より下がることはないが、そうでない場合には一定時間経過後にはバスラインＢＬＴの電位がＢＬＢの電位より低くなる。
　
２．したがって、上記周知技術を勘案すれば、引用発明において、同一のワード線に接続され、複数のビット線及び相補ビット線に接続された複数のメモリセルに対する試験を同時に行い、いずれかのメモリセルに不良があるか否かを判断する構成とすること、すなわち、本願発明のように、「前記メモリアレイにある
複数の
複数の
各々をそれぞれ
各
何れかの
　よって、本願発明と引用発明との相違点は、周知技術を勘案することにより当業者が容易になし得た範囲に含まれる程度のものであるから、本願発明は、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第７．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。