【事件の表示】
　特願２０００−２７４２２９「液晶表示装置及びその駆動方法」拒絶査定不服審判事件〔平成１４年　１月３１日出願公開、特開２００２−　３２０６４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
特許出願　　　　　　：平成１２年　９月　８日
（優先日　平成１２年　６月２９日）
拒絶理由通知　　　　：平成１９年１１月　９日（起案日）
意見及び手続補正　　：平成２０年　３月　４日
拒絶理由通知（最後）：平成２０年　５月２９日（起案日）
意見及び手続補正　　：平成２０年　９月２４日
補正の却下の決定　　：平成２０年１２月　３日（起案日）
（平成２０年９月２４日付けの手続補正の却下）
拒絶査定　　　　　　：平成２０年１２月　３日（起案日）
審判請求　　　　　　：平成２１年　４月　６日
手続補正　　　　　　：平成２１年　５月　１日
審尋　　　　　　　　：平成２２年　４月１９日（起案日）
回答　　　　　　　　：平成２２年　９月１５日
　
第２　補正の却下の決定
［補正の却下の決定の結論］
　平成２１年５月１日付けの手続補正を却下する。
　
［理由］
１　本件補正の内容
　平成２１年５月１日付けの手続補正（以下「本件補正」という）は明細書の特許請求の範囲の記載を補正するものである。
　なお，平成２０年９月２４日付けの手続補正は平成２０年１２月３日付けの補正の却下の決定で却下されているので，本件補正は平成２０年３月４日付け手続補正により補正された明細書の特許請求の範囲についてするものである。
　
２　本件補正の目的
　本件補正後の発明は，平成２１年５月１日付け手続補正により補正された明細書及び図面の記載からみて，当該手続補正により補正された特許請求の範囲の請求項１ないし４に記載された事項により特定されるとおりのものである（以下「本件補正後発明１」，「本件補正後発明２」などという。）。また，本件補正前の発明は，平成２０年３月４日付け手続補正により補正された明細書及び図面の記載からみて，当該手続補正により補正された特許請求の範囲の請求項１ないし７に記載されている事項により特定されるとおりのものである（以下「本件補正前発明１」，「本件補正前発明２」などという。）。
　本件補正の内容を整理すると，以下のとおりとなる。なお，当審において下線を付した。
(1)　補正事項１
　本件補正前発明１について，
ア　本件補正前発明１を特定するために必要な事項である「外部から入力される２画素データずつを順次的に受けて，少なくとも１ラインのデータを
複数個のグループ
第１グループ及び第２グループ
イ　本件補正前発明１を特定するために必要な事項である「前記ラインメモリと液晶パネルとに連結されて，前記ラインメモリから出力されるデータに対応して液晶パネルを駆動する
ｎ（ｎは１以上の整数）個の駆動集積回路を含む駆動回路
ｎ（ｎは１以上の整数）個の駆動集積回路をそれぞれ含む第１及び第２駆動集積回路グループ
ウ　本件補正前発明１を特定するために必要な事項である「前記ラインメモリと
駆動回路
第１データクロックを生成し
第１及び第２駆動集積回路グループ
第１データクロックと，前記第１データクロックと位相が反対である第２データクロックを生成し
前記ラインメモリの
前記第１データクロックと位相が反対である第２データクロックを生成し，前記第１データクロックに対応してラインメモリの第１グループから２画素データを送信ラインを通じて前記駆動回路に出力し，前記第２データクロックに対応してラインメモリーの第２グループから２画素データを前記送信ラインと違う送信ラインを通じて前記駆動回路に出力して，前記第１及び第２グループの４画素データをそれぞれ２画素データずつお互いに１／２周期の時間差のタイミングで前記第１及び第２駆動集積回路グループに順次供給する
(2)　補正事項２
　請求項３，５及び７を削除する。
(3)　補正事項３
　請求項３の削除に伴い本件補正前発明４を本件補正後発明３とするとともに，補正事項１と整合するように記載を改める。
(4)　補正事項４
　請求項５の削除に伴い本件補正前発明６を本件補正後発明４とするとともに，
ア　本件補正前発明６を特定するために必要な事項である「２画素データを順次に入力して少なくとも１ライン分のデータを
複数個のグループ
第１グループ及び第２グループ
イ　本件補正前発明６を特定するために必要な事項である「前記第１データクロックの１周期の間の互いに異なる時点で各グループから２画素データを液晶パネルを駆動する
ｎ（ｎは１以上の整数）個の駆動集積回路を含む駆動回路
ｎ（ｎは１以上の整数）個の駆動集積回路をそれぞれ含む第１及び第２駆動集積回路グループ
ウ　本件補正前発明６を特定するために必要な事項である「入力されるデータクロックを前記分割されたグループ数に対応する分周比で分周して第１データクロックを生成するデータクロック生成段階」を「入力されるデータクロックを前記分割されたグループ数に対応する分周比で分周して第１データクロックを生成するデータクロック生成段階」及び「
前記データクロック生成段階で前記第１データクロックと位相が反対である第２データクロックを生成して，前記第１データクロックに対応してラインメモリの第１グループから２画素データを送信ラインを通じて前記駆動回路に出力し，前記第２データクロックに対応してラインメモリーの第２グループから２画素データを前記送信ラインと違う送信ラインを通じて前記駆動回路に出力して，前記第１及び第２グループの４画素データをそれぞれ２画素データずつお互いに１／２周期の時間差のタイミングで前記第１及び第２駆動集積回路グループに順次供給する
　
　そうしてみると，本件補正は，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２（以下，単に「特許法第１７条の２」という。）第４項第１号に規定する請求項の削除及び同項第２号に規定する特許請求の範囲の減縮を目的とする補正に該当する。
　そこで，本件補正後発明１について，特許法第１７条の２第５項において準用する同法第１２６条第５項に規定する要件を満たすか否か，すなわち，本件補正後発明１が特許出願の際独立して特許を受けることができるものであるか否かを以下で検討する。
　
３　本件補正後発明１
　本件補正後発明１は，本件補正により補正された明細書及び図面の記載からみて，請求項１に記載された事項により特定される下記のとおりのものである。
　
　　　　　　　　　　　　　　　　　記
　
　液晶表示装置において，
　外部から入力される２画素データずつを順次的に受けて，少なくとも１ラインのデータを第１グループ及び第２グループに分割して保存し，各グループから２画素データずつ出力するラインメモリと；
　前記ラインメモリと液晶パネルとに連結されて，前記ラインメモリから出力されるデータに対応して液晶パネルを駆動するｎ（ｎは１以上の整数）個の駆動集積回路をそれぞれ含む第１及び第２駆動集積回路グループと；
　前記ラインメモリと第１及び第２駆動集積回路グループとに連結され，外部から入力されるデータクロックを受けて，分割されたグループの数に対応する分周比で分周して第１データクロックと，前記第１データクロックと位相が反対である第２データクロックを生成し，該第１データクロックの各周期毎に互いに異なる時点で前記ラインメモリの各グループの２画素データをそれぞれ前記駆動回路に出力させるタイミングコントローラーとを具備し，
　前記各グループの２画素データは前記各駆動集積回路と接続された偶数番目の画素に供給される偶数データと,各駆動集積回路と接続された奇数番目の画素に供給される奇数データで構成されて，
　前記タイミングコントローラーは，前記第１データクロックと位相が反対である第２データクロックを生成し，前記第１データクロックに対応してラインメモリの第１グループから２画素データを送信ラインを通じて前記駆動回路に出力し，前記第２データクロックに対応してラインメモリーの第２グループから２画素データを前記送信ラインと違う送信ラインを通じて前記駆動回路に出力して，前記第１及び第２グループの４画素データをそれぞれ２画素データずつお互いに１／２周期の時間差のタイミングで前記第１及び第２駆動集積回路グループに順次供給することを特徴とする液晶表示装置。
　
４　引用例１に記載の発明
　本願の優先日よりも前に頒布された刊行物である特開平５−２３２８９８号公報（最後の拒絶理由通知の引用文献１，以下「引用例１」という。）には，各図とともに以下の事項が記載されている。
記載事項ア　「【０００１】【産業上の利用分野】本発明は，マトリクス型画像表示装置の画像信号処理回路に関するものである。」
記載事項イ　「【０００３】マトリクス型画像表示装置のパネルに駆動信号を入力する駆動回路においては，直列に送られてくる画像信号を駆動回路内で並べ換えて，並列にパネルに入力する。画像信号としてパーソナルコンピュータの１ビットディジタル信号（白黒）を用いると，画像信号の周波数は約１８ＭＨｚである。これに対しデータ駆動回路は並べ換え回路を構成するシフトレジスタ，データレジスタ回路により動作周波数が制限されているために，データ駆動回路は１０ＭＨｚ程度で動作する。したがって，高速の画像信号は一旦メモリ等に記憶した後，データ駆動回路の動作周波数に合わせた低い周波数で読み出してデータ駆動回路に送る必要がある。
【０００４】従来例の画像信号処理回路のブロック図を図５に示し，図６には図５のブロック図の動作を説明するタイミング図を示す。図５において，３はスイッチ，４はスイッチ３からなる選択回路，５はデータ駆動回路，６は走査回路，７は液晶パネル，８は制御回路，１４はラインメモリで内部に３２０個のメモリを持つとし，液晶パネル７の画素数を６４０×４００とし，ラインメモリ１４は２個で１ライン分のデータを記憶する。この液晶パネル７は各画素にアモルファス薄膜トランジスタを持つアクティブマトリクス型とする。また，データ駆動回路５は３２０本の出力端子を持ち，２個で液晶パネル７の６４０本のデータ線を駆動する。このデータ駆動回路の画像信号信号取り込み周波数は，最高で１０ＭＨｚである。
【０００５】図６のタイミング図においてはラインメモリ１４の動作を示しており，１から６４０までの数字は１ラインの何番目の画像信号であるかを示す。Ｗはディジタル画像信号をメモリにデータとして書き込む期間であり，Ｒはメモリから読み出す期間を示す。」
記載事項ウ　「【０００６】この画像信号処理回路の動作を説明する。第１ライン前半の画像信号１から３２０まではラインメモリ１４の（１）に記憶され，引き続き第１ライン後半の画像信号３２１から６４０はラインメモリ１４の（２）に記憶される。書込み周波数は約１８ＭＨｚである。第２ラインの期間においては選択回路４はラインメモリ（１）及びラインメモリ（２）を選択し，これらラインメモリ（１），（２）から並列で画像信号が読み出される。
【０００７】第１ラインの画像信号は前半と後半に分割されてラインメモリ（１），（２）に記憶されているので，１番目の画像信号と３２１番目の画像信号との２つが並列で読出される。以下同様に，２番目と３２２番目，３番目と３２３番目とが読出される。読出し周波数は書込み周波数の半分の９ＭＨｚになり，データ駆動回路５で取込み可能となる。第２ラインの期間では，前半の画像信号１から３２０まではラインメモリ１４の（３）に記憶され，引続き後半の画像信号３２１から６４０はラインメモリ１４の（４）に記憶される。ラインメモリ（１）より出力される画像信号１から３２０はデータ駆動回路５の（３）に順次入力され，ラインメモリ（２）より出力される画像信号３２１から６４０はデータ駆動回路５の（４）に順次入力される。入力された画像信号はデータ駆動回路（３），（４）内のデータレジスタに蓄えられて並べられ，第３ラインの期間に画像信号１から６４０は一斉に液晶パネル７に送出される。
【０００８】液晶パネルに送出される信号は，液晶を駆動するためにデータ駆動回路５ａの（３），（４）内のレベルシフト回路で±５Ｖ程度の信号に変換される。第３ラインの期間に走査回路６から液晶パネル７の第１ラインにオンパルスを印加することにより，第１ラインにゲートが接続された薄膜トランジスタがオンし，第１ラインの画像信号１から６４０が所定の位置に表示される。第３ラインの期間においては，前半でラインメモリ１４の（１）に第３ラインの前半の画像信号を書込み，後半でラインメモリ１４の（２）に後半と画像信号を書込む。
【０００９】また，第３ラインの期間において，選択回路（４）はラインメモリ（３），（４）の出力を選択し，ラインメモリ（３）から出力された画像信号はデータ駆動回路（３）に入力し，ラインメモリ（４）から出力された画像信号はデータ駆動回路（４）に入力する。入力された画像信号はデータ駆動回路（３），（４）内のデータレジスタに並べられ，第４ラインの期間に画像信号１から６４０は一斉に液晶パネル７に送出され，液晶パネル７の第２ラインにオンパルスを印加する。この動作を繰返し，１ラインの画像信号を順次表示していくことにより，１枚の画像表示を得ることができる。
【００１０】従来の技術においては，２個のラインメモリ１４を２組用意し，１ライン分の画像信号を前半と後半に分割して記憶し，画像信号読出し時に前半と後半の２つの画像信号を並列に読出して，２つのデータ駆動回路５に並列に入力していた。この方法によれば，画像信号周波数に比べ，データ駆動回路の画像信号取り込み周波数は半分にすることができる。」
記載事項エ　「【００１５】【実施例】図１は本発明の画像信号処理回路の第１の実施例のブロック図，図２は図１の動作を説明するタイミング図である。図において，画像信号はパーソナルコンピュータの画像信号，１はメモリ，２は２個のメモリからなるメモリの組，３はスイッチ，４はスイッチ３からなる選択回路，５はデータ駆動回路，６は走査回路，７は液晶パネル，８は制御回路である。画像信号は１ビット（白黒）のディジタル信号である。メモリ１の（１）から（４）はそれぞれ画像信号１ビット分を記憶する。画像信号はメモリ（１）から（４）に順次記憶される。また，このメモリ１の読出しはメモリ（１）と（２）及びメモリ（３）と（４）とをそれぞれ１組として，１組ずつ同時に行う。読出された２つの画像信号は本来連続した２画素分の画像信号で，選択回路４を通って同時にデータ駆動回路５に取込まれる。画像信号のデータ駆動回路への取込み（メモリ回路からの読出し）周波数は，メモリ回路への画像信号の書き込み周波数の半分となる。
【００１６】また，液晶パネル７の画素数は６４０×４００であり，各画素にアモルファス薄膜トランジスタを持つアクティブマトリクス型である。データ駆動回路５は２つの画像信号入力端子を持ち，２つの画像信号を同時に取込む。このデータ駆動回路５は３２０本の出力端子を持ち，２個で液晶パネル７の６４０本のデータ線を駆動する。制御回路８は各回路を制御する。
【００１７】図２の動作図においては，メモリ１の（１）から（４）の動作を示しており，１から６４０までの数字は１ラインの何番目の画像信号であるかを示す。Ｗはディジタル画像信号をメモリにデータとして書き込む期間であり，Ｒはメモリから読出す期間を示す。」
記載事項オ　「【００１８】次に本実施例の動作を説明する。第１ラインの１番目の画像信号はメモリ１の（１）に書込まれ，次に２番目の画像信号はメモリ１の（２）に書込まれる。その書込み周波数は約１８ＭＨｚである。３番目，４番目の画像信号をメモリ（３）及びメモリ（４）に順に書込んでいる期間，選択回路４ではメモリ（１）及びメモリ（２）の出力が選択され，１番目の画像信号と２番目の画像信号との２つが並列で読出される。その読出し周波数は書込み周波数の半分の９ＭＨｚになり，データ駆動回路５で取込み可能となる。
【００１９】２つの画像信号はデータ駆動回路５の（１）内のデータレジスタに格納される。さらに５番目，６番目の画像信号をメモリ（１）及びメモリ（２）に順に書込んでいる期間には，選択回路ではメモリ（３）及びメモリ（４）の出力が選択され，３番目の画像信号と４番目の画像信号との２つが並列で読出され，そしてデータ駆動回路４の（１）に格納される。
【００２０】この動作を繰返して３２０個の画像信号をデータ駆動回路（１）に順次入力，格納した後，画像信号３２１から６４０はデータ駆動回路（２）に同様に２つの画像信号を並列で順次入力する。入力された画像信号はデータ駆動回路（１）及び（２）内のデータレジスタに蓄えられて並べられ，第２ラインの期間に画像信号１から６４０は一斉に液晶パネル７に送出される。
【００２１】液晶パネル７に送出される信号は，液晶を駆動するためにデータ駆動回路（１）及び（２）内のレベルシフト回路で±５Ｖ程度の信号に変換される。第２ラインの期間に走査回路６から液晶パネル７の第１ラインにオンパルスを印加することにより，第１ラインにゲートが接続された薄膜トランジスタがオンし，第１ラインの画像信号１から６４０が所定の位置に表示される。画像信号の第２ラインの期間においても，第１ラインと同様に画像信号はメモリ１ないし４に順次書込み，選択回路４でメモリ（１）及び（２）またはメモリ（３）及びメモリ（４）の出力を選択し，２つの画像信号を並列で読出す。
【００２２】画像信号は２つずつデータ駆動回路（１）内のデータレジスタに順次格納される。３２０個の画像信号をデータ駆動回路（１）に格納した後，画像信号３２１から６４０はデータ駆動回路（２）に同様に２つの画像信号を並列で順次入力する。入力された画像信号はデータ駆動回路（１）及び（２）内のデータレジスタに蓄えられて並べられ，第３ランインの期間に画像信号１から６４０は一斉に液晶パネル７に送出される。この動作を繰り返し，１ラインの画像信号を順次表示していくことにより，１枚の画像表示を得ることができる。」
記載事項カ　「【００３１】【発明の効果】以上説明したように本発明の画像信号処理回路は，小さいメモリ回路規模でデータ駆動回路の動作周波数を下げることができるという効果がある。」
記載事項キ　記載事項アないしウ及び図５のブロック図並びに技術常識を勘案すると，図５には以下の構成が記載されている。
「　制御回路は，ラインメモリ（１）ないし（４）並びにデータ駆動回路（３）及び（４）とに連結され，ラインメモリ（１）及び（３）から画像信号を一方の信号ラインを通じてデータ駆動回路（３）に出力し，ラインメモリ（２）及び（４）から画像信号を他方の信号ラインを通じてデータ駆動回路（４）に出力して，ラインメモリ（１）ないし（４）の画素信号をそれぞれデータ駆動回路（３）及び（４）に順次供給する。」
　
　記載事項アないしウ並びに図５及び６を考慮して引用例１に記載された発明を分説して記載すると，下記のとおりとなる（以下，この発明を「引用発明１」といい，また，分説された構成を「構成要件Ａ」などという。）。
　
　　　　　　　　　　　　　　　　　記
　
Ａ　選択回路，データ駆動回路，走査回路，液晶パネル，制御回路，ラインメモリを備え，
Ｂ　２個のラインメモリを２組用意し，１ライン分の画像信号を前半と後半に分割して記憶し，画像信号読出し時に前半と後半の２つの画像信号を並列に読出して，２つのデータ駆動回路に並列に入力し，画像信号周波数に比べ，データ駆動回路の画像信号取り込み周波数を半分にすることができる，マトリクス型画像表示装置であって，
Ｃ　制御回路は，ラインメモリ（１）ないし（４）並びにデータ駆動回路（３）及び（４）とに連結され，ラインメモリ（１）及び（３）から画像信号を一方の信号ラインを通じてデータ駆動回路（３）に出力し，ラインメモリ（２）及び（４）から画像信号を他方の信号ラインを通じてデータ駆動回路（４）に出力して，ラインメモリ（１）ないし（４）の画素信号をそれぞれデータ駆動回路（３）及び（４）に順次供給し，
Ｄ　第１ライン前半の画像信号１から３２０まではラインメモリの（１）に記憶され，引き続き第１ライン後半の画像信号３２１から６４０はラインメモリの（２）に記憶され，
Ｅ　第２ラインの期間においては選択回路はラインメモリ（１）及びラインメモリ（２）を選択し，これらラインメモリ（１），（２）から並列で画像信号が読み出され，
Ｆ　ラインメモリ（１）より出力される画像信号１から３２０はデータ駆動回路の（３）に順次入力され，ラインメモリ（２）より出力される画像信号３２１から６４０はデータ駆動回路の（４）に順次入力され，
Ｇ　入力された画像信号はデータ駆動回路（３），（４）内のデータレジスタに蓄えられて並べられ，第３ラインの期間に画像信号１から６４０は一斉に液晶パネルに送出され，
Ｈ　第２ラインの期間では，前半の画像信号１から３２０まではラインメモリの（３）に記憶され，引続き後半の画像信号３２１から６４０はラインメモリの（４）に記憶され，
Ｉ　第３ラインの期間において，選択回路はラインメモリ（３），（４）の出力を選択し，ラインメモリ（３）から出力された画像信号はデータ駆動回路（３）に入力し，ラインメモリ（４）から出力された画像信号はデータ駆動回路（４）に入力し，
Ｊ　入力された画像信号はデータ駆動回路（３），（４）内のデータレジスタに並べられ，第４ラインの期間に画像信号１から６４０は一斉に液晶パネルに送出され，
Ｋ　この動作を繰返し，１ラインの画像信号を順次表示していくことにより，１枚の画像表示を得て，
Ｌ　高速の画像信号を一旦メモリ等に記憶した後，データ駆動回路の動作周波数に合わせた低い周波数で読み出してデータ駆動回路に送る，
Ｍ　マトリクス型画像表示装置。
　
　また，記載事項ア，エないしカ及び図１ないし３並びに技術常識を考慮すると，引用例１には下記の発明（以下「引用発明２」という）も記載されている。
　
　　　　　　　　　　　　　　　　　記
　
　２個のメモリからなるメモリの組，スイッチからなる選択回路，データ駆動回路，走査回路，液晶パネル，制御回路を備え，
　第１ラインの１番目の画像信号はメモリ（１）に書込まれ，次に２番目の画像信号はメモリ（２）に書込まれ，
　３番目，４番目の画像信号をメモリ（３）及びメモリ（４）に順に書込んでいる期間，選択回路４ではメモリ（１）及びメモリ（２）の出力が選択され，１番目の画像信号と２番目の画像信号との２つが並列で読出され，
　２つの画像信号はデータ駆動回路の（１）内のデータレジスタに格納され，
　さらに５番目，６番目の画像信号をメモリ（１）及びメモリ（２）に順に書込んでいる期間には，選択回路ではメモリ（３）及びメモリ（４）の出力が選択され，３番目の画像信号と４番目の画像信号との２つが並列で読出され，そしてデータ駆動回路の（１）に格納され，
　この動作を繰返し，すなわち，メモリの組に画像信号が順に書込まれ，次にメモリの組の出力が選択され，奇数番目の画像信号と偶数番目の画像信号との２つが並列で読出されデータ駆動回路に格納される動作を繰返し，
　３２０個の画像信号をデータ駆動回路（１）に順次入力，格納した後，画像信号３２１から６４０はデータ駆動回路（２）に同様に２つの画像信号を並列で順次入力し，入力された画像信号はデータ駆動回路（１）及び（２）内のデータレジスタに蓄えられて並べられ，第２ラインの期間に画像信号１から６４０は一斉に液晶パネル７に送出され，
　この動作を繰り返し，１ラインの画像信号を順次表示していくことにより，１枚の画像表示を得ることにより，
　小さいメモリ回路規模でデータ駆動回路の動作周波数を下げることができる，
　マトリクス型画像表示装置。
　
５　引用例２に記載の発明
　本願の優先日よりも前に頒布された刊行物である特開平８−２２２６６号公報（最後の拒絶理由通知の引用文献２，以下「引用例２」という。）には，各図とともに以下の事項が記載されている。
記載事項Ａ　「【０１６５】図２３は，本発明の液晶表示装置の他の実施例（実施例６）であるＴＦＴ液晶表示モジュールの表示制御装置の概略構成を示すブロック図である。
【０１６６】本実施例６は，表示制御装置２０１を，データ処理部と制御信号処理／生成部とに分けた場合の実施例である。
【０１６７】図２４は，図２３に示すデータ処理部の回路構成を示す図である。
【０１６８】図２５は，図２３に示すデータ処理部のタイミングチャートを示す図である。
【０１６９】図２４において，制御信号処理／生成部２３０は，本体コンピュータからの制御信号（クロック，表示タイミング信号，同期信号）を受けて，データ処理部（２３１，２３２）および各液晶ドライバへ（ドレインドライバ２１１，ゲートドライバ２０６）の制御信号を生成する。
【０１７０】図２４に示すデータ処理部（２３１，２３２）は，マルチプレクサ２３３と，クロックＣＫ１が入力されるＤ型フリップフロップ２３４と，クロックＣＫ２が入力されるＤ型フリップフロップ２３５とが従属接続されてなり，本体コンピュータからの表示用データを受け取り，制御信号処理／生成部２３０からのクロック信号を基にドレインドライバ２１１に表示用データを出力する。」
記載事項Ｂ　「【０１７１】図２５に示すタイミングチャートから明かなように，上側のデータ処理部２３１に入力されるクロック信号（ＣＫ２）と，下側のデータ処理部２３２に入力されるクロック信号（ＣＫ２）とは，位相が１８０゜相違しており，また，クロック信号（ＣＫ２）は，本体コンピュータからのクロック信号の２倍の周期を有している。
【０１７２】これにより，上側および下側のデータ処理部（２３１，２３２）において，本体コンピュータからのクロック信号と同一周波数のクロック信号（ＣＫ１）により，Ｄ型フリップフロップ２３４に取り込まれた表示用データは，上側のデータ処理部２３１のＤ型フリップフロップ２３５において，クロック信号（ＣＫ２）により１つおきの表示用データ（ａ，ｃ，ｅ…）が取り込まれ，上側データバスに出力され，同様に，下側のデータ処理部２３２のＤ型フリップフロップ２３５において，クロック信号（ＣＫ２）により１つおきの表示用データ（ｂ，ｄ，ｆ…）が取り込まれ，下側データバスに出力される。
【０１７３】なお，表示用データは，各色毎６ビットの１８ビットで構成されている。」
　
　これら記載事項及び図２３ないし２５を考慮すると，引用例２には下記の発明（以下「引用発明３」という）が記載されている。
　
　　　　　　　　　　　　　　　　　記
　
　本体コンピュータからの制御信号（クロック，表示タイミング信号，同期信号）を受けて，データ処理部および各液晶ドライバへの制御信号を生成する制御信号処理／生成部，本体コンピュータからの表示用データを受け取り，制御信号処理／生成部からのクロック信号を基にドレインドライバに表示用データを出力するデータ処理部を含む液晶表示装置であって，
　上側のデータ処理部２３１に入力されるクロック信号（ＣＫ２）と，下側のデータ処理部２３２に入力されるクロック信号（ＣＫ２）とは，位相が１８０゜相違しており，また，クロック信号（ＣＫ２）は，本体コンピュータからのクロック信号の２倍の周期を有し，
　上側および下側のデータ処理部（２３１，２３２）において，本体コンピュータからのクロック信号と同一周波数のクロック信号（ＣＫ１）により，Ｄ型フリップフロップ２３４に取り込まれた表示用データは，上側のデータ処理部２３１のＤ型フリップフロップ２３５において，クロック信号（ＣＫ２）により１つおきの表示用データ（ａ，ｃ，ｅ…）が取り込まれ，上側データバスに出力され，同様に，下側のデータ処理部２３２のＤ型フリップフロップ２３５において，クロック信号（ＣＫ２）により１つおきの表示用データ（ｂ，ｄ，ｆ…）が取り込まれ，下側データバスに出力される，
　液晶表示装置。
　
６　対比
　本件補正後発明１と引用発明１を対比すると以下のとおりとなる。
(1)　液晶表示装置
　構成要件Ａ及びＢからみて，引用発明１の「マトリクス型画像表示装置」は本件補正後発明１の「液晶表示装置」に相当する。
(2)　ラインメモリ
　構成要件Ｄ，Ｅ，Ｈ及びＩからみて，引用発明１の「ラインメモリ（１）及び（３）」並びに「ラインメモリ（２）及び（４）」は，それぞれ，本件補正後発明１の「（ラインメモリの）第１グループ」及び「（ラインメモリの）第２グループ」に相当する。また，引用発明１の「画像信号」と本件補正後発明１の「２画素データ」及び「４画素データ」とは，（後述の相違点を除いた）「画素データ」の点で共通する。さらにまた，引用発明１の「ラインメモリ」と本件補正後発明１の「ラインメモリ」は，（後述の相違点を除いた）「外部から入力される画素データを順次的に受けて，少なくとも１ラインのデータを第１グループ及び第２グループに分割して保存し，各グループから出力するラインメモリ」の点で共通する。
(3)　駆動集積回路グループ
　構成要件Ｂ，Ｆ，Ｇ，ＩないしＫからみて，引用発明１の「液晶パネル」は本件補正後発明１の「液晶パネル」に相当し，また，引用発明１の「データ駆動回路」が駆動集積回路を含むことは技術的に見て明らかである。さらにまた，引用発明１の「データ駆動回路（３）及び（４）」と本件補正後発明１の「第１及び第２駆動集積回路グループ」とは，「前記ラインメモリと液晶パネルとに連結されて，前記ラインメモリから出力されるデータに対応して液晶パネルを駆動するｎ（ｎは１以上の整数）個の駆動集積回路をそれぞれ含む第１及び第２駆動集積回路グループ」の点で一致する。
(4)　タイミングコントローラー
　構成要件Ｃからみて，引用発明１の「一方の信号ライン」及び「他方の信号ライン」は，本件補正後発明１の「（ラインメモリの第１グループの）送信ライン」及び「前記送信ラインと違う送信ライン」に相当する。また，引用発明１の「制御回路」と本件補正後発明１の「タイミングコントローラー」とは，（後述の相違点を除いた）「前記ラインメモリと第１及び第２駆動集積回路グループとに連結され，前記ラインメモリの各グループの画素データをそれぞれ前記駆動回路に出力させる」，「ラインメモリの第１グループから画素データを送信ラインを通じて前記駆動回路に出力し，ラインメモリーの第２グループから画素データを前記送信ラインと違う送信ラインを通じて前記駆動回路に出力して，前記第１及び第２グループの画素データをそれぞれ前記第１及び第２駆動集積回路グループに順次供給する」点で共通する。
　
　そうしてみると，本件補正後発明１と引用発明１とは，
「　液晶表示装置において，
　外部から入力される画素データを順次的に受けて，少なくとも１ラインのデータを第１グループ及び第２グループに分割して保存し，各グループから出力するラインメモリと；
　前記ラインメモリと液晶パネルとに連結されて，前記ラインメモリから出力されるデータに対応して液晶パネルを駆動するｎ（ｎは１以上の整数）個の駆動集積回路をそれぞれ含む第１及び第２駆動集積回路グループと；
　前記ラインメモリと第１及び第２駆動集積回路グループとに連結され，前記ラインメモリの各グループの画素データをそれぞれ前記駆動回路に出力させるタイミングコントローラーとを具備し，
　前記タイミングコントローラーは，ラインメモリの第１グループから画素データを送信ラインを通じて前記駆動回路に出力し，ラインメモリーの第２グループから画素データを前記送信ラインと違う送信ラインを通じて前記駆動回路に出力して，前記第１及び第２グループの画素データをそれぞれ前記第１及び第２駆動集積回路グループに順次供給する液晶表示装置。」
の点で一致し，以下の点で相違する。
　
（相違点１）
　画素データに関して，本件補正後発明１は，「
前記各グループの２画素データは前記各駆動集積回路と接続された偶数番目の画素に供給される偶数データと,各駆動集積回路と接続された奇数番目の画素に供給される奇数データで構成されて
２画素データずつ
２画素データずつ
２画素データ
２画素データ
２画素データ
４画素データ
２画素データずつ
　
（相違点２）
　本件補正後発明１のタイミングコントローラーは，「
外部から入力されるデータクロックを受けて，分割されたグループの数に対応する分周比で分周して第１データクロックと，前記第１データクロックと位相が反対である第２データクロックを生成し，該第１データクロックの各周期毎に互いに異なる時点で
前記第１データクロックと位相が反対である第２データクロックを生成し，前記第１データクロックに対応して
前記第２データクロックに対応して
お互いに１／２周期の時間差のタイミングで
　
７　判断
（相違点１について）
　引用例１には，引用発明２として，２個のメモリからなるメモリの組，スイッチからなる選択回路，データ駆動回路，走査回路，液晶パネル，制御回路を備え，メモリの組に画像信号が順に書込まれ，次にメモリの組の出力が選択され，奇数番目の画像信号と偶数番目の画像信号との２つが並列で読出されデータ駆動回路に格納される動作を繰返し，小さいメモリ回路規模でデータ駆動回路の動作周波数を下げることができるマトリクス型画像表示装置の構成が開示されている。
　他方，引用発明１は，画素数６４０×４００の液晶パネルを前提として「高速の画像信号を一旦メモリ等に記憶した後，データ駆動回路の動作周波数に合わせた低い周波数で読み出してデータ駆動回路に送る」（構成要件Ｌ）ようにした発明であるところ，本願の優先日の技術水準，例えば画素数１９２０×１０８０，ＭＰＥＧ２のデジタル放送に対応可能な液晶表示装置を前提とするならば，引用発明１の課題解決手段だけでは不十分なことは明らかである。そうしてみると，引用発明１の１ラインの前半の画像信号と後半の画像信号を並列にデータ駆動回路に出力する構成と引用発明２の奇数番目の画像信号と偶数番目の画像信号を並列にデータ駆動回路に出力する構成を組み合わせてデータ駆動回路の動作周波数をさらに下げるようにすることは，当業者における通常の創意工夫の範囲内の事項である。
　なお，液晶表示装置に入力される画素データの形式として予め奇数及び偶数で分割された画素データ形式は本願の優先日において一般的なものであり，この点は請求人も自認しているものであるが（【０００５】），必要ならば，引用例２の図２６，特開平９−１７９５３５号公報の図１，特開平６−１０２８３７号公報の図２（Ｌ１，Ｌ２）を参照されたい（なお，この場合においては，むしろ画素データをそのまま並列で受け入れて引用発明２のように並列でデータ駆動回路に送出するよう構成する方が自然であるともいえる。）。
　また，引用例１の記載内容によれば，データ駆動回路の動作周波数をさらに下げるようにするために，引用発明１の構成を全て棄て引用発明２の構成のみに基づいて引用発明２の「２個のメモリからなるメモリの組」を例えば引用例１の【００２８】の記載に従い「３個のメモリからなるメモリの組」とすることも考えられ，このようにした方がメモリ回路規模は小さくなる。しかしながら，上述の技術水準を考慮するならば引用発明１のメモリ回路規模は考慮に値しない程度のものであるのに対し，引用発明２に従うならば多数（メモリ数の２倍）のクロックを書込み周波数に同期した精度で生成して画像信号データを振り分ける必要がある（図４）から，本願の優先日における当業者が引用発明１の構成を全て棄てるとはいえない。
　
（相違点２について）
　引用発明３の制御信号処理／生成部は，本体コンピュータからのクロック（ＣＫ１）を受けてこれを分周比２で分周して，上側のデータバスへ表示用データを出力するクロック（ＣＫ２），及び，これとは１８０°位相が異なる下側のデータバスへ表示用データを出力するクロック（ＣＫ２）を生成するものである。また，引用発明１と引用発明３はともに液晶表示装置に関するものであり，しかも，引用発明１は画像信号の前半と画像信号の後半を異なる信号ラインに出力するものであるから，前半の出力と後半の出力において異なるクロックを採用することに適したものである。そうしてみると，引用発明１における画像出力のために引用発明３のクロックを利用し，相違点２に係る構成を備えたものとすることは当業者が容易にできることである。
　
　また，これら相違点によって奏される本件補正後発明１の作用効果は，引用発明１ないし３から当業者が予測できる範囲内のものである。
　なお，クロックを多相化すればピーク電流や輻射ノイズが低減されることは当然に期待されることである（必要ならば，特開平１−２００３９６号公報，特開２０００−３５７７７号公報（【０００５】），特開昭６０−２４５３７８号公報，特開平６−２８９８２２号公報（【００２３】ないし【００２５】）を参照。）。
　
８　小括
　以上のとおり，本件補正後発明１は，引用発明１ないし３に基いて当業者が容易に発明することができたものであるから，特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　したがって，本件補正は特許法第１７条の２第５項で準用する同法第１２６条第５項の規定に違反するものであるから，同法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。
　
第３　本願発明
１　本願発明
　平成２１年５月１日付けの手続補正は却下されたので，本願の請求項１に係る発明（以下「本願発明」という。）は，平成２０年３月４日付け手続補正により補正された明細書及び図面の記載からみて，当該手続補正により補正された特許請求の範囲の請求項１に記載された事項により特定される，下記のものである。
　
　　　　　　　　　　　　　　　　　記
　
液晶表示装置において，外部から入力される２画素データずつを順次的に受けて，少なくとも１ラインのデータを複数個のグループに分割して保存し，各グループから２画素データずつ出力するラインメモリと；前記ラインメモリと液晶パネルとに連結されて，前記ラインメモリから出力されるデータに対応して液晶パネルを駆動するｎ（ｎは１以上の整数）個の駆動集積回路を含む駆動回路と；前記ラインメモリと駆動回路とに連結され，外部から入力されるデータクロックを受けて，分割されたグループの数に対応する分周比で分周して第１データクロックを生成し，該第１データクロックの各周期毎に互いに異なる時点で各グループの２画素データをそれぞれ前記駆動回路に出力させるタイミングコントローラーとを具備し，
前記各グループの２画素データは前記各駆動集積回路と接続された偶数番目の画素に供給される偶数データと,各駆動集積回路と接続された奇数番目の画素に供給される奇数データで構成されることを特徴とする液晶表示装置。
　
２　引用発明
　原査定の拒絶の理由で引用された引用例及びその記載事項は，「第２　補正の却下の決定」の「４　引用例１に記載の発明」及び「５　引用例２に記載の発明」に記載したとおりである。
　
３　対比及び判断
　本願発明は，本件補正後発明１の，(1)「外部から入力される２画素データずつを順次的に受けて，少なくとも１ラインのデータを第１グループ及び第２グループに分割して保存し，各グループから２画素データずつ出力するラインメモリ」を「外部から入力される２画素データずつを順次的に受けて，少なくとも１ラインのデータを複数個のグループに分割して保存し，各グループから２画素データずつ出力するラインメモリ」に拡張し，(2)「前記ラインメモリと液晶パネルとに連結されて，前記ラインメモリから出力されるデータに対応して液晶パネルを駆動するｎ（ｎは１以上の整数）個の駆動集積回路をそれぞれ含む第１及び第２駆動集積回路グループ」を「前記ラインメモリと液晶パネルとに連結されて，前記ラインメモリから出力されるデータに対応して液晶パネルを駆動するｎ（ｎは１以上の整数）個の駆動集積回路を含む駆動回路」に拡張し，(3)「前記ラインメモリと第１及び第２駆動集積回路グループとに連結され，外部から入力されるデータクロックを受けて，分割されたグループの数に対応する分周比で分周して第１データクロックと，前記第１データクロックと位相が反対である第２データクロックを生成し，該第１データクロックの各周期毎に互いに異なる時点で前記ラインメモリの各グループの２画素データをそれぞれ前記駆動回路に出力させるタイミングコントローラー」及び「前記タイミングコントローラーは，前記第１データクロックと位相が反対である第２データクロックを生成し，前記第１データクロックに対応してラインメモリの第１グループから２画素データを送信ラインを通じて前記駆動回路に出力し，前記第２データクロックに対応してラインメモリーの第２グループから２画素データを前記送信ラインと違う送信ラインを通じて前記駆動回路に出力して，前記第１及び第２グループの４画素データをそれぞれ２画素データずつお互いに１／２周期の時間差のタイミングで前記第１及び第２駆動集積回路グループに順次供給する」を「前記ラインメモリと駆動回路とに連結され，外部から入力されるデータクロックを受けて，分割されたグループの数に対応する分周比で分周して第１データクロックを生成し，該第１データクロックの各周期毎に互いに異なる時点で各グループの２画素データをそれぞれ前記駆動回路に出力させるタイミングコントローラー」に拡張するものである。
　
　そうすると，本願発明の構成要件を全て含み，さらに他の構成要件を付加したものに相当する本件補正後発明１が「第２　補正の却下の決定」で述べた理由により引用発明１ないし３に基いて当業者が容易に発明をすることができたものであるから，本願発明も同様の理由により，引用発明１ないし３に基いて当業者が容易に発明をすることができたものである。
　
４　小括
　以上のとおり，本願発明は引用発明１ないし３に基いて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
第４　結論
　したがって，その余の請求項にかかる発明について検討するまでもなく，本願は拒絶すべきものである。
　よって，結論のとおり審決する。