【事件の表示】
　特願２００３−４３５２６５「半導体装置およびその製造方法」拒絶査定不服審判事件〔平成１７年　７月２１日出願公開、特開２００５−１９７２８７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成１５年１２月２６日の出願であって，平成２０年２月２２日付けの拒絶理由通知に対して，同年５月１日に意見書が提出されたが，同年６月１０日付けで拒絶査定がされ，これに対し，同年７月１７日に審判請求がされたものである。
　
第２　本願発明の容易想到性（進歩性）について
１　本願発明
　本願の請求項１に係る発明（以下「本願発明」という。）は，願書に添付した特許請求の範囲の請求項１に記載された，次のとおりのものである。 
　
【請求項１】
「第１導電型の半導体基板と，
　この半導体基板上に設けられ，上記第１導電型のドリフト層，および上記第１導電型とは異なる第２導電型のリサーフ層を，上記半導体基板に平行な横方向に交互に配置してスーパージャンクション構造を形成した半導体層とを含み，
　上記リサーフ層は，上記半導体層を貫通するトレンチの内側壁に沿って形成されており，
　上記ドリフト層は，上記リサーフ層が上記半導体基板との接触部を有しないように，上記リサーフ層と上記半導体基板との間に介在する分離領域を有していることを特徴とする半導体装置。」
　
２　引用例の表示
　　引用例：特開２００３−１０１０２２号公報
　
３　引用例の記載内容と引用発明
３−１　原査定の拒絶の理由に引用された，本願の出願前に日本国内において頒布された刊行物である特開２００３−１０１０２２号公報（以下「引用例」という。）には，「電力用半導体素子」（発明の名称）に関して，図１〜図４，図８，図９，図１８とともに，次の記載がある。（なお，下線は当審で付加した。）
　
　　ア　発明の背景等
・「【０００１】
【発明の属する技術分野】
本発明は，電力用半導体素子に係り，特に伝導層（ドリフト層）部分にリサーフ構造を有する電力用半導体素子に関するもので，例えば縦形パワーＭＯＳＦＥＴ，ＳＢＤ（ショッキーバリアダイオード）やＳＩＴ（静電誘導型トランジスタ），ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などに使用される
【０００２】
【従来の技術】
縦形パワーＭＯＳＦＥＴにおいて，そのオン抵抗は，伝導層（ドリフト層）部分の電気抵抗に大きく依存する。このドリフト層の電気抵抗を決定するドープ濃度は，ベースとドリフト層が形成するｐｎ接合の耐圧に応じて限界以上には上げられない。このため，素子耐圧とオン抵抗にはトレードオフの関係が存在し，このトレードオフを改善することが低消費電力素子には重要となる。このトレードオフには素子材料により決まる限界があり，この限界を越えることが既存のパワー素子を越える低オン抵抗素子の実現への道である
【０００３】
この問題を解決するパワーＭＯＳＦＥＴの一例として，ドリフト層にスーパージャンクション（超接合）構造と呼ばれるリサーフ構造を埋め込んだ構造が知られている
【０００４】
図１８は，従来のパワーＭＯＳＦＥＴの構成を模式的に示す断面図である
【０００５】
このＭＯＳＦＥＴは，ｎ−型ドリフト層１０３の一方の表面にｎ＋型ドレイン層１０１が形成され，このｎ＋型ドレイン層１０１上にはドレイン電極１０５が形成されている。また，ｎ−型ドリフト層１０３の他方の表面には複数のｐ型ベース層１０６が選択的（横方向に周期的）に形成され，この各ｐ型ベース層１０６表面にはｎ＋型ソース層１０７が選択的に形成されている
【０００６】
さらに，ｎ＋型ソース層１０７およびｐ型ベース層１０６からｎ−型ドリフト層１０３を介して隣りのｐ型ベース層１０６およびｎ＋型ソース層１０７に至る領域上，つまり，横方向に隣り合うｎ＋型ソース層１０７相互間でｐ型ベース層１０６の表面上およびｎ−型ドリフト層１０３の表面上にゲート絶縁膜１０９を介してゲート電極１１０が形成されている。また，ゲート絶縁膜１０９を介してゲート電極１１０を両側から挟むように，ｐ型ベース層１０６およびｎ＋型ソース層１０７の表面に接合するソース電極１０８が形成されている
【０００７】
そして，ｎ−型ドリフト層１０３の中には，ｐ型ベース層１０６に接続されたｐ型リサーフ層１０４が所定の深さで縦方向に形成されており，このｐ型リサーフ層１０４とｎ−層１０３の一部が交互に横方向に繰り返す縦型リサーフ構造が形成されている。この場合，リサーフ間隔（セル幅）を狭くすることにより，ｎ−層１０３の不純物濃度を増やすことが可能となり，オン抵抗が下がる
【０００８】ところで，ＭＯＳＦＥＴをスイッチング電源やインバータなどに応用する場合，ＭＯＳＦＥＴと並列に高速ダイオードを接続せずに，ｎ−型ドリフト層１０３とｐ型ベース層１０６で形成される内蔵ダイオードを動作させることがある。
【０００９】この場合には，ＭＯＳＦＥＴのオン特性やスイッチング特性に加えて，内蔵ダイオードの回復特性も重要な特性の一つとなる。中でも内蔵ダイオードのオン状態からオフ状態に移る逆回復特性が重要な特性となる。通常のＭＯＳＦＥＴの内蔵ダイオード逆回復特性は，通常の高速ダイオードと逆回復電流や逆回復時間の大小はあるものの，電流波形が滑らかなソフトなリカバリー波形となる。
【００１０】しかし，ドリフト層にスーパージャンクション構造を有するＭＯＳＦＥＴの内蔵ダイオード逆回復特性は，電流が急激に変化するハードなリカバリー波形となり，ノイズの原因となる。
【００１１】この原因は，ドリフト層空乏化の様子の違いにある。通常のＭＯＳＦＥＴのドリフト層は，印加電圧が大きくなると徐々に空乏化が進むが，スーパージャンクション構造は，少しの印加電圧で完全に空乏するので，ドリフト層１０３内のキャリアが速やかになくなる。このため，内蔵ダイオードの逆回復時には，流れている電流が急激に零となるハードなリカバリー波形となってしまう。
【００１２】
【発明が解決しようとする課題】上記したように従来のスーパージャンクション構造を有するＭＯＳＦＥＴの内蔵ダイオード逆回復特性は，電流が急激に変化するハードなリカバリー波形となり，ノイズの原因となるという問題があった。
【００１３】本発明は上記の問題点を解決すべくなされたもので，スーパージャンクション構造によりオン抵抗を下げつつ，内蔵ダイオードの逆回復特性がソフトなリカバリー波形となる電力用半導体素子を提供することを目的とする。」
　
　　イ　第１の実施形態
・「【００１５】
【発明の実施の形態】以下，図面を参照して本発明の実施の形態を詳細に説明する。なお，以下の実施形態では，第１導電型をｎ型，第２導電型をｐ型としている。また，図面中の同一名称の部分には同一番号を付している。
【００１６】＜第１の実施形態＞図１は，本発明の第１の実施形態に係るパワーＭＯＳＦＥＴの構成を模式的に示す断面図である。
【００１７】
このパワーＭＯＳＦＥＴは，第１の半導体層であるｎ−型ドリフト層（以下，ｎ−層と記す）２の一方の表面には，縦型のリサーフ構造（スーパージャンクション構造）が形成されている
つまり，第２の半導体層であるｎ層３と第３の半導体層であるｐ型リサーフ層４が，それぞれ深さ方向（縦方向）に形成されるとともに深さ方向とは直交する方向（横方向）の面内で交互に繰り返すように形成されている
のように，ドリフト層は，スーパージャンクション構造とｎ−層２の二つの領域で形成されている
【００１８】前記ｎ−層２の他方の表面には，高濃度半導体層であるｎ＋型ドレイン層１が形成され，このｎ＋型ドレイン層１上には第１の主電極としてドレイン電極５が形成されている。
【００１９】なお，前記ｎ−層２とｎ＋型ドレイン層１の形成方法は，ｎ−層２の片面に不純物拡散をして形成しても，ｎ＋型ドレイン層１を基板としてｎ−層２を結晶成長しても良い。
【００２０】前記スーパージャンクション構造の表面には，第４の半導体層であるｐ型ベース層６が選択的（横方向に周期的，平面ストライプ形状）に形成され，このｐ型ベース層６の表面には第５の半導体層であるｎ＋型ソース層７が選択的，且つ，平面ストライプ形状に拡散形成されている。この場合，ｐ型ベース層６の中央部の下部に前記ｐ型リサーフ層４が形成されている。
【００２１】ここで，ｐ型ベース層６は，一例として，約３×１０17ｃｍ-3の不純物濃度で，約２．０μｍの深さに形成され，ｎ＋型ソース層７は，一例として，約１×１０20ｃｍ-3の不純物濃度で，約０．２μｍの深さに形成されている。
【００２２】さらに，ｎ＋型ソース層７およびｐ型ベース層６からｎ層３を介して隣りのｐ型ベース層６およびｎ＋型ソース層７に至る領域上，つまり，横方向に隣り合うｎ＋型ソース層７相互間でｐ型ベース層６の表面上およびｎ層３の表面上に，膜厚約０．１μｍのゲート絶縁膜（例えばＳｉ酸化膜）９を介して第１の制御電極としてゲート電極１０が平面ストライプ形状に形成されている。
【００２３】また，ゲート絶縁膜９を介してゲート電極１０を両側から挟み，ｐ型ベース層６およびｎ＋型ソース層７の表面に接合するように第２の主電極としてソース電極８が平面ストライプ形状に形成されている。
【００２４】６００Ｖ系素子の設計の一例として，ｎ＋型ドレイン層１は，不純物濃度が約６×１０18ｃｍ-3，厚さが２００μｍ，ｎ−型層２は，不純物濃度５×１０14ｃｍ-3，厚さ２６μｍとする。
【００２５】また，スーパージャンクション構造を形成するｎ層３とｐ型リサーフ層４は，不純物濃度２×１０15ｃｍ-3，厚さ２０μｍ，幅８μｍとする。この設計例では，スーパージャンクション部とｎ−層２部でそれぞれ３００Ｖづつの耐圧を分担している。ｎ−層２の厚さを厚くすれば，ｎ−層２での耐圧分担は多くなり，オン抵抗は増加し，ｎ−層２の厚さを薄くすれば，オン抵抗は低くなる。
【００２６】図２は，図１中のｎ−層２の厚さLn- とドリフト層全体の厚さ(Lsj+Ln-) の比Ln-/(Lsj+Ln-) に対するオン抵抗Ron の変化を示す。
【００２７】図３は，図１中のｎ−層２の厚さLn- がドリフト層全体の厚さ(Lsj+Ln-) の比Ln-/(Lsj+Ln-) に占める割合が変化した場合の内蔵ダイオード逆回復特性を示す。
【００２８】図２において，厚さの比Ln-/(Lsj+Ln-) が零ならば，ドリフト層の全てがスーパージャンクション構造であることとなり，厚さの比Ln-/(Lsj+Ln-) が１ならば，通常のＭＯＳＦＥＴ構造である。
【００２９】図３において，スーパージャンクション構造の場合の逆回復特性は，電流が急激に零となるハードなリカバリー波形になっているのに対して，通常のＭＯＳ構造では緩やかに電流が減少するソフトなリカバリー波形になっている。
【００３０】図２に示すように，厚さの比Ln-/(Lsj+Ln-) が小さいほどオン抵抗Ron は低くなる。つまり，オン抵抗Ron のみに注目すると，ｎ−層２の占める割合を小さくする程良い。
【００３１】しかし，図３に示すように，内蔵ダイオードの逆回復特性は，ｎ−層２の占める割合が大きいほど，通常のＭＯＳ構造の場合の特性に近づき，ソフトなリカバリー波形となる。
【００３２】図４は，図１中のｎ−層２の厚さLn- がドリフト層全体の厚さ(Lsj+Ln-) の比Ln-/(Lsj+Ln-) に占める割合が変化した場合の図３に示した逆回復時電流特性（ソフトなリカバリー波形）の傾斜の変化を示す。
【００３３】ｎ−層２の厚さLn- が占める割合が０．２１を越えると，スーパージャンクション構造のみのＭＯＳＦＥＴよりも逆回復電流の傾斜が小さくなり，ｎ−層２の厚さLn- が占める割合が０．８程度で通常のＭＯＳＦＥＴとほぼ同等なる。
【００３４】これより，オン抵抗Ron を下げつつ，ソフトなリカバリー波形となる内蔵ダイオードの実現には，ｎ−層２の厚さLn- の割合を０．２１から０．８の範囲内とすることが望ましい。」
　
　　ウ　第４の実施形態
・「【００６０】＜第４の実施形態＞
図８は，本発明の第４の実施形態に係わるパワーＭＯＳＦＥＴの断面構造を模式的に示したものである
【００６１】
第４の実施形態に係るパワーＭＯＳＦＥＴは，図１に示した第１の実施形態に係るパワーＭＯＳＦＥＴと比べて，スーパージャンクション構造の基本単位となるｐリサーフ層４とｎ層３の間に絶縁物１１がｎ−層２に達する深さで挿入されている点が異なり，ドリフト層がスーパージャンクション構造とｎ−層２の二つの領域で形成されているなどの基本構造は同じである
【００６２】
図９（Ａ）乃至（Ｆ）は，図８の構造を形成するプロセスフローを示す
【００６３】
まず，ｎ＋基板１上にｎ−層２とｎ層３が形成されたウェハ表面からエッチングを行ってトレンチ溝を形成する。その後，斜め方向から例えばボロンイオンの注入を行い，トレンチ溝側壁にｐリサーフ層４を形成する。その後，トレンチ溝内を絶縁物１１で埋め込み，表面にＭＯＳ構造を形成するプロセスなどを行い，図８に示したパワーＭＯＳＦＥＴを完成する
【００６４】このような工程によりスーパージャンクション構造を形成すると，絶縁物１１が横方向に周期的に形成されているので，不純物濃度が横方向に一定でなく分布する。なお，トレンチ溝の埋め込み材に低濃度半導体もしくは，絶縁物と半導体を組み合わせても電気的に問題はない。埋め込み材に用いる半導体は，単結晶半導体でも多結晶半導体でもよい。
【００６５】また，
図８に示したパワーＭＯＳＦＥＴのトレンチ溝は，ｎ−層２に到達する程度に形成されているが，ｎ＋層１に到達する深さまで形成してもよい
　
　　エ　図面の記載
・例えば，図８を参照すると，ｎ−層２（ｎ−型ドリフト層２）は，ｐリサーフ層４（ｐ型リサーフ層４）とｎ＋基板１の間に存在している。
　
３−２ 引用発明
　上記ア〜エによれば，引用例には，次の発明が開示されているといえる（以下，この発明を「引用発明」という。）。
　
「ｎ＋基板１と，
　前記基板１上に設けられたｎ−型ドリフト層２と，
　前記ｎ−型ドリフト層２の表面に設けられた，ｎ層３とｐ型リサーフ層４が，それぞれ深さ方向である縦方向に形成されるとともに深さ方向とは直交する横方向の面内で交互に繰り返すように形成された縦型のスーパージャンクション構造を含み，
　前記ｐ型リサーフ層４は前記ｎ−型ドリフト層２に到達するトレンチ溝側壁に形成されており，
　ドリフト層は，前記スーパージャンクション構造と前記ｎ−型ドリフト層２とで形成されていることを特徴とする電力用半導体素子。」
　
４　対比
（１）次に，本願発明と引用発明とを対比する。
　　ア　引用発明の「ｎ＋基板１」は，本願発明の「第１導電型の半導体基板」に相当する。
　　イ　引用発明の「ドリフト層は，前記スーパージャンクション構造と前記ｎ−型ドリフト層２とで形成されている」ので，引用発明において，「ドリフト層」である「ｎ−型ドリフト層２」と，「縦型のスーパージャンクション構造」の「ｎ層３」とを併せたものは，本願発明の「第１導電型のドリフト層」に対応する。
　引用発明の「ｐ型リサーフ層４」，「縦型のスーパージャンクション構造」は，それぞれ，本願発明の「第２導電型のリサーフ層」，「スーパージャンクション構造」に対応する。
　引用発明のｎ層３とｐ型リサーフ層４は，全体として半導体層を構成している。
　そうすると，引用発明の，
「前記基板１上に設けられたｎ−型ドリフト層２と，
　前記ｎ−型ドリフト層２の表面に設けられた，ｎ層３とｐ型リサーフ層４が，それぞれ深さ方向である縦方向に形成されるとともに深さ方向とは直交する横方向の面内で交互に繰り返すように形成された縦型のスーパージャンクション構造を含み」
　との構成は，本願発明の，
「この半導体基板上に設けられ，上記第１導電型のドリフト層，および上記第１導電型とは異なる第２導電型のリサーフ層を，上記半導体基板に平行な横方向に交互に配置してスーパージャンクション構造を形成した半導体層とを含み」
　との構成に相当する。
　　ウ　引用発明の「トレンチ溝側壁」は，本願発明の「トレンチの内側壁」に対応するので，引用発明の「前記ｐ型リサーフ層４は前記ｎ−型ドリフト層２に到達するトレンチ溝側壁に形成されて」いるとの構成は，本願発明の「前記ｐ型リサーフ層４は」「トレンチ溝側壁に形成されて」いることに相当する。
　　エ　引用発明の「ドリフト層」のうちの「ｎ−型ドリフト層２」は，引用発明の「ｐ型リサーフ層４」と「ｎ＋基板１」の間に存在しているので，引用発明の「ドリフト層」のうちの「ｎ−型ドリフト層２」が，引用発明の「ｐ型リサーフ層４」と「ｎ＋基板１」とを分離していることは，明らかであるから，引用発明の「ドリフト層」のうちの「ｎ−型ドリフト層２」は，本願発明の「分離領域」に対応する。
　したがって，引用発明において，「ドリフト層」が「ｎ−型ドリフト層２」を有していることは，本願発明において，「上記ドリフト層は，上記リサーフ層が上記半導体基板との接触部を有しないように，上記リサーフ層と上記半導体基板との間に介在する分離領域を有している」ことに相当する。
　　オ　引用発明の「電力用半導体素子」も「半導体装置」である点で，本願発明と共通する。
　
（２）そうすると，本願発明と引用発明の一致点及び相違点は，次のとおりとなる。
　
《一致点》
「第１導電型の半導体基板と，
　この半導体基板上に設けられ，上記第１導電型のドリフト層，および上記第１導電型とは異なる第２導電型のリサーフ層を，上記半導体基板に平行な横方向に交互に配置してスーパージャンクション構造を形成した半導体層とを含み，
　上記リサーフ層は，トレンチの内側壁に沿って形成されており，
　上記ドリフト層は，上記リサーフ層が上記半導体基板との接触部を有しないように，上記リサーフ層と上記半導体基板との間に介在する分離領域を有していることを特徴とする半導体装置。」
　
《相違点》
　本願発明においては，「上記リサーフ層は，上記半導体層を貫通するトレンチの内側壁に沿って形成されて」いるのに対して，引用発明では，本願発明の「リサーフ層」に対応する「ｐ型リサーフ層４」は，「前記ｎ−型ドリフト層２に到達するトレンチ溝側壁に形成されて」いるものの，この「トレンチ溝」が，本願発明のように「上記半導体層を貫通」し半導体基板に至るものではない点。
　
５　容易想到性についての判断
（１）相違点についての検討
　　ア　引用例には，「
図８に示したパワーＭＯＳＦＥＴのトレンチ溝は，ｎ−層２に到達する程度に形成されているが，ｎ＋層１に到達する深さまで形成してもよい
　　イ　これに対し，審判請求人は，平成２０年８月７日に提出した審判請求書の請求の理由を補正する手続補正書において，「引用文献１には，ｐリサーフ層４の形成方法として，トレンチ溝の内側壁全面に不純物を導入することによるもの（引用文献１の図９（Ｃ）参照）しか開示されていません。したがって，引用文献１の発明において，トレンチ溝をｎ+基板１に到達する深さまで形成すると，ｐリサーフ層４は，ｎ+基板１に接するように形成されることになります。」（４頁２〜５行の記載）と主張する。
　　ウ　確かに，引用発明に係るパワーＭＯＳＦＥＴの「トレンチ溝」を，「ｎ＋層１に到達する」構成とする際に，「ｐ型リサーフ層４」も「ｎ＋層１に到達する」ように形成するようにした場合は，「リサーフ層」が「半導体基板」に接触してしまい，本願発明の構成が得られない。
　しかし，引用例の段落【００６５】の記載を素直に読めば，その意味するところは，引用例の図８に記載されたパワーＭＯＳＦＥＴにおいて，絶縁物１１からなるｎ−層２（ｎ−型ドリフト層２）に到達する程度に形成されているトレンチ溝を，ｎ＋層１（ｎ+基板１）に到達する深さまで形成し，その際，図８に記載のｐ型リサーフ層４を含むトレンチ溝以外のパワーＭＯＳＦＥＴの構成は特段変更しないと理解するのが自然である。
　少なくとも，「リサーフ層」も深く形成して「半導体基板」に「接触」させなければならない理由は見当たらない。
　かえって，引用例の「スーパージャンクション構造によりオン抵抗を下げつつ，内蔵ダイオードの逆回復特性がソフトなリカバリー波形となる電力用半導体素子を提供する」（段落【００１３】）との目的を達成するためには，引用例に記載のｎ−層２（ｎ−型ドリフト層２）を設けることが必須（段落【００３０】〜【００３４】）であるため，ｐ型リサーフ層４をｎ＋基板１に接触するように形成することは考えにくい。
　　エ　したがって，引用例には，少なくとも，本願発明のように，「上記リサーフ層」を「上記半導体層を貫通するトレンチの内側壁に沿って形成」するようにしたものが示唆されているといえる。
　
（２）以上のとおり，上記相違点は，当業者が容易に想到し得たものであるから，本願発明は，引用例に記載された発明（引用発明）に基づいて当業者が容易に発明をすることができたものである。
　
第３　結言 
　以上のとおり，本願発明は，引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるから，特許法２９条２項の規定により，特許を受けることができない。
　したがって，本願は，他の請求項について検討するまでもなく，拒絶をすべきものである。
　
　よって，結論のとおり審決する。