【手続補正書】
【提出日】平成22年12月17日(2010.12.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
デコーダ回路を動作させるための方法であって、
第１のバイアスノード上で、第１の動作モード用の第１の被選択電圧および第２の動作モード用の第２の被選択電圧を伝えるステップを含み、前記第１のバイアスノードは、複数のデコーダ出力ドライバ回路を横断し、前記複数のデコーダ出力ドライバ回路に関連付けられ、前記方法はさらに、
第２のバイアスノード上で、第１の動作モード用の第１の非選択電圧および第２の動作モード用の第２の非選択電圧を伝えるステップを含み、前記第２のバイアスノードは、複数のデコーダ出力ドライバ回路を横断し、前記複数のデコーダ出力ドライバ回路に関連付けられ、前記方法はさらに、
被選択である場合、それぞれのデコーダ出力ドライバ回路の第１の結合回路によって、デコーダ出力ノードを第１のバイアスノードに結合するステップと、
それぞれのデコーダ出力ドライバ回路の第３の結合回路と直列な第２の結合回路によって、デコーダ出力ノードを、第１の動作モードにおいて非選択であれば、第２のバイアスノード上で伝えられる第１の非選択電圧に結合し、第２の動作モードにおいて非選択であれば、第２のバイアスノード上で伝えられる第２の非選択電圧に結合するステップと、
デコーダ出力ノードが第１および第２の動作モードの各々において被選択であれば、前記第２および第３の結合回路の各々にわたるそれぞれの電圧を、第１の動作モードにおける第１の被選択電圧と第１の非選択電圧との間の差よりも小さい値と、第２の動作モードにおける第２の被選択電圧と第２の非選択電圧との間の差よりも小さい値とに制限するステップとを含む、方法。
【請求項２】
第１の被選択電圧は第２の被選択電圧よりも大きく、
第２の非選択電圧は第１の非選択電圧よりも大きく、
第１の被選択電圧は第１の非選択電圧よりも大きく、
第２の非選択電圧は第２の被選択電圧よりも大きい、請求項１に記載の方法。
【請求項３】
それぞれのデコーダ出力ドライバ回路の第１の結合回路と直列な第４の結合回路により、デコーダ出力ノードを、第１の動作モードにおいて被選択であれば、第１のバイアスノード上で伝えられる第１の被選択電圧と、第２の動作モードにおいて被選択であれば、第１のバイアスノード上で伝えられる第２の被選択電圧とに結合するステップと、
デコーダ出力ノードが第１および第２の動作モードの各々において非選択である場合、前記第１および第４の結合回路の各々にわたるそれぞれの電圧を、第１の動作モードにおける第１の被選択電圧と第１の非選択電圧との間の差よりも小さい値と、第２の動作モードにおける第２の被選択電圧と第２の非選択電圧との間の差よりも小さい値とに制限するステップとをさらに含む、請求項１または２に記載の方法。
【請求項４】
第１の結合回路は、第１のＰＭＯＳ装置と並列な第１のＮＭＯＳ装置を含み、
第２の結合回路は、第２のＰＭＯＳ装置と並列な第２のＮＭＯＳ装置を含み、
第３の結合回路は、第３のＰＭＯＳ装置と並列な第３のＮＭＯＳ装置を含み、
第４の結合回路は、第４のＰＭＯＳ装置と並列な第４のＮＭＯＳ装置を含む、請求項３に記載の方法。
【請求項５】
第１のＰＭＯＳ装置、第２のＮＭＯＳ装置および第４のＰＭＯＳ装置は第１の入力信号に応答し、
第１のＮＭＯＳ装置、第２のＰＭＯＳ装置および第３のＰＭＯＳ装置は第２の入力信号に応答し、
第３のＮＭＯＳ装置は第３の入力信号に応答し、
第４のＮＭＯＳ装置は第４の入力信号に応答する、請求項４に記載の方法。
【請求項６】
第１および第２の動作モードの両方において、デコーダ出力ノードおよび第１のバイアスノードが異なる電圧である場合、デコーダ出力ノードと第１のバイアスノードとのそれぞれの電圧間の値を有する中間電圧を第１および第４のＮＭＯＳトランジスタのうちの１つに結合するステップをさらに含む、請求項４に記載の方法。
【請求項７】
第１のバイアスノードの電圧がデコーダ出力ノードの電圧よりも大きい場合、中間電圧が第４のＮＭＯＳトランジスタのゲート端子に結合され、
第１のバイアスノードの電圧がデコーダ出力ノードの電圧よりも小さい場合、中間電圧が第１のＮＭＯＳトランジスタのゲート端子に結合される、請求項６に記載の方法。
【請求項８】
第１および第２の動作モードの両方において、デコーダ出力ノードおよび第２のバイアスノードが異なる電圧である場合、デコーダ出力ノードと第２のバイアスノードとのそれぞれの電圧間の値を有する中間電圧を第２および第３のＮＭＯＳトランジスタのうちの１つに結合するステップをさらに含む、請求項４に記載の方法。
【請求項９】
第２のバイアスノードの電圧がデコーダ出力ノードの電圧よりも大きい場合、中間電圧が第２のＮＭＯＳトランジスタのゲート端子に結合され、
第２のバイアスノードの電圧がデコーダ出力ノードの電圧よりも小さい場合、中間電圧が第３のＮＭＯＳトランジスタのゲート端子に結合される、請求項６に記載の方法。
【請求項１０】
第１の動作モードにおいて、第１の選択電圧が第１の非選択電圧よりも大きい場合に、被選択デコーダ出力ノードを第１のバイアスノード上で伝えられる第１の選択電圧へと十分に駆動するためのプルアップ経路をもたらし、かつ、第２の動作モードにおいて、第２の選択電圧が第２の非選択電圧よりも小さい場合に、被選択デコーダ出力ノードを第１のバイアスノード上で伝えられる第２の選択電圧へと十分に駆動するためのプルダウン経路をもたらすよう第１および第４の結合回路を動作させるステップと、
第１の動作モードにおいて、第１の非選択電圧が第１の選択電圧よりも小さい場合に、非選択デコーダ出力ノードを第２のバイアスノード上で伝えられる第１の非選択電圧へと十分に駆動するためのプルダウン経路をもたらし、かつ、第２の動作モードにおいて、第２の非選択電圧が第２の選択電圧よりも大きい場合に、非選択デコーダ出力ノードを第２のバイアスノード上で伝えられる第２の非選択電圧へと十分に駆動するためのプルアップ経路をもたらすよう第２および第３の結合回路を動作させるステップとをさらに含む、請求項３に記載の方法。
【請求項１１】
第１、第２、第３、および第４の結合回路は、所与の動作モード用の選択電圧および非選択電圧によって規定される範囲外の電圧を有する入力信号を必要としない、請求項１０に記載の方法。
【請求項１２】
デコーダ回路であって、
第１の動作モード用の第１の被選択電圧および第２の動作モード用の第２の被選択電圧を伝えるための第１のバイアスノードを含み、前記第１のバイアスノードは、複数のデコーダ出力ドライバ回路を横断し、前記複数のデコーダ出力ドライバ回路に関連付けられ、前記デコーダ回路はさらに、
第１の動作モード用の第１の非選択電圧および第２の動作モード用の第２の非選択電圧を伝えるための第２のバイアスノードを含み、前記第２のバイアスノードは、複数のデコーダ出力ドライバ回路を横断し、前記複数のデコーダ出力ドライバ回路に関連付けられ、前記デコーダ回路はさらに、
前記複数のデコーダ出力ドライバ回路の各々は、
デコーダ出力ノードと、
被選択であれば、デコーダ出力ノードを第１のバイアスノードに結合するための第１の結合回路と、
第３の結合回路と直列に結合された第２の結合回路とを含み、前記第２および第３の結合回路は、デコーダ出力ノードを、第１の動作モードにおいて非選択であれば、第２のバイアスノード上で伝えられる第１の非選択電圧に結合し、第２の動作モードにおいて非選択であれば、第２のバイアスノード上で伝えられる第２の非選択電圧に結合するためのものであり、かつ、デコーダ出力ノードが第１および第２の動作モードの各々において被選択であれば前記第２および第３の結合回路の各々にわたるそれぞれの電圧を、第１の動作モードにおける第１の被選択電圧と第１の非選択電圧との間の差よりも小さい値と、第２の動作モードにおける第２の被選択電圧と第２の非選択電圧との間の差よりも小さい値とに制限するためのものである、デコーダ回路。
【請求項１３】
複数の第１のバイアスノードをさらに含み、前記複数の第１のバイアスノードは、このような第１のバイアスノードのうち被選択のバイアスノードの上で、第１の動作モード用の第１の被選択電圧および第２の動作モード用の第２の被選択電圧を伝え、かつ、このような第１のバイアスノードのうち非選択のバイアスノードの上で、第１の動作モード用の第１の非選択電圧および第２の動作モード用の第２の非選択電圧を伝えるためのものであり、さらに、
それぞれの複数のデコーダ出力ドライバ回路を含み、前記それぞれの複数のデコーダ出力ドライバ回路が各々、複数の第１のバイアスノードのそれぞれに関連付けられる、請求項１２に記載の回路。
【請求項１４】
第１の被選択電圧は第２の被選択電圧よりも大きく、
第２の非選択電圧は第１の非選択電圧よりも大きく、
第１の被選択電圧は第１の非選択電圧よりも大きく、
第２の非選択電圧は第２の被選択電圧よりも大きい、請求項１２または１３に記載の回路。
【請求項１５】
各々のデコーダ出力ドライバ回路は、
第１の動作モードにおいて、被選択デコーダ出力上の高い被選択電圧および非選択デコーダ出力上の低い非選択電圧と、
第２の動作モードにおいて、被選択デコーダ出力上の低い被選択電圧および非選択デコーダ出力上の高い非選択電圧と、を伝えるよう構成される、請求項１２または１３に記載の回路。
【請求項１６】
第１の結合回路は、第１のＮＭＯＳ装置と並列な第１のＰＭＯＳ装置を含み、
第２の結合回路は、第２のＰＭＯＳ装置と並列な第２のＮＭＯＳ装置を含み、
第１のＰＭＯＳ装置および第２のＮＭＯＳ装置は第１の入力信号に応答し、
第１のＮＭＯＳ装置および第２のＰＭＯＳ装置は第２の入力信号に応答し、
第１および第２の入力信号は、第１および第２の動作モードで相補信号を含む、請求項１２または１３に記載の回路。
【請求項１７】
第３の結合回路は、第３のＰＭＯＳ装置と並列な第３のＮＭＯＳ装置を含み、
第３のＮＭＯＳ装置は第３の入力信号に応答する、請求項１６に記載の回路。
【請求項１８】
第１の動作モードにおいて、
被選択デコーダ出力ノードが第１の被選択電圧である場合に、第３の入力信号が第１の被選択電圧と第１の非選択電圧との間の電圧にバイアスされて、第２の結合回路にわたる電圧を第１の被選択電圧と第１の非選択電圧との間の差よりも小さい値に制限する、請求項１７に記載の回路。
【請求項１９】
第３のＰＭＯＳ装置は第４の入力信号に応答し、
第１の動作モードにおいて、第３および第４の入力信号のうち一方が第１の被選択電圧と第１の非選択電圧との間の電圧にバイアスされ、第３および第４の入力信号のうち他方が第１の被選択電圧および第１の非選択電圧のうちの一方にバイアスされ、
第２の動作モードにおいて、第３および第４の入力信号のうち一方が第２の被選択電圧および第２の非選択電圧のうちの一方にバイアスされ、第３および第４の入力信号のうち他方が、第２の被選択電圧および第２の非選択電圧のうちの他方にバイアスされる、請求項１７に記載の回路。
【請求項２０】
各々のデコーダ出力ドライバ回路はさらに、
第１の結合回路と直列な第４の結合回路を含み、前記第１および第４の結合回路は、第１および第２の動作モードの各々においてデコーダ出力ノードが非選択である場合に前記第１および第４の結合回路の各々にわたるそれぞれの電圧を、第１の動作モードにおける第１の被選択電圧と第１の非選択電圧との間の差よりも小さい値と、第２の動作モードにおける第２の被選択電圧と第２の非選択電圧との間の差よりも小さい値とに制限するためのものであり、かつ、デコーダ出力ノードを、第１の動作モードにおいて被選択であれば、関連付けられた第１のバイアスノード上で伝えられる第１の被選択電圧に結合し、第２の動作モードにおいて被選択であれば、関連付けられた第１のバイアスノード上で伝えられる第２の被選択電圧に結合するためのものである、請求項１２または１３に記載の回路。
【請求項２１】
第１の結合回路は、第１のＰＭＯＳ装置と並列な第１のＮＭＯＳ装置を含み、
第２の結合回路は、第２のＰＭＯＳ装置と並列な第２のＮＭＯＳ装置を含み、
第３の結合回路は、第３のＰＭＯＳ装置と並列な第３のＮＭＯＳ装置を含み、
第４の結合回路は、第４のＰＭＯＳ装置と並列な第４のＮＭＯＳ装置を含む、請求項２０に記載の回路。
【請求項２２】
第１のＰＭＯＳ装置、第２のＮＭＯＳ装置および第４のＰＭＯＳ装置は第１の入力信号に応答し、
第１のＮＭＯＳ装置、第２のＰＭＯＳ装置および第３のＰＭＯＳ装置は第２の入力信号に応答し、
第３のＮＭＯＳ装置は第３の入力信号に応答し、
第４のＮＭＯＳ装置は第４の入力信号に応答する、請求項２１に記載の回路。
【請求項２３】
デコーダ出力ノードおよび第２のバイアスノードが異なる電圧である場合、第１および第２の動作モードにおいて、第２および第３のＮＭＯＳトランジスタのうちの一方が、デコーダ出力ノードと第２のバイアスノードとのそれぞれの電圧間の値を有する中間電圧に応答し、
デコーダ出力ノードおよび第１のバイアスノードが異なる電圧である場合、第１および第２の動作モードにおいて、第１および第４のＮＭＯＳトランジスタのうちの一方が、デコーダ出力ノードと第１のバイアスノードとのそれぞれの電圧間の値を有する中間電圧に応答する、請求項２１に記載の回路。
【請求項２４】
各々のデコーダ出力に関連付けられ、これによりマルチヘッド型デコーダ回路を形成するそれぞれの複数のアレイ線ドライバ回路をさらに含む、請求項１２から２３のいずれかに記載の回路。