【事件の表示】
　特願２００３−１５２５９３「サーバ装置」拒絶査定不服審判事件〔平成１６年１２月１６日出願公開、特開２００４−３５５３５１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１５年５月２９日の出願であって、平成２０年８月１５日付けで拒絶理由を通知し、これに対し、同年１０月２９日付けで、意見書及び手続補正がなされ、そして、同年１１月１３日付けで拒絶査定をしたところ、これに対し、同年１２月１８日に拒絶査定に対する審判請求がなされるとともに、平成２１年１月１９日付けで手続補正がなされたものである。
　
第２．補正却下の決定
［補正却下の決定の結論］
　　平成２１年１月１９日付けの手続補正を却下する。
　
［理由］
１．補正後の本願発明
　上記手続補正（以下、「本件補正」という。）は補正前の特許請求の範囲の請求項１に記載された発明を、
　「各々サーバとして機能する複数のサーバ部と、該複数のサーバ部が共有する電源、複数のインターフェースユニットを有するネットワークインターフェース、及び制御監視機能とが、配線ユニットを介して接続され、共通の筐体内に収納されたサーバ装置であって、
　前記サーバ部は、少なくとも１つ以上のＣＰＵと、前記ＣＰＵと接続される第一のインターフェースとを有し、
　前記第一のインターフェースは、PCI expressであって、保有するシリアルインターフェースの複数を束ねて１つのインターフェースとして使用することによりインターフェース帯域を拡大したインターフェースであり、
　前記インターフェースユニットは、外部機器と接続されるユーザインタフェースと、前記ユーザインタフェースと接続されるスイッチと、前記スイッチと接続されるプロトコル処理部と、前記プロトコル処理部と接続される第二のインターフェースとを有し、
　前記第二のインターフェースは、PCI expressであって、前記サーバ部におけるシリアルインターフェースの複数を束ねた数に対応したインターフェースであり、
　前記外部機器からサーバ装置に入力された信号は、前記インターフェースユニットの前記プロトコル処理部でプロトコル処理され、前記プロトコル処理された信号が前記サーバ部へ入力され、
　前記サーバ部から出力された信号は、前記インターフェースユニットの前記プロトコル処理部でプロトコル処理され、前記プロトコル処理された信号が前記外部機器へ出力されることを特徴とするサーバ装置。」
という発明（以下、「補正後の発明」という。）に変更することを含むものである。
　
２．新規事項の有無、補正の目的要件について
　本件補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内において、補正前の特許請求の範囲の請求項１に記載された「第一のインターフェースコントローラ」及び「第二のインターフェースコントローラ」を、それぞれ、「第一のインターフェースとを有し、前記第一のインターフェースは、PCI expressであって、保有するシリアルインターフェースの複数を束ねて１つのインターフェースとして使用することによりインターフェース帯域を拡大したインターフェース」及び「第二のインターフェースとを有し、前記第二のインターフェースは、PCI expressであって、前記サーバ部におけるシリアルインターフェースの複数を束ねた数に対応したインターフェース」に限定して特許請求の範囲を減縮するものであるから、特許法第１７条の２第３項（新規事項）及び第４項第２号（補正の目的）の規定に適合している。
　
３．独立特許要件について
　本件補正は特許請求の範囲の減縮を目的とするものであるから、上記補正後の発明が特許出願の際独立して特許を受けることができるものであるのかどうかについて以下に検討する。
　
（１）補正後の発明
　上記「１．補正後の本願発明」の項で認定したとおりである。
　
（２）引用発明
　原審の拒絶理由に引用された国際公開第０３／０１４８９３号（以下、「引用文献１」という。）には図面とともに以下の事項が記載されている。なお、日本語訳は，対応する特表２００５−５２４８８４号公報による。
　ａ．「COMPUTER SYSTEMS」（「Title」の記載。）
　（訳）．コンピュータシステム（特表２００５−５２４８８４号公報の【発明の名称】の記載、以下同様。）
　
　ｂ．「A rack mountable shelf supports a plurality of field replaceable units (FRUs) in the form of server cartridges, or blades, that each include a processor and a memory within an enclosure. The rack mountable shelf is configured to provide communal services for said server cartridges, including at least one of supplying DC operating power to the server cartridges, distributing information signals between the server cartridges and processing system management signals for the server cartridges. The communal services can also be provided by FRUs, for example with redundant power supply units and redundant combined switch/service processor units. A midplane within the shelf enables interconnection of the FRUs」（「Abstract」の記載。）
　（訳）．ラック装着可能シェルフが、サーバカートリッジまたはブレードの形をとる複数のフィールド交換可能ユニット（ＦＲＵ）を支持し、各ＦＲＵは、筐体内にプロセッサおよびメモリを備える。ラック装着可能シェルフは、前記サーバカートリッジのための共有サービスを提供するように構成され、共有サービスには、サーバカートリッジにＤＣ動作電力を供給すること、サーバカートリッジ間で情報信号を分配すること、およびサーバカートリッジのためのシステム管理信号を処理することのうちの少なくとも１つが含まれる。共有サービスはまた、例えば冗長電源ユニットおよび冗長一体型スイッチ／サービスプロセッサユニットを使用して、ＦＲＵによって提供することもできる。シェルフ内のミッドプレーンがＦＲＵの相互接続を可能にする。(【要約】の記載。）
　
　ｃ．「As shown in Figure 1, an external network 3 (e. g. , the Internet) for communicating with a user 5 can be connected to gateways 7 which can be connected to an entry edge server group 9 implemented by a web farm. The entry edge server group 9 forms an interface to the external network 3. The entry edge server group 9 can then be connected by switches 11 and a firewall 13 to a web edge server group 15 that can also be implemented as a web farm as shown in Figure 1. The web edge server group 15 can serve to cache web pages that are readily accessible to users 5 accessing the system 1 from the external network 3, for example for checking flight times, etc. The web edge server group can comprise a number of blade server (BS) shelves and a number of network addressable storage (NAS) shelves for storing critical data. The web edge server group 15 can be further connected by a further firewall 17 to a plurality of application servers 19, which can be responsible for, for example, processing flight reservations. The application servers 19 can then be connected via a further firewall 21 to computer systems 23,25, for example, e- commerce services including financial services for receiving and processing payment for airline reservations.」 （第８頁、第１０乃至２５行の記載。）
　（訳）．図１に示すように、ユーザ５と通信するための外部ネットワーク３（例えばインターネット）をゲートウェイ７に接続することができ、ゲートウェイ７は、ウェブファームによって実現される入口エッジサーバグループ９に接続することができる。入口エッジサーバグループ９は、外部ネットワーク３へのインターフェースを形成する。次いで入口エッジサーバグループ９は、スイッチ１１およびファイアウォール１３によってウェブエッジサーバグループ１５に接続することができ、ウェブエッジサーバグループ１５もまた、図１に示すようにウェブファームとして実現することができる。ウェブエッジサーバグループ１５は、例えばフライト時間などをチェックするために外部ネットワーク３からシステム１にアクセスするユーザ５によって容易にアクセス可能なウェブページをキャッシュする働きをすることができる。ウェブエッジサーバグループは、いくつかのブレードサーバ（ＢＳ）シェルフと、クリティカルなデータを記憶するためのいくつかのネットワークアドレス可能記憶（ＮＡＳ）シェルフを含むことができる。ウェブエッジサーバグループ１５はさらに、別のファイアウォール１７によって複数のアプリケーションサーバ１９に接続することもでき、これらのアプリケーションサーバ１９は、例えばフライト予約の処理を担うものとすることができる。次いでアプリケーションサーバ１９は、別のファイアウォール２１を介してコンピュータシステム２３および２５に接続することができ、例えばこれらのコンピュータシステムは、航空座席予約に対する支払いを受領および処理するための金融サービスを含めた、電子商取引サービスである。（段落【００１６】の記載。）
　
　ｄ．「Each of the information processing cartridges contains at least one processor. 
Each information processing cartridge in the present example is operable as a server. 
In the described examples, the information processing cartridges are configured as robust enclosed modules. 
　In the example to be described in more detail presently, the information processing cartridges, when aligned in the carrier shelf, look like rectangular slabs, or blades. Accordingly, an information processing cartridge can be described as a blade.  The information processing cartridges 43 comprise information processing modules enclosed in an enclosure, or housing, so that the information processing modules have the form of cartridges. Also, as the information processing cartridges are to operate as computer servers in the example described in more detail presently, an information processing cartridge 43 can also be described as a server blade. Accordingly, in the context of this example, the terms module, cartridge and blade are used interchangeably. 
 The illustrated example of a shelf 41 is configured to carry sixteen information processing cartridges 43, each of which is removably mountable in a respective opening 45 in the front of the shelf, whereby the information processing cartridges can be inserted into and removed from the front of the shelf 41 without removing the shelf 41 from the rack system 31. 」（  第１０頁、第１及至第２１行の記載。）
　(訳)．【００２１】
  各情報処理カートリッジは、少なくとも１つのプロセッサを備える。この例では、各情報処理カートリッジはサーバとして動作可能である。述べる例では、情報処理カートリッジは頑強な閉鎖型モジュールとして構成される。
【００２２】
  これからより詳細に述べる例では、情報処理カートリッジは、キャリアシェルフ中に整列したときに矩形のスラブまたはブレードのように見える。したがって、情報処理カートリッジはブレードとして述べることができる。情報処理カートリッジ４３は、筐体またはハウジングに入った情報処理モジュールを備え、そのため情報処理モジュールはカートリッジの形をとる。また、これからより詳細に述べる例では、情報処理カートリッジ４３はコンピュータサーバとして動作することになるので、サーバブレードとして述べることもできる。したがってこの例の状況では、モジュール、カートリッジ、ブレードの用語を交換可能に使用する。
【００２３】
  図示のシェルフ４１の例は、１６個の情報処理カートリッジ４３を搭載するように構成されており、各情報処理カートリッジ４３は、シェルフ前部のそれぞれの開口４５に、取外し可能に装着することができる。それにより、シェルフ４１をラックシステム３１から取り外さなくても、情報処理カートリッジをシェルフ４１の前部に挿入したり前部から取り外したりすることができる。（段落【００２１】から【００２３】の記載。）
　
　ｅ．「Figure 8A is a schematic plan view showing the internal configuration of an example of a shelf 41 with the cover 61 removed. Figure 8B is a schematic perspective view from above the rear of the chassis portion 47 of the shelf enclosure with the field replaceable units removed. Figure 8C is a schematic perspective view from below the front of the chassis portion 47 of the shelf enclosure with the field replaceable units and the base 51 removed. Figure 8D is a schematic perspective view from the front and above a part of the base 51 of the shelf 41. Figures 9A, 9B and 9C are, respectively, front, top and rear views of the midplane 171. In this example, the midplane is, in use, mounted vertically within the shelf 41 extending across the width W of the shelf 41 at a position approximately half way between the front and the rear of the shelf 41. 」（第２５頁、第１４乃至２４行の記載。）
　（訳）．以下、図８Ａ、８Ｂ、８Ｃ、８Ｄ、および図９Ａ、９Ｂ、９Ｃを参照しながら、シェルフ４１およびそれに備わるミッドプレーン１７１の内部構成について述べる。
  図８Ａは、カバー６１を除去したシェルフ４１の例の内部構成を示す概略平面図である。図８Ｂは、フィールド交換可能ユニットを除去したシェルフ筐体のシャーシ部４７を背部上方から見た概略斜視図である。図８Ｃは、フィールド交換可能ユニットおよび基盤５１を除去したシェルフ筐体のシャーシ部４７を前部下方から見た概略斜視図である。図８Ｄは、シェルフ４１の基盤５１の一部を前部上方から見た概略斜視図である。図９Ａ、９Ｂ、９Ｃはそれぞれ、ミッドプレーン１７１の正面図、上面図、背面図である。この例では、ミッドプレーンは使用時、シェルフ４１内に垂直に装着され、シェルフ４１の前部と背部の間のほぼ半分の地点でシェルフ４１の幅Ｗにわたって延びる。（段落【００６４】の記載。）
　
　ｆ．「The vertically mounted midplane 171 extends, in this example, across the shelf 41 and allows for the electrical interconnection of the FRUs. The various apertures in the front and rear faces 57 and 59 of the shelf 41, in combination with the midplane 171, can be provided with guides (e. g. , rails 181) and keying e. g. , offset connector positioning for the insertion of the FRUs into the enclosure and midplane 171. The midplane 171 can be a double-sided, or multi-layer printed circuit board (PCB) assembly that can be mounted vertically in a rigid manner within the enclosure. It can carry connectors 175 on a front surface 172 for making electrical connection with corresponding connectors 120 on the information processing cartridges 43. It can also carry connectors 177 and 179 on rear surface 173 for making electrical connection with corresponding connectors 141 and 163 on the CSSPs 71 and the PSUs 81, respectively. Conductive tracks (not shown) on and through the midplane 171 can be provided to interconnect the various connectors.」（第２５頁、第２６行乃至第２６頁第９行の記載。）
　（訳）．垂直に装着されたミッドプレーン１７１は、この例では、シェルフ４１の端から端まで延び、ＦＲＵの電気的相互接続を可能にする。ミッドプレーン１７１と共に、シェルフ４１の前面５７および背面５９にある様々な穴には、ガイド（例えばレール１８１）およびキーイング、例えばＦＲＵを筐体およびミッドプレーン１７１に挿入するためのオフセットコネクタの位置決めを提供することができる。ミッドプレーン１７１は、筐体内に固く垂直装着することのできる両面または多層プリント回路板（ＰＣＢ）アセンブリとすることができる。これは、情報処理カートリッジ４３上の対応するコネクタ１２０と電気接続するためのコネクタ１７５を前部表面１７２上に搭載することができる。また、ＣＳＳＰ７１およびＰＳＵ８１上の対応するコネクタ１４１および１６３それぞれと電気接続するためのコネクタ１７７および１７９を背部表面１７３上に搭載することもできる。様々なコネクタを相互接続するために、ミッドプレーン１７１上およびミッドプレーン１７１中に導電トラック（図示せず）を設けることができる。（段落【００６５】の記載。）
　
　ｇ．「With reference to Figure 11, there now follows a description of functional elements of an information processing cartridge 43 as contained within the information processing cartridge enclosure 101. 
　The information processing cartridge 43 includes a microprocessor 192 (a non- limiting example of a microprocessor that can be utilised in the present example is an UltraSPARCTM processor). The microprocessor is mounted on an information processing cartridge motherboard 191. 
　A configurable clock generator 193, configured as a programmable clock synthesizer employing a crystal, can be used to produce CPU clock signals, CLKA and CLKB. The clock frequency can be determined by jumper settings (not shown). 
A vectored interrupt controller (I-Chip) 194 and a configurable core voltage regulator module (VRM) 195 are provided. 
　In the present example, memory means for use by the processor 192 when executing instructions can be provided in the form of buffered dynamic random access memory (DRAM), for example configured as dual in line memory modules (DIMMs) 196 with a 72-bit data path with error correction codes (ECC), seated in two sockets on a riser card from the information processing cartridge motherboard 191. The memory capacity can be chosen to suit the processor addressable memory space. For example, in the present example, up to 4 Gigabytes (4GB) of addressable memory can be provided. Serial Presence Detect (SPD) auto-configuration is provided via a Service Management Bus (SMBus) over an I2C bus 197. 
　In the present example, a PCI bus architecture can be employed with a so- called SouthBridge bus bridge 199 with SuperIO and two Gb Ethernet Media Access Control (MAC) devices. As described above, however, other bus protocols (e. g., Infiniband) can be used. A 32bit PCI bus 198 can be provided from the microprocessor 192. The SouthBridge 199 is a standard form of bus bridge, in the present example packaged in a 352 pin PBGA (Plastic Ball Grid Array) package, that provides the following functions: an SM Bus interface over the I2C bus 197 for access to the SPD (Serial Presence Detect) feature of the DIMMs that allows initialization of the memory controller; an Xbus interface for access via an Xbus 200 (which is a packet switched multiprocessor bus) to a PROM 201, a real time clock (RTC) 202 and an information processing cartridge service controller (hereinafter BR BR termed a Blade Service Controller (BSC) ) 203; an IDE (Integrated Drive Electronics) interface that provides an ATA-100 (AT Attachment) IDE connection 204 to an IDE disk drive 205; and a serial console interface on a service bus 206 to the BSC 203 that is used for operating system functions including a console function with this embodiment. 
　For IO to the midplane 171, two AC-coupled Ethernet interfaces 207 and 208 are provided in the present example, which are packaged in a 316 pin PBGA. These Ethernet interfaces can provide a PCI attached Ethernet MAC capable of operation up to Gigabit Ethernet performance. The physical layer can be implemented using SERializer/DESerializers (SERDESs) 209 and 210. An example of a SERDES device is the TLK2201 transceiver manufactured by Texas Instruments, Inc. The SERDES devices use differential PECL TX+/-and RX+/- (Positive Emitter Coupled Logic Transmit and Receive) pairs to communicate to the switch portions of the CSSPs 71 over the midplane 171. The RX+/-pairs can be AC coupled at the information processing cartridge 43, the TX+/-pairs can be AC coupled at each CSSP 71. This facilitates hot-swap of the information processing cartridges 43 and the CSSPs 71. 」（第３６頁、第１行乃至第３７頁、第２４行の記載。）
　（訳）．【００９３】
  次に、図１１を参照しながら、情報処理カートリッジ筐体１０１内に含まれる情報処理カートリッジ４３の機能要素について述べる。
  情報処理カートリッジ４３は、マイクロプロセッサ１９２を備える（限定しないが、この例で利用できるマイクロプロセッサの一例はＵｌｔｒａＳＰＡＲＣ（登録商標）プロセッサである）。マイクロプロセッサは、情報処理カートリッジのマザーボード１９１上に装着される。
【００９４】
  水晶を利用するプログラマブルクロックシンセサイザとして構成された構成可能クロック発生器１９３を使用して、ＣＰＵクロック信号ＣＬＫＡおよびＣＬＫＢを生成することができる。クロック周波数は、ジャンパ設定（図示せず）によって決定することができる。ベクトル割込みコントローラ（Ｉチップ）１９４および構成可能コア電圧調整器モジュール（ＶＲＭ）１９５が提供される。
【００９５】
  この例では、命令実行時にプロセッサ１９２によって使用されるメモリ手段を、バッファ付きダイナミックランダムアクセスメモリ（ＤＲＡＭ）の形で提供することができる。例えばこれは、エラー訂正符号（ＥＣＣ）使用の７２ビットデータ経路によるデュアルインラインメモリモジュール（ＤＩＭＭ）１９６として構成して、情報処理カートリッジのマザーボード１９１から出たライザーカード上の２つのソケットに設置することができる。メモリ容量は、プロセッサによるアドレス指定可能なメモリ空間に適合するように選択することができる。例えばこの例では、４ギガバイト（４ＧＢ）までのアドレス指定可能メモリを提供することができる。Ｉ２Ｃバス１９７を介したサービス管理バス（ＳＭＢｕｓ）によって、シリアルプレゼンスディテクト（ＳＰＤ）自動構成がもたらされる。
【００９６】
  この例では、ＳｕｐｅｒＩＯと２つのＧｂイーサネット（登録商標）・メディアアクセス制御（ＭＡＣ）デバイスとを伴ういわゆるサウスブリッジ・バスブリッジ１９９を使用したＰＣＩバスアーキテクチャを採用することができる。ただし前述のように、他のバスプロトコル（例えばインフィニバンド）を使用することもできる。マイクロプロセッサ１９２から３２ビットＰＣＩバス１９８を提供することができる。サウスブリッジ１９９は、標準的な形のバスブリッジであり、この例では３５２ピンＰＢＧＡ（プラスチックボールグリッドアレイ）パッケージ中にパッケージされているが、これは以下の機能を提供する。すなわち、メモリコントローラの初期化を可能にするＤＩＭＭのＳＰＤ（シリアルプレゼンスディテクト）機能にアクセスするための、Ｉ２Ｃバス１９７を介したＳＭバスインターフェースと、Ｘｂｕｓ２００（これはパケット交換マルチプロセッサバスである）を介してＰＲＯＭ２０１、リアルタイムクロック（ＲＴＣ）２０２、および情報処理カートリッジ・サービスコントローラ（以下、ブレードサービスコントローラ（ＢＳＣ）と呼ぶ）２０３にアクセスするためのＸｂｕｓインターフェースと、ＩＤＥディスクドライブ２０５へのＡＴＡ−１００（ＡＴアタッチメント）ＩＤＥ接続２０４を提供するＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ  Ｄｒｉｖｅ  Ｅｌｅｃｔｒｏｎｉｃｓ）インターフェースと、コンソール機能を含めたシステム機能をこの実施形態で動作させるのに使用されるＢＳＣ２０３へのサービスバス２０６上のシリアルコンソールインターフェースである。
【００９７】
  ミッドプレーン１７１への入出力のために、この例では２つのＡＣ結合イーサネット（登録商標）インターフェース２０７および２０８が提供され、これらは３１６ピンＰＢＧＡ中にパッケージされている。これらのイーサネット（登録商標）インターフェースは、ギガビットイーサネット（登録商標）性能までの動作が可能なＰＣＩ取付け式イーサネット（登録商標）ＭＡＣを提供することができる。物理層は、シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）２０９および２１０を使用して実現することができる。ＳＥＲＤＥＳデバイスの一例は、Ｔｅｘａｓ  Ｉｎｓｔｒｕｍｅｎｔｓ，Ｉｎｃ．製のＴＬＫ２２０１トランシーバである。ＳＥＲＤＥＳデバイスは、差分ＰＥＣＬ  ＴＸ＋／−およびＲＸ＋／−（正エミッタ結合ロジックの送信および受信）の対を使用して、ミッドプレーン１７１を介してＣＳＳＰ７１のスイッチ部に通信する。ＲＸ＋／−の対は、情報処理カートリッジ４３においてＡＣ結合することができ、ＴＸ＋／−の対は、各ＣＳＳＰ７１においてＡＣ結合することができる。これにより、情報処理カートリッジ４３およびＣＳＳＰ７１のホットスワップが容易になる。（段落【００９３】から【００９７】の記載。）
　
　
　ｈ．「Figure 12 provides an overview of the functional components of the CSSP 71 including functional components of the Switch 73 and functional components of the SSP 74. In the present example, most of the components relating to the Switch 73 are mounted on a Switch PCB 231, and the components relating to the SSP 75 are provided on a SSP PCB 232. However, it should be noted that the components located in the lower portion of the switch PCB 321 (i. e. , that portion below the SSP PCB 232 as illustrated in Figure 12 logically belong to the SSP 74, rather than to the switch 73. It will be appreciated that such component arrangements are not compulsory for successful operation and that any other component arrangement over any number of component boards can be easily achieved using conventional component arrangement techniques. 
 Firstly, with reference to Figure 12, there follows a description of functional elements of the Switch portions 73 of a CSSP 71 as contained within the CSSP enclosure 121. 
 The midplane connector 141 on the CSSP 71 establishes the connection between the CSSP 71 and the midplane 171. In the present example, it supports up to 84 connections (pins) that will deliver SERDES outputs 265-268, I2C signals 310, 320,321 and 322, and power 278,279. Signal connections may be made through two 20-pair right-angled connectors. Power connections may be made through a right- angled connector. The connector can be configured to facilitate hotswapping of the board, for example with a low insertion force. The connector also uses guide pins to increase the ease of serviceability and prevent module misalignment during insertion. 
 A switch microprocessor 240 is provided, in the present example the microprocessor used is a Power PC (MPC8245) packaged in a 352pin Tape Ball Grid Array (TBGA) package. This microprocessor 240 supports between I MB and 2GB of address space in the present example. It further includes an Embedded Programmable Interrupt Controller (EPIC) that provides 5 hardware interrupts (IRQs) or 16 serial interrupts. There are 4 programmable timers with cascade mode function. DRAM memory for the processor can provided in the present example by a commodity DIMM 242. The processor 240 can be connected to a 32bit PCI bus 241, which operates at, for example, 33MHz/66MHz. 
 A clock input to the processor 240 can be provided by a clock generator (CLK) 243. The CLK 243 can include a configurable clock generator (not shown) implemented as a programmable clock synthesiser employing a crystal used to produce CPU clock signals. The clock frequency can be determined by jumper settings (not shown). A vectored interrupt controller (I-Chip) (not shown) and a configurable core voltage regulator module (VRM) (not shown) can be provided that operate substantially as described above with reference to the like components of Figure 11. 
 In the present embodiment two switch ASICs (application specific integrated circuits) 244,245 are provided (in the present example, BCM5632 Gigabit switch ASICs). Each ASIC can provide twelve GMII Interfaces (1 Gigabit Ethernet) (for uplinks and downlinks) and one IOGb XGMII interface for chip-to-chip communication (bridging) 246 between the ASICs 244 and 245. Sixteen GMII 1Gb 'downlinks', in the form of serialized Gb Ethernet data, are provided through four quad SERDES 248-251 to allow each information processing cartridge 43 to communicate with the switch 73. Eight GMII 1Gb'uplinks'are provided for external communication through two quad PHYs 253 and 254 (in the present example BCM5404 ASICs) and RJ45 connectors on the rear panel 122. The ASICs 244 and 245 are configured via a PCI interface (32bit/33MHz) to the PCI bus 241. 
 A Flash PROM 256 can store a real time operating system, and management and configuration data for the microprocessor. The Flash PROM 256 in the present example can be operable to hold 8MB-16MB of data, depending on the software required. The flash PROM 256 can be operated via an on-chip XBus 258. 
 Also connected to communicate with the processor 240 via the XBus 258, a Real Time Clock (RTC) 259 can be provided for real-time functions with a back-up battery. 
 Also connected to the XBus 258 can be a UART (Universal Asynchronous Receiver Transmitter) 260 which in turn connects to a serial bus 261 for providing an asynchronous console connection from the switch 73 to the SSP 74 which can be accessed by the SSP. 
 An integrated MAC/PHY (Media Access Control/Physical) switch 271 can provides its own interface to the PCI bus 241. This MAC/PHY switch 271 can connects to a 10/100 Ethernet hub 272. The hub 272 can be operable to provide a management interface to the SSP 74 and a connection from an external management network to the switch 73 and SSP 74 of a given CSSP 71. The connection from the integrated MAC/PHY device 271 to the SSP 74 can be coupled capacitively. A loopback mode can be provided by the MAC/PHY device 271 for system diagnostics. The hub 272 can connect to an RJ45 connector 273 on the rear panel 122 of the CSSP enclosure 121. 」（第４１頁、１４行乃至４４頁、６行の記載。）
　（訳）． まず、図１２を参照しながら、ＣＳＳＰ筐体１２１に含まれるＣＳＳＰ７１のスイッチ部７３の機能要素について述べる。
  ＣＳＳＰ７１上のミッドプレーンコネクタ１４１が、ＣＳＳＰ７１とミッドプレーン１７１との間の接続を確立する。この例では、これは８４個までの接続（ピン）をサポートし、これらの接続は、ＳＥＲＤＥＳ出力２６５〜２６８、Ｉ２Ｃ信号３１０、３２０、３２１、３２２、電力２７８、２７９を送達する。信号接続は、２つの２０ペア直角コネクタによって行うことができる。電力接続は、直角コネクタによって行うことができる。コネクタは、ボードを例えば小さい挿入力でホットスワップしやすくするように構成することができる。コネクタはまた、保守容易性を高めるとともに挿入中のモジュールのずれを防止するために、ガイドピンを使用する。
【０１１２】
  スイッチマイクロプロセッサ２４０が提供されるが、この例では、使用されるマイクロプロセッサは３５２ピン・テープボールグリッドアレイ（ＴＢＧＡ）パッケージ中にパッケージされたＰｏｗｅｒＰＣ（ＭＰＣ８２４５）である。このマイクロプロセッサ２４０は、この例では、１ＭＢから２ＧＢまでのアドレス空間をサポートする。さらに、５個のハードウェア割込み（ＩＲＱ）または１６個のシリアル割込みを提供する組込みプログラマブル割込みコントローラ（ＥＰＩＣ）も備える。カスケードモード機能付きの４つのプログラマブルタイマがある。この例では、コモディティＤＩＭＭ２４２によってプロセッサのためのＤＲＡＭメモリを提供することができる。プロセッサ２４０は３２ビットＰＣＩバス２４１に接続することができ、このＰＣＩバス２４１は、例えば３３ＭＨｚ／６６ＭＨｚで動作する。
【０１１３】
  プロセッサ２４０へのクロック入力は、クロック発生器（ＣＬＫ）２４３によって提供することができる。ＣＬＫ２４３は、ＣＰＵクロック信号を生成するのに使用される、水晶を利用するプログラマブルクロックシンセサイザとして実現された構成可能クロック発生器（図示せず）を備えることができる。クロック周波数は、ジャンパ設定（図示せず）によって決定することができる。図１１の同じコンポーネントに関して述べたのとほぼ同様に動作するベクトル割込みコントローラ（Ｉチップ）（図示せず）および構成可能コア電圧調整器モジュール（ＶＲＭ）（図示せず）を提供することができる。
【０１１４】
  この実施形態では、２つのスイッチＡＳＩＣ（特定用途向け集積回路）２４４、２４５が提供される（この例ではＢＣＭ５６３２ギガビットスイッチＡＳＩＣ）。各ＡＳＩＣは、１２個のＧＭＩＩインターフェース（１ギガビットイーサネット（登録商標））（アップリンクおよびダウンリンク用）と、ＡＳＩＣ２４４と２４５の間のチップ間通信（ブリッジング）用の１つの１０Ｇｂ  ＸＧＭＩＩインターフェース２４６を提供することができる。シリアル化Ｇｂイーサネット（登録商標）データの形をとる１６個のＧＭＩＩ  １Ｇｂ「ダウンリンク」が、４つのカッドＳＥＲＤＥＳ２４８〜２５１を介して提供され、それにより各情報処理カートリッジ４３がスイッチ７３と通信することができる。８個のＧＭＩＩ  １Ｇｂ「アップリンク」が、外部通信のために２つのカッドＰＨＹ２５３および２５４（この例ではＢＣＭ５４０４ＡＳＩＣ）および背部パネル１２２上のＲＪ４５コネクタを介して提供される。ＡＳＩＣ２４４および２４５は、ＰＣＩバス２４１へのＰＣＩインターフェース（３２ビット／３３ＭＨｚ）を介して構成される。
【０１１５】
  フラッシュＰＲＯＭ２５６が、マイクロプロセッサのためのリアルタイムオペレーティングシステムおよび管理構成データを記憶することができる。フラッシュＰＲＯＭ２５６は、この例では、必要なソフトウェアに応じて８ＭＢ〜１６ＭＢのデータを保持するように動作可能とすることができる。フラッシュＰＲＯＭ２５６は、オンチップＸＢｕｓ２５８を介して操作することができる。
【０１１６】
  やはりＸＢｕｓ２５８を介して接続してプロセッサ２４０と通信するように、リアルタイム機能のためのリアルタイムクロック（ＲＴＣ）２５９もバックアップ電池と共に提供することができる。
【０１１７】
  ＸＢｕｓ２５８にはまた、ＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ  Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｒｅｃｅｉｖｅｒ  Ｔｒａｎｓｍｉｔｔｅｒ）２６０も接続することができる。これは、ＳＳＰからアクセスすることのできる、スイッチ７３からＳＳＰ７４への非同期コンソール接続を提供するために、シリアルバス２６１に接続する。（段落【０１１１】から【０１１７】の記載。）
　
　ｉ．「The Power Supply Units (PSUs) 81 can configured such that when two or more PSUs 81 are connected in parallel in the shelf 41, failure of any one of the paralleled units shall not affect system operation. Moreover, one of the PSUs can be installed or removed from alivesystem with or without input power applied. The outputs can have overcurrent protection. 
The PSU can have an I2C interface to provide power supply status via the midplane 171. The PSU can have an internal temperature sensor that reports via the I2C interface. The PSU fan speed can also be monitored and errors are reported via the I2C interface. Overvoltage and overcurrent sensors can also report via the I2C interface. 
There now follows a description of aspects of an example of a power supply 81 with particular reference to Figure 13. 
When a power supply (e. g. mains power, or UPS type protected power) is connected to the cable connector 83, transformer, regulator and rectifier circuitry 400 can operate to generate a DC output (in the present example, 12V DC) from the input (in the present example 230/240V 50Hz AC or 110V 60Hz AC). 
In order to ensure good cooling reliability within the shelf 41, each PSU 81 can have a pair of cooling fans 402,403 located at the rear of the PSU enclosure as described above with reference to Figure 7. As a failsafe measure against a failure of one PSU 81, the fans of each PSU 81 can be powered by both PSUs 81. Thus, in the event that one PSU 81 is non-operative to produce the DC supply for the shelf 41, as long as the other PSU 81 is operative, not only will all components of the shelf 41 be powered as normal, the fans of both PSUs 81 can continue to run. 」（第４９頁、第２２行及至第５０頁、第１９行の記載）
　（訳）．【０１４２】
  電源ユニット（ＰＳＵ）８１は、複数のＰＳＵ８１がシェルフ４１中で並列接続されたときに、並列接続ユニットのいずれか１つの故障がシステム動作に影響を及すことがないように構成することができる。さらに、ＰＳＵの１つを、入力電力を加えられた状態または加えられない状態で、「動作している」システムに対して据付けまたは除去することができる。出力は過電流保護を有することができる。
【０１４３】
  ＰＳＵは、ミッドプレーン１７１を介して電源ステータスを提供するためのＩ２Ｃインターフェースを有することができる。ＰＳＵは、Ｉ２Ｃインターフェースを介して報告を提供する内部温度センサを有することができる。ＰＳＵファン速度を監視することもでき、エラーはＩ２Ｃインターフェースを介して報告される。過電圧および過電流センサもまた、Ｉ２Ｃインターフェースを介して報告を提供することができる。
【０１４４】
  次に、図１３を特に参照しながら、電源８１の例の態様について述べる。
  電源（例えば主電源やＵＰＳタイプの保護電源）がケーブルコネクタ８３に接続されているとき、変圧器−調整器−整流器回路４００が、入力（この例では２３０／２４０Ｖおよび５０ＨｚのＡＣ、または１１０Ｖおよび６０ＨｚのＡＣ）からＤＣ出力（この例では１２ＶのＤＣ）を生成するように動作することができる。
【０１４５】
  シェルフ４１内の適切な冷却信頼性を保証するために、各ＰＳＵ８１は、図７に関して上述したように、ＰＳＵ筐体の背部にある１対の冷却ファン４０２、４０３を有することができる。一方のＰＳＵ８１の故障に対するフェイルセーフ手段として、各ＰＳＵ８１のファンには両方のＰＳＵ８１から電力供給することができる。これにより、一方のＰＳＵ８１がシェルフ４１のためのＤＣ供給を生成するように動作しない場合でも、他方のＰＳＵ８１が動作している限り、シェルフ４１のすべてのコンポーネントに正常に電力供給されるだけでなく、両方のＰＳＵ８１のファンも稼動し続けることができる。（段落【０１４２】から【０１４５】の記載。）
　
　なお、以下の検討においては、引用文献１の（訳）を用いる。
　
　（ア）．記載ｃによれば、「ブレードサーバ（ＢＳ）シェルフ 」は、「複数のアプリケーションサーバ」に接続することができ、「複数のアプリケーションサーバ」は、さらに、「コンピュータシステム」に接続している。
　
　（イ）．記載ｅ、ｆによれば、「ミッドプレーン」は、ＦＲＵの電気的相互接続を可能にし、情報処理カートリッジ上の対応するコネクタと電気接続するためのコネクタとＣＳＳＰおよびＰＳＵ上の対応するコネクタと電気接続するためのコネクタとを備え、様々なコネクタを相互接続するための導電トラックが上部および中に設けられている。
　
　
　（ア）〜（イ）の観点を踏まえると、引用文献１には以下の発明（以下、「引用発明」という。）が記載されている。
　
　「ラック装着可能シェルフが、複数の情報処理カートリッジ、ＣＳＳＰ、ＰＳＵ等のフィールド交換可能ユニットを支持し、さらに、ラック装着可能シェルフは、フィールド交換可能ユニットのためのミッドプレーンを設け、
　ミッドプレーンは、フィールド交換可能ユニットとコネクタにより電気的相互接続を可能とし、
　情報処理カートリッジは、マイクロプロセッサ及びミッドプレーンへの入出力のための、ＡＣ結合イーサネットインターフェースが設けられ、
　ＣＳＳＰは、ミッドプレーンとの接続を行うミッドプレーンコネクタを備ヘ、情報処理カートリッジとＳＥＲＤＥＳを介して通信するスイッチ,外部通信のためのＰＨＹ２５３，２５４、外部管理ネットワークから接続を提供する１０／１００イーサネットハブ２７２を具備し、
　シェルフ内に電源を供給するＰＳＵを設けたものであって、
フィールド交換可能ユニットは、外部の複数のアプリケーションサーバ及びコンピュータシステムに接続するコンピュータシステム。」
　
（３）対比・判断
　補正後の発明と引用発明とを対比する。
　
　引用発明の「ラック装着可能シェルフ」、「複数の情報処理カートリッジ」、「ＰＳＵ］、「ＣＳＳＰ」、「外部管理ネットワーク」、「ミッドプレーン」、「マイクロプロセッサ」、「ＡＣ結合イーサネットインターフェース」、及び「コンピュータシステム」は、それぞれ、補正後の発明の「共通の筺体」、「複数のサーバ部」、「電源」、「ネットワークインターフェース」、「制御監視機能」、「配線ユニット」、「ＣＰＵ」、「第一のインターフェース」、及び「サーバ装置」に相当する。
　また、「ＰＨＹ２５３，２５４」は、外部機器と接続される点で補正後の発明の「ユーザインターフェース」に相当し、「ＳＥＲＤＥＳ」は、情報処理カートリッジと通信をする点で、補正後の発明の「第二のインターフェース」に相当する。
　また、引用発明のスイッチは、外部機器と接続される「ＰＨＹ２５３，２５４」と、情報処理カートリッジと接続される「ＳＥＲＤＥＳ」とに接続されており、本願補正発明の「スイッチ」に相当する。
　
　　したがって、補正後の発明と引用発明は、以下の一致点と相違点とを有する。
　
〈一致点〉
　「各々サーバとして機能する複数のサーバ部と、該複数のサーバ部が共有する電源、複数のインターフェースユニットを有するネットワークインターフェース、及び制御監視機能とが、配線ユニットを介して接続され、共通の筐体内に収納されたサーバ装置であって、
　前記サーバ部は、少なくとも１つ以上のＣＰＵと、前記ＣＰＵと接続される第一のインターフェースとを有し、
　　前記インターフェースユニットは、外部機器と接続されるユーザインタフェースと、前記ユーザインタフェースと接続されるスイッチと、第二のインターフェースとを有する、
　ことを特徴とするサーバ装置。」
　
〈相違点１〉
　第一のインターフェースが、補正後の発明では「PCI expressであって、保有するシリアルインターフェースの複数を束ねて１つのインターフェースとして使用することによりインターフェース帯域を拡大したインターフェース」であり、また、第二のインターフェースが、補正後の発明では「PCI expressであって、前記サーバ部におけるシリアルインターフェースの複数を束ねた数に対応したインターフェース」であるのに対し、引用発明ではそうではない点。
　
〈相違点２〉
　補正後の発明では、インターフェースユニットに「プロトコル処理部」が設けられ、外部機器からサーバ装置に入力された信号がプロトコル処理部でプロトコル処理され、プロトコル処理された信号がサーバ部へ入力され、サーバ部から出力された信号は、プロトコル処理部でプロトコル処理され、プロトコル処理された信号が外部機器へ出力」されるとの構成を備えるのに対し、引用発明では「プロトコル処理」につき明示がない点。
　
  以下、相違点につき検討する。
　
〈相違点１〉
　「PCI express」をインターフェースとして採用し、インターフェース帯域を拡大することは、本願出願前の周知技術であって、引用発明に採用して相違点１に係る補正後の発明を構成するに特段の創意を要するものではない。
　なお、周知技術の一例として、「パソコン技術講座応用編第２回  バスの現在と未来  ＰＣｌ Ｅｘｐｒｅｓｓ、シリアルＡＴＡ ，日経パソコン  Ｎｏ．４１６，日本，日経ＢＰ社，２００２年　９月　２日，第１９３頁−第１９６頁」を提示する。
　前掲文献には「PCI Expressでは片方向のシリアル転送路を２本束ねたものを基本的な転送路（レーン）とする。・・データ転送速度は一方向で２５０ＭＢ／秒、１レーンでは５００ＭＢ／秒にもなる。さらに２、４、８、１２、１６、３２本と、複数のレーンを束ねて、データ転送量を増やすことも可能だ。」（第１９６頁、最左欄の記載。）との記載があり、「シリアル転送路を複数束ねること」及び「データ転送量を増やす」ことが記載されている。
　
〈相違点２〉
　引用文献１の発明においても、サーバ部（情報処理カートリッジ）と外部機器とでやりとりされる信号は、ネットワークインターフェース（ＣＳＳＰ）の第２のインターフェース（ＳＥＲＤＥＳ）、ユーザインターフェース（ＰＨＹ）、スイッチを介して行われており、そして、サーバ部と外部機器とで通信プロトコルが異なれば、プロトコル処理を行って、通信を行うことは、引例を挙げるまでもなく、周知の技術であり、当該周知の技術を引用発明に適用し、本願補正発明の相違点２に係る構成とすることは、特段の創意を要するものではない。
　
　また、補正後の発明の奏する作用効果も，引用発明及び周知技術から当業者が容易に予測できる範囲のものである。
　
　以上のとおり、補正後の発明は引用発明及び周知技術に基づいて容易に発明できたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
４．結語
　したがって、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
１．本願発明
　平成２１年１月１９日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成２０年１０月２０日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された以下のとおりのものと認める。
　
　「各々サーバとして機能する複数のサーバ部と、該複数のサーバ部が共有する電源、複数のインターフェースユニットを有するネットワークインターフェース、及び制御監視機能とが、配線ユニットを介して接続され、共通の筐体内に収納されたサーバ装置であって、
　前記サーバ部は、少なくとも１つ以上のＣＰＵと、前記ＣＰＵと接続される第一のインターフェースコントローラとを有し、
　前記インターフェースユニットは、外部機器と接続されるユーザインタフェースと、前記ユーザインタフェースと接続されるスイッチと、前記スイッチと接続されるプロトコル処理部と、前記プロトコル処理部と接続される第二のインターフェースコントローラとを有し、
　前記外部機器からサーバ装置に入力された信号は、前記インターフェースユニットの前記プロトコル処理部でプロトコル処理され、前記プロトコル処理された信号が前記サーバ部へ入力され、
　前記サーバ部から出力された信号は、前記インターフェースユニットの前記プロトコル処理部でプロトコル処理され、前記プロトコル処理された信号が前記外部機器へ出力されることを特徴とするサーバ装置。」
　
２．引用発明
　引用発明は、上記「第２．補正却下の決定」の項中の「３．独立特許要件について」の項中の「（２）引用発明」の項に示したとおりである。
　
３．対比・判断
　そこで、本願発明と引用発明とを対比するに、本願発明は上記補正後の発明から本件補正に係る限定を省いたものである。
　そうすると、本願発明の構成に当該補正に係る限定を付加した補正後の発明が、上記「第２．補正却下の決定」の項中の「３．独立特許要件について」の項で検討したとおり、引用発明及び周知技術に基づいて容易に発明できたものであるから、本願発明も同様の理由により、容易に発明できたものである。
　
４．むすび
　以上のとおり、本願発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。