【事件の表示】
　特願２０００−１６４「半導体メモリ装置」拒絶査定不服審判事件〔平成１２年　７月１４日出願公開、特開２０００−１９５２５８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯 
　本願は、平成１２年１月４日（パリ条約に基づく優先権主張　１９９８年１２月３０日、大韓民国）の特許出願であって、平成２０年１０月２日付けの拒絶理由通知に対して、平成２１年２月９日に意見書及び手続補正書が提出されたが、同年９月１６日付けで拒絶査定がなされた。 
　それに対して、平成２２年１月２７日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年７月２日付けで審尋がなされ、同年１０月５日に回答書が提出された。
　
第２．補正の却下の決定 
【補正の却下の決定の結論】 
　平成２２年１月２７日に提出された手続補正書による補正を却下する。
　
【理由】 
１．補正の内容 
　平成２２年１月２７日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の明細書の特許請求の範囲の請求項１〜９を、補正後の明細書の特許請求の範囲の請求項１〜４と補正するとともに、補正前の明細書の００１７段落及び００１８段落を、補正後の明細書の００１７及び００１８段落と補正するものであり、補正前後の各請求項は各々以下のとおりである。
　
（補正前）
　「【請求項１】
　複数のメモリセルアレイと、
　前記複数のメモリセルアレイの間に位置し、前記複数のメモリセルアレイから出力されるデータを増幅する複数の感知増幅器と、
　当該メモリセルアレイの活性化のための第１信号、プリチャージ動作を指示する第２信号、当該メモリセルアレイのアドレス情報を知らせる第３信号、及びセルフリフレッシュを示す第４信号の結合に応答して、前記複数のメモリセルアレイの中から選択されたメモリセルアレイと前記感知増幅器とを接続し、前記選択されたメモリセルアレイ以外の他のメモリセルアレイが選択されるまで、前記選択されたメモリセルアレイと前記感知増幅器との接続を維持する選択部と、
　を備えることを特徴とする半導体メモリ装置。
　【請求項２】
　前記選択部は、
　前記メモリセルアレイと前記感知増幅器とを接続するスイッチと、
　前記第１〜第４信号に応答して、前記スイッチの駆動の有無を制御する選択制御機と、
　を備えることを特徴とする請求項１に記載の半導体メモリ装置。
　【請求項３】
　前記選択制御機は、
　前記第１〜第４信号に応答して、プリチャージ信号、スイッチ駆動信号、及びスイッチ非駆動信号を出力する信号生成器と、
　前記プリチャージ信号に応答して、前記スイッチの動作速度を向上させるため、前記スイッチと前記選択制御機との間の信号伝達ラインをプリチャージさせる第１駆動部と、
　前記スイッチ駆動信号に応答して、前記スイッチを駆動する第２駆動部と、
　前記スイッチ非駆動信号に応答して、前記スイッチを非駆動する第３駆動部と、
　を備えることを特徴とする請求項２に記載の半導体メモリ装置。
　【請求項４】
　前記第１〜第３駆動部は、
　トランジスタであることを特徴とする請求項３に記載の半導体メモリ装置。　
　【請求項５】
　複数のビットラインを含む複数のメモリセルアレイと、
　前記複数のメモリセルアレイの間に位置し、前記複数のビットラインから出力されるデータを増幅する複数のビットライン感知増幅器と、
　当該メモリセルアレイの活性化のための第１信号、プリチャージ動作を指示する第２信号、当該ビットラインのアドレス情報を知らせる第３信号、及びセルフリフレッシュを示す第４信号の結合に応答して、前記複数のビットラインの中から選択されたビットラインと前記ビットライン感知増幅器とを選択的に接続し、前記ビットラインの中から選択されたビットラインが同じメモリセルアレイ内にあるときは、前記接続を維持し、前記選択されたビットラインが他のメモリセルアレイ内のビットラインであるときは、前記接続を切る選択部と、
　を備えることを特徴とする半導体メモリ装置。
　【請求項６】
　前記選択部は、
　前記メモリセルアレイと前記感知増幅器とを接続するスイッチと、
　前記第１〜第４信号に応答して、前記スイッチの駆動の有無を制御する選択制御機と、
　を備えることを特徴とする請求項５に記載の半導体メモリ装置。
　【請求項７】
　前記選択制御機は、
　前記第１〜第４信号に応答して、プリチャージ信号、スイッチ駆動信号、及びスイッチ非駆動信号を出力する信号生成器と、
　前記プリチャージ信号に応答して、前記スイッチの動作速度を向上させるため、前記スイッチと前記選択制御機との間の信号伝達ラインをプリチャージさせる第１駆動部と、
　前記スイッチ駆動信号に応答して、前記スイッチを駆動する第２駆動部と、
　前記スイッチ非駆動信号に応答して、前記スイッチを非駆動する第３駆動部と、
　を備えることを特徴とする請求項６に記載の半導体メモリ装置。
　【請求項８】
　前記第１〜第３駆動部は、
　トランジスタであることを特徴とする請求項７に記載の半導体メモリ装置。
　【請求項９】
　複数のビットラインを含む複数のメモリセルアレイと前記複数のメモリセルアレイとの間に位置し、前記複数のビットラインから出力されるデータを増幅する複数のビットライン感知増幅器を備える半導体メモリ装置の駆動方法であって、
　当該メモリセルアレイの活性化のための第１信号、プリチャージ動作を指示する第２信号、当該ビットラインのアドレス情報を知らせる第３信号、及びセルフリフレッシュを示す第４信号の結合に応答して、前記複数のビットラインの中から選択されたビットラインと前記ビットライン感知増幅器とを選択的に接続し、前記ビットラインの中から選択されたビットラインが同じメモリセルアレイ内にあるときは、前記接続を維持し、前記選択されたビットラインが他のメモリセルアレイ内のビットラインであるときは、前記接続を切ることを特徴とする半導体メモリ装置。」
　
（補正後）
　「【請求項１】
　複数のメモリセルアレイと、
　前記複数のメモリセルアレイの間に位置し、前記複数のメモリセルアレイから出力されるデータを増幅する複数の感知増幅器と、
　当該メモリセルアレイの活性化のための第１信号、プリチャージ動作を指示する第２信号、当該メモリセルアレイのアドレス情報を知らせる第３信号、及びセルフリフレッシュを示す第４信号の結合に応答して、前記複数のメモリセルアレイの中から選択されたメモリセルアレイと前記感知増幅器とを接続し、前記選択されたメモリセルアレイ以外の他のメモリセルアレイが選択されるまで、前記選択されたメモリセルアレイと前記感知増幅器との接続を維持する選択部と、を備え、
　前記選択部は、
　前記メモリセルアレイと前記感知増幅器とを接続する接続部と、
　前記第１ないし第４信号に応答して、前記接続部の動作を制御する制御ロジックと、を備え、
　前記制御ロジックは、
　前記第１ないし第４信号に応答して、プリチャージ信号、スイッチ駆動信号、及びスイッチ非駆動信号を出力する信号生成器と、
　前記接続部と前記制御ロジックとの間の信号伝達ラインに接続され、前記プリチャージ信号に応答してスイッチングされ、前記信号伝達ラインを第１電源電圧でプリチャージさせる第１駆動部と、
　前記信号伝達ラインに接続され、前記スイッチ駆動信号に応答してスイッチングされ、前記信号伝達ラインを第２電源電圧で駆動する第２駆動部と、
　前記信号伝達ラインに接続され、前記スイッチ非駆動信号に応答してスイッチングされ、前記信号伝達ラインを接地レベルで駆動する第３駆動部と、
　を備えることを特徴とする半導体メモリ装置。
　【請求項２】
　前記第１ないし第３駆動部は、トランジスタであることを特徴とする請求項１に記載の半導体メモリ装置。
　【請求項３】
　複数のビットラインを含む複数のメモリセルアレイと、
　前記複数のメモリセルアレイの間に位置し、前記複数のビットラインから出力されるデータを増幅する複数のビットライン感知増幅器と、
　当該メモリセルアレイの活性化のための第１信号、プリチャージ動作を指示する第２信号、当該ビットラインのアドレス情報を知らせる第３信号、及びセルフリフレッシュを示す第４信号の結合に応答して、前記複数のビットラインの中から選択されたビットラインと前記ビットライン感知増幅器とを選択的に接続し、前記ビットラインの中から選択されたビットラインが同じメモリセルアレイ内にあるときは、前記接続を維持し、前記選択されたビットラインが他のメモリセルアレイ内のビットラインであるときは、前記接続を切る選択部と、を備え、
　前記選択部は、
　前記メモリセルアレイと前記感知増幅器とを接続する接続部と、
　前記第１ないし第４信号に応答して、前記接続部の動作を制御する制御ロジックと、を備え、
　前記制御ロジックは、
　前記第１ないし第４信号に応答して、プリチャージ信号、スイッチ駆動信号、及びスイッチ非駆動信号を出力する信号生成器と、
　前記接続部と前記制御ロジックとの間の信号伝達ラインに接続され、前記プリチャージ信号に応答してスイッチングされ、前記信号伝達ラインを第１電源電圧でプリチャージさせる第１駆動部と、
　前記信号伝達ラインに接続され、前記スイッチ駆動信号に応答してスイッチングされ、前記信号伝達ラインを第２電源電圧で駆動する第２駆動部と、
　前記信号伝達ラインに接続され、前記スイッチ非駆動信号に応答してスイッチングされ、前記信号伝達ラインを接地レベルで駆動する第３駆動部と、
　を備えることを特徴とする半導体メモリ装置。
　【請求項４】
前記第１ないし第３駆動部は、トランジスタであることを特徴とする請求項３に記載の半導体メモリ装置。」
　
２．補正事項の整理 
本件補正による補正事項を整理すると、以下のとおりである。
（１）補正事項１ 
　補正前の請求項１及び２を削除するとともに、当該削除と整合するように、請求項の番号及び引用する請求項の番号を修正すること。
　
（２）補正事項２
　補正前の請求項３を独立形式として補正後の請求項１とすること。
　
（３）補正事項３
　補正前の請求項２の「前記選択部は、前記メモリセルアレイと前記感知増幅器とを接続するスイッチと、　前記第１〜第４信号に応答して、前記スイッチの駆動の有無を制御する選択制御機」を、補正後の請求項１の「前記選択部は、前記メモリセルアレイと前記感知増幅器とを接続する接続部と、　前記第１ないし第４信号に応答して、前記接続部の動作を制御する制御ロジック」と補正すること。
　
（４）補正事項４
　補正前の請求項３の「前記選択制御機は、　前記第１〜第４信号に応答して、プリチャージ信号、スイッチ駆動信号、及びスイッチ非駆動信号を出力する信号生成器」を、補正後の請求項１の「前記制御ロジックは、　前記第１ないし第４信号に応答して、プリチャージ信号、スイッチ駆動信号、及びスイッチ非駆動信号を出力する信号生成器」と補正すること。
　
（５）補正事項５
　補正前の請求項３の「前記プリチャージ信号に応答して、前記スイッチの動作速度を向上させるため、前記スイッチと前記選択制御機との間の信号伝達ラインをプリチャージさせる第１駆動部」を、補正後の請求項１の「前記接続部と前記制御ロジックとの間の信号伝達ラインに接続され、前記プリチャージ信号に応答してスイッチングされ、前記信号伝達ラインを第１電源電圧でプリチャージさせる第１駆動部」と補正すること。
　
（６）補正事項６
　補正前の請求項３の「前記スイッチ駆動信号に応答して、前記スイッチを駆動する第２駆動部」を、補正後の請求項１の「前記信号伝達ラインに接続され、前記スイッチ駆動信号に応答してスイッチングされ、前記信号伝達ラインを第２電源電圧で駆動する第２駆動部」と補正すること。
　
（７）補正事項７
　補正前の請求項３の「前記スイッチ非駆動信号に応答して、前記スイッチを非駆動する第３駆動部」を、補正後の請求項１の「前記信号伝達ラインに接続され、前記スイッチ非駆動信号に応答してスイッチングされ、前記信号伝達ラインを接地レベルで駆動する第３駆動部」と補正すること。
　
（８）補正事項８
　補正前の請求項４の「前記第１〜第３駆動部」を、補正後の請求項２の「前記第１ないし第３駆動部」と補正すること。
　
（９）補正事項９
　補正前の請求項５及び６を削除するとともに、当該削除と整合するように、請求項の番号及び引用する請求項の番号を修正すること。
　
（１０）補正事項１０
　補正前の請求項７を独立形式として補正後の請求項３とすること。
　
（１１）補正事項１１
　補正前の請求項６の「前記選択部は、　前記メモリセルアレイと前記感知増幅器とを接続するスイッチと、　前記第１〜第４信号に応答して、前記スイッチの駆動の有無を制御する選択制御機」を、補正後の請求項３の「前記選択部は、　前記メモリセルアレイと前記感知増幅器とを接続する接続部と、　前記第１ないし第４信号に応答して、前記接続部の動作を制御する制御ロジック」と補正すること。
　
（１２）補正事項１２
　補正前の請求項７の「前記選択制御機は、　前記第１〜第４信号に応答して、プリチャージ信号、スイッチ駆動信号、及びスイッチ非駆動信号を出力する信号生成器」を、補正後の請求項３の「前記制御ロジックは、　前記第１ないし第４信号に応答して、プリチャージ信号、スイッチ駆動信号、及びスイッチ非駆動信号を出力する信号生成器」と補正すること。
　
（１３）補正事項１３
　補正前の請求項７の「前記プリチャージ信号に応答して、前記スイッチの動作速度を向上させるため、前記スイッチと前記選択制御機との間の信号伝達ラインをプリチャージさせる第１駆動部」を、補正後の請求項３の「前記接続部と前記制御ロジックとの間の信号伝達ラインに接続され、前記プリチャージ信号に応答してスイッチングされ、前記信号伝達ラインを第１電源電圧でプリチャージさせる第１駆動部」と補正すること。
　
（１４）補正事項１４
　補正前の請求項７の「前記スイッチ駆動信号に応答して、前記スイッチを駆動する第２駆動部」を、補正後の請求項３の「前記信号伝達ラインに接続され、前記スイッチ駆動信号に応答してスイッチングされ、前記信号伝達ラインを第２電源電圧で駆動する第２駆動部」と補正すること。
　
（１５）補正事項１５
　補正前の請求項７の「前記スイッチ非駆動信号に応答して、前記スイッチを非駆動する第３駆動部」を、補正後の請求項３の「前記信号伝達ラインに接続され、前記スイッチ非駆動信号に応答してスイッチングされ、前記信号伝達ラインを接地レベルで駆動する第３駆動部」と補正すること。 
　
（１６）補正事項１６
　補正前の請求項８の「前記第１〜第３駆動部」を、補正後の請求項４の「前記第１ないし第３駆動部」と補正すること。
　
（１７）補正事項１７
　補正前の請求項９を削除すること。
　
（１８）補正事項１８
　補正前の明細書の００１７段落及び００１８段落を、補正後の明細書の００１７段落及び００１８段落と補正すること。
　
３．補正の目的の適否、及び新規事項の追加の有無について 
（１）補正事項１、２、９、１０及び１７について
　補正事項１、２、９、１０及び１７は、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第１号に規定する請求項の削除を目的とするものに該当する。
　したがって、当該補正事項は、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）及び第４項に規定する要件を満たす。
　
（２）補正事項３、４、８、１１、１２及び１６について
　補正事項３、４、８、１１、１２及び１６は、補正前の記載を明瞭にするものであるから、特許法第１７条の２第４項第４号に掲げる明瞭でない記載の釈明を目的とするものに該当する。
　したがって、当該補正事項は同法第１７条の２第４項に規定する要件を満たす。
　また、当該補正事項が特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
（３）補正事項５及び１３について
　補正事項５により、補正前の請求項３に係る発明の発明特定事項である「第１駆動部」について、「前記スイッチの動作速度を向上させるため」にプリチャージを行うものであるという構成が削除されている。
　また、補正事項１３により、補正前の請求項７に係る発明の発明特定事項である「第１駆動部」について、「前記スイッチの動作速度を向上させるため」にプリチャージを行うものであるという構成が削除されている。
　そして、これらの構成の削除が、特許法第１７条の２第４項の各号に掲げるいずれの事項を目的とするものにも該当しないことは明らかである。
　したがって、補正事項５及び１３は、特許法第１７条の２第４項に規定する要件を満たしていない。
　
（４）補正事項６、７、１４及び１５について
　補正事項６及び７は、各々補正前の請求項３に係る発明の発明特定事項である「第２駆動部」及び「第３駆動部」について、技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また、補正事項１４及び１５は、各々補正前の請求項７に係る発明の発明特定事項である「第２駆動部」及び「第３駆動部」について、技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、当該補正事項は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項６、７、１４及び１５により加えられた事項は、本願の願書に最初に添付した明細書の００４１段落等に記載されているものと認められるから、当該補正事項は、特許法第１７条の２第３項に規定する要件を満たす。
　
（５）補正事項１８について
　補正事項１８は、補正事項１〜１７による補正後の特許請求の範囲の記載と整合するように明細書の記載を補正したものであるから、当該補正事項が特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
（６）補正の目的の適否、及び新規事項の追加の有無についてのまとめ
　以上、検討したとおりであるから、本件補正は、特許法第１７条の２第４項に規定する要件を満たしていない。
　
４．独立特許要件について
（１）はじめに
　上記３．において検討したとおり、本件補正は特許法第１７条の２第４号に規定する要件を満たしていないが、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正が、いわゆる独立特許要件を満たすものであるか否かについても予備的に検討する。
　
（２）補正後の発明
　本願の本件補正による補正後の請求項１〜４に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜４に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される、次のとおりのものである。
　「【請求項１】
　複数のメモリセルアレイと、
　前記複数のメモリセルアレイの間に位置し、前記複数のメモリセルアレイから出力されるデータを増幅する複数の感知増幅器と、
　当該メモリセルアレイの活性化のための第１信号、プリチャージ動作を指示する第２信号、当該メモリセルアレイのアドレス情報を知らせる第３信号、及びセルフリフレッシュを示す第４信号の結合に応答して、前記複数のメモリセルアレイの中から選択されたメモリセルアレイと前記感知増幅器とを接続し、前記選択されたメモリセルアレイ以外の他のメモリセルアレイが選択されるまで、前記選択されたメモリセルアレイと前記感知増幅器との接続を維持する選択部と、を備え、
　前記選択部は、
　前記メモリセルアレイと前記感知増幅器とを接続する接続部と、
　前記第１ないし第４信号に応答して、前記接続部の動作を制御する制御ロジックと、を備え、
　前記制御ロジックは、
　前記第１ないし第４信号に応答して、プリチャージ信号、スイッチ駆動信号、及びスイッチ非駆動信号を出力する信号生成器と、
　前記接続部と前記制御ロジックとの間の信号伝達ラインに接続され、前記プリチャージ信号に応答してスイッチングされ、前記信号伝達ラインを第１電源電圧でプリチャージさせる第１駆動部と、
　前記信号伝達ラインに接続され、前記スイッチ駆動信号に応答してスイッチングされ、前記信号伝達ラインを第２電源電圧で駆動する第２駆動部と、
　前記信号伝達ラインに接続され、前記スイッチ非駆動信号に応答してスイッチングされ、前記信号伝達ラインを接地レベルで駆動する第３駆動部と、
　を備えることを特徴とする半導体メモリ装置。」
　
（３）引用刊行物に記載された発明 
（３−１）引用例１：特開平９−１８０４３６号公報 
（３−１−１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された特開平９−１８０４３６号公報（以下「引用例１」という。）には、図１〜８と共に以下の記載がある（なお、下線は当合議体において付加したものである。以下同じ。）。
　
ａ．「【０００１】
【発明の属する技術分野】
本発明は低消費電力のビット線選択回路に係り、詳しくは両方向センスアンプ使用時に同一ブロック選択が続く場合、その選択状態を保持してレベル遷移過程で消耗される消費電力を軽減させた低消費電力のビット線選択回路に関する
【０００２】
【従来の技術】従来の両方向センスアンプを使用したＤＲＡＭ感知装置は図１（ａ）に示すように、両方向センスアンプ１２と、両方向センスアンプ１２の両側に配置され、ビット線対Ｂｉｔ及びＢｉｔ（／）（（／）は反転を意味する）がそれぞれ接続されている２個のブロックのセルアレイ１０、１０’と、前記各ビット線対Ｂｉｔ及びＢｉｔ（／）の間を等化させる等化回路１１、１１’と、前記セルアレイの２個のブロックのうち一つを選択して両方向センスアンプ１２に接続させるために、前記各ビット線対に設置されたＭＯＳトランジスタを選択駆動するビット線選択信号ＢＳ０及びＢＳ１を発生させるビット線選択信号生成部１３とを備えている
【０００３】
ビット線選択信号生成部１３は、行アドレス信号に応じて生成されるブロック選択コーディング信号ＰＸ−ＢＬＫ０、ＰＫ−ＢＬＫ１を入力とするビット線等化制御信号生成部１４から発生されるブロック選択信号ＢＥＱＥＮ０、ＢＥＱＥＮ１（図１（ｂ）参照）を入力として受ける。ビット線選択信号生成部１３を図２に示す。
　
ｂ．「【００１０】
【発明が解決しようとする課題】上述したように、行アドレス信号ＲＡＳ（／）の信号状態の遷移ごとに、ブロック選択コーディング信号ＰＸ−ＢＬＫ０とＰＸ−ＢＬＫ１のレベル状態の遷移に応じて、ビット線選択信号ＢＳ０とＢＳ１がＶｃｃからＶｐｐとＶｓｓへ、さらにその逆へ繰り返し遷移する。その遷移過程の間Ｖｐｐによる漏洩電流が流れることになり、無駄な電力が消費される。これは多容量、高集積及び多ビット製品の場合、そのような電力消費が一層深刻になるという問題点があった
【００１１】
本発明はかかる従来の問題点を解決するためのもので、その目的は両方向センスアンプを使用するＤＲＡＭのビット線選択において同一ブロック選択が続く場合、電圧レベル状態をそのまま保持してレベル遷移過程で消耗される消費電力を軽減させる低消費電力のビット線選択回路を提供することにある。
　
ｃ．「【００１３】
【発明の実施の形態】以下、本発明の具体的な実施形態を添付図面に基づいて詳細に説明する。
図４は本発明の第１実施形態の詳細回路図であり、図５は第１実施形態のタイミング図を示す。本発明の第１実施形態のＤＲＡＭビット線選択回路はブロック選択回路部、レベル遷移部、及びビット線選択信号生成部を備えている
【００１４】
ブロック選択回路部は、ブロック選択コーディング信号ＰＸ−ＢＬＫ０及びＰＸ−ＢＬＫ１がそれぞれ直接加えられるパルス発生回路Ａ
１
、Ａ
２
を有する。このパルス発生回路Ａ
１
、Ａ
２
は、一方の入力端子にブロック選択コーディング信号ＰＸ−ＢＬＫ０及びＰＸ−ＢＬＫ１がそれぞれ直接加えられ、他方の入力端子に前記ブロック選択コーディング信号ＰＸ−ＢＬＫ０及びＰＸ−ＢＬＫ１がインバータＩｎ
３
、Ｉｎ
４
で反転され、かつ遅延回路ＤＬ
１
、ＤＬ
２
で遅延された信号を入力するＮＡＮＤゲートＮＡＮＤ
１
、ＮＡＮＤ
２
をそれぞれ備えている。パルス発生回路Ａ
１
、Ａ
２
の出力には、その出力をラッチさせるための２個のＮＡＮＤゲートＮＡＮＤ
３
、ＮＡＮＤ
４
からなるＮＡＮＤゲート型ラッチ回路が接続されている。レベル遷移部は前記ＮＡＮＤゲート型ラッチ回路の出力に接続され、その出力のＱ及びＱ（／）に応じてＶｐｐ→Ｖｃｃ、Ｖｃｃ→Ｖｐｐに遷移させる２個のレベルシフターＬＳ
３
、ＬＳ
４
で構成されている。
　
ｄ．「【００１６】
以下、前記構成を有する第１実施形態の動作を図５のタイミング図を参照して詳細に説明する。選択されたブロックのブロック選択コーディング信号（ＰＸ−ＢＬＫ０とする）はハイとローがＲＡＳ（／）に応答して出力され、選択されていないブロックのブロック選択コーディング信号ＰＸ−ＢＬＫ１は選択されるまでローレベル状態に保持される
【００１７】このようなブロック選択コーディング信号ＰＸ−ＢＬＫ０及びＰＸ−ＢＬＫ１が入力されると、ブロック選択回路部のパルス発生回路Ａ
１
（図５Ａ
１
参照）はブロック選択コーディング信号ＰＸ−ＢＬＫ０の最初のサイクルｔ
１
でパルス（負のパルス）が発生するが、ブロック選択コーディング信号ＰＸ−ＢＬＫ１はローレベル状態のまま変わりなく保持され、パルス発生回路Ａ
２
はハイレベルの状態を引き続き保持する（図５Ａ
２
参照）。これによりラッチ回路ＢのＮＡＮＤゲートＮＡＮＤ
３
の出力Ｑはハイレベル状態、ＮＡＮＤゲート（ＮＡＮＤ
４
）の出力Ｑ（／）はローレベル状態になる。このようなラッチ回路の出力状態はブロック選択コーディング信号ＰＸ−ＢＬＫ１の最初のパルス発生時（時間ｔ
２
）まで引き続き保持される
【００１８】
前記のようなブロック選択回路部の出力によってレベルシフターＬＳ
３
の出力はＶｐｐ、レベルシフターＬＳ
４
の出力はＶｃｃになる。これによって前記ビット線選択信号生成部はｐＭＯＳトランジスタｐＭＯＳＴ
３
及びｎＭＯＳトランジスタｎＭＯＳＴ
６
がターンオンし、ｎＭＯＳトランジスタｎＭＯＳＴ
５
及びｐＭＯＳトランジスタｐＭＯＳＴ
４
がターンオフするので、出力ＢＳ０はＶｐｐ、出力ＢＳ１はＶｓｓになる。この出力は、センスアンプ１２と各対のビット線とを接続する前記ｎＭＯＳトランジスタで構成されたスイッチング手段をターンオンさせて、図１（ａ）の上側にあるセルアレイを感知する。上側のアレイを選択している間はその状態が変わらない。
　
ｅ．「【００１９】次に、下側のアレイを選択するように、時間ｔ２でブロック選択コーディング信号ＰＸ−ＢＬＫ１が選択されると、この選択されたブロック選択コーディング信号ＰＸ−ＢＬＫ１は行アドレス信号ＲＡＳ（／）に相応して出力する信号になり、選択されなかったブロック選択コーディング信号ＰＸ−ＢＬＫ０はローレベルになる。
【００２０】このような入力信号の変動によってブロック選択回路部のパルス発生回路Ａ１はその出力がハイレベル状態そのまま保持されるが、パルス発生回路Ａ２は負（−）のパルスを発生する。これによりラッチ回路のＮＡＮＤゲートＮＡＮＤ３の出力Ｑはローレベルに遷移し、ＮＡＮＤゲートＮＡＮＤ４の出力Ｑ（／）はハイレベルに遷移する。従って、レベル遷移部のレベルシフターＬＳ３の出力はＶｃｃ、レベルシフターＬＳ４の出力はＶｐｐに遷移し、これによりビット線選択信号生成部の出力ＢＳ０はローレベル、出力ＢＳ１はハイレベルになり、図１（ａ）における下側のセルアレイのビット線対ｂｉｔ、ｂｉｔ（／）がスイッチング手段（ｎＭＯＳトランジスタ）を介してセンスアンプ１２に接続される。
【００２１】
従って、第１実施形態では、選択されたビット線選択信号生成部の出力ＢＳ０と非選択ブロックのビット線選択信号生成部の出力ＢＳ１は、選択ブロックが変更するまで、行アドレス信号ＲＡＳ（／）に関係なく、それぞれＶｐｐとＶｓｓレベルを保持するので、従来のビット線選択回路のように行アドレス信号ＲＡＳ（／）に応じてビット線選択信号ＢＳ０、ＢＳ１が繰り返しＶｐｐとＶｃｃ、もしくはＶｃｃとＶｓｓの間で遷移することが無い。従って、この繰り返し過程で発生する電流漏洩による電力消費が無くなる。
　
ｆ．「【００２２】
図６は本発明の第２実施形態を示すもので、図７は図６のブロック選択回路部の詳細回路図であり、図８は第２実施形態のタイミング図を示すものである。第１実施形態は２ブロックに分けられたアレイ、即ち両方向センスアンプを共用する２ブロックに分けられたアレイセルのみを有するＤＲＡＭのビット線選択回路を例示して説明したが、第２実施形態は少なくとも４ブロックからなるアレイセルのビット線選択回路である。４つのブロックの内、第１及び第２ブロックのアレイセルは両方向センスアンプを共用し、そのうち一つが選択され、他の２つのブロックは、前記両方向センスアンプを共用せず、非選択である
【００２３】
第２実施形態のビット線選択回路は、第１実施形態と同様に、ブロック選択回路部、レベル遷移部、及びビット線選択信号生成部を備えている。
　
ｇ．「【００２７】
ビット線選択信号生成部は、２個の前記レベルシフターＬＳ
５
、ＬＳ
６
の出力を論理演算するＡＮＤゲートＡＮＤ
２
と、そのＡＮＤゲートＡＮＤ
２
の出力でトリガされるｎＭＯＳトランジスタｎＭＯＳＴ
９
、ｎＭＯＳＴ
１０
と、前記レベルシフターＬＳ
５
、ＬＳ
６
の出力によってそれぞれトリガされるｐＭＯＳトランジスタｐＭＯＳＴ
５
、ｐＭＯＳＴ
６
と、及び前記レベルシフターＬＳ
５
、ＬＳ
６
の出力のインバーターＩｎ
１４
、Ｉｎ
１５
によって反転された信号によってそれぞれトリガされるｎＭＯＳトランジスタｎＭＯＳＴ
１１
、ｎＭＯＳＴ
１２
を備えている。ｎＭＯＳトランジスタｎＭＯＳＴ
９
、ＮＭＯＳＴ
１０
の出力端はそれぞれビット線選択信号ＢＳ０及びＢＳ１を出力する出力端子に連結されている
【００２８】
以下、このように構成された実施形態の動作を図８のタイミング図を参照して説明する。まず、両方向センスアンプを共用する第１ブロックが先に選択されると仮定する。第１ブロック及び第２ブロックが待機状態から選択状態になるまではＰＯＷＥＲ　ＵＰ信号によってｎＭＯＳトランジスタｎＭＯＳＴ
７
及びｎＭＯＳＴ
８
がターンオンされて第１ラッチ回路Ｂ
１
及び第２ラッチ回路Ｂ
２
の出力Ｑ
１
及びＱ
２
をローレベル状態にリセットさせる。第１ブロックが選択されると、第１ブロックのブロック選択コーディング信号ＰＸ−ＢＬＫ０のみが行アドレス信号ＲＡＳ（／）に応じて出力を発生し、その他のブロックのブロック選択コーディング信号ＰＸ−ＢＬＫ１〜ＰＸ−ＢＬＫｎ−１（図８ではＰＸ−ＢＬＫ２・・・・・ＰＸ−ＢＬＫｎ−１を代表してＰＸ−ＢＬＫｍで表す）はローレベル状態になる
【００２９】従って、第１パルス発生回路Ａ３のみが負のパルスを発生し、これにより第１ラッチ回路Ｂ１の出力Ｑ１はローレベルからハイレベルに遷移するので、出力Ｑ１（／）はハイレベルからローレベルに遷移する。これにより第４パルス発生回路Ａ６は負のパルスを発生するので、第３ラッチ回路Ｂ３の出力Ｑ３はハイレベル、Ｑ３（審決注：「Ｑ３（／）」の誤記）はローレベルになる。
従って、第３ラッチ回路Ｂ３はブロック選択信号ＢＳＥＮ０をローレベル、ブロック選択信号ＢＳＥＮ１をハイレベルとして出力する。この信号はレベル遷移部のレベルシフターＬＳ
５
とレベルシフターＬＳ
６
の出力をそれぞれＶｐｐ及びＶｃｃ（審決注：「Ｖｃｃ及びＶｐｐ」の誤記）状態に遷移する。したがって、ＡＮＤゲートＡＮＤ
２
がローレベルになってｎＭＯＳトランジスタｎＭＯＳＴ
７
（審決注：「ｎＭＯＳＴ
９
」の誤記）、ｎＭＯＳＴ
１０
をターンオフさせる。同時に、前記レベルシフターＬＳ
６
のＶｃｃ（審決注：「Ｖｐｐ」の誤記）レベル出力が直接ｐＭＯＳトランジスタｐＭＯＳＴ
６
を及びインバータＩｎ
１５
を介してｎＭＯＳトランジスタｎＭＯＳＴ
１１
をターンオフさせる。前記レベルシフターＬＳ
５
のＶｐｐ（審決注：「Ｖｃｃ」の誤記）レベル出力が直接ｐＭＯＳトランジスタｐＭＯＳＴ
５
に及びインバータＩｎ
１４
を介してｎＭＯＳトランジスタｎＭＯＳＴ
１２
に印加されて、これらをターンオンさせる。したがって、ビット線選択信号ＢＳ０はＶｐｐレベル、ＢＳ１はＶｃｃレベルになり、前記ＶｐｐレベルのＢＳ０の信号によってアレイセルの第１ブロックが選択される。
　
ｈ．「【００３０】
次に、時間ｔ
２
で両方向センスアンプを共用する第２ブロックが選択されて、ブロック選択コーディング信号ＰＸ−ＢＬＫ１のみが行アドレス信号ＲＡＳ（／）に応じてパルス出力を発生し、残りのブロック選択コーディング信号ＰＸ−ＢＬＫ０、ＰＸ−ＢＬＫ２〜ＰＸ−ＢＬＫｎ−１がローレベル状態になると、ブロック選択回路部の第２パルス発生回路Ａ
４
で負のパルスを発生することになり、第２ラッチ回路Ｂ２の出力Ｑ２と出力Ｑ２はそれぞれハイレベル及びローレベルに遷移する。
これにより第３ラッチ回路Ｂ
３
のブロック選択信号ＢＳＥＮ０はハイレベル、ブロック選択信号ＢＳＥＮ１はローレベルに遷移することになる。前述と同様の過程を経て、ビット線選択信号ＢＳ０はハイレベル（審決注：「ローレベル」の誤記）、ＢＳ１はローレベル（審決注：「ハイレベル」の誤記）になり、ＢＳ１が接続されるアレイセルブロックがセンスアンプ１２に接続されることになる
【００３１】
その後、時間ｔ
３
でセンスアンプを共用しない第３乃至第ｎブロックのうちの一つを選択すれば、ブロック選択コーディング信号ＰＸ−ＢＬＫ２〜ＰＸ−ＢＬＫｎ−１のアドレスを加算して、ブロック選択回路部の加算器の出力がローレベルからハイレベルに遷移し、これにより第２パルス発生回路Ａ
５
は負のパルスを発生することになる。
これによりＮＡＮＤゲートＮＡＮＤ
１４
の出力Ｉがローレベルになって、第３ラッチ回路Ｂ
３
のＮＡＮＤゲートＮＡＮＤ
１５
、ＮＡＮＤ
１６
の出力ＢＳＥＮ
０
、ＢＳＥＮ
１
が全てハイレベル状態になる。これらハイレベルのＢＳＥＮ０及びＢＳＥＮ１によってレベルシフターＬＳ
５
、ＬＳ
６
はそれぞれＶｃｃ→Ｖｐｐレベルに遷移する。それにより、ＡＮＤゲートＡＮＤ
２
を介してｎＭＯＳトランジスタｎＭＯＳＴ
９
、ｎＭＯＳＴ
１０
をターンオンさせるとともに、ｐＭＯＳトランジスタｐＭＯＳＴ
５
、ｐＭＯＳＴ
６
及びｎＭＯＳＴトランジスタｎＭＯＳＴ
１１
、ｎＭＯＳＴ
１２
を全てターンオフさせるので、ビット選択信号ＢＳ０及びＢＳ１は全てＶｃｃのプリチャージ状態になり、他のブロックが選択される間にはＶｐｐの高いレベル状態とならなくなる
【００３２】前記第２実施形態によれば、
行アドレス信号ＲＡＳ（／）に関係なく両方向センスアンプを共用する第１及び第２ブロックのうち一つが選択された場合には、選択されないブロックが選択されるか、或いは前記センスアンプを共用しない第３ブロック乃至第ｎブロックが選択されるまで、行アドレス信号ＲＡＳ（／）に関係なく、ＢＳ０とＢＳ１のうち一つはＶｐｐレベル、もう一つはＶｓｓレベルを引き続き保持するので、第１実施形態のようにレベル遷移による漏洩電流を防止し、さらに、第３ブロック乃至第ｎブロックが選択される場合には前記ＢＳ０及びＢＳ１はＶｃｃのプリチャージ状態になっており、より安定した状態に保持することができる。
　
　なお、引用例１において、図６の「ＢＳＥＮ０」と「ＢＳＥＮ１」とが互いに逆に記載されており、かつ、００２９段落〜００３０段落に上記ｇ．及びｈ．において注記したような幾つかの誤記があることは、他の図面、及び引用例１に係る特許出願と同一の優先権基礎出願を有する米国特許の明細書（米国特許第５７７４４０７号明細書）の記載等から、当業者にとって明らかであるから、以下においては、正しい記載に読み換えて検討を行う。
　
（３−１−２）ここにおいて、図６及び７に記載された「第２実施形態」が、「第１実施形態」と同様に、図１に記載された「両方向センスアンプを使用したＤＲＡＭ」に適用されることを前提としていることは明らかである。
　また、００２２段落の「第１実施形態は２ブロックに分けられたアレイ、即ち両方向センスアンプを共用する２ブロックに分けられたアレイセルのみを有するＤＲＡＭのビット線選択回路を例示して説明したが、第２実施形態は少なくとも４ブロックからなるアレイセルのビット線選択回路である。」という記載から、当該「第２実施形態」においては、「センス増幅器１２」が複数配置されていることも明らかである。
　したがって、引用例１の図６には、複数のセルアレイのブロックと、複数のセルアレイのブロックの間に位置し、複数のセルアレイのブロックから出力されるデータを増幅する複数のセンスアンプを有する、ＤＲＡＭに適用されるビット線選択回路が記載されているものと認められる。
　
（３−１−３）図６及び７、並びに００２８段落の「第１ブロックが選択されると、第１ブロックのブロック選択コーディング信号ＰＸ−ＢＬＫ０のみが行アドレス信号ＲＡＳ（／）に応じて出力を発生し、」という記載、００２９段落の「したがって、ビット線選択信号ＢＳ０はＶｐｐレベル、ＢＳ１はＶｃｃレベルになり、前記ＶｐｐレベルのＢＳ０の信号によってアレイセルの第１ブロックが選択される。」という記載及び００３２段落の「前記第２実施形態によれば、行アドレス信号ＲＡＳ（／）に関係なく両方向センスアンプを共用する第１及び第２ブロックのうち一つが選択された場合には、選択されないブロックが選択されるか、或いは前記センスアンプを共用しない第３ブロック乃至第ｎブロックが選択されるまで、行アドレス信号ＲＡＳ（／）に関係なく、ＢＳ０とＢＳ１のうち一つはＶｐｐレベル、もう一つはＶｓｓレベルを引き続き保持するので」という記載から、引用例１の図６に記載されたＤＲＡＭに適用される「ビット線選択回路」は、「ＰＸ−ＢＬＫ０」、「ＰＸ−ＢＬＫ１」・・・という複数の「ブロック選択コーディング信号」に応答して（「第１ブロック」の「ブロック選択コーディング信号ＰＸ−ＢＬＫ０」のみがハイレベルとなることに応答して）、「ビット線選択信号ＢＳ０」をＶｐｐレベルとして、「セルアレイの第１ブロック」と「センスアンプ」とを接続し、「セルアレイの第１ブロック」とセンスアンプを共有する選択されないブロックである「セルアレイの第２ブロック」が選択されるか、あるいは「セルアレイの第１ブロック」とセンスアンプを共有しない「第３ブロック」ないし「第ｎブロック」が選択されるまで、「セルアレイの第１ブロック」とセンスアンプとの接続状態を維持する選択手段を備えていることが明らかである。
　
（３−１−４）図１及び６の記載から、上記（３−１−３）に記載した「選択手段」は、「セルアレイのブロック」と「センスアンプ」とを接続するトランジスタ（以下「接続トランジスタ」という。）、並びに「セルアレイの第１ブロック」を選択する信号である「ブロック選択コーディング信号ＰＸ−ＢＬＫ０」、「セルアレイの第２ブロック」を選択する信号である「ブロック選択コーディング信号ＰＸ−ＢＬＫ１」等のセルアレイのブロックを選択する複数の「ブロック選択コーディング信号」に応答して接続トランジスタの動作を制御する図６に記載された回路（以下「制御回路」という。）からなるものであることは明らかである。
　そして、図６に記載された制御回路は、「ＢＳ０」及び「ＢＳ１」という２つの「ビット線選択信号」を出力する構成となっているが、そのうちの「ＢＳ０」に着目すると、図６及び７、並びに００２８段落〜００３１段落の記載から、図６に記載された制御回路における「ブロック選択回路部」及び「レベルシフタ５，６」は、「セルアレイの第１ブロック」とセンスアンプを共有しない「第３ブロック」ないし「第ｎブロック」を選択することを指示する複数の「ブロック選択コーディング信号」に応答して（「ＰＸ−ＢＬＫ２」・・・・・「ＰＸ−ＢＬＫｎ−１」のいずれかがハイレベルとなることに応答して）、「ビット線選択信号ＢＳ０」をＶｃｃレベルのプリチャージ状態とする信号を出力（「レベルシフタ５，６」の両方からＶｐｐを出力）し、「セルアレイの第１ブロック」を選択することを指示する複数の「ブロック選択コーディング信号」に応答して（「ＰＸ−ＢＬＫ０」のみがハイレベルとなることに応答して）、「ビット線選択信号ＢＳ０」をＶｐｐレベルとする信号（「レベルシフタ５，６」から各々Ｖｃｃ及びＶｐｐを出力）を出力し、「セルアレイの第１ブロック」とセンスアンプを共有する「セルアレイの第２ブロック」を選択することを指示する複数の「ブロック選択コーディング信号」に応答して（「ＰＸ−ＢＬＫ１」のみがハイレベルとなることに応答して）、「ビット線選択信号ＢＳ０」をＶｓｓレベルとする信号（「レベルシフタ５，６」から各々Ｖｐｐ及びＶｃｃを出力）を出力していることが明らかである。
　したがって、図６に記載された制御回路における「ブロック選択回路部」及び「レベルシフタ５，６」は、複数の「ブロック選択コーディング信号」に応答して、「ビット線選択信号ＢＳ０」をＶｃｃレベルのプリチャージ状態とする信号、「ビット線選択信号ＢＳ０」をＶｐｐレベルとする信号、及び「ビット線選択信号ＢＳ０」をＶｓｓレベルとする信号を出力しているものと認められる。
　
（３−１−５）図１の「接続トランジスタ」と、図６の「制御回路」の出力との間が、何らかの線により電気的に接続されていることは当業者にとって自明である。
　そこで、これらの線のことを便宜上「信号伝達線」ということとすると、図６及び７、並びに００２８段落〜００３１段落の記載から、図６に記載された制御回路は、信号伝達線に接続され、上記（３−１−４）に記載した「ビット線選択信号ＢＳ０をＶｃｃレベルのプリチャージ状態とする信号」（「レベルシフタ５，６」の両方からＶｐｐを出力）に応答して、信号伝達線をＶｃｃレベルのプリチャージ状態にスイッチングするｎＭＯＳトランジスタ「ｎＭＯＳＴ９」と、信号伝達線に接続され、「ビット線選択信号ＢＳ０をＶｐｐレベルとする信号」（「レベルシフタ５，６」から各々Ｖｃｃ及びＶｐｐを出力）に応答して、信号伝達線をＶｐｐレベルにスイッチングするｐＭＯＳトランジスタ「ｐＭＯＳ５」と、信号伝達線に接続され、「ビット線選択信号ＢＳ０をＶｓｓレベルとする信号」（「レベルシフタ５，６」から各々Ｖｐｐ及びＶｃｃを出力）に応答して信号伝達線をＶｓｓレベルにスイッチングするｎＭＯＳトランジスタ「ｎＭＯＳＴ１１」が記載されているものと認められる。
　
（３−１−６）以上を総合すると、引用例１には次の発明（以下「引用発明」という。）が記載されているものと認められる。 
　「複数のセルアレイのブロックと、
　前記複数のセルアレイのブロックの間に位置し、前記複数のセルアレイのブロックから出力されるデータを増幅する複数のセンスアンプと、
　複数のブロック選択コーディング信号に応答して、セルアレイの第１ブロックと前記センスアンプとを接続し、前記セルアレイの第１ブロックと前記センスアンプを共有する選択されないブロックであるセルアレイの第２ブロックが選択されるか、あるいは前記セルアレイの第１ブロックと前記センスアンプを共有しないセルアレイの第３ブロックないし第ｎブロックが選択されるまで、前記セルアレイの第１ブロックと前記センスアンプとの接続状態を維持する選択手段と、を備え、
　前記選択手段は、
　前記複数のセルアレイのブロックと前記センスアンプとを接続する接続トランジスタと、
　前記複数のブロック選択コーディング信号に応答して、前記接続トランジスタの動作を制御する制御回路と、を備え、
　前記制御回路は、
　前記複数のブロック選択コーディング信号に応答して、ビット線選択信号ＢＳ０をＶｃｃレベルのプリチャージ状態とする信号、前記ビット線選択信号ＢＳ０をＶｐｐレベルとする信号、及び前記ビット線選択信号ＢＳ０をＶｓｓレベルとする信号を出力するブロック選択回路部及びレベルシフタ５，６と、
　前記接続トランジスタと前記制御回路の出力との間の信号伝達線に接続され、前記ビット線選択信号ＢＳ０をＶｃｃレベルのプリチャージ状態とする信号に応答して、前記信号伝達線をＶｃｃレベルのプリチャージ状態にスイッチングするｎＭＯＳトランジスタｎＭＯＳＴ９と、
　前記信号伝達線に接続され、前記ビット線選択信号ＢＳ０をＶｐｐレベルとする信号に応答して、前記信号伝達線をＶｐｐレベルにスイッチングするｐＭＯＳトランジスタｐＭＯＳ５と、
　前記信号伝達線に接続され、前記ビット線選択信号ＢＳ０をＶｓｓレベルとする信号に応答して、前記信号伝達線をＶｓｓレベルにスイッチングするｎＭＯＳトランジスタｎＭＯＳＴ１１と、
　を備えることを特徴とするＤＲＡＭ。」
　
（３−２）引用例２：特開平１０−２２２９７７号公報
（３−２−１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平１０−２２２９７７号公報（以下「引用例２」という。）には、図１〜７とともに、以下の記載がある。
　
ａ．「【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に共有ビットラインセンスアンプ構造を有する半導体メモリ装置におけるセルフリフレッシュ動作での隔離ゲート制御方法及び回路に関する
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリのような揮発性半導体メモリ装置は、電荷量の形態で保存されているデータを消失させないために、一定周期ごとに発生するリフレッシュ動作を必要とする。
【０００３】
セルフリフレッシュモードでは、半導体メモリ装置は、内部オシレータで生成されるクロックの各周期ごとに多数本のワードラインの中の１本のワードラインを選択して、その選択したワードラインに接続されているメモリセルをリフレッシュするリフレッシュ動作を実行する。
【０００４】
図１は、従来の半導体メモリ装置の隔離ゲート制御回路及び関連回路を示す図である。図１を参照すると、半導体メモリセルアレイには４個のメモリブロック１５０、１５１、１５２、１５３が含まれる。
【０００５】
隔離ゲート部１４０Ｌ、１４０Ｒ、１４１Ｌ、１４１Ｒ、１４２Ｌ、１４２Ｒ、１４３Ｌ、１４３Ｒは、各々対応するビットラインセンスアンプと対応するメモリブロックの間に接続され、対応する隔離ゲート制御信号ＰＩＳＯ０Ｌ、ＰＩＳＯ０Ｒ、ＰＩＳＯ１Ｌ、ＰＩＳＯ１Ｒ、ＰＩＳＯ２Ｌ、ＰＩＳＯ２Ｒ、ＰＩＳＯ３Ｌ、ＰＩＳＯ３Ｒに応答してスイッチング動作をする
【０００６】
ブロック選択信号駆動部１２０、１２１、１２２、１２３は、各々対応するブロック選択信号ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、ＢＬＫ３をバッファリングして出力ＢＬＳ０、ＢＬＳ１、ＢＬＳ２、ＢＬＳ３を発生する。ブロック選択信号ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、ＢＬＫ３は、ローアドレスのうちブロック情報をデコーディングしたものであり、アクセスするメモリブロックを示すブロック選択信号だけがアクティブになる。リフレッシュスキームに応じて１回に複数のメモリブロックに対するリフレッシュ動作を同時に実行することができ、このような場合には複数のブロック選択信号が同時にアクティブにされる。例えば、４個のメモリブロックが含まれる半導体メモリ装置では、ブロック情報は、ローアドレスのうちの２ビットであり、これをデコーディングして４個のブロック選択信号ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、ＢＬＫ３が発生される
　
ｂ．「【００１６】通常モードでは、半導体メモリ装置の外部から印加されるローアドレス信号によって、多数のワードラインのいずれか１本が選択されてアクセスされるので、ローアクティブ信号に連動して隔離ゲート制御信号のレベルを変化させる必要がある。しかし、セルフリフレッシュモードでは、多数のワードラインが順次にアクセスされるので、リフレッシュローアクティブ信号ＰＲＦＨがアクティブになる都度、隔離ゲート制御信号のレベルを変化させる必要はない。
【００１７】より詳細には、セルフリフレッシュモードでは、例えばメモリブロック１５１のワードラインＷＬ０がアクセスされ、次いでメモリブロック１５１のワードラインＷＬ１がアクセスされ、次いでメモリブロック１５１のワードラインＷＬ２がアクセスされる。従って、メモリブロック１５１のワードラインＷＬ０に対するアクセスからメモリブロック１５１のワードラインＷＬ５１１に対するアクセスが実行されるまで、隔離ゲート制御信号ＰＩＳ０１Ｌ、ＰＩＳＯ１Ｒを変化させる必要がない。
【００１８】しかし、図１に示す従来の隔離ゲート制御回路は、前述のようなリフレッシュ動作の特性を考慮していないため、図２に示すように不要に隔離ゲート制御信号のレベルを変化させている。したがって、電力消費が大きいという問題点があるそうして、電力消耗が多い問題点がある。
【００１９】
【発明が解決しようとする課題】本発明の１つの目的は、電力消費を小さくし得る半導体メモリ装置の隔離ゲート制御方法を提供することにある
【００２０】
本発明の他の目的は、電力消費を小さくし得る半導体メモリ装置の隔離ゲート制御回路を提供することである
　
ｃ．「【００２７】図３は、本発明の好適な実施の形態に係る半導体メモリ装置の隔離ゲート制御回路及び関連回路である。図３に示すように、この隔離ゲート制御回路は、複数の隔離ゲート制御信号発生部３１０Ｌ、３１０Ｒ、３１１Ｌ、３１１Ｒ、３１２Ｌ、３１２Ｒ、３１３Ｌ、３１３Ｒ、複数のブロック選択信号駆動部３２０、３２１、３２２、３２３及び複数のラッチ部３３０、３３１、３３２、３３３を具備する。」
　
ｄ．「【００３１】
一方、セルフリフレッシュモード信号ＰＳＲＡＳが”ロー”レベルの場合（即ち、セルフリフレッシュモードでない場合）には、ラッチ隔離制御信号ＩＳＯＬｉは、対応するブロック選択信号ＢＬＫｉが”ハイ”レベルであり、次のブロック選択信号ＢＬＫ（ｉ＋１）が”ロー”レベルである場合に”ハイ”レベル（アクティブ）になる
【００３２】複数のブロック選択信号駆動部３２０、３２１、３２２、３２３は、各々メモリブロック１５０、１５１、１５２、１５３に対応して形成されており、セルフリフレッシュモード信号ＰＳＲＡＳ、対応するブロック選択信号及び対応するラッチ隔離制御信号を入力とし、第１ブロック駆動信号ＢＬＳｉ及び第２ブロック駆動信号ＢＬＳＡｉを発生する。
【００３３】
第１ブロック駆動信号は、対応するブロック選択信号をバッファリングして生成され、第２ブロック駆動信号は、セルフリフレッシュモード（即ち、セルフリフレッシュモード信号ＰＳＲＡＳが”ハイ”レベルの場合）であって、対応するブロック選択信号が”ハイ”レベルであるか、又は対応するラッチ隔離制御信号が”ハイ”レベルである場合に”ハイ”レベル（アクティブ）になる。ここで、第２ブロック駆動信号は、セルフリフレッシュモード信号ＰＳＲＡＳが”ロー”レベルの場合（即ち、セルフリフレッシュモードでない場合）には、第１ブロック駆動信号ＢＬＳｉと同一になる。
　
ｅ．「【００５７】図７は、上記の隔離ゲート制御回路における隔離ゲートの制御方法を説明するための信号波形を示す図である。以下、図７を参照して説明する。
【００５８】
半導体メモリ装置の外部からセルフリフレッシュ命令が入力されると、認識回路がこれを認識してセルフリフレッシュ進入信号ＰＳＥＬＦが”ハイ”レベル（アクティブ）にされる。
【００５９】セルフリフレッシュ進入信号ＰＳＥＬＦが”ハイ”レベル（アクティブ）にされた後、リフレッシュローアクティブ信号ＰＲＦＨの立下がりエッジが現れると、セルフリフレッシュモード信号ＰＳＲＡＳが”ハイ”レベル（アクティブ）にされる。」　
　
ｆ．「【００６０】リフレッシュローアクティブ信号ＰＲＦＨは、自動パルス（ａｕｔｏ　ｐｕｌｓｅ：アクティブ期間が固定されているパルス）として、セルフリフレッシュモード信号ＰＳＲＡＳが”ロー”レベルの場合にはクロックＣＬＫの一定数のパルス毎に発生し、セルフリフレッシュモード信号ＰＳＲＡＳが”ハイ”レベルの場合にはオシレータの出力ＰＯＳＣの立下がりエッジでトリガーされて発生する。従って、リフレッシュローアクティブ信号ＰＲＦＨは一定周期でアクティブになる。
【００６１】
ブロック選択信号ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、．．．は、リフレッシュさせるアドレスに従って選択的にアクティブにされ、アクティブになる期間は、リフレッシュローアクティブ信号ＰＲＦＨがアクティブになる期間に従う。
　
ｇ．「【００６６
】従って、セルフリフレッシュモード信号ＰＳＲＡＳが”ハイ”レベルの場合は、対応する第１ブロック駆動信号がアクティブである場合又は対応するラッチ隔離制御信号ＩＳＯＬｉがアクティブの場合に、隔離ゲート制御信号ＰＩＳＯｉが昇圧レベルＶＰＰになる。同一のビットラインセンスアンプに接続された他の隔離ゲート制御部に関する第２ブロック駆動信号がアクティブの場合は、隔離ゲート制御信号ＰＩＳＯｉが接地レベルＶＳＳになる。この２つの条件以外の条件では、隔離ゲート制御信号ＰＩＳＯｉは電源レベルＶＣＣになる。
　
（３−２−２）以上の記載を総合すると、引用例２には、次の発明が記載されているものと認められる。
　「半導体メモリ装置において、セルフリフレッシュモード信号ＰＳＲＡＳに応答して、複数のメモリブロック１５０〜１５３の中から選択されたメモリブロックとビットラインセンスアンプ１３０〜１３４を接続するための隔離ゲート部１４０〜１４３を制御する制御信号を生成する半導体メモリ装置。」
　
（４）補正発明と引用発明との対比 
（４−１）引用発明の「セルアレイのブロック」及び「センスアンプ」が、各々補正発明の「メモリセルアレイ」及び「感知増幅器」に相当することは、当業者にとって明らかである。
　したがって、引用発明の「複数のセルアレイのブロックと、　前記複数のセルアレイのブロックの間に位置し、前記複数のセルアレイのブロックから出力されるデータを増幅する複数のセンスアンプ」は、補正発明の「複数のメモリセルアレイと、　前記複数のメモリセルアレイの間に位置し、前記複数のメモリセルアレイから出力されるデータを増幅する複数の感知増幅器」に相当する。
　
（４−２）引用発明の「セルアレイの第１ブロック」は、補正発明の「前記複数のメモリセルアレイの中から選択されたメモリセルアレイ」に相当する。
　そして、引用発明において、「前記セルアレイの第１ブロックと前記センスアンプを共有する選択されないブロックであるセルアレイの第２ブロックが選択されるか、あるいは前記セルアレイの第１ブロックと前記センスアンプを共有しないセルアレイの第３ブロックないし第ｎブロックが選択されるまで、前記セルアレイの第１ブロックと前記センスアンプとの接続状態を維持する」ことは、「前記セルアレイの第１ブロック」以外の他の「セルアレイのブロック」が選択されるまで、「前記セルアレイの第１ブロックと前記センスアンプとの接続状態を維持する」ことにほかならないから、引用発明の「セルアレイの第１ブロックと前記センスアンプとを接続し、前記セルアレイの第１ブロックと前記センスアンプを共有する選択されないブロックであるセルアレイの第２ブロックが選択されるか、あるいは前記セルアレイの第１ブロックと前記センスアンプを共有しないセルアレイの第３ブロックないし第ｎブロックが選択されるまで、前記セルアレイの第１ブロックと前記センスアンプとの接続状態を維持する」ことは、補正発明の「前記複数のメモリセルアレイの中から選択されたメモリセルアレイと前記感知増幅器とを接続し、前記選択されたメモリセルアレイ以外の他のメモリセルアレイが選択されるまで、前記選択されたメモリセルアレイと前記感知増幅器との接続を維持する」ことに相当する。
　したがって、引用発明の「複数のブロック選択コーディング信号に応答して、セルアレイの第１ブロックと前記センスアンプとを接続し、前記セルアレイの第１ブロックと前記センスアンプを共有する選択されないブロックであるセルアレイの第２ブロックが選択されるか、あるいは前記セルアレイの第１ブロックと前記センスアンプを共有しないセルアレイの第３ブロックないし第ｎブロックが選択されるまで、前記セルアレイの第１ブロックと前記センスアンプとの接続状態を維持する選択手段」と、補正発明の「当該メモリセルアレイの活性化のための第１信号、プリチャージ動作を指示する第２信号、当該メモリセルアレイのアドレス情報を知らせる第３信号、及びセルフリフレッシュを示す第４信号の結合に応答して、前記複数のメモリセルアレイの中から選択されたメモリセルアレイと前記感知増幅器とを接続し、前記選択されたメモリセルアレイ以外の他のメモリセルアレイが選択されるまで、前記選択されたメモリセルアレイと前記感知増幅器との接続を維持する選択部」とは、「複数の制御信号の結合に応答して、前記複数のメモリセルアレイの中から選択されたメモリセルアレイと前記感知増幅器とを接続し、前記選択されたメモリセルアレイ以外の他のメモリセルアレイが選択されるまで、前記選択されたメモリセルアレイと前記感知増幅器との接続を維持する選択部」である点で一致する。
　
（４−３）引用発明の「前記複数のセルアレイのブロックと前記センスアンプとを接続する接続トランジスタ」は、補正発明の「前記メモリセルアレイと前記感知増幅器とを接続する接続部」に相当する。
　また、引用発明の「前記複数のブロック選択コーディング信号に応答して、前記接続トランジスタの動作を制御する制御回路」と、補正発明の「前記第１ないし第４信号に応答して、前記接続部の動作を制御する制御ロジック」とは、「複数の制御信号に応答して、前記接続部の動作を制御する制御ロジック」である点で一致する。
　
（４−４）引用発明の「前記制御回路から出力されるビット線選択信号ＢＳ０をＶｃｃレベルのプリチャージ状態とする信号を出力」、「前記ビット線選択信号ＢＳ０をＶｐｐレベルとする信号」及び「前記ビット線選択信号ＢＳ０をＶｓｓレベルとする信号」は、各々補正発明の「プリチャージ信号」、「スイッチ駆動信号」及び「スイッチ非駆動信号」に相当する。
　したがって、引用発明の「前記複数のブロック選択コーディング信号に応答して、ビット線選択信号ＢＳ０をＶｃｃレベルのプリチャージ状態とする信号、前記ビット線選択信号ＢＳ０をＶｐｐレベルとする信号、及び前記ビット線選択信号ＢＳ０をＶｓｓレベルとする信号を出力するブロック選択回路部及びレベルシフタ５，６」と、補正発明の「前記第１ないし第４信号に応答して、プリチャージ信号、スイッチ駆動信号、及びスイッチ非駆動信号を出力する信号生成器」とは、「複数の制御信号に応答して、プリチャージ信号、スイッチ駆動信号、及びスイッチ非駆動信号を出力する信号生成器」である点で一致する。
　
（４−５）引用発明の「前記接続トランジスタと前記制御回路の出力との間の信号伝達線」は、補正発明の「前記接続部と前記制御ロジックとの間の信号伝達ライン」に相当する。
　したがって、引用発明の「前記接続トランジスタと前記制御回路の出力との間の信号伝達線に接続され、前記ビット線選択信号ＢＳ０をＶｃｃレベルのプリチャージ状態とする信号に応答して、前記信号伝達線をＶｃｃレベルのプリチャージ状態にスイッチングするｎＭＯＳトランジスタｎＭＯＳＴ９」は、補正発明の「前記接続部と前記制御ロジックとの間の信号伝達ラインに接続され、前記プリチャージ信号に応答してスイッチングされ、前記信号伝達ラインを第１電源電圧でプリチャージさせる第１駆動部」に相当し、引用発明の「前記信号伝達線に接続され、前記ビット線選択信号ＢＳ０をＶｐｐレベルとする信号に応答して、前記信号伝達線をＶｐｐレベルにスイッチングするｐＭＯＳトランジスタｐＭＯＳ５」は、補正発明の「前記信号伝達ラインに接続され、前記スイッチ駆動信号に応答してスイッチングされ、前記信号伝達ラインを第２電源電圧で駆動する第２駆動部」に相当し、引用発明の「前記信号伝達線に接続され、前記ビット線選択信号ＢＳ０をＶｓｓレベルとする信号に応答して、前記信号伝達線をＶｓｓレベルにスイッチングするｎＭＯＳトランジスタｎＭＯＳＴ１１」は、補正発明の「前記信号伝達ラインに接続され、前記スイッチ非駆動信号に応答してスイッチングされ、前記信号伝達ラインを接地レベルで駆動する第３駆動部」に相当する。
　
（４−６）以上のとおりであるから、補正発明と引用発明とは、
　「複数のメモリセルアレイと、
　前記複数のメモリセルアレイの間に位置し、前記複数のメモリセルアレイから出力されるデータを増幅する複数の感知増幅器と、
　複数の制御信号の結合に応答して、前記複数のメモリセルアレイの中から選択されたメモリセルアレイと前記感知増幅器とを接続し、前記選択されたメモリセルアレイ以外の他のメモリセルアレイが選択されるまで、前記選択されたメモリセルアレイと前記感知増幅器との接続を維持する選択部と、を備え、
　前記選択部は、
　前記メモリセルアレイと前記感知増幅器とを接続する接続部と、
　前記複数の制御信号に応答して、前記接続部の動作を制御する制御ロジックと、を備え、
　前記制御ロジックは、
　前記複数の制御信号に応答して、プリチャージ信号、スイッチ駆動信号、及びスイッチ非駆動信号を出力する信号生成器と、
　前記接続部と前記制御ロジックとの間の信号伝達ラインに接続され、前記プリチャージ信号に応答してスイッチングされ、前記信号伝達ラインを第１電源電圧でプリチャージさせる第１駆動部と、
　前記信号伝達ラインに接続され、前記スイッチ駆動信号に応答してスイッチングされ、前記信号伝達ラインを第２電源電圧で駆動する第２駆動部と、
　前記信号伝達ラインに接続され、前記スイッチ非駆動信号に応答してスイッチングされ、前記信号伝達ラインを接地レベルで駆動する第３駆動部と、
　を備えることを特徴とする半導体メモリ装置。」
　
　である点で一致し、次の点で相違する。
　
　（相違点）
　補正発明は、「複数の制御信号」が「当該メモリセルアレイの活性化のための第１信号、プリチャージ動作を指示する第２信号、当該メモリセルアレイのアドレス情報を知らせる第３信号、及びセルフリフレッシュを示す第４信号」であるのに対して、引用発明は、「複数の制御信号」が「複数のブロック選択コーディング信号」である点。
　
（５）相違点についての当審の判断 
（５−１）一般に、複数のメモリセルアレイのうちの一つを選択的に感知増幅器と接続する形式、すなわち、いわゆるシェアードセンスアンプ形式の半導体メモリ装置において、メモリセルアレイの活性化のための信号、プリチャージ動作を指示する信号、及び当該メモリセルアレイのアドレス情報を知らせる信号に応答して、複数のメモリセルアレイのうちの一つを選択的に感知増幅器と接続する構成とすることは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である周知例１及び２における以下の記載からみても明らかなように、当業者における周知技術である。
　
ａ．周知例１：特開平９−２８８８８８号公報 
　「【００５９】
図８は、図５に示すビット線分離指示信号ＢＬＩ２ｎおよびＢＬＩ２ｎ−１を発生する部分の構成を示す図である。
図８においては、メモリブロックＭＢ♯ｎに対して設けられる分離信号発生部の構成を示す。このセンス／分離制御回路はＳＩＤ♯ｎは、ビット線分離指示信号ＢＬＩ２ｎ−１を発生する分離タイミング発生回路３８ａと、ビット線分離指示信号ＢＬＩ２ｎを発生する分離タイミング発生回路３８ｂを含む
【００６０】
分離タイミング発生回路３８ａは、バンク指定信号Ｂａｎとアレイ活性化指示信号φＡＣＴを受けるＡＮＤ回路４０と、バンク指定信号Ｂａｎとアレイ非活性化指示信号（プリチャージ指示信号）φＰＲＧを受けるＡＮＤ回路４２と、ＡＮＤ回路４０の出力信号をセット入力Ｓに受け、ＡＮＤ回路４２の出力信号をリセット入力Ｒに受けるセット／リセットフリップフロップ４４を含む。
分離タイミング発生回路３８ｂは、バンク指定信号Ｂａｎ−１、アレイ活性化指示信号φＡＣＴおよびアレイ非活性化指示信号φＰＲＧを受け、ビット線分離指示信号ＢＬＩ２ｎを出力する。
【００６１】
この図８に示す構成において、メモリブロックＭＢ♯ｎが選択状態とされると、ビット線分離指示信号ＢＬＩ２ｎ−１がＬレベルとされる。一方、ビット線分離指示信号ＢＬＩ２ｎはＨレベルに維持される。選択メモリブロックＭＢ♯ｎは、センスアンプ帯ＳＡ♯ｎに接続される
　
　ここにおいて、「バンク指定信号Ｂａｎ−１」がアドレス信号をもとに生成されていることは、当業者にとって自明である。
　
ｂ．周知例２：特開平９−３０６１６３号公報
　「【００２６】
【発明の実施の形態】図１に本発明の半導体記憶装置のメモリシステムのメモリセルアレイとその周辺部の回路構成を示す。
図１は複数のメモリセルアレイのうち３つのメモリセルアレイに注目したものであり、メモリシステムはこのようなメモリセルアレイ複数により構成される。図１に示すメモリシステムでは、センスアンプが両隣のメモリセルアレイメモリセルに共有されるシェアドセンスアンプ方式が採られている。
　「【００２８】
メモリセルアレイＭＣＡｉの場合、ＢＬ１〜ＢＬ４はアレイスイッチＡＳＷ１〜ＡＳＷ４を介してセンスアンプＳ／Ａ１〜Ｓ／Ａ４に接続される。
ビット線がアレイ選択スイッチを介してセンスアンプに接続されることである。
【００２９】
アレイ制御部ＣＴＲＬｉは、アレイ制御信号に含まれるバンクアドレスと、隣接するメモリセルアレイアレイＭＣＡｉ−１、ＭＣＡｉ＋１のアレイ制御部ＣＴＲＬｉ−１、ＣＴＲＬｉ＋１より送出される対応するメモリセルアレイが活性化されているか否かを示す信号ＢＺｉ−１、ＢＺｉ＋１より、メモリセルアレイが活性化可能かどうかを判断する。
また、アレイ制御部ＣＴＲＬｉはこのワード線が十分昇圧されると、アレイ選択スイッチＡＳＷ１〜ＡＳＷ４をＯＮさせるための信号ＳＥＮｉを送出する。信号ＳＥＮｉを受けたアレイ選択スイッチＡＳＷ１〜ＡＳＷ４はメモリセルアレイＭＣＡｉのビット線対ＢＬ１〜ＢＬ４がセンスアンプＳ／Ａ１〜Ｓ／Ａ４に接続されるように制御する。
【００３０】
次に、図２にアレイ制御部ＣＴＲＬｉの回路構成を示す。アレイ制御部ＣＴＲＬｉは、アレイ選択デコーダ２０１、ワード線制御部２０２、センス制御部２０３、ワード線デコーダ２０４、カラムスイッチ選択制御部２０５より構成される。
　「【００３２】
信号ＡＣＴは、アレイ制御信号に含まれるメモリセルアレイを活性化するタイミングを示す信号である。また、信号ＰＲＣはアレイ制御信号に含まれるメモリセルアレイをプリチャージ状態にするタイミングを示す信号ある。
　
　ここにおいて、「バンクアドレス」がアドレス信号をもとに生成されていることは、当業者にとって自明である。
　
（５−２）したがって、当該周知技術に鑑みれば、引用発明において、メモリセルアレイの活性化のための信号、プリチャージ動作を指示する信号、及び当該メモリセルアレイのアドレス情報を知らせる信号に応答して、複数のメモリセルアレイのうちの一つを選択的に感知増幅器とを接続する構成とすることは、当業者が適宜なし得たことである。
　
（５−３）一方、引用例２には、上記（３−３）において検討したとおり、「半導体メモリ装置において、セルフリフレッシュモード信号ＰＳＲＡＳに応答して、複数のメモリブロック１５０〜１５３の中から選択されたメモリブロックとビットラインセンスアンプ１３０〜１３４を接続するための隔離ゲート部１４０〜１４３を制御する制御信号を生成する半導体メモリ装置。」が記載されている。
　そして、引用発明と引用例２に記載された発明とは、共にいわゆるシェアードセンスアンプ形式の半導体メモリ装置である点で発明の属する技術分野が共通するものであり、かつ、引用例２に記載された発明は、引用例２の００１９段落〜００２０段落に記載されているとおり、消費電力を小さくすることを課題とするものであるが、消費電力の低減は半導体の技術分野において、当業者が常に念頭に置いている課題と言えるものであるから、引用発明において、メモリセルアレイの活性化のための信号、プリチャージ動作を指示する信号、及び当該メモリセルアレイのアドレス情報を知らせる信号に応答して、複数のメモリセルアレイのうちの一つを選択的に感知増幅器とを接続する構成とするに当たり、さらに、引用例２に記載された発明を組み合わせて、補正発明の「セルフリフレッシュを示す第４信号」に相当する「セルフリフレッシュモード信号ＰＳＲＡＳ」に応答して複数のメモリセルアレイのうちの一つを選択的に感知増幅器とを接続する構成とすること、すなわち、補正発明のように、「複数の制御信号」として「当該メモリセルアレイの活性化のための第１信号、プリチャージ動作を指示する第２信号、当該メモリセルアレイのアドレス情報を知らせる第３信号、及びセルフリフレッシュを示す第４信号」を用いることは、当業者が容易になし得たことである。
　
（５−４）したがって、補正発明と引用発明との相違点は、引用例２に記載された発明及び周知技術に基づいて当業者が容易になし得た範囲に含まれる程度のものであるから、補正発明は、引用発明及び引用例２に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　よって、補正発明は、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
（６）独立特許要件についてのまとめ 
　本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しないものである。 
　
５．補正の却下の決定のむすび 
　以上検討したとおり、本件補正は、特許法第１７条の２第４項に規定する要件を満たしておらず、かつ、同法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものである。
　したがって、本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について 
　平成２２年１月２７日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項１〜９に係る発明は、平成２１年２月９日に提出された手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜９に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．における「（補正前）」の「【請求項１】」の箇所に記載したとおりのものである。 
　
　一方、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平９−１８０４３６号公報（「引用例１」）には、上記第２．４．（３−１）に記載したとおりの事項、及び発明（引用発明）が記載されており、また、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平１０−２２２９７７号公報（「引用例２」）には、上記第２．４．（３−２）に記載したとおりの事項、及び発明が記載されているものと認められる。 
　そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第２．４．において検討したとおり、引用発明及び引用例２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明及び引用例２に記載された発明に基づいて当業者が容易に発明をすることができたものである。 
　
　したがって、本願発明は、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 
　
第４．むすび 
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。