(57)【特許請求の範囲】
【請求項１】
クロック信号を周波数変調する半導体集積回路装置であって、
変調された周波数を有する変調クロック信号を生成する変調クロック生成回路と、
前記変調クロック生成回路によって生成される変調クロック信号に同期してカウント値をインクリメントし、カウント値が第１の設定値となったときにタイミング信号を出力すると共に、カウント値が第２の設定値となったときにカウント値をリセットすることにより、周期的にタイミング信号を生成するタイミング信号生成回路と、
前記タイミング信号生成回路によって生成されるタイミング信号に応答して、変調クロック信号の周波数を所定の変調周期において増減させる制御回路と、
を具備する、半導体集積回路装置。
【請求項２】
所定の周波数を有するクロック信号に基づいて、複数の異なる位相を有する多相クロック信号を出力する遅延回路と、
前記変調クロック生成回路による変調クロック信号の生成が停止したときに、前記タイミング信号生成回路をリセットするリセット信号を出力するクロック停止検出回路と、
を含み、
前記変調クロック生成回路は、前記遅延回路から出力される多相クロック信号の内の１つを選択信号に従って選択することにより、変調された周波数を有する前記変調クロック信号を生成する、請求項１記載の半導体集積回路装置。
【請求項３】
クロック信号を周波数変調する半導体集積回路装置であって、
所定の周波数を有するクロック信号に基づいて、複数の異なる位相を有する多相クロック信号を出力する遅延回路と、
前記遅延回路から出力される多相クロック信号の内の１つを選択信号に従って選択することにより、変調された周波数を有する変調クロック信号を生成する選択回路と、
前記選択回路による変調クロック信号の生成が停止したときにリセット信号を出力するクロック停止検出回路と、
前記クロック停止検出回路から出力されるリセット信号によってリセットされ、前記選択回路によって生成される変調クロック信号に含まれているパルスの数をカウントすることにより、周期的にタイミング信号を生成するタイミング信号生成回路と、
前記タイミング信号生成回路によって生成されるタイミング信号に応答して、変調クロック信号の周波数を所定の変調周期において増減させるように前記選択信号を生成する制御回路と、
周期設定信号を入力する入力端子と、
を具備し、
前記タイミング信号生成回路が、前記入力端子に入力される周期設定信号に従って、タイミング信号を生成する周期を設定し、
前記制御回路が、前記入力端子に入力される周期設定信号に従って、変調クロック信号の周波数を増減させる変調周期を設定する、
半導体集積回路装置。
【請求項４】
請求項１〜３のいずれか１項記載の半導体集積回路装置を具備する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号のスペクトラムを拡散することによって電磁放射ノイズを低減するＳＳＣＧ（スプレッド・スペクトラム・クロック・ジェネレーション）方式を採用した半導体集積回路装置に関する。さらに、本発明は、そのような半導体集積回路装置を用いた電子機器等に関する。
【背景技術】
【０００２】
近年における電子機器の高速化に伴って、電子機器において用いられるクロック信号の周波数が高くなりつつあり、電子機器から放射される電磁放射ノイズの増加が問題となっている。そのような電磁放射ノイズを低減するために、クロック信号のスペクトラムを拡散するＳＳＣＧ方式が開発されている。
【０００３】
ＳＳＣＧ方式を採用した半導体集積回路装置においては、クロック信号を周波数変調してクロック信号のスペクトラムを拡散することにより、電磁放射ノイズのピーク成分を低減している。しかしながら、静電気の放電や電源電圧の異常変動等の予期し得ない事象が発生すると、ＳＳＣＧ回路のデッドロックによってクロック信号の周波数が固定化されたり、ＳＳＣＧ回路の誤動作によってクロック信号の波形が乱れたりする。
【０００４】
そこで、従来は、誤動作防止回路又は誤動作検出回路を多重に挿入することにより、ＳＳＣＧ回路のデッドロックや誤動作を防止していた。しかしながら、そのような誤動作防止回路又は誤動作検出回路が確実に動作することを検証するためには多大な工数が必要となり、しかも、誤動作防止回路又は誤動作検出回路が確実に動作することを証明することは非常に困難であった。
【０００５】
関連する技術として、特許文献１には、ノイズ等の一過性のＣＰＵ異常現象があっても安定したＣＰＵ動作を継続可能な電子制御装置が開示されている。この電子制御装置は、システム全体の動作を制御するＣＰＵから所定の周期及びデューティのパルスとして定期的に出力される動作信号に基づいて、ＣＰＵに異常が発生しているか否かの判定を行い、異常が発生していると判定された場合に、ＣＰＵの異常を示す異常信号を出力するＣＰＵ監視手段と、該ＣＰＵ監視手段から出力される異常信号の発生回数をカウントするカウンターとを備え、カウント値が所定の異常検出閾値に達した場合に、ＣＰＵをリセットするリセット信号を出力することを特徴とする。
【０００６】
このＣＰＵ監視手段において、ＣＰＵに異常が発生しているか否かの判定は、ＣＰＵから出力される動作信号のパルス周期及び／又はデューティが、予め定められた許容範囲内にあるか否かによって行われるが、ＳＳＣＧ回路においてそのような判定を行うようにすると、回路規模が大きくなると共に、回路が確実に動作することを証明することは困難であると考えられる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−６５９６１号公報（請求項１及び２、図１）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の幾つかの観点によれば、クロック信号のスペクトラムを拡散することによって電磁放射ノイズを低減する半導体集積回路装置において、規模が小さくシンプルで確実に動作する回路構成を用いることにより、ＳＳＣＧ回路がデッドロックや誤動作から確実に復帰することができる。
【課題を解決するための手段】
【０００９】
以上の課題を解決するため、本発明の１つの観点に係る半導体集積回路装置は、クロック信号を周波数変調することによって電磁放射ノイズを低減する半導体集積回路装置であって、所定の周波数を有するクロック信号に基づいて、複数の異なる位相を有する多相クロック信号を出力する遅延回路と、遅延回路から出力される多相クロック信号の内の１つを選択信号に従って選択することにより、変調された周波数を有する変調クロック信号を生成する選択回路と、選択回路による変調クロック信号の生成が停止したときにリセット信号を出力するクロック停止検出回路と、クロック停止検出回路から出力されるリセット信号によってリセットされ、選択回路によって生成される変調クロック信号に含まれているパルスの数をカウントすることにより、周期的にタイミング信号を生成するタイミング信号生成回路と、タイミング信号生成回路によって生成されるタイミング信号に応答して、変調クロック信号の周波数を所定の変調周期において増減させるように選択信号を生成する制御回路とを具備する。
【００１０】
ここで、タイミング信号生成回路が、選択回路によって生成される変調クロック信号に同期してカウント値をインクリメントし、カウント値が設定値となったときに、タイミング信号を出力すると共に、カウント値をリセットするようにしても良い。
【００１１】
あるいは、タイミング信号生成回路が、選択回路によって生成される変調クロック信号に同期してカウント値をインクリメントし、カウント値が第１の設定値となったときに、タイミング信号を出力すると共に、カウント値が第２の設定値となったときに、カウント値をリセットするようにしても良い。
【００１２】
また、半導体集積回路装置が、周期設定信号を入力する入力端子をさらに具備し、タイミング信号生成回路が、入力端子に入力される周期設定信号に従って、タイミング信号を生成する周期を設定し、制御回路が、入力端子に入力される周期設定信号に従って、変調クロック信号の周波数を増減させる変調周期を設定するようにしても良い。
【００１３】
さらに、本発明の１つの観点に係る電子機器は、上記いずれかの半導体集積回路装置を具備する。
【発明の効果】
【００１４】
本発明によれば、変調クロック信号の生成が停止したときにリセット信号を出力するクロック停止検出回路と、リセット信号によってリセットされ、変調クロック信号に含まれているパルスの数をカウントして周期的にタイミング信号を生成するタイミング信号生成回路とを用いることにより、制御回路が一定期間毎に初期化されるので、ＳＳＣＧ回路がデッドロックや誤動作から確実に復帰することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施形態に係る半導体集積回路装置の構成を示すブロック図。
【図２】図１に示す遅延回路の構成例を示すブロック図。
【図３】遅延回路から出力される多相クロック信号の選択動作を説明するための図。
【図４】図１に示すクロック停止検出回路の構成例を示すブロック図。
【図５】図１に示すタイミング信号生成回路の第１の構成例を示すブロック図。
【図６】図１に示すタイミング信号生成回路の第２の構成例を示すブロック図。
【図７】１パルスのタイミング信号と変調クロック信号の周波数との関係を示す図。
【図８】周期的なタイミング信号と変調クロック信号の周波数との関係を示す図。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路装置の構成を示すブロック図である。この半導体集積回路装置は、クロック信号のスペクトラムを拡散することによって電磁放射ノイズを低減するＳＳＣＧ（スプレッド・スペクトラム・クロック・ジェネレーション）方式を採用しており、例えば、携帯電話や液晶テレビ等の電子機器に搭載されて、液晶表示パネルを駆動するために用いられる。
【００１７】
図１に示すように、この半導体集積回路装置は、クロック信号生成回路１０と、遅延回路２０と、選択回路３０と、クロック停止検出回路４０と、タイミング信号生成回路５０と、制御回路６０と、論理回路７０と、機能ブロック８０と、同期化ブロック９０と、ドライバー回路１００と、複数の入力端子及び出力端子とを含んでいる。
【００１８】
クロック信号生成回路１０は、水晶振動子等を用いて、所定の周波数を有するクロック信号（以下、「基準クロック信号」ともいう）を生成する。なお、クロック信号生成回路１０を半導体集積回路装置内に設けず、外部からクロック信号端子ＣＫに基準クロック信号を入力するようにしても良い。
【００１９】
遅延回路２０〜制御回路６０は、基準クロック信号を周波数変調することにより、変調された周波数を有する変調クロック信号を生成するＳＳＣＧ回路ブロック（ＳＳマクロ）を構成している。本実施形態においては、制御回路６０を一定期間毎に初期化してＳＳＣＧ回路をデッドロックや誤動作から復帰させるために、クロック停止検出回路４０及びタイミング信号生成回路５０が設けられている。
【００２０】
遅延回路２０は、基準クロック信号に基づいて、複数の異なる位相を有する多相クロック信号を出力する。選択回路３０は、遅延回路２０から出力される多相クロック信号の内の１つを選択信号に従って選択することにより、変調された周波数を有する変調クロック信号を生成する。
【００２１】
クロック停止検出回路４０は、選択回路３０による変調クロック信号の生成が停止したときに、リセット信号（例えば、ハイアクティブ）を出力する。タイミング信号生成回路５０は、クロック停止検出回路４０から出力されるリセット信号によってリセットされ、選択回路３０によって生成される変調クロック信号に含まれているパルスの数をカウントすることにより、周期的にタイミング信号（例えば、ハイアクティブ）を生成する。
【００２２】
制御回路６０は、タイミング信号生成回路５０によって生成されるタイミング信号に応答して、変調クロック信号の周波数を所定の変調周期において増減させるように選択信号を生成する。制御回路６０は、周期的に生成されるタイミング信号によって一定期間毎に初期化されるので、デッドロックや誤動作から容易に復帰することができる。
【００２３】
クロック停止検出回路４０から出力されるリセット信号（内部リセット信号）、及び、外部リセット信号入力端子ＲＳＴに入力される外部リセット信号がハイアクティブである場合には、論理回路７０としてＯＲ回路が用いられる。論理回路７０は、内部リセット信号と外部リセット信号との論理和を求め、それらの論理和を表すリセット信号をタイミング信号生成回路５０及び制御回路６０に供給する。
【００２４】
従って、タイミング信号生成回路５０及び制御回路６０は、選択回路３０による変調クロック信号の生成が停止したとき、及び、パワーオンリセット等によって外部リセット信号がアクティブになったときに、リセットされることになる。制御回路６０は、リセットされた際に、変調クロック信号の周波数を所定の変調周期において増減させるように選択信号を生成しても良い。
【００２５】
機能ブロック８０は、外部からデータ入力端子ＤＩＮを介して画像データを入力し、変調クロック信号に同期して画像データを処理することにより、画像処理等の機能を実現する。同期化ブロック９０は、機能ブロック８０から入力した画像データを、基準クロック信号に同期して出力する。ドライバー回路１００は、基準クロック信号に同期して動作し、同期化ブロック９０から入力した画像データに基づいて、液晶表示パネルを駆動するための複数の駆動信号を生成し、それらの駆動信号を出力端子Ｓ１〜ＳＪに供給する。
【００２６】
次に、ＳＳＣＧ回路ブロックを構成する各回路について詳しく説明する。
図２は、図１に示す遅延回路の構成例を示すブロック図である。遅延回路２０は、基準クロック信号を入力するバッファー２１と、バッファー２１から出力されるクロック信号ＣＫ（ｔ）をそれぞれの遅延量で順次遅延させる直列接続された複数の遅延回路２２、２３、２４、・・・とを含んでいる。ここで、バッファーは、２つのインバータを直列に接続して構成しても良い。また、各々の遅延回路は、１つのバッファー又は直列接続された複数のバッファーのゲート遅延によって実現しても良い。
【００２７】
図２に示すように、第１番目の遅延回路２２〜第２Ｋ番目の遅延回路２５における遅延量をΔＴ１、ΔＴ２、・・・、ΔＴＫ、・・・、ΔＴ２Ｋで表すと（Ｋは自然数）、時刻ｔにおいて、多相クロック信号ＣＫ（ｔ）、ＣＫ（ｔ−Ｔ１）、ＣＫ（ｔ−Ｔ２）、・・・、ＣＫ（ｔ−ＴＫ）、・・・、ＣＫ（ｔ−Ｔ２Ｋ）が遅延回路２０から出力される。ただし、Ｔ１＝ΔＴ１、Ｔ２＝ΔＴ１＋ΔＴ２、・・・、ＴＫ＝ΔＴ１＋ΔＴ２＋・・・＋ΔＴＫ、Ｔ２Ｋ＝ΔＴ１＋ΔＴ２＋・・・＋ΔＴ２Ｋである。
【００２８】
ここで、クロック信号ＣＫ（ｔ−ＴＫ）を位相の基準として考えると、それよりも位相の進んだＫ個のクロック信号と、それよりも位相の遅れたＫ個のクロック信号とが存在することになる。従って、（２Ｋ＋１）個の多相クロック信号ＣＫ（ｔ）〜ＣＫ（ｔ−Ｔ２Ｋ）の内から１つのクロック信号を順次選択することにより、クロック信号ＣＫ（ｔ−ＴＫ）の位相を中心として位相が増減する変調クロック信号を生成することができる。
【００２９】
例えば、ΔＴ１＝ΔＴ２＝ΔＴ３＝・・・のように位相差を等間隔とすれば、次第に位相が遅れるクロック信号ＣＫ（ｔ）、ＣＫ（ｔ−Ｔ１）、ＣＫ（ｔ−Ｔ２）、・・・を順次選択している期間において、一定の負の周波数偏移を有する周波数変調を実現することができる。一方、次第に位相が早まるクロック信号ＣＫ（ｔ−Ｔ２Ｋ）、ＣＫ（ｔ−Ｔ２Ｋ−１）、ＣＫ（ｔ−Ｔ２Ｋ−２）、・・・を順次選択している期間においては、一定の正の周波数偏移を有する周波数変調を実現することができる。
【００３０】
あるいは、ΔＴを一定の遅延量としたときに、ΔＴ１＋ΔＴ＝ΔＴ２、ΔＴ２＋ΔＴ＝ΔＴ３、・・・のように位相差を累積的とすれば、クロック信号ＣＫ（ｔ）、ＣＫ（ｔ−Ｔ１）、ＣＫ（ｔ−Ｔ２）、・・・を順次選択している期間において、時間と共に瞬時周波数が線形に変化する周波数変調を実現することができる。
【００３１】
図３は、図２に示す遅延回路から出力される多相クロック信号の選択動作を説明するための図である。ここでは、例として、３つのクロック信号ＣＫ（ｔ）、ＣＫ（ｔ−Ｔ１）、ＣＫ（ｔ−Ｔ２）を用いる場合について説明する。図３において（１）〜（５）で示すように、これらのクロック信号の内から１つのクロック信号を順次選択することにより、所定の変調周期毎に低い瞬時周波数と高い瞬時周波数とを交互に有する変調クロック信号ＭＣＫ（ｔ）を生成することができる。
【００３２】
図４は、図１に示すクロック停止検出回路の構成例を示すブロック図である。クロック停止検出回路４０は、カウンター４１と、分周回路４２と、エッジ検出回路４３と、比較回路４４と、閾値設定部４５とを含んでいる。
【００３３】
カウンター４１は、複数のＤフリップフロップと、ＥＸＯＲ回路やＡＮＤ回路等の論理回路とによって構成され、カウント値をリセットするために用いられるリセット端子ＲＳＴを有している。カウンター４１は、基準クロック信号に含まれているパルスの数をカウントして、カウント値を比較回路４４に出力する。
【００３４】
分周回路４２は、１つ又は複数のＤフリップフロップによって構成され、変調クロック信号を所定の分周比で分周して、分周された変調クロック信号（分周信号）を出力する。なお、分周回路４２は、変調クロック信号の波形が乱れている場合においても、矩形波に近い波形を有する分周信号を出力することができる。
【００３５】
エッジ検出回路４３は、例えば、バッファーによって構成される遅延回路と、遅延回路の入力信号と出力信号との排他的論理和を求めるＥＸＯＲ回路とによって構成され、分周回路４２から出力される分周信号のエッジを検出して、分周信号のエッジ部分においてアクティブとなるエッジ検出信号をカウンター４１のリセット端子ＲＳＴに供給する。このエッジ検出信号によって、カウンター４１におけるカウント値がゼロにリセットされる。
【００３６】
比較回路４４は、カウンター４１から出力されるカウント値を閾値設定部４５に設定されている閾値と比較して、カウント値が閾値又はそれ以上となったときに、リセット信号を出力する。
【００３７】
変調クロック信号が生成されている場合には、分周信号がローレベルとハイレベルとの間で遷移するので、エッジ検出信号が周期的にアクティブとなり、カウンター４１が周期的にリセットされる。これにより、カウンター４１から出力されるカウント値が閾値以上とならないので、比較回路４４はリセット信号を出力しない。例えば、変調クロック信号の変調率が２５％であり、分周回路４２が変調クロック信号を４分周し、閾値設定部４５に設定されている閾値が１０である場合には、カウンター４１から出力されるカウント値は１０未満であるので、リセット信号は出力されない。
【００３８】
一方、変調クロック信号の生成が停止した場合には、分周信号がローレベル又はハイレベルに固定されて、エッジ検出信号がアクティブとならないので、カウンター４１がリセットされなくなる。その結果、カウンター４１から出力されるカウント値が次第に増加して閾値と等しくなる。比較回路４４は、カウント値が閾値と等しくなったときに、リセット信号を出力する。
【００３９】
図５は、図１に示すタイミング信号生成回路の第１の構成例を示すブロック図である。タイミング信号生成回路５０は、変調周期テーブル５１と、加算回路５２と、比較回路５３と、論理回路５４とを含んでいる。
【００４０】
変調周期テーブル５１は、レジスター等によって構成される。図１に示すように、半導体集積回路装置は、周期設定信号を入力する入力端子ＳＥＴを有しており、タイミング信号生成回路５０は、入力端子ＳＥＴに入力される周期設定信号に従って、周期設定値を変調周期テーブル５１に格納する。
【００４１】
加算回路５２は、複数のＤフリップフロップと、ＥＸＯＲ回路やＡＮＤ回路等の論理回路とによって構成され、カウント値をリセットするために用いられるリセット端子ＲＳＴを有している。加算回路５２は、変調クロック信号に同期してカウント値を１ずつインクリメントすることにより、変調クロック信号に含まれているパルスの数をカウントするカウンターとして機能する。
【００４２】
比較回路５３は、加算回路５２から出力されるカウント値を、変調周期テーブル５１に格納されている設定値と比較することにより、カウント値が設定値又はそれ以上となったときにタイミング信号を出力する。比較回路５３から出力されるタイミング信号、及び、論理回路７０（図１）から出力されるリセット信号は、論理回路５４に入力される。
【００４３】
タイミング信号及びリセット信号がハイアクティブである場合には、論理回路５４としてＯＲ回路が用いられる。論理回路５４は、タイミング信号とリセット信号との論理和を求め、それらの論理和を表す信号を加算回路５２のリセット端子ＲＳＴに供給する。
【００４４】
従って、加算回路５２は、カウント値が設定値と等しくなったとき、及び、リセット信号がアクティブになったときに、リセットされる。リセット信号がノンアクティブである場合に、タイミング信号生成回路５０がパルス状のタイミング信号を生成する周期は、入力端子ＳＥＴ（図１）に入力される周期設定信号に従って設定されることになる。
【００４５】
このように、基準クロック信号ではなく変調クロック信号に基づいてタイミング信号生成回路５０を動作させる理由は、選択回路３０が多相クロック信号を選択するタイミングを変調クロック信号に同期させることにより、選択回路３０よって生成される変調クロック信号の波形が乱れないようにするためである。
【００４６】
図６は、図１に示すタイミング信号生成回路の第２の構成例を示すブロック図である。第２の構成例においては、第１の構成例に対して比較回路５５が追加されている。比較回路５５は、加算回路５２から出力されるカウント値を第１の設定値と比較することにより、カウント値が第１の設定値又はそれ以上になったときにタイミング信号を出力する。ここで、第１の設定値を「０」に設定しておけば、加算回路５２におけるカウント値が「０」であるときにタイミング信号が出力される。
【００４７】
一方、比較回路５３は、加算回路５２から出力されるカウント値を、変調周期テーブル５１に格納されている第２の設定値と比較することにより、カウント値が第２の設定値又はそれ以上となったときにカウント値リセット信号を出力する。比較回路５３から出力されるカウント値リセット信号、及び、論理回路７０（図１）から出力されるリセット信号は、論理回路５４に入力される。
【００４８】
カウント値リセット信号及びリセット信号がハイアクティブである場合には、論理回路５４としてＯＲ回路が用いられる。論理回路５４は、カウント値リセット信号とリセット信号との論理和を求め、それらの論理和を表す信号を加算回路５２のリセット端子ＲＳＴに供給する。
【００４９】
従って、加算回路５２は、カウント値が第２の設定値と等しくなったとき、及び、リセット信号がアクティブになったときに、リセットされる。リセット信号がノンアクティブである場合に、タイミング信号生成回路５０がパルス状のタイミング信号を生成する周期は、入力端子ＳＥＴ（図１）に入力される周期設定信号によって設定されることになる。
【００５０】
再び図１を参照すると、制御回路６０は、タイミング信号生成回路５０によって生成されるタイミング信号に応答して、変調クロック信号の周波数を所定の変調周期において増減させるように選択信号を生成する。ここで、制御回路６０は、入力端子ＳＥＴ（図１）に入力される周期設定信号に従って、変調クロック信号の周波数を増減させる変調周期を設定する。
【００５１】
制御回路６０は、カウンター又はシフトレジスター等を含んでいる。以下においては、カウンターを用いる場合について説明する。例えば、制御回路６０は、周期設定信号に従って、第１の閾値〜第３の閾値を設定する。また、制御回路６０は、タイミング信号によって初期化され、カウント値をゼロにリセットした後、変調クロック信号に含まれているパルスの数をカウントしてカウント値を生成する。
【００５２】
制御回路６０は、カウント値がゼロから第１の閾値に達するまでの期間において、選択回路３０によって選択されるクロック信号の位相が、図２に示すクロック信号ＣＫ（ｔ−ＴＫ）、・・・、ＣＫ（ｔ−Ｔ２）、ＣＫ（ｔ−Ｔ１）、ＣＫ（ｔ）のように順次進むように選択信号を生成する。
【００５３】
さらに、制御回路６０は、カウント値が第１の閾値を超えてから第２の閾値に達するまでの期間に、選択回路３０によって選択されるクロック信号の位相が順次遅れるように選択信号を生成し、カウント値が第２の閾値を超えてから第３の閾値に達するまでの期間に、選択回路３０によって選択されるクロック信号の位相が順次進むように選択信号を生成する。カウント値が第３の閾値に達したら、１変調周期分の変調動作が完了するので、制御回路６０は選択信号を初期値に保つ。
【００５４】
図７は、１パルスのタイミング信号と変調クロック信号の周波数との関係を示す図である。選択回路３０が、制御回路６０によって生成される選択信号に従って多相クロック信号の内の１つを順次選択することにより、変調クロック信号の周波数が図７に示すように変化する。
【００５５】
図７に示す例においては、タイミング信号の１つのパルスに応答して、変調クロック信号の周波数が１変調周期において増減される。例えば、変調クロック信号の中心周波数ｆ０は２０ＭＨｚであり、変調クロック信号の最小周波数ｆ１は１５ＭＨｚであり、変調クロック信号の最大周波数ｆ２は２５ＭＨｚである。変調周期の前後においては、変調クロック信号の周波数は一定値（例えば、中心周波数ｆ０）に設定される。なお、タイミング信号の１つのパルスに応答して、変調クロック信号の周波数が複数の変調周期において増減されるようにしても良い。
【００５６】
図８は、周期的に生成されるタイミング信号と変調クロック信号の周波数との関係を示す図である。タイミング信号生成回路５０がタイミング信号の複数のパルスを周期的に生成するので、制御回路６０は周期的に初期化されることになる。タイミング信号の第１のパルスに応答して変調クロック信号の周波数が第１の変調周期において増減された後に、タイミング信号の第２のパルスに応答して変調クロック信号の周波数が第２の変調周期において増減され、このようにして、変調クロック信号の周波数が連続的に変調される。
【００５７】
このように、制御回路６０は、複雑な動作を行うのであるが、デッドロックしたり連続的に誤動作したりしても、タイミング信号生成回路５０によって周期的に生成されるタイミング信号によって一定期間毎に初期化されるので、一定期間後には必ず正常状態に復帰することができる。一方、タイミング信号を生成するタイミング信号生成回路５０は、Ｄフリップフロップ及び基本的な組み合わせ論理回路のみによって構成される小規模な回路なので、デッドロックや誤動作のおそれが小さいと共に、確実に動作することを容易に証明できる。
【００５８】
ただし、タイミング信号生成回路５０は、変調クロック信号に同期して動作するので、変調クロック信号の生成が停止するとタイミング信号の生成もできなくなる。そこで、変調クロック信号の生成が停止したときにリセット信号を生成するクロック停止検出回路４０を設けたことにより、変調クロック信号の生成が停止するとタイミング信号生成回路５０がリセットされるので、再びタイミング信号が生成されるようになる。クロック停止検出回路４０も、タイミング信号生成回路５０と同様に、Ｄフリップフロップ及び基本的な組み合わせ論理回路のみによって構成される小規模な回路なので、デッドロックや誤動作のおそれが小さいと共に、確実に動作することを容易に証明できる。
【符号の説明】
【００５９】
１０…クロック信号生成回路、２０…遅延回路、２１…バッファー、２２〜２５…遅延回路、３０…選択回路、４０…クロック停止検出回路、４１…カウンター、４２…分周回路、４３…エッジ検出回路、４４…比較回路、４５…閾値設定部、５０…タイミング信号生成回路、５１…変調周期テーブル、５２…加算回路、５３、５５…比較回路、５４…論理回路、６０…制御回路、７０…論理回路、８０…機能ブロック、９０…同期化ブロック、１００…ドライバー回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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