【事件の表示】
　特願２００４−２８０５００「半導体装置」拒絶査定不服審判事件〔平成１７年　３月１７日出願公開、特開２００５−　７２６０９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、願書に「特許法第４４条第１項の規定による特許出願」と記載し、平成１０年１１月２０日の出願である特願平１０−３３０５０７号特許出願（以下「原出願」という。）を原出願として表示した、平成１６年９月２７日を現実の出願日とする特許出願であって、平成２０年５月７日付けの拒絶理由通知に対して同年７月１４日に意見書及び手続補正書が提出されたが、同年８月２０日付けで拒絶査定がなされた。
　そして、それに対して同年１０月１６日に拒絶査定不服審判が請求されるとともに同年１１月１７日に手続補正書が提出され、その後、平成２２年１０月１５日付けで審尋がなされ、同年１２月１６日に回答書が提出された。
　
第２．補正の却下の決定
【結論】
　平成２０年１１月１７日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２０年１１月１７日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜４を、補正後の特許請求の範囲の請求項１〜４と補正するとともに、明細書の発明の詳細な説明についての補正を行うものであり、補正前後の請求項１は各々以下のとおりである。
　
（補正前）
　「【請求項１】
　基板上に、直列配列の２入力選択回路が複数行並列に配置され、さらに、各行の一端に、複数のトランジスタがその行方向に直列接続された半導体装置であって、各行の２入力選択回路は、
　該基板上に第１乃至第４拡散層が該行の方向へこの順に形成され、
　該第１拡散層と該第２拡散層との間に第１ゲート電極が形成されて第１のトランジスタが構成され、
　該第３拡散層と該第４拡散層との間に第２ゲート電極が形成されて第２のトランジスタが構成され、
　該第１拡散層に第１電位印加用の第１メタルが接続され、該第２拡散層と該第４拡散層との間が第２メタルで接続され、該第３拡散層に第２電位印加用の第３メタルが接続されている、
　こと特徴とする半導体装置。」
　
（補正後）
　「【請求項１】
　基板上に、直列配列の２入力選択回路が複数行並列に配置され、さらに、各行の一端に、複数のトランジスタがその行方向に直列接続された半導体装置であって、各行の該直列配列の２入力選択回路は、
　該基板上に第１乃至第４拡散層が該行の方向へこの順に形成され、
　該第１拡散層と該第２拡散層との間に第１ゲート電極が形成されて第１のトランジスタが構成され、
　該第３拡散層と該第４拡散層との間に第２ゲート電極が形成されて第２のトランジスタが構成され、
　該第１拡散層に第１電位印加用の第１メタルが接続され、該第２拡散層と該第４拡散層との間が第２メタルで接続され、該第３拡散層に第２電位印加用の第３メタルが接続され、該第１メタル及び該第２メタルとは該基板に対し上下に異なる層に該第３メタルが配置されている、
　こと特徴とする半導体装置。」
　
２．補正事項の整理
　本件補正による補正事項を整理すると、以下のとおりである。
　
（１）補正事項１
　補正前の請求項１の「各行の２入力選択回路は、」を、補正後の請求項１の「各行の該直列配列の２入力選択回路は、」と補正すること。
　
（２）補正事項２
　補正前の請求項１の「該第１拡散層に第１電位印加用の第１メタルが接続され、該第２拡散層と該第４拡散層との間が第２メタルで接続され、該第３拡散層に第２電位印加用の第３メタルが接続されている、」を、補正後の請求項１の「該第１拡散層に第１電位印加用の第１メタルが接続され、該第２拡散層と該第４拡散層との間が第２メタルで接続され、該第３拡散層に第２電位印加用の第３メタルが接続され、該第１メタル及び該第２メタルとは該基板に対し上下に異なる層に該第３メタルが配置されている、」と補正すること。
　
（３）補正事項３
　補正前の明細書の００１４段落及び００１６段落を、補正後の明細書の００１４段落及び００１６段落と補正すること。
　
３．補正の目的及び新規事項の追加の有無についての検討
（１）補正事項１について
　補正事項１は、補正前の請求項１に係る発明の発明特定事項である「各行の２入力選択回路」について、それらが「直列配列」のものであることを明確にするものであるから、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第４号に掲げる明瞭でない記載の釈明を目的とするものに該当する。
　また、補正事項１が特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たすことは明らかである。
　
（２）補正事項２について
　補正事項２は、補正前の請求項１に係る発明の発明特定事項である「第１メタル」、「第２メタル」及び「第３メタル」について、「該第１メタル及び該第２メタルとは該基板に対し上下に異なる層に該第３メタルが配置されている」という技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　そして、「該第１メタル及び該第２メタルとは該基板に対し上下に異なる層に該第３メタルが配置されている」という構成は、本願の願書に最初に添付した図面の図２等に記載されているものと認められるから、補正事項２は、本願の願書に最初に最初に添付した明細書、特許請求の範囲又は図面（以下「当初明細書等」という。）のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項２は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（３）補正事項３
　補正事項３は、発明の詳細な説明の記載を、特許請求の範囲の記載と合わせて修正するとともに、より明瞭としたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（４）補正の目的及び新規事項の追加の有無についてのまとめ
　以上検討したとおりであるから、本件補正は特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　そして、本件補正は特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。
　
４．独立特許要件についての検討
（１）分割の適否について
（１−１）はじめに
　本件補正の独立特許要件を検討するに当たり、まず、本願が原出願の一部を新たな特許出願としたものであるか否か、すなわち、本願がいわゆる分割要件を満たすか否かにつき検討する。
　
（１−２）本願の明細書等の記載事項
　本願の特許請求の範囲（以下、本願の特許請求の範囲、明細書及び図面を、各々「本願特許請求の範囲」、「本願明細書」及び「本願図面」といい、これらをまとめて「本願明細書等」という。）の請求項１、及び本願明細書の００１４段落〜００１６段落には、図２とともに以下の記載がある。
　
　「【請求項１】
　基板上に、直列配列の２入力選択回路が複数行並列に配置され、さらに、各行の一端に、複数のトランジスタがその行方向に直列接続された半導体装置であって、各行の該直列配列の２入力選択回路は、
　該基板上に第１乃至第４拡散層が該行の方向へこの順に形成され、
　該第１拡散層と該第２拡散層との間に第１ゲート電極が形成されて第１のトランジスタが構成され、
　該第３拡散層と該第４拡散層との間に第２ゲート電極が形成されて第２のトランジスタが構成され、
　該第１拡散層に第１電位印加用の第１メタルが接続され、該第２拡散層と該第４拡散層との間が第２メタルで接続され、該第３拡散層に第２電位印加用の第３メタルが接続され、該第１メタル及び該第２メタルとは該基板に対し上下に異なる層に該第３メタルが配置されている、
　こと特徴とする半導体装置。」
　
　「【００１４】
　本発明の半導体装置の一態様では、例えば図２（Ｂ）に示す如く、
　基板（６０）上に、直列配列の２入力選択回路が複数行並列に配置され、さらに、各行の一端に、複数のトランジスタがその行方向に直列接続された半導体装置であって、各行の該直列配列の２入力選択回路は、
　該基板上に第１乃至第４拡散層（６６〜６３）が該行の方向へこの順に形成され、
　該第１拡散層（６６）と該第２拡散層（６５）との間に第１ゲート電極（Ｇ２）が形成されて第１のトランジスタが構成され、
　該第３拡散層（６４）と該第４拡散層（６３）との間に第２ゲート電極（＊Ｇ２）が形成されて第２のトランジスタが構成され、
　該第１拡散層に第１電位印加用の第１メタル（Ｖ７）が接続され、該第２拡散層と該第４拡散層との間が第２メタル（６７）で接続され、該第３拡散層に第２電位印加用の第３メタル（Ｖ３）が接続され、該第１メタル及び該第２メタルとは該基板に対し上下に異なる層に該第３メタルが配置されている。
【発明の効果】
【００１５】
　上記構成において、第１ゲート電極及び第２ゲート電極の電位を制御することにより、第１メタル上の信号と第３メタル上の信号との一方が選択的に第４拡散層へ伝達する。
【００１６】
　この半導体装置によれば、第１〜４拡散層、複数のトランジスタ、第１メタル配線及び第３メタル配線を、例えば図２（Ａ）に示すように、レイアウトパターンとして同一行に配置することが可能となるので、その占有面積を従来よりも低減することができる。」
　
（１−３）原出願の明細書等の記載事項
　原出願の願書に最初に添付した明細書及び図面（以下、原出願の願書に最初に添付した明細書及び図面を、各々「原出願明細書」及び「原出願図面」といい、これらをまとめて「原出願明細書等」という。）には、上記（１−２）に記載した本願特許請求の範囲の請求項１及び本願明細書の００１４段落〜００１６段落に関連すると認められるものとして、図１、２、７及び８とともに以下の記載がある。
　
ａ．「【請求項１】  ｎビット選択信号に応答して、２ｎ個の入力信号の１つを選択し出力する選択回路において、
該ｎビット選択信号のうちの１ビット選択信号に応答して、２入力の一方を選択する２ｎ−１個の２入力選択回路と、
該ｎビット選択信号のうちの該１ビット選択信号を除くビット選択信号応答して、該２ｎ−１個の２入力選択回路の各々で選択された信号の１つを選択する２ｎ−１入力選択回路とを有し、
該２ｎ−１個の２入力選択回路の各々は、
該１ビット選択信号によりオン／オフ制御され、一端に該２入力の一方が供給されるスイッチングトランジスタと、
該１ビット選択信号により、該第１スイッチングトランジスタとオン／オフ状態が逆になるように制御され、一端に該２入力の他方が供給され、他端が該第１スイッチングトランジスタの他端に接続された相補スイッチングトランジスタとを有し、
該２ｎ−１個の２入力選択回路の各々について、該スイッチングトランジスタと該相補スイッチングトランジスタとが同一行に配置され、
該２ｎ−１個の２入力選択回路が並列して配置されている、
ことを特徴とする請求項１記載の選択回路。
【請求項２】  上記１ビット選択信号は非反転２値信号と反転２値信号とからなり、上記第１スイッチングトランジスタ及び上記相補スイッチングトランジスタはＰ型とＮ型とからなる構成が同一型でそれぞれこの非反転２値信号及び反転２値信号により制御されることを特徴とする請求項１記載の選択回路。
【請求項３】  上記２ｎ−１入力選択回路は、同一行に配置された個のスイッチングトランジスタが直列接続されたアナログスイッチ回路を２ｎ−１個有し、該２ｎ−１個のアナログスイッチ回路が並置され、
該２ｎ−１個のアナログスイッチ回路がそれぞれ上記２ｎ−１個の２入力選択回路のそれぞれと同一行に配置され、各行について、該アナログスイッチ回路の一端に該２入力選択回路の出力端が接続され、該２ｎ−１個のアナログスイッチ回路の他端が共通に接続されて出力端となっており、
上記ビット選択信号に応答して該２ｎ−１個のアナログスイッチ回路の１つのみがオンになるように各該アナログスイッチ回路の該個のスイッチングトランジスタがオン／オフ制御される、
ことを特徴とする請求項２記載の選択回路。
【請求項４】  上記ビット選択信号の各１ビット選択信号は非反転２値信号と反転２値信号とからなり、上記２ｎ−１入力選択回路の各スイッチングトランジスタはＰ型とＮ型とからなる構成が同一型でこの非反転２値信号又は反転２値信号により制御され、同一信号により制御されるスイッチングトランジスタが上記行と直角な方向の列に配置されていることを特徴とする請求項３記載の選択回路。
【請求項５】  上記２ｎ−１入力選択回路は、ツリー状に配置された複数の２入力選択回路を備えてトーナメント方式により入力を選択することを特徴とする請求項２記載の選択回路。
【請求項６】  上記ビット選択信号の各１ビット選択信号は非反転２値信号と反転２値信号とからなり、上記２ｎ−１入力選択回路の各スイッチングトランジスタはＰ型とＮ型とからなる構成が同一型でこの非反転２値信号又は反転２値信号により制御され、同一信号により制御されるスイッチングトランジスタが上記行と直角な方向の列に配置されていることを特徴とする請求項５記載の選択回路。
【請求項７】  上記スイッチングトランジスタはいずれも、同一導電型のチャンネルを有するＦＥＴであることを特徴とする請求項１乃至６のいずれか１つに記載の選択回路。
【請求項８】  請求項７記載の選択回路が半導体チップに形成されていることを特徴とする半導体装置。
【請求項９】  変換対象のｎビット選択信号に応答して、２ｎ個の入力信号の１つを選択し出力する請求項１乃至６のいずれか１つに記載の選択回路と、
該２ｎ個の入力信号として２ｎ個の互いに異なる基準電位を出力する基準電位供給回路と、
該選択回路の出力電位が供給される出力バッファ回路と、
を有することを特徴とするＤ／Ａ変換回路。
【請求項１０】  複数の走査ラインのうち選択されたものでスイッチングトランジスタがオンになってデータラインの電位が該スイッチングトランジスタを介し液晶表示画素の選択行の表示電極に印加されるアクティブマトリックス型液晶表示パネルと、
該データラインに該電位を印加し、表示しようとする画像の１水平期間毎に該電位を更新するデータドライバと、
該複数の走査ラインに対し線順次に走査パルスを供給する走査ドライバと、
を有する液晶表示装置において、
該データドライバの出力段に請求項９記載のＤ／Ａ変換回路を有することを特徴とする液晶表示装置。
【請求項１１】  上記Ｄ／Ａ変換回路の上記選択回路が複数並設され、隣り合う該Ｄ／Ａ変換回路が両Ｄ／Ａ変換回路の境界線に関し互いに対称的に配置され、該境界線の部分が該両Ｄ／Ａ変換回路に対する共通の基準電位供給部であることを特徴とする請求項１０記載の液晶表示装置。
【請求項１２】  上記２ｎ−１個の２入力選択回路の各々に供給される２入力はそれぞれ、メタル第２層とメタル第３層に形成された基準電位供給線から供給されることを特徴とする請求項１０又は１１記載の液晶表示装置。」
　
ｂ．「【０００２】
【従来の技術】図７は、従来の多階調活性マトリックス液晶表示装置の概略構成を示す。説明の簡単化のために、図７では液晶表示パネル１０が４×４画素のモノクロ表示の場合を示している。」
　
ｃ．「【０００８】図８は、上記Ｄ／Ａ変換回路の構成例を示す。図８では説明の簡単化のために、入力が３ビットである場合を示している。」
　
ｄ．「【００１２】
【発明が解決しようとする課題】図７の液晶表示パネル１０は、実際には例えば、１０２４×７６８カラー画素であり、各カラー画素はＲ（赤）、Ｇ（緑）及びＢ（青）の３画素からなる。各画素の階調数を６４（６ビット）とすると、１つのセレクタで６４×６個のスイッチングトランジスタを必要とするので、Ｄ／Ａ変換回路の全セレクタのスイッチングトランジスタ数は１０２４×３×６４×６＝ １，１７９，６４８個となり、チップ面積又はＬＣＤパネル周辺部面積増大の原因となる。この問題は、この種のセレクタを用いた他用途の半導体装置においても生ずる。
【００１３】本発明の目的は、このような問題点に鑑み、トランジスタ専有面積を低減することができる選択回路並びにこれを備えた半導体装置、Ｄ／Ａ変換回路及び液晶表示装置を提供することにある。」
　
ｅ．「【００１４】
【課題を解決するための手段及びその作用効果】請求項１では、ｎビット選択信号に応答して、２ｎ個の入力信号の１つを選択し出力する選択回路において、該ｎビット選択信号のうちの１ビット選択信号に応答して、２入力の一方を選択する２ｎ−１個の２入力選択回路と、該ｎビット選択信号のうちの該１ビット選択信号を除く（ｎ−１）ビット選択信号応答して、該２ｎ−１個の２入力選択回路の各々で選択された信号の１つを選択する２ｎ−１入力選択回路とを有し、該２ｎ−１個の２入力選択回路の各々は、該１ビット選択信号によりオン／オフ制御され、一端に該２入力の一方が供給されるスイッチングトランジスタと、該１ビット選択信号により、該第１スイッチングトランジスタとオン／オフ状態が逆になるように制御され、一端に該２入力の他方が供給され、他端が該第１スイッチングトランジスタの他端に接続された相補スイッチングトランジスタとを有し、該２ｎ−１個の２入力選択回路の各々について、該スイッチングトランジスタと該相補スイッチングトランジスタとが同一行に配置され、該２ｎ−１個の２入力選択回路が並列して配置されている。
【００１５】この選択回路によれば、２ｎ−１個の２入力選択回路により選択すべき信号数が半減するので、半減したその信号の１つを２ｎ−１入力選択回路で選択すればよく、選択回路のスイッチングトランジスタ数及びその占有面積を従来よりも低減することができる。また、該同一行配置と、スイッチングトランジスタアレイの行数を半減可能な２ｎ−１入力選択回路を用いていることとから、選択回路のトランジスタ専有面積をさらに低減することができる。」
　
ｆ．「【００３１】
【発明の実施の形態】以下、図面に基づいて本発明の実施形態を説明する。図面において、同一又は類似の要素には、同一又は類似の符号を付している。
【００３２】［第１実施形態］図１は、図８に対応した本発明の第１実施形態のＤ／Ａ変換回路を示す。
【００３３】階調電位生成回路２６は、階調電位Ｖ７とＶ０との間の電圧を抵抗Ｒ６〜Ｒ０で分圧した階調電位Ｖ７〜Ｖ０を出力し、選択回路２４Ａは入力力データ（３ビット選択信号）に応答してこれらの１つを選択し出力する。
【００３４】選択回路２４Ａは、例えば図７中の選択回路２４１の替わりに用いられ、図７中の選択回路２４２〜２４４についても同様である。
【００３５】選択回路２４Ａは、入力データの上位１ビットの相補データ（１ビット選択信号）Ｄ２及び＊Ｄ２に応答して階調電位Ｖ０〜Ｖ３とＶ４〜Ｖ７との一方を選択する２入力選択回路５０〜５３からなる回路と、入力データの下位２ビットの相補データＤ１、＊Ｄ１、Ｄ０及びＤ０に応答してこの回路の出力の１つを選択する４入力選択回路２４Ｘとからなる。
【００３６】選択回路２４Ａは、図８中の選択回路２４１と次のような関係になっている。
【００３７】図８中の選択回路２４１のスイッチングトランジスタアレイの第４及び第８行について、スイッチングトランジスタＱ４０及びＱ００は共に、ゲートライン＊Ｇ０に供給される信号＊Ｄ０によりオン／オフ制御され、スイッチングトランジスタＱ４１及びＱ０１は共に、ゲートライン＊Ｇ１に供給される信号＊Ｄ１によりオン／オフ制御される。これに対し、スイッチングトランジスタＱ４２及びＱ０２はそれぞれゲートラインＧ２及び＊Ｇ２に供給される信号Ｄ２及び＊Ｄ２によりオン／オフ制御される。そこで、図１の選択回路２４Ａでは、スイッチングトランジスタＱ４１とＱ４２の間のノードにスイッチングトランジスタＱ０２の一端が接続され、これにより図８のスイッチングトランジスタＱ００及びＱ０１が省略されている。スイッチングトランジスタＱ４２とＱ０２とで、階調電位Ｖ４とＶ０との一方を選択する２入力選択回路５０が構成されている。
【００３８】同様に図１では、スイッチングトランジスタＱ５１とＱ５２との間のノードにスイッチングトランジスタＱ１２の一端が接続され、これにより図８のスイッチングトランジスタＱ１０及びＱ１１が省略され、スイッチングトランジスタＱ６１とＱ６２との間のノードにスイッチングトランジスタＱ２２の一端が接続され、これにより図８のスイッチングトランジスタＱ２０及びＱ２１が省略され、スイッチングトランジスタＱ７１とＱ７２との間のノードにスイッチングトランジスタＱ３２の一端が接続され、これにより図８のスイッチングトランジスタＱ３０及びＱ３１が省略されている。スイッチングトランジスタＱ５２とＱ１２とで、階調電位Ｖ５とＶ１との一方を選択する２入力選択回路５１が構成され、スイッチングトランジスタＱ６２とＱ２２とで、階調電位Ｖ６とＶ２との一方を選択する２入力選択回路５２が構成され、スイッチングトランジスタＱ７２とＱ３２とで、階調電位Ｖ６とＶ３との一方を選択する２入力選択回路５３が構成されている。
【００３９】信号＊Ｄ０が供給されるゲートライン＊Ｇ０は、スイッチングトランジスタＱ６０及びＱ４０に共通であり、信号Ｄ０が供給されるゲートラインＧ０は、スイッチングトランジスタＱ７０及びＱ５０に共通であり、信号＊Ｄ１が供給されるゲートライン＊Ｇ１は、スイッチングトランジスタＱ５１及びＱ４１に共通であり、信号Ｄ１が供給されるゲートラインＧ１は、スイッチングトランジスタＱ７１及びＱ６１に共通であり、信号＊Ｄ２が供給されるゲートライン＊Ｇ２は、スイッチングトランジスタＱ３２、Ｑ２２、Ｑ１２及びＱ０２に共通であり、信号Ｄ２が供給されるゲートラインＧ２は、スイッチングトランジスタＱ７２、Ｑ６２、Ｑ５２及びＱ４２に共通である。
【００４０】選択回路２４Ａで選択された基準電位は、電位ＶＤ１として出力バッファ回路２５１に供給される。出力バッファ回路２５１は例えば、ボルテージホロア又はソースホロア回路であり、出力バッファ回路２５１の出力端に接続されたデータラインＸ１の電位ＶＸ１は、電位ＶＤ１とほぼ同一又は電位ＶＤ１を所定電圧シフトさせたものである。」
　
ｇ．「【００４１】上記構成において、信号Ｄ１及びＤ０が高レベルの場合、スイッチングトランジスタＱ７１及びＱ７０がオンになり、さらに信号Ｄ２が高レベルの場合にはスイッチングトランジスタＱ７２がオンになって階調電位Ｖ７が選択され、逆に信号Ｄ２が低レベルの場合にはスイッチングトランジスタＱ３２がオンになって階調電位Ｖ３が選択される。すなわち、（Ｄ１，Ｄ０）＝（１，１）の場合には、Ｄ２＝‘１’のとき階調電位Ｖ７が選択され、Ｄ２＝‘０’のとき階調電位Ｖ３が選択される。同様に、（Ｄ１，Ｄ０）＝（１，０）の場合には、Ｄ２＝‘１’のとき階調電位Ｖ６が選択され、Ｄ２＝‘０’のとき階調電位Ｖ２が選択される。（Ｄ１，Ｄ０）＝（０，１）の場合には、Ｄ２＝‘１’のとき階調電位Ｖ５が選択され、Ｄ２＝‘０’のとき階調電位Ｖ１が選択される。（Ｄ１，Ｄ０）＝（０，０）の場合には、Ｄ２＝‘１’のとき階調電位Ｖ４が選択され、Ｄ２＝‘０’のとき階調電位Ｖ０が選択される。
【００４２】選択回路２４Ａのチップ上面積をできるだけ狭くするために、スイッチングトランジスタＱ０２は、スイッチングトランジスタＱ４０、Ｑ４１及びＱ４２と同一行に配置され、かつ、スイッチングトランジスタＱ４２の隣に配置されている。他のトランジスタ行についても同様である。
【００４３】図２（Ａ）は、スイッチングトランジスタをＮＭＯＳトランジスタで構成した場合の選択回路２４Ａのチップ上レイアウトパターンを示している。ハッチングが施された部分はＮ型領域、一点鎖線はゲートラインを示している。図２（Ａ）では、Ｎ型領域間を接続するメタル配線を太線で示している。図２（Ｂ）は、図２（Ａ）中の２Ｂ−２Ｂ線に沿った、絶縁層を図示省略した断面図である。
【００４４】図２（Ｂ）中、６１〜６６は、Ｐ型基板６０上に形成されたＮ型領域である。例えばスイッチングトランジスタＱ７０は、Ｎ型領域６１と、Ｎ型領域６２と、Ｎ型領域６１と６２の間のＰ型領域と、その上方のゲート酸化膜及びゲートライン＊Ｇ０とで構成されている。配線６７は、スイッチングトランジスタＱ７２の一端のＮ型領域６５と、スイッチングトランジスタＱ３２の一端のＮ型領域６３との間を接続するためのメタル第１層配線である。
【００４５】配線面積を狭くするために、同一行のＮ型領域６４及び６６にそれぞれ供給される階調電位Ｖ０とＶ４の配線はそれぞれ、メタル第３層及びメタル第２層に形成されている。階調電位Ｖ０とＶ４の配線は、上下に隣り合っており、かつ、選択回路２４Ａと並設された他の不図示の選択回路に向けて延びている。
【００４６】図８の選択回路２４１のスイッチングトランジスタ数が３×８＝２４であるのに対し、図１のそれは（３＋１）×（８／２）＝１６である。このような選択回路を６４階調表示の液晶表示パネルのデータドライバに適用した場合、スイッチングトランジスタ数は従来の（（６４／２）×（６＋１））／（６４×６）＝７／１２となる。このように、本第１実施形態によれば、選択回路のスイッチングトランジスタ数が従来よりも大幅に低減される。
【００４７】また、この低減と、２入力選択回路５０〜５３がいずれも１行となっていることから、図２（Ａ）に示す選択回路２４Ａのトランジスタ専有面積が、図９（Ａ）のそれよりも大幅に低減され、これにより、選択回路２４Ａを用いた半導体装置のチップ面積及び液晶表示パネル周囲の非表示部面積が低減される。」
　
（１−４）分割の適否についての判断
（１−４−１）上記（１−３）に記載した事項を総合すると、原出願明細書等に記載されているのは、原出願図面の図８に記載されているような２ｎ個の入力信号の１つを選択し出力する従来の選択回路が有する、トランジスタの数が多く、大きな面積を必要とするという問題点を解消することを課題とし、２ｎ個の入力信号の１つを選択し出力する選択回路において、上半分と下半分の各々に対して設けられている同一構成の二つの２ｎ−１入力選択回路（請求人の主張に沿って書けば「サブ選択回路」）を一つとし、それを一行に形成された２ｎ−１個の２入力選択回路と同一行に配置する構成とすることにより、「図２（Ａ）に示す選択回路２４Ａのトランジスタ専有面積が、図９（Ａ）のそれよりも大幅に低減され、これにより、選択回路２４Ａを用いた半導体装置のチップ面積及び液晶表示パネル周囲の非表示部面積が低減される。」（原出願明細書００４７段落）という効果を奏する選択回路についての事項であると認められ、それは、平成２２年１２月１６日に提出された回答書（以下「回答書」という。）の「２）．本願発明の概要」に記載された「本願発明は、サブ選択回路Ｂとサブ選択回路Ｄとが同一構成であることに着目して、サブ選択回路Ｄを省略し、回路Ｃを領域Ｅに配置し、回路Ａと回路Ｃとで回路Ｂを共用したものであり（図１参照）、」という請求人の主張とも符合するものである。
　
（１−４−２）一方、上記（１−２）に記載した事項から、本願特許請求の範囲の請求項１及び本願明細書の００１４段落〜００１６段落には、本願特許請求の範囲の請求項１に記載された構成を備え、「ｎビット選択信号に応答して、２ｎ個の入力信号の１つを選択し出力する選択回路」であるか否かにかかわりなく、かつ、「２入力選択回路」の他にサブ選択回路を備えているか否かにかかわりなく、「基板上に、直列配列の２入力選択回路が複数行並列に配置され、さらに、各行の一端に、複数のトランジスタがその行方向に直列接続された半導体装置」という抽象化された上位概念の半導体装置（以下、「本願に係る上位概念の半導体装置」という。）、及びそれによる「第１〜４拡散層、複数のトランジスタ、第１メタル配線及び第３メタル配線を・・・レイアウトパターンとして同一行に配置することが可能となるので、その占有面積を従来よりも低減することができる。」（００１６段落）という効果が記載されているものと認められる。
　
（１−４−３）そこで、本願明細書等に記載された、本願に係る上位概念の半導体装置及びそれによる効果が原出願明細書等に記載されているか否かについて検討する。
　まず、原出願の明細書等を精査しても、本願に係る上位概念の半導体装置についての直接的な記載は見いだすことができず、かつ、そのような上位概念の半導体装置により、「第１〜４拡散層、複数のトランジスタ、第１メタル配線及び第３メタル配線を・・・レイアウトパターンとして同一行に配置することが可能となるので、その占有面積を従来よりも低減することができる。」という効果を奏することについての直接的な記載も見いだすことができない。
　
（１−４−４）次に、本願明細書等に記載された、本願に係る上位概念の半導体装置、及びそれによる効果が、原出願明細書等の記載から当業者にとって自明であるか否かについて検討する。
　まず、構成の面から検討すると、上記（１−４−１）において検討したとおり、原出願明細書等に記載されているのは、２ｎ個の入力信号の１つを選択し出力する選択回路において、上半分と下半分の各々に対して設けられている同一構成の二つの下位ビット選択回路を一つとし、それを一行に形成された２ｎ−１個の２入力選択回路と同一行に配置する構成を備えた選択回路についての事項である。
　そして、原出願明細書等に実施例として具体的構成が開示されている装置も、すべて２ｎ個の入力信号の１つを選択し出力する選択回路であることに加えて、原出願明細書等には、実施例として記載された装置を、２ｎ個の入力信号の１つを選択し出力する選択回路以外のものに転用することが可能であると当業者が認識できるような記載も見いだせない。
　したがって、構成面からみて、本願明細書等に記載された、本願に係る上位概念の半導体装置が、原出願明細書等の記載から当業者にとって自明であるとは認められない。
　
（１−４−５）続いて、効果の面から検討すると、本願に係る上位概念の半導体装置、すなわち、「ｎビット選択信号に応答して、２ｎ個の入力信号の１つを選択し出力する選択回路」であるか否かにかかわりなく、かつ、サブ選択回路を備えているか否かにかかわりなく、「基板上に、直列配列の２入力選択回路が複数行並列に配置され、さらに、各行の一端に、複数のトランジスタがその行方向に直列接続された半導体装置」という抽象化された上位概念の半導体装置では、以下に示す理由により、そもそも原出願明細書等に記載されたトランジスタの専有面積を大幅に低減するという所期の効果を奏し得ないものと認められる。
　
　まず、説明の便に供するため、一例として、本願の請求項１に記載された構成を満たす半導体装置（本願の請求項１に係る発明に含まれる半導体装置）であって、２つのトランジスタからなる直列配列の２入力回路と２つのトランジスタが直列接続された回路とが１行目に配置され、さらに、それと同一構成のものが２行目にも配置された半導体装置（以下「半導体装置１」という。）を想定する。参考図１は当該半導体装置１のトランジスタを模式的に表したもので、配線は省略している。ここにおいて、○は２入力回路のトランジスタ、●は２つのトランジスタが直列接続された回路のトランジスタである。また、印刷の都合上、隣接する各トランジスタどうしの横方向の間隔と縦方向の間隔とが異なって見えるが、両者はおおむね等しいものとする。
　
（参考図１）半導体装置１
○○●●
○○●●
　
　次に、電気的接続関係が半導体装置１と同じであって、２行目の回路を１行目の回路の右側に移動した配置の半導体装置（参考図２を参照。以下「半導体装置２」という。）、並びに、電気的接続関係が半導体装置１と同じであって、２入力選択回路を構成する２つのトランジスタ及び直列接続された回路を構成する２つのトランジスタを各々列方向に並べた半導体装置（参考図３を参照。以下「半導体装置３」という。）を想定する。これらの半導体装置は、いずれも本願の請求項１に係る発明に含まれないことは明らかである。
　
（参考図２）半導体装置２
○○●●○○●●
　
（参考図３）半導体装置３
○●
○●
○●
○●
　
　ここで、参考図１〜３を見比べれば、半導体装置１〜３は、形状が異なるものの、専有面積はおおむね同じであることが一目瞭然であり、半導体装置１が、トランジスタの専有面積を大幅に低減するという所期の効果を奏し得ないことは明らかである。
　
　これについて、原出願明細書等に記載された装置と対比しつつさらに説明すると、原出願明細書に記載された装置は２ｎ個の入力信号の１つを選択し出力する選択回路であるため、上に述べた半導体装置２や半導体装置３のようなトランジスタの配置を行えば、２ｎ−１入力選択回路部分におけるゲートどうしを別途接続する配線をはじめとする膨大な量の配線が必要となり、配線スペースのために、半導体装置１のようなトランジスタの配置よりも専有面積が大きくなることは当業者にとって自明であるから（したがって、原出願図面の図８及び図９に記載された従来例からも分かるとおり、原出願においては、トランジスタを半導体装置２や半導体装置３のように配置することは元より想定していない。）、当該装置が半導体装置２や半導体装置３のような配置としたものに対して、トランジスタの専有面積を大幅に低減するという効果、すなわち原出願明細書の００４７段落に記載された「図２（Ａ）に示す選択回路２４Ａのトランジスタ専有面積が、図９（Ａ）のそれよりも大幅に低減され、これにより、選択回路２４Ａを用いた半導体装置のチップ面積及び液晶表示パネル周囲の非表示部面積が低減される。」という効果を奏することができるのに対して、本願に係る上位概念の半導体装置は、２入力回路と複数のトランジスタの直列回路とが同一行に存在することが特定されているにすぎず、各行に配置されたトランジスタの直列回路がどのような構造を有し、他の素子とどのような接続関係を有しているのかが特定されていないことはもちろん、２入力回路と複数のトランジスタの直列回路とが接続されていることさえ特定されていないから、半導体装置２や半導体装置３と比較して専有面積の低減という効果を奏することができないのである。
　
　したがって、本願に係る上位概念の半導体装置により、「第１〜４拡散層、複数のトランジスタ、第１メタル配線及び第３メタル配線を・・・レイアウトパターンとして同一行に配置することが可能となるので、その占有面積を従来よりも低減することができる。」という本願明細書等の効果についての記載は、それ自体が誤り若しくは著しく不正確なものであり、原出願明細書等に記載された事項と整合しないものであるから、原出願明細書等に記載された事項から当業者にとって自明な事項といえないことは明らかである。
　
（１−４−６）なお、請求人は回答書において、次のように主張している。
　「サブ選択回路Ｂ、Ｄ自体は、それぞれ選択制御信号が２ビットの選択回路であって、公知のものであり、本願発明の特徴部は、上記のように、回路Ａと回路ＣとのＯＲ回路を上下の配線層の配線で接続するとともに、拡散層６５の列と拡散層６６の間を分離している点である。本願請求項１は、このような観点から特徴的構成を表現したものである。」（回答書の「２）．本願発明の概要」）、及び「上記本願発明の概要の欄で述べたように、サブ選択回路Ｂ自体は公知の選択回路の一例であり、本願発明の特徴部を上記具体例で説明すれば、回路Ａと回路ＣとのＯＲ回路を上下の配線層の配線で接続するとともに、拡散層６５の列と拡散層６６の間を分離している点である。よって、請求項の記載は原出願の出願当初明細書等に記載された事項である。」（回答書の「３）．前置報告書に対する反論」における（４））
　
　しかしながら、原出願明細書等に記載された事項のうちの「サブ選択回路Ｂ、Ｄ」が公知であるからといって、原出願明細書等に記載された事項から「サブ選択回路Ｂ、Ｄ」という構成要件を省いた上位概念の発明が原出願明細書等に記載されていることの根拠とはならず、また、原出願明細書等に記載された選択回路の技術的特徴は、上記（１−４−１）において検討したとおりであり、当該特徴を備えていなければ、請求人が特徴的構成と主張する「回路Ａと回路ＣとのＯＲ回路を上下の配線層の配線で接続するとともに、拡散層６５の列と拡散層６６の間を分離している」という構成を備えていても所期の効果を奏することができないことは、上記（１−４−５）において検討したとおり明らかであるから、請求人の主張を採用することはできない。
　
（１−４−７）また、請求人は審判請求書において、次のようにも主張している。
　「また、『本願の段落１６に記載されたような「第１〜４拡散層、複数のトランジスタ、第１メタル配線及び第３メタル配線を同一行に配置する」構成のみから、「その占有面積を従来よりも低減することができる」という効果を奏する旨は、原出願の出願当初明細書等には記載されているとは認められない。』とのご指摘については、段落３６（原出願の段落４７）の記載「この低減と、２入力選択回路５０〜５３がいずれも１行となっていることから、図２（Ａ）に示す選択回路２４Ａのトランジスタ専有面積が、図９（Ａ）のそれよりも大幅に低減され、これにより、選択回路２４Ａを用いた半導体装置のチップ面積及び液晶表示パネル周囲の非表示部面積が低減される。」と、「この低減」が図２のように、請求項１の記載「各行の一端に、複数のトランジスタがその行方向に直列接続された」構成（段落３１［原出願の段落４２］の記載「選択回路２４Ａのチップ上面積をできるだけ狭くするために、スイッチングトランジスタＱ０２は、スイッチングトランジスタＱ４０、Ｑ４１及びＱ４２と同一行に配置され、かつ、スイッチングトランジスタＱ４２の隣に配置されている。他のトランジスタ行についても同様である。」に対応）によることとから、上記効果を奏する旨が原出願の出願当初明細書等には記載されている。」（審判請求書の３．「（ｃ）理由１について」）
　
　しかしながら、上記（１−４−５）において検討したとおり、原出願明細書の００４７段落に記載された「また、この低減と、２入力選択回路５０〜５３がいずれも１行となっていることから、図２（Ａ）に示す選択回路２４Ａのトランジスタ専有面積が、図９（Ａ）のそれよりも大幅に低減され、これにより、選択回路２４Ａを用いた半導体装置のチップ面積及び液晶表示パネル周囲の非表示部面積が低減される。」という効果は、「ｎビット選択信号に応答して、２ｎ個の入力信号の１つを選択し出力する選択回路」であって初めて奏される効果であり、本願に係る上位概念の半導体装置、すなわち、「ｎビット選択信号に応答して、２ｎ個の入力信号の１つを選択し出力する選択回路」であるか否かにかかわりなく、かつ、サブ選択回路を備えているか否かにかかわりなく、「基板上に、直列配列の２入力選択回路が複数行並列に配置され、さらに、各行の一端に、複数のトランジスタがその行方向に直列接続された半導体装置」という抽象化された上位概念の半導体装置では、そもそも奏し得ない効果であるから、本願明細書の００１６段落の「この半導体装置によれば、第１〜４拡散層、複数のトランジスタ、第１メタル配線及び第３メタル配線を、例えば図２（Ａ）に示すように、レイアウトパターンとして同一行に配置することが可能となるので、その占有面積を従来よりも低減することができる。」という効果についての記載は、それ自体が誤り若しくは著しく不正確であり（例えば、上記（１−４−５）において例示した、「第１〜４拡散層、複数のトランジスタ、第１メタル配線及び第３メタル配線を同一行に配置する」という構成を満たす「半導体装置１」が、そのような構成を明らかに満たさない「半導体装置３」と比較して、専有面積が低減しないことを見れば明白である。）、原出願明細書等に記載された事項と整合しないものである。
　したがって、本願明細書の００１６段落に記載された効果に関する記載が、請求人が根拠と主張する００４７段落も含め、先願明細書のいずれにも記載されていないことは明らかであるから、請求人の主張を採用することはできない。
　
（１−４−８）以上のとおりであるから、本願特許請求の範囲の請求項１及び本願明細書の００１４段落〜００１６段落に記載された事項は、原出願明細書等に記載されておらず、かつ、それらの記載から当業者が自明な事項とも認められない。
　したがって、本願明細書等に記載された事項は、原出願明細書等に記載された事項の範囲内のものではない。
　
（１−５）分割の適否についてのむすび
　以上検討したとおり、本願明細書等に記載された事項は、原出願明細書等に記載された事項の範囲内のものではないから、本願は、いわゆる分割要件を満たしておらず、原出願の一部を新たな特許出願としたものとは認められない。
　
（２）補正後の発明
　本件補正による補正後の本願の請求項１〜４に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜４に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される、次のとおりのものである。
　
　「【請求項１】
　基板上に、直列配列の２入力選択回路が複数行並列に配置され、さらに、各行の一端に、複数のトランジスタがその行方向に直列接続された半導体装置であって、各行の該直列配列の２入力選択回路は、
　該基板上に第１乃至第４拡散層が該行の方向へこの順に形成され、
　該第１拡散層と該第２拡散層との間に第１ゲート電極が形成されて第１のトランジスタが構成され、
　該第３拡散層と該第４拡散層との間に第２ゲート電極が形成されて第２のトランジスタが構成され、
　該第１拡散層に第１電位印加用の第１メタルが接続され、該第２拡散層と該第４拡散層との間が第２メタルで接続され、該第３拡散層に第２電位印加用の第３メタルが接続され、該第１メタル及び該第２メタルとは該基板に対し上下に異なる層に該第３メタルが配置されている、
　こと特徴とする半導体装置。」
　
（３）引用刊行物に記載された発明
　上記（１）において検討したとおり、本願は原出願の一部を新たな特許出願としたものとは認められない（分割は認められない）から、本願の出願日は現実の出願日である平成１６年９月２７日である。
　そして、原査定の根拠となった拒絶の理由において引用され、本願の出願前に日本国内において頒布された刊行物である特開２０００−１５６６３９号公報（原出願に係る公開公報、以下「引用例」という。）には、上記（１−３）に記載したとおりの事項、及び次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「ｎビット選択信号に応答して、２ｎ個の入力信号の１つを選択し出力する選択回路において、
　Ｐ型基板６０上に、上記ｎビット選択信号のうちの１ビット選択信号に応答して２入力の一方を選択する２ｎ−１個の２入力選択回路が複数行並列に配置され、さらに、各行の一端に、上記ｎビット選択信号のうちの上記１ビット選択信号を除く（ｎ−１）ビット選択信号に応答して、２ｎ−１個の上記２入力選択回路の各々で選択された信号の１つを選択する２ｎ−１入力選択回路が配置された選択回路であって、各行の前記２入力選択回路は、
　前記Ｐ型基板６０上にＮ型領域６６、Ｎ型領域６５、Ｎ型領域６４及びＮ型領域６３が行の方向へこの順で形成され、
　前記Ｎ型領域６６と前記Ｎ型領域６５との間にゲートラインＧ２が形成されてスイッチングトランジスタＱ７２が構成され、
　前記Ｎ型領域６４と前記Ｎ型領域６３との間にゲートライン＊Ｇ２が形成されてスイッチングトランジスタＱ３２が構成され、
　前記Ｎ型領域６６に電源電位Ｖ７印加用のメタル第２層配線が接続され、前記Ｎ型領域６５と前記Ｎ型領域６３との間がメタル第１層配線６７で接続され、前記Ｎ型領域６４に階調電位Ｖ３印加用のメタル第３層配線が接続されている、
　ことを特徴とする選択回路。」
　
（４）補正発明と引用発明との対比・判断
（４−１）引用発明の「Ｐ型基板６０」、「上記ｎビット選択信号のうちの１ビット選択信号に応答して２入力の一方を選択する２ｎ−１個の２入力選択回路」、「Ｎ型領域６６」、「Ｎ型領域６５」、「Ｎ型領域６４」、「Ｎ型領域６３」、「ゲートラインＧ２」、「ゲートライン＊Ｇ２」、「スイッチングトランジスタＱ７２」、「スイッチングトランジスタＱ３２」、「電源電位Ｖ７」、「階調電位Ｖ３」、「メタル第２層配線」、「メタル第１層配線６７」及び「メタル第３層配線」が、各々補正発明の「基板」、「直列配列の２入力選択回路」、「第１拡散層」、「第２拡散層」、「第３拡散層」、「第４拡散層」、「第１ゲート電極」、「第２ゲート電極」、「第１のトランジスタ」、「第２のトランジスタ」、「第１電位」、「第２電位」、「第１メタル」、「第２メタル」及び「第３メタル」に相当することは明らかである。
　
（４−２）また、引用発明の「上記ｎビット選択信号のうちの上記１ビット選択信号を除く（ｎ−１）ビット選択信号に応答して、２ｎ−１個の上記２入力選択回路の各々で選択された信号の１つを選択する２ｎ−１入力選択回路」が、行方向に直列接続された複数のトランジスタにより構成されることは、引用例の図１及び２から明らかであるから、引用発明も補正発明と同様に、「各行の一端に、複数のトランジスタがその行方向に直列接続された」という構成を備えているものと認められる。
　さらに、引用発明において、「メタル第２層配線」と「メタル第１層配線６７」とは「Ｐ型基板６０」に対し上下に異なる層に「メタル第３層配線」が配置されていることは、引用例の図２から明らかである。
　
（４−３）以上を総合すると、補正発明と引用発明とは、
　「基板上に、直列配列の２入力選択回路が複数行並列に配置され、さらに、各行の一端に、複数のトランジスタがその行方向に直列接続された半導体装置であって、各行の該直列配列の２入力選択回路は、
　該基板上に第１乃至第４拡散層が該行の方向へこの順に形成され、
　該第１拡散層と該第２拡散層との間に第１ゲート電極が形成されて第１のトランジスタが構成され、
　該第３拡散層と該第４拡散層との間に第２ゲート電極が形成されて第２のトランジスタが構成され、
　該第１拡散層に第１電位印加用の第１メタルが接続され、該第２拡散層と該第４拡散層との間が第２メタルで接続され、該第３拡散層に第２電位印加用の第３メタルが接続され、該第１メタル及び該第２メタルとは該基板に対し上下に異なる層に該第３メタルが配置されている、
　こと特徴とする半導体装置。」
　
　である点、すなわち、すべての点で一致し、相違点は存在しない。
　
（４−５）したがって、補正発明は、引用例に記載された発明であるから、特許法第２９条第１項第３号に該当し、特許出願の際独立して特許を受けることができない。
　
（５）独立特許要件についてのまとめ
　本件補正は、補正後の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。）の規定に適合しない。
　
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明についての検討
１．本願発明
　平成２０年１１月１７日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項１〜４に係る発明は、平成２０年７月１４日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜４に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、次のとおりのものである。
　
　「【請求項１】
　基板上に、直列配列の２入力選択回路が複数行並列に配置され、さらに、各行の一端に、複数のトランジスタがその行方向に直列接続された半導体装置であって、各行の２入力選択回路は、
　該基板上に第１乃至第４拡散層が該行の方向へこの順に形成され、
　該第１拡散層と該第２拡散層との間に第１ゲート電極が形成されて第１のトランジスタが構成され、
　該第３拡散層と該第４拡散層との間に第２ゲート電極が形成されて第２のトランジスタが構成され、
　該第１拡散層に第１電位印加用の第１メタルが接続され、該第２拡散層と該第４拡散層との間が第２メタルで接続され、該第３拡散層に第２電位印加用の第３メタルが接続されている、
　こと特徴とする半導体装置。」
　
２．引用刊行物に記載された発明
　平成２０年１１月１７日に提出された手続補正書による補正は上記のとおり却下されたが、却下後においても上記第２．４．（１）において検討したのと同様の理由により、本願がいわゆる分割要件を満たさないことは明らかであるから、本願の出願日は現実の出願日である平成１６年９月２７日である。
　そして、本願の出願前に日本国内において頒布された刊行物である特開２０００−１５６６３９号公報（引用例）には、上記第２．４．（１−３）に記載したとおりの事項、及び上記第２．４．（３）に記載されたとおりの発明（引用発明）が記載されているものと認められる。
　
３．本願発明と引用発明との対比・判断
　本願発明に対して、技術的限定を加えた発明である補正発明は、上記第２．４．において検討したとおり引用例に記載された発明であるから、補正発明から当該技術的限定を除外した本願発明も、当然に引用例に記載された発明である。
　したがって、本願発明は、特許法第２９条第１項第３号に該当し、特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。