【事件の表示】
　特願２００２−１１４６５３「半導体素子の製造方法」拒絶査定不服審判事件〔平成１５年　１月３１日出願公開、特開２００３−　３１６９５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯　
　本願は、平成１４年４月１７日の出願（パリ条約に基づく優先権主張：２００１年６月３０日、　大韓民国）であって、平成２０年１月２１日付けで拒絶査定がされ、それに対して、同年４月２８日に審判が請求されるとともに、同年５月２７日付けで手続補正がされ、その後、平成２２年６月１０日に審尋がされ、同年９月１５日に回答書が提出されたものである。
　
　
第２　平成２０年５月２７日に提出された手続補正書による補正（以下「本件補正」という。）についての補正の却下の決定
　
【補正の却下の決定の結論】
　
　本件補正を却下する。　
　
【理由】　
１　補正の内容　
　本件補正のうち、特許請求の範囲についてする補正は、次のとおりである（下線を付した部分は、補正箇所である。）。
ア　請求項１について、同項中に、「酸化膜」とあるのを、「酸化
物からなる緩衝
緩衝
イ　請求項１について、同項中に、「前記窒化膜を全面エッチングしてその底面が前記酸化膜と接する窒化膜スペーサを形成するステップ」とあるのを、「前記窒化膜を全面エッチングしてその底面が前記
緩衝
前記ゲートの両側壁に
ウ　請求項２について、同項中に、「上部に、ゲート絶縁膜と、ポリシリコン膜及び金属膜で積層されたゲートと、絶縁膜とが、順次的に形成された半導体基板を準備するステップ」とあるのを、「上部に、ゲート絶縁膜と、ポリシリコン膜
と、
と、ハードマスク用絶縁膜とが順次的に
を備え
エ　請求項２について、同項中に、「第１酸化膜」とあるのを、「第１酸化
物からなる第１緩衝
緩衝
オ　請求項２について、同項中に、「第２酸化膜」とあるのを、「第２酸化
物からなる第２緩衝
緩衝
カ　請求項３〜５は、請求項２を引用するものであり、上記イ〜オの補正に伴って補正されるものである。
　
２　補正の目的の適否
　請求項１〜５についてする上記補正は、いずれも、補正前の請求項１〜５に規定されている技術的事項をより限定するものであるから、平成１８年法律５５号改正附則第３条第１によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、同特許法第１７条の２第４項柱書きに規定する目的要件をみたす。
　
　そこで、次に、本件補正による補正後の特許請求の範囲の請求項１に係る発明（以下「本願補正発明」という。）が、いわゆる独立特許要件を満たすものであるか否かについて、更に検討する。
　
３　独立特許要件についての検討
　
（１）新規性（特許法第２９条第１項第３号）についての検討
（１−１）本願補正発明
　本件補正による補正後の請求項１〜５に係る発明のうち、請求項１に係る発明（以下「本願補正発明」という。）は、次のとおりである。
　
　「【請求項１】
　上部にゲート絶縁膜及びゲートが順次的に形成された半導体基板を準備するステップと、
　前記ゲートの両側から前記半導体基板に不純物イオンを注入するステップと、
　前記不純物イオンが注入された前記半導体基板を酸素雰囲気下で熱処理して前記不純物イオンを活性化させソース／ドレイン領域を形成すると同時に、
前記半導体基板の表面上に酸化物からなる緩衝膜を形成するステップと、
　前記緩衝膜の形成が完了した全体構造上に窒化膜を形成するステップと、
　前記窒化膜を全面エッチングしてその底面が前記緩衝膜と接する窒化膜スペーサを前記ゲートの両側壁に形成するステップとを含むことを特徴とする半導体素子の製造方法。」
　
（１−２）引用例１の記載と引用発明１
（１−２−１）引用例１とその記載内容
　原査定の拒絶の理由に引用された、本願の優先権主張の日前に日本国内において頒布された刊行物である特開平７−３２１３０９号公報（以下「引用例１」という。）には、「半導体装置及びその製造方法」（発明の名称）について、図２〜３とともに、次の記載がある（下線は当審で付加。以下同じ。）。
　
ア　発明が解決しようとする課題等
「【０００１】
【産業上の利用分野】
本発明は、半導体装置及びその製造方法に関し
【０００２】
【従来の技術】ｎチャネルのＭＯＳトランジスタとｐチャネルのＭＯＳトランジスタを組み合わせた
ＣＭＯＳデバイスでは、ゲート電極とドレイン層のオーバーラップ容量を削減することが高速化には重要である。
【０００３】
オーバーラップ容量を削減するために、酸化によりゲート端部にバーズビーク（以下に、ゲートバーズビークともいう）を導入する構造が提案されている
「【０００７】
【発明が解決しようとする課題】ところで、上記したようにゲート電極３の底部両端に
ゲートバーズビーク５を導入した構造のＭＯＳトランジスタにあっては、ゲート電極３のＬＤＤ構造のソース／ドレイン領域に近い部分の酸化膜を厚く形成してドレイン・ゲート間の容量を減らす効果がある一方で、ドレイン電流が減少する弊害があった。
【０００８】例えば、ゲート長０．１５μｍのｎ型ＭＯＳトランジスタでは、ゲートバーズビークを導入することによりドレイン電流が７．０mA／１０μｍから４．７mA／１０μｍに減少し、また、ゲート長０．１５μｍのｐ型ＭＯＳトランジスタでは３．２mA／１０μｍから２．４mA／１０μｍに減少する。これは、ゲートバーズビーク５の形成の際に、そのゲートバーズビーク５がシリコン基板１内にも入り込むために、２つのＬＤＤ構造のソース／ドレイン領域の相互間の距離が大きくなるとともに、それらのソース／ドレイン領域のエッジがゲート電極３の下のシリコン基板１の表面からその内部に移動してしまい、チャネル領域とソース／ドレイン領域の間にオフセット抵抗が生じ、これがソース・ドレインの寄生抵抗として働くためである。また、
ゲートバーズビークを導入する酸化の前にＬＤＤ構造の低濃度不純物領域のイオン注入を行うと寄生抵抗は少ないものの短チャネル効果が大きくなり、デバイス特性は悪化する。
【０００９】このため、
トランジスタの高速化という観点ではゲートバーズビークの効果を完全には活かしきれてはいないというのが実状である。本発明は、かかる従来技術の問題点に鑑みてなされたものであり、ＭＯＳトランジスタのチャネルとソース／ドレインの間の寄生抵抗を小さくし、かつオーバーラップ容量を小さくできる半導体装置及びその製造方法を提供することを目的とする。
　
イ　実施例
「【００２０】
【実施例】以下、図面を参照しながら本発明の実施例について説明する。図１〜図４は、本発明の実施例の半導体装置の製造方法について説明する断面図である。本実施例ではｐ型ＭＯＳトランジスタの製造方法を例にあげて説明する。
【００２１】まず、図１(a) において、加速エネルギー１８０ｅＶ、ドーズ量４×１０12cm-2の条件で燐（Ｐ）をシリコン基板１１にイオン注入した後に、温度１０５０℃、３００分間で不純物を活性化し、この熱処理によって深さ３〜６μｍ程度のＮウェル１２を形成する。次いで、図１(b) に示すように、加速エネルギー１５０keV 、ドーズ量８×１０12cm-2の条件で砒素（As）をＮウェル１２にイオン注入（チャンネルイオン注入）してトランジスタの閾値調整を行う。
【００２２】この後に、図１(c) に示すように、
シリコン基板１１（Ｎウェル１２）の表面を温度８００℃で１４分間ドライ酸化し、膜厚４nmのゲート酸化膜１３を形成する。
【００２３】その後に、レジストパターン（不図示）と反応性イオンエッチング（ＲＩＥ）を用いて
多結晶シリコン層１４をパターニングし、図２(a) に示すようにゲート長が例えば０．１５μｍのゲート電極１５を形成する。次に、図２(b) に示すように、ゲート電極１５が形成されたシリコン基板１１（Ｎウェル１２）の表面を温度８００℃で３０分間ドライ酸化し、膜厚３〜５nmの第１のスルー酸化膜（SiO
2
）１６を形成する。
【００２４】この後に、
ＬＤＤ構造の低濃度不純物領域を形成するイオン注入を２回に分けて行う。そのうちの１回目のイオン注入は、ゲート電極１５を形成した後であって第１のスルー酸化膜１６を形成した後に行う。即ち、図２(c) に示すように、加速エネルギー１５keV 、ドーズ量５×１０
13
cm
-2
の条件でBF
2
+ 
をゲート電極１５の両側のＮウェル１２にイオン注入する。
この後に、図２(d) に示すように、温度９００℃、２０分間の条件でドライ酸化を行うと、総計膜厚１３nmの厚さのシリコン酸化膜（SiO
2
）１７がシリコン基板１１の表面に形成される
【００２６】
この第１のドライ酸化の際に、前の工程で注入したＮウェル１２内のホウ素が活性化されて第１のｐ型低濃度不純物領域１９が形成される。
【００２７】ついで、ＣＶＤ法により
窒化シリコン（SiN ）膜２１をシリコン基板１１上で膜厚６０ｎｍの厚さとなるように成長する。その後に、反応性イオンエッチング（ＲＩＥ）によりSiN 膜２１とその下のSiO
2
膜１７（１６）を垂直方向にエッチングしてゲート電極１５の両側にそれらの絶縁膜を選択的に残存させる。これにより、ゲート電極１５の両側には図３(b) に示すようなSiN 膜２１等からなるサイドウォール２２が形成される。
【００２８】次に、図３(c) に示すように、ＬＤＤ構造の高濃度不純物領域を形成するためにゲート電極１５及びサイドウォール２２をマスクにして、加速エネルギー３０KeV 、ドーズ量５×１０15cm-2の条件で BF2+　をＮウェル１２にイオン注入する。続いて、その不純物を熱処理により活性化してゲートバーズビーク１８よりも外側に高濃度不純物領域２３を形成する。これによりＬＤＤ構造のソース層Ｓ、ドレイン層Ｄが形成される。
【００２９】次に、SiO2からなるパッシベーション膜２５をＣＶＤ法により４００nmの厚さに形成した後に、これをパターニングしてソース層Ｓ、ドレイン領域Ｄの上にコンタクトホール２６，２７を形成する。続いて、スパッタによりアルミニウム（Ａｌ）を堆積し、これをフォトリソグラフィーによりパターニングしてコンタクトホール２６，２７を通るソース電極２８、ドレイン電極２９を形成する。これによりＬＤＤ構造のソースＳ、ドレインＤを有するｐ型ＭＯＳトランジスタが完成する。」
　
（１−２−２）引用発明１
　上記ア及びイによれば、引用例１には、次の発明が記載されているといえる（以下「引用発明１」という。）。
　
「シリコン基板１１の表面にゲート酸化膜１３、ゲート電極１５を形成し、シリコン基板１１の表面に第１のスルー酸化膜（SiO2）１６を形成する工程と、
　前記第１のスルー酸化膜１６を形成した後に、 BF2+（ホウ素イオン）をイオン注入する工程と、
　この後に、温度９００℃でドライ酸化を行い、シリコン酸化膜（SiO2）１７を前記シリコン基板１１の表面に形成し、このドライ酸化の際に、前の工程で注入した前記ホウ素イオンを活性化して低濃度不純物領域１９を形成する工程と、
　ついで、窒化シリコン（SiN ）膜２１を形成し、その後に、SiN 膜２１とその下のSiO2膜１７（１６）をエッチングしてゲート電極１５の両側にそれらの絶縁膜を選択的に残存させ、ゲート電極１５の両側にサイドウォール２２を形成する工程を含む、半導体装置の製造方法。」
　
（１−３）対比
（１−３−１）本願補正発明と引用発明１とを対比すると、
ア　引用発明１の、「ゲート酸化膜１３」、「ゲート電極１５」、「シリコン基板１１」、及び「SiN膜２１」は、それぞれ、本願補正発明の、「ゲート絶縁膜」、「ゲート」、「半導体基板」及び「窒化膜」に相当する。
イ　引用発明１において、「イオン注入」は、「第１のスルー酸化膜（SiO2）１６を形成した後」，すなわち，「ゲート電極１５を形成」した後に行っていることから、本願補正発明のように、ゲートの両側から半導体基板に注入していることは明らかである。
ウ　引用発明１において、「温度９００℃でドライ酸化を行い、シリコン酸化膜（SiO2）１７を前記シリコン基板１１の表面に形成し、このドライ酸化の際に、前の工程で注入した前記ホウ素イオンを活性化して低濃度不純物領域１９」を形成することは、本願補正発明の「前記不純物イオンが注入された前記半導体基板を酸素雰囲気下で熱処理して前記不純物イオンを活性化させソース／ドレイン領域を形成すると同時に、前記半導体基板の表面上に酸化物からなる」「膜を形成する」ことに相当する。
エ　引用発明１において、「SiN 膜２１とその下のSiO2膜１７（１６）をエッチングしてゲート電極１５の両側にそれらの絶縁膜を選択的に残存させ、ゲート電極１５の両側にサイドウォール２２を形成する」ことから、本願補正発明のように、SiN 膜２１（窒化膜）を全面エッチングしてその底面がSiO2膜１７と接する窒化膜スペーサをゲートの両側壁に形成することは明らかである。
　
（１−３−２）したがって、本願補正発明と引用発明１との一致点及び相違点は、次のとおりとなる。
　
〈一致点〉
　「上部にゲート絶縁膜及びゲートが順次的に形成された半導体基板を準備するステップと、
　前記ゲートの両側から前記半導体基板に不純物イオンを注入するステップと、
　前記不純物イオンが注入された前記半導体基板を酸素雰囲気下で熱処理して前記不純物イオンを活性化させソース／ドレイン領域を形成すると同時に、
前記半導体基板の表面上に酸化物からなる膜を形成するステップと、
　前記酸化膜の形成が完了した全体構造上に窒化膜を形成するステップと、
　前記窒化膜を全面エッチングしてその底面が前記酸化膜と接する窒化膜スペーサを前記ゲートの両側壁に形成するステップとを含むことを特徴とする半導体素子の製造方法。」
　
〈相違点〉
　本願補正発明は、「半導体基板の表面上に酸化物からなる緩衝膜を形成」しているのに対し、引用発明１は、シリコン基板１１の表面にシリコン酸化膜１７を形成しているものの、当該シリコン酸化膜１７が「緩衝膜」か否か明示されていない点
　
（１−４）相違点についての検討
　引用発明１において、「シリコン基板１１」の表面に「シリコン酸化膜１７」を形成した後に、「窒化シリコン膜２１」を形成していることから、シリコン酸化膜１７が、シリコン基板１１と窒化シリコン膜２１との間に介在している。また、シリコン基板１１、シリコン酸化膜１７、窒化シリコン膜２１の３者の構成材料から成る点でも、本願補正発明と共通する。そして、「シリコン酸化膜１７」が、「窒化シリコン膜２１」に対する応力ストレスの緩和、すなわち、緩衝膜として作用することは、以下の周知例１、２からも分かるように明らかであるから、引用発明１の「シリコン酸化膜１７」も「緩衝膜」としての機能を備えているものと認められる。したがって、上記相違点は実質的なものではない。
　
（周知例１：特開平４−３５４１３７号公報）
　上記周知例１には、第８図とともに、次の記載がある（段落【００２５】）。
　
「【００２５】図８に示すように、露出しているｐ型半導体基板１の表面に薄い酸化膜１０が形成される。ｐ型半導体基板１の全面上に窒化膜１１０がＣＶＤ法により形成される。このとき、ｐ型半導体基板１の上に形成される薄い酸化膜１０は、その上に形成される窒化膜１１０の形成時に生ずる熱応力による影響から半導体基板１の表面を保護する役割を果たす。」
　
（周知例２：特開平１１−１７１４２号公報）
　上記周知例２には、図１（ｄ）とともに、次の記載がある（段落【００２１】）。
　
「【００２１】このようにして得られた半導体素子１０にあっては、サイドウォール１６の底部１６ａをシリコン酸化膜としたことから、製造に際してコンタクトずれが起き、図１（ｄ）に示すようにサイドウォール１６がゲート電極１２に直接接触してしまっても、このゲート電極１２に接触する部分がシリコン酸化膜からなる底部１６ａとなることから、該シリコン酸化膜の上部にあるシリコン窒化膜が直接ゲート電極などに接触しなくなり、したがってシリコン窒化膜のストレスおよびその膜中の水素、さらには界面準位等によって半導体素子１０のトランジスタ特性が変動したり、接合リーク電流が増大するなどといった不都合を防止することができる。」
　
（１−５）小括
　以上、検討したとおり、本件補正発明と引用発明１との相違点は実質的なものではないから、本願補正発明は引用発明１と同一である。
　
（２）進歩性（特許法第２９条第２項）についての検討
（２−１）本願補正発明
　本願補正発明は、前記第２の３（１−１）で認定したとおりである。
　
（２−２）　引用例２の記載と引用発明２
（２−２−１）引用例２とその記載内容
　原査定の拒絶の理由に引用された、本願の優先権主張の日前に日本国内において頒布された刊行物である特開２０００−１５６４９７号公報（以下「引用例２」という。）には、「半導体装置の製造方法」（発明の名称）について、図３〜９とともに、次の記載がある。
　
ア　発明が解決しようとする課題等
「【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し
【０００２】
【従来の技術】従来、高融点金属とポリシリコンの積層構造（例えば、Ｗ／ＷｘＮｙＳｉｚ／Ｓｉ）からなるポリメタル構造のゲート電極を有するＭＯＳＦＥＴは、以下に示すような製造工程により製造されている。」
「【００１６】
【発明が解決しようとする課題】（１）  上述の
製造工程における欠点は、サイドウォールを形成するためのシリコン窒化膜１０７のＲＩＥにおいて、シリコン基板１００をエッチングストッパとして用いている点にある。
オーバーエッチング時には、図１６に示すように、シリコン基板１００がエッチングされ、シリコン基板１００にダメージが形成される場合がある。このようなダメージは、ソース／ドレイン領域１０９における接合リーク電流の増大の原因となる。
【００１７】（２）  また、サイドウォール形成時に、シリコン基板１００をエッチングストッパとして用いずに、シリコン酸化膜１０６をエッチングストッパとして用いることも可能である。しかし、上述のように、シリコン酸化膜１０６の厚さは、数ｎｍと非常に薄く設定されている。また、シリコン窒化膜１０７のＲＩＥでは、シリコン酸化膜１０６とシリコン窒化膜１０７のエッチング選択比を十分に大きくできない。よって、このＲＩＥ時に、シリコン酸化膜１０６に穴が開き、さらには、シリコン酸化膜１０６が全て除去され、シリコン基板１００が露出してしまうと、シリコン基板１００は、シリコン窒化膜１０７に対してエッチング選択比を全く有しない状態にあるため、図１７に示すように、シリコン基板１００が深くエッチングされてしまう。
【００１８】（３）  
また、ゲート電極加工後の選択酸化で十分に厚いシリコン酸化膜１０６を形成することも可能である。
【００１９】
しかし、十分に厚いシリコン酸化膜１０６を形成するためには、通常よりも高温の水素雰囲気中で酸化を行わなければならない。この場合、図１８に示すように、Ｐチャネル型ＭＯＳＦＥＴでは、ポリシリコン膜（ゲート電極）１０２中のボロンがシリコン酸化膜（ゲート絶縁膜）１０１を突き抜けてシリコン基板（チャネル）１００中に拡散する。また、ポリシリコン膜１０２のエッジ部には、ゲートバーズビークが形成され、実効的なゲート絶縁膜を厚くする。このような事態が生じると、ＭＯＳＦＥＴの閾値などの素子特性がばらつくことになる。
【００２０】
本発明は、上記欠点を解決すべくなされたもので、その目的は、ポリメタル構造のゲート電極を有するＭＯＳＦＥＴのサイドウォールを形成するに当たって、シリコン基板に大きなダメージを与えることがなく、かつ、ボロンの突き抜けやゲートバーズビークの形成による素子特性のばらつきがなくなるような製造方法を提供することである。
　
イ　発明の実施の形態
「【００２８】
【発明の実施の形態】以下、図面を参照しながら、本発明の半導体装置の製造方法について詳細に説明する。
【００２９】
図１乃至図９は、本発明の半導体装置の製造方法の各工程を示している。
【００３０】本例は、高融点金属とポリシリコンの積層構造（Ｗ／ＷｘＮｙＳｉｚ／Ｓｉ）からなるポリメタル構造のゲート電極を有するＭＩＳＦＥＴの製造方法に関する。   　
【００３１】まず、周知の技術を用いて、シリコン基板中にＮ型又はＰ型のウエル領域を形成し、さらに、シリコン基板上にＬＯＣＯＳ又はＳＴＩ構造からなる素子分離絶縁膜を形成する。
【００３２】次に、
図１に示すように、熱酸化により、素子分離絶縁膜に取り囲まれた素子領域としてのシリコン基板１０上に４ｎｍ程度のシリコン酸化膜（ゲート絶縁膜）１を形成する。
【００３３】次に、図２に示すように、スパッタ法を用いて、ポリシリコン膜２上に、約５ｎｍの厚さを有する窒化タングステン膜３及び約４０ｎｍの厚さを有するタングステン膜４を形成し、また、ＣＶＤ法を用いて、タングステン膜４上に約１８０ｎｍの厚さを有するシリコン窒化膜５を形成し、シリコン窒化膜／タングステン膜／窒化タングステン膜／ポリシリコン膜からなる積層膜を形成する。
【００３４】次に、図３に示すように、フォトリソグラフィにより、シリコン窒化膜５上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥによりシリコン窒化膜５をエッチングする。この後、レジストパターンは、除去される。
【００３５】
次に、図４に示すように、
ポリメタル構造のゲート電極を形成する。
【００３６】この後、水素と水の分圧をコントロールすることにより、タングステンを酸化させることなく、シリコンだけを選択的に酸化させる選択酸化を８００℃程度の温度で行う。そして、剥き出しになったシリコン基板１上及びポリシリコン膜２の側面に、選択的に約３ｎｍのシリコン酸化膜（後酸化膜）６を形成する。   　
【００３７】この選択酸化の目的は、ゲート電極の加工時に用いるＲＩＥによるシリコン基板１のダメージを回復し、また、必要に応じて、ポリシリコン膜２のエッジを丸め、エッジ部での電界集中をなくし、ゲート絶縁膜の高信頼性を確保する点にある。また、選択酸化の温度を８００℃程度にし、シリコン酸化膜６の厚さを３ｎｍ程度にすることで、Ｐチャネル型ＭＯＳＦＥＴでのボロンの突き抜けやゲートバーズビークの形成を防止できる。
【００３８】また、シリコン酸化膜６の形成に当たり、選択酸化を用いることによって、タングステン膜４を異常酸化させることなく、シリコン酸化膜６を形成できる。
【００３９】
次に、図５に示すように、イオン注入法により、ゲート電極をマスクにして不純物をシリコン基板１０中に自己整合的に注入する。
その結果、シリコン基板１０中には、浅い不純物領域、即ち、エクステンション領域１１が形成される。
【００４０】この後、ＣＶＤ法を用いて、シリコン基板１０上の全面にゲート電極を完全に覆う約１０ｎｍの厚さを有するシリコン窒化膜７を堆積する。   　
【００４１】ここで、シリコン窒化膜７の厚さは、従来は、ソース／ドレイン領域の形成時にスペーサとなることを考慮して決定されていたが、本例では、主としてタングステン膜４を酸化から保護できることを考慮して決定され、具体的には、従来（図１４参照）の半分程度に設定される。
【００４２】次に、図６に示すように、ＲＩＥによりシリコン窒化膜７をエッチングし、このシリコン窒化膜７をゲート電極の側面、具体的には、シリコン窒化膜５、タングステン膜４、窒化タングステン膜３及びポリシリコン膜２の側面のみに残存させる。その結果、ゲート電極の側面には、シリコン窒化膜７からなる第１のサイドウォールが形成される。
【００４３】第１のサイドウォールを形成する際のＲＩＥは、シリコン基板１０をエッチングストッパとする条件により行われる。その理由は、シリコン酸化膜６を３ｎｍ程度に薄く設定しているためである。よって、シリコン酸化膜６をエッチングストッパとして用いる場合に生じる基板掘れ（図１７参照）を防止できる。
【００４４】また、本例では、シリコン窒化膜７の厚さを従来の半分程度（約１０ｎｍ）に設定しているため、第１のサイドウォールを形成する際のＲＩＥにおいて、オーバーエッチング時間を従来よりも短くできる。よって、シリコン基板１０をエッチングストッパとして用いた場合にも、素子特性上、基板ダメージを問題ないレベルに抑えることができる。
【００４５】
次に、図７に示すように、熱酸化、例えば、温度１０５０℃程度のＲＴＯ（rapid thermal oxidation）を行い、シリコン基板１０（エクステンション領域１１）上に厚さ約６ｎｍのシリコン酸化膜８を形成する。
【００４６】ここで、シリコン酸化膜８は、上述のように、選択酸化以外の酸化方法（ＲＴＯなど）により形成することができる。その理由は、タングステン膜４がシリコン窒化膜５，７により覆われ、タングステン膜４が酸化されない状態にあるためである。この結果、選択酸化時における雰囲気中の水素の存在に起因するポリシリコン膜２からシリコン基板１０側へのボロンの突き抜け現象（図１８参照）を回避でき、また、ゲートバーズビークの形成も併せて防止できる。
【００４７】
次に、図８に示すように、ＣＶＤ法を用いて、シリコン基板１０上の全面にゲート電極を完全に覆う約２０ｎｍの厚さを有するシリコン窒化膜９を堆積する。
【００４８】
次に、図９に示すように、ＲＩＥによりシリコン窒化膜９をエッチングし、このシリコン窒化膜９をゲート電極の側面、具体的には、シリコン窒化膜５、タングステン膜４、窒化タングステン膜３及びポリシリコン膜２の側面のみに残存させる。その結果、ゲート電極の側面には、シリコン窒化膜９からなる第２のサイドウォールが形成される。
【００４９】第２のサイドウォールを形成する際のＲＩＥでは、シリコン酸化膜８をエッチングストッパとして用いている。その理由は、シリコン酸化膜８を６ｎｍ程度に十分に厚く設定しているためである。よって、ＲＩＥ時に、十分なオーバーエッチングを行うことができると共に、シリコン酸化膜８は全てエッチングされることがなく、シリコン基板１０に基板ダメージを生じさせることもない。
【００５０】この後、イオン注入法により、ゲート電極並びに第１及び第２のサイドウォールをマスクにして不純物をシリコン基板１０中に自己整合的に注入する。ここで、Ｎチャネル型ＭＯＳＦＥＴを形成する領域においては、不純物として、リン（Ｐ）、ヒ素（Ａｓ）などＮ型不純物を注入し、Ｐチャネル型ＭＯＳＦＥＴを形成する領域においては、不純物として、ボロン（Ｂ）などのＰ型不純物を注入する。その結果、シリコン基板１０中には、エクステンション領域１１よりも高濃度で深いソース／ドレイン領域１２が形成される。     　
【００５１】以上の一連の工程により、ポリメタル構造のゲート電極を有するＭＯＳＦＥＴが完成する。」　
　
（２−２−２）引用発明２
　上記ア及びイによれば、引用例２には、次の発明が記載されているといえる（以下、この発明を「引用発明２」という。）。
　
「シリコン基板１０上にシリコン酸化膜（ゲート絶縁膜）１を形成し、ゲート電極を形成する工程と、
　次に、イオン注入法により、ゲート電極をマスクにして不純物をシリコン基板１０中に自己整合的に注入し、シリコン基板１０中に、浅い不純物領域、即ち、エクステンション領域１１を形成する工程と、
　次に、熱酸化を行い、シリコン基板１０（エクステンション領域１１）上にシリコン酸化膜８を形成する工程と、
　シリコン基板１０上の全面にゲート電極を完全に覆うシリコン窒化膜９を堆積する工程と、
　次に、シリコン窒化膜９をエッチングし、ゲート電極の側面に、シリコン窒化膜９からなる第２のサイドウォールを形成する工程を含む、半導体装置の製造方法。」
　
（２−３）対比
（２−３−１）本願補正発明と引用発明２とを対比すると、
ア　引用発明２の、「シリコン基板」、「シリコン酸化膜（ゲート絶縁膜）１」、「ゲート電極」、及び「シリコン窒化膜９」は、それぞれ、本願補正発明の、「半導体基板」、「ゲート絶縁膜」、「ゲート」及び「窒化膜」に相当する。
イ　引用発明２において、「イオン注入法により、ゲート電極をマスクにして不純物をシリコン基板１０中に自己整合的に注入」していることから、ゲートの両側から不純物イオンを注入していることは明らかである。
ウ　引用発明２において、「熱酸化を行い、シリコン基板１０（エクステンション領域１１）上にシリコン酸化膜８を形成する」ことは、当該熱酸化の以前に、「イオン注入法により、ゲート電極をマスクにして不純物をシリコン基板１０中に自己整合的に注入」されていることから、本願補正発明の「前記不純物イオンが注入された前記半導体基板を酸素雰囲気下で熱処理して」「前記半導体基板の表面上に酸化物からなる」「膜を形成する」ことに相当する。
エ　引用発明２において、「シリコン基板１０」上に「シリコン酸化膜８」を形成した後に、「シリコン窒化膜９」を堆積し、「シリコン窒化膜９をエッチング」し、「ゲート電極の側面に、シリコン窒化膜９からなる第２のサイドウォールが形成」されることから、本願補正発明のように、底面がシリコン酸化膜８と接する窒化膜スペーサをゲートの両側壁に形成していることは明らかである。さらに、「シリコン酸化膜８」が、「シリコン基板１０」と「シリコン窒化膜９」との間に介在することと、「シリコン酸化膜８」、「シリコン基板１０」、「シリコン窒化膜９」の３者の構成材料からみて、「シリコン酸化膜８」が、緩衝膜として作用することは、前記第２の３（１−４）で前述のとおり、明らかである。
　
（２−３−２）したがって、本願補正発明と引用発明２との一致点及び相違点は、次のとおりとなる。
　
〈一致点〉
　「上部にゲート絶縁膜及びゲートが順次的に形成された半導体基板を準備するステップと、
　前記ゲートの両側から前記半導体基板に不純物イオンを注入するステップと、
　前記不純物イオンが注入された前記半導体基板を酸素雰囲気下で熱処理して、
前記半導体基板の表面上に酸化物からなる緩衝膜を形成するステップと、
　前記緩衝膜の形成が完了した全体構造上に窒化膜を形成するステップと、
　前記窒化膜を全面エッチングしてその底面が前記緩衝膜と接する窒化膜スペーサを前記ゲートの両側壁に形成するステップとを含むことを特徴とする半導体素子の製造方法。」
　
〈相違点〉
　本願補正発明は、不純物イオンが注入された半導体基板を酸素雰囲気下で熱処理し、前記半導体基板の表面上に酸化物からなる緩衝膜を形成すると同時に、「不純物イオンを活性化させソース／ドレイン領域を形成」しているのに対し、引用発明２は、そのような構成を備えていない点
　
（２−４）相違点についての検討
　半導体素子の製造方法において、酸素雰囲気下での熱処理により、半導体基板の表面上に酸化物を形成すると同時に、不純物イオンを活性化させソース／ドレイン領域を形成することは、以下の周知例３、４の記載のとおり本願の優先権主張の日前の周知技術である。
　また、一般に、半導体素子の製造方法において、製造プロセスの簡素化は当業者であれば、当然想起し得るものである。
　したがって、引用発明２の半導体素子の製造方法において、製造プロセスの簡素化のために、酸素雰囲気下での熱処理により、半導体基板の表面上に酸化物を形成すると同時に、不純物イオンを活性化させソース／ドレイン領域を形成する周知技術を採用することは、当業者が容易になし得たものである。
　
（周知例３：特開昭６３−２８９９６０号公報）
　上記周知例３には、第１図とともに、次の記載がある（第３頁左下欄第１６行〜同頁右下欄第２行）。
　
「このゲート電極３をマスクとして、ｎ型不純物となるＡｓ＋をイオン注入し、酸化性雰囲気下で熱処理して活性化してソース領域４とドレイン領域５を形成した。なお、この工程でソース領域４、ドレイン領域５およびゲート電極３の表面が酸化され、熱酸化膜７が形成される。」
　
（周知例４：特開平４−５７３３７号公報）
　上記周知例４には、図１（ｊ）とともに、次の記載がある（第４頁左下欄第２０行〜同頁右下欄第１４行）。
　
「例えば酸化性雰囲気中にて、導入不純物の活性化アニールを行う。該アニールの条件の一例としては、例えば温度９５０［℃］程度、処理時間６０分程度が挙げられる。
　この時、シリコンが露出している箇所は酸化され、図中に示す如く酸化膜40が形成される。そして、該アニールが終了することにより、ｎチャネル型ＭＯＳＦＥＴのヒ素をドナーとした高不純物濃度のｎ＋型ソース／ドレイン領域38A、及びＬＤＤ構造を実現するリンをドナーとした低不純物濃度のｎ−型領域24Aが形成される。」
　
（２−５）小括
　以上検討したとおり、本願補正発明と引用発明２との相違点は、周知技術を勘案することにより、当業者が容易に想到し得たものであるから、本願補正発明は、引用発明２に基づいて当業者が容易に発明することができたものである。
　
（３）　独立特許要件についてのまとめと補正却下の結び
　以上のとおり、本願補正発明は、引用発明１と同一であるから、特許法２９条１項第３号に該当し、同項柱書きの規定により、特許を受けることができないものであり、また、引用発明２に基づいて当業者が容易に発明をすることができたものであるから、特許法２９条２項の規定により、特許を受けることができない。
　
　よって、本願補正発明は、特許出願の際独立して特許を受けることができるものではないから、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法１７条の２第５項において準用する同法１２６条５項の規定に違反するので、同法１５９条１項において読み替えて準用する同法５３条１項の規定により却下すべきものである。
　
　
第３　本願発明　
１　以上のとおり、本件補正は却下されたので、本願の請求項１に係る発明（以下「本願発明」という。）は、特許請求の範囲の請求項１に記載された、次のとおりのものである。
　
「【請求項１】
上部にゲート絶縁膜及びゲートが順次的に形成された半導体基板を準備するステップと、
　前記ゲートの両側から前記半導体基板に不純物イオンを注入するステップと、
　前記不純物イオンが注入された前記半導体基板を酸素雰囲気下で熱処理して前記不純物イオンを活性化させソース/ドレイン領域を形成すると同時に、
前記半導体基板の表面上に酸化膜を形成するステップと、
　前記酸化膜の形成が完了した全体構造上に窒化膜を形成するステップと、
　前記窒化膜を全面エッチングしてその底面が前記酸化膜と接する窒化膜スペーサを形成するステップとを含むことを特徴とする半導体素子の製造方法。」
　
２　引用例の記載と引用発明
（１）新規性について　
（１−１）引用例１の記載と引用発明１
　引用例１の記載と引用発明１については、前記第２の３（１−２）で認定したとおりである。
　
（１−２）対比・判断
　 前記第２の１及び２で検討したように、本願補正発明は、補正前の請求項１の記載をより技術的に限定するものである。したがって、逆に言えば、本願発明（補正前の請求項１に係る発明）は、本願補正発明から、このような限定をなくしたものである。
　そうすると、本願発明も当然に、前記第２の３（１）で検討したとおり、引用発明１と同一である。
　
（２）進歩性について
（２−１）引用例２の記載と引用発明２
　引用例２の記載と引用発明２については、前記第２の３（２−２）で認定したとおりである。
　
（２−２）対比・判断
　 前記第３の（１−２）と同様に、本願発明（補正前の請求項１に係る発明）は、本願補正発明から、このような限定をなくしたものである。  　
   そうすると、本願発明も当然に、前記第２の３（２）で検討したとおり、引用発明２に基づいて当業者が容易に発明をすることができたものである。 
　
第４　結言
　以上のとおり、本願発明は、引用発明と同一であるから、特許法２９条１項第３号に該当し、同項柱書きの規定により、特許を受けることができないものであり、また、引用発明２に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。　
　
　したがって、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　
　よって、結論のとおり審決する。