【事件の表示】
　特願２００４−１８３０２２「液晶表示装置の駆動装置」拒絶査定不服審判事件〔平成１７年　１月１３日出願公開、特開２００５−　１０７９１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１　手続の経緯  
　
 　本願は、平成１６年６月２１日（パリ条約による優先権主張２００３年６月２１日、大韓民国）の出願であって、平成２０年２月１９日付けで手続補正がなされ、平成２０年３月２６日付けで拒絶査定がなされ、これに対して平成２０年６月２６日に拒絶査定不服審判の請求がなされると共に、同日付けで手続補正がなされたものである。 
 　 
２　平成２０年６月２６日付け手続補正についての補正却下の決定 
　
[補正却下の決定の結論] 
　
　平成２０年６月２６日付け手続補正を却下する。 
　
[理由］独立特許要件違反 
　
 　平成２０年６月２６日付け手続補正（以下「本件補正」という。）により、本件補正前の請求項１は、 
「【請求項１】 
　複合画像信号からテレビ画像信号と複合同期信号とを分離する画像信号処理部と、
　前記テレビ画像信号を表示する液晶パネルと、
　前記液晶パネルに表示される前記テレビ画像信号の表示開始時点を決めるソーススタートパルスを生成するタイミング制御部と、
　前記タイミング制御部から供給される内部クロック信号を遅延させて前記タイミング制御部に再供給する遅延回路と
　を具備し、
　前記タイミング制御部は、前記遅延回路により遅延された内部クロック信号と前記画像信号処理部からの前記複合同期信号を用いてソーススタートパルスを生成する
　ことを特徴とする液晶表示装置の駆動装置。」から 
「【請求項１】 
　複合画像信号からテレビ画像信号と複合同期信号とを分離する画像信号処理部と、
　前記テレビ画像信号を表示する液晶パネルと、
　前記液晶パネルに表示される前記テレビ画像信号の表示開始時点を決めるソーススタートパルスを生成するタイミング制御部と、
　
可変抵抗の抵抗値を可変させ
　を具備し、
　前記タイミング制御部
は、前
前記遅延回路により遅延された内部クロック信号から
　ことを特徴とする液晶表示装置の駆動装置。」 
に補正された。 （下線は、補正箇所を明示するために請求人が付した。）
　
　そして、この補正は、「前記タイミング制御部から供給される内部クロック信号を遅延させて前記タイミング制御部に再供給する遅延回路」の遅延処理が「可変抵抗の抵抗値を可変させ」ることにより行われることを限定する（以下、「補正ａ」とする。）と共に、「タイミング制御部」の「ソーススタートパルスを生成する」処理として、「前記遅延回路により遅延された内部クロック信号と前記画像信号処理部からの前記複合同期信号を用いて」行う処理から「前記画像信号処理部からの前記複合同期信号を用いて前記遅延回路により遅延された内部クロック信号から」行う処理へと補正する（以下、「補正ｂ」とする。）ものである。 
　
　ここで、補正ｂについて検討する。
　「前記タイミング制御部は、前記画像信号処理部からの前記複合同期信号を用いて前記遅延回路により遅延された内部クロック信号からソーススタートパルスを生成する」なる記載は、文言上は、タイミング制御部において、ソーススタートパルスを生成するにあたって、遅延された内部クロックを主たる信号として、複合同期信号を補助的な信号として使用することを意味するものと解される。しかしながら、該記載は、発明の詳細な説明の段落【００５２】の「このような、遅延回路１４０は、可変抵抗ＲＢの抵抗値を可変して分周信号ＤＩＶを遅延させて、遅延されたクロック信号をソーススタートパルス生成部１２４に供給する。これによって、ソーススタートパルス生成部１２４は、複合同期信号Ｃｓｙｎｃ及び遅延回路１４０から供給されるクロック信号を用いてソーススタートパルスＳＳＰを生成するようになる。」なる記載に基づいたものと認められる。そして、段落【００５２】の記載における「分周信号ＤＩＶ」は、請求項１における「内部クロック信号」に相当するから、つまるところ、段落【００５２】の記載は、ソーススタートパルス生成部においてソーススタートパルスを生成するにあたって、「複合同期信号」と「遅延回路により遅延された内部クロック信号」が共に使用されることを開示しているに過ぎず、一方の信号を主たる信号とし、他方の信号を補助的な信号として使用することを意味するものではない。したがって、「前記タイミング制御部は、前記画像信号処理部からの前記複合同期信号を用いて前記遅延回路により遅延された内部クロック信号からソーススタートパルスを生成する」との記載は、かかる補正によって請求人の意図するところは必ずしも明らかではないが、発明の詳細な説明の記載からみて、「前記タイミング制御部は、前記遅延回路により遅延された内部クロック信号と前記画像信号処理部からの前記複合同期信号を用いてソーススタートパルスを生成する」ことを意味するものと認める。
　
　次に、補正ａについて検討すると、補正ａは、遅延回路の中身を限定するものである。
　
　したがって、補正ａと補正ｂからなる、この補正は、全体としてみれば、特許請求の範囲の減縮を目的とするものに該当する。 
　そこで、本件補正後の請求項１に係る発明が特許出願の際独立して特許を受けることができるものであるか（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する特許法第１２６条第５項の規定に適合するか）について検討する。 
　
（１）本件補正後の本願発明 
　
　上記したように、特許請求の範囲の請求項１における「前記タイミング制御部は、前記画像信号処理部からの前記複合同期信号を用いて前記遅延回路により遅延された内部クロック信号からソーススタートパルスを生成する」との記載は、発明の詳細な説明の記載からみて、「前記タイミング制御部は、前記遅延回路により遅延された内部クロック信号と前記画像信号処理部からの前記複合同期信号を用いてソーススタートパルスを生成する」ことを意味するものと認める。
　したがって、本願の請求項１に係る発明（以下「本願補正発明」という。）は、本件補正により補正された特許請求の範囲、明細書及び図面からみて、次のとおりのものと認める。 
　「複合画像信号からテレビ画像信号と複合同期信号とを分離する画像信号処理部と、
　前記テレビ画像信号を表示する液晶パネルと、
　前記液晶パネルに表示される前記テレビ画像信号の表示開始時点を決めるソーススタートパルスを生成するタイミング制御部と、
　可変抵抗の抵抗値を可変させ前記タイミング制御部から供給される内部クロック信号を遅延させて前記タイミング制御部に再供給する遅延回路と
　を具備し、
　前記タイミング制御部は、前記遅延回路により遅延された内部クロック信号と前記画像信号処理部からの前記複合同期信号を用いてソーススタートパルスを生成する
　ことを特徴とする液晶表示装置の駆動装置。」
　
（２）引用発明 
（２−１）引用刊行物１の記載事項
　原査定の拒絶の理由に引用され、本願の優先日前に頒布された刊行物である特開平１０−０１１０２７号公報（以下「引用刊行物１」という。）には、「液晶表示装置」の発明に関して、以下の事項が記載されている。 
　
＜記載事項１＞　　　　　　　　　　　　　　　　　　 
「【０００１】 
【発明の属する技術分野】本発明は、液晶表示装置に関し、特には、水平表示位置調整機能を備えた液晶表示装置に関する。」 
　
＜記載事項２＞ 
「【０００３】ところで、液晶表示装置、特に液晶テレビにあっては、図１の概念図に示すように、その表示画面に映像信号を表示するに際し、表示画面に対して、映像信号の水平表示位置の中心を正確に設定する必要がある。そして、この水平表示位置の調整は、液晶テレビの内部に備えられたコントローラにより行っており、具体的には、信号側ドライバに供給する信号ラインの駆動の開始を指示するスタートパルスＳＲＴのタイミングを調整することにより行っていた。
　
＜記載事項３＞ 
「【００１７】図１は、本発明を適用した液晶表示装置１の回路構成を示すブロック図である。図２は、図１のコントローラの具体的回路構成例を示す図である。図３は、液晶表示装置１のタイミングチャートである。
【００１８】図１に示す液晶表示装置１は、ＲＧＢデコーダ３、反転アンプ４、コントローラ５、アンプ６、走査ドライバ７、信号側ドライバ８、及び液晶表示パネル（ＬＣＤ）９等から構成されている。
【００１９】先ず、図１及び図２に示される液晶表示装置１の各部から出力される信号の機能を説明する。ＦＲＰはＲＧＢの原色信号やＶCOMの極性を反転させるための反転信号であり、ＤＣＫは信号側ドライバ８内のシフトレジスタをシフトさせるためのドットクロック（シフトクロック）であり、ＳＲＴは信号側ドライバ８内のシフトレジスタのスタートパルスであり、ＣＬＲ信号は信号側ドライバ８内のシフトレジスタのクリア及びドライバ出力のプリチャージ（若しくはディスチャージ）のタイミング信号であり、ＯＥ信号は信号側ドライバ８内のサンプルホールド回路のＳ／Ｈ出力のアウトイネーブル信号であり、ＧＲＥＳ信号は走査ドライバ７内のゲート出力をリセットするゲート出力リセット信号であり、ＧＰＣＫ信号は走査ドライバ７内のゲートパルス及びシフトレジスタのシフトクロックであり、遅延制御信号ＴＣは映像信号の遅延量を可変する制御信号であり、並びに、ＢＧＰはＲＧＢデコーダ３によるコンポジット映像信号Ｃsyからのバースト信号の抽出及び反転アンプ４によるペデスタルクランプのためのタイミング信号である。
【００２０】次に、液晶表示装置１の各部の構成を説明する。先ず、映像入力端子２から入力したＮＴＳＣ方式のコンポジット映像信号はＲＧＢデコーダ３に送られる。
【００２１】ＲＧＢデコーダ３は、入力されたコンポジット映像信号に対して同期分離検出や、コントローラ５から出力されるバーストゲートパルスＢＧＰに応じてバースト信号を抽出してクロマ処理等の処理を施すことによりＲ，Ｇ，Ｂの原色信号と水平同期信号Ｈ及び垂直同期信号Ｖよりなる同期信号とをデコード出力するものであり、得られた各同期信号Ｈ，Ｖをコントローラ５へ、原色信号Ｒ，Ｇ，Ｂを反転アンプ４へ夫々出力する。
【００２２】反転アンプ４は、ＲＧＢデコーダ３から供給される原色信号Ｒ，Ｇ，Ｂをコントローラ５からのＢＧＰ信号に応じてペデスタルクランプすると共に、コントローラ５から出力される反転信号ＦＲＰに応じて走査ライン単位及びフィールド単位で適宣極性を反転させて得られる反転信号Ｒ，Ｇ，Ｂを上記信号側ドライバ８へ出力する。
【００２３】コントローラ５は、その詳細な構成は後述するが、液晶表示装置１の各部の制御を司り、具体的には、ＲＧＢデコーダ３から供給される同期信号Ｈ，Ｖに基づいて、液晶表示パネル（ＬＣＤ）９の信号ラインを駆動する信号側ドライバ８に水平制御信号（ＳＴＲ，ＯＥ，ＣＬＲ，ＤＣＫ）を、同走査ラインを駆動する走査側ドライバ７に垂直制御信号（ＧＲＳＴ，ＧＲＥＳ，ＧＰＣＫ）を夫々出力する。また、コントローラ５は、反転信号ＦＲＰ生成して、反転アンプ４及びアンプ６に夫々出力すると共に、水平タイミング信号ＢＧＰを生成して、ＲＧＢデコーダ３及び反転アンプ４に夫々出力する。そして、コントローラ５は、映像信号の遅延量を可変する情報入力である遅延制御信号ＴＣに基づいて、映像信号の水平表示位置を調整すべく、上記スタートパルスＳＲＴの出力タイミングを制御する。」 
　
＜記載事項４＞ 
「【００２６】信号側ドライバ８は、シフトレジスタ、サンプルホールド回路、レベルシフタ回路、及びゲート回路等からなり、反転アンプ４から供給される反転信号Ｒ，Ｇ，Ｂ及びコントローラ５から供給される水平制御信号に基づいて、ドレイン電圧（信号電圧）ＶDを生成して、液晶表示パネル９の信号ラインＹｍ（ｍ＝１〜２８０）に順次印加する。
【００２７】液晶表示パネル９は、アクティブマトリックス型が採用されており、図示しない基板上に２３４本の走査ライン（ゲートライン）Ｘｎと２８０本の信号ライン（ドレインライン）Ｙｍがマトリックス状に配置されて成り、そして、走査ラインＸｎと信号ラインＹｍの各交点にはｎチャンネルＭＯＳ型のＴＦＴ（thin film transistor）素子からなるスイッチング素子と、そのスイッチング素子のソース側に画素電極が接続されて液晶容量が構成された画素を有している。各ＴＦＴ素子（図示せず）は、そのゲートがそれぞれ対応する走査ライン（ゲートライン）Ｘｎに接続されており、そのドレインがそれぞれ対応する信号ライン（ドレインライン）Ｙｍに接続されている。また、各ＴＦＴ素子は、そのソースに液晶容量がそれぞれ接続されており、液晶容量を構成する他方の電極には、共通電圧（コモン電圧）ＶCOMの供給されるコモンライン（図示せず）が接続されている。【００２８】そして、液晶表示パネル９では、上述の走査ドライバ７及び信号ドライバ８によって順次走査ラインＸｎ及び信号ラインＹｍが選択駆動されて、順次選択された各画素毎の液晶容量等に映像信号に対応するドレイン電圧（信号電圧）ＶDが印加され、電荷が保持されることにより、映像信号が表示される。」
　
＜記載事項５＞
【００２９】ところで、図２は上記コントローラ５の詳細な回路構成を例示するもので、コントローラ５は、ＰＬＬ回路５１、ＶＣＯ（発振回路）回路５２、ＢＧＰデコーダ５３、水平カウンタ２回路５４、遅延制御回路５５、水平デコーダ５６、水平カウンタ５７、ドットＣＫ発生回路５８、同期制御回路５９、垂直デコーダ６０、垂直カウンタ６１、及びＦＰＲ発生回路６２等から構成されている。先ず、ＲＧＢデコーダ３からの水平同期信号ＨはＰＬＬ回路５１に、垂直同期信号Ｖは同期制御回路５７に夫々入力される。
【００３０】上記水平カウンタ５７は、ＶＣＯ回路５２から出力される基本ＣＫをカウントして、入力される映像信号の１水平走査期間内におけるドット位置をカウントする。
【００３１】上記水平デコーダ５６は、入力される映像信号の１水平走査期間内におけるドット位置をカウントする水平カウンタ５７のカウント値に基づいて、スタートパルスＳＲＴ、出力イネーブル信号ＯＥ及びクリア信号ＣＬＲを水平制御信号の一部として信号側ドライバ８に出力し、また、ゲートリセット信号ＧＲＥＳ信号及びゲートパルスクロックＧＰＣＫを垂直制御信号の一部として走査側ドライバ７に出力する。また、水平デコーダ５６は、走査線クロックとなる内部水平同期信号（内部Ｈ）を垂直カウンタ６１及びＦＲＰ発生回路６２に出力すると共に、当該内部水平同期信号をリセット信号Ｒとして上記水平カウンタ５７へ夫々出力する。そして、水平デコーダ５６は、水平カウンタ５７のカウント値に基づいて、走査クロックＰＨを生成して遅延制御回路５５に出力する。
【００３２】遅延制御回路５５は、水平デコーダ５６から出力される走査クロックＰＨを、入力する遅延量制御信号ＴＣに応じて遅延させた遅延パルスＰＨ１を生成して、ＰＬＬ回路５１に出力すると共に、当該遅延パルスＰＨ１をリセット信号として水平カウンタ５７（当審注：段落【００３１】の「・・・当該内部水平同期信号をリセット信号Ｒとして上記水平カウンタ５７へ夫々出力する。・・・」と、段落【００３５】の「水平カウンタ２回路５４は、入力される映像信号の１水平走査期間内におけるドット位置（基本クロックＣＫ）をカウントする。尚、このカウント値は遅延パルスＰＨ１信号の立ち上がりエッジでリセットされる。」との記載、【図１】の接続関係からみて、「水平カウンタ２回路５４」の誤記と認められる。）に出力する。
【００３３】ＰＬＬ回路５１は、遅延制御回路５５から供給される遅延パルスＰＨ１とＲＧＢデコーダ３から供給される水平同期信号Ｈとの位相が一致するように、ＶＣＯ（電圧発振制御回路）５２の発振制御信号の電圧を制御する。
【００３４】ＶＣＯ回路５２は、発振制御信号の電圧に対応する周波数で発振して、基本クロックＣＫを出力する。
【００３５】水平カウンタ２回路５４は、入力される映像信号の１水平走査期間内におけるドット位置（基本クロックＣＫ）をカウントする。尚、このカウント値は遅延パルスＰＨ１信号の立ち上がりエッジでリセットされる。
【００３６】ＢＧＰデコーダ５３は、水平カウンタ２回路５４から出力されるカウント値に基づいて、バーストゲートパルスＢＧＰを生成して、ＲＧＢデコーダ３及び反転アンプ４に出力する。
【００３７】上記ドットクロック発生回路５８は、ＶＣＯ５２から出力される基本クロックＣＫを適宜分周してドットクロックＤＣＫを生成して、水平制御信号の一部として信号側ドライバ８に出力する。」 
　
＜記載事項６＞　 
「【００４１】続いて、上記構成の液晶表示装置１の動作を図３のタイミングチャートを参照して説明する。先ず、映像入力端子２から入力する図３（Ａ）の如きＮＴＳＣ方式のコンポジット映像信号ＣsyはＲＧＢデコーダ３へ送られる。
【００４２】ＲＧＢデコーダ３では、入力されたコンポジット映像信号Ｃsyに対して同期分離検出や、ＢＧＰデコーダ５３から出力される図３（Ｅ）の如きバーストゲートパルスＢＧＰに応じてバースト信号を抽出してクロマ処理等の処理を施すことによりＲ，Ｇ，Ｂの原色信号と水平同期信号Ｈ及び垂直同期信号Ｖよりなる同期信号とをデコード出力するもので、得られた図３（Ｂ）の如き水平同期信号Ｈをコントローラ５内のＰＬＬ回路５１に、垂直同期信号Ｖをコントローラ５内の同期制御回路５９に、原色信号Ｒ，Ｇ，Ｂを反転アンプ４に夫々出力する。」 
　
＜記載事項７＞　 
「【００４５】コントローラ５では、映像信号を液晶表示パネル９の中央位置に表示すべく、映像信号の水平表示位置の制御を行う。即ち、遅延制御信号ＴＣに基づいて、映像信号の水平位置を調整すべく、信号側ドライバ８に信号ラインの駆動の開始を指示する上記スタートパルスＳＲＴの出力タイミングを調整する。そして、コントローラ５は、専用に設けられたＢＧＰデコーダ５３及び水平カウンタ５４により図３（Ｅ）の如きバーストゲートパルスＢＧＰを生成して、ＲＧＢデコーダ３及び反転アンプ４にそれぞれ出力する。
【００４６】以下、コントローラ内の動作を具体的に説明する。水平デコーダ５６は、入力される映像信号の１水平走査期間内におけるドット位置をカウントする水平カウンタ５７のカウント値に基づいて、ゲートリセット信号ＧＲＥＳ信号及びゲートパルスクロックＧＰＣＫを垂直制御信号の一部として走査ドライバ７に出力し、また、各水平走査期間が開始すると、図３（Ｇ）の如きスタート信号ＳＴＲ及びクリア信号ＣＲＬを、また、所定期間経過後出力イネーブル信号ＯＥを信号側ドライバ８に出力する。また、水平デコーダ５６は、走査線クロックとなる図３（Ｆ）の如き内部水平同期信号（内部Ｈ）を垂直カウンタ６１及びＦＲＰ発生回路６２へ出力し、また、当該内部水平同期信号（内部Ｈ）をリセット信号Ｒとして上記水平カウンタ５７へ夫々出力する。また、水平デコーダ５６は、水平カウンタ５７のカウンタ値に基づいて、図３（Ｃ）の如き、１周期が１ＨのＤＵＴＹ５０％の走査クロックＰＨを遅延制御回路５５に出力する。ここで、内部水平同期信号（内部Ｈ），走査クロックＰＨ，及びスタートパルスＳＲＴは同一カウンタ（上記水平カウンタ５７）により生成されるため、これら信号の位相関係は不変である。
【００４７】遅延制御回路５５は、水平デコーダから出力される走査クロックＰＨを遅延量制御信号ＴＣに応じて遅延させた遅延パルスＰＨ１をＰＬＬ回路５１に出力すると共に、リセット信号として水平カウンタ２に出力する。
【００４８】ＰＬＬ回路５１は、遅延制御回路５５から供給される遅延パルスＰＨ１とＲＧＢデコーダ３から供給される図３（Ｂ）の如き水平同期信号Ｈとの位相が一致するように、ＶＣＯ（電圧発振制御回路）５２の発振制御信号の電圧を制御する。即ち、ＰＬＬ回路５１により、遅延パルスＰＨ１は、図３（Ｄ）に示す如く、水平同期信号Ｈに位相同期（ロック）される。
【００４９】ＶＣＯ回路５２は、発振制御信号の電圧に対応する周波数で発振して、基本クロックＣＫを生成して、水平カウンタ５７、水平カウンタ２回路５４及びドットクロック発生回路５８へ出力する。
【００５０】また、水平カウンタ２回路５４は、入力される映像信号の１水平走査期間内におけるドット位置（基本クロックＣＫ）をカウントし、図３（Ｄ）の如き遅延パルスＰＨ１信号の立ち上がりエッジでリセットされる。
【００５１】ＢＧＰデコーダ５３は、水平カウンタ２回路５４から出力されるカウント値に基づいて、図３（Ｅ）の如きバーストゲートパルスを生成して、ＲＧＢデコーダ３及び反転アンプ４に出力する。
【００５２】即ち、水平カウンタ２回路５４にリセット信号として出力される遅延パルスＰＨ１は、水平同期信号Ｈと位相同期（ロック）しているため、このカウンタのカウンタ値のデコードにより生成されるバーストゲートパルスＢＧＰは、映像信号との位相差が不変となる。」
　
（２−２）引用刊行物１に記載された発明
（２−２−１）
　上記記載事項１には、「・・・本発明は、液晶表示装置に関し、・・・」と記載されている。
　この記載によれば、引用刊行物１には、「液晶表示装置」の発明が記載されている。
　
（２−２−２）
　上記記載事項３には、「【００２１】ＲＧＢデコーダ３は、・・・原色信号Ｒ，Ｇ，Ｂを反転アンプ４へ夫々出力する。」と、上記記載事項４には、「【００２６】信号側ドライバ８は、・・・反転アンプ４から供給される反転信号Ｒ，Ｇ，Ｂ及びコントローラ５から供給される水平制御信号に基づいて、ドレイン電圧（信号電圧）ＶDを生成して、液晶表示パネル９の信号ラインＹｍ（ｍ＝１〜２８０）に順次印加する。」、及び、「【００２８】そして、液晶表示パネル９では、・・・映像信号が表示される。」と記載されている。
　すなわち、引用刊行物１に記載された「液晶表示装置」において、ＲＧＢデコーダ３から出力される原色信号Ｒ，Ｇ，Ｂは、反転アンプ４で反転処理され、反転処理された反転信号Ｒ，Ｇ，Ｂが信号側ドライバ８に供給され、信号側ドライバ８で反転信号Ｒ，Ｇ，Ｂに応じたドレイン電圧（信号電圧）ＶDが液晶表示パネル９に印加されることにより、液晶表示パネル９に映像信号が表示されるものである。つまるところ、引用刊行物１に記載された「液晶表示装置」において、「Ｒ，Ｇ，Ｂの原色信号」は「液晶表示パネル」に表示される「映像信号」の一形態である。
　また、上記記載事項３には、「【００２０】・・・先ず、映像入力端子２から入力したＮＴＳＣ方式のコンポジット映像信号はＲＧＢデコーダ３に送られる。」、「【００２１】ＲＧＢデコーダ３は、入力されたコンポジット映像信号に対して同期分離検出や・・・等の処理を施すことによりＲ，Ｇ，Ｂの原色信号と水平同期信号Ｈ及び垂直同期信号Ｖよりなる同期信号とをデコード出力するものであり、得られた各同期信号Ｈ，Ｖをコントローラ５へ、原色信号Ｒ，Ｇ，Ｂを反転アンプ４へ夫々出力する。」と記載されている。
　したがって、これらの記載によれば、引用刊行物１に記載された「液晶表示装置」は、「ＮＴＳＣ方式のコンポジット映像信号から映像信号と水平同期信号Ｈ及び垂直同期信号Ｖよりなる同期信号とをデコード出力するＲＧＢデコーダ３」と、「映像信号を表示する液晶表示パネル９」とを備えたものである。
　
（２−２−３）
　従来の技術を説明する上記記載事項２には、「【０００３】・・・液晶表示装置、特に液晶テレビにあっては、図１の概念図に示すように、その表示画面に映像信号を表示するに際し、表示画面に対して、映像信号の水平表示位置の中心を正確に設定する必要がある。・・・信号側ドライバに供給する信号ラインの駆動の開始を指示するスタートパルスＳＲＴ・・・」と、発明の実施の形態を説明する上記記載事項３には「【００２３】・・・コントローラ５は、映像信号の遅延量を可変する情報入力である遅延制御信号ＴＣに基づいて、映像信号の水平表示位置を調整すべく、上記スタートパルスＳＲＴの出力タイミングを制御する。」と記載されている。
　これらの記載によれば、引用刊行物１に記載された「液晶表示装置」は、「表示画面に対して、映像信号の水平表示位置を調整すべく、信号側ドライバに供給する信号ラインの駆動の開始を指示するスタートパルスＳＲＴの出力タイミングを制御するコントローラ５」を備えたものである。
　
（２−２−４）
　上記記載事項５には「【００２９】ところで、図２は上記コントローラ５の詳細な回路構成を例示するもので、コントローラ５は、・・・水平デコーダ５６、水平カウンタ５７・・・から構成されている。・・・」、及び、「【００３０】上記水平カウンタ５７は、ＶＣＯ回路５２から出力される基本ＣＫをカウントして、入力される映像信号の１水平走査期間内におけるドット位置をカウントする。」と、上記記載事項７には「【００４６】以下、コントローラ内の動作を具体的に説明する。水平デコーダ５６は、入力される映像信号の１水平走査期間内におけるドット位置をカウントする水平カウンタ５７のカウント値に基づいて、・・・各水平走査期間が開始すると、図３（Ｇ）の如きスタート信号ＳＴＲ及びクリア信号ＣＲＬを、また、所定期間経過後出力イネーブル信号ＯＥを信号側ドライバ８に出力する。また、水平デコーダ５６は、走査線クロックとなる図３（Ｆ）の如き内部水平同期信号（内部Ｈ）を垂直カウンタ６１及びＦＲＰ発生回路６２へ出力し、また、当該内部水平同期信号（内部Ｈ）をリセット信号Ｒとして上記水平カウンタ５７へ夫々出力する。また、水平デコーダ５６は、水平カウンタ５７のカウンタ値に基づいて、図３（Ｃ）の如き、１周期が１ＨのＤＵＴＹ５０％の走査クロックＰＨを遅延制御回路５５に出力する。ここで、内部水平同期信号（内部Ｈ），走査クロックＰＨ，及びスタートパルスＳＲＴは同一カウンタ（上記水平カウンタ５７）により生成されるため、これら信号の位相関係は不変である。」と記載されている。
　これらの記載によれば、引用刊行物１に記載された「液晶表示装置」の「コントローラ５」は、「ＶＣＯ回路５２から出力される基本クロックＣＫをカウントして、入力される映像信号の１水平走査期間内におけるドット位置をカウントする水平カウンタ５７」と、「水平カウンタ５７のカウント値に基づいて、走査線クロックとなる内部水平同期信号（内部Ｈ），１周期が１ＨのＤＵＴＹ５０％の走査クロックＰＨ，及びスタートパルスＳＲＴを位相関係不変で出力する水平デコーダ５６」とを含むものである。
　
（２−２−５）
　上記記載事項５には「【００２９】ところで、図２は上記コントローラ５の詳細な回路構成を例示するもので、コントローラ５は、・・・遅延制御回路５５・・・から構成されている。・・・」、「【００３２】遅延制御回路５５は、水平デコーダ５６から出力される走査クロックＰＨを、入力する遅延量制御信号ＴＣに応じて遅延させた遅延パルスＰＨ１を生成して、ＰＬＬ回路５１に出力すると共に、当該遅延パルスＰＨ１をリセット信号として水平カウンタ２回路５４に出力する。」と記載されている。
　これらの記載によれば、引用刊行物１に記載された「液晶表示装置」の「コントローラ５」は、「入力する遅延量制御信号ＴＣに応じて、水平デコーダ５６から出力される走査クロックＰＨを遅延させた遅延パルスＰＨ１を生成して、ＰＬＬ回路５１に出力する遅延制御回路５５」を含むものである。
　
（２−２−６）
　上記記載事項５には「【００２９】ところで、図２は上記コントローラ５の詳細な回路構成を例示するもので、コントローラ５は、ＰＬＬ回路５１、ＶＣＯ（発振回路）回路５２・・・から構成されている。」と、上記記載事項７には「【００４８】ＰＬＬ回路５１は、遅延制御回路５５から供給される遅延パルスＰＨ１とＲＧＢデコーダ３から供給される・・・水平同期信号Ｈとの位相が一致するように、ＶＣＯ（電圧発振制御回路）５２の発振制御信号の電圧を制御する。即ち、ＰＬＬ回路５１により、遅延パルスＰＨ１は、・・・水平同期信号Ｈに位相同期（ロック）される。【００４９】ＶＣＯ回路５２は、発振制御信号の電圧に対応する周波数で発振して、基本クロックＣＫを生成して、水平カウンタ５７・・・へ出力する。」と記載されている。
　これらの記載によれば、引用刊行物１に記載された「液晶表示装置」の「コントローラ５」は、「遅延制御回路５５から供給される遅延パルスＰＨ１とＲＧＢデコーダ３から供給される水平同期信号Ｈとの位相が一致するように、ＶＣＯ５２の発振制御信号の電圧を制御するＰＬＬ回路５１」と、「発振制御信号の電圧に対応する周波数で発振して、基本クロックＣＫを生成して、水平カウンタ５７へ出力するＶＣＯ回路５２」とを含むものである。
　
（２−２−７）
　（２−２−１）〜（２−２−６）によれば、引用刊行物１には、以下の引用発明１が記載されている。 
　「ＮＴＳＣ方式のコンポジット映像信号から映像信号と水平同期信号Ｈ及び垂直同期信号Ｖよりなる同期信号とをデコード出力するＲＧＢデコーダ３と、
　前記映像信号を表示する液晶表示パネル９と、
　表示画面に対して、前記映像信号の水平表示位置を調整すべく、信号側ドライバに供給する信号ラインの駆動の開始を指示するスタートパルスＳＲＴの出力タイミングを制御するコントローラ５とを備え、
　前記コントローラ５は、
　後述するＶＣＯ回路５２から出力される後述する基本クロックＣＫをカウントして、入力される前記映像信号の１水平走査期間内におけるドット位置をカウントする水平カウンタ５７と、
　前記水平カウンタ５７のカウント値に基づいて、走査線クロックとなる内部水平同期信号（内部Ｈ），１周期が１ＨのＤＵＴＹ５０％の走査クロックＰＨ，及び前記スタートパルスＳＲＴを位相関係不変で出力する水平デコーダ５６と、
　入力する遅延量制御信号ＴＣに応じて、前記水平デコーダ５６から出力される前記走査クロックＰＨを遅延させた遅延パルスＰＨ１を生成して、後述するＰＬＬ回路５１に出力する遅延制御回路５５と、
　前記遅延制御回路５５から供給される前記遅延パルスＰＨ１と前記ＲＧＢデコーダ３から供給される前記水平同期信号Ｈとの位相が一致するように、後述するＶＣＯ５２の発振制御信号の電圧を制御するＰＬＬ回路５１と、
　前記発振制御信号の電圧に対応する周波数で発振して、基本クロックＣＫを生成して、前記水平カウンタ５７へ出力するＶＣＯ回路５２
とを含む液晶表示装置。」
　
（３）対比 
　本願補正発明と引用発明１とを比較する。 
　
（３−１）
　引用発明１の「ＮＴＳＣ方式のコンポジット映像信号」は、本願補正発明の「複合画像信号」に相当する。そして、「ＮＴＳＣ方式」は、テレビジョン放送の１信号形式であり、引用発明１の「ＮＴＳＣ方式のコンポジット映像信号」からデコード出力される「映像信号」は、本願補正発明の「複合画像信号」から分離される「テレビ画像信号」に相当する。そして、引用発明１において、ＮＴＳＣ方式のコンポジット映像信号という１つの信号から、映像信号と水平同期信号Ｈ及び垂直同期信号Ｖよりなる同期信号という複数の信号をデコード出力するのであるから、引用発明１の「デコード出力することは、本願補正発明の「分離する」ことに相当する。また、引用発明１の「水平同期信号Ｈ及び垂直同期信号Ｖよりなる同期信号」と、本願補正発明の「複合同期信号」とは共に、引用発明１では２つの信号として伝送され、本願補正発明では１つの信号として伝送されと、その伝送形態に違いはあるものの、「水平同期信号と垂直同期信号の同期タイミングを含む同期信号」である点で共通する。よって、引用発明１の「ＮＴＳＣ方式のコンポジット映像信号から映像信号と水平同期信号Ｈ及び垂直同期信号Ｖよりなる同期信号とをデコード出力するＲＧＢデコーダ３」と、本願補正発明の「複合画像信号からテレビ画像信号と複合同期信号とを分離する画像信号処理部」とは共に、「複合画像信号からテレビ画像信号と水平同期信号と垂直同期信号の同期タイミングを含む同期信号とを分離する画像信号処理部」である点で共通する。
　
（３−２）
　引用発明１の「液晶表示パネル９」は、本願補正発明の「液晶パネル」に相当し、引用発明１の「液晶表示装置」は、本願補正発明の「液晶表示装置」に相当する。また、引用発明１の「液晶表示装置」は駆動制御されているから、引用発明１の「液晶表示装置」は、本願補正発明の「液晶表示装置の駆動装置」に相当する駆動回路を有することは明らかである。
　また、引用発明１の「スタートパルスＳＲＴ」は、表示画面に対して、前記映像信号の水平表示位置を調整すべく、信号側ドライバに供給する信号ラインの駆動の開始を指示するものであり、映像信号が信号側ドライバの信号ラインに取り込まれる開始タイミングを制御するものである。そして、映像信号が信号側ドライバの信号ラインに取り込まれる開始タイミングを制御することは、信号ドライバが接続された液晶表示パネル９への表示が、映像信号のどのタイミングから行われるかを制御することである。すなわち、引用発明１の「スタートパルスＳＲＴ」は、液晶表示パネル９に表示される映像信号の開始時点を決定している。よって、引用発明１の「スタートパルスＳＲＴ」は、本願補正発明の「ソーススタートパルス」に相当する。
　
（３−３）
　引用発明１において、水平デコーダ５６は、内部水平同期信号（内部Ｈ），走査クロックＰＨ，及び前記スタートパルスＳＲＴを位相関係不変で出力し、遅延制御回路５５は、走査クロックＰＨを所定時間遅延させて遅延パルスＰＨ１を生成し、生成された遅延パルスＰＨ１がＰＬＬ回路５１に入力されることにより、ＲＧＢデコーダ３から供給される水平同期信号Ｈと位相が一致するように、ＶＣＯ５２の発振制御信号の電圧を制御している。そして、ＶＣＯ回路５２で生成された基本クロックＣＫは、水平カウンタ５７に入力されることにより、入力される前記映像信号の１水平走査期間内におけるドット位置がカウントされ、水平デコーダ５６における各信号の出力タイミングが決定されている。すなわち、水平デコーダ５６→遅延制御回路５５→ＰＬＬ回路５１→ＶＣＯ回路５２→水平カウンタ５７→水平デコーダ５６というコントローラ５内のループにおいて、遅延パルスＰＨ１と外部からの水平同期信号Ｈの位相が一致するようなフィードバック制御が行われている。そして、走査クロックＰＨとスタートパルスＳＲＴの位相関係は不変であり、走査クロックＰＨと遅延パルスＰＨ１の遅延量が入力される遅延量制御信号ＴＣに応じて変更されるものであるから、要するに、走査クロックＰＨと遅延パルスＰＨ１の遅延量を変更することは、走査クロックＰＨと固定の位相関係にあるスタートパルスＳＲＴと、遅延パルスＰＨ１と位相が一致させられている水平同期信号Ｈの位相関係を、入力される遅延量制御信号ＴＣに応じて変更することにほかならない。
　したがって、引用発明１のコントローラ５内のループの中の「遅延制御回路５５」は、上記コントローラ５内のループの中の水平デコーダ５６で生成されるクロックである走査クロックＰＨを遅延させて、遅延パルスＰＨ１を生成して、上記コントローラ５内のループの中のＰＬＬ回路５１に再供給するものであり、また、引用発明１の上記コントローラ５内のループの中の「水平デコーダ５６」、「ＰＬＬ回路５１」、「ＶＣＯ回路５２」、「水平カウンタ５７」からなる回路群は、ＲＧＢデコーダ３からの水平同期信号Ｈと、遅延制御回路５５により遅延された走査クロックＰＨである遅延パルスＰＨ１を用いて、スタートパルスＳＲＴを生成するものである。
　ここで、引用発明１の「コントローラ５」は、表示画面に対して、前記映像信号の水平表示位置を調整すべく、信号側ドライバに供給する信号ラインの駆動の開始を指示するスタートパルスＳＲＴの出力タイミングを制御する、すなわち、スタートパルスＳＲＴを生成するものであるが、上記した、引用発明１の上記コントローラ５内のループの中における機能分担において、スタートパルスＳＲＴを生成する機能は、引用発明１の上記コントローラ５内のループの中の「水平デコーダ５６」、「ＰＬＬ回路５１」、「ＶＣＯ回路５２」、「水平カウンタ５７」からなる回路群が担当しているものである。そして、（３−２）で示したように、引用発明１の「スタートパルスＳＲＴ」は、本願補正発明の「ソーススタートパルス」に相当する。よって、引用発明１の「スタートパルスＳＲＴを生成する上記コントローラ５内のループの中の水平デコーダ５６、ＰＬＬ回路５１、ＶＣＯ回路５２、水平カウンタ５７からなる回路群」は、本願補正発明の「ソーススタートパルスを生成するタイミング制御部」に相当する。また、引用発明１の「走査クロックＰＨ」は、上記コントローラ５内のループの中で生成されるクロックであり、本願補正発明の「内部クロック信号」に相当する。
　よって、引用発明１の「スタートパルスＳＲＴを生成する、水平デコーダ５６、ＰＬＬ回路５１、ＶＣＯ回路５２、水平カウンタ５７からなる回路群から供給される走査クロックＰＨを遅延させて、前記スタートパルスＳＲＴを生成する、水平デコーダ５６、ＰＬＬ回路５１、ＶＣＯ回路５２、水平カウンタ５７からなる回路群に再供給する遅延制御回路５５」と、本願補正発明の「前記タイミング制御部から供給される内部クロック信号を遅延させて前記タイミング制御部に再供給する遅延回路」とは共に、「ソーススタートパルスを生成する回路群から供給される内部クロック信号を遅延させて前記ソーススタートパルスを生成する回路群に再供給する遅延回路」である点で共通する。
　そして、（３−１）で示したように、引用発明１の「ＲＧＢデコーダ３」と、本願補正発明の「画像信号処理部」とは共に、「画像信号処理部」である点で共通し、また、引用発明１の「水平同期信号Ｈ」と、本願補正発明の「複合同期信号」とは共に、「水平同期信号の同期タイミングを含む同期信号」である点で共通するから、引用発明１の「ＲＧＢデコーダ３からの水平同期信号Ｈと、遅延制御回路５５により遅延された走査クロックＰＨである遅延パルスＰＨ１を用いて、スタートパルスＳＲＴを生成する、水平デコーダ５６、ＰＬＬ回路５１、ＶＣＯ回路５２、水平カウンタ５７からなる回路群」と、本願補正発明の「前記遅延回路により遅延された内部クロック信号と前記画像信号処理部からの前記複合同期信号を用いてソーススタートパルスを生成するタイミング制御部」とは共に、「前記遅延回路により遅延された内部クロック信号と前記画像信号処理部からの水平同期信号の同期タイミングを含む同期信号を用いてソーススタートパルスを生成する回路群」である点で共通する。
　
（３−４）
　したがって、本願補正発明と引用発明１の両者は、 
 「複合画像信号からテレビ画像信号と水平同期信号と垂直同期信号の同期タイミングを含む同期信号とを分離する画像信号処理部と、
　前記テレビ画像信号を表示する液晶パネルと、
　前記液晶パネルに表示される前記テレビ画像信号の表示開始時点を決めるソーススタートパルスを生成する回路群と、
　前記回路群から供給される内部クロック信号を遅延させて前記回路群に再供給する遅延回路とを具備し、
　前記回路群は、前記遅延回路により遅延された前記内部クロック信号と前記画像信号処理部からの水平同期信号の同期タイミングを含む同期信号を用いてソーススタートパルスを生成する
液晶表示装置の駆動装置。」の点で一致し、以下の点で相違する。 
 　 
 [相違点１] 
 　水平同期信号と垂直同期信号の同期タイミングを含む同期信号に関し、本願補正発明は「１つの複合同期信号」であるのに対して、引用発明１では「水平同期信号と垂直同期信号の２つの同期信号」である点。
　
［相違点２］ 
　遅延回路に関し、本願補正発明では「可変抵抗の抵抗値を可変させ」ているのに対し、引用発明１ではそのような構成が特定されていない点。
　
 （４）当審の判断 
相違点１について 
　「液晶表示装置の駆動制御」の技術分野において、取り扱う同期信号の形態として、「水平同期信号と垂直同期信号の同期タイミングを含む複合同期信号」は、周知の事項である。
　よって、引用発明１において、水平同期信号と垂直同期信号の２つの同期信号を扱うことに代えて、周知の事項である水平同期信号と垂直同期信号の同期タイミングを含む複合同期信号を扱うことは、当業者が容易になし得たことである。
　
　したがって、上記相違点１に係る本願補正発明の発明特定事項は、当業者が引用発明１及び周知の事項に基づいて容易に想到し得たことである。
　
相違点２
　「液晶表示装置の駆動制御」の技術分野において、表示される映像の水平方向の画面位置を調整するために、「画面位置調整のための信号（画面位置調整パルスＣＯＭＰｏ）をコンデンサ（コンデンサ１８）及び可変抵抗（可変抵抗器１９）により遅延させて、遅延された画面位置調整のための信号（位置調整パルスＣＯＭＰｉ）として出力し、可変抵抗の抵抗値を可変させて遅延量を調整する」ことは、例えば、特開平０６−０７５５５２号公報の従来の技術欄（特に、段落【０００３】〜【０００９】、【図９】〜【図１２】を参照のこと。）に記載されているように、周知技術である。
　
　よって、引用発明１において、遅延制御回路５５で走査クロックＰＨの遅延量を変化させて、映像信号の水平表示位置を調整しているところ、遅延量を調整する具体的構成として、周知技術を採用し、可変抵抗の抵抗値を可変させて遅延量を調整することは、当業者が容易になし得たことである。
　したがって、上記相違点２に係る本願補正発明の発明特定事項は、当業者が引用発明１及び周知技術に基づいて容易に想到し得たことである。
　
　そして、本願補正発明によってもたらされる効果は、引用発明１、並びに、周知の事項、及び、周知技術から想定することができない格別のものと認めることもできない。
　
　したがって、本願補正発明は、引用発明１、並びに、周知の事項、及び、周知技術に基づいて当業者が容易に発明をすることができたものである。 
　
　よって、本願補正発明は、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
　なお、請求人は、審判請求書において、「引用文献１（当審注：引用刊行物１）の遅延制御回路５５から出力される遅延パルスＰＨ１は、水平カウンタ２回路５４でカウント値をカウントするのに用いられているのみであり、引用文献１には、信号側ドライバ８に信号ラインの駆動の開始を指示するスタートパルスＳＲＴの出力タイミングを調整するのに遅延パルスＰＨ１が用いられている記載は全くないこと明白である。 
　これに対し、本願発明の遅延回路で遅延されて出力される内部クロック信号、つまり内部クロック信号に包含される、分周クロック信号ＤＩＶまたは水平同期信号Ｈｓｙｎｃは、テレビの映像信号の表示開始時点を決定するソーススタートパルスを生成するのに用いられるものであり、換言すれば、本願発明は、遅延回路で遅延された内部クロック信号から直接ソーススタートパルスが生成される。」と主張している。
　しかしながら、（３−３）において示したように、引用発明１において、遅延制御回路５５において遅延量制御信号ＴＣに応じて走査クロックＰＨを遅延させることは、要するに、水平同期信号ＨとスタートパルスＳＲＴの位相関係を変更することである。したがって、引用発明１において「遅延制御回路５５で走査クロックＰＨを遅延させた遅延パルスＰＨ１」がスタートパルスＳＲＴを生成する「水平デコーダ５６、ＰＬＬ回路５１、ＶＣＯ回路５２、水平カウンタ５７からなる回路群」において果たす役割と、本願補正発明において「遅延回路により遅延された内部クロック信号」がソーススタートパルスを生成する「タイミング制御部」において果たす役割との間に、相違はなく、請求人の上記主張は採用できない。
　また、「本願発明は、遅延回路で遅延された内部クロック信号から直接ソーススタートパルスが生成される。」との主張は、特許請求の範囲の請求項の記載に基づくものではない。
　仮に、本願補正発明の「タイミング制御部」での処理内容を、実施例の記載に即して解釈したとする。しかしながら、発明の詳細な説明の段落【００５２】には、「このような、遅延回路１４０は、可変抵抗ＲＢの抵抗値を可変して分周信号ＤＩＶを遅延させて、遅延されたクロック信号をソーススタートパルス生成部１２４に供給する。これによって、ソーススタートパルス生成部１２４は、複合同期信号Ｃｓｙｎｃ及び遅延回路１４０から供給されるクロック信号を用いてソーススタートパルスＳＳＰを生成するようになる。」なる記載があるのみであり、本願補正発明の「タイミング制御部」での処理内容としては、ソーススタートパルス生成部においてソーススタートパルスを生成するにあたって、「複合同期信号」と「遅延回路により遅延された内部クロック信号」が使用されることを開示しているに過ぎず、本願補正発明の「タイミング制御部」での処理内容を、実施例の記載に即して解釈したとしても、その処理内容は、「前記遅延回路により遅延された内部クロック信号と前記画像信号処理部からの前記複合同期信号を用いてソーススタートパルスを生成する」こと以上に限定的に解釈することはできない。してみると、引用発明１の「回路群」の処理内容と本願補正発明と「タイミング制御部」の処理内容とは、「前記遅延回路により遅延された内部クロック信号と前記画像信号処理部からの水平同期信号の同期タイミングを含む同期信号を用いてソーススタートパルスを生成する」点で共通するものであって、両者間の差異は、上記した相違点１の取り扱う同期信号の形態のみであって、請求人の主張するような差異があるものではない。よって、同様に、請求人の上記主張は採用できない。
　
（５）まとめ 
　以上のとおり、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する特許法第１２６条第５項の規定に違反するから、特許法第１５９条第１項で読み替えて準用する特許法第５３条第１項の規定により却下されるべきものである。 
　
３　本願発明について 
　
　平成２０年６月２６日付け手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成２０年２月１９日付けの手続補正により補正された特許請求の範囲、明細書及び図面の記載からみて、請求項１に記載されたとおりのものと認める。（前記「２」の項参照。） 
　
４　引用刊行物 
　
　引用刊行物１に記載された引用発明１は、前記「２　（２−２−７）」に記載されたとおりである。 
　
５　対比・判断
　
　本願発明は、前記「２」で検討した本願補正発明から、実質的に、「遅延回路」についての限定事項である「可変抵抗の抵抗値を可変させ」との発明特定事項を省いたものである。
　そうすると、本願発明と引用発明１とを比較すると、両者は前記「２　（３）対比」に記載した［相違点１］で相違し、その余の点で一致する。
　よって、本願発明は、前記「２　（４）当審の判断」に記載した［相違点１］についての判断と同様の理由により、引用発明１、及び、周知の事項に基づいて当業者が容易に発明をすることができたものである。
　
７　むすび 
　以上のとおり、本願発明は、引用発明１、及び、周知の事項に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 
　したがって、他の請求項に係る発明について審理するまでもなく、本願は拒絶すべきものである。
　
　よって、結論のとおり審決する。