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　特願２００２−３２６３２５「強誘電体キャパシタ及びその製造方法」拒絶査定不服審判事件〔平成１５年１０月３日出願公開、特開２００３−２８２８３１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１４年１１月１１日の特許出願（パリ条約に基づく優先権主張　２００１年１１月１０日、大韓民国）であって、平成１９年６月７日付けの拒絶理由通知に対して同年１１月１２日付けで意見書が提出されるとともに、同日付けで手続補正がなされたが、同年１１月３０日付けで拒絶査定がなされ、それに対して、平成２０年２月２９日に拒絶査定に対する審判の請求がなされたものである。
　
２．本願発明
　本願の請求項１〜６に係る発明は、平成１９年１１月１２日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜６に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される以下のとおりのものである。
　
　「【請求項１】　半導体基板上に形成されたトランジスタと連結される導電膜上に下部電極、強誘電体膜及び上部電極が順次に備わった半導体デバイスの強誘電体キャパシタにおいて、
　前記導電膜と前記下部電極との間に前記強誘電体膜の高温熱処理工程で前記導電膜が酸化されることを防止するための酸化防止膜が備わり、
　前記導電膜は、導電性多結晶シリコン膜またはタングステン膜であり、
　前記酸化防止膜はＣｏＳｉ２膜、ＴｉＮ膜、ＴｉＡｌＮ膜またはＴｉＳｉＮ膜であることを特徴とする半導体デバイスの強誘電体キャパシタ。」
　
３．引用刊行物に記載された発明
（１）引用例１：特開平５−２９９６０１号公報
（１−１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平５−２９９６０１号公報（以下「引用例１」という。）には、図１〜２３、２５〜２９とともに以下の記載がある。
　
（ａ）「【０００１】
【産業上の利用分野】この発明は、半導体装置およびその製造方法に関し、特に、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）の構造およびその製造方法に関する。
【０００２】
【従来の技術】近年、半導体記憶装置は、コンピュータなどの情報機器の目覚しい普及によってその需要が急速に拡大している。さらに、機能的には、大規模な記憶容量を有しかつ高速動作が可能なものが要求されている。これに対応して、半導体記憶装置の高集積化、高速応答性および高信頼性に関する技術開発が進められている。」
　
（ｂ）「【００４１】このように、従来では、素子がさらに微細化された場合に対処するため埋込みビット線型でかつ強誘電体膜１４４を用いたメモリセルが提案されているが、この提案されたメモリセルでは、上記した種々の問題点があった。このため、従来の提案例では、素子がさらに微細化された場合に、安定して十分なキャパシタ容量を確保することは困難であった。」
　
（ｃ）「【００６４】
図２〜図２３は、図１に示した第１実施例のＤＲＡＭの製造プロセスを説明するための断面構造図である。図１および図２〜図２３を参照して、次に第１実施例のＤＲＡＭの製造プロセスについて説明する
【００６５】まず、図２に示すように、シリコン半導体基板３０１上に下敷酸化膜３０２ａを形成する。下敷酸化膜３０２ａ上にシリコン窒化膜３１９を形成する。次に、図３に示すように、シリコン窒化膜３１９上の所定領域に写真製版技術を用いてレジスト３２０を形成する。レジスト３２０をマスクとして異方性エッチングすることにより、シリコン窒化膜３１９の所定領域を除去する。シリコン窒化膜３１９およびレジスト３２０をマスクとして不純物をイオン注入することによって、シリコン半導体基板３０１に後述するチャネルストッパ層３０３のための不純物を導入する。この後、レジスト３２０を除去する。
【００６６】次に、図４に示すように、シリコン窒化膜３１９をマスクとして熱酸化法を用いてフィールド酸化膜（分離酸化膜）３０２を形成する。これと同時にチャネルストッパ層３０３を形成する。次に、図５に示すように、全面に不純物をイオン注入することによって、分離酸化膜３０２によって囲まれた活性領域にチャネルドープを行なう。この後、下敷酸化膜３０２ａを除去する。
【００６７】次に、図６に示すように、熱酸化法を用いて、シリコン半導体基板１表面にゲート酸化膜層３０７ａを形成する。全面にＣＶＤ法などを用いて不純物がドープされたポリシリコンからなるゲート電極層３０８ａを形成する。ゲート電極層３０８ａ上に酸化膜３０９ａを形成する。
【００６８】次に、図７に示すように、酸化膜３０９ａ上の所定領域に写真製版技術を用いてレジスト３２１を形成する。レジスト３２１をマスクとして異方性エッチングを行なうことによってゲート電極３０８および酸化膜３０９ａを形成する。この後、レジスト３２１を除去する。次に、図８に示すように、ゲート電極３０８、酸化膜３０９ａおよび分離酸化膜３０２をマスクとして不純物をイオン注入することによって、ソース／ドレイン領域３０４および３０５を自己整合的に形成する。
【００６９】次に、図９に示すように、全面に酸化膜３０９ｂを形成する。そして、図１０に示すように、酸化膜３０９ｂを異方性エッチングすることによって、ゲート電極３０８の両側壁部分にサイドウォール３０９ｂを自己整合的に形成する。これによって、ゲート電極３０８が絶縁膜３０９（３０９ａ、３０９ｂ）に囲まれた形状となる。
【００７０】次に、図１１に示すように、全面に酸化膜３０９ｃを形成する。そして、図１２に示すように、酸化膜３０９ｃ上の所定領域に写真製版技術を用いてレジスト３２２を形成する。レジスト３２２をマスクとして異方性エッチングすることにより、ソース／ドレイン領域３０４の表面領域を露出させる。酸化膜３０９ｃおよびレジスト３２２をマスクとして、ソース／ドレイン領域３０４に再びイオン注入を行なう。次に、図１３に示すように、ソース／ドレイン領域３０４に電気的に接続するように全面にポリシリコン層３１０ａを形成する。このポリシリコン層３１０ａの全面に不純物をイオン注入することによってポリシリコン層３１０ａに導電性をもたせる。
【００７１】次に、図１４に示すように、写真製版技術を用いてポリシリコン層３１０ａ上の所定領域にレジスト３２３を形成する。レジスト３２３をマスクとして異方性エッチングすることによって埋込みビット線３１０を形成する。この後、レジスト３２３を除去する。
【００７２】
次に、図１５に示すように、全面に層間絶縁膜３１１を形成する。そして、その層間絶縁膜３１１の上表面をリフロ法またはエッチバック法を用いて平坦化する。ソース／ドレイン領域３０５の上方に位置する層間絶縁膜３１１に写真製版技術を用いてコンタクトホール３１１ａを形成する。
【００７３】
次に、図１８に示すように、ＴｉＮ層３１３ａ上にスパッタ法を用いて５０〜１００ｎｍ程度の厚みを有しキャパシタ下部電極を構成する白金層３１４ａを形成する。
次に、図１９に示すように、ゾル・ゲル法、スパッタ法またはＣＶＤ法などを用いて、白金層３１４ａ上にキャパシタ絶縁膜を構成するチタン酸ジルコン酸鉛セラミック（ＰＺＴ）層３１５ａを５０〜２００ｎｍ程度の厚みで形成する。
【００７４】
次に、図２０に示すように、ＰＺＴ層３１５ａ上に白金（Ｐｔ）、ＴｉＮ、ＷまたはＡｌなどからなるキャパシタ上部電極層３１６ａを形成する。この後、図２１に示すように、キャパシタ上部電極層３１６ａ（図２０参照）上の所定領域に写真製版技術を用いてレジスト３２４を形成する。レジスト３２４をマスクとして異方性エッチングすることによって、キャパシタ上部電極３１６、ＰＺＴ膜３１５、白金層３１４、およびＴｉＮ層３１３を形成する。この後、レジスト３２４を除去する
【００７５】次に、図２２に示すように、全面に層間絶縁膜３１７を形成する。この後、図２３に示すように、層間絶縁膜３１７上の所定領域に写真製版技術を用いてレジスト３２５を形成する。レジスト３２５をマスクとして層間絶縁膜３１７を等方性エッチングすることによって、コンタクトホール３１７ａを形成する。これにより、キャパシタ上部電極３１６の表面領域の一部が露出される。この後、レジスト３２５を除去する。
【００７６】最後に、図１に示したように、コンタクトホール３１７ａ内でキャパシタ上部電極３１６と電気的に接続するとともに層間絶縁膜３１７上に沿って延びるように配線層３１８を形成する。この配線層３１８の材料としては、Ａｌ、Ｗ、ＷＳｉ、またはＣｕなどを用いる。配線層３１８を写真製版技術とエッチング技術を用いてパターニングする。なお、本実施例では、配線層３１８とキャパシタ上部電極３１６とを直接に接続するように構成したが、本実施例はこれに限らず、配線層３１８とキャパシタ上部電極３１６との間にバリアメタル層を形成してもよい。このようにして、第１実施例のＤＲＡＭが形成される。」
　
（ｄ）「【００７８】
図２５は、本発明の第３実施例によるスタックトタイプキャパシタを備えたＤＲＡＭを示した断面構造図である。図２５を参照して、この第３実施例では、プラグ電極層３４３をＷによって構成し、さらにそのプラグ電極層３４３の上部表面にＷＮ層３４３ａを形成している。このように構成したのは次のような理由による。すなわち、Ｗからなるプラグ電極層３４３は後のプロセスにおいて酸化性雰囲気中で４００℃以上の高温に晒されるとその表面が酸化されてＷＯ
３
に変化する。このため、電気特性が悪化するとともにその形状が変化してしまうという不都合が生じる。この第３実施例では、このような不都合を防止するために、Ｗからなるプラグ電極層３４３の表面領域にＷＮ層３４３ａを形成している
【００７９】図２６〜図２９は、図２５に示した第３実施例のＤＲＡＭの製造プロセスを説明するための断面構造図である。図２５および図２６〜図２９を参照して、次に第３実施例のＤＲＡＭの製造プロセスについて説明する。
【００８０】
まず、図２６に示すように、図２〜図１５に示した第１実施例の製造プロセスと同様のプロセスを用いて、層間絶縁膜３１１およびコンタクトホール３１１ａまでの形状を形成する。この後、ＣＶＤ法を用いてＷからなるプラグ電極層３４３を形成する。次に、図２７に示すように、プラグ電極層３４３の上部表面をエッチバックすることによって層間絶縁膜３１１上に位置するプラグ電極層３４３の厚みが１０〜５０ｎｍ程度になるようにする。次に、図２８に示すように、Ｗからなるプラグ電極層３４３の上部表面を窒化性雰囲気中で高温に保つことによって窒化する。好ましくは、ＮＨ
３
雰囲気中に８００℃の温度条件下で３０秒間晒すことによって窒化する。これにより、Ｗからなるプラグ電極層３４３の上部表面上に５〜３０ｎｍ程度の厚みを有するＷＮ層３４３ａを形成する。次に、図２９に示すように、ＷＮ層３４３ａ上にスパッタ法を用いてキャパシタ下部電極を構成する白金層３１４を形成する。この後、図１９〜図２３に示した第１実施例の製造プロセスと同様の製造プロセスを用いて、図２５に示す第３実施例のＤＲＡＭが完成される
　
　「【０１０８】図５８は、本発明の第６実施例によるスタックトタイプキャパシタを備えたＤＲＡＭの断面構造図である。
【０１０９】図５８を参照して、この第６実施例のＤＲＡＭは、シリコン半導体基板２１と、シリコン半導体基板２１の主表面の所定領域に形成された素子分離のための分離酸化膜３２と、分離酸化膜３２の下方に形成されたチャネルストッパー層３３と、分離酸化膜３２によって囲まれた活性領域にチャネル領域３６を挟むように所定の間隔を隔てて形成された１対のソース／ドレイン領域３４および３５と、チャネル領域３６上にゲート絶縁膜３７を介して形成されたゲート電極３８と、ゲート電極３８を覆うように形成された絶縁膜３９と、ソース／ドレイン領域３４に電気的に接続され、絶縁膜３９上に沿って延びるように形成された埋込みビット線４０と、全面を覆うように形成され、
ソース／ドレイン領域３５上にコンタクトホール４１ａを有する層間絶縁膜４１と、コンタクトホール４１ａ内にソース／ドレイン領域３５に電気的に接続するように形成されたタングステンプラグ４２と、層間絶縁膜４１およびタングステンプラグ４２上に沿って延びるように形成され、タングステンプラグ４２に電気的に接続された窒化チタン層４３と、窒化チタン層４３上に形成された白金層４４と
【０１１０】このように、この第６実施例では、窒化チタン層４３とソース／ドレイン領域３５とを電気的に接続する配線層として、タングステンプラグ４２を用いている。なお、白金層４４の代わりに、金またはパラジウムなどの他の高融点貴金属を用いてもよい。
【０１１１】タングステンプラグ４２の製造プロセスとしては、通常のＣＶＤ法で形成したタングステン層をエッチバックスすることによってコンタクトホール４１ａ内にのみタングステン層が残るように形成する。このタングステンプラグ４２の他の製造プロセスとしては、コンタクトホール４１ａ内に露出されたシリコン半導体基板３１上にＣＶＤ法を用いてタングステン層を選択的に形成する。すなわち、タングステン層をシリコン結晶上に優先的に成長させることによって、タングステンプラグ４２を形成する。なお、窒化チタン層４３は、ＣＶＤ法によってその膜厚が３０〜７０ｎｍとなるように形成する。白金層４４はスパッタ法によりその膜厚が５０〜１００ｎｍとなるように形成する。強誘電体膜４５は、ゾルゲル法、スパッタ法またはＣＶＤ法などにより、その膜厚が５０〜２００ｎｍとなるように形成する。窒化チタン層４３は、後の工程で６００〜７００℃程度の高温の熱処理が行なわれたとしても、窒化チタン層４３の層間絶縁膜４１に対する密着性およびタングステンプラグ４２と白金層４４との間のバリア層としての特性が劣化することはない。」
　
（１−２）ここにおいて、図２５に記載された「第３実施例」についてみると、「図２５および図２６〜図２９を参照して、次に第３実施例のＤＲＡＭの製造プロセスについて説明する。・・・まず、図２６に示すように、図２〜図１５に示した第１実施例の製造プロセスと同様のプロセスを用いて、層間絶縁膜３１１およびコンタクトホール３１１ａまでの形状を形成する。」（００７９段落〜００８０段落）という記載から、図２５において、３０１〜３１１で示された部分は、図１に記載された「第１実施例」と同様の構成であることが明らかである。
　したがって、００７２段落の記載から、第３実施例に係る「ＤＲＡＭ」は、「シリコン半導体基板３０１」の「ソース／ドレイン領域３０５」の上方に位置する「層間絶縁膜３１１」に写真製版技術を用いて「コンタクトホール３１１ａ」を形成し、ＣＶＤ法を用いてＷからなる「プラグ電極層３４３」を形成し、その上部表面をエッチバックすることによって「層間絶縁膜３１１」上に位置する厚みが１０〜５０ｎｍ程度になるようにした「プラグ電極層３４３」を備えているものと認められる。
　また、「この後、図１９〜図２３に示した第１実施例の製造プロセスと同様の製造プロセスを用いて、図２５に示す第３実施例のＤＲＡＭが完成される。」（００８０段落）という記載を勘案しつつ００７８段落〜００８０段落の記載を参照すると、第３実施例に係る「ＤＲＡＭ」は、「プラグ電極層３４３」の上部に、キャパシタ下部電極を構成する「白金層３１４」、「ＰＺＴ膜３１５」及び「キャパシタ上部電極３１６」を備えていることが明らかである。
　
（１−３）以上の点を踏まえ、図２５に記載された第３実施例に係る「ＤＲＡＭ」における「スタックトタイプキャパシタ」の部分に着目すると、引用例１には、以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「シリコン半導体基板３０１のソース／ドレイン領域３０５の上方に位置する層間絶縁膜３１１に写真製版技術を用いてコンタクトホール３１１ａを形成し、ＣＶＤ法を用いてＷからなるプラグ電極層３４３を形成し、その上部表面をエッチバックすることによって前記層間絶縁膜３１１上に位置する厚みが１０〜５０ｎｍ程度になるようにした前記プラグ電極層３４３上の上部にキャパシタ下部電極を構成する白金層３１４、ＰＺＴ膜３１５及びキャパシタ上部電極３１６が形成されたＤＲＡＭにおけるスタックトタイプキャパシタにおいて、
　前記プラグ電極層３４３が後のプロセスにおいて酸化性雰囲気中で４００℃以上の高温に晒されるとその表面が酸化されてＷＯ３に変化するという不都合を防止するために、前記プラグ電極層３４３の表面領域にＷＮ層３４３ａが形成されていることを特徴とするスタックトタイプキャパシタ。」
　
（２）引用例２：特開２００１−１１１００７号公報
　本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００１−１１１００７号公報（以下「引用例２」という。）には、図３及び７とともに以下の記載がある。
　
　「【０００１】
【発明の属する技術分野】本発明は半導体メモリ素子及びその製造方法に係り、詳細にはキャパシタ保護膜を含む半導体メモリ素子及びその製造方法に関する。
【０００２】
【従来の技術】最近になって、半導体メモリ素子の製造分野で、半導体メモリ素子のキャパシタ誘電膜を強誘電体で形成するための研究が注目をあびている。非揮発性半導体メモリ素子の場合、強誘電体の残留分極（ｒｅｍｎａｎｔ  ｐｏｌａｒｉｚａｔｉｏｎ、以下‘Ｐｒ’と称する）現像が、現在広く用いられるデジタル記憶素子の基本になっている二陣記憶（ｂｉｎａｒｙ  ｍｅｍｏｒｙ）概念と合致するためである。現在、広く用いられている強誘電体物質ではＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）などがある。」
　
　「【００５３】図３は、本発明による半導体メモリ素子に含まれることができる導電性プラグ１２０、界面膜１２８及びキャパシタＣに対する第１実施例を示している。
【００５４】図３を参照すると、半導体基板１００上に形成された第１及び第２層間絶縁膜１１２及び１１４内には不純物注入領域、例えばソース領域１０４をコンタクトする導電性プラグ１２０ａが形成されている。前記導電性プラグ１２０ａは下部プラグ２００と上部プラグ２０２とで構成されている。
前記下部プラグ２００は導電性がある低抵抗物質からなって、前記上部プラグ２０２は導電性ばかりか耐酸化性があって熱的に安定した面抵抗を有する物質からなることが望ましい。したがって、下部プラグ２００はドーピングされたポリシリコン膜であることが望ましく、上部プラグ２０２はコバルトシリサイド膜であることが望ましい。しかし、下部プラグ２００はドーピングされたポリシリコン膜、タングステン膜Ｗ、タンタル膜Ｔａ、ルテニウム膜Ｒｕ、イリジウム膜Ｉｒ、白金膜Ｐｔ、オスミウム膜Ｏｓ、タングステンシリサイド膜ＷＳｉ、タングステン窒化膜ＷＮまたはこれらの組合せ膜からなる場合もある。また、上部プラグ２０２はニッケルシリサイド膜、チタンシリサイド膜、タンタルシリサイド膜、クロムシリサイド膜またはハフニウムシリサイド膜の場合もある。
　
　「【００７２】図７は、本発明による半導体メモリ素子に含まれることができる導電性プラグ１２０、界面膜１２８及びキャパシタＣの構造に対する第５実施例を示す。
【００７３】図７を参照すると、半導体基板１００上の第１及び第２層間絶縁膜１１２及び１１４内には単一膜からなって不純物注入領域、例えばソース領域１０４をコンタクトする導電性プラグ１２０ｅが形成されている。導電性プラグ１２０ｅは図３に示された下部プラグ２００と実質的に同一の物質膜で有り得る。例えば、導電性プラグ１２０ｅはドーピングされたポリシリコン膜であることが望ましい。前記導電性プラグ１２０ｅ及び第２層間絶縁膜１１４上にはシリサイド膜２３２と拡散防止膜２３４とが順次的に積層された界面膜１２８ｅが形成されている。前記シリサイド膜２３２は図３に示された上部プラグ２０２と実質的に同一の物質膜で有り得る。例えば、シリサイド膜２３２はコバルトシリサイド膜であることが望ましい。また、前記シリサイド膜２３２の厚さは５０Åないし１０００Åの間であることが望ましい。前記拡散防止膜２３４は図３に示された拡散防止膜２０６と実質的に同一な物質膜で有り得る。例えば、前記拡散防止膜２３４はＩｒ膜であることが望ましい。
【００７４】前記界面膜１２８ｅ上には金属酸化物膜２３６と耐熱性金属膜２３８とが順次的に積層されたキャパシタ下部電極１２２ｅが形成されている。そして、キャパシタ下部電極１２２ｅ上にはキャパシタ誘電膜１２４ｅとキャパシタ上部電極１２６ｅとが順次的に形成されている。前記金属酸化物膜２３６、耐熱性金属膜２３８、キャパシタ誘電膜１２４ｅ及びキャパシタ上部電極１２６ｅを構成する物質膜の種、構成及び厚さは、図３に示された金属酸化物膜２０８、耐熱性金属膜２１０、キャパシタ誘電膜１２４ａ及びキャパシタ上部電極１２６ａと実質的に同一である。
【００７５】前記のように界面膜１２８ｅ内にコバルトシリサイド膜のような導電性ばかりか耐酸化性及び熱的に安定した面抵抗を有したシリサイド膜２３２が具備されると導電性プラグ１２０ｅとキャパシタＣ５間のコンタクト抵抗を緩和できて半導体メモリ素子の動作速度を向上させることができる。」
　
４．本願発明と引用発明との対比
（１）引用発明の「シリコン半導体基板３０１」は本願発明の「半導体基板」に相当する。そして、引用発明の「シリコン半導体基板３０１のソース／ドレイン領域３０５」が、「シリコン半導体基板３０１」上に形成されたトランジスタの「ソース／ドレイン領域３０５」を意味するものであることは当業者にとって自明である。
　また、引用発明の「プラグ電極層３４３」、「キャパシタ下部電極を構成する白金層３１４」、「ＰＺＴ膜３１５」、「キャパシタ上部電極３１６」、「ＤＲＡＭ」、「スタックトタイプキャパシタ」が、各々本願発明の「導電膜」、「下部電極」、「強誘電体膜」、「上部電極」、「半導体デバイス」、「強誘電体キャパシタ」に相当するものであり、引用発明において、「プラグ電極層３４３」がトランジスタの「ソース／ドレイン領域３０５」と連結されていることは図２５からも明らかである。
　したがって、引用発明の「シリコン半導体基板３０１のソース／ドレイン領域３０５の上方に位置する層間絶縁膜３１１に写真製版技術を用いてコンタクトホール３１１ａを形成し、ＣＶＤ法を用いてＷからなるプラグ電極層３４３を形成し、その上部表面をエッチバックすることによって前記層間絶縁膜３１１上に位置する厚みが１０〜５０ｎｍ程度になるようにした前記プラグ電極層３４３上の上部にキャパシタ下部電極を構成する白金層３１４、ＰＺＴ膜３１５及びキャパシタ上部電極３１６が形成されたＤＲＡＭにおけるスタックトタイプキャパシタ」は、本願発明の「半導体基板上に形成されたトランジスタと連結される導電膜上に下部電極、強誘電体膜及び上部電極が順次に備わった半導体デバイスの強誘電体キャパシタ」に相当するものと認められる。
　
（２）引用発明の「前記プラグ電極層３４３の表面領域」に形成された「ＷＮ層３４３ａ」は、「前記プラグ電極層３４３が後のプロセスにおいて酸化性雰囲気中で４００℃以上の高温に晒されるとその表面が酸化されてＷＯ３に変化するという不都合を防止するために、」「プラグ電極層３４３」と「キャパシタ下部電極を構成する白金層３１４」の間に備えられているものであるから、引用発明の「ＷＮ層３４３ａ」は本願発明の「酸化防止膜」に相当するとともに、当該「ＷＮ層３４３ａ」は、本願発明のように、「前記導電膜と前記下部電極との間に前記強誘電体膜の高温熱処理工程で前記導電膜が酸化されることを防止するため」に備えられているものと認められる。
　そして、引用発明においては、本願発明の「導電膜」に相当する「プラグ電極層３４３」は「Ｗからなる」ものであるから、引用発明においても、本願発明のように「前記導電膜は、導電性多結晶シリコン膜またはタングステン膜であ」るものと認められる。
　
（３）したがって、本願発明と引用発明とは、
　「半導体基板上に形成されたトランジスタと連結される導電膜上に下部電極、強誘電体膜及び上部電極が順次に備わった半導体デバイスの強誘電体キャパシタにおいて、
　前記導電膜と前記下部電極との間に前記強誘電体膜の高温熱処理工程で前記導電膜が酸化されることを防止するための酸化防止膜が備わり、
　前記導電膜は、導電性多結晶シリコン膜またはタングステン膜であることを特徴とする半導体デバイスの強誘電体キャパシタ。」
　
　である点で一致し、以下の点で相違する。
　
 （相違点）
　「酸化防止膜」が、本願発明では「ＣｏＳｉ２膜、ＴｉＮ膜、ＴｉＡｌＮ膜またはＴｉＳｉＮ膜」であるのに対して、引用発明では「ＷＮ層３４３ａ」である点。
　
５．相違点についての当審の判断
（１）一般に、半導体装置において用いられるＷやポリシリコン等の導電性プラグが熱処理等により酸化されるのを防止するために、当該導電性プラグの表面をＣｏＳｉ２膜、ＴｉＮ膜、又はＴｉＡｌＮ膜等の酸化防止膜で覆うことは当業者における周知技術である。
　半導体メモリ装置おけるトランジスタと強誘電体キャパシタの電極との接続に用いられる導電性プラグについても当然例外ではなく、例えば、引用例１には、「図５８を参照して、この第６実施例のＤＲＡＭは、・・・ソース／ドレイン領域３５上にコンタクトホール４１ａを有する層間絶縁膜４１と、コンタクトホール４１ａ内にソース／ドレイン領域３５に電気的に接続するように形成されたタングステンプラグ４２と、層間絶縁膜４１およびタングステンプラグ４２上に沿って延びるように形成され、
タングステンプラグ４２に電気的に接続された窒化チタン層４３と、
　また、引用例２には、「最近になって、半導体メモリ素子の製造分野で、半導体メモリ素子のキャパシタ誘電膜を強誘電体で形成するための研究が注目をあびている。」（０００１段落）、及び「図３は、本発明による半導体メモリ素子に含まれることができる導電性プラグ１２０、界面膜１２８及びキャパシタＣに対する第１実施例を示している。・・・図３を参照すると、半導体基板１００上に形成された第１及び第２層間絶縁膜１１２及び１１４内には不純物注入領域、例えばソース領域１０４をコンタクトする導電性プラグ１２０ａが形成されている。前記導電性プラグ１２０ａは下部プラグ２００と上部プラグ２０２とで構成されている。
前記下部プラグ２００は導電性がある低抵抗物質からなって、前記上部プラグ２０２は導電性ばかりか耐酸化性があって熱的に安定した面抵抗を有する物質からなることが望ましい。
また、上部プラグ２０２はニッケルシリサイド膜、チタンシリサイド膜、タンタルシリサイド膜、クロムシリサイド膜またはハフニウムシリサイド膜の場合もある
　
　したがって、引用発明において、「ソース／ドレイン領域３０５」と強誘電体キャパシタの下部電極を形成する「白金層３１４」との接続に用いられる導電性プラグである「プラグ電極層３４３」が、後のプロセスにおいて酸化性雰囲気中で４００℃以上の高温に晒されるとその表面が酸化されてＷＯ３に変化するという不都合を防止するために、当該「プラグ電極層３４３」の表面を「ＷＮ層３４３ａ」で覆うことに換え、耐酸化性膜として周知の「ＣｏＳｉ２膜、ＴｉＮ膜、ＴｉＡｌＮ膜またはＴｉＳｉＮ膜」で覆うようにすること、すなわち、本願発明のように、「前記酸化防止膜はＣｏＳｉ２膜、ＴｉＮ膜、ＴｉＡｌＮ膜またはＴｉＳｉＮ膜である」構成とすることは、当業者が容易になし得たことである。
　
（２）なお、この点に関して、審判請求人は、審判請求書の「請求の理由」＜３＞〔２〕（３）において、平成１９年１１月１２日付けの原審での意見書において主張した以下の事項を再度主張し、それを根拠として、引用発明の「ＷＮ層３４３ａ」を他の酸化防止膜に換えることが容易ではないと主張しているので、それについて以下に検討する。
　
　「（ａ）本願発明では、導電膜（導電性多結晶シリコン膜またはタングステン膜）を直接窒化処理して酸化防止膜を形成せずに、前記導電膜（プラグ）と異なる物質（ＣｏやＴｉなどの他の物質に由来するシリサイドや窒化物）を形成し、これを酸化防止膜として利用している。酸化防止膜が導電膜（プラグ）とは異なる物質なので、酸化防止の効果が高くなり（以下、効果（Ａ）とする）、ひいては、『導電膜と下部電極との境界面の酸化抵抗性が高まる』（以下、効果（Ｂ）とする）、『強誘電体膜の形成温度を高めることができて優秀な特性の強誘電体薄膜を形成できる』（以下、効果（Ｃ）とする）、及び『優秀な特性の強誘電体キャパシタを形成できる』（以下、効果（Ｄ）とする）という有利な効果を得ることができる。 
　
 （ｂ）引用文献１に記載のＷＮ膜３４３ａは、タングステンプラグ３４３を直接窒化して形成されるものであるので、自己整列（ｓｅｌｆ　ａｌｉｇｎｍｅｎｔ）が可能である一方、このようなＷＮ膜３４３ａを、引用文献２や引用文献３の前記物質に代替する場合には自己整列が不可能であり、蒸着及びパターニングのような追加の工程が要求される。従って、引用文献２や引用文献３の前記物質を『引用文献１の発明のＷＮ膜３４３ａに替えて用いること』が周知技術の『単なる転換』ではありえず、『当業者が適宜なし得ること』ではない。 」
　
（３）まず、主張（ａ）について検討すると、本願の明細書及び図面を精査しても、本願発明が、導電膜を直接窒化処理して酸化防止膜を形成せずに、前記導電膜と異なる物質を形成し、それを酸化防止膜として利用しているから効果（Ａ）〜（Ｄ）が生じているということについての記載は見いだせない。
　なお、審判請求人が主張（ａ）の根拠として挙げている明細書の００３０段落には、「【発明の効果】　前述したように、本発明による強誘電体キャパシタの製造方法でキャパシタのストレージノードとして使われる導電膜４２と下部電極４６との間に別の酸化防止膜４４が形成されるために、導電膜４２と下部電極４６との境界面の酸化抵抗性が高まる。その結果、強誘電体膜の形成温度を高めることができて優秀な特性の強誘電体薄膜を形成できる。これは、優秀な特性の強誘電体キャパシタを形成できるということを意味する。」という記載があるのみであり、酸化防止膜が導電膜又は下部電極とは別の物質である（引用発明においても、「ＷＮ層３４３ａ」は「プラグ電極層３４３」又は「下部電極を構成する白金層３１４」とは別の物質であるから、この点に関して本願発明と引用発明との間に差違はない。）から効果が生じているということが記載されているにすぎず、導電膜を直接窒化処理して酸化防止膜を形成せずに、前記導電膜と異なる物質を形成し、それを酸化防止膜として利用しているから効果が生じていることが当該００３０段落に記載されているとは認められない。
　
　また、導電膜を直接窒化処理して酸化防止膜を形成せずに、前記導電膜と異なる物質を形成し、それを酸化防止膜として利用していることを理由として効果（Ａ）〜（Ｄ）が生ずるということが、当業者における技術常識であるとも認められない。
　
　そして、本願の明細書又は図面に記載されておらず、技術常識とも認められない効果を、本願発明が進歩性を有することの根拠とすることはできないから、審判請求人の主張（ａ）は採用することができない。
　
（４）次に、主張（ｂ）について検討すると、引用例１の図１９〜２３及び００８０段落の「この後、図１９〜図２３に示した第１実施例の製造プロセスと同様の製造プロセスを用いて、図２５に示す第３実施例のＤＲＡＭが完成される。」という記載からも明らかなように、引用発明に係る「スタックトタイプキャパシタ」は、「プラグ電極層３４３」、「ＷＮ層３４３ａ」、「キャパシタ下部電極を構成する白金層３１４」、「ＰＺＴ膜３１５」、及び「キャパシタ上部電極３１６」をすべて堆積した後に、「レジスト３２４」をマスクとして異方性エッチングをすることによって、堆積した各層を一括してパターニングするというプロセスにより製造されているから、引用発明において、「プラグ電極層３４３」を直接窒化して「ＷＮ層３４３ａ」を形成する手法に換え、「プラグ電極層３４３」の上に「ＣｏＳｉ２膜、ＴｉＮ膜、ＴｉＡｌＮ膜またはＴｉＳｉＮ膜」を別途形成する手法を採用したとしても、「自己整列」との関連で不利な点が生ずるとは認められない。　
　したがって、引用発明において、「プラグ電極層３４３」を直接窒化して「ＷＮ層３４３ａ」を形成する手法に換えて、「プラグ電極層３４３」の上に「ＣｏＳｉ２膜、ＴｉＮ膜、ＴｉＡｌＮ膜またはＴｉＳｉＮ膜」を別途形成する手法を採用することに対する阻害要因は存在せず、審判請求人の主張（ｂ）も採用することができない。
　
　主張（ｂ）については以上の通りであるが、仮に、引用発明において、「プラグ電極層３４３」を直接窒化して「ＷＮ層３４３ａ」を形成する手法に換え、「プラグ電極層３４３」の上に「ＣｏＳｉ２膜、ＴｉＮ膜、ＴｉＡｌＮ膜またはＴｉＳｉＮ膜」を別途形成する手法を採用することにより、請求人が主張するように、「自己整列」との関連で何らかの不利になる点が存在するものとみなした場合について、以下において補足的に検討する。
　
　一般に、酸化防止膜として多くの種類の材料が用いられているが、すべての点で優れている材料は存在せず、各材料が長所と短所を持ち合わせていることは論を待たないところであり、実際にどの材料を採用するかは、当業者が、耐酸化性・耐高温性等の性能、製造プロセスの容易性、コストといった基本的な事項はもちろんのこと、自己の保有する半導体製造装置の性能や保守状況、材料のストック状況や調達容易性、他製品とのプロセスの共通化等の多くの観点を総合的に勘案して決定しているものと認められる。
　したがって、たとえ、引用発明において、「プラグ電極層３４３」を直接窒化して「ＷＮ層３４３ａ」を形成する手法に換え、「プラグ電極層３４３」の上に「ＣｏＳｉ２膜、ＴｉＮ膜、ＴｉＡｌＮ膜またはＴｉＳｉＮ膜」を別途形成する手法を採用することにより、「自己整列」との関連で何らかな不利な点が生じたとしても、上に述べた種々の観点を総合的に勘案して「ＣｏＳｉ２膜、ＴｉＮ膜、ＴｉＡｌＮ膜またはＴｉＳｉＮ膜」を別途形成する手法を採用する方が有利であると判断されれば、当業者は当然に、「ＣｏＳｉ２膜、ＴｉＮ膜、ＴｉＡｌＮ膜またはＴｉＳｉＮ膜」を別途形成する手法を採用するものと認められる。現に、引用例１の図５８に記載された「第６実施例」においては、タングステンプラグを用いているにもかかわらず、その表面に改めて窒化チタンを別途形成する手法を採用している。
　
　よって、仮に、引用発明において、「プラグ電極層３４３」を直接窒化して「ＷＮ層３４３ａ」を形成する手法に換え、「プラグ電極層３４３」の上に「ＣｏＳｉ２膜、ＴｉＮ膜、ＴｉＡｌＮ膜またはＴｉＳｉＮ膜」を別途形成する手法を採用することにより、請求人が主張するように、「自己整列」との関連で何らかの不利になる点が存在するものとみなした場合においても、そのことが、引用発明において、「プラグ電極層３４３」の上に「ＣｏＳｉ２膜、ＴｉＮ膜、ＴｉＡｌＮ膜またはＴｉＳｉＮ膜」を別途形成する手法を採用することに対する阻害要因になるとは認められないから、審判請求人の主張（ｂ）は採用することができない。
　
（５）以上検討したとおり、本願発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、上記結論のとおり審決する。