【事件の表示】
　特願２０００−６１６０７８「半導体要素」拒絶査定不服審判事件〔平成１２年１１月９日国際公開，ＷＯ００／６７３２９，平成１４年１２月１７日国内公表，特表２００２−５４３６２６〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
１　手続の経緯
　本願は，平成１２年５月３日（パリ条約に基づく優先権主張外国庁受理，１９９９年５月３日，スウェーデン国）を国際出願日とする出願であって，平成１９年１１月１５日付けで拒絶理由通知がされ，平成２０年３月６日に意見書及び手続補正書が提出されたが，平成２０年６月１０日付けで拒絶査定がなされ，これに対し，平成２０年９月１１日に審判請求がされ，平成２０年１０月１４日に手続補正書が提出されたものである。
　
２　補正の適否について
　平成２０年１０月１４日に提出された手続補正書による補正の内容は，補正前の特許請求の範囲の請求項１及び２を削除するものであり，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法１７条の２第４項１号に掲げる補正目的（請求項の削除）に該当するから，補正の要件を満たす。
　
３　本願発明について
　本件補正によれば，本願の特許請求の範囲の請求項１の記載は次のとおりである（以下請求項１に係る発明を「本願発明」という。）。
　
【請求項１】
「電気接点接続部が設けられている絶縁面層（１）を含む半導体要素であって，前記電気接点接続部が前記絶縁面層（１）より下位で互いに離れて位置する接点領域（５，６）にそれぞれ接続されており，前記接点領域の中の一つは第１の導電型式であり，前記接点領域（５，６）の中の一つと，前記接点領域（５，６）の間に配置され，相互に異なる導電型式の積層された２つの層（９，１０）によって形成された別の領域とが第２の導電型式の材料の第２の層（８）によって包囲される半導体要素において，
　前記第２の層（８）が少なくとも前記絶縁面層から遠い前記第２の層の側において二酸化シリコンからなる絶縁層（１１）によって被覆され，前記第２の層（８）と前記絶縁層（１１）の間に別の薄い層（１４）を含み，前記薄い層（１４）がシリコンからなり，前記第１の導電型式であることを特徴とする，半導体要素。」
　
４　引用例とその記載内容
（１）引用例１の記載事項と引用発明
（１−１）引用例１の記載事項
　原査定の拒絶の理由に引用された，本願の優先日前に米国内で頒布された刊行物である，米国特許第５１４６２９８号（以下「引用例１」という。）には，図１とともに，次の記載がある（下線は当審で付加したもの。以下同じ）。なお，訳文は抄訳である。
・「
The present invention concerns a lateral double-diffused insulated gate field effect transistor where the extended drain region is a parallel combination of a single-sided junction field effect transistor (JFET) and a double-sided JFET
（本発明は，横型２重拡散絶縁ゲート電界効果トランジスタであって，拡張ドレイン領域が，単一面接合型電界トランジスタと２重面接合型電界効果トランジスタの並列組合せから構成されるものに関する。・・・）
・「
For these and similar devices, it is very often necessary to provide some shielding in order to allow operation in high voltage applications
（このようなデバイス及び同様のデバイスにおいては，高電圧下での動作を可能とするために，多くの場合，なんらかの遮へい手段を設けることが必要となる。）
・「
In accordance with the preferred embodiment of the present invention, an insulated gate field effect transistor with an extended drain region is presented
The extended drain region includes a single-sided JFET and a double-sided JFET connected in parallel
（本発明の望ましい実施例に則して，拡張ドレイン領域を有する絶縁ゲート電界効果トランジスタを提示する。拡張ドレイン領域は，単一面接合型電界トランジスタと２重面接合型電界効果トランジスタを含んでいる。）
・「
FIG. 1 is a diagrammatic view of a lateral D-MOS/bipolar transistor in accordance with the preferred embodiment of the present invention
（図１は，本発明の望ましい実施例に沿った横型D-MOS／バイポーラトランジスタの線図である。）
・「
FIG. 1 shows a cross-sectional view of a lateral double-diffused insulated gate field effect transistor
 
A substrate 10 of first conductivity type is, for example, made of p
 -
 -type material doped with 5×10
 14
 atoms per cubic centimeter
A pocket 11 of material of second conductivity type is, for example, n-type material doped 
 
Within pocket 11 a body region 12 of first conductivity type is, for example, p-type material doped at between 10
17
 and 10
20
 atoms per cubic centimeter
Within body region 12, a source region 13 of second conductivity type is, for example, n 
+
 -type material doped at between 10
18
 and 10
20
 atoms per cubic centimeter
 
A drain contact region 16 of second conductivity type is, for example, n
 + 
-type material doped
A source contact 17 is placed on surface 9 in electrical contact with body region 12 and a source contact region portion of source region 13
A drain contact 19 is placed on surface 9 in electrical contact with drain contact region 16
An insulating layer 7 is placed on surface 9 of die 8
A gate contact 18 is placed on insulating layer 7 over a channel region portion of body region 12, as shown.
 
Between body region 12 and region 16 is a region 14 of second conductivity type. Region 14 is, for example n-type material doped at 2×10
12
 atoms per square centimeter
Located below region 14 is a region 15 of first conductivity type
Region 15 is, for example, p-type material doped at 4×10
12
 atoms per square centimeter
（図１は，半導体ダイ８上に形成された横型２重拡散型絶縁ゲート電界効果トランジスタであって，横拡張ドレイン領域が，単一面接合型電界トランジスタと２重面接合型電界効果トランジスタの並列組合せから構成されたものの断面図を示す。・・・
　第１導電型の基板１０は，例えば，５×１０１４ 原子立方センチメートルのｐ−型の不純物がドープされている。基板１０の典型的な厚さは，500ミクロンである。第２導電型のポケット１１は，例えば，３×１０１２原子立方センチメートルでｎ−型の不純物がドープされている。・・・
　ポケット１１の中に，例えば，１０１７ 〜１０２０ 原子立方センチメートルでｐ−型の不純物がドープされたボディ領域１２がある。・・・ボディ領域１２の中に，例えば，１０１８ 〜１０２０ 原子立方センチメートルでｎ＋型の不純物がドープされた第２導電型のソース領域１３がある。・・・
　第２導電型のドレインコンタクト領域１６は，例えば，１０１８ 〜１０２０ 原子立方センチメートルでｎ＋型の不純物がドープされている。・・・ソースコンタクト１７は，表面９で，ボディ領域１２と，ソース領域１３のソースコンタクト領域部分とに，電気的に接続して配置されている。ドレインコンタクト１９は，表面９で，ドレインコンタクト領域１６と，電気的に接続して配置されている。絶縁層７は，ダイ８の表面９にある。図示されているように，ゲートコンタクト１８は，絶縁層７の上で，ボディ領域１２のチャネル領域部分を覆っている。
　ボディ領域１２と領域１６の間に第２導電型の領域１４がある。領域１４は，例えば，２×１０１２立方センチメートルで，ｎ−型不純物がドープされている。・・・領域１４の下に位置して，第１導電型の領域１５がある。領域１５は，例えば，４×１０１２ 原子立方センチメートルでｐ−型不純物がドープされている。・・・）
　
（１−２）引用発明
　以上によれば，引用例１には，次の発明（以下「引用発明」という。）が記載されている。
「ｐ−型の基板１０には，ｎ−型のポケット１１及びｎ＋型のドレインコンタクト領域１６があり，ポケット１１の中には，ｐ−型のボディ領域１２と，その中に形成されたｎ＋型のソース領域があり，
　ダイ８の表面９に，ソース領域１３のソースコンタクト領域部分と電気的に接続するソースコンタクト１７と，ドレインコンタクト領域１６と電気的に接続するドレインコンタクト１９と，絶縁層７とがあり，
　ゲートコンタクト１８は，絶縁層７の上で，ボディ領域１２のチャネル領域部分を覆っており，
　ポケット１１の，ボディ領域１２とドレインコンタクト領域１６との間には，ｎ−型の領域１４があり，領域１４の下に位置してｐ−型の領域１５がある，
　絶縁ゲート電界効果トランジスタ。」
　
（２）引用例２の記載事項
（２−１）原査定の拒絶の理由に引用された，本願の優先日前に日本国内において頒布された刊行物である，特開平１−１０３８５１号公報（以下「引用例２」という。）には，図１，図５，図１１，図１６とともに，次の記載がある。
・「本発明は，誘電体分離を用いた高耐圧半導体素子に関する。」（１頁右欄下から４〜２行）
・「
以上のように従来の誘電体分離構造の半導体素子では，十分な高耐圧化を図るためには空乏層が伸びる高抵抗半導体層を十分に厚くすることが必要となり，そうすると素子分離が技術的に難しくなる，という問題があった
　
本発明は，この様な問題を解決した，誘電体分離構造の高耐圧半導体素子を提供することを目的とする
・「本発明は，絶縁体膜で下地半導体基板から分離された高抵抗の第１の半導体層の表面に第１導電型で高不純物濃度の第２の半導体層が形成され，この第２の半導体層の周囲に連続してまたは近接して第１導電型で低不純物濃度の第３の半導体層が形成され，この第３の半導体層から所定距離離れてこれを取囲むように第２導電型で高不純物濃度の第４の半導体層が形成された素子において，前記第１の半導体層の底部に低不純物濃度の第５の半導体層を設けたことを特徴とする。」（２頁右下欄４〜１３行）
・「（実施例）
　以下，本発明の詳細な説明する。
　
第１図は一実施例の高耐圧ダイオードである
　
１はｎ
＋
型Ｓｉ基板であり，この上に酸化膜２により基板１から分離され，酸化膜３により横方向に他の素子領域から分離された島状の高抵抗シリコン層４（第１の半導体層）が形成されている。
高抵抗シリコン層４の表面中央部にカソード領域となる高不純物濃度のｎ＋型層６（第２の半導体層）が形成されている。ｎ＋型層６の周囲にはこれと連続的に，エツジ・ブレークダウンを防止するためのガードリングとなるｎ−型層７（第３の半導体層）が拡散形成されている。ｐ−型層４の周辺部には，アノード電極を取り出すための高不純物濃度のｐ＋型層８．９（第４の半導体層）が拡散形成されている。高抵抗シリコン層４の底部には酸化膜２に接して低不純物濃度のｐ−型層１０（第５の半導体層）が薄く形成されている。
ｐ−型層１０およびｎ−型層７はその単位面積当たりの不純物総量が好ましくは０．１〜３×１０１２／ｃｍ２に設定されている。ｐ＋型層８には第１の電極１１が，ｎ＋型層６には第２の電極１２がそれぞれ形成されている。」（３頁右上欄７行〜左下欄１２行）
・「
このように構成されたダイオードにおいて，第１の電極１１と第２の電極１２間に逆バイアスを印加すると，まず素子表面中央のｎ
＋
型層６から高抵抗シリコン層４内に縦方向に空乏層が拡がる
　
高抵抗シリコン層４の厚みおよびｐ
−
型層１０の不純物濃度が適当な値に設定されていれば，シリコン層４が完全空乏化してもその最大電界がアバランシェ・ブレークダウンを生じる値以下に収まり，やがて底部のｐ
−
型層１０が空乏化する
そしてｐ
−
型層１０が空乏化すると，電極１１の電位が電極１２の直下までは伝わらなくなる
即ち空乏化したｐ
−
型層１０内に横方向に電位差が生じ，結局電極１１，１２間の電圧が高抵抗シリコン層４の厚み方向とｐ
−
型層１０の横方向に分担される
・「
第５図は，本発明をｎチャネルＭＯＳトランジスタに適用した実施例である
・「
第１１図は，第１図の構造において，高抵抗シリコン層４をｐ
−−
型とし，その底部に設ける低濃度層をｎ
−
型層１０′とした実施例である
　この実施例によっても，高耐圧化が図られる。」（５頁左下欄１６行〜右下欄１行）
・「第１２図は，第２図の構造において，シリコン層２１をｎ−−型とし，その底部の低濃度層をｐ−型層２８′とした実施例である。第１３図は，第３図の構造におけるｎ−型層３７をｐ−型層３７′とした実施例である。第１４図は，第４図の構造におけるｎ−型層４９をｐ−型層４９′とした実施例である。第１５図は，第１４図の構造を若干変更し，ドレイン・ソース間にｐｎｐｎ構造を導入して導電変調型ＭＯＳＦＥＴを構成した実施例である。
　
第１６図は，第５図の構造におけるｎ
−
型層４９をｐ
−
型層４９′とした実施例である
　
（２−２）以上によれば，引用例２には，「酸化膜２が形成された基板１上のｐ型シリコン層４に，ダイオード又はＭＯＳトランジスタが形成されたものにおいて，シリコン層４の底部に低濃度のｎ型層を設けることにより，素子の耐圧を向上させる技術。」が開示されている。
　
（３）引用例３の記載事項
　原査定の拒絶の理由に引用された，本願の優先日前に日本国内において頒布された刊行物である，特開平８−６４６９０号公報（以下「引用例３」という。）には，図１，図６，図８とともに，次の記載がある。
・「【０００１】【産業上の利用分野】本発明は島状の素子領域に形成された半導体素子の高耐圧化を図るようにした半導体装置およびその製造方法に関し，この半導体装置としては，例えばフラットパネルディスプレイとりわけエレクトロルミネッセンス（ＥＬ）ディスプレイやプラズマディスプレイ等に用いられる高電圧で複数の出力段を有する駆動用ＩＣに適用することができる。
【０００２】【従来の技術】
従来，ＭＯＳトランジスタにおいて素子の耐圧を向上させるものとして，図７に示すように，ゲートとドレイン間に厚い酸化膜２０（ＬＯＣＯＳ酸化膜）を形成し，ゲート，ドレイン間の電界を緩和するようにしたものがある
・「【０００５】【発明が解決しようとする課題】しかしながら，その電界緩和層２３はその上層のＮ- 層とは逆の導電型のものとする必要がある。同一の導電型とすれば，図８に示すものと同様の構成となり，電界緩和層２３での空乏層の拡がりがなく，電界緩和効果が生じないからである。従って，ＮチャンネルＭＯＳトランジスタにあっては，Ｐ型の電界緩和層を設け，ＰチャンネルＭＯＳトランジスタにあっては，Ｎ型の電界緩和層を設けなければならないという制約が生じる。
【０００６】このような制約により，ＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタを同一の半導体基板上に形成する必要がある場合には，それらの素子領域毎に異なる電界緩和層を設けなければならないという問題が生じる。
本発明は上記問題に鑑みてなされたもので，絶縁分離型の半導体素子構造に半導体素子を形成する場合，その半導体素子がＮ型，Ｐ型のいずれであるかにかかわらず電界緩和層として機能して高耐圧化を図ることができるようにすることを目的とする
・「（第１実施例）
図１に，ＳＯＩに形成されたＮチャンネル高耐圧ＬＤＭＯＳ（ＬａｔｅｒａｌＤｏｕｂｌｅ  Ｄｉｆｆｕｓｅｄ  ＭＯＳ）トランジスタの構造を示す
【００２３】この図１において，Ｓｉ基板１上に埋め込みＳｉ酸化膜２が形成され，その上に島状のＳｉ層（ＳＯＩ層）４が形成されている。この島状Ｓｉ層４は，Ｓｉ基板１からＳｉ酸化膜２により分離され，さらにＳｉ酸化膜３により横方向に他の素子領域から分離されて形成され，半導体素子形成のための島状領域を構成している。
【００２４】そして，この島状Ｓｉ層４のうちＳｉ酸化膜２に接する領域には，低不純物濃度の電界緩和層６が形成されている。
この電界緩和層６は，Ｂ（ボロン）或いはＰ（リン）或いはＡｓ（砒素）或いはＳｂ（アンチモン）の不純物濃度が１×１０
１４
ｃｍ
−３
以下〜真性半導体の極めて不純物濃度が低い半導体層で，厚さが１μｍ以上のものである
【００２５】島状Ｓｉ層４の上部のＮ−層５は高耐圧トランジスタのドリフト層である。このドリフト層５は，高抵抗層であるため，低不純物濃度層であるが，上記電界緩和層６よりは不純物濃度が高く設定してある。Ｐ−層７はＳｉ層４の表面から電界緩和層６に到達するＰウェル，同じくＰ−層８はゲート９に対して自己整合的な位置に存在するチャンネルＰウェルである。Ｐ−層８内のＮ＋層１０はＭＯＳトランジスタのソースである。Ｎ−層５内のＮ＋層１１はドリフト層５とともにＭＯＳトランジスタのドレインを構成する。Ｐ−層８内のＰ＋層１２はＰウェルの電位を取るための拡散層である。また，Ｐウェルとドレイン１１間には電界緩和のためのＬＯＣＯＳ酸化膜１３が形成されている。なお，高耐圧ＬＤＭＯＳトランジスタのソース１０とＳｉ基板１とは同電位に構成されている。
【００２６】なお，ＮＨＳ，ＮＨＧ，ＮＨＤの，ＮはＮチャンネル型（後述するＰはＰチャンネル型）を示し，Ｈは正極性の電圧が印加される場合（後述するＬは負極性の電圧が印加される場合）を示し，Ｓ，Ｇ，Ｄはソース，ゲート，ドレインを示している。上記構成において，電界緩和層６は極めて不純物濃度が低い半導体層であるため，Ｐウェル７，８（Ｐ型層）と電界緩和層６およびドレイン領域５，１１（Ｎ型層）により，それらが実質的にＰＩＮ構造を構成している。従って，ソース１０−ドレイン１１間に高電圧が印加された場合，電界緩和層６中に空乏層が生じ，この空乏層中にソース１０−ドレイン１１間の印加された横方向の高電圧が分配されるようになる。
【００２７】一方，
ドレイン１１−Ｓｉ基板１間に印加された縦方向の高電圧は空乏化した電界緩和層６とＳｉ酸化膜２で分担して支えられる結果，薄い電界緩和層６にかかる電圧が著しく低減されるようになる
島状Ｓｉ層４の底部のＳｉ酸化膜２界面に低不純物濃度の電界緩和層６を設けることにより，素子の高耐圧化が図られる
・「【００４５】（第５実施例）
図６に，ＳＯＩに形成された高耐圧ＰＮダイオードの構造を示す
図１に示す実施例と同様，島状のＳｉ層４が形成され，この島状Ｓｉ層４のうちＳｉ酸化膜２に接する領域には，第１実施例と同様，電界緩和層６が形成されている
【００４６】なお，上述した種々の実施例において，電界緩和層６は，多結晶シリコンもしくは非晶質シリコンにより構成することができる。また，この種の表面電界緩和型ＬＤＭＯＳとして，特公昭５９−２４５５０号公報に示すものがある。このものは，表面電界緩和のためにＮ型ドリフト層の下にＰ型層を設け，Ｎ型ドリフト層を完全空乏化して表面の電界緩和を行うようにしたものである。そして，Ｎ型ドリフト層とその下のＰ型層の間のＰＮ接合により耐圧を支えているためＮ型ドリフト層を完全空乏化する必要があり，従ってＮ型ドリフト層における不純物濃度の深さ方向に対する積分値は，１．５×１０12ｃｍ-2より小さくしなければならないという制限を有しいる。この制限のため，大電流を流すことができないという問題がある。
【００４７】これに対して，
上述した実施例においては，Ｎ型ドリフト層５の下の電界緩和層６は極めて不純物濃度が低い半導体層となっているため，Ｐウェル７と電界緩和層６との間の電圧で耐圧を支えることになる
　
（３−２）以上によれば，引用例３には，「酸化膜２が形成された基板１上のＳｉ層４に，ＭＯＳトランジスタ又はダイオードが形成されたものにおいて，ドリフト層（ｎ型）とは反対導電型（ｐ型）の電界緩和層６を設けることにより，素子の耐圧を向上させる技術。」が開示されている。
　
５　本願発明と引用発明の一致点及び相違点
（１）本願発明と引用発明の対比
　　ア　引用発明の「ソースコンタクト１７」と「ドレインコンタクト１９」は，本願発明の「電気接点接続部」に相当する。
　　イ　引用発明の「絶縁層７」，「ボディ領域１２」と「ドレインコンタクト領域１６」，「ｎ−型の領域１４」と「ｐ−型の領域１５」，「ｎ−型のポケット１１」は，それぞれ，本願発明の「絶縁面層（１）」，「接点領域（５，６）」，「接点領域の間に配置され，相互に異なる導電型式の積層された２つの層（９，１０）」，「第２の導電型式の材料の第２の層（８）」に相当する。
　　ウ　引用発明においても，「ソースコンタクト１７」と「ドレインコンタクト１９」が「絶縁層７」より下位で互いに離れて位置する「ボディ領域１２」と「ドレインコンタクト領域１６」にそれぞれ接続されているから，「前記電気接点接続部が前記絶縁面層より下位で互いに離れて位置する接点領域にそれぞれ接続されて」いる（引用例１の図１参照）点で，本願発明と共通する。
　　エ　引用発明においても，ｐ型の「ボディ領域１２」があり，「ソースコンタクト１７」と「ドレインコンタクト１９」との間に，互いに導電型の異なる積層された２つの層「ｎ型領域１４」，「ｐ型領域１５」によって形成された領域があり，それらの領域が，「ｎ−型のポケット１１」によって包囲されている（引用例１の図１参照）から，「領域１６「ボディ領域１２」「前記接点領域の中の一つは第１の導電型式であり，前記接点領域の中の一つと，前記接点領域の間に配置され，相互に異なる導電型式の積層された２つの層によって形成された別の領域とが第２の導電型式の材料の第２の層によって包囲される」点で，本願発明と共通する。
　　オ　「絶縁ゲート電界効果トランジスタ」は「半導体要素」であるから，引用発明は，「半導体要素」である点で本願発明と共通する。
　
（２）そうすると，本願発明と引用発明の一致点，相違点は次のとおりである。
　〔一致点〕
　電気接点接続部が設けられている絶縁面層を含む半導体要素であって，前記電気接点接続部が前記絶縁面層より下位で互いに離れて位置する接点領域にそれぞれ接続されており，前記接点領域の中の一つは第１の導電型式であり，前記接点領域の中の一つと，前記接点領域の間に配置され，相互に異なる導電型式の積層された２つの層によって形成された別の領域とが第２の導電型式の材料の第２の層によって包囲される，半導体要素。
　
　〔相違点〕
　本願発明では，「第２の導電型式の第２の層（８）が少なくとも前記絶縁面層から遠い前記第２の層の側において二酸化シリコンからなる絶縁層（１１）によって被覆され，前記第２の層（８）と前記絶縁層（１１）の間に別の薄い層（１４）を含み，前記薄い層（１４）がシリコンからなり，第１の導電型式である」のに対し，引用発明では，ｐ型シリコン基板上に設けられた「ｎ−型のポケット１１」に素子領域が設けられており，二酸化シリコンからなる絶縁層（１１）に相当するものがなく，「第１の導電形式」の「別の薄い層（１４）」に相当する層もない点。
   　
６　相違点についての検討
（１）前記４（２−２）及び（３−２）で認定したように，引用例２には，「酸化膜２が形成された基板１上のｐ型シリコン層４に，ダイオード又はＭＯＳトランジスタが形成されたものにおいて，シリコン層４の底部に低濃度のｎ型層を設けることにより，素子の耐圧を向上させる技術。」が，また，引用例３には，「酸化膜２が形成された基板１上のＳｉ層４に，ＭＯＳトランジスタ又はダイオードが形成されたものにおいて，ドリフト層（ｎ−型）とは反対導電型（ｐ−型）の電界緩和層６を設けることにより，素子の耐圧を向上させる技術。」が開示されている。
　引用例２及び引用例３は，基板上に酸化膜を介して半導体層が形成され，この半導体層にＭＯＳトランジスタ（ソース領域，ＭＯＳ型ゲート，ドレイン領域）が設けられた構造が，高耐圧に適していること，さらにまた，半導体層（ＭＯＳトランジスタのドリフト層となる）の底面（基板側の絶縁層に接した半導体層の部分）に，半導体層とは反対導電型の低不純物濃度層を設けることにより，より一層，耐圧を向上させることができることを，当業者に教示するものである。
　
（２）引用例１の次の記載から，絶縁ゲート電界効果トランジスタ（ＭＯＳＦＥＴ，ＭＯＳトランジスタ）に係る引用発明も，耐圧の向上をその目的とするものであることが分かる。
「
For these and similar devices, it is very often necessary to provide some shielding in order to allow operation in high voltage applications
（このようなデバイス及び同様のデバイスにおいては，高電圧下での動作を可能とするために，多くの場合，なんらかの遮へい手段を設けることが必要となる。）
　そうすると，より一層の耐圧の向上を図るために，引用発明の絶縁ゲート電界効果トランジスタ（ＭＯＳＦＥＴ，ＭＯＳトランジスタ）の「基板１０」と「ｎ−型のポケット１１」の領域に，引用例２及び引用例３の教示を適用することは，当業者であれば容易に着想することである。
　
（３）そして，引用発明に引用例２ないし引用例３の教示を適用することにより，上記相違点の構成が得られるから，結局，本願発明は，引用発明及び引用例２，引用例３の教示に基づいて，当業者が容易に発明をすることができたものと判断される。
　したがって，本願発明は，特許法２９条２項の規定により特許を受けることができない。
　
７　結言
　以上のとおりであるから，本願は，その余の請求項に係る発明ついて検討するまでもなく，拒絶をすべきものである。
　よって，結論のとおり審決する。