【事件の表示】
　特願２００１−２５８３５０「キャパシタの電荷貯蔵電極の形成方法」拒絶査定不服審判事件〔平成１４年　３月１５日出願公開，特開２００２−　７６１４２〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成１３年８月２８日（パリ条約による優先権主張２０００年８月２８日，韓国）の出願であって，平成１９年７月１９日付けの拒絶理由通知に対して，同年１１月８日に手続補正書及び意見書が提出されたが，同年１１月２８日付けで拒絶査定がされ，これに対し，平成２０年２月２９日に審判請求がされたものである。
　
　
第２　本願発明の容易想到性について
１　本願発明 
　本願の請求項１〜１１に係る発明は，平成１９年１１月８日に提出された手続補正書に記載されたとおりのものであり，その請求項１の記載は，次のとおりである。（以下，本願の請求項１に係る発明を「本願発明」という。）
　
「【請求項１】　半導体基板の上に導電膜とスペーサーを有するゲートを形成する工程と，
　前記結果物の上に層間絶縁膜とバリア窒化膜とを蒸着する工程と，
　前記結果物の上にコンタクトマスクを蒸着してエッチングでコンタクトホールを形成した後，コンタクトホールの内部にドープされたポリシリコンを蒸着して研磨工程で平坦化してプラグを形成する工程と，
　前記結果物の上にキャパシタ酸化膜とハードマスクポリシリコン被膜とを蒸着する工程と，
　前記ハードマスクポリシリコン被膜の上に反射防止膜を形成した後，感光膜を積層する工程と，
　前記感光膜をマスクとして前記ハードマスクポリシリコン被膜を一次エッチングした後，再度エッチング時に残留したハードマスクポリシリコン被膜をマスクとして前記プラグが露出するようにキャパシタ酸化膜をエッチングしてセル領域にコンタクトを形成すると同時に，セル領域と周辺回路領域とを区分するガードリングを形成する工程と，
　前記コンタクト及び前記ガードリング内を含む前記結果物の上にドープされたポリシリコン層と半球状の凸部を有するグレーン凸部を形成する工程と，
　前記結果物に埋立層を積層した後，前記ポリシリコン層，前記グレーン凸部及び前記埋立層が，前記コンタクト及び前記ガードリングの内部にのみ残るように，ＣＭＰ研磨工程で前記結果物を平坦化する工程と，
　前記結果物の前記周辺回路領域の全域を前記ガードリングの上部も含めて覆うように感光膜を積層した後，セル領域の前記コンタクト内に埋め立てた埋立層を除去する工程と，
　前記感光膜をマスクとして前記セル領域に積層したキャパシタ酸化膜を除去して電荷蓄積電極を形成する工程と，
　を含み，
　前記ガードリングは，幅が０．１〜０．５μｍで形成することを特徴とするキャパシタの電荷貯蔵電極の形成方法。」
　
２　引用例１の記載と引用発明
（１）　引用例１
　原査定の拒絶の理由に引用され，本願の優先権主張日前に日本国内において頒布された刊行物である特開平１１−０１７１４４号公報（以下「引用例１」という。）には，図１１〜図３８とともに，次の記載がある。（下線は当審で付加したものである。以下同じ。）
　
ア　　発明の属する技術分野，及び発明の目的
（ア）「【０００１】
【発明の属する技術分野】
本発明は，半導体集積回路装置およびその製造技術に関し，特に，ＤＲＡＭ（Dynamic Random Access Memory）を有する半導体集積回路装置に適用して有効な技術に関する
　
（イ）「【０００７】また，上記従来技術のＤＲＡＭのように，メモリアレイと周辺回路領域との境界部に長溝を形成した場合には，円筒の高さが増大するにつれて長溝の深さが増大し，長溝の内壁を構成する下部電極材料が剥離したり，倒れたりし易くなるため，これもＤＲＡＭの製造歩留まりの低下を引き起こす原因の一つとなる。
【０００８】本発明の目的は，メモリセル選択用ＭＩＳＦＥＴとこれに直列に接続された情報蓄積用容量素子とでメモリセルを構成した
ＤＲＡＭにおいて
情報蓄積用容量素子の下部電極の機械的強度を高くすることのできる技術を提供する
　
イ　　発明の実施の形態
（ア）　ゲート電極，サイドウォールスペーサ等の形成
「【００２３】次に，本実施の形態の
ＤＲＡＭの製造方法
（中略）
【００３１】次に，ｐ型ウエル１１およびｎ型ウエル１２の各表面の酸化シリコン膜２をＨＦ（フッ酸）系の洗浄液を使って除去した後，
半導体基板１を８５０℃程度でウェット酸化してｐ型ウエル１１およびｎ型ウエル１２の各表面に膜厚７nm程度の清浄なゲート酸化膜１３を形成する
（中略）
【００３３】次に，
図１１に示すように，ゲート酸化膜１３の上部にゲート電極１４Ａ，１４Ｂ，１４Ｃを形成する
ゲート電極１４Ａは，メモリセル選択用ＭＩＳＦＥＴの一部を構成し
ゲート電極１４Ｂおよびゲート電極１４Ｃは，周辺回路のｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの各一部を構成する
【００３４】
ゲート電極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ，１４Ｃは，例えばＰ（リン）などのｎ型不純物がドープされた膜厚７０nm程度の多結晶シリコン膜を半導体基板１上にＣＶＤ法で堆積し，次いでその上部に膜厚５０nm程度のＷＮ（タングステンナイトライド）膜と膜厚１００nm程度のＷ膜とをスパッタリング法で堆積し，さらにその上部に膜厚１５０nm程度の窒化シリコン膜１５をＣＶＤ法で堆積した後，フォトレジスト膜１６をマスクにしてこれらの膜をパターニングすることにより形成する
（中略）
【００３８】次に，
図１３に示すように，半導体基板１上にＣＶＤ法で膜厚５０〜１００nm程度の窒化シリコン膜２０を堆積した後，図１４に示すように，メモリアレイの窒化シリコン膜２０をフォトレジスト膜２１で覆い，周辺回路の窒化シリコン膜２０を異方性エッチングすることにより，ゲート電極１４Ｂ，１４Ｃの側壁にサイドウォールスペーサ２０ａを形成する
（中略）
【００４１】次に，図１７に示すように，
ＳＯＧ膜２４の上部に膜厚６００nm程度の酸化シリコン膜２５を堆積した
（中略）
【００４３】次に，図１８に示すように，
酸化シリコン膜２５の上部に膜厚１００nm程度の酸化シリコン膜２６を堆積する
【００４４】次に，図１９に示すように，フォトレジスト膜２７をマスクにしたドライエッチングでメモリセル選択用ＭＩＳＦＥＴＱｓの
ｎ型半導体領域１９（ソース，ドレイン）の上部の酸化シリコン膜２６，２５およびＳＯＧ膜２４を除去する
【００４５】続いて，図２０に示すように，上記フォトレジスト膜２７をマスクにしたドライエッチングでメモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソース，ドレイン）の上部の窒化シリコン膜２０とゲート酸化膜１３とを除去することにより，
ｎ型半導体領域１９（ソース，ドレイン）の一方の上部にコンタクトホール２８を形成し，他方の上部にコンタクトホール２９を形成する
【００４６】（中略）
コンタクトホール２８，２９をゲート電極１４Ａ（ワード線ＷＬ）に対して自己整合で形成するには，あらかじめ窒化シリコン膜１５を異方性エッチングしてゲート電極１４Ａ（ワード線ＷＬ）の側壁にサイドウォールスペーサを形成しておいてもよい
（中略）
【００４８】次に，図２１に示すように，
コンタクトホール２８，２９の内部にプラグ３０を形成する
プラグ３０は，酸化シリコン膜２６の上部にｎ型不純物（例えばＰ（リン））をドープした多結晶シリコン膜をＣＶＤ法で堆積した後，この多結晶シリコン膜をＣＭＰ法で研磨してコンタクトホール２８，２９の内部に残すことにより形成する
【００４９】次に，図２２に示すように，
酸化シリコン膜２６の上部に膜厚２００nm程度の酸化シリコン膜３１を堆積した
【００５０】次に，図２３に示すように，フォトレジスト膜３２をマスクにしたドライエッチングで前記コンタクトホール２８の上部の酸化シリコン膜３１を除去してプラグ３０の表面を露出させる。（中略）
【００５１】次に，フォトレジスト膜３３を除去した後，図２５に示すように，
酸化シリコン膜３１の上部にビット線ＢＬおよび周辺回路の第１層配線３８，３９を形成する
　
（イ）　スルーホール及びプラグの形成
「【００５５】次に，
図２７に示すように，ビット線ＢＬおよび第１層配線３８，３９の上部に膜厚３００nm程度のＳＯＧ膜４４をスピン塗布する
（中略）
【００５７】次に，
図２８に示すように，ＳＯＧ膜４４の上部に膜厚６００nm程度の酸化シリコン膜４５を堆積した後，この酸化シリコン膜４５をＣＭＰ法で研磨してその表面を平坦化する
（中略）
【００５９】次に，
図２９に示すように，酸化シリコン膜４５の上部に膜厚１００nm程度の酸化シリコン膜４６を堆積する。この酸化シリコン膜４６は，ＣＭＰ法で研磨されたときに生じた前記酸化シリコン膜４５の表面の微細な傷を補修するために堆積する
（中略）
【００６０】次に，
図３０に示すように，フォトレジスト膜４７をマスクにしたドライエッチングでコンタクトホール２９の上部の酸化シリコン膜４６，４５，ＳＯＧ膜４４および酸化シリコン膜３１を除去してプラグ３０の表面に達するスルーホール４８を形成する
（中略）
【００６２】次に，
図３１に示すように，スルーホール４８の内部にプラグ４９を形成する。プラグ４９は，酸化シリコン膜４６の上部にｎ型不純物（例えばＰ（リン））をドープした多結晶シリコン膜をＣＶＤ法で堆積した後，この多結晶シリコン膜をエッチバックしてスルーホール４８の内部に残すことにより形成する
【００６３】次に，
図３２に示すように，酸化シリコン膜４６の上部に膜厚１００nm程度の窒化シリコン膜５１をＣＶＤ法で堆積した後，フォトレジスト膜５２をマスクにしたドライエッチングで周辺回路領域の窒化シリコン膜５１を除去する。
　
（ウ）　情報蓄積用容量素子の下部電極，及びメモリアレイと周辺回路領域との境界部における長溝の形成
「【００６４】次に，
フォトレジスト膜５２を除去した後，図３３に示すように，窒化シリコン膜５１の上部に膜厚1.３μｍ程度のＳＯＧ膜５３をスピン塗布し，次いで４００℃程度の熱処理でＳＯＧ膜５３をベークした後，フォトレジスト膜５４をマスクにしたドライエッチングでＳＯＧ膜５３および窒化シリコン膜５１を除去することにより，プラグ４９を埋め込んだスルーホール４８の上部に溝５５を形成する。このとき同時に，メモリアレイの周囲にメモリアレイを取り囲む帯状の長溝５５ａを形成する。図３４は，スルーホール４８の上部に形成された溝５５とメモリアレイを取り囲む帯状の長溝５５ａのパターンを示す平面図である
【００６５】次に，
フォトレジスト膜５４を除去した後，図３５に示すように，ＳＯＧ膜５３の上部にｎ型不純物（例えばＰ（リン））をドープした膜厚６０nm程度の多結晶シリコン膜５６をＣＶＤ法で堆積する
【００６６】次に，
図３６に示すように，多結晶シリコン膜５６の上部に溝５５および長溝５５ａを埋め込むのに十分な膜厚膜厚（例えば３００〜４００nm程度）の酸化シリコン膜５７を堆積する
（中略）
【００６７】次に，
図３７に示すように，酸化シリコン膜５７をエッチバックしてＳＯＧ膜５３の上部の多結晶シリコン膜５６をエッチバックすることにより，溝５５および長溝５５ａの内側（内壁および底部）に多結晶シリコン膜５６を残す。このとき，溝５５および長溝５５ａの内側にはエッチバックされなかった酸化シリコン膜５７も残っている
【００６８】次に，
図３８に示すように，周辺回路領域のＳＯＧ膜５３をフォトレジスト膜５８で覆い，フッ酸系のエッチング液を用いて溝５５の内部の酸化シリコン膜５７と溝５５の隙間のＳＯＧ膜５３とをウェットエッチングして後退させる。
【００６９】
上記のウェットエッチングにより，筒状の下部電極６０が完成する
この下部電極６０の内側（溝５５の内部）に残った酸化シリコン膜５７は，下部電極６０の内壁を補強する補強部材となり，これによって下部電極６０の機械的強度が向上する
【００７０】また，
周辺回路領域のＳＯＧ膜５３を覆うフォトレジスト膜５８の一端部は，メモリアレイと周辺回路領域との境界部，すなわち長溝５５ａの上部に配置される
この酸化シリコン膜５７は，長溝５５ａの内壁を補強する補強部材となり，これによって長溝５５ａの内壁を構成する下部電極材料（多結晶シリコン膜５６）の機械的強度が向上するため，長溝５５ａを深く形成した場合でもその剥離や倒れが抑制される
【００７１】
一方，周辺回路領域のＳＯＧ膜５３は，フォトレジスト膜５８によって覆われているので，上記のウェットエッチングによってその表面が削られることはない。これにより，メモリアレイと周辺回路との段差が解消され，併せて周辺回路領域の平坦化が実現される
　
ウ　　図３１
　上記イ，（イ）の記載を参酌すると，図３１から，「
酸化シリコン膜４６」の上部にｎ型不純物をドープした多結晶シリコン膜をＣＶＤ法で堆積した後，この多結晶シリコン膜をエッチバックして「スルーホール４８」の内部に残すことにより形成された「プラグ４９」において，上記多結晶シリコン膜をエッチバックで平坦化した
　
エ　　図３３及び図３４
　上記イ，（ウ）の記載を参酌すると，図３３から，「フォトレジスト膜５４」をマスクにしたドライエッチングで「ＳＯＧ膜５３」及び「窒化シリコン膜５１」を除去することにより，
「メモリアレイ」の「プラグ４９」を埋め込んだ「スルーホール４８」の上部に形成された「溝５５」内に，上記「プラグ４９」が露出している
　また，上記イ，（ウ）の記載を参酌すると，図３３及び図３４から，上記「溝５５」と同時に形成される
「長溝５５ａ」が「メモリアレイ」と「周辺回路領域」との境界部に形成されている
　
オ　　図３５
　上記イ，（ウ）の記載を参酌すると，図３５から，
「溝５５」及び「長溝５５ａ」が形成された「ＳＯＧ膜５３」の上部にｎ型不純物をドープした「多結晶シリコン膜５６」を堆積することにより，上記「溝５５」及び上記「長溝５５ａ」それぞれの内側（内壁及び底部）に上記「多結晶シリコン膜５６」を堆積した
　
カ　　図３８
　上記イ，（ウ）の記載を参酌すると，図３８から，
「フォトレジスト膜５８」が「周辺回路領域」の「ＳＯＧ膜５３」及び「長溝５５ａ」の上部を覆っている
　
（２）　引用発明
ア　　上記（１），イ，（イ）及びウから，「スルーホール４８」及び「プラグ４９」は，次の方法で形成される。
　
「ＳＯＧ膜４４」，「酸化シリコン膜４５」及び「酸化シリコン膜４６」が堆積されたものの上に，マスクとなる「フォトレジスト膜４７」を形成して，ドライエッチングで上記「酸化シリコン膜４６」，上記「酸化シリコン膜４５」，上記「ＳＯＧ膜４４」及び「酸化シリコン膜３１」に「スルーホール４８」を形成した後，上記「スルーホール４８」の内部にｎ型不純物（例えばＰ（リン））をドープした多結晶シリコン膜をＣＶＤ法で堆積した後，この多結晶シリコン膜をエッチバックして平坦化し，上記「スルーホール４８」の内部に残すことにより「プラグ４９」を形成する
　
イ　　上記（１），イ，（ウ）及びエから，「溝５５」及び「長溝５５ａ」は，次の方法で形成される。
　
「プラグ４９」が形成され，「メモリアレイ」に「窒化シリコン膜５１」が堆積されたものの上に，「ＳＯＧ膜５３」をスピン塗布し，次いでベークした後，「フォトレジスト膜５４」を形成し，上記「フォトレジスト膜５４」をマスクにしたドライエッチングで上記「ＳＯＧ膜５３」及び上記「窒化シリコン膜５１」を除去することにより，上記「メモリアレイ」の「プラグ４９」を埋め込んだ「スルーホール４８」の上部に「溝５５」を形成して上記「プラグ４９」を露出させ，同時に，上記「メモリアレイ」と「周辺回路領域」との境界部に「長溝５５ａ」を形成する
　
ウ　　上記（１），イ，（ウ）及びカから，「筒状の下部電極６０」は，次の方法で完成される。
　
「溝５５」及び「長溝５５ａ」それぞれの内側（内壁及び底部）に「多結晶シリコン膜５６」，及びエッチバックされなかった「酸化シリコン膜５７」が残されたものについて，周辺回路領域の「ＳＯＧ膜５３」及び上記「長溝５５ａ」の上部をフォトレジスト膜５８で覆い，フッ酸系のエッチング液を用いたウェットエッチングにより，「メモリアレイ」の上記「溝５５」の内部の上記「酸化シリコン膜５７」，及び上記「溝５５」の隙間の上記「ＳＯＧ膜５３」を除去する
　
エ　　上記（１），ア及びイから，引用例には，
ＤＲＡＭの情報蓄積用容量素子の下部電極の製造方法
　
オ　　以上によれば，引用例１には次の発明（以下「引用発明」という。）が記載されている。
　
「半導体基板１の上部にゲート電極１４Ａ，１４Ｂ，１４Ｃを形成し，上記ゲート電極１４Ａ，１４Ｂ，１４Ｃの側壁にサイドウォールスペーサを形成し，
　上記ゲート電極１４Ａ，１４Ｂ，１４Ｃ及び上記サイドウォールスペーサが形成された後にＳＯＧ膜２４，酸化シリコン膜２５及び酸化シリコン膜２６が堆積され，これらの膜にコンタクトホール２８，及びコンタクトホール２９が形成され，これらのコンタクトホールの内部にプラグ３０が形成され，上記酸化シリコン膜２６の上部に酸化シリコン膜３１が堆積され，上記酸化シリコン膜３１の上部にビット線ＢＬ及び周辺回路の第１層配線３８，３９が形成されたものの上に，ＳＯＧ膜４４をスピン塗布し，このＳＯＧ膜４４の上部に酸化シリコン膜４５を堆積した後，この酸化シリコン膜４５をＣＭＰ法で研磨してその表面を平坦化し，上記酸化シリコン膜４５の上部に酸化シリコン膜４６を堆積し，
　上記ＳＯＧ膜４４，上記酸化シリコン膜４５，及び上記酸化シリコン膜４６が堆積されたものの上に，マスクとなるフォトレジスト膜４７を形成して，ドライエッチングで上記酸化シリコン膜４６，上記酸化シリコン膜４５，上記ＳＯＧ膜４４，及び上記酸化シリコン膜３１にスルーホール４８を形成した後，上記スルーホール４８の内部にｎ型不純物をドープした多結晶シリコン膜をＣＶＤ法で堆積した後，この多結晶シリコン膜をエッチバックして平坦化し，上記スルーホール４８の内部に残すことによりプラグ４９を形成し，
　上記プラグ４９が形成され，窒化シリコン膜５１が堆積されたものの上に，ＳＯＧ膜５３をスピン塗布し，次いでベークした後，フォトレジスト膜５４を形成し，
　上記フォトレジスト膜５４をマスクにしたドライエッチングで上記ＳＯＧ膜５３及び上記窒化シリコン膜５１を除去することにより，メモリアレイの上記プラグ４９を埋め込んだ上記スルーホール４８の上部に溝５５を形成して上記プラグ４９を露出させ，同時に，上記メモリアレイと周辺回路領域との境界部に長溝５５ａを形成し，
　上記溝５５及び上記長溝５５ａが形成された上記ＳＯＧ膜５３の上部に，ｎ型不純物をドープした多結晶シリコン膜５６を堆積することにより，上記溝５５及び上記長溝５５ａそれぞれの内側（内壁及び底部）に上記多結晶シリコン膜５６を堆積し，
　上記多結晶シリコン膜５６の上部に上記溝５５及び上記長溝５５ａを埋め込むのに十分な膜厚の酸化シリコン膜５７を堆積し，次に，上記酸化シリコン膜５７をエッチバックして上記ＳＯＧ膜５３の上部の多結晶シリコン膜５６をエッチバックすることにより，上記溝５５及び上記長溝５５ａそれぞれの内側（内壁及び底部）に上記多結晶シリコン膜５６，及びエッチバックされなかった上記酸化シリコン膜５７を残し，
　上記溝５５及び上記長溝５５ａそれぞれの内側（内壁及び底部）に上記多結晶シリコン膜５６，及び上記エッチバックされなかった酸化シリコン膜５７が残されたものについて，上記周辺回路領域の上記ＳＯＧ膜５３及び上記長溝５５ａの上部をフォトレジスト膜５８で覆い，フッ酸系のエッチング液を用いたウェットエッチングにより，上記メモリアレイの上記溝５５の内部の上記酸化シリコン膜５７，及び上記溝５５の隙間の上記ＳＯＧ膜５３を除去して，筒状の下部電極６０を完成する
ＤＲＡＭの情報蓄積用容量素子の下部電極の製造方法。」
　
３　引用例２の記載について
（１）　原査定の拒絶の理由に引用された，本願の優先権主張日前に日本国内において頒布された刊行物である特開２０００−０４９３０４号公報（以下「引用例２」という。）には，図１〜６とともに，次の記載がある。
　
「【００１８】（中略）又，
高集積素子のシリンダ−構造のストレージ電極にＨＳＧポリシリコンノジュールを適用することにより，ストレージ電極の表面積を広められ
【００１９】以下，図１乃至図３０を参照して本発明の実施形態を詳細に説明する。
（実施形態１）
図１乃至図５は本発明の第１実施形態による高集積ＤＲＡＭセルキャパシタの製造方法を工程の流れ順に示す図
【００２０】図５を参照すると，本発明の第１実施形態による
高集積ＤＲＡＭセルキャパシタは，半導体基板（図示せず）上に層間絶縁膜１００，シリコン窒化膜１０２，酸化膜１０３，そしてシリコン窒化膜１０４が順次に形成されている
（中略）
【００２３】前述したような本発明の第１実施形態による
高集積ＤＲＡＭセルキャパシタの製造方法
【００２４】
トランジスタを含んで半導体基板の全面に層間絶縁膜１００が蒸着される
層間絶縁膜１００上にシリコン窒化膜１０２，１０４及び酸化膜１０３，１０５が交代に蒸着された多層膜構造の交代層(alternating layer)１０２−１０５が形成される。即ち，シリコン窒化膜１０２上に酸化膜１０３が蒸着され，酸化膜１０３上に再びシリコン窒化膜１０４及び酸化膜１０５が順次に蒸着される
キャパシタ誘電体膜等のような後続酸化工程時ビットラインが酸化されることを防止するために形成される
（中略）
【００２６】その後，コンタクトプラグ１０８及び酸化膜１０５上に少なくともストレージ電極高さ以上の酸化膜１１０が形成される。ここで，
酸化膜１１０及び酸化膜１０５はストレージ電極形成のための鋳型層１１１として使用される。ストレージ電極形成用マスクを使用してコンタクトプラグ１０８の上部表面が露出される時まで鋳型層１１１がエッチングされてストレージ電極用オープニング１１２が形成される
【００２７】
この際，シリコン窒化膜１０４がエッチング停止層(etch stopping layer)として使用される
（中略）
【００２８】図６のように，高集積素子において，ストレージ電極用オープニング１１２の短縮方向長さ（ａ）と隣接したストレージ電極用オープニング１１２間の距離（ａ）は同一に形成される。図２において，ストレージ電極形成用マスクが除去された後，本発明の核心工程中の一つの鋳型層１１１の一部を除去する湿式エッチング工程が遂行される。
鋳型層１１１は少なくとも形成されるストレージ電極物質の厚さ以上でエッチングされる。これで，既存のストレージ電極形成用マスクにより定義された領域より拡張されたオープニング１１２ａが形成される。ＨＳＧポリシリコンノジュールが形成されるための最小限のストレージ電極物質の厚さは４０ｎｍなので，オープニング１１２の両側壁が各々少なくとも４０ｎｍ以上エッチングされるようにする
【００２９】その後，図３を参照すると，
拡張されたオープニング１１２ａの内面を含む鋳型層１１１の表面にストレージ電極膜１１４が蒸着される。ここで，ストレージ電極膜１１４はＨＳＧポリシリコン適用のため非晶質シリコン(amorphous silicon)が使用される。ストレージ電極膜１１４の表面上にＨＳＧポリシリコンノジュール(nodule;asperities凹凸部分)１１６が形成される。そうすると，拡張されたオープニング１１２ａのサイズが図３及び図６で参照番号１１２ｂに示したように減る。拡張されたオープニング１１２ａが完全に充填される時までＨＳＧポリシリコンノジュール１１６及びストレージ電極膜１１４上に酸化膜１１８が蒸着される
【００３０】図４において，
拡張されたオープニング１１２ａ両側の鋳型層１１１の上部表面が露出される時まで酸化膜１１８，ＨＳＧポリシリコンノジュール１１６，そしてストレージ電極膜１１４の一部が平坦化エッチングされる。この平坦化エッチング工程は，例えば，ＣＭＰ(chemical mechanical polishing)工程で遂行される。そうすると，ストレージ電極膜１１４が部分的に隔離されてストレージ電極１１４ａが形成される
（中略）
【００３３】
従来にはストレージ電極の短縮方向長さが１７０ｎｍの場合，
（中略）
【００３５】反面，図６を参照すると，本発明では湿式エッチングによるオープニング拡張工程が使用されるので，問題点を十分に克服する。
具体的に，湿式工程によりオープニングの短縮方向の長さ（ａ）が両側へ各々例えば，７０ｎｍ拡張された場合総計短縮長さａ＋２ｂは３１０ｎｍ（１７０ｎｍ＋１４０ｎｍ）で増加される。
　
（２）　上記（１）によれば，引用例２には次のことが記載されている。
ア　　ＤＲＡＭセルキャパシタを製造する際に，「半導体基板」の全面に「層間絶縁膜１００」が蒸着され，上記「層間絶縁膜１００」上に「シリコン窒化膜１０２，１０４」及び「酸化膜１０３，１０５」が交代に蒸着されること。そして，上記「シリコン窒化膜１０２」は，後続酸化工程時ビットラインが酸化されることを防止するとともに，上記「シリコン窒化膜１０４」は，上記「シリコン窒化膜１０４」上に形成される「鋳型層１１１」（「酸化膜１１０」及び「酸化膜１０５」）のエッチング時に，エッチング停止層(etch stopping layer)として使用されること。
　
イ　　ＤＲＡＭセルキャパシタのストレージ電極を形成する際に，「鋳型層１１１」（「酸化膜１１０」及び「酸化膜１０５」）に「拡張されたオープニング１１２ａ」を形成した後，上記「拡張されたオープニング１１２ａ」の内面を含む上記「鋳型層１１１」の表面，すなわち，上記「酸化膜１１０」の表面に「ストレージ電極膜１１４」及び「ＨＳＧ（審決注．hemispherical grain：半球形状粒子）ポリシリコンノジュール(nodule;asperities凹凸部分)１１６」を形成し，上記「拡張されたオープニング１１２ａ」が完全に充填される時まで上記「ＨＳＧポリシリコンノジュール１１６」及び上記「ストレージ電極膜１１４」上に「酸化膜１１８」を蒸着し，上記「拡張されたオープニング１１２ａ」両側の上記「鋳型層１１１」の上部表面，すなわち，上記「酸化膜１１０」の上部表面が露出される時まで，上記「酸化膜１１８」，上記「ＨＳＧポリシリコンノジュール１１６」及び上記「ストレージ電極膜１１４」の一部を，ＣＭＰ工程により平坦化エッチングして「ストレージ電極１１４ａ」を形成すること。そして，高集積素子のシリンダ−構造のストレージ電極にＨＳＧポリシリコンノジュールを適用することにより，ストレージ電極の表面積を広められること。
　
ウ　　従来のストレージ電極の短縮方向長さが１７０ｎｍ（０．１７μｍ）である場合，「鋳型層１１１」（「酸化膜１１０」及び「酸化膜１０５」）に形成される，ＤＲＡＭセルキャパシタのストレージ電極形成のための「拡張されたオープニング１１２ａ」の短縮方向長さを３１０ｎｍ（０．３１μｍ）とすること。
　
４　本願発明と引用発明との対比
（１）　引用発明の「半導体基板１」，「の上部に」，「ゲート電極１４Ａ，１４Ｂ，１４Ｃ」及び「サイドウォールスペーサ」は，それぞれ，本願発明の「半導体基板」，「の上に」，「導電膜」及び「スペーサー」に相当し，また，引用発明の「ゲート電極１４Ａ，１４Ｂ，１４Ｃを形成し，上記ゲート電極１４Ａ，１４Ｂ，１４Ｃの側壁にサイドウォールスペーサを形成」することは，本願発明の「導電膜とスペーサーを有するゲートを形成する」ことに相当する。
　そうすると，引用発明の「半導体基板１の上部にゲート電極１４Ａ，１４Ｂ，１４Ｃを形成し，上記ゲート電極１４Ａ，１４Ｂ，１４Ｃの側壁にサイドウォールスペーサを形成」することは，本願発明の「半導体基板の上に導電膜とスペーサーを有するゲートを形成する工程」に相当する。
　
（２）　引用発明の「上記ゲート電極１４Ａ，１４Ｂ，１４Ｃ及び上記サイドウォールスペーサが形成された後にＳＯＧ膜２４，酸化シリコン膜２５及び酸化シリコン膜２６が堆積され，これらの膜にコンタクトホール２８，及びコンタクトホール２９が形成され，これらのコンタクトホールの内部にプラグ３０が形成され，上記酸化シリコン膜２６の上部に酸化シリコン膜３１が堆積され，上記酸化シリコン膜３１の上部にビット線ＢＬ及び周辺回路の第１層配線３８，３９が形成されたもの」は，本願発明の「前記結果物の上に層間絶縁膜とバリア窒化膜とを蒸着する工程」における「前記結果物」に相当する。
　また，本願発明の「層間絶縁膜とバリア窒化膜とを蒸着する」ことと，引用発明の「ＳＯＧ膜４４をスピン塗布し，このＳＯＧ膜４４の上部に酸化シリコン膜４５を堆積した後，この酸化シリコン膜４５をＣＭＰ法で研磨してその表面を平坦化し，上記酸化シリコン膜４５の上部に酸化シリコン膜４６を堆積」することとは，複数の絶縁膜を形成する点で共通する。
　そうすると，本願発明と引用発明とは，「前記結果物の上に」複数の絶縁膜を形成「する工程」を含む点で共通する。
　
（３）　引用発明の「上記ＳＯＧ膜４４，上記酸化シリコン膜４５，及び上記酸化シリコン膜４６が堆積されたもの」は，本願発明の「前記結果物の上にコンタクトマスクを蒸着してエッチングでコンタクトホールを形成した後，コンタクトホールの内部にドープされたポリシリコンを蒸着して研磨工程で平坦化してプラグを形成する工程」における「前記結果物」に相当する。
　そして，引用発明の「マスクとなるフォトレジスト膜４７」，「ドライエッチング」，「スルーホール４８」，「ｎ型不純物をドープした多結晶シリコン膜」，「ＣＶＤ法で堆積」及び「プラグ４９」は，それぞれ，本願発明の「コンタクトマスク」，「エッチング」，「コンタクトホール」，「ドープされたポリシリコン」，「（ドープされたポリシリコンを）蒸着」及び「プラグ」に相当する。
　さらに，本願発明の「コンタクトマスクを蒸着」することと，引用発明の「マスクとなるフォトレジスト膜４７を形成」することは，「コンタクトマスクを」「形成」する点で共通し，また，本願発明の「ドープされたポリシリコンを」「研磨工程で平坦化してプラグを形成する」ことと，引用発明の「この多結晶シリコン膜をエッチバックして平坦化し，上記スルーホール４８の内部に残すことによりプラグ４９を形成」することとは，「ドープされたポリシリコンを」「平坦化してプラグを形成する」点で共通する。
　そうすると，本願発明と引用発明とは，「前記結果物の上にコンタクトマスクを」形成「してエッチングでコンタクトホールを形成した後，コンタクトホールの内部にドープされたポリシリコンを蒸着して」「平坦化してプラグを形成する工程」を含む点で共通する。
　
（４）　引用発明の「上記プラグ４９が形成され，窒化シリコン膜５１が堆積されたもの」は，引用発明の「前記結果物の上にキャパシタ酸化膜とハードマスクポリシリコン被膜とを蒸着する工程」における「前記結果物」に相当する。
　そして，引用発明の「ＳＯＧ膜５３」，「フォトレジスト膜５４」及び「（フォトレジスト膜５４を）形成」は，それぞれ，本願発明の「キャパシタ酸化膜」，「感光膜」及び「（感光膜を）積層」に相当する。
　さらに，本願発明の「キャパシタ酸化膜」「を蒸着する」ことと，本願発明の「ＳＯＧ膜５３をスピン塗布し，次いでベーク」することとは，「キャパシタ酸化膜」を形成している点で共通する。
　そうすると，本願発明と引用発明とは，「前記結果物の上にキャパシタ酸化膜」を形成する工程と，「感光膜を積層する工程」とを含む点で共通する。
　
（５）　引用発明の「メモリアレイ」及び「溝５５」は，それぞれ，本願発明の「セル領域」及び「コンタクト」に相当し，引用発明の「ドライエッチングで上記ＳＯＧ膜５３及び上記窒化シリコン膜５１を除去することにより，メモリアレイの上記プラグ４９を埋め込んだ上記スルーホール４８の上部に溝５５を形成して上記プラグ４９を露出させ」ることは，本願発明の「前記プラグが露出するようにキャパシタ酸化膜をエッチングしてセル領域にコンタクトを形成する」ことに相当する。
　そして，引用発明の「周辺回路領域」及び「長溝５５ａ」は，それぞれ，本願発明の「周辺回路領域」及び「ガードリング」に相当し，引用発明の「上記メモリアレイと周辺回路領域との境界部に長溝５５ａを形成」することは，本願発明の「セル領域と周辺回路領域とを区分するガードリングを形成する」ことに相当する。
　そうすると，本願発明と引用発明とは，「前記プラグが露出するようにキャパシタ酸化膜をエッチングしてセル領域にコンタクトを形成すると同時に，セル領域と周辺回路領域とを区分するガードリングを形成する工程」を含む点で共通する。
　
（６）　引用発明の「上記溝５５及び上記長溝５５ａが形成された上記ＳＯＧ膜５３」は，本願発明の「前記コンタクト及び前記ガードリング内を含む前記結果物の上にドープされたポリシリコン層と半球状の凸部を有するグレーン凸部を形成する工程」における「前記結果物」に相当し，引用発明の「（上記ＳＯＧ膜５３）の上部に」は，本願発明の「（前記結果物）の上に」に相当する。
　そして，引用発明の「ｎ型不純物をドープした多結晶シリコン膜５６」及び「（多結晶シリコン膜５６を）堆積する」は，それぞれ，本願発明の「ドープされたポリシリコン層」及び「（ドープされたポリシリコン層を）形成する」に相当する。
　また，引用発明の「上記溝５５及び上記長溝５５ａそれぞれの内側（内壁及び底部）に上記多結晶シリコン膜５６を堆積」することは，本願発明の「前記コンタクト及び前記ガードリング内」「にドープされたポリシリコン層」「を形成する」ことに相当する。
　そうすると，本願発明と引用発明とは，「前記コンタクト及び前記ガードリング内を含む前記結果物の上にドープされたポリシリコン層」「を形成する工程」を含んでいる点で共通する。
　
（７）　引用発明の「酸化シリコン膜５７」及び「（酸化シリコン膜５７を）堆積し，次に」は，それぞれ，本願発明の「埋立層」及び「（埋立層を）積層した後」に相当する。
　そして，本願発明の「前記ポリシリコン層，前記グレーン凸部及び前記埋立層が，前記コンタクト及び前記ガードリングの内部にのみ残るように」することと，引用発明の「上記溝５５及び上記長溝５５ａそれぞれの内側（内壁及び底部）に多結晶シリコン膜５６，及びエッチバックされなかった上記酸化シリコン膜５７を残」すことは，「前記ポリシリコン層」「及び前記埋立層が，前記コンタクト及び前記ガードリングの内部にのみ残るように」する点で共通する。
　そうすると，本願発明と引用発明とは，「前記結果物に埋立層を積層した後，前記ポリシリコン層」「及び前記埋立層が，前記コンタクト及び前記ガードリングの内部にのみ残るように」「する工程」を含んでいる点で共通する。
　
（８）　引用発明の「上記溝５５（本願発明の「コンタクト」に相当。）及び上記長溝５５ａ（本願発明の「ガードリング」に相当。）それぞれの内側（内壁及び底部）に多結晶シリコン膜５６（本願発明の「ドープされたポリシリコン層」に相当。），及びエッチバックされなかった上記酸化シリコン膜５７（本願発明の「埋立層」に相当。）が残されたもの」と，本願発明の「前記結果物の前記周辺回路領域の全域を前記ガードリングの上部も含めて覆うように感光膜を積層した後，セル領域の前記コンタクト内に埋め立てた埋立層を除去する工程」における「前記結果物」とは，「前記ポリシリコン層及び前記埋立層が，前記コンタクト及び前記ガードリングの内部にのみ残るようにしたもの」である点で共通する。
　そして，引用発明の「フォトレジスト膜５８」，「筒状の下部電極６０」及び「（筒状の下部電極６０を）完成する」は，それぞれ，本願発明の「感光膜」，「電荷蓄積電極」及び「（電荷蓄積電極を）形成する」に相当し，また，引用発明の「上記周辺回路領域の上記ＳＯＧ膜５３及び上記長溝５５ａの上部をフォトレジスト膜５８で覆い，」は，本願発明の「前記周辺回路領域の全域を前記ガードリングの上部も含めて覆うように感光膜を積層した後，」に相当する。
　さらに，引用発明の「フッ酸系のエッチング液を用いたウェットエッチングにより，上記メモリアレイの上記溝５５の内部の上記酸化シリコン膜５７，及び上記溝５５の隙間の上記ＳＯＧ膜５３を除去」することは，本願発明の「セル領域の前記コンタクト内に埋め立てた埋立層を除去する」こと，及び「前記感光膜をマスクとして前記セル領域に積層したキャパシタ酸化膜を除去」することに相当する。
　そうすると，本願発明と引用発明とは，「前記ポリシリコン層及び前記埋立層が，前記コンタクト及び前記ガードリングの内部にのみ残るようにしたもの」「の前記周辺回路領域の全域を前記ガードリングの上部も含めて覆うように感光膜を積層した後，セル領域の前記コンタクト内に埋め立てた埋立層を除去する工程」，及び「前記感光膜をマスクとして前記セル領域に積層したキャパシタ酸化膜を除去して電荷蓄積電極を形成する工程」を含んでいる点で共通する。
　
（９）　引用発明の「ＤＲＡＭの情報蓄積用容量素子の下部電極の製造方法」は，本願発明の「キャパシタの電荷貯蔵電極の形成方法」に相当する。
　
（１０）　以上によれば，本願発明と引用発明との一致点及び相違点は次のとおりとなる。
　
＜　一致点　＞
「半導体基板の上に導電膜とスペーサーを有するゲートを形成する工程と，
　前記結果物の上に複数の絶縁膜を形成する工程と，
　前記結果物の上にコンタクトマスクを形成してエッチングでコンタクトホールを形成した後，コンタクトホールの内部にドープされたポリシリコンを蒸着して平坦化してプラグを形成する工程と，
　前記結果物の上にキャパシタ酸化膜を形成する工程と，
　感光膜を積層する工程と，
　前記プラグが露出するようにキャパシタ酸化膜をエッチングしてセル領域にコンタクトを形成すると同時に，セル領域と周辺回路領域とを区分するガードリングを形成する工程と，
　前記コンタクト及び前記ガードリング内を含む前記結果物の上にドープされたポリシリコン層を形成する工程と，
　前記結果物に埋立層を積層した後，前記ポリシリコン層及び前記埋立層が，前記コンタクト及び前記ガードリングの内部にのみ残るようにする工程と，
　前記ポリシリコン層及び前記埋立層が，前記コンタクト及び前記ガードリングの内部にのみ残るようにしたものの前記周辺回路領域の全域を前記ガードリングの上部も含めて覆うように感光膜を積層した後，セル領域の前記コンタクト内に埋め立てた埋立層を除去する工程と，
　前記感光膜をマスクとして前記セル領域に積層したキャパシタ酸化膜を除去して電荷蓄積電極を形成する工程と，
を含むキャパシタの電荷貯蔵電極の形成方法。」
　
＜　相違点　＞
・　相違点１
　「前記結果物の上に複数の絶縁膜を形成する」際に，本願発明は，「前記結果物の上に層間絶縁膜とバリア窒化膜とを蒸着する」のに対し，引用発明は，「ＳＯＧ膜４４をスピン塗布し，このＳＯＧ膜４４の上部に酸化シリコン膜４５を堆積した後，この酸化シリコン膜４５をＣＭＰ法で研磨してその表面を平坦化し，上記酸化シリコン膜４５の上部に酸化シリコン膜４６を堆積」する点。
　
・　相違点２
　「前記結果物の上にコンタクトマスクを形成」する際に，本願発明は，「前記結果物の上にコンタクトマスクを蒸着」するのに対し，引用発明は，「マスクとなるフォトレジスト膜４７」（本願発明の「コンタクトマスク」に相当。）を使用しており，「コンタクトマスクを蒸着」するものではない点。
　
・　相違点３
　「コンタクトホールの内部にドープされたポリシリコンを蒸着して平坦化してプラグを形成する」際に，本願発明は，「コンタクトホールの内部にドープされたポリシリコンを蒸着して研磨工程で平坦化してプラグを形成する」のに対し，引用発明は，「スルーホール４８（本願発明の「コンタクトホール」に相当。）の内部にｎ型不純物をドープした多結晶シリコン膜（本願発明の「ドープされたポリシリコン」に相当。）をＣＶＤ法で堆積（本願発明の「蒸着」に相当。）した後，この多結晶シリコン膜をエッチバックして平坦化し，上記スルーホール４８の内部に残すことによりプラグ４９（本願発明の「プラグ」に相当。）を形成」する点。
　
・　相違点４
　「前記結果物の上にキャパシタ酸化膜を形成する」際に，本願発明は，「キャパシタ酸化膜」「を蒸着する」のに対し，引用発明は，「ＳＯＧ膜５３（本願発明の「キャパシタ酸化膜」に相当。）をスピン塗布し，次いでベーク」する点。
　
・　相違点５
　「前記結果物の上にキャパシタ酸化膜を形成」し，「感光膜を積層」し，「前記プラグが露出するようにキャパシタ酸化膜をエッチングしてセル領域にコンタクトを形成すると同時に，セル領域と周辺回路領域とを区分するガードリングを形成する」際に，本願発明は，「ハードマスクポリシリコン被膜」「を蒸着」し，「前記ハードマスクポリシリコン被膜の上に反射防止膜を形成した後，感光膜を積層」し，「前記感光膜をマスクとして前記ハードマスクポリシリコン被膜を一次エッチングした後，再度エッチング時に残留したハードマスクポリシリコン被膜をマスク」として，上記「キャパシタ酸化膜」をエッチングするのに対し，引用発明は，このような構成を備えていない点。
　
・　相違点６
　「前記コンタクト及び前記ガードリング内を含む前記結果物の上にドープされたポリシリコン層を形成する」際に，本願発明は，「前記コンタクト及び前記ガードリング内を含む前記結果物の上に」「半球状の凸部を有するグレーン凸部を形成する」のに対し，引用発明は，このような構成を備えていない点。
　
・　相違点７
　「前記結果物に埋立層を積層した後，前記ポリシリコン層及び前記埋立層が，前記コンタクト及び前記ガードリングの内部にのみ残るようにする」際に，本願発明は，「前記結果物に埋立層を積層した後，前記ポリシリコン層，前記グレーン凸部及び前記埋立層が，前記コンタクト及び前記ガードリングの内部にのみ残るように，ＣＭＰ研磨工程で前記結果物を平坦化する」のに対し，引用発明では，「溝５５」（本願発明の「コンタクト」に相当。），及び「長溝５５ａ」（本願発明の「ガードリング」に相当。）それぞれの内側（内壁及び底部）に，本願発明の「グレーン凸部」に相当する構成は形成されておらず，また，引用発明は，「上記酸化シリコン膜５７（本願発明の「埋立層」に相当。）をエッチバックして上記ＳＯＧ膜５３（本願発明の「キャパシタ酸化膜」に相当。）の上部の多結晶シリコン膜５６（本願発明の「ドープされたポリシリコン層」に相当。）をエッチバックすることにより，上記溝５５及び上記長溝５５ａそれぞれの内側（内壁及び底部）に上記多結晶シリコン膜５６，及びエッチバックされなかった上記酸化シリコン膜５７を残」すもので，本願発明のように，「ＣＭＰ研磨工程で前記結果物を平坦化する」ものではない点。
　
・　相違点８
　本願発明の「前記結果物の前記周辺回路領域の全域を前記ガードリングの上部も含めて覆うように感光膜を積層した後，セル領域の前記コンタクト内に埋め立てた埋立層を除去する工程」における「前記結果物」は，「前記ポリシリコン層，前記グレーン凸部及び前記埋立層が，前記コンタクト及び前記ガードリングの内部にのみ残るように」したものであるのに対し，引用発明では，「溝５５」（本願発明の「コンタクト」に相当。），及び「長溝５５ａ」（本願発明の「ガードリング」に相当。）それぞれの内側（内壁及び底部）に，本願発明の「グレーン凸部」に相当する構成は形成されていない点。
　
・　相違点９
　本願発明は，「前記ガードリングは，幅が０．１〜０．５μｍで形成する」のに対し，引用発明は，「長溝５５ａ」（本願発明の「ガードリング」に相当。）の幅について開示がない点。
　
５　相違点についての判断
（１）　相違点１について
ア　　周知例１
　本願の優先権主張日前に日本国内において頒布された刊行物である特開平１０−１４４７８８号公報（以下「周知例１」という。）には，図１（ａ）及び（ｂ）とともに，次の記載がある。
　
「【００２６】図１は本発明の半導体装置の製造方法の製造工程を示す断面図である。図１（ａ）に至るまでの工程について説明する。（中略）次に，酸化シリコンのゲート電極被覆絶縁膜２１を厚さ約２０ｎｍで全面にＣＶＤして堆積させ，その上層に窒化シリコンを約４０ｎｍＣＶＤして半導体被覆層２２を形成し，図１（ａ）に至る。
【００２７】次に，図１（ｂ）に示すように，
半導体被覆層２２上に層間絶縁膜２３を例えばＢＰＳＧを５００ｎｍ程度堆積させて形成し，リフロー又はエッチバックして平坦化する。次に層間絶縁膜２３上全面に窒化シリコンを約１００ｎｍＣＶＤして堆積する
　
イ　　周知例２
　本願の優先権主張日前に日本国内において頒布された刊行物である特開平１１−２８９０８７号公報（以下「周知例２」という。）には，図３（ｃ）とともに，次の記載がある。
　
「【００２４】次に，図３（ｃ）に示すように，
全面にＰＳＧ（リンガラス）やＢＰＳＧ（ボロン−リンガラス）などからなる層間絶縁膜２０を堆積し，さらにＬＰ−ＣＶＤ法により全面にＳｉＮ膜２１を堆積する
　
ウ　　判断
　半導体装置を製造する際に，半導体基板の上に層間絶縁膜と窒化膜とを形成することは，引用例２の段落【００２０】〜【００２４】の記載（上記３，（１）及び（２），ア参照。），周知例１及び周知例２にみられるように周知の技術であり，層間絶縁膜及び窒化膜を化学気相蒸着(Chemical Vapor Deposition：ＣＶＤ)により形成することは，当該技術分野において普通に行われていることである。また，層間絶縁膜とともに形成される窒化膜が，その後の酸化工程時やエッチング時において，バリア窒化膜として機能することも，引用例２の段落【００２０】〜【００２４】の記載にみられるように，当該技術分野においてよく知られたことである。
　そうすると，引用発明において，「ＳＯＧ膜４４をスピン塗布し，このＳＯＧ膜４４の上部に酸化シリコン膜４５を堆積した後，この酸化シリコン膜４５をＣＭＰ法で研磨してその表面を平坦化し，上記酸化シリコン膜４５の上部に酸化シリコン膜４６を堆積」することに代えて，層間絶縁膜とバリア窒化膜とを蒸着すること（相違点１に係る構成とすること）は，引用例２の段落【００２０】〜【００２４】の記載，周知例１及び周知例２にみられるような周知の技術に基づいて，当業者が容易に想到し得たものである。
　
（２）　相違点２について
ア　　周知例３
　原査定の拒絶の理由に引用された，本願の優先権主張日前に日本国内において頒布された刊行物である特開平１１−１８６５２１号公報（以下「周知例３」という。）には，図１２（Ａ）〜（Ｃ）とともに，次の記載がある。
　
「【０００２】
【従来の技術】従来のキャパシタ電極の形成方法を図１２〜図１４に基づいて説明する。
図１２(Ａ)は，通常のダイナミックランダムアクセスメモリ(ＤＲＡＭ)の製造工程により，ビット線まで形成した半導体装置
シリコン基板10上に第１のシリコン酸化膜60が堆積され，このシリコン酸化膜60上にビット線70が形成されている。ビット線70を覆って第２のシリコン酸化膜61が堆積され，その表面を化学機械研磨(ＣＭＰ)により平坦化してシリコン窒化膜62が堆積されている
【０００３】図１２(Ｂ)に示されるように，
シリコン窒化膜62上にポリシリコンから成るホールマスク層63を堆積し，通常のフォトリソグラフィプロセスによりレジストパターン64を形成し，これをマスクとしてシリコン窒化膜62をストッパーとする条件でホールマスク層63を異方的にエッチングする
さらにポリシリコンを堆積し，異方的にエッチングすることにより，図１２(Ｃ)に示されるようにサイドウォールを形成してフォトリソグラフィプロセスで形成されたホールより小径のホールをホールマスク層63に形成する
　
イ　　周知例４
　本願の優先権主張日前に日本国内において頒布された刊行物である特開平０６−２７５５７４号公報（以下「周知例４」という。）には，図６（ａ）〜（ｄ）とともに，次の記載がある。
　
「【００７１】本実施例においてエッチング・サンプルとして用いたウェハを，図６（ａ）に示す。このウェハは，
Ａｌ系配線膜３１上にＳｉＯ
２
層間絶縁膜３２とポリシリコン膜３３が順次積層され，さらにこの上にレジスト・マスク３４が形成されたものである。上記レジスト・マスク３４には，ビアホールの開口位置に開口部３５が形成されている
【００７２】このウェハを有磁場マイクロ波プラズマ・エッチング装置にセットし，一例として下記の条件で
ポリシリコン膜３３をエッチングした
（中略）
これにより，図６（ｂ）に示されるようにポリシリコン膜パターン３３ａが形成された。
【００７３】次に，実施例１と同じ条件で
レジスト・マスク３４をアッシングし，図６（ｃ）に示されるように，ＳｉＯ
２
層間絶縁膜３２上にポリシリコン膜パターン３３ａのみを残した状態とした。さらに，一例として以下の条件でＳｉＯ
２
層間絶縁膜３２をエッチングした
（中略）
このエッチング過程により，異方性形状を有するビアホール３６が形成された
　
ウ　　判断
　絶縁膜上にパターニングされたマスクを形成し，このマスクを用いて上記絶縁膜をエッチングすることにより，上記絶縁膜にホールを形成する際に，上記マスクをポリシリコン膜で構成することは，周知例３及び４にみられるように周知の技術であり，また，ポリシリコン膜を化学気相蒸着(Chemical Vapor Deposition：ＣＶＤ)により形成することは，当該技術分野において普通に行われていることである。
　さらに，本願の明細書又は図面には，「コンタクトマスク」の具体的な構成，「コンタクトマスク」を蒸着により形成する際の具体的な形成方法，及び「前記結果物の上にコンタクトマスクを蒸着してエッチングでコンタクトホールを形成」することによる作用効果について記載されていないから，本願発明における「前記結果物の上にコンタクトマスクを蒸着してエッチングでコンタクトホールを形成」することに，技術的意義は見出せない。
　そうすると，引用発明において，「マスクとなるフォトレジスト膜４７」（本願発明の「コンタクトマスク」に相当。）に代えてポリシリコン膜を使用し，「コンタクトマスクを蒸着」すること（相違点２に係る構成とすること）は，当業者が適宜なし得ることである。
　
（３）　相違点３について
　上記２，（１），イ，（ア）から，引用例１には，「酸化シリコン膜２６」，「酸化シリコン膜２５」及び「ＳＯＧ膜２４」を除去して形成された「コンタクトホール２８，２９」の内部に「プラグ３０」を形成する際に，上記「酸化シリコン膜２６」の上部にｎ型不純物をドープした多結晶シリコン膜をＣＶＤ法で堆積した後，この多結晶シリコン膜をＣＭＰ法で研磨して上記「コンタクトホール２８，２９」の内部に残すことにより上記「プラグ３０」を形成することが記載されている。
　そうすると，引用発明において，「スルーホール４８（本願発明の「コンタクトホール」に相当。）の内部にｎ型不純物をドープした多結晶シリコン膜（本願発明の「ドープされたポリシリコン」に相当。）をＣＶＤ法で堆積（本願発明の「蒸着」に相当。）した後，この多結晶シリコン膜を」「平坦化し，上記スルーホール４８の内部に残すことによりプラグ４９（本願発明の「プラグ」に相当。）を形成する」際に，上記多結晶シリコン膜の平坦化を，エッチバックによる方法ではなく，「プラグ３０」と同様に，ＣＭＰ研磨工程で行うこと（相違点３に係る構成とすること）は，引用例１の上記の記載に接した当業者が容易になし得たものである。
　
（４）　相違点４について
　酸化膜を蒸着により形成することは，引用例２の段落【００２０】〜【００２４】の記載（上記３，（１）及び（２），ア参照。）にみられるように，当該技術分野では常套手段であるから，引用発明において，「前記結果物の上にキャパシタ酸化膜を形成する」際に，「ＳＯＧ膜５３（本願発明の「キャパシタ酸化膜」に相当。）をスピン塗布し，次いでベーク」するか，酸化膜を蒸着する（相違点４に係る構成とする）かは，当業者が適宜選択し得ることである。
　
（５）　相違点５について
ア　　周知例５
　原査定の拒絶の理由に引用された，本願の優先権主張日前に日本国内において頒布された刊行物である１１−２３８８５９号公報（以下「周知例５」という。）には，図６とともに，次の記載がある。
　
「【００１１】
【発明の実施の形態】以下，本発明を適用した実施の形態を図面に基づいて説明する。尚，
ここでは，ＣＯＢ（Capacitor Over Bitline) 型のスタックドキャパシタＤＲＡＭと，それ以外の素子を同一基体上に形成してなるＳＯＣ化された半導体装置の製造に本発明を適用した場合を例に取って実施形態の説明を行う
【００１２】（第１実施形態）図１〜図８は，請求項１記載の製造方法を適用した実施形態を示す断面工程図である。
（中略）
【００２４】次に，図６（１）に示すように，記憶ノード４１ａを覆う状態で，誘電体膜４３を形成する。（中略）その後，この誘電体膜４３を形成してなる基体上に，例えばd-polyＳｉまたは窒化チタン（ＴｉＮ）等からなる導電性材料層４４を成膜する。この導電性材料層４４が，請求項１に示す導電性材料層に対応するものである。次に，
この導電性材料層４４上に，ここでは図示を省略した反射防止膜（例えばＳｉＯＮ膜）をプラズマＣＶＤ成膜によって形成する
【００２５】
その後，図６（２）に示すように，この反射防止膜上に，ＳｉＯ
２
膜（すなわち，請求項１に示す絶縁膜であり，ＳｉＯ
２
膜に限定されることはない）４５を数１００ｎｍ程度の膜厚でＣＶＤ成膜によって形成した後，ＳｉＯ
２
膜４５上にレジストパターン４６を形成する。この際，上記反射防止膜によって，レジストパターン４６を形成するためのリソグラフィーにおける露光が精密に行われる。しかる後，このレジストパターン４６をマスクに用いたエッチングによって，ロジック領域１１ｂにゲート電極１６やソース／ドレイン２０に達する孔（溝を含む）４７を形成する
　
イ　　周知例６
　本願の優先権主張日前に日本国内において頒布された刊行物である特開２０００−１６４７０１号公報（以下「周知例６」という。）には，図９（Ａ）〜（Ｃ）とともに，次の記載がある。
　
「【０００３】図９（Ａ）は，層間絶縁膜にホールが開口される前の状態を表す断面図である。図９（Ａ）に示す如く，従来の製造方法では，先ず，シリコン基板１０若しくは図示されない配線パターンの上部に，層間絶縁膜１２が形成される。
層間絶縁膜１２の上には，ＳｉＯＮ或いは有機系の反射防止膜１４が形成される。反射防止膜１４の上部には，ホールを設ける位置に開口部１８を有するフォトレジスト１６がパターニングされる。反射防止膜１４は，フォトレジスト１６の写真製版の際に，シリコン基板１０や配線パターンで反射が生ずるのを防止するため膜である
【０００４】
フォトレジスト１６がパターニングされると，次いで，反射防止膜１２の異方性エッチング（図９（Ｂ）），および，層間絶縁膜１２の異方性エッチング（図９（Ｃ））が順次行われる。この際，フォトレジスト１６はマスクとして機能する。上記の方法によれば，層間絶縁膜１２を貫通するホール２０を設けることができる
　
ウ　　判断
　上記（２），ア及びイから，絶縁膜上にパターニングされたマスクを形成し，このマスクを用いて上記絶縁膜をエッチングすることにより，上記絶縁膜にホールを形成する際に，上記絶縁膜上にポリシリコン膜を形成し，上記ポリシリコン膜の上に感光膜であるレジスト膜を積層し，上記レジスト膜をマスクとして上記ポリシリコン膜をエッチングした後，残留した上記ポリシリコン膜をマスクとして上記絶縁膜をエッチングすることは，周知例３及び４にみられるように周知の技術であり，また，ポリシリコン膜を化学気相蒸着(Chemical Vapor Deposition：ＣＶＤ)により形成することは，当該技術分野では普通に行われていることであるから，引用発明において，「前記結果物の上にキャパシタ酸化膜を形成」し，「感光膜を積層」し，「前記プラグが露出するようにキャパシタ酸化膜をエッチングしてセル領域にコンタクトを形成すると同時に，セル領域と周辺回路領域とを区分するガードリングを形成する」際に，「ハードマスクポリシリコン被膜」「を蒸着」し，「前記ハードマスクポリシリコン被膜の上に」「感光膜を積層」し，「前記感光膜をマスクとして前記ハードマスクポリシリコン被膜を一次エッチングした後，再度エッチング時に残留したハードマスクポリシリコン被膜をマスク」として，上記「キャパシタ酸化膜」をエッチングすることは，周知例３及び４にみられるような周知の技術を適用することにより，当業者が容易になし得たものである。
　また，エッチング処理が施される被膜上に，感光膜であるレジスト膜を積層し，このレジスト膜をパターニングして，上記被膜のエッチング時のマスクとして用いる際に，上記被膜の上に反射防止膜を形成した後，感光膜を積層することは，周知例５及び６にみられるように常套手段であるから，引用発明において，「前記ハードマスクポリシリコン被膜の上に反射防止膜を形成した後，感光膜を積層」することは，周知例３及び４にみられるような周知の技術を適用する際に，当業者が適宜なし得ることである。
　そうすると，引用発明において，相違点５に係る構成とすることは，周知例３及び４にみられるような周知の技術，並びに周知例５及び６にみられるような常套手段に基づいて，当業者が容易に想到し得たものである。
　
（６）　相違点６〜９について
（６−１）　相違点６及び７について
ア　　引用例２の段落【００２８】〜【００３０】（上記３，（１）及び（２），イ参照。）には，ＤＲＡＭセルキャパシタのストレージ電極を形成する際に，「酸化膜１１０」及び「酸化膜１０５」に「拡張されたオープニング１１２ａ」を形成した後，上記「拡張されたオープニング１１２ａ」の内面を含む上記「酸化膜１１０」の表面に「ストレージ電極膜１１４」，及び半球状の凸部を有するグレーン凸部である「ＨＳＧポリシリコンノジュール(nodule;asperities凹凸部分)１１６」を形成すること，並びにストレージ電極にＨＳＧポリシリコンノジュールを適用することにより，ストレージ電極の表面積を広められることが記載されており，引用発明において，「上記溝５５（本願発明の「コンタクト」に相当。）及び上記長溝５５ａ（本願発明の「ガードリング」に相当。）が形成された上記ＳＯＧ膜５３（本願発明の「キャパシタ酸化膜」に相当。）の上部に（本願発明の「前記結果物の上に」に相当。），ｎ型不純物をドープした多結晶シリコン膜５６（本願発明の「ドープされたポリシリコン層」に相当。）を堆積（本願発明の「形成」に相当。）し，上記溝５５及び上記長溝５５ａそれぞれの内側（内壁及び底部）に上記多結晶シリコン膜５６を堆積」する際に，「筒状の下部電極６０」（本願発明の「電荷蓄積電極」に相当。）の表面積を広めるために，上記「多結晶シリコン膜５６」と半球状の凸部を有するグレーン凸部を形成すること（相違点６に係る構成とすること）は，引用例２の段落【００２８】〜【００３０】に記載された発明を適用することにより，当業者が容易に想到し得たものである。
　
イ　　さらに，引用例２の段落【００２８】〜【００３０】（上記３，（１）及び（２），イ参照。）には，ＤＲＡＭセルキャパシタのストレージ電極を形成する際に，上記「拡張されたオープニング１１２ａ」が完全に充填される時まで上記「ＨＳＧポリシリコンノジュール１１６」及び上記「ストレージ電極膜１１４」上に「酸化膜１１８」を蒸着し，上記「拡張されたオープニング１１２ａ」両側の上記「酸化膜１１０」の上部表面が露出される時まで，上記「酸化膜１１８」，上記「ＨＳＧポリシリコンノジュール１１６」及び上記「ストレージ電極膜１１４」の一部を，ＣＭＰ工程により平坦化エッチングすることが記載されている。
　ここで，引用発明において，「上記多結晶シリコン膜５６の上部に上記溝５５及び上記長溝５５ａを埋め込むのに十分な膜厚の酸化シリコン膜５７（本願発明の「埋立層」に相当。）を堆積し，次に（本願発明の「積層した後」に相当。），上記酸化シリコン膜５７をエッチバックして上記ＳＯＧ膜５３の上部の多結晶シリコン膜５６をエッチバックすることにより，上記溝５５及び上記長溝５５ａそれぞれの内側（内壁及び底部）に上記多結晶シリコン膜５６，及びエッチバックされなかった上記酸化シリコン膜５７を残」す際に，残された上記「多結晶シリコン膜５６」及び上記「酸化シリコン膜５７」それぞれの上部表面が，上記「ＳＯＧ膜５３」の上部表面と平坦面を構成するようにしても，それ以降の製造工程によって，上記「筒状の下部電極６０」の内部に補強部材となる上記「酸化シリコン膜５７」が残り，上記「筒状の下部電極６０」の機械的強度を向上できることは，引用例１の記載に接した当業者には明らかであるから，引用発明において，「上記酸化シリコン膜５７をエッチバックして上記ＳＯＧ膜５３の上部の多結晶シリコン膜５６をエッチバックすること」に代えて，上記「ＳＯＧ膜５３」の上部の上記「酸化シリコン膜５７」，上記「多結晶シリコン膜５６」及び上記グレーン凸部を，上記「ＳＯＧ膜５３」の上部表面が露出するまで，ＣＭＰ研磨工程で平坦化することにより，上記「多結晶シリコン膜５６」，上記グレーン凸部及び上記「酸化シリコン膜５７」が，上記「溝５５」及び上記「長溝５５ａ」それぞれの内側（内壁及び底部）にのみ残るようにすること（相違点７に係る構成とすること）も，引用例２の段落【００２８】〜【００３０】に記載された発明を適用することにより，当業者が容易に想到し得たものである。
　
（６−２）　相違点８において
　上記（６−１）で検討したとおり，引用発明において，「前記コンタクト及び前記ガードリング内を含む前記結果物の上にドープされたポリシリコン層と半球状の凸部を有するグレーン凸部を形成」し，「前記結果物に埋立層を積層した後，前記ポリシリコン層，前記グレーン凸部及び前記埋立層が，前記コンタクト及び前記ガードリングの内部にのみ残るように，ＣＭＰ研磨工程で前記結果物を平坦化する」こと（相違点６及び７に係る構成とすること）は，引用例２の段落【００２８】〜【００３０】に記載された発明を適用することにより，当業者が容易に想到し得たものであり，それによって，「前記ポリシリコン層，前記グレーン凸部及び前記埋立層が，前記コンタクト及び前記ガードリングの内部にのみ残るように」したものが結果物として得られることは明らかである。
　そうすると，引用発明において，相違点８に係る構成とすることも，引用例２の段落【００２８】〜【００３０】に記載された発明を適用することにより，当業者が容易に想到し得たものである。
　
（６−３）　相違点９について
ア　　引用例２の段落【００３３】〜【００３５】（上記３，（１）及び（２），ウ参照。）には，ストレージ電極の短縮方向長さが０．１７μｍである場合，「鋳型層１１１」（「酸化膜１１０」及び「酸化膜１０５」）に形成される，ＤＲＡＭセルキャパシタのストレージ電極形成のための「拡張されたオープニング１１２ａ」の短縮方向長さを０．３１μｍとすることが記載されており，上記「拡張されたオープニング１１２ａ」が，本願発明の「コンタクト」及び引用発明の「溝５５」に相当し，また，上記「短縮方向長さ」が，本願発明の「前記ガードリングは，幅が０．１〜０．５μｍで形成する」における「幅」，及び引用発明の上記「溝５５」の幅に相当することは明らかである。
　そうすると，引用発明に引用例２の段落【００２８】〜【００３０】に記載された発明を適用して，「上記溝５５（本願発明の「コンタクト」に相当。）及び上記長溝５５ａ（本願発明の「ガードリング」に相当。）が形成された上記ＳＯＧ膜５３（本願発明の「キャパシタ酸化膜」に相当。）の上部に（本願発明の「前記結果物の上に」に相当。），ｎ型不純物をドープした多結晶シリコン膜５６（本願発明の「ドープされたポリシリコン層」に相当。）」と半球状の凸部を有するグレーン凸部「を堆積（本願発明の「形成」に相当。）し，上記溝５５及び上記長溝５５ａそれぞれの内側（内壁及び底部）に上記多結晶シリコン膜５６」と上記半球状の凸部を有するグレーン凸部「を堆積」する際に，上記「溝５５」を，幅が０．１〜０．５μｍで形成することは，形成しようとする「筒状の下部電極６０」（本願発明の「電荷蓄積電極」に相当。）の幅を考慮して，当業者が適宜設定し得る設計事項である。
　
イ　　ここで，引用発明の上記「溝５５」は，ＤＲＡＭを構成する各メモリセルの上記「筒状の下部電極６０」を形成するために設けられるから，上記「溝５５」の形成時には，同じ幅を有する上記「溝５５」が同時に多数形成される。そして，引用例１には，上記「溝５５」，及びこれと同時に形成される上記「長溝５５ａ」について，両者の幅を異ならせて形成することは記載されておらず，また，当該技術分野の技術常識に照らしても，上記両者の幅を異ならせて形成しなければならない事情もない。
　そうすると，引用例１の記載に接した当業者は，上記「溝５５」と上記「長溝５５ａ」とを同時に形成する際に，両者の幅を同じにして形成すると考えるのが自然であり，合理的である。
　
ウ　　以上によれば，上記アで検討したとおり，引用発明に引用例２に記載された発明を適用する際に，上記「溝５５」の幅を０．１〜０．５μｍに設定することは，当業者が適宜なし得る設計事項であり，また，上記イで検討したとおり，引用例１の記載に接した当業者は，上記「溝５５」と上記「長溝５５ａ」とを同時に形成する際に，両者の幅を同じにして形成すると考えるのが自然であり，合理的であるから，引用発明において，上記「長溝５５ａ」を，幅が０．１〜０．５μｍで形成すること（相違点９に係る構成とすること）は，引用発明に引用例２の段落【００２８】〜【００３０】に記載された発明を適用する際に，当業者が設定し得る設計事項である。
　
（７）　まとめ
　以上のとおり，相違点１は，引用発明において，引用例２の段落【００２０】〜【００２４】の記載，周知例１及び周知例２にみられるような周知の技術に基づいて，当業者が容易に想到し得たものであり，相違点２は，引用発明において当業者が適宜なし得ることであり，相違点３は，引用発明において，引用例１の記載に接した当業者が容易になし得たものであり，また，相違点４は，引用発明において当業者が適宜選択し得ることである。
　さらに，相違点５は，引用発明において，周知例３及び４にみられるような周知の技術，並びに周知例５及び６にみられるような常套手段に基づいて，当業者が容易に想到し得たものであり，相違点６〜８は，引用発明において，引用例２の段落【００２８】〜【００３０】に記載された発明を適用することにより，当業者が容易に想到し得たものであり，また，相違点９は，引用発明に引用例２の段落【００２８】〜【００３０】に記載された発明を適用する際に，当業者が適宜設定し得る設計事項である。
　したがって，本願発明は，引用例１に記載された発明（引用発明），引用例２に記載された発明，及び各周知技術に基づいて，当業者が容易に発明をすることができたものであり，特許法第２９条第２項の規定により特許を受けることができない。
　
　
第３　結言
　
　以上検討したとおり，本願の請求項１に係る発明は，特許法第２９条第２項の規定により特許を受けることができないから，その余の請求項について検討するまでもなく，本願は拒絶されるべきものである。
　
　よって，結論のとおり審決する。