(57)【特許請求の範囲】
【請求項１】
半導体基板にＳＴＩ構造の第１の素子分離領域を形成し、前記第１の素子分離領域により第１の基板領域において第１の素子領域を画成する工程と、
前記第１の素子領域に、第１の酸化膜パタ―ンと第１の窒化膜パタ―ンと第２の酸化膜パタ―ンとを順次積層した積層パタ―ンを含む不揮発性半導体メモリ素子を第１の半導体素子として形成する工程と、
前記半導体基板の第２の基板領域に含まれる第２の素子領域に、第３の酸化膜パタ―ンを含む第２の半導体素子を形成する工程と、
を含み、
前記第１の半導体素子を形成する工程は、
前記第１の基板領域および前記第２の基板領域を覆うように第１の酸化膜および窒化膜を順次形成する工程と、
前記第１の酸化膜および前記窒化膜を、前記第１の素子領域を覆ったまま、前記第２の素子領域においてパターニングし、前記第２の素子領域において前記第１の酸化膜および前記窒化膜の積層よりなるマスクパタ―ンを形成する工程と、
前記窒化膜の表面を酸化することにより、前記第１の素子領域において前記窒化膜上に第２の酸化膜を形成する酸化工程と、
前記第１の素子領域において前記第１の酸化膜と前記窒化膜と前記第２の酸化膜と順次積層した積層膜をパターニングすることにより、前記第１の酸化膜パタ―ンと前記第１の窒化膜パタ―ンと前記第２の酸化膜パタ―ンを順次積層した前記積層パタ―ンを形成する工程と、
を含み、
前記第２の半導体素子を形成する工程は、前記第２の基板領域において前記マスクパタ―ンをマスクに前記半導体基板の表面を熱酸化することにより前記第３の酸化膜パタ―ンを形成する酸化工程を含み、
前記第２の酸化膜を形成する熱酸化工程と前記第３の酸化膜パタ―ンを形成する酸化工程とは同時に実行されることを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の半導体素子は、第１導電型の第１ウェルよりなるドリフト領域と、前記第１ウェルに含まれる第２導電型の第２ウェルとを有し、前記第２ウェルに第１導電型のソース領域が含まれ、前記第１ウェルに前記第２ウェルから離間して第１導電型のドレイン領域が含まれ、前記半導体基板の表面には前記第１ウェル中、前記第２ウェルと前記ドレイン領域との間に前記第３の酸化膜パタ―ンを備え、前記半導体基板上にゲート絶縁膜を介してゲート電極を、前記ゲート電極が前記ソース領域に隣接する第１の端部から前記第１の端部よりも前記ドレイン領域に近い第２の端部まで、前記ソース領域から前記第３の酸化膜パタ―ンの間においては前記第２ウェルおよび前記第１ウェルを前記ゲート絶縁膜を介して覆い、さらに前記ゲート電極は前記第２の端部まで前記第３の酸化膜パタ―ン上を延在するように有するＬＤＭＯＳトランジスタを含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記窒化膜をパターニングする工程は、前記第２の基板領域において前記半導体基板表面が、前記第２の素子領域を囲んで露出するように実行され、前記第３の酸化膜パタ―ンを形成する工程では、前記第２の素子領域を囲んで露出された前記半導体基板表面が同時に酸化され、前記第２の素子領域を囲んで第２の素子分離領域が、第４の酸化膜パタ―ンのかたちで形成されることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
さらに前記第２の基板領域において前記第２の素子領域を囲んで、ＳＴＩ構造の第２の素子分離領域を形成する工程を含み、前記第２の素子分離領域を形成する工程は、前記第１の素子分離領域を形成する工程と同時に実行されることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項５】
前記第１の半導体素子を形成する工程は、前記第１の酸化膜および前記窒化膜を形成する工程に先立って、前記第１の素子領域において前記半導体基板上にトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に浮遊ゲート電極となる第１の膜を、前記第１の膜が前記第１および第２の基板領域を覆うように形成する工程と、前記第１の膜をパターニングし、前記第２の基板領域から除去する工程と、を含むことを特徴とする請求項１〜４のうち、いずれか一項記載の半導体装置の製造方法。
【請求項６】
前記第１の半導体素子を形成する工程は、前記第１の酸化膜をトンネル酸化膜として形成する工程を含み、前記窒化膜は前記第１の酸化膜上に、電荷蓄積膜として形成されることを特徴とする請求項１〜４のうち、いずれか一項記載の半導体装置の製造方法。
【請求項７】
さらに前記第１の基板領域および前記第２の基板領域にわたり第２の膜を、前記第２の膜が前記第１の基板領域では前記積層パタ―ンを覆うように形成する工程と、前記第１の基板領域において前記第２の膜を、少なくとも前記積層パタ―ンを含めてパターニングし、前記不揮発性半導体メモリ素子の制御電極を形成する工程を含むことを特徴とする請求項５または６記載の半導体装置の製造方法。
【請求項８】
前記第２の膜をパターニングする工程と同時に、前記第２の基板領域においても前記第２の膜がパターニングされ、前記第２の半導体素子のゲート電極が形成されることを特徴とする請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
以下に説明する実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
いわゆる高電圧ＭＯＳトランジスタでは、特にチャネル領域のドレイン端近傍において大きな電界集中が発生しやすいため、ゲート絶縁膜のドレイン端における耐圧が重要である。
【０００３】
このような高電圧ＭＯＳトランジスタとして、ドレイン端近傍における耐圧を向上させるために、ドレイン領域をゲート電極から大きく離間させ、その間にドリフト領域を形成した、いわゆるＬＤＭＯＳ（Laterally Diffused MOS）構造が使われている。
【０００４】
このようなＬＤＭＯＳ構造のＭＯＳトランジスタ（以下ＬＤＭＯＳトランジスタと記す）でも、他の論理素子やフラッシュメモリとともに、半導体基板上に集積回路のかたちに集積化することが望まれている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２４６２７７号公報
【特許文献２】特開２０１１−２０４９３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
論理素子やフラッシュメモリでは、素子面積を低減するため、素子分離領域としていわゆるＳＴＩ（シャロートレンチアイソレーション）構造が一般的に使われている。ＳＴＩ構造の素子分離領域では半導体基板中に論理素子やフラッシュメモリの素子領域を囲んで素子分離溝を形成し、素子分離溝中にシリコン酸化膜などの絶縁膜を素子分離絶縁膜として形成することにより、所望の素子分離を実現している。
【０００７】
一方、ＬＤＭＯＳトランジスタなどの高電圧トランジスタでは耐圧を向上させるため、チャネル領域のドレイン側端とドレイン領域との間に、ゲート絶縁膜に連続してシリコン酸化膜などにより、素子分離領域と同様なフィールド酸化膜を形成し、ゲート電極のドレイン側端をかかるフィールド酸化膜上に延在させることにより、ゲート絶縁膜の膜厚をゲート電極のドレイン側端で実質的に増大させる構造が使われている。このようなフィールド酸化膜を形成したＬＤＭＯＳトランジスタでは、ソース領域から放出されゲート電極直下においてチャネル領域を通過したキャリアはさらに前記フィールド酸化膜の下を通過した後、前記ドレイン領域に到達する。従来、ＬＤＭＯＳトランジスタのフィールド酸化膜としては、ＬＯＣＯＳ（Local Oxidation of Silicon）プロセスにより形成されたシリコン酸化膜が広く使われている。
【０００８】
ＬＤＭＯＳトランジスタを他の論理素子やフラッシュメモリとともに共通の半導体基板上に集積する場合、前記フィールド酸化膜を論理素子やフラッシュメモリの素子分離領域と同時にＳＴＩ構造のかたちに形成することが考えられる。しかしこの場合、キャリアはＬＤＭＯＳトランジスタのドレイン端から深いＳＴＩ構造の下を通ってドレイン領域に達するため、キャリアの経路が長くなってしまう問題が生じる。またこれに伴い、素子のオン抵抗が増大してしまう問題が生じる。
【０００９】
一方、ＬＤＭＯＳトランジスタのフィールド酸化膜としてＳＴＩ構造を使う場合に、オン抵抗が増大しないように、ＬＯＣＯＳ構造の絶縁膜に対応して素子分離溝の深さを浅く形成し、フィールド酸化膜となるＳＴＩ構造の深さを浅くすることも考えられよう。しかし、このような構成では、他の半導体素子の素子分離領域をＳＴＩ構造に形成するプロセスとは別に、ＬＤＭＯＳトランジスタのフィールド酸化膜をより浅いＳＴＩ構造に形成するプロセスを実行する必要があり、半導体装置の製造工程が複雑になり、また製造費用が増大してしまう問題が生じる。また、このように素子分離溝の深さを浅くした場合、所望の素子分離効果を得るためには素子分離領域の幅を増加させる必要があり、結局のところ、素子分離領域の面積が増大してしまう問題も生じてしまう。
【００１０】
さらに論理素子やフラッシュメモリの素子分離領域にＳＴＩ構造を使い、ＬＤＭＯＳトランジスタについてのみＬＯＣＯＳ膜を使った場合には、ＳＴＩ構造の素子分離領域を形成した上に、さらにＬＯＣＯＳ構造の絶縁膜を形成する必要があり、工程数が増加し、半導体装置の製造費用が増大してしまう問題が避けられない。
【課題を解決するための手段】
【００１１】
一の側面によれば半導体装置の製造方法は、半導体基板にＳＴＩ構造の第１の素子分離領域を形成し、前記第１の素子分離領域により第１の基板領域において第１の素子領域を画成する工程と、前記第１の素子領域に、第１の酸化膜パタ―ンと第１の窒化膜パタ―ンと第２の酸化膜パタ―ンとを順次積層した積層パタ―ンを含む不揮発性半導体メモリ素子を第１の半導体素子として形成する工程と、前記半導体基板の第２の基板領域に含まれる第２の素子領域に、第３の酸化膜パタ―ンを含む第２の半導体素子を形成する工程と、を含み、前記第１の半導体素子を形成する工程は、前記第１の基板領域および前記第２の基板領域を覆うように第１の酸化膜および窒化膜を順次形成する工程と、前記第１の酸化膜および前記窒化膜を、前記第１の素子領域を覆ったまま、前記第２の素子領域においてパターニングし、前記第２の素子領域において前記第１の酸化膜および前記窒化膜の積層よりなるマスクパタ―ンを形成する工程と、前記窒化膜の表面を酸化することにより、前記第１の素子領域において前記窒化膜上に第２の酸化膜を形成する酸化工程と、前記第１の素子領域において前記第１の酸化膜と前記窒化膜と前記第２の酸化膜と順次積層した積層膜をパターニングすることにより、前記第１の酸化膜パタ―ンと前記第１の窒化膜パタ―ンと前記第２の酸化膜パタ―ンを順次積層した前記積層パタ―ンを形成する工程と、を含み、前記第２の半導体素子を形成する工程は、前記第２の基板領域において前記マスクパタ―ンをマスクに前記半導体基板の表面を熱酸化することにより前記第３の酸化膜パタ―ンを形成する酸化工程を含み、前記第２の酸化膜を形成する熱酸化工程と前記第３の酸化膜パタ―ンを形成する酸化工程とは同時に実行される。
【発明の効果】
【００１２】
本実施形態によれば、第１の半導体素子の素子分離をＳＴＩ構造の素子分離領域によりおこないつつ、第２の半導体素子にＬＯＣＯＳプロセスによりフィールド酸化膜を、工程数を増やすことなく形成することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態による半導体装置の製造工程を説明する工程断面図（その１）である。
【図２】第１の実施形態による半導体装置の製造工程を説明する工程断面図（その２）である。
【図３】第１の実施形態による半導体装置の製造工程を説明する工程断面図（その３）である。
【図４】第１の実施形態による半導体装置の製造工程を説明する工程断面図（その４）である。
【図５】第１の実施形態による半導体装置の製造工程を説明する工程断面図（その５）である。
【図６】第１の実施形態による半導体装置の製造工程を説明する工程断面図（その６）である。
【図７】第１の実施形態による半導体装置の製造工程を説明する工程断面図（その７）である。
【図８】第１の実施形態による半導体装置の製造工程を説明する工程断面図（その８）である。
【図９】第１の実施形態による半導体装置の製造工程を説明する工程断面図（その９）である。
【図１０】第１の実施形態による半導体装置の製造工程を説明する工程断面図（その１０）である。
【図１１】第１の実施形態による半導体装置の製造工程を説明する工程断面図（その１１）である。
【図１２】第１の実施形態による半導体装置の製造工程を説明する工程断面図（その１２）である。
【図１３】第１の実施形態による半導体装置の製造工程を説明する工程断面図（その１３）である。
【図１４】第１の実施形態による半導体装置の製造工程を説明する工程断面図（その１４）である。
【図１５】第１の実施形態による半導体装置の製造工程を説明する工程断面図（その１５）である。
【図１６】第１の実施形態による半導体装置の製造工程を説明する工程断面図（その１６）である。
【図１７】第１の実施形態による半導体装置の製造工程を説明する工程断面図（その１７）である。
【図１８】第１の実施形態による半導体装置の製造工程を説明する工程断面図（その１８）である。
【図１９】第１の実施形態による半導体装置の製造工程を説明する工程断面図（その１９）である。
【図２０】第１の実施形態による半導体装置の製造工程を説明する工程断面図（その２０）である。
【図２１】第１の実施形態による半導体装置の製造工程を説明する工程断面図（その２１）である。
【図２２】第１の実施形態による半導体装置の製造工程を説明する工程断面図（その２２）である。
【図２３】第１の実施形態による半導体装置の製造工程を説明する工程断面図（その２３）である。
【図２４】第１の実施形態による半導体装置の製造工程を説明する工程断面図（その２４）である。
【図２５】第１の実施形態におけるＬＤＭＯＳトランジスタの動作を説明する断面図である。
【図２６】第１の実施形態の比較例によるＬＤＭＯＳトランジスタを説明する断面図である。
【図２７】第１の実施形態の一変形例によるＬＤＭＯＳトランジスタを説明する断面図である。
【図２８】第２の実施形態による半導体装置の製造工程を説明する工程断面図（その１）である。
【図２９】第２の実施形態による半導体装置の製造工程を説明する工程断面図（その２）である。
【図３０】第２の実施形態による半導体装置の製造工程を説明する工程断面図（その３）である。
【図３１】第２の実施形態による半導体装置の製造工程を説明する工程断面図（その４）である。
【図３２】第２の実施形態による半導体装置の製造工程を説明する工程断面図（その５）である。
【図３３】第２の実施形態による半導体装置の製造工程を説明する工程断面図（その６）である。
【図３４】第２の実施形態による半導体装置の製造工程を説明する工程断面図（その７）である。
【図３５】第２の実施形態による半導体装置の製造工程を説明する工程断面図（その８）である。
【図３６】第２の実施形態による半導体装置の製造工程を説明する工程断面図（その９）である。
【図３７】第２の実施形態による半導体装置の製造工程を説明する工程断面図（その１０）である。
【図３８】第２の実施形態による半導体装置の製造工程を説明する工程断面図（その１１）である。
【図３９】第２の実施形態による半導体装置の製造工程を説明する工程断面図（その１２）である。
【発明を実施するための形態】
【００１４】
［第１の実施形態］
以下、第１の実施形態による半導体装置の製造方法を、図１〜図２４の工程断面図を参照しながら説明する。
【００１５】
図１を参照するに、例えばｐ−型のシリコン基板２１上には基板領域２１Ａ，２１Ｂ，２１Ｃが定義されており、後で説明するように前記基板領域２１ＡにはｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタよりなる高速論理素子のための素子領域が、また基板領域２１Ｂには不揮発性メモリ素子であるフラッシュメモリのための素子領域が、さらに基板領域２１Ｃには高耐圧ＭＯＳトランジスタであるＬＤＭＯＳトランジスタのための素子領域が形成される。図１の工程では、前記シリコン基板２１上に前記基板領域２１Ａ〜２１Ｃにわたり、シリコン熱酸化膜よりなり膜厚が３ｎｍ〜３０ｎｍ、例えば１５ｎｍのパッド酸化膜１２１Ｏｐと、シリコン窒化膜よりなり膜厚が５０ｎｍ〜２００ｎｍ、例えば１５０ｎｍのマスク膜１２１Ｎが順次形成されている。
【００１６】
以下の実施形態の説明では便宜上、前記高速論理素子は１．８Ｖの電源電圧で動作し、フラッシュメモリは５Ｖの電源電圧で動作し、ＬＤＭＯＳトランジスタは４２Ｖの電源電圧で動作するものとするが、本実施形態がこれら特定の電源電圧で動作する素子に限定されるものではないことは明らかである。
【００１７】
次に図２の工程において前記マスク膜１２１Ｎおよびパッド酸化膜１２１Ｏｐは図示を省略したフォトリソグラフィプロセスによりパターニングされ、前記基板領域２１Ａ，２１Ｂに、素子分離領域に対応した開口部１２１Ａｐが形成される。
【００１８】
次に図３の工程において前記マスク膜１２１Ｎをエッチングマスクとして前記シリコン酸化膜１２１Ｏｐがパターニングされ、さらに前記マスク膜１２１Ｎをマスクに前記シリコン基板２１をドライエッチングすることにより、前記シリコン基板２１中に前記開口部１２１Ａｐに対応して深さが１５０ｎｍ〜５００ｎｍ、例えば３３０ｎｍの素子分離溝２１Ｔが形成される。
【００１９】
次に図４の工程において前記シリコン基板２１上に前記マスク膜１２１Ｎを覆って、かつ前記素子分離溝２１Ｔを充填するようにシリコン酸化膜１２１Ｏｘが例えばＣＶＤ法や高密度プラズマＣＶＤ法により堆積され、さらに図５の工程において前記シリコン酸化膜１２１Ｏｘが前記マスク膜１２１Ｎを研磨ストッパとした化学機械研磨（ＣＭＰ）により研磨され除去される。さらに前記マスク膜１２１Ｎおよびパッド酸化膜１２１Ｏｐ、および前記シリコン酸化膜１２１Ｏｘの基板２１表面から上方への突出部をウェットエッチングなどにより除去することにより、前記基板領域２１Ａ，２１ＢにＳＴＩ（シャロートレンチアイソレーション）構造の素子分離領域２１Ｉが形成されたシリコン基板２１が得られる。前記ＳＴＩ構造の素子分離領域２１Ｉは、前記基板領域２１Ａにおいては高速論理素子を構成するｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタの素子領域２１Ｎ，２１Ｐをそれぞれ画成し、前記基板領域２１Ｂにおいてはフラッシュメモリの素子領域２１Ｆを画成する。
【００２０】
次に図７の工程において前記シリコン基板２１の表面を熱酸化し、厚さが3ｎｍ〜30ｎｍ、例えば１０ｎｍの犠牲酸化膜２１Ｏｓを形成し、図８の工程において前記基板領域２１Ａを図示しないレジスト膜で覆い、前記シリコン基板２１中に前記犠牲酸化膜２１Ｏｓを介してｐ型不純物元素およびｎ型不純物元素をそれぞれのイオン注入工程によりイオン注入し、前記基板領域２１Ｂにおいては深いｎ型ウェル２１ＤＮＷおよび浅いｐ型ウェル２１ＰＷを、また前記基板領域２１ＣにおいてはＬＤＭＯＳトランジスタのドリフト領域となる深いｎ−型ウェル２１Ｄｒとｐ型ボディ領域となるより浅いｐ型ウェル２１Ｂｄｙを形成する。
【００２１】
前記深いｎ型ウェル２１ＤＮＷはリンイオン（Ｐ＋）を１ＭｅＶ〜３ＭｅＶ、例えば２ＭｅＶの加速電圧下、１×１０12ｃｍ-2〜４×１０13ｃｍ-2、例えば２．０×１０13ｃｍ-2のドーズ量で、また例えば０°のツイスト角でイオン注入することにより形成できる。一方、前記浅いｐ型ウェル２１ＰＷはボロンイオン（Ｂ＋）を２００ｋｅＶ〜５００ｋｅＶ、例えば４２０ｋｅＶの加速電圧下、１×１０13ｃｍ-2〜４×１０13ｃｍ-2、例えば２×１０13ｃｍ-2のドーズ量で、また例えば０°のツイスト角でイオン注入することにより形成できる。
【００２２】
さらに前記ドリフト領域２１ＤｒはＰ＋を最初は１ＭｅＶ〜３ＭｅＶ、例えば２ＭｅＶの加速電圧下、１×１０12ｃｍ-2〜５×１０12ｃｍ-2、例えば２．５×１０12ｃｍ-2のドーズ量で、次いで１５０ｋｅＶ〜８００ｋｅＶ、例えば５００ｋｅＶの加速電圧下、５×１０11ｃｍ-2〜5×１０12ｃｍ-2、例えば１．５×１０12ｃｍ-2のドーズ量で、また例えば７°のツイスト角で４方向からイオン注入することにより形成できる。
【００２３】
さらに前記ボディ領域２１Ｂｄｙは、Ｂ＋を最初は３００ｋｅＶ〜６００ｋｅＶ、例えば４２０ｋｅＶの加速電圧下、５×１０12ｃｍ-2〜３×１０13ｃｍ-2、例えば１．２×１０13ｃｍ-2のドーズ量で、次いで１００ｋｅＶ〜２５０ｋｅＶ、例えば１５０ｋｅＶの加速電圧下、１×１０12ｃｍ-2〜１×１０13ｃｍ-2、例えば５．０×１０12ｃｍ-2のドーズ量で、また例えば７°のツイスト角で４方向からイオン注入することにより形成できる。
【００２４】
なお上記のイオン注入において、注入の順序は適宜変更してもよい。
【００２５】
次に図９の工程で前記犠牲酸化膜２１Ｏｓを除去して新鮮なシリコン基板２１の表面を露出させ、図１０の工程において前記シリコン基板２１の上面を熱酸化することにより、前記基板領域２１Ｂに形成されるフラッシュメモリのトンネル絶縁膜となるシリコン酸化膜２２Ｔを、５ｎｍ〜３０ｎｍ，例えば１０ｎｍの膜厚に形成する。図１０の状態では前記シリコン酸化膜２２Ｔは前記基板領域２１Ａ〜２１Ｃを連続的に覆って形成されている。
【００２６】
次に図１１の工程において前記シリコン酸化膜２２Ｔ上にポリシリコン膜２３Ｆｌを、前記第１〜第３の基板領域にわたり連続的に形成し、さらに図１２の工程において前記ポリシリコン膜２３Ｆｌおよびその下のシリコン酸化膜２２Ｔをパターニングし、前記基板領域２１Ａおよび２１Ｃから除去する。これにより、前記基板領域２１Ｂにのみ、前記シリコン酸化膜２２Ｔと前記ポリシリコン膜２３Ｆｌを積層した構造が残される。図示の例では図１２の工程において前記基板領域２１Ａおよび２１Ｃにおいてはシリコン基板２１の表面が露出されているが、これらの領域において前記シリコン酸化膜２２Ｔを残してもよい。なお本実施形態では前記ポリシリコン膜２３Ｆｌとして、リン（Ｐ）を例えば６×１０19ｃｍ-3の濃度で含むポリシリコン膜を形成している。ただし前記ポリシリコン膜２３Ｆｌは異なった不純物元素あるいは異なった濃度でドープされていてもよく、また非ドープのポリシリコン膜であってもよい。また前記ポリシリコン膜２３Ｆｌの代わりにアモルファスシリコン膜を使うことも可能である。
【００２７】
次に図１３の工程において前記１２の構造上にシリコン酸化膜２４とシリコン窒化膜２５を、前記シリコン酸化膜２４とシリコン窒化膜２５が前記基板領域２１Ａ〜２１Ｃを、それぞれ層で３ｎｍ〜１５ｎｍおよび５ｎｍ〜２０ｎｍの膜厚、例えばそれぞれ６ｎｍおよび８ｎｍの膜厚で連続して覆うように形成する。前記基板領域２１Ａおよび２１Ｃにおいては前記シリコン酸化膜２４とシリコン窒化膜２５は前記シリコン基板２１の表面を直接に、あるいは前記シリコン酸化膜２２Ｔを介して覆っているが、前記基板領域２１Ｂにおいては前記ポリシリコン膜２３Ｆｌを覆っていることに注意すべきである。なお前記図１３の工程においてシリコン酸化膜２４およびシリコン窒化膜２５は典型的には熱ＣＶＤ法により形成される。
【００２８】
次に本実施形態では図１４の工程において前記シリコン窒化膜２５が基板領域２１Ｃにおいてパターニングされ、前記シリコン窒化膜２５中に、前記基板領域２１Ｃに形成されるＬＤＭＯＳトランジスタのフィールド酸化膜に対応した開口部２５Ａと、前記ＬＤＭＯＳトランジスタの素子領域を画成する素子分離領域に対応した開口部２５Ｂとが形成される。なお図１４の工程において前記シリコン窒化膜２５のパターニングに引き続きシリコン酸化膜２４のパターニングを行い、シリコン基板２１の表面を露出するように構成することもできる。
【００２９】
次に本実施形態では図１５の工程において前記図１４の構造を９５０℃の温度でウェット熱酸化し、前記シリコン窒化膜２５の表面に熱酸化膜２６を形成する。これにより、前記基板領域２１Ｂには前記シリコン膜２５Ｆｌ上に、前記シリコン酸化膜２４とシリコン窒化膜２５とシリコン酸化膜２６とを積層した、いわゆるＯＮＯ構造の絶縁膜２５ＯＮＯが形成される。また図１５の工程では同時に、前記基板領域２１Ｃにおいて前記開口部２５Ａに、いわゆるＬＯＣＯＳプロセスにより、前記ＬＤＭＯＳトランジスタのフィールド酸化膜として、厚さが１５０ｎｍ〜４００ｎｍ、例えば２５４ｎｍのシリコン酸化膜２７Ａが形成される。また同時に前記開口部２５Ｂに対応して、同様なシリコン酸化膜２７Ｂが素子分離膜として、前記ＬＤＭＯＳトランジスタの素子領域を画成するように形成される。前記シリコン窒化膜２５は前記基板領域２１Ａおよび基板領域２１Ｃにおいて、シリコン基板２１の酸化を阻止する耐酸化マスクパターンとして機能していることに注意すべきである。
【００３０】
このようにして基板領域２１Ｃに形成されたシリコン酸化膜２７Ａは、いわゆるＬＯＣＯＳ構造を有するため下半分がシリコン基板２１の表面よりも下に進入するものの、上半分はシリコン基板２１の表面上に突出する形状を有する。その結果、このようなシリコン酸化膜２７ＡをＬＤＭＯＳトランジスタのフィールド酸化膜として使った場合、フィールド酸化膜として十分な膜厚を確保しつつ、かつフィールド酸化膜の下端の深さを浅くすることができる。このため、後で説明するように、フィールド酸化膜の下を通過するキャリアの経路長を、仮に同じ膜厚のＳＴＩ構造の酸化膜を形成した場合に比べても、大幅に低減することが可能である。
【００３１】
本実施形態では次に図１６の工程において、前記論理素子のための基板領域２１Ａにおいて前記ｎチャネルＭＯＳトランジスタの素子領域２１ＮおよびｐチャネルＭＯＳトランジスタの素子領域２１Ｐに、それぞれｐ型およびｎ型のウェル２１ＡＰＷおよび２１ＡＮＷが形成され、さらに図１７の工程において前記基板領域２１Ａおよび基板領域２１Ｃから、前記ＯＮＯ構造の絶縁膜２５ＯＮＯを除去し、前記シリコン基板２１の表面を露出する。
【００３２】
さらに図１８の工程において前記図１７の構造を熱酸化し、前記基板領域２１Ａに前記素子領域２１Ｎおよび２１Ｐに形成されるｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのゲート絶縁膜となる熱酸化膜２８Ａを形成する。また図１８の工程では、同様な熱酸化膜２８Ｂが基板領域２１Ｃ中において素子領域２１ＤＬにも、前記ＬＤＭＯＳトランジスタのゲート絶縁膜として形成されている。図示の例では熱酸化膜２８Ａと２８Ｂとは同時に同じ膜厚で形成されているが、別々に、異なった膜厚で、例えば熱酸化膜２８Ｂが熱酸化膜２８Ａよりも大きな膜厚を有するように形成することも可能である。また図１８の例では熱酸化膜２８Ａが基板領域２１ＡにおいてＳＴＩ構造の素子分離領域２１Ｉを構成するシリコン酸化膜の表面にも形成されるように描画されているが、これはＳＴＩ構造の素子分離溝２１Ｔ中に形成されるＣＶＤ酸化膜の表面が熱酸化処理により改質された状態に対応しており、ＣＶＤ酸化膜が例えば高密度プラズマＣＶＤ法などにより形成された高品質のシリコン酸化膜であれば、このような改質層は形成されない場合もある。基板領域２２Ｂにおけるトンネル酸化膜２２Ｔも同様である。
【００３３】
次に図１９の工程において前記図１８の構造上にポリシリコン膜２９を、前記基板領域２１Ａ〜２１Ｃを連続的に覆って例えば１８０ｎｍの膜厚に形成し、さらに図２０の工程において前記ポリシリコン膜２９を、その下のＯＮＯ膜２５ＯＮＯおよびポリシリコン膜２３Ｆｌ、トンネル酸化膜２２Ｔともどもパターニングし、前記トンネル酸化膜２２Ｔ，ポリシリコン膜２３Ｆｌ，ＯＮＯ膜２５ＯＮＯ、およびポリシリコン膜２９を積層した積層ゲート構造２９Ｇを形成する。ここでポリシリコン膜２３Ｆｌはフラッシュメモリの浮遊ゲート電極を形成し、ポリシリコン膜２９はフラッシュメモリの制御電極を構成し、前記ＯＮＯ膜２５ＯＮＯは前記浮遊ゲート電極２３Ｆｌと制御電極２９の間において電極間絶縁膜を構成する。
【００３４】
さらに図２０の工程では、前記基板領域２１Ｂにおいて前記積層ゲート電極２９ＦＧをマスクにシリコン基板２１中にＰやＡｓなどのｎ型不純物元素をイオン注入法により導入し、前記フラッシュメモリの素子領域２１Ｆ中にｎ型ＬＤＤ領域２１ｆａおよび２１ｆｂを形成している。
【００３５】
さらに図２１の工程で前記積層ゲート電極２９ＦＧに薄い側壁絶縁膜２９ＦＳを形成し、前記浮遊ゲート電極２３Ｆｌの左右側壁面を前記側壁絶縁膜２９ＦＳにより囲む。
【００３６】
次に図２２の工程において前記ポリシリコン膜２９およびその下のシリコン酸化膜２８が基板領域２１Ａおよび２１Ｃにおいてパターニングされ、前記基板領域２１Ａにおいては前記素子領域２１Ｎにポリシリコンゲート電極２９Ｎが、また前記素子領域２１Ｐにポリシリコンゲート電極２９Ｐが、ゲート絶縁膜２８Ａを介して形成される。
【００３７】
同時に前記図２２の工程では前記ポリシリコン膜２９のパターニングにより、前記基板領域２１ＣにおいてＬＤＭＯＳトランジスタのゲート電極２９ＬＤが、前記基板領域２１Ｃ中のｐ型ウェル２１Ｂｄｙ上に位置する第１の端部から前記フィールド酸化膜２７Ａ上に位置する第２の端部まで連続して延在するようにパターニングされる。その際、前記ｐ型ウェル２１Ｂｄｙにおいては前記素子分離領域２１Ｂの端から前記ゲート電極２９ＬＤの第１の端部の間に前記ｐ型ウェル２１Ｂｄｙを露出する第１の開口部２８ＡＰが画成される。さらに前記ゲート電極２９ＬＤは、前記第１の端部から前記フィールド酸化膜２７Ａまでの間は前記シリコン基板２１の表面を、前記熱酸化膜２８Ｂを介して覆い、前記熱酸化膜２８Ｂは前記ＬＤＭＯＳトランジスタのゲート酸化膜を構成する。また前記ｐ型ウェル２１Ｂｄｙのうち、前記ゲート電極２９ＬＤにより覆われた部分にＬＤＭＯＳトランジスタのチャネル領域が形成される。さらに図２２の工程では前記熱酸化膜２８ＢがＬＤＭＯＳトランジスタのドレイン領域に対応する第２の開口部２８ＢＰにおいて除去されており、前記開口部２８ＢＰにおいてドリフト領域を構成する前記ｎ−型ウェルが露出されている。
【００３８】
さらに図２２の工程では、前記基板領域２１Ａ中、前記素子領域２１Ｎにおいて、前記ポリシリコンゲート電極２９Ｎの両側に、前記ポリシリコンゲート電極２０Ｎマスクとしたｎ型不純物元素のイオン注入により、ｎ型のソースエクステンション領域２１ａおよびドレインエクステンション２１ｂが形成されている。また同様に前記素子領域２１Ｐにおいて前記ポリシリコンゲート電極２９Ｐの両側に、前記ポリシリコンゲート電極２０Ｐをマスクとしたｐ型不純物元素のイオン注入により、ｐ型のソースエクステンション領域２１ｃおよびドレインエクステンション２１ｄが形成されている。
【００３９】
次に図２３の工程において、前記ゲート電極２９Ｎ，２９Ｐ，２９ＬＤの側壁面に側壁酸化膜２９Ｏｓが形成され、さらに前記基板領域２１Ａ中、前記素子領域２１Ｎには、前記ゲート電極２９Ｎおよび側壁酸化膜２９ＯｓをマスクにＰやＡｓなどのｎ型不純物元素がイオン注入される。これにより前記素子領域２１Ｎ中、前記側壁酸化膜２９Ｏの外側に、それぞれ前記ｎ型ソースエクステンション領域２９ａおよびドレインエクステンション領域２９ｂに部分的に重畳して、ｎ＋型のソース領域２１ｅおよびｎ＋型のドレイン領域２１ｆが形成される。またこれに伴い前記ポリシリコンゲート電極２９Ｎはｎ＋型にドープされる。前記ポリシリコンゲート電極２９Ｎは前記素子領域２１Ｎにおいて、前記ｎ＋型のソース領域２１ｅおよびドレイン領域２１ｆ、およびｎ型のソースエクステンション領域２１ａおよびドレインエクステンション領域２１ｂとともに、前記基板領域２１Ａに形成される高速論理素子の一部を構成するｎチャネルＭＯＳトランジスタを形成する。
【００４０】
また図２３の工程では、前記基板領域２１Ａ中、前記素子領域２１Ｐに、前記ゲート電極２９Ｐおよび側壁酸化膜２９ＯｓをマスクにＢなどのｐ型不純物元素がイオン注入される。これにより前記素子領域２１Ｐ中、前記側壁酸化膜２９Ｏの外側に、それぞれ前記ｐ型ソースエクステンション領域２９ｃおよびドレインエクステンション領域２９ｄに部分的に重畳して、ｐ＋型のソース領域２１ｇおよびｐ＋型のドレイン領域２１ｈが形成される。またこれに伴い前記ポリシリコンゲート電極２９Ｐもｐ＋型にドープされる。前記ポリシリコンゲート電極２９Ｐは前記素子領域２１Ｐにおいて、前記ｐ＋型のソース領域２１ｇおよびドレイン領域２１ｈ、およびｐ型のソースエクステンション領域２１ｃおよびドレインエクステンション領域２１ｄとともに、前記基板領域２１Ａに形成される高速論理素子の一部を構成するｐチャネルＭＯＳトランジスタを形成する。
【００４１】
また図２３の工程では前記基板領域２１Ｂにおいて、前記薄い側壁絶縁膜２９Ｆｓの外側に前記側壁酸化膜２９Ｏｓが形成され、前記積層ゲート電極構造２９ＦＧ，薄い側壁絶縁膜２９Ｆｓおよび側壁酸化膜２９Ｏｓをマスクとしたｎ型不純物元素のイオン注入により、前記素子領域２１Ｆ中、前記側壁酸化膜２９Ｏｓの外側に、それぞれ前記ソースエクステンション領域２９ｆａおよびドレインエクステンション領域２９ｆｂと部分的に重畳して、ｎ＋型のソース領域２９ｆｃおよびｎ＋型のドレイン領域２９ｆｄが形成される。またその際、前記積層ゲート電極構造２９ＦＧの最上層のポリシリコン膜２９はｎ＋型にドープされる。これにより前記基板領域２１Ｂでは素子領域２１Ｆに積層ゲート２９ＦＧを有するフラッシュメモリが形成される。
【００４２】
さらに図２３の工程では、前記基板領域２１Ｃにおいて前記ゲート電極２９ＬＦおよび側壁酸化膜２９ＯｓをマスクにＰやＡｓのｎ型不純物元素のイオン注入を行い、前記素子領域２１ＬＤの開口部２８ＡＰに対応して前記ｐ型ウェル２１Ｂｄｙ中、前記ゲート電極２９ＬＳの第１の端部に隣接してｎ＋型のソース領域２１ｌを、また前記開口部２８ＢＰに対応して前記ｎ型ドリフト領域２１Ｄｒ中にｎ＋型のドレイン領域２１ｍを、それぞれ形成する。その結果、前記基板領域２１Ｃでは前記素子領域２１ＬＤ中に、ソース領域２１ｌ，ドレイン領域２１ｍおよびゲート電極２９ＬＤを有するＬＤＭＯＳトランジスタが形成される。
【００４３】
さらに図２３の工程では前記開口部２８ＡＰに対応して前記ｐ型ウェル２１Ｂｄｙ中に、前記ソース領域２１ｌに隣接して、ｐ＋型のコンタクト領域２１ｎを、ウェル２１Ｂｄｙの電位制御のために形成する。
【００４４】
さらに図２４の工程において、前記素子領域２１Ｎにおいてはｎ＋型の前記ソース領域２１ｅおよびドレイン領域２１ｆさらに前記ゲート電極２９Ｎの表面に、また前記素子領域２１Ｐにおいてはｐ＋型の前記ソース領域２１ｇおよびドレイン領域２１ｈ、および前記ゲート電極２９Ｐの表面に、さらに前記素子領域２１Ｆにおいてはｎ＋型の前記ソース領域２１ｆｃおよびドレイン領域２１ｆｄ、さらに前記積層ゲート電極２９ＦＧ中のポリシリコン膜２９の表面に、また前記素子領域２１ＬＤにおいてはｎ＋型の前記ソース領域２１ｌおよびドレイン領域２１ｍ、およびポリシリコンゲート電極２９ＬＤの表面に、シリサイド層３０がサリサイド法により形成される。なお前記素子領域２１ＬＤにおいては前記シリサイド層３０は前記ｎ＋型ソース領域２１ｌとｐ＋型コンタクト領域２１ｎを接続して形成されている。
【００４５】
さらに前記シリコン基板２１上には前記ゲート電極２９Ｎ，２９Ｐ、積層ゲート構造２９ＦＧおよびゲート電極２９ＬＤを覆って層間絶縁膜３１が形成され、前記層間絶縁膜３１中に前記ソース領域２１ｅ，ドレイン領域２１ｆ，ソース領域２１ｇ，ドレイン領域２１ｈ，ソース領域２１ｆｃ，ドレイン領域２１ｆｄ，ソース領域２１ｌ，ゲート電極２９ＬＤおよび２１ｍにそれぞれ対応してビアプラグ３１Ａ〜３１Ｉが、それぞれのシリサイド層３０にコンタクトして形成される。
【００４６】
これにより、シリコン基板２１上に高速論理素子を構成するｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタが、フラッシュメモリおよびＬＤＭＯＳトランジスタとともに集積された半導体装置が得られる。
【００４７】
図２５は前記図２４におけるＬＤＭＯＳトランジスタの動作を説明する断面図である。
【００４８】
図２５を参照するに、ＬＤＭＯＳトランジスタではチャネル領域ＣＨが前記ｐ型ウェル２１Ｂｄｙ中、前記ゲート電極２９ＬＤの直下にゲート絶縁膜２８Ｂを隔てて形成されており、前記ソース領域２１ｌから放出されたキャリア（電子）は前記チャネル領域ＣＨを通過した後、図２５中、点線で示した経路Ｌに沿ってドリフト領域２１Ｄｒ中を通過し、ドレイン領域２１ｍに至る。その際、前記ゲート電極２９ＬＤの第２の端部、すなわちドレイン端は前記フィールド酸化膜２７Ａ上に位置しており、ゲート電極のドレイン端において放電が生じるのが抑制され、トランジスタの耐圧が向上する。
【００４９】
また図２５のＬＤＭＯＳトランジスタでは、キャリアは前記ドリフト領域２１Ｄｒ中を移動する際、前記フィールド酸化膜２７Ａの下を通過するが、全厚がＴのフィールド酸化膜２７Ａのうち、前記シリコン基板２１の表面より下に侵入している領域は、前記全厚Ｔの１／２にも達することがない。このため前記フィールド酸化膜２７Ａ直下におけるキャリア経路Ｌの深さｔはシリコン基板２１の表面から測って１／２Ｔに達することがなく（ｔ＜Ｔ／２）、さらにフィールド酸化膜２７Ａの両端には斜面部２７ａ，２７ｂが形成されているため、前記ドリフト領域２１Ｄｒ中におけるキャリアの経路長の、前記フィールド酸化膜２７Ａを迂回することにより生じる増加分はわずかである。
【００５０】
これに対し図２６は前記フィールド酸化膜２７Ａの代わりに、前記フィールド酸化膜２７Ａの厚さＴと同じ厚さのＳＴＩ構造のフィールド酸化膜１２７Ａを形成した、比較対照例によるＬＤＭＯＳトランジスタを示す断面図である。比較のため図２６中、図２５に対応する部分には同一の参照符号を付し説明を省略する。
【００５１】
図２６の比較対照例を参照するに、かかる構成では、点線で示したキャリアの経路Ｌが、基板２１の表面からの距離がＴの深さまで押し下げられることになり、またフィールド酸化膜１２７Ａの両端が略直角で、本実施形態におけるような斜面部２７ａ，２７ｂは存在しない。このため、かかる比較対照例での構成では、キャリア経路Ｌの経路長が図２５の本実施形態によるＬＤＭＯＳトランジスタと比較して大幅に増加してしまう。
【００５２】
さらに図２６の比較対照例の構成では、前記ＳＴＩ構造のフィールド酸化膜１２７Ａの深さを、前記フィールド酸化膜２７Ａの膜厚Ｔ、すなわち２４５ｎｍに等しく設定しているため、前記フィールド酸化膜１２７Ａの深さが他の基板領域２１Ａや２１Ｂに形成されているＳＴＩ構造の素子分離領域２１Ｉの深さ、すなわち３３０ｎｍよりも浅くなっていることに注意すべきである。これは、前記フィールド酸化膜１２７Ａの形成を、先に図１〜図６で示したＳＴＩ構造２１Ｉの形成工程とは別に実行する必要があることを意味している。しかし、図１〜図６の工程の後に、さらに同様な工程をもう一度くりかえすことは、製造工程数の大幅な増加につながってしまう。
【００５３】
一方図２６の比較対照例において、前記ＳＴＩ構造のフィールド酸化膜１２７Ａの形成をＳＴＩ構造の素子分離領域２１Ｉの形成と同時に行おうとすると、前記フィールド酸化膜１２７Ａの深さを素子分離領域２１Ｉの深さに合わせてより深く形成する必要があるが、このような構成では前記フィールド酸化膜１２７Ａの下を通過するキャリアの経路長はさらに増加してしまう。
【００５４】
また図２６の比較対照例において前記ＳＴＩ構造のフィールド酸化膜１２７Ａの深さを前記図２５の本実施形態におけるフィールド酸化膜２７Ａの深さｔに等しく形成しようとする場合を考える。このような場合には、前記フィールド酸化膜２７Ａの厚さが減少することに伴い、十分な耐圧を確保するためには、前記ドレイン領域２１ｍを前記ゲート電極２９ＬＤのドレイン端からより大きな距離だけ離間させる必要が生じる。その結果、ＳＴＩ構造を使っていても素子面積が増大してしまう問題が生じる。さらに先に説明したように前記図１〜図６の工程で素子分離領域２１Ｉを形成した後、前記フィールド酸化膜１２７Ａを形成するのに同様な工程を再び行う必要があり工程数が著しく増大してしまう問題も生じる。
【００５５】
これに対し本実施形態による半導体装置の製造方法では、図２５に示すいわゆるＬＯＣＯＳ構造のフィールド酸化膜２７Ａを有しオン抵抗の低いＬＤＭＯＳトランジスタを、フラッシュメモリ素子と同時に同じシリコン基板上に、工程数を増加させることなく形成することができるという格別の効果が得られるものである。
【００５６】
図２７は本実施形態の一変形例による半導体装置の構成を示す断面図である。図２７中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。図２７中、層間絶縁膜３１およびビアプラグ３１Ａ〜３１Ｈの図示は、簡単のため省略している。
【００５７】
図２７を参照するに、本実施形態では前記図１〜図６の工程により基板領域２１Ａ，２１ＢにＳＴＩ型の素子分離領域２１Ｉを形成する際、同時に基板領域２１ＣにおいてもかかるＳＴＩ型の素子分離領域２１Ｉを形成し、これにより素子領域２１ＬＤを画成する。かかる構成によれば、ＬＤＭＯＳトランジスタにおいてＳＴＩ型の素子分離領域を形成することにより、素子面積を低減することが可能となる。
【００５８】
なお図２７の構造は、例えば図１５のフィールド酸化膜２７Ａを形成する酸化処理工程において、前記基板領域２１Ｃを覆うＯＮＯ膜２５ＯＮＯに開口部２５Ａのみを形成しておくことにより得ることができる。
【００５９】
［第２の実施形態］
次に第２の実施形態による半導体装置の製造方法について、図２８〜図３９の工程断面図を参照しながら説明する。図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００６０】
本実施形態では先の実施形態における図７の工程に引き続き図２８の工程が実行され、前記半導体基板２１の中に前記基板領域２１Ａにおいては前記ｎチャネルＭＯＳトランジスタの素子領域２１Ｎに対応してｐ型ウェル２１ＡＰＷが、また前記ｐチャネルＭＯＳトランジスタの素子領域２１Ｐに対応してｎ型ウェル２１ＡＮＷが、それぞれ前記シリコン基板２１の表面に形成された厚さが１０ｎｍの犠牲酸化膜２１Ｏｓを介したイオン注入により、形成される。
【００６１】
また図２８の工程では前記基板領域２１Ｂにおいて深いｎ型ウェル２１ＤＮＷと浅いｐ型ウェル２１ＰＷが前記フラッシュメモリの素子領域２１Ｆのために、同様に前記犠牲酸化膜２１Ｏｓを介したイオン注入により形成され、さらに前記基板領域２１Ｃには前記ＬＤＭＯＳトランジスタのドリフト領域となる深いｎ型ウェル２１Ｄｒとチャネル領域となる浅いｐ型ウェル２１Ｂｄｙとが、同様に前記犠牲酸化膜２１Ｏｓを介したイオン注入により形成される。それぞれのイオン注入の条件は、先の実施形態の場合と同様に設定することができる。
【００６２】
本実施形態では次に図２９の工程において前記犠牲酸化膜２１Ｏｓが例えばＨＦなどを使ったウェットエッチングにより前記シリコン基板２１の表面から除去され、前記シリコン基板２１の表面には改めて熱酸化膜２２Ｔがトンネル酸化膜として、例えば７ｎｍの膜厚に形成される。さらに図２９の工程では前記トンネル酸化膜２２Ｔ上にフラッシュメモリの電荷蓄積膜となるシリコン窒化膜２５が、例えば熱ＣＶＤ法により、前記基板領域２１Ａ〜２１Ｃまで連続して、５ｎｍ〜３０ｎｍの厚さ、例えば１０ｎｍの厚さに形成される。
【００６３】
さらに図３０の工程で前記シリコン窒化膜２５は、前記基板領域２１Ｃにおいてパターニングされ、前記シリコン窒化膜２５中に、前記ＬＤＭＯＳトランジスタのフィールド酸化膜形成領域に対応して開口部２５Ａが、また前記ＬＤＭＯＳトランジスタの素子分離領域に対応して開口部２５Ｂが形成される。図示の例では前記開口部２５Ａおよび２５Ｂにおいて前記シリコン酸化膜２２Ｔが露出されているが、前記開口部２５Ａおよび２５Ｂは、前記シリコン基板２１の表面を露出するように形成してもよい。
【００６４】
さらに本実施形態では先の実施形態の図１５の工程に対応する図３１の工程において前記シリコン窒化膜２５の表面が熱酸化され、前記基板領域２１Ａ，２１Ｂにおいて前記シリコン窒化膜２５の表面に熱酸化膜２６が２ｎｍ〜３ｎｍの膜厚で形成される。その際、前記基板領域２１Ｃにおいては前記シリコン基板２１の表面が直接に、あるいは前記シリコン酸化膜２２Ｔを介して局所的に酸化されるいわゆるＬＯＣＯＳプロセスが生じ、前記開口部２５Ａおよび２５Ｂに対応して、ＬＯＣＯＳ構造を有し膜厚が１５０ｎｍ〜３５０ｎｍ、例えば２４５ｎｍのシリコン酸化膜２７Ａおよび２７Ｂが、それぞれ前記ＬＤＭＯＳトランジスタのフィールド酸化膜および素子分離絶縁膜として形成される。前記素子分離絶縁膜２７Ｂは前記ＬＤＭＯＳトランジスタの素子領域２１ＬＤを画成する。
【００６５】
次に図３２の工程において前記基板領域２１Ａおよび２１Ｃにおいて前記トンネル絶縁膜２２Ｔ，シリコン窒化膜２５および熱酸化膜２６を除去し、さらに図３３の工程において前記シリコン基板２１上に熱酸化処理により前記基板領域２１Ａにおいては前記ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのゲート絶縁膜となる熱酸化膜２８Ａを、また前記基板領域２１Ｃにおいては前記ＬＤＭＯＳトランジスタのゲート酸化膜となる熱酸化膜２８Ｂを形成する。図示の例では熱酸化膜２８Ａと２８Ｂとは同時に同じ膜厚で形成されているが、別々に、異なった膜厚で、例えば熱酸化膜２８Ｂが熱酸化膜２８Ａよりも大きな膜厚を有するように形成することも可能である。
【００６６】
次に図３４の工程において前記シリコン基板２１の表面に前記基板領域２１Ａ〜２１Ｃまでポリシリコン膜２９が形成され、さらに図３５の工程で前記ポリシリコン膜２９をパターニングすることにより、前記基板領域２１Ａでは前記素子領域２１Ｎ上にｎチャネルＭＯＳトランジスタのゲート電極２９Ｎが，前記素子領域２１Ｐ上にはｐチャネルＭＯＳトランジスタのゲート電極２９Ｐが、前記基板領域２１Ｂに形成されるフラッシュメモリの制御電極２９Ｂが、また前記基板領域２１ＣはＬＤＭＯＳトランジスタのゲート電極２９ＬＤが、それぞれ形成される。その際、前記ゲート電極２９Ｎ，２９Ｐはそれぞれの素子領域２１Ｎ，２１Ｐ上に熱酸化膜２８Ａを介して形成され、また前記ゲート電極２９ＬＤは素子領域２１ＬＤ上において、前記フィールド酸化膜２７Ａを介して形成されている部分を除き、前記シリコン基板２１上に熱酸化膜２８Ｂを介して形成される。前記熱酸化膜２８Ａ，２８Ｂはそれぞれのゲート電極のゲート絶縁膜を構成する。
【００６７】
さらに図３６の工程で前記基板領域２１Ｂにおいて前記制御電極２９Ｂをマスクに、その下の熱酸化膜２６，シリコン窒化膜２５および熱酸化膜２２Ｔを順次パターニングすることにより、前記基板領域２１Ｂ中、前記素子領域２１Ｆにおいて前記シリコン基板２１上に、前記熱酸化膜２２Ｔよりなるトンネル絶縁膜とシリコン窒化膜２５よりなる電荷蓄積膜とポリシリコンパタ―ン２９Ｂよりなる制御電極とを、前記電荷蓄積膜２５と制御電極２９Ｂの間に熱酸化膜２６を介在させた状態で積層したゲート電極構造２９Ｆが形成される。
【００６８】
さらに図３７の工程において前記基板領域２１Ａでは前記ゲート電極２９Ｎをマスクにｎ型不純物元素を前記素子領域２１Ｎ中にイオン注入することにより、前記素子領域２１Ｎ中、前記ゲート電極２９Ｎの両側にｎ型のソースエクステンション領域２１ａおよびｎ型のドレインエクステンション領域２１ｂが形成される。さらに同じ基板領域２１Ａでは前記ゲート電極２９Ｐをマスクにｐ型不純物元素を前記素子領域２１Ｐ中にイオン注入することにより、前記素子領域２１Ｐ中、前記ゲート電極２９Ｐの両側にｐ型のソースエクステンション領域２１ｃおよびｐ型のドレインエクステンション領域２１ｄが形成される。
【００６９】
また図３７の工程では前記基板領域２１Ｂにおいて前記ゲート電極構造２９Ｆをマスクにｎ型不純物元素を前記素子領域２１Ｆ中にイオン注入することにより、前記ゲート電極構造２９Ｆの両側にｎ型のソースエクステンション領域２９ｆａおよびｎ型のドレインエクステンション領域２９ｆｂが形成される。
【００７０】
次に図３８の工程において前記ゲート電極２９Ｎ，２９Ｐおよびゲート電極構造２９Ｆ、さらにゲート電極２９ＬＤに側壁酸化膜２９Ｏｓを形成し、前記側壁酸化膜２９Ｏｓをマスクに、それぞれの素子領域においてｎ型あるいはｐ型の不純物元素をイオン注入することにより、先の実施形態と同様に前記素子領域２１Ｎにおいては側壁絶縁膜２９Ｏｓの外側に、それぞれ前記ｎ型ソースエクステンション領域２１ａおよびｎ型ドレインエクステンション領域２９ｂに部分的に重畳してｎ＋型のソース領域２１ｅおよびｎ＋型のドレイン領域２１ｆが形成される。同様に前記素子領域２１Ｐにおいては側壁絶縁膜２９Ｏｓの外側に、それぞれ前記ｐ型ソースエクステンション領域２１ｃおよびｐ型ドレインエクステンション領域２９ｄに部分的に重畳してｐ＋型のソース領域２１ｇおよびｐ＋型のドレイン領域２１ｈが形成される。また前記素子領域２１Ｆにおいては側壁絶縁膜２９Ｏｓの外側に、それぞれ前記ｎ型ソースエクステンション領域２１ｆａおよびｎ型ドレインエクステンション領域２９ｆｂに部分的に重畳してｎ＋型のソース領域２１ｆｃおよびｎ＋型のドレイン領域２１ｆｄが形成される。さらに前記素子領域２１ＬＤにおいては側壁絶縁膜２９Ｏｓの外側に、それぞれ前記ｐ型ウェル２１Ｂｄｙに含まれて前記ｎ＋型のソース領域２１ｌが、また前記ドリフト領域２１Ｄｒに含まれてｎ＋型のドレイン領域２１ｍが形成される。
【００７１】
また図３８の工程では、さらに前記ｐ型ウェル２１Ｂｄｙに、前記ｎ＋型ソース領域２１ｌに隣接して、前記ｐ型ウェル２１Ｂｄｙの基板バイアスのため、ｐ＋型のコンタクト領域２１ｎが形成される。
【００７２】
さらに図３９の工程において各ゲート電極２９Ｎ，２９Ｐ，２９Ｂ，２９ＬＤの表面、および各拡散領域２１ｅ，２１ｆ，２１ｇ，２１ｈ，２１ｆｃ，２１ｆｄ，２１ｌ，２１ｍおよび２１ｍの表面にサリサイド法によりシリサイド膜３０を形成し、前記シリコン基板２１上に前記シリサイド膜３０を覆って層間絶縁膜３１を形成し、前記層間絶縁膜３１中にそれぞれの拡散領域２１ｅ，２１ｆ，２１ｇ，２１ｈ，２１ｆｃ，２１ｆｄ，２１ｌ，２１ｍおよび２１ｍにそれぞれのシリサイド層３０を介してコンタクトするビアプラグ３１Ａ〜３１Ｉを形成することにより、シリコン基板２１上に高速論理素子を構成するｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとフラッシュメモリとＬＤＭＯＳトランジスタとが集積化された半導体装置を得ることができる。
【００７３】
このようにして得られた半導体装置においても、先の実施形態の場合と同じく、ＬＤＭＯＳトランジスタのオン抵抗の増大が、高速論理素子およびフラッシュメモリにおいては素子分離にＳＴＩ構造を使いながら、ＬＤＭＯＳトランジスタのフィールド酸化膜２７ＡをＬＯＣＯＳ構造に形成することにより回避され、かつ工程数の増加を回避することが可能となる。
【００７４】
さらに以上の説明からわかるように本実施形態において高電圧トランジスタは、実施形態で説明した特定のＬＤＭＯＳトランジスタに限定されるものではなく、前記基板領域２１Ａあるいは基板領域２１Ｂに表面を熱酸化されたシリコン窒化膜を有する第１の半導体素子を含み、かつ基板領域２１ＣにＬＯＣＯＳプロセスによりシリコン酸化膜が形成された第２の半導体素子を含む半導体装置の製造において、有効である。
【００７５】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【符号の説明】
【００７６】
２１  シリコン基板
２１Ｉ  ＳＴＩ素子分離領域
２１Ａ  論理素子基板領域
２１ＡＰＷ  ｐ型ウェル
２１ＡＮＷ  ｎ型ウェル
２１Ｂ  フラッシュメモリ基板領域
２１Ｂｄｙ  ボディ領域
２１Ｃ  ＬＤＭＯＳトランジスタ基板領域
２１ＤＮＷ  深いｎ型ウェル
２１Ｄｒ  ドリフト領域
２１Ｆ  フラッシュメモリ素子領域
２１ＬＤ  ＬＤＭＯＳトランジスタ素子領域
２１Ｎ  ｎチャネルＭＯＳトランジスタ素子領域
２１Ｏｓ  犠牲酸化膜
２１Ｐ  ｐチャネルＭＯＳトランジスタ素子領域
２１ＰＷ  浅いｐ型ウェル
２１Ｔ  素子分離溝
２１ａ，２１ｆａ  ｎ型ソースエクステンション領域
２１ｂ，２１ｆｂ  ｎ型ドレインエクステンション領域
２１ｃ  ｐ型ソースエクステンション領域
２１ｄ  ｐ型ドレインエクステンション領域
２１ｅ  ｎ＋型ソース領域
２１ｆ  ｎ＋型ドレイン領域
２１ｇ  ｐ＋型ソース領域
２１ｈ  ｐ＋型ドレイン領域
２１ｌ  ｎ＋型ソース領域
２１ｍ  ｎ+  型ドレイン領域
２１ｎ  ｐ＋型基板コンタクト領域
２２  シリコン酸化膜
２２Ｔ  トンネル酸化膜
２３  ポリシリコン膜
２３Ｆｌ  ポリシリコン膜および浮遊ゲート電極
２４  シリコン酸化膜
２５  シリコン窒化膜
２５ＯＮＯ  ＯＮＯ膜
２６  熱酸化膜
２７Ａ  ＬＯＣＯＳ構造フィールド酸化膜
２７Ｂ  ＬＯＣＯＳ素子分離領域
２８Ａ，２８Ｂ  ゲート酸化膜
２８ＡＰ，２８ＢＰ  開口部
２９  ポリシリコン膜
２９Ｎ，２９Ｐ，２９ＬＤ  ゲート電極
２９Ｂ  制御電極
２９ＦＧ  積層ゲート構造
２９Ｆｓ  側壁絶縁膜
２９Ｏｓ  側壁酸化膜
３０  シリサイド膜
３１  層間絶縁膜
３１Ａ〜３１Ｉ  ビアプラグ
１２１Ａｐ  マスク開口部
１２１Ｏｐ  パッド酸化膜
１２１Ｎ  シリコン窒化膜マスク
１２１Ｏｘ  シリコン酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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