【事件の表示】
　平成１０年特許願第５３１１５２号「メモリ素子のための高速テストシステム」拒絶査定不服審判事件〔平成１０年　７月１６日国際公開、ＷＯ９８／３１０１９、平成１３年　６月１９日国内公表、特表２００１−５０８２２３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１０年１月６日（パリ条約による優先権主張１９９７年１月６日、アメリカ合衆国）の出願であって、平成１９年６月６日付けで手続補正がなされ、同年１２月１２日付けで拒絶査定がなされ、これに対し、平成２０年３月１７日に審判請求がなされるとともに、同年３月２５日付けで手続補正がなされ、その後当審において、平成２２年１月１５日付けで審尋がなされ、回答書が提出されなかったものである。
 　 
 第２　平成２０年３月２５日付けの手続補正について 
　
［補正却下の決定の結論］ 
　平成２０年３月２５日付けの手続補正（以下「本件補正」という。）を却下する。
　
［理由］ 
１　本件補正の内容 
　本件補正は、補正前の特許請求の範囲の請求項１〜２６を補正後の特許請求の範囲の請求項１〜２６と補正するものであって、そのうち、請求項１の補正前後の記載は、以下のとおりである。
　
（補正前の請求項１）
　「内部にデータを格納するように動作可能なメモリセルのアレイ（１１ａ、１１ｂ）と、 
　複数の出力端子と、
　該メモリセルのアレイに結合された制御回路（１２）であって、読み出し動作の間に、少なくとも１つのメモリセルから該複数の出力端子のうちの１つにデータを転送するように動作可能な制御回路（１２）と、
　該読み出し動作の間に、該メモリセルのうちの第１のメモリセルを該複数の出力端子のうちの第１の出力端子に結合する第１のデータ経路（３８）と、
　該読み出し動作の間に、該メモリセルのうちの第２のメモリセルを該複数の出力端子のうちの第２の出力端子に結合する第２のデータ経路（３９）と、
　該メモリセルのアレイに結合されたテスト回路（３６）であって、テストモード信号の受信に応答して、該読み出し動作の間に該アレイの少なくとも１つのメモリセルに書き込まれたデータをテストし、該テストに基づくテスト信号を、該複数の出力端子のうちの該第１の出力端子に出力するテスト回路（３６）と
　を含み、
　該第１のデータ経路（３８）は、該テスト回路（３６）が該テストモード信号を受信しない場合には、前記読み出し動作の間に、該メモリセルのうちの該第１のメモリセルから該複数の出力端子のうちの該第１の出力端子にデータを転送する、
半導体メモリ素子（１０）。」
　
（補正後の請求項１）
　「内部にデータを格納するように動作可能なメモリセルのアレイ（１１ａ、１１ｂ）と、 
　複数の出力端子と、
　該メモリセルのアレイに結合された制御回路（１２）であって、読み出し動作の間に、少なくとも１つのメモリセルから該複数の出力端子のうちの１つにデータを転送するように動作可能な制御回路（１２）と、
　該読み出し動作の間に、該メモリセルのうちの第１のメモリセルを該複数の出力端子のうちの第１の出力端子に結合する第１のデータ経路（３８）と、
　該読み出し動作の間に、該メモリセルのうちの第２のメモリセルを該複数の出力端子のうちの第２の出力端子に結合する第２のデータ経路（３９）と、
　該メモリセルのアレイに結合されたテスト回路（３６）であって、メモリ素子のテストを行うよう該制御回路から出力されるテストモード信号の１度の受信に応答して、該読み出し動作の間に該アレイの少なくとも１つのメモリセルに書き込まれたデータをテストし、該テストに基づくテスト信号を、該複数の出力端子のうちの該第１の出力端子に出力するテスト回路（３６）と
　を含み、
　前記第１のデータ経路（３８）は、前記テスト回路（３６）がテストモード信号を受信した場合にのみエラーを検出したかどうかを判定するため、前記第２のデータ経路（３９）を介した前記第２のメモリセルから前記第２の出力端子へのデータの転送によるメモリ素子（１０）の速度の判定の後に、前記テスト回路（３６）から前記第１の出力端子にテスト信号を転送し、
　前記第１のデータ経路（３８）は、前記テスト回路（３６）がテストモード信号を受信しない場合には、前記読み出し動作の間に、前記第１のメモリセルから前記第１の出力端子にそのままデータを転送することにより、前記テスト回路は、第２のデータ経路を介してメモリ素子の速度を判定し、また、第１のデータ経路を介してエラーを検出したかどうかを判定することができることを特徴とする、
半導体メモリ素子（１０）。」
　
２　補正事項の整理 
　本件補正のうち、請求項１についての補正事項を整理すると、以下のとおりである。
　
（１）補正事項１ 
　補正前の請求項１の「テストモード信号の受信に応答して、該読み出し動作の間に該アレイの少なくとも１つのメモリセルに書き込まれたデータをテストし、該テストに基づくテスト信号を、該複数の出力端子のうちの該第１の出力端子に出力するテスト回路（３６）」を、
　補正後の請求項１の「メモリ素子のテストを行うよう該制御回路から出力されるテストモード信号の１度の受信に応答して、該読み出し動作の間に該アレイの少なくとも１つのメモリセルに書き込まれたデータをテストし、該テストに基づくテスト信号を、該複数の出力端子のうちの該第１の出力端子に出力するテスト回路（３６）」と補正すること。
　
（２）補正事項２
　補正前の請求項１の「該第１のデータ経路（３８）は、該テスト回路（３６）が該テストモード信号を受信しない場合には、前記読み出し動作の間に、該メモリセルのうちの該第１のメモリセルから該複数の出力端子のうちの該第１の出力端子にデータを転送する、」を、
　補正後の請求項１の「前記第１のデータ経路（３８）は、前記テスト回路（３６）がテストモード信号を受信した場合にのみエラーを検出したかどうかを判定するため、前記第２のデータ経路（３９）を介した前記第２のメモリセルから前記第２の出力端子へのデータの転送によるメモリ素子（１０）の速度の判定の後に、前記テスト回路（３６）から前記第１の出力端子にテスト信号を転送し、　前記第１のデータ経路（３８）は、前記テスト回路（３６）がテストモード信号を受信しない場合には、前記読み出し動作の間に、前記第１のメモリセルから前記第１の出力端子にそのままデータを転送することにより、前記テスト回路は、第２のデータ経路を介してメモリ素子の速度を判定し、また、第１のデータ経路を介してエラーを検出したかどうかを判定することができることを特徴とする、」と補正すること。
　
３　補正の目的の適否についての検討
（１）補正事項１について検討すると、この補正は、「テストモード信号」が「メモリ素子のテストを行うよう該制御回路から出力される」ものである点と、「テスト回路（３６）」が該読み出し動作の間に該アレイの少なくとも１つのメモリセルに書き込まれたデータをテストし、該テストに基づくテスト信号を、該複数の出力端子のうちの該第１の出力端子に出力する際に、テストモード信号の「１度の」受信に応答するものである点を技術的に限定するものであるから、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。 
　
（２）補正事項２について検討すると、この補正は、テスト回路（３６）について、テストモード信号を受信しない場合の動作に加えて、「テストモード信号を受信した場合」の動作について技術的に限定するとともに、テスト回路の全体的な機能として、「第２のデータ経路を介してメモリ素子の速度を判定し、また、第１のデータ経路を介してエラーを検出したかどうかを判定することができる」ものである点を技術的に限定するものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（３）したがって、請求項１についての本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　よって、本件補正による補正後の特許請求の範囲の請求項１に係る発明が、特許出願の際独立して特許を受けることができるものであるか否かにつき、さらに検討を進める。
　
４　独立特許要件の検討 
（１）補正後の発明
　本件補正後の請求項１の記載を再掲すると、次のとおりである。以下、補正後の請求項１に係る発明を「補正発明」という。
　
　「内部にデータを格納するように動作可能なメモリセルのアレイ（１１ａ、１１ｂ）と、 
　複数の出力端子と、
　該メモリセルのアレイに結合された制御回路（１２）であって、読み出し動作の間に、少なくとも１つのメモリセルから該複数の出力端子のうちの１つにデータを転送するように動作可能な制御回路（１２）と、
　該読み出し動作の間に、該メモリセルのうちの第１のメモリセルを該複数の出力端子のうちの第１の出力端子に結合する第１のデータ経路（３８）と、
　該読み出し動作の間に、該メモリセルのうちの第２のメモリセルを該複数の出力端子のうちの第２の出力端子に結合する第２のデータ経路（３９）と、
　該メモリセルのアレイに結合されたテスト回路（３６）であって、メモリ素子のテストを行うよう該制御回路から出力されるテストモード信号の１度の受信に応答して、該読み出し動作の間に該アレイの少なくとも１つのメモリセルに書き込まれたデータをテストし、該テストに基づくテスト信号を、該複数の出力端子のうちの該第１の出力端子に出力するテスト回路（３６）と
　を含み、
　前記第１のデータ経路（３８）は、前記テスト回路（３６）がテストモード信号を受信した場合にのみエラーを検出したかどうかを判定するため、前記第２のデータ経路（３９）を介した前記第２のメモリセルから前記第２の出力端子へのデータの転送によるメモリ素子（１０）の速度の判定の後に、前記テスト回路（３６）から前記第１の出力端子にテスト信号を転送し、
　前記第１のデータ経路（３８）は、前記テスト回路（３６）がテストモード信号を受信しない場合には、前記読み出し動作の間に、前記第１のメモリセルから前記第１の出力端子にそのままデータを転送することにより、前記テスト回路は、第２のデータ経路を介してメモリ素子の速度を判定し、また、第１のデータ経路を介してエラーを検出したかどうかを判定することができることを特徴とする、
半導体メモリ素子（１０）。」
　
（２）引用例に記載された発明　
引用例：特開平３−２９６９８７号公報
ア　原査定の拒絶の理由に引用された特開平３−２９６９８７号公報（平成３年１２月２７日出願公開、以下「引用例」という。）には、図１，２とともに、次の記載がある。
　
「第１図には本発明の一実施例である
ＤＲＡＭ
　この実施例では、特に制限されないが、
メモリセルアレイ１は、４個のメモリマット（図示せず）を構成し、夫々のメモリマットは、約１Ｍメガビットの記憶容量に相当する多数の１トランジスタ型メモリセル（図示せず）をもつ
　上記メモリセルアレイ１には、特に制限されないが、折り返し交点方式で構成された相補ビット線が、図の横方向に向って多数並設されている。夫々のメモリマットに含まれる相補ビット線は、図の上から順番に１対ずつ４個のメモリマットに対応する４対で１組を成し、１組を構成する４対の相補ビット線は、後述のカラム選択信号を受けるカラムスイッチ回路２を介して、縦方行に並列する４対の
共通相補データ線ＣＤ０，／ＣＤ０（審決注：／ＣＤ０はＣＤ０の上に￣を意味する。以下同じ。），ＣＤ１，／ＣＤ１，ＣＤ２，／ＣＤ２、及びＣＤ３，／ＣＤ３
　
「カラムスイッチ回路２は、上記カラムアドレスデコーダ３によって形成された選択信号を受け、メモリアレイ１における上記４対で１組の相補ビット線の中から所定の１組の相補ビット線を共通相補データＣＤ０，／ＣＤ０，ＣＤ１，／ＣＤ１，ＣＤ２，／ＣＤ２及びＣＤ３，／ＣＤ３にそれぞれ接続する。
　上記共通相補データ線ＣＤ０，／ＣＤ０，ＣＤ１，／ＣＤ１，ＣＤ２，／ＣＤ２及びＣＤ３，／ＣＤ３は、それぞれメインアンプＭＡ０〜ＭＡ３の入力端子に結合される。これらのメインアンプＭＡ０〜ＭＡ３は、図示しないメインアンプタイミング信号によって動作状態にされ共通相補データ線ＣＤ０，／ＣＤ０〜ＣＤ３，／ＣＤ３の信号を増幅する。これらのメインアンプＭＡ０〜ＭＡ３の出力信号は、上記デコーダ８から出力される選択信号ＳＥＬにより制御される出力ゲートＧｏ０〜Ｇｏ３を通して択一的にデータ出力バッファ１０の入力端子に伝えられる。データ出力バッファ１０は、ライトイネーブル信号／ＷＥがハイレベルにされた読み出し動作の時発生されるタイミング信号により動作状態にされ、
その信号を増幅して外部出力端子へ送出される。これによって、共通相補データ線ＣＤ０，／ＣＤ０〜ＣＤ３，／ＣＤ３に読み出された４ビットのメモリセルデータの内所定の１ビットが外部に読み出される。
　
「タイミング発生回路１２は、３つの外部制御信号／ＲＡＳ（ローアドレスストローブ信号）、／ＣＡＳ（カラムアドレスストローブ信号）及び／ＷＥ（ライトイネーブル信号）を受けて、メモリ動作に必要な上記各種タイミング信号などを形成する。
　
「そして、上記
各メインアンプＭＡ０〜ＭＡ３の出力信号を受けて、４ビットからなる読み出し信号の一致不一致を検出して出力する判定回路１３
　本実施例では、
テストモードにおいてメモリセルデータの読み出し動作が指示されたとき上記出カゲートＧｏ０〜Ｇｏ３やデータ出力バッファ１０は、ノーマルモードにおけるメモリセルデータの読出しと同様に動作される。これは、テストモードにおいて判定回路１３の出力タイミングからはアクセスタイムの正否を判定することができないという点を補うためである。即ち、判定回路１３の出力が確定するには少なくとも判定のための比較動作が必要になり、通常のアクセスタイムよりも遅れてしまうからである。斯るテストのための構成において、判定回路１３の出力と、出力動作が選択された出力ゲートの出力とが競合しないようにするため、判定回路１３の出力端子にはラッチ回路１４が結合され、このラッチ回路１４の出力タイミングがタイミング発生回路１２により制御されることによってその判定値がデータ出力バッファ１０に与えられるようになっている。
　上記入力ゲートＧｉ０〜Ｇｉ３の全選択状態と、
判定回路１３の動作とに対する起動と解除は、タイミング発生回路１２から出力される動作モード識別出力としてのワンショットパルスＰＵＬＳにより、セット／リセットが行われるフリップフロップ１５の出力から得られるテスト信号ＴＥにより制御される。
テスト信号ＴＥがハイレベルにされることによってテストモードとされ、それがローレベルにされることによってノーマルモードとされる。
　
「このとき、ライトイネーブル信号／ＷＥがローレベルにアサートされているときには、テスト信号ＴＥのハイレベルによって上記入力ゲートＧｉ０〜Ｇｉ３が全選択状態にされているので、見かけ上４ビット単位でのメモリセルへの書き込みが行われる。また、ライトイネーブル信号／ＷＥがハイレベルにネゲートされているときには、ノーマルモードにおける読み出し動作同様アドレス信号ＡＸ，ＡＹに対応するメモリセルのデータが１ビット外部に読み出されると共に、テスト信号ＴＥのハイレベルによって動作可能にされている判定回路１３が、そのときメインアンプＭＡ０〜ＭＡ３から出力される４ビット分のメモリセルデータの一致不一致を判定し、この判定結果がラッチ回路１４にラッチされる。
　ラッチ回路１４にラッチされた測定値の出力タイミングは、特に制限されないが、ローアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、及びライトイネーブル信号／ＷＥのレベルの組合せによって制御される。例えば、第２図に示されるように、ローアドレスストローブ信号／ＲＡＳがハイレベルにネゲートされることによって指示されるビット線のプリチャージ期間にカラムアドレスストローブ信号／ＣＡＳがローレベルにアサートされることで指示される。このカラムアドレスストローブ信号／ＣＡＳのアサート期間に呼応して、
タイミング発生回路１２は出力制御信号ＬＯＵＴをアサートして、ラッチ回路１４に判定値を出力させる。
　
「
この読み出し動作はノーマルモードにおけるデータの読み出しと同じであるから、そのときのデータの出力状態を外部で観測することにより、アクセスタイムの測定が可能になる。
　
「以上本発明によってなされた発明を実施例に基づき具体的に説明したが、この発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、上記実施例ではテストモード設定時におけるメモリセルデータと判定値の出力を同一外部端子を兼用して行うようにしたが、本発明はそれに限定されるものではなく、例えばノーマルモードにおいて複数ビットを並列的に入力可能なＤＲＡＭにおいては、判定値の出力に利用される１つのデータ入出力端子を除く他のデータ入出力端子をそのときのメモリセルデータ出力用に利用することができる。この場合には、メモリセルデータと判定値の出力を夫々専用の外部端子を用いて並列的に行うことができる。
　
「すなわち、テストモードが設定されているときのメモリリードサイクルにおいて判定回路に供給されるべきメモリセルデータのうち所要のメモリセルデータは、上記判定回路を通さずに出力されるから、当該外部に出力されるメモリセルデータは、ノーマルモードと同じタイミングをもって外部に出力可能になり、これにより、テストモードが設定されているときには、
複数のメモリセルデータ相互間の一致不一致状態に対する判定結果の出力と共に、アクセスタイムの測定を可能にすることができる
　
イ　引用例の図１の実施例はテストモード設定時におけるメモリセルデータと判定値の出力を同一外部端子を兼用して行う構成であるが、引用例の第８頁左上欄第９行〜右上欄第３行に「以上本発明によってなされた発明を実施例に基づき具体的に説明したが、この発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記実施例ではテストモード設定時におけるメモリセルデータと判定値の出力を同一外部端子を兼用して行うようにしたが、本発明はそれに限定されるものではなく、例えばノーマルモードにおいて複数ビットを並列的に入力可能なりＲＡＭにおいては、
判定値の出力に利用される１つのデータ入出力端子
他のデータ入出力端子をそのときのメモリセルデータ出力用に利用
　
ウ　よって、引用例には、以下の発明（以下「引用発明」という。）が記載されているものと認められる。
 　
 「約１Ｍメガビットの記憶容量に相当する多数の１トランジスタ型メモリセルをもつメモリセルアレイ１と、
　判定値の出力に利用される１つのデータ入出力端子及びメモリセルデータ出力用の他のデータ入出力端子と、
　メモリ動作に必要な各種タイミング信号などを形成するタイミング発生回路１２と、
　共通相補データ線ＣＤ０，／ＣＤ０，ＣＤ１，／ＣＤ１，ＣＤ２，／ＣＤ２、及びＣＤ３，／ＣＤ３と、
　テスト信号ＴＥがハイレベルにされると動作可能にされ、各メインアンプＭＡ０〜ＭＡ３の出力信号を受けて、４ビットからなる読み出し信号の一致不一致を検出して出力する判定回路１３と、
　判定回路１３の出力端子に結合され、タイミング発生回路１２が出力制御信号ＬＯＵＴをアサートすることによって判定値がデータ出力バッファ１０に与えられるようになっているラッチ回路１４
　とを含み、
　テスト信号ＴＥがハイレベルにされることによってテストモードとされ、それがローレベルにされることによってノーマルモードとされ、
　複数のメモリセルデータ相互間の一致不一致状態に対する判定結果の出力と共に、アクセスタイムの測定を可能にすることができるＤＲＡＭ」
　
（３）補正発明と引用発明との対比
ア　引用発明の「約１Ｍメガビットの記憶容量に相当する多数の１トランジスタ型メモリセルをもつメモリセルアレイ１」は、補正発明の「内部にデータを格納するように動作可能なメモリセルのアレイ（１１ａ、１１ｂ）」に相当する。
　
イ　引用発明の「判定値の出力に利用される１つのデータ入出力端子及びメモリセルデータ出力用の他のデータ入出力端子」は、補正発明の「複数の出力端子」に相当する。
　
ウ　引用発明の「メモリ動作に必要な各種タイミング信号などを形成するタイミング発生回路１２」は、メモリ動作全般に関わるタイミング制御を行っていることから、タイミング発生回路から出力された各種タイミング信号がメモリアレイ１１にも結合していることは明らかである。そして、メモリ動作のうち、メモリの読み出し動作とは、メモリセルに記憶されているデータを出力端子に転送することに他ならないから、引用発明の「メモリ動作に必要な各種タイミング信号などを形成するタイミング発生回路１２」は、補正発明の「該メモリセルのアレイに結合された制御回路（１２）であって、読み出し動作の間に、少なくとも１つのメモリセルから該複数の出力端子のうちの１つにデータを転送するように動作可能な制御回路（１２）」に相当する。
　
エ　引用例の第４頁右上欄第９〜１３行に「その信号を増幅して外部出力端子へ送出される。これによって、共通相補データ線ＣＤ０，／ＣＤ０〜ＣＤ３，／ＣＤ３に読み出された４ビットのメモリセルデータの内所定の１ビットが外部に読み出される。」と記載されていることから、共通相補データ線ＣＤ０，／ＣＤ０〜ＣＤ３，／ＣＤ３は、読み出し動作の間に、メモリセルデータを外部出力端子に結合するものである。
　そして、引用発明では「判定値の出力に利用される１つのデータ入出力端子」と「メモリセルデータ出力用の他のデータ入出力端子」の２種類の入出力端子を有しているから、「共通相補データ線ＣＤ０，／ＣＤ０，ＣＤ１，／ＣＤ１，ＣＤ２，／ＣＤ２、及びＣＤ３，／ＣＤ３」のうちの１対（例えばＣＤ０，／ＣＤ０）が、判定値の出力に利用される１つのデータ入出力端子に結合され、それ以外の共通相補データ線がメモリセルデータ出力用の他のデータ入出力端子に結合することになる。
　よって、引用発明の「共通相補データ線ＣＤ０，／ＣＤ０，ＣＤ１，／ＣＤ１，ＣＤ２，／ＣＤ２、及びＣＤ３，／ＣＤ３」のうち、「判定値の出力に利用される１つのデータ入出力端子」に結合するもの（例えばＣＤ０，／ＣＤ０）が、補正発明の「該読み出し動作の間に、該メモリセルのうちの第１のメモリセルを該複数の出力端子のうちの第１の出力端子に結合する第１のデータ経路（３８）」に相当する。
　
オ　上記エと同様の理由により、引用発明の「共通相補データ線ＣＤ０，／ＣＤ０，ＣＤ１，／ＣＤ１，ＣＤ２，／ＣＤ２、及びＣＤ３，／ＣＤ３」のうち、「メモリセルデータ出力用の他のデータ入出力端子」に結合するもの（例えばＣＤ１，／ＣＤ１）が、補正発明の「該読み出し動作の間に、該メモリセルのうちの第２のメモリセルを該複数の出力端子のうちの第２の出力端子に結合する第２のデータ経路（３９）」に相当する。
　
カ　引用発明の「判定回路１３」は、メモリセルアレイ１１から読み出された読み出し信号の一致不一致を検出しているから、メモリセルアレイ１１に結合していることは明らかである。
　ここで、引用例の第５頁左上欄第１８行〜右上欄第３行の「判定回路１３の動作とに対する起動と解除は、タイミング発生回路１２から出力される動作モード識別出力としてのワンショットパルスＰＵＬＳにより、セット／リセットが行われるフリップフロップ１５の出力から得られるテスト信号ＴＥにより制御される。」との記載からわかるように、判定回路１３を制御するテスト信号ＴＥは、タイミング発生回路１２から出力されるワンショットパルスＰＵＬＳをフリップフロップ１５を介して出力したものであるから、テスト信号ＴＥはタイミング発生回路１２から出力されたものである。
　したがって、引用発明の「テスト信号ＴＥがハイレベルにされると動作可能にされ、各メインアンプＭＡ０〜ＭＡ３の出力信号を受けて、４ビットからなる読み出し信号の一致不一致を検出して出力する判定回路１３」と、補正発明の「該メモリセルのアレイに結合されたテスト回路（３６）であって、メモリ素子のテストを行うよう該制御回路から出力されるテストモード信号の１度の受信に応答して、該読み出し動作の間に該アレイの少なくとも１つのメモリセルに書き込まれたデータをテストし、該テストに基づくテスト信号を、該複数の出力端子のうちの該第１の出力端子に出力するテスト回路（３６）」とは、「該メモリセルのアレイに結合されたテスト回路（３６）であって、メモリ素子のテストを行うよう該制御回路から出力されるテストモード信号の受信に応答して、該読み出し動作の間に該アレイの少なくとも１つのメモリセルに書き込まれたデータをテストするテスト回路（３６）」である点で共通する。
　
キ　引用発明の「テストモード」は、補正発明の「テストモード信号を受信した場合」に対応する。
　そして、引用発明は、「テスト信号ＴＥがハイレベルにされることによってテストモードとされ」るものであるから、引用発明の判定回路１３が、「テスト信号ＴＥがハイレベルにされると動作可能にされ」る点は、補正発明の「前記テスト回路（３６）がテストモード信号を受信した場合にのみエラーを検出したかどうかを判定する」ことに相当する。
　そして、引用例の第４頁右下欄第１９行〜第５頁左上欄第９行に「テストモードにおいてメモリセルデータの読み出し動作が指示されたとき上記出カゲートＧｏ０〜Ｇｏ３やデータ出力バッファ１０は、ノーマルモードにおけるメモリセルデータの読出しと同様に動作される。これは、テストモードにおいて判定回路１３の出力タイミングからはアクセスタイムの正否を判定することができないという点を補うためである。即ち、判定回路１３の出力が確定するには少なくとも判定のための比較動作が必要になり、通常のアクセスタイムよりも遅れてしまうからである。」と記載されていることから、引用発明の「メモリセルデータ出力用の他のデータ入出力端子」は、通常のアクセスタイムから遅れることなく、アクセスタイムの正否の判定することができる出力タイミングとなっているものと理解できる。
　一方、引用発明の「判定値の出力に利用される１つのデータ入出力端子」では、判定値がいったんラッチ回路１４にラッチされた後に転送されるため、「メモリセルデータ出力用の他のデータ入出力端子」よりも後に転送されることになる。
　以上をまとめると、引用発明の「テストモード」における動作は、補正発明の「前記第１のデータ経路（３８）は、前記テスト回路（３６）がテストモード信号を受信した場合にのみエラーを検出したかどうかを判定するため、前記第２のデータ経路（３９）を介した前記第２のメモリセルから前記第２の出力端子へのデータの転送によるメモリ素子（１０）の速度の判定の後に、前記テスト回路（３６）から前記第１の出力端子にテスト信号を転送し、」に相当する。
　
ク　引用発明の「ノーマルモード」は、補正発明の「テストモード信号を受信しない場合」に対応する。上記キにおいて検討したとおり、判定回路１３は「テスト信号ＴＥがハイレベルにされると動作可能にされ」るものであって、ノーマルモードでは判定動作は行われないことから、「判定値の出力に利用される１つのデータ入出力端子」においても、通常の読み出しデータが出力されるのみである。
　よって、引用発明の「ノーマルモード」における動作は、補正発明の「前記第１のデータ経路（３８）は、前記テスト回路（３６）がテストモード信号を受信しない場合には、前記読み出し動作の間に、前記第１のメモリセルから前記第１の出力端子にそのままデータを転送すること」に相当する。
　
ケ　引用発明の「共通相補データ線ＣＤ０，／ＣＤ０，ＣＤ１，／ＣＤ１，ＣＤ２，／ＣＤ２、及びＣＤ３，／ＣＤ３」のうち、「判定値の出力に利用される１つのデータ入出力端子」に結合するもの（例えばＣＤ０，／ＣＤ０）が、補正発明の「該読み出し動作の間に、該メモリセルのうちの第１のメモリセルを該複数の出力端子のうちの第１の出力端子に結合する第１のデータ経路（３８）」に相当し、また、引用発明の「共通相補データ線ＣＤ０，／ＣＤ０，ＣＤ１，／ＣＤ１，ＣＤ２，／ＣＤ２、及びＣＤ３，／ＣＤ３」のうち、「メモリセルデータ出力用の他のデータ入出力端子」に結合するもの（例えばＣＤ１，／ＣＤ１）が、補正発明の「該読み出し動作の間に、該メモリセルのうちの第２のメモリセルを該複数の出力端子のうちの第２の出力端子に結合する第２のデータ経路（３９）」に相当することは、上記エ及びオのとおりであるから、引用発明の「複数のメモリセルデータ相互間の一致不一致状態に対する判定結果の出力と共に、アクセスタイムの測定を可能にすることができる」ことは、補正発明の「前記テスト回路は、第２のデータ経路を介してメモリ素子の速度を判定し、また、第１のデータ経路を介してエラーを検出したかどうかを判定することができること」に相当する。
　
コ　引用発明の「ＤＲＡＭ」は、補正発明の「半導体メモリ素子（１０）」に相当する。
　
サ　以上によれば、補正発明と引用発明とは、 
 「内部にデータを格納するように動作可能なメモリセルのアレイ（１１ａ、１１ｂ）と、 
　複数の出力端子と、
　該メモリセルのアレイに結合された制御回路（１２）であって、読み出し動作の間に、少なくとも１つのメモリセルから該複数の出力端子のうちの１つにデータを転送するように動作可能な制御回路（１２）と、
　該読み出し動作の間に、該メモリセルのうちの第１のメモリセルを該複数の出力端子のうちの第１の出力端子に結合する第１のデータ経路（３８）と、
　該読み出し動作の間に、該メモリセルのうちの第２のメモリセルを該複数の出力端子のうちの第２の出力端子に結合する第２のデータ経路（３９）と、
　該メモリセルのアレイに結合されたテスト回路（３６）であって、メモリ素子のテストを行うよう該制御回路から出力されるテストモード信号の受信に応答して、該読み出し動作の間に該アレイの少なくとも１つのメモリセルに書き込まれたデータをテストするテスト回路（３６）と
　を含み、
　前記第１のデータ経路（３８）は、前記テスト回路（３６）がテストモード信号を受信した場合にのみエラーを検出したかどうかを判定するため、前記第２のデータ経路（３９）を介した前記第２のメモリセルから前記第２の出力端子へのデータの転送によるメモリ素子（１０）の速度の判定の後に、前記テスト回路（３６）から前記第１の出力端子にテスト信号を転送し、
　前記第１のデータ経路（３８）は、前記テスト回路（３６）がテストモード信号を受信しない場合には、前記読み出し動作の間に、前記第１のメモリセルから前記第１の出力端子にそのままデータを転送することにより、前記テスト回路は、第２のデータ経路を介してメモリ素子の速度を判定し、また、第１のデータ経路を介してエラーを検出したかどうかを判定することができることを特徴とする、
半導体メモリ素子（１０）。」
　
　である点で一致し、以下の点で相違する。 
　
　相違点：補正発明では、「テストモード信号の１度の受信に応答して、」「該テストに基づくテスト信号を、該複数の出力端子のうちの該第１の出力端子に出力するテスト回路（３６）」であるのに対して、引用発明では、判定回路１３自体ではなく、「判定回路１３の出力端子に結合され、タイミング発生回路１２が出力制御信号ＬＯＵＴをアサートすることによって判定値がデータ出力バッファ１０に与えられるようになっているラッチ回路１４」を用いている点。
　
（４）当審の判断
　引用例の第５頁左上欄第９〜１６行の「斯るテストのための構成において、判定回路１３の出力と、出力動作が選択された出力ゲートの出力とが競合しないようにするため、判定回路１３の出力端子にはラッチ回路１４が結合され、このラッチ回路１４の出力タイミングがタイミング発生回路１２により制御されることによってその判定値がデータ出力バッファ１０に与えられるようになっている。」との記載から、引用発明において、いったんラッチ回路１４に判定値をラッチしているのは、判定回路１３の出力と、出力動作が選択された出力ゲートの出力とが競合しないようにするためであることが分かる。
　一方、引用例の第８頁左上欄第１３行〜右上欄第３行に「例えば、上記実施例ではテストモード設定時におけるメモリセルデータと判定値の出力を同一外部端子を兼用して行うようにしたが、本発明はそれに限定されるものではなく、例えばノーマルモードにおいて複数ビットを並列的に入力可能なＤＲＡＭにおいては、判定値の出力に利用される１つのデータ入出力端子を除く他のデータ入出力端子をそのときのメモリセルデータ出力用に利用することができる。この場合には、メモリセルデータと判定値の出力を夫々専用の外部端子を用いて並列的に行うことができる。」と記載されているように、同一外部端子を兼用する構成に代えて、判定値の出力に利用される１つのデータ入出力端子を除く他のデータ入出力端子をそのときのメモリセルデータ出力用に利用する構成を採用した場合は、メモリセルデータと判定値の出力を夫々専用の外部端子を用いて並列的に行うことが可能である。そして、この場合には、判定回路１３の判定値の出力と読み出しデータの出力は競合しないから、判定回路１３の出力と、出力動作が選択された出力ゲートの出力とが競合しないようにするために設けられたラッチ回路１４が不要であることは明らかである。
　したがって、引用発明において、ラッチ回路１４を設けずに判定回路１３の出力を直接用いるようにして、本願発明のごとく、「テストモード信号の１度の受信に応答して、」「該テストに基づくテスト信号を、該複数の出力端子のうちの該第１の出力端子に出力するテスト回路（３６）」とすることは、当業者が容易に想到し得ることである。
　
　以上のとおり、補正発明は、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。 
　
（５）独立特許要件についてのまとめ 
　以上のとおり、本件補正は、本件補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しない。 
　
５　本件補正についてのむすび 
　以上検討したとおり、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないので、同法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　
第３　本願発明について 
１　本願発明 
　平成２０年３月２５日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下「本願発明」という。）は、平成１９年６月６日付けの手続補正により補正された特許請求の範囲の請求項１に記載されたものであり、再掲すると、次のとおりである。
　 
　「内部にデータを格納するように動作可能なメモリセルのアレイ（１１ａ、１１ｂ）と、 
　複数の出力端子と、
　該メモリセルのアレイに結合された制御回路（１２）であって、読み出し動作の間に、少なくとも１つのメモリセルから該複数の出力端子のうちの１つにデータを転送するように動作可能な制御回路（１２）と、
　該読み出し動作の間に、該メモリセルのうちの第１のメモリセルを該複数の出力端子のうちの第１の出力端子に結合する第１のデータ経路（３８）と、
　該読み出し動作の間に、該メモリセルのうちの第２のメモリセルを該複数の出力端子のうちの第２の出力端子に結合する第２のデータ経路（３９）と、
　該メモリセルのアレイに結合されたテスト回路（３６）であって、テストモード信号の受信に応答して、該読み出し動作の間に該アレイの少なくとも１つのメモリセルに書き込まれたデータをテストし、該テストに基づくテスト信号を、該複数の出力端子のうちの該第１の出力端子に出力するテスト回路（３６）と
　を含み、
　該第１のデータ経路（３８）は、該テスト回路（３６）が該テストモード信号を受信しない場合には、前記読み出し動作の間に、該メモリセルのうちの該第１のメモリセルから該複数の出力端子のうちの前記第１の出力端子にデータを転送する、
半導体メモリ素子（１０）。」
　
２　引用発明 
　引用発明は、上記第２の４（２）ウで認定したとおりのものである。 
　
３　対比・判断 
　上記第２の３で検討したように、補正発明は、本願発明に対して技術的な限定を加えたものである。逆に言えば、補正前の発明（本願発明）は、補正発明から、このような限定をなくしたものである。
　そうすると、本願発明の構成要件をすべて含み、これをより限定したものである補正発明が、前記第２の４において検討したとおり、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、当業者が容易に発明をすることができたものということができる。
　
４　まとめ 
　以上検討したとおり、本願発明は、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 
　
第４　むすび 
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶すべきものである。 
　よって、結論のとおり審決する。