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　平成　９年特許願第　７４５７４号「高密度ゲートアレイ構造及びその製造方法」拒絶査定不服審判事件〔平成１０年　１月　６日出願公開、特開平１０−　　４１８４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．　手続の経緯
　本願は，平成９年３月１０日（パリ条約による優先権主張１９９６年３月８日，アメリカ合衆国）の出願であって，平成２０年２月１２日付けで拒絶査定がされ，これに対して同年５月２０日に拒絶査定に対する審判請求がなされるとともに，同年６月１８日に手続補正がなされたものである。
　
２．　本願発明
　本願の請求項１〜４０に係る発明は，平成２０年６月１８日付けの手続補正により補正された明細書及び図面の記載から見て，その特許請求の範囲の請求項１〜４０に記載されている事項により特定されるものであり，そのうち請求項３２に係る発明（以下「本願発明」という。）は，請求項３２に記載されている事項により特定される以下のとおりのものである。
「【請求項３２】半導体基板上に形成されると共に，同一の基本セルからなるアレイをコア領域内に有するゲートアレイ構造において，
　前記基本セルは，それぞれ，
　各々が第１ゲート幅を有するとともに，第１導電特性を有する４個のトランジスタからなる第１トランジスタグループと，
　各々が第２ゲート幅を有するとともに，前記第１導電特性とは反対の第２導電特性を有する４個のトランジスタからなる第２トランジスタグループと，
　各々が第３ゲート幅を有するとともに，前記第１導電特性を有する２個のトランジスタからなる第３トランジスタグループと，を備え，
　前記ゲートアレイ構造の少なくともいくつかの前記基本セルにおいて，前記第１，第２及び第３トランジスタグループのトランジスタが，単一の基本セル内に１つのランダムアクセスメモリ回路を形成するようにワイヤ接続されているゲートアレイ構造。」
　
３．　刊行物に記載された発明
（１）刊行物１：国際公開第９１／２００９４号
　原査定の拒絶の理由に引用され，本願の優先権主張日前に頒布された刊行物である国際公開第９１／２００９４号（以下「引用例」という。）には，図１〜４とともに，以下の記載がある。（なお，下線は当合議体において付加したもの。以下同様。）
ア　（明細書１頁５〜９行）
「技術分野
　本発明は，
複数のＭＩＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）を有する基本セルが連続して形成された半導体装置に関し
マスタースライス方式によるＣＭＯＳ型大規模集積回路の構成が可能な半導体装置に関するもの
　
イ　（明細書１頁１１行〜２頁２１行）
「背景技術
　
図１１に，一般に用いられているマスタースライス方式により製造された相補型の絶縁ゲート型電界効果トランジスタ（ＣＭＯＳ）の半導体装置を示している。本図に示してある半導体装置は，２つのＰチャンネルＭＯＳと，２つのＮチャンネルＭＯＳにより構成されるセルを基調として形成されたゲートアレイ方式による半導体装置である
　図１２に，この半導体装置の基調とされているセル１を示してある。
このセル１においては，半導体装置上のＰ型のウェル１０に形成されたポリシリコン製のゲート１４をマスクとして不純物を導入して高濃度のＮ型拡散層１５を形成している。この高濃度のＮ型拡散層１５とゲート電極１４により，２つのＮチャンネルＭＯＳ（Ｎ−ＭＯＳ）１１および１２が形成されている
さらに，これらのＭＯＳ１１，１２と並列に，セル１の隣接するセルと隣合う領域に高濃度のＰ型拡散層によるストッパ層１６が形成されている。このストッパ層１６は，略長方形の拡散層で，隣接するセル同士のＮ−ＭＯＳを分離して，セル間の半導体表面が反転してチャネルが形成されることを防止するように形成されている。また，このストッパ層１６を介して電源供給ラインを基板に接続して，基板電位と電源電位の差を減少する
　一方，
セル１には，上記のＮ−ＭＯＳ１１，１２と対称に，２つのＰチャンネルＭＯＳ（Ｐ−ＭＯＳ）２１，２２が形成されている。これらのＰ−ＭＯＳ２１，２２も，Ｎ−ＭＯＳ１１，１２と同様にポリシリコン製のゲート電極２４をマスクとして形成された高濃度のＰ型拡散層２５が形成される
これらのＰ−ＭＯＳ２１，２２に対しても，ストッパ層１６と同じ目的のために，高濃度のＮ型拡散層によりストッパ層２６が形成されている
　
ウ　（明細書７頁最下行〜８頁５行）
「〔実施例１〕
　
図１に，本発明の実施例１に係るＮチャンネル型のサブＭＯＳが形成されている半導体装置を用いたＳＲＡＭのレイアウトを示してある。本例においては，半導体装置に形成されている基本セルのうち，２つの基本セル１．１および１．２によりＳＲＡＭの１つのメモリー回路が構成されている
　
エ　（明細書８頁６〜２４行）
「
図２に，図１の半導体装置を構成している基本セルの構成を示してある
本例の基本セル１は，Ｐ型のウェル１０に，２つのＮチャンネルＭＯＳ（Ｎ−ＭＯＳ）１１および１２が形成されている
これらと並列に高濃度のＰ型拡散層によりストッパ層１６が形成されており，このストッパ層１６を挟んで後述するＰチャンネルＭＯＳ（Ｐ−ＭＯＳ）２１，２２と逆側に，サブＭＯＳ１３が形成されている
サブＭＯＳ１３は，Ｎ−ＭＯＳ１１，１２と同様にポリシリコン製のゲート電極１４をマスクとして導入された高濃度のＮ型拡散層１５により形成されたＮチャンネルＭＯＳであり
サブＭＯＳ１３のチャネル幅Ｈ′は，基本セル１を構成しているＮ−ＭＯＳ１１および１２のチャネル幅Ｈの約１／２となっている
　
オ　（明細書９頁２〜８行）
「一方，
本例の基本セル１を構成する２つのＰ−ＭＯＳ２１および２２は，上述した従来の相補型の基本セルと同様に，２つのＮ−ＭＯＳ１１および１２と対称となるように形成されている
これらのＰ−ＭＯＳ２１，２２を隣接する基本セルから分離するストッパ層２６も従来の基本セルと同様に形成されている
　
カ　（明細書９頁９〜１４行）
「このように，
本例の半導体装置においては，従来の基本セルを構成していた２つのＮ−ＭＯＳ１１および１２，２つのＰ−ＭＯＳ２１および２２，ストッパ層１６および２６に，１つのＮチャンネル型のサブＭＯＳ１３が加わって基本セル１が構成されている
　
キ　（明細書９頁１５〜１７行）
「
図３および図４に，上記の図１に示したＳＲＡＭの回路を示してある。本例のＳＲＡＭは，Ｎ−ＭＯＳを伝送ゲートとして用いた９素子のメモリー回路である
　
ク　（明細書１０頁６〜１０行）
「
この回路を実現する本例の半導体装置においては，上述した図２に示す基本セル１が縦および横に連続的に形成されており，これらの基本セルを内部配線によって接続して所望の回路を得るようにしている。そして，上記の回路は，図１に示すように２つの基本セル１．１および１．２を用いて実現されている
　
ケ　（明細書１０頁１０〜１７行）
「
内部配線の設計にあたっては，配線が直交するデザインルールを持つゲートアレイ手法が採用されている
電源配線は，各ＭＯＳを直交するように配線されており，Ｐ−ＭＯＳに対してはＶｄｄが接続され，Ｎ−ＭＯＳに対してはＶｓｓが接続されている。各電源配線は，基板電位を落としてＭＯＳに寄生しているトランジスタによるラッチアップを防止するため，それぞれのセルのストッパ層１６．１，１６．２，２６．１，２６．２とヴィア１９により接続されている
　
コ　（明細書１０頁１８行〜１１頁８行）
「そして，
これらのセル１．１，１．２に含まれている各ＭＯＳに対して，上述したＳＲＡＭを構成するように配線が接続されている
このセルのＮ−ＭＯＳ１１．２は，伝送ゲート４１に用いられているサブＭＯＳ１３．２と，インバータ３２に用いられているＮ−ＭＯＳ１２．２を分離するために，ゲート電極が，ストッパ層１６．２を介して電源Ｖｓｓに接続されている
　
上記のように，本例のサブＭＯＳを有する半導体装置を用いることにより，本例のＳＲＡＭを２つの基本セルにより実現できる
　
サ　（明細書１６頁８〜１２行）
「図１０に，基本セル１が連続的に形成された本例の半導体装置を示してある。このように，本例の半導体装置においては，マスタースライス方式を用いて基本セル１が上下，左右に連続的に形成されており，
これらのセル間を配線で接続されて上述したメモリー回路などが多数形成されて１つの集積回路となっている
　
　ここにおいて，上記エに記載された，「基本セル」におけるＮ−ＭＯＳ，Ｐ−ＭＯＳ及びサブＭＯＳは，上記オ，カとともにア，イを参照すると，Ｎ−ＭＯＳ及びサブＭＯＳは，ゲート電極１４を有するＮチャンネルの絶縁ゲート形電界効果トランジスタであり，Ｐ−ＭＯＳは，ゲート電極２４を有するＰチャンネルの絶縁ゲート形電界効果トランジスタであることが分かる。
　また，上記ア，クに記載されたとおり，「基本セル」は「縦および横に連続的に形成され」，半導体装置を構成するものである。さらに，上記エ，オ，カとともに図２に示された「ストッパ層１６」及び「ストッパ層２６」は，それぞれＰ形拡散層及びＮ形拡散層により形成されるとともに，これらに電源配線が接続され「
基板
　また，前述したとおり，「基本セル」は「縦および横に連続的に形成され」たものであるから，上記イの「背景技術」に記載されたものと同様に，図１に示されたＳＲＡＭは，ゲートアレイ方式の半導体装置を構成するものということができ，上記ウ，エ，キ，ク，ケ，コを参照すると，図１に示されたＳＲＡＭは，２つの基本セル１．１及び１．２を用い，これら２つの基本セルに含まれる，４個のＮ−ＭＯＳ（すなわちＮチャンネルの絶縁ゲート形電界効果トランジスタ），４個のＰ−ＭＯＳ（すなわちＰチャンネルの絶縁ゲート形電界効果トランジスタ），及び２個のサブＭＯＳ（すなわちＮチャンネルの絶縁ゲート形電界効果トランジスタ）を，ゲートアレイ手法で設計された内部配線によって接続することにより構成されているものと認められる。
　また，上記サに記載されたものと同様に，図１に示されたＳＲＡＭについても，そのメモリー回路を多数形成して１つの集積回路とすることは明らかである。
　
　したがって，図１に示されたＳＲＡＭに注目すると，引用例には，次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
「半導体基板上に，同一の基本セルを縦および横に連続的に形成したゲートアレイ方式の半導体装置において，
　前記基本セルのうちの２つの基本セル１．１及び１．２を用い，これら２つの基本セルに含まれる，チャネル幅Ｈを有する４個のＮチャンネルの絶縁ゲート形電界効果トランジスタ１１．１，１２．１，１１．２，１２．２と，チャネル幅Ｈを有する４個のＰチャンネルの絶縁ゲート形電界効果トランジスタ２１．１，２２．１，２１．２，２２．２と，チャネル幅Ｈの約１／２のチャネル幅Ｈ'を有する２個のＮチャンネルの絶縁ゲート形電界効果トランジスタ１３．１，１３．２に対して，ＳＲＡＭの１つのメモリー回路を構成するように配線が接続され，前記メモリー回路が多数形成されている，ゲートアレイ方式の半導体装置。」
　
４．　対比
　本願発明と引用発明を比較する。
・引用発明の「同一の基本セルを縦および横に連続的に形成した」ものは，本願発明の「同一の基本セルからなるアレイ」に対応する。また，引用発明の「ゲートアレイ方式の半導体装置」が，「ゲートアレイ構造」を有することは明らかである。それゆえ，引用発明の「半導体基板上に，同一の基本セルを縦および横に連続的に形成したゲートアレイ方式の半導体装置」と，本願発明の「半導体基板上に形成されると共に，同一の基本セルからなるアレイをコア領域内に有するゲートアレイ構造」とは，「半導体基板上に形成されると共に，同一の基本セルからなるアレイを有するゲートアレイ構造」である点で共通する。
・引用発明の「チャネル幅Ｈを有する４個のＮチャンネルの絶縁ゲート形電界効果トランジスタ１１．１，１２．１，１１．２，１２．２」，「チャネル幅Ｈを有する４個のＰチャンネルの絶縁ゲート形電界効果トランジスタ２１．１，２２．１，２１．２，２２．２」，及び「チャネル幅Ｈの約１／２のチャネル幅Ｈ'を有する２個のＮチャンネルの絶縁ゲート形電界効果トランジスタ１３．１，１３．２」は，それぞれ同種のトランジスタの集合といえるから，これらはそれぞれ，「チャネル幅Ｈを有する４個のＮチャンネルの絶縁ゲート形電界効果トランジスタからなるグループ」，「チャネル幅Ｈを有する４個のＰチャンネルの絶縁ゲート形電界効果トランジスタからなるグループ」，及び「チャネル幅Ｈの約１／２のチャネル幅Ｈ'を有する２個のＮチャンネルの絶縁ゲート形電界効果トランジスタからなるグループ」を構成するものといえる。また，「Ｎチャンネルの絶縁ゲート形電界効果トランジスタ」及び「Ｐチャンネルの絶縁ゲート形電界効果トランジスタ」は，それぞれ本願発明の「第１導電特性を有する」「トランジスタ」及び「第２導電特性を有する」「トランジスタ」に相当する。それゆえ，引用発明の「２つの基本セルに」「チャネル幅Ｈを有する４個のＮチャンネルの絶縁ゲート形電界効果トランジスタ１１．１，１２．１，１１．２，１２．２と，チャネル幅Ｈを有する４個のＰチャンネルの絶縁ゲート形電界効果トランジスタ２１．１，２２．１，２１．２，２２．２と，チャネル幅Ｈの約１／２のチャネル幅Ｈ'を有する２個のＮチャンネルの絶縁ゲート形電界効果トランジスタ１３．１，１３．２」が「含まれる」ことと，本願発明の「前記基本セルは，それぞれ，　各々が第１ゲート幅を有するとともに，第１導電特性を有する４個のトランジスタからなる第１トランジスタグループと，　各々が第２ゲート幅を有するとともに，前記第１導電特性とは反対の第２導電特性を有する４個のトランジスタからなる第２トランジスタグループと，　各々が第３ゲート幅を有するとともに，前記第１導電特性を有する２個のトランジスタからなる第３トランジスタグループと，を備え」ることは，「基本セル中のトランジスタからなる，第１導電特性を有する４個のトランジスタからなる第１トランジスタグループと，前記第１導電特性とは反対の第２導電特性を有する４個のトランジスタからなる第２トランジスタグループと，各前記第１導電特性を有する２個のトランジスタからなる第３トランジスタグループと，を備え」る点で共通する。
・引用発明の「ＳＲＡＭ」は，ランダムアクセスメモリの一種である。また，上述のとおり，引用発明は「ゲートアレイ構造」を有するとともに，引用発明における各絶縁ゲート形電界効果トランジスタが，第１〜第３の各トランジスタグループを構成するものである。したがって，引用発明の「２つの基本セルに含まれる，チャネル幅Ｈを有する４個のＮチャンネルの絶縁ゲート形電界効果トランジスタ１１．１，１２．１，１１．２，１２．２と，チャネル幅Ｈを有する４個のＰチャンネルの絶縁ゲート形電界効果トランジスタ２１．１，２２．１，２１．２，２２．２と，チャネル幅Ｈの約１／２のチャネル幅Ｈ'を有する２個のＮチャンネルの絶縁ゲート形電界効果トランジスタ１３．１，１３．２に対して，ＳＲＡＭの１つのメモリー回路を構成するように配線が接続され，前記メモリー回路が多数形成されている」ことと，本願発明の「前記ゲートアレイ構造の少なくともいくつかの前記基本セルにおいて，前記第１，第２及び第３トランジスタグループのトランジスタが，単一の基本セル内に１つのランダムアクセスメモリ回路を形成するようにワイヤ接続されている」こととは，「ゲートアレイ構造の少なくともいくつかの箇所において，第１，第２及び第３トランジスタグループのトランジスタが，１つのランダムアクセスメモリ回路を形成するようにワイヤ接続されている」点で共通する。
　
　したがって，本願発明と引用発明とは，
「半導体基板上に形成されると共に，同一の基本セルからなるアレイを有するゲートアレイ構造において，
　基本セル中のトランジスタからなる，第１導電特性を有する４個のトランジスタからなる第１トランジスタグループと，前記第１導電特性とは反対の第２導電特性を有する４個のトランジスタからなる第２トランジスタグループと，各前記第１導電特性を有する２個のトランジスタからなる第３トランジスタグループと，を備え，
　前記ゲートアレー構造の少なくともいくつかの箇所において，前記第１，第２及び第３トランジスタグループのトランジスタが，１つのランダムアクセスメモリ回路を形成するようにワイヤ接続されている，ゲートアレイ構造。」
である点で一致する。
　
　一方，両者は以下の各点で相違する。
　
・相違点１
　本願発明においては，「同一の基本セルからなるアレイをコア領域内に有する」のに対して，引用発明においては，「同一の基本セルからなるアレイ」を有するものの，「コア領域内」に有することが明らかでない点。
　
・相違点２
　本願発明においては，「第１トランジスタグループ」のトランジスタが各々「第１ゲート幅を有」し，「第２トランジスタグループ」のトランジスタが各々「第２ゲート幅を有」し，さらに，「第３トランジスタグループ」のトランジスタが各々「第３ゲート幅を有」するのに対し，引用発明においては，「第１トランジスタグループ」のトランジスタが各々「チャネル幅Ｈを有」し，「第２トランジスタグループ」のトランジスタが各々「チャネル幅Ｈを有」し，さらに，「第３トランジスタグループ」のトランジスタが各々「チャネル幅Ｈの約１／２のチャネル幅Ｈ'を有」するものの，各々のゲート幅については特定されていない点。
　
・相違点３
　本願発明においては，「基本セル」が「それぞれ」，「４個のトランジスタからなる第１トランジスタグループ」，「４個のトランジスタからなる第２トランジスタグループ」，及び「２個のトランジスタからなる第３トランジスタグループ」を備え，これにより，「単一の基本セル内に」「１つのランダムアクセスメモリ回路を形成するように」されているのに対して，引用発明においては，「４個のトランジスタからなる第１トランジスタグループ」，「４個のトランジスタからなる第２トランジスタグループ」，及び「２個のトランジスタからなる第３トランジスタグループ」が，２つの基本セルに含まれるトランジスタからなるものであり，これに伴い，「１つのランダムアクセスメモリ回路」も，２つの基本セルを用いて形成されている点。
　
５．　判断
　上記各相違点について検討する。
　
（１）相違点１について
　以下の周知例１にもあるように，ゲートアレイ方式の半導体装置においては，同一の基本セルを配列させる領域が，通常，コア領域と呼ばれることは当業者の技術常識である。
　　・周知例１：特開平６−３１０６９１号公報
　本願の優先権主張日前に頒布された刊行物である特開平６−３１０６９１号公報には，図２とともに，以下の記載がある。
「【０００２】
【従来の技術】図２は、従来のＳＯＧ（シ−オブゲイト）タイプのゲートアレーの構成を示す平面図である。
半導体チップ１上の中央部には、トランジスタ基本回路からなる多数のベーシックセル２が縦横に規則正しく配列されてコア領域３が形成されている
　
　それゆえ，引用発明においても，「同一の基本セルを縦および横に連続的に形成した」部分が「コア領域」にあり，「同一の基本セルからなるアレイをコア領域内に有する」ものであるということができる。したがって，相違点１は実質的なものではない。
　
（２）相違点２について
　一般に，絶縁ゲート形電界効果トランジスタ（以下「トランジスタ」と略記。）においては，ゲート電極の幅方向の大きさ（ゲート幅）は，トランジスタのチャネル部分を制御できるように，該チャネル部分を覆うに充分な大きさとする必要があることは当業者における技術常識である。その一方，ゲート電極のうち，チャネル部分上にない部分は，ゲート電極として作用をせず，トランジスタの集積度を下げる要因となる。それゆえ，通常，トランジスタのゲート幅を，ほぼチャネル幅と同等の大きさに設定することは，当業者における慣用技術である。
　そこで，引用発明についてみると，４個のＮチャンネルの絶縁ゲート形電界効果トランジスタ１１．１，１２．１，１１．２，１２．２（「第１トランジスタグループ」）は，いずれも同じチャネル幅Ｈを有している。そして，上述した，チャネル幅とゲート幅の関係に照らせば，これらのトランジスタの，ゲート幅をすべてほぼＨとすることは当業者が適宜になし得たことである。また，同様に，いずれも同じチャネル幅Ｈを有している４個のＰチャンネルの絶縁ゲート形電界効果トランジスタ２１．１，２２．１，２１．２，２２．２（「第２トランジスタグループ」），及び，チャネル幅Ｈの約１／２のチャネル幅Ｈ'をともに有する２個のＮチャンネルの絶縁ゲート形電界効果トランジスタ１３．１，１３．２（「第３トランジスタグループ」）についても，ゲート幅を，それぞれほぼＨ及びほぼ１／２Ｈとすることは当業者が適宜になし得たことである。
　したがって，引用発明において，「第１トランジスタグループ」のトランジスタが各々「第１ゲート幅を有」し，「第２トランジスタグループ」のトランジスタが各々「第２ゲート幅を有」し，さらに，「第３トランジスタグループ」のトランジスタが各々「第３ゲート幅を有」するようにすることは，当業者が適宜になし得たことである。
　
（３）相違点３について
　以下の周知例２及び３にも示されているように，ゲートアレイ方式の半導体装置において，単一の基本セルを用いてＳＲＡＭを構成できるように，前記基本セルの構成を設定することは従来より周知の技術である。
　
　　・周知例２：特開平４−９６３７０号公報
　本願の優先権主張日前に頒布された刊行物である特開平４−９６３７０号公報には，第３図とともに，以下の記載がある。
「〔産業上の利用分野〕
　本発明は，ゲートアレー型ＬＳＩに用いられるマスタスライスに関するものであり，特に，ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとを組み合わせて基本セルを構成し，この基本セルの集合を規則的に配列したＣＭＯＳマスタスライスに関するものである。
〔従来の技術〕
　第３図は従来のゲート敷き詰め型ＣＭＯＳマスタスライスに適用されている基本セルの一例を示す平面図である。基本セル１はｐチャネル領域２とｎチャネル領域３からなる。ｐチャネル領域２にはゲート４，５で示される２個のｐチャネル大ＭＯ８トランジスタとゲート６，７で示される２個のｐチャネル小ＭＯＳトランジスタが形成されている。ｎチャネル領域３にはゲート８，９で示される２個のｎチャネル大ＭＯＳトランジスタとゲート１０，１１で示される２個のｎチャネル小ＭＯＳトランジスタが形成されている。なお符号１２はｎ型半導体基板上に形成されたｐウェル領域を示し，符号１３〜１７はゲート幅方向の配線トラックを示している。
　この基本セルは，ｐチャネル，ｎチャネルについてそれぞれ４個のＭＯＳトランジスタを有するため，ＳＲＡＭメモリ回路の一単位を一つの基本セルで効率よく構成できるという特長を持っている。」（第１頁右欄９行〜第２頁左上欄１５行）
　
　　・周知例３：特開平２−１８１９４９号公報
　本願の優先権主張日前に頒布された刊行物である特開平２−１８１９４９号公報には，第１図，第３図，第５図，及び第６図とともに，以下の記載がある。
「第１図は，この実施例に用いられる基本セルの平面図を示したものである。尚，第１図において前記第３図に説明したと同様の部分については，その説明を省略する。
　・・・
　第１図に示した基本セルを用いて所定のＡｌ配線を施し，ＳＲＡＭを作成した。第５図にこのＡｌ配線を施した基本セルの平面図を示す。
　・・・
　第６図は第５図の等価回路である。この第６図は，ＳＲＡＭの単位素子の構成を示すものであり，二つのインバータ６０，６１がリング状に結合される事により，ラッチ回路６２が形成されている。
　・・・
　従って，第１図に示す基本セルを用いれば，一つの基本セルでＳＲＡＭ一単位を作成することが出来る。
　・・・これに対し，第１図に示す基本セルを用いてＳＲＡＭを構成すると無駄になるトランジスタが存在しない為，基本セルの使用効率を向上した状態で，マスクスライス方式を利用した半導体集積回路を作成すること可能となる。」（第３頁左上欄３行〜同頁左下欄１３行）
　
　引用発明においては，２つの基本セルを用いてＳＲＡＭの１つのメモリー回路を構成しているところ，上述のとおり，ゲートアレー方式の半導体装置において，ＳＲＡＭを単一の基本セルを用いて構成することが従来より周知であるから，一体のものである前記２つの基本セルを合わせて，あらためて基本セルとしてゲートアレイを構築することは，当業者にとって自然かつ容易になし得たことである。
　したがって，引用発明における「２つの基本セル１．１及び１．２」を合わせて，あらためて基本セルとしてゲートアレイを構築し，該あらためて基本セルとしたものが，「それぞれ」，「４個のトランジスタからなる第１トランジスタグループ」，「４個のトランジスタからなる第２トランジスタグループ」，及び「２個のトランジスタからなる第３トランジスタグループ」を備え，これにより，あらためて基本セルとしたものが単一で「１つのランダムアクセスメモリ回路を形成するように」なすことは当業者が容易になし得たことである。
　
（４）まとめ
　以上のとおり，相違点１〜３は，当業者が容易に想到し得たものである。よって，本願発明は，引用例に記載された発明及び従来周知の技術に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
６．　むすび
　以上のとおりであるから，他の請求項について検討するまでもなく，本願は拒絶すべきものである。
　よって，結論のとおり審決する。