【事件の表示】
　特願２００６−１５８３７４「パワーＩＣデバイス及びその製造方法」拒絶査定不服審判事件〔平成１９年１２月２０日出願公開，特開２００７−３２９２３９〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
１　手続の経緯
　本願は，平成１８年６月７日の出願であって，平成１９年８月１３日付けの拒絶理由通知に対して，同年１０月２２日に手続補正書及び意見書が提出されたが，平成２０年７月８日付けで拒絶査定がされ，これに対し，同年８月１４日に拒絶査定不服審判が請求され，その後，当審において平成２３年４月２８日付けで拒絶理由が通知され，同年７月８日に手続補正書及び意見書が提出されたものである。
　
２　当審の拒絶理由の要旨
　当審において平成２３年４月２８日付けで通知された拒絶理由（以下「当審拒絶理由」という。）の要旨は，本願の請求項１〜１８に係る発明は，引用例１〜４に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない，というものである。
　
３　本願発明の内容
　平成２３年７月８日に提出された手続補正書によれば，本願の特許請求の範囲の請求項６に係る発明（以下「本願発明」という。）は，次のとおりのものである。
　
「表層チャンネルＭＯＳトランジスタとＰチャンネル型のトレンチパワーＭＯＳトランジスタとが同一チップに形成されているパワーＩＣデバイスにおいて，
　前記チップ表面は，シリコン（１１０）結晶面であり，
　前記Ｐチャンネル型のトレンチパワーＭＯＳトランジスタは，
　前記チップの表面から垂直に穿孔されることによって，その横壁の少なくとも１面がシリコン（１１０）結晶面となるように形成されたトレンチと，
　前記トレンチ内壁面に第一層と第二層とからなるゲート絶縁膜と，
　前記ゲート絶縁膜が形成されたトレンチ内に形成されたゲート領域と，
　前記トレンチの横壁部分に形成されたトレンチパワーＭＯＳトランジスタ反転チャンネル領域と，
　前記トレンチパワーＭＯＳトランジスタ反転チャンネル領域の上層におけるチップの表面層に設けられ，前記ゲート領域とは前記ゲート絶縁膜によって絶縁されたソース領域と，
　前記トレンチパワーＭＯＳトランジスタ反転チャンネル領域の下層におけるチップの裏面層に設けられたドレイン領域とを有し，
　前記ソース領域から前記ドレイン領域に流れる電流が，前記トレンチパワーＭＯＳトランジスタ反転チャンネル領域をシリコン＜１１０＞結晶方向に流れる一方，
　前記表層チャンネルＭＯＳトランジスタは，Ｐ型表層チャンネルＭＯＳトランジスタであり，
　反転チャンネル電流が，前記チップの表面部分を，前記チップの表面と平行な方向であり，かつシリコン＜１１０＞結晶方向である方向に流れるように配設された表層チャンネルＭＯＳトランジスタ反転チャンネル領域を有していることを特徴とするパワーＩＣデバイス。」
 
４　本願発明の容易想到性について
４−１　引用文献の記載と引用発明
（１）引用文献の記載
　当審拒絶理由において引用例２として引用された，本願の出願日前に日本国内において頒布された刊行物である特開２００２−３５９２９４号公報（以下「引用文献」という。）には，図１，７及び９とともに，次の記載がある（下線は当審で付加。以下同じ。）。
　
「【０００１】
【発明の属する技術分野】
本発明は携帯機器等の電源電圧管理用に用いられる半導体集積回路を構成する半導体装置とその製造方法に関する
「【０００７】本発明は
低コストで短工期でありかつ低電圧動作や低消費電力であるパワーマネージメント半導体装置
「【０００８】
【課題を解決するための手段】上記課題を解決するために，本発明は，
半導体基板上に，ソース領域及びドレイン領域を平面方向に配した横型ＭＯＳトランジスタと，ソース領域及びドレイン領域を深さ方向に配した縦型MOSトランジスタを有し，
・・・（省略）・・・
【００２０】・・・（省略）・・・または，
半導体基板の主表面から形成された凹部と，半導体基板主表面及び凹部の内側の側面及び底面を覆うゲート絶縁膜と，絶縁膜に接し，凹部周囲の半導体主表面上と，凹部内に埋め込まれたゲート電極と，凹部に接し，半導体主表面上のゲート電極の下に形成された低濃度ソース領域と凹部から離れて，低濃度ソース領域に接しゲート電極より外側で半導体基板の主表面に形成された高濃度ソース領域と，凹部に接し，高濃度ソース及び低濃度ソース領域を囲むように形成し，低濃度ソース領域及び高濃度ソース領域より深く，凹部の底部より浅い深さまで形成されたソース領域に対して逆導電型のボディ領域と，凹部及びソース領域及びボディ領域から離間し，半導体基板主表面上に形成された高濃度ドレイン領域とを具備した縦形ＭＯＳトランジスタを有することを特徴とする半導体集積回路装置
「【００３６】
【発明の実施の形態】
本発明では，ＰＭＯＳがＮＭＯＳに比べて比較的多く使用され，かつ出力ドライバーにＰＭＯＳが用いられる半導体集積回路装置において，ＮＭＯＳを埋め込みチャネル型のＭＯＳＦＥＴで構成し，ＰＭＯＳを，表面チャネル型のＭＯＳＦＥＴで構成し，さらに出力ドライバーをＰ型の縦型ＭＯＳＦＥＴで構成し，その駆動能力の向上と小型化を促進させたものである
「【００４１】以下に，この発明の実施例を図面に基づいて説明する。
この実施例では単結晶半導体基板上に形成したＭＯＳＦＥＴに本発明を用いた場合を示す
本発明における半導体集積回路は，Ｐ型のゲート電極をもつＰＭＯＳ及びＰ型のゲート電極をもつＮＭＯＳ及びＰ型のゲート電極をもつ縦型ＰＭＯＳで構成されている
「【００４４】さらに，
Ｐ型埋め込み層１８及びＰ型ウェル層１９上にＰ型の縦型ＭＯＳＦＥＴ３８を形成している。この縦型ＭＯＳＦＥＴはＰ型ウェル層を所望の深さだけエッチングした凹部（トレンチと称す）２２の側壁をチャネルとする構造の，一般にＵＭＯＳと呼ばれるＭＯＳＦＥＴである。このトレンチ２２の内壁にゲート絶縁膜２を形成し，さらにＰ型の多結晶シリコン２３を，トレンチを完全が埋まらない程度にゲート絶縁膜上に堆積している。さらにこの多結晶シリコン２３上に，トレンチを完全に埋めるように，金属シリサイド膜２４を形成して，ポリサイド構造と同時にトレンチの平坦化を実現している。このＰ型の多結晶シリコン２３及び金属シリサイド膜２４からなるゲート電極により，トレンチ２２側壁のゲート絶縁膜２を介してＮ型ボディ領域２６を反転させ，チャネルを形成する
【００４５】このＰ型縦型ＭＯＳＦＥＴの構造は，図９のようにしても構わない。図１ではＰ型縦型ＭＯＳＦＥＴにおいてゲート電極をトレンチから張り出す構造としているが，図９ではゲート電極のエッチング時にトレンチ上にマスクをかけずにエッチングすることで，ゲート電極を張り出させない構造としている。後者は，ゲート電極の形成時に過剰なエッチングがなされた場合，特性ばらつきが発生する危険性があるのに対し,前者はこのようなエッチングプロセスばらつきの影響を受けないという利点がある。逆に後者は素子面積の縮小という面で利点がある。工程数は同じなので，プロセスの制御性を鑑み，どちらかを選択することになる。但し，
図１のゲート電極構造を選ぶ場合，トレンチ２２の上端角部がチャネルとなることを避けるため，Ｐ型低濃度ソース領域２８を，表面に張り出したゲート電極の下に形成している
「【００５０】さらに本発明の別の実施例を図７に示す。
図１及び図５，６ではＰ型の縦型ＭＯＳＦＥＴのドレイン電極を表面に形成していたが，図７に示すように高濃度のＰ型半導体基板を用いることにより，基板裏面からＰ型の縦型ＭＯＳＦＥＴ３８のドレイン電極を取り出すことができる
またＰ型ウェル層は高濃度のＰ型半導体基板１に届くように形成され，Ｐ型の縦型ＭＯＳＦＥＴ３８の低濃度ドレインとしても用いられている。また図示はしないが，裏面全面に金属を形成し，Ｐ型の縦型ＭＯＳＦＥＴ３８のドレイン電極としている
　
（２）引用文献に記載された発明
　以上を整理すると，引用文献には次の事項が記載されているといえる。
　
ア　【０００１】から，引用文献には「半導体集積回路装置」の発明が記載されていると理解できる。また，【０００８】の「本発明は，半導体基板上に，ソース領域及びドレイン領域を平面方向に配した横型ＭＯＳトランジスタと，ソース領域及びドレイン領域を深さ方向に配した縦型ＭＯＳトランジスタを有し」との記載，【００３６】の「本発明では・・・ＮＭＯＳを埋め込みチャネル型のＭＯＳＦＥＴで構成し，ＰＭＯＳを，表面チャネル型のＭＯＳＦＥＴで構成し，さらに出力ドライバーをＰ型の縦型ＭＯＳＦＥＴで構成し，その駆動能力の向上と小型化を促進させたものである」との記載，及び，【００４１】の「この実施例では単結晶半導体基板上に形成したＭＯＳＦＥＴに本発明を用いた場合を示す。・・・本発明における半導体集積回路は，Ｐ型のゲート電極をもつＰＭＯＳ及びＰ型のゲート電極をもつＮＭＯＳ及びＰ型のゲート電極をもつ縦型ＰＭＯＳで構成されている。」との記載から，引用文献には，「表面チャンネル型Ｐ型ＭＯＳＦＥＴと，埋め込みチャンネル型Ｎ型ＭＯＳＦＥＴと，Ｐ型の縦型ＭＯＳＦＥＴとが，半導体基板上に形成された半導体集積回路装置」が記載されているといえる。
イ　【００２０】の記載を【００４４】の記載に照らすとともに，図１を参照すると，引用文献の「Ｐ型の縦型ＭＯＳトランジスタ」は，「半導体基板の主表面から形成されたトレンチと，半導体基板主表面及びトレンチの内側の側面及び底面を覆うゲート絶縁膜と，ゲート絶縁膜に接し，トレンチ周囲の半導体主表面上と，トレンチ内に埋め込まれたゲート電極と，トレンチに接し，半導体主表面上のゲート電極の下に形成されたＰ型低濃度ソース領域と，トレンチから離れて，Ｐ型低濃度ソース領域に接しゲート電極より外側で半導体基板の主表面に形成されたＰ型高濃度ソース領域と，トレンチに接し，Ｐ型高濃度ソース及びＰ型低濃度ソース領域を囲むように形成し，Ｐ型低濃度ソース領域及びＰ型高濃度ソース領域より深く，トレンチの底部より浅い深さまで形成されたＮ型ボディ領域と，トレンチ及びソース領域及びボディ領域から離間し，半導体基板主表面上に形成されたＰ型高濃度ドレイン領域とを具備した縦形ＭＯＳトランジスタ」であることが理解できる。
ウ　【００４４】には「このＰ型の多結晶シリコン２３及び金属シリサイド膜２４からなるゲート電極により，トレンチ２２側壁のゲート絶縁膜２を介してＮ型ボディ領域２６を反転させ，チャネルを形成する。」ことが記載されている。
　
　上記ア〜ウによれば，引用文献には次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
「表面チャンネル型Ｐ型ＭＯＳＦＥＴと，埋め込みチャンネル型Ｎ型ＭＯＳＦＥＴと，Ｐ型の縦型ＭＯＳＦＥＴとが，半導体基板上に形成された半導体集積回路装置において，
　前記Ｐ型の縦型ＭＯＳＦＥＴは，
　半導体基板の主表面から形成されたトレンチと，半導体基板主表面及びトレンチの内側の側面及び底面を覆うゲート絶縁膜と，ゲート絶縁膜に接し，トレンチ周囲の半導体主表面上と，トレンチ内に埋め込まれたゲート電極と，トレンチに接し，半導体主表面上のゲート電極の下に形成されたＰ型低濃度ソース領域と，トレンチから離れて，Ｐ型低濃度ソース領域に接しゲート電極より外側で半導体基板の主表面に形成されたＰ型高濃度ソース領域と，トレンチに接し，Ｐ型高濃度ソース及びＰ型低濃度ソース領域を囲むように形成し，Ｐ型低濃度ソース領域及びＰ型高濃度ソース領域より深く，トレンチの底部より浅い深さまで形成されたＮ型ボディ領域と，ゲート電極により，トレンチ側壁のゲート絶縁膜を介してＮ型ボディ領域を反転させて形成されるチャネルと，トレンチ及びソース領域及びボディ領域から離間し，半導体基板主表面上に形成されたＰ型高濃度ドレイン領域とを具備した，
半導体集積回路装置。」
　
４−２　本願発明と引用発明の対比
　本願発明と，引用発明とを対比する。
　
（１）上記４−１（１）に摘記した，引用文献の【０００１】，【０００７】によれば，引用文献に記載された「半導体集積回路装置」は，「携帯機器等の電源電圧管理用に用いられる」，「低コストで短工期でありかつ低電圧動作や低消費電力であるパワーマネージメント半導体装置」であるから，引用発明における「半導体集積回路装置」は本願発明における「パワーＩＣデバイス」に相当する。
（２）引用発明における「表面チャンネル型Ｐ型ＭＯＳＦＥＴ」，「Ｐ型の縦型ＭＯＳＦＥＴ」及び「半導体基板」は，本願発明における「Ｐ型表層チャンネルＭＯＳトランジスタ」，「Ｐチャンネル型のトレンチパワーＭＯＳトランジスタ」及び「チップ」にそれぞれ相当する。よって，引用発明における「表面チャンネル型Ｐ型ＭＯＳＦＥＴと，埋め込みチャンネル型Ｎ型ＭＯＳＦＥＴと，Ｐ型の縦型ＭＯＳＦＥＴとが，半導体基板上に形成された」ことは，本願発明における「表層チャンネルＭＯＳトランジスタとＰチャンネル型のトレンチパワーＭＯＳトランジスタとが同一チップに形成されている」ことに相当する。
（３）縦型トレンチＭＯＳＦＥＴにおいて，トレンチを基板表面に対し垂直に形成することは技術常識であるから，本願発明における「トレンチ」と，引用発明における「半導体基板の主表面から形成されたトレンチ」とは，「チップの表面から垂直に穿孔されることによって」「形成されたトレンチ」である点で一致する。
（４）引用発明における「半導体基板主表面及びトレンチの内側の側面及び底面を覆うゲート絶縁膜」と，本願発明における「トレンチ内壁面に第一層と第二層とからなるゲート絶縁膜」とは，「トレンチの内壁面」にある「ゲート絶縁膜」である点で共通する。
（５）引用発明における「ゲート絶縁膜に接し，トレンチ周囲の半導体主表面上と，トレンチ内に埋め込まれたゲート電極」は，本願発明における「ゲート絶縁膜が形成されたトレンチ内に形成されたゲート領域」に相当する。
（６）引用発明における「チャネル」は，「ゲート電極により，トレンチ側壁のゲート絶縁膜を介してＮ型ボディ領域を反転させて形成される」ものであるから，本願発明における「トレンチの横壁部分に形成されたトレンチパワーＭＯＳトランジスタ反転チャンネル領域」に相当する。
（７）縦型トレンチＭＯＳトランジスタにおいて，基板表面に設けられたソース領域が，反転チャネル領域の上層に位置し，ゲート電極とゲート絶縁膜によって絶縁されることは明らかであるから，引用発明における「Ｐ型低濃度ソース領域」と，本願発明の「ソース領域」は，「トレンチパワーＭＯＳトランジスタ反転チャンネル領域の上層におけるチップの表面層に設けられ，前記ゲート領域とは前記ゲート絶縁膜によって絶縁されたソース領域」である点で一致する。
（８）本願発明における「トレンチパワーＭＯＳトランジスタ反転チャンネル領域の下層におけるチップの裏面層に設けられたドレイン領域」と，引用発明における「トレンチ及びソース領域及びボディ領域から離間し，半導体基板主表面上に形成されたＰ型高濃度ドレイン領域」とは，「ドレイン領域」である点で共通する。
　
　そうすると，本願発明と引用発明の一致点及び相違点は，次のとおりとなる。
　
＜一致点＞
「表層チャンネルＭＯＳトランジスタとＰチャンネル型のトレンチパワーＭＯＳトランジスタとが同一チップに形成されているパワーＩＣデバイスにおいて，
　　前記Ｐチャンネル型のトレンチパワーＭＯＳトランジスタは，
　前記チップの表面から垂直に穿孔されることによって形成されたトレンチと，
　前記トレンチの内壁面のゲート絶縁膜と，
　前記ゲート絶縁膜が形成されたトレンチ内に形成されたゲート領域と，
　前記トレンチの横壁部分に形成されたトレンチパワーＭＯＳトランジスタ反転チャンネル領域と，
　前記トレンチパワーＭＯＳトランジスタ反転チャンネル領域の上層におけるチップの表面層に設けられ，前記ゲート領域とは前記ゲート絶縁膜によって絶縁されたソース領域と，
　ドレイン領域とを有し，
　前記表層チャンネルＭＯＳトランジスタは，Ｐ型表層チャンネルＭＯＳトランジスタであることを特徴とする，
パワーＩＣデバイス。」である点。
　
＜相違点１＞
　本願発明では，「チップ表面が，シリコン（１１０）結晶面であり」，トレンチの「横壁の少なくとも１面が，シリコン（１１０）結晶面となるように形成された」ものであり，「前記ソース領域から前記ドレイン領域に流れる電流が，前記トレンチパワーＭＯＳトランジスタ反転チャンネル領域を，シリコン＜１１０＞結晶方向に流れ」，「反転チャンネル電流が，前記チップの表面部分を，前記チップの表面と平行な方向であり，かつシリコン＜１１０＞結晶方向である方向に流れるように配設された表層チャンネルＭＯＳトランジスタ反転チャンネル領域を有している」のに対し，引用発明では，半導体基板表面及びトレンチ横壁の面方位，表面チャンネル型Ｐ型ＭＯＳＦＥＴ及びＰ型の縦型ＭＯＳＦＥＴのチャネル電流方向と結晶方向の関係について，教示がない点。
　
＜相違点２＞
　本願発明では，「ゲート絶縁膜」が「トレンチの内壁面に第一層と第二層とからなる」のに対し，引用発明では，ゲート絶縁膜が「第一層と第二層とからなる」ものではない点。
　
＜相違点３＞
　本願発明では，「ドレイン領域」が「トレンチパワーＭＯＳトランジスタ反転チャンネル領域の下層におけるチップの裏面層に設けられた」ものであるのに対し，引用発明では，基板表面に設けられている点。
　
４−３　相違点についての判断
（１）相違点１について
ア　一つのチップに異なる種類のＭＯＳトランジスタを形成する際，各トランジスタの駆動能力を同時に向上させるため，所定の基板面方位において各トランジスタのドレイン電流方向がそれぞれ最適な方向となるように形成することは，次の周知例１〜２に記載された周知の技術である。
・周知例１：特開２００５−１６６８６５号公報
　当審拒絶理由において引用例３として引用された，本願の出願日前に日本国内において頒布された刊行物である上記周知例１には，次の記載がある。
「【００３５】
  シリコン表面ではチャンネル方向の取り方により電子・正孔の移動度が変化する。特に，図１１に示すように，
（１１０）面上のＭＯＳデバイスは面上のチャンネル方向の取り方により電子・正孔の移動度が大きく変化する。ｐチャンネルＭＯＳデバイスは＜１１０＞方向でドレイン電流が最も高く
（１１０）面上のリングオシレータ（図１）ではｐチャンネルＭＯＳデバイスのチャンネル方向は＜１１０＞方向，ｎチャンネルＭＯＳデバイスのチャンネル方向は＜１００＞方向とそれぞれ最も電流駆動能力の大きくなる方向に配置している
・周知例２：特開平４−２５６３５６号公報
　当審拒絶理由において引用例４として引用された，本願の出願日前に日本国内において頒布された刊行物である上記周知例２には，次の記載がある。
「【００１３】
【発明が解決しようとする課題】半導体基板の（０１１）面上に，ＰＭＯＳとＮＭＯＳとをその各電流が＜０１１▲バー▼＞方向に平行する方向に配置した従来の半導体装置では，表１によると，
（０１１）面上の＜０１１▲バー▼＞方向に平行する方向の正孔表面移動度が＜０１１▲バー▼＞方向に直交する方向のそれより高く，＜０１１▲バー▼＞方向に平行する方向の電子表面移動度が＜０１１▲バー▼＞方向に直交する方向のそれよりも低い。このため，ＰＭＯＳとＮＭＯＳを流れる各電流が平行していると合計チャネル抵抗が高くなり負荷に対する電流駆動能力が低くなってしまう
「【００１９】図１及び図２は，この発明の第１実施例を示す図である。
【００２０】まず，半導体装置の構成を説明すると，
１は表面が（０１１）面のＮ形半導体基板
ＰＭＯＳ１０のＰ
＋
ソース領域２とＰ
＋
ドレイン領域３とは，Ｎ形半導体基板１の＜０１１▲バー▼＞方向に平行した方向に向い合うように配置され，ＮＭＯＳ２０のＮ
＋
ソース領域６とＮ
＋
ドレイン領域７とは，Ｎ形半導体基板１の＜０１１▲バー▼＞方向に直交した方向に向い合うように配置されている
【００２１】上述の半導体装置は，公知のＮ形半導体基板ＰウェルＣＭＯＳのプロセスによって製造することができる。
【００２２】次に，上述のように構成された半導体装置の作用を説明する。いま，この実施例の半導体装置で前記図５に示したＨブリッジ型モータ制御回路を構成した場合を考えると，
ＰＭＯＳ１０の電流は，Ｐ
＋
ドレイン領域３からＰ＋ソース領域２へ＜０１１▲バー▼＞方向に平行に流れる。また，ＮＭＯＳ２０の電流は，Ｎ
＋
ドレイン領域７からＮ
＋
ソース領域６へ＜０１１▲バー▼＞方向に直交した方向に流れる。前記表１によると，この組合せの合計チャネル抵抗は３．４Ｒとなって，（１００）面基板，（１１１）面基板，又は（０１１）面基板上にＰＭＯＳとＮＭＯＳの両電流が平行して流れる場合のどの合計チャネル抵抗よりも低くなる。したがって，負荷に対する電流駆動能力が向上し
　
イ　また，正孔移動度が高い（１１０）面の＜１１０＞方向がドレイン電流方向となるように表層ＰＭＯＳを形成して，駆動能力を高めることは，上記周知例１の【００３５】や，次の周知例３に記載されている周知の技術である。
・周知例３：特開２００４−３５６１１４号公報
　当審拒絶理由において引用例１として引用された，本願の出願日前に日本国内において頒布された刊行物である上記周知例３には，次の記載がある。
「【００２５】
図２は，（１１０）面上にＰチャネルＭＩＳトランジスタを形成した際のトランジスタ移動度のトランジスタ配置方向依存性を示す図
【００２６】
図２を参照すると，
移動度はゲート電極長手方向のなす角度が１３５度方向のとき，すなわち（１１０）面あるいは（１１０）面内にソース領域・ドレイン領域を，ソース領域とドレイン領域とを結ぶ方向が＜１１０＞方向となるように配置したときが最大になるのが分かる
「【００２８】
図３（ａ），図３（ｂ）は，それぞれ（１００）面，（１１０）面のシリコン基板上に形成したＰチャネルＭＩＳ電界効果トランジスタのドレイン電流−ドレイン電圧特性を示す図である。
図３によれば，本実施の形態の（１１０）面上のＭＩＳ電界効果トランジスタの電流駆動能力は，（１００）面の場合の２．５倍になっている
　
ウ　さらに，（１１０）基板表面にトレンチＰＭＯＳを形成する際，トレンチ側面が（１１０）面，ドレイン電流方向が＜１１０＞結晶方向となるように形成して駆動能力を高めることも，上記周知例３の次の段落に記載されている周知の技術である。
「【０１５３】
［第８の実施の形態］
本発明をトレンチ構造縦形ＰチャンネルパワーＭＯＳトランジスタに適用した実施の形態
第１の導電形を示す高濃度ドレイン層５０３，これと不純物濃度の異なるが導電形は同一のドレイン層５０４および第１の導電形とは反対の導電形である第２の導電形を有し，ＰチャンネルＭＯＳＦＥＴのチャンネルが形成されるボディ層５０５を，（１１０）面を有するシリコン基板（図示せず）上に形成して構成される
【０１５４】
本実施の形態に係る縦型トレンチ構造ＰチャンネルＭＯＳＦＥＴは，
図１９（ａ）に示す基板を用い，図１９（ｂ）に示すように，ソース領域を形成するために，ボディ領域５０５とは反対の導伝形を形成するボロンを導入すべく，ＢＦ
２
＋
をイオン注入法により注入し，ソース領域５０６を形成する
【０１５５】
次に，図１９（ｄ）に示すように，ゲート電極を形成するために，ゲート電極となる場所にトレンチホール５０８を形成する。これは次のように行う。基板全面にフォトレジストを塗布し，該フォトレジストのパターニングを行い，トレンチ作成部のレジストに開口部を設ける。該開口部はソース領域内に配置するようにする。次に一般に用いられているＲＩＥ法によりトレンチホールを形成する。該トレンチホール５０８の底部はドレイン領域５０４に達するように形成し，本実施例においては深さ０．８μｍ，幅０．３μｍ，長さ２０μｍとした。この値は素子の使用目的によって変更可能である。
シリコン５０５表面は（１１０）面であるので，それと９０°をなすトレンチホール５０８の内側壁面も（１１０）面になっている
　上記における「トレンチ構造縦形ＰチャンネルパワーＭＯＳトランジスタ」において，「高濃度ドレイン層５０３」及び「ドレイン層５０４」は，シリコン（１１０）面に形成され，「ソース領域５０６」は，表面がシリコン（１１０）面である「ボディ層５０５」にイオン注入して形成された領域であるところ，当該トランジスタのドレイン電流方向はソース領域の形成された表面（シリコン（１１０）面）に対し垂直な方向，すなわち＜１１０＞方向となることは明らかである。したがって，周知例３の上記縦型ＰチャンネルパワーＭＯＳトランジスタは，上記イで摘記した周知例３の「（１１０）面内にソース領域・ドレイン領域を，ソース領域とドレイン領域とを結ぶ方向が＜１１０＞方向となるように配置した」トランジスタであり，電流駆動能力の向上したトランジスタであると理解できる。
　
エ　一方，上記４−１（１）で摘記した引用文献の【００３６】には，駆動能力の向上が引用発明の課題の一つであることが記載されている。
　
オ　そうすると，引用発明において駆動能力をさらに向上させるため，表層ＰＭＯＳとトレンチＰＭＯＳの移動度が同時に向上するように基板面方位とドレイン電流方向を選択することは，上記アの周知技術を知る当業者であれば容易に想到し得たことであり，その具体的な方向として，引用発明の基板面方位を（１１０）面，表層ＰＭＯＳ及びトレンチＰＭＯＳのドレイン電流方向を＜１１０＞方向とすることは，上記イ，ウの周知技術から当業者が普通に選択し得たことである。
　
カ　したがって，引用発明において相違点１に係る構成とすることは，上記周知例１〜３に示されている事項に照らし，当業者が容易に想到し得たことである。
　
（２）相違点２について
　第一層と第二層とからなるゲート絶縁膜は，上記周知例３や次の周知例４に記載されているように，縦型トレンチＭＯＳトランジスタにおいて，耐圧などの特性に優れたゲート絶縁膜として周知の構成である。したがって，引用発明において，ゲート絶縁膜を第一層と第二層とからなるものに変更すること，すなわち，引用発明において相違点２に係る構成とすることは，上記周知技術に照らし，当業者が適宜なし得たことである。
・上記周知例３には，次の記載がある。
「【００５０】
なお，本実施の形態において
マイクロ波励起プラズマで形成するゲートシリコン酸化膜は少なくともシリコンと接する部分に存在すればよく，そのゲートシリコン酸化膜の上に異種の材料，例えばシリコン窒化膜，アルミニウム酸化膜，タンタル酸化膜，ハフニウム酸化膜，ジルコニウム酸化膜などの絶縁膜を積層形成してもよい
例えばゲート，ソース間耐圧を６０Ｖにする場合は，マイクロ波励起プラズマで形成可能なゲートシリコン酸化膜の厚さは数十ｎｍ程度なので，このゲートシリコン酸化膜の上に他の製造方法，例えばマイクロ波励起高密度プラズマＣＶＤ法等により絶縁膜を形成して，所望の厚さ（１２００オングストロームから１５００オングストローム）のゲート絶縁膜を得るようにしてもよい。
　上記によれば，所望の耐圧を確保するために，マイクロ波励起プラズマで形成するゲートシリコン酸化膜の上に，異種の絶縁膜を積層形成する技術が示されている。
・周知例４：特開２００１−８５６８６号公報
　本願の出願日前に日本国内において頒布された刊行物である周知例４には，次の記載がある。
「【０００３】
【発明が解決しようとする課題】しかしながら，図２３に示すような
従来のデバイス構造では，トレンチ内壁に数種類の面方位（例えば(100) ，(110) ，(111) 面の三種類）が存在するために，トレンチ内壁のゲート絶縁膜膜厚の均一性低下や，図２（ｂ）及び図３（ｂ）に示すように，トレンチ開孔部（図２２中Ａで示す部分）や，トレンチ底部（図２２中Ｂで示す部分）での局所的なゲート絶縁膜の薄膜化
局所的な電界集中が起きる
ゲート絶縁膜特性，信頼性の劣化
「【００１３】以上のように構成された本実施の形態におけるＩＧＢＴでは，図２（ａ）及び図３（ａ）に示すように，トレンチ８開孔部（図１（ｄ）中Ａで示す部分）及びトレンチ８底部（図１（ｄ）中Ｂで示す部分）においても，
熱酸化膜９及びＣＶＤ酸化膜１０よりなる積層ゲート絶縁膜は均一で十分な厚みを有し，従来例（図２（ｂ），図３（ｂ））のような局所的な薄膜化はみられない
トレンチ内壁は表面の凹凸が激しいため，熱酸化膜９のみの場合（図３（ｄ））より，本発明の積層ゲート絶縁膜を用いた場合（図３（ｃ））の方が，Ｓｉ表面の凹凸による絶縁膜の局所的薄膜化を抑制し，デバイス特性への悪影響を防止することができる
　上記によれば，表面の凹凸の激しいトレンチ内壁に積層ゲート絶縁膜を適用することにより，局所的な薄膜化によるゲート絶縁膜特性の劣化を防ぐことが示されている。
　
（３）相違点３について
　上記４−１（１）で摘記した引用文献の【００５０】には，「本発明の別の実施例」として，基板裏面から縦型ＭＯＳＦＥＴのドレイン電極を取り出すことが記載されているから，引用発明において，縦型ＭＯＳＦＥＴのドレイン領域を半導体基板の裏面に設けること，すなわち，引用発明において相違点３に係る構成とすることは，引用文献の上記記載に接した当業者が適宜なし得た設計変更である。
　
５　結言
　以上のとおり，本願発明は，従来周知の技術を勘案することにより，引用発明に基いて当業者が容易に発明をすることができたものであり，特許法第２９条第２項の規定により特許を受けることができない。したがって，他の請求項について検討するまでもなく，本願は，拒絶をすべきものである。
　よって，結論のとおり審決する。