【事件の表示】
　特願２０００−　　２３２１「デュアルゲートＭＯＳトランジスタの製造方法。」拒絶査定不服審判事件〔平成１２年　７月２８日出願公開、特開２０００−２０８６４２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯　
　本願は、平成１２年１月１１日の出願（パリ条約に基づく優先権主張：１９９９年１月１２日、　大韓民国）であって、平成１９年１２月２５日に手続補正書が提出され、平成２０年２月２０日付けで拒絶査定がされ、それに対して、同年５月２６日に審判が請求されるとともに、手続補正書が提出され、その後、平成２２年７月７日付けで審尋がされ、同年１０月８日に回答書が提出されたものである。
　
　
第２　平成２０年５月２６日に提出された手続補正書による補正（以下「本件補正」という。）についての補正の却下の決定
　
【補正の却下の決定の結論】
　
　本件補正を却下する。　
　
【理由】　
１　補正の内容　
　本件補正のうち、特許請求の範囲についてする補正は、次のとおりである。
ア　請求項１について、同項中に、「前記第１及び第２導電型不純物をそれぞれ注入した後、Ｏ2ガス雰囲気で１次熱処理した後、窒素ガス雰囲気で２次熱処理して不純物を拡散させる段階」とあるのを、「前記第１及び第２導電型不純物をそれぞれ注入した後、６００〜８００℃の温度でＯ2ガス雰囲気で１次熱処理した後、９００〜１１００℃の温度で窒素ガス雰囲気で２次熱処理して不純物を拡散させる段階」と限定すること。
イ　補正後の請求項２は、補正後の請求項１を引用するものであり、上記アの補正に伴って補正されるものである。
ウ　補正前の請求項３を削除すること。　
エ　補正前の請求項４を補正後の請求項３に繰り上げるとともに、補正後の請求項３は、補正後の請求項１を引用するものであり、上記アの補正に伴って補正されるものである。
　
２　補正の目的の適否
　上記補正ア、イ、エは、いずれも、補正前の請求項に規定されている技術的事項をより限定するものであるから、平成１８年法律５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当し、また、上記補正ウは、同法第１７条の２第４項第１号に掲げる請求項の削除に該当するから、同特許法第１７条の２第４項柱書きに規定する目的要件を満たす。
　
　以上のとおり、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、補正後の特許請求の範囲の請求項１に係る発明（以下「本願補正発明」という。）が、独立特許要件を満たすものであるか否かについて、更に検討する。
　
３　独立特許要件（進歩性）についての検討
（１）本願補正発明
　本件補正による補正後の請求項１〜３に係る発明のうち、請求項１に係る発明（以下「本願補正発明」という。）は、次のとおりである。
　
　「【請求項１】　　隔離領域及び活性領域が形成された半導体基板に、それぞれ第１導電型ウェル及び第２導電型ウェルを形成する段階と、
　前記第１導電型ウェルおよび第２導電型ウェルが形成された前記半導体基板の全面にゲート酸化膜を形成し、前記ゲート酸化膜の上に６６０℃〜７００℃の温度でポリシリコンを蒸着する段階と、
　前記ポリシリコン及びゲート酸化膜を選択的に除去して前記各ウェル上にそれぞれゲート電極を形成する段階と、
　前記各ウェルの露出された表面にそれぞれ反対導電型の不純物イオンを注入して低濃度不純物領域を形成する段階と、
　前記各ゲート電極の側面に絶縁膜側壁を形成する段階と、
　前記露出された第１導電型ウェルの表面及び第１導電型ウェル上に形成されたゲート電極に、高濃度の第２導電型不純物イオンを注入する段階と、
　前記露出された第２導電型ウェルの表面及び第２導電型ウェル上に形成されたゲート電極に高濃度の第１導電型不純物イオンを注入する段階と、
　前記第１及び第２導電型不純物をそれぞれ注入した後、６００〜８００℃の温度でＯ2ガス雰囲気で１次熱処理した後、９００〜１１００℃の温度で窒素ガス雰囲気で２次熱処理して不純物を拡散させる段階とを備えることを特徴とするデュアルゲートＭＯＳトランジスタの製造方法。」
　
（２）引用例の記載と引用発明
（２−１）引用例１とその記載内容
　原査定の拒絶の理由に引用された、本願の優先権主張の日前に日本国内において頒布された刊行物である特開平９−１７８８３号公報（以下「引用例１」という。）には、「表面チャネル型ＭＯＳトランジスタ、相補型電界効果トランジスタ及びそれらの製造方法」（発明の名称）について、図２〜３とともに、次の記載がある（下線は当審で付加。以下同じ。）。
　
ア　発明の属する技術分野　
「【０００１】
【発明の属する技術分野】この発明は、表面チャネル型ＭＯＳトランジスタ、相補型電界効果トランジスタ及びそれらの製造方法に関し、より詳細には、表面チャネル型のＰＭＯＳ(P-channnel Metal-Oxide-Semiconductor)，ＮＭＯＳ(N-channnel Metal-Oxide-Semiconductor)又はこれらＰＭＯＳ及びＮＭＯＳを有する双対ゲート（Dual Gate)構造ＣＭＯＳ(Complementaly Metal-Oxide-Semiconductor）及びそれらの製造方法に関する。」　
イ　課題を解決するための手段等　　
「【００１７】　
【課題を解決するための手段】本発明によれば、半導体基板上にゲート絶縁膜を介して形成されたゲート電極が少なくとも不純物がほぼ均一にドーピングされた膜厚１００〜２００ｎｍのポリシリコンからなり、かつ前記半導体基板内に形成されたソース／ドレイン領域が前記ゲート電極に対して自己整合的に前記不純物と同一の不純物を含有してなる表面チャネル型ＭＯＳトランジスタが提供される。　　　
【００１８】また、上記構成を有するＰＭＯＳ・ＦＥＴとＮＭＯＳ・ＦＥＴとが同一基板上に組み合わされてなる相補型電界効果トランジスタが提供される。さらに、本発明の製造方法によれば、(i) 半導体基板上にゲート絶縁膜を形成し、膜厚１００〜２００ｎｍの真性ポリシリコンを積層し、所望の形状にパターニングしてゲート電極を形成し、(ii)前記ゲート電極上から不純物を注入することにより、前記ゲート電極に不純物をドーピングすると同時に、前記ゲート電極に対して自己整合的にソース／ドレイン領域を形成する表面チャネル型ＭＯＳトランジスタの製造方法、又はこれらの方法を含んでなるＣＭＯＳの製造方法が提供される。」 
「【００３０】さらに、本発明の製造方法によれば、上記工程(ii)におけるソース／ドレイン領域の形成前に、ゲート電極及びソース／ドレイン領域となる領域に予め28Si+、31Ｐ+、75As+、122Sb+等のイオンを２０〜５０ｋｅＶ程度の加速エネルギー、３×１０14〜１×１０15ｃｍ-2程度のドーズ量でイオン注入することにより、それら領域等に非晶質層を形成することが好ましい。特にＰＭＯＳの場合には、ゲート電極及びそれら領域を非晶質層とすることにより、ボロンのチャネリング等によるゲート絶縁膜及びその直下のチャネル領域へのボロンの打ち込みを抑制するとともに、浅いソース／ドレイン領域を得ることができる。」　
ウ　発明の実施の形態等
「【００３８】実施例２
図２に本発明のＭＯＳを含む双対ゲート型ＣＭＯＳの別の実施例を示す。但し、図２にはＣＭＯＳ中のＰＭＯＳのみを示す。この双対ゲート型ＣＭＯＳにおいては、ｐ-ＬＤＤ領域８直下であって、かつｐ+ソース／ドレイン領域１１のチャネル側端部の側部に、少なくともＮウェル３よりも濃度が高いｎ型高濃度領域１４が形成されていること以外は実施例１の双対ゲート型ＣＭＯＳと同様の構成である。
【００３９】このように、ＬＤＤ領域の直下であって、ソース／ドレイン領域のチャネル側端部の側部に、ソース／ドレイン領域の導電型と異なる導電型の高濃度領域、つまり、ｎ型高濃度領域１４を有しているので、チャネル不純物濃度の増大による伝達コンダクタンス、サブスレッショルド特性の劣化、及びソース／ドレイン接合付近の不純物濃度の増大による接合容量、接合リーク電流の増大を引き起こすことなく、ソース／ドレイン近傍の空乏層の伸びを抑制でき、従って短チャネル効果をより制限することができる。
【００４０】以下、
図２に示した双対ゲート型ＣＭＯＳの形成方法を説明する。まず、図３（ａ）に示すように、通常の工程によりシリコン基板１に、不純物濃度１×１０
16
〜１×１０
18
ｃｍ
-3
程度のＰウェル２、不純物濃度１×１０
16
〜１×１０
18
ｃｍ
-3
程度のＮウェル３及びフィールド絶縁膜４を形成した。その後、膜厚３〜８ｎｍ程度のゲート絶縁膜５及び膜厚１００〜２００ｎｍ程度の真性ポリシリコン・ゲート電極６を形成した。ゲート絶縁膜５は、通常の酸化膜の他、Ｎ
2
 Ｏを用いた低窒素濃度の窒化酸化膜でも良い。
【００４１】
次に、図３（ｂ）に示すように、リソグラフィー工程を用いてＮウェル３を覆う所望の形状のレジスト（図示せず）を形成し、このレジストをマスクとして、
31
Ｐ
+
を10〜30ｋｅＶ、10
13
〜10
14
cm
-2
又は
75
As
+
を20〜50ｋｅＶ、10
13
〜10
14
cm
-2
でイオン注入し、不純物濃度１×１０
18
〜５×１０
19
ｃｍ
-3
程度のｎ
-
ＬＤＤ領域７を形成した。続いて、リソグラフィー工程を用いてＰウェル２を覆う所望の形状のレジスト（図示せず）を形成し、このレジストをマスクとして、
49
BF
2
+
を10〜40ｋｅＶ、10
13
〜10
14
cm
-2
でイオン注入し、不純物濃度１×１０
18
〜５×１０
19
ｃｍ
-3
程度のｐ
-
ＬＤＤ領域８を形成した。次いで、ポリシリコン・ゲート電極６を含むシリコン基板１上全面にＣＶＤ法により膜厚３０〜２５０ｎｍのＳｉＯ
2 
を堆積し、異方性エッチングによりサイドウォールスペーサ９を形成した。
【００４２】
さらに、図３（ｃ）に示すように、リソグラフィー工程を用いてＮウェル３を覆う所望の形状のレジスト（図示せず）を形成し、このレジスト、ゲート電極６及びサイドウォールスペーサ９をマスクとして、
75
As
+
を４０〜１００ｋｅＶ、１〜７×１０
15
cm
-2
でイオン注入し、ポリシリコン・ゲート電極６へのドーピングを行うとともにｎ
+
ソース／ドレイン領域１０を形成した。続いて、リソグラフィー工程を用いてＰウェル２を覆う所望の形状のレジスト（図示せず）を形成し、このレジスト、ゲート電極６及びサイドウォールスペーサ９をマスクとして、
28
Si
+
又は
31
Ｐ
+
を10〜40ｋｅＶ、３×１０
14
〜１×１０
15
cm
-2
でイオン注入してポリシリコン・ゲート電極６を非晶質層とした後、
11
Ｂ
+
を10〜20ｋｅＶ、１〜７×１０
15
cm
-2
でイオン注入することによりポリシリコン・ゲート電極６へのドーピングを行うとともにＰ
+
ソース／ドレイン領域１１を形成した。
【００４３】その後、
必要に応じてソース／ドレイン領域１０、１１及びポリシリコン・ゲート電極６ａ，６ｂの活性化アニールを行う。この際の条件は、アルゴン、窒素等の雰囲気下、電気炉を用いる場合には７５０〜９００℃程度の温度範囲で、１０〜３０分間程度、ランプ・アニーラーを用いる場合には９００〜１０００℃程度の温度範囲で、１０〜３０秒間程度が好ましく、これらを組み合わせて行ってもよい。
　
（２−２）引用発明
　上記ア、イ及びウによれば、引用例１には、次の発明が記載されているといえる（以下「引用発明」という。）。
　
「シリコン基板１に、Ｐウェル２、Ｎウェル３及びフィールド絶縁膜４を形成し、酸化膜からなるゲート絶縁膜５、真性ポリシリコン・ゲート電極６を形成し、Ｎウェル３を覆うレジストをマスクとして、31Ｐ+又は75As+をイオン注入してｎ-ＬＤＤ領域７を形成し、Ｐウェル２を覆うレジストをマスクとして、49BF2+をイオン注入してｐ-ＬＤＤ領域８を形成し、ポリシリコン・ゲート電極６を含むシリコン基板１上全面にＳｉＯ2 を堆積し、異方性エッチングによりサイドウォールスペーサ９を形成し、Ｎウェル３を覆うレジスト、ゲート電極６及びサイドウォールスペーサ９をマスクとして、75As+をイオン注入してポリシリコン・ゲート電極６へのドーピングを行うとともにｎ+ソース／ドレイン領域１０を形成し、Ｐウェル２を覆うレジストレジスト、ゲート電極６及びサイドウォールスペーサ９をマスクとして、ポリシリコン・ゲート電極６を非晶質層とした後、11Ｂ+をイオン注入することによりポリシリコン・ゲート電極６へのドーピングを行うとともにＰ+ソース／ドレイン領域１１を形成し、窒素等の雰囲気下、９００〜１０００℃程度の温度範囲で、ソース／ドレイン領域１０、１１及びポリシリコン・ゲート電極６ａ，６ｂの活性化アニールを行う、双対ゲート型ＣＭＯＳの形成方法。」
　
（２−３）引用例２とその記載内容
　原査定の拒絶の理由に引用された、本願の優先権主張の日前に日本国内において頒布された刊行物である特開平６−７７４７４号公報（以下「引用例２」という。）には、「半導体装置の製造方法及び製造装置」（発明の名称）について、次の記載がある。
  　
ア　産業上の利用分野等　
「【０００１】
【産業上の利用分野】本発明は半導体装置、とりわけＭＯＳデバイスにおけるゲート酸化膜をはじめとする酸化膜形成方法における半導体装置の製造方法および半導体製造装置に関するものである。」
イ　作用等
「【００２８】
【作用】上記本発明の構成によれば、熱処理シーケンスに沿って熱処理を行なうことにより、半導体基板表面にその後行なう酸化工程によって成長させる酸化膜に悪影響を及ぼすことがない。
半導体基板表面に不純物拡散を防止する薄い酸化膜を成長させることによって、高濃度不純物層からの自己拡散を防止することができる。また半導体基板の直径方向に、半導体基板間にプロセスガスが流れる構造を持つガスインジェクタを設けた熱処理装置を使用することにより、半導体基板の表面および裏面の高濃度不純物層より外方拡散した不純物は、半導体基板間にとどまることができず、プロセスガスとともに運びさられる。このため自己拡散を防止することができる。
ウ　実施例等
「【００４２】図３はＤＤＤ構造を有するＭＯＳトランジスタへの実施例を示したものである。
【００４３】図３において、Ｐ型シリコン基板１２１にＰ型ウェル領域１２２とＮ型ウェル領域１２３を形成する。Ｐ型ウェル領域１２２とＮ型ウェル領域１２３との境界領域に両者を電気的に分離する分離領域１２４を形成する。それぞれのウェル領域１２２，１２３のシリコン基板１２１上にゲート酸化膜１２５を介してゲート電極が形成される。ゲート電極は、Ｎ型ウェル領域１２３にＰチャネルトランジスタゲートＮ+型多結晶シリコン膜１２６で、他方はＮチャネルトランジスタゲートＮ+型多結晶シリコン膜１２７で形成されている。
【００４４】次にＮ型ウェル領域１２３をフォトレジスト１２８を用いてマスクする。その後、リンイオン１２９の注入を行なう。このリン注入によってＤＤＤ領域１３０を形成する。次に、シリコン基板１２１に所定のアニールおよび酸化を行なって酸化膜１３１を形成する。この時、ＤＤＤ領域１３０で挟まれたゲート電極直下がチャネル領域１３３となる。さらにフォトレジストをマスクにイオン注入によってＰウェル領域１２２にＮ+型ソース／ドレイン領域１３４を、Ｎウェル領域１２３にＰ+型ソース／ドレイン領域１３５を形成する。
【００４５】ここで、ＬＤＤ構造の場合と同じく、ＤＤＤ領域１３０へ低濃度の
リンイオン１２９を注入後の工程であるアニールおよび、酸化の初期の段階において、ゲート電極に含まれた高濃度の不純物が外方拡散し、ＤＤＤ領域１３０にまで拡散される。これを防止するため、これらの熱処理の初期の段階において、図４に示す熱処理シーケンスに従って処理する。まず温度を８００℃に保持し状態で、酸素ガスを１５リットル／分フローさせる。この酸素雰囲気中に、３０分かけてシリコン基板１２１を投入する。シリコン基板１２１の投入が完了するとその状態で２０分間放置し、炉内の温度の安定化を行う。
このように熱処理の初期の段階に高濃度不純物を含有する多結晶シリコン膜１２６，１２７表面およびＤＤＤ領域表面に薄い酸化膜１２８を形成し、不純物の外方拡散の抑制および外方拡散した不純物のＤＤＤ領域１３０への拡散を抑制することができる（図３（ｂ））。
【００４６】その後、窒素ガスを遮断し、酸素ガスを毎分１５リットルと水素ガスを毎分１５リットルを炉内にフローさせる。この状態で１６分間放置し、シリコン基板１２１を酸化する。
ここで重要なのは熱処理の最も初期の段階に拡散源である多結晶シリコン膜１２６，１２７の表面およびＤＤＤ領域１３０の表面に薄い酸化膜１２８を形成することである。ここに示す実施例ではシリコン基板投入は８００℃の低温で投入することで、外方拡散されることも少ない。
【００４７】投入時の温度を８００℃にしているのは、投入時における不純物のリンの拡散を小さくし、かつ高濃度の不純物拡散層からの外方拡散する不純物量を少なくするためである。また、この時酸素雰囲気にしているのは、温度が８００℃であるので酸素分圧が１００体積％であっても、２０分間で成長する酸化膜の膜厚は４.５ｎｍとなり、この膜厚で不純物が拡散するのを防止できるためである。その後、昇温時に窒素ガスを流しているのは、すでに前の工程で不純物の拡散のバリアとなる酸化膜が形成されているので、酸素ガスをここではフローさせる必要がない。」　
　
上記ア〜ウの記載から、引用例２には、以下の技術が開示されている。
　
　８００℃に保持したＯ２ガス雰囲気で熱処理し、高濃度不純物を含むゲート電極表面及び基板表面に不純物拡散を防止する薄い酸化膜を成長させることによって、イオン注入後の熱処理において、ゲート電極の高濃度不純物の外方拡散の防止、および外方拡散した不純物の基板表面への拡散を防止する技術。
　
（３）対比
（３−１）本願補正発明と引用発明とを対比すると、
ア　引用発明の「シリコン基板１」、「Ｐウェル２」及び「Ｎウェル３」は、本願補正発明の「半導体基板」、「第１導電型ウェル」及び「第２導電型ウェル」に、それぞれ相当し、また、引用発明の「シリコン基板１」のうち、「フィールド絶縁膜４」を形成している領域、「Ｐウェル２」及び「Ｎウェル３」を形成している領域は、それぞれ、本願補正発明の「隔離領域」、「活性領域」に相当することは明らかである。そうすると、引用発明の「シリコン基板１に、Ｐウェル２、Ｎウェル３及びフィールド絶縁膜４を形成」することは、本願補正発明の「隔離領域及び活性領域が形成された半導体基板に、それぞれ第１導電型ウェル及び第２導電型ウェルを形成する」ことに相当する。
　
イ　引用発明の「酸化膜からなるゲート絶縁膜５」及び「真性ポリシリコン・ゲート電極６」は、引用例１の発明の詳細な説明の欄の段落【００１８】の「本発明の製造方法によれば、(i) 半導体基板上にゲート絶縁膜を形成し、膜厚１００〜２００ｎｍの真性ポリシリコンを積層し、所望の形状にパターニングしてゲート電極を形成」との記載及び図３（ａ）から、ウェルが形成された半導体基板の全面にゲート酸化膜を形成し、前記ゲート酸化膜の上にポリシリコンを積層し、前記ポリシリコンを所望の形状にパターニングすることにより形成されていることが分かる。
　
ウ　引用発明の「ｎ-ＬＤＤ領域７」、「ｐ-ＬＤＤ領域８」は、低濃度不純物領域であり、「31Ｐ+又は75As+」と「49BF2+」とは、反対導電型である。そして、イオン注入の際にレジストでマスクとして覆われていないウェルの表面が、露出された表面に該当することから、引用発明の「Ｎウェル３を覆うレジストをマスクとして、31Ｐ+又は75As+をイオン注入してｎ-ＬＤＤ領域７を形成し、Ｐウェル２を覆うレジストをマスクとして、49BF2+をイオン注入してｐ-ＬＤＤ領域８を形成」することは、本願補正発明の「各ウェルの露出された表面にそれぞれ反対導電型の不純物イオンを注入して低濃度不純物領域を形成」することに相当する。
　　
エ　引用発明の「サイドウォールスペーサ９」は、「ポリシリコン・ゲート電極６を含むシリコン基板１上全面にＳｉＯ2 を堆積し、異方性エッチング」することにより形成されているから、各ゲート電極の側面に形成されていることは明らかである。
　
オ　上記アより、引用発明の「Ｎウェル３」は、本願発明の「第２導電型ウェル」に対応し、引用発明の「75As+」は、Ｎ型であるから「第２導電型」であり、イオン注入に際して、「Ｎウェル３を覆うレジスト、ゲート電極６及びサイドウォールスペーサ９をマスクとして」いることから、「露出された第１導電型ウェルの表面及び第１導電型ウェル上に形成されたゲート電極」に、イオン注入している。そして、「ｎ+ソース／ドレイン領域１０」を形成する「75As+」は、高濃度であることが分かる。
　そうすると、引用発明の「Ｎウェル３を覆うレジスト、ゲート電極６及びサイドウォールスペーサ９をマスクとして、75As+をイオン注入してポリシリコン・ゲート電極６へのドーピングを行うとともにｎ+ソース／ドレイン領域１０を形成」することは、本願補正発明の「露出された第１導電型ウェルの表面及び第１導電型ウェル上に形成されたゲート電極に、高濃度の第２導電型不純物イオンを注入する」ことに相当する。
　
カ　上記オと同様な理由で、引用発明の「Ｐウェル２を覆うレジストレジスト、ゲート電極６及びサイドウォールスペーサ９をマスクとして、11Ｂ+をイオン注入することによりポリシリコン・ゲート電極６へのドーピングを行うとともにＰ+ソース／ドレイン領域１１を形成」することは、本願補正発明の「露出された第２導電型ウェルの表面及び第２導電型ウェル上に形成されたゲート電極に高濃度の第１導電型不純物イオンを注入する」ことに相当する。
　
キ　引用発明の「窒素等の雰囲気下、９００〜１０００℃程度の温度範囲で、ソース／ドレイン領域１０、１１及びポリシリコン・ゲート電極６ａ，６ｂの活性化アニールを行う」ことは、本願補正発明の「９００〜１１００℃の温度で窒素ガス雰囲気で２次熱処理して不純物を拡散させる段階」に相当する。
　
（３−２）したがって、本願補正発明と引用発明との一致点及び相違点は、次のとおりとなる。
　
〈一致点〉
「隔離領域及び活性領域が形成された半導体基板に、それぞれ第１導電型ウェル及び第２導電型ウェルを形成する段階と、前記第１導電型ウェルおよび第２導電型ウェルが形成された前記半導体基板の全面にゲート酸化膜を形成し、前記ゲート酸化膜の上にポリシリコンを蒸着する段階と、前記ポリシリコンを選択的に除去して前記各ウェル上にそれぞれゲート電極を形成する段階と、前記各ウェルの露出された表面にそれぞれ反対導電型の不純物イオンを注入して低濃度不純物領域を形成する段階と、前記各ゲート電極の側面に絶縁膜側壁を形成する段階と、前記露出された第１導電型ウェルの表面及び第１導電型ウェル上に形成されたゲート電極に、高濃度の第２導電型不純物イオンを注入する段階と、前記露出された第２導電型ウェルの表面及び第２導電型ウェル上に形成されたゲート電極に高濃度の第１導電型不純物イオンを注入する段階と、前記第１及び第２導電型不純物をそれぞれ注入した後、９００〜１１００℃の温度で窒素ガス雰囲気で２次熱処理して不純物を拡散させる段階とを備えることを特徴とするデュアルゲートＭＯＳトランジスタの製造方法。」
　
〈相違点〉
相違点１
　本願補正発明では、「６６０℃〜７００℃の温度」でポリシリコンを蒸着し、「ポリシリコン及びゲート酸化膜を選択的に除去」しているのに対し、引用発明では、ポリシリコンを蒸着する際の温度についての言及がなく、また、ゲート電極を形成する段階において、ゲート酸化膜を選択的に除去していない点
　
相違点２
　本願補正発明では、「６００〜８００℃の温度でＯ2ガス雰囲気で１次熱処理した後」に、２次熱処理して不純物を拡散させるのに対し、引用発明では、不純物を拡散させる熱処理の前に、６００〜８００℃の温度でＯ2ガス雰囲気で１次熱処理する構成がない点
　
（４）相違点についての検討
（４−１）相違点１について
　引用例１の段落【００３０】の、「ソース／ドレイン領域の形成前に、ゲート電極及びソース／ドレイン領域となる領域に予め28Si+、31Ｐ+、75As+、122Sb+等のイオンを２０〜５０ｋｅＶ程度の加速エネルギー、３×１０14〜１×１０15ｃｍ-2程度のドーズ量でイオン注入することにより、それら領域等に非晶質層を形成することが好ましい。特にＰＭＯＳの場合には、ゲート電極及びそれら領域を非晶質層とすることにより、ボロンのチャネリング等によるゲート絶縁膜及びその直下のチャネル領域へのボロンの打ち込みを抑制する」との記載から明らかなように、引用発明は、チャネリング防止を技術課題とするものである。そして、以下の周知例１及び２にも記載されているように、ゲート酸化膜の上に、イオン注入時の基板へのチャネリング防止のための結晶粒子が重畳するポリシリコンを蒸着することは、本願の優先権主張の日前の周知技術である。　
　したがって、引用発明のＭＯＳトランジスタの製造方法において、イオン注入時の基板へのチャネリング防止のために、上記周知技術である結晶粒子が重畳するポリシリコンを蒸着する技術を採用することは、当業者が容易になし得ることである。そして、ポリシリコンの蒸着温度は、通常６００〜７００℃程度であるから、ポリシリコンの蒸着時の温度を６６０〜７００℃に設定することは、設計事項である。
　また、ゲート電極を形成する段階において、ゲート酸化膜を選択的に除去することは、周知例１及び２に記載されているように、当業者が適宜なし得ることである。
　
（周知例１：特開平３−３３６５号公報、原査定の拒絶の理由で引用。）
　上記周知例１には、第１図及び第３図とともに、次の記載がある（第１頁左下欄第１２行〜右下欄第１３行、第２頁左上欄第８行〜左下欄第１行）。
「（ロ）　従来の技術
例えば半導体メモリに用いられるＭＯＳトランジスタにあっては、電極として多結晶シリコンが、しばしば用いられる。斯るＭＯＳトランジスタの典型的構造を第３図に示し、これを、その製造過程と共に説明するに、先ず、シリコン基板（１）上全面に、
熱酸化膜及び多結晶シリコン膜を順次堆積した後、パターニングによりゲート酸化膜（２）及びゲート電極（３）の重畳体を残す、この後、イオン注入法による不純物拡散を行うと、ゲート電極（３）に不純物が添加されると共に、ゲート電極（３）がマスクとなって、ドレイン（４）及びソース（５）が自己整合的に形成される。上記構造における問題点は、ゲート電極へのイオン注入時に、チャネリング効果により注入イオンがゲート電極（３）下の基板（１）に侵入し、トランジスタ特性を低下させる危険性のあることである。そこで、特開昭６３−４８８６５号公報に記載の如く、ゲート電極を構成する多結晶シリコンの結晶粒径を小さくすることにより、注入イオンの基板への侵入を阻止する構成が提案された。
「（ホ）作用
本発明にあっては、その電極の裏面側における結晶粒径の小さい部分が注入イオンの基板への侵入を阻止
（へ）　実施例
以下、本発明の一実施例を第１図を参照して説明する。
シリコン基板（１０）に、熱酸化法により、酸化膜（１１）を３００Å形成する。続いてこの上に多結晶シリコン膜（１２）をＳｉＨ４の熱分解により減圧ＣＶＤ法にて３０００Å堆積させる（第１図Ａ）、
堆積温度は６２０℃から５６０℃まで漸次下降せしめ
次いで、６００℃、１０時間のアニールが行われる。このアニールの結果、第１図Ａにおけるアモルファス部分（１２ａ）は多結晶化し、第２図Ｂに示す如く、多結晶化部分（１２ｃ）となる、
アニール後の結晶粒径は、当初アモルファス状態であるか多結晶状態であるかに拘らず、前記ＣＶＤ法堆積時の堆積温度に依存したものとなり、斯る依存特性が第２図に示されている。
従って、今の場合、多結晶シリコン膜（１２）の裏面側（即ち基板側）から表面側に向けて、膜（１２）を構成する結晶粒径が順次大となる。　
　
その後、パターニングによりゲート酸化膜（１３）及びゲート電極（１４）の重畳体を残す。
　
（周知例２：特開昭６３−４８８６５号公報、原査定の拒絶の理由で引用。）
　上記周知例２には、第１図とともに、次の記載がある（第２頁右上欄第１行〜左下欄第１４行）。
「〔発明の構成〕
（問題点を解決するための手段）
本発明は多結晶のゲート電極の結晶粒径の大きさをゲート膜厚より小さくし、イオンチャンネリングを防ぎ、ＭＯＳＦＥＴの特性劣化を防ぐことを特徴とするものである。
（作　用）
イオン注入したイオンのゲート電極へのチャンネリングによるＭＯＳＦＥＴの特性劣化は、多結晶ゲート電極の結晶粒径に強く依存する。
結晶粒径が大きくなるとゲート電極中のイオンの侵入は起きやすくなり、ある確率でゲート下の基板が基板と反対の電導性拡散層となる、−方、結晶粒径の最大の大きさのものをゲート膜厚の半分以下に抑えるとこの現象を防ぐことができる。
（実施例）
以下本発明の実施例について詳細に説明する。
第１図は本発明による半導体装置の製造手順を示している。
Ｐ型半導体基板１の上にゲート酸化膜を第１図（１−１）に示すようにＣＶＤ法でｎ型不純物（ヒ素又はリン）を第１図（１−２）に示すように、ドープされた多結晶シリコン３，１を４０００Å蒸着させ、これをゲート電極として利用する。
　例えば、
第１図（１−３）に示すように、ソース・ドレイン拡散層４はゲート電極マスクにイオン注入で形成するが、ゲート電極の多結晶シリコンの結晶粒径が最大で０．１μｍ以下なのでゲート電極中に入ったイオンはチャンネリングを起こさず、途中で止まり、基板に達することはない。
　
（４−２）相違点２について
　引用発明のＭＯＳトランジスタの製造方法は、ゲート電極に高濃度の不純物イオンを注入した後に、熱処理する段階を有することから、ゲート電極の高濃度不純物の外方拡散の問題が生じることは、引用発明に接した当業者が容易に認識することである。
　そして、引用例２には、ＭＯＳトランジスタの製造方法において、ゲート電極の高濃度不純物の外方拡散の防止のために、熱処理の前に、８００℃に保持したＯ２ガス雰囲気で熱処理を行う技術が開示されているのであるから、引用発明がこの技術を採用して、相違点２に係る構成とすることは、当業者が容易になし得るものである。
　
（５）小括
　以上検討したとおり、本願補正発明と引用発明との相違点は、引用例２に記載の発明、周知技術を勘案することにより、当業者が容易に想到し得たものであるから、本願補正発明は、引用発明、引用例２に記載の発明に基づいて当業者が容易に発明することができたものである。
　
（６）独立特許要件についてのまとめと補正却下の結び
　以上のとおり、本願補正発明は、引用発明、引用例２に記載の発明に基づいて当業者が容易に発明をすることができたものであるから、特許法２９条２項の規定により、特許を受けることができない。
　
　よって、本願補正発明は、特許出願の際独立して特許を受けることができるものではないから、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法１７条の２第５項において準用する同法１２６条５項の規定に違反するので、同法１５９条１項において読み替えて準用する同法５３条１項の規定により却下すべきものである。
　
　
第３　本願発明
　
１　以上のとおり、本件補正は却下されたので、本願の請求項１に係る発明（以下「本願発明」という。）は、平成１９年１２月２５日に提出された手続補正書により補正された特許請求の範囲の請求項１に記載の次のとおりのものである。
　
「【請求項１】　　隔離領域及び活性領域が形成された半導体基板に、それぞれ第１導電型ウェル及び第２導電型ウェルを形成する段階と、
　前記第１導電型ウェルおよび第２導電型ウェルが形成された前記半導体基板の全面にゲート酸化膜を形成し、前記ゲート酸化膜の上に６６０℃〜７００℃の温度でポリシリコンを蒸着する段階と、
　前記ポリシリコン及びゲート酸化膜を選択的に除去して前記各ウェル上にそれぞれゲート電極を形成する段階と、
　前記各ウェルの露出された表面にそれぞれ反対導電型の不純物イオンを注入して低濃度不純物領域を形成する段階と、
　前記各ゲート電極の側面に絶縁膜側壁を形成する段階と、
　前記露出された第１導電型ウェルの表面及び第１導電型ウェル上に形成されたゲート電極に、高濃度の第２導電型不純物イオンを注入する段階と、
　前記露出された第２導電型ウェルの表面及び第２導電型ウェル上に形成されたゲート電極に高濃度の第１導電型不純物イオンを注入する段階と、
　前記第１及び第２導電型不純物をそれぞれ注入した後、Ｏ2ガス雰囲気で１次熱処理した後、窒素ガス雰囲気で２次熱処理して不純物を拡散させる段階とを備えることを特徴とするデュアルゲートＭＯＳトランジスタの製造方法。」
　
２　引用例の記載と引用発明
　引用例の記載と引用発明については、前記第２の３（２）で認定したとおりである。
　
３　対比・判断
　 前記第２の１及び２で検討したように、本願補正発明は、補正前の請求項１の規定をより技術的に限定するものである。したがって、逆に言えば、本願発明（補正前の請求項１に係る発明）は、本願補正発明から、このような限定をなくしたものである。  　
   そうすると、本願発明の構成要件をすべて含み、これより限定したものである本願補正発明が、前記第２の３で検討したとおり、引用発明１、引用例２に記載の発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、当業者が容易に発明することができたということができる。 
　
第４　結言
　
　以上のとおり、本願発明は、引用発明、引用例２に記載の発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。　
　したがって、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　
　よって、結論のとおり審決する。