【事件の表示】
　特願２００３−５１８０４７「ＣＭＯＳインターフェース回路」拒絶査定不服審判事件〔平成１５年　２月１３日国際公開、ＷＯ０３／１２９９３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、２００２年７月２３日（優先権主張２００１年７月２７日、日本国）を国際出願日とする出願であって、平成１８年１１月２７日付けで拒絶理由が通知され、平成１９年１月２３日付けで手続補正がされたが、平成２０年３月３１日付けで拒絶査定がなされ、これに対し、同年５月１日に拒絶査定不服の審判が請求されたものである。
　
第２　本願発明
　特許請求の範囲の請求項１に係る発明（以下、「本願発明１」という。）及び請求項２に係る発明（以下、「本願発明２」という。）は、平成１９年１月２３付け手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１及び２に記載された以下のとおりのものと認める。
　
　「【請求項１】　信号（２）のネガティブ・エッジで配線上の入力データを保持するフリップフロップ（３）と、信号（２）のポジティブ・エッジでフリップフロップ（３）の出力を処理する回路（１）とで構成される、入力データを処理する回路。
　【請求項２】　信号（２）のポジティブ・エッジで同一配線上の入力データを処理する回路（４）を付加した、請求の範囲第１項記載の回路。」
　
第３　引用発明
　原審の拒絶理由に引用された特開平７−９５０１３号公報（以下、「引用例」という。）には、図面とともに以下の事項が記載されている。
　
イ．「【０００１】
【産業上の利用分野】本発明は、近年集積回路に広く用いられるカウンタや、あるいはシフトレジスタ等に用いるのに好適なエッジトリガ型フリップフロップに係り、特に、用いる回路素子の高速化等によって生じてしまうコスト上昇を抑えながら、フリップフロップとしての機能の高速化を図ることが可能なエッジトリガ型フリップフロップに関する。」（３頁３欄）
　
ロ．「【００２４】図１は、本発明の要旨を示す論理回路図である。
【００２５】この図１に示される如く、本発明のエッジトリガ型フリップフロップは、第１ラッチ回路１１と、第２ラッチ回路１２と、マルチプレクサ１３とにより構成されている。
【００２６】前記第１ラッチ回路１１は、正論理のゲートイネーブル入力端子Ｇを有する。又、前記第２ラッチ回路１２は、負論理のゲートイネーブル入力端子（Ｇバー）を有する。前記マルチプレクサ１３は、その選択入力端子Ｓが“１”の時には、その入力端子１の論理状態に従ってその出力端子Ｕの論理状態が定まり、一方、その選択入力端子Ｓが“０”の時には、その入力端子０の論理状態に従ってその出力端子Ｕの論理状態が定まるものである。
【００２７】又、本発明のエッジトリガ型フリップフロップでは、前記第１ラッチ回路１１の入力端子と前記第２ラッチ回路１２の入力端子とが、対応するもの同士で接続され、このように互いに接続されたものが、当該エッジトリガ型フリップフロップ全体の入力端子となっている。又、該エッジトリガ型フリップフロップでは、前記第１ラッチ回路の前記ゲートイネーブル入力端子Ｇと、前記第２ラッチ回路の前記ゲートイネーブル入力端子（Ｇバー）と、前記マルチプレクサの前記選択入力端子Ｓとが、互いに接続され、このように互いに接続されたものが、当該エッジトリガ型フリップフロップ全体のクロック入力端子ＣＬＫとなっている。又、該エッジトリガ型フリップフロップでは、前記第１ラッチ回路１１の出力端子Ｑと、前記マルチプレクサ１３の前記入力端子０とが接続され、前記第２ラッチ回路１２の出力端子Ｑと、前記マルチプレクサ１３の前記入力端子１とが接続され、前記マルチプレクサの前記出力Ｕが、当該エッジトリガ型フリップフロップ全体の出力端子Ｑとなっている。
【００２８】このような構成の本発明のエッジトリガ型フリップフロップにおいて、前記クロック入力端子ＣＬＫに入力されるデータ信号が“０”となると、該信号の立下がり時、あるいは該立下がり時の直前の前記データ信号の論理状態が保持される。又、このように保持される論理状態に従った論理状態が、該第１ラッチ回路１１の出力端子Ｑから出力される。又、このように前記クロック入力端子ＣＬＫへと“０”が入力されている時には、これに保持されている論理状態や、該第２ラッチ回路１２から出力される論理状態は、前記データ信号に従って随時切り替えられる。即ち、該データ信号は保持されない。
【００２９】一方、前記クロック入力端子ＣＬＫへと“１”が入力されると、前記第２ラッチ回路１２は、前記クロック入力端子ＣＬＫに入力されるデータ信号の立上がり時、あるいは該立上がりの直前に入力されるデータ信号の論理状態を保持し、又保持された該論理状態に従った論理状態をその出力端子Ｑから出力する。又、このように前記クロック入力端子ＣＬＫへと“１”が入力されている時には、前記第１ラッチ回路１１においては、これに入力されるデータ信号は保持されず、入力される該データ信号に従って、随時その出力の論理状態が変化する。
【００３０】このように動作する前記第１ラッチ回路１１及び前記第２ラッチ回路１２に対して、前記マルチプレクサ１３は、その選択入力端子Ｓへと入力されるクロック信号に従って、前記第１ラッチ回路１１の出力又は前記第２ラッチ回路１２の出力のいずれか一方を選択し、その前記出力Ｕから出力する。このような該マルチプレクサ１３の信号選択は、前記第１ラッチ回路１１と前記第２ラッチ回路１２とのうち、入力されているデータ信号を保持しているものの出力を選択するというものである。例えば、前記クロック信号が“０”の時には、前記第１ラッチ回路１１が前記データ信号を保持しているので、前記マルチプレクサ１３は、該第１ラッチ回路１１の出力を選択する。又、例えば前記クロック信号が“１”の時には、前記第２ラッチ回路１２が前記データ信号を保持しているので、前記マルチプレクサ１３は該第２ラッチ回路１２の出力を選択する。
【００３１】このような本発明のエッジトリガ型フリップフロップでは、合計２個のラッチ回路を備え、一方のラッチ回路が前記クロック信号の立上がり時以降前記データ信号を保持し、他方の前記ラッチ回路が前記クロック信号の立下がり時以降前記データ信号を保持するようになっている。従って、本発明のエッジトリガ型フリップフロップは、前記クロック信号の立上がり時も、又該クロック信号の立下がり時も、これに保持されている論理状態、又、これから出力される論理状態を、これに入力される前記データ信号に従って切り替えることが可能である。
【００３２】従って、このような本発明のエッジトリガ型フリップフロップによれば、同一周波数（周期）の前記クロック信号であっても、従来に比べ、フリップフロップとしての動作速度を２倍にすることが可能である。従って、本発明によれば、用いる回路素子の高速化等によらず、フリップフロップとしての機能の高速化を図ることが可能である。」（５頁８欄〜６頁１０欄）
　
　上記引用例の記載及び図面ならびにこの分野における技術常識を考慮すると、上記摘記事項ロ．の【００２５】〜【００２９】の記載、及び図１によれば、エッジトリガ型フリップフロップは、第１ラッチ回路（１１）と、第２ラッチ回路（１２）と、マルチプレクサ（１３）とで構成されている。
　また、上記摘記事項ロ．の【００２８】の記載、及び図１によれば、第１ラッチ回路（１１）は、クロック信号（ＣＬＫ）の立下がりで入力データ信号（Ｄ）を保持していることが読み取れる。ここで、入力データ信号（Ｄ）は、配線上にあることは自明である。
　また、上記摘記事項ロ．の【００２９】の記載、及び図１によれば、第２ラッチ回路（１２）は、クロック信号（ＣＬＫ）の立上がりで同一配線上の入力データ信号（Ｄ）を保持していることが読み取れる。　
　また、上記摘記事項ロ．の【００２５】〜【００２７】、【００３０】の記載、及び図１によれば、マルチプレクサ（１３）は、クロック信号（ＣＬＫ）の“０”の時で第１ラッチ回路（１１）の出力を選択していることが読み取れる。
　
　したがって、引用例には以下の発明（以下、「引用発明」という。）が記載されている。
　
　「クロック信号（ＣＬＫ）の立下がりで配線上の入力データ信号（Ｄ）を保持する第１ラッチ回路（１１）と、クロック信号（ＣＬＫ）の“０”の時で第１ラッチ回路（１１）の出力を選択するマルチプレクサ（１３）と、クロック信号（ＣＬＫ）の立上がりで同一配線上の入力データ信号（Ｄ）を保持する第２ラッチ回路（１２）とで構成される、エッジトリガ型フリップフロップ。」
　
第４　対比
　本願発明２と引用発明とを対比する。
ａ．引用発明の「クロック信号（ＣＬＫ）」、「立下がり」、「入力データ信号（Ｄ）」、「第１ラッチ回路（１１）」、「マルチプレクサ（１３）」、「立上がり」及び「第２ラッチ回路（１２）」は、本願発明の「信号（２）」、「ネガティブ・エッジ」、「入力データ」、「フリップフロップ（３）」、「回路（１）」、「ポジティブ・エッジ」及び「回路（４）」にそれぞれ相当する。
ｂ．引用発明の「保持する」は、処理するということができる。
ｃ．引用発明の「選択する」は、処理するということができる。
ｄ．引用発明の「エッジトリガ型フリップフロップ」は、入力データを保持・選択するから、入力データを処理する回路ということができる。
　
　したがって、本願発明２と引用発明は、以下の点で一致ないし相違する。
　
＜一致点＞
　
　「信号（２）のネガティブ・エッジで配線上の入力データを保持するフリップフロップ（３）と、信号（２）でフリップフロップ（３）の出力を処理する回路（１）とで構成され、
　信号（２）のポジティブ・エッジで同一配線上の入力データを処理する回路（４）を付加した、入力データを処理する回路。」
　
＜相違点＞
　
　「回路（１）」におけるフリップフロップ（３）の出力を処理する動作条件に関し、
　本願発明は、信号（２）「のポジティブ・エッジ」であるのに対し、引用発明は、クロック信号（ＣＬＫ）の“０”の時である点。
　
第５　判断
　そこで、上記相違点について検討する。
　回路の技術分野において、後段の回路における前段の回路の出力を処理する動作条件の設定は、設計の必要性に応じ設定すべき設計的事項であるから、本願発明２のように「信号（２）『のポジティブ・エッジ』」とすることは当業者が適宜成し得ることである。
　
　そして、本願発明２の作用効果も、引用発明から当業者が容易に予測できる範囲のものである。
　
　次に、本願発明１について検討する。
　本願発明１は、本願発明２から請求項２に記載された発明特定事項を省いたものである。
　そうすると、本願発明１の構成に当該発明特定事項に係る限定を付加した本願発明２が、すでに検討したとおり、引用発明に基づいて容易に発明できたものであるから、本願発明１も同様の理由により、容易に発明できたものである。
　
第６　むすび
　以上のとおり、本願発明１及び２は、引用発明に基いて当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。