【事件の表示】
　平成１０年特許願第１８５６４７号「スプリット・ゲート・メモリ装置」拒絶査定不服審判事件〔平成１１年　３月１６日出願公開、特開平１１−　７４３８９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１０年６月１５日（パリ条約による優先権主張１９９７年６月１６日、米国）の出願であって、平成２０年１０月２９日付けで手続補正がなされ、同年１２月１１日付けで拒絶査定がなされ、それに対して、平成２１年２月２５日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされ、その後当審において、平成２２年１１月８日付けで審尋がなされ、２３年１月２８日に回答書が提出されたものである。
　
２．平成２１年２月２５日付けの手続補正について
【補正の却下の決定の結論】
　平成２１年２月２５日付けの手続補正を却下する。
　
【理由】
（１）補正の内容
　平成２１年２月２５日付けの手続補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１ないし５を、補正後の特許請求の範囲の請求項１ないし５に補正するものであり、補正前後の請求項は、以下のとおりである。
　
（補正前）
「【請求項１】　スプリット・ゲート・メモリ装置であって：
　主面を有する半導体材料の本体；
　前記半導体材料本体内のソース領域；
　前記半導体材料本体内のドレイン領域；
　前記ソース領域を前記ドレイン領域から分離する、前記半導体材料本体内のチャネル領域；
　前記ドレイン領域に隣接する前記チャネル領域の第１部分の上に存在する前記主面上の誘電層；
　前記ソース領域に隣接する前記チャネル領域の第２部分の上に存在する前記主面上の誘電性積層部；
　前記誘電層の上に存在する第１導電層であって、前記ドレイン領域に隣接する第１側壁と該第１側壁に対向する第２側壁とを有する第１導電層；
　前記誘電性積層部の上に存在する第２導電層であって、前記ソース領域に隣接する第１側壁と該第１側壁に対向する第２側壁とを有する第２導電層；
　前記第１導電層の前記第２側壁と前記第２導電層の前記第２側壁との間の前記主面上の絶縁層；および
　前記第２導電層の上および前記第２導電層の前記第１側壁に隣接する前記主面の一部の上のスペーサであって、前記ソース領域は実質的に前記スペーサと整列しており、かつ前記ドレイン領域は実質的に前記第１導電層の前記第１側壁と整列している前記スペーサ；
　を具備し、
　前記誘電性積層部は、底部酸化物−窒化物−上部酸化物層からなり、該上部酸化物層は５ｎｍ乃至１５ｎｍの厚みを有し、
　前記メモリ装置へのプログラミング中、前記第１導電層には、前記チャネル領域の前記第１部分の少なくとも閾値電圧分だけ、前記ドレイン領域に印加される電圧よりも高い電圧が印加されることを特徴とするスプリット・ゲート・メモリ装置。
　　【請求項２】　スプリット・ゲート・メモリ装置であって：
　半導体材料の本体；
　前記半導体材料本体内のソース領域；
　前記半導体材料本体内のドレイン領域；
　前記ソース領域を前記ドレイン領域から分離する、前記半導体材料本体内のチャネル領域；
　前記ドレイン領域に隣接する前記チャネル領域の第１部分の上に存在する誘電層；
　前記ソース領域に隣接する前記チャネル領域の第２部分の上に存在する底部酸化物−窒化物−上部酸化物層；
　前記チャネル領域の前記第１部分の上に存在する第１導電層であって、前記ドレイン領域に隣接する第１側壁と該第１側壁に対向し、かつ前記ソース領域に隣接する第２側壁とを有する第１導電層；および
　前記チャネル領域の前記第２部分の上に存在する導電性側壁スペーサであって、前記底部酸化物−窒化物−上部酸化物層の第１部分が前記導電性側壁スペーサと前記第１導電層の前記第２側壁との間に存在し、前記底部酸化物−窒化物−上部酸化物層の第２部分が前記導電性側壁スペーサと前記チャネル領域の前記第２部分との間に存在する、ところの導電性側壁スペーサ；
　を具備し、
　前記上部酸化物層は５ｎｍ乃至１５ｎｍの厚みを有し、
　前記メモリ装置へのプログラミング中、前記第１導電層には、前記チャネル領域の前記第１部分の少なくとも閾値電圧分だけ、前記ドレイン領域に印加される電圧よりも高い電圧が印加されることを特徴とするスプリット・ゲート・メモリ装置。
　　【請求項３】　スプリット・ゲート・メモリ装置であって：
　半導体材料の本体；
　前記半導体材料本体内のソース領域；
　前記半導体材料本体内のドレイン領域；
　前記ソース領域を前記ドレイン領域から分離する、前記半導体材料本体内のチャネル領域；
　前記ドレイン領域に隣接する前記チャネル領域の第１部分の上に存在する誘電層；
　前記ソース領域に隣接する前記チャネル領域の第２部分の上に存在する底部酸化物−窒化物−上部酸化物層；
　前記チャネル領域の前記第１部分の上に存在する第１導電層であって、前記ドレイン領域に隣接する第１側壁と該第１側壁に対向し、かつ前記ソース領域に隣接する第２側壁とを有する第１導電層；
　前記チャネル領域の前記第２部分の上に存在する第１導電性側壁スペーサであって、前記底部酸化物−窒化物−上部酸化物層の第１部分が前記第１導電性側壁スペーサと前記第１導電層の前記第２側壁との間に存在し、前記底部酸化物−窒化物−上部酸化物層の第２部分が前記第１導電性側壁スペーサと前記チャネル領域の前記第２部分との間に存在する、ところの第１導電性側壁スペーサ；および
　前記第１導電層の前記第１側壁に隣接する第２導電性側壁スペーサ；
　を具備し、
　前記上部酸化物層は５ｎｍ乃至１５ｎｍの厚みを有し、
　前記メモリ装置へのプログラミング中、前記第１導電層には、前記チャネル領域の前記第１部分の少なくとも閾値電圧分だけ、前記ドレイン領域に印加される電圧よりも高い電圧が印加されることを特徴とするスプリット・ゲート・メモリ装置。
　　【請求項４】　スプリット・ゲート・メモリ装置であって：
　半導体基板上で複数の列と複数の行とに配列されるメモリ・セルのアレイであって、前記アレイ内の各メモリ・セルは、
　　　前記半導体基板内のソース領域，チャネル領域およびドレイン領域であって、前記チャネル領域が前記ソース領域を前記ドレイン領域から隔てる、ところのソース領域，チャネル領域およびドレイン領域と、
　　　前記チャネル領域の第１部分の上に存在する第１誘電層と、
　　　前記ソース領域に隣接する前記チャネル領域の第２部分の上に存在する第２誘電層と、
　　　前記第２誘電層の上に存在する制御ゲートと、
　　　前記第１誘電層の上に存在する選択ゲート、
とを備えるメモリ・セルのアレイ；
　前記アレイ内の前記複数の列のうち第１列において各メモリ・セルの前記ドレイン領域に結合される第１ビット線；
　前記アレイ内の前記複数の列のうち第２列において各メモリ・セルの前記ドレイン領域に結合される第２ビット線；
　前記アレイ内の前記複数の行のうち第１行において各メモリ・セルの前記選択ゲートに結合される第１選択線；
　前記アレイ内の前記複数の行のうち第２行において各メモリ・セルの前記選択ゲートに結合される第２選択線；
　前記第１行内の各メモリ・セルの前記制御ゲートに結合される第１制御線；
　前記第２行内の各メモリ・セルの前記制御ゲートに結合される第２制御線；および
　前記第１行および前記第２行内の各メモリ・セルの前記ソース領域に結合されるソース線；
　を具備し、
　前記第２誘電層は、底部酸化物−窒化物−上部酸化物層からなり、該上部酸化物層は５ｎｍ乃至１５ｎｍの厚みを有し、
　前記メモリセルへのプログラミング中、前記選択ゲートには、前記チャネル領域の前記第１部分の少なくとも閾値電圧分だけ、前記ドレイン領域に印加される電圧よりも高い電圧が印加されることを特徴とするスプリット・ゲート・メモリ装置。
　　【請求項５】　スプリット・ゲート・メモリ装置であって：
　半導体基板上で複数の列と複数の行とに配列されるメモリ・セルのアレイであって、前記アレイ内の各メモリ・セルは、
　　　前記半導体基板内のソース領域，チャネル領域およびドレイン領域であって、前記チャネル領域が前記ソース領域を前記ドレイン領域から隔てる、ところのソース領域，チャネル領域およびドレイン領域と、
　　　前記ドレイン領域に隣接する前記チャネル領域の第１部分の上に存在する第１誘電層と、
前記ソース領域に隣接する前記チャネル領域の第２部分の上に存在する底部酸化物―窒化物―上部酸化物誘電層と、
　　　前記底部酸化物―窒化物―上部酸化物誘電層の上に存在する制御ゲートと、
　　　前記第１誘電層の上に存在する選択ゲート、
とを備えるメモリ・セルのアレイ；
　前記アレイ内の前記複数の列のうち第１列において各メモリ・セルの前記ドレイン領域に結合される第１ビット線；
　前記アレイ内の前記複数の列のうち第２列において各メモリ・セルの前記ドレイン領域に結合される第２ビット線；
　前記アレイ内の前記複数の行のうち第１行において各メモリ・セルの前記選択ゲートに結合される第１選択線；
　前記アレイ内の前記複数の行のうち第２行において各メモリ・セルの前記選択ゲートに結合される第２選択線；
　前記第１行内の各メモリ・セルの前記制御ゲートに結合される第１制御線；
　前記第２行内の各メモリ・セルの前記制御ゲートに結合される第２制御線；および
　前記第１行および前記第２行内の各メモリ・セルの前記ソース領域に結合されるソース線；
　を具備し、
　前記上部酸化物誘電層は５ｎｍ乃至１５ｎｍの厚みを有し、
　前記メモリセルへのプログラミング中、前記選択ゲートには、前記チャネル領域の前記第１部分の少なくとも閾値電圧分だけ、前記ドレイン領域に印加される電圧よりも高い電圧が印加されることを特徴とするスプリット・ゲート・メモリ装置。」
　
（補正後）
「【請求項１】　スプリット・ゲート・メモリ装置であって：
　主面を有する半導体材料の本体；
　前記半導体材料本体内のソース領域；
　前記半導体材料本体内のドレイン領域；
　前記ソース領域を前記ドレイン領域から分離する、前記半導体材料本体内のチャネル領域；
　前記ドレイン領域に隣接する前記チャネル領域の第１部分の上に存在する前記主面上の誘電層；
　前記ソース領域に隣接する前記チャネル領域の第２部分の上に存在する前記主面上の誘電性積層部；
　前記誘電層の上に存在する第１導電層であって、前記ドレイン領域に隣接する第１側壁と該第１側壁に対向する第２側壁とを有する第１導電層；
　前記誘電性積層部の上に存在する第２導電層であって、前記ソース領域に隣接する第１側壁と該第１側壁に対向する第２側壁とを有する第２導電層；
　前記第１導電層の前記第２側壁と前記第２導電層の前記第２側壁との間の前記主面上の絶縁層；および
　前記第２導電層の上および前記第２導電層の前記第１側壁に隣接する前記主面の一部の上の窒化物スペーサであって、前記ソース領域は実質的に前記窒化物スペーサと整列しており、かつ前記ドレイン領域は実質的に前記第１導電層の前記第１側壁と整列している前記窒化物スペーサ；
　を具備し、
　前記誘電性積層部は、底部酸化物−窒化物−上部酸化物層からなり、該上部酸化物層は５ｎｍ乃至１５ｎｍの厚みを有し、
　前記メモリ装置へのプログラミング中、前記第１導電層には、前記チャネル領域の前記第１部分によって設定される少なくとも閾値電圧分だけ、前記ドレイン領域に印加される電圧よりも高い電圧が印加され、かつ前記スプリット・ゲート・メモリ装置が反転能動モードで動作するように、前記ソース領域には、前記ドレイン領域に印加される電圧よりも高い電圧が印加されることを特徴とするスプリット・ゲート・メモリ装置。
　　【請求項２】　スプリット・ゲート・メモリ装置であって：
　半導体材料の本体；
　前記半導体材料本体内のソース領域；
　前記半導体材料本体内のドレイン領域；
　前記ソース領域を前記ドレイン領域から分離する、前記半導体材料本体内のチャネル領域；
　前記ドレイン領域に隣接する前記チャネル領域の第１部分の上に存在する誘電層；
　前記ソース領域に隣接する前記チャネル領域の第２部分の上に存在する底部酸化物−窒化物−上部酸化物層；
　前記チャネル領域の前記第１部分の上に存在する第１導電層であって、前記ドレイン領域に隣接する第１側壁と該第１側壁に対向し、かつ前記ソース領域に隣接する第２側壁とを有する第１導電層；および
　前記チャネル領域の前記第２部分の上に存在する導電性側壁スペーサであって、前記底部酸化物−窒化物−上部酸化物層の第１部分が前記導電性側壁スペーサと前記第１導電層の前記第２側壁との間に存在し、前記底部酸化物−窒化物−上部酸化物層の第２部分が前記導電性側壁スペーサと前記チャネル領域の前記第２部分との間に存在する、ところの導電性側壁スペーサ；
　を具備し、
　前記上部酸化物層は５ｎｍ乃至１５ｎｍの厚みを有し、
　前記メモリ装置へのプログラミング中、前記第１導電層には、前記チャネル領域の前記第１部分によって設定される少なくとも閾値電圧分だけ、前記ドレイン領域に印加される電圧よりも高い電圧が印加され、かつ前記スプリット・ゲート・メモリ装置が反転能動モードで動作するように、前記ソース領域には、前記ドレイン領域に印加される電圧よりも高い電圧が印加されることを特徴とするスプリット・ゲート・メモリ装置。
　　【請求項３】　スプリット・ゲート・メモリ装置であって：
　半導体材料の本体；
　前記半導体材料本体内のソース領域；
　前記半導体材料本体内のドレイン領域；
　前記ソース領域を前記ドレイン領域から分離する、前記半導体材料本体内のチャネル領域；
　前記ドレイン領域に隣接する前記チャネル領域の第１部分の上に存在する誘電層；
　前記ソース領域に隣接する前記チャネル領域の第２部分の上に存在する底部酸化物−窒化物−上部酸化物層；
　前記チャネル領域の前記第１部分の上に存在する第１導電層であって、前記ドレイン領域に隣接する第１側壁と該第１側壁に対向し、かつ前記ソース領域に隣接する第２側壁とを有する第１導電層；
　前記チャネル領域の前記第２部分の上に存在する第１導電性側壁スペーサであって、前記底部酸化物−窒化物−上部酸化物層の第１部分が前記第１導電性側壁スペーサと前記第１導電層の前記第２側壁との間に存在し、前記底部酸化物−窒化物−上部酸化物層の第２部分が前記第１導電性側壁スペーサと前記チャネル領域の前記第２部分との間に存在する、ところの第１導電性側壁スペーサ；および
　前記第１導電層の前記第１側壁に隣接する第２導電性側壁スペーサ；
　を具備し、
　前記上部酸化物層は５ｎｍ乃至１５ｎｍの厚みを有し、
　前記メモリ装置へのプログラミング中、前記第１導電層には、前記チャネル領域の前記第１部分によって設定される少なくとも閾値電圧分だけ、前記ドレイン領域に印加される電圧よりも高い電圧が印加され、かつ前記スプリット・ゲート・メモリ装置が反転能動モードで動作するように、前記ソース領域には、前記ドレイン領域に印加される電圧よりも高い電圧が印加されることを特徴とするスプリット・ゲート・メモリ装置。
　　【請求項４】　スプリット・ゲート・メモリ装置であって：
　半導体基板上で複数の列と複数の行とに配列されるメモリ・セルのアレイであって、前記アレイ内の各メモリ・セルは、
　　　前記半導体基板内のソース領域，チャネル領域およびドレイン領域であって、前記チャネル領域が前記ソース領域を前記ドレイン領域から隔てる、ところのソース領域，チャネル領域およびドレイン領域と、
　　　前記チャネル領域の第１部分の上に存在する第１誘電層と、
　　　前記ソース領域に隣接する前記チャネル領域の第２部分の上に存在する第２誘電層と、
　　　前記第２誘電層の上に存在する制御ゲートと、
　　　前記第１誘電層の上に存在する選択ゲート、
とを備えるメモリ・セルのアレイ；
　前記アレイ内の前記複数の列のうち第１列において各メモリ・セルの前記ドレイン領域に結合される第１ビット線；
　前記アレイ内の前記複数の列のうち第２列において各メモリ・セルの前記ドレイン領域に結合される第２ビット線；
　前記アレイ内の前記複数の行のうち第１行において各メモリ・セルの前記選択ゲートに結合される第１選択線；
　前記アレイ内の前記複数の行のうち第２行において各メモリ・セルの前記選択ゲートに結合される第２選択線；
　前記第１行内の各メモリ・セルの前記制御ゲートに結合される第１制御線；
　前記第２行内の各メモリ・セルの前記制御ゲートに結合される第２制御線；および
　前記第１行および前記第２行内の各メモリ・セルの前記ソース領域に結合されるソース線；
　を具備し、
　前記第２誘電層は、底部酸化物−窒化物−上部酸化物層からなり、該上部酸化物層は５ｎｍ乃至１５ｎｍの厚みを有し、
　前記メモリセルへのプログラミング中、前記選択ゲートには、前記チャネル領域の前記第１部分によって設定される少なくとも閾値電圧分だけ、前記ドレイン領域に印加される電圧よりも高い電圧が印加され、かつ前記スプリット・ゲート・メモリ装置が反転能動モードで動作するように、前記ソース領域には、前記ドレイン領域に印加される電圧よりも高い電圧が印加されることを特徴とするスプリット・ゲート・メモリ装置。
　　【請求項５】　スプリット・ゲート・メモリ装置であって：
　半導体基板上で複数の列と複数の行とに配列されるメモリ・セルのアレイであって、前記アレイ内の各メモリ・セルは、
　　　前記半導体基板内のソース領域，チャネル領域およびドレイン領域であって、前記チャネル領域が前記ソース領域を前記ドレイン領域から隔てる、ところのソース領域，チャネル領域およびドレイン領域と、
　　　前記ドレイン領域に隣接する前記チャネル領域の第１部分の上に存在する第１誘電層と、
前記ソース領域に隣接する前記チャネル領域の第２部分の上に存在する底部酸化物−窒化物−上部酸化物誘電層と、
　　　前記底部酸化物−窒化物−上部酸化物誘電層の上に存在する制御ゲートと、
　　　前記第１誘電層の上に存在する選択ゲート、
とを備えるメモリ・セルのアレイ；
　前記アレイ内の前記複数の列のうち第１列において各メモリ・セルの前記ドレイン領域に結合される第１ビット線；
　前記アレイ内の前記複数の列のうち第２列において各メモリ・セルの前記ドレイン領域に結合される第２ビット線；
　前記アレイ内の前記複数の行のうち第１行において各メモリ・セルの前記選択ゲートに結合される第１選択線；
　前記アレイ内の前記複数の行のうち第２行において各メモリ・セルの前記選択ゲートに結合される第２選択線；
　前記第１行内の各メモリ・セルの前記制御ゲートに結合される第１制御線；
　前記第２行内の各メモリ・セルの前記制御ゲートに結合される第２制御線；および
　前記第１行および前記第２行内の各メモリ・セルの前記ソース領域に結合されるソース線；
　を具備し、
　前記上部酸化物誘電層は５ｎｍ乃至１５ｎｍの厚みを有し、
　前記メモリセルへのプログラミング中、前記選択ゲートには、前記チャネル領域の前記第１部分によって設定される少なくとも閾値電圧分だけ、前記ドレイン領域に印加される電圧よりも高い電圧が印加され、かつ前記スプリット・ゲート・メモリ装置が反転能動モードで動作するように、前記ソース領域には、前記ドレイン領域に印加される電圧よりも高い電圧が印加されることを特徴とするスプリット・ゲート・メモリ装置。」
　
（２）補正事項の整理
（補正事項ａ）
　補正前の請求項１の発明特定事項である「前記第２導電層の上および前記第２導電層の前記第１側壁に隣接する前記主面の一部の上のスペーサであって、前記ソース領域は実質的に前記スペーサと整列しており、かつ前記ドレイン領域は実質的に前記第１導電層の前記第１側壁と整列している前記スペーサ；」を、補正後の請求項１の「前記第２導電層の上および前記第２導電層の前記第１側壁に隣接する前記主面の一部の上の窒化物スペーサであって、前記ソース領域は実質的に前記窒化物スペーサと整列しており、かつ前記ドレイン領域は実質的に前記第１導電層の前記第１側壁と整列している前記窒化物スペーサ；」と補正すること。
　
（補正事項ｂ）
　補正前の請求項１ないし５の発明特定事項である「前記メモリ装置へのプログラミング中、前記第１導電層には、前記チャネル領域の前記第１部分の少なくとも閾値電圧分だけ、前記ドレイン領域に印加される電圧よりも高い電圧が印加される」を、補正後の請求項１ないし５の「前記メモリ装置へのプログラミング中、前記第１導電層には、前記チャネル領域の前記第１部分によって設定される少なくとも閾値電圧分だけ、前記ドレイン領域に印加される電圧よりも高い電圧が印加され、かつ前記スプリット・ゲート・メモリ装置が反転能動モードで動作するように、前記ソース領域には、前記ドレイン領域に印加される電圧よりも高い電圧が印加される」と各々補正すること。
　
（３）新規事項追加の有無及び補正の目的の適否についての検討
（３−１）補正事項ａについて
　補正前の請求項１の発明特定事項である「スペーサ」を、補正後の請求項１の「窒化物スペーサ」と限定的に減縮する補正であり、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下「特許法第１７条の２第４項」という。）第２号に掲げられた特許請求の範囲の減縮を目的とするものである。そして、「窒化物スペーサ」は、本願の願書に最初に添付した明細書の【００１３】段落及び図１の記載に基づく補正であり、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項（以下「特許法第１７条の２第３項」という。）に規定された新規事項の追加禁止の要件を満たしている。
　
（３−２）補正事項ｂについて
補正前の請求項１ないし５の発明特定事項である「印加される電圧」について、補正後の請求項１の「前記スプリット・ゲート・メモリ装置が反転能動モードで動作するように、前記ソース領域には、前記ドレイン領域に印加される電圧よりも高い電圧が印加される」と限定的に減縮するとともに、「チャネル領域の前記第１部分によって設定される閾値電圧部分」との記載により、明りょうでない記載を明りょうなものとする補正であり、特許法第１７条の２第４項第２号及び第４号に掲げられた特許請求の範囲の減縮及び明りょうでない記載の釈明を目的とするものである。そして、「前記スプリット・ゲート・メモリ装置が反転能動モードで動作するように、前記ソース領域には、前記ドレイン領域に印加される電圧よりも高い電圧が印加される」は、本願の願書に最初に添付した明細書の【００２０】段落の記載に基づく補正であり、特許法第１７条の２第３項に規定された新規事項の追加禁止の要件を満たしている。
　
（４）独立特許要件について
（４−１）はじめに
　上記（３）において検討したとおり、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正が、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項（以下「特許法第１７条の２第５項」という。）において準用する同法第１２６条第５項の規定に適合するか否かについて、検討する。
　
（４−２）補正後の請求項４に係る発明
　本件補正による補正後の請求項１ないし５に係る発明は、平成２１年２月２５日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし５に記載されている事項により特定されるとおりのものであって、そのうちの補正後の請求項４に係る発明（以下「補正後の発明」という。）は、その特許請求の範囲の請求項４に記載されている事項により特定される上記２．（１）の補正後の請求項４として記載したとおりのものである。
　
（４−３）引用刊行物に記載された発明
（４−３−１）原査定の拒絶の理由に引用され、本願の優先権主張の日前である平成６年９月２２日に日本国内で頒布された刊行物である特開平６−２６８２３２号公報（以下「引用刊行物」という。）には、図１ないし１２とともに、以下の事項が記載されている。なお、下線は、当合議体において付加したものである。
　
「【０００２】
【従来の技術】
半導体装置を用いたメモリデバイスには、様々なデバイスがあるが、その代表的なものにＯＮＯ膜を用いたトラップ型メモリがある。
【０００３】次に、従来のＯＮＯ膜を用いたトラップ型メモリの書込動作について説明する。
ここでは、図１１Ａに示す半導体装置Ｃ２０に情報を書込む場合を考える。書込の際には、ソース３、ドレイン５間に電圧差を生じさせ、電子をソース３からドレイン５に対して放出させる。この時、選択層２に基板１がＯＮ状態になる程度の電圧を印加し、選択層２と基板１間に電界を集中させる。ソース３から飛出した電子は、集中した電界によってホットエレクトロンとなる。このホットエレクトロンは、制御層４に高電圧を印加することにより、ＯＮＯ膜のＮ膜にトラップされる。こうして、半導体装置Ｃ２０に情報が記憶される。
【０００４】このようなトラップ型メモリが複数接続されている場合の平面図を図１２に掲げ、その構成を簡単に説明する。基板１には素子分離領域１２が形成されており、それと直交するように選択層２及び制御層４が形成されている。また、素子分離領域１２間には、コンタクト３５が設けられている。
【０００５】前述の図１１Ａは、この図１２のＡ−Ａ´の断面図であり、ソース３、ドレイン５は隣接するトラップ型メモリと共有している。また、図１２のＢーＢ´の断面構造図を図１１Ｂに掲げる。素子分離領域１２上には、選択層２及び制御層４が設けられている。さらに、図１１Ｃに、図１２のＤーＤ´の断面構造図を掲げる。ここでは、素子分離領域１２上に直接、制御層４が設けられており、ＯＮＯ膜６、素子分離領域１２間に設けられている。
【０００６】上記で説明した複数のトラップ型メモリに対し、選択的に書込を行なう場合は、書込を行なうトラップ型メモリ以外のメモリのドレインに、書込禁止電圧を印加する。すなわち、書込を行なうトラップ型メモリ以外のメモリを書込が行なえないようにしておく。このようにして、複数のトラップ型メモリが接続されていても、所望のトラップ型メモリに情報の書込を行なうことができる。」
「【００１８】
【実施例】発明に係る半導体装置の一実施例を図に基づいて説明する。
トラップ型メモリの書込動作は、上記に述べた通りである。つまり、ソース、ドレイン間に電圧差を生じさせることにより、電子をソースからドレインに対して放出させる。この時、選択層と基板間に電界を生じさせて電子をホットエレクトロンにする。また、制御層に高電圧を印加し、ＯＮＯ膜のＮ膜にホットエレクトロン電子をトラップさせる（図１１Ａ参照）。
【００１９】本実施例に係るトラップ型メモリが複数接続されている場合の平面図を図１に掲げ、構成を簡単に説明する。基板１には素子分離領域１２が形成されており、それと直交するように選択層２及び制御層である制御ゲート４が一部分重なり合って形成されている。また、素子分離領域１２間には、コンタクト３５が設けられている点で、図１２の従来例に係るトラップ型メモリの構成と共通する。」
「【００２４】
次に、図７に本発明に係るトラップ型メモリが複数接続された等価回路を示す。この図７と従来のトラップ型メモリの等価回路を示す図１０を比較し、本実施例によって所望のトラップ型メモリに書込が行なえるメカニズムを説明する。
【００２５】従来のトラップ型メモリの寄生トランジスタＴｒ１０のゲートＧ１及び選択セルＣ１２の制御ゲート（制御ゲート）Ｓ１２は、共に第一ワードラインＷ１に接続されていた（図１０参照）。これにより、書込時においては、制御ゲートＳ１２への高電圧（Ｈで示す）によって寄生トランジスタＴｒ１０のゲートＧ１にも高電圧が印加される。ゲートＧ１への高電圧印加により寄生トランジスタＴｒ１０はＯＮ状態になる。このＯＮ状態によって、書込禁止電圧Ｖｉが矢印ＡＲ１２のように流れ、寄生トランジスタＴｒ１０を介して選択セルＣ１２に印加されていた。
【００２６】したがって、本来書込を行なおうとする選択セルＣ１２に対し書込禁止電圧が印加されてしまうので、情報の書込を正確に行なうことが出来なかった。
【００２７】一方、図７に示す本実施例に係るトラップ型メモリにおいて、選択層２は図１、図９及び図８に示すような構造によって形成されている。これを等価回路で表わすと、寄生トランジスタＰＴｒ２０の制御ゲートＧ１０は、書込選択セルＣ２２の制御ゲート（制御ゲート）に接続されていることになる（図７）。
【００２８】これにより、書込選択セルＣ２２に書込を行なう際に、寄生トランジスタＰＴｒ２０の制御ゲートＧ１０には、０Ｖが印加され、寄生トランジスタＰＴｒ２０がＯＮ状態になることがない。寄生トランジスタＰＴｒ２０がＯＮ状態にならないことから、書込禁止電圧Ｖｉは書込選択セルＣ２２に印加されることはなく、第一ワードラインＷ１に印加された高電圧によって、書込選択セルＣ２２だけに、書込を行なう事ができる。
【００２９】次に、本実施例の製造方法について図に基づき以下に説明する。まず、基板１にＬＯＣＯＳ法により、素子分離領域であるフィールド酸化膜１２を図２Ａに示すよう形成する。このように形成したフィールド酸化膜１２の基板１のＰーＰ′での断面図を図２Ｂに掲げる。
【００３０】
フィールド酸化膜１２を形成した後、基板１の全面に熱酸化により酸化絶縁膜２０を形成し、酸化絶縁膜２０上に第一ポリシリコン層２２を設ける。
【００３１】第一ポリシリコン膜２２は、素子分離領域１２を覆い、さらに素子形成領域をも覆っている。
【００３２】
図３Ａに示された酸化絶縁膜２０及び第一ポリシリコン膜２２の一部をエッチングにより図６Ｂのように除去し、選択層２を形成する。
【００３３】
次に、選択層２形成後の基板の全面に第一酸化膜を熱酸化によって形成する。また、第一酸化膜（Ｏ膜）上に、ＬＰＣＶＤによって窒化膜（Ｎ膜）を形成した後、さらに窒化膜上にウェット酸化によって第二酸化膜を形成する（図３Ｃ）。こうして、絶縁性電荷保持層であるＯＮＯ膜６の三層構造が得られた。
【００３４】
上記のようにして形成されたＯＮＯ膜６上に第二ポリシリコン膜２５を形成する（図４Ａ）。図４Ａに示した第二ポリシリコン層をリアクティブイオンエッチング（ＲＩＥ）によってエッチバックし、制御ゲート４を形成した後、ＯＮＯ膜６をエッチングによって除去する。このエッチング後の状態を示す図が図４Ｂである。
【００３５】
ＯＮＯ膜６、選択層２及び制御ゲート４を形成した後の基板１に対し、今度は燐をイオン注入する（図５Ａ）。次に、イオン注入後の基板１に、ＢＰＳＧ（層間）膜３０を形成し、第一領域であるソース３及び第二領域であるドレイン５を熱拡散によって形成する（図５Ｂ）。
【００３６】このような工程後、ＢＰＳＧ（層間）膜３０に開口を設けてコンタクト３５を設け、パッシベーション膜４０のデポジションによって図５Ｃに掲げる構造が得られる。このようにして、図１、図８、図９に示す構造のトラップ型メモリが形成される。」
　
（４−３−２）そうすると、引用刊行物には、以下の発明（以下「刊行物発明」という。）が記載されているものと認められる。
　
「基板１上に酸化絶縁膜２０を介して形成された選択層２、前記選択層２の一部と基板１の表面の一部を覆うようにＯＮＯ膜６を介して形成された制御ゲート４、前記選択層２側の前記基板１内に形成されたソース３、前記制御ゲート４側の前記基板１内に形成されたドレイン５で構成されたトラップ型メモリＣ２１、Ｃ２２、Ｃ２３及びＣ２４を備え、
前記トラップ型メモリＣ２１、Ｃ２２は、左右方向に並べて配置されて、第一の行を構成し、
前記トラップ型メモリＣ２３、Ｃ２４は、左右方向に並べて配置されて、第二の行を構成し、
前記トラップ型メモリＣ２１、Ｃ２３は、上下方向に並べて配置されて、第一の列を構成し、
前記トラップ型メモリＣ２２、Ｃ２４は、上下方向に並べて配置されて、第二の列を構成し、
前記トラップ型メモリＣ２１のドレインと前記トラップ型メモリＣ２２のドレイン５を接続されて、前記左右方向に伸びる第一のラインと、
前記トラップ型メモリＣ２３のドレインと前記トラップ型メモリＣ２４のドレイン５を接続されて、前記左右方向に伸びる第二のラインと、
前記Ｃ２１、Ｃ２２、Ｃ２３及びＣ２４の各ソース３を接続して前記上下方向に伸びるラインと、
前記Ｃ２１、Ｃ２３の制御ゲート４に接続されて、前記上下方向に伸びる第二ワードラインＷ２と、
前記Ｃ２２、Ｃ２４の制御ゲート４に接続されて、前記上下方向に伸びる第一ワードラインＷ１と、
前記Ｃ２１、Ｃ２３の選択層２に接続されて、前記上下方向に伸びる第二の選択ラインと、
前記Ｃ２２、Ｃ２４の選択層２に接続されて、前記上下方向に伸びる第一の選択ラインと、
からなる等価回路で構成されるトラップ型メモリが複数接続された半導体装置。」
　
（４−４）対比・判断
（４−４−１）刊行物発明の「トラップ型メモリＣＣ２１、ＣＣ２２、ＣＣ２３、ＣＣ２４」は、「複数の列と複数の行とに配列され」ており、補正後の発明の「メモリ・セルのアレイ」に相当する。また、刊行物発明の「トラップ型メモリが複数接続された半導体装置」は、補正後の発明の「スプリット・ゲート・メモリ装置」に相当する。
　
（４−４−２）刊行物発明の「基板１」は、補正後の発明の「半導体基板」に相当する。
　
（４−４−３）刊行物発明の「ソース３」と補正後の発明の「ドレイン領域」は、「選択ゲート（選択層２）」側の「半導体基板（基板１）」内の前記「半導体基板（基板１）」とは逆導電型の「領域」という点で共通し、刊行物発明の「ドレイン５」と補正後の発明の「ソース領域」は、「制御ゲート（制御ゲート４）」側の「半導体基板（基板１）」内の前記「半導体基板（基板１）」とは逆導電型の「領域」という点で共通する。そして、刊行物発明において、「ソース３」、すなわち「選択層２」側の「基板１」内に形成された「基板１」とは逆導電型の「領域」と「ドレイン５」、すなわち「制御ゲート４」側の「基板１」内に形成された「基板１」とは逆導電型の「領域」に挟まれ、前記「ソース３」を前記「ドレイン５」から隔てる「基板１」内の領域が、チャネル領域であることは明らかである。
　
（４−４−４）刊行物発明の「酸化絶縁膜２０」、「ＯＮＯ膜６」、「制御ゲート４」及び「選択層２」は、各々補正後の発明の「第１誘電層」、「第２誘電層」、「制御ゲート」及び「選択ゲート」に相当する。そして、刊行物発明の「ＯＮＯ膜」は、「底部酸化物−窒化物−上部酸化物からな」ることは明らかである。
　
（４−４−５）本件明細書の図２は、引用刊行物の図７を９０度左回転させたものと等価であるから、刊行物発明の「第一の行」及び「第二の行」は、各々補正後の発明の「第１列」及び「第２列」に相当し、刊行物発明の「第一の列」及び「第二の列」は、各々補正後の発明の「第２行」及び「第１行」に相当する。そして、刊行物発明の「第一ワードライン」及び「第二ワードライン」は、各々補正後の発明の「第１制御線」及び「第２制御線」に、刊行物発明の「左右方向に伸びる第一のライン」及び「左右方向に伸びる第二のライン」は、各々補正後の発明の「第１ビット線」及び「第２ビット線」に、刊行物発明の「上下方向に伸びるライン」は、補正後の発明の「ソース線」に、刊行物発明の「第一の選択ライン」及び「第二の選択ライン」、各々補正後の発明の「第１選択線」及び「第２選択線」に相当する。
　
（４−４−６）そうすると、補正後の発明と刊行物発明とは、
「スプリット・ゲート・メモリ装置であって：
　半導体基板上で複数の列と複数の行とに配列されるメモリ・セルのアレイであって、前記アレイ内の各メモリ・セルは、
　　　前記半導体基板内の前記半導体基板とは逆導電型の２つの領域およびチャネル領域であって、前記チャネル領域が、前記２つの領域の内一方の領域を、前記２つの領域の内他方の領域から隔てる、ところの半導体基板内の前記半導体基板とは逆導電型の２つの領域およびチャネル領域と、
　　　前記チャネル領域の第１部分の上に存在する第１誘電層と、
　　　前記２つの領域の内一方の領域に隣接する前記チャネル領域の第２部分の上に存在する第２誘電層と、
　　　前記第２誘電層の上に存在する制御ゲートと、
　　　前記第１誘電層の上に存在する選択ゲート、
とを備えるメモリ・セルのアレイ；
　前記アレイ内の前記複数の行のうち第１行において各メモリ・セルの前記選択ゲートに結合される第１選択線；
　前記アレイ内の前記複数の行のうち第２行において各メモリ・セルの前記選択ゲートに結合される第２選択線；
　前記第１行内の各メモリ・セルの前記制御ゲートに結合される第１制御線；
　前記第２行内の各メモリ・セルの前記制御ゲートに結合される第２制御線；
　を具備するスプリット・ゲート・メモリ装置。」である点で一致し、次の５点で相違する。
　
（相違点１）半導体基板内の前記半導体基板とは逆導電型の２つの領域の内一方の（「制御ゲート（制御ゲート４）」が存在する側の）領域及び他方の（「選択ゲート（選択層２）」が存在する側の）領域が、補正後の発明では、各々「ソース領域」及び「ドレイン領域」であるのに対し、刊行物発明では、各々「ドレイン５」及び「ソース３」である点。
　
（相違点２）補正後の発明では、半導体基板内の前記半導体基板とは逆導電型の２つの領域の内他方の（「選択ゲート」が存在する側の）領域である「ドレイン領域に結合される第１ビット線」と、半導体基板内の前記半導体基板とは逆導電型の２つの領域の内他方の（「選択ゲート」が存在する側の）領域である「ドレイン領域に結合される第２ビット線」を有しているのに対し、刊行物発明では、半導体基板内の前記半導体基板とは逆導電型の２つの領域の内一方の（「制御ゲート４」が存在する側の）領域である「トラップ型メモリＣ２１」「Ｃ２２」「のドレイン５」に「接続され」た「第一のライン」と、半導体基板内の前記半導体基板とは逆導電型の２つの領域の内一方の（「制御ゲート４」が存在する側の）領域である「トラップ型メモリＣ２３」、「Ｃ２４」「のドレイン５」に「接続され」た「第二のライン」を有している点。
　
（相違点３）補正後の発明では、半導体基板内の前記半導体基板とは逆導電型の２つの領域の内一方の（「制御ゲート」が存在する側の）領域である「ソース領域に結合されるソース線」を有しているのに対し、刊行物発明では、半導体基板内の前記半導体基板とは逆導電型の２つの領域の内他方の（「選択層２」が存在する側の）領域である「Ｃ２１、Ｃ２２、Ｃ２３及びＣ２４の各ソース３を接続」する「ライン」を有している点。
　
（相違点４）補正後の発明では、「第２誘電層は、底部酸化物−窒化物−上部酸化物層からなり、該上部酸化物層は５ｎｍ乃至１５ｎｍの厚みを有し」ているのに対し、刊行物発明では、ＯＮＯ膜６の上部酸化膜の膜厚について特定されていない点。
　
（相違点５）補正後の発明では、「メモリセルへのプログラミング中、」「選択ゲートには、」「チャネル領域の」「第１部分によって設定される少なくとも閾値電圧分だけ、」「ドレイン領域に印加される電圧よりも高い電圧が印加され、かつ」「スプリット・ゲート・メモリ装置が反転能動モードで動作するように、」「ソース領域には、前記ドレイン領域に印加される電圧よりも高い電圧が印加される」のに対し、刊行物発明では、そのような点について、特定されていない点。
　
（４−５）判断
（４−５−１）相違点１について
　一般にＭＯＳトランジスタにおいて、ソース領域、ドレイン領域という呼称は、動作時にどのように電圧を印加するかによって決まる便宜的なものにすぎず、チャネル領域を挟む基板と反対導電型の領域という点においては、等価である。よって、刊行物発明の「ドレイン５」及び「ソース３」は、各々補正後の発明の「ソース領域」及び「ドレイン領域 」 に実質的に相当するものであり、相違点１は、実質的なものでない。
　
（４−５−２）相違点２及び相違点３について
　相違点２及び相違点３は、いずれも、補正後の発明では、各「メモリ・セルのソース／ドレイン」の内、「制御ゲート」側に隣接するものを電気的に共通とし、「選択ゲート」側を隣接するものを同一列において電気的に共通としているのに対し、刊行物発明では、「トラップ型メモリＣＣ２１、ＣＣ２２、ＣＣ２３及びＣＣ２４」のソース／ドレインの内、「選択層２」側に隣接するものを電気的に共通とし、「制御ゲート」側に隣接するものと同一列に電気的に共通とするという回路構成上の相違に起因するものであると認められるが、補正後の発明の「メモリセル」及び刊行物発明の「トラップ型メモリ」は、いずれも、電気回路的にみれば、２つのトランジスタを直列結合したものという点においては、等価である。そして、ソース／ドレインの内、どちらを共通とし、どちらを同一列において共通とするかは、当業者が適宜選択し得る設計的事項といえる。
　よって、相違点２及び３は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−５−３）相違点４について
　電荷をトラップするためのＯＮＯ膜の上部酸化膜の膜厚は、所望の電荷トラップ特性、電荷保持特性、耐圧等を得るために、当業者が適宜決定し得る設計的事項であるので、引用刊行物に記載されたＯＮＯ膜６の上部酸化膜の膜厚を、「５ｎｍ乃至１５ｎｍ」の範囲のいずれかの膜厚とすることは、当業者の通常の創作能力の発揮である。また、「５ｎｍ乃至１５ｎｍ」という膜厚範囲の内外で、効果に顕著な差があるということはできないから、数値限定における臨界的な意義を認めることもできない。
　よって、相違点４は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−５−４）相違点５について
　引用刊行物には、図１１とともに以下の記載がなされている。
「【０００３】次に、従来のＯＮＯ膜を用いたトラップ型メモリの書込動作について説明する。ここでは、図１１Ａに示す半導体装置Ｃ２０に情報を書込む場合を考える。書込の際には、ソース３、ドレイン５間に電圧差を生じさせ、電子をソース３からドレイン５に対して放出させる。この時、
選択層２に基板１がＯＮ状態になる程度の電圧を印加し、選択層２と基板１間に電界を集中させる。ソース３から飛出した電子は、集中した電界によってホットエレクトロンとなる。
「【００１８】
【実施例】発明に係る半導体装置の一実施例を図に基づいて説明する。トラップ型メモリの書込動作は、上記に述べた通りである。つまり、ソース、ドレイン間に電圧差を生じさせることにより、電子をソースからドレインに対して放出させる。この時、選択層と基板間に電界を生じさせて電子をホットエレクトロンにする。また、制御層に高電圧を印加し、ＯＮＯ膜のＮ膜にホットエレクトロン電子をトラップさせる（図１１Ａ参照）。」
　ここで、「選択層２に基板１がＯＮ状態になる程度の電圧を印加」するとは、選択ゲートに、該選択ゲート直下のチャネル領域の少なくとも閾値電圧分だけ、ソース３よりも高い電圧を印加することであり、また、ドレイン５には、ソース３よりも高い電圧が印加されていることは明らかである。そして、上記（４−５−１）で述べたように、刊行物発明の「ドレイン５」及び「ソース３」は、各々補正後の発明の「ソース領域」及び「ドレイン領域」に相当するものであるから、刊行物発明の「選択ゲートに、該選択ゲート直下のチャネル領域の少なくとも閾値電圧分だけ、ソース３よりも高い電圧を印加すること」及び「ドレイン５には、ソース３よりも高い電圧が印加されていること」が、各々補正後の発明の「選択ゲートには、」「チャネル領域の」「第１部分によって設定される少なくとも閾値電圧分だけ、」「ドレイン領域に印加される電圧よりも高い電圧が印加され」ること、及び「ソース領域には、前記ドレイン領域に印加される電圧よりも高い電圧が印加される」に相当することは明らかである。
　そして、ホットエレクトロン注入動作するセルにおいて、書き込み時と読み出し時に異なる側に高電圧を印加することは、以下の周知例に記載されるように、従来から周知の技術である。
　
（ア）周知例１：特開平８−２３６６４７号公報には、第１図とともに、以下の事項が記載されている。
「【００１３】　以上のメモリ装置におけるデータの書き込み、消去及び読み出しの各動作は、例えば、以下のようにして行われる。書き込み動作においては、コントロールゲート１７の電位を２Ｖ、ドレイン領域１８の電位を０．８Ｖ、ソース領域１９の電位を１２Ｖとする。これにより、ドレイン領域１８付近で発生するホットエレクトロンがフローティングゲート１３側へ加速され、第１のシリコン酸化膜１２を通してフローティングゲート１３に注入されてデータの書き込みが成される。一方、消去動作においては、ドレイン領域１８及びソース領域１９の電位を０Ｖとし、コントロールゲート１７を１４Ｖとする。これにより、フローティングゲート１３内に保持されている電荷が、フローティングゲート１３の角部の鋭角部分からＦＮ伝導によって第３及び第４のシリコン酸化膜１５、１６よりなる絶縁膜を突き抜けてコントロールゲート１７に放出されてデータが消去される。そして、読み出し動作においては、コントロールゲート１７の電位を４Ｖとし、ドレイン領域１８を２Ｖ、ソース領域１９を０Ｖとする。このとき、フローティングゲート１３に電荷が注入されていると、フローティングゲート１３の電位が低くなるため、フローティングゲート１３の下にはチャネルが形成されずドレイン電流は流れない。逆に、フローティングゲート１３に電荷が注入されていなければ、フローティングゲート１３の電位が高くなるため、フローティングゲート１３の下にチャネルが形成されてドレイン電流が流れる。そこで、ドレイン領域１８から流れ出す電流をセンスアンプにより検出することでメモリセルトランジスタのオン／オフの判定、即ち、書き込まれたデータの判定が成される。」
　
（イ）周知例２：特開平７−１９３１５１号公報に図１とともに、以下の事項が記載されている。
「【００３４】図１に示すように、単位記憶セルへの書き込み時には、例えばソース領域３に６Ｖ、ゲート電極７に６Ｖ、ドレイン領域２に０Ｖ（接地）を印加する。但し、ここではソース，ドレイン領域２，３の用語の区別は、読み出し時の動作を基準にして定義している。上記バイアス電圧の印加により、電子がチャネル領域中をドレイン領域２側からソース領域３側へ流れ、ソース領域３の近傍の高電界部で発生したチャネルホットエレクトロンがゲート絶縁膜１０中に注入される。上記ゲート絶縁膜１０はＯＮＯ積層膜であるので、かなりの量の電子がシリコン窒化膜５中にトラップされる。ソース領域３の近傍のシリコン窒化膜５中に電子がトラップされると、この下のチャネル領域が反転しずらくなり、電流が流れにくくなる。この結果、セルトランジスタのスレシホールド電圧が上昇するので、電子をトラップするか否かに応じてプログラムが行えることになる。」
　
　そうすると、刊行物発明において、補正後の発明のように、「メモリセルへのプログラミング中、」「選択ゲートには、」「チャネル領域の」「第１部分によって設定される少なくとも閾値電圧分だけ、」「ドレイン領域に印加される電圧よりも高い電圧が印加され、かつ」「スプリット・ゲート・メモリ装置が反転能動モードで動作するように、」「ソース領域には、前記ドレイン領域に印加される電圧よりも高い電圧が印加される」構成とすることは、当業者が容易になし得たことである。
　よって、相違点５は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−６）独立特許要件についてのまとめ
　以上、検討したとおり、補正後の発明と刊行物発明との相違点は、いずれも、実質的なものでないか、当業者が容易に想到し得た範囲に含まれる程度のものにすぎず、補正後の発明は、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際、独立して特許を受けることができない。
　
（５）補正の却下についてのむすび
　本件補正は、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるが、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものである。
　したがって、本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明
　平成２１年２月２５日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし５に係る発明は、平成２０年１０月２９日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし５に記載された事項により特定されるとおりのものであって、そのうちの請求項４に係る発明（以下「本願発明」という。）は、その特許請求の範囲の請求項４に記載された事項により特定される上記２．（１）の補正前の請求項４として記載したとおりのものである。
　
４．刊行物に記載された発明
　これに対して、原査定の拒絶の理由に引用された刊行物には、上において検討したとおり、上記２．（４−３−１）に記載したとおりの事項及び上記２．（４−３−２）において認定したとおりの発明（刊行物発明）が記載されているものと認められる。
　
 ５．判断
　上記２．（３）において検討したとおり、補正後の発明は、補正前の請求項４の発明特定事項である「印加される電圧」について、「前記スプリット・ゲート・メモリ装置が反転能動モードで動作するように、前記ソース領域には、前記ドレイン領域に印加される電圧よりも高い電圧が印加される」と限定したものである。逆に言えば本件補正前の請求項４に係る発明（本願発明）は，補正後の発明から上記の限定をなくしたものである。
　そうすると、上記２（４）において検討したように、補正後の発明が，引用刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものといえる。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶されるべきものである。
　よって、結論のとおり審決する。