【事件の表示】
　特願２０００−５８３０８５「多結晶シリコン・ゲート上のサリサイドの抵抗を改善するための方法」拒絶査定不服審判事件〔平成１２年　５月２５日国際公開，ＷＯ００／３０１７４，平成１４年　９月１７日国内公表，特表２００２−５３０８６７〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　
　本願は，平成１１年１１月４日（パリ条約による優先権主張１９９８年１１月１３日，米国）を国際出願日とする出願であって，平成１９年８月２４日付けで拒絶査定がされ，これに対して同年１１月２６日に審判請求がされた。
　その後当審において，平成２２年４月１６日付けで１回目の拒絶の理由（最後）が通知され，これに対して同年１０月２６日に手続補正書及び意見書が提出された。
　さらに，当審において，同年１１月５日付けで２回目の拒絶の理由（最後）が通知され，これに対して平成２３年２月１５日に手続補正書及び意見書が提出された。
　
　
第２　平成２３年２月１５日に提出された手続補正書による手続補正（以下「本件補正」という。）について
　
［補正却下の決定の結論］
　本件補正を却下する。
　
［理由］
１　本件補正の内容
　本件補正は，特許請求の範囲を補正するものであり，本件補正による補正前後の本願の特許請求の範囲の請求項１の記載は，次のとおりである。
　
・　補正前
「【請求項１】　基板上に絶縁層を形成するステップと；
　上記絶縁層上にゲート層を形成するステップと；
　上記ゲート層と絶縁層をパターンニングすることによりゲート電極を形成するステップと；
　上記ゲート電極と上記基板上に厚い第１スペーサ層を形成するステップと；
　上記厚い第１スペーサ層上にこの第１スペーサ層よりも厚い第２スペーサ層を形成するステップと；
　厚い第２スペーサ層を形成するために，上記ゲート電極の上面より高い上記第２スペーサ層の部分を除去するステップと；
　上記ゲート電極の上面より高い上記第１スペーサ層の部分と，上記ゲート電極と上記厚い第２スペーサ層との間に位置する上記第１スペーサ層のうち，上記ゲート電極の上面より低い上面を有するように上記第１スペーサ層の部分とを等方性エッチングによって除去するステップと；
　上記ゲート電極，上記厚い第１スペーサ層，上記厚い第２スペーサ層および上記基板上に反応物層を形成するステップと；
　上記反応物層と上記ゲート電極をアニールして導電性層を形成するステップであって，このとき上記反応物層と上記ゲート電極は接触しており，上記導電性層は，上記厚い第１スペーサ層による応力を受けずに上記ゲート電極のエッジを超えて延びることができ，上記ゲート層は平坦な上面を有し，上記厚い第２スペーサと上記導電性層は上記基板から同じ高さを有し，上記導電性層の底部は平坦で，かつ，上記厚い第１スペーサ層の上面と同じレベルにある，上記導電性層を形成するステップと；
　上記導電性層と上記厚い第２スペーサとの間のオープンスペースをそのままにするため，非反応状態にあるすべての反応物層を除去するステップと；
　から構成されることを特徴とする方法。」
　
・　補正後
「【請求項１】　基板上に絶縁層を形成するステップと；
　上記絶縁層上にゲート層を形成するステップと；
　上記ゲート層と絶縁層をパターンニングすることによりゲート電極を形成するステップと；
　上記ゲート電極と上記基板上に厚い第１スペーサ層を形成するステップと；
　上記厚い第１スペーサ層上にこの第１スペーサ層よりも厚い第２スペーサ層を形成するステップと；
　厚い第２スペーサ層を形成するために，上記ゲート電極の上面より高い上記第２スペーサ層の部分を除去し，該厚い第２スペーサ層を，上記ゲート電極の上面と同じレベルにするステップと；
　上記ゲート電極の上面より高い上記第１スペーサ層の部分と，上記ゲート電極と上記厚い第２スペーサ層との間に位置する上記第１スペーサ層のうち，上記ゲート電極の上面より低い上面を有するように上記第１スペーサ層の部分とを等方性エッチングによって除去するステップと；
　上記ゲート電極，上記厚い第１スペーサ層，上記厚い第２スペーサ層および上記基板上に反応物層を形成するステップと；
　上記反応物層と上記ゲート電極をアニールして導電性層を形成するステップであって，このとき上記反応物層と上記ゲート電極は接触しており，上記導電性層は，上記厚い第１スペーサ層による応力を受けずに上記ゲート電極のエッジを超えて延びることができ，上記ゲート電極は平坦な上面を有し，上記厚い第２スペーサと上記導電性層は上記基板から同じ高さを有し，上記導電性層の底部は平坦で，かつ，上記厚い第１スペーサ層の上面と同じレベルにある，上記導電性層を形成するステップと；
　上記導電性層と上記厚い第２スペーサとの間のオープンスペースをそのままにするため，非反応状態にあるすべての反応物層を除去するステップと；
　から構成されることを特徴とする方法。」
　
２　補正事項の整理
　本件補正による，本願の特許請求の範囲についての補正事項は，以下のとおりである。（下線は補正箇所を示し，当審で付加したもの。）
　
ア　補正事項１
　補正前の請求項１の「厚い第２スペーサ層を形成するために，上記ゲート電極の上面より高い上記第２スペーサ層の部分を除去するステップと；」を，「厚い第２スペーサ層を形成するために，上記ゲート電極の上面より高い上記第２スペーサ層の部分を除去
し，該厚い第２スペーサ層を，上記ゲート電極の上面と同じレベルに
　
イ　補正事項２
　補正前の請求項１の「上記ゲート層は平坦な上面を有し，」を，「上記ゲート
電極
　
３　補正目的の適否，及び新規事項の追加の有無について
ア　補正事項１について
　補正事項１は，国際出願日における国際特許出願の図面である図２ｄから自明であるから，国際出願日における国際特許出願の明細書若しくは図面（図面の中の説明に限る。）の翻訳文，国際出願日における国際特許出願の請求の範囲の翻訳文（特許協力条約第１９条（１）の規定に基づく補正後の請求の範囲の翻訳文が提出された場合にあっては，当該翻訳文）又は国際出願日における国際特許出願の図面（図面の中の説明を除く。）に記載した事項の範囲内においてしたものであり，特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。）の規定に適合する。
　また，補正事項１は，補正前の請求項１に記載された発明特定事項を限定的に減縮するものであり，さらに，補正後の請求項１の記載全体からみても，補正後の請求項１の内容は，補正前の請求項１の内容を限定的に減縮したものであるから，補正事項１は，特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる，特許請求の範囲の限定的減縮を目的とするものに該当する。
　
イ　補正事項２について
　補正事項２は，特許法第１７条の２第４項第３号に掲げる，誤記の訂正を目的とするものに該当する。
　
４　独立特許要件についての検討
（１）検討の前提
　上記３で検討したとおり，本件補正による本願の特許請求の範囲についての補正事項のうち補正事項１は，特許法第１７条の２第４項第２号に掲げる，特許請求の範囲の限定的減縮を目的とするものに該当するから，補正後の特許請求の範囲の請求項１に記載された事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否かにつき，更に検討する。
　
（２）本願補正発明
　本件補正後の請求項１に係る発明（本願補正発明）は，再掲すると次のとおりである。
　
「【請求項１】　基板上に絶縁層を形成するステップと；
　上記絶縁層上にゲート層を形成するステップと；
　上記ゲート層と絶縁層をパターンニングすることによりゲート電極を形成するステップと；
　上記ゲート電極と上記基板上に厚い第１スペーサ層を形成するステップと；
　上記厚い第１スペーサ層上にこの第１スペーサ層よりも厚い第２スペーサ層を形成するステップと；
　厚い第２スペーサ層を形成するために，上記ゲート電極の上面より高い上記第２スペーサ層の部分を除去し，該厚い第２スペーサ層を，上記ゲート電極の上面と同じレベルにするステップと；
　上記ゲート電極の上面より高い上記第１スペーサ層の部分と，上記ゲート電極と上記厚い第２スペーサ層との間に位置する上記第１スペーサ層のうち，上記ゲート電極の上面より低い上面を有するように上記第１スペーサ層の部分とを等方性エッチングによって除去するステップと；
　上記ゲート電極，上記厚い第１スペーサ層，上記厚い第２スペーサ層および上記基板上に反応物層を形成するステップと；
　上記反応物層と上記ゲート電極をアニールして導電性層を形成するステップであって，このとき上記反応物層と上記ゲート電極は接触しており，上記導電性層は，上記厚い第１スペーサ層による応力を受けずに上記ゲート電極のエッジを超えて延びることができ，上記ゲート電極は平坦な上面を有し，上記厚い第２スペーサと上記導電性層は上記基板から同じ高さを有し，上記導電性層の底部は平坦で，かつ，上記厚い第１スペーサ層の上面と同じレベルにある，上記導電性層を形成するステップと；
　上記導電性層と上記厚い第２スペーサとの間のオープンスペースをそのままにするため，非反応状態にあるすべての反応物層を除去するステップと；
　から構成されることを特徴とする方法。」
　
（３）引用例の記載と引用発明
ア　引用例１
　本願の優先権主張日前に日本国内において頒布された特開平０８−０３７３０１号公報（以下「引用例１」という。）には，図１〜３とともに次の記載がある。（下線は当審で付加したもの。以下同じ。）
　
（ア）図１について
「まず，本発明の第１の実施例による半導体装置の構造について説明する。
・・・半導体装置の模式的断面図である図１を参照すると，本発明の第１の実施例は，
チタンシリサイド膜を含んでなるサリサイド構造のＮチャネル型のＭＯＳトランジスタ
・・・Ｐ型シリコン基板１０１の表面には，膜厚８ｎｍ程度のゲート酸化膜１０２およびフィールド酸化膜（図示せず）と，接合の深さ０．１５μｍ程度のＮ型拡散層１０６ａとが設けられている。Ｐ型シリコン基板１０１の表面上には，ゲート酸化膜１０２を介して，ゲート電極１１３ａが設けられている。
このゲート電極１１３ａは，２６０ｎｍ程度の膜厚（高さ）で３５０ｎｍ程度の幅（＝ゲート長）のＮ型の多結晶シリコン膜パターン１０３ａと，この多結晶シリコン膜パターン１０３ａの上面を覆う膜厚８０ｎｍ程度のチタンシリサイド膜１０８ａａとの積層膜から構成されている
・・・
この絶縁膜スペーサは，第１の絶縁膜スペーサである酸化シリコン膜スペーサ１１４ａと，第２の絶縁膜スペーサである窒化シリコン膜スペーサ１１５ａとから構成されている
この窒化シリコン膜スペーサ１１５ａの（ゲート電極１１３ａの側の）側面の一部（１００ｎｍ程度の高さまで）は直接に上記酸化シリコン膜スペーサ１１４ａに接触し，この側面はゲート電極１１３ａに直接に接触していない
窒化シリコン膜スペーサ１１５ａの上端は，ゲート電極１１３ａの上面の位置より，６０ｎｍ程度高い位置にある
　
（イ）図２（ａ）について
「次に，上記第１の実施例による
半導体装置の製造方法
・・・半導体装置の製造工程と模式的断面図である図２および図３と図１とを併せて参照すると，上記第１の実施例の半導体装置は，以下のように形成される。
・・・まず，Ｐ型シリコン基板１０１表面の素子分離領域に，フィールド酸化膜（図示せず）が形成される。この
Ｐ型シリコン基板１０１表面の素子形成領域には，熱酸化法により，８ｎｍ程度の膜厚を有するゲート酸化膜１０２が形成される。全面に第１の膜厚である３００ｎｍ程度の膜厚を有するＮ型の多結晶シリコン膜が形成された後，この多結晶シリコン膜がパターニングされて，３５０ｎｍ程度の線幅（ゲート長）を有する多結晶シリコンパターン１０３（当審注：「多結晶シリコン膜パターン１０３」の誤記と認める。）が形成される。次に，それぞれＣＶＤ法により，第２の膜厚である１００ｎｍ程度の膜厚を有する酸化シリコン膜１０４ａと第３の膜厚である８０ｎｍ程度の膜厚を有する窒化シリコン膜１０５ａとが順次全面に形成される〔図２（ａ）〕
　
（ウ）図２（ｂ）について
「
次に，トリフルオロメタン（ＣＨＦ
３
）ガスおよび６弗化硫黄（ＳＦ
６
）ガスをエッチングガスとした異方性エッチングにより，上記窒化シリコン膜１０５ａがエッチバック（第１のエッチバック）され，窒化シリコン膜スペーサ１１５ａが形成される。
この窒化シリコン膜スペーサ１１５ａの高さは，（多結晶シリコン膜パターン１０３の膜厚と概ね等しく）３００ｎｍ程度である〔図２（ｂ）〕
　
（エ）図２（ｃ）について
「次に，
Ｌ字型の酸化シリコン膜スペーサ１１４ａの形成のために，例えばＣＨＦ
３
ガスと一酸化炭素（ＣＯ）ガスとの混合ガスをエッチングガスとした異方性エッチングが行なわれ，酸化シリコン膜１０４ａおよびゲート酸化膜１０２が選択的にエッチバック（第２のエッチバック）される
このエッチバックはオーバーぎみに行なわれ，例えば，酸化シリコン膜スペーサ１１４ａの上端が多結晶シリコン膜パターン１０３の上面より１００ｎｍ程度低くなるまで行なわれ，この酸化シリコン膜スペーサ１１４ａは所定の高さである２００ｎｍ程度の高さを有することになる
このエッチバックにより，Ｐ型シリコン基板１０１の所要の部分の表面が露出される
　
（オ）図３（ａ）について
「次に，
スパッタリングにより，平坦な部分で第４の膜厚である５０ｎｍ程度の膜厚を有するチタン膜１０７ａが全面に形成される
また，（酸化シリコン膜スペーサ１１４ａ直上における）窒化シリコン膜スペーサ１１５ａと多結晶シリコン膜パターン１０３との空隙は，このチタン膜１０７ａにより充填されている
多結晶シリコン膜パターン１０３上面直上でのチタン膜１０７ａの上面は，窒化チタン膜スペーサ１１５ａ（当審注：「窒化シリコン膜スペーサ１１５ａ」の誤記である。）の上端の位置より５０ｎｍ程度（＝（酸化シリコン膜１０４ａの膜厚１００ｎｍ）−（チタン膜１０７ａの膜厚５０ｎｍ））低い位置にある
多結晶シリコン膜パターン１０３の幅方向（ゲート長方向であり，チャネル長方向）においてこの多結晶シリコン膜パターン１０３とこのチタン膜１０７ａとの接触する長さ（接触幅）は，５５０ｎｍ程度になる
　
（カ）図３（ｂ）について
「次に，
６５０℃で３０秒間のランプアニールと８５０℃で１０秒間のランプアニールとが窒素雰囲気で順次行なわれる。この熱処理により，８０ｎｍ程度の膜厚を有するチタンシリサイド膜１０８ａａ，１０８ａｂと２０ｎｍ程度の膜厚を有する窒化チタン膜１０９ａとが形成され，多結晶シリコン膜パターン１０３が２６０ｎｍ程度の膜厚を有する多結晶シリコン膜パターン１０３ａに変換され，チタン膜１０７ａａが残置される。これにより，多結晶シリコン膜パターン１０３ａおよびチタンシリサイド膜１０８ａａからなるゲート電極１１３ａ
が形成される
　
（キ）図３（ｃ）について
「
多結晶シリコン膜パターン１０３とチタン膜１０７ａとの接触幅が５５０ｎｍ程度あるため，上記熱処理により，Ｃ５４構造のチタンシリサイド膜１０８ａａが得られる。これには，酸化シリコン膜スペーサ１１４ａの上端が多結晶シリコン膜パターン１０３の上面より低くなっていることが，大きく寄与している
チタン膜１０７ａの膜厚が酸化シリコン膜１０４ａの膜厚より薄いことから窒化シリコン膜スペーサ１１５ａの上端は多結晶シリコン膜パターン１０３直上のチタン膜１０７ａの上面より高くなり，チタンシリサイド膜１０８ａａとチタンシリサイド膜１０８ａｂとを隔てる窒化シリコン膜スペーサ１１５ａ（および酸化シリコン膜スペーサ１１４ａ）の表面は，ゲート電極１１３ａ側の側面とソース・ドレイン領域１１６ａ側の側面との２つの側面からなることになる
・・・次に，
チタン膜１０７ａａと窒化チタン膜１０９ａとが，過酸化水素（Ｈ
２
 Ｏ
２
 ）水（アンモニア（ＮＨ
４
ＯＨ）を加えることもある）により選択的にエッチング除去される。これにより，本実施例のＭＯＳトランジスタが完成する
・・・なお，
ゲート酸化膜１０２の膜厚，多結晶シリコン膜１０３パターン（当審注：「多結晶シリコン膜パターン１０３」の誤記と認める。）の膜厚および線幅，多結晶シリコン膜１０３ａパターン（当審注：「多結晶シリコン膜パターン１０３ａ」の誤記と認める。）の膜厚，酸化シリコン膜１０４ａの膜厚，酸化シリコン膜スペーサ１１４ａの高さおよび底面の幅，窒化シリコン膜１０５ａの膜厚，Ｎ型拡散層１０６ａの接合の深さ，チタン膜１０７ａの膜厚，ランプアニールの温度および時間，チタンシリサイド膜１０８ａａの膜厚，チタンシリサイド膜１０８ａｂの膜厚および窒化チタン膜１０９ａの膜厚等の数値に関しては，上記第１の実施例に記載された数値に限定されるものではない
　
イ　引用発明
（ア）上記ア（イ）及び（ウ），並びに図２（ａ）及び（ｂ）から，
「ゲート酸化膜１０２」及び「多結晶シリコン膜パターン１０３」が形成された「Ｐ型シリコン基板１０１」上に「酸化シリコン膜１０４ａ」が形成され
上記「酸化シリコン膜１０４ａ」上に「窒化シリコン膜１０５ａ」が形成され
異方性エッチングにより，上記「多結晶シリコン膜パターン１０３」の上面上の上記「窒化シリコン膜１０５ａ」がエッチバックされ，「窒化シリコン膜スペーサ１１５ａ」が形成され
　
（イ）上記ア（イ）及び（オ）〜（キ），並びに図３（ａ）〜（ｃ）から，
「ゲート酸化膜１０２」，「多結晶シリコン膜パターン１０３」，「酸化シリコン膜スペーサ１１４ａ」及び「窒化シリコン膜スペーサ１１５ａ」が形成された「Ｐ型シリコン基板１０１」上に「チタン膜１０７ａ」が形成され
　そして，このとき，上記「酸化シリコン膜スペーサ１１４ａ」の上端が上記「多結晶シリコン膜パターン１０３」の上面より低くなっていることが寄与して，３５０ｎｍ程度の線幅（ゲート長）を有する上記「多結晶シリコン膜パターン１０３」と上記「チタン膜１０７ａ」との接触する長さ（接触幅）は，５５０ｎｍ程度になっているから，ランプアニールにより「チタンシリサイド膜１０８ａａ」が形成される際，
上記「チタン膜１０７ａ」と上記「多結晶シリコン膜パターン１０３」とは接触しており，上記「チタンシリサイド膜１０８ａａ」は，上記「酸化シリコン膜スペーサ１１４ａ」による応力を受けずに，上記「多結晶シリコン膜パターン１０３」のエッジを超えて延びることができる
　
（ウ）上記ア（オ）〜（キ）及び図３（ａ）〜（ｃ）によれば，上記「酸化シリコン膜スペーサ１１４ａ」直上における，上記「窒化シリコン膜スペーサ１１５ａ」と上記「多結晶シリコン膜パターン１０３」との空隙に充填された上記「チタン膜１０７ａ」のうち，上記「チタンシリサイド膜１０８ａａ」を形成するランプアニールの後，残置された上記「チタン膜１０７ａａ」が選択的にエッチング除去されるから，これによって，上記「酸化シリコン膜スペーサ１１４ａ」直上における，
上記「窒化シリコン膜スペーサ１１５ａ」の「ゲート電極１１３ａ」側の側面と上記「チタンシリサイド膜１０８ａａ」との間に空隙が形成され
　
（エ）以上によれば，引用例１には，次の発明（以下「引用発明」という。）が記載されている。
　
「Ｐ型シリコン基板１０１表面の素子形成領域にゲート酸化膜１０２が形成され，
　全面にＮ型の多結晶シリコン膜が形成され，
　この多結晶シリコン膜がパターニングされて，多結晶シリコン膜パターン１０３が形成され，
　上記ゲート酸化膜１０２及び上記多結晶シリコン膜パターン１０３が形成された上記Ｐ型シリコン基板１０１上に酸化シリコン膜１０４ａが形成され，
　上記酸化シリコン膜１０４ａ上に窒化シリコン膜１０５ａが形成され，
　異方性エッチングにより，上記多結晶シリコン膜パターン１０３の上面上の上記窒化シリコン膜１０５ａがエッチバックされ，窒化シリコン膜スペーサ１１５ａが形成され，
　Ｌ字型の酸化シリコン膜スペーサ１１４ａの形成のために，異方性エッチングが行なわれ，上記酸化シリコン膜１０４ａ及び上記ゲート酸化膜１０２が選択的にエッチバックされ，このエッチバックは，上記酸化シリコン膜スペーサ１１４ａの上端が多結晶シリコン膜パターン１０３の上面より低くなるまで行なわれ，
　上記ゲート酸化膜１０２，上記多結晶シリコン膜パターン１０３，上記酸化シリコン膜スペーサ１１４ａ及び上記窒化シリコン膜スペーサ１１５ａが形成された上記Ｐ型シリコン基板１０１上に，チタン膜１０７ａが形成され，
　６５０℃で３０秒間のランプアニールと８５０℃で１０秒間のランプアニールとが窒素雰囲気で順次行なわれ，チタンシリサイド膜１０８ａａが形成され，このとき，上記チタン膜１０７ａと上記多結晶シリコン膜パターン１０３とは接触しており，上記チタンシリサイド膜１０８ａａは上記酸化シリコン膜スペーサ１１４ａによる応力を受けずに，上記多結晶シリコン膜パターン１０３のエッジを超えて延びることができ，
　残置されたチタン膜１０７ａａが，選択的にエッチング除去され，上記窒化シリコン膜スペーサ１１５ａのゲート電極１１３ａ側の側面と上記チタンシリサイド膜１０８ａａとの間に空隙が形成される，半導体装置の製造方法。」
　
（４）本願補正発明と引用発明との対比
ア　引用発明の「Ｐ型シリコン基板１０１」及び「ゲート酸化膜１０２」は，それぞれ，本願補正発明の「基板」及び「絶縁層」に相当するから，引用発明の「Ｐ型シリコン基板１０１表面の素子形成領域にゲート酸化膜１０２が形成され」ることは，本願補正発明の「基板上に絶縁層を形成するステップ」に相当する。
　
イ　引用発明の「全面に」及び「Ｎ型の多結晶シリコン膜」は，それぞれ，本願補正発明の「絶縁層上に」及び「ゲート層」に相当するから，引用発明の「全面にＮ型の多結晶シリコン膜が形成され」ることは，本願補正発明の「上記絶縁層上にゲート層を形成するステップ」に相当する。
　
ウ　引用発明の「パターニング」は，本願補正発明の「パターンニング」に相当し，また，引用発明の「多結晶シリコン膜パターン１０３」は，本願補正発明の（「導電性層」形成前の）「ゲート電極」の「ゲート層」部分に相当する。
　そうすると，本願補正発明の 「上記ゲート層と絶縁層をパターンニングすることによりゲート電極を形成するステップ」と，引用発明の「この多結晶シリコン膜がパターニングされて，多結晶シリコン膜パターン１０３が形成され」ることとは，「上記ゲート層」「をパターンニングすることによりゲート電極」の「ゲート層」部分「を形成するステップ」である点で共通する。
　
エ　引用発明の「酸化シリコン膜１０４ａ」は，本願補正発明の（除去される前の）「厚い第１スペーサ層」及び（除去される前の）「第１スペーサ層」に相当する。
　そうすると，本願補正発明の「上記ゲート電極と上記基板上に厚い第１スペーサ層を形成するステップ」と，引用発明の「上記ゲート酸化膜１０２及び上記多結晶シリコン膜パターン１０３が形成された上記Ｐ型シリコン基板１０１上に酸化シリコン膜１０４ａが形成され」ることとは，「厚い第１スペーサ層を形成するステップ」である点で共通する。
　
オ　引用発明の「窒化シリコン膜１０５ａ」は，本願補正発明の「第２スペーサ層」に相当する。
　そうすると，本願補正発明の「上記厚い第１スペーサ層上にこの第１スペーサ層よりも厚い第２スペーサ層を形成するステップ」と，引用発明の「上記酸化シリコン膜１０４ａ上に窒化シリコン膜１０５ａが形成され」ることとは，「上記厚い第１スペーサ層上に」「第２スペーサ層を形成するステップ」である点で共通する。
　
カ　引用発明の「窒化シリコン膜スペーサ１１５ａ」は，本願補正発明の「厚い第２スペーサ層」に相当し，また，引用発明の「異方性エッチングにより，」「エッチバック」することは，本願補正発明の「除去する」ことに相当する。
　そうすると，本願補正発明の「厚い第２スペーサ層を形成するために，上記ゲート電極の上面より高い上記第２スペーサ層の部分を除去し，該厚い第２スペーサ層を，上記ゲート電極の上面と同じレベルにするステップ」と，引用発明の「異方性エッチングにより，上記多結晶シリコン膜パターン１０３の上面上の上記窒化シリコン膜１０５ａがエッチバックされ，窒化シリコン膜スペーサ１１５ａが形成され」ることとは，「厚い第２スペーサ層を形成するために，上記ゲート電極の上面より高い上記第２スペーサ層の部分を除去」「するステップ」である点で共通する。
　
キ　引用発明の「多結晶シリコン膜パターン１０３の上面」は，本願補正発明の（「導電性層」形成前の）「ゲート電極」の「ゲート層」部分の上面，すなわち，本願補正発明の「ゲート電極の上面」に相当する。
　そうすると，本願補正発明の「上記ゲート電極の上面より高い上記第１スペーサ層の部分と，上記ゲート電極と上記厚い第２スペーサ層との間に位置する上記第１スペーサ層のうち，上記ゲート電極の上面より低い上面を有するように上記第１スペーサ層の部分とを等方性エッチングによって除去するステップ」と，引用発明の「Ｌ字型の酸化シリコン膜スペーサ１１４ａの形成のために，異方性エッチングが行なわれ，上記酸化シリコン膜１０４ａ及び上記ゲート酸化膜１０２が選択的にエッチバックされ，このエッチバックは，上記酸化シリコン膜スペーサ１１４ａの上端が多結晶シリコン膜パターン１０３の上面より低くなるまで行なわれ」ることとは，「上記ゲート電極の上面より高い上記第１スペーサ層の部分と，上記ゲート電極と上記厚い第２スペーサ層との間に位置する上記第１スペーサ層のうち，上記ゲート電極の上面より低い上面を有するように上記第１スペーサ層の部分とを」「エッチングによって除去するステップ」である点で共通する。
　
ク　引用発明の「酸化シリコン膜スペーサ１１４ａ」及び「チタン膜１０７ａ」は，それぞれ，本願補正発明の（除去後に残った）「厚い第１スペーサ層」及び「反応物層」に相当する。また，引用発明の「ゲート酸化膜１０２」及び「多結晶シリコン膜パターン１０３」は，本願補正発明の「ゲート電極」に相当する。
　そうすると，引用発明の「上記ゲート酸化膜１０２，上記多結晶シリコン膜パターン１０３，上記酸化シリコン膜スペーサ１１４ａ及び上記窒化シリコン膜スペーサ１１５ａが形成された上記Ｐ型シリコン基板１０１上に，チタン膜１０７ａが形成され」ることは，本願補正発明の「上記ゲート電極，上記厚い第１スペーサ層，上記厚い第２スペーサ層および上記基板上に反応物層を形成するステップ」に相当する。
　
ケ　引用発明の「６５０℃で３０秒間のランプアニールと８５０℃で１０秒間のランプアニールとが窒素雰囲気で順次行なわれ」ること及び「チタンシリサイド膜１０８ａａ」は，それぞれ，本願補正発明の「アニールして」及び「導電性層」に相当する。
　そうすると，本願補正発明の「上記反応物層と上記ゲート電極をアニールして導電性層を形成するステップであって，このとき上記反応物層と上記ゲート電極は接触しており，上記導電性層は，上記厚い第１スペーサ層による応力を受けずに上記ゲート電極のエッジを超えて延びることができ，上記ゲート電極は平坦な上面を有し，上記厚い第２スペーサと上記導電性層は上記基板から同じ高さを有し，上記導電性層の底部は平坦で，かつ，上記厚い第１スペーサ層の上面と同じレベルにある，上記導電性層を形成するステップ」と，引用発明の「６５０℃で３０秒間のランプアニールと８５０℃で１０秒間のランプアニールとが窒素雰囲気で順次行なわれ，チタンシリサイド膜１０８ａａが形成され，このとき，上記チタン膜１０７ａと上記多結晶シリコン膜パターン１０３とは接触しており，上記チタンシリサイド膜１０８ａａは上記酸化シリコン膜スペーサ１１４ａによる応力を受けずに，上記多結晶シリコン膜パターン１０３のエッジを超えて延びることができ」ることとは，「上記反応物層と上記ゲート電極をアニールして導電性層を形成するステップであって，このとき上記反応物層と上記ゲート電極は接触しており，上記導電性層は，上記厚い第１スペーサ層による応力を受けずに上記ゲート電極のエッジを超えて延びることができ」る「上記導電性層を形成するステップ」である点で共通する。
　
コ　引用発明の「残置されたチタン膜１０７ａａ」，「空隙」及び「（空隙が）形成される」ことは，それぞれ，本願補正発明の「非反応状態にあるすべての反応物層」，「オープンスペース」及び「オープンスペースをそのままにする」ことに相当する。
　そうすると，引用発明の「残置されたチタン膜１０７ａａが，選択的にエッチング除去され，上記窒化シリコン膜スペーサ１１５ａのゲート電極１１３ａ側の側面と上記チタンシリサイド膜１０８ａａとの間に空隙が形成される」ことは，本願補正発明の「上記導電性層と上記厚い第２スペーサとの間のオープンスペースをそのままにするため，非反応状態にあるすべての反応物層を除去するステップ」に相当する。
　
サ　引用発明の「半導体装置の製造方法」は，本願補正発明の「方法」に相当する。
　
シ　以上から，本願補正発明と引用発明との一致点及び相違点は，次のとおりである。
（ア）一致点
「基板上に絶縁層を形成するステップと，
　上記絶縁層上にゲート層を形成するステップと，
　上記ゲート層をパターンニングすることによりゲート電極のゲート層部分を形成するステップと，
　厚い第１スペーサ層を形成するステップと，
　上記厚い第１スペーサ層上に第２スペーサ層を形成するステップと，
　厚い第２スペーサ層を形成するために，上記ゲート電極の上面より高い上記第２スペーサ層の部分を除去するステップと，
　上記ゲート電極の上面より高い上記第１スペーサ層の部分と，上記ゲート電極と上記厚い第２スペーサ層との間に位置する上記第１スペーサ層のうち，上記ゲート電極の上面より低い上面を有するように上記第１スペーサ層の部分とをエッチングによって除去するステップと，
　上記ゲート電極，上記厚い第１スペーサ層，上記厚い第２スペーサ層および上記基板上に反応物層を形成するステップと，
　上記反応物層と上記ゲート電極をアニールして導電性層を形成するステップであって，このとき上記反応物層と上記ゲート電極は接触しており，上記導電性層は，上記厚い第１スペーサ層による応力を受けずに上記ゲート電極のエッジを超えて延びることができる上記導電性層を形成するステップと，
　上記導電性層と上記厚い第２スペーサとの間のオープンスペースをそのままにするため，非反応状態にあるすべての反応物層を除去するステップと，から構成される方法。」
　
（イ）相違点
ａ　相違点１
　本願補正発明は，「上記ゲート層と絶縁層をパターンニングすることによりゲート電極を形成」し，「上記ゲート電極と上記基板上に厚い第１スペーサ層を形成する」のに対し，引用発明は，「ゲート酸化膜１０２」上に形成された「多結晶シリコン膜がパターニングされて，多結晶シリコン膜パターン１０３が形成され」，パターンニングされていない「ゲート酸化膜１０２」及び「多結晶シリコン膜パターン１０３」「が形成されたＰ型シリコン基板１０１上に酸化シリコン膜１０４ａが形成され」る点。
　
ｂ　相違点２
　本願補正発明が「上記厚い第１スペーサ層上にこの第１スペーサ層よりも厚い第２スペーサ層を形成する」のに対し，引用発明では，「上記酸化シリコン膜１０４ａ上に窒化シリコン膜１０５ａが形成され」る際に，上記「窒化シリコン膜１０５ａ」を，本願補正発明のように，上記「酸化シリコン膜１０４ａ」よりも厚くすることは特定されていない点。
　
ｃ　相違点３
　本願補正発明が「厚い第２スペーサ層を形成するために，上記ゲート電極の上面より高い上記第２スペーサ層の部分を除去し，該厚い第２スペーサ層を，上記ゲート電極の上面と同じレベルにする」のに対し，引用発明では，「異方性エッチングにより，上記多結晶シリコン膜パターン１０３の上面上の上記窒化シリコン膜１０５ａがエッチバックされ」て形成された「窒化シリコン膜スペーサ１１５ａ」を，本願補正発明のように，「多結晶シリコン膜パターン１０３ａ」の上面と「同じレベルにする」ことは特定されていない点。
　
ｄ　相違点４
　本願補正発明は，「上記ゲート電極の上面より高い上記第１スペーサ層の部分と，上記ゲート電極と上記厚い第２スペーサ層との間に位置する上記第１スペーサ層のうち，上記ゲート電極の上面より低い上面を有するように上記第１スペーサ層の部分とを等方性エッチングによって除去する」のに対し，引用発明では，「Ｌ字型の酸化シリコン膜スペーサ１１４ａの形成のために，異方性エッチングが行なわれ，上記酸化シリコン膜１０４ａ及び上記ゲート酸化膜１０２が選択的にエッチバックされ」ることにより，上記「酸化シリコン膜スペーサ１１４ａ」の上端が「多結晶シリコン膜パターン１０３」の上面より低くされる点。
　
ｅ　相違点５
　本願補正発明は，「上記反応物層と上記ゲート電極をアニールして導電性層を形成するステップであって，このとき上記反応物層と上記ゲート電極は接触しており，上記導電性層は，上記厚い第１スペーサ層による応力を受けずに上記ゲート電極のエッジを超えて延びることができ，上記ゲート電極は平坦な上面を有し，上記厚い第２スペーサと上記導電性層は上記基板から同じ高さを有し，上記導電性層の底部は平坦で，かつ，上記厚い第１スペーサ層の上面と同じレベルにある，上記導電性層を形成する」のに対し，引用発明の「チタンシリサイド膜１０８ａａ」を形成するステップでは，「多結晶シリコン膜パターン１０３ａ」が平坦な上面を有し，「窒化シリコン膜１０５ａ」と上記「チタンシリサイド膜１０８ａａ」が「Ｐ型シリコン基板１０１」から同じ高さを有し，上記「チタンシリサイド膜１０８ａａ」の底部は平坦で，かつ，「酸化シリコン膜スペーサ１１４ａ」の上面と同じレベルにあるようにすることは，特定されていない点。
　
（５）相違点についての検討
ア　相違点１について
　ＭＯＳ型電界効果トランジスタを製造する際に，基板上にゲート絶縁膜となる絶縁層を形成し，上記絶縁層上にゲート電極となるゲート層を形成し，上記ゲート層をパターンニングしてゲート電極を形成する際に，上記絶縁層を上記ゲート層とともにパターンニングするか否かは，当業者が適宜選択し得ることであるから，引用発明において，「ゲート酸化膜１０２」（本願補正発明の「絶縁層」に相当。）上に形成された「多結晶シリコン膜」（本願補正発明の「ゲート層」に相当。）をパターンニングして，「多結晶シリコン膜パターン１０３」（本願補正発明の（「導電性層」形成前の）「ゲート電極」の「ゲート層」部分に相当。）を形成する際に，上記「ゲート酸化膜１０２」を，上記「多結晶シリコン膜」とともにパターンニングすることは，当業者が適宜なし得たものである。
　そして，引用発明において，その後のステップで，「酸化シリコン膜１０４ａ」（本願補正発明の（除去される前の）「厚い第１スペーサ層」及び（除去される前の）「第１スペーサ層」に相当。）を，上記「多結晶シリコン膜パターン１０３」と「Ｐ型シリコン基板１０１」（本願補正発明の「基板」に相当。）上に形成することは，上記「多結晶シリコン膜パターン１０３」の形成に伴い，当業者が当然に行うものである。
　したがって，相違点１に係る構成は，引用発明において，当業者が適宜なし得たものである。
　
イ　相違点２について
　上記（３）ア（キ）で摘記した，引用例１の「なお，・・・酸化シリコン膜１０４ａの膜厚，・・・窒化シリコン膜１０５ａの膜厚，・・・等の数値に関しては，上記第１の実施例に記載された数値に限定されるものではない。」（【００４７】）との記載からも分かるように，引用発明において，「酸化シリコン膜１０４ａ」（本願補正発明の（除去される前の）「厚い第１スペーサ層」及び（除去される前の）「第１スペーサ層」に相当。）及び「窒化シリコン膜１０５ａ」（本願補正発明の（除去される前の）「第２スペーサ層」に相当。）それぞれの膜厚をどのように設定するかは，当業者が適宜選択し得ることである。
　そして，本願補正発明は，「厚い第１のスペーサ」がリセス形成されて，「ゲート層」と「厚い第２スペーサ」との間にオープンスペースが作られ，「ゲート層」のエッジを超えて延びることができるようにしたものであるところ，この作用効果は，「第２スペーサ層」が「第１スペーサ層」より厚くない場合でも達成されることは明らかであるから，本願補正発明は，相違点２に係る構成により，格別の作用効果を奏するものでもない。
　そうすると，引用発明において，上記「酸化シリコン膜１０４ａ」よりも上記「窒化シリコン膜１０５ａ」を厚くすることは，当業者が適宜なし得たものである。
　したがって，相違点２に係る構成は，引用発明において，当業者が適宜なし得たものである。
　
ウ　相違点３について
　上記（３）ア（ア）のとおり，引用例１の第１の実施例には，「窒化シリコン膜スペーサ１１５ａ」（本願補正発明の「厚い第２スペーサ層」に相当。）の上端を，「ゲート電極１１３ａ」の上面より高い位置にすること，即ち，上記「窒化シリコン膜スペーサ１１５ａ」の上端を，上記「ゲート電極１１３ａ」を構成する「多結晶シリコン膜パターン１０３」（本願補正発明の（「導電性層」形成前の）「ゲート電極」の「ゲート層」部分に相当。）の上面より高い位置とすることが記載されている。
　しかしながら，上記（３）ア（キ）で摘記した，引用例１の「なお，・・・，多結晶シリコン膜１０３パターンの膜厚および線幅，・・・，酸化シリコン膜１０４ａの膜厚，・・・窒化シリコン膜１０５ａの膜厚，・・・等の数値に関しては，上記第１の実施例に記載された数値に限定されるものではない。」（【００４７】）との記載からも分かるように，引用発明において，上記「多結晶シリコン膜パターン１０３」，「酸化シリコン膜１０４ａ」（本願補正発明の（除去される前の）「厚い第１スペーサ層」及び（除去される前の）「第１スペーサ層」に相当。）及び「窒化シリコン膜１０５ａ」（本願補正発明の（除去される前の）「第２スペーサ層」に相当。）それぞれの膜厚を適宜設定することは，当業者に委ねられているものと理解できる。
　また，上記（３）ア（キ）で摘記した引用例１の上記の記載と，上記（３）ア（ウ）で摘記した，引用例１の「次に，・・・上記窒化シリコン膜１０５ａがエッチバック（第１のエッチバック）され，窒化シリコン膜スペーサ１１５ａが形成される。・・・この窒化シリコン膜スペーサ１１５ａの高さは，（多結晶シリコン膜パターン１０３の膜厚と概ね等しく）３００ｎｍ程度である〔図２（ｂ）〕。」（【００４０】）との記載からも分かるように，引用発明において，上記「窒化シリコン膜スペーサ１１５ａ」を形成するステップにおける上記「窒化シリコン膜１０５ａ」のエッチバック量を適宜設定することも，当業者に委ねられているものと理解できる。
　そうすると，上記「窒化シリコン膜スペーサ１１５ａ」の上端と上記「多結晶シリコン膜パターン１０３」の上面との垂直方向の位置関係は，引用例１の第１の実施例の記載に限定されないことは明らかである。
　一方，本願補正発明では，「厚い第２スペーサ層を形成するために，上記ゲート電極の上面より高い上記第２スペーサ層の部分を除去し，該厚い第２スペーサ層を，上記ゲート電極の上面と同じレベルにする」とされているが，ここにいう「同じレベル」とは，ある程度の幅を持った概念と考えられる。このことは，本願明細書において，「該厚い第２スペーサ層を，上記ゲート電極の上面と同じレベルにする」ことについて，特に説明がされていないことからも裏付けられる。
　以上から，引用発明において，上記「窒化シリコン膜スペーサ１１５ａ」を，上記「多結晶シリコン膜パターン１０３」の上面と同じレベルとすることは，当業者が，上記「多結晶シリコン膜パターン１０３」，上記「酸化シリコン膜１０４ａ」及び上記「窒化シリコン膜スペーサ１１５ａ」それぞれの膜厚，並びに上記「窒化シリコン膜スペーサ１１５ａ」を形成するステップにおける上記「窒化シリコン膜１０５ａ」のエッチバック量を適宜設定して得られる範囲に含まれるものと判断される。
　なお，請求人が，平成２３年２月１５日に提出された意見書（以下，単に「意見書」という。）で主張する，相違点３に係る構成が奏する作用効果は，本願明細書及び図面（以下「本願明細書等」という。）に記載も示唆もされておらず，また，自明であるともいえないから，請求人の主張は採用できない。
　したがって，相違点３に係る構成は，引用発明において，当業者が適宜なし得たものである。
　
エ　相違点４について
　引用発明において，Ｌ字型の「酸化シリコン膜スペーサ１１４ａ」（本願補正発明の（除去後に残った）「厚い第１スペーサ層」に相当。）の形成のために「酸化シリコン膜１０４ａ」（本願補正発明の（除去される前の）「厚い第１スペーサ層」及び（除去される前の）「第１スペーサ層」に相当。）をエッチングによって除去する際に，慣用のエッチング方法の中からどのエッチング方法を採用するかは，当業者が適宜選択し得ることであり，また，酸化シリコン膜を除去するためのエッチング方法として，等方性エッチングは常套手段である。
　そして，本願補正発明は，「厚い第１のスペーサ」がリセス形成されて，「ゲート層」と「厚い第２スペーサ」との間にオープンスペースが作られ，「ゲート層」のエッジを超えて延びることができるようにしたものであるところ，この作用効果は，上記「厚い第１のスペーサ」をリセス形成するためのエッチング方法に因らず達成されることは明らかであるから，本願補正発明は，等方性エッチングで上記「厚い第１のスペーサ」をリセス形成することにより，格別の作用効果を奏するものでもない。
　そうすると，引用発明において，上記Ｌ字型の「酸化シリコン膜スペーサ１１４ａ」の形成のために，上記「酸化シリコン膜１０４ａ」を等方性エッチングによって除去することは，当業者が適宜なし得たものである。
　また，上記アで検討したとおり，引用発明において，「多結晶シリコン膜」（本願補正発明の「ゲート層」に相当。）をパターンニングして，「多結晶シリコン膜パターン１０３」（本願補正発明の（「導電性層」形成前の）「ゲート電極」の「ゲート層」部分に相当。）を形成する際に，「ゲート酸化膜１０２」（本願補正発明の「絶縁層」に相当。）を，上記「多結晶シリコン膜」とともにパターンニングすることは，当業者が適宜なし得たものであり，上記Ｌ字型の「酸化シリコン膜スペーサ１１４ａ」を形成するステップで，上記「酸化シリコン膜１０４ａ」のみを除去することは，上記「多結晶シリコン膜パターン１０３」の形成に伴い，当業者が当然に行うものである。
　なお，請求人が，意見書で主張する，相違点４に係る構成が奏する作用効果は，本願明細書等に記載も示唆もされておらず，また，自明であるともいえないから，請求人の主張は採用できない。
　したがって，相違点４に係る構成は，引用発明において，当業者が適宜なし得たものである。
　
オ　相違点５について
　上記（３）ア（キ）で摘記した，引用例１の「なお，・・・多結晶シリコン膜１０３ａパターンの膜厚，・・・チタン膜１０７ａの膜厚，ランプアニールの温度および時間，チタンシリサイド膜１０８ａａの膜厚・・・等の数値に関しては，上記第１の実施例に記載された数値に限定されるものではない。」（【００４７】）との記載からも分かるように，引用発明において，「チタンシリサイド膜１０８ａａ」（本願補正発明の「導電性層」に相当。）を形成するステップにおける，「多結晶シリコン膜パターン１０３ａ」（本願補正発明の（「導電性層」形成後の）「ゲート電極」の「ゲート層」部分に相当。）の膜厚，「チタン膜１０７ａ」（本願補正発明の「反応物層」に相当。）の膜厚，「ランプアニール」（本願補正発明の「アニール」に相当。）の温度及び時間，並びに上記「チタンシリサイド膜１０８ａａ」の膜厚を適宜設定することは，当業者に委ねられているものと理解できる。
　そうすると，上記「チタンシリサイド膜１０８ａａ」を形成するステップにおける上記の諸条件は，引用例１の第１の実施例の記載に限定されないことは明らかである。
　一方，本願補正発明では，「導電性層」を形成するステップにおいて，「上記ゲート電極は平坦な上面を有し，上記厚い第２スペーサと上記導電性層は上記基板から同じ高さを有し，上記導電性層の底部は平坦で，かつ，上記厚い第１スペーサ層の上面と同じレベルにある，上記導電性層を形成する」とされているが，ここでいう「平坦」，「同じ高さ」及び「同じレベル」とは，ある程度の幅を持った概念と考えられる。このことは，上記の構成について，本願明細書で特に説明がされていないことからも裏付けられる。
　以上から，引用発明において，上記「多結晶シリコン膜パターン１０３ａ」が平坦な上面を有し，「窒化シリコン膜１０５ａ」と上記「チタンシリサイド膜１０８ａａ」が「Ｐ型シリコン基板１０１」から同じ高さを有し，上記「チタンシリサイド膜１０８ａａ」の底部は平坦で，かつ，「酸化シリコン膜スペーサ１１４ａ」の上面と同じレベルにあるようにすることは，上記「チタンシリサイド膜１０８ａａ」を形成するステップにおける上記の諸条件を適宜設定して得られる範囲に含まれるものと判断される。
　したがって，相違点５に係る構成は，引用発明において，当業者が適宜なし得たものである。
　
カ　本願補正発明の作用効果について
　本願補正発明は，「厚い第１のスペーサ」がリセス形成されて，「ゲート層」と「厚い第２スペーサ」との間にオープンスペースが作られ，「ゲート層」のエッジを超えて延びることができるようにしたものである。
　一方，引用発明では，上記（３）ア（オ）で摘記した，引用例１の「・・・また，（酸化シリコン膜スペーサ１１４ａ直上における）窒化シリコン膜スペーサ１１５ａと多結晶シリコン膜パターン１０３との空隙は，このチタン膜１０７ａにより充填されている。・・・〔図３（ａ）〕。」（【００４２】）との記載のとおり，「酸化シリコン膜スペーサ１１４ａ」（本願補正発明の（除去後に残った）「厚い第１スペーサ層」に相当。）の直上において，「多結晶シリコン膜パターン１０３」（本願補正発明の（「導電性層」形成前の）「ゲート電極」の「ゲート層」部分に相当。）と「窒化シリコン膜スペーサ１１５ａ」（本願補正発明の（除去される前の）「第２スペーサ層」に相当。）との間に空隙が形成されており，それによって，「チタンシリサイド膜１０８ａａ」（本願補正発明の「導電性層」に相当。）を形成するステップにおいて，上記「チタンシリサイド膜１０８ａａ」は，上記「酸化シリコン膜スペーサ１１４ａ」による応力を受けずに，上記「多結晶シリコン膜パターン１０３」のエッジを超えて延びることができるようになっている。
　そうすると，本願補正発明の上記の作用効果は，引用発明においても達成されるから，格別のものとはいえない。
　
キ　小括
　以上から，相違点１〜５に係る構成は，引用発明において，当業者が適宜なし得たものであり，本願補正発明は，引用発明に基づいて，当業者が容易に想到し得たものである。
　
（６）まとめ
　以上のとおり，本件補正後の請求項１に係る発明（本願補正発明）は，引用例１記載の発明（引用発明）に基づいて，当業者が容易に発明をすることができたものであり，特許法第２９条第２項の規定により，特許出願の際独立して特許を受けることができないものである。
　したがって，本件補正は，特許法第１７条の２第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項をいう。以下同じ。）において準用する同法第１２６条第５項の規定に適合しないものである。
　
５　むすび
　以上検討したとおり，本件補正は，特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから，本件補正は，特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３　本願発明の容易想到性について
　
１　本願発明について
　平成２３年２月１５日に提出された手続補正書による手続補正は前記のとおり却下されたので，本願の請求項１に係る発明は，平成２２年１０月２６日に提出された手続補正書に記載されたとおりのものであり，その請求項１の記載は，再掲すると次のとおりである。（以下，本願の請求項１に係る発明を「本願発明」という。）
　
「【請求項１】　基板上に絶縁層を形成するステップと；
　上記絶縁層上にゲート層を形成するステップと；
　上記ゲート層と絶縁層をパターンニングすることによりゲート電極を形成するステップと；
　上記ゲート電極と上記基板上に厚い第１スペーサ層を形成するステップと；
　上記厚い第１スペーサ層上にこの第１スペーサ層よりも厚い第２スペーサ層を形成するステップと；
　厚い第２スペーサ層を形成するために，上記ゲート電極の上面より高い上記第２スペーサ層の部分を除去するステップと；
　上記ゲート電極の上面より高い上記第１スペーサ層の部分と，上記ゲート電極と上記厚い第２スペーサ層との間に位置する上記第１スペーサ層のうち，上記ゲート電極の上面より低い上面を有するように上記第１スペーサ層の部分とを等方性エッチングによって除去するステップと；
　上記ゲート電極，上記厚い第１スペーサ層，上記厚い第２スペーサ層および上記基板上に反応物層を形成するステップと；
　上記反応物層と上記ゲート電極をアニールして導電性層を形成するステップであって，このとき上記反応物層と上記ゲート電極は接触しており，上記導電性層は，上記厚い第１スペーサ層による応力を受けずに上記ゲート電極のエッジを超えて延びることができ，上記ゲート層は平坦な上面を有し，上記厚い第２スペーサと上記導電性層は上記基板から同じ高さを有し，上記導電性層の底部は平坦で，かつ，上記厚い第１スペーサ層の上面と同じレベルにある，上記導電性層を形成するステップと；
　上記導電性層と上記厚い第２スペーサとの間のオープンスペースをそのままにするため，非反応状態にあるすべての反応物層を除去するステップと；
　から構成されることを特徴とする方法。」
　
２　当審における拒絶理由
　当審において，平成２２年１１月５日付けで通知した拒絶の理由（以下「当審における拒絶の理由」という。）の概要は，本願発明は，引用例１に記載された発明（引用発明）に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない，というものである。
　
３　引用例の記載と引用発明
　引用例１の記載は，前記第２の４（３）アのとおりであり，引用発明は，前記第２の４（３）イで認定したとおりである。
　
４　対比
　前記第２の１及び２から明らかなように，本願発明は，本願補正発明から，平成２３年２月１５日に提出された手続補正書による補正事項１で付加した発明特定事項を取り除き，上記手続補正書による補正事項２でした誤記の訂正を取り除いたものであるから，本願発明と引用発明とを対比すると，両者は，前記第２の４（４）シ（ア）の点で一致し，前記第２の４（４）シ（イ）から，上記補正事項１で付加した発明特定事項に対応する相違点３を除いた，相違点１，相違点２，相違点４及び相違点５の点で相違する。
　
５　相違点についての検討
　前記第２の４（５）ア，イ，エ及びオで検討したとおり，上記各相違点に係る構成は，引用発明において，当業者が適宜なし得たものであるから，本願発明は，引用発明に基づいて，当業者が容易に想到し得たものである。
　
６　まとめ
　以上のとおり，本願の請求項１に係る発明（本願発明）は，引用例１記載の発明（引用発明）に基づいて，当業者が容易に発明をすることができたものであり，特許法第２９条第２項の規定により，特許を受けることができないものである。
　
　
第４　結言
　
　以上検討したとおり，本願の請求項１に係る発明は，特許法第２９条第２項の規定により特許を受けることができないから，本願は拒絶されるべきものである。
　
　よって，結論のとおり審決する。