【事件の表示】
　特願２００２−２５１７０２「プログラム可能高速入出力インターフェース」拒絶査定不服審判事件〔平成１５年　５月３０日出願公開、特開２００３−１５７２２９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１４年８月２９日（パリ条約による優先権主張２００１年８月２９日、米国、２００２年８月２６日、米国）の出願であって、平成１９年４月２３日付け拒絶理由通知に対して、平成１９年８月２７日付けで手続補正がされたが、同年１１月２９日付けで拒絶査定がなされ、これに対し、平成２０年３月３日に拒絶査定不服の審判請求がされるとともに、同年４月２日に手続補正がされたものである。
　
２．本願発明
　本願の請求項１〜２３に係る発明は、平成２０年４月２日付け手続補正書により補正された明細書の特許請求の範囲の請求項１〜２３に記載されたとおりのものであるところ、請求項１４に係る発明（以下、「本願発明」という。）は、次のとおりのものである。
（なお、平成２０年４月２日付け手続補正書による補正は、明りょうでない記載の釈明を目的として、補正前の請求項５に記載された「差動入力バッファ」を「第１のレジスタ」と補正し、特許請求の範囲の減縮を目的として、請求項１０及び請求項１７に記載された発明特定事項を限定し、誤記の訂正を目的として、請求項１８の「第２のフリップ・フロプ」を「第２のフリップ・フロップ」と補正し、請求項の削除を目的として、請求項２４を削除する補正であるが、請求項１４の記載は、上記手続補正書による補正の前後において、何ら変更されていない。）
「【請求項１４】　第１のパッドと、
　第２のパッドと、
　該第１のパッドに結合された第１の入力と該第２のパッドに結合された第２の入力とを有する差動入力バッファと、
　該第１のパッドに結合された入力を有するシングル・エンド入力バッファと、
　該第１のパッドに結合された出力を有する第１の出力バッファと、
　該第２のパッドに結合された出力を有する第２の出力バッファと、
　該第１の出力バッファの入力に結合された出力を有する第１のレジスタと、
　該第２の出力バッファの入力に結合された出力を有する第２のレジスタと、
　該差動入力バッファの出力に結合された入力を有するシリアル・ツー・パラレル・コンバータと
　を備え、
　該第１のレジスタと該第２のレジスタとは、ダブル・データ・レート・レジスタである
、集積回路。」
　
３．引用例
　原査定の拒絶の理由に引用された、本願の優先日前に頒布された刊行物である米国特許第６２３６２３１号明細書（以下、「引用例」という。）には、図面とともに、以下の技術事項が記載されている。
（イ）「A standard that has recently been developed for signaling over short distances is known as low voltage differential signaling (LVDS). 」（第１欄第１１〜１３行）（当審訳：短い距離上の信号を対象として最近開発されている標準は、低電圧差動信号（「ＬＶＤＳ」）として知られています。）
（ロ）「Although LVDS is limited to distances of a few meters, this constraint is not a problem for use of this type of signaling between devices (e.g., integrated circuits) on a printed circuit board or in other relatively compact systems.」（第１欄第１７〜２１行）（翻訳：ＬＶＤＳは数メートルの距離に制限されていますが、この制約は、この種のプリント回路板や他の比較的コンパクトなシステム中のデバイス（例えば集積回路）間の信号のタイプの使用に対しては問題となりません。）
（ハ）「FIG. 1 shows a small portion of a programmable logic device 10 constructed in accordance with this invention to include certain LVDS capabilities. FIG. 1 shows the circuitry required to enable device 10 to receive LVDS signals. Circuitry for enabling device 10 to output LVDS signals will be shown in later FIGS. and described later in this specification.
 As shown in FIG. 1, device 10 has I/O pins 20. Although only two I/O pins 20 are shown in FIG. 1, it will be understood that these are only representative and that device 10 may have many more such pins. Each of depicted I/O pins 20 can be used separately as an input or output pin when LVDS input via the depicted pins is not desired. In that case, external resistor 30 would not be present. Each pin 20 could then receive an input signal from the associated external signal lead 40, and that signal would be applied to the logic of device 10 via the associated conventional tri-state input buffer 50. For example, the non-LVDS, single-conductor signaling being used could be transistor-transistor logic (TTL) signaling, and input buffers 50 would then be TTL buffers. Any other single-conductor (non-LVDS) signaling can be used with appropriate input buffers 50. More than one type of input buffer 50 may be connected to each I/O pin 20 so that any of several single-conductor signaling protocols can be used. Each input buffer 50 is programmably controlled by an associated programmable function control element (FCE) 52 to be either on (i.e., able to drive an applied signal into the logic of device 10) or tri-stated (i.e., off).
 Each I/O pin 20 can be alternatively used as an output pin. In that event the associated tri-state output buffer 60 is enabled by its associated FCE 62 to apply a signal from the logic of device 10 to the associated I/O pin 20, which applies that signal to the associated external conductor 40. Again each output buffer 60 may be, for example, a TTL buffer or any other type of single-conductor signaling buffer, and several different types of such buffers may be associated with each pin 20 so that any of several different output signaling protocols can be used.
 If it is desired to use depicted pins 20 together for input of LVDS signals, then all of FCEs 52 and 62 are programmed to disable the associated buffers 50 and 60, and FCE 72 is programmed to enable LVDS input buffer 70. Resistor 30 is also included across external leads 40 in accordance with LVDS standards. LVDS input buffer 70 is thereby enabled to convert LVDS input signals on leads 40 to single-conductor signals and to apply those signals to the logic of device 10.
 From the foregoing it will be seen that depicted I/O pins 20 can either be used individually for separate inputs or outputs (i.e., by using FCEs 52 or 62 to enable input or output buffers 50 or 60, while using FCE 72 to disable buffer 70), or the depicted pins 20 can be used together as a pair for LVDS input (i.e., by using FCEs 52 and 62 to disable all of buffers 50 and 60, while using FCE 72 to enable buffer 70).
 Incidentally, it will be recognized that another term frequently used in the art for elements like buffers 50, 60, and 70 (and 600 in later FIGS.) is drivers, and the term driver may therefore sometimes be used herein as an alternative to buffer.」（第２欄下から２行目〜第３欄第５８行）（翻訳：図１は、一定のＬＶＤＳの能力を含むよう、この発明に従って構築されたプログラム可能論理デバイス１０の小部分を示します。図１は、デバイス１０がＬＶＤＳ信号を受信できるようにするために必要とされる回路を示します。デバイス１０がＬＶＤＳ信号を出力できるようにするための回路は後の図の中で示され、この明細書において後述されています。
　図１に示されるように、デバイス１０はＩ／Ｏピン２０を有しています。２本のＩ／Ｏピン２０だけが図１に示されていますが、これらは単に典型であって、デバイス１０がさらに多くのそのようなピンを有しているかもしれないことが理解されるでしょう。描かれたピンによるＬＶＤＳ入力が望まれない場合、各々の描かれたＩ／Ｏピン２０は、入力または出力のピンとして別々に使用することができます。その場合、外部抵抗器３０は存在しません。ピン２０の各々は、それぞれ関連する外部の信号の導線４０から入力信号を受け取ることができるでしょう。また、その信号は、関連する従来のトライステート入力バッファ５０を介して、デバイス１０のロジックに適用されるでしょう。例えば、使用中の、非ＬＶＤＳである単線の信号は、トランジスタ・トランジスタ論理（「ＴＴＬ」）の信号でありえます。また、入力バッファ５０は、そのとき、ＴＴＬバッファになるでしょう。他の単線（非ＬＶＤＳ）の信号も、適切な入力バッファ５０と共に使用することができます。いくつかの単線の信号プロトコルのうちのどれでも使用することができるように、１つより多くのタイプの入力バッファ５０が各Ｉ／Ｏピン２０に接続されるかもしれません。入力バッファ５０はそれぞれ、関連する１つのプログラム可能な関数制御要素（「ＦＣＥ」）５２によって、オン（つまり、適用された信号をデバイス１０のロジックに通すことができる）か、あるいはトライステート（つまりオフ）にプログラム可能に制御されます。
　Ｉ／Ｏピン２０はそれぞれ、二者択一で、出力ピンとして使用することができます。その場合、関連するトライステート出力バッファ６０は、デバイス１０のロジックから関連するＩ／Ｏピン２０へ信号を適用可能となるよう、その関連するＦＣＥ　６２によってイネーブルされ、その関連するＩ／Ｏピン２０は、その信号を、関連する外部導体４０に適用します。繰り返すと、出力バッファ６０はそれぞれ、例えばＴＴＬバッファあるいは他のタイプの単線の信号バッファかもしれません。また、いくつかの異なる出力プロトコルのどれでも使用することができるように、いくつかの異なるタイプのそのようなバッファが各ピン２０に関連しているかもしれません。
　描かれたピン２０を、共に、ＬＶＤＳ信号の入力に使用することが望まれる場合、ＦＣＥ　５２および６２はすべて関連するバッファ５０および６０をディセーブル（無効）にするようにプログラムされます。また、ＦＣＥ　７２は、ＬＶＤＳ入力バッファ７０をイネーブル（有効）にするようにプログラムされます。抵抗器３０も、ＬＶＤＳ基準に従って、外部導線４０を横切って含まれます。したがって、ＬＶＤＳ入力バッファ７０によって導線４０上のＬＶＤＳ入力信号を単線の信号に変換することができ、デバイス１０のロジックにそれらの信号を適用します。
　以上より、描かれたＩ／Ｏピン２０を、個別の入力あるいは出力に（つまり、ＦＣＥ　７２を使用してバッファ７０をディセーブル（無効）とする一方、ＦＣＥ　５２か６２を使用して入力または出力バッファ５０または６０をイネーブル（有効）とすることにより）、個々に使用することができること、あるいは、描かれたピン２０を、ペアとして（つまり、ＦＣＥ　７２を使用してバッファ７０をイネーブル（有効）とする一方、ＦＣＥ　５２か６２を使用して入力または出力バッファ５０または６０をディセーブル（無効）とすることにより）、ＬＶＤＳ入力に共に使用することができることは理解されるでしょう。
　ついでですが、バッファ５０、６０および７０（また後の図の中の６００）のような素子に対して頻繁に用いられる別の用語が「ドライバ」であることは、承認されるでしょう。したがって、用語「ドライバ」は、「バッファ」の言い換えとして、時々使用されるかも知れません。）　
　
　また、引用例のＦＩＧ．１には、２本のＩ／Ｏピン２０のうち、一方のＩ／Ｏピン２０に、出力バッファ６０の出力，入力バッファ５０の入力、及びＬＶＤＳ入力バッファ７０の非反転入力（「＋」の符号が付された入力）が接続され、２本のＩ／Ｏピン２０のうち、他方のＩ／Ｏピン２０に、別の出力バッファ６０の出力，別の入力バッファ５０の入力、及びＬＶＤＳ入力バッファ７０の反転入力（「−」の符号が付された入力）が接続されていることが記載され、また、上記出力バッファ６０の入力及び上記別の出力バッファ６０の入力にそれぞれ「ＦＲＯＭ　ＬＯＧＩＣ」（翻訳：ロジックから）と記載され、上記入力バッファ５０の出力、上記別の入力バッファ５０の出力及びＬＶＤＳ入力バッファ７０の出力に、まとめて「ＴＯ　ＬＯＧＩＣ」（翻訳：ロジックへ）と記載されている。
　
　上記引用例記載事項及び図面の記載を総合勘案すると、引用例には、次の発明（以下、「引用発明」という。）が記載されていると認められる（なお、便宜上、ＦＩＧ．１の一方のＩ／Ｏピン２０に接続された「出力バッファ６０」及び「入力バッファ５０」を、それぞれ、「一方の出力バッファ６０」及び「一方の入力バッファ５０」と記載し、他方のＩ／Ｏピン２０に接続された、別の「出力バッファ６０」及び、別の「入力バッファ５０」を、それぞれ、「他方の出力バッファ６０」及び「他方の入力バッファ５０」と記載した。）。
「一方のＩ／Ｏピン２０に、一方の出力バッファ６０の出力，単線の信号プロトコルの使用される一方の入力バッファ５０の入力、及びＬＶＤＳ入力バッファ７０の非反転入力が接続され、他方のＩ／Ｏピン２０に、他方の出力バッファ６０の出力，単線の信号プロトコルの使用される他方の入力バッファ５０の入力、及びＬＶＤＳ入力バッファ７０の反転入力が接続され、上記一方の出力バッファ６０の入力及び上記他方の出力バッファ６０の入力がプログラム可能論理デバイス１０のロジックに接続され、上記一方の入力バッファ５０の出力、上記他方の入力バッファ５０の出力、及びＬＶＤＳ入力バッファ７０の出力がプログラム可能論理デバイス１０のロジックに接続されている、プログラム可能論理デバイス１０。」
　
４．対比
　本願発明を、引用発明と比較する。
　引用発明における「一方のＩ／Ｏピン２０」と本願発明の「第１のパッド」とは、第１の外部接続用の導体である点で一致する。
　次に、引用発明における「他方のＩ／Ｏピン２０」と本願発明の「第２のパッド」とは、第２の外部接続用の導体である点で一致する。
　次に、引用発明における「ＬＶＤＳ入力バッファ７０」は、その「非反転入力」が「一方のＩ／Ｏピン２０」に接続され、「反転入力」が「他方のＩ／Ｏピン２０」に接続されているから、本願発明の「該第１のパッドに結合された第１の入力と該第２のパッドに結合された第２の入力とを有する差動入力バッファ」とは、該第１の外部接続用の導体に結合された第１の入力と該第２の外部接続用の導体に結合された第２の入力とを有する差動入力バッファである点で一致する。
　次に、引用発明において、「一方の入力バッファ５０」は、「単線の信号プロトコルの使用される」バッファであるから、その入力がシングル・エンドであることは明らかである。そして、該「一方の入力バッファ５０」の「入力」は、「一方のＩ／Ｏピン２０」に接続されているから、引用発明のかかる「一方の入力バッファ５０」と本願発明の「該第１のパッドに結合された入力を有するシングル・エンド入力バッファ」とは、該第１の外部接続用の導体に結合された入力を有するシングル・エンド入力バッファである点で一致する。
　次に、引用発明において、「一方の出力バッファ６０」は、「一方のＩ／Ｏピン２０に出力バッファ６０の出力」が「接続され」ているから、本願発明の「該第１のパッドに結合された出力を有する第１の出力バッファ」とは、該第１の外部接続用の導体に結合された出力を有する第１の出力バッファである点で一致する。
　次に、引用発明において、「他方の出力バッファ６０」は、「他方のＩ／Ｏピン２０に他方の出力バッファ６０の出力」が「接続され」ているから、本願発明の「該第２のパッドに結合された出力を有する第２の出力バッファ」とは、該第２の外部接続用の導体に結合された出力を有する第２の出力バッファである点で一致する。
　次に、引用発明の「プログラム可能論理デバイス１０」が「集積回路」であることは明らかである。
　すると、本願発明と、引用発明とは、次の点で一致する。
　
＜一致点＞
「第１の外部接続用の導体と、
　第２の外部接続用の導体と、
　該第１の外部接続用の導体に結合された第１の入力と該第２の外部接続用の導体に結合された第２の入力とを有する差動入力バッファと、
　該第１の外部接続用の導体に結合された入力を有するシングル・エンド入力バッファと、
　該第１の外部接続用の導体に結合された出力を有する第１の出力バッファと、
　該第２の外部接続用の導体に結合された出力を有する第２の出力バッファと、
　を備えた、
　集積回路。」
　
　一方で、両者は、次の点で相違する。
＜相違点１＞
　本願発明では、外部接続用の導体が「パッド」であるのに対し、引用発明では「Ｉ／Ｏピン」である点。
　
＜相違点２＞
　本願発明では、「該第１の出力バッファの入力に結合された出力を有する第１のレジスタと、該第２の出力バッファの入力に結合された出力を有する第２のレジスタと」を備え、「該第１のレジスタと該第２のレジスタとは、ダブル・データ・レート・レジスタである」のに対し、引用発明では、「一方の出力バッファ６０」（第１の出力バッファ）の入力がプログラム可能論理デバイス１０のロジックに接続され、「他方の出力バッファ６０」（第２の出力バッファ）の入力がプログラム可能論理デバイス１０のロジックに接続されているものの、「一方の出力バッファ６０」（第１の出力バッファ）の入力が、ダブル・データ・レート・レジスタである第１のレジスタの出力に結合され、「他方の出力バッファ６０」（第２の出力バッファ）の入力が、ダブル・データ・レート・レジスタである第２のレジスタの出力に結合されることは記載されていない点。
　
＜相違点３＞
　本願発明では、「差動入力バッファの出力に結合された入力を有するシリアル・ツー・パラレル・コンバータ」を備えているのに対し、引用発明では、「ＬＶＤＳ入力バッファ７０」（差動入力バッファ）の出力がプログラム可能論理デバイス１０のロジックに接続されているものの、該出力がシリアル・ツー・パラレル・コンバータの入力に結合されていることは記載されていない点。
　
５．判断
＜相違点１＞について：
　一般に、「Ｉ／Ｏピン」は「パッド」に接続されるものである（必要であれば、特開昭６４−１５９４２号公報の［従来の技術］欄及び図面第５図，第６図の記載参照。）から、引用発明における「Ｉ／Ｏピン」を「パッド」に接続されたものとすること、すなわち、引用発明の「プログラム可能論理デバイス１０」が外部接続用の導体として「パッド」を備えるようにすることは当業者が容易になし得たことである。
　
＜相違点２＞について：
　集積回路の出力バッファの入力に、ダブル・データ・レート・レジスタの出力を接続することは、例えば、ＤＤＲ（ダブルデータレート）方式の動作モードの半導体メモリのデータ出力制御回路（例えば、特開平１１−１９５２９６号公報の第【０００８】段落、第【０００９】段落、及び、データ出力制御回路の従来例を示す図２３の記載参照。）や、LVDS Comparision APEX 20KE vs. Virtex-E Devices, Product Information Bulletin 29, Altera Corporation, August 2000, ver.1.0、インターネット＜ＵＲＬ：http://web.archive.org/web/20010613115203/www.altera.com/literature/pib/LVDS_comparison1.pdf＞におけるXilinx社のVirtex-E deviceに関する記載（「Virtex-E LVDS Transmitter Implementation
Like the LVDS receiver, the LVDS transmitter must be implemented with hardware emulation in the Virtex-E device. XAPP233 describes an LVDS transmitter implementation using CLBs and block RAMs.
To transfer data at 622Mbps, the transmitter must have an on-board clock operating at 77.75MHz. Two cascaded DLLs are used to increase the clock frequency to 311MHz. The parallel data is then fed to two internal shift registers, SR A and SR B, that act as a parallel-to-serial converter network. Using these shift registers and two more internal registers, A and B, alternate bits of data are fed to a multiplexer.
The 311-MHz clock, with a 3.2-ns period, controls the select line of the multiplexer. Within each clock cycle, two consecutive bits of data are streamed out using the double data rate technique. Thus, the output of the multiplexer switches at 1.6ns(622Mbps). 」（第８頁第１０〜２３行）（上記資料の日本語化資料であるhttp://www.altera.co.jp/literature/pib/lvds_comparison.pdf　による翻訳：Ｖｉｒｔｅｘ−Ｅ　によるＬＶＤＳトランスミッタの実装方法
　Ｖｉｒｔｅｘ−Ｅデバイスでは、ＬＶＤＳレシーバの場合と同じようにＬＶＤＳトランスミッタをハードウェア・エミュレーションによって実装する必要があります。ＸＡＰＰ２３３には、ＣＬＢとブロックＲＡＭを使用してＬＶＤＳトランスミッタを実装する方法が記述されています。
６２２Ｍｂｐｓでデータを転送するためには、トランスミッタに対して７７．７５ＭＨｚのオンボード・クロックが必要です。クロック周波数を３１１ＭＨｚに引き上げるために、カスケード接続された２個のＤＬＬが使用されます。パラレル・データは、パラレル−シリアル・コンバータのネットワークとして動作する２個の内部シフトレジスタ、ＳＲ　ＡとＳＲ　Ｂに入力されます。これらのシフト・レジスタとさらに２個の内部レジスタＡとＢを用いて、データのビットが交互にマルチプレクサに入力されます。
３．２ｎｓ周期の３１１ＭＨｚクロックは、マルチプレクサのセレクト・ラインをコントロールします。ダブル・データ・レートのテクニックを使用することにより、１クロック・サイクルごとに連続した２ビットのデータが出力されます。この場合、マルチプレクサの出力は１．６ｎｓで切り換えられます（６２２Ｍｂｐｓ））、及び、第２０頁のFigure 12に記載された「Virtex-E LVDS Transmitter」の回路図）からみて、本願の優先日前に、当業者に周知であったものと認められる。
　従って、かかる周知技術を引用発明に適用し、引用発明において、「一方の出力バッファ６０」（第１の出力バッファ）の入力が、ダブル・データ・レート・レジスタである第１のレジスタの出力に結合され、「他方の出力バッファ６０」（第２の出力バッファ）の入力が、ダブル・データ・レート・レジスタである第２のレジスタの出力に結合されるようにすることは、当業者が容易になし得たことである。
　
＜相違点３＞について：
　入力バッファの出力をシリアル・ツー・パラレル・コンバータの入力に接続することは、本願の優先日前において、周知技術である（例えば、特開平５−９５３３８号公報（【従来の技術】欄、及び図４）、特開平８−１９５６７２号公報（第【００２１】〜第【００２２】段落、及び図４）参照。）。
　よって、かかる周知技術を引用発明に適用し、引用発明において、「ＬＶＤＳ入力バッファ７０」（差動入力バッファ）の出力がシリアル・ツー・パラレル・コンバータの入力に結合されているようにすることは、当業者が容易になしうることである。
　
　また、本願発明の作用効果も、引用発明及び周知技術から当業者が予測しうるものである。
　
　よって、本願発明は、引用例に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。
　
６．むすび
　以上のとおり、本願の請求項１４に係る発明は、特許法第２９条第２項の規定により特許を受けることができないものである。
　したがって、その余の請求項について論及するまでもなく、本願は、拒絶すべきものである。
　よって、結論のとおり審決する。