【事件の表示】
　特願２００３−５４８２５４「受動マトリクス・アドレス指定可能素子の読み取り方法並びにその方法を実施するための素子」拒絶査定不服審判事件〔平成１５年６月５日国際公開、ＷＯ０３／４６９２３、平成１７年６月２３日国内公表、特表２００５−５１８６１８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１４年１０月２９日（パリ条約による優先権主張　外国庁受理２００１年１１月３０日、ノルウェー王国）を国際出願日とする出願であって、平成１９年４月２５日に手続補正書が提出され、平成２０年２月１日付けで拒絶の理由が通知され、同年７月３０日に意見書が提出されたが、同年８月１９日付けで拒絶査定がなされ、それに対して、同年１１月２０日に拒絶査定不服審判が請求されたものである。
　
第２．本願発明
　本願の請求項１〜５に係る発明は、平成１９年４月２５日に提出された手続補正書により適法に補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜５に記載されている事項により特定されるとおりのものであり、そのうちの請求項３に係る発明（以下「本願発明」という。）は、請求項３に記載されている事項により特定される次のとおりのものである。
　「【請求項３】
　１つのセル内に電荷値の組として与えられる論理値を格納するための、個々にアドレス指定可能なセルを具備した、特にメモリ素子またはセンサ素子の様な受動マトリクス・アドレス指定可能素子を読み取るための方法を実行するための素子であって、この素子はヒステリシスを示す電気的分極性材料、特に強誘電性材を含み、此処で素子は平行な複数の電極を具備した、それぞれ素子内でワード・ラインとビット・ラインを形成する第１および第２電極を含み、此処でワード・ライン電極（ＷＬ）とビット・ライン電極（ＢＬ）は相互に直交し分極性材料の反対側表面で接触して、その素子のセルがワード・ラインとビット・ラインとが交差する部分の分極性材料の体積内に定義されるキャパシタ様構造を含むように具備されており、此処で素子内の１つのセルは２つの分極状態の１にセットされるかまたは、これらの間での切り換えを、分極性材料の保持電圧Ｖｃよりも大きな電圧Ｖｓを、そのセルのアドレス指定を行うワード・ライン（ＷＬ）とビット・ライン（ＢＬ）の間に供給することにより行うことが可能であり、此処で各々のビット・ライン（ＢＬ）には検出装置が接続されており、此処でこの方法は読み取りサイクルおよび書き込み／消去サイクルを備えた電圧パルス・プロトコルを含み、此処で各検出装置が読み取りサイクル中に関連するビット・ライン（ＢＬ）とビット・ラインに接続されたセルとの間を流れる電荷を検出する、前記素子であって；
　ワード・ラインとビット・ラインに、全てのワードおよびビット・ライン上の電位を、三分の一電圧選択規則に基づく時間調整方式で制御し、ゼロ電位を基準とする４つの電圧レベル０，ＶＳ／３，２ＶＳ／３およびＶＳを具備し、全てのワードおよびビット・ライン上の電位に対するタイミング・シーケンスを含む電圧パルス・プロトコルを実現する制御装置が接続され、前記制御装置は１本の選択されたワード・ラインおよび全てのビット・ラインを読み取りサイクルの少なくとも一部の間にアクティブ化し、ワード・ラインに接続されている全てのセルの論理値が読み取りサイクル中に検出され、読み取りサイクル中に破壊された全ての論理値が、書き込み／消去サイクル中にリセットまたは再書き込みするように１本の選択されたワード・ラインと選択されたビット・ラインを書き込み／消去サイクル中にアクティブ化するように適合されていることを特徴とする、前記素子。」
　
第３．引用刊行物に記載された発明
１．引用例１：特開平６−７７４３４号公報
（１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平６−７７４３４号公報（以下「引用例１」という。）には、図１、２、６〜８、１０、１２、１３、１９、３２、３４及び４０〜４１とともに、以下の記載がある（下線は当合議体が付加したものである。以下同じ。）。
　
ａ．「【請求項１】　第１のアドレス選択線に制御端子が接続されたスイッチ素子と、このスイッチ素子の一端側に共通に一方の電極が接続された複数からなる強誘電体キャパシタと、上記複数からなる強誘電体キャパシタの他方の電極にそれぞれ接続された複数からなる第２のアドレス選択線と含む単位記憶回路を備え、第１のアドレス選択線が選択状態にされてスイッチ素子がオン状態にされたときには複数からなる第２のアドレス選択線の中の１つを選択状態にして強誘電体キャパシタに分極が生じるような電圧を与え、残りの第２のアドレス選択線に強誘電体キャパシタに加わる電圧が選択された強誘電体キャパシタに加わる電圧のほぼ半分になるような非選択電位にし、第１のアドレス選択線が非選択状態にされてスイッチ素子がオフ状態にされたときには複数からなる第２のアドレス選択線には強誘電体キャパシタに加わる電圧がほぼ零になるような非選択電位を与えることを特徴とする半導体記憶装置。
（中略）
【請求項８】　上記単位記憶回路は、複数個により１つの記憶ブロックが構成されてなり、この記憶ブロックの単位でメモリアクセスが行われるものであることを特徴とする請求項１、請求項２、請求項３、請求項４、請求項５、請求項６又は請求項７の半導体記憶装置。
【請求項９】　上記記憶ブロックは、それに設けられる強誘電体キャパシタに対して一方に分極が生じるような初期化がなされ、それを基準にしてデータの書き込みは分極を反転させるようなデータに対応してのみ実際の書き込み動作が行われるものであることを特徴とする請求項８の半導体記憶装置。
（中略）
【請求項１４】　上記初期化された分極の方向に対して反転させる書き込み動作はセンスアンプを動作させるものであり、そのセンス量が所定レベルに達しないときには再度書き込み動作が行われるようにするものであることを特徴とする請求項９の半導体記憶装置。
【請求項１５】　上記再度の書き込み動作は、書き込み時間が増加させられるものであることを特徴とする請求項１４の半導体記憶装置。
【請求項１６】　
上記一連の書き込み動作は、内部の制御回路又は外部の制御装置によって行われるものである
　
ｂ．「【０００１】
【産業上の利用分野】
この発明は、半導体記憶装置に関し、特に強誘電体キャパシタを用いたものに利用して有効な技術に関するものである
【０００２】
【従来の技術】高集積化等のために１つのスイッチ素子に対して複数個の強誘電体キャパシタ（コンデンサ）を設けた半導体装置に関して、特開平４−９０１８９号公報がある。また、強誘電体キャパシタを記憶素子として用いた例としては、特開昭６３−２０１９９８号公報、特開平３−３６７６３号公報がある。
【０００３】
【発明が解決しようとする課題】
本願発明者にあっては、上記のような１つのスイッチ素子に対して複数個の強誘電体キャパシタを設けた場合に必然的に生じる非選択の強誘電体キャパシタに対するストレス、実際上の書き込み／読み出し動作に伴う回路構成やレイアウト等において解説しなければならない種々の諸問題のあることを見い出した
【０００４】
この発明の目的は、高集積化を図りつつ、非選択の強誘電体キャパシタに対するストレスを軽減させた半導体記憶装置を提供することにある
　
ｃ．「【００１９】
【実施例】図１には、この発明に係る半導体記憶装置の一実施例のブロック図が示されている。同図の各回路ブロック及び回路素子は、公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。また、本願では、ＭＯＳＦＥＴは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）の意味で用いている。
【００２０】
この実施例の半導体記憶装置は、８ビットの単位でデータの書き込み／読み出し動作を行うものとされる。メモリアレイ部は、代表として２×８個のメモリブロックが設けられる。すなわち、横方向に８個のメモリブロックが設けられ、縦方向に２個のメモリブロックが設けられる。上記横方向に配置される８個のメモリブロックは、８個のデータ端子ＤＩＯ−０ないしＤＩＯ−７に対応して設けられる。
【００２１】
１つのメモリブロック（１，０）における単位記憶回路の具体的回路が代表として例示的に示されている。単位記憶回路は、１つのスイッチＭＯＳＦＥＴＱ１と、それに対して複数個設けられた強誘電体キャパシタから構成される。スイッチＭＯＳＦＥＴＱ１の一方の電極は、信号線としてのデータ線（ビット線又はディジット線）に接続され、他方の電極は強誘電体キャパシタの一方の電極に共通に接続される。１つのメモリブロック内には、Ｄ０〜Ｄ７のような複数のデータ線が設けられ、上記データ線Ｄ０と同様に他のデータ線Ｄ１〜Ｄ７にもそれぞれに対応して１つのスイッチＭＯＳＦＥＴＱ２，Ｑ３等が設けられる
　
ｄ．「【００２２】
スイッチＭＯＳＦＥＴＱ１〜Ｑ３のゲートは、ブロック選択用の第１ワード線ＷＢ１に接続される。上記強誘電体キャパシタの他方の電極には、上記第１ワード線と平行に延長される第２ワード線Ｗ１０〜Ｗ１７に接続される
【００２３】
縦方向に並んで配置されるメモリブロック（０，０）と（１，０）に対してデータ線Ｄ０〜Ｄ７が共通に設けられる。これらのデータ線Ｄ０〜Ｄ７は、Ｙセレクト０を介して書き込み／読み出し回路ＷＲＣ０に接続される
【００２４】
Ｙセレクト０は、代表として具体的回路が示されているように、１つのデータ線Ｄ０に対して選択用のスイッチＭＯＳＦＥＴＱ５と非選択用のスイッチＭＯＳＦＥＴＱ４からなる一対のスイッチ素子が設けられる。同様に、代表として例示的に示されている他データ線Ｄ１とＤ７に対しても、非選択用と選択用のスイッチＭＯＳＦＥＴＱ６，Ｑ７とＱ８，Ｑ９が設けられる。選択用のスイッチＭＯＳＦＥＴＱ５，Ｑ７及びＱ９は、対応するデータ線を共通データ線に接続する。この共通データ線には、上記書き込み／読み出し回路ＷＲＣ０が設けられる。非選択用のスイッチＭＯＳＦＥＴＱ４，Ｑ６及びＱ８は、対応するデータ線に対して書き込み（読み出し）電圧Ｖｏの半分の電圧Ｖｏ／２を供給する
　
ｅ．「【００２５】
残り７個のデータ線端子Ｄ１〜Ｄ７に対応して、上記同様な構成のＹセレクトと書き込み／読み出し回路が設けられる。同図には、データ端子ＤＩＯ−７に対応したＹセレクト７及び書き込み／読み出し回路ＷＲＣ７が代表として示されている。
読み出し系の回路は、センスアンプＳＡと、データアウトラッチＤＯＬ及びデータ出力バッファＤＯＢである。データアウトラッチＤＯＬからデータインラッチＤＩＬに供給されるデータは、後述するような破壊読み出しによる再書き込みのためのものである。ＭＯＳＦＥＴＱ０は、タイミング信号φにより上記センスアンプＳＡの入力と書き込みアンプＷＡの出力が接続される共通データ線に回路の接地電位を与えるスイッチＭＯＳＦＥＴである
【００２７】
上記Ｙセレクト０〜７の各スイッチＭＯＳＦＥＴは、ＹデコーダＹＤＥＣによりスイッチ制御される。Ｙ系アドレス信号ＡＹは、アドレスバッファＹＡＢを通してアドレスラッチ回路ＹＡＬに取り込まれる。ＹデコーダＹＤＥＣは、アドレスラッチ回路ＹＡＬに取り込まれたアドレス信号を解読して、選択された１つのデータ線は書き込み／読み出し回路ＷＲＣに接続し、残り７本の非選択データ線にはバイアス電圧Ｖｏ／２を供給する
【００２８】
制御回路ＣＯＮＴは、電源電圧Ｖ
ＣＣ
により書き込み電圧Ｖｏ、半書き込電圧Ｖｏ／２の出力と、書き込み／読み出し信号Ｒ／Ｗに対応してタイミング信号φ等を形成する。
　
ｆ．「【００７０】図６には、上記半導体記憶装置の読み出し方法の一実施例のステップ１（データ線プリチャージ）の動作を説明するための回路図が示されている。
同図においては、８個のメモリブロック中のからＹセレクトによってそれぞれ１本ずつ選ばれたデータ線と、強誘電体キャパシタの読み出し動作のための第１ステップにおける第１ワード線、第２ワード線与えられる電位関係が主に示されている。
【００７１】
ステップ１では、選択データ線には回路の接地電位のようなプリチャージ電圧が与えられる。このとき、第１ワード線ＷＢ０はハイレベルの選択レベルにされ、スイッチＭＯＳＦＥＴＱ０〜Ｑ７はオン状態にされている。したがって、選択された単位記憶回路のサブデータ線ｄ０〜ｄ７には０Ｖのようなプリチャージ電圧が与えられる。
このとき、第２ワード線Ｗ００〜Ｗ０７は、選択／非選択を問わずにＶｏ／２の電位が与えられる。
【００７２】
上記のようなステップ１では、いずれの強誘電体キャパシタにおいてもＶｏ／２のような電圧しか印加されないから、例えば同図に矢印で示したような記憶データに従った分極の向きが保持されるものである
　
ｇ．「【００７３】
図７には、上記半導体記憶装置の読み出し方法の一実施例のステップ２（ワード線選択）の動作を説明するための回路図が示されている。同図のように第２ワード線Ｗ００に接続される強誘電体キャパシタの記憶情報を読み出す場合には、第２ワード線Ｗ００の電位がＶｏ／２からＶｏのような電位に変化される。これとともに選択されたデータ線はセンスアンプＳＡの入力に結合される。上記の選択ワード線の電位変化に伴い、同図に実線の○によって囲まれて強誘電体キャパシタＣ０、Ｃ３、Ｃ４及びＣ７にあっては、保持していた分極を反転させるような電圧が印加され、それに伴い分極の反転が行われる。このような分極の反転により強誘電体キャパシタＣ０、Ｃ３、Ｃ４及びＣ７に分極の反転にために費やされる電荷の移動に対応した電流が流れ、それがセンスアンプＳＡによってセンスされる
【００７４】
これに対して、上記のようなプリチャージ電圧と第２ワード線Ｗ００に与えられる電圧に対して、もともと同じ方向（同図の左向）の分極を保持していた強誘電体キャパシタＣ１、Ｃ２、Ｃ５及びＣ６は、分極の反転に伴うような電荷の移動がなく電流が流れない。このように電流が流れないことがセンスアンプＳＡによってセンスされる
【００７５】
図８には、上記半導体記憶装置の読み出し方法の一実施例のステップ３（再書き込み）の動作を説明するための回路図が示されている。上記図７では分極が反転するか否かにより強誘電体キャパシタの記憶状態を破壊的に読み出すものである。それ故、もとの記憶状態に戻す必要がある。このため、上記センスされたデータは、ラッチ回路ＤＯＬを通して外部に出力されるとともに、ＤＩＬに帰還され、その読み出しデータに基づいて再書き込みを必要とする強誘電体キャパシタＣ０、Ｃ３、Ｃ４及びＣ７に対応したデータ線には電圧Ｖｏが与えられ、書き込みを必要としない強誘電体キャパシタＣ１、Ｃ２、Ｃ５及びＣ６に対応したデータ線にはＶｏ／２のような電圧が与えられる。すなわち、前記図２に示したと同様な“Ｈ”書き込みが行われる
　
ｈ．「【００８２】
図１０には、前記図６ないし図８に示した読み込み方法に対応した波形図が示されている。トランスファ（スイッチ）ＭＯＳＦＥＴのゲートが接続される第１ワード線は、一連の読み出し期間中に選択電圧Ｖｗが与えられる
【００８３】
ステップ１に対応したデータ線プリチャージにおいては、選択される第２ワード線がＶｏ／２のような非選択レベルに維持された状態で、データ線のみが０Ｖのような電位にされる
【００８４】
ステップ２に対応した読み出し動作では、選択される第２ワード線の電位がＶｏのような書き込み電圧にされる。これにより、分極反転が行われる強誘電体キャパシタには、分極の反転に伴う電荷の移動に対応した電位変化がデータ線に現れて、これがセンスアンプによりセンスされる。これに対して、分極の反転が行われない強誘電体キャパシタが接続されるデータ線では電位変化が生じない
【００８５】
ステップ３に対応した再書き込み動作では、分極の反転に応じてそれをもとに戻すように第２ワード線又はデータ線の電位が変化させられる。このような読み出し動作の終了時にも、前記書き込み動作の終了と同様にトランファＭＯＳＦＥＴをオフ状態にする前に、データ線及び第２ワード線の電位を所定のリセット電位にしておくものである
　
ｉ．「【００９６】図１２には、上記のような書き込み動作の一例を説明するためのタイミング図が示されいる。同図において、点線で示したのは初期化のときの分極の方向を逆にした場合を示している。同図では、初期化の動作波形も示されているが、メモリアクセスの際にはかならず初期化を行うことを意味しない。初期化はいわば消去動作であり、１つのブロック内において未書き込みの強誘電体キャパシタに対して書き込みを行う場合には、この初期化を行うことなく直ちにデータの書き込みが行われる。
【００９７】同図において、トランファＭＯＳＦＥＴが第１ワード線に対応し、ワード線は第２ワード線に対応している。
前記同様に２サイクル分の書き込み動作が終了すると、選択ブロックでは各第２ワード線やデータ線の電位は非選択レベルＶｏ／２にされた後、ディチャージ動作にはいると０Ｖに変化させられて主に第２データ線であるサブデータ線をリセットさせる。
【００９８】非選択ブロックでは、上記選択ブロックに対するメモリアクセス動作に対応して第１データ線の電位が変化するのみであり、第２ワード線（ワード線）及びサブデータ線（第２データ線）の電位はともに０Ｖであるので、一切直流電圧によるストレスがかからない。第１データ線の電位の変化は、選択データ線と非選択データ線とが合わせて示されている。
【００９９】図１３には、上記のような書き込み動作の他の一例を説明するためのタイミング図が示されいる。同図においては、書き込み方法が若干異なるだけで、他は図１２と同様である。すなわち、２サイクル以上の書き込みを行う場合、図１２のように各サイクル毎にワード線の電位を変化させないで書き込み電圧Ｖｏのままにし、データ線側の電位を変化させる。
この構成でも、書き込みが行われ強誘電体キャパシタには、第１データ線の電位変化に対応した時間により書き込み動作が行われるものとなる
　
ｊ．「【０１８４】図３４には、この発明に係る書き込み動作の一実施例のフローチャート図が示されている。この実施例は、上記書き込みベリファイ機能を半導体記憶装置のプロービングテストやユーザー使用時の欠陥救済にまで拡張したものに向けられている。
【０１８５】
メモリアクセス開始により、ステップ（１）では、アクセス回数ｎが記憶され、書き込み時間がｔｐｗｏに設定される
　
ｋ．「【０２０２】
図４０には、この発明に係る半導体記憶装置のメモリアレイ部の一実施例のレイアウト図が示されている。同図には、３本のデータ線、２本の第１ワード線及び６本の第２ワード線が代表しとて例示的に示されている
【０２０３】この実施例は、基本的には図１９（Ｂ）の単位記憶回路の配置と同様である。だだし、１つのトランスファＭＯＳＦＥＴに設けられる強誘電体キャパシタは、４個設けられるようにされている。
それ故、同図において横方向に延長される第２ワード線は、Ｗ１０〜Ｗ１３のように４本が平行に配置される。これらワード線Ｗ１０〜Ｗ１４は、後述する断面図から明らかなように強誘電体キャパシタの上部電極１４と、層間絶縁膜や他の配線層を介して形成されるシャント用のアルミニュウム層１９が設けられ、適宜に相互に接続されている
　
ｌ．「【０２０７】図４１には、図４０のＡ−Ａ’断面図が示され、図４２には図４０のＢ−Ｂ’における１つの単位記憶回路分の断面図が示されている。この実施例のマルチキャパシタ型の単位記憶回路は、従来のように縦積構造にされるのに対して、横方向に並んで配置される点に大きな特徴を持っている。
【０２０８】図４３及び図４４には、上記の半導体記憶装置の製造方法の一実施例を説明するための製造工程断面図が示されている。上記構成の半導体記憶装置の構造の詳細は、次の製造方法の説明によりいっそう容易に理解されよう。同図には、単位記憶回路ＭＣ−ＦＲＡＭの他に、その周辺回路に用いられるＮチャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴの製造方法も合わせて描かれている。
【０２０９】図４３（Ａ）において、公知のＣＭＯＳ集積回路の製造技術により、Ｐ−又はＮ−型半導体基板１の上に、上記単位記憶回路ＭＣ−ＦＲＡＭとＮチャンネル型ＭＯＳＦＥＴが形成される部分には、Ｐ−層３が形成され、Ｐチャンネル型ＭＯＳＦＥＴが形成される部分には、Ｎ−層２が形成される。
【０２１０】素子形成用の拡散層の部分を残してフィールド絶縁膜４が形成される。このフィールド絶縁膜下には、Ｐ型のチャンネルストッパー５が形成されている。上記フィールド絶縁膜に囲まれた素子形成領域の表面に薄いゲート絶縁膜６が形成され、その上にポリシリコン又はポリサイドからなるゲート電極７が形成される。このゲート電極７とフィールド絶縁膜４をマクス（審決注：「マスク」の誤記）としてＮチャンネル型ＭＯＳＦＥＴのソースとドレインを構成するＮ＋型拡散層９が形成される。Ｐチャンネル型ＭＯＳＦＥＴでは、別の工程でソースとドレインを構成するＰ＋型拡散層１０が形成される。上記ゲート絶縁膜７の上には、ＣＶＤ−ＳｉＯ２が形成される。もちろん、ＭＯＳＦＥＴをＬＤＤ構造等としてもよい。ＬＤＤ構造とすれば、微細化と信頼性の向上を図ることができる。
【０２１１】図４３（Ｂ）においては、ゲート電極７に対してＣＶＤ−ＳｉＯ２からなるサイドウォールが形成され、公知の方法によりＰｔ等からなるシリサイド膜１２が拡散層９の表面に形成される。例えば、拡散層９の表面の絶縁膜を除去し、その上にＰｔ等をディポジションして、シリコイド化（審決注：「シリサイド化」の誤記）させた後に未反応のＰｔを除去することにより形成される。
【０２１２】
図４４（Ｃ）におていは（審決注：「においては」の誤記）、公知の方法によりＢａＭｇＦ
４
のような強誘電体１３がディポジションされ、不要部分の除去が行われる。
　
（２）ここにおいて、図１に記載された「半導体記憶装置」が、１つの強誘電体キャパシタ内に電荷値の組として与えられる論理値を格納するための、個々にアドレス指定可能な「強誘電体キャパシタ」を具備していることは、図１の記載等から明らかである。
　また、図１及び００２１段落〜００２３段落の記載から、図１に記載された「半導体記憶装置」は、複数個設けられた「強誘電体キャパシタ」の一方の電極が互いに共通に接続され、「第１ワード線ＷＢ１」のブロック選択用の信号によって導通される各「スイッチＭＯＳＦＥＴＱ１〜Ｑ３」を介して、各「データ線Ｄ０〜Ｄ７」にそれぞれ接続され、「強誘電体キャパシタ」の他方の電極がそれぞれ「第２ワード線Ｗ１０，Ｗ１１，…Ｗ１７」に接続される構成となっていることが明らかである。
　また、図１及び００２４段落〜００２７段落の記載から、前記「半導体記憶装置」は、各「データ線Ｄ０〜Ｄ７」に、「ＹデコーダＹＤＥＣ」によって選択あるいは非選択制御される「スイッチＭＯＳＦＥＴＱ５、Ｑ７…Ｑ９」及び「スイッチＭＯＳＦＥＴＱ４、Ｑ６…Ｑ８」の一方の端子がそれぞれ接続され、「スイッチＭＯＳＦＥＴＱ５、Ｑ７…Ｑ９」の他方の端子は「センスアンプＳＡ」に共通に接続され、「スイッチＭＯＳＦＥＴＱ４、Ｑ６…Ｑ８」の他方の端子は、電圧レベル電圧Ｖｏ／２に接続される構成となっていることも明らかである。
　
（３）００７３段落の「図７には、上記半導体記憶装置の読み出し方法の一実施例のステップ２（ワード線選択）の動作を説明するための回路図が示されている。同図のように第２ワード線Ｗ００に接続される強誘電体キャパシタの記憶情報を読み出す場合には、第２ワード線Ｗ００の電位がＶｏ／２からＶｏのような電位に変化される。これとともに選択されたデータ線はセンスアンプＳＡの入力に結合される。上記の選択ワード線の電位変化に伴い、同図に実線の○によって囲まれて強誘電体キャパシタＣ０、Ｃ３、Ｃ４及びＣ７にあっては、保持していた分極を反転させるような電圧が印加され、それに伴い分極の反転が行われる。このような分極の反転により強誘電体キャパシタＣ０、Ｃ３、Ｃ４及びＣ７に分極の反転にために費やされる電荷の移動に対応した電流が流れ、それがセンスアンプＳＡによってセンスされる。」という記載から、「半導体記憶装置」内の１つの「強誘電体キャパシタ」は、分極性材料の保持電圧よりも大きな電圧レベルＶｏを、その「強誘電体キャパシタ」のアドレス指定を行うための「第２ワード線Ｗ１０，Ｗ１１，…Ｗ１７」と各「データ線Ｄ０〜Ｄ７」の間に供給することにより、２つの分極状態のうちの１にセットされる構成となっていることは明らかである。
　また、引用例１の図１及び４０〜４４を参照すると、「強誘電体キャパシタ」は、「第２ワード線Ｗ１０，Ｗ１１，…Ｗ１７」（「上部電極１４」）と、「データ線Ｄ０〜Ｄ７」に関連する「下部電極１２」とが相互に直交する部分において、両者に挟まれるように強誘電体材料が設けられる構造となっていることが明らかである。
　
（４）図１並びに００７０段落〜００７５段落及び００８３段落〜００８５段落の記載から、図１に記載された「半導体記憶装置」は、「第２ワード線Ｗ１０，Ｗ１１，…Ｗ１７」及び「データ線Ｄ０〜Ｄ７」に対して、３つの電圧レベル「０Ｖ」，「Ｖｏ／２」又は「Ｖｏ」を供給する構成となっていることが明らかである。
　そして、００２７段落の記載から明らかなように、図１に記載された「半導体記憶装置」は、「データ線Ｄ０〜Ｄ７」のうちのいずれか一つが「ＹデコーダＹＤＥＣ」により選択されて「書き込み／読み出し回路ＷＲＣ０」に接続される構成となっていることを勘案しつつ、００７０段落〜００７５段落及び００８３段落〜００８５段落に記載された読み出し方法の「ステップ１」〜「ステップ３」についてみると、「ステップ１」では、「第２ワード線Ｗ００〜Ｗ０７」を電圧レベル「Ｖｏ／２」に維持した状態で、「データ線Ｄ０〜Ｄ７」をプリチャージ電圧である「０Ｖ」に制御し、「ステップ２」では、情報を読み出す「強誘電体キャパシタ」に接続された「第２ワード線Ｗ００〜Ｗ０７」を電圧レベル「Ｖｏ」に制御し、「ステップ３」では、分極の反転に応じてそれをもとに戻すように、情報を読み出した「強誘電体キャパシタ」に接続された「第２ワード線Ｗ００〜Ｗ０７」及び「データ線Ｄ０〜Ｄ７」の電位を制御する構成となっていることが明らかである。
　また、「センスアンプＳＡ」が、「ステップ２」において、「スイッチＭＯＳＦＥＴＱ１〜Ｑ３」を介して、「データ線Ｄ０〜Ｄ７」と当該「データ線Ｄ０〜Ｄ７」に接続された「強誘電体キャパシタ」との間を流れる電荷を検出していることも明らかである。
　
（５）引用例１には、「ステップ１」〜「ステップ３」において、どのような手段が、「第２ワード線Ｗ１０，Ｗ１１，…Ｗ１７」及び「データ線Ｄ０〜Ｄ７」に対して、「０Ｖ」，「Ｖｏ／２」及び「Ｖｏ」という３つの電圧レベルを与える一連の制御を行っているのかについての具体的な記載はないが、そのような制御を行う手段、すなわち制御手段が存在している（「制御回路ＣＯＮＴ」が当該制御手段に該当すると考えるのが最も自然ではあるが、引用例１には「制御回路ＣＯＮＴ」についての詳しい説明がなく、そのように断定はできない。）ことは当業者にとって自明である。
　そこで、以下においては、図１に記載された「半導体装置」を上記「制御手段」とそれ以外の部分に分け、「それ以外の部分」を「メモリ素子」ということとする。
　
（６）以上を総合すると、引用例１には、次の発明（以下「引用発明１」という。）が記載されているものと認められる。
　「１つの強誘電体キャパシタ内に電荷値の組として与えられる論理値を格納するための、個々にアドレス指定可能な強誘電体キャパシタを具備するメモリ素子を備えた半導体記憶装置であって、
　複数個設けられた前記強誘電体キャパシタの一方の電極は互いに共通に接続され、第１ワード線ＷＢ１のブロック選択用の信号によって導通される各スイッチＭＯＳＦＥＴＱ１〜Ｑ３を介して、各データ線Ｄ０〜Ｄ７にそれぞれ接続され、前記複数個設けられたそれぞれの強誘電体キャパシタの他方の電極は、それぞれ第２ワード線Ｗ１０，Ｗ１１，…Ｗ１７に接続され、
　前記強誘電体キャパシタは、前記第２ワード線Ｗ１０，Ｗ１１，…Ｗ１７と、前記データ線Ｄ０〜Ｄ７に関連する下部電極１２とが相互に直交する部分において、両者に挟まれるように強誘電体材料が設けられる構造となっており、
　各前記データ線Ｄ０〜Ｄ７には、ＹデコーダＹＤＥＣによって選択あるいは非選択制御されるスイッチＭＯＳＦＥＴＱ５、Ｑ７…Ｑ９及びスイッチＭＯＳＦＥＴＱ４、Ｑ６…Ｑ８の一方の端子がそれぞれ接続され、前記スイッチＭＯＳＦＥＴＱ５、Ｑ７…Ｑ９の他方の端子はセンスアンプＳＡに共通に接続され、前記スイッチＭＯＳＦＥＴＱ４、Ｑ６…Ｑ８の他方の端子は電圧Ｖｏ／２に接続され、
　前記半導体記憶装置内の１つの前記強誘電体キャパシタは、分極性材料の保持電圧よりも大きな電圧レベルＶｏを、その強誘電体キャパシタのアドレス指定を行うための前記第２ワード線Ｗ１０，Ｗ１１，…Ｗ１７と各前記データ線Ｄ０〜Ｄ７の間に供給することにより、２つの分極状態のうちの１にセットされる構成となっており、
　前記第２ワード線Ｗ１０，Ｗ１１，…Ｗ１７及び前記データ線Ｄ０〜Ｄ７に対して、３つの電圧レベル０Ｖ，Ｖｏ／２およびＶｏを与えるように制御する制御手段を備え、
　前記制御手段は、読み出し方法のステップ１において、前記第２ワード線Ｗ００〜Ｗ０７を電圧レベルＶｏ／２に維持した状態で、前記データ線Ｄ０〜Ｄ７をプリチャージ電圧である０Ｖに制御し、ステップ２において、情報を読み出す前記強誘電体キャパシタに接続された前記第２ワード線Ｗ００〜Ｗ０７を電圧レベルＶｏに制御し、ステップ３において、分極の反転に応じてそれをもとに戻すように、情報を読み出した前記強誘電体キャパシタに接続された前記第２ワード線Ｗ００〜Ｗ０７及び前記データ線Ｄ０〜Ｄ７の電位を制御するものであり、
　前記センスアンプＳＡは、前記ステップ２において、前記スイッチＭＯＳＦＥＴＱ１〜Ｑ３を介して、前記データ線Ｄ０〜Ｄ７と当該データ線に接続された前記強誘電体キャパシタとの間を流れる電荷を検出する構成となっていることを特徴とする、前記半導体記憶装置。」
　
２．引用例２：特開平９−９１９７０号公報
（１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平９−９１９７０号公報（以下「引用例２」という。）には、図１、３、３１及び３２とともに、以下の記載がある。
　
ａ．「【０００２】
【従来の技術】一般に、コンピュータと画像装置の発展に伴い、高密度で高性能のメモリ装置が要求されている。従来のメモリ装置としては、磁気テープ、フロッピーディスク、光磁気ディスクといった外部メモリ装置、あるいは、半導体メモリ、すなわち、ＤＲＡＭ、ＳＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ等が用いられていた。
【０００３】そして、マルチメディアとコンピュータとが融合された場合に、メモリ装置としては、第１に不揮発性、第２に高速低電圧駆動であり、第３に駆動レスの固体メモリであるといった、より高性能でコンパクトなメモリが必要とされる。しかし、従来の記録装置の技術では対応できない場合がある。
【０００４】
これに応えるメモリ装置として、例えば、ＵＳＰ４，８７３，６６４（S.Sheffield Eaton Jr., Colorado Springs, CO)に開示されているような強誘電体メモリがある
【０００５】この強誘電体メモリの構成を図３１に示す。」
　
ｂ．「【０００６】メモリセル３０１内の強誘電体薄膜容量３０２がスイッチング素子であり、ＦＥＴ３０３によりドライブされるＤＲＡＭ方式の蓄積容量を強誘電体容量に変えた構成となっている。メモリセルへの駆動は、ワードライン３０４、プレートライン３０５、ビットライン３０８に接続され、その読み出しは、センスアンプ３０７で行なう。
【０００７】この構成では、センスアンプ３０７がＳｉデバイスの上に形成されているため、集積度、コストともに半導体メモリのＤＲＡＭやＦＬＡＳＨメモリと同程度になり、例えば、数１００Ｍｂｙｔｅのカードを作る場合には不都合である。
【０００８】
これに対して、ＵＳＰ５，０６０，１９１に開示されている方法は、図３２に示すように、強誘電体材料３１３で単純マトリックス構造を作り、読み出しドライブ回路３１４，３１５で信号検出する方式である
【０００９】
このような単純マトリックスで構成されたメモリの大きな問題は、セルが隣接して配置されており、選択したセルと非選択のセルとの干渉である。例えば、あるセルを選択し、書き込み／読み出しを行なう際に、電圧Ｖａを印加した場合、選択しない非選択セルにも電圧が印加されてしまう。特に、セル数が大きくなるにつれて、選択セルの入力側／出力側の電極ラインに接続される非選択セルにはＶａ／２が印加されてしまう
【００１０】
そこで、上記ＵＳＰ５，０６０，１９１では、選択セルに対する印加電圧Ｖａに対して、例えば、Ｖａ／３を非選択セルに印加されるよう工夫して、書き込み動作を行なう。
　
ｃ．「【００３０】図３を参照して、図１に示した強誘電体メモリ装置の動作について詳細に説明する。
【００３１】図３（ａ）は、マトリックス状に複数のメモリセル１が配置され、第１のライン１９と第２のライン２０が接続された単純マトリックスの強誘電体メモリ装置である。
【００３２】この強誘電体メモリ装置に図３（ｂ）に示す電圧Ｖｅを印加することにより、記録されているデータを一括して消去する。
【００３３】
図３（ｃ）は、同様に、データ書込みの方法を説明するための図である。データ書込みは、１／３駆動法を用いて、図３（ｃ）に示すようなＸライン群の選択セルの第１のライン１９には電圧Ｖｗを印加し、非選択セルの第１のライン１９には電圧１／３Ｖｗを印加し、且つＹライン群の選択セルに０Ｖ、非選択セル２／３Ｖｗの電圧を印加する様に、にデータ書込み時の破壊劣化を防ぐ
【００３４】図３（ｅ）は同様に、データ読出し法を説明するための図である。ここで、選択ラインの第１のライン１９ａ以外の第１のライン１９は、接地されている。また選択データラインの第２のライン２０ａ以外の第２のライン２０は、接地されているものとする。」
　
（２）以上の記載を総合すると、引用例２には、次の発明（以下「引用発明２」という。）が記載されているものと認められる。
　「強誘電体メモリにおいて、選択セルと非選択のセルの干渉を防止するため、前記選択セルに対する印加電圧Ｖａに対して、Ｖａ／３を前記非選択セルに印加する１／３駆動法を用いた強誘電体メモリ。」
　
第４．本願発明と引用発明１との対比
１．本願発明と引用発明１とを対比する。
　引用発明１の「強誘電体キャパシタ」は、本願発明の「セル」に相当し、引用発明１の「メモリ素子」は、本願発明の「特にメモリ素子またはセンサ素子の様な受動マトリクス・アドレス指定可能素子」に相当するから、引用発明１の「１つの強誘電体キャパシタ内に電荷値の組として与えられる論理値を格納するための、個々にアドレス指定可能な強誘電体キャパシタを具備するメモリ素子を備えた半導体記憶装置」は、本願発明の「１つのセル内に電荷値の組として与えられる論理値を格納するための、個々にアドレス指定可能なセルを具備した、特にメモリ素子またはセンサ素子の様な受動マトリクス・アドレス指定可能素子を読み取るための方法を実行するための素子であって、この素子はヒステリシスを示す電気的分極性材料、特に強誘電性材を含」むものに相当する。
　
２．引用発明１の「第２ワード線Ｗ１０，Ｗ１１，…Ｗ１７」及び「データ線Ｄ０〜Ｄ７」は、各々本願発明の「ワード・ライン」及び「ビット・ライン」に相当する。
　したがって、引用発明１の「複数個設けられた前記強誘電体キャパシタの一方の電極は互いに共通に接続され、第１ワード線ＷＢ１のブロック選択用の信号によって導通される各スイッチＭＯＳＦＥＴＱ１〜Ｑ３を介して、各データ線Ｄ０〜Ｄ７にそれぞれ接続され、前記複数個設けられたそれぞれの強誘電体キャパシタの他方の電極は、それぞれ第２ワード線Ｗ１０，Ｗ１１，…Ｗ１７に接続され、　前記強誘電体キャパシタは、前記第２ワード線Ｗ１０，Ｗ１１，…Ｗ１７と、前記データ線Ｄ０〜Ｄ７に関連する下部電極１２とが相互に直交する部分において、両者に挟まれるように強誘電体材料が設けられる構造となっており」という構成と、本願発明の「素子は平行な複数の電極を具備した、それぞれ素子内でワード・ラインとビット・ラインを形成する第１および第２電極を含み、此処でワード・ライン電極（ＷＬ）とビット・ライン電極（ＢＬ）は相互に直交し分極性材料の反対側表面で接触して、その素子のセルがワード・ラインとビット・ラインとが交差する部分の分極性材料の体積内に定義されるキャパシタ様構造を含むように具備されており」という構成とは、「素子は平行な複数の電極を具備した、それぞれ素子内でワード・ラインに関連するラインとビット・ラインに関連するラインを形成する第１および第２電極を含み、此処でワード・ライン電極（ＷＬ）とビット・ライン電極（ＢＬ）に関連するラインは相互に直交し分極性材料の反対側表面で接触して、その素子のセルがワード・ラインとビット・ラインに関連するラインとが交差する部分の分極性材料の体積内に定義されるキャパシタ様構造を含むように具備され」る構成である点で一致する。
　
３．引用発明１の「前記半導体記憶装置内の１つの前記強誘電体キャパシタは、分極性材料の保持電圧よりも大きな電圧レベルＶｏを、その強誘電体キャパシタのアドレス指定を行うための前記第２ワード線Ｗ１０，Ｗ１１，…Ｗ１７と各前記データ線Ｄ０〜Ｄ７の間に供給することにより、２つの分極状態のうちの１にセットされる構成」は、本願発明の「此処で素子内の１つのセルは２つの分極状態の１にセットされるかまたは、これらの間での切り換えを、分極性材料の保持電圧Ｖｃよりも大きな電圧Ｖｓを、そのセルのアドレス指定を行うワード・ライン（ＷＬ）とビット・ライン（ＢＬ）の間に供給することにより行うことが可能であり」という構成に相当する。
　
４．引用発明１の「センスアンプＳＡ」は、本願発明の「検出装置」に相当する。
　また、引用発明１の「ステップ１」〜「ステップ３」のうちの「ステップ２」が本願発明の「読み取りサイクル」に相当し、「ステップ３」が本願発明の「書き込み／消去サイクル」に相当するから、引用発明１の「ステップ１」〜「ステップ３」という一連の動作は、本願発明の「読み取りサイクルおよび書き込み／消去サイクルを備えた電圧パルス・プロトコル」に相当する。
　したがって、引用発明１の「各前記データ線Ｄ０〜Ｄ７には、ＹデコーダＹＤＥＣによって選択あるいは非選択制御されるスイッチＭＯＳＦＥＴＱ５、Ｑ７…Ｑ９及びスイッチＭＯＳＦＥＴＱ４、Ｑ６…Ｑ８の一方の端子がそれぞれ接続され、前記スイッチＭＯＳＦＥＴＱ５、Ｑ７…Ｑ９の他方の端子はセンスアンプＳＡに共通に接続され、前記スイッチＭＯＳＦＥＴＱ４、Ｑ６…Ｑ８の他方の端子は電圧Ｖｏ／２に接続され」、「前記センスアンプＳＡは、前記ステップ２において、前記スイッチＭＯＳＦＥＴＱ１〜Ｑ３を介して、前記データ線Ｄ０〜Ｄ７と当該データ線に接続された前記強誘電体キャパシタとの間を流れる電荷を検出する構成」と、本願発明の「此処で各々のビット・ライン（ＢＬ）には検出装置が接続されており、此処でこの方法は読み取りサイクルおよび書き込み／消去サイクルを備えた電圧パルス・プロトコルを含み、此処で各検出装置が読み取りサイクル中に関連するビット・ライン（ＢＬ）とビット・ラインに接続されたセルとの間を流れる電荷を検出する」という構成とは、「此処でビット・ライン（ＢＬ）には検出装置が接続されており、此処でこの方法は読み取りサイクルおよび書き込み／消去サイクルを備えた電圧パルス・プロトコルを含み、此処で検出装置が読み取りサイクル中に関連するビット・ライン（ＢＬ）とビット・ラインに接続されたセルとの間を流れる電荷を検出する」構成である点で一致する。
　
５．引用発明１の「０Ｖ」が本願発明の「ゼロ電位」に相当することは当業者にとって自明である。
　また、引用例１の図１０並びに００９７段落、００９９段落、及び０１８５段落の記載から、引用発明１は、強誘電体キャパシタを用いたメモリセルの読み書きを行うに際して、所定時間の電圧パルスを与えることにより強誘電体キャパシタの分極を変化させているものと認められる。
　したがって、引用発明１の「前記第２ワード線Ｗ１０，Ｗ１１，…Ｗ１７及び前記データ線Ｄ０〜Ｄ７に対して、３つの電圧レベル０Ｖ，Ｖｏ／２およびＶｏを与えるように制御する制御手段を備え」る構成と、本願発明の「ワード・ラインとビット・ラインに、全てのワードおよびビット・ライン上の電位を、三分の一電圧選択規則に基づく時間調整方式で制御し、ゼロ電位を基準とする４つの電圧レベル０，ＶＳ／３，２ＶＳ／３およびＶＳを具備し、全てのワードおよびビット・ライン上の電位に対するタイミング・シーケンスを含む電圧パルス・プロトコルを実現する制御装置が接続され」る構成とは、「ワード・ラインとビット・ラインに、全てのワードおよびビット・ライン上の電位を、複数分の一電圧選択規則に基づく時間調整方式で制御し、ゼロ電位を基準とする複数の電圧レベルを具備し、全てのワードおよびビット・ライン上の電位に対するタイミング・シーケンスを含む電圧パルス・プロトコルを実現する制御装置が接続される構成」である点で一致する。
　
６．引用発明１の「情報を読み出す前記強誘電体キャパシタに接続された前記第２ワード線Ｗ００〜Ｗ０７」は、本願発明の「１本の選択されたワード・ライン」に相当する。
　したがって、引用発明１の「前記センスアンプＳＡは、前記ステップ２において、前記スイッチＭＯＳＦＥＴＱ１〜Ｑ３を介して、前記データ線Ｄ０〜Ｄ７と当該データ線に接続された前記強誘電体キャパシタとの間を流れる電荷を検出する」という構成と、本願発明の「前記制御装置は１本の選択されたワード・ラインおよび全てのビット・ラインを読み取りサイクルの少なくとも一部の間にアクティブ化し、ワード・ラインに接続されている全てのセルの論理値が読み取りサイクル中に検出され」という構成とは、「前記制御装置は１本の選択されたワード・ラインおよびビット・ラインを読み取りサイクルの少なくとも一部の間にアクティブ化し、ワード・ラインに接続されているセルの論理値が読み取りサイクル中に検出され」る構成である点で一致する。
　
７．引用発明１の「ステップ３において、分極の反転に応じてそれをもとに戻すように、情報を読み出した前記強誘電体キャパシタに接続された前記第２ワード線Ｗ００〜Ｗ０７及び前記データ線Ｄ０〜Ｄ７の電位を制御する」という構成は、本願発明の「読み取りサイクル中に破壊された全ての論理値が、書き込み／消去サイクル中にリセットまたは再書き込みするように１本の選択されたワード・ラインと選択されたビット・ラインを書き込み／消去サイクル中にアクティブ化する」という構成に相当する。
　
８．したがって、本願発明と引用発明１とは、
　「１つのセル内に電荷値の組として与えられる論理値を格納するための、個々にアドレス指定可能なセルを具備した、特にメモリ素子またはセンサ素子の様な受動マトリクス・アドレス指定可能素子を読み取るための方法を実行するための素子であって、この素子はヒステリシスを示す電気的分極性材料、特に強誘電性材を含み、此処で素子は平行な複数の電極を具備した、それぞれ素子内でワード・ラインとビット・ラインに関連するラインを形成する第１および第２電極を含み、此処でワード・ライン電極（ＷＬ）とビット・ライン電極（ＢＬ）に関連するラインは相互に直交し分極性材料の反対側表面で接触して、その素子のセルがワード・ラインとビット・ラインに関連するラインとが交差する部分の分極性材料の体積内に定義されるキャパシタ様構造を含むように具備されており、此処で素子内の１つのセルは２つの分極状態の１にセットされるかまたは、これらの間での切り換えを、分極性材料の保持電圧Ｖｃよりも大きな電圧Ｖｓを、そのセルのアドレス指定を行うワード・ライン（ＷＬ）とビット・ライン（ＢＬ）の間に供給することにより行うことが可能であり、此処でビット・ライン（ＢＬ）には検出装置が接続されており、此処でこの方法は読み取りサイクルおよび書き込み／消去サイクルを備えた電圧パルス・プロトコルを含み、此処で検出装置が読み取りサイクル中に関連するビット・ライン（ＢＬ）とビット・ラインに接続されたセルとの間を流れる電荷を検出する、前記素子であって；
　ワード・ラインとビット・ラインに、全てのワードおよびビット・ライン上の電位を、複数分の一電圧選択規則に基づく時間調整方式で制御し、ゼロ電位を基準とする複数の電圧レベルを具備し、全てのワードおよびビット・ライン上の電位に対するタイミング・シーケンスを含む電圧パルス・プロトコルを実現する制御装置が接続され、前記制御装置は１本の選択されたワード・ラインおよびビット・ラインを読み取りサイクルの少なくとも一部の間にアクティブ化し、ワード・ラインに接続されているセルの論理値が読み取りサイクル中に検出され、読み取りサイクル中に破壊された全ての論理値が、書き込み／消去サイクル中にリセットまたは再書き込みするように１本の選択されたワード・ラインと選択されたビット・ラインを書き込み／消去サイクル中にアクティブ化するように適合されていることを特徴とする、前記素子。」
　
　である点で一致し、以下の点で相違する。
　
（相違点１）
　メモリの構造に関する相違点であって、本願発明は、「ワードライン」と「ビットライン」の交点に強誘電体キャパシタが形成されている（「分極性材料」が設けられている）構造（すなわち、「此処で素子は平行な複数の電極を具備した、それぞれ素子内でワード・ラインと
ビット・ライン
ビット・ライン電極（ＢＬ）
ビット・ライン
　
（相違点２）
　相違点１と同様にメモリの構造に関する相違点であって、本願発明は、各「ビットライン」に「検出装置」が接続され、すべての「ビットライン」に対して情報の読み書きが行われる構造（すなわち、「
各々の
各
全ての
全ての
　
（相違点３）
　本願発明は、「制御装置」が、「ワードライン」と「ビットライン」に印加する電位を、「三分の一電圧選択規則」に基づいて制御している（すなわち、「ワード・ラインとビット・ラインに、全てのワードおよびビット・ライン上の電位を、
三分の一電圧選択規則に基づく
４つの電圧レベル０，Ｖｓ／３，２Ｖｓ／３およびＶｓ
　
第５．相違点についての当審の判断
１．相違点１ついて
（１）一般に、強誘電体キャパシタをメモリセルとして用いるメモリ素子において、ワードラインとビットラインの交点に強誘電体キャパシタを形成する構造とすることは、例えば、本願の優先権主張の日前に日本国内において頒布された周知例１及び２の以下の記載からも分かるように、当業者における周知技術である。
　
ａ．周知例１：特開平８−１４７９８２号公報
　「【０１００】以下に、図２７〜図３２に基づき本発明の第１２実施例を説明する。
【０１０１】
第１２実施例は単純マトリックス構成としたことを特徴とする。すなわち、強誘電体薄膜２１０を間に挟んでほぼ直交する一対のストライプ状の電極で強誘電体薄膜２１０を狭持し、そのストライプ状の電極で交差された領域を記憶セル２２０とする構成である
【０１０２】以下に、
図２７により前記した第１１実施例で説明した強誘電体セル２１１を単純マトリックス構成としたメモリ動作を説明する。強誘電体薄膜２１０の上部電極２１７および下部電極２１６が、第１ストライプ電極２１８、第２ストライプ電極２１９に構成されている。上部電極２１７、および、下部電極２１６のどちらを、第１ストライプ電極２１８あるいは第２ストライプ電極２１９としても良い
　（ここにおいて、図２７の「第１ストライプ電極２１８」及び「第２ストライプ電極２１９」が、各々「ワードライン」及び「ビットライン」として機能していることは明らかである。）
　
ｂ．周知例２：特表平９−５１２９４３号公報
　「入力Ｒ／Ｗ１５８上の信号が、選択されたメモリロケーションへの書き込みアクセスを示すならば、
ワード線１６２およびビット線１６４の交差点に位置する強誘電体コンデンサ１０２に適当な電界を印加するために、
　
（２）したがって、上記周知技術を勘案すれば、引用発明１において、「ワードライン」と「ビットライン」の交点に強誘電体キャパシタが形成されている構造、すなわち、本願発明のように、「此処で素子は平行な複数の電極を具備した、それぞれ素子内でワード・ラインと
ビット・ライン
ビット・ライン電極（ＢＬ）
ビット・ライン
　したがって、相違点１は、当業者が容易になし得た範囲に含まれる程度のものである。
　
２．相違点２について
（１）一般に、強誘電体キャパシタをメモリセルとして用いるメモリ素子において、各「ビットライン」に「検出装置」が接続され、すべての「ビットライン」に対して情報の読み書きが行われる構造とすることは、例えば、本願の優先権主張の日前に日本国内において頒布された周知例３、４及び上記周知例１の以下の記載からも分かるように、当業者における周知技術である。
　
ａ．周知例３：特開平９−１１６１０７号公報
　「【００３４】
【発明の実施の形態】図１は、本発明に係る強誘電体記憶装置におけるメモリアレイを示す図である。」
　「【００３７】また、トランジスタＰＣＴＮ、ＰＣＴＮ＋１は、プリチャージ信号φＰＣにより、主ビット線ＭＢＬＮ、ＭＢＬＮ＋１をプリチャージ電圧ＶＰＣにプリチャージするためのトランジスタであり、トランジスタＣＴＮ、ＣＴＮ＋１は、カラム選択信号φＣにより、主ビット線ＭＢＬＮ、ＭＢＬＮ＋１をそれぞれのセンスアンプに接続するためのトランジスタである。
センスアンプＳＡＮ、ＳＡＮ＋１は、それぞれ主ビット線ＭＢＬＮ、ＭＢＬＮ＋１に接続されたセンスアンプであり、センスイネーブル信号φＳＥで活性化されセンスアンプＳＡＮは、ノード電位ＶＮおよび比較電位ＶＲＮ間の電位差をセンスし、センスアンプＳＡＮ＋１は、ノード電位ＶＮ＋１および比較電位ＶＲＮ＋１間の電位差をセンスする
　「【００５６】続いて、図１の、メモリアレイ図における、メモリセルに対するデータの読み出しを行う場合の第１の実施例を、図７のタイミングチャート図、および図９のヒスリシス特性（審決注：「ヒステリシス特性」の誤記）を参照しながら順に説明する。」
　「【００６３】
次に時刻ｔ３で、選択ゲート線ＳＬを、次に選択ワード線ＷＬｍを０Ｖに立ち下げ、時刻ｔ４でセンスイネーブル信号φＳＥを電源電圧ＶＣＣ（３．３Ｖ）に立ち上げることにより、それぞれの主ビット線に接続されたセンスアップＳＡＮ、ＳＡＮ＋１を活性化させる。その結果、センスアップＳＡＮは、上述した主ビット線ＭＢＬＮの電位変化△Ｖ（＋）（ノード電位ＶＮ）と比較電位ＶＲＮとの電位差をセンスし、またセンスアンプＳＡＮ＋１は、主ビット線ＭＢＬＮ＋１の電位変化△Ｖ（−）（ノード電位ＶＮ＋１）と比較電位ＶＲＮ＋１の電位差をセンスする
　「【００６６】まず、
時刻ｔ５で、選択ゲート線ＳＬを０Ｖから５Ｖに、メモリセルＣm,N、Ｃm,N+1が接続された選択ワード線ＷＬｍを電源電圧ＶＣＣ（３．３Ｖ）に、ＷＬｍ以外のすべての非選択のワード線ＷＬ１〜ＷＬＭを(1/2)ＶＣＣ（１．６５Ｖ）に設定する。その結果、０データを書き込むべきメモリセルの強誘電体キャパシタＣm,N+1が、図９のヒステリシス特性においてＤ点の状態に時刻ｔ６までに移動し、０データの再書き込みが完了する
【００６７】
次に時刻ｔ６で、選択ワード線ＷＬｍを接地電圧（０Ｖ）に立ち下げる。その結果、１データを書き込むべきメモリセルの強誘電体キャパシタＣm,Nが、図９に示すヒステリシス特性においてＣ点の状態に時刻ｔ７までに移動し、１データの再書き込みが完了する
　
ｂ．周知例４：特表２００２−５４０５４３号公報
　「【００１７】
　
図１には、ＦＲＡＭタイプの集積メモリセルにおける１つのメモリフィールドの一部分が描かれている。この図にはビット線ペアＢＬｉ，ｂＢＬｉが示されており、これらはそれぞれ１つの差動型センスアンプＳＡｉと接続されている。センスアンプＳＡｉは読み出しアクセスにあたり個々のビット線ペアにおいて所定の電圧を増幅し、増幅されたそれらの電圧をデータ線ペアＬＤＱｉ，ｂＬＤＱｉへ転送する。書き込みアクセスにあたり、センスアンプはデータ線ペアから個々のビット線ペアへ電圧を伝送する。
　
ｃ．周知例１：特開平８−１４７９８２号公報
　「【００４８】以下に本発明の第５実施例を説明する。第５実施例は、図９に示すように、第
１実施例の原理を単純マトリックス構成のメモリに適用したものである。Ｘ−ライン、すなわちワードライン３１として、この場合、下部電極を構成する第２ストライプ電極１３１と、Ｙ−ライン、すなわちデータライン３０として上部電極を構成する第１ストライプ電極１３０を用い、その間に挟持された強誘電体薄膜で各々Ｘ、Ｙ−ラインを構成する
「【００５０】
一方、データライン３０は、同じく１／２または１／３Ｖｗ法を用いた書き込み回路３３、およびセンス回路１８に接続する。
このセンス回路１８はワードライン（審決注：「データライン」の誤記）（Ｙ−ライン）３０の１本１本に接続されており、多数のデータを一括して読み出せる様にしても良いし、選択回路を通してセンス回路１８に接続されても良い。また、その組み合わせ、すなわち、４本、８本、１６本等のバイト単位の出力を処理できるよう、幾つかのデータをひとかたまりにまとめて検出しても良く、システムに適したデータ処理を行えば良い。
　
（２）したがって、上記周知技術を勘案すれば、引用発明１において、各「各データ線Ｄ０〜Ｄ７」に「センスアンプＳＡ」が接続され、すべての「各データ線Ｄ０〜Ｄ７」に対して情報の読み書きが行われる構造、すなわち、本願発明のように、「
各々の
各
全ての
全ての
　したがって、相違点２は当業者が容易になし得た範囲に含まれる程度のものである。
　
３．相違点３について
　引用発明１と引用発明２とは、共に強誘電体キャパシタをメモリセルとして用いるメモリ装置に関するものであるから、両発明の属する技術分野は一致するとともに、解決しようとする課題も、非選択の強誘電体キャパシタの電圧印加によるストレスを軽減することである点で共通するものである。
　したがって、引用発明１及び２の両方に接した当業者であれば、引用発明１に対して引用発明２を組み合わせ、「制御手段」が、「第２ワード線Ｗ１０，Ｗ１１，…Ｗ１７」及び「データ線Ｄ０〜Ｄ７」に印加する電位を、「３つの電圧レベル０Ｖ，Ｖｏ／２およびＶｏを与えるように制御」することに換え、「１／３駆動法」に基づいて電圧を供給するよう制御すること、すなわち、本願発明のように、「ワード・ラインとビット・ラインに、全てのワードおよびビット・ライン上の電位を、三分の一電圧選択規則に基づく時間調整方式で制御し、ゼロ電位を基準とする４つの電圧レベル０，Ｖｓ／３，２Ｖｓ／３およびＶｓを具備」する「制御装置」が接続されている構成とすることは、容易になし得たことである。
　したがって、相違点３も当業者が容易になし得た範囲に含まれる程度のものである。
　
４．相違点についての判断のまとめ
　以上検討したとおり、本願発明と引用発明１との相違点は、いずれも周知技術を勘案することにより、又は、引用発明２を組み合わせることにより当業者が容易になし得た範囲に含まれる程度のものであるから、本願発明は、引用発明１及び２に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第６．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。