(57)【特許請求の範囲】
【請求項１】
複数ビットを基準タイミングからのパルス幅により表し、前記パルス幅が２種類以上の刻み幅を有するパルス幅変調により変調されたデータを受信するデータ受信回路であって、
前記データを順次遅延させて２種類以上の刻み幅を有する複数の取込タイミングを生成する取込タイミング生成部と、
前記取込タイミング生成部によって生成された前記複数の取込タイミングで所定のデータを取り込むデータ取込部と、
前記データ取込部において各取込タイミングで取り込まれた取込データに基づいて受信データを検出する受信データ検出部とを含むことを特徴とするデータ受信回路。
【請求項２】
請求項１において、
前記複数の取込タイミングは、
前記基準タイミングに近い取込タイミングほど刻み幅が小さくなることを特徴とするデータ受信回路。
【請求項３】
請求項１において、
前記複数の取込タイミングは、
前記基準タイミングに近い取込タイミングほど刻み幅が大きくなることを特徴とするデータ受信回路。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記データ取込部は、
前記複数の取込タイミングの各々に対応して設けられ前記データの受信に先立って初期化される複数のフリップフロップを含み、
前記複数のフリップフロップの各々は、
対応する取込タイミングで変化する取込クロックを取り込むことを特徴とするデータ受信回路。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記データを遅延させるデータ遅延部と、
前記データ遅延部の電源電圧に対応した制御値が設定される第１の遅延設定レジスターを含み、
前記データ遅延部の電源電圧を、前記第１の遅延設定レジスターに設定された前記制御値に対応した電圧に設定することを特徴とするデータ受信回路。
【請求項６】
請求項５において、
前記データ遅延部と前記取込タイミング生成部との間に設けられ、前記データ遅延部の出力をバッファリングしてから前記取込タイミング生成部に出力する出力バッファーと、
前記出力バッファーの電源電圧に対応した制御値が設定される第２の遅延設定レジスターとを含み、
前記出力バッファーの電源電圧を、前記第２の遅延設定レジスターに設定された前記制御値に対応した電圧に設定することを特徴とするデータ受信回路。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記取込タイミング生成部は、
各々が抵抗素子及び容量素子により構成された複数の遅延回路の各々が縦続に接続される構成を有し、各遅延回路の出力を各取込タイミングとして出力することを特徴とするデータ受信回路。
【請求項８】
請求項７において、
各々が対応する遅延回路の出力に接続された複数のクロックバッファーと、
前記複数のクロックバッファーの電源電圧に対応した制御値が設定される第３の遅延設定レジスターとを含み、
前記複数のクロックバッファーの電源電圧を、前記第３の遅延設定レジスターに設定された前記制御値に対応した電圧に設定することを特徴とするデータ受信回路。
【請求項９】
請求項７又は８において、
前記複数の遅延回路の終端部に接続される終端回路と、
前記終端回路の容量値に対応した制御値が設定される第４の遅延設定レジスターとを含み、
前記終端回路の容量値を、前記第４の遅延設定レジスターに設定された前記制御値に対応した容量値に設定することを特徴とするデータ受信回路。
【請求項１０】
請求項７乃至９のいずれかにおいて、
前記遅延回路を構成する容量素子の容量値に対応した制御値が設定される第５の遅延設定レジスターを含み、
前記容量素子の容量値を、前記第５の遅延設定レジスターに設定された前記制御値に対応した容量値に設定することを特徴とするデータ受信回路。
【請求項１１】
請求項７乃至１０のいずれかにおいて、
対応する取込タイミングの出力に先立って、前記複数の遅延回路の各々を構成する容量素子に充電された電荷を初期化する容量初期化回路を含むことを特徴とするデータ受信回路。
【請求項１２】
請求項１乃至１１のいずれか記載のデータ受信回路を含むことを特徴とする電子機器。
【請求項１３】
複数ビットを基準タイミングからのパルス幅により表し、前記パルス幅が２種類以上の刻み幅を有するパルス幅変調により変調されたデータを受信するデータ受信方法であって、
前記データの変化タイミングに対応した前記基準タイミングを順次遅延させて、２種類以上の刻み幅を有する複数の取込タイミングを生成する取込タイミング生成ステップと、前記複数の取込タイミングを取り込むデータ取込ステップと、
前記データ取込ステップにおいて前記複数の取込タイミングで取り込まれた取込データに基づいて受信データを検出する受信データ検出ステップとを含むことを特徴とするデータ受信方法。
【請求項１４】
請求項１３において、
前記複数の取込タイミングは、
前記基準タイミングに近い取込タイミングほど刻み幅が小さくなることを特徴とするデータ受信方法。
【請求項１５】
請求項１３または１４において、
前記基準タイミングを遅延させる遅延手段の電源電圧、及び該遅延手段を構成する容量素子の容量値の少なくとも一方を調整する遅延調整ステップを含み、
前記取込タイミング生成ステップは、
前記遅延調整ステップにおいて調整された前記遅延手段により前記基準タイミングを順次遅延させて、前記複数の取込タイミングを生成することを特徴とするデータ受信方法。
【請求項１６】
請求項１５において、
前記遅延調整ステップは、
前記データのパルス幅が最短となる第１のデータと、前記データのパルス幅が最長となる第２のデータとを用いて、前記遅延手段の遅延値を調整することを特徴とするデータ受信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ受信回路、電子機器、及びデータ受信方法等に関する。
【背景技術】
【０００２】
近年、液晶パネルや有機ＥＬ（Electro-Luminescence）パネル等の表示パネルの画面サイズの大型化、高解像度化、３Ｄ化等に伴い、表示パネルを駆動する表示ドライバーに供給する表示データの転送周波数が飛躍的に増大している。そのため、表示データが転送されるバス幅を広げたり、表示データのデータ転送周波数をより一層高くしたりすることで対応する必要がある。
【０００３】
ところが、表示データが転送されるバスをＣＭＯＳ（Complementary Metal Oxide Semiconductor）により構成されるバッファーで駆動する場合、バス幅を広げると、ＥＭＩ（Electro Magnetic Interface）ノイズや電源の揺れが大きくなるという問題がある。そこで、ＬＶＤＳ（Low Voltage Differential Signaling）や、Ｍｉｎｉ−ＬＶＤＳ等の差動インターフェース技術を用いて表示データを転送することが行われることが多い。
【０００４】
しかしながら、このＬＶＤＳやＭｉｎｉ−ＬＶＤＳ等の差動インターフェース技術を用いても、より一層周波数を高める必要があり、現在要求されている周波数においてもクロックの差動信号とデータの差動信号とで波形のずれが生じるという問題が発生しつつある。このため、最近では、クロック及びデータを差動信号に埋め込んだＳｅｒＤｅｓやこれを改良した種々のインターフェース技術を用いて、表示データの転送が行われる場合がある。
【０００５】
一方、クロック及び表示データ等をパルス幅変調により変調したデータを、伝送ラインを介して送信することも行われている。クロック及びデータをパルス幅変調により変調したデータを、伝送ラインを介して送信する技術については、例えば特許文献１及び特許文献２に開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１２９７３５号公報
【特許文献２】米国特許第６４６３０９２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記のＳｅｒＤｅｓ（Serializer/Deserializer）やこれを改良したインターフェース技術では、データの転送周波数が、測定機器の限界に達しており、測定機器の実測により性能を補償することが困難な状況になっている。また、これらのインターフェース技術では、差動信号線の各々について、送信側のみならず受信側にもＰＬＬ（Phased-Locked Loop）回路が必要になるという問題がある。更に、データからクロックを復元する等の論理回路の規模が大きくなり、例えば細長いチップ形状で多出力が求められる表示ドライバーにおいては、短辺方向に大きくなり、コスト高や実装上の問題等が生じる。
【０００８】
また、特許文献１及び特許文献２に開示されているように、単純に、パルス幅変調によりデータを送信する場合でも、送信側のみならず受信側にもＰＬＬ回路がなければ、高い周波数で多ビット化に対応することが難しいという問題がある。
【０００９】
本発明は、上記の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。
【課題を解決するための手段】
【００１０】
（１）本発明の第１の態様は、２種類以上の刻み幅を有するパルス幅変調により変調されたデータを受信するデータ受信回路が、前記データを遅延させるデータ遅延部と、前記データ遅延部の出力を順次遅延させて２種類以上の刻み幅を有する複数の取込タイミングを生成する取込タイミング生成部と、前記取込タイミング生成部によって生成された前記複数の取込タイミングで、所定のデータを取り込むデータ取込部と、前記データ取込部において各取込タイミングで取り込まれた取込データに基づいて受信データを検出する受信データ検出部とを含む。
【００１１】
本態様においては、２種類以上の刻み幅を有するパルス幅変調により変調させたデータを遅延するデータ遅延部の出力を順次遅延させて、刻み幅に対応した取込タイミングを生成する。これにより、受信側では、ＰＬＬ回路を設けることなく、多ビットのパルス幅変調されたデータを受信することができるので、パルス幅変調の多ビット化を実現することができる。これにより、本態様におけるデータ受信回路を備える集積回路の小型化に寄与することができる。
【００１２】
（２）本発明の第２の態様に係るデータ受信回路では、第１の態様において、前記複数の取込タイミングは、基準タイミングに近い取込タイミングほど刻み幅が小さくなる。
【００１３】
本態様においては、基準タイミングに近い取込タイミングほど刻み幅が小さくなるように複数の取込タイミングを生成するようにした。例えば、基準タイミングは、データの変化タイミング（具体的には、立ち上がりエッジ）とすることができる。これにより、例えば基準タイミングを遅延させて複数の取込タイミングを生成する場合に、基準タイミングからの遅延精度によって刻み幅を規定することができる。従って、基準タイミングと各取込タイミングとのタイミング差にかかわらず精度良く規定された各取込タイミングにおいてデータを取り込むことができる。その結果、例えばデータの立ち上がりエッジを基準にパルス幅変調されたデータのＨレベルの幅を検出する場合に、限られた期間内により多くの複数の取込タイミングを簡素の遅延回路によって生成することができ、パルス幅変調の多ビット化が可能になる。
【００１４】
（３）本発明の第３の態様に係るデータ受信回路では、第１の態様において、前記複数の取込タイミングは、基準タイミングに近い取込タイミングほど刻み幅が大きくなる。
【００１５】
本態様においては、基準タイミングに近い取込タイミングほど刻み幅が大きくなるように複数の取込タイミングを生成するようにした。例えば、基準タイミングは、データの変化タイミング（具体的には、立ち上がりエッジ）とすることができる。これにより、例えば基準タイミングを遅延させて複数の取込タイミングを生成する場合に、基準タイミングからの遅延精度によって刻み幅を規定することができる。従って、基準タイミングと各取込タイミングとのタイミング差にかかわらず精度良く規定された各取込タイミングにおいてデータを取り込むことができる。その結果、パルス幅変調されたデータのＬレベル固定期間の終了タイミングである立ち上がりエッジを基準にパルス幅変調されたデータのＬレベルの幅を検出する場合に、限られた期間内により多くの複数の取込タイミングを簡素の遅延回路によって生成することができ、パルス幅変調の多ビット化が可能になる。
【００１６】
（４）本発明の第４の態様に係るデータ受信回路では、第１の態様乃至第３の態様のいずれかにおいて、前記データ取込部は、前記複数の取込タイミングの各々に対応して設けられ前記データの受信に先立って初期化される複数のフリップフロップを含み、前記複数のフリップフロップの各々は、対応する取込タイミングで変化する取込クロックに基づいて、前記所定のデータを取り込む。
【００１７】
本態様によれば、複数のフリップフロップのうち、保持するデータが所定のデータであるフリップフロップと、保持するデータが初期値であるフリップフロップとによって、データのパルス幅を検出することができるようになる。
【００１８】
（５）本発明の第５の態様に係るデータ受信回路は、第１の態様乃至第４の態様のいずれかにおいて、前記データ遅延部の電源電圧に対応した制御値が設定される第１の遅延設定レジスターを含み、前記データ遅延部の電源電圧を、前記第１の遅延設定レジスターに設定された前記制御値に対応した電圧に設定する。
【００１９】
本態様によれば、データ遅延部の電源電圧を変更することによって、データの遅延値を調整するようにしたので、非常に簡素な構成及び制御により、取込タイミングを調整することができる。
【００２０】
（６）本発明の第６の態様に係るデータ受信回路は、第１の態様乃至第５の態様のいずれかにおいて、前記データ遅延部と前記取込タイミング生成部との間に設けられ、前記データ遅延部の出力をバッファリングしてから前記取込タイミング生成部に出力する出力バッファーと、前記出力バッファーの電源電圧に対応した制御値が設定される第２の遅延設定レジスターとを含み、前記出力バッファーの電源電圧を、前記第２の遅延設定レジスターに設定された前記制御値に対応した電圧に設定する。
【００２１】
本態様によれば、データ遅延部の出力に接続される出力バッファーの電源電圧を変更することによって、データの遅延値を調整するようにしたので、非常に簡素な構成及び制御により、取込タイミングを調整することができる。
【００２２】
（７）本発明の第７の態様に係るデータ受信回路では、第１の態様乃至第６の態様のいずれかにおいて、前記取込タイミング生成部は、各々が抵抗素子及び容量素子により構成された複数の遅延回路の各々が縦続に接続される構成を有し、各遅延回路の出力を各取込タイミングとして出力する。
【００２３】
本態様によれば、複数の遅延回路の各々を縦続に接続し、各遅延回路の出力を取込タイミングとして出力するようにしたので、簡素な構成の遅延回路により、パルス幅変調の多ビット化に対応できるデータ受信回路を提供することができる。
【００２４】
（８）本発明の第８の態様に係るデータ受信回路は、第７の態様において、各々が対応する遅延回路の出力に接続された複数のクロックバッファーと、前記複数のクロックバッファーの電源電圧に対応した制御値が設定される第３の遅延設定レジスターとを含み、前記複数のクロックバッファーの電源電圧を、前記第３の遅延設定レジスターに設定された前記制御値に対応した電圧に設定する。
【００２５】
本態様によれば、各取込タイミングに対応した取込クロックを出力するクロックバッファーの電源電圧を変更するようにしたので、非常に簡素な構成及び制御により、取込タイミングを調整することができる。
【００２６】
（９）本発明の第９の態様に係るデータ受信回路は、第７の態様又は第８の態様において、前記複数の遅延回路の終端部に接続される終端回路と、前記終端回路の容量値に対応した制御値が設定される第４の遅延設定レジスターとを含み、前記終端回路の容量値を、前記第４の遅延設定レジスターに設定された前記制御値に対応した容量値に設定する。
【００２７】
本態様によれば、複数の遅延回路の終端部に接続される終端回路の容量値を変更することによって、データの遅延値を調整するようにしたので、非常に簡素な構成及び制御により、取込タイミングを調整することができる。
【００２８】
（１０）本発明の第１０の態様に係るデータ受信回路は、第７の態様乃至第９の態様のいずれかにおいて、前記遅延回路を構成する容量素子の容量値に対応した制御値が設定される第５の遅延設定レジスターを含み、前記容量素子の容量値を、前記第５の遅延設定レジスターに設定された前記制御値に対応した容量値に設定する。
【００２９】
本態様によれば、複数の遅延回路の各々を構成する容量素子の容量値を変更することによって、データの遅延値を調整するようにしたので、非常に簡素な構成及び制御により、取込タイミングを調整することができる。
【００３０】
（１１）本発明の第１１の態様に係るデータ受信回路は、第７の態様乃至第１０の態様のいずれかにおいて、対応する取込タイミングの出力に先立って、前記複数の遅延回路の各々を構成する容量素子に充電された電荷を初期化する容量初期化回路を含む。
【００３１】
本態様によれば、データが繰り返し受信される場合でも、複数の遅延回路は、取込タイミングを精度良く遅延させることができる。
【００３２】
（１２）本発明の第１２の態様は、電子機器が、第１の態様乃至第１１の態様のいずれか記載のデータ受信回路を含む。
【００３３】
本態様によれば、受信側でＰＬＬ回路を設けることなく、測定機器の測定限界を超えた周波数であっても、低コストで、大容量のデータを高速に送受信することができる電子機器の提供に寄与することができる。
【００３４】
（１３）本発明の第１３の態様は、２種類以上の刻み幅を有するパルス幅変調により変調されたデータを受信するデータ受信方法が、前記データの変化タイミングに対応した基準タイミングに基づいて決められる２種類以上の刻み幅を有する複数の取込タイミングで、前記データを取り込むデータ取込ステップと、前記データ取込ステップにおいて前記複数の取込タイミングで取り込まれた取込データに基づいて受信データを検出する受信データ検出ステップとを含む。
【００３５】
本態様においては、２種類以上の刻み幅を有するパルス幅変調により変調させたデータの変化タイミングに対応した基準タイミングに基づいて、取込タイミングを生成する。これにより、受信側では、ＰＬＬ回路を設けることなく、多ビットのパルス幅変調されたデータを受信することができるので、パルス幅変調の多ビット化を実現することができる。
【００３６】
（１４）本発明の第１４の態様に係るデータ受信方法は、第１３の態様において、前記基準タイミングを順次遅延させることにより前記複数の取込タイミングを生成する取込タイミング生成ステップを含み、前記複数の取込タイミングは、前記基準タイミングに近い取込タイミングほど刻み幅が小さくなる。
【００３７】
本態様においては、基準タイミングに近い取込タイミングほど刻み幅が小さくなるように複数の取込タイミングを生成するようにした。例えば、基準タイミングは、データの変化タイミング（具体的には、立ち上がりエッジ）とすることができる。これにより、基準タイミングからの遅延精度によって刻み幅を規定することができ、基準タイミングと各取込タイミングとのタイミング差にかかわらず精度良く規定された各取込タイミングにおいてデータを取り込むことができる。その結果、限られた期間内により多くの複数の取込タイミングを簡素の遅延手段によって生成することができ、パルス幅変調の多ビット化が可能になる。
【００３８】
（１５）本発明の第１５の態様に係るデータ受信方法は、第１４の態様において、前記基準タイミングを遅延させる遅延手段の電源電圧、及び該遅延手段を構成する容量素子の容量値の少なくとも一方を調整する遅延調整ステップを含み、前記取込タイミング生成ステップは、前記遅延調整ステップにおいて調整された前記遅延手段により前記基準タイミングを順次遅延させて、前記複数の取込タイミングを生成する。
【００３９】
本態様によれば、簡素な構成及び制御により、複数の取込タイミングを生成することができるようになる。
【００４０】
（１６）本発明の第１６の態様に係るデータ受信方法では、第１５の態様において、前記遅延調整ステップは、前記データのパルス幅が最短となる第１のデータと、前記データのパルス幅が最長となる第２のデータとを用いて、前記遅延手段の遅延値を調整する。
【００４１】
本態様によれば、パルス幅が最短となる第１のデータとパルス幅が最長となる第２のデータとを用いて遅延手段の遅延値を調整するようにしたので、非常に少ないステップで、複数の刻み幅に対応した取込タイミングを調整することができるようになる。
【図面の簡単な説明】
【００４２】
【図１】第１の実施形態に係るデータ受信回路が適用された電子機器の構成例のブロック図。
【図２】第１の実施形態におけるパルス幅変調の説明図。
【図３】第１の実施形態におけるデータ受信回路の構成例のブロック図。
【図４】遅延制御レジスターの構成の概要を示す図。
【図５】第１の実施形態におけるデータ受信回路の動作例のフロー図。
【図６】図３のデータ受信回路の詳細な構成例の回路図。
【図７】図３のパルス幅検出回路の構成例の回路図。
【図８】第１の実施形態におけるデータ受信回路のシミュレーション結果の一例を示す図。
【図９】第１の実施形態におけるデータ受信回路のシミュレーション結果の他の例を示す図。
【図１０】第２の実施形態におけるデータ受信回路の構成例のブロック図。
【図１１】タイミング調整制御レジスターの構成の概要を示す図。
【図１２】第２の実施形態におけるタイミング調整制御の動作例のフロー図。
【図１３】第２の実施形態におけるタイミング調整制御の動作例のフロー図。
【図１４】第１の実施形態又は第２の実施形態の変形例における遅延回路の構成例を示す図。
【図１５】図１の表示データ供給装置から表示ドライバーに供給される表示データの説明図。
【図１６】図１６（Ａ）、図１６（Ｂ）は、第１の実施形態、第２の実施形態、又はその変形例におけるデータ受信回路を備えた表示ドライバーを有する電子機器の構成を示す斜視図。
【発明を実施するための形態】
【００４３】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の課題を解決するために必須の構成要件であるとは限らない。
【００４４】
〔第１の実施形態〕
図１に、本発明の第１の実施形態に係るデータ受信回路が適用された電子機器の構成例のブロック図を示す。
【００４５】
電子機器１０は、表示データ供給装置２０と、表示ドライバー３０と、表示パネル４０とを備えている。表示データ供給装置２０は、表示データ生成回路２２と、データ送信回路２４と、ＰＬＬ回路２６と、送信制御部２８とを備えている。表示ドライバー３０は、データ受信回路１００と、駆動回路３２とを備えている。表示データ供給装置２０の機能は、例えば、いわゆる表示コントローラーや中央演算処理装置（Central Processing Unit）等によって実現される。表示パネル４０は、複数の画素がマトリックス状に配列される液晶パネルや有機ＥＬパネル等である。表示ドライバー３０は、表示データ供給装置２０から供給される表示データに基づいて表示パネル４０を構成する画素を駆動し、表示データに対応した画像を表示させる。
【００４６】
表示データ供給装置２０において、表示データ生成回路２２は、表示パネル４０に表示される画像に対応した表示データを生成する。ＰＬＬ回路２６は、第１の実施形態におけるパルス幅変調の刻み幅に対応したクロックを生成し、データ送信回路２４に出力する。データ送信回路２４は、表示データ生成回路２２によって生成された表示データを、ＰＬＬ回路２６からのクロックを用いてパルス幅変調し、パルス幅変調後のデータを表示ドライバー３０に対して送信する処理を行う。具体的には、データ送信回路２４は、送信データの変化タイミングを表示データにより変調することで、パルス幅変調を行う。送信制御部２８は、表示データ生成回路２２、データ送信回路２４、及びＰＬＬ回路２６の制御を司る。
【００４７】
表示ドライバー３０において、データ受信回路１００は、表示データ供給装置２０によって送信されたデータを受信する処理を行う。データ受信回路１００は、第１の実施形態におけるパルス幅変調の刻み幅に基づいて、受信データの変化タイミングに対応した受信データを検出し、検出した受信データを受信した表示データとして駆動回路３２に出力する。駆動回路３２は、データ受信回路１００によって受信されたデータに基づいて、表示パネル４０を駆動する。
【００４８】
図２に、第１の実施形態におけるパルス幅変調の説明図を示す。図２は、１サイクル期間において４ビットの表示データに対してパルス幅変調を行った例を表す。
【００４９】
第１の実施形態におけるパルス幅変調が行われた受信データでは、データの立ち上がりエッジが基準タイミングとして抽出され、１サイクル期間が規定される。１サイクル期間の先頭には、必ずＨレベルに固定される所定のＨレベル固定期間ｔ０が設けられ、１サイクル期間の終了には、必ずＬレベルに固定される所定のＬレベル固定期間ｔ１が設けられる。受信データにおいては、１サイクル期間内でＨレベル固定期間ｔ０及びＬレベル固定期間ｔ１を除いた期間内に、２種類以上の刻み幅で、１５カ所の立ち下がりエッジの位置が規定される。Ｈレベル固定期間ｔ０が終了する立ち下がりエッジの位置を含めると、１サイクル期間内に１６カ所の立ち下がりエッジの位置が規定される。
【００５０】
各立ち下がりエッジの位置は、４ビットの表示データの各々に対応する。例えば、基準タイミングを基準としてｔ０期間後の立ち下がりエッジの位置は、表示データ「（０）１６」（＝（００００）２）に対応する。また、ｔ０期間後に更に刻み幅ｔｗ０が経過した「ｔ０＋ｔｗ０」期間後の立ち下がりエッジの位置は、表示データ「（１）１６」（＝（０００１）２）に対応する。同様に、基準タイミングを基準として「ｔ０＋ｔｗ０＋ｔｗ１」期間後の立ち下がりエッジの位置は、表示データ「（２）１６」（＝（００１０）２）に対応する。そして、基準タイミングを基準として「ｔ０＋ｔｗ０＋ｔｗ１＋・・・＋ｔｗ１５」期間後の立ち下がりエッジの位置は、表示データ「（Ｆ）１６」（＝（１１１１）２）に対応する。
【００５１】
第１の実施形態では、基準タイミングから遠いほど刻み幅が粗くなるように、各立ち下がりエッジの位置が規定される。即ち、０＜ｔｗ１＜ｔｗ２＜ｔｗ３＜・・・＜ｔｗ１４＜ｔｗ１５である。具体的には、第１の実施形態では基準タイミングを遅延させて各刻み幅を規定し、ｋを１以上の実数とすると、以下の式が成立する。ｋは、直前の立ち下がりエッジのタイミングを遅延させて各立ち下がりエッジの位置を規定するときの遅延精度に応じて決められる。
【数１】
0005987371.tif 000002
【００５２】
ここで、ＰＬＬ回路のような複雑な回路を用いることなく、基準タイミングを順次遅延させて、受信データの立ち下がりエッジの位置を規定することを考える。このとき、１サイクル期間のＨレベル固定期間ｔ０及びＬレベル固定期間ｔ１を除いた期間内に、均等の刻み幅で１６カ所の立ち下がりエッジの位置を規定すると、基準タイミングから遠いほど立ち下がりエッジの揺らぎが大きくなる。即ち、基準タイミングから近い立ち下がりエッジの位置については正確に規定することができる一方、基準タイミングから遠い立ち下がりエッジの位置については、素子ばらつき等に起因して正確に規定することができなくなる。
【００５３】
これに対して、第１の実施形態では、基準タイミングから遠いほど刻み幅が粗くなるように各立ち下がりエッジの位置が規定される。従って、基準タイミングに近い立ち下がりエッジの位置については、揺らぎが小さいため、正確に規定することができる。また、基準タイミングから遠い立ち下がりエッジの位置については、刻み幅が大きいため、素子ばらつきがあっても、立ち下がりエッジの位置を確実に規定することができる。
【００５４】
このように、第１の実施形態によれば、受信データから抽出される基準タイミングを順次遅延させて、各立ち下がりエッジの取込タイミングを生成することができるので、ＰＬＬ回路を設けることなく、立ち下がりエッジの位置を精度良く規定することができる。これにより、パルス幅変調の多ビット化を実現することができる。
【００５５】
ところで、現状の測定機器について、測定ばらつきを考慮して２００ＭＨｚの信号の測定が限界であると言われている。これに対して、第１の実施形態では、４００ＭＨｚの転送周波数で４ビットの表示データを、１０ｎｓ（＝４×２．５ｎｓ）の１サイクル期間で転送する場合を考える。Ｈレベル固定期間ｔ０及びＬレベル固定期間ｔ１の各々を１．２５ｎｓとすると、残りの７．５ｎｓの間に１５カ所の刻みを規定すればよい。即ち、均等に刻み幅を規定したとしても、１つの刻み幅について０．５ｎｓを割り当てることができる。０．５ｎｓの刻み幅は、測定ばらつきが６２．５ｐｓ程度の現状の測定機器を用いても、多ビット化されたパルス幅変調されたデータを精度良く測定することができる。このように、第１の実施形態によれば、測定機器の測定限界を超えた周波数であっても、低コストで、大容量の表示データを高速に送受信することができるようになる。
【００５６】
図３に、第１の実施形態におけるデータ受信回路１００の構成例のブロック図を示す。なお、図３では、互いに異なる刻み幅を有するパルス幅変調により４ビットの表示データが変調された受信データを受信する場合の構成例を表す。なお、図３は、エラー検出等を目的として、１６カ所を超える立ち下がりエッジの位置におけるデータの取り込みを行う構成を表すが、最小で１６カ所の立ち下がりエッジの位置におけるデータの取り込みを行うことができればよい。
【００５７】
データ受信回路１００は、遅延回路（データ遅延部）１１０と、出力バッファー１２０と、取込タイミング生成回路（取込タイミング生成部）１３０と、データ取込回路（データ取込部）１４０と、パルス幅検出回路（受信データ検出部）１５０とを備えている。また、データ受信回路１００は、遅延制御レジスター１６０と、遅延制御回路１８０とを備えている。
【００５８】
遅延回路１１０は、表示データ供給装置２０からの受信データＤを遅延させる。遅延回路１１０は、１又は複数の遅延素子の各々が縦続に接続される構成を有し、各遅延素子の電源電圧の変更が可能に構成されている。従って、遅延回路１１０の電源電圧を高く設定することで受信データＤの変化点のエッジを急峻にすることができ、遅延回路１１０の電源電圧を低く設定することで、受信データＤの変化点のエッジを鈍化させることができる。
【００５９】
出力バッファー１２０は、遅延回路１１０と取込タイミング生成回路１３０との間に設けられ、遅延回路１１０の出力をバッファリングして、取込タイミング生成回路１３０に、バッファリングした受信データを出力する。出力バッファー１２０の電源電圧は、変更可能に構成されている。従って、出力バッファー１２０の電源電圧を高く設定することで、受信データの変化点のエッジを急峻にすることができ、出力バッファー１２０の電源電圧を低く設定することで、受信データの変化点のエッジを鈍化させることができる。
【００６０】
取込タイミング生成回路１３０は、出力バッファー１２０（又は遅延回路１１０）の出力を順次遅延させて２種類以上の刻み幅を有する複数の取込タイミングを生成する。複数の取込タイミングは、基準タイミングに近い取込タイミングほど刻み幅が小さい。取込タイミング生成回路１３０は、複数の遅延回路ＤＣ０〜ＤＣ１９と、終端回路１３２と、複数のクロックバッファーＣＢ０〜ＣＢ１９とを備えている。
【００６１】
遅延回路ＤＣ０の入力には、出力バッファー１２０の出力が接続され、遅延回路ＤＣ０〜ＤＣ１９の各々が縦続に接続され、各遅延回路の出力が、各取込タイミングとなる。縦続に接続される遅延回路ＤＣ０〜ＤＣ１９の最終段の遅延回路ＤＣ１９の出力には、終端回路１３２が接続される。遅延回路ＤＣ０〜ＤＣ１９の遅延値は、調整可能に構成されている。終端回路１３２の容量値は、調整可能に構成されている。終端回路１３２は、遅延回路ＤＣ０〜ＤＣ１９を伝搬する信号の反射を吸収する機能を有しており、その容量値を変更することで、各取込タイミングの遅延値も調整することができる。
【００６２】
複数のクロックバッファーＣＢ０〜ＣＢ１９の各々の入力は、対応する遅延回路の出力に接続され、複数のクロックバッファーＣＢ０〜ＣＢ１９の各々は、取込タイミングに対応する取込クロックＣＬ０〜ＣＬ１９をデータ取込回路１４０に出力する。複数のクロックバッファーＣＢ０〜ＣＢ１９の各々の電源電圧は、変更可能に構成されている。従って、クロックバッファーＣＢ０〜ＣＢ１９の電源電圧を高く設定することで、取込クロックＣＬ０〜ＣＬ１９の変化点のエッジを急峻にすることができる。クロックバッファーＣＢ０〜ＣＢ１９の電源電圧を低く設定することで、取込クロックＣＬ０〜ＣＬ１９の変化点のエッジを鈍化させることができる。
【００６３】
データ取込回路１４０は、取込タイミング生成回路１３０によって生成された複数の取込タイミングで、所定のデータを取り込む。即ち、データ取込回路１４０は、複数の取込タイミングの各々に対応して設けられる複数のフリップフロップを備え、各フリップフロップが、対応する取込タイミングで変化する取込クロックに基づいて、所定のデータを取り込む。なお、各フリップフロップは、受信データＤの受信に先立って初期化される。例えば、所定のデータは、Ｈレベルデータであり、初期化後のフリップフロップは、Ｌレベルデータを保持する。こうすることで、データ取込回路１４０は、取込クロックＣＬ０〜ＣＬ１９のうちＨレベルに変化する取込クロックが入力されるフリップフロップのみＨレベルデータが保持される。Ｌレベルのままの取込クロックが入力されるフリップフロップは、Ｌレベルデータを保持するままである。データ取込回路１４０に取り込まれた取込データＤＬ０〜ＤＬ１９は、パルス幅検出回路１５０に出力される。
【００６４】
パルス幅検出回路１５０は、取込データＤＬ０〜ＤＬ１９に基づいて受信データを検出する。具体的には、パルス幅検出回路１５０は、取込データＤＬ１〜ＤＬ１６に基づいてパルス幅を検出することで、検出したパルス幅に対応した受信データを検出し、取込データＤＬ０，ＤＬ１７に基づいて、エラーを検出して、エラー検出結果信号ＥＲＲを出力する。パルス幅検出回路１５０において検出された受信データＲＤは、表示ドライバー３０の駆動回路３２に供給される。
【００６５】
遅延制御レジスター１６０には、遅延回路１１０、出力バッファー１２０、取込タイミング生成回路１３０を構成する遅延回路ＤＣ０〜ＤＣ１９、クロックバッファーＣＢ０〜ＣＢ１９、及び終端回路１３２の少なくとも１つを制御するための制御値が設定される。
【００６６】
図４に、遅延制御レジスター１６０の構成の概要を示す。遅延制御レジスター１６０は、表示データ供給装置２０又は図示しないＣＰＵ（以下、表示データ供給装置２０等）によりアクセスが可能に構成されるレジスターである。
【００６７】
遅延制御レジスター１６０は、遅延回路制御レジスター１６２と、出力バッファー制御レジスター１６４と、容量値制御レジスター１６６と、クロックバッファー制御レジスター１６８と、終端回路制御レジスター１７０とを備えている。
【００６８】
遅延回路制御レジスター１６２には、第１の遅延設定レジスターとして、表示データ供給装置２０等により、遅延回路１１０の電源電圧に対応した制御値が設定される。遅延制御回路１８０は、遅延回路制御レジスター１６２に設定された制御値に対応した制御信号Ｃ１を出力し、遅延回路１１０の電源電圧を該制御値に対応した電圧に設定する。
【００６９】
出力バッファー制御レジスター１６４には、第２の遅延設定レジスターとして、表示データ供給装置２０等により、出力バッファー１２０の電源電圧に対応した制御値が設定される。遅延制御回路１８０は、出力バッファー制御レジスター１６４に設定された制御値に対応した制御信号Ｃ２を出力し、出力バッファー１２０の電源電圧を該制御値に対応した電圧に設定する。
【００７０】
このように遅延回路１１０及び出力バッファー１２０の各々に対して、独立に遅延値の調整ができるように構成している。これにより、例えば遅延回路１１０により大きく遅延値を調整し、出力バッファー１２０により十分な振幅レベルの受信データを、取込タイミング生成回路１３０に供給することができる。
【００７１】
容量値制御レジスター１６６には、第５の遅延設定レジスターとして、表示データ供給装置２０等により、遅延回路ＤＣ０〜ＤＣ１９の遅延値に対応した制御値が設定される。具体的には、容量値制御レジスター１６６には、遅延回路ＤＣ０〜ＤＣ１９の各々を構成する容量素子の容量値に対応した制御値が設定される。遅延制御回路１８０は、容量値制御レジスター１６６に設定された制御値に対応した制御信号Ｃ３を出力し、遅延回路ＤＣ０〜ＤＣ１９の各々を構成する容量値を該制御値に対応した容量値に一斉に設定する。
【００７２】
クロックバッファー制御レジスター１６８には、第３の遅延設定レジスターとして、表示データ供給装置２０等により、クロックバッファーＣＢ０〜ＣＢ１９の電源電圧に対応した制御値が設定される。遅延制御回路１８０は、クロックバッファー制御レジスター１６８に設定された制御値に対応した制御信号Ｃ４を出力し、クロックバッファーＣＢ０〜ＣＢ１９の電源電圧を該制御値に対応した電圧に一斉に設定する。
【００７３】
終端回路制御レジスター１７０には、第４の遅延設定レジスターとして、表示データ供給装置２０等により、終端回路１３２の容量値に対応した制御値が設定される。遅延制御回路１８０は、終端回路制御レジスター１７０に設定された制御値に対応した制御信号Ｃ５を出力し、終端回路１３２の容量値を該制御値に対応した容量値に設定する。
【００７４】
以上のように、第１の実施形態におけるパルス幅変調では、受信データの立ち上がりが基準タイミングとして抽出される。この基準タイミングは、遅延回路１１０、出力バッファー１２０、複数の遅延回路ＤＣ０〜ＤＣ１９、クロックバッファーＣＢ０〜ＣＢ１９及び終端回路１３２により順次遅延され、取込タイミングに対応した取込クロックとして生成される。遅延回路１１０、出力バッファー１２０、複数の遅延回路ＤＣ０〜ＤＣ１９、クロックバッファーＣＢ０〜ＣＢ１９、及び終端回路１３２の各々は、遅延値の調整が可能に構成されている。そのため、取込タイミング、及びこれに対応した取込クロックを調整することができる。
【００７５】
図５に、第１の実施形態におけるデータ受信回路１００の動作例のフロー図を示す。
【００７６】
まず、データ受信回路１００は、表示データ供給装置２０等により、遅延制御レジスター１６０を構成する各レジスターに制御値が設定され、遅延値が調整される（ステップＳ１、遅延調整ステップ）。例えば、表示データ供給装置２０等が、各レジスターに制御値を設定してパルス幅検出回路１５０の検出結果を検定することを繰り返す。この結果、遅延回路１１０、出力バッファー１２０、遅延回路ＤＣ０〜ＤＣ１９、クロックバッファーＣＢ０〜ＣＢ１９及び終端回路１３２の各々の最適な遅延値が決定される。
【００７７】
次に、データ受信回路１００は、表示データ供給装置２０からのデータ受信を待つ（ステップＳ２：Ｎ）。
【００７８】
表示データ供給装置２０からのデータが受信されたとき（ステップＳ２：Ｙ）、データ受信回路１００は、出力バッファー１２０を介して入力された受信データに基づき、取込タイミングを生成する（ステップＳ３、取込タイミング生成ステップ）。具体的には、データ受信回路１００は、取込タイミング生成回路１３０において、受信データの立ち上がりタイミングを順次遅延させることで、取込タイミングを生成する。このとき、取込タイミング生成回路１３０は、取込タイミングに対応した取込クロックＣＬ０〜ＣＬ１９を、データ取込回路１４０に出力する。
【００７９】
続いて、データ受信回路１００は、データ取込回路１４０を構成する複数のフリップフロップにおいて、取込クロックＣＬ０〜ＣＬ１９に基づいてＨレベルデータを取り込む（ステップＳ４、データ取込ステップ）。データ取込回路１４０は、複数のフリップフロップにラッチされたデータを取込データＤＬ０〜ＤＬ１９として、パルス幅検出回路１５０に出力する。
【００８０】
その後、データ受信回路１００は、パルス幅検出回路１５０において、データ取込回路１４０により複数の取込タイミングで取り込まれた取込データＤＬ０〜ＤＬ１９に基づいて受信データを検出する（ステップＳ５、受信データ検出ステップ）。その後、データ受信回路１００は、一連の処理を終了する（エンド）。
【００８１】
図６に、図３のデータ受信回路１００の詳細な構成例の回路図を示す。なお、図６では、図３のパルス幅検出回路１５０、遅延制御レジスター１６０、及び遅延制御回路１８０の図示を省略している。図６において、図３と同様の部分には同一符号を付し、適宜説明を省略する。
【００８２】
遅延回路１１０は、縦続に接続される複数のバッファーを備えており、各バッファーの電源電圧が制御信号Ｃ１により設定される電圧に設定される。
【００８３】
取込タイミング生成回路１３０は、遅延回路ＤＣ０〜ＤＣ１９、終端回路１３２、及びクロックバッファーＣＢ０〜ＣＢ１９に加えて、容量初期化回路１３４を備えている。
【００８４】
遅延回路ＤＣ０は、一端が出力バッファー１２０の出力に接続され他端が容量素子の一方の電極と接続される抵抗素子と、他方の電極が接地される該容量素子とを備えている。この抵抗素子の他端が、次段の遅延回路ＤＣ１に接続されると共に、対応するクロックバッファーＣＢ０の入力に接続される。遅延回路ＤＣ０を構成する容量素子は、バラクタダイオードであり、アノードとカソードとの間に印加する逆バイアス電圧により接合容量が変化ことで容量値が可変な素子である。この容量素子の容量値は、制御信号Ｃ３により設定される。遅延回路ＤＣ０〜ＤＣ１９の各々は、同様の構成を有している。
【００８５】
終端回路１３２は、一端が遅延回路ＤＣ１９の出力に接続され他端が容量素子の一方の電極と接続される抵抗素子と、他方の電極が接地される該容量素子とを備えている。この容量素子は、バラクタダイオードであり、その容量値は、制御信号Ｃ５により設定される。
【００８６】
容量初期化回路１３４は、取込タイミング生成回路１３０による各取込タイミングの出力に先立って、遅延回路ＤＣ０〜ＤＣ１９の各々を構成する容量素子に充電された電荷を初期化する。このような容量初期化回路１３４は、遅延回路ＤＣ０〜ＤＣ１９の各々を構成する容量素子に対応して設けられた複数のＮ型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）を備えている。各ＭＯＳＦＥＴのソースは接地され、ドレインは、対応する遅延回路を構成する容量素子の一方の電極が接続される。各ＭＯＳＦＥＴのゲートには、遅延回路１１０の出力を論理反転した信号が供給され、受信データＤの立ち上がりタイミング以前のＬレベルのとき、ＭＯＳＦＥＴがオンするようになっている。これにより、遅延回路ＤＣ０〜ＤＣ１９は、受信データが繰り返し入力された場合であっても、取込タイミングを精度良く遅延させることができるようになる。
【００８７】
データ取込回路１４０は、フリップフロップＤＦ０〜ＤＦ１９を備えている。フリップフロップＤＦ０〜ＤＦ１９の各々は、データ入力端子Ｄと、クロック入力端子Ｃと、データ出力端子Ｑと、リセット入力端子Ｒとを備えている。フリップフロップＤＦ０〜ＤＦ１９の各々のクロック入力端子Ｃには、対応するクロックバッファーからの取込クロックが入力される。フリップフロップＤＦ０〜ＤＦ１９の各々のデータ入力端子Ｄには、高電位側電源が接続される。フリップフロップＤＦ０〜ＤＦ１９の各々は、クロック入力端子Ｃに入力される信号の立ち上がりで、データ入力端子Ｄに入力されるＨレベルデータを取り込み、取り込んだデータをデータ出力端子Ｑから取込データとして出力する。フリップフロップＤＦ０〜ＤＦ１９のデータ出力端子Ｑから取込データＤＬ０〜ＤＬ１９が出力される。
【００８８】
また、フリップフロップＤＦ０〜ＤＦ１９の各々のリセット入力端子Ｒには、リセット回路１４２により生成されたリセット信号が入力される。リセット回路１４２は、立ち上がり検出回路であり、受信データＤの立ち上がりタイミングに同期して、Ｌレベルに変化するパルス信号を出力する。従って、フリップフロップＤＦ０〜ＤＦ１９は、受信データＤの立ち上がりタイミングで、初期化される。
【００８９】
図７に、図３のパルス幅検出回路１５０の構成例の回路図を示す。図７において、図３と同様の部分には同一符号を付し、適宜説明を省略する。
【００９０】
図７のパルス幅検出回路１５０は、取込データＤＬ０，ＤＬ１７に基づいて、エラーを検出して、エラー検出結果信号ＥＲＲを出力する。取込データＤＬ０，ＤＬ１７は、４ビットの表示データをパルス幅変調したデータに対応した取込データＤＬ１〜ＤＬ１６の前後の状態を表す。エラー検出結果信号ＥＲＲは、取込データＤＬ０に基づいて、表示データ「（０）１６」（＝（００００）２）がパルス幅変調されたデータよりもパルス幅が小さいときにＨレベルに変化する。また、エラー検出結果信号ＥＲＲは、取込データＤＬ１７に基づいて、表示データ「（Ｆ）１６」（＝（１１１１）２）がパルス幅変調されたデータよりもパルス幅が大きいときにＨレベルに変化する。
【００９１】
また、パルス幅検出回路１５０は、上位ビットデコーダー１５２を備えている。パルス幅検出回路１５０は、取込データＤＬ１〜ＤＬ１６の取込データＤＬ１，ＤＬ２，ＤＬ３，・・・，ＤＬ１６の順番に排他的論理和演算することにより、４ビットの受信データの最下位ビットＲＤ＜０＞を生成する。また、上位ビットデコーダー１５２は、取込データＤＬ２〜ＤＬ１６をデコードすることで、４ビットの受信データの上位ビットＲＤ＜３：１＞の各ビットを生成する。こうしてパルス幅検出回路１５０において検出された受信データＲＤ＜３：０＞は、表示ドライバー３０の駆動回路３２に供給される。
【００９２】
図８に、第１の実施形態におけるデータ受信回路１００のシミュレーション結果の一例を示す。図８は、横軸に時間軸をとり、受信データＤ、取込データＤＬ０〜ＤＬ１９、検出された受信データＲＤ＜３＞〜ＲＤ＜０＞、エラー検出結果信号ＥＲＲを表す。なお、図８は、第１の実施形態の特有の動作を説明するために、受信データＤのパルス幅を１サイクル毎に０．５ｎｓずつ長くして、取込データＤＬ０〜ＤＬ１９、受信データＲＤ＜３＞〜ＲＤ＜０＞、エラー検出結果信号ＥＲＲの変化を表したものである。
【００９３】
図２と異なり、立ち下がりエッジの位置を均等に規定した場合、受信データＤのパルス幅を１サイクル毎に所定の長さだけ長くしていくと、パルス幅検出回路１５０において検出される受信データＲＤ＜３：０＞の値は、ある一定の割合で増加していく。
【００９４】
これに対して、第１の実施形態では、基準タイミングに近いほど刻み幅を小さくし、基準タイミングから遠いほど刻み幅を大きくしている。従って、受信データＤのパルス幅を１サイクル毎に所定の長さだけ長くしていくと、パルス幅検出回路１５０において検出される受信データＲＤ＜３：０＞の値は、パルス幅が小さい場合に比べてパルス幅が大きい場合には増加しにくくなっている。
【００９５】
図９に、第１の実施形態におけるデータ受信回路１００のシミュレーション結果の他の例を示す。図９は、横軸に時間軸をとり、受信データＤ、取込クロックＣＬ０〜ＣＬ１９、及び検出された受信データＲＤ＜３＞〜ＲＤ＜０＞を表す。なお、図９は、図８と同一の時間軸であり、図８と同様に、受信データＤのパルス幅を１サイクル毎に０．５ｎｓずつ長くして、取込クロックＣＬ０〜ＣＬ１９、受信データＲＤ＜３＞〜ＲＤ＜０＞の変化を表したものである。
【００９６】
図８において説明したように、立ち下がりエッジの位置を均等に規定した場合、受信データＤのパルス幅を１サイクル毎に所定の長さだけ長くしていくと、取込クロックＣＬ０〜ＣＬ１９は、一定の割合でＨレベルに変化していく。こうすることで、データ取込回路１４０を構成する複数のフリップフロップは、対応する取込クロックがＨレベルに変化することによりＨレベルデータを取り込むことができる。
【００９７】
これに対して、第１の実施形態では、基準タイミングに近いほど刻み幅を小さくし、基準タイミングから遠いほど刻み幅を大きくしている。従って、受信データＤのパルス幅を１サイクル毎に所定の長さだけ長くしていくと、取込クロックＣＬ０〜ＣＬ１９は、一定の割合でＨレベルに変化しない。図９に示すように、データ取込回路１４０を構成する複数のフリップフロップのうち、十分にＨレベルに立ち上がることができない取込クロックが入力されるフリップフロップは、Ｈレベルデータを取り込むことができない。この結果、パルス幅が小さい場合に比べてパルス幅が大きい場合には、パルス幅検出回路１５０において検出される受信データＲＤ＜３：０＞の値が増加しにくくなっている。
【００９８】
以上説明したように、第１の実施形態においては、基準タイミングから遠いほど刻み幅が粗くなるように各立ち下がりエッジの位置が規定されるパルス幅変調により、表示データを受信するようにした。これにより、基準タイミングに近い立ち下がりエッジの位置については、正確に規定することができる。一方、基準タイミングから遠い立ち下がりエッジの位置については、刻み幅が大きいため、素子ばらつきがあっても、立ち下がりエッジの位置を精度良く規定することができる。
【００９９】
この結果、受信データから抽出される基準タイミングを順次遅延させて、各立ち下がりエッジの取込タイミングを生成することができるので、ＰＬＬ回路を設けることなく、立ち下がりエッジの位置を精度良く規定することができる。この結果、パルス幅変調の多ビット化を実現し、測定機器の測定限界を超えた周波数であっても、低コストで、大容量の表示データを高速に送受信することができるようになる。
【０１００】
〔第２の実施形態〕
第１の実施形態では、表示データ供給装置２０等により、遅延回路１１０、出力バッファー１２０、複数の遅延回路ＤＣ０〜ＤＣ１９、クロックバッファーＣＢ０〜ＣＢ１９、及び終端回路１３２の各々の最適な遅延値を決定するものとして説明した。しかしながら、本発明に係る実施形態は、これに限定されるものではない。
【０１０１】
図１０に、本発明の第２の実施形態におけるデータ受信回路の構成例のブロック図を示す。なお、図１０では、図３と同様に、パルス幅変調により４ビットの表示データが変調された受信データを受信する場合の構成例を表す。図１０において、図３と同様の部分には同一符号を付し、適宜説明を省略する。
【０１０２】
第２の実施形態におけるデータ受信回路１００ａは、遅延回路１１０と、出力バッファー１２０と、取込タイミング生成回路１３０と、データ取込回路１４０と、パルス幅検出回路１５０と、遅延制御レジスター１６０と、遅延制御回路１８０ａとを備えている。また、データ受信回路１００ａは、タイミング調整制御レジスター１９０と、タイミング調整制御回路２００とを備えている。図３に示すデータ受信回路１００の構成が第２の実施形態におけるデータ受信回路１００ａの構成と異なる主な点は、タイミング調整制御レジスター１９０及びタイミング調整制御回路２００が追加された点である。図１の表示ドライバー３０におけるデータ受信回路１００に代えて、このようなデータ受信回路１００ａを設けることができる。なお、データ受信回路１００ａを構成する回路のうち、図３と同様の回路については、図６又は図７に示した構成と同様に構成することができる。
【０１０３】
タイミング調整制御レジスター１９０には、表示データ供給装置２０等により、タイミング調整制御を行うための制御値が設定される。
【０１０４】
図１１に、タイミング調整制御レジスター１９０の構成の概要を示す。タイミング調整制御レジスター１９０は、表示データ供給装置２０等によりアクセスが可能に構成されるレジスターである。
【０１０５】
タイミング調整制御レジスター１９０は、出力データレジスター１９２と、タイミング調整強制イネーブルレジスター１９４と、タイミング調整イネーブルレジスター１９６とを備えている。
【０１０６】
出力データレジスター１９２には、表示データ供給装置２０等により、表示データ供給装置２０からデータ受信回路１００ａに送信されるデータの値が設定される。出力データレジスター１９２に「（０）１６」が設定されたとき、「（０）１６」値に対応した４ビットのデータがパルス幅変調されたデータがデータ受信回路１００ａにおいて受信される。また、出力データレジスター１９２に「（Ｆ）１６」が設定されたとき、「（Ｆ）１６」値に対応した４ビットのデータがパルス幅変調されたデータがデータ受信回路１００ａにおいて受信される。
【０１０７】
タイミング調整強制イネーブルレジスター１９４には、表示データ供給装置２０等により、強制的にタイミング調整制御を行うことを指示するイネーブルビットが設定される。タイミング調整強制イネーブルレジスター１９４にイネーブルビットが設定されたとき、データ受信回路１００ａは、出力データレジスター１９２に設定された値の取込タイミングを規定するための遅延値を調整する制御を強制的に行う。
【０１０８】
タイミング調整イネーブルレジスター１９６には、表示データ供給装置２０等により、タイミング調整制御を行うことを指示するイネーブルビットが設定される。タイミング調整イネーブルレジスター１９６にイネーブルビットが設定されたとき、データ受信回路１００ａは、例えば帰線期間中に、出力データレジスター１９２に設定された値の取込タイミングを規定するための遅延値を調整する制御を行う。
【０１０９】
表示データ供給装置２０等によりタイミング調整強制イネーブルレジスター１９４又はタイミング調整イネーブルレジスター１９６にイネーブルビットが設定されると、データ受信回路１００ａは、次のようなタイミング調整制御を行う。そして、タイミング調整制御の結果、遅延制御レジスター１６０には、最適な制御値が設定される。
【０１１０】
図１２及び図１３に、第２の実施形態におけるタイミング調整制御の動作例のフロー図を示す。図１３は、図１２のステップＳ１１において行われる動作例のフロー図を表す。なお、図１２及び図１３に示すフローは、図５の遅延調整ステップとしてのステップＳ１において行われることが望ましい。
【０１１１】
まず、データ受信回路１００ａは、タイミング調整制御回路２００において、強制キャリブレーションの指示の有無を判定する（ステップＳ１０）。具体体には、ステップＳ１０において、タイミング調整制御回路２００は、タイミング調整強制イネーブルレジスター１９４にイネーブルビットが設定されているか否かを判定する。タイミング調整強制イネーブルレジスター１９４にイネーブルビットが設定されているとき（ステップＳ１０：Ｙ）、タイミング調整制御回路２００は、タイミング調整制御を行い（ステップＳ１１）、一連の処理を終了する（エンド）。
【０１１２】
タイミング調整強制イネーブルレジスター１９４にイネーブルビットが設定されていないとき（ステップＳ１０：Ｎ）、タイミング調整制御回路２００は、タイミングキャリブレーションの指示の有無を判定する（ステップＳ１２）。具体的には、ステップＳ１２では、タイミング調整制御回路２００は、タイミング調整イネーブルレジスター１９６にイネーブルビットが設定されているか否かを判定する。タイミング調整イネーブルレジスター１９６にイネーブルビットが設定されているとき（ステップＳ１２：Ｙ）、タイミング調整制御回路２００は、帰線期間中に、タイミング調整制御を行う。即ち、タイミング調整制御回路２００は、垂直同期信号ＶＳＹＮＣがアクティブになるまで待つ（ステップＳ１３：Ｎ）。垂直同期信号ＶＳＹＮＣがアクティブになると（ステップＳ１３：Ｙ）、タイミング調整制御回路２００は、所定ライン数分の水平同期信号ＨＳＹＮＣがアクティブになるまで待つ（ステップＳ１４：Ｎ）。所定ライン数分の水平同期信号ＨＳＹＮＣがアクティブになったとき（ステップＳ１４：Ｙ）、タイミング調整制御回路２００は、タイミング調整制御を行い（ステップＳ１１）、一連の処理を終了する（エンド）。
【０１１３】
ステップＳ１１では、図１３に示すように、タイミング調整制御回路２００は、出力データレジスター１９２に設定された値が「（０）１６」であるか否かを判定する（ステップＳ２０）。出力データレジスター１９２に「（０）１６」が設定されているとき（ステップＳ２０：Ｙ）、タイミング調整制御回路２００は、所定の期間だけ待機する（ステップＳ２１）。この所定の期間内に、表示データ供給装置２０からパルス幅が最短のデータが送信され、データ受信回路１００ａのパルス幅検出回路１５０において受信データが検出される。
【０１１４】
ステップＳ２１に続いて、タイミング調整制御回路２００は、パルス幅検出回路１５０からのエラー検出結果信号ＥＲＲに基づいて、エラーの有無を判定する（ステップＳ２２）。エラー検出結果信号ＥＲＲに基づいてエラーがないと判定されたとき（ステップＳ２２：Ｙ）、タイミング調整制御回路２００は、受信データＲＤ＜３：０＞に基づいてパルス幅が「０」であるか否かを判定する（ステップＳ２３）。パルス幅が「０」であるとき（ステップＳ２３：Ｙ）、タイミング調整制御回路２００は、現在の遅延値に対応した制御値を、遅延回路制御レジスター１６２に設定し（ステップＳ２４）、一連の処理を終了する（エンド）。
【０１１５】
ステップＳ２２においてエラー検出結果信号ＥＲＲに基づいてエラーがあると判定されたとき（ステップＳ２２：Ｎ）、タイミング調整制御回路２００は、遅延回路制御レジスター１６２に設定された制御値を増加させて（ステップＳ２５）、ステップＳ２１に戻る。
【０１１６】
ステップＳ２３においてパルス幅が「０」でないとき（ステップＳ２３：Ｎ）、タイミング調整制御回路２００は、遅延回路制御レジスター１６２に設定された制御値を減少させて（ステップＳ２６）、ステップＳ２１に戻る。
【０１１７】
出力データレジスター１９２に「（０）１６」が設定されていないとき（ステップＳ２０：Ｎ）、タイミング調整制御回路２００は、出力データレジスター１９２に設定された値が「（Ｆ）１６」であるか否かを判定する（ステップＳ２７）。
【０１１８】
出力データレジスター１９２に「（Ｆ）１６」が設定されているとき（ステップＳ２７：Ｙ）、タイミング調整制御回路２００は、所定の期間だけ待機する（ステップＳ２８）。この所定の期間内に、表示データ供給装置２０からパルス幅が最長のデータが送信され、データ受信回路１００ａのパルス幅検出回路１５０において受信データが検出される。
【０１１９】
ステップＳ２８に続いて、タイミング調整制御回路２００は、パルス幅検出回路１５０からのエラー検出結果信号ＥＲＲに基づいて、エラーの有無を判定する（ステップＳ２９）。エラー検出結果信号ＥＲＲに基づいてエラーがないと判定されたとき（ステップＳ２９：Ｙ）、タイミング調整制御回路２００は、受信データＲＤ＜３：０＞に基づいてパルス幅が「１５」であるか否かを判定する（ステップＳ３０）。パルス幅が「１５」であるとき（ステップＳ３０：Ｙ）、タイミング調整制御回路２００は、現在の遅延値に対応した制御値を、出力バッファー制御レジスター１６４と、容量値制御レジスター１６６と、クロックバッファー制御レジスター１６８と、終端回路制御レジスター１７０に設定し（ステップＳ３１）、一連の処理を終了する（エンド）。
【０１２０】
ステップＳ２９においてエラー検出結果信号ＥＲＲに基づいてエラーがあると判定されたとき（ステップＳ２９：Ｎ）、タイミング調整制御回路２００は、出力バッファー制御レジスター１６４と、容量値制御レジスター１６６と、クロックバッファー制御レジスター１６８と、終端回路制御レジスター１７０のいずれかに設定された制御値を増加させて（ステップＳ３２）、ステップＳ２８に戻る。
【０１２１】
ステップＳ３０においてパルス幅が「１５」でないとき（ステップＳ３０：Ｎ）、タイミング調整制御回路２００は、出力バッファー制御レジスター１６４と、容量値制御レジスター１６６と、クロックバッファー制御レジスター１６８と、終端回路制御レジスター１７０のいずれかに設定された制御値を減少させて（ステップＳ３３）、ステップＳ２８に戻る。
【０１２２】
出力データレジスター１９２に「（Ｆ）１６」が設定されていないとき（ステップＳ２７：Ｎ）、タイミング調整制御回路２００は、一連の処理を終了する（エンド）。
【０１２３】
このように、第２の実施形態では、受信データのパルス幅が最短となる「（０）１６」をパルス幅変調した第１のデータと、受信データのパルス幅が最長となる「（Ｆ）１６」をパルス幅変調した第２のデータとを用いて、データ受信回路１００ａの遅延手段の遅延値を調整する。ここで、データ受信回路１００ａの遅延手段は、遅延回路１１０、出力バッファー１２０、遅延回路ＤＣ０〜ＤＣ１９、クロックバッファーＣＢ０〜ＣＢ１９、及び終端回路１３２の少なくとも１つを含む。
【０１２４】
これにより、パルス幅が最短となる受信データに基づいて遅延値を調整することで、例えばＨレベル固定期間ｔ０の終了タイミングを規定することができる。また、パルス幅が最短となる受信データに基づいて遅延値を調整することで、Ｌレベル固定期間ｔ１の下位タイミングを規定することができる。この結果、１サイクル期間内のＨレベル固定期間ｔ０及びＬレベル固定期間ｔ１を除く期間内において、１５カ所の刻み幅が自動的に規定される。
【０１２５】
以上説明したように、第２の実施形態によれば、強制的に、又は所定の期間中に、遅延回路１１０、出力バッファー１２０、遅延回路ＤＣ０〜ＤＣ１９、クロックバッファーＣＢ０〜ＣＢ１９、及び終端回路１３２の制御値を決定することができる。これにより、動作中においても最適な制御値が常に設定された状態となり、安定して、多ビット化されたパルス幅変調されたデータを受信することができる。従って、測定機器の測定限界を超えた周波数であっても、低コストで、大容量の表示データを高速に送受信することができるようになる。
【０１２６】
〔変形例〕
第１の実施形態又は第２の実施形態では、遅延回路１１０の構成として、例えば図６に示す構成を例に説明したが、本発明に係る実施形態は、これに限定されるものではない。
【０１２７】
図１４に、第１の実施形態又は第２の実施形態の変形例における遅延回路の構成例を示す。
【０１２８】
本変形例における遅延回路１１０は、複数の第１の遅延素子ＤＳ１と、複数の第２の遅延素子ＤＳ２と、出力選択部ＳＥＬとを備えている。複数の第１の遅延素子ＤＳ１は、縦続に接続されており、初段の第１の遅延素子ＤＳ１の入力には表示データ供給装置２０からの受信データＤが入力され、各第１の遅延素子ＤＳ１の出力が出力選択部ＳＥＬに接続されている。また、各第１の遅延素子ＤＳ１の出力は、各第２の遅延素子ＤＳ２を介して、出力選択部ＳＥＬにも接続さている。
【０１２９】
第２の遅延素子ＤＳ２は、互いに異なる抵抗値を有する複数の抵抗素子のいずれか１つを介して高電位側電源に接続され、出力信号の立ち上がりの遅延時間を調整することができるようになっている。また、第２の遅延素子ＤＳ２は、互いに異なる抵抗値を有する複数の抵抗素子のいずれか１つを介して低電位側電源に接続され、出力信号の立ち下がりの遅延時間を調整することができるようになっている。
【０１３０】
遅延制御回路１８０は、遅延回路制御レジスター１６２に設定された制御値に応じた制御信号Ｃ１を、複数の第２の遅延素子ＤＳ２及び出力選択部ＳＥＬに出力する。各第２の遅延素子ＤＳ２は、制御信号Ｃ１に基づいて選択された抵抗素子を介して、高電位側電源及び低電位側電源に接続される。出力選択部ＳＥＬは、制御信号Ｃ１に基づいて、複数の第１の遅延素子ＤＳ１の出力及び複数の第２の遅延素子ＤＳ２の出力のうちいずれか１つを選択し、選択された経路を介した信号を出力信号として出力バッファー１２０に出力する。
【０１３１】
本変形例における遅延回路１１０によれば、図６に示す構成を有する遅延回路に比べて、より高精度に遅延値を微調整することができるようになる。
【０１３２】
〔その他〕
図１５に、図１の表示データ供給装置２０から表示ドライバー３０に供給される表示データの説明図を示す。表示データが１２ビットのＤ１１〜Ｄ０により構成され、Ｄ１１が上位ビット側、Ｄ０が下位ビット側とする。
【０１３３】
このような表示データを表示ドライバー３０に送信するとき、表示データ供給装置２０は、４ビットずつに分割して、分割後のデータに対してパルス幅変調を行う。
【０１３４】
ここで、表示データについては、上位ビット側が下位ビット側に比べて輝度の変化に大きく寄与する。そこで、図１５に示すように、第１のグループをＤ１１，Ｄ８，Ｄ５，Ｄ２、第２のグループをＤ１０，Ｄ７，Ｄ４，Ｄ１、第３のグループをＤ９，Ｄ６，Ｄ３，Ｄ０とし、各グループの上位ビットをＤ１１，Ｄ１０，Ｄ９とする。従って、各グループの４ビットデータをパルス幅変調すると、パルスの立ち下がりエッジ付近でノイズ等によりビットエラーが発生したとしても、下位ビットが検出されず、上位ビットに対応したパルス幅について高い確率で検出することができる。そのため、このようなデータを用いて表示パネル４０を駆動した場合でも、表示画像に対する影響が軽微となる。
【０１３５】
〔電子機器〕
上記のいずれかの実施形態又はその変形例におけるデータ受信回路を備えた表示ドライバーは、例えば次のような電子機器に適用することができる。
【０１３６】
図１６（Ａ）、図１６（Ｂ）に、上記のいずれかの実施形態又はその変形例におけるデータ受信回路を備えた表示ドライバーを有する電子機器の構成を示す斜視図を示す。図１６（Ａ）は、モバイル型のパーソナルコンピューターの構成の斜視図を表す。図１６（Ｂ）は、携帯電話機の構成の斜視図を表す。
【０１３７】
図１６（Ａ）に示すパーソナルコンピューター５００は、本体部５１０と、表示部５２０とを備えている。表示部５２０は、上記のいずれかの実施形態又はその変形例におけるデータ受信回路を備えた表示ドライバーを備えている。本体部５１０には、キーボード５３０が設けられる。キーボード５３０を介した操作情報が図示しない制御部によって解析され、その操作情報に応じて表示部５２０に画像が表示される。この表示部５２０は高速な信号の送受信が可能となるため、低コストで非常に高精細な表示が可能なパーソナルコンピューター５００を提供することができる。
【０１３８】
図１６（Ｂ）に示す携帯電話機６００は、本体部６１０と、表示部６２０とを備えている。表示部６２０は、上記のいずれかの実施形態又はその変形例におけるデータ受信回路を備えた表示ドライバーを備えている。本体部６１０には、キー６３０が設けられる。キー６３０を介した操作情報が図示しない制御部によって解析され、その操作情報に応じて表示部６２０に画像が表示される。この表示部６２０は高速な信号の送受信が可能となるため、低コストで非常に高精細な表示が可能な携帯電話機６００を提供することができる。
【０１３９】
なお、上記のいずれかの実施形態又はその変形例におけるデータ受信回路を備えた表示ドライバーが実装される電子機器として、図１６（Ａ）、図１６（Ｂ）に示すものに限定されるものではない。例えば、情報携帯端末（ＰＤＡ：Personal Digital Assistants）、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャー、電子手帳、電子ペーパー、電卓、ワードプロセッサー、ワークステーション、テレビ電話、ＰＯＳ（Point of sale system）端末、プリンター、スキャナー、複写機、ビデオプレーヤー、タッチパネルを備えた機器等が挙げられる。上記のいずれかの実施形態又はその変形例によれば、上記の電子機器において、高速な信号の正確な受信により、大容量且つ高速な処理の実現に寄与することができる。
【０１４０】
以上、本発明に係るデータ受信回路、電子機器、及びデータ受信方法等を上記のいずれかの実施形態又はその変形例に基づいて説明したが、本発明は上記のいずれかの実施形態又はその変形例に限定されるものではない。例えば、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、次のような変形も可能である。
【０１４１】
（１）上記のいずれかの実施形態又はその変形例では、本発明に係るデータ受信回路が表示ドライバーに実装される例を説明したが、本発明は、これに限定されるものではない。即ち、本発明に係るデータ受信回路が、表示に関係しないものに適用することができるのは言うまでもない。
【０１４２】
（２）上記のいずれかの実施形態又はその変形例において、データ受信回路が、取込データＤＬ０〜ＤＬ１９を出力するものとして説明したが、本発明は、これに限定されるものではない。例えば、データ受信回路は、取込データＤＬ０〜ＤＬ１７を出力する構成を有していてもよい。また、エラー検出結果信号ＥＲＲを出力しない場合には、データ受信回路は、取込データＤＬ１〜ＤＬ１６を出力する構成を有していてもよい。
【０１４３】
（３）上記のいずれかの実施形態又はその変形例では、主として、４ビットの表示データに対してパルス幅変調を行うものとして説明したが、本発明は、これに限定されるものではない。例えば、４ビット以外の複数ビットの表示データに対してパルス幅変調を行うものに適用することができる。
【０１４４】
（４）上記のいずれかの実施形態又はその変形例では、Ｈレベルの幅を検出するために、受信データの立ち上がりを基準タイミングとし、立ち下がりエッジの位置を変調させるパルス幅変調を例に説明したが、本発明は、これに限定されるものではない。例えば、Ｌレベルの幅を検出する場合にも、本発明を適用することができる。この場合、受信データの立ち下がりエッジの位置が変調されるため、複数の取込タイミングとして、基準タイミングに近い取込タイミングほど刻み幅を大きくする。そして、図２に示すＬレベル固定期間の終了タイミングである受信データの立ち上がりエッジを基準に、Ｌレベルの幅を検出するようにすればよい。
【０１４５】
（５）第２の実施形態では、タイミング調整イネーブルレジスター１９６にイネーブルビットが設定されたとき、帰線期間中にタイミング調整制御を行う例を説明したが、本発明は、これに限定されるものではない。
【０１４６】
（６）上記のいずれかの実施形態又はその変形例において、本発明をデータ受信回路、電子機器、及びデータ受信方法等として説明したが、本発明は、これに限定されるものではない。例えば、本発明に係るデータ受信方法の処理手順が記述されたプログラム、このプログラムが記録された記録媒体であってもよい。
【符号の説明】
【０１４７】
１０…電子機器、  ２０…表示データ供給装置、  ２２…表示データ生成回路、
２４…データ送信回路、  ２６…ＰＬＬ回路、  ２８…送信制御部、
３０…表示ドライバー、  ３２…駆動回路、  ４０…表示パネル、
１００，１００ａ…データ受信回路、  １１０…遅延回路（データ遅延部）
１２０…出力バッファー、  １３０…取込タイミング生成回路（取込タイミング生成部）、  １３２…終端回路、  １３４…容量初期化回路、
１４０…データ取込回路（データ取込部）、  １４２…リセット回路、
１５０…パルス幅検出回路（受信データ検出部）、  １５２…上位ビットデコーダー、
１６０…遅延制御レジスター、
１６２…遅延回路制御レジスター（第１の遅延設定レジスター）、
１６４…出力バッファー制御レジスター（第２の遅延設定レジスター）、
１６６…容量値制御レジスター（第３の遅延設定レジスター）、
１６８…クロックバッファー制御レジスター（第４の遅延設定レジスター）、
１７０…終端回路制御レジスター（第５の遅延設定レジスター）、
１８０，１８０ａ…遅延制御回路、  １９０…タイミング調整制御レジスター、
１９２…出力データレジスター、  １９４…タイミング調整強制イネーブルレジスター、
１９６…タイミング調整イネーブルレジスター、  ２００…タイミング調整制御回路、
Ｃ１〜Ｃ５…制御信号、  ＣＢ０〜ＣＢ１９…クロックバッファー、
ＣＬ０〜ＣＬ１９…取込クロック、  Ｄ，ＲＤ…受信データ、
ＤＣ０〜ＤＣ１９…遅延回路、  ＤＦ０〜ＤＦ１９…フリップフロップ、
ＤＬ０〜ＤＬ１９…取込データ、  ＤＳ１…第１の遅延素子、
ＤＳ２…第２の遅延素子、  ＥＲＲ…エラー検出結果信号、  ｔ０…Ｈレベル固定期間、
ｔ１…Ｌレベル固定期間、  ｔｗ０〜ｔｗ１５…刻み幅、  ＳＥＬ…出力選択部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
0005987371.tif 000016
【図１５】
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【図１６】
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