【手続補正書】
【提出日】平成23年5月9日(2011.5.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の時間に第１の位相関係を有する第１及び第２の非同期クロック信号を受信するステップと、
前記第１クロックの遷移で前記第２クロック信号をサンプリングするステップと、
前記サンプルを記憶するステップと、
前記サンプルを分析して、前記第１クロック信号に対する前記第２クロック信号の前記第１の位相関係を確かめ、そして前記第１の位相関係の表現を与えるステップと、
を備えた方法。
【請求項２】
前記第１の位相関係を回路のシミュレーションに使用することを更に含む、請求項１に記載の方法。
【請求項３】
前記第１及び第２のクロック信号に非同期であると共に第２の時間に前記第１クロック信号と第２位相関係を有する第３クロック信号を受信するステップと、
前記第１クロックの遷移で前記第３クロック信号をサンプリングするステップと、
前記第３クロック信号のサンプルを記憶するステップと、
前記サンプルを分析して、前記第１及び第３クロックの前記第２位相関係を確かめると共に、前記第２位相関係の表現を与えるステップと、
を更に備えた請求項１に記載の方法。
【請求項４】
前記第１及び第２のクロック信号は、初期条件信号を与えるために設計ロジック及び複製ロジックを含む回路により受信される、請求項１に記載の方法。
【請求項５】
前記第１及び第２のクロック信号は、初期条件信号を与えるために設計メモリ及び設計レジスタと、複製メモリ及び複製レジスタとを含む回路により受信される、請求項１に記載の方法。
【請求項６】
前記第１及び第２のクロック信号は、ロジックと、入力信号及び遅延入力信号を前記ロジックへマルチプレクスするマルチプレクサと、前記ロジックから出力信号及び遅延出力信号を与えて初期条件信号を与えるデマルチプレクサとを含む回路によって受信される、請求項１に記載の方法。
【請求項７】
実行時に、コンピュータが、
第１の時間に第１の位相関係を有する第１及び第２の非同期クロック信号を受信し、
前記第１クロックの遷移で前記第２クロック信号をサンプリングし、
前記サンプルを記憶し、
前記サンプルを分析して、前記第１クロック信号に対する前記第２クロック信号の前記第１の位相関係を確かめ、そして前記第１の位相関係の表現を与える、
ことを行う回路の記述を作成するようにさせるインストラクションを含むマシン読み取り可能な媒体を備えた装置。
【請求項８】
前記インストラクションは、実行時に、コンピュータが、前記第１の位相関係を回路のシミュレーションに使用するようにさせる、請求項７に記載の装置。
【請求項９】
前記記述される回路は、初期条件信号を与えるために設計ロジック及び複製ロジックを備えた、請求項７に記載の装置。
【請求項１０】
前記記述される回路は、初期条件信号を与えるために設計メモリ及び設計レジスタと、複製メモリ及び複製レジスタとを備えた、請求項７に記載の装置。
【請求項１１】
前記記述される回路は、ロジックと、入力信号及び遅延入力信号を前記ロジックへマルチプレクスするマルチプレクサと、前記ロジックから出力信号及び遅延出力信号を与えて初期条件信号を与えるデマルチプレクサとを含む、請求項７に記載の装置。
【請求項１２】
第１の時間に第１の位相関係を有する第１及び第２の非同期クロック信号を受信し、
前記第１クロックの遷移で前記第２クロック信号をサンプリングし、
前記サンプルを記憶し、
前記サンプルを分析して、前記第１クロック信号に対する前記第２クロック信号の前記第１の位相関係を確かめ、そして前記第１の位相関係の表現を与える、
回路の記述を作成することを含む方法。
【請求項１３】
前記第１の位相関係を回路のシミュレーションに使用することを更に含む、請求項１２に記載の方法。
【請求項１４】
前記記述される回路は、初期条件信号を与えるために設計ロジック及び複製ロジックを備えた、請求項１２に記載の方法。
【請求項１５】
第１の時間に第１の位相関係を有する第１及び第２の非同期クロック信号を受信するための受信回路と、
前記第１クロックの遷移で前記第２クロック信号をサンプリングするためのサンプリング回路と、
前記サンプルを記憶するための記憶回路と、
前記サンプルを分析して、前記第１クロック信号に対する前記第２クロック信号の前記第１の位相関係を確かめ、そして前記第１の位相関係の表現を与える分析ロジックと、
を備えた装置。
【請求項１６】
前記受信回路及び分析ロジックは、単一の集積回路チップの一部分である、請求項１５に記載の装置。
【請求項１７】
チップインターフェイスと、このチップインターフェイスに第１の位相関係を与えるための回路とを更に備えた、請求項１５に記載の装置。
【請求項１８】
第１の時間に第１及び第２の非同期クロック信号を受信するステップであって、それら第１及び第２のクロックは第１の時間に第１の位相関係を有するものであるステップと、  前記第２クロック信号から中間信号を発生するステップと、
前記第１クロック信号の遷移で前記中間信号をサンプリングするステップと、
前記サンプリングされた中間信号を処理するステップと、
前記処理されたサンプリングされた中間信号のサンプルを記憶するステップと、
前記サンプルを分析して、前記第１の時間における前記第１クロック信号に対する前記第２クロック信号の前記位相関係を確かめ、そして前記位相関係の表現を与えるステップと、
を備えた方法。
【請求項１９】
前記第１及び第２のクロック信号に対して非同期の第３クロック信号を受信して、その第３クロック信号を、第２クロック信号と同様に処理するステップを更に備えた、請求項１８に記載の方法。
【請求項２０】
前記中間信号は、前記第１クロックによる前記第２クロックのクロック遷移の検出を表す、請求項１８に記載の方法。
【請求項２１】
第１の時間に第１及び第２の非同期クロック信号を受信する回路であって、それら第１及び第２のクロックは第１の時間に第１の位相関係を有するものである回路と、
前記第２クロック信号から中間信号を発生する回路と、
前記第１クロック信号の遷移で前記中間信号をサンプリングする回路と、
前記サンプリングされた中間信号を処理する回路と、
前記処理されたサンプリングされた中間信号のサンプルを記憶する回路と、
前記サンプルを分析して、前記第１の時間における前記第１クロック信号に対する前記第２クロック信号の前記位相関係を確かめ、そして前記位相関係の表現を与える分析ロジックと、
の記述を作成することを含む方法。
【請求項２２】
第１の時間に第１及び第２の非同期クロック信号を受信する回路であって、それら第１及び第２のクロックは第１の時間に第１の位相関係を有するものである回路と、
前記第２クロック信号から中間信号を発生する回路と、
前記第１クロック信号の遷移で前記中間信号をサンプリングする回路と、
前記サンプリングされた中間信号を処理する回路と、
前記処理されたサンプリングされた中間信号のサンプルを記憶する回路と、
前記サンプルを分析して、前記第１の時間における前記第１クロック信号に対する前記第２クロック信号の前記位相関係を確かめ、そして前記位相関係の表現を与える分析ロジックと、
を備えた装置。
【請求項２３】
前記中間信号は、前記第１クロックによる前記第２クロックのクロック遷移の検出を表す、請求項２２に記載の装置。