【事件の表示】
　特願２００１−１７１０５０「多層マイクロ電子デバイスおよびその形成方法」拒絶査定不服審判事件〔平成１４年　１月１８日出願公開，特開２００２−　１６０７０〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
１　手続の経緯
  本願は，平成１３年６月６日（パリ条約による優先権主張２０００年６月７日，米国）の出願であって，平成１８年１１月３０日付けの拒絶理由通知に対して，平成１９年３月５日に手続補正書及び意見書が提出されたが，平成１９年１０月１２日付けで拒絶査定がなされ，これに対し，平成２０年１月１０日に審判請求がされたものである。
　
２　本願発明
　本願の請求項１〜１４に係る発明は，平成１９年３月５日に提出された手続補正書における特許請求の範囲の請求項１〜１４に記載された事項により特定されるとおりのものであり，そのうち請求項１に係る発明（以下，「本願発明」という。）は，次のとおりのものである。 
「【請求項１】
　多層マイクロ電子デバイスであって、
　デュアル・ダマシン・プロセスによって形成された上層配線と、
　前記上層配線を相互接続する下層相互接続と、
　前記上層と下層とを分離する誘電体層を含み、
　前記上層配線は少なくとも１００マイクロメートルの長さの線部分と、該線部分の両端に設けられた２つのビアであって、前記誘電体層を通って前記下層相互接続に電気的に接続された、ビアとを有し、
　前記上層配線は、
　物理気相付着によって付着させたアルミニウム含有導体と、
　前記アルミニウム含有導体の側面及び底面を覆う拡散障壁を有し、
　　前記拡散障壁は、
　　　物理気相付着によって付着され、前記誘電体層及び前記下層相互接続と接触するチタン層と、
　　　化学気相付着によって付着され、前記誘電体層および前記下層相互接続から前記チタン層によって分離された窒化チタン層と、
　　　化学気相付着によって付着され、前記窒化チタン層および前記アルミニウム含有導体と接触し、前記チタン層から前記窒化チタン層によって分離されたアルミニウム層とを含む、多層マイクロ電子デバイス。」
　
３　引用例の記載と引用発明
３−１　引用例１の記載
　原査定の拒絶の理由に引用された，本願の優先権主張日前に外国において頒布された刊行物である R.Iggulden et al, Dual damascene aluminum for 1-Gbit DRAMs，SOLID STATE TECHNOLOGY，１９９８年１１月，vol.41, no.11，pp.37-44（以下「引用例１」という。）には，図１〜５とともに，次の記載がある。（翻訳文は当審による。以下同じ。なお，引用例１の第３７頁左欄第２段落に照らして，「ＤＤ」を「デュアルダマシン」と訳した。）
（１）The DD process begins with a single oxide deposition serving as the inter-level and inter-metal dielectric.
（訳文）「デュアルダマシンプロセスは，レベル間及び金属間誘電体の役割を果たす単層の酸化物堆積から始まる。」（第３７頁右欄第２行〜第３行）
　
（２）Vias are defined by DUV photolithography and an etch stopping on the underlying metal. Wires are then defined by DUV photolithography and a timed etch stopping in the oxide. In other scenarios, the wire can be etched first or a hard mask can be deposited as an etch stop between the via dielectric and the wire dielectric. The via/wire recesses are then filled using a multistep metallization process. The wires are isolated and planarized using a noncorrosive Al CMP process;
（訳文）「ビアはＤＵＶフォトリソグラフィと下層金属上で停止するエッチングにより画定される。そして配線はＤＵＶフォトリソグラフィと酸化物中で停止するように時間が制限されたエッチングにより画定される。別のシナリオでは，配線が先にエッチングされることや，ハードマスクがビア誘電体と配線誘電体の間にエッチストップとして堆積されることもできる。そしてビア／配線凹部は多段階メタライゼーションプロセスを用いて充填される。配線は非浸食Ａｌ　ＣＭＰプロセスを用いて分離され平坦化される。」（第３７頁右欄第６行〜第１３行）
　
（３） The first three metal levels (C1/M1, V2/M2, and V3/M3) consist of DD structures (C = contact, V = via, and M = metal line). The DD processes begin with the deposition of a SiO2 dielectric layer for both the contact or via level and the wiring level. First, the via is etched with a process that is selective to metal. It has a top diameter of 0.22 μm. The line is then etched in a timed process exhibiting a minimum pitch of 0.35 μm in the memory arrays.
（訳文）「最初の３つの金属レベル（Ｃ１／Ｍ１，Ｖ２／Ｍ２，及びＶ３／Ｍ３）はデュアルダマシン構造からなる（Ｃ＝コンタクト，Ｖ＝ビア，及びＭ＝金属線）。デュアルダマシンプロセスは，コンタクト又はビアレベル及び配線レベルに対するＳｉＯ2誘電体層の堆積から始まる。最初に，ビアが金属と選択性のあるプロセスによりエッチングされる。その上端の直径は０．２２μｍである。そして時間制限されたプロセスにより線がエッチングされ，メモリアレイにおいて０．３５μｍの最小ピッチを呈する。」（第３７頁右欄第１６行〜第２３行）
　
（４） Subsequently, the metal is deposited into the DD structures. A two-step metal CMP process is used to achieve planarization after the deposition, with the first step used to remove the Al or W and the second step used to remove the liners. The C1/M1 level is lined with nitrided Ti and then filled with a CVD W process, and the V2/M2 and V3/M3 levels are filled with an Al metallization scheme.
（訳文）「続いて，金属がデュアルダマシン構造内に堆積される。二段階の金属ＣＭＰプロセスが堆積後の平坦化の達成のために用いられ，第一の段階はＡｌ又はＷを除去するために用いられ，第二の段階はライナーを除去するために用いられる。Ｃ１／Ｍ１階層はＴｉ窒化物で下張りされてからＣＶＤ　Ｗプロセスで充填され，そしてＶ２／Ｍ２及びＶ３／Ｍ３階層はＡｌメタライゼーション方式により充填される。」（第３８頁左欄第３行〜第９行）
　
（５） Al dual damascene metallization sequences stem from a basic process flow: degas/sputter clean/wetting and contacting layer/barrier layer/cold seed layer/hot bulk layer. The initial layer wets the oxide and metal surface in the trenches and vias, and acts as a getter to absorb any contaminants at the via bottom. The barrier layer curbs the formation of undesirable intermetallic compounds that increase contact resistance and can lead to device failure. The seed layer coats the liner with a thin conformal base to enhance surface diffusion during reflow. 
（訳文）「Ａｌデュアルダマシンメタライゼーション形成手順は次の基本プロセスフローによる：脱ガス／スパッタクリーニング／湿潤及びコンタクト層／バリア層／低温シード層／高温バルク層。最初の層はトレンチ及びビア内の酸化物及び金属の表面を濡らし，ビアの底部において汚染物質を吸収するゲッタとして作用する。バリア層はコンタクト抵抗を増大させデバイス故障につながり得る望ましくない金属間化合物の形成を抑制する。シード層はリフローの間に表面拡散を促進するための薄いコンフォーマルな下地としてライナーを覆う。」（第３８頁右欄第１０行〜第４３頁左欄第１行）
　
（６） Many advanced metallization techniques were investigated, including ionized PVD, advanced magnetron PVD, high-pressure fill, and a CVD/PVD process. The CVD/PVD process was the most robust of the options, with the best electrical results, the best reliability, and the most extendibility.
（訳文）「イオン化ＰＶＤ，先進マグネトロンＰＶＤ，高圧充填，そしてＣＶＤ／ＰＶＤプロセスを含む，多くの先進的なメタライゼーション技術が調査された。それらの中でもＣＶＤ／ＰＶＤプロセスが最も強固であり，電気的な結果においても，信頼性においても，拡張性においても最善であった。」（第４３頁左欄第１１行〜第１５行）
　
（７） The CVD/PVD process sequence is degas/sputter clean/ionized-PVD Ti/CVD TiN/CVD Al/PVD AlCu (0.5 wt%). The ionized-PVD Ti liner provides good bottom coverage and moderate sidewall coverage at a thickness no greater than 40 nm. The CVD TiN liner provides excellent conformality and good barrier properties at a thickness =10 nm. The CVD Al liner provides excellent conformality and good wettability at a thickness =100 nm. The PVD AlCu deposited at a temperature 430℃ provides a final metal stack with void-free filling and minimized intermetallic formation.
（訳文）「ＣＶＤ／ＰＶＤプロセス手順は脱ガス／スパッタクリーニング／イオン化ＰＶＤ／ＣＶＤ　ＴｉＮ／ＣＶＤ　Ａｌ／ＰＶＤ　ＡｌＣｕ（０．５重量％）である。イオン化ＰＶＤ　Ｔｉライナーは厚さ４０ｎｍ以下で良好な底部被覆と適度な側壁被覆をもたらす。ＣＶＤ　ＴｉＮライナーは厚さ＝１０ｎｍで優れた共形性と良好なバリア性をもたらす。ＣＶＤ　Ａｌライナーは厚さ＝１００ｎｍで優れた共形性と良好な濡れ性をもたらす。ＰＶＤ　ＡｌＣｕは温度＜４３０℃で堆積され，ボイドがなく充填され金属間化合物形成が最小限である最上層金属堆積物をもたらす。」（第４３頁右欄第３行〜第１２行）
　
（８） The new CVD/PVD process strongly suppresses TiAl3 formation, compared to a standard Al reflow process (Fig. 4) [7].
（訳文）「新しいＣＶＤ／ＰＶＤプロセスは，標準的なＡｌリフロープロセスと比較して強力にＴｉＡｌ3の形成を抑える（図４）［７］。」（第４３頁右欄第２０行〜第２２行）
　
（９） The mean-time-to-failure of the Al DD structures filled with the advanced CVD/PVD process is nine times greater than structures formed with a conventional Al RIE process (Fig. 5)
（訳文）「先進のＣＶＤ／ＰＶＤプロセスで充填されたＡｌデュアルダマシン構造の平均障害発生時間は従来のＡｌ　ＲＩＥプロセスで形成された構造よりも９倍も長い（図５）。」（第４４頁右欄第２３行〜第２６行）
　
（１０）図３（ｂ）には，Ｍ２及びＶ２を相互接続する下層のＭ１と，Ｍ２の両端に設けられた２つのＶ２が，Ｍ１と相互接続した構造が示されている。
　
（１１）図４には，Ｍ２の断面構造として，ＣＶＤ／ＰＶＤ　Ａｌと，その側面及び底面を覆うＴｉ／ＣＶＤ　ＴｉＮが示されている。
　
３−２　引用例１の記載事項の整理
　上記３−１（１）〜（１１）を整理すると，引用例１には次のことが記載されているといえる。
（ア）上記３−１（３）の「最初の３つの金属レベル（Ｃ１／Ｍ１，Ｖ２／Ｍ２，及びＶ３／Ｍ３）はデュアルダマシン構造からなる（Ｃ＝コンタクト，Ｖ＝ビア，及びＭ＝金属線）。」との記載から，引用例１にはデュアルダマシン構造の「ビア２／金属線２」が記載されている。
（イ）上記３−１（１０）から，「金属線１」（Ｍ１）は「ビア２／金属線２」を相互接続している下層の金属線であると認められる。
（ウ）上記３−１（１）及び３−１（３）の「デュアルダマシンプロセスは，コンタクト又はビアレベル及び配線レベルに対するＳｉＯ2誘電体層の堆積から始まる。」との記載から，引用例１の「ＳｉＯ2誘電体層」は，「金属線１」と「ビア２／金属線２」とを分離する層であると認められる。
（エ）上記３−１（１０）から，「ビア２／金属線２」は，「金属線２」と，「金属線２」の両端に設けられ，下層の「金属線１」に接続する２つの「ビア２」を有することが記載されている。また，上記３−１（１）〜（４）の記載に照らして，図３（ｂ）に示された構造は「デュアルダマシン構造」であるといえるから，「ビア２」が誘電体層を通って「金属線１」に接続されていることは明らかである。
（オ）上記３−１（２）の「ビア／配線凹部は多段階メタライゼーションプロセスを用いて充填される。」との記載，上記（４）の「Ｖ２／Ｍ２及びＶ３／Ｍ３階層はＡｌメタライゼーション方式により充填される。」との記載，及び上記（５）及び（７）の記載全体から，引用例１の「ビア２／金属線２」は，「イオン化ＰＶＤ　Ｔｉライナー」「ＣＶＤ　ＴｉＮライナー」「ＣＶＤ　Ａｌライナー」及び「ＰＶＤ　ＡｌＣｕ」がこの順に充填されて形成されたものと認められる。また，上記３−１（７）及び（１１）から，引用例１の「イオン化ＰＶＤ　Ｔｉライナー」「ＣＶＤ　ＴｉＮライナー」及び「ＣＶＤ　Ａｌライナー」からなる「ライナー」は，「ＰＶＤ　ＡｌＣｕ」の側面及び底面を覆っているものと認められる。
　そうすると，上記３−１（２）の「ビアはＤＵＶフォトリソグラフィと下層金属上で停止するエッチングにより画定される。」との記載から，引用例１の「イオン化ＰＶＤ　Ｔｉライナー」は「ＳｉＯ2誘電体層」及び「下層の金属線１」と接触するものと認められる。また，引用例１の「ＣＶＤ　ＴｉＮライナー」は，「イオン化ＰＶＤ　Ｔｉライナー」によって「ＳｉＯ2誘電体層」及び「下層の金属線１」から分離されており，さらに，引用例１の「ＣＶＤ　Ａｌライナー」は，「ＣＶＤ　ＴｉＮライナー」と「ＰＶＤ　ＡｌＣｕ」に接触し，「ＰＶＤ　Ｔｉライナー」から「ＣＶＤ　ＴｉＮライナー」によって分離されているもの認められる。
　
３−３　引用例１に記載された発明
　上記３−２（ア）〜（オ）によれば，引用例１には次の発明（以下「引用発明」という。）が記載されている。
「Ａｌデュアルダマシン構造であって，
デュアルダマシン構造からなるビア２／金属線２と，
前記ビア２／金属線２を相互接続する下層の金属線１と，
前記ビア２／金属線２と金属線１とを分離するＳｉＯ2誘電体層を含み，
前記ビア２／金属線２は，金属線２と，金属線２の両端に設けられた２つのビア２であって，前記ＳｉＯ2誘電体層を通って前記下層の金属線１に電気的に接続されたビアとを有し，
前記ビア２／金属線２は，
　  ＰＶＤ　ＡｌＣｕと，
　　前記ＰＶＤ　ＡｌＣｕの側面及び底面を覆うライナーを有し，
　　前記ライナーは
　前記ＳｉＯ2誘電体層及び前記下層の金属線１と接触するイオン化ＰＶＤ　Ｔｉライナーと，
　前記ＳｉＯ2誘電体層および前記下層の金属線１から前記イオン化ＰＶＤ　Ｔｉライナーによって分離されたＣＶＤ　ＴｉＮライナーと，
　前記ＣＶＤ　ＴｉＮライナーと前記ＰＶＤ　ＡｌＣｕと接触し，前記ＰＶＤ　Ｔｉライナーから前記ＣＶＤ　ＴｉＮライナーによって分離されたＣＶＤ　Ａｌライナー
とを含む，Ａｌデュアルダマシン構造。」
　
３−４　引用例２の記載
　原査定の拒絶の理由に引用された，本願の優先権主張日前に国内において頒布された刊行物である特開平１１−３３０２４４号公報（以下，「引用例２」という。）には，図２，１１〜１３とともに，次の記載がある。（下線は当審で付加。）
　
「【００１９】図２を参照すると、
層１３７が絶縁層１３０の上にデポジットされている。コンタクト開口の壁および底を内張する層は、引き続いてコンタクト開口を満たすためにデポジットされる導電性層１３８に関する下張りまたはライナとして機能する
【００２０】
１つの実施例においては、下張りは窒化チタン（ＴｉＮ）を含んでいる
ＴｉＮ層は、例えば化学蒸発デポジット（ＣＶＤ）によってデポジットされる
「【００２２】
（示されていない）サブライナ層が、ライナ層１３７の形成に先立って形成される。このサブライナ層は、例えば層間の接触抵抗を改善させる接着層として働き、そして引き続いてデポジットされる層１３７に関するテンプレートを提供して層１３７の核となり、そして成長させる。１つの実施例においては、サブライナ層は例えば、チタニウムを含んでいる。ＣＶＤ，ＰＶＤおよびＩ−ＰＶＤのような、Ｔｉ層をデポジットするための種々の技術が有用である
「【００３６】図１１以下を参照すると、絶縁層２３０が基板２０１を覆うように形成され、デバイスフィーチャー及びデバイス層２２０を覆っている。絶縁層は例えば、デバイスフィーチャーを導電層から絶縁する中間レベル誘電体として働いている。絶縁層は、ＳｉＯ2、ＰＳＧ、ＢＰＳＧ、のような誘電体材料または他の誘電体材料を含んでいる。絶縁層の標準的な厚さは、約０．９〜２．０ミクロン厚である。平坦な上面２３１を備えるために、絶縁層は、標準的に平坦化される。
【００３７】
絶縁層はパターン化されて、その中にデュアル・ダマシン構造２４５を提供する
【００３８】図１２を参照すると、
ライナ２３７が、誘電層の表面、及びダマシン構造のトレンチ及びビア部分を下張りして、絶縁層２３０を覆うようにデポジットされている。ライナ層２３７は、以前に説明されたライナ層１３７又は１５７と類似している
【００３９】１つの実施例においては、ライナは例えば、結果的にライナが拡張された結晶粒配向ランダムさ及び／又はアモルフォス特性を有するような処理条件の下でのＣＶＤ又はＰＶＤによってデポジットされたＴｉＮを含んでいる。材料の結晶粒オリエンテーションランダムさ及び／又はアモルフォス特性を拡張させるライナをデポジットするための他の技術もまた、有用である。
随意的に、（示されていない）サブライナ層がライナ２３７の下に設けられる。これは層間のコンタクト抵抗を改善する接着層として働き、そして引き続いてデポジットされるＴｉＮフィルムへの核となり、そしてそれを成長させるためのテンプレートを備える。Ｔｉのような材料はサブライナ層を形成するのに有用である
【００４０】
導電層２５８は、下張り層２３７が形成された後、例えばＣＶＤ、ＰＶＤ、Ｉ−ＰＶＤ、又は他の技術によってデポジットされる。導電層は、例えばＡｌ，Ｃｕ，又はＷを含んでいる
【００４１】図１３に示されるように、ライナ２３７及び導体２５８からの過剰な材料は次に、磨かれ、平坦表面２３１を提供する。磨きは、誘電層２３０をポリッシュストップとして利用して、例えば化学機械ポリッシュ（ＣＭＰ）によって実行される。ライナ及び導体材料は誘電層の表面から除去され、平坦表面２３１及び、その内壁を内張りするライナ２３７を有するダマシン構造を出現させる。説明されたように、ライナはダマシン構造内の導電材料をランダム結晶粒配向を有するようにさせ、それによってそのエレクトロマイグレーション寿命を改善させる。」
　
　上記によれば，引用例２には，トレンチ部とビア部を下張りして絶縁層を覆うライナ層と，ライナ層の下に設けられたサブライナ層と，ライナ層の形成後にダマシン構造を満たす導電層とを有するＡｌデュアルダマシン構造において，ライナ層をＣＶＤでデポジットしたＴｉＮ層とし，ライナ層の下のサブライナ層をＣＶＤ，ＰＶＤ及びＩ−ＰＶＤのいずれかでデポジットしたＴｉ層とした構造が開示されているものと認められる。
　
３−５　引用例３の記載
　原査定の拒絶の理由に引用された，本願の優先権主張日前に外国において頒布された刊行物であるR.F.Schnabel et al, Aluminum dual damascene metallization for 0.175μm DRAM generations and beyond, Microelectronic Engineering, ２０００年１月, vol.50, no.1-4, pp.265-270 （以下，「引用例３」という。）には，図６とともに，次の記載がある。
　
・Metal reliability in terms of electromigration and stress migration can be greatly improved by using damascene schemes as compared to metal etch processes (Fig. 6). 
（訳文）「エレクトロマイグレーション及びストレスマイグレーションに関する金属の信頼性は，ダマシン方式を用いることにより，金属エッチングプロセスに比べて大幅に改善される。（図６）」（第２６７頁第３行〜第４行）
　
・Fig. 6. Electromigration of Al RIE vs. dual damascene using the Al CVD/PVD metallization for 200 μm long and 175 nm wide test lines with a single via at the cathode end.
（訳文）「図６．長さ２００μｍ，幅１７５ｎｍ，カソード端シングルビアのテスト線におけるＡｌ　ＲＩＥ対Ａｌ　ＣＶＤ／ＰＶＤ配線形成を用いたデュアルダマシンのエレクトロマイグレーション」（図６の説明文）
　
　図６(Fig.6)から，長さ２００μｍのＡｌデュアルダマシン構造の配線が，ＲＩＥで形成したＡｌ配線よりもエレクトロマイグレーション耐性に優れることが分かる。
　
４　本願発明と引用発明の対比
　本願発明と引用発明とを対比する。
・引用発明の「Ａｌデュアルダマシン構造」，「ビア２／金属層２」，「下層の金属線１」及び「ＳｉＯ2誘電体層」は，本願発明の「多層マイクロ電子デバイス」，「上層配線」「下層相互接続」及び「誘電体層」に相当する。
・引用発明の「金属線２」及び「ビア２」は，本願発明における「線部分」及び「ビア」に相当する。
・引用発明の「ＰＶＤ　ＡｌＣｕ」は，本願発明の「物理気相付着によって付着させたアルミニウム含有導体」に相当する。
・上記３−２（７）「ＣＶＤ　ＴｉＮライナーは厚さ＝１０ｎｍで優れた共形性と良好なバリア性をもたらす。」との記載から，引用発明の「ライナー」はバリア性を持つ層を含むものであり，また，本願明細書段落【００１７】に「拡散障壁（ライナー）方式」との記載されていることから，引用発明の「ライナー」は，本願発明の「拡散障壁」に相当する。
・引用発明における「前記ＳｉＯ2誘電体層および前記下層の金属線１から前記イオン化ＰＶＤ　Ｔｉライナーによって分離されたＣＶＤ　ＴｉＮライナー」は，本願発明における「化学気相付着によって付着され、前記誘電体層および前記下層相互接続から前記チタン層によって分離された窒化チタン層」に相当する。
・引用発明における「前記ＣＶＤ　ＴｉＮライナーと前記ＰＶＤ　ＡｌＣｕと接触し，前記ＰＶＤ　Ｔｉライナーから前記ＣＶＤ　ＴｉＮライナーによって分離されたＣＶＤ　Ａｌライナー」は，本願発明における「化学気相付着によって付着され、前記窒化チタン層および前記アルミニウム含有導体と接触し、前記チタン層から前記窒化チタン層によって分離されたアルミニウム層」に相当する。
　
　そうすると，本願発明と引用発明の一致点及び相違点は，次のとおりとなる。
　
＜一致点＞
「多層マイクロ電子デバイスであって、
　デュアル・ダマシン・プロセスによって形成された上層配線と、
　前記上層配線を相互接続する下層相互接続と、
　前記上層と下層とを分離する誘電体層を含み、
　前記上層配線は線部分と、該線部分の両端に設けられた２つのビアであって、前記誘電体層を通って前記下層相互接続に電気的に接続された、ビアとを有し、
　前記上層配線は、
　物理気相付着によって付着させたアルミニウム含有導体と、
　前記アルミニウム含有導体の側面及び底面を覆う拡散障壁を有し、
　　前記拡散障壁は、
　　　前記誘電体層及び前記下層相互接続と接触するチタン層と、
　　　化学気相付着によって付着され、前記誘電体層および前記下層相互接続から前記チタン層によって分離された窒化チタン層と、
　　　化学気相付着によって付着され、前記窒化チタン層および前記アルミニウム含有導体と接触し、前記チタン層から前記窒化チタン層によって分離されたアルミニウム層とを含む、多層マイクロ電子デバイス。」
　
＜相違点１＞
　本願発明では，「前記誘電体層及び前記下層相互接続と接触するチタン層」が「物理気相付着によって付着され」たものであるのに対し，引用発明では「イオン化ＰＶＤ」によって付着されたものである点。
　
＜相違点２＞
　本願発明では，「上層配線」の「線部分」が「少なくとも１００マイクロメートルの長さ」であるのに対し，引用発明では，上層配線の線部分の長さが特定されていない点。
　
５　相違点についての判断
５−１　相違点１について
（１）本願発明における「物理気相付着」は，本願の優先権基礎出願である米国特許出願における physical vapor deposition の訳語であり，また，本願明細書の段落【０００２】，【００１０】，【００１４】等には，「物理気相付着（ＰＶＤ）」と記載されていることから，本願発明における「物理気相付着」はＰＶＤ(physical vapor deposition) を意味するものと認められる。
　一方，「半導体用語大辞典」（１９９９年３月２０日，日刊工業新聞社，第１３１頁）には，次のように記載されている。
「ＰＶＤ　[physical vapor deposition]　物理的な手段によって物質を蒸発させて薄膜形成を行う手法の総称。化学的な反応を利用するＣＶＤ(chemical vapor deposition)に対してＰＶＤ(physical vapor deposition)と呼ばれる。
　一般にＰＶＤ法による薄膜形成装置は，図１に示されるように，真空チャンバ，蒸発源及び基板から構成されている。このうち，蒸発源としては，試料を加熱して蒸発させる方法（真空蒸着，イオンビーム蒸着）と試料にイオンを衝突させてスパッタリング過程を利用して蒸発させる方法（スパッタ法）に大別される。」
　そうすると，「ＰＶＤ(physical vapor deposition)」とは，真空蒸着，イオンビーム蒸着，スパッタリングを含む包括的な用語と理解するのが，自然である。
　よって，本願発明における「物理気相付着」には，引用発明の「イオン化ＰＶＤ」が含まれることが明らかであるから，相違点１は実質的な相違点ではない。
（２）仮に，本願明細書段落【００１８】〜【００１９】において「ＰＶＤ」を「ｉ−ＰＶＤ」と区別して記載していることを参酌して，本願発明における「物理気相付着」は「イオン化ＰＶＤ」を含まないものと理解したとしても，以下に示すとおり，引用発明において相違点１に係る構成とすることは，当業者が適宜なし得たことである。
　すなわち，引用例２には，Ａｌデュアルダマシン構造に用いられるＴｉＮライナ層に対し，その下部に形成されるＴｉＮサブライナ層として，ＣＶＤ，ＰＶＤ及びＩ−ＰＶＤ（イオン化ＰＶＤ）のいずれかでデポジットした層が列記されているから，これらの層はＴｉＮライナ層に対して同等の機能を有するものであり，いずれの層を用いるかは当業者が適宜選択し得るものである。
　よって，引用発明において，イオン化ＰＶＤによって付着されたチタン層を物理気相付着（ＰＶＤ）によって付着されたチタン層に代えることは，引用例２の記載に照らし当業者が適宜なし得たことである。
　
５−２　相違点２について
　配線の長さは，作成する集積回路のレイアウトや回路の特性等を勘案して適宜決定する当業者の設計事項であり，また，引用例３には，Ａｌデュアルダマシン構造において配線長さを２００μｍにすることが記載されているから，引用発明において金属線２の長さを少なくとも１００マイクロメートルとすることは，当業者が適宜なし得たことである。
　また，上記３−１（９）に摘記したとおり，引用発明はＲＩＥで形成したＡｌ配線構造よりも障害が発生しにくい配線であるところ，引用例３には，長さ２００μｍの，一端のみにビアを有するＡｌデュアルダマシン構造の配線が，ＲＩＥで形成したＡｌ配線構造よりもエレクトロマイグレーション耐性に優れることが記載されているから，両端にビアを有するＡｌデュアルダマシン構造である引用発明において金属線２の長さを２００μｍとしたものについて，ＲＩＥで形成したＡｌ配線よりもエレクトロマイグレーション耐性に優れた効果が得られることは，当業者が十分に予測し得たことである。
　
５−３　小括
　したがって，本願発明は，引用発明及び引用例２及び３に基いて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
６　結言
　以上のとおり，本願の請求項１に係る発明は特許法第２９条第２項の規定により特許を受けることができないから，本願は，他の請求項に係る発明について検討するまでもなく，拒絶をすべきものである。
　よって，結論のとおり審決する。