【事件の表示】
　特願２００８−　１１６７２「値選択回路」拒絶査定不服審判事件〔平成２１年　８月　６日出願公開、特開２００９−１７５８６１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成２０年１月２２日の出願であって、平成２１年１０月２日付け拒絶理由通知に対して同年１１月２５日付けで意見書が提出されたが、平成２２年２月２２日付けで拒絶査定され、これに対し、同年５月２５日に拒絶査定不服の審判が請求されるとともに、同時に手続補正がなされたものである。
　
第２　平成２２年５月２５日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成２２年５月２５日付けの手続補正（以下、「本件補正」という。）を却下する。
［理由］
１．本件補正前及び本件補正後の本願発明について
　本件補正は、特許請求の範囲及び明細書についてするもので、特許請求の範囲については、
（１）本件補正前の請求項２，３を削除し、
（２）本件補正前の請求項１について、「テーブルを１以上有する選択信号出力手段」とあったところを「テーブルを２以上有する選択信号出力手段」と補正するとともに、「前記複数の入力値の中から前記選択信号出力手段が出力する１つの選択信号または２つ以上の選択信号の組み合わせに応じた入力値を選択して出力する選択手段」とあったところを「前記各テーブルに対応して設けられ、前記複数の入力値の中から該当のテーブルが出力する選択信号に応じた入力値を選択して出力する選択器を有する選択手段」と補正するものである。
　よって、本件補正は、審判請求書「３．（ａ）本願発明の説明」欄にて請求人が述べているとおり、特許法第１７条の２第５項第１号（請求項の削除）及び第２号（特許請求の範囲の減縮）に掲げる事項を目的とするものである。
　そこで、本件補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第６項において準用する同法第１２６条第５項に規定する要件を満たすか）否かを、請求項１に係る発明（以下、「本願補正発明」という。）について以下に検討する。
　
　本願補正発明は、次のとおりのものである。
「【請求項１】
　入力される複数の入力値のいずれかである２つの入力値で構成される組内の入力値同士を比較する比較器を当該複数の入力値で構成可能な各組について有する比較手段と、
　前記各比較器から出力される信号の値の組み合わせで示すことができる各アドレスの位置に予め１以上の値を記憶するとともに当該組み合わせで示されたアドレスの位置に記憶された値を読み出して当該値を有する選択信号を出力するテーブルを２以上有する選択信号出力手段と、
　前記各テーブルに対応して設けられ、前記複数の入力値の中から該当のテーブルが出力する選択信号に応じた入力値を選択して出力する選択器を有する選択手段と
　を備えることを特徴とする値選択回路。」
　
２．引用例
　原査定の拒絶の理由に引用された、本願出願前に頒布された刊行物である、米国特許出願公開第２００７／２７９４４号明細書（以下、「引用例」という。）には、図面とともに、次の技術事項が記載されている（なお、翻訳にあたっては、上記米国特許出願のパテントファミリーである、特表２００９−５０３６８３号公報の記載を参考にした。）
　
（イ）「[0013] In a preferred embodiment the comparing unit may include a comparator circuit for comparing each pair of the inputs. Each comparator circuit may include a subtractor circuit for subtracting each pair of inputs. The greater and lesser members of each pair may be indicated by the sign of their difference. The decision circuit may include a logic circuit responsive to the pattern of signs of the differences to indicate the median filter value. The decision circuit may include a logic circuit responsive to the pattern of signs of the differences to indicate the maximum, minimum and median filter values.」（第１頁、第［００１３］段落、第１〜５文）（当審訳： 好ましい実施形態としては、比較ユニットは入力の各組を比較するコンパレータ回路を有することとしてもよい。各コンパレータ回路は、各入力の組について減算する減算回路を有することとしてもよい。各組の大きい数および小さい数は、差の符号で示されることとしてもよい。前記判定回路は、前記差の符号のパターンに応じて最大値フィルタ、最小値フィルタ及び中央値フィルタの値を指示する論理回路を有することとしてもよい。）
　
（ロ）「[0028] In accordance with this invention it is understood that with a fixed number of inputs, for example, three, there will be a predictable number of sort patterns, each one representing a different sort pattern of inputs, P1, P2, and P3 occupying the positions of Min, Med, and Max. This can be shown in the truth table of  FIG. 3 , which contains three columns, 38, 40 and 42, representing the three comparison combination pairs, P1, P2; P1, P3; and P2P3 that can occur with three inputs. With three inputs there are eight possible combinations; a check mark in one of columns 38, 40, 42 indicates the truth of the proposition at the top of the column. For example, in the first row there are all checks because it is true that P1 is greater than P2, it is true that P1 is greater than P3 and it is true that P2 is greater than P3. When all three of those conditions are true it is known that P3 will be the Min, P2 Med and P1 will be the Max as shown in column 44. In the next row down column 38 and 40 have a check, column 42 has a dash; the dash means that P2 is not larger than P3, to the contrary P3 is larger than P2. In that condition, then, where P1 is larger than P2, P1 is larger than P3 and P2 is not larger than P3, the Min, Med, Max outputs indicated in column 44 are P2, P3, and P1, respectively, and so on through the eight possible combinations of the three conditions. The truth table, FIG. 3, decision column 44 shows that not all eight possible combinations are proper. For example, the third row where P1P2, P3P1 and P2P3 is not proper because, if P1P2 and P3P1, it can't be that P2P3. 
[0029] An application of the realization according to this invention is shown in FIG. 4, where a compute unit 50 includes median filter 51 including a comparing circuit 52 which includes one comparator for each pair of inputs. Those comparators may be, for example, subtractors 54, 56, and 58, one for each possible combination of the pairs of inputs, P1 P2; P1 P3; and P2 P3, respectively. There are many different ways that the comparison can be implemented but in this case using subtractors it can be simply accomplished by outputting the sign of the subtraction. For example, if subtractor 54 puts out a + sign, then P1 is greater than P2, a - sign and P2 is greater than P1. These + and - signs are delivered from all three subtractors, 54, 56 and 58 to the decision circuits, logic circuits 60, 62, and 64. These subtractors and logic circuits are the decision circuits which identify the Min, Med and Max. When the logic circuits recognize a pattern apparent from the truth table of FIG. 3, they pass through the associated mux 66, 68, 70 the appropriate ones of inputs P1, P2, P3. For example, if the first row of the truth table in FIG. 3 is true, that is, each of the subtractors 54, 56, 58 puts out a + sign then logic circuit 60 will cause mux 66 to pass input P1 but not inputs P2 and P3; logic circuit 62 will cause mux 68 to pass input P2 but not inputs P1 and P3; and logic circuit 64 will cause mux 70 to pass input P1 but not inputs P2 and P3. One important advantage of this approach is that instantaneously upon the appearance of the inputs P1, P2, and P3 at compute unit 50, the outputs can be immediately generated from muxes 66, 68 and 70: one cycle is all that is required as contrasted with the three cycles in conventional devices.」（第２〜３頁、第［００２８］〜［００２９］段落）（当審訳：本発明のとおり、入力の所定数、例えば、３、に対して予測可能なソート・パターンの数があり、それぞれのパターンは、入力Ｐ１，Ｐ２，Ｐ３が最小値、中央値および最大値の異なった位置を占める異なったソート・パターンを表していることが理解される。これは、図３の真理値表として示すことができ、この真理値表は、３つの入力により生じうる３つの比較組の組合せＰ１＞，Ｐ２；Ｐ１＞，Ｐ３；Ｐ２＞Ｐ３を表す３つの列３８，４０，４２を有する。３つの入力に対しては、８つの可能な組み合わせがある。列３８，４０，４２の内の一つのチェックマークは、その列の上端の命題が真であることを示す。例えば、Ｐ１がＰ２よりも大きいことが真であり、Ｐ１がＰ３よりも大きいことが真であり、Ｐ２がＰ３よりも大きいことが真であるので、第１行では全てチェックされている。それらの３つの条件の全てが真であるとき、列４４に示すように、Ｐ３が最小値になり、Ｐ２が中央値になり、Ｐ１が最大値になることが知られている。下側の次の行では、列３８および列４０がチェックされており、列４２はダッシュとなっている。前記ダッシュは、Ｐ２がＰ３よりも大きくなく、それとは反対にＰ３がＰ２よりも大きいことを意味している。そして、Ｐ１がＰ２よりも大きく、Ｐ１がＰ３よりも大きく、Ｐ２がＰ３よりも大きくない、ことを条件として、列４４において示された最小値、中央値、最大値の出力がそれぞれＰ２，Ｐ３及びＰ１となり、その他、３つの条件についての８つの可能な組み合わせがある。図３の真理値表は、判定列４４は、８つの可能な組み合わせの全てが適切なものではないことを示している。例えば、Ｐ１＞Ｐ２かつＰ３＞Ｐ１である場合、Ｐ２＞Ｐ３とはならないので、第３行のＰ１＞Ｐ２，Ｐ３＞Ｐ１，Ｐ２＞Ｐ３は適切ではない。
　図４は、本発明に従って実現した一つの応用例を示している。ここで、演算部５０は、比較回路５２を有する中央値フィルタ５１を有している。比較回路５２は、入力の各組に対して１つのコンパレータを備えている。それらのコンパレータは、例えば、入力のそれぞれ組の可能な組合せＰ１Ｐ２；Ｐ１Ｐ３；Ｐ２Ｐ３のそれぞれに対して１つの減算器５４，５６，５８としてもよい。前記の比較を実現できる多くの各種方法があるが、この場合は減算器を使用しており、減算の符号を出力することによって簡便に達成することができる。例えば、減算器５４が＋符号を出力する場合、Ｐ１がＰ２よりも大きく、−符号を出力する場合、Ｐ２がＰ１よりも大きい。これらの＋および−の符号は、３つの減算器５４，５６，５８の全てから判定回路、論理回路６０，６２，６４へ伝えられる。これらの減算器および論理回路は、最小値、中央値及び最大値を特定する判定回路である。論理回路が、図３の真理値表より明白なパターンを認識したとき、それらの論理回路は、対応するＭＵＸ６６，６８，７０を通して入力Ｐ１，Ｐ２，Ｐ３のうちの適切な１つを通過させる。例えば、図３の真理値表の第１行が真である場合、すなわち、減算器５４，５６，５８のそれぞれが＋符号を出力しているとき、論理回路６０はＭＵＸ６６において入力Ｐ１を通過させるが入力Ｐ２およびＰ３は通過させず、論理回路６２はＭＵＸ６８において入力Ｐ２を通過させるが入力Ｐ１およびＰ３は通過させず、論理回路６４はＭＵＸ７０において入力Ｐ１を通過させるが入力Ｐ２およびＰ３は通過させない。論理回路６２はＭＵＸ６８において入力Ｐ２を通過させるが入力Ｐ１およびＰ３は通過させず、論理回路６４はＭＵＸ７０において入力Ｐ１を通過させるが入力Ｐ２およびＰ３は通過させない。このアプローチの重要な利点は、演算部５０において入力Ｐ１，Ｐ２，Ｐ３が現れると、即時に、出力をＭＵＸ６６，６８，７０から直ちに発生させることができることであり、従来の装置が３サイクル用いていたのとは対照的に、必要とされる全サイクルが１サイクルである点である。）
　
　また、引用例のＦＩＧ．４には、Ｌｏｇｉｃ　ｃｃｔ（論理回路）６０、６２、６４のそれぞれから、対応するＭｕｘ６６、６８、７０のそれぞれへ信号が送られることが記載されている。
　
　上記引用例記載事項及び図面を総合勘案すると、引用例には、次の発明（以下、「引用発明」という。）が記載されていると認められる。
「演算部５０は、最大値フィルタ、最小値フィルタ、及び中央値フィルタを有し、演算部５０の比較回路５２は、入力Ｐ１，Ｐ２，Ｐ３の各組を比較するコンパレータを備え、コンパレータは、例えば、入力Ｐ１，Ｐ２，Ｐ３の組の可能な組合せＰ１Ｐ２；Ｐ１Ｐ３；Ｐ２Ｐ３のそれぞれに対して差の符号を出力する減算器５４，５６，５８としてもよく、演算部５０の判定回路は、前記差の符号のパターンに応じて最大値フィルタ、最小値フィルタ、及び中央値フィルタの値を指示する論理回路６０，６２，６４を有し、減算器５４，５６，５８から出力される差の符号のパターンが論理回路６０，６２，６４へ伝えられ、論理回路６０，６２，６４は、真理値表より明白である前記差の符号のパターンの認識に応じて、それぞれ最小値、中央値及び最大値を特定し、対応するＭＵＸ６６，６８，７０に信号を送り、入力Ｐ１，Ｐ２，Ｐ３のうちの適切な１つを通過させ、真理値表は、３つの命題（Ｐ１＞Ｐ２；Ｐ１＞Ｐ３；Ｐ２＞Ｐ３）が真かどうかによって生じる８つの可能な組み合わせに対し、３つの入力Ｐ１，Ｐ２，Ｐ３のどれが最小値、中央値、最大値であるかを表したものである、演算部５０。」
　
３．対比
　本願補正発明を引用発明と比較する。
　引用発明における「入力Ｐ１，Ｐ２，Ｐ３」、及び「入力Ｐ１，Ｐ２，Ｐ３の組の可能な組合せＰ１Ｐ２；Ｐ１Ｐ３；Ｐ２Ｐ３」が、それぞれ本願補正発明の「入力される複数の入力値」、及び「入力される複数の入力値のいずれかである２つの入力値で構成される組」に相当する。
　次に、引用発明の「入力Ｐ１，Ｐ２，Ｐ３の各組を比較するコンパレータ」であって、「入力Ｐ１，Ｐ２，Ｐ３の組の可能な組合せＰ１Ｐ２；Ｐ１Ｐ３；Ｐ２Ｐ３のそれぞれに対して差の符号を出力する減算器５４，５６，５８」が、本願補正発明の「２つの入力値で構成される組内の入力値同士を比較する比較器」に相当する。
　次に、引用発明の「比較回路５２」は、「入力Ｐ１，Ｐ２，Ｐ３の各組を比較するコンパレータを備え」ているから、本願補正発明の「比較器を当該複数の入力値で構成可能な各組について有する比較手段」に相当する。
　次に、引用発明において、「減算器５４，５６，５８から出力される差の符号のパターン」が、本願補正発明の「前記各比較器から出力される信号の値の組み合わせ」に相当する。
　次に、引用発明において、「論理回路６０，６２，６４」のそれぞれから対応する「ＭＵＸ６６，６８，７０」に送られる「最小値、中央値及び最大値を特定」する「信号」が、本願補正発明の「選択信号」に相当する。
　次に、引用発明における「論理回路６０，６２，６４」のそれぞれは、「減算器５４，５６，５８から出力される差の符号のパターン」が伝えられ、「真理値表より明白である前記差の符号のパターンの認識に応じて、それぞれ最小値、中央値及び最大値を特定」し、「対応するＭＵＸ６６，６８，７０に信号を送り、入力Ｐ１，Ｐ２，Ｐ３のうちの適切な１つを通過させ」ているから、引用発明において、かかる「論理回路６０，６２，６４」のそれぞれと、本願補正発明の「前記各比較器から出力される信号の値の組み合わせで示すことができる各アドレスの位置に予め１以上の値を記憶するとともに当該組み合わせで示されたアドレスの位置に記憶された値を読み出して当該値を有する選択信号を出力するテーブル」とは、「前記各比較器から出力される信号の値の組み合わせに応じた選択信号を出力する手段」である点で一致する。
　次に、引用発明において、「判定回路」は、「ＭＵＸ６６，６８，７０に信号を送」る３つの「論理回路６０，６２，６４」を有しているから、本願補正発明の「選択信号を出力するテーブルを２以上有する選択信号出力手段」とは、「選択信号を出力する手段を２以上有する選択信号出力手段」である点で一致する。
　次に、引用発明において、「ＭＵＸ６６，６８，７０」の各々が本願補正発明の「選択器」に相当する。そして、引用発明において、３つの「ＭＵＸ６６，６８，７０」からなる手段は、「論理回路６０，６２，６４」のそれぞれに「対応」して設けられており、「論理回路６０，６２，６４」からの「最小値、中央値及び最大値を特定」する信号を受けて「入力Ｐ１，Ｐ２，Ｐ３のうちの適切な１つを通過させ」ているから、本願補正発明の「前記各テーブルに対応して設けられ、前記複数の入力値の中から該当のテーブルが出力する選択信号に応じた入力値を選択して出力する選択器を有する選択手段」とは、「選択信号を出力する手段に対応して設けられ、前記複数の入力値の中から該当の選択信号を出力する手段が出力する選択信号に応じた入力値を選択して出力する選択器を有する選択手段」の点で一致する。
　次に、引用発明の「演算部５０」は、「比較回路５２」「判定回路」を有し、「入力Ｐ１，Ｐ２，Ｐ３」の中から「最小値、中央値及び最大値」を特定しているから、次の相違点は別として、本願補正発明の「値選択回路」に相当するといえる。
　
　すると、本願補正発明と、引用発明とは、次の点で一致する。
＜一致点＞
　入力される複数の入力値のいずれかである２つの入力値で構成される組内の入力値同士を比較する比較器を当該複数の入力値で構成可能な各組について有する比較手段と、
　前記各比較器から出力される信号の値の組み合わせに応じた選択信号を出力する手段を２以上有する選択信号出力手段と、
　前記各比較器から出力される信号の値の組み合わせに応じた選択信号を出力する手段に対応して設けられ、前記複数の入力値の中から該当する選択信号を出力する手段が出力する選択信号に応じた入力値を選択して出力する選択器を有する選択手段と
　を備えることを特徴とする値選択回路。」  
　
　一方で、両者は、次の点で相違する。
＜相違点１＞
　本願補正発明では、「選択信号」が、「前記各比較器から出力される信号の値の組み合わせで示すことができる各アドレスの位置に予め１以上の値を記憶するとともに当該組み合わせで示されたアドレスの位置に記憶された値を読み出して」「出力するテーブル」から出力されるのに対し、引用発明では、「最小値、中央値及び最大値を特定」する信号（本願補正発明の「選択信号」に相当する。以下同じ。）が、「減算器５４，５６，５８から出力される差の符号のパターン」（前記各比較器から出力される信号の値の組み合わせ）を伝えられ、「真理値表より明白である前記差の符号のパターンの認識に応じて」、「論理回路６０，６２，６４」のそれぞれから送られ（出力され）ている点。
　
＜相違点２＞
　本願補正発明では、「選択器」が、「前記各テーブルに対応して設けられ、前記複数の入力値の中から該当のテーブルが出力する選択信号に応じた入力値を選択して出力するの」に対し、引用発明では、「ＭＵＸ６６，６８，７０」（選択器）が、「論理回路６０，６２，６４」のそれぞれに対応して設けられ、「論理回路６０，６２，６４」のそれぞれから送られる「最小値、中央値及び最大値を特定」する信号（選択信号）に応じて「入力Ｐ１，Ｐ２，Ｐ３のうちの適切な１つを通過」させている（入力値を選択して出力する）点。
　
４．判断
　そこで上記相違点について検討すると、
＜相違点１＞について：
　特開平４−１８８２８３号公報第３頁右下欄第８〜１６行には、「第４図は第１図の総合判断部５の具体的内部構成を示すものである。総合判断部５では、入力されたＡ，Ｂ，Ｃ，Ｄのデータをお互いに組合せ（計６組）、この組合せたデータを比較器２１〜２６により大小判定し、判定部２７においてその判定結果を出すものであり、この判定部２７はＲＯＭ（リードオンリメモリ）、ＲＡＭ（ランダムアクセスメモリ）等のルックアップテーブルで実現できる事はいうまでもない。」と記載され、その第４図には、比較器２１〜２６からの大小判定の組合せが判定部２７に入力され、判定部２７から判定結果を出力することが記載されている。
　また、特開平４−２３３８８５号公報第４頁第５欄第３５〜４４行には「比較器４５ｘ、４７ｘおよび４９ｘ並びにルックアップテーブル（ＬＵＴ）５１ｘによってそれぞれマルチプレクサ４１ｘおよび４３ｘにより出力されたベクトル成分１および２の中間値並びにブロックＨ自体のベクトル成分３の中間値を決めるようにする。・・・（中略）・・・ＬＵＴ５１ｘによる制御を行って、マルチプレクサ５３ｘによりベクトル成分１、２および３の中間値を選択し、関連するサブブロックのｘ成分として出力を生ぜしめるようにする。」と記載され、その図４には、比較器４５ｘによりベクトル成分１とベクトル成分２とが比較され、比較器４７ｘによりベクトル成分１とベクトル成分３とが比較され、比較器４９ｘによりベクトル成分２とベクトル成分３とが比較され、比較器４５ｘ、４７ｘおよび４９ｘの比較結果がルックアップテーブル（ＬＵＴ）５１ｘに入力され、ルックアップテーブル（ＬＵＴ）５１ｘからの出力がマルチプレクサ５３ｘに入力され、マルチプレクサ５３ｘによりベクトル成分１、２および３の中間値を選択し、関連するサブブロックのｘ成分として出力することが記載されている。
　これらの記載からみて、複数の入力データを組み合わせた信号を複数の比較器により大小判定し、該大小判定の組合せを入力とするＲＯＭ（リードオンリメモリ）、ＲＡＭ（ランダムアクセスメモリ）等のルックアップテーブルにより判定結果を出力することは、本願の出願時において周知技術であったものと認められる。
　そして、ＲＯＭ（リードオンリメモリ）、ＲＡＭ（ランダムアクセスメモリ）等で構成されるルックアップテーブルとは、入力パターンをアドレスとする位置に予め真理値表を記憶しておき、該入力されたアドレスの位置に記憶された真理値表の値を読み出して出力するものである（必要であれば、特開平１０−３２０１７６号公報第【００４３】段落第１文の「また、真理値表を、例えばルックアップテーブルとして適切なメモリに記憶しておき、１ビット信号Ａ，Ｂをアドレスとして読み出すようにしてもよい。」との記載、特開２００１−８４１８１号公報第【００６２】段落第２文の「すなわち、ルックアップテーブル４０では、使用状況信号をアドレスとしてアクセスし、対応する割当チャネル番号を読み出し、」との記載及び図４の記載、本願明細書に背景技術として記載された特開平５−１６５５３６号公報の「演算結果参照テーブル１６」に関する記載参照。）。
　よって、引用発明に上記周知技術を適用し、引用発明において、「論理回路６０，６２，６４」のそれぞれに代え、最小値を特定する真理値表、中央値を特定する真理値表、及び最大値を特定する真理値表をそれぞれ記憶させた３つのルックアップテーブル（テーブル）を用い、「減算器５４，５６，５８から出力される差の符号のパターン」（各比較器から出力される信号の値の組み合わせ）をアドレスとする位置に、予め、３つの入力Ｐ１，Ｐ２，Ｐ３のどれが最小値、中央値、最大値であるかを表す真理値表の値を記憶しておき（各アドレスの位置に予め１以上の値を記憶するとともに）、当該「差の符号のパターン」をアドレスとする位置に記憶された「真理値表」の値を読み出して、出力する（「当該組み合わせで示されたアドレスの位置に記憶された値を読み出して」「出力する」）ようにすることは、当業者が容易になし得たことである。
　
＜相違点２＞について：
　上記「＜相違点１＞について：」にて述べたとおり、複数の入力データを組み合わせた信号を複数の比較器により大小判定し、該大小判定の組合せを入力とするルックアップテーブルにより判定結果を出力することは周知技術である。
　よって、引用発明に上記周知技術を適用し、引用発明において、「ＭＵＸ６６，６８，７０」（選択器）を、「論理回路６０，６２，６４」のそれぞれに対応して設けることに代え、最小値を特定する真理値表、中央値を特定する真理値表、及び最大値を特定する真理値表を記憶させた３つのルックアップテーブル（テーブル）のそれぞれに対応して設けるようにし、３つのルックアップテーブル（テーブル）のそれぞれから送られる「最小値、中央値及び最大値を特定」する信号（選択信号）に応じて「入力Ｐ１，Ｐ２，Ｐ３のうちの適切な１つを通過」させる（入力値を選択して出力する）ことは、当業者が容易になし得たことである。
　
　また、本願補正発明の作用効果も、引用発明及び周知技術から当業者が予測しうるものである。
　
　従って、本願補正発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。
　
５．本件補正についての結び
　以上のとおり、本願補正発明は、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものであるから、本件補正は、特許法第１７条の２第６項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明について
１．本願発明
   平成２２年５月２５日付けの手続補正は上記のとおり却下されたので、本願の請求項１〜３に係る発明は、出願当初の特許請求の範囲の請求項１〜３に記載されたとおりのものであるところ、請求項１に係る発明（以下、「本願発明」という。）は、次のとおりのものである。
「【請求項１】
　入力される複数の入力値のいずれかである２つの入力値で構成される組内の入力値同士を比較する比較器を当該複数の入力値で構成可能な各組について有する比較手段と、
　前記各比較器から出力される信号の値の組み合わせで示すことができる各アドレスの位置に予め１以上の値を記憶するとともに当該組み合わせで示されたアドレスの位置に記憶された値を読み出して当該値を有する選択信号を出力するテーブルを１以上有する選択信号出力手段と、
　前記複数の入力値の中から前記選択信号出力手段が出力する１つの選択信号または２つ以上の選択信号の組み合わせに応じた入力値を選択して出力する選択手段と
　を備えることを特徴とする値選択回路。」
　
２．引用例
　原査定の拒絶の理由で引用された引用例及びその記載事項は，前記「第２　［理由］２．」に記載したとおりである。
　
３．対比判断
　本願発明は、上記「第２　［理由］」で検討した本願補正発明から、「テーブルを２以上有する選択信号出力手段」とあったところを、「テーブルを１以上有する選択信号出力手段」と限定を解除し、「前記各テーブルに対応して設けられ、前記複数の入力値の中から該当のテーブルが出力する選択信号に応じた入力値を選択して出力する選択器を有する選択手段」あったところを「前記複数の入力値の中から前記選択信号出力手段が出力する１つの選択信号または２つ以上の選択信号の組み合わせに応じた入力値を選択して出力する選択手段」と限定を解除したものに相当する。
　そうすると、本願発明の発明特定事項を全て含み、更に他の事項を付加したものに相当する本願補正発明が前記「第２　［理由］４．」に記載したとおり、引用例に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用例に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。
　
４．むすび
　以上のとおり、本願の請求項１に係る発明は、特許法第２９条第２項の規定により特許を受けることができないものである。
　従って、その余の請求項について論及するまでもなく、本願は拒絶すべきものである。
　よって、結論のとおり審決する。