【手続補正書】
【提出日】平成23年5月9日(2011.5.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
コンタクト領域を含む電子回路をレイアウトするための方法であって、
ａ．回路内の各コンタクト領域についての、前記各コンタクト領域の近くで起こるシングル・イベントに起因した、回路内の１つ又はそれ以上のネットの電圧状態に対する影響を判定し、
ｂ．シングル・イベントが回路内のネットの電圧状態に対する反対の影響を有するときのコンタクト領域、及び、シングル・イベントが回路内のネットの電圧状態に対する反対でない影響を有するときのコンタクト領域が識別されるような方法で、前記コンタクト領域を分類し、
ｃ．シングル・イベントが回路ネットの電圧状態に対する反対の影響を有するときに、対向する第１及び第２コンタクト領域が回路によって及び設計ルールによって許される限り互いに近くに設置されるような方法で、これらのコンタクト領域を設置し、
ｄ．回路内のネットの電圧状態に対し、シングル・イベントに起因した、反対でない影響を有する、第１コンタクト領域及び第２コンタクト領域を、隣接しない状態で設置し、前記第１コンタクト領域と第２コンタクト領域との間に、シングル・イベントに起因した、前記第１及び第２コンタクト領域とは反対の、回路内のネットの電圧状態に対する影響を有する第３コンタクト領域を設置し、
ｅ．前記反対の影響が同一であるが反対の強さとなるような方法で、設置された前記コンタクト領域に対するシングル・イベントの影響の強さを調節する、
ことを含む方法。
【請求項２】
前記回路が同一の信号（又は信号とその逆の信号）を搬送する少なくとも２つのネットを有し、これらのネットの各々が少なくとも２つのコンタクト領域を有し、シングル・イベントが前記２つのネットの電圧状態に対する反対の影響を有するとき、
ａ．シングル・イベントが２つの冗長ネットに対し電圧状態を変化させる影響を有するとき、各々が別の冗長ネットからの、第１コンタクト領域及び第２コンタクト領域を、隣接しない状態で設置し、前記第１コンタクト領域と第２コンタクト領域との間に、シングル・イベントに起因した、前記第１及び第２コンタクト領域とは反対の、少なくとも１つの冗長ネットの電圧状態に対する影響を有する第３コンタクト領域を設置し、
ｂ．前記２つの冗長ネットに影響する（冗長ネットを通過する）あらゆるシングル・イベントが決して両方のネットではなく最大で１つのネットの状態を変化させることができるような方法で、設置された前記コンタクト領域に対するシングル・イベントの影響の強さを調節する、
ことを含む、請求項１に記載の方法。
【請求項３】
前記回路がＭＯＳＦＥＴデバイスを使用し、
ａ．請求項１及び請求項２に記載のコンタクト領域として電源ネット（ＶＳＳ、ＶＤＤ）に直接結合されない、すべてのＭＯＳＦＥＴソース（Ｓ）及びドレイン（Ｄ）ドーピング領域を識別し、
ｂ．ｎ−型ＭＯＳＦＥＴドレイン又はソースを、シングル・イベントがこのコンタクト領域に結合されたネットの電圧状態をｌｏｗに引き下げる影響を有するときのコンタクト領域として識別し、ｐ−型ＭＯＳＦＥＴドレイン又はソースを、シングル・イベントがこのコンタクト領域に結合されたネットの電圧状態をｈｉｇｈに引き上げる影響を有するときのコンタクト領域として識別する、
ことを含む、請求項１又は請求項２に記載の方法。
【請求項４】
ａ．２つの前記ネットの間に付加的なＭＯＳＦＥＴデバイスを付与して、１つ（第１）のネットがその電圧状態を変化させるシングル・イベントによって影響される場合、２つのネットを結合している付加的なＭＯＳＦＥＴデバイスがオンにされて、第２ネットの状態が変化されないことが保証されるような方法で、反対の電圧状態（ｈｉｇｈ／ｌｏｗ電圧レベル）をあらゆる時点で搬送し、
ｂ．付加的なｐ−型ＭＯＳＦＥＴによって、それらのゲートがＨｉｇｈレベルの電力ネット（ＶＤＤ）に結合された状態で、前記２つのネットにおけるｐ−型ＭＯＳＦＥＴのソース又はドレインを結合し、付加的なｎ−型ＭＯＳＦＥＴによって、それらのゲートがｌｏｗレベルの電力ネット（ＶＳＳ）に結合された状態で、前記２つのネットにおけるｎ−型ＭＯＳＦＥＴのソース又はドレインを結合する、
ことをさらに含む、請求項３に記載の方法。
【請求項５】
電圧状態を記憶する少なくとも１つのネットと前記電圧状態とは反対（逆）の値を記憶する少なくとも１つのネットとを各々有する２つ又はそれ以上のラッチを使用して素子の状態を記憶する、順序論理又はメモリ・セル及びレイアウトであって、
ａ．少なくとも４つのこれらのネットのコンタクト領域がレイアウト内の１つのラインに沿って対称に設置され、２つの前記コンタクト領域のいずれも、
ｉ．シングル・イベントがネットの電圧状態に対して同じ影響を有するとき、同じ電圧状態を搬送し、
ｉｉ．シングル・イベントが互いに隣に設置されたネットのデータ（電圧）に対して反対の影響を有するとき、異なる電圧状態（すなわち特定の電圧状態とその逆の状態）を搬送する、
ことがないように互いに対して設置される方法による、各ネット（特定の電圧状態又はその逆の状態を保つ）のコンタクト領域の配置と、
を含む、順序論理又はメモリ・セル及びレイアウト。
【請求項６】
４つのインバータ回路からなり、各インバータ回路が、１つのｐ−型ＭＯＳＦＥＴと１つのｎ−型ＭＯＳＦＥＴからなり、前記インバータが、前記各インバータの出力を別の第２インバータのｐ−型ＭＯＳＦＥＴのゲートに及び別の第３インバータのｎ−型ＭＯＳＦＥＴのゲートに結合することによって、デュアル・インタロック・セル（ＤＩＣＥ）として結合され、各ゲートは１つの出力にのみ結合されており、したがって、一方が各インバータ出力に及び２つのゲートに結合された４つのネットを有し、２つの前記ネットは同じ電圧状態を搬送し、その他の２つは最初の２つの前記ネットの電圧状態とは逆の電圧状態を搬送し、各ネットが、１つのｐ−型ドレイン・コンタクト領域と１つのｎ−型ドレイン・コンタクト領域とを有する、順序論理セルであって、
ａ．各々の前記４つのネットのコンタクト領域がレイアウト内のラインに沿って設置された配置と、
を含み、
ｂ．２つの隣接するｎ−ドレイン・コンタクト領域又は２つの隣接するｐ−ドレイン・コンタクト領域が、反対の電圧状態を搬送する２つのネットに常に属し（結合され）、隣接するｎ−ドレイン・コンタクト領域とｐ−ドレイン・コンタクト領域が、同じ電圧状態を搬送するネットに常に属する、
ことを特徴とする順序論理セル。
【請求項７】
請求項６に記載の順序素子の２つの回路ネットの間に１つ又はそれ以上の付加的な保護ＭＯＳＦＥＴデバイスが付与され結合され、
ａ．前記付加的なｐ−型デバイスが有するそれらのゲートが、高い電圧レベル（ＶＤＤ）に結合され、ドレイン又はソースのいずれかが、請求項６に記載の順序回路内の第１回路ネットのｐ−型コンタクト領域であり（共有され）、他方のコンタクト（ドレイン又はソース）が別の第２の付加的なｐ−型ＭＯＳＦＥＴのソース・コンタクト領域又はドレイン・コンタクト領域のいずれかに結合されており、前記第２の付加的なＭＯＳＦＥＴの他方のコンタクト（ドレイン又はソース）が、前記順序回路内の第２ネットに結合された又はネットには結合されずに前記順序回路の第２ネットのｐ−型ドレインに隣接するコンタクト領域に結合されたｐ−型コンタクト領域であり（共有され）、前記順序回路内の第２ネットは前記第１ネットとは逆の電圧状態を有し、前記付加的なｎ−型デバイスが有するそれらのゲートが、低い電圧レベル（ＶＳＳ）に結合され、ドレイン又はソースのいずれかが、請求項６に記載の順序回路内の第１回路ネットのｎ−型コンタクト領域であり（共有され）、他方のコンタクト（ドレイン又はソース）が別の第２の付加的なｎ−型ＭＯＳＦＥＴのソース又はドレイン・コンタクト領域のいずれかに結合されており、前記第２の付加的なＭＯＳＦＥＴの他方のコンタクト（ドレイン又はソース）が、前記順序回路内の第２ネットに結合された又はネットには結合されずに前記順序回路の第２ネットのｎ−型ドレインに隣接するコンタクト領域に結合されたｎ−型コンタクト領域であり（共有され）、前記順序回路内の第２ネットが前記第１ネットとは逆の電圧状態を有する、ように前記付加的なデバイスが結合された、構成と、
ｂ．前記付加的なＭＯＳＦＥＴデバイスに属する任意の付加的なドレイン又はソース・コンタクト領域が請求項６に記載の順序回路のコンタクト領域と同じレイアウト内のラインに設置された構成と、
を含むことを特徴とする請求項６に記載の順序デュアル・インタロック・セル（ＤＩＣＥ）回路。
【請求項８】
前記冗長ネットの出力にフィルタリング又は多数決回路が結合され、前記フィルタリング回路が、２つの冗長ネットの場合に用いられ、両方のネットが正しいデータを有さない限りデータ信号が通過するのを防止し、３つの冗長ネット上で用いられる前記多数決回路が前記冗長ネットの状態の間で多数決を行い、
ａ．１つの(一次）ネットに対する、シングル・イベントにより生じた全影響がその冗長対に対する、シングル・イベントにより生じた全影響とは反対であり、シングル・イベントが一次ネットと冗長ネットとの両方に影響するときに１つの及び１つのみのこれらのネットがその状態を変化させることができることを保証するように、シングル・イベントに対する応答の強さが調節されるレイアウトと、
を含むことを特徴とする請求項５に記載の順序論理又はメモリ・セル及びレイアウト。
【請求項９】
論理素子が重複され（全体にわたって又は選択された部分において）、したがってデータ信号が一次ネットによって及び二次ネット（信号又はその逆の信号のいずれかを搬送する）によって搬送され、前記２つの冗長ネットが正しい信号を搬送しない限り信号が通過するのを防止するいずれかのフィルタリング回路が、各順序素子の前に設置され、又は前記順序素子も重複され（後者のケースは重複回路チェーンの末端でエラー検出及び／又は訂正を必要とする）、
ａ．前記第１及び第２コンタクト領域の間にこのラインに沿って少なくとも１つの第３コンタクト領域が存在しない限り、シングル・イベントが前記回路領域に結合されたネット内の電圧状態を変化させる影響を有するとき、シングル・イベントが前記２つの冗長ネットのうちの少なくとも一方の電圧状態に対して前記第１及び第２コンタクト領域とは反対の影響を有するときに、各々が別の冗長ネットからの第１及び第２コンタクト領域間に直線ラインが存在しないように、前記２つの冗長ネット（一次及び二次）のコンタクト領域が設置された、レイアウトと、
を含む、組み合わせ回路。
【請求項１０】
ａ．２つの冗長ネットのうちの一方に対する、シングル・イベントにより生じた全影響が、２つの冗長ネットのうちの他方に対する、シングル・イベントにより生じた全影響とは反対であり、シングル・イベントが前記２つの冗長ネットの両方に影響するときにこれらの２つのネットのうちの１つのみが回路内にエラー信号を生成することができることを保証するように、シングル・イベントに対する応答の強さが調節されたレイアウトと、
を含むことを特徴とする請求項９に記載の組み合わせ回路。
【請求項１１】
請求項１〜４の何れか１項に記載の方法を実施する実行可能な指示を備えるプロセッサ可読媒体。