【事件の表示】
　特願２００２−３４１５０５「半導体集積回路装置」拒絶査定不服審判事件〔平成１６年　６月２４日出願公開，特開２００４−１７９２６７〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　
　本願は，平成１４年１１月２５日の出願であって，平成２０年３月２６日付けで拒絶査定がされ，これに対して同年４月２８日に審判請求がされた。
　その後当審において，平成２３年１月１１日付けで拒絶の理由（最初）が通知され，これに対して同年３月８日に手続補正書及び意見書が提出された。
　
　
第２　当審における拒絶理由
　
　当審において，平成２２年１２月１４日付けで通知した拒絶の理由（以下「当審における拒絶の理由」という。）の概要は，本願発明は，本願の出願前に日本国内で頒布された特開平０８−２０４１４０号公報（以下「引用例１」という。）に記載された発明において，本願の出願前に日本国内で頒布された特開平１１−２１４９８３号公報（以下「引用例２」という。）に記載された発明，本願の出願前に日本国内で頒布された特開２００２−１３５１０９号公報（以下「引用例３」という。）に記載された発明及び本願の出願の日前における周知技術に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない，というものである。
　
　
第３　本願発明の容易想到性について
　
１　本願発明について
　本願の請求項１〜６に係る発明は，平成２３年３月８日に提出された手続補正書に記載されたとおりのものであり，その請求項１の記載は，次のとおりである。（以下，本願の請求項１に係る発明を「本願発明」という。）
　
「【請求項１】
　パストランジスタロジックにて構成される論理演算を実現するＮＭＯＳトランジスタを有するネットワーク論理回路ブロックと，該ネットワーク論理回路ブロックの出力信号を増幅するＮおよびＰＭＯＳトランジスタを有するバッファ回路ブロックとを備え，
　製造工程の増加を防止しリーク電流の経路を削減して該ネットワーク論理ブロックおよび該バッファ回路ブロックを構成するべく，半導体基板上に埋込み絶縁層を介して半導体層が形成された完全空乏型ＳＯＩ基板の半導体層に形成された該ＮおよびＰＭＯＳトランジスタを含むＭＯＳトランジスタを有し，
　該ＮＭＯＳトランジスタにより構成される半導体回路の活性状態時と待機状態時とで，該半導体基板にそれぞれ異なるバイアス電圧が印加されて，該待機状態時のオフリーク電流を削減するように該ＮＭＯＳトランジスタのしきい値電圧を変化させるものであり，
　該バイアス電圧をコントロールするための外部制御回路を有すると共に，待機動作制御端子を有し，待機動作時には該バッファ回路ブロックの入力信号にかかわらず，該バッファ回路ブロックの出力を一定値に固定し，該待機動作時のオフリーク電流を削減する機能を有する半導体集積回路装置。」
　
２　引用例の記載と引用発明
（１）引用例１
　引用例１には，図１〜３とともに次の記載がある。（下線は当審で付した。以下同じ。）
　
ア　図１について
「［本発明のシリコン・オン・インシュレータ半導体装置の第１実施例］
本発明のシリコン・オン・インシュレータ半導体装置の第１の実施例を以下に説明する
・・・図１を参照して，
シリコン基板１０１上に形成された埋め込み酸化膜１０２の上に酸化膜１０３で絶縁分離されたＮＭＯＳの基体となるＰ型シリコン基体１０４上にゲート酸化膜１０８を介して形成されたゲート電極のポリシリコン１０９とこれに対して自己整合的に形成されてソース及びドレイン電極を構成するＮ型拡散層１０５が形成され，同様にＰＭＯＳの基体となるＮ型シリコン基体１０６上にゲート酸化膜１０８を介して形成されたゲート電極のポリシリコン１０９とこれに対して自己整合的に形成されてソース及びドレイン電極を構成するＰ型拡散層１０７が形成され，ＮＭＯＳのソース電極は接地され，ＰＭＯＳのソース電極はＶＤＤ電源１１０に接続され，ＮＭＯＳのドレイン電極とＰＭＯＳのドレイン電極は接続され，ＮＭＯＳの基体であるＰ型シリコン基体１０４にはＮＭＯＳ側バイアス電源１１１が接続され，ＰＭＯＳの基体であるＮ型シリコン基体１０６にはＰＭＯＳ側バイアス電源１１２が接続されている
・・・
アクティブ時にはＮＭＯＳ側バイアス電源１１１の電圧を接地電位より高く且つＰ−Ｎ接合の順方向電圧ＶＦより低い電圧，例えば０．５Ｖに設定することによりＮＭＯＳの閾値電圧を低下させて０．２Ｖ程度とし，スタンバイ時にはＮＭＯＳ側バイアス電源１１１の電圧を接地電位である０Ｖまで低下させることによりＮＭＯＳの閾値電圧を増大させて０．５Ｖ程度とすることができ
アクティブ時にはＰＭＯＳ側バイアス電源１１２の電圧をＶＤＤ電源１１０の電圧，例えば２Ｖの電圧より低く且つＶＤＤ電源１１０の電圧からＶＦを引いた電圧より高い電圧，例えば１．５Ｖに設定することによりＰＭＯＳの閾値電圧を絶対値で低下させて−０．２Ｖ程度とし，またスタンバイ時にはＰＭＯＳ側バイアス電源１１２の電圧をＶＤＤ電源１１０の電圧と等しい値まで上昇させることによりＰＭＯＳの閾値電圧を絶対値で上昇させて−０．５Ｖ程度とすることができる
・・・従って，
本実施例は
アクティブ時にはＰＭＯＳとＮＭＯＳの閾値電圧を絶対値で小さくして高速動作させ，スタンバイ時には閾値電圧を絶対値で大きくしてサブスレッショルド電流による電力消費を低減することができる
・・・同様にして，本実施例においては，Ｐ型シリコン基体１０６の領域についても寄生容量が図２１の前記従来例におけるＮ型ウェル２０２と比較して遥かに小さくできるため，ＰＭＯＳ側バイアス電源１１２によりアクティブからスタンバイへ，またスタンバイからアクティブに遷移する場合にＰＭＯＳの閾値電圧が変化し安定するまでに要する時間を大幅に低減することができるという新たな利点が得られる。
・・・また，本実施例においては，Ｐ型シリコン基体１０４及びＮ型シリコン基体１０６はそれぞれ埋め込み酸化膜１０２，酸化膜１０３，Ｎ型拡散層１０５またはＰ型拡散層１０７に囲まれて個々のＭＯＳＦＥＴ毎に電気的に完全に分離しているため，
複数のＮＭＯＳと複数のＰＭＯＳを集積化した場合には複数のＮＭＯＳ側バイアス回路と複数のＰＭＯＳ側バイアス回路を設けることにより，回路ブロック毎に，あるいは更に極端な場合として，個別のＭＯＳＦＥＴ毎にアクティブ時とスタンバイ時のそれぞれの状態における閾値電圧の制御を行うことができることになる
　
イ　図２について
「図２は，複数のＮＭＯＳと複数のＰＭＯＳを含む回路ブロックの回路図の一例を示している。
・・・図２を参照して，
本回路ブロックは，ＣＭＯＳインバータと，ＣＭＯＳ２入力ＮＡＮＤ回路と，を含み，ＣＭＯＳインバータは，電源端子ＶＤＤと接地端子ＧＮＤとの間に接続されたＰＭＯＳ２０１とＮＭＯＳ２０２とから構成され，第１の入力端子Ｉ１を入力とし，ＣＭＯＳ２入力ＮＡＮＤ回路は，ＰＭＯＳ２０３とＰＭＯＳ２０４とＮＭＯＳ２０５とＮＭＯＳ２０６から構成され，ＣＭＯＳインバータの出力がＰＭＯＳ２０３及びＮＭＯＳ２０５のそれぞれのゲート電極に接続され，第２の入力端子Ｉ２がＰＭＯＳ２０４及びＮＭＯＳ２０６のそれぞれのゲート電極に接続されている
・・・
この回路ブロックに含まれるＰＭＯＳすなわちＰＭＯＳ２０１，ＰＭＯＳ２０３，ＰＭＯＳ２０４のそれぞれの基体端子はＰＭＯＳ側バイアス発生器２０７に接続され，同様にしてこの回路ブロックに含まれるＮＭＯＳすなわちＮＭＯＳ２０２，ＮＭＯＳ２０５，ＮＭＯＳ２０６のそれぞれの基体端子はＮＭＯＳ側バイアス発生器２０８に接続されており，ＰＭＯＳ側バイアス発生器２０７はアクティブ時にはＶＤＤ端子の電圧より低く且つＶＤＤ−ＶＦより高い電圧を発生し，スタンバイ時にはＶＤＤ端子の電圧を発生し，ＮＭＯＳ側バイアス発生器２０８はアクティブ時にはＧＮＤ端子の電圧より高く且つＶＦより低い電圧を発生し，スタンバイ時にはＧＮＤ端子の電圧を発生する
　
ウ　図３について
「
図３は，図２に示す回路ブロックをシリコン・オン・インシュレータ基板上に１層のアルミ配線を用いて形成したときの平面図である
・・・図３を参照して，上段に左から図２のＰＭＯＳ２０１，ＰＭＯＳ２０３，ＰＭＯＳ２０４の順に配置され，下段に左からＮＭＯＳ２０２，ＮＭＯＳ２０６，ＮＭＯＳ２０５の順に配置され，それぞれのＰＭＯＳのＮ型シリコン基体１０６は基体−アルミ間コンタクト３０３及びアルミ配線３０４を介してＰＭＯＳ側バイアス発生器２０７に接続され，それぞれのＮＭＯＳのＰ型シリコン基体１０４は基体−アルミ間コンタクト３０３及びアルミ配線３０４を介してＮＭＯＳ側バイアス発生器２０８に接続されている。図中３０２はポリシリコン−アルミ間コンタクトを示している。
・・・
図３に示したシリコン・オン・インシュレータ半導体基板は，例えばシリコン基板に酸素原子をイオン注入して高温で熱処理することによってシリコン基板中に埋め込みシリコン酸化膜層を形成するサイモックス（ＳＩＭＯＸ：ｓｅｐａｒａｔｉｏｎ  ｂｙ  ｉｍｐｌａｔｅｄ  ｏｘｙｇｅｎ）技術等の公知の技術により作成されたシリコン・オン・インシュレータ基板を用いて通常のＣＭＯＳ製造技術を流用することによって容易に形成できる
　
（２）引用発明
　以上によれば，引用例１には，次の発明（以下「引用発明」という。）が記載されている。
　
「複数のＮＭＯＳと複数のＰＭＯＳを含む回路ブロックであって，第１の入力端子Ｉ１及び第２の入力端子Ｉ２から入力される信号を増幅するＣＭＯＳインバータとＣＭＯＳ２入力ＮＡＮＤ回路とを含む回路ブロックを備え，シリコン基板１０１上に埋込酸化膜１０２を介してＰ型シリコン基体１０４及びＮ型シリコン基体１０６が形成されたシリコン・オン・インシュレータ基板の，上記Ｐ型シリコン基体１０４及び上記Ｎ型シリコン基体１０６に形成された上記複数のＮＭＯＳと上記複数のＰＭＯＳを有し，当該複数のＮＭＯＳと複数のＰＭＯＳにより構成される回路ブロックのアクティブ時とスタンバイ時とで，上記Ｐ型シリコン基体１０４及び上記Ｎ型シリコン基体１０６にそれぞれ異なるバイアス電圧が印加されて，上記スタンバイ時に閾値電圧を絶対値で大きくしてサブスレショルド電流による電力消費を低減する，シリコン・オン・インシュレータ半導体装置。」
　
（３）引用例２
　引用例２には，図７とともに次の記載がある。
　
「（第６実施形態）第６実施形態は，上述した第４実施形態を変形して，
パストランジスタ論理回路を構成するｎ型ＭＯＳトランジスタの基板電位を制御して，非動作モード時にのみｎ型ＭＯＳトランジスタのしきい電圧を高くすることにより，非動作モード時のパストランジスタ論理回路における定常的なリーク電流を少なくしつつ，動作モード時のパストランジスタ論理回路の動作の高速性を確保したものである
パストランジスタ論理回路１０を構成するｎ型ＭＯＳトランジスタには，基板電位制御信号Ｖｎｓｕｂが別個に印加されている。これは，パストランジスタ論理回路１０におけるｎ型ＭＯＳトランジスタのしきい電圧を動作モードの時は低くし，非動作モードの時は高くするために，印加されている
・・・より詳しくは，
パストランジスタ論理回路１０を構成するｎ型ＭＯＳトランジスタのしきい電圧が，このパストランジスタ論理回路１０の動作スピードに大きな影響を与えることが知られている。パストランジスタ論理回路１０の動作スピードを速くするためには，ｎ型ＭＯＳトランジスタのしきい電圧を低くする必要がある
非動作モード時にのみ，ｎ型ＭＯＳトランジスタのしきい電圧を高くするのである。このようにするため，本実施形態においては，ｎ型ＭＯＳトランジスタの基板電位制御信号Ｖｎｓｕｂは，動作モード時にはグラウンド電位ＧＮＤとし，非動作モード時には−２Ｖの負の電位にする。ｎ型ＭＯＳトランジスタのしきい電圧を高くすることにより，パストランジスタ論理回路１０内に定常的に流れるリーク電流を少なくすることができる
　
（４）引用例３
　引用例３には，図１とともに次の記載がある。
　
「まず，図１に示す回路構成を説明する。この回路は，否定的論理積を演算するための基本ゲート回路（以下，「ＮＡＮＤゲート」と称す）であって，
出力ノードＮ１と電源との間に電流経路が並列接続されたｐ型ＭＯＳトランジスタＴＰ１１，ＴＰ１２と，出力ノードＮ１とグランドとの間に電流経路が直列接続されたｎ型ＭＯＳトランジスタＴＮ１１，ＴＮ１２とから構成される。ｐ型ＭＯＳトランジスタＴＰ１１とｎ型ＭＯＳトランジスタＴＮ１１とのゲートには，スタンバイモードにおいてＬレベルとなる信号ＳＣＳが与えられ，ｐ型ＭＯＳトランジスタＴＰ１２とｎ型ＭＯＳトランジスタＴＮ１２との間には図示しない前段側の回路から出力される信号ＳＸが与えられる
・・・
次に，このＮＡＮＤゲートの動作を説明する。まず，スタンバイモードにおける動作を説明する。スタンバイモードでは，信号ＳＣＳがＬレベル（グランド電位）とされ，この信号ＳＣＳをゲートで受けるｐ型ＭＯＳトランジスタＴＰ１１がオン状態となり，ｎ型ＭＯＳトランジスタＴＮ１１がオフ状態となる。したがって，信号ＳＸの論理レベルによらず，出力ノードＮ１は，ｎ型ＭＯＳトランジスタＴＮ１１によりグランドから電気的に切り離され，ｐ型ＭＯＳトランジスタＴＰ１１を介して電源と電気的に接続される結果，出力ノードＮ１にＨレベル（電源電位）が現れる
（中略）
・・・
次に，ライトモードやリードモードにおける動作を説明する。これらの動作モードでは，信号ＳＣＳがＨレベルとされ，この信号ＳＣＳをゲートで受けるｐ型ＭＯＳトランジスタＴＰ１１がオフ状態となり，ｎ型ＭＯＳトランジスタＴＮ１１がオン状態となる。したがって，信号ＳＸの論理レベルに応じて，出力ノードＮ１には，ＨレベルまたはＬレベルが現れる
　
３　本願発明と引用発明との対比
（１）引用発明の「ＮＭＯＳ」及び「ＰＭＯＳ」は，それぞれ，本願発明の「Ｎ」「ＭＯＳトランジスタ」及び「ＰＭＯＳトランジスタ」に相当する。
　また，引用発明の「複数のＮＭＯＳと複数のＰＭＯＳを含む回路ブロックであって，」「ＣＭＯＳインバータとＣＭＯＳ２入力ＮＡＮＤ回路とを含む回路ブロック」は，本願発明の「ＮおよびＰＭＯＳトランジスタを有するバッファ回路ブロック」に相当する。
　そうすると，本願発明の「該ネットワーク論理回路ブロックの出力信号を増幅するＮおよびＰＭＯＳトランジスタを有するバッファ回路ブロック」と，引用発明の「複数のＮＭＯＳと複数のＰＭＯＳを含む回路ブロックであって，第１の入力端子Ｉ１及び第２の入力端子Ｉ２から入力される信号を増幅するＣＭＯＳインバータとＣＭＯＳ２入力ＮＡＮＤ回路とを含む回路ブロック」とは，「信号を増幅するＮおよびＰＭＯＳトランジスタを有するバッファ回路ブロック」である点で共通する。
　
（２）引用発明の「シリコン基板１０１」，「埋込酸化膜１０２」，「Ｐ型シリコン基体１０４」及び「Ｎ型シリコン基体１０６」，並びに「シリコン・オン・インシュレータ基板」は，それぞれ，本願発明の「半導体基板」，「埋込み絶縁層」，「半導体層」，並びに「ＳＯＩ基板」に相当する。
　そうすると，本願発明の「製造工程の増加を防止しリーク電流の経路を削減して該ネットワーク論理ブロックおよび該バッファ回路ブロックを構成するべく，半導体基板上に埋込み絶縁層を介して半導体層が形成された完全空乏型ＳＯＩ基板の半導体層に形成された該ＮおよびＰＭＯＳトランジスタを含むＭＯＳトランジスタを有」することと，引用発明の「シリコン基板１０１上に埋込酸化膜１０２を介してＰ型シリコン基体１０４及びＮ型シリコン基体１０６が形成されたシリコン・オン・インシュレータ基板の，上記Ｐ型シリコン基体１０４及び上記Ｎ型シリコン基体１０６に形成された上記複数のＮＭＯＳと上記複数のＰＭＯＳを有」することとは，「半導体基板上に埋込み絶縁層を介して半導体層が形成された」「ＳＯＩ基板の半導体層に形成された該ＮおよびＰＭＯＳトランジスタを含むＭＯＳトランジスタを有」する点で共通する。
　
（３）引用発明の「アクティブ時」，「スタンバイ時」，「閾値電圧」及び「スタンバイ時に」「サブスレショルド電流による電力消費を低減する」ことは，それぞれ，本願発明の「活性状態時」，「待機状態時」，「しきい値電圧」及び「待機状態時のオフリーク電流を削減する」ことに相当する。
　そうすると，本願発明の「該ＮＭＯＳトランジスタにより構成される半導体回路の活性状態時と待機状態時とで，該半導体基板にそれぞれ異なるバイアス電圧が印加されて，該待機状態時のオフリーク電流を削減するように該ＮＭＯＳトランジスタのしきい値電圧を変化させるものであ」ることと，引用発明の「当該複数のＮＭＯＳと複数のＰＭＯＳにより構成される回路ブロックのアクティブ時とスタンバイ時とで，上記Ｐ型シリコン基体１０４及び上記Ｎ型シリコン基体１０６にそれぞれ異なるバイアス電圧が印加されて，上記スタンバイ時に閾値電圧を絶対値で大きくしてサブスレショルド電流による電力消費を低減する」こととは，「該」「ＭＯＳトランジスタにより構成される半導体回路の活性状態時と待機状態時とで，」「それぞれ異なるバイアス電圧が印加されて，該待機状態時のオフリーク電流を削減するように」「ＭＯＳトランジスタのしきい値電圧を変化させるものであ」る点で共通する。
　
（４）引用発明の「シリコン・オン・インシュレータ半導体装置」は，本願発明の「半導体集積回路装置」に相当する。
　
（５）以上から，本願発明と引用発明との一致点及び相違点は，次のとおりとなる。 
ア　一致点
「信号を増幅するＮおよびＰＭＯＳトランジスタを有するバッファ回路ブロックを備え，
　半導体基板上に埋込み絶縁層を介して半導体層が形成されたＳＯＩ基板の半導体層に形成された該ＮおよびＰＭＯＳトランジスタを含むＭＯＳトランジスタを有し，
　該ＭＯＳトランジスタにより構成される半導体回路の活性状態時と待機状態時とで，それぞれ異なるバイアス電圧が印加されて，該待機状態時のオフリーク電流を削減するようにＭＯＳトランジスタのしきい値電圧を変化させるものである，半導体集積回路装置。」
　
イ　相違点
・　相違点１
　本願発明は，「パストランジスタロジックにて構成される論理演算を実現するＭＯＳトランジスタを有するネットワーク論理回路ブロック」を備え，「該ネットワーク論理回路ブロックの出力信号」は「バッファ回路ブロック」で増幅されるのに対し，引用発明は，本願発明の「ネットワーク論理回路ブロック」に相当する構成を備えていない点。
　
・　相違点２
　本願発明は，「製造工程の増加を防止しリーク電流の経路を削減して該ネットワーク論理ブロックおよび該バッファ回路ブロックを構成するべく，半導体基板上に埋込み絶縁層を介して半導体層が形成された完全空乏型ＳＯＩ基板の半導体層に形成された該ＮおよびＰＭＯＳトランジスタを含むＭＯＳトランジスタを有」するのに対し，引用発明の「複数のＮＭＯＳ」及び「複数のＰＭＯＳ」が形成される「シリコン・オン・インシュレータ基板」は完全空乏型ＳＯＩ基板ではなく，引用発明の「複数のＮＭＯＳ」及び「複数のＰＭＯＳ」は，本願発明の「ＭＯＳトランジスタ」のように，「製造工程の増加を防止しリーク電流の経路を削減して該ネットワーク論理ブロックおよび該バッファ回路ブロックを構成するべく」形成されたものではない点。
　
・　相違点３
　本願発明は，「該ＮＭＯＳトランジスタにより構成される半導体回路の活性状態時と待機状態時とで，該半導体基板にそれぞれ異なるバイアス電圧が印加されて」，「該ＮＭＯＳトランジスタのしきい値電圧を変化させる」のに対し，引用発明では，「シリコン・オン・インシュレータ基板の，上記Ｐ型シリコン基体１０４及び上記Ｎ型シリコン基体１０６に形成された上記複数のＮＭＯＳと上記複数のＰＭＯＳ」「により構成される回路ブロックのアクティブ時とスタンバイ時とで，上記Ｐ型シリコン基体１０４及び上記Ｎ型シリコン基体１０６にそれぞれ異なるバイアス電圧が印加されて」，「上記複数のＮＭＯＳと上記複数のＰＭＯＳ」の閾値電圧を変化させる点。
　
・　相違点４
　本願発明は，「該バイアス電圧をコントロールするための外部制御回路を有すると共に，待機動作制御端子を有し，待機動作時には該バッファ回路ブロックの入力信号にかかわらず，該バッファ回路ブロックの出力を一定値に固定し，該待機動作時のオフリーク電流を削減する機能を有する」のに対し，引用発明は，このような構成を備えていない点。
　
４　相違点についての検討
（１）相違点１について
　上記２（３）で摘記した事項から分かるとおり，引用例２には，「ｎ型ＭＯＳトランジスタ３０」を有する「パストランジスタ論理回路１０」（本願発明の「パストランジスタロジックにて構成される論理演算を実現するＮＭＯＳトランジスタを有するネットワーク論理回路ブロック」に相当。）と，この「パストランジスタ論理回路１０」の出力信号を増幅する「ＣＭＯＳインバータ５０」を有する「負荷回路２０」（本願発明の「バッファ回路ブロック」に相当。）とを備えた半導体集積回路装置において，上記「ｎ型ＭＯＳトランジスタ３０」に「基板電位制御信号Ｖｎｓｕｂ」を印加して，上記「ｎ型ＭＯＳトランジスタ３０」のしきい値電圧を動作モードの時（本願発明の「活性状態時」に相当。）は低くし，非動作モードの時（本願発明の「待機状態時」に相当。）は高くすることにより，非動作モードの時に上記「パストランジスタ論理回路１０」内に定常的に流れるリーク電流（本願発明の「待機状態時のオフリーク電流」に相当。）を少なくすることが記載されている。
　そして，上記２（１）アから，引用発明は，シリコン・オン・インシュレータ基板（本願発明の「ＳＯＩ基板」に相当。）の「Ｐ型シリコン基体１０４」及び「Ｎ型シリコン基体１０６」（本願発明の「半導体層」に相当。）に，アクティブ時（本願発明の「活性状態時」に相当。）とスタンバイ時（本願発明の「待機状態時」に相当。）とで，上記「Ｐ型シリコン基体１０４」及び上記「Ｎ型シリコン基体１０６」にそれぞれ異なるバイアス電圧を印加するものであることが分かる。
　また，上記２（１）イから，引用発明は，上記「Ｐ型シリコン基体１０４」及び上記「Ｎ型シリコン基体１０６」に形成された複数のＮＭＯＳ及び複数のＰＭＯＳで，ＣＭＯＳインバータ及びＣＭＯＳ２入力ＮＡＮＤ回路（本願発明の「バッファ回路ブロック」に相当。）を構成し，上記複数のＮＭＯＳ及び上記複数のＰＭＯＳそれぞれのしきい値電圧を，上記スタンバイ時に絶対値で大きくしてサブスレショルド電流による電力消費を低減する（本願発明の「待機状態時のオフリーク電流を削減する」に相当。）ものであることが分かる。
　さらに，引用発明において，上記ＣＭＯＳインバータに接続された第１の入力端子Ｉ１にほかの回路ブロックを接続し，ほかの回路ブロックの出力信号を上記ＣＭＯＳインバータで増幅することは，当業者において普通に行われているものである。
　そうすると，引用発明において，上記第１の入力端子Ｉ１に引用例２に記載されたパストランジスタ論理回路を接続すれば，上記ＣＭＯＳインバータとＣＭＯＳ２入力ＮＡＮＤ回路を構成する複数のＮＭＯＳ及び複数のＰＭＯＳのしきい値電圧とともに，上記パストランジスタ論理回路を構成するｎ型ＭＯＳトランジスタのしきい値電圧も，活性状態時と待機状態時とで変化させることができ，それによって，上記ＣＭＯＳインバータ，上記ＣＭＯＳ２入力ＮＡＮＤ回路及び上記パストランジスタ論理回路における待機状態時のオフリーク電流を削減できることは，引用例２の記載に接した当業者にとって明らかである。
　したがって，相違点１に係る構成は，引用発明において，引用例２に記載された発明を適用することにより，当業者が容易に想到し得たものである。
　
（２）相違点２及び３について
　以下，相違点２及び３についてまとめて検討する。
（ア）半導体基板上に埋込み絶縁層を介して半導体層が形成された完全空乏型ＳＯＩ基板の上記半導体層にＭＯＳトランジスタを形成し，このＭＯＳトランジスタにより構成される半導体回路の活性状態時と待機状態時とで，上記半導体基板にそれぞれ異なるバイアス電圧を印加し，しきい値電圧を変化させることは，周知例１〜３にみられるように，当該技術分野では周知の技術である。
　
・　周知例１
　本願の出願前に日本国内で頒布され，当審における拒絶の理由で引用された，特開平１０−０４１８０７号公報（以下「周知例１」という。）には，図１とともに次の記載がある。
　
「図１は，本発明の一実施態様によるＣＭＯＳ集積回路の性能を最適化するための模範的な方式１０の電気的概略図である。システム１０はＣＭＯＳ回路１２と制御手段１４を有する。
・・・
ＣＭＯＳ回路１２は，共通基板上に形成した複数の完全空乏ｐ−チャネルトランジスタ１６（Ｐ
１
およびＰ
２
として標識した）と複数の完全空乏ｎ−チャネルトランジスタ１８（Ｎ
１
，Ｎ
２
，Ｎ
３
，Ｎ
４
およびＮ
５
として標識した）を有する
（中略）
・・・
制御手段１４は，ｎ−チャネルトランジスタ１８（Ｎ
６
として標識した）に連続して接続されたｐ−チャネルトランジスタ（Ｐ
３
として標識した）を有する。Ｐ
３
のソースは電圧源２０に接続し，Ｎ
６
のドレインはＰ
３
のドレインに接続し，そしてＮ
６
のソースはグラウンドＧＮＤに接続している。待機信号ＳＴＢＹは，Ｎ
６
のゲートとＰ
３
のゲートに接続している。制御手段１４は，接続点ＣでＰ
１
，Ｐ
２
，Ｎ
１
，Ｎ
２
，Ｎ
３
，Ｎ
４
およびＮ
５
の共通基板に制御信号を印加する。制御信号は，ＣＭＯＳ回路１２中の全てのトランジスタのしきい値電圧を調節するために作動可能である複数の異なる電圧を有する。更に具体的には，ＳＴＢＹ信号がハイのときは，制御手段１４は共通基板に第１の電圧バイアスを印加する。ＳＴＢＹ信号がローのときは，制御手段１４は第２の電圧バイアスを印加する
・・・なお図１を参照して説明すると，
動作に於いて，ＣＭＯＳ回路１２は動作モードの動作と待機モードの動作の間に切り替えられる。これらの方式の動作の間じゅう，制御手段１４は，ＣＭＯＳ回路１２のトランジスタが形成されている基板に，それらのしきい値電圧を調節するために異なる電圧バイアスを印加する。制御信号で印加された電圧バイアスは，ＣＭＯＳ回路１２内の漏洩電流を減少し，または代わりにＣＭＯＳ回路１２の性能を向上させる
　
・　周知例２
　本願の出願前に日本国内で頒布され，当審における拒絶の理由で引用された，特開平０９−３１２４０１号公報（以下「周知例２」という。）には，図３及び図２３とともに次の記載がある。
　
「（第１の実施の形態）以下，この発明の第１の実施の形態を図面に従って説明する。
（中略）
・・・図３には本半導体装置の平面図を示すとともに，図４には図３のＡ−Ａ断面図を，図５には図３のＢ−Ｂ断面図を示す。図３〜５において，半導体基板としての単結晶シリコン基板１５の上には貼合用ポリシリコン膜１６を介して絶縁体層としてのシリコン酸化膜１７が形成されている。このシリコン酸化膜１７の表面に，単結晶半導体層としての薄膜の単結晶シリコン層（以下，薄膜ＳＯＩ層という）１８，１９，２０，２１，２２，２３，２４，２５が形成されている。各薄膜ＳＯＩ層１８〜２５にはゲート酸化膜２６を介してポリシリコンゲート電極２７が配置されている。そして，
薄膜ＳＯＩ層１８〜２１にてＰチャネルＭＯＳＦＥＴ７，９，１１，１３が，又，薄膜ＳＯＩ層２２〜２５にてＮチャネルＭＯＳＦＥＴ８，１０，１２，１４が形成されている。このようにして，ＬＳＩ１を構成するＰチャネルとＮチャネルの薄膜ＳＯＩＭＯＳＦＥＴが形成されている。ここで，各ＭＯＳＦＥＴはチャネル領域の最大空乏層幅よりもＳＯＩ層１８〜２５の厚さが薄くチャネル形成時にＳＯＩ層１８〜２５が完全に空乏化するようになっている
　
「（第５の実施の形態）次に，第５の実施の形態を，第１の実施の形態との相違点を中心に説明する。
・・・
図２３に示すように，ＳＩＭＯＸ法により半導体基板としてのＰ型シリコン基板１１０上に絶縁体層としてのシリコン酸化膜１１１を介して単結晶半導体層としての単結晶シリコン層（薄膜ＳＯＩ層）１１２，１１３が形成され，薄膜ＳＯＩ層１１２，１１３にてＣＭＯＳ回路を構成するＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴが形成されている。ＰチャネルＭＯＳＦＥＴの少なくともチャネル領域に対向したシリコン基板１１０には第１の電極としてのＮウェル領域（不純物拡散領域）１１４が形成されている。又，ＮチャネルＭＯＳＦＥＴの少なくともチャネル領域に対向したシリコン基板１１０には第２の電極としてのＮウェル領域（不純物拡散領域）１１５が形成されている
・・・そして，
バイアス電圧切替回路１１６，１１７は，待機時には各ＭＯＳＦＥＴのしきい値電圧の絶対値を大きくすべき電位をＮウェル領域１１４，１１５に印加し，動作時には同しきい値電圧の絶対値を小さくすべき電位をＮウェル領域１１４，１１５に印加する
　
・　周知例３
　本願の出願前に日本国内で頒布された，特開２００１−１６８３３８号公報（以下「周知例３」という。）には，図１とともに次の記載がある。
　
「
本発明の半導体装置Ａ及びＢは，半導体基板上に埋め込み絶縁膜を介して半導体層が形成されたＳＯＩ基板の半導体層に，主として，完全空乏型ＰＭＯＳトランジスタ及び／又はＮＭＯＳトランジスタが形成されて構成される
・・・
ＳＯＩ基板としては，張り合わせＳＯＩ（ＢＥＳＯＩ）基板，ＳＩＭＯＸ（Separation by Implantation of Oxygen）型基板等として用いられるものが挙げられる
・・・半
導体基板としては，例えば，シリコン，ゲルマニウム等の元素半導体基板，ＧａＡｓ，ＩｎＧａＡｓ等の化合物半導体等，種々の基板を用いることができる。なかでも単結晶シリコン基板又は多結晶シリコン基板が好ましく，単結晶シリコン基板が特に好ましい
・・・
埋め込み絶縁膜としては，例えば，ＳｉＯ
２
膜，ＳｉＮ膜等が挙げられ，なかでもＳｉＯ
２
膜が好ましい
・・・
半導体層は，トランジスタを形成するための活性層として機能する半導体薄膜であり，シリコン，ゲルマニウム等の元素半導体，ＧａＡｓ，ＩｎＧａＡｓ等の化合物半導体等の薄膜により形成することができる。なかでもシリコン薄膜が好ましく，このシリコン薄膜は単結晶であることが好ましい
・・・
本発明の半導体装置Ａ及びＢは，上記のＳＯＩ基板の半導体層に素子分離膜を形成することによって活性領域が規定され，この活性領域にＭＯＳトランジスタが形成されている
また，これら半導体装置においては，半導体基板にバイアス電圧が印加される
バイアス電圧は，固定値であってもよく，適宜変動してもよい。なかでも，ＭＯＳトランジスタにより構成される半導体回路の動作状態と待機状態とで，それぞれ異なるバイアス電圧が半導体基板に印加されることが好ましい
さらに，これら半導体装置においては，活性領域又は素子分離領域内に，あるいは半導体基板側に，半導体基板にバイアス電圧を印加するためのコンタクト部が形成されている
・・・ＭＯＳトランジスタは，Ｎチャネル型ＭＯＳトランジスタ又はＰチャネル型ＭＯＳトランジスタのいずれでもよく，また，Ｎチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタの双方であってもよい。
なかでも，同一半導体層にＮチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタとが形成されているのが好ましい
　
「実施の形態１
　この実施の形態の半導体装置は，
図１（ａ）に示したように，Ｐ型のシリコン基板１１上にＳｉＯ
２
からなる埋め込み絶縁膜１２を介して単結晶シリコンからなる半導体層１３が形成されてなるＳＯＩ基板１０にＮＭＯＳトランジスタが形成されてなる。ＮＭＯＳトランジスタは，Ｐ型の不純物がドーピングされた半導体層１３上にゲート絶縁膜１４を介してゲート電極１５が形成され，ゲート電極１５の両側であって，半導体層１３内にソース／ドレイン領域１６が形成されて構成されている。なお，シリコン基板１１には負の電位が印加されている
・・・
また，図１（ｂ）に示したように，Ｎ型のシリコン基板２１上にＳｉＯ
２
からなる埋め込み絶縁膜２２を介して単結晶シリコンからなる半導体層２３が形成されたＳＯＩ基板２０にＰＭＯＳトランジスタが形成されてなる。ＰＭＯＳトランジスタは，Ｎ型の不純物がドーピングされた半導体層２３上にゲート絶縁膜２４を介してゲート電極２５が形成され，ゲート電極２５の両側であって，半導体層２３内にソース／ドレイン領域２６が形成されて構成されている。なお，シリコン基板２１には正の電位が印加されている
・・・
このような構成により，ＭＯＳトランジスタにおけるチャネル及びチャネル下部の間が空乏化し，寄生容量を減少させることができる。その結果，ＭＯＳトランジスタの動作速度を向上させることができる
・・・
上記のＭＯＳトランジスタ特性を，図２（ａ）及び（ｂ）に示す。なお，ＭＯＳトランジスタのＬ／Ｗは０．３５μｍ／１０μｍであった。例えば，ＮＭＯＳトランジスタにおいて，動作時の基板バイアス電圧Ｖｂｇを３Ｖ，待機時の基板バイアス電圧Ｖｂｇを−３Ｖと設定することにより，動作時のしきい値電圧Ｖｔｈを０．２Ｖと低減させることができるとともに，待機時のオフ電流Iｏｆｆを１×１０
−１２
Ａと低減させることができる
・・・
また，ＰＭＯＳトランジスタにおいて，動作時の基板バイアス電圧Ｖｂｇを−３Ｖ，待機時の基板バイアス電圧Ｖｂｇを３Ｖと設定することにより，動作時のしきい値電圧Ｖｔｈを−０．２Ｖとすることができるとともに，待機時のオフ電流Iｏｆｆを１×１０
−１２
Ａに制御することができる。このように，図２（ａ）及び（ｂ）から，基板に印加するバイアス電圧を変化させることにより，トランジスタのしきい値電圧とオフ電流を制御することが可能となることがわかる。その結果，待機時のオフ電流を低く設定できるため，低消費電力化が可能となる
　
（イ）上記２（１）イ及び（３）から，引用発明におけるＣＭＯＳインバータ及びＣＭＯＳ２入力ＮＡＮＤ回路（本願発明の「バッファ回路ブロック」に相当。）を構成する複数のＮＭＯＳ及び複数のＰＭＯＳ（本願発明の「ＮおよびＰＭＯＳトランジスタ」に相当。）と，引用例２に記載されたパストランジスタ論理回路（本願発明の「パストランジスタロジックにて構成される論理演算を実現するＮＭＯＳトランジスタを有するネットワーク論理回路ブロック」に相当。）を構成するｎ型ＭＯＳトランジスタは，いずれも，活性状態時と待機状態時とで，外部から異なるバイアス電圧を印加し，しきい値電圧を変化させるＭＯＳトランジスタであることが分かる。
　そして，引用発明に引用例２に記載された発明を適用する際に，引用発明における上記複数のＮＭＯＳ及び上記複数のＰＭＯＳと，引用例２に記載された上記パストランジスタ論理回路を構成するｎ型ＭＯＳトランジスタとして，半導体回路の活性状態時と待機状態時とで，半導体基板にそれぞれ異なるバイアス電圧を印加し，しきい値電圧を変化させることができる，任意の構成のＭＯＳトランジスタが使用可能であることは，当業者にとって自明である。
　そうすると，引用発明に引用例２に記載された発明を適用する際に，引用発明における上記複数のＮＭＯＳ及び上記複数のＰＭＯＳと，引用例２に記載された上記パストランジスタ論理回路を構成するｎ型ＭＯＳトランジスタとして，半導体基板にそれぞれ異なるバイアス電圧を印加し，しきい値電圧を変化させることができるＭＯＳトランジスタの中から，どのような構成を有するＭＯＳトランジスタを用いるかは，当業者が適宜選択し得るものである。
　
（ウ）ところで，本願発明における，「半導体基板上に埋込み絶縁層を介して半導体層が形成された完全空乏型ＳＯＩ基板の半導体層に形成された該ＮおよびＰＭＯＳトランジスタを含むＭＯＳトランジスタ」を有することによる効果について検討すると，本願明細書には，上記の構成による効果について，次の記載がある。
　
「かかる構成により、待機動作時に半導体基板の電位を変化させ、トランジスタのしきい値電圧を制御することにより、リーク電流を削減することが実現できる。また、半導体基板上に埋込み絶縁層を介して半導体層が形成された完全空乏型ＳＯＩ基板の半導体層にＭＯＳトランジスタ４４、５０が形成された構成であって、図１１に示したバックゲート１１８ａ、１１８ｂを必要としないので、製造工程の増加を防止し、リーク電流の経路の削減を図り得る。」（【００３８】）
　
　しかしながら，上記（ア）のとおり当該技術分野では周知である，半導体基板上に埋込み絶縁層を介して半導体層が形成された完全空乏型ＳＯＩ基板の上記半導体層に形成されたＭＯＳトランジスタが，ＳＯＩ基板を構成する埋込み絶縁層内にバックゲートを設けてなるＭＯＳトランジスタと比較して，製造工程が減少することや，半導体基板にバイアス電圧を印加するためのコンタクト部を半導体基板側に形成することで，上記バックゲートを設けてなるＭＯＳトランジスタと比較して，リーク電流の経路の削減を図り得ることは，周知例２及び３にみられるように，その構成から明らかである。
　そうすると，本願発明における，「半導体基板上に埋込み絶縁層を介して半導体層が形成された完全空乏型ＳＯＩ基板の半導体層に形成された該ＮおよびＰＭＯＳトランジスタを含むＭＯＳトランジスタ」を有することによる効果は，格別のものではなく，本願発明の上記の構成に技術的意義があるとはいえない。
　
（エ）以上の検討によれば，引用発明に引用例２に記載された発明を適用する際に，引用発明におけるＣＭＯＳインバータ及びＣＭＯＳ２入力ＮＡＮＤ回路を構成する複数のＮＭＯＳ及び複数のＰＭＯＳと，引用例２記載されたパストランジスタ論理回路を構成するｎ型ＭＯＳトランジスタを，半導体回路の活性状態時と待機状態時とで，半導体基板にそれぞれ異なるバイアス電圧を印加し，しきい値電圧を変化させることができるＭＯＳトランジスタとして当該技術分野では周知である，完全空乏型ＳＯＩ基板の半導体層に形成されたＭＯＳトランジスタで構成し，それにより，製造工程の増加を防止し，リーク電流の経路を削減し，上記ＣＭＯＳインバータ及び上記ＣＭＯＳ２入力ＮＡＮＤ回路と，上記パストランジスタ論理回路を構成することは，当業者が適宜なし得たものである。
　
（オ）さらに，引用発明におけるＣＭＯＳインバータ及びＣＭＯＳ２入力ＮＡＮＤ回路を構成する複数のＮＭＯＳ及び複数のＰＭＯＳ，並びに引用例２記載されたパストランジスタ論理回路を構成するｎ型ＭＯＳトランジスタを，上記周知の技術を勘案の上，完全空乏型ＳＯＩ基板の半導体層に形成されたＭＯＳトランジスタとし，半導体回路の活性状態時と待機状態時とで，上記完全空乏型ＳＯＩ基板の半導体基板にそれぞれ異なるバイアス電圧を印加し，ＭＯＳトランジスタのしきい値電圧を変化させる際に，どの半導体回路の状態（活性状態及び待機状態）に応じて，どのＭＯＳトランジスタのしきい値電圧を変化させるかは，活性状態時に求められる半導体回路の動作特性や待機状態時のオフリーク電流の発生状況に応じて，当業者が適宜選択し得ることであるから，本願発明のように，「該ＮＭＯＳトランジスタにより構成される半導体回路の活性状態時と待機状態時とで，該半導体基板にそれぞれ異なるバイアス電圧が印加されて」，「該ＮＭＯＳトランジスタのしきい値電圧を変化させる」ことは，当業者が適宜なし得たものである。
　
（カ）したがって，相違点２及び３に係る構成は，引用発明に引用例２に記載された発明を適用する際に，周知例１〜３にみられるような周知の技術を勘案の上，当業者が適宜なし得たものである。
　
（３）相違点４について
　上記２（４）で摘記した事項から分かるとおり，引用例３には，「出力ノードＮ１」と電源との間に電流経路が並列接続された「ｐ型ＭＯＳトランジスタＴＰ１１，ＴＰ１２」と，上記「出力ノードＮ１」とグランドとの間に電流経路が直列接続された「ｎ型ＭＯＳトランジスタＴＮ１１，ＴＮ１２」とから構成されるＮＡＮＤゲートにおいて，「ｐ型ＭＯＳトランジスタＴＰ１２」と「ｎ型ＭＯＳトランジスタＴＮ１２」との間には前段側の回路から出力される「信号ＳＸ」が与えられ，「ｐ型ＭＯＳトランジスタＴＰ１１」と「ｎ型ＭＯＳトランジスタＴＮ１１」とのゲートには，スタンバイモードにおいてＬレベル（グランド電位）となり，動作モードにおいてＨレベル（電源電位）となる「信号ＳＣＳ」が与えられ，それによって，スタンバイモードでは，上記「信号ＳＸ」の論理レベルによらず，「出力ノードＮ１」にＨレベルが現れ，動作モードでは，上記「信号ＳＸ」の論理レベルに応じて，上記「出力ノードＮ１」には，Ｈレベル又はＬレベルが現れるようにしたことが記載されており，引用例３に記載された上記ＮＡＮＤゲートにおいて，スタンバイモードにおいて上記「出力ノードＮ１」がＨレベル（電源電位）に固定されることで，上記「出力ノードＮ１」の接続された後段側の回路との間のリーク電流を制限できることは，引用例３の記載に接した当業者にとって自明である。
　そして，上記２（１）アから，引用発明は，回路ブロックを構成する複数のＮＭＯＳと複数のＰＭＯＳ（本願発明の「ＮおよびＰＭＯＳトランジスタ」に相当。）の閾値電圧（本願発明の「しきい値電圧」に相当。）を，スタンバイ時（本願発明の「待機状態時」に相当。）とアクティブ時（本願発明の「活性状態時」に相当。）とで変えることにより，スタンバイ時におけるサブスレショルド電流による電力消費を低減する（本願発明の「待機状態時のオフリーク電流を削減する」に相当。）という目的効果を達成するものである。
　そうすると，引用発明において，「第２入力端子Ｉ２」に，スタンバイ時にＬレベル（グランド電位）となり，アクティブ時にＨレベル（電源電位）となる信号を入力し，スタンバイ時には，「第１の入力端子Ｉ１」に入力される信号のレベルによらず「出力端子Ｏ」にＨレベルが現れ，アクティブ時には，上記「第１の入力端子Ｉ１」に入力される信号のレベルに応じて上記「出力端子Ｏ」にＨレベル又はＬレベルが現れるようにし，それにより，スタンバイ時における，出力端子Ｏに接続される接続された後段側の回路との間のリーク電流制限することは，スタンバイ時におけるリーク電流の削減のために，引用例３に記載された発明を適用することにより，当業者が容易に想到し得たものである。
　したがって，相違点４に係る構成は，引用発明において，引用例３に記載された発明を適用することにより，当業者が容易に想到し得たものである。
　
（４）小括
　上記（１）及び（２）で検討したとおり，相違点１に係る構成は，引用発明において，引用例２に記載された発明を適用することにより，当業者が容易に想到し得たものであり，相違点２及び３に係る構成は，引用発明に引用例２に記載された発明を適用する際に，周知例１〜３にみられるような周知の技術を勘案の上，当業者が適宜なし得たものである。
　また，上記（３）で検討したとおり，相違点４に係る構成は，引用発明において，引用例３に記載された発明を適用することにより，当業者が容易に想到し得たものである。
　したがって，本願発明は，引用発明において，周知例１〜３ににみられるような周知の技術を勘案の上，引用例２に記載された発明及び引用例３に記載された発明を適用することにより，当業者が容易に想到し得たものである。
　
５　まとめ
　以上のとおり，本願発明は，引用例１に記載された発明（引用発明）において，周知例１〜３ににみられるような周知の技術を勘案の上，引用例２に記載された発明及び引用例３に記載された発明を適用することにより，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
　
第４　結言
　
　以上のとおりであるから，その余の請求項に係る発明について検討するまでもなく，本願は拒絶をすべきものである。
　
　よって，結論のとおり審決する。