(57)【特許請求の範囲】
【請求項１】
電子パワースイッチのための半導体構造であって、
−  下面（１０）および上面（１１）を有する第１の型の導電性の基板（１）、
−  基板（１）の下面（１０）に接するドレイン電極（Ｄ）、
−  基板（１）の上面（１１）に配置される下表面（２０）、および接触範囲（２１０）が設けられた上表面（２１）を有する第１の型の導電性の第１半導体領域（２）、
−  第１半導体領域（２）の接触範囲（２１０）に接するソース電極（Ｓ）、および
−  ドレイン電極（Ｄ）とソース電極（Ｓ）との間で、第１の型の導電性の第１および第２導電チャネル（Ｃ１，Ｃ２）を区切るように、接触範囲（２１０）の下方で第１半導体領域（２）の内部に配置される第２の型の導電性の第２半導体領域（３）、
を備え、さらに、
−  第２半導体領域（３）に接する少なくとも１つの第１部分（７０）と、ショットキー型の第１接合を形成するように、第１半導体領域（２）に接する少なくとも１つの第２部分（７１）とを有する金属の第１ゲート電極（Ｇ１）、および
−  ショットキー型の第２接合を形成するように、第１半導体領域（２）の上表面（２１）に接触する少なくとも１つの第１部分（４０）を有する金属の第２ゲート電極（Ｇ２）を備え、
上記第２ゲート電極（Ｇ２）は、接触範囲（２１０）からは距離を開けて配置されることを特徴とする半導体構造。
【請求項２】
請求項１の半導体構造であって、
第２半導体領域（３）が、第１ゲート電極（Ｇ１）の第２部分（７１）の下に配置される第２の型の導電性の少なくとも１つのボックス（３０）を含み、各ボックス（３０）の両側でショットキー型の第１接合を区切ることを特徴とする半導体構造。
【請求項３】
請求項２の半導体構造であって、
各ボックス（３０）は、第１ゲート電極（Ｇ１）とのオーミック接触を形成するのに適した第２の型の導電性のドーピングレベルを有することを特徴とする半導体構造。
【請求項４】
請求項１から請求項３のうち何れか１項の半導体構造であって、
第１半導体領域（２）の上面（２１）は、第２の型の導電性の少なくとも１つのボックスを含み、第２ゲート電極（Ｇ２）の第１部分（４０）の下に配置され、各ボックスの両側でショットキー型の第２接合を区切ることを特徴とする半導体構造。
【請求項５】
請求項４の半導体構造であって、
各ボックスは、第２ゲート電極（Ｇ２）とのオーミック接触を形成するのに適した第２の型の導電性のドーピングレベルを有することを特徴とする半導体構造。
【請求項６】
請求項１から請求項５のうち何れか１項の半導体構造であって、
好ましくはシリカから形成され、第１半導体領域（２）の上面（２１）の上に配置された誘電体層（５）を含み、
第２ゲート電極（Ｇ２）は、誘電体層（５）を越える少なくとも１つの第２部分（４１）を有することを特徴とする半導体構造。
【請求項７】
請求項１から請求項６のうち何れか１項の半導体構造であって、
接触範囲（２１０）は、ソース電極（Ｓ）とのオーミック接触を形成するのに適した第１の型の導電性のドーピングレベルを有していることを特徴とする半導体構造。
【請求項８】
請求項１から請求項７のうち何れか１項の半導体構造であって、
基板（１）は、ドレイン電極接触範囲（２１０）とのオーミック接触を形成するのに適した第１の型の導電性のドーピングレベルを有していることを特徴とする半導体構造。
【請求項９】
請求項１から請求項８のうち何れか１項の半導体構造であって、
第２半導体領域（３）は、第１ゲート電極（Ｇ１）とのオーミック接触を形成するのに適した第２の型の導電性のドーピングレベルを有していることを特徴とする半導体構造。
【請求項１０】
請求項１から請求項９のうち何れか１項の半導体構造であって、
第２導電チャネル（Ｃ２）は、実質的に鉛直な第２の方向に延び、第１導電チャネル（Ｃ１）は、第２の方向に実質的に垂直な第１の方向に延びることを特徴とする半導体構造。
【請求項１１】
請求項１から請求項１０のうち何れか１項の半導体構造であって、
第１および第２半導体領域（２，３）の間の接合の周辺に配置された第２の型の導電性の少なくとも１つの保護層（６）を含み、上記保護層（６）は、半導体構造の耐圧の最適化に適したドーピングレベルを有することを特徴とする半導体構造。
【請求項１２】
請求項１から請求項１１のうち何れか１項の半導体構造であって、
基板（１）、ならびに第１および第２半導体領域（２，３）は、炭化シリコン、窒化ガリウム、およびダイヤモンドを含むグループから選択される材料、好ましくは炭化シリコンから成ることを特徴とする半導体構造。
【請求項１３】
請求項１から請求項１２のうち何れか１項の複数の半導体構造（ＳＣ）を含むことを特徴とする電子パワースイッチ。
【請求項１４】
請求項１３の電子パワースイッチであって、
複数の半導体構造（ＳＣ）が、少なくとも１つの実質的に規則的な六角形の第１のパターン（Ｍ）および／または少なくとも１つの組み合わされた第２のバンドパターン（ＢＩ）を区切るように配置されたことを特徴とする電子パワースイッチ。
【請求項１５】
請求項１４の電子パワースイッチであって、
実質的に、各第１のパターンの真ん中に配置され、および／または各第２のパターンの２つの組み合わされたバンド（ＢＩ）の間に配置された第１ゲート電極（Ｇ１）の保護セル（Ｐ）を含むことを特徴とする電子パワースイッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子パワースイッチのための半導体構造に関するとともに、複数のそのような半導体構造を含む電子パワースイッチに関するものである。
【背景技術】
【０００２】
米国特許第６，４５９，１０８号明細書に代表される最新技術から知られる電子パワースイッチの半導体構造は、以下を含む。
【０００３】
−  下面および上面を有する第１の型の導電性の基板、
−  基板の下面に接するドレイン電極、
−  基板の上面に配置される下表面と、接触領域が設けられた上表面とを有する第１の型の導電性の第１半導体領域、
−  第１半導体領域の接触領域に接するソース電極、
−  接触領域の下方で第１半導体領域の内部に配置され、ドレイン電極とソース電極との間で、第１の型の導電性の縦の第１導電チャネルと第１の型の導電性の横の第２導電チャネルとを区切る、第２の型の導電性の第２半導体領域（第１および第２半導体領域はｐ−ｎ型の第１接合を形成する。）、
−  第１半導体領域の上表面に、接触領域から離れて配置された、第２の型の導電性の第３半導体領域（第１および第３半導体領域はｐ−ｎ型の第２接合を形成する。）、および
−  第３半導体領域に接触するゲート電極。
【０００４】
そのような最新技術の半導体構造は、ＪＦＥＴ（Junction Field EffectTransistorの頭文字）型のトランジスタの構造であり、それによって電子パワースイッチが得られる。以下、簡潔のために、《ドレイン》、《ソース》、および《ゲート》の用語は、それぞれドレイン電極、ソース電極、およびゲート電極に置き換えられる。
【０００５】
ＶＤＳで示されるドレインとソースとの間のバイアス電圧が負、特に−３Ｖ以下の場合には、ソース、ゲート、および第２ｐ−ｎ接合によって形成されるダイオードは、
半導体構造の電気的性能を変質させる寄生バイポーラ電流をもたらす。この点で、第２ｐ−ｎ接合の存在のために、ＩＤＳで示されるドレインとソースの間に流れる電流は非常に制限され、一方、ＩＧＳで示されるゲートとソースの間に流れる電流は半導体構造を破損し得るほど非常に大きくなる。
【０００６】
本発明は、全体的に、または部分的に、上記欠点の改善を見出すことを目的とし、以下を含む電子パワースイッチのための半導体構造に関する。
【０００７】
−  下面および上面を有する第１の型の導電性の基板、
−  基板の下面に接するドレイン電極、
−  基板の上面に配置される下表面、および接触領域が設けられた上表面を有する第１の型の導電性の第１半導体領域、
−  第１半導体領域の接触領域に接するソース電極、および
−  ドレイン電極とソース電極との間で、第１の型の導電性の第１および第２導電チャネルを区切るように、接触領域の下方で第１半導体領域の内部に配置される第２の型の導電性の第２半導体領域。
【０００８】
さらに、半導体構造は、以下を含む点で注目に値する。
【０００９】
−  ショットキー型の第１接合を形成するように、第２半導体領域に接する少なくとも１つの第１部分と、第１半導体領域に接する少なくとも１つの第２部分とを有する金属の第１ゲート電極、および
−  ショットキー型の第２接合を形成するように、第１半導体領域の上表面に接触する少なくとも１つの第１部分を有する金属の第２ゲート電極。
【００１０】
上記第２ゲート電極は、接触領域からは距離を開けて配置される。
【００１１】
これにより、そのような発明の半導体構造は、ｐ−ｎ型の第２接合をなくし、それによってＶＤＳが負のときに寄生バイポーラ電流をもたらすダイオードをなくす可能性を与える。
【００１２】
第１ゲート、ソース、およびショットキー型の第１接合は、多数キャリアの単極電流をもたらすショットキー型の第１ダイオードを形成し、ＶＤＳが負の時に、最善には（at best）、第１ゲートおよび半導体構造を保護するためにＩＧＳ（第１ゲートとソースとの間に流れる電流）を減少させる。
【００１３】
また、第２ゲート、ソース、およびショットキー型の第２接合は、多数キャリアの単極電流をもたらすショットキー型の第２ダイオードを形成し、ＶＤＳが負の時に、最善には、第２ゲートおよび半導体構造を保護するためにＩＧＳ（第２ゲートとソースとの間に流れる電流）を減少させる。
【００１４】
上記ショットキー型の第１および第２ダイオードは、さらに、電気伝導の点で、半導体構造の特性向上のためにＩＤＳを増大させる。
【００１５】
さらに、そのような半導体構造は、パワースイッチを制御するために、１つのゲートに代えて２つのゲートを含み、それによって、スイッチのスイッチングレートの増大を予期することが可能になる。このスイッチングレートの増大は、単極導通による、そのような構造に保持される電荷の減少によって、可能となる。
【００１６】
ある実施例では、第２半導体領域が、第１ゲート電極の第２部分の下に配置される第２の型の導電性の少なくとも１つのボックスを含み、各ボックスの両側でショットキー型の第１接合を区切る。
【００１７】
これにより、第１ゲートおよびソースとともに、ＪＢＳ（Junction Barrier Schottkyの頭文字）型のダイオードを形成するように、ボックスとショットキー型の第１接合が組み合わされる。そのようなＪＢＳダイオードは、ＩＧＳ（第１ゲート電極とソース電極との間に流れる電流）を減少させ、およびソースとゲートと第２ｐ−ｎ接合とによって形成される最新技術のｐ−ｎダイオードに比べてＩＤＳを増大させる。
【００１８】
有利には、各ボックスは、第１ゲート電極とのオーミック接触を形成するのに適した第２の型の導電性のドーピングレベルを有する。
【００１９】
それによって、形成されたオーミック接触は、ショットキー型の各第１接合の急激な劣化のリスクを低減するために、ショットキー型の各第１接合に印加される電界を減少させる。
【００２０】
ある実施例では、第１半導体領域の上面は、第２の型の導電性の少なくとも１つのボックスを含み、第２ゲート電極の第１部分の下に配置され、各ボックスの両側でショットキー型の第２接合を区切る。
【００２１】
これにより、第２ゲートおよびソースとともに、ＪＢＳ型のダイオードを形成するように、ボックスとショットキー型の第２接合が組み合わされる。そのようなＪＢＳダイオードは、ＩＧＳ（第２ゲート電極とソース電極との間に流れる電流）を減少させ、およびソースとゲートと第２ｐ−ｎ接合とによって形成される最新技術のｐ−ｎダイオードに比べてＩＤＳを増大させる。
【００２２】
有利には各ボックスは、第２ゲート電極とのオーミック接触を形成するのに適した第２の型の導電性のドーピングレベルを有する。
【００２３】
それによって、形成されたオーミック接触は、ショットキー型の各第２接合の急激な劣化のリスクを低減するために、ショットキー型の各第２接合に印加される電界を減少させる。
【００２４】
ある実施例では、好ましくはシリカから形成され、第１半導体領域の上面の上に配置された誘電体層を含み、
第２ゲート電極は、誘電体層を越える少なくとも１つの第２部分を有する。
【００２５】
これにより、誘電体層の存在は、各第２ゲートの第２部分を流れる漏れ電流を減少させる。
【００２６】
有利には、接触領域は、ソース電極とのオーミック接触を形成するのに適した第１の型の導電性のドーピングレベルを有している。
【００２７】
有利には、基板１は、ドレイン電極とのオーミック接触を形成するのに適した第１の型の導電性のドーピングレベルを有している。
【００２８】
有利には、第２半導体領域は、第１ゲート電極とのオーミック接触を形成するのに適した第２の型の導電性のドーピングレベルを有している。
【００２９】
ある実施例では、第２導電チャネルＣ２は、実質的に鉛直な第２の方向に延び、第１導電チャネルＣ１は、第２の方向に実質的に垂直な第１の方向に延びる。
【００３０】
ある実施例では、半導体構造は、第１および第２半導体領域の間の接合の周辺に配置された第２の型の導電性の少なくとも１つの保護層を含み、上記保護層は、半導体構造の耐圧の最適化に適したドーピングレベルを有する。
【００３１】
これにより、そのような層の存在は、第１および第２半導体領域の間の接合型のＪＴＥ（Junction Termination Extensionの頭文字）の周辺の保護を得ることを可能にする。
【００３２】
有利には、基板、ならびに第１および第２半導体領域は、炭化シリコン、窒化ガリウム、およびダイヤモンドを含むグループから選択される材料、好ましくは炭化シリコンから成る。
【００３３】
これにより、そのような半導体構造は、一体的に集積され得る。
【００３４】
さらに、半導体構造は顕著には１０００Ｖを超える動作電圧をサポートする必要があるので、材料のグループは広い禁止バンド（forbidden band）、すなわち、１．７ｅＶを超える禁止バンド幅を有する必要がある。
【００３５】
本発明は、また、発明の複数の半導体構造を含む電子パワースイッチに関する。
【００３６】
ある実施例では、複数の半導体構造が、少なくとも１つの第１の実質的に規則的な六角形のパターンＭおよび／または少なくとも１つの第２の組み合わされたバンドパターンを区切るように配置される。
【００３７】
有利には、電子パワースイッチは、実質的に、各第１のパターンの真ん中に配置され、および／または各第２のパターンの２つの組み合わされたバンドの間に配置された第１ゲート電極の保護セルを含む。
【００３８】
これにより、そのような保護セルの配置によって、電子パワースイッチを形成する大きなサイズのコンポーネントのための第１ゲートの保護を画一化することが可能になる。
【００３９】
他の特徴および利点は、発明に従った電子パワースイッチのための半導体構造の限定されない例として添付図面の参照とともに与えられる以下の３つの実施例の記述において明らかになる。
【図面の簡単な説明】
【００４０】
【図１】実施例１の半導体構造の概略的断面図である。
【図２】実施例２の半導体構造の概略的断面図である。
【図３】実施例３の半導体構造の概略的断面図である。
【図４】発明の半導体構造の場合（カーブＣ）および最新の半導体構造の場合（カーブＤ）における、ＶＤＳに対する表面密度（surface density）でのＩＤＳを示すグラフである。
【図５】発明の半導体構造の場合（カーブＡ）および最新の半導体構造の場合（カーブＢ）における、ＶＤＳに対する表面密度でのＩＧＳを示すグラフである。
【図６】実施例１の電子パワースイッチの概略的部分平面図である。
【図７】実施例２の電子パワースイッチの概略的部分平面図である。
【発明を実施するための形態】
【００４１】
以下の異なる実施例においては、説明の簡素化のために、同一の構成要素または同一の機能を確実にするために同一の符号が用いられる。
【００４２】
図１に示す半導体構造は、以下を含む。
【００４３】
−  下面１０および上面１１を有するｎ型（すなわちelectron conductor）の導電性（of conductivity）の基板１、
−  基板１の下面１０に接するドレイン電極Ｄ、
−  基板１の上面１１に配置される下表面２０、および接触範囲２１０が設けられた上表面２１を有するｎ型の導電性の第１半導体領域２、
−  第１半導体領域２の接触範囲２１０に接するソース電極Ｓ、
−  接触範囲２１０の下方で第１半導体領域２の内部に配置され、ドレイン電極Ｄとソース電極Ｓとの間で、横の第１導電チャネルＣ１と縦の第２導電チャネルＣ２とを区切る、ｐ型（すなわちhole conductor）の導電性の第２半導体領域３（上記第１および第２導電チャネルＣ１，Ｃ２はｎ型である。）、
−  ショットキー型の第１接合を形成するように、第２半導体領域３に接する第１部分７０と、第１半導体領域２に接する第２部分７１とを有する金属の第１ゲート電極Ｇ１、および
−  ショットキー型の第２接合を形成するように、第１半導体領域２の上表面２１に接触する第１部分４０を有する金属の第２ゲート電極Ｇ２。上記第２ゲート電極Ｇ２は、接触範囲２１０からは距離を開けて配置される。
【００４４】
例えばウェーハ型の基板１は、ドレイン電極Ｄとのオーミック接触を形成するのに適したｎ型のドーピングレベルを有している。この点で、基板１は、好ましくは０．０１５〜０．０３ｏｈｍ・ｃｍの間の抵抗を有している。
【００４５】
第１半導体領域２は、第２半導体領域３の上に配置されるｎ型の導電性の第１半導体範囲２２を有している。第１半導体範囲２２は、第１導電チャネルＣ１の高さＷ１を規定する。第１導電チャネルＣ１の高さＷ１は、３μｍのオーダーである。
【００４６】
第１半導体領域２は、第２半導体領域３の横に配置されるｎ型の導電性の第２半導体範囲２３を有している。第２半導体範囲２３は、第２導電チャネルＣ２の幅Ｗ２を規定する。Ｃ２の幅Ｗ２は、３μｍのオーダーである。
【００４７】
第１半導体領域２は、第２半導体領域３の下に配置されるｎ型の導電性の第３半導体範囲２４を有している。第３半導体範囲２４の厚さＷ３は、４０μｍのオーダーである。第３半導体範囲２４は、第１および第２半導体領域２２，２３のｎ型のドーピングレベルよりも、より低い１０１５ａｔ・ｃｍ−３のオーダーのｎ型のドーピングレベルを有している。実際、第１および第２半導体領域２２，２３のｎ型のドーピングレベルは、１０１６ａｔ・ｃｍ−３のオーダーである。
【００４８】
ｎ型の導電性を有する接触範囲２１０は、第１半導体領域２の上表面２１に設けられている。接触範囲２１０は、ソース電極Ｓとのオーミック接触を形成するのに適したｎ型のドーピングレベルを有している。この目的のために、接触範囲２１０は、第１および第２半導体範囲２３，２４のｎ型のドーピングレベルよりも、より大きい１０１９ａｔ・ｃｍ−３のオーダーのｎ型のドーピングレベルを有している。接触範囲２１０の厚さＷ４は、０．２μｍのオーダーである。
【００４９】
第２半導体領域３は、第１ゲート電極Ｇ１とのオーミック接触を形成するのに適したｐ型のドーピングレベルを有している。この目的のために、第２半導体領域３は、１０１９ａｔ・ｃｍ−３のオーダーのｐ型のドーピングレベルを有している。第２半導体領域３の厚さＷ５は、０．５μｍのオーダーである。
【００５０】
半導体構造は、さらに、シリカから成り得て第１半導体領域２の上面２１の上に配置される誘電体層５を含む。誘電体層５の厚さは、４０ｎｍのオーダーである。
【００５１】
第２ゲート電極Ｇ２は、誘電体層５を取り囲む第２部分４１を有している。第２ゲート電極Ｇ２の第２部分４１は、５μｍのオーダーの幅Ｌ２を有している。第２ゲート電極Ｇ２の第１部分４０は、５μｍのオーダーの幅Ｌ１を有している。
【００５２】
第１半導体領域２に接触する第１ゲート電極Ｇ１の第２部分７１は、ショットキー型の第１接合、すなわち、メタル／ｎ型半導体接合を形成する。
【００５３】
第１半導体領域２の上面２１に接触する第２ゲート電極Ｇ２の第１部分４０は、ショットキー型の第２接合、すなわち、メタル／ｎ型半導体接合を形成する。
【００５４】
第１ゲート電極Ｇ１、ソース電極Ｓ、およびショットキー型の第１接合は、多数キャリア（電子）の単極性電流（unipolar current）をもたらすショットキー型の第１ダイオードを形成する。
【００５５】
また、第２ゲート電極Ｇ２、ソース電極Ｓ、およびショットキー型の第２接合は、多数キャリア（電子）の単極性電流をもたらすショットキー型の第２ダイオードを形成する。
【００５６】
図４、および図５に示されるように、ＶＤＳとして示されるドレイン電極Ｄとソース電極Ｓとの間のバイアス電圧が負である場合には、それぞれの上記ショットキー型のダイオードは、最新技術のｐ−ｎ型のダイオードに比べて、以下の可能性を与える。
【００５７】
−  ＩＧＳとして示される、対応するゲート電極とソース電極Ｓとの間に流れる電流の絶対値を、最善には（at best）対応するゲート電極と半導体構造の保護のために減少させる（図５のカーブＢに対するカーブＡを参照。）。
【００５８】
−  ＩＤＳとして示される、ドレイン電極Ｄとソース電極Ｓとの間に流れる電流の絶対値を、半導体構造の電気伝導的な性能向上のために増大させる（図４のカーブＤに対するカーブＣを参照。）。
【００５９】
さらに、ショットキー型の第１ダイオードは、第２ゲート電極Ｇ２のスターティング電圧の絶対値、すなわち、第２ゲート電極Ｇ２の導通を引き起こす電圧の増大をもたらす（図５のカーブＢに対するカーブＡを参照。）。図５では、例として、スターティング電圧は−２．８Ｖから−３．６Ｖに転移している。
【００６０】
基板１、ならびに第１および第２半導体領域２，３は、炭化シリコンから成ってもよい。第１および第２半導体領域２，３は、また、窒化ガリウムまたはダイヤモンドから成ってもよい。
【００６１】
そのような半導体構造の製造方法は、以下のステップを含む。
【００６２】
ａ）  基板１を供給し、
ｂ）  好ましくはエピタキシーによって、基板１の上面１１の上に第１半導体領域２の第３半導体範囲２４を成長させ、
ｃ）  好ましくはエピタキシーによって、第３半導体範囲２４の上に第１半導体領域２の第２半導体範囲２３を成長させ、
ｄ）  好ましくはイオン注入によって、第２半導体範囲２３内に第２半導体領域３をインプラントし、
ｅ）  好ましくはエピタキシーによって、第２半導体範囲２３の上に第１半導体領域２の第１半導体範囲２２を成長させ、
ｆ）  好ましくはイオン注入によって、第１半導体範囲２２内に接触範囲２１０をインプラントし、
ｇ）  第２半導体領域３が到達されるまで（is attained）第１半導体範囲２２の上部をエッチングし、
ｈ）  第１半導体範囲２２の上に誘電体層５を堆積させ、
ｉ）  基板１の下面１０に金属層を堆積してドレイン電極Ｄを形成し、
ｊ）  第２半導体領域３の上に金属層を堆積して、第１ゲート電極Ｇ１を形成し、
ｋ）  接触範囲２１０の上に金属層を堆積して、ソース電極Ｓを形成し、
ｌ）  第１半導体範囲２２および誘電体層５の上に金属層を堆積し、それぞれ第２ゲート電極Ｇ２の第１および第２部分４０，４１を形成する。
【００６３】
図２に示される実施例では、半導体構造は、図１に示される半導体構造とは、第２半導体領域３が、第１ゲート電極Ｇ１の第２部分７１の下に配置されるｐ型の導電性の複数のボックス３０（boxes）を含み、各ボックス３０の両側のショットキー型の第１接合を区切る点で異なる。したがって、そのような複数のボックス３０が、複数のショットキー型の第１接合を区切る。ボックス３０およびショットキー型の第１接合は、第１ゲート電極Ｇ１およびソース電極Ｓと共にＪＢＳ型のダイオードを形成するように組み合わされる。そのようなＪＢＳダイオードは、最新技術のｐ−ｎ型のダイオードに比べて、ＩＧＳの減少およびＩＤＳの増大を可能にする。さらに、ボックス３０の間の間隔は、第２ゲート電極Ｇ２のスターティング電圧を決定する。
【００６４】
各ボックス３０は、第１ゲート電極Ｇ１とのオーミック接触を形成するのに適したｐ型のドーピングレベルを有している。この目的のために、各ボックス３０は、好ましくは１０１９ａｔ・ｃｍ−３と４×１０１９ａｔ・ｃｍ−３の間のｐ型のドーピングレベルを有している。
【００６５】
図３に示される実施例では、半導体構造は、図１に示される半導体構造とは、ｐ型の導電性の保護層６を含む点で異なる。
【００６６】
保護層６は、第１半導体領域２の第３半導体範囲２４と第２半導体領域３との間のｐ−ｎ型の接合の周辺に配置される。保護層６の長さＬ３は、１２０μｍのオーダーである。保護層６は、半導体構造の耐圧（voltage strength）の最適化に適したｐ型のドーピングレベルを有している。このために、ｐ型のドーパントのドーズは、１０１３ａｔ・ｃｍ−２のオーダーである。
【００６７】
図６に図式化される電子パワースイッチは、以下を含む。
【００６８】
−  ハニカム型の実質的に規則的な六角形の第１のパターンＭを区切るように配置された本発明の複数の半導体構造ＳＣ、および
−  実質的に各第１のパターンの真ん中に配置された第１ゲート電極Ｇ１（不図示）の保護セルＰ。
【００６９】
図７に図式化される電子パワースイッチは、図６に図式化される電子パワースイッチと以下の点で異なる。
【００７０】
−  複数の半導体構造ＳＣは、組み合わされたバンドＢＩの第２のパターンを区切るように配置され、
−  保護セルＰは、各第２のパターンの２つの組み合わされたバンドＢＩの間に配置されている。
【００７１】
もちろん、上記発明の実施例は、いかなる限定（limiting nature）も含むものではない。詳細および改良は、他の変形例において、発明の範囲を離れることなく、それに持ち込まれてもよい。
【図１】
0005869568.tif 000002
【図２】
0005869568.tif 000003
【図３】
0005869568.tif 000004
【図４】
0005869568.tif 000005
【図５】
0005869568.tif 000006
【図６】
0005869568.tif 000007
【図７】
0005869568.tif 000008