【事件の表示】
　特願２００４−３７９８４６「多段数値カウンタ発振器」拒絶査定不服審判事件〔平成１７年　７月２１日出願公開、特開２００５−１９８２９６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　
　本願は、平成１６年１２月２８日（パリ条約による優先権主張２００３年１２月２９日、アメリカ合衆国）の出願であって、平成２１年３月１７日付けで拒絶査定がなされ、これに対し、同年６月１７日付けで拒絶査定不服審判が請求されるとともに、同年７月１７日付けで手続補正がなされ、その後、特許法第１６２条の規定による審査（以下、「前置審査」という。）において平成２１年１１月１０日付けで拒絶理由が通知されたものである。
　
　
第２．本件補正の適否及び本願発明
　
　平成２１年７月１７日付けの手続補正（以下、「本件補正」という。）は、本件補正により補正される前の特許請求の範囲の請求項１ないし２６のうちの請求項１を引用する請求項３を独立請求項形式に記載し請求項１とするとともに請求項３ないし９を削除し、請求項１０ないし２６を繰り上げて請求項３ないし１９としたものであって、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第１号の請求項の削除を目的とするものに該当する。
　そして、本願の請求項１ないし１９に係る発明は、平成２１年７月１７日付けの手続補正書によって補正された特許請求の範囲及び出願当初の明細書並びに図面の記載からみて、その特許請求の範囲の請求項１ないし１９に記載された事項によって特定されるとおりのものであるところ、そのうちの請求項６に係る発明（以下、「本願発明」という。）は以下のとおりである。
　
「（ａ）数値カウンタ発振器であって、
　（ｉ）第１制御入力と、
　（ｉｉ）第２制御入力と、
　（ｉｉｉ）クロック入力と、
　（ｉｖ）前記クロック入力に相関付けられた複数の時間に変化する値を有するデジタル出力であって、前記複数の時間の第１サブセットで、前記デジタル出力の値は前記第１制御入力の値に比例して変化し、前記複数の時間の第２サブセットで、前記デジタル出力の値は調整値と結合された前記第１制御入力の値に比例して変化し、前記複数の時間の第２サブセットのタイミングは前記第２制御入力の値に依存する、デジタル出力と、
を含む数値カウンタ発振器と、
（ｂ）入力およびデジタル出力を有する変換回路であって、前記入力が前記数値カウンタ発振器の出力に結合され、前記デジタル出力が前記入力によって指示された値をとる、変換回路と、
（ｃ）前記変換回路のデジタル出力に結合されるデジタル入力、およびアナログ出力を有するデジタル−アナログ変換器と、
（ｄ）前記デジタル−アナログ変換器の出力に接続されるアナログ入力、および前記第１制御入力および／または前記第２制御入力の値に関連して変化する周波数を有する第２クロックを供給する出力を有する調整回路と、
を備えた可変周波数クロック発生器。」
　
　
第３．引用刊行物記載の発明
　
　前置審査における平成２１年１１月１０日付け拒絶理由通知（以下、「前置拒絶理由通知」という。）に引用された、特開平１−９９３２２号公報（以下「引用例」という。）は、「分周装置」（発明の名称）に関するもので、図面とともに以下の記載がある。
　
a.「（１）　１クロック前のデータに定数Ａ（Ａは自然数）とＣ（Ｃは０または１）を累積して新たな出力とし、その出力が定数Ｄ（ＤはＡより大きい自然数）を超えた時はＤを出力から減算することにより鋸歯状のデータを発生するディジタル発振回路と、ｍ（ｍは自然数の定数）クロック期間に前記ＣをＲ（Ｒは自然数の定数）回１とし、ｍ−Ｒ回０とする演算回路と、前記ディジタル発振回路の出力をＤ／Ａ変換するＤ／Ａ変換器を具備し、前記Ｄ／Ａ変換器の出力に得られたアナログ信号の鋸波の周波数をクロック周波数のｋ／ｌ（ｋ，ｌは自然数の定数でＫ／ｌは既約分数）とした時、前記定数ｍはｋ×Ｄ／ｌを約分した時の分母とし、またその分子をｎ（ｎは自然数の定数）とすると、前記定数Ａは前記定数ｎを前記定数ｍで割った時の商であり、前記定数Ｒは前記定数ｎを前記定数ｍで割った時の余りであることを特徴とする分周装置。
（２）　ディジタル発振回路は、キャリー入力を具備したｊ（ｊは自然数の定数）ビットの第１の加算回路と、前記第１の加算回路の出力を１クロック遅延させてその出力を前記第１の加算回路に帰還する第１のＤフリップフロップを具備し、前記第１の加算回路の入力に定数Ａを加算し、前記第１の加算回路のキャリー入力に演算回路の出力を入力するように構成したことを特徴とする特許請求の範囲（１）項記載の分周装置。
（３）　演算回路は、ダイナミックレンジが定数ｍであって、加算回路がオーバーフローして定数ｍを超えた時はその結果から定数ｍを減じた値を出力とする第２の加算回路と、前記第２の加算回路の出力を１クロック遅延させてその出力を前記第２の加算回路に帰還する第２のＤフリップフロップを具備し、前記第２の加算回路で定数Ｒを累積し、前記第２の加算回路の出力がオーバーフローした時は１を出力し、オーバーフローしない時は０を出力するように構成したことを特徴とする特許請求の範囲（１）項記載の分周装置。」（１頁左下欄５行〜２頁左上欄３行）
　
b.「産業上の利用分野
　本発明は、クロックを分周する分周装置に関するものである。 」（２頁左上欄１３行〜１５行）
　
c.「本発明は上記問題点に鑑み、任意の分周比ｋ／ｌ（ｋ，ｌは自然数）が実現可能な分周装置を提供するものである。」（２頁左下欄１３行〜１５行）
　
d.「第１図は本発明の分周装置の構成を示したブロック図であり、第２図は第１図の分周装置におけるディジタル発振回路の出力波形を示した波形図であり、横軸が時間、縦軸がデータ出力を表わしている。なお図ではディジタルのデータラインを太線で示した。第１図でディジタル発振回路１０は加算器１とＤフリップフロップ２から構成されている。加算器１はｎビットの加算器であり、ダイナミックレンジＤは２ｎ−である。加算器１の出力はＤフリップフロップ２で１クロック遅延されて加算器１に帰還されるので、加算器１のもう一方の入力に入力された定数Ａ（Ａは自然数）が１クロックごとに累積され、Ｄを超えるとオーバーフローする。したがって加算器１の出力に得られるデータは第２図に示すような階段状の鋸波となる。鋸波はクロック周期τごとにＡずつ増加しＤを超えるとオーバーフローするのでディジタル発振回路１０の出力周波数がＡに比例する様子が判る。」（３頁左上欄１行〜１９行）
　
e.「このようにして得られたディジタル発振回路の出力データをＤ／Ａ変換器３でアナログ信号に変換すれば出力信号４にはＡに比例した発振出力が得られる。この発振周期をＴとすれば、第２図から
　　Ｔ＝Ｄ／Ａ×τ　　　　　　　　　……（１）
（１）式より、
　　Ａ＝Ｄ・τ／Ｔ　　　　　　　　　……（２）
　（２）式でτ／Ｔは出力端子４に得られた発振周波数のクロック周波数に対する分周比である。この分周比を任意の正の有理数ｋ／ｌ（ただしｋ，ｌは自然数でｋ／ｌは既約分数）に設定した時の（２）式の右辺の値をＡ１とおけば
　　Ａ１＝Ｄ・ｋ／ｌ　　　　　　　　　……（３）
となるが、任意の分周比を設定したことにより右辺は必ずしも自然数とはならない。
　（３）式の右辺を約分してｎ／ｍ（ｍ，ｎは整数）と置くと、
　　Ａ１＝ｎ／ｍ　　　　　　　　　　　……（４）
ｎをｍで割った商をＡ，余りをＲとすると
　　Ａ１＝Ａ＋Ｒ／ｍ　　　　　　　　　……（５）
と表される。（４）式から判るようにＡ１はＲが０のとき以外は自然数にならない。分周比ｋ／ｌを得るためにはＡ１を累積する必要があるが、加算器１にｊビットの整数の加算器を用いた場合は、Ａ１を累積できない。そこで加算器１でＡ１を累積する代りにＡを累積する。この場合（５）式から判るようにＲ／ｍの分だけ累積されないので誤差を生じる。したがってＲ／ｍを別に累積し、その結果が１を超えるごとに加算器１に誤差の補正信号として１を加算すれば誤差が補正される。加算器１はキャリー入力Ｃを持つので補正信号はこのキャリー入力に加えればよい。次に今述べた補正信号を発生する演算回路１１について説明する。」（３頁左上欄２０行〜左下欄１３行）
　
f.「演算回路１１は加算器５，オーバーフロー検出器６，スイッチ回路８，減算回路７，Ｄフリップフロップ９から構成される。先に述べたように演算回路はＲ／ｍを累積し、その結果が１を超えた時に出力１を、超えない時は０を出力する回路であり、１がＲ回、０がｍ−Ｒ回出力されることになる。このアルゴリズムはＲを累積し、その結果がｍを超えた時に出力に１を、超えない時は０を出力することと等しい。そこで加算器５でＲをＤフリップフロップ９の出力に加算し、その出力をオーバーフロー検出器６でｍを超えないか判定しｍを超えた時はスイッチ回路８を端子１３に切り替えて加算器５の出力からｍを減算器７で減算し、その出力をＤフリップフロップ９に与えて加算器５に帰還させれば、前に述べたアルゴリズムが実現できる。したがって演算回路１１の出力は、オーバーフロー検出器６でオーバーフローを検出した時に１を、それ以外は０を出力してディジタル発振回路１０における加算器１のキャリー入力Ｃに出力すればよい。」（３頁左下欄１４行〜右下欄１３行）
　
g.「以上述べたようにして入力されたクロックを任意の分周比ｋ／ｌで分周した信号を出力端子４に得ることができる。次に具体例として加算器が９ビットすなわちダイナミックレンジが５１２，分周比が３／２２の場合について式を追って説明する。」（３頁右下欄１４行〜１９行）
　
h.「以上の説明ではＤ／Ａ変換器の出力には鋸波上のデータが得られると述べたが、Ｄ／Ａ変換器に非線形の特性を持たせれば任意の波形を得ることができる。これはディジタル発振装置の出力を非線形の入出力特性をあらかじめテーブルとして書き込んだＲＯＭを用いて波形変換しても同等の効果が得られる。」（４頁右上欄１１行〜１７行）
　
i.「以上のように本発明は、ディジタル発振回路に演算回路からの出力を加算して発振周波数を補正することによって、任意の有理数倍の分周比を実現する分周装置を得ることができる。」（４頁右上欄１９行〜左下欄２行）
　
　上記a.〜i.の記載及び図面並びにこの分野における技術常識を考慮すると、引用例に開示された分周装置において、上記d.及び引用例第１図にある「ディジタル発振回路１０」は、「演算回路１１」を含めて全体として「ディジタル発振回路」を構成するものであって、「Ｄ／Ａ変換器３」に、引用例第２図にあるようなディジタル波形に上記e.（引用例３頁左下欄８行〜１２行）記載の「誤差の補正信号」が加算されたディジタル波形を出力するものであり、その動作を制御する入力として「定数Ａ」、「定数Ｒ」及び「クロック」（第１図の「Ｄフリップフロップ２，９」に入力される実線の信号。その波形は第５図（ａ）参照。）を有するものである。
　そして、引用例記載の分周装置は、任意の有理数倍の分周比を実現することが可能であるから、その分周器としての分周動作において、上記g.の例にならい、本願発明との対比を容易にするため例えば、加算器１のダイナミックレンジが５１２，分周比が５／７６８の場合について考えると、上記e.の（３）〜（５）式は
　　Ａ１＝５１２・５／７６８　　　　　……（３）
　　Ａ１＝１０／３　　　　　　　　　　……（４）
　　Ａ１＝３＋１／３　　　　　　　　　……（５）
となるから、上記e.の（５）式から、定数Ａ（商）は３、ｍ（分母）は３、定数Ｒ（余り）は１であり、第１図記載の回路の状態は１クロックごとの時間において以下のとおりとなるといえる。（なお、Ｄフリップフロップ２，９の初期値について引用例に明記されていないが、第２図の図示及び技術常識から、初期値は０であるといえる。）
　
（時間１）
　Ｄフリップフロップ９の出力は０であるから、定数Ｒ（＝１）を加算器５で加算した結果は１であり、加算結果はｍ（＝３）以下であるから、オーバーフロー検出器６はオーバフローを検出せずその出力は０である。よって、スイッチ回路８は端子１２と接続され、減算器７の出力は１−０＝１となり、Ｄフリップフロップ９には定数Ｒ（＝１）が入力される。
　また、Ｄフリップフロップ２出力は０であり、演算回路１１内のオーバーフロー検出器６の出力は０であるからキャリー入力Ｃも０である。よって、加算器１の出力、すなわちディジタル発振回路１０の出力は、定数Ａ（＝３）とキャリー入力Ｃ（＝０）とＤフリップフロップ２の出力（＝０）を加算した結果、すなわち定数Ａ（＝３）となり、Ｄフリップフロップ２に定数Ａ（＝３）が入力される。よって、初期値から、ディジタル発振回路１０の出力は定数Ａ（＝３）だけ増加したといえる。
　
（時間２）
　Ｄフリップフロップ９の出力は１であるから、定数Ｒ（＝１）を加算器５で加算した結果は２であり、加算結果はｍ（＝３）以下であるから、オーバーフロー検出器６はオーバフローを検出せずその出力は０である。よって、スイッチ回路８は端子１２と接続され、減算器７の出力は２−０＝２となり、Ｄフリップフロップ９には２が入力される。
　また、Ｄフリップフロップ２出力は定数Ａ（＝３）であり、演算回路１１内のオーバーフロー検出器６の出力は０であるからキャリー入力Ｃも０である。よって、加算器１の出力、すなわちディジタル発振回路１０の出力は、定数Ａ（＝３）とキャリー入力Ｃ（＝０）とＤフリップフロップ２の出力（＝定数Ａ（＝３））を加算した結果、すなわち定数Ａ（＝３）を２回加算した値である６となり、Ｄフリップフロップ２に６が入力される。よって、直前時間の値から、ディジタル発振回路１０の出力は定数Ａ（＝３）だけ増加したといえる。
　
（時間３）
　Ｄフリップフロップ９の出力は２であるから、定数Ｒ（＝１）を加算器５で加算した結果は３であり、加算結果はｍ（＝３）以下であるから、オーバーフロー検出器６はオーバフローを検出せずその出力は０である。よって、スイッチ回路８は端子１２と接続され、減算器７の出力は３−０＝３となり、Ｄフリップフロップ９に３が入力される。
　また、Ｄフリップフロップ２出力は６であり、演算回路１１内のオーバーフロー検出器６の出力は０であるからキャリー入力Ｃも０である。よって、加算器１の出力、すなわちディジタル発振回路１０の出力は、定数Ａ（＝３）とキャリー入力Ｃ（＝０）とＤフリップフロップ２の出力（＝６）を加算した結果、すなわち定数Ａ（＝３）を３回加算した値である９となり、Ｄフリップフロップ２に９が入力される。よって、直前時間の値から、ディジタル発振回路１０の出力は定数Ａ（＝３）だけ増加したといえる。
　
（時間４）
　Ｄフリップフロップ９の出力は３であるから、定数Ｒ（＝１）を加算器５で加算した結果は４であり、加算結果はｍ（＝３）を超えるから、オーバーフロー検出器６はオーバフローを検出し、その出力は１である。よって、スイッチ回路８は端子１３と接続され、減算器７の出力は４−ｍ（＝３）＝１となり、Ｄフリップフロップ９に１が入力される。
　また、Ｄフリップフロップ２出力は９であり、演算回路１１内のオーバーフロー検出器６の出力は１であるからキャリー入力Ｃは１である。よって、加算器１の出力、すなわちディジタル発振回路１０の出力は、定数Ａ（＝３）とキャリー入力Ｃ（＝１）とＤフリップフロップ２の出力（＝９）を加算した結果、すなわち定数Ａ（＝３）を４回加算した値に１であるキャリー入力Ｃ（上記e.（引用例３頁左下欄８行〜１０行）記載の「誤差の補正信号」に相当するから、以下「１であるキャリー入力Ｃ」を「誤差の補正信号」という。）を加算した値である１３となり、Ｄフリップフロップ２に１３が入力される。よって、直前時間の値から、ディジタル発振回路１０の出力は誤差の補正信号（＝１）と加算された定数Ａ（＝３）だけ、すなわち４だけ増加したといえる。
　
（時間５）
　Ｄフリップフロップ９の出力は１であるから、定数Ｒ（＝１）を加算器５で加算した結果は２であり、加算結果はｍ（＝３）以下であるから、オーバーフロー検出器６はオーバフローを検出せずその出力は０である。よって、スイッチ回路８は端子１２と接続され、減算器７の出力は２−０＝２となり、Ｄフリップフロップ９に２が入力される。
　また、Ｄフリップフロップ２出力は１３であり、演算回路１１内のオーバーフロー検出器６の出力は０であるからキャリー入力Ｃも０である。よって、加算器１の出力、すなわちディジタル発振回路１０の出力は、定数Ａ（＝３）とキャリー入力Ｃ（＝０）とＤフリップフロップ２の出力（＝１３）を加算した結果１６となり、Ｄフリップフロップ２に９が入力される。よって、直前時間の値から、ディジタル発振回路１０の出力は定数Ａ（＝３）だけ増加したといえる。
　
（時間６）
　Ｄフリップフロップ９の出力は２であるから、定数Ｒ（＝１）を加算器５で加算した結果は３であり、加算結果はｍ（＝３）以下であるから、オーバーフロー検出器６はオーバフローを検出せずその出力は０である。よって、スイッチ回路８は端子１２と接続され、減算器７の出力は３−０＝３となり、Ｄフリップフロップ９に３が入力される。
　また、Ｄフリップフロップ２出力は１６であり、演算回路１１内のオーバーフロー検出器６の出力は０であるからキャリー入力Ｃも０である。よって、加算器１の出力、すなわちディジタル発振回路１０の出力は、定数Ａ（＝３）とキャリー入力Ｃ（＝０）とＤフリップフロップ２の出力（＝１６）を加算した結果１９となり、Ｄフリップフロップ２に９が入力される。よって、直前時間の値から、ディジタル発振回路１０の出力は定数Ａ（＝３）だけ増加したといえる。
　
（時間７）
　Ｄフリップフロップ９の出力は３であるから、定数Ｒ（＝１）を加算器５で加算した結果は４であり、加算結果はｍ（＝３）を超えるから、オーバーフロー検出器６はオーバフローを検出し、その出力は１である。よって、スイッチ回路８は端子１３と接続され、減算器７の出力は４−ｍ（＝３）＝１となり、Ｄフリップフロップ９に１が入力される。
　また、Ｄフリップフロップ２出力は１９であり、演算回路１１内のオーバーフロー検出器６の出力は１であるからキャリー入力Ｃは１である。よって、加算器１の出力、すなわちディジタル発振回路１０の出力は、定数Ａ（＝３）とキャリー入力Ｃ（＝１）とＤフリップフロップ２の出力（＝９）を加算した結果、すなわち１９に定数Ａ（＝３）と誤差の補正信号（＝１）を加算した値である２３となり、Ｄフリップフロップ２に２３が入力される。よって、直前時間の値から、ディジタル発振回路１０の出力は誤差の補正信号（＝１）と加算された定数Ａ（＝３）だけ、すなわち４だけ増加したといえる。
　
　また、オーバーフロー検出器６がオーバフローを検出する時間は、Ｒ／ｍの累積結果が１を超える時間であるから、定数Ｒの値に依存するのは明らかである。
　よって、キャリー入力Ｃが０である時間（上記時間１，２，３，５，６）を「第１セット」と呼称し、キャリー入力が１である時間（上記時間４，７）を「第２セット」と呼称すると、複数の時間の第１セットで、ディジタル発振回路の出力の値は定数Ａの値だけ増加して変化し、前記複数の時間の第２セットで、前記ディジタル発振回路の出力の値は、誤差の補正信号と加算された前記定数Ａの値だけ増加して変化し、前記複数の時間の第２セットの時間は、定数Ｒの値に依存するといえる。
　また、上記h.の記載及び技術常識から、引用例記載の装置は例えばＲＯＭのような波形変換手段を有しているといえる。
　そして、Ｄ／Ａ変換器がディジタル入力及びアナログ出力を有することは技術常識である。
　
　したがって、上記a.〜i.の記載及び図面並びにこの分野における技術常識を考慮すると、上記引用例には以下の発明（以下、「引用発明」という。）が開示されている。
　
（引用発明）
「ディジタル発振回路であって、
　　定数Ａと、
　　定数Ｒと、
　　クロック入力と、
　　前記クロック入力に相関付けられた複数の時間に変化する値を有する加算器１の出力であって、前記複数の時間の第１セットで、前記ディジタル発振回路の出力の値は前記定数Ａの値だけ増加して変化し、前記複数の時間の第２セットで、前記加算器１の出力の値は誤差の補正信号と加算された前記定数Ａの値だけ増加して変化し、前記複数の時間の第２セットの時間は、前記定数Ｒの値に依存する、ディジタル発振回路の出力と、
　を含むディジタル発振回路と、
　波形変換手段と、
　ディジタル入力、およびアナログ出力を有するＤ／Ａ変換器と、
を備えた、クロックを任意の分周比で分周した信号を出力する分周装置。」
　
　
第４．対比及び判断
　
１．対比
　
　本願発明と引用発明とを対比する。
　
　引用発明の「ディジタル」は、本願発明の「デジタル」に相当する。
　引用発明の「ディジタル発振装置」は、ディジタル信号としての数値を累積、すなわち、実質的にカウントすることにより発振信号を生成するものであるから、本願発明の「数値カウンタ発振器」に相当する。
　引用発明の「定数Ａ」は、「ディジタル発振回路」（数値カウンタ発振器）の動作を制御する入力であるから、本願発明の「第１制御入力」に相当する。
　引用発明の「定数Ｒ」は、本願発明の「第２制御入力」に相当する。
　引用発明の「ディジタル発振回路の出力」は、「Ｄ／Ａ変換器」のディジタル入力を供給する出力であるから、本願発明の「デジタル出力」に相当する。
　引用発明の「第１セット」は、本願発明の「第１サブセット」に相当する。
　引用発明の「値だけ増加して変化」することは、実質的に当該値に比例して変化することと同視し得るといえるから、本願発明の「値に比例して変化」することに相当する。
　引用発明の「第２セット」は、本願発明の「第２サブセット」に相当する。
　引用発明の「誤差の補正信号」は、発振器の動作を調整する値であるから本願発明の「調整値」に相当する。
　引用発明の「加算された」は、実質的に結合されることの一種であるから、本願発明の「結合された」に相当する。
　引用発明の「時間」は、本願発明の「タイミング」に相当する。
　引用発明の「波形変換手段」は、本願発明の「変換回路」に相当する。
　引用発明の「Ｄ／Ａ変換器」は、本願発明の「デジタル−アナログ変換器」に相当する。
　引用発明の「クロックを任意の分周比で分周した信号を出力する分周装置」は、基本となる周波数を有するクロックを任意の分周比で分周して可変周波数クロックを発生するものであるから、本願発明の「可変周波数クロック発生器」に相当する。
　
　したがって、本願発明と引用発明は、以下の点で一致ないし相違している。
　
（一致点）
　
「（ａ）数値カウンタ発振器であって、
　（ｉ）第１制御入力と、
　（ｉｉ）第２制御入力と、
　（ｉｉｉ）クロック入力と、
　（ｉｖ）前記クロック入力に相関付けられた複数の時間に変化する値を有するデジタル出力であって、前記複数の時間の第１サブセットで、前記デジタル出力の値は前記第１制御入力の値に比例して変化し、前記複数の時間の第２サブセットで、前記デジタル出力の値は調整値と結合された前記第１制御入力の値に比例して変化し、前記複数の時間の第２サブセットのタイミングは前記第２制御入力の値に依存する、デジタル出力と、
を含む数値カウンタ発振器と、
（ｂ）変換回路と、
（ｃ）デジタル入力、およびアナログ出力を有するデジタル−アナログ変換器と、
を備えた可変周波数クロック発生器。」
　
　（相違点）
（１）「変換回路」及び「デジタル−アナログ変換器」に関し、本願発明は
「（ｂ）入力およびデジタル出力を有する変換回路であって、前記入力が前記数値カウンタ発振器の出力に結合され、前記デジタル出力が前記入力によって指示された値をとる、変換回路と、
（ｃ）前記変換回路のデジタル出力に結合されるデジタル入力、およびアナログ出力を有するデジタル−アナログ変換器」
を備えているのに対し、引用発明は「波形変換手段」と「Ｄ／Ａ変換器」を備えているが、それらがどのように結合されているかについて不明である点。
　
（２）本願発明は「（ｄ）前記デジタル−アナログ変換器の出力に接続されるアナログ入力、および前記第１制御入力および／または前記第２制御入力の値に関連して変化する周波数を有する第２クロックを供給する出力を有する調整回路」を備えているのに対し、引用発明は当該回路を備えていない点。
　
　
２．判断
　
　上記相違点（１）について、以下検討する。
　
　入力およびデジタル出力を有する変換回路であって、前記入力が数値カウンタの出力に結合され、前記デジタル出力が前記入力によって指示された値をとる、変換回路と、前記変換回路のデジタル出力に結合されるデジタル入力、およびアナログ出力を有するデジタル−アナログ変換器とを有する可変周波数信号発生器は、例えば前置拒絶理由通知に引用された特開平１−１５１３１６号公報（第１１図ＲＯＭ３，ＤＡＣ４参照）、前置拒絶理由通知に引用された特開平９−８３３５２号公報（図１正弦波テーブル３，Ｄ／Ａ変換器４参照）、及び、特開平６−２９７４４号公報（図４デジタル正弦波発生器４２，デジタル−アナログ変換器４３参照）、特表２００２−５２９７４４号公報（図３プロセッサ５８，ルックアップテーブル６０，ＤＡＣ６２）等に見られる如く周知技術であるから、このような周知技術を引用発明に適用して、
「（ｂ）入力およびデジタル出力を有する変換回路であって、前記入力が前記数値カウンタ発振器の出力に結合され、前記デジタル出力が前記入力によって指示された値をとる、変換回路と、
（ｃ）前記変換回路のデジタル出力に結合されるデジタル入力、およびアナログ出力を有するデジタル−アナログ変換器」
を備えた、可変周波数クロック発生器とすることは、当業者であれば適宜に採用可能なことである。
　
　上記相違点（２）について、以下検討する。
　
　デジタル−アナログ変換器の出力に接続されるアナログ入力、および制御信号の値に関連して変化する周波数を有する信号を供給する出力を有する調整回路とを有する可変周波数信号発生器は、例えば前置拒絶理由通知に引用された特開平１−１５１３１６号公報（第１図ＬＰＦ１０，コンパレータ１１，エッジ動作ＰＬＬ参照）、及び、特開平６−２９７４４号公報（５頁段落【００３４】〜【００３５】，８頁図４記載の低域通過フィルタ４４，高域通過フィルタ６０，矩形波発生器７０，位相ロック・ループ５０参照）、特表２００２−５２９７４４号公報（１２頁段落【００１７】〜１３頁段落【００１９】記載の信号調整装置６３参照）等に見られる如く周知技術であるから、このような周知技術を引用発明に適用して、
「（ｄ）前記デジタル−アナログ変換器の出力に接続されるアナログ入力、および前記第１制御入力および／または前記第２制御入力の値に関連して変化する周波数を有する第２クロックを供給する出力を有する調整回路」
を備えた、可変周波数クロック発生器とすることは、当業者であれば適宜に採用可能なことである。
　
　よって、本願発明は、引用発明及び周知技術に基いて、当業者が容易に発明をすることができたものである。
　
　そして、本願発明が奏する効果も、引用発明及び周知技術から当業者が予測できる範囲内のものである。
　
　
第５．むすび
　
　以上のとおり、本願の請求項６に係る発明は、引用発明及び周知技術に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　
　
　よって、結論のとおり審決する。