【事件の表示】
　特願２００５−　９９２３７「半導体装置」拒絶査定不服審判事件〔平成１７年　９月　２日出願公開，特開２００５−２３６３２２〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成８年７月１８日に出願した特願平０８−１８９４２４号（以下「原出願」という。）の一部を，平成１７年３月３０日に新たな特許出願としたものであって，平成２０年１２月２６日付けで拒絶理由通知がされ，これに対して平成２１年３月９日に手続補正書及び意見書が提出されたが，同年６月１１日付けで，拒絶査定がされた。
　そして，同年９月１５日に，拒絶査定に対する審判請求がされるとともに手続補正書が提出され，その後当審において，平成２２年４月５日付けで審尋がされ，同年６月４日に回答書が提出されたものである。
　
　
第２　平成２１年９月１５日に提出された手続補正書による手続補正（以下「本件補正」という。）の却下について
　
［補正却下の決定の結論］
　
　本件補正を却下する。
　
［理由］
　
１　本件補正の内容
　本件補正による補正前後の本願の特許請求の範囲の記載は，次のとおりである。
　
・　補正前
「【請求項１】
　基板上方に略平行に設けられた複数の導電層と，
　前記複数の導電層を個別に覆うように設けられた複数の第１の絶縁膜と，
　前記複数の導電層間を埋め込み，前記複数の第１の絶縁膜の少なくとも一部の上面と同一平面を構成する上面部を有する第２の絶縁膜と，
　前記第２の絶縁膜に設けられ，前記複数の第１の絶縁膜の一部を露出するように形成された第１のコンタクト窓と，
　前記第１のコンタクト窓を埋め込む第１の導電性部材と，
を有することを特徴とする半導体装置。
【請求項２】
　前記複数の導電層は，前記基板に設けられた活性領域上に形成された複数の導電層と，前記基板に設けられた素子分離領域上に形成された複数の導電層とを有することを特徴とする請求項１記載の半導体装置。
【請求項３】
　前記素子分離領域上に形成された前記導電層の上面のレベルは，前記活性領域上に形成された前記導電層の上面のレベルより高いことを特徴とする請求項２記載の半導体装置。
【請求項４】
　前記第２の絶縁膜は，少なくとも，前記素子分離領域上に形成された前記導電層を覆う前記第１の絶縁膜の上面と同一平面を構成する上面部を有することを特徴とする請求項２または３記載の半導体装置。
【請求項５】
　前記第１のコンタクト窓は，前記活性領域上に形成された前記導電層と，隣接する前記素子分離領域上に形成された前記導電層の間に形成されていることを特徴とする請求項２乃至４のいずれか１項記載の半導体装置。
【請求項６】
　前記第１のコンタクト窓は，前記活性領域上に形成された前記導電層と，隣接する前記素子分離領域上に形成された前記導電層の間に窒化膜スペーサＳＡＣプロセスを用いて形成されていることを特徴とする請求項２乃至５のいずれか１項記載の半導体装置。
【請求項７】
　前記隣接する前記素子分離領域上に形成された前記導電層を覆う前記第１の絶縁膜は，前記素子分離領域の端部において，前記端部が前記第１のコンタクト窓内に露出しないように形成されていることを特徴とする請求項５または６記載の半導体装置。
【請求項８】
　前記複数の第１の絶縁膜は，互いに物理的に分離されていることを特徴とする請求項１乃至７のいずれか１項記載の半導体装置。
【請求項９】
　前記複数の第１の絶縁膜は，前記複数の導電層間に埋め込まれた前記第２の絶縁膜の底面には接しないことを特徴とする請求項１乃至８のいずれか１項記載の半導体装置。
【請求項１０】
　前記第１のコンタクト窓は，隣接する前記導電層間に埋め込まれた前記第２の絶縁膜に設けられていることを特徴とする請求項１乃至９のいずれか１項記載の半導体装置。
【請求項１１】
　前記第１の絶縁膜はシリコン窒化膜であることを特徴とする請求項１乃至１０のいずれか１項記載の半導体装置。
【請求項１２】
　前記第２の絶縁膜の前記上面は，ＣＭＰ法による平坦化により形成されたものであることを特徴とする請求項１乃至１１のいずれか１項記載の半導体装置。
【請求項１３】
　前記導電層はＤＲＡＭのワード線であることを特徴とする請求項１乃至１２のいずれか１項記載の半導体装置。
【請求項１４】
　前記導電層はＤＲＡＭのビット線であることを特徴とする請求項１記載の半導体装置。
【請求項１５】
　前記導電層は前記基板上にゲート絶縁膜を介して形成されたゲート電極であって，
　前記ゲート電極の両側の基板中に設けられた複数の不純物拡散層領域と，
　前記第１の導電性部材上方に形成され，前記第１の導電性部材を介して前記複数の不純物拡散層領域の１つと電気的に接続される底面部と，その上方に接続された筒状部を有するシリンダ型蓄積電極と，
　前記シリンダ型蓄積電極と対向して，キャパシタ絶縁膜を介して形成される対向電極と，
をさらに有することを特徴とする請求項１乃至１３のいずれか１項記載の半導体装置。
【請求項１６】
　前記蓄積電極の底面部は前記第１のコンタクト窓の外側に延在する部分を有することを特徴とする請求項１５記載の半導体装置。
【請求項１７】
　前記対向電極は前記第１のコンタクト窓の外側に延在する部分を有することを特徴とする請求項１５または１６記載の半導体装置。
【請求項１８】
　隣接する前記導電層間に設けられ，前記複数の第１の絶縁膜の少なくとも１つを露出するように形成された第２のコンタクト窓と，
　前記第２のコンタクト窓を埋め込む第２の導電性部材と，
　前記第２の絶縁膜上に設けられ，前記第２の導電性部材を介して前記複数の不純物拡散層領域の他の１つに電気的に接続されたＤＲＡＭのビット線と，
をさらに有することを特徴とする請求項１５乃至１７のいずれか１項記載の半導体装置。」
　
・　補正後
「【請求項１】
　基板上方に略平行に設けられた複数の導電層と，
　前記複数の導電層を個別に覆うように設けられた複数の第１の絶縁膜と，
　前記複数の導電層間を埋め込み，前記複数の第１の絶縁膜の少なくとも一部の上面と同一平面を構成する上面部を有する第２の絶縁膜と，
　前記第２の絶縁膜に設けられ，前記複数の第１の絶縁膜の一部を露出するように形成された第１のコンタクト窓と，
　前記第１のコンタクト窓を埋め込む第１の導電性部材と，
を有する半導体装置であって，
　前記複数の導電層は，前記基板に設けられた活性領域上に形成された複数の導電層と，前記基板に設けられた素子分離領域上に形成された複数の導電層とを有し，
　前記第２の絶縁膜は，少なくとも，前記素子分離領域上に形成された前記導電層を覆う前記第１の絶縁膜の上面と同一平面を構成する上面部を有し，
　前記第１のコンタクト窓は，前記活性領域上に形成された前記導電層と，隣接する前記素子分離領域上に形成された前記導電層の間に形成されており，
　前記隣接する前記素子分離領域上に形成された前記導電層は，前記素子分離領域の端部において前記活性領域に接しないように形成され，前記隣接する前記素子分離領域上に形成された前記導電層を覆う前記第１の絶縁膜は，前記素子分離領域の端部において，前記端部が前記第１のコンタクト窓内に露出しないように，前記活性領域と前記素子分離領域の間の境界を覆うように形成されている，
ことを特徴とする半導体装置。
【請求項２】
　前記素子分離領域上に形成された前記導電層の上面のレベルは，前記活性領域上に形成された前記導電層の上面のレベルより高いことを特徴とする請求項１記載の半導体装置。
【請求項３】
　前記第１のコンタクト窓は，前記活性領域上に形成された前記導電層と，隣接する前記素子分離領域上に形成された前記導電層の間に窒化膜スペーサＳＡＣプロセスを用いて形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
　前記複数の第１の絶縁膜は，互いに物理的に分離されていることを特徴とする請求項１乃至３のいずれか１項記載の半導体装置。
【請求項５】
　前記複数の第１の絶縁膜は，前記複数の導電層間に埋め込まれた前記第２の絶縁膜の底面には接しないことを特徴とする請求項１乃至４のいずれか１項記載の半導体装置。
【請求項６】
　前記第１のコンタクト窓は，隣接する前記導電層間に埋め込まれた前記第２の絶縁膜に設けられていることを特徴とする請求項１乃至５のいずれか１項記載の半導体装置。
【請求項７】
　前記第１の絶縁膜はシリコン窒化膜であることを特徴とする請求項１乃至６のいずれか１項記載の半導体装置。
【請求項８】
　前記第２の絶縁膜の前記上面は，ＣＭＰ法による平坦化により形成されたものであることを特徴とする請求項１乃至７のいずれか１項記載の半導体装置。
【請求項９】
　前記導電層はＤＲＡＭのワード線であることを特徴とする請求項１乃至８のいずれか１項記載の半導体装置。
【請求項１０】
　前記導電層は前記基板上にゲート絶縁膜を介して形成されたゲート電極であって，
　前記ゲート電極の両側の基板中に設けられた複数の不純物拡散層領域と，
　前記第１の導電性部材上方に形成され，前記第１の導電性部材を介して前記複数の不純物拡散層領域の１つと電気的に接続される底面部と，その上方に接続された筒状部を有するシリンダ型蓄積電極と，
　前記シリンダ型蓄積電極と対向して，キャパシタ絶縁膜を介して形成される対向電極と，
をさらに有することを特徴とする請求項１乃至９のいずれか１項記載の半導体装置。
【請求項１１】
　前記蓄積電極の底面部は前記第１のコンタクト窓の外側に延在する部分を有することを特徴とする請求項１０記載の半導体装置。
【請求項１２】
　前記対向電極は前記第１のコンタクト窓の外側に延在する部分を有することを特徴とする請求項１０または１１記載の半導体装置。
【請求項１３】
　隣接する前記導電層間に設けられ，前記複数の第１の絶縁膜の少なくとも１つを露出するように形成された第２のコンタクト窓と，
　前記第２のコンタクト窓を埋め込む第２の導電性部材と，
　前記第２の絶縁膜上に設けられ，前記第２の導電性部材を介して前記複数の不純物拡散層領域の他の１つに電気的に接続されたＤＲＡＭのビット線と，
をさらに有することを特徴とする請求項１０乃至１２のいずれか１項記載の半導体装置。」
　
２　補正事項の整理
　本件補正による，本願の特許請求の範囲及び本願の明細書についての補正事項は，以下のとおりである。（下線は補正箇所を示し，当審で付加したもの。）
　
ア　　補正事項１
・　補正事項１−１
　補正前の請求項２，請求項４，請求項５，請求項７及び請求項１４を削除するとともに，補正前の請求項３，請求項６，請求項８〜１３及び請求項１５〜１８を，それぞれ，請求項２〜１３とする。
・　補正事項１−２
　補正前の請求項３，請求項６，請求項８〜１３及び請求項１５〜１８の各請求項に記載された引用請求項を，上記請求項の削除による請求項の番号の付け替えに伴い，変更する。
　
イ　　補正事項２
　補正前の請求項１について次の補正を行い，補正後の請求項１とする。
・　補正事項２−１
　補正前の請求項１に「
前記複数の導電層は，前記基板に設けられた活性領域上に形成された複数の導電層と，前記基板に設けられた素子分離領域上に形成された複数の導電層とを有し，
・　補正事項２−２
　補正前の請求項１に「
前記第２の絶縁膜は，少なくとも，前記素子分離領域上に形成された前記導電層を覆う前記第１の絶縁膜の上面と同一平面を構成する上面部を有し，
・　補正事項２−３
　補正前の請求項１に「
前記第１のコンタクト窓は，前記活性領域上に形成された前記導電層と，隣接する前記素子分離領域上に形成された前記導電層の間に形成されており，
・　補正事項２−４
　補正前の請求項１に「
前記隣接する前記素子分離領域上に形成された前記導電層は，前記素子分離領域の端部において前記活性領域に接しないように形成され，
・　補正事項２−５
　補正前の請求項１に「
前記隣接する前記素子分離領域上に形成された前記導電層を覆う前記第１の絶縁膜は，前記素子分離領域の端部において，前記端部が前記第１のコンタクト窓内に露出しないように，前記活性領域と前記素子分離領域の間の境界を覆うように形成されている，
　
ウ　　補正事項３
　本願の明細書の段落【００３４】を補正する。
　
３　補正目的の適否
ア　　補正事項１について
　補正事項１−１は，特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第１号に掲げる，請求項の削除を目的とするものに該当する。
　そして，補正事項１−２は，上記補正事項１−１に伴い，補正前の請求項３，請求項６，請求項８〜１３及び請求項１５〜１８の各請求項に記載された引用請求項を形式的に補正したものであるから，適法な補正である。
　そうすると，補正事項１は，特許法第１７条の２第４項第１号に掲げる，請求項の削除を目的とするものに該当する。
　
イ　　補正事項２について
（ア）　本願の願書に最初に添付した明細書又は図面（以下「本願の出願当初の明細書等」という。）の段落【００６８】〜【０１１０】及び【０１６６】〜【０１７３】，並びに図３〜１３及び図３１から，補正事項２が，本願の出願当初の明細書等に記載された事項の範囲内において行われたものであることは明らかである。
（イ）　補正事項２−１及び補正事項２−４は，いずれも，補正前の請求項１に記載された発明特定事項である「複数の導電層」を限定的に減縮するものであり，補正事項２−２は，補正前の請求項１に記載された発明特定事項である「第２の絶縁膜」を限定的に減縮するものであり，補正事項２−３は，補正前の請求項１に記載された発明特定事項である「第１のコンタクト窓」を限定的に減縮するものであり，また，補正事項２−５は，補正前の請求項１に記載された発明特定事項である「第１の絶縁膜」を限定的に減縮するものである。
　そして，補正後の請求項１の記載全体からみても，補正後の請求項１の内容は，補正前の請求項１の内容を限定的に減縮したものである。
（ウ）　そうすると，補正事項２は，特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）の規定に適合する。
　また，補正事項２は，特許法第１７条の２第４項第２号に掲げる，特許請求の範囲の限定的減縮を目的とするものに該当する。
　
ウ　　補正事項３について
　補正事項３は，補正事項２による，本願の特許請求の範囲の請求項１の補正に伴うものであり，上記イで検討したとおり，特許法第１７条の２第３項の規定に適合する。
　
エ　　したがって，本件補正は，特許法第１７条の２第４項柱書きの補正目的に適合する。
　
４　独立特許要件についての検討
　上記３において検討したとおり，上記補正事項２は，特許請求の範囲の限定的減縮を目的とするものに該当するから，補正後の特許請求の範囲に記載された事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否かにつき，以下に検討する。
　
（１）本願補正発明
　補正後の本願の請求項１に係る発明（以下「本願補正発明」という。）は，再掲すると，次のとおりである。
　
「【請求項１】
　基板上方に略平行に設けられた複数の導電層と，
　前記複数の導電層を個別に覆うように設けられた複数の第１の絶縁膜と，
　前記複数の導電層間を埋め込み，前記複数の第１の絶縁膜の少なくとも一部の上面と同一平面を構成する上面部を有する第２の絶縁膜と，
　前記第２の絶縁膜に設けられ，前記複数の第１の絶縁膜の一部を露出するように形成された第１のコンタクト窓と，
　前記第１のコンタクト窓を埋め込む第１の導電性部材と，
を有する半導体装置であって，
　前記複数の導電層は，前記基板に設けられた活性領域上に形成された複数の導電層と，前記基板に設けられた素子分離領域上に形成された複数の導電層とを有し，
　前記第２の絶縁膜は，少なくとも，前記素子分離領域上に形成された前記導電層を覆う前記第１の絶縁膜の上面と同一平面を構成する上面部を有し，
　前記第１のコンタクト窓は，前記活性領域上に形成された前記導電層と，隣接する前記素子分離領域上に形成された前記導電層の間に形成されており，
　前記隣接する前記素子分離領域上に形成された前記導電層は，前記素子分離領域の端部において前記活性領域に接しないように形成され，前記隣接する前記素子分離領域上に形成された前記導電層を覆う前記第１の絶縁膜は，前記素子分離領域の端部において，前記端部が前記第１のコンタクト窓内に露出しないように，前記活性領域と前記素子分離領域の間の境界を覆うように形成されている，
ことを特徴とする半導体装置。」
　
（２）引用例１の記載と引用発明
（２−１）　引用例１
　原査定の拒絶の理由に引用され，原出願の出願前に日本国内で頒布された特開平０５−２１８３３４号公報（以下「引用例１」という。）には，図１〜８とともに次の記載がある。（下線は当審で付加したもの。以下同じ。）
　
ア　　実施態様
（ア）「【００１９】図１は
公知ＬＯＣＯＳ（シリコン局部酸化）
工程後の二つのイン・プロセスＤＲＡＭセルの断面図であり
シリコン基板３上に実質的平坦なフィールド酸化膜領域１（修飾ＬＯＣＯＳ法による）および予定活性区域２（フィールド酸化膜で覆われていない基板区域）が創られている
図示したセルは多くのセル中の二つを示し，これらのセルは同時に作り，かつ一つのメモリアレイを構成する。フィールド酸化膜領域１および誘電層４を創った後，導電的にドーピングした第１ポリシリコン層１０，金属シリサイド層（ＷＳｉ
ｘ
 ）１５，酸化膜層１６，および厚手窒化膜２０を形成させる。この厚手窒化膜２０は記憶ノード埋め込みコンタクトエッチ期間中はエッチストップとして機能し，自己整合を可能にする。これらの層はパターニングしエッチングしてワード線２１およびＮ−チャネル（ＮＣＨ）ＦＥＴ２２を形成させる
膜形成，緻密化およびシリコン二酸化膜スペーサ層の反応性イオンエッチ（ＲＩＥ）により主スペーサ３５を創り，激しくドーピングしたソース／ドレイン領域を創るのに用いるヒ素打ち込みに代替する。主スペーサ３５は，引続くディジット線およびキャパシタ成形からワード線およびＦＥＴを隔離する
　
（イ）「【００２２】
図２では，アンドープド酸化膜４０で示すコンフォーマル層をブランケット形成して記憶ノード区域を満たし，かつＦＥＴ２２およびワード線２１上に重ねる
この酸化膜は均一な高さを得るために平坦化する
　
（ウ）「【００２３】
図３では，フォトレジストディジット線コンタクト４５をエッチングマスクとして用い，埋め込みディジット線を成形するための開口５０を創る。窒化膜２０および主スペーサ３５は開口５０の形成に用いるＲＩＥ酸化からトランジスタポリシリコン層１０を保護する。窒化膜２０および主スペーサ３５による保護は開口の自己整合のために有効である
（中略）
【００２６】図４に示すフォトレジスト６５は取り除く。
ホウリン酸シリケートガラス（ＢＰＳＧ）酸化膜７５から成る厚手ドープド層（７５）を図５の構造物上に重ねてブランケット形成する
（中略）
【００２７】
図６では，酸化膜層４０および７５をＲＩＥエッチして開口８１を形成させ，基板のコンタクト区域８２を露出させる
【００２８】
第７図は，ＴｉＮ膜８５の形成後，タングステンフィル（充填）膜９０の形成が行なわれている
（中略）
【００３１】
タングステン９０およびＴｉＮ８５はコア９５を構成し，タングステン９０，ＴｉＮ８５および厚手酸化膜７５を機械的エッチにより平坦化した後は図８に示すようになる
　
イ　　図１
　上記ア，（ア）を参酌すると，図１から，次の構成がみてとれる。
・　
「導電的にドーピングした第１ポリシリコン層１０」，「金属シリサイド層（ＷＳｉ
ｘ
 ）１５」，「酸化膜層１６」及び「厚手窒化膜２０」が形成されてなる「ワード線２１」が，「シリコン基板３」上に複数形成された
・　
複数の「ワード線２１」それぞれの側壁に，シリコン二酸化膜からなる「主スペーサ３５」が設けられた
・　
複数の「ワード線２１」は，上記「シリコン基板３」上に創られた「予定活性区域２」上に形成された複数の「ワード線２１」と，上記「シリコン基板３」上に創られた「フィールド酸化膜領域１」上に形成された複数の「ワード線２１」とを有する
　
ウ　　図２
　　上記ア，（イ）を参酌すると，図２から，「アンドープド酸化膜４０」「をブランケット形成して記憶ノード区域を満た」すことにより，
複数の「ワード線２１」間が，平坦化された「アンドープド酸化膜４０」により埋め込まれた
　
エ　　図３及び図６
　上記ア，（ウ）を参酌すると，図３及び図６から，次の構成がみてとれる。
・　
「アンドープド酸化膜４０」に，「厚手窒化膜２０」の一部が露出するように，「開口５０」及び「開口８１」が形成された
・　
上記「開口８１」が，「予定活性区域２」上に形成された「ワード線２１」と，隣接する「フィールド酸化膜領域１」上に形成された「ワード線２１」の間に形成された
・　
上記隣接する「フィールド酸化膜領域１」上に形成された「ワード線２１」は，「フィールド酸化膜領域１」の端部において，「予定活性区域２」に接しないように形成された
　
オ　　図８
　上記ア，（ウ）を参酌すると，
「開口８１」が 「タングステンフィル（充填）膜９０」で充填された
　
（２−２）　引用発明
ア　　上記（２−１），ア，（ア）及びイによれば，
「シリコン基板３」上には，「ワード線２１」を構成する，「導電的にドーピングした第１ポリシリコン層１０」と「金属シリサイド層（ＷＳｉ
ｘ
 ）１５」とからなる複数の積層体が形成されており，上記複数の積層体それぞれは，上記複数の積層体それぞれの上に形成された「酸化膜層１６」及び「厚手窒化膜２０」と，上記複数の積層体のそれぞれの側壁に形成された，シリコン二酸化膜からなる「主スペーサ３５」で覆われている
　また，上記（２−１），ア，（ア）及びイによれば，
上記複数の積層体は，上記「シリコン基板３」上に創られた「予定活性区域２」上に形成された複数の積層体と，上記「シリコン基板３」上に創られた「フィールド酸化膜領域１」上に形成された複数の積層体とを有する
　
イ　　上記（２−１），ア，（イ）及びウによれば，
「ワード線２１」を構成する，「導電的にドーピングした第１ポリシリコン層１０」と「金属シリサイド層（ＷＳｉ
ｘ
 ）１５」とからなる複数の積層体間は，平坦化された「アンドープド酸化膜４０」により埋め込まれている
　
ウ　　上記（２−１），ア，（ウ）及びエによれば，
「開口８１」は，「予定活性区域２」上に形成された，「ワード線２１」を構成する，「導電的にドーピングした第１ポリシリコン層１０」と「金属シリサイド層（ＷＳｉ
ｘ
 ）１５」とからなる積層体と，隣接する「フィールド酸化膜領域１」上に形成された上記積層体の間に形成されており
上記隣接する「フィールド酸化膜領域１」上に形成された上記積層体は，上記「フィールド酸化膜領域１」の端部において上記「予定活性区域２」に接しないように形成されている
　
エ　　以上によれば，引用例１には，次の発明（以下「引用発明」という。）が記載されている。
　
「シリコン基板３上に，ワード線２１を構成する，導電的にドーピングした第１ポリシリコン層１０と金属シリサイド層（ＷＳｉｘ ）１５とからなる複数の積層体が形成されており，
　上記複数の積層体それぞれは，上記複数の積層体それぞれの上に形成された酸化膜層１６及び厚手窒化膜２０と，上記複数の積層体それぞれの側壁に形成された，シリコン二酸化膜からなる主スペーサ３５で覆われており，
　上記複数の積層体間は，平坦化されたアンドープド酸化膜４０により埋め込まれており，
　上記アンドープド酸化膜層４０に，上記厚手窒化膜２０の一部が露出するように開口８１が形成されており，
　上記開口８１がタングステンフィル（充填）膜９０で充填されている
ＤＲＡＭセルであって，
　上記複数の積層体は，上記シリコン基板３上に創られた予定活性区域２上に形成された複数の積層体と，上記シリコン基板３上に創られたフィールド酸化膜領域１上に形成された複数の積層体とを有し，
　上記開口８１は，上記予定活性区域２上に形成された上記積層体と，隣接するフィールド酸化膜領域１上に形成された上記積層体の間に形成されており，
　上記隣接するフィールド酸化膜領域１上に形成された上記積層体は，上記フィールド酸化膜領域１の端部において上記予定活性区域２に接しないように形成されている，
ＤＲＡＭセル。」
　
（３）対比
ア　　引用発明の「シリコン基板３」，「上に」，「導電的にドーピングした第１ポリシリコン層１０と金属シリサイド層（ＷＳｉｘ ）１５とからなる複数の積層体」（以下「複数の積層体」という。）及び「形成されており」は，それぞれ，本願補正発明の「基板」，「上方に」，「複数の導電層」及び「設けられた」に相当する。
　そうすると，本願補正発明と引用発明とは，「基板上方に」「設けられた複数の導電層」を有する点で共通する。
　
イ　　引用発明の「上記複数の積層体それぞれは，」及び「覆われており」は，それぞれ，本願補正発明の「前記複数の導電層を個別に」及び「覆うように設けられた」に相当する。　また，本願補正発明の「複数の第１の絶縁膜」と，引用発明の「上記複数の積層体それぞれの上に形成された酸化膜層１６及び厚手窒化膜２０と，上記複数の積層体それぞれの側壁に形成された，シリコン二酸化膜からなる主スペーサ３５」とは，複数の絶縁膜である点で共通する。
　そうすると，本願補正発明と引用発明とは，「前記複数の導電層を個別に覆うように設けられた複数の絶縁膜」を有する点で共通する。
　
ウ　　本願補正発明の「前記複数の導電層間を埋め込み，前記複数の第１の絶縁膜の少なくとも一部の上面と同一平面を構成する上面部を有する第２の絶縁膜」と，引用発明の「上記複数の積層体間は，平坦化されたアンドープド酸化膜４０により埋め込まれており」とは，「前記複数の導電層間を埋め込」む「絶縁膜」を有する点で共通する。
　
エ　　引用発明の「開口８１」は，本願補正発明の「第１のコンタクト窓」に相当する。
　そうすると，本願補正発明の「前記第２の絶縁膜に設けられ，前記複数の第１の絶縁膜の一部を露出するように形成された第１のコンタクト窓」と，引用発明の「上記アンドープド酸化膜層４０に，上記厚手窒化膜２０の一部が露出するように開口８１が形成されて」いることとは，「前記複数の導電層間を埋め込」む「絶縁膜」「に設けられ，」「前記導電層を個別に覆うように設けられた複数の絶縁膜」「の一部を露出するように形成された第１のコンタクト窓」を有する点で共通する。
　
オ　　引用発明の「タングステンフィル（充填）膜９０」及び「で充填されている」は，それぞれ，本願補正発明の「第１の導電性部材」及び「を埋め込む」に相当する。
　そうすると，引用発明の「上記開口８１がタングステンフィル（充填）膜９０で充填されている」は，本願補正発明の「前記第１のコンタクト窓を埋め込む第１の導電性部材」に相当する。
　
カ　　引用発明の「ＤＲＡＭセル」は，本願補正発明の「半導体装置」に相当する。
　
キ　　引用発明の「創られた」，「予定活性区域２」及び「フィールド酸化膜領域１」は，それぞれ，本願補正発明の「設けられた」，「活性領域」及び「素子分離領域」に相当する。
　そうすると，引用発明の「上記複数の積層体は，上記シリコン基板３上に創られた予定活性区域２上に形成された複数の積層体と，上記シリコン基板３上に創られたフィールド酸化膜領域１上に形成された複数の積層体とを有し」は，本願補正発明の「前記複数の導電層は，前記基板に設けられた活性領域上に形成された複数の導電層と，前記基板に設けられた素子分離領域上に形成された複数の導電層とを有し」に相当する。
　
ク　　引用発明の「上記開口８１は，上記予定活性区域２上に形成された上記積層体と，隣接するフィールド酸化膜領域１上に形成された上記積層体の間に形成されており」は，本願補正発明の「前記第１のコンタクト窓は，前記活性領域上に形成された前記導電層と，隣接する前記素子分離領域上に形成された前記導電層の間に形成されており」に相当する。
　
ケ　　引用発明の「上記隣接するフィールド酸化膜領域１上に形成された上記積層体は，上記フィールド酸化膜領域１の端部において上記予定活性区域２に接しないように形成されている」は，本願補正発明の「前記隣接する前記素子分離領域上に形成された前記導電層は，前記素子分離領域の端部において前記活性領域に接しないように形成され」に相当する。
　
　以上によれば，本願補正発明と引用発明との一致点と相違点は，次のとおりである。
　
＜　一致点　＞
「基板上方に設けられた複数の導電層と，
　前記複数の導電層を個別に覆うように設けられた複数の絶縁膜と，
　前記複数の導電層間を埋め込む絶縁膜と，
　前記複数の導電層間を埋め込む絶縁膜に設けられ，前記導電層を個別に覆うように設けられた複数の絶縁膜の一部を露出するように形成された第１のコンタクト窓と，
　前記第１のコンタクト窓を埋め込む第１の導電性部材と，
を有する半導体装置であって，
　前記複数の導電層は，前記基板に設けられた活性領域上に形成された複数の導電層と，前記基板に設けられた素子分離領域上に形成された複数の導電層とを有し，
　前記第１のコンタクト窓は，前記活性領域上に形成された前記導電層と，隣接する前記素子分離領域上に形成された前記導電層の間に形成されており，
　前記隣接する前記素子分離領域上に形成された前記導電層は，前記素子分離領域の端部において前記活性領域に接しないように形成されている，
半導体装置。」
　
＜　相違点　＞
・　相違点１
　本願補正発明の「複数の導電層」は「基板上方に略平行に設けられた」ものであるのに対し，引用発明の「ワード線２１」を構成する「複数の積層体」（本願補正発明の「複数の導電層」に相当。）については，このような特定はされていない点。
　
・　相違点２
　本願補正発明は，「導電層」を「第１の絶縁膜」で覆うのに対し，引用発明は，「ワード線２１」を構成する「複数の積層体」（本願補正発明の「複数の導電層」に相当。）それぞれを，上記「複数の積層体」それぞれの上に形成された「酸化膜層１６」及び「厚手窒化膜２０」と，上記「複数の積層体」それぞれの側壁に形成された，シリコン二酸化膜からなる「主スペーサ３５」で覆う点。
　
・　相違点３
（ア）　本願補正発明の「第２の絶縁膜」は，「前記複数の第１の絶縁膜の少なくとも一部の上面と同一平面を構成する上面部を有する」のに対し，引用発明の「アンドープド酸化膜４０」の上面部と，「ワード線２１」を構成する「複数の積層体」（本願補正発明の「複数の導電層」に相当。）それぞれの上に形成された「厚手窒化膜２０」の上面との位置関係について，このような特定はされていない点。
（イ）　また，本願補正発明は，「前記第２の絶縁膜は，少なくとも，前記素子分離領域上に形成された前記導電層を覆う前記第１の絶縁膜の上面と同一平面を構成する上面部を有」するのに対し，引用発明の「アンドープド酸化膜４０」の上面部と，「フィールド酸化膜領域１」上に形成された上記「複数の積層体」それぞれの上に形成された「厚手窒化膜２０」の上面との位置関係について，このような特定はされていない点。
　
・　相違点４
　上記相違点２及び上記相違点３により，本願補正発明は「前記第２の絶縁膜に設けられ，前記複数の第１の絶縁膜の一部を露出するように形成された第１のコンタクト窓」であるのに対し，引用発明の「上記アンドープド酸化膜層４０に，上記厚手窒化膜２０の一部が露出するように開口８１（本願補正発明の「第１のコンタクト窓」に相当。）が形成されて」いる点。
　
・　相違点５
　本願補正発明は，「前記隣接する前記素子分離領域上に形成された前記導電層を覆う前記第１の絶縁膜は，前記素子分離領域の端部において，前記端部が前記第１のコンタクト窓内に露出しないように，前記活性領域と前記素子分離領域の間の境界を覆うように形成されている」のに対し，引用発明の「複数の積層体」（本願補正発明の「複数の導電層」に相当。）それぞれの側壁に形成された，シリコン二酸化膜からなる「主スペーサ３５」と，「フィールド酸化膜領域１」（本願補正発明の「素子分離領域」に相当。）の端部との位置関係について，このような特定はされていない点。
　
（４）相違点についての判断
（４−１）　相違点１について
ア　　周知例１
　原出願の出願前に日本国内で頒布された特開平０５−２１８２１１号公報（以下「周知例１」という。）には，図５及び６とともに次の記載がある。
　
（ア）「【００４５】
セルフアライン・コンタクト孔の略平面図である図５，図５のＸＸ線での製造工程を示す略断面図である図６
【００４６】まず，
Ｐ型のシリコン基板１０１表面に選択的にフィールド酸化膜１０２，ゲート酸化膜１０３が形成される。次に，全面に例えばポリサイド膜からなる導電体膜が形成され，さらにマスク用のシリコン酸化膜，マスク用の酸化アルミニウム膜が形成される。その後，一連のエッチング，イオン注入等が行なわれ，Ｎ型の拡散層１０８ａ，１０８ｂとワード線１２４ａ，１２４ｂ，１２４ｃ，１２４ｄ，１２４ｅ等とが形成される
（後略）」
　
（イ）　図５
　上記（ア）を参酌すると，図５から，
「ワード線１２４ａ，１２４ｂ，１２４ｃ，１２４ｄ」が，「Ｐ型のシリコン基板１０１」上方に略平行に設けられた
　
イ　　判断
　ＤＲＡＭにおいて，複数のワード線を，半導体基板上方に略平行に設けることは，周知例１にみられるように常套手段であるから，引用発明の「シリコン基板３」（本願補正発明の「基板」に相当。）上方に形成されている，「ワード線２１」を構成する「複数の積層体」（本願補正発明の「複数の導電層」に相当。）それぞれを，上記「シリコン基板３」上方に略平行に設けること（相違点１に係る構成とすること）は，当業者が適宜なし得ることである。
　
（４−２）　相違点２について
ア　　本願の出願当初の明細書等の段落【００６８】〜【００７８】には，図３及び図４とともに，次の記載がある。
　
「【００６８】
  [第１の実施の形態]
  図３から図１３を参照して，本発明の第１の実施の形態によるＤＲＡＭに対してコンタクト窓をセルフアラインコンタクト技術を用いて形成する方法について具体的に述べる。
（中略）
【００７３】
　図３（ｂ）に示すように，基板表面を酸化してゲート酸化膜１８を厚さ８ｎｍ形成し，その上に
リンをドープしたシリコン膜１９を５０ｎｍ，タングステンシリサイド（ＷＳｉ）膜２０を５０ｎｍ，シリコン窒化膜２１を８０ｎｍを順次公知のＣＶＤ法（Chemical Vapor Deposition 化学気相成長法）を用いて形成する
【００７４】
　
これらの積層体を公知のフォトリソグラフィ法を用いてＭＯＳトランジスタのゲート電極となるよう所望のパターンにパターニングする。セル部においては，これらの積層体のポリサイド構造はワード線（図１の１２に相当）となる
（中略）
【００７７】
　
図４（ｂ）に示すように，ＣＶＤ法によりシリコン窒化膜を５０〜１５０ｎｍ形成し，それを公知のＲＩＥ（Reactive Ion Etching）法などで異方性エッチングすることにより，ゲート電極の側壁に窒化膜からなるサイドウォールスペーサを形成する
【００７８】
　
このサイドウォール窒化膜はポリサイド電極上の窒化膜２０と一体化して，ゲート電極上面から側面を連続的に覆う窒化膜領域２４を構成する。この工程により，シリコン膜１９とＷＳｉ膜２０からなるポリサイド電極の周囲は窒化膜領域２４で覆われる
　
　本願の出願当初の明細書等の上記の記載によれば，本願補正発明の「前記複数の導電層を個別に覆うように設けられた複数の第１の絶縁膜」には，単一の絶縁膜に限らず，上記「複数の導電層」それぞれの上面に形成された絶縁膜と上記「複数の導電層」それぞれの側面に形成された絶縁膜とにより構成された絶縁膜も含まれる。また，本願補正発明において，上記「第１の絶縁膜」を構成する絶縁材料は特定されていないから，上記「複数の導電層」それぞれの上面に形成された絶縁膜と，上記「複数の導電層」それぞれの側面に形成された絶縁膜とにより構成された絶縁膜とが，同じ絶縁材料で構成されたものに限らず，異なる絶縁材料で構成されたものも含まれる。
　そうすると，本願補正発明の「前記複数の導電層を個別に覆うように設けられた複数の第１の絶縁膜」と，引用発明の「ワード線２１」を構成する「複数の積層体」（本願補正発明の「複数の導電層」に相当。）それぞれを覆う，上記「複数の積層体」それぞれの上に形成された「酸化膜層１６」及び「厚手窒化膜２０」，並びに上記「複数の積層体」それぞれの側壁に形成された，シリコン二酸化膜からなる「主スペーサ３５」との間に，実質的な相違はないから，相違点２は，実質的な相違点ではない。
　
イ　　仮に，相違点２が実質的な相違点であるとした場合，すなわち，本願補正発明の「前記複数の導電層を個別に覆うように設けられた複数の第１の絶縁膜」は，上記「複数の導電層」それぞれの上面に形成された絶縁膜と，上記「複数の導電層」それぞれの側面に形成された絶縁膜とが同じ絶縁材料で構成されているのに対し，引用発明の上記「複数の積層体」それぞれの上に形成された「厚手窒化膜２０」と，上記「複数の積層体」それぞれの側壁に形成された，シリコン二酸化膜からなる「主スペーサ３５」とは，異なる絶縁材料で構成されている点で相違しているとした場合について，更に検討する。
　
（ア）　周知例２
　原査定の拒絶の理由に周知例を示す文献として引用され，原出願の出願前に外国で頒布された刊行物である米国特許第５３３８７００号明細書（以下「周知例２」という。）には，Ｆｉｇ１及びＦｉｇ２とともに次の記載がある。（訳文は当審で作成した。また，下線は当審で付加したもの。以下同じ。）
　
ａ　　Ｆｉｇ１を参照して
・”Referring first to FIG. 1, a semiconductor wafer is indicated generally by reference numeral 10. Wafer 10 has been provided with an array of substantially electrically isolated word lines, such as the illustrated word lines 12, 14 and 16. Such word lines are of a conventional construction having a lowermost gate oxide, a lower polysilicon layer, an overlying silicide layer such as tungsten silicide, and insulating caps and side insulating spacers 18. Such spacers and caps 18 preferably comprise an insulative nitride, such as Si3N4 .”（第３欄第２５行〜第３４行）
（訳文）「図１を参照すると，半導体ウエハ１０が示されている。
図示されたワード線１２，１４，１６のように，半導体ウエハ１０には，電気的に分離された複数のワード線の列（array）が形成されている
これらのワード線は，ゲート酸化膜，ポリシリコン層及びタングステンシリサイドのようなシリサイド層が順次積層され，さらにその上及びその側壁に，それぞれ，絶縁キャップ層及び絶縁スペーサ層１８が形成された慣用の構成を有する。絶縁キャップ層及び絶縁スペーサ層１８は，好ましくはＳi
３
Ｎ
４
のような絶縁性窒化物からなる
　
・”A planarized first layer 28 of an insulating material is provided over the word lines and active area. An example and preferred material is borophosphosilicate glass (BPSG) which is planarized back by chemical mechanical polishing (CMP) to an elevation of from about 2000 Angstroms to about 4000 Angstroms above the word line nitride caps 18 which are positioned adjacent the active areas, as opposed to the word lines over the field oxide. Such provides a planarized upper surface 30 which is elevationally above the word lines. ”（第３欄第５０行〜第５９行）
（訳文）「
表面が平坦化された第１の絶縁層２８が，複数のワード線及び活性領域を被覆して形成される
第１の絶縁層２８は，ホウリンケイ酸ガラス（ＢＰＳＧ）からなり，ワード線のシリコン窒化物からなる絶縁キャップ層１８の上方，約２０００〜約４０００Åの高さまで化学的機械的研磨（ＣＭＰ）により平坦化される
　
ｂ　　Ｆｉｇ２を参照して
”Referring to FIG. 2, a series of first contact openings 32 is provided through first layer 28 to second active regions 24 to provide bit line connections. Such would typically be conducted by photomasking and dry chemical etching of BPSG selective to nitride. ”（第３欄第６０行〜第６４行）
（訳文）「図２を参照すると，
第１の絶縁層２８を貫いて第２活性領域２４に達し，ビット線接続部を形成する，第１のコンタクト開口部３２が形成される
上記第１のコンタクト開口部３２の形成は，典型的には，フォトマスク技術と，窒化膜に対してＢＰＳＧ膜が選択的にエッチングされるドライケミカルエッチングとにより行われる
　
ｃ　　Ｆｉｇ２
　上記ｂの記載を参酌すると，Ｆｉｇ２から，
「第１の絶縁層２８」に，シリコン窒化物からなる「絶縁キャップ層及び絶縁スペーサ層１８」が露出するように「第１のコンタクト開口部３２」が形成された
　
（イ）　周知例３
　原出願の出願前に日本国内で頒布された特開平０６−０３７２７２号公報（以下「周知例３」という。）には，図４〜６とともに次の記載がある。
　
「【００１９】（中略）次にこのような特徴を有するＤＲＡＭの製造方法を図４〜図９を用いて説明する。
（中略）
【００２１】
次いで素子形成領域のＳｉ基板１の表面を露出させた後、厚さ１０ｎｍ程度のゲート酸化膜３を形成し、このゲート酸化膜３上にゲート電極４を形成する
このゲート電極４の下層は、厚さ１００ｎｍ程度のリン等の不純物がドープされた多結晶Ｓｉ層４
１
であり、上層は、厚さ１５０ｎｍ程度のタングステンシリサイド（ＷＳｉ
２
）層４
２
である
【００２２】
次いでこのＷＳｉ
２
層４
２
上に後工程の自己整合工程時によるゲート電極４へのエッチングストッパー層となるＳｉ窒化膜（Ｓｉ
３
Ｎ
４
）からなるゲートギャップ層５を形成
（中略）
【００２４】即ち、まず、
全面に厚さ５０ｎｍ程度のＳｉ
３
Ｎ
４
膜をＣＶＤ法により堆積した後、ＲＩＥ法により全面エッチングを行ないゲート電極４の側壁に幅５０ｎｍ程度の上記Ｓｉ
３
Ｎ
４
膜からなるスペーサー層８を形成する
（中略）
【００２６】次いでエピタキシャルＳｉ層９の表面のみにシリサイド層１０を形成する。
（中略）
【００２７】即ち、まず、全面に層間絶縁膜１１として、例えば、ＢＰＳＧ膜をＣＶＤ法で約６００ｎｍ堆積した後、化学的・機械的に基板全面を研磨するいわゆるケミカルメカニカルポリッシング法を用いてゲート電極４上の層間絶縁膜１１の膜厚が約２００ｎｍ程度になるように平坦化エッチングする。（中略）
【００２８】次いで層間絶縁膜１１上にキャパシタ電極部と低濃度の不純物拡散層７´とのコンタクトを取るためのコンタクトホール用のレジストパターン（不図示）を形成し、これをマスクとして用い、
層間絶縁膜１１を選択的にエッチングしてシリサイド層１０を露出してせコンタクトホールを開口する。この層間絶縁膜１１の選択エッチングは、例えば、ＲＩＥを用いて行ない、そのエッチング条件は、スペーサ層８（Ｓｉ
３
Ｎ
４
膜）に対してＢＰＳＧ膜のエッチング速度が遅い条件にする
【００２９】
このようにすると、層間絶縁膜１１（ＢＰＳＧ膜）はエッチングされるが、ゲート電極４上のゲートギャップ層（Ｓｉ
３
Ｎ
４
）５や、ゲート電極４の側壁のスペーサ層（Ｓｉ
３
Ｎ
４
）８はエッチングされず、後工程で形成するキャパシタ電極部とゲート電極４とのショートを防ぐことができる。即ち、新らたなエッチングストッパー層が不要になり、複雑な工程を用いなくても、自己整合的にコンタクトホールを開孔できる
　
（ウ）　判断
　ＭＯＳトランジスタのゲート電極，又はＤＲＡＭのワード線を構成する導電層の上面に絶縁層を形成するとともに，上記導電層の側面に絶縁層からなるスペーサを形成し，上記絶縁層と上記スペーサとを同じ材料で構成し，上記ゲート電極又は上記ワード線を被覆して形成される層間絶縁膜をエッチングする際，上記絶縁層及び上記スペーサと上記層間絶縁膜とのエッチング選択比の違いを利用し，上記導電膜を上記絶縁層及び上記スペーサで保護して開口部を形成することは，周知例２及び３にみられるように，当該技術分野では周知の技術であるから，引用発明において，「アンドープド酸化膜層４０」に「開口８１」（本願補正発明の「第１のコンタクト窓」に相当。）を形成する際に，「厚手窒化膜２０」と「主スペーサ３５」とを同じ材料で構成し，引用発明の上記「複数の積層体」それぞれを保護することは，上記周知の技術を適用することにより，当業者が容易に想到し得たものである。
　そうすると，仮に，相違点２が実質的な相違点であるとしても，引用発明において，相違点２に係る構成とすることは，周知例２及び３にみられるような周知の技術を適用することにより，当業者が容易に想到し得たものである。
　
ウ　　以上から，相違点２は，実質的な相違点ではなく，仮に，そうでないとしても，引用発明において，相違点２に係る構成とすることは，周知例２及び３にみられるような周知の技術を適用することにより，当業者が容易に想到し得たものである。
　
（４−３）　相違点３について
　相違点３の（ア）及び（イ）についてまとめて判断する。
ア　　引用例２
　原査定の拒絶の理由に引用され，原出願の出願前に日本国内で頒布された特開平０６−１４０３９１号公報（以下「引用例２」という。）には，図１〜４とともに次の記載がある。
　
（ア）　半導体装置の構成
「【００５８】図１を参照して，この半導体装置は，図２２に示した従来の半導体装置と同様に，
シリコンからなる半導体基板１上の表面に，分離酸化膜２が形成され
【００５９】このＭＯＳＦＥＴは，不純物拡散層６，ゲート酸化膜３および多結晶シリコン膜４から構成されている。
ゲートをなす多結晶シリコン膜４の表面上には，図２２に示す従来例ではシリコン酸化膜５が形成されていたが，この実施例ではシリコン窒化膜５０が形成されている
【００６０】
このようにＭＯＳＦＥＴが形成された半導体基板１の表面全面に，シリコン酸化膜８が，シリコン窒化膜５０の表面が露出するように形成されている
このシリコン酸化膜８とシリコン酸化膜３９とで構成される第１の層間絶縁膜の表面は，極めて平坦性が高い
　
（イ）　半導体装置の製造方法
「【００６７】図２を参照して，シリコンからなる半導体基板１の表面に，局所酸化法によって，膜厚３００〜８００ｎｍ程度の分離酸化膜２が形成される。半導体基板１の分離酸化膜２から露出した部分には，熱酸化法によって膜厚５〜３０ｎｍのゲート酸化膜が形成される。次に，
半導体基板１の表面上に，リンや砒素を含んだ多結晶シリコン膜４およびシリコン窒化膜５０が，気相成長法によって堆積される。これらのゲート酸化膜３，多結晶シリコン膜４およびシリコン窒化膜５０は，フォトリソグラフィー法とＲＩＥ法によってパターニングされる
【００６８】図３を参照して，
半導体基板１の表面上に形成されたＭＯＳＦＥＴ等の素子を覆うように
Ｐ
２
 Ｏ
５
 を重量換算で７％程度含むシリコン酸化膜８が，１００ｎｍ程度堆積される
【００６９】図４を参照して，
堆積されたシリコン酸化膜８の表面に対して，コロイダルシリカ等の研磨剤を含む研磨液を流しながら，約５分程度，機械的な研磨が施される。シリコン窒化膜５０の一部が露出されるまで研磨され，堆積されたシリコン酸化膜８の表面は平坦化される。このとき，研磨面がシリコン窒化膜５０に達すると，研磨速度が急激に低下するため，研磨量の制御を容易に行なうことができる
　
（ウ）　図１及び図４
　上記（ア）及び（イ）の記載を参酌すると，
ＭＯＳＦＥＴが形成された「半導体基板１」の表面全面に，「分離酸化膜２」上に形成された「多結晶シリコン膜４」上の「シリコン窒化膜５０」の表面が露出するように，「シリコン酸化膜８」が形成された
　
イ　　判断
　引用例２には，「半導体基板１」の表面に，ＭＯＳＦＥＴのゲート電極を構成する，不純物を含む「多結晶シリコン膜４」を形成するとともに，上記「多結晶シリコン膜４」の上面に「シリコン窒化膜５０」を形成し，「半導体基板１」の表面上に形成されたＭＯＳＦＥＴ等の素子を覆うように「シリコン酸化膜８」を堆積した後，上記「シリコン酸化膜８」の表面を上記「シリコン窒化膜５０」の一部が露出されるまで研磨することにより，上記「シリコン酸化膜８」の表面を平坦化すること，及び上記の方法によって，ＭＯＳＦＥＴが形成された上記「半導体基板１」の表面全面に，「分離酸化膜２」上に形成された上記「多結晶シリコン膜４」上の上記「シリコン窒化膜５０」の表面が露出するように，極めて平坦性の高い上記「シリコン酸化膜８」が形成された半導体装置が製造されることが記載されている。
　そして，引用発明において，「ワード線２１」を構成する「複数の積層体」（本願補正発明の「複数の導電層」に相当。）それぞれの上に「厚手窒化膜２０」が形成されており，また，上記「複数の積層体」間を埋め込む「アンドープド酸化膜４０」は平坦化されているから，上記「アンドープド酸化膜４０」を平坦化する際に，上記「アンドープド酸化膜４０」の表面を上記「厚手窒化膜２０」の一部が露出されるまで研磨し，それによって，「フィールド酸化膜領域１」（本願補正発明の「素子分離領域」に相当。）上に形成された上記「積層体」上の上記「厚手窒化膜２０」の表面が露出するように，極めて平坦性の高い上記「アンドープド酸化膜４０」を形成することは，引用例２に記載された発明に接した当業者であれば，容易に想到し得たものであり，それによって，上記「アンドープド酸化膜４０」は，上記「フィールド酸化膜領域１」上に形成された上記「積層体」上の上記「厚手窒化膜２０」の上面と同一平面を構成する上面部を有すること（相違点３に係る構成を有すること）は，明らかである。
　そうすると，引用発明において，相違点３に係る構成とすることは，引用例２に記載された発明を適用することにより，当業者が容易に想到し得たものである。
　
（４−４）　相違点４について
　上記（４−２）で検討したとおり，本願補正発明の「第１の絶縁膜」と引用発明の「厚手窒化膜２０」との間に実質的な相違はなく，仮にそうでないとしても，引用発明に周知例２及び３にみられるような周知の技術を適用することにより，当業者が容易に想到し得たものであり，また，本願補正発明の「第２の絶縁膜」と引用発明の「アンドープド酸化膜層４０」との相違点は，上記（４−３）で検討したとおり，引用発明に引用例２に記載された発明を適用することにより，当業者が容易に想到し得たものである。
　そうすると，引用発明において，相違点４に係る構成とすることは，引用例２に記載された発明に基づいて，又は周知例２及び３にみられるような周知の技術，並びに引用例２に記載された発明に基づいて，当業者が容易に想到し得たものである。
　
（４−５）　相違点５について
ア　　周知例４
　原出願の出願前に日本国内で頒布された特開平０７−１４７３３０号公報（以下「周知例４」という。）には，図１とともに次の記載がある。
　
（ア）「【０００５】ドイツ特許公報第３，９１０，０３３  Ａｌ号に開示されている，セルフアラインコンタクトを利用した半導体装置の製造方法を図１〜図３を参照して説明する。
図１を参照すれば，フィールド酸化膜２の形成された半導体基板１上にゲート酸化膜を形成し，前記ゲート酸化膜上に多結晶シリコンおよび絶縁物質を順に沈積する。次に，リソグラフィ工程で前記絶縁物質層と多結晶シリコンをパタニングして絶縁層４によりキャッピングされるゲート電極３を形成する。次いで，前記ゲート電極３の形成された結果物上に酸化物を沈積してこれを異方性蝕刻することにより，前記ゲート電極３および絶縁層４の側壁にスペーサ５を形成する
前記スペーサ５を形成するための異方性蝕刻工程の際，基板１の表面のゲート酸化膜がともに蝕刻され前記スペーサ５によりセルフアラインされるコンタクトが形成される
　
（イ）　図１
　上記（ア）の記載を参酌すると，図１から，
「フィールド酸化膜２」上に形成された「ゲート電極３」の側壁に形成された「スペーサ５」が，上記「フィールド酸化膜２」の端部を覆い，上記端部が「アクティブ領域２０」と「パッド電極２２」とのコンタクト内に露出しないよう形成されている
　
イ　　周知例５
　原出願の出願前に日本国内で頒布された特開平０４−１４５６６０号公報（以下「周知例５」という。）には，第２図とともに次の記載がある。
　
（ア）「第２図は本発明の第２の実施例を説明するための縦断面図である。本実施例では，第１のスタックト型メモリセルの蓄積容量上に，プレート電極を挟んで，第１のスタックト型メモリセルに隣接する第２のスタックト型メモリセルの半分，および第１のスタックト型メモリセルに隣接する第３のスタックト型メモリセルの半分が形成されている。
　表面に選択酸化により設けられたフィールド酸化膜２０２を有するＰ型シリコン基板２０１上に，ゲート酸化膜２０４ａ，２０４ｂ，２０４ｃ，２０４ｄあるいはフィールド酸化膜２０２を介してワード線２０５ａ，２０５ｂ，２０５ｅ，２０５ｆ，あるいは２０５ｃ，２０５ｄが形成され，ワード線２０５ａ，２０５ｂ，２０５ｃ，２０５ｄ，２０５ｅ，２０５ｆはシリコン酸化膜２０６ａ，２０６ｂ，２０６ｃ，２０６ｄ，２０６ｅ，２０６ｆにより覆われれいる。（審決注．「覆われれいる」は「覆われている」の誤記である。）
　Ｎ型拡散層２０３ｂ，２０３ｅはビット線２１１の接続端子となり，フィールド酸化膜２０２，シリコン酸化膜２０６ａ，２０６ｂ，２０６ｃ，２０６ｄ，２０６ｅ，２０６ｆ上に層間絶縁膜２１０を介してビット線２１１が設けられている。
　Ｎ型拡散層２０３ｃ，２０３ｆ，および２０３ａ，２０３ｄは第１の容量蓄積電極２０７ａ，２０７ｂ，および第２の容量蓄積電極２１７ａ，２１７ｂの接続端子となる。」（第３頁右上欄第３行〜左下欄第５行）
　
（イ）　第２図
　上記（ア）の記載を参酌すると，第２図から，
「フィールド酸化膜２０２」上に形成された「ワード線２０５ｃ」を覆う「シリコン酸化膜２０６ｃ」が，上記「フィールド酸化膜２０２」の端部を覆い，上記端部が，「Ｎ型拡散層２０３ｃ」と「第１の容量蓄積電極２０７ａ」との接続部内に露出しないよう形成されている
　
ウ　　判断
　半導体基板に形成された活性領域及び素子分離領域上に，ＭＯＳトランジスタのゲート電極，又はＤＲＡＭのワード線を構成する導電層及び上記導電層を覆う絶縁膜が形成され，上記活性領域上に形成された上記導電層と，隣接する上記素子分離領域上に形成された上記導電層の間に上記半導体基板と導電性部材との接続部が形成されている半導体装置において，上記絶縁膜を，上記素子分離領域の端部を覆い，上記端部が上記接続部内に露出しないように形成することは，周知例４及び５にみられるように周知の技術である。
　そうすると，「予定活性区域２」（本願補正発明の「活性領域」に相当。）上に形成された「複数の積層体」（本願補正発明の「複数の導電層」に相当。）のひとつと，隣接する「フィールド酸化膜領域１」（本願補正発明の「素子分離領域」に相当。）上に形成された上記「複数の積層体」のひとつとの間に「開口８１」（本願補正発明の「第１のコンタクト窓」に相当。）が形成された引用発明において，上記隣接する「フィールド酸化膜領域１」上に形成された上記「積層体」の側壁に形成された「主スペーサ３５」が，上記「フィールド酸化膜領域１」の端部を覆い，上記端部が上記「開口８１」内に露出しないように形成されること，換言すれば，上記「主スペーサ３５」が，上記「フィールド酸化膜領域１」の端部において，上記端部が上記「開口８１」内に露出しないように，上記「予定活性区域２」と上記「フィールド酸化膜領域１」の間の境界を覆うように形成されること（相違点５に係る構成とすること）は，当業者が適宜なし得ることである。
　そして，上記「主スペーサ３５」が，上記「フィールド酸化膜領域１」の端部を覆うことにより，上記「開口８１」の形成時に，上記「フィールド酸化膜領域１」がエッチングによりダメージを受けることを防止できるという作用効果を奏することは，当業者には自明な事項である。
　以上から，引用発明において，相違点５に係る構成とすることは，当業者が適宜なし得ることである。
　
（４−６）　まとめ
　以上のとおり，引用発明において，相違点１に係る構成とすることは，当業者が適宜なし得ることであり，相違点２は，実質的な相違点ではなく，仮に，そうでないとしても，引用発明において，相違点２に係る構成とすることは，周知例２及び３にみられるような周知の技術を適用することにより，当業者が容易に想到し得たものであり，また，引用発明において，相違点３に係る構成とすることは，引用例２に記載された発明を適用することにより，当業者が容易に想到し得たものである。
　さらに，引用発明において，相違点４に係る構成とすることは，引用例２に記載された発明に基づいて，又は周知例２及び３にみられるような周知の技術，並びに引用例２に記載された発明に基づいて，当業者が容易に想到し得たものであり，また，引用発明において，相違点５に係る構成とすることは，当業者が適宜なし得ることである。
　したがって，本願補正発明は，引用例１に記載された発明（引用発明），引用例２に記載された発明，周知例１にみられるような常套手段，周知例２及び３にみられるような周知技術，並びに周知例４及び５にみられるような周知技術に基づいて，当業者が容易に発明をすることができたものであり，特許法第２９条第２項の規定により，特許出願の際独立して特許を受けることができないものである。
　よって，本件補正は，特許法第１７条の２第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項をいう。以下同じ。）において準用する同法第１２６条第５項の規定に適合しないので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　
４　むすび
　以上検討したとおり，本件補正は，特許法第１７条の２第４項第２号に掲げる，特許請求の範囲の限定的減縮を目的とするものであるが，特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないから，本件補正は，特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３　本願発明の容易想到性について
　
１　本願発明について
　平成２１年９月１５日に提出された手続補正書による手続補正は上記のとおり却下されたので，本願の請求項１〜１８に係る発明は，平成２１年３月９日に提出された手続補正書に記載されたとおりのものであり，その請求項１の記載は，再掲すると，次のとおりである。（以下，本願の請求項１に係る発明を「本願発明」という。）
　
「【請求項１】
　基板上方に略平行に設けられた複数の導電層と，
　前記複数の導電層を個別に覆うように設けられた複数の第１の絶縁膜と，
　前記複数の導電層間を埋め込み，前記複数の第１の絶縁膜の少なくとも一部の上面と同一平面を構成する上面部を有する第２の絶縁膜と，
　前記第２の絶縁膜に設けられ，前記複数の第１の絶縁膜の一部を露出するように形成された第１のコンタクト窓と，
　前記第１のコンタクト窓を埋め込む第１の導電性部材と，
を有することを特徴とする半導体装置。」
　
２　引用発明
　引用発明は，前記第２，４，（２），（２−５）で認定したとおりである。
　
３　本願発明の容易想到性について
（１）　対比
　前記第２，１及び２から明らかなように，本願発明は，本願補正発明から，平成２１年９月１５日に提出された手続補正書による手続補正の補正事項２で付加した発明特定事項（本願補正発明と引用発明との相違点３の（イ）及び相違点５に相当する。）を取り除いたものであるので，本願発明と引用発明とは，下記の点で相違し，その余の点で一致する。
　
＜　相違点　＞
・　相違点１
　本願発明の「複数の導電層」は「基板上方に略平行に設けられた」ものであるのに対し，引用発明の「ワード線２１」を構成する，「導電的にドーピングした第１ポリシリコン層１０と金属シリサイド層（ＷＳｉｘ ）１５とからなる複数の積層体（複数の積層体）」（本願発明の「複数の導電層」に相当。）については，このような特定はされていない点。
　
・　相違点２
　本願発明は，「導電層」を「第１の絶縁膜」で覆うのに対し，引用発明は，「ワード線２１」を構成する「複数の積層体」（本願発明の「複数の導電層」に相当。）それぞれを，上記「複数の積層体」それぞれの上に形成された「酸化膜層１６」及び「厚手窒化膜２０」と，上記「複数の積層体」それぞれの側壁に形成された，シリコン二酸化膜からなる「主スペーサ３５」で覆う点。
　
・　相違点３
　本願発明の「第２の絶縁膜」は，「前記複数の第１の絶縁膜の少なくとも一部の上面と同一平面を構成する上面部を有する」のに対し，引用発明の「アンドープド酸化膜４０」の上面部と，「ワード線２１」を構成する「複数の積層体」（本願発明の「複数の導電層」に相当。）それぞれの上に形成された「厚手窒化膜２０」の上面との位置関係について，このような特定はされていない点。
　
・　相違点４
　上記相違点２及び上記相違点３により，本願発明は「前記第２の絶縁膜に設けられ，前記複数の第１の絶縁膜の一部を露出するように形成された第１のコンタクト窓」であるのに対し，引用発明の「上記アンドープド酸化膜層４０に，上記厚手窒化膜２０の一部が露出するように開口８１（本願発明の「第１のコンタクト窓」に相当。）が形成されて」いる点。
　
（２）　相違点についての判断
（２−１）　相違点１について
　前記第２，４（４），（４−１）で検討したとおり，引用発明において，相違点１に係る構成とすることは，当業者が適宜なし得ることである。
　
（２−２）  相違点２について
　前記第２，４（４），（４−２）で検討したとおり，相違点２は，実質的な相違点ではなく，仮に，そうでないとしても，引用発明において，相違点２に係る構成とすることは，周知例２及び３にみられるような周知の技術を適用することにより，当業者が容易に想到し得たものである。
　
（２−３）　相違点３について
　前記第２，４（４），（４−３）で検討したとおり，引用発明において，相違点３に係る構成とすることは，引用例２に記載された発明を適用することにより，当業者が容易に想到し得たものである。
　
（２−４）　相違点４について
　前記第２，４（４），（４−４）で検討したとおり，引用発明において，相違点４に係る構成とすることは，引用例２に記載された発明に基づいて，又は周知例２及び３にみられるような周知の技術，並びに引用例２に記載された発明に基づいて，当業者が容易に想到し得たものである。
　
（２−５）　まとめ
　以上のとおり，本願発明は，引用例１に記載された発明（引用発明），引用例２に記載された発明，周知例１にみられるような常套手段，並びに周知例２及び３にみられるような周知技術に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許を受けることができない。
　
　
第４　結言
　
　以上検討したとおり，本願の請求項１に係る発明は，特許法第２９条第２項の規定により特許を受けることができないから，その余の請求項について検討するまでもなく，本願は拒絶されるべきものである。
　
　よって，結論のとおり審決する。