【事件の表示】
　特願２００２−　９４６６５「薄膜トランジスタ」拒絶査定不服審判事件〔平成１５年１０月１７日出願公開、特開２００３−２９８０５９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成１４年３月２９日の出願であって，平成２０年８月２９日付けで拒絶理由が通知され，平成２０年１０月３０日に手続補正がされたが，平成２０年１２月２５日付けで拒絶査定がされ，これに対して平成２１年２月２日に審判請求がされるとともに，同日付けで手続補正がされたものである。
　
第２　平成２１年２月２日付けの手続補正（以下「本件補正」という。）についての補正却下の決定
　
［補正却下の決定の結論］
　平成２１年２月２日付けの手続補正を却下する。
　
［理由］
１．　本件補正の内容
　本件補正は，特許請求の範囲，発明の詳細な説明の欄及び図面の簡単な説明の欄を補正するものであって，このうち特許請求の範囲についての補正は以下のとおりのものである。
・補正事項
　補正前の請求項１の「前記チャネル領域のチャネル幅方向の前記多結晶又は非晶質半導体層の端部の前記テーパ部のテーパ角を６０度以上８０度以下にしてしきい値電圧の変化を小さくした」を，補正後の請求項１の「前記チャネル領域のチャネル幅方向の前記多結晶又は非晶質半導体層の端部の前記テーパ部のテーパ角を６０度以上８０度以下にして，しきい値電圧の変化を前記テーパ角が４５度以下のしきい値電圧の変化より小さくしたこと」と補正すること。
　
２．　補正の目的の適否及び新規事項の追加の有無についての検討
　上記補正事項は，補正前の「しきい値電圧の変化を小さくした」ことについて，補正後の「しきい値電圧の変化を前記テーパ角が４５度以下のしきい値電圧の変化より小さくした」とするものであるから，本件補正は，平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　そして，「しきい値電圧の変化を前記テーパ角が４５度以下のしきい値電圧の変化より小さくした」ことは，本願の願書に最初に添付した明細書又は図面（以下「当初明細書等」という。）の段落【００１０】及び図６に示されているから，上記補正事項は，当初明細書等に記載した事項の範囲内においてなされたものであり，平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項に規定する要件を満たすものである。
　
　上記のとおり，特許請求の範囲の減縮を目的とするものを含むから，本件補正は，以下，本件補正後の特許請求の範囲に記載された発明が，特許出願の際独立して特許を受けることができるものか（平成１８年法律第５５号改正附則３条１項によりなお従前の例によるとされる同法による改正前の特許法１７条の２第５項において準用する同法１２６条５項に規定する独立特許要件を満たすか）どうかを，請求項１に係る発明（以下「本願補正発明」という。）について検討する。
　
３．　独立特許要件についての検討
（１）本願補正発明
　本件補正後の請求項１に係る発明は，本件補正後の特許請求の範囲の請求項１に記載された事項により特定される，以下のとおりものである。
「【請求項１】
　基板上に設けられエッチングにより形成されたテーパ部を有する多結晶又は非晶質半導体層と，
　前記多結晶又は非晶質半導体層の両側に設けられた一方がソース領域および他方がドレイン領域と，
　前記ソース領域およびドレイン領域間に設けられたチャネル幅が１μｍ以下のチャネル領域と，
　前記チャネル領域上にゲート絶縁膜を介して設けられたゲート電極と，
　前記チャネル領域のチャネル幅方向の前記多結晶又は非晶質半導体層の端部の前記テーパ部のテーパ角を６０度以上８０度以下にして，しきい値電圧の変化を前記テーパ角が４５度以下のしきい値電圧の変化より小さくしたことを特徴とする薄膜トランジスタ。」
　
（２）刊行物に記載された発明
・特開２００１−２２３３６６号公報
　原査定の拒絶の理由に引用され，本願出願前に日本国内において頒布された刊行物である特開２００１−２２３３６６号公報（以下「引用例１」という。）には，図１〜図３及び図１１〜１４とともに，以下の記載がある。（下線は当審において付加。以下同様。）
　
ア　（段落【０００２】）
「【０００２】
【従来の技術】液晶表示装置などの電気光学装置は，アクティブマトリクス基板と対向基板の間に電気光学物質を挟持して構成されている。このアクティブマトリクス基板の平面図は例えば図１１に示すようになっていて，画素信号を制御したり駆動回路を構成するスイッチング素子である
薄膜トランジスタ（以下，ＴＦＴという。）を通常備えている
　
イ　（段落【０００４】）
「【０００４】このアクティブマトリクス基板１５０を備えた液晶表示装置の断面構造は，図１２に示すようになっている。」
　
ウ　（段落【０００６】）
「【０００６】そして，アクティブマトリクス基板１５０において，透明導電性薄膜から成る画素電極１０１に隣接する位置にＴＦＴ１０２が設けられ，ＴＦＴ１０２を構成する半導体層１０９，及び基板１０７の上にはゲート絶縁膜となる絶縁薄膜１１３が形成されている。そして，この絶縁薄膜１１３を介して半導体層１０９の上に走査線（片状部）１０４ａが配設されている。」
　
エ　（段落【００１０】〜【００１５】）
「【００１０】ところで，図１２と直交する方向（図１１のＹ−Ｙ’線に沿う方向）における，ＴＦＴ１０２のチャネル領域１１１近傍での断面構造は図１３のようになっている。
【００１１】この図において，
半導体層１０９の短辺方向における断面は下方に向かってわずかに広がる台形状（ほぼ矩形状）をなし，この半導体層１０９の上に絶縁薄膜１１３が形成されている。そして，ゲート電極となる片状部１０４ａは，絶縁薄膜１１３の側端面１１３ａ及び上面１１３ｂを覆い，さらに半導体層１０９の短辺方向に延設されている
【００１２】
【発明が解決しようとする課題】しかしながら，上記した構造のＴＦＴの場合，走査線（ゲート電極）の断線不良が顕著に生じて製造歩留りが低下するという問題がある。この原因としては，以下のことが考えられる。すなわち，このＴＦＴにおいては，半導体層１０９の断面が矩形に近い台形状になっているため，その上に形成される絶縁薄膜１１３の側端面１１３ａはほぼ垂直に切り立ち，基板１０７と絶縁薄膜１１３との間に急峻な段差が生じている。従って，この絶縁薄膜の上に走査線（片状部）１０４ａを成膜する際，上記段差部には膜材料が充分に堆積せず，その結果として走査線の膜厚が薄くなったり，膜にクラックが生じ易くなる。
【００１３】このようなことから，図１４に示すように，半導体層の断面が上方に向かって狭くなるテーパ状とした改良技術が提案されている。この技術では，半導体層２０９の断面を上述の如くテーパ状にしているため，その上に形成される絶縁薄膜２１３の側端面２１３ａと基板１０７の表面とのなす角φは大きくなり，当該基板と絶縁薄膜との間の段差は埋められる（緩和される）。従って，この部分にも成膜材料が充分に堆積するようになるので，上記断線不良が低減される。
【００１４】ところが，この技術の場合，次のような問題がある。つまり，
半導体層２０９の断面がテーパ状であるために，その端縁部２０９ｅの膜厚は薄くなり，この部分に電流が流れ易くなる。そのため，このＴＦＴにしきい値電圧以下の電圧を印加した場合でもドレイン電流が流れるようになり（寄生トランジスタ），ＴＦＴの電圧−電流特性が劣化する
【００１５】
本発明は，ＴＦＴを配設したアクティブマトリクス基板における上記した問題を解決し，走査線の断線不良を低減しつつ，寄生トランジスタを防止したアクティブマトリクス基板及びその製造方法，並びに電気光学装置の提供を目的とする
　
オ　（段落【００１６】〜【００１８】）
「【００１６】
【課題を解決するための手段】上記した目的を達成するために，本発明のアクティブマトリクス基板は，共通基板上に薄膜トランジスタを配設してなり，前記薄膜トランジスタは，前記共通基板上に形成された所定パターンの下地絶縁層と，該下地絶縁層の上に形成された半導体層と，前記下地絶縁層及び前記半導体層の上にゲート絶縁層を介して形成されたゲート電極とを備え，少なくとも前記ゲート電極で覆われた部分において，前記下地絶縁層の側端面と前記共通基板の表面とのなす角をθ１とし，
前記半導体層の側端面と該半導体層の底面とのなす角をγとしたとき，１３５°＜θ
１
＜１８０°，４５°＜γ≦９０°になっていることを特徴とする。このような構成によれば，半導体層の断面を極端なテーパ状にする必要がなく，一方でその下層に位置する下地絶縁層の断面をテーパ状にして共通基板と下地絶縁層との間の段差を緩和させることができる。つまり，半導体層においては寄生トランジスタを防止し，下地絶縁層においては段差部分での成膜不足に起因する走査線（ゲート電極）の断線不良を防止することができる
【００１７】また，本発明においては，前記下地絶縁層の側端面と前記半導体層の側端面とのなす角をθ2としたとき，１３５°＜θ2＜１８０°であることが好ましい。このようにすると，下地絶縁層の側端面と前記半導体層の側端面との段差部を充分に緩和することができ，走査線の断線不良をより一層防止することができる。
【００１８】そして，
前記γは６０°以上であることが好ましい
　
カ　（段落【００２２】〜【００２４】）
「【００２２】図１において，このアクティブマトリクス基板１５における共通基板上には，インジウム錫酸化膜（Indium Tin Oxide, 以下，ＩＴＯと略記する）等の透明導電性薄膜からなる複数の画素電極１がマトリクス状に設けられており，画素電極１の縦方向の辺に沿ってデータ線３が設けられ，横方向の辺に沿って走査線４および容量線６が設けられている。容量線６は，画素電極と対向電極との間で一定期間保持された画像信号がリークするのを防ぐものであり，画素電極と対向電極との間に形成される液晶容量と並列な蓄積容量をなしている。なお，容量線６を設ける代わりに，例えば画素電極１と前段の走査線４との間で容量を形成しても良い。
【００２３】
データ線３は，コンタクトホール８を介して，例えばポリシリコン膜からなる半導体層９のソース領域に電気的に接続されており
画素電極１は，コンタクトホール１０を介して半導体層９のドレイン領域に電気的に接続されている
半導体層９のチャネル領域１１（図中右下がりの斜線の領域）に対向するように走査線４が配置されている
【００２４】そして，
半導体層９，データ線３，走査線４，及び後述するゲート絶縁層（１３）等により，各画素電極１をスイッチング制御するＴＦＴ２（スイッチング素子）が構成されている
　
キ　（段落【００２５】〜【００２９】）
「【００２５】このアクティブマトリクス基板１５の（図１のＡ−Ａ’線に沿う）断面構造は，図２に示すようになっている。なお，この図では，アクティブマトリクス基板１５に対向基板５０が対向配置され，全体として電気光学装置を構成しているが，電気光学装置自体の説明については後述する。
【００２６】図２において，アクティブマトリクス基板１５における共通基板７は例えば石英基板からなり，この上に画素電極１が設けられ，各画素電極１に隣接する位置にＴＦＴ２が設けられている。なお，この実施形態においては，共通基板７の表面全体に，例えばシリコン窒化膜（ＳｉＮ）から成るエッチング停止層３２が形成され，当該エッチング停止層３２の上に画素電極１，ＴＦＴ２等が配設されているが，エッチング停止層３２を設けずに，共通基板７上に画素電極１，ＴＦＴ２等が配設されていてもよい。このエッチング停止層３２の機能については後述する。
【００２７】アクティブマトリクス基板１５上に配設されるＴＦＴ２は以下のような構造を有している。まず，エッチング停止層３２の上には，半導体層９と略同一パターンの下地絶縁層３０が形成され，この
下地絶縁層３０の上に半導体層９が形成されている。そして，半導体層９と下地絶縁層３０を覆ってゲート絶縁層１３が形成され，ゲート絶縁層１３の上には半導体層９と対向して走査線４（ゲート電極４ａ）が形成されている。ゲート電極４ａは，図中紙面に垂直な方向に延設されて走査線４に接続している。なお，以下の説明では便宜上，走査線４のうち半導体層９の上を覆っている部分をゲート電極４ａと称することとする。そして，半導体層９の一端には，ソース電極となるデータ線３が接続されている。上記した下地絶縁層３０としては，例えばシリコン酸化膜（ＳｉＯ
2
）を用いることができ，半導体層９としては，例えばポリシリコンを用いることができる
【００２８】
　・・・
【００２９】そして，上記したＴＦＴ２の上，より詳しくは，走査線４（ゲート電極４ａ）上，ゲート絶縁層１３上を含むエッチング停止層３２の上には第１層間絶縁膜１８が形成され，この第１層間絶縁膜１８を貫通してコンタクトホール８が形成されている。そして，この
コンタクトホール８を介して，半導体層９のソース領域１６にデータ線３が電気的に接続されている
コンタクトホール１０を介して，半導体層９のドレイン領域１７が画素電極１に電気的に接続されている
半導体層９のうち，ゲート電極４ａとの対向部分はチャネル領域１１をなし，コンタクトホール８，１０の下層部分はそれぞれソース領域１６，ドレイン領域１７をなしている
　
ク　（段落【００３３】〜【００４０】）
「【００３３】次に，アクティブマトリクス基板１５における，ＴＦＴ２のチャネル領域近傍での（図１のＢ−Ｂ’線に沿う）断面構造について，図３を参照して説明する。本発明においては，かかるＴＦＴ２の断面構造に特徴がある。
【００３４】図３において，共通基板７上にエッチング停止層３２を介して，下地絶縁層３０及び半導体層９が形成され（チャネル領域の幅約２μｍ），さらに，
半導体層９と下地絶縁層３０の上には，ゲート絶縁層１３を介してゲート電極４ａが 形成されている。そして，下地絶縁層３０の断面は上方に向かって狭くなるテーパ状に形成され，一方で半導体層９の断面は上方に向かってわずかに狭くなるテーパ状（ほぼ矩形状）に形成されている。そして，このような断面を有する下地絶縁層３０の側端面３０ａ，半導体層９の側端面９ａ及びその上面９ｂを覆ってゲート電極４ａが形成されている
【００３５】なお，本発明における「側端面」とは，上記したようにゲート電極４ａで覆われた部分における下地絶縁層３０及び半導体層９の端面部分をいう。従って，ゲート電極４ａで覆われていない領域における端面部分（例えば，図中，紙面に垂直な方向における端面部分）は，どのような形状になっていても構わない。但し，後述する製造プロセスを考慮すると，下地絶縁層３０と半導体層９におけるすべての端面部分が，上記側端面と同様なテーパ形状になっている方が都合が良い。
【００３６】
本発明においては，半導体層９と下地絶縁層３０の断面を上記した形状とする際に，下地絶縁層３０の側端面３０ａと共通基板７の表面とのなす角をθ
１
とし，半導体層９の側端面９ａと半導体層の底面９ｃとのなす角をγとしたとき，１３５°＜θ
１
＜１８０°，４５°＜γ≦９０°になっているようにすることが必要である
【００３７】まず，θ１を上述の範囲に設定した場合，以下のようにして走査線の断線不良が低減される。まず，θ１は１３５°より大きい鈍角になっているため，共通基板７と下地絶縁層３０との間の段差は有効に埋められる（緩和される）ことになる。従って，ゲート電極４ａを成膜する際に，この段差部にも充分に膜材料を堆積させることができるので，ゲート電極の断線不良を低減させることができる。
【００３８】そして，かかる断面形状の下地絶縁層３０の作用によって共通基板７と下地絶縁層３０との間の段差を緩和することができるので，当該下地絶縁層３０の上の半導体層９の断面については極端なテーパ状とする必要はない。つまり，γを４５°より大きな角度（但し，９０°以下）とすることができ，半導体層９における寄生トランジスタを防止することができる。なお，
寄生トランジスタを有効に防止するためには，γを６０°〜９０°の間の角度にすることが好ましい
【００３９】なお，下地絶縁層３０と半導体層９との間にも段差が生じるが，この段差は，下地絶縁層３０の側端面３０ａと半導体層９の側端面９ａとのなす角θ2で表される。ここで，
　　θ2＝３６０−（θ１＋γ）　　　…（１）
で表され，又，θ１＜１８０°，γ≦９０°の関係があるために，θ2は９０°より大きな角度（鈍角）となる。従って，この部分の段差も上記と同様にして緩和されることになり，走査線の断線不良をさらに効果的に抑制することができる。特に，θ2を好ましくは１３５°＜θ2＜１８０°とすると上記段差を緩和する効果が一層大きくなる。
このような例としては，θ
１
＝θ
2
＝１４０°，γ＝８０°とした場合が挙げられる
【００４０】以上のように，本発明は，共通基板と半導体層の間に形成された下地絶縁層により共通基板と半導体層との間の段差部を緩和することが特徴であり，走査線の断線不良の低減と寄生トランジスタの発生の防止を同時に達成することができる。」
　
ケ　（段落【００４２】〜【００４４】）
「【００４２】次に，このアクティブマトリクス基板１５の製造方法について，図４〜図６を参照して説明する。なお，図４〜図６は，各工程におけるアクティブマトリクス基板１５の各層を，図２と同様に図１のＡ−Ａ’断面に対応させて示す工程図である。
【００４３】まず，図４（１）に示すように，石英基板やガラス基板などの絶縁性を備えた共通基板７の表面に，シリコン窒化膜からなるエッチング停止層３２，下地絶縁層３０となるシリコン酸化膜（下地絶縁層形成用膜）３３０をこの順で形成する。なお，エッチング停止層３２を形成する前に，共通基板７上に例えばシリコン酸化膜等から成る下地保護膜を予め形成しておいてもよい。次に，下地絶縁層形成用膜３３０の上に，プラズマＣＶＤ法などを用い，
後述する半導体層の前駆体となるアモルファスシリコン膜を形成した後，レーザアニール法または急速加熱法により結晶粒を成長させてポリシリコン膜（半導体層形成用膜）３０９とする
【００４４】次に，図４（２）に示すように，半導体層形成用膜３０９上の所定位置にフォトリソグラフィ法によってレジスト５００をパターニングし，
レジスト５００から下層に向かって半導体層形成用膜３０９をエッチングしてＴＦＴ２及び容量線６の形成領域に，島状の半導体層９を形成する
この場合，マスクとなるレジスト５００の直下に位置するポリシリコン膜３０９においては，半導体層９の端面部分がその底面に対して所定の角γとなるよう，ほぼ異方性のエッチングが施される
　
　ここで，上記カ，キの記載とともに図１，２を見ると，ゲート電極４ａと対向するチャネル領域１１を挟んでソース領域１６及びドレイン領域１７が設けられていることが見て取れる。すなわち，ソース領域１６とドレイン領域１７の間にチャネル領域１１が設けられていることが分かる。
　また，上記クには，「
寄生トランジスタを有効に防止するためには，γを６０°〜９０°の間の角度にすることが好ましい
θ
１
＝θ
2
＝１４０°，γ＝８０°とした場合
　
　したがって，引用例１には，次の発明（以下「引用発明」という。）が記載されているものと認められる。
「共通基板７上にエッチング停止層３２を介して，下地絶縁層３０，及び，ポリシリコンから成りほぼ異方性のエッチングにより端面部分がその底面に対して所定の角γとされた半導体層９が形成され，さらに，前記半導体層９と前記下地絶縁層３０の上には，ゲート絶縁層１３を介してゲート電極４ａが形成され，前記半導体層９は，ゲート電極４ａとの対向部分がチャネル領域１１となるとともに，該チャネル領域１１を挟んでソース領域１６及びドレイン領域１７となっており，
　前記チャネル領域の幅は約２μｍであり，
　前記下地絶縁層３０の側端面３０ａと前記共通基板７の表面とのなす角をθ１とし前記，下地絶縁層３０の側端面３０ａと前記半導体層９の側端面９ａとのなす角をθ2としたとき，θ１＝θ2＝１４０°，γ＝８０°として段差を緩和するとともに，寄生トランジスタを有効に防止した薄膜トランジスタ。」
　
（３）本願補正発明と引用発明との対比
ア（ア）引用発明の「ポリシリコンから成」る「半導体層９」は多結晶半導体層であるから，本願補正発明の「多結晶又は非晶質半導体層」に対応する。また，引用発明の「共通基板７上に」形成され「ポリシリコンから成りほぼ異方性のエッチングにより端面部分がその底面に対して所定の角γとされた半導体層９」のうち，「ゲート電極４ａとの対向部分がチャネル領域１１」となり，「該チャネル領域１１を挟んでソース領域１６及びドレイン領域１７」となっており，また，「端面部分」が「γ＝８０°」とされており，垂直ではない傾斜面を構成するから，半導体層９のうちチャネル領域１１となっている部分は，本願補正発明の「基板上に設けられエッチングにより形成されたテーパ部を有する多結晶又は非晶質半導体層」であって「前記ソース領域およびドレイン領域間に設けられた」「チャネル領域」に相当し，引用発明の「ゲート絶縁層１３を介して」形成された「ゲート電極４ａ」が，本願補正発明の「前記チャネル領域上にゲート絶縁膜を介して設けられたゲート電極」に相当する。また，引用発明の「ソース領域１６及びドレイン領域１７」は，本願補正発明の「前記多結晶又は非晶質半導体層の両側に設けられた一方がソース領域および他方がドレイン領域」に相当する。
（イ）引用発明の「半導体層９」はその「端面部分がその底面に対して所定の角γ」「＝８０°」とされており，前記チャネル領域１１のチャネル幅方向についても，「端面部分がその底面に対して所定の角γ」「＝８０°」を有していることは明らかである。また，本願補正発明における「テーパ角」は，本願の図１等の記載から，半導体層の底面に対するテーパ角θであることは明らかであるから，引用発明の「γ＝８０°」は，本願補正発明の「テーパ角を６０度以上８０度以下にし」た範囲内に入る。したがって，引用発明において，「半導体層９」はその「端面部分がその底面に対して所定の角γ」「＝８０°」とされていることは，本願補正発明の「前記チャネル領域のチャネル幅方向の前記多結晶又は非晶質半導体層の端部の前記テーパ部のテーパ角を６０度以上８０度以下にし」たことに相当する。
　
イ　よって，本願補正発明と引用発明とは，
「基板上に設けられエッチングにより形成されたテーパ部を有する多結晶又は非晶質半導体層と，
　前記多結晶又は非晶質半導体層の両側に設けられた一方がソース領域および他方がドレイン領域と，
　前記ソース領域およびドレイン領域間に設けられたチャネル領域と，
　前記チャネル領域上にゲート絶縁膜を介して設けられたゲート電極と，
　前記チャネル領域のチャネル幅方向の前記多結晶又は非晶質半導体層の端部の前記テーパ部のテーパ角を６０度以上８０度以下にしたことを特徴とする薄膜トランジスタ」
である点で一致する。
　
　一方，両者は，以下の各点で相違する。
・相違点１
　本願補正発明においては，チャネル領域のチャネル幅を１μｍ以下としているが，引用発明においてはチャネル領域の幅は約２μｍである点。　
・相違点２
　本願補正発明においては，「前記チャネル領域のチャネル幅方向の前記多結晶又は非晶質半導体層の端部の前記テーパ部のテーパ角を６０度以上８０度以下にして，しきい値電圧の変化を前記テーパ角が４５度以下のしきい値電圧の変化より小さくし」ているのに対して，引用発明においては，「前記チャネル領域のチャネル幅方向の前記多結晶又は非晶質半導体層の端部の前記テーパ部のテーパ角を６０度以上８０度以下」にしてはいるものの，「しきい値電圧の変化を前記テーパ角が４５度以下のしきい値電圧の変化より小さく」されていることが規定されていない点。
　
（４）相違点についての検討
　以下，上記各相違点について，まず相違点２から検討する。
　
ア　相違点２について
　前述のとおり，引用発明においては，γ＝８０°として寄生トランジスタを有効に防止した薄膜トランジスタとしているところ，薄膜トランジスタのうちの寄生トランジスタの部分が，しきい値電圧が比較的低い部分となることは，引用例１（前記第２　３．（２）エ（段落【００１４】））に示されているほか，以下の周知例１及び２にも示されているように，従来より周知の事項である。
　
　周知例１：　特開２００１−２７４４０３号公報
　本願の出願日前に日本国内において頒布された刊行物である特開２００１−２７４４０３号公報には，図１０〜図１３とともに次の記載がある。
「【０００４】従来のＬＤＤ（lightly doped drain）構造をもつ薄膜トランジスタの構造について，図１１を用いて説明する。図１１（ａ）は，従来のＴＦＴの構造を示した平面図，図１１（ｂ）はＸ―Ｙ線断面図，図１１（ｃ）はＡ―Ｂ線断面図である。
【０００５】図１１（ｃ）に示すように，ガラス基板１００上に，所定の形状にパターン化された多結晶シリコン膜１０２が形成されている。多結晶シリコン膜１０２上には，シリコン酸化膜のゲート絶縁膜１０４が，さらにゲート絶縁膜１０４上部にゲート電極１０６が形成されている。」
「【０００８】また，チャネル層となる多結晶シリコン膜１０２をパターニングする際，その上部に成膜されるゲート絶縁膜１０６や，電極，配線などとの被覆性を良好にする必要がある。そのため，多結晶シリコン膜１０２のエッジ部分の断面がテーパー状に成形されている。図１１（ｂ）に示すように，チャネル層のサイド部１１８の断面がテーパー形状のため，多結晶シリコン膜１０２の膜厚が，メインのチャネル層となるトップフラット部１２０と異なっている。
【０００９】一方，上記の構造をもつ薄膜トランジスタにおいて，しきい値制御のための不純物は，主に，イオン注入を用いてチャネル層となるシリコン膜に導入されるか，シリコン膜成膜時に添加されていた。図１０は，それぞれの方法で導入された不純物のシリコン膜厚方向に対する濃度をグラフにしたものである。
【００１０】まず，チャネル層となる多結晶シリコン膜１０２へイオン注入を用いて不純物を導入する場合，図１２（ａ）に示すように，チャネル層膜厚方向のほぼ中央部に不純物の濃度ピークをもつように不純物の加速電圧が制御される。
【００１１】また，シリコン膜成膜時に不純物を同時に添加する場合，図１２（ｂ）に示すように，チャネル層膜厚方向に対して一様に導入される。
【００１２】
【発明が解決しようとする課題】
上述したような従来の薄膜トランジスタの構造では，多結晶シリコン膜１０２の膜厚方向に対する不純物の濃度分布と，サイド部１１８断面のテーパー形状のために，サイド部１１８とトップフラット部１２０とで，多結晶シリコン中に含まれる単位面積あたりの不純物量，すなわち多結晶シリコン膜厚方向の不純物の積分量に違いが生じる。この結果，チャネル層のサイド部１１８には，メインのチャネル層よりもしきい値電圧が低い寄生薄膜トランジスタが形成される
【００１３】
この寄生薄膜トランジスタのために，従来の薄膜トランジスタでは，図１３に示すように，チャネルがはやく開いてリーク電流が発生するという特性を示す
　
　周知例２：　特開平６−２６８２２４号公報
　本願の出願日前に日本国内において頒布された刊行物である特開平６−２６８２２４号公報には，図９〜図１１とともに次の記載がある。
「【０００６】図９は，従来のメサ型分離によって素子分離されたＳＯＩ−ＭＯＳを示した部分断面図である。図９を参照して，シリコン基板２０１上の絶縁層２０２上には，島状に形成された半導体層２０３が形成されている。隣接する半導体層２０３の間には，薄い側壁絶縁膜２０４を介して層間絶縁膜２０９が充填されている。この層間絶縁膜２０９によって，各半導体層２０３が分離されている。また，半導体層２０３には，チャネル領域２３３を挟むようにｎ+ ソース領域２３１とｎ+ ドレイン領域２３２とが所定の間隔を隔てて形成されている。チャネル領域２３３上には，ゲート酸化膜２０６を介してゲート電極２０７が形成されている。ｎ+ ソース領域２３１，ｎ+ ドレイン領域２３２，およびゲート電極２０７のそれぞれの表面上には，アルミニウム配線２１０が形成されている。このようなメサ型分離構造を形成するためには，まずリソグラフィ技術を用いてレジストパターンを形成する。そして，そのレジストパターンをマスクとして精密に加工することによってメサ型分離構造が得られる。メサ型分離構造は，このように従来の製造プロセスを用いて容易に形成できるため，微細化されたＳＯＩ−ＭＯＳトランジスタの分離方法として適している。
【０００７】
【発明が解決しようとする課題】しかしながら，上記したメサ型分離法を採用すると，半導体層２０３の側壁部分やコーナ部分において寄生トランジスタが形成されるという不都合が生じる。図１０は，図９に示した断面に直交する断面すなわちチャネル幅に沿った方向の断面を示した部分断面図である。図１０を参照して，半導体層２０３は，絶縁層２０２から突出するように島状に形成されている。このため，ゲート電極２０７は，ゲート酸化膜２０６を介して半導体層２０３の上表面のみならず側面上にも形成されている。
この場合において，ゲート電極２０７に電圧を印加すると，半導体層２０３の側面２０３ａおよび２０３ｂに寄生ＭＯＳトランジスタが形成されるという問題点があった
【０００８】
上記のように寄生トランジスタが形成されると，ドレイン電流−ゲート電圧特性に異常が発生するという問題点があった。図１１は，側壁面の寄生トランジスタによるリークを含んだドレイン電流−ゲート電圧特性を示した相関図である。図１１を参照して，側壁面２０３ａ，２０３ｂに寄生トランジスタが形成されると，ドレイン電流−ゲート電圧特性に，図中にｐで示される範囲に異常が発生する。これは，単結晶シリコンからなる半導体層２０３の側壁面２０３ａ，２０３ｂに寄生トランジスタが形成されるため，比較的低いゲート電圧でｎ+ ソース領域２３１とｎ+ ドレイン領域２３２との間にリーク電流が流れることによるものである
　
　したがって，薄膜トランジスタにおいて，前記の寄生トランジスタが形成されることにより，しきい値電圧が比較的低い部分が形成されることに伴い，全体としてのしきい値電圧が変化することは当業者に自明である。
　ここで，引用例１には，前記第２　３．（２）クで摘示したとおり，「寄生トランジスタを有効に防止するためには，γを６０°〜９０°の間の角度にすることが好ましい」と記載されている。それゆえ，γの値として，前記「６０°〜９０°」の範囲外である，例えば１°〜５９°の値を有するものは，寄生トランジスタが有効に防止されず，上述のしきい値電圧の変化が発生することは，当業者に明らかな事項といえる。
　そうすると，引用発明において，本願補正発明における「テーパ部のテーパ角」に対応するγを，前記「６０°〜９０°」の範囲内である８０°から，本願補正発明において比較の対象とされた値である４５°（４５度）以下に変更したものは，上述のように寄生トランジスタが有効に防止されず，γを８０°とした引用発明よりも大きいしきい値電圧の変化が発生することは明らかである。
　また，前記第２　３．（２）エに摘示したように，引用例１には「つまり，
半導体層２０９の断面がテーパ状であるために，その端縁部２０９ｅの膜厚は薄くなり，この部分に電流が流れ易くなる
　したがって，相違点２は当業者が容易に想到し得たことである。
　
イ　相違点１について
　以下の周知例３及び４にも示されているように，薄膜トランジスタにおいて，そのチャネル幅として１μｍ以下の値を採用することは，従来より周知である。
　周知例３：　特開平５−１８３１６４号公報
　本願の出願日前に日本国内において頒布された刊行物である特開平５−１８３１６４号公報には，図５とともに次の記載がある。
・「【０００２】
【従来の技術】従来の下部ゲート型薄膜トランジスタの構造を図５に示す。この製造方法は次のとおりである。すなわち，図５（ａ）のように，シリコン基板１上に酸化シリコン膜６を形成後，導電性膜を堆積する。導電性膜は，例えば不純物を高濃度にドープした多結晶シリコン膜である。この導電性膜をパターニングして下部ゲート電極２１を形成した後，ゲート絶縁膜７となるに酸化シリコン膜を堆積する。その上に薄い多結晶シリコン膜１１を堆積して活性領域を形成するものである。」
・「【０００５】ｐチャネルトランジスタ特性として得られた結果は，
チャネル幅１μｍ
　
　周知例４：　特開２０００−２９４５０７号公報
　本願の出願日前に日本国内において頒布された刊行物である特開２０００−２９４５０７号公報には，次の記載がある。
「【００７６】〔実施例４〕プレーナ構造のＴＦＴを作製し，その電気特性を評価した。まず，２つのチャンバーを有する成膜装置を用いて，厚さ約１００ｎｍのアモルファスシリコン被膜とその上の厚さ１０ｎｍの窒化珪素被膜とを厚さ１０ｎｍの窒化珪素被膜でコーティングされた石英基板上に連続的に形成した。アモルファスシリコン膜は通常のスパッタ法によって，また，窒化珪素膜はグロー放電プラズマＣＶＤ法によって作製した。」
「【００８６】その後，アルミニウム膜（厚さ２００ｎｍ）を公知の真空蒸着法によって形成し，不必要な部分を公知のドライエッチング法によって除去し，ゲイト電極を形成した。ゲイト電極の幅（チャネル長）は０．５μｍ，
チャネル幅は１μｍであった
　
　以上のように，チャネル幅を１μｍ程度とすることは周知であり，微細化は集積回路技術における当然の要請であるから，引用発明において，チャネル幅を１μｍ以下とすることは，当業者が適宜になし得たことである。
　更に言えば，引用発明において，前記の寄生トランジスタが形成される部分のチャネル幅方向の大きさは，半導体層９の厚さとγの値によって定まること，および，薄膜トランジスタ全体における前記寄生トランジスタの割合が，前記薄膜トランジスタ全体のチャネル幅が小さくなるほど増し，前記寄生トランジスタの影響が増すことは自明であるといえるところ，本願明細書を見ても，相違点１に係るチャネル幅である１μｍ以下とすることにより，臨界的な変化が生ずるものとは認められない。
　よって，相違点１は当業者が容易に想到し得たことである。
　
（５）小括
　以上のとおり，本願補正発明は，引用発明及び従来周知の技術に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許を受けることができない。
　よって，本願補正発明は，特許出願の際独立して特許を受けることができない。
　
４．　むすび
　したがって，本件補正は，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する特許法第１２６条第５項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明について
１．　平成２１年２月２日付けの手続補正は，上記のとおり却下されたので，本願の請求項１に係る発明は，平成２０年１０月３０日付け手続補正により補正された明細書及び図面の記載から見て，その請求項１に記載された事項により特定される以下のとおりのものである。（以下「本願発明」という。）
「【請求項１】
　基板上に設けられエッチングにより形成されたテーパ部を有する多結晶又は非晶質半導体層と、
　前記多結晶又は非晶質半導体層の両側に設けられた一方がソース領域および他方がドレイン領域と、
　前記ソース領域およびドレイン領域間に設けられたチャネル幅が１μｍ以下のチャネル領域と、
　前記チャネル領域上にゲート絶縁膜を介して設けられたゲート電極と、
　前記チャネル領域のチャネル幅方向の前記多結晶又は非晶質半導体層の端部の前記テーパ部のテーパ角を６０度以上８０度以下にしてしきい値電圧の変化を小さくしたことを特徴とする薄膜トランジスタ。」
　
２．　引用発明
　引用発明は，前記第２の３．「（２）刊行物に記載された発明」に記載したとおりのものである。
　
３．　対比・判断
　前記第２「１．　本件補正の内容」及び第２「２．　補正の目的の適否及び新規事項の追加の有無についての検討」において記したように，本願補正発明は，本件補正前の請求項１（本願発明）について前記補正事項に係る限定を付したものである。言い換えると，本願発明は，本願補正発明から前記限定を除いたものである。
　そうすると、本願発明の構成要件をすべて含み、これをより限定したものである本願補正発明が、前記第２の３．「（３）本願補正発明と引用発明との対比」〜第２の３．「（５）　小括」において検討したとおり、引用発明及び従来周知の技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、当業者が容易に発明をすることができたものである。
　
第４　むすび
　以上のとおりであるから、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。
　よって、結論のとおり審決する。