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　特願２００３−３２４６５６「横型ＭＯＳトランジスタ」拒絶査定不服審判事件〔平成１７年　４月　７日出願公開、特開２００５−　９３６９６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１５年９月１７日の出願であって、平成１８年１１月２９日付けで拒絶理由通知が発せられ、これに対して平成１９年２月２日に手続補正書及び意見書が提出され、平成２０年２月６日付けで最後の拒絶理由通知が発せられ、これに対して同年４月１０日に手続補正書及び意見書が提出されたが、平成２１年２月２６日付けで、平成２０年４月１０日に提出された手続補正書による補正を却下する決定、及び拒絶査定がされた。
　そして、平成２１年４月２日に拒絶査定に対する審判請求がされるとともに、同年４月２４日に手続補正書が提出され、その後当審において、平成２２年１２月６日付けで審尋がされたものの、それに対する回答書は提出されなかったものである。
　
第２．平成２１年４月２４日に提出された手続補正書による補正（以下「本件補正」という。）についての却下の決定 
 　 
 ［補正の却下の決定の結論］ 
 　本件補正を却下する。 
 　 
 ［理由］ 
１．本件補正の内容 
　本件補正は、本件補正前の特許請求の範囲（平成１９年２月２日に提出された手続補正書により補正された特許請求の範囲をいう。）の請求項１ないし５を、本件補正後の特許請求の範囲の請求項１ないし５と補正するとともに、本件補正前の明細書の００１９段落及び００２０段落（平成１９年２月２日に提出された手続補正書により補正された明細書の００１９段落及び００２０段落をいう。）を、本件補正後の明細書の００１９段落及び００２０段落と補正するものであり、そのうち、本件補正前後の請求項２の記載は次のとおりである。 
　 
（本件補正前） 
「　　【請求項２】
　支持基板と、前記支持基板上に形成される埋め込み酸化膜と、前記埋め込み酸化膜上に形成される第２導電型の半導体層と、前記半導体層の表面に選択的に形成される第１導電型のボディ領域と、前記ボディ領域の端の表面に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるゲート電極と、前記ボディ領域内に形成されて前記ゲート電極に隣接する第２導電型のソース領域と、前記半導体層の表面に前記ボディ領域から離れて形成される第２導電型のドレイン領域と、前記ソース領域と前記ドレイン領域と前記ボディ領域と前記支持基板とにそれぞれ電極を設け、前記ドレイン領域の表面パターンの端線の一部が実質的に円弧形状であり、かつ前記円弧形状のドレイン領域全周囲を前記ボディ領域と前記ゲート電極もしくはフィールドプレートで環状に囲んでおり、さらに前記円弧形状のドレイン領域周囲を部分的に前記ソース領域が複数の領域に分割されて環状に囲んでいる横型ＭＯＳトランジスタにおいて、
　前記円弧形状のドレイン領域の直径は、３０μｍ以上で且つ前記環状に囲んでいるソース領域と前記ゲート電極が接する部分の全長に対して、１０分の１倍から等倍の範囲の大きさに設定され、前記ボディ領域の表面の複数に分割されたソース領域の間に、前記ソース領域から間隔おいて挿入されて前記ボディ領域よりも高濃度の第１導電型の拡散領域を設け、前記ソース領域と前記ボディ領域とを多結晶半導体膜で形成される抵抗体を介して電気的に接続することにより、前記抵抗体をソース電流が流れることを特徴とする横型ＭＯＳトランジスタ。」 
　 
（本件補正後） （下線は補正箇所）　
「　　【請求項２】
　支持基板と、前記支持基板上に形成される埋め込み酸化膜と、前記埋め込み酸化膜上に形成される第２導電型の半導体層と、前記半導体層の表面に選択的に形成される第１導電型のボディ領域と、前記ボディ領域の端の表面に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるゲート電極と、前記ボディ領域内に形成されて前記ゲート電極に隣接する第２導電型のソース領域と、前記半導体層の表面に前記ボディ領域から離れて形成される第２導電型のドレイン領域と、前記ソース領域と前記ドレイン領域と前記ボディ領域と前記支持基板とにそれぞれ電極を設け、前記ドレイン領域の表面パターンの端線の一部が実質的に円弧形状であり、かつ前記円弧形状のドレイン領域全周囲を前記ボディ領域と前記ゲート電極もしくはフィールドプレートで環状に囲んでおり、さらに前記円弧形状のドレイン領域周囲を部分的に前記ソース領域が複数の領域に分割されて環状に囲んでいる横型ＭＯＳトランジスタにおいて、
　前記円弧形状のドレイン領域の直径は、３０μｍ
〜３００μｍ
の表面に形成された電極
の前記第１導電型の拡散領域の表面に形成された電極
　 
２．補正事項の整理 
（１）本件補正の補正事項を整理すると以下のとおりである。 
　
（補正事項１）
　本件補正前の請求項１の「前記円弧形状のドレイン領域の直径は、３０μｍ以上で」を、本件補正後の請求項１の「前記円弧形状のドレイン領域の直径は、３０μｍ〜３００μｍで」と補正すること。
　
（補正事項２）
　本件補正前の請求項１の「前記ソース領域と前記ボディ領域とを多結晶半導体膜で形成される抵抗体を介して電気的に接続する」を、本件補正後の請求項１の「前記ソース領域の表面に形成された電極と前記ボディ領域の前記第１導電型の拡散領域の表面に形成された電極とを多結晶半導体膜で形成される抵抗体を介して電気的に接続する」と補正すること。
　
（補正事項３）
　本件補正前の請求項２の「前記円弧形状のドレイン領域の直径は、３０μｍ以上で」を、本件補正後の請求項２の「前記円弧形状のドレイン領域の直径は、３０μｍ〜３００μｍで」と補正すること。
　
（補正事項４）
　本件補正前の請求項２の「前記ソース領域と前記ボディ領域とを多結晶半導体膜で形成される抵抗体を介して電気的に接続する」を、本件補正後の請求項２の「前記ソース領域の表面に形成された電極と前記ボディ領域の前記第１導電型の拡散領域の表面に形成された電極とを多結晶半導体膜で形成される抵抗体を介して電気的に接続する」と補正すること。
　
（補正事項５）
　本件補正前の００１９段落の「前記円弧形状のドレイン領域の直径は、３０μｍ以上で」を、本件補正後の００１９段落の「前記円弧形状のドレイン領域の直径は、３０μｍ〜３００μｍで」と補正すること。
　
（補正事項６）
　本件補正前の００１９段落の「前記ソース領域と前記ボディ領域とを多結晶半導体膜で形成される抵抗体を介して電気的に接続する」を、本件補正後の００１９段落の「前記ソース領域の表面に形成された電極と前記ボディ領域の前記第１導電型の拡散領域の表面に形成された電極とを多結晶半導体膜で形成される抵抗体を介して電気的に接続する」と補正すること。
　
（補正事項７）
　本件補正前の００２０段落の「前記円弧形状のドレイン領域の直径は、３０μｍ以上で」を、本件補正後の００２０段落の「前記円弧形状のドレイン領域の直径は、３０μｍ〜３００μｍで」と補正すること。
　
（補正事項８）
　本件補正前の００２０段落の「前記ソース領域と前記ボディ領域とを多結晶半導体膜で形成される抵抗体を介して電気的に接続する」を、本件補正後の００２０段落の「前記ソース領域の表面に形成された電極と前記ボディ領域の前記第１導電型の拡散領域の表面に形成された電極とを多結晶半導体膜で形成される抵抗体を介して電気的に接続する」と補正すること。
　
３．補正の目的及び新規事項の追加の有無についての検討
（１）補正事項１
　補正事項１は、本件補正前の請求項１に係る発明の発明特定事項である「円弧形状のドレイン領域の直径」の範囲について、本件補正前は「３０μｍ以上」としていたものを、本件補正後は「３０μｍ〜３００μｍ」として、より直径の範囲を限定するものであるから、補正事項１は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下「特許法第１７条の２第４項」という。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また、本願の願書に最初に添付した明細書又は図面（以下、これらをまとめて「当初明細書等」という。）のうち、特に００３２段落の「例えば環状のソース領域全長Ｗの総和が３００μｍであれば、ドレイン径Ｄは３０〜３００μｍの範囲となる。」との記載に照らし、当該補正が平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項（以下「特許法第１７条の２第３項」という。）に掲げる要件を満たすものであることは明らかである。
　
（２）補正事項２
　補正事項２は、本件補正前の請求項１に係る発明の発明特定事項である「ソース領域」と「ボディ領域」とを「多結晶半導体膜で形成される抵抗体を介して電気的に接続する」という構成について、「ソース領域の表面に形成された電極」と「ボディ領域の」「第１導電型の拡散領域の表面に形成された電極」とを接続する態様に限定するものであるから、補正事項２は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また、当初明細書等のうち、特に００３０段落の「Ｎ+ソース領域４、Ｐ+コンタクト領域９、Ｎ+ドレイン領域７表面にはそれぞれ電極が形成される。」及び００３８段落の「図示していないが、ソース電極とボディ電極間には、Ｎ+多結晶シリコン膜で形成された抵抗が接続される。」との記載に照らし、当該補正が特許法第１７条の２第３項に掲げる要件を満たすものであることは明らかである。
　
（３）補正事項３
　補正事項３は、本件補正前の請求項２に係る発明の発明特定事項である「円弧形状のドレイン領域の直径」の範囲について、本件補正前は「３０μｍ以上」としていたものを、本件補正後は「３０μｍ〜３００μｍ」として、より直径の範囲を限定するものであるから、補正事項３は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また、当初明細書等のうち、特に００３２段落の「例えば環状のソース領域全長Ｗの総和が３００μｍであれば、ドレイン径Ｄは３０〜３００μｍの範囲となる。」との記載に照らし、当該補正が特許法第１７条の２第３項に掲げる要件を満たすものであることは明らかである。
　
（４）補正事項４
　補正事項４は、本件補正前の請求項２に係る発明の発明特定事項である「ソース領域」と「ボディ領域」とを「多結晶半導体膜で形成される抵抗体を介して電気的に接続する」という構成について、「ソース領域の表面に形成された電極」と「ボディ領域の」「第１導電型の拡散領域の表面に形成された電極」とを接続する態様に限定するものであるから、補正事項４は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また、当初明細書等のうち、特に００３０段落の「Ｎ+ソース領域４、Ｐ+コンタクト領域９、Ｎ+ドレイン領域７表面にはそれぞれ電極が形成される。」及び００３８段落の「図示していないが、ソース電極とボディ電極間には、Ｎ+多結晶シリコン膜で形成された抵抗が接続される。」との記載に照らし、当該補正が特許法第１７条の２第３項に掲げる要件を満たすものであることは明らかである。
　
（５）補正事項５ないし８
　補正事項５ないし８は、明細書の記載を、それぞれ請求項に関する補正事項１ないし４と同様に補正したものである。そして、すでに上記３．（１）ないし（４）においてそれぞれ検討した補正事項１ないし４と同様、これら補正事項５ないし８も、当初明細書等に記載された事項の範囲内においてなされたものであり、特許法第１７条の２第３項に規定する要件を満たすものであることは明らかである。
　
（６）補正の目的及び新規事項の追加の有無についてのまとめ
　以上のとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものであり、かつ、そのうちの請求項１及び２についての補正は、同法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的としている。
　したがって、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項（以下「特許法第１７条の２第５項において準用する同法第１２６条第５項」という。）の規定（独立特許要件）を満たし、特許出願の際独立して特許を受けることができるものであるか否かにつき更に検討する。
　
４．独立特許要件（容易想到性）についての検討
（１）本件補正後の発明 
　本件補正後の請求項２に係る発明（以下「本願補正発明」という。）は、本件補正により補正された特許請求の範囲の請求項２に記載されている事項により特定されるものであり、上記第２．１．の「補正後」に記載した請求項２のうち、「端線」及び「間隔おいて」と記載されている部分は、それぞれ「端部」及び「間隔をおいて」の明らかな誤記と認め、以下のとおり読み替えて認定する。（下線は読替え箇所）　
　
「　　【請求項２】
　支持基板と、前記支持基板上に形成される埋め込み酸化膜と、前記埋め込み酸化膜上に形成される第２導電型の半導体層と、前記半導体層の表面に選択的に形成される第１導電型のボディ領域と、前記ボディ領域の端の表面に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるゲート電極と、前記ボディ領域内に形成されて前記ゲート電極に隣接する第２導電型のソース領域と、前記半導体層の表面に前記ボディ領域から離れて形成される第２導電型のドレイン領域と、前記ソース領域と前記ドレイン領域と前記ボディ領域と前記支持基板とにそれぞれ電極を設け、前記ドレイン領域の表面パターンの
端部
　前記円弧形状のドレイン領域の直径は、３０μｍ〜３００μｍで且つ前記環状に囲んでいるソース領域と前記ゲート電極が接する部分の全長に対して、１０分の１倍から等倍の範囲の大きさに設定され、前記ボディ領域の表面の複数に分割されたソース領域の間に、前記ソース領域から
間隔をおいて
　
（２）引用例の記載と引用発明
（２−１）原査定の拒絶の理由に引用された、本願の出願前に日本国内において頒布された刊行物である、特開２０００−３０７１２３号公報（以下「引用例１」という。）には、図２、図８及び図９とともに、次の記載がある。（下線は当審で付加したもの。以下同じ。）
　
「【請求項２】  絶縁層の上に第一導電型の半導体層を形成したＳＯＩ構造の基板を有するとともに、前記半導体層の表面側に形成された高濃度第一導電型のドレイン領域と、前記ドレイン領域と離間して前記半導体層の表面から前記絶縁層まで形成された第二導電型のウェル領域と、前記ウェル領域内でこのウェル領域の表面側に形成された高濃度第一導電型のソース領域と、前記ドレイン領域およびソース領域間のウェル領域の表面にゲート絶縁膜を介して配置されたゲート電極と、前記ドレイン領域に接続されたドレイン電極と、前記ソース領域およびウェル領域に跨がるようにして前記ゲート電極が敷設されていないウェル領域と前記ソース領域とに接続されたソース電極とにより成る断面構造を有し、前記ウェル領域内でこのウェル領域の表面側に前記ソース領域を分断するように高濃度第二導電型のボディコンタクト領域が形成される半導体装置。」
「【０００２】
【従来の技術】
…（中略）…
【０００４】
図８の構造では、単結晶シリコンよりなる半導体基板８０１の一主表面にシリコン酸化膜よりなる絶縁層８０２を介してＮ型半導体層８０３を形成したＳＯＩ構造としてある
【０００５】なお、ＳＯＩ構造の基板の製造には、単結晶シリコン中に酸素をイオン注入して内部に絶縁層を形成するＳＩＭＯＸ(Separation by Implanted Oxygen)法、絶縁層８０２の上に単結晶シリコンの基板を張り合わせる張り合わせＳＯＩ法、半導体基板８０１の表面にシリコン酸化膜の絶縁層８０２を形成した後に単結晶シリコンを成長させるＳＯＩ成長法、陽極酸化によってシリコンを部分的に多孔質化し酸化することによって形成する方法などが知られている。ＳＯＩ成長法での単結晶シリコンは、気相、液相、個相のいずれかで成長させる。
【０００６】ＳＯＩ−ＬＤＭＯＳＦＥＴは、半導体基板８０１の上に絶縁層８０２を介してｎ型の半導体層８０３を形成したＳＯＩ構造の基板を有し、半導体層８０３の表面側にｎ＋＋型のドレイン領域８０４と、それと離間してｐ＋型のウェル領域８０５が形成され、その中にｎ＋＋型のソース領域８０６が形成される。ウェル領域８０５は半導体層８０３の表面から絶縁層８０２に到達するように形成され、かつドレイン領域８０４とは所定の耐圧を保持できるように所定距離（ドリフト距離）だけ離間して形成される。また、ソース領域８０６も半導体層８０３の表面（ウェル領域８０５の表面）に露出するように形成される。
【０００７】ウェル領域８０５のうちで、ソース餓域８０６とドレイン領域８０４の間に位置する部位上には、ゲート絶縁膜８０８を介してポリシリコン等からなる絶縁ゲート型のゲート電極８０９が形成される。また、ドレイン領域８０４にはドレイン電極８１０が形成され、ウェル領域８０５とソース領域８０６とに跨る形でソース電極８１１が形成されている。
【０００８】
また、図８（ｃ）に示すように、表面構造においてソース領域８０６はドレイン領域８０４を囲む形でドーナツのような形状をしているが、一定の間隔で分断するように、ソース電極８１１に接続されたウェル領域８０５とゲート電極８０９が表面に敷設されているウェル領域８０５とが接続されるように形成したｐ＋型の半導体領域、つまりボディコンタクト領域８１２を有している
【０００９】
ＳＯＩ−ＬＤＭＯＳＦＥＴは一般的にアバランシェ耐量やＥＳＤ耐量がｂｕｌｋ−ＬＤＭＯＳと比較して構造上弱くなるので、これらの耐量の向上のために、図８に示す例はボディコンタクト領域８１２を有している。しかしながら、ボディコンタクト領域８１２を設けることによって、実効的なチャネル幅が減少し、オン抵抗が増大するという問題点を有する。
【００１０】ＳＯＩ−ＬＤＭＯＳＦＥＴがオフ状態において、図９（ａ）に示すように、ドレイン電極８１０とソース電極８１１との間にドレイン電極８１０が高電位となるように電圧が印加されると、ウェル領域８０５と半導体層８０３との接合に空乏層が形成される。そして、電圧が耐圧を越えると、図９（ａ）に示すように、電界が最も強くなる半導体領域でなだれ増幅的に電子・正孔対が生成される（ブレークダウン）。こうして生成されたキャリアはポテンシャルの勾配に従って、正孔はウェル領域８０５を通ってソース電極８１１に、電子は半導体層８０３、ドレイン領域８０４を通ってドレイン電極８１０に移動する。ここで、半導体層８０３の厚みを薄くすると、ソース領域８０６と絶縁層８０２との間の距離（図９（ａ）の抵抗の記号が描かれている部分）が狭くなる。つまり、この部分のウェル領域８０５の上下方向の断面積が小さくなり、その結果、その部分の抵抗、つまり図９（ａ）に示す抵抗が大きくなる。上記正孔はこの領域を通過してソース電極８１１方向に移動するので、この領域の抵抗が増大することによって電圧降下が大きくなる。また、半導体層８０３、ウェル領域８０５およびソース領域８０６で、寄生的なｎｐｎトランジスタが形成されているが、前述のように電圧降下が増大することによってｎｐｎトランジスタのベース−エミッタ間が順バイアスされることになり、やがてこの寄生ｎｐｎトランジスタがオンすることとなる。このようにしていわゆるバイポーラアクションが起こる。この現象は表面構造上一部の領域で発生するため、その一部領域の温度が上昇、つまりホットスポットが生じ、電子・正孔対の生成が加速され、これによって流れる電流が大きくなり、さらにこの領域の温度が上昇するというような正帰還がかかることになり、ついには電流の集中によって故障を誘発する。なお、バイポーラアクションはオフ時の電界が最も高くなるウェル領域８０５が表面的に湾曲しているコーナー部分で最も発生しやすいことが実験によりわかっている。図８，９に示すＳＯＩ−ＬＤＭＯＳＦＥＴにおいては、前述のバイポーラアクションを緩和するために、図８（ｃ）に示すように表面構造上ボディコンタクト領域８１２を一定間隔をおいて敷設しており、ゲート電極８０９が表面に敷設されているウェル領域８０５とソース電極８１１に接続されたウェル領域８０５との間の抵抗が小さくなるような構造を有している。これによって、生成された正孔を有効にソース電極８１１側に引き抜き、図９（ａ）に示す抵抗の部分を通過する電流を低減することで、前述のバイポーラアクションが発生し難くなっている。つまり、アバランシェ耐量やＥＳＤ耐量を向上することができる。
【００１１】一方、ＳＯＩ−ＬＤＭＯＳＦＥＴがオン状態の時、ゲート電極８０９とソース電極８１１との間にゲート電極８０９が高電位になるように電圧を印加することによって、ゲート絶縁膜８０８の直下が強反転状態となり、電流通路（チャネル）が生成され、チャネルを通してドレイン領域８０４とソース領域８０６との間に電子電流が流れる。このとき、電流通路に接合が介在しないために、電流−電圧特性は微少電流領域で線形（つまりオフセットがない）となるという特長がある。」
「【００１８】請求項２記載の発明の半導体装置は、絶縁層の上に第一導電型の半導体層を形成したＳＯＩ構造の基板を有するとともに、前記半導体層の表面側に形成された高濃度第一導電型のドレイン領域と、前記ドレイン領域と離間して前記半導体層の表面から前記絶縁層まで形成された第二導電型のウェル領域と、前記ウェル領域内でこのウェル領域の表面側に形成された高濃度第一導電型のソース領域と、前記ドレイン領域およびソース領域間のウェル領域の表面にゲート絶縁膜を介して配置されたゲート電極と、前記ドレイン領域に接続されたドレイン電極と、前記ソース領域およびウェル領域に跨がるようにして前記ゲート電極が敷設されていないウェル領域と前記ソース領域とに接続されたソース電極とにより成る断面構造を有し、前記ウェル領域内でこのウェル領域の表面側に前記ソース領域を分断するように高濃度第二導電型のボディコンタクト領域が形成されるものである。
【００１９】
この構造では、ボディコンタクト領域の全チャネル幅に対する割合を図８，９に示す例と同等に設定すれば、オン抵抗はその例と同等となる。
「【００２７】
【発明の実施の形態】以下の実施形態においては、説明の便宜上、第一導電型をｎ型、第二導電型をｐ型として説明するが、ｎ型とｐ型とは入れ換えてもよい。」
「【００３１】
…（中略）…
（実施形態２）
本発明の実施形態２では、図２に示す構成のＬＤＭＯＳＦＥＴを例示する
【００３２】
本実施形態の半導体装置は、実施形態１と同様に、絶縁層２０２の上にｎ型の半導体層２０３を形成したＳＯＩ構造の半導体基板２０１を有するとともに、半導体層２０３の表面側に形成されたｎ＋＋型のドレイン領域２０４と、このドレイン領域２０４と離間して半導体層２０３の表面から絶縁層２０２まで形成されたｐ＋型のウェル領域２０５と、このウェル領域２０５内でこの表面側に形成されたｎ＋＋型のソース領域２０６と、ドレイン領域２０４およびソース領域２０６間のウェル領域２０５の表面にゲート絶縁膜２０８を介して配置されたゲート電極２０９と、ドレイン領域２０４に接続されたドレイン電極２１０と、ソース領域２０６およびウェル領域２０５に跨がるようにしてゲート電極２０９が敷設されていないウェル領域２０５におけるｐ＋＋型のベースコンタクト領域２０７とソース領域２０６とに接続されたソース電極２１１とにより成る断面構造を有している
【００３３】
本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴの特徴とするところは、図２（ｃ）に示すように、ボディコンタクト領域２１２がｐ＋＋型のベースコンタクト領域２０７と同一の濃度で構成されているところにある
【００３４】
ここで、ボディコンタクト領域２１２の全チャネル幅に対する割合を図８，９に示す例と同等に設定すれば、オン抵抗はその例と同等となる。
　
（２−２）ここで、引用例１には、従来の技術を説明するための図８に対応して、０００８段落に「また、図８（ｃ）に示すように、表面構造においてソース領域８０６はドレイン領域８０４を囲む形でドーナツのような形状をしているが、一定の間隔で分断するように、ソース電極８１１に接続されたウェル領域８０５とゲート電極８０９が表面に敷設されているウェル領域８０５とが接続されるように形成したｐ＋型の半導体領域、つまりボディコンタクト領域８１２を有している。」と記載され、さらには、請求項２に対応する実施形態２に関連して、００１９段落には「この構造では、ボディコンタクト領域の全チャネル幅に対する割合を図８，９に示す例と同等に設定すれば、オン抵抗はその例と同等となる。」と、００３４段落には「ここで、ボディコンタクト領域２１２の全チャネル幅に対する割合を図８，９に示す例と同等に設定すれば、オン抵抗はその例と同等となる。」と、それぞれ記載されている。したがって、引用例１における請求項２に対応する実施形態２に記載された発明においても当然に、図８に記載された従来の技術と同様に、表面構造のソース領域として、一定の間隔で分断されたドーナツのような形状でドレイン領域を囲んで形成された構造を前提としているものと解されるから、引用例１には、かかる発明について、そのような構造が実質的に記載されているものと認められる。
　また、引用例１の請求項２に対応する実施形態２に記載された「絶縁層２０２」（００３２段落）についても、図８に記載された従来技術における「絶縁層８０２」と同様に、「シリコン酸化膜よりなる」ものと認められる。
　さらに、引用例１の図２からは、「ゲート電極２０９」に「ソース領域２０６」が隣接することと、「ウェル領域２０５内でこの表面側に一定の間隔で分断されたドーナツのような形状でドレイン領域を囲んで形成されたｎ＋＋型のソース領域２０６」の間に、「ボディコンタクト領域２１２」が、「ソース領域２０６」から間隔をおいて挿入されて設けられることとを看取できる上に、図２に記載されたＬＤＭＯＳＦＥＴが正常に動作するためには、「ｐ＋型のウェル領域２０５」の端の表面に「ゲート絶縁膜２０８」を介して「ゲート電極２０９」が配置されること、すなわち、引用例１に記載された「ゲート絶縁膜２０８」が、「ｐ＋型のウェル領域２０５」の端の表面に形成されていることが必要なことは明らかである。
　
（２−３）そうすると、引用例１の請求項２に対応する実施形態２には、以下の発明（以下「引用発明」という。）が実質的に記載されているものと認められる。 
　
「シリコン酸化膜よりなる絶縁層２０２の上にｎ型の半導体層２０３を形成したＳＯＩ構造の半導体基板２０１を有するとともに、半導体層２０３の表面側に形成されたｎ＋＋型のドレイン領域２０４と、このドレイン領域２０４と離間して半導体層２０３の表面から絶縁層２０２まで形成されたｐ＋型のウェル領域２０５と、このウェル領域２０５内でこの表面側に一定の間隔で分断されたドーナツのような形状でドレイン領域を囲んで形成されたｎ＋＋型のソース領域２０６と、ドレイン領域２０４およびソース領域２０６間のウェル領域２０５の表面にゲート絶縁膜２０８を介して配置されたゲート電極２０９と、ドレイン領域２０４に接続されたドレイン電極２１０と、ソース領域２０６およびウェル領域２０５に跨がるようにしてゲート電極２０９が敷設されていないウェル領域２０５におけるｐ＋＋型のベースコンタクト領域２０７とソース領域２０６とに接続されたソース電極２１１とにより成る断面構造を有し、ソース領域２０６がゲート電極２０９に隣接し、かつ、ゲート絶縁膜２０８がｐ＋型のウェル領域２０５の端の表面に形成され、ソース領域２０６の間にソース領域２０６から間隔をおいて挿入されて設けられるボディコンタクト領域２１２がｐ＋＋型のベースコンタクト領域２０７と同一の濃度で構成されるＳＯＩ−ＬＤＭＯＳＦＥＴ。」
　
（３）本願補正発明と引用発明との対比 
ア　引用発明の「シリコン酸化膜よりなる絶縁層２０２」、「ｎ型の半導体層２０３」、「ｐ＋型のウェル領域２０５」、「ゲート絶縁膜２０８」、「ゲート電極２０９」、「ｎ＋＋型のソース領域２０６」、「ｎ＋＋型のドレイン領域２０４」、「ドレイン電極２１０」、「ｐ＋＋型のベースコンタクト領域２０７」と「ボディコンタクト領域２１２」とからなる領域及び「ＳＯＩ−ＬＤＭＯＳＦＥＴ」は、それぞれ、本願補正発明の「埋め込み酸化膜」、「第２導電型の半導体層」、「第１導電型のボディ領域」、「ゲート絶縁膜」、「ゲート電極」、「第２導電型のソース領域」、「第２導電型のドレイン領域」、「ドレイン領域」に設けた「電極」、「第１導電型の拡散領域」及び「横型ＭＯＳトランジスタ」に相当する。
　
イ　引用発明の「ＳＯＩ構造の半導体基板２０１」において「絶縁層２０２」より下に位置する部分は、本願補正発明の「支持基板」に相当する。
　
ウ　上記ア及びイのとおりであるから、さらに、引用発明の「シリコン酸化膜よりなる絶縁層２０２の上にｎ型の半導体層２０３を形成したＳＯＩ構造の半導体基板２０１」は、本願補正発明の「支持基板と、前記支持基板上に形成される埋め込み酸化膜と、前記埋め込み酸化膜上に形成される第２導電型の半導体層」に相当する。
　
エ　引用発明の「ドレイン領域２０４と離間して半導体層２０３の表面から絶縁層２０２まで形成された」「ｐ＋型のウェル領域２０５」は、明らかに「半導体層２０３」の表面に選択的に形成されるものであるから、上記アの対比判断を踏まえるに、本願補正発明の「第１導電型のボディ領域」に相当する引用発明の「ｐ＋型のウェル領域２０５」は、本願補正発明と同様に「半導体層の表面に選択的に形成される」ものである。
　
オ　引用発明の「ウェル領域２０５の端の表面にゲート絶縁膜２０８を介して配置された」「ゲート電極２０９」は、明らかに「ゲート絶縁膜２０８」上に形成されるものであるから、上記アの対比判断を踏まえるに、本願補正発明の「ゲート電極」に相当する引用発明の「ゲート電極２０９」は、本願補正発明と同様に「ゲート絶縁膜上に形成される」ものである。
　
カ　引用発明の「ウェル領域２０５内でこの表面側に一定の間隔で分断されたドーナツのような形状でドレイン領域を囲んで形成された」「ｎ＋＋型のソース領域２０６」は、上記アの対比判断を踏まえるに、本願補正発明の「ソース領域」と同様に「ボディ領域内に形成され」るものである。
　
キ　引用発明の「ドレイン領域２０４と離間して半導体層２０３の表面から絶縁層２０２まで形成されたｐ＋型のウェル領域２０５」は、上記アの対比判断を踏まえるに、本願補正発明と同様に、「第２導電型のドレイン領域」が、「半導体層の表面に」「ボディ領域から離れて形成される」ものと認められる。
　
ク　本願補正発明の「前記円弧形状のドレイン領域全周囲を前記ボディ領域と前記ゲート電極もしくはフィールドプレートで環状に囲んでおり」は、「円弧形状のドレイン領域全周囲を」「ボディ領域」と「ゲート電極」で「環状に囲んでおり」と、「円弧形状のドレイン領域全周囲を」「ボディ領域」と「フィールドプレート」で「環状に囲んでおり」との択一的な記載であるから、これらいずれか一つを選択することで足りる。そして、引用発明の「このウェル領域２０５内でこの表面側に一定の間隔で分断されたドーナツのような形状でドレイン領域を囲んで形成されたｎ＋＋型のソース領域２０６」は、上記アの対比判断を踏まえるに、本願補正発明と同様に、「ドレイン領域の表面パターンの端部の一部が実質的に円弧形状であり、かつ前記円弧形状のドレイン領域全周囲」を「ボディ領域」と「ゲート電極」で「環状に囲んでおり、さらに前記円弧形状のドレイン領域周囲を部分的に」「ソース領域が複数の領域に分割されて環状に囲んでいる」ものと認められるから、本願補正発明と引用発明とは、「前記ドレイン領域の表面パターンの端線の一部が実質的に円弧形状であり、かつ前記円弧形状のドレイン領域全周囲を前記ボディ領域と前記ゲート電極もしくはフィールドプレートで環状に囲んでおり、さらに前記円弧形状のドレイン領域周囲を部分的に前記ソース領域が複数の領域に分割されて環状に囲んでいる」点において共通する。
　
ケ　引用発明の「ソース電極２１１」は、「ｐ＋＋型のベースコンタクト領域２０７」を介し「ｐ＋型のウェル領域２０５」と電気的に接続されるものであって、「ｐ＋型のウェル領域２０５」の「ｐ＋＋型のベースコンタクト領域２０７」に設けられた電極、すなわち、実質的に「ｐ＋型のウェル領域２０５」に設けられた電極として機能するものと認められ、かつ、当該「ソース電極２１１」は、「ソース領域２０６」に接続され、「ソース領域２０６」に設けられた電極としても機能するものであるから、上記アの対比判断をも踏まえるに、本願補正発明と引用発明とは、「ソース領域」に「電極」を設け、また、「ボディ領域」の「第１導電型の拡散領域の表面に形成された電極」として、「ボディ領域」に「電極」を設ける点において共通する。
　
コ　引用発明の「ｐ＋＋型のベースコンタクト領域２０７」は、「ｐ＋型のウェル領域２０５」と比較して、明らかにｐ型不純物が高濃度であると認められること、また、「ボディコンタクト領域２１２がｐ＋＋型のベースコンタクト領域２０７と同一の濃度で構成されている」ものであることに鑑みると、「ボディコンタクト領域２１２」も、「ｐ＋型のウェル領域２０５」と比較して、明らかにｐ型不純物が高濃度である領域と認められる。そして、上記アの対比判断をも踏まえるに、本願補正発明と引用発明とは、「ボディ領域の表面の複数に分割されたソース領域の間に、前記ソース領域から間隔おいて挿入されて前記ボディ領域よりも高濃度の第１導電型の拡散領域を設け」ている点で共通する。
　
（３−２）以上によれば、本願補正発明と引用発明とは、 
「支持基板と、前記支持基板上に形成される埋め込み酸化膜と、前記埋め込み酸化膜上に形成される第２導電型の半導体層と、前記半導体層の表面に選択的に形成される第１導電型のボディ領域と、前記ボディ領域の端の表面に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるゲート電極と、前記ボディ領域内に形成されて前記ゲート電極に隣接する第２導電型のソース領域と、前記半導体層の表面に前記ボディ領域から離れて形成される第２導電型のドレイン領域と、前記ドレイン領域に電極を設け、前記ソース領域と前記ボディ領域に接続する電極を設け、前記ドレイン領域の表面パターンの端部の一部が実質的に円弧形状であり、かつ前記円弧形状のドレイン領域全周囲を前記ボディ領域と前記ゲート電極もしくはフィールドプレートで環状に囲んでおり、さらに前記円弧形状のドレイン領域周囲を部分的に前記ソース領域が複数の領域に分割されて環状に囲んでいる横型ＭＯＳトランジスタにおいて、
　前記ボディ領域の表面の複数に分割されたソース領域の間に、前記ソース領域から間隔をおいて挿入されて前記ボディ領域よりも高濃度の第１導電型の拡散領域を設けることを特徴とする横型ＭＯＳトランジスタ。」である点で一致し、以下の点で相違する。 
　
（相違点１）
　本願補正発明は「前記ソース領域と前記ドレイン領域と前記ボディ領域と前記支持基板とにそれぞれ電極を設ける」、すなわち、これら領域ごと個別にそれぞれ電極を設けるものであるのに対し、引用発明は、ドレイン領域に電極を設け、かつ、前記ソース領域と前記ボディ領域に接続する電極を設けている点では本願補正発明と共通するものの、「ソース領域」、「ボディ領域」及び「支持基板」それぞれ個別には電極を設けていない点。
　
（相違点２）
　本願補正発明は、「円弧形状のドレイン領域の直径」が「３０μｍ〜３００μｍ」に設定される構成を有しているのに対し、引用発明はそのような構成を有していない点。
　
（相違点３）
　本願補正発明は、「円弧形状のドレイン領域の直径」が「環状に囲んでいるソース領域と」「ゲート電極が接する部分の全長に対して、１０分の１倍から等倍の範囲の大きさに設定」される構成を有しているのに対し、引用発明はそのような構成を有していない点。
　
（相違点４）
　本願補正発明は、「ソース領域の表面に形成された電極」と「ボディ領域」の「第１導電型の拡散領域の表面に形成された電極とを多結晶半導体膜で形成される抵抗体を介して電気的に接続することにより、前記抵抗体をソース電流が流れ」る構成を有しているのに対し、引用発明はそのような構成を有していない点。
　
（４）相違点についての当審の判断 
（４−１）相違点１及び４について
ア　一般に、「支持基板と、前記支持基板上に形成される埋め込み酸化膜と、前記埋め込み酸化膜上に形成される第２導電型の半導体層」とからなる、いわゆる「ＳＯＩ基板」上に「横型ＭＯＳトランジスタ」が形成された半導体装置において、「支持基板」に個別の「電極」を設けることは、当業者における周知技術（以下「周知技術１」という。）である。
　例えば、本願の出願前に国内において頒布された特開２０００−２５２４６７号公報（以下「周知例１」という。）には、「支持基板」に設けられる周知技術１の「電極」に相当するものとして、図１及び図４とともに、「基板電極１５」（０００９段落及び００２２段落）が記載されている。
　また、本願の出願前に国内において頒布された特開２００１−００７３３９号公報（以下「周知例２」という。）には、「支持基板」に設けられる周知技術１の「電極」に相当するものとして、図７とともに、「半導体支持基板１０の裏面」に形成された「基板電極」（０００７段落）が記載されている。
　
イ　一般に、ＭＯＳトランジスタのボディ領域とソース領域との間に「抵抗体」を形成することにより、寄生バイポーラトランジスタの動作を防止することは、当業者における周知技術（以下「周知技術２」という。）である。
　例えば、本願の出願前に国内において頒布された特開２０００−１７４１３３号公報（以下「周知例３」という。）には、周知技術２の「抵抗体」に相当するものとして、図３とともに、「比較的小さな抵抗（２６）」（００１２段落）が記載されている。
　また、本願の出願前に国内において頒布された特開平０５−１２１７４６号公報（以下「周知例４」という。）には、周知技術２の「抵抗体」に相当するものとして、図１及び図２とともに、「抵抗体１１」が記載されている。
　
ウ　さらに、ＭＯＳトランジスタに接続される抵抗体を絶縁膜上に形成される「多結晶半導体膜」とすることは、当業者における周知技術（以下「周知技術３」という。）である。
　例えば、本願の出願前に国内において頒布された特開平０３−０７６２６４号公報（以下「周知例５」という。）には、周知技術３の「多結晶半導体膜」に相当するものとして、第２図とともに、絶縁膜１７に挟まれた「多結晶シリコン層１９」（第３ページ左下欄第７行）が記載されている。
　また、本願の出願前に国内において頒布された特開２００１−１８６００３号公報（以下「周知例６」という。）には、周知技術３の「多結晶半導体膜」に相当するものとして、図６とともに、フィールド酸化膜上に「ゲートポリシコンを所望のサイズでパターニングすることによって構成した」、抵抗素子１７としての機能を果たす膜が記載されている。
　
エ　そうすると、本願補正発明のように「支持基板」に個別の「電極」を設け、ＭＯＳトランジスタのボディ領域とソース領域との間に「抵抗体」を形成し、また、かかる「抵抗体」を絶縁膜上に形成される「多結晶半導体膜」とすることは、上記ア〜ウの周知例１〜２に例示される周知技術１、周知例３〜４に例示される周知技術２、及び周知例５〜６に例示される周知技術３を勘案することにより、引用発明に基づき、当業者が適宜なし得たことである。 
　
オ　またその際、引用発明の「ＳＯＩ−ＬＤＭＯＳＦＥＴ」における「ソース領域」と「ボディ領域」に接続する「電極」を、それぞれの領域に対応させて個別に設けるとともに、「抵抗体」を構成する「多結晶半導体層」が、それら電極間の半導体層表面に当然設けられる絶縁膜上に形成された態様となすことは、上記エのようにボディ領域とソース領域との間に「抵抗体」を形成するにあたり、当業者が自然になし得た設計的事項である。
　
カ　したがって、本願補正発明の上記相違点１及び４に係る構成は、周知技術１〜３を勘案することで、引用発明に基づき、当業者が容易になし得たことである。
　
（４−２）相違点２及び３について
ア　一般に、横型ＭＯＳトランジスタにおける円弧形状のドレイン領域の直径が小さくなりすぎると、耐圧低下の不具合が発生することは、当業者において周知の技術事項（以下「周知技術４」という。）である。
　例えば、本願の出願前に国内において頒布された特開平１０−０４１５０１号公報（以下「周知例７」という。）には、図７とともに、
「【０００４】
…（中略）…
ドレインを細くしてゆくとドレイン端部の曲率半径が小さくなり電界が集中してＤＭＯＳ  ＦＥＴの耐圧がおお幅に低下する。図７は耐圧低下のシミュレーション結果と実験データを示す。ドリフトチャンネル長Ｌｄが２０μｍの場合ドレイン層２の曲率半径Ｒｄが１０μｍになると耐圧は５０Ｖ近くも低下することが分かる。」
と記載され、また、本願の出願前に国内において頒布された特開平１１−０８７６９６号公報（以下「周知例８」という。）には、図６とともに、
「【００２６】そこで活性層の厚さｔSOI を２０μｍ一定にしてｎ+ 形ドレイン領域３とｐ形ウェル領域４との間の距離Ｌd を３０μｍ〜６０μｍの範囲で種々変えて、各々のＬd についてｎ+ 形ドレイン領域３の曲率半径ｒD を１０μｍ〜１００μｍの間で変化させた場合の耐圧の変化を図６に示す。ここに、図６中のイ（○）はＬd を６０μｍとした場合、ロ（△）はＬd を５０μｍとした場合、ハ（▲）はＬd を４０μｍとした場合、ニ（●）はＬd を３０μｍとした場合、それぞれの測定結果を示す。図６より、Ｌd を大きくするにつれて耐圧が高くなり、Ｌd を５０μｍ以上にすればｎ+ 形ドレイン領域３の曲率半径ｒD が２０μｍ以上の場合に５００Ｖ以上の耐圧が得られることがわかる。」
と記載され、ともに周知技術４のごとく、ドレイン領域の曲率半径、すなわち、円弧形状のドレイン領域の直径が小さくなるほどに、ＭＯＳＦＥＴの耐圧が低下することが示唆されている。
　したがって、引用発明の「ＳＯＩ−ＬＤＭＯＳＦＥＴ」について、円弧形状のドレイン領域の直径を小さくしすぎないものとすることは、当業者が適宜なし得たことである。
　
イ　引用発明の「ＳＯＩ−ＬＤＭＯＳＦＥＴ」について、半導体素子の集積度、製造コスト、素子特性のばらつき等の設計上当然に勘案すべき諸観点に照らし、横型ＭＯＳトランジスタにおける円弧形状のドレイン領域の直径を大きくしすぎないものとすることは、当業者が適宜なし得たことである。
　
ウ　引用例１の０００９段落には、「ボディコンタクト領域８１２」を設けた構造、すなわち、図８に示されるように、それによってソース領域８０６が分割された構造の「ＳＯＩ−ＬＤＭＯＳＦＥＴ」について、「アバランシェ耐量やＥＳＤ耐量」の「向上」の効果がもたらされる一方、「実効的なチャネル幅が減少し、オン抵抗が増大するという問題点を有する」ことが、従来の技術として示唆されている。
　そして、引用発明の「ＳＯＩ−ＬＤＭＯＳＦＥＴ」を得るにあたり、これら従来の技術に示唆された「アバランシェ耐量やＥＳＤ耐量」と「オン抵抗」との関係や、上記イに述べたような諸観点を総合的に勘案することで、複数に分割された「ソース領域２０６」と「ドレイン領域２０４」との配置バランスを調整し、「円弧形状のドレイン領域の直径」と「環状に囲んでいるソース領域と」「ゲート電極が接する部分の全長」との比を、適切な範囲のものとすることは、当業者が適宜なし得た設計的事項である。
　
エ　本願補正発明の「円弧形状のドレイン領域の直径」の範囲について、その下限値の「３０μｍ」は、「最も電流集中するドレイン近傍での電流密度を低減することができ、さらにポテンシャル分布の湾曲を緩やかにできて、電界を低減することができる」（００１７段落）との効果を得るため、また、その上限値の「３００μｍ」は、「チップ面積が増加してコストアップにつながる」（００１２段落）ことを避けるため、それぞれ単なる目安として設定されたものと認められる。
　
オ　本願補正発明の「円弧形状のドレイン領域の直径」について「環状に囲んでいるソース領域と」「ゲート電極が接する部分の全長に対して」定められた大きさの範囲は、その下限値の「１０分の１倍」は、「オン耐圧」として「５００Ｖ以上が得られる」（００３５段落）ようにするため、また、その上限値の「１倍」は、「チャネル抵抗が増加して、オン抵抗あるいはそのばらつきの増加を招く」（００３７段落）ことを避けるため、それぞれ単なる目安として設定されたものと認められる。
　
カ　しかしながら、本願の明細書、特許請求の範囲及び図面の記載並びに本願出願時の技術常識に照らしても、本願補正発明に特定されない設計上の諸要素、すなわち、「ソース領域」や「ドレイン領域」が設けられる「第２導電型の半導体層」の材質や、「ドレイン領域」におけるドーパント濃度等とは無関係に、上記エ及び上記オで検討したような２つの範囲を本願補正発明で特定したことのみにより、格別の効果が奏されるとは認められないから、これら２つの範囲に係る上限値及び下限値のそれぞれに、臨界的意義があるものとも認められない。
　
キ　そうすると、引用発明において、上記アの周知例７〜８に例示される周知技術４や上記イ〜ウに示したような諸観点を勘案することにより、本願補正発明の上記相違点２及び３に係る構成を満足する設計をなすことは、それを妨げる格別な事情もなく、当業者が適宜なし得たことである。
　
（４−３）相違点についての判断についてのまとめ 
　以上のとおり、本願補正発明の上記相違点１〜４に係る構成は、周知技術を勘案した設計を行うことで、引用発明に基づき、当業者が容易に想到し得たものである。
　したがって、本願補正発明は、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。 
　
（５）独立特許要件についての判断のまとめ 
　本件補正は、本願補正発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しない。 
　 
５．補正の却下の決定のむすび 
　以上のとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について 
　平成２１年４月２４日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし５に係る発明は、平成１９年２月２日付けの手続補正により補正された特許請求の範囲の請求項１ないし５に記載されている事項により特定されるとおりのものである。 
　そして、そのうちの請求項１に係る発明（以下「本願発明」という。）は、その請求項１に記載されている事項により特定される、上記第２．１．の「本件補正前」の箇所に記載したとおりのものである。　
　 
　一方、本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由に引用された引用例１（特開２０００−３０７１２３号公報）には、上記第２．４．（２）で認定したとおりの事項、及び発明（引用発明）が記載されているものと認められる。 
　そして、本願発明に対して技術的限定を付加した発明である本願補正発明は、上記第２．４．において検討したとおり、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであることは明らかである。 
　したがって、本願発明は特許法第２９条第２項の規定により特許を受けることができない。 
　 
第４．むすび 
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。 
　よって、上記結論のとおり審決する。