(57)【特許請求の範囲】
【請求項１】
レジスタとコンパレータとモード制御部とを含んで構成される入力制御部と、前記入力制御部に接続される連想メモリブロックと、
を含み、
前記連想メモリブロックの各ワード回路は、前記入力制御部の第１のサーチラインに接続されるｋビットの第１段サブワード回路と、前記入力制御部の第２のサーチラインに接続されるｎ−ｋビット（ここで、ｎ−ｋ＞ｋである）の第２段サブワード回路と、前記第１段サブワード回路と前記第２段サブワード回路とを接続するセグメント化回路と、を備え、
前記第２段サブワード回路は、分割されたサブ−サブワード回路と、前記サブ−サブワード回路のそれぞれに接続されるローカル一致回路と、前記サブ−サブワード回路全体のグローバル一致回路とからなり、
前記サブ−サブワード回路のそれぞれには、前記入力制御部から検索ワードが並列に送出され、前記検索ワードと前記サブ−サブワード回路のそれぞれにおいて記憶されているワードとの一致が前記ローカル一致回路で判定され、
前記ローカル一致回路の全ての出力は、前記グローバル一致回路に入力される、半導体記憶装置。
【請求項２】
前記サブ−サブワード回路はｋビットである、請求項１に記載の半導体記憶装置。
【請求項３】
前記入力制御部は、高速モード及び低速モードで動作する、請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記入力制御部は、前記第１段サブワードが検索ワードと一致しないと判定した場合には、異なる入力に対して連続的に一致動作を続けるように前記高速モードで動作する、請求項３に記載の半導体記憶装置。
【請求項５】
前記入力制御部は、前記第１段サブワードが検索ワードと一致すると判定した場合には、前記低速モードで動作する、請求項３又は４に記載の半導体記憶装置。
【請求項６】
前記連想メモリブロックの検索において、各ワード回路は次の検索を行う前にマッチ線が充電され、前記ワード回路内において一致したマッチ線だけが、前記ワード回路内で生成された局所的制御信号により充電される、請求項１〜５の何れかに記載の半導体記憶装置。
【請求項７】
前記連想メモリブロックの検索において、各ワード回路は次の検索を行う前にマッチ線が充電され、前記ワード回路のグローバル一致回路の動作の後で前記ワード回路のマッチ線が充電される、請求項１〜５の何れかに記載の半導体記憶装置。
【請求項８】
前記ローカル一致回路は、ワード毎に非同期又は同期して制御される、請求項１〜７の何れかに記載の半導体記憶装置。
【請求項９】
前記入力制御部は、同期信号又は非同期信号により駆動される、請求項１〜８の何れかに記載の半導体記憶装置。
【請求項１０】
前記連想メモリブロックは、２値の連想メモリセルからなる、請求項１〜９の何れかに記載の半導体記憶装置。
【請求項１１】
前記連想メモリブロックは、３値の連想メモリセルからなる、請求項１〜９の何れかにに記載の半導体記憶装置。
【請求項１２】
前記ワード回路は、自律事前充電回路を含んで構成されている、請求項６又は７に記載の半導体記憶装置。
【請求項１３】
前記ローカル一致回路を、ワード毎に非同期で制御し、
検索ワードと記憶されているワードの一致を判定する一致操作の後で、一致したワードのマッチラインを、局所的制御信号により自律事前充電し、自律事前充電における遅延時間ＴＰＡを、前記連想メモリブロックのサイクルタイムＴＣＡに影響しないように動作させる、請求項８に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその駆動方法に関する。さらに、詳しくは、本発明は、高速でかつ低消費電力で動作する、半導体記憶装置及びその駆動方法に関する。
【背景技術】
【０００２】
半導体メモリの一種である連想メモリ（Content-Addressable Memory、以下、ＣＡＭと略す。）は、高速かつ低電力な機能メモリとして使用されている。ＣＡＭは、入力される検索ワードを記憶されたワードと比較するルックアップテーブルの機能を有しており、ＣＡＭは、完全に並列で等しい検索方法で一致したワードを高速で出力する。
【０００３】
ＣＡＭは、パラメトリック曲線の抽出（非特許文献１参照）、デジタル画像処理変換の特徴抽出法で用いられるハフ（Hough）変換（非特許文献２参照）、データ圧縮のアルゴリズムの一種であるLempel-Ziv変換（非特許文献３参照）、人体通信の制御装置（非特許文献４参照）、周期事象発生器（非特許文献５参照）、キャッシュメモリ（非特許文献６参照）、ウィルス検出用プロセッサ（非特許文献７参照）等に使用されている。
【０００４】
現在では、ＣＡＭは、主としてネットワークルータやネットワークスイッチのパケット制御に用いられている（非特許文献８〜１１参照）。
【０００５】
図１８は、従来のＣＡＭの構成を示すブロック図である。図１８に示すように、従来のＣＡＭ１００は、入力制御部１０２と、記憶領域であるワードブロック１０３と、符号器１０４を含んで構成されている。検索ワードは、サーチライン（Search Line、以下、ＳＬと略す。）から記憶されているワードブロック（テーブルとも呼ぶ。）１０３に送出される。ＣＡＭ１００中のビット数は通常３６から１４４ビットである。典型的なＣＡＭ１００中のワードブロックの数は数百から３万２千位である。各入力又はワード回路は、数ダースのＣＡＭセルを含んでいる。各ワードブロック１０３は、検索ワードと記憶されたワードが一致しているか又は不一致であるかを示すマッチライン（Match Line、以下、ＭＬと略す。）を有している。
【０００６】
入力される検索ビットに伴う各ＣＡＭセルにおける比較の結果は、ＣＡＭセルに付属してマッチライン（ＭＬ）に接続されるパストランジスタのオフかオンかにより決定される。ＭＬは符号器１０４に接続されている。符号器１０４は、ＭＬが一致した状態にある２値の一致した場所（アドレス）を生成する。
【０００７】
ワードブロック又はワード回路は、通常、ダイナミック論理で構成されており（非特許文献１２参照）、ＮＯＲ型（非特許文献１２参照）又はＮＡＮＤ型（非特許文献１３〜１５参照）の構造に分類されている。
【０００８】
ＮＯＲ型のワード回路において、ＮＯＲ型のＣＡＭセルのパストランジスタはＭＬと接地ライン（グランドラインとも呼ばれている。）との間に並列に接続されているので、ワード回路は高速で動作する。ＣＡＭでは記憶されているワードの殆どが入力の検索ワードと不一致であるので、殆どのワード回路は不一致の状態である。このため、不一致のワード回路は、ＮＯＲ型のセル中のＭＬ容量を高頻度で放電することになり、大きな電力を消費する。
【０００９】
上記ＮＯＲ型のＣＡＭセルは高速であるが、消費電力が大きい。このため、雑音耐性を有しＭＬの消費電力を低減するために、低電圧化の試みとして電流駆動型の回路が提案されている（非特許文献１６及び１７参照）。
【００１０】
一方、ＮＡＮＤ型のＣＡＭセルは、ＮＡＮＤ型のワード回路において、パストランジスタがＭＬと接地ラインとの間に直列に接続されているので、ワード回路は中速で動作する。一致したワード回路だけがＭＬ容量を放電するので、ＮＡＮＤ型のワード回路は、ＮＯＲ型のワード回路に比較して、消費電力は低下する。
【００１１】
上記ＮＡＮＤ型のＣＡＭセルは、消費電力が小さいが、中速である。このため、ＮＡＮＤ型のＣＡＭセルのスループットを増大させるために、ＰＦ−ＣＤＰＤ（pseudo-footless clock-and-data precharged dynamic）ゲートという回路が提案されている（非特許文献１４及び１５参照）。
【００１２】
従来の同期式のＣＡＭでは、次に検索されるワードは、現在の検索が完了してから有効にされる。一致動作の最悪の場合の遅延時間は、通常はワードのビット数に比例するので、従来の同期式のＣＡＭのスループットは、ＣＡＭのワードのビット数によって制限される。
【００１３】
ＣＡＭは数百以上のワードを記憶するメモリセルと入力データ間の検索を並列に行い、一致ワードのアドレスを出力する。従来の同期式のＣＡＭでは、全体をクロック信号で一括制御しており、その速度はワード回路のビット長による全体遅延で決定されていた。インターネットの次世代プロトコル（通信手順）であるＩＰｖ６においてはそのワードのビット長は１４４ビット以上にも達し、ＣＡＭの速度を低下させる要因となっている。さらに、近年のネットワークトラフィックの増加により、記憶すべきエントリ数も増え、消費電力が増大している。
【００１４】
従来のＣＡＭワード回路方式として、低電力化のためのワード回路のセグメント化手法が知られている。この手法では、ワード回路のセグメント化により、初めに先頭の数ビットの検索を行い、一致及び不一致を判定し、残りの大半の部分のワード回路の動作を停止させることで、低電力化を図っていた。しかし、この方法では、セグメント間にセンスアンプなどを追加する必要があり、遅延が増大する要因となっていた。このワード回路全体の遅延は、各セグメントの遅延と各々のセンスアンプの遅延の合計で決定される。
【００１５】
このセグメント化手法における低電力化効果を保ちつつ、高速動作を実現する方法として、アーキテクチャレベルでは、ＣＡＭセルのスループットを増大させるために、パイプラインを用いた回路が提案されている（非特許文献１８、１９参照）。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００６−２３６５１５
【非特許文献】
【００１７】
【非特許文献１】M. Meribout, T. Ogura, and M. Nakanishi, “On using the CAM concept for parametric curve extraction,” IEEE Transactions on Image Processing, vol.9, no.12, pp.2126-2130, Dec. 2000
【非特許文献２】M. Nakanishi and T. Ogura, “A real-time CAM-based Hough transform algorithm and its performance evaluation,” in Proc. 13th International Conference on Pattern Recognition, 1996, vol.2, pp.516-521, Aug.1996
【非特許文献３】D. J. Craft, “A fast hardware data compression algorithm and some algorithmic extensions,” IBM Journal of Research and Development, vol.42, no.6, pp.733-746, Nov. 1998
【非特許文献４】S. Choi, S.-J. Song, K. Sohn, H. Kim, J. Kim, N. Cho, J.-H. Woo, J. Yoo, and H.-J. Yoo, “A 24.2-mW dual-mode human body communication controller for body sensor network,” in Proc. 32nd European Solid-State Circuits Conference, 2006, pp.227-230, Sept. 2006
【非特許文献５】S. Choi, K. Sohn, J. Kim, J. Yoo, and H.-J. Yoo, “A TCAM-based periodic event generator for multi-node management in the body sensor network,” in Proc. Asian Solid-State Circuits Conference, 2006, pp.307-310, Nov. 2006
【非特許文献６】P.-F. Lin and J. Kuo, “A 1-V 128-kb four-way set-associative cmos cache memory using wordline-oriented tag-compare (WLOTC) structure with the content-addressable-memory (CAM) 10-transistor tag cell,” IEEE Journal of Solid-State Circuits, vol.36, no.4, pp.666-675, Apr. 2001
【非特許文献７】C.-C. Wang, C.-J. Cheng, T.-F. Chen, and J.-S. Wang, “An adaptively dividable dual-port bitcam for virus-detection processors in mobile devices,” IEEE Journal of Solid-State Circuits, vol.44, no.5, pp.1571-1581, May 2009
【非特許文献８】N.-F. Huang, K.-B. Chen, and W.-E. Chen, “Fast and scalable multi-TCAM classification engine for wide policy table lookup,” in Proc.19th International Conference on Advanced Information Networking and Applications, 2005, vol.1, pp.792-797, March 2005
【非特許文献９】M. Kobayashi, T. Murase, and A. Kuriyama, “A longest prefix match search engine for multi-gigabit IP processing,” in IEEE International Conference on Communications, 2000, vol.3, pp.1360-1364, 2000
【非特許文献１０】Y. Tang, W. Lin, and B. Liu, “A TCAM index scheme for IP address lookup,” in Proc. First International Conference on Communications and Networking in China, pp.1-5, Oct. 2006
【非特許文献１１】N.-F. Huang, W.-E. Chen, J.-Y. Luo, and J.-M. Chen, “Design of multifield IPv6 packet classifiers using ternary CAMs,” in Proc. Global Telecommunications Conference, 2001, vol.3, pp.1877-1881, 2001
【非特許文献１２】K. Pagiamtzis and A. Sheikholeslami, “Content-addressable memory (CAM) circuits and architectures: a tutorial and survey,” IEEE Journal of Solid-State Circuits, vol.41, no.3, pp.712-727, March 2006
【非特許文献１３】F. Shafai, K. Schultz, G. Gibson, A. Bluschke, and D. Somppi, “Fully parallel 30-MHz, 2.5-Mb CAM,” IEEE Journal of Solid-State Circuits, vol.33, no.11, pp.1690-1696, Nov. 1998
【非特許文献１４】H.-Y. Li, C.-C. Chen, J.-S. Wang, and C. Yeh, “An AND-type matchline scheme for high-performance energy-efficient content addressable memories,” IEEE Journal of Solid-State Circuits, vol.41, no.5, pp.1108-1119, May 2006
【非特許文献１５】C.-C. Wang, J.-S. Wang, and C. Yeh, “High-speed and low-power design techniques for TCAM macros,” IEEE Journal of Solid-State Circuits, vol.43, no.2, pp.530-540, Feb. 2008
【非特許文献１６】I. Arsovski, T. Chandler, and A. Sheikholeslami, “A ternary content addressable memory (TCAM) based on 4T static storage and including a current-race sensing scheme,” IEEE Journal of Solid-State Circuits, vol.38, no.1, pp.155-158, Jan. 2003
【非特許文献１７】I. Arsovski and A. Sheikholeslami, “A mismatch-dependent power allocation technique for match-line sensing in content-addressable memories,” IEEE Journal of Solid-State Circuits, vol.38, no. 11, pp.1958-1966, Nov. 2003
【非特許文献１８】K. Pagiamtzis and A. Sheikholeslami, “Pipelined Match-Lines and Hierarchical Search-Lines for Low-Power Content-Addressable Memories,” IEEE Custom Integrated Circuits Conference, pp. 383-386, 2003
【非特許文献１９】K. Pagiamtzis and A. Sheikholeslami, “A low-power content-addressable memory (CAM) using pipelined hierarchical search scheme,” IEEE Journal of Solid-State Circuits, vol.39, no.9, pp.1512-1519, Sept. 2004
【非特許文献２０】C. Zukowski and S.-Y. Wang, “Use of selective precharge for low-power on the match lines of content-addressable memories,” in Proc. International Workshop on Memory Technology, Design and Testing, 1997, pp.64-68, Aug. 1997
【非特許文献２１】S. Baeg, “Low-power ternary content-addressable memory design using a segmented match line,” IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 55, no. 6, pp. 1485 -1494, July 2008.
【非特許文献２２】S. Choi, K. Sohn, and H.-J. Yoo, “A 0.7-fJ/bit/search 2.2-ns search time hybrid-type TCAM architecture,” IEEE Journal of Solid-State Circuits, vol. 40, no.1, pp.254-260, Jan. 2005
【非特許文献２３】C.-S. Lin, J.-C. Chang, and B.-D. Liu, “A low-power precomputation-based fully parallel content-addressable memory,” IEEE Journal of Solid-State Circuits, vol.38, no.4, pp.654-662, Apr. 2003
【非特許文献２４】P.-T. Huang and W. Hwang, “A 65 nm 0.165 fJ/bit/search 256×144 TCAM macro design for IPv6 lookup tables,” IEEE Journal of Solid-State Circuits, vol.46, no.2, pp.507-519, Feb. 2011
【非特許文献２５】S. Hanzawa, T. Sakata, K. Kajigaya, R. Takemura, and T. Kawahara, “A large-scale and low-power CAM architecture featuring a one-hot-spot block code for IP-address lookup in a network router,” IEEE Journal of Solid-State Circuits, vol.40, no.4, pp.853-861, April 2005
【発明の概要】
【発明が解決しようとする課題】
【００１８】
従来の、ＣＡＭを低電力化するためのワード回路におけるセグメント化手法では、遅延時間が増大し高速で動作しなかった。
【００１９】
上記のセグメント化手法における低電力化効果を保ちつつ、高速動作を実現するパイプラインを用いる手法では、各セグメント間に挿入されるパイプラインレジスタによる消費電力の増加が非常に大きいことと、パイプラインレジスタを設けることによるチップ面積の増加が生じていた。
【００２０】
特許文献１に開示されたメモリを２重にする方式では、メモリが２倍必要であるため、面積及び消費電力における増加が非常に大きい。
【００２１】
本発明は、上記課題に鑑み、遅延時間が短く、低消費電力で動作する半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上記目的を達成するため、本発明の半導体記憶装置は、
レジスタとコンパレータとモード制御部とを含んで構成される入力制御部と、入力制御部に接続される連想メモリブロックと、を含み、
連想メモリブロックの各ワード回路は、入力制御部の第１のサーチラインに接続されるｋビットの第１段サブワード回路と、入力制御部の第２のサーチラインに接続されるｎ−ｋビット（ここで、ｎ−ｋ＞ｋである）の第２段サブワード回路と、第１段サブワード回路と第２段サブワード回路とを接続するセグメント化回路と、を備え、
第２段サブワード回路は、分割されたサブ−サブワード回路と、サブ−サブワード回路のそれぞれに接続されるローカル一致回路と、サブ−サブワード回路全体のグローバル一致回路とからなり、
サブ−サブワード回路のそれぞれには、入力制御部から検索ワードが並列に送出され、検索ワードとサブ−サブワード回路のそれぞれにおいて記憶されているワードとの一致がローカル一致回路で判定され、
ローカル一致回路の全ての出力は、グローバル一致回路に入力される。
【００２３】
上記構成において、好ましくは、サブ−サブワード回路はｋビットである。
上記構成において、好ましくは、入力制御部は高速モード及び低速モードで動作する。
上記構成において、好ましくは、入力制御部は、第１段サブワードが検索ワードと一致しないと判定した場合には、異なる入力に対して連続的に一致動作を続けるように高速モードで動作する。
上記構成において、好ましくは、入力制御部は、第１段サブワードが検索ワードと一致すると判定した場合には、低速モードで動作する。
上記構成において、好ましくは、連想メモリブロックの検索において、各ワード回路は次の検索を行う前にマッチ線が充電され、ワード回路内において一致したマッチ線だけが、ワード回路内で生成された局所的制御信号により充電される。
上記構成において、好ましくは、連想メモリブロックの検索において、各ワード回路は次の検索を行う前にマッチ線が充電され、ワード回路のグローバル一致回路の動作の後でワード回路のマッチ線が充電される。
上記構成において、好ましくは、ローカル一致回路はワード毎に非同期又は同期して制御される。
上記構成において、好ましくは、入力制御部は同期信号又は非同期信号により駆動される。
上記構成において、好ましくは、連想メモリブロックは、２値の連想メモリセル又は３値の連想メモリセルからなる。
上記構成において、好ましくは、ワード回路は自律事前充電回路を含んで構成される。
【００２５】
上記構成において、好ましくは、ローカル一致回路を、ワード毎に非同期で制御し、検索ワードと記憶されているワードの一致を判定する一致操作の後で、一致したワードのマッチラインを、局所的制御信号により自律事前充電し、自律事前充電における遅延時間ＴＰＡを、連想メモリブロックのサイクルタイムＴＣＡに影響しないように動作させる。
【発明の効果】
【００２６】
本発明によれば、ワード単位での独立制御に基づく高速かつ低電力のＣＡＭを提供することができる。つまり、従来の同期式のＣＡＭにおける、最悪のケースとも言うべきワード回路の全体遅延ではなく、セグメント化された先頭の部分ワード回路における小さな部分遅延によって検索動作のサイクル時間が決定され、従来式のＣＡＭよりも高速動作が可能である。
【００２７】
さらに、ワード回路実現手法として、ワード単位での独立動作のために非同期式制御方式を用いることで、パイプラインレジスタなどを利用せず、クロック信号による消費電力を低減すると同時に、最悪遅延によらない回路実現が可能となる。もちろん、ワード単位での独立動作のために同期式回路でも実現可能である。本発明に基づくワード回路をセグメント化することにより、従来から知られているセグメント化手法での低電力化効果も併せ持っている。
【図面の簡単な説明】
【００２８】
【図１】本発明の半導体記憶装置の構成を示すブロック図である。
【図２】ｍ＝１としたときの入力制御部の構成を示すブロック図である。
【図３】高速モードで動作する入力制御部とＣＡＭブロックのタイムチャートである。
【図４】低速モードで動作する入力制御部とＣＡＭブロックのタイムチャートである。
【図５】プリチャージのブロック図である。
【図６】一致の場合のブロック図である。
【図７】不一致の場合のブロック図である。
【図８】２値のＮＡＮＤ型のＣＡＭセルの回路図である。
【図９】本発明の位相オーバラップ処理に基づく自律制御によるワード回路のブロック図である。
【図１０】図９の自律制御によるワード回路の動作を説明するタイムチャートである。
【図１１】同期型のワード回路のブロック図である。
【図１２】図１１の動作を説明するタイムチャートである。
【図１３】本発明のＣＡＭのワード回路を示す回路図である。
【図１４】図１３のワード回路の動作を示すタイムチャートである。
【図１５】本発明の最小加工寸法が９０ｎｍのＣＡＭについて、シミュレーションの結果を示すタイミングチャートである。
【図１６】本発明の自律制御をしたＣＡＭと比較例のＣＡＭのサイクル時間を比較した図である。
【図１７】ＴＣＡＭの回路図である。
【図１８】従来のＣＡＭの構成を示すブロック図である。
【発明を実施するための形態】
【００２９】
以下、図面を参照しながら本発明の実施形態を具体的に説明する。
（ワード重畳型検索）
図１は、本発明のワード重畳型検索（Word Overlapped Search、以下、ＷＯＳ方法と略称する。）を用いた半導体記憶装置１の構成を示すブロック図である。
図１に示すように、本発明の半導体記憶装置１は、ＣＡＭブロック２と入力制御部３を含んで構成されている。本発明の半導体記憶装置１は、連想メモリであり、ＣＡＭ（Content-Addressable Memoryの略記号）とも呼ばれる。
ＣＡＭブロック２は、ｎビットのワードを記憶する複数のワード（ｗ語）のワードブロック４を含んでいて、自律制御又は同期制御により動作する。
ワードブロック４は、小さなｋビットのサブワード４ａとこのｋビットのサブワード４ａに接続されるセグメント化回路５と、セグメント化回路５の出力側に接続される後段の（ｎ−ｋ）ビットのサブワード４ｂとから構成されている。つまり、ワードブロック４は、小さなｋビットのサブワード４ａと後段の大きな（ｎ−ｋ）ビットのサブワード４ｂとが、セグメント化回路５を介して分割されている。ｋビットのサブワード４ａは、入力制御部３のＳＬ１（サーチライン１）に接続されている。ｎ−ｋビットのサブワード４ｂは、入力制御部３のＳＬ２（サーチライン２）に接続されている。
【００３０】
このような分割方法は、後のワードブロック４の稼働率を減少させるために使用されている（非特許文献２０、２１）。
【００３１】
ワードとしては、２値を記憶させるｂｉｎａｒｙＣＡＭ（以下、ＢＣＡＭと略称する。）又は３値を記憶させるｔｅｒｎａｒｙＣＡＭ（以下、ＴＣＡＭと略称する。）に適用可能である。以下の説明では、特に断らない限り半導体記憶装置１は、ＢＣＡＭとして説明する。
【００３２】
半導体記憶装置１において、大部分の記憶されているワードが、一致動作により入力される検索ワードの最初の数ビットの検索で不一致となる。記憶されているワードが、一様乱数分布を有していると仮定する。最初のｋビットの検索で一致する確率は、下記（１）式で与えられる。
【００３３】
【数１】
0005998381.tif 000002
【００３４】
最初のｋビットの検索の後で、大部分の不一致のワードブロック４は使用されない。スループットを増大させるために、本発明では使用されないブロックを使用する。本発明の半導体記憶装置１では、検索するワードは、全部のワードブロック４の長い遅延時間（Ｔｓｌｏｗ）よりも第１のセグメントの短い遅延時間（Ｔ１ｓｔ）に基づく速度で処理する。つまり、最初のｋビットの検索が済むと同時に、次にｋビットのサブワード４ａが入力される。続くｋビットのサブワードが異なる限り、検索ワードは、短い遅延時間（Ｔ１ｓｔ）に基づく速度で使用していないで異なるワードブロック４に割り当てられる。
続くサブワードが同じであることが判明した場合、次の検索は、両方のセグメントにおいて現在の検索が完了したときに実行される。
【００３５】
このため、本発明の検索方法では、平均検索時間ＴＳＡは、下記（２）式で与えられる。
【００３６】
【数２】
0005998381.tif 000003
【００３７】
ここで、ｍは、比較される後段のサブワード数である。
【００３８】
入力データのスケジューリングは、同期的に動作する入力制御部３により制御される。
【００３９】
図２は、ｍ＝１としたときに入力制御部３の構成を示すブロック図である。
入力制御部３は、レジスタ１２〜１４と、ｋビットのコンパレータ１６と、モード制御部１８とを含んで構成されている。コンパレータ１６は比較回路や比較器とも呼ばれる。モード制御部１８は、高速及び低速の二つのモードで動作する。入力制御部３は、同期回路方式で設計されている。この方法は、検索ワードをＣＡＭブロック２中で検索する前に処理するので、事前計算法に分類される（非特許文献２０、２１）。
【００４０】
検索ワードは、ｋビットのサブワード４ａとｎ−ｋビットのサブワード４ｂに分割される。同じ第１のセグメントに一致する連続したｋビットのサブワード４ａを調べるために、これらのサブワードは、コンパレータ１６で比較される。これらのサブワードが同じでない場合には、入力制御部３は、Ｔ１ｓｔという時間で検索ワードをＣＡＭブロック２に送出する。
【００４１】
図３は、高速モードで動作する入力制御部３とＣＡＭブロック２のタイムチャートである。
図３に示すように、入力制御部３は、ｋビットのサブワード（Ｄ１）４ａと、ｎ−ｋビットのサブワード（Ｄ２）４ｂを、それぞれ異なるサイクルにＳＬ１ラインとＳＬ２ラインに送出する。
最初に、Ｄ１１がｋビットの第１のセグメント（ＭＬ１０）に一致し、一致した結果はセグメント化回路５に記憶（ストア）される。  ２番目に、Ｄ２１がｎ−ｋビットのサブワード４ｂがｋビットの後のセグメント（ＭＬ２０）に一致する。同時に、Ｄ１２が別の最初のセグメント（ＭＬ１０）中で処理される。連続したサブワードＤ１が異なる場合、この別の最初のセグメントは、一つ前の一致動作の際に不一致と判定されているため、ワード回路の内部状態がそのまま保持されている。一致動作とは、検索するワードと記憶されているワードの一致を判定する操作である。この操作を行う回路が一致回路である。このため、異なる入力に対して連続的に一致動作を続けることが可能となる。連続したＤ１が同じ場合には、入力制御部３は低速モードで動作する。
【００４２】
図４は、低速モードで動作する入力制御部３とＣＡＭブロック２のタイムチャートである。
各ワード回路は、一度一致と判定されるとＭＬが放電されるため、次の検索、つまり、一致動作を行う前にＭＬを事前充電する必要がある。連続したＤ１が同じ場合、同じワード回路においてＭＬが放電されることになり、前段と後段のセグメントにおける一致動作が完了し、ＭＬの事前充電が完了するまで、待機する必要がある。このように、低速モードにおいては、入力制御部３は現在の検索がＣＡＭブロック２で完了するまでは、新規に検索するワードの送出を停止する。低速モードにおける遅延時間は、下記（３）式で与えられる。
【００４３】
【数３】
0005998381.tif 000004
【００４４】
ここで、Ｔｒｅｇ、Ｔ２ｎｄ、Ｔｍａｒｇｉｎｅは、それぞれ入力制御部３からＣＡＭブロック２までの遅延時間、ｎ−ｋビットの後のセグメントの遅延時間、低速から高速へのモード遷移の遅延時間である。
【００４５】
低速モードの後で、入力制御部３は、高速モードで動作する。  実際に、入力制御部３のＳＬから入力された検索ワードがワードブロック４中で一致したとき、ワードブロック４はＴｓｌｏｗの間使用できない。このため、上記（２）式中の比較される後段のサブワード数であるｍは、下記（４）式で与えられる条件を満たす必要がある。
【００４６】
【数４】
0005998381.tif 000005
【００４７】
ｋ＝８とし、上記（２）式で与えられる平均検索時間ＴＳＡが殆どＴ１ｓｔで決まるとする。さらに、入力制御部３のコンパレータ１６は小さいとする。
【００４８】
（従来のＣＡＭ）
一方、従来の同期型のＣＡＭでは、次の検索ワードは、現在の検索が完了した後で割り当てられる。従って、従来の同期型のＣＡＭの検索時間（ＴＳＳ）は、下記（５）式で与えられる。
【００４９】
【数５】
0005998381.tif 000006
【００５０】
ここで、Ｔ２ｎｄはｎ−ｋビットの後段のセグメントの遅延時間で決まる。例えば、インターネットの次世代プロトコル（通信手順）であるＩＰｖ６のアドレスの検索に適用する場合には、ワードのビット長は１４４ビットである。つまり、ＩＰｖ６のようにｎが１４４でｋが８の場合、ｎ−ｋは１３６である。
【００５１】
本発明の半導体記憶装置１の動作について説明する。
例えば、ワード検索を２段階に分割し、１段目の検索では先頭の数ビットのみのワード検索を行う。半導体記憶装置１では先頭の数ビットのワード検索で大部分のワード回路を不一致と判断することができるため、大部分の２段目の長いワード回路は使用されず、内部状態が保持されているため、続けて次のワード検索を実行できる。この使用されていないワード回路に入力データをアサイン、つまり実行する制御回路を半導体記憶装置１の入力制御部３に組み込むことで、半導体記憶装置１は１段目の検索終了後に次のデータのワード検索を開始することができる。
【００５２】
これにより、半導体記憶装置１の速度は従来のＣＡＭのようにワードのビット長には依存せず、１段目の小さなワードのビット長による部分遅延に依存した高速動作が可能となる。
【００５３】
（位相オーバラップ処理）
次に、半導体記憶装置１のワードブロック４中の自律制御に基づく位相オーバラップ処理（Phase Overlapped Processing、以下、ＰＯＰと略称する。）について説明する。
図５〜８は、ＮＡＮＤ型セルのワード回路２０のブロック図を示し、図５はプリチャージのブロック図、図６は一致の場合のブロック図、図７は不一致の場合のブロック図、図８は、ＮＡＮＤ型のＢＣＡＭセル３０の回路図である。
図５に示すように、ＮＡＮＤ型のワード回路２０は、ＮＡＮＤ型セル中に直列接続されたパストランジスタ２１を使用して構成されている。ＮＡＮＤ型のワード回路２０は、ダイナミック論理により事前充電相（プリチャージ）及び評価相（エバリュエイト）という二つの相で動作する。事前充電相では、ＭＬ（マッチ線とも呼ぶ。）はＰ型ＭＯＳトランジスタ２１を介して充電される。
【００５４】
評価相では、もしも、図６に示すように検索ワードが記憶されているワードと同じ場合、ＣＡＭセル中の全てのパストランジスタ２１はオン状態である。ＣＡＭセルは、後述する図８に示すメモリセルである。従って、ＭＬラインの容量は放電される。この状態は、「一致」と呼ばれている。なお、図６では、検索ワードを、「１０１」と３ビットに簡略化して示している。
【００５５】
逆に、もしも、図７に示すように検索ワードが記憶されているワードと異なる場合、ＣＡＭセル中の全てのパストランジスタ２１はオン状態ではない。
従って、ＭＬラインの電圧はハイレベルを維持する。この状態は、「不一致」と呼ばれている。
【００５６】
ＭＬの容量は、一致した回路だけで放電するので、ＮＡＮＤ型のワード回路２０は、ＮＯＲ型のワード回路に比較すると電力消費が減少する。
【００５７】
図８に示すように、２値のＮＡＮＤ型のＢＣＡＭセル３０は、フリップフロップ３２と第１〜第５個の伝送用トランジスタ３３（３３ａ〜３３ｅ）とから構成されている。伝送用トランジスタは、転送用トランジスタとも呼ばれている。ＢＣＡＭセル３０には、ＭＬ、ＳＬ、ＷＬ（Word Lineの略記、ワード線とも呼ぶ。）が配設されている。ＭＬには、ＭＬ信号が印加される。ＳＬには、ＳＬ信号が印加される。ＷＬには、ＷＬ信号が印加される。
【００５８】
ＷＬは、セルにワードを書き込みするときだけ活性化され、検索動作ではローレベルに保持されている。書き込み動作では、全てのワードの入力は、ビットラインに印加される相補的な信号であるＢＬと、ＢＬバー信号により記憶される。データ“０”と“１”は、それぞれ（０，１）と（１，０）に対応する。検索操作、つまり、評価相では、検索ワードは、ＳＬに印加される相補的な信号であるＳＬと、ＳＬバー信号に割り当てられる。
【００５９】
一度検索ワードが記憶されているワードと同じになると、ＭＬに接続されているパストランジスタ２１はオン状態となる。
【００６０】
図９は、本発明の位相オーバラップ処理（ＰＯＰ）に基づく自律制御によるワード回路４０のブロック図である。ワード回路４０は３つだけ示している。
図９に示すように、各ワード回路４０は、非同期で独立の局所的制御信号（ｌctrl）により制御される。局所的制御信号（ｌctrl）は、評価相（エバリュエイト）ではハイレベルであり、事前充電相（プリチャージ）ではローレベルである。
【００６１】
本発明のワード回路４０では、一致したワード回路４０のＭＬだけが、前の評価相（エバリュエイト）の後において、局所的制御信号（ｌctrl）により充電される。他の局所的制御信号（ｌctrl）はハイレベルであるので、他のワード回路４０はまだ評価相の状態に留まっている。
【００６２】
さらに、ＷＯＳ（Word Overlapped Searchの略記）方法を使用しているので、後の検索ワードは、使用していない他のワード回路４０に割り当てられる。当該使用していない他のワード回路４０は、既に充電された状態を保持しているので、入力される検索ワードは、事前充電する時間を使わないで処理される。
【００６３】
図１０は、図９の自律制御によるワード回路４０の動作を説明するタイムチャートである。
図１０に示すように、一致操作の後で、一致したワードのＭＬは、局所的制御信号（ｌctrl）により充電される。この事前充電相の間において、他の検索ワードは使用していないで評価相の状態にある他のワード回路４０に割り当てられる。これらの相は重複して行われるので、事前充電相の遅延時間ＴＰＡは、サイクルタイムＴＣＡに影響しない。このように、ＰＯＰ動作に基づく自律制御は、事前充電相の遅延時間ＴＰＡを隠蔽するように働く。通常、評価相の遅延時間ＴＳＡは、事前充電相の遅延時間ＴＰＡよりも長い。
従って、サイクルタイムＴＣＡは、下記（６）式で与えられる。
【００６４】
【数６】
0005998381.tif 000007
【００６５】
本発明の半導体記憶装置１では、ＣＡＭブロック２のワードブロック４中の自律制御に基づく位相オーバラップ処理（ＰＯＰ）を従来の同期型としてもよい。
図１１は、同期型のワード回路４２のブロック図であり、図１２は、図１１の動作を説明するタイムチャートである。
図１１に示すように、ワード回路４２を同期型とした場合には、各充電用トランジスタ２１のゲートには大局的制御信号であるクロック信号が印加される。具体的には、評価相ではハイレベルのクロック信号が印加され、事前充電相ではローレベルのクロック信号が印加される。
このため、ワード回路４２を同期型としたＣＡＭのサイクル時間（ＴＣＳ）は、下記（７）式で与えられる。
【００６６】
【数７】
0005998381.tif 000008
【００６７】
ここで、ＴＳＳは（５）式で与えられる検索時間、つまり評価相の遅延時間であり、ＴＰＳは事前充電相の遅延時間である。通常ＴＳＳはＴＰＳよりも長く、そして、これらの遅延時間は同期型ＣＡＭでは同じであるので、（７）式は下記（８）式で表される。
【００６８】
【数８】
0005998381.tif 000009
【００６９】
同期式回路におけるクロック信号のデューティ比は５０％である。つまり、（７）式に示すようにクロック信号のハイレベル期間（評価相期間）とローレベル期間（事前充電相期間）がそれぞれ等しいため、（８）式に示すようにクロックサイクルは評価相期間の２倍になる。
【００７０】
本発明の半導体記憶装置１の従来の同期型ＣＡＭに対するスループット比は、下記（９）式で与えられる。
【００７１】
【数９】
0005998381.tif 000010
【００７２】
さらに、上記（２）式、（５）式、（７）式を代入すると、上記（９）式のスループット比は、下記（１０）式で与えられる。
【００７３】
【数１０】
0005998381.tif 000011
【００７４】
ここで、第１のサブワードのビット数ｋを８としたときには、評価相の遅延時間ＴＳＡは、おおむねＴ１ｓｔに等しい。本発明のワードブロック４を自律制御で動作させると、半導体記憶装置１のサイクル時間は、事前充電の遅延時間の影響がなくなる。このため、自律制御で動作させるワードブロック４を従来の同期型のＣＡＭと比較すると、遅延時間は著しく減少する、つまり、スループットが大きくなる。
【００７５】
次に、ＷＯＳとＰＯＰとを含んだ半導体記憶装置１Ａについて説明する。
図１３は、ＷＯＳとＰＯＰとを含んだワード回路５０を示す回路図である。
図１３に示すように、本発明のワード回路５０は、８ビットの第１段サブワード回路５４ａと、セグメント化回路５５と、自律事前充電回路５６と、１３６ビットの第２段サブワード回路５４ｂとを含んで構成されている。
図１３（ａ）に示すように、８ビットの第１段サブワード回路５４ａは、８個のＮＡＮＤセル５８と、自律事前充電用のＰ型ＭＯＳトランジスタ６０と、弱いフィードバック用Ｐ型ＭＯＳトランジスタ６２とから構成されている。
【００７６】
入力制御部３からの８ビットのサブワードがこの８個のＮＡＮＤセル５８に入力されると、記憶されている８ビットのサブワードと比較される。セグメント化回路５５の出力であるＭＬ１０は、入力されたサブワードが一致したときはハイレベルとなり、入力されたサブワードが不一致のときは、ローレベルとなる。
【００７７】
ＭＬは、自律事前充電回路５６により制御される自律事前充電用のＰ型ＭＯＳトランジスタ６０で充電される。弱いフィードバック用Ｐ型ＭＯＳトランジスタ６２は、ＮＡＮＤセル５８によるＭＬの電荷分配の問題を解消するために使用されている（非特許文献１４、１５、２４参照）。ＭＬ１０は、自律事前充電回路５６に接続されると共に、１３６ビットの第２段サブワード回路５４ｂに接続されている。
【００７８】
１３６ビットの第２段サブワード回路５４ｂは、１７個のローカル一致回路７０とグローバル一致回路７２とを含んで構成されている。一致回路とは、検索するワードと記憶されているワードの一致を判定する回路である。この操作を行う回路が一致回路である。このような階層的な設計は、ワード回路５０をローカル一致回路７０とグローバル一致回路７２とに分割する（非特許文献２５参照）。
【００７９】
図１３（ｂ）に示すように、各ローカル一致回路７０は、インバータ７１と、自律事前充電用のＰ型ＭＯＳトランジスタ６０と、弱いフィードバック用Ｐ型ＭＯＳトランジスタ６２と、８個のＮＡＮＤセル５８と、ゲートにセグメント化回路５５の出力ＭＬ１０が入出されるＮ型ＭＯＳトランジスタ７４とから構成されている。一度ＭＬ１０がアサート、つまり有効にされると、１７個のローカル一致回路７０が動作する。それ以外の場合には、８ビットの第１段サブワード回路５４ａが不一致であるので、１７個のローカル一致回路７０は動作しない。
【００８０】
残りの１３６ビットのサブワード５４ｂは、入力制御部３から並列に送出され、８ビットずつ１７個のサブ−サブワードに分割される。各サブ−サブワードは、ローカル一致回路７０により処理される。
【００８１】
ローカル一致回路７０の出力（ＬＭＬ１ｉ（０≦ｉ＜１７））は、入力されたサブ−サブワードが一致したときはハイレベルとなり、入力されたサブ−サブワードが不一致のときは、ローレベルとなる。ＭＬ１０からＬＭＬ１ｉの遅延時間は、Ｔ２ｎｄＬで定義される。
【００８２】
ＬＭＬ１ｉの全ての出力は、グローバル一致回路７２に接続されている。
図１３（ｄ）に示すように、グローバル一致回路７２は、１７個の直列接続されたＮ型ＭＯＳトランジスタ７４と、自律事前充電用のＰ型ＭＯＳトランジスタ６０と、弱いフィードバック用Ｐ型ＭＯＳトランジスタ６２と、インバータ７１とを含んで構成されている。ＬＭＬ１ｉの各出力は、グローバル一致回路７２の１７個の直列接続されたＮ型ＭＯＳトランジスタ７４の各ゲートに入力される。
【００８３】
全てのＬＭＬ１ｉの出力がアサート、つまり有効にされると、グローバル一致回路７２の出力ＭＬ２０が有効、つまりハイレベルが出力される。この状態は、検索ワードが記憶されているワードと一致したことを意味している。これ以外の状態では、ＭＬ２０はローレベルである。
【００８４】
ＬＭＬ１ｉからＭＬ２０の遅延時間は、Ｔ２ｎｄＧで定義される。これから、２段目のセグメント５４ｂにおける遅延時間Ｔ２ｎｄは、下記（１１）式で与えられる。
【００８５】
【数１１】
0005998381.tif 000012
【００８６】
２段目のセグメントが動作している間に、図１３（ｃ）に示す自律事前充電回路５６も動作している。図１３（ｃ）に示すように、自律事前充電回路５６は、ＡＮＤゲート７８が直列接続された回路である。ＭＬ１０がアサート、つまり有効にされると、遅延時間Ｔｄｅｌａｙが定義される。
【００８７】
自律事前充電回路５６の出力は、遅延時間Ｔｄｅｌａｙの後で無効となる。それから、自律事前充電回路５６がワード回路５０の全てのＭＬを充電する。
【００８８】
図１４は、図１３のワード回路５０の動作を示すタイムチャートである。
図１４に示すように、検索ワードは８ビットのサブワード５４ａと１３６ビットのサブワード５４ｂに分割され、これらが、ＴＣＡという周期に基づく速度で入力制御部３から送出される。８ビットのサブワード５４ａが第１のセグメント中で一致したとき、残りの１３６ビットのサブワード５４ｂが後段で処理される。サーチワードは、ＴＣＡという周期に基づいて変化するので、１３６ビットのサブワードはＴＣＡの範囲内でローカル一致回路７０にアサイン、つまり有効とされる必要がある。このため、ローカル一致回路７０の遅延時間は下記（１２）式の条件を満足させる必要がある。
【００８９】
【数１２】
0005998381.tif 000013
【００９０】
各サブ−サブワードがローカル一致回路７０に一致したとき、グローバル一致回路７２は検索ワードが一致するか否かを決定する。これと同時に、自律事前充電回路５６が動作する。
【００９１】
グローバル一致回路７２の動作の後で全てのＭＬを充電する必要があるので、遅延時間Ｔｄｅｌａｙは、下記（１３）式の条件を満足させる必要がある。
【００９２】
【数１３】
0005998381.tif 000014
【００９３】
次に検索をするワードは、一致したワード回路７０においてＴｓｌｏｗの後で有効となる。このため、Ｔｓｌｏｗは、下記（１４）式の条件を満足させる必要がある。
【００９４】
【数１４】
0005998381.tif 000015
【００９５】
ここで、Ｔｐｒｅｃは、全てのＭＬの事前充電の遅延時間である。
上記（３）式、（４）式、（１４）式から、比較される後段のサブワード５４ｂの数（ｍ）は下記（１５）式で決定される。
【００９６】
【数１５】
0005998381.tif 000016
【００９７】
ここで、図１０及び１４に示されているサイクルタイムＴＣＡは、おおむねＴ１ｓｔである。
【００９８】
（２５６×１４４ビットの半導体記憶装置）
本発明の２５６×１４４ビットの半導体記憶装置１、１Ａについて説明する。
本発明の２５６×１４４ビットの半導体記憶装置１、１Ａを、セグメント法を用いた従来の同期型ＣＡＭと比較する。比較例の従来の同期型ＣＡＭは、１段目のサブワードのビット数はｋ＝８であり、２段目のサブワードのビット数（ｎ−ｋ）は１３６ビットである。本発明の半導体記憶装置１、１Ａも同じワード構成である。本発明の半導体記憶装置１、１Ａにおける２段目のサブワードの構成は、階層型である（階層型のサブワードは非特許文献２５参照）。
【００９９】
本発明と比較例の半導体記憶装置１、１Ａは、９０ｎｍのＣＭＯＳ技術に基づいて評価されている。記憶させるワードは、一様乱数分布を有している。９０ｎｍは、用いたＣＭＯＳ製造工程の最小加工寸法である。
【０１００】
（遅延時間の評価）
表１は、本発明の半導体記憶装置１の各回路の遅延時間を示す表である。具体的には、本発明の半導体記憶装置１を、ソフトウェアとしてＨＳＰＩＣＥ（シノプシス社製のＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis））を用いて評価した。ＭＯＳトランジスタのドレイン電圧は、ＶDD＝１Ｖとし、温度は室温とした。
自律事前充電回路５６は、（１３）式を満足するように設計した。（１５）式を使用して、ｍを３に設定した。これから、（２）式及び（８）式からＴＣＡが２６１ｐｓ（１ｐｓ＝１０−１２ｓ）になった。製造工程の変動により、Ｔ２ｎｄはＴｄｅｌａｙよりも大きくなる可能性があり、この場合は（１３）式を満足しなくなる。しかしながら、（１５）式を満足させるために、ｍを３よりも大きくすることにより対処が可能である。これにより、入力制御部３の面積に影響を与えるが、サイクル時間ＴＣＡには直接影響しない。
表１に示すように、Ｔｒｅｇは５１ｐｓ、Ｔ１ｓｔは２５９ｐｓ、Ｔ２ｎｄＬは２２５ｐｓ、Ｔ２ｎｄＧは２４３ｐｓ、Ｔｄｅｌａｙは５００ｐｓ、Ｔｐｒｅｃは８１ｐｓである。
【表１】
0005998381.tif 000017
【０１０１】
図１５は、本発明の９０ｎｍのＣＭＯＳプロセスでの半導体記憶装置１、１Ａについて、シミュレーションの結果を示すタイミングチャートである。
図１５に示すように、後に続く検索ワードが使用しないで異なるワード回路に割り当てられるので、本発明の半導体記憶装置１、１Ａは、短い周期遅延に基づくＴＣＡで動作する。
【０１０２】
（サイクル時間）
図１６は、本発明の自律制御をした半導体記憶装置１、１Ａと比較例のＣＡＭのサイクル時間を比較した図である。
図１６に示すように、比較例のＣＡＭのサイクル時間は、（７）式で決まり、１４５４ｐｓである。本発明のＷＯＳを用いた半導体記憶装置１のサイクル時間は、１段目のサブワード回路の遅延時間で動作する。このため、本発明のＷＯＳを用いた半導体記憶装置１のサイクル時間は、従来のＣＡＭに比較して６４．１％減少し、５５５ｐｓである。
【０１０３】
さらに、本発明のＷＯＳとＰＯＰを用いた半導体記憶装置１Ａのサイクル時間は、事前充電の遅延時間の影響がなくなるので、従来のＣＡＭに比較して８２％減少し、約２６１ｐｓの遅延時間で動作する。
【０１０４】
（消費電力）
次に、半導体記憶装置１、１Ａの消費電力について説明する。
半導体記憶装置１、１Ａの消費電力は下記（１６）で与えられる。
【０１０５】
【数１６】
0005998381.tif 000018
【０１０６】
ここで、Ｅｍａｔｃｈ、Ｅｓｅａｒｃｈ、Ｅｃｔｒｌは、それぞれＭＬ、ＳＬ、制御信号の消費電力である。
【０１０７】
入力の第１の８ビットのサブワード５４ａが、第１段のサブワード回路において、不一致の場合には、ローカル一致回路７０は動作しない。さらに、グローバル一致回路７２は、各サブ−サブワードがローカル一致回路７０と一致したときだけ動作する。このため、ＭＬの消費電力は、下記（１７）式で与えられる。
【０１０８】
【数１７】
0005998381.tif 000019
【０１０９】
ここで、Ｅ１ｓｔ、Ｅ２ｎｄＬ、Ｅ２ｎｄＧは、それぞれ１段目のサブワード回路５４ａ、ローカル一致回路７０、グローバル一致回路７２の消費電力である。
【０１１０】
ＭＬのスイッチング確率は非常に低いと同時に、ＳＬは新しい検索ワードがアサインされたときに変化する。
【０１１１】
（従来型のＣＡＭの消費電力）
制御信号の消費電力であるＥｃｔｒｌは、従来の同期式のＣＡＭにおいては、大局的制御信号であるクロック信号に関係している。
クロック信号は、全ての自律事前充電用のＰ型ＭＯＳトランジスタ６０をオンにする（図１０参照）。このため、従来の同期式のＣＡＭの制御信号の消費電力であるＥｃｔｒｌ（ｓｙｎｃ）は、下記（１８）式で与えられる。
【０１１２】
【数１８】
0005998381.tif 000020
【０１１３】
ここで、Ｅｃｌｋ_（ｂｕｆｆｅｒ）はクロックバッファの消費電力であり、Ｅｐｒｅｃは全ての自律事前充電用のＰ型ＭＯＳトランジスタ６０の消費電力である。
【０１１４】
（本発明の半導体記憶装置の消費電力）
従来の同期型ＣＡＭに対して、本発明の半導体記憶装置１Ａの入力信号の消費電力Ｅｃｔｒｌ（ｓｅｌｆ）は、自律制御による半導体記憶装置１Ａの局所的制御信号（ｌctrl）に関係している。一致したワード回路における事前充電用トランジスタだけがｐｒｅｃ信号（事前充電信号）でオンするので、事前充電用のＰ型ＭＯＳＦＥＴ６０を充電する消費電力が低減する。さらに、事前充電回路５６は１段目のセグメントが一致したときだけ動作する。このため、本発明の半導体記憶装置１Ａの制御信号の消費電力であるＥｃｔｒｌ（ｓｅｌｆ）は、下記（１９）式で与えられる。
【０１１５】
【数１９】
0005998381.tif 000021
【０１１６】
ここで、Ｅｓｅｌｆ_ｐｒｅｃｈａｒｇｅは、事前充電回路の消費電力である。
【０１１７】
（本発明の半導体記憶装置の消費電力）
表２は、本発明の半導体記憶装置１Ａと比較例のＣＡＭの消費電力を比較した表である。平均サイクル時間及び使用トランジスタ数も一緒に示している。
本発明の半導体記憶装置１Ａの平均サイクル時間は２６１ｐｓであり、比較例の同期型ＣＡＭの平均サイクル時間は１４５４ｐｓである。これから、本発明の半導体記憶装置１Ａのスループットは、比較例のＣＡＭの５．５７倍であることが分かる。
【表２】
0005998381.tif 000022
【０１１８】
本発明の半導体記憶装置１Ａは局所的制御信号（ｌctrl）を使用しており制御信号の消費電力が減少するので、全消費電力は、比較例の同期型ＣＡＭの６１．６％に減少した。
【０１１９】
本発明の半導体記憶装置１Ａでは、ワード回路を局所的に制御するので自律事前充電制御回路が必要となる。このため本発明のＣＡＭの面積はごくわずかであるが、８％増加する。本発明の半導体記憶装置１Ａのトランジスタ数は４０８ｋ個（４０．８万個）であり、比較例の同期型ＣＡＭのトランジスタ数は３７２ｋ個（３７．２万個）である。
【０１２０】
表３は、本発明の半導体記憶装置１Ａを従来例と対比した表である。
ハイブリッド型の利点は、低消費電力と高速動作であり、それぞれＮＡＮＤ型のセルとＮＯＲ型のセルによる。
本発明の半導体記憶装置１Ａは、最小加工寸法が０．１μｍのハイブリッド型ＣＡＭに比較すると、サイクルタイムは８％に短縮され、１検索当たりの消費エネルギー／ビットは２３％に減少した。さらに、本発明の半導体記憶装置１Ａは、最小加工寸法が６５ｎｍのＮＡＮＤ型ＣＡＭに比較すると、約３倍の速度で動作する。
【表３】
0005998381.tif 000023
【０１２１】
（変形例）
次に、本発明の半導体記憶装置１、１Ａのメモリセルを、３値を記憶させるＴＣＡＭとした場合について説明する。
ＴＣＡＭでは、「０」、「１」、「Ｘ」というように３つの状態を扱う。「Ｘ」は、「ドントケア（Don't care）」とも呼ばれている。
図１７は、ＴＣＡＭ８０の回路図である。
図１７に示すようには、ＴＣＡＭ８０は、図８に示すＢＣＡＭのメモリセル３０をマッチ線（ＭＬ）に対して２つ並列にした構成を有している。つまり、ＴＣＡＭ８０は、上段の「０」、「１」を記憶させるＮＡＮＤ型の第１のメモリセル８１と、下段の「Ｘ」を記憶させるＮＡＮＤ型の第２のメモリセル８２と、複数の伝送用トランジスタ８４と、ＭＬ用伝送用トランジスタ８５とを含んで構成されている。ＮＡＮＤ型の第１のメモリセル８１には、ＷＬと、ＢＬ／ＳＬと、ＢＬバー／ＳＬバーとが接続される。ＮＡＮＤ型の第２のメモリセル８２には、ＷＬとＤＣＬ（ドントケアライン）と、ＤＣＬバーとが接続される。ＭＬは、ＭＬ用伝送用トランジスタ８５を介して、ＮＡＮＤ型の第１のメモリセル８１と、ＮＡＮＤ型の第２のメモリセル８２に接続される。
【０１２２】
図１に示す半導体記憶装置１、１ＡのＣＡＭブロック２を、図１７でその一例を示したＴＣＡＭ８０とし、入力制御部３等を２値から３値のデータとすることにより、半導体記憶装置１、１Ａは３値のデータの連想メモリとして動作する。
【０１２３】
本発明は、上記実施の形態に限定されるものではなく、特許請求の範囲に記載した発明の範囲内で種々の変形が可能であり、それらも本発明の範囲内に含まれることはいうまでもない。
【符号の説明】
【０１２４】
１、１Ａ：半導体記憶装置
２：ＣＡＭブロック
３：入力制御部
４：ワードブロック
４ａ：ｋビットのサブワード
４ｂ：（ｎ−ｋ）ビットのサブワード
５、５５：セグメント化回路
１２、１３、１４：レジスタ
１６：コンパレータ
１８：モード制御部
２０：ワード回路
２１:パストランジスタ
３０：ＢＣＡＭセル
３２：フリップフロップ
３３、８４：伝送用トランジスタ
４０：自律制御によるワード回路
５０：ＷＯＳとＰＯＰとを含んだワード回路
５４ａ：８ビットの第１段サブワード回路
５４ｂ：１３６ビットの第２段サブワード回路
５６：自律事前充電回路
５８：ＮＡＮＤセル
６０、７６：自律事前充電用のＰ型ＭＯＳトランジスタ
６２：弱いフィードバック用Ｐ型ＭＯＳトランジスタ
７０：ローカル一致回路
７１：インバータ
７２：グローバル一致回路
７４：Ｎ型ＭＯＳトランジスタ
７８：ＡＮＤゲート
８０：ＴＣＡＭ
８１：ＮＡＮＤ型の第１のメモリセル
８２：ＮＡＮＤ型の第２のメモリセル
８５：ＭＬ用伝送用トランジスタ
【図１】
0005998381.tif 000024
【図２】
0005998381.tif 000025
【図３】
0005998381.tif 000026
【図４】
0005998381.tif 000027
【図５】
0005998381.tif 000028
【図６】
0005998381.tif 000029
【図７】
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【図８】
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【図９】
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【図１０】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１１】
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【図１８】
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