【事件の表示】
　特願２０００−３２３８８１「ＳＯＩ半導体集積回路及びその製造方法」拒絶査定不服審判事件〔平成１３年　６月２２日出願公開，特開２００１−１６８３３７〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１．手続の経緯
　本願は，平成１２年１０月２４日の出願（優先権主張１９９９年１０月２５日，アメリカ合衆国）であって，平成１８年１２月１８日付けの拒絶理由通知に対して，平成１９年３月２２日に手続補正書及び意見書が提出されたが，同年６月２９日付けで拒絶査定がされ，これに対し，同年１０月１日に審判請求がされるとともに，同年１０月３１日に手続補正書が提出され，その後当審において，平成２２年３月１０日付けで審尋がされたものである。
　
　
第２．平成１９年１０月３１日に提出された手続補正書による補正（以下「本件補正」という。）についての却下の決定
　
［補正の却下の決定の結論］
　本件補正を却下する。
　
［理由］
１．本件補正の内容
　本件補正は，補正前の特許請求の範囲の請求項１〜２５を，補正後の特許請求の範囲の請求項１〜２５と補正するものであり，補正事項を整理すると，次のとおりである。
・補正事項１
　補正前の請求項１の「前記トランジスタ活性領域は複数個が前記一直線形態のボディラインの両側に配置され，さらに前記ボディ延長部を介して前記ボディラインに共通に接続される」を，補正後の請求項１の「前記トランジスタ活性領域は複数個が前記一直線形態のボディラインの両側に配置され，それぞれは前記ボディ延長部を介して前記ボディラインに共通に接続される」と補正すること。
・補正事項２
　補正前の請求項１２の「前記トランジスタ活性領域は複数個が前記一直線形態のボディラインの両側に形成され，さらに前記ボディ延長部を介して前記ボディラインに共通に接続される」を，補正後の請求項１２の「前記トランジスタ活性領域は複数個が前記一直線形態のボディラインの両側に形成され，それぞれは前記ボディ延長部を介して前記ボディラインに共通に接続される」と補正すること。
　
２．補正の目的の適否
　補正事項１及び２は，いずれも，補正前の請求項１及び１２に係る発明の発明特定事項である，「複数個」の「前記トランジスタ活性領域」について，その「それぞれ」が「前記ボディ延長部を介して前記ボディラインに共通に接続される」ことを限定するものであるから，平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下，単に「特許法第１７条の２第４項」という。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって，本件補正は，特許法第１７条の２第４項第２号に掲げる事項を目的とするものに該当する。
　
　そこで，次に，本件補正後の請求項１に係る発明（以下「本願補正発明」という。）が，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項（以下，単に「特許法第１７条の２第５項」という。）において準用する特許法第１２６条第５項の規定（独立特許要件）を満たすか否かについて検討する。
　
３．独立特許要件（容易想到性）
　
（１）本願補正発明
　平成１９年１０月３１日に提出された手続補正書の特許請求の範囲の請求項１の記載によれば，本願補正発明は，次のとおりである。
　
「支持基板，この支持基板上の埋込絶縁層及びこの埋込絶縁層上の第１導電型の半導体層よりなるＳＯＩ基板に形成されたＳＯＩ半導体集積回路において，
　前記半導体層の所定領域よりなる孤立したトランジスタ活性領域と，
　前記半導体層の一部分よりなる一直線形態の第１導電型のボディラインと，
　前記トランジスタ活性領域及び前記ボディラインの側壁を取り囲んで，前記埋込絶縁層と接触する素子分離膜と，
　前記トランジスタ活性領域の一側壁から延長され前記ボディラインと電気的に接続され，前記トランジスタ活性領域より薄い厚さを有する第１導電型のボディ延長部と，
　このボディ延長部上に形成されたボディ絶縁層と，
　前記トランジスタ活性領域の上面を横切って，前記ボディ絶縁層と重畳された絶縁されたゲートパターンとを含み，
　前記トランジスタ活性領域は複数個が前記一直線形態のボディラインの両側に配置され，それぞれは前記ボディ延長部を介して前記ボディラインに共通に接続されることを特徴とするＳＯＩ半導体集積回路。」
　
（２）引用例の記載内容と引用発明
　
（２−１）引用例１の記載
　原査定の拒絶の理由に引用され，本願の優先権主張の日前に日本国内において頒布された刊行物である，特開平１１−５４７５８号公報（以下「引用例１」という。）には，図１，２，１６とともに，次の記載がある。（下線は当審で付加したもの，以下同じ。）
　
ア．「【０００１】
【発明の属する技術分野】
本発明は，半導体集積回路装置
に関し，特に，ＳＯＩ（Silicon On Insulator）基体に形成されたＭＩＳＦＥＴを含む半導体集積回路装置に適用して有効な技術に関するものである
イ．図１，２を参照して，
「【００２７】（実施の形態１）図１は，本発明の一実施の形態である半導体集積回路装置の一例を示した平面図であり，図２は，図１におけるII-II 線断面図である。なお，図１では，図面を見やすくするため，一部の部材を破線で表し，また一部の部材を省略している。
【００２８】本実施の形態１の半導体集積回路装置は，
支持基体１ａ，埋め込み酸化層１ｂおよびシリコン層１ｃからなるＳＯＩ基体１にｎチャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐが形成されたものである
ウ．図１，２を参照して，
「【００３０】
シリコン層１ｃの主面には，埋め込み酸化層１ｂに達するフィールド絶縁膜２ａと埋め込み酸化層１ｂに達しないフィールド絶縁膜２ｂとが形成されている
【００３１】このように，埋め込み酸化層１ｂに達するフィールド絶縁膜２ａによってｎチャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐを相互に分離し，それらＭＩＳＦＥＴを基板との間においても電気的に完全に分離することができるため，ｎチャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐの浮遊容量を低減して半導体集積回路装置の性能を向上することができる。
【００３２】また，
フィールド絶縁膜２ｂは埋め込み酸化層１ｂに達しないため，その下部にはシリコン層１ｃの一部を残すことができ，滞留キャリア引き出し層３が形成することができる
このような滞留キャリア引き出し層３が形成されているため，
ｎチャネルＭＩＳＦＥＴＱｎのキャリアである電子のインパクトイオン化により生じた正孔をｎチャネルＭＩＳＦＥＴＱｎのチャネル領域外に逃すことができる
エ．図１，２を参照して，
「【００３３】
フィールド絶縁膜２ａで囲まれたシリコン層１ｃのうちｎチャネルＭＩＳＦＥＴＱｎが形成されている領域にはｐウェル４が形成され
ている
オ．図１，２を参照して，
【００３４】
ｐウェル４のフィールド絶縁膜２ｂで規定されたシリコン層１ｃの主面上には，ゲート絶縁膜６を介してｎチャネルＭＩＳＦＥＴＱｎのゲート電極７が形成され，ゲート電極７の両側のシリコン層１ｃの主面にはｎチャネルＭＩＳＦＥＴＱｎのソース・ドレイン領域として機能する不純物半導体領域８ａが形成されている
ゲート電極７の下部のｐウェル４の領域は，ｎチャネルＭＩＳＦＥＴＱｎのチャネル領域９となる
カ．図１，２を参照して，
「【００３６】
フィールド絶縁膜２ａおよびフィールド絶縁膜２ｂで囲まれた領域には，滞留キャリア引き出し領域１３が形成されている
滞留キャリア引き出し領域１３は滞留キャリア引き出し層３を介してチャネル領域９に電気的に接続されている
滞留キャリア引き出し領域１３は，層間絶縁膜１０に開口された接続孔１１ｃを介してキャリア引き出し電極１２ｃに接続されている
【００３７】
このような滞留キャリア引き出し領域１３にキャリア引き出し電極１２ｃを介して
電圧を印加することができ，チャネル領域９からインパクトイオン化により生成した正孔を引き出し，チャネル領域９に滞留する正孔を逃す
キ．図１，２を参照して，
「【００３８】また，ｎチャネルＭＩＳＦＥＴＱｎの周辺のフィールド絶縁膜２ａの下部およびフィールド絶縁膜２ｂの下部であって，埋め込み酸化層１ｂとの界面を含む支持基体１ａに不純物半導体領域１４が形成されている。不純物半導体領域１４は，埋め込み酸化層１ｂを介して滞留キャリア引き出し層３に対向して形成されているものであり，不純物半導体領域１４に負電位を印加することができる。すなわち，滞留キャリア引き出し層３に負電界を及ぼし，バックゲートとして作用させることができる。
【００３９】このように，不純物半導体領域１４をバックゲートとして作用させ，滞留キャリア引き出し層３に負電界を印加することにより，滞留キャリア引き出し層３に正孔を誘導し，滞留キャリア引き出し層３のシート抵抗値を低下して，滞留キャリア引き出し層３の正孔導電率を増すことができる。これにより，ｎチャネルＭＩＳＦＥＴＱｎのチャネル領域９に滞留したインパクトイオン化による正孔を速やかに滞留キャリア引き出し領域１３に逃すことができ，過剰な滞留キャリアをほぼ完全に除去することができる。この結果，ｎチャネルＭＩＳＦＥＴＱｎのチャネル領域９の電位を安定化し，ドレイン耐圧の向上，ドレイン電流の経時変化の防止を図って，半導体集積回路装置の性能を向上することができる。また，
ｎチャネルＭＩＳＦＥＴＱｎをＤＲＡＭの選択ＭＩＳＦＥＴに適用した場合には
半導体集積回路装置の性能を向上することができる
ク．図１，２を参照して，
「【００４３】なお，
図１および図２においては，フィールド絶縁膜２ｂ，滞留キャリア引き出し領域１３およびキャリア引き出し電極１２ｃを２箇所設けているが，一箇所であっても良い
ケ．図１６を参照して，
「【００６１】なお，本実施の形態１では，不純物半導体領域１４を，ｎチャネルＭＩＳＦＥＴＱｎの周辺全域に形成した場合を例示したが，図１６に示すように，フィールド絶縁膜２ｂの底部および接続孔１１ｄを形成するに必要な領域にのみ形成することができる。これにより，不必要に不純物半導体領域１４を形成することなく，不純物半導体領域１４に印加される電界の影響を最小限にすることが可能である。」
　
（２−２）引用発明
ア．上記（２−１）アによれば，「本発明は，半導体集積回路装置・・・に関し，特に，
ＳＯＩ
基体に形成された
半導体集積回路装置
イ．上記（２−１）イによれば，「
支持基体１ａ，埋め込み酸化層１ｂおよびシリコン層１ｃからなるＳＯＩ基体１にｎチャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐが形成され
ウ．上記（２−１）ウによれば，「
シリコン層１ｃの主面には，埋め込み酸化層１ｂに達するフィールド絶縁膜２ａと埋め込み酸化層１ｂに達しないフィールド絶縁膜２ｂとが形成され
エ．上記（２−１）エによれば，「
フィールド絶縁膜２ａで囲まれたシリコン層１ｃのうちｎチャネルＭＩＳＦＥＴＱｎが形成されている領域にはｐウェル４が形成され
オ．上記（２−１）オによれば，「
ｐウェル４のフィールド絶縁膜２ｂで規定されたシリコン層１ｃの主面上には，ゲート絶縁膜６を介してｎチャネルＭＩＳＦＥＴＱｎのゲート電極７が形成され，ゲート電極７の両側のシリコン層１ｃの主面にはｎチャネルＭＩＳＦＥＴＱｎのソース・ドレイン領域
８ａが形成され
ゲート電極７の下部のｐウェル４の領域は，ｎチャネルＭＩＳＦＥＴＱｎのチャネル領域９となる
カ．上記（２−１）ウによれば，「
フィールド絶縁膜２ｂ
の下部にはシリコン層１ｃの一部を残す
滞留キャリア引き出し層３が形成
ｎチャネルＭＩＳＦＥＴＱｎの
生じた正孔をｎチャネルＭＩＳＦＥＴＱｎのチャネル領域外に逃す
キ．上記（２−１）カによれば，「
フィールド絶縁膜２ａおよびフィールド絶縁膜２ｂで囲まれた領域には，滞留キャリア引き出し領域１３が形成され
滞留キャリア引き出し領域１３は滞留キャリア引き出し層３を介してチャネル領域９に電気的に接続され
滞留キャリア引き出し領域１３は
キャリア引き出し電極１２ｃに接続され
このような滞留キャリア引き出し領域１３にキャリア引き出し電極１２ｃを介して
電圧を印加することができ
チャネル領域９に滞留する正孔を逃す
　
ク．したがって，引用例１には，次の発明（以下「引用発明」という。）が記載されている。
　
「ＳＯＩ基体に形成された半導体集積回路装置において，
　支持基体１ａ，埋め込み酸化層１ｂおよびシリコン層１ｃからなるＳＯＩ基体１に形成されたｎチャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐと，
　シリコン層１ｃの主面に形成され，埋め込み酸化層１ｂに達するフィールド絶縁膜２ａと，
　シリコン層１ｃの主面に形成され，埋め込み酸化層１ｂに達しないフィールド絶縁膜２ｂと，
　フィールド絶縁膜２ａで囲まれたシリコン層１ｃのうちｎチャネルＭＩＳＦＥＴＱｎが形成されている領域に形成されたｐウェル４と，
　ｐウェル４のフィールド絶縁膜２ｂで規定されたシリコン層１ｃの主面上にゲート絶縁膜６を介して形成されたｎチャネルＭＩＳＦＥＴＱｎのゲート電極７と，
　ゲート電極７の両側のシリコン層１ｃの主面に形成されたｎチャネルＭＩＳＦＥＴＱｎのソース・ドレイン領域８ａと，
　ゲート電極７の下部のｐウェル４の領域からなるｎチャネルＭＩＳＦＥＴＱｎのチャネル領域９と，
　フィールド絶縁膜２ｂの下部に残ったシリコン層１ｃの一部で形成され，ｎチャネルＭＩＳＦＥＴＱｎに生じた正孔をｎチャネルＭＩＳＦＥＴＱｎのチャネル領域外に逃す滞留キャリア引き出し層３と，
　フィールド絶縁膜２ａおよびフィールド絶縁膜２ｂで囲まれた領域に形成され，滞留キャリア引き出し層３を介してチャネル領域９に電気的に接続されるとともにキャリア引き出し電極１２ｃに接続され，キャリア引き出し電極１２ｃに印加する電圧によりチャネル領域９に滞留する正孔を逃す，滞留キャリア引き出し領域１３と，
　を含むＳＯＩ基体に形成された半導体集積回路装置。」
　
（２−３）引用例２の記載
　原査定の拒絶の理由に引用され，本願の優先権主張の日前に日本国内において頒布された刊行物である，特開平３−２５０６６５号公報（以下「引用例２」という。）には，第１〜３図とともに，次の記載がある。
　
ア．「〔産業上の利用分野〕
　
この発明は
絶縁基板上の半導体層に形成されたＭＩＳ型半導体装置
に関するものである
イ．第３図を参照して，
「〔発明が解決しようとする課題〕
　
従来の絶縁膜上の半導体層に形成されたＭＩＳ型トランジスタではチャネル直下の基板電位を固定して発生した少数キャリアを除去するためには，第３図に示すように個々のトランジスタごとに基板とのコンタクト部６が必要であり，配線に制約が大きく加わる等の問題点があった
　この発明は上記のような問題点を解消するためになされたもので，絶縁膜上の半導体層に形成された半導体装置において配線に大きな制約を課すことなく，基板電位を固定して発生した少数キャリアを除去できる半導体装置を提供することを目的とする。
〔課題を解決するための手段〕
　
本発明にかかる半導体装置は，絶縁膜上の半導体層を連結し，複数のトランジスタの基板電位を１ヶ所のコンタクトでとるようにしたものである
ウ．第１，２図を参照して，
「〔実施例〕
　以下，この発明の一実施例を図について説明する。
　第１図は本発明の一実施例による半導体装置の構成を示す図であり，また，第２図は第１図のＸ−Ｘ’断面構造を示す図である，図において，１はソース，ドレイン領域を構成するＮ＋拡散領域で例えばシリコン単結晶層にＮ型の不純物を高濃度にドープして形成される。
２はＮ型トランジスタのゲート電極で，チャネル領域である低濃度Ｐ型シリコン単結晶膜８上にゲート絶縁膜９を介して接続されている
３は絶縁体基板７上に形成したＰ
＋
拡散領域
　本実施例では，ゲート電極２によってＮ＋拡散領域１とＰ＋拡散領域３とが分離され，複数のトランジスタのゲート電極２がＰ＋拡散領域３で連結されている。
このＰ型に濃くドープされたＰ
＋
拡散領域３は抵抗値が低く，内部配線に使用できるため複数のトランジスタの基板電位を１つの基板とアルミとのコンタクト部分６でとることができる
　このため，本実施例では従来のように個々のトランジスタごとに基板電位を固定するためのコンタクトを取る必要がなく，配線に大きな制約がなくなり，トランジスタ特性の安定した半導体装置が得られる。」（第２頁右上欄１２行〜右下欄１行）
　
（３）本願補正発明と引用発明の一致点及び相違点
　
（３−１）対比
ア．引用発明において，「支持基体１ａ」上に「埋め込み酸化層１ｂ」が形成され，「埋め込み酸化層１ｂ」上に「シリコン層１ｃ」形成されることは，引用例１の図２より明らかであり，また，「フィールド絶縁膜２ａで囲まれたシリコン層１ｃのうちｎチャネルＭＩＳＦＥＴＱｎが形成されている領域に形成されたｐウェル４」であるから，「シリコン層１ｃ」は「ｎチャネルＭＩＳＦＥＴＱｎが形成されている領域」において「ｐウェル４」（すなわちｐ型）となっている。
　さらに，引用例１の図１，２には，ｎチャネルＭＩＳＦＥＴＱｎとｐチャネルＭＩＳＦＥＴＱｐがそれぞれ１個記載されているのみであるが，一般の半導体集積回路装置において，ｎチャネルＭＩＳＦＥＴＱｎとｐチャネルＭＩＳＦＥＴＱｐをそれぞれ多数搭載することは技術常識であり，また，上記（２−１）キに摘示したように「ｎチャネルＭＩＳＦＥＴＱｎをＤＲＡＭの選択ＭＩＳＦＥＴに適用した場合」が例として挙げられていることも併せると，引用発明が，ｎチャネルＭＩＳＦＥＴＱｎを複数搭載した半導体集積回路装置を想定していることは，明らかである。
　そうすると，引用発明の「支持基体１ａ」，「埋め込み酸化層１ｂ」，「シリコン層１ｃのうちｎチャネルＭＩＳＦＥＴＱｎが形成されている領域に形成されたｐウェル４」，「ＳＯＩ基体１」，「半導体集積回路装置」は，それぞれ，本願補正発明の「支持基板」，「埋込絶縁層」，「第１導電型の半導体層」，「ＳＯＩ基板」，「ＳＯＩ半導体集積回路」に相当する。
　よって，引用発明の「支持基体１ａ，埋め込み酸化層１ｂおよびシリコン層１ｃからなるＳＯＩ基体１に形成されたｎチャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐ」及び「フィールド絶縁膜２ａで囲まれたシリコン層１ｃのうちｎチャネルＭＩＳＦＥＴＱｎが形成されている領域に形成されたｐウェル４」を有する「ＳＯＩ基体に形成された半導体集積回路装置」は，本願補正発明の「支持基板，この支持基板上の埋込絶縁層及びこの埋込絶縁層上の第１導電型の半導体層よりなるＳＯＩ基板に形成されたＳＯＩ半導体集積回路」に相当する。
　
イ．引用発明において，「ｐウェル４」は「フィールド絶縁膜２ａで囲まれたシリコン層１ｃのうちｎチャネルＭＩＳＦＥＴＱｎが形成されている領域に形成された」ものであるから，「ｎチャネルＭＩＳＦＥＴＱｎ」の活性領域を構成する「ｎチャネルＭＩＳＦＥＴＱｎのソース・ドレイン領域８ａ」及び「ｎチャネルＭＩＳＦＥＴＱｎのチャネル領域９」が，「ｐウェル４」の所定領域よりなるものであることは，明らかである。また，「ｎチャネルＭＩＳＦＥＴＱｎ」の活性領域（「ソース・ドレイン領域８ａ」及び「チャネル領域９」）が，全体として「フィールド絶縁膜２ａ」及び「フィールド絶縁膜２ｂ」に囲まれていて孤立していることも，引用例１の図１，２より明らかである。
　そうすると，引用発明の「ｎチャネルＭＩＳＦＥＴＱｎのソース・ドレイン領域８ａ」及び「ｎチャネルＭＩＳＦＥＴＱｎのチャネル領域９」は，全体として，本願補正発明の「トランジスタ活性領域」に相当する。
　よって，引用発明の「ゲート電極７の両側のシリコン層１ｃの主面に形成されたｎチャネルＭＩＳＦＥＴＱｎのソース・ドレイン領域８ａと，　ゲート電極７の下部のｐウェル４の領域からなるｎチャネルＭＩＳＦＥＴＱｎのチャネル領域９」は，本願補正発明の「前記半導体層の所定領域よりなる孤立したトランジスタ活性領域」に相当する。
　
ウ．引用発明において，「滞留キャリア引き出し領域１３」が，「ｐウェル４」の一部分で構成されていることは，「フィールド絶縁膜２ａおよびフィールド絶縁膜２ｂで囲まれた領域に形成され」ていることからみて明らかであるから，引用発明の「滞留キャリア引き出し領域１３」は，本願補正発明の「第１導電型のボディライン」に対応し，両者は「第１導電型のボディ」である点で共通する。
　よって，本願補正発明の「前記半導体層の一部分よりなる一直線形態の第１導電型のボディライン」と，引用発明の「フィールド絶縁膜２ａおよびフィールド絶縁膜２ｂで囲まれた領域に形成され，滞留キャリア引き出し層３を介してチャネル領域９に電気的に接続されるとともにキャリア引き出し電極１２ｃに接続され，キャリア引き出し電極１２ｃに印加する電圧によりチャネル領域９に滞留する正孔を逃す，滞留キャリア引き出し領域１３」とは，本願補正発明が「
一直線形態の
ライン
　
エ．引用発明において，「シリコン層１ｃの主面に形成され，埋め込み酸化層１ｂに達するフィールド絶縁膜２ａ」が，「ｎチャネルＭＩＳＦＥＴＱｎ」の活性領域である「ソース・ドレイン領域８ａ」及び「チャネル領域９」の側壁を取り囲むとともに，「滞留キャリア引き出し領域１３」の側壁を取り囲んでいることは，「ｐウェル４」が「フィールド絶縁膜２ａで囲まれたシリコン層１ｃのうちｎチャネルＭＩＳＦＥＴＱｎが形成されている領域に形成され」ていること，「滞留キャリア引き出し領域１３」が「フィールド絶縁膜２ａおよびフィールド絶縁膜２ｂで囲まれた領域に形成され」ていること，及び引用例１の図１，２より明らかである。
　そうすると，引用発明の「フィールド絶縁膜２ａ」は，本願補正発明の「素子分離膜」に相当する。
　よって，本願補正発明の「前記トランジスタ活性領域及び前記ボディラインの側壁を取り囲んで，前記埋込絶縁層と接触する素子分離膜」と，引用発明の「シリコン層１ｃの主面に形成され，埋め込み酸化層１ｂに達するフィールド絶縁膜２ａ」とは，「前記トランジスタ活性領域及び前記ボディ」「の側壁を取り囲んで，前記埋込絶縁層と接触する素子分離膜」である点で共通する。
　
オ．引用発明において，「滞留キャリア引き出し層３」が，「ｎチャネルＭＩＳＦＥＴＱｎ」の活性領域を構成する「ソース・ドレイン領域８ａ」及び「チャネル領域９」より薄い厚さを有するものであること，及び，「ｎチャネルＭＩＳＦＥＴＱｎのチャネル領域９」の一側壁から延長された「ｐウェル４」で構成されて「滞留キャリア引き出し領域１３」と電気的に接続されるものであることは，「滞留キャリア引き出し層３」が「フィールド絶縁膜２ｂの下部に残ったシリコン層１ｃの一部で形成され」ていること，「滞留キャリア引き出し領域１３」が「滞留キャリア引き出し層３を介してチャネル領域９に電気的に接続されるとともにキャリア引き出し電極１２ｃに接続され，キャリア引き出し電極１２ｃに印加する電圧によりチャネル領域９に滞留する正孔を逃す」ものであること，及び引用例１の図１，２より明らかである。
　そうすると，引用発明の「滞留キャリア引き出し層３」は，本願補正発明の「ボディ延長部」に相当する。
　よって，本願補正発明の「前記トランジスタ活性領域の一側壁から延長され前記ボディラインと電気的に接続され，前記トランジスタ活性領域より薄い厚さを有する第１導電型のボディ延長部」と，引用発明の「フィールド絶縁膜２ｂの下部に残ったシリコン層１ｃの一部で形成され，ｎチャネルＭＩＳＦＥＴＱｎに生じた正孔をｎチャネルＭＩＳＦＥＴＱｎのチャネル領域外に逃す滞留キャリア引き出し層３」とは，「前記トランジスタ活性領域の一側壁から延長され前記ボディ」「と電気的に接続され，前記トランジスタ活性領域より薄い厚さを有する第１導電型のボディ延長部」である点で共通する。
　
カ．引用発明において，「フィールド絶縁膜２ｂ」が「滞留キャリア引き出し層３」上に形成されていることは，「滞留キャリア引き出し層３」が「フィールド絶縁膜２ｂの下部に残ったシリコン層１ｃの一部で形成され」たものであることより明らかである。
　そうすると，引用発明の「フィールド絶縁膜２ｂ」は，本願補正発明の「ボディ絶縁層」に相当する。
　よって，引用発明の「シリコン層１ｃの主面に形成され，埋め込み酸化層１ｂに達しないフィールド絶縁膜２ｂ」は，本願補正発明の「このボディ延長部上に形成されたボディ絶縁層」に相当する。
　
キ．引用発明において，「ｎチャネルＭＩＳＦＥＴＱｎのゲート電極７」が，「ｎチャネルＭＩＳＦＥＴＱｎ」の活性領域を横切って（「ｎチャネルＭＩＳＦＥＴＱｎのチャネル領域９」の上面に沿って），「フィールド絶縁膜２ｂ」と重畳され，絶縁されたものであることは，「ゲート電極７」が「ｐウェル４のフィールド絶縁膜２ｂで規定されたシリコン層１ｃの主面上にゲート絶縁膜６を介して形成され」，「ソース・ドレイン領域８ａ」が「ゲート電極７の両側のシリコン層１ｃの主面に形成され」，「チャネル領域９」が「ゲート電極７の下部のｐウェル４の領域からなる」ものであること，及び引用例１の図１，２より明らかである。
　そうすると，引用発明の「ｎチャネルＭＩＳＦＥＴＱｎのゲート電極７」は，本願補正発明の「ゲートパターン」に相当する。
　よって，引用発明の「ｐウェル４のフィールド絶縁膜２ｂで規定されたシリコン層１ｃの主面上にゲート絶縁膜６を介して形成されたｎチャネルＭＩＳＦＥＴＱｎのゲート電極７」は，本願補正発明の「前記トランジスタ活性領域の上面を横切って，前記ボディ絶縁層と重畳された絶縁されたゲートパターン」に相当する。
　
（３−２）そうすると，本願補正発明と引用発明との一致点及び相違点は，次のとおりとなる。
　
《一致点》
「支持基板，この支持基板上の埋込絶縁層及びこの埋込絶縁層上の第１導電型の半導体層よりなるＳＯＩ基板に形成されたＳＯＩ半導体集積回路において，
　前記半導体層の所定領域よりなる孤立したトランジスタ活性領域と，
　前記半導体層の一部分よりなる第１導電型のボディと，
　前記トランジスタ活性領域及び前記ボディの側壁を取り囲んで，前記埋込絶縁層と接触する素子分離膜と，
　前記トランジスタ活性領域の一側壁から延長され前記ボディと電気的に接続され，前記トランジスタ活性領域より薄い厚さを有する第１導電型のボディ延長部と，
　このボディ延長部上に形成されたボディ絶縁層と，
　前記トランジスタ活性領域の上面を横切って，前記ボディ絶縁層と重畳された絶縁されたゲートパターンとを含む，
　ＳＯＩ半導体集積回路。」
　
《相違点》
　本願補正発明では，「第１導電型のボディ」が「一直線形態の」「ボディライン」であり，「前記トランジスタ活性領域は複数個が前記一直線形態のボディラインの両側に配置され，それぞれは前記ボディ延長部を介して前記ボディラインに共通に接続される」のに対して，引用発明では，「第１導電型のボディ」である「滞留キャリア引き出し領域１３」が，一直線形態のラインではなく「キャリア引き出し電極１２ｃに接続され」るものであり，「ｎチャネルＭＩＳＦＥＴＱｎ」の配置も明らかではない点。
　
（４）相違点についての検討
　上記相違点について検討する。
　
ア．上記（２−３）ア，イによれば，引用例２には，「
絶縁基板上の半導体層に形成されたＭＩＳ型半導体装置
従来
ではチャネル直下の基板電位を固定して発生した少数キャリアを除去するためには
個々のトランジスタごとに基板とのコンタクト部６が必要であり，配線に制約が大きく加わる等の問題点があった
絶縁膜上の半導体層を連結し，複数のトランジスタの基板電位を１ヶ所のコンタクトでとるようにした
２はＮ型トランジスタのゲート電極
チャネル領域である低濃度Ｐ型シリコン単結晶膜８
３は
Ｐ
＋
拡散領域
Ｐ
＋
拡散領域３は
複数のトランジスタの基板電位を１つの基板とアルミとのコンタクト部分６でとる
　また，引用例２の第１図を参照すると，
「Ｐ
＋
拡散領域３」は
一直線形態の幹部と，当該幹部から両側
に枝分かれした枝部とから構成される
「Ｐ
＋
拡散領域３」の枝部は
「Ｐ
＋
拡散領域３」の幹部の両側に配置された複数個の「Ｎ型トランジスタ」の各々と連結
「Ｐ
＋
拡散領域３」の枝部は
「Ｎ型トランジスタ」の「チャネル領域である低濃度Ｐ型シリコン単結晶膜８」から延長されるように連結
　
イ．上記アより，引用例２には，絶縁基板上の半導体層に形成されたＭＩＳ型半導体装置において，チャネル直下の基板電位を固定して発生した少数キャリアを除去するためには個々のトランジスタごとに基板とのコンタクト部６が必要で配線に制約が大きく加わる等の従来の問題点を解決するべく，一直線形態の幹部及び当該幹部から両側に枝分かれした枝部とから構成されるＰ＋拡散領域３を設け，複数個のＮ型トランジスタをＰ＋拡散領域３の幹部の両側に配置し，各々のＮ型トランジスタをチャネル領域である低濃度Ｐ型シリコン単結晶膜８から延長されるようにＰ＋拡散領域３の枝部に連結することにより，絶縁膜上の半導体層を連結し，複数のトランジスタの基板電位を１ヶ所のコンタクトでとるようにする発明が開示されている。
　
ウ．これに対し，引用発明は，「滞留キャリア引き出し領域１３」が「キャリア引き出し電極１２ｃに接続され」るものであり，また，上記（３−１）アで検討したとおり，ｎチャネルＭＩＳＦＥＴＱｎを複数搭載した半導体集積回路装置を想定したものであるから，引用発明において，複数の「ｎチャネルＭＩＳＦＥＴＱｎ」の各々の「滞留キャリア引き出し領域１３」を個別に「キャリア引き出し電極１２ｃに接続」しようとすれば，上記ア，イのとおり，「配線に制約が大きく加わる等の問題点」が生じることは，当業者であれば直ちに察知可能なことである。
　
エ．よって，引用発明において，上記ウの問題点を解決するために，引用例２に開示された発明を適用して，絶縁膜上の半導体層を連結し，複数のトランジスタの基板電位を１ヶ所のコンタクトでとるようにすることは，当業者が容易になし得ることである。
　
オ．ここで，引用発明の構成要素と引用例２に記載された発明の構成要素とを具体的に対応付けると，引用発明では，「ｎチャネルＭＩＳＦＥＴＱｎのチャネル領域９」が「滞留キャリア引き出し層３」を介して「滞留キャリア引き出し領域１３」に連結され，これらの３つの構成要素はいずれも「ｐウェル４」の一部（すなわちＰ型の半導体層）からなるのに対し，引用例２に記載された発明では，「Ｎ型トランジスタをチャネル領域である低濃度Ｐ型シリコン単結晶膜８」が「Ｐ＋拡散領域３の枝部」を介して「Ｐ＋拡散領域３の幹部」に連結され，これらの３つの構成要素はいずれもＰ型の半導体層の一部からなるものである。
　そうすると，引用発明と引用例２に記載された発明は，いずれも，Ｐ型の半導体層からなる３つの構成要素を互いに連結させている点で共通するから，
引用発明の「ｎチャネルＭＩＳＦＥＴＱｎのチャネル領域９」，「滞留キャリア引き出し層３」，「滞留キャリア引き出し領域１３」を，それぞれ，引用例２に記載された発明の「Ｎ型トランジスタをチャネル領域である低濃度Ｐ型シリコン単結晶膜８」，「Ｐ＋拡散領域３の枝部」，「Ｐ＋拡散領域３の幹部」に対応付けることは，当業者にとってきわめて自然である。
　
カ．よって，引用発明において，上記オのように構成要素間の対応付けを行うとともに，引用例２に記載された発明のように各々の構成要素を配置すると，引用発明は，一直線形態の「滞留キャリア引き出し領域１３」及び当該「滞留キャリア引き出し領域１３」から両側に枝分かれした「滞留キャリア引き出し層３」を設け，複数個の「ｎチャネルＭＩＳＦＥＴＱｎ」を一直線形態の「滞留キャリア引き出し領域１３」の両側に配置し，各々の「ｎチャネルＭＩＳＦＥＴＱｎ」を「ｎチャネルＭＩＳＦＥＴＱｎのチャネル領域９」から延長されるように「滞留キャリア引き出し層３」に連結することにより，絶縁膜上の半導体層を連結し，複数のトランジスタの基板電位を１ヶ所のコンタクトでとるものとなる。
　これは，引用発明において，「滞留キャリア引き出し領域１３」を一直線形態（のライン）とするとともに，「ｎチャネルＭＩＳＦＥＴＱｎのチャネル領域９」は複数個が一直線形態の「滞留キャリア引き出し領域１３」の両側に配置され，それぞれは「滞留キャリア引き出し層３」を介して「滞留キャリア引き出し領域１３」に共通に接続されるようにしたものにほかならない。
　
キ．したがって，引用発明において，相違点に係る構成とすることは，引用例２に記載された発明を適用することにより，当業者が容易になし得たことである。
　
（５）以上検討したとおり，本願補正発明は，引用例１，２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許出願の際独立して特許を受けることができない。
　
４．補正の却下の決定についてのまとめ
　したがって，本件補正は，特許法第１７条の２第５項において準用する特許法第１２６条第５項の規定に適合しないので，特許法第１５９条第１項において読み替えて準用する特許法第５３条第１項の規定により却下すべきものである。
　
　
第３．本願発明
１．前記「第２．」のとおり，本件補正は却下されたので，本願の請求項１に係る発明（以下「本願発明」という。）は，平成１９年３月２２日に提出された手続補正書により補正された特許請求の範囲の請求項１に記載された，次のとおりのものである。
　
「支持基板，この支持基板上の埋込絶縁層及びこの埋込絶縁層上の第１導電型の半導体層よりなるＳＯＩ基板に形成されたＳＯＩ半導体集積回路において，
　前記半導体層の所定領域よりなる孤立したトランジスタ活性領域と，
　前記半導体層の一部分よりなる一直線形態の第１導電型のボディラインと，
　前記トランジスタ活性領域及び前記ボディラインの側壁を取り囲んで，前記埋込絶縁層と接触する素子分離膜と，
　前記トランジスタ活性領域の一側壁から延長され前記ボディラインと電気的に接続され，前記トランジスタ活性領域より薄い厚さを有する第１導電型のボディ延長部と，
　このボディ延長部上に形成されたボディ絶縁層と，
　前記トランジスタ活性領域の上面を横切って，前記ボディ絶縁層と重畳された絶縁されたゲートパターンとを含み，
　前記トランジスタ活性領域は複数個が前記一直線形態のボディラインの両側に配置され，さらに前記ボディ延長部を介して前記ボディラインに共通に接続されることを特徴とするＳＯＩ半導体集積回路。」
　
２．引用例１，２の記載及び引用発明については，それぞれ，前記「第２．」「３．」の（２）において認定したとおりである。
　
３．対比・判断
　前記「第２．」「２．」で検討したように，本件補正後の請求項１の内容（本願補正発明）は，本件補正前の請求項１を限定的に減縮したものである。逆に言えば，本件補正前の発明（本願発明）は，本願補正発明から，上記の限定をなくしたものである。
　そうすると，本願発明の構成要件をすべて含み，これをより限定した本願補正発明が，引用例１，２に記載された発明に基づいて当業者が容易に発明をすることができたものなのであるから，本願発明も，当然に，当業者が容易に発明をすることができたものである。
　
　
第４．結言
　以上のとおり，本願発明（本願の請求項１に係る発明）は，引用例１，２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許を受けることができない。
　したがって，本願は，その余の請求項に係る発明について検討するまでもなく，拒絶をすべきものである。
　よって，結論のとおり審決する。