(57)【特許請求の範囲】
【請求項１】
第１および第２の差動入力／出力（Ｉ／Ｏ）ピンを有し、およびサージ保護回路を有する集積回路デバイスであって、前記サージ保護回路は、
前記第１および第２の差動Ｉ／Ｏピンの間に接続され、制御信号を受信するためのゲートを有する保護トランジスタと、
第１の供給電圧に結合された第１の入力、前記第１の供給電圧より大きい第２の供給電圧に結合された第２の入力、および出力を有する正極性サージ検出回路と、
接地電位に結合された第１の入力、前記第１の差動Ｉ／Ｏピンに結合された第２の入力、および出力を有する負極性サージ検出回路と、
前記正極性サージ検出回路の前記出力に結合された第１の入力、前記負極性サージ検出回路の前記出力に結合された第２の入力、および前記制御信号を発生するための出力を有する組み合せ論理ゲートと
を備えている集積回路デバイス。
【請求項２】
前記正極性サージ検出回路は、前記第１および第２の供給電圧間の比較に応じて、前記制御信号のアサーション（assertion）を、選択的に引き起こすものであり、および前記負極性サージ検出回路は、接地電位と前記第１の差動Ｉ／Ｏピンの電圧レベル間の比較に応じて、前記制御信号のアサーション（assertion）を選択的に引き起こすものである請求項１に記載のデバイス。
【請求項３】
前記第１の供給電圧が、前記第２の供給電圧より大きくなった場合に、または、前記第１の差動Ｉ／Ｏピンの電圧レベルが、接地電位より負極性になった場合に、前記論理ゲートが、前記第１および第２の差動Ｉ／Ｏピンを相互に接続するために、前記保護トランジスタをターンオンする請求項１に記載のデバイス。
【請求項４】
前記正極性サージ検出回路は、前記第１の供給電圧を受信するための第１の入力、前記第２の供給電圧を受信するための第２の入力、および前記制御信号を選択的にアサートするための出力を有するシングルエンド差動増幅器を備えている請求項１に記載のデバイス。
【請求項５】
前記負極性サージ検出回路は、前記第１の供給電圧と前記負極性サージ検出回路の出力との間に結合され、接地電位に結合されたゲートを有するＰＭＯＳトランジスタと、
前記負極性サージ検出回路の前記出力と第１のノードとの間に結合され、接地電位に結合されたゲートを有するＮＭＯＳトランジスタと、
前記第１のノードと前記第１の差動Ｉ／Ｏピンの間に結合された抵抗器
を備えている請求項１に記載のデバイス。
【請求項６】
それぞれの差動Ｉ／Ｏピンにおけるコモンモード電圧スパイクを、接地電位にまで放電するために、前記第１および第２の差動Ｉ／Ｏピンに結合された端子を有するコモンモード保護回路をさらに備えている請求項１に記載のデバイス。
【請求項７】
前記コモンモード保護回路は、
前記それぞれの差動Ｉ／Ｏピンと前記第１の供給電圧の間に結合されたダイオードと、
前記それぞれの差動Ｉ／Ｏピンと接地電位の間に結合され、ゲートが接地接続されたトランジスタと、
前記第１の供給電圧と接地電位の間に結合されたクランプ回路
を備えている請求項６に記載のデバイス。
【請求項８】
集積回路デバイスであり、
外部通信媒体と差動信号を交換するための第１および第２の差動入力／出力（Ｉ／Ｏ）ピンと、
相対的に低い供給電圧を受信するための第１の電源ピンと、
相対的に高い供給電圧を受信するための第２の電源ピンと、
サージ保護回路であって、
前記差動Ｉ／Ｏピンにおけるコモンモード電圧スパイクを、接地電位にまで放電するために、前記第１および第２の差動Ｉ／Ｏピンに結合された端子を有するコモンモード保護回路と、
前記差動Ｉ／Ｏピンにおける差動電圧スパイクに応じて、前記第１および第２の差動Ｉ／Ｏピンを相互に選択的に接続するために、前記第１および第２の差動Ｉ／Ｏピンに結合された端子を有する差動モード保護回路と、を備えているサージ保護回路と、
を備えている集積回路デバイス。
【請求項９】
前記差動保護回路は、
前記第１および第２の差動Ｉ／Ｏピンの間に接続され、制御信号を受信するためのゲートを有する保護トランジスタと、
前記第１および第２の電源ピンにおける電圧レベル間の比較に応じて前記制御信号を発生するための制御回路と
を備えている請求項８に記載のデバイス。
【請求項１０】
前記制御回路は、前記相対的に低い供給電圧が、前記相対的に高い供給電圧より大きくなった場合に、前記第１および第２の差動Ｉ／Ｏピンを相互に短絡するために、前記保護トランジスタをターンオンする請求項９に記載のデバイス。
【請求項１１】
前記差動モード保護回路は、
前記第１および第２の差動Ｉ／Ｏピンの間に接続され、制御信号を受信するためのゲートを有する保護トランジスタと、
前記第１および第２の電源ピンにおける電圧レベル間の比較に応じて、前記制御信号を選択的にアサートするための正極性サージ検出回路と、
接地電位と前記第１の差動Ｉ／Ｏピンにおける電圧レベル間の比較に応じて、前記制御信号を選択的にアサートするための負極性サージ検出回路と、
を備えている請求項８に記載のデバイス。
【請求項１２】
前記差動モード保護回路は、さらに
前記正極性サージ検出回路の出力に結合された第１の入力、前記負極性サージ検出回路の出力に結合された第２の入力、および前記制御信号を発生するための出力を有する組み合せ論理ゲートを備えている請求項１１に記載のデバイス。
【請求項１３】
前記正極性サージ検出回路は、
前記相対的に低い供給電圧を受信するための第１の入力、前記相対的に高い供給電圧を受信するための第２の入力、および前記制御信号を選択的にアサートするための出力を有するシングルエンド差動増幅器を備えている請求項１１に記載のデバイス。
【請求項１４】
前記負極性サージ検出回路は、
前記第１の電源ピンと前記負極性サージ検出回路の出力との間に結合され、接地電位に結合されたゲートを有するＰＭＯＳトランジスタと、
前記負極性サージ検出回路の前記出力と第１のノードとの間に結合され、接地電位に結合されたゲートを有するＮＭＯＳトランジスタと、
前記第１のノードと前記第１の差動Ｉ／Ｏピンの間に結合された抵抗器と、
を備えている請求項１１に記載のデバイス。
【請求項１５】
前記コモンモード保護回路は、さらに
前記第１の差動Ｉ／Ｏピンと前記第１の電源ピンの間に結合されたダイオードと、
前記それぞれの差動Ｉ／Ｏピンと接地電位の間に結合され、ゲートが接地接続されたトランジスタと、
前記第１の電源ピンと接地電位の間に結合されたクランプ回路と、
を備えている請求項８に記載のデバイス。
【請求項１６】
正極性および負極性エネルギーサージから、第１および第２の差動入力／出力（Ｉ／Ｏ）ピンを有する集積回路デバイスを保護するための方法であって、
前記デバイスは、
相対的に低い供給電圧を受信するための第１の電源ピンを含み、および
相対的に高い供給電圧を受信するための第２の電源ピンを含み、
前記方法は、
正極性サージ検出信号を発生するための第１の比較回路において、前記相対的に低い供給電圧と前記相対的に高い供給電圧を比較することと、
負極性サージ検出信号を発生するための第２の比較回路において、接地電位と前記第１の差動Ｉ／Ｏピンの電圧レベルを比較することと、
前記正極性サージ検出信号が、前記相対的に低い供給電圧が、前記相対的に高い供給電圧より大きくなったと示した場合に、前記第１および第２の差動Ｉ／Ｏピンを相互に短絡することと、
前記負極性サージ検出信号が、前記第１の差動Ｉ／Ｏピンの前記電圧レベルが、接地電位より負極性になったと示した場合に、前記第１および第２の差動Ｉ／Ｏピンを相互に短絡することと、
を備えている方法。
【請求項１７】
前記短絡することは、さらに、
制御信号を発生するための組み合せ論理ゲートにおいて、前記正極性および負極性サージ検出信号を論理的に結合することと、
前記制御信号で、前記第１および第２の差動Ｉ／Ｏピンの間に接続された保護トランジスタのゲートをドライブすることと、
を備えている請求項１６に記載の方法。
【請求項１８】
前記相対的に低い供給電圧が、前記相対的に高い供給電圧より大きくなった場合、または、前記第１の差動Ｉ／Ｏピンの前記電圧レベルが、接地電位より負極性になった場合に、前記制御信号は、前記保護トランジスタをターンオンするためにアサートされる請求項１７に記載の方法。
【請求項１９】
前記第１の比較回路は、
前記相対的に低い供給電圧を受信するための第１の入力、前記相対的に高い供給電圧を受信するための第２の入力、および前記制御信号を選択的にアサートするための出力を有するシングルエンド差動増幅器を備えている
請求項１７に記載の方法。
【請求項２０】
前記第２の比較回路は、
前記相対的に低い供給電圧と前記第２の比較回路の出力との間に結合され、接地電位に結合されたゲートを有するＰＭＯＳトランジスタと、
前記第２の比較回路の前記出力と第１のノードとの間に結合され、接地電位に結合されたゲートを有するＮＭＯＳトランジスタと、
前記第１のノードと前記第１の差動Ｉ／Ｏピンの間に結合された抵抗器と、
を備えている請求項１６に記載の方法。
【請求項２１】
第１および第２の差動入力／出力（Ｉ／Ｏ）ピンを有し、および、サージ保護回路を有する集積回路デバイスであって、
前記サージ保護回路は、
前記第１および第２の差動Ｉ／Ｏピンの間に接続され、制御信号を受信するためのゲートを有する保護トランジスタと、
供給電圧に結合された第１の入力、前記第１の差動Ｉ／Ｏピンに結合された第２の入力、および出力を有する正極性サージ検出回路と、
接地電位に結合された第１の入力、前記第１の差動Ｉ／Ｏピンに結合された第２の入力、および出力を有する負極性サージ検出回路と、
前記正極性サージ検出回路の前記出力に結合された第１の入力、前記負極性サージ検出回路の前記出力に結合された第２の入力、および前記制御信号を発生するための出力を有する組み合せ論理ゲートと、
を備えている集積回路デバイス。
【請求項２２】
前記正極性サージ検出回路は、前記供給電圧と前記第１の差動Ｉ／Ｏピンの電圧レベル間の比較に応じて、前記制御信号のアサーション（assertion）を、選択的に引き起こすものであり、および前記負極性サージ検出回路は、接地電位と前記第１の差動Ｉ／Ｏピンの前記電圧レベル間の比較に応じて、前記制御信号のアサーション（assertion）を選択的に引き起こすものである
請求項２１に記載のデバイス。
【請求項２３】
前記第１の差動Ｉ／Ｏピンの電圧レベルが、前記供給電圧より正極性になった場合に、または、前記第１の差動Ｉ／Ｏピンの前記電圧レベルが、接地電位より負極性になった場合に、前記論理ゲートが、前記第１および第２の差動Ｉ／Ｏピンを相互に接続するために、前記保護トランジスタをターンオンする
請求項２１に記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、概して集積回路に関連し、および具体的には改善されたサージ保護に関連する。
【背景技術】
【０００２】
差動入力／出力（Ｉ／Ｏ）ピンを有するイーサネット（登録商標）デバイスは、一般的には、好ましくない電圧のサージおよび／または、放電（ＥＳＤ）事象に対して一定のレベルの保護を提供する１つまたは複数の変換器を介して通信媒体（例えばツイストペアケーブル）に接続されている。例えば、図１は、Ｉ／Ｏインタフェース１１０、主要回路１２０および差動Ｉ／ＯピンのペアＴＲＸＰとＴＲＸＮを有するイーサネットデバイス１００示している。Ｉ／Ｏインタフェース１１０は、通常はアナログフル双方向インタフェースであるが、Ｉ／ＯピンＴＲＸＰ／ＴＲＸＮと主要回路１２０間の信号の交換を促進している。差動Ｉ／ＯピンＴＲＸＰ／ＴＲＸＮは、差動信号ライン３１−３２を介して変換器２０に接続されており、順に、通信ケーブル１０(例えばツイストペアケーブル)に接続されている。ケーブル１０に提供された信号の電圧を、デバイス１００による使用のために、より適切な電圧に変換することに加え、変換器２０は、ケーブル１０から発するサージエネルギーから、デバイス１００内の回路を保護し得る。
【０００３】
より具体的には、ケーブル１０から発するサージエネルギーは、ケーブル１０は通常は低い出力インピダンス（例えば１０オーム）を有するので、数千ボルトの高さになり得る。しかしながら、このサージエネルギーの幾つかは、変換器２０によりブロックされ得、このサージエネルギーの残部は、通常、好ましくないコモンモードサージおよび好ましくない差動モードサージの形でデバイス１００に伝播される。コモンモードサージは通常、同時に両方の差動Ｉ／ＯピンＴＲＸＰ／ＴＲＸＮにおいてボルテージのレベルを上げるエネルギーサージを言い、一方、差動モードサージは通常、差動Ｉ／ＯピンＴＲＸＰ／ＴＲＸＮ間の差分のボルテージのレベルを上げるエネルギーサージを言う。
【０００４】
産業規格は通常、約５ｋＶのコモンモードサージ耐量を有するようにイーサネットデバイス１００を規定している。変換器２０は、ほとんどのコモンモードエネルギーサージをブロックすることに効果的である一方、変換器２０は、差動モードエネルギーサージをブロックする能力は低い。それ故、コモンモードエネルギーサージからより、差動モードエネルギーサージからデバイス１００を保護することは、より困難である。実に、変換器２０は、通常コモンモード信号をブロックし、差動信号を通過するよう設計されるから、変換器２０は、通常、差動モードエネルギーサージに対し、非常に限定された保護を提供する。
【０００５】
それ故、デバイスの性能に不利な影響を与えない方法で、好ましくないエネルギーサージに対するイーサネット（登録商標）デバイスに増大した保護を提供することが望ましい。
【発明の概要】
【０００６】
本実施形態は、添付図面の図中で、限定ではなく例として示され、それらの図において同一の参照番号は、同一の要素を指す。
【図面の簡単な説明】
【０００７】
【図１】図１は、変換器を介し、通信媒体に接続されたイーサネットデバイスブロック図である。
【図２】図２は、本実施形態によるコモンモード、差動モード保護回路を有する集積回路デバイスのブロック図である。
【図３】図３は、いくつかの実施形態における、図２のコモンモード保護回路のブロック図である。
【図４】図４は、いくつかの実施形態における、図２の差動モード保護回路のブロック図である。
【図５Ａ】図５Ａは、図４の差動モード保護回路の１つの実施態様のより詳細なブロック図である。
【図５Ｂ】図５Ｂは、図４の差動モード保護回路の他の実施態様のより詳細なブロック図である。
【図６】図６は、図５Ａの正極サージ検出回路の１つの実施態様の回路図である。
【図７Ａ】図７Ａは、図５Ａの負極サージ検出回路の例となる実施態様の回路図である。
【図７Ｂ】図７Ｂは、図５Ａの負極サージ検出回路の例となる実施態様の回路図である。
【図８】図８は、いくつかの実施形態に従って、図２のデバイスの差動Ｉ／Ｏピン両者を選択的に短絡するための、例となる動作を描いている実例となるフロー図である。
【発明を実施するための形態】
【０００８】
コモンモードおよび差動モードエネルギーサージに対する、関連した集積回路デバイス内の回路および入力／出力（Ｉ／Ｏ）インタフェースの保護のための方法および装置が開示されている。以下の説明では、本開示の完全な理解を提供するために、特定のコンポーネント、回路、および処理の例などの、多数の特定の詳細が説明される。また、以下の説明では、説明の目的で、本実施形態の完全な理解を提供するために、特定の専門用語が記載される。しかしながら、これらの特定の詳細が本実施形態を実現するために必要とされない場合もあることは、当業者にとって明らかであろう。他の事例では、周知の回路およびデバイスが、本開示を不明確にすることを避けるために、ブロック図形式で示される。本明細書で使用される「結合された（coupled）」という語は、直接接続されること、または、介在する１または複数のコンポーネントまたは回路を通じて接続されることを意味する。
【０００９】
本明細書に説明されるさまざまなバスによって供給される信号はいずれも、他の信号と時間多重され、１つまたは複数の共通バスによって供給され得る。さらに、回路要素またはソフトウェアブロック間の相互接続は、バスまたは単一の信号線として示され得る。バスの各々は、あるいは単一の信号線であり得、単一の信号線の各々は、あるいはバスであり得、単一の線またはバスは、コンポーネント間の通信のための無数の物理的または論理的メカニズムの任意の１つまたは複数を表し得る。さらに、下記における様々な信号に割り当てられた論理レベルは、任意であり、それゆえに、所望に変更され得る(例えば極性を反転されて)。他の例では、金属酸化物半導体（metal oxide semiconductor）（ＭＯＳ）トランジスタを含むとして説明されまたは表現されている回路は、代替えとして、信号に制御された電流が得られうる他の任意の技術またはバイポーラトランジスタを用いて実施され得る。本実施形態は、本明細書に説明される特定の例に限定されるものと解釈されるべきでなく、添付の特許請求の範囲によって定義されるすべての実施形態をその範囲内に含む。
【００１０】
本実施形態に従って、第１および第２の差動Ｉ／Ｏピンおよびサージ保護回路を含む集積回路デバイスが、開示されている。サージ保護回路は、正極性サージ検出回路および負極性サージ検出回路を含んでいる制御回路および保護トランジスタを含んでいる。保護トランジスタは、第１および第２の差動Ｉ／Ｏピンの間に接続され、制御回路により生成された制御信号を受信するためのゲートを具備している。正極性サージ検出回路は、第１の供給電圧（ＶＤＤ１）に結合された第１の入力、第１の供給電圧より大きい第２の供給電圧（ＶＤＤ２）に結合された第２の入力、および出力を具備している。負極性サージ検出回路は、接地電位（ＶＳＳ）に結合された第１の入力、第差動Ｉ／Ｏピンに結合された第２の入力、および出力を具備している。正極性および負極性サージ検出回路の出力は、制御信号を発生する組み合せ論理ゲート（combinational logic gate）に結合されている。
【００１１】
動作において、正極性サージ検出回路は、正極性エネルギーサージが、差動Ｉ／Ｏピンのどちらかに存在するかを検出するためにＶＤＤ１とＶＤＤ２の電圧レベルを比較し、負極性サージ検出回路は、負極性エネルギーサージが、Ｉ／Ｏピンのどちらかに存在するかを検出するためにＩ／ＯピンとＶＳＳの電圧レベルを比較する。正極性エネルギーサージおよび／または負極性エネルギーサージが検出された場合、制御回路は、差動Ｉ／Ｏピンを相互に接続するために保護トランジスタをターンオンし、一つのＩ／Ｏピンにおける、任意のそのようなエネルギーサージは、他方のＩ／Ｏピンにより消散される(例えば、供給電圧の１つまたは複数の意図された動作電圧レベルを、好ましくなく変更するのではなく)。
【００１２】
図２は、本実施形態に従って、コモンモードおよび差動モード保護回路を有するデバイス２００のブロック図である。デバイス２００は、コモンモードサージ保護回路２１０、差動モードサージ保護回路２２０、Ｉ／Ｏインタフェース２３０、主要回路２４０、一対の差動Ｉ／ＯピンＴＲＸＰおよびＴＲＸＮ、第１の供給電圧ＶＤＤ１に接続された第１の電源ピン、第２の供給電圧ＶＤＤ２に接続された第２の電源ピンおよび、ＶＳＳ(例えば接地電位)に接続された接地ピンを含むことが示されている。本明細書にて説明される例示的な実施形態のため、第１の供給電圧ＶＤＤ１は相対的に低い供給電圧であり、第２の供給電圧ＶＤＤ２は相対的に高い供給電圧である（例えば、ここで、ＶＤＤ２の通常の動作電圧レベルは、ＶＤＤ１の通常の動作電圧レベルより大きい）。いくつかの実施形態では、他の適切な供給電圧はデバイス２００のために使われ得るが、ＶＤＤ１は２．５ボルトの供給電圧で、ＶＤＤ２は３．３Ｖの供給電圧であるとする。さらに、簡略化のため１対の差動Ｉ／Ｏピンのみが図２に示されるが、実際の実施形態は、任意の適切な数の差動Ｉ／Ｏピンの対を含み得ることが理解されるべきである。
【００１３】
Ｉ／Ｏインタフェース２３０は、いくつかの実施形態では、アナログフル双方向インタフェースとして周知であり得、Ｉ／ＯピンＴＲＸＰ／ＴＲＸＮと主要回路２４０との間の信号の交換を促進している。差動Ｉ／ＯピンＴＲＸＰ／ＴＲＸＮは、差動信号ライン２０１−２０１を経由しＩ／Ｏインタフェース２３０に接続されている。簡略化のために示されていないが、Ｉ／ＯピンＴＲＸＰ／ＴＲＸＮは、外部の通信媒体(例えばツイストペアケーブルまたは他のイーサネット準拠信号ライン)に適切な変換器（図１の変換機２０のような）を経由し接続され得る。
【００１４】
コモンモード保護回路２１０は、ＴＲＸＰピンに接続された第１の端子、ＴＲＸＮピンに接続された第２の端子、ＶＤＤ１に結合された電源ピン（簡略化のために示されていない）およびＶＳＳに結合された接地ピン（簡略化のために示されていない）を含んでいる。同様に、差動モードサージ保護回路２２０は、ＴＲＸＰピンに接続された第１の端子、ＴＲＸＮピンに接続された第２の端子、ＶＤＤ１に結合された電源ピン（簡略化のために示されていない）およびＶＳＳに結合された接地ピン（簡略化のために示されていない）を含んでいる。保護回路２１０および２２０の端子は、簡略化のために、信号ライン２０１−２０１に電気的に接続されるものとして図２に描かれているが、実際の実施形態では、保護回路２１０および２２０の端子は、Ｉ／ＯピンＴＲＸＰとＴＲＸＮに直接接続され得ることに注目されるべきである。より詳細を下記に説明したように、コモンモード保護回路２１０は、Ｉ／ＯピンＴＲＸＰ／ＴＲＸＮに現れるコモンモードエネルギーサージから、デバイス２００を保護し、差動モード保護回路２２０は、Ｉ／ＯピンＴＲＸＰ／ＴＲＸＮに現れる差動モードエネルギーサージから、デバイス２００を保護する。それぞれコモンモードサージと差動モードサージを個別に消散するように構成された異なる回路２１０と２２０を含むエネルギーサージ保護回路を使って、本実施形態は、コモンモードサージおよび差動モードサージを検出するためおよび／または消散するために共通の回路を使用する従来技術より効果的なサージ保護を提供する。
【００１５】
図３は、図２のコモンモード保護回路２１０の１実施形態であるコモンモード保護回路３００の簡略化された回路図である。コモンモード保護回路３００は、ダイオードＤ１、接地ゲートＮ−ＭＯＳ（ＧＧＮＭＯＳ）トランジスタ３１０およびクランプ回路３２０を含んでいる。ダイオードＤ１は、周知の方法にて実装され得るが（例えばＭＯＳまたはバイポーラデバイスを用いて）、ＶＤＤ１とＩ／ＯピンＴＲＸＰ／ＴＲＸＮの間に結合される。接地ゲートＮ−ＭＯＳトランジスタ３１０は、Ｉ／ＯピンＴＲＸＰ／ＴＲＸＮとＶＳＳの間に結合され、ＶＳＳに接続されたゲートを有している。クランプ回路３２０は、任意の適切な電圧クランプ回路（例えばアクティブダイオードクランプ回路）であり得、ＶＤＤ１とＶＳＳの間に結合されている。動作において、ダイオードＤ１とクランプ回路３２０は、正極性コモンモードエネルギーサージからデバイス２００を保護し、ＮＭＯＳトランジスタ３１０は、正極性および負極性両方のコモンモードエネルギーサージからデバイス２００を保護する。より具体的には、Ｉ／ＯピンＴＲＸＰ／ＴＲＸＮに加えられた正極性エネルギーサージがある場合、エネルギーは、Ｉ／ＯピンからダイオードＤ１を介しＶＤＤ１に、次に、ＶＤＤ１からクランプ回路３２０を介し接地電位（ＶＳＳ）に、消散する。Ｉ／ＯピンＴＲＸＰ／ＴＲＸＮに加えられた負極性エネルギーサージがある場合、エネルギーは、Ｉ／ＯピンからＮＭＯＳトランジスタ３１０を介し接地電位に、消散する。
【００１６】
図４は、図２の差動モード保護回路２２０の１実施形態である差動モード保護回路４００である。差動モード保護回路４００は、ＮＭＯＳ保護トランジスタＭＮ０および制御回路４１０を含んでいる。トタンジスタＭＮ０は、Ｉ／ＯピンＴＲＸＰとＴＲＸＮ（例えばトランジスタＭＮ０のドレインはＴＲＸＰピンに接続され、トランジスタＭＮ０のソースは、ＴＲＸＮピンに接続されている）の間に接続され、制御回路４１０の出力から制御信号（ＣＴＲＬ）を受信するためのゲートを有している。いくつかの実施形態では、トランジスタＭＮ０のボディは、図４に描かれるようにＶＳＳに接続されている。
【００１７】
制御回路４１０は、ＶＤＤ１に結合された第１の電源端子、ＶＤＤ２に結合された第２の電源端子、ＶＳＳに結合された第３の電源端子および、ＶＤＤ１およびＶＤＤ２における電圧レベル間の比較に応じてＣＴＲＬを生成するための出力を含んでいる。ＶＤＤ１がＶＤＤ２未満(例えばここでＶＤＤ１＝２．５ＶおよびＶＤＤ２＝３．３Ｖは、両者ともそれらの目的とする動作電圧である)である通常の動作状態の間において、制御回路４１０は、ＣＴＲＬを論理ロー状態にアサート（assert）し、非導通状態に保護トランジスタＭＮ０を持続し、その結果、Ｉ／ＯピンＴＲＸＰおよびＴＲＸＮを相互から絶縁する。
【００１８】
しかしながら、著しい差動電圧が、Ｉ／ＯピンＴＲＸＰとＴＲＸＮの間に現れた場合（例えば、差動モードエネルギーサージまたは静電気障害（ESD event）に起因し）、制御回路４１０は、ＣＴＲＬを論理ハイ状態にアサート（assert）し、保護トランジスタＭＮ０をターンオンし、その結果、Ｉ／ＯピンＴＲＸＰおよびＴＲＸＮを相互に接続する(例えばショート)。本明細書で使われているように、用語「著しい差動電圧（significant differential voltage）」は、ＶＤＤ２の動作電圧レベルより大きいレベルになる急激なスパイクをＶＤＤ１の動作電圧に引き起こすため、または、Ｉ／ＯピンＴＲＸＰまたはＴＲＸＮのうち１つの電圧レベルに急激な減少を引き起こし、ＶＳＳ（接地電位）よりさらに低くなるため、通常の差動信号伝達電圧と関係があるいくつかの予め決定された閾値レベルより十分に大きい差動電圧を指す。そのような差動エネルギーサージの間、Ｉ／ＯピンＴＲＸＰ／ＴＲＸＮのうち一方は、典型的に高い正極性電圧に駆動され、Ｉ／ＯピンＴＲＸＰ／ＴＲＸＮのうち他方は、高い負極性電圧に駆動される。
【００１９】
より具体的には、Ｉ／ＯピンＴＲＸＰまたはＴＲＸＮのうち一方の電圧レベルが、差動モードエネルギーサージ(または静電気障害（ESD event）)に起因して、より正極性の電圧に急激に増加した場合、図３のコモンモード保護回路３００ダイオードＤ１は、それはあのＩ／ＯピンとＶＤＤ１の間に接続されているが、短絡回路として振る舞い、ＶＤＤ１をその通常の動作電圧レベルより高い電圧に好ましくないチャ−ジを行い得る。このＶＤＤ１の好ましくないチャージが、ＶＤＤ２の電圧レベルより大きくなることをＶＤＤ１の電圧レベルに引き起こす場合、制御回路４１０は、この「正極性サージ（positive surge）」を検出し、Ｉ／ＯピンＴＲＸＰとＴＲＸＮを相互に短絡するために保護トタンジスタＭＮ０をターンオンする。保護トランジスタＭＮ０で、差動Ｉ／ＯピンＴＲＸＰとＴＲＸＮを相互に短絡することは、ピンＴＲＸＰとＴＲＸＮの間のインピダンスを減少させ(例えば最小インピダンスまで)、次に、ダイオードＤ１を介し、より正極性の電圧レベルにＶＤＤ１を好ましくなくチャージするのではなく、好ましくないエネルギーサージが他方のＩ／Ｏピンに迅速に消散されるようにする。この方法で、差動モード保護回路４００は、そのような正極性サージがデバイス２００の内部回路（例えばＩ／Ｏインタフェース２３０および／または主要回路２４０）にダメージを与えることを防ぐ。
【００２０】
それ故、例えば、ピンＴＲＸＰが、差動モードエネルギーサージに起因してより正極性の電圧に急激にチャージされた場合、保護トランジスタＭＮ０を経由してピンＴＲＸＰとピンＴＲＸＮを短絡することは、短絡してＶＤＤ２より大きな電圧にＶＤＤ１を好ましくなくチャージすることをダイオードＤ１に引き起こすレベルにピンＴＲＸＰをチャージするのではなく、ピンＴＲＸＰにおける正極性サージを、他方のピンＴＲＸＮに安全に消散することを引き起こす。同様に、ピンＴＲＸＮが、差動モードエネルギーサージに起因してより正極性の電圧に急激にチャージされた場合、保護トランジスタＭＮ０を経由してピンＴＲＸＮとピンＴＲＸＰを短絡することは、短絡してＶＤＤ２より大きな電圧にＶＤＤ１を好ましくなくチャージすることをダイオードＤ１に引き起こすレベルにピンＴＲＸＮをチャージするのではなく、ピンＴＲＸＮにおける正極性サージを、他方のピンＴＲＸＰに安全に消散することを引き起こす。
【００２１】
反対に、差動モードエネルギーサージ(または静電気障害（ESD event）)に起因してＩ／ＯピンＴＲＸＰまたはＴＲＸＮのうち１つの電圧レベルが、より負極性の電圧に急激に減少した場合、コモンモード保護回路３００のダイオードＤ１は、逆バイアスに、および好ましくなく、より低いＶＤＤ１の動作電圧レベルになり得る。このようにして、Ｉ／Ｏピンの電圧が、接地電位（ＶＳＳ）より負極性になった場合、制御回路４１０は、この「負極性サージ」を検出し、Ｉ／ＯピンＴＲＸＰとＴＲＸＮを相互に短絡するために保護トランジスタＭＮ０をターンオンする。保護トランジスタＭＮ０で、差動Ｉ／ＯピンＴＲＸＰとＴＲＸＮを相互に短絡することは、ピンＴＲＸＰとＴＲＸＮの間のインピダンスを減少させ(例えば最小インピダンスまで)、次に、好ましくないエネルギーサージが他方のＩ／Ｏピンに迅速に消散されるようにする。
【００２２】
それ故、例えば、ピンＴＲＸＰの電圧レベルが、負極性のサージに起因して、接地電位より負極性の電圧に急激に減少した場合、保護トランジスタＭＮ０を経由してピンＴＲＸＰとピンＴＲＸＮを短絡することは、接地電位より負極性であるレベルにピンＴＲＸＰの電圧を減少させるのではなく、ピンＴＲＸＰにおける負極性サージを、他方のピンＴＲＸＮへ安全に消散することを引き起こす。同様に、ピンＴＲＸＰの電圧レベルが、負極性のサージに起因して、接地電位より負極性の電圧に急激に減少した場合、保護トランジスタＭＮ０を経由してピンＴＲＸＮとピンＴＲＸＰを短絡することは、接地電位より負極性であるレベルにピンＴＲＸＮの電圧を減少させるのではなく、ピンＴＲＸＮにおける負極性サージを、他方のピンＴＲＸＰへ安全に消散することを引き起こす。
【００２３】
図５Ａは、図４の制御回路４１０の１実施形態である制御回路５００のより詳細なブロック図である。制御回路５００は、正極性サージ検出回路５１０、負極性サージ検出回路５２０、ロジック／ドライバー回路５３０およびＮＭＯＳ保護トタンジスタＭＮ０を含んでいる。本実施形態に従って、正極性サージ検出回路５１０は、ロジック／ドライバー回路５３０に、Ｉ／ＯピンＴＲＸＰ／ＴＲＸＮ両方における正極性サージの検出に応答して、保護トタンジスタＭＮ０をターンオンすること、およびＩ／ＯピンＴＲＸＰとＴＲＸＮを相互に接続することを選択的に引き起こし、負極性サージ検出回路５２０は、ロジック／ドライバー回路５３０に、Ｉ／ＯピンＴＲＸＰ／ＴＲＸＮ両方における負極性サージの検出に応答して、保護トタンジスタＭＮ０をターンオンすること、およびＩ／ＯピンＴＲＸＰとＴＲＸＮを相互に接続することを選択的に引き起こす。それ故、差動エネルギーサージは通常、高い正極性電圧までＩ／ＯピンＴＲＸＮ／ＴＲＸＰをドライブし、および、高い負極性電圧まで他方のＩ／ＯピンＴＲＸＮ／ＴＲＸＰをドライブするので、本実施形態は、それぞれ１つのＩ／Ｏピンにおける正極性サージを検出するため、および他方のＩ／Ｏピンにおける負極性サージを検出するため、分離したサージ検出回路５１０と５２０を用いることにより、そのような差動エネルギーサージを迅速に検出することができる。この方法で、本実施形態は、正極性サージおよび／または負極性サージどちらか一方が検出されたとき、ＮＭＯＳ保護トランジスタＭＮ０の活性化を、迅速に始動させることができる。
【００２４】
より具体的には、正極性サージ検出回路５１０は、ＶＤＤ１に結合された正極入力、ＶＤＤ２に結合された負極入力、ＶＤＤ１およびＶＳＳに結合された電源端子、およびＶＤＤ１がＶＤＤ２より大きくなったかを示す正極性サージ検出信号ＤＥＴ  ＰＳを発生するための出力を有するコンパレータ５１１を含んでいる。例えば、ＶＤＤ１とＶＤＤ２が、両者ともそれらの意図された供給電圧レベルにて動作しているとき(例えば、ＶＤＤ２がＶＤＤ１より大きいような)、コンパレータ５１１は、論理ハイレベルにＤＥＴ  ＰＳをドライブする。反対に、Ｉ／ＯピンＴＲＸＰ／ＴＲＸＮの１つにおける正極性サージに起因して、ＶＤＤ１が、ＶＤＤ２より正極性になった場合、Ｉ／ＯピンＴＲＸＰ／ＴＲＸＮの１つにおける正極性サージの検出を示すため、コンパレータ５１１は、論理ローレベルにＤＥＴ  ＰＳをドライブする。
【００２５】
負極性サージ検出回路５２０は、第１のコンパレータ５２１、および第２のコンパレータ５２２、を含んでいる。第１のコンパレータ５２１は、負極性サージがＩ／ＯピンＴＲＸＰに作用したかを検出し、第２のコンパレータ５２２は、負極性サージがＩ／ＯピンＴＲＸＮに作用したかを検出する。より具体的には、第１のコンパレータ５２１は、ＶＳＳに結合された正極入力、ＴＲＸＰに結合された負極入力、ＶＤＤ１およびＶＳＳに結合された電源端子、およびＴＲＸＰにおける電圧がＶＳＳよりさらに負極性になったかを示す第１の負極性サージ検出信号ＤＥＴ  ＮＳ１を発生するための出力を有する。例えば、ＴＲＸＰの電圧レベルがＶＳＳより大きくなった場合(例えば、ピンＴＲＸＰにおける負極性サージが不存在である場合)、コンパレータ５２１は、論理ハイレベルにＤＥＴ  ＮＳ１をドライブする。反対に、ＴＲＸＰの電圧レベルが、ＶＳＳより負極性になった場合、Ｉ／ＯピンＴＲＸＰにおける負極性サージの検出を示すため、コンパレータ５２１は、論理ローレベルにＤＥＴ  ＮＳ１をドライブする。
【００２６】
第２のコンパレータ５２２は、ＶＳＳに結合された正極入力、ＴＲＸＮに結合された負極入力、ＶＤＤ１およびＶＳＳに結合された電源端子、およびＴＲＸＮにおける電圧がＶＳＳよりさらに負極性になったかを示す第２の負極性サージ検出信号ＤＥＴ  ＮＳ２を発生するための出力を有する。例えば、ＴＲＸＮの電圧レベルがＶＳＳより大きくなった場合(例えば、ピンＴＲＸＮにおける負極性サージが不存在である場合)、コンパレータ５２２は、論理ハイレベルにＤＥＴ  ＮＳ２をドライブする。反対に、ＴＲＸＮの電圧レベルが、ＶＳＳより負極性になった場合、Ｉ／ＯピンＴＲＸＮにおける負極性サージの検出を示すため、コンパレータ５２２は、論理ローレベルにＤＥＴ  ＮＳ２をドライブする。
【００２７】
ロジック／ドライバー回路５３０は、ＮＡＮＤゲート５３１と２つのインバータ５３２−５３３を含んでいる。ＮＡＮＤゲート５３１は、コンパレータ５１１の出力からＤＥＴ  ＰＳを受信するための第１の入力、コンパレータ５２１の出力からＤＥＴ  ＮＳ１を受信するための第２の入力、コンパレータ５２２の出力からＤＥＴ  ＮＳ２を受信するための第３の入力、およびインバータ５３２の入力に結合された出力を含んでいる。インバータ５３２−５３３は、保護トランジスタＭＮ０のゲートをドライブするのに適切な任意のＣＭＯＳインバータ回路またはドライバ回路であり得るが、ＮＡＮＤゲート５３１と保護トランジスタＭＮ０のゲートとの間に直列に接続されている。
【００２８】
動作時に、ＮＡＮＤゲート５３１は、制御信号（ＣＴＲＬ）を発生するために、それは順にインバータ５３２−５３３によりＮＭＯＳ保護トランジスタＭＮ０のゲートへドライブされるが、検出信号ＤＥＴ  ＰＳ、ＤＥＴ  ＮＳ１、およびＤＥＴ  ＮＳ２を論理的に結合する。それ故、全ての検出信号ＤＥＴ  ＰＳ、ＤＥＴ  ＮＳ１、およびＤＥＴ  ＮＳ２が論理ハイにドライブされた場合、それは、正極性サージも負極性サージ状態も検出されなかったことを示すが、ＮＡＮＤゲート５３１がＣＴＲＬを論理ローにドライブし、順にＩ／ＯピンＴＲＸＰとＴＲＸＮを相互から絶縁するために非導通状態に保護トランジスタＭＮ０を持続する。反対に、検出信号ＤＥＴ  ＰＳ、ＤＥＴ  ＮＳ１、およびＤＥＴ  ＮＳ２の１つまたは複数が論理ローにドライブされた場合、それは、正極性サージおよび／または負極性サージ状態が検出されたことを示すが、ＮＡＮＤゲート５３１がＣＴＲＬを論理ハイにドライブし、保護トランジスタＭＮ０をターンオンする。導通状態になると、保護トランジスタＭＮ０は、例えば１つのＩ／Ｏピンにおけるサージエネルギーが、他方のＩ／Ｏピンに安全に消散されることを可能にすることによって、内部回路とデバイス２００のコンポーネントへのダメージを防ぐため、Ｉ／ＯピンＴＲＸＰとＴＲＸＮを相互に接続する。
【００２９】
他の実施形態では、デバイス２００は、供給電圧ＶＤＤ２のみの使用の代わりでなく、分離した供給電圧ＶＤＤ１を有し得ない。そのような実施形態では、図５の正極性サージ検出回路５１０は、Ｉ／ＯピンＴＲＸＰとＴＲＸＮのそれぞれの電圧が、ＶＤＤ２より正極性になったかを別個に判断する２つのコンパレータを含むように、修正され得る。例えば図５Ｂは、図４の制御回路４１０の他の実施形態である制御回路５０１を示している。制御回路５０１は、その正極性サージ検出回路５４０が、それぞれＶＤＤ２とＴＲＸＰピンの電圧およびＴＲＸＮピンの電圧を比較する第１および第２のコンパレータ５４１および５４２を含んでいることおよび、全てのコンパレータ５４１−５４２および５２１−５２２の電源端子がＶＤＤ２に結合されていることを除いて、図５Ａの制御回路５００と同様である。
【００３０】
より具体的には、正極性サージ検出回路５４０は、正極性サージがＩ／ＯピンＴＲＸＰに作用したかを検出する第１のコンパレータ５４１および、正極性サージがＩ／ＯピンＴＲＸＮに作用したかを検出する第２のコンパレータ５４２を含んでいる。コンパレータ５４１は、ＶＤＤ２に結合された正極入力、ＴＲＸＰに結合された負極入力、ＶＤＤ２およびＶＳＳに結合された電源端子、およびＴＲＸＰにおける電圧がＶＤＤ２よりさらに正極性になったかを示す第１の正極性サージ検出信号ＤＥＴ  ＰＳ１を発生するための出力を有する。例えば、ＴＲＸＰの電圧レベルがＶＤＤ２より大きくない場合(例えば、ピンＴＲＸＰにおける正極性サージが不存在である場合)、コンパレータ５４１は、論理ハイレベルにＤＥＴ  ＰＳ１をドライブする。反対に、ＴＲＸＰの電圧レベルが、ＶＤＤ２より正極性になった場合、Ｉ／ＯピンＴＲＸＰにおける正極性サージの検出を示すため、コンパレータ５４１は、論理ローレベルにＤＥＴ  ＰＳ１をドライブする。
【００３１】
コンパレータ５４２は、ＶＤＤ２に結合された正極入力、ＴＲＸＮに結合された負極入力、ＶＤＤ２およびＶＳＳに結合された電源端子、およびＴＲＸＮにおける電圧がＶＤＤ２よりさらに正極性になったかを示す第２の正極性サージ検出信号ＤＥＴ  ＰＳ２を発生するための出力を有する。例えば、ＴＲＸＮの電圧レベルがＶＤＤ２より大きくない場合(例えば、ピンＴＲＸＮにおける正極性サージが不存在である場合)、コンパレータ５４２は、論理ハイレベルにＤＥＴ  ＰＳ２をドライブする。反対に、ＴＲＸＮの電圧レベルが、ＶＤＤ２より正極性になった場合、Ｉ／ＯピンＴＲＸＮにおける正極性サージの検出を示すため、コンパレータ５４２は、論理ローレベルにＤＥＴ  ＰＳ２をドライブする。
【００３２】
図５ＢのＮＡＮＤゲート５３１は、コンパレータ５４１の出力からＤＥＴ  ＰＳ１を受信するための入力、コンパレータ５４２の出力からＤＥＴ  ＰＳ２を受信するための入力、コンパレータ５２１の出力からＤＥＴ  ＮＳ１を受信するための入力、コンパレータ５２２の出力からＤＥＴ  ＮＳ２を受信するための入力、およびインバータ５３２の入力に結合された出力を含んでいる。動作時に、ＮＡＮＤゲート５３１は、制御信号（ＣＴＲＬ）を発生するために、それは順にインバータ５３２−５３３によりＮＭＯＳ保護トランジスタＭＮ０のゲートへドライブされるが、検出信号ＤＥＴ  ＰＳ１、ＤＥＴ  ＰＳ２、ＤＥＴ  ＮＳ１、およびＤＥＴ  ＮＳ２を論理的に結合する。それ故、全ての検出信号ＤＥＴ  ＰＳ１、ＤＥＴ  ＰＳ２、ＤＥＴ  ＮＳ１、およびＤＥＴ  ＮＳ２が論理ハイにドライブされた場合、それは、正極性サージも負極性サージ状態も検出されなかったことを示すが、ＮＡＮＤゲート５３１がＣＴＲＬを論理ローにドライブし、順にＩ／ＯピンＴＲＸＰとＴＲＸＮを相互から絶縁するために非導通状態に保護トランジスタＭＮ０を持続する。反対に、検出信号ＤＥＴ  ＰＳ１、ＤＥＴ  ＰＳ２、ＤＥＴ  ＮＳ１、およびＤＥＴ  ＮＳ２の１つまたは複数が論理ローにドライブされた場合、それは、正極性サージおよび／または負極性サージ状態が検出されたことを示すが、ＮＡＮＤゲート５３１がＣＴＲＬを論理ハイにドライブし、保護トランジスタＭＮ０をターンオンする。導通状態になると、保護トランジスタＭＮ０は、内部回路とデバイス２００のコンポーネントへのダメージを防ぐため、Ｉ／ＯピンＴＲＸＰとＴＲＸＮを相互に接続する。
【００３３】
図６は、図５Ａの正極性サージ検出回路５１０のコンパレータ５１１の一実施形態である差動増幅器６００である。回路６００は、ＶＤＤ１とＶＤＤ２の間の差動電圧に応じてシングルエンド出力信号ＤＥＴ  ＰＳを発生するが、ＮＭＯＳトランジスタＭＮ１−ＭＮ４、ＰＭＯＳトランジスタＭＰ１−ＭＰ６、カレントソース６１０、およびインバータ６２０を含むものとして示される。ＮＭＯＳトタンジスタＭＮ１−ＭＮ２は、カレントソース６１０により供給されるバイアス電流により、バイアスノードＮＢにおいてバイアスされた差動の対を形成している。トランジスタＭＮ１は、ノードＮ１とＮＢの間に接続されており、ＶＤＤ１に結合されたゲートを有している。トランジスタＭＮ２は、ノードＮ２とＮＢの間に接続されており、ＶＤＤ２に結合されたゲートを有している。トランジスタＭＰ２は、ＶＤＤ１とノードＮ１の間に接続されており、ノードＮ２に結合されたゲートを有しており、一方トランジスタＭＰ３は、ＶＤＤ１とノードＮ２の間に接続されており、ノードＮ１に結合されたゲートを有している。トランジスタＭＰ１は、ＶＤＤ１とノードＮ１の間に結合された、ダイオード接続されたトランジスタで、トランジスタＭＰ４は、ＶＤＤ１とノードＮ２の間に結合された、ダイオード接続されたトランジスタである。トランジスタＭＰ５は、ＶＤＤ１とノードＮ３の間に接続されており、ノードＮ２に結合されたゲートを有しており、一方、トランジスタＭＰ６は、ＶＤＤ１とノードＮ４の間に接続されており、ノードＮ１に結合されたゲートを有している。トランジスタＭＮ３とＭＮ４は、相互にカレントミラーを形成しているが、ノードＮ３に結合されたゲートを有している。
【００３４】
上述したように、回路６００は、ＶＤＤ１とＶＤＤ２の電圧レベルとを比較し、それに応じ、出力信号ＤＥＴ  ＰＳを論理ハイ状態または論理ロー状態のどちらにも選択的にドライブする。例えば、ＶＤＤ１がＶＤＤ２より低い(ここで例えばＶＤＤ１＝２．５ＶでＶＤＤ２＝３．３Ｖは、両者ともそれらの意図された動作電圧である)通常の動作状態の間は、回路６００は、Ｉ／ＯピンＴＲＸＰまたはＴＲＸＮの両方上の正極性サージの不存在を示すため、論理ハイ状態にＤＥＴ  ＰＳをドライブする。反対に、ＶＤＤ１の電圧レベルが、ＶＤＤ２の電圧レベルより高くなった場合、回路６００は、Ｉ／ＯピンＴＲＸＰまたはＴＲＸＮの一方上の正極性サージが検出されたことを示すため、論理ロー状態にＤＥＴ  ＰＳをドライブする。
【００３５】
より具体的には、ＶＤＤ２がＶＤＤ１より大きい通常の動作状態の間、トランジスタＭＮ２はターンオンし、トランジスタＭＮ１はターンオフし、それによって、トランジスタＭＮ２が、カレントソース６１０により供給されたバイアス電流のほとんど（全部でない場合あり）を導通することが可能になる。結果として、トランジスタＭＮ２は、ノードＮ２を設置電位にまで低く引く。ノードＮ２における電圧が、ＶＤＤ１−Ｖｔｐ（例えば、ここでＶｔｐは、ＰＭＯＳトランジスタＭＰ２の閾値電圧）より下がるので、トランジスタＭＰ２はターンオンし、ノードＮ１における電圧をＶＤＤ１にまで高く引く。ノードＮ１における高い電圧の結果は、トランジスタＭＰ３を非導通状態に維持し、それによって、ＶＤＤ１からノードＮ２を絶縁し、および、トランジスタＭＮ２を介し設置電位にまで低く放電し続けることをノードＮ２に可能にする。ノードＮ２における論理ロー状態の結果は、トランジスタＭＰ５をターンオンし、一方、ノードＮ１における論理ハイ状態の結果は、トランジスタＭＰ６をターンオフする。導通状態になると、トランジスタＭＰ５は、ノードＮ３をＶＤＤ１にまで高く引き、それによって、トランジスタＭＮ３およびＭＮ４をターンオンすることを引き起こす。より具体的には、トランジスタＭＮ４は、トランジスタＭＰ５により導通された電流をミラー（mirrors）し、それによって、出力ノードＮ４を設置電位にまで低く引く。非導通状態のトランジスタＭＰ６は、ＶＤＤ１から出力ノードＮ４を絶縁する。ノードＮ４の論理ロー状態に応答して、インバータ６２０（それは任意の適切なＣＭＯＳインバータまたはバッファ回路であり得る）は、出力信号ＤＥＴ  ＰＳを、Ｉ／ＯピンＴＲＸＰおよびＴＲＸＮの両方における任意の正極性エネルギーサージも不存在であることを示すために論理ハイ状態に駆動する。
【００３６】
反対に、ＶＤＤ１の電圧レベルがＶＤＤ２より大きいレベルまで増加した場合(例えば、Ｉ／ＯピンＴＲＸＰおよびＴＲＸＮの両方において現れる正極性エネルギーサージに起因して)、トランジスタＭＮ１は、ターンオンし、トランジスタＭＮ２は、ターンオフし、それによって、トランジスタＭＮ１が、カレントソース６１０により供給されたバイアス電流のほとんど（全部でない場合あり）を導通することが可能になる。結果として、トランジスタＭＮ１は、ノードＮ１を設置電位にまで低く引く。ノードＮ１における電圧が、ＶＤＤ１−Ｖｔｐ（例えば、ここでＶｔｐは、ＰＭＯＳトランジスタＭＰ３の閾値電圧）より下がるので、トランジスタＭＰ３はターンオンし、ノードＮ２における電圧をＶＤＤ１にまで高く引く。ノードＮ２における高い電圧の結果は、トランジスタＭＰ２を非導通状態に維持し、それによって、ＶＤＤ１からノードＮ１を絶縁し、および、トランジスタＭＮ１を介し設置電位にまで低く放電し続けることをノードＮ１に可能にする。ノードＮ１における論理ロー状態の結果は、トランジスタＭＰ６をターンオンし、一方、ノードＮ２における論理ハイ状態の結果は、トランジスタＭＰ５をターンオフする。トランジスタＭＰ５が非導通状態になると、カレントミラートランジスタＭＰ３およびＭＮ４もまた、ターンオフする。より具体的には、非導通のトランジスタＭＮ４は、設置電位から出力ノードＮ４を絶縁し、それによって、導通しているトランジスタＭＰ６が、出力ノードＮ４をＶＤＤ１にまで高く、より速く引くことを可能にする。ノードＮ４の論理ハイ状態に応答して、インバータ６２０は、出力信号ＤＥＴ  ＰＳを、Ｉ／ＯピンＴＲＸＰ／ＴＲＸＮの一方にて正極性エネルギーサージが検出されたことを示すために、論理ロー状態に駆動する。
【００３７】
クロス結合されたＰＭＯＳトランジスタＭＰ２およびＭＰ３は、差動増幅器６００に、いくらかのヒステリシスを提供している（例えば、差動ペアであるＭＮ１とＭＮ２のスイッチング動作を不注意にトリガーすることから短絡期間の過渡電流を防ぐために）こと、および、ダイオード接続されたトランジスタＭＰ１とＭＰ４が、回路６００のスピードを増すためにヒステリシス効果を限定していることに留意されたい。
【００３８】
図７Ａは、図５Ａのコンパレータ回路５２１の一実施形態であるコンパレータ回路７０１である。コンパレータ回路７０１は、ＰＭＯＳトランジスタＭＰ７、ＮＭＯＳトランジスタＭＮ７および抵抗器Ｒ１を含んでいる。ＰＭＯＳトランジスタＭＰ７は、ＶＤＤ１と出力ノードＮ７の間に結合されており、ＶＳＳ(接地電位)に結合されたゲートを有している。ＮＭＯＳトランジスタＭＮ７と抵抗器Ｒ１は、ノードＮ７とＩ／ＯピンＴＲＸＰの間に、トランジスタＭＮ７はＶＳＳにゲートを結合され、直列に接続されている。出力ノードＮ７から共通結合されたトランジスタＭＰ７とＭＮ７のドレイン、および抵抗器Ｒ１が、Ｉ／ＯピンＴＲＸＰに現れるサージエネルギーからＮＭＯＳトランジスタＭＮ７を保護していることに留意されたい。幾つかの実施形態では、抵抗器Ｒ１は、おおよそ２００オームの抵抗を有している。
【００３９】
さらに、いくつかの実施形態では、ＰＭＯＳトランジスタＭＰ７は、比較的弱いプルアップトランジスタであり、ＮＭＯＳトランジスタＭＮ７は比較的強いプルダウントランジスタである。ひとつの実施形態では、ＰＭＯＳトランジスタＭＰ７は、おおよそ０．５ミクロンの実効チャンネル幅とおおよそ４ミクロンの実効チャンネル長を有し、一方、ＮＭＯＳトランジスタＭＮ７は、おおよそ８ミクロンの実効チャンネル幅とおおよそ２ミクロンの実効チャンネル長を有している。
【００４０】
動作時に、ＴＲＸＰの電圧レベルが、ＶＳＳより大きい（例えばより正極性である）場合、ＮＭＯＳトランジスタＭＮ７のソースは、ＮＭＯＳトランジスタＭＮ７のゲートより高くなり(例えばＶｇｓ＜Ｖｔｎ)、トランジスタＭＮ７にターンオフすることを引き起こし、Ｉ／ＯピンＴＲＸＰからノードＮ７を絶縁する。ＰＭＯＳトランジスタＭＰ７のゲート電圧がＶＳＳであり、ＰＭＯＳトランジスタＭＰ７のソースがＶＤＤ１なので、ＰＭＯＳトランジスタＭＰ７は、ターンオンし、ピンＴＲＸＰにおける負極性サージの不存在を示すために出力ノードＮ７をＶＤＤまで高く引く。
【００４１】
反対に、ＴＲＸＰの電圧レベルが、ＶｔｎによりＶＳＳより負極性になった場合、ＮＭＯＳトランジスタＭＮ７のソースは、ＮＭＯＳトランジスタＭＮ７のゲートより低くなり（より負極性に）(例えばＶｇｓ＞Ｖｔｎ)、トランジスタＭＮ７にターンオンすることを引き起こし、ノードＮ７をＩ／ＯピンＴＲＸＰにおける、より負極性の電圧レベルまで低く引く。出力ノードＮ７の論理ロー状態の結果は、Ｉ／ＯピンＴＲＸＰにおける負極性サージの検出を示す。
【００４２】
図７Ｂは、図５Ａのコンパレータ回路５２２の一実施形態であるコンパレータ回路７０２である。コンパレータ回路７０２は、ＰＭＯＳトランジスタＭＰ８、ＮＭＯＳトランジスタＭＮ８および抵抗器Ｒ２を含んでいる。ＰＭＯＳトランジスタＭＰ８は、ＶＤＤ１と出力ノードＮ８の間に結合されており、ＶＳＳ(接地電位)に結合されたゲートを有している。ＮＭＯＳトランジスタＭＮ８と抵抗器Ｒ２は、ノードＮ８とＩ／ＯピンＴＲＸＮの間に、トランジスタＭＮ８はＶＳＳにゲートを結合され、直列に接続されている。出力ノードＮ８から共通結合されたトランジスタＭＰ８とＭＮ８のドレイン、および抵抗器Ｒ２が、Ｉ／ＯピンＴＲＸＮに現れるサージエネルギーからＮＭＯＳトランジスタＭＮ８を保護していることに留意されたい。幾つかの実施形態では、抵抗器Ｒ２は、おおよそ２００オームの抵抗を有している。
【００４３】
さらに、いくつかの実施形態では、ＰＭＯＳトランジスタＭＰ８は、比較的弱いプルアップトランジスタであり、ＮＭＯＳトランジスタＭＮ８は比較的強いプルダウントランジスタである。ひとつの実施形態では、ＰＭＯＳトランジスタＭＰ８は、おおよそ０．５ミクロンの実効チャンネル幅とおおよそ４ミクロンの実効チャンネル長を有し、一方、ＮＭＯＳトランジスタＭＮ８は、おおよそ８ミクロンの実効チャンネル幅とおおよそ２ミクロンの実効チャンネル長を有している。
【００４４】
動作時に、ＴＲＸＮの電圧レベルが、ＶＳＳより大きい（例えばより正極性である）場合、ＮＭＯＳトランジスタＭＮ８のソースは、ＮＭＯＳトランジスタＭＮ８のゲートより高くなり(例えばＶｇｓ＜Ｖｔｎ)、トランジスタＭＮ８にターンオフすることを引き起こし、Ｉ／ＯピンＴＲＸＮからノードＮ８を絶縁する。ＰＭＯＳトランジスタＭＰ８のゲート電圧がＶＳＳであり、ＰＭＯＳトランジスタＭＰ８のソースがＶＤＤ１なので、ＰＭＯＳトランジスタＭＰ８は、ターンオンし、ピンＴＲＸＮにおける負極性サージの不存在を示すために出力ノードＮ８をＶＤＤまで高く引く。
【００４５】
反対に、ＴＲＸＮの電圧レベルが、ＶｔｎによりＶＳＳより負極性になった場合、ＮＭＯＳトランジスタＭＮ８のソースは、ＮＭＯＳトランジスタＭＮ８のゲートより低くなり（より負極性に）(例えばＶｇｓ＞Ｖｔｎ)、トランジスタＭＮ８にターンオンすることを引き起こし、ノードＮ８をＩ／ＯピンＴＲＸＮにおける、より負極性の電圧レベルまで低く引く。出力ノードＮ８の論理ロー状態の結果は、Ｉ／ＯピンＴＲＸＮにおける負極性サージの検出を示す。
【００４６】
図８は、いくつかの実施形態に一致した図２のデバイス２００の差動Ｉ／ＯピンＴＲＸＰとＴＲＸＮを相互に選択的に短絡するための、例となる動作を描いている解説のためのフローチャート８００である。図５Ａもまた参照し、正極性サージ検出回路５１０のコンパレータ５１１は、ＶＤＤ２の電圧レベルとＶＤＤ１の電圧レベルを比較し（８０１）、同時に、負極性サージ検出回路５２０は、Ｉ／ＯピンＴＲＸＰとＴＲＸＮとＶＳＳの電圧レベルを比較する（８０２）。より具体的には、負極性サージ検出回路５２０のコンパレータ５２１は、Ｉ／ＯピンＴＲＸＰの電圧レベルとＶＳＳの電圧レベルを比較し、および、負極性サージ検出回路５２０のコンパレータ５２２は、Ｉ／ＯピンＴＲＸＮの電圧レベルとＶＳＳの電圧レベルを比較する。
【００４７】
８０３にてテストされたように、ＶＤＤ１＞ＶＤＤ２である場合、正極性エネルギーサージが検出され（８０４）、制御回路５００は、Ｉ／ＯピンＴＲＸＰとＴＲＸＮを相互に接続（例えば短絡）するために保護トランジスタＭＮ０をターンオンする（８０５）。この方法で、１つのＩ／Ｏピンにおける任意の正極性エネルギーサージが、望ましくなくＶＤＤ１を以上の電圧レベルにチャージする代わりに、他方のＩ／Ｏピンに消散される。交互に、デバイス２００がＶＤＤ１ではなく、ＶＤＤ２を使用する実施形態では、図５Ｂの正極性サージ検出回路５４０は、ＴＲＸＰとＴＲＸＮのピン電圧とＶＤＤ２を比較する。ＴＲＸＰまたはＴＲＸＮのどちらかのピン電圧がＶＤＤ２より正極性となった場合、制御回路５０１は、Ｉ／ＯピンＴＲＸＰとＴＲＸＮを相互に接続するために保護トランジスタＭＮ０をターンオンする（８０５）。そうでなければ、制御回路５０１は、非導通状態に保護トタンジスタＭＮ０を持続する。
【００４８】
Ｉ／ＯピンＴＲＸＰまたはＴＲＸＮのどちらかの電圧（Ｖｐｉｎ）が、接地電位またはＶＳＳより負極性になった場合、８０６にてテストされたように、次に負極性エネルギーサージが検出され（８０７）、制御回路５００は、Ｉ／ＯピンＴＲＸＰとＴＲＸＮを相互に接続（例えば短絡）するために保護トタンジスタＭＮ０をターンオンする。この方法で、１つのＩ／Ｏピンにおける任意の負極性エネルギーサージが、他方のＩ／Ｏピンに消散される。
【００４９】
しかしながら、８０３にてテストされたように、ＶＤＤ１≦ＶＤＤ２となった場合、および８０６にてテストされたように、Ｉ／Ｏピンのいずれの電圧も、接地電位より小さくない場合、制御回路５０１は、Ｉ／ＯピンＴＲＸＰとＴＲＸＮを相互に絶縁するために、非導通状態に保護トタンジスタＭＮ０を持続する（８０８）。
【００５０】
上述の明細書では、本実施形態が特定の例に関連して説明された。しかしながら、それに対するさまざまな修正および変更が、添付の特許請求の範囲に記載された本開示のより広い精神および範囲から逸脱せずに、なされ得ることは明らかである。したがって、本明細書および図面は、限定的な意味ではなく、例示的な意味において考慮されるべきである。例えば、図８のフローチャートにおいて説明された方法のステップは、他の適切な命令にて実行され得、および／または、１つまたは複数の方法ステップは省略され得る。
【００５１】
本実施形態は、命令を記憶した非一時的な機械可読媒体を含み得る、コンピュータプログラム製品、すなわちソフトウェアとして提供されることができる。機械可読媒体は、本実施例を実施するためにコンピュータシステム（または他の電子デバイス）をプログラムするために使用され得る。機械可読媒体は、フロッピー（登録商標）ディスク、光ディスク、ＣＤ−ＲＯＭ、磁気光学ディスク、ＲＯＭ、ＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、磁気または光学カード、フラッシュメモリ、または、電子命令を記憶するのに適した他のタイプの媒体／機械可読媒体を含み得、これらに限定されない。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
第１および第２の差動入力／出力（Ｉ／Ｏ）ピンを有し、およびサージ保護回路を有する集積回路デバイスであって、前記サージ保護回路は、
前記第１および第２の差動Ｉ／Ｏピンの間に接続され、制御信号を受信するためのゲートを有する保護トランジスタと、
第１の供給電圧に結合された第１の入力、前記第１の供給電圧より大きい第２の供給電圧に結合された第２の入力、および出力を有する正極性サージ検出回路と、
接地電位に結合された第１の入力、前記第１の差動Ｉ／Ｏピンに結合された第２の入力、および出力を有する負極性サージ検出回路と、
前記正極性サージ検出回路の前記出力に結合された第１の入力、前記負極性サージ検出回路の前記出力に結合された第２の入力、および前記制御信号を発生するための出力を有する組み合せ論理ゲートと
を備えている集積回路デバイス。
［Ｃ２］
前記正極性サージ検出回路は、前記第１および第２の供給電圧間の比較に応じて、前記制御信号のアサーション（assertion）を、選択的に引き起こすものであり、および前記負極性サージ検出回路は、接地電位と前記第１の差動Ｉ／Ｏピンの電圧レベル間の比較に応じて、前記制御信号のアサーション（assertion）を選択的に引き起こすものであるＣ１に記載のデバイス。
［Ｃ３］
前記第１の供給電圧が、前記第２の供給電圧より大きくなった場合に、または、前記第１の差動Ｉ／Ｏピンの電圧レベルが、接地電位より負極性になった場合に、前記論理ゲートが、前記第１および第２の差動Ｉ／Ｏピンを相互に接続するために、前記保護トランジスタをターンオンするＣ１に記載のデバイス。
［Ｃ４］
前記正極性サージ検出回路は、前記第１の供給電圧を受信するための第１の入力、前記第２の供給電圧を受信するための第２の入力、および前記制御信号を選択的にアサートするための出力を有するシングルエンド差動増幅器を備えているＣ１に記載のデバイス。
［Ｃ５］
前記負極性サージ検出回路は、前記第１の供給電圧と前記負極性サージ検出回路の出力との間に結合され、接地電位に結合されたゲートを有するＰＭＯＳトランジスタと、
前記負極性サージ検出回路の前記出力と第１のノードとの間に結合され、接地電位に結合されたゲートを有するＮＭＯＳトランジスタと、
前記第１のノードと前記第１の差動Ｉ／Ｏピンの間に結合された抵抗器
を備えているＣ１に記載のデバイス。
［Ｃ６］
それぞれの差動Ｉ／Ｏピンにおけるコモンモード電圧スパイクを、接地電位にまで放電するために、前記第１および第２の差動Ｉ／Ｏピンに結合された端子を有するコモンモード保護回路をさらに備えているＣ１に記載のデバイス。
［Ｃ７］
前記コモンモード保護回路は、
前記それぞれの差動Ｉ／Ｏピンと前記第１の供給電圧の間に結合されたダイオードと、
前記それぞれの差動Ｉ／Ｏピンと接地電位の間に結合され、ゲートが接地接続されたトランジスタと、
第２の電源ピンと接地電位の間に結合されたクランプ回路
を備えているＣ６に記載のデバイス。
［Ｃ８］
集積回路であり、
外部通信媒体と差動信号を交換するための第１および第２の差動入力／出力（Ｉ／Ｏ）ピンと、
相対的に低い供給電圧を受信するための第１の電源ピンと、
相対的に高い供給電圧を受信するための第２の電源ピンと、
サージ保護回路であって、
前記差動Ｉ／Ｏピンにおけるコモンモード電圧スパイクを、接地電位にまで放電するために、前記第１および第２の差動Ｉ／Ｏピンに結合された端子を有するコモンモード保護回路と、
前記差動Ｉ／Ｏピンにおける差動電圧スパイクに応じて、前記第１および第２の差動Ｉ／Ｏピンを相互に選択的に接続するために、前記第１および第２の差動Ｉ／Ｏピンに結合された端子を有する差動モード保護回路と、を備えているサージ保護回路と、
を備えている集積回路。
［Ｃ９］
前記差動保護回路は、
前記第１および第２の差動Ｉ／Ｏピンの間に接続され、制御信号を受信するためのゲートを有する保護トランジスタと、
前記第１および第２の電源ピンにおける電圧レベル間の比較に応じて前記制御信号を発生するための制御回路と
を備えているＣ８に記載のデバイス。
［Ｃ１０］
前記制御回路は、前記相対的に低い供給電圧が、前記相対的に高い供給電圧より大きくなった場合に、前記第１および第２の差動Ｉ／Ｏピンを相互に短絡するために、前記保護トランジスタをターンオンするＣ９に記載のデバイス。
［Ｃ１１］
前記差動モード保護回路は、
前記第１および第２の差動Ｉ／Ｏピンの間に接続され、制御信号を受信するためのゲートを有する保護トランジスタと、
前記第１および第２の電源ピンにおける電圧レベル間の比較に応じて、前記制御信号を選択的にアサートするための正極性サージ検出回路と、
接地電位と前記第１の差動Ｉ／Ｏピンにおける電圧レベル間の比較に応じて、前記制御信号を選択的にアサートするための負極性サージ検出回路と、
を備えているＣ８に記載のデバイス。
［Ｃ１２］
前記差動モード保護回路は、さらに
前記正極性サージ検出回路の出力に結合された第１の入力、前記負極性サージ検出回路の出力に結合された第２の入力、および前記制御信号を発生するための出力を有する組み合せ論理ゲートを備えているＣ１１に記載のデバイス。
［Ｃ１３］
前記正極性サージ検出回路は、
前記相対的に低い供給電圧を受信するための第１の入力、前記相対的に高い供給電圧を受信するための第２の入力、および前記制御信号を選択的にアサートするための出力を有するシングルエンド差動増幅器を備えているＣ１１に記載のデバイス。
［Ｃ１４］
前記負極性サージ検出回路は、
前記第１の電源ピンと前記負極性サージ検出回路の出力との間に結合され、接地電位に結合されたゲートを有するＰＭＯＳトランジスタと、
前記負極性サージ検出回路の前記出力と第１のノードとの間に結合され、接地電位に結合されたゲートを有するＮＭＯＳトランジスタと、
前記第１のノードと前記第１の差動Ｉ／Ｏピンの間に結合された抵抗器と、
を備えているＣ１１に記載のデバイス。
［Ｃ１５］
前記コモンモード保護回路は、さらに
前記第１の差動Ｉ／Ｏピンと前記第１の電源ピンの間に結合されたダイオードと、
前記それぞれの差動Ｉ／Ｏピンと接地電位の間に結合され、ゲートが接地接続されたトランジスタと、
前記第１の電源ピンと接地電位の間に結合されたクランプ回路と、
を備えているＣ８に記載のデバイス。
［Ｃ１６］
正極性および負極性サージから、第１および第２の差動入力／出力（Ｉ／Ｏ）ピンを有する集積回路デバイスを保護するための方法であって、
前記デバイスは、
相対的に低い供給電圧を受信するための第１の電源ピンを含み、および
相対的に高い供給電圧を受信するための第２の電源ピンを含み、
前記方法は、
正極性サージ検出信号を発生するための第１の比較回路において、前記相対的に低い供給電圧と前記相対的に高い供給電圧を比較することと、
負極性サージ検出信号を発生するための第２の比較回路において、接地電位と前記第１の差動Ｉ／Ｏピンの電圧レベルを比較することと、
前記正極性サージ検出信号が、前記相対的に低い供給電圧が、前記相対的に高い供給電圧より大きくなったと示した場合に、前記第１および第２の差動Ｉ／Ｏピンを相互に短絡することと、
前記負極性サージ検出信号が、前記第１の差動Ｉ／Ｏピンの前記電圧レベルが、接地電位より負極性になったと示した場合に、前記第１および第２の差動Ｉ／Ｏピンを相互に短絡することと、
を備えている方法。
［Ｃ１７］
前記短絡することは、さらに、
制御信号を発生するための組み合せ論理ゲートにおいて、前記正極性および負極性サージ検出信号を論理的に結合することと、
前記制御信号で、前記第１および第２の差動Ｉ／Ｏピンの間に接続された保護トランジスタのゲートをドライブすることと、
を備えているＣ１６に記載の方法。
［Ｃ１８］
前記相対的に低い供給電圧が、前記相対的に高い供給電圧より大きくなった場合、または、前記第１の差動Ｉ／Ｏピンの前記電圧レベルが、接地電位より負極性になった場合に、前記制御信号は、前記保護トランジスタをターンオンするためにアサートされるＣ１７に記載の方法。
［Ｃ１９］
前記第１の比較回路は、
前記相対的に低い供給電圧を受信するための第１の入力、前記相対的に高い供給電圧を受信するための第２の入力、および前記制御信号を選択的にアサートするための出力を有するシングルエンド差動増幅器を備えている
Ｃ１７に記載の方法。
［Ｃ２０］
前記第２の比較回路は、
前記相対的に低い供給電圧と前記第２の比較回路の出力との間に結合され、接地電位に結合されたゲートを有するＰＭＯＳトランジスタと、
前記第２の比較回路の前記出力と第１のノードとの間に結合され、接地電位に結合されたゲートを有するＮＭＯＳトランジスタと、
前記第１のノードと前記第１の差動Ｉ／Ｏピンの間に結合された抵抗器と、
を備えているＣ１６に記載の方法。
［Ｃ２１］
第１および第２の差動入力／出力（Ｉ／Ｏ）ピンを有し、および、サージ保護回路を有する集積回路デバイスであって、
前記サージ保護回路は、
前記第１および第２の差動Ｉ／Ｏピンの間に接続され、制御信号を受信するためのゲートを有する保護トランジスタと、
供給電圧に結合された第１の入力、前記第１の差動Ｉ／Ｏピンに結合された第２の入力、および出力を有する正極性サージ検出回路と、
接地電位に結合された第１の入力、前記第１の差動Ｉ／Ｏピンに結合された第２の入力、および出力を有する負極性サージ検出回路と、
前記正極性サージ検出回路の前記出力に結合された第１の入力、前記負極性サージ検出回路の前記出力に結合された第２の入力、および前記制御信号を発生するための出力を有する組み合せ論理ゲートと、
を備えている集積回路デバイス。
［Ｃ２２］
前記正極性サージ検出回路は、前記供給電圧と前記第１の差動Ｉ／Ｏピンの電圧レベル間の比較に応じて、前記制御信号のアサーション（assertion）を、選択的に引き起こすものであり、および前記負極性サージ検出回路は、接地電位と前記第１の差動Ｉ／Ｏピンの前記電圧レベル間の比較に応じて、前記制御信号のアサーション（assertion）を選択的に引き起こすものである
Ｃ２１に記載のデバイス。
［Ｃ２３］
前記第１の差動Ｉ／Ｏピンの電圧レベルが、前記供給電圧より正極性になった場合に、または、前記第１の差動Ｉ／Ｏピンの前記電圧レベルが、接地電位より負極性になった場合に、前記論理ゲートが、前記第１および第２の差動Ｉ／Ｏピンを相互に接続するために、前記保護トランジスタをターンオンする
Ｃ２１に記載のデバイス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
0005872714.tif 000007
【図６】
0005872714.tif 000008
【図７Ａ】
0005872714.tif 000009
【図７Ｂ】
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【図８】
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