【事件の表示】
　特願２００１−　７３３３７「キャッシュメモリ」拒絶査定不服審判事件〔平成１４年　９月２７日出願公開、特開２００２−２７８８３６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１３年３月１５日の出願であって、平成２０年４月１日付けで拒絶理由が通知されたが意見書の提出及び手続補正はなされずに同年８月１日付けで拒絶査定がなされた。これに対し、同年９月９日に審判請求がなされ、同年１０月９日付けで手続補正がなされて前置審査に付され、平成２１年９月７日に審査官より前置報告がなされ、平成２２年６月２１日付けで当審より審尋がなされ、同年９月２２日付けで回答書が提出されたものである。
　
第２．本願発明
　本願の請求項１に係る発明（以下、「本願発明」という。）は、平成２０年１０月９日付け手続補正により補正された特許請求の範囲に請求項１として記載された事項により特定される以下のとおりのものと認められる。
　
「Ｎウェイのセットアソシアティブ方式に基づいてキャッシュデータを格納するよう設定され、複数のキャッシュデータにそれぞれ対応する複数の格納位置を有して少なくともＮ個以上設けられ、かつ、それぞれが同時にアクセス可能な複数のデータメモリマクロを備え、
　各データメモリマクロにおける格納位置は、前記Ｎウェイの１つを識別するために用いられるウェイ番号と、
　各キャッシュデータの格納されているメインメモリのアドレスに対応する部分によって決定されているインデックス番号と、
　前記メインメモリ内の前記対応するアドレスの他の部分によって決定されているワード番号とによって指定され、
　同一のインデックス番号及び相違するワード番号によって指定された前記各キャッシュデータは、前記各データメモリマクロに共通に格納され、
　前記同一のインデックス番号及び相違するウェイ番号によって指定された前記各キャッシュデータは、相違するデータメモリマクロに格納される、
　ことを特徴とするキャッシュメモリ。」
　
第３．引用発明
　これに対し、原査定の拒絶の理由に引用された文献である特開２０００−２１５１０３号公報（以下、「引用文献１」という。）には、図面と共に以下の事項が記載されている。
　
（ア）「【００３１】
【発明の実施の形態】以下、本発明の一実施例を図面により説明する。なお、実施例では、４ウェイ・セットアソシアティブ方式、即ちグループ数４のキャッシュメモリ回路及びメモリ・セル・アレイを使用する。データ読出しと書込みのバイト幅は８バイト、ブロック転送の単位は６４バイトとする。
【００３２】図１は、本発明におけるキャッシュメモリ回路の構成例を示す図である。図１において、メモリ・セル・アレイ３３０は、あらかじめ列方向にセット数４と同数のグループ０〜３に分割され、後述するように、各行（カラム）に格納するセットの位置は一つずつずらして配置されている。各グループに共通なアドレス部分は、キャッシュ・データ・アレイ参照アドレス３００から行デコーダ３１０により、行セレクト線３２０を通して、メモリ・セル・アレイ３３０へ供給される。一方、アドレスをグループ別に独立で制御するため、グループ別にそれぞれ列デコーダ３５１〜３５４、列セレクト回路３８１〜３８４、センスアンプ４０１〜４０４、ライトアンプ４１１〜４１４をもつ。読出しや書込みのアクセスでは、キャッシュ・データ・アレイ参照アドレス３００の一部とグループ別列アドレス３４１〜３４４とから列デコーダ３５１〜３５４へはそれぞれ同一の列アドレスを供給することで、１回で複数セットのデータがアクセスできる。ブロック転送のアクセスでは、あらかじめセットが判明している事により、キャッシュアドレス参照アドレス３００とグループ別列アドレス３４１〜３４４から列デコーダ３５１〜３５４へは連続する列アドレスを供給することで、グループ別に同一セットの連続するデータがアクセスできる。」
　
（イ）「【００３６】図５は、本発明の一実施例におけるインタリーブされたキャッシュ・データ・アレイ５００の構成を示す図である。図５のように、キャッシュ・データ・アレイ５００（メモリ・セル・アレイ３３０）において、各グループとも１つのアドレスに対し、８バイトの領域を持っている。カラムアドレスが０の時は、グループ０はセット０、グループ１はセット１、グループ２はセット２、グループ３はセット３のデータを配置する。カラムアドレスが１の時は、グループ０はセット３、グループ１はセット０、グループ２はセット１、グループ３はセット２を配置する。以下、カラムアドレスを１増加するたびにセット番号を一つずつずらし、各グループに配置する。カラムアドレスは行セレクトと列セレクトで選択される。」
　
（ウ）「【００３７】図６は、本発明の一実施例におけるセット番号とグループ番号の対応を示す図である。図５のようにグループとセットの配置を割り当てた場合、セット番号とグループ番号の対応は、図６に示す通り、カラムアドレスの下位２ビットの繰り返しパターンとなる。
【００３８】図７は、本発明の一実施例におけるアドレス制御部５１０の制御動作を示す図である。アドレス制御部５１０では、アドレス生成回路１００によるアドレス１１０からの入力アドレス（Ａ０〜Ａ１１）、キャッシュ・タグ・ヒット信号１５０〜１５３、ブロック転送セット番号信号５２０により、フェッチ時、ストア時、ブロック転送時で以下の通り出力信号３００、３４１〜３４４、４４０の制御を行なう。
【００３９】フェッチ時は、入力アドレス１１０（Ａ０〜Ａ１１）に対し、キャッシュ・データ・アレイ参照アドレス３００にはＡ０〜Ａ９の値が出力され、グループ別列アドレス３４１〜３４４には４グループとも同一のＡ１０〜Ａ１１の値が出力され、書込み制御信号４４０には各グループに書込み不可を示す“０”が出力される。」
　
（エ）「【００４３】図８は、本発明の一実施例におけるフェッチ時の動作を説明する図である。メモリ・セル・アレイ３３０すなわちキャッシュ・データ・アレイ５００からのフェッチアクセス動作を、図１、図２、図８により説明する。
【００４４】図１において、フェッチアドレスの一部がキャッシュ・データ・アレイ参照アドレス３００から行デコーダ３１０を通して、行セレクト線３２０よりメモリ・セル・アレイ３３０へ供給される。メモリ・セル・アレイ３３０では、対応するデータがデータ線３７１〜３７４から読出される。また、フェッチアドレスの一部がグループ別アドレス３４１〜３４４から列デコーダ３５１〜３５４を通して、列セレクト線３６１〜３６４より列セレクト回路３８１〜３８４に入力される。フェッチ時には、グループ別列アドレス３４１〜３４４を同一の値（Ａ１０，Ａ１１の値）とすることにより、メモリ・セル・アレイ３３０の各グループからは同一アドレスの複数セットのデータを読出しできる。列セレクト回路３８１〜３８４では、メモリ・セル・アレイ３３０から列アドレスの入力により必要なデータがセレクトされ、データ線３９１〜３９４よりセンスアンプ４０１〜４０４へ供給され、読出しデータ線１７０〜１７３から読出される。
【００４５】すなわち、図２、図８のように、アドレス線１１０によりフェッチアドレスが供給されると、アドレス制御部５１０の制御下で、キャッシュメモリ回路を含むキャッシュ・データ・アレイ５００の該当カラムの各グループ０〜３から１セットずつデータが読出され、キャッシュ・データ・アレイ読出しデータ１７０〜１７３を通して、セレクタ１８０に供給される。セレクタ１８０では、アドレス１１０の下位２ビット（Ａ１０，Ａ１１）により、各グループ番号と読出される各セット番号の対応づけを行った後、キャッシュ・タグ・ヒット信号１５０〜１５３により、読出された複数のセットのデータからヒットしたセットをセレクトし、キャッシュ・リード・データ線１９０を通して８バイトの読出しデータとして演算処理ユニットに供給する。
【００４６】このように、メモリ・セル・アレイ３３０すなわちキャッシュ・データ・アレイ５００ではフェッチ時には同一の行アドレスが示す複数セットのデータの読出しが行われる。
【００４７】図９はフェッチ時の動作の具体例を示した図である。図６に示したように、キャッシュ・データ・アレイ５００は、入力アドレス１１０の下２桁（Ａ１０，Ａ１１）でグループとセットの関係が繰り返されるパターン配置となっている。フェッチ時、キャッシュ・データ・アレイ５００からグループ０〜３のそれぞれ同一キャッシュアドレスのデータが読み出される。例えば、図９において、太枠で囲んだ部分（アドレスの下２桁が０１）を読み出す場合、グループ０にはセット３のデータが、同様にグループ１、２、３には対応するセット０、１、２のデータが、それぞれセレクタ１８０に読み出される。セレクタ１８０では、キャッシュ・データ・アレイ１２０からの各セットのキャッシュ・タグ・ヒット信号１５０〜１５３が到着する前に、グループセットデータ変換シフト回路１８１において、アドレス１１０の下２桁により図１０に示す通りグループとセットの関係（左シフトするバイト数）を決定し、キャッシュ・データ・アレイ５００からグループ順に８バイトずつ読み出されたデータを、セット順に左シフトすることにより並べ替える。セレクタ回路１８２では、キャッシュ・タグ・ヒット信号１５０〜１５３のヒットが成立しているセットのデータを出力する。」
　
（オ）「【００５９】このように、従来の方式のキャッシュメモリ回路をバンク単位に細分化して設置することなく、インタリーブ方式によるアクセスを本発明によるキャッシュメモリ回路の変更で実現できる。本発明のキャッシュメモリ回路の構成では、グループ別に列デコーダを設置することが必要となるが、キャッシュメモリ回路をバンク単位に細分化して設置することに比べ、列デコーダの回路数の増加はわずかである。また、行デコーダについては、各グループで共通化できるので、キャッシュメモリ回路につき１つ設置するだけでよく、回路数の増加を防止している。これにより、キャッシュメモリ回路の周辺回路数の増大を防止するのに適したインタリーブ方式の構成のキャッシュメモリ回路を実現できる。
【００６０】なお、上述した本発明の一実施例（４ウエア・セットアソシアティブ、リード／ライト８バイト、ブロック転送６４バイトなど）は、特に説明を簡単にするために選ばれたもので、セット数やグループ数を変えたりするなど、他に多くの構成が可能であることは云うまでもない。
【００６１】
【発明の効果】以上説明したように、本発明によれば、キャッシュメモリ回路をセットでなくグループに分割し、グループ別列アドレスを供給することにより、同一セットの連続データをアクセスできるようになり、キャッシュメモリ回路をバンク単位に細分化して設置することなく、グループ別の列デコーダの回路数の増加だけでインタリーブ方式によるアクセスを実現することができる。この結果、キャッシュアクセス時間やマシンサイクルの決定に影響を及ぼすキャッシュメモリ回路を含むキャッシュ・データ・アレイ部の占有面積の増大を防止でき、また、マシンサイクルの低下を防止し、システム性能の低下を防止できる。」
　
（ａ）上記（ア）の「【００３１】
【発明の実施の形態】以下、本発明の一実施例を図面により説明する。なお、実施例では、４ウェイ・セットアソシアティブ方式、即ちグループ数４のキャッシュメモリ回路及びメモリ・セル・アレイを使用する。」との記載から、引用文献１には、４ウェイ・セットアソシアティブ方式に基づくキャッシュメモリ回路が記載されたものと解される。
　また、上記（ア）の「【００３２】（中略）図１において、メモリ・セル・アレイ３３０は、あらかじめ列方向にセット数４と同数のグループ０〜３に分割され、後述するように、各行（カラム）に格納するセットの位置は一つずつずらして配置されている。」との記載から、引用文献１に記載のキャッシュメモリ回路はメモリ・セル・アレイを有し、当該メモリ・セル・アレイは、セット数４と同数のグループに分割されているものと解される。
　そして、上記（イ）の「【００３６】図５は、本発明の一実施例におけるインタリーブされたキャッシュ・データ・アレイ５００の構成を示す図である。図５のように、キャッシュ・データ・アレイ５００（メモリ・セル・アレイ３３０）において、各グループとも１つのアドレスに対し、８バイトの領域を持っている。カラムアドレスが０の時は、グループ０はセット０、グループ１はセット１、グループ２はセット２、グループ３はセット３のデータを配置する。カラムアドレスが１の時は、グループ０はセット３、グループ１はセット０、グループ２はセット１、グループ３はセット２を配置する。以下、カラムアドレスを１増加するたびにセット番号を一つずつずらし、各グループに配置する。」との記載から、引用文献１に記載の各グループは８バイトの、セットのデータが配置される領域をカラムアドレスに対応して複数持つものと解される。
　さらに、上記（エ）の「【００４７】（中略）フェッチ時、キャッシュ・データ・アレイ５００からグループ０〜３のそれぞれ同一キャッシュアドレスのデータが読み出される。例えば、図９において、太枠で囲んだ部分（アドレスの下２桁が０１）を読み出す場合、グループ０にはセット３のデータが、同様にグループ１、２、３には対応するセット０、１、２のデータが、それぞれセレクタ１８０に読み出される。」との記載を、当該記載において参照される【図９】の内容も併せると、当該記載から引用文献１に記載のメモリ・セル・アレイにおける各グループからは、同時にデータが読み出されることも読み取れる。
　したがって、引用文献１には
　４ウェイ・セットアソシアティブ方式に基づくキャッシュメモリ回路であって、
　メモリ・セル・アレイを有し、当該メモリ・セル・アレイは、セット数４と同数のグループに分割されており、
　各グループは８バイトの、セットのデータが配置される領域をカラムアドレスに対応して複数持ち、また、各グループからは同時にデータが読み出される
　ことが記載されたものと解される。
　
（ｂ）上記（エ）の「【００４４】図１において、フェッチアドレスの一部がキャッシュ・データ・アレイ参照アドレス３００から行デコーダ３１０を通して、行セレクト線３２０よりメモリ・セル・アレイ３３０へ供給される。メモリ・セル・アレイ３３０では、対応するデータがデータ線３７１〜３７４から読出される。また、フェッチアドレスの一部がグループ別アドレス３４１〜３４４から列デコーダ３５１〜３５４を通して、列セレクト線３６１〜３６４より列セレクト回路３８１〜３８４に入力される。フェッチ時には、グループ別列アドレス３４１〜３４４を同一の値（Ａ１０，Ａ１１の値）とすることにより、メモリ・セル・アレイ３３０の各グループからは同一アドレスの複数セットのデータを読出しできる。列セレクト回路３８１〜３８４では、メモリ・セル・アレイ３３０から列アドレスの入力により必要なデータがセレクトされ、データ線３９１〜３９４よりセンスアンプ４０１〜４０４へ供給され、読出しデータ線１７０〜１７３から読出される。
【００４５】すなわち、図２、図８のように、アドレス線１１０によりフェッチアドレスが供給されると、アドレス制御部５１０の制御下で、キャッシュメモリ回路を含むキャッシュ・データ・アレイ５００の該当カラムの各グループ０〜３から１セットずつデータが読出され、キャッシュ・データ・アレイ読出しデータ１７０〜１７３を通して、セレクタ１８０に供給される。」との記載と、
　上記（ウ）の「【００３８】図７は、本発明の一実施例におけるアドレス制御部５１０の制御動作を示す図である。アドレス制御部５１０では、アドレス生成回路１００によるアドレス１１０からの入力アドレス（Ａ０〜Ａ１１）、キャッシュ・タグ・ヒット信号１５０〜１５３、ブロック転送セット番号信号５２０により、フェッチ時、ストア時、ブロック転送時で以下の通り出力信号３００、３４１〜３４４、４４０の制御を行なう。
【００３９】フェッチ時は、入力アドレス１１０（Ａ０〜Ａ１１）に対し、キャッシュ・データ・アレイ参照アドレス３００にはＡ０〜Ａ９の値が出力され、グループ別列アドレス３４１〜３４４には４グループとも同一のＡ１０〜Ａ１１の値が出力され、書込み制御信号４４０には各グループに書込み不可を示す“０”が出力される。」との記載を併せると、引用文献１に記載されたキャッシュメモリ回路は、
　入力アドレス１１０（Ａ０〜Ａ１１）の一部であるＡ０〜Ａ９の値が出力されるキャッシュ・データ・アレイ参照アドレスと、
　入力アドレス１１０（Ａ０〜Ａ１１）の別の一部であるＡ１０及びＡ１１の値が出力されるグループ別列アドレスと
によって、メモリ・セル・アレイの各グループからそれぞれデータが読み出されてセレクタ１８０に供給されることが読み取れる。
　また、上記（エ）の「【００４５】（中略）セレクタ１８０では、アドレス１１０の下位２ビット（Ａ１０，Ａ１１）により、各グループ番号と読出される各セット番号の対応づけを行った後、キャッシュ・タグ・ヒット信号１５０〜１５３により、読出された複数のセットのデータからヒットしたセットをセレクトし、キャッシュ・リード・データ線１９０を通して８バイトの読出しデータとして演算処理ユニットに供給する。」との記載からは、セレクタ１８０に供給された複数のセットのデータからヒットしたセットのデータをセレクトすることによって、８バイトの読出しデータが決定されることが読み取れ、当該「ヒットしたセット」とは「セット番号」によって指定されるものであることも明らかである。
　そうしてみると、引用文献１に記載されたグループが持つ８バイトの、セットのデータが配置される領域に格納された８バイトの、セットのデータは、
　セット番号と、
　入力アドレス１１０（Ａ０〜Ａ１１）の一部であるＡ０〜Ａ９の値が出力されるキャッシュ・データ・アレイ参照アドレスと、
　入力アドレス１１０（Ａ０〜Ａ１１）の別の一部であるＡ１０及びＡ１１の値が出力されるグループ別列アドレスとを
指定することによって特定されるものといえる。
　
（ｃ）上記（エ）の「【００４７】図９はフェッチ時の動作の具体例を示した図である。図６に示したように、キャッシュ・データ・アレイ５００は、入力アドレス１１０の下２桁（Ａ１０，Ａ１１）でグループとセットの関係が繰り返されるパターン配置となっている。フェッチ時、キャッシュ・データ・アレイ５００からグループ０〜３のそれぞれ同一キャッシュアドレスのデータが読み出される。例えば、図９において、太枠で囲んだ部分（アドレスの下２桁が０１）を読み出す場合、グループ０にはセット３のデータが、同様にグループ１、２、３には対応するセット０、１、２のデータが、それぞれセレクタ１８０に読み出される。」との記載を【図９】の記載と併せると、【図９】に示されるキャッシュ・データ・アレイ５００内の「００」、「０１」、「１０」、「１１」の部分は、それぞれ入力アドレス１１０の下２桁（Ａ１０，Ａ１１）を表現したものであることが読み取れる。
　また、同【図９】に示される「・・・００」、「・・・０１」、「・・・１０」、「・・・１１」の「・・・」は、同一の値を省略して表記したものであることは自明であり、この省略された値は、Ａ０〜Ａ１１のうち、下２桁（Ａ１０，Ａ１１）を除いたＡ０〜Ａ９であることも明らかである。
　そうしてみると、引用文献１には、
　所与のＡ０〜Ａ９に対して、相違する下２桁（Ａ１０，Ａ１１）「００」、「０１」、「１０」、「１１」が、グループのそれぞれにおいて使用されること、及び
　同じＡ０〜Ａ９に対して、相違するセット番号０乃至３が、相違するグループに格納されたデータと共に使用されること
　が記載されたものと解される。
　
　以上のことから、引用文献１には、以下の発明（以下、「引用発明」という。）が記載されている。
　
　４ウェイ・セットアソシアティブ方式に基づくキャッシュメモリ回路であって、
　メモリ・セル・アレイを有し、当該メモリ・セル・アレイは、セット数４と同数のグループに分割されており、
　各グループは８バイトの、セットのデータが配置される領域をカラムアドレスに対応して複数持ち、また、各グループからは同時にデータが読み出され、
　前記グループが持つ８バイトの、セットのデータが配置される領域に格納された８バイトの、セットのデータは
　セット番号と、
　入力アドレス１１０（Ａ０〜Ａ１１）の一部であるＡ０〜Ａ９の値が出力されるキャッシュ・データ・アレイ参照アドレスと、
　入力アドレス１１０（Ａ０〜Ａ１１）の別の一部であるＡ１０及びＡ１１の値が出力されるグループ別列アドレスとを
指定することによって特定され、
　所与のＡ０〜Ａ９に対して、相違する下２桁（Ａ１０，Ａ１１）「００」、「０１」、「１０」、「１１」）が、前記グループのそれぞれにおいて使用され  、
　同じＡ０〜Ａ９に対して、相違するセット番号０乃至３が、相違するグループに格納されたデータと共に使用される
キャッシュメモリ回路。
　
第４．対比
　引用発明と、本願発明とを対比する。
　引用発明の「４ウェイ・セットアソシアティブ方式」、「８バイトの、セットのデータ」、及び「８バイトの、セットのデータが配置される領域」は、本願発明の「Ｎウェイのセットアソシアティブ方式」、「キャッシュデータ」及び「格納位置」に相当する。
　そして、引用発明の「グループ」は、
　「４ウェイ・セットアソシアティブ方式」に基づくキャッシュ回路において、キャッシュデータである「８バイトの、セットのデータ」を格納するものであるから、４ウェイのセットアソシアティブ方式に基づいて８バイトの、セットのデータを格納するよう設定されたものであることは明らかであり、
「８バイトの、セットのデータが配置される領域をカラムアドレスに対応して複数持」つことから、当該「グループ」は複数の「８バイトの、セットのデータ」にそれぞれ対応する複数の「８バイトの、セットのデータが配置される領域」を有するものであり、
「メモリ・セル・アレイは、セット数４と同数のグループに分割されて」いることから、当該「グループ」は、セット数４と同数設けられ、かつ
「各グループからは同時にデータが読み出され」ることから、当該「グループ」はそれぞれが同時にアクセス可能なものといえるから、
当該「グループ」は、本願発明の「Ｎウェイのセットアソシアティブ方式に基づいてキャッシュデータを格納するよう設定され、複数のキャッシュデータにそれぞれ対応する複数の格納位置を有して少なくともＮ個以上設けられ、かつ、それぞれが同時にアクセス可能な複数のデータメモリマクロ」に相当するものである。
　
　引用発明の「セット番号」は、本願発明の「Ｎウェイの１つを識別するために用いられるウェイ番号」に相当する。
　また、引用発明の「入力アドレス１１０（Ａ０〜Ａ１１）」とは、各データが格納されているメインメモリのアドレスに対応するものであることは自明であるから、引用発明の「入力アドレス１１０（Ａ０〜Ａ１１）の一部であるＡ０〜Ａ９の値が出力されるキャッシュ・データ・アレイ参照アドレス」は、本願発明の「各キャッシュデータの格納されているメインメモリのアドレスに対応する部分によって決定されているインデックス番号」に相当するものである。
　そして、引用発明の「入力アドレス１１０（Ａ０〜Ａ１１）の別の一部であるＡ１０及びＡ１１の値が出力されるグループ別列アドレス」と、本願発明の「前記メインメモリ内の前記対応するアドレスの他の部分によって決定されているワード番号」とは、
”前記メインメモリ内の前記対応するアドレスの他の部分によって決定されている情報”である点で一致する。
　さらに、引用発明の「前記グループが持つ８バイトの、セットのデータが配置される領域に格納された８バイトの、セットのデータは・・・セット番号と、・・・キャッシュ・データ・アレイ参照アドレスと、・・・グループ別列アドレスとを指定することによって特定され」とは、各グループにおける格納位置が、セット番号、キャッシュ・データ・アレイ参照アドレス、及び、グループ別列アドレスによって指定されることに他ならない。
　よって、引用発明の「前記グループが持つ８バイトの、セットのデータが配置される領域に格納された８バイトの、セットのデータは
　セット番号と、
　入力アドレス１１０（Ａ０〜Ａ１１）の一部であるＡ０〜Ａ９の値が出力されるキャッシュ・データ・アレイ参照アドレスと、
　入力アドレス１１０（Ａ０〜Ａ１１）の別の一部であるＡ１０及びＡ１１の値が出力されるグループ別列アドレスとを
指定することによって特定され」と、本願発明の「各データメモリマクロにおける格納位置は、前記Ｎウェイの１つを識別するために用いられるウェイ番号と、
　各キャッシュデータの格納されているメインメモリのアドレスに対応する部分によって決定されているインデックス番号と、
　前記メインメモリ内の前記対応するアドレスの他の部分によって決定されているワード番号とによって指定され」とは
”各データメモリマクロにおける格納位置は、前記Ｎウェイの１つを識別するために用いられるウェイ番号と、
　各キャッシュデータの格納されているメインメモリのアドレスに対応する部分によって決定されているインデックス番号と、
　前記メインメモリ内の前記対応するアドレスの他の部分によって決定されている情報とによって指定され”る点で一致する。
　
　引用発明の「所与のＡ０〜Ａ９に対して、相違する下２桁（Ａ１０，Ａ１１）「００」、「０１」、「１０」、「１１」）が、前記グループのそれぞれにおいて使用され」における「所与のＡ０〜Ａ９」とは、「キャッシュ・データ・アレイ参照アドレス」に他ならないこと、及び、本願発明の「同一のインデックス番号及び相違するワード番号によって指定された前記各キャッシュデータは、前記各データメモリマクロに共通に格納され」とは、平成２２年９月２２日付け回答書において審判請求人が説明しているとおり、所与のインデックス番号に対して、０乃至３の相違するワード番号が、メモリブロック１０１−１０３のそれぞれにおいて使用されることを示すものであることからすれば、
　引用発明の「所与のＡ０〜Ａ９に対して、相違する下２桁（Ａ１０，Ａ１１）「００」、「０１」、「１０」、「１１」）が、前記グループのそれぞれにおいて使用され」と、
　本願発明の「同一のインデックス番号及び相違するワード番号によって指定された前記各キャッシュデータは、前記各データメモリマクロに共通に格納され」とは、
　同一のインデックス番号と、相違する”前記メインメモリ内の前記対応するアドレスの他の部分によって決定されている情報”によって指定された前記各キャッシュデータは、前記各データメモリマクロに共通に格納される点で一致する。
　
　本願発明の「前記同一のインデックス番号及び相違するウェイ番号によって指定された前記各キャッシュデータは、相違するデータメモリマクロに格納される」とは、平成２２年９月２２日付け回答書において審判請求人が説明しているとおり、同じインデックス番号に対して、相違するウェイ番号０乃至３が、相違するメモリブロックに格納されたデータと共に使用されることを示すものであることからみて、引用発明の「同じＡ０〜Ａ９に対して、相違するセット番号０乃至３が、相違するグループに格納されたデータと共に使用される」と同じものである。
　
　そして、引用発明の「キャッシュメモリ回路」は、本願発明の「キャッシュメモリ」に相当する。
　
　したがって、本願発明と引用発明とは、以下の一致点で一致し、相違点で相違する。
（一致点）
　Ｎウェイのセットアソシアティブ方式に基づいてキャッシュデータを格納するよう設定され、複数のキャッシュデータにそれぞれ対応する複数の格納位置を有して少なくともＮ個以上設けられ、かつ、それぞれが同時にアクセス可能な複数のデータメモリマクロを備え、
　各データメモリマクロにおける格納位置は、前記Ｎウェイの１つを識別するために用い
られるウェイ番号と、
　各キャッシュデータの格納されているメインメモリのアドレスに対応する部分によって決定されているインデックス番号と、
　前記メインメモリ内の前記対応するアドレスの他の部分によって決定されている情報とによって指定され、
　同一のインデックス番号及び相違する”前記メインメモリ内の前記対応するアドレスの他の部分によって決定されている情報”によって指定された前記各キャッシュデータは、前記各データメモリマクロに共通に格納され
　前記同一のインデックス番号及び相違するウェイ番号によって指定された前記各キャッシュデータは、相違するデータメモリマクロに格納される、
ことを特徴とするキャッシュメモリ。
　
（相違点）
”メインメモリ内の前記対応するアドレスの他の部分によって決定されている情報”に関し、本願発明は、「ワード番号」であるのに対して、引用発明の「グループ別列アドレス」は、各グループにおいて当該「グループ別列アドレス」の値にそれぞれ対応している「８バイトの、セットのデータ」が”ワード”と言い得るものであるか否かが不明であるために、当該「グループ別列アドレス」が”ワード番号”といえるか否かが不明である点。
　
第５．判断
　上記相違点について判断する。
　引用文献１の【００６０】段落（上記（オ））に「なお、上述した本発明の一実施例（４ウエア・セットアソシアティブ、リード／ライト８バイト、ブロック転送６４バイトなど）は、特に説明を簡単にするために選ばれたもので、セット数やグループ数を変えたりするなど、他に多くの構成が可能であることは云うまでもない。」と記載されているように、キャッシュメモリに格納され、またリード／ライトされるデータの単位は、キャッシュメモリ技術分野の当業者にとって適宜設定し得るものであるところ、キャッシュメモリに格納され、またリード／ライトされるデータの単位を「ワード」とすることも周知の技術事項にすぎない。
（例えば、原査定の拒絶の理由に引用された文献である特開平３−２７３５９２号公報には、その第３頁右下欄第５行−第４頁左上欄第１行に「第４図において、アドレスＡ〜Ａ＋３までのデータがデータメモリの第１ブロックの各列に一語ずつ格納されている。（中略）第４図においてＢ＋１番地の１語の読み出しは以下のように行なわれる。」と、キャッシュメモリのデータの格納及び読み出しが「語」すなわち「ワード」を単位として行われることが記載されている。）
　よって、引用発明において、キャッシュメモリであるメモリ・セル・アレイに格納され、またリード／ライトされるデータの単位である「８バイトの、セットのデータ」を、当該周知の技術事項を考慮することで”ワード”とし、それにより当該データの単位に対応する「グループ別列アドレス」が”ワード番号”を示すよう構成することは当業者にとり容易に想到し得た事項といえる。
　したがって、上記相違点は格別のものではない。
　
　また、本願発明の奏する効果も、引用発明及び周知の技術事項から当業者が容易に予測し得た程度のものである。
　
　以上のとおりであるから、本願発明は、引用発明及び周知の技術事項に基づいて当業者が容易に発明をすることができたものである。
　
第６．むすび 
 　以上のとおり、本願発明は、引用発明及び周知の技術事項に基づいて当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により、特許を受けることができない。 
　
 　よって、結論のとおり審決する。