【事件の表示】
　平成１０年特許願第　９３８１０号「データを記憶するための装置及び不揮発性電荷蓄積セルのアレイをプログラムする方法」拒絶査定不服審判事件〔平成１１年１０月　８日出願公開、特開平１１−２７３３６６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１０年３月３日に出願した特願平１０−９３８１０号であって、平成１７年２月２４日付けで手続補正がなされ、平成２０年７月３日付けで拒絶査定がなされ、これに対し、同年１０月１０日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされ、その後当審において、平成２２年４月１４日付けで審尋がなされ、同年７月１３日に回答書が提出されたものである。
　
２．平成２０年１０月１０日付けの手続補正（以下「本件補正」という。）について
　［補正の却下の決定の結論］
　平成２０年１０月１０日付けの手続補正を却下する。
　
　［理由］
（１）本件補正の内容
　本件補正は、特許請求の範囲を補正するものであって、補正後の特許請求の範囲の請求項１〜１４（以下「補正後請求項１」〜「補正後請求項１４」という。）は以下のとおりである。
　
　「【請求項１】データを記憶するための装置であって、
　メモリの複数のワードを有するメモリアレイを有し、各ワードは、メモリの複数のビットを有し、メモリの各ビットは、不揮発性電荷蓄積メモリセルを有しており、
　前記メモリの複数のワードにおける個々のワードにアドレスするアドレッシングメカニズムを有し、前記アドレッシングメカニズムは、アドレスされたワードを特定し、
　複数の列ラインを有し、その各々は、前記メモリアレイから複数の不揮発性電荷蓄積メモリセルに結合され、
　データを前記メモリアレイへ、及び前記メモリアレイから伝送するために、複数のデータビットラインを有するデータバスを有し、前記複数のデータビットラインの各々は、前記複数の列ラインから複数の列ラインへ結合されており、更に
　前記メモリのアドレスされたワードをプログラムし、及び再プログラムするために、プログラミング電圧を前記メモリのアドレスされたワードに与える、前記メモリアレイに結合されたプログラミング電源回路、
　前記メモリのアドレスされたワードのプログラミングを個別に検証し、且つ前記アドレスワード内で、前記メモリの複数のビットの各々のプログラミングを個別に検証して、プログラムするのに失敗したビットのセットを決定する、前記メモリアレイに結合されたプログラム検証ロジック、及び
　前記メモリのアドレスされたワードをプログラムし、且つプログラムするのに失敗した前記ビットのセットのみを再プログラムするように、前記プログラミング電源回路を制御する、前記プログラミング電源回路および前記プログム検証ロジックに結合された制御回路、
を有し、
　前記制御回路は、更に、前記アドレスされたワード内のそれぞれのビットに対応する複数のビットプログラムフラッグを有し、及び
　前記プログラム検証ロジックは、前記アドレスされたワード内でプログラムするのに失敗した前記ビットのセットを示すために、前記複数のビットプログラムフラッグに結合され、制御することを特徴とするデータを記憶するための装置。
　【請求項２】データを記憶するための装置であって、
　メモリの複数のワードを有するメモリアレイを有し、各ワードは、メモリの複数のサブワードを有し、且つメモリの各サブワードは、複数の不揮発性電荷蓄積メモリセルを有しており、
　前記メモリの複数のワードにおける個々のワードにアドレスするアドレッシングメカニズムを有し、前記アドレッシングメカニズムは、アドレスされたワードを特定し、
　複数の列ラインを有し、その各々は、前記メモリアレイから複数の不揮発性電荷蓄積メモリセルに結合され、
　データを前記メモリアレイへ、及び前記メモリアレイから伝送するために、複数のデータビットラインを有するデータバスを有し、前記複数のデータビットラインの各々は、前記複数の列ラインから複数の列ラインへ結合されており、更に
　前記メモリのアドレスされたワードの１つのサブワードを一度に自動的にプログラムし、及び再プログラムするために、プログラミング電圧を前記メモリのアドレスされたワードに与える、前記メモリアレイに結合されたプログラミング電源回路、
　前記メモリのアドレスされたワードのプログラミングを個別に検証し、且つ前記アドレスワード内で、個々のサブワードのプログラミングを個別に検証して、プログラムするのに失敗したサブワードのセットを決定する、前記メモリアレイに結合されたプログラム検証ロジック、及び
　前記アドレスされたメモリのワードの１つのサブワードを一度にプログラムし、及び１つのサブワードを一度にプログラムするのに失敗した前記サブワードのセットのみを再プログラムするように前記電源回路を制御する、前記プログラミング電源回路および前記プログム検証ロジックに結合された制御回路、
を有し、
　前記制御回路は、更に、前記アドレスされたワード内のそれぞれのビットに対応する複数のビットプログラムフラッグを有し、及び
　前記プログラム検証ロジックは、前記アドレスされたワード内でプログラムするのに失敗した前記ビットのセットを示すために、前記複数のビットプログラムフラッグに結合され、制御することを特徴とするデータを記憶するための装置。
　【請求項３】データを記憶するための装置であって、
　メモリの複数のワードを有するメモリアレイを有し、各ワードは、メモリの複数のサブワードを有し、各サブワードは、メモリの複数のビットを有しており、且つメモリの各ビットは、不揮発性電荷蓄積メモリセルを有しており、
　前記メモリの複数のワードにおける個々のワードにアドレスするアドレッシングメカニズムを有し、前記アドレッシングメカニズムは、アドレスされたワードを特定し、
　複数の列ラインを有し、その各々は、前記メモリアレイから複数の不揮発性電荷蓄積メモリセルに結合され、
　データを前記メモリアレイへ、及び前記メモリアレイから伝送するために、複数のデータビットラインを有するデータバスを有し、前記複数のデータビットラインの各々は、前記複数の列ラインから複数の列ラインへ結合されており、更に
　メモリのアドレスされたワードを自動的にプログラムし、及び再プログラムするために、プログラミング電圧を前記メモリのアドレスされたワードに与える、前記メモリアレイに結合されたプログラミング電源回路、
　前記メモリのアドレスされたワードのプログラミングを個別に検証するために、且つ前記アドレスされたワード内で、個々のサブワードのプログラミングを個別に検証して、プログラムするのに失敗したサブワードのセットを決定するために、及びプログラムするのに失敗した前記サブワードのセットの各々内で、メモリの個々のビットのプログラミングを個別に検証して、プログラムするのに失敗したビットのセットを決定するために、前記メモリアレイに結合されたプログラム検証ロジック、及び
　前記アドレスされたメモリのワードをプログラムし、一度に１つのサブワードをプログラムするのに失敗した前記サブワードのセットのみを再プログラムするために、且つプログラムするのに失敗した前記サブワードのセットの各々内で、プログラムするのに失敗した前記ビットのセットのみを再プログラムするために、前記プログラミング電源回路を制御する、前記プログラミング電源回路および前記プログム検証ロジックに結合された制御回路、
を有し、
　前記制御回路は、更に、前記アドレスされたワード内のそれぞれのビットに対応する複数のビットプログラムフラッグを有し、及び
　前記プログラム検証ロジックは、前記アドレスされたワード内でプログラムするのに失敗した前記ビットのセットを示すために、前記複数のビットプログラムフラッグに結合され、制御することを特徴とするデータを記憶するための装置。
　【請求項４】前記アレイは、３．３ボルト以下の外部電源からの供給電圧を用いて、読み取られることができることを特徴とする請求項３に記載の装置。
　【請求項５】前記プログラミング電源回路は、更に、複数の列ドライバーを有し、それらの各々は前記データバスの関連するデータビットラインに結合された複数の列ラインに結合され、前記列ドライバーの各々は、前記メモリのアドレスされたワードのサブワード内のビットのプログラミングを個別にイネーブルするための前記制御回路に結合されたビットイネーブル入力とバイトイネーブル入力を有することを特徴とする請求項３に記載の装置。
　【請求項６】前記メモリの複数のサブワードは８つの不揮発性電荷蓄積メモリセルから成っていることを特徴とする請求項３に記載の装置。
　【請求項７】前記メモリの複数のワードの各々は、メモリの２つのサブワードから成っていることを特徴とする請求項６に記載の装置。
　【請求項８】前記アドレッシングメカニズムは、ワードラインデコーダと複数の列デコーダを有することを特徴とする請求項３に記載の装置。
　【請求項９】前記メモリのアドレスされたワードにおける前記複数のサブワードの各々に対して列デコーダを有することを特徴とする請求項８に記載の装置。
　【請求項１０】メモリの複数のワードを含み、各ワードはメモリの複数のサブワードを含み、メモリの各サブワードは複数の不揮発性電荷蓄積メモリセルを含み、前記メモリアレイはメモリの前記メモリの複数のワードにおける個々のワードにアクセスするアドレスメカニズムを含む不揮発性電荷蓄積メモリセルのアレイにおいて、不揮発性電荷蓄積セルのアレイをプログラムする方法であって、
　前記アドレッシングメカニズムでメモリのアドレスされたワードを選択するステップと、
　前記メモリのアドレスされたワードの前記複数のサブワードの１つのサブワードを一度に自動的にプログラムするステップと、
　前記メモリのアドレスされたワードにおける前記複数のサブワードの各々のプログラミングを検証するステップと、
　前記１つのサブワードを一度にプログラムするのに失敗したサブワードのみを自動的に再プログラムするステップと、
を含み、
　前記複数のサブワードの各々のプログラミングを検証するステップは、プログラムするのに失敗したビットのセットを示すために、前記アドレスされたワード内のそれぞれのビットに対応する複数のビットプログラムフラッグをセットするステップを含み、且つ
　前記プログラムするのに失敗したサブワードのみを自動的に再プログラムするステップは、プログラムするのに失敗した前記ビットの前記再プログラムを可能化するために、前記ビットプログラムフラッグを用いることを特徴とする不揮発性電荷蓄積セルのアレイをプログラムする方法。
　【請求項１１】メモリの複数のワードを含み、各ワードはメモリの複数のサブワードを含み、メモリの各サブワードはメモリの複数のビットを含み、メモリの各ビットは不揮発性電荷蓄積メモリセルを含み、前記メモリセルのアレイは前記メモリの複数のワードにおける個々のワードにアクセスするアドレスメカニズムを含む不揮発性電荷蓄積メモリセルのアレイにおいて、不揮発性電荷蓄積セルのアレイをプログラムする方法であって、
　前記アドレッシングメカニズムでメモリのアドレスされたワードを選択するステップと、
　前記メモリのアドレスされたワードの前記複数のサブワードの１つのサブワードを一度に自動的にプログラムするステップと、
　前記メモリのアドレスされたワードにおける前記複数のサブワードの各々のプログラミングを検証するステップであって、前記検証するステップは、各前記サブワードにおける前記複数のビットの各々のプログラミングを検証するステップを含み、且つ
　前記メモリのアドレスされたワード内で、１つのサブワードを一度にプログラムするのに失敗したサブワードのみを自動的に再プログラムするステップであって、前記再プログラムするステップは、プログラムするのに失敗したビットのみを再プログラムするステップを含み、
　前記複数のサブワードの各々のプログラミングを検証するステップは、プログラムするのに失敗したビットのセットを示すために、前記アドレスされたワード内のそれぞれのビットに対応する複数のビットプログラムフラッグをセットするステップを含み、且つ
　前記プログラムするのに失敗したサブワードのみを自動的に再プログラムするステップは、プログラムするのに失敗した前記ビットの前記再プログラムを可能化するために、前記ビットプログラムフラッグを用いることを特徴とする不揮発性電荷蓄積セルのアレイをプログラムする方法。
　【請求項１２】前記アレイは３．３ボルト以下の外部電源からの供給電圧を用いて読み取られることができることを特徴とする請求項１１に記載の方法。
　【請求項１３】メモリの前記複数のサブワードの各々は８つの不揮発性電荷蓄積メモリセルを有することを特徴とする請求項１１に記載の方法。
　【請求項１４】前記メモリの複数のワードの各々は、メモリの２つのサブワードを有することを特徴とする請求項１３に記載の方法。」
　
（２）補正事項の整理
［補正事項１］
　補正前の請求項１、請求項２及び請求項３を、それぞれ、補正後請求項１、補正後請求項２及び補正後請求項３とすること。
　
［補正事項２］
　補正前の請求項１２及び請求項１３を、それぞれ、補正後請求項１０及び補正後請求項１１とすること。
　
［補正事項３］
　補正前の請求項６、請求項１１及び請求項１５を削除すること。
　
（３）補正の目的、及び新規事項追加の有無
（３−１）補正事項１について
　補正事項１のうち、補正前の請求項１、請求項２及び請求項３に係る発明における発明特定事項である「制御回路」及び「プログラム検証ロジック」について、その構成及び接続関係を限定する補正は、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。また、補正事項１のうちのその他の補正は、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明に該当する。そして、これらの補正が、願書に最初に添付した明細書又は願書に最初に添付した図面（以下、願書に最初に添付した明細書、願書に最初に添付した図面を、各々、「当初明細書」、「当初図面」といい、これらをまとめて「当初明細書等」という。）に記載された事項の範囲内においてなされたものであることは明らかである。
　したがって、当該補正は、特許法１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）及び第４項に規定する要件を満たすものである。
　
（３−２）補正事項２について
　補正事項２のうち、補正前の請求項１２及び請求項１３に係る発明における発明特定事項である「複数のサブワードの各々のプログラミングを検証するステップ」及び「プログラムするのに失敗したサブワードのみを自動的に再プログラムするステップ」について、各ステップを限定する補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。また、補正事項２のうちのその他の補正は、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明に該当する。そして、これらの補正が、当初明細書等に記載された事項の範囲内においてなされたものであることは明らかである。
　したがって、当該補正は、特許法１７条の２第３項及び第４項に規定する要件を満たすものである。
　
（３−３）補正事項３について
　補正事項３についての補正は、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当する。また、当該補正が、当初明細書等に記載された事項の範囲内においてなされたものであることは明らかである。
　したがって、当該補正は、特許法１７条の２第３項及び第４項に規定する要件を満たすものである。
　
（３−４）補正の目的、及び新規事項追加の有無についてのまとめ
　以上のとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正が独立特許要件を満たすものであるか否かにつき、さらに検討を進める。
　
（４）独立特許要件について
（４−１）補正後の発明
　補正後請求項１〜１４に係る発明は、平成２０年１０月１０日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜１４に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正後の発明」という。）は、請求項１に記載されている事項により特定される上記２．（１）の請求項１の箇所に記載されたとおりのものである。
　
　ここにおいて、補正後請求項１の「前記プログム検証ロジック」は、「前記プログラム検証ロジック」の誤記であることは自明であるから、そのように読み替えた上で検討を進める。
　
（４−２）引用刊行物に記載された発明
　本願の出願日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平４−８２０９１号公報（以下「引用例」という。）には、第１図とともに、以下の事項が記載されている。
　なお、以下の検討において、各引用箇所の下線は当審で付した。
　
　「２．特許請求の範囲
（１）フローティングゲートを有し、不揮発な記憶を行うメモリトランジスタからなるメモリセルを備えた不揮発性半導体記憶装置であって、
　活性状態時に、外部アドレス信号に基づき所定数単位で選択された複数の選択メモリトランジスタに対し、外部書き込みデータに応じて不揮発な書き込みを行う書き込み手段と、
　活性状態時に、前記複数の選択メモリトランジスタの記憶内容を内部読み出しデータとしてそれぞれ出力する読み出し手段と、
　活性状態時に、前記選択トランジスタそれぞれにおける前記外部書き込みデータと前記内部読み出しデータとを比較して、その一致／不一致を指示する比較信号をそれぞれ出力するデータ比較手段と、
　書き込み時に前記書き込み手段を活性化し、前記複数の選択メモリトランジスタへの書き込みを行った後、前記読み出し手段を活性化し前記複数の選択メモリトランジスタの記憶内容の内部読み出しを行い、その後に前記データ比較手段を活性化して前記選択メモリトランジスタそれぞれにおける前記外部書き込みデータと前記内部読み出しデータとを比較するベリファイ書き込み動作を実行し、少なくとも１つの前記比較信号が不一致を指示した場合、再度前記ベリファイ書き込み動作を、不一致を指示した前記比較信号が検出された前記選択メモリトランジスタに対してのみ行う書込み制御手段とを備えた不揮発性半導体記憶装置。
３．発明の詳細な説明
　〔産業上の利用分野〕
　この発明はＥＰＲＯＭ、ＥＥＰＲＯＭ等の電気的書き込みが可能な不揮発性半導体記憶装置に関する。
　〔従来の技術〕
　第２図は従来のＥＰＲＯＭの基本構成を示す回路図である。同図に示すように、メモリセル（メモリトランジスタ）１がマトリクス状（図中２行６列のみ示す）に配置されている。メモリトランジスタ１はフローティングゲートを有しており不揮発な記憶を行うことができる。このメモリトランジスタ１のドレインは列単位に共通にビット線２に接続され、コントロールゲートは行単位に共通にワード線３に接続され、ソースは所定数列（図中３列）単位に共通にソース線４に接続される。
　各ビット線２はそれぞれＹゲートトランジスタ６を介して所定数列（図中３列）単位で共通にＩ／Ｏ線７に接続される。Ｙゲートトランジスタ６のゲートにはコラムデコーダ５の出力がそれぞれ与えられ、ワード線３はロウデコーダ８に接続される。コラムデコーダ５はアドレスバッファ９より得られる列アドレス信号に基づき、選択的にその出力をＨレベルあるいは高電圧Ｖｐｐレベルに設定する。一方、ロウデコーダ８はアドレスバッファ９より得られる行アドレス信号に基づき、選択的にワード線３をＨレベルあるいは高電圧Ｖｐｐレベルに設定する。」（第１ページ左欄第４行〜第２ページ右上欄第１行）
　「入出力バッファ１４は書き込み時に１バイト（８ビット）単位で同時に各昇圧回路１３に、外部書き込みデータの“１”／“０”に対応してＬ／Ｈの１ビット書き込みデータＳ１４を出力し、読み出し時に１バイト単位で同時にセンスアンプ１１にラッチされた１ビット出力データＳｌｌを取り込み、この１ビット出力データＳｌｌのＨ／Ｌに対応して“０”／“１”の外部読み出しデータを出力する。」（第２ページ右上欄第２０行〜左下欄第８行）
　「そして、入出力バッファ１４から１バイト単位で外部読み出しデータを外部に出力することによって選択メモリトランジスタ１の記憶内容が読み出される。」（第３ページ右上欄第１９行〜左下欄第２行）
　「コンパレータ２２及びラッチ２４はセンスアンプ１１に対応して設けられている、つまり、コンパレータ２２及びラッチ２４の個数はセンスアンプ１１（昇圧回路１３）同様、一般的に８ｎ個（図中２つのみ示す）設けられている。コンパレータ２２はベリファイ信号Ｃ、ラッチ２４からの１ビットラッチデータＳ２４及びセンスアンプ１１の１ビット出力データＳｌｌを受け、ベリファイ信号ＣがＨの場合活性状態となり、１ビット出力データＳ１１と１ビットラッチデータＳ２４とを比較し、一致した場合はＨ、不一致の場合はＬの比較結果Ｓ２２を各対応のラッチ２４に出力する。
　ラッチ２４は入出力バッファ１４の１ビット書き込みデータＳ１４を１ビットラッチデータＳ２４としてラッチし、この１ビットラッチデータＳ２４を昇圧回路１３、コンパレータ２２及びＯＲゲート２３の入力部に出力する。また、コンパレータ２２の比較結果Ｓ２２を受け、この比較結果Ｓ２２がＨの時のみリセットがかかり、１ビットラッチデータＳ２４がＬに固定される。なお、比較結果Ｓ２２がＬの時は１ビットラッチデータＳ２４に変化はない。」（第４ページ右下欄第３行〜第５ページ左上欄第５行）
　「書き込み動作は、制御信号発生回路１５より、Ｈの書き込み信号Ｗを書き込みベリファイ制御回路２１に付与することにより開始される。すると、書き込みベリファイ制御回路２１は活性状態となり、書き込み信号Ｗ２をＨに立ち上げ、読み出し信号Ｒ及びベリファイ信号ＣをＬにし、センスアップ１１とＩ／Ｏ線７間を電気的に遮断し、昇圧回路１３を活性状態にする。そして、コラムデコーダ５の出力が選択的に高電圧Ｖｐｐに立ち上げられることによりビット線２が選択されると共に、ロウデコーダ８によりワード線３が選択的に高電圧Ｖｐｐに立ち上げられる。すると、入出力バッファ１４から取り込んだ１ビット書き込みデータＳ１４がＨの場合、すなわち、ラッチ２４にラッチされた１ビットラッチデータＳ２４がＨの場合、書き込みトランジスタ１２のゲートに高電圧Ｖｐｐか印加され、Ｌの場合、書き込みトランジスタ１２のゲートにＬが与えられる。
　その結果、選択されたワード線３とビット線２との交点にある選択メモリトランジスタ１は、入出力バッファ１４から取り込んだ１ビット書込みデータＳ１４が“０”書き込みを指示するＨレベルの場合、そのドレイン及びコントロールゲートに高電圧Ｖｐｐが印加され、ドレイン近傍のアバランシェ崩壊により生じたホットエレクトロンがフローティングゲートに注入され、その閾値電圧がＶｔｈ２（＞Ｖｔｈ１）となる。このメモリトランジスタ１の状態が“０”記憶状態に相当する。一方、１ビット書込みデータＳ１４が“１”書き込みを指示するＬレベルの場合、そのドレインがフローティングとなるためドレイン近傍にアバランシェ崩壊は生じず閾値電圧はＶｔｈ１を維持し、“１”記憶状態を保つ。このようにして、選択メモリトランジスタ１へのデータ書き込みが行われる。」（第５ページ左上欄第１８行〜左下欄第１１行）
　「その後、読み出し信号ＲがＬに立ち下がり、ベリファイ信号ＣがＨに立ち上がる。ベリファイ信号ＣがＨになると、コンパレータ２２が活性状態となり、センスアンプ１１の１ビット出力データＳｌｌと入出力バッファ１４から出力された１ビット書き込みデータＳ１４とを比較し、Ｓｌｌ＝Ｓ１４でＨ、Ｓｌｌ≠Ｓ１４でＬの比較結果Ｓ２２を出力する。つまり、比較結果Ｓ２２がＬの場合、選択メモリトランジスタへの書き込みが正常に行えなかったことになる。そして、Ｈの比較結果Ｓ２２が与えられたラッチ２４はリセットされ、その１ビットラッチデータＳ２４はＬとなる。一方、Ｌの比較結果Ｓ２２が与えられたラッチ２４の１ビットラッチデータＳ２４は変化しない。以上のステップが１バイト単位で実行されるベリファイ機能付書き込み動作である。
　ＯＲゲート２３に取り込まれる１ビットラッチデータＳ２４が１箇所でもＨの場合、つまり、１ビット書き込みデータＳ１４が“０”の書き込みを指示するＨレベルであるにも関わらず、“１”記憶状態を指示するＬレベルの１ビット出力データＳｌｌとして読み出されたメモリトランジスタ１が１個でも存在する場合、ＯＲゲート２３の出力信号Ｓ２３がＨとなる。一方、全ての１ビットラッチデータＳ２４がＬの場合、ＯＲゲート２３の出力信号Ｓ２３がＬとなる。書き込みベリファイ制御回路２１は、この出力信号Ｓ２３がＬの場合、書き込み動作を終了し、Ｈの場合、上記ベリファイ機能付書き込み動作を再度実行する。
　再書き込み時において、正常に書き込まれたメモリトランジスタ１に対応するラッチ２４は、全てリセットされている。従って、Ｌの１ビットラッチデータＳ２４を昇圧回路１３に出力することにより昇圧回路１３の出力がＬになるため、正常に書き込まれたメモリトランジスタ１に再書き込みは行われず、書き込み不良が検出されたメモリトランジスタ１に対してのみ再書き込みが行われる。
　したがって、書き込み時に少なくとも１つのメモリトランジスタにおいて、正常に“０”の書き込みが行えなっかた場合は、不良書き込みが検出されたメモリトランジスタに対してのみ、再書き込みを行うことができる。このため、再書き込みを行う際に、正常に書き込まれたメモリトランジスタに対して再書き込みが行われることはなく、過書き込みの恐れはない。」（第５ページ右下欄第１２行〜第６ページ右上欄第１７行）
　
　ここにおいて、「フローティングゲートを有し、
不揮発な記憶を行うメモリトランジスタからなるメモリセル
メモリセル（メモリトランジスタ）１がマトリクス状
１バイト（８ビット）単位で同時に
書き込みデータＳ１４を出力し
読み出し時に１バイト単位で同時に
１ビット出力データＳｌｌを取り込み
　また、「
コラムデコーダ５はアドレスバッファ９より得られる列アドレス信号に基づき、選択的にその出力をＨレベルあるいは高電圧Ｖ
ｐｐ
レベルに設定する
ロウデコーダ８はアドレスバッファ９より得られる行アドレス信号に基づき、選択的にワード線３をＨレベルあるいは高電圧Ｖ
ｐｐ
レベルに設定する
１バイト（８ビット）単位で同時に
書き込みデータＳ１４を出力し
読み出し時に１バイト単位で同時に
１ビット出力データＳｌｌを取り込み
　さらに、「このメモリトランジスタ１のドレインは列単位に共通にビット線２に接続され」（第２ページ左上欄第４行〜第６行）という記載、及び第１図から、「不揮発性半導体記憶装置」が、複数の「ビット線２」を有し、その各々は、「マトリクス状」の「メモリセル」から複数の「不揮発な記憶を行うメモリトランジスタからなるメモリセル」に結合されている、と認められる。
　また、「そして、入出力バッファ１４から１バイト単位で外部読み出しデータを外部に出力することによって選択メモリトランジスタ１の記憶内容が読み出される。」（第３ページ右上欄第１９行〜左下欄第２行）という記載、及び第１図から、「１バイト単位で外部読み出しデータを外部に出力する」ために、「複数のデータビットラインを有するデータバスを有し」ていると認められるから、「不揮発性半導体記憶装置」が、「データ」を「マトリクス状」の「メモリセル」へ、及び前記「マトリクス状」の「メモリセル」から伝送するために、複数のデータビットラインを有するデータバスを有し、前記複数のデータビットラインの各々は、複数の「ビット線２」から複数の「ビット線２」へ結合されている、ことは明白である。
　また、「書き込みベリファイ制御回路２１は活性状態となり、書き込み信号Ｗ２をＨに立ち上げ、読み出し信号Ｒ及びベリファイ信号ＣをＬにし、センスアップ１１とＩ／Ｏ線７間を電気的に遮断し、
昇圧回路１３を活性状態にする
コラムデコーダ５の出力が選択的に高電圧Ｖ
ｐｐ
に立ち上げられることによりビット線２が選択される
書き込みトランジスタ１２のゲートに高電圧Ｖ
ｐｐ
が印加され、Ｌの場合、書き込みトランジスタ１２のゲートにＬが与えられる
ドレイン
高電圧Ｖ
ｐｐ
が印加
ドレインがフローティングとなる
書き込み不良が検出されたメモリトランジスタ１に対してのみ再書き込みが行われる
　さらに、「
ベリファイ
コンパレータ２２が活性状態となり、センスアンプ１１の１ビット出力データＳｌｌと入出力バッファ１４から出力された１ビット書き込みデータＳ１４とを比較し、Ｓｌｌ＝Ｓ１４でＨ、Ｓｌｌ≠Ｓ１４でＬの比較結果Ｓ２２を出力する
比較結果Ｓ２２がＬの場合、選択メモリトランジスタへの書き込みが正常に行えなかったことになる
１バイト単位で実行されるベリファイ機能付書き込み動作
書き込み不良が検出されたメモリトランジスタ１に対してのみ再書き込みが行われる
　また、「
書き込み動作は、制御信号発生回路１５より、Ｈの書き込み信号Ｗを書き込みベリファイ制御回路２１に付与することにより開始される
昇圧回路１３を活性状態にする。そして、コラムデコーダ５の出力が選択的に高電圧Ｖ
ｐｐ
に立ち上げられることによりビット線２が選択される
ラッチ２４にラッチされた１ビットラッチデータＳ２４がＨの場合、書き込みトランジスタ１２のゲートに高電圧Ｖ
ｐｐ
が印加され、Ｌの場合、書き込みトランジスタ１２のゲートにＬが与えられる
再書き込み時において
書き込み不良が検出されたメモリトランジスタ１に対してのみ再書き込みが行われる
　また、「コンパレータ２２及びラッチ２４はセンスアンプ１１に対応して設けられている、つまり、コンパレータ２２及び
ラッチ２４の個数はセンスアンプ１１（昇圧回路１３）同様、一般的に８ｎ個（図中２つのみ示す）設けられている
コンパレータ２２はベリファイ信号Ｃ、ラッチ２４からの１ビットラッチデータＳ２４及びセンスアンプ１１の１ビット出力データＳｌｌを受け、ベリファイ信号ＣがＨの場合活性状態となり、１ビット出力データＳ１１と１ビットラッチデータＳ２４とを比較し、一致した場合はＨ、不一致の場合はＬの比較結果Ｓ２２を各対応のラッチ２４に出力する
再書き込み時において
正常に書き込まれたメモリトランジスタ１に再書き込みは行われず、書き込み不良が検出されたメモリトランジスタ１に対してのみ再書き込みが行われる
　
　以上を総合すると、引用例には、以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「不揮発性半導体記憶装置であって、
　メモリの複数のバイトを有するマトリクス状のメモリセルを有し、各バイトは、メモリの８ビットを有し、メモリの各ビットは、不揮発な記憶を行うメモリトランジスタからなるメモリセルを有しており、
　前記メモリの複数のバイトにおける個々のバイトにアドレスするコラムデコーダ５及びロウデコーダ８を有し、前記コラムデコーダ５及び前記ロウデコーダ８は、アドレスされたバイトを特定し、
　複数のビット線２を有し、その各々は、前記マトリクス状のメモリセルから複数の不揮発な記憶を行うメモリトランジスタからなるメモリセルに結合され、
　データを前記マトリクス状のメモリセルへ、及び前記マトリクス状のメモリセルから伝送するために、複数のデータビットラインを有するデータバスを有し、前記複数のデータビットラインの各々は、前記複数のビット線２から複数のビット線２へ結合されており、更に
　前記メモリのアドレスされたバイトを書き込みし、及び再書き込みするために、高電圧Ｖｐｐ又はフローティング電圧を前記メモリのアドレスされたバイトを構成するメモリトランジスタのドレインに与える、前記マトリクス状のメモリセルに結合された昇圧回路１３及び書き込みトランジスタ１２、
　前記メモリのアドレスされたバイトの書き込みを個別にベリファイし、且つ前記アドレスバイト内で、前記メモリの複数のビットの各々の書き込みを個別にベリファイして、書き込み不良が検出されたビットのセットを決定する、前記マトリクス状のメモリセルに結合されたコンパレータ２２、及び
　前記メモリのアドレスされたバイトを書き込みし、且つ書き込み不良が検出された前記ビットのセットのみを再書き込みするように、前記昇圧回路１３及び前記書き込みトランジスタ１２を制御する、前記昇圧回路１３及び前記書き込みトランジスタ１２および前記コンパレータ２２に結合されたラッチ２４、制御信号発生回路１５及び書き込みベリファイ制御回路２１、
を有し、
　前記ラッチ２４、前記制御信号発生回路１５及び前記書き込みベリファイ制御回路２１は、更に、前記アドレスされたバイト内のそれぞれのビットに対応する８ｎ個のラッチ２４を有し、及び
　前記コンパレータ２２は、前記アドレスされたバイト内で書き込み不良が検出された前記ビットのセットを示すために、前記８ｎ個のラッチ２４に結合され、制御することを特徴とする不揮発性半導体記憶装置。」
　
（４−３）対比
　以下に補正後の発明と引用発明とを対比する。
　引用発明の「不揮発性半導体記憶装置」、「バイト」、「マトリクス状のメモリセル」、「８ビット」、「不揮発な記憶を行うメモリトランジスタからなるメモリセル」「コラムデコーダ５及びロウデコーダ８」、「ビット線２」、「書き込み」、「再書き込み」、「ベリファイ」、「書き込み不良が検出された」、「コンパレータ２２」、「ラッチ２４、制御信号発生回路１５及び書き込みベリファイ制御回路２１」、「８ｎ個のラッチ２４」は、それぞれ、
補正後の発明の「データを記憶するための装置」、「ワード」、「メモリアレイ」、「複数のビット」、「不揮発性電荷蓄積メモリセル」、「アドレッシングメカニズム」、「列ライン」、「プログラム」及び「プログラミング」、「再プログラム」、「検証」、「プログラムするのに失敗した」、「プログラム検証ロジック」、「制御回路」、「複数のビットプログラムフラッグ」に相当する。
　次に、引用発明の「前記メモリのアドレスされたバイトを書き込みし、及び再書き込みするために、高電圧Ｖｐｐ又はフローティング電圧を前記メモリのアドレスされたバイトを構成するメモリトランジスタのドレインに与える、前記マトリクス状のメモリセルに結合された昇圧回路１３及び書き込みトランジスタ１２」と補正後の発明の「前記メモリのアドレスされたワードをプログラムし、及び再プログラムするために、プログラミング電圧を前記メモリのアドレスされたワードに与える、前記メモリアレイに結合されたプログラミング電源回路」とを対比する。
　引用発明の「昇圧回路１３及び書き込みトランジスタ１２」は、補正後の発明の「プログラミング電源回路」に対応し、引用発明の「高電圧Ｖｐｐ又はフローティング電圧」は、「ビット線２」から「メモリトランジスタのドレインに与え」られる一方、補正後の発明の「プログラミング電圧」は「ワード」に与えられており、列ライン及びワードラインに供給される電圧である。
　したがって、引用発明の「前記メモリのアドレスされたバイトを書き込みし、及び再書き込みするために、高電圧Ｖｐｐ又はフローティング電圧を前記メモリのアドレスされたバイトを構成するメモリトランジスタのドレインに与える、前記マトリクス状のメモリセルに結合された昇圧回路１３及び書き込みトランジスタ１２」と補正後の発明の「前記メモリのアドレスされたワードをプログラムし、及び再プログラムするために、プログラミング電圧を前記メモリのアドレスされたワードに与える、前記メモリアレイに結合されたプログラミング電源回路」とは、「前記メモリのアドレスされたワードをプログラムし、及び再プログラムするために、プログラミング電圧を前記メモリのアドレスされたワードにおける列ラインに与える、前記メモリアレイに結合されたプログラミング電源回路」である点で共通する。
　
　したがって、補正後の発明と引用発明とは、
　「データを記憶するための装置であって、
　メモリの複数のワードを有するメモリアレイを有し、各ワードは、メモリの複数のビットを有し、メモリの各ビットは、不揮発性電荷蓄積メモリセルを有しており、
　前記メモリの複数のワードにおける個々のワードにアドレスするアドレッシングメカニズムを有し、前記アドレッシングメカニズムは、アドレスされたワードを特定し、
　複数の列ラインを有し、その各々は、前記メモリアレイから複数の不揮発性電荷蓄積メモリセルに結合され、
　データを前記メモリアレイへ、及び前記メモリアレイから伝送するために、複数のデータビットラインを有するデータバスを有し、前記複数のデータビットラインの各々は、前記複数の列ラインから複数の列ラインへ結合されており、更に
　前記メモリのアドレスされたワードをプログラムし、及び再プログラムするために、プログラミング電圧を前記メモリのアドレスされたワードにおける列ラインに与える、前記メモリアレイに結合されたプログラミング電源回路、
　前記メモリのアドレスされたワードのプログラミングを個別に検証し、且つ前記アドレスワード内で、前記メモリの複数のビットの各々のプログラミングを個別に検証して、プログラムするのに失敗したビットのセットを決定する、前記メモリアレイに結合されたプログラム検証ロジック、及び
　前記メモリのアドレスされたワードをプログラムし、且つプログラムするのに失敗した前記ビットのセットのみを再プログラムするように、前記プログラミング電源回路を制御する、前記プログラミング電源回路および前記プログラム検証ロジックに結合された制御回路、
を有し、
　前記制御回路は、更に、前記アドレスされたワード内のそれぞれのビットに対応する複数のビットプログラムフラッグを有し、及び
　前記プログラム検証ロジックは、前記アドレスされたワード内でプログラムするのに失敗した前記ビットのセットを示すために、前記複数のビットプログラムフラッグに結合され、制御することを特徴とするデータを記憶するための装置。」
　である点で一致し、以下の点で相違する。
　
（相違点）
　補正後の発明は、「プログラミング電源回路」が「プログラミング電圧」を「ワード」に与えている、すなわち、列ライン及びワードラインに電圧を供給しているのに対し、引用発明は、「昇圧回路１３及び書き込みトランジスタ１２」が、「高電圧Ｖｐｐ又はフローティング電圧」を「ビット線２」に与えているが、ワードラインに供給する電圧の「プログラム電源回路」については明示されていない点。
　
（４−４）判断
（４−４−１）相違点について
　引用例には、「書き込みベリファイ制御回路２１は活性状態となり、書き込み信号Ｗ２をＨに立ち上げ、読み出し信号Ｒ及びベリファイ信号ＣをＬにし、センスアップ１１とＩ／Ｏ線７間を電気的に遮断し、昇圧回路１３を活性状態にする。そして、コラムデコーダ５の出力が選択的に高電圧Ｖｐｐに立ち上げられることによりビット線２が選択されると共に、
ロウデコーダ８によりワード線３が選択的に高電圧Ｖ
ｐｐ
に立ち上げられる
　
（４−４−２）判断についてのまとめ
　以上検討したとおり、補正後の発明は、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　
（４−５）独立特許要件についてのまとめ
　本件補正は、補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものではないから、特許法第１７条の２第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項をいう。以下同じ。）において準用する同法第１２６条第５項の規定に適合しないものである。
　
（５）補正却下の決定についてのむすび
　以上のとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。
　
３．本願発明
　本件補正は上記のとおり却下されたので、本願の請求項１〜１７に係る発明は、平成１７年２月２４日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜１７に記載された事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載された事項により特定される以下のとおりのものである。
　
　「【請求項１】　データを記憶するための装置であって、
　メモリの複数のワードを有するメモリアレイ、各ワードは、メモリの複数のビットを有し、メモリの各ビットは、不揮発性電荷蓄積メモリセルを有しており、
　前記メモリの複数のワードにおける個々のワードにアドレスするアドレッシングメカニズム、前記アドレッシングメカニズムは、アドレスされたワードを特定し、
　複数の列ライン、その各々は、前記メモリアレイから複数の不揮発性電荷蓄積メモリセルに結合され、
　データを前記メモリアレイへ、及び前記メモリアレイから伝送するために、複数のデータビットラインを有するデータバス、前記データビットラインの各々は、前記複数の列ラインから複数の列ラインへ結合されており、
　前記メモリのアドレスされたワードをプログラムし、及び再プログラムするために、プログラミング電圧を前記メモリのアドレスされたワードに与える、前記メモリアレイに結合されたプログラミング電源回路、
　前記メモリのアドレスされたワードのプログラミングを個別に検証し、且つ前記アドレスワード内で、前記メモリの複数のビットの各々のプログラミングを個別に検証して、プログラムするのに失敗したビットのセットを決定する、前記メモリアレイに結合されたプログラム検証ロジック、及び
　前記メモリのアドレスされたワードをプログラムし、且つプログラムするのに失敗した前記ビットのセットのみを再プログラムするように、前記プログラミング電源回路を制御する、前記プログラミング電源回路および前記プログム検証ロジックに結合された制御回路、
を有することを特徴とするデータを記憶するための装置。」
　
　ここにおいて、「前記プログム検証ロジック」は、「前記プログラム検証ロジック」の誤記であることは自明であるから、そのように読み替えた上で検討を進める。
　
４．引用刊行物に記載された発明
　引用刊行物（引用例）に記載された発明は、上記２．（４−２）において、引用発明として認定したとおりのものである。
　
５．判断
　本願発明は、補正後の発明から、上記２．（２）及び（３）に記載した補正事項１についての補正によりなされた技術的限定を省いたものである。
　そうすると、２．（４）において検討したとおり、補正後の発明は、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、補正後の発明から技術的限定を省いた本願発明についても、当然に、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおり、本願の請求項１に係る発明は特許法第２９条第２項の規定により特許を受けることができないものであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。