【事件の表示】
　特願２００２−２６８６４３「不揮発性メモリ回路」拒絶査定不服審判事件〔平成１６年　４月　８日出願公開、特開２００４−１１０８８３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１４年９月１３日の出願であって、平成１８年１２月１２日付けで手続補正がなされ、平成１９年３月１５日付けで拒絶査定がなされ、これに対し、同年６月４日に拒絶査定不服審判が請求されるとともに、同日付けで手続補正がなされ、その後当審において、平成２１年１１月５日付けで審尋がなされ、回答書が提出されなかったものである。 
 　 
第２　平成１９年６月４日付けの手続補正について 
　
［補正の却下の決定の結論］ 
　平成１９年６月４日付けの手続補正（以下「本件補正」という。）を却下する。
　
［理由］ 
１．本件補正の内容 
　本件補正は、補正前の特許請求の範囲の請求項１〜１０を、補正後の特許請求の範囲の請求項１〜７と補正するとともに、発明の詳細な説明についての補正を行うものであり、補正前後の特許請求の範囲は、以下のとおりである。
　 
（１）補正前の特許請求の範囲
「【特許請求の範囲】
【請求項１】
第１の端子、第２の端子および制御端子を有し、メモリセルアレイとは別に設けられた複数の不揮発性メモリセルと、
該複数の不揮発性メモリセルの第１の端子に対して所定レベルの電圧を印加するレベルシフト回路と、
前記複数の不揮発性メモリセルの第２の端子にそれぞれ設けられた複数のスイッチ用トランジスタとを備えることを特徴とする不揮発性メモリ回路。
【請求項２】
請求項１に記載の不揮発性メモリ回路において、前記複数の不揮発性メモリセルは、前記１つのレベルシフト回路に対して４つ設けられていることを特徴とする不揮発性メモリ回路。
【請求項３】
請求項１に記載の不揮発性メモリ回路において、前記レベルシフト回路は、高電位電源線の電圧よりも高い高電圧の電源線と低電位電源線との間に接続されたＣＭＯＳインバータであることを特徴とする不揮発性メモリ回路。
【請求項４】
請求項３に記載の不揮発性メモリ回路において、さらに、
前記高電圧の電源線と前記レベルシフト回路の入力ノードとの間に接続されると共に、制御端子が前記低電位電源線に接続されたＰチャネル型ＭＯＳトランジスタと、
前記レベルシフト回路の入力ノードと前記低電位電源線との間に接続され、前記複数の不揮発性メモリセルを一括して消去するための消去イネーブル信号が制御端子に入力された第１のＮチャネル型ＭＯＳトランジスタとを備えることを特徴とする不揮発性メモリ回路。
【請求項５】
請求項４に記載の不揮発性メモリ回路において、さらに、
前記レベルシフト回路の入力ノードと前記低電位電源線との間に接続され、前記複数の不揮発性メモリセルをプログラムするためのプログラムイネーブル信号が制御端子に入力された第２のＮチャネル型ＭＯＳトランジスタを備えることを特徴とする不揮発性メモリ回路。
【請求項６】
請求項５に記載の不揮発性メモリ回路において、前記各スイッチ用トランジスタは、それぞれ対応する不揮発性メモリセルを個別にプログラムするためのプログラムセル選択信号が制御端子に入力された第３のＮチャネル型ＭＯＳトランジスタを備えることを特徴とする不揮発性メモリ回路。
【請求項７】
請求項１〜６のいずれか１項に記載の不揮発性メモリ回路において、
　前記不揮発性メモリセルをプログラムまたは消去する際は、前記第１の端子に前記所定レベルの電圧が印加され、かつ前記第２の端子は接地され、
　前記不揮発性メモリセルからデータを出力する際は、前記第１端子に電圧が印加され、かつ前記第２の端子は接地されることを特徴とする不揮発性メモリ回路。
【請求項８】
請求項１〜７のいずれか１項に記載の不揮発性メモリ回路において、前記不揮発性メモリ回路は、半導体記憶装置のメモリセルアレイにおける不良セルのアドレスおよび該不良セルに置き換える冗長セルのアドレスを記憶する冗長アドレス記憶回路であることを特徴とする不揮発性メモリ回路。
【請求項９】
複数のメモリセルを有するメモリセルアレイと、
外部からのアドレス信号に応じて前記メモリセルアレイの所定のメモリセルをアクセスするデコーダ回路と、
前記メモリセルアレイにおける不良セルのアドレスおよび該不良セルに置き換える冗長セルのアドレスを記憶する冗長アドレス記憶回路とを備える不揮発性半導体記憶装置であって、
前記冗長アドレス記憶回路は、
第１の端子、第２の端子および制御端子を有し、前記メモリセルアレイとは別に設けられた複数の不揮発性メモリセルと、
該複数の不揮発性メモリセルの第１の端子に対して所定レベルの電圧を印加するレベルシフト回路と、
前記複数の不揮発性メモリセルの第２の端子にそれぞれ設けられた複数のスイッチ用トランジスタとを備えることを特徴とする不揮発性半導体記憶装置。
【請求項１０】
請求項９に記載の不揮発性半導体記憶装置において、前記冗長アドレス記憶回路の複数の不揮発性メモリセルは、前記メモリセルアレイを構成するメモリセルと同じものであることを特徴とする不揮発性半導体記憶装置。」
　
（２）補正後の特許請求の範囲
 「【特許請求の範囲】
【請求項１】
　第１の端子、第２の端子および制御端子を有し、メモリセルアレイとは別に設けられた複数の不揮発性メモリセルと、
　該複数の不揮発性メモリセルの第１の端子に対して所定レベルの電圧を印加するレベルシフト回路と、
　前記複数の不揮発性メモリセルの第２の端子にそれぞれ設けられた複数のスイッチ用トランジスタとを備え、
　前記不揮発性メモリセルをプログラムする際は、前記第１の端子に前記所定レベルの電圧が印加され、かつ前記第２の端子は接地され、
　前記不揮発性メモリセルからデータを出力する際は、前記第１端子に前記所定レベルの電圧が印加され、かつ前記第２の端子は接地されることを特徴とする不揮発性メモリ回路。
【請求項２】
　請求項１に記載の不揮発性メモリ回路において、前記複数の不揮発性メモリセルは、前記１つのレベルシフト回路に対して４つ設けられていることを特徴とする不揮発性メモリ回路。
【請求項３】
　請求項１に記載の不揮発性メモリ回路において、前記レベルシフト回路は、高電位電源線の電圧よりも高い高電圧の電源線と低電位電源線との間に接続されたＣＭＯＳインバータであることを特徴とする不揮発性メモリ回路。
【請求項４】
　請求項３に記載の不揮発性メモリ回路において、さらに、
　前記高電圧の電源線と前記レベルシフト回路の入力ノードとの間に接続されると共に、制御端子が前記低電位電源線に接続されたＰチャネル型ＭＯＳトランジスタと、
　前記レベルシフト回路の入力ノードと前記低電位電源線との間に接続され、前記複数の不揮発性メモリセルを一括して消去するための消去イネーブル信号が制御端子に入力された第１のＮチャネル型ＭＯＳトランジスタとを備えることを特徴とする不揮発性メモリ回路。
【請求項５】
　請求項４に記載の不揮発性メモリ回路において、さらに、
　前記レベルシフト回路の入力ノードと前記低電位電源線との間に接続され、前記複数の不揮発性メモリセルをプログラムするためのプログラムイネーブル信号が制御端子に入力された第２のＮチャネル型ＭＯＳトランジスタを備えることを特徴とする不揮発性メモリ回路。
【請求項６】
　請求項５に記載の不揮発性メモリ回路において、前記各スイッチ用トランジスタは、それぞれ対応する不揮発性メモリセルを個別にプログラムするためのプログラムセル選択信号が制御端子に入力された第３のＮチャネル型ＭＯＳトランジスタを備えることを特徴とする不揮発性メモリ回路。
【請求項７】
　請求項１〜６のいずれか１項に記載の不揮発性メモリ回路において、前記不揮発性メモリ回路は、半導体記憶装置のメモリセルアレイにおける不良セルのアドレスおよび該不良セルに置き換える冗長セルのアドレスを記憶する冗長アドレス記憶回路であることを特徴とする不揮発性メモリ回路。」
　
２．補正事項の整理 
　本件補正の補正事項を整理すると、以下のとおりである。
　
（１）補正事項１ 
　補正前の請求項１〜６を削除すること。
　
（２）補正事項２ 
　補正前の請求項７のうち、請求項１を引用するものを独立項に書き下して、補正後の請求項１とすること。
　
（３）補正事項３
　補正前の請求項７のうち、請求項２〜６を引用するものを、補正後の請求項２〜６とすること。
　
（４）補正事項４
　補正前の請求項８を、引用する請求項の番号を修正して補正後の請求項７とすること。
　
３．新規事項の追加の有無について
　補正事項２による補正が、願書に最初に添付した明細書又は図面（以下、「当初明細書等」という。）に記載した事項の範囲内においてなされたものであるかを検討する。
　
（１）まず、補正事項２による補正後の請求項１の「前記不揮発性メモリセルからデータを出力する際は、前記第１端子に前記所定レベルの電圧が印加され、かつ前記第２の端子は接地され」が当初明細書等に記載されたものであるかを検討する。
　
　明細書の００２５段落には「すなわち、図３に示されるように、レベルシフト回路２はＰＭＯＳトランジスタ２１およびＮＭＯＳトランジスタ２２から成るＣＭＯＳインバータとして構成され、高電位電源電圧（通常の電源電圧：例えば、３Ｖ）よりも高い高電圧（例えば、５Ｖ）の電源線ＶＰＲＯＧと低電位電源線Ｖｓｓ（例えば、０Ｖ）との間に接続されている。そして、レベルシフト回路２は、その入力ノードＮ１の信号レベルを反転すると共にレベルシフトして高電圧（例えば、５Ｖ）または低電位電源電圧（例えば、０Ｖ）を４つのＣＡＭセル１０〜１３の一端に対して共通に印加する。なお、各ＣＡＭセル１０〜１３の他端は、それぞれ対応するスイッチ用トランジスタ４０〜４３を介して低電位電源線Ｖｓｓに接続されている。」と記載されている。
　ここで、「レベルシフト回路２は、その入力ノードＮ１の信号レベルを反転すると共にレベルシフトして高電圧（例えば、５Ｖ）または低電位電源電圧（例えば、０Ｖ）を４つのＣＡＭセル１０〜１３の一端に対して共通に印加する」と記載されていることから、「前記第１端子に前記所定レベルの電圧が印加され」る可能性があること、及び、「各ＣＡＭセル１０〜１３の他端は、それぞれ対応するスイッチ用トランジスタ４０〜４３を介して低電位電源線Ｖｓｓに接続されている」と記載されていることから、「前記第２の端子は接地され」る可能性があることは認められるが、００２５段落では回路の接続関係について記載されるのみであり、そのような構成の回路の動作として、「前記不揮発性メモリセルからデータを出力する際」に「前記第１端子に前記所定レベルの電圧が印加され、かつ前記第２の端子は接地され」るように制御することが記載されているわけではない。
　
　また、明細書の００３１段落には「以上において、図３に示す実施例では、１つのレベルシフト回路２に対して４つのＣＡＭセル１０〜１３を設けるようになっているが、ＣＡＭセルの数は４つに限定されるものではない。ただし、ＣＡＭセルの数を多くすると、レベルシフト回路２におけるＰＭＯＳトランジスタ２１のサイズ（ゲート幅Ｗ）を大きくしなければならないだけでなく、読み出し時のパフォーマンスを確保するためにレベルシフト回路２におけるＮＭＯＳトランジスタ２２のサイズも大きくしなければならなくなる。」と記載されている。
　ここで、「読み出し時のパフォーマンスを確保するためにレベルシフト回路２におけるＮＭＯＳトランジスタ２２のサイズも大きくしなければならなくなる。」と記載されていることから、読み出し時（つまり、不揮発性メモリセルからデータを出力する際）に、ＮＭＯＳトランジスタ２２が動作することは示されているが、ＮＭＯＳトランジスタ２２が動作しているときは第１端子はＮＭＯＳトランジスタ２２に接続されたＶｓｓが印加されるのであって、所定レベルの電圧ＶＰＲＯＧが印加されることを示すものではない。
　なお、００３１段落に、「ＣＡＭセルの数を多くすると、レベルシフト回路２におけるＰＭＯＳトランジスタ２１のサイズ（ゲート幅Ｗ）を大きくしなければならない」と記載され、所定レベルの電圧ＶＰＲＯＧが接続されたＰＭＯＳトランジスタ２１のサイズを大きくしなければならないことも記載されているが、ＰＭＯＳトランジスタ２１のサイズを大きくすることと、読み出し時のパフォーマンスを確保することとの関連性は記載されていない。さらに、００２５段落に「レベルシフト回路２はＰＭＯＳトランジスタ２１およびＮＭＯＳトランジスタ２２から成るＣＭＯＳインバータとして構成され」と記載されているように、相補動作をするＣＭＯＳインバータの一方であるＮＭＯＳトランジスタ２２が読み出し時に駆動されているとすると、そのときに他方のＰＭＯＳトランジスタ２１が駆動されないことは明らかである。
　
　そして、他の当初明細書等の記載を参照しても、「前記不揮発性メモリセルからデータを出力する際は、前記第１端子に前記所定レベルの電圧が印加され、かつ前記第２の端子は接地され」る点は記載されていない。
　よって、「前記不揮発性メモリセルからデータを出力する際は、前記第１端子に前記所定レベルの電圧が印加され、かつ前記第２の端子は接地され」る点は、当初明細書等に記載されたものとは認められない。
　
（２）次に、「前記不揮発性メモリセルからデータを出力する際は、前記第１端子に前記所定レベルの電圧が印加され、かつ前記第２の端子は接地され」が当初明細書等の記載から当業者にとって自明であるか否かについて検討する。
　具体的な接続関係が記載されている図３を参照すると、第２の端子であるＣＡＭセル１０〜１３とスイッチ用トランジスタ４０〜４３の接続点は、ＯＵＴ０〜ＯＵＴ３と記載されていることから、第２の端子はデータを出力する端子に相当するものと認められる。
　これに対して、補正後の請求項１には、不揮発性メモリセルからデータを出力する際は、「第２の端子は接地され」るとしているが、図３において、不揮発性メモリセルからデータを出力する際に、第２の端子であるＯＵＴ０〜ＯＵＴ３が接地されていると、ＣＡＭセル１０〜１３の記憶内容にかかわらずＯＵＴ０〜ＯＵＴ３は常に接地電位（Ｖｓｓ）となってしまい、記憶内容に応じたデータが出力されないことになる。
　このような、「不揮発性メモリセルからデータを出力する際」であるにもかかわらず、不揮発性メモリセルの記憶内容を無視して出力端子である第２の端子を接地電位に固定するという動作をさせることは当業者にとって自明な事項ではない。
　よって、「前記不揮発性メモリセルからデータを出力する際は、前記第１端子に前記所定レベルの電圧が印加され、かつ前記第２の端子は接地され」る点は、当初明細書等から自明な事項であるとは認められない。
　
（３）したがって、補正事項２についての補正を含む本件補正は、当初明細書のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術事項を導入しないものではなく、当初明細等に記載された事項の範囲内においてなされたものではないから、特許法１７条の２第３項に規定する要件を満たしていない。
　
４．本件補正についてのむすび 
　以上検討したとおり、本件補正は、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　
第３　本願発明について 
　平成１９年６月４日付けの手続補正は上記のとおり却下されたので、本願の請求項１〜１０に係る発明は、平成１８年１２月１２日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜１０に記載された事項により特定されるとおりのものであり、その内の請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載された事項により特定される以下のとおりのものと認める。
　
 「【請求項１】
第１の端子、第２の端子および制御端子を有し、メモリセルアレイとは別に設けられた複数の不揮発性メモリセルと、
該複数の不揮発性メモリセルの第１の端子に対して所定レベルの電圧を印加するレベルシフト回路と、
前記複数の不揮発性メモリセルの第２の端子にそれぞれ設けられた複数のスイッチ用トランジスタとを備えることを特徴とする不揮発性メモリ回路。」
　
第４　引用刊行物に記載された発明 
１．引用例１：特開平３−１５５６６７号公報
（１）原査定の拒絶の理由に引用された特開平３−１５５６６７号公報（平成３年７月３日出願公開、以下「引用例１」という。）には、第１，３，４図とともに、次の記載がある。
　
「本発明はメモリ装置に関するものであって、更に詳細には、
フラッシュ消去ＥＥＦＲＯＭメモリ
　
「第１図に示した如く、フラッシュ消去ＥＥＰＲＯＭ回路１００は、複数個の行ライン１０１−１乃至１０１−Ｎ及び複数個の列ライン即ち「ビットライン」１０２−１乃至１０２−Ｍを有している。フローティングゲートメモリセルトランジスタ１０５−１−１乃至１０５−Ｎ−Ｍの一つが行ラインとビットラインの各組合わせに関連している。各メモリセルトランジスタ１０５−１−１乃至１０５−Ｎ−Ｍへの
制御ゲート
ドレイン
ソース
　
「第４図を参照すると、メモリ装置４００は、行ライン４０１−１乃至４０１−Ｎ、ビットライン４０２−１乃至４０２−Ｍ、
列セレクトトランジスタ１０４−１乃至１０４−Ｍ
メモリアレイトランジスタ４０５−１−１乃至４０５−Ｎ−Ｍ
　
「選択したメモリアレイトランジスタの書込みは、非選択状態とした行ラインを０Ｖに保持したまま書込み電圧ＶＰＰを選択した行ラインへ印加し、且つ
トランジスタ４４３を介して書込み電圧ＶＰＰを全てのメモリアレイトランジスタのソースへ印加する
　
（２）よって、引用例１には、以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　
「ソース、ドレインおよび制御ゲートを有するメモリアレイトランジスタ４０５−１−１乃至４０５−Ｎ−Ｍと、
　書込み電圧ＶＰＰを全てのメモリアレイトランジスタのソースへ印加するトランジスタ４４３と、
　列セレクトトランジスタ１０４−１乃至１０４−Ｍとを備えるフラッシュ消去ＥＥＦＲＯＭメモリ。」
　
第５　本願発明と引用発明との対比
（１）引用発明の「ソース、ドレインおよび制御ゲートを有するメモリアレイトランジスタ４０５−１−１乃至４０５−Ｎ−Ｍ」は、本願発明の「第１の端子、第２の端子および制御端子を有し、メモリセルアレイとは別に設けられた複数の不揮発性メモリセル」と、「第１の端子、第２の端子および制御端子を有」する「複数の不揮発性メモリセル」である点で共通する。
　
（２）引用発明の「書込み電圧ＶＰＰ」及び「メモリアレイトランジスタのソース」は、本願発明の「所定レベルの電圧」及び「不揮発性メモリセルの第１の端子」に相当する。
　よって、引用発明の「書込み電圧ＶＰＰを全てのメモリアレイトランジスタのソースへ印加するトランジスタ４４３」は、本願発明の「該複数の不揮発性メモリセルの第１の端子に対して所定レベルの電圧を印加するレベルシフト回路」に相当する。
　
（３）引用例１の第４図を参照すると、メモリアレイトランジスタ４０５−１−１は一方の端子でトランジスタ４４３と接続し、他方の端子で列セレクトトランジスタ１０４−１と接続している。ここにおいて、メモリアレイトランジスタとトランジスタ４４３との接続点が、本願発明の「不揮発性メモリセルの第１の端子」に相当し、他方の接続点であるメモリアレイトランジスタと列セレクトトランジスタの接続点が、本願発明の「不揮発性メモリセルの第２の端子」に相当することが明らかであるから、引用発明の「列セレクトトランジスタ１０４−１乃至１０４−Ｍ」は、本願発明の「前記複数の不揮発性メモリセルの第２の端子にそれぞれ設けられた複数のスイッチ用トランジスタ」と、「前記複数の不揮発性メモリセルの第２の端子に」「設けられた複数のスイッチ用トランジスタ」である点で共通する。
　
（４）引用発明の「フラッシュ消去ＥＥＦＲＯＭメモリ」は、本願発明の「不揮発性メモリ回路」に相当する。
　
（５）以上のことをふまえると、本願発明と引用発明とは、 
「第１の端子、第２の端子および制御端子を有し、複数の不揮発性メモリセルと、
該複数の不揮発性メモリセルの第１の端子に対して所定レベルの電圧を印加するレベルシフト回路と、
前記複数の不揮発性メモリセルの第２の端子に設けられた複数のスイッチ用トランジスタとを備えることを特徴とする不揮発性メモリ回路。」
　
　である点で一致し、以下の点で相違する。 
　
（相違点１）
　本願発明では、「メモリセルアレイとは別に設けられた複数の不揮発性メモリセル」であるのに対して、引用発明の「メモリアレイトランジスタ４０５−１−１乃至４０５−Ｎ−Ｍ」はメモリセルアレイに設けられたものである点。
　
（相違点２）
　本願発明では、「前記複数の不揮発性メモリセルの第２の端子」に「複数のスイッチ用トランジスタ」が「それぞれ設けられ」ているのに対して、引用発明は、複数の列のメモリアレイトランジスタ毎に「列セレクトトランジスタ１０４−１乃至１０４−Ｍ」がそれぞれ設けられている点。
　
第６　当審の判断 
（１）相違点１について
　不良アドレスを記憶する回路に不揮発性半導体メモリセルを用いることは、以下に示す周知例１及び周知例２に記載されるように周知の技術事項である。ここで、不良アドレスを記憶する回路は、アドレスによって選択されるメモリセルアレイとは別に設けられる回路であるから、引用発明に記載された不揮発性メモリセルの構成を、周知の不良アドレスを記憶する不揮発性メモリセルに適用して、本願発明のごとく、「メモリセルアレイとは別に設けられた複数の不揮発性メモリセル」とすることは、当業者が容易に想到し得た事項である。
　
　周知例１：特開２００１−１８４８９２号公報
　特開２００１−１８４８９２号公報（平成１３年７月６日出願公開）には、図１とともに、次の記載がある。
　
「【０００２】
【従来の技術】〔第１従来例〕不揮発性半導体メモリ装置では、歩留りを向上　させるために、不良ビット線,不良ワード線,不良メモリセルを各々正常なものと置換して使用する手法がある。
これらの不揮発性半導体メモリ装置では、この不良ビット線,不良ワード線,不良メモリセルのアドレスを記憶しておく必要がある
【０００３】
これを記憶するために、電気的に書換可能な不揮発性半導体メモリセルを用いる手法(特開平５−２７６０１８号公報参照)がある。
　
　周知例２：特開平５−２５８５９５号公報
　特開平５−２５８５９５号公報（平成５年１０月８日出願公開）には、図１とともに、次の記載がある。
　
「【００１６】図１は本発明の第１の実施例のブロック図である。
【００１７】この実施例は、第１のアドレス信号（図１には示されていない）により選択され供給データの書込み及び記憶データの読出し（以下、書込み／読出しという）を行う
複数のメモリセル（図１には示されていない）をそれぞれ含む複数のセルアレイブロック１１ａ〜１１ｄから成るメモリセルアレイ１
情報書込み時以外の通常動作時、ソース電極及びコントロール電極が接地電位にドレイン電極が電源電位より所定の電位だけ低い電位にそれぞれ保たれフローティングゲートの電荷蓄積状態に従ってディプレッション型又はエンハンスメント型となる複数のメモリトランジスタ（図１には示されていない）を備え、情報書込み時、上記フローティングゲートの電荷蓄積状態を制御してリダンダンシセルアレイ２への置換の要否決定のための置換要否情報ＲＡ及び欠陥セルを含んだセルアレイブロックの識別のためのブロックアドレスＢＡから成る置換情報を記憶する置換情報記憶回路５
　
（２）相違点２について
　一般に、メモリアレイの行及び列の数は必要とされる記憶容量に応じて適宜選択し得る設計事項であるから、不良アドレスを記憶する不揮発性メモリ回路のような比較的小さい容量のメモリ回路に引用発明を適用するに当たり、メモリアレイの行の数を減らし、メモリアレイトランジスタ４０５−１−１〜４０５−１−ｍの１行のみを備える構成とすることは当業者が容易に想到し得た事項である。
　そして、引用発明において、メモリアレイトランジスタ４０５−１−１〜４０５−１−ｍの１行のみを備える構成とは、ｍ個のメモリアレイトランジスタ４０５−１−１〜４０５−１−ｍに対して、ｍ個の列セレクトトランジスタ１０４−１〜１０４−ｍがそれぞれ設けられる構成にほかならない。よって、引用発明において、本願発明のごとく、「前記複数の不揮発性メモリセルの第２の端子にそれぞれ設けられた複数のスイッチ用トランジスタ」とすることは、メモリアレイトランジスタ４０５−１−１〜４０５−１−ｍの１行のみを備える構成とすることと同様に、当業者が容易に想到し得た事項である。
　
（３）以上検討したとおり、本願発明は、従来周知の技術を勘案することにより、引用例１に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 
　
第７　むすび 
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶すべきものである。 
　よって、結論のとおり審決する。