(57)【特許請求の範囲】
【請求項１】
不揮発性メモリセルを半導体基板上に選択的に備える半導体装置であって、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上において前記不揮発性メモリセル用の領域に選択的に形成されたフローティングゲートと、
前記フローティングゲート上に形成され、前記フローティングゲートの側面と面一な側面を有するコントロールゲートと、
前記ゲート絶縁膜上において前記不揮発性メモリセル用の領域に選択的に形成され、前記フローティングゲートと同じ高さの導電膜の単層構造からなるセレクトゲートと、
前記半導体基板において前記フローティングゲートの一部に対向するトンネル拡散層と、
前記ゲート絶縁膜において前記フローティングゲートと前記トンネル拡散層との間の部分に形成され、その周囲の前記ゲート絶縁膜よりも薄く形成されたトンネルウィンドウとを含み、
前記トンネルウィンドウは、前記フローティングゲートに被覆され、その周囲の前記ゲート絶縁膜との境界縁を含む第１部分と、前記フローティングゲートに対して露出した第２部分とを含み、
前記トンネルウィンドウは、前記第２部分と、前記第１部分における前記第２部分との境界縁が選択的に厚くなっている、半導体装置。
【請求項２】
前記半導体基板において前記セレクトゲートに対して前記トンネル拡散層の反対側に形成されたドレイン領域と、
前記半導体基板において前記ドレイン領域に対応するように前記セレクトゲートに対して自己整合的に形成され、前記ドレイン領域よりも深い領域まで広がり、前記ドレイン領域よりも低不純物濃度のドレイン低濃度層とを含む、請求項１に記載の半導体装置。
【請求項３】
前記ドレイン低濃度層の深さは、０．２μｍ〜０．３μｍである、請求項１または２に記載の半導体装置。
【請求項４】
前記トンネルウィンドウに選択的に生じた膜厚の差は、前記相対的に厚い部分の上面と前記相対的に薄い部分の上面が同一平面上にあり、それらの下面に段差が形成されることによって設けられている、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記トンネルウィンドウの前記第１部分の前記半導体基板の表面に沿う寸法は、０．２μｍ〜０．３μｍである、請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記不揮発性メモリセル用の領域は、互いに間隔を空けて配置された複数のアクティブ領域と、前記アクティブ領域以外の部分に設定され、前記半導体基板の表面から掘り下がった溝に絶縁体が埋設されたＳＴＩ（Shallow Trench Isolation）構造を有する素子分離部とを含み、
前記ＳＴＩ構造の前記溝の深さは、０．５０μｍ以上である、請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
不揮発性メモリセルを半導体基板上に選択的に備える半導体装置の製造方法であって、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記半導体基板において前記不揮発性メモリセル用の領域に、不純物を選択的に導入することによってトンネル拡散層を形成する工程と、
前記ゲート絶縁膜において前記トンネル拡散層上の部分を選択的に除去し、その後、露出した前記半導体基板を熱酸化することによって、その周囲の前記ゲート絶縁膜よりも薄くされたトンネルウィンドウを形成する工程と、
前記トンネルウィンドウを覆うように、前記ゲート絶縁膜上に第１導電膜および第２導電膜を順に積層する工程と、
前記第２導電膜および前記第１導電膜をこの順に、同一のマスクパターンを用いて選択的にエッチングすることによって、前記第１導電膜からなるフローティングゲートおよび前記第２導電膜からなるコントロールゲートを、前記トンネルウィンドウを挟んで前記トンネル拡散層に対向する位置に形成し、同時に、前記第１導電膜からなるセレクトゲートおよび前記第２導電膜からなる犠牲ゲートを、前記トンネルウィンドウから離れた位置に形成する工程と、
前記犠牲ゲートを、前記フローティングゲート、前記コントロールゲートおよび前記トンネルウィンドウを覆うマスクパターンを用いてエッチングすることによって除去する工程とを含む、半導体装置の製造方法。
【請求項８】
前記ゲート絶縁膜上にレジスト膜を形成した後、前記犠牲ゲートを露出させるように、底部から開口端に向かってテーパ状に径が大きくなる開口を前記レジスト膜に形成することによって、前記犠牲ゲートを除去するための前記マスクパターンを形成する工程を含む、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記半導体基板において前記セレクトゲートに対して前記トンネル拡散層の反対側の位置に形成されるべきドレイン領域に対応するように、前記セレクトゲートおよび前記犠牲ゲートの積層構造に対して自己整合的に不純物を導入することによって、前記形成されるべきドレイン領域よりも深い領域まで広がり、当該ドレイン領域よりも低不純物濃度のドレイン低濃度層を形成する工程を含む、請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
前記ドレイン低濃度層を形成する工程は、５０ｋｅＶ〜１００ｋｅＶの加速電圧で前記不純物を導入する工程を含む、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記フローティングゲートおよび前記コントロールゲートを形成する工程は、前記トンネルウィンドウにおける、その周囲の前記ゲート絶縁膜との境界縁から前記半導体基板の表面に沿う所定幅の第１部分を覆うように、前記フローティングゲートおよび前記コントロールゲートを形成し、同時に、前記トンネルウィンドウの第２部分を選択的に露出させる工程を含む、請求項７〜１０のいずれか一項に記載の半導体装置の製造方法。
【請求項１２】
前記フローティングゲート形成時の前記マスクパターンを、前記トンネルウィンドウの前記第２部分を露出させた状態で除去する工程と、
当該マスクパターンの除去後、前記トンネルウィンドウの前記第２部分をエッチングすることによって、前記トンネルウィンドウにおける前記第２部分と、前記第１部分における前記第２部分との境界縁を選択的に除去し、その後、前記半導体基板を熱酸化することによって、除去によって露出した前記半導体基板の表面に、前記トンネルウィンドウの前記第１部分の残りの部分よりも厚い膜を形成する工程をさらに含む、請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記フローティングゲートおよび前記コントロールゲートを形成する工程は、前記所定幅が０．２μｍ〜０．３μｍとなるように、前記第１部分を前記フローティングゲートおよび前記コントロールゲートで覆う工程を含む、請求項１１または１２に記載の半導体装置の製造方法。
【請求項１４】
前記不揮発性メモリセル用の領域において、前記半導体基板を選択的に表面から掘り下げることによって０．５０μｍ以上の深さの溝を形成し、前記溝を絶縁体によって埋め戻すことによってＳＴＩ（Shallow Trench Isolation）構造を有する素子分離部を形成して、前記不揮発性メモリセル用の領域に、互いに間隔を空けて配置された複数のアクティブ領域を形成する工程を含む、請求項７〜１３のいずれか一項に記載の半導体装置の製造方法。
【請求項１５】
前記ゲート絶縁膜を形成する工程は、９５０℃以上の熱酸化によって前記ゲート絶縁膜を形成する工程を含む、請求項７〜１４のいずれか一項に記載の半導体装置の製造方法。
【請求項１６】
前記トンネルウィンドウの形成に先立って、前記ゲート絶縁膜の表面をＳＰＭ（Sulfuric acid- Hydrogen Peroxide Mixture）洗浄する工程をさらに含む、請求項７〜１５のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、トンネル拡散層を有する不揮発性メモリセルを備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＦＬＯＴＯＸ（Floating Gate Tunnel Oxide）型ＥＥＰＲＯＭ（Electrically Erasable and Programmable ROM）は、スタックド・ゲート型メモリセルトランジスタと、これに直列に接続された選択トランジスタとで不揮発性メモリセルを構成した半導体メモリである。
ＥＥＰＲＯＭは、半導体基板上に形成されたゲート絶縁膜において、データの書込み／消去時に電子の通り道となる部分に、その周囲のゲート絶縁膜に比べて薄く形成されたトンネルウィンドウを有している。このトンネルウィンドウ上にはフローティングゲートが形成されており、ゲート絶縁膜においてトンネルウィンドウから間隔を空けた部分にはセレクト（選択）ゲートが形成されている。そして、トンネルウィンドウ、フローティングゲートおよびセレクトゲートは、たとえば、特許文献１の方法によって形成することができる。
【０００３】
特許文献１の方法では、シリコンからなる基材（ウエハ）の表面に複数の素子形成領域が形成され、各素子形成領域を酸化することによってゲート酸化膜が形成される。次に、或る素子形成領域のゲート酸化膜を部分的にエッチングすることによって、厚さを減じたトンネル酸化膜が形成される。さらに基材の内部側に、イオン注入してチャネルを生成し、ｎ−化した第１および第２のメモリセル拡散層が形成される。次に、ゲート酸化膜上にポリシリコン層が成長する。そして、このポリシリコン層が、レジストパターンでマスキングし、エッチングされて所定パターンのポリシリコン層となる。これにより、残ったポリシリコン層からなるフローティングゲートおよびセレクトゲートが、ゲート酸化膜上に同時に形成される。この後、フローティングゲートの表面および側面を覆うように絶縁用のＯＮＯ膜が形成され、さらにこのＯＮＯ膜の上に、フローティングゲートの表面および側面を覆うようにコントロールゲートが形成される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−２８３６４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１の半導体装置では、コントロールゲートがフローティングゲートの表面だけでなく側面も覆っているため、側面を覆うコントロールゲートの厚さ分、半導体基板上に余分なスペースが必要となる。そのため、セルの微細化には限界があった。
そこで、フローティングゲートおよびコントロールゲートの側面を互いに面一にできれば、微細化の問題を解決できるかもしれない。しかしながら、いくら高い重ね合わせ精度を持ってしても、パターニングされ終わったフローティングゲート上に同一形状のコントロールゲートを形成することは非常に困難である。そのため、フローティングゲートとコントロールゲートの間にずれが生じ、閾値電圧にばらつきが出るという不具合がある。
【０００６】
そこで、この発明の目的は、フローティングゲートの閾値電圧のばらつきを抑えるとともに、セルを微細化することができる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上記目的を達成するためのこの発明の半導体装置は、不揮発性メモリセルを半導体基板上に選択的に備える半導体装置であって、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上において前記不揮発性メモリセル用の領域に選択的に形成されたフローティングゲートと、前記フローティングゲート上に形成され、前記フローティングゲートの側面と面一な側面を有するコントロールゲートと、前記ゲート絶縁膜上において前記不揮発性メモリセル用の領域に選択的に形成され、前記フローティングゲートと同じ高さの導電膜の単層構造からなるセレクトゲートと、前記半導体基板において前記フローティングゲートの一部に対向するトンネル拡散層と、前記ゲート絶縁膜において前記フローティングゲートと前記トンネル拡散層との間の部分に形成され、その周囲の前記ゲート絶縁膜よりも薄く形成されたトンネルウィンドウとを含む。
【０００８】
この構成によれば、コントロールゲートおよびフローティングゲートの側面が互いに面一であり、コントロールゲートがフローティングゲートからはみ出していない。すなわち、これら２つのゲートが半導体基板の同じスペース上の領域に収まっているので、省スペース化を達成することができる。その結果、メモリセルの微細化を図ることができる。また、これらのゲートの側面が互いに面一であってゲート間にずれがないので、フローティングゲートの閾値電圧のばらつきを抑えることができる。そして、この発明の半導体装置は、この発明の半導体装置の製造方法によって製造することができる。
【０００９】
この発明の半導体装置の製造方法は、不揮発性メモリセルを半導体基板上に選択的に備える半導体装置の製造方法であって、前記半導体基板上にゲート絶縁膜を形成する工程と、前記半導体基板において前記不揮発性メモリセル用の領域に、不純物を選択的に導入することによってトンネル拡散層を形成する工程と、前記ゲート絶縁膜において前記トンネル拡散層上の部分を選択的に除去し、その後、露出した前記半導体基板を熱酸化することによって、その周囲の前記ゲート絶縁膜よりも薄くされたトンネルウィンドウを形成する工程と、前記トンネルウィンドウを覆うように、前記ゲート絶縁膜上に第１導電膜および第２導電膜を順に積層する工程と、前記第２導電膜および前記第１導電膜をこの順に、同一のマスクパターンを用いて選択的にエッチングすることによって、前記第１導電膜からなるフローティングゲートおよび前記第２導電膜からなるコントロールゲートを、前記トンネルウィンドウを挟んで前記トンネル拡散層に対向する位置に形成し、同時に、前記第１導電膜からなるセレクトゲートおよび前記第２導電膜からなる犠牲ゲートを、前記トンネルウィンドウから離れた位置に形成する工程と、前記犠牲ゲートを、前記フローティングゲート、前記コントロールゲートおよび前記トンネルウィンドウを覆うマスクパターンを用いてエッチングすることによって除去する工程とを含む。
【００１０】
この方法によれば、同一のマスクパターンを用いたエッチングによってフローティングゲートおよびコントロールゲートを同時に形成するため、フローティングゲートに対するコントロールゲートの重ね合わせ精度に関係なく、これら２つのゲートの側面を互いに面一にすることができる。
一方、不揮発性メモリセル用の領域において、フローティングゲートが形成される部分以外の部分にも第２導電膜が形成されるため、第１導電膜からなるセレクトゲートの上に第２導電膜が残ることとなる。この第２導電膜を電気的にフローティングさせたままにすると、メモリセルの動作（書き込み、消去および読み出し）時に、セレクトゲートの閾値電圧が不安定になるおそれがある。それを防止するためには、残存した第２導電膜をグランド電位に固定しなければならないが、そうすると、余計な配線スペースを確保しなければならず、メモリセルの微細化の改善には至らない。
【００１１】
そこで、この発明では、フローティングゲートおよびコントロールゲートの形成後、セレクトゲート上の犠牲ゲート（第２導電膜）を、エッチングによって除去する。その結果、余計な配線スペースを確保しなくて済む。
また、この発明の半導体装置の製造方法は、前記ゲート絶縁膜上にレジスト膜を形成した後、前記犠牲ゲートを露出させるように、底部から開口端に向かってテーパ状に径が大きくなる開口を前記レジスト膜に形成することによって、前記犠牲ゲートを除去するための前記マスクパターンを形成する工程を含むことが好ましい。
【００１２】
この方法によれば、トンネルウィンドウを覆いつつ、除去したい犠牲ゲートを簡単に露出させることができる。
また、この発明の半導体装置は、前記半導体基板において前記セレクトゲートに対して前記トンネル拡散層の反対側に形成されたドレイン領域と、前記半導体基板において前記ドレイン領域に対応するように前記セレクトゲートに対して自己整合的に形成され、前記ドレイン領域よりも深い領域まで広がり、前記ドレイン領域よりも低不純物濃度のドレイン低濃度層とを含むことが好ましい。
【００１３】
メモリセル動作時にはセレクトゲートに高い電圧（たとえば、１５Ｖ程度）がかかるため、ドレイン領域には高い耐圧を確保する必要がある。対策として、ドレイン領域をセレクトゲートから遠ざける、いわゆるドレインオフセットの採用が挙げられる。しかしながら、ドレインオフセットは、簡単に耐圧を向上させることができるが、メモリセルのサイズが大きくなり、微細化には不向きである。
【００１４】
そこで、この構成では、ドレイン領域よりも深い領域まで広がるドレイン低濃度層が形成されているので、ドレイン領域の耐圧を向上させることができ、しかも、そのドレイン低濃度層がセレクトゲートに対して自己整合的に形成されている。これにより、メモリセルのサイズの拡大も防止することができる。
そして、上記構成の半導体装置は、たとえば、前記半導体基板において前記セレクトゲートに対して前記トンネル拡散層の反対側の位置に形成されるべきドレイン領域に対応するように、前記セレクトゲートおよび前記犠牲ゲートの積層構造に対して自己整合的に不純物を導入することによって、前記形成されるべきドレイン領域よりも深い領域まで広がり、当該ドレイン領域よりも低不純物濃度のドレイン低濃度層を形成する工程を含む、この発明の半導体装置の製造方法によって製造することができる。
【００１５】
この方法によれば、犠牲ゲートの除去前にドレイン低濃度層を形成するため、ドレイン低濃度層用の不純物を半導体基板に導入する際、セレクトゲートの上に犠牲ゲートが残っている。そのため、ドレイン低濃度層をドレイン領域よりも深い領域まで広げるために不純物に与える加速電圧を大きくしても、不純物がセレクトゲートを突き抜けてセレクトゲートの直下の部分に導入されることを防止することができる。これにより、セレクトゲートの直下の部分の表面濃度を変えずに、ドレイン領域の耐圧を簡単に向上させることができる。この場合、前記ドレイン低濃度層を形成する工程は、５０ｋｅＶ〜１００ｋｅＶの加速電圧で前記不純物を導入する工程を含むことが好ましい。
【００１６】
そして、このようにして形成される前記ドレイン低濃度層の深さは、０．２μｍ〜０．３μｍであることが好ましい。ドレイン低濃度層の深さがこの範囲であれば、十分な耐圧を達成することができる。
また、この発明の半導体装置の製造方法では、前記フローティングゲートおよび前記コントロールゲートを形成する工程は、前記トンネルウィンドウにおける、その周囲の前記ゲート絶縁膜との境界縁から前記半導体基板の表面に沿う所定幅の第１部分を覆うように、前記フローティングゲートおよび前記コントロールゲートを形成し、同時に、前記トンネルウィンドウの第２部分を選択的に露出させる工程を含むことが好ましい。
【００１７】
この方法によれば、予め大きさが設定されたトンネルウィンドウの境界縁から所定幅の片側（第１部分）を覆うように、フローティングゲートおよびコントロールゲートが形成される。境界縁を基準に必要な所定幅の分だけ、トンネルウィンドウをフローティングゲートおよびコントロールゲートで覆うことによって、第１部分の幅を自在に調整することができる。そのため、予め形成されたトンネルウィンドウの大きさに関係なく、トンネルウィンドウにおける実質的に機能する第１部分（フローティングゲートとトンネル拡散層との間の部分）を簡単に微細化することができる。この方法によって、前記トンネルウィンドウが、前記フローティングゲートに被覆され、その周囲の前記ゲート絶縁膜との境界縁を含む第１部分と、前記フローティングゲートに対して露出した第２部分とを含む、この発明の半導体装置を得ることができる。
【００１８】
この場合、前記フローティングゲート形成時の前記マスクパターンを、前記トンネルウィンドウの前記第２部分を露出させた状態で除去する工程と、当該マスクパターンの除去後、前記トンネルウィンドウの前記第２部分をエッチングすることによって、前記トンネルウィンドウにおける前記第２部分と、前記第１部分における前記第２部分との境界縁を選択的に除去し、その後、前記半導体基板を熱酸化することによって、除去によって露出した前記半導体基板の表面に、前記トンネルウィンドウの前記第１部分の残りの部分よりも厚い膜を形成する工程をさらに含むことが好ましい。
【００１９】
この方法によって、マスクパターンの除去の際にダメージを受けたトンネルウィンドウの表面を、良好な状態に再生することができる。これにより、前記トンネルウィンドウが、前記第２部分と、前記第１部分における前記第２部分との境界縁が選択的に厚くなっている構成を得ることができる。この場合、前記トンネルウィンドウに選択的に生じた膜厚の差は、前記相対的に厚い部分の上面と前記相対的に薄い部分の上面が同一平面上にあり、それらの下面に段差が形成されることによって設けられていてもよい。
【００２０】
また、前記フローティングゲートおよび前記コントロールゲートを形成する工程は、前記所定幅が０．２μｍ〜０．３μｍとなるように、前記第１部分を前記フローティングゲートおよび前記コントロールゲートで覆う工程を含むことが好ましく、それによって、前記トンネルウィンドウの前記第１部分の前記半導体基板の表面に沿う寸法が、０．２μｍ〜０．３μｍであることが好ましい。
【００２１】
また、前記不揮発性メモリセル用の領域は、互いに間隔を空けて配置された複数のアクティブ領域と、前記アクティブ領域以外の部分に設定され、前記半導体基板の表面から掘り下がった溝に絶縁体が埋設されたＳＴＩ（Shallow Trench Isolation）構造を有する素子分離部とを含み、前記ＳＴＩ構造の前記溝の深さは、０．５０μｍ以上であることが好ましい。
【００２２】
この構成によれば、ＳＴＩ構造の溝の周囲長（側面および底面を合わせた長さ）を、従来に比べて長くすることができるので、隣り合うアクティブ領域間にリーク電流を流れ難くすることができる。
そして、上記構成の半導体装置は、たとえば、前記不揮発性メモリセル用の領域において、前記半導体基板を選択的に表面から掘り下げることによって０．５０μｍ以上の深さの溝を形成し、前記溝を絶縁体によって埋め戻すことによってＳＴＩ（Shallow Trench Isolation）構造を有する素子分離部を形成して、前記不揮発性メモリセル用の領域に、互いに間隔を空けて配置された複数のアクティブ領域を形成する工程を含む、この発明の半導体装置の製造方法によって製造することができる。
【００２３】
この場合、前記ゲート絶縁膜を形成する工程は、９５０℃以上の熱酸化によって前記ゲート絶縁膜を形成する工程を含むことが好ましい。この方法によって、ゲート絶縁膜の形成時、ＳＴＩ構造の絶縁体が膨張しても、その膨張量を小さくすることができる。そのため、ＳＴＩ構造の周囲の半導体基板が受ける応力を緩和することができる。０．５０μｍ以上の深さの溝を形成する場合、溝の形成時に、リーク電流の原因となる結晶欠陥が半導体基板に入りやすいので、この構成は、そのような場合に特に効果的である。
【００２４】
また、この発明の半導体装置の製造方法は、前記トンネルウィンドウの形成に先立って、前記ゲート絶縁膜の表面をＳＰＭ（Sulfuric acid- Hydrogen Peroxide Mixture）洗浄する工程をさらに含むことが好ましい。
この方法によって、ゲート絶縁膜の表面を親水性にすることができる。そのため、トンネルウィンドウを形成するとき利用するマスクパターンとゲート絶縁膜との密着性を向上させることができるので、トンネルウィンドウの寸法のばらつきを抑制することができる。
【図面の簡単な説明】
【００２５】
【図１】図１は、この発明の一実施形態に係る半導体装置の平面図である。
【図２】図２は、図１の切断面線II−IIから見た断面図である。
【図３】図３は、図２の半導体装置の一部を拡大して示す図である。
【図４Ａ】図４Ａは、前記半導体装置の製造工程の一例を説明するための断面図である。
【図４Ｂ】図４Ｂは、図４Ａの次の工程を示す図である。
【図４Ｃ】図４Ｃは、図４Ｂの次の工程を示す図である。
【図４Ｄ】図４Ｄは、図４Ｃの次の工程を示す図である。
【図４Ｅ】図４Ｅは、図４Ｄの次の工程を示す図である。
【図４Ｆ】図４Ｆは、図４Ｅの次の工程を示す図である。
【図４Ｇ】図４Ｇは、図４Ｆの次の工程を示す図である。
【図４Ｈ】図４Ｈは、図４Ｇの次の工程を示す図である。
【図４Ｉ】図４Ｉは、図４Ｈの次の工程を示す図である。
【図４Ｊ】図４Ｊは、図４Ｉの次の工程を示す図である。
【図４Ｋ】図４Ｋは、図４Ｊの次の工程を示す図である。
【図４Ｌ】図４Ｌは、図４Ｋの次の工程を示す図である。
【図４Ｍ】図４Ｍは、図４Ｌの次の工程を示す図である。
【図４Ｎ】図４Ｎは、図４Ｍの次の工程を示す図である。
【図４Ｏ】図４Ｏは、図４Ｎの次の工程を示す図である。
【図４Ｐ】図４Ｐは、図４Ｏの次の工程を示す図である。
【図４Ｑ】図４Ｑは、図４Ｐの次の工程を示す図である。
【図４Ｒ】図４Ｒは、図４Ｑの次の工程を示す図である。
【図４Ｓ】図４Ｓは、図４Ｒの次の工程を示す図である。
【図５】図５は、トンネルウィンドウの再生に関連する工程を説明するための断面図である。
【発明を実施するための形態】
【００２６】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体装置の平面図である。図２は、図１の切断面線II−IIから見た断面図である。図３は、図２の半導体装置の一部を拡大して示す図である。
半導体装置１は、たとえばシリコンからなるｐ型の半導体基板２と、この半導体基板２に設定されたメモリセル領域３とを含む。なお、図示していないが、メモリセル領域３の周囲には、チャージポンプ、ツェナーダイオード、ＭＩＳトランジスタ等の各種素子が形成された周辺回路領域が設定されていてもよい。
【００２７】
メモリセル領域３には、互いに間隔を空けて配置（たとえば、行列状に配置）された複数のアクティブ領域４と、当該アクティブ領域４以外の部分に素子分離部５が設定されている。素子分離部５は、図２に示すように、半導体基板２の表面から比較的浅く掘り下がった溝６に絶縁体７が埋設されたＳＴＩ（Shallow Trench Isolation）構造を有する。なお、この素子分離部５は、たとえば、ＬＯＣＯＳ（Local Oxidation of Silicon）法によって半導体基板２の表面に選択的に形成されたシリコン酸化膜であってもよい。溝６は、開口端から底部へ向かって幅が狭まるテーパ状に形成されている。溝６の深さは、０．５０μｍ以上である（好ましくは、０．５０μｍ以上、０．６０μｍ以下）。ＳＴＩ構造に関して、従来の溝（深さ０．４μｍ程度）に比べて溝６を深く形成することによって、ＳＴＩ構造の溝６の周囲長（側面および底面を合わせた長さ）を、従来に比べて長くすることができる。これにより、隣り合うアクティブ領域４間にリーク電流を流れ難くすることができる。また、溝６の底部には、半導体基板よりも高濃度のｐ型のフィールドストップ領域８が形成されている。
【００２８】
素子分離部５によって区画された複数のアクティブ領域４には、それぞれ不揮発性メモリセル９（ＥＥＰＲＯＭ）が１つずつ設けられている。これにより、メモリセル領域３には、複数の不揮発性メモリセル９が行列状に配列されている。
各不揮発性メモリセル９は、スタックド・ゲート型のメモリセルトランジスタ１０と、選択トランジスタ１１とを直列接続した構成を有している。
【００２９】
より具体的には、メモリセルトランジスタ１０は、半導体基板２の表面部に間隔を開けて形成されたｎ型ソース領域１２およびｎ型トンネル拡散層１３と、これらの間のチャネル領域１４に対向するように配置されたフローティングゲート１５と、このフローティングゲート１５に積層されたコントロールゲート１６とを備えている。フローティングゲート１５の厚さは１５００Å程度であり、コントロールゲート１６の厚さは、１０００Å程度である。なお、図１では、明瞭化のために、フローティングゲート１５を着色して示してある。
【００３０】
フローティングゲート１５は、各アクティブ領域４に１つずつ設けられている。各フローティングゲート１５は、アクティブ領域４の長手方向に交差する方向（この実施形態では、直交方向）において素子分離部５の絶縁体７の縁部を覆うように形成されている。一方、コントロールゲート１６は、アクティブ領域４の長手方向に交差する方向に延びるライン状に形成され、複数のアクティブ領域４に跨っていて、全てのフローティングゲート１５を一括して覆っている。つまり、コントロールゲート１６は、複数の不揮発性メモリセル９の共通の電極となっている。アクティブ領域４の長手方向におけるフローティングゲート１５およびコントロールゲート１６の両側面は、互いに面一に形成されている。これにより、フローティングゲート１５およびコントロールゲート１６の積層構造は、段差のない平面状の側面を有していて、コントロールゲート１６がフローティングゲート１５からはみ出していない。すなわち、これら２つのゲート１５，１６が半導体基板２の同じスペース上の領域に収まっているので、省スペース化を達成することができる。その結果、メモリセルトランジスタ１０の微細化を図ることができる。また、これらのゲート１５，１６の両側面が互いに面一であって、フローティングゲート１５とコントロールゲート１６との間にずれがないので、フローティングゲート１５の閾値電圧のばらつきを抑えることができる。
【００３１】
この積層構造の側面および上面（コントロールゲート１６の上面）には、酸化シリコン等の絶縁物からなる絶縁膜１７が形成されている。絶縁膜１７は、後述するトンネルウィンドウ３１の第２部分と同じ厚さの薄膜である。また、フローティングゲート１５およびコントロールゲート１６の両側面は、酸化シリコン等の絶縁物からなるサイドウォール１８で一括して覆われている。
【００３２】
ｎ型ソース領域１２は、サイドウォール１８の直下から広がるｎ型ソース低濃度層１９内にそれぞれ形成されており、こうして、ＬＤＤ（Lightly Doped Drain）構造が形成されている。ｎ型ソース低濃度層１９は、ｎ型ソース領域１２よりも低濃度に形成され、かつ、ｎ型ソース領域１２よりも深く不純物イオンを注入して形成した領域である。その深さは、たとえば、０．２μｍ〜０．３μｍである。また、ｎ型ソース低濃度層１９は、フローティングゲート１５およびコントロールゲート１６に対して自己整合的に形成されている。一方、ｎ型ソース領域１２は、サイドウォール１８に対して自己整合的に形成されている。ｎ型ソース低濃度層１９は、ｎ型ソース領域１２の近傍における電界を緩和して、ホットエレクトロン効果を抑制する。また、半導体基板２におけるｎ型ソース領域１２の表面には、シリサイドコンタクト２０が形成されている。
【００３３】
ｎ型トンネル拡散層１３は、フローティングゲート１５の一部に対向する領域に形成されており、また、メモリセルトランジスタ１０のドレイン領域として機能する。具体的には、ｎ型トンネル拡散層１３は、アクティブ領域４の長手方向において互いに間隔を空けて配置された複数の領域を含む。たとえば、複数のｎ型トンネル拡散層１３は、フローティングゲート１５の選択トランジスタ１１に近い側の端部に対向する第１領域１３１と、フローティングゲート１５の選択トランジスタ１１に遠い側の端部に対向する第２領域１３２とを含む。第１領域１３１はｎ型トンネル低濃度層２５（後述）に重なるように形成され、第２領域１３２はｎ型ソース領域１２およびｎ型ソース低濃度層１９に重なるように形成されている。
【００３４】
一方、選択トランジスタ１１は、ｎ型トンネル拡散層１３（第１領域１３１）をそのソース領域とし、これに対して所定間隔だけ隔てて半導体基板２に形成されたｎ型ドレイン領域２１と、ｎ型トンネル拡散層１３とｎ型ドレイン領域２１との間のチャネル領域２２に対向するよう配置されたセレクトゲート２３（選択ゲート）とを備えている。セレクトゲート２３は、フローティングゲート１５と同じ厚さ（１５００Å程度）の導電膜の単層構造からなる。なお、図１では、明瞭化のために、セレクトゲート２３を着色して示してある。
【００３５】
セレクトゲート２３は、アクティブ領域４の長手方向に交差する方向（この実施形態では、直交方向）に延びるライン状に形成され、複数のアクティブ領域４に跨っている。つまり、セレクトゲート２３は、複数の不揮発性メモリセル９の共通の電極となっている。また、セレクトゲート２３の側面には、酸化シリコン等の絶縁物からなる絶縁膜２４が形成されている。絶縁膜２４は、後述するトンネルウィンドウ３１の第２部分と同じ厚さの薄膜である。また、セレクトゲート２３の上面には、後述する絶縁膜３０が形成されている。
【００３６】
半導体基板２においてメモリセルトランジスタ１０と選択トランジスタ１１との間には、サイドウォール１８およびサイドウォール２６（後述）の直下から広がるｎ型トンネル低濃度層２５が形成されている。ｎ型トンネル低濃度層２５は、ｎ型トンネル拡散層１３よりも低濃度に形成され、かつ、ｎ型トンネル拡散層１３よりも深く不純物イオンを注入して形成した領域である。その深さは、ｎ型ソース低濃度層１９と同じ（０．２μｍ〜０．３μｍ）である。このｎ型トンネル低濃度層２５とｎ型トンネル拡散層１３（第１領域１３１）によって、ＬＤＤ構造が形成されている。このＬＤＤ構造において、ｎ型トンネル低濃度層２５は、フローティングゲート１５およびセレクトゲート２３の両方に対して自己整合的に形成されている。一方、ｎ型トンネル拡散層１３の第１領域１３１は、セレクトゲート２３に対して自己整合的に形成されている。
【００３７】
また、選択トランジスタ１１のセレクトゲート２３の両側面も、フローティングゲート１５およびコントロールゲート１６と同様に、酸化シリコン等の絶縁物からなるサイドウォール２６で覆われている。
ｎ型ドレイン領域２１は、サイドウォール２６の直下から広がるｎ型ドレイン低濃度層２７内にそれぞれ形成されており、こうして、ＬＤＤ（Lightly Doped Drain）構造が形成されている。ｎ型ドレイン低濃度層２７は、ｎ型ドレイン領域２１よりも低濃度に形成され、かつ、ｎ型ドレイン領域２１よりも深く不純物イオンを注入して形成した領域である。その深さは、ｎ型ソース低濃度層１９と同じ（０．２μｍ〜０．３μｍ）である。また、ｎ型ドレイン低濃度層２７は、セレクトゲート２３に対して自己整合的に形成されている。一方、ｎ型ドレイン領域２１は、サイドウォール２６に対して自己整合的に形成されている。ｎ型ドレイン低濃度層２７は、ｎ型ドレイン領域２１の近傍における電界を緩和して、ホットエレクトロン効果を抑制する。つまり、ｎ型ドレイン領域２１の耐圧を向上させることができ、しかも、ｎ型ドレイン低濃度層２７がセレクトゲート２３に対して自己整合的に形成されている。これにより、ドレインオフセットを採用しなくてよいので、メモリセルトランジスタ１０のサイズの拡大を防止することができる。しかも、ｎ型ドレイン低濃度層２７の深さが０．２μｍ〜０．３μｍもあるので、十分な耐圧を達成することができる。また、半導体基板２におけるｎ型ドレイン領域２１の表面には、シリサイドコンタクト２８が形成されている。
【００３８】
半導体基板２とフローティングゲート１５およびセレクトゲート２３との間には、たとえば酸化シリコンからなるゲート絶縁膜２９が介在されている。また、フローティングゲート１５とコントロールゲート１６との間は、絶縁膜３０によって絶縁されている。この絶縁膜３０は、たとえば、窒化シリコン膜を一対の酸化シリコン膜で挟み込んだＯＮＯ（酸化膜-窒化膜-酸化膜）構造の膜からなる。
【００３９】
ゲート絶縁膜２９において、ｎ型トンネル拡散層１３（第１領域１３１）と、フローティングゲート１５との間の部分には、その周囲のゲート絶縁膜２９よりも薄く形成された薄膜部が形成されている。
この薄膜部は、ｎ型トンネル拡散層１３とフローティングゲート１５との間で、ＦＮ（ファウラー・ノルドハイム）トンネリングによって電子を通過させるためのトンネルウィンドウ３１である。
【００４０】
ここで、図３を参照して、トンネルウィンドウ３１の具体的な構成を説明する。トンネルウィンドウ３１は、フローティングゲート１５に被覆され、その周囲のゲート絶縁膜２９との境界縁３２を含む第１部分３１１と、フローティングゲート１５に対して露出した第２部分３１２とを含む。第１部分３１１の半導体基板２の表面に沿う寸法Ｗ１（フローティングゲート１５の側面と境界縁３２との距離）は、０．２μｍ〜０．３μｍである。また、トンネルウィンドウ３１は、第２部分３１２と、第１部分３１１における第２部分３１２との境界縁３３が選択的に厚くなっている。具体的には、周囲のゲート絶縁膜２９の厚さＴ１が３００Å程度であるのに対し、第１部分３１１の大部分の厚さＴ２が８５Å程度である。一方、選択的に厚くなった第１部分３１１の境界縁３３および第２部分３１２の厚さＴ３は、１００Å程度である。トンネルウィンドウ３１に選択的に生じた膜厚の差（Ｔ３−Ｔ２）は、相対的に厚い第２部分３１２等の上面と、相対的に薄い第１部分３１１の大部分の上面が同一平面上にあり、境界縁３３付近の下面に段差Ｓが形成されることによって設けられている。つまり、トンネルウィンドウ３１の上面（フローティングゲート１５に対向する面）は、フローティングゲート１５に被覆された部分および露出した部分に関わらず、段差のない平面状となっている。
【００４１】
フローティングゲート１５に対する電子の注入は、たとえば、ソースをオープンとするとともに、セレクトゲート２３に高電圧を印加して選択トランジスタ１１をオン状態として行われる。この状態で、コントロールゲート１６に高電圧を印加し、ドレインをグランド電位とすると、ｎ型トンネル拡散層１３からトンネルウィンドウ３１を介するＦＮトンネリングによって、フローティングゲート１５に電子が注入される。
【００４２】
フローティングゲート１５からの電子の引き抜きは、たとえば、ソースをオープンとするとともに、セレクトゲート２３に高電圧を印加して選択トランジスタ１１をオン状態として行われる。この状態で、コントロールゲート１６をグランド電位とし、ドレインに高電圧を印加すると、フローティングゲート１５からトンネルウィンドウ３１を介するＦＮトンネリングによって、ｎ型トンネル拡散層１３へと電子が引き抜かれる。
【００４３】
フローティングゲート１５に電子が注入されると、このフローティングゲート１５が帯電している状態では、メモリセルトランジスタ１０を導通させるためにコントロールゲート１６に印加すべき閾値電圧が高くなる。そこで、コントロールゲート１６に与えるべき読出電圧を、フローティングゲート１５が非帯電状態（電子が引き抜かれた状態）のときにｎ型ソース領域１２−ｎ型トンネル拡散層１３間を導通させることができ、かつ、フローティングゲート１５が帯電状態（電子が注入された状態）のときにｎ型ソース領域１２−ｎ型トンネル拡散層１３間が遮断状態に保持される値に設定しておく。そして、選択トランジスタ１１のセレクトゲート２３をハイレベルとし、ドレインをハイレベルとし、コントロールゲート１６に前記読出電圧を印加する。このとき、ソース側に電流が流れるか否かを調べることによって、フローティングゲート１５に電子が注入されているかどうかを区別できる。
【００４４】
こうして、不揮発性メモリセル９に対する情報の書き込み、消去および読み出しの各動作を行うことができる。
再び図１および図２を参照して、半導体基板２上には、酸化シリコン等の絶縁物からなる層間絶縁膜３４が積層されている。層間絶縁膜３４によって、セレクトゲート２３、フローティングゲート１５およびコントロールゲート１６が一括して被覆されている。
【００４５】
層間絶縁膜３４上には、アルミニウム等の導電材からなるソース電極３５およびドレイン電極３６が形成されており、さらにソース電極３５およびドレイン電極３６を被覆するように、窒化シリコン等の絶縁物からなる表面保護膜３７が形成されている。層間絶縁膜３４には、ソース電極３５およびドレイン電極３６と、シリサイドコンタクト２０およびシリサイドコンタクト２８とをそれぞれ接続するためのコンタクトプラグ３８，３９が埋設されている。
【００４６】
図４Ａ〜図４Ｓは、半導体装置１の製造工程の一例を工程順に説明するための断面図である。図５は、トンネルウィンドウ３１の再生に関連する工程を説明するための断面図である。
まず、図４Ａに示すように、半導体基板２の表面にパッド酸化膜４０（厚さ１２０Å程度）および窒化シリコン膜４１（厚さ２０００Å程度）が順に形成される。次に、パッド酸化膜４０および窒化シリコン膜４１をパターニングすることによって、半導体基板２における素子分離部５の溝６に対応する領域を露出させる開口が、パッド酸化膜４０および窒化シリコン膜４１に形成される。このパッド酸化膜４０および窒化シリコン膜４１をマスクとしてエッチングを行うことによって、半導体基板２に溝６が形成される。
【００４７】
次に、図４Ｂに示すように、ｐ型フィールドストップ領域８を形成するためのイオン注入が行われる。具体的には、パッド酸化膜４０および窒化シリコン膜４１をマスクとして、ｐ型不純物イオンが溝６の底面に注入される。このときｐ型不純物イオンに与える加速電圧は、ｐ型不純物イオンが窒化シリコン膜４１を突き抜けない大きさに制御される。これにより、溝６の底部にフィールドストップ領域８が形成される。
【００４８】
次に、図４Ｃに示すように、絶縁体７によって溝６の埋め戻しが行われる。具体的には、溝６が絶縁膜４２によって完全に埋め戻されるまで、絶縁体７の材料からなる絶縁膜を堆積する工程と、当該絶縁膜における溝６以外の部分を薄化する工程とを繰り返し行う。絶縁膜の堆積は、たとえばプラズマＣＶＤ（好ましくは、高密度プラズマ（ＨＤＰ）ＣＶＤ）によって行い、絶縁膜の薄化は、たとえばＲＩＥ（反応性イオンエッチング）によって行う。そして、最終的には、溝６の底面からの厚さが７０００Å程度の絶縁膜４２が形成される。このように絶縁膜の堆積と絶縁膜の薄化とを繰り返すことによって、０．５０μｍ以上の溝６を埋め戻す際、溝６以外の部分に非常に厚い絶縁膜が形成されてしまうことを防止することができる。その後、ＣＭＰによって、表面が窒化シリコン膜４１の表面と面一になるまで、絶縁膜４２が研磨されて絶縁体７が形成される。
【００４９】
次に、図４Ｄに示すように、エッチングによって窒化シリコン膜４１を除去した後、半導体基板２を熱酸化することによって、パッド酸化膜４０が厚膜化される。たとえば、厚さを１１０Å程度にする。
次に、図４Ｅに示すように、ｎ型トンネル拡散層１３を形成するためのイオン注入（トンネル接合）が行われる。具体的には、半導体基板２上に所定のパターンのレジスト膜４３が形成され、このレジスト膜４３をマスクとして、ｎ型不純物イオンが半導体基板２に注入される。このときｎ型不純物イオンに与える加速電圧は、たとえば９０ｋｅＶ程度である。これにより、ｎ型トンネル拡散層１３が形成される。この後、チャネル領域１４，２２となるべき領域に不純物イオンを選択的に注入することによって、チャネル領域１４，２２の表面濃度を調節してもよい。
【００５０】
次に、図４Ｆに示すように、ウエットエッチングによってパッド酸化膜４０を除去した後、半導体基板２を熱酸化することによって、ゲート絶縁膜２９が形成される。このときの熱酸化は、たとえば９５０℃以上の温度で行うことが好ましい。これにより、ゲート絶縁膜２９の形成時にＳＴＩ構造の絶縁体７が膨張しても、その膨張量を小さくすることができる。そのため、ＳＴＩ構造の周囲の半導体基板２が受ける応力を緩和することができる。次に、ゲート絶縁膜２９の表面がＳＰＭ洗浄される。たとえば、ＨＭＤＳ（Hexamethyldisilazane：ヘキサメチルジンラザン）薬液がゲート絶縁膜２９の表面に塗布される。これにより、ゲート絶縁膜２９の表面を親水性にすることができる。そのため、トンネルウィンドウ３１を形成するとき利用するレジスト膜４４（後述）とゲート絶縁膜２９との密着性を向上させることができるので、トンネルウィンドウ３１の寸法のばらつきを抑制することができる。
【００５１】
次に、図４Ｇおよび図４Ｈに示すように、トンネルウィンドウ３１の形成が行われる。具体的には、ゲート絶縁膜２９上に、ゲート絶縁膜２９におけるトンネルウィンドウ３１に対応する領域を露出させる開口を有するレジスト膜４４が形成される。そして、このレジスト膜４４をマスクとしたウエットエッチング（たとえばＨＦ（フッ酸）をエッチャントとして用いるウエットエッチング）によって、レジスト膜４４から露出するゲート絶縁膜２９が除去される。この際、開口に供給されたエッチャントは、開口の周縁に沿って一様にレジスト膜４４の下方に回りこむこととなる。そのため、当該ウエットエッチングによって形成される開口４５は、予め定める設計値（つまり、レジスト膜４４の開口寸法）よりも大きくなる。次に、レジスト膜４４を除去した後、熱酸化によって、電子をＦＮトンネリングさせることができる所定膜厚（５０Å〜１００Åであり、好ましくは、８５Å程度）だけ酸化膜を成長させる。これにより、当該膜厚からなる薄膜のトンネルウィンドウ３１が形成され、ゲート絶縁膜２９も同じ膜厚だけ厚膜化される。
【００５２】
次に、図４Ｉ〜図４Ｋに示すように、フローティングゲート１５、コントロールゲート１６およびセレクトゲート２３の形成工程が行われる。
フローティングゲート１５、コントロールゲート１６およびセレクトゲート２３の形成は、まず、図４Ｉに示すように、導電化のための不純物（たとえばリン）を添加した第１導電膜としてのポリシリコン膜４６を半導体基板２の全面に形成し、これをフォトリソグラフィでパターニングすることによって行える。すなわち、全面に形成されたポリシリコン膜４６上に、レジスト膜（図示せず）のパターンが形成される。このレジスト膜のパターンは、互いに隣り合う不揮発性メモリセル９用のアクティブ領域４の間の領域を選択的に露出させ、その他の領域を被覆するパターンである。このレジスト膜をマスクとしてエッチングを行うことによって、ポリシリコン膜４６において隣り合う不揮発性メモリセル９用のアクティブ領域４の間にスペース４７を形成することができる。
【００５３】
次に、図４Ｊに示すように、たとえば、ＣＶＤ（化学的気相成長）法によって、半導体基板２の全面に絶縁膜が形成される。具体的には、まず、膜厚６０Å程度の酸化シリコン膜が形成され、次いで、膜厚６０Å程度の窒化シリコン膜が形成され、引き続き、膜厚５０Å程度の酸化シリコン膜が形成される。こうして、酸化膜／窒化膜／酸化膜構造（ＯＮＯ構造）の絶縁膜３０が形成される。次に、導電化のための不純物（たとえばリン）を添加した第２導電膜としてのポリシリコン膜４８が半導体基板２の全面に形成される。
【００５４】
そして、図４Ｋに示すように、コントロールゲート１６用のポリシリコン膜４８、ＯＮＯ構造の絶縁膜３０およびフローティングゲート１５およびセレクトゲート２３用のポリシリコン膜４６が、同一のマスクパターンを用いて一括でパターニングされる。一括パターニングは、フォトリソグラフィによって行われる。すなわち、コントロールゲート１６用のポリシリコン膜４８上に、レジスト膜４９が形成される。このレジスト膜４９のパターンは、コントロールゲート１６を形成すべき領域（フローティングゲート１５はこの領域内に収まる）およびセレクトゲート２３を形成すべき領域を選択的に被覆し、その他の領域を露出させるパターンである。このレジスト膜４９をマスクとしてエッチングを行うことによって、フローティングゲート１５、ＯＮＯ構造の絶縁膜３０およびコントロールゲート１６の積層構造を一括して形成し、同時に、セレクトゲート２３およびポリシリコン膜４８からなる犠牲ゲート５０の積層構造を一括して形成することができる。
【００５５】
このように、同一のマスクパターンを用いた一括エッチングによって、図４Ｇの工程で予め大きさが設定されたトンネルウィンドウ３１の、その周囲のゲート絶縁膜２９との境界縁３２（図３参照）から所定幅（０．２μｍ〜０．３μｍ）の片側（第１部分３１１）を覆うように、フローティングゲート１５およびコントロールゲート１６が形成される。境界縁３２を基準に必要な所定幅の分だけ、トンネルウィンドウ３１をフローティングゲート１５およびコントロールゲート１６で覆うことによって、第１部分３１１の幅を自在に調整することができる。そのため、予め形成されたトンネルウィンドウ３１の大きさに関係なく（たとえばトンネルウィンドウ３１の寸法が０．４μｍ以上であっても）、トンネルウィンドウ３１における実質的に機能する第１部分３１１を簡単に微細化することができる。
【００５６】
次に、図４Ｌおよび図５（ａ）に示すように、トンネルウィンドウ３１の第２部分３１２を露出させた状態で、ウエットエッチング（たとえばＨ２ＳＯ４（硫酸）をエッチャントとして用いるウエットエッチング）によってレジスト膜４９を除去した後、ウエットエッチング（たとえばＨＦ（フッ酸）をエッチャントとして用いるウエットエッチング）によって、トンネルウィンドウ３１の第２部分３１２が除去される。第２部分３１２の除去は、第２部分３１２の厚さに対してオーバーエッチングが出る程度の条件で行う。たとえば、第２部分３１２の厚さが８５Åの場合、１００Åのエッチング量で行う。この際、供給されたエッチャントは、フローティングゲート１５の側面に沿って一様にフローティングゲート１５の下方に回りこむこととなる。そのため、第２部分３１２とともに第１部分３１１の境界縁３３も除去されるので、当該ウエットエッチングによって形成される開口５１の周縁は、フローティングゲート１５の側面に対してトンネルウィンドウ３１の境界縁３２の側に入り込むことになる。したがって、第１部分３１１の寸法が、フローティングゲート１５およびコントロールゲート１６の形成時に比べて少し変動することがある。しかしながら、このトンネルウィンドウ３１の侵食は、トンネルウィンドウ３１境界縁３２の反対側の端部（片側）からしか進まず、しかも、第１部分３１１の寸法を小さくする方向に進むので、第１部分３１１の微細化に与える影響が少なくて済む。
【００５７】
次に、図４Ｍおよび図５（ｂ）に示すように、熱酸化によって、所定膜厚（５０Å〜１００Åであり、好ましくは、８０Å程度）だけ酸化膜を成長させる。これにより、残ったトンネルウィンドウ３１よりも厚いトンネルウィンドウ３１が半導体基板２上に再生し、ゲート絶縁膜２９も同じ膜厚だけ厚膜化される。これにより、第２部分３１２と、第１部分３１１における第２部分３１２との境界縁３３が選択的に厚くなったトンネルウィンドウ３１が得られる。トンネルウィンドウ３１以外の領域における最終的なゲート絶縁膜２９の膜厚は、たとえば、２００Å〜３００Åである。また、熱酸化の際に露出しているポリシリコンからなるフローティングゲート１５およびコントロールゲート１６の積層構造、ならびにセレクトゲート２３および犠牲ゲート５０の積層構造も熱酸化され、これらのゲートの表面（上面および側面）に再生したトンネルウィンドウ３１と同じ膜厚だけの絶縁膜１７，２４が同時に形成される。このように、トンネルウィンドウ３１を一旦除去した後、再生することによって、レジスト膜４９の除去の際にダメージを受けたトンネルウィンドウ３１の表面を、良好な状態に再生することができる。
【００５８】
次の工程は、図４Ｎに示すように、ｎ型ソース低濃度層１９、ｎ型トンネル低濃度層２５およびｎ型ドレイン低濃度層２７の形成である。すなわち、半導体基板２をマスクパターンで覆わない状態で、半導体基板２の表面に向けて選択的にｎ型不純物イオンが注入される。ｎ型不純物イオンを注入することによって、不揮発性メモリセル９用のアクティブ領域４にｎ型ソース低濃度層１９、ｎ型トンネル低濃度層２５およびｎ型ドレイン低濃度層２７がそれぞれ、フローティングゲート１５およびセレクトゲート２３に対して自己整合的に形成される。たとえば、ｎ型不純物イオンとしてＰ＋イオンが用いられ、そのドーズ量は１×１０１２〜１×１０１３/cm２とされ、その注入エネルギーは５０ｋｅＶ〜１００ｋｅＶ（好ましくは、８０ｋｅＶ）とされる。この際、セレクトゲート２３上に犠牲ゲート５０が残っているため、ｎ型ドレイン低濃度層２７等を深い領域まで広げるために不純物イオンに与える加速電圧を大きくしても、不純物イオンがセレクトゲート２３を突き抜けてセレクトゲート２３の直下のチャネル領域２２に注入されることを防止することができる。これにより、チャネル領域２２の表面濃度を変えずに、ｎ型ドレイン領域２１の耐圧を簡単に向上させることができる。
【００５９】
次に、図４Ｏに示すように、犠牲ゲート５０の除去が行われる。具体的には、半導体基板２上に所定のパターンのレジスト膜５２が形成され、このレジスト膜５２をマスクとして、犠牲ゲート５０がエッチングされる。
レジスト膜５２は、不揮発性メモリセル９用のアクティブ領域４においてフローティングゲート１５、コントロールゲート１６およびトンネルウィンドウ３１を覆い、犠牲ゲート５０を露出させる開口５３を有している。この開口５３は、底部から開口端に向かってテーパ状に径が大きくなるように形成される。開口５３のこのような形状にすることによって、トンネルウィンドウ３１を覆いつつ、除去したい犠牲ゲート５０を簡単に露出させることができる。なお、犠牲ゲート５０の除去は、たとえばＲＩＥ（反応性イオンエッチング）によって行う。
【００６０】
次に、図４Ｐに示すように、サイドウォール１８，２６形成工程が行われる。すなわち、たとえば、ＣＶＤ法によって、半導体基板２の全面に窒化シリコン膜等の絶縁膜が形成された後、その絶縁膜がドライエッチングによってエッチバックされる。このエッチバックを、セレクトゲート２３およびコントロールゲート１６が露出するまで行うと、それらの各両側面にサイドウォール１８，２６が形成される。
【００６１】
次の工程は、図４Ｑに示すように、ｎ型ソース領域１２およびｎ型ドレイン領域２１の形成である。すなわち、レジスト膜５４をマスクとして、半導体基板２の表面に向けて選択的にｎ型不純物イオンが注入される。レジスト膜５４は、不揮発性メモリセル９用のアクティブ領域４においてｎ型ソース領域１２およびｎ型ドレイン領域２１に対応する領域を露出させるパターンである。このレジスト膜５４をマスクとしてｎ型不純物イオンを注入することによって、不揮発性メモリセル９用のアクティブ領域４にｎ型ソース領域１２およびｎ型ドレイン領域２１が形成される。たとえば、ｎ型不純物イオンとしてＡｓ＋イオンが用いられ、そのドーズ量は１×１０１５〜５×１０１５/cm２とされ、その注入エネルギーは５０ｋｅＶ〜１００ｋｅＶとされる。こうして、ｎ型ソース領域１２およびｎ型ドレイン領域２１が形成される。
【００６２】
次に、図４Ｒに示すように、ｎ型ソース領域１２およびｎ型ドレイン領域２１の表面にシリサイドコンタクト２０，２８がそれぞれ形成される。
この後は、図４Ｓに示すように、全面を覆う層間絶縁膜３４が形成され、当該層間絶縁膜３４に、シリサイドコンタクト２０，２８をそれぞれ露出させる複数のコンタクトホールが形成され、これらのコンタクトホールを介してシリサイドコンタクト２０，２８にそれぞれ接触するコンタクトプラグ３８，３９、ソース電極３５およびドレイン電極３６が形成される。なお、層間絶縁膜３４は複数積層されてもよい。
【００６３】
そして、層間絶縁膜３４上に、表面保護膜３７が形成され、表面保護膜３７に各電極をワイヤボンディング用のパッドとして露出させる開口（図示せず）が形成される。以上の工程を経て、図１の半導体装置１が得られる。
以上のように、この実施形態の方法によれば、図４Ｋに示すように、同一のマスクパターン（レジスト膜４９）を用いたエッチングによってフローティングゲート１５およびコントロールゲート１６が同時に形成されるため、フローティングゲート１５に対するコントロールゲート１６の重ね合わせ精度に関係なく、これら２つのゲート１５，１６の側面を互いに面一にすることができる。
【００６４】
一方、メモリセル領域３において、フローティングゲート１５が形成される部分以外の部分にもポリシリコン膜４８が形成されるため、ポリシリコン膜４６からなるセレクトゲート２３の上にポリシリコン膜４８からなる犠牲ゲート５０が残ることとなる。この犠牲ゲート５０を電気的にフローティングさせたままにすると、メモリセルの動作（書き込み、消去および読み出し）時に、セレクトゲート２３の閾値電圧が不安定になるおそれがある。それを防止するためには、残存した犠牲ゲート５０をグランド電位に固定しなければならないが、そうすると、余計な配線スペースを確保しなければならず、不揮発性メモリセル９の微細化の改善には至らない。
【００６５】
そこで、この実施形態では、図４Ｏに示すように、フローティングゲート１５およびコントロールゲート１６の形成後、セレクトゲート２３上の犠牲ゲート５０が、エッチングによって除去される。その結果、余計な配線スペースを確保しなくて済む。
以上、この発明の一実施形態について説明したが、この発明は、さらに他の形態で実施することもできる。
【００６６】
たとえば、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
また、前述の実施形態で示したドーズ量等の数値は一例であり、必要とされる仕様に応じて別の値が適用されてもよい。
【００６７】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００６８】
１  半導体装置
２  半導体基板
３  メモリセル領域
４  アクティブ領域
５  素子分離部
６  溝
７  絶縁体
９  不揮発性メモリセル
１３  ｎ型トンネル拡散層
１３１  第１領域
１３２  第２領域
１５  フローティングゲート
１６  コントロールゲート
２１  ｎ型ドレイン領域
２３  セレクトゲート
２７  ｎ型ドレイン低濃度層
２９  ゲート絶縁膜
３１  トンネルウィンドウ
３１１  第１部分
３１２  第２部分
３２  境界縁
３３  境界縁
４６  ポリシリコン膜
４８  ポリシリコン膜
４９  レジスト膜
５０  犠牲ゲート
５２  レジスト膜
５３  開口
【図１】
0005998512.tif 000002
【図２】
0005998512.tif 000003
【図３】
0005998512.tif 000004
【図４Ａ】
0005998512.tif 000005
【図４Ｂ】
0005998512.tif 000006
【図４Ｃ】
0005998512.tif 000007
【図４Ｄ】
0005998512.tif 000008
【図４Ｅ】
0005998512.tif 000009
【図４Ｆ】
0005998512.tif 000010
【図４Ｇ】
0005998512.tif 000011
【図４Ｈ】
0005998512.tif 000012
【図４Ｉ】
0005998512.tif 000013
【図４Ｊ】
0005998512.tif 000014
【図４Ｋ】
0005998512.tif 000015
【図４Ｌ】
0005998512.tif 000016
【図４Ｍ】
0005998512.tif 000017
【図４Ｎ】
0005998512.tif 000018
【図４Ｏ】
0005998512.tif 000019
【図４Ｐ】
0005998512.tif 000020
【図４Ｑ】
0005998512.tif 000021
【図４Ｒ】
0005998512.tif 000022
【図４Ｓ】
0005998512.tif 000023
【図５】
0005998512.tif 000024