【事件の表示】
　特願２０００−２４８４１４「電子部材とその製造方法」拒絶査定不服審判事件〔平成１３年　３月３０日出願公開、特開２００１−　８５６７４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成１２年８月１８日（パリ条約による優先権主張１９９９年９月３日，米国）の出願であって，平成２０年６月６日付けで拒絶理由が通知され，同年１０月２７日に手続補正がされ，平成２１年１月２２日付けで拒絶査定がされ，これに対して同年４月２４日に審判請求がされ，同年４月３０日に手続補正がされたものである。
　
第２　平成２１年４月３０日付けの手続補正（以下「本件補正」という。）の却下について
　
［補正却下の決定の結論］
　平成２１年４月３０日付けの手続補正を却下する。
　
［理由］
１．本件補正の内容
　本件補正は，特許請求の範囲を補正するものであって，そのうち補正後の請求項１については，本件補正前後で以下のとおりである。
　
〈補正前〉
「　【請求項１】　電子部材（１０）であって，
　基板（１２）と，
　前記基板上に載置されるＩＩＩ-Ｖ材料の第１層（１６）と，
　前記第１層上に載置され，圧縮ひずみがかけられたＩＩＩ-Ｖ材料のチャネル層（１８）と，
　前記チャネル層上に載置され，引張ひずみがかけられたＩＩＩ-Ｖ材料の第２層（２０）と，
　前記第２層と電気的に結合されるソース電極およびドレイン電極（２６，２８）と，
　前記第２層上に載置され，前記ソース電極と前記ドレイン電極との間に配置されるゲート電極（３４）とを備え，
　前記第１層及び第２層は，前記チャネル層に導電キャリアを閉じこめるように機能することを特徴とする電子部材。」
　
〈補正後〉
「　【請求項１】　電子部材（１０）であって，
　基板（１２）と，
　前記基板上に載置され，引張ひずみがかけられたＩＩＩ-Ｖ材料の第１層（１６）と，
　前記第１層上に載置され，圧縮ひずみがかけられたＩＩＩ-Ｖ材料のチャネル層（１８）と，
　前記チャネル層上に載置され，引張ひずみがかけられたＩＩＩ-Ｖ材料の第２層（２０）と，
　前記第２層と電気的に結合されるソース電極およびドレイン電極（２６，２８）と，
　前記第２層上に載置され，前記ソース電極と前記ドレイン電極との間に配置されるゲート電極（３４）とを備え，
　前記第１層及び第２層は，前記チャネル層に導電キャリアを閉じこめるように機能することを特徴とする電子部材。」
　
２．補正事項の整理
　本件補正後の請求項１についての補正を整理すると，次のとおりとなる。
〈補正事項〉
　補正前の請求項１の「前記基板上に載置されるＩＩＩ-Ｖ材料の第１層（１６）と，」を，補正後の請求項１の「前記基板上に載置され，引張ひずみがかけられたＩＩＩ-Ｖ材料の第１層（１６）と，」と補正する。
　
３．補正の目的の適否及び新規事項の追加の有無についての検討
　上記〈補正事項〉は，「ＩＩＩ-Ｖ材料の第１層（１６）」について，より限定を行うものであるから，特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　そして，上記〈補正事項〉に係る事項は，本願の願書に最初に添付した明細書又は図面（以下「当初明細書等」という。）に示されているから，上記〈補正事項〉は，平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項に規定する要件を満たすものである。
　
　上記のとおり，本件補正は，特許請求の範囲の減縮を目的とするものを含むから，以下，本件補正後の特許請求の範囲に記載された発明が，特許出願の際独立して特許を受けることができるものか（平成１８年法律第５５号改正附則３条１項によりなお従前の例によるとされる同法による改正前の特許法１７条の２第５項において準用する同法１２６条５項に規定する独立特許要件を満たすか）どうかを，補正後の請求項１に係る発明について検討する。
　
４．独立特許要件についての検討
（１）本願補正発明
　本件補正後の請求項１に係る発明は，本件補正後の特許請求の範囲の請求項１に記載された事項により特定される，以下のとおりものである。（再掲。以下「本願補正発明」という。）
「　【請求項１】　電子部材（１０）であって，
　基板（１２）と，
　前記基板上に載置され，引張ひずみがかけられたＩＩＩ-Ｖ材料の第１層（１６）と，
　前記第１層上に載置され，圧縮ひずみがかけられたＩＩＩ-Ｖ材料のチャネル層（１８）と，
　前記チャネル層上に載置され，引張ひずみがかけられたＩＩＩ-Ｖ材料の第２層（２０）と，
　前記第２層と電気的に結合されるソース電極およびドレイン電極（２６，２８）と，
　前記第２層上に載置され，前記ソース電極と前記ドレイン電極との間に配置されるゲート電極（３４）とを備え，
　前記第１層及び第２層は，前記チャネル層に導電キャリアを閉じこめるように機能することを特徴とする電子部材。」
　
（２）刊行物に記載された発明
・特開平９−３２１０６１号公報
　原査定の拒絶の理由に引用され，本願の優先日前に日本国内において頒布された刊行物である，特開平９−３２１０６１号公報（以下「引用例」という。）には，図１とともに，以下の記載がある。（下線は当審において付加。以下同様）
ア　発明の属する技術分野
「【０００１】
【発明の属する技術分野】本発明は，ＩｎＧａＡｓをチャネル層とした
電界効果トランジスタ（以下「ＦＥＴ」という。）に関し
　
イ　発明が解決しようとする課題
「【０００６】
【発明が解決しようとする課題】しかしながら，チャネル層（４０４）を第１及び第２のグレーディッド層（４０３，４０５）で挟んだ構成の上記従来のＦＥＴでは，チャネル層（４０４）とそれを挟むグレーディッド層（４０３，４０５）との結晶組成が同じであるため，エネルギーダイアグラムでも示されているようにチャネル層とグレーディッド層との境界でのバンドの変化がなだらかになり，チャネル層内への電子の閉じ込め効果が悪い。すなわち，チャネル層近傍に流れる電子とチャネル層内を流れる電子が併存することになり，Ｓｉが高濃度ドープされたチャネル層の低い飽和電子速度が影響し，高いトランスコンダクタンスは期待できない。
【０００７】そこで本発明の目的は，上記の問題を解決し，
チャネル層ヘの電子の閉じこめ効果が大きく且つ移動度が高い，良好なＦＥＴ特性を有するＦＥＴを提供することである
　
ウ　実施形態１
「【００１７】実施形態１
図１に，本発明の第１の実施形態のＦＥＴを構成する半導体結晶の積層構造（図１（ａ）），この積層構造中のＩｎ組成（図１（ｂ）），格子定数（図１（ｃ））及びゲート下のバンドダイアグラム（図１（ｄ））を示す。図中，ＥＦはフェルミレベル，ＥＣはコンダクションレベルを示す
【００１８】本実施形態の半導体結晶は，まず，例えば有機金属気相成長法（以下「ＭＯＶＰＥ法」という。）により，
半絶縁性のＧａＡｓ［１００］基板（１０１）上に厚さ３００ｎｍのアンド−プＧａＡｓ（バックグラウンド濃度ｐ≦２×１０
-15
ｃｍ
-3
）と厚さ１００ｎｍのアンドープＡｌ
0.2
Ｇａ
0.8
Ａｓ（バックグラウンド濃度ｐ≦３×１０
-15
ｃｍ
-3
）とからなるバッファ層（１０２）を形成する。このバッファ層上に，ＧａＡｓに格子整合する（Ａｌ
z
Ｇａ
1-z
）
0.5
Ｉｎ
0.5
Ｐ（例えばｚ＝０．４）からＩｎ組成を徐々に上げて（Ａｌ
z
Ｇａ
1-z
）
0.2
Ｉｎ
0.8
Ｐまで組成が変化する第１のグレーディッド層（１０３）をアンド−プで厚さ５０ｎｍに形成する。次いで，厚さ１３ｎｍのアンドープＩｎ
0.5
Ｇａ
0.5
Ａｓからなるチャネル層（１０４）を形成し，このチャネル層上に，（Ａｌ
z
Ｇａ
1-z
）
0.2
Ｉｎ
0.8
Ｐ（例えばｚ＝０．４）からＩｎ組成を徐々に下げて（Ａｌ
z
Ｇａ
1-z
）
0.5
Ｉｎ
0.5
Ｐまで組成が変化する第２のグレーディッド層（１０５）を厚さ５０ｎｍで形成する
次に，ｎ＝３×１０
18
ｃｍ
-3
のＳｉドーピングを行ったＧａＡｓ（ｎ型ＧａＡｓ）からなるキャップ層（１０６）を厚さ８０ｎｍで形成する。続いて，キャップ層をエッチングしてリセスを形成し，リセスを形成したところにゲート電極（１０７）を形成し，そしてゲート電極の両側にあるキャップ層上にそれぞれオーミック電極を形成することによりソース電極（１０８）及びドレイン電極（１０９）を形成する
【００１９】キャップ層をエッチングしてリセスを形成する際のエッチング液は，リン酸系のもの（Ｈ3ＰＯ4／Ｈ2Ｏ2水溶液／Ｈ2Ｏ＝１／１／３（容量比））を用いた。ＧａＡｓのエッチングレートは１．８μｍ／min，（Ａｌ0.4Ｇａ0.6）0.5Ｉｎ0.5Ｐのエッチングレートは０．０９μｍ／minであり，選択エッチングが容易であった。なお，エッチング液は，上記組成のもの以外に通常のリン酸系エッチング液を用いることができる。」
　
エ　発明の効果
「【００３３】
本発明におけるＦＥＴのチャネル層は，チャネル層よりもバンドギャップが大きい（Ａｌ
z
Ｇａ
1-z
）
1-x
Ｉｎ
x
Ｐからなるグレーディッド層で挟まれているため，電子に対する閉じこめ効果が高まり，シート電子濃度（Ｎｓ）を大きくすることができる
【００３４】さらに，チャネル層と基板側のグレーディッド層とのバンドギャップ差のため，基板ヘの漏れ電流も低減できる。」
　
　ここで，上記ウの記載とともに図１（ａ）を参照すると，ソース電極（１０８）及びドレイン電極（１０９）が，グレーディッド層（１０５）上にキャップ層（１０６）を介して設けられており，前記ソース電極（１０８）及びドレイン電極（１０９）間に露出された前記グレーディッド層（１０５）の表面にゲート電極（１０７）が設けられていることが分かる。
　また，前記ウ，エの記載から，第１のグレーディッド層（１０３）及び第２のグレーディッド層（１０５）は，チャネル層（１０４）よりもバンドギャップが大きく，チャネル層（１０４）に電子を閉じ込める作用を有することは明らかである。
　
　以上を総合すると，引用例には，以下の発明が記載されているものと認められる。（以下「引用発明」という。）
「電界効果トランジスタであって，
　半絶縁性のＧａＡｓ基板（１０１）と，
　前記ＧａＡｓ基板（１０１）上に形成された，アンドープＧａＡｓとアンドープＡｌ0.2Ｇａ0.8Ａｓとからなるバッファ層（１０２），
　前記バッファ層（１０２）上に形成された，（ＡｌzＧａ1-z）0.5Ｉｎ0.5Ｐから（ＡｌzＧａ1-z）0.2Ｉｎ0.8ＰまでＩｎ組成が変化する，アンドープの第１のグレーディッド層（１０３），
　前記第１のグレーディッド層（１０３）上に形成された，アンドープＩｎ0.5Ｇａ0.5Ａｓからなるチャネル層（１０４），
　前記チャネル層（１０４）上に形成された，（ＡｌzＧａ1-z）0.2Ｉｎ0.8Ｐから（ＡｌzＧａ1-z）0.5Ｉｎ0.5ＰまでＩｎ組成が変化する第２のグレーディッド層（１０５），
　前記第２のグレーディッド層（１０５）上に，キャップ層（１０６）を介して形成された，ソース電極（１０８）及びドレイン電極（１０９），
　前記ソース電極（１０８）及び前記ドレイン電極（１０９）間に露出した前記第２のグレーディッド層（１０５）の表面に形成されたゲート電極（１０７）とを備え，
　前記第１のグレーディッド層（１０３）及び前記第２のグレーディッド層（１０５）は，チャネル層（１０４）に電子を閉じ込める作用を有するものである，
　電界効果トランジスタ。」
　
（３）本願補正発明と引用発明との対比
ア　引用発明の「電界効果トランジスタ」は，本願補正発明の「電子部材（１０）」に相当する。
イ　引用発明の「半絶縁性のＧａＡｓ基板（１０１）」は，本願補正発明の「基板（１２）」に相当する。
ウ　引用発明の「（ＡｌzＧａ1-z）0.5Ｉｎ0.5Ｐから（ＡｌzＧａ1-z）0.2Ｉｎ0.8ＰまでＩｎ組成が変化する，アンドープの第１のグレーディッド層（１０３）」は，バッファ層（１０２）を介してＧａＡｓ基板（１０１）上に形成されているから，本願補正発明の「前記基板上に載置され，引張ひずみがかけられたＩＩＩ-Ｖ材料の第１層（１６）」とは，「前記基板上に載置されたＩＩＩ-Ｖ材料の第１層」である点で共通する。
エ　引用発明の「前記第１のグレーディッド層（１０３）上に形成された，アンドープＩｎ0.5Ｇａ0.5Ａｓからなるチャネル層（１０４）」と，本願補正発明の「前記第１層上に載置され，圧縮ひずみがかけられたＩＩＩ-Ｖ材料のチャネル層（１８）」とは，「前記第１層上に載置されたＩＩＩ-Ｖ材料のチャネル層」である点で共通する。
オ　引用発明の「前記チャネル層（１０４）上に形成された，（ＡｌzＧａ1-z）0.2Ｉｎ0.8Ｐから（ＡｌzＧａ1-z）0.5Ｉｎ0.5ＰまでＩｎ組成が変化する第２のグレーディッド層（１０５）」と，本願補正発明の「前記チャネル層上に載置され，引張ひずみがかけられたＩＩＩ-Ｖ材料の第２層（２０）」とは，「前記チャネル層上に載置されたＩＩＩ-Ｖ材料の第２層」である点で共通する。
カ　引用発明の「前記第２のグレーディッド層（１０５）上に，キャップ層（１０６）を介して形成された，ソース電極（１０８）及びドレイン電極（１０９）」は，それぞれ電界効果トランジスタの電極として作用すべく，チャネル層（１０４）上に形成された第２のグレーディッド層に電気的に結合していることは明らかである。したがって，引用発明の「前記第２のグレーディッド層（１０５）上に，キャップ層（１０６）を介して形成された，ソース電極（１０８）及びドレイン電極（１０９）」は，本願補正発明の「前記第２層と電気的に結合されるソース電極およびドレイン電極（２６，２８）」に相当する。
キ　引用発明の「前記ソース電極（１０８）及び前記ドレイン電極（１０９）間に露出した前記グレーディッド層（１０５）の表面に形成されたゲート電極（１０７）」は，本願補正発明の「前記第２層上に載置され，前記ソース電極と前記ドレイン電極との間に配置されるゲート電極（３４）」に相当する。
ク　引用発明の「前記第１のグレーディッド層（１０３）及び前記第２のグレーディッド層（１０５）は，チャネル層（１０４）に電子を閉じ込める作用を有するものである」ことは，本願補正発明の「前記第１層及び第２層は，前記チャネル層に導電キャリアを閉じこめるように機能すること」に対応する。
　
　したがって，引用発明と本願補正発明とは，
「電子部材であって，
　基板と，
　前記基板上に載置されたＩＩＩ-Ｖ材料の第１層と，
　前記第１層上に載置されたＩＩＩ-Ｖ材料のチャネル層と，
　前記チャネル層上に載置されたＩＩＩ-Ｖ材料の第２層と，
　前記第２層と電気的に結合されるソース電極およびドレイン電極と，
　前記第２層上に載置され，前記ソース電極と前記ドレイン電極との間に配置されるゲート電極とを備え，
　前記第１層及び第２層は，前記チャネル層に導電キャリアを閉じこめるように機能することを特徴とする電子部材。」
である点で一致する。
　
　一方，両者は以下の点で相違する。
〈相違点〉
　本願補正発明においては，「ＩＩＩ-Ｖ材料の第１層（１６）」，「ＩＩＩ-Ｖ材料のチャネル層（１８）」及び「ＩＩＩ-Ｖ材料の第２の層（２０）」について，それぞれ，「引張ひずみ」，「圧縮ひずみ」及び「引張ひずみ」がかけられていることが特定されているが，引用発明における「第１のグレーディッド層（１０３）」，「チャネル層（１０４）」及び「第２のグレーディッド層（１０５）」については，そのような特定がされていない点。
　
（４）当審の判断
　以下，上記相違点について判断する。
　一般に，格子定数が比較的小さい半導体層と，格子定数が比較的大きい半導体層を積層したとき，前記格子定数が比較的小さい半導体層には引っ張り応力がかかり，その一方，前記格子定数が比較的大きい半導体層には圧縮応力がかかることは，以下の周知例１及び２にも示されているように，従来より周知の事項である。
　・周知例１：　特開平５−２７５４７１号公報
　本願の優先日前に日本国内において頒布された刊行物である特開平５−２７５４７１号公報には，図４とともに次の記載がある。
「【００１０】本発明の電界効果トランジスタは，上記目的を達成するために，具体的には，半導体基板上に形成された（１００）面を結晶成長面とする半導体層を動作層に有し，電子が走行するチャネル層と，電子を供給するドープ層とを有する電界効果トランジスタにおいて，
チャネル層の材質は基板材質あるいは基板とチャネル層との間に挟んだバッファ層の最表面の材質よりも格子定数の大きな材質として該チャネル層には圧縮歪みが与えられており，一方，スペーサ層あるいはドープ層の材質はチャネル層より格子定数の小さな材質として該スペーサ層あるいはドープ層あるいはその双方の層には拡張歪みが与えられており
「【００２６】図４は本発明の第２実施例における膜構造を模式的に示す図であり，半絶縁性ＧａＡｓ（１００）基板１上に形成するバッファ層２としてＩｎ組成を０％から徐々に増やしてゆくいわゆるグレーティッドバッファ層を用いている。この構造では，
グレーティッドバッファ層２の最表面でのＩｎ組成とチャネル層３のＩｎ組成とを変えることにより，チャネル層３に加わる歪みの量，歪みの方向をより幅広く調整できるという特徴を持つ。図４（ａ）に示す構造ではチャネル層３に加える歪みを圧縮歪みとして，ＩｎＡｌＡｓグレーティッドバッファ層２の最表面でのＩｎ組成を７０％，ＩｎＧａＡｓチャネル層３のＩｎ組成を８０％とし，さらに上層のＩｎＡｌＡｓスペーサ層４，ｎ−ＩｎＡｌＡｓドープ層５，ｎ−ＩｎＧａＡｓキャップ層６はＩｎ組成を６５％として拡張歪みを与えるようにしている
　
　・周知例２：　特開平３−３６７１７号公報
　本願の優先日前に日本国内において頒布された刊行物である特開平３−３６７１７号公報には，第１図とともに次の記載がある。
「第１図は，後出の第１の実施例の構造における作用を説明する図で，同図（ａ）は積層構造を示す断面模式図，同図（ｂ）及び（ｃ）は各層の格子定数と応力を示す線図である。
　・・・
同図（ｂ）に示されるように
ＩｎＧａＡｓ層２の格子定数はＧａＡｓのそれより若干大であるから，ＧａＡｓ層には引張り力が加えられ，それに対する応力が同図（ｃ）のように現れる
　ＧａＡｓ層３の上には，やはりミスフィット転位を生じない厚さに第２のＩｎＧａＡｓ層４が設けられ，図（ｃ）の如き応力分布を示している。
ＧａＡｓ層３はその上下を格子定数の大きいＩｎＧａＡｓ層で挟まれているため，強い引張り力を受けてそれに対する応力を内包している
　ここで，第１図（ｃ）を参照すると，ＧａＡｓ層３には引張り応力がかかっており，ＩｎＧａＡｓ層２，４には圧縮応力がかかっていることが分かる。
　
　そこで，引用例の記載を見ると，「第１のグレーディッド層（１０３）」，「チャネル層（１０４）」及び「第２のグレーディッド層（１０５）」が受けるひずみについての記載はないが，前記第２　４．（２）ウで摘示した記載とともに図１（ｃ）を参照すると，チャネル層（１０４）に対応する部分の格子定数が，該チャネル層を挟むグレーディッド層（１０３，１０５）に対応する部分の格子定数よりも大きくなっていることが見て取れる。この構成を，上記周知の事項に照らせば，比較的格子定数の大きいチャネル層（１０４）には圧縮応力（すなわち圧縮ひずみ）がかかり，比較的格子定数の小さな第１及び第２のグレーディッド層（１０３，１０５）には引っ張り応力（すなわち引張ひずみ）がかかっていることは明らかである。
　そうすると，前記相違点は実質的なものではないから，本願補正発明は引用発明と同一であると言える。
　
（５）小括
　上記のとおりであるから，本願補正発明は，特許法第２９条第１項第３号に該当し，特許を受けることができない。
　よって，本願補正発明は，特許出願の際独立して特許を受けることができない。
　
５．　むすび
　したがって，本件補正は，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する特許法第１２６条第５項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明について
１．平成２１年４月３０日付けの手続補正は，上記のとおり却下されたので，本願の請求項１に係る発明は，平成２０年１０月２７日付けの手続補正により補正された特許請求の範囲，明細書及び図面の記載から見て，その請求項１に記載された事項により特定される以下のとおりのものである。（以下「本願発明」という。）
「　【請求項１】　電子部材（１０）であって，
　基板（１２）と，
　前記基板上に載置されるＩＩＩ-Ｖ材料の第１層（１６）と，
　前記第１層上に載置され，圧縮ひずみがかけられたＩＩＩ-Ｖ材料のチャネル層（１８）と，
　前記チャネル層上に載置され，引張ひずみがかけられたＩＩＩ-Ｖ材料の第２層（２０）と，
　前記第２層と電気的に結合されるソース電極およびドレイン電極（２６，２８）と，
　前記第２層上に載置され，前記ソース電極と前記ドレイン電極との間に配置されるゲート電極（３４）とを備え，
　前記第１層及び第２層は，前記チャネル層に導電キャリアを閉じこめるように機能することを特徴とする電子部材。」
　
２．引用発明
　引用発明は，前記第２の４．「（２）刊行物に記載された発明」に記載したとおりのものである。
　
３．対比・判断
　前記第２「１．本件補正の内容」〜第２「３．補正の目的の適否及び新規事項の追加の有無についての検討」において記したように，本願補正発明は，本件補正前の請求項１（本願発明）について前記〈補正事項〉に係る限定を付したものである。言い換えると，本願発明は，本願補正発明から前記限定を除いたものである。
　そうすると，本願発明の構成要件をすべて含み，これをより限定したものである本願補正発明が，前記第２の４．「（３）補正発明と引用発明との対比」〜第２の４．「（５）小括」において検討したとおり，引用発明と同一のものであるから，本願発明も同様の理由により，引用発明と同一のものである。
　よって，本願発明は，特許法第２９条第１項第３項に該当し，特許を受けることができない。
　
第４　むすび
　以上のとおりであるから，本願は，他の請求項に係る発明について検討するまでもなく，拒絶をすべきものである。
　よって，結論のとおり審決する。