【事件の表示】
　特願２００３−５５０２８４「半導体集積回路装置およびその製造方法」拒絶査定不服審判事件〔平成１５年６月１２日国際公開、ＷＯ０３／４９１８８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯 
　本願は、平成１３年１１月３０日を国際出願日とする特許出願であって、平成２０年４月２４日付けの拒絶理由通知に対して同年６月２６日に意見書及び手続補正書が提出されたが、同年７月１８日付けで拒絶査定がなされた。
　そして、それに対して同年８月２７日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成２２年６月１１日付けで審尋がなされ、同年８月５日に回答書が提出された。
　
第２．補正の適否について 
１．補正の内容
　平成２０年８月２７日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜１８を、補正後の特許請求の範囲の請求項１〜１６と補正するものであり、補正前後の請求項１は各々以下のとおりである。
　
（補正前）
　「【請求項１】　半導体基板と、
　前記半導体基板内に形成された一対の第１半導体領域と、前記一対の第１半導体領域の間の領域であって、前記半導体基板上に第１ゲート絶縁膜を介して形成された第１導体片とを有する第１ＭＩＳトランジスタと、
　前記半導体基板内に形成された一対の第２半導体領域と、前記一対の第２半導体領域の間の領域であって、前記半導体基板上に第２ゲート絶縁膜を介して形成された第２導体片とを有する第２ＭＩＳトランジスタとを有し、
　前記第１ゲート絶縁膜の厚さは、前記第２ゲート絶縁膜の厚さよりも大であり、
　前記第１ゲート絶縁膜は、前記半導体基板上に位置する第１絶縁膜と、前記第１絶縁膜上に位置する第２絶縁膜とを含み、
　前記第２ゲート絶縁膜は、前記半導体基板上に位置する第３絶縁膜と、前記第３絶縁膜上に位置する第４絶縁膜とを含み、
　前記第２および第３絶縁膜の比誘電率は、前記第１絶縁膜の比誘電率よりも大であり、
　前記第２絶縁膜および第４絶縁膜の厚さは、それぞれ、前記第１絶縁膜および前記第３絶縁膜の厚さよりも大であることを特徴とする半導体集積回路装置。」
　
（補正後）
　「【請求項１】　半導体基板と、
　前記半導体基板内に形成された一対の第１半導体領域と、前記一対の第１半導体領域の間の領域であって、前記半導体基板上に第１ゲート絶縁膜を介して形成された第１導体片とを有する第１ＭＩＳトランジスタと、
　前記半導体基板内に形成された一対の第２半導体領域と、前記一対の第２半導体領域の間の領域であって、前記半導体基板上に第２ゲート絶縁膜を介して形成された第２導体片とを有する第２ＭＩＳトランジスタとを有し、
　前記第１ゲート絶縁膜の厚さは、前記第２ゲート絶縁膜の厚さよりも大であり、
　前記第１ゲート絶縁膜は、前記半導体基板上に位置する第１絶縁膜と、前記第１絶縁膜上に位置する第２絶縁膜とを含み、
　前記第２ゲート絶縁膜は、前記半導体基板上に位置する第３絶縁膜と、前記第３絶縁膜上に位置する第４絶縁膜とを含み、
　前記第２および第４絶縁膜の比誘電率は、前記第１絶縁膜の比誘電率よりも大であり、
　前記第２絶縁膜および第４絶縁膜の厚さは、それぞれ、前記第１絶縁膜および前記第３絶縁膜の厚さよりも大であり、
　前記第２絶縁膜の厚さと前記第４絶縁膜の厚さとは等しいことを特徴とする半導体集積回路装置。」
　
２．補正事項の整理
　本件補正による補正事項を整理すると、以下のとおりである。
（１）補正事項１
　補正前の請求項１及び７を削除し、補正前の請求項２及び８を、独立請求項形式に変えて補正後の請求項１及び６とすること。並びに、当該請求項の削除と整合するように、請求項の番号及び引用する請求項の番号を修正すること。
　
（２）補正事項２
　補正前の請求項１の「前記第２および第３絶縁膜の比誘電率は、前記第１絶縁膜の比誘電率よりも大であり、」を、補正後の請求項１の「前記第２および第４絶縁膜の比誘電率は、前記第１絶縁膜の比誘電率よりも大であり、」と補正すること。
　
（３）補正前の請求項２の「前記第２絶縁膜の厚さと前記第３絶縁膜の厚さとは等しいこと」を、補正後の請求項１の「前記第２絶縁膜の厚さと前記第４絶縁膜の厚さとは等しいこと」と補正すること。
　
３．補正の目的及び新規事項の追加の有無についての検討
（１）補正事項１について
　補正事項１は、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第１号に掲げる請求項の削除を目的とするものに該当する。
　したがって、補正事項１は、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）及び第４項に規定する要件を満たす。
　
（２）補正事項２及び３について
　補正事項２及び３は、特許法第１７条の２第４項第３号に掲げる誤記の訂正を目的とするものに該当する。
　したがって、補正事項２及び３は、特許法第１７条の２第３項及び第４項に規定する要件を満たす。
　
４．補正の適否についてのまとめ
　以上検討したとおり、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものであるから、適法になされたものである。
　
第３．本願発明
　上記第２．において検討したとおり、本件補正は適法になされたものであるから、本願の請求項１〜１６に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜１６に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される上記第２．１．の「（補正後）」の箇所に記載したとおりのものである。
　
第４．引用刊行物に記載された発明
１．本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００１−２８４４６３号公報（以下「引用例」という。）には、図１〜４とともに以下の記載がある（なお、下線は当合議体にて付加したものである。）。
　
ａ．「【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲート型の電界効果トランジスタ（以下、酸化膜以外のゲート絶縁膜を有するものをも含めてＭＯＳＦＥＴと記す）を含んでなる半導体装置に関し、より詳しくは、同一基板上に異なる膜厚のゲート絶縁膜を有するＭＯＳＦＥＴを含む半導体装置およびその製造方法に関するものである
【０００２】
【従来の技術】ＤＲＡＭやＳＲＡＭとロジック回路、ロジック回路内のＣＰＵ部と入出力インターフェース部等、異なる機能の回路や使用する電圧の異なる回路を混載する場合、同一基板上に異なる構造に設計したＭＯＳＦＥＴを形成する必要がある。この場合に、ＭＯＳＦＥＴの用途に応じてゲート電極に加える電圧が異なったり用途に応じて要求される駆動能力が異なったりすることが多いため、同一基板上にゲート絶縁膜の膜厚を変えてＭＯＳＦＥＴを形成することが必要となる。しかし、極薄でなおかつ異なる膜厚のゲート絶縁膜を再現性よくかつ高精度に形成することは難しく、このことが異なる機能を混載したＬＳＩを製造する際の重要な技術課題となっている。」
　
ｂ．「【０００７】本発明の主な目的は、同一基板上に２種類以上の安定した膜厚のゲート絶縁膜を有するＭＯＳＦＥＴを含む半導体装置およびその製造方法を提供することにある。また、本発明の他の目的は、高誘電率膜を使用した場合にも膜厚の制御性よく異なる膜厚のゲート絶縁膜を形成しうるようにすることである。」
　
ｃ．「【００１２】
【発明の実施の形態】次に、図面を参照して本発明の実施の形態について説明する。図１は、本発明の第１の実施の形態を示す断面図である。
図１に示されるように、ウェル１は素子分離絶縁膜３により複数の素子領域に分離されている。本実施の形態の半導体装置においては、薄い膜厚のゲート絶縁膜６はシリコン窒化膜（Ｓｉ
３
Ｎ
４
）などの耐酸化性膜を用いて形成し、厚い膜厚のゲート絶縁膜４はシリコン酸化膜または窒素濃度の低いシリコン酸窒化膜にて形成する。さらに前記薄いゲート絶縁膜６と厚いゲート絶縁膜４の上にはポリシリコン、窒化タングステン、タングステンの３層構造のゲート電極５が形成され、ウェル１内にはゲート電極５を挟んでソース・ドレイン領域２が形成されている
【００１３】図２（ａ）〜（ｄ）は、本発明の第１の実施の形態の製造方法を示す工程順の断面図である。ウェル８上に素子分離絶縁膜９を形成して複数の素子領域に分離した後、各素子領域上に耐酸化性の高い薄いゲート絶縁膜７を形成する〔図２（ａ）〕。この工程により形成されたゲート絶縁膜７は高い耐酸化性を有していることが要求される。ここで、高い耐酸化性とは後の熱酸化、熱酸窒化工程において膜厚が変化しないことである。そのために、例えば、シリコン窒化膜でゲート絶縁膜７を形成した場合には、窒素濃度は１２〜５７ａｔｏｍ％の範囲内に入るようにコントロールされる。次に、薄いゲート絶縁膜を形成する領域上にフォトレジスト膜１０を形成し、これをマスクとしてウェットエッチングにより、厚いゲート絶縁膜を形成する領域のゲート絶縁膜７を除去する〔図２（ｂ）〕。更に酸化または酸化と窒化を組合せた方法により、厚いゲート絶縁膜１１を形成する〔図２（ｃ）〕。この工程では、薄いゲート絶縁膜７の膜厚が変化することのない８００℃以下の条件にて熱酸化または熱酸窒化が行われる。また、形成された酸化膜、酸窒化膜膜質を確保するために、窒素の含有ａｔｏｍ％は５以下に抑えられる。最後に、ゲート絶縁膜上にゲート電極１２を形成し、シリコン基板内にソース・ドレイン領域１３を形成する〔図２（ｄ）〕。」
　
ｄ．「【００１４】
図３は、本発明の第２の実施の形態を示す断面図である。図３に示されるように、ウェル１７の表面領域にはソース・ドレイン領域１８と素子分離領域１９とが形成され、ウェル上にはゲート絶縁膜１５、２０とゲート電極１４が形成されている。本実施の形態の図１に示した第１の実施の形態と相違する点は、薄い耐酸化性膜１５ａおよび厚い酸化性膜２０ａ上部に酸化タンタル（Ｔａ
２
Ｏ
５
）などからなる高誘電率膜１６が形成され、それぞれの領域に、薄い積層ゲート電極１５、厚い積層ゲート電極２０（審決注：「薄い積層ゲート絶縁膜１５、厚い積層ゲート絶縁膜２０」の誤記）が形成されている点である。従来、高誘電率膜をゲート絶縁膜に用いた場合、高誘電率膜の加工が難しいため、異なる膜厚のゲート絶縁膜を形成することが困難であった。本発明によれば、高誘電率膜１６の膜厚を変えることなく、薄い耐酸化性膜１５ａおよび厚い酸化性膜２０ａの膜厚を変えることにより、異なる膜厚のゲート絶縁膜を形成することができる。
【００１５】図４（ａ）〜（ｅ）は、本発明の第２の実施の形態の製造方法を示す工程順の断面図である。ウェル２２上に素子分離絶縁膜２３を形成して素子領域を区画した後、各素子領域に耐酸化性膜２１ａを形成する〔図４（ａ）〕。次に、薄いゲート絶縁膜を形成する領域上をフォトレジスト膜２４にて被覆し、これをマスクとしてウェットエッチングにより、厚いゲート絶縁膜を形成する領域の該耐酸化膜２１ａを除去する〔図４（ｂ）〕。更に酸化または酸化と窒化を組合せた方法により、厚い酸化性膜２５ａを形成する〔図４（ｃ）〕。次に、酸化タンタルなどにより高誘電率膜２６を基板上全面に堆積して、薄い積層ゲート電極２１と厚い積層ゲート電極２５を形成した〔図４（ｄ）〕後、高誘電率膜２６上にＷ／ＷＮ／ｐｏｌｙ．Ｓｉなどの積層膜を堆積しこれをパターニングしてゲート電極２７を形成し、ウェル２２上にソース・ドレイン領域２８を形成する〔図４（ｅ）〕。」
　
ｅ．「【００１９】
次に、図４を参照して第２の実施例について説明する。素子分離絶縁膜２３を膜厚３５０ｎｍのシリコン酸化膜で形成し、耐酸化性膜２１ａとなるシリコン窒化膜を、高純度のアンモニアガスを用いた、１１００℃の直接窒化により膜厚２ｎｍの膜厚に形成した〔図４（ａ）〕。フォトレジスト膜２４をマスクとして、厚いゲート絶縁膜を形成する領域の該耐酸化性膜２１ａをホット燐酸を用いてウェットエッチングにより除去した〔図４（ｂ）〕。酸素８０モル％、アンモニア２０モル％の混合ガスを用い、７８０℃の熱酸窒化により厚い酸化性膜２５ａとなるシリコン酸窒化膜を４ｎｍの膜厚に形成した〔図４（ｃ）〕。高誘電率膜２６となる膜厚４ｎｍのＴａ
２
Ｏ
５
 をＣＶＤ法を用いて堆積し、Ｔａ
２
Ｏ
５
 の酸素欠損を補う熱処理を行って、薄い積層ゲート絶縁膜２１と厚い積層ゲート絶縁膜２５を形成した〔図４（ｄ）〕。
　
２．ここにおいて、００１４段落の「本実施の形態の図１に示した第１の実施の形態と相違する点は、薄い耐酸化性膜１５ａおよび厚い酸化性膜２０ａ上部に酸化タンタル（Ｔａ２Ｏ５）などからなる高誘電率膜１６が形成され、それぞれの領域に、薄い積層ゲート電極１５、厚い積層ゲート電極２０が形成されている点である。」という記載から、図３及び００１４段落〜００１５段落に記載された「本発明の第２の実施の形態」は、「薄い耐酸化性膜１５ａおよび厚い酸化性膜２０ａ上部に酸化タンタル（Ｔａ２Ｏ５）などからなる高誘電率膜１６が形成され、それぞれの領域に、薄い積層ゲート電極１５、厚い積層ゲート電極２０が形成されている点」を除き、図１及び００１２段落〜００１３段落に記載された「本発明の第１の実施の形態」と同じであることが明らかである。
　
３．図３には、左右に２つの「ＭＯＳＦＥＴ」が記載されているが、各トランジスタに名称が付されていないので、便宜上、右側のトランジスタを「第１ＭＯＳＦＥＴ」といい、左側のトランジスタを「第２ＭＯＳＦＥＴ」ということとする。また、それに対応して、右側のトランジスタの「ゲート電極１４」及び「ソース・ドレイン領域１８」を各々「第１ゲート電極１４−１」及び「第１ソース・ドレイン領域１８−１」といい、左側のトランジスタの「ゲート電極１４」及び「ソース・ドレイン領域１８」を各々「第２ゲート電極１４−２」及び「第２ソース・ドレイン領域１８−２」ということとする。
　そうすると、図３及び００１４段落〜００１５段落の記載から、引用例には、ウェル１７上に形成された厚い積層ゲート絶縁膜２０、前記厚い積層ゲート絶縁膜２０上に形成された第１ゲート電極１４−１、及び前記ウェル１７内に前記第１ゲート電極１４−１を挟んで形成された第１ソース・ドレイン領域１８−１を備えた第１ＭＯＳＦＥＴ、並びに前記ウェル１７上に形成された薄い積層ゲート絶縁膜１５、前記薄い積層ゲート絶縁膜１５上に形成された第２ゲート電極１４−２、及び前記ウェル１７内に前記第２ゲート電極１４−２を挟んで形成された第２ソース・ドレイン領域１８−２を備えた第２ＭＯＳＦＥＴを含む半導体装置が記載されているものと認められる。
　
４．００１９段落の「素子分離絶縁膜２３を膜厚３５０ｎｍのシリコン酸化膜で形成し、耐酸化性膜２１ａとなるシリコン窒化膜を、高純度のアンモニアガスを用いた、１１００℃の直接窒化により膜厚２ｎｍの膜厚に形成した〔図４（ａ）〕。フォトレジスト膜２４をマスクとして、厚いゲート絶縁膜を形成する領域の該耐酸化性膜２１ａをホット燐酸を用いてウェットエッチングにより除去した〔図４（ｂ）〕。酸素８０モル％、アンモニア２０モル％の混合ガスを用い、７８０℃の熱酸窒化により厚い酸化性膜２５ａとなるシリコン酸窒化膜を４ｎｍの膜厚に形成した〔図４（ｃ）〕。高誘電率膜２６となる膜厚４ｎｍのＴａ２Ｏ５ をＣＶＤ法を用いて堆積し、Ｔａ２Ｏ５ の酸素欠損を補う熱処理を行って、薄い積層ゲート絶縁膜２１と厚い積層ゲート絶縁膜２５を形成した〔図４（ｄ）〕。」という記載から、図３に記載された半導体装置における「厚い酸化性膜２０ａ」、「薄い耐酸化性膜１５ａ」及び「高誘電率膜１６」の厚さは、各々「４ｎｍ」、「２ｎｍ」及び「４ｎｍ」であることが明らかである。
　
５．以上を総合すると、引用例には次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「ウェル１７上に形成された厚い積層ゲート絶縁膜２０、前記厚い積層ゲート絶縁膜２０上に形成された第１ゲート電極１４−１、及び前記ウェル１７内に前記第１ゲート電極１４−１を挟んで形成された第１ソース・ドレイン領域１８−１を備えた第１ＭＯＳＦＥＴと、
　前記ウェル１７上に形成された薄い積層ゲート絶縁膜１５、前記薄い積層ゲート絶縁膜１５上に形成された第２ゲート電極１４−２、及び前記ウェル１７内に前記第２ゲート電極１４−２を挟んで形成された第２ソース・ドレイン領域１８−２を備えた第２ＭＯＳＦＥＴとを含み、
　前記厚い積層ゲート絶縁膜２０は、厚い酸化性膜２０ａの上部に高誘電率膜１６が形成されたものであり、
　前記薄い積層ゲート絶縁膜１５は、薄い耐酸化性膜１５ａの上部に前記高誘電率膜１６が形成されたものであり、
　前記厚い酸化性膜２０ａ、前記薄い耐酸化性膜１５ａ及び前記高誘電率膜１６の厚さは、各々４ｎｍ、２ｎｍ及び４ｎｍである半導体装置。」
　
第５．本願発明と引用発明との対比
１．引用発明の「厚い積層ゲート絶縁膜２０」、「第１ゲート電極１４−１」、「第１ソース・ドレイン領域１８−１」及び「第１ＭＯＳＦＥＴ」が各々本願発明の「第１ゲート絶縁膜」、「第１導体片」、「一対の第１半導体領域」及び「第１ＭＩＳトランジスタ」に相当し、引用発明の「薄い積層ゲート絶縁膜１５」、「第２ゲート電極１４−２」、「第２ソース・ドレイン領域１８−２」及び「第２ＭＯＳＦＥＴ」が各々本願発明の「第２ゲート絶縁膜」、「第２導体片」、「一対の第２半導体領域」及び「第２ＭＩＳトランジスタ」に相当することは明らかである。
　そして、引用発明における「ウェル１７」が半導体基板内に形成されており、引用発明が本願発明と同様に「半導体基板」を有していることは当業者にとって自明である。
　したがって、引用発明の「ウェル１７上に形成された厚い積層ゲート絶縁膜２０、前記厚い積層ゲート絶縁膜２０上に形成された第１ゲート電極１４−１、及び前記ウェル１７内に前記第１ゲート電極１４−１を挟んで形成された第１ソース・ドレイン領域１８−１を備えた第１ＭＯＳＦＥＴと、　前記ウェル１７上に形成された薄い積層ゲート絶縁膜１５、前記薄い積層ゲート絶縁膜１５上に形成された第２ゲート電極１４−２、及び前記ウェル１７内に前記第２ゲート電極１４−２を挟んで形成された第２ソース・ドレイン領域１８−２を備えた第２ＭＯＳＦＥＴとを含み」という構成は、本願発明の「半導体基板と、　前記半導体基板内に形成された一対の第１半導体領域と、前記一対の第１半導体領域の間の領域であって、前記半導体基板上に第１ゲート絶縁膜を介して形成された第１導体片とを有する第１ＭＩＳトランジスタと、　前記半導体基板内に形成された一対の第２半導体領域と、前記一対の第２半導体領域の間の領域であって、前記半導体基板上に第２ゲート絶縁膜を介して形成された第２導体片とを有する第２ＭＩＳトランジスタとを有し」という構成に相当する。
　
２．引用発明において、「厚い積層ゲート絶縁膜２０」の厚さは８ｎｍ（＝４ｎｍ＋４ｎｍ）であり、「薄い積層ゲート絶縁膜１５」の厚さは６ｎｍ（＝２ｎｍ＋４ｎｍ）であるから、引用発明も本願発明と同様に、「前記第１ゲート絶縁膜の厚さは、前記第２ゲート絶縁膜の厚さよりも大であり」という構成を備えていることは明らかである。
　
３．引用発明の「厚い酸化性膜２０ａ」及び「薄い耐酸化性膜１５ａ」は各々本願発明の「第１絶縁膜」及び「第３絶縁膜」に相当し、引用発明の「前記高誘電率膜１６」が本願発明の「第２絶縁膜」及び「第４絶縁膜」の両方に相当することが明らかである。
　したがって、引用発明の「前記厚い積層ゲート絶縁膜２０は、厚い酸化性膜２０ａの上部に高誘電率膜１６が形成されたものであり」という構成は本願発明の「前記第１ゲート絶縁膜は、前記半導体基板上に位置する第１絶縁膜と、前記第１絶縁膜上に位置する第２絶縁膜とを含み」という構成に相当し、引用発明の「前記薄い積層ゲート絶縁膜１５は、薄い耐酸化性膜１５ａの上部に前記高誘電率膜１６が形成されたものであり」という構成は本願発明の「前記第２ゲート絶縁膜は、前記半導体基板上に位置する第３絶縁膜と、前記第３絶縁膜上に位置する第４絶縁膜とを含み」という構成に相当する。
　
４．引用発明において、「前記高誘電率膜１６」の比誘電率が「厚い酸化性膜２０ａ」の比誘電率よりも大きいことは、その名前からしても、また、引用例に記載された実施例において、「前記高誘電率膜１６」が酸化タンタル膜であり、「厚い酸化性膜２０ａ」がシリコン酸窒化膜であることからみても明らかであるから、引用発明も本願発明と同様に、「前記第２および第４絶縁膜の比誘電率は、前記第１絶縁膜の比誘電率よりも大であり」という構成を備えているものと認められる。
　また、上記３．において検討したとおり、引用発明の「前記高誘電率膜１６」は本願発明の「第２絶縁膜」及び「第４絶縁膜」の両方に相当するものであるから、引用発明も本願発明と同様に、「前記第２絶縁膜の厚さと前記第４絶縁膜の厚さとは等しい」という構成を備えていることが明らかである。
　さらに、引用発明は２つの「ＭＯＳＦＥＴ」を含む半導体装置であるから、引用発明の「半導体装置」が本願発明の「半導体集積回路装置」に相当することは明らかである。
　
５．以上を総合すると、本願発明と引用発明とは、
　
　「半導体基板と、
　前記半導体基板内に形成された一対の第１半導体領域と、前記一対の第１半導体領域の間の領域であって、前記半導体基板上に第１ゲート絶縁膜を介して形成された第１導体片とを有する第１ＭＩＳトランジスタと、
　前記半導体基板内に形成された一対の第２半導体領域と、前記一対の第２半導体領域の間の領域であって、前記半導体基板上に第２ゲート絶縁膜を介して形成された第２導体片とを有する第２ＭＩＳトランジスタとを有し、
　前記第１ゲート絶縁膜の厚さは、前記第２ゲート絶縁膜の厚さよりも大であり、
　前記第１ゲート絶縁膜は、前記半導体基板上に位置する第１絶縁膜と、前記第１絶縁膜上に位置する第２絶縁膜とを含み、
　前記第２ゲート絶縁膜は、前記半導体基板上に位置する第３絶縁膜と、前記第３絶縁膜上に位置する第４絶縁膜とを含み、
　前記第２および第４絶縁膜の比誘電率は、前記第１絶縁膜の比誘電率よりも大であり、
　前記第２絶縁膜の厚さと前記第４絶縁膜の厚さとは等しいことを特徴とする半導体集積回路装置。」
　
　である点で一致し、以下の点で相違する。
　
（相違点）
　本願発明は、「前記第２絶縁膜および第４絶縁膜の厚さは、それぞれ、前記第１絶縁膜および前記第３絶縁膜の厚さよりも大であり」という構成を備えているのに対して、引用発明は、本願発明の「第２絶縁膜」及び「第４絶縁膜」に相当する「高誘電率膜１６」の厚さ（４ｎｍ）は、本願発明の「第３絶縁膜」に相当する「薄い耐酸化性膜１５ａ」の厚さ（２ｎｍ）よりも大であるものの、本願発明の「第１絶縁膜」に相当する「厚い酸化性膜２０ａ」の厚さ（４ｎｍ）よりも大でない点。
　
第６．相違点についての当審の判断
１．一般に、ゲート絶縁膜を、シリコン酸化膜やシリコン窒化膜のような比較的比誘電率の低い材料からなる下層膜と、酸化タンタル膜のような比較的比誘電率の高い材料からなる上層膜とから構成される積層膜とする場合に、各層の膜の厚さをどのような値とするかは、積層膜全体の厚さ、耐圧、しきい値電圧等を考慮して当業者が適宜選択し得る設計的事項であり、下層膜よりも上層膜を厚くすることも、例えば、本願の出願前に日本国内において頒布された以下の周知例１及び２にも記載されているように、当業者において普通に行われていることである。
　
ａ．周知例１：特開２００１−８５４２２号公報
　「【０００１】
【発明の属する技術分野】本発明は、積層ゲート絶縁膜の形成方法及びこの形成システムに関し、詳しくは
シリコン酸化膜上に誘電膜が積層された積層ゲート絶縁膜の形成方法及びこの形成システムに関するものである
　「【００５２】次に、以上のように構成されたマルチチャンバシステム１を用い、半導体ウエハ１０に積層ゲート絶縁膜を形成する方法について説明する。（後略）」
　「【００５４】（中略）そして、ガス導入孔２７から水蒸気を処理容器２１内に導入して４分間熱処理を行い、半導体ウエハ１０の表面を熱酸化させる。すると、図５（ｂ）に示すように、半導体ウエハ１０上には、約３０オングストロームのシリコン酸化膜６１が形成される（熱酸化工程）。」
　「【００５６】（中略）この加熱により保護膜が昇華され（シリコン酸化膜６１がエッチバックされ）、図５（ｃ）に示すように、
約１０オングストロームのシリコン酸化膜６１に薄膜化される
　「【００５８】（中略）すると、図５（ｄ）に示すように、
シリコン酸化膜６１上には、約５０オングストロームの酸化タンタル膜（Ｔａ
２
Ｏ
５
）６２が形成される（誘電膜形成工程）。このようにして、半導体ウエハ１０上にシリコン酸化膜６１と酸化タンタル膜６２から構成された積層ゲート絶縁膜６３が形成される
　
ｂ．周知例２：特開平１０−１７８１７０号公報
　「【０００１】
【発明の属する技術分野】
本発明は、微細化されたＭＯＳトランジスタにより構成される半導体装置及びその製造方法に関する
　「【００１３】
【発明の実施の形態】以下、本発明の実施の形態について、添付の図面を参照して説明する。
（第１の実施の形態）図１〜図３は本発明の実施の形態の半導体装置の製造方法を工程順に示す断面図である。
【００１４】まず、図１に示すように、通常の方法により、シリコン半導体基板１１の表面を選択酸化させて、半導体基板１１を複数の素子領域に分離するＬＯＣＯＳ（Local Oxidation of Silicon）膜１２を形成する。
次に、図２に示すように、半導体基板１１の表面を硝酸に浸漬しその表面を化学的に酸化させて、シリコン酸化膜（ＳｉＯ
２
膜）１３を形成する。
また、上記の条件では、シリコン酸化１３の厚さが約１ｎｍになる。
【００１５】
その後、ＣＶＤ法により、基板１１上の全面にＴａ
２
Ｏ
５
を堆積して、厚さが約５ｎｍのＴａ
２
Ｏ
５
膜１４を形成する
　
２．したがって、引用発明において、本願発明の「第４絶縁膜」に相当する「高誘電率膜１６」の厚さを、本願発明の「第１絶縁膜」に相当する「厚い酸化性膜２０ａ」の厚さよりも大きくすることは、当業者にとって何ら困難ではないことが明らかである。
　さらに、本願の明細書及び図面を精査しても、本願発明において、「前記第２絶縁膜および第４絶縁膜の厚さは、それぞれ、前記第１絶縁膜および前記第３絶縁膜の厚さよりも大」とすることによる当業者の予測を超えた格別の効果も見いだせない。
　
３．なお、これに関連して、審判請求人は平成２２年８月５日に提出された回答書の「【回答の内容】（２）」において、以下のように主張している。
　「まず、審判請求書（平成２０年８月２７日提出）と同時に提出した手続補正書の請求項１に係る発明の一つの特徴（Ａ）は、ゲート絶縁膜の一部を構成する第２および第４絶縁膜（高誘電率絶縁膜１０）の厚さが、それぞれゲート絶縁膜の他部を構成する第１絶縁膜（シリコン酸化膜９）および第３絶縁膜（半導体基板１との界面安定化のための絶縁膜）の厚さよりも大であることです。 
 　上記特徴（Ａ）の効果につきましては、本願の当初明細書（ＰＣＴ国際出願の明細書）の第１５頁第９〜１４行に記載されているように、高耐圧ＭＯＳ領域Ａのゲート絶縁膜（第１ゲート絶縁膜）１２は、高誘電率絶縁膜（第２絶縁膜）１０とシリコン酸化膜（第１絶縁膜）９との積層膜からなるので、高誘電率絶縁膜を２層重ねた積層膜よりも、高耐圧ＭＯＳ領域Ａと低耐圧ＭＯＳ領域Ｂの段差を低減することができます。また、高耐圧ＭＯＳ領域Ａのゲート絶縁膜１２をシリコン酸化膜のみで構成した場合と比べて、下地のシリコン酸化膜９の厚さを薄くできることから、素子分離溝４ａの内部の酸化を低減でき、素子分離溝４ａの端部における応力を低減することができます。 
　すなわち、高耐圧ＭＯＳ領域Ａと低耐圧ＭＯＳ領域Ｂに共通の高誘電率絶縁膜１０を形成する場合、その下地のシリコン酸化膜の膜厚をできるだけ小さくすることで、上記した効果を得ることができます。」
　
４．しかしながら、本願発明においては、高耐圧ＭＯＳＦＥＴの上層の高誘電率絶縁膜（第２絶縁膜）の厚さと、低耐圧ＭＯＳＦＥＴの上層の高誘電率絶縁膜（第４絶縁膜）の厚さとが等しいことが前提であるから、高耐圧ＭＯＳＦＥＴと低耐圧ＭＯＳＦＥＴとのゲート絶縁膜の厚さを異ならせようとすると、高耐圧ＭＯＳＦＥＴの下地のシリコン酸化膜をある程度厚くせざるをえないこと、換言すれば、高耐圧ＭＯＳＦＥＴの下地のシリコン酸化膜を余り薄くすると、両ＦＥＴのゲート絶縁膜の膜厚差を所期の値とすることができず、そもそも本願発明の前提となる「ゲート絶縁膜の厚さが互いに異なる複数種類のＭＩＳトランジスタを内蔵する半導体集積回路装置」（ＰＣＴ国際出願の明細書の２ページ２７行〜２８行）自体が実現不可能であることは明白であるから、上記回答書における「すなわち、高耐圧ＭＯＳ領域Ａと低耐圧ＭＯＳ領域Ｂに共通の高誘電率絶縁膜１０を形成する場合、その下地のシリコン酸化膜の膜厚をできるだけ小さくすることで、上記した効果を得ることができます。」という主張は、本願の発明の詳細な説明及び図面に記載された事項と対応しないものであり、採用することができない。
　
５．さらにいえば、仮に、「すなわち、高耐圧ＭＯＳ領域Ａと低耐圧ＭＯＳ領域Ｂに共通の高誘電率絶縁膜１０を形成する場合、その下地のシリコン酸化膜の膜厚をできるだけ小さくすることで、上記した効果を得ることができます。」という主張が正しいものであるとみなしたとしても、そもそも本願発明においては、「前記第２絶縁膜および第４絶縁膜の厚さは、それぞれ、前記第１絶縁膜および前記第３絶縁膜の厚さよりも大」であること、すなわち、下地のシリコン酸化膜の厚さを上層の高誘電率絶縁膜の厚さよりも相対的に薄くすることが特定されているにすぎず、出願人の主張する「下地のシリコン酸化膜の膜厚をできるだけ小さくする」という構成は本願発明に含まれていないから、出願人の主張は本願発明と対応しないものであり、採用することができない。
　
６．以上検討したとおりであるから、本願発明と引用発明との相違点は当業者が容易になし得た範囲に含まれる程度のものであり、本願発明は、周知技術を参酌することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は特許法第２９条第２項の規定により特許を受けることができない。
　
第７．むすび　 
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。