(57)【特許請求の範囲】
【請求項１】
表面側に半田ボールまたはバンプを有する半導体チップと、
前記半導体チップの表面側と接合され、前記半田ボールまたはバンプと電気的に接続されて、前記半導体チップの外周よりも外側へその電位を引き出すための配線が設けられた第１配線基板と、
接合材を介して前記半導体チップの裏面側と接合された第１支持体と、
を有し、
前記第１支持体と前記接合材との間には、第２支持体が介在してなり、
前記第２支持体には、第２支持体を前記第１支持体にネジ止めをするための貫通孔が形成されていることを特徴とする半導体装置。
【請求項２】
前記半導体チップの外周は前記第１配線基板の外周の内側に位置することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記配線は、前記半導体チップと前記第１配線基板とが対向する対向領域の内側から、外側に延在することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１配線基板に設けられた前記配線は、前記第１支持体側に配置された第２配線基板と、半田または金属ペーストを介し接続することを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
表面側に半田ボールまたはバンプを有する半導体チップと、
前記半導体チップの表面側と接合され、前記半田ボールまたはバンプと電気的に接続される第１配線基板と、
接合材を介して前記半導体チップの裏面側と接合される第１支持体と、
前記第１支持体側に設けられ、前記第１配線基板と電気的に接続される第２配線基板と、
を有し、
前記第１支持体と前記接合材との間には、第２支持体が介在してなり、
前記第２支持体には、第２支持体を前記第１支持体にネジ止めをするための貫通孔が形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
半導体チップを基板に実装する方法として、半導体チップの裏面を接地面とし、パッケージを介して半田等により、基板に接着する方法が知られている。この方法では、半導体チップの裏面と表面の電気的接続を図るため、半導体チップにスルーホール（ビアホール）を形成する必要がある。
【０００３】
また、他の実装方法として、基板状に接地面を形成し、半田ボール等を用いて半導体チップをフェイスダウン（フリップチップ）で基板に実装する方法が知られている。この方法では、半導体チップにビアホールを形成する必要はない。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−４２０６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体チップにビアホールを形成する実装方法は、チップの種類によってはビアホールの形成が困難な場合があり、ビアホールの形成が可能な場合でも製造コストが上昇してしまう等の課題があった。一方で、半導体チップをフリップチップ実装する方法では、半導体チップの放熱を十分に行うことができず、高周波特性や信頼性が低下してしまうという課題があった。
【０００６】
本発明は、上記課題に鑑みなされたものであり、放熱効率の改善と製造コストの低減とを両立することのできる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、表面側に電極面を有する半導体チップと、前記半導体チップの表面側と接合され、前記半導体チップの電極と電気的に接続されて、前記半導体チップの外周よりも外側へその電位を引き出すための配線が設けられた第１配線基板と、接合材を介して前記半導体チップの裏面側と接合された第１支持体と、を有することを特徴とする半導体装置である。
【０００８】
上記構成において、前記半導体チップの表面側には、グランド電位と共通に接続され、複数の電極が配置された金属層が設けられてなる構成とすることができる。
【０００９】
上記構成において、前記第１支持体と前記接合材との間には、第２支持体が介在してなる構成とすることができる。
【００１０】
上記構成において、前記第２支持体には、第２支持体を前記第１支持体にネジ止めをするための貫通孔が形成されている構成とすることができる。
【００１１】
上記構成において、前記半導体チップと前記第１配線基板とは、半田ボールあるいはバンプにより電気的に接続されている構成とすることができる。
【００１２】
上記構成において、前記半導体チップの外周は前記第１配線基板の外周の内側に位置する構成とすることができる。
【００１３】
上記構成において、前記第１配線基板には、前記半導体チップと前記第１配線基板とが対向する対向領域の内側から、外側に延在する配線が設けられてなる構成とすることができる。
【００１４】
上記構成において、前記第１基板に設けられた配線は、前記第１支持体側に配置された第２配線基板と接続するための電極が設けられてなる構成とすることができる。
【００１５】
本発明は、表面側に電極面を有する半導体チップと、前記半導体チップの表面側と接合され、前記半導体チップの電極と電気的に接続される第１配線基板と、接合材を介して前記半導体チップの裏面側と接合される第１支持体と、前記第１支持体側に設けられ、前記第１配線基板と電気的に接続される第２配線基板と、を有することを特徴とする半導体装置である。
【発明の効果】
【００１６】
本発明によれば、放熱効率の改善と製造コストの低減とを両立することができる。
【図面の簡単な説明】
【００１７】
【図１】図１は、比較例に係る半導体装置の断面図である。
【図２】図２は、実施例１に係る半導体装置の断面図である。
【図３】図３は、実施例１に係る半導体装置の平面図である。
【図４】図４は、実施例１に係る半導体装置のプリントボードの構成を示す平面図（その１）である。
【図５】図５は、実施例１に係る半導体装置のプリントボードの構成を示す平面図（その２）である。
【図６】図６は、実施例１に係る半導体装置の半導体チップの構成を示す平面図である。
【図７】図７は、実施例２に係る半導体装置の構成を示す図である。
【図８】図８は、実施例３に係る半導体装置のプリントボードの構成を示す平面図（その１）である。
【図９】図９は、実施例３に係る半導体装置のプリントボードの構成を示す平面図（その２）である。
【図１０】図１０は、実施例３に係る半導体装置のプリントボードの構成を示す平面図（その３）である。
【図１１】図１１は、実施例４に係る半導体装置のプリントボードの構成を示す図（その１）である。
【図１２】図１２は、実施例４に係る半導体装置のプリントボードの構成を示す図（その２）である。
【図１３】図１３は、実施例４に係る半導体装置のプリントボードの構成を示す図（その３）である。
【発明を実施するための形態】
【００１８】
最初に、比較例に係る半導体装置について説明する。図１（ａ）は第１の比較例に係る半導体装置の断面模式図であり、図１（ｂ）は第２の比較例に係る半導体装置の断面模式図である。
【００１９】
図１（ａ）に示す構成では、半導体チップ１１０が半田層１１２を介してＰＣＢ（Print Circuit Board）１１４に実装されており、半導体チップ１１０の裏面が接地面となっている。なお、半導体チップは、半田層１１２を介してキャリアに実装され、さらに半導体チップは、そのキャリアを介してＰＣＢ１１４に実装されていも良い（図示なし）。接着用の半田層１１２は、ＰＣＢ１１４の裏面一面に形成されているため、半導体チップ１１０の熱を裏面から効率的に放出することができる。一方で、半導体チップ１１０の裏面を接地面としているため、半導体チップ１１０にビアホールを形成するなどして、半導体チップ１１０表面のグランドパターンを裏面の接地面と電気的に接続する必要がある。このため、ビアホール形成が困難な半導体チップを用いる場合の設計上の制約や、ビアホール形成に伴う製造コストの増加が問題となる。
【００２０】
図１（ｂ）に示す構成では、半導体チップ１１０が半田ボール１１６によりＰＣＢ１１４にフリップチップ実装されており、ＰＣＢ１１４の上面が接地面となっている。半田ボール１１６の隙間には、アンダーフィル材１１８が充填されている。この構成では、半導体チップ１１０表面のグランドパターンとＰＣＢ１１４上の接地面とが、半田ボール１１６により電気的に接続されるため、ビアホールの形成が不要である。一方で、半田ボール１１６により半導体チップ１１０がＰＣＢ１１４から浮き上がった状態となっており、主な放熱経路となるアンダーフィル材１１８の熱伝導性も良好ではないため、半導体チップ１１０から効率的な放熱を行えないという問題がある。
【００２１】
以上のように、比較例に係る半導体装置では、放熱効率の改善と製造コストの低減とを両立することが難しい。以下の実施例では、上記課題を解決するための半導体装置の構成について説明する。
【実施例１】
【００２２】
図２は、実施例１に係る半導体装置の断面図である。半導体チップ１０の表面（電子素子が形成された上面側）が、半田ボール１２を介してプリントボード２０にフリップチップ実装されると共に、半導体チップ１０の裏面（下面）が、半田層１４を介して筐体３０に固定されている。これにより、半導体チップ１０は、プリントボード２０及び筐体３０により、上下両方向から挟まれた構成となっている。筐体３０の上面にはＰＣＢ４０が設けられており、ＰＣＢ４０及びプリントボード２０の端部同士は、リフロー半田２２により固定されている。また、半導体チップ１０とプリントボード２０とを固定する半田ボール１２の隙間には、アンダーフィル材１６が充填されている。
【００２３】
半導体チップ１０は、例えば電子素子としてマイクロ波用の高周波回路または単体トランジスタ等が形成された半導体チップであり、例えば基板上に窒化物半導体層が形成された窒化物半導体チップを用いることができる。半導体チップ１０の基板としては、例えばＳｉＣ、Ｓｉ、ＧａＮ、サファイア等を用いることができる。基板上に形成される窒化物半導体層としては、例えばＧａＮ、ＡｌＮ、ＩｎＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮ等を用いることができる。
【００２４】
プリントボード２０及びＰＣＢ４０は、それぞれ表面または内部に配線パターンが形成された配線基板であり、例えば低温同時焼成のセラミック基板（ＬＴＣＣ：Low Temperature Co-fired Ceramics）を用いることができる。本実施例において、プリントボード２０は、半導体チップ１０がフリップチップ実装される第１配線基板の一例であり、ＰＣＢ４０は半導体チップ１０の外側における筐体３０上に設けられる第２配線基板の一例である。
【００２５】
筐体３０は、半導体チップ１０及びＰＣＢ４０を支持するための第１支持体の一例である。筐体３０には、例えば金属製の筐体（例えば、アルミニウム（Ａｌ）、しんちゅう等）を用いることができるが、筐体３０の表面を接地面として利用しない場合には、絶縁性の筐体を用いてもよい。筐体３０上に設けられた半田層１４は、半導体チップ１０を筐体３０に接着するための接合材の一例である。（図示しないが、半導体チップ１０の下面の一面には、金属薄膜層の例えば金やニッケルが設けられ、半導体チップ１０は、その金属薄膜層を介して半田層１４に接着される）また、半導体チップ１０は、接合材の半田層１４以外に金錫（ＡｕＳｎ）あるいはＡｇペーストを用いて筐体３０に実装することもできる。（接合材としてＡｇペーストを用いる場合には、半導体チップ１０の裏面には、金属薄膜層を設けなくても良い）さらに、半導体チップ１０は、接合材として、放熱用樹脂のシリコンペーストなどを用いて筐体３０に実装することもできる。
【００２６】
図３は、実施例１に係る半導体装置を上方（プリントボード２０側）から見た平面図である。図示するように、ＰＣＢ４０には点線で示す開口部４２が形成されており、当該開口部４２に半導体チップ１０が収容されている。半導体チップ１０の裏面（クロスハッチで示す領域）には、例えば金メッキが施され、半田層１４は半導体チップ１０の裏面から若干はみ出た形となっている。
【００２７】
ＰＣＢ４０上は、様々な配線パターンが形成されている。これらの配線パターンのうち、符号ＲＦで示すものが信号ライン、符号ＶＧＧで示すものがゲートバイアスライン、符号ＶＤＤで示すものがドレインバイアスライン、符号ＧＮＤで示すものがグランドラインである。また、プリントボード２０の大きさは、ＰＣＢ４０の開口部４２より大きく、プリントボード２０の外周部がＰＣＢ４０と重複するようになっている。
【００２８】
プリントボード２０の外周部には、ＰＣＢ４０の配線パターンに対応した位置にリフロー半田２２が設けられ、ＰＣＢ４０上の配線パターンはプリントボード上の配線パターン（図５にて図示）と、リフロー半田２２を介して電気的に接続されている。なお、リフロー半田２２は、半田ボール１２として製造時に予めプリントボード２０側に形成しても良いし、実装時にリフロー半田としてＰＣＢ４０側に形成しても良い。
【００２９】
図４〜図５は、プリントボード２０の詳細な構成を示す平面図である。図４（ａ）は、プリントボード２０の上面図である。本実施例では、プリントボード２０の上面（半導体チップ１０の反対側）には、配線パターンは形成されていない。
【００３０】
図４（ｂ）は、プリントボード２０の下面図である。プリントボード２０の下面のうち、斜線ハッチを施した領域には、例えば絶縁膜によるレジストパターン２４が形成されており、レジストパターン２４にレジスト開口部２８が形成されている。レジスト開口部のうち、プリントボード２０の外周部に形成されたレジスト開口部２８（後に半田ボールが形成される）は、プリントボード２０の配線パターンとＰＣＢ４０上の配線パターンとを電気的に接続するためのものである。また、レジスト開口部のうち、プリントボード２０の中央部（半導体チップ１０の輪郭線の内側）に形成されたレジスト開口部２８（後に半田ボールが形成される）は、プリントボード２０の配線パターンと半導体チップ１０の内部回路とを電気的に接続するためのものである。
【００３１】
図５（ａ）は、プリントボード２０下面の配線パターンを示す図であり、図４（ｂ）からレジストパターン２４を除去したものである。本実施例では、プリントボード２０の形状は矩形であり、対向する２組の辺のうち１組に信号ラインＲＦが１本ずつ設けられ、対向する他の１組の辺にゲートバイアスラインＶＧＧ及びドレインバイアスラインＶＤＤがそれぞれ設けられている。信号ラインＲＦ、ゲートバイアスラインＶＧＧ、及びドレインバイアスラインＶＤＤは、それぞれプリントボード２０の中央（半導体チップ１０とプリントボード２０が対向する領域の内側）から周辺（前記領域の外側）に向かって延在するように形成されている。プリントボード２０の四隅、中央部、並びにゲートバイアスラインＶＧＧ及びドレインバイアスラインＶＤＤの間には、グランドラインＧＮＤが形成されている。グランドラインＧＮＤとその他の配線パターンとの間は、配線が形成されていない分離部２６により分離されている。
【００３２】
本実施例では、信号ラインＲＦの両側にグランドラインＧＮＤが形成されており、プリントボード２０の反対側の面（上面）にはグランドラインが形成されていない。信号ラインＲＦとその両側に位置するグランドラインＧＮＤにより、コプレーナラインが形成されている。プリントボード２０の各配線パターンには、例えば銅（Ｃｕ）上に金（Ａｕ）を重ねた金属層を用いることができるが、他の材料により配線パターンを形成してもよい。
【００３３】
図５（ｂ）は、プリントボード２０下面のレジストパターンを示す図である。レジストパターン２４のレジスト開口部２８には、それぞれプリントボード２０の配線パターン（信号ラインＲＦ、ゲートバイアスラインＶＧＧ、ドレインバイアスラインＶＤＤ、グランドラインＧＮＤ）のうちいずれか１本が引き出されている。
【００３４】
図６は、半導体チップ１０の詳細な構成を示す上面図である。半導体チップ１０の上面には、プリントボード２０上のグランドラインＧＮＤに対応する領域（半導体チップ１０の上面のうち、信号ラインＲＦ及びゲートバイアスラインＶＧＧと対向する領域を除く領域）に、グランド層１８が形成されている。グランド層１８は、高周波特性のばらつきを抑制するために、半導体チップ１０の表面に形成される金属層の一例であり、例えば金（Ａｕ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等を用いることができる。半導体チップ１０とプリントボード２０を接続する半田ボールのうち、信号ラインＲＦに対応する半田ボールの位置を符号ＲＦで、ゲートバイアスラインＶＧＧに対応する半田ボールの位置を符号ＶＧＧで、ドレインバイアスラインＶＤＤに対応する半田ボールの位置を符号ＶＤＤで、グランドラインＧＮＤに対応する半田ボールの位置を符号ＧＮＤでそれぞれ示す。この半導体チップ１０を図５（ａ）のプリントボード２０の配線パターンに重ねると、対応する配線同士が電気的に接続されることが分かる。
【００３５】
実施例１に係る半導体装置によれば、半導体チップ１０の表面が半田ボール１２を介して、グランドラインＧＮＤ（接地面）の形成されたプリントボード２０にフリップチップ実装されている。これにより、半導体チップ１０へのビアホールの形成が不要となり、製造コストを低減することができる。また、半導体チップ１０の裏面と接着された半田層１４を介して、半導体チップ１０で発生した熱を筐体３０に効率的に逃がすことができる。以上のように、実施例１に係る半導体装置によれば、放熱効率の改善と製造コストの低減とを両立することができる。実施例１に係る半導体装置では、半導体チップ１０とプリントボード２０とを合体させたユニットを、半田層１４を介して任意の筐体３０及びＰＣＢ４０と組み合わせて実装することができる。
【００３６】
また、実施例１に係る半導体装置によれば、半導体チップ１０の表面にグランド層１８が形成されている。仮にグランド層１８を形成しない場合、半田ボール１２の大きさのばらつき等に伴い、半導体チップ１０に形成された整合回路のインピーダンスが影響を受け、半導体装置の高周波特性が劣化してしまうことが考えられる。本実施例のように半導体チップ１０にグランド層１８を形成する（すなわち、半導体チップ１０の側に接地面を形成する）ことで、上記のような高周波特性の劣化を抑制することができる。
【００３７】
また、実施例１に係る半導体装置によれば、半導体チップ１０の外周が、半導体チップ１０とプリントボード２０の積層方向から見た場合に、プリントボード２０の外周の内側に位置するようになっている。これにより、プリントボード２０が半導体チップ１０からはみ出す形となるため、プリントボード２０を筐体３０上のＰＣＢ４０と電気的に接続する場合に、リフロー半田２２を用ることにより、電気的接続を容易に実現することができる。
【００３８】
なお、本実施例では半導体チップ１０として窒化物半導体チップを用いる場合を例に説明したが、これ以外の半導体チップ（例えば、ＳｉチップまたはＧａＡｓチップ等）を用いる場合も同様である。ただし、窒化物半導体チップはビアホールの形成が困難な半導体チップの例であり、本実施例に係る構成はこのような場合に特に好適である。
【００３９】
また、本実施例では半導体チップ１０とプリントボード２０とを半田ボール１２により接続する構成としたが、半田ボール以外にも各種の金属バンプ（金（Ａｕ）バンプ、銅（Ｃｕ）バンプ等）等を用いることができる。また、本実施例ではプリントボード２０とＰＣＢ４０とをリフロー半田２２により接続する構成としたが、これ以外にも各種の金属ペースト（例えば、銀（Ａｇ）ペースト）等を用いることができる。
【実施例２】
【００４０】
実施例２は、第１の支持体（筐体３０）に加え第２の支持体を用いる例である。
【００４１】
図７（ａ）は実施例２に係る半導体装置の断面図であり、図７（ｂ）は図７（ａ）を上面から見た平面図である。図７（ａ）に示すように、半導体チップ１０が半田ボール１２によりプリントボード２０にフリップチップ実装されると共に、半導体チップ１０の下面が半田層１４を介して支持基板５０に実装されている。支持基板５０は、筐体３０の凹部３２に収容されるように、筐体３０に実装されている。筐体３０の凹部３２の外側には、ＰＣＢ４０が設けられており、ＰＣＢ４０及びプリントボード２０は、リフロー半田２２により接続されている。
【００４２】
支持基板５０は、半導体チップ１０及びプリントボード２０のユニットを支持するための第２支持体の一例であり、例えば銅（Ｃｕ）−モリブデン（Ｍｏ）−銅（Ｃｕ）が順に積層された基板を用いることができる。筐体３０の場合と同じく、支持基板５０は導電性の基板であってもよいし、絶縁性の基板であってもよい。なお、半導体チップ１０、プリントボード２０、ＰＣＢ４０、及び筐体の構成は、実施例１で説明したものと同様であるため、詳細な説明を省略する。
【００４３】
図７（ｂ）に示すように、支持基板５０は、筐体３０の凹部３２に沿った形に形成されており、その両端はそれぞれネジ止め５２により筐体３０の底面に固定されている。図７（ｂ）には、プリントボード２０上の配線パターンとリフロー半田２２を介して接続されたＰＣＢ４０上の配線が示されている。図に示す配線のうち、ＲＦｏｕｔ及びＲＦｉｎは信号ライン、ＶＤＤ１〜ＶＤＤ３はドレインバイアスライン、ＶＧＧはゲートバイアスライン、ＧＮＤはグランドラインにそれぞれ対応する。
【００４４】
実施例２に係る半導体装置によれば、半導体チップ１０及びプリントボード２０のユニットが、第２支持体としての支持基板５０を介して、第１支持体としての筐体３０に実装されている。半導体チップ１０及びプリントボード２０のユニットは、設計上予定されていない筐体３０（例えば、指定外の金属筐体）に直接実装されると、熱膨張時の応力等により半導体チップ１０が割れてしまう場合がある。本実施例のように、半導体チップ１０及びプリントボード２０のユニットを、予め適切な支持体に実装しておくことで、半導体チップ１０の損傷を抑制することができる。
【００４５】
なお、本実施例では支持基板５０をネジ止めにより筐体３０に固定する実装としたが、支持基板５０の実装にはネジ止め以外の方法を用いてもよい。また、支持基板５０は、ネジ止め以外に、半田、金属ペーストなどにより筐体３０に固定することもできる。
【実施例３】
【００４６】
実施例３は、プリントボード２０の信号ラインにマイクロストリップラインを用いた例である。プリントボード２０以外の構成については、実施例１〜２と同様であるため、詳細な説明を省略する。
【００４７】
図８〜図１０は、プリントボード２０の構成を示す平面図である。図８（ａ）は、プリントボード２０の上面図である。実施例１（図４（ａ））と異なり、グランドパターン２１がプリントボード２０の一面に形成されている。図８（ｂ）は、プリントボード２０の下面図であり、実施例１（図４（ｂ））と同様の構成となっている。
【００４８】
図９（ａ）は、プリントボード２０下面の配線パターンを示す図である。実施例１（図５（ａ））と比較すると、ＲＦラインとグランドパターンとの間隔を広げて、コプレーナライン化を防ぎ、図８（ａ）にあるグランドパターン２１との位置関係でマイクロストリップラインを形成している。図９（ｂ）は、プリントボード２０下面のレジストパターンを示す図であり、実施例１（図５）と同様の構成となっている。
【００４９】
図１０は、プリントボード２０に形成されたビアホールの位置を示す図である。本実施例では、プリントボード２０の下面に形成されたグランドパターンと反対側の面（上面）に形成されたグランドパターン２１を、ビアホール２３を介して接続する構成となっている。信号ラインＲＦ及び反対側のグランドパターン２１により、マイクロストリップラインが形成されている。ビアホール２３は、プリントボード２０の上面と下面に形成されたグランドパターンが対向する領域に形成される。（ビアホール２３は、この領域内に自由に配置することができる）
【００５０】
実施例３に係る半導体装置によれば、実施例１〜２と同様に、半導体チップ１０をプリントボード２０にフリップチップ実装すると共に、半導体チップ１０の裏面を半田層１４を介して支持体（筐体３０または支持基板５０）に固定することができる。従って、本実施例のようにマイクロストリップラインが形成された半導体装置においても、放熱効率の改善と製造コストの低減とを両立することができる。
【実施例４】
【００５１】
実施例４は、プリントボード２０に内部キャパシタを形成した例である。プリントボード２０以外の構成については、実施例１〜２と同様であるため、詳細な説明を省略する。
【００５２】
図１１〜図１３は、プリントボード２０の構成を示す図である。図１１（ａ）は、プリントボード２０の断面模式図である。図１１（ｂ）はプリントボード２０を下側（配線パターンが形成された側）から見た平面図であり、レジストパターン２４を外すと共に、内部の金属層及びビアホールを図示している。図１１（ａ）に示すように、プリントボード２０は多層構造となっており、２つの内部金属層（第１内部金属層６０及び第２内部金属層６２）がそれぞれ異なる層に形成されることにより、内部キャパシタが形成されている。また、図１１（ａ）及び（ｂ）に示すように、プリントボード２０にはビアホール２５が形成され、第１内部金属層６０及び第２内部金属層６２は、ビアホール２５を介してプリントボード２０下面の配線パターンと接続されている。本実施例の内部キャパシタはバイアスライン用のキャパシタであり、第１内部金属層６０がグランドラインＧＮＤに、第２内部金属層６２がドレインバイアスラインＶＤＤにそれぞれ接続されている。
【００５３】
図１２（ａ）は第１内部金属層６０が形成された層の平面図であり、図１２（ｂ）は第２内部金属層６２が形成された層の平面図である。図１３は、ビアホール２５の形成位置を示す平面図である。このように、プリントボード２０内の異なる層に対向する金属層を形成することにより、内部キャパシタを形成することができる。
【００５４】
実施例４に係る半導体装置によれば、実施例１〜３と同様に、半導体チップ１０をプリントボード２０にフリップチップ実装すると共に、半導体チップ１０の裏面を半田層１４を介して支持体（筐体３０または支持基板５０）に固定することができる。従って、本実施例のように、内部キャパシタが形成されたプリントボード２０を用いた半導体装置においても、放熱効率の改善と製造コストの低減とを両立することができる。
【００５５】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００５６】
１０      半導体チップ
１２      半田ボール
１４      半田層
１６      アンダーフィル材
１８      グランド層
２０      プリントボード
２１      グランドパターン
２２      リフロー半田
２３      ビアホール
２４      レジストパターン
２５      ビアホール
２６      分離部
２８      レジスト開口部
３０      筐体
３２      凹部
４０      ＰＣＢ
４２      開口部
５０      支持基板
５２      ネジ止め
６０      第１内部金属層
６２      第２内部金属層
ＲＦ      信号ライン
ＶＧＧ    ゲートバイアスライン
ＶＤＤ    ドレインバイアスライン
ＧＮＤ    グランドライン
【図１】
0005987222.tif 000002
【図２】
0005987222.tif 000003
【図３】
0005987222.tif 000004
【図４】
0005987222.tif 000005
【図５】
0005987222.tif 000006
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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