【手続補正書】
【提出日】平成23年3月7日(2011.3.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
不揮発性半導体メモリデバイスであって、
−  インターフェースを有し、該インターフェースは：
−  入力クロック信号を受信するための入力ポートと；
−  コントローラから発行され、消去命令を含む、一組の命令を受信するためのデータラインとを有し、
更に、当該不揮発性半導体メモリデバイスは：
−  フィードバックループ構造をなす回路構成要素を有し、基準クロックによってドライブされるモジュールと；
−  前記基準クロックが前記入力クロック信号をトラッキングする第１のオペレーション状態、および前記基準クロックが前記入力クロック信号から切り離される第２のオペレーション状態の間で制御可能に切り換えをすることが可能なクロック制御回路と；
−  前記コントローラ発行の前記命令を認識し、かつ前記消去命令を認識することに応答して、前記クロック制御回路を、前記第１のオペレーション状態から前記第２のオペレーション状態に切り換えさせる命令処理ユニットと；
を有し、
−  前記基準クロックが前記入力クロック信号をトラッキングする場合は、前記モジュールは第１の量のパワーを消費し、かつ前記基準クロックが前記入力クロック信号から切り離された場合は、前記モジュールは前記第１の量より小さいパワーの第２の量のパワーを消費する、
不揮発性半導体メモリデバイス。
【請求項２】
前記消去命令を認識した前記命令処理ユニットに応答して、ビジーであることを示す信号を出力するための制御回路を更に有する、
請求項１記載の不揮発性半導体メモリデバイス。
【請求項３】
前記命令処理ユニットは、前記消去命令を認識することに応答して、消去動作を開始する、
請求項１記載の不揮発性半導体メモリデバイス。
【請求項４】
前記消去動作が終了した後、前記命令処理ユニットは、前記クロック制御回路を前記第１のオペレーション状態に切換復帰させる、
請求項３記載の不揮発性半導体メモリデバイス。
【請求項５】
前記消去動作が終了する前に、前記命令処理ユニットは、前記クロック制御回路を、前記第１のオペレーション状態に切換復帰させる、
請求項３記載の不揮発性半導体メモリデバイス。
【請求項６】
前記デバイスの準備ができていることを示す信号を、前記命令処理ユニットが前記クロック制御回路を前記第１のオペレーション状態に切換復帰させた後に出す、制御回路、
を有する請求項５記載の不揮発性半導体メモリデバイス。
【請求項７】
複数の不揮発性メモリ・セルを更に有し、
前記命令処理ユニットは、少なくともいくつかの前記不揮発性メモリ・セルが消去された後、前記クロック制御回路を、前記第１のオペレーション状態に切換復帰させる、
請求項１記載の不揮発性半導体メモリデバイス。
【請求項８】
前記モジュールは、
前記基準クロックに基づいて、同期クロック信号を生成するクロック同期回路、
を有する請求項１記載の不揮発性半導体メモリデバイス。
【請求項９】
前記命令は、更に異なる命令を有し、かつ
前記命令処理ユニットは、前記コントローラ発行の前記異なる命令を認識することに応答して、前記クロック制御回路を、前記第１のオペレーション状態から前記第２のオペレーション状態に切り換える、
請求項１記載の不揮発性半導体メモリデバイス。
【請求項１０】
複数の不揮発性メモリ・セルを更に有し
前記異なる命令は、少なくともいくつかの前記不揮発性メモリ・セルをプログラムする命令である、請求項９記載の不揮発性半導体メモリデバイス。
【請求項１１】
前記インターフェースは、前記コントローラからデバイス選択信号を受信するための入力ポートを有し、前記デバイス選択信号は、前記デバイスが選択されたかまた非選択とされたかどうかを示す、
請求項１記載の不揮発性半導体メモリデバイス。
【請求項１２】
前記命令処理ユニットは、前記デバイス選択信号が前記デバイスを選択したことを示すときでも、前記クロック制御回路を前記第２のオペレーション状態へ切り換えることを可能とする、
請求項１１記載の不揮発性半導体メモリデバイス。
【請求項１３】
前記命令処理ユニットは、前記デバイスが非選択とされたことを、前記デバイス選択信号が示さない限り、前記クロック制御回路が前記第２のオペレーション状態へ切り換わるのを防止する、
請求項１１記載の不揮発性半導体メモリデバイス。
【請求項１４】
前記基準クロックが前記入力クロック信号をトラッキングする場合、前記モジュールはユニット時間につき第１の平均数の信号遷移を遂行し、かつ、
前記基準クロックが前記入力クロック信号から切り離された場合、前記モジュールはユニット時間につき前記第１の平均数の信号遷移より少ない、ユニット時間につき第２の平均数の信号遷移を遂行する、
請求項１記載の不揮発性半導体メモリデバイス。
【請求項１５】
前記コントローラ発行の前記命令は、エンコードされ、
前記命令処理ユニットは、デコーダを含み、かつ、
前記コントローラ発行の特定の命令を認識するために、前記デコーダは、前記特定の命令をデコードする  
請求項１記載の不揮発性半導体メモリデバイス。
【請求項１６】
前記消去命令は、ＢＬＯＣＫ  ＥＲＡＳＥ命令である、請求項１記載の不揮発性半導体メモリデバイス。
【請求項１７】
当該不揮発性半導体メモリデバイスが、ＮＡＮＤフラッシュメモリ・デバイスとしてインプリメントされる、請求項１記載の不揮発性半導体メモリデバイス。
【請求項１８】
前記コントローラ発行の前記命令を認識するために、前記命令処理ユニットは、少なくとも一つのレジスタに前記データラインを経て受信される情報をロードし、かつ前記情報を前記命令にデコードする、
請求項１記載の不揮発性半導体メモリデバイス。
【請求項１９】
不揮発性半導体メモリデバイスであって：
−  入力クロック信号を提供するための第１の手段と；
−  フィードバックループ構造の回路構成要素を有し、かつ基準クロックによってドライブされる第２の手段と；
−  前記基準クロックが前記入力クロック信号をトラッキングする第１のオペレーション状態と、前記基準クロックが前記入力クロック信号から切り離された第２のオペレーション状態との間で制御可能に切り換えをするための第３の手段と；
−  コントローラ発行の消去命令を含む命令を認識し、前記消去命令を認識することに応答して前記第３の手段の前記オペレーション状態を変化させるための第４の手段と；
を有し、
−  前記基準クロックが前記入力クロック信号をトラッキングする場合、前記第２の手段はパワーの第１の量を消費し、かつ、前記基準クロックが前記入力クロック信号から切り離された場合、前記第２の手段はパワーの前記第１の量より少ないパワーの第２の量を消費する、
不揮発性半導体メモリデバイス。
【請求項２０】
入力クロック信号が提供され、かつ、フィードバックループ構造の、基準クロックによってドライブされる回路構成要素を有するモジュールを含む不揮発性半導体メモリデバイスによってインプリメントされる方法であって：
−  前記デバイスの第１のオペレーション状態において前記入力クロック信号に追従するようにし、かつ、前記デバイスの第２のオペレーション状態において前記入力クロック信号から切り離されるようにする、前記基準クロックを生成するステップであって、前記基準クロックが前記入力クロック信号を追従する場合、前記モジュールはパワーの第１の量を消費し、かつ、前記基準クロックが前記入力クロック信号から切り離された場合、前記モジュールはパワーの前記第１の量が消費されるより、少ないパワーの第２の量を消費するところのステップと；
−  コントローラから受信される消去命令を認識することに応答して、前記第１のオペレーション状態から前記第２のオペレーション状態に切り換えるために前記デバイスを作動させるステップと；
を有する方法。
【請求項２１】
システムであって：
−  マスタークロック信号を出し、かつ消去命令を含む命令を出すコントローラと；
−  不揮発性半導体メモリデバイスとを有し、
該不揮発性半導体メモリデバイスは：
−  インターフェースを有し、
該インターフェースは：
−  前記マスタークロック信号に関連する入力クロック信号を受信するための入力ポートと；
−  前記コントローラ発行の前記命令を受信するための一組のデータラインと；
−  フィードバックループ構造の回路構成要素を有する、基準クロックによってドライブされる、モジュールと；
−  前記基準クロックが前記入力クロック信号をトラッキングする第１のオペレーション状態と、前記基準クロックが前記入力クロック信号から切り離される第２のオペレーション状態との間で制御可能に切り換えすることが可能なクロック制御回路と；
−  前記コントローラ発行の前記命令を認識し、かつ前記消去命令を認識することに応答して、前記クロック制御回路を、前記第１のオペレーション状態から前記第２のオペレーション状態に切り換える命令処理ユニットと；
を有し、
−  前記基準クロックが前記入力クロック信号をトラッキングする場合、前記モジュールはパワーの第１の量を消費し、かつ、前記基準クロックが前記入力クロック信号から切り離された場合、前記モジュールはパワーの前記第１の量より少ないパワーの第２の量を消費する、
システム。
【請求項２２】
コンピュータ可読の命令を有するコンピュータ可読の記憶媒体であって、命令が処理された場合：
前記デバイスの第１のオペレーション状態の場合に入力クロック信号に追従するように、かつ、前記デバイスの第２のオペレーション状態の場合に前記入力クロック信号から切り離されるように、基準クロックを生成するステップであって、前記基準クロックが前記入力クロック信号に追従する場合、パワーの第１の量が、前記基準クロックによってドライブされるフィードバックループ構造の回路構成要素を有するモジュールによって消費され、かつ、前記基準クロックが前記入力クロック信号から切り離された場合、前記モジュールはパワーの前記第１の量より少ないパワーの第２の量を消費するところのステップ；および、
−  コントローラから受信される消去命令を認識することに応答して、前記デバイスを、前記第１のオペレーション状態から前記第２のオペレーション状態に切り換えるようにするステップ；
の機能を有する不揮発性半導体メモリデバイスを提供するために使用される、コンピュータ可読の命令を有するコンピュータ可読の記憶媒体。
【請求項２３】
コントローラ発行の、消去命令を含む、命令を受信するためのインターフェースと；
回路コンポーネントを有し、かつターミナルを有する機能モジュールと；
ノードと；
ターミナルが前記ノードに電気的に接続される第１のオペレーション状態と、前記ターミナルが前記ノードに電気的に切り離される第２のオペレーション状態との間で制御可能に切り換えをすることが可能な、スイッチ切り換え可能な回路であって、前記ノードは、前記スイッチ切り換え可能な回路が前記第１のオペレーション状態の場合、前記機能モジュールのための信号が通信されるよう通過させるところのスイッチ切り換え可能な回路と；
前記コントローラ発行の前記命令を認識し、かつ前記消去命令を認識することに応答して、前記スイッチ切り換え可能な回路を、前記第１のオペレーション状態から前記第２のオペレーション状態に切り換える命令処理ユニットと；
を有する不揮発性半導体メモリデバイス。
【請求項２４】
前記回路コンポーネントがフィードバックループ構造であり、
前記機能モジュールのための前記信号は、ターミナルが前記ノードに電気的に接続されている場合、前記機能モジュールの同期オペレーションのための入力クロック信号を有する、
請求項２３記載の不揮発性半導体メモリデバイス。
【請求項２５】
前記命令処理ユニットが前記消去命令を認識することに応答して、前記デバイスがビジーであることを示す信号を出力するための制御回路、を更に有する請求項２４記載の不揮発性半導体メモリデバイス
【請求項２６】
前記命令処理ユニットは、前記消去命令を認識することに応答して、消去動作を開始する、請求項２４記載の不揮発性半導体メモリデバイス。
【請求項２７】
前記消去動作が終了した後、前記命令処理ユニットは、前記スイッチ切り換え可能な回路を、前記第１のオペレーション状態に切換復帰させる、請求項２６記載の不揮発性半導体メモリデバイス。
【請求項２８】
前記命令処理ユニットは、前記スイッチ切り換え可能な回路を、前記消去動作が終了する前に、前記第１のオペレーション状態に切換復帰させる、
請求項２６記載の不揮発性半導体メモリデバイス。
【請求項２９】
複数の不揮発性メモリ・セルを有し、
前記命令処理ユニットは、少なくともいくつかの前記不揮発性メモリ・セルが消去された後、前記スイッチ切り換え可能な回路を前記第１のオペレーション状態に切換復帰させる、
請求項３８記載の不揮発性半導体メモリデバイス。
【請求項３０】
前記機能モジュールの前記回路構成要素は、前記ターミナルでの信号に基づいて、同期クロック信号を生成するクロック同期回路をインプリメントする、
請求項２４記載の不揮発性半導体メモリデバイス。
【請求項３１】
前記コントローラ発行の前記命令は、異なる命令を有し、かつ、処理ユニットは、更に前記スイッチ切り換え可能な回路を、前記コントローラによって出された前記異なる命令を認識することに応答して、前記オペレーション状態から前記第２のオペレーション状態へ切り換える、
請求項２４記載の不揮発性半導体メモリデバイス。
【請求項３２】
複数の不揮発性メモリ・セルを更に有し、
前記異なる命令は、少なくともいくつかの前記不揮発性メモリ・セルをプログラムすることに対する命令である、
請求項３１記載の不揮発性半導体メモリデバイス。
【請求項３３】
前記インターフェースは、前記コントローラからデバイス選択信号を受信するための入力ポートを有し、前記デバイス選択信号は、前記デバイスが選択されたかまた非選択とされたかを示す、
請求項２４記載の不揮発性半導体メモリデバイス。
【請求項３４】
前記コントローラ発行の前記命令は、符号化信号にエンコードされ、
前記命令処理ユニットは、特定の符号化信号が前記消去命令にエンコードされた場合、前記消去命令を前記特定の符号化信号から抽出するデコーダを有する、
請求項２４記載の不揮発性半導体メモリデバイス。
【請求項３５】
前記消去命令は、ＢＬＯＣＫ  ＥＲＡＳＥ命令である、
請求項２３記載の不揮発性半導体メモリデバイス。
【請求項３６】
当該不揮発性半導体メモリデバイスは、ＮＡＮＤフラッシュメモリ・デバイスとしてインプリメントされる、
請求項２４記載の不揮発性半導体メモリデバイス。
【請求項３７】
前記コントローラ発行の前記命令を認識するために、前記命令処理ユニットは、前記インターフェースを経て受信される情報を少なくとも一つのレジスタにロードし、かつ、前記命令に前記情報をデコードする、
請求項２４記載の不揮発性半導体メモリデバイス。
【請求項３８】
ノード並びに回路構成要素およびターミナルを有する機能モジュールを含む不揮発性半導体メモリデバイスによってインプリメントされた方法であって：
−  コントローラから受信された消去命令を認識することに応答して、第１のオペレーション状態から第２のオペレーション状態に前記デバイスを切り換えるステップと；
−  前記デバイスが前記第１のオペレーション状態にある場合、前記ノードにターミナルを電気的に接続するステップと；
−  前記デバイスが、前記第２のオペレーション状態の場合、前記ノードからターミナルを電気的に分離するステップと；
を有する方法。
【請求項３９】
コンピュータ可読の命令を有するコンピュータ可読の記憶媒体であって、命令が処理された場合：
−  コントローラから受信される消去命令を認識することに応答して、第１のオペレーション状態から第２のオペレーション状態へ切り換えるステップ；
−  前記デバイスが前記第１のオペレーション状態にある場合、前記ノードにターミナルを電気的に接続するステップ；および、
−  前記デバイスが前記第２のオペレーション状態にある場合、前記ノードからターミナルを電気的に分離するステップ；
の機能を有する、ノード並びに回路構成要素およびターミナルを含む機能モジュールを有する不揮発性半導体メモリデバイスを形成するために使用される、コンピュータ可読の命令を有するコンピュータ可読の記憶媒体。
【請求項４０】
システムであって、
−  消去命令を含む命令を出すコントローラと；
−  不揮発性半導体メモリデバイスと；
を有し、前記不揮発性半導体メモリデバイスは、
−  コントローラ発行の、消去命令を含む命令を受信するためのインターフェースと；
−  回路構成要素を有し、かつターミナルを有する機能モジュールと；
−  ノードと；
−  ターミナルが前記ノードに電気的に接続される第１のオペレーション状態と、前記ターミナルが前記ノードに電気的に切り離される第２のオペレーション状態との間で制御可能に切り換えをすることが可能な、スイッチ切り換え可能な回路であって、前記ノードは、前記スイッチ切り換え可能な回路が前記第１のオペレーション状態の場合、前記機能モジュールのための信号が通信されるよう通過させるところのスイッチ切り換え可能な回路と；
−  前記コントローラ発行の前記命令を認識し、かつ前記消去命令を認識することに応答して、前記スイッチ切り換え可能な回路を、前記第１のオペレーション状態から前記第２のオペレーション状態に切り換える命令処理ユニットと；
を有するシステム。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
【特許文献１】米国特許出願第１１／７７９，６８５号（発明の名称：フラッシュメモリに対する部分的なブロック消去アーキテクチャ）
【特許文献２】米国特許第５，７０８，６１１号明細書
【特許文献３】米国特許第５，７９６，６７３号明細書
【特許文献４】米国特許第５，９０３，４９６号明細書
【特許文献５】米国特許第６，０２６，４６５号明細書
【特許文献６】米国特許第６，０８７，８６８号明細書
【特許文献７】米国特許第６，４３８，０６０号明細書
【特許文献８】米国特許第６，４４２，６４４号明細書
【特許文献９】米国特許第６，５７０，７９１号明細書
【特許文献１０】米国特許第６，６０５，９６９号明細書
【特許文献１１】米国特許第６，７９１，８８９号明細書
【特許文献１２】米国特許第６，８０９，９９０号明細書
【特許文献１３】米国特許第６，８５０，４５８号明細書
【特許文献１４】米国特許第７，０７８，９５０号明細書
【特許文献１５】米国特許第７，０９６，２８３号明細書
【特許文献１６】米国特許第７，１７７，２０８号明細書
【特許文献１７】米国特許第７，２２７，３８３号明細書
【特許文献１８】米国特許第７，２９８，６７０号明細書
【特許文献１９】米国特許第５，４５２，２５９号明細書
【特許文献２０】米国特許第５，４７３，５６３号明細書
【特許文献２１】米国特許第５，５２６，３１１号明細書
【特許文献２２】米国特許第５，５４１，８７９号明細書
【特許文献２３】米国特許第５，５４６，３４１号明細書
【特許文献２４】米国特許第５，７７８，４１９号明細書
【特許文献２５】米国特許第５，８０６，０７０号明細書
【特許文献２６】米国特許第６，０９１，６６０号明細書
【特許文献２７】米国特許第６，１４８，３６３号明細書
【特許文献２８】米国特許第６，３１７，８１２号明細書
【特許文献２９】米国特許第６，７１５，０４４号明細書
【特許文献３０】米国特許第７，０３１，２２１号明細書
【特許文献３１】米国特許第６，０５２，３３１号明細書
【特許文献３２】米国特許第６，７０７，７４７号明細書
【特許文献３３】米国特許第６，８４２，３９６号明細書
【特許文献３４】米国特許第６，６９６，８６５号明細書
【特許文献３５】米国特許第５，９７３，５５２号明細書
【特許文献３６】米国特許第７，２９２，０６１号明細書
【特許文献３７】米国特許出願第２００２−０１２２３４７号明細書
【特許文献３８】米国特許出願第２００６−００４４０２９号明細書
【特許文献３９】米国特許出願第２００７−００５８４８０号明細書
【特許文献４０】米国特許出願第２００７−０２５８２９５号明細書
【特許文献４１】米国特許出願第２００７−０１５３５７６号明細書
【特許文献４２】米国特許出願第２００８−０１９８６８２号明細書
【特許文献４３】米国特許出願第２００８−０２２６００４号明細書
【特許文献４４】米国特許出願第２００７−００９６７７４号明細書
【特許文献４５】米国特許出願第２００８−０１６８２９６号明細書
【特許文献４６】米国特許出願第２００８−０２０１５８８号明細書
【特許文献４７】米国特許出願第２００６−０１１９９９１号明細書
【特許文献４８】米国特許出願第２００４−００２７８６６号明細書
【特許文献４９】米国特許出願第２００４−０１４８４８２号明細書
【特許文献５０】米国特許出願第２００５−０２３２００８号明細書
【特許文献５１】米国特許出願第２００７−００７６５０２号明細書
【特許文献５２】米国特許出願第２００７−０１０９８３３号明細書
【特許文献５３】米国特許出願第２００７−０２７９１１２Ａ１号明細書
【特許文献５４】米国特許出願第２００５−０１０５３６３Ａ１号明細書
【特許文献５５】米国特許出願第２００１−００１０６５０Ａ１号明細書
【特許文献５６】米国特許出願第２００８−００８８３５８号明細書
【特許文献５７】米国特許出願第２００９−０１６４８３０Ａ１号明細書
【特許文献５８】米国特許出願第２００９−０２５９８７３Ａ１号明細書
【特許文献５９】米国特許出願第２００８−０２１９０５３号明細書
【特許文献６０】米国特許出願第６１／０１５，３６６号明細書
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
【非特許文献１】「Ｏｐｅｎ  ＮＡＮＤ  Ｆｌａｓｈ  Ｉｎｔｅｒｆａｃｅ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ」、Ｒｅｖｉｓｉｏｎ  ２．０、２００８年２月２７日
【非特許文献２】Ｅｌｐｉｄａ  Ｍｅｍｏｒｙ，Ｉｎｃ．，Ｐｒｅｌｉｍｉｎａｒｙ  Ｄａｔａ  Ｓｈｅｅｔ  Ｅ１１２８Ｅ１０（Ｖｅｒ  １．０），”１Ｇ  ｂｉｔｓ  ＤＤＲ３  ＳＤＲＡＭ“，ｈｔｔｐ：／／ｅｌｐｉｄａ．ｃｏｍ，Ａｕｓｔｕｓｔ  ２００７，Ｊａｐａｎ，１３０  ｐａｇｅ．
【非特許文献３】Ｊｉｍ  ＣＯＯＫＥ，Ｍｉｃｒｏｎ  Ｔｅｃｈ．  Ｉｎｃ．，ＣｏｍｍｓＤｅｓｉｇｎ−Ｆｌａｓｈ  ｍｅｍｏｒｙ  １０１：Ａｎ  Ｉｎｔｒｏｄｕｃｔｉｏｎ  ｔｏ  ＮＡＮＤ  ｆｌａｓｈ，０３／３１／２００８，１２  ｐｇｓ，ｈｔｔｐ：／／ｗｗｗ．ｃｏｍｍｓｄｅｓｉｇｎ．ｃｏｍ／ｓｈｏｗ／Ａｒｔｉｃｌｅ．ｊｈｔｍｌ？ａｒｔｉｃｌｅＩＤ＝１８３７００９５７．
【非特許文献４】Ｍｉｃｒｏｎ  Ｔｅｃｈｎｏｌｏｇｙ  Ｉｎｃ．，“Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ（ＤＤＲ）ＳＤＲＡＭ”，１Ｇｂ：ｘ４，ｘ８，ｘ１６  ＤＤＲ  ＳＤＲＡＭ，Ｒｅｖ．Ａ  ５／０７，ｃｏｐｙ  ｒｉｇｈｔ  ２００３  Ｍｉｃｒｏｎ  Ｔｅｃｈｎｏｌｏｇｙ  Ｉｎｃ．，８１  ｐａｇｅｓ．
【非特許文献５】Ｍｉｃｒｏｎ  Ｔｅｃｈｎｏｌｏｇｙ  Ｉｎｃ．，“ＮＡＮＤ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ”，４Ｇｂ，８Ｇｂ，  ａｎｄ  １６Ｇｂ  ｘ８  ＮＡＮＤ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ，Ｒｅｖ．Ｂ  ２／０７，ｃｏｐｙ  ｒｉｇｈｔ  ２００６  Ｍｉｃｒｏｎ  Ｔｅｃｈｎｏｌｏｇｙ  Ｉｎｃ．，８１  ｐａｇｅｓ．
【非特許文献６】Ｂｕｓｉｎｅｓｓ  Ｗｉｒｅ，“ＯＮＦｉ  Ｂｒｅａｋｓ  Ｓｐｅｅｄ  Ｂａｒｒｉｅｒ  ｆｏｒ  ＮＡＮＤ  Ｆｌａｓｈ”，Ｎｏｖｅｍｂｅｒ  １４，２００７，ｃｏｐｙ  ｒｉｇｈｔ  Ｂｕｓｉｎｅｓｓ  Ｗｉｒｅ  ２００７，３  ｐａｇｅｓ．
【非特許文献７】ＯＮＦＩ  Ｗｏｒｋｇｒｏｕｐ，“Ｏｐｅｎ  ＮＡＮＤ  Ｆｌａｓｈ  Ｉｎｔｅｒｆａｃｅ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ”，Ｒｅｖｉｓｉｏｎ  １．０，Ｄｅｃｅｍｂｅｒ  ２８，２００６，１０６  ｐａｇｅｓ．
【非特許文献８】ＯＮＦＩ  Ｗｏｒｋｇｒｏｕｐ，“Ｏｐｅｎ  ＮＡＮＤ  Ｆｌａｓｈ  Ｉｎｔｅｒｆａｃｅ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ”，Ｒｅｖｉｓｉｏｎ  ２．０，Ｆｅｂｒｕａｒｙ  ２７，  ２００８，１７４  ｐａｇｅｓ．
【非特許文献９】Ｓａｍｓｕｎｇ  Ｅｌｅｃｔｒｏｎｉｃｓ，ＤＤＲ２  ＳＤＲＡＭ，Ｄｅｖｉｃｅ  Ｏｐｅｒａｔｉｎｇ  ＆  Ｔｉｍｉｎｇ  Ｄｉａｇｒａｍ，Ｄｅｖｉｃｅ  Ｏｐｅｒａｔｉｏｎｓ，ＤＤＲ２  ＳＤＲＡＭ，Ｍａｙ  ２００７，４６  ｐａｇｅｓ．
【非特許文献１０】Ｓａｍｓｕｎｇ  Ｅｌｅｃｔｒｏｎｉｃｓ，１Ｇｂ  Ｑ−ｄｉｅ  ＤＤＲ２  ＳＤＲＡＭ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ，６０ＦＢＧＡ  ＆  ８４ＦＢＧＡ  ｗｉｔｈ  Ｐｂ−Ｆｒｅｅ  ＆  Ｈａｌｏｇｅｎ−Ｆｒｅｅ，（ＲｏＨＳ  ｃｏｍｐｌｉａｎｔ），Ｒｅｖ．１．０，Ｓｅｐｔｅｍｂｅｒ  ２００７，４４  ｐａｇｅｓ．
【非特許文献１１】ＴＡＫＥＵＣＨＩ  ｅｔ  ａｌ．，Ａ  ５６−ｎｍ  ＣＭＯＳ  ９９−ｍｍ２  ８−Ｇｂ  Ｍｕｌｔｉ−Ｌｅｖｅｌ  ＮＡＮＤ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｗｉｔｈ  １０−ＭＢ／ｓ  Ｐｒｏｇｒａｍ  Ｔｈｒｏｕｇｈｐｕｔ，ＩＥＥＥ  Ｊ．ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．４２，Ｎｏ．１，Ｊａｎｕａｒｙ  ２００７，ｐｇｓ．２１９−２３２
【非特許文献１２】Ｊａｍｅｓ  Ｔ．ＫＡＯ  ｅｔ  ａｌ．，Ｄｕａｌ−Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ  Ｔｅｃｈｎｉｑｕｅｓ  ｆｏｒ  Ｌｏｗ−Ｐｏｗｅｒ  Ｄｉｇｉｔａｌ  Ｃｉｒｃｕｉｔｓ，ＩＥＥＥ  Ｊ．ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．３５，Ｎｏ．７，Ｊｕｌｙ  ２０００，ｐｇｓ．１００９−１０１８
【非特許文献１３】“ＨｙｐｅｒＴｒａｎｓｐｏｒｔ  Ｉ／Ｏ  Ｌｉｎｋ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ”，Ｒｅｖｉｓｉｏｎ  ２．００ｂ，Ｄｏｃｕｍｅｎｔ  ＃  ＨＴＣ２００３１２１７−００３６−００１０，ｃｏｐｙ  ｒｉｇｈｔ  ２００１−２００５  ＨｙｐｅｒＴｒａｎｓｐｏｒｔ  Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｎｓｏｒｔｉｕｍ，Ａｐｒｉｌ  ２７，２００５，３２５  ｐａｇｅｓ．
【非特許文献１４】“ＩＥＥＥ  Ｓｔａｎｄａｒｄ  ｆｏｒ  Ｈｉｇｈ−Ｂａｎｄｗｉｄｔｈ  Ｍｅｍｏｒｙ  Ｉｎｔｅｒｆａｃｅ  Ｂａｓｅｄ  ｏｎ  Ｓｃａｌａｂｌｅ  Ｃｏｈｅｒｅｎｔ  Ｉｎｔｅｒｆａｃｅ（ＳＣＩ）Ｓｉｇｎａｌｉｎｇ  Ｔｅｃｈｎｏｌｏｇｙ（ＲａｍＬｉｎｋ）”，ＩＥＥＥ  Ｓｔａｎｄａｒｓ  Ｂｏａｒｄ  ０３／１９／１９９６，９８  ｐａｇｅｓ．
【非特許文献１５】ＦＢＤＩＭＭ−“ＤＤＲ２  Ｆｕｌｌｙ  Ｂｕｆｆｅｒｅｄ  ＤＩＭＭ”２４０ｐｉｎ  ＦＢＤＩＭＭｓ  ｂａｓｅｄ  ｏｎ  ５１２Ｍｂ  Ｃ−ｄｉｅ（ＲｏＨＳ  ｃｏｍｐｌｉａｎｔ）−ＤＤＲ２  ＳＤＲＡＭ，Ｒｅｖ．１．３−Ｓｅｐ．２００６，Ｓａｍｓｕｎｇ  Ｅｌｅｃｔｒｏｎｉｃｓ，３２  ｐａｇｅｓ．
【非特許文献１６】“ＨｙｐｅｒＴｒａｎｓｐｏｒｔ  Ｉ／Ｏ  Ｌｉｎｋ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ”，Ｒｅｖｉｓｉｏｎ  ３．００，Ｄｏｃｕｍｅｎｔ  ＃  ＨＴＣ２００５１２２２−００４６−０００８，ｃｏｐｙ  ｒｉｇｈｔ  ２００１−２００６  ＨｙｐｅｒＴｒａｎｓｐｏｒｔ  Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｎｓｏｒｔｉｕｍ，４／２１／２００６，４２８  ｐａｇｅｓ．
【非特許文献１７】Ｊｏｈｎ  Ｇ．  ＭＡＮＥＡＴＩＳ，“Ｌｏｗ−Ｊｉｔｔｅｒ  Ｐｒｏｃｅｓｓ−Ｉｎｄｅｐｅｎｄｅｎｔ  ＤＬＬ  ａｎｄ  ＰＬＬ  Ｂａｓｅｄ  ｏｎ  Ｓｅｌｆ−Ｂｉａｓｅｄ  Ｔｅｃｈｎｉｑｕｅｓ”，ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．３１，Ｎｏ．１１，Ｎｏｖ．１９９６，ｐａｇｅｓ  １７２３−１７３２．
【非特許文献１８】Ｉｎｔｅｌ，“Ｃｌｏｃｋｉｎｇ−Ｌｅｃｔｕｒｅ  ２  ａｎｄ  ３，Ｐｕｒｐｏｓｅ−Ｃｌｏｃｋｉｎｇ  Ｄｅｓｉｇｎ  Ｔｏｐｉｃｓ”，ｈｔｔｐ：／／ｄｏｗｎｌｏａｄ．ｉｎｔｅｌ．ｃｏｍ／ｅｄｕｃａｔｉｏｎ／ｈｉｇｈｅｒｅｄ／ｓｉｇｎａｌ／ＥＬＣＴ８６５／Ｃｌａｓｓ２＿３＿４＿Ｃｌｏｃｋｉｎｇ．ｐｐｔ，１２／４／２００２，４２  ｐａｇｅｓ．
【非特許文献１９】“ＨｙｐｅｒＴｒａｎｓｐｏｒｔ  Ｉ／Ｏ  Ｌｉｎｋ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ”，Ｒｅｖｉｓｉｏｎ  ３．００ａ，Ｄｏｃｕｍｅｎｔ  ＃  ＨＴＣ２００５１２２２−００４６−００１７，ｃｏｐｙ  ｒｉｇｈｔ  ２００１−２００６  ＨｙｐｅｒＴｒａｎｓｐｏｒｔ  Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｎｓｏｒｔｉｕｍ，１１／２２／２００６，４４３  ｐａｇｅｓ．
【非特許文献２０】Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｅａｒｃｈ  Ｒｅｐｏｒｔ  ｏｆ  ｃｏｒｒｅｓｐｏｎｄｉｎｇ  ｉｎｔｅｒｎａｔｉｏｎａｌ  Ａｐｐｌｉｃａｔｉｏｎ  Ｎｏ．ＰＣＴ／ＣＡ２００８／００１６２３  ｍａｉｌｅｄ  ｏｎ  Ｎｏｖｅｍｂｅｒ  ２０，２００８，３  ｐａｇｅｓ．
【非特許文献２１】Ｗｒｉｔｔｅｎ  Ｏｐｉｎｉｏｎ  ｏｆ  ｔｈｅ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｅａｒｃｈｉｎｇ  Ａｕｔｈｏｒｉｔｙ  ｏｆ  ｃｏｒｒｅｓｐｏｎｄｉｎｇ  ｉｎｔｅｒｎａｔｉｏｎａｌ  Ａｐｐｌｉｃａｔｉｏｎ  Ｎｏ．ＰＣＴ／ＣＡ２００８／００１６２３  ｍａｉｌｅｄ  ｏｎ  Ｎｏｖｅｍｂｅｒ  ２０，  ２００８，３  ｐａｇｅｓ．
【非特許文献２２】Ｙ．ＮＡＫＡＧＯＮＭＥ  ｅｔ  ａｌ．，“Ｒｅｖｉｅｗ  ａｎｄ  ｆｕｔｕｒｅ  ｐｒｏｓｐｅｃｔｓ  ｏｆ  ｌｏｗ−ｖｏｌｔａｇｅ  ＲＡＭ  ｃｉｒｃｕｉｔｓ”，ＩＢＭ  Ｊ．ＲＥＳ．＆  ＤＥＶ．，ＶＯＬ．４７，ＮＯ．５／６，Ｓｅｐｔｅｍｂｅｒ／Ｎｏｖｅｍｂｅｒ  ２００３，ｐａｇｅｓ  ５２５−５５２
【非特許文献２３】Ｊ．ＫＡＯ，“Ｐａｒｔ  ＩＩ  Ｌｅａｋａｇｅ  Ｒｅｄｕｃｔｉｏｎ  Ｔｅｃｈｎｉｑｕｅｓ”，ＩＣＣＡＤ  ２００２，５０  ｐａｇｅｓ．