【事件の表示】
　特願２００２−３１８９１０「半導体集積回路及びその半導体基板」拒絶査定不服審判事件〔平成１６年５月２７日出願公開、特開２００４−１５３１７５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１４年１０月３１日の特許出願であって、平成２０年９月１日付けの拒絶理由通知に対して同年１１月１０日に意見書及び手続補正書が提出されたが、平成２１年１月７日付けで拒絶査定がなされた。
　それに対して、同年２月１２日に拒絶査定不服審判が請求されるとともに、同年３月１６日に手続補正書が提出され、その後、平成２２年１１月８日付けで審尋がなされ、同年１２月９日に回答書が提出された。
　
第２．補正の適否について
　平成２１年３月１６日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の明細書の特許請求の範囲の請求項１１〜１４を削除するものであるから、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第１号に掲げる請求項の削除を目的とするものに該当する。
　また、本件補正が特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たすことは明らかである。
　したがって、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものであるから、適法になされたものである。
　
第３．本願発明
　上記第２．において検討したとおり、本件補正は適法になされたものであるから、本願の請求項１〜１０に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜１０に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される次のとおりのものである。
　
　「【請求項１】
　第１導電型半導体で構成される支持基板と、
　前記支持基板に接して前記支持基板上の全面に形成され、前記支持基板よりも抵抗率が低い半導体層と、
　前記半導体層に素子分離膜を挟んで形成された第１及び第２の回路部と、
を有することを特徴とする半導体集積回路。」
　
第４．引用刊行物に記載された発明
１．本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２０００−３１３８１号公報（以下「引用例」という。）には、図９〜１５とともに以下の記載がある（なお、下線は当合議体が付加したものである。以下同じ。）。
　
ａ．「【０００１】
【発明の属する技術分野】
この発明は、ディジタル回路とアナログ回路を１チップ上に混載した半導体集積回路において、特にディジタル回路とアナログ回路間の雑音干渉を低減した半導体集積回路に関するものである
【０００２】
【従来の技術】半導体微細加工技術の発展に伴い、従来は別々のチップで構成されていた、ディジタル回路（論理回路，記憶素子など）とアナログ回路（Ａ／Ｄ，Ｄ／Ａ変換器，音声増幅器など）を１つのチップ上に混載した半導体集積回路が製造されている。これにより、部品点数、実装面積の削減が可能となり、機器の小型化，省電力化を推し進めることが可能となる。
【０００３】図１３にディジタル回路とアナログ回路を１チップ上に混載した半導体集積回路の平面図の一例を示す。この図において、１がディジタル回路部、２がアナログ回路部である。ディジタル回路部１とアナログ回路部２は、相互に制御／信号配線で結線されているが、通常、ディジタル回路部１，アナログ回路部２の電源はそれぞれ独立して外部から供給される。
【０００４】
図１４に、図１３のＡ−Ａ′での断面の模式図を示す。この図において、３はシリコン基板（通常Ｐ型）、４はシリコン基板と同じ伝導型であるシリコンのエピタキシャル成長層である（厚さは１〜１０μｍ、比抵抗は５〜１５Ω・ｃｍ程度で厚み方向に対しては一定値）。
　
ｂ．「【０００７】従来のディジタル回路とアナログ回路を１チップ上に混載した半導体集積回路は以上のように構成されている。図１４および図１５に示す構造では、シリコンエピタキシャル成長層４の厚さが１〜１０μｍ程度と薄いため、その下部の低抵抗シリコン基板３を介して、アナログ回路ＧＮＤとディジタル回路ＧＮＤは、ディジタル回路部Ｐウエル→シリコンエピタキシャル層→シリコン基板→シリコンエピタキシャル層→アナログ回路部Ｐウエルという経路で接続されるため、ディジタル／アナログＧＮＤ間抵抗は非常に低くなっている。
【０００８】ディジタル回路部１では、クロックに同期して多数のトランジスタがオン／オフし、瞬間的に電源／ＧＮＤ間に大電流が流れ、ディジタル回路部ＧＮＤ電位が変動しやすい。
従来技術では、アナログ回路ＧＮＤとディジタル回路ＧＮＤ間の抵抗が非常に低いため、アナログ回路部ＧＮＤ電位もディジタル回路部ＧＮＤ電位の変動の影響を受けて電位変動が生じてしまう。このアナログ回路部ＧＮＤ電位の変動が雑音となってアナログ信号に付加され、アナログ回路部の電気的特性を劣化させてしまうという問題点があった
　
ｃ．「【００１２】
一方、低抵抗シリコン基板のかわりに比較的高抵抗（シリコンエピタキシャル成長層と同程度；比抵抗５〜２０Ω・ｃｍ程度）のシリコン基板を使用した場合、低抵抗シリコン基板を介した抵抗が低い接続経路がなくなり、ディジタル回路部とアナログ回路部のＧＮＤ間抵抗が大きくなるため、ディジタル／アナログ間での雑音の干渉は減少する。しかし、この場合にはシリコン基板の比抵抗が高いため、ラッチアップ耐量が低下する。従って、ラッチアップ耐量を確保するために、ディジタル回路部のトランジスタの集積度を高くすることが困難となる欠点が生じる
【００１３】
この発明は上記のような問題点を解決するためになされたものであり、ディジタル回路とアナログ回路を１チップ上に混載した半導体集積回路において、アナログ／ディジタル間で雑音の干渉を抑制し、高集積度の半導体集積回路を安価に製造することを目的とする
　
ｄ．「【００５４
】実施の形態７．図９はこの発明による、Ｎウエル領域とＰウエル領域を独立にレイアウト設計してマスクデータを生成する方法で作製した、ディジタル回路とアナログ回路を１チップ上に混載した半導体集積回路の断面構造の模式図の一例である
【００５５】
図９において、３はシリコン基板（比抵抗：０．１Ω・ｃｍ以下）、４−１はシリコン基板と同じ伝導型であるシリコンの高抵抗エピタキシャル成長層、４−１（審決注：「４」の誤記）はシリコン基板と同じ伝導型であるシリコンのエピタキシャル成長層である。ここで、高抵抗エピタキシャル成長層４−１の比抵抗値は、エピタキシャル成長層よりも高い値である（例えば、エピタキシャル成長層４の比抵抗が５〜１５Ω・ｃｍの場合、高抵抗エピタキシャル成長層４−１は２０Ω・ｃｍとする。
５−１はディジタル回路のＮウエル、５−２はアナログ回路部のＮウエル、６−１はディジタル回路のＰウエル、６−２はアナログ回路部のＰウエルである。Ｎウエルはｎ型の伝導型であり、ここにｐチャンネルのＭＯＳ型トランジスタを形成している。また、Ｐウエルはｐ型の伝導型であり、ここにｎチャンネルのＭＯＳ型トランジスタを形成している。
　
ｅ．「【００５６】
図１０はこの発明による、Ｎウエル領域とＰウエル領域のみレイアウト設計し、Ｐウエル領域はＮウエル領域を反転してマスクデータを生成する方法で作製した、ディジタル回路とアナログ回路を１チップ上に混載した半導体集積回路の模式図である。６はｐ型の伝導型であり、ここにｎチャンネルのＭＯＳ型トランジスタが形成されるＰウエルである。その他については、図９と同様である
【００５７】
上記の構成では、エピタキシャル成長層とシリコン基板の間に高抵抗エピタキシャル成長層があるため、従来例に示した構造と比較してディジタル回路部とアナログ回路のＧＮＤ間抵抗が大きくなる。そのため、ディジタル回路部でのトランジスタのオン／オフに伴い流れる電流によってディジタル部のＧＮＤ電位が変動した場合でも、アナログ回路のＧＮＤ電位の変動は抑制される。したがって、ディジタル部からの雑音の干渉を抑制できることになる。なお、ディジタル／アナログＧＮＤ間抵抗が大きい、すなわち、高抵抗ｐ領域の比抵抗値がシリコンエピタキシャル成長層よりも大きくなるほど雑音干渉の抑制効果は向上する
【００５８】この実施の形態に示した半導体集積回路では、トリプルウエル構造を用いた場合と比較して、Ｐウエル分離用のＮウエルを追加する必要がなく、レイアウト面積を小さくすることができる。これにより、ウエハ１枚あたりのチップ数が増加し、製造コストを低く押さえることができる。また、上記構造を形成するために、半導体集積回路の製造に用いるフォトリソグラフィのマスク枚数を増加させる必要がなく、製造コストを低く抑えることが可能となる。さらに、従来のトリプルウエル構造と比較して、ＰＮ接合による寄生容量の増加が少なく、回路の高速動作を妨げることも無い。」
　
ｆ．「【００５９】実施の形態８．図１１はこの発明による、Ｎウエル領域とＰウエル領域を独立にレイアウト設計してマスクデータを生成する方法で作製した、ディジタル回路とアナログ回路を１チップ上に混載した半導体集積回路の模式図である。
この半導体集積回路は、図９に示した半導体集積回路において、ディジタル回路部にのみ、シリコン基板に達するようディジタル回路部Ｐ領域１２を形成したものである。
【００６０】Ｐ領域１２を作製する方法の一例としては、ＮウエルおよびＰウエルを作製する前に、シリコンエピタキシャル成長層にドーピングされている不純物濃度と同程度のｐ型不純物をイオン注入する。その後、ＮウエルおよびＰウエルを形成する方法がある。
【００６１】図１２はこの発明による、Ｎウエル領域のみレイアウト設計し、Ｐウエル領域はＮウエル領域を反転してマスクデータを生成する方法で作製した、ディジタル回路とアナログ回路を１チップ上に混載した半導体集積回路の模式図である。６はｐ型の伝導型であり、ここにｎチャンネルのＭＯＳ型トランジスタが形成されるＰウエルである。その他については、図１１と同様である。
【００６２】
上記の構成では、アナログ回路部下部のシリコン基板とエピタキシャル成長層の間に高抵抗エピタキシャル成長層があるため、ディジタル回路部とアナログ回路のＧＮＤ間抵抗が大きくなる。
　
２．ここにおいて、「実施の形態７」についての００５６段落の「図１０はこの発明による・・・半導体集積回路の模式図である。６はｐ型の伝導型であり、ここにｎチャンネルのＭＯＳ型トランジスタが形成されるＰウエルである。その他については、図９と同様である。」という記載及び００５７段落の「上記の構成では、エピタキシャル成長層とシリコン基板の間に高抵抗エピタキシャル成長層があるため、従来例に示した構造と比較してディジタル回路部とアナログ回路のＧＮＤ間抵抗が大きくなる。」という記載、並びに「実施の形態８」についての００５９段落の「この半導体集積回路は、図９に示した半導体集積回路において、ディジタル回路部にのみ、シリコン基板に達するようディジタル回路部Ｐ領域１２を形成したものである。」という記載及び００６２段落の「上記の構成では、アナログ回路部下部のシリコン基板とエピタキシャル成長層の間に高抵抗エピタキシャル成長層があるため・・・」という記載から、図９に記載された半導体集積回路においては、「シリコン基板３」におけるアナログ回路部及びディジタル回路部の双方に、「高抵抗エピタキシャル成長層４−１」及び「エピタキシャル成長層４」が形成されているものと、換言すれば、「シリコン基板３」上の全面に「高抵抗エピタキシャル成長層４−１」が形成され、当該「高抵抗エピタキシャル成長層４−１」上の全面に「エピタキシャル成長層４」が記載されているものと認められる。
　
３．図９及び００５５段落の「５−１はディジタル回路のＮウエル、５−２はアナログ回路部のＮウエル、６−１はディジタル回路のＰウエル、６−２はアナログ回路部のＰウエルである。」という記載から、図９に記載された半導体集積回路において、「エピタキシャル成長層４」に「ディジタル回路」及び「アナログ回路部」が形成されていることは明らかである。
　そして、引用例においては、「○○回路」という語と「○○回路部」という語とが同じ意味で混在して使用されているので、これを「○○回路部」という語に統一して記述することにすると、図９には、エピタキシャル成長層４にディジタル回路部及びアナログ回路部が形成された半導体集積回路が記載されているものと認められる。
　
４．以上を総合すると、引用例には次の発明（以下「引用発明」という。）が記載されているものと認められる。
　「比抵抗が０．１Ω・ｃｍ以下であるシリコン基板３と、
　前記シリコン基板３上の全面に形成され、前記シリコン基板３と同じ伝導型で比抵抗が２０Ω・ｃｍである高抵抗エピタキシャル層４−１と、
　前記高抵抗エピタキシャル層４−１上の全面に形成され、比抵抗が５〜１５Ω・ｃｍであるエピタキシャル成長層４と、
　前記エピタキシャル成長層４に形成されたディジタル回路部及びアナログ回路部と、
　を有することを特徴とする半導体集積回路。」
　
第５．本願発明と引用発明との対比
１．引用発明の「シリコン基板３」が半導体で構成されていること、及び引用発明の「伝導型」と本願発明の「導電型」が同義であることは当業者にとって自明であるところ、引用発明における「シリコン基板３」の導電型（引用例の０００４段落の記載からみて、Ｐ型であることを想定しているものと解される。）を「第１導電型」ということとすると、引用発明の「前記シリコン基板３上の全面に形成され、前記シリコン基板３と同じ伝導型で比抵抗が２０Ω・ｃｍである高抵抗エピタキシャル層４−１」も「第１導電型」の半導体で構成されていることは明らかである。
　したがって、引用発明の「比抵抗が０．１Ω・ｃｍ以下であるシリコン基板３と、　前記シリコン基板３上の全面に形成され、前記シリコン基板３と同じ伝導型で比抵抗が２０Ω・ｃｍである高抵抗エピタキシャル層４−１」と本願発明の「第１導電型半導体で構成される支持基板」とは、「第１導電型半導体で構成される支持体」である点で一致する。
　
２．引用発明の「エピタキシャル成長層４」が半導体層であることは、当業者にとって自明である。
　また、引用発明における「高抵抗エピタキシャル層４−１」の「比抵抗」及び「エピタキシャル成長層４」の「比抵抗」は、各々「２０Ω・ｃｍ」及び「５〜１５Ω・ｃｍ」であるから、「エピタキシャル成長層４」が「高抵抗エピタキシャル層４−１」よりも「比抵抗」が低いことは明らかである。
　そして、引用発明の「比抵抗」と本願発明の「抵抗率」とが同義であることは当業者の技術常識であるから、引用発明の「前記高抵抗エピタキシャル層４−１上の全面に形成され、比抵抗が５〜１５Ω・ｃｍであるエピタキシャル成長層４」と本願発明の「前記支持基板に接して前記支持基板上の全面に形成され、前記支持基板よりも抵抗率が低い半導体層」とは、「前記支持体に接して前記支持体上の全面に形成され、前記支持体の表面よりも抵抗率が低い半導体層」である点で一致する。
　
３．引用発明の「ディジタル回路部」及び「アナログ回路部」は、各々本願発明の「『第１』『の回路部』」及び「第２の回路部」に相当する。
　したがって、引用発明の「前記エピタキシャル成長層４に形成されたディジタル回路部及びアナログ回路部」と本願発明の「前記半導体層に素子分離膜を挟んで形成された第１及び第２の回路部」とは、「前記半導体層に形成された第１及び第２の回路部」である点で一致する。
　
４．したがって、本願発明と引用発明とは、
　「第１導電型半導体で構成される支持体と、
　前記支持体に接して前記支持体上の全面に形成され、前記支持体の表面よりも抵抗率が低い半導体層と、
　前記半導体層に形成された第１及び第２の回路部と、
を有することを特徴とする半導体集積回路。」
　
　である点で一致し、以下の点で相違する。
　
（相違点１）
　「支持体」が、本願発明では、その上に形成される「半導体層」よりも「抵抗率」が高い「第１導電型半導体で構成される支持基板」であるのに対して、引用発明では、「比抵抗が０．１Ω・ｃｍ以下であるシリコン基板３」及び「前記シリコン基板３上の全面に形成され、前記シリコン基板３と同じ伝導型で比抵抗が２０Ω・ｃｍである高抵抗エピタキシャル層４−１」からなる積層構造体である点。
　
（相違点２）
　本願発明は、「前記半導体層」に「素子分離膜」が存在し、当該「素子分離膜」を挟んで「『第１』『の回路部』」及び「第２の回路部」が形成されているのに対して、引用発明は、本願発明の「素子分離膜」に相当するものを備えていない点。
　
第６．相違点についての当審の判断
１．相違点１について
（１）引用例には、改良の対象となる従来技術について幾つかの記載がなされているが、そのうちの００１２段落〜００１３段落の「一方、低抵抗シリコン基板のかわりに比較的高抵抗（シリコンエピタキシャル成長層と同程度；比抵抗５〜２０Ω・ｃｍ程度）のシリコン基板を使用した場合、低抵抗シリコン基板を介した抵抗が低い接続経路がなくなり、ディジタル回路部とアナログ回路部のＧＮＤ間抵抗が大きくなるため、ディジタル／アナログ間での雑音の干渉は減少する。しかし、この場合にはシリコン基板の比抵抗が高いため、ラッチアップ耐量が低下する。従って、ラッチアップ耐量を確保するために、ディジタル回路部のトランジスタの集積度を高くすることが困難となる欠点が生じる。・・・この発明は上記のような問題点を解決するためになされたものであり、ディジタル回路とアナログ回路を１チップ上に混載した半導体集積回路において、アナログ／ディジタル間で雑音の干渉を抑制し、高集積度の半導体集積回路を安価に製造することを目的とする。」という記載からみて、高抵抗のシリコン基板を用いた半導体集積回路も改良の対象となる従来技術の一つであり、引用発明は、当該従来技術が有する、雑音の干渉という点では優れているものの、集積度を高くした場合のラッチアップ耐量という点で劣るという問題点を解決するために、「比抵抗が０．１Ω・ｃｍ以下であるシリコン基板３」及び「前記シリコン基板３上の全面に形成され、前記シリコン基板３と同じ伝導型で比抵抗が２０Ω・ｃｍである高抵抗エピタキシャル層４−１」からなる積層構造体を採用したものであることが明らかである。
　実際、改良の対象となる従来技術である、高抵抗のシリコン基板を用いた半導体集積回路は、例えば、本願の出願前に日本国内において頒布された刊行物である周知例１〜３の以下の記載からも明らかなように、本願の出願前に当業者において周知の技術である。
　
ａ．周知例１：特開平９−７４１０２号公報
　「【００２５】（実施の形態１）まず、図１を用いて、この発明の実施の形態１における高周波回路装置について説明する。図１は、この発明の実施の形態１における高周波回路装置を示す断面図である。
【００２６】
図１を参照して、１００Ωｃｍ以上の比抵抗を有するシリコン基板（以下、単に「高比抵抗シリコン基板」と称する）１の主表面上にはエピタキシャル層２が形成される。
　「【００２８】
エピタキシャル層２は、能動素子等の回路素子をその内部に形成するために設けられる。高比抵抗シリコン基板１の主表面に直接バイポーラトランジスタやＣＭＯＳ回路などの能動素子を形成するのは不純物濃度の設定などの制約上不可能だからである。
　
ｂ．周知例２：特開２０００−１０１０２８号公報
　「【００２５】図１は、この実施の形態に係る半導体装置としての、ＡＤ混載ＬＳＩの構成を概念的に示す断面図である。
【００２６】
図１に示したように、この実施の形態では、この発明の半導体基板として、高抵抗（例えば数百Ω）のＮ型シリコン基板１０１を使用する。
【００２７】また、この実施の形態では、Ｎ型シリコン基板１０１の表面に、この発明の半導体薄膜として、高抵抗（例えば数百Ω）のＰ型エピタキシャル薄膜１０２を形成する。
【００２８】そして、
この半導体薄膜１０２には、デジタル集積回路領域１０３とアナログ集積回路領域１０４とが設けられる
　
ｃ．周知例３：特開２００２−２６１３６号公報
　「【００１２】
【発明の実施の形態】以下に本発明の実施の形態について図面を参照しながら詳細に説明する。
【００１３】図１は、ＮＰＮトランジスタ３１と接合型ＦＥＴ３２とを組み込んだＩＣの断面図である。
Ｐ
−−
型の単結晶シリコン基板３３に気相成長法によりＮまたはＮ
−
で積層した厚さ７〜９μｍのエピタキシャル層３４が形成される。
【００１４】そして、従来の半導体集積回路装置における基板３（図８参照）の比抵抗が２〜４Ω・ｃｍ程度であるのに比べて、
本発明の半導体集積回路装置では、比抵抗が１０００Ω・ｃｍ以上の高比抵抗の基板３３を用いる
　
（２）したがって、引用例に接した当業者であれば、引用発明において、「比抵抗が０．１Ω・ｃｍ以下であるシリコン基板３」及び「前記シリコン基板３上の全面に形成され、前記シリコン基板３と同じ伝導型で比抵抗が２０Ω・ｃｍである高抵抗エピタキシャル層４−１」からなる積層構造体に換え、高抵抗（例えば、「高抵抗エピタキシャル層４−１」と同じ２０Ω・ｃｍ、又は周知例１〜３のように１００〜１０００Ω・ｃｍ以上）のシリコン基板を採用すれば、集積度を高くした場合のラッチアップ耐量という点では劣るものの、雑音の干渉という点で優れた性能を発揮すること、換言すれば、集積度が高くなく、ラッチアップ耐量がさほど問題とならない場合には、優れた耐雑音性を有する半導体集積回路を実現できるということは、直ちに察知し得たことである。
　よって、相違点１は、当業者が容易になし得た範囲に含まれる程度のものである。
　
２．相違点２について
（１）一般に、ディジタル回路部とアナログ回路部とが混在する半導体集積回路において、相互の干渉を防ぐために両回路部の間に素子分離膜を介在させることは、例えば、本願の出願前に日本国内において頒布された刊行物である上記周知例２及び周知例４の以下の記載からも明らかなように、本願の出願前に当業者において周知の技術である。
　
ａ．周知例２：特開２０００−１０１０２８号公報
　「【要約】
【課題】  アナログ・デジタル混載集積回路を形成した半導体装置において、クロストークの発生を防止する。
【解決手段】  Ｎ型シリコン基板１０１の表面にＰ型エピタキシャル薄膜１０２を形成する。
このエピタキシャル薄膜１０２の領域１０３にはデジタル集積回路を、領域１０４にはアナログ集積回路領域を、それぞれ形成する。これらの領域１０３，１０４を、トレンチ構造の素子分離膜１０５で完全に分離することにより
　
ｂ．周知例４：特開２００２−６４１８１号公報
　図１９及び２０には、ディジタル回路部とアナログ回路部とが混在する半導体集積回路において、両回路部の間に素子分離膜（図１９及び２０における「絶縁体」と書かれた部分）を設けることが記載されているものと認められる。
　
（２）したがって、上記周知の技術を勘案すれば、引用発明において、「エピタキシャル成長層４」に素子分離膜を設け、当該素子分離膜を挟んで「ディジタル回路部」及び「アナログ回路部」を形成すること、すなわち、本願発明のように、「前記半導体層に素子分離膜を挟んで形成された第１及び第２の回路部」を有する構成とすることは、当業者が容易になし得たことである。
　よって、相違点２も、当業者が容易になし得た範囲に含まれる程度のものである。
　
３．相違点についての判断のまとめ
　以上検討したとおり、本願発明と引用発明との相違点は、いずれも当業者が容易になし得た範囲に含まれる程度のものであるから、本願発明は、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第７．むすび　 
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。