【手続補正書】
【提出日】平成23年1月28日(2011.1.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
アクティブ及びイナクティブ論理レベルを有するチャージアップ及びチャージダウン制御信号を遅延ロックループにおけるチャージポンプに供給する方法であって、前記チャージポンプは、前記チャージアップ信号の前記アクティブ論理レベルに応答してキャパシタンスを充電し、前記チャージダウン信号の前記アクティブ論理レベルに応答して前記キャパシタンスを放電させ、
基準クロック信号の第１エッジの検出に応答して、前記チャージダウン信号の前記イナクテティブ論理レベルを前記アクティブ論理レベルに変更する工程と、
前記第１エッジから１８０度未満内のフィードバッククロック信号のエッジの検出に応答して、前記チャージアップ信号の前記イナクティブ論理レベルを前記アクティブ論理レベルに変更し、前記チャージダウン信号の前記アクティブ論理レベルを前記イナクティブ論理レベルに変更する工程と、
前記基準クロック信号の前記第１エッジと次のエッジとの間の約中間の時点における付加的な基準信号のエッジの通過の検出に応答して、前記チャージアップ信号の前記アクティブ論理レベルを前記イナクティブ論理レベルに変更し、前記チャージダウン信号を前記イナクティブ論理レベルのまま維持する工程と、
を備えた方法。
【請求項２】
基準クロック信号を受信するとともに、前記基準クロック信号を遅延させてフィードバッククロック信号を供給する電圧制御遅延線と、
前記基準クロック信号、付加的な基準信号、及び前記フィードバッククロック信号を受信し、前記基準クロック信号の第１エッジに応答して、第１持続時間を有するチャージダウン制御信号を生成し、第１エッジから１８０度未満内で起こる前記フィードバッククロック信号のエッジに応答して、第２持続時間を有するチャージアップ制御信号を生成し、前記第１持続時間は、前記基準クロック信号の第１エッジと前記フィードバッククロック信号の前記エッジとの間の第１時間と実質的に同等であり、前記第２持続時間は、前記フィードバッククロック信号の前記エッジと、前記基準クロック信号の第１エッジ及び次のエッジとの間で起こる中間信号エッジとの間の第２時間と実質的に同等である、位相検出器と、
前記電圧制御遅延線によって前記基準クロック信号に付加される遅延量を選択するための可変バイアス電圧を供給するキャパシタを備えたループフィルタと、
少なくとも２つのスイッチングトランジスタを備え、前記スイッチングトランジスタの一方は前記チャージアップ信号に応答してオンに切り替えられた時に前記キャパシタに電流を加えさせ、前記スイッチングトランジスタの他方は、前記チャージダウン信号に応答してオンに切り替えられた時に、前記キャパシタから電流を取り除かせるチャージポンプと、
を備えた遅延ロックループ。
【請求項３】
第１及び第２論理レベルを有する、重複しないチャージアップ及びチャージダウン制御信号を供給する位相検出器回路であって、
第１制御信号を、基準クロック信号が検出されたときに前記第１論理レベルに駆動し、フィードバッククロック信号が検出されたときに前記第２論理レベルに駆動する第１検出回路であり、前記第１制御信号と相補関係にある第２制御信号を供給する第１検出回路と、
第３制御信号を、前記基準クロック信号が検出されたときに前記第１論理レベルに駆動し、位相シフトクロック信号が検出されたときに前記第２論理レベルに駆動する第２検出回路と、
前記第１制御信号、前記第２制御信号、及び前記第３制御信号を受信する論理回路であり、当該論理回路は、前記第１制御信号が前記第１論理レベルにあり、前記第２制御信号が前記第２論理レベルにあり、且つ前記第３制御信号が前記第１論理レベルにあるとき、前記チャージダウン制御信号及び前記チャージアップ制御信号を前記第１論理レベルに駆動し、当該論理回路は、前記第１制御信号が前記第２論理レベルにあり且つ前記第２制御信号が前記第１論理レベルにあることに応答して、前記チャージダウン制御信号及び前記チャージアップ制御信号を前記第２論理レベルに駆動し、前記チャージアップ制御信号は、前記第３制御信号が前記第２論理レベルにあり且つ前記第２制御信号が前記第１論理レベルにあることに応答して、前記第１論理レベルに駆動される、論理回路と、
を備えた位相検出器回路。
【請求項４】
アクティブ及びイナクティブ論理レベルを有するチャージアップ及びチャージダウン制御信号を供給する方法であって、
基準クロック信号のアクティブエッジに応答して、前記チャージダウン制御信号を第１の論理レベルに駆動するステップと、
フィードバッククロック信号のアクティブエッジに応答して、前記チャージダウン制御信号を第２の論理レベルに駆動するステップと、
前記フィードバッククロック信号の前記アクティブエッジに応答して、前記チャージアップ制御信号を前記第２の論理レベルに駆動するステップと、
前記基準クロック信号に対して１８０度シフトされた位相シフトクロック信号のアクティブエッジに応答して、前記チャージアップ制御信号を前記第１の論理レベルに駆動するステップと、
を備えた方法。
【請求項５】
第１制御信号に応答して動作可能にされ、第１ソース電流及び選択的に調整可能な第２ソース電流をノードに供給する電流ソース回路であり、前記選択的に調整可能な第２ソース電流は第１イネーブル信号に応答して供給される、電流ソース回路と、
第２制御信号に応答して動作可能にされ、第１シンク電流及び選択的に調整可能な第２シンク電流を前記ノードからシンクする電流シンク回路であり、前記選択的に調整可能な第２シンク電流は第２イネーブル信号に応答して供給される、電流シンク回路と、
を備えたチャージポンプ。
【請求項６】
出力ノードに並列に接続されたキャパシタと、
基準電流を生成する基準電流源と、
前記キャパシタを前記基準電流に追従するソース電流により充電するとともに、前記キャパシタを前記基準電流に追従するシンク電流により放電させる一次電流スイッチング回路と、
大きさの範囲を有する正の移相生成電流をバイアス電圧に応じてソースするオフセット発生器と、前記バイアス電圧を供給するプログラマブルトランジスタアレイとを備えた補助ソース回路であり、前記バイアス電圧は少なくとも１つのソース選択信号に応じて調整可能であり、前記正の移相生成電流は前記ソース電流が追従する電流と同じ電流に追従する、補助ソース回路と、
大きさの範囲を有する負の移相生成電流をソースする補助シンク回路であり、前記負の移相生成電流の大きさは少なくとも１つのシンク選択信号によって決定され、前記負の移相生成電流は前記シンク電流が追従する電流と同じ電流に追従する、補助シンク回路と
を備えたチャージポンプ回路。
【請求項７】
出力ノードに並列に接続されたキャパシタと、
基準電流を生成する基準電流源と、
前記キャパシタを前記基準電流に追従するソース電流により充電するとともに、前記キャパシタを前記基準電流に追従するシンク電流により放電させる一次電流スイッチング回路と、
大きさの範囲を有する正の移相生成電流をソースする補助ソース回路であり、前記正の移相生成電流の大きさは少なくとも１つのソース選択信号によって決定され、前記正の移相生成電流は前記ソース電流が追従する電流と同じ電流に追従する、補助ソース回路と、
大きさの範囲を有する負の移相生成電流をバイアス電圧に応じてソースするオフセット発生器と、前記バイアス電圧を供給するプログラマブルトランジスタアレイとを備えた補助シンク回路であり、前記負の移相生成電流は前記シンク電流が追従する電流と同じ電流に追従する、補助シンク回路と、
を備えたチャージポンプ回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
従って、ＤＬＬまたはＰＬＬにおける移相処理を容易にするチャージポンプ回路の改善は有益であろう。
【特許文献１】米国特許第４，７９２，７０５号明細書
【特許文献２】米国特許第５，４６５，３８８号明細書
【特許文献３】米国特許第５，７３４，２７９号明細書
【特許文献４】米国特許第５，９６６，０３３号明細書
【特許文献５】米国特許第６，２７１，７２９号明細書
【特許文献６】米国特許第６，３０４，１１６号明細書
【特許文献７】米国特許第６，３９３，２８４号明細書
【特許文献８】米国特許第６，４０７，６０１号明細書
【特許文献９】米国特許第６，４７２，９１４号明細書
【特許文献１０】米国特許第６，４８３，３８９号明細書
【特許文献１１】米国特許第６，５２５，６８４号明細書
【特許文献１２】米国特許第６，６４６，４７８号明細書
【特許文献１３】米国特許第６，７１７，４４６号明細書
【特許文献１４】米国特許第６，７２４，２６５号明細書
【特許文献１５】米国特許第６，７７４，６８９号明細書
【特許文献１６】米国特許第６，８７６，２４０号明細書
【特許文献１７】米国特許第６，８９７，６９０号明細書
【特許文献１８】米国特許第６，９０６，５６５号明細書
【特許文献１９】米国特許第６，９５２，４６２号明細書
【特許文献２０】米国特許第６，９５８，６３６号明細書
【特許文献２１】米国特許第６，９７５，８４０号明細書
【特許文献２２】米国特許第６，９８９，６９８号明細書
【特許文献２３】米国特許第６，９９５，６０７号明細書
【特許文献２４】米国特許第７，２７１，６２１号明細書
【特許文献２５】米国特許第７，４４３，２５０号明細書
【特許文献２６】米国特許第７，５１１，５４３号明細書
【特許文献２７】米国特許出願第２００６−０１７０４７１Ａ１号明細書
【特許文献２８】米国特許第５，２３３，３１４号明細書
【特許文献２９】米国特許第５，４７３，２８３号明細書
【特許文献３０】米国特許第６，３１０，４９８号明細書
【特許文献３１】米国特許第６，６０３，３４０号明細書
【特許文献３２】米国特許第６，６１７，９３６号明細書
【特許文献３３】米国特許第６，６２１，３１２号明細書
【特許文献３４】米国特許第６，６６７，６４１号明細書
【特許文献３５】米国特許第６，７４１，１１０号明細書
【特許文献３６】米国特許第６，７４４，２９２号明細書
【特許文献３７】米国特許第６，８６１，９１６号明細書
【特許文献３８】米国特許第６，９２４，９９２号明細書
【特許文献３９】米国特許第６，９５４，５１１号明細書
【特許文献４０】米国特許第７，０９２，６８９号明細書
【特許文献４１】米国特許出願第２００２−００４１１９６Ａ１号明細書
【特許文献４２】米国特許出願第２００４−００５７５４６Ａ１号明細書
【特許文献４３】米国特許出願第２００４−００８５１０６Ａ１号明細書
【非特許文献１】Ｕ．Ｓ．Ａｐｐｌ．Ｎｏ．１１／６９１，８４９，Ｎｏｔｉｃｅ  ｏｆ  Ａｌｌｏｗａｎｃｅ  ｄａｔｅｄ  Ｄｅｃ．２４，２００８．
【非特許文献２】Ｕ．Ｓ．Ａｐｐｌ．Ｎｏ．１１／６９１，８４９，Ｏｆｆｉｃｅ  Ａｃｔｉｏｎ  ｄａｔｅｄ  Ｊｕｎ．６，２００８．
【非特許文献３】Ｋｉｍ  ｅｔ  ａｌ．，“Ａ  ６４−ＭＢｙｔｅ／ｓ  Ｂｉｄｉｒｅｃｔｉｏｎａｌ  Ｄａｔａ  Ｓｔｒｏｂｅｄ，Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ  ＳＤＲＡＭ  ｗｉｔｈ  ａ  ４０−ｍＷ  ＤＬＬ  ｆｏｒ  ａ  ２５６−ＭＢｙｔｅ  Ｍｅｍｏｒｙ  Ｓｙｓｔｅｍ”，ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，ｖｏｌ．３３（１１），Ｎｏｖ．  １９９８，ｐｐ．１７０３−１７１０．
【非特許文献４】Ｍｏｏｎ  ｅｔ  ａｌ．，“Ａｎ  Ａｌｌ−Ａｎａｌｏｇ  Ｍｕｌｔｉｐｈａｓｅ  Ｄｅｌａｙ−Ｌｏｃｋｅｄ  Ｌｏｏｐ  Ｕｓｉｎｇ  ａ  Ｒｅｐｌｉｃａ  Ｄｅｌａｙ  Ｌｉｎｅ  ｆｏｒ  Ｗｉｄｅ  Ｒａｎｇｅ  Ｏｐｅｒａｔｉｏｎ  ａｎｄ  Ｌａｗ−Ｊｉｔｔｅｒ  Ｐｅｒｆｏｒｍａｎｃｅ”，ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，ｖｏｌ．３５（３），Ｍａｒ．２０００、ｐｐ。３７７−３８４．
【非特許文献５】Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｅａｒｃｈ  Ｒｅｐｏｒｔ  ｆｏｒ  ＰＣＴ  Ｐａｔｅｎｔ  Ａｐｐｌｉｃａｔｉｏｎ  Ｎｏ．ＰＣＴ／ＣＡ２００８／０００１８２，ｄａｔｅｄ  Ｍａｙ  １５，２００８．
【非特許文献６】Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐｓ：“Ｄｅｓｉｇｎ，Ｓｉｍｕｌａｔｉｏｎ，ａｎｄ  Ａｐｐｌｉｃａｔｉｏｎｓ，４ｔｈ  Ｅｄｉｔｉｏｎ”，Ｂｅｓｔ，Ｒｏｌａｎｄ  Ｅ．，ＭｃＧｒａｗ−Ｈｉｌｌ，１９９９，ｐｐ．９２−１０２．
【非特許文献７】Ｕ．Ｓ．Ａｐｐｌ．Ｎｏ．１２／１９３，０７７，Ｏｆｆｉｃｅ  Ａｃｔｉｏｎ  ｄａｔｅｄ  Ｄｅｃ．１７，２００８．