【事件の表示】
　特願２００２−２３６３３２「半導体記憶装置」拒絶査定不服審判事件〔平成１６年３月１１日出願公開、特開２００４−７９６９６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１４年８月１４日を出願日とする特許出願であって、平成１９年９月２１日付けの拒絶理由通知書に対して同年１１月３０日に意見書が提出されたが、同年１２月１８日付けで拒絶査定がなされた。
　これに対して、平成２０年２月７日に拒絶査定不服審判が請求されるとともに同年３月６日に手続補正書が提出され、その後、平成２２年５月２８日付けで審尋がなされ、それに対する回答書は提出されなかった。
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２０年３月６日に提出された手続補正書による補正を却下する。
　
【理由】
１．手続補正の内容
　平成２０年３月６日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の明細書の特許請求の範囲の請求項１〜６を、補正後の明細書の特許請求の範囲の請求項１〜６と補正するとともに、明細書の発明の詳細な説明についての補正を行うものであり、補正前後の請求項１は各々以下のとおりである。
　
（補正前）
　「【請求項１】　半導体基板の上方に位置し、ストレージノードを有し、２進情報の論理レベルに応じた電荷を保持するキャパシタと、
　前記半導体基板の表面に位置し、前記キャパシタに蓄積される電荷の出入を制御するアクセストランジスタと、
　前記半導体基板上に位置し、前記キャパシタのストレージノードの電位を維持するラッチ回路とを備え、
　前記ラッチ回路を構成する回路素子の少なくとも１つが、前記アクセストランジスタの上方に位置する、半導体記憶装置。」
　
（補正後）
　「【請求項１】　ＤＲＡＭのメモリセルを有する半導体記憶装置であって、
　半導体基板の上方に位置し、ストレージノードを有し、２進情報の論理レベルに応じた電荷を保持するキャパシタと、
　前記半導体基板の表面に位置し、前記キャパシタに蓄積される電荷の出入を制御するアクセストランジスタと、
　前記半導体基板上に位置し、前記キャパシタのストレージノードの電位を維持するラッチ回路とを備え、
　前記ラッチ回路を構成する回路素子の少なくとも１つが、前記アクセストランジスタの上方に位置する、半導体記憶装置。」
　
２．補正事項の整理
　本件補正による補正事項を整理すると、以下のとおりである。
（１）補正事項１
　補正前の請求項１の「半導体基板の上方に位置し、」の前に「ＤＲＡＭのメモリセルを有する半導体記憶装置であって、」を追加すること。
　
（２）補正事項２
　補正前の請求項２の「前記キャパシタは、前記半導体基板との間に少なくとも１層の層間絶縁膜を介在させて位置する上部層間絶縁膜内に配置され、」を、補正後の請求項２の「前記キャパシタは、円筒型キャパシタであって、前記半導体基板との間に少なくとも１層の層間絶縁膜を介在させて位置する上部層間絶縁膜内に配置され、」と補正すること。
　
（３）補正事項３
　補正前の明細書の００１０段落についての補正を行うこと。
　
３．新規事項の追加の有無及び補正の目的についての検討
（１）補正事項１について
　補正により追加された「ＤＲＡＭのメモリセルを有する半導体記憶装置であって、」という事項は、本願の願書に最初に添付した明細書（以下、本願の願書に最初に添付した明細書を「当初明細書」といい、本願の願書に最初に添付した明細書又は図面を「当初明細書等」という。）の００２２段落及び００２３段落等に記載されているものと認められるから、補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項１は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たす。
　
　また、補正事項１は、補正前の請求項１に係る発明の発明特定事項である「キャパシタ」、「アクセストランジスタ」及び「ラッチ回路」について、これらの各要素が全体として「ＤＲＡＭのメモリセル」を構成するという技術的限定を付加するものであるから、当該補正事項１は特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項１は特許法第１７条の２第４項に規定する要件を満たす。
　
（２）補正事項２について
　補正により追加された「前記キャパシタは、円筒型キャパシタであって、」という事項は、当初明細書の００１９段落等に記載されているものと認められるから、補正事項２は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項２は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
　また、補正事項２は、補正前の請求項２に係る発明の発明特定事項である「前記キャパシタ」について、「円筒型キャパシタ」であるという技術的限定を付加するものであるから、当該補正事項２は特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項２は特許法第１７条の２第４項に規定する要件を満たす。
　
（３）補正事項３について
　補正事項３は、補正事項１と整合を取るために発明の詳細な説明の記載を修正したにすぎないものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（４）新規事項の追加の有無及び補正の目的についてのまとめ
　以上検討したとおりであるから、本件補正は特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　そして、本件補正は特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。
　
４．独立特許要件について
（１）補正後の発明
　本件補正による補正後の請求項１〜６に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜６に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される、上記１．の「（補正後）」の箇所に記載したとおりのものである。
　
（２）引用刊行物に記載された発明
（２−１）本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平８−１３９２０６号公報（以下「引用例」という。）には、図１〜４及び１３とともに以下の記載がある（ここにおいて、下線は当合議体にて付加したものである。）。
　
ａ．「【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に、高集積、超低消費電力でしかもソフトエラー耐性の高いスタチック型ランダムアクセスメモリ装置およびその製造方法に関する
【０００２】
【従来の技術】
図１３は、ＭＯＳトランジスタを用いた従来の高集積スタチック型ランダムアクセスメモリセル（以下、ＳＲＡＭと称する）の構成を示す等価回路図である
　
ｂ．「【００２６】
【課題を解決するための手段】本発明の半導体装置は、半導体基板上のメモリセル領域に設けられた駆動ＭＯＳトランジスタを備えたフリップフロップ回路と、該フリップフロップ回路の２つの入出力部にそれぞれ設けられたスイッチ素子と、前記フリップフロップ回路の前記駆動ＭＯＳトランジスタのドレイン領域に接続された前記メモリセル領域上に設けられる容量素子と、を具備する半導体装置において、前記フリップフロップ回路は、抵抗素子と前記駆動ＭＯＳトランジスタからなる２つの直列回路を交差接続することにより構成され、前記メモリセル領域上の容量素子は、前記駆動ＭＯＳトランジスタのソース領域に接地電位を供給する電極である導電層の上に誘電体膜を設け、該誘電体膜上に新たに導電層を形成したものであり、前記抵抗素子の一端は前記接地電位を供給する導電層、前記誘電体膜、前記新たに形成された導電層を貫通する接続孔を介して自己整合的に前記駆動ＭＯＳトランジスタのゲート電極に接続されるとともに前記新たに設けられた導電層に接続されていることを特徴とする。
【００２７】
この場合、前記抵抗素子を多結晶シリコン層で形成されたＭＯＳトランジスタで置き換えてもよい
【００２８】また、多結晶シリコン層で形成されたＭＯＳトランジスタと駆動ＭＯＳトランジスタのゲート電極とを接続する接続孔内部を窒化チタン膜で埋設するものとしてもよい。」
　
ｃ．「【００３５】
【実施例】次に、本発明について図面を参照して説明する。
【００３６】
図１および図２（ａ）〜（ｃ）のそれぞれは、本発明の一実施例の構造を示す断面図および平面図であり、図１は図２（ａ）中のＡ−Ａの断面である、なお、図２（ａ）〜（ｃ）のそれぞれは同一部の図面であるが、各部が重なり合うため（ａ）〜（ｃ）に分割して表している
【００３７】
本実施例は、２個の高抵抗素子からなるメモリセルであり、基本的な構成は図１３に等価回路図にて示したＭＯＳトランジスタを用いたＳＲＡＭと同様な構成のものである
【００３８】
図２においてゲート電極６ａ、６ｂは図１３に示した駆動用ＭＯＳトランジスタＴ１、Ｔ２のゲート電極に相当するものであり、ゲート電極６ｃ、６ｄは、図１３に示した転送用ＭＯＳトランジスタＴ３，Ｔ４のゲート電極に相当するものである。図１３の等価回路図に示されているこの他の構成部品については、駆動用ＭＯＳトランジスタＴ１のドレインと転送用ＭＯＳトランジスタＴ３の高濃度のｎ型不純物領域は、ｎ型不純物領域８ｄとして共通に設けられている。さらに、駆動用ＭＯＳトランジスタＴ２のドレインと転送用ＭＯＳトランジスタＴ４の高濃度のｎ型不純物領域はｎ型不純物領域８ａとして共通に設けられている。また、駆動用ＭＯＳトランジスタＴ１のゲート電極６ａは接続孔７ａの部分で転送用ＭＯＳトランジスタＴ４のドレインとなる高濃度のｎ型不純物領域８ａと電気的に接続されている。また、駆動用ＭＯＳトランジスタＴ２のゲート電極６ｂは接続孔７ｂの部分で転送用ＭＯＳトランジスタＴ３のドレインとなる高濃度のｎ型不純物領域８ｄと電気的に接続されており、ＳＲＡＭメモリセルのフリップフロップ回路の交差接続を達成している
　
ｄ．「【００３９】
本実施例においては、駆動用ＭＯＳトランジスタＴ１，Ｔ２のソースとなる高濃度のｎ型不純物領域８ｂ、８ｃに接続孔１１、１１ａが開口され、接地電位を供給するための第２層目の導電膜である接地配線１５と電気的に接続されている。
【００４０】
さらに図１の断面図において、接地配線１５上には酸化膜や窒化膜等の誘電膜１３を介してメモリセルのノード部に接続される容量素子の上部電極１６が設けられている。この容量素子の上部電極１６は、図２（ｂ）の平面図においては符号１６の他に１６ａでも示されるもので、図１３の等価回路図でいうとノードＮ１、Ｎ２に接続される容量素子の上部電極に相当する
【００４１】
本実施例のＳＲＡＭには、図１の断面図に示すように、ゲート電極６ａに接続孔１９ａが開口されており、この接続孔１９ａを介して、第４層目の高抵抗な多結晶シリコン膜を用いた高抵抗負荷素子２２が接続されている。接続孔１９ａは上記の接地配線１５を貫通して設けられ、接続孔１９ａの内壁には絶縁膜のサイドウォール２０が形成されており、高抵抗負荷素子２２端部と第１層目のゲート電極６ａとを接続孔１９ａを介して接続する際に、接地配線１５とショートしないように構成されている。また、接続孔１９ａの外側に設けられた接続孔１９０により第３層目の容量上部電極１６と第４層目の高抵抗負荷素子２２が接続されている。さらに、電源配線２３は高抵抗多結晶シリコンに電源電圧を給電する低抵抗多結晶シリコン膜から形成されている。さらに、アルミニウム電極配線２７はメモリセル内のデータ線であり、コンタクト孔２６を介して転送用ＭＯＳトランジスタの高濃度ｎ型不純物領域８に電気的に接続されている。以上説明した構造は、図２の平面図内のゲート電極６ｂ、接続孔１９ａ、１９０ａ、高抵抗多結晶シリコン膜２２ａ、電源線２３ａにおいても同様である
　
ｅ．「【００４２】次に、本実施例の製造方法について図を参照しながら説明する。
【００４３】図３（ａ）〜（ｄ）および図４（ｅ）〜（ｈ）のそれぞれは図１に示した実施例による多結晶シリコン高抵抗素子を負荷素子としたＳＲＡＭメモリセルの製造工程を示す図であり、図２の平面図におけるＡ−Ａ線の断面を表している。
【００４４】
本実施例ではメモリセルに用いられ、半導体基板表面に形成されたＭＯＳトランジスタは、ｐ型ウエル内のｎチャネルＭＯＳトランジスタであり、メモリ周辺回路にはダブルウエルを用いた相補型ＭＯＳ（ＣＭＯＳ）回路を用いているが、ｐ型ウエル、または、ｎ型ウエルの単一構造でもよく、また、メモリ周辺回路に複数の電源電圧が供給できるように基板と同じ導電型のウエルがそれと異なる導電型の別のウエルで囲まれて基板と電気的に分離されているような３種類以上のウエル構造でもよい
【００４５】また、シリコン基板の導電型についてもｎ型でもｐ型でもよい。さらに本実施例ではメモリセル部の製造工程だけについて述べるが、周辺ＣＭＯＳ回路の製造方法については公知の技術を用いることができる。」
　
ｆ．「【００４６】
まず、ｎ型シリコン基板１内にボロンイオン注入法と熱拡散法の公知の方法を用いて不純物濃度１０
１６
〜１０
１７
ｃｍ
−３
、深さ２〜３μｍのｐ型ウエル２を形成した後、イオン注入法および選択酸化法によりｐ型のチャネルストッパー層３と素子分離用の厚さ３００〜５００ｎｍのフィールド酸化膜４を形成し、続いて、ＭＯＳトランジスタの能動領域となる部分に厚さ５〜１５ｎｍのゲート酸化膜５を形成する
【００４７】次に、ＭＯＳトランジスタのしきい値電圧調整用のイオン注入を行った後、フォトエッチング法を用いてゲート酸化膜５の一部を除去し、接続孔７ａ、７ｂを形成する。次に、厚さ２００ｎｍの多結晶品シリコン膜６を公知の方法を用いて堆積させ、リン等のｎ型不純物を気相拡散またはイオン注入法等を用いて導入し、続いて、フォトリソグラフイーとドライエッチングにより上記の多結晶シリコン膜６を加工してゲート電極６ａ、６ｄを形成する。なお、上記の多結晶シリコン膜は金属シリサイド膜と多結晶シリコン膜の複合膜であるポリサイド膜でもよい。
【００４８】次に、これらのゲート電極６ａ、６ｄをイオン注入のマスクとして用いて１０１５〜１０１６ｃｍ−２のイオン注入量でヒ素等のｎ型不純物イオンをイオン注入し、９００℃前後の窒素雰囲気中でアニールすることによりｎ型不純物領域８、８ａ、８ｂを形成する。
【００４９】以上の工程により図３（ａ）の断面図に示される構造が形成される。なお、本実施例ではＭＯＳトランジスタのソース・ドレイン構造がシングルドレイン構造のものについて示したが、ＬＤＤ（Lightly Doped Drain）構造であってもよい。
【００５０】
次に、厚さ５０〜１００ｎｍの酸化膜９を公知のＣＶＤ法により堆積させた後、１００〜２００ｎｍのボロンシリケイトガラス（ＢＰＳＧ）１０を公知のＣＶＤ法で堆積する。
　
（２−２）ここにおいて、摘記事項ｄ．〜ｆ．の下線部分の記載並びに図１、図２（ａ）及び図２（ｂ）の記載から、「メモリセルのノード部」である「ノード」「Ｎ１」及び「Ｎ２」に各々接続される「容量素子」は、「ｎ型シリコン基板１」上に「ボロンシリケイトガラス（ＢＰＳＧ）１０」を介して設けられていることが明らかである。
　また、図１及び図２（ａ）〜（ｃ）の記載から、「転送用ＭＯＳトランジスタ」「Ｔ３」及び「Ｔ４」が「ｎ型シリコン基板１」の表面に設けられていることが明らかであり、さらに、図１３の記載を参照すれば、これら「転送用ＭＯＳトランジスタ」「Ｔ３」及び「Ｔ４」が「ノード」「Ｎ１」及び「Ｎ２」に各々接続されていることも明らかである。
　
（２−３）摘記事項ｃ．及びｄ．の下線部分の記載、並びに図２（ａ）〜（ｃ）及び図１３の記載から、「ｎ型シリコン基板１」の表面に設けられた「駆動用ＭＯＳトランジスタ」「Ｔ１」及び「Ｔ２」、並びに「容量素子」の上方に設けられた「高抵抗負荷素子２２」により、「フリップフロップ回路」が構成されていることが明らかである。
　さらに、摘記事項ｄ．の下線部分の記載、及び図２（ａ）〜（ｃ）の記載から、「高抵抗負荷素子２２」が「転送用ＭＯＳトランジスタＴ３」及び「Ｔ４」の上方に設けられていることも明らかである。
　
（２−４）以上を総合すると、引用例には次の発明（以下「引用発明」という。）が記載されているものと認められる。
　「スタチック型ランダムアクセスメモリ装置であって、
　ｎ型シリコン基板１上にボロンシリケイトガラス（ＢＰＳＧ）１０を介して設けられ、メモリセルのノード部であるノードＮ１及びＮ２に各々接続される容量素子と、
　前記ｎ型シリコン基板１の表面に設けられ、前記ノードＮ１及びＮ２に各々接続された転送用ＭＯＳトランジスタＴ３及びＴ４と、
　前記ｎ型シリコン基板１の表面に設けられた駆動用ＭＯＳトランジスタＴ１及びＴ２、並びに前記容量素子の上方に設けられた高抵抗負荷素子２２により構成されたフリップフロップ回路とを備え、
　前記高抵抗負荷素子２２が前記転送用ＭＯＳトランジスタＴ３及びＴ４の上方に設けられているスタチック型ランダムアクセスメモリ装置。」
　
（３）補正発明と引用発明との対比
（３−１）引用発明の「スタチック型ランダムアクセスメモリ装置」と補正発明の「ＤＲＡＭのメモリセルを有する半導体記憶装置」とは、「メモリセルを有する半導体記憶装置」である点で一致する。
　
（３−２）引用発明の「ｎ型シリコン基板１」、「メモリセルのノード部であるノードＮ１及びＮ２」は、各々補正発明の「半導体基板」、「ストレージノード」に相当する。
　そして、引用発明の「容量素子」は、「ｎ型シリコン基板１上にボロンシリケイトガラス（ＢＰＳＧ）１０を介して設けられ」ているものであるから、当該「容量素子」が「ｎ型シリコン基板１」の上方に位置していることは明らかである。
　また、一般に、メモリセルのストレージノードが２進情報の論理レベルに応じた電位になることは当業者における技術常識であるから、引用発明において、ストレージノードである「ノードＮ１及びＮ２」に各々接続される「容量素子」が、補正発明と同様に「２進情報の論理レベルに応じた電荷を保持」していることは当業者にとって自明である。
　したがって、引用発明の「ｎ型シリコン基板１上にボロンシリケイトガラス（ＢＰＳＧ）１０を介して設けられ、メモリセルのノード部であるノードＮ１及びＮ２に接続される容量素子」は、補正発明の「半導体基板の上方に位置し、ストレージノードを有し、２進情報の論理レベルに応じた電荷を保持するキャパシタ」に相当する。
　
（３−３）引用発明においては、「転送用ＭＯＳトランジスタＴ３及びＴ４」を介して電源ラインから「ノードＮ１及びＮ２」に電荷を供給することにより、「フリップフロップ回路」を制御する構成となっていることは当業者にとって自明であり、また、「容量素子」は「ノードＮ１及びＮ２」につながっているのであるから、引用発明の「転送用ＭＯＳトランジスタＴ３及びＴ４」は、補正発明の「アクセストランジスタ」と同様に、「前記キャパシタに蓄積される電荷の出入を制御する」という機能を有しているものと認められる。
　したがって、引用発明の「前記ｎ型シリコン基板１の表面に設けられ、前記ノードＮ１及びＮ２に各々接続された転送用ＭＯＳトランジスタＴ３及びＴ４」は、補正発明の「前記半導体基板の表面に位置し、前記キャパシタに蓄積される電荷の出入を制御するアクセストランジスタ」に相当する。
　
（３−４）引用発明の「フリップフロップ回路」が「ノードＮ１及びＮ２」の電位を維持するものであることは当業者にとって自明であり、また、引用発明の「容量素子」は「ノードＮ１及びＮ２」につながっているのであるから、引用発明の「フリップフロップ回路」は、補正発明の「ラッチ回路」と同様に、「前記キャパシタのストレージノードの電位を維持する」機能を有しているものと認められる。
　また、引用発明の「フリップフロップ回路」は「前記ｎ型シリコン基板１の表面に設けられた駆動用ＭＯＳトランジスタＴ１及びＴ２、並びに前記容量素子の上方に設けられた高抵抗負荷素子２２により構成され」ているから、当該「フリップフロップ回路が「ｎ型シリコン基板１」上に位置していることは明らかである。
　したがって、引用発明の「前記ｎ型シリコン基板１の表面に設けられた駆動用ＭＯＳトランジスタＴ１及びＴ２、並びに前記容量素子の上方に設けられた高抵抗負荷素子２２により構成されたフリップフロップ回路」は、補正発明の「前記半導体基板上に位置し、前記キャパシタのストレージノードの電位を維持するラッチ回路」に相当する。
　
（３−５）引用発明においては、補正発明の「ラッチ回路」に相当する「フリップフロップ回路」を構成する回路素子の一つである「高抵抗負荷素子２２」が、補正発明の「アクセストランジスタ」に相当する「転送用ＭＯＳトランジスタＴ３及びＴ４」の上方に設けられているのであるから、引用発明は補正発明と同様に、「前記ラッチ回路を構成する回路素子の少なくとも１つが、前記アクセストランジスタの上方に位置する」という構成を備えていることが明らかである。
　
（３−６）したがって、補正発明と引用発明とは、
　「半導体記憶装置であって、
　半導体基板の上方に位置し、ストレージノードを有し、２進情報の論理レベルに応じた電荷を保持するキャパシタと、
　前記半導体基板の表面に位置し、前記キャパシタに蓄積される電荷の出入を制御するアクセストランジスタと、
　前記半導体基板上に位置し、前記キャパシタのストレージノードの電位を維持するラッチ回路とを備え、
　前記ラッチ回路を構成する回路素子の少なくとも１つが、前記アクセストランジスタの上方に位置する、半導体記憶装置。」
　
　である点で一致し、以下の点で相違する。
　
（相違点）
　補正発明は「ＤＲＡＭのメモリセルを有する半導体記憶装置」であるのに対して、引用発明は「スタチック型ランダムアクセスメモリ装置」である点。
　
（４）相違点についての当審の判断
（４−１）補正発明と引用発明との相違点が実質的なものであるか否かについて検討する。
　まず、回路面での相違ついて検討すると、引用発明の等価回路が、補正発明の一実施例である本願の図９に記載された回路と同じであることは明らかであるから、回路面において、補正発明と引用発明との間に相違はないものと認められる。
　
（４−２）次に、構造面での相違について検討すると、上記（３）において検討したとおり、引用発明は、補正発明の「半導体基板の上方に位置し、ストレージノードを有し、２進情報の論理レベルに応じた電荷を保持するキャパシタと、　前記半導体基板の表面に位置し、前記キャパシタに蓄積される電荷の出入を制御するアクセストランジスタと、　前記半導体基板上に位置し、前記キャパシタのストレージノードの電位を維持するラッチ回路とを備え、　前記ラッチ回路を構成する回路素子の少なくとも１つが、前記アクセストランジスタの上方に位置する」に相当する構造をすべて備えていることは明らかである。
　また、補正発明のうちの「キャパシタ」及び「アクセストランジスタ」の部分、並びに引用発明のうちの「容量素子」及び「転送用ＭＯＳトランジスタＴ３及びＴ４」の部分を抜き出せば、共にＤＲＡＭに類似のものとなり、補正発明のうちの「アクセストランジスタ」及び「ラッチ回路」の部分、並びに引用発明のうちの「転送用ＭＯＳトランジスタＴ３及びＴ４」及び「フリップフロップ回路」の部分を抜き出せば共にＳＲＡＭに類似のものとなる点についても、補正発明と引用発明との間に差異は認められない。
　
（４−３）してみると、構造面においても、補正発明と引用発明とは、共にＤＲＡＭの特徴とＳＲＡＭの特徴とを合わせ持つ構造である点で相違はなく、そのような構造を、補正発明においては、「ＤＲＡＭのメモリセル」において、「ＤＲＡＭのメモリセル」の構成要素である「キャパシタ」及び「アクセストランジスタ」に加え、ＳＲＡＭの構成要素である「フリップフロップ回路」を備えたものであるという手法で特定し、引用発明においては、「スタチック型ランダムアクセスメモリ装置」（ＳＲＡＭ）において、ＳＲＡＭの構成要素である「転送用ＭＯＳトランジスタＴ３及びＴ４」及び「フリップフロップ回路」に加え、ＤＲＡＭの構成要素である「容量素子」を備えたものであるという手法で特定したものであると認められる。
　
　したがって、補正発明と引用発明との上記相違点は、同じ物を特定するに当たっての表現上の差にすぎず、実質的なものではない。
　
（４−４）なお、これに関連して、請求人は、平成２０年４月２１日に提出した手続補正書により補正された審判請求書における「【請求の理由】【本願発明が特許されるべき理由】２．特許法第２９条第１項第３号の拒絶について」において、補正発明がＤＲＡＭを対象とするものであるのに対して、引用発明はＳＲＡＭを対象とするものである点で異なる点、補正発明の「キャパシタ」の方が引用発明の「容量素子」よりも容量が大きい点等を根拠として、引用発明により補正発明の新規性が阻害されることはないと主張している。
　
　しかしながら、「ＤＲＡＭのメモリセルを有する半導体記憶装置」であることに対応する回路上、又は構造上の具体的限定がなされているのであればともかく、補正発明においてはそのような限定は何らなされておらず、また、補正発明の「キャパシタ」と引用発明の「容量素子」との容量の相違についても、程度の差にすぎないものであって、物として見た場合に、補正発明と引用発明との間に、両者を明確に区別できるような差異があるとは認められないから、請求人の主張を採用することはできない。
　
　以上検討したとおりであるから、補正発明は引用例に記載された発明である。
　したがって、補正発明は、特許法第２９条第１項第３号に該当し、特許を受けることができない。
　
（５）独立特許要件についてのまとめ
　本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しないものである。
　
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明
　平成２０年３月６日に提出された手続補正書による補正は上のとおり却下されたので、本願の請求項１〜６に係る発明は、平成１７年６月３０日に提出された手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜６に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．の「（補正前）」の箇所に記載したとおりのものである。 
　
　一方、本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された特開平８−１３９２０６号公報（引用例）には、上記第２．４．（２）に記載したとおりの事項、及び発明（引用発明）が記載されているものと認められる。 
　そして、本願発明に対して技術的限定を加えた発明である補正発明が、上記第２．４．において検討したとおり、引用例に記載された発明であるから、本願発明も当然に、引用例に記載された発明である。
　
　したがって、本願発明は、特許法第２９条第１項第３号に該当し、特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。