【事件の表示】
　平成９年特許願第３３７５９６号「高密度メモリ用メモリ冗長回路」拒絶査定不服審判事件〔平成１１年５月２８日出願公開、特開平１１−１４４４８６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成９年１０月３１日の特許出願であって、平成２０年５月１９日付けで拒絶査定がなされたところ、同年８月２５日に拒絶査定不服審判が請求されるとともに、同年９月２４日に手続補正書が提出された。
　その後、平成２２年４月１４日付けで審尋がなされ、同年７月８日に回答書が提出され、さらに、同年１０月１４日付けで拒絶の理由が通知され、平成２３年１月２０日に意見書及び手続補正書が提出された。
　
第２．本願発明
　本願の請求項１〜２５に係る発明は、平成２３年１月２０日に提出された手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜２５に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される次のとおりのものである。
　
　「【請求項１】　メモリ・セルのアレイ、前記アレイに結合された複数のビット・ライン及び前記アレイに結合された複数の語線；
　拡散語線；
　前記複数の語線の語線を置換えるように構成され、かつ前記拡散語線から離間された、冗長語線；
　前記拡散語線と前記冗長語線の間の第１及び第２の拡散領域、及び前記第１の拡散領域と前記第２の拡散領域の間のチャネル領域；
　前記第２の拡散領域に反対な前記冗長語線に隣接する第３の拡散領域であって、前記第２の拡散領域がソース端子として動作し、前記第３の拡散領域がドレイン端子として動作し、かつ、前記冗長語線がトランジスタのゲートとして動作する、ように構成された第３の拡散領域；
　前記拡散語線の上に重ねられ、かつ、前記第１の拡散領域の回りでかつ前記第１の拡散領域と前記第２の拡散領域の間の前記チャネル領域にわたり前記拡散語線と前記冗長語線の間に拡張すべく構成されたフローティング・ゲート部材；及び
　前記第１の拡散領域と前記複数のビット・ラインの第１のビット・ラインの間の第１のコンタクト、及び前記第３の拡散領域と前記複数のビット・ラインの前記第２のビット・ラインの間の第２のコンタクトを備えており、
　前記メモリ・セルの各々が、単一層ポリシリコン・フローティング・ゲート・トランジスタにより構成され、
　前記冗長語線が、単一層ポリシリコン・フローティング・ゲート・トランジスタのゲートとして用いられる、ことを特徴とする集積回路メモリ。」
　
第３．引用刊行物に記載された発明
１．本願の出願前に日本国内において頒布され、平成２２年１０月１４日付けで通知した拒絶の理由（以下「当審拒絶理由」という。）において引用した刊行物である特開平３−２４１５９６号公報（以下「引用例」という。）には、第１図及び第４図〜第８図とともに、以下の記載がある（ここにおいて、下線は当合議体が付加したものである。また、特許庁におけるシステムの都合上、上線（オーバーライン）を使用できないので、上線を「／」で代用した。以下同じ。）。　
　
ａ．「［産業上の利用分野］
　この発明は半導体記憶装置に関し、特に電気的に消去・書込みが可能な不揮発性メモリ装置（ＥＥＰＲＯＭ）に関するものである。」（１ページ右下欄１行〜４行）
　
ｂ．「第４図はこのような従来のＥＥＰＲＯＭの一実施例を示すブロック図であり、第５図は第４図に示されているメモリセルの断面構造図であり、第６図は従来のＥＥＰＲＯＭのゲート電圧とドレイン電流との関係を示す特性図であり、第７図は第４図に示された検査ビット生成回路の論理図であり、第８図は第４図に示されたＥＣＣ回路の論理図である。
　以下、これらの図を参照してその構成について説明する。
　
メモリセルアレイ１は主データ記憶用メモリセルエリア１ａと
これを受けたＸデコーダ３によって、主データ記憶用メモリセルアレイ１ａの所定のワード線１０６が選択される。入力信号Ｙ
０
〜Ｙ
ｍ
はＹアドレスバッファ４で検出・波形整形・増幅され、これを受けたＹデコーダ５によってＹゲート回路６を介して主データ記憶用メモリセルアレイ１ａの所定のビット線１０７が選択される。
　
ｃ．「
メモリセル１０１は選択トランジスタ１０２およびメモリトランジスタ１０３によって構成される。
不純物領域１０４と不純物領域１１０は、メモリトランジスタのソース／ドレイン領域を構成し、それらの領域のチャンネル領域となる半導体基板１１１の上方には絶縁膜を介してフローティングゲート１０５が形成される。フローティングゲート１０５の上方には、絶縁膜を介して制御電極１０８が形成される
　
ｄ．「［実施例］
　
第１図はこの発明の一実施例によるＥＥＰＲＯＭのメモリセルアレイ周辺のブロック図であり、第４図で従来例として示したＥＥＰＲＯＭと同一記号等は従来例におけるものと同一または相当部分を示すものである。なお、第１図に示されていない周辺の回路等は第４図に示したものと同様である
　以下図を参照してその構成について説明する。
　
メモリセルエリアとして、主データ記憶用メモリセルエリア１ａおよび検査データ記憶用メモリセルエリア１ｂの周辺に、予備メモリセルエリア３１が形成される。予備メモリセルエリア３１自身の構造は主データ記憶用メモリセルエリア１ａおよび検査データ記憶用メモリセルエリア１ｂと同様である。予備メモリセルエリア３１に対して、ワード線２０６を介してスペアＸデコーダ３３が形成される。
　
ｅ．「コンパレータ３６には
Ｘデコーダ３およびスペアＸデコーダ３３に接続するワード線１０６およびワード線２０６
　
ｆ．「
一方、ステップＳ３の高圧パルス比較サイクルにおいて、たとえばワード線１０６に印加された高電圧の電位が高電圧基準値ＫＶＰＰ以下であれば、ワード線１０６上に故障、すなわちどこかの選択トランジスタ１０２に故障が生じたものとし、そのワード線１０６上のメモリトランジスタには消去できないものと判断し、そのワード線の置換を行なう。
この実施例ではＸｉはＸ
２
〜Ｘ
５
に対応している。すなわち、ワード線駆動信号の４種類の信号が１ブロックとして取扱われ、ワード線の置換が行なわれることになる。そして、スペアＸデコーダ３３のワード線２０６への出力は、“Ｈ”レベルとなり、置換制御信号ＮＥＮは“Ｌ”レベルとなる。信号ＮＥＮはＸデコーダ３に入力されるので、リークのあったと考えられるワード線ＷＬは以後非選択となり、ワード線の置換が行なわれる。すなわち、不良アドレスがＸアドレスバッファ２を介して選択された場合、不良アドレスに対するＸデコーダを非選択にし、スペアＸデコーダを活性化させる内容がＥＥＰＲＯＭ３７に記憶される。このようにして、不良のワード線から良品へのワード線への置換を完了する（Ｓ３）。以下、同様に通常の消去サイクル（Ｓ４）およびプログラムサイクル（Ｓ５）とを行ない書込動作を完了する
　
読出サイクルにおいては、Ｘアドレスバッファからの出力信号が、Ｘデコーダ３と平行してアドレス置換用ＥＥＰＲＯＭ３７へ入力される。ＥＥＰＲＯＭ３７のメモリトランジスタＭ１およびＭ２は前述した内容を記憶しているので、不良アドレスに対応するＸデコーダ３は非選択となり、スペアＸデコーダ３３が活性化され、予備メモリセルアレイのワード線が選択され正しいデータが読出される
　
ｇ．「
２０６は予備ワード線である。
　
２．ここにおいて、引用例の第１図に記載された半導体記憶装置は、「メモリセルアレイ１」に結合された複数の「ビット線１０７」及び複数の「ワード線１０６」を備えていることが明らかである。
　また、摘記事項ｄ．の「第１図はこの発明の一実施例によるＥＥＰＲＯＭのメモリセルアレイ周辺のブロック図であり、第４図で従来例として示したＥＥＰＲＯＭと同一記号等は従来例におけるものと同一または相当部分を示すものである。なお、第１図に示されていない周辺の回路等は第４図に示したものと同様である。」という記載から、引用例の第１図に記載されている「主データ記憶用メモリセルアレイ１ａ」は、第４図に記載された「選択トランジスタ１０２とメモリトランジスタ１０３」によって構成される「メモリセル１０１」からなるものであると認められる。
　
　そして、摘記事項ｄ．の「予備メモリセルエリア３１自身の構造は主データ記憶用メモリセルエリア１ａおよび検査データ記憶用メモリセルエリア１ｂと同様である。」という記載から、引用例の第１図に記載されている「予備メモリセルエリア３１」内には、第４図に記載されたものと同一の構造を有する「予備メモリセル」、すなわち、「選択トランジスタ」と「メモリトランジスタ」によって構成される「予備メモリセル」が設けられていることが明らかである。
　さらに、第１図及び摘記事項ｆ．の記載から、「予備ワード線２０６」が「ワード線１０６」と置き換わることに伴い、「予備メモリセル」が「メモリセル１０１」と置き換わるように構成されていることは明らかである。　
　
３．以上を総合すると、引用例には、以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　「選択トランジスタ１０２とメモリトランジスタ１０３によって構成されるメモリセル１０１からなるメモリセルアレイ１、前記メモリセルアレイ１に結合された複数のビット線１０７及び前記メモリセルアレイ１に結合された複数のワード線１０６、
　前記メモリセル１０１と置き換わる予備メモリセルであって、選択トランジスタとメモリトランジスタによって構成される予備メモリセル、
　前記ワード線１０６と置き換わる予備ワード線２０６、
　を備えたことを特徴とする半導体記憶装置。」
　
第４．本願発明と引用発明との対比
１．引用発明の「選択トランジスタ１０２とメモリトランジスタ１０３によって構成されるメモリセル１０１」は、本願発明の「メモリ・セル」に相当し、引用発明の「選択トランジスタ１０２とメモリトランジスタ１０３によって構成されるメモリセル１０１からなるメモリセルアレイ１」は、本願発明の「メモリ・セルのアレイ」に相当する。
　
２．引用発明の「前記メモリセルアレイ１に結合された複数のビット線１０７」及び「前記メモリセルアレイ１に結合された複数のワード線１０６」は、各々本願発明の「前記アレイに結合された複数のビット・ライン」及び「前記アレイに結合された複数の語線」に相当する。
　
３．引用発明の「予備ワード線２０６」は、本願発明の「冗長語線」に相当する。
　したがって、引用発明の「前記ワード線１０６と置き換わる予備ワード線２０６」を備える構成と、本願発明の「前記複数の語線の語線を置換えるように構成され、かつ前記拡散語線から離間された、冗長語線」を備える構成とは、「前記複数の語線の語線を置換えるように構成された冗長語線」である点で一致する。
　また、引用発明の「半導体記憶装置」が本願発明の「集積回路メモリ」に相当することは、当業者にとって自明である。
　
４．以上を総合すると、本願発明と引用発明とは、
　「メモリ・セルのアレイ、前記アレイに結合された複数のビット・ライン及び前記アレイに結合された複数の語線；
　前記複数の語線の語線を置換えるように構成された冗長語線；
　を備えたことを特徴とする集積回路メモリ。」
　
　である点で一致し、次の点で相違する。
　
（相違点）
　本願発明は、「拡散語線」及び「前記複数の語線の語線を置換えるように構成され、かつ前記拡散語線から離間された、冗長語線」を備え、「前記拡散語線と前記冗長語線の間の第１及び第２の拡散領域、及び前記第１の拡散領域と前記第２の拡散領域の間のチャネル領域；　前記第２の拡散領域に反対な前記冗長語線に隣接する第３の拡散領域であって、前記第２の拡散領域がソース端子として動作し、前記第３の拡散領域がドレイン端子として動作し、かつ、前記冗長語線がトランジスタのゲートとして動作する、ように構成された第３の拡散領域；　前記拡散語線の上に重ねられ、かつ、前記第１の拡散領域の回りでかつ前記第１の拡散領域と前記第２の拡散領域の間の前記チャネル領域にわたり前記拡散語線と前記冗長語線の間に拡張すべく構成されたフローティング・ゲート部材；及び　前記第１の拡散領域と前記複数のビット・ラインの第１のビット・ラインの間の第１のコンタクト、及び前記第３の拡散領域と前記複数のビット・ラインの前記第２のビット・ラインの間の第２のコンタクトを備えており、　前記メモリ・セルの各々が、単一層ポリシリコン・フローティング・ゲート・トランジスタにより構成され、　前記冗長語線が、単一層ポリシリコン・フローティング・ゲート・トランジスタのゲートとして用いられる」のに対して、引用発明はそのような構成を備えていない点。
　
第５．相違点についての当審の判断
１．相違点の整理
　上記第４．において検討した本願発明と引用発明との相違点を整理すると、次のとおりであるから、以下においてその各々について検討する。
（１）相違点ａ
　情報を記憶する不揮発性記憶素子についての構造上の相違点であって、本願発明は、不揮発性記憶素子が、ポリシリコンのフローティング・ゲートとコントロール・ゲートである拡散層との静電結合により情報の読み書きを制御する、いわゆる１層ゲート構造のフローティング・ゲートトランジスタである（すなわち、「拡散語線」及び「前記一組の語線の語線を置換えるように構成され、かつ前記拡散語線から離間された、冗長語線」を備え、「前記拡散語線と前記冗長語線の間の第１及び第２の拡散領域、及び前記第１の拡散領域と前記第２の拡散領域の間のチャネル領域；　前記第２の拡散がソース端子として動作し、第３の拡散がドレイン端子として動作し、かつ前記冗長語線がトランジスタのゲートとして動作するように構成され、前記第２の拡散領域に反対な前記冗長語線に隣接する第３の拡散領域；　前記拡散語線のセグメントを上に重ね、かつ、前記第１の拡散領域の回りでかつ前記第１の拡散領域と前記第２の拡散領域の間の前記チャネル領域にわたり前記拡散語線と前記冗長語線の間に拡張すべく構成されたフローティング・ゲート部材」「を備えており、　前記メモリ・セルの各々が、単一層ポリシリコン・フローティング・ゲート・トランジスタにより構成され、　前記拡散語線が、単一層ポリシリコン・フローティング・ゲート・トランジスタのゲートとして用いられる」という構造を有している）のに対して、引用発明は、情報を記憶する不揮発性記憶素子（メモリトランジスタ）が、１層ゲート構造のフローティング・ゲートトランジスタではない（引用例の摘記事項ｃ．及び第５図の記載からみて、引用発明における不揮発性記憶素子は、フローティング・ゲートと当該フローティング・ゲートの上に設けられたコントロール・ゲートとの静電結合により情報の読み書きを制御する、いわゆる２層ゲート構造のフローティング・ゲートトランジスタであると認められる。）点。
　
（２）相違点ｂ
　冗長用のメモリセル（本願の図４及び引用例の第５図に記載されたメモリセル）の両端がメモリにおけるどのラインに接続されているかという、メモリ・アーキテクチャ上の相違点であって、本願発明は、冗長用のメモリセルの両端が、各々第１及び第２のコンタクトを介して第１及び第２のビット・ラインに接続されている（すなわち、「前記第１の拡散領域と前記複数のビット・ラインの第１のビット・ラインの間の第１のコンタクト、及び前記第３の拡散領域と前記複数のビット・ラインの前記第２のビット・ラインの間の第２のコンタクトを備えて」いる）のに対して、引用発明は、「予備メモリセル」の両端が、そのような構成となっていない（引用例の第５図及び第９図の記載からみて、両端がビット線及びソース線に接続されているものと認められる。）点。
　
２．相違点ａについて
（１）一般に、不揮発性半導体記憶装置のメモリセルにおける不揮発性記憶素子として、ポリシリコンのフローティング・ゲートとコントロール・ゲートである拡散層との静電結合により情報の読み書きを制御する、１層ゲート構造のフローティング・ゲートトランジスタを用いることは、例えば、本願の出願前に日本国内において頒布された刊行物である下記周知例１及び２の以下の記載からも明らかなように、当業者における周知技術である。
　
ａ．周知例１：特開平８−２５５８４７号公報
　「【０００３】図９及び図１０を参照して制御ゲート及び浮遊ゲートが同じ第１層の多結晶シリコン膜から構成された浮遊ゲート型のトンネル酸化膜を用いた従来のＥＥＰＲＯＭメモリセルを説明する。図９は、ＥＥＰＲＯＭメモリのセル部を部分的に示す平面図であり、図１０は、図９のＡ−Ａ′線に沿う部分の断面図である。半導体基板には、例えば、Ｐ型シリコン半導体基板１を用い、この半導体基板１の表面領域には、複数のＮ＋不純物拡散領域４、８、４１、４２が形成されている。半導体基板１の主面上にはＳｉＯ２などのゲート絶縁膜が形成されている。
また半導体基板には選択トランジスタ（Ｓ）とメモリトランジスタ（Ｍ）が形成されており、選択トランジスタの選択ゲート５は、厚さ約４０ｎｍのゲート絶縁膜３２の上に形成されている。選択ゲートは、選択トランジスタのソース／ドレイン領域である不純物拡散領域４１、４２間の上に形成されている。メモリトランジスタの浮遊ゲート６は、そのソース／ドレイン領域である不純物拡散領域４、４１間の上に厚さ約４０ｎｍの第１のゲート絶縁膜３１及び厚さ約９ｎｍの薄い絶縁膜３を介して形成されている。
【０００４】
メモリトランジスタの制御ゲート７は、厚さ約１５ｎｍの第２のゲート絶縁膜３３を介してカップリング領域の不純物拡散領域８の上に形成されている。半導体基板１上の浮遊ゲート６とこれを挟む半導体基板１内の不純物拡散領域４、４１をソース領域４及びドレイン領域４１とし、さらに制御ゲート７とその下のカップリング領域とで第１の絶縁ゲート型電界効果トランジスタ（メモリトランジスタＭ）を構成し、半導体基板１上の選択ゲート５とこれを挟む半導体基板１内の不純物拡散領域４１、４２をソース領域４１及びドレイン領域４２とで第２の絶縁ゲート型電界効果トランジスタ（選択トランジスタＳ）を構成する。選択ゲート５、浮遊ゲート６及び制御ゲート７は、同じ１層目の多結晶シリコン膜をパターニングして形成され、制御ゲート７と浮遊ゲート６とは連続的に繋がっている。
【０００５】２層ゲート式における制御ゲートと浮遊ゲート間のカップリングは、１層ゲート式では、カップリング領域８で形成されるので、このカップリング領域８の上の第２のゲート絶縁膜３３は、薄い方が良く、薄いゲート絶縁膜３と同じかこれより厚くする。コンタクト領域であるＮ＋不純物拡散領域９上のゲート絶縁膜には、Ａｌなどの金属配線に接続されるコンタクト孔２０が形成されている。メモリトランジスタ及び選択トランジスタが形成される素子領域１００には、前記コンタクト孔２０が形成されている。ＥＥＰＲＯＭメモリの消去は、前述の２層ゲート式では選択ゲートと制御ゲートに１５〜１６Ｖ程度の高電圧を印加し、ソース／ドレイン領域を接地して浮遊ゲート電極に電子を注入することにより行うが、この１層式では、カップリング領域８に高電圧を加えて制御ゲート７の電位を上げて電子の注入を行う。書込みは、カップリング領域を接地し、ソース領域４をオープンにし、選択ゲート５及びドレイン領域４２に１５〜１６Ｖ程度の高電圧を印加して浮遊ゲート６から電子を放出することにより行う。」
　
ｂ．周知例２：特開平７−２８８２９１号公報
　「【０００２】
【従来の技術】一般に、ＥＥＰＲＯＭセルは、たとえばＮ＋型ソース領域及びドレイン領域を有するＰ型半導体基板上に絶縁層を介してフローティングゲートを形成し、さらにこのフローティングゲート上に絶縁層を介してコントロールゲートを形成する２層ゲート型である。この２層ゲート型ＥＥＰＲＯＭにおいては、コントロールゲートとドレイン領域との間に所定電圧を印加してフローティングゲートに電子の注入、抽出を行っている。
しかしながら、このような２層ゲート型は工程数が多くかつ製造コストが高いことから最近１層ゲート型ＥＥＰＲＯＭが提案されている（参照：特開昭５９−１５５９６８号公報）
【０００３】
図１２は従来の１層ゲート型ＥＥＰＲＯＭを示し、（Ａ）は平面図、（Ｂ）はＢ−Ｂ線の断面図である。図１２においては、Ｐ型単結晶シリコン基板２１上のフィールド酸化層２２によって区画された素子形成領域に、Ｎ
＋
型不純物拡散層２３，２４，２５，２６が設けられている。ここで、拡散層２３はソース領域（Ｓ）、拡散層２４はドレイン領域（Ｄ）、拡散層２５はビット線用領域、拡散層２６はコントロールゲート（ＣＧ）として作用するプログラム用領域である
【０００４】
また、ドレイン領域２４及びソース領域２３とドレイン領域２４との間のチャネル領域上には極薄のシリコン酸化層２７が形成され、また、プログラム用領域２６上には極薄のシリコン酸化層２８が形成されている。これらシリコン酸化層２７，２８上にポリシリコンよりなるフローティングゲート（ＦＧ）２９が形成されている
【０００５】
さらに、ドレイン領域２４とビット線用領域２５との間のチャネル領域上には、ゲート酸化層３０を介してポリシリコンよりなるセレクトゲート３１が形成されている。なお、フローティングゲート２９及びセレクトゲート３１は第１層のポリシリコンにより形成できる
【０００６】
さらに、ＣＶＤによるシリコン酸化層３２が全面に形成されている。シリコン酸化層３２上には、ソース領域２３にコンタクトホール３３を介して接続された書込み、消去時のアルミニウムよりなる共通ビット線３４が形成され、また、ビット線用領域２５にコンタクトホール３５を介して接続されたアルミニウムよりなるビット線３６が形成されている
【０００７】
さらに、図１２の隣接部分をも示す図１３を参照すると、多数のセルに亘ってフローティングゲート２９を覆うようにシリコン酸化層３２を介して第２層のポリシリコンよりなるコントロールゲート線３７が形成され、コンタクトホール３８を介してプログラム用領域２６に接続されている
【０００８】図１２、図１３の等価回路図を図１４に示すと、セルＣｉｊは、たとえば１バイト単位で設けられたセレクトゲート３１であるワード線ＷＬｉ及びコントロールゲート線（ＣＧｉ）３７に対して直交して設けられた共通ビット線（ＣＢＬｊ）３４及びビット線（ＢＬｊ）３６との各交差点に設けられている。セルＣｉｊへの消去動作は、プログラム用領域２６を高電位にし、ドレイン領域２４を０Ｖとしてシリコン酸化層２７を介してファウラ・ノルドハイム（Ｆ−Ｎ）トンネル効果により電子をフローティングゲート２９に注入することにより行い、逆に、セルＣｉｊへの書込動作は、コントロール領域２６を０Ｖにし、ドレイン領域２４を高電圧として、シリコン酸化層２７を介してＦ−Ｎトンネル効果により電子をフローティングゲート２９から流出させることにより行う。ここで、ドレイン領域２４とプログラム用領域２６との間の電圧をＶＣＧ、フローティングゲートＦＧとドレイン領域２４（シリコン酸化層２７部分）との間の容量をＣ１、フローティングゲートＦＧとプログラム用領域２６（シリコン酸化層２８部分）との間の容量をＣ２とすれば、フローティングゲートＦＧの電位は、
　　　　　ＶＦＧ≒ＶＣＧ・Ｃ２／（Ｃ１＋Ｃ２）　　　　　（１）
となる。従って、シリコン酸化層２８のプログラム領域２６への対向面積をシリコン酸化層２７のドレイン領域２４への対向面積より大きくすることによりＶＦＧを大きくでき、この結果、シリコン酸化層２７を流れるＦ−Ｎトンネル電流を大きくできる。」
　
（２）そして、冗長用のメモリセルもメモリセルの一種であることは当業者にとって自明であり、更にいえば、冗長用のメモリセルにおいて１層ゲート構造のフローティング・ゲートトランジスタを用いることも、例えば、本願の出願前に日本国内において頒布された刊行物である下記周知例３〜５の以下の記載からも明らかなように、当業者における周知技術である。
　
ａ．周知例３：特開平４−２１２４７１号公報
　「〔従来の技術〕
　
マスクＲＯＭの欠陥救済や記憶データの変更にＥＰＲＯＭ（イレーザブル＆エレクトリカリ・リード・オンリー・メモリ）を用いる技術が公知である。そして、上記ＥＰＲＯＭとして単層ポリシリコンゲート構造のものを用いる技術は、例えば１９９０年５月２１日付「電子情報通信学会技術研究報告」Ｖｏｌ．９０、Ｎｏ．４７、頁５１〜頁５３に記載がある。
　「〔課題を解決するための手段〕
　本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。
すなわち、拡散層により構成されたコントロールゲートに対してその一部が薄い絶縁膜を介してオーバーラップするよう形成された導体層からなるフローティングゲートを設けてなる単層ゲート構造の不揮発性記憶素子に対し、上記フローティグゲート上の一部又は全面を覆うようにバリアー層を設ける。このような不揮発性記憶素子を欠陥救済又は機能変更に用いる
　
ｂ．周知例４：特開平４−１３２２４３号公報
　「〔実施例〕
　第１図には、この発明が適用されたマスクＲＯＭの一実施例のブロック図が示されている。
　
この実施例では、マスクＲＯＭの欠陥救済のためにＥＰＲＯＭが用いられる。マスクＲＯＭの欠陥救済においては、不良アドレスを予備メモリに切り換えるとともに、予備メモリに不良アドレスのデータを書き込む必要があるためＥＰＲＯＭを用いることが便利である
　「第３Ｄ図において、不揮発性記憶素子ＱＥは、コントロールゲートを拡散層６と１０、フローティングゲート８、ゲート絶縁膜７、コントロールゲートとフローティングゲートの間の層間絶縁膜７、ソースとドレインをＮ型拡散層１０により構成された１層ゲート構造にされる。」（５ページ左下欄１５行〜２０行）
　
ｃ．周知例５：特開平９−３６２６１号公報
　「【０００２】
【従来の技術】
本発明者の検討した一層ゲート構造のＥＰＲＯＭは、制御ゲートと、浮遊ゲートと、ソースおよびドレインとを有している。この制御ゲートは、半導体基板上部に形成された所定導電形の半導体領域によって構成されている。
　「【００１３】第２は、プロセスの増加に関する問題である。
上述のような一層ゲート構造のＥＰＲＯＭは、例えばマスクＲＯＭ（Masked ROM；以下、ＭＲＯＭと略す）の不良ビット救済用に用いられる場合がある。
　
（３）したがって、当該周知技術を勘案すれば、引用発明において、「メモリセル１０１」は勿論のこと、「予備メモリセル」についても、フローティング・ゲートトランジスタを、２層ゲート構造に替えて、ポリシリコンのフローティング・ゲートとコントロール・ゲートである拡散層との静電結合により情報の読み書きを制御する、１層ゲート構造とすること、すなわち、本願発明のように、「拡散語線」及び「前記一組の語線の語線を置換えるように構成され、かつ前記拡散語線から離間された、冗長語線」を備え、「前記拡散語線と前記冗長語線の間の第１及び第２の拡散領域、及び前記第１の拡散領域と前記第２の拡散領域の間のチャネル領域；　前記第２の拡散がソース端子として動作し、第３の拡散がドレイン端子として動作し、かつ前記冗長語線がトランジスタのゲートとして動作するように構成され、前記第２の拡散領域に反対な前記冗長語線に隣接する第３の拡散領域；　前記拡散語線のセグメントを上に重ね、かつ、前記第１の拡散領域の回りでかつ前記第１の拡散領域と前記第２の拡散領域の間の前記チャネル領域にわたり前記拡散語線と前記冗長語線の間に拡張すべく構成されたフローティング・ゲート部材」「を備えており、　前記メモリ・セルの各々が、単一層ポリシリコン・フローティング・ゲート・トランジスタにより構成され、　前記拡散語線が、単一層ポリシリコン・フローティング・ゲート・トランジスタのゲートとして用いられる」という構造を採用することは、当業者が容易になし得たことである。
　
（４）なお、審判請求人は、平成２３年１月２０日に提出された意見書において、次のように主張している。
　「さらに、引用文献４（審決注：審決における「周知例３」に相当）は、１層ゲートトランジスタに言及していますが、課題を解決するために２重ゲート構造（デュアルゲート構造）という手法を提案するものです。したがいまして、引用文献４は、引用文献１（審決注：審決における「引用例」に相当）と引用文献４とを組み合わせて本願発明に想到するための動機付けを当業者に与えるものではありません。・・・以上のように、いずれの引用文献においても、冗長セルが１層ゲートトランジスタであるということが開示乃至示唆されておらず、さらに、いずれの引用文献においても、メモリセルと冗長セルとが同一の構造であるということ、すなわち、１層ゲート構造が、開示乃至示唆されていません。したがいまして、これらの引用文献を組み合わせても、本件出願の特許請求の範囲に記載された技術的特徴に到達することはできません。よって、本願発明は、引用文献１〜５の存在によってその進歩性を否定されるべきものではありません。」
　
　しかしながら、周知例３の「〔課題を解決するための手段〕」の箇所に記載されているフローティング・ゲートトランジスタは、電荷の減少を防止するためのバリアー層を設けた１層ゲート構造であることが明らかであって、２重ゲート構造とは認められず、また、周知例３の「〔従来の技術〕」の箇所の記載並びに周知例４及び５の上記記載を見れば、冗長用のメモリセルにおいて１層ゲート構造を採用することが、本願の出願前において当業者の周知技術であったことに疑問の余地はないから、審判請求人の主張を採用することはできない。
　
　以上のとおりであるから、相違点ａは当業者が容易になし得た範囲に含まれる程度のものである。
　
３．相違点ｂについて
（１）一般に、不揮発性半導体メモリにおいて、メモリセルをどのようなラインに接続するかは、当業者がメモリの容量や速度等を勘案して適宜選択し得る設計的事項であって、その一例として、メモリセルの両端をビット線に接続する構成とすることも、例えば、本願の出願前に日本国内において頒布された刊行物である下記周知例６及び７並びに上記周知例２における以下の記載からも明らかなように、当業者における周知技術である。
　
ａ．周知例６：特開平６−１７７３５８号公報
　「【０００１】
【産業上の利用分野】本発明は、フラッシュＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory)等、電荷を注入したり、取り出すことで情報の記憶を行う不揮発性記憶素子を備えた不揮発性記憶装置に関する。」
　「【００３０】
図２は不揮発性メモリの等価回路図である。
【００３１】そして、行方向Ｘに配列されたメモリトランジスタＭＴｒ１，ＭＴｒ２のコントロールゲートにワードラインＷＬ１が接続され、行方向Ｘに配列されたメモリトランジスタＭＴｒ３，ＭＴｒ４のコントロールゲートにワードラインＷＬ２が接続されている。
また、列方向Ｙに配列されたメモリトランジスタＭＴｒ１，ＭＴｒ３のセレクトゲートにセレクトゲートラインＳＧＬ１が接続され、列方向Ｙに配列されたメモリトランジスタＭＴｒ２，ＭＴｒ４のセレクトゲートにセレクトゲートラインＳＧＬ２が接続されている
【００３２】
さらに、列方向Ｙに配列するメモリトランジスタＭＴｒ１，ＭＴｒ３のソースにビットラインＢＬ１が接続され、列方向Ｙに配列するメモリトランジスタＭＴｒ２，ＭＴｒ４のドレインにビットラインＢＬ３が接続されされている。そして、行方向Ｘで隣接するメモリトランジスタＭＴｒ１，ＭＴｒ２およびＭＴｒ３，ＭＴｒ４のソース−ドレインが直列に接続されており、当該接続中間点にビットラインＢＬ２が接続されている
　
ｂ．周知例７：特開平７−３２６６８４号公報
　「【００２８】（実施例１）
本発明の不揮発性メモリセルアレイの回路図を図１に示す。また、実施例１の不揮発性メモリセルアレイの各領域を或る平面に投影したと仮定したときの平面投影図を図２に示す。
【００２９】本発明の不揮発性メモリセルアレイは、不揮発性メモリセルが、複数個、ソース・ドレイン方向及びそれに交差する方向に配置されて成る。
例えば、図１においてビット線Ｄ
ｊ＋１
及びＤ
ｊ＋２
並びにワード線ＷＷ
ｉ，２
にて規定される１つの不揮発性メモリセル（「＊」印を付した）について、以下説明する。
【００３０】
図３に示すように、１つの不揮発性メモリセルは、（Ａ）ドレイン／ソース領域３０Ａ及びソース／ドレイン領域３０Ｂと、（Ｂ）ドレイン／ソース領域３０Ａとソース／ドレイン領域３０Ｂとで挟まれた半導体チャネル形成領域ＣＨと、（Ｃ）半導体チャネル形成領域ＣＨ上に形成された第１の積層構造体ＴＲ
１
及び第２の積層構造体ＴＲ
２
から成る。第１の積層構造体ＴＲ
１
は、電荷蓄積層１０Ｂを含む第１の絶縁膜１０、及び第１の導電ゲートＧ１から構成されている。一方、第２の積層構造体ＴＲ
２
は、第２の絶縁膜２０、及び第２の導電ゲートＧ２から構成されている。尚、参照番号１０Ｃは絶縁膜であり、参照番号３２は層間絶縁層である
【００３１】
第１の積層構造体ＴＲ
１
は所謂メモリトランジスタとし機能し、第２の積層構造体ＴＲ
２
は所謂選択トランジスタとして機能する
　
ｃ．周知例２：特開平７−２８８２９１号公報
　「【０００３】
図１２は従来の１層ゲート型ＥＥＰＲＯＭを示し、（Ａ）は平面図、（Ｂ）はＢ−Ｂ線の断面図である。図１２においては、Ｐ型単結晶シリコン基板２１上のフィールド酸化層２２によって区画された素子形成領域に、Ｎ+型不純物拡散層２３，２４，２５，２６が設けられている。
【０００４】また、ドレイン領域２４及びソース領域２３とドレイン領域２４との間のチャネル領域上には極薄のシリコン酸化層２７が形成され、また、プログラム用領域２６上には極薄のシリコン酸化層２８が形成されている。これらシリコン酸化層２７，２８上にポリシリコンよりなるフローティングゲート（ＦＧ）２９が形成されている。
【０００５】さらに、ドレイン領域２４とビット線用領域２５との間のチャネル領域上には、ゲート酸化層３０を介してポリシリコンよりなるセレクトゲート３１が形成されている。なお、フローティングゲート２９及びセレクトゲート３１は第１層のポリシリコンにより形成できる。
【０００６】
さらに、ＣＶＤによるシリコン酸化層３２が全面に形成されている。シリコン酸化層３２上には、ソース領域２３にコンタクトホール３３を介して接続された書込み、消去時のアルミニウムよりなる共通ビット線３４が形成され、また、ビット線用領域２５にコンタクトホール３５を介して接続されたアルミニウムよりなるビット線３６が形成されている
　
（２）したがって、当該周知技術を勘案すれば、引用発明において、「予備メモリセル」の両端を、ビット線に接続する構成とすること、すなわち、本願発明のように、「前記第１の拡散領域と前記複数のビット・ラインの第１のビット・ラインの間の第１のコンタクト、及び前記第３の拡散領域と前記複数のビット・ラインの前記第２のビット・ラインの間の第２のコンタクトを備えて」いる構成とすることは、当業者が容易になし得たことである。
　
　したがって、相違点ｂも当業者が容易になし得た範囲に含まれる程度のものである。
　
４．判断についてのまとめ
　以上のとおり、本願発明と引用発明との相違点は、周知技術を勘案することにより、当業者が容易になし得た範囲に含まれる程度のものである。
　したがって、本願発明は、当審拒絶理由において指摘したとおり、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
第６．むすび
　以上検討したとおり、本願発明は、特許法第２９条第２項の規定により特許を受けることができないものであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。