【手続補正書】
【提出日】平成23年9月16日(2011.9.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
制御ゲートに横方向で隣接する選択ゲートを有する不揮発性メモリセルの形成用の第１の画成領域と、該第１の画成領域から電気的に分離された、ゲート電極を有するトランジスタの形成用の第２の画成領域とを有する基板を設ける工程；
前記第１の画成領域及び前記第２の画成領域の双方において、前記基板を覆う第１のゲート材料層を設ける工程；
前記第１の画成領域及び前記第２の画成領域の双方において、前記第１のゲート材料層を覆う複数の接し合う平面状の犠牲層を設ける工程であり、該複数の接し合う平面状の犠牲層は、上側の窒素含有層、酸素含有層、及び窒素含有層を有する、工程；
前記複数の接し合う平面状の犠牲層を用いて、前記第１の画成領域内に前記選択ゲート及び前記制御電極を形成する形成工程であり、前記複数の接し合う平面状の犠牲層のうち、前記酸素含有層の下に位置する前記窒素含有層は完全には除去されず、前記酸素含有層及び前記上側の窒素含有層は除去される、工程；
前記選択ゲート及び前記制御ゲートの形成後、前記複数の接し合う平面状の犠牲層のうちの前記窒素含有層を用いて、前記第２の画成領域内の前記トランジスタの前記ゲート電極をパターニングする工程；及び
前記第１の画成領域及び前記第２の画成領域の双方内でトランジスタ群の形成を完了する工程；
を有する方法。
【請求項２】
制御ゲートに横方向で隣接する選択ゲートを有する不揮発性メモリセルの形成用の第１の画成領域と、該第１の画成領域から電気的に分離された、ゲート電極を有するトランジスタの形成用の第２の画成領域とを有する基板を設ける工程；
前記第１の画成領域及び前記第２の画成領域の双方において、前記基板を覆う第１のゲート材料層を設ける工程；
前記第１の画成領域及び前記第２の画成領域の双方において、前記第１のゲート材料層を覆う複数の接し合う平面状の犠牲層を設ける工程であり、該複数の接し合う平面状の犠牲層は、上側の窒素含有層、酸素含有層、及び窒素含有層を有する、工程；
前記複数の接し合う平面状の犠牲層を用いて、前記第１の画成領域内に前記選択ゲート及び前記制御電極を形成する形成工程であり、前記複数の接し合う平面状の犠牲層のうち、前記酸素含有層の下に位置する前記窒素含有層は完全には除去されず、前記酸素含有層及び前記上側の窒素含有層は除去される、工程；
前記選択ゲート及び前記制御ゲートの形成後、前記複数の接し合う平面状の犠牲層のうちの前記窒素含有層を用いて、前記第２の画成領域内の前記トランジスタの前記ゲート電極をパターニングする工程；及び
前記第１の画成領域及び前記第２の画成領域の双方内でトランジスタ群の形成を完了する工程；
を有し、前記複数の接し合う平面状の犠牲層のうちの前記酸素含有層の上に位置する前記上側の窒素含有層は、化学機械研磨で使用される研磨停止層として機能し、前記複数の接し合う平面状の犠牲層のうちの前記酸素含有層は、化学エッチングで使用されるエッチング停止層として機能し、前記複数の接し合う平面状の犠牲層のうちの前記酸素含有層の下に位置する前記窒素含有層は、反射防止膜（ＡＲＣ）層として機能する、
方法。
【請求項３】
制御ゲートに横方向で隣接する選択ゲートを有する不揮発性メモリセルの形成用の第１の画成領域と、該第１の画成領域から電気的に分離された、ゲート電極を有するトランジスタの形成用の第２の画成領域とを有する基板を設ける工程；
前記第１の画成領域及び前記第２の画成領域の双方において、前記基板を覆う第１のゲート材料層を設ける工程；
前記第１の画成領域及び前記第２の画成領域の双方において、前記第１のゲート材料層を覆う複数の接し合う平面状の犠牲層を設ける工程であり、該複数の接し合う平面状の犠牲層は、上側の窒素含有層、酸素含有層、及び窒素含有層を有する、工程；
前記複数の接し合う平面状の犠牲層を用いて、前記第１の画成領域内に前記選択ゲート及び前記制御電極を形成する形成工程であり、前記複数の接し合う平面状の犠牲層のうち、前記酸素含有層の下に位置する前記窒素含有層は完全には除去されず、前記酸素含有層及び前記上側の窒素含有層は除去される、工程；
前記選択ゲート及び前記制御ゲートの形成後、前記複数の接し合う平面状の犠牲層のうちの前記窒素含有層を用いて、前記第２の画成領域内の前記トランジスタの前記ゲート電極をパターニングする工程；及び
前記第１の画成領域及び前記第２の画成領域の双方内でトランジスタ群の形成を完了する工程；
を有し、前記複数の接し合う平面状の犠牲層は、前記第１の画成領域及び前記第２の画成領域の処理の完了時に完全に除去されており、
前記酸素含有層の下に位置する前記窒素含有層は、前記基板の上に位置する反射防止膜（ＡＲＣ）層として機能し、
前記酸素含有層は、前記反射防止膜層の上に位置する酸化物層として機能し、
前記酸素含有層の上に位置する前記上側の窒素含有層は、前記酸化物層の上に位置する窒化物層として機能する、
方法。
【請求項４】
基板上に形成され且つ分離領域によって互いに離隔された第１領域と第２領域とを有する集積回路を製造する方法であって：
前記第１領域及び前記第２領域の双方において、前記基板を覆う第１のゲート電極材料層を形成する工程；
前記第１領域及び前記第２領域内にデバイスを形成することに先立って、前記第１領域及び前記第２領域の双方において、前記第１のゲート電極材料層を覆う複数の平面状の犠牲層を形成する工程であり、該複数の平面状の犠牲層は、上側の窒素含有層、酸素含有層、及び窒素含有層を有する、工程；
前記複数の平面状の犠牲層を用いて、前記第１領域内に、制御ゲートに横方向で隣接する選択ゲートを有するメモリセルを形成する工程であり、前記複数の平面状の犠牲層のうち前記酸素含有層及びその上に位置する前記上側の窒素含有層が除去される、工程；及び
前記選択ゲート及び前記制御ゲートの形成後、前記複数の犠牲層のうちの前記酸素含有層の下に位置する前記窒素含有層を用いて、前記第２領域内に第２タイプのデバイスの制御ゲートを形成する工程；
を有する方法。
【請求項５】
基板上に形成され且つ分離領域によって互いに離隔されたメモリ領域とロジック領域とを有する集積回路を製造する方法であって：
前記メモリ領域及び前記ロジック領域の双方において、前記基板を覆う第１のゲート電極材料層を形成する工程；
前記メモリ領域及び前記ロジック領域内にデバイスを形成することに先立って、前記メモリ領域及び前記ロジック領域の双方において、前記第１のゲート電極材料層を覆う複数の平面状の犠牲層を形成する工程であり、該複数の平面状の犠牲層は、上側の窒素含有層、酸素含有層、及び窒素含有層を有する、工程；
前記複数の平面状の犠牲層を用いて、前記メモリ領域内に不揮発性メモリデバイスを形成する工程であり、該不揮発性メモリデバイスは、制御ゲートに横方向で隣接する選択ゲートを有し、前記複数の平面状の犠牲層のうち前記酸素含有層及びその上に位置する前記上側の窒素含有層が除去される、工程；及び
前記複数の犠牲層のうちの前記酸素含有層の下に位置する前記窒素含有層を用いて、前記ロジック領域内にロジックデバイスを形成する工程であり、前記複数の平面状の犠牲層のうちの前記酸素含有層の下に位置する前記窒素含有層は、該ロジックデバイスのゲート電極を形成するために使用され、且つ該ゲート電極をパターニングするために用いられる反射防止膜（ＡＲＣ）層として機能する、ロジックデバイスを形成する工程；
を有する方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
ＳｏＣ内でのＴＦＳ（薄膜ストレージ）メモリとロジック回路との集積は、２つのゲートエッチングを必要とする。１つはＴＦＳ領域内の選択ゲート用であり、もう１つはロジック領域内のロジックトランジスタ又は周辺トランジスタのゲート用である。ロジック又は周辺のトランジスタは、クリティカル寸法（critical  dimension；ＣＤ）を有し、非常に微細であるため、パターニングするのが面倒なものとなっている。１つの取り組みにおいて、微小なトランジスタのゲートは、トランジスタのゲート寸法のＣＤ制御を達成するために、ゲート酸化膜上に堆積されたボトム反射防止膜（bottom  anti-reflective  coating；ＢＡＲＣ）層を用いてパターニングされる。ＢＡＲＣは高い粘性を有するので、ＢＡＲＣ層を堆積することは難しいことである。また、ＳｏＣ上のメモリ領域とロジック領域との間に高低差が存在する場合、プロセスは更に複雑になる。加えて、ＳｏＣ上のメモリ領域とロジック領域との間の物理的な距離が小さい場合、ロジック領域内のゲート酸化膜上に非常に厚い非平面的なＢＡＲＣ層が堆積され、これはエッチングするのが困難である。さらに、厚いＢＡＲＣ層は過度に反射防止性であるため、厚いＢＡＲＣ層を用いたトランジスタゲートのパターニングは複雑なプロセスである。この非平面性の問題を解決するため、分離領域と呼ばれるメモリ領域とロジック領域との間の距離は大きくされる必要がある。しかしながら、分離領域の増大はＳｏＣ設計においてレイアウトの非効率性を引き起こす。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
次に、図２を参照するに、第１のゲート材料層１６上への複数の接し合う平面状の犠牲層の堆積は、反射防止膜（ＡＲＣ）層２２、エッチング停止層２４及び研磨停止層２６を順次上に堆積することを含む。ＡＲＣ層２２は第１のゲート材料層１６上に形成される。好適な一実施形態において、ＡＲＣ層２２は、例えば窒化シリコンや金属含有窒化物などの、窒化物（例えば、ＴｉＮ）や金属−シリコン窒化物（例えば、ＴａａＳｉｂＮｃ）、又はこれらの何らかの組み合わせである。好適な一実施形態において、ＡＲＣ層２２は、従来からの化学的気相成長（ＣＶＤ）法を用いて、およそ１５５Åの厚さを有するように堆積される。ＡＲＣ層２２は、ロジック領域２０内のトランジスタのゲートをパターニングするための反射防止膜として用いられる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
ロジックトランジスタのゲートはＡＲＣ層２２を用いてパターニングされるので、このパターニングは、ロジックトランジスタのゲートをパターニングするためにゲート酸化膜上にＢＡＲＣ層を堆積することを不要にする。ここで、仮にＢＡＲＣ層が堆積されるとすると、トレンチアイソレーション１３は、非平面性の問題を軽減するように大きくされなければならないことになる。ＮＶＭ領域１８とロジック領域２０との間のトレンチアイソレーション１３は最小のフォトリソグラフィ限界に関連付けられ得るため、有意な量の空間が集積回路上で節減され得る。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
本願において、“第１のゲート材料層”及び“第１のゲート電極材料”という用語は、ＮＶＭ領域１８内の選択ゲートと、ロジック領域２０内のゲート電極とを表す。“第２のゲート材料層”及び“第２のゲート電極材料”という用語は、図７−１３に示されるように選択ゲートに横方向で隣接するＮＶＭ領域１８内の制御ゲートを表す。
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正の内容】
【図１１】
2011502353.tif 000001
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正の内容】
【図１２】
2011502353.tif 000002
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図１３
【補正方法】変更
【補正の内容】
【図１３】
2011502353.tif 000003