【事件の表示】
　特願２００２−１１８７４２「非活動状態時の電力低減のために、走査に基づいて状態を保存及び復元する方法及びシステム」拒絶査定不服審判事件〔平成１５年　１月１７日出願公開、特開２００３−　１５７８７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１４年４月２２日（パリ条約優先権主張、２００１年４月２６日、米国）の出願であって、平成２０年６月６日付けで拒絶査定がなされ、これに対して平成２０年９月５日に拒絶査定に対する審判が請求されるとともに、同年９月１０日付けで手続補正がなされたものである。
　
２．平成２０年９月１０日付け手続補正について
［補正却下の決定の結論］
　平成２０年９月１０日付け手続補正（以下「本件補正」という。）を却下する。
［理由］
　補正後の本願発明
　本件補正により、特許請求の範囲の請求項１は次のとおり補正された。
「走査回路要素（150）を有する回路であって、その回路が、
　定電力を受電する定電力領域（218）と、
　遮断可能な電力を受電し、通常モードクロックを受信する切換電力領域（214）と、
　前記定電力領域（218）に配置されて、スリープ信号（242）を受信し、それに応答して、前記通常モードクロックを停止させるためにクロック停止信号（262）をアサートし、
前記走査回路要素（150）を使用することによる走査に基づく状態の保存を実施して、前記切換電力領域（214）を電源パッド（284）から切り離すために用いられる電力制御信号（264）をアサートする、非活動状態時電力低減マネージャ（160）と、
　前記回路の外部の供給源から信号を受信するための第１の入力、前記非活動状態時電力低減マネージャ（160）からの信号を受信するための第２の入力、状態保存モード信号（268）を受信するための制御入力、及び前記走査回路要素（150）に結合された出力を含む選択ユニットと、
　状態情報を記憶するためのメモリ（270）とを含み、
　前記非活動状態時電力低減マネージャ（160）が、前記状態保存モード信号（268）を生成することにより、及び前記選択ユニットの前記第２の入力に信号を提供することにより、走査に基づく状態の保存を実施し、前記走査回路要素（150）を用いて、前記状態情報を保存し、前記状態情報を復元し、
　前記非活動状態時電力低減マネージャ（160）が、前記メモリにアドレス信号及びメモリ制御信号を供給し、前記メモリから状態情報を読み取り、前記メモリに状態情報を書き込むメモリ操作を管理する、回路。」
　
　上記補正は、本件補正前の請求項１に記載した発明を特定するために必要な事項である「回路」について、「状態情報を記憶するためのメモリ（270）とを含み、」と限定し、「非活動状態時電力低減マネージャ（160）」について、「前記走査回路要素（150）を用いて、前記状態情報を保存し、前記状態情報を復元し、前記非活動状態時電力低減マネージャ（160）が、前記メモリにアドレス信号及びメモリ制御信号を供給し、前記メモリから状態情報を読み取り、前記メモリに状態情報を書き込むメモリ操作を管理する」と限定するものであって、特許法第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　そこで、本件補正後の前記請求項１に記載された発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について以下に検討する。
　
（１）引用刊行物
　原査定の拒絶の理由に引用された、本願の優先日前に頒布された刊行物「特開平１０−７８８３６号公報」（以下「引用刊行物」という。）には、図面とともに以下の記載がある。
「【特許請求の範囲】
【請求項１】命令を実行するための処理装置であって、複数の組み合わせ論理回路とそれらと組み合わされて順序回路を構成するための複数の記憶素子とからなる順序回路を有するものと、
退避用のメモリと、
上記複数の記憶素子に保持された複数の内部データを読み出し、上記待機用のメモリに退避し、上記退避用のメモリから上記退避された複数の内部データを読み出し、上記複数の記憶素子に回復する退避回復回路と、
上記退避回復回路により上記複数の内部データが退避された後に上記処理装置に待機状態用の電源電圧を供給し、上記退避回復回路により上記退避された複数の内部データが回復される前に上記処理装置に通常動作用の電源電圧を供給するように、上記処理装置に供給する電源電圧を切り換えるための電源供給切り替え回路とを有するデータ処理装置。
【請求項２】上記退避回復回路は、
上記複数の記憶素子に保持された上記複数の内部データを退避するときには、それらの内部データを順次スキャンアウトし、上記退避用のメモリに退避された上記複数の内部データを上記複数の記憶素子に回復するときには、上記退避された複数の内部データを上記複数の記憶素子に順次スキャンインするスキャン回路と、
上記複数の記憶素子に保持された上記複数の内部データを退避するときには、上記複数の記憶素子からスキャンアウトされた上記複数の内部データを上記待機用のメモリに順次書き込み、上記退避用のメモリに退避された上記複数の内部データを上記複数の記憶素子に回復するときには、上記退避された上記複数の内部データを順次読み出すメモリ制御回路とを有する請求項１記載のデータ処理装置。」（第２頁左欄）
　
「【０００１】
【発明の属する技術の分野】本発明は待機状態における消費電力を低減した、マイクロプロセッサ等のデータ処理装置に関する。」（第４頁左欄）
　
「【０００２】
【従来の技術】マイクロプロセッサ等のいろいろのデータ処理装置における技術的課題の一つは、データ処理装置が待機状態にあるときの消費電力を低減することである。消費電力低減のためにいろいろな工夫が従来なされている。その典型的な方法は、データ処理装置の内部に供給するクロックを停止することである。
【０００３】通常、データ処理装置を構成する複数の内部モジュールの多くは順序回路により構成され、しかもその順序回路は、複数の組み合わせ回路とそれらとともに順序回路を構成するための複数の記憶素子（例えば、ラッチあるいはフリップフロップ）とで構成されている場合が多い。各内部モジュールでは、各記憶素子の出力がいずれかの組み合わせ論理回路に接続され、その組み合わせ論理回路の出力はさらに他の記憶素子に接続され、これらの記憶素子は、データ処理装置の内部で発生したクロック若しくはその外部から与えられたクロックに従って動作する。すなわち、いずれかの記憶素子路に保持したデータが読み出され、その記憶素子に接続されたいずれかの組み合わせ回路に入力され、その組み合わせ回路の出力はさらに他の記憶素子に入力される。
【０００４】その内部モジュールに対する電源電圧を供給した状態で、そのモジュールへのクロックの供給を停止したとしても、その内部モジュールの内部状態は保持されるため、その後任意のタイミングでその内部モジュールに対するクロックの供給を再開すれば、その内部モジュールは動作を再開することができる。従って、従来は、データ処理装置が待機状態にあるときに使用されない内部モジュールに対してクロックの供給を停止することにより、データ処理装置の待機状態での消費電力を低減している。具体的な動作態様としては、例えばＣＰＵのみの動作を停止し、そこへのクロックの供給を停止し、周辺回路モジュールにはクロックを供給し続け、従って、クロック発生回路も動作し続けるスリープモードや、ＣＰＵにも周辺モジュールにもクロックの供給を停止し、従ってクロック発生回路も動作を停止するスタンバイモードなどが存在する。
【０００５】データ処理装置が待機状態にあるときに、内部モジュールへのクロックの供給を停止したとしても、その内部モジュール内の記憶素子に、そのときまでに保持していた情報を保持させるためには、その内部モジュールに供給するクロックのレベルおよび電源電圧を下げることはできない。従って、この内部モジュール内では依然としてリーク電流が発生し続け、それによる消費電力が発生する。このため、待機状態にある回路のリーク電流を低減する有効な方法が望まれる。
【０００６】そのための一つの試みとして、データ処理装置が搭載された半導体集積回路に待機時に基板バイアスを印加する方法も提案されている。例えば、黒田ほか、「スピードを維持した５０％省電力化回路」（信学技報、ＥＤ９５−３８、１９９５−０６、ｐｐ．９−１５）参照。
【０００７】また、最近では、いろいろの利便性を考慮して、マイクロプロセッサ上に書き換え可能な不揮発性メモリを搭載することが多くなってきている。不揮発性メモリの種類としてはＥＰＲＯＭやＥＥＰＲＯＭやＦＬＡＳＨメモリなどがあるが、書き換え回数の制限や書き込み方法の不便さがあった。しかし、最近では書き換え回数や書き込み、読み出し方式もＤＲＡＭに近づいた不揮発性のメモリとして、強誘電体メモリ（ＦＲＡＭ）が現われてきている。ＦＲＡＭは、不揮発性であるため、データ保持にリフレッシュ動作が必要でとせず、待機時のこのメモリの消費電力は非常に小さくできるだけでなく、ＤＲＡＭと同等のアクセス時間を有し、さらに、ＳＲＡＭと比べると、大幅にセル面積が小さいという利点も有する。ＦＲＡＭの詳細については塩嵜他  編、「強誘電体薄膜メモリ」（サイエンスフォーラム社、ｐｐ．２−２６０）を参照のこと。
【０００８】マイクロプロセッサ等のいろいろのデータ処理装置における他の技術的課題の一つは、回路の故障検出のためのテスト時間の短縮である。従来、マイクロプロセッサの故障検出に主に用いられてきた方法には、テストパターンをマイクロプロセッサ外部から与える方法がある。しかし、この方法では、外部からテストパターンの量は、マイクロプロセッサの高速化、高集積化に伴い膨大となり、このために、テスト時間が増大するという問題がある。とくに、順序回路の故障検出用のテストパターンの生成は、組み合わせ回路の故障検出用のテストパターンの生成に比べて難しいということが知られている。このため、最近では多くのマイクロプロセッサが順序回路を前述のように複数の論理回路とそれらに接続された複数のフリップフロップで構成し、それらのフリップフロップに対するスキャン回路を有するようになった。これにより、これらのフリップフロップに任意の値を設定できるようになるため順序回路の故障検出は容易になり、故障検出の問題は、組み合わせ回路だけの問題に帰着する。
【０００９】この組み合わせ回路の故障検出を高速に行う最近の手法として、組み込み自己テスト回路ＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ  Ｓｅｌｆ−Ｔｅｓｔ）が存在する。ＢＩＳＴとはプロセッサに内蔵された１つのモジュールのことであり、このモジュールがランダムパターンを発生し、組み合わせ回路へそのパターンを与え、組み合わせ回路からの出力を受け取り、結果を圧縮して外部へ出力するといった動作をする。この出力を用いてマイクロプロセッサ上の故障の有無を判定する。このＢＩＳＴの詳細については「Ａ  Ｔｕｔｏｒｉａｌ  ｏｎ  Ｂｕｉｌｔ−ＩｎＳｅｌｆ−Ｔｅｓｔ    Ｐａｒｔ  １：Ｐｒｉｎｃｉｐｌｅｓ」（ＩＥＥＥ  ＤＥＳＩＧＮ  ＆  ＴＥＳＴ  ＯＦ  ＣＯＭＰＵＴＥＲＳ，  ＭＡＲＣＨ，１９９３，ｐｐ．７３−８２）と、「Ａ  Ｔｕｔｏｒｉａｌ  ｏｎ  Ｂｕｉｌｔ−ＩｎＳｅｌｆ−Ｔｅｓｔ  Ｐａｒｔ  ２：Ａｐｐｌｉｃａｔｉｏｎｓ」（ＩＥＥＥＤＥＳＩＧＮ  ＆  ＴＥＳＴ  ＯＦ  ＣＯＭＰＵＴＥＲＳ，ＪＵＮＥ，１９９３，ｐｐ．６９−７７）を参照のこと。」（第４頁左欄〜第５頁左欄）
　
「【００１５】
【課題を解決するための手段】上記目的を達成するために、本発明によるデータ処理装置内の命令を実行する処理装置が、複数の組み合わせ論理回路とそれらと組み合わされた複数の記憶素子とからなる順序回路にて構成され、このデータ処理装置は、退避用のメモリと、上記複数の記憶素子に保持された複数の内部データを上記待機用のメモリに退避し、後に上記退避用のメモリに退避された複数の内部データを上記複数の記憶素子に回復する退避回復回路と、上記退避回復回路により上記複数の内部データが退避された後に上記処理装置に退避状態用の電源電圧を供給し、上記退避回復回路により上記退避された複数の内部データが回復される前に上記処理装置に通常動作用の電源電圧を供給するように、上記処理装置に供給する電源電圧を切り換えるための電源供給切り替え回路とを有する。
【００１６】特に、本発明の望ましい態様では、上記退避回復回路は、上記複数の記憶素子に保持された上記複数の内部データを退避するときには、それらの内部データを順次スキャンアウトし、上記退避用のメモリに退避された上記複数の内部データを上記複数の記憶素子に回復するときには、上記退避された複数の内部データを上記複数の記憶素子に順次スキャンインするスキャン回路と、上記複数の記憶素子に保持された上記複数の内部データを退避するときには、上記複数の記憶素子からスキャンアウトされた上記複数の内部データを上記待機用のメモリに順次書き込み、上記退避用のメモリに退避された上記複数の内部データを上記複数の記憶素子に回復するときには、上記退避された上記複数の内部データを順次読み出すメモリ制御回路とを有する。
【００１７】特に、本発明の望ましい他の態様では、上記退避用のメモリは、書き換え可能な不揮発性メモリ、望ましくは強誘電体メモリからなる。」（第５頁左欄〜右欄）
　
「【００１８】
【発明の実施の形態】以下、本発明に係るデータ処理装置を図面に示した実施の形態を参照してさらに詳細に説明する。
【００１９】＜発明の実施の形態＞
（１）装置の概要
図１で、１０１は、本発明に係るマイクロコンピュータを表す。これは一つの大規模集積回路（ワンチップ）上に搭載されている。マイクロコンピュータ１０１には、ＣＰＵコア１１４と、キャッシュ１２２と、ＲＡＭ１２７が設けられている。ＲＡＭ１２７は、このマイクロプロセッサ１０１の主記憶の一部として使用するＲＡＭであり、ＣＰＵコア１１４が使用するデータを保持する。この主記憶の残りの大部分は、このマイクロプロセッサ１０１が搭載されているチップとは別に設けられているＲＡＭ（図示せず）により実現される。キャッシュ１２２は、ＲＡＭ１２７とこの図示していない外部のＲＡＭにより実現される主記憶内のデータの一部の写を保持するキャッシュである。
【００２０】ＣＰＵコア１１４は、このマイクロコンピュータが必要とするマイクロ命令を実行するもので、本実施の形態では、マイクロ命令を記憶したＲＯＭは、このマイクロコンピュータの外部の設けられ、簡単化のために図示されていない。
【００２１】制御回路１０３は、マイクロプロセッサ１０１での退避動作、回復動作、テスト動作の実行を制御する回路である。この回路は、マイクロプロセッサ１０１を待機状態にする前に、マイクロプロセッサ１０１が待機状態にあるときには使用されないいくつかの内部モジュール、具体的には、ＣＰＵコア１１４と、キャッシュ１２２と、ＲＡＭ１２７の内部データをパススイッチ１１２を介して強誘電体メモリ１１０に退避させる。この待機動作のために、クロック生成回路１０４にテストクロックＴＣＬＫを生成させ、待機動作中の内部モジュールにその内部データが全て待機されるまで供給する。その後、マイクロプロセッサ１０１を待機状態にする。待機状態では、これらの内部モジュール、強誘電体メモリ１１０、パススイッチ１１２、ＢＩＳＴ回路１３２などの、待機時に使用しない内部モジュールへの電源の供給を電源切り替え回路１４６に遮断させる。マイクロプロセッサ１０１を待機状態から通常動作状態に戻す前に、これらの内部モジュールへの電源の供給を電源切り替え回路１４６に再開させ、強誘電体メモリ１１０に退避された内部データを上記ＣＰＵコア１１４、キャッシュ１２２、ＲＡＭ１２７にパススイッチ１１２を介して回復させる。
【００２２】強誘電体メモリ１１０は、マイクロプロセッサ１０１内の退避すべき内部データを低消費電力でもって保持するために設けられ、パススイッチ１１２とは、上記退避動作および上記回復動作、上記テスト動作の間、上記いくつかの内部モジュールと上記強誘電体メモリ１４０の間のデータ転送に使用される。ここで、強誘電体メモリは、強誘電体絶縁膜の履歴特性を利用した不揮発性のメモリである。強誘電体メモリには、先に引用した文献に記載の通りいくつかの種類があるが、本実施の形態では、いずれの種類も原理的に使用可能である。
【００２３】クロック生成回路１０４は、制御回路１０３の制御の下で、供給するクロックを切り換え可能になっている。すなわち、通常動作時には通常動作クロックＣＬＫをこのマイクロプロセッサ内部のいろいろの内部モジュールに、それらに共通の線１０７を介して供給し、上記退避動作、上記回復動作およびマイクロプロセッサ１０１のテスト動作の間、通常クロックと同じ周波数のテストクロックＴＣＬＫを出力し、制御回路１０３が、上記退避動作、回復動作、およびテスト動作に関与している、マイクロプロセッサ１０１内の特定の内部モジュール、ここではＣＰＵコア１１４、キャッシュ１２２、またはＲＡＭ１２７に、このテストクロックを選択的に供給する。
【００２４】クロック生成回路１０４は、マイクロプロセッサ１０１が待機状態になったときには、マイクロプロセッサ１０１内の、制御回路１０３以外の内部モジュール、具体的には、ＣＰＵコア１１４、キャッシュ１２２、ＲＡＭ１２７、強誘電体メモリ１０９、パススイッチ１１２、ＢＩＳＴ回路１３２への通常クロックＣＬＫの供給を制御回路１０３の制御の下で停止する。このために、ＣＰＵコア１１４、キャッシュ１２２、ＲＡＭ１２７等の、制御回路１０３以外の内部モジュールに通常クロックＣＬＫをクロック生成回路１０４から供給する線１０７は、制御回路１０３に通常クロックＣＬＫをクロック生成回路１０４から供給する信号線１５１とは区別して設けられている。
【００２５】電源切り替え回路１４６には、通常動作用の電源１４７と待機時用の電源１４８（これは接地電位に等しい）が外部から供給されており、電源切り替え回路１４６は、マイクロコンピュータ１０１が待機状態になったときに、上記ＣＰＵコア１１４、キャッシュ１２２、ＲＡＭ１２７等の不使用状態となる、制御回路１０３とクロック生成回路１０４以外の内部モジュールへの電源供給を制御回路１０３の制御の下で停止する。このため、ＣＰＵコア１１４、キャッシュ１２２、ＲＡＭ１２７、強誘電体メモリ１０９、パススイッチ１１２、ＢＩＳＴ回路１３２等の、制御回路１０３とクロック生成回路１０４以外の内部モジュールに電源電位を供給する線１４９は、制御回路１０３とクロック生成回路１０４に電源電位を供給する線１４７とは区別して設けられている。なお、制御回路１０３とクロック生成回路１０４には、通常動作用の電源が線１４７を介して常時供給される。以上により、マイクロプロセッサ１０１が待機状態にある間、制御回路１０３とクロック生成回路１０４以外の内部モジュールでのリーク電流による消費電力を低減する。
【００２６】一般にデータ処理装置を構成する内部モジュールは、複数のランダムモジュールとマクロモジュールとを含む。ここでランダムモジュールとは順序回路を主要構成要素とするモジュールであり、通常は自動論理合成により生成されるモジュールのことである。本実施の形態では、この順序回路は、複数の記憶素子（ここではフリップフロップと仮定する）とそれらを相互に接続する複数の組み合わせ論理回路とからなる。またマクロモジュールとはＲＯＭやＲＡＭなどのメモリを主要構成要素とするモジュールを指す。これらのモジュールの数はデータ処理装置の規模により変わる。図１では、ＣＰＵコア１１４はランダムモジュールであり、キャッシュ１１２とＲＡＭ１２７はマクロモジュールである。
【００２７】本実施の形態では、ＣＰＵコア１１４のようなランダムモジュールを構成する順序回路の複数の記憶素子に対して、それぞれが保持する複数の内部データを所定の順に順次退避し、さらに、それらの退避された内部データをそれぞれの記憶素子に順次回復するスキャン回路を使用する。しかも、このスキャン回路の主要部をテスト動作に使用されるスキャン回路と共用することにより、少ない回路の追加でもって、上記退避回復を実現している。」（第５頁右欄〜第６頁右欄）
　
「【００２９】（２）内部データの退避
（２Ａ）待機動作の起動
マイクロプロセッサ１０１の待機状態への遷移と通常状態への遷移は、図示しない他のプロセッサから線１０２を介して制御回路１０３に与えられる停止信号ＳＴＰおよび起動信号ＳＴＡＲＴにより起動される。さらに、ＢＩＳＴ回路１３２から線１０８を介してテスト開始要求ＴＥＳＴもこの制御回路１０３に与えられる。
【００３０】図４を参照するに、制御回路１０３では、起動回路４０１が、停止信号ＳＴＰ、起動信号ＳＴＡＲＴ、テスト開始要求ＴＥＳＴを受信し、それぞれの信号の受信をステートマシーン４０５に線４０３を介して通知する。このステートマシーン４０５は、この受信された要求に対応する動作が実行されるように、制御回路１０３内のいろいろの回路をそれぞれの回路に応じて定めたタイミングで線４０８を介して起動する。
【００３１】具体的には、起動回路４０１は、上記起動信号ＳＴＡＲＴを受信すると、以下のようにして、退避対象の内部モジュールの内部データの退避動作を以下のようにして起動する。図６には、この退避動作に関係するいくつかの信号のタイミングチャートを示す。
【００３２】起動回路４０１は、先ず、線４０２を介してクロック切り替え制御回路４０４に、テストクロックの生成要求を出力する。クロック切り替え制御回路４０４は、この要求に応答して、退避動作を実行すべき全ての内部モジュールでの待機動作が完了するまでの間、テストクロックの生成要求を線１０５を介してクロック生成回路１０４に供給する。クロック生成回路１０４は、このテストクロック生成要求に応答して、テストクロックＴＣＬＫを線１０６を介して制御回路１０３に与えるとともに、強誘電体メモリ１１０、パススイッチ１１２、ＢＩＳＴ回路１３２等の、通常動作以外の動作時に使用する内部モジュールにも線１０６を介して与える。このテストクロックＴＣＬＫは、退避回復対象の内部モジュールの全ての退避動作が完了するまで供給される。
【００３３】さらに、起動回路４０１は、ステートマシン４０５に退避動作の開始を線４０３を通して指示する。ステートマシン４０５は、この退避動作の開始指示に応答して、制御回路１０３内のいろいろの回路を制御する。まず、モジュール指定回路４０７に退避動作のためのモジュールの選択を指示する。
【００３４】モジュール指定回路４０７は、この指示に応答して、退避動作の対象とする内部モジュール、今の例では、ＣＰＵコア１１４、キャッシュ１２２、ＲＡＭ１２７を予め定めた順に従って順次選択する。選択された内部モジュールでの退避動作が完了したときに、次の内部モジュールを選択する。モジュール指定回路４０７は、ＣＰＵコア１１４、キャッシュ１２２、ＲＡＭ１２７を選択したときに、それぞれセレクト信号ＴＳＥＬ１、ＴＳＥＬ２、ＴＳＥＬ３を線４０９、４１０、４１１に出力する。モジュール指定回路４０７は、それぞれの内部モジュールでの退避動作が完了するまで、それぞれの内部モジュールに対するセレクト信号を、それぞれの内部モジュール内の内部データの退避に必要な期間だけ出力し続ける。
【００３５】
テストクロック供給回路４２０は
　
「【００５１】（２Ｃ）強誘電体メモリ１１０への内部データの書き込み
ＣＰＵコア１１４から内部データが、バス１２３に読み出されると、パススイッチ１１２内のマルチプレクサ１３０は、バス１２３を選択する。バス１２３上の内部データは出力レジスタ１２９に格納された後、データバス１２８を通して強誘電体メモリ１１０内の内部バス１４２へ転送され、さらに強誘電体メモリセルアレー１４０に順次書き込まれる。
【００５２】このときのパススイッチ１１２の動作は、制御回路１０３により制御される。すなわち、制御回路１０３では、モジュール指定回路４０７が先に出力したセレクト信号ＴＳＥＬ１、ＴＳＥＬ２またはＴＳＥＬ３（今の例ではセレクト信号ＴＳＥＬ１）を線１１１を介して、マルチプレクサ１３０に出力し、バス１２３、１２６、１３３の内のそのセレクト信号で指示される一つのバス（今の例ではバス１２３）を選択させる。さらに、ステートマシン４０５は、上記起動回路４０１からの待機状態への遷移指示に応答して、かつ、退避動作中の内部モジュール（今の例ではＣＰＵコア１１４）からの最初の内部データがマルチプレクサ１３０を介して出力レジスタ１２９に供給されるタイミングに同期して、レジスタ更新制御回路４１４を線４０８を介して退避動作のために起動する。この回路４１４は、退避動作のために起動されると、マルチプレクサ１３０により選択されたバス上の内部データの取り込みを指示するセット信号をテストクロックＴＣＬＫに同期して繰り返し生成し、線４１６を介して出力レジスタ１２９に供給する。出力レジスタ１２９はこのセット信号に応答して、マルチプレクサ１３０から順次供給される内部データを順次取り込み、バス１２８を介して強誘電体メモリ１１０の内部バス１４２に供給する。
【００５３】強誘電体メモリ１１０は出力レジスタ１２９からの内部バス１４２に供給された内部データを内部バス１４１を介して強誘電体メモリセルアレー１４０に順次書き込む。この書き込みは、制御回路１０３により制御される。すなわち、制御回路１０３内のステートマシーン４０５は、起動回路４０１からの上記待機動作の開始指示に応答して、かつ、退避すべき最初の内部データが強誘電体メモリ１１０内の内部バス１４２に供給されるタイミングに同期して、強誘電体メモリ制御回路４１３とアドレス生成回路４１２を線４０８を介して書き込み動作のために起動する。強誘電体メモリ制御回路４１３は、書き込み動作のために起動されると、書き込み信号をテストクロックＴＣＬＫに同期して繰り返し発生し、線１０９を介して強誘電体メモリ１１０に供給する。アドレス生成回路４１２は、書き込み動作のために起動されると、強誘電体メモリセルアレー１４０内の先頭位置からは始まり、あらかじめ定めた大きさを有する連続する退避領域のアドレスをテストクロックＴＣＬＫに同期して順次発生し、線１３９を介して強誘電体メモリセルアレー１４０に供給する。この退避領域の大きさは、各内部モジュールごとに、その内部モジュールから退避すべき全内部データの量に依存してあらかじめ定められる。強誘電体メモリ制御回路４１３とアドレス生成回路４１２は、これらの書き込み信号と書き込みアドレスを、退避すべき後続の内部データの各々が強誘電体メモリセルアレー１４０に供給されるのに同期して生成する。」（第９頁右欄〜第１０頁左欄）
　
「【００６０】（２Ｆ）電源供給の遮断、テストクロックの供給中止
制御回路１０３では、ステートマシーン４０５は、起動回路４０１からの上記退避動作開始指示に応答して、かつ、退避対象の複数の内部モジュールに対する退避動作が完了した時点で、電源制御回路４２１を退避動作のために線４０８を介して起動する。電源制御回路４２１は、退避動作のために起動されると、電源切り替え回路１４６に電源電圧の変更を線１４５を介して要求する。電源切り替え回路１４６は、この線１４５による電源変更要求に従って待機時用の電源１４８（これは接地電位に等しい）を選択し、結局、ＣＰＵコア１１４、キャッシュ１２２、ＲＡＭ１２７、パススイッチ１１２、強誘電体メモリ１１０、ＢＩＳＴ回路１３１への電源供給を停止する。これによりこれらのモジュールにおける待機時のリーク電流を抑えることができる。なお、制御回路１０３とクロック生成回路１０４へは常に通常動作用の電源が供給されている。
【００６１】ステートマシーン４０５は、必要な内部データの全ての退避が完了すると、起動回路４０１に退避完了を通知し、起動回路４０１は、この通知を受けると、クロック切り替え制御回路４０４に退避動作の完了を通知し、このクロック切り替え制御回路４０４は、クロック生成回路１０４にテストクロックの生成の終了を要求する。こうして、テストクロックも生成されなくなる。以上のようにして、待機動作が終了する。」（第１０頁右欄〜第１１頁左欄）
　
「【００６２】（３）内部データの回復
（３Ａ）電源供給の再開と回復動作の起動
図示しない他のプロセッサから線１０２を介して制御回路１０３に起動信号ＳＴＡＲＴが与えられると、起動回路４０１は、通常状態への遷移動作（回復動作）を起動する。このときの制御回路１０３の動作は、退避動作と類似であるので、以下では、退避動作と異なる点を簡単に説明するに止める。図７には、この回復動作に関係するいくつかの信号のタイミングチャートを示す。
【００６３】起動回路４０１は、先ず、退避動作の時と同様にしてクロック切り替え制御回路４０４に、テストクロックの生成を要求し、さらに、起動回路４０１は、ステートマシン４０５に回復動作の開始を線４０３を通して指示する。ステートマシン４０５は、この回復動作の開始指示に応答して、制御回路１０３内のいろいろの回路を制御する。
【００６４】ステートマシーン４０５は、上記回復動作の開始指示に応答して、電源制御回路４２１を回復動作のために線４０８を介して起動する。電源制御回路４２１は、回復動作のために起動されると、電源切り替え回路１４６に電源電圧の変更要求ＰＷＲを線１４５を介して要求する。電源切り替え回路１４６は、この線１４５による電源変更要求ＰＷＲに従って通常動作用の電源１４７を選択し、結局、ＣＰＵコア１１４、キャッシュ１２２、ＲＡＭ１２７、パススイッチ１１２、強誘電体メモリ１１０、ＢＩＳＴ回路１３１への電源供給を再開する。
【００６５】さらに、モジュール指定回路４０７に回復動作のためのモジュールの選択を指示する。このときの回路４０７の動作は、退避動作の時と同じであり、テストクロック供給回路４２０によりテストクロックＴＣＬＫ１からＴＣＬＫ３が順次出力されることになる。」（第１１頁左欄）
　
「【００６６】（３Ｂ）強誘電体メモリ１１０からの退避データの読み出し
ステートマシーン４０５は、起動回路４０１からの上記回復動作の開始指示に応答して、強誘電体メモリ制御回路４１３とアドレス生成回路４１２を線４０８を介して読み出し動作のために起動する。強誘電体メモリ制御回路４１３は、読み出し動作のために起動されると、読み出し信号をテストクロックＴＣＬＫに同期して繰り返し発生し、線１０９を介して強誘電体メモリ１１０に供給する。アドレス生成回路４１２は、読み出し動作のために起動されると、書き込み動作のために起動された場合と同じく、強誘電体メモリセルアレー１４０内の前述した退避領域のアドレスをテストクロックＴＣＬＫに同期して順次発生し、線１３９を介して強誘電体メモリセルアレー１４０に供給する。こうして、強誘電体メモリセルアレー１４０に退避された内部データがそれぞれのデータの退避順と同じ順序で順次読み出され、内部バス１４１、１４２、１１７を介してパススイッチ１１２内の入力レジスタ１１５に読み出される。
【００６７】（３Ｂ）ＣＰＵコア１１４、キャッシュ１２２、ＲＡＭ１２７への退避データの書き込み
回復動作時のパススイッチ１１２の動作は、制御回路１０３により制御される。退避動作のときと異なり、制御回路１０３では、ステートマシン４０５は、上記起動回路４０１からの回復動作の開始指示に応答して、かつ、強誘電体メモリ１１０からの最初の退避データが入力レジスタ１１５に供給されるタイミングに同期して、レジスタ更新制御回路４１４を線４０８を介して回復動作のために起動する。この回路４１４は、バス１１７上の退避データの取り込みを指示するセット信号をテストクロックＴＣＬＫに同期して繰り返し生成し、線４１６を介して入力レジスタ１１５に供給する。入力レジスタ１１５はこのセット信号に応答して、バス１１７を介して順次供給される退避データを順次取り込み、マルチプレクサ１１６に供給する。モジュール指定回路４０７は、待機動作の時と同様に、線１１１を介して出力するセレクト信号ＴＳＥＬ１、ＴＳＥＬ２またはＴＳＥＬ３を生成するが、それぞれの信号はマルチプレクサ１１６に与えられる。マルチプレクサ１１６は、ＣＰＵコア１１４、キャッシュ１２２、ＲＡＭ１２７に接続されたバス１１３、１１８、１１９を線１１１から供給されているセレクト信号に応じて選択する。こうして、ＣＰＵコア１１４から退避された内部データが順次そこに供給され、そのなかの複数のフリップフロップに書き込まれる。こうして、ＣＰＵコア１１４の内部データが回復される。従って、ＣＰＵコア１１４の状態は、退避状態に遷移する直前の状態となり、ＣＰＵコア１１４は、その状態から動作を再開することが出来るようになる。」（第１１頁右欄）
　
「【００７４】制御回路１０３では、ステートマシーン４０５は、上記一つのテストパターンの先頭の部分データの読み出しに同期して、モジュール指定回路４０７とレジスタ更新制御回路４１４を、回復動作の場合と同様に、テスト動作のために起動する。レジスタ更新制御回路４１４は、強誘電体メモリ１１０から読み出された部分データの取り込みを入力レジスタ線４１７を介して指示する。本実施の形態では、スキャン回路を内蔵しているＣＰＵコア１１４のみをテスト対象回路として仮定すると、モジュール指定回路４０７は、テスト動作のために起動されると、このＣＰＵコア１１４を選択し、セレクト信号ＴＳＥＬ１をマルチプレクサ１１６とＣＰＵコア１１４に出力する。なお、複数のテスト対象モジュールがある時には、それらのモジュールを順次選択するのは回復動作の時と同様である。
【００７５】こうして、強誘電体メモリ１１０から読み出されたテストパターンデータの異なる部分がＣＰＵコア１１４に順次供給され、さらに、テストクロックＴＣＬＫ１がＣＰＵコア１１４に供給される。ＣＰＵコア１１４はそのテストパターンデータの異なる部分を順次スキャンインする。すでに述べたように、ＣＰＵコア１１４には、複数のフリップフロップを連結し、それらが保持する内部データを順次読み出し、あるいはそれらのフリップフロップに複数のデータを順次スキャンインするスキャン回路が組み込まれている。上記テストパターンデータのスキャンインはこのスキャン回路を、図２を使用して先に説明した内部データの回復の動作と同じように制御することにより実現される。」（第１２右欄〜１３頁左欄）
　
「【図面の簡単な説明】
【図１】本発明に係るマイクロプロセッサの全体図を示す。
【図２】図１に記述したＣＰＵコアの詳細図を示す。
【図３】図１中のＲＡＭの詳細図を示す。
【図４】図１中の制御回路の詳細図を示す。
【図５】図１中のＢＩＳＴ回路の詳細図を示す。
【図６】図１のマイクロプロセッサの、通常状態から待機状態への遷移時のいろいろの信号のタイミングチャートを示す。
【図７】図１のマイクロプロセッサの待機状態から通常状態への遷移時のいろいろの信号のタイミングチャートを示す。」（第１４頁右欄）
　
　段落【００３０】の記載を参照すると、図４には、制御回路１０３に、強誘電体メモリ制御回路４１３、およびアドレス生成回路４１２を設けることが記載されている。
　
　図６（マイクロプロセッサの、通常状態から待機状態への遷移時のいろいろの信号のタイミングチャートを示す）には「ＳＴＰ」信号が記載され、　図７（マイクロプロセッサの待機状態から通常状態への遷移時のいろいろの信号のタイミングチャートを示す）には「ＳＴＡＲＴ」信号が記載されている。
　
　なお、待機動作の起動に関して記載された段落【００３１】には、「具体的には、起動回路４０１は、上記起動信号ＳＴＡＲＴを受信すると、以下のようにして、退避対象の内部モジュールの内部データの退避動作を以下のようにして起動する。図６には、この退避動作に関係するいくつかの信号のタイミングチャートを示す。」と記載されているが、段落【００２９】、【００６２】、図６、図７によれば、「停止信号ＳＴＰ」により退避動作が開始され、「起動信号ＳＴＡＲＴ」により通常状態への遷移動作（回復動作）が起動されるものであるから、段落【００３１】に「起動信号ＳＴＡＲＴ」とあるのは、「停止信号ＳＴＰ」の誤記と認められる。
　
　これら引用刊行物の記載から、引用刊行物には以下の発明（以下、「引用発明」という。）が記載されているものと認められる。
「制御回路と、クロック生成回路と、電源切り替え回路と、スキャン回路を有するＣＰＵコアと、退避用のメモリ（強誘電体メモリ）と、を有するマイクロプロセッサであって、
　制御回路の起動回路は、ＳＴＰ信号を受信するとマイクロプロセッサの退避動作（待機状態への遷移）を行い、ＳＴＡＲＴ信号を受信すると回復動作（通常状態への遷移）を行い、
　制御回路の退避動作において、制御回路のモジュール指定回路はＣＰＵコアの内部データが退避されるまでＣＰＵコアに対するセレクト信号を出力し、当該セレクト信号によりテストクロックがＣＰＵコアに供給され、ＣＰＵコアの内部データが退避用のメモリに退避され、
　制御回路は、強誘電体メモリ制御回路と、アドレス生成回路とを有し、強誘電体メモリへの内部データの退避、回復のためのアドレス指定、書き込み信号、読み出し信号の出力を行い、
　制御回路とクロック生成回路には常に通常動作用の電源が供給され、制御回路からの電源切り替え要求により制御される電源切り替え回路は、退避動作が完了した時点で制御回路からの指令によりＣＰＵコア、強誘電体メモリへの電源供給を停止し、
　クロック生成回路は、制御回路の制御により、通常動作時にはマイクロプロセッサの各部に通常動作クロックを供給し、制御回路には常に通常動作クロックを供給し、退避動作及び回復動作の間は、テストクロックをＣＰＵコア等に供給し、マイクロプロセッサが待機状態になったときには、制御回路以外のＣＰＵコア等には通常動作クロックの供給を停止する、
　マイクロプロセッサ。」
　
　原査定において周知技術として引用された、本願の優先日前に頒布された刊行物「特開２０００−３２９８２２号公報」（以下「周知刊行物１」という。）には、図面とともに以下の記載がある。
「【０００１】
【発明の属する技術分野】本発明は半導体集積回路、特に故障検出不可能なフリップフロップ（Ｆ／Ｆ）を外部テスト信号を用いて検出可能にする半導体集積回路（ＩＣ）に関する。
【０００２】
【従来の技術】従来、半導体集積回路の故障検出率の向上の為には、スキャンパス方式を実施している。スキャンパス方式とは、半導体集積回路に含まれる全てのフリップフロップをシフトレジスタのように縦続接続する。具体的には、スキャンパステストモード時に、外部端子からテスト信号を入力し、組合わせ回路部の動作結果をシフトレジスタ化したフリップフロップを介して読出す。
【０００３】具体例としては、特開平９−１９７０１５号公報の「大規模回路テスト方式」に開示されている。この公報に開示されたスキャンパステスト回路は、図８に示す如く、回路内の全てのフリップフロップ１１２、１１４及び１１６のデータ入力の前段にセレクタ１１１、１１３及び１１５を挿入する。セレクタ１１１のＤ１入力には、スキャンテスト用データ端子１０１を介してスキャンテスト用データが入力される。同様に、セレクタ１１３、１１５のＤ１入力には、それぞれ前段のフリップフロップ１１２、１１４のＱ出力データが入力される。また、各セレクタ１１１、１１３、１１５には、スキャンテスト用切替端子１０２からスキャンテスト用切替信号が入力される。各フリップフロップ１１２、１１４、１１６のＣ（クロック）端子には、クロック入力端子１０３から入力クロック信号が入力される。」（第２頁左欄〜右欄）
　
　同じく、原査定において周知技術として引用された、本願の優先日前に頒布された刊行物「特開２０００−３２１３３１号公報」（以下「周知刊行物２」という。）には、図面とともに以下の記載がある。
「【０００１】
【発明の属する技術分野】本発明は、複数の論理回路から構成される半導体集積回路に内蔵されるスキャンテスト回路に関する。特に、異なるクロックで動作する非同期論理回路を含んだ半導体集積回路用スキャンテスト回路の改良に関する。
【０００２】
【従来の技術】スキャンテスト回路は、各機能ブロック毎にテストを実施することを可能とし、テスト効率や故障検出率を向上させるため、有効なテスト手法として幅広く活用されている。スキャンテスト手法においては、半導体集積回路内部に設けられたフリップフロップ回路をシフトレジスタとして扱うことで、当該フリップフロップに任意の値を設定し、取り出している。ここで、フィリップフロップ間を連結するパスをスキャンパスという。
【０００３】本来スキャンテスト手法は、同一クロックで動作する同期回路に適用されるものである。このため、従来は、異なるクロックで動作する非同期回路のスキャンテストを行う場合には、テスト用の特別のクロックを準備し、これを用いてテストを行っていた。すなわち、非同期回路をテスト時だけ同期回路として動作させていた。
【０００４】図６は同期回路に適用される一般的なスキャンテスト回路（１０）の要部の構成を示す。スキャンテスト回路１０は、動作モードの切り替えを行うセレクタ１２とＤ型フリップフロップ１４とを備えている。セレクタ１２は、モードセレクタ信号に基づいて、通常動作とスキャンテスト動作との切り替えを行う。Ｄ型フリップフロップ１４は、クロック信号に従って動作する。
【０００５】図７は、同期回路用のスキャンテスト回路を使用した一般的な半導体集積回路（２０）の構成を示す。半導体集積回路２０は、組合せ回路（論理回路）２２ａ，２２ｂ，２２ｃと、フリップフロップ回路２４，２６，２７，２８とを備えている。フリップフロップ回路２４，２６，２７，２８にはクロックパス２３を介してクロック信号が供給される。フリップフロップ回路２４，２６，２７，２８には、また、スキャンパス２５を介してスキャン信号が供給される。
【０００６】図７に示す半導体集積回路において、通常動作時には、モードセレクト信号によりフリップフロップ２４，２６，２７，２８が通常動作モードに切り替えられ、データ信号が組合せ回路２２ａ，２２ｂ，２２ｃ及びフリップフロップ２４，２６，２７，２８を介して出力される。一方、スキャンテスト動作時には、モードセレクト信号によりフリップフロップ２４，２６，２７，２８がスキャンテストモードに切り替えられ、テスト用のスキャン信号がスキャンパス２５により、フリップフロップ２４，２６，２７，２８を通過して出力される。そして、このスキャン出力信号に基づいて、当該半導体集積回路の動作確認が行われる。なお、全てのフリップフロップ回路２４，２６，２７，２８は、クロックパス２３を介して供給されるクロック信号（ＣＬＫ）に従って動作する。」（第２頁左欄〜右欄）
　
　図６には、モードセレクト信号が入力されるセレクタであって、セレクタが通常動作時のデータ入力と、スキャン入力とを有することが記載されている。
　
（２）対比
　本願補正発明と引用発明を対比すると、
　引用発明の「スキャン回路」、「内部データ」、「通常動作クロック」、「ＳＴＰ信号」、及び「マイクロプロセッサ」は、それぞれ、本願補正発明の「走査回路要素（150）」、「状態情報」、「通常モードクロック」、「スリープ信号」、及び「回路」に相当する。
　また、引用発明の「退避用メモリ（強誘電体メモリ）」は、本願補正発明の状態情報を記憶するための「メモリ（270）」に相当する。
　また、引用発明において、ＣＰＵコア、退避用メモリは、退避動作が開始されるまでは通常モードクロック（通常動作クロック）を受信し、退避動作が完了した時点でクロックの供給、電源供給が停止されるから、引用発明のＣＰＵコア退避用メモリが設けられている領域は、本願補正発明の、遮断可能な電力を受電し、通常モードクロックを受信する「切換電力領域（214）」に相当する。
　また、引用発明の「制御回路」は、強誘電体メモリ制御回路と、アドレス生成回路とを有し、強誘電体メモリへの内部データの退避、回復のためのアドレス指定、書き込み信号、読み出し信号の出力を行っているから、引用発明の「制御回路」は、本願補正発明と同様に、メモリにアドレス信号及びメモリ制御信号を供給し、前記メモリから状態情報を読み取り、前記メモリに状態情報を書き込むメモリ操作を管理しているということができる。
　また、引用発明の制御回路とクロック生成回路には、常に通常動作用の電源が供給されているから、引用発明の制御回路とクロック生成回路が設けられている領域は、本願補正発明の「定電力領域（218）」に相当する。
　また、引用発明の「制御回路」は、定電力領域に設けられ、マイクロプロセッサの待機状態への遷移と、通常状態への遷移を行うから、本願補正発明の「非活動状態時電力低減マネージャ（160）」に相当する。
　また、引用発明の非活動状態時電力低減マネージャ（制御回路）は、スリープ信号（ＳＴＰ信号）を受信して退避動作を行う際にクロック生成回路を制御して、ＣＰＵコア等への通常動作クロックの供給を停止しているから、引用発明の非活動状態時電力低減マネージャは、本願補正発明と同様に、「スリープ信号（242）を受信し、それに応答して、前記通常モードクロックを停止させるためにクロック停止信号（262）をアサート」しているということができる。
　また、引用発明の 電源切り替え回路は、退避動作が完了した時点で非活動状態時電力低減マネージャからの指令により切換電力領域への電源供給を停止しているから、引用発明の非活動状態時電力低減マネージャは、本願補正発明と同様に、「状態の保存を実施して、切換電力領域を電源から切り離すために用いられる電力制御信号をアサート」しているということができる。
　また、引用発明は、退避動作における「セレクト信号」によってテストクロックがＣＰＵコアに供給され、ＣＰＵコアの内部データが退避用のメモリに退避されるから、引用発明の「セレクト信号」は、本願補正発明の「状態保存モード信号」に相当する。
　
　したがって、両者は
「走査回路要素（150）を有する回路であって、その回路が、
　定電力を受電する定電力領域（218）と、
　遮断可能な電力を受電し、通常モードクロックを受信する切換電力領域（214）と、
　前記定電力領域（218）に配置されて、スリープ信号（242）を受信し、それに応答して、前記通常モードクロックを停止させるためにクロック停止信号（262）をアサートし、
前記走査回路要素（150）を使用することによる走査に基づく状態の保存を実施して、前記切換電力領域（214）を電源から切り離すために用いられる電力制御信号（264）をアサートする、非活動状態時電力低減マネージャ（160）と、
　状態情報を記憶するためのメモリ（270）とを含み、
　前記非活動状態時電力低減マネージャ（160）が、前記状態保存モード信号（268）を生成することにより、走査に基づく状態の保存を実施し、前記走査回路要素（150）を用いて、前記状態情報を保存し、前記状態情報を復元し、
　前記非活動状態時電力低減マネージャ（160）が、前記メモリにアドレス信号及びメモリ制御信号を供給し、前記メモリから状態情報を読み取り、前記メモリに状態情報を書き込むメモリ操作を管理する、回路。」の点で一致し、以下の点で相違している。
　
相違点１
　本願補正発明の電力制御信号は、電源パッド（284）から切り離すために用いられるが、引用発明の電力制御信号は、電源から切り離すために用いられてる点。
　
相違点２
　本願補正発明は、前記回路の外部の供給源から信号を受信するための第１の入力、前記非活動状態時電力低減マネージャ（160）からの信号を受信するための第２の入力、状態保存モード信号（268）を受信するための制御入力、及び前記走査回路要素（150）に結合された出力を含む選択ユニットとを有し、非活動状態時電力低減マネージャ（160）が、前記状態保存モード信号（268）を生成することにより、及び前記選択ユニットの前記第２の入力に信号を提供することにより、走査に基づく状態の保存を実施し、前記走査回路要素（150）を用いて、前記状態情報を保存し、前記状態情報を復元しているの対して、引用発明は、非活動状態時電力低減マネージャ（160）が、スリープ信号に応じて、走査に基づく状態の保存を実施し、前記走査回路要素（150）を用いて、前記状態情報を保存し、前記状態情報を復元することが記載されているが、選択ユニットについて記載がない点。
　
（３）当審の判断
　以下、上記相違点について検討する。
相違点１について
　回路を電源から切り離すか、電源パッドから切り離すかは設計的事項であって、引用発明において、電力制御信号により、切換電力領域を電源パッドから切り離すようにすることに格別の困難性はない。
　
相違点２について
　本願補正発明において、回路の外部の供給源から信号を受信するための第１の入力により受信した信号がどのように利用されるのかは特に明記されていない。一方、回路に必要に応じて外部信号を選択手段を介して入力することは周知である。
　また、引用刊行物（段落【０００８】、【０００９】には、従来技術として、マイクロプロセッサ等にスキャン回路を設けて故障検出を行う場合に外部からテストパターンを供給し、あるいは内部から供給することが記載されている。）、周知刊行物１（段落【０００１】、【０００２】には、半導体集積回路の試験をスキャンパス方式により行う場合に、外部テスト信号を使用することが記載されている。）に記載されているように、回路にスキャン回路を設けて試験を行う場合に，外部からテスト信号を入力することは周知である。
　また、周知刊行物１（半導体集積回路のスキャンパス方式のテストにおいて、セレクタに入力されるスキャンテスト用切替信号により、スキャンテスト用の信号入力と通常の入力を選択することが従来技術として記載されている。）、周知刊行物２（図６の記載を参照すると、半導体集積回路に内蔵されるスキャンテスト回路について、モードセレクタ信号に基づいセレクタが、通常動作時のデータ入力と、スキャン入力とを選択することが記載されている。）に記載されているように、走査回路を有する回路において、動作モードを指定する信号により、一般の回路動作に係る信号とスキャンテストに係る信号を選択して出力することが周知である。
　そして、引用発明は、状態保存モード信号により状態情報を保存し、あるいは復元を行っているから、引用発明に上記周知技術を適用することにより、引用発明において、外部の供給源からの信号を走査回路に入力するために、外部の供給源から信号を受信するための第１の入力、前記非活動状態時電力低減マネージャ（160）からの信号を受信するための第２の入力、状態保存モード信号（268）を受信するための制御入力、及び前記走査回路要素（150）に結合された出力を含む選択ユニットを設けて本願補正発明のように構成することは当業者が容易になし得ることである。
　
　そして、本願補正発明のように構成したことによる効果も引用発明及び周知技術から予測できる程度のものである。
　
　したがって、本願補正発明（請求項１に係る発明）は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。　
　
（４）むすび
　以上のとおりであるから、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明について
　平成２０年９月１０日付け手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成２０年１月１０日付け手続補正書の特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものである。
「走査回路要素（150）を有する回路であって、その回路が、
　定電力を受電する定電力領域（218）と、
　遮断可能な電力を受電し、通常モードクロックを受信する切換電力領域（214）と、
　前記定電力領域（218）に配置されて、スリープ信号（242）を受信し、それに応答して、前記通常モードクロックを停止させるためにクロック停止信号（262）をアサートし、前記走査回路要素（150）を使用することによる走査に基づく状態の保存を実施して、前記切換電力領域（214）を電源パッド（284）から切り離すために用いられる電力制御信号（264）をアサートする、非活動状態時電力低減マネージャ（160）と、
　前記回路の外部の供給源から信号を受信するための第１の入力、前記非活動状態時電力低減マネージャ（160）からの信号を受信するための第２の入力、状態保存モード信号（268）を受信するための制御入力、及び前記走査回路要素（150）に結合された出力を含む選択ユニットとを含み、
　前記非活動状態時電力低減マネージャ（160）が、前記状態保存モード信号（268）を生成することにより、及び前記選択ユニットの前記第２の入力に信号を提供することにより、走査に基づく状態の保存を実施する、回路。」
　
（１）引用刊行物
　原査定の拒絶の理由に引用された引用刊行物及びその記載事項は、前記「２．（１）」に記載したとおりである。
　
（２）対比・判断
　本願発明は、前記「２．」で検討した本願補正発明から、「回路」について、「状態情報を記憶するためのメモリ（270）とを含み、」との限定、「非活動状態時電力低減マネージャ（160）」について、「前記走査回路要素（150）を用いて、前記状態情報を保存し、前記状態情報を復元し、前記非活動状態時電力低減マネージャ（160）が、前記メモリにアドレス信号及びメモリ制御信号を供給し、前記メモリから状態情報を読み取り、前記メモリに状態情報を書き込むメモリ操作を管理する」との限定をそれぞれ削除したものである。
　そうすると、本願発明の構成要件を全て含みさらに限定を付したものに相当する本願補正発明が、前記「２．（３）」に記載したとおり、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものである。
　
（３）むすび
　以上のとおり、本願発明（請求項１に係る発明）は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願はその余の請求項について論及するまでもなく、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。