【事件の表示】
　特願２００５−１６１６８７「ストリーム制御装置、ストリーム暗号化／復号化装置、および、ストリーム暗号化／復号化方法」拒絶査定不服審判事件〔平成１８年１２月１４日出願公開、特開２００６−３３９９８８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、
平成１７年６月１日付けの出願であって、
平成２０年４月９日付けで審査請求がなされ、
平成２１年１月３０日付けで拒絶理由通知（同年２月３日発送）がなされ、
同年４月６日付けで意見書が提出されるとともに、同日付けで手続補正書が提出され、
同年５月２８日付けで拒絶査定（同年６月２日発送）がなされ、
同年９月２日付けで審判請求がされるとともに、同日付けで手続補正書が提出されたものである。
　なお平成２２年３月３１日付けで特許法第１６４条第３項に定める報告（前置報告）がなされ、
同年１２月２２日付けで当該報告に対する意見を求める旨の審尋（同年１２月２８日発送)がなされ、これに対して
平成２３年２月１７日付けで回答書が提出されている。
　
　
　
第２．平成２１年９月２日付けの手続補正についての補正却下の決定
　
［補正却下の決定の結論］
　平成２１年９月２日付けの手続補正を却下する。
　
　
［理由］
１．本件補正の内容
　　平成２１年９月２日付けの手続補正（以下「本件補正」と記す。）は、特許請求の範囲について、下記の＜本件補正前の特許請求の範囲＞から、下記＜本件補正後の特許請求の範囲＞に補正しようとするものである。
　
＜本件補正前の特許請求の範囲＞
「　【請求項１】
　ストリームデータに対し、それぞれ所定のデータ量を処理単位として、順次
、データ処理
、
　前記
各
る複
　を備え、
　各データ処理部は、
　　隣接する前段
のメモリ
　　
前記監視部の監視により、
処理すべき
ており
自己のデータ処理部におけるデータ処理
並びに、当該データ処理部がデータ処理中でないことを条件として、
　を備える、ストリーム制御装置。
　　【請求項２】
　ストリームデータに対し、それぞれ所定のデータ量を処理単位として、順次、暗号化／復号化を行う複数の暗号化／復号化部と、
　前記暗号化／復号化部の前段または後段に設けられて、前記ストリームデータを格納す
る複
　を備え、
　各暗号化／復号化部は、
　　隣接する前段
のメモリ
　　
前記監視部の監視により、
並びに、当該データ処理部がデータ処理中でないことを条件として、
　を備える、ストリーム暗号化／復号化装置。
　　【請求項３】
　
前記
て固定の
各暗号化／復号化部における
　請求項２記載のストリーム暗号化／復号化装置。
　　【請求項４】
　
ストリームデータに対し、それぞれ所定のデータ量を処理単位として、順次、暗号化／復号化を行う複数の暗号化／復号化部と、前記暗号化／復号化部の前段または後段に設けられて、前記ストリームデータを格納する複数のメモリとを備えた暗号化／復号化装置において、
　
Ｎ番目の暗号化／符号化部が、
　
前記Ｎ番目の暗号化／符号化部は、
　
前記Ｎ番目の暗号化／符号化部が、
かつ、当該Ｎ番目の暗号化／符号化部が暗号化／符号化処理中でないことを条件として、
　
前記Ｎ番目の暗号化／符号化部が、
　を備えた、ストリーム暗号化／復号化方法。
　　【請求項５】
　
前記Ｎ番目の暗号化／符号化部における
て固定の
　
前記Ｎ番目の暗号化／符号化部が、
　請求項４記載のストリーム暗号化／復号化方法」
　
＜本件補正後の特許請求の範囲＞
「　【請求項１】
　ストリームデータに対し、それぞれ所定のデータ量を処理単位として、順次、
処理対象のデータ量、処理時間がそれぞれ異なり、処理内容の変更または追加を可能とする、異なる方式のデータ処理を複数回行う、
　
前記複数のデータ処理部の
　を備え、
前記処理内容の変化または追加に対して前記メモリの変更なしにストリーム制御を行う、ストリーム制御装置であって、
　各データ処理部は、
　　隣接する
前記
前記
　　前記監視部の監視により、
前記
前記
　を備える、
　ストリーム制御装置。
　　【請求項２】
　ストリームデータに対し、それぞれ所定のデータ量を処理単位として、順次、
処理対象のデータ量、処理時間がそれぞれ異なり、暗号化／復号化の処理内容の変更または追加を可能とする異なる方式の暗号化／復号化を複数回行う、
　
前記複数の暗号化／復号化部の各
　を備え、
前記暗号化／復号化処理内容の変化または追加に対して前記メモリの変更なしにストリーム制御を行う、ストリーム暗号化／復号化装置であって、
　各暗号化／復号化部は、
　　隣接する
前記
前記
　　前記監視部の監視により、
前記
前記
　を備える、
　ストリーム暗号化／復号化装置。
　　【請求項３】
　前記各暗号化／復号化部は
それぞれ
前記前段のメモリから読み込んだ前記
前記
　請求項２に記載のストリーム暗号化／復号化装置。
　　【請求項４】
　ストリームデータに対し、それぞれ所定のデータ量を処理単位として、順次、
処理対象のデータ量、処理時間がそれぞれ異なる異なる方式の暗号化／復号化を複数回行う
前記複数の暗号化／復号化部の各
前記暗号化／復号化方式の変化または追加に対して、前記メモリの変更なしにストリーム制御を行う、ストリーム暗号化／復号化装置
処理対象のデータ量、処理時間がそれぞれ異なる異なる方式の暗号化／復号化を
　Ｎ番目の暗号化／符号化部が、Ｎ番目（Ｎ：整数）の暗号化／復号化を行う対象であって、Ｎ番目のメモリに格納されたデータのデータ量を監視する第１工程と、
　前記Ｎ番目の暗号化／符号化部は、前記Ｎ番目の暗号化／復号化が行われたデータであって、（Ｎ＋１）番目のメモリに格納されたデータのデータ量を監視する第２工程と、
　前記Ｎ番目の暗号化／符号化部が、前記Ｎ番目のメモリにデータが格納され、かつ、前記Ｎ番目の暗号化／復号化の処理単位となるデータ量が、前記（Ｎ＋１）番目のメモリの空き容量として存在することを条件として、かつ、当該Ｎ番目の暗号化／符号化部が暗号化／符号化処理中でないことを条件として、前記Ｎ番目のメモリから暗号化／復号化対象のデータを読み込む第３工程と、
　前記Ｎ番目の暗号化／符号化部が、読み込んだデータに対してＮ番目の暗号化／復号化を行う第４工程と、
　を備えた、
　ストリーム暗号化／復号化方法。
　　【請求項５】
　前記Ｎ番目の暗号化／符号化部における前記Ｎ番目の暗号化／復号化は
それぞれ
　前記Ｎ番目の暗号化／符号化部
が行う前記第２工程が、
　請求項４記載のストリーム暗号化／復号化方法」
　
　
２．本件補正の目的
　本件補正における特許請求の範囲の請求項１についての補正は、本件補正前の特許請求の範囲の請求項１に記載した発明を特定するために必要な事項（以下、「発明特定事項」と記す。）であるところの、「ストリームデータに対し、それぞれ所定のデータ量を処理単位として、順次、データ処理を行う、複数のデータ処理部」を下位概念化し、「ストリームデータに対し、それぞれ所定のデータ量を処理単位として、順次、処理対象のデータ量、処理時間がそれぞれ異なり、処理内容の変更または追加を可能とする、異なる方式のデータ処理を複数回行う、複数のデータ処理部」とする補正事項、及び、本件補正前の特許請求の範囲の請求項１に記載のなかった「前記処理内容の変化または追加に対して前記メモリの変更なしにストリーム制御を行う、ストリーム制御装置であって、」なる記載を追加することで、本件補正前の特許請求の範囲の請求項１に記載の発明特定事項であるところの、「ストリーム制御装置」を「前記処理内容の変化または追加に対して前記メモリの変更なしにストリーム制御を行う、ストリーム制御装置」と言う、より下位概念化されたものとする補正を含み、当該補正事項によって当該発明の産業上の利用分野及び解決しようとする課題が格別変更されるものではない。
　
　したがって、本件補正の目的は、特許請求の範囲の減縮であり、しかも、請求項に記載した発明特定事項を限定するものであって、その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるもの、即ち、特許法第１７条の２第４項第２号に掲げられる事項を目的とする補正事項を含んでいるものである。
　
　そこで、本件補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明（以下、「本件補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか否かについて、以下に検討する。
　
３．記載要件（特許法第３６条）
（１）　本件補正後の特許請求の範囲の請求項１の「処理内容の変更または追加を可能とする」、「処理内容の変化または追加を可能とする」なる記載の技術的意味について検討するに、該記載は、
ア．仕様決定や設計の段階で、データ処理部が行う処理内容を変更すること（仕様変更、設計変更）を可能とすること、
イ．チップの交換やファームウェア変更などで、データ処理部が行う処理内容を変更または追加すること（修理、改造、バージョンアップ）を可能とすること、
ウ．データ処理部が複数種の処理内容を選択的に実行可能となっており、ユーザによる選択やデータの形式などの判別結果によって、処理内容の変更を可能とする（設定、手動制御、自動制御）構成とすること、
等々の様々な解釈が可能なものであるところ、本件補正後の特許請求の範囲の記載のみからは、これらのいずれと解釈すべきかは不明である。　
　そして、いずれと解釈するかによって、本件補正発明に属する具体的な事物の範囲（以下「発明の範囲」と記す。）が異なるものになってしまうことは明らかである。
　なお、本件補正後の発明の詳細な説明には、
「【０００７】
　したがって、複数の暗号化処理ブロックのうち、一部の暗号化処理ブロックの暗号化方式を変更する場合や、新たな暗号化処理ブロックを追加する場合には、バッファ制御回路をその都度変更する必要があり、ホームネットワークの暗号化処理システムを柔軟に構築することができない。たとえば、暗号化処理ブロックでは暗号化方式に応じて処理対象データのデータ幅や処理時間が異なるため、暗号化方式が変更されると、バッファ制御回路においては、前後のバッファとの間でのシリアル・パラレル変換およびパラレル・シリアル変換、内部レジスタ処理等、様々な処理が影響を受けることになる。」
「【００１２】
　本発明によれば、ストリームに対して、暗号化／復号化処理など、処理対象のデータ量、処理期間がそれぞれ異なる複数のデータ処理方式のデータ処理を行う処理ブロック間のデータ転送を、メモリを介して行う際に、データ処理方式の変更がメモリ制御に影響しない。」
「【００３４】
　以上説明したように、本実施形態に係るストリーム暗号化／復号化装置１によれば、以下の効果が得られる。
　すなわち、ＡＥＳ処理部４０、ＤＥＳ処理化部６０など複数の暗号化／復号化処理部がシステムに存在する場合に、暗号化／復号化処理部の前後のバッファのデータ蓄積量を監視して、前段のバッファに対してデータの読み出し命令を行うため、暗号化／復号化方式の変更・追加を行ったとしても、バッファの変更を行うことなく、システムを構築することができる。
　たとえば、一度に処理すべきデータ量は、ＡＥＳ
符号化／復号化処理
符号化／復号化処理
　また、暗号化／復号化の処理時間は、ＡＥＳ
符号化／復号化処理
符号化／復号化処理
３０、５０、７０
　このように、ストリーム暗号化／復号化装置１をホームネットワークに実装することで、ストリームを連続的に暗号化／復号化処理する場合に、アプリケーションに応じて柔軟にシステムを構築することができるようになる。」
等の記載はあるものの、データ処理部の具体的な構成等（ソケットを介して実装するのか？スイッチング回路を設けて切替を行うのか？等々）が開示されていないため、本件補正後の発明の詳細な説明を参酌しても、上記ア．〜ウ．のいずれの解釈をすべきであるのかは不明であり、本件補正発明の範囲は明確ではない。
　
　したがって、本件補正後の特許請求の範囲の請求項１の記載は特許法第３６条第６項第２号に規定する要件を満たしておらず、本件補正発明は、この理由によっても特許出願の際独立して特許を受けることができないものである。
　
（２）また、「前記処理内容の変化または追加に対して前記メモリの変更なしにストリーム制御を行う、ストリーム制御装置」との記載中の「前記処理内容の変化または追加」も
ア．仕様決定や設計の段階で、データ処理部が行う処理内容を変化させること（仕様変更、設計変更）、
イ．チップの交換やファームウェア変更などで、データ処理部が行う処理内容を変化または追加すること（修理、改造、バージョンアップ）、
ウ．データ処理部が複数種の処理内容を選択的に実行可能となっており、ユーザによる選択やデータの形式などの判別結果によって、処理内容の変更をする（設定、制御）こと、
等々の様々な解釈が可能なものであるところ、上記（１）と同様に、本件補正後の特許請求の範囲の記載のみからは、これらのいずれと解釈すべきかは不明であるとともに、本件補正後の発明の詳細な説明を参酌しても、本件補正発明の範囲は明確ではない。
　
　したがって、この点からも、本件補正後の特許請求の範囲の請求項１の記載は特許法第３６条第６項第２号に規定する要件を満たしておらず、本件補正発明は、この理由によっても特許出願の際独立して特許を受けることができないものである。
　
（３）また、「前記処理内容の変化または追加に対して前記メモリの変更なしにストリーム制御を行う、ストリーム制御装置」との記載中の「メモリの変更」も
ア．仕様決定や設計の段階での容量や動作速度などを変更すること（仕様変更、設計変更）、
イ．メモリチップの交換や増設をすること（修理、改造）、
ウ．記憶領域のマッピングやデータの形式を変更すること
等々の様々な解釈が可能であるところ、本件補正後の特許請求の範囲の記載のみからは、これらのいずれと解釈すべきかが不明である。
　そして、いずれと解釈するかによって、本件補正発明の範囲が異なるものになってしまうことは明らかである。
　そして、本件補正後の発明の詳細な説明には、これに関する記載としては上記段落【０００７】、【００１２】、【００３４】等の記載はあるものの、メモリの具体的な構成などが開示されていないため、本件補正後の発明の詳細な説明を参酌しても、上記ア．〜ウ．のいずれの解釈をすべきであるのかは不明であり、本件補正発明の範囲は明確ではない。
　
　したがって、本件補正後の特許請求の範囲の請求項１の記載は特許法第３６条第６項第２号に規定する要件を満たしておらず、本件補正発明は、この理由によっても特許出願の際独立して特許を受けることができないものである。
　
（４）また、「前記処理内容の変化または追加に対して前記メモリの変更なしにストリーム制御を行う」との発明特定事項はその文言通りに解釈すると、技術常識や自然法則に反するものを多々含むものである（例えば、該「前記処理内容の変化または追加」によって「処理単位」が「メモリ」の容量よりも大きくなってしまうような場合には、「メモリ」の容量を該「処理単位」よりも大きいものに変更しなければならないことは明らかである。また、「処理部」の処理速度を早くするためには「メモリ」の動作速度もこれに合わせなければならないものである。仮に、このような「メモリの変更」を要する「処理内容の変化または追加」をしたにも関わらず「メモリの変更」をしない場合には、正しいストリーム制御が不可能であることは明らかである。）から、該発明特定事項をその文言通りに解釈することが妥当ではないことは明らかである。
　
　したがって、本件補正後の特許請求の範囲の請求項１の記載は特許法第３６条第６項第２号に規定する要件を満たしておらず、本件補正発明は、この理由によっても特許出願の際独立して特許を受けることができないものである。
　
（５）なお、仮に、本件補正発明をその文言通りに、本件補正発明は上記（４）で示した技術常識や自然法則に反するものをも包含するものと解釈すると、係る技術常識や自然法則に反するものが、本件補正後の発明の詳細な説明で説明されていないことは明らかであるから、本件補正後の特許請求の範囲の請求項１の記載は発明の詳細な説明に記載した範囲を超えて特許を請求するものであり、本件発明は本件補正後の発明の詳細な説明に記載したものとは言えない。
　
　したがって、本件補正後の特許請求の範囲の請求項１の記載は特許法第３６条第６項第１号に規定する要件を満たしておらず、本件補正発明は、この理由によっても特許出願の際独立して特許を受けることができないものである。
　
（６）また、上記の（１）〜（５）の不備のため、当業者と言えども、本件補正発明を正確に理解し、再現することは不可能であるところ、これは発明の詳細な説明において「処理内容の変更または追加を可能とする」との記載、「処理内容の変化または追加を可能とする」との記載及び「メモリの変更」との記載等に関する具体的な説明や定義、例示が十分でないことにより生じている不備でもあるととらえることもできる。
　
　したがって、本件補正後の発明の詳細な説明は、本件補正発明の技術上の意義を理解するために必要な事項が十分に記載されておらず、特許法第３６条第４項第１号の経済産業省令で定めるところによる記載がされていないものであり、また、当業者が本件補正発明を実施することができる程度に明確かつ十分に記載されていないものである。
　
（７）また、仮に、本件補正発明をその文言通りに、本件補正発明は上記（４）で示した技術常識や自然法則に反するものをも包含するものと解釈すると、上記（４）で示した技術常識や自然法則に反するものとすることの技術上の意義の説明も、これを再現可能な程度に開示する実施例等の記載も、本件補正後の発明の詳細な説明にはないことは明らかである。
　
　したがって、この点でも、本件補正後の発明の詳細な説明は、本件補正発明の技術上の意義を理解するために必要な事項が十分に記載されておらず、特許法第３６条第４項第１号の経済産業省令で定めるところによる記載がされていないものであり、また、当業者が本件補正発明を実施することができる程度に明確かつ十分に記載されていないものである。
　
　
４．進歩性（特許法第２９条第２項）について
　
４−１．本件補正発明
　本件補正発明は、上記１．の＜本件補正後の特許請求の範囲＞において【請求項１】として記載した通りのものである。
　
　
４−２．先行技術
　
（１）引用文献
　原審の拒絶の査定の理由である上記平成２１年１月３０日付けの拒絶理由通知において引用された、特開２００３−２８１０８６号公報（平成１５年１０月３日出願公開。以下「引用文献」と記す。）には、下記引用文献記載事項が記載されている。（下線は当審付与。）
　
　＜引用文献記載事項１＞
「【特許請求の範囲】
【請求項１】　バスを介したデータ転送のためのデータ転送制御装置であって、
受信時には第１のメモリの書き込み制御を行い、送信時には第１のメモリの読み出し制御を行う第１のメモリアクセス制御回路と、
受信時には第１のメモリの読み出し制御を行い、送信時には第１のメモリの書き込み制御を行う第２のメモリアクセス制御回路と、
を含み、
受信時には、
前記第１のメモリアクセス制御回路が、第１のバス側から転送されるデータを第１のメモリの受信データ領域に書き込み、前記第２のメモリアクセス制御回路が、第１のメモリの受信データ領域の受信データ量が所与の転送単位を越えた場合に、第１のメモリの受信データ領域から所与の転送単位のデータを読み出し、第２のバス側に転送し、
送信時には、
前記第２のメモリアクセス制御回路が、第２のバス側から転送されるデータを前記第１のメモリの送信データ領域に書き込み、前記第１のメモリアクセス制御回路が、処理部から送信開始の指示があった場合に、第１のメモリの送信データ領域に書き込まれたデータを読み出し、第１のバス側に転送することを特徴とするデータ転送制御装置。」
　
　＜引用文献記載事項２＞
「【請求項６】　請求項１乃至５のいずれかにおいて、
前記第１のメモリよりも大容量の第２のメモリのアクセス制御を行う第３のメモリアクセス制御回路を含み、
受信時には、
前記第１のメモリアクセス制御回路が、第１のバス側から転送されるデータのうちアイソクロナスデータを第１のメモリの受信データ領域に書き込み、前記第２のメモリアクセス制御回路が、第１のメモリの受信データ領域からアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを第２のメモリの受信データ領域に書き込み、前記第３のメモリアクセス制御回路が、第２のメモリの受信データ領域に書き込まれたアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを、記憶媒体が接続される第２のバス側に転送し、
送信時には、
前記第３のメモリアクセス制御回路が、記憶媒体が接続される第２のバス側から転送されるアイソクロナスデータを第２のメモリの送信データ領域に書き込み、前記第２のメモリアクセス制御回路が、第２のメモリの送信データ領域からアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを第１のメモリの送信データ領域に書き込み、前記第１のメモリアクセス制御回路が、第１のメモリの送信データ領域に書き込まれたアイソクロナスデータを読み出し、第１のバス側に転送することを特徴とするデータ転送制御装置。」
　
　＜引用文献記載事項３＞
「【００３０】１．電子機器
図１（Ａ）に、本実施形態のデータ転送制御装置３０を含む電子機器（デジタル記録・再生装置）のブロック図の例を示し、図１（Ｂ）にその外観図の例を示す。
【００３１】この電子機器１６は、ＨＤＤ１０（Hard Disk Drive）、データ転送制御装置３０を含む。また、ユーザが電子機器を操作するための操作部１２を含む。また、ユーザに各種の情報を表示するディスプレイ部１４（ＬＣＤ）を含む。
【００３２】ユーザは、操作部１２を操作することで、再生モード（通常再生、特殊再生）の指定などを行うことができる。また、ディスプレイ部１４に表示される情報を見ることで、現在の再生モードなどを確認できる。
【００３３】
この電子機器１６は、ＩＥＥＥ１３９４バス又はＵＳＢ２．０などの第１のバスＢＵＳ１を介してデジタルチューナ２０（或いはデジタルビデオカメラ）に接続されている。
このＭＰＥＧデコーダ２１は、アンテナ２６等により受信されたＭＰＥＧストリームをデコードする。
ディスプレイ部
　
　＜引用文献記載事項４＞
「【００３４】
ＡＶ（Audio Visual）用のＨＤＤ１０（広義には記憶媒体）へのＭＰＥＧストリームの記録時においては、アンテナ２６で受信されたＭＰＥＧストリーム（ＴＳパケット）が、ＢＵＳ１（ＩＥＥＥ１３９４、ＵＳＢ２．０）、データ転送制御装置３０を介してＨＤＤ１０に書き込まれる。
ＨＤＤ１０のＭＰＥＧストリームの再生時においては、ＩＤＥ（Integrated Device Electronics）などの第２のバスＢＵＳ２を介してＨＤＤ１０からＭＰＥＧストリーム（ＴＳパケット、アイソクロナスデータ）が読み出される。そして、読み出されたＭＰＥＧストリームが、データ転送制御装置３０、ＢＵＳ１を介してデジタルチューナ２０に転送され、デジタルチューナ２０のＭＰＥＧデコーダ２１がデコードする。これにより、テレビ２４に映像が映し出される。
【００３６】なお、本実施形態が適用される電子機器は図１（Ａ）、（Ｂ）に示す電子機器に限定されない。例えば、ビデオテープレコーダ（ＨＤＤ内蔵）、光ディスク（ＤＶＤ）レコーダ、デジタルビデオカメラ、パーソナルコンピュータ或いは携帯型情報端末などの種々の電子機器に適用できる。」
　
　＜引用文献記載事項５＞
「【００６３】データ転送制御装置はＤＭＡＣ３（広義には第３のメモリアクセス制御回路）を含む。
このＤＭＡＣ３は、ＳＤＲＡＭ５０に書き込まれたアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを、ＢＵＳ２側（ＩＤＥインターフェース３４）に転送するための処理を行う。また、ＢＵＳ２側から転送されるアイソクロナスデータを、ＳＤＲＡＭ５０に書き込むための処理を行う。
【００６４】より具体的にはＤＭＡＣ３は、ＳＤＲＡＭ５０からの読み出し時には、読み出し要求や読み出しアドレスを発生する。一方、ＳＤＲＡＭ５０への書き込み時には、書き込み要求や書き込みアドレスを発生する。これにより、ＳＤＲＡＭ５０、ＢＵＳ２（ＩＤＥインターフェース３４）間で、処理部６０が介在しないＤＭＡ転送を実現する。」
　
　＜引用文献記載事項６＞
「【００６５】
ＤＭＡＣ１は、第１（１３９４側）の暗号化・復号化回路ＥＮＣ・ＤＥＣ１を含む。このＥＮＣ・ＤＥＣ１は、ＳＲＡＭ４０から読み出されたデータ（アイソクロナスデータ）を第１の暗号化処理により暗号化し、ＢＵＳ１側に転送するための処理を行う。また、ＢＵＳ１側から転送される暗号化データ（暗号化アイソクロナスデータ）を第１の復号化処理により復号化し、ＳＲＡＭ４０に書き込むための処理を行う。
【００６６】この場合に、第１の暗号化処理（復号化処理）としては、例えば、
ＩＥＥＥ１３９４の暗号化規格であるＤＴＣＰ（Digital Transmission Content Protection）などを採用できる。
【００６７】ここで、ＤＴＣＰ（５Ｃ ＤＴＣＰ）は、ＩＥＥＥ１３９４により接続された電子機器（デバイス）間で、暗号化データを送受信するための規格である。このＤＴＣＰでは、保護されるべき暗号化データを電子機器間で送受信する前に、データ保護機構を受信側の電子機器が備えているか否かを確認する認証処理を行う。そして、保護機構を備えている事が認証処理により確認されると、暗号を解くための鍵を電子機器間で交換する。そして、送信側の電子機器は暗号化データを送信し、受信側の電子機器は受信した暗号化データを復号化する。
【００６８】このようにすることで、ＤＴＣＰに準拠した電子機器間でのみ保護データの送受信を行えるようになる。これにより、保護機構を有しない電子機器や、データを改変してしまうような電子機器から、データのコンテンツを保護できる。
【００６９】また、このＤＴＣＰでは、コンテンツ提供者が設定したコピー制御情報が電子機器間でやり取りされる。これにより、「コピー禁止」、「１回だけコピー可能」、「コピー・フリー」などのコピー制御が可能になる。また、コンテンツと共に改訂情報（System Renewability Messages）が配布される。これにより、不正な電子機器へのデータ転送を禁止したり制限することが可能になり、不正コピーを将来に渡り禁止できる。また、このＤＴＣＰは、ＩＥＥＥ１３９４のみならずＵＳＢの暗号化規格としても採用されることが期待されている。
【００７０】なお、ＤＴＣＰの暗号化処理・復号化処理についてはＤＴＬＡ（Digital Transmission Licensing Administrator）社のホームページで詳しく説明されている。」
　
　＜引用文献記載事項７＞
「【００７１】
ＤＭＡＣ２は、第２（ＩＤＥ側）の暗号化・復号化回路ＥＮＣ・ＤＥＣ２を含む。このＥＮＣ・ＤＥＣ２は、ＳＲＡＭ４０から読み出されたデータ（アイソクロナスデータ、ＢＵＳ１側から転送されるデータ）を第２の暗号化処理により暗号化し、ＳＤＲＡＭ５０に書き込むための処理を行う。また、ＳＤＲＡＭから読み出された暗号化データ（暗号化アイソクロナスデータ）を、第２の復号化処理により復号化し、ＳＲＡＭ４０に書き込むための処理（ＢＵＳ１側に転送するための処理）を行う。
【００７２】この場合に、第２の暗号化処理（復号化処理）としては、例えば、
共通鍵暗号化方式の１つであるＤＥＳ（Data Encryption Standard）などを採用できる。
【００７３】共通鍵暗号化方式は、金融業界等の分野で広く使用されている暗号化方式である。この共通鍵暗号化方式は、暗号化と復号化において同一の鍵を用いる。共通鍵暗号化方式の中でもＤＥＳは最も広く利用されている暗号化方式である。
【００７４】このＤＥＳでは、１ブロックが６４ビットのデータに対して、非線形変換（ｓｂｏｘ）、転置処理等が１６段分繰り返される。各段の処理では、４８ビットのサブ鍵が用いられ、このサブ鍵は６４ビットの共通鍵から生成される。
【００７５】ＤＥＳには、ＳＤＥＳ（Single DES）とＴＤＥＳ（Triple DES）がある。ＴＤＥＳは、ＳＤＥＳのアルゴリズムを３回繰り返す暗号化方式である。このＴＤＥＳでは、ＳＤＥＳのアルゴリズムを流用することができ、かつ暗号鍵の鍵長を拡張するのと同様の効果を得ることができるため、比較的容易に暗号強度を高めることができる。
【００７６】なお、本実施形態のデータ転送制御装置では、ＤＥＳ（Single DES、Triple DES）以外にも、ＤＥＳの後継の共通鍵暗号化方式であるＡＥＳ（Advanced Encryption Standard）などを採用してもよい。」
　
　＜引用文献記載事項８＞
「【０１１１】また本実施形態では図５（Ｃ）、図６（Ｃ）に示すように、ＳＲＡＭ４０やＳＤＲＡＭ５０の記憶領域を、送信データ領域と受信データ領域に分離している。これにより、アイソクロナスデータの送信と受信を独立に行うことができる。したがって、アイソクロナスデータの送信と受信の転送レートを同時に保証できるようになる。この結果、
画像データをＨＤＤ１０に録画しながら、他の画像データをＨＤＤ１０から読み出して再生するタイムシフト再生
　
　＜引用文献記載事項９＞
「【０１６０】７．データ転送制御装置の動作
次に、図１５、図１６、図１７のフローチャートを用いて、本実施形態のデータ転送制御装置の動作について説明する。
【０１６１】
図１５は受信時の動作を示すフローチャートである。
受信されたアイソクロナスパケットのデータをＳＲＡＭのアイソクロナス受信データ領域に書き込む（ステップＳ２）。
ＳＲＡＭに書き込まれた受信データ量が自動ＤＭＡ転送単位ＡＴＵを超えたか否かを判断する（ステップＳ３）。
越えた場合には、残り転送数ＲＴＮに自動ＤＭＡ転送単位ＡＴＵをセットし、ＤＭＡＣ２を起動する（ステップＳ４）。
【０１６４】次に、
ＳＤＲＡＭの記憶領域がフル（満杯）か否かを判断する（ステップＳ５）。そして、フルの場合には転送をウェイトし（ステップＳ６）、ＳＤＲＡＭに空きが生じるのを待つ。
ＳＤＲＡＭがフルでなくなった場合（空きが生じた場合）には、１ワード分のデータをＳＲＡＭから読み出す（ステップＳ７）。
読み出されたデータを暗号化し、ＳＤＲＡＭに書き込む（ステップＳ８、Ｓ９）。
【０１６７】以上のようにして、ＢＵＳ１（ＩＥＥＥ１３９４）を介して受信したデータが、ＳＲＡＭを介してＳＤＲＡＭに書き込まれることになる。」
　
　＜引用文献記載事項１０＞
「【０１６８】
図１６、図１７は送信時の動作を示すフローチャートである。
【０１７０】次に、ＳＤＲＡＭの記憶領域がフルか否かを判断し（ステップＳ２２）、フルの場合には転送をウェイトし（ステップＳ２３）、空きが生じるのを待つ。そして、フルでなくなった場合（空きが生じた場合）には、１ワード分のデータの転送を実行する（ステップＳ２４）。
【０１７１】次に、残り転送数ＲＴＮを１だけデクリメントする（ステップＳ２５）。そして、ＲＴＮが０か否かを判断し（ステップＳ２６）、ＲＴＮが０ではない場合にはステップＳ２２に戻り、ＲＴＮが０の場合には処理を終了する。
【０１７２】以上のようにして、ＢＵＳ２（ＩＤＥ）側からのデータが、ＳＤＲＡＭに書き込まれる。
【０１７３】次に図１７に示すように、残り転送数ＲＴＮに全転送数ＡＴＮ（アイソクロナスパケットＭ個分）をセットし、ＤＭＡＣ２を起動する（ステップＳ３１）。
【０１７４】そして、
ＳＤＲＡＭの記憶領域がエンプティ（空）か否かを判断し（ステップＳ３２）、エンプティの場合には転送をウェイトし（ステップＳ３３）、ＳＤＲＡＭにデータが貯まるのを待つ。
ＳＤＲＡＭがエンプティでなくなった場合（データが貯まった場合）には、ＳＲＡＭの記憶領域がフルか否かを判断する（ステップＳ３４）。
フルの場合には転送をウェイトし（ステップＳ３５）、ＳＲＡＭに空きが生じるのを待つ。
ＳＲＡＭの記憶領域がフルでなくなった場合（空きが生じた場合）には、１ワード分のデータをＳＤＲＡＭから読み出す（ステップＳ３６）。
読み出されたデータ（著作権保護データの場合）を復号化し（ステップＳ３７）、復号化データをＳＲＡＭに書き込む（ステップＳ３８）。
【０１７６】次に、残り転送数ＲＴＮを１だけデクリメントする（ステップＳ３９）。そして、ＲＴＮが０か否かを判断し（ステップＳ４０）、ＲＴＮが０ではない場合にはステップＳ３２に戻り、ＲＴＮが０の場合には処理を終了する。
【０１７７】以上のようにして、ＳＤＲＡＭに書き込まれたデータがＳＲＡＭに書き込まれるようになる。」
　
　＜引用文献記載事項１１＞
　本実施形態の電子機器の構成例を示す図を示す図であって、
アンテナ２６、該アンテナ２６に接続され、ＭＰＥＧデコーダ２１と操作部２２を有するデジタルチューナ２０、該ＭＰＥＧデコーダ２１に接続されたテレビ２４、及び、ＢＵＳ１（ＩＥＥＥ１３９４，ＵＳＢ２．０）を介して前記デジタルチューナ２０と接続されたデータ転送制御装置３０と、ＢＵＳ２（ＩＤＥ）を介して該データ転送制御装置３０と接続されたＨＤＤ（記憶媒体）１０と、該データ転送制御装置３０と接続された操作部１２及びディスプレイ部１４とを有する電子機器（デジタル記録再生装置）１６が記載されるブロック図。（【図１】（Ａ））
　
　＜引用文献記載事項１２＞
　本実施形態の動作について説明するためのフローチャートであって、
ステップ「Ｓ３」で、「Ｙ」と判断された場合にはステップ「Ｓ４」に、「Ｎ」と判断された場合にはステップ「Ｓ２」に推移することを示すフローチャート。（【図１５】）
　
　
（２）参考文献
　本願の出願前に、頒布された刊行物である下記参考文献には下記参考文献記載事項が記載されている。（下線は当審付与。）
　
＜参考文献１＞特開平０４−３２６６５４号公報（平成４年１１月１６日出願公開）
　
　＜参考文献記載事項１−１＞
「【００２９】データ圧縮伸張エンジン８は、図２に示すようにＤＣＰＭ方式等により画像データの可逆圧縮／伸張を行う可逆圧縮伸張部８１と、ＤＣＴ方式等によって画像データの非可逆圧縮／伸張を行う非可逆圧縮伸張部８２と、可逆圧縮伸張部８１と非可逆圧縮伸張部８２から出力される個々の可変長符号データを、同じく圧縮伸張部８１，８２から与えられる符号データ長（シフト数）をもとに、一連の符号列に変換したり（圧縮時）、一連の符号列から個々の符号データを抽出したり（伸張時）する機能を有するシフト回路８３とで構成される。このうち、可逆圧縮伸張部８１と非可逆圧縮伸張部８２の何れか一方は省略してもよい。また、シフト回路を可逆圧縮伸張部８１と非可逆圧縮伸張部８２に対して夫々独立して設けてもよい。
【００３０】
可逆圧縮伸張部８１と非可逆圧縮伸張部８２とは、ホストコンピュータ１からの指定により選択使用される。
　
　＜参考文献記載事項１−２＞
「【００５０】圧縮されたデータから復元画像を再生するには、符号データを解読（復号化）して量子化データに置き換え（逆量子化）、これに直交逆変換を施す伸張処理を行えば良い。次に、符号バッファ５の構成を図８に基づいて説明する。符号バッファ５は、図８に示すようにＦＩＦＯ構造を持つバッファメモリ５１と、デコーダ５２とで構成され、２つのフラグ信号　（ＦＵＬＬ−Ｙ）　，　（ＥＭＰＴＹ＋Ｙ）　を用いて制御される。尚、ＦＩＦＯ構造とすることにより、特にアドレスを指定することなく入力した順と同順で出力することができるので、処理を能率化できる。
（ＦＵＬＬ−Ｙ）　フラグは、バッファメモリ５１内がデータで満杯　（ＦＵＬＬバイト）　の状態よりＹバイトだけ少ない状態を基準とし、バッファメモリ５１内のデータ総量が　（ＦＵＬＬ−Ｙ）　バイトに満たない場合はＯＦＦ，　（ＦＵＬＬ−Ｙ）バイト以上の場合はＯＮとなる。
【００５２】デコーダ５２は、前記２つのフラグ　（ＦＵＬＬ−Ｙ），　（ＥＭＰＴＹ＋Ｙ）　を読み込み、圧縮時は　（ＦＵＬＬ−Ｙ）　フラグがＯＦＦの時に図２に示すＲＥＡＤＹ−２信号をイネーブルにし、ＯＮの時にはディセーブルにする。伸張時は　（ＥＭＰＴＹ＋Ｙ）　のフラグがＯＦＦの時にＲＥＡＤＹ−２信号をイネーブルにし、ＯＮの時にはディセーブルにする。ＲＥＡＤＹ−２信号は、所定の制御クロック例えばブロック単位の処理を制御するクロックに同期させて出力する。また、ＣＰＵ９は、２つのフラグを読み込むことができる。」
　
　
＜参考文献２＞特開２０００−０２０３９８号公報（平成１２年１月２１日出願公開）
　
　＜参考文献記載事項２−１＞
「【請求項２】　データを記録するための記録媒体としてディスクを有するディスク記憶装置に適用し、前記ディスクとホストシステム間のデータ転送を制御するためのバッファメモリを有し、前記ホストシステムからのデータ転送が終了した時点で前記ライトコマンドの終了を指示するライトキャッシュ機能を有するディスクコントローラであって、
前記ライトキャッシュ機能の有効時に、前記ホストシステムから受信した前記ライトコマンドの内容がキャッシュヒットの条件を満足するか否かを判定するキャッシュ判定手段と、
前記キャッシュヒットの条件を満足するライトコマンドの場合には、前記ホストシステムからのデータ転送が終了した時点で前記ライトコマンドの終了を指示するための信号を前記ホストシステムに送信する専用手段と、
前記キャッシュヒットの条件を満足しないライトコマンドの場合には、当該ライトコマンドに伴うデータの転送が終了し、
かつ前記バッファメモリから前記ディスクへのデータ転送を開始して前記バッファメモリに次のライトコマンドに伴うデータの格納領域を確保した後に前記ライトコマンドの終了を指示するための処理を実行する
　
　＜参考文献記載事項２−２＞
「【請求項５】　データを記録するための記録媒体としてディスクを有するディスク記憶装置に適用し、前記ディスクとホストシステム間のデータ転送を制御するためのバッファメモリを有し、前記ホストシステムからのデータ転送が終了した時点で前記ライトコマンドの終了を指示するライトキャッシュ機能を有するディスクコントローラであって、
前記ライトキャッシュ機能の有効時で、ライトコマンドに伴うデータのアドレスが直前のライトコマンドに伴うデータのアドレスに連続するシーケンシャルアドレスであることをキャッシュヒットの条件とした場合に、前記ホストシステムから受信した前記ライトコマンドの内容が前記キャッシュヒットの条件を満足するか否かを判定するキャッシュ判定手段と、
前記ホストシステムから前記バッファメモリへのデータ転送及び前記バッファメモリから前記ディスクへのデータ転送の両方を処理するための第１のカウンタ手段と、
前記ホストシステムから前記バッファメモリへのデータ転送を処理するための第２のカウンタ手段と、
前記キャッシュヒットの条件を満足するライトコマンドの場合には、前記第１のカウンタ手段により当該ライトコマンドに伴うデータ転送を実行し、当該データ転送が終了した時点で前記ライトコマンドの終了を指示するための信号を前記ホストシステムに送信する専用手段と、
前記キャッシュヒットの条件を満足しないライトコマンドの場合には、前記第２のカウンタ手段により当該ライトコマンドに伴うデータ転送を開始し、前記第１のカウンタ手段により前記バッファメモリから前記ディスクへのデータ転送を実行して
前記バッファメモリにデータの格納領域を確保する処理を実行し、前記バッファメモリへのデータ転送が終了した時点で当該ライトコマンドの終了を指示するための処理を実行する
　
　＜参考文献記載事項２−３＞
「【請求項１０】　ライトキャッシュ機能の有効時において、ライトコマンドを受けるとホストシステムからの１ブロック分のデータ転送を実行し、その後にキャッシュがヒット（シーケンシャルアドレス）した場合は１ブロック分の転送処理カウンタを更新し、当該ホストシステムからの残りのデータ転送を開始し、そのデータ転送が終了すると
バッファ内に１ブロック分の容量が空くのを待ってからコマンド終了処理（ＢＵＳＹのクリア、ＩＲＱの発生）を自動的に実行する
キャッシュがヒットしない場合には、前のコマンドのメディアへの書込み処理を終了させてから、前記転送処理カウンタを１ブロック分更新してから残りのホストデータ転送を実行し、このコマンドでのメディアへの書込み処理を開始し、前記コマンド終了処理を行なうステップを実行する制御手段とを具備したことを特徴とするディスク記憶装置。」
　
　
＜参考文献３＞特開２００３−３０３４６９号公報（平成１５年１０月２４日出願公開）
　
　＜参考文献記載事項３−１＞
「【００１６】本発明のデータ記憶装置において、メモリは、制御データとして、書き込みデータまたは読み出しデータのデータ記憶装置内における処理速度に関するデータまたは記憶媒体であるディスクにおけるデータの記憶単位に関するデータを記憶することができる。データ記憶装置の動作を的確に制御するためには、これらデータが必要だからである。
本発明のデータ記憶装置は、コントローラを介して転送された書き込みデータを受け取りかつ一時的に記憶するバッファを備えることが望まれる。データ記憶装置と電子機器とに、データの処理速度に相違がある場合に、その速度差を緩和するためである。
　
　
＜参考文献４＞特開２００２−００９８６４号公報（平成１４年１月１１日出願公開）
　
　＜参考文献記載事項４−１＞
「【００４６】図３において、通信処理ブロック１００は、ケーブル２６を介して他の機器と通信を行うための処理ブロックである。この通信処理ブロック１００は、ＩＲＤ１０の場合にはＩＥＥＥ１３９４インターフェース２４に相当し、ディスク記録再生装置５０の場合にはＩＥＥＥ１３９４インターフェース５１に相当する。また、この通信処理ブロック１００での通信処理は、制御部１２０の制御により実行される。この制御部１２０は、ＩＲＤ１０の場合にはＣＰＵ２０に相当し、ディスク記録再生装置５０の場合にはＣＰＵ５２に相当する。また、通信処理ブロック１００で送信するストリームデータの処理、又は受信したストリームデータの処理を、信号処理部１３０で実行する。この信号処理部１３０は、ＩＲＤ１０の場合には、放送データを受信するブロックに相当し、ディスク記録再生装置５０の場合には、ディスクにストリームデータを記録し再生するブロックに相当する。
【００４７】また図３では、これらのブロックに電源を供給する電源回路１４０を示してある。この電源回路１４０からの電源の供給状態については、制御部１２０で制御されるようにしてある。特に、後述するアイソクロナスブロック１１０に対する電源供給を、他のブロックへの電源供給とは別に独立で制御できるようにしてある。その電源供給処理の詳細については後述する。さらに、制御部１２０に対して機器の動作状態を設定する操作キー１５０が接続してある。この操作キー１５０は、例えば図２に示したＩＲＤ１０内の操作パネル２３で構成される。
【００４８】ＩＥＥＥ１３９４方式のバスラインと通信を行う通信処理ブロック１００の構成について説明すると、この通信処理ブロック１００は、ケーブル２６と直接接続される入出力部が物理レイヤ（ＰＨＹレイヤ）１０１と称され、この物理レイヤ１０１内で、バスラインからの入力処理及びバスラインへの出力処理が行われる。
【００４９】物理レイヤ１０１には、物理レイヤインターフェース部１０２を介して受信部１０３及び送信部１０４が接続してある。ここで、ＩＥＥＥ１３９４方式のバスラインでの伝送には、ストリームデータを同期通信するモードであるアイソクロナス通信モードでの通信と、制御データなどを非同期通信するモードであるアシンクロナス通信モードでの通信とが可能であり、受信部１０３及び送信部１０４では、両通信モードの処理が可能としてある。即ち、受信部１０３では、バスラインを介して伝送されたデータの中で、この機器を届け先としたデータを受信し、アイソクロナス通信モードで受信したデータを、アイソクロナスブロック１１０内のアイソクロナスデータバッファ１１２に供給し、アシンクロナス通信モードで受信したデータを、アシンクロナスデータバッファ１０５に供給する。送信部１０４は、アイソクロナスブロック１１０内のアイソクロナスデータバッファ１１２から供給される送信データを、アイソクロナス通信モードで送信処理し、アシンクロナスデータバッファ１０５から供給される送信データを、アシンクロナス通信モードで送信処理する。
【００５０】アイソクロナスブロック１１０は、アイソクロナス信号処理部１１１と、アイソクロナスデータバッファ１１２とで構成される。受信したパケット単位のアイソクロナスデータは、バッファ１１２を介してアイソクロナス信号処理部１１１に供給して受信処理を行い、データに付与されたタイムスタンプに基づいて、連続したストリームデータを得る。得られたストリームデータは、信号処理部１３０に供給する。また、信号処理部１３０側から送信させるストリームデータが供給される場合には、アイソクロナス信号処理部１１１でパケット単位のアイソクロナスデータに分割し、各パケットのデータにタイムスタンプなどを付与させる。パケット単位とされたアイソクロナスデータは、バッファ１１２を介して送信部１０４に供給する。バッファ１１２にデータが入出力されるタイミングは、アイソクロナス信号処理部１１１と受信部１０３及び送信部１０４により制御される。」
　
　
＜参考文献５＞特開２００３−２５６１５２号公報（平成１５年９月１０日出願公開）
　
　＜参考文献記載事項５−１＞
「【００１６】図３は本実施の形態に係るプリンタ装置１のプリンタコントローラ装置１０のＤＭＡコントローラ１０２の構成を示すブロック図である。ＤＭＡコントローラ１０２は、ＤＭＡ転送元アドレスレジスタ１０２０、ＤＭＡ転送量設定レジスタ１０２１、ＤＭＡ制御レジスタ１０２２、ＤＭＡ制御シーケンサ１０２３、ＦＩＦＯ（First In First Out）メモリ１０２４から構成されている。
【００１７】上記構成を詳述すると、ＤＭＡコントローラ１０２は、データ転送バス１０５に対して、バス使用要求信号１０５０、バス使用許可信号１０５１、バス使用開始信号１０５２、データアクノリッジ信号１０５３、転送方向信号１０５４、バースト転送要求信号１０５５、バイトイネーブル信号１０５６、アドレス信号１０５７、データ信号１０５８を用いてＤＭＡ転送を制御する。また、ＤＭＡコントローラ１０２は、ＤＭＡ転送の完了をＤＭＡ転送完了割り込み信号１０２５を用いてＣＰＵ１００へ通知する。ＤＭＡ転送元アドレスレジスタ１０２０には、ＤＭＡ転送元アドレスが設定される。ＤＭＡ転送量設定レジスタ１０２１には、ＤＭＡ転送量が設定される。ＤＭＡ制御レジスタ１０２２は、ＤＭＡ転送開始時にＣＰＵ１００により操作される。ＤＭＡ制御シーケンサ１０２３は、ＤＭＡ制御レジスタ１０２２の操作により動作を開始する。ＦＩＦＯメモリ１０２４には、メモリ１０１から読み出されたデータが書き込まれる。」
　
　＜参考文献記載事項５−２＞
「【００２９】なお、本実施の形態においては、データ転送バス１０５は３２ビット幅（４バイト）、バイトイネーブル信号１０５６による書き込み制御、バースト転送要求信号１０５５によるバースト転送制御を行う。１回のバースト転送においては、８回の４バイト転送を行うことと仮定する。即ち、バースト転送サイズは３２バイトとなる。したがって、データ転送バス１０５の１回のバストランザクションでは、１バイト、２バイト、４バイト、３２バイトの４種類の転送サイズが存在することと仮定する。また、ＤＭＡコントローラ１０２のＤＭＡ転送量設定レジスタ１０２１には０〜４０９６までの値を設定できるものと仮定する。」
　
　
＜参考文献６＞国際公開第０３−０９８９１９号（２００３年１１月２７日国際公開。特表２００５−５２６４５３号公報に対応。）
　
　＜参考文献記載事項６−１＞
「The controller monitors whether the decryptor is still busy processing a previously supplied control word. As long as the decryptor is busy, no new word is supplied.」（９頁３２〜３３行）
（公表公報の対応箇所（段落【００２１】）の記載：「制御器は、デクリプタが前に供給された制御ワードの処理でまだビジー状態のままか否かをモニタする。デクリプタがビジー状態である限り、新たなワードは供給されない。」）
　
＜参考文献７＞特開２００４−２９５６９２号公報（平成１６年１０月２１日出願公開）
　
　＜参考文献記載事項７−１＞
「【００７５】
図１６は、記録装置１００がストレージデバイス２００にセキュアコマンドを発行し、ストレージデバイス２００が受理する様子を示す。図９から図１１におけるＳ１０２、Ｓ１２０、Ｓ１３２、Ｓ１４２、Ｓ１５８、Ｓ１７０、および図１２から図１５におけるＳ２０６、Ｓ２１８、Ｓ２２４、Ｓ２３９、Ｓ２５２、Ｓ２５８、Ｓ２６４がセキュアコマンドの発行と受理を行う処理である。記録装置１００のコントローラ１０１は、ストレージデバイス２００にセキュアコマンドを発行した後、ストレージデバイス２００がそのセキュアコマンドを実行するのに要すると推定される時間待機してから、次のセキュアコマンドを発行する（Ｓ５００）。ストレージデバイス２００のコントローラ２０１は、記録装置１００からセキュアコマンドを受信すると（Ｓ５０２）、受信したセキュアコマンドが正規の発行手順で発行されているか否か確認する（Ｓ５０４）。正規の発行手順に従わない場合には（Ｓ５０４のＮ）、命令を受理することができないため処理を終了するためにＳ５１６へ進む。正規の発行手順に従っているの場合には（Ｓ５０４のＹ）、
状態レジスタ２２１を参照して、その処理系の直前の命令がまだ実行中か否かを確認する（Ｓ５０６）。状態レジスタ２２１の処理状態が「Ｂｕｓｙ」であれば、直前の命令を実行中であるから、記録装置１００へ処理中である旨を通知する（Ｓ５０８）。コントローラ１０１は、ストレージデバイス２００から処理中である旨の通知を受信すると（Ｓ５１０）、さらに所定の時間待機した後（Ｓ５１２）、再度Ｓ５００に戻り、セキュアコマンドを発行する。
　
　
＜参考文献８＞特開２０００−０５９２３４号公報（平成１２年２月２５日出願公開）
　
　＜参考文献記載事項８−１＞
「【０１６２】同図を参照して、ステップＳ６１で、エンコードにより生成した可変長符号がオーバーフローしないように、パック処理判定処理が実行される。
パック処理判定処理は、ＶＬＣパック部１７がビジー状態（busy）のときは、ステップＳ６１を自己ループしてビジー状態が解消されるまで次の処理を行わない。
　
　＜参考文献記載事項８−２＞
「【００２９】シーケンス制御部５は第２及び第３の記憶部として、２つの制御レジスタVL_MODE及びVL_CNTを有する。ＣＰＵ２は制御レジスタVL_MODEに所望の値を設定することにより、ＶＬＣ処理装置４に実行させる処理の内容を選択する。制御レジスタVL_MODEの設定値により選択可能なＶＬＣ処理装置４の処理内容は以下のとおりである。
【００３０】・ MPEG1のVLCデコード処理、
・ MPEG2のVLCデコード処理、
・ DVCのVLCデコード処理、
・ MPEG2のVLCエンコード処理、
・ DVCのVLCエンコード処理
シーケンス制御部５は制御レジスタVL_MODEの指示する処理内容が実行可能となるように、第２ＤＣＴバッファ部１１、アドレス生成部１２、ＤＣＴ生成部１３、ＶＬＣ生成部１４、シフタ部１５、ＶＬＣバッファ部１６及びＶＬＣパック部１７を制御する。
【００３１】制御レジスタVL_CNTはＶＬＣ処理装置４の動作を起動するための処理起動ビットを有している。ＶＬＣ処理装置４は、このビットがセットされることにより制御レジスタVL_MODEで選択された処理を開始する。全ての処理を終了すると、ＶＬＣ処理装置４は上記処理起動ビットをクリアする。ＣＰＵ２は制御レジスタVL_CNTの値をモニタすることにより、ＶＬＣ処理装置４の処理終了を検出する。」
　
　
＜参考文献９＞特開平０８−０６５１７０号公報（平成８年３月８日出願公開）
　
　＜参考文献記載事項９−１＞
「【００２４】同期回復とエラー処理図３は、入力データビットストリームとの同期を回復しかつ出力ブロック３０を介してミューティングされたオーディオデータを出力するためシステム１０により使用される同期回復とエラー処理手続きを表すフローチャートである。本方法はステップ１５０で始まり、ここでＭＡＣビジーフラグ（ＭＡＣ＿ＢＵＳＹ＿ＦＬＡＧ）が検査される。　
ＭＡＣビジーフラグは乗算・累算器２８がビジーであるかどうかを示す。ＭＡＣビジーフラグが「１」に等しくセットされ、乗算・累算器がビジーであることを示していれば、ＭＡＣビジーフラグが「０」に等しくセットされ、乗算・累算器２８が空きであることを示すまで、本方法はステップ１５０で待ち合わせる。
　
　
＜参考文献１０＞特開平０１−２４５３２６号公報（平成１年９月２９日出願公開）
　
　＜参考文献記載事項１０−１＞
「円周上にロータリーヘッドを有し、磁気テープの走行面と微少角をなして回転するシリンダに巻き付けた磁気テープに、斜めに微少幅のトラックを形成し、概トラック内にトラックの位置を示す情報と、ロータリーヘッドが正しくトラック上を走行するための情報と、ディジタル情報を記録再生する磁気記録装置で、複数のトラックを記録再生の基本単位（グループ）として扱うように構成された磁気記録装置において、記録再生の基本単位であるグループ内のディジタル情報を、概記録再生装置の外部に接続された装置と送受信する場合に、
情報の送受信の基本単位が概磁気記録装置の記録再生の基本単位と違うことにより生じる不都合を吸収するために、バッファメモリとシステムエリア管理部を設け
　
　
４−３．引用発明の認定
　
（１）上記引用文献記載事項３、１１等の記載からみて、引用文献には「アンテナ」と、該「アンテナ」に接続された「デジタルチューナ」と、該「デジタルチューナ」に接続された「テレビ」と、該「デジタルチューナ」に接続された「電子機器」とを有するシステムが記載されている。
　さらに、上記引用文献記載事項３、１１等の記載からみて、前記「デジタルチューナ」は、「ＭＰＥＧデコーダ」と、「操作部」を有している。
　また、前記「電子機器」は、前記「デジタルチューナ」と「第１のバス」を介して接続された「データ転送制御装置」と、該「データ転送制御装置」と「第２のバス」を介して接続された「記憶媒体」と、前記「データ転送制御装置」と接続された「操作部」及び「ディスプレイ部」とを有している。
　
　よって、引用文献には
「アンテナと、該アンテナに接続されたデジタルチューナと、該デジタルチューナに接続されたテレビと、該デジタルチューナに接続された電子機器とを有するシステムであって、
　前記デジタルチューナは、ＭＰＥＧデコーダと、操作部を有し、
　前記電子機器は、前記デジタルチューナと第１のバスを介して接続されたデータ転送制御装置と、該データ転送制御装置と第２のバスを介して接続された記憶媒体と、前記データ転送制御装置と接続された操作部及びディスプレイ部とを有」する「システム」が記載されていると言える。
　
（２）該「システム」は、上記引用文献記載事項４のとおり「ＡＶ（Audio Visual）用のＨＤＤ１０（広義には記憶媒体）へのＭＰＥＧストリームの記録時においては、アンテナ２６で受信されたＭＰＥＧストリーム（ＴＳパケット）が、ＢＵＳ１（ＩＥＥＥ１３９４、ＵＳＢ２．０）、データ転送制御装置３０を介してＨＤＤ１０に書き込まれる」ものであり、また、「ＨＤＤ１０のＭＰＥＧストリームの再生時においては、ＩＤＥ（Integrated Device Electronics）などの第２のバスＢＵＳ２を介してＨＤＤ１０からＭＰＥＧストリーム（ＴＳパケット、アイソクロナスデータ）が読み出される。そして、読み出されたＭＰＥＧストリームが、データ転送制御装置３０、ＢＵＳ１を介してデジタルチューナ２０に転送され、デジタルチューナ２０のＭＰＥＧデコーダ２１がデコードする。これにより、テレビ２４に映像が映し出される。」との動作を行うものである。
　さらに、該「システム」は、上記引用文献記載事項８のとおり「画像データをＨＤＤ１０に録画しながら、他の画像データをＨＤＤ１０から読み出して再生するタイムシフト再生」するものである。
　
　よって、該「システム」は
「ＭＰＥＧストリームの記録時においては、前記アンテナで受信されたＭＰＥＧストリームを前記第１のバス、前記データ転送制御装置を介して前記記憶媒体に書き込み、
　ＭＰＥＧストリームの再生時においては、前記第２のバスを介して前記記憶媒体からＭＰＥＧストリームが読み出され、読み出されたＭＰＥＧストリームが、前記データ転送制御装置、前記第１のバスを介して前記デジタルチューナに転送され、前記デジタルチューナの前記ＭＰＥＧデコーダがデコードし、これにより、前記テレビに映像が映し出され、
　画像データを前記記憶媒体に録画しながら、他の画像データを前記記憶媒体から読み出して再生するタイムシフト再生をする」「システム」
であると言える。
　
（３）そして、前記「データ転送制御装置」は、上記引用文献記載事項１の記載の通り、
「受信時には第１のメモリの書き込み制御を行い、送信時には第１のメモリの読み出し制御を行う第１のメモリアクセス制御回路と、
受信時には第１のメモリの読み出し制御を行い、送信時には第１のメモリの書き込み制御を行う第２のメモリアクセス制御回路と、
を含み、
受信時には、
前記第１のメモリアクセス制御回路が、第１のバス側から転送されるデータを第１のメモリの受信データ領域に書き込み、前記第２のメモリアクセス制御回路が、第１のメモリの受信データ領域の受信データ量が所与の転送単位を越えた場合に、第１のメモリの受信データ領域から所与の転送単位のデータを読み出し、第２のバス側に転送し、
送信時には、
前記第２のメモリアクセス制御回路が、第２のバス側から転送されるデータを前記第１のメモリの送信データ領域に書き込み、前記第１のメモリアクセス制御回路が、処理部から送信開始の指示があった場合に、第１のメモリの送信データ領域に書き込まれたデータを読み出し、第１のバス側に転送する
データ転送制御装置」である。
　
（４）さらに、前記「データ転送制御装置」は、上記引用文献記載事項２の記載の通り、
「前記第１のメモリよりも大容量の第２のメモリのアクセス制御を行う第３のメモリアクセス制御回路を含み、
受信時には、
前記第１のメモリアクセス制御回路が、第１のバス側から転送されるデータのうちアイソクロナスデータを第１のメモリの受信データ領域に書き込み、前記第２のメモリアクセス制御回路が、第１のメモリの受信データ領域からアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを第２のメモリの受信データ領域に書き込み、前記第３のメモリアクセス制御回路が、第２のメモリの受信データ領域に書き込まれたアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを、記憶媒体が接続される第２のバス側に転送し、
送信時には、
前記第３のメモリアクセス制御回路が、記憶媒体が接続される第２のバス側から転送されるアイソクロナスデータを第２のメモリの送信データ領域に書き込み、前記第２のメモリアクセス制御回路が、第２のメモリの送信データ領域からアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを第１のメモリの送信データ領域に書き込み、前記第１のメモリアクセス制御回路が、第１のメモリの送信データ領域に書き込まれたアイソクロナスデータを読み出し、第１のバス側に転送する」ものである。
　
（５）上記引用文献記載事項６の如く、「ＤＭＡＣ１は、第１（１３９４側）の暗号化・復号化回路ＥＮＣ・ＤＥＣ１を含」み、「このＥＮＣ・ＤＥＣ１は、ＳＲＡＭ４０から読み出されたデータ（アイソクロナスデータ）を第１の暗号化処理により暗号化し、ＢＵＳ１側に転送するための処理」と、「ＢＵＳ１側から転送される暗号化データ（暗号化アイソクロナスデータ）を第１の復号化処理により復号化し、ＳＲＡＭ４０に書き込むための処理を行う」ものである。
　そして、ここでの「ＤＭＡＣ１」は前記「第１のメモリアクセス制御回路」に、「ＳＲＡＭ４０」は前記「第１のメモリ」に、「ＢＵＳ１」は前記「第１のバス」に他ならないものである。
　
　したがって、引用文献には
「前記第１のメモリアクセス制御回路は、第１の暗号化・復号化回路を含み、該第１の暗号化・復号化回路は、前記第１のメモリから読み出されたデータを第１の暗号化処理により暗号化し、第１のバス側に転送するための処理と、第２のバス側から転送される暗号化データを第１の復号化処理により復号化し、前記第１のメモリに書き込むための処理を行」うことも記載されている。
　
（６）上記引用文献記載事項７の如く、「ＤＭＡＣ２は、第２（ＩＤＥ側）の暗号化・復号化回路ＥＮＣ・ＤＥＣ２」を含み、「このＥＮＣ・ＤＥＣ２はＳＲＡＭ４０から読み出されたデータ（アイソクロナスデータ、ＢＵＳ１側から転送されるデータ）を第２の暗号化処理により暗号化し、ＳＤＲＡＭ５０に書き込むための処理を行う」とともに、「ＳＤＲＡＭから読み出された暗号化データ（暗号化アイソクロナスデータ）を、第２の復号化処理により復号化し、ＳＲＡＭ４０に書き込むための処理」を行うものである。
　そして、ここでの「ＤＭＡＣ２」は前記「第２のメモリアクセス制御回路」に、「ＳＲＡＭ４０」は前記「第１のメモリ」に、「ＢＵＳ１」は前記「第１のバス」に、「ＳＤＲＡＭ５０」は前記「前記第２のメモリ」に他ならないものである。
　
　したがって、引用文献には
「前記第２のメモリアクセス制御回路は、第２の暗号化・復号化回路を含み、該第２の暗号化・復号化回路は前記第１のメモリから読み出されたデータを第２の暗号化処理により暗号化し、前記第２のメモリに書き込むための処理を行い、前記第２のメモリから読み出された暗号化データを、第２の復号化処理により復号化し、前記第１のメモリに書き込むための処理を行」うことも記載されている。
　
（７）前記「データ転送制御装置」は「受信時」には、上記引用文献記載事項９の如く、
「受信されたアイソクロナスパケットのデータをＳＲＡＭのアイソクロナス受信データ領域に書き込む（ステップＳ２）。」
「ＳＲＡＭに書き込まれた受信データ量が自動ＤＭＡ転送単位ＡＴＵを超えたか否かを判断する（ステップＳ３）。」
「越えた場合には、残り転送数ＲＴＮに自動ＤＭＡ転送単位ＡＴＵをセットし、ＤＭＡＣ２を起動する（ステップＳ４）。」
「ＳＤＲＡＭの記憶領域がフル（満杯）か否かを判断する（ステップＳ５）。そして、フルの場合には転送をウェイトし（ステップＳ６）、ＳＤＲＡＭに空きが生じるのを待つ。」
「ＳＤＲＡＭがフルでなくなった場合（空きが生じた場合）には、１ワード分のデータをＳＲＡＭから読み出す（ステップＳ７）。」
「読み出されたデータを暗号化し、ＳＤＲＡＭに書き込む（ステップＳ８、Ｓ９）。」
とのフローに従って動作するものである。
　また、上記引用文献記載事項１２には、上記「ステップＳ３」で「超えた」と判断されない場合には前記「受信データ領域に書き込む動作」に戻ることも示されている。
　なお、ここでの「ＳＤＲＡＭ」は前記「前記第２のメモリ」に、「ＳＲＡＭ」は前記「第１のメモリ」に他ならないものである。
　
　したがって、前記「データ転送制御装置」は
「受信時には、受信されたアイソクロナスパケットのデータを前記第１のメモリのアイソクロナス受信データ領域に書き込み、前記第１のメモリに書き込まれた受信データ量が前記所与の転送単位を超えたか否かを判断し、越えない場合には、前記受信データ領域に書き込む動作に戻り、越えた場合には、前記第２のメモリアクセス制御回路を起動し、前記第２のメモリの記憶領域がフルか否かを判断し、フルの場合には、転送をウェイトし、前記第２のメモリに空きが生じるのを待ち、前記第２のメモリがフルでなくなった場合には、１ワード分のデータを前記第１のメモリから読み出し、読み出されたデータを暗号化し、前記第２のメモリに書き込」むように動作するものである。
　
（８）「データ転送制御装置」は「送信時」には上記引用文献記載事項１０の如く、
「ＳＤＲＡＭの記憶領域がエンプティ（空）か否かを判断し（ステップＳ３２）、エンプティの場合には転送をウェイトし（ステップＳ３３）、ＳＤＲＡＭにデータが貯まるのを待つ。」
「ＳＤＲＡＭがエンプティでなくなった場合（データが貯まった場合）には、ＳＲＡＭの記憶領域がフルか否かを判断する（ステップＳ３４）。」
「フルの場合には転送をウェイトし（ステップＳ３５）、ＳＲＡＭに空きが生じるのを待つ。」
「ＳＲＡＭの記憶領域がフルでなくなった場合（空きが生じた場合）には、１ワード分のデータをＳＤＲＡＭから読み出す（ステップＳ３６）。」
「読み出されたデータ（著作権保護データの場合）を復号化し（ステップＳ３７）、復号化データをＳＲＡＭに書き込む（ステップＳ３８）。」
とのフローに従って動作するものである。
　なお、ここでの「ＳＤＲＡＭ」は前記「前記第２のメモリ」に、「ＳＲＡＭ」は前記「第１のメモリ」に他ならないものである。
　
　したがって、前記「データ転送制御装置」は
「送信時には、前記第２のメモリの記憶領域がエンプティか否かを判断し、エンプティの場合には転送をウェイトし、前記第２のメモリにデータが貯まるのを待ち、前記第２のメモリがエンプティでなくなった場合には、第１のメモリの記憶領域がフルか否かを判断して、フルの場合には転送をウェイトし、第１のメモリに空きが生じるのを待ち、第１のメモリの記憶領域がフルでなくなった場合には、１ワード分のデータを前記第２のメモリから読み出し、読み出されたデータを復号化し、復号化データを第１のメモリに書き込む」ように動作するものである。
　
（９）よって、引用文献には、下記引用発明が記載されていると認められる。
　
＜引用発明＞
「アンテナと、該アンテナに接続されたデジタルチューナと、該デジタルチューナに接続されたテレビと、該デジタルチューナに接続された電子機器とを有するシステムであって、
　前記デジタルチューナは、ＭＰＥＧデコーダと、操作部を有し、
　前記電子機器は、前記デジタルチューナと第１のバスを介して接続されたデータ転送制御装置と、該データ転送制御装置と第２のバスを介して接続された記憶媒体と、前記データ転送制御装置と接続された操作部及びディスプレイ部とを有し、（上記（１）より）
　ＭＰＥＧストリームの記録時においては、前記アンテナで受信されたＭＰＥＧストリームを前記第１のバス、前記データ転送制御装置を介して前記記憶媒体に書き込み、
　ＭＰＥＧストリームの再生時においては、前記第２のバスを介して前記記憶媒体からＭＰＥＧストリームが読み出され、読み出されたＭＰＥＧストリームが、前記データ転送制御装置、前記第１のバスを介して前記デジタルチューナに転送され、前記デジタルチューナの前記ＭＰＥＧデコーダがデコードし、これにより、前記テレビに映像が映し出され、
　画像データを前記記憶媒体に録画しながら、他の画像データを前記記憶媒体から読み出して再生するタイムシフト再生をする（上記（２）より）
システムであって、
前記データ転送制御装置は
受信時には第１のメモリの書き込み制御を行い、送信時には第１のメモリの読み出し制御を行う第１のメモリアクセス制御回路と、
受信時には第１のメモリの読み出し制御を行い、送信時には第１のメモリの書き込み制御を行う第２のメモリアクセス制御回路と、
を含み、
受信時には、前記第１のメモリアクセス制御回路が、第１のバス側から転送されるデータを第１のメモリの受信データ領域に書き込み、前記第２のメモリアクセス制御回路が、第１のメモリの受信データ領域の受信データ量が所与の転送単位を越えた場合に、第１のメモリの受信データ領域から所与の転送単位のデータを読み出し、第２のバス側に転送し、
送信時には、前記第２のメモリアクセス制御回路が、第２のバス側から転送されるデータを前記第１のメモリの送信データ領域に書き込み、前記第１のメモリアクセス制御回路が、処理部から送信開始の指示があった場合に、第１のメモリの送信データ領域に書き込まれたデータを読み出し、第１のバス側に転送する
データ転送制御装置であって（上記（３）より）
　
　前記第１のメモリよりも大容量の第２のメモリのアクセス制御を行う第３のメモリアクセス制御回路を含み、
受信時には、前記第１のメモリアクセス制御回路が、第１のバス側から転送されるデータのうちアイソクロナスデータを第１のメモリの受信データ領域に書き込み、前記第２のメモリアクセス制御回路が、第１のメモリの受信データ領域からアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを第２のメモリの受信データ領域に書き込み、前記第３のメモリアクセス制御回路が、第２のメモリの受信データ領域に書き込まれたアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを、記憶媒体が接続される第２のバス側に転送し、
送信時には、前記第３のメモリアクセス制御回路が、記憶媒体が接続される第２のバス側から転送されるアイソクロナスデータを第２のメモリの送信データ領域に書き込み、前記第２のメモリアクセス制御回路が、第２のメモリの送信データ領域からアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを第１のメモリの送信データ領域に書き込み、前記第１のメモリアクセス制御回路が、第１のメモリの送信データ領域に書き込まれたアイソクロナスデータを読み出し、第１のバス側に転送するものであり、（上記（４）より）
　
　前記第１のメモリアクセス制御回路は、第１の暗号化・復号化回路を含み、該第１の暗号化・復号化回路は、前記第１のメモリから読み出されたデータを第１の暗号化処理により暗号化し、第１のバス側に転送するための処理と、第２のバス側から転送される暗号化データを第１の復号化処理により復号化し、前記第１のメモリに書き込むための処理を行い、（上記（５）より）
　
　前記第２のメモリアクセス制御回路は、第２の暗号化・復号化回路を含み、該第２の暗号化・復号化回路は前記第１のメモリから読み出されたデータを第２の暗号化処理により暗号化し、前記第２のメモリに書き込むための処理を行い、前記第２のメモリから読み出された暗号化データを、第２の復号化処理により復号化し、前記第１のメモリに書き込むための処理を行い、（上記（６）より）
　
　受信時には、受信されたアイソクロナスパケットのデータを前記第１のメモリのアイソクロナス受信データ領域に書き込み、前記第１のメモリに書き込まれた受信データ量が前記所与の転送単位を超えたか否かを判断し、越えない場合には、前記受信データ領域に書き込む動作に戻り、越えた場合には、前記第２のメモリアクセス制御回路を起動し、前記第２のメモリの記憶領域がフルか否かを判断し、フルの場合には、転送をウェイトし、前記第２のメモリに空きが生じるのを待ち、前記第２のメモリがフルでなくなった場合には、１ワード分のデータを前記第１のメモリから読み出し、読み出されたデータを暗号化し、前記第２のメモリに書き込み、（上記（７）より）
　
　送信時には、前記第２のメモリの記憶領域がエンプティか否かを判断し、エンプティの場合には転送をウェイトし、前記第２のメモリにデータが貯まるのを待ち、前記第２のメモリがエンプティでなくなった場合には、第１のメモリの記憶領域がフルか否かを判断して、フルの場合には転送をウェイトし、第１のメモリに空きが生じるのを待ち、第１のメモリの記憶領域がフルでなくなった場合には、１ワード分のデータを前記第２のメモリから読み出し、読み出されたデータを復号化し、復号化データを第１のメモリに書き込むように動作する（上記（８）より）
データ転送制御装置である、
　
システム」
　
　
４−４．対比
　以下、本件補正発明と引用発明とを比較する。
　
（１）引用発明は「ＭＰＥＧストリーム」の「受信」「転送」「暗号化」「デコード」「記録」「再生」等を行うものであるから「ストリーム制御装置」とも言えるものである。
　
（２）引用発明における「第１のメモリアクセス制御回路」「第２のメモリアクセス制御回路」「第３のメモリアクセス制御回路」「ＭＰＥＧデコーダ」等は、本件補正発明における「複数のデータ処理部」に対応付けられるものであるところ、これらは「受信時には、前記第１のメモリアクセス制御回路が、第１のバス側から転送されるデータのうちアイソクロナスデータを第１のメモリの受信データ領域に書き込み、前記第２のメモリアクセス制御回路が、第１のメモリの受信データ領域からアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを第２のメモリの受信データ領域に書き込み、前記第３のメモリアクセス制御回路が、第２のメモリの受信データ領域に書き込まれたアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを、記憶媒体が接続される第２のバス側に転送し」たり、「送信時には、前記第３のメモリアクセス制御回路が、記憶媒体が接続される第２のバス側から転送されるアイソクロナスデータを第２のメモリの送信データ領域に書き込み、前記第２のメモリアクセス制御回路が、第２のメモリの送信データ領域からアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを第１のメモリの送信データ領域に書き込み、前記第１のメモリアクセス制御回路が、第１のメモリの送信データ領域に書き込まれたアイソクロナスデータを読み出し、第１のバス側に転送」したり、あるいは、「前記第１のバスを介して前記デジタルチューナに転送され、前記デジタルチューナの前記ＭＰＥＧデコーダがデコード」するように動作し、これにより「ＭＰＥＧストリーム」を処理して「タイムシフト再生」をするものであるから、「ストリームデータに対し」「順次」「データ処理を複数回行う」ものであることは明らかである。
　また、「第１のメモリアクセス制御回路」「第２のメモリアクセス制御回路」「第３のメモリアクセス制御回路」「ＭＰＥＧデコーダ」においても当然に「所定のデータ量を処理単位として」処理がなされていることも明らかである。
　
　したがって、引用発明と、本件補正発明とは、「ストリームデータに対し、それぞれ所定のデータ量を処理単位として、順次、」「データ処理を複数回行う、複数のデータ処理部」を備える点で一致すると言える。
　
（３）引用発明における「第２のメモリアクセス制御回路」は、本件補正発明における「複数のデータ処理部」の一つの「データ処理部」に対応付けられ、引用発明における「第１のメモリ」および「第２のメモリ」は、本件補正発明における該一つの「データ処理部」に対して設けられた「複数のメモリ」に対応付けられるものであるところ、引用発明においては「受信時には」「第１のメモリの受信データ領域」は「第２のメモリアクセス制御回路」の「前段」「に設けられ」、「第２のメモリの受信データ領域」は「第２のメモリアクセス制御回路」の「後段に設けられて」いると言え、また「送信時には」、「第２のメモリの送信データ領域」は「第２のメモリアクセス制御回路」の「前段」「に設けられ」、「第１のメモリの送信データ領域」は「第２のメモリアクセス制御回路」の「後段に設けられて」いると言える。
　そして、「第１のメモリ」も「第２のメモリ」も「ＭＰＥＧストリーム」の「アイソクロナスデータ」を記憶するものであるから「ストリームデータを格納する」ものであると言える。
　
　したがって、引用発明と、本件補正発明とは
「前記複数のデータ処理部の」少なくとも一つの「データ処理部の前段または後段に設けられて、前記ストリームデータを格納する複数のメモリ」を備える点で一致すると言える。
　
（４）引用発明における「データ転送制御装置」は「受信時には」、「前記第１のメモリに書き込まれた受信データ量が前記所与の転送単位を超えたか否かを判断し」、「前記第２のメモリの記憶領域がフルか否かを判断し」、「送信時には」、「前記第２のメモリの記憶領域がエンプティか否かを判断し」、「第１のメモリの記憶領域がフルか否かを判断して」いるのであるから、前記第１のメモリと前記第２のメモリ「に格納されるデータ量を監視する監視部」を有していることは明らかであり、これも前記「第２のメモリアクセス制御回路」と共に「データ処理部」の一部として対応付けることができる。
　そして、引用発明における「データ転送制御装置」は「受信時には、受信されたアイソクロナスパケットのデータを前記第１のメモリのアイソクロナス受信データ領域に書き込み、前記第１のメモリに書き込まれた受信データ量が前記所与の転送単位を超えたか否かを判断し、越えない場合には、前記受信データ領域に書き込む動作に戻り、越えた場合には、前記第２のメモリアクセス制御回路を起動し、前記第２のメモリの記憶領域がフルか否かを判断し、フルの場合には、転送をウェイトし、前記第２のメモリに空きが生じるのを待ち、前記第２のメモリがフルでなくなった場合には、１ワード分のデータを前記第１のメモリから読み出し、読み出されたデータを暗号化し、前記第２のメモリに書き込み」、「送信時には、前記第２のメモリの記憶領域がエンプティか否かを判断し、エンプティの場合には転送をウェイトし、前記第２のメモリにデータが貯まるのを待ち、前記第２のメモリがエンプティでなくなった場合には、第１のメモリの記憶領域がフルか否かを判断して、フルの場合には転送をウェイトし、第１のメモリに空きが生じるのを待ち、第１のメモリの記憶領域がフルでなくなった場合には、１ワード分のデータを前記第２のメモリから読み出し、読み出されたデータを復号化し、復号化データを第１のメモリに書き込むように動作する」のであるから、「前記監視部の監視により、前記前段のメモリに処理すべきデータが格納されており、かつ、自己のデータ処理部におけるデータ処理の処理単位のデータ量が前記後段のメモリの空き容量として存在することを条件として、」「前記前段のメモリから処理対象のデータを読み込むデータ読み込み部」を有していることも明らかであり、これも「データ処理部」の一部として対応付けることができる。
　なお、引用文献には「フル」がどの程度の容量を基準としているかの明示はないが、該基準が処理単位のデータ量の空き容量であることは明らかである（必要があれば、上記参考文献記載事項１−２、２−１〜２−３等参照）。
　
　したがって、引用発明と、本件補正発明とは
　該少なくとも一つの「データ処理部は、
　　隣接する前記前段のメモリおよび前記後段のメモリに格納されるデータ量を監視する監視部と、
　　前記監視部の監視により、前記前段のメモリに処理すべきデータが格納されており、かつ、自己のデータ処理部におけるデータ処理の処理単位のデータ量が前記後段のメモリの空き容量として存在することを条件として、」「前記前段のメモリから処理対象のデータを読み込むデータ読み込み部と、
　を備える」ものである点でも一致すると言える。
　
（５）よって、本件補正発明は、下記の本件補正後の一致点で引用発明と一致し、下記の本件補正後の相違点で引用発明と相違する。
　
＜本件補正後の一致点＞
「ストリームデータに対し、それぞれ所定のデータ量を処理単位として、順次、」「データ処理を複数回行う、複数のデータ処理部と、
　前記複数のデータ処理部の」少なくとも一つの「データ処理部の前段または後段に設けられて、前記ストリームデータを格納する複数のメモリと、
　を備え、」
　該少なくとも一つの「データ処理部は、
　　隣接する前記前段のメモリおよび前記後段のメモリに格納されるデータ量を監視する監視部と、
　　前記監視部の監視により、前記前段のメモリに処理すべきデータが格納されており、かつ、自己のデータ処理部におけるデータ処理の処理単位のデータ量が前記後段のメモリの空き容量として存在することを条件として、」「前記前段のメモリから処理対象のデータを読み込むデータ読み込み部と、
　を備える、
　ストリーム制御装置。」
　
＜本件補正後の相違点１＞
　複数のデータ処理部の「各」データ処理部が、その前段または後段に設けられて、ストリームデータを格納する複数のメモリを備え、監視部やデータ読み込み部を備えるデータ処理部である点。
　これに対して、引用発明における「第１のメモリアクセス制御回路」から「第１のバス側」や、「第３のメモリアクセス制御回路」から「第２のバス側」、「ＭＰＥＧデコーダ」の前後段にメモリを備える旨の記載は引用文献には無く、また、「第１のメモリアクセス制御回路」や、「第３のメモリアクセス制御回路」、「ＭＰＥＧデコーダ」が監視部やデータ読み込み部を備える旨の記載も引用文献には無い。
　
＜本件補正後の相違点２＞
　データ読み込み部が前段のメモリから処理対象のデータを読み込むことが「当該データ処理部がデータ処理中でないこと」をも条件としてなされる点。
　これに対して、引用文献には「第１のメモリアクセス制御回路」「第２のメモリアクセス制御回路」「第３のメモリアクセス制御回路」「ＭＰＥＧデコーダ」の実行がデータ処理中でないことをも条件としている旨の記載は無い。
　
＜本件補正後の相違点３＞
　本件補正発明における複数のデータ処理部の行うデータ処理が、「処理対象のデータ量、処理時間がそれぞれ異なり」「異なる方式の」ものである点、
　これに対し、引用文献には「第１のメモリアクセス制御回路」の第１の暗号化処理（復号化処理）として、「ＩＥＥＥ１３９４の暗号化規格であるＤＴＣＰ」（上記引用文献記載事項６より）が、「第２のメモリアクセス制御回路」の第２の暗号化処理（復号化処理）として「共通鍵暗号化方式の１つであるＤＥＳ」（上記引用文献記載事項７より）が、「第３のメモリアクセス制御回路」の転送の相手である「第２のバス」として「ＩＤＥインターフェース」等が例示されてはいるが、これらが「処理対象のデータ量、処理時間がそれぞれ異なり」「異なる方式の」ものである旨の明示は無い。
　
＜本件補正後の相違点４＞
　本件補正発明における複数のデータ処理部の行うデータ処理が、「処理内容の変更または追加を可能とする」ものである点。
　これに対し、引用文献には「第１のメモリアクセス制御回路」「第２のメモリアクセス制御回路」「第３のメモリアクセス制御回路」「ＭＰＥＧデコーダ」が行うデータ処理が、「処理対象のデータ量、処理時間がそれぞれ異なり、処理内容の変更または追加を可能とする、」ものである旨の明示は無い。
　
＜本件補正後の相違点５＞
　本件補正発明は「前記処理内容の変化または追加に対して前記メモリの変更なしにストリーム制御を行う」ものである点。
　これに対し、引用文献には「第１のメモリアクセス制御回路」「第２のメモリアクセス制御回路」「第３のメモリアクセス制御回路」「ＭＰＥＧデコーダ」が行うデータ処理の「前記処理内容の変化または追加に対して前記メモリの変更なしにストリーム制御を行う」旨の明示は無い。
　
　
４−５．判断
　以下、上記相違点について検討する。
　
（１）本件補正後の相違点１について
ア．一般的にＨＤＤなどの記録再生装置においては、セクタ単位あるいはトラック単位での読み書きを行うために、バッファメモリが設けられるのが普通である（必要が有れば、参考文献記載事項２−１〜２−３、３−１等参照）から、引用発明における「記憶媒体」にこのようなバッファメモリを設けた構成は、当業者が通常想到する構成である。
　そして、この場合には、「第３のメモリアクセス制御回路」は、該バッファメモリと「第２のメモリ」間の転送を行うものととらえることができるものであるところ、転送先のメモリに空きがなければ転送ができないことは明らかであるとともに、転送元のメモリ転送すべきデータがなければ転送できないことも明らかである。
　してみると、引用発明の「第３のメモリアクセス制御回路」においても、「第２のメモリアクセス制御回路」と同様の監視と読み込みを行うものとすることで、引用発明を上記相違点１の構成を有するものとすることも、当業者であれば当然に採用する設計事項に過ぎない。
　
イ．また、ＩＥＥＥ１３９４やＵＳＢ等のインタフェースにおいても、通常は、送信バッファメモリや受信バッファメモリを備える構成が採用されており（必要があれば参考文献記載事項４−１、５−１等参照）、引用発明の「第１のバス」にこのようなバッファメモリを設けた構成は当業者が通常想到する構成である。
　そして、この場合には、「第１のメモリアクセス制御回路」は、該バッファメモリと「第１のメモリ」間の転送を行うものととらえることができるものであるところ、転送先のメモリに空きがなければ転送ができないことは明らかであるとともに、転送元のメモリ転送すべきデータがなければ転送できないことも明らかである。
　してみると、引用発明の「第１のメモリアクセス制御回路」においても、「第２のメモリアクセス制御回路」と同様の監視と読み込みを行うものとすることで、引用発明を上記相違点１の構成を有するものとすることも、当業者であれば当然に採用する設計事項に過ぎない。
　
ウ．また、画像データを伸張する装置においても、通常はその前後にバッファメモリが設けられ、「第２のメモリアクセス制御回路」と同様の制御がなされるのが普通である（必要があれば、参考文献記載事項１−２等参照）から、引用発明における「ＭＰＥＧデコーダ」を「第２のメモリアクセス制御回路」と同様の制御がなされるものとすることで、引用発明を上記相違点１の構成を有するものとすることも、当業者であれば当然に採用する設計事項に過ぎない。
　
エ．さらに、「第２のメモリアクセス制御回路」による「受信時」の処理と、「送信時」の処理を別個の手段で実現することも、当業者であれば適宜に採用し得た設計事項に過ぎないものである。
　
オ．以上の通り、引用発明において上記相違点１に係る構成を採用することは、当業者であれば当然に、あるいは、適宜に採用し得る設計事項に過ぎないものである。
　
（２）本件補正後の相違点２について
　データの処理中には、新たな処理を開始させないようにすることも、当業者が当然に考慮する周知慣用の設計的事項に過ぎないものである（必要があれば、上記参考文献記載事項６−１、７−１、８−１、９−１等参照。）から、引用発明における「第１のメモリアクセス制御回路」「第２のメモリアクセス制御回路」「第３のメモリアクセス制御回路」「ＭＰＥＧデコーダ」等においてもこれが処理中でないことを条件にデータの読み込みを開始させるようにすること、即ち、引用発明を上記相違点２に係る構成を有するものとすることも、当業者であれば必要に応じて適宜に採用し得た設計的事項に過ぎないものである。
　
（３）本件補正後の相違点３について
　引用発明における第１のメモリも第２のメモリも、バッファリングを行うものであるところ、そもそもバッファリングは処理単位や処理速度の相違を吸収・緩和するために採用されるものである（必要があれば、参考文献記載事項３−１、１０−１等参照）から、引用発明における「第１のメモリアクセス制御回路」「第２のメモリアクセス制御回路」「第３のメモリアクセス制御回路」「ＭＰＥＧデコーダ」等を、異なる処理単位や異なる処理時間等の異なる方式のものとしてもよいことは当業者が当然に想到する事項である。
　そして、データのフォーマットやサイズは、その処理内容に適合するように、適宜に設計されるものであり、また、その処理速度も要求される性能等に応じて適宜に設計される事項に過ぎない。
　してみると、引用発明における「第１のメモリアクセス制御回路」「第２のメモリアクセス制御回路」「第３のメモリアクセス制御回路」「ＭＰＥＧデコーダ」を、処理対象のデータ量、処理時間がそれぞれ異なり、異なる方式のものとすること、即ち、引用発明を上記相違点３を有するものとすることも、当業者が適宜に定め得る設計的事項に過ぎないものである。
　
（４）本件補正後の相違点４について
ア．上記３．（１）で述べたように、本件補正発明の「処理内容の変更または追加を可能とする」なる記載は明確なものではなく、様々な構成に解釈が可能なものである。
　そこで、それぞれの解釈時の容易想到性について以下に検討する。
　
イ．上記３．（１）ア．の如く解釈した場合
　如何なる処理部であっても、通常は、その処理内容を変更・追加するような設計を行うこと（所謂「設計変更」）は可能であるから、引用発明における「第１のメモリアクセス制御回路」「第２のメモリアクセス制御回路」「第３のメモリアクセス制御回路」「ＭＰＥＧデコーダ」も「処理内容の変更または追加を可能とする」ものであると言える。
　したがって、上記３．（１）ア．の如き解釈を採用した場合には、上記相違点４は実質的な相違点ではないと言える。
　
ウ．上記３．（１）イ．の如く解釈した場合
　部品を交換したり、ファームウエアのアップデート等をすることでその処理内容を変更することも従来から適宜になされていた事項であり、引用発明における「第１のメモリアクセス制御回路」「第２のメモリアクセス制御回路」「第３のメモリアクセス制御回路」「ＭＰＥＧデコーダ」を交換可能あるいはファームウェアをアップデート可能なものとすることは、当業者が必要に応じて適宜に採用し得る設計事項に過ぎないものである。
　したがって、上記３．（１）イ．の如き解釈を採用した場合には、引用発明を上記相違点４の構成を有するものとすることは、当業者が必要に応じて適宜に採用し得る設計的事項に過ぎないものであると言える。
　
エ．上記３．（１）ウ．の如く解釈した場合
　データ処理部を、複数種の処理内容を選択的に実行可能なものとし、ユーザによる選択やデータの形式などの判別結果によって、処理内容が選択される構成とすることも、従来から当業者が適宜に採用している周知慣用の技術思想であり（必要があれば参考文献記載事項１−１、５−２、８−２等参照）、引用発明における「第１のメモリアクセス制御回路」「第２のメモリアクセス制御回路」「第３のメモリアクセス制御回路」「ＭＰＥＧデコーダ」を、複数種の処理内容を選択的に実行可能なものとすることも、当業者が必要に応じて適宜に採用し得る周知慣用技術の付加に過ぎないものである。
　したがって、上記３．（１）ウ．の如き解釈を採用した場合には、引用発明を上記相違点４の構成を有するものとすることは、当業者が必要に応じて適宜に採用し得る周知慣用技術の付加に過ぎないものであると言える。
　
オ．上記イ．〜エ．の通り、上記相違点４は、実質的な相違点ではないもの、当業者が適宜に採用し得る設計的事項または周知慣用技術の付加に過ぎないものである。
　
（５）本件補正後の相違点５について
　本件補正後の相違点５に係る「前記処理内容の変化または追加に対して前記メモリの変更なしにストリーム制御を行う」との発明特定事項について検討するに、該事項中の「前記処理内容の変化または追加」に関しては上記３．（２）で述べた如く様々な解釈が可能であり、また、同「メモリの変更」なる記載についても上記３．（３）で述べた如く様々な解釈が可能であり、該「前記処理内容の変化または追加」と「メモリの変更」の組合わせも様々なものに解釈し得る。
　しかしながら、これらのいずれに解釈した場合でも、上記３．（４）で述べたような、「メモリの変更」を要する「処理内容の変化または追加」をしたにも関わらず該「メモリの変更」をしないと言う技術常識や自然法則に反するものは排除して、「メモリの変更」を要しない「処理内容の変化または追加」に対しては前記「メモリの変更」をしないと言う技術常識や自然法則に反しないことを意味するものと解釈するのが妥当である。
　しかるに、「処理内容の変化または追加」が「メモリの変更」を要しない時には「メモリの変更」をしなくてもよいことは、当業者ならずとも自明の事項に過ぎないものであり、上記３．（２）や（３）で述べたいずれの解釈をしたとしても、本件補正後の相違点５は係る自明の事項を付加したに過ぎないものであると言える。
　
　なお、仮に、本件補正後の相違点５を「メモリの変更」を要する「処理内容の変化または追加」をしたにも関わらず「メモリの変更」をしないと言う技術常識や自然法則に反するものと解釈した場合には、本件補正発明は明らかに不正な動作をする装置となってしまうのであるから、この点に進歩性を認めることは到底できない。
　
　したがって、上記本件補正後の相違点５も格別なものではない。
　
（６）してみると、本件補正発明の構成は引用発明に基づいて、当業者が容易に想到し得たものである。
　そして、当該構成の採用によって奏される作用効果も、当業者であれば容易に予測し得る程度のものであって、格別顕著なものではない。
　よって、本件補正発明は、引用発明に基づいて、当業者が容易に発明をすることができたものである。
　
４−６．小結
　よって、本件補正発明は、その出願前に日本国内又は外国において頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基づいて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　
　
５．むすび
　上記３．、４．の通り、本件補正発明は特許出願の際独立して特許を受けることができないものである。
　
　したがって、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　よって、上記補正却下の決定の結論の通り決定する。
　
　
　
第３．本件審判請求の成否について
　
１．手続きの経緯
　本願の手続きの経緯は上記第１．記載の通りのものであり、さらに、平成２１年９月２日付けの手続補正は上記第２．のとおり却下された。
　したがって、本願の特許請求の範囲は、上記第２．１．に記載した、＜補正前の特許請求の範囲＞に記載の通りのものであり、その請求項１に係る発明（以下「本願発明」と記す。）は該＜補正前の特許請求の範囲＞に【請求項１】として記載した通りのものである。
　
２．引用文献の記載内容・引用発明の認定
　原審の拒絶の査定の理由である上記平成２１年１月３０日付けの拒絶理由通知における特許法第２９条第２項についての拒絶理由において引用された上記引用文献には、上記第２．４−２．記載の引用文献記載事項が記載されており、上記引用文献には上記第２．４−３．で認定した通りの引用発明が記載されていると認められる。
　
３．対比・判断
　以下、本願発明と引用発明とを比較すると、前者は
上記第２．４−４．（５）の＜本件補正後の一致点＞と同様の、
「ストリームデータに対し、それぞれ所定のデータ量を処理単位として、順次、データ処理を行う、複数のデータ処理部と、
　前記」複数のデータ処理部の少なくとも一つの「データ処理部の前段または後段に設けられて、前記ストリームデータを格納する複数のメモリと、
　を備え、」
　該少なくとも一つの「データ処理部は、
　　隣接する前段のメモリおよび後段のメモリに格納されるデータ量を監視する監視部と、
　　前記監視部の監視により、前段のメモリに処理すべきデータが格納されており、かつ、自己のデータ処理部におけるデータ処理の処理単位のデータ量が後段のメモリの空き容量として存在することを条件として、」「前記前段のメモリから処理対象のデータを読み込むデータ読み込み部と、
　を備える、ストリーム制御装置。」
である点で引用発明と一致し、
上記第２．４−４．（５）の＜本件補正後の相違点１＞＜本件補正後の相違点２＞と同様の点で引用発明と相違する。
　しかしながら、該本件補正後の相違点１、本件補正後の相違点２については、上記第２．４−５．（１）（２）で記した通りのことが言える。
　
　してみると、本願発明の構成も引用発明に基づいて、当業者が容易に想到し得たものである。
　そして、当該構成の採用によって奏される作用効果も、当業者であれば容易に予測し得る程度のものであって、格別顕著なものではない。
　よって、本願発明は、引用発明に基づいて、当業者が容易に発明をすることができたものである。
　
４．むすび
　上記のとおり、本願請求項１に係る発明は、その出願前に日本国内において頒布された刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、他の請求項についての検討をするまでもなく、本願は特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、上記結論のとおり審決する。