【事件の表示】
　特願２００２−３６８３９３「液晶表示装置」拒絶査定不服審判事件〔平成１５年　８月２２日出願公開、特開２００３−２３３３６２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯 
　
　平成１４年１２月１９日　特許出願（パリ条約による優先権主張、２００１年１２月１９日、大韓民国、２００２年６月２９日、大韓民国）
　平成１９年　３月１４日　拒絶理由通知（同年３月１９日発送）
　平成１９年　７月１１日　意見書・手続補正書
　平成１９年１１月１４日　拒絶査定（同年１１月１６日送達）
　平成２０年　２月１４日　本件審判請求
　平成２０年　３月１４日　手続補正書
　平成２１年　６月　３日　審尋（平成２１年６月８日発送）
　平成２１年１０月　７日　回答書
　平成２２年　５月２５日　当審拒絶理由通知（同年５月２６日発送）・平成２０年３月１４日付け手続補正の却下の決定（同年６月７日送達）
　平成２２年　８月２６日　意見書・手続補正書
　
２．当審の拒絶理由
　当審が通知した拒絶理由の概要は、
　
理由３．この出願の請求項１〜３、５〜７に係る発明は、その優先日前に日本国内又は外国において、頒布された刊行物である米国特許第６１６０５３５号明細書（２０００年１２月１２日に頒布された刊行物であり、以下「引用刊行物１」という。）に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
というものである。
　 
３．本願発明
　
　本願の請求項１に係る発明（以下「本願発明」という。）は、平成２２年８月２６日付け手続補正によって補正された本願明細書及び図面の記載からみて、請求項１に記載された事項により特定される以下のとおりのものと認める。
「ゲートラインとデータラインの交差と定義される領域毎に形成された液晶セルがｉ（ｉは陽の整数）水平ライン単位に交替しながら隣接した相互異なるデータラインと薄膜トランジスタを通して接続された液晶パネルと；
　前記ゲートラインを駆動するゲート・ドライバと；
　入力された画素データとブランク・データを前記データライン単位に極性反転されてその極性がフレーム単位に反転される画素信号とブランク信号に変換して前記データラインに供給するデータ・ドライバと；
　前記ゲート・ドライバ及びデータ・ドライバを制御すると共にｉ水平期間単位に極性反転される制御信号に応答して前記画素データと共に一番目チャンネルまたは最後番目のチャンネルの中のいずれか一チャンネルに前記ブランク・データを追加して前記データ・ドライバに供給するタイミング制御部とを備え、前記液晶パネルは 液晶セルに対し第１側に隣接したデータラインと接続された液晶セルに構成される第１水平ラインと；液晶セルに対し第１側に対向する第２側に隣接したデータラインと接続された液晶セルで構成される第２水平ラインに構成され、
　前記タイミング制御部は前記ゲート・ドライバ及びデータ・ドライバを制御する制御信号と、前記ｉ水平期間単位に極性反転される制御信号を発生する制御信号発生部と；入力画素データを整列してデータ・イネーブル期間の間に複数の第１バスを通して出力すると共に前記ブランク・データを前記第１バスを通して供給する画素データ整列部と；前記複数の第１バスの中の最後番目のバスを通して伝送される画素データ及びブランク・データを一チャンネル遅延させるための遅延器と；前記制御信号に応答して前記複数の第１バスを通して入力されたデータ及びブランク・データをそのまま複数の第２バスを通して供給するか、前記複数の第１バスを通して入力された画素データと前記一チャンネル遅延されたブランク・データ及び画素データを組み合わせて前記複数の第２バスを通して供給するマルチプレックサを具備することを特徴とする液晶表示装置。」
　
４．引用発明
（１）引用刊行物の記載事項
　当審での拒絶理由に引用され、本願の優先日前である２０００年１２月１２日に頒布された刊行物である米国特許第６１６０５３５号明細書（以下「引用刊行物」という。）には、「液晶表示装置」の発明に関して、以下の事項が記載されている。 
 　 
 ＜記載事項１＞ 
 The present invention relates to liquid crystal display (LCD) devices and methods of operation thereof, and more particularly, to dot inversion LCD devices and methods of operation thereof. （第１欄第７−１０行） 
 （当審訳：本発明は、液晶表示（ＬＣＤ）装置及びその動作方法に関し、特に、ドット反転ＬＣＤ装置及びその動作方法に関する。） 
 　 
 ＜記載事項２＞ 
 FIGS. 3A to 3C illustrate a preferred embodiment of the present invention. In particular, FIG. 3A provides a plan view of an active matrix LCD panel having m×3n pixels. Parallel gate lines G1-Gm are arranged on a substrate 310. Data lines S1-S3n, Sd are arranged perpendicular to the gate lines G1-Gm. The data and gate lines define a matrix of pixel regions P. As illustrated, a pixel region is used to display a red, green or blue component using, for example, a color filter of the appropriate color. Accordingly, a pixel electrode formed within a pixel region P is labeled to indicate a color component the pixel is used to display, e.g., R11, R21, . . . , Rm1, G11, G21, . . . Gm1, B11, B21, . . . , Bm1, . . . . A dummy line Sd is formed at an edge of the effective display area A of the panel 300.（第４欄第４２−５５行） 
 （当審訳：図３Ａ−３Ｃは、本発明の好適な実施例を図示している。特に、図３Ａはｍ×３ｎ画素を有するアクティブマトリクスＬＣＤパネルの平面図を提供している。平行なゲート線G1-Gmは、基板310上に配列されている。データ線S1-S3n, Sdは、ゲート線G1-Gmに垂直に配列されている。データ線及びゲート線は画素領域Ｐのマトリクスを定義している。図示されているように、１つの画素領域は、例えば、適当な色のカラーフィルターを使用して、赤、緑もしくは青色の要素を表示するのに使用される。したがって、画素領域Ｐ内に形成された画素電極は、その画素が表示するのに使用される色要素を示すように、例えば、R11, R21, . . . , Rm1, G11, G21, . . . Gm1, B11, B21, . . . , Bm1, . . . .と符号が付されている。ダミー線Sdはパネル300の有効表示領域Aの一端に形成されている。） 
 　 
 ＜記載事項３＞ 
 Pixel electrodes in each column of the display are attached to first and second data lines extending on opposite sides of the column; for example, pixel electrodes of a column C are alternately connected to data lines S1, S2 on opposite sides of the column C. As illustrated, connections between the pixel electrodes and the data lines are made via thin-film transistors TFT formed on the pixel regions P. The thin-film transistors TFT each have a first controlled electrode (e.g., a source electrode) connected to a data line, a second controlled electrode (e.g., a drain electrode) connected to a pixel electrode, and a controlling electrode (e.g., a gate electrode) connected to an adjacent gate line. A gate signal applied to the gate line controls application of voltage present at the data line to the associated pixel electrode.（第４欄第５６行−第５欄２行） 
 （当審訳：表示装置の各列の画素電極は、その列の対向する側に延びる第１及び第２のデータ線に取り付けられている。例えば、Ｃ列の画素電極は、Ｃ列の対向する側にあるデータ線S1, S2に交互に接続されている。図示されているように、画素電極とデータ線の接続は、画素領域Ｐに形成された薄膜トランジスタTFTを経由してなされている。薄膜トランジスタTFTはそれぞれ、データ線に接続された第１の制御電極（例えば、ソース電極）、画素電極に接続された第２の制御電極（例えば、ドレイン電極）、隣接するゲート線に接続された制御電極（例えば、ゲート電極）を有している。ゲート線に印加されたゲート信号は、関連する画素電極のデータ線に存在する電圧の印加を制御する。） 
 　 
　図３Ａには、引用刊行物に記載された発明の実施例によるＬＣＤパネルの平面図に関して、以下の事項が図示されている。
＜事項１＞
・ゲート線G1に接続されている画素電極は、R11がデータ線S1に、G11がデータ線S2に、B11がデータ線S3に、・・・B1nがデータ線S3nにと、画素電極の左側のデータ線に接続されている。ダミー線Sdには画素電極は接続されていない。他の奇数番目のゲート線についても同様である。
・ゲート線G2に接続されている画素電極は、符号のついていない画素がデータ線S1に、R21がデータ線S2に、G21がデータ線S3に、B21がデータ線S4に、・・・B2Nがダミー線Sdにと、画素電極の右側のデータ線に接続されている。他の偶数番目のゲート線についても同様である。
　
＜記載事項４＞ 
 A dot inversion driving aspect according to the present invention will now be described with reference to FIGS. 3B-3C. In particular, FIG. 3B illustrates a first polarity state of the panel 300 during a first frame period, and FIG. 3C illustrates a second polarity state of the panel 300 during a second frame period. Hatching indicates pixel electrodes to which a negative polarity voltage has been applied, while pixel electrodes without hatching represent pixel electrodes to which a positive polarity voltage has been applied. As illustrated, within a given column C of pixel electrodes, alternating pixels electrodes have voltages of alternating polarity applied thereto. （第５欄第７−１８行） 
 （当審訳：本発明によるドット反転駆動の特徴は、図３Ｂ−３Ｃを参照して説明される。特に、図３Ｂは第1のフレーム期間におけるパネル300の第1の極性状態を図示しており、図３Ｃは第２のフレーム期間におけるパネル300の第２の極性状態を図示している。ハッチングは負極性の電圧が印加された画素電極を示し、一方、ハッチングの無い電極は正極性の電圧が印加された電極を表している。図示されているように、画素電極のある列C内では、互い違いの画素電極には、互い違いの極性の電圧が印加されている。 
 　 
 ＜記載事項５＞ 
 FIG. 4 illustrates a controller 400 for driving a liquid crystal panel 4 of the type illustrated in FIGS. 3A-3C. The controller 400 includes a data conversion circuit 1, as well as a driving circuit 5 that includes a timing controller 2 and a source driving circuit 3. （第５欄第３８−４２行） 
 （当審訳：図４は、図３Ａ−３Ｃに図示されたタイプの液晶パネルの駆動用のコントローラ400を図示している。コントローラ400はデータ変換回路1を含み、その上、タイミングコントローラ2とソース駆動回路3を含む駆動回路5も含んでいる。） 
 　 
 ＜記載事項６＞ 
 The data conversion circuit 1 reformats color signals Rn, Gn and Bn, which preferably are standard format color video signals generated by a graphics controller such as one of the type commonly employed in personal computers. The data conversion circuit 1 produces reformatted color signals Rn', Gn', Bn' that are compatible with the structure of the panel 4, responsive to a line period signal LINE. As illustrated in FIG. 6, the color signals Rn, Gn and Bn each have a serial data format including a line period L including sequences of color values separated by line blanking intervals LB. For example, the red color signal Rn includes color values R11, R12, R13, R14, . . . R41, R42, R43, R44, the green color signal Gn includes color values G11, G12, G13, G14, . . . G41, G42, G43, G44, and the blue color signal Bn includes the color values B11, B12, B13, B14, . . . B41, B42, B43, B44. A frame period F is demarcated by a frame blanking period FB, and includes a plurality of line periods L demarcated by line blanking periods LB, corresponding to transition of the line period signal LINE. The reformatted signals Rn', Gn', Bn' have a similar line and frame period structure, but the arrangement of color values therein are modified such that each of reformatted color signals Rn', Gn', Bn' represents a multiplexing of color values for adjacent columns in the panel 4. In addition, dummy values D are inserted into the color value sequences for the first reformatted color signal Rn', for driving the dummy line Sd.（第５欄第４８−第６欄６行） 
 （当審訳：データ変換回路1はRn, Gn, Bnの色信号のフォーマットを再変更している。それらの色信号は、パーソナルコンピュータで通常使用されているタイプのような、グラフィックコントローラによって生成される標準的なフォーマットのカラー映像信号である。データ変換回路1は、フォーマットが再変更された色信号Rn', Gn', Bn'を生成する。色信号Rn', Gn', Bn'は、ライン期間信号LINEに対応したものであり、パネル4の構造に適合したものである。図６に図示されているように、色信号Rn, Gn, Bnのそれぞれは、ライン期間Lを含んだシリアルデータフォーマットを有している。そして、ライン期間Lはライン帰線期間の値ＬＢによって隔てられた色値列を含んでいる。例えば、赤色信号Rnは色値R11,R12,R13,R14,…R41,R42,R43,R44を含み、緑色信号Gnは色値G11,G12,G13,G14,…G41,G42,G43,G44を含み、青色信号BnはB11,B12,B13,B14,…B41,B42,B43,B44を含んでいる。フレーム期間Fはフレーム帰線期間ＦＢによって区切られており、ライン期間信号LINEの遷移に対応する、複数のライン帰線期間の値ＬＢによって区切られた多数のライン期間Lを含んでいる。フォーマットが再変更された色信号Rn', Gn', Bn'は類似のライン及びフレーム期間の構造を有しているが、その中での色値の配列が修正されており、フォーマットが再変更された色信号Rn', Gn', Bn'のそれぞれは、パネル４における隣接する列の色値の多重化を表している。加えて、ダミー値Dが、第1のフォーマットが再変更された色信号Rn'用の色値列に、ダミー線Sdを駆動するために、挿入されている。 
） 
　
＜記載事項７＞ 
 As illustrated in FIG. 5, the data conversion circuit 1 for producing the reformatted color signals Rn', Gn', Bn' includes three multiplexers 11-13, and a latch 14. Each multiplexer 11 to 13 has two input terminals IN1 and IN2, one selection terminal SEL and one output terminal OUT. The color signal Rn and an output terminal signal of the latch 14 are provided to the two input terminals IN1 and IN2 of the first multiplexer 11, respectively. The color signals Gn and Rn are provided to the two input terminals IN1 and IN2 of the second multiplexer 12, respectively. The color signals Bn and Gn are provided to the two input terminals IN1 and IN2 of the third multiplexer 13, respectively. The line period signal LINE is provided to each selection terminal SEL of the multiplexers 11-13. The reformatted color signals Rn', Gn' and Bn' are produced at the output terminals OUT of the multiplexers 11-13. （第６欄第７行−第６欄第２２行） 
 （当審訳：図５に図示されているように、フォーマットが再変更された色信号Rn', Gn', Bn'を生成するデータ変換回路1は３個のマルチプレクサ11-13及びラッチ14を含んでいる。マルチプレクサ11-13のそれぞれは２個の入力端子IN1とIN2、１個の選択端子SEL、１個の出力端子OUTを有している。色信号Rnとラッチ14の出力端子からの信号はそれぞれ、マルチプレクサ11の２個の入力端子IN1とIN2に供給されている。色信号GnとRnはそれぞれ、マルチプレクサ12の２個の入力端子IN1とIN2に供給されている。色信号BnとGnはそれぞれ、マルチプレクサ13の２個の入力端子IN1とIN2に供給されている。ライン期間信号LINEは３個のマルチプレクサ11-13の選択端子SELのそれぞれに供給されている。フォーマットが再変更された色信号Rn', Gn', Bn'はマルチプレクサ11-13の出力端子OUTにおいて生成される。） 
　
＜記載事項８＞ 
 During a first line period L1 when the line period signal LINE is high, color values for the first horizontal line of each color signal Rn, Gn and Bn are routed to the output terminals OUT. Consequently, the reformatted signals Rn', Gn', Bn' mirror the input color signals Rn, Gn, Bn during the first line period L1. Near the end of the first line period L1, however, the state of the line period signal LINE is inverted, causing the multiplexers 11-13 to route different signals to the output terminals OUT. Accordingly, during the second line period L2, color values B21-B24 delayed by the latch 14 are transmitted to the output terminal OUT of the first multiplexer 11, color values R21-R24 are transmitted to the output terminal OUT of the second multiplexer 12 and color values G21-G24 are transmitted to the output terminal OUT of the third multiplexer 13.  
 The reformatted color signals Rn', Gn' and Bn' are conveyed to the timing controller 2. The timing controller 2 produces control signals CNT needed to drive the LCD panel 4, and also produces a buffered reformatted color signals Rn, Gn, Bn for application to the source driving circuit 3. As illustrated in FIG. 4, the source driving circuit 3 includes a shift register 31, a latch 32, a gray voltage selector 33 and an analog buffer 34. The control signals CNT produced by the timing controller 2 include a clock signal CLK, a latch control signal LC, a frame signal FM and an output enable signal OE. The clock signal CLK is provided to the shift register 31, the latch control signal LC to the latch 32, the frame signal FM to the gray voltage selector 33, and the output enable signal OE to the analog buffer 34.
 The shift register 31 has three data transmission paths, each transmission path including a plurality of shift registers SR which are serially connected. The data transmission path for the first buffered reformatted color signal Rn includes five shift registers. The data transmission paths for the second and third buffered reformatted color signals Gn, Bn signal line each include four shift registers. The path for the Rn'（当審注：「Rn」の誤記と認める。） signal line utilizes an additional shift register due to the presence of the dummy data line Sd. Each data transmission path assigns the color values in the sequence of color values in the buffered reformatted color signals Rn, Gn , Bn by shifting the data of each color signal sequentially in response to the clock signal CLK. The output from each shift register is provided to the latch 32. The latch 32, which includes a plurality of registers R, is responsive to the latch control signal LC, latching data at each line period.（第６欄第３２−第７欄第９行） 
 （当審訳：ライン期間信号LINEがハイである第１ライン期間L1の間、それぞれの色信号Rn, Gn, Bnである、第１水平ライン用の色値が、出力端子OUTに送られる。その結果、第１ライン期間L1におけるフォーマットが再変更された色信号Rn', Gn', Bn'は、入力色信号Rn, Gn, Bnそのままである。しかしながら、第1ライン期間L1の終わり付近では、ライン期間信号LINEが反転され、マルチプレクサ11-13に対して出力端子OUTに異なる信号を送ることとなる。したがって、第2ライン期間L2の間、ラッチ14によって遅延された色値B21-B24が第１マルチプレクサ11の出力端子OUTに伝達され、色値R21-R24が第２マルチプレクサ12の出力端子OUTに伝達され、そして、色値G21-G24が第３マルチプレクサ13の出力端子OUTに伝達される。 
 　フォーマットが再変更された色信号Rn', Gn', Bn'はタイミングコントローラ2に送られる。タイミングコントローラ2はLCDパネル4を駆動するのに必要な制御信号CNTを生成し、また、ソース駆動回路3に印加するためにバッファーされフォーマットが再変更された色信号Rn, Gn, Bnも生成する。図４に図示されているように、ソース駆動回路3はシフトレジスタ31、ラッチ32、階調電圧選択器33とアナログバッファ34を含んでいる。タイミングコントローラ2で生成された制御信号CNTは、クロック信号CLK、ラッチ信号LC、フレーム信号FMと出力イネーブル信号OEを含んでいる。クロック信号CLKはシフトレジスタ31に、ラッチ信号LCはラッチ32に、フレーム信号FMは階調電圧選択器33に、そして、出力イネーブル信号OEはアナログバッファ34に供給される。
　シフトレジスタ31は３本のデータ伝送経路を有しており、伝送経路のそれぞれは、直列に接続された複数のシフトレジスタSRを含んでいる。第１のバッファーされフォーマットが再変更された色信号Rnに対するデータ伝送経路は、５つのシフトレジスタを有している。第２、第３のバッファーされフォーマットが再変更された色信号Gn, Bnに対するデータ伝送経路はそれぞれ、４つのシフトレジスタを有している。Rnに対する経路は、ダミーデータ線Sdがあるために、余分なシフトレジスタを使用している。クロック信号CLKに応答して、それぞれの色信号を順次シフトすることにより、それぞれのデータ伝送経路は、バッファーされフォーマットが再変更された色信号Rn, Gn , Bn内の色値列内の色値に割り当てられている。それぞれのシフトレジスタからの出力は、ラッチ32に供給されている。ラッチ32は、複数のレジスタRを含んでおり、ラッチ制御信号LCに応答して、それぞれのライン期間においてデータをラッチするものである。） 
　
　図４には、引用刊行物に記載された発明の実施例による液晶表示装置の概要図に関して、以下の事項が図示されている。
＜事項２＞
・データ線S1,S2,S3,・・・S12,Sdとゲート線G1,G2,G3,G4が配列されたパネルである。
・ゲート線G1に対応するデータ線の出力はそれぞれ、S1がR11、S2がG11、S3がB11、・・・S12がB14のデータである。
・ゲート線G2に対応するデータ線の出力はそれぞれ、S1がD、S2がR21、S3がG21、S4がB21・・・S12がG24、SdがB24である。
・ゲート線G3に対応するデータ線の出力はそれぞれ、S1がR31、S2がG31、S3がB31、・・・S12がB34のデータである。
・ゲート線G4に対応するデータ線の出力はそれぞれ、S1がD、S2がR41、S3がG41、S4がB41・・・S12がG44、SdがB44である。
　
　図６には、液晶表示装置によって行われる色信号のフォーマットの再変更操作を図示する図表に関して、以下の事項が図示されている。
＜事項３＞
・ライン期間信号LINEがハイである第１ライン期間L1の間、Rn'としてR11，R12,R13,R14,ＬＢが、 Gn'としてG11,G12,G13,G14,ＬＢが、 Bn'としてB11,B12,B13,B14,ＬＢが出力され、ライン期間信号LINEが反転された第２ライン期間L2の間、Rn'としてD,B21,B22,B23,B24及び他のＬＢよりも幅の狭いＬＢが、Gn'としてR21,R22,R23,R24,ＬＢが、Bn'としてG21,G22,G23,G24,ＬＢが出力されている。
　
 ＜記載事項９＞ 
 The gray voltage selector 33 receives gray voltages VH and VL and output signals from the latch 32, and performs gray voltage selection and polarity control operations. The gray voltage selector 33 preferably is a digital-to-analog (D/A) converter that produces an analog output voltage according to a digital signal applied thereto. The positive and negative gray voltages VH, VL supplied to the gray voltage selector 33 generally have one of a plurality of gray levels, such as 8 or 16 gray levels. The gray voltage selector 33 is preset to produce analog voltages of opposite polarity on adjacent data lines. The polarity of the signal applied to each signal line is inverted each frame according to the frame signal FM. The gray voltage selector 33 selects one gray level from the gray voltage of the appropriate polarity based on a color value received from the latch 32. The voltages produced by the gray voltage selector 33 are stored temporarily in the analog buffer 34, and applied to the data lines S1-S12, Sd in response to an output enable signal OE.（第７欄第１０−２７行） 
 （当審訳：階調電圧選択器33は、階調電圧VH, VLとラッチ32からの出力信号を受信し、階調電圧選択及び極性反転操作を行う。階調電圧選択器33は、好適には、印加されたデジタル信号に応じてアナログ出力電圧を生成するD/A変換器である。階調電圧選択器33に供給される正極性、負極性の階調電圧VH, VLは、一般に、複数の階調レベル、例えば、８、もしくは１６階調レベル、の１つを有している。階調電圧選択器33は、隣接するデータ線と反対極性のアナログ電圧を生成するよう、予め設定されている。それぞれの信号線に印加される信号の極性は、フレーム信号FMにしたがってフレーム毎に反転される。階調電圧選択器33は、ラッチ32から受信した色値に基づいて、適当な極性の階調電圧の中から1つの階調レベルを選択する。階調電圧選択器33により生成された電圧は、一時的にアナログバッファ34に保持され、出力イネーブル信号OEに応答してデータ線S1-S12, Sdに印加される。） 
　
（２）引用刊行物に記載された発明
（２−１）
　上記記載事項１には、「本発明は、液晶表示（ＬＣＤ）装置・・・に関する。」と記載されている。
　この記載によれば、引用刊行物には、「液晶表示装置」の発明が記載されている。
　
（２−２）
　上記記載事項２には、「・・・特に、図３Ａはｍ×３ｎ画素を有するアクティブマトリクスＬＣＤパネルの平面図を提供している。平行なゲート線G1-Gmは、基板310上に配列されている。データ線S1-S3n, Sdは、ゲート線G1-Gmに垂直に配列されている。データ線及びゲート線は画素領域Ｐのマトリクスを定義している。・・・ダミー線Sdはパネル300の有効表示領域Aの一端に形成されている。」と、上記記載事項３には、「表示装置の各列の画素電極は、その列の対向する側に延びる第１及び第２のデータ線に取り付けられている。・・・画素電極とデータ線の接続は、画素領域Ｐに形成された薄膜トランジスタTFTを経由してなされている。」と記載されている。
　また、本発明の実施例によるＬＣＤパネルの平面図である図３Ａから、上記事項１として、「ゲート線G1に接続されている画素電極は、R11がデータ線S1に、G11がデータ線S2に、B11がデータ線S3に、・・・B1nがデータ線S3nにと、画素電極の左側のデータ線に接続されている。ダミー線Sdには画素電極は接続されていない。他の奇数番目のゲート線についても同様である。」こと、「ゲート線G2に接続されている画素電極は、符号のついていない画素がデータ線S1に、R21がデータ線S2に、G21がデータ線S3に、B21がデータ線S4に、・・・B2Nがダミー線Sdにと、画素電極の右側のデータ線に接続されている。他の偶数番目のゲート線についても同様である。」ことが、読み取れる。
　これらの記載及びこれらの事項によれば、引用刊行物に記載された「液晶表示装置」は、「ゲート線G1-Gmとデータ線S1-S3n, Sdによって定義される画素領域Pの画素電極が、各列において、その列の対向する側に延びる第１及び第２のデータ線に交互に薄膜トランジスタTFTを経由して接続されたパネル300」を含んでおり、「パネル300」において、「奇数番目のゲート線Gi（ただしiは奇数）に接続されている画素電極は、Ri1がデータ線S1に、Gi1がデータ線S2に、Bi1がデータ線S3に、・・・Binがデータ線S3nにと、画素電極の左側のデータ線に接続されており、ダミー線Sdには画素電極は接続されておらず、偶数番目のゲート線Gj（ただしjは偶数）に接続されている画素電極は、符号のついていない画素がデータ線S1に、Rj1がデータ線S2に、Gj1がデータ線S3に、Bj1がデータ線S4に、・・・BjNがダミー線Sdにと、画素電極の右側のデータ線に接続されている」。
　
（２−３）
　上記記載事項２には、「・・・平行なゲート線G1-Gmは、基板310上に配列されている。・・・」と、上記記載事項３には、「・・・ゲート線に印加されたゲート信号は、関連する画素電極のデータ線に存在する電圧の印加を制御する。」と記載されている。
　これらの記載によれば、引用刊行物に記載された「液晶表示装置」は、「ゲート線G1-Gmにゲート信号を印加する」回路を含んでいる。
　
（２−４）
　上記記載事項５には、「図４は、図３Ａ−３Ｃに図示されたタイプの液晶パネルの駆動用のコントローラ400を図示している。コントローラ400はデータ変換回路1を含み、その上、タイミングコントローラ2とソース駆動回路3を含む駆動回路5も含んでいる。」と記載されている。
　この記載によれば、引用刊行物に記載された「液晶表示装置」は、「データ変換回路1」、「タイミングコントローラ2」及び「ソース駆動回路3」とを含んでいる。
　
（２−５）
ア　上記記載事項６には、「データ変換回路1はRn, Gn, Bnの色信号のフォーマットを再変更している。・・・データ変換回路1は、フォーマットが再変更された色信号Rn', Gn', Bn'を生成する。色信号Rn', Gn', Bn'は、ライン期間信号LINEに対応したものであり、パネル4の構造に適合したものである。図６に図示されているように、色信号Rn, Gn, Bnのそれぞれは、ライン期間Lを含んだシリアルデータフォーマットを有している。そして、ライン期間Lはライン帰線期間の値ＬＢによって隔てられた色値列を含んでいる。・・・加えて、ダミー値Dが、第1のフォーマットが再変更された色信号Rn'用の色値列に、ダミー線Sdを駆動するために、挿入されている。」と、上記記載事項８には、「フォーマットが再変更された色信号Rn', Gn', Bn'はタイミングコントローラ2に送られる。タイミングコントローラ2は・・・ソース駆動回路3に印加するためにバッファーされフォーマットが再変更された色信号Rn, Gn, Bnも生成する。図４に図示されているように、ソース駆動回路3はシフトレジスタ31、ラッチ32、階調電圧選択器33とアナログバッファ34を含んでいる。・・・」と、上記記載事項９には、「・・・階調電圧選択器33は、好適には、印加されたデジタル信号に応じてアナログ出力電圧を生成するD/A変換器である。階調電圧選択器33に供給される正極性、負極性の階調電圧VH, VLは、一般に、複数の階調レベル、例えば、８、もしくは１６階調レベル、の１つを有している。・・・階調電圧選択器33により生成された電圧は、一時的にアナログバッファ34に保持され、出力イネーブル信号OEに応答してデータ線S1-S12, Sdに印加される。」と記載されている。
　これらの記載によれば、引用刊行物に記載された「液晶表示装置」に含まれる「ソース駆動回路3」は、「ライン帰線期間の値ＬＢによって隔てられた色値列と、ダミー値Dを変換した階調電圧を、前記データ線S1-S3n, Sdに印加する」ものである。
　そして、引用刊行物に記載された「ソース駆動回路3」に含まれる「階調電圧選択器33」は、好適には、印加されたデジタル信号に応じて、例えば、８、もしくは１６階調レベルなどの複数の階調レベルから、アナログ出力電圧を生成するD/A変換器であるから、デジタル信号である色値は、複数ビットのデジタル信号である。
　したがって、引用刊行物に記載された「液晶表示装置」に含まれる「ソース駆動回路3」は、「複数ビットのデジタル信号である、ライン帰線期間の値ＬＢによって隔てられた色値列及びダミー値Dを階調電圧に変換し、変換された階調電圧を、前記データ線S1-S3n, Sdに印加する」ものである。
　
イ　また、上記記載事項４には、「本発明によるドット反転駆動の特徴は、図３Ｂ−３Ｃを参照して説明される。特に、図３Ｂは第1のフレーム期間におけるパネル300の第1の極性状態を図示しており、図３Ｃは第２のフレーム期間におけるパネル300の第２の極性状態を図示している。ハッチングは負極性の電圧が印加された画素電極を示し、一方、ハッチングの無い電極は正極性の電圧が印加された電極を表している。図示されているように、画素電極のある列C内では、互い違いの画素電極には、互い違いの極性の電圧が印加されている。」と、上記記載事項９には「それぞれの信号線に印加される信号の極性は、フレーム信号FMにしたがってフレーム毎に反転される。階調電圧選択器33は、ラッチ32から受信した色値に基づいて、適当な極性の階調電圧の中から1つの階調レベルを選択する。階調電圧選択器33により生成された電圧は、一時的にアナログバッファ34に保持され、出力イネーブル信号OEに応答してデータ線S1-S12, Sdに印加される。」と記載されている。
　これらの記載及び上記アによれば、引用刊行物に記載された「液晶表示装置」に含まれる「ソース駆動回路3」は、「複数ビットのデジタル信号である、ライン帰線期間の値ＬＢによって隔てられた色値列及びダミー値Dを階調電圧に変換し、変換された階調電圧の極性が、第１のフレーム期間において図３Ｂの第１の極性状態に、第２のフレーム期間において図３Ｃの第２の極性状態にパネル300がなるように、かつ、画素電極のある列内では、互い違いの画素電極には、互い違いの極性の電圧が印加されるように、その極性を反転して前記データ線S1-S3n, Sdに印加する」ものである。
　
（２−６）
ア　上記記載事項６には、「データ変換回路1はRn, Gn, Bnの色信号のフォーマットを再変更している。・・・データ変換回路1は、フォーマットが再変更された色信号Rn', Gn', Bn'を生成する。色信号Rn', Gn', Bn'は、ライン期間信号LINEに対応したものであり、パネル4の構造に適合したものである。図６に図示されているように、色信号Rn, Gn, Bnのそれぞれは、ライン期間Lを含んだシリアルデータフォーマットを有している。そして、ライン期間Lはライン帰線期間の値ＬＢによって隔てられた色値列を含んでいる。」と記載されている。
　また、引用刊行物において、上記記載事項６及び図４においては「パネル4」、上記記載事項２〜４及び図３Ａ〜図３Ｃにおいては「パネル300」なる用語が使用されているが、両用語はともに、引用刊行物に記載された「液晶表示装置」に使用される、同一の液晶パネルを指し示す用語である。
　よって、この記載によれば、引用刊行物に記載された「液晶表示装置」に含まれる「データ変換回路1」は、「色値列とそれに続くライン帰線期間の値ＬＢである色信号Rn, Gn, Bnを、パネル300の構造に適合した、フォーマットが再変更された色信号Rn', Gn', Bn'にフォーマットの再変更を行う」ものである。
　
イ　上記記載事項８には、「ライン期間信号LINEがハイである第１ライン期間L1の間、それぞれの色信号Rn, Gn, Bnである、第１水平ライン用の色値が、出力端子OUTに送られる。その結果、第１ライン期間L1における再配列された色信号Rn', Gn', Bn'は、入力色信号Rn, Gn, Bnそのままである。しかしながら、第１ライン期間L1の終わり付近では、ライン期間信号LINEが反転され、・・・シフトレジスタ31は３本のデータ伝送経路を有しており、伝送経路のそれぞれは、直列に接続された複数のシフトレジスタSRを含んでいる。第１のバッファーされフォーマットが再変更された色信号Rnに対するデータ伝送経路は、５つのシフトレジスタを有している。第２、第３のバッファーされフォーマットが再変更された色信号Gn, Bnに対するデータ伝送経路はそれぞれ、４つのシフトレジスタを有している。Rnに対する経路は、ダミーデータ線Sdがあるために、余分なシフトレジスタを使用している。・・・」と記載されている。
　さらに、引用刊行物に記載された発明の実施例による液晶表示装置の概要図である図４から、上記事項２として、「ゲート線G1に対応するデータ線の出力はそれぞれ、S1がR11、S2がG11、S3がB11、・・・S12がB14のデータである」こと、「ゲート線G3に対応するデータ線の出力はそれぞれ、S1がR31、S2がG31、S3がB31、・・・S12がB34のデータである」ことが読み取れ、また、上記液晶表示装置によって行われる色信号のフォーマットの再変更操作を図示する図表である図６から、上記事項３として、「ライン期間信号LINEがハイである第１ライン期間L1の間、Rn'としてR11，R12,R13,R14,ＬＢが、 Gn'としてG11,G12,G13,G14,ＬＢが、 Bn'としてB11,B12,B13,B14,ＬＢが出力され」ることが読み取れる。
　そして、引用刊行物に記載された液晶表示装置において、ライン期間信号LINEがハイである第１ライン期間L1の間、Rn'としてR11，R12,R13,R14,ＬＢが出力され、Rnが入力される右端のシフトレジスタSRはダミー線Sdに対応するものであって、S1にR11,R31が、・・・S12にB14,B34のデータを出力するものであるから、ダミー線Sdはライン帰線期間の値ＬＢを出力するものである。
　よって、この記載及びこれらの事項によれば、引用刊行物に記載された「液晶表示装置」に含まれる「データ変換回路1」は、「入力色信号Rn, Gn, Bnを、１ラインごとに反転されるライン期間信号LINEに応答して、ライン期間信号LINEがハイである第１ライン期間L1に対応する奇数番目ラインGi（ただしiは奇数）に対して、S1がRi1、S2がGi1、S3がBi1、・・・S12がBi4、Sdがライン帰線期間の値ＬＢを出力するよう変換する」ものである。
　
ウ　上記記載事項６には、「フォーマットが再変更された色信号Rn', Gn', Bn'は類似のライン及びフレーム期間の構造を有しているが、その中での色値の配列が修正されており、フォーマットが再変更された色信号Rn', Gn', Bn'のそれぞれは、パネル４における隣接する列の色値の多重化を表している。加えて、ダミー値Dが、第1のフォーマットが再変更された色信号Rn'用の色値列に、ダミー線Sdを駆動するために、挿入されている。」と、上記記載事項８には、「・・・しかしながら、第1ライン期間L1の終わり付近では、ライン期間信号LINEが反転され、・・・第2ライン期間L2の間、ラッチ14によって遅延された色値B21-B24が第１マルチプレクサ11の出力端子OUTに伝達され、色値R21-R24が第２マルチプレクサ12の出力端子OUTに伝達され、そして、色値G21-G24が第３マルチプレクサ13の出力端子OUTに伝達される。」と記載されている。
　さらに、引用刊行物に記載された発明の実施例による液晶表示装置の概要図である図４から、上記事項２として、「ゲート線G2に対応するデータ線の出力はそれぞれ、S1がD、S2がR21、S3がG21、S4がB21・・・S12がG24、SdがB24である」こと、「ゲート線G4に対応するデータ線の出力はそれぞれ、S1がD、S2がR41、S3がG41、S4がB41・・・S12がG44、SdがB44である」ことが読み取れ、また、上記液晶表示装置によって行われる色信号のフォーマットの再変更操作を図示する図表である図６から、上記事項３として、「ライン期間信号LINEが反転された第２ライン期間L2の間、Rn'としてD,B21,B22,B23,B24及び他のＬＢよりも幅の狭いＬＢが出力されている」ことが読み取れる。
　よって、これらの記載及びこれらの事項によれば、引用刊行物に記載された「液晶表示装置」に含まれる「データ変換回路1」は、「入力色信号Rn, Gn, Bnを、１ラインごとに反転されるライン期間信号LINEに応答して、ライン期間信号LINEが反転された第２ライン期間L2に対応する偶数番目ラインGj（ただしjは偶数）に対して、S1がダミー値D、S2がRj1、S3がGj1、S4がBj1・・・S12がGj4、SdがBj4を出力するよう変換する」ものである。
　
エ　ア〜ウによれば、引用刊行物に記載された「液晶表示装置」に含まれる「データ変換回路1」は、「色値列とそれに続くライン帰線期間の値ＬＢである色信号Rn, Gn, Bnを、パネル300の構造に適合した、フォーマットが再変更された色信号Rn', Gn', Bn'にフォーマットの再変更を行うものであって、１ラインごとに反転されるライン期間信号LINEに応答して、入力色信号Rn, Gn, Bnを、ライン期間信号LINEがハイである第１ライン期間L1に対応する奇数番目ラインGi（ただしiは奇数）に対して、S1がRi1、S2がGi1、S3がBi1、・・・S12がBi4、Sdがライン帰線期間の値ＬＢを出力するように、ライン期間信号LINEが反転された第２ライン期間L2に対応する偶数番目ラインGj（ただしjは偶数）に対して、S1がダミー値D、S2がRj1、S3がGj1、S4がBj1・・・S12がGj4、SdがBj4を出力するよう変換する」ものである。
　
（２−７）
　上記記載事項８には、「・・・フォーマットが再変更された色信号Rn', Gn', Bn'はタイミングコントローラ2に送られる。タイミングコントローラ2はLCDパネル4を駆動するのに必要な制御信号CNTを生成し、また、ソース駆動回路3に印加するためにバッファーされフォーマットが再変更された色信号Rn, Gn, Bnも生成する。・・・」と記載されている。
　そして、（２−２）〜（２−４）から、引用刊行物に記載された「液晶表示装置」において、LCDパネル4を駆動する回路は、ゲート信号を印加する回路とソース駆動回路3である。
　よって、引用刊行物に記載された「液晶表示装置」に含まれる「タイミングコントローラ2」は、「ゲート信号を印加する回路と前記ソース駆動回路3を制御すると共に、データ変換回路1から出力されたフォーマットが再変更された色信号Rn', Gn', Bn'からバッファーされフォーマットが再変更された色信号Rn, Gn, Bnを生成してソース駆動回路3に印加する」ものであり、「ゲート信号を印加する回路と前記ソース駆動回路3を制御する制御信号CNTを発生」するものである。
　
（２−８）
ア　上記記載事項６には、「データ変換回路1はRn, Gn, Bnの色信号のフォーマットの再変更を行っている。それらの色信号は、パーソナルコンピュータで通常使用されているタイプのような、グラフィックコントローラによって生成される標準的なフォーマットのカラー映像信号である。・・・図６に図示されているように、色信号Rn, Gn, Bnのそれぞれは、ライン期間Lを含んだシリアルデータフォーマットを有している。そして、ライン期間Lはライン帰線期間の値ＬＢによって隔てられた色値列を含んでいる。例えば、赤色信号Rnは色値R11,R12,R13,R14,…R41,R42,R43,R44を含み、緑色信号Gnは色値G11,G12,G13,G14,…G41,G42,G43,G44を含み、青色信号BnはB11,B12,B13,B14,…B41,B42,B43,B44を含んでいる。フレーム期間Fは・・・ライン期間信号LINEの遷移に対応する、複数のライン帰線期間の値ＬＢによって区切られた多数のライン期間Ｌを含んでいる。」と記載されている。
　この記載によれば、引用刊行物に記載された「液晶表示装置」に含まれる「データ変換回路1」は、「ライン期間Lを含んだシリアルデータフォーマットを有し、ライン期間Lはライン帰線期間の値ＬＢによって隔てられた色値列を含む色信号Rn, Gn, Bn 」が入力されるものである。
　
イ　また、上記記載事項８には、「・・・シフトレジスタ31は３本のデータ伝送経路を有しており、伝送経路のそれぞれは、直列に接続された複数のシフトレジスタSRを含んでいる。第１のバッファーされフォーマットが再変更された色信号Rnに対するデータ伝送経路は、５つのシフトレジスタを有している。第２、第３のバッファーされフォーマットが再変更された色信号Gn, Bnに対するデータ伝送経路はそれぞれ、４つのシフトレジスタを有している。Rnに対する経路は、ダミーデータ線Sdがあるために、余分なシフトレジスタを使用している。クロック信号CLKに応答して、それぞれの色信号を順次シフトすることにより、それぞれのデータ伝送経路は、バッファーされフォーマットが再変更された色信号Rn, Gn , Bn内の色値列内の色値に割り当てられている。・・・」と記載されている。
　すなわち、引用刊行物に記載された「液晶表示装置」において、シフトレジスタ31は、クロック信号CLKに応答して、３本のデータ伝送経路のそれぞれに供給される色信号Rn, Gn , Bnをシフトレジスタ31内の３つのシフトレジスタSRに取り込み、順次シフトしていくものであるから、色信号Rn, Gn , Bn内の１つの画素電極に対応したデータ単位である色信号（以下、単に「色信号」という。）は、クロック信号CLKに対応するタイミングで同時に３本のデータ伝送経路のそれぞれに取り込まれるものである。
　ここで、（２−６）で述べたことから、引用刊行物に記載された「液晶表示装置」に含まれる「データ変換回路1」は、「フォーマットが再変更された色信号Rn', Gn', Bn'にフォーマットの再変更を行って」出力するものであり、（２−７）で述べたことから、引用刊行物に記載された「液晶表示装置」に含まれる「タイミングコントローラ2」は、「データ変換回路1から出力されたフォーマットが再変更された色信号Rn', Gn', Bn'からバッファーされフォーマットが再変更された色信号Rn, Gn, Bnを生成してソース駆動回路3に印加する」ものである。
　そして、引用刊行物に記載された「液晶表示装置」において、「タイミングコントローラ2」の「バッファーされフォーマットが再変更された色信号Rn, Gn, Bn」の生成処理は、上記記載事項８に「・・・また、ソース駆動回路3に印加するためにバッファーされフォーマットが再変更された色信号Rn, Gn, Bnも生成する。・・・」と記載されているように、単に、「バッファーする」処理であるから、色値のデータ形態、出力タイミングは、変更されないものである。
　したがって、引用刊行物に記載された「液晶表示装置」に含まれる「データ変換回路1」は、「フォーマットが再変更された色信号Rn', Gn', Bn'」を３本のデータ伝送経路に対して同時に出力し、かつ、「フォーマットが再変更された色信号Rn', Gn', Bn'」内の１つの色信号をクロック信号CLKに対応するタイミングでデータ伝送経路に対して出力するものである。
　そして、（２−５）で述べたことによれば、引用刊行物に記載された「液晶表示装置」において、「ライン帰線期間の値ＬＢによって隔てられた色値列及びダミー値D」は、複数ビットのデジタル信号であるから、引用刊行物に記載された「液晶表示装置」に含まれる「データ変換回路1」は、「再配列された色信号Rn', Gn', Bn'」を３本のデータ伝送経路に対して同時に出力し、かつ、「フォーマットが再変更された色信号Rn', Gn', Bn'」内の、１つの色信号である複数ビットのデジタル信号をクロック信号CLKに対応するタイミングで同時にデータ伝送経路に対して出力するものである。
　
ウ　また、上記記載事項７には、「フォーマットが再変更された色信号Rn', Gn', Bn'を生成するデータ変換回路1は３個のマルチプレクサ11-13及びラッチ14を含んでいる。マルチプレクサ11-13のそれぞれは２個の入力端子IN1とIN2、１個の選択端子SEL、１個の出力端子OUTを有している。色信号Rnとラッチ14の出力端子からの信号はそれぞれ、マルチプレクサ11の２個の入力端子IN1とIN2に供給されている。色信号GnとRnはそれぞれ、マルチプレクサ12の２個の入力端子IN1とIN2に供給されている。色信号BnとGnはそれぞれ、マルチプレクサ13の２個の入力端子IN1とIN2に供給されている。ライン期間信号LINEは３個のマルチプレクサ11-13の選択端子SELのそれぞれに供給されている。フォーマットが再変更された色信号Rn', Gn', Bn'はマルチプレクサ11-13の出力端子OUTにおいて生成される。」と、上記記載事項８には、「ライン期間信号LINEがハイである第１ライン期間L1の間、それぞれの色信号Rn, Gn, Bnである、第１水平ライン用の色値が、出力端子OUTに送られる。その結果、第１ライン期間L1におけるフォーマットが再変更された色信号Rn', Gn', Bn'は、入力色信号Rn, Gn, Bnそのままである。しかしながら、第1ライン期間L1の終わり付近では、ライン期間信号LINEが反転され、マルチプレクサ11-13に対して出力端子OUTに異なる信号を送ることとなる。したがって、第２ライン期間L2の間、ラッチ14によって遅延された色値B21-B24が第１マルチプレクサ11の出力端子OUTに伝達され、色値R21-R24が第２マルチプレクサ12の出力端子OUTに伝達され、そして、色値G21-G24が第３マルチプレクサ13の出力端子OUTに伝達される。」と記載されている。
　さらに、液晶表示装置によって行われる色信号のフォーマットの再変更操作を図示する図表である図６から、上記事項３として、「ライン期間信号LINEが反転された第２ライン期間L2の間、Rn'としてD,B21,B22,B23,B24及び他のＬＢよりも幅の狭いＬＢが・・・出力されること」が読み取れる。
　これらの記載、及び、この事項によれば、引用刊行物に記載された「液晶表示装置」に含まれる「データ変換回路1」は、「色値B21-B24及びライン帰線期間の値ＬＢが入力され、入力信号を遅延することにより、ダミー値D、色値B21-B24を出力するラッチ14」と、「色信号Rnとラッチ14の出力端子からの信号がそれぞれ、２個の入力端子IN1とIN2に供給され、ライン期間信号LINEが選択端子SELに供給され、出力端子OUTにおいて色信号Rn'を生成している第１のマルチプレクサ11と、色信号Gnと色信号Rnがそれぞれ、２個の入力端子IN1とIN2に供給され、ライン期間信号LINEが選択端子SELに供給され、出力端子OUTにおいて色信号Gn'を生成している第２のマルチプレクサ12と、色信号Bnと色信号Gnがそれぞれ、２個の入力端子IN1とIN2に供給され、ライン期間信号LINEが選択端子SELに供給され、出力端子OUTにおいて色信号Bn'を生成している第３のマルチプレクサ13」とを含み、「ライン期間信号LINEがハイである第１ライン期間L1の間、それぞれの色信号Rn, Gn, Bnである、第１水平ライン用の色値を、それぞれのマルチプレクサの出力端子OUTに送るか、ライン期間信号LINEが反転された第２ライン期間L2の間、ラッチ14によって遅延されたダミー値D及び色値B21-B24が第１マルチプレクサ11の出力端子OUTに伝達され、色値R21-R24が第２マルチプレクサ12の出力端子OUTに伝達され、そして、色値G21-G24が第３マルチプレクサ13の出力端子OUTに伝達されるかを切り換えている」。
　
エ　引用刊行物に記載された「データ変換回路1」に含まれる「ラッチ14、第１〜第３のマルチプレクサ11-13」において、「フォーマットが再変更された色信号Rn', Gn', Bn'」内の１つの色信号は、ウで述べたことから、１画素分遅延処理されたり、データ伝送経路間で入れ換えられたりするものではあるが、色信号のデータ形態、出力タイミングは、変更されないものである。
　そして、イで述べたように、引用刊行物に記載された「液晶表示装置」に含まれる「データ変換回路1」は、「フォーマットが再変更された色信号Rn', Gn', Bn'」内の、１つの色信号である複数ビットのデジタル信号をクロック信号CLKに対応するタイミングで同時にデータ伝送経路に対して出力するものであるから、アの事項を考慮すると、つまるところ、引用刊行物に記載された「液晶表示装置」に含まれる「データ変換回路1」には、「ライン期間Lを含んだシリアルデータフォーマットを有し、ライン期間Lはライン帰線期間の値ＬＢによって隔てられた色値列を含む色信号Rn, Gn, Bn が３本のデータ伝送経路から同時に入力され、かつ、前記色信号Rn, Gn, Bn 内の1つの色信号である複数ビットのデジタル信号がクロック信号CLKに対応するタイミングで同時に１本のデータ伝送経路から入力される」ものである。
　
（２−９）
 　（２−１）〜（２−８）によれば、引用刊行物には、以下の発明（以下、「引用発明」とする。）が記載されている。 
 「ゲート線G1-Gmとデータ線S1-S3n, Sdによって定義される画素領域Pの画素電極が、各列において、その列の対向する側に延びる第１及び第２のデータ線に交互に薄膜トランジスタTFTを経由して接続されたパネル300と、
　前記ゲート線G1-Gmにゲート信号を印加する回路と、 
　複数ビットのデジタル信号である、ライン帰線期間の値ＬＢによって隔てられた色値列及びダミー値Dを階調電圧に変換し、変換された階調電圧の極性が、第１のフレーム期間において図３Ｂの第１の極性状態に、第２のフレーム期間において図３Ｃの第２の極性状態にパネル300がなるように、かつ、画素電極のある列内では、互い違いの画素電極には、互い違いの極性の電圧が印加されるように、その極性を反転して前記データ線S1-S3n, Sdに印加するソース駆動回路3と、 
 　色値列とそれに続くライン帰線期間の値ＬＢである色信号Rn, Gn, Bnを、パネル300の構造に適合した、フォーマットが再変更された色信号Rn', Gn', Bn'にフォーマットの再変更を行うものであって、１ラインごとに反転されるライン期間信号LINEに応答して、入力色信号Rn, Gn, Bnを、ライン期間信号LINEがハイである第１ライン期間L1に対応する奇数番目ラインGi（ただしiは奇数）に対して、S1がRi1、S2がGi1、S3がBi1、・・・S12がBi4、Sdがライン帰線期間の値ＬＢを出力するように、ライン期間信号LINEが反転された第２ライン期間L2に対応する偶数番目ラインGj（ただしjは偶数）に対して、S1がダミー値D、S2がRj1、S3がGj1、S4がBj1・・・S12がGj4、SdがBj4を出力するよう変換するデータ変換回路1と、 
　前記ゲート信号を印加する回路と前記ソース駆動回路3を制御すると共に、データ変換回路1から出力されたフォーマットが再変更された色信号Rn', Gn', Bn'からバッファーされフォーマットが再変更された色信号Rn, Gn, Bnを生成してソース駆動回路3に印加するタイミングコントローラ2とを備え、
　前記パネル300において、奇数番目のゲート線Giに接続されている画素電極は、Ri1がデータ線S1に、Gi1がデータ線S2に、Bi1がデータ線S3に、・・・Binがデータ線S3nにと、画素電極の左側のデータ線に接続されており、ダミー線Sdには画素電極は接続されておらず、偶数番目のゲート線Gjに接続されている画素電極は、符号のついていない画素がデータ線S1に、Rj1がデータ線S2に、Gj1がデータ線S3に、Bj1がデータ線S4に、・・・BjNがダミー線Sdにと、画素電極の右側のデータ線に接続されており、
 　前記タイミングコントローラ2は前記ゲート信号を印加する回路と前記ソース駆動回路3を制御する制御信号CNTを発生し、 
　前記データ変換回路1には、ライン期間Lを含んだシリアルデータフォーマットを有し、ライン期間Lはライン帰線期間の値ＬＢによって隔てられた色値列を含む色信号Rn, Gn, Bn が３本のデータ伝送経路から同時に入力され、かつ、前記色信号Rn, Gn, Bn 内の1つの色信号である複数ビットのデジタル信号がクロック信号CLKに対応するタイミングで同時に１本のデータ伝送経路から入力され、
　前記データ変換回路1は、
　入力信号を遅延することにより、ダミー値D、色値B21-B24を出力するラッチ14と、
　色信号Rnとラッチ14の出力端子からの信号がそれぞれ、２個の入力端子IN1とIN2に供給され、ライン期間信号LINEが選択端子SELに供給され、出力端子OUTにおいて色信号Rn'を生成している第１のマルチプレクサ11と、
　色信号Gnと色信号Rnがそれぞれ、２個の入力端子IN1とIN2に供給され、ライン期間信号LINEが選択端子SELに供給され、出力端子OUTにおいて色信号Gn'を生成している第２のマルチプレクサ12と、
　色信号Bnと色信号Gnがそれぞれ、２個の入力端子IN1とIN2に供給され、ライン期間信号LINEが選択端子SELに供給され、出力端子OUTにおいて色信号Bn'を生成している第３のマルチプレクサ13
とを含み、
　ライン期間信号LINEがハイである第１ライン期間L1の間、それぞれの色信号Rn, Gn, Bnである、第１水平ライン用の色値を、それぞれのマルチプレクサの出力端子OUTに送るか、ライン期間信号LINEが反転された第２ライン期間L2の間、ラッチ14によって遅延されたダミー値D及び色値B21-B24が第１マルチプレクサ11の出力端子OUTに伝達され、色値R21-R24が第２マルチプレクサ12の出力端子OUTに伝達され、そして、色値G21-G24が第３マルチプレクサ13の出力端子OUTに伝達されるかを切り換えている
 　液晶表示装置。」 
 　 
５．対比
 　本願発明と引用発明とを比較する。 
　
（１）
　引用発明の「ゲート線G1-Gm」は、本願発明の「ゲートライン」に相当し、以下同様に、「データ線S1-S3n, Sd」は「データライン」に、「画素領域P」は「領域」に、「薄膜トランジスタTFT」は「薄膜トランジスタ」に、「画素電極」及び「薄膜トランジスタTFT」を含む各画素回路は「液晶セル」及び「薄膜トランジスタ」に、「各列において、その列の対向する側に延びる第１及び第２のデータ線に交互に薄膜トランジスタTFTを経由して接続された」は「ｉ（ｉは陽の整数）水平ライン単位に交替しながら隣接した相互異なるデータラインと薄膜トランジスタを通して接続された」のｉ＝１の場合に、「パネル300」は「液晶パネル」に、「ゲート信号を印加する回路」は「ゲート・ドライバ」に、「色値」は「画素データ」に、「１ラインごとに反転されるライン期間信号LINE」は「ｉ水平期間単位に極性反転される制御信号」のｉ＝１の場合に、各「データ線S1-S3n, Sd」への入力は「チャンネル」に、「液晶表示装置」は「液晶表示装置」に相当する。
　
（２）
　引用発明において、ラッチ14は、色値B21-B24及びライン帰線期間の値ＬＢが入力され、入力信号を遅延することにより、ダミー値D、色値B21-B24を出力するものであるから、ダミー値Dは、元々、色値B21に対して１画素分早くラッチ14に入力されるライン帰線期間の値ＬＢである。
　また、本願発明において、画素データ整列部は、データ・イネーブル期間の間に画素データを出力し、データ・イネーブル期間とデータ・イネーブル期間の間にブランク・データを出力するものである。そして、データ・イネーブル期間とデータ・イネーブル期間の間はブランク期間（本願の明細書の段落【００６１】参照。当該技術分野では、水平帰線期間、ライン帰線期間、水平ブランキング期間ともいう。）である。
　よって、引用発明の「ライン帰線期間の値ＬＢ」は、本願発明の「ブランク・データ」に相当する。そして、「ライン帰線期間の値ＬＢ」が遅延されたデータである、引用発明の「ダミー値D」も本願発明の「ブランク・データ」に相当する。
　また、引用発明において、画素電極に印加される極性は、画素電極のある列内では、互い違いの画素電極には、互い違いの極性の電圧が印加されており、データライン単位で、その極性が反転されている。また、第１のフレーム期間の図３Ｂの第１の極性状態と、第２のフレーム期間の図３Ｃの第２の極性状態とは、フレーム毎にその極性が反転した関係にある。
　したがって、引用発明の「画素電極のある列内では、互い違いの画素電極には、互い違いの極性の電圧が印加されるように、その極性を反転」することは、本願発明の「前記データライン単位に極性反転され」ることに相当し、引用発明の「第１のフレーム期間において図３Ｂの第１の極性状態に、第２のフレーム期間において図３Ｃの第２の極性状態にパネル300がなるように、・・・、その極性を反転」することは、本願発明の「その極性がフレーム単位に反転」されることに相当する。
　また、（１）の相当関係から、引用発明の「データ線S1-S3n, Sd」は本願発明の「データライン」に相当する。
　したがって、引用発明の、ライン帰線期間の値ＬＢによって隔てられた色値列と、ダミー値Dを、第１のフレーム期間において図３Ｂの第１の極性状態に、第２のフレーム期間において図３Ｃの第２の極性状態にパネル300がなるように、かつ、画素電極のある列内では、互い違いの画素電極には、互い違いの極性の電圧が印加されるように、その極性を反転して前記データ線S1-S3n, Sdに印加する、「ソース駆動回路3」は、本願発明の、入力された画素データとブランク・データを前記データライン単位に極性反転されてその極性がフレーム単位に反転される画素信号とブランク信号に変換して前記データラインに供給する、「データ・ドライバ」に相当する。
　
（３）
　（１）の相当関係から、引用発明の「１ラインごとに反転されるライン期間信号LINE」は、本願発明の「ｉ水平期間単位に極性反転される制御信号」のｉ＝１の場合に相当し、（２）の相当関係から、引用発明の「ダミー値D及びライン帰線期間の値ＬＢ」は、本願発明の「ブランク・データ」に相当する。
　また、（１）の相当関係から、引用発明の各「データ線S1-S3n, Sd」への入力は、本願発明の「チャンネル」に相当するから、引用発明の「S1」は、本願発明の「一番目チャンネル」に、引用発明の「Sd」は本願発明の「最後番目のチャンネル」に相当する。
　よって、引用発明の「S1がダミー値D、S2がRj1、S3がGj1、S4がBj1・・・S12がGj4、SdがBj4を出力する」ことは、本願発明の「画素データと共に一番目チャンネルに前記ブランク・データを追加して前記データ・ドライバに供給する」ことに相当し、また、引用発明の「S1がRi1、S2がGi1、S3がBi1、・・・S12がBi4、Sdがライン帰線期間の値ＬＢを出力する」ことは、本願発明の「画素データと共に最後番目のチャンネルに前記ブランク・データを追加して前記データ・ドライバに供給する」ことに相当する。
　したがって、引用発明の、１ラインごとに反転されるライン期間信号LINEに応答して、入力色信号Rn, Gn, Bnを、ライン期間信号LINEがハイである第１ライン期間L1に対応する奇数番目ラインGiに対して、S1がRi1、S2がGi1、S3がBi1、・・・S12がBi4、Sdがライン帰線期間の値ＬＢを出力するように、ライン期間信号LINEが反転された第２ライン期間L2に対応する偶数番目ラインGjに対して、S1がダミー値D、S2がRj1、S3がGj1、S4がBj1・・・S12がGj4、SdがBj4を出力するよう変換する、「データ変換回路1」は、本願発明の「タイミング制御部」のうち、ｉ水平期間単位に極性反転される制御信号に応答して前記画素データと共に一番目チャンネルまたは最後番目のチャンネルの中のいずれか一チャンネルに前記ブランク・データを追加して前記データ・ドライバに供給する部分のｉ＝１の場合に相当する。
　
　また、引用発明の「前記ゲート信号を印加する回路と前記ソース駆動回路3を制御する」ことは、本願発明の「前記ゲート・ドライバ及びデータ・ドライバを制御する」ことに相当するから、引用発明の「タイミングコントローラ2」のうち、前記ゲート信号を印加する回路と前記ソース駆動回路3を制御する部分は、本願発明の「タイミング制御部」のうち、前記ゲート・ドライバ及びデータ・ドライバを制御する部分に相当する。
　
　よって、引用発明の「データ変換回路1」と「タイミングコントローラ2」は、本願発明の「タイミング制御部」に相当する。
　
（４）
　引用発明において、パネル300の奇数番目のラインでは、画素電極が、画素電極の左側のデータ線に接続されており、偶数番目のラインでは、画素電極が、画素電極の右側のデータ線に接続されている。
　よって、引用発明の「画素電極の左側のデータ線」及び「画素電極の右側のデータ線」は、本願発明の「液晶セルに対し第１側に隣接したデータライン」及び「液晶セルに対し第２側に隣接したデータライン」のうちのいずれか一方、及び、残りの他方に相当する。
　したがって、引用発明の「前記パネル300において、奇数番目のゲート線Giに接続されている画素電極は、Ri1がデータ線S1に、Gi1がデータ線S2に、Bi1がデータ線S3に、・・・Binがデータ線S3nにと、画素電極の左側のデータ線に接続されており、ダミー線Sdには画素電極は接続されておらず、偶数番目のゲート線Gjに接続されている画素電極は、符号のついていない画素がデータ線S1に、Rj1がデータ線S2に、Gj1がデータ線S3に、Bj1がデータ線S4に、・・・BjNがダミー線Sdにと、画素電極の右側のデータ線に接続され」ることは、本願発明の「前記液晶パネルは 液晶セルに対し第１側に隣接したデータラインと接続された液晶セルに構成される第１水平ラインと；液晶セルに対し第１側に対向する第２側に隣接したデータラインと接続された液晶セルで構成される第２水平ラインに構成され」ることに相当する。
　
（５）
　引用発明の「前記ゲート信号を印加する回路と前記ソース駆動回路3を制御する制御信号CNT」は、本願発明の「前記ゲート・ドライバ及びデータ・ドライバを制御する制御信号」に相当する。
　よって、引用発明の、前記ゲート信号を印加する回路と前記ソース駆動回路3を制御する制御信号CNTを発生する、「タイミングコントローラ2」と、本願発明の、前記ゲート・ドライバ及びデータ・ドライバを制御する制御信号と、前記ｉ水平期間単位に極性反転される制御信号を発生する、「制御信号発生部」とは、「前記ゲート・ドライバ及びデータ・ドライバを制御する制御信号を発生する制御信号発生回路」である点で共通する。
　
（６）
　引用発明において、「データ変換回路1」には、ライン期間Lを含んだシリアルデータフォーマットを有し、ライン期間Lはライン帰線期間の値ＬＢによって隔てられた色値列を含む色信号Rn, Gn, Bnが、ラッチ14及び第１〜第３のマルチプレクサ11-13への入力として、３本のデータ伝送経路から入力されている。
　そして、（１）、（２）の相当関係から、引用発明の「色値」は本願発明の「画素データ」に、引用発明の「ライン帰線期間の値ＬＢ」は本願発明の「ブランク・データ」に相当する。
　また、引用発明の「ライン帰線期間の値ＬＢによって隔てられた色値列」の存在する期間は、本願発明の「データ・イネーブル期間」に相当し、引用発明の「３本のデータ伝送経路」と、本願発明の「複数の第１バス」とは共に、「画素データを伝送する複数の第１の信号線」である点で共通する。
　
　また、本願の明細書の段落【００６１】には、「画素データ整列部（４４）は入力画素データを整列してデータ伝送バス構造につれて出力する。例えば、画素データ整列部（４４）は３バスを通してＲ、Ｇ、Ｂ画素データを同時に出力するか、６バスを通して奇数Ｒ、Ｇ、Ｂ画素データと偶数Ｒ、Ｇ、Ｂ画素データを同時に出力するようになる。」と記載されている。そして、本願の明細書には、「入力画素データ」に関し、そのデータ構造についての記載が無く、どのようなデータ構造をしているのか、例えば、入力されるＲ、Ｇ、Ｂ画素データがまとまった１つのデジタルデータであるのか、Ｒ、Ｇ、Ｂ画素データがそれぞれ別々にまとまった３つのデジタルデータであるのか不明である。また、特許請求の範囲にも、入力画素データのデータ構造に関する記載は無い。よって、本願の明細書において、「画素データ整列」とは、「入力画素データが入力され、画素データをデータ伝送バス構造に対応した画素データの構造で、複数のデータ伝送バスに同時に出力する」ことを意味する。したがって、本願発明の「入力画素データを整列して・・・複数の第１バスを通して出力する・・・画素データ整列部」は、「入力画素データが入力され、画素データを複数の第１バスのバス構造に対応した画素データの構造で、・・・複数の第１バスに同時に出力する・・・画素データ整列部」を意味する。
　よって、引用発明の、ライン期間Lを含んだシリアルデータフォーマットを有し、ライン期間Lはライン帰線期間の値ＬＢによって隔てられた色値列を含む色信号Rn, Gn, Bnを３本のデータ伝送経路に対して同時に出力している「データ変換回路1」の前段に設けられた構成要素と、本願発明の、入力画素データを整列して、入力画素データをデータ・イネーブル期間の間に複数の第１バスを通して同時に出力すると共に前記ブランク・データを前記第１バスを通して供給する、「画素データ整列部」とは、「入力画素データを、画素データを伝送する複数の第１の信号線に対して、データ・イネーブル期間の間に同時に出力すると共に前記ブランク・データを同時に供給する画素データ整列回路」である点で共通する。
　
（７）
　引用発明において、色信号Rn, Gn, Bnはデータ線S1-S12,Sdに対して、この順で入力されており、色信号Bnのデータ伝送経路は、この３つの経路の中で一番最後に位置するものである。そして、（６）の相当関係から、引用発明の「３本のデータ伝送経路」と、本願発明の「複数の第１バス」とは共に、「画素データを伝送する複数の第１の信号線」である点で共通するから、引用発明の「色信号Bn（色値B21-B24）」の「データ伝送経路」と、本願発明の「複数の第１バスの中の最後番目のバス」とは共に、「画素データを伝送する複数の第１の信号線のうちの最後番目の信号線」である点で共通する。
　したがって、引用発明の「色値B21-B24及びライン帰線期間の値ＬＢが入力され、入力信号を遅延することにより、ダミー値D、色値B21-B24を出力するラッチ14」と、本願発明の「前記複数の第１バスの中の最後番目のバスを通して伝送される画素データ及びブランク・データを一チャンネル遅延させるための遅延器」とは共に、「前記画素データを伝送する複数の第１の信号線のうちの最後番目の信号線を通して伝送される画素データ及びブランク・データを一チャンネル遅延させるための遅延器」である点で共通する。
　
（８）
　引用発明において、第１〜第３のマルチプレクサ11-13は、ライン期間信号LINEがハイである第１ライン期間L1の間、それぞれの色信号Rn, Gn, Bnである、第１水平ライン用の色値を、それぞれのマルチプレクサの出力端子OUTに送るか、ライン期間信号LINEが反転された第２ライン期間L2の間、ラッチ14によって遅延されたダミー値D及び色値B21-B24を第１マルチプレクサ11の出力端子OUTに伝達し、色値R21-R24を第２マルチプレクサ12の出力端子OUTに伝達し、そして、色値G21-G24を第３マルチプレクサ13の出力端子OUTに伝達するか、切り換えるものである。
　そして、引用発明の「第１〜第３のマルチプレクサ11-13」の出力端子OUTに接続される、「フォーマットが再変更された色信号Rn', Gn', Bn'」のデータ伝送経路と、本願発明の「複数の第２バス」とは共に、「画素データを伝送する複数の第２の信号線」である点で共通し、（１）の相当関係から、引用発明の「１ラインごとに反転されるライン期間信号LINE」は本願発明の「ｉ水平期間単位に極性反転される制御信号」のｉ＝１の場合に相当し、（６）の相当関係から、引用発明の「３本のデータ伝送経路」と、本願発明の「複数の第１バス」とは共に、「画素データを伝送する複数の第１の信号線」である点で共通し、（７）の相当関係から、引用発明の「色値B21-B24及びライン帰線期間の値ＬＢが入力され、入力信号を遅延することにより、ダミー値D、色値B21-B24を出力するラッチ14」と、本願発明の「前記複数の第１バスの中の最後番目のバスを通して伝送される画素データ及びブランク・データを一チャンネル遅延させるための遅延器」とは共に、「前記画素データを伝送する複数の第１の信号線のうちの最後番目の信号線を通して伝送される画素データ及びブランク・データを一チャンネル遅延させるための遅延器」である点で共通する。
　よって、引用発明の「ライン期間信号LINEがハイである第１ライン期間L1の間、それぞれの色信号Rn, Gn, Bnである、第１水平ライン用の色値を、それぞれのマルチプレクサの出力端子OUTに送る」ことと、本願発明の「前記制御信号に応答して前記複数の第１バスを通して入力されたデータ及びブランク・データをそのまま複数の第２バスを通して供給する」こととは共に、「前記制御信号に応答して前記画素データを伝送する複数の第１の信号線を通して入力されたデータ及びブランク・データをそのまま画素データを伝送する複数の第２の信号線を通して供給する」ことである点で共通し、引用発明の「ライン期間信号LINEが反転された第２ライン期間L2の間、ラッチ14によって遅延されたダミー値D及び色値B21-B24が第１マルチプレクサ11の出力端子OUTに伝達され、色値R21-R24が第２マルチプレクサ12の出力端子OUTに伝達され、そして、色値G21-G24が第３マルチプレクサ13の出力端子OUTに伝達される」ことと、本願発明の「前記制御信号に応答して・・・前記複数の第１バスを通して入力された画素データと前記一チャンネル遅延されたブランク・データ及び画素データを組み合わせて前記複数の第２バスを通して供給する」こととは共に、「前記制御信号に応答して・・・前記画素データを伝送する複数の第１の信号線を通して入力された画素データと前記一チャンネル遅延されたブランク・データ及び画素データを組み合わせて前記画素データを伝送する複数の第２の信号線を通して供給する」ことである点で共通する。
　したがって、引用発明の「色信号Rnとラッチ14の出力端子からの信号がそれぞれ、２個の入力端子IN1とIN2に供給され、ライン期間信号LINEが選択端子SELに供給され、出力端子OUTにおいて色信号Rn'を生成している第１のマルチプレクサ11と、色信号Gnと色信号Rnがそれぞれ、２個の入力端子IN1とIN2に供給され、ライン期間信号LINEが選択端子SELに供給され、出力端子OUTにおいて色信号Gn'を生成している第２のマルチプレクサ12と、色信号Bnと色信号Gnがそれぞれ、２個の入力端子IN1とIN2に供給され、ライン期間信号LINEが選択端子SELに供給され、出力端子OUTにおいて色信号Bn'を生成しているている第３のマルチプレクサ13であって、ライン期間信号LINEがハイである第１ライン期間L1の間、それぞれの色信号Rn, Gn, Bnである、第１水平ライン用の色値を、それぞれのマルチプレクサの出力端子OUTに送るか、ライン期間信号LINEが反転された第２ライン期間L2の間、ラッチ14によって遅延されたダミー値D及び色値B21-B24が第１マルチプレクサ11の出力端子OUTに伝達され、色値R21-R24が第２マルチプレクサ12の出力端子OUTに伝達され、そして、色値G21-G24が第３マルチプレクサ13の出力端子OUTに伝達されるかを切り換えている、第１〜第３のマルチプレクサ11-13」と、本願発明の「前記制御信号に応答して前記複数の第１バスを通して入力されたデータ及びブランク・データをそのまま複数の第２バスを通して供給するか、前記複数の第１バスを通して入力された画素データと前記一チャンネル遅延されたブランク・データ及び画素データを組み合わせて前記複数の第２バスを通して供給するマルチプレックサ」とは共に、「前記制御信号に応答して前記画素データを伝送する複数の第１の信号線を通して入力されたデータ及びブランク・データをそのまま画素データを伝送する複数の第２の信号線を通して供給するか、前記画素データを伝送する複数の第１の信号線を通して入力された画素データと前記一チャンネル遅延されたブランク・データ及び画素データを組み合わせて前記画素データを伝送する複数の第２の信号線を通して供給するマルチプレックサ」である点で共通する。
　
（９）
 　したがって、本願発明と引用発明の両者は、 
 「ゲートラインとデータラインの交差と定義される領域毎に形成された液晶セルがｉ（ｉは陽の整数）水平ライン単位に交替しながら隣接した相互異なるデータラインと薄膜トランジスタを通して接続された液晶パネルと； 
 　前記ゲートラインを駆動するゲート・ドライバと； 
 　入力された画素データとブランク・データを前記データライン単位に極性反転されてその極性がフレーム単位に反転される画素信号とブランク信号に変換して前記データラインに供給するデータ・ドライバと； 
 　前記ゲート・ドライバ及びデータ・ドライバを制御すると共にｉ水平期間単位に極性反転される制御信号に応答して前記画素データと共に一番目チャンネルまたは最後番目のチャンネルの中のいずれか一チャンネルに前記ブランク・データを追加して前記データ・ドライバに供給するタイミング制御部と；
　入力画素データを整列してデータ・イネーブル期間の間に画素データを伝送する複数の第１の信号線を通して出力すると共に前記ブランク・データを前記画素データを伝送する複数の第１の信号線を通して供給する画素データ整列回路とを備え、
　前記液晶パネルは 液晶セルに対し第１側に隣接したデータラインと接続された液晶セルに構成される第１水平ラインと；液晶セルに対し第１側に対向する第２側に隣接したデータラインと接続された液晶セルで構成される第２水平ラインに構成され、
　前記タイミング制御部は前記ゲート・ドライバ及びデータ・ドライバを制御する制御信号を発生する制御信号発生回路と；前記画素データを伝送する複数の第１の信号線の中の最後番目の信号線を通して伝送される画素データ及びブランク・データを一チャンネル遅延させるための遅延器と；前記制御信号に応答して前記画素データを伝送する複数の第１の信号線を通して入力されたデータ及びブランク・データをそのまま画素データを伝送する複数の第２の信号線を通して供給するか、前記画素データを伝送する複数の第１の信号線を通して入力された画素データと前記一チャンネル遅延されたブランク・データ及び画素データを組み合わせて前記画素データを伝送する複数の第２の信号線を通して供給するマルチプレックサを具備することを特徴とする液晶表示装置のｉ＝１の場合。」の点で一致し、以下の点で相違する。 
　
[相違点１] 
　画素データ整列回路に関し、本願発明では「タイミング制御部」内に含まれているのに対し、引用発明では「タイミング制御部」の前段に設けられている構成要素である点。
　
[相違点２] 
　ｉ水平期間単位に極性反転される制御信号に関し、本願発明では「タイミング制御部」内の「制御信号発生部」で発生されるのに対し、引用発明ではどこで発生されているか特定されていない点。
　
[相違点３] 
　画素データを伝送する複数の信号線に関し、本願発明では「複数の第１バス」及び「複数の第２バス」であるのに対し、引用発明ではそのような発明特定事項が限定されていない点。
　
６．判断
　上記相違点について検討する。
　
相違点１について
　引用発明では、データ・イネーブル期間に画素データを出力し、その間にブランク・データを出力する画素データ整列回路は、タイミング制御部（データ変換器1及びタイミングコントローラ2）の前段に設けられているものである。
　しかしながら、回路設計にあたって、所定の回路にどれだけの機能を持たせるかは、当業者が適宜なし得る設計事項であって、複数の回路に分かれて持たされていた機能を１つの回路にまとめること、すなわち、タイミング制御部に、データ・イネーブル期間に画素データを出力し、その間にブランク・データを出力する画素データ整列回路の機能を持たせることは、当業者が容易になし得たことである。
　したがって、上記相違点１に係る本願発明の発明特定事項は、当業者が引用発明に基づいて容易に想到し得たことである。
　
相違点２について
　引用刊行物には、引用発明において、ｉ水平期間単位に極性反転される制御信号が、タイミングコントローラ2で生成している旨記載はない。
　しかしながら、引用発明において、タイミング制御部（データ変換器1及びタイミングコントローラ2）で、各種タイミング信号を生成しているところ、かかるタイミング信号に、ｉ水平期間単位に極性反転される制御信号を含めることは、当業者が容易になし得たことである。
　したがって、上記相違点２に係る本願発明の発明特定事項は、当業者が引用発明に基づいて容易に想到し得たことである。
　
相違点３について
　引用発明において、「データ伝送経路」は、複数ビットのデジタル信号をクロック信号CLKに対応するタイミングで同時に伝送する信号線である。
　かかる複数ビットのデジタル信号を同時に伝送する信号線として、バスを採用することは、引例を挙げるまでもなく、周知・慣用の技術である。
　よって、引用発明において、データ伝送経路として、上記周知・慣用の技術を適用し、画素データを伝送するデータ伝送経路として、バスを採用することは、当業者が容易になし得たことである。
　
　そして、本願発明によってもたらされる効果は、引用発明及び上記周知・慣用の技術から想定することができない格別のものと認めることもできない。
　
　したがって、本願発明は、引用発明及び上記周知・慣用の技術に基いて当業者が容易に発明をすることができたものである。 
　
　付記として、以下の事項を検討する。
　
ア　上記「５．（６）」において述べたように、本願発明の「データ整列部」は、入力画素データのデータ構造に関する特定が無く、本願発明の「入力画素データを整列して・・・複数の第１バスを通して出力する・・・画素データ整列部」は、「入力画素データが入力され、画素データを複数の第１バスのバス構造に対応した画素データの構造で、・・・複数の第１バスに同時に出力する・・・画素データ整列部」以上の意味を有するものとは解釈できない。しかしながら、仮に、画素データが入力される信号線のデータ構造と、画素データが出力される信号線のデータ構造が異なる画素データ整列部であったとしても、入力画素データのデータ構造を、出力される信号線のデータ構造に合わせるように変換して、変換後の画素データを出力信号線に対して出力することは、例えば、特開平０５−２３２８９８号公報の段落【００２３】〜【００２５】、図３、図４に記載されているように、周知・慣用の技術である。したがって、本願発明は、引用発明及び周知・慣用の技術に基いて当業者が容易に発明をすることができたものであって、その結論に相違はない。
　
イ　請求人は、平成２２年８月２６日付けの意見書において、『引用文献１（当審注：引用刊行物）及び２は、「第１乃至第ｍデータライン（ＤＬ１乃至ＤＬｍ）へｍ個の有効画素信号を供給し、第ｍ＋１データラインへブランク信号を供給する」点について開示しません。・・・従って、委員用（当審注：「引用」の誤記と認める。）文献１及び２は、本件発明における下記事項について開示するものではありません。「前記複数の第１バスの中の最後番目のバスを通して伝送される画素データ及びブランク・データを一チャンネル遅延させるための遅延器と；前記制御信号に応答して前記複数の第１バスを通して入力されたデータ及びブランク・データをそのまま複数の第２バスを通して供給するか、前記複数の第１バスを通して入力された画素データと前記一チャンネル遅延されたブランク・データ及び画素データを組み合わせて前記複数の第２バスを通して供給するマルチプレックサを具備すること。」』と主張している。
　しかしながら、上記「５．（３）」で述べたように、引用発明の、「S1がRi1、S2がGi1、S3がBi1、・・・S12がBi4、Sdがライン帰線期間の値ＬＢを出力する」ことは、本願発明の「画素データと共に最後番目のチャンネルに前記ブランク・データを追加して前記データ・ドライバに供給する」こと、すなわち、第１乃至第ｍデータライン（ＤＬ１乃至ＤＬｍ）へｍ個の有効画素信号を供給し、第ｍ＋１データラインへブランク信号を供給することに相当する。また、上記「５．（７）」、「５．（８）」で述べたように、画素データを伝送する信号線がバスであるか否かの違いを除き、引用発明の「ラッチ14」と本願発明の「遅延器」とは「遅延器」である点で共通し、引用発明の「第１〜第３のマルチプレクサ11-13」と本願発明の「マルチプレックサ」とは「マルチプレックサ」である点で共通する。そして、上記「６．判断」の相違点３についてで述べたように、画素データを伝送する信号線として、バスを採用することは、周知・慣用の技術であって、引用発明において画素データを伝送する信号線としてバスを採用することは、当業者が容易になし得たことであるから、本願発明の「遅延器」と「マルチプレックサ」とは共に、当業者が容易に想到し得た事項である。
　したがって、上記主張は失当である。
　
７．むすび
　したがって、本願発明は、引用発明及び上記周知・慣用の技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　以上のとおりであるから、他の請求項に係る発明について審理するまでもなく、本願は拒絶すべきものである。
　
　よって、結論のとおり審決する。