【手続補正書】
【提出日】平成23年9月30日(2011.9.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体構成体において、
上部半導体表面を有する半導体ボディの第１及び第２ボディ物質領域であって第１導電型であるように第１導電型の半導体ドーパントでドープされている第１及び第２ボディ物質領域、
その上部表面に沿って該半導体ボディ内に位置されている第１導電型の反対の第２導電型の第１及び第２ゾーンであって、該第１及び第２ボディ物質領域が該第１及び第２ゾーンの下側へ夫々延在しており且つ該第１及び第２ゾーンと第１及び第２ＰＮ接合を夫々形成するためにそれらと夫々合流しており、（ａ）各ＰＮ接合が該ボディの上部表面下側の最大深さに到達し、（ｂ）第１導電型のドーパントが両方のゾーン内に存在し且つ該第１及び第２ボディ物質領域内に夫々位置されており且つ該第１及び第２ゾーンの下側を横方向に夫々延在している夫々の第１及び第２表面下ボディ物質位置において第１及び第２表面下最大濃度に局所的に到達する濃度を有しており、（ｃ）該第１及び第２表面下ボディ物質位置が夫々該第１及び第２ＰＮ接合の最大深さよりも該ボディの上部表面下側に１０倍を超えて一層深いことのない位置において発生し、且つ（ｄ）第１導電型のドーパントの濃度が（ｉ）該第１表面下ボディ物質位置から該第１ゾーンを介しての選択した第１垂直線に沿って該ボディの上部表面へ上方に移る場合に少なくとも１０の係数だけ減少し、（ｉｉ）該第１表面下ボディ物質位置から該第１垂直線に沿って該第１ＰＮ接合へ移る場合に実質的に単調的に減少し、且つ（ｉｉｉ）該第２表面下ボディ物質位置から該第２ゾーンを介しての選択した第２垂直線に沿って該ボディの上部表面へ上方に移る場合に少なくとも一つの付加的な表面下最大濃度に到達する、第１及び第２ゾーン、
を有している構成体。
【請求項２】
請求項１において、第１導電型のドーパントの濃度が、該第１表面下ボディ物質位置から該第１ゾーンを介しての該第１垂直線に沿って該ボディの上部表面へ移る場合に、少なくとも２０の係数だけ減少している構成体。
【請求項３】
請求項１において、第１導電型のドーパントの濃度が、該第１表面下ボディ物質位置から該第１ゾーンを介しての該第１垂直線に沿って該ボディの上部表面へ移る場合に、少なくとも４０の係数だけ減少している構成体。
【請求項４】
請求項１〜３の内のいずれか１項において、第１導電型のドーパントの濃度が、該第２表面下ボディ物質位置から該第２ゾーンを介しての該第２垂直線に沿って該ボディの上部表面へ上方へ移る場合に、１０の係数未満だけ減少している構成体。
【請求項５】
請求項４において、第１導電型のドーパントの濃度が、該第２ゾーンにおける各付加的な表面下最大濃度の深さにおいて該第１ゾーンを介しての該第１垂直線に沿ってほぼ単調的に変化している構成体。
【請求項６】
請求項１〜３の内のいずれか１項において、該第１表面下最大濃度が、該第１表面下ボディ物質位置から該第１垂直線に沿って該第１ＰＮ接合の最大深さの１０倍の深さへ移る場合に、第１導電型のドーパントの濃度における実質的に唯一の局所的表面下最大である構成体。
【請求項７】
第１導電型であるように第１導電型の半導体ドーパントでドープされているボディ物質を有している半導体ボディの上部表面に沿って設けられている同極性の第１及び第２電界効果トランジスタ（「ＦＥＴ」）を有している構成体において、各ＦＥＴが、
該ボディ物質のチャンネルゾーン、
その上部表面に沿って該半導体ボディ内に位置されており、該チャンネルゾーンによって横方向に離隔されており、且つ該ボディ物質と夫々ＰＮ接合を形成するために第１導電型と反対の第２導電型である第１及び第２ソース／ドレイン（「Ｓ／Ｄ」）ゾーンであって、（ａ）各ＰＮ接合は該ボディの上部表面下側において最大深さに到達し、（ｂ）該ボディ物質は両方のＳ／Ｄゾーンの下側を横方向に延在しており、（ｃ）第１導電型のドーパントが両方のＳ／Ｄゾーン内に存在しており且つ該チャンネル及びＳ／Ｄゾーンの各々のほぼ全ての下側を横方向に延在している主要表面下ボディ物質位置において主要表面下最大濃度に局所的に到達する濃度を有しており、且つ（ｄ）該主要表面下ボディ物質位置は各Ｓ／Ｄゾーンに対するＰＮ接合の最大深さよりも該ボディの上部表面下側に１０倍を超えることのない深さにおいて発生する第１及び第２Ｓ／Ｄゾーン、
該チャンネルゾーンの上側にあるゲート誘電体層、及び
該チャンネルゾーン上方で該ゲート誘電体層の上側にあるゲート電極であって、第１導電型のドーパントの濃度が、（ｉ）該第１ＦＥＴ用の該主要表面下ボディ物質位置から該第１ＦＥＴのＳ／Ｄゾーンの内の特定した一つを介しての選択した第１垂直線に沿って該ボディの上部表面へ上方に移る場合に少なくとも１０の係数だけ減少し、（ｉｉ）該第１ＦＥＴ用の該主要表面下ボディ物質位置から該第１垂直線に沿って該第１ＦＥＴの該特定したＳ／Ｄゾーンに対するＰＮ接合へ移る場合に実質的に単調的に減少し、（ｉｉｉ）該第２ＦＥＴ用の各付加的な表面下最大濃度がそのチャンネルゾーン及びそのＳ／Ｄゾーンの各々の少なくとも一部の上側にある第２ＦＥＴのゲート電極のほぼ全ての物質の下側において横方向に延在する付加的な表面下ボディ物質位置において該第２ＦＥＴ用の各付加的な表面下最大濃度が発生するように該ボディの上部表面と該第２ＦＥＴ用の該主要表面下ボディ物質位置との間において少なくとも一つの付加的な表面下最大濃度に到達する、ゲート電極、
を有している構成体。
【請求項８】
請求項７において、第１導電型のドーパントの濃度が、該第１ＦＥＴ用の該主要表面下ボディ物質位置から該第１ＦＥＴの該特定したＳ／Ｄゾーンを介しての該第１垂直線に沿って該ボディの上部表面へ移る場合に、少なくとも２０の係数だけ減少している構成体。
【請求項９】
請求項７において、第１導電型のドーパントの濃度が、該第１ＦＥＴ用の該主要表面下ボディ物質位置から該第１ＦＥＴの該特定したＳ／Ｄゾーンを介しての該第１垂直線に沿って該ボディの上部表面へ移る場合に、少なくとも４０の係数だけ減少している構成体。
【請求項１０】
請求項７〜９の内のいずれか１項において、第１導電型のドーパントの濃度が、該第２ＦＥＴ用の該主要表面下ボディ物質位置から該第２ＦＥＴのいずれかのＳ／Ｄゾーンを介しての選択した第２垂直線に沿って該ボディの上部表面へ上方へ移る場合に、１０の係数未満だけ減少している構成体。
【請求項１１】
請求項１０において、第１導電型のドーパントの濃度が、該第２ＦＥＴ用の各付加的な表面下最大濃度の深さにおいて該第１垂直線に沿ってほぼ単調的に減少している構成体。
【請求項１２】
請求項７〜９の内のいずれか１項において、該第１ＦＥＴ用の該主要表面下最大濃度が、該第１ＦＥＴ用の該主要表面下ボディ物質位置から該第１垂直線に沿って該第１ＦＥＴの該特定したＳ／Ｄゾーンに対するＰＮ接合の最大深さの１０倍の深さへ下方へ移る場合に、第１導電型のドーパントの濃度における実質的に唯一の局所的表面下最大である構成体。
【請求項１３】
請求項７〜９の内のいずれか１項において、各ＦＥＴの各Ｓ／Ｄゾーンは、主要部分と、該主要部分と横方向に連続しており且つそのＦＥＴのゲート電極下側を横方向に延在している一層軽度にドープした横方向延長部と、を有しており、そのチャンネルゾーンが該ボディの上部表面に沿ってその横方向延長部によって終端されている構成体。
【請求項１４】
請求項７〜９の内のいずれか１項において、各ＦＥＴのボディ物質のポケット部分がその第１Ｓ／Ｄゾーンに沿ってそのチャンネルゾーン内に延在しており且つ該ボディ物質の横方向隣接物質よりも一層高度にドープされている構成体。
【請求項１５】
請求項１４において、該第１ＦＥＴの該ポケット部分がそのチャンネルゾーンをしてそのＳ／Ｄゾーンに関して非対称であるようにさせている構成体。
【請求項１６】
請求項１４において、該ボディ物質の別のポケット部分が該第２ＦＥＴの該第２Ｓ／Ｄゾーンに沿ってそのチャンネルゾーン内に延在しており且つ該ボディ物質の横方向隣接物質よりも一層高度にドープされている構成体。
【請求項１７】
半導体構成体の製造方法において、
第１導電型の半導体ドーパントを半導体ボディ内に導入させて各ボディ物質領域が第１導電型であるように第１及び第２ボディ物質領域を画定し、
第１導電型と反対の第２導電型の半導体ドーパントを該半導体ボディ内に導入させて第２導電型の第１及び第２ゾーンを夫々以下の如くに画定し、即ち、該構成体の製造の完了時において、（ａ）該第１及び第２ボディ物質領域が該第１及び第２ゾーンと夫々第１及び第２ＰＮ接合を形成し且つ該第１及び第２ゾーンの下側を横方向に夫々延在しており、（ｂ）各ＰＮ接合が該半導体ボディの上部表面下側の最大深さへ延在しており、（ｃ）第１導電型の半導体ドーパントが両方のゾーン内に存在しており、（ｄ）該半導体ボディ内の第１導電型の全半導体ドーパントは該第１及び第２ボディ物質領域内に夫々位置されており且つ該第１及び第２ゾーン下側に横方向に夫々延在している夫々の第１及び第２表面下ボディ物質位置において第１及び第２表面下最大濃度に局所的に到達する濃度を有しており、（ｅ）該第１及び第２表面下ボディ物質位置は該第１及び第２ＰＮ接合の最大深さよりも夫々該ボディの上部表面下側に１０倍を超えることのない深さにおいて発生し、且つ（ｆ）第１導電型の全ドーパントの濃度は、（ｉ）該第１表面下ボディ物質位置から該第１ゾーンを介しての選択した第１垂直線に沿って該ボディの上部表面へ上方に移る場合に少なくとも１０の係数だけ減少し、（ｉｉ）該第１表面下ボディ物質位置から該第１垂直線に沿って該第１ＰＮ接合へ移る場合に実質的に単調的に減少し、且つ（ｉｉｉ）該第２表面下ボディ物質位置から該第２ゾーンを介しての選択した第２垂直線に沿って該ボディの上部表面へ上方に移る場合に少なくとも一つの別の表面下最大濃度に到達する、
ことを包含している方法。
【請求項１８】
請求項１７において、該構成体の製造の完了時において、第１導電型の全ドーパントの濃度が、該第２表面下ボディ物質位置から該第２垂直線に沿って該ボディの上部表面へ上方に移る場合に、１０の係数未満だけ減少する方法。
【請求項１９】
請求項１７又は１８において、該構成体の製造の完了時において、第１導電型の全ドーパントの濃度が、該第２ゾーンにおける各付加的な表面下最大脳との深さにおいて該第１ゾーンを介しての該第１垂直線に沿ってほぼ単調的に変化している方法。
【請求項２０】
請求項１７又は１８において、該構成体の製造の完了時において、該第１表面下最大濃度が、該第１表面下ボディ物質位置から該第１垂直線に沿って該第１ＰＮ接合の最大深さの１０倍の深さへ下方へ移る場合に、第１導電型の全ドーパントの濃度における実質的に唯一の局所的表面下最大である方法。
【請求項２１】
第１及び第２の同極性の電界効果トランジスタ（「ＦＥＴ」）を有する構成体を製造する方法において、
第１導電型の半導体ドーパントを半導体ボディ内に導入させて、該構成体の製造の完了時に各ボディ物質領域が第１導電型であるように第１及び第２ＦＥＴに対して夫々第１及び第２ボディ物質領域を画定し、
各番号付けしたＦＥＴのゲート電極がそのＦＥＴに対するチャンネルゾーンであることが意図されている同じ番号が付けられたボディ物質領域の一部の上方に位置されており且つそれから対応するゲート誘電体層によって垂直方向に離隔されているように該ＦＥＴに対して夫々一対のゲート電極を画定し、且つ
第１導電型と反対の第２導電型の半導体ドーパントを該半導体ボディ内に導入させて以下のようにしてそのＦＥＴのチャンネルゾーンによって横方向に離隔されている第２導電型の第１及び第２ソース／ドレイン（「Ｓ／Ｄ」）ゾーンを各ＦＥＴに対して形成し、即ち、該構成体の製造の完了時に、（ａ）各番号付けしたボディ物質領域が同じ番号が付けられたＦＥＴのＳ／Ｄゾーンと夫々一対のＰＮ接合を形成し且つその下側を横方向に延在しており、（ｂ）各ＰＮ接合は該半導体ボディの上部表面下側の最大深さへ延在しており、（ｃ）第１導電型の半導体ドーパントが各Ｓ／Ｄゾーン内に存在しており、（ｄ）該半導体ボディ内の第１導電型の全半導体ドーパントは、該第１ＦＥＴに対して、該ボディの上部表面下側の第１主要表面下ボディ物質位置において第１主要表面下最大濃度に到達し且つ、該第２ＦＥＴに対して、該ボディの上部表面下側の第２主要表面下ボディ物質位置において第２主要表面下最大濃度に到達する濃度を有しており、（ｅ）各番号付けした主要表面下ボディ物質位置は同じ番号が付けられたＦＥＴのチャンネル及びＳ／Ｄゾーンの各々のほぼ全ての下側を横方向に延在し且つそのＦＥＴの各Ｓ／Ｄゾーンに対するＰＮ接合の最大深さよりも該ボディの上部表面下側に１０倍を超えることのない深さにおいて発生しており、且つ（ｆ）第１導電型の全ドーパントの濃度が、（ｉ）該第１主要表面下ボディ物質位置から第１ＦＥＴのＳ／Ｄゾーンの内の特定した一つを介しての選択した第１垂直線に沿って該ボディの上部表面へ上方に移る場合に少なくとも１０の係数だけ減少しており、（ｉｉ）該第１主要表面下ボディ物質位置から該第１垂直線に沿って第１ＦＥＴの特定したＳ／Ｄゾーンに対するＰＮ接合へ移る場合に実質的に単調的に減少しており、且つ（ｉｉｉ）各付加的な表面下最大濃度がそのチャンネルゾーン及びそのＳ／Ｄゾーンの各々の少なくとも一部の上側にある第２ＦＥＴのゲート電極のほぼ全ての物質の下側に横方向に延在している対応する付加的な表面下ボディ物質位置において発生するように第２ＦＥＴに対して該ボディの上部表面と該第２主要表面下ボディ物質位置との間における少なくとも一つの付加的な表面下最大濃度に到達している、
方法。
【請求項２２】
請求項２１において、該構成体の製造の完了時において、第１導電型の全ドーパントの濃度が、該第２主要表面下ボディ物質位置から第２ＦＥＴのいずれかのＳ／Ｄゾーンを介しての選択した第２垂直線に沿って該ボディの上部表面へ上方へ移る場合に１０の係数未満だけ減少している方法。
【請求項２３】
請求項２１又は２２において、該構成体の製造の完了時において、第１導電型の全ドーパントの濃度が、第２ＦＥＴ用の各付加的な表面下最大濃度の深さにおいて該第１垂直線に沿ってほぼ単調的に変化している方法。
【請求項２４】
請求項２１又は２２において、本構成体の製造完了後に、該第１主要表面下最大濃度が、該第１主要表面下ボディ物質位置から該第１垂直線に沿って第１ＦＥＴの該特定したＳ／Ｄゾーン用のＰＮ接合の最大深さの１０倍の深さへ下方へ移る場合に、第１導電型の全ドーパントの濃度における実質的に唯一の局所的表面下最大である方法。
【請求項２５】
請求項２１又は２２において、該ゲート電極を画定する動作が第１導電型のドーパントを導入する動作の後に主として実施される方法。
【請求項２６】
請求項２１又は２２において、第２導電型のドーパントを導入する動作が該ゲート電極を画定する動作の後に主として実施される方法。
【請求項２７】
請求項２１又は２２において、第２導電型のドーパントを導入する動作が、該構成体の製造の完了時において、各ＦＥＴのチャンネルゾーンが該ボディ上部表面に沿ってのその横方向延長部によって終端されているように、主要部分と、該主要部分と横方向に連続的であり且つそのＦＥＴのゲート電極下側を横方向に延在している一層軽度にドープした横方向延長部と、を有するべく各ＦＥＴの各Ｓ／Ｄゾーンを形成することを必要とする方法。
【請求項２８】
請求項２１又は２２において、更に、各番号付けしたボディ物質領域のポケット部分をして同じ番号付けしたＦＥＴの第１Ｓ／Ｄゾーンに沿ってそのチャンネルゾーン内に延在させ且つそのボディ物質領域の横方向隣接物質よりも一層高度にドープされているように該半導体ボディ内に第１導電型の付加的なドーパントを導入させることを包含している方法。
【請求項２９】
請求項２８において、本構成体の製造完了後に、第１ＦＥＴの該ポケット部分がそのチャンネルゾーンをしてそのＳ／Ｄゾーンに関して非対称であるようにさせている方法。
【請求項３０】
請求項２８において、第１導電型の該付加的なドーパントを導入させる該動作が、該第２ボディ物質領域の別のポケット部分をして第２ＦＥＴの第２Ｓ／Ｄゾーンに沿ってそのチャンネル内に延在させ且つ該第２ボディ物質領域の横方向隣接物質よりも一層高度にドープされたものとさせる方法。
【請求項３１】
半導体構成体において、
上部表面を具備している半導体ボディの第１及び第２ボディ物質領域が設けられており、該ボディ物質領域は第１導電型のものであるように第１導電型の半導体ドーパントでドープされており、
該第１導電型と反対の第２導電型の第１及び第２ゾーンが該半導体ボディ内にその上部表面に沿って位置されており、該第１及び第２ボディ物質領域は、夫々、該第１及び第２ゾーン下側を延在しており且つそれらと合流して該第１及び第２ゾーンと夫々第１及び第２ＰＮ接合を形成しており、（ａ）各ＰＮ接合が該ボディの上部表面下側で最大深さに到達しており、（ｂ）該第１導電型のドーパントが両方のゾーン内に存在し且つ該第１及び第２ボディ物質領域内に夫々位置されており且つ夫々該第１及び第２ゾーン下側を横方向に延在している夫々の第１及び第２表面下ボディ物質位置において第１及び第２表面下最大濃度に局所的に到達する濃度を有しており、（ｃ）該第１及び第２表面下ボディ物質位置が該第１及び第２ＰＮ接合の最大深さよりも夫々該ボディの上部表面下側に１０倍を越えて一層深いものでは無く発生しており、且つ（ｄ）該第１導電型のドーパントの濃度が、（ｉ）該第１ゾーンを介して選択した第１垂直線に沿って該第１表面下ボディ物質位置から上方へ該ボディの上部表面へ移る場合に少なくとも１０の係数だけ減少し、（ｉｉ）該第１垂直線に沿って該第１表面したボディ物質位置から該第１ＰＮ接合へ移る場合に実質的に単調的に減少し、且つ（ｉｉｉ）該第２ゾーンを介して選択した第２垂直線に沿って該第２表面下ボディ物質位置から該ボディの上部表面へ上方へ移る場合に１０の係数未満だけ増加又は減少している、
半導体構成体。
【請求項３２】
請求項３１において、該第１導電型のドーパントの濃度が、該第１垂直線に沿って該第１表面下ボディ物質位置から該第１ゾーンを介して該ボディの上部表面へ移る場合に、少なくとも２０の係数だけ減少する半導体構成体。
【請求項３３】
請求項３１において、該第１導電型のドーパントの濃度が、該第１垂直線に沿って該第１表面下ボディ物質位置から該第１ゾーンを介して該ボディの上部表面へ移る場合に、少なくとも４０の係数だけ減少する半導体構成体。
【請求項３４】
請求項３１乃至３３の内のいずれか１項において、該第１導電型のドーパントの濃度が、該第２垂直線に沿って該第２表面下ボディ物質位置から該第２ゾーンを介して該ボディの上部表面へ上方へ移る場合に、１０の係数未満だけ増加する半導体構成体。
【請求項３５】
第１導電型のものであるように第１導電型の半導体ドーパントでドープされている一次ボディ物質を有する半導体ボディの上部表面に沿って設けられている同極性の第１及び第２電界効果トランジスタ（「ＦＥＴ」）を有する半導体構成体において、各ＦＥＴが、
該ボディ物質のチャンネルゾーン、
その上部表面に沿って該半導体ボディ内に位置されており、該チャンネルゾーンによって横方向に離隔されており、且つ該ボディ物質と夫々ＰＮ接合を形成するために該第１導電型と反対の第２導電型のものである第１及び第２ソース／ドレイン（Ｓ／Ｄ）ゾーンであって、（ａ）各ＰＮ接合が該ボディの上部表面下側で最大深さに到達し、（ｂ）該ボディ物質が両方のＳ／Ｄゾーン下側を横方向に延在し、（ｃ）該第１導電型のドーパントが両方のＳ／Ｄゾーン内に存在しており且つ該チャンネル及びＳ／Ｄゾーンの各々のほぼ全ての下側に横方向に延在する主要表面下ボディ物質位置において主要表面下最大濃度に局所的に到達する濃度を有しており、且つ（ｄ）該主要表面下ボディ物質位置が各Ｓ／Ｄゾーンに対するＰＮ接合の最大深さよりも該ボディの上部表面下側に１０倍を越えて一層深いものではなく発生する、第１及び第２Ｓ／Ｄゾーン、
該チャンネルゾーンの上側に位置しているゲート誘電体層、及び
該チャンネルゾーン上方で該ゲート誘電体層の上側に位置しているゲート電極であって、該第１導電型のドーパントの濃度が、（ｉ）該第１ＦＥＴに対する主要表面下ボディ物質位置から上方へ選択した第１垂直線に沿って該第１ＦＥＴのＳ／Ｄゾーンの内の特定した一つを介して該ボディの上部表面へ移る場合に、少なくとも１０の係数だけ減少し、（ｉｉ）該第１ＦＥＴに対する該主要表面下ボディ物質位置から該第１垂直線に沿って該第１ＦＥＴの該特定したＳ／Ｄゾーンに対するＰＮ接合へ移る場合に、実質的に単調的に減少し、且つ（ｉｉｉ）該第２ＦＥＴに対する該主要表面下ボディ物質位置から上方へ選択した第２垂直線に沿って該第２ＦＥＴのいずれかのＳ／Ｄゾーンを介して該ボディの上部表面へ移る場合に、１０の係数未満だけ増加又は減少する、ゲート電極、
を有している半導体構成体。
【請求項３６】
請求項３５において、該第１導電型のドーパントの濃度が、該第１ＦＥＴに対する該主要表面下ボディ物質位置から該第１垂直線に沿って該第１ＦＥＴの該特定したＳ／Ｄゾーンを介して該ボディの上部表面へ移る場合に、少なくとも２０の係数だけ減少する、半導体構成体。
【請求項３７】
請求項３５において、該第１導電型のドーパントの濃度が、該第１ＦＥＴに対する該主要表面下ボディ物質位置から該第１垂直線に沿って該第１ＦＥＴの該特定したＳ／Ｄゾーンを介して該ボディの上部表面へ移る場合に、少なくとも４０の係数だけ減少する、半導体構成体。
【請求項３８】
請求項３５乃至３７の内のいずれか１項において、該第１導電型のドーパントの濃度が、該第２ＦＥＴに対する該主要表面下ボディ物質位置から上方へ該第２垂直線に沿って該第２ＦＥＴのいずれかのＳ／Ｄゾーンを介して該ボディの上部表面へ移る場合に、１０の係数未満だけ増加する、半導体構成体。
【請求項３９】
請求項３５乃至３７の内のいずれか１項において、各ＦＥＴの各Ｓ／Ｄゾーンが、主要部分、及び該主要部分と横方向に連続しており且つそのチャンネルゾーンが該ボディの上部表面に沿ってその横方向延長部によって終端されるようにそのＦＥＴのゲート電極の下側に横方向に延在している一層軽度にドープした横方向延長部、を有している半導体構成体。
【請求項４０】
請求項３５乃至３７の内のいずれか１項において、各ＦＥＴのボディ物質のポケット部分がその第１Ｓ／Ｄゾーンに沿ってそのチャンネルゾーン内に延在しており且つ該ボディ物質の横方向に隣接する物質よりも一層高度にドープされている、半導体構成体。
【請求項４１】
請求項４０において、該第１ＦＥＴの該ポケット部分が、そのチャンネルゾーンをしてそのＳ／Ｄゾーンに関して非対称的であるようにさせている、半導体構成体。
【請求項４２】
請求項４１において、該ボディ物質の別のポケット部分が、該第２ＦＥＴの該第２Ｓ／Ｄゾーンに沿ってそのチャンネルゾーン内に延在しており、且つ該ボディ物質の横方向に隣接する物質よりも一層高度にドープされている、半導体構成体。
【請求項４３】
半導体構成体の製造方法において、
第１導電型の半導体ドーパントを半導体ボディの一対の部分内に導入させて各ボディ物質領域が第１導電型であるように第１及び第２ボディ物質領域を夫々画定し、
該第１導電型と反対の第２導電型の半導体ドーパントを該半導体ボディの一対の部分内に導入させて第２導電型の第１及び第２ゾーンを夫々画定し、本構成体の製造完了後に、（ａ）該第１及び第２ボディ物質領域が夫々該第１及び第２ゾーンと第１及び第２ＰＮ接合を形成し且つ夫々該第１及び第２ゾーンの下側を横方向に延在し、（ｂ）各ＰＮ接合が該半導体ボディの上部表面下側の最大深さへ延在し、（ｃ）該半導体ボディ内の該第１導電型の全半導体ドーパントが該第１及び第２ボディ物質領域内に夫々位置されており且つ夫々該第１及び第２ゾーン下側を横方向に延在している夫々の第１及び第２表面下ボディ物質位置において第１及び第２表面下最大濃度に局所的に到達する濃度を有しており、（ｅ）該第１及び第２表面下ボディ物質位置が該第１及び第２ＰＮ接合の最大深さよりも夫々該ボディの上部表面下側に１０倍を越えること無く一層深くに発生し、且つ（ｆ）該第１導電型の全ドーパントの濃度が、（ｉ）該第１表面下ボディ物質位置から上方へ選択した第１垂直線に沿って該第１ゾーンを介して該ボディの上部表面へ移る場合に、少なくとも１０の係数だけ減少し、（ｉｉ）該第１表面下ボディ物質位置から該第１垂直線に沿って該第１ＰＮ接合へ移る場合に、実質的に単調的に減少し、且つ（ｉｉｉ）該第２表面下ボディ物質位置から上方へ選択した第２垂直線に沿って該第２ゾーンを介して該ボディの上部表面へ移る場合に、１０の係数未満だけ増加又は減少する、
方法。
【請求項４４】
請求項４３において、該構成体の製造完了後に、該第１導電型の全ドーパントの濃度が、該第２表面下ボディ物質位置から上方へ該第２垂直線に沿って該第２ゾーンを介して該ボディの上部表面へ移る場合に、１０の係数未満だけ増加する、方法。
【請求項４５】
第１及び第２の同じ極性の電界効果トランジスタ（「ＦＥＴ」）を有する構成体を製造する方法において、
第１導電型の一次半導体ドーパントを半導体ボディ内に導入して、該構成体の製造完了後に、各ボディ物質領域が該第１導電型であるように、該第１及び第２ＦＥＴに対して夫々第１及び第２ボディ物質領域を画定し、
各番号付けしたＦＥＴのゲート電極がそのＦＥＴに対するチャンネルゾーンであることが意図されている同じ番号が付けられたボディ物質領域の一部の上方に位置されており且つそれから対応するゲート誘電体層によって垂直方向に分離されているように該ＦＥＴに対して夫々一対のゲート電極を画定し、
該第１導電型とは反対の第２導電型の一次半導体ドーパントを該半導体ボディ内に導入して、各ＦＥＴに対して、そのＦＥＴのチャンネルゾーンによって横方向に分離されている第２導電型の第１及び第２ソース／ドレイン（「Ｓ／Ｄ」）を形成し、該構成体の製造完了後に、（ａ）各番号付けしたボディ物質領域が同じ番号付けしたＦＥＴのＳ／Ｄゾーンと夫々一対のＰＮ接合を形成し且つ該Ｓ／Ｄゾーンの下側を横方向に延在し、（ｂ）各ＰＮ接合が該半導体ボディの上部表面下側の最大深さへ延在し、（ｃ）該第１導電型の半導体ドーパントが各Ｓ／Ｄゾーン内に存在しており、（ｄ）該半導体ボディ内の該第１導電型の全半導体ドーパントが、該第１ＦＥＴに対して、該ボディの上部表面下側の第１主要表面下ボディ物質位置において第１主要表面下最大濃度に到達し且つ該第２ＦＥＴに対して、該ボディの上部表面下側の第２主要表面下ボディ物質位置において第２主要表面下最大濃度に到達する濃度、を有しており、（ｅ）各番号付けした主要表面下ボディ物質位置が同じ番号付けしたＦＥＴのチャンネル及びＳ／Ｄゾーンの各々ほぼ全ての下側を横方向に延在し且つそのＦＥＴの各Ｓ／Ｄゾーンに対するＰＮ接合の最大深さよりも該ボディの上部表面下側に１０倍を越えることの無い一層深くに発生し、且つ（ｆ）該第１導電型の全ドーパントの濃度が、（ｉ）該第１主要表面下ボディ物質位置から上方へ選択した第１垂直線に沿って該第１ＦＥＴのＳ／Ｄゾーンの内の特定した一つを介して該ボディの上部表面へ移る場合に、少なくとも１０の係数だけ減少し、（ｉｉ）その第１主要表面下ボディ物質位置から該第１垂直線に沿って該第１ＦＥＴの該特定したＳ／Ｄゾーンに対するＰＮ接合へ移る場合に、実質的に単調的に減少し、且つ（ｉｉｉ）該第２ＦＥＴに対する該主要表面下ボディ物質位置から上方へ選択した第２垂直線に沿って該第２ＦＥＴのいずれかのＳ／Ｄゾーンを介して該ボディの上部表面へ移る場合に、１０未満の係数だけ増加又は減少する、
方法。
【請求項４６】
請求項４５において、該構成体の製造完了後に、該第１導電型の全ドーパントの濃度が、該第２主要表面下ボディ物質位置から上方へ選択した第２垂直線に沿って該第２ＦＥＴの何れかのＳ／Ｄゾーンを介して該ボディの上部表面へ移る場合に、１０未満の係数だけ増加する、方法。
【請求項４７】
請求項４５又は４６において、該ゲート電極を画定する動作が該第１導電型のドーパントを導入する動作の後に実施される方法。
【請求項４８】
請求項４５又は４６において、該第２導電型のドーパントを導入する動作が該ゲート電極を画定する動作の後に実施される方法。
【請求項４９】
請求項４５又は４６において、該第２導電型のドーパントを導入する動作が、主要部分と、該主要部分に横方向に連続し且つそのＦＥＴのゲート電極下側を横方向に延在する一層軽度にドープした横方向延長部と、を有する各ＦＥＴの各Ｓ／Ｄゾーンの形成を行わせ、本構成体の製造完了後に、各ＦＥＴのチャンネルゾーンが該ボディの上部表面に沿ってのその横方向延長部によって終端されている方法。
【請求項５０】
請求項４５又は４６において、更に、該第１導電型の付加的なドーパントを該半導体ボディ内に導入して各番号付けしたボディ物質領域のポケット部分を同じ番号付けしたＦＥＴの第１Ｓ／Ｄゾーンに沿ってそのチャンネルゾーン内に延在させ且つそのボディ物質領域の横方向に隣接した物質よりも一層高度にドープさせる、方法。
【請求項５１】
請求項５０において、本構成体の製造完了後に、該第１ＦＥＴのポケット部分がそのチャンネルゾーンをそのＳ／Ｄゾーンに関して非対称的であるようにさせる方法。
【請求項５２】
請求項５０において、該第１導電型の付加的なドーパントを導入する動作が、該第２ボディ物質領域の別のポケット部分を該第２ＦＥＴの第２Ｓ／Ｄゾーンに沿ってそのチャンネルゾーン内に延在させ且つ該第２ボディ物質領域の横方向に隣接した物質よりも一層高度にドープされているものとさせる、方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
ウエル領域３６は、Ｐ型ＡＰＴドーパントの最大濃度の深さより下側の深さにおいて最大濃度に到達するＰ型ウエルドーパントでＩＧＦＥＴ２０をイオン注入することによって画定される。Ｐ型ウエルドーパントの最大濃度はＰ型ＡＰＴドーパントの最大濃度よりも幾分大きいものであるが、全Ｐ型ドーパントの垂直プロフィルは最大ウエルドーパント濃度の位置から主要Ｓ／Ｄ部分２６Ｍ又は２８Ｍに至るまで比較的平坦である。特に、全Ｐ型ドーパントの濃度ＮＴは、最大ウエルドーパント濃度の位置から主要Ｓ／Ｄ部分２６Ｍ又は２８Ｍに至るまで５倍よりもかなり小さく減少する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
米国特許第６，５４８，８４２Ｂ１号は、主要Ｓ／Ｄ部分２６Ｍ又は２８Ｍを介しての上述した垂直線に沿ってのＰ型ドーパントプロフィルはＡＰＴ及びウエルドーパントの最大濃度の深さの間の深さにおける最大濃度に到達する付加的なＰ型ドーパントを注入することによって更に平坦化させることが可能であることを開示している。この状態は、ＩＧＦＥＴ２０のこの様な変形例に対して図３ｂにおいて例示されており、その場合に、曲線セグメント５８”はこの更なるＰ型ドーパントによって発生される変形を表している。図３ｂにおいて、この更なるＰ型ドーパントの最大濃度はＡＰＴの最大濃度とウエルドーパントの最大濃度との間に存在している。従って、全Ｐ型ドーパントの濃度ＮＴは最大ウエルドーパント濃度の位置から部分２６Ｍ又は２８Ｍへ移動する間に５倍よりもかなり少なく減少している。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
米国特許第６，０７８，０８２号及び第６，１２７，７００号（両方共Bulucea）は、非対称チャンネルゾーンであるが、米国特許第６，５４８，８４２Ｂ１号の発明であるＩＧＦＥＴにおいて使用されているものと異なる垂直ドーパント濃度を具備しているＩＧＦＥＴを記載している。非対称チャンネルゾーンを持ったＩＧＦＥＴは、（ａ）Buti et al.、「信頼性及び性能のための非対称ハローソースゴールドドレイン（ＨＳ−ゴールド）深０．５ミクロン未満Ｎ−ＭＯＳＦＥＴデザイン（Asymmetrical Halo Source GOLD drain (HS-GOD) Deep Sub-half Micron n-MOSFET Design for Reliability and Performance）」、IEDM Tech. Dig., 3-6 Dec. 1989, pp.26.2.1-26.2.4、（ｂ）Chai et al.、「ＲＦワイアレス適用のための勾配付きチャンネルＣＭＯＳ（ＧＣＭＯＳ）及び準自己整合型（ＱＳＡ）ＮＰＮを特徴とする費用効果的な０．２５μｍＬｅｆｆＢｉＣＭＯＳ技術（A Cost-Effective 0.25 μm Leff BiCMOS Technology Featuring Graded-Channel CMOS (GCMOS) and a Quasi-Self-Aligned (QSA) NPN for RF Wireless Applications）」、Procs. 2000 Bipolar/BiCMOS Cires. And Tech. Meeting. 24-26 Sep. 2000, pp. 110-113、（ｃ）Cheng et al.、「高速１．０Ｖ未満電源ディープサブミクロンＣＭＯＳ用のチャンネルエンジニアリング（Channel Engineering for High Speed Sub-1.0 V Power Supply Deep Submicron CMOS）」、1999 Symp. VLSI Tech., Dig. Tech. Paps., 14-16 June 1999, pp. 69-70、（ｄ）Deshpande et al.、「システム・オン・チップ適用に対するディープサブミクロンＣＭＯＳ技術におけるアナログ装置デザイン用のチャンネルエンジニアリング（Channel Engineering for Analog Device Design in Deep Submicron CMOS Technolgy for System on Chip Applications）」、IEEE Trans. Elec. Devs., Sep. 2002, pp. 1558-1565、（ｅ）Hiroki et al.、「非対称チャンネルプロフィルを具備する高性能０．１μｍＭＯＳＦＥＴ（A High Performance 0.1 μm MOSFET with Asymmetric Channel Profile）」、IEDM Tech. Dig., Dec. 1995, p. 17.7.1-17.7.4、（ｆ）Lamey et al.、「ワイアレス適用のためのＲＦ勾配付きチャンネルＣＭＯＳプロセスの製造能力の改善（Improving Manufacturability of an RF Graded Channel CMOS Process for Wireless Applications）」、SPIE Conf. Microelec. Dev. Tech. II, Sep. 1998, pp. 147-155、（ｇ）Ma et al.、「高性能低電圧ＤＳＰ適用のための勾配付きチャンネルＭＯＳＦＥＴ（ＧＣＭＯＳＦＥＴ）（Graded-Channel MOSFET (GCMOSFET) for High Performance, Low Voltage DSP Applications）」、IEEE Trans. VLSI SYSTs. Dig., Dec. 1997, pp. 352-358、（ｈ）Matsuki et al.、「０．２５ミクロン未満ＭＯＳＦＥＴ用横方向ドープ型チャンネル（ＬＤＣ）構造（Laterally-Doped Channel (LDC) Structure for Sub-Quarter Micron MOSFETs）」、191 Symp. VLSI Tech., Dig. Tech. Paps., 28-30 May 1991, pp. 113-114、及び（ｉ）Su et al.、「混合アナログ／デジタル適用のための高性能スケーラブルサブミクロンＭＯＳＦＥＴ（A High-Performance Scalable Submicron MOSFET for Mixed Analog/Digital Applications）」、IEDM Tech. Dig., Dec. 1991, pp. 367-370、等のその他の従来技術文献においても検討されている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【００４５】
通常、特定のチャンネル長がＩＧＦＥＴ動作の短チャンネルレジームと長チャンネルレジームとを分離するものではなく、又、一般的に、短チャンネルＩＧＦＥＴを長チャンネルＩＧＦＥＴから区別するものではない。短チャンネルＩＧＦＥＴ、即ち短チャンネルレジームで動作するＩＧＦＥＴは、単に、その特性が短チャンネル効果によって著しく影響されるＩＧＦＥＴである。長チャンネルＩＧＦＥＴ、即ち長チャンネルレジームで動作ウするＩＧＦＥＴは、短チャンネルＩＧＦＥＴの逆である。大まかに約０．４ｍｍのチャンネル長の値は、米国特許第６，５４８，８４２Ｂ１号における背景技術に対する短チャンネルレジームと長チャンネルレジームとの間の境界を構成するものであるが、長チャンネル／短チャンネルの境界は、ゲート誘電体厚さ、最小印刷可能特徴寸法、チャンネルゾーンドーパント濃度、及びソース／ドレイン・ボディ接合深さなどの種々の要因に依存してチャンネル長のより高い値又はより低い値において発生する場合がある。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
ソース１０２に沿ってのＰ＋ポケット部分１２０の存在は、チャンネルドーパント濃度に関して、チャンネルゾーン１０６を長手方向に、即ちチャンネル長の方向に、勾配を付けさせている。ソース側ポケット部分１２０の実質的な鏡像がドレイン１０４に沿って位置されていないので、チャンネルゾーン１０６は長手方向において非対称的にドーパントの勾配が付けられている。Ｐ＋ウエル部分１１６は、ドレイン１０４に沿って延在しているＰ−上部ボディ・物質残部１２４の下側に位置されている。Ｐ＋ウエル１１６とＰ−上部ボディ・物質残部１２４のこの形態は、ドレイン１０４の下側にあるボディ物質１０８の部分内の垂直ドーパントプロフィルをハイポアプラブトなものとさせている。即ち、Ｐ−型ドーパントの濃度は、ドレイン・ボディ接合１１２からＰ−上部ボディ・物質残部１２４を介して下方へ且つＰ＋ウエル１１６内へ行く場合に、通常、少なくとも１０倍だけ、著しく増加する。チャンネルゾーン１０６における長手方向に非対称なドーパント勾配と、ドレイン１０４の下側にあるボディ物質１０８の部分におけるドレイン１０４を介してのハイポアブラプトな垂直ドーパントプロフィルとの結合は、ＩＧＦＥＴ１００がパンチスルーを回避しながら非常に良好なアナログ特性を持つことを可能とさせる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００７１
【補正方法】変更
【補正の内容】
【００７１】
領域１０２，１０４，１０６下側のボディ物質部分内のＰ型ドーパントの最後の主要成分は、図８ａ，９ａにおいて曲線１２０’によって表されているＰ型ポケットドーパントである。該Ｐ型ポケットドーパントは、ソース１０２知った側のボディ物質１０８の部分及びチャンネルゾーン１０６の隣接した部分においてのみ実質的に存在している。ドレイン１０４下側のボディ物質１０８の部分に存在するＰ型ポケットドーパントの量は、基本的にゼロでるか、又は実質的に電気的には無意味である程度に低いものである。従って、ドレイン１０４下側のボディ物質１０８の部分内の全Ｐ型ポケットドーパントは、実質的に、図１０ａ内の垂直線１３６に沿って取られた曲線１１６’及び１２４’又は１１４’によって夫々表されているようにＰ型ウエル及びバックグラウンドドーパントのみからなる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００７７
【補正方法】変更
【補正の内容】
【００７７】
ソース１０２下のボディ物質１０８の部分内の正味のドーパントはＰ型ドーパントである。図８ｃは、ソース側ポケット部分１２０がウエル部分１１６と合流する図６の例に対する曲線セグメント１１６＊及び１２０＊の結合によって表されるように、ソース１０２下のボディ物質１０８の部分内の正味のドーパント濃度ＮＮがソース・ボディ接合１１０においてゼロへ降下する点を除いてソース１０２下のボディ物質１０８の部分内の正味のドーパントの濃度ＮＮがソース１０２下のボディ物質１０８の部分内の全Ｐ型ドーパントの濃度ＮＴと同様の態様で垂直方向に変化していることを示している。ポケット１２０の深さがソース１０２の深さを越える量などの種々の要因に依存して、このソース１０２下の垂直方向のドーパントプロフィルは、時々、通常ドレイン・ボディ接合１１２に沿っての寄生容量における減少より小さいものであるが、ソース・ボディ接合１１０に沿っての寄生容量を減少させる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００７８
【補正方法】変更
【補正の内容】
【００７８】
チャンネルゾーン１０６を介しての垂直線１３２及び１３４に沿ってのドーパント濃度ＮＩ、ＮＴ、ＮＮを取り扱う図９を簡単に参照すると、参照記号１２０’、１２０”、１２０＊の各々の後の括弧内のエントリである「１３２」は垂直線１３２に沿ってのドーパント濃度を表している。参照記号１２４’、１２４”、１２４＊の後の括弧内のエントリである「１３４」は垂直線１３４に沿ってのドーパント濃度を表している。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０１００
【補正方法】変更
【補正の内容】
【０１００】
図１６ａ及び１７ａは、（ａ）曲線１０２Ｍ’及び１０２Ｌ’が夫々主要ソース部分１０２Ｍ及び下部ソース部分１０２Ｌを形成するために使用されたＮ型ドーパントの垂直線１３０に沿っての濃度ＮＩを表しており、且つ（ｂ）曲線１０４Ｍ’及び１０４Ｌ’が夫々主要ドレイン部分１０４Ｍ及び下部ドレイン部分１０４Ｌを形成するために使用されたＮ型ドーパントの垂直線１３６に沿っての濃度ＮＩを表しているという点を除いて、図８ａ及び１０ａに夫々類似している。同様に、図１６ｂ及び１７ｂは、（ａ）線１３０に沿っての全Ｎ型ドーパントの濃度ＮＴがここでは夫々主要ソース部分１０２Ｍ及び下部ソース部分１０３Ｌに対応するセグメント１０２Ｍ”及び１０２Ｌ”から構成されている曲線１０２”によって表されており、且つ（ｂ）線１３６に沿っての全Ｎ型ドーパントの濃度ＮＴがここでは夫々主要ドレイン部分１０４Ｍ及び下部ドレイン部分１０４Ｌに対応するセグメント１０４Ｍ”及び１０４Ｌ”から構成されている曲線１０４”によって表されているという条件下において、図８ｂ及び１０ｂに夫々類似している。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１０１
【補正方法】変更
【補正の内容】
【０１０１】
図１６ｃ及び１７ｃは、（ａ）線１３０に沿ってのソース１０２内の正味ドーパント濃度ＮＮを表す曲線１０２＊がここでは主要ソース部分１０２Ｍ及び下部ソース部分１０２Ｌに夫々対応するセグメント１０２Ｍ＊及び１０２Ｌ＊で形成されており、且つ（ｂ）線１３６に沿ってのドレイン１０４内の正味ドーパント濃度ＮＮを表す曲線１０４＊がここでは主要ドレイン部分１０４Ｍ及び下部ドレイン部分１０４Ｌに夫々対応するセグメント１０４Ｍ＊及び１０４Ｌ＊で形成されているという条件下において、図８ｃ及び１０ｃに夫々類似している。付加的に、ＩＧＦＥＴ１６０のチャンネルゾーン１０６を介して垂直線１３２及び１３４に沿ってのドーパント濃度は、ＩＧＦＥＴ１００におけるものと実質的に同じである。従って、垂直線１３２及び１３４に沿っての図９に示した濃度ＮＩ、ＮＴ、ＮＮはＩＧＦＥＴ１６０に適用される。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１０３
【補正方法】変更
【補正の内容】
【０１０３】
図１８ａ〜１８ｃは、ポケット部分１２０がソース１０２及びドレイン１０４よりも上部半導体表面の下側においてより浅い深さに延在している非対称長ＮチャンネルＩＧＦＥＴ１００，１５０，１６０の夫々のバージョン１７０，１８０，１９０を例示している。ソース１−２及びドレイン１０４が、夫々、ソース延長部１０２Ｅ及びドレイン延長部１０４Ｅｗｏほうがんしている長ＮチャンネルＩＧＦＥＴ１８０又は１９０の場合には、ポケット部分１２０は延長部１０２Ｅ及び１０４Ｅよりも該上部半導体表面下側に一層大きな深さへ延在する。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１２４
【補正方法】変更
【補正の内容】
【０１２４】
ＩＧＦＥＴ１００Ｖのソース１０２とドレイン１０４との下側のボディ物質部分１０８内のＰ型ドーパントは、図２３ａ，２４ａにおいて曲線１１６’及び１９８’によって夫々示されているように主にウエルドーパント及び補償用ドーパントから構成されており、且つ、ソース１０２の場合には、図２３ａにおいて曲線１２０’で示されているように、ポケットドーパントからも構成されている。図２３ａ，２４ａにおける曲線１９８’の変化は、Ｐ型補償用ドーパントの濃度ＮＩがソース１０２及びドレイン１０４の底部近くで最大値に到達することを示している。この最大値は図２３ａ，２４ａの特定の例におけるＮ型バックグラウンドドーパントの濃度ＮＩの４〜９倍である。図２３ａ，２４ａの例におけるＰ型補償用ドーパントの濃度ＮＩはウエル部分１１６内の最大Ｐ型ドーパント濃度の深さｙＷよりも小さな或る深さにおいて基本的にゼロへ降下する。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１５７
【補正方法】変更
【補正の内容】
【０１５７】
ゲート誘電体層３６６がチャンネルゾーン３４６の上側に存在している。ゲート電極３６８がチャンネルゾーン３４６上方でゲート誘電体層３６６上に位置されている。ゲート電極３６８は主に部分的に各Ｓ／Ｄ延長部３４２Ｅ又は３４４Ｅにわたって延在している。図２９の例においては、ゲート電極３６８は非常に高度にドープしたＰ型ポリシリコンから構成されている。一対の電気的絶縁性の側壁スペーサ３７０及び３７２がＰ＋＋ゲート電極３６８の両側の横側側壁に沿って位置されている。メタルシリサイド層３７４，３７６，３７８が、夫々、Ｓ／Ｄゾーン３４２及び３４４及びゲート電極３６８に沿って位置されている。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０１５８
【補正方法】変更
【補正の内容】
【０１５８】
ＩＧＦＥＴ２１０，２２０，２３０，２４０のゲート誘電体層１２６，２８６，３２６，３６６は、典型的に、主に、シリコン酸化物から構成されているが、シリコンオキシナイトライド又は／及びその他の高誘電率の誘電体物質から構成することが可能である。誘電体層１２６，２８６，３２６，３６６の厚さは通常２〜８ｎｍであり、好適には、３〜５ｎｍであり、典型的には、１．８Ｖレンジにわたる動作の場合３．５ｎｍである。誘電体層厚さは、一層高い電圧レンジにわたる動作に対しては適切に増加され、又は一層低い電圧レンジにわたる動作に対しては適切に減少される。側壁スペーサ２５０，２５２，２９０，２９２，３３０，３３２，３７０，３７２があらかた凸の斜面を具備する直角三角形のような形状として図２９中に例示されているが、その他の形状を有することも可能である。シリサイド層２５４，２５６，２５８，２９４，２９６，２９８，３３４，３３６，３３８，３７４，３７６，３７８は、典型的に、コバルトシリサイドから構成されている。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】０１６５
【補正方法】変更
【補正の内容】
【０１６５】
ＩＧＦＥＴ２１０及び２２０夫々のハローポケット部分１２０及び２８０は、勿論、代替的に、夫々のソース１０２及び２６２よりも上部半導体表面下側の一層深くに延在することが可能である。ＩＧＦＥＴ２１０は図１３のＩＧＦＥＴ１５０を実現し、一方ＩＧＦＥＴ２２０はＩＧＦＥＴ１５０ＶのＰチャンネルバージョンを実現する。ＮチャンネルＩＧＦＥＴ２３０のハローポケット部分３２０及び３２２は、図４０のコンピュータシミュレーションした参照短チャンネル構成体Ｂにおいて以下に発生する如く、Ｓ／Ｄゾーン３０２及び３０４よりも上部半導体表面下側に一層深く延在することが可能である。ＰチャンネルＩＧＦＥＴ２４０のハローポケット部分３６０及び３６２は、同様に、Ｓ／Ｄゾーン３４０及び３４２よりも上部半導体表面下側に一層深くに延在する場合がある。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】０１９０
【補正方法】変更
【補正の内容】
【０１９０】
ＩＧＦＥＴ２１０用のＰ＋ポケット部分１２０に対する意図した位置のほぼ上方に開口を具備するホトレジストマスク４１８を誘電体層４１４及び４１６の上に形成する。図３１ｊを参照すると良い。ホトレジストマスク４１８はプリカーサーゲート電極１２８Ｐに対して臨界的に整合される。ボロン種からなるＰ型ポケットドーパントを中程度のドーズ量で角度を付けた態様で表面誘電体層４１６の被覆されていない部分を介して且つ下側のモノシリコン内にイオン注入させてＩＧＦＥＴ２１０用のＰ＋プリカーサーポケット部分１２０Ｐを画定する。該Ｐ型ポケット注入は、通常、垂線に対して２つの反対の傾斜角度で実施される。代替的に、該Ｐ型ポケット注入は単一の傾斜角度で実施することも可能である。ホトレジスト４１８を除去する。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】０１９４
【補正方法】変更
【補正の内容】
【０１９４】
島状部２０４及び２０８上方に開口を具備するホトレジストマスク４２６を図３１ｎに図示した如くに誘電体層４１４及び４１６上に形成する。ボロン種からなるＰ型ソース／ドレイン延長部ドーパントを高度のドーズ量で表面誘電体４１６の被覆されていない部分を介して且つ下側のモノシリコン内へイオン注入させて（ａ）ＩＧＦＥＴ２２０用のＰ＋プリカーサーソース延長部２６２ＥＰ、（ｂ）ＩＧＦＥＴ２２０用の別のＰ＋プリカーサードレイン延長部２６４ＥＰ、及び（ｃ）ＩＧＦＥＴ２４０用の一対の横方向に分離されたＰ＋Ｓ／Ｄ延長部３４２ＥＰ及び３４４ＥＰを画定する。ホトレジスト４２６を除去する。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】０１９７
【補正方法】変更
【補正の内容】
【０１９７】
図３１のプロセスの残部において、各処理段階における相補的ＩＧＦＥＴ構成体を一対の図「３１ｚ．１」及び「３１ｚ．２」で例示しており、尚「ｚ」は「ｐ」から「ｒ」へ変化する文字である。各図３１ｚ．１は非対称ＩＧＦＥＴ２１０及び２２０を作成するために行われる処理を例示しており、一方、各図３１ｚ．２は対称ＩＧＦＥＴ２３０及び２４０を作成するために同時的に行われる処理を例示している。各対の図３１ｚ．１及び３１ｚ．２は、説明の便宜上、以下においては集約的に「図３１ｚ」として言及する。例えば、図３１ｐ−１及び３１ｐ−２は集約的に「図３１ｐ」として言及する。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】０２１４
【補正方法】変更
【補正の内容】
【０２１４】
この付加的なプロセス修正は、Ｐ＋＋主要Ｓ／Ｄ部分２６２Ｍ及び２６４Ｍをイオン注入する場合に使用するためにホトレジストマスク４３６を所定の位置に配置させた図３１ｒの段階で開始する。ボロン種からなるＰ型下部ソース／ドレインドーパントを高いドーズ量で表面誘電体層４３２の被覆されていない部分を介して且つ下側のモノシリコン内にイオン注入させてＩＧＦＥＴ２２０の変形例に対する２つのＰ＋下部Ｓ／Ｄ部分を画定する。該Ｐ＋下部ソース／ドレイン注入は、Ｐ＋＋主要ソース／ドレイン注入の前か又は後に実施することが可能である。１例においては、該Ｐ型下部ソース／ドレインドーパントは元素ボロンから構成されており、一方、Ｐ型主要ソース／ドレインドーパントはボロンジフルオライドから構成されている。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】０２２５
【補正方法】変更
【補正の内容】
【０２２５】
図３３のプロセス変更は、図３３ａとして繰り返されている図３１ｂの構成体で開始する。スクリーン酸化物層４０２が図３３ａの段階においてエピタキシャル層１１４Ｐの上部表面に沿って形成されている。然しながら、島状部２０２，２０４，２０６，２０８のいずれかの中へのイオン注入は未だに行われていない。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】０２２８
【補正方法】変更
【補正の内容】
【０２２８】
以下に更に説明する如く、プリカーサーＮ＋ウエル部分２７６Ｐを画定するために使用したＮ型ウエルドーパントのより多くのものが、図３３の代替例を使用するために修正されて図３１の製造プロセスにおける後のステップ期間中にＰ−部分２７８Ｑ内に上方に拡散する。図３２の代替例において発生することと同様に、図３３の代替例におけるＮ型ウエルドーパントの全上方拡散部分は、Ｎ型ウエルドーピングステップの後に著しくＰ型又は／及びＮ型ドーピングに露呈されることの無いそのＰ−物質の全てが製造プロセスの終りまでにＮ型の導電型へ変換されるような態様で、島状部２０４の全体にわたり分布されることとなる。重要なことであるが、図３３ｃの段階においてそれが存在するようなプリカーサーＮ−上部ボディ物質部分２７８Ｐを画定するためのＮ型ウエルドーパントの部分的上方拡散は、Ｐ型ウエルドーパント、又はＡＰＴ、ポケット、ハロー、及びソース／ドレインドーパントのいずれかに影響を与えること無しに行われる。何故ならば、これらのドーパントを半導体構成体内に導入するステップは未だに実施されていないからである。従って、製造プロセスにおけるこの点においてＮ型ウエル注入を実施することは、Ｐ型ウエルドーパント、又はＡＰＴ、ポケット、ハロー、及びソース／ドレインドーパントのいずれかの不所望な拡散を発生すること無しに、他の（後の）Ｐ型又は／及びＮ型ドーピングに露呈されることの無い島状部２０４のＰ−物質の全てが究極的にＮ型の導電型へ変換されることを確保することを助ける。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】０２５０
【補正方法】変更
【補正の内容】
【０２５０】
次に、ＰチャンネルＩＧＦＥＴ２２０Ｕのチャンネルゾーン２６６を介して垂直線１３２Ｕ及び１３４Ｕに沿ってのドーパント濃度ＮＩ、ＮＴ、ＮＮを取り扱う図３７を考察する。参照番号２８０’，２８０”，２８０＊の各々の後の括弧書き部分「１３２Ｕ」は垂直線１３２Ｕに沿ってのドーパント濃度を表している。参照番号３９４’，３９４”，３９４＊の各々の後の括弧書き部分「１３４Ｕ」は垂直線１３４Ｕに沿ってのドーパント濃度を表している。Ｎ＋ポケット部分２８０内のＮ型ドーパントは、（ａ）図３７ａにおいてドーパント濃度曲線２８０’で表されるＮ型ポケットドーパントにより構成されるメジャー（major）部分、及び（ｂ）図３７ａ中にドーパント濃度曲線２７６’で表されるＮ型ウエルドーパントの上方拡散部分によって構成されるマイナー（minor）部分から構成されている。Ｎ−上部ボディ物質残部３９４におけるＮ型ドーパントは、実質的に、Ｎ型ウエルドーパントの上方拡散部分からもっぱら構成されている。Ｎ−ボディ物質残部３９４におけるＮ型ウエルドーパントの上方拡散部分の濃度ＮＩは、図３７ａ中のＮ型ウエルドーパント濃度曲線２７６’の一部３９４’によって表されている。図３７ｂ及び３７ｃ中の夫々のドーパント濃度曲線２７６”及び２７６＊の部分３９４”及び３９４＊は、同様に、夫々、Ｎ−ボディ物質残部３９４における全ドーパント濃度ＮＴ及び正味ドーパント濃度ＮＮを表している。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】０３４０
【補正方法】変更
【補正の内容】
【０３４０】
【数１９】
2011519469.tif 000001
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】０３４７
【補正方法】変更
【補正の内容】
【０３４７】
本発明ＮチャンネルＩＧＦＥＴ１００，１４０，１５０，１６０，１７０，１８０，１９０，２１０，１００Ｖ，１４０Ｖ，１５０Ｖ，１６０Ｖ，１７０Ｖ，１８０Ｖ又は１９０Ｖにおけるドレイン・ボディ接合１１２に沿っての寄生ドレイン対ボディ容量ＣＤＢは、図５４におけるハイポアブラプト接合プロフィル曲線４５０に対応する曲線４６０によって図５５において表されているようにエリアルデプリション容量Ｃｄａにほぼ比例する。図５５が示すように、デプリション容量Ｃｄａは、（ａ）図５４におけるアブラプト接合プロフィル（平坦）曲線４５２に対応する曲線４６２に対するか、又は（ｂ）図５４中のハイパーアブラプト接合プロフィル曲線４５４に対応する曲線４６４に対する、よりも曲線４６０に対して一層低い。従って、各ＩＧＦＥＴ１００，１４０，１５０，１６０，１７０，１８０，１９０，２１０，１００Ｖ，１４０Ｖ，１５０Ｖ，１６０Ｖ，１７０Ｖ，１８０Ｖ又は１９０Ｖにおけるドレイン・ボディ接合１１２下側のハイポアブラプトな垂直方向のドーパントプロフィルはそのドレイン対ボディ容量ＣＤＢを減少させる。同じことが本発明ＰチャンネルＩＧＦＥＴ２２０，２２０Ｕ又は２２０Ｖにおけるドレイン２６４の底部に沿っての容量ＣＤＢに適用される。寄生ソース対ボディ容量ＣＳＢも通常減少され、特にソース１０２がポケット部分１２０よりも上部半導体表面下側に一層深くに延在するＮチャンネルＩＧＦＥＴ１７０，１８０，１９０，１７０Ｖ，１８０Ｖ，１９０Ｖにおいてそうである。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】０３４８
【補正方法】変更
【補正の内容】
【０３４８】
更に、図５４におけるハイポアブラプト接合プロフィル曲線４５０に対応する曲線４６０に対するエリアルデプリション容量Ｃｄａは、図５５中の曲線４６０を曲線４６２及び４６４と比較することによって示されるように曲線４６２又は４６４よりも逆電圧ＶＲと共に一層ゆっくりと変化する。従って、各本発明ＩＧＦＥＴ１００，１４０，１５０，１６０，１７０，１８０，１９０，２１０，１００Ｖ，１４０Ｖ，１５０Ｖ，１６０Ｖ，１７０Ｖ，１８０Ｖ，１９０Ｖ，２２０，２２０Ｕ又は２２０Ｖにおける寄生ドレイン対ボディ容量ＣＤＢは逆電圧ＶＲで減少された変化を有している。このことは、容量ＣＤＢにおける変化を考慮するために必要な補償がより少ないので、有益的である。同じことがソース対ボディ容量ＣＳＢに対して適用され、特に、ＩＧＦＥＴ１７０，１８０，１９０，１７０Ｖ，１８０Ｖ，１９０Ｖにおいてそうである。
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】０３４９
【補正方法】変更
【補正の内容】
【０３４９】
ドレイン１０４及び２６４下側のハイポアブラプトなドーパントプロフィルを更に検査する上で、ＰＮ接合の一層軽度にドープされている側に沿っての半導体物質の正味ドーパント濃度ＮＢが、該ＰＮ接合に沿っての寄生容量に影響を与えるために該接合に十分に近い選択した距離において第１ドーパント濃度値から一層高い第２ドーパント濃度値へ階段（ステップ）変化をするハイポアブラプトな接合プロフィルの極端な例について検討する。この例は図５６中においてモデル化されており、それはどのようにして正味ドーパント濃度ＮＢが接合からの距離ｙと共に変化するかを例示している。
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】０３７７
【補正方法】変更
【補正の内容】
【０３７７】
後に図３１ｑの段階において、ホトレジストマスク４３４を、ＩＧＦＥＴ４８０のドレイン１０４用の位置の上方を延在するが、ＩＧＦＥＴ４８０の主要ソース部分１０２Ｍ用の位置の上方に開口を有する形態とさせる。ホトレジスト４３４はＩＧＦＥＴ４８０のプリカーサーゲート電極１２８Ｐに臨界的に整合される。Ｎ型主要ソース／ドレイン注入を図３１ｑに関連して概略的に上述した如くに実施し、その後にホトレジスト４３４を除去する。ホトレジスト４２２はＩＧＦＥＴ４８０のドレイン１０４用の位置をマスクするので、主要ソース部分１０２Ｍは未だにドレイン１０４を画定すること無しにＩＧＦＥＴ４８０に対して画定される。主要ソースゾーン１０２Ｍ外側のプリカーサーソース延長部１０２ＥＰの部分はソース延長部１０２Ｅを構成する。ＩＧＦＥＴ４８０のプリカーサーゲート電極１２８Ｐの一部を該注入期間中に露出させるので、Ｎ型主要ソース／ドレインドーパントもその電極１２８Ｐの露出された部分に入る。
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】０３７８
【補正方法】変更
【補正の内容】
【０３７８】
ＩＧＦＥＴ４８０のソース１０２に対する意図した位置上方に開口を具備する付加的なホトレジストマスク（不図示）を、ＩＧＦＥＴ４８０用の誘電体層４３０及び４３２及びゲート側壁スペーサ２５２、ＩＧＦＥＴ２１０用のゲート側壁スペーサ２５０及び２５２、及びゲート側壁スペーサ２９０，２９２，３３０，３３４，３７０，３７２の上に形成する。該付加的なホトレジストはＩＧＦＥＴ４８０のプリカーサーゲート電極１２８Ｐに対して臨界的に整合される。Ｎ型ドレインドーパントを表面誘電体層４３２の露出した部分を介して且つその下側のモノシリコン内に非常に高いドーズ量でイオン注入してＩＧＦＥＴ４８０のＮ＋＋ドレイン１０４を画定する。ＩＧＦＥＴ４８０のドレイン１０４を画定するために使用されるＮ型ドレインドーパントのドーズ量は非常に高いものであるが、Ｎ型ドレインドーパントのドーズ量はＩＧＦＥＴ４８０の主要ソースゾーン１０２Ｍを画定するために使用されるＮ型主要ソース／ドレインドーパントの非常に高いドーズ量よりも一層少ない。従って、ＩＧＦＥＴ４８０のドレイン１０４はその主要ソース部分１０２Ｍよりも一層軽度にドープされている。
【手続補正３０】
【補正対象書類名】明細書
【補正対象項目名】０３７９
【補正方法】変更
【補正の内容】
【０３７９】
ＩＧＦＥＴ４８０用のＮ型ドレイン注入は、そのドレイン１０４がその主要ソース部分１０２Ｍ及びそのプリカーサーソース延長部１０２ＥＰの両方よりも上部半導体表面下側に一層深くに延在するような条件下で実施される。例えば、ＩＧＦＥＴ４８０用のＮ型主要ソース／ドレイン注入及びＮ型ドレイン注入は同じＮ型ドーパント、砒素又はアンチモンのいずれか、で実施することが可能である。この場合に、ＩＧＦＥＴ４８０用のＮ型ドレイン注入はＮ型主要ソース／ドレイン注入よりも一層高い注入エネルギにおいて実施される。代替的に、これら２つの注入は、ＩＧＦＥＴ４８０のＮ型ドレインドーパントがＮ型主要ソース／ドレインドーパントよりも一層低い分子量のものである異なるＮ型ドーパントを使用して実施することが可能である。１例において、砒素は主要ソース／ドレインドーパントであり、一方燐がＩＧＦＥＴ４８０のＮ型ドレインドーパントである。注入エネルギは、最初の場合におけるよりもこの代替例においては互いに一層近いものである。然しながら、両方の場合において、Ｎ型ドレインドーパントのレンジはＮ型主要ソース／ドレインドーパントのレンジよりも一層大きい。該付加的ホトレジストはＩＧＦＥＴ４８０用のＮ型ドレイン注入の後に除去される。
【手続補正３１】
【補正対象書類名】明細書
【補正対象項目名】０３８６
【補正方法】変更
【補正の内容】
【０３８６】
島状部２０２は該モノシリコンに長ＮチャンネルＩＧＦＥＴ２１０の変形例２１０Ｗを与える。長ＮチャンネルＩＧＦＥＴ２１０Ｗのソース１０２及びドレイン１０４は、軽度にドープした下部部分４８８と、Ｐ＋ウエル部分１１６と、上部部分４９０とから構成されるＰ型ボディ物質１０８のチャンネル部分によって分離されている。Ｐ−下部ボディ物質部分４８８及びＰ型上部ボディ物質部分４９０は、夫々、ＩＧＦＥＴ２１０のＰ−下部ボディ物質部分１１４及びＰ型上部ボディ物質部分１１８に対応している。ＩＧＦＥＴ２１０Ｗの上部ボディ物質部分４９０は、ソースと接触するＰ＋ポケット部分１２０と、ＩＧＦＥＴ２１０のＰ−上部ボディ物質残部１２４に対応する軽度にドープしたＰ型残部４９２とから構成されている。ＩＧＦＥＴ２１０Ｗの島状部２０２における下部Ｎ型バックグラウンド濃度上への低Ｐ型バックグラウンドドーパント濃度の賦課に起因して、各領域４８８又は４９２のバルクにおける正味ドーパント濃度ＮＮがおおよそＰ型及びＮ型バックグラウンドドーパント濃度の間の差異である。
【手続補正３２】
【補正対象書類名】明細書
【補正対象項目名】０３８８
【補正方法】変更
【補正の内容】
【０３８８】
島状部２０４は、長ＰチャンネルＩＧＦＥＴ２２０の変形例２２０Ｗ用のモノシリコンを与える。長ＰチャンネルＩＧＦＥＴ２２０Ｗのソース２６２及び２６４は、軽度にドープした下部部分４９４と、Ｎ＋ウエル部分２７６と、ＩＧＦＥＴ２２０のＮ型上部ボディ物質部分２７８に対応する上部部分４９６とからなるＮ型ボディ物質２６８のチャンネル部分によって分離されている。ＩＧＦＥＴ２２０Ｗの上部ボディ物質部分４９６は、ソースと接触するＮ＋ポケット部分２８０と、ＩＧＦＥＴ２２０のＮ−上部ボディ物質残部２８４に対応する軽度にドープしたＮ型残部４９８とから構成されている。ＩＧＦＥＴ２２０と異なり、ＩＧＦＥＴ２２０Ｗは、低Ｐ型バックグラウンドドーパント濃度を有するものではなく、且つ上部ボディ物質部分４９６の全てがＮ型の導電型であることを確保するためにＮ型補償用ドーパントを使用するものでもない。各領域４９４又は４９８のバルクにおける正味ドーパント濃度ＮＮは単純にＮ型バックグランドドーパント濃度である。
【手続補正３３】
【補正対象書類名】明細書
【補正対象項目名】０４０７
【補正方法】変更
【補正の内容】
【０４０７】
ＩＧＦＥＴ５００又は５１０のソース１０２下側の垂直ドーパント分布に注目すると、図６９ａ中の曲線セグメント５０２’及び１２４’は図７１ａにおけるものと実質的に同じ形状を有している。曲線１０２’が図８９ａ中に現れているが、ソース１０２下側のボディ物質部分１０８内の全Ｐ型ドーパントは、夫々濃度ＮＢ０及びＮＢ１にある下部及び上部Ｐ型ドーパントから構成されている。何故ならば、Ｐ型ポケット部分１２０は図６８ａ及び６８ｂの例においてはソース１０２よりも一層浅いからである。図６９ｂ中のソース深さｙＳよりも一層大きな深さにある結合した曲線セグメント５０２”及び１２４”の部分は、図７１ｂにおけるドレイン深さｙＤよりも一層大きな深さにある結合した曲線セグメント５０２”／１２４”の部分と実質的に同じ形状となっている。従って、ソース１０２下側のボディ物質部分１０８における全Ｐ型ドーパントの濃度ＮＴは、ドレイン１０４下側のボディ物質部分１０８内の全Ｐ型ドーパントの濃度ＮＴと大方同じ態様でハイポアブラプト的に変化している。従って、ソース・ボディ接合１１０に沿っての寄生容量もＩＧＦＥＴ５００又は５１０のアナログ性能を更に向上させるために減少されている。
【手続補正３４】
【補正対象書類名】明細書
【補正対象項目名】０４１４
【補正方法】変更
【補正の内容】
【０４１４】
ボディ物質５６８は＜１００＞Ｎ型モノシリコンで形成されている。Ｎ型ボディ物質５６８の表面下部分５７２がＰ−下部半導体層５５０にわたり且つ表面下絶縁層５１２における開口を介して延在して半導体層５５０と共に横方向ＰＮ接合５７６を形成している。表面下ボディ物質部分５７２は，又、ＩＧＦＥＴ５３０のＰ＋表面下ボディ物質部分５０２と共に垂直ＰＮ接合５７８を形成している。逆バイアスがＰＮ接合５７８を横断して印加されてＩＧＦＥＴ５３０と５４０とを互いに分離させる。
【手続補正３５】
【補正対象書類名】明細書
【補正対象項目名】０４２５
【補正方法】変更
【補正の内容】
【０４２５】
ゲート誘電体層１２６及び５８６を、夫々、ＩＧＦＥＴ５３０用のＰ型表面隣接ボディ物質部分５０４及びＩＧＦＥＴ５４０用のＮ型表面隣接ボディ物質部分５７４に対するプリカーサーの露出（上部）方面に沿って形成する。ゲート誘電体層１２６及び５８６上に夫々ゲート電極１２８及び５８８を形成する。表面隣接ボディ物質部分５０４へのプリカーサー内にＮ＋＋ソース１０２、Ｎ＋＋ドレイン１０４、Ｐ＋ポケット部分１２０を形成する。ボディ物質部分５０４へのＰ型プリカーサーの残りの部分は実質的にＩＧＦＥＴ５３０用の部分５０４を構成する。同様に、Ｎ型表面隣接ボディ物質部分５７４へのプリカーサー内にＰ＋＋ソース５６２、Ｐ＋＋ドレイン５６４、Ｎ＋ポケット部分５８０を形成する。Ｎ型表面隣接ボディ物質部分５７４へのプリカーサーの残りの部分は、同様に、実質的にＩＧＦＥＴ５４０用の部分５７４を構成する。ゲート電極１２８及び５８８、Ｎ＋＋ソース１０２、Ｎ＋＋ドレイン１０４、Ｐ＋ポケット部分１２０、Ｐ＋＋Ｓ／Ｄゾーン５６２及び５６４、Ｎ＋ポケット部分５８０を形成する場合に関与する操作は種々の順番で実施することが可能である。
【手続補正３６】
【補正対象書類名】図面
【補正対象項目名】図３１ｅ
【補正方法】変更
【補正の内容】
【図３１ｅ】
2011519469.tif 000002
【手続補正３７】
【補正対象書類名】図面
【補正対象項目名】図３６ａ
【補正方法】変更
【補正の内容】
【図３６ａ】
2011519469.tif 000003
【手続補正３８】
【補正対象書類名】図面
【補正対象項目名】図３６ｂ
【補正方法】変更
【補正の内容】
【図３６ｂ】
2011519469.tif 000004
【手続補正３９】
【補正対象書類名】図面
【補正対象項目名】図３６ｃ
【補正方法】変更
【補正の内容】
【図３６ｃ】
2011519469.tif 000005
【手続補正４０】
【補正対象書類名】図面
【補正対象項目名】図３７ａ
【補正方法】変更
【補正の内容】
【図３７ａ】
2011519469.tif 000006
【手続補正４１】
【補正対象書類名】図面
【補正対象項目名】図３７ｂ
【補正方法】変更
【補正の内容】
【図３７ｂ】
2011519469.tif 000007
【手続補正４２】
【補正対象書類名】図面
【補正対象項目名】図３７ｃ
【補正方法】変更
【補正の内容】
【図３７ｃ】
2011519469.tif 000008
【手続補正４３】
【補正対象書類名】図面
【補正対象項目名】図３８ａ
【補正方法】変更
【補正の内容】
【図３８ａ】
2011519469.tif 000009
【手続補正４４】
【補正対象書類名】図面
【補正対象項目名】図３８ｂ
【補正方法】変更
【補正の内容】
【図３８ｂ】
2011519469.tif 000010
【手続補正４５】
【補正対象書類名】図面
【補正対象項目名】図３８ｃ
【補正方法】変更
【補正の内容】
【図３８ｃ】
2011519469.tif 000011
【手続補正４６】
【補正対象書類名】図面
【補正対象項目名】図３９
【補正方法】変更
【補正の内容】
【図３９】
2011519469.tif 000012