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　特願２００２−　２３９１６「フラッシュメモリ装置」拒絶査定不服審判事件〔平成１５年　５月３０日出願公開、特開２００３−１５７６９０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１４年１月３１日（パリ条約による優先権主張　２００１年１１月２３日、大韓民国）の特許出願であって、平成２０年２月１９日付けの拒絶理由通知に対して同年５月２３日に意見書が提出されるとともに、同日付けで手続補正がなされたが、同年９月１８日付けで拒絶査定がなされた。
　そして、これに対して同年１２月２２日に拒絶査定不服審判の請求がなされるとともに同日付けで手続補正がなされ、その後、平成２２年４月１４日付けで審尋がなされ、同年７月１６日に回答書が提出された。
　
２．平成２０年１２月２２日付けの手続補正について
（１）補正の内容
　平成２０年１２月２２日付けの手続補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜４を、補正後の特許請求の範囲の請求項１〜４と補正するとともに、発明の詳細な説明の補正を行うものであって、補正前後の請求項１〜４は各々以下のとおりである。 
　（補正前） 
　「【請求項１】　複数のメモリセルからなるメモリセルアレイと、
　前記メモリセルアレイの各ワードラインに接続された複数のダミーセルからなるダミーセルアレイと、
　前記ダミーセルアレイのビットラインに所定の電圧を供給するための負荷手段と、
　前記ダミーセルアレイのビットラインの電位を検出するとともに、前記ダミーセルアレイのダミーセルがプログラム状態にあるのに対応して前記ダミーセルアレイのビットラインの電位をバッファするためのレベル検出器と、
　アドレス信号に基づいて前記ダミーセルアレイ及び前記メモリセルアレイの所定のワードラインを選択するためのローデコーダと、
　前記アドレス信号に基づいて前記メモリセルアレイの所定のビットラインを選択するためのカラムデコーダと、
　前記レベル検出器の出力信号に基づいてイネーブルされ、前記メモリセルアレイの所定のセルの状態データと基準セルの状態データとを比較するためのセンス増幅器と、
　を含み、
　前記レベル検出器は、前記ダミーセルアレイのビットラインの電位をバッファするための偶数のインバータが直列連結されて構成されるバッファ手段を含んでなることを特徴とするフラッシュメモリ装置。」
　　【請求項２】　前記ダミーセルアレイはプログラム状態を維持する複数のフラッシュメモリセルからなることを特徴とする請求項１記載のフラッシュメモリ装置。
　　【請求項３】　前記負荷手段は、電源端子と前記ダミーセルアレイのビットラインとの間に接続され、接地電圧によってターンオン状態を維持するＰＭＯＳトランジスタであることを特徴とする請求項１記載のフラッシュメモリ装置。
　　【請求項４】　複数のメモリセルからなるメモリセルアレイと、
　前記メモリセルアレイの各ワードラインに接続された複数のダミーセルからなるダミーセルアレイと、
　前記ダミーセルアレイのビットラインに所定の電圧を供給するための負荷手段と、
　前記ダミーセルアレイのビットラインの電位を検出するとともに、前記ダミーセルアレイのダミーセルが消去状態にあるのに対応して前記ダミーセルアレイのビットラインの電位をバッファするためのレベル検出器と、
　アドレス信号に基づいて前記ダミーセルアレイ及び前記メモリセルアレイの所定のワードラインを選択するためのローデコーダと、
　前記アドレス信号に基づいて前記メモリセルアレイの所定のビットラインを選択するためのカラムデコーダと、
　前記レベル検出器の出力信号に基づいてイネーブルされ、前記メモリセルアレイの所定のセルの状態データと基準セルの状態データとを比較するためのセンス増幅器と、
　を含み、
　前記レベル検出器は、前記ダミーセルアレイのビットラインの電位を反転遅延させるための複数のインバータを直列連結したインバータ手段と、
　前記インバータ手段の出力信号をバッファするための奇数のインバータが直列連結されて構成されるバッファ手段と、
　を含んでなることを特徴とするフラッシュメモリ装置。」
　
（補正後）
　「【請求項１】　複数のメモリセルからなるメモリセルアレイと、
　前記メモリセルアレイの各ワードラインに接続された複数のダミーセルからなるダミーセルアレイと、
　前記ダミーセルアレイのビットラインに所定の電圧を供給するための負荷手段と、
　前記ダミーセルアレイのビットラインの電位を検出するとともに、前記ダミーセルアレイのダミーセルがプログラム状態であるか否かに対応して前記ダミーセルがプログラム状態に遷移された状態で前記ダミーセルアレイのビットラインの電位をバッファするためのレベル検出器と、
　アドレス信号に基づいて前記ダミーセルアレイ及び前記メモリセルアレイの所定のワードラインを選択するためのローデコーダと、
　前記アドレス信号に基づいて前記メモリセルアレイの所定のビットラインを選択するためのカラムデコーダと、
　前記レベル検出器の出力信号に基づいてイネーブルされ、前記メモリセルアレイの所定のセルの状態データと基準セルの状態データとを比較するためのセンス増幅器と、
　を含み、
　前記レベル検出器は、前記ダミーセルアレイのビットラインの電位をバッファするための偶数のインバータが直列連結されて構成されるバッファ手段を含んでなることを特徴とするフラッシュメモリ装置。
　　【請求項２】　前記ダミーセルアレイはプログラム状態を維持する複数のフラッシュメモリセルからなることを特徴とする請求項１記載のフラッシュメモリ装置。
　　【請求項３】　前記負荷手段は、電源端子と前記ダミーセルアレイのビットラインとの間に接続され、接地電圧によってターンオン状態を維持するＰＭＯＳトランジスタであることを特徴とする請求項１記載のフラッシュメモリ装置。
　　【請求項４】　複数のメモリセルからなるメモリセルアレイと、
　前記メモリセルアレイの各ワードラインに接続された複数のダミーセルからなるダミーセルアレイと、
　前記ダミーセルアレイのビットラインに所定の電圧を供給するための負荷手段と、
　前記ダミーセルアレイのビットラインの電位を検出するとともに、前記ダミーセルアレイのダミーセルが消去状態にあるのに対応して前記ダミーセルアレイのビットラインの電位を反転遅延しながらバッファするための奇数のインバータが直列連結されて構成されるレベル検出器と、
　アドレス信号に基づいて前記ダミーセルアレイ及び前記メモリセルアレイの所定のワードラインを選択するためのローデコーダと、
　前記アドレス信号に基づいて前記メモリセルアレイの所定のビットラインを選択するためのカラムデコーダと、
　前記レベル検出器の出力信号に基づいてイネーブルされ、前記メモリセルアレイの所定のセルの状態データと基準セルの状態データとを比較するためのセンス増幅器と、
　を含んでなることを特徴とするフラッシュメモリ装置。」
　
（２）補正事項の整理
　本件補正による補正事項を整理すると以下のとおりである。
　
（２−１）補正事項１
　補正前の請求項１の「前記ダミーセルアレイのビットラインの電位を検出するとともに、前記ダミーセルアレイのダミーセルがプログラム状態にあるのに対応して前記ダミーセルアレイのビットラインの電位をバッファするためのレベル検出器」を、補正後の請求項１の「前記ダミーセルアレイのビットラインの電位を検出するとともに、前記ダミーセルアレイのダミーセルがプログラム状態であるか否かに対応して前記ダミーセルがプログラム状態に遷移された状態で前記ダミーセルアレイのビットラインの電位をバッファするためのレベル検出器」と補正すること。
　
（２−２）補正事項２
　補正前の請求項４の「前記ダミーセルアレイのビットラインの電位を検出するとともに、前記ダミーセルアレイのダミーセルが消去状態にあるのに対応して前記ダミーセルアレイのビットラインの電位をバッファするためのレベル検出器と、・・・センス増幅器と、　を含み、　前記レベル検出器は、前記ダミーセルアレイのビットラインの電位を反転遅延させるための複数のインバータを直列連結したインバータ手段と、　前記インバータ手段の出力信号をバッファするための奇数のインバータが直列連結されて構成されるバッファ手段と、　を含んでなる」を、補正後の請求項４の「前記ダミーセルアレイのビットラインの電位を検出するとともに、前記ダミーセルアレイのダミーセルが消去状態にあるのに対応して前記ダミーセルアレイのビットラインの電位を反転遅延しながらバッファするための奇数のインバータが直列連結されて構成されるレベル検出器と、・・・センス増幅器と、　を含んでなる」と補正すること。
　
（２−３）補正事項３
　補正前の明細書の０００７段落を、補正後の明細書の０００７段落と補正すること。
　
（３）補正の適否についての検討
（３−１）補正事項１
　補正事項１による補正後の「前記ダミーセルアレイのビットラインの電位を検出するとともに、前記ダミーセルアレイのダミーセルがプログラム状態であるか否かに対応して前記ダミーセルがプログラム状態に遷移された状態で前記ダミーセルアレイのビットラインの電位をバッファするためのレベル検出器」という事項は、本願の願書に最初に添付した明細書（以下、本願の願書に最初に添付した明細書、本願の願書に最初に添付した図面を、各々「当初明細書」、「当初図面」といい、これらをまとめて「当初明細書等」という。）の０００７段落及び００１５段落等に記載されているものと認められるから、補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項１は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たす。
　また、補正事項１は、補正前に明りょうでなかった記載を明りょうにするものであるから、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
　したがって、補正事項１は、特許法第１７条の２第４項に規定する要件を満たす。
　
（３−２）補正事項２
　補正事項２による補正後の「前記ダミーセルアレイのビットラインの電位を検出するとともに、前記ダミーセルアレイのダミーセルが消去状態にあるのに対応して前記ダミーセルアレイのビットラインの電位を反転遅延しながらバッファするための奇数のインバータが直列連結されて構成されるレベル検出器と、・・・センス増幅器と、　を含んでなる」という事項は、当初明細書の００１０段落〜００１４段落及び当初図面の図１等に記載されているものと認められるから、補正事項２は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項２は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　また、補正事項２は、補正前に明りょうでなかった記載を明りょうにするものであるから、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
　したがって、補正事項２は、特許法第１７条の２第４項に規定する要件を満たす。
　
（３−３）補正事項３
　補正事項３は、補正事項１に対応して発明の詳細な説明の記載を補正するものであるから、補正事項１と同様に特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
（３−４）補正の適否についてのまとめ
　以上検討したとおり、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものであるから、適法になされたものである。
　
３．本願発明
　上記２．において検討したとおり、本件補正は適法になされたものであるから、本願の請求項１〜４に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜４に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記２．（１）の「（補正後）」の請求項１として記載したとおりのものである。
　
４．発明の詳細な説明の記載内容
（１）本願の明細書の発明の詳細な説明（以下、単に「発明の詳細な説明」という。）には、本願発明の課題及び効果に関連して、以下の記載がある。
　「【０００５】
【発明が解決しようとする課題】
　本発明の目的は、メモリセルの位置による負荷及び工程変化によっても正確なデータを読み出すことが可能なフラッシュメモリ装置を提供することにある。
【０００６】
　本発明の他の目的は、フラッシュメモリセルを用いて遅延時間なく安定的にセンス増幅器をイネーブルさせて素子の動作速度を改善することが可能なフラッシュメモリ装置を提供することにある。」
　「【００１６】
【発明の効果】
　上述したように、本発明は、フラッシュメモリ装置のメモリセルを読み出すためのセンス増幅器イネーブル信号をダミーセルを用いて生成することにより、プロセス及び負荷による設計負担を減らすことができ、安定的にセンス増幅器をイネーブルさせ得るようにすることにより、素子の速度を改善することができる。」
　
（２）また、発明の詳細な説明には、本願発明の実施の形態に関連して、図３及び４とともに以下の記載がある（なお、下線は当合議体により付加したものである。以下同じ。）。
　「【０００８】
【発明の実施の形態】以下、添付図に基づいて本発明を詳細に説明する。
【０００９】図３は本発明の一実施例に係るセンス増幅器及びその駆動回路を含むフラッシュメモリ装置のブロック図である。
【００１０】アドレスバッファ２１を介して入力されるアドレス信号ＡＤＤは、ローデコーダ２２及びカラムデコーダ２３に入力される。ローデコーダ２２はアドレス信号ＡＤＤに基づいてワードライン信号（ＷＬ０〜ＷＬｎ）を出力してダミーセルアレイ２４及びメモリセルアレイ２５のワードラインを選択する。ダミーセルアレイ２４はメモリセルアレイ２５の各ワードライン毎に一つずつ接続された多数のダミーセルからなり、
ダミーセルは消去またはプログラム状態を維持する。
そして、レベル検出器２８は、ダミーセルがプログラム状態の場合、第１ノードＱ２１の電位を遅延させ得るように構成される。
【００１１】このようにダミーセルアレイ２４は、メモリセルアレイ２５のエッジに位置するので、セルの負荷及びプロセスによって劣悪な状態にある。従って、ダミーセルを基準としてセンス増幅器イネーブル信号ＳＡＥＮを生成すると、メモリセルのデータがビットラインに介して伝達される安定的な時間を設定することができる。
【００１２】次に、このように構成される本発明に係るセンス増幅器２７及びその駆動回路を含むフラッシュメモリ装置の駆動方法を、図４の動作波形図に基づいて説明する。
【００１３】ＰＭＯＳトランジスタＰ２１を介して電源電圧Ｖｃｃがダミーセルアレイ２４のビットラインＱ２１へ供給され、ダミーセルアレイ２４のビットラインＱ２１は電源電圧Ｖｃｃの電位、即ちハイ状態を維持する。ハイ状態を維持するダミーセルアレイ２４のビットライン電位は、例えば第１〜第３インバータ（Ｉ２１〜Ｉ２３）からなるレベル検出器２８を介してロー状態のセンス増幅器イネーブル信号ＳＡＥＮを出力する。従って、ロー状態のセンス増幅器イネーブル信号ＳＡＥＮによって、センス増幅器２７はディスエーブルされる。
【００１４】アドレスバッファ２１を介してアドレス信号ＡＤＤが印加されると、ローデコーダ２２及びカラムデコーダ２３は、それに応じてワードライン信号ＷＬ及びビットライン選択信号ＢＬｓｅｌを出力する。ローデコーダ２２から出力されたワードライン信号ＷＬによってダミーセルアレイ２４及びメモリセルアレイ２５の所定のワードラインが選択される。ワードライン信号ＷＬによってダミーセルアレイ２４の所定のワードラインが選択されると、消去状態を維持するダミーをセルを介して接地端子Ｖｓｓへ電流経路が形成されるので、ダミーセルアレイ２４のビットラインＱ２１電位はロー状態を維持する。ロー状態を維持するダミーセルアレイ２４のビットラインＱ２１電位は、第１〜第３インバータ（Ｉ２１〜Ｉ２３）からなるレベル検出器２８によってハイ状態に反転され、この信号がセンス増幅器イネーブル信号ＳＡＥＮとしてセンス増幅器２７へ入力され、センス増幅器２７をイネーブルさせる。一方、カラムデコーダ２３からのビットライン選択信号ＢＬｓｅｌによってメモリセルアレイ２５の所定のビットラインが選択され、メモリセルアレイ２５の所定のセルが選択される。選択されたメモリセルの状態データＳＡＩＮ１がセンス増幅器２７の反転入力端子（−）に入力される。センス増幅器２７は基準セル２６の状態データＳＡＩＮ２を非反転入力端子（＋）に入力としてこれらを比較し、その結果データＳＡＯＵＴを出力する。出力バッファ２９は、センス増幅器２７の出力信号ＳＡＯＵＴをバッファした後、外部へデータＤＯＵＴを出力する。
【００１５】
一方、ダミーセルアレイ２４のダミーセルがプログラム状態を維持する場合には、レベル検出器２８は、ダミーセルアレイ２４のビットラインＱ２１の電位をバッファできる、例えば偶数個のインバータから構成しなければならない。従って、ローデコーダ２２からのワードライン信号ＷＬによってダミーセルアレイ２４及びメモリセルアレイ２５の所定のワードラインが選択されると、ダミーセルはプログラム状態を維持するために、接地端子Ｖｓｓへの電流経路が形成されないので、ダミーセルアレイ２４のビットラインＱ２１の電位はハイ状態を維持する。ハイ状態を維持するダミーセルアレイ２４のビットラインＱ２１の電位は、レベル検出器２８によってセンス増幅器２７をイネーブルさせるためのセンス増幅器イネーブル信号ＳＡＥＮとして出力される。
　
５．実施可能要件についての検討
（１）本願の発明の詳細な説明が、経済産業省令で定めるところにより、当業者が本願発明を実施することができる程度に明確かつ十分に記載されているか否か、すなわち、本願がいわゆる実施可能要件を満たすものであるか否かにつき検討する。
　まず、本願発明に関する発明の詳細な説明及び図面の記載についての検討を行うに先立ち、本願発明と異なり「前記ダミーセルアレイのダミーセルが消去状態にある」という構成を備えた請求項４に係る発明に関する記載であって、当業者が当該発明を実施することができる程度に明確かつ十分に記載されていると認められる、明細書の０００１０段落〜００１４段落、並びに図３及び４の記載について分析する。
　
（２）明細書の００１３段落の「ＰＭＯＳトランジスタＰ２１を介して電源電圧Ｖｃｃがダミーセルアレイ２４のビットラインＱ２１へ供給され、
ダミーセルアレイ２４のビットラインＱ２１は電源電圧Ｖｃｃの電位、即ちハイ状態を維持する。
　
（３）次に、明細書の００１４段落の「ワードライン信号ＷＬによってダミーセルアレイ２４の所定のワードラインが選択されると、
消去状態を維持するダミーをセルを介して接地端子Ｖｓｓへ電流経路が形成されるので、ダミーセルアレイ２４のビットラインＱ２１電位はロー状態を維持する。
　
（４）以上をまとめると、請求項４に係る発明に対応すると認められる図３に記載されたフラッシュメモリ装置は、ダミーセルが、消去状態であり、ワードラインが非選択状態であると導通せず、ワードラインが選択状態であると導通するという特性を有しているため、ワードラインが非選択状態から選択状態へと変化したことに対応してビットラインＱ２１の論理状態がハイ状態からロー状態へと変化し、それに応じて第１〜第３インバータ（Ｉ２１〜Ｉ２３）からなるレベル検出器２８の出力であるセンス増幅器イネーブル信号ＳＥＡＮがロー状態からハイ状態へと変化し、最終的に、初期状態においてディスエーブルとされていたセンス増幅器２７を、ワードラインが選択されてから一定の遅延時間後にイネーブルとすることができる構成となっており、当該構成により、「メモリセルの位置による負荷及び工程変化によっても正確なデータを読み出すことが可能」（０００５段落）であり、「遅延時間なく安定的にセンス増幅器をイネーブルさせて素子の動作速度を改善することが可能なフラッシュメモリ装置を提供する」（０００６段落）という所期の課題を解決しているものと認められる。
　そして、そのような課題の解決ができる理由は、ダミーセルが、「消去状態」であり、ワードラインが選択状態であるか非選択状態であるかに応じてその導通状態が変化するという特性を有するためであることは、上に述べた一連の動作から当業者にとって明らかなことである。
　
（５）一方、請求項４に係る発明と異なり、「ダミーセルがプログラム状態である」本願発明についてみると、発明の詳細な説明又は図面において、本願発明をどのようにして実施するのかについてブロック図等を用いて具体的に説明した箇所はなく、わずかに明細書の００１０段落及び００１５段落において、次のような記載があるにすぎない。
　「【００１０】アドレスバッファ２１を介して入力されるアドレス信号ＡＤＤは、ローデコーダ２２及びカラムデコーダ２３に入力される。ローデコーダ２２はアドレス信号ＡＤＤに基づいてワードライン信号（ＷＬ０〜ＷＬｎ）を出力してダミーセルアレイ２４及びメモリセルアレイ２５のワードラインを選択する。ダミーセルアレイ２４はメモリセルアレイ２５の各ワードライン毎に一つずつ接続された多数のダミーセルからなり、
ダミーセルは消去またはプログラム状態を維持する。
そして、レベル検出器２８は、ダミーセルがプログラム状態の場合、第１ノードＱ２１の電位を遅延させ得るように構成される
　「【００１５】
一方、ダミーセルアレイ２４のダミーセルがプログラム状態を維持する場合には、レベル検出器２８は、ダミーセルアレイ２４のビットラインＱ２１の電位をバッファできる、例えば偶数個のインバータから構成しなければならない。従って、ローデコーダ２２からのワードライン信号ＷＬによってダミーセルアレイ２４及びメモリセルアレイ２５の所定のワードラインが選択されると、ダミーセルはプログラム状態を維持するために、接地端子Ｖｓｓへの電流経路が形成されないので、ダミーセルアレイ２４のビットラインＱ２１の電位はハイ状態を維持する。ハイ状態を維持するダミーセルアレイ２４のビットラインＱ２１の電位は、レベル検出器２８によってセンス増幅器２７をイネーブルさせるためのセンス増幅器イネーブル信号ＳＡＥＮとして出力される
　
（６）そこで、これらの記載に基づいて、当業者が本願発明を実施することができるか否かにつき検討すると、上記（４）において検討したとおり、請求項４に係る発明が所期の課題を解決することができる理由は、ダミーセルが「消去状態」であり、ワードラインが選択状態であるか非選択状態であるかに応じてその導通状態が変化する特性を有するためであるところ、本願発明においては、ダミーセルが「プログラム状態」であるため、ワードラインが選択状態であるか非選択状態であるかにかかわりなく非導通状態となるものであるから、ワードラインが初期状態である非選択状態から選択状態へと変化したとしても、ビットライン２１は常にハイ状態のままで変化しないことは明らかである。
　したがって、図３のブロック図において、レベル検出器２８に含まれるインバータの個数を奇数個から偶数個に変更したとしても、すなわち、請求項１に記載されているように「前記レベル検出器は、前記ダミーセルアレイのビットラインの電位をバッファするための偶数のインバータが直列連結されて構成されるバッファ手段を含んでなる」という構成を採用したとしても、ダミーセルが「プログラム状態」であり常に非導通状態となるため、ビットライン２１は常にハイ状態となり、結果としてセンス増幅器イネーブル信号ＳＡＥＮは、ワード線の選択状況にかかわりなく常にハイ状態となってしまうものと認められる。
　したがって、本願発明のようにダミーセルが「プログラム状態」である場合には、図３のブロック図において、インバータの個数を奇数個から偶数個に変更したとしても、センス増幅器が常にイネーブル状態となるという不都合が生じ、メモリとして正常な動作を行うことができず、明細書の０００５段落及び０００６段落に記載されている所期の課題を解決することができないものと認められる。
　
（７）一方、本願発明に関連すると認められる明細書の００１０段落及び００１５段落には、本願発明をどのようにして実施するかに関して、「例えば偶数個のインバータから構成しなければならない。」（００１５段落）等、請求項４に係る発明に対応する図３に記載されたブロック図において、インバータの個数を奇数から偶数に変更するという程度の記載があるがあるにとどまり、本願発明を実施するに際し、ダミーセルが「プログラム状態」あるため、ビットライン２１が常にハイ状態となることに起因する上記（６）に記載した不都合をどのようにして回避するかについての記載はなされていない。
　また、明細書の００１０段落及び００１５段落以外の部分及び図面を精査しても、本願発明を実施するに際し、上に述べた不都合をどのようにして回避するのかについての記載はなされていない。
　さらに、本願の出願時において、当該不都合を回避する手法が周知であったとは認められない。
　したがって、発明の詳細な説明の記載に基づいて当業者が本願発明を実施することは困難であるといわざるを得ないから、発明の詳細な説明は、経済産業省令で定めるところにより、当業者が本願発明を実施することができる程度に明確かつ十分に記載されているとは認められない。
　
（８）なお、これに関連して審判請求人は、原審において平成２０年５月１３日に提出された意見書の２．理由（４）「拒絶理由Ａ．１．及び拒絶理由Ｂ．１．について、」において、本願が特許法第３６条第４項に規定する要件を満たすことの根拠として、以下の主張をしている。
　「願書に最初に添付した明細書の【０００９】〜【００１４】欄及び図３に記載した内容は、本発明に係るダミーセルを消去状態で構成した第１実施例を示し、同明細書の【００１５】欄に記載した内容は、ダミーセルをプログラムした状態で構成した第２実施例を示したと言えます。
　したがって、ダミーセルが消去状態の時は、願書に最初に添付した図３に示すように、レベル検出器２８が奇数のインバーターＩ２１，Ｉ２２，Ｉ２３で構成されて、ダミーセルアレイ２４のビットラインＱ２１の電位を反転遅延して出力(以下、「第１の場合」という。)しなければならず、ダミーセルがプログラム状態の時はレベル検出器２８がダミーセルアレイ２４のビットラインＱ２１の電位をバッファして出力(以下、「第２の場合」という。)するから、前記第１の場合ではレベル検出器２８が奇数のインバーターＩ２１，Ｉ２２，Ｉ２３を含み、第２の場合ではレベル検出器２８が偶数のインバーターを含むものである。
　即ち、プログラム状態のダミーセルを利用する場合には、反転遅延ではなくバッファをするレベル検出器が必要となり、消去状態のダミーセルを利用する場合には、反転遅延をするレベル検出器が必要となるものである。」
　
　しかしながら、上記（６）において検討したとおり、本願発明のようにダミーセルが「プログラム状態」である場合には、図３のブロック図において、インバータの個数を奇数個から偶数個に変更したとしても、センス増幅器が常にイネーブル状態となるという不都合が生じ、所期の課題を解決することができないことが明らかであるところ、意見書においてこれらの点について何ら説明されていないから、審判請求人の主張を採用することはできない。
　
　また、審判請求人は、審判請求書の「【本願発明が特許されるべき理由】」の「（ｄ）拒絶理由（理由Ａ、Ｃ）について」において、「今回の補正により（理由Ａ）並びに（理由Ｃ）は解消したものと確信する。」と主張している（審決注：「今回の補正」、「（理由Ａ）」及び「（理由Ｃ）」とは、各々平成２０年１２月２２日付けの手続補正、特許法第３６条第４項に関する拒絶理由及び同法第２９条第２項に関する拒絶理由を指すものである。）。
　しかしながら、平成２０年１２月２２日付けの手続補正は、発明の詳細な説明については、特許請求の範囲をほぼそのまま書き写した部分である０００７段落を最新の特許請求の範囲の記載に合わせて補正しているにすぎず、当該補正によってもなお、発明の詳細な説明は、経済産業省令で定めるところにより、当業者が本願発明を実施することができる程度に明確かつ十分に記載されているとは認められないから、審判請求人の主張は採用できない。
　
（９）以上検討したとおりであるから、本願は、発明の詳細な説明の記載が特許法第３６条第４項に規定する要件を満たしていない。
　
６．むすび　
　以上のとおりであるから、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。