【事件の表示】
　特願２００４−５２７８４２「アライメントまたはブロードキャスト命令を含むマルチメディア・コプロセッサの制御メカニズム」拒絶査定不服審判事件〔平成１６年　２月１９日国際公開、ＷＯ２００４／０１５５６３、平成１７年１１月２４日国内公表、特表２００５−５３５９６６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、
　２００３年８月６日（パリ条約による優先権主張外国庁受理２００２年８月９日、米国）を国際出願日とする出願であって、
　平成１７年３月７日に国際出願翻訳文提出書が提出され、
　平成１８年７月１４日付けで最初の拒絶理由通知（同年同月２０日発送）がなされ、
　同年１０月５日付けで意見書が提出されるとともに、手続補正がなされ、
　平成１９年４月２３日付けで出願人名義変更届が提出されて、出願人がインテル・コーポレーションからマーベル　ワールド　トレード　リミテッドに変更され、
　平成２０年３月１８日付けで拒絶査定（同年同月２５日発送）がなされ、
　同年６月２０日付けで審判請求されるとともに、手続補正がなされたものである。
　なお、同年８月２５日付けで審査官より前置報告がなされ、平成２２年４月２１日付けで当審より審尋（同年同月２７日発送）がなされ、これに対して、同年７月１４日付けで回答書が提出されている。
　
第２．補正却下の決定
　[補正却下の決定の結論]
　平成２０年６月２０日付けの手続補正を却下する。
　
　[理由]
１．本件補正
　平成２０年６月２０日付けの手続補正（以下、「本件補正」という。）の内容は、
　平成１８年１０月５日付けの手続補正により補正された特許請求の範囲の記載
「　【請求項１】
　コプロセッサのための命令を提供する方法において、
　データ処理命令のストリームに応じてメイン・プロセッサを使用してデータ処理を実行する段階であって、前記データ処理命令は少なくとも１つのコプロセッサ命令を含む、段階と、
　少なくとも１つのコプロセッサ命令のために２つのソース・レジスタおよび１つのデスティネーション・レジスタを提供する段階と、
　コプロセッサによって実行されるデータ処理動作を指定するオペコード、および、前記コプロセッサ命令のためのターゲット・コプロセッサを識別するためのコプロセッサ識別フィールドを含むコプロセッサ命令を提供する段階と、
　前記ソース・レジスタから値を取り出し、かつ前記値を前記デスティネーション・レジスタに置く命令を実行する段階であって、前記命令はこれらの値を前記ソース・レジスタから取り出すことを可能にするために前記値のオフセットを決定する情報を含む、段階と、
　を含むことを特徴とする方法。
　　【請求項２】
　前記オフセットを前記命令中に提供する段階を含むことを特徴とする請求項１記載の方法。
　　【請求項３】
　前記オフセット情報をどこで見つけるべきかに関する情報を前記命令中に提供する段階を含むことを特徴とする請求項１記載の方法。
　　【請求項４】
　前記オフセットに関する情報を含む前記命令中に汎用目的のレジスタについての指示を提供する段階を含むことを特徴とする請求項３記載の方法。
　　【請求項５】
　メイン・プロセッサの算術フラグの状態に依存してコプロセッサの命令を条件付きで実行することを特徴とする請求項１記載の方法。
　　【請求項６】
　命令を格納する媒体において、前記命令を実行した場合に、プロセッサをベースとするシステムは、
　データ処理命令のストリームに応じてメイン・プロセッサを使用してデータ処理を実行し、前記データ処理命令は少なくとも１つのコプロセッサ命令を含み、
　前記少なくとも１つのコプロセッサ命令のために２つのソース・レジスタおよび１つのデスティネーション・レジスタを提供し、
　コプロセッサによって実行されるデータ処理動作を指定するオペコード、および、前記コプロセッサ命令のためのターゲット・コプロセッサを識別するためのコプロセッサ識別フィールドを含むコプロセッサ命令を提供し、
　前記ソース・レジスタから値を取り出し、かつ前記値を前記デスティネーション・レジスタに置く命令を実行し、前記命令はこれらの値を前記ソース・レジスタから取り出すことを可能にするために前記値のオフセットを決定する情報を含む、
　ことを可能にすることを特徴とする媒体。
　　【請求項７】
　命令を実行した場合、プロセッサをベースとするシステムは、前記命令中に前記オフセットを提供することを可能にする命令をさらに格納することを特徴とする請求項６記載の媒体。
　　【請求項８】
　命令を実行した場合、プロセッサをベースとするシステムは、前記オフセット情報をどこで見つけるべきかに関する情報を前記命令中に提供することを可能にする命令をさらに格納することを特徴とする請求項６記載の媒体。
　　【請求項９】
　命令を実行した場合、プロセッサをベースとするシステムは、前記オフセットに関する情報を含む前記命令中に汎用目的のレジスタについての指示を提供する段階を含むことを可能にする命令をさらに格納することを特徴とする請求項６記載の媒体。
　　【請求項１０】
　命令を実行した場合、プロセッサをベースとするシステムは、符号付き飽和、飽和なし、および、符号なし飽和を含む３つの異なる飽和タイプを提供することを可能にする命令をさらに格納することを特徴とする請求項６記載の媒体。
　　【請求項１１】
　命令を実行した場合、プロセッサをベースとするシステムは、メイン・プロセッサの算術フラグの状態に依存してコプロセッサ命令を条件付きで実行することを可能にする命令をさらに格納することを特徴とする請求項６記載の媒体。
　　【請求項１２】
　算術フラグを含むプロセッサと、
　コプロセッサによって実行されるデータ処理動作を指定するオペコード、および、コプロセッサ命令のためのターゲット・コプロセッサを識別するコプロセッサ識別フィールドを格納する記憶装置であって、前記コプロセッサは前記ソース・レジスタから値を取り出しかつ前記値を前記デスティネーション・レジスタに置き、前記命令はこれらの値を前記ソース・レジスタから取り出すことを可能にするためにその値のオフセットを決定する情報を含む、記憶装置と、
　を含むことを特徴とするコプロセッサ。
　　【請求項１３】
　前記コプロセッサは、単一命令複数データのコプロセッサであることを特徴とする請求項１２記載のコプロセッサ。
　　【請求項１４】
　前記オフセットを前記命令から取り出すことを特徴とする請求項１２記載のコプロセッサ。
　　【請求項１５】
　前記オフセット情報をどこで見つけるべきかに関する情報を前記命令から取り出すことを特徴とする請求項１２記載のコプロセッサ。
　　【請求項１６】
　前記オフセットに関する情報を含む前記命令から汎用目的のレジスタについての指示を取り出すことを特徴とする請求項１２記載のコプロセッサ。
　　【請求項１７】
　前記コプロセッサはビット０から３１を有する命令を使用し、ここでビット７から５は動作タイプを示し、ビット１１から８はコプロセッサ番号を示し、ビット２３および２２はオペランド・サイズを示し、ビット２１および２０は飽和タイプを設定することを特徴とする請求項１２記載のコプロセッサ。」
（以下、この特許請求の範囲に記載された請求項を「補正前の請求項」という。）を、
「　　【請求項１】
　コプロセッサのための命令を提供する方法において、
　少なくとも１つのコプロセッサ命令を含むデータ処理命令のストリームに応じてメイン・プロセッサを使用してデータ処理を実行する段階と、
　前記コプロセッサ命令のために、アライメント境界にまたがる２つのデータが格納される２つのソース・レジスタ、および、アライメント動作により前記２つのソース・レジスタから取り出されるデータを格納する１つのデスティネーション・レジスタを提供する段階と、
　前記コプロセッサによって実行される前記アライメント動作を指定するオペコード、前記コプロセッサ命令のためのターゲット・コプロセッサを識別するコプロセッサ識別フィールド、および、オフセット値の格納場所を指定するオフセット情報、を含むコプロセッサ命令を提供する段階と、
　前記オフセット情報が指定する格納場所から前記オフセット値を取り出し、前記アライメント境界にまたがる前記２つのデータを前記ソース・レジスタから取り出し、前記二つのデータのうち、前記オフセット値に従いオフセットされアライメントされたデータを前記デスティネーション・レジスタに置く命令を実行する段階と、
　を含むことを特徴とする方法。
　　【請求項２】
　前記オフセット値の前記格納場所は汎用目的のレジスタを含むことを特徴とする請求項１記載の方法。
　　【請求項３】
　メイン・プロセッサの算術フラグの状態に依存してコプロセッサの命令を条件付きで実行することを特徴とする請求項１記載の方法。
　　【請求項４】
　命令を格納する媒体において、前記命令を実行した場合に、プロセッサをベースとするシステムは、
　少なくとも１つのコプロセッサ命令を含むデータ処理命令のストリームに応じてメイン・プロセッサを使用してデータ処理を実行し、
　前記コプロセッサ命令のために、アライメント境界にまたがる２つのデータが格納される２つのソース・レジスタ、および、アライメント動作により前記２つのソース・レジスタから取り出されるデータを格納する１つのデスティネーション・レジスタを提供し、
　前記コプロセッサによって実行される前記アラインメント動作を指定するオペコード、前記コプロセッサ命令のためのターゲット・コプロセッサを識別するコプロセッサ識別フィールド、および、オフセット値の格納場所を指定するオフセット情報、を含むコプロセッサ命令を提供し、
　前記オフセット情報が指定する前記格納場所から前記オフセット値を取り出し、前記アライメント境界にまたがる前記２つのデータを前記ソース・レジスタから取り出し、前記二つのデータのうち、前記オフセット値に従いオフセットされアライメントされたデータを前記デスティネーション・レジスタに置く命令を実行する、
　ことを可能にすることを特徴とする媒体。
　　【請求項５】
　前記オフセット値の前記格納場所は汎用目的のレジスタを含むことを特徴とする請求項４記載の媒体。
　　【請求項６】
　命令を実行した場合、プロセッサをベースとするシステムは、符号付き飽和、飽和なし、および、符号なし飽和を含む３つの異なる飽和タイプを提供することを可能にする命令をさらに格納することを特徴とする請求項４記載の媒体。
　　【請求項７】
　命令を実行した場合、プロセッサをベースとするシステムは、メイン・プロセッサの算術フラグの状態に依存してコプロセッサ命令を条件付きで実行することを可能にする命令をさらに格納することを特徴とする請求項４記載の媒体。
　　【請求項８】
　算術フラグを含むプロセッサと、
　コプロセッサによって実行されるアラインメント動作を指定するオペコード、少なくとも１つのコプロセッサ命令のためのターゲット・コプロセッサを識別するコプロセッサ識別フィールド、および、オフセット値の格納場所を指定するオフセット情報、を格納する記憶装置であって、前記コプロセッサは、前記オフセット情報が指定する前記格納場所から前記オフセット値を取り出し、前記アライメント境界にまたがる前記２つのデータを前記ソース・レジスタから取り出し、前記二つのデータのうち、前記オフセット値に従いオフセットされアライメントされたデータを前記デスティネーション・レジスタに置く、記憶装置と、
　を含むことを特徴とするコプロセッサ。
　　【請求項９】
　前記コプロセッサは、単一命令複数データのコプロセッサであることを特徴とする請求項８記載のコプロセッサ。
　　【請求項１０】
　前記オフセット値の前記格納場所は汎用目的のレジスタを含むことを特徴とする請求項８記載のコプロセッサ。
　　【請求項１１】
　前記コプロセッサはビット０から３１を有する命令を使用し、ここでビット７から５は動作タイプを示し、ビット１１から８はコプロセッサ番号を示し、ビット２３および２２はオペランド・サイズを示し、ビット２１および２０は飽和タイプを設定することを特徴とする請求項８記載のコプロセッサ。」
（以下、この特許請求の範囲に記載された請求項を「補正後の請求項」という。）
と補正するものである。
　
２．補正内容の検討
　本件補正は、少なくとも、（Ａ）補正前の請求項１における「少なくとも１つのコプロセッサ命令のために２つのソース・レジスタおよび１つのデスティネーション・レジスタを提供する段階」を補正後の請求項１における「前記コプロセッサ命令のために、アライメント境界にまたがる２つのデータが格納される２つのソース・レジスタ、および、アライメント動作により前記２つのソース・レジスタから取り出されるデータを格納する１つのデスティネーション・レジスタを提供する段階」とし、（Ｂ）補正前の請求項１における「コプロセッサによって実行されるデータ処理動作を指定するオペコード、および、前記コプロセッサ命令のためのターゲット・コプロセッサを識別するためのコプロセッサ識別フィールドを含むコプロセッサ命令を提供する段階」を補正後の請求項１における「前記コプロセッサによって実行される前記アライメント動作を指定するオペコード、前記コプロセッサ命令のためのターゲット・コプロセッサを識別するコプロセッサ識別フィールド、および、オフセット値の格納場所を指定するオフセット情報、を含むコプロセッサ命令を提供する段階」とし、（Ｃ）補正前の請求項１における「前記ソース・レジスタから値を取り出し、かつ前記値を前記デスティネーション・レジスタに置く命令を実行する段階であって、前記命令はこれらの値を前記ソース・レジスタから取り出すことを可能にするために前記値のオフセットを決定する情報を含む、段階」を補正後の請求項１における「前記オフセット情報が指定する格納場所から前記オフセット値を取り出し、前記アライメント境界にまたがる前記２つのデータを前記ソース・レジスタから取り出し、前記二つのデータのうち、前記オフセット値に従いオフセットされアライメントされたデータを前記デスティネーション・レジスタに置く命令を実行する段階」とすることを含む。
　上記（Ａ）で示される補正は、補正前の請求項１における発明特定事項である「２つのソース・レジスタ」について、当該２つのソース・レジスタに格納されるデータを「アライメント境界にまたがる２つのデータ」に限定することを含む。上記（Ａ）で示される補正は、補正前の請求項１における発明特定事項である「１つのデスティネーション・レジスタ」について、当該１つのデスティネーション・レジスタに格納されるデータを「アライメント動作により前記２つのソース・レジスタから取り出されるデータ」に限定することを含む。
　上記（Ｂ）で示される補正は、補正前の請求項１における発明特定事項である「コプロセッサ命令」の「オペコード」が指定する「データ処理動作」について、動作内容を「アライメント動作」に限定することを含む。また、上記（Ｂ）で示される補正は、補正前の請求項１における発明特定事項である「コプロセッサ命令」について、当該コプロセッサ命令が「オペコード」、「コプロセッサ識別フィールド」に加えて、さらに、「オフセット値の格納場所を指定するオフセット情報」を含むように限定することを含む。なお、補正前の請求項１には「前記命令はこれらの値を前記ソース・レジスタから取り出すことを可能にするために前記値のオフセットを決定する情報を含む」と記載されていることを考慮すると、上記（Ｂ）で示される補正は実質的には、コプロセッサ命令が含む「これらの値を前記ソース・レジスタから取り出すことを可能にするために前記値のオフセットを決定する情報」を「オフセット値の格納場所を指定するオフセット情報」に変更することを含むといえる。
　上記（Ｃ）で示される補正は、補正前の請求項１における発明特定事項である「命令」について、当該命令に伴って行われる動作として「前記オフセット情報が指定する格納場所から前記オフセット値を取り出」すことを追加することを含む。上記（Ｃ）で示される補正は、補正前の請求項１における発明特定事項である「ソース・レジスタ」について、当該ソース・レジスタから取り出されるデータについて「前記アライメント境界にまたがる前記２つのデータ」に限定することを含む。上記（Ｃ）で示される補正は、補正前の請求項１における発明特定事項である「デスティネーション・レジスタ」について、当該デスティネーション・レジスタに置くデータを「前記二つのデータのうち、前記オフセット値に従いオフセットされアライメントされたデータ」に限定することを含む。
　上記で示したように、本件補正は、補正前の請求項１における発明特定事項をさらに限定するものであり、その限定により産業上の利用分野や解決しようとする課題が特段変更されるものでもないから、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げられている目的を少なくとも有するものである。
　このように、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げられている目的を有するものであるので、以下では、本件補正が、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するものであるか、特に、補正後の請求項１に係る発明が、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものであるかを検討する。
　
３．引用発明の認定
３の１．先行技術文献に記載されている技術事項
　原審が拒絶理由通知において引用した特開平１１−３５３３０５号公報（平成１１年１２月２４日出願公開。以下、「引用例１」という。）には、図面とともに以下の技術事項が記載されている。
　
（１−１）
「【００２６】セクション１
図１は、主プロセッサ２４、浮動小数点コユニットプロセッサ２６、キャッシュメモリ２８、主メモリ３０、および入力／出力システム３２を含むデータ処理システムを示す。主プロセッサ２４、キャッシュメモリ２８、主メモリ３０、および入力／出力システム３２は主バス３４を介してリンクされる。コプロセッサバス３６は主プロセッサ２４を浮動小数点ユニットコプロセッサ２６にリンクする。
【００２７】オペレーションについて説明する。主プロセッサ２４（ＡＲＭコアとも呼ぶ）は、キャッシュメモリ２８、主メモリ３０、および入力／出力システム３２の相互作用を含む一般の型のデータ処理オペレーションを制御するデータ処理命令のストリームを実行する。データ処理命令のストリームの中に、コプロセッサ命令が埋め込まれる。主プロセッサ２４はこれらのコプロセッサ命令を、付属のコプロセッサが実行すべき型のものと認識する。これに応じて主プロセッサ２４は、これらのコプロセッサ命令をコプロセッサバス３６上に送出する。このコプロセッサバス３６から、任意の付属のコプロセッサがコプロセッサ命令を受信する。この場合、浮動小数点ユニットコプロセッサ２６は、自分宛てのものであると検出した受信コプロセッサ命令をアクセプトして受け入れて、実行する。この検出は、コプロセッサ命令の中のコプロセッサ番号フィールドを介して行われる。」
　
（１−２）
「【００２８】図２は、浮動小数点ユニットコプロセッサ２６を更に詳しく示す概略図である。浮動小数点ユニットコプロセッサ２６には、３２個の３２ビットレジスタ（図２には少ししか示されていない）で構成されるレジスタバンク３８が含まれる。（〜後略〜）」
　
（１−３）
「【００２９】浮動小数点ユニットコプロセッサ２６の中では、アクセプトされたコプロセッサ命令が命令レジスタ４４の中にラッチされる。この単純化された図ではコプロセッサ命令は、操作コード（ｏｐｃｏｄｅ）部分の後に、３個のレジスタ指定フィールドＲ１とＲ２とＲ３とが続いて構成されると考えることができる（実際には、これらのフィールドは命令全体の中で別の仕方で分割、展開してもよい）。これらのレジスタ指定フィールドＲ１とＲ２とＲ３とは、実行されているデータ処理オペレーションに対するデスティネーション（宛て先）、第一のソース（発生源）、および第二のソースとしての役目を果たすレジスタバンク３８の中のレジスタにそれぞれ対応する。（〜後略〜）」
　
（１−４）
「【００５５】図７Ａは、主プロセッサ２４がコプロセッサ命令をどのように調べるかを示す概略図である。主プロセッサは命令の中の（分割できる）フィールド７６のビット組み合わせを使用することにより、命令をコプロセッサ（ｃｏｐｒｏｃｅｓｓｏｒ）命令と識別する。標準のＡＲＭプロセッサの命令のセットの中で、コプロセッサ命令にはコプロセッサ番号フィールド７８が含まれる。主プロセッサに付属したコプロセッサ（一つまたは複数）はコプロセッサ番号フィールド７８を使用して、特定のコプロセッサ命令がそれらを目標としているか識別する。ＤＳＰコプロセッサ（たとえば、ＡＲＭ社製のピッコロ（Ｐｉｃｃｏｌｏ）コプロセッサ）または浮動小数点ユニットコプロセッサのような異なる型のコプロセッサには異なるコプロセッサ番号を割り当てることができ、したがって、同じコプロセッサバス３６を使用して単一のシステムの中で別々にアドレス指定することができる。コプロセッサ命令には、コプロセッサが使用する操作コード（ｏｐｃｏｄｅ）、ならびにコプロセッサレジスタの中からデスティネーション、第一のオペランド、および第二のオペランドをそれぞれ指定する３個の５ビットフィールドも含まれる。コプロセッサロードまたは記憶のような、いくつかの命令では、コプロセッサと主プロセッサが一緒になって所望のデータ処理オペレーションを完了できるように、主プロセッサは少なくとも部分的にコプロセッサ命令を復号する。（〜後略〜）」
　
（１−５）
「【００５９】図８は、主プロセッサとしての役目を果たし、単精度と倍精度の両方のデータ型をサポートするコプロセッサ８４とコプロセッサバス８２を介して通信するデータ処理システムを示す。コプロセッサ番号を含むコプロセッサ命令は命令ストリームの中に出て来たとき、ＡＲＭコア８０からコプロセッサバス８２上に送出される。次にコプロセッサ８４は、コプロセッサ番号をそれ自身の番号と比較し、一致していればアクセプト信号をＡＲＭコア８０に返送する。アクセプト信号を受信しなければ、ＡＲＭコアは未定義の命令例外と認識し、メモリシステム８６に記憶されている例外処理コードを参照する。」
　
（１−６）
「【０２１３】本発明の特定の実施例を説明してきたが、本発明はこれに限定されないこと、そして本発明の範囲内で多数の変形および追加を行い得ることは明らかであろう。」
　
　原審が拒絶理由通知において引用した特開２００１−１３４４３６号公報（平成１３年５月１８日出願公開。以下、「引用例２」という。）には、図面とともに以下の技術事項が記載されている。
　
（２−１）
「【０００３】（〜中略〜）図１に、一般の命令１０によってこれらの命令のすべての基本命令フォーマットを示す。命令１０は操作（演算）コード（ＯＰＣＯＤＥ）を含む。操作コードは、特定の型の命令を定義する特有のビットパターンを形成する多数のビットを含む。命令１０は更に、データＤ1およびデータＤ2として示されている二つのデータオペランドへの参照を含む。これらの参照は一般に、対応するレジスタに対するものであるので、これらのデータが命令１０に直接埋め込まれていることを示すことは意図されていない。更に、説明のため、最新の例として、データＤ1およびＤ2はレジスタに記憶された通常３２ビットの量であり、このようなレジスタが３２個あることが多い。したがって、データＤ1およびＤ2に対する参照は５ビットの識別子である。５ビットの各識別子は、データＤ1またはデータＤ2が記憶される３２個のレジスタの中の対応する一つのレジスタを表す。命令１０は一つ以上のビット操作アーギュメント（引数）をも含む。下記の例では、全体の１０ビットの場合に、二つの５ビットのアーギュメントまたは単一の５ビットのアーギュメントがある。後で、特定の対応する命令に基づいて、別のアーギュメントについて説明する。しかし、通常、アーギュメントは、シフト量、位置、または操作すべきビット数のような、データＤ1およびＤ2を操作するためのパラメータに関連する。後で更に詳しく説明するように、アーギュメントは即値情報（すなわち、命令１０の中に埋め込まれる）であってもよいし、命令によりアドレス指定されて、記憶装置（たとえば、レジスタ）から読出されてもよいことに注意すべきである。最後に、命令１０はあて先参照ＤＥＳＴを含むことにも注意すべきである。この参照も一般に３２個のレジスタの中の一つのレジスタへのものであるので、やはり５ビットの識別子である。ＤＥＳＴロケーションは、命令１０のオペレーションの結果が書込まれるレジスタである。」
　
（２−２）
「【０００７】図５ａおよび５ｂは従来技術のＦＵＮＮＥＬ−ＳＨＩＦＴ命令のオペランドとオペレーションを示す。図５ａはＦＵＮＮＥＬ−ＳＨＩＦＴ命令の二つの３２ビットのデータオペランドを示し、これらがデータＧおよびＨとして示されている。ＦＵＮＮＥＬ−ＳＨＩＦＴ命令の場合、やはり図５ａに示されるように、二つの３２ビットのオペランドは連結されている。ＦＵＮＮＥＬ−ＳＨＩＦＴ命令の第三のオペランドは、単一の側面だけを与えるビット操作オペランドであり、通常５ビットのオペランドとして実施される。この５ビットがＳＨＩＦＴアーギュメントを定義する。ＳＨＩＦＴアーギュメントは、両方のデータＧおよびＨを右シフトするビット数（すなわち、各々の最上位ビットがそれぞれの最下位ビットのもとの位置に向かってシフトされるように右シフトするビット数）を定義する。このようにして図５ａは、右向きの矢印の先のＳＨＩＦＴアーギュメントに応答した右シフトを示す。シフトによる結果Ｒ４が図５ｂに示されている。結果Ｒ４は、それぞれＧSおよびＨSと表される、右シフト後のデータＧおよびＨの値を含む３２ビットの結果である。更に注意すべきことは、ＦＵＮＮＥＬ−ＳＨＩＦＴ命令の３２ビットの結果Ｒ４はその最下位ビット位置で始まり、データＧのビット位置はシフト量に等しいということである。たとえば、ＳＨＩＦＴが５に等しければ、データＧは５位置だけ右シフトされ、したがって、ビットＧ0からＧ4はシフトアウトされるので、結果Ｒ４のＧSはその最下位ビットがＧ5で始まり、Ｇ31までのデータＧの残りのビットを含む。また、データＨも右シフトされるので、結果Ｒ４のＨSはＨ0からＨ0+SHIFT-1までのＨのビットを含む。この場合も、たとえば、ＳＨＩＦＴが５に等しければ、ＨSはＨ0からＨ4までを含む。」
　
（２−３）
「【０００８】（〜中略〜）ＦＵＮＮＥＬ−ＳＨＩＦＴ命令に対する５ビット値は各命令の中の即値オペランドとすることができる。その代わりに、これらの値は読出しデータ、たとえばレジスタまたはメモリロケーションからの読出しデータとして与えられてもよい。 」
　
（２−４）
「【０００９】（〜中略〜）ＦＵＮＮＥＬ−ＳＨＩＦＴ命令のいずれかに対する１０ビットまたは５ビットの値が（たとえば、レジスタファイルからの）外部読出しによって与えられるとき、（〜中略〜）３２個のレジスタを含むレジスタファイルから外部読出し（すなわち、共通の具体化）を行うものとして、これらの３２個のレジスタの中の一つのレジスタのアドレス指定をするために命令は５ビットのフィールドを含まなければならない。したがって、このアドレス指定機能を達成するために、命令に５ビットの位置が必要とされる。」
　
（２−５）
　引用例２の【図５】には、３２ビットデータＨ[H31:H0]と３２ビットデータＧ[G31:G0]と、このＨとＧを用いてＦＵＮＮＥＬ−ＳＨＩＦＴ命令を実行した結果であるＲ４の３２ビットデータが示されている。このＲ４の３２ビットはＭＳＢ側の[H0+SHIFT-1:H0]とＬＳＢ側の[G31:GSHIFT]により構成される。
　
　本願の優先日前に頒布された刊行物である米国特許第５７３４８７４号明細書（１９９８年３月３１日公開。以下、「引用例３」という。なお、引用例３のパテントファミリに特開平８−４４８８０号があり、以下の訳文は当該パテントファミリにおける記載を参考にして当審が訳出したものである。）には、図面とともに以下の技術事項が記載されている。
　
（３−１）
「Referring now to FIG. 1, a block diagram illustrating the CPU of an exemplary graphics computer system incorporating the teachings of the present invention is shown. As illustrated, the CPU 24 comprises a prefetch and dispatch unit (PDU) 46 including an instruction cache 40, an integer execution unit (IEU) 30, an integer register file 36, a floating point unit (FPU) 26, a floating point register file 38, and a graphics execution unit (GRU) 28, coupled to each other as shown. 」（第３欄第１６行目〜同欄第２４行目）
（仮訳：図１には、本発明の教示を組み込んだ典型的なグラフィックス・コンピュータ・システムのＣＰＵを示すブロック図が示されている。ＣＰＵ２４は、図のように相互に結合された、命令キャッシュ４０を含むプリフェッチ・デスパッチユニット（ＰＤＵ）４６と、整数実行ユニット（ＩＥＵ）３０と、整数レジスタ・ファイル３６と、浮動小数点ユニット（ＦＰＵ）２６と、浮動小数点レジスタ・ファイル３８と、グラフィックス実行ユニット（ＧＲＵ）２８とを備えている。）
　
（３−２）
「Referring now to FIG. 2, a block diagram illustrating the relevant portions of one embodiment of the GRU in further detail is shown. In this embodiment, the GRU 28 comprises a graphics status register (GSR) 50, a first and a second partitioned execution path 32 and 34. The two execution paths 32 and 34 are independent of each other. In other words, two graphics instructions can be independently issued into the two execution paths 32 and 34 at the same time. Together, they independently execute the graphics instructions, operating on graphics data. 」（第４欄第１行目〜同欄第１０行目）
（仮訳：図２を参照すると、ＧＲＵの一実施例の関連部分を示すさらに詳しいブロック図が示されている。この実施例では、ＧＲＵ２８は、グラフィックス状態レジスタ（ＧＳＲ）５０と、第１分割実行パス３２および第２の分割実行パス３４とを備える。２つの実行パス３２および３４は相互に独立している。言い換えると、２つのグラフィックス命令を独立にかつ同時に２つの実行パス３２および３４に発行することができる。これらの実行パスは共に、独立にグラフィックス命令を実行してグラフィックス・データを操作する。）
　
（３−３）
「Referring now to FIG. 3, a diagram illustrating the relevant portions of one embodiment of the graphics status register (GSR) is shown. In this embodiment, the GSR 50 is used to store the least significant three bits of a pixel address before alignment (alignaddr_offset) 54, and a scaling factor to be used for pixel formatting (scale_factor) 52. The alignaddr_offset 54 is stored in bits GSR[2:0], and the scale_factor 52 is stored in bits GSR[6:3]. As will be described in more detail below, two special instructions RDASR and WRASR are provided for reading from and writing into the GSR 50. The RDASR and WRASR instructions, and the usage of alignaddr_offset 54 and scale.sub_factor 52 will be described in further detail below. 」（第４欄第１４行目〜第２６行目）
（仮訳：次に、図３を参照すると、グラフィックス状態レジスタ（ＧＳＲ）の一実施例の関連部分を示す図が示されている。この実施例では、ＧＳＲ５０を使用して、整列位置の前のピクセル・アドレスの最下位３ビット（ａｌｉｇｎａｄｄｒ＿ｏｆｆｓｅｔ）５４が記憶され、ピクセルのフォーマットに使用すべきスケール・ファクタ（ｓｃａｌｅ＿ｆａｃｔｏｒ）５２が記憶される。ａｌｉｇｎａｄｄｒ＿ｏｆｆｓｅｔ５４はビットＧＳＲ［２：０］に記憶され、ｓｃａｌｅ＿ｆａｃｔｏｒ５２はビットＧＳＲ［６：３］に記憶される。以下でさらに詳しく説明するように、ＧＳＲ５０との間の読取りおよび書込みのために２つの特殊命令ＲＤＡＳＲおよびＷＲＡＳＲが用意されている。ＲＤＡＳＲ命令およびＷＲＡＳＲ命令と、ａｌｉｎｇａｄｄｒ＿ｏｆｆｓｅｔ５４およびｓｃａｌｅ＿ｆａｃｔｏｒ５２の使用法については以下でさらに詳しく説明する。）
　
（３−４）
「Referring now to FIG. 4, a block diagram illustrating the relevant portions of one embodiment of the first partitioned execution path is shown. The first partitioned execution path 32 comprises a partitioned carry adder 37, a graphics data alignment circuit 39, a graphics data expand/merge circuit 60, and a graphics data logical operation circuitry 62, coupled to each other as shown. Additionally, the first partitioned execution path 32 further comprises a number of registers 35a-35b, and a 4:1 multiplexor 43, coupled to each other and the previously described elements as shown. At each dispatch, the PDU 46 may dispatch either a graphics data partitioned add/subtract instruction, a graphics data alignment instruction, a graphics data expand/merge instruction or a graphics data logical operation to the first partitioned execution path 32. The partitioned carry adder 37 executes the partitioned graphics data add/subtract instructions, and the graphics data alignment circuit 39 executes the graphics data alignment instruction using the alignaddr_offset stored in the GSR 50. 」（第４欄第２７行目〜同欄第４５行目）
（仮訳：次に、図４を参照すると、第１の分割実行パス３２の一実施例の関連部分を示すブロック図が示されている。第１の分割実行パス３２は、図のように相互に結合された、分割キャリー・アダー３７と、グラフィックス・データ整列回路３９と、グラフィックス・データ拡張／マージ回路６０と、グラフィックス・データ論理演算回路６２とを備える。第１の分割実行パス３２はさらに、図のように相互に結合され前述の要素に結合された、２つのレジスタ３５ａおよび３５ｂと、４：１マルチプレクサ４３も備える。各ディスパッチで、ＰＤＵ４６は、グラフィックス・データ分割加算／減算命令、グラフィックス・データ整列命令、グラフィックス・データ拡張／マージ命令、またはグラフィックス・データ論理演算を第１の分割実行パス３２にディスパッチすることができる。分割キャリー・アダー３７は、分割グラフィックス・データ加算／減算命令を実行し、グラフィックス・データ整列回路３９は、ＧＳＲ５０に記憶されているａｌｉｇｎａｄｄｒ＿ｏｆｆｓｅｔを使用してグラフィックス・データ整列命令を実行する。）
　
（３−５）
「As illustrated in FIG. 6b, the CPU 24 supports three graphics instruction formats 68a-68c. Regardless of the instruction format 68a-68c, the two most significant bits [31:30] 70a-70c provide the primary instruction format identification, and bits[24:19] 74a-74c provide the secondary instruction format identification for the graphics instructions. Additionally, bits[29:25] (rd) 72a-72c identify the destination (third source) register of a graphics (block/partial conditional store) instruction, whereas, bits [18:14] (rs1) 76a-76c identify the first source register of the graphics instruction. For the first graphics instruction format 68a, bits[13:5] (opf) and bits[4:0] (rs2) 80 and 82a identify the op codes and the second source registers for a graphics instruction of the format. For the second and third graphics instruction formats 68b-68c, bits[13:5] (imm_asi) and bits[13:0] (simm_13) may optionally identify the ASI. Lastly, for the second graphics instruction format 68b, bits[4:0] (rs2) further provide the second source register for a graphics instruction of the format (or a mask for a partial conditional store). 」（第６欄第７行目〜同欄第２６行目）
（仮訳：図６ｂに示したように、ＣＰＵ２４は、３つのグラフィックス命令フォーマット６８ａないし６８ｃをサポートする。命令フォーマット６８ａないし６８ｃにかかわらず、２つの最上位ビット［３１：３０］７０ａないし７０ｃは、グラフィックス命令に関する一次命令フォーマット識別を提供し、ビット［２４：１９］７４ａないし７４ｃは、グラフィックス命令に関する二次命令フォーマット識別を提供する。また、ビット［２９：２５］（ｒｄ）７２ａないし７２ｃは、グラフィックス（ブロック／部分条件付き記憶）命令の宛先レジスタ（第３のソース・レジスタ）を識別し、ビット［１８：１４］（ｒｓ１）７６ａないし７６ｃは、グラフィックス命令の第１のソース・レジスタを識別する。第１のグラフィックス命令フォーマット６８ａの場合、ビット［１３：５］（ｏｐｆ）およびビット［４：０］（ｒｓ２）８２ａは、このフォーマットのグラフィックス命令に関する命令コードおよび第２のソース・レジスタを識別する。第２および第３の命令フォーマット６８ｂおよび６８ｃの場合、ビット［１３：５］（ｉｍｍ＿ａｓｉ）およびビット［１３：０］（ｓｉｍｍ＿１３）は任意選択でＡＳＩを識別する。最後に、第２のグラフィックス命令フォーマット６８ｂの場合、ビット［４：０］（ｒｓ２）はさらに、そのフォーマットのグラフィックス命令用の第２のソース・レジスタ（または部分条件付き記憶用のマスク）を提示する。）
　
（３−６）
「Referring now to FIGS. 7a-7c, the graphics data alignment instructions, and the relevant portions of one embodiment of the graphics data alignment circuit are illustrated. As shown in FIG. 7a, there are two graphics data address calculation instructions 98a-98b, and one graphics data alignment instruction 100 for calculating addresses of misaligned graphics data, and aligning misaligned graphics data. 
　The ALIGNADDR instruction 98a adds the content of the rs1 and rs2 registers, and stores the result, except the least significant 3 bits are forced to zeroes, in the rd register. The least significant 3 bits of the result are stored in the alignaddr_offset field of GSR 50. The ALIGNADDRL instruction 98b is the same as the alignaddr instruction 98a, except twos complement of the least significant 3 bits of the result is stored in the alignaddr_offset field of GSR 50. 
　The FALIGNDATA instruction 100 concatenates two 64-bit floating point values in the rs1 and rs2 registers to form a 16-byte value. The floating point value in the rs1 register is used as the upper half of the concatenated value, whereas the floating point value in the rs2 register is used as the lower half of the concatenated value. Bytes in the concatenated value are numbered from the most significant byte to the least significant byte, with the most significant byte being byte 0. Eight bytes are extracted from the concatenated value, where the most significant byte of the extracted value is the byte whose number is specified by the alignaddr_offset field of GSR 50. The result is stored as a 64 bit floating point value in the rd register. 
　Thus, as illustrated in FIG. 7b, by using the ALIGNADDRESS {_LITTLE} instruction to generate and store the alignaddr_offset in the GSR 50 (step a), copying the two portions of a misaligned graphics data block 99a-99b from memory into the rs1 and rs2 registers, aligning and storing the aligned graphics data block into the rd register using the FALIGNDATA instruction, and then copying the aligned graphics data block 101 from the rd register into a new memory location, a misaligned graphics data block 99a-99b can be aligned in a quick and efficient manner. 
　As shown in FIG. 7c, in this embodiment, the graphics data alignment circuit 39 comprises a 64-bit multiplexors 51, coupled to each other and the floating point register file as shown. The multiplexor 51 aligns misaligned graphics data as described above. 」（第８欄第５０行目〜第９欄第２６行目）
（仮訳：次に図７ａ〜図７ｃを参照すると、グラフィックス・データ整列命令と、グラフィックス・データ整列回路の一実施例の関連部分が示されている。図７ａに示したように、２つのグラフィックス・データ・アドレス計算回路９８ａおよび９８ｂと、整列していないグラフィックス・データを算出して整列させる１つのグラフィックス・データ整列命令１００がある。
　ＡＬＩＧＮＡＤＤＲ命令９８ａは、ｒｓ１レジスタの内容とｒｓ２レジスタの内容を加算して、ｒｄレジスタに結果を記憶する。ただし、最下位３ビットは強制的に０になる。結果の最下位３ビットは、ＧＳＲ５０のａｌｉｇｎａｄｄｒ＿ｏｆｆｓｅｔフィールドに記憶される。ＡＬＩＧＮＡＤＤＲＬ命令９８ｂは、結果の最下位３ビットの２補数がＧＳＲ５０のａｌｉｇｎａｄｄｒ＿ｏｆｆｓｅｔフィールドに記憶されることを除き、ａｌｉｇｎａｄｄｒ命令９８ａと同じである。
　ＦＡＬＩＧＮＤＡＴＡ命令１００は、ｒｓ１レジスタ中の６４ビット浮動小数点値とｒｓ２レジスタ中の６４ビット浮動小数点値を連結して１６バイト値を形成する。ｒｓ１レジスタ中の浮動小数点値は、連結値の上半分として使用され、ｒｓ２レジスタ中の浮動小数点値は、連結値の下半分として使用される。連結値中のバイトは、最上位バイトから最下位バイトへと番号付けされ、最上位バイトが０になる。この連結値から８バイトが抽出される。抽出される値の最上位バイトの番号は、ＧＳＲ５０のａｌｉｇｎａｄｄｒ＿ｏｆｆｓｅｔフィールドによって指定されているものである。この結果は、６４ビット浮動小数点値としてｒｄレジスタに記憶される。
【００４４】したがって、図７ｂに示したように、ＡＬＩＧＮＡＤＤＲＥＳＳ｛＿ＬＩＴＴＬＥ｝命令を使用してａｌｉｇｎａｄｄｒ＿ｏｆｆｓｅｔをＧＳＲ５０に記憶し（ステップａ）、整列していないグラフィックス・データ・ブロックの２つの部分９９ａおよび９９ｂをメモリからｒｓ１レジスタおよびｒｓ２レジスタにコピーし、ＦＡＬＩＧＮＤＡＴＡ命令を使用して、整列させたグラフィックス・データ・ブロックをｒｄレジスタに記憶し、次いで、整列させたグラフィックス・データ・ブロック１０１をｒｄレジスタから新しいメモリ位置にコピーすることによって、整列していないグラフィックス・データ・ブロック９９ａおよび９９ｂを迅速にかつ効率的に整列させることができる。
【００４５】図７ｃに示したように、この実施例では、グラフィックス・データ整列回路３９は、図のように相互に結合され浮動小数点レジスタ・ファイルに結合された６４ビット・マルチプレクサ５１を備える。マルチプレクサ５１は、一致していないグラフィックス・データを上述のように整列させる。）
　
　本願の優先日前に頒布された刊行物である「Pentium Pro ファミリ・ディベロッパーズ・マニュアル　中巻：プログラマーズ・リファレンス・マニュアル」，初版，インテルジャパン株式会社，１９９６年１２月３１日，Pages:6の13,6の24〜6の25,11の361〜11の362（以下、「引用例４」という。）には、図面とともに以下の技術事項が記載されている。
　
（４−１）
「６．３．１．２．  条件付き移動命令
ＣＭＯＶｃｃ命令は、ＥＦＬＡＧＳレジスタのステータス・フラグのステートをチェックし、フラグが指定されたステート（または条件）であった場合に移動操作を実行する一群の命令である。これらの命令を使用して、メモリから汎用レジスタに、または汎用レジスタから汎用レジスタに１６ビットまたは３２ビットの値を移動させることができる。各命令でテストされるフラグのステートは、それぞれの命令に条件コード（ｃｃ）を付けて指定する。条件が満たされない場合は、移動は行われず、実行はＣＭＯＶｃｃ命令の次の命令から継続される。」（第６の１３頁下から７行目〜同頁最終行）
　
（４−２）
「６．７．２．  ダブル・シフト命令
ＳＨＬＤ（ＳｈｉｆｔＬｅｆｔＤｏｕｂｌｅ）命令とＳＨＲＤ（ＳｈｉｆｔＲｉｇｈｔＤｏｕｂｌｅ）命令は、指定されたビット数だけ、一方のオペランドから他方のオペランドにシフトする（図６−９を参照）。これらの命令は、アラインメントが合っていないビット・ストリングに対する操作を容易にするために用意されている。これらの命令は、多様なビット・ストリング移動操作を行う場合にも利用できる。
ＳＨＬＤ命令は、デスティネーション・オペランドのビットを左にシフトし、（デスティネーション・オペランドの）空のビット位置にソース・オペランドからシフトして出たビットを埋める。デスティネーション・オペランドとソース・オペランドは同じ長さ（ワードかダブルワード）でなければならない。シフト・カウントの範囲は０〜３１ビットである。このシフト操作の結果はデスティネーション・オペランドに格納され、ソース・オペランドは変更されない。ＣＦフラグにはデスティネーション・オペランドから最後にシフトして出たビットがロードされる。
ＳＨＲＤ命令の操作は、デスティネーション・オペランドのビットが左に（注：これは明らかな誤記であり、正しくは”右に”である。）シフトされ、空のビット位置にソース・オペランドからシフトして出たビットが埋められる点を除いてＳＨＬＤ命令と同じである。」（第６の２４頁下から５行目〜第６の２５頁下から６行目）
　
（４−３）
　第６の２５頁の図６−９の下半分に、ＳＨＲＤ命令により実行される操作が示されている。ソース・レジスタの下位ビットからシフトして出たビットがデスティネーション・レジスタの上位ビットに入力される一方で、デスティネーション・レジスタの下位ビットからシフトして出る様子が示されている。
　
（４−４）
「SHRD-Double Precision Shift Right 
Opcode　　Instruction　　　　　　Description
0FAC　　　SHRD r/m16,r16,imm8　　Shift r/m16 to right imm8 places 
　　　　　　　　　　　　　　　　　while shifting bits from r16 
　　　　　　　　　　　　　　　　　in from the left
0FAD　　　SHRD r/m16,r16,CL　　　Shift r/m16 to right CL   places 
　　　　　　　　　　　　　　　　　while shifting bits from r16 
　　　　　　　　　　　　　　　　　in from the left
0FAC　　　SHRD r/m32,r32,imm8　　Shift r/m32 to right imm8 places 
　　　　　　　　　　　　　　　　　while shifting bits from r32 
　　　　　　　　　　　　　　　　　in from the left
0FAD　　　SHRD r/m32,r32,CL　　　Shift r/m32 to right CL   places 
　　　　　　　　　　　　　　　　　while shifting bits from r32 
　　　　　　　　　　　　　　　　　in from the left
　
説明
第１オペランド（デスティネーション・オペランド）を、第３オペランド（カウント・オペランド）で指定するビット数だけ右側ヘシフトする。第２オペランド（ソース・オペランド）は左側からシフト・インされるビットを示す（デスティネーション・オペランドの最上位ビットで開始される）。デスティネーシヨン・オペランドは、 レジスタ、またはメモリ位置、ソース・オペランドはレジスタである。カウント・オペランドは符号なし整数で、即値バイトかＣＬレジスタの内容のどちらかである。カウントのビット０から４のみが使用され、カウントが０から３１までの値になるようにマスクされる。カウントがオペランド・サイズより大きい場合、デスティネーション・オペランド内の演算結果は未定義である。」（第１１の３６１頁第１行目〜第１８行目）
　
３の２．引用例１発明の認定
　上記（１−１）の「主プロセッサ２４（ＡＲＭコアとも呼ぶ）は、（〜中略〜）データ処理命令のストリームを実行する。データ処理命令のストリームの中に、コプロセッサ命令が埋め込まれる。」という記載から、コプロセッサ命令が埋め込まれたデータ処理命令のストリームに応じて主プロセッサ２４を使用してデータ処理を実行するものと認められる。
　
　上記（１−２）の「浮動小数点ユニットコプロセッサ２６には、３２個の３２ビットレジスタ（図２には少ししか示されていない）で構成されるレジスタバンク３８が含まれる。」という記載、及び、上記（１−３）の「この単純化された図ではコプロセッサ命令は、操作コード（ｏｐｃｏｄｅ）部分の後に、３個のレジスタ指定フィールドＲ１とＲ２とＲ３とが続いて構成されると考えることができる（〜中略〜）。これらのレジスタ指定フィールドＲ１とＲ２とＲ３とは、実行されているデータ処理オペレーションに対するデスティネーション（宛て先）、第一のソース（発生源）、および第二のソースとしての役目を果たすレジスタバンク３８の中のレジスタにそれぞれ対応する。」という記載は、コプロセッサ命令が有する３個のレジスタ指定フィールドＲ１とＲ２とＲ３により、浮動小数点ユニットコプロセッサ２６内のレジスタバンク３８のなかから、第一のソース、第二のソース、デスティネーションの各レジスタが指定されるものであることを示すから、コプロセッサ命令のために、浮動小数点ユニットコプロセッサ２６内のレジスタバンク３８のなかから、第一のソース・レジスタ、第二のソース・レジスタ、デスティネーション・レジスタを提供するものであると認められる。
　
　上記（１−３）の「コプロセッサ命令は、操作コード（ｏｐｃｏｄｅ）部分の後に、３個のレジスタ指定フィールドＲ１とＲ２とＲ３とが続いて構成されると考えることができる（実際には、これらのフィールドは命令全体の中で別の仕方で分割、展開してもよい）。」という記載、及び、上記（１−４）の「コプロセッサ命令には、コプロセッサが使用する操作コード（ｏｐｃｏｄｅ）、ならびにコプロセッサレジスタの中からデスティネーション、第一のオペランド、および第二のオペランドをそれぞれ指定する３個の５ビットフィールドも含まれる。」という記載は、コプロセッサ命令に、操作コードｏｐｃｏｄｅが含まれることを示している。
　上記（１−１）の「浮動小数点ユニットコプロセッサ２６は、自分宛てのものであると検出した受信コプロセッサ命令をアクセプトして受け入れて、実行する。この検出は、コプロセッサ命令の中のコプロセッサ番号フィールドを介して行われる。」という記載、及び、上記（１−４）の「標準のＡＲＭプロセッサの命令のセットの中で、コプロセッサ命令にはコプロセッサ番号フィールド７８が含まれる。主プロセッサに付属したコプロセッサ（一つまたは複数）はコプロセッサ番号フィールド７８を使用して、特定のコプロセッサ命令がそれらを目標としているか識別する。」との記載は、コプロセッサ命令に、コプロセッサ命令のための目標を識別するコプロセッサ番号フィールド７８が含まれることを示している。
　つまり、浮動小数点ユニットコプロセッサ２６によって実行される動作を指定する操作コードｏｐｃｏｄｅ、コプロセッサ命令のための目標を識別するコプロセッサ番号フィールド７８とを含むコプロセッサ命令を提供するものであると認められる。
　
　上記引用例１の記載事項及び図面を総合勘案すると、引用例１には、次の発明（以下、「引用例１発明」という。）が記載されていると認められる。
　
「浮動小数点ユニットコプロセッサ２６のためのコプロセッサ命令を提供する方法であって、
　コプロセッサ命令が埋め込まれたデータ処理命令のストリームに応じて主プロセッサ２４を使用してデータ処理を実行する段階と、
　コプロセッサ命令のために、浮動小数点ユニットコプロセッサ２６内のレジスタバンク３８のなかから、第一のソース・レジスタ、第二のソース・レジスタ、デスティネーション・レジスタを提供する段階と、
　浮動小数点ユニットコプロセッサ２６によって実行される動作を指定する操作コードｏｐｃｏｄｅ、コプロセッサ命令のための目標を識別するコプロセッサ番号フィールド７８とを含むコプロセッサ命令を提供する段階と
　を含むことを特徴とする方法。」
　
３の３．アライメント命令に関する周知技術及び公知技術の認定
３の３の１．アライメント命令自体について
　上記（２−１）の記載事項から明らかなように、引用例２の「命令１０」には、「操作（演算）コード（ＯＰＣＯＤＥ）」と、「レジスタに対するものである」「二つのデータオペランドへの参照」である「データＤ1」及び「データＤ2」と、「命令１０のオペレーションの結果が書込まれるレジスタ」である「ＤＥＳＴロケーション」へのものである「あて先参照ＤＥＳＴ」と、例えば「シフト量」「のような」「データＤ1およびＤ2を操作するためのパラメータに関連する」「アーギュメント」とを含む。上記（２−２）及び（２−５）の記載事項から明らかなように、引用例２の「命令」の一種である「ＦＵＮＮＥＬ−ＳＨＩＦＴ命令」は、「ＳＨＩＦＴアーギュメント」を含み、この「ＳＨＩＦＴアーギュメント」は「二つの３２ビットのデータオペランド」である「データＧおよびＨ」「を右シフトするビット数（すなわち、各々の最上位ビットがそれぞれの最下位ビットのもとの位置に向かってシフトされるように右シフトするビット数）を定義する」ものであり、「ＳＨＩＦＴアーギュメント」により定義される右シフトするビット数をSHIFTとすると、「ＦＵＮＮＥＬ−ＳＨＩＦＴ命令の３２ビットの結果Ｒ４」には、「３２ビットデータＨ」のビット３１からビット０からなる「[H31:H0]」のうちビット（０＋ＳＨＩＦＴ−１）からビット０までの部分「[H0+SHIFT-1:H0]」がＭＳＢ側に格納され、「３２ビットデータＧ」のビット３１からビット０からなる「[G31:G0]」のうちビット３１からビットＳＨＩＦＴまでの部分「[G31:GSHIFT]」がＬＳＢ側に格納される。つまり、引用例２の「ＦＵＮＮＥＬ−ＳＨＩＦＴ命令」は２つのソース・レジスタから取り出した２つのデータのうち、オフセットされアライメントされたデータを１つのデスティネーション・レジスタに置く動作を指定するオペコードを含むものである。
　また、上記（３−５）の記載事項から明らかなように、引用例３の「グラフィックス命令」は「一次命令フォーマット識別を提供」する「２つの最上位ビット［３１：３０］７０ａないし７０ｃ」と、「二次命令フォーマット識別を提供」する「ビット［２４：１９］７４ａないし７４ｃ」と、「第１のソース・レジスタを識別」する「ビット［１８：１４］（ｒｓ１）７６ａないし７６ｃ」と、「第２のソース・レジスタを識別」する「ビット［４：０］（ｒｓ２）８２ａ」と、「宛先レジスタ」「を識別」する「ビット［２９：２５］（ｒｄ）７２ａないし７２ｃ」とを含む。上記（３−６）の記載事項から明らかなように、引用例３の「グラフィックス命令」の一種である「ＦＡＬＩＧＮＤＡＴＡ命令１００」は、「ｒｓ１レジスタ中の６４ビット浮動小数点値」を「連結値の上半分とし」「ｒｓ２レジスタ中の６４ビット浮動小数点値」を「連結値の下半分として」「連結して」「形成」された「１６バイト値」の「連結値」のうち、「８バイト」を「抽出」して「６４ビット浮動小数点値としてｒｄレジスタ」に記憶するためのものである。ここで「抽出される値の最上位バイトの番号は、ＧＳＲ５０のａｌｉｇｎａｄｄｒ＿ｏｆｆｓｅｔフィールドによって指定されているものである。」つまり、引用例３の「ＦＡＬＩＧＮＤＡＴＡ命令１００」は２つのソース・レジスタから取り出した２つのデータのうち、オフセットされアライメントされたデータを１つのデスティネーション・レジスタに置く動作を指定するオペコードを含むものである。
　さらには、上記（４−２）、（４−３）及び（４−４）の記載事項から明らかなように、引用例４の「ＳＨＲＤ（ＳｈｉｆｔＲｉｇｈｔＤｏｕｂｌｅ）命令」は、「Opecode」の値としての「OFAC」か「0FAD」により識別されるものであり、「レジスタ」である「第１オペランド」を「第３オペランドで指定するビット数だけ右側へシフト」し、「レジスタである」「第２オペランド」を「第３オペランドで指定するビット数だけ」「第１オペランド」の「左側からシフト・イン」するためのものである。つまり、引用例４の「ＳＨＲＤ（ＳｈｉｆｔＲｉｇｈｔＤｏｕｂｌｅ）命令」は２つのレジスタから取り出した２つのデータのうち、オフセットされアライメントされたデータを１つのレジスタに置く動作を指定するオペコードを含むものである。
　以上、引用例２、引用例３及び引用例４にて例示されるように、２つのレジスタから取り出した２つのデータのうち、オフセットされアライメントされたデータを１つのレジスタに置く動作を指定するオペコードを含む命令、つまりは、アライメント命令は当業者には周知である（以下、当該周知技術を「周知技術１」という。）。
　
３の３の２．アライメント命令の用途について　
　上記（３−６）には「図７ｂに示したように、（〜中略〜）整列していないグラフィックス・データ・ブロックの２つの部分９９ａおよび９９ｂをメモリからｒｓ１レジスタおよびｒｓ２レジスタにコピーし、ＦＡＬＩＧＮＤＡＴＡ命令を使用して、整列させたグラフィックス・データ・ブロックをｒｄレジスタに記憶し、次いで、整列させたグラフィックス・データ・ブロック１０１をｒｄレジスタから新しいメモリ位置にコピーすることによって、整列していないグラフィックス・データ・ブロック９９ａおよび９９ｂを迅速にかつ効率的に整列させることができる。」と記載されており、引用例３の「ＦＡＬＩＧＮＤＡＴＡ命令」はアライメント境界にまたがる２つのデータを１つのレジスタに格納するために用いるものである。
　上記（４−２）には「ＳＨＬＤ（ＳｈｉｆｔＬｅｆｔＤｏｕｂｌｅ）命令とＳＨＲＤ（ＳｈｉｆｔＲｉｇｈｔＤｏｕｂｌｅ）命令は、指定されたビット数だけ、一方のオペランドから他方のオペランドにシフトする（図６−９を参照）。これらの命令は、アラインメントが合っていないビット・ストリングに対する操作を容易にするために用意されている。」と記載されており、引用例４の「ＳＨＲＤ（ＳｈｉｆｔＲｉｇｈｔＤｏｕｂｌｅ）命令」はアライメント境界にまたがる２つのデータを１つのレジスタに格納するために用いるものである。
　以上、引用例３及び引用例４にて例示されるように、２つのレジスタから取り出した２つのデータのうち、オフセットされアライメントされたデータを１つのレジスタに置く動作を指定するオペコードを含む命令、つまりは、アライメント命令を、アライメント境界にまたがる２つのデータを１つのレジスタに格納するために用いることは、当業者には周知である（以下、当該周知技術を「周知技術２」という。）。
　
３の３の３．アライメント命令のためのパラメータであるオフセット（シフト）量をレジスタから取り出すことについて
　上記（２−１）に「通常、アーギュメントは、シフト量、位置、または操作すべきビット数のような、データＤ1およびＤ2を操作するためのパラメータに関連する。後で更に詳しく説明するように、アーギュメントは即値情報（すなわち、命令１０の中に埋め込まれる）であってもよいし、命令によりアドレス指定されて、記憶装置（たとえば、レジスタ）から読出されてもよいことに注意すべきである。」と記載され、上記（２−３）に「ＦＵＮＮＥＬ−ＳＨＩＦＴ命令に対する５ビット値は各命令の中の即値オペランドとすることができる。その代わりに、これらの値は読出しデータ、たとえばレジスタまたはメモリロケーションからの読出しデータとして与えられてもよい。」と記載され、上記（２−４）に「ＦＵＮＮＥＬ−ＳＨＩＦＴ命令のいずれかに対する１０ビットまたは５ビットの値が（たとえば、レジスタファイルからの）外部読出しによって与えられるとき、（〜中略〜）３２個のレジスタを含むレジスタファイルから外部読出し（すなわち、共通の具体化）を行うものとして、これらの３２個のレジスタの中の一つのレジスタのアドレス指定をするために命令は５ビットのフィールドを含まなければならない。したがって、このアドレス指定機能を達成するために、命令に５ビットの位置が必要とされる。」と記載されている。これらの記載事項から明らかなように、引用例２の「ＦＵＮＮＥＬ−ＳＨＩＦＴ命令」は、命令内の「５ビットの位置」である「アーギュメント」に、「シフト量」を読み出す（取り出す）元である「レジスタ」を「アドレス指定」する情報を保持するようにすることができるものである。
　上記（３−３）に「図３を参照すると、グラフィックス状態レジスタ（ＧＳＲ）の一実施例の関連部分を示す図が示されている。この実施例では、ＧＳＲ５０を使用して、整列位置の前のピクセル・アドレスの最下位３ビット（ａｌｉｇｎａｄｄｒ＿ｏｆｆｓｅｔ）５４が記憶され、（〜中略〜）。ａｌｉｇｎａｄｄｒ＿ｏｆｆｓｅｔ５４はビットＧＳＲ［２：０］に記憶され、（〜中略〜）。」と記載され、上記（３−６）に「ＦＡＬＩＧＮＤＡＴＡ命令１００は、ｒｓ１レジスタ中の６４ビット浮動小数点値とｒｓ２レジスタ中の６４ビット浮動小数点値を連結して１６バイト値を形成する。ｒｓ１レジスタ中の浮動小数点値は、連結値の上半分として使用され、ｒｓ２レジスタ中の浮動小数点値は、連結値の下半分として使用される。連結値中のバイトは、最上位バイトから最下位バイトへと番号付けされ、最上位バイトが０になる。この連結値から８バイトが抽出される。抽出される値の最上位バイトの番号は、ＧＳＲ５０のａｌｉｇｎａｄｄｒ＿ｏｆｆｓｅｔフィールドによって指定されているものである。この結果は、６４ビット浮動小数点値としてｒｄレジスタに記憶される。」と記載されている。これらの記載事項から明らかなように、引用例３の「ＦＡＬＩＧＮＤＡＴＡ命令」は、オフセット量である「ａｌｉｇｎａｄｄｒ＿ｏｆｆｓｅｔ」を「グラフィックス状態レジスタ（ＧＳＲ）」から取り出すものである。
　上記（４−４）に「第１オペランド（デスティネーション・オペランド）を、第３オペランド（カウント・オペランド）で指定するビット数だけ右側ヘシフトする。第２オペランド（ソース・オペランド）は左側からシフト・インされるビットを示す（デスティネーション・オペランドの最上位ビットで開始される）。」及び「カウント・オペランドは符号なし整数で、即値バイトかＣＬレジスタの内容のどちらかである。」と記載されている。これらの記載事項から明らかなように、引用例４の「ＳＨＲＤ（ＳｈｉｆｔＲｉｇｈｔＤｏｕｂｌｅ）命令」は、シフト量（オフセット量）である「第３オペランド（カウント・オペランド）」を「ＣＬレジスタ」から取り出すようにすることができるものである。
　以上、引用例２、引用例３及び引用例４にて例示されるように、２つのレジスタから取り出した２つのデータのうち、オフセットされアライメントされたデータを１つのレジスタに置く動作を指定するオペコードを含む命令、つまりは、アライメント命令について、パラメータの一種であるオフセット（シフト）量をレジスタから取り出すようにすることは、当業者には周知である（以下、当該周知技術を「周知技術３」という。）。
　
３の３の４．アライメント命令のためのパラメータであるオフセット（シフト）量を取り出す元であるレジスタを指定する情報を、アライメント命令のフィールドのひとつとして保持することについて
　上記（２−１）に「通常、アーギュメントは、シフト量、位置、または操作すべきビット数のような、データＤ1およびＤ2を操作するためのパラメータに関連する。後で更に詳しく説明するように、アーギュメントは即値情報（すなわち、命令１０の中に埋め込まれる）であってもよいし、命令によりアドレス指定されて、記憶装置（たとえば、レジスタ）から読出されてもよいことに注意すべきである。」と記載され、上記（２−３）に「ＦＵＮＮＥＬ−ＳＨＩＦＴ命令に対する５ビット値は各命令の中の即値オペランドとすることができる。その代わりに、これらの値は読出しデータ、たとえばレジスタまたはメモリロケーションからの読出しデータとして与えられてもよい。」と記載され、上記（２−４）に「ＦＵＮＮＥＬ−ＳＨＩＦＴ命令のいずれかに対する１０ビットまたは５ビットの値が（たとえば、レジスタファイルからの）外部読出しによって与えられるとき、（〜中略〜）３２個のレジスタを含むレジスタファイルから外部読出し（すなわち、共通の具体化）を行うものとして、これらの３２個のレジスタの中の一つのレジスタのアドレス指定をするために命令は５ビットのフィールドを含まなければならない。したがって、このアドレス指定機能を達成するために、命令に５ビットの位置が必要とされる。」と記載されている。これらの記載事項から明らかなように、引用例２の「ＦＵＮＮＥＬ−ＳＨＩＦＴ命令」は、命令内の「５ビットの位置」である「アーギュメント」に、「シフト量」を読み出す（取り出す）元である「レジスタ」を「アドレス指定」する情報を保持するようにすることができるものである。
　つまりは、引用例２には、２つのレジスタから取り出した２つのデータのうち、オフセットされアライメントされたデータを１つのレジスタに置く動作を指定するオペコードを含む命令、つまりは、アライメント命令について、当該アライメント命令のフィールドのひとつとして、パラメータの一種であるオフセット（シフト）量を取り出す元であるレジスタを指定する情報を保持するようにすることが記載されている（以下、「公知技術４」という。）。
　
３の３の５．アライメント命令を浮動小数点データに適用することについて
　（３−６）に「ＦＡＬＩＧＮＤＡＴＡ命令１００は、ｒｓ１レジスタ中の６４ビット浮動小数点値とｒｓ２レジスタ中の６４ビット浮動小数点値を連結して１６バイト値を形成する。ｒｓ１レジスタ中の浮動小数点値は、連結値の上半分として使用され、ｒｓ２レジスタ中の浮動小数点値は、連結値の下半分として使用される。連結値中のバイトは、最上位バイトから最下位バイトへと番号付けされ、最上位バイトが０になる。この連結値から８バイトが抽出される。抽出される値の最上位バイトの番号は、ＧＳＲ５０のａｌｉｇｎａｄｄｒ＿ｏｆｆｓｅｔフィールドによって指定されているものである。この結果は、６４ビット浮動小数点値としてｒｄレジスタに記憶される。」と記載されているように、引用例３におけるアライメント命令である「ＦＡＬＩＧＮＤＡＴＡ命令１００」の適用対象は浮動小数点データである。このような、アライメント命令を浮動小数点データに適用することは、当業者がアライメント命令を用いる際の常套手段である（以下、当該常套手段を「常套手段５」という。）。
　
４．対比
　補正後の請求項１に係る発明と引用例１発明とを比較する。
　
　引用例１発明における「主プロセッサ２４」は、補正後の請求項１に係る発明における「メイン・プロセッサ」に相当する。
　引用例１発明における「浮動小数点ユニットコプロセッサ２６」は、メイン・プロセッサ（主プロセッサ２４）のためのコプロセッサであるという点で、補正後の請求項１に係る発明における「コプロセッサ」に一致する。
　引用例１発明における「第一のソース・レジスタ」と「第二のソース・レジスタ」をあわせた構成は、コプロセッサ命令のための２つのソース・レジスタであるという点で、補正後の請求項１に係る発明における「２つのソース・レジスタ」に一致する。
　引用例１発明における「操作コードｏｐｃｏｄｅ」は、メイン・プロセッサ（主プロセッサ２４）のためのコプロセッサ（浮動小数点ユニットコプロセッサ２６）によって実行される動作を指定するという点で、補正後の請求項１に係る発明における「オペコード」に一致する。
　引用例１発明における「コプロセッサ命令のための目標を識別するコプロセッサ番号フィールド７８」は、補正後の請求項１に係る発明における「前記コプロセッサ命令のためのターゲット・コプロセッサを識別するためのコプロセッサ識別フィールド」に相当する。
　
　すると、補正後の請求項１に係る発明と引用例１発明とは、次の点で一致する。
　
＜一致点＞
　メイン・プロセッサのためのコプロセッサのための命令を提供する方法において、
　少なくとも１つのコプロセッサ命令を含むデータ処理命令のストリームに応じてメイン・プロセッサを使用してデータ処理を実行する段階と、
　前記コプロセッサ命令のために、２つのソース・レジスタ、および、１つのデスティネーション・レジスタを提供する段階と、
　前記コプロセッサによって実行される動作を指定するオペコード、前記コプロセッサ命令のためのターゲット・コプロセッサを識別するコプロセッサ識別フィールドを含むコプロセッサ命令を提供する段階と、
　を含むことを特徴とする方法。
　
　一方で、両者は、次の点で相違する。
　
＜相違点１＞
　補正後の請求項１に係る発明においては、命令を提供する方法が適用される対象が「コプロセッサ」であるのに対して、引用例１発明においては、命令を提供される方法が適用される対象が「浮動小数点ユニットコプロセッサ２６」である点。
　
＜相違点２＞
　補正後の請求項１に係る発明において、「２つのソース・レジスタ」はアライメント境界にまたがる２つのデータを格納するものであり、「２つのソース・レジスタ」は、命令を実行することにより前記アライメント境界にまたがる前記２つのデータを取り出されるものであるのに対し、引用例１発明における「第一のソース・レジスタ」及び「第二のソース・レジスタ」に格納されるデータとアライメント境界との関係が不明な点。
　
＜相違点３＞
　補正後の請求項１に係る発明において、「デスティネーション・レジスタ」はアライメント動作により前記２つのソース・レジスタから取り出されるデータを格納するものであり、「デスティネーション・レジスタ」は、命令を実行することにより前記ソース・レジスタから取り出した前記二つのデータのうち、前記オフセット値に従いオフセットされアライメントされたデータを置かれるものであるのに対し、引用例１発明における「デスティネーション・レジスタ」に格納されるデータとアライメント動作との関係が不明な点。
　
＜相違点４＞
　補正後の請求項１に係る発明において、「コプロセッサ命令」は前記アライメント動作を指定するオペコード、および、オフセット値の格納場所を指定するオフセット情報を含み、命令を実行することにより前記オフセット情報が指定する格納場所から前記オフセット値を取り出すものであるのに対し、引用例１発明では、引用例１に列挙されている命令セットのなかでコプロセッサ命令としてアライメント動作を指定するものがない点。
　　
５．判断
５の１．相違点１について
　引用例１発明においては、命令を提供される方法が適用される対象が「浮動小数点ユニットコプロセッサ２６」という浮動小数点演算を行うためのコプロセッサであるが、この命令を提供される方法が適用される対象を、演算の種別に関する限定のない「コプロセッサ」とすることに何ら困難性はない。
　よって、上記相違点１は格別のものではない。
　
５の２．相違点２乃至４について
　引用例１に列挙されている命令セットのなかで「コプロセッサ命令」としてアライメント動作を指定するもの、つまりは、アライメント命令はないものの、上記（１−２）に「浮動小数点ユニットコプロセッサ２６には、３２個の３２ビットレジスタ（図２には少ししか示されていない）で構成されるレジスタバンク３８が含まれる。」と記載されていることから明らかなように、引用例１発明の「浮動小数点ユニットコプロセッサ２６」には「３２個の３２ビットレジスタ」で構成される「レジスタバンク３８」が含まれる。このことを考慮すれば、引用例１発明における「レジスタバンク３８」を構成する「３２個の３２ビットレジスタ」のいずれかをそれぞれ、２つのソース・レジスタ及びデスティネーション・レジスタとする各種の「コプロセッサ命令」を追加すること、特に、周知技術１、周知技術２、周知技術３、公知技術４及び常套手段５にて示されるアライメント命令を追加することを試みることで、引用例１発明において、２つのソース・レジスタを、アライメント境界にまたがる２つのデータを格納するものとし、２つのソース・レジスタを、命令が実行することにより、アライメント境界にまたがる２つのデータが取り出されるものとし、デスティネーション・レジスタを、アライメント動作により２つのソース・レジスタから取り出されるデータを格納するものとし、デスティネーション・レジスタを、命令を実行することによりソース・レジスタから取り出した２つのデータのうち、オフセット値に従いオフセットされアライメントされたデータを置くためのものとし、コプロセッサ命令を、アライメント操作を指定するオペコードと、オフセット値の格納場所であるレジスタを指定するオフセット情報を含むものとし、当該コプロセッサ命令を実行することによりオフセット情報が指定する格納場所であるレジスタからオフセット値を取り出すようにすることは、当業者が適宜なし得たことである。そして、上記（１−６）にも「本発明の特定の実施例を説明してきたが、本発明はこれに限定されないこと、そして本発明の範囲内で多数の変形および追加を行い得ることは明らかであろう。」と記載されており、命令セットへの命令の追加を行うことについて、特段の阻害要因はない。
　よって、上記相違点２、上記相違点３及び上記相違点４は格別のものではない。　
　
　また、補正後の請求項１に係る発明が有する作用効果は、引用例１発明、周知技術１、周知技術２、周知技術３、公知技術４及び常套手段５から当業者が予測できた範囲内のものである。
　
　よって、補正後の請求項１に係る発明は、引用例１発明、（引用例２、引用例３及び引用例４に例示されている）周知技術１、（引用例３及び引用例４に例示されている）周知技術２、（引用例２、引用例３及び引用例４に例示されている）周知技術３、引用例２に記載されている公知技術４及び引用例３に記載されている常套手段５に基いて、当業者が容易に発明をすることができたものである。
　　
６．小括
　したがって、補正後の請求項１に係る発明は、その優先日前に日本国内又は外国において頒布された刊行物に記載された発明に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。つまり、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　よって、上記補正却下の決定の結論のとおり決定する。
　
（参考．平成２２年７月１４日付け回答書について
　審判請求人（出願人）は平成２２年７月１４日付けで回答書を提出し、請求項１を下記のように補正する意思がある旨を示している。
　
「コプロセッサのための命令を提供する方法において、 
 　少なくとも１つのコプロセッサ命令を含むデータ処理命令のストリームに応じてメイン・プロセッサを使用してデータ処理を実行する段階と、 
 　前記コプロセッサ命令のために、アライメント境界にまたがる２つのデータが格納される２つのソース・レジスタ、および、アライメント動作により前記２つのソース・レジスタから取り出されるデータを格納する１つのデスティネーション・レジスタを提供する段階と、 
 　前記コプロセッサによって実行される前記アライメント動作を指定するオペコード、前記コプロセッサ命令のためのターゲット・コプロセッサを識別するコプロセッサ識別フィールド、および、アライメントのシーケンスが演算される場合にはオフセット値の格納場所を指定し、アライメントのシーケンスが予め定められている場合にはオフセット値を即値として指定するオフセット情報、を含むコプロセッサ命令を提供する段階と、 
 　前記コプロセッサ命令が、前記オフセット情報により前記格納場所を指定するレジスタアライメント命令であるのか、あるいは、前記オフセット値を即値として指定する即値アライメント命令であるのかを判断して、レジスタアライメント命令である場合には前記格納場所から前記オフセット値を取り出し、前記アライメント境界にまたがる前記２つのデータを前記ソース・レジスタから取り出し、前記２つのデータのうち、前記オフセット値に従いオフセットされアライメントされたデータを前記デスティネーション・レジスタに置く前記コプロセッサ命令を実行する段階と、 
 　を含む方法。」
　
　補正後の請求項１に係る発明と比較すると、上記した同回答書の補正案による請求項１に係る発明は、アライメント命令として、オフセット値を格納場所（実質的にはレジスタ）から取り出すレジスタアライメント命令と、オフセット値をアライメント命令内の即値とする即値アライメント命令の両方を備える旨を追加するものである。
　しかしながら、上記（４−４）には、ＳＨＲＤ（ＳｈｉｆｔＲｉｇｈｔＤｏｕｂｌｅ）命令」に関して、「Opcode」の値として「0FAC」を与えられた命令についてはシフト（オフセット）量を即値とする一方、「Opcode」の値として「0FAD」を与えられた命令についてはシフト（オフセット）量をＣＬレジスタから取り出すものとすることが記載されている。つまり、引用例４には、一つの命令セットのなかに、同回答書でいうところの「レジスタアライメント命令」と「即値アライメント命令」の両方を備えることが記載されている。この引用例４はPentium Proという周知なプロセッサのマニュアルであることを考慮すれば、上記（４−４）に記載されている二種類のアライメント命令を備えるという技術事項は当業者には周知なものである（以下、当該周知技術を「周知技術６」という。）。このことを考慮すれば、同回答書の補正案による請求項１に係る発明は、引用例１発明、周知技術１、周知技術２、周知技術３、公知技術４、常套手段５及び周知技術６に基いて、当業者が容易に発明をすることができたものである。）
　
第３．本願発明の認定
　平成２０年６月２０日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成１８年１０月５日付けの手続補正により補正された、本願の特許請求の範囲の請求項１に記載されたとおりの次のものと認められる。
「コプロセッサのための命令を提供する方法において、
　データ処理命令のストリームに応じてメイン・プロセッサを使用してデータ処理を実行する段階であって、前記データ処理命令は少なくとも１つのコプロセッサ命令を含む、段階と、
　少なくとも１つのコプロセッサ命令のために２つのソース・レジスタおよび１つのデスティネーション・レジスタを提供する段階と、
　コプロセッサによって実行されるデータ処理動作を指定するオペコード、および、前記コプロセッサ命令のためのターゲット・コプロセッサを識別するためのコプロセッサ識別フィールドを含むコプロセッサ命令を提供する段階と、
　前記ソース・レジスタから値を取り出し、かつ前記値を前記デスティネーション・レジスタに置く命令を実行する段階であって、前記命令はこれらの値を前記ソース・レジスタから取り出すことを可能にするために前記値のオフセットを決定する情報を含む、段階と、
　を含むことを特徴とする方法。」
　
第４．引用発明の認定
　引用例１には、図面とともに、上記「第２．補正却下の決定」の「３．引用発明の認定」の「３の１．先行技術文献に記載されている技術事項」の上記（１−１）乃至（１−６）で示される技術事項が記載されており、上記「第２．補正却下の決定」の「３．引用発明の認定」の「３の２．引用例１発明の認定」にて、「引用例１発明」として認定した通りの発明が記載されていると認められる。
　
　引用例２には、図面とともに、上記「第２．補正却下の決定」の「３．引用発明の認定」の「３の１．先行技術文献に記載されている技術事項」の上記（２−１）乃至（２−５）で示される技術事項が記載されており、上記「３の３．アライメント命令に関する周知技術及び公知技術の認定」にて、アライメント命令に関する「周知技術１」、「周知技術３」、「公知技術４」として認定した通りの周知技術または公知技術が記載されている。
　　
　さらに、上記（２−１）に「アーギュメントは即値情報（すなわち、命令１０の中に埋め込まれる）であってもよい」と記載され、上記（２−３）に「ＦＵＮＮＥＬ−ＳＨＩＦＴ命令に対する５ビット値は各命令の中の即値オペランドとすることができる。」と記載されていることから明らかなように、引用例２の「ＦＵＮＮＥＬ−ＳＨＩＦＴ命令」が含む「アーギュメント」に保持される「シフト量」（オフセット）に関する情報は、「シフト量」（オフセット）の即値とすることもできるものである。言い換えれば、引用例２には、２つのレジスタから取り出した２つのデータのうち、オフセットされアライメントされたデータを１つのレジスタに置く動作を指定するオペコードを含む命令、つまりは、アライメント命令について、当該アライメント命令のフィールドのひとつとして、パラメータの一種であるオフセット（シフト）量を、即値として保持するようにすることが記載されている。なお、同様のことが、Pentium Proという周知なプロセッサのマニュアルである引用例４の上記（４−４）にも示されていることを考慮すれば、引用例２に示されている、アライメント命令について、当該アライメント命令のフィールドのひとつとして、パラメータの一種であるオフセット（シフト）量を、即値として保持するようにすることは周知である（以下、当該周知技術を「周知技術７」という。）。
　
第５．対比
　本願発明と引用例１発明とを比較する。
　
　引用例１発明における「主プロセッサ２４」は、本願発明における「メイン・プロセッサ」に相当する。
　引用例１発明における「浮動小数点ユニットコプロセッサ２６」は、メイン・プロセッサ（主プロセッサ２４）のためのコプロセッサであるという点で、本願発明における「コプロセッサ」に一致する。
　引用例１発明における「第一のソース・レジスタ」と「第二のソース・レジスタ」をあわせた構成は、コプロセッサ命令のための２つのソース・レジスタであるという点で、本願発明における「２つのソース・レジスタ」に一致する。
　引用例１発明における「操作コードｏｐｃｏｄｅ」は、メイン・プロセッサ（主プロセッサ２４）のためのコプロセッサ（浮動小数点ユニットコプロセッサ２６）によって実行される動作を指定するという点で、本願発明における「オペコード」に一致する。
　引用例１発明における「コプロセッサ命令のための目標を識別するコプロセッサ番号フィールド７８」は、本願発明における「前記コプロセッサ命令のためのターゲット・コプロセッサを識別するためのコプロセッサ識別フィールド」に相当する。
　
　すると、本願発明と引用例１発明とは、次の点で一致する。　
　
＜一致点＞
　メイン・プロセッサのためのコプロセッサのための命令を提供する方法において、
　データ処理命令のストリームに応じてメイン・プロセッサを使用してデータ処理を実行する段階であって、前記データ処理命令は少なくとも１つのコプロセッサ命令を含む、段階と、
　少なくとも１つのコプロセッサ命令のために２つのソース・レジスタおよび１つのデスティネーション・レジスタを提供する段階と、
　コプロセッサによって実行されるデータ処理動作を指定するオペコード、および、前記コプロセッサ命令のためのターゲット・コプロセッサを識別するためのコプロセッサ識別フィールドを含むコプロセッサ命令を提供する段階と、
　を含むことを特徴とする方法。
　
　一方で、両者は、次の点で相違する。
　
＜相違点１＞
　本願発明においては、命令を提供する方法が適用される対象が「コプロセッサ」であるのに対して、引用例１発明においては、命令を提供される方法が適用される対象が「浮動小数点ユニットコプロセッサ２６」である点。
　
＜相違点２＞
　本願発明は「前記ソース・レジスタから値を取り出し、かつ前記値を前記デスティネーション・レジスタに置く命令を実行する段階であって、前記命令はこれらの値を前記ソース・レジスタから取り出すことを可能にするために前記値のオフセットを決定する情報を含む、段階」を含むものであるのに対し、引用例１発明では、引用例１に列挙されている命令セットのなかで「コプロセッサ命令」として「これらの値を前記ソース・レジスタから取り出すことを可能にするために前記値のオフセットを決定する情報を含む」命令、つまりは、アライメント動作を指定する命令がない点。
　　
第６．判断
６の１．相違点１について
　引用例１発明においては、命令を提供される方法が適用される対象が「浮動小数点ユニットコプロセッサ２６」という浮動小数点演算を行うためのコプロセッサであるが、この命令を提供される方法が適用される対象を、演算の種別に関する限定のない「コプロセッサ」とすることに何ら困難性はない。
　よって、上記相違点１は格別のものではない。
　
６の２．相違点２について
　引用例１に列挙されている命令セットのなかで「コプロセッサ命令」としてアライメント動作を指定するもの、つまりは、アライメント命令はないものの、上記（１−２）に「浮動小数点ユニットコプロセッサ２６には、３２個の３２ビットレジスタ（図２には少ししか示されていない）で構成されるレジスタバンク３８が含まれる。」と記載されていることから明らかなように、引用例１発明の「浮動小数点ユニットコプロセッサ２６」には「３２個の３２ビットレジスタ」で構成される「レジスタバンク３８」が含まれる。このことを考慮すれば、引用例１発明における「レジスタバンク３８」を構成する「３２個の３２ビットレジスタ」のいずれかをそれぞれ、２つのソース・レジスタ及びデスティネーション・レジスタとする各種の「コプロセッサ命令」を追加すること、特に、周知技術１、周知技術３、公知技術４及び周知技術７にて示されるアライメント命令を追加することを試みることで、引用例１発明に、２つのソース・レジスタから値を取り出し、かつ値をデスティネーション・レジスタに置く命令を実行する段階であって、前記命令はこれらの値をソース・レジスタから取り出すことを可能にするために値のオフセットを決定する情報を含む、段階を含めるようにすることは、当業者が適宜なし得たことである。そして、上記（１−６）にも「本発明の特定の実施例を説明してきたが、本発明はこれに限定されないこと、そして本発明の範囲内で多数の変形および追加を行い得ることは明らかであろう。」と記載されており、命令セットへの命令の追加を行うことについて、特段の阻害要因はない。また、常套手段５として示されるように、アライメント命令を浮動小数点データに適用することはアライメント命令を用いる際の常套手段であるから、引用例１発明である命令を提供する方法が適用される対象は、浮動小数点データの演算を行うためのコプロセッサである「浮動小数点ユニットコプロセッサ２６」に関するものであるが、この「浮動小数点ユニットコプロセッサ２６」の命令としてアライメント命令を追加することに特段の阻害要因はない。
　よって、上記相違点２は格別のものではない。
　
　また、本願発明が有する作用効果は、引用例１発明、周知技術１、周知技術３、公知技術４及び周知技術７から当業者が予測できた範囲内のものである。
　
　よって、本願発明は、引用例１発明、（引用例２に例示されている）周知技術１、（引用例２に例示されている）周知技術３、引用例２に記載されている公知技術４及び（引用例２に例示されている）周知技術７に基いて、当業者が容易に発明をすることができたものである。
　
第７．むすび
　したがって、本願の請求項１に係る発明は、その優先日前に日本国内又は外国において頒布された刊行物に記載された発明に基いて、当業者が容易に発明をすることができたものであるから、他の請求項について検討をするまでもなく、本願は特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。