【事件の表示】
　特願２００１−　１１５９９「半導体デバイスで用いられるキャパシタとその製造方法」拒絶査定不服審判事件〔平成１３年　８月１７日出願公開，特開２００１−２２３３３９〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
　
第１．手続の経緯
　本願は，平成１３年１月１９日の出願（パリ条約による優先権主張２０００年１月２１日，アメリカ合衆国）であって，平成１７年１０月３日付けの拒絶理由通知に対して，平成１８年４月４日に手続補正書及び意見書が提出されたが，同年１２月８日付けで拒絶査定がされ，これに対し，平成１９年３月１３日に審判請求がされるとともに，同年４月１２日に手続補正書が提出され，その後当審において，平成２１年１０月１４日付けで審尋がされ，平成２２年４月１９日に回答書が提出されたものである。
　
　
第２．平成１９年４月１２日付けの手続補正について
　
１．本件補正の内容
　平成１９年４月１２日に提出された手続補正書による補正（以下「本件補正」という。）は，特許請求の範囲を補正するものであり，その内容は，以下のとおりである。
（１）補正事項１
　本件補正前の請求項１の「ここで，前記導電層は前記第１キャパシタ電極と同じレベルに配置された相互接続構造上に伸張し，前記相互接続構造はキャパシタの一部を形成しない，ことを特徴とする」を，本件補正後の請求項１の「ここで，前記導電層は前記第１キャパシタ電極と同じレベルに配置された相互接続構造上に伸張し，前記相互接続構造はキャパシタの一部を形成しないことを特徴とする」と補正すること。
（２）補正事項２
　本件補正前の請求項８の「ここで，前記導電層は前記第１キャパシタ電極と同じレベルに配置された相互接続構造上に伸張し，前記相互接続構造はキャパシタの一部を形成しない，ことを特徴とする」を，本件補正後の請求項８の「ここで，前記導電層は前記第１キャパシタ電極と同じレベルに配置された相互接続構造上に伸張し，前記相互接続構造はキャパシタの一部を形成しないことを特徴とする」と補正すること。
　
２　補正の目的の適否
　補正事項１，２は，いずれも，本件補正前の「形成しない，ことを特徴とする」との記載を本件補正後の「形成しないことを特徴とする」との記載に改めることにより，記載を明りょうにするものであるから，明りょうでない記載の釈明を目的とするものに該当する。
　
３　本件補正についてのむすび 
　以上検討したとおり，本件補正は，平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第４号に掲げる事項を目的とするものに該当するから，適法になされたものである。
　
　
第３．本願発明について
　
１．本願発明
　本件補正は，上記のとおり適法になされたものであるから，本願の請求項１〜１０に係る発明は，本件補正により補正された明細書及び図面の記載からみて，その特許請求の範囲の請求項１〜１０に記載された事項により特定されるとおりのものであり，その内の請求項１に係る発明（以下「本願発明」という。）は，次のとおりのものである。
　
「半導体ウェハの基板上に形成された食刻相互接続構造を有する半導体デバイスで使用されるキャパシタにおいて，
　（Ａ）食刻相互接続構造の一部を含む第１キャパシタ電極（１６４）と，
　（Ｂ）単平面上及び前記食刻相互接続構造の上に形成され，パッシベーション層として機能する絶縁層（１６６）と，
　（Ｃ）前記絶縁層の少なくとも一部の上に形成された導電層を含む第２キャパシタ電極（１６８）とを有し，ここで，前記導電層は前記第１キャパシタ電極と同じレベルに配置された相互接続構造上に伸張し，前記相互接続構造はキャパシタの一部を形成しない
ことを特徴とする半導体デバイスで用いられるキャパシタ。」
　
２．先願発明
（１）原査定の拒絶の理由で引用された他の出願であって，本願の優先権主張の日前である平成１１年４月３０日に国際出願され，本願の優先権主張の日後である平成１２年１１月９日に国際公開された特願２０００−６１６０７４号特許出願（以下「先願」という。国際公開００／６７３２４号参照。）の国際出願日における国際出願の明細書，請求の範囲又は図面（以下，国際出願日における国際出願の明細書を「先願明細書」といい，国際出願日における国際出願の明細書，請求の範囲又は図面をまとめて「先願明細書等」という。）には，図１〜２３とともに，以下の記載がある。
（なお，引用箇所の指摘は，先願の国際公開公報である国際公開００／６７３２４号に対するものである。また，当合議体にて下線を付加した。以下同じ。）
　
ア．図１を参照して，
「　（実施の形態１）
　図１は，本発明の一実施の形態である半導体集積回路装置の一例を示した平面図であり，（ａ）はチップ全体を示した平面図，（ｂ）は内部領域の一部を拡大して示した平面図である。
　
図１（ａ）に示すように，本実施の形態の半導体集積回路装置には，半導体基板１の中央部に内部領域１ａ，その外周部に入出力制御用のＩ／Ｏ領域１ｂ，および周辺部にリード取り出し用のパッド（外部端子）１ｃが配置されている
内部領域１ａには，たとえば論理回路，ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）またはＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）などのメモリ回路（メモリブロック），クロック回路等が配置され，Ｉ／Ｏ領域１ｂには入出力回路が配置される
論理回路，メモリ回路，入出力回路等は，たとえば半導体素子で構成された基本セルを用いて構成され，基本セル間および半導体素子間は配線で結線される
内部領域１ａの上層部には配線層が形成されており，図１（ｂ）においては最上層である第５配線層Ｍ５とその下層の第４配線層Ｍ４が表されている
　図１（ｂ）に示すように，たとえば第５配線層Ｍ５を構成する配線のうち，電源配線には，第１の電位であるＶｓｓあるいは第２の電位であるＶｄｄが所定の間隔Ｍｙを有するように割り当てられる。同様に，たとえば第４配線層Ｍ４を構成する電源配線にも，第１の電位のＶｓｓあるいは第２の電位のＶｄｄが所定の間隔Ｍｘを有するように割り当てられる。なお，図１（ｂ）では図面を見やすくするために電源配線以外の配線を省略して示している。また，第１電位Ｖｓｓはたとえば基準電位で０Ｖ，第２電位Ｖｄｄは第１電位Ｖｓｓよりも高く，たとえば１．５〜３．３Ｖである。
　
また，図１（ｂ）に示すように，第５配線層Ｍ５と第４配線層Ｍ４とが上面から見てメッシュ状に構成され，第５配線層Ｍ５の第１電位Ｖｓｓが割り当てられた配線と第４配線層Ｍ４の第２電位Ｖｄｄが割り当てられた配線とが交差する部分，および，第５配線層Ｍ５の第２電位Ｖｄｄが割り当てられた配線と第４配線層Ｍ４の第１電位Ｖｓｓが割り当てられた配線とが交差する部分には，電源安定化用のキャパシタ（容量素子）Ｃが形成されている
本実施の形態では，図１（ｂ）に示すように，上面から見て，キャパシタＣが半導体基板１（チップ）の少なくとも内部領域１ａにおいてほぼ均一に分散して形成されている
すなわち，内部領域１ａ上の全領域において，容量素子Ｃがほぼ均一に分散して構成される
このため，内部領域１ａの任意の領域で局所的に消費電力が大きくなり電源電圧の不安定化を誘発させる要因が発生しても，その近傍のキャパシタＣが有効に作用し，電源電圧を速やかに安定化してＡＣノイズの発生を効果的に抑制できる
イ．図１〜３を参照して，
「
図２は，図１（ｂ）の内部領域をさらに拡大した平面図であり，図３は，図２のＩＩＩ−ＩＩＩ線断面図である
　第５配線層Ｍ５には，前記した電源配線として，第１電位Ｖｓｓが割り当てられた配線Ｍ５ｓ，および，第２電位Ｖｄｄが割り当てられた配線Ｍ５ｄが形成され，また，信号が割り当てられた信号配線Ｍ５ｓｉｇが形成されている。
第４配線層Ｍ４には，前記した電源配線として，第１電位Ｖｓｓが割り当てられた配線Ｍ４ｓ，および，第２電位Ｖｄｄが割り当てられた配線Ｍ４ｄが形成され，信号が割り当てられた信号配線Ｍ４ｓｉｇが形成されている
　
配線Ｍ５ｓと配線Ｍ４ｓとが交差する部分，および配線Ｍ５ｄと配線Ｍ４ｄとが交差する部分には接続部材Ｐが各々形成されており，この接続部材Ｐを介して上下層が互いに電気的に接続される
接続部材Ｐは，図３に示すように，配線Ｍ５ｓと一体に形成され，いわゆるデュアルダマシン法で形成された導電部材とすることができる
　
配線Ｍ５ｓと配線Ｍ４ｄとが交差する部分，および配線Ｍ５ｄと配線Ｍ４ｓとが交差する部分には，前記したキャパシタＣが形成される
キャパシタＣは，配線Ｍ５ｓあるいは配線Ｍ５ｄと一体に形成された導電部材Ｍｅを一方の電極とし，配線Ｍ４ｄあるいは配線Ｍ４ｓを他方の電極とする
両電極（導電部材Ｍｅと配線Ｍ４ｄまたは配線Ｍ４ｓ）の間に誘電体膜であるキャパシタ絶縁膜Ｉｃが形成され，このキャパシタ絶縁膜Ｉｃによって両電極が絶縁されてキャパシタＣが構成される
　
第５配線層Ｍ５および第４配線層Ｍ４を構成する配線（配線Ｍ５ｓ，Ｍ５ｄ，Ｍ４ｓ，Ｍ４ｄ，信号配線Ｍ５ｓｉｇ，Ｍ４ｓｉｇ）は，配線形成用の絶縁膜の溝内に形成され，主導電層Ｍｍとバリア層Ｍｂとで構成される
主導電層Ｍｍは銅（Ｃｕ）からなり，バリア層Ｍｂはたとえば窒化チタン（ＴｉＮ）とすることができる
バリア層Ｍｂは主導電層からの銅の拡散を防止するために形成される
また，接続部材Ｐおよび導電部材Ｍｅは，前記配線の下部に形成された孔内に形成され，前記のとおり配線Ｍ５ｓ，Ｍ５ｄと一体に形成される
接続部材Ｐおよび導電部材Ｍｅも主導電層Ｍｍおよびバリア層Ｍｂからなり，主導電層Ｍｍは銅，バリア層Ｍｂは窒化チタンからなる
　キャパシタ絶縁膜Ｉｃは，たとえば酸化タンタル（ＴａＯｘ）からなる。酸化タンタルの比誘電率は２０以上と大きく，十分に大きなキャパシタＣの容量値を確保できる。」（１２欄２６行〜１３欄２８行）
ウ．「なお，本実施の形態では，外部端子としてパッド１ｃを用いているが，これに限られず，第５配線層Ｍ５に電気的に接続されるバンプ電極（外部端子）を
第５配線層Ｍ５上のファイナルパッシベーション膜上に設ける構造にしてもよい
エ．図４〜１９を参照して，
「図４〜図１９は，本実施の形態の半導体集積回路装置の製造方法の一例を工程順に示した断面図である。以下図面を用いて工程順に説明する。
　まず，図４に示すように，たとえばｐ−型の単結晶シリコンからなる半導体基板１を用意し，半導体基板１の主面に素子分離領域２を形成する。」（１６欄１５〜１８行）
オ．図８を参照して，
「次に，配線溝２６および接続孔２７の内部に
第３配線層の配線２８
配線２８はいわゆるデュアルダマシン法により形成される。配線２８の形成方法はたとえば以下のように行なう
まず，配線溝２６および接続孔２７の内部を含む半導体基板１の全面にバリア層となる窒化チタン膜をたとえばＣＶＤ法により形成し，その後配線溝２６および接続孔２７を埋め込む銅膜をたとえばメッキ法により形成する
その後，ＣＭＰ法を用いて配線溝２６以外の領域の銅膜および窒化チタン膜を除去し，接続部材と一体に形成された配線２８を形成する
カ．図９，１０を参照して，
「次に，
図９に示すように
配線溝を前記第３配線層の場合と同様に形成し，さらに，第３配線層の配線２８と同様に第４配線層の配線３３を形成する
配線３３は前記の通り下層の配線２８と接続する接続部材と一体に形成されるデュアルダマシン法で形成される
　なお，
絶縁膜２９〜３２，接続孔，配線溝および配線３３の形成方法については，各々第３配線層の対応する部材と同様である
キ．図１０を参照して，
「次に，
図１０に示すように，第４配線層の配線３３および絶縁膜３２上に絶縁膜３４，３５，３６を順次形成する
　絶縁膜３４は，絶縁膜３５に対してエッチング選択比を有する材料で構成され，たとえばシリコン窒化膜からなる。絶縁膜３４は，後に説明するように絶縁膜３５をエッチングする際のエッチングストッパとして機能する。絶縁膜３４の膜厚は，エッチングストッパとしての機能を果たすに十分な膜厚が必要である一方，線間容量を低減する観点から薄いことが好ましい。絶縁膜３４の膜厚は，たとえば５０ｎｍを例示できる。」（２２欄１８〜２５行）
ク．図１３，１４を参照して，
「次に，図１３に示すように，フォトレジスト膜４０を形成する。フォトレジスト膜４０は，第５配線層の配線が形成される領域に開口を有する。フォトレジスト膜４０をマスクとして絶縁膜３９をエッチングし，絶縁膜３９をパターニングする。
　次に，図１４に示すように，フォトレジスト膜４０あるいは絶縁膜３９をマスクとして絶縁膜３８をエッチングする。これにより配線溝４１を形成する。さらに連続してエッチングを行い，パターニングされた絶縁膜３６をもマスクに用いて絶縁膜３５をエッチングする。これにより，接続孔４２の一部および導電部材形成用の孔４３を形成する。このエッチングの際にはシリコン酸化膜がエッチングされ易くシリコン窒化膜がエッチングされ難い条件を選択する。このような条件を選択することにより，シリコン窒化膜からなる絶縁膜３６が配線溝４１の形成の際のエッチングストッパとして機能し，同時に接続孔４２および孔４３の形成の際のマスクとして機能する。」（２４欄７〜１９行）
ケ．図１１，１６，１７を参照して，
「次に，図１６に示すように，半導体基板１の全面に酸化タンタル膜４４を形成する。酸化タンタル膜４４はキャパシタＣのキャパシタ絶縁膜として機能する。酸化タンタル膜４４はシリコン窒化膜等と比較して比誘電率が２０以上と高く，小さな専有面積でも大きなキャパシタ容量を得ることができる。なお，ここでは酸化タンタルを例示しているが，ＢＳＴ，ＰＺＴ等のさらに高い誘電率を有する材料を用いてもよい。酸化タンタル膜４４の膜厚は，リーク電流が発生しない膜厚であって，できるだけ薄いことが好ましい。たとえば５０ｎｍを例示できる。酸化タンタル膜４４の形成にはたとえばＣＶＤ法を用いる。ＣＶＤ法で形成するため，段差被覆性に優た膜が形成できる。また，ＣＶＤ法により形成した被膜のアズデポ状態では非晶質であるのが一般的である。このため，酸化タンタル膜４４を結晶化するための熱処理を行ってもよい。結晶化された酸化タンタル膜の比誘電率は約４０とさらに高くなり，キャパシタ容量をさらに大きくできる。また，アズデポ状態あるいは結晶化した状態では酸化タンタルに酸素欠陥が存在することがあり，このような酸素欠陥はリーク電流の原因となり得る。このため酸化タンタル膜４４の酸素欠陥を回復するための酸化性雰囲気における熱処理を行ってもよい。酸素欠陥が回復された酸化タンタル膜４４では膜厚を薄くできるため，さらに大きなキャパシタ容量が確保できる。
　次に，図１７に示すように，酸化タンタル膜４４上にフォトレジスト膜４５を形成する。フォトレジスト膜４５は，キャパシタＣが形成される領域を被覆するように形成する。この場合のフォトリソグラフィマスクは，前記図１１で用いた導電部材形成用のマスクを用いることができる。図１１の工程とは逆パターンで形成されるため，前記工程とはフォトレジストのポジ型あるいはネガ型を逆にして用いる。また，本工程では，フォトレジスト膜４５のパターンをマスクパターンよりも若干広く形成する。このようにフォトレジスト膜４５パターンを大きく形成することによりマスク合わせのずれを補償してキャパシタ絶縁膜を確実に形成できる。このようなフォトレジストパターンの拡張は露光条件の調整により行うことができる。
　次に，フォトレジスト膜４５をマスクとして酸化タンタル膜４４をエッチングし，キャパシタ絶縁膜Ｉｃを形成する。」（２４欄２５行〜２５欄２４行）
コ．図３，１８，１９を参照して，
「次に，
図１８に示すように，フォトレジスト膜４５を除去し，半導体基板１の全面に窒化チタン膜４７を形成する
窒化チタン膜４７は銅の拡散バリア膜として機能するものであり，先に説明したバリア層Ｍｂとなるものである
　次に，
図１９に示すように，半導体基板１の全面に銅膜４８を形成する
銅膜４８は，先に説明した主導電層Ｍｍとなるものである
　その後，
銅膜４８および窒化チタン膜４７をＣＭＰ法により研磨して，絶縁膜３９上の銅膜４８および窒化チタン膜４７を除去する
図３に示したような半導体集積回路装置がほぼ完成する
なお，さらにパッシベーション膜，ボンディングパッド部の形成，およびパッケージング等の工程を経て半導体集積回路装置が完成されるが，その後の工程は省略する
サ．図１４，２１〜２３を参照して，
「　（実施の形態２）
　
図２１〜図２３は，本発明の他の実施の形態である半導体集積回路装置の製造方法を工程順に示した断面図である
本実施の形態の製造方法は，実施の形態１における図１４までの工程と同様である
　図１４におけるフォトレジスト膜４０を除去した後，
図２１に示すように
フォトレジスト膜５０は，実施の形態１の図１７におけるフォトレジスト膜４５と同様である
　このフォトレジスト膜５０の存在下でシリコン窒化膜がエッチングされる条件を選択してエッチング処理を施す。
図２２に示すように，キャパシタＣが形成される領域の孔４３の底部にはシリコン窒化膜である絶縁膜３４が残存し，絶縁膜３４がキャパシタＣのキャパシタ絶縁膜Ｉｃとして機能する
一方，接続孔４２の底部の絶縁膜３４はエッチングされて第４配線層の配線表面が露出する
　
その後，実施の形態１と同様に窒化チタン膜および銅膜を形成し，この後ＣＭＰ法により不要な窒化チタン膜および銅膜を除去して第５配線層の配線Ｍ５ｓ，Ｍ５ｓｉｇ，Ｍ５ｄを形成する
　
本実施の形態によれば，絶縁膜３４をキャパシタ絶縁膜に用いることができ
　
（２）上記（１）サによれば，先願明細書等には，実施の形態２として，「本実施の形態の製造方法は，
実施の形態１
と同様である
実施の形態１
と同様である
実施の形態１と同様に
　
（３）上記（１）アによれば，「図１（ａ）に示すように，本実施の形態の半導体集積回路装置には，
半導体基板１の中央部に内部領域１ａ
が配置されている
内部領域１ａには，たとえば論理回路
メモリ回路
等が配置され
論理回路，メモリ回路
等は，たとえば半導体素子で構成され
内部領域１ａの上層部には配線層が形成されており
最上層である第５配線層Ｍ５とその下層の第４配線層Ｍ４が表されている
第５配線層Ｍ５の第１電位Ｖｓｓが割り当てられた配線と第４配線層Ｍ４の第２電位Ｖｄｄが割り当てられた配線とが交差する部分，および，第５配線層Ｍ５の第２電位Ｖｄｄが割り当てられた配線と第４配線層Ｍ４の第１電位Ｖｓｓが割り当てられた配線とが交差する部分には，電源安定化用のキャパシタ（容量素子）Ｃが形成されている
上面から見て，キャパシタＣが半導体基板１（チップ）の少なくとも内部領域１ａにおいてほぼ均一に分散して形成されている
内部領域１ａの任意の領域で局所的に消費電力が大きくなり電源電圧の不安定化を誘発させる要因が発生しても，その近傍のキャパシタＣが有効に作用し，電源電圧を速やかに安定化してＡＣノイズの発生を効果的に抑制できる
　そうすると，半導体基板１の内部領域１ａには，半導体素子で構成された論理回路，メモリ回路等が配置されるとともに，その上層部においてキャパシタＣが形成され，該キャパシタＣは内部領域１ａ（すなわち半導体素子で構成された論理回路，メモリ回路等）に対して有効に作用するものであるから，先願明細書等には，半導体基板１の上層部に形成され，半導体素子に対して有効に作用するキャパシタＣが開示されている。
　
（４）上記（１）カによれば，「配線溝を前記第３配線層の場合と同様に形成し，さらに，
第３配線層の配線２８
第４配線層の配線３３
配線３３は
下層の配線２８と接続する接続部材と一体に形成されるデュアルダマシン法で形成される
　ここで，図９を参照すると，「第４配線層の配線３３」は３個あるが，上記（１）イによれば，「図３は，図２のＩＩＩ−ＩＩＩ線断面図である。」及び「第４配線層Ｍ４には，前記した電源配線として，
第１電位Ｖｓｓが割り当てられた配線Ｍ４ｓ
第２電位Ｖｄｄが割り当てられた配線Ｍ４ｄ
信号が割り当てられた信号配線Ｍ４ｓｉｇ
　以上より，先願明細書等には，デュアルダマシン法で下層の第３配線層の配線２８と接続する接続部材と一体に形成された第４配線層の配線Ｍ４ｄ（３３）と，デュアルダマシン法で形成された第４配線層の配線Ｍ４ｓ（３３）が開示されている。
　
（５）上記（１）キによれば，「図１０に示すように，
第４配線層の配線３３および絶縁膜３２上に絶縁膜３４
を
形成する
キャパシタＣが形成される領域の孔４３の底部にはシリコン窒化膜である絶縁膜３４が残存し，絶縁膜３４がキャパシタＣのキャパシタ絶縁膜Ｉｃとして機能する
　ここで，「絶縁膜３４」が形成される下地となる「第４配線層の配線３３および絶縁膜３２」についてみると，上記（１）カによれば，「
絶縁膜２９〜３２，接続孔，配線溝および配線３３の形成方法については，各々第３配線層の対応する部材と同様である
ＣＭＰ法を用いて配線溝２６以外の領域の銅膜および窒化チタン膜を除去し，接続部材と一体に形成された配線２８を形成する
　以上より，先願明細書等には，（第４配線層の配線Ｍ４ｄ（３３）および絶縁膜３２の表面で構成された）単平面上であり，第４配線層の配線Ｍ４ｄ（３３）および絶縁膜３２上に形成されたシリコン窒化膜である絶縁膜３４が開示されている。
　
（６）上記（１）イによれば，「
配線Ｍ５ｓと配線Ｍ４ｄとが交差する部分
には
キャパシタＣが形成される
キャパシタＣは
配線Ｍ５ｓ
と一体に形成された導電部材Ｍｅを一方の電極とし
配線Ｍ４ｄ
を他方の電極とする
　また，上記（１）イによれば，実施の形態１として，「両電極（導電部材Ｍｅと配線Ｍ４ｄまたは配線Ｍ４ｓ）の間に誘電体膜であるキャパシタ絶縁膜Ｉｃが形成され，このキャパシタ絶縁膜Ｉｃによって両電極が絶縁されてキャパシタＣが構成される。」と記載されており，図３を参照すると，「キャパシタ絶縁膜Ｉｃ」は「配線Ｍ４ｄ」上から「絶縁膜３５」上にかけてまたがるように形成されている。これに対して，上記（１）サによれば，実施の形態２として，「図２２に示すように，
キャパシタＣが形成される領域の孔４３の底部に
シリコン窒化膜である絶縁膜３４が残存し，絶縁膜３４がキャパシタＣのキャパシタ絶縁膜Ｉｃとして機能する
絶縁膜３４をキャパシタ絶縁膜に用いることができ
　さらに，上記（１）サによれば，実施の形態２として，「その後，実施の形態１と同様に窒化チタン膜および銅膜を形成し，この後ＣＭＰ法により不要な窒化チタン膜および銅膜を除去して
第５配線層の配線Ｍ５ｓ
窒化チタン膜４７は
バリア層Ｍｂとなるものである
銅膜４８は
主導電層Ｍｍとなるものである
銅膜４８および窒化チタン膜４７をＣＭＰ法により研磨して，絶縁膜３９上の銅膜４８および窒化チタン膜４７を除去する
第５配線層Ｍ５および第４配線層Ｍ４を構成する配線
配線Ｍ５ｓ
Ｍ４ｄ
は，配線形成用の絶縁膜の溝内に形成され，主導電層Ｍｍとバリア層Ｍｂとで構成される
導電部材Ｍｅは，前記配線の下部に形成された孔内に形成され
配線Ｍ５ｓ
と一体に形成される
導電部材Ｍｅも主導電層Ｍｍおよびバリア層Ｍｂからなり
　以上より，先願明細書等には，実施の形態２に関して，キャパシタＣが形成される領域の孔（配線の下部に形成された孔）４３内に形成され，主導電層Ｍｍおよびバリア層Ｍｂからなり，第５配線層の配線Ｍ５ｓと一体に形成された導電部材Ｍｅ，及び，第５配線層の配線Ｍ５ｓと第４配線層の配線Ｍ４ｄ（３３）とが交差する部分に形成され，導電部材Ｍｅを一方の電極とし，第４配線層の配線Ｍ４ｄ（３３）を他方の電極とし，シリコン窒化膜である絶縁膜３４のうちキャパシタＣが形成される領域の孔４３の底部に残存する部分をキャパシタ絶縁膜ＩｃとするキャパシタＣが，開示されている。
　
（７）上記（１）イによれば，「
配線Ｍ５ｓと配線Ｍ４ｓとが交差する部分
には接続部材Ｐが
形成されており，この接続部材Ｐを介して上下層が互いに電気的に接続される
接続部材Ｐは
配線Ｍ５ｓと一体に形成され
た導電部材とする
接続部材Ｐ
は，前記配線の下部に形成された孔内に形成され
配線Ｍ５ｓ
と一体に形成される
接続部材Ｐ
も主導電層Ｍｍおよびバリア層Ｍｂからなり
　したがって，先願明細書等には，第５配線層の配線Ｍ５ｓと第４配線層の配線Ｍ４ｓ（３３）とが交差する部分に，主導電層Ｍｍおよびバリア層Ｍｂからなり，第５配線層の配線Ｍ５ｓと一体に形成されて上下層を互いに電気的に接続する接続部材Ｐが開示されている。
　
（８）上記（２）〜（７）によれば，先願明細書等には，次の発明（以下「先願発明」という。）が記載されている。
　
「半導体基板１の上層部に形成され，半導体素子に対して有効に作用するキャパシタＣにおいて，
　デュアルダマシン法で下層の第３配線層の配線２８と接続する接続部材と一体に形成された第４配線層の配線Ｍ４ｄと，デュアルダマシン法で形成された第４配線層の配線Ｍ４ｓと，
　単平面上であり，第４配線層の配線Ｍ４ｄおよび絶縁膜３２上に形成されたシリコン窒化膜である絶縁膜３４と，
　キャパシタＣが形成される領域の孔４３内に形成され，主導電層Ｍｍおよびバリア層Ｍｂからなり，第５配線層の配線Ｍ５ｓと一体に形成された導電部材Ｍｅと，
　第５配線層の配線Ｍ５ｓと第４配線層の配線Ｍ４ｄとが交差する部分に形成され，導電部材Ｍｅを一方の電極とし，第４配線層の配線Ｍ４ｄを他方の電極とし，シリコン窒化膜である絶縁膜３４のうちキャパシタＣが形成される領域の孔４３の底部に残存する部分をキャパシタ絶縁膜ＩｃとするキャパシタＣと，
　第５配線層の配線Ｍ５ｓと第４配線層の配線Ｍ４ｓとが交差する部分に，主導電層Ｍｍおよびバリア層Ｍｂからなり，第５配線層の配線Ｍ５ｓと一体に形成されて上下層を互いに電気的に接続する接続部材Ｐと，
　を有し，半導体素子に対して有効に作用するキャパシタＣ。」
　
３．対比
　本願発明と先願発明とを対比する。
　
（１）先願発明の「半導体基板１」，「半導体素子」は，それぞれ，本願発明の「半導体ウェハの基板」，「半導体デバイス」に相当する。また，例えば先願発明の「デュアルダマシン法で下層の第３配線層の配線２８と接続する接続部材と一体に形成された第４配線層の配線Ｍ４ｄ」が，本願発明の「食刻相互接続構造」の一形態であることは明らかである。
　よって，先願発明の「半導体基板１の上層部に形成され，半導体素子に対して有効に作用するキャパシタＣ」は，先願発明の「デュアルダマシン法で下層の第３配線層の配線２８と接続する接続部材と一体に形成された第４配線層の配線Ｍ４ｄ」が本願発明の「食刻相互接続構造」の一形態である点を勘案すると，本願発明の「半導体ウェハの基板上に形成された食刻相互接続構造を有する半導体デバイスで使用されるキャパシタ」に相当する。
　
（２）先願発明の「デュアルダマシン法で下層の第３配線層の配線２８と接続する接続部材と一体に形成された第４配線層の配線Ｍ４ｄ」は，本願発明の「食刻相互接続構造」の一形態であり，また，先願発明の「他方の電極」は，本願発明の「第１キャパシタ電極（１６４）」に相当する。
　よって，先願発明の「デュアルダマシン法で下層の第３配線層の配線２８と接続する接続部材と一体に形成された第４配線層の配線Ｍ４ｄ」及び「第４配線層の配線Ｍ４ｄを他方の電極とし」ていることは，本願発明の「食刻相互接続構造の一部を含む第１キャパシタ電極（１６４）」に相当する。
　
（３）先願発明の「シリコン窒化膜である絶縁膜３４」は，本願発明の「絶縁層（１６６）」に対応する。
　よって，本願発明の「単平面上及び前記食刻相互接続構造の上に形成され，パッシベーション層として機能する絶縁層（１６６）」と先願発明の「単平面上であり，第４配線層の配線Ｍ４ｄおよび絶縁膜３２上に形成されたシリコン窒化膜である絶縁膜３４」とは，「単平面上及び前記食刻相互接続構造の上に形成され」た「絶縁層（１６６）」である点で共通する。
　
（４）先願発明の「キャパシタＣが形成される領域の
孔４３内
孔４３の底部
　よって，先願発明の「キャパシタＣが形成される領域の孔４３内に形成され，主導電層Ｍｍおよびバリア層Ｍｂからなり，第５配線層の配線Ｍ５ｓと一体に形成された導電部材Ｍｅ」及び「導電部材Ｍｅを一方の電極とし」ていることは，先願発明では「シリコン窒化膜である絶縁膜３４のうちキャパシタＣが形成される領域の孔４３の底部に残存する部分をキャパシタ絶縁膜Ｉｃとする」点を勘案すると，本願発明の「前記絶縁層の少なくとも一部の上に形成された導電層を含む第２キャパシタ電極（１６８）」に相当する。
　
（５）先願発明の「キャパシタＣが形成される領域の孔４３内に形成され，主導電層Ｍｍおよびバリア層Ｍｂからなり，第５配線層の配線Ｍ５ｓと一体に形成された導電部材Ｍｅ」及び「第５配線層の配線Ｍ５ｓと第４配線層の配線Ｍ４ｓとが交差する部分に，主導電層Ｍｍおよびバリア層Ｍｂからなり，第５配線層の配線Ｍ５ｓと一体に形成されて上下層を互いに電気的に接続する接続部材Ｐ」において，「導電部材Ｍｅ」と「接続部材Ｐ」は，いずれも「主導電層Ｍｍおよびバリア層Ｍｂからなり，第５配線層の配線Ｍ５ｓと一体に形成され」ており，「導電部材Ｍｅ」から「第５配線層の配線Ｍ５ｓ」を介して「接続部材Ｐ」まで，一体となった導電層（「主導電層Ｍｍ」と「バリア層Ｍｂ」）が連続した状態で構成されていることになるから，「導電部材Ｍｅ」を構成する導電層（「主導電層Ｍｍ」と「バリア層Ｍｂ」）は，「接続部材Ｐ」に伸張しているといえる。
　また，先願発明の「第５配線層の配線Ｍ５ｓと第４配線層の配線Ｍ４ｓとが交差する部分に，主導電層Ｍｍおよびバリア層Ｍｂからなり，第５配線層の配線Ｍ５ｓと一体に形成されて上下層を互いに電気的に接続する接続部材Ｐ」において，「第４配線層の配線Ｍ４ｓ」は，「他方の電極」である「第４配線層の配線Ｍ４ｄ」と同じレベルであり，「接続部材Ｐ」は，「第５配線層の配線Ｍ５ｓと第４配線層の配線Ｍ４ｓとが交差する部分」（すなわち，「第４配線層の配線Ｍ４ｓ」上）でこれと接続されることにより，この部分で「相互接続構造」の一形態を構成している。
　そうすると，先願発明において，「導電部材Ｍｅ」を構成する導電層（「主導電層Ｍｍ」と「バリア層Ｍｂ」）は，「第４配線層の配線Ｍ４ｓ」上に伸張するものであり，また，当該「第４配線層の配線Ｍ４ｓ」は，「他方の電極」と同じレベルに配置され，しかも「第５配線層の配線Ｍ５ｓと第４配線層の配線Ｍ４ｓとが交差する部分」において「相互接続構造」の一形態を構成するものであるといえる。
　
　さらに，上記のとおり，「第４配線層の配線Ｍ４ｓ」の，「第５配線層の配線Ｍ５ｓと第４配線層の配線Ｍ４ｓとが交差する部分」において構成している「相互接続構造」の一形態が，「キャパシタＣ」を形成するものでないことは明らかである。
　
　したがって，先願発明の「キャパシタＣが形成される領域の孔４３内に形成され，主導電層Ｍｍおよびバリア層Ｍｂからなり，第５配線層の配線Ｍ５ｓと一体に形成された導電部材Ｍｅ」及び「第５配線層の配線Ｍ５ｓと第４配線層の配線Ｍ４ｓとが交差する部分に，主導電層Ｍｍおよびバリア層Ｍｂからなり，第５配線層の配線Ｍ５ｓと一体に形成されて上下層を互いに電気的に接続する接続部材Ｐ」は，本願発明の「前記導電層は前記第１キャパシタ電極と同じレベルに配置された相互接続構造上に伸張し，前記相互接続構造はキャパシタの一部を形成しない」構成を備えているといえる。
　
（６）そうすると，本願発明と先願発明とは，
「半導体ウェハの基板上に形成された食刻相互接続構造を有する半導体デバイスで使用されるキャパシタにおいて，
　（Ａ）食刻相互接続構造の一部を含む第１キャパシタ電極（１６４）と，
　（Ｂ）単平面上及び前記食刻相互接続構造の上に形成された絶縁層（１６６）と，
　（Ｃ）前記絶縁層の少なくとも一部の上に形成された導電層を含む第２キャパシタ電極（１６８）とを有し，ここで，前記導電層は前記第１キャパシタ電極と同じレベルに配置された相互接続構造上に伸張し，前記相互接続構造はキャパシタの一部を形成しない
ことを特徴とする半導体デバイスで用いられるキャパシタ。」
である点で一致し，次の点で形式上一応相違する。
　
《形式上の一応の相違点》
　本願発明では，「絶縁層（１６６）」が「パッシベーション層として機能する」ものであるのに対し，先願発明では，「シリコン窒化膜である絶縁膜３４」がパッシベーション層として機能するのかが不明な点。
　
４．形式上の一応の相違点についての判断
（１）引用発明では，「絶縁膜３４」の材料として「シリコン窒化膜」が用いられているが，「シリコン窒化膜」が一般にパッシベーション膜としての機能を有することは，以下の周知例１〜３にも記載されているように，本願の優先権主張の日前に周知である。
　したがって，先願発明の「シリコン窒化膜である絶縁膜３４」も，「シリコン窒化膜」を材料とするものである以上，少なからずパッシベーション膜として機能していると認められるから，本願発明と先願発明との形式上の一応の相違点は，実質的な相違点ではない。
　
ア．周知例１：特開平９−２９８１９３号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である，特開平９−２９８１９３号公報（以下「周知例１」という。）には，次の記載がある。
「【００３９】なお，本実施例では，パッシベーション膜としてシリコン酸化窒化膜を成膜する例を説明したが，それに限定されるものでなない。
例えば，供給ガスの条件を変えて酸化膜または窒化膜をパッシベーション膜として成膜する場合にも，適用することができる
【００４０】また，
パッシベーション膜は，種々の膜の上に成膜することができ，ファイナルパッシベーション膜または層間絶縁膜として使用する場合は勿論のこと
　
イ．周知例２：特開平８−３２１５４３号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である，特開平８−３２１５４３号公報（以下「周知例２」という。）には，図３とともに，次の記載がある。
「【０００３】・・・図３は前記特開平０２ー１０９１０２号に記載されているＢｉ−ＣＭＯＳ集積回路を示す断面図である。同図にはＰ型半導体基板１上のＮ型エピタキシャル層に集積化したＮＰＮトランジスタ２とＮチャンネル型ＭＯＳＦＥＴ３が示されており，４はＰ＋型分離領域，５はＮ＋型埋め込み層，６はＰ型ベース領域，７はＮ＋型エミッタ領域，８はＰ＋型埋め込み層，９はＰ型ウェル領域，１０はＮ＋型ソース・ドレイン領域，１１はゲート電極，１２は第１層目の配線層，
１３はシリコン窒化膜，１４はポリイミド絶縁膜，１５は第２層目の配線層，１６は最終パッシベーションとしてのポリイミド絶縁膜である
【０００４】
前記シリコン窒化膜１３は，ポリイミド絶縁膜１４，１６のパッシベーション効果に加えて更に強固なパッシベーション効果を得る目的で設けたものである
これにより，シリコン窒化膜１３のパッシベーション効果を得る
　
ウ．周知例３：特開平８−３１８２５号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である，特開平８−３１８２５号公報（以下「周知例３」という。）には，次の記載がある。
「【０００１】
【産業上の利用分野】本願の発明は，最終表面保護膜や層間絶縁膜等としてＳｉＮ膜を有する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
ＳｉＮ膜は，膜質が緻密で耐湿性が優れているので，半導体装置のパッシベーション膜つまり最終表面保護膜や層間絶縁膜等として用いられている
　
（２）なお，上記２．（１）ウによれば，「
第５配線層Ｍ５上のファイナルパッシベーション膜上
図３に示したような半導体集積回路装置
パッシベーション膜
の形成
　しかしながら，「ファイナルパッシベーション膜」のみがパッシベーション膜としての機能を有するものでないことが周知であることは，前示（１）のとおりであるから，先願明細書等のこれらの記載が，前示（１）の判断を左右するものではない。
　
（３）以上検討したとおり，本願発明の形式上の一応の相違点に係る構成は，先願発明との実質的な相違点とはいえないから，この形式上の一応の相違点の存在をもって，本願発明が先願発明とは異なる別の発明であるということはできない。
　そして，本願の発明者が先願発明に係る発明者と同一ではなく，また，本願の出願の時点において，その出願人が先願の出願人と同一でもないから，本願発明は，特許法第２９条の２の規定により特許を受けることができない。
　
　
第４．結言
　以上のとおりであるから，本願は，他の請求項に係る発明について検討するまでもなく，拒絶すべきものである。
　よって，結論のとおり審決する。