【事件の表示】
　特願２００３−５４０６７５「半導体のエレクトロマイグレーション特性の加速決定のための方法および装置」拒絶査定不服審判事件〔平成１５年　５月　８日国際公開、ＷＯ０３／３８４５９、平成１７年　３月２４日国内公表、特表２００５−５０８０８０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は、２００２年１０月１１日（優先権主張２００１年１０月２６日、米国）を国際出願日とする出願であって、その請求項１〜７に係る発明は、当審による平成２２年　３月２９付けの最初の拒絶理由通知に対してなされた平成２２年　７月２３日付けの手続補正書により補正された特許請求の範囲の請求項１〜７に記載された事項により特定されるとおりのものであるところ、その内、請求項１に係る発明（以下、「本願発明」という。）は、次のとおりのものである。
　
　「【請求項１】
　試験装置を用いて集積回路デバイスにおける配線構造のエレクトロマイグレーション特性を決定するための方法であって、
　前記試験装置は、
　半導体基板の主面に配置された第１の配線ラインと、
　前記第１の配線ラインに接続され、前記主面に実質的に平行な第２の面に配置された第２の配線ラインと、
　前記第１の配線ラインに隣接して配置され、前記第１の配線ラインを通る電流の通過に伴う熱を放散させることができるヒートシンク構造と、
　を具備し、前記第１の配線ラインと前記第２の配線ラインはビア構造により接続され、前記方法は、
　試験装置を構成するステップと、
　前記試験装置に特徴的な、前記第１の配線ラインおよび前記ビア構造における抵抗の熱係数を求めるステップと、
　前記試験装置のタイプの第１の個別試験構造にウエハレベルでの試験のストレスの条件を導入するステップであって、前記ウエハレベルでの試験のストレスの条件は第１の時間に渡る電気ストレスの印加を含み、当該電気ストレスの印加は、前記第１の個別試験構造の抵抗を測定し、当該測定した抵抗から前記第１の個別試験構造の温度を前記求めた抵抗の熱係数に基づいて設定することを含む、、ステップと、
　前記第１の個別試験構造についての少なくとも１つのパラメータ値を求めるステップであって、前記第１の個別試験構造についての前記少なくとも１つのパラメータ値は、前記集積回路デバイスにおける前記配線構造の寿命予測を行うためにブラックの式で用いられる、ステップと、
　前記試験装置のタイプの第２の個別試験構造にパッケージレベルでの試験のストレスの条件を導入するステップであって、前記パッケージレベルでの試験のストレスの条件は前記第１の時間よりも長い第２の時間に渡る電気ストレスの印加を含む、ステップと、
　前記第２の個別試験構造についての少なくとも１つのパラメータ値を求めるステップであって、前記第２の個別試験構造についての前記少なくとも１つのパラメータ値は、前記集積回路デバイスにおける前記配線構造の寿命予測を行うためにブラックの式で用いられる、ステップと、
　前記第２の個別試験構造について求めた前記少なくとも１つのパラメータ値を、前記第１の個別試験構造について求めた前記少なくとも１つのパラメータ値に関連付けるステップであって、これら２つのパラメータ値を用いて、前記ウエハレベルでの試験のストレスおよびパッケージレベルでの試験のストレス間の、ブラックの式による前記ウエハレベルでの試験の破損時間に対する前記パッケージレベルでの試験の破損時間の比を表す加速ファクターを求める、ステップと、
　を含むことを特徴とする、方法。」
　
　
２．引用刊行物及びその摘記事項
　当審による最初の拒絶理由通知で引用した本願の優先権主張日前に国内又は外国において頒布された下記の刊行物１〜６には、次の事項が記載されている。
　
（１）刊行物１：Deborah Tibel, Timothy D. Sullivan、Comparison of Via/Line Package Level Vs. Wafer Level Results、Annual Proceedings International Reiability Physics Symposium、米国、科学技術振興事業団2001.06.18受入、Vol.39 (2001)、P.194-199
（２）刊行物２：Tom C. Lee, Deborah Tibel, Timothy D. Sullivan, and Sheri Forhan、Comparison of Isothermal, Constant Current and SWET Wafer Level EM Testing Methods、Annual Proceedings International Reliability Physics Symposium、米国、科学技術振興事業団2001.06.18受入、Vol.39 (2001)、P.172-183
（３）刊行物３：特開平０９−１９９５６３号公報
（４）刊行物４：特開平０６−９７２５６号公報
（５）刊行物５：特開平７−２２４８４号公報
（６）刊行物６：特開２０００−２００８１８号公報
　
（１）刊行物１（Deborah Tibel, Timothy D. Sullivan、Comparison of Via/Line Package Level Vs. Wafer Level Results、Annual Proceedings International Reiability Physics Symposium、米国、科学技術振興事業団2001.06.18受入、Vol.39 (2001)、P.194-199）の摘記事項
（刊１ａ）「INTRODUCTION
 Wearout of interconnects due to electromigration(EM) is typically assessed by testing packaged chips at an elevated current density(e.g., 20mA/μm2) and temperature(250C) in an oven. Using the distribution of fail times from the test, a projection is made to determine lifetime under use conditions. Inherent to package testing are limited sample size, long test times(10 to 100hr.), and package preparation and cost. In wafer level testing[1], the needed accelerating conditions are achieved through joule heating alone, and the only accelerating force is the high current density(400mA/μm2) applied to the metal test line. Wafer level testing is usually conducted using a probe station and produces fail times on the order of seconds or minutes. 
・・・
However, the structures used in that study were single level lines(NIST type structures) with no via connections to other metal levels. 
・・・
The structures used in this study consisted of via/line configurations, considered to be more relevant to product chip reliability. A self-consistent correlation between package and wafer level tests from which lifetime projections can be made is given, using modeling parameters from the package level test.」（１９４頁左欄「INTRODUCTION」の項）
　当審による仮訳
　「導入
　エレクトロマイグレイション(EM)による相互連結の損耗は、炉の中で高い電流密度(例えば20mA/μm2)および温度(250C)で、パッケージされたチップを試験することにより、典型的に評価される。試験から得た破損時間の分布を用いて、予測が、使用条件の下での寿命を決定するために行われる。パッケージ試験に固有の点は、制限のあるサンプル・サイズ、長い試験時間(10〜100時間)、およびパッケージ化の準備とコストである。ウエハレベル試験[1]では、必要とされる加速する条件は、それ自身のジュール加熱によって達成され、また、加速する唯一の力は、金属試験用配線に適用された高電流密度(400mA/μm2)である。ウエハレベル試験は、通常、プローブステイションを使用して行われ、秒または分程度の破損時間となる。
・・・
しかしながら、その従来の研究で使用される構造体は、他の金属層と接続したビアを有していない単一層配線(NISTタイプ構造)であった。
・・・
ビア／配線の形態で構成された、この研究で使用する構造体は、
製品チップ信頼度により関連性をもって、考えられた。パッケージとウエハレベル試験間の自己矛盾がない相関性から得られる寿命予測は、パッケージレベル試験からモデル化したパラメーターを使用することで、与えられる。」
　　
（刊１ｂ）「EXPERIMENTAL DESIGN
 The structure tested was a 0.21μm wide, 300μm long Ti(10nm)/TiN(10nm)/AlCu(300nm)/Ti(5nm)/TiN(30nm)line, terminated at one end by a single tungsten via, and at the opposite end by three tungsten vias. Tests were run with the electron flow from the single via end to the three-via end of the line, and also in the oppsite direction, with the electron flow into the single via. These two cases are referred to as forward and reverse, respectively. The isothermal test method(ISOT) was used for all the wafer level testing in this study. ISOT maintains a constant stress temperature by continually monitoring the resistance of the test structure and adjusting the current as the test progresses[2-7].」（１９４頁左欄下から１２行〜最終行）
  当審による仮訳
「実験計画
　試験された構造体は、０．２１μｍ幅、３００μｍ長のＴｉ(10nm)／ＴｉＮ(10nm)／ＡｌＣｕ(300nm)／Ｔｉ(5nm)／ＴｉＮ(30nm)配線であり、１つのタングステンビアを一方の終端とし、3つのタングステンビアを反対側の終端とした。試験は、配線の１つのビア端部から３つのビア端部へ電流を流すことで実施され、また、反対方向として一つのビアに向けて電流を流した。これら２つのケースは、フォワードおよびリバースとして、それぞれ参照される。この研究の全てのウエハレベル試験に対して，等温試験法（ＩＳＯＴ）が用いられた。ＩＳＯＴは、試験構造体の抵抗を常時モニタリングし、試験経過に応じて電流を調整することにより、定常ストレス温度を維持する。」
　　
（刊１ｃ）「RESULTS AND DISCUSSION
　Figure 1 shows typical results from this experiment for the package level tests at both oven temperatures, 250C and 200C. Typical wafer level results are shown in Figure 2. Other than the time scale, the plots in these two figures have a very similar appearance. The slopes(σ’s) of the distributions all fall in the range from 0.17 to 0.25. The wafer level fails occur about 3000 times faster than the package leve fails, as expected, and within the wafer data, failure is earlier for the test conducted at the higher temperature.
  One of the important issues of interpretation of wafer level data is how to determine the portion of acceleration due to temperature and that due to current. With the ISOT method, the temperature is well defined, providing the potential for extracting the current acceleration.
  Since we are primarily concerned with comparing wafer to package level results, the acceleration factors of interest are calculated relative to the package level stress conditions, ＴsPkg＝250C and ＪsPkg＝23.3ｍA/μ２.
  For the package level test, the kinetics parameters, activation energy,ΔH, and current density exponent, n , were determined using the stress conditions listed above. The value for n ranged from 1.01 to 2.09, with an average of 1.67.  The value calculated for ΔH varied from 0.92eV to 1.04eV, with an average of 0.95eV. Determination of the kinetics for the ISOT tests is somewhat more complicated. Since stress temperature depends on the applied current, the two cannot be varied independently. We assume the wafer level results obey Black's Low, ｔ50＝（Ａ／ｊn）exp{ΔH／ｋT}, and solve this equation for ｌｎ［（ｔ50）（ｊn）］＝ｌｎ［Ａ−（ΔH／ｋT）］.
 The activation energy is the slope of the plot of ｌｎ［（ｔ50）（ｊn）］vs １／ｋT. However, a value for n is required to obtain the proper form of the data, and  we used the value obtained from the package level test for consistency. The results are shown in Figure 3. In this chart, wafer D is the same wafer used to produce the wafer level test results shown in Figure 2.  ΔH is close to the value determined from the package level tests (0.98eV and 1.2eV for lot 1 and lot 4, respectively). The same procedure was followed for the Reverse wafer level results, and produced values ranging from 0.92eV to 1.00eV. Both sets of results are consistent with package results.
  The overall acceleration factor(AF) between the package and wafer level tests was determined by two methods. The first method is a simple ratio of the lognormal t50 values and is referred to as the experimental AF,AFExptl. Since more than one wafer per lot was tested at the package level for the Forward test, the average lognormal t50 for a given lot was used in the numerator of the ratio. AFcalc represents the second method and is the product of the calculated thermal acceleration (Tacc) and calculated current density acceleration(JaccCalc). The equation for each metric just described is based on Black's Law and is listed below.
  　ＡＦExptl  ＝ｔ50Pkg／ｔ50Waf　　　 　　　　　　　　　　    　 （１）
　ＡＦcalc　＝Ｔacc　x　ＪaccCalc　　　　　　　　　　　　　     　（２）
　ＪaccCalc   ＝（ｊsWaf／ｊsPkg）ｎ　  　　　　　　　　　　   　　 （３）
　ＪaccExptl       ＝ＡＦcalc／Ｔacc　　　　　　　　　　　　　　 　　（４）
　Ｔacc　　 ＝ｅｘｐ{（ΔＨ／ｋ）［１／ＴsPkg−１／ＴsWaf］}　  (５）
  A comparison of the experimental and calculated acceleration factors(Figure 4) reveals good matching between the two. This is also true for the current density acceleration factors(Figure 5).  Examination of Figure 5 suggests several important points. First, even though the stress conditions for the wafer level tests are achieved by joule heating of the line, the components to the total acceleration ( Jacc and Tacc) appear to be separable. Note that in contrast to the usual situation, current density is the larger of the two contributors to the overall acceleration from the package level test to the wafer level test.・・・・・
  Applying the calculated acceleration factor,AFcalc, to each fail time in the distribution recorded wafer D from the wafer level test, and converting from seconds to hours, gives the projection shown in Figure 7. Here the values for the slope, σ, have not changed; only the lognormal t50 values have changed and are now very close to the package level results at 250C from Figure 1. Hence, currents at use conditions can be projected from package level or wafer level test results.」(１９４頁右欄下から２６行〜１９６頁右欄最終行）
  当審による仮訳
　「結果と検討
　図1は、２５０Cと２００Cの両加熱温度でのパッケージレベル試験に対する典型的な実験結果を示している。典型的なウエハレベルでの結果が、図２に示されている。時間軸を除いて、これら２つの図のプロットは、大変類似している。その分布の傾斜(σ’ｓ)は、全て、０．１７から０．２５の範囲に入っている。ウエハレベルでの破損は、パッケージレベルでの破損よりも３０００倍早く生じ、予想通り、ウエハデータの範囲内において、破損は、より高温になるほどより早くなる。
　ウエハレベルデータの解釈において重要な論点の一つは、どの様にして、温度と電流によって加速される部分を決定するかということである。温度が充分明確である、ＩＳＯＴ法によれば、電流加速を抽出する可能性を提供する。
　ウエハにパッケージレベルの結果を比較することで我々が最初に関心を持つことは、興味ある加速因子が、パッケージレベルストレス条件、ＴsPkg＝250Cと、ＪsPkg＝23.3ｍA/μ２、に関連して計算される。
　パッケージレベル試験に対して、動特性パラメータである活性化エネルギーΔＨと電流密度指数ｎが、上記に挙げたストレス条件を用いて決定された。ｎに対する値は、平均１．６７で、１．０１から２．０９の範囲であった。ΔＨに対する計算値は、平均０．９５ｅＶで、０．９２ｅｖから１．０４ｅＶで変化した。ＩＳＯＴ試験に対する動特性の決定は、幾分かは、より複雑になる。適用された電流に依存するストレス温度からは、その２つを独立して変化させることができない。我々は、ウエハレベルの結果がブラックの法則、ｔ50＝（Ａ／ｊn）exp{ΔH／ｋT}、及びこの公式から導かれたｌｎ［（ｔ50）（ｊn）］＝ｌｎ［Ａ−（ΔH／ｋT）］（この等式については、以後当審の下記注を参照する。）に従うと仮定する。
　活性化エネルギーは、ｌｎ［（ｔ50）（ｊn）］対１／ｋTのプロットの傾きである。しかしながら、ｎの値は、データの適切な形式を得ることが要求されるので、我々は、整合のとれたパッケージレベルの試験から得られた値を用いた。その結果は、図3に示される。このチャートにおいて、ウエハＤは、図2で示したウエハレベル試験結果を得るために用いたウエハと同じものである。ΔＨは、パッケージレベル試験（ロット1と４に対して各０．９８ｅＶと１．２ｅＶ）から決定された値とほぼ同じである。同じ手順がリバースウエハレベルの結果に対しても従っており、０．９２ｅＶから１．００ｅＶの範囲の値が導かれた。両結果の組合せは、パッケージの結果と一致している。
　パッケージとウエハレベル試験間の全体的な加速因子（ＡＦ）が、２つの方法で決定された。最初の方法は、ログｔ50の値の単純な比であり、実験的なＡＦ、ＡＦExptlとして参照される。１ロット当たり1枚よりも多いウエハが、フォワード試験におけるパッケージレベルで試験され、与えられたロットのその平均ログｔ50は、比の分子として用いた。
ＡＦcalcが２番目の方法を表しており、計算された熱加速（Ｔacc）と計算された電流密度加速（ＪaccCalc）とによって得られる。同じ基準による等式は、ブラックの法則を基礎としており、下記のとおり。
  　ＡＦExptl  ＝ｔ50Pkg／ｔ50Waf　　　 　　　　　　　　　　    　 （１）
　ＡＦcalc　＝Ｔacc　x　ＪaccCalc　　　　　　　　　　　　　     　（２）
　ＪaccCalc   ＝（ｊsWaf／ｊsPkg）ｎ　  　　　　　　　　　　   　　 （３）
　ＪaccExptl       ＝ＡＦcalc／Ｔacc　　　　　　　　　　　　　　 　　（４）
　Ｔacc　　 ＝ｅｘｐ{（ΔＨ／ｋ）［１／ＴsPkg−１／ＴsWaf］}　  (５）
　実験的な、そして計算された加速因子の比較（図４）は、両者間の良いマッチングを示している。これは、また、電流密度加速因子に対しても正しい（図５）。図５の考察はいくつかの重要な点を示唆する。まず、ウエハレベル試験に対するストレス条件が、配線のジュール熱により達成されたものであったとしても、トータル加速の要素（ＪaccとＴacc）が分離可能であることを表している。通常の状況と対照的に注意すべきことは、電流密度はパッケージレベル試験からウエハレベル試験への全加速に対する２つの寄与分の、より大きな方である。
・・・
　ウエハレベル試験でのウエハDに対して記録された分布における各破損時間に対して、計算された加速因子、ＡＦcalcを適用すると、秒から時間に変換をして、図7に示される予測が得られる。ここで、傾斜、σに対する値は、変化していない；唯一ログｔ50の値が変化し、図1の250Cでのパッケージレベルの結果に非常に近づく。ここで、使用した条件での電流はパッケージレベル或いはウエハレベルの結果から予測することができる。」 
　＜当審注＞
　上記における等式
　ｌｎ［（ｔ50）（ｊn）］＝ｌｎ［Ａ−（ΔH／ｋT）］
は、
　　　ｔ50　　　　　　＝（Ａ／ｊn）exp{ΔH／ｋT}
に基づくものであるから、
　  （ｔ50）（ｊn）　　＝Ａexp{ΔH／ｋT}
　ｌｎ［（ｔ50）（ｊn）］＝ｌｎ[Ａexp{ΔH／ｋT}]
　ｌｎ［（ｔ50）（ｊn）］＝ｌｎ[Ａ]＋ｌｎ[exp{ΔH／ｋT}］
　ｌｎ［（ｔ50）（ｊn）］＝ｌｎ［Ａ]＋ΔH／ｋT
となり、本文中の上記等式の右辺が
　ｌｎ［Ａ]＋ΔH／ｋT
の誤字・脱字であることは明らかであるから、以後、本文中の上記等式は、
　ｌｎ［（ｔ50）（ｊn）］＝ｌｎ［Ａ]＋ΔH／ｋT
として検討する。
　
（刊１ｄ）「These features suggest that the damage seen in the wafer level tests is the result of a thermal event. Because however the kinetics and acceleration factors of the wafer fail times seem to be reasonably well described by the usual electromigration relationships, the thermal damage may occur after an electromigration-induced void has been formed.」(１９８頁右欄６〜１１行）
  当審の仮訳「これらの特徴は、ウエハレベル試験で見られたダメージが熱イベントの結果であることを示唆する。なぜなら、ウエハ破損時間の動特性及び加速因子が、通常のエレクトロマイグレイション関係によって充分合理的に説明されるように思われるものの、熱ダメージはエレクトロマイグレーションによって引き起こされるボイド形成の後に生じているかもしれないからである。」
　
（刊１ｅ）「Current adjustments by the ISOT algorithm are probably insufficient to significantly reduce the local heating, because the resistance of the void is a relatively small fraction of the line resistance at stress temperature.」(１９８頁右欄３０〜３４行）
　 当審の仮訳「ＩＳＯＴアルゴリズムによって調整される電流は、局所加熱を著しく減少させるには、恐らく不十分であり、それは、ボイドの抵抗がストレス温度での配線抵抗に比べて相対的に小さいからである。」
　
(刊１ｆ)「The failure location is believed to be a result of non-uniform heating over the line length. In a long(800μm) NIST-type structure, heating is uniform over most of the line except at the ends[8], where it is cooled by the wider lines to which it is connected. Such would appear to be the case with this structure as well. However, because it is only 300 μm long, the length over which the temperature is uniform is probably much shorter, and is expected to decrease with increasing temperature. The region at the line ends, between the vias and the uniformly heated portion is a region of high thermal gradients, and void nucleation is expected to occur in this region. As the temperature is increased, the length of the uniform region is expected to shrink, and the length of the high-gradient region is expeted to extend, allowing voids to nucleate farther from the vias. This is shown in Figure 11, which is a plot of failure location as a function of stress temperature. Although there is extensive scatter in the data( a result of the limited sample size), a noticeable trend exists and indicates that the failure position for most cases should be at the via for temperatures less than about 250C. This result is consistent with those of other investigations that have reported failure locations over vias for wafer level electromigration tests[9-11], which also applied less aggressive test conditions. Finite element modeling for a variety of situations is needed to better understand possible variations in this area.」（１９９頁左欄１〜２３行）
　当審の仮訳「破損箇所は、配線の長さにわたる非均一な加熱の結果であると考えられる。長い（８００μｍ）ＮＩＴＳタイプの構造では、その端部を除いて配線のほとんどにおいて加熱が均一であり、これは、接続されたより幅の広い配線によって冷却されている。そのようなものは、同様の構造の場合に現れる。しかしながら、それがたったの３００μｍの長さのため、温度が均一となる全長は、恐らく遙かにみじかいものとなり、上昇する温度と共に減少していくものと予想される。ビアと一様に加熱された部分との間である配線の端部領域は、高い熱勾配領域であり、ボイドの核がこの領域で生じることが予想される。温度が増加されるので、均一領域の長さが、短くなると予想され、高い勾配領域の長さが広がり、ボイドがビアからより離れて核形成されることを可能とするものと予想される。これは図１１に示され、ストレス温度の関数として、破損位置がプロットされている。（制限されたサンプルデータの結果により）データに広範なバラツキがあるが、注意すべき傾向があり、それは、ほとんどの場合の破損位置が、約２５０Ｃ未満の温度に対しては、ビアの位置であることが示される。この結果は、それほど積極的ではない条件を適用したウエハレベルエレクトロマイグレーション試験に対するビアに関する破損位置を報告した他の調査[９−１１]と一致している。この領域での起こりうる可能性のある変化についてよりよく理解するために様々な状況での有限要素モデリングが必要である。」
　
（刊１ｇ）「SUMMARY AND CONCLUSIONS
　Highly accelerated wafer level testing has been conducted on realistec IC structures. Cumulative failure distributions from high temperature ISOT testing are similar in shape to those from traditional package level testing. Projections from WLR EM tests to package conditions (using activation energy and current density exponent from package tests) produce similar t50's, suggesting WLR EM testing may be suitable for lifetime projections for some line/via structures. Kinetics experiments yield similar activation energies for both wafer and package tests. The physical failure mode for the wafer test differs from that observed in the package tests. In particular, the fail is located farther away from the via and is an electrical open circuit. The difference in fail location is thought to be due to thermal gradients between the end and the center of the metal line, while the failure mode seems to be an after effect of the high wafer test current. Initial damage at the wafer failure site is probably a void, which then generates local heating intense enough to create much more extensive damage, obliterating the initial void. Such damage would not occur at package level because the current is only a fraction of that  for wafer level tests. Finally, acceleration factors calculated from wafer test conditions using Black's formula match well with experimental acceleration. This indicates that current and temperature may still be considered separable in wafer testing ,despite the fact that only one physical force(current) is used.」(１９９頁左欄「SUMMARY AND CONCLUSIONS」の項)
　当審の仮訳「　要約と結論
　高度に加速されたウエハレベル試験は、現実的なＩＣ構造上で行われた。高温ＩＳＯＴ試験からの累積的な破損分布は、従来のパッケージレベル試験からのそれらに、形が類似している。ＷＬＲＥＭ試験からパッケージ条件（パッケージ試験からの活性エネルギーと電流密度指数を用いることで）への予測は、類似のｔ50を生じさせ、ＷＬＲＥＭ試験がいくつかの配線／ビア構造に対する寿命予測に適応するであろうことを示唆する。動特性実験は、ウエハとパッケージ試験の両者に対する類似の活性化エネルギーを与える。ウエハ試験に対する物理的な破損モードは、パッケージ試験で得られたものと相違する。特に、破損は、ビアから離れた場所であり、また、電気的に開放された回路である。破損箇所の相違は、金属配線の端部と中央との間の熱勾配によるものと考えられるが、破損モードは、高いウエハ試験電流の影響の後によるものと思われる。ウエハ破損サイトでの初期ダメージは、たぶんボイドであり、その後、初期ボイドを消し去り、より広範囲のダメージを形成するに十分強烈な局所加熱が生成される。そのようなダメージは、電流がウエハレベル試験でのダメージの僅かな部分でしかないことから、パッケージレベルにおいては生じない。最後に、ブラックの公式を用いてウエハ試験条件から計算された加速因子は実験的加速に充分整合している。これは、唯一の物理的な力（電流）が用いられるとの事実にもかかわらず、ウエハ試験において、電流と温度とが分割可能であると考えられることを示している。」
　
（刊１ｈ）破損時間と破損の発生率に関して、図1には、パッケージレベルでの試験結果として、時間軸が１０時間程度から５０時間程度での結果が表示されており、図２には、ウエハレベルでの試験結果として５秒程度から１００秒程度での結果が表示されている。
　
（２）刊行物２（Tom C. Lee, Deborah Tibel, Timothy D. Sullivan, and Sheri Forhan、Comparison of Isothermal, Constant Current and SWET Wafer Level EM Testing Methods、Annual Proceedings International Reliability Physics Symposium、米国、科学技術振興事業団2001.06.18受入、Vol.39 (2001)、P.172-183）の摘記事項
（刊２ａ）「We present data from three wafer level electromigration test techniques, isothermal(ISOT), constant current(CI), and standard wafer level electromigration  accelerated test(SWEAT) and compare various aspects of the data. ISOT keeps the test line at a constant temperature. 」（１７２頁左欄２〜６行）
　当審の仮訳「我々は、ウエハレベルエレクトロマイグレーション試験の３つの技術である、等温（ＩＳＯＴ）、定電流（ＣＩ）そして、標準ウエハレベルエレクトロマイグレーション加速試験（ＳＷＥＡＴ）からのデータを提示し、データを種々の面から比較する。ＩＳＯＴは、定温度で試験配線を保持する。」
　
（刊２ｂ）「ISOT keeps the test line at a constant temperature by monitoring line resistance during test. The advantage of this method is that variations in the thermal conductance due to variations in oxide thickness and line cross section as well as variations in current density are automatically accounted for, making temperature control very accurate.」(１７２頁右欄３〜８行)　
　当審の仮訳「ＩＳＯＴは、試験期間中の配線抵抗をモニターすることによって、一定温度に試験配線を維持する。この方法の利点は、電流密度による変化と同様に、酸化物の厚さ及び配線断面積の変化による熱伝導の変化が、自動的に考慮され、大変正確に温度調節がされることである。」　
　
（刊２ｃ）「The probe station is equipped with a Temptronic hot chuck to control the wafer temperature during the temperature coefficient of resistance(TCR)[16] measurement, the temperature versus power (TVP) measurement, and the electromigration test.」（１７２頁右欄２６〜２９行）
　当審の仮訳「プローブステーションは、温度抵抗係数（ＴＣＲ）の測定、温度対電力（ＴＶＰ）の測定およびエレクトロマイグレーション試験の間ウエハの温度を制御するために、テンプトロニックホットチャックを備えている。」
　
（刊２ｄ）「TCR and TVP measurements were performed prior to EM evaluation. TCR was calculated from the resistances measured at chuck temperatures of 30,50,70,90℃. In each case, the voltage used was kept small enough to preclude any Joule heating during the TCR measurement. The TCR value was referenced to the resistance (RR) measured at a 30℃(TR) chuck temperature. The Tj of the test line during the EM evaluation was extrapolated by the following relation. 
　　　　TJ−TR = RJ−RR 　 /  　RR・β　　　　　　　（２）
where β is the TCR value.」（１７２頁右欄下から９行〜１７３頁左欄１行））
　当審の仮訳「ＴＣＲとＴＶＰの測定は、ＥＭ評価に先だって行われた。ＴＣＲは、30,50,70,90℃のチャック温度で測定された抵抗から計算された。それぞれにおいて、使用された電圧は、ＴＣＲ測定期間中にどのようなジュール加熱も生じないように充分小さく保たれた。ＴＣＲ値は、30℃（ＴR）チャック温度で、測定された抵抗（ＲR）に対して参照された。ＥＭ評価期間中の試験配線のＴJは、次の関係によって推定された。
　　ＴJ−ＴR＝（ＲJ−ＲR）／　ＲR・β　　　　　（２）
ここで、βはＴＣＲ値である。
　
（刊２ｅ）「TVP measurements were used to obtain the thermal resistance (Rθ) and T-axis intercept of an individual test structure. The thermal chuck was first raised to 29℃(T0). Next, the current was ramped up to Tj=200℃ in about 40 steps for each test structure. A linear behavior exists between the Tj of line and input power(P) and is given by 
     Tj  - T0 =  Rθ・P = Rθ・I２・R　　　　　　　　（３）
such that the slope of the plot is Rθ .  Rθ and  TCR  were used to control the current ramp and stress current during the ISOT,CI,and SWEAT tests. 
 The chuck temperature(ambient temperature) was held at 29℃ during the EM tests for all three algorithms.」（１７３頁左欄下から１５〜４行）
　当審の仮訳「ＴＶＰ測定は、個々の試験構造体のＴ軸間での熱抵抗Ｒθを得るために用いられた。熱チャックは最初に２９℃に上げられる。次に、それぞれの試験構造体に対して、Ｔｊ＝２００℃まで約４０ステップで電流が上げられた。配線のＴｊと入力電力Ｐとの間に線形現象が存在し、それは、
　　　　Ｔj - Ｔ0 =Ｒθ・Ｐ = Ｒθ・Ｉ2・Ｒ 　　　　（３）
によって得られ、プロットの傾きがＲθである。Ｒθ とＴＣＲは、電流上昇と、ＩＳＯＴ，ＣＩ及びＳＷＥＡＴ試験の期間中のストレス電流とを制御するために用いられた。
　チャック温度（周囲の温度）は、３つのアルゴリズム全てに対するＥＭ試験の期間中２９℃に保持された。」
　
（３）刊行物３（特開平０９−１９９５６３号公報）の摘記事項
(刊３ａ）「【０００５】以上のようにしてＥＭ評価を行うが、評価中、配線又はビアホールには試験加速のためにかなりの大電流を流すので、配線がジュール発熱してしまい、正確なＥＭ評価を行うことができないという問題があった。そこで、この問題を解決するために、評価する配線層の下層にメタル配線層で形成した放熱板を設け、それにより、ジュール発熱による影響を抑止する半導体素子の評価方法が特開平７−２２４８４号公報等で紹介されている。
【０００６】【発明が解決しようとする課題】しかし、上述した従来の方法では、評価を行う配線層の下層に放熱板とするメタル配線層を形成するため、ビアホールのＥＭ評価を行う場合では、ビアホールと放熱板との距離が遠くなるため、ビアホール部分での発熱や上下２層のメタル配線層のうちの上層のメタル配線層からの発熱を効率的に放熱することができなかった。
【０００７】そこで、本発明の目的は、ビアホールのＥＭ評価を行う際、ビアホール部や上下２層の配線での発熱を効率良く放熱させることができる半導体装置の信頼性評価試験方法及びその方法に使用する評価用素子を提供することである。」
　
（刊３ｂ）「【００１７】・・・上下２層のメタル配線３と６の間の層間絶縁膜４の部分に放熱板として機能する金属層５を設けているため、従来では困難であったビアホール７の部分や上層のメタル配線６からの発熱を吸収し易くなり、放熱効果が向上する。また、従来のように下層のメタル配線の下ではなく、上下２層のメタル配線３と６の間の層間絶縁膜４の部分に成膜した金属層５を放熱板としているため、発熱体であるメタル配線３、６及びビアホール７の部分と放熱体である金属層５との距離を近くすることができて、放熱効果を高めることができる。更に、図には示していないが、ビアホールの形成されていない所を放熱板とすることが可能であるため、放熱板の大面積化が容易であり、放熱率の向上を図ることもできる。」
　
（４）刊行物４（特開平０６−９７２５６号公報）の摘記事項
（刊４ａ）「【０００５】【発明が解決しようとする課題】・・・高電流密度でエレクトロマイグレーション評価試験を行う場合、評価用回路の導体部自体の発熱が問題となる。即ち、導体部に高密度の電流を印加すると放熱部分からの放熱が不十分となり、導体部が発熱して温度が上昇する。その結果、加速係数が変動し、正確に平均故障時間等を測定することができなくなる。また、場合によっては、導体部が熱によって溶断する。」
　
（刊４ｂ）「【００１２】本発明の第２の態様によれば、導体部の上側、下側、上側及び下側、あるいは側部といった導体部の近傍に熱良導体層を設けることによって、導体部自体の発熱を抑制することができる。」
　
（刊４ｃ）「【００２６】評価用回路の導体部のパターンはＳＷＥＡＴパターン以外にも、直線状その他評価試験に適合したパターンとすることができる。導体部には、実際の回路を想定した段差を設けてもよい。導体部は１層に限られず、適宜増加させて多層構造とすることができる。」
　
（刊４ｄ）「【００３１】【発明の効果】・・・導体部の近傍に熱良導体層が設けられているので、導体部で発生した熱を効果的に放熱することが可能になり、導体部自体の発熱を抑制することができる。それ故、例えば、エレクトロマイグレーション評価試験において、導体部の熱による溶断を防止することができ、あるいは又、試験結果の精度を高くすることができる。しかも、導体部への印加電流を従来の１０倍以上大きくすることができ、評価に要する時間を従来より２桁以上短縮することができる。」
　
（５）刊行物５（特開平７−２２４８４号公報）の摘記事項
（刊５ａ）「【０００５】【発明が解決しようとする課題】図６に示す従来のエレクトロマイグレ―ション寿命評価用配線構体の場合、上述した配線層３のエレクトロマイグレ―ション寿命を上述したように評価する場合、配線層３に発熱を伴い、そして、その熱が主として層間絶縁膜２を介して半導体基板本体１に逃げるか、配線層３が広い面積を有しないことから、配線層３に伴う熱が効果的に半導体基板本体１に逃げず、よって、配線層３のエレクトロマイグレ―ション寿命の評価が、配線層３が半導体装置が使用されているときの配線層の最高温度よりも高い温度を有している状態で行われ、従って、半導体装置の配線層のエレクトロマイグレ―ション寿命を正しく評価することができない、という欠点を有していた。
【０００６】このことは、配線層３に流す電流の密度を大にして、配線層３のエレクトロマイグレ―ション寿命の評価を短時間で行うようにすれば、なおさらであった。」
　
（刊５ｂ）図１〜図５には、エレクトロマイグレーション寿命評価用配線の上下左右近傍に前記評価用配線よりも幅広の放熱用層としての配線層が配置されていることが看取できる。
　
（６）刊行物６（特開２０００−２００８１８号公報）の摘記事項
（刊６ａ）「【００２９】◇第３実施例　　・・・エレクトロマイグレーション評価用配線をスルーホール配線を通じて下層配線と上層配線とにより一体に形成するようにした点である。この例のエレクトロマイグレーション評価用ＴＥＧは、図７〜図９に示すように、一対のボンディング用パッド４、５間に形成されているエレクトロマイグレーション評価用配線２３は、絶縁膜２を介して形成された下層配線からなる第１層配線２４と、この第１層配線２４の両端部に層間絶縁膜１１にそれぞれ形成されたスルーホール配線２６、２７を通じて形成された上層配線からなる第２層配線２５とにより一体に構成されている。
【００３０】第１層配線２４、スルーホール配線２６、２７及び第２層配線２５からなるエレクトロマイグレーション評価用配線２３は、この両端部には第１実施例における分岐配線７を介して各ボンディング用パッド４、５に接続されている。
【００３１】・・・スルーホール配線を含めたエレクトロマイグレーション評価用配線の評価が行われるので、多層配線構造に適用して効果的となる。」
　
（刊６ｂ）図９には、第１層配線と、第１層配線に接続された第２層配線とが、上下平行に配置されていることを看取できる。
　
　
３．当審の判断
（１）刊行物１に記載の発明
　上記摘記事項（刊１ａ）〜（刊１ｃ）、（刊１ｇ）、（刊１ｈ）を整理すると、刊行物１には、
　「ビア／配線の形態で構成された構造体を用いて、製品チップのエレクトロマイグレイション(EM)による相互連結の損耗を評価する方法において、
　前記ビア／配線の形態で構成された構造体は、
　０．２１μｍ幅、３００μｍ長の配線であり、１つのタングステンビアを一方の終端とし、3つのタングステンビアを反対側の終端とし、配線の１つのビア端部から３つのビア端部へ、また、反対方向として一つのビアに向けて電流を流すことで試験するものであり、
　破損時間について、パッケージレベルでは、１０時間程度から５０時間程度、ウエハレベルでは、５秒程度から１００秒程度であり、
　ウエハレベル試験において、加速する条件は、それ自身のジュール加熱によって達成され、また、加速する唯一の力は、金属試験用配線に適用された高電流密度であり、プローブステイションを使用して行われ、秒または分程度の破損時間となり、ウエハレベル試験は、前記試験構造体の抵抗を常時モニタリングし、試験経過に応じて電流を調整することにより、定常ストレス温度を維持する等温試験法（ＩＳＯＴ）を用い、
　ウエハレベルの結果がブラックの法則、
　ｔ50＝（Ａ／ｊn）exp{ΔH／ｋT}、
　　　ここで、ΔＨは活性化エネルギー、
　　　　　　　ｎは電流密度指数、
及び前記公式から導かれた
　ｌｎ［（ｔ50）（ｊn）］＝ｌｎ［Ａ]+（ΔH／ｋT）
に従うと仮定し、ｎの値を整合のとれたパッケージレベルの試験から得られた値を用いて、活性化エネルギーを、ｌｎ［（ｔ50）（ｊn）］対１／ｋTのプロットの傾きから求め、
　パッケージレベル試験に対して、動特性パラメータである活性化エネルギーΔＨと電流密度指数ｎが、ストレス条件を用いて決定され、
　パッケージとウエハレベル試験間の全体的な加速因子（ＡＦ）が、ログｔ50の値の単純な比として、実験的なＡＦExptl  、
　ＡＦExptl  ＝ｔ50Pkg／ｔ50Waf　　　　　　　　　　　　　　　　　（１）
及び、ブラックの法則から、計算された熱加速（Ｔacc）と計算された電流密度加速（ＪaccCalc）とによって計算されたＡＦcalc、
　ＡＦcalc　＝Ｔacc　ｘ　ＪaccCalc　　　　     　　　　　　　　　　　（２）
　　　ＪaccCalc   ＝（ｊsWaf／ｊsPkg）ｎ　　　　　　　　　　　　　　（３）
　　　ＪaccExptl   ＝ＡＦcalc／Ｔacc　　　　　　　　　　　 　　　　 （４）
　　　Ｔacc　　＝ｅｘｐ{（ΔＨ／ｋ）［１／ＴsPkg−１／ＴsWaf］}　  (５）
として求める、評価方法。」
に関する発明（以下、「刊行物１発明」という。）が記載されていることになる。
　
（２）対比・判断
　本願発明と刊行物１発明とを対比する。
ア．刊行物１発明の「製品チップ」は、集積回路デバイスを含むこと、及び、「相互連結」は、集積回路デバイスにおける配線構造であることは、明らかであるから、「ビア／配線の形態で構成された構造体を用いて、製品チップのエレクトロマイグレイション(EM)による相互連結の損耗を評価する方法」は、「ビア／配線の形態で構成された構造体」を試験装置として、
本願発明の「試験装置を用いて集積回路デバイスにおける配線構造のエレクトロマイグレーション特性を決定するための方法」に相当する。
　
イ．刊行物１発明の「０．２１μｍ幅、３００μｍ長の配線」は、ウエハレベルでのエレクトロマイグレイションの評価を行うことから、本願発明の「半導体基板に配置された第１の配線ライン」に相当する。
　
ウ．刊行物１発明の「ビア／配線の形態で構成された構造体」は、ウエハレベルでの試験及びパッケージレベルでの試験において同じ構造の構造体が用いられることから、刊行物１発明のウエハレベル及びパッケージレベルでの試験に用いる各「ビア／配線の形態で構成された構造体」は、それぞれ、本願発明の「第１の個別試験構造体」及び「第２の試験構造体」に相当する。
　また、刊行物１発明におけるウエハレベルでの試験は、５秒程度から１００秒程度との秒或いは分単位の試験であり、この間に電流を供給するものであるから、本願発明のウエハレベルでの試験における「ウエハレベルでの試験のストレスの条件は第１の時間に渡る電気ストレスの印加」を行っているもの」に相当する。
　そうすると、刊行物１発明の
　「ウエハレベル試験において、加速する条件は、それ自身のジュール加熱によって達成され、また、加速する唯一の力は、金属試験用配線に適用された高電流密度であり、プローブステイションを使用して行われ、秒または分程度の破損時間となり、ウエハレベル試験は、前記試験構造体の抵抗を常時モニタリングし、試験経過に応じて電流を調整することにより、定常ストレス温度を維持する等温試験法（ＩＳＯＴ）を用い、」
は、本願発明の
　「前記試験装置のタイプの第１の個別試験構造にウエハレベルでの試験のストレスの条件を導入するステップであって、前記ウエハレベルでの試験のストレスの条件は第１の時間に渡る電気ストレスの印加を含み、当該電気ストレスの印加は、前記第１の個別試験構造の抵抗を測定し、当該測定した抵抗から前記第１の個別試験構造の温度を設定することを含む、ステップ」
に相当する。
　
エ．また、刊行物１発明の活性化エネルギーΔＨは、ブラックの式のパラメータであり、ウエハレベル試験とパッケージレベル試験との間の加速因子を求めるために用いるものであるから、刊行物１発明の
　「ウエハレベルの結果がブラックの法則、
　　ｔ50＝（Ａ／ｊn）exp{ΔH／ｋT}、
　　　　ここで、
　　　　ΔＨは活性化エネルギー、
　　　　ｎは電流密度指数、
及び前記公式から導かれた
　ｌｎ［（ｔ50）（ｊn）］＝ｌｎ［Ａ]+（ΔH／ｋT）
に従うと仮定し、ｎの値を整合のとれたパッケージレベルの試験から得られた値を用いて、活性化エネルギーを、ｌｎ［（ｔ50）（ｊn）］対１／ｋTのプロットの傾きから求め」
は、本願発明の
　「 前記第１の個別試験構造についての少なくとも１つのパラメータ値を求めるステップであって、前記第１の個別試験構造についての前記少なくとも１つのパラメータ値は、前記集積回路デバイスにおける前記配線構造の寿命予測を行うためにブラックの式で用いられる、ステップ」
に相当する。
　
オ）刊行物１発明の「破損時間について、パッケージレベルでは、１０時間程度から５０時間程度、ウエハレベルでは、５秒程度から１００秒程度」は、本願発明の「前記試験装置のタイプの第２の個別試験構造にパッケージレベルでの試験のストレスの条件を導入するステップであって、前記パッケージレベルでの試験のストレスの条件は前記第１の時間よりも長い第２の時間に渡る電気ストレスの印加を含む、ステップと、」に相当する。
　
カ．刊行物１発明の
　「パッケージレベル試験に対して、動特性パラメータである活性化エネルギーΔＨと電流密度指数ｎが、ストレス条件を用いて決定され、」
は、活性化エネルギーΔＨと電流密度指数ｎがブラックの式で用いられるパラメータであり、パッケージとウエハレベル試験間の全体的な加速因子（ＡＦ）を求めるために用いられるものであるから、本願発明の、
　「前記第２の個別試験構造についての少なくとも１つのパラメータ値を求めるステップであって、前記第２の個別試験構造についての前記少なくとも１つのパラメータ値は、前記集積回路デバイスにおける前記配線構造の寿命予測を行うためにブラックの式で用いられる、ステップ」
に相当する。
 
キ．刊行物１発明の
　「パッケージとウエハレベル試験間の全体的な加速因子（ＡＦ）が、ログｔ50の値の単純な比として、実験的なＡＦExptl  、
　ＡＦExptl  ＝ｔ50Pkg／ｔ50Waf　　　　　　　　　　　　　　　　　（１）
及び、ブラックの法則から、計算された熱加速（Ｔacc）と計算された電流密度加速（ＪaccCalc）とによって計算されたＡＦcalc、
　ＡＦcalc　＝Ｔacc　ｘ　ＪaccCalc　　　　     　　　　　　　　　　　（２）
　　　ＪaccCalc   ＝（ｊsWaf／ｊsPkg）ｎ　　　　　　　　　　　　　　（３）
　　　ＪaccExptl   ＝ＡＦcalc／Ｔacc　　　　　　　　　　　 　　　　 （４）
　　　Ｔacc　　＝ｅｘｐ{（ΔＨ／ｋ）［１／ＴsPkg−１／ＴsWaf］}　  (５）
として求める」
は、刊行物１の摘記事項（刊１ｃ）によれば、ブラックの法則の公式「ｔ50＝（Ａ／ｊn）exp{ΔH／ｋT}」におけるｎの値を、整合のとれたパッケージレベルの試験から得られた値を用いて、前記ブラックの法則の公式から求められた関係であるｌｎ［（ｔ50）（ｊn）］対１／ｋTのプロットの傾きから活性化エネルギーΔHを求め、パッケージレベルにおいても、同様に、動特性パラメータである活性化エネルギーΔＨと電流密度指数ｎを求め、計算によるＡＦcalc　
　ＡＦcalc　＝Ｔacc　ｘ　ＪaccCalc　　　　     　　　　　　　　　　　（２）
　　　ＪaccCalc   ＝（ｊsWaf／ｊsPkg）ｎ　　　　　　　　　　　　　　（３）
　　　ＪaccExptl   ＝ＡＦcalc／Ｔacc　　　　　　　　　　　 　　　　 （４）
　　　Ｔacc　　＝ｅｘｐ{（ΔＨ／ｋ）［１／ＴsPkg−１／ＴsWaf］}　  (５）
と、実験による前記ＡＦExptl  との一致を確認して、パッケージとウエハレベル試験間破損時間の比である
　ＡＦExptl  ＝ｔ50Pkg／ｔ50Waf　
を加速因子としているものであるから、
本願発明の
　「前記第２の個別試験構造について求めた前記少なくとも１つのパラメータ値を、前記第１の個別試験構造について求めた前記少なくとも１つのパラメータ値に関連付けるステップであって、これら２つのパラメータ値を用いて、前記ウエハレベルでの試験のストレスおよびパッケージレベルでの試験のストレス間の、ブラックの式による前記ウエハレベルでの試験の破損時間に対する前記パッケージレベルでの試験の破損時間の比を表す加速ファクターを求める、ステップ」に相当する。
　
　そうすると、両者は、
「試験装置を用いて集積回路デバイスにおける配線構造のエレクトロマイグレーション特性を決定するための方法であって、
　前記試験装置は、
　半導体基板に配置された第１の配線ラインを具備し、
　前記第１の配線ラインがビア構造により接続され、
　前記方法は、
　試験装置を構成するステップと、
　前記試験装置のタイプの第１の個別試験構造にウエハレベルでの試験のストレスの条件を導入するステップであって、前記ウエハレベルでの試験のストレスの条件は第１の時間に渡る電気ストレスの印加を含み、当該電気ストレスの印加は、前記第１の個別試験構造の抵抗を測定し、当該測定した抵抗から前記第１の個別試験構造の温度を設定することを含む、ステップと、
　前記第１の個別試験構造についての少なくとも１つのパラメータ値を求めるステップであって、前記第１の個別試験構造についての前記少なくとも１つのパラメータ値は、前記集積回路デバイスにおける前記配線構造の寿命予測を行うためにブラックの式で用いられる、ステップと、
　前記試験装置のタイプの第２の個別試験構造にパッケージレベルでの試験のストレスの条件を導入するステップであって、前記パッケージレベルでの試験のストレスの条件は前記第１の時間よりも長い第２の時間に渡る電気ストレスの印加を含む、ステップと、
　前記第２の個別試験構造についての少なくとも１つのパラメータ値を求めるステップであって、前記第２の個別試験構造についての前記少なくとも１つのパラメータ値は、前記集積回路デバイスにおける前記配線構造の寿命予測を行うためにブラックの式で用いられる、ステップと、
　前記第２の個別試験構造について求めた前記少なくとも１つのパラメータ値を、前記第１の個別試験構造について求めた前記少なくとも１つのパラメータ値に関連付けるステップであって、これら２つのパラメータ値を用いて、前記ウエハレベルでの試験のストレスおよびパッケージレベルでの試験のストレス間の、ブラックの式による前記ウエハレベルでの試験の破損時間に対する前記パッケージレベルでの試験の破損時間の比を表す加速ファクターを求める、ステップと、
　を含むことを特徴とする、方法。」
の点で一致するものの、次の点で相違する。
　
相違点１：
　試験装置が、本願発明では、
　「半導体基板の主面に配置された第１の配線ラインと、
　前記第１の配線ラインに接続され、前記主面に実質的に平行な第２の面に配置された第２の配線ラインと、
　前記第１の配線ラインに隣接して配置され、前記第１の配線ラインを通る電流の通過に伴う熱を放散させることができるヒートシンク構造と、
　を具備し、前記第１の配線ラインと前記第２の配線ラインはビア構造により接続され、」
ているのに対して、刊行物１発明では、
　「ビア／配線の形態で構成された構造体は、
　０．２１μｍ幅、３００μｍ長の配線であり、１つのタングステンビアを一方の終端とし、3つのタングステンビアを反対側の終端とし、配線の１つのビア端部から３つのビア端部へ、また、反対方向として一つのビアに向けて電流を流すことで試験するもの」
である点で相違する。
　
相違点２：
　本願発明では、「試験装置に特徴的な、前記第１の配線ラインおよび前記ビア構造における抵抗の熱係数を求めるステップ」を有しているのに対して、刊行物１発明では、その点が明記されていない点。
　
相違点３：
　第１の個別試験構造の抵抗を測定し、当該測定した抵抗から前記第１の個別試験構造の温度を設定する際に、本願発明では、「求めた抵抗の熱係数に基づいて設定する」のに対して、刊行物１発明ではその点が明記されていない点。
　
　上記相違点について検討する。
相違点１について
　ア．まず、第１配線ラインと第２の配線ラインとの関係について検討するに、刊行物１発明では、配線の一方の端部のビアから他方の端部のビアへ電流を流しており、ビア自体は小径であるから、例えば、刊行物６に記載されているように当該ビアへ電流を供給するための配線構造が別途必要であることは明かであること、また、刊行物１の摘記事項（刊１ａ）の「しかしながら、その従来の研究で使用される構造体は、他の金属配線と接続したビアを有していない単一層配線(NISTタイプ構造)であった。」との記載から、単一層配線の課題も指摘されていること、一般の集積回路デバイス等の半導体デバイスの構造配線が、ビアで接続された半導体基板の主面に配置された上下平行配線から成る多層配線構造であることを鑑みれば、刊行物１発明の配線は「半導体基板の主面に配置された第１の配線ライン」であり、当該「前記第１の配線ラインに接続され、前記主面に実質的に平行な第２の面に配置された第２の配線ライン」を有し、「前記第１の配線ラインと前記第２の配線ラインはビア構造により接続され、」ていることは明らかであり、そのような構成を採用することは、少なくとも、当業者ならば、刊行物１発明の実施化に際して考慮しうる程度のものである。
　
　イ．次に、ヒートシンク構造について検討するに、刊行物１発明においては、刊行物１の摘記事項（刊１ｄ）〜（刊１ｆ）の記載のように、ウエハレベルの試験においては、高密度電流によって生じるジュール加熱による熱がビアと配線とに大きな熱勾配を生じさせ、パッケージレベルでの試験における物理的な破損状況と相違することが指摘されており、また、ウエハレベル試験において、２５０Ｃ未満とそれよりも大きい温度では、ビアの近傍かビアよりも配線の中央側に近寄るか等、ボイドの発生場所が異なる顕著な特徴があること等、ジュール加熱の影響が指摘されている。
　一方、高密度電流を供給することによるジュール加熱の影響を改善するために、ジュール加熱の影響の大きい配線の近傍に放熱体を配置させる事が刊行物３〜刊行物５に記載されているように周知の事項であり、加えて、刊行物３，４は多層構造の試験配線にも適用することが記載されている。
　そして、本願発明でのヒートシンク構造の構造に関しては、単に「第１の配線ラインに隣接して配置され」ていることが特定されているのみであり、「第１の配線ラインを通る電流の通過に伴う熱を放散させる」ために、他に、形状、配置場所等の具体的な構造については、特定されていない。
　してみると、高密度電流を供給することによるジュール加熱の影響を改善するために、配線の近傍に放熱体を配置させる刊行物３〜５に記載された周知の放熱体をジュール加熱の影響の大きい配線近傍に配置するとの構成を刊行物１発明の構造体に採用することは、当業者ならば容易に想到し得た事項である。
　
相違点２，３について
　刊行物１発明での、ウエハレベル試験は、「試験構造体の抵抗を常時モニタリングし、試験経過に応じて電流を調整することにより、定常ストレス温度を維持する等温試験法（ＩＳＯＴ）を用い」ているものであり、等温を維持する、即ち、所定の温度に維持・設定するものであり、そのために抵抗をモニタリングしている。
　ところで、刊行物１には、モニタリングした抵抗から、等温に保つための電流調整をどの様に行っているのかは明記されていないが、一般に、刊行物２の摘記事項（刊２ｂ）〜（刊２ｅ）の記載のように、
ア．ＩＳＯＴは、試験期間中の配線抵抗をモニターすることによって、一定温度に試験配線を維持するものであり、
イ．温度抵抗係数（ＴＣＲ）は、温度と抵抗と線形関係の係数として定義（ＴJ−ＴR＝（ＲJ−ＲR）／　ＲR・β　：ここで、βはＴＣＲ値）されるものであり、
ウ．温度抵抗係数（ＴＣＲ）は、ＥＭ評価に先だって測定され、ＴＣＲ測定期間中には、どのようなジュール加熱も生じないように充分小さく電圧を保ち、
エ．ＩＳＯＴの試験期間中、ＴＣＲは、電流上昇と、ストレス電流とを制御するために用いられる、
点はよく知られたものであるから、刊行物１発明に接した当業者であれば、予め第１の配線ラインおよび前記ビア構造における抵抗の熱係数を求め、ウエハレベルでのＩＳＯＴ試験期間中に測定した抵抗から、前記当該求めた熱係数に基づき、等温とすべく電流制御を行うことは、その実施化において当然考慮すべき事項であり、少なくとも、刊行物２に記載された技術事項から、刊行物１発明において、予め第１の配線ラインおよび前記ビア構造における抵抗の熱係数を求め、ウエハレベルでのＩＳＯＴ試験期間中に測定した抵抗から、前記当該求めた熱係数に基づき、等温とすべく電流制御を行うことは、当業者ならば容易に想到し得たものである。
　したがって、刊行物１発明において、「試験装置に特徴的な、前記第１の配線ラインおよび前記ビア構造における抵抗の熱係数を求めるステップ」を有し、第１の個別試験構造の抵抗を測定し、当該測定した抵抗から前記第１の個別試験構造の温度を設定するのに際して、「前記求めた抵抗の熱係数に基づいて設定する」との本願発明の構成を採用することに格別の点は見出せない。
　
　そして、上記相違点１〜３に係る本願発明の構成に相乗的な格別な効果も見いだせないから、本願発明は、上記刊行物１に記載された発明及び刊行物２〜６に記載された周知技術或いは、上記刊行物１、２に記載された発明及び刊行物３〜６に記載された周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができないものである。
　
　
４．むすび
　以上のとおり、本願の請求項１に係る発明は特許を受けることができないものであり、本願の請求項２−７については検討するまでもなく、本願は拒絶すべきものである。
　
　よって、結論のとおり審決する。