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　特願２００８−３１７４０５「半導体装置」拒絶査定不服審判事件〔平成２１年　４月１６日出願公開、特開２００９−　８１４６２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１　手続の経緯
　本願は，平成９年１２月１１日に出願した特願平９−３４１５１６号の一部を平成１６年９月６日に新たな特許出願とした特願２００４−２５８３２１号の一部を平成２０年１２月１２日に新たな特許出願としたものであって，平成２２年４月２２日付けで拒絶査定され，同年７月２６日付けで拒絶査定不服審判が請求されたものであり，その後，当審において同年８月１７日付けで拒絶理由を通知したところ，同年１０月２０日付けで，意見書が提出されるとともに，手続補正がされたものである。
　
２　本願発明
　本願の請求項１−６に係る発明は，平成２２年１０月２０日付けの手続補正書によって補正された特許請求の範囲の請求項１−６に記載された事項により特定されるとおりのものと認められるところ，その請求項１に係る発明（以下「本願発明１」という。）は，次のとおりのものである。
　
「第１の面と該第１の面と対向する第２の面とを備え，該第２の面上に複数の外部電極が設けられた基板と，
　複数の第１の電極が形成された第１の主表面を備えた第１の半導体素子と，
　複数の第２の電極が形成された第２の主表面を備えた第２の半導体素子とを有し，
　前記基板の前記第１の面側には前記第２の半導体素子が収納される開口部が設けられ，
　前記第１の半導体素子は，前記第１の主表面が前記基板の前記第１の面と対向し，かつ前記開口部を覆うように前記基板に搭載され，
　前記第２の半導体素子は，前記第２の主表面が前記第１の半導体素子の前記第１の主表面と対向するように前記第１の半導体素子に搭載されて前記開口部に収納され，
　前記基板は，前記第１の面に配線を有していて，
　前記第１の半導体素子の前記複数の第１の電極の一部は，第２導電性バンプにより前記配線に接続されていて，前記複数の第１の電極の残りの一部は，第１導電性バンプにより前記第２の半導体素子の前記第２の電極と電気的に接続され，
　互いに隣接する前記第１導電性バンプと前記第２導電性バンプとの間隔は，互いに隣接する前記第１導電性バンプ同士の間隔よりも大きいとともに，
　前記基板は，前記第１の面から前記第２の面に貫通するスルーホールを有していて，前記配線は，前記スルーホールにより，前記外部電極と電気的に接続されていることを特徴とする半導体装置。」
　
３　引用例とその記載事項，及び，引用発明
　当審による平成２２年８月１７日付けの拒絶理由通知書による拒絶の理由で引用した，本願の出願前に頒布された刊行物である， 特開平５−１２９５１６号公報（以下「引用例１」という。），実願昭５６−１０９５２３号のマイクロフィルム（実開昭５８−１５３６１号）（以下「引用例２」という。），特開昭５８−９２２３０号公報（以下「引用例５という。），特開昭５３−３７３８３号公報（以下「引用例６」という。），特開平３−２７３６７３号公報（以下「引用例７」という。），特開平７−７１０５号公報（以下「引用例１１」という。），特開平８−２５０８２７号公報（以下「引用例１２」という。）には，図面とともに以下の事項が記載されている。（なお，下線は，当合議体において付したものである。以下同じ。）
　
　引用例１： 特開平５−１２９５１６号公報
（１ａ）「【請求項１】ベース基板の実装面上に半導体ペレットが実装される半導体装置において，前記ベース基板の実装面上に単一能動素子を主体に構成される第１回路を有する第１半導体ペレットを塔載し，この第１半導体ペレットの第１回路上に，この第１回路の能動素子と異なる他の単一能動素子を主体に構成される第２回路を有する第２半導体ペレットを，その第２回路と第１半導体ペレットの第１回路とが対向する状態で塔載し，前記第１半導体ペレットの第１回路，第２半導体ペレットの第２回路の夫々をバンプ電極を介在して電気的に接続したことを特徴とする半導体装置。」（【特許請求の範囲】）
　
（１ｂ）「本発明の目的は，ベース基板の実装面上に半導体ペレットが実装される半導体装置において，実装密度を高めることが可能な技術を提供することにある。」（【０００８】）
　
（１ｃ）「【実施例】本発明の一実施例であるフェースダウン方式を利用する半導体装置の概略構成を図１(断面図)で示す。
　図１に示すように，本発明の一実施例であるフェースダウン方式を利用する半導体装置は，
ベース基板５のペレット塔載面(実装面)側に半導体ペレット１，半導体ペレット３の夫々を塔載
　前記半導体ペレット１は，例えば単結晶珪素からなる半導体基板を主体に構成され，その素子形成面(図１中下面)に例えば論理回路システムを塔載している。この論理回路システムは，例えば高い駆動能力が得られるバイポーラトランジスタを主体に構成され，単一能動素子で構成される。
半導体ペレット１の素子形成面側には外部端子(ボンディングパッド)２が複数個配列
　前記半導体ペレット３は，例えば単結晶珪素からなる半導体基板を主体に構成され，その素子形成面(図１中上面)に例えば記憶回路システムを塔載している。この記憶回路システムは，例えば高い集積度や低消費電力化が得られる相補型ＭＩＳＦＥＴ(ＣＭＯＳ)を主体に構成され，単一能動素子で構成される。
半導体ペレット３の素子形成面側には外部端子(ボンディングパッド)４が複数個配列
　
前記ベース基板５は，例えばムライトで形成され，図示していないが多層配線構造で構成
ベース基板５のペレット塔載面の中央部には凹部７が形成され，この凹部７内には前記半導体ペレット３が配置
ベース基板５のペレット塔載面と対向する裏面には電極９が複数個配列
この電極６，電極９の夫々は前記多層配線構造の配線を介して電気的に接続
　前記ベース基板５の電極６，半導体ペレット１の外部端子２の夫々の間にはバンプ電極(ＣＣＢ電極，突起電極)１０が介在される。つまり，
ベース基板５，半導体ペレット１の夫々は，バンプ電極１０を介在して電気的及び機械的に接続され，フェースダウン方式で接続
半導体ペレット１はバンプ電極１０を介在してベース基板５のペレット塔載面上に実装
　前記半導体ペレット１の外部端子２，半導体ペレット３の外部端子４の夫々の間にはバンプ電極１０が介在される。つまり，半導体ペレット１，半導体ペレット３の夫々は，バンプ電極１０を介在して電気的及び機械的に接続され，フェースダウン方式で接続される。
半導体ペレット３は，その素子形成面が半導体ペレット１の素子形成面と対向する状態でベース基板５のペレット塔載面側に塔載され，半導体ペレット１の素子形成面上に塔載
　
（１ｄ）「以上，本発明者によってなされた発明を，前記実施例に基づき具体的に説明したが，本発明は，前記実施例に限定されるものではなく，その要旨を逸脱しない範囲において種々変更可能であることは勿論である。」（【００４６】）
　
（１ｅ）図１は，引用例１に記載された発明の一実施例である半導体装置の断面図であって，同図から，互いに隣接するバンプ電極の相互の間隔が略均一であること，及び，半導体ペレット（１）が，フェースダウン方式で，ベース基板のペレット塔載面上に，凹部を覆うように実装されていることを読み取ることができる。
　
　引用発明
　引用例１の上記摘記（１ａ）−（１ｅ）を総合勘案すれば，引用例１には，
「ペレット塔載面と，該ペレット塔載面と対向する裏面とを備え，該ペレット塔載面と対向する裏面に複数個配列された電極（９）が設けられたベース基板と，
　外部端子(ボンディングパッド)（２）が複数個配列された，半導体ペレット（１）の素子形成面を備えた半導体ペレット（１）と，
　外部端子(ボンディングパッド)（４）が複数個配列された，半導体ペレット（３）の素子形成面を備えた半導体ペレット（３）とを有し，
　前記ベース基板の前記ペレット塔載面側には半導体ペレット（３）が配置される凹部が形成され，
　前記半導体ペレット（１）は，フェースダウン方式で，前記ベース基板の前記ペレット塔載面上に，前記凹部を覆うように実装され，
　前記半導体ペレット（３）は，その素子形成面が前記半導体ペレット（１）の素子形成面と対向する状態で前記半導体ペレット（１）の素子形成面上に塔載されて前記凹部内に配置され，
　前記ベース基板は，前記ペレット搭載面に電極（６）が複数個配列されていて，
　前記半導体ペレット（１）の前記複数の外部端子(ボンディングパッド)（２）の一部は，バンプ電極（１０）により前記電極（６）に接続されていて，前記複数の外部端子(ボンディングパッド)（２）の残りの一部は，バンプ電極（１０）により前記半導体ペレット（３）の前記外部端子(ボンディングパッド)（４）と電気的に接続され，
　互いに隣接するバンプ電極（１０）同士の間隔が略均一であるとともに，
　前記ベース基板は，多層配線構造の配線を有していて，ペレット塔載面上に複数個配列された前記電極（６）は，前記多層配線構造の配線により，前記ペレット塔載面と対向する裏面に複数個配列された前記電極（９）の夫々と電気的に接続されている半導体装置」
　の発明（以下，「引用発明」という。）が記載されていると認められる。 
　　
　引用例２：実願昭５６−１０９５２３号のマイクロフィルム（実開昭５８−１５３６１号）
（２ａ）「第１図から第３図は本実施例の集積回路装置を示す図で第１図は上面図，第２図は第１図をａ−ａ’で切った断面図，第３図は第１図の水平断面図で，第２図のｂ−ｂ’で切った図である。この例は，ワンチップＣＰＵ１のメモリ部分（ＲＡＭまたはＲＯＭ，ＰＲＯＭ）の周辺に前記メモリ部分に必要なパッド２を設け，このパッド２に対応するパッド２２をもったメモリチップ１１を接続した場合を示したもので，これによって簡単に内部メモリ容量を増加できるワンチップＣＰＵを提供できることが明らかである。
　なお，本実施例のチップ支持基体５は，２つのＩＣチップ上のパッド相互の接続を容易にする為にＩＣチップとほぼ同じ寸法の凹部を有する例である・・・」（第３頁第８行−第４頁第２行）
　
（２ｂ）「・・・，３……絶縁板基体，４……導体パターン，・・・」（第４頁第１０−１１行）
　
（２ｃ）上記（２ａ）−（２ｂ）の記載を参酌すれば，引用例２の第１図−第３図から，
「第１の面と該第１の面と対向する第２の面とを備えた，絶縁板基体３とチップ支持体５とからなる積層体と，
　複数のパッド２が形成された第１の主表面を備えたワンチップＣＰＵ１と，
　複数のパッド２２が形成された第２の主表面を備えたメモリチップ１１とを有し，
　前記積層体の前記第１の面側には前記メモリチップ１１が収納される開口部が設けられ，
　前記ワンチップＣＰＵ１は，前記第１の主表面が前記積層体の前記第１の面と対向し，かつ前記開口部を覆うように前記積層体に搭載され，
　前記メモリチップ１１は，前記第２の主表面が前記ワンチップＣＰＵ１の前記第１の主表面と対向するように前記ワンチップＣＰＵ１に搭載されて前記開口部に収納され，
　前記積層体は，前記第１の面に導体パターン４を有していて，
　前記ワンチップＣＰＵ１の前記複数のパッド２の一部は，前記導体パターン４に接続されていて，前記複数のパッド２の残りの一部は，前記メモリチップ１１の前記パッド２２と電気的に接続され，
　互いに隣接する，前記ワンチップＣＰＵ１と前記導電パターン４とを接続する前記パッド２と，前記ワンチップＣＰＵ１と前記メモリチップ１１とを接続する前記パッド２との間隔は，互いに隣接する，前記ワンチップＣＰＵ１と前記メモリチップ１１とを接続する前記パッド２同士の間隔よりも大きい集積回路装置。」
　を読み取ることができる。
　
　引用例５：特開昭５８−９２２３０号公報
（５ａ）「また，第３図のように多層セラミック基板（１０）上に，小さい半導体基板（１１−１）〜（１１−ｎ）を下にして順次，三次元的に積み重ねてもよい。」（第２頁左上欄第１８−２０行）
　
（５ｂ）「・・・，（８）…突起電極，・・・」（第２頁右上欄第２０行）
　
（５ｃ）上記（５ａ）−（５ｂ）の記載を参酌すれば，引用例５の第３図から，
「第１の面と該第１の面と対向する第２の面とを備えた多層セラミック基板（１０）と，
　複数の突起電極（８）が形成された第１の主表面を備えた半導体基板（１１−ｎ）と，
　複数の突起電極（８）が形成された第２の主表面を備えた半導体基板（１１−（ｎ−１））とを有し，
　前記多層セラミック基板（１０）の前記第１の面側には前記半導体基板（１１−（ｎ−１））が収納される開口部が設けられ，
　前記半導体基板（１１−ｎ）は，前記第１の主表面が前記多層セラミック基板（１０）の前記第１の面と対向し，かつ前記開口部を覆うように前記多層セラミック基板（１０）に搭載され，
　前記半導体基板（１１−（ｎ−１））は，前記第２の主表面が前記半導体基板（１１−ｎ）の前記第１の主表面と対向するように前記半導体基板（１１−ｎ）に搭載されて前記開口部に収納され，
　前記多層セラミック基板（１０）は，前記第１の面に突起電極（８）を有していて，
　前記半導体基板（１１−ｎ）の前記複数の突起電極（８）の一部は，前記多層セラミック基板（１０）の前記突起電極（８）に接続されていて，前記半導体基板（１１−ｎ）の前記突起電極（８）の残りの一部は，前記半導体基板（１１−（ｎ−１））の前記突起電極（８）と電気的に接続され，
　互いに隣接する，前記半導体基板（１１−ｎ）と前記半導体基板（１１−（ｎ−１））とを接続する前記突起電極（８）と，前記半導体基板（１１−ｎ）と前記多層セラミック基板（１０）とを接続する前記突起電極（８）との間隔は，互いに隣接する，前記半導体基板（１１−ｎ）と前記半導体基板（１１−（ｎ−１））とを接続する前記突起電極（８）同士の間隔よりも大きい半導体装置。」
　を読み取ることができる。　
　
　引用例６：特開昭５３−３７３８３号公報
（６ａ）「本発明の特徴とするところは，接続用金属電極によって
互いに接続しあった
複数の半導体集積回路チップからなる半導体集積回路
　第２図（ａ）〜（ｇ）は本発明の実施例に基づく光結合半導体集積回路の組立工程図である。そこで，工程終了図である第２図（ｇ）を用いて各部分の説明をすると，
１１はＰＮＰＮ受光用シリコン整流素子（以下「受光チップ」と呼ぶ）
１６はＧａＡｓ点弧用発光ダイオード（以下「発光チップ」と呼ぶ）
１２は組成比が９０％Ｐｂ−１０％Ｓｎ（以下「９／１はんだ」と呼ぶ）からなる接続用金属電極
１３は組成比が８０％Ｐb−２０％Ｓｎ（以下「８／２はんだ」と呼ぶ）からなる接続用金属電極
４は電極配線
５はセラミック基板
　
（６ｂ）上記（６ａ）の記載を参酌すれば，引用例６の第２図から，互いに隣接する，半導体集積回路チップ（１１）と半導体集積回路チップ（１６）とを接続する接続用金属電極（１２）と，前記半導体集積回路チップ（１１）と前記半導体集積回路チップ（１６）を収納する開口部を有するセラミック基板（５）に設けられた電極配線（４）とを接続する接続用金属電極（１３）との間隔は，互いに隣接する，前記接続用金属電極（１２）同士の間隔よりも大きい半導体集積回路を読み取ることができる。
　
　引用例７：特開平３−２７３６７３号公報
（７ａ）「つぎに第３の実施例について第３図を参照しながら説明する。この場合も，第２図の実施例と同様に半導体チップ１をプリント基板２の凹部内のプリント配線３ａにバンプ電極４を介して実装した後に，あらかじめ
半導体チップ９
バンプ電極１０
半導体チップ５
凹部
バンプ電極６
プリント基板２
プリント配線３ｂ
　
（７ｂ）上記（７ａ）の記載を参酌すれば，引用例７の第３図から，互いに隣接する，半導体チップ（５）と半導体チップ（９）とを接続するバンプ電極（１０）と，前記半導体チップ（５）と前記半導体チップ（９）を収納する開口部を有するプリント基板（２）に設けられたプリント配線（３ｂ）とを接続するバンプ電極（６）との間隔は，互いに隣接する，前記バンプ電極（１０）同士の間隔よりも大きい半導体装置を読み取ることができる。
　
　引用例１１：特開平７−７１０５号公報
（１１ａ）「【実施例】以下，本発明半導体素子及び樹脂封止型半導体装置を図示実施例に従って詳細に説明する。図１（Ａ），（Ｂ）は本発明半導体素子の一つの実施例を示すもので，（Ａ）は斜視図，（Ｂ）は（Ａ）のＢ−Ｂ線に沿って切欠いた突起電極と放熱用の突起を示す拡大断面図である。
１は半導体素子
主面の周縁部にはその電子回路から引き出された合金系の突起電極２，２，…が配設
　
（１１ｂ）「図２（Ａ），（Ｂ）は図１（Ａ），（Ｂ）に示した半導体素子１を配線基板１５にフェイスダウンボンディングして樹脂封止した樹脂封止型半導体装置の一例を示すもので，（Ａ）は一部切欠斜視図，（Ｂ）は（Ａ）のＢ−Ｂ線に沿う断面図である。１４はトランスファーモールド成形法により形成された封止樹脂であるが，ポッティングにより形成するようにしても良い。
１５は配線基板
表裏両面に配線膜
１６はランドで，合金系の突起電極２，２，…と対応する位置に配設
１７はバイアホール
１８はランド１６と該バイアホール１７との間を接続する第１の配線膜
樹脂封止型半導体装置をメイン配線基板２０にフェイスボンディングするための突起電極
　
　引用例１２：特開平８−２５０８２７号公報
（１２ａ）「【従来の技術】半導体装置用パッケージの半導体素子が搭載される基板本体には，セラミック基板やガラス繊維強化樹脂基板が用いられている。かかる基板本体のうち，図６にガラス繊維強化樹脂から成る樹脂基板１００を用いた半導体装置用パッケージの一例を示す。図６において，
樹脂基板１００
半導体素子１０２
搭載面側に形成された搭載面側導体パターン１０４
外部接続端子
端子用パッド
樹脂基板１００内に形成されたビア１１０，１１０・・によって接続
半導体素子１０２は，搭載面側導体パターン１０４にワイヤ１１２によってワイヤボンディング
樹脂基板１００は，銅箔が両面に接合されたガラス繊維強化樹脂板にスルーホールを穿設した後，樹脂板に金属めっきを施しスルーホール内に銅めっき層を形成してビア１１０，１００・・を形成
銅めっき層が上面に積層された銅箔に，エッチングを施して搭載面側導体パターン１０４と端子用パッド１０８，１０８・・とを形成
　
（１２ｂ）「【実施例】・・・この樹脂フィルム１２が接合されている基板本体１０には，ビア２０，２０・・が形成され，図２に示す様に，ビア２０を形成する金属層２２の一端は，基板本体１０の下面側に延びて端子装着部としての
端子パッド
端子パッド２４，２４・・の各々には，はんだボール等の外部接続端子２６が装着される
　
（１２ｃ）「これまで述べてきた本実施例においては，
外部接続端子としてはんだボールを使用したＢＧＡ(Ball Grid Array) タイプの半導体装置用パッケージ
　
（１２ｄ）図６は，従来の半導体装置用パッケージを示す縦断面図であって，同図から，封止樹脂層によって封止された半導体素子を搭載する搭載面と該搭載面の反対面とを備え，該反対面側に形成された端子用パッド１０８に複数のボール形状の外部接続端子１０６が装着された樹脂基板を備えた半導体装置用パッケージを読み取ることができる。
　
４　対比
（１）引用発明と本願発明１とを対比すると，引用発明の「ペレット塔載面」，「ペレット塔載面と対向する裏面」，「ベース基板」，「半導体ペレット１の素子形成面に複数個配列された外部端子(ボンディングパッド)（２）」，「半導体ペレット（１）の素子形成面」，「半導体ペレット（１）」，「半導体ペレット（３）の素子形成面に複数個配列された外部端子(ボンディングパッド)（４）」，「半導体ペレット（３）の素子形成面」，「半導体ペレット（３）」は，それぞれ本願発明１の「第１の面」，「第１の面と対向する第２の面」，「基板」，「複数の第１の電極」，「第１の主表面」，「第１の半導体素子」，「複数の第２の電極」，「第２の主表面」，「第２の半導体素子」に相当する。
　
（２）本願発明１の「開口部」が，第２の半導体素子を収納することが可能な程度に基板に設けられた凹部を含むことは，本願の各実施の形態等の図面からも明らかであるから，引用発明の「半導体ペレット（３）が配置される凹部」は，本願発明１の「第２の半導体素子が収納される開口部」に相当する。
　
（３）引用発明の「ペレット塔載面と対向する裏面上に複数個配列された電極」と本願発明１の「第２の面上の複数の外部電極」は，少なくとも「第２の面上の複数の電極」である点で一致する。
　
（４）引用発明の，ベース基板のペレット搭載面に配列されている「電極（６）」と，本願発明１の「配線」とは，「導電部材」である点で一致する。
　
（５）引用発明の「バンプ電極（１０）」のうち，半導体ペレット（１）の複数の外部端子(ボンディングパッド)（２）の一部を電極（６）に接続するものは，本願発明１の「第２導電性バンプ」に，また，半導体ペレット（１）の複数の外部端子(ボンディングパッド)（２）の残りの一部を半導体ペレット（３）の外部端子(ボンディングパッド)（４）に接続するものは，本願発明１の「第１導電性バンプ」に相当する。
　
（６）そうすると，本願発明１と引用発明との一致点と相違点は，次のとおりである。
　
＜一致点＞
「第１の面と該第１の面と対向する第２の面とを備え，該第２の面上に複数の電極が設けられた基板と，
　複数の第１の電極が形成された第１の主表面を備えた第１の半導体素子と，
　複数の第２の電極が形成された第２の主表面を備えた第２の半導体素子とを有し，
　前記基板の前記第１の面側には前記第２の半導体素子が収納される開口部が設けられ，
　前記第１の半導体素子は，前記第１の主表面が前記基板の前記第１の面と対向し，かつ前記開口部を覆うように前記基板に搭載され，
　前記第２の半導体素子は，前記第２の主表面が前記第１の半導体素子の前記第１の主表面と対向するように前記第１の半導体素子に搭載されて前記開口部に収納され，
　前記基板は，前記第１の面に導電部材を有していて，
　前記第１の半導体素子の前記複数の第１の電極の一部は，第２導電性バンプにより前記導電部材に接続されていて，前記複数の第１の電極の残りの一部は，第１導電性バンプにより前記第２の半導体素子の前記第２の電極と電気的に接続され，
　前記基板の，前記導電部材は，前記基板の第２の面上に設けられた電極と電気的に接続されている半導体装置。」
　
＜相違点＞　 
　相違点１： 本願発明１では，基板の第２の面上に複数の
外部電極
電極
　 
　相違点２：本願発明１では，互いに隣接する前記第１導電性バンプと前記第２導電性バンプとの間隔は，互いに隣接する前記第１導電性バンプ同士の間隔よりも大きいのに対して，引用発明では，互いに隣接するバンプ電極（１０）同士の間隔が略均一である点。
　
　相違点３：本願発明１では，基板は，第１の面から第２の面に貫通する「スルーホール」を有していて，前記スルーホールが，基板の第１の面の「配線」と外部電極とを電気的に接続しているのに対して，引用発明では，ベース基板は「多層配線構造の配線」を有していて，前記多層配線構造の配線が，ベース基板のペレット搭載面に配列した「電極」と前記ペレット塔載面と対向する裏面に配列された電極とを電気的に接続している点。
　
５　相違点についての判断
・相違点１について 
　本願発明１の「外部電極」は，本願明細書及び図面の記載からみて，半導体装置の「外部」に露出して存在して，該半導体装置に内蔵される半導体素子と，外部の電気回路とを電気的に接続するために使用される電極であると解される。
　一方，引用発明の「ベース基板のペレット塔載面と対向する裏面に複数個配列された電極」もまた，半導体装置の「外部」に露出して存在して，該半導体装置に内蔵される半導体素子と，外部の電気回路とを電気的に接続するために使用される電極であると認められる。
　したがって，引用発明のベース基板のペレット塔載面と対向する裏面に配列されている「電極」は，本願発明の「外部電極」に相当する。すなわち，上記相違点１は，単なる呼称の相違であり，実質的な相違点であるとはいえない。
　
　また，仮に，本願明細書の「また，基板１０の下面配線１４ｂ，すなわち基板１０の下面には，外部電極２８が設けられている。ここでは，外部電極２８として，金属バンプを用いる。」（【００３６】）の記載に基づいて，本願発明１の「外部電極」を，「金属バンプを用いた電極」と限定して解釈したとしても，本願発明１の「金属バンプ」に相当する「はんだボール」を使用したＢＧＡ(Ball Grid Array) タイプの半導体装置用パッケージは周知（要すれば，上記引用例１２の上記摘記（１２ａ）−（１２ｄ）を参照されたい。）であるから，引用発明において，「該ペレット塔載面と対向する裏面に複数個配列された電極が設けられたベース基板」の前記「電極」として，「金属バンプ」を用いて，上記周知のＢＧＡ(Ball Grid Array) タイプのものとすることは当業者が適宜なし得た事項である。また，このような構成を採用したことによる効果も当業者が予測する範囲内のものといえる。
　したがって，本願発明１の「外部電極」を「金属バンプを用いた電極」と限定して解釈したとしても，引用発明において，相違点１に係る本願発明１の構成を採用することは，周知技術から容易に想到できたものと認められる。
　
・相違点２について
　半導体装置において，電極を配置する具体的な位置は，当該半導体装置の個別の事情によって定まる設計事項であることは，当業者にとって自明な事項である。
　
　他方，引用例２の上記摘記（２ａ）−（２ｃ），引用例５の上記摘記（５ａ）−（５ｃ），引用例６の上記摘記（６ａ）−（６ｂ），引用例７の上記摘記（７ａ）−（７ｂ）の記載に照らして，引用例２，５，６，７から，
「第１の面と該第１の面と対向する第２の面とを備えた基板と，
　複数の第１の電極が形成された第１の主表面を備えた第１の半導体素子と，
　複数の第２の電極が形成された第２の主表面を備えた第２の半導体素子とを有し，
　前記基板の前記第１の面側には前記第２の半導体素子が収納される開口部が設けられ，
　前記第１の半導体素子は，前記第１の主表面が前記基板の前記第１の面と対向し，かつ前記開口部を覆うように前記基板に搭載され，
　前記第２の半導体素子は，前記第２の主表面が前記第１の半導体素子の前記第１の主表面と対向するように前記第１の半導体素子に搭載されて前記開口部に収納され，
　前記基板は，前記第１の面に導電部材を有していて，
　前記第１の半導体素子の前記複数の第１の電極の一部が，前記導電部材に接続されていて，前記複数の第１の電極の残りの一部は，前記第２の半導体素子の前記第２の電極と電気的に接続された半導体装置」
　という基本構造を有する点で本願発明１及び引用発明と共通する半導体装置における電極の配置の態様として，
「互いに隣接する，基板の第１の面の導電部材と接続されている第１の半導体素子の第１の電極と，第２の半導体素子の第２の電極と接続されている第１の半導体素子の第１の電極との間隔は，互いに隣接する前記第２の半導体素子の第２の電極と接続されている前記第１の半導体素子の第１の電極同士の間隔よりも大きい」
　という態様が周知のものであったと認められる。
　
　してみれば，バンプ電極の配置について他の態様を採ることを妨げる格別の事情が認められない引用発明の電極の配置の態様として，本願発明１及び引用発明と共通する基本構造を有する引用例２，５，６，７に記載された半導体装置が備える周知の電極の配置の態様を採用して，「互いに隣接する，基板の第１の面の導電部材と接続されている第１の半導体素子の第１の電極と，第２の半導体素子の第２の電極と接続されている第１の半導体素子の第１の電極との間隔を，互いに隣接する前記第２の半導体素子の第２の電極と接続されている前記第１の半導体素子の第１の電極同士の間隔よりも大きい」ものとすることは，当業者が適宜なし得たことである。また，このような構成を採用したことによる効果は，当業者が予測する範囲内のものである。
　したがって，引用発明において，相違点２に係る本願発明１の構成を採用することは，周知技術から容易に想到できたものと認められる。
　
・相違点３について
　引用例１１の，上記摘記（１１ａ），（１１ｂ）の記載によれば，引用例１１には，
「表面と裏面とを備え，該裏面に樹脂封止型半導体装置をメイン配線基板にフェイスボンディングするための複数の突起電極が設けられた配線基板と，
　複数の合金系の突起電極２が形成された主面を備えた半導体素子と，
　前記半導体素子は，前記配線基板の前記表面に搭載され，
　前記配線基板は，前記表面に配線膜を有していて，
　前記半導体素子の前記複数の突起電極２は前記配線膜に接続されていて，
　前記配線基板には，前記配線基板の表面の前記配線膜と前記樹脂封止型半導体装置をメイン配線基板にフェイスボンディングするための突起電極とを電気的に接続するバイアホールが設けられている樹脂封止型半導体装置。」
　が，記載されていることが認められる。
　
　また，引用例１２の上記摘記（１２ａ）によれば，引用例１２には，
「半導体素子を搭載する搭載面と反対面とを備え，該反対面側に外部接続端子が装着される端子用パッドが設けられた樹脂基板と，
　前記樹脂基板の前記半導体素子を搭載する搭載面側に搭載された半導体素子と，
　前記樹脂基板の半導体素子を搭載する搭載面側に形成された搭載面側導体パターンとを有していて，
　前記半導体素子は前記搭載面側導体パターンに接続されていて，
　前記樹脂基板には，前記搭載面側導体パターンと，前記外部接続端子が装着される端子用パッドとを電気的に接続する，スルーホール内に銅めっき層を形成して形成したビアが設けられている半導体装置。」
　が記載されていることが認められる。
　
　そして，引用例１１の「配線基板の表面の配線膜」，「バイアホール」，及び，引用例１２の「搭載面側導体パターン」，「スルーホール」は，それぞれ，本願発明１の「配線」，「基板の第１の面から第２の面に貫通するスルーホール」に相当するから，引用例１１，及び，引用例１２には，
「第１の面と該第１の面と対向する第２の面とを備え，該第２の面上に複数の外部電極が設けられた基板と，
　複数の第１の電極が形成された第１の主表面を備えた半導体素子と，
　前記半導体素子は，前記基板の前記第１の面に搭載され，
　前記基板は，前記第１の面に配線を有していて，
　前記半導体素子の前記複数の第１の電極は前記配線に接続されていて，
　前記基板は，前記第１の面から前記第２の面に貫通するスルーホールを有していて，前記配線は，前記スルーホールにより，前記外部電極と電気的に接続されている半導体装置。」
　という構造を有する半導体装置が記載されており，このような構造を有する半導体装置が，本願の出願前に周知であったといえる。
　
　ところで，引用発明と，前記周知の構造を有する半導体装置とは，
「第１の面と該第１の面と対向する第２の面とを備え，該第２の面上に複数の外部電極が設けられた基板と，
　複数の第１の電極が形成された第１の主表面を備えた半導体素子と，
　前記半導体素子は，前記基板の前記第１の面に搭載され，
　前記基板は，前記第１の面に導電部材を有していて，
　前記半導体素子の前記複数の第１の電極は前記導電部材に接続されていて，
　前記基板には，前記導電部材と前記外部電極とを電気的に接続する手段が設けられている半導体装置。」
　という構造を有する半導体装置である点で，技術分野を共通とする発明であるということができる。
　そして，引用発明の「ベース基板は，多層配線構造の配線を有していて，ペレット塔載面上に複数個配列された前記電極（６）は，前記多層配線構造の配線により，前記ペレット塔載面と対向する裏面に複数個配列された前記電極（９）の夫々と電気的に接続されている」という構成と，前記周知の構造を有する半導体装置の「基板は，前記第１の面から前記第２の面に貫通するスルーホールを有していて，前記配線は，前記スルーホールにより，前記外部電極と電気的に接続されている」という構成とは，いずれも，基板の一方の面に搭載された半導体装置を基板の他方の面に設けた外部電極に電気的に接続する手段である点において，その機能を共通とするものといえる。
　
　してみれば，引用発明において，基板の一方の面に搭載された半導体装置を基板の他方の面に設けた外部電極に電気的に接続するために，引用発明において用いられている「ベース基板は，多層配線構造の配線を有していて，ペレット塔載面上に複数個配列された前記電極（６）は，前記多層配線構造の配線により，前記ペレット塔載面と対向する裏面に複数個配列された前記電極（９）の夫々と電気的に接続されている」という手段に替えて，引用発明と共通する技術分野に属する発明である前記周知の構造を有する半導体装置において同様の機能を有する手段として用いられている「基板は，前記第１の面から前記第２の面に貫通するスルーホールを有していて，前記配線は，前記スルーホールにより，前記外部電極と電気的に接続されている」という手段を用いることは，当業者が容易になし得たことである。また，引用発明に前記周知の構造を有する半導体装置の前記手段を用いたことによる効果は，当業者が予測する範囲内のものである。
　したがって，引用発明において，相違点３に係る本願発明１の構成を採用することは，周知技術から容易に想到できたものと認められる。
　
　審判請求人は，平成２２年１０月２０日付けの意見書において，「引用文献１１に開示された技術では，「半導体素子１の突起電極が設けられた領域よりも内側に，外側からの封止樹脂の侵入を阻む放熱用の突起３を配設する」ことが開示されております。この特徴により，引用文献１１に記載された発明では，放熱性を高めながら寄生容量を小さくするという効果を得ています。つまり，半導体素子１の突起電極が設けられた領域よりも内側に設けられた突起３は，引用文献１１に記載された発明にとって必要不可欠な構成であると考えられます。このような引用文献１１に記載された技術に対して，引用文献１〜１０のような「第１半導体素子と第２半導体素子とを向かい合わせて接続する構成」を採用しようとしても，上述した突起３が邪魔になって，両半導体素子を接続することができません。以上のように，引用文献１１では，「突起３」が阻害要因となっているために，引用文献１〜１０に記載された技術と組み合わせることは困難です。
　引用文献１２に開示された技術では，段落００２３に記載のように「半導体素子が搭載される基板本体の搭載面側導体パターンのファイン化を容易に図ること」が目的とされており，段落００１５には，半導体素子１６の搭載部分の導体パターンはファイン化されていることが記載されています。ここで，引用文献１２と引用文献１〜１０とを組み合わせることを考えます。つまり，半導体素子１６に他の半導体素子が向かい合わせで接続されるとともに，他の半導体素子を収納するための開口部が基板本体に形成された場合を考えます。この場合，基板本体に，開口部が形成されますので，当然ながらファイン化された搭載面側導体パターンを形成するための面積が小さくなり，限定されてしまいます。つまり，開口部の存在により，引用文献１２が目的とする「搭載面側導体パターンのファイン化を容易に図ること」が難しくなってしまいます。以上のように，引用文献１２では，「搭載面側導体パターンのファイン化を容易に図る」という目的が阻害要因となっているため，引用文献１〜１０に記載された技術と組み合わせることは困難です。」として組合せの阻害要因を主張する。
　しかしながら，引用例１１に記載された前記「半導体素子１の突起電極が設けられた領域よりも内側に，外側からの封止樹脂の侵入を阻む放熱用の突起３を配設する」という技術，及び，引用例１２に記載された前記「半導体素子１６の搭載部分の導体パターンはファイン化」という技術と，引用例１１及び１２に記載されている「基板は，第１の面から第２の面に貫通するスルーホールを有していて，配線が，前記スルーホールにより，外部電極と電気的に接続されている」という構成とは，密接不可分な技術というものではないから，引用例１１及び１２に記載された構成のうち，前記「基板は，第１の面から第２の面に貫通するスルーホールを有していて，配線が，前記スルーホールにより，外部電極と電気的に接続されている」という構成を他の構成と分離して取り出し，該分離した構成を周知な技術として認めることができるから，前記「突起３」及び「搭載面側導体パターンのファイン化を容易に図ること」を阻害要因とする審判請求人の前記主張は採用することはできない。
　
　なお，引用発明は，「互いに隣接するバンプ電極（１０）同士の間隔が略均一である」という構成を有するものであるが，該構成は，引用例１の図面から読み取ることができるだけであって，引用例１の発明の詳細な説明の欄には，バンプ電極の間隔についての記載はなく，また，同欄に，互いに隣接するバンプ電極（１０）同士の間隔を略均一とすることについての技術的な意義の説明も示されていないから，引用発明において，引用例１の図面に記載された「互いに隣接するバンプ電極（１０）同士の間隔が略均一である」というバンプ電極の配置以外の態様を採用することを妨げる格別の事情があるとは認められない。したがって，引用発明において，相違点２に係る本願発明１の構成を採用することについても阻害要因は認めることはできない。
　
６　むすび 
　以上のとおり，本願発明１は，引用例１に記載された発明と，引用例２，５，６，７，及び，引用例１１，１２に記載された周知技術に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
　したがって，本願は，他の請求項について検討するまでもなく，拒絶すべきものである。
　
　よって，結論のとおり審決する。