【事件の表示】
　特願２００２−５８４３８８「集積回路パッケージ及びこれの製造方法」拒絶査定不服審判事件〔平成１４年１０月３１日国際公開、ＷＯ０２／８６９７１、平成１６年１２月　２日国内公表、特表２００４−５３６４４９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
Ｉ．手続の経緯
　本願は、２００２年　４月１７日（優先権主張　２００１年　４月１９日、米国）を国際出願日とする出願であって、手続の経緯は、次のとおり。
　＊平成１９年　１月３１日　１回目の最初の拒絶理由
　＊平成１９年　５月３０日　手続補正
　＊平成１９年　６月２８日　２回目の最初の拒絶理由
　＊平成１９年　８月３１日　手続補正
　＊平成１９年１０月　１日　拒絶査定
　＊平成１９年１１月２９日　拒絶査定不服審判の請求及び手続補正
　
　
ＩＩ．平成１９年１１月２９日付の手続補正についての補正の却下の決定
　
［補正の却下の決定の結論］
　平成１９年１１月２９日付の手続補正を却下する。
　
［理　由］
［１］本件手続補正の内容
　本件手続補正は、平成１９年　８月３１日付の手続補正により補正された本件補正前の（以下、「補正前の」という。）特許請求の範囲の請求項１及び６を次のとおりに補正しようとする事項を含むものである。
　
「【請求項１】
　複数個のシリコン集積回路チップがシリコン基板に接続され、さらに該シリコン基板が外部配線部材に接続された集積回路パッケージを製造する方法であって、
　第１の厚さ寸法で隔てられた表面及び下面を有するシリコン基板の前記表面から、前記第１の厚さ寸法よりも小さく且つ前記シリコン基板の最終的な厚さを規定する第２の厚さ寸法Ｄの深さまでビアをエッチングするステップと、
　前記ビアに電気的分離のための内張りを形成するステップと、
　前記ビアを導体金属で充填するステップと、
　前記シリコン基板の前記表面に、
前記シリコン基板上に取り付けられる
前記シリコン集積回路チップ相互間の
　前記シリコン基板を、前記下面から前記ビアに到達するまで除去することにより、前記ビアの前記導体金属を露出して前記シリコン基板の厚さを前記最終的な厚さにするステップと、
　前記高密度配線に前記複数個のシリコン集積回路チップを接続するステップと、
　前記露出されたビアの導体金属をボール・コンタクトを介して前記外部配線部材に接続するステップとを含む、方法。」
　
「【請求項６】
　複数個のシリコン集積回路チップがシリコン基板に接続され、さらに該シリコン基板が外部配線部材に接続された集積回路パッケージであって、
　表面及び下面を有するシリコン基板であって、前記表面から前記下面まで貫通するビア、該ビア内に設けられた電気的分離のための内張り、前記ビア内に充填された導体金属、並びに前記表面に設けられ前記シリコン集積回路チップのチップ内配線及び
前記シリコン集積回路チップ相互間の
　該シリコン基板の前記表面に載置され、前記シリコン基板の前記高密度配線に接続された前記複数個のシリコン集積回路チップと、
　前記シリコン基板の前記下面に対向して設けられ、ボール・コンタクトを介して前記ビアの導体金属に接続された前記外部配線部材とを備える集積回路パッケージ。」
　
［２］補正の適否について
１．補正の目的
１）請求項１について
　上記請求項１の補正事項は、補正前の請求項１に記載の「前記シリコン集積回路チップのチップ内配線及びチップ間配線を有し」を「
前記シリコン基板上に取り付けられる
前記シリコン集積回路チップ相互間の
前記シリコン基板上に取り付けられる
前記シリコン集積回路チップ相互間の
　
２）請求項６について
　上記請求項６の補正事項は、補正前の請求項６に記載の「チップ間配線」を「
前記シリコン集積回路チップ相互間の
　したがって、上記請求項１及び６に係る補正は、いずれも特許請求の範囲の減縮を目的としたものである。
　
２．独立特許要件
　次に、上記補正による補正後の請求項１に係る発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるのか否か（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するものであるのか否か）について検討する。
　
１）拒絶の理由と引用刊行物及びその摘記事項
ア．原査定の拒絶の理由の概要
　（ア）平成１９年１０月　１日付の拒絶査定の概要は、次のとおり。
「この出願については、平成１９年　６月２８日付け拒絶理由通知書に記載した理由によって、拒絶をすべきものです。
　なお、意見書及び手続補正書の内容を検討しましたが、拒絶理由を覆すに足りる根拠が見いだせません。
備考
　出願人は意見書において、周知のスルーホール形成技術として示した引用文献１〜７には、本願発明の発明特定事項である「前記シリコン基板（２０）の前記表面（１０）に、前記シリコン集積回路チップ（２）のチップ内配線（図２の２９）及びチップ間配線（図５の３１）を有する高密度配線（５）を形成するステップ（図４）」に関して何ら開示ないし示唆されていない旨主張する。
　しかしながら、チップ内配線及びチップ間配線を有する高密度配線は、複数のチップを実装する周知のシリコン基板（例えば、平成１９年１月３１日付けの拒絶理由通知書に記載した引用文献１などを参照）が既に具備するところであるから、上述の発明特定事項は、引用文献１〜７記載の周知技術と組み合わせるべき前提に開示された構成というべきである。
　したがって、上記出願人の主張を採用することはできない。」
　
　（イ）また、平成１９年　６月２８日付の拒絶の理由は、次のとおり。
「この出願の請求項１〜５に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　　　　　記　　　（引用文献等については引用文献等一覧参照）
　配線及びスルーホールを有する周知のシリコン基板（要すれば、先の拒絶理由通知に列記した文献を参照されたい）を製造するにあたり、エッチバックによる周知のスルーホール形成技術（要すれば、引用文献１〜７参照）を採用することは当業者が容易に想到し得るものと認められる。」
　
イ．１回目の最初の拒絶理由通知書において引用された刊行物とその摘記事項
　（ア）平成１９年　１月３１日付　１回目の最初の拒絶理由通知書での引用刊行物１−６のうち、引用刊行物１，２は以下のとおり。
１．特開平２−１０６９５６号公報（以下、「刊行物１−１」という。）
２．特開平４−３７０９５８号公報（以下、「刊行物１−２」という。）
　
　（イ）引用刊行物の摘記事項
　原査定の拒絶の理由に引用した本願出願前に国内において頒布された上記の刊行物１−１には、次の事項が記載されている。
　
＜刊行物１−１の摘記事項＞
（刊１−１ａ）「〔従来の技術〕・・・ベース基板の周囲からその外側に突出する複数本のアウターリードを介在させ、プリント配線基板等の外部装置に実装されている。半導体装置の複数本のインナーリードの夫々は前記マザーチップの素子搭載面の周囲に配列された複数個の外部端子の夫々に接続されている。・・・このインナーリードと外部端子とを接続する面積はマザーチップの占有面積及びベース基板の占有面積を増大させる。このため、半導体装置は、実装面積が増大するので、実装密度を低下させてしまう。
・・・フェースダウンボンディング方式を採用するにはマザーチップに素子搭載面からそれと対向する反対面の装置実装面に貫通する貫通孔（スルーホール）を形成する必要がある。しかし、半導体ウェーハプロセスで使用される塗布型のフォトレジスト膜は数［μｍ］程度の膜厚で形成することが限界で、エツチングマスクとして使用することができない。つまり、エツチングマスクの膜厚に対してマザーチップは数百倍も厚く、エツチング中にエツチングマスクがなくなる可能性が高いので、マザーチップに前記貫通孔を形成することができない。」（２頁右上欄９行−３頁左上欄３行）
　
（刊１−１ｂ）「半導体装置１はマザーチップ（珪素基板・・・）２の素子搭載面に複数個の半導体チップ３Ａ及び３Ｂを搭載している。・・・
　前記半導体チップ３Ａ、３Ｂの夫々は突起電極５を介在させてマザーチップ２の素子搭載面に搭載されている。・・・
　・・・半導体チップ３Ａは、論理機能を有しており（ロジックＬＳＩであり）、マザーチップ２の中央部分に１個搭載されている。半導体チップ３Ｂは、記憶機能を有しており（メモリＬＳＩであり）、マザーチップ２の周辺部分に８個搭載されている。半導体チップ３Ａ、３Ｂの夫々は半導体素子形成面がマザーチップ４の素子搭載面と対向するように搭載されている。」（４頁右下欄２行−５頁左上欄３行）
　
（刊１−１ｃ）「半導体チップ３Ａ、３Ｂの夫々は単結晶珪素基板で構成されている。この単結晶珪素基板の半導体素子形成面には複数の半導体素子が形成され、・・・
　前記マザーチップ２は・・・素子搭載面及び装置実装面を有している。素子搭載面は半導体チップ３Ａ及び３Ｂを搭載する面である。装置実装面は、素子搭載面と対向する反対面であり、マザーチップ２をフェースダウンボンディング方式で外部装置（本実施例の場合配線基板１１）に実装する面である。
　マザーチップ２は第１図に示すように半導体チップ３Ａ、３Ｂの夫々の材料と同様に単結晶珪素基板２０で形成されている。」（５頁左上欄６行−右上欄７行）
　
（刊１−１ｄ）「このマザーチップ２の単結晶珪素基板２０には第１図に示すように複数個の貫通孔配線（スルーホール配線）２３が設けられている。この貫通孔配線２３は単結晶珪素基板２０に形成された貫通孔（スルーホール）２１の内部に絶縁膜２２を介在させて埋込まれている。」（５頁右上欄１４−１９行）
　
（刊１−１ｅ）「つまり、貫通孔２１は単結晶珪素基板２０の厚さに対応する５００〜６００［μｍ］程度の長い寸法で構成されている。貫通孔２１の開口径寸法は、例えば一辺の寸法が５０〜１００［μｍ］程度の方形状で構成され、素子搭載面から装置実装面まで実質的に均一に構成されている。つまり、貫通孔２１は、素子搭載面、装置実装面の夫々に対して実質的に垂直に細い開口径寸法を有して単結晶珪素基板２０に構成されている。」（５頁左下欄２−１０行）
　
（刊１−１ｆ）「貫通孔２１の内壁に形成された絶縁膜２２は主に単結晶珪素基板２０と貫通孔配線２３とを電気的に分離するために設けられている。
　貫通孔配線２３は、例えばＷ（ダングステン）ペーストを貫通孔２１の内部に埋込み、このＷペーストを熱処理で浸炭することによって形成されている。」（５頁左下欄１８行−右下欄４行）
　
（刊１−１ｇ）「単結晶珪素基板２０の素子搭載面はこれに限定されないが４層配線構造で構成されている。・・・
　前記第１層目配線２４Ａは単結晶珪素基板２０の素子搭載面上に絶縁膜２２を介在させて所定のパターンで延在している。第１層目配線２４Ａの所定部分は、単結晶珪素基板２０に形成された貫通孔２１の上側に配置され、この貫通孔２１に埋込まれた貫通孔配線２３に電気的に接続されている。」（５頁右下欄９行−６頁左上欄８行）
　
（刊１−１ｈ）「単結晶珪素基板２０の装置実装面はこれに限定されないが２層配線構造で構成されている。・・・前記第１層目配線２６Ａは単結晶珪素基板２０の装置実装面上に絶縁膜２２を介在させて所定のパターンで延在している。第１層目配線２６Ａの所定部分は、単結晶珪素基板２０に形成された貫通孔２１の上側に配置され、この貫通孔２１に埋込まれた貫通孔配線２３に電気的に接続されている。・・・第１層目配線２６Ａ、第２層目配線２６Ｂの夫々の接続は層間絶縁膜２７Ａに形成された接続孔２７Ｂで行われている。・・・第２層目配線２６Ｂのうち外部装置（配線基板１１）の外部端子に対応する位置は・・・開口部２７Ｄを通して露出されている。この開口部２７Ｄを通して露出された第２層目配線２６Ｂの表面上にはバリアメタル膜２６Ｃを介在させて突起電極６が設けられている。」（６頁左下欄７行−右下欄１２行）
　
（刊１−１ｉ）「半導体装置１はマザーチップ２の装置実装面に形成された突起電極（実装用外部端子）６を介在させて外部装置としての配線基板１１に実装されている。配線基板１１は例えばプリント配線基板（ＰＣＢ）を使用する。配線基板１１は、１個又は複数個の半導体装置１を実装・・・。
　配線基板１１に実装された半導体装置１は１個毎又は複数毎に冷却用ジャケット１２で封止されている。」（７頁左上欄１９行−右上欄９行）
　
（刊１−１ｊ）「半導体装置１のマザーチップ２の製造方法において、前記単結晶珪素基板２０の素子搭載面（又は装置実装面）にドライフィルムレジスト膜１５を貼り付ける工程と、このドライフィルムレジスト膜１５の所定部分を除去し、残存するドライフィルムレジスト膜１５でエツチングマスク１５Ｂを形成する工程と、このエツチングマスク１５Ｂを用いて前記単結晶珪素基板２０に低温ドライエツチングを施し、この単結晶珪素基板２０に素子搭載面から装置実装面に貫通する貫通孔２１を形成する工程とを備える。」（８頁右上欄８−１８行）
　
（刊１−１ｋ）「前記第６図に示す貫通孔２１を形成する工程の後に、エツチングマスク１５Ｂを除去する。そして、第７図に示すように、単結晶珪素基板２０の全表面上に絶縁膜２２を形成する。つまり、絶縁膜２２は、単結晶珪素基板２０の素子搭載面、装置実装面、貫通孔２１の内壁の夫々の表面上に形成される。
　次に、第８図に示すように、単結晶珪素基板２０に形成された貫通孔２１の内部に絶縁膜２２を介在させて貫通孔配線２３を形成する。貫通孔配線２３は前述のように例えばＷペーストを浸炭することによって形成する。
　次に、第９図に示すように、単結晶珪素基板２０の素子搭載面、装置実装面の夫々に多層配線層を構成する。」（８頁右下欄７−２０行）
　
（刊１−１ｌ）「次に、前記第１図に示すように、必要に応じて外部端子として使用される部分に突起電極５、突起電極６の夫々を形成する。」（９頁左上欄１３−１５行）
　
（刊１−１ｍ）第１図には、ボール形状の突起電極５，６が、それぞれ多層配線を介して貫通孔配線２３に接続されることが示されており、第２図には、突起電極５を介してマザーチップ２と半導体チップ３Ａとを接続し、突起電極６を介してマザーチップ２と配線基板１１とを接続することが示されている。
　
＜刊行物１−２の摘記事項＞
（刊１−２ａ）「【請求項１】半導体チップと同一の半導体材料で形成し、内部に貫通スルーホールを形成したことを特徴とする半導体基板。
・・・
【請求項３】請求項１または２記載の半導体基板をパッケージ基板として用いたことを特徴とする半導体集積回路装置。
【請求項４】請求項３記載のパッケージ基板の少なくとも片面に半導体チップを設けたことを特徴とする半導体集積回路装置。
【請求項５】請求項１記載の半導体基板の少なくとも片面に能動素子を形成し、この能動素子形成済みの半導体基板を複数枚積層させて多層実装構造としたことを特徴とする半導体集積回路装置。」
　
（刊１−２ｂ）「【００２０】本実施例１における半導体集積回路装置は、パッケージ基板１にＬＳＩチップ２を１個のみ搭載したチップキャリア構造に適用したものである。
【００２１】詳しくは、パッケージ基板１は、ＬＳＩチップ２と同一のＳｉ（Ｓｉｌｉｃｏｎ）材料で形成されたＳｉウエハ１ａからなり、このＳｉウエハ１ａには、その表裏面間を電気的に導通させる貫通スルーホール３が形成されている。このパッケージ基板１の上面に配線４が形成され、この配線４に貫通スルーホール３の開口部が接続されている。
【００２２】また、パッケージ基板１の下面に貫通スルーホール３が開口し、その開口部に入出力用のＩ／Ｏパッド５が形成され、このＩ／Ｏパッド５を介してモジュール基板と電気的に接続される構造となっている。
・・・
【００３０】次いで、Ｓｉウエハ上面には、ウエハ製造プロセスにより貫通スルーホール３の開口部と接続する配線４を形成し、Ｓｉウエハの下面には、貫通スルーホール３の開口部に入出力用のＩ／Ｏパッド５を半田蒸着により形成する。・・・」
　
（刊１−２ｃ）「【００３５】【実施例２】図４は本発明の実施例２である半導体集積回路装置を示す断面図である。
【００３６】本実施例２における半導体集積回路装置は、前記実施例１とほぼ同様の構成を有するが、パッケージ基板１の表面にＬＳＩチップ２を貫通スルーホール３およびＣＣＢ接続部６を介して複数個搭載し、これらのＬＳＩチップ２をポッティング樹脂で封止したチップキャリア構造とし、高密度実装化を図ったものである。」
　
（刊１−２ｄ）「【００４１】【実施例５】図７は本発明の実施例５である半導体集積回路装置を示す断面図である。
【００４２】本実施例５における半導体集積回路装置は、ウエハ製造プロセスにより表面に半導体集積回路などの能動素子９および配線４を形成したＳｉウエハ１ａを複数枚積層させ、貫通スルーホール３を介して能動素子９を互いに接続した多層実装構造とし、ＬＳＩチップ２の実装密度を高くすることなく、容易に高密度実装化を図ったものである。」
　
　（ウ）なお、平成１９年　６月２８日付　２回目の最初の拒絶理由通知書で、周知技術として引用された引用刊行物１−７のうち、引用刊行物１，２，５，７は以下のとおり。
１．特開昭６２−２１９９５４号公報（以下、「刊行物２−１」という。）
２．特開昭６０−７１４９号公報（以下、「刊行物２−２」という。）
５．特開平１−１８９１４１号公報（以下、「刊行物２−３」という。）
７．特開平１１−１６８１０４号公報（以下、「刊行物２−４」という。）
　
２）当審の判断
（２−１）刊行物１−１に記載の発明
　ア．刊行物１−１の上記摘記事項（刊１−１ｂ）によれば、「半導体装置１は、珪素基板からなるマザーチップ２の素子搭載面に複数個の半導体チップ３Ａ及び３Ｂを搭載して」おり、上記摘記事項（刊１−１ｃ）によれば、「半導体チップ３Ａ、３Ｂの夫々は単結晶珪素基板で構成され」、「マザーチップ２は単結晶珪素基板２０で形成されている。」
　イ．上記摘記事項（刊１−１ｉ）によれば、「マザーチップ２の装置実装面に形成された突起電極６を介在させて外部装置としての配線基板１１に実装され、配線基板１１に実装された半導体装置１は冷却用ジャケット１２で封止されている。」
　ウ．上記摘記事項（刊１−１ｂ）の「前記半導体チップ３Ａ、３Ｂの夫々は突起電極５を介在させてマザーチップ２の素子搭載面に搭載されている。」こと、また、上記摘記事項（刊１−１ｋ）、（刊１−１ｌ）によれば、多層配線を形成後、突起電極５を形成していることから、マザーチップの多層配線形成後に半導体チップがマザーチップに搭載されることは明らかである。
　
　そこで、上記ア．−ウ．の点を踏まえ、上記摘記事項（刊１−１ａ）−（刊１−１ｍ）を整理すると、刊行物１−１には、次の発明が記載されている。
「第１の単結晶珪素基板に複数の半導体素子が形成されている複数個の半導体チップが、突起電極を介在させてマザーチップを形成する第２の単結晶珪素基板に搭載され、さらに前記複数個の半導体チップを搭載したマザーチップが、冷却ジャケットで封止された外部装置としての配線基板に実装された装置を製造する方法であって、
　前記第２の単結晶珪素基板にエツチングマスクを形成する工程と、このエツチングマスクを用いて前記第２の単結晶珪素基板に低温ドライエツチングを施し、この第２の単結晶珪素基板に素子搭載面から装置実装面に貫通する貫通孔を形成する工程と、
　前記第２の単結晶珪素基板の素子搭載面、装置実装面、貫通孔の内壁の夫々の表面上に絶縁膜を形成する工程と、
　前記第２の単結晶珪素基板に形成された前記貫通孔の内部に絶縁膜を介在させてＷ（タングステン）からなる貫通孔配線が埋込まれる工程と、
　前記絶縁膜を形成する工程において、前記貫通孔の内壁に形成された前記絶縁膜は前記第２の単結晶珪素基板と前記貫通孔配線とを電気的に分離するために設けられている工程であり、
　さらに、
　前記第２の単結晶珪素基板の前記素子搭載面、前記装置実装面の夫々に、前記第２の単結晶珪素基板の貫通孔に埋込まれた貫通孔配線に電気的に接続されている多層配線層を構成する工程と、
　前記多層配線層に前記突起電極を介して前記複数個の半導体チップを搭載する工程と、
　前記マザーチップの装置実装面に形成された突起電極を介在させて外部装置としての配線基板に実装する工程とを含む、方法」（以下、「刊行物１−１発明」という。）
　
（２−２）対比・判断
　本願補正発明と刊行物１−１発明とを対比すると、刊行物１−１発明の「「第２の単結晶珪素基板」、「外部装置としての配線基板」、「複数個の半導体チップを搭載したマザーチップが、冷却ジャケットで封止された外部装置としての配線基板に実装された装置」、「貫通孔」、「絶縁膜」、「埋込まれる」、及び「多層配線」は、それぞれ本願補正発明の「シリコン基板」、「外部配線部材」、「集積回路パッケージ」、「ビア」、「内張り」、「充填する」、及び「高密度配線」に相当する。
　また、刊行物１−１発明の「半導体チップ」を構成する「第１の単結晶珪素基板」には、複数の半導体素子が形成されているのであるから、本願補正発明の「シリコン集積回路チップ」に相当する。
　さらに、「貫通孔配線」は、半導体チップと配線基板とを、多層配線及び突起電極を介して電気的な接続を図るものであり、金属であるＷ（タングステン）からなっているから、本願補正発明の「導体金属」に相当する。
　そして、突起電極は、第１図及び第２図を参照すればボール形状であり、電気的接続を図るものであるから、本願補正発明の「ボール・コンタクト」に相当する。
　
　そうすると、両者は、
「複数個のシリコン集積回路チップがシリコン基板に接続され、さらに該シリコン基板が外部配線部材に接続された集積回路パッケージを製造する方法であって、
　前記ビアに電気的分離のための内張りを形成するステップと、
　前記ビアを導体金属で充填するステップと、
　前記シリコン基板の前記表面に、前記シリコン基板上に取り付けられる前記ビアの導体金属に接続された高密度配線を形成するステップと、
　前記高密度配線に前記複数個のシリコン集積回路チップを接続するステップと、
　前記ビアの導体金属をボール・コンタクトを介して前記外部配線部材に接続するステップとを含む、方法。」
の点で一致するものの、次の点で相違する。
　
　相違点１：本願補正発明は、「第１の厚さ寸法で隔てられた表面及び下面を有するシリコン基板の前記表面から、前記第１の厚さ寸法よりも小さく且つ前記シリコン基板の最終的な厚さを規定する第２の厚さ寸法Ｄの深さまでビアをエッチングするステップ」と、「前記シリコン基板を、前記下面から前記ビアに到達するまで除去することにより、前記ビアの前記導体金属を露出して前記シリコン基板の厚さを前記最終的な厚さにするステップ」とを備えているのに対して、刊行物１−１発明はそのようなステップを備えていない点。
　相違点２：本願補正発明は、シリコン基板の前記表面に、「前記シリコン集積回路チップのチップ内配線及び前記シリコン集積回路チップ相互間のチップ間配線を有し」ているのに対し、刊行物１−１発明には、そのような記載が無い点。
　相違点３：本願補正発明では、「露出されたビアの導体金属」を「ボール・コンタクトを介して前記外部配線部材に接続」するのに対して、刊行物１−１発明は、「ボール・コンタクトを介して外部配線部材に接続」する「ビアの導体金属」がそのようにされていない点。
　
　そこで、上記相違点１−３について検討する。
　
ア．相違点１について
　シリコンからなる基板に貫通孔を形成する方法として、シリコン基板に対して、その厚さの中途まで穴をエッチングにより形成し、形成した穴に導電材を充填した後、当該導電材料が露出するまでシリコン基板の裏面からシリコン基板を除去する方法（以下、「エッチバックによる形成法」という。）は本願の出願前から、刊行物２−１〜２−４の下記記載事項に記載されているように周知の事項である。
　また、シリコン基板において貫通した導電配線を形成する方法として、刊行物２−２には、「超音波ドリルやレーザドリルを用いて穴を打ち抜く方法等を用いて該穴を貫通孔にすれば、半導体基板１の裏面からのエッチング工程以後の工程を経ることなく第７図の構造が得られる。」と記載されており、上記周知のエッチバックによる形成法に加えて、レーザー或いはドリル等により直接貫通孔を形成させる方法（以下、「直接貫通孔形成法」という。）も同列の方法として挙げている。
　さらに、シリコン基板を薄くする必要がある場合は、強度を保つために、直接貫通孔形成法を用いずに、エッチバックによる形成法にすべきことが、刊行物２−４に記載されている。
　そして、複数のチップをモジュール化するマルチチップモジュールの基板製造技術においては、刊行物１−２に記載されているように、単一基板の上に複数のチップを搭載する技術に用いられるチップ搭載用の単一基板（図４）と、基板自体に素子を形成してチップ化し直接基板同士を接続する技術に用いられる素子形成チップ用の基板（図７）は、同一の技術分野として扱われており、お互いの方法を適宜流用しているものであるから、刊行物１−１発明において用いられている貫通孔の形成方法として、直接貫通孔形成法にかえて、刊行物２−１〜２−４に記載されているような周知のエッチバックによる形成法を採用することは、当業者ならば容易に想到しうるものである。
　
＜周知文献の記載事項＞
１．刊行物２−１：特開昭６２−２１９９５４号公報
  「第1例　　第２図参照
シリコン基板１の表面（素子形成面）２に、直径１〜１０μｍ深さ３０μｍの細孔４を複数個形成する。この工程はレーザによる異方性エツチング法、リアクティブイオンエツチング法等を使用すれば容易に可能である。・・・
　酸化して細孔４の内面を含めて表面を厚さ５，０００Åの二酸化シリコン膜５をもってカバーし、特に、細孔４内を絶縁する。
第３図参照
　多結晶シリコン層またはアルミニュウム層等の導電材の層６を、細孔４を充填しうる程度の厚さ（例えば数μｍの厚さ）に形成する。
第４図参照
　等方性エツチング法を使用して、導電材の層６をエッチバックして上記の細孔４を導電材をもって充填して導電材のポスト６１を形成する。
　・・・
　裏面を切削・研磨して、細孔４中に充填された導電材のポスト６１を露出する。
第６図参照
　裏面に、例えば窒化シリコンよりなるパッシベーション膜１１を形成し、上記の導電材のポスト６１に対応する領域からパッシベーション膜１１を除去し、ここに、アルミニュウム膜等の導電材よりなる下部コンタクトパッド１２を形成する。」（２頁右下欄８行−３頁右上欄８行）
　
２．刊行物２−２：特開昭６０−７１４９号公報
　「第１図の構造を用いて、第２の絶縁層４及び第１の絶縁層３の一部分を順に開口し、更に該開口部の半導体基板１の一部分を除去すれば、第２図に示される様な孔２が形成される。・・・該開口部の形成方法の一例として・・・ウェットエッチングや・・・ドライエッチングを行う方法があげられる。・・・第３図に示すように穴２の側面及び底面に二酸化シリコン等の絶縁膜９を形成する。・・・第４図に示すように、絶縁膜９で覆われた穴２の内部にアルミニウム等の導電材料８を埋め込む。・・・第６図に示すようにシリコン等の半導体基板１を裏面から除去し、絶縁膜９及び導電材料８で構成される穴２が飛び出す構造にする。・・・第２図の穴２の形成過程において、超音波ドリルやレーザドリルを用いて穴を打ち抜く方法等を用いて該穴を貫通孔にすれば、半導体基板１の裏面からのエッチング工程以後の工程を経ることなく第７図の構造が得られる。」（２頁右上欄２行−３頁左上欄１８行）
　
３．刊行物２−３：特開平１−１８９１４１号公報
　「産業上の利用分野
　本発明は、集積回路等の半導体装置の構造に関し、特に、半導体基板の表、裏両面の金属配線を実用化する為の両面配線相互間の電気的接続手段に関する。
　従来の技術
　従来、半導体基板表面に形成された金属配線を基板裏面に延長形成するために、表、裏の金属配線間を接続する手段としては、理論的可能性として基板にスルーホールを形成し、その内壁に金属膜を形成する方法が考えられる。」（１頁左下欄１１行−右下欄１行）
　「以下に第２図（ａ）〜（ｉ）に基づいて詳細に説明する。
　先ず（ａ）の様にレジスト２の塗布、回路パターン投写、現像とその後のエツチングにより、例えば開口面積５００μｍ２及び深さ１００μｍ程度の溝を形成する。
　次にレジスト除去後に、溝内の絶縁膜を兼ねて酸化マスク用の窒化膜１４を熱処理等で形成し、さらにＣＶＤ法等を用いて多結晶シリコン３を堆積し（ｂ）とする。次にウェハ表面の全面エツチングによって溝以外の多結晶シリコンを取り去った後に、・・・レジストの塗布、回路パターン投写、現像及びエツチングとレジスト除去の後に、アルミニウム２５のスパッタリングとその後のレジスト塗布から除去に至る工程を経て（ｆ）が形成される。・・・裏面研削あるいは裏面エツチングによって溝内の多結晶シリコン１３の裏面への頭出しを行い（ｇ）とする。
　次に絶縁の為のＰＳＧ２８をＣＶＤ法等で形成した後に、レジスト工程等による選択エツチングによって溝部分のＰＳＧに回路配線上必要な穴あけを行い、さらにアルミニウム２９のスパッタリング及びレジスト工程等による選択エツチングによって裏面アルミニウム配線パターンを形成して（ｈ）とする。」（２頁右上欄３行−右下欄５行）
　
４．刊行物２−４：特開平１１−１６８１０４号公報
　「【００１４】【課題を解決するための手段】本発明の電子装置の製造方法は、基板に穴を形成する工程と、前記穴に導電層を充填する工程および前記穴を形成した側とは反対側より少なくとも前記穴に到達する厚さに前記基板を研磨する工程とを備えたものである。
【００１５】この製造方法により、穴の形成および穴内部への導電層の充填を、基板が研磨されず機械的強度を維持した状態で行うことが可能となり、基板の割れを防止することができるとともに、基板の裏面への保護膜パターンの形成が不要となる。」
　「【０１２０】基板１として、・・・シリコン基板・・・を用いてもよい。・・・」
　
イ．相違点２について
　単一のチップの端子同士を接続する配線をチップ外に形成することは刊行物３−１の下記記載のように、マルチチップモジュールにおいて、異なるチップの端子同士をチップ搭載基板に形成した配線により接続することは刊行物３−２の下記記載のように、そして、単一のチップの端子同士及び異なるチップの端子同士を、それらのチップを搭載する基板に設けた配線によりそれぞれ接続することも刊行物３−３〜３−５の下記記載事項のように周知の事項にすぎず、刊行物１−１発明も、刊行物１−１の第３図及び記載事項（刊１−１ｂ）のように、ロジック及びメモリ等の異なる機能を有するチップによる回路を形成していることは明らかであり、より高速化を求めることも周知の課題であるから、上記刊行物３−１〜３−５に記載の周知の技術を採用して、単一のチップの端子同士及び異なるチップの端子同士を、それらのチップを搭載するシリコン基板に設けた配線によりそれぞれ接続することは当業者の設計的事項にすぎない。　
　
＜周知文献の記載事項＞
１．刊行物３−１：特開平９−６４２３６号公報
　「【０２８５】例えば、その十分な配線キャパシティを活かして、チップ１１０の接続パッド１１１からバンプ１５０と信号層１２１、１２２と再びバンプ１５０を経て他の接続パッド１１１に達するインターコネクションを設けることができる。基板１２０の銅配線は、チップ１１０上のアルミ配線に比べて抵抗率が低く、断面積が大きく、且つ誘電率が低いことから、高速なチップ内部配線すなわちイントラチップ  ハイウェイが実現できる。特にチップ内部の長距離配線、例えばデータバス等にこのインターコネクションを適用することにより、チップ１１０の高速動作に貢献できる効果がある。
【０２８６】また、第２実施例では、フリップ  チップ接続を行なう前にチップ１１０と基板１２０を全く個別に製作するため、マルチチップ構成のＬＣＳＰを容易に実現できる。例えば、１０ｍｍ角前後のチップ４個を２０ｍｍ角の基板に実装し、十分な配線キャパシティを擁する基板の内部に、各チップから端子までの配線と、チップ間の相互接続とを設ける。こうして、４チップ１パッケージとしてのまとまった機能と取り扱いが実現可能になり、性能の向上とＰＷＢ実装コストの削減が図れる。但し、マルチチップＬＣＳＰは、チップ数のべき乗で歩留まりが落ちるので、バーンイン試験等に対する良品率が非常に高いチップへ適用することが望ましい。」
　
２．刊行物３−２：特開平１１−１７０５２号公報
　「【００４５】図３（ｂ）に示すように本実施例ではシリコン基板を利用しているため、半導体集積回路技術に多用されるフォトエッチング技術によって半導体集積回路チップ間配線を自由に配線することが可能である。」
　
３．刊行物３−３：特開平１１−３１７４９３号公報
　「【００２３】本発明において、集積回路素子としてＳｉ・・・など，各種の素子を用いることができる。又これら集積回路素子は、集積回路素子を構成する基本素材と同じ素材の基板上に形成されたもの・・・すなわち、本発明におけるＬＳＩチップの構成としてはＳｉ基板上に形成されたＳｉ半導体素子・・・などいずれでも良い。本発明における集積回路素子とは、論理ＬＳＩ，メモリＬＳＩのいずれでも良く、素材の異なるＬＳＩチップごとに論理用とメモリ用に分けても、又これらの区別無く用いても良い。・・・」
　「【００２４】ＬＳＩチップを直接搭載する基板及び／又はＬＳＩチップを搭載した小型基板若しくはパッケージ構造体を搭載する大型の基板としては、Ｓｉ・・・など種々の基板又は多層回路基板を用いることができる。・・・」
　＊刊行物３−３の図１の左から２番目のチップ３の下面及び図２の右から２番目のチップ７の下面には、同一チップの端子同士を接続する配線が、また、図１及び図２の各チップ間には異なるチップの端子同士を接続する配線が、いずれも図示されている。
　
４．刊行物３−４：特許第３０９１２１４号公報
　「また、第３図に示すように、本実施例１のマルチチップ・モジュールは、所定のシステム機能を有するシングルチップ・マイクロコンピュータをより大規模なシステムの構成単位（マクロセル）と見做し、これをRAM、ROM、ランダムロジックなどと共に基板１上に搭載しているので、上記配線7,9のパターンを変更することにより、基板１上でシステムの規模を階層的に拡大することができる。
  また、本実施例１のマルチチップ・モジュールは、半導体チップ3,3…の主面上にパターン形成した
配線7,9を通じて所定の半導体チップ３間を直結している。
内部配線長が短くなり、その分システムの高速動作を実現することができる。
基板１上に配線や配線接続用パッドを設ける必要もないので、半導体チップ３同士の間隔を著しく縮小することができ、半導体チップ３の高密度実装、すなわちシステムの大規模化を容易に実現することができる。
配線７および接続孔11を通じて半導体チップ３の内部配線同士を接続している。
半導体チップ３の内部配線密度を低減することができるので、配線設計の自由度を向上させることができ
　
５．刊行物３−５：特表昭６３−５０１９９５号公報
　「本発明の目的は、望ましくなく信頼性のないワイヤ接合を完全に除去するマイクロエレクトロニクスの内部接続のための装置を提供することである。・・・本発明の他の目的は、従来不可能とされていたウェハスケールの合成設計を可能としコスト的に有効とするために
多くの別々のチップ内の回路を接続し、あるいはチップ内の回路を接続する簡単で信頼性のある手段
　＊Ｆｉｇ．２．には、チップアッセンブリ２８を複数搭載するマルチチップアレイにおいて、チップアッセンブリ２８が外されている箇所において、同一のチップアッセンブリ内に配線されている伝導パス２２及び隣接したチップアッセンブリ２８の下に潜り込ませている伝導パス２２が共に図示されている。
　
ウ．相違点３について
　刊行物１−１の記載事項（刊１−１ｈ）によれば、シリコン基板の装置実装面即ち裏面側（下面側）に形成する配線構造として２層配線構造に限定されないことが明示されていること、貫通した導電配線に直接バンプ、パッド等の外部接続用の電極を形成することは、刊行物１−２の図４、図７、刊行物２−１の第１図、刊行物２−２の第９図に図示されているように周知の事項であること、そして、シリコン基板の裏面側（下面側）において、多層配線層を形成するか或いは多層配線層を形成せずにボール電極を直接貫通導体金属と接続するかは、シリコン基板、搭載チップ及び外部配線部材の大小関係と各電極配置間隔に応じた再配線化の必要性等によって適宜設定するものであるから、多層配線による接続に変えて、露出した貫通配線に、ボール電極を接続すること自体は、刊行物１−１発明の実施化に際しての設計事項にすぎないものである。
　
　また、上記各相違点１−３に係る構成によって奏される効果は、各周知技術等から予測しうる程度のものであり格別な点はなく、相乗的な効果も見出せない。
　
　よって、本願補正発明は、刊行物１−１，刊行物１−２に記載された発明及び刊行物２−１〜２−４、刊行物３−１〜３−５に記載の周知技術に基いて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。 
　
　
３．まとめ
　よって、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
ＩＩＩ．本願発明について　
［１］本願発明
　平成１９年１１月２９日付の手続補正は上記のとおり却下されたので、本願の請求項１−９のうち、請求項１に係る発明（以下、「本願発明」という。）は、平成１９年　８月３１日付の手続補正書により補正された特許請求の範囲の請求項１に記載された次のとおりのものである。
　「【請求項１】
　複数個のシリコン集積回路チップがシリコン基板に接続され、さらに該シリコン基板が外部配線部材に接続された集積回路パッケージを製造する方法であって、
　第１の厚さ寸法で隔てられた表面及び下面を有するシリコン基板の前記表面から、前記第１の厚さ寸法よりも小さく且つ前記シリコン基板の最終的な厚さを規定する第２の厚さ寸法Ｄの深さまでビアをエッチングするステップと、
　前記ビアに電気的分離のための内張りを形成するステップと、
　前記ビアを導体金属で充填するステップと、
　前記シリコン基板の前記表面に、前記シリコン集積回路チップのチップ内配線及びチップ間配線を有し前記ビアの導体金属に接続された高密度配線を形成するステップと、
　前記シリコン基板を、前記下面から前記ビアに到達するまで除去することにより、前記ビアの前記導体金属を露出して前記シリコン基板の厚さを前記最終的な厚さにするステップと、
　前記高密度配線に前記複数個のシリコン集積回路チップを接続するステップと、
　前記露出されたビアの導体金属をボール・コンタクトを介して前記外部配線部材に接続するステップとを含む、方法。」
　
［２］引用刊行物及びその摘記事項
　原査定の拒絶の理由に引用された本願の優先権主張の日前に頒布された刊行物１−１，１−２の摘記事項は、上記「ＩＩ．［２］２．１）イ．１回目の最初の拒絶理由通知書で引用された刊行物とその摘記事項」及び同「２．２）当審の判断」に記載されたとおりである。
　
［３］対比・判断
　本願発明は、前記「ＩＩ．［２］２．２）当審の判断」で検討した本願補正発明の
ア．「シリコン集積回路チップ」について、「
前記シリコン基板上に取り付けられる
イ．「チップ間配線」が、「
前記シリコン集積回路チップ相互間の
との各限定事項を省いたものである。
　
　そうすると、本願発明の構成要件を全て含み、さらに他の構成要件を付加したものに相当する本願補正発明が前記「ＩＩ．［２］２．２）当審の判断」に記載したとおり、刊行物１−１，１−２に記載された発明及び刊行物２−１〜２−４，３−１〜３−５に記載された各周知技術に基づいて当業者が容易に発明をすることができたものであるから、前記各限定事項のない本願発明も同様の理由により、刊行物１−１，１−２に記載された発明及び刊行物２−１〜２−４，３−１〜３−５に記載された各周知技術に基づいて当業者が容易に発明をすることができたものである。
　
［４］むすび 
　以上のとおり、本願の請求項１に係る発明は、刊行物１−１，１−２に記載された発明及び刊行物２−１〜２−４，３−１〜３−５に記載された各周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができないものであり、本願の請求項２−９に係る発明については検討するまでもなく、本願は拒絶すべきものである。
　
　よって、結論のとおり審決する。