(57)【特許請求の範囲】
【請求項１】
ｍ＝２p （ｐは正整数）として、ｍ個の遅延素子をリング状に接続してなり、パルス信号を遅延させながら伝送するリング遅延回路（１０）と、
ｎ＝２q （ｑは正整数）として、前記リング遅延回路での前記パルス信号の周回周期をｍ×ｎ分割したタイミングのいずれかを指定するタイミング選択データに従い、前記リング遅延回路を構成する各遅延素子の出力である通過信号から、前記タイミング選択データに対応したタイミング信号を生成するタイミング信号生成部（２０，２０ａ）と、
出力パルス信号の出力周期を指定するコントロールデータおよび前記タイミング選択データに基づいて、前記出力パルス信号が出力される毎に前記タイミング選択データを設定すると共に、該タイミング選択データに従った前記出力パルス信号を、前記タイミング信号生成部から出力される前記タイミング信号を用いて生成する出力信号生成部（３０）と、
を備え、
前記タイミング信号生成部は、前記遅延素子での遅延時間のｎ分の１を単位遅延時間として、一つの入力信号から前記単位遅延時間ずつタイミングが異なるｎ個のシフト信号を生成するパルスエッジシフト回路（ＥＳ１〜ＥＳｍ，ＥＳ）を用いて、前記周回周期をｍ×ｎ分割したタイミングを生成し、
前記出力信号生成部は、
前記コントロールデータに前記タイミング選択データを加算する加算器（３１）と、
前記リング遅延回路での前記パルス信号の周回数をカウントするカウンタ（３３）と、を備え、前記加算器の出力のうち、下位の（ｐ＋ｑ）ビットを前記タイミング選択データとして出力すると共に、残りの上位ビットを周回数データとして、前記カウンタによって前記周回数データ分の周回後に前記タイミング信号生成部から出力されるタイミング信号を用いて、前記出力パルス信号を生成することを特徴とするデジタル制御発振器。
【請求項２】
前記タイミング信号生成部は、
前記通過信号のそれぞれに設けられたｍ個の前記パルスエッジシフト回路（ＥＳ１〜ＥＳｍ）と、
ｍ個の前記パルスエッジシフト回路から出力される合計ｍ×ｎ個のシフト信号のいずれか一つを、前記タイミング選択データに従って選択する選択回路（２２）と、
を備えることを特徴とする請求項１に記載のデジタル制御発振器。
【請求項３】
前記タイミング信号生成部は、
ｍ個の前記通過信号のいずれか一つを、前記タイミング選択データに従って選択する第１選択回路（２３）と、
前記第１選択回路で選択された前記通過信号を入力とする一つの前記パルスエッジシフト回路（ＥＳ）と、
前記パルスエッジシフト回路から出力されるｎ個のシフト信号のいずれか一つを、前記タイミング選択データに従って選択する第２選択回路（２５）と、
を備えることを特徴とする請求項１に記載のデジタル制御発振器。
【請求項４】
前記パルスエッジシフト回路は、遅延時間が異なるｎ個のシフト量調整素子（ＳＣ１〜ＳＣｎ）によって構成されていることを特徴とする請求項１ないし請求項３のいずれか１項に記載のデジタル制御発振器。
【請求項５】
前記シフト量調整素子はＣＭＯＳインバータゲート回路からなり、該ＣＭＯＳインバータゲート回路を構成するＰチャンネルトランジスタのゲート長を調整することによって遅延時間が設定されていることを特徴とする請求項４に記載のデジタル制御発振器。
【請求項６】
請求項１ないし請求項５のいずれか１項に記載のデジタル制御発振器（１０，２０，３０）と、
予め設定された基準信号を入力し、少なくとも前記シフト信号を利用して前記基準信号の周期を符号化した基準周期データを生成する周期測定部（４０）と、
逓倍数又は分周数を表す設定値を除数又は乗数とし、前記基準周期データを被除数又は被乗数とした演算を実行することにより、前記コントロールデータを生成するコントロールデータ生成部（５０）と、
を備えることを特徴とする周波数可変発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の遅延素子をリング状に連結したリング遅延回路を利用して所望の周波数の信号を生成するデジタル制御発振器および周波数可変発振器に関する。
【背景技術】
【０００２】
従来、遅延素子をリング状に連結したリング遅延回路（リングオシレータ）を利用して、所望の周波数を有する出力パルス信号を生成するデジタル制御発振器が知られている（例えば、特許文献１参照）。
【０００３】
具体的には、リング遅延回路でのパルス信号の周回数をカウントするカウンタと、各遅延素子の出力のいずれかを選択（リング遅延回路内でのパルスの周回位置を特定）する選択回路とを用いて、所望の周波数（周期）に対応した段数分の遅延素子を通過する毎に、選択回路で選択された信号を用いて出力パルス信号の信号レベルを変化させている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−１８３８００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、上述の従来装置では、リング遅延回路を構成する遅延素子での遅延時間の逆数が、出力パルス信号の周波数分解能となり、それ以下の周波数分解能を実現することができないという問題があった。
【０００６】
本発明は、上記問題点を解決するために、リング遅延回路の出力を利用して所望の周波数を生成する発振器において、遅延素子での遅延時間で決まる周波数分解能より高い周波数分解能を実現することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、リング遅延回路（１０）と、タイミング信号生成部（２０）と、出力信号生成部（３０）とを備える。
リング遅延回路は、ｍ（ｍは２以上の整数）個の遅延素子をリング状に接続してなり、パルス信号を遅延させながら伝送する。タイミング信号生成部は、リング遅延回路でのパルス信号の周回周期をｍ×ｎ分割したタイミングのいずれかを指定するタイミング選択データに従い、リング遅延回路を構成する各遅延素子の出力である通過信号から、タイミング選択データに対応したタイミング信号を生成する。但し、タイミング信号生成部は、遅延素子での遅延時間のｎ分の１を単位遅延時間として、一つの入力信号から単位遅延時間ずつタイミングが異なるｎ個のシフト信号を生成するパルスエッジシフト回路（ＥＳ１〜ＥＳｍ，ＥＳ）を用いることで、周回周期をｍ×ｎ分割したタイミングを生成する。出力信号生成部は、出力パルス信号の出力周期を指定するコントロールデータおよびタイミング選択データに基づいて、出力パルス信号が出力される毎にタイミング選択データを設定すると共に、該タイミング選択データに従った出力パルス信号を、タイミング信号生成部から出力されるタイミング信号を用いて生成する。
【０００８】
このような構成によれば、遅延素子での遅延時間によって決まる周波数分解能に対してｎ倍の周波数分解能を実現することができる。
また、全ての構成をデジタル回路で構成することができるため、アナログ回路が混在する場合と比較して、回路面積を小さくすること、消費電力を低減すること、より高温での動作を可能とすることができる。しかも、ＩＣ化技術の微細化に伴って、更なる高分解能化を実現することができる。
【０００９】
なお、特許請求の範囲に記載した括弧内の符号は、一つの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、本発明の技術的範囲を限定するものではない。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態のデジタル制御発振器の全体構成図である。
【図２】（ａ）がパルスエッジシフト回路の構成を表す回路図、（ｂ）がシフト量調整素子の構成、およびシフト量の設定方法を表す説明図である。
【図３】タイミング信号生成部の動作を示すタイミング図である。
【図４】出力信号生成部の動作を示すタイミング図である。
【図５】第２実施形態におけるタイミング信号生成部の構成を示す回路図である。
【図６】第３実施形態の周波数可変発振器の全体構成図である。
【図７】パルス位相差符号化回路の構成を示すブロック図である。
【発明を実施するための形態】
【００１１】
以下、本発明が適用された実施形態について、図面を用いて説明する。
［第１実施形態］
＜全体構成＞
デジタル制御発振器１は、図１に示すように、リング遅延回路１０と、タイミング信号生成部２０と、出力信号生成部３０とを備える。
【００１２】
＜リング遅延回路＞
リング遅延回路１０は、パルス信号を周回させることが可能なようにリング状に連結したｍ（ｍ＝２ｐ  ，ｐは正整数）個の遅延素子ＤＵからなる。各遅延素子ＤＵは、ＣＭＯＳインバータゲート回路を１又は複数段（本実施形態では２段）接続することで構成されている。
【００１３】
但し、図１に示すリング遅延回路１０は、遅延素子ＤＵの接続状態を模式的に示したものであり、実際には、リング遅延回路１０を起動する（パルス信号の周回を開始させる）ためパルス信号ＰＡを生成する構成や、立ち上がりエッジが一周する前に信号レベルをロウレベルに戻してパルス信号の周回を継続させるための構成等も有しているが、これらは公知技術（例えば、特許文献１参照）であるため、ここでは説明を省略する。また、以下では、遅延素子ＤＵでの遅延時間をＴｄで表すものとする。
【００１４】
＜タイミング信号生成部＞
タイミング信号生成部２０は、リング遅延回路１０を構成する各遅延素子ＤＵから出力される通過信号Ｐ１〜Ｐｍを用いて、リング遅延回路１０でのパルス信号の周回周期（ｍ×Ｔｄ）をｍ×ｎ（ｎ＝２ｑ  ，ｑは正整数）分割したタイミングのいずれかを指定するタイミング選択データＰＳＥＬに従い、タイミング選択データＰＳＥＬに応じたタイミング信号ＣＫＰを生成する。
【００１５】
タイミング信号生成部２０は、シフト信号生成部２１とパルスセレクタ２２とを備える。
シフト信号生成部２１は、通過信号Ｐ１〜Ｐｍ毎に設けられ、それぞれが通過信号Ｐｉ（ｉ＝１，２，…，ｍ）からｎ個のシフト信号Ｐｉ１〜Ｐｉｎを生成する合計ｍ個のパルスエッジシフト回路ＥＳ１〜ＥＳｍからなる。パルスエッジシフト回路ＥＳｉは、図２（ａ）に示すように、通過信号Ｐｉ（ｉ＝１，２，…，ｍ）を入力とし、遅延素子ＤＵでの遅延量Ｔｄのｎ分の１ずつシフト量（遅延量）が異なるように設定されたｎ個のシフト量調整素子ＳＣ１〜ＳＣｎによって構成されている。また、シフト量調整素子ＳＣｊ（ｊ＝１，２，…，ｎ）は、図２（ｂ）に示すように、ＣＭＯＳインバータ回路からなり、シフト量は、ＣＭＯＳインバータ回路を構成するＰチャンネルトランジスタのゲート長Ｗを調整することによって所望の値に設定されている。具体的には、シフト量がＴｄ／ｎとなるゲート長Ｗをｋとすると、シフト量調整素子ＳＣｊのゲート長はＷｊ＝ｊ×ｋに設定されている。従って、例えば、ｎ＝４（ｑ＝２）の場合、通過信号Ｐｉ（図ではＰ１〜Ｐ４）と、シフト信号Ｐｉ１〜Ｐｉ４の関係は、図３に示すようなものとなる。
【００１６】
パルスセレクタ２２は、出力信号生成部３０から供給される（ｐ＋ｑ）ビットで表されたタイミング選択データＰＳＥＬに従って、シフト信号生成部２１で生成された合計ｍ×ｎ（＝２ｐ＋ｑ  ）個のシフト信号Ｐ１１〜Ｐｍｎからいずれか一つを選択し、選択したシフト信号Ｐｉｊをタイミング信号ＣＫＰとして出力信号生成部３０に出力する。
【００１７】
＜出力信号生成部＞
出力信号生成部３０は、図１に示すように、加算器３１と、第１ラッチ回路３２と、ダウンカウンタ３３と、第２ラッチ回路３４とを備える。
【００１８】
加算器３１は、出力パルス信号ＰＯＵＴの周期を表すコントロールデータＣＤに、タイミング信号生成部２０に供給したタイミング選択データＰＳＥＬを加算する。
第１ラッチ回路３２は、加算器３１での加算結果のうち、下位の（ｐ＋ｑ）ビットのデータ（以下「下位データ」ともいう）を、出力パルス信号ＰＯＵＴの立ち上がりエッジのタイミングでラッチするＤ型フリップフロップ回路からなり、ラッチしたデータをタイミング選択データＰＳＥＬとして出力する。
【００１９】
ダウンカウンタ３３は、加算器３１での加算結果のうち上記下位データを除いた上位ビットのデータ（以下「周回数データ」ともいう）を、出力パルス信号ＰＯＵＴの立ち上がりエッジのタイミングでロードし、通過信号Ｐ１をクロック入力としてダウンカウントする。また、ダウンカウンタ３３は、カウントアウト時にハイレベルとなり、周回数データのロード時にロウレベルにリセットされるボロー信号ＢＯＷを出力する。
【００２０】
第２ラッチ回路３４は、ボロー信号ＢＯＷを、タイミング信号ＣＫＰの立ち上がりエッジのタイミングでラッチするＤ型フリップフロップ回路からなり、ラッチしたデータを、出力パルス信号ＰＯＵＴとして出力する。
【００２１】
このように構成された出力信号生成部３０の動作を、図４に示すタイミング図を参照して説明する。
タイミング選択データＰＳＥＬの値がａ（ａはｉ，ｊを特定する値）である間、タイミング信号生成部２０からはシフト信号Ｐａのタイミングでタイミング信号ＣＫＰが出力される。ダウンカウンタ３３がカウントアウトすることにより、通過信号Ｐ１のタイミングでボロー信号ＢＯＷがハイレベルに変化すると、その直後のタイミング信号ＣＫＰ（即ち、シフト信号Ｐａのタイミング）で、出力パルス信号ＰＯＵＴがハイレベルに変化する。すると、出力パルス信号ＰＯＵＴの変化に伴って、第１ラッチ回路３２にて、加算器３１の出力の下位データがラッチされることにより、タイミング選択データＰＳＥＬが更新される（ここではａからｂに変化する）と共に、ダウンカウンタ３３のカウント値として加算器３１の上位データ（周回数データ）がロードされる。これにより、タイミング信号生成部２０から出力されるタイミング信号ＣＫＰのタイミングは、シフト信号Ｐａのタイミングからシフト信号Ｐｂのタイミングに変化すると共に、ダウンカウンタ３３が出力するボロー信号ＢＯＷはロウレベルにリセットされる。
【００２２】
その後、最初のタイミング信号ＣＫＰ（即ち、シフト信号Ｐｂのタイミング）で、出力パルス信号ＰＯＵＴはロウレベルに変化する。以後、出力パルス信号ＰＯＵＴは、ボロー信号ＢＯＷが再びハイレベルに変化した直後のタイミング信号ＣＫＰのタイミングまでロウレベルが保持される。
【００２３】
これにより、遅延素子ＤＵでの遅延時間Ｔｄのｎ分の１を単位遅延時間として、単位遅延時間をコントロールデータＣＤ倍した周期を有する出力パルス信号ＰＯＵＴが生成されることになる。
【００２４】
＜効果＞
以上説明したように、デジタル制御発振器１では、リング遅延回路１０の各遅延素子ＤＵの出力である通過信号Ｐｉから、パルスエッジシフト回路ＥＳｉを用いてシフト量（遅延量）がＴｄ／ｎずつ異なるｎ個のシフト信号Ｐｉ１〜Ｐｉｎを生成することによって、出力パルス信号ＰＯＵＴの生成時に選択することのできるタイミングを、通過信号Ｐ１〜Ｐｍだけを用いる場合と比較してｎ倍に増加させている。これにより、デジタル制御発振器１によれば、遅延素子ＤＵでの遅延時間Ｔｄによって決まる周波数分解と比較してｎ倍の周波数分解能を実現することができる。
【００２５】
また、デジタル制御発振器１によれば、全ての構成をデジタル回路で構成することができるため、アナログ回路が混在する回路と比較して、回路面積や消費電力を削減することができると共に、より高温での動作を可能とすることができる。しかも、将来的には、ＩＣ化技術の微細化に伴って、更なる小型化，高分解能化を実現することができる。
【００２６】
［第２実施形態］
次に、第２実施形態について説明する。
＜第１実施形態との相違点＞
第２実施形態は、基本的な構成は第１実施形態と同様であるため、共通する構成については説明を省略し、相違点を中心に説明する。具体的には、本実施形態では、タイミング信号生成部２０ａの構成が、第１実施形態のタイミング信号生成部２０とは異なっている。
【００２７】
＜タイミング信号生成部＞
タイミング信号生成部２０ａは、図５に示すように、上位パルスセレクタ２３と、シフト信号生成部２４と、下位パルスセレクタ２５とを備える。
【００２８】
上位パルスセレクタ２３は、出力信号生成部３０から供給される（ｐ＋ｑ）ビットで表されたタイミング選択データＰＳＥＬのうち、上位ｐビットからなる上位選択データＵＳＥＬに従って、リング遅延回路１０で生成されたｍ個の通過信号Ｐ１〜Ｐｍからいずれか一つを選択し、選択した通過信号Ｐｉを上位タイミング信号ＵＣＫとして出力する。
【００２９】
シフト信号生成部２４は、第１実施形態で説明したものと同様に構成されたパルスエッジシフト回路ＥＳからなり、上位パルスセレクタ２３から出力される上位タイミング信号ＵＣＫを入力とし、遅延素子ＤＵでの遅延量Ｔｄのｎ分の１ずつ異なるｎ個のシフト信号Ｑ１〜Ｑｎを生成する。
【００３０】
下位パルスセレクタ２５は、出力信号生成部３０から供給される（ｐ＋ｑ）ビットで表されたタイミング選択データＰＳＥＬのうち、下位ｑビットからなる下位選択データＬＳＥＬに従って、シフト信号生成部２４で生成されたｎ個のシフト信号Ｑ１〜Ｑｎからいずれか一つを選択し、選択したシフト信号Ｑｊを、タイミング信号ＣＫＰとして出力する。
【００３１】
＜効果＞
本実施形態によれば、第１実施形態と同様の効果が得られるだけでなく、第１実施形態の場合と比較して、タイミング信号生成部２０ａを構成するパルスエッジシフト回路ＥＳの数を削減することができ、その結果、装置構成をより簡略化することができる。
【００３２】
［第３実施形態］
次に、第３実施形態について説明する。
第１実施形態では、外部から与えられたコントロールデータＣＤに従って、コントロールデータＣＤに示された周期（周波数）を有する出力パルス信号ＰＯＵＴを生成するデジタル制御発振器１について説明したが、本実施形態では、基準信号ＰＢの周期を計測して、その計測結果である基準周期データＤＯＵＴを用いてコントロールデータＣＤの生成も行う周波数可変発振器２について説明する。
【００３３】
＜全体構成＞
周波数可変発振器２は、図６に示すように、リング遅延回路１０と、タイミング信号生成部２０と、出力信号生成部３０と、周期測定部４０と、コントロールデータ生成部５０とを備える。このうち、リング遅延回路１０、タイミング信号生成部２０、出力信号生成部３０は、第１実施形態と同様であるため説明を省略する。
【００３４】
＜周期測定部＞
周期測定部４０は、タイミング信号生成部２０で生成されるシフト信号Ｐ１１〜Ｐｍｎに基づき、外部より入力される基準信号ＰＢの立ち上がりから次の立ち上がりまでの位相差を２進デジタル値に変換してなる基準周期データＤＯＵＴを生成する。
【００３５】
周期測定部４０は、具体的には、図７に示すように、シフト信号Ｐｍｍによって、リング遅延回路１０を周回するパルス信号の周回数をカウントする周回数カウンタ４１と、基準信号ＰＢの立ち上がりタイミングで周回数カウンタ４１の出力をラッチするラッチ回路４２と、基準信号ＰＢの立ち上がりタイミングでシフト信号Ｐ１１〜Ｐｍｎをラッチし、そのラッチした結果に従って、パルス信号の位置を（ｐ＋ｑ）ビットの二進データに符号化するラッチ符号化回路４３と、ラッチ回路４２がラッチした値を上位ビット、ラッチ符号化回路４３で符号化された（ｐ＋ｑ）ビットの値を下位ビットとする測定値を記憶すると共に、前回の測定値との差分を求めた結果を基準周期データＤＯＵＴとして出力する信号処理回路４４とを備える。
【００３６】
つまり、周期測定部４０は、リング遅延回路１０を構成する遅延素子ＤＵの遅延時間Ｔｄのｎ分の１を単位として、基準信号ＰＢの周期を整数値で表した基準周期データＤＯＵＴを出力する。
【００３７】
＜コントロールデータ生成部＞
図６に戻り、コントロールデータ生成部５０は、逓倍数又は分周数を表す設定値ＭＮを除数又は乗数とし、基準周期データＤＯＵＴを被除数又は被乗数する演算を実行することで出力パルス信号ＰＯＵＴの出力周期を表すコントロールデータＣＤを生成する。
【００３８】
＜効果＞
以上説明したように、周波数可変発振器２によれば、第１実施形態のデジタル制御発振器１を利用して構成されているため、これと同様の効果を得ることができる。
【００３９】
［他の実施形態］
以上、本発明の実施形態について説明したが、本発明は、上記実施形態に限定されることなく、種々の形態を採り得ることは言うまでもない。例えば、一つの構成要素が有する機能を複数の構成要素に分散させたり、複数の構成要素が有する機能を一つの構成要素に統合したりしてもよい。また、上記実施形態の構成の少なくとも一部を、同様の機能を有する公知の構成に置き換えてもよい。
【符号の説明】
【００４０】
１…デジタル制御発振器  ２…周波数可変発振器  １０…リング遅延回路  ２０，２０ａ…タイミング信号生成部  ２１，２４…シフト信号生成部  ２２…パルスセレクタ  ２３…上位パルスセレクタ  ２５…下位パルスセレクタ  ３０…出力信号生成部  ３１…加算器  ３２…第１ラッチ回路  ３３…ダウンカウンタ  ３４…第２ラッチ回路  ４０…周期測定部  ４１…周回数カウンタ  ４２…ラッチ回路  ４３…ラッチ符号化回路  ４４…信号処理回路  ５０…コントロールデータ生成部
【図１】
0005854003.tif 000002
【図２】
0005854003.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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