【事件の表示】
　特願２００５−２１７２６８「半導体デバイス」拒絶査定不服審判事件〔平成１８年　２月１６日出願公開，特開２００６−　４９８９５〕について，次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成１７年７月２７日（優先権主張　２００４年７月２８日，米国）の出願であって，平成１９年１１月１３日付けで拒絶理由通知がされ，平成２０年２月１日に意見書及び手続補正書が提出され，平成２０年４月８日付けで最後の拒絶理由通知がなされ，平成２０年９月１０日に意見書及び手続補正書が提出されたが，平成２０年１０月２３日付けで補正の却下の決定がなされるとともに，同日付で拒絶査定がなされ，これに対し，平成２１年１月２３日付けで審判が請求されるとともに，平成２１年２月１９日付けで手続補正書が提出されたものである。
　その後，平成２２年１０月５日付けで審尋がされ，これに対し，平成２３年３月１０日に回答書が提出された。
　
第２　平成２１年２月１９日に提出された手続補正書による補正（以下「本件補正」という。）についての補正却下の決定
　
〔補正却下の決定の結論〕
　本件補正を却下する。
 　 
〔理由〕
　１　本件補正の内容
　（１）本件補正は，補正前の請求項１〜２０を，補正後の請求項１〜１１に補正するものであり，また，特許請求の範囲の補正に対応して，明細書を補正するものであるところ，補正前後の特許請求の範囲の記載は，次のとおりである。
　
　ア　本件補正前の特許請求の範囲（平成２０年２月１日の手続補正書により補正された特許請求の範囲）
　「【請求項１】
　絶縁層，
　前記絶縁層の第１の側面上に位置し，第１の結晶方位を有する第１および第２のシリコン活性領域と，
　前記第１のシリコン活性領域の上に第１のゲート電極を形成し，前記第１のゲート電極の相反する側の前記第１のシリコン活性領域中に第１のソース領域および第１のドレイン領域を有する第１のトランジスタと，
　前記第２のシリコン活性領域の上に第２のゲート電極を形成し，前記第２のゲート電極の相反する側の前記第２のシリコン活性領域中に第２のソース領域および第２のドレイン領域を有し，前記第１のトランジスタのソース−ドレイン方向に垂直なソース−ドレイン方向を有する第２のトランジスタと，
　前記絶縁層の第２の側面上に位置し，前記第１の結晶方位からずれている第２の結晶方位を有する基板と
　を含む半導体デバイス。
　　【請求項２】
　前記第１の結晶方位が＜100＞方向であり，前記第２の結晶方位が前記第１の結晶方位と平行な＜110＞方向であることを特徴とする請求項１記載の半導体デバイス。
　　【請求項３】
　前記第1および第2のシリコン活性領域および前記基板が（001）面の上面を備える請求項１記載の半導体デバイス。
　　【請求項４】
　前記第1および第2のシリコン活性領域が引っ張り歪みを有する請求項１記載の半導体デバイス。
　　【請求項５】
　前記第1および第2のシリコン活性領域が，実質的に前記＜100＞の結晶方位に沿った引っ張り歪みを有する請求項２記載の半導体デバイス。
　　【請求項６】
　前記第１のトランジスタが，歪みがかけられたチャネル領域を備える第１の導電型のトランジスタである請求項1記載の半導体デバイス。
　　【請求項７】
　前記歪みがかけられたチャネル領域が，ソース−ドレイン方向の引っ張り歪みを有する請求項６記載の半導体デバイス。
　　【請求項８】
　前記第１のトランジスタ上に形成され，約２００ＭＰａ〜２ＧＰａの応力を有する応力膜をさらに含む請求項６記載の半導体デバイス。
　　【請求項９】
　前記第1および第2のシリコン活性領域の厚さが２０〜２０００オングストロームである請求項７記載の半導体デバイス。
　　【請求項１０】
　前記第1および第2のシリコン活性領域が，面取りされたコーナーまたは丸みのあるコーナーを備える請求項７記載の半導体デバイス。
　　【請求項１１】
　絶縁層上に位置し，（001）面の上面を有すると共に結晶方位が＜100＞である第１および第２のシリコン活性領域と，
　前記第1のシリコン活性領域の上に第1のゲート電極を形成し，前記第1のゲート電極の相反する側の前記第１のシリコン活性領域中に第1のソース領域および第１のドレイン領域を有する第１のトランジスタと，
　前記第２のシリコン活性領域の上に第２のゲート電極を形成し，前記第２のゲート電極の相反する側の前記第2のシリコン活性領域中に第2のソース領域および第２のドレイン領域を有し，前記第１のトランジスタのソース−ドレイン方向に垂直なソース−ドレイン方向を有する第２のトランジスタと，
　前記絶縁層下に位置し，結晶方位が＜110＞である基板とを含み，
　前記シリコン活性領域の前記＜100＞の方向が，前記基板の前記＜110＞の方向と実質的に平行である半導体チップ。
　　【請求項１２】
　前記第１のトランジスタがＮチャネルトランジスタで，前記第２のトランジスタがＰチャネルトランジスタである請求項１１記載の半導体チップ。
　　【請求項１３】
　前記第１のトランジスタおよび前記第２のトランジスタが，歪みがかけられたチャネル領域をそれぞれ有する請求項１２記載の半導体チップ。
　　【請求項１４】
　前記基板が，（001）面の上面を有するシリコン基板である請求項１３記載の半導体チップ。
　　【請求項１５】
　前記第1および第２のシリコン活性領域の厚さが２０〜３００オングストロームである請求項１１記載の半導体チップ。
　　【請求項１６】
　前記第１のトランジスタおよび前記第２のトランジスタが，メサ分離法または浅いトレンチ分離法によって分離される請求項１１記載の半導体チップ。
　　【請求項１７】
　絶縁層上に位置し，（001）面の上面を有すると共に結晶方位が＜100＞である第1および第2のシリコン活性領域を含んだ半導体構造を準備する工程，
　前記絶縁層下に位置し，結晶方位が前記シリコン活性領域の前記＜100＞の方向と実質的に平行な＜110＞である基板を準備する工程，
　前記第1のシリコン活性領域の上に第1のゲート電極を，前記第2のシリコン活性領域の上に第2のゲート電極を形成する工程，
　前記第1のゲート電極の相反する側に前記第1のシリコン活性領域中で第1のソース領域および第1のドレイン領域を形成して，前記第2のゲート電極の相反する側に前記第2のシリコン活性領域中で第2のソース領域および第2のドレイン領域を形成し，それぞれのソース−ドレイン方向が前記第1および第2のシリコン活性領域の前記＜100＞の結晶方位と実質的に一致し，かつ互いに垂直となる第1および第2トランジスタを形成する工程，ならびに，
　少なくとも１つの前記第1および第2のトランジスタ上方に応力膜を形成する工程
　を含む半導体デバイス製造方法。
　　【請求項１８】
　前記応力膜上方に保護層を形成する工程，
　前記保護層中にコンタクトホールを形成する工程，および，
　前記第1および第2のトランジスタとの電気的なコンタクトを形成すべく前記コンタクトホールを導電材料で充填する工程
　をさらに含む請求項１７記載の半導体デバイス製造方法。
　　【請求項１９】
　前記シリコン活性領域の厚さが２０〜５００オングストロームである請求項１７記載の半導体デバイス製造方法。
　　【請求項２０】
  前記シリコン活性領域どうしが，メサ分離法または浅いトレンチ分離法によって互いに分離される請求項１７記載の半導体デバイス製造方法。」
　
　イ　本件補正後の特許請求の範囲（下線を付した部分が補正箇所）
　「【請求項１】
　絶縁層，
　前記絶縁層の第１の側面上に位置し，
結晶方位が＜100＞方向であると共に（001）面の上面を有する
　前記第１のシリコン活性領域の上に第１のゲート電極を形成し，
前記第１のシリコン活性領域の［010］方向と平行な第１のソース−ドレイン方向を有しつつ，
　前記第２のシリコン活性領域の上に第２のゲート電極を形成し，
前記第２のシリコン活性領域の［100］方向と平行な第２のソース−ドレイン方向を有しつつ，
前記第２のソース−ドレイン方向は
のソ
対し
であ
　前記絶縁層の第２の側面上に位置し，前記
第１および第２のシリコン活性領域の＜100＞方向
る結晶
　を含む半導体デバイス。
　　【請求項２】
　
前記結
第１および第２のシリコン活性領域の＜100＞方向
　　【請求項３】
　前記第１および第２のシリコン活性領域および前記基板が（001）面の上面を備える請求項１記載の半導体デバイス。
　　【請求項４】
　
前記第１のトランジスタが，前記第１のソース領域と前記第１のドレイン領域との間で，前記＜100＞方向に
歪みがかけられたチャネル領域を備える
　　【請求項５】
　前記第１のトランジスタ
が，第
　　【請求項６】
　前記第１のトランジスタ上に形成さ
れ，２
１
　　【請求項７】
　前記第１および第２のシリコン活性領域の厚さが２０〜２０００オングストロームである請求項
１
　　【請求項８】
　前記第１および第２のシリコン活性領域が，面取りされたコーナーまたは丸みのあるコーナーを備える請求項
１
　　【請求項９】
　前記第１のトランジスタがＮチャネルトランジスタで，前記第２のトランジスタがＰチャネルトランジスタである請求項
１
デバイス
　　【請求項１０】
　前記第１および第２のシリコン活性領域の厚さが２０〜３００オングストロームである請求項
１
デバイス
　　【請求項１１】
　前記第１のトランジスタおよび前記第２のトランジスタが，メサ分離法または浅いトレンチ分離法によって分離される請求項
１
デバイス
　
　（２）補正前後の請求項の対応関係
　ア　補正後の請求項１ないし４は，補正前の請求項１ないし４に対応するものと認められる。
　イ　補正後の請求項５は，補正前の請求項６に対応するものと認められる。
　ウ　補正後の請求項６ないし８は，補正前の請求項８ないし１０に対応するものと認められる。
　エ　補正後の請求項９，１０，１１は，それぞれ，補正前の請求項１２，１５，１６に対応するものと認められる。
　
　（３）請求項１についての本件補正の内容の整理
　ア　補正前の請求項１の「第１および第２のシリコン活性領域」は，「結晶方位が＜100＞方向であると共に（001）面の上面を有する」ことを限定した。（以下「補正事項１」という。）
　イ　補正前の請求項１の「第１のトランジスタ」に関して，「前記第１のシリコン活性領域の［010］方向と平行な第１のソース−ドレイン方向を有し」ていることを限定した。（以下「補正事項２」という。）
　ウ　補正前の請求項１の「第２のトランジスタ」に関して，「前記第２のシリコン活性領域の［100］方向と平行な第２のソース−ドレイン方向を有しつつ」，「前記第２のソース−ドレイン方向は前記第１のソース−ドレイン方向に対し垂直である」ことを限定した。（以下「補正事項３」という。）
　エ　補正前の請求項１の基板の「結晶方位」は，「前記第１および第２のシリコン活性領域の＜100＞方向からずれている」ことを限定した。（以下「補正事項４」という。）
　
　２　特許法第１７条の２第４項について
　（１）請求項１の補正目的について
　上記補正事項１ないし４は，いずれも，補正前の請求項１の発明特定事項を限定するものであるから，特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同様。）第２号に掲げる特許請求の範囲の限定的減縮を目的とするものに該当する。
　
　（２）請求項２ないし４の補正目的について
　補正後の請求項２ないし４は，いずれも補正後の請求項１を引用するものであり，また更に補正前の各請求項の発明特定事項を限定するものであるから，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の限定的減縮を目的とするものに該当する。
　
　（３）請求項５の補正目的について
　補正後の請求項５は，補正前の請求項６に対応するものと認められるところ，補正前の請求項６は，「前記第１のトランジスタが，歪みがかけられたチャネル領域を備える第１の導電型のトランジスタ」であることが特定されているのに対して，補正後の請求項５は，「前記第１のトランジスタ
が，第
　そして，補正後の請求項５が引用する補正後の請求項１には，「歪みがかけられたチャネル領域」についての記載はない。
　したがって，この補正は，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の限定的減縮を目的とするものに該当せず，さらに，特許法第１７条の２第４項第１号，第３号，及び第４号に掲げる請求項の削除，誤記の訂正，明りょうでない記載の釈明のいずれの事項をも目的とするものではない。
　
　（４）請求項６ないし８の補正目的について
　補正後の請求項６ないし８は，補正前の請求項８ないし１０に対応するものと認められるところ，補正前の請求項８は補正前の請求項６を引用し，補正前の請求項９，１０は補正前の請求項７を引用して，更に補正前の請求項６を引用しており，補正前の請求項６には，「前記第１のトランジスタが，歪みがかけられたチャネル領域を備える第１の導電型のトランジスタ」であると特定されている。
　しかしながら，補正後の請求項６ないし８は，いずれも補正後の請求項１を引用しており，補正後の請求項１には，「歪みがかけられたチャネル領域を備える第１の導電型のトランジスタ」についての記載はないから，補正後の請求項６ないし８は，補正前の（請求項６に記載された）発明特定事項が削除されたこととなる。
　したがって，この補正は，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の限定的減縮を目的とするものに該当せず，さらに，特許法第１７条の２第４項第１号，第３号，及び第４号に掲げる請求項の削除，誤記の訂正，明りょうでない記載の釈明のいずれの事項をも目的とするものではない。
　
　（４）請求項９ないし１１の補正目的について
　補正後の請求項９，１０，１１は，それぞれ，補正前の請求項１２，１５，１６に対応するものと認められるところ，補正前の請求項１２，１５，１６に係る発明が，いずれも「半導体チップ」の発明であったのに対し，補正後の請求項９，１０，１１に係る発明は，いずれも「半導体デバイス」の発明である。
　そして，「半導体チップ」と「半導体デバイス」は，異なる概念の技術用語であるから，「半導体チップ」を「半導体デバイス」とする補正は，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の限定的減縮を目的とするものに該当せず，さらに，特許法第１７条の２第４項第１号，第３号，及び第４号に掲げる請求項の削除，誤記の訂正，明りょうでない記載の釈明のいずれの事項をも目的とするものではない。
　
　（５）特許法第１７条の２第４項についてのむすび
　以上のとおり，補正後の請求項５ないし１１についての補正は，特許法第１７条の２第４項第１号ないし第４号に掲げるいずれの事項をも目的とするものではないから，本件補正は，特許法第１７条の２第４項に規定する要件を満たしておらず，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　３　独立特許要件について
　上記したとおり，本件補正は，特許法第１７条の２第４項に規定する要件を満たしていないが，仮に，本件補正が，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するとした場合について，念のため本件補正後の請求項１に記載された事項により特定される発明（以下「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について以下に検討する。
　
　（１）本願補正発明
　本願補正発明は，上記１（１）イの請求項１の記載のとおりである。
　
　（２）引用例の記載と引用発明
　（２−１）引用例１の記載
 　原査定の拒絶の理由に引用された，本願の出願前に日本国内において頒布された刊行物である特開２００４−１４０１４８号公報（以下「引用例１」という。）には，「半導体装置およびその製造方法」（発明の名称）に関して，図１〜６，図１９とともに，次の記載がある（下線は当審で付加したもの）。
「【０００１】
【発明の属する技術分野】
この発明は，半導体基板上に形成される半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来の半導体装置の一例として，ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　ＩｎｓｕｌａｔｏｒまたはＳｅｍｉｃｏｎｄｕｃｔｏｒ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板上に形成されたＰチャネルＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタがある。
【０００３】
ＳＯＩ基板では，シリコン基板等の支持基板，酸化膜層およびＳＯＩ層がこの順に積層される。また，ＰチャネルＭＯＳトランジスタは，ゲート電極，ゲート絶縁膜およびＰ型のソース／ドレイン活性層を備える。
【０００４】
ＳＯＩ基板にＰチャネルＭＯＳトランジスタを形成する場合，ゲート電極およびゲート絶縁膜の積層構造はＳＯＩ層の表面上に形成され，ソース／ドレイン活性層はＳＯＩ層内のゲート電極を挟む位置に形成される。
【０００５】
さて，従来の半導体装置においては，ＭＯＳトランジスタのソース／ドレイン間のチャネル方向が半導体ウェハの結晶方位＜１１０＞と平行になるように配置されるのが一般的であった。
【０００６】
しかし，チャネル方向を結晶方位＜１１０＞ではなく，結晶方位＜１００＞と平行になるよう配置することで，トランジスタ特性を変化させることができる。具体的には，チャネル方向を結晶方位＜１００＞と平行に配置することにより，ＰチャネルＭＯＳトランジスタの電流駆動力が１５パーセント程度向上し，さらに，短チャネル効果も小さくなることが分かっている（特許文献１を参照）。
【０００７】
電流駆動力が向上する理由は，結晶方位＜１００＞の正孔の移動度の方が結晶方位＜１１０＞のそれよりも大きいためであり，短チャネル効果が小さくなる理由は，結晶方位＜１００＞のボロンの拡散係数の値の方が結晶方位＜１１０＞のそれよりも小さいためと考えられている。
【０００８】
よって，ＰチャネルＭＯＳトランジスタをＳＯＩ基板上に形成する場合も，そのチャネル方向がＳＯＩ層の結晶方位＜１００＞と平行になるように配置されればよい。そのためには例えば，表面側のＳＯＩ層の結晶方位＜１００＞に支持基板の結晶方位＜１１０＞を一致させて形成されたＳＯＩ基板を採用して，その表面にＰチャネルＭＯＳトランジスタ等のデバイスを形成するのがよい。
【０００９】
（１００）ウェハの場合，結晶面｛１１０｝が劈開面となる。よって，
ＳＯＩ層用ウェハの結晶方位＜１００＞を支持基板のウェハの結晶方位＜１１０＞に一致させて貼り合わせれば
支持基板において結晶方位＜１１０＞の断面を露出させつつ，ＳＯＩ層において結晶方位＜１００＞の断面を露出させることが可能になるという利点を有する。
「【００２０】
【発明の実施の形態】
＜実施の形態１＞
本実施の形態は，ＳＯＩ層の結晶方位＜１００＞に支持基板の結晶方位＜１１０＞を一致させて形成されたＳＯＩ基板上に，Ｐ型ボディ層を含むＮチャネルＭＯＳトランジスタと，Ｐ型ボディ層に接するボディ電圧印加用Ｐ型活性層とを形成し，Ｐ型ボディ層とボディ電圧印加用Ｐ型活性層とを結ぶ経路をＳＯＩ層の結晶方位＜１００＞に平行に配置した半導体装置，及び，その製造方法である。
【００２１】
本実施の形態に係る半導体装置を図１〜図３に示す。なお，図２は図１中の切断線ＩＩ−ＩＩにおける断面を示した図であり，図３は図１中の切断線ＩＩＩ−ＩＩＩにおける断面を示した図である。
【００２２】
この半導体装置はＮチャネルＭＯＳトランジスタであり，シリコン基板等の支持基板１，酸化膜層２，および，シリコン層等のＳＯＩ層３が順に積層されたＳＯＩ基板の表面に，より具体的にはＳＯＩ層３に形成されている。また，このＮチャネルＭＯＳトランジスタは，ゲート電極１２，ゲート絶縁膜１１およびＮ型のソース／ドレイン活性層５を備える。
【００２６】
さて，このＳＯＩ基板のうち支持基板１とＳＯＩ層３とにおいては互いの結晶方位がずれている。より具体的には，
ＳＯＩ層３の結晶方位＜１００＞の方向と支持基板１の結晶方位＜１１０＞の方向とが一致している
【００２７】
図４にこのようなＳＯＩ基板の製造工程を示す。支持基板１のウェハには結晶方位＜１１０＞にオリエンテーションフラットＯＦ１が形成され，ＳＯＩ層３および酸化膜層２の形成母体たるＳＯＩ層用ウェハ３００には結晶方位＜１００＞にオリエンテーションフラットＯＦ２が形成されている。そして，オリエンテーションフラットＯＦ１，ＯＦ２を位置合わせに利用しつつ，両ウェハの貼り合わせＢＤが行われる。これにより，図２および図３に示すような，支持基板１，酸化膜層２およびＳＯＩ層３を含むＳＯＩ基板が形成できる。
【００２８】
本実施の形態に係る半導体装置によれば，ＳＯＩ基板の支持基板１とＳＯＩ層３とにおいて互いの結晶方位がずれて貼り合わせが行われ，ＳＯＩ層３の結晶方位＜１００＞の方向と支持基板１の結晶方位＜１１０＞の方向とが一致している。よって，特性の向上に資する結晶方位に整合してＮチャネルＭＯＳトランジスタを配置させつつ，試験研究のための劈開時に，当該結晶方位に平行な断面を得ることができる。」
「【００３３】
なお，ゲート電極の形状およびボディ電圧印加用Ｐ型活性層６の形状は，図１〜図３に示したものに限られるわけではない。例えば図５および図６に示すような形状としてもよい。なお，図６は図５中の切断線ＶＩ−ＶＩにおける断面を示した図である。
【００３４】
この形状では，ゲート電極１２Ｈのゲート幅方向の両端にコンタクトプラグ（図示せず）と接続するための引き出し部分１２ｃが設けられる。ボディ電圧印加用Ｐ型活性層６は，引き出し部分１２ｃよりもゲート電極１２Ｈから離れた位置にまでソース／ドレイン活性層５から引き出して形成される。
【００３５】
よって，部分分離型の素子分離領域４に代わって，
完全分離型の素子分離領域４ａを採用することができる。
「【００７０】
図１９では，ＰチャネルＭＯＳトランジスタＰＭ１において，そのソースとゲートとが短絡され，そのドレインは電圧信号入力端ＶｉｎおよびＣＭＯＳトランジスタＣＭ１の信号入力部Ｎ１に接続されている。また，ソースとゲートには共通して電源電位Ｖｄｄが与えられている。そして，ＮチャネルＭＯＳトランジスタＮＭ１においては，そのソースとゲートとが短絡され，そのドレインは電圧信号入力端ＶｉｎおよびＣＭＯＳトランジスタＣＭ１の信号入力部Ｎ１に接続されている。また，ソースとゲートには共通して接地電位ＧＮＤが与えられている。
【００７１】
ＰチャネルＭＯＳトランジスタＰＭ１およびＮチャネルＭＯＳトランジスタＮＭ１はいずれも，図１〜図３に示したＮチャネルＭＯＳトランジスタと同様，シリコン基板等の支持基板，酸化膜層，および，シリコン層等のＳＯＩ層が順に積層されたＳＯＩ基板の表面に形成される。
【００７２】
なお，
ＳＯＩ基板においては，ＳＯＩ層の結晶方位＜１００＞の方向と支持基板の結晶方位＜１１０＞の方向とが一致している。
ＰチャネルＭＯＳトランジスタＰＭ１およびＮチャネルＭＯＳトランジスタＮＭ１のいずれにおいても，チャネルの方向はＳＯＩ層の結晶方位＜１００＞に平行になるよう配置される。
　
　なお，引用例１の図４には，ＳＯＩ用ウェハ３００と支持基板１とが，ともに（１００）面の上面を有し，ＳＯＩ層ウェハ３００の結晶方位＜１００＞の方向と支持基板１の結晶方位＜１１０＞の方向とが一致していることが開示されている。
　また，図１，図５等の平面図において，結晶方位＜１００＞を示す矢印線が十字状に記載されており，ソース／ドレイン活性層５を含む素子形成領域は，結晶方位＜１００＞に平行な境界を有していることが見て取れる。
　  
　（２−２）引用発明
　上記（２−１）の記載と引用例１の図面を参照すると，引用例１には，支持基板１，酸化膜層２，及びＳＯＩ層３が順に積層され，ＳＯＩ層３に複数のＭＯＳトランジスタが形成された半導体装置が記載されており，各ＭＯＳトランジスタは，それぞれが結晶方位＜１００＞に平行な境界を有する素子形成領域に形成されるとともに，いずれにおいてもチャネルの方向が結晶方位＜１００＞に平行になるよう配置されていると認められるから，引用例１には，次の構造を有する半導体装置の発明（以下「引用発明」という。）が開示されていることが理解できる。
「酸化膜層２，
　前記酸化膜層２の上面側に位置し，結晶方位が＜１００＞方向であると共に（１００）面の上面を有する複数の素子形成領域を含む，シリコン層からなるＳＯＩ層３と，
　前記素子形成領域の上にゲート電極１２を形成し，いずれにおいてもチャネルの方向はＳＯＩ層の結晶方位＜１００＞に平行になるよう配置され，前記ゲート電極１２の相反する側の前記素子形成領域中にソース活性層５およびドレイン活性層５を有する複数のトランジスタと，
　前記酸化膜層２の下面側に位置し，前記ＳＯＩ層３の結晶方位＜１００＞の方向とは異なる，結晶方位＜１１０＞を有するシリコン基板である支持基板１と
　を含む半導体装置。」
　
　（２−３）引用例２
　原査定の拒絶の理由に引用された，本願の出願前に日本国内において頒布された刊行物である特公昭５１−３９０７８号公報（以下「引用例２」という。）には，「半導体装置」（発明の名称）に関して，第１図〜第５図とともに，次の記載がある。
「第３図はこのような本発明に係る相補型ＭＩＳ−ＩＣの構成例を平面的に示すもので図中Ｓはソース領域を，Ｄはドレイン領域を，Ｇはゲート電極部を，また矢印は正孔および電子の流れ方向をそれぞれ示す。」（第２頁第３欄第１８行〜第２２行）
「第５図においそ⊥［１００］と印した破線はＮチャンネルの場合［１００］に垂直な方向での電子の易動度を意味し，Ｐチャンネルの場合の／／［１００］は，平行方向の正孔易動度を意味する。［３１０］から［１００］方向へ約１１°（正確には１１°１８’）の面は８１０面であり，又，［３１０］から［１００］方向へ約１６°（正確には１５°１５’）の面の３２０面との間ではＰチャンネル，Ｎチャンネル夫々の場合［１００］方向に垂直であるか平行であるかにより易動度に異方が生じる。１００面，１１０面では周知の通り異方性は生ぜず，近傍面では実用的に異方性はほとんど生じない。かくしてＰチャンネルおよびＮチャンネルを同一結晶面に設けて成る相補型ＭＯＳ−ＩＣにおいてはそれら両チャンネルを上記特定結晶面に互いに直角方向をなす位置に設け且つそれらの正孔および電子の流れ主方向を上記易動度を考慮して選択することにより，良好な性能，応答性を発揮することになる。」（第２頁第４欄第５行〜第２４行）
　そして，第３図には，ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタとを，両チャンネルが互いに直角方向をなすように配置していることが見て取れる。
　
　（３）本願補正発明と引用発明との対比
　ア　本願補正発明と引用発明を対比すると，引用発明の「酸化膜層２」，「酸化膜層２の上面側」及び「酸化膜層２の下面側」は，それぞれ本願補正発明の「絶縁層」，「絶縁層の第１の側面上」及び「絶縁層の第２の側面上」に相当する。また，引用発明の「シリコン基板である支持基板１」及び「半導体装置」は，それぞれ本願補正発明の「基板」及び「半導体デバイス」に相当することは明らかである。
　イ　（１００）面と（００１）面は結晶面としては等価な面であり，引用発明の「素子形成領域」は本願補正発明の「シリコン活性領域」に相当するから，引用発明において，「結晶方位が＜１００＞方向であると共に（１００）面の上面を有する複数の素子形成領域を含む，シリコン層からなるＳＯＩ層３」を含むことは，本願補正発明において，「結晶方位が＜100＞方向であると共に（001）面の上面を有する第１および第２のシリコン活性領域」を含むことに実質的に相当する。
　ウ　結晶方位の＜１００＞は，［１００］，［０１０］，［００１］の結晶的に等価な方向をまとめて表現したものであり，＜１００＞方向の一つを，［０１０］方向とみなすことができることは明らかであるから，引用発明において，トランジスタが「チャネルの方向はＳＯＩ層の結晶方位＜１００＞に平行になるよう配置され」ることは，本願補正発明において，第１のトランジスタが「第１のシリコン活性領域の［010］方向と平行な第１のソース−ドレイン方向を有」することに相当する。なお，引用発明の「ソース活性層５」及び「ドレイン活性層５」が，本願補正発明の「ソース領域」及び「ドレイン領域」に相当することは，自明のことである。
　エ　引用発明において，支持基板１が「前記ＳＯＩ層３の結晶方位＜１００＞の方向とは異なる，結晶方位＜１１０＞を有する」ことは，本願補正発明において，基板が「前記第１および第２のシリコン活性領域の＜100＞方向からずれている結晶方位を有する」ことに相当する。
　
　オ　したがって，本願補正発明と引用発明とを対比すると，両者は，
「絶縁層，
　前記絶縁層の第１の側面上に位置し，結晶方位が＜100＞方向であると共に（001）面の上面を有する第１および第２のシリコン活性領域と，
　前記第１のシリコン活性領域の上に第１のゲート電極を形成し，前記第１のシリコン活性領域の［010］方向と平行な第１のソース−ドレイン方向を有しつつ，前記第１のゲート電極の相反する側の前記第１のシリコン活性領域中に第１のソース領域および第１のドレイン領域を有する第１のトランジスタと，
　前記絶縁層の第２の側面上に位置し，前記第１および第２のシリコン活性領域の＜100＞方向からずれている結晶方位を有する基板と
　を含む半導体デバイス。」
である点で一致し，次の点で相違する。
　
〈相違点〉
　本願補正発明は，「前記第２のシリコン活性領域の上に第２のゲート電極を形成し，前記第２のシリコン活性領域の［100］方向と平行な第２のソース−ドレイン方向を有しつつ，前記第２のゲート電極の相反する側の前記第２のシリコン活性領域中に第２のソース領域および第２のドレイン領域を有し，前記第２のソース−ドレイン方向は前記第１のソース−ドレイン方向に対し垂直である第２のトランジスタ」を含むのに対して，引用発明は，「いずれにおいてもチャネルの方向はＳＯＩ層の結晶方位＜１００＞に平行になるよう配置され」た複数のトランジスタを有するものの，上記の第２のトランジスタの構成は明示されていない点。
　
　（４）相違点についての検討
　ア　引用例１の図１，図５等の平面図において，結晶方位＜１００＞を示す矢印線が十字状に記載されていることから明らかなように，結晶方位＜１００＞は，互いに垂直な２つの等価な方向を含んでおり，結晶面を（００１）面としたとき，この２つの方向が［１００］方向と［０１０］方向であることは，当業者にとって自明のことである。
　したがって，引用発明において，「いずれにおいてもチャネルの方向はＳＯＩ層の結晶方位＜１００＞に平行になるよう配置」することは，チャネルの方向（ソース−ドレイン方向）を［１００］方向又は［０１０］方向に平行とすることを含むものである。
　イ　また，引用例２の第３図には，ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタとを，両チャンネルが互いに直角方向をなすように配置することが開示されている。
　引用例２においては，良好な特性を得るために（００１）面とは異なる面を選択することも記載されているが，第５図には，各種結晶面における，ＮチャンネルとＰチャンネルの，［１００］方向と水平及び垂直な方向での正孔・電子の易動度の測定結果が示されており，その一つの結晶面として（００１）面において，Ｐ及びＮチャンネルを［１００］方向と水平及び垂直に配置した結果が示されている。また，引用例２には，１００面では，［１００］方向に垂直であるか水平であるかにより易動度に異方性が生じないことが周知であること（第４欄第１５行〜第１７行参照）も記載されている。
　すなわち，引用例２の記載によれば，ＭＯＳトランジスタのチャンネルを，（００１）面において，［１００］方向と，［０１０］方向（［１００］方向に垂直な方向）に配置することが周知な程度に行われていたといえ，第３図を参照すれば，２つのＭＯＳトランジスタを，同一結晶面にチャンネルが互いに直角方向をなす位置に設けることが，一つの配置手段として開示されているといえる。      　
　ウ　さらに，以下の周知例から明らかなように，ＭＯＳトランジスタを所定の結晶方向に配置する際に，互いにチャネル方向が垂直な２つの方向を選択することは，従来から行われている周知技術にすぎない。
　周知例（特開２００２−１３４３７４号公報，平成１４年５月１０日公開）
「【０００５】そして，ＳＯＩ層３には，ＭＯＳ（Metal Oxide Semiconductor）トランジスタＴＲ１，ＴＲ２等のデバイス，およびそれらデバイス間を接続する配線などを含む半導体装置が形成される。なお，支持基板側ウェハ１およびＳＯＩ層３にはそれぞれ，結晶方位＜１１０＞の方向にノッチ１ａ，３ａが形成されている。また，図１７ではウェハ面内の結晶方位＜１００＞および＜１１０＞をも合わせて表示している。
【０００６】従来のＳＯＩウェハにおいては，ＭＯＳトランジスタのソース／ドレイン間のチャネル方向が結晶方位＜１１０＞と平行になるように配置されるのが一般的であった。図１７中のＭＯＳトランジスタＴＲ１，ＴＲ２がその一例である。なお，ＭＯＳトランジスタＴＲ１，ＴＲ２中に示された記号Ｓはソースを，記号Ｄはドレインを，記号Ｇはゲートを，それぞれ示す。」
　そして，図１７には，いずれもチャネル方向が結晶方位＜１１０＞と平行になるように配置されたＭＯＳトランジスタとして，互いにチャネル方向が垂直の関係にある２つのＭＯＳトランジスタ（ＴＲ１，ＴＲ２）が記載されている。
　エ　よって，上記アないしウによれば，複数のＭＯＳトランジスタを「いずれにおいてもチャネルの方向はＳＯＩ層の結晶方位＜１００＞に平行になるよう配置」する際に，一つのＭＯＳトランジスタを［０１０］方向と平行な第１のチャネル方向を有するように配置し，他のＭＯＳトランジスタを［０１０］方向と垂直な方向，すなわち，［１００］方向と平行な第２のチャネル方向を有するように配置することは，当業者が格別の困難性もなくなし得ることと認められる。
　オ　そうすると，引用発明において，第１のトランジスタと異なるトランジスタを，第１のトランジスタと垂直に，［１００］方向と平行な第２のソース−ドレイン方向を有するように配置し，本願補正発明のように「前記第２のシリコン活性領域の上に第２のゲート電極を形成し，前記第２のシリコン活性領域の［100］方向と平行な第２のソース−ドレイン方向を有しつつ，前記第２のゲート電極の相反する側の前記第２のシリコン活性領域中に第２のソース領域および第２のドレイン領域を有し，前記第２のソース−ドレイン方向は前記第１のソース−ドレイン方向に対し垂直である第２のトランジスタ」を含む構成することは，当業者が容易になし得たことである。
　カ　また，この配置により，本願補正発明が奏する効果も，当業者が予測し得る程度のものにすぎない。
　
　（５）小括
　したがって，本願補正発明は，引用例１，２に記載された発明及び周知技術に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許出願の際独立して特許を受けることができないものである。
　なお，審判請求人は，審判請求書の請求の理由において，引用例１の図２９を参照して，引用例１のＮチャンネルＭＯＳトランジスタのソース−ドレイン方向と，ＰチャンネルＭＯＳトランジスタのソース−ドレイン方向は，４５°の角度に配置されており，本願発明とはその構成が明らかに相違する旨主張しているが，上記（２）で検討したとおり，引用例１には，トランジスタを，いずれにおいてもチャネルの方向はＳＯＩ層の結晶方位＜１００＞に平行になるよう配置することが記載されているから，上記主張は失当といわざるを得ない。
　
　（６）独立特許要件についてのむすび
　以上のとおり，請求項１についての補正を含む本件補正は，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明について
　１　本願発明
　上記のとおり，本件補正は却下されたので，本願発明（本件補正前の特許請求の範囲の請求項１に係る発明）は，前記第２，１（１）アに摘記したとおりのものである。
　
　２　引用例の記載と引用発明
　引用例１，２の記載及び引用発明は，前記第２，３（２）で認定したとおりである。
　
　３　対比・判断
　前記第２，１（３）及び２（１）で検討したように，本願補正発明は，本件補正前に記載した発明特定事項を更に限定するものである。 
　そうすると，本願発明の構成要素をすべて含み，これを更に限定したものである本願補正発明が，前記第２，３で検討したように，引用例１，２に記載された発明及び周知技術に基づいて，当業者が容易に発明をすることができたものであるから，この限定をなくした本願発明も，同様の理由により，引用例１，２に記載された発明及び周知技術に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
第４　結言
　以上のとおり，本願発明（請求項１に係る発明）は特許法第２９条第２項の規定により特許を受けることができないから，その余の請求項について検討するまでもなく，本願は拒絶をすべきものである。
　よって，結論のとおり審決する。