(57)【特許請求の範囲】
【請求項１】
アノード電極と、
前記アノード電極に接している第２導電型の半導体からなるアノード領域と、
前記アノード領域と接している低濃度の第１導電型の半導体からなるドリフト層と、
前記ドリフト層と接している、前記ドリフト層よりも高濃度な第１導電型の半導体からなる少数キャリア吸収層と、
前記少数キャリア吸収層と接しており、前記ドリフト層よりも厚さが薄く、前記少数キャリア吸収層よりも低濃度の第１導電型である高抵抗半導体層と、
前記高抵抗半導体層と接しており、前記高抵抗半導体層より高濃度の第１導電型の半導体であるカソードコンタクト層と、
前記カソードコンタクト層に接しているカソード電極と、
からなり、
前記高抵抗半導体層の不純物濃度と厚さの関係を、下記式２の範囲とし、さらに下記式３の範囲とし、
前記高抵抗半導体層の厚さであるｄｃは１０μｍ以下であることを特徴とする半導体整流素子。
【数４】
0005872327.tif 000011
式中、Ｄｃは、高抵抗半導体層の不純物濃度（ｃｍ−３）を表し、ｄｃは、高抵抗半導体層の厚さ（μｍ）を表す。
【数７】
0005872327.tif 000012
式中、Ｄｃ２は、高抵抗半導体層の不純物濃度（ｃｍ−３）を表し、ｄｃは、高抵抗半導体層の厚さ（μｍ）を表す。
【請求項２】
前記半導体は、ＳｉＣからなることを特徴とする請求項１に記載の半導体整流素子。
【請求項３】
前記少数キャリア吸収層は、アノードから注入されるホールを再結合させ、前記高抵抗半導体層が伝導度変調を起こさない役割を果たしていることを特徴とする請求項１又は２に記載の半導体整流素子。
【請求項４】
前記高抵抗半導体層は、ユニポーラ動作を行う領域で作動させて、素子の温度上昇と共にフォノン散乱による抵抗上昇をさせ、素子全体での抵抗の温度係数を正にすることを特徴とする請求項１〜３のいずれかに記載の半導体整流素子
【請求項５】
前記少数キャリア吸収層の不純物濃度と厚さの関係を下記式１の範囲とすることを特徴とする請求項１〜４のいずれかに記載の半導体整流素子。
【数６】
0005872327.tif 000013
Ｄｒは、不純物濃度（ｃｍ−３）を表し、ｄｒは、小数キャリア層の厚さ（μｍ）を表している。
【請求項６】
前記カソード電極は、Ｎｉを含む金属材料を用いたものであることを特徴とする請求項１〜５のいずれかに記載の半導体整流素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施の形態は、ワイドバンドギャップ半導体ＰｉＮダイオード素子のような半導体整流素子に関する。
【背景技術】
【０００２】
ＳｉＣなどのワイドバンドギャップ半導体は、その物理特性から、任意の耐圧を持たせるために必要なドリフト層の厚さを薄くする事ができる。これにより、ドリフト層での抵抗を低く抑える事ができるために、電気的なロスの少ない半導体素子を達成させるために期待されている。
【０００３】
一般的にＰｉＮダイオードは、ｐｎ接合をもち、順方向にバイアスが掛かった際には、ｐｎ接合部を少数キャリアが持つエネルギーによりジャンクションを越え、その少数キャリアにより伝導度変調を起こし、低抵抗化が可能となる。また、素子の温度上昇に伴いｐｎ接合を超えるエネルギーが高くなり、ジャンクションを越えやすくなることから、Ｉ−Ｖ曲線の立ち上がり電圧は温度上昇と共に低くなる。
【０００４】
Ｓｉを用いた高耐圧ＰｉＮダイオードの場合は、ドリフト層が厚いことから、温度上昇に伴い、厚いドリフト層での抵抗が上昇し、立ち上がり電圧が低くなる分と、ドリフト層での抵抗が増大する分が相殺され、動作温度近傍における仕様電流でのオン電圧は、温度上昇と共に上昇する。
【０００５】
これにより、回路内でダイオードが並列に使われる際、ある素子に電流が集中しても、その素子の温度が上昇し、抵抗が上がるために、電流集中が緩和され自発的に破壊を抑制する効果がもたらされている。
【０００６】
しかし、ＳｉＣの場合、温度上昇に伴う立ち上がり電圧の低下は、一般的なＳｉのダイオードと同様に起きるが、耐圧を持たせるためのドリフト層厚さが薄いため、温度上昇に伴ってドリフト層内での抵抗が上がらず、動作温度近傍における仕様電流でのオン電圧は、温度上昇と共に減少してしまう。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−９２９９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ＳｉＣ半導体を用いた整流素子において、回路内で複数のダイオードが並列に使われる際、ある素子に電流が集中すると、その素子の温度が上昇し、さらに抵抗が下がるために、電流集中が加速され熱による破壊を引き起こしてしまうという問題がある。本実施の形態は、この課題を解決するためになされたものであり、素子の温度上昇に伴って抵抗が増大する半導体素子を提供する。
【課題を解決するための手段】
【０００９】
この実施の形態の半導体整流素子は、ＳｉＣ半導体を用いた整流素子である。
そして、この整流素子は、アノード電極と、前記アノード電極に接しており、第２導電型の半導体からなるアノード領域と、前記アノード領域に接している低濃度の第１導電型の半導体からなるドリフト層と、前記ドリフト層と接している前記ドリフト層よりも高濃度な第１の導電型の半導体からなる少数キャリア吸収層と、前記少数キャリア吸収層と接しており、前記ドリフト層よりも厚さが薄く、前記少数キャリア吸収層よりも低濃度の第１導電型である高抵抗半導体層と、前記高抵抗半導体層と接しており、前記高抵抗半導体層より高濃度の第１導電型の半導体であるカソードコンタクト層と、前記カソードコンタクト層に接しているカソード電極を少なくとも備え、前記高抵抗半導体層の不純物濃度と厚さの関係を、下記式２の範囲とし、さらに下記式３の範囲とし、高抵抗半導体層の厚さであるｄｃは１０μｍ以下である。
【数２】
0005872327.tif 000002
式中、Ｄｃは、高抵抗半導体層の不純物濃度（ｃｍ−３）を表し、ｄｃは、高抵抗半導体層の厚さ（μｍ）を表す。
【数３】
0005872327.tif 000003
式中、Ｄｃ２は、高抵抗半導体層の不純物濃度（ｃｍ−３）を表し、ｄｃは、高抵抗半導体層の厚さ（μｍ）を表す。
【図面の簡単な説明】
【００１０】
【図１】本実施の形態の整流素子の概略断面図である。
【図２】本実施の形態の整流素子のＩ−Ｖ特性を示すグラフである。
【図３】従来の整流素子の概略断面図である。
【図４】従来の整流素子のＩ−Ｖ特性を示すグラフである。
【図５】小数キャリア吸収層における不純物濃度と厚さに対する小数キャリア吸収の関係を示すグラフである。
【図６】高抵抗半導体層における不純物濃度と厚さに対するフォノン散乱との関係を示すグラフである。
【図７】他の実施の形態の整流素子の概略断面図である。
【発明を実施するための形態】
【００１１】
［第１の実施の形態：素子］
以下、この実施の形態の半導体整流素子であるＰｉＮダイオード素子の概略断面図である図１を用いて説明する。
図１に示すように、この実施の形態のＰｉＮダイオード素子は、アノード電極１１と、前記アノード電極に接している第２導電型の半導体からなるアノード領域１３と、前記アノード領域と接している低濃度の第１導電型の半導体からなるドリフト層１４と、前記ドリフト層と接しており、前記ドリフト層よりも高濃度な第１導電型の半導体からなる少数キャリア吸収層１５と、前記少数キャリア吸収層と接しており、前記少数キャリア吸収層よりも低濃度の第１導電型である高抵抗半導体層１６と、前記高抵抗半導体層と接している高濃度第１導電型であるカソードコンタクト層１８と、前記カソードコンタクト層と接しているカソード電極１７とを少なくとも備えている。
【００１２】
前記ＰｉＮダイオード素子を構成する半導体としては、ＳｉＣを用いることができる。このＳｉＣにドープする不純物としては、窒素、アルミニウム、ボロン、およびリンを用いることができる。窒素、リンをドープしたＳｉＣは、ｎ型の導電型となり、アルミニウム、ボロンをドープしたＳｉＣはｐ型の導電型となる。
【００１３】
（アノード領域）
このアノード領域１３は、ＳｉＣにアルミニウムまたはボロンをドープして形成したｐ＋層で、好ましい不純物濃度は、例えば５Ｅ＋１７〜１Ｅ＋１８ｃｍ−３程度である。また、層の厚さは、例えば１．５μｍ程度である。
このアノード領域１３と、アノード電極１１間との接合が、オーミックコンタクトとならない場合には、他の実施の形態である半導体整流素子の概略断面図である図７に示すように、このアノード領域とアノード電極間に高濃度ｐ＋＋半導体であるアノードコンタクト領域を介在させることが好ましい。
【００１４】
（アノードコンタクト領域）
このアノードコンタクト領域１２は、ＳｉＣにアルミニウムまたはボロンをドープして形成したｐ＋＋層で、その不純物濃度は、１Ｅ＋１９ｃｍ−３以上であることが望ましい。
このアノードコンタクト領域１２の層の厚さは、１ｎｍ以上の厚さを有することが望ましい。この層の厚さが、これを下回った場合、電極とのコンタクトシンター工程で、電極材料が拡散し、ｐ＋領域まで到達してしまうと、ｐ＋＋との界面とならずに、コンタクト抵抗があがってしまうため、好ましくない。
【００１５】
（ドリフト層）
ドリフト層１４は、窒素を不純物としてドープしたｎ−ＳｉＣ層であり、このドリフト層の不純物濃度および厚さを制御することによって、目的とする整流素子の耐圧を制御する。高耐圧にする場合には、濃度を低く、厚さを厚くするが、他方、低耐圧にする場合には、不純物濃度を高く、厚さを薄くする。耐圧５ｋＶ程度の素子を作成する場合には、不純物濃度は例えば、１．２Ｅ＋１５ｃｍ−３で、厚さは例えば３６μｍである。
【００１６】
（小数キャリア吸収層）
前記少数キャリア吸収層１５は、アノードから注入されるホールを再結合させ、高抵抗半導体層１６へ拡散することを阻止するために設けている。これによって、高抵抗半導体層１６が、伝導度変調を起こすことを抑止している。
この小数キャリア吸収層１５の不純物濃度と厚さを所定の範囲に制御することが本実施の形態においては重要である。後述するように、シミュレーションの結果、少数キャリア吸収層の不純物濃度と厚さの関係は、以下の一般式で表される範囲で選択されることが好ましいことが判明した。
【００１７】
【数１】
0005872327.tif 000004
【００１８】
Ｄｒは、不純物濃度（ｃｍ−３）を表し、ｄｒは、小数キャリア層の厚さ（μｍ）を表している。不純物濃度及び小数キャリア層の厚さは、それぞれ上記式１を満足する範囲内で選択される。それぞれの価が上記式を満足しない範囲である場合、キャリア吸収が充分行われず、その結果、整流素子全体の温度係数は負となり、温度上昇による抵抗値低下が生じて素子破壊を生じるおそれが大きい。
【００１９】
（高抵抗半導体層）
この高抵抗半導体層１６は、ＳｉＣあるいはＰｏｌｙ−Ｓｉなどから構成されるｎ−半導体層であり、ＰｉＮダイオードでありながらユニポーラ動作を行う領域である。この高抵抗半導体層１６においては、本実施の形態の整流素子の温度上昇と共に、フォノン散乱による抵抗が上昇し、整流素子全体での抵抗の温度係数が「正」となる。
前記フォノン散乱層の不純物濃度と厚さの関係は、前記小数キャリア吸収層の場合と同様、後述するシミュレーションの結果、下記式２で表されることが判明した。
【００２０】
【数２】
0005872327.tif 000005
【００２１】
式中、Ｄｃは、高抵抗半導体層の不純物濃度（ｃｍ−３）を表し、ｄｃは、高抵抗半導体層の厚さ（μｍ）を表す。
これらのＤｃ、ｄｃは、上記式を満足する範囲で選択される。Ｄｃ、ｄｃの価が上記式を満足しない場合には、素子に電流密度が５００Ａ／ｃｍ２よりも大きな電流が流れ込んでも素子全体の温度係数を正とすることはできず、素子の破壊を招いてしまう。
また、この高抵抗半導体層の不純物濃度は、下記式３で表される範囲とすることが、さらに好ましい。
【数３】
0005872327.tif 000006
式中、Ｄｃ２は、高抵抗半導体層の不純物濃度（ｃｍ−３）を表し、ｄｃは、高抵抗半導体層の厚さ（μｍ）を表す。
この高抵抗半導体層の不純物濃度をこの範囲とすることによって、電流密度が３００Ａ／ｃｍ２程度の動作領域で、素子全体の温度係数を正にすることができ、素子に流れ込む電流集中を抑制し素子の破壊を回避することができる。
この高抵抗半導体層の厚さは、前記ドリフト層の厚さより薄いことが必要である。この高抵抗半導体層の厚さが、ドリフト層の厚さより厚いと、Ｉ−Ｖ特性グラフにおいて、電圧が高い位置にクロスポイントが発現することとなる。これは抵抗が増大することを意味しており、結果的に損失が増大し、好ましくない。
【００２２】
（カソードコンタクト層）
このカソードコンタクト層１８は、前記高抵抗半導体層とカソード電極との接合がオーミックとならない場合、カソード電極１７と、高抵抗半導体層１６との間に配置して、オーミック接合をとるものである。
このカソードコンタクト層は、ｎ＋＋ＳｉＣ半導体層であることが好ましい。
【００２３】
（アノード電極、カソード電極）
アノード電極は、例えばＡｌを主とした金属材料で、また、カソード電極は、Ｎｉなどの金属材料を主とした金属材料を用いることで、コンタクトをとることができる。
【００２４】
［シミュレーション］
（小数キャリア吸収層における不純物濃度と層厚さの選択）
以下、図７に示すこの発明の実施の形態の整流素子と、図３に示す従来の整流素子とにおいて、素子温度を変化させて、小数キャリア吸収層の不純物濃度と厚さに対するＩ−Ｖ曲線をシミュレーションによって調べた。その結果を図２及び図４に示す。
【００２５】
本実施の形態である図１の整流素子は、表１に示す層構成を備えている。
【００２６】
【表１】
0005872327.tif 000007
【００２７】
この半導体整流素子の、Ｉ−Ｖ曲線を図２に示す。
図２に見られるＩ−Ｖ曲線は、温度が上昇すると共に、順方向の抵抗が増加し、想定される電流密度１０００Ａ／ｃｍ２近傍から順方向電圧が逆転し温度係数は正であることが明かとなった。
【００２８】
一方、図３の半導体整流素子を準備した。その構成を表２に示す
【００２９】
【表２】
0005872327.tif 000008
【００３０】
この半導体整流素子のＩ−Ｖ曲線を図４に示す。
図４に明らかなように、従来の整流素子は、素子温度が上昇すると共に、順方向の抵抗が低下しており、温度係数は負となっていることがわかる。
【００３１】
次に、小数キャリア吸収層の不純物濃度と厚さを種々変更して、Ｉ−Ｖ曲線の変化をシミュレーションしてみた。その結果を、図５に示す。図５において、線分Ａ−Ａより右上の領域においてはホールが吸収されており、一方、左下の領域においてはホールが吸収されない。従って、線分Ａ−Ａから、式１を充足する範囲で不純物濃度と厚さを制御することが必要であることが判明した。
【数１】
0005872327.tif 000009
Ｄｒは、不純物濃度（ｃｍ−３）を表し、ｄｒは、小数キャリア層の厚さ（μｍ）を表している。
【００３２】
（高抵抗半導体層における不純物濃度と層厚さの選択）
次に、高抵抗半導体層の不純物濃度と厚さを種々変化させて、Ｉ−Ｖ曲線の変化をシミュレーションしてみた。その結果を図６に示す。
図６に示すように、高抵抗半導体層の不純物濃度と厚さは、式３に示す関係を充足することによって抵抗の温度係数を正にすることが可能になり、この関係を充足するような不純物濃度と、厚さを制御することが必要であることが判明した。
【数３】
0005872327.tif 000010
式中、Ｄｃは、高抵抗半導体層の不純物濃度（ｃｍ−３）を表し、ｄｃは、高抵抗半導体層の厚さ（μｍ）を表す。
【００３３】
［第２の実施の形態：素子の製造方法］
図１に示す上記実施の形態の半導体整流素子は、以下の工程によって製造することができる。
（１）  ｎ＋層であるＳｉＣ基板１８表面に、エピタキシャル成長あるいはイオン注入などの方法により高抵抗半導体層１６を形成する。
（２）  次いで、高抵抗半導体層１６の表面に、少数キャリア吸収層１５をエピタキシャル成長、またはイオン注入などの方法により形成する。
（３）  次いで、この少数キャリア吸収層１５の表面に、エピタキシャル成長あるいはイオン注入などの方法によりドリフト層１４を形成する。
（４）  ドリフト層１４の表面に、エピタキシャル成長、またはイオン注入などの方法により、全面または選択的にＳｉＣのアノード領域１３を形成した後、イオン注入により所要の不純物濃度を有する層とする。また必要に応じて、アノードコンタクト層の形成を行う。
（５）  次いで、アノード領域１３の一部を反応性イオンエッチングなどの手法で除去することによって行うメサ構造の形成や、また、イオン注入によるリサーフ構造の形成などによって、一般的な耐圧構造を形成する。
（６）  注入した不純物を活性化するアニール工程を行う。
（７）  前記アノード領域表面に、スパッタリングなどの方法によりアノード電極１１を形成する。
以上のプロセスにより、前記実施の形態の整流素子を製造することができる。
【００３４】
［第３の実施の形態：素子の製造方法の変形例］
上記実施の形態の半導体整流素子は、以下の工程によって製造することができる。
（１）  ＳｉＣ基板表面に、エピタキシャル成長法などを採用してｎ−のドリフト層とする。
（２）  ドリフト層の表面に、エピタキシャル成長、またはイオン注入などの方法により、全面または選択的にＳｉＣのアノード領域を形成した後、イオン注入により所要の不純物濃度を有する層とする。また必要に応じて、アノードコンタクト層の形成を行う。
（３）  次いで、アノード領域の一部を反応性イオンエッチングなどの手法で除去することによって行うメサ構造の形成や、また、イオン注入によるリサーフ構造の形成などによって、一般的な耐圧構造を形成する。
（４）  注入した不純物を活性化するアニール工程を行う。
（５）  前記アノード領域表面に、スパッタリングなどの方法によりアノード電極を形成する。
（６）  ＳｉＣ基板の裏面に、高抵抗半導体層を形成する。この層形成にも、エピタキシャル成長法及びイオン注入法を採用することができる。
（７）  高抵抗半導体層の表面に、高濃度のカソードコンタクト層を形成する。
（８）  前記カソードコンタクト層の上に、スパッタ法などの手段によりカソード電極を形成する。
この時、ＳｉＣ基板裏面はグラインド、ＣＭＰ、ホーニング等により薄化することにより順方向特性をさらに改善することが出来る。以上のプロセスにより、整流素子を製造することができる。
【００３５】
上記実施の形態においては、ＳｉＣ半導体基板を、キャリア吸収層に相当する領域として用いているが、高抵抗半導体層として、ＳｉＣ基板上に成膜した低濃度ＳｉＣエピタキシャル層を用いても良い。上記実施例では、半導体基板の表面にドリフト層以下の各層を形成し、さらにＳｉＣ半導体基板の裏面に高抵抗半導体層を形成する必要があり、製造プロセスとして煩雑になるが、ＳｉＣ半導体基板上に低濃度のｎ型ＳｉＣエピタキシャル層を成膜し、この層が素子温度上昇とともに抵抗を高め、前記低濃度ｎ型エピタキシャル層上に高濃度ｎ型エピタキシャル層を成膜し、この層に少数キャリアを吸収する役割を持たせ、その上に任意のドリフト層、アノード層を成膜する事で、カソード電極を除く上記各層の形成は、ＳｉＣ半導体基板表面に成膜することになり、作業効率が改善される。なお、ここでＳｉＣ半導体基板は、カソード電極とオーミック接続を取るための高濃度ｎ型ＳｉＣ領域の役割を果たすが、必要に応じて、カソード電極界面との間に更なる高濃度ｎ型不純物領域を設けても良い。
【００３６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３７】
１０…半導体整流装置
１１…アノード電極
１３…アノード領域
１４…ドリフト層
１５…少数キャリア吸収層
１６…高抵抗半導体層
１８…カソードコンタクト層
１７…カソード電極
【図１】
0005872327.tif 000014
【図２】
0005872327.tif 000015
【図３】
0005872327.tif 000016
【図４】
0005872327.tif 000017
【図５】
0005872327.tif 000018
【図６】
0005872327.tif 000019
【図７】
0005872327.tif 000020