【事件の表示】
　特願２００２−１１０８９１「書込器のための電子的撓み補正における粗調整および微調整」拒絶査定不服審判事件〔平成１５年　１月１５日出願公開、特開２００３−　１１４２５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１　手続の経緯
　本件出願（以下「本願」という。）は、平成１４年４月１２日（パリ条約による優先権主張２００１年５月３０日（以下「優先日」という。）　米国）の出願であって、平成２０年２月２９日付けで拒絶の理由が通知され、同年５月２９日付けで手続補正がなされたが、同年９月９日付けで拒絶査定がなされ、これに対し、同年１１月２０日に本件審判が請求されるとともに、同年１１月２７日付けで明細書の特許請求の範囲についての手続補正がなされ、当審において平成２１年１２月２４日付けで審尋を行ったところ、当該審尋に対する回答はなされていない。
　
２　本願発明
　本願の請求項１に係る発明は、平成２０年１１月２７日付けの手続補正により補正された特許請求の範囲の記載からみて、その特許請求の範囲の請求項１に記載された事項により特定される次のとおりのものであると認める。
　
　「【請求項１】　直線状に配列された複数の素子の撓みを補正するための回路であって、
　複数のＬＥＤ素子を備えた基板アセンブリであるとともに、前記複数のＬＥＤ素子の各々がそれぞれ関連するドライバサブアセンブリを有しかつ前記複数のＬＥＤ素子の各々がライン内における各画素を構成しているような、基板アセンブリと；
　該基板アセンブリに対して接続されているとともに、前記ＬＥＤ素子に関する像データを処理するための回路を備えている、インターフェースボードと；
　該インターフェースボード上に設置されるとともに、前記画素どうしがなす画素ピッチの１個分以内へと前記ライン内の前記各画素の直線性を改良し得るよう、前記画素を電子的に位置合わせする、粗調整撓み補正回路と；
　少なくとも部分的に前記基板アセンブリ上に配置されるとともに、前記複数のＬＥＤ素子に関して共通の第１回路と、各ＬＥＤ素子に関して個別的なものとされかつ１組をなす複数の遅延量の中から１つを選択するための第２回路と、を備えていて、前記画素ピッチの複数分の１だけ前記ライン内の前記各画素の直線性を改良し得る微調整撓み補正回路と；
を具備することを特徴とする回路。」（以下「本願発明」という。）
　
３　刊行物に記載された発明
（１）原査定の拒絶の理由に引用された刊行物であって、本願の優先日前に頒布された特開２００１−８０１２４号公報（以下「引用文献１」という。）には、以下の記載が図示とともにある（下線は当審で引いた。以下同じ。）。
　ア　「【特許請求の範囲】
【請求項１】  １列に配置された複数のプリントヘッドを用いて１つの用紙上に重ねて印字を行なう印字装置において、
印字する画像データを記憶する画像データ領域と、画像データ領域の先端部と後端部に設けた所定の空白領域とを有するビットマップメモリと、
プリントヘッドの間の相対的な傾きについての補正情報に基づいて画像データの読出アドレスを生成する読出アドレス生成部と、
生成した読出アドレスから画像データを読み出して出力する読出制御部とを備えることを特徴とする印字装置。」
　イ　「【０００４】
本発明の目的は、タンデム型プリンタのプリンタヘッドの間で発生するスキューの補正
　ウ　「【０００７】また、イメージングユニット１０ｙ、１０ｍ、１０ｃ、１０ｋの最下流には、３個のレジスト補正センサ２８が、ベルト１２の搬送方向と垂直な方向（主走査方向に）に一列に配置されている。各イメージングユニット１０ｙ、１０ｍ、１０ｃ、１０ｋを用いて転写ベルト１２上にレジストパターンを形成した際、このセンサによってＹ、Ｍ、Ｃ、Ｋトナー画像の主・副走査方向の色ずれ量を検出し、画像データ制御部での描画位置補正と画像歪み補正を行う。これによって、用紙上のＹ、Ｍ、Ｃ、Ｋのトナー画像の色ずれを防止している。
【０００８】
図２に示される制御部１４において
ホストインターフェース部３８、ビデオインターフェース部４０およびスキュー補正制御部４２に接続される
　エ　「【００１０】
図４は、スキュー補正制御部４２による補正手順の概略を示す。第１スキュー補正部４２ａは、画像メモリ（ＤＲＡＭ３４）内の画像データに対して、プリントヘッドの機械的なばらつきに対して１ライン単位で大まかなスキュー補正をする。次に、第２スキュー補正部４２ｂは、第１スキュー補正部により補正されたデータに対して、１ラインより小さい単位でスキュー補正をする
【００１１】
たとえば、図５の上側に示すように、基準となるブラックのラインに対して、イエロー、マゼンタまたはシアンのプリントヘッドにより形成されたラインが傾いていて、それによりスキュー歪みが生じていたとする。ここで、黒丸が１ドットを表す。図５の中央部に示すように、第１スキュー補正部４２ａは、１ラインの単位で補正する。次に図５の下側に示すように、第２スキュー補正部４２ｂは、１／３ラインの単位で補正する
補正後のデータを用いて印字をすることにより、スキュー歪みは１ラインより小さい程度に軽減できる
【００１２】本実施形態では、
１ライン単位のスキュー補正は、ＤＲＡＭ３４内のビットマップメモリ領域に記憶した画像データをメモリ内で処理することによりおこなう
　オ　「【００２３】画像が滑らかに印刷されるようにするため、１画素よりも細かい単位で補正をすることが要求される。次に、
第２スキュー補正部４２ｂによる１ラインより小さい単位（本実施形態では１／３ライン単位）での補正
【００２４】図１６は、
１／３ライン単位の補正回路４２ｂとプリントヘッド４６
ビデオデータまたは１ライン遅延されたビデオデータとが、ビデオ０信号、ビデオ１信号およびビデオ２信号としてプリントヘッド４６（図１９参照）に出力される
　カ　「【００２６】図１８に示されるように、サブドットカウンタ９６０とスキューカウンタ９６２は、ライン同期信号によりリセットされて計数を開始し、それぞれ、シフトクロック信号とクリア信号を出力する。これに対応して、シフトレジスタ９６８は、セレクト１信号とセレクト２信号を出力する。これにより、第１セレクタ９２は、セレクト１信号を受け取ると、ビデオ１信号をプリントヘッド４６に出力し、第２セレクタ９４は、セレクト２信号を受け取ると、ビデオ２信号をプリントヘッド４６に出力する。
【００２７】図１９は、プリントヘッド４６の構成を示す。図２０のプリントヘッド４６のタイミングチャートにおいて、下側（ｂ）のチャートは、上側（ａ）のチャートの破線部を拡大したものである。
プリントヘッド９８は、主走査方向に１列に配置されたＬＥＤアレイ１００を備える
第２スキュー補正部４２ｂ（図１６）からのビデオ０信号、ビデオ１信号、ビデオ２信号は、それぞれ、３つのシフトレジスタ１０２に入力され、画素クロックをシフトクロックとしてライン方向にシフトされる。この３ラインのシフトレジスタ１０２の各セルの画像データ（ビデオ０信号、ビデオ１信号、ビデオ２信号）は、それぞれ、ライン同期信号により、３段のシフトレジスタ１０４にラッチされる。３段のシフトレジスタ１０４のビデオ０信号、ビデオ１信号、ビデオ２信号は、１／３ライン同期信号により、シフトレジスタ１０２のシフト方向とは直交する方向に、３段のタイミングでシフトして、ＬＥＤアレイ１００の各ＬＥＤに出力され
【００２８】
【発明の効果】タンデム型プリンタのプリントヘッドの間で発生するスキュー補正において、ビットマップ上の画像データをライン単位で補正しながら、高速に画像データを出力できる。」
　キ　図１９及び上記カより、「３つのシフトレジスタ１０２及び３段のシフトレジスタ１０４を含む回路がプリントヘッドに備えられた構成で、それぞれのシフトレジスタの各セルが各ＬＥＤに関して個別的なものである」ことが看取できる。
　ク　図１及び上記ウより、「制御部１４」が、「イメージングユニット」とは別体に設けられていることが看取できる。
　ケ　図４より、「第２スキュー補正部４２ｂ」は、「プリントヘッド４６」に対して接続されていることが看取できる。
　コ　図１、図２、図４及び上記エより、「制御部１４」は、「第１スキュー補正部４２ａ」及び「第２スキュー補正部４２ｂ」からなる「スキュー補正部４２」を有していることが看取できる。
　サ　図２、図４、図１１、図１６、図１９及び上記エより、「スキューの補正」は、「回路」により行われていることが看取できる。
　シ　図５、上記エ及び上記カより、「ＬＥＤは複数設けられ」、「各ＬＥＤは、１列に配置されライン内の各画素を構成し」ていること、「第１スキュー補正部は、画素どうしがなす画素ピッチの１個分以内へとライン内の各画素の直線性を改良し得る」ことが看取できる。
　
（２）上記（１）アないしシから、引用文献１には次の発明（以下「引用発明１」という。）が記載されていると認める。
　
　「タンデム型プリンタのプリンタヘッドの間で発生するスキューの補正のために、
　プリントヘッドは、主走査方向に１列に配置されたＬＥＤアレイを備え、
　ＬＥＤは複数設けられ、各ＬＥＤは、１列に配置されライン内の各画素を構成し、
　３つのシフトレジスタ及び３段のシフトレジスタを含む回路がプリントヘッドに備えられた構成で、それぞれのシフトレジスタの各セルが各ＬＥＤに関して個別的なものであり、
　第１スキュー補正部及び第２スキュー補正部からなるスキュー補正部並びにホストインターフェース部、ビデオインターフェース部を有している制御部を備え、
　第２スキュー補正部は、プリントヘッドに対して接続され、
　第２スキュー補正部からのビデオ０信号、ビデオ１信号、ビデオ２信号は、それぞれ、３つのシフトレジスタに入力され、画素クロックをシフトクロックとしてライン方向にシフトされ、この３ラインのシフトレジスタの各セルの画像データ（ビデオ０信号、ビデオ１信号、ビデオ２信号）は、それぞれ、ライン同期信号により、３段のシフトレジスタにラッチされ、３段のシフトレジスタのビデオ０信号、ビデオ１信号、ビデオ２信号は、１／３ライン同期信号により、３つのシフトレジスタのシフト方向とは直交する方向に、３段のタイミングでシフトして、ＬＥＤアレイの各ＬＥＤに出力され、
　第１スキュー補正部は、画像メモリ（ＤＲＡＭ）内の画像データに対して、プリントヘッドの機械的なばらつきに対して１ライン単位で大まかなスキュー補正をし、次に、第２スキュー補正部は、第１スキュー補正部により補正されたデータに対して、１ラインより小さい１／３ライン単位でスキュー補正をし、画素どうしがなす画素ピッチの１個分以内へとライン内の各画素の直線性を改良し得、
　補正後のデータを用いて印字をすることにより、スキュー歪みは１ラインより小さい程度に軽減でき、
　１ライン単位のスキュー補正は、ＤＲＡＭ内のビットマップメモリ領域に記憶した画像データをメモリ内で処理することによりおこない、
　１／３ライン単位の補正回路とプリントヘッドとで、
ビデオデータまたは１ライン遅延されたビデオデータとが、ビデオ０信号、ビデオ１信号およびビデオ２信号としてプリントヘッドに出力され、
　たとえば、基準となるブラックのラインに対して、イエロー、マゼンタまたはシアンのプリントヘッドにより形成されたラインが傾いていて、それによりスキュー歪みが生じていたとすると、第１スキュー補正部は、１ラインの単位で補正し、第２スキュー補正部は、１／３ラインの単位で補正する
　回路。」
　
（３）原査定の拒絶の理由に引用された刊行物であって、本願の優先日前に頒布された特開平１１−２８６１３６号公報（以下「引用文献２」という。）には、以下の記載が図示とともにある。
  ア　「【００１１】
【課題を解決するための手段】（１）第１の発明に係る光記録ヘッド用位置補正回路は、
複数個の駆動回路を有する光記録ヘッド用位置補正回路に関する
【００１２】そして、
駆動回路のそれぞれが、印刷データを一時的に記憶するｎビット（ｎは自然数）の印刷データ記憶手段と、この印刷データ記憶手段に保持された印刷データをゲート制御信号に応じて並列に出力するｎビットのゲート手段と、このゲート回路から入力した印刷データに基づいてｎ個の発光素子を駆動するｎビットの駆動手段と、外部から入力した補正データに基づいて、ゲート制御信号を所定時間遅延させてゲート手段に出力する位置補正手段とを備える
　イ　「【００２０】第１の実施の形態
まず、この発明の第１の実施の形態に係る光記録ヘッドおよびその駆動回路について、図１〜図３を用いて説明する。
【００２１】図１は、この実施の形態に係る光記録ヘッド用位置補正回路の構成を概略的に示す回路図である。
【００２２】
この光記録ヘッドは、直列に接続されたｍ個の駆動回路１００−１，１００−２，・・・，１００−ｍを備えている（図１では駆動回路１００−１，１００−２のみを示している
【００２３】各駆動回路１００−１〜１００−ｍにおいて、シフトレジスタ回路１０１は、図示しないｎ段のレジスタを備えている。シフトレジスタ回路１０１は、クロック信号ＣＬＫのタイミングに従って、外部（または前段のシフトレジスタ回路１０１）から印刷データＤＡＴＡをシリアルに入力する。入力された印刷データは、シフトレジスタ回路１０１内の各レジスタからパラレルに出力される。
【００２４】ラッチ回路１０２は、図示しないｎ個のラッチを備えており、ロード信号ＬＯＡＤのタイミングに従って、シフトレジスタ回路１０１が出力するｎ個の印刷データをパラレルにラッチする。
【００２５】ゲート回路１０３は、図示しないｎ個のＡＮＤ素子を備えている。そして、これらのＡＮＤ素子の一方の入力端子はＡＮＤ素子１０９の出力信号（ゲート制御信号）を入力し、また、各ＡＮＤ素子の他方の入力端子はラッチ回路１０２の出力データを入力する。
【００２６】ドライバ回路１０４は、図示しないｎ個のドライバを備えている。これらのドライバは、入力端がゲート回路１０３を構成するＡＮＤ素子の出力端子に接続されており、出力端がＬＥＤ素子１０５−１〜１０５−ｎのいずれかに接続されている。このドライバ回路１０４は、各ＡＮＤ素子の出力がオン（例えばハイレベル）のときに、ＬＥＤアレイ１０５に設けられたＬＥＤ素子１０５−１〜１０５−ｎのいずれかに駆動電流を提供する。
【００２７】位置補正メモリ１０６は、クロック信号ＣＬＫのタイミングで位置補正データＰ（この実施の形態では２ビットとする）を取り込んで内部に記憶するとともに、記憶された位置補正データを出力する。
【００２８】
２進カウンタ回路１０７は、ストローブ信号ＳＴＢを外部から入力して、４個の信号ＳＴＢ１，ＳＴＢ２，ＳＴＢ３，ＳＴＢ４を出力する
【００２９】
一致回路１０８は、位置補正メモリ１０６が出力する位置補正データと２進カウンタ回路１０７の出力信号ＳＴＢ１，ＳＴＢ２，ＳＴＢ３，ＳＴＢ４とを入力する。そして、これらの信号の示す値が一致したときに、出力信号をオンにする
【００３０】
ＡＮＤ素子１０９は、一方の入力端から一致回路１０８の出力信号を入力し、他方の入力端からストローブ信号ＳＴＢを入力して、論理和値を出力する
【００３１】次に、図１に示した駆動回路１００−１〜１００−ｍの動作について、図２のタイミングチャートを用いて説明する。
【００３２】この駆動回路１００−１〜１００−ｍの位置補正メモリ１０６には、予め、２ビットの位置補正データが格納される。この実施の形態では、この補正データを以下のようにして作成する。
【００３３】まず、ＬＥＤアレイ１０５ごとに、位置ずれの大きさを任意の方法で測定し、この位置ずれの大きさΔＬを、画素１行分の長さＬを基準にして４段階に分類する。そして、この分類結果に応じ、表１に示したようにして、位置補正データの値を決定する。この位置補正データは、ＬＥＤアレイ１０５ごと（従って駆動回路ごと）に決定される。
【００３４】そして、このようにして決定された位置補正データを、各位置補正メモリ１０６に格納する。これにより、位置補正メモリ１０６は、この位置補正データを出力する。」
　ウ　「【００３６】続いて、シフトレジスタ回路１０１に、クロック信号ＣＬＫのタイミングに従って、ｎ×ｍ個の印刷データがシリアルに入力される（図２参照）。そして、ｎ×ｍ個の印刷データが各シフトレジスタ回路１０１に取り込まれると、ロード信号ＬＯＡＤ（クロックパルス）が各ラッチ回路１０２に入力される。これにより、各ラッチ回路１０２が、印刷データをパラレルにラッチする。
【００３７】次に、２進カウンタ回路１０７にストローブ信号ＳＴＢが一定周期で入力される。この周期は、ＬＥＤ素子１０５−１〜１０５−ｎが感光ドラムに静電潜像を書き込む際の画素１行分の書き込み周期の４分の１に設定される。これにより、図２に示したように、２進カウンタ回路１０７から、信号ＳＴＢ１，ＳＴＢ２，ＳＴＢ３，ＳＴＢ４がストローブ信号ＳＴＢと同周期で交互にオンする（すなわちハイレベルになる）。
【００３８】
一致回路１０８は、位置補正データと信号ＳＴＢ１〜ＳＴＢ４とを比較する。この実施の形態では、信号ＳＴＢ１がオンしている状態は位置補正データの「００」に、信号ＳＴＢ２がオンしている状態は位置補正データの「０１」に、信号ＳＴＢ３がオンしている状態は位置補正データの「１０」に、信号ＳＴＢ４がオンしている状態は位置補正データの「１１」に対応する。上述したように、例えば位置補正データの値が「１０」の場合、一致回路１０８は、信号ＳＴＢ３がオンのときに、出力信号Ｃをハイレベルにする。これにより、信号ＳＴＢ３がオンしている期間中、ＡＮＤ素子１０９の出力はハイレベルとなる。従って、この期間中、ゲート回路１０３の各ゲートが開き、ドライバ回路１０４によって各ＬＥＤ素子１０５−１〜１０５−ｎが駆動される。
　エ　「【００４３】ここで、上述したように、位置ずれが分類ａに属するＬＥＤアレイ１０５は、位置補正データが「００」となるので、２進カウンタ回路１０７の出力信号ＳＴＢ１（図２参照）に対応してオンする。この実施の形態の場合は、図３（Ｂ）に斜線で示したように、チップ番号１，２，３，１９，２０，２１のＬＥＤアレイ１０５が信号ＳＴＢ１のタイミングでオンする。
【００４４】次に、位置ずれが分類ｂに属するＬＥＤアレイ１０５は、位置補正データが「０１」となるので、２進カウンタ回路１０７の出力信号ＳＴＢ２（図２参照）に対応してオンする。この実施の形態の場合は、図３（Ｃ）に斜線で示したように、チップ番号４，５，１６，１７，１８，２２，２３，２４のＬＥＤアレイ１０５が信号ＳＴＢ２のタイミングでオンする。
【００４５】続いて、位置ずれが分類ｃに属するＬＥＤアレイ１０５は、位置補正データが「１０」となるので、２進カウンタ回路１０７の出力信号ＳＴＢ３（図２参照）に対応してオンする。この実施の形態の場合は、図３（Ｄ）に斜線で示したように、チップ番号６，７，８，９，１０，１４，１５，２５，２６のＬＥＤアレイ１０５が信号ＳＴＢ３のタイミングでオンする。
【００４６】最後に、位置ずれが分類ｄに属するＬＥＤアレイ１０５は、位置補正データが「１１」となるので、２進カウンタ回路１０７の出力信号ＳＴＢ４（図２参照）に対応してオンする。この実施の形態の場合は、図３（Ｅ）に斜線で示したように、チップ番号１１，１２，１３のＬＥＤアレイ１０５が信号ＳＴＢ４のタイミングでオンする。
【００４７】以上のような制御により、感光ドラム上に静電潜像として記録される画素の分布は、図３（Ｆ）に示したようになる。すなわち、
静電潜像の画素は、画素１行分の幅の４分の１以内のばらつきに抑えられる
　オ　図１及び上記イより、
駆動回路１００−１に外部から、ＤＡＴＡ、ＣＬＫ、ＬＯＡＤが入力され、それが駆動回路１００−２ないし駆動回路１００−ｍにも供給されていること
　
（４）上記（１）アないしオから、引用文献２には次の発明（以下「引用発明２」という。）が記載されていると認める。
　
　「駆動回路のそれぞれが、印刷データを一時的に記憶するｎビット（ｎは自然数）の印刷データ記憶手段と、この印刷データ記憶手段に保持された印刷データをゲート制御信号に応じて並列に出力するｎビットのゲート手段と、このゲート回路から入力した印刷データに基づいてｎ個の発光素子を駆動するｎビットの駆動手段と、外部から入力した補正データに基づいて、ゲート制御信号を所定時間遅延させてゲート手段に出力する位置補正手段とを備えた光記録ヘッド用位置補正回路の駆動回路において、
　駆動回路１００−１に外部から、ＤＡＴＡ、ＣＬＫ、ＬＯＡＤが入力され、それが駆動回路１００−２ないし駆動回路１００−ｍにも供給されており、
  ２進カウンタ回路１０７は、ストローブ信号ＳＴＢを外部から入力して、４個の信号ＳＴＢ１，ＳＴＢ２，ＳＴＢ３，ＳＴＢ４を出力し、
　一致回路１０８は、位置補正メモリ１０６が出力する位置補正データと２進カウンタ回路１０７の出力信号ＳＴＢ１，ＳＴＢ２，ＳＴＢ３，ＳＴＢ４とを入力する。そして、これらの信号の示す値が一致したときに、出力信号をオンにし、
  ＡＮＤ素子１０９は、一方の入力端から一致回路１０８の出力信号を入力し、他方の入力端からストローブ信号ＳＴＢを入力して、論理和値を出力し、
　一致回路１０８は、位置補正データと信号ＳＴＢ１〜ＳＴＢ４とを比較し、信号ＳＴＢ１がオンしている状態は位置補正データの「００」に、信号ＳＴＢ２がオンしている状態は位置補正データの「０１」に、信号ＳＴＢ３がオンしている状態は位置補正データの「１０」に、信号ＳＴＢ４がオンしている状態は位置補正データの「１１」に対応し、例えば位置補正データの値が「１０」の場合、一致回路１０８は、信号ＳＴＢ３がオンのときに、出力信号Ｃをハイレベルにして、信号ＳＴＢ３がオンしている期間中、ＡＮＤ素子１０９の出力はハイレベルとなり、この期間中、ゲート回路１０３の各ゲートが開き、ドライバ回路１０４によって各ＬＥＤ素子１０５−１〜１０５−ｎが駆動され、
　静電潜像の画素は、画素１行分の幅の４分の１以内のばらつきに抑えられる
　光記録ヘッド用位置補正回路の駆動回路。」
　
４　対比
　本願発明と引用発明１とを対比する。
（１）引用発明１の「ＬＥＤ」は、複数設けられていることから、本願発明の「複数のＬＥＤ素子」及び「直線状に配列された複数の素子」に相当する。
　
（２）「スキュー」とは、「傾斜、ゆがみ、曲がり」を意味する外来語であるから、引用発明１の「スキューの補正」は、本願発明の「撓みを補正する」ことに相当する。
　
（３）引用発明１の「３つのシフトレジスタ及び３段のシフトレジスタを含む回路」は、「プリントヘッドに備えられ」ており、「信号」を「ＬＥＤアレイの各ＬＥＤ」に出力していることから、本願発明の「前記複数のＬＥＤ素子の各々がそれぞれ関連するドライバサブアセンブリ」に相当する。
　
（４）上記（１）及び（３）より、引用発明１の「プリントヘッド」は、本願発明の「基板アセンブリ」と、「複数のＬＥＤ素子を備えた構成であるとともに、前記複数のＬＥＤ素子の各々がそれぞれ関連するドライバサブアセンブリを有しかつ前記複数のＬＥＤ素子の各々がライン内における各画素を構成している、第１の構成」として一致する。
　
（５）引用発明１の「第１スキュー補正部」は、１ライン単位で大まかなスキュー補正をし、次に、「第２スキュー補正部」は、第１スキュー補正部により補正されたデータに対して、１ラインより小さい１／３ライン単位でスキュー補正をしていることから、これらの「第１スキュー補正部及び第２スキュー補正部」は、ＬＥＤに関するデータを処理するための何らかの回路を備えていることは明らかである。
　また、「第２スキュー補正部」は、「プリントヘッド」に対して接続されている。
　そして、上記「データ」は、「画像データ」であることは明らかであるから、引用発明１の「第１スキュー補正部及び第２スキュー補正部からなるスキュー補正部並びにホストインターフェース部、ビデオインターフェース部を有している制御部」は、本願発明の「基板アセンブリに対して接続されているとともに、前記ＬＥＤ素子に関する像データを処理するための回路を備えているインターフェースボード」と、「第１の構成に対して接続されているとともに、前記ＬＥＤ素子に関する像データを処理するための回路を備えている、第２の構成」として一致する。
　
（６）引用発明１の「第１スキュー補正部」は、「制御部」に配置され、画像メモリ（ＤＲＡＭ）内の画像データに対して、プリントヘッドの機械的なばらつきに対して１ライン単位で大まかなスキュー補正をしている。
　また、引用発明１の「１ライン単位で大まかなスキュー補正」は、ＤＲＡＭ内のビットマップメモリ領域に記憶した画像データをメモリ内で処理することによりおこなわれているから、「画素を電子的に位置合わせする」ものということができる。
　してみれば、引用発明１の「第１スキュー補正部」は、画素どうしがなす画素ピッチの１個分以内へとライン内の各画素の直線性を改良し得ることから、本願発明の「インターフェースボード上に設置されるとともに、前記画素どうしがなす画素ピッチの１個分以内へと前記ライン内の前記各画素の直線性を改良し得るよう、前記画素を電子的に位置合わせする、粗調整撓み補正回路」と、「第２の構成に設置されるとともに、前記画素どうしがなす画素ピッチの１個分以内へと前記ライン内の前記各画素の直線性を改良し得るよう、前記画素を電子的に位置合わせする、粗調整撓み補正回路」として一致するということができる。
　
（７）引用発明１の「第２スキュー補正部」は、「第１スキュー補正部」により補正されたデータに対して、１ラインより小さい単位である１／３ライン単位でスキュー補正をし、プリントヘッドに対して接続され、引用発明１の「プリントヘッド」により「ＬＥＤアレイの各ＬＥＤに出力され」るものである。
　してみれば、引用発明１の「第２スキュー補正部」は、本願発明の「少なくとも部分的に前記基板アセンブリ上に配置されるとともに、前記複数のＬＥＤ素子に関して共通の第１回路と、各ＬＥＤ素子に関して個別的なものとされかつ１組をなす複数の遅延量の中から１つを選択するための第２回路と、を備えていて、前記画素ピッチの複数分の１だけ前記ライン内の前記各画素の直線性を改良し得る微調整撓み補正回路」と、「前記画素ピッチの複数分の１だけ前記ライン内の前記各画素の直線性を改良し得る微調整撓み補正回路」という点で一致する。
　
（８）上記（１）ないし（７）からみて、本願発明と引用発明１とは、
「直線状に配列された複数の素子の撓みを補正するための回路であって、
　複数のＬＥＤ素子を備えた第１の構成であるとともに、前記複数のＬＥＤ素子の各々がそれぞれ関連するドライバサブアセンブリを有しかつ前記複数のＬＥＤ素子の各々がライン内における各画素を構成しているような、第１の構成と、
　該第１の構成に対して接続されているとともに、前記ＬＥＤ素子に関する像データを処理するための回路を備えている、第２の構成と、
　該第２の構成に設置されるとともに、前記画素どうしがなす画素ピッチの１個分以内へと前記ライン内の前記各画素の直線性を改良し得るよう、前記画素を電子的に位置合わせする、粗調整撓み補正回路と、
　前記画素ピッチの複数分の１だけ前記ライン内の前記各画素の直線性を改良し得る微調整撓み補正回路と、
を具備することを特徴とする回路。」
の点で一致し、以下の点で相違している。
　
＜相違点１＞
　「第１の構成」について、本願発明は、「基板アセンブリ」であるのに対し、引用発明１は、「プリントヘッド」であり、「第２の構成」について、本願発明は、「インターフェースボード」であるのに対し、引用発明１は、「制御部」である点。
　また、「粗調整撓み補正回路」の設置された箇所について、本願発明は、「インターフェースボード上」であるのに対し、引用発明１は、「プリントヘッド」にはあるが、どのような箇所に設置されているか定かでなく、同様に「微調整撓み補正回路」の配置された箇所について、本願発明は、「すくなくとも部分的に前記基板アセンブリ上」であるのに対し、引用発明１は、「制御部及びプリントヘッド」にはあるが、どのような箇所に配置されているか定かでない点。
　
＜相違点２＞
　「微調整撓み補正回路」について、本願発明は、「少なくとも部分的に前記基板アセンブリ上に配置されるとともに、前記複数のＬＥＤ素子に関して共通の第１回路と、各ＬＥＤ素子に関して個別的なものとされかつ１組をなす複数の遅延量の中から１つを選択するための第２回路と、を備えていて、前記画素ピッチの複数分の１だけ前記ライン内の前記各画素の直線性を改良し得る」と特定されているのに対し、引用発明１は「前記画素ピッチの複数分の１だけ前記ライン内の前記各画素の直線性を改良し得る」ものではあるが、その範囲にとどまり、その余の特定を有していない点。　
　
５　判断
（１）相違点１について
　ＬＥＤのプリントヘッドを基板からなるものとすることは、優先日前において従来より周知（例：特開平１０−２２６１０２号公報、【００２８】及び図３等参照。（以下「周知技術１」という。））であり、引用発明１の「プリントヘッド」につき、そのように周知な「基板からなるプリントヘッド」とすることは、当業者が適宜なし得る程度のことである。
　ここで、基板からなるプリントヘッドの名称が「基板アセンブリ」であるか否かは、単に呼称の問題に過ぎず、技術的な相違点ではない。
　同様に、引用発明１の「制御部」は、ホストインターフェース部、ビデオインターフェース部を有しているから、インターフェース装置であるといえ、また、プリンタの制御部を回路基板のようなボード状とすることは、文献を挙げるまでもなく周知（以下「周知技術２」という。）であり、引用文献１のインターフェース装置である「制御部」につき、そのように周知な「回路基板のようなボード状としたインターフェース装置」とすることは、当業者が適宜なし得る程度のことである。
　また、回路基板のようなボード状としたインターフェース装置の名称が「インターフェースボード」であるか否かは単に呼称の問題に過ぎず、技術的な相違点ではない。
　そして、基板や基板のようなボード状のものに回路を形成する際には、基板や基板のようなボード状のものの上に回路を形成することは広く一般に知られている技術常識である。
　すなわち、引用文献１において、上記相違点１に係る構成を得ることは、周知技術１及び周知技術２から当業者が適宜なし得たことである。
　
（２）相違点２について
　引用文献２には、上記引用発明２が記載されており、この引用発明２の「４個の信号ＳＴＢ１，ＳＴＢ２，ＳＴＢ３，ＳＴＢ４」は、「位置補正データと信号ＳＴＢ１〜ＳＴＢ４とを比較し、信号ＳＴＢ１がオンしている状態は位置補正データの「００」に、信号ＳＴＢ２がオンしている状態は位置補正データの「０１」に、信号ＳＴＢ３がオンしている状態は位置補正データの「１０」に、信号ＳＴＢ４がオンしている状態は位置補正データの「１１」に対応し、例えば位置補正データの値が「１０」の場合、一致回路１０８は、信号ＳＴＢ３がオンのときに、出力信号Ｃをハイレベルにして、信号ＳＴＢ３がオンしている期間中、ＡＮＤ素子１０９の出力はハイレベルとなり、この期間中、ゲート回路１０３の各ゲートが開き、ドライバ回路１０４によって各ＬＥＤ素子１０５−１〜１０５−ｎが駆動され」るように用いられる。
　すなわち、引用発明２の「駆動回路１００−１ないし駆動回路１００−ｍ」は、「４個の信号ＳＴＢ１，ＳＴＢ２，ＳＴＢ３，ＳＴＢ４」のタイミングによりゲート制御信号を所定時間遅延させて、画素１行分の幅の４分の１以内のばらつきに抑えるものということができる。
　したがって、引用発明２の「４個の信号ＳＴＢ１，ＳＴＢ２，ＳＴＢ３，ＳＴＢ４」は１組をなしており、ゲート制御信号を所定時間遅延させる遅延の時間に対応する一種の遅延量であるといえる。
　また、引用発明２の「駆動回路１００−１ないし駆動回路１００−ｍ」は、「４個の信号ＳＴＢ１，ＳＴＢ２，ＳＴＢ３，ＳＴＢ４」から一つの信号を選択しているから、「複数の遅延量の中から１つを選択する」ものでもある。
　そして、引用発明２の駆動回路１００−１に外部からＤＡＴＡ、ＣＬＫ、ＬＯＡＤを入力するものは、信号を入力する構造である以上、何らかの回路（以下「外部回路」という。）を有し、その「外部回路」は、複数の「駆動回路１００−１ないし駆動回路１００−ｍ」に関して共通の回路であるということができる。
　また、「駆動回路１００−１ないし駆動回路１００−ｍ」は、各駆動回路（駆動回路１００−１ないし駆動回路１００−ｍ）に関して個別なものであることは当然である。
　したがって、引用発明２は、「外部回路」と「駆動回路１００−１ないし駆動回路１００−ｍ」を備えているということができる。
　引用発明１の「第２スキュー補正部」は、「第１スキュー補正部により補正されたデータに対して、１ラインより小さい１／３ライン単位でスキュー補正」するものであり、引用発明１は、「各ＬＥＤ」が「ライン内の各画素を構成し」、「ライン内の各画素の直線性を改良」するためのものであるから、引用発明１の「第２スキュー補正部」は、各ＬＥＤ毎に補正するものということができる。
　一方、引用発明２は、構造上、「駆動回路１００−１ないし駆動回路１００−ｍ」のそれぞれの単位でゲート制御信号を所定時間遅延させて、補正するものである。
　したがって、引用発明１の「第２スキュー補正部」と、引用発明２の「光記録ヘッド用位置補正回路の駆動回路」とは、補正対象が異なるものではあるが、共に画素ピッチの１個分（画素１行分の幅）以内にばらつきを抑えるための回路として、共通の技術分野及び課題を有しているから、引用発明１において「画素ピッチの１個分（画素１行分の幅）以内にばらつきを抑えるための回路」である「微調整撓み補正回路」の各ＬＥＤの補正に、引用発明２の「光記録ヘッド用位置補正回路の駆動回路」の補正構造を採用して、上記相違点２に係る構成となすことは、当業者が容易に想到し得るものである。
　その際、引用発明２の「光記録ヘッド用位置補正回路の駆動回路」の補正対象を各ＬＥＤとすれば、当然、「外部回路」は、各ＬＥＤ共通の回路となり、「駆動回路１００−１ないし駆動回路１００−ｍ」は、各ＬＥＤに関して個別的なものとされるといえる。
　さらに、「光記録ヘッド用位置補正回路の駆動回路」の回路構造をプリントヘッドを含むいずれの箇所に設けるかは、分離するか一体とするかを含め、当業者が適宜選択しうる事項にすぎない。
　
（３）効果について
　本願発明の奏する効果は、引用発明１の奏する効果、引用発明２の奏する効果、周知技術１及び周知技術２の奏する効果から当業者が予測できた程度のものである。
　
（４）まとめ
　以上の検討によれば、本願発明は、当業者が引用文献１に記載された発明、引用文献２に記載された発明、周知技術１及び周知技術２に基づいて容易に発明することができたものである。
　
６　むすび
　以上のとおり、本願発明は、当業者が引用文献１に記載された発明、引用文献２に記載された発明、周知技術１及び周知技術２に基づいて容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。