【事件の表示】
　平成　９年特許願第１４８３１８号「薄膜トランジスタの製造方法」拒絶査定不服審判事件〔平成１０年　４月１０日出願公開、特開平１０−　９３１０２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成９年６月５日（パリ条約に基づく優先権主張　１９９６年７月２日、大韓民国）の出願であって、平成１８年１１月２１日付けで手続補正がなされ、平成２０年３月１３日付けで拒絶査定がなされ、それに対して同年６月１７日に拒絶査定不服審判が請求されるとともに、同年７月１７日付けで手続補正がなされ、その後、平成２２年４月５日付けで審尋がなされ、同年７月２３日に回答書が提出されたものである。
　
第２　補正の却下の決定
［補正の却下の決定の結論］
　平成２０年７月１７日付けの手続補正を却下する。
　
［理由］
１．本件補正の内容
　平成２０年７月１７日付けの手続補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜５を、補正後の特許請求の範囲の請求項１〜５と補正するものであって、補正前後の特許請求の範囲は、以下のとおりである。
　(補正前）
「【請求項１】
　透明な絶縁基板上の所定部分にゲート電極を形成する第１の工程と、
　前記絶縁基板及びゲート電極上に絶縁膜を形成する第２の工程と、
　前記ゲート電極と対応する位置の前記絶縁膜上に第１の半導体層を形成する第３の工程と、
　前記絶縁膜と前記第１の半導体層上に第２の半導体層を形成するとともに、前記第２の半導体層上に不純物が高濃度でドーピングされた接触層を形成し、前記接触層上に導電性金属層を形成する第４の工程と、
　前記導電性金属層をパターニングしてソース電極及びドレイン電極を形成した後、前記接触層と前記第２の半導体層を除去して、前記第１の半導体層と前記絶縁膜を露出させる第５の工程と、
　前記絶縁膜、前記第１の半導体層、前記ソース電極及びドレイン電極を覆うようにパッシベーション層を形成する第６の工程と、
　前記パッシベーション層にソース電極またはドレイン電極の所定部分が露出されるようにコンタクトホールを形成する第７の工程と、
　前記パッシベーション層上にコンタクトホールを通じて前記ソース電極又はドレイン電極と電気的に連結される画素電極を形成する第８の工程と、
　を備え、
　前記第４の工程は、同一チャンバ内で第２の半導体層と接触層を連続形成する工程であることを特徴とする薄膜トランジスタの製造方法。
【請求項２】
　請求項１記載の薄膜トランジスタの製造方法において、上記第５の工程は、前記導電性金属層をパターニングして前記ソース電極及びドレイン電極を形成した後、前記ソース電極及びドレイン電極をマスクとして前記接触層と前記第２の半導体層を除去して、第１の半導体層と前記絶縁膜を露出させる工程であることを特徴とする薄膜トランジスタの製造方法。
【請求項３】
　請求項１又は２記載の薄膜トランジスタの製造方法において、上記第４の工程は、同一チャンバ内で第２の半導体層と接触層を連続形成する工程であることを特徴とする薄膜トランジスタの製造方法。
【請求項４】
　前記第１の半導体層を不純物のドーピングされていない非晶質シリコンから形成することを特徴とする請求項１乃至３のうち何れか記載の薄膜トランジスタの製造方法。
【請求項５】
　前記第３の工程は、前記絶縁膜上に非晶質シリコンを形成する工程と、前記非晶質シリコン上にフォトレジストを塗布してから前記ゲート電極をマスクとして背面露光及び現像する工程と、前記フォトレジストをマスクとして非晶質シリコンの露出された部分を前記絶縁膜が露出されるようにエッチングして除去する工程と、を備えることを特徴とする請求項１乃至４のうち何れか記載の薄膜トランジスタ製造方法。」
　　
　(補正後）
「【請求項１】
　透明な絶縁基板上の所定部分にゲート電極を形成する第１の工程と、
　前記絶縁基板及びゲート電極上に絶縁膜を形成する第２の工程と、
　前記ゲート電極と対応する位置の前記絶縁膜上にチャネルとして用いられる第１の半導体層を形成する第３の工程と、
　前記絶縁膜と前記第１の半導体層上に第２の半導体層を形成するとともに、前記第２の半導体層上に不純物が高濃度でドーピングされた接触層を形成し、前記接触層上に導電性金属層を形成する第４の工程と、
　前記導電性金属層をパターニングしてソース電極及びドレイン電極を形成した後、前記接触層と前記第２の半導体層を除去して、前記第１の半導体層と前記絶縁膜を露出させる第５の工程と、
　前記絶縁膜、前記第１の半導体層、前記ソース電極及びドレイン電極を覆うようにパッシベーション層を形成する第６の工程と、
　前記パッシベーション層にソース電極またはドレイン電極の所定部分が露出されるようにウェットエッチングによりコンタクトホールを形成する第７の工程と、
　前記パッシベーション層上にコンタクトホールを通じて前記ソース電極又はドレイン電極と電気的に連結される画素電極を形成する第８の工程と、
　を備え、
　前記第４の工程は、同一チャンバ内で第２の半導体層と接触層を連続形成する工程であり、前記第２の半導体層の厚さは１５００〜２０００Åであり、
　前記第１の半導体層は、前記絶縁層と接触した前記ゲート電極と同じ面積を有し、
　前記第２の半導体層は、前記第１の半導体層及び前記絶縁層上に配置され、
　前記ソース電極及び前記ドレイン電極は、前記接触層と直接接触する
ことを特徴とする薄膜トランジスタの製造方法。
【請求項２】
　請求項１記載の薄膜トランジスタの製造方法において、上記第５の工程は、前記導電性金属層をパターニングして前記ソース電極及びドレイン電極を形成した後、前記ソース電極及びドレイン電極をマスクとして前記オーム接触層と前記第２の半導体層を除去して、第１の半導体層と前記絶縁膜を露出させる工程であることを特徴とする薄膜トランジスタの製造方法。
【請求項３】
　請求項１又は２記載の薄膜トランジスタの製造方法において、上記第４の工程は、同一チャンバ内で第２の半導体層とオーム接触層を連続形成する工程であることを特徴とする薄膜トランジスタの製造方法。
【請求項４】
　前記第１の半導体層を不純物のドーピングされていない非晶質シリコンから形成することを特徴とする請求項１乃至３のうち何れか記載の薄膜トランジスタの製造方法。
【請求項５】
　前記第３の工程は、前記絶縁膜上に非晶質シリコンを形成する工程と、前記非晶質シリコン上にフォトレジストを塗布してから前記ゲート電極をマスクとして背面露光及び現像する工程と、前記フォトレジストをマスクとして非晶質シリコンの露出された部分を前記絶縁膜が露出されるようにエッチングして除去する工程と、を備えることを特徴とする請求項１乃至４のうち何れか記載の薄膜トランジスタ製造方法。」
　
２．補正事項の整理
　本件補正のうち、特許請求の範囲についての補正事項を整理すると、以下のとおりである。
　
　（補正事項１）
　補正前の請求項１の「絶縁膜上に第１の半導体層を形成する」を、補正後の請求項１の「絶縁膜上にチャネルとして用いられる第１の半導体層を形成する」と補正すること。
　（補正事項２）
　補正前の請求項１の「コンタクトホールを形成する」を、補正後の請求項１の「ウェットエッチングによりコンタクトホールを形成する」と補正すること。
　（補正事項３）
　補正前の請求項１の「前記第４の工程は、同一チャンバ内で第２の半導体層とオーム接触層を連続形成する工程である」を、補正後の請求項１の「前記第４の工程は、同一チャンバ内で第２の半導体層とオーム接触層を連続形成する工程であり、前記第２の半導体層の厚さは１５００〜２０００Åであり、　前記第１の半導体層は、前記絶縁層と接触した前記ゲート電極と同じ面積を有し、　前記第２の半導体層は、前記第１の半導体層及び前記絶縁層上に配置され、　前記ソース電極及び前記ドレイン電極は、前記オーム接触層と直接接触する」と補正すること。
　
３．新規事項の追加の有無、及び補正の目的の適否について
　
（１）新規事項の追加の有無について　
　
（１−１）補正事項１について　
　補正後の請求項１の「チャネルとして用いられる第１の半導体層」は本願の願書に最初に添付した明細書に「チャネルとして用いられる第１の半導体層３７」（００２１，００３０段落）と記載されているから、本件補正は本願の願書に最初に添付した明細書及び図面（以下「当初明細書等」という。）のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　
（１−２）補正事項２について
　補正後の請求項１の「ウェットエッチングによりコンタクトホールを形成する」ことについて検討する。
　 当初明細書等に「ウェットエッチング」については、「導電性金属層をウェットエッチングすることによりソース電極４３及びドレイン電極４５を形成する」（００２６段落）という記載があるが、ソース電極、ドレイン電極の形成に関する記載で、コンタクトホールに関するものではない。
　 また、「コンタクトホール４９」に関しては、「この次、ドレイン電極４５の所定部分が露出されるように、パッシベーション４７を除去してコンタクトホール４９を形成する。」（００２９段落）という記載があり、「除去」するとしか記載されておらず、「ウェットエッチング」によるものかどうか明確ではない。
　したがって、「ウェットエッチングによりコンタクトホールを形成する」ことについては、当初明細書等に記載されておらず、かつ、それらの記載から自明な事項とも認められない。
　よって、補正前の請求項１の「コンタクトホールを形成する」を、補正後の請求項１の「ウェットエッチングによりコンタクトホールを形成する」と補正することは、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入するものであるから、当初明細書等に記載された事項の範囲内においてされたものではない。
　以上のとおりであるから、補正前の請求項１についての補正を含む本件補正は、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項（以下、単に「特許法第１７条の２第３項」という。）に規定する要件を満たしていない。
　
（１−３）補正事項３について
　補正後の請求項１の「第２の半導体層の厚さは１５００〜２０００Å」
　は当初明細書に「不純物がドーピングされていない厚さ１５００〜２０００Å程度の非晶質シリコン」（００２２段落）と記載されている。
　また、「第１の半導体層は、絶縁層と接触した前記ゲート電極と同じ面積を有」することは、当初明細書に「ゲート電極３３をマスクとしてフォトレジスト３８を背面露光及び現像して、絶縁膜３５上においてゲート電極３３と対応する部分にのみフォトレジスト３８を残す。次に、前記残留するフォトレジスト３８をマスクとして、チャネルとして用いられる第１の半導体層３７を、前記絶縁膜３５が露出されるようにドライエッチングして除去する。」（００２１段落）と記載されており、ゲート電極をマスクとして背面露光することからして、当然現像されて残るゲート電極に対応するフォトレジストは、ゲート電極と同じ面積を有すると考えられ、パターンニングされたフォトレジストをマスクとして形成した第１の半導体層もゲート電極と同じ面積を有することは自明である。
　また、「第２の半導体層は、第１の半導体層及び前記絶縁層上に配置」することは、 当初明細書に「絶縁膜３５と第１の半導体層３７上に、不純物がドーピングされていない厚さ１５００〜２０００Å程度の非晶質シリコンと、燐(Ｐ)、砒素（Ａｓ）などのＮ型不純物の高濃度にドーピングされている厚さ５００〜１０００Å程度の非晶質シリコンとを連続的に蒸着して、第２の半導体層３９とオーム接触層４１を形成する。」（００２２段落）と記載されており、「絶縁膜３５と第１の半導体層３７上に、不純物がドーピングされていない」「非晶質シリコン」が「形成」されており、この「非晶質シリコン」が「第２半導体層３９」に相当しているから、「第２半導体層」は、「第１の半導体層及び前記絶縁層上に配置」されていることが記載されていると認められる。
　また、「ソース電極及びドレイン電極は、前記オーム接触層と直接接触する」ことは、当初明細書に「ソース、ドレイン電極を形成するため、オーム接触層４１上にアルミニウム(Ａｌ)またはクロム(Ｃｒ)などの導電性金属層を２０００〜３０００Å程度の厚さに蒸着する。」（００２５段落）と記載されており、各電極がオーム接触層上に蒸着により形成されていることから、当然、ソース電極、ドレイン電極はオーム接触層と直接接触していることが記載されていると認められる。　以上のとおりであるから、本件補正は当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　
（２）補正の目的の適否について
　上記（１）において検討したとおり、本件補正は特許法第１７条の２第３項に規定する要件を満たしていないが、仮に本件補正が当該要件を満たすとみなした場合において、本件補正の目的の適否について予備的に検討する。
　
（２−１）補正事項１について
　この補正は、補正前の請求項１の「第１の半導体層」に対して、「チャネルとして用いられる」という半導体層の用途に関する技術的限定を加えるものであるから、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（２−２）補正事項２について　
　この補正は、補正前の請求項１の「コンタクトホール」の「形成」を、「ウェットエッチングにより」行うという技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（２−３）補正事項３について
　この補正は、補正前の請求項１の「第２の半導体層」に対して、「１５００〜２０００Å」と「厚さ」を限定するとともに、「第１の半導体層」に対して、「前記絶縁層と接触した前記ゲート電極と同じ面積を有」するというサイズに関して技術的に限定し、「第２の半導体層」に対して、「第１の半導体層及び前記絶縁層上に配置」されるとそれぞれに対する位置関係を限定し、「ソース電極」及び「ドレイン電極」に対して、「オーム接触層と直接接触する」という接続関係についての技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。　
　
（３）小括
　以上検討したとおり、補正事項２を含む本件補正は特許法第１７条の２第３項に規定する要件を満たしていない。
　
（４）さらなる検討の前提
　上記（３）において検討したとおり、本件補正は特許法第１７条の２第３項に規定する要件を満たしていないが、仮に、本件補正が当該要件を満たすものとみなした場合においては、本件補正のうちの請求項１についての補正は特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものであると認められるから、補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、一応検討する。
　
４．独立特許要件について
　
（１）補正後の発明
　本件補正による補正後の請求項１〜５に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜５に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される、以下のとおりのものである。
「【請求項１】
　透明な絶縁基板上の所定部分にゲート電極を形成する第１の工程と、
　前記絶縁基板及びゲート電極上に絶縁膜を形成する第２の工程と、
　前記ゲート電極と対応する位置の前記絶縁膜上にチャネルとして用いられる第１の半導体層を形成する第３の工程と、
　前記絶縁膜と前記第１の半導体層上に第２の半導体層を形成するとともに、前記第２の半導体層上に不純物が高濃度でドーピングされたオーム接触層を形成し、前記オーム接触層上に導電性金属層を形成する第４の工程と、
　前記導電性金属層をパターニングしてソース電極及びドレイン電極を形成した後、前記オーム接触層と前記第２の半導体層を除去して、前記第１の半導体層と前記絶縁膜を露出させる第５の工程と、
　前記絶縁膜、前記第１の半導体層、前記ソース電極及びドレイン電極を覆うようにパッシベーション層を形成する第６の工程と、
　前記パッシベーション層にソース電極またはドレイン電極の所定部分が露出されるようにウェットエッチングによりコンタクトホールを形成する第７の工程と、
　前記パッシベーション層上にコンタクトホールを通じて前記ソース電極又はドレイン電極と電気的に連結される画素電極を形成する第８の工程と、
　を備え、
　前記第４の工程は、同一チャンバ内で第２の半導体層とオーム接触層を連続形成する工程であり、前記第２の半導体層の厚さは１５００〜２０００Åであり、
　前記第１の半導体層は、前記絶縁層と接触した前記ゲート電極と同じ面積を有し、
　前記第２の半導体層は、前記第１の半導体層及び前記絶縁層上に配置され、
　前記ソース電極及び前記ドレイン電極は、前記オーム接触層と直接接触する
ことを特徴とする薄膜トランジスタの製造方法。」
　　
（２）引用例に記載された発明
（２−１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された特開平５−２１８０８３公報（以下「引用例１」という。）には、「薄膜トランジスタの製造方法」に関して、図１〜７とともに以下の記載がある（なお、下線は当合議体にて付加したものである。以下同様。）。
　
ア．「【０００９】
　　【実施例】
　以下、図１ないし図７を参照して、本発明の具体的な一実施例を詳細に説明する。　図１に示すように、
絶縁性の透明基板としてのガラス基板11
金属層例えばアルミニウムＡｌを熱蒸着法
アルミニウムＡｌをパターンニングして、所定の長さを有するゲート電極12を形成する。
　金属蒸着方法以外の方法としてＥ- beam蒸着法またはスパッタリング[sputtering]法を使用することもある。
【００１０】　そして、図２に表すように、
露出されたゲート電極12，ガラス基板11上にゲート電極12を絶縁するための絶縁層として非晶質シリコン（a-Ｓi Ｎ: Ｈ）13をPECVD[プラズマ増強蒸着　Plasma Enhanced Vapour Deposition]方法またはCVD スパッタリング法により500 Ａ〜200 Ａの厚さで蒸着する
a-Ｓi Ｎ: Ｈ・13上にチャンネルを形成するための半導体層
非晶質シリコンa-Ｓi : Ｈ・14を蒸着する。
非晶質シリコンa-Ｓi : Ｈ・14上にホトレジスト[Photo resist 光硬化性樹脂]15 をバック基板露出[back substrate exposure] させて、ホトレジスト・パターン15a を形成する。
【００１１】　
ホトレジスト・パターン15b を刻食用マスク[etch mask] として非晶質シリコンa-Ｓi : Ｈ・14を反応性イオンエッチング
刻食[etch]してチャンネル層としてa-Ｓi : Ｈパターン・14a を形成した後、ホトレジスト・パターン15a を除去する。
　反応性イオンエッチング用ガスとしてＣＦ4 + Ｏ2 ，Ｃ Cl 2 Ｆ2 + Ｏ2 ，ＳＦ6 + Ｏ2 ，Ｃ Cl 4 + Ｏ2 等が使用される。この時、ホトレジスト・パターン15a の幅は、ゲート電極12の長さにほとんど近似値を有するようにするのが望ましい。
【００１２】　そして、
図４に示すように、a-Ｓi : Ｈパターン・14a およびa-Ｓi Ｎ: Ｈ・13の露出された表面上に高濃度のＮ型（Ｎ
+
 型）の不純物イオンが添加されたＮ
+
 型の非晶質シリコン（Ｎ
+
 a-Ｓi : Ｈ) ・16をPECVD ，ホト[photo]CUD，LPCVD を用いて200 Ａ〜1000Ａの厚さで蒸着する。
このＮ
+
 a-Ｓi : Ｈ・16は、半導体層であるa-Ｓi : Ｈ・14a と、それ以後に形成される金属のソース電極とドレーン電極との接合抵抗を最小にするための・コンダクト[Ohm contact] 層によりソース電極とドレーン電極とa-Ｓi:Ｈ・14との間の接触電位差は一定となる。
【００１３】　それから、図５に表すように、
ソース電極／ドレーン電極を形成するための金属として、例えばアルミニウムＡｌをCVD 法により1000オングストロン〜１μm の厚さで蒸着する。
【００１４】　ついで、
Ａｌ層にフォト(photo) 工程，ドライ・エッチ(dry etch)工程を施行してＡｌ層の中の、ゲート電極12の上層に該当する部分および両側縁(edge)部分を除去して、ソース電極17a,ドレーン電極17b を形成する。
【００１５】　さらに、図６に示すように、
ソース電極17a およびドレーン電極17b を、エッチ・マスクとして、Ｎ
+
 a-Ｓi:Ｈ・16をＲＩＥまたはプラズマ・エッチ(Plasma etch) してa-Ｓi : Ｈパターン(pattern) ・14a の表面上にスルー・ホール(through hole)を形成し、その両側縁の不必要な部分を除去する。そうして、図７に表すように、保護用として全ての表面上に渡って絶縁層19を形成する。
　以上を総合すると、引用例１には、以下の発明（以下「引用例１発明」という。）が記載されているものと認められる。
　
　「絶縁性の透明基板としてのガラス基板11を設けた後、金属層を熱蒸着法により蒸着し、パターンニングして、所定の長さを有するゲート電極12を形成し、
　前記ゲート電極12、前記ガラス基板11上に前記ゲート電極12を絶縁するための絶縁層としてのa-ＳiＮ：Ｈ・13を蒸着し、
　前記a-ＳｉＮ：Ｈ・13上にチャンネル層としてa-Ｓi : Ｈパターン・14a を形成し、
　前記a-Ｓi : Ｈパターン・14a及び前記a-ＳiＮ：Ｈ・13の露出された表面上に高濃度のＮ型（Ｎ＋型）の不純物イオンが添加されたＮ＋型の非晶質シリコン（Ｎ+ a-Ｓi : Ｈ)・16によりオーム・コンタクト層を形成し、ソース／ドレーン電極を形成するための金属としてＡｌを蒸着し、
　Ａｌ層にフォト工程，ドライ・エッチ工程を施行して前記Ａｌの中の、前記ゲート電極12の上層に該当する部分および両側縁部分を除去して、ソース電極17a,ドレーン電極17b を形成し、前記ソース電極17a及び前記ドレーン電極17b をエッチマスクとして、前記Ｎ+ a-Ｓi : Ｈ・16をＲＩＥまたはプラズマ・エッチして、 a-Ｓi : Ｈパターン・14aの表面上にスルー・ホールを形成し、その両側縁の不必要な部分を除去し、
　保護用としてすべての表面上に渡って絶縁層を形成する
　ことを特徴とする薄膜トランジスタの製造方法。」
　
（２）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された特開平３−１４１６４７公報（以下「引用例２」という。）には、「薄膜トランジスタの製造方法」に関して、図１〜２とともに以下の記載がある。
　
ア．「［産業上の利用分野］
　本発明は逆スタガー型の薄膜トランジスタおよびその製造方法に関するものである。」
　
イ．「〔実施例〕
以下、本発明の一実施例を第１図および第２図を参照して説明する。
　第１図は本実施例の
薄膜トランジスタの断面
ガラス等からなる絶縁性基板であり、この基板１１上には、ゲート電極１２と、このゲート電極１２を覆うゲート絶縁膜（窒化シリコン膜）１３が形成されている。上記ゲート絶縁膜１３の上には、前記ゲート電極１２に対向させて、ｉ型アモルファスシリコン（ｉ−ａ−Ｓｉ）からなるｉ型半導体層１４が形成されており、このｉ型半導体層１４のチャンネル領域
前記ｉ型半導体層１４
上には、前記ｉ型半導体層１４と同じｉ型アモルファスシリコン（ｉ−ａ−Ｓｉ）の薄膜からなるコンタクト用ｉ型半導体層１４ａが形成されている
上記コンタクト用ｉ型半導体層１４ａの上に、ｎ型アモルファスシリコン（ｎ
＋
−ａ−Ｓｉ）からなるｎ型半導体層１５を介して形成されている。
　第２図は上記薄膜トランジスタの製造方法を工程順に示したのもで、上記薄膜トランジスタは次のようにして製造される。
　まず、第２図（ａ）に示すように、基板１１上にクロム（Ｃｒ）等の導電性金属膜を堆積させ、この金属膜をパターニングする方法でゲート電極１２を形成した後、その上に基板１１全面にわたって窒化シリコンとｉ型アモルファスシリコンとをプラズマＣＶＤ法等により連続して堆積させて、ゲート絶縁膜１３とｉ型半導体層１４とを積層形成し、さらに前記ｉ型半導体層１４のチャンネル領域の上に、ブロッキング絶縁膜１８を形成する。なお、このブロッキング絶縁膜１８は、ｉ型半導体層１４の堆積に連続して窒化シリコン等をプラズマＣＶＤ法等により堆積させ、この堆積膜をパターニングして形成する。
　次に、弗酸等による洗浄処理を行ない、上記ｉ型半導体層１４の表面に生成した自然酸化膜を除去する。
　この後、第２図（ｂ）に示すように、ｉ型半導体層１４およびブロッキング絶縁膜１８の上に、その全面にわたって、
ｉ型アモルファスシリコンとｎ型アモルファスシリコンとをプラズマＣＶＤ法等により連続して堆積させ、コンタクト用ｉ型半導体層１４ａとｎ型半導体層１５とを積層形成するとともに、次いで前記ｎ型半導体層１５の上に、クロム等のソース、ドレイン電極用金属膜２０をスパッタリング法等により堆積させる。
　この後は、第２図（ｃ）に示すように、上記ソース、ドレイン電極用金属膜２０とｎ型半導体層１５とコンタクト用ｉ型半導体層１４ａとを順次ソース電極１６およびドレイン電極１７の形状にパターニングし、さらにｉ型半導体層１４をトランジスタの素子形状にパターニングして薄膜トランジスタを完成する。
　しかして、上記実施例の薄膜トランジスタにおいては、ｉ型半導体層１４およびこのｉ型半導体層１４のチャンネル領域の上に形成されたブロッキング絶縁膜１８の上にコンタクト用ｉ型半導体層１４ａを形成し、このコンタクト用ｉ型半導体層１４ａの上にｎ型半導体層１５を積層形成することにより、上記ｎ型半導体層１５をコンタクト用ｉ型半導体層１４ａを介してｉ型半導体層１４に接合しているから、ｉ型半導体層１４に対するｎ型半導体層１５の密着性、を良くすることができる。
　すなわち、上記ｉ型半導体層１４と、その上にブロッキング絶縁膜１８を形成した後に堆積されるコンタクト用ｉ型半導体層１４ａとは同じｉ型アモルファスシリコンからなるものであるため、上記ｉ型半導体層１４とコンタクト用ｉ型半導体層１４ａとは非連続で堆積されたものであっても密着性は良い。また、ブロッキング絶縁膜１８の形成後に堆積される上記コンタクト用ｉ型半導体層１４ａとその上に形成するｎ型半導体層１５とは上述した製造方法のように連続して堆積させることができるから、コンタクト用ｉ型半導体層１４ａとｎ型半導体層１５との密着性も良くすることができる。
　したがって、上記薄膜トランジスタによれば、ｉ型半導体層１４のチャンネル領域の上にブロッキング絶縁膜１８を形成したものでありながら、ｉ型半導体層１４とｎ型半導体層１５との密着性を良くし、ｎ型半導体層１５の膜剥がれをなくして、信頼性を向上させることができる。
　また、上記実施例の薄膜トランジスタの製造方法によれば、ｉ型半導体層１４のチャンネル領域上にブロッキング絶縁膜１８を形成した後、前記ｎ型半導体層１４およびブロッキング絶縁膜１８の上に、コンタクト用ｉ型半導体層１４ａとｎ型半導体層１５とを連続して堆積させているから、ｎ型半導体層１４とｎ型半導体層１５との密着性を良くしてｎ型半導体層１５の膜剥がれをなくした上記薄膜トランジスタを製造することができる。
　なお、上記実施例では、ｉ型半導体層１４のトランジスタ素子形状へのパターニングを、ソース，ドレイン電極１６．１７の形成後に行なっているが、このｉ型半導体層１４のパターニングは、ブロッキング絶縁膜１８の形成後またはその形成前に行なってもよい。」（公報第３頁左下欄２行〜第４頁右下欄５行）
　以上を総合すると、引用例２には、以下の発明（以下「引用例２発明」という。）が記載されているものと認められる。
　「絶縁性基板１１上にゲート電極１２とそれを覆うゲート絶縁膜１３が形成されて、前記ゲート電極１２に対向させてチャンネル領域のｉ型半導体層１４が形成され、その上にコンタクト用ｉ型半導体層１４ａ、その上にｎ型半導体層１５をプラズマＣＶＤ法により連続形成するとともに、ソース、ドレイン電極用金属膜２０を堆積し、前記ソース、ドレイン電極用金属膜２０、前記ｎ型半導体層１５、前記コンタクト用ｉ型半導体層１４ａを順次ソース電極、ドレイン電極の形状のパターンニングする薄膜トランジスタの製造方法。」
　
（３）対比
　以下に、補正発明と引用例１発明とを対比する。
　引用例１発明の「絶縁性の透明基板としてのガラス基板11」は、補正発明の「透明な絶縁基板」に相当し、引用例１発明の「金属層を熱蒸着法により蒸着し、パターンニングして、所定の長さを有するゲート電極12を形成」することは、補正発明の「所定の部分にゲート電極を形成する」ことに相当する。
　したがって、引用例１発明の「絶縁性の透明基板としてのガラス基板11を設けた後、金属層を熱蒸着法により蒸着し、パターンニングして、所定の長さを有するゲート電極12を形成」する工程は、補正発明の「透明な絶縁基板上の所定部分にゲート電極を形成する第１の工程」に相当する。
　また、引用例１発明の「蒸着」することは、種々ある成膜方法すなわち膜の形成方法の１つであるから、補正発明の「形成」することに相当する。
したがって、引用例１発明の「前記ゲート電極12、前記ガラス基板11上に前記ゲート電極12を絶縁するための絶縁層としてのa-ＳiＮ：Ｈ・13を蒸着」する工程は、補正発明の「絶縁基板及びゲート電極上に絶縁膜を形成する第２の工程」に相当する。
　また、引用例１発明の「前記a-ＳｉＮ：Ｈ・13上にチャンネル層としてa-Ｓi : Ｈパターン・14a を形成」することは、補正発明の「ゲート電極と対応する位置の前記絶縁膜上にチャネルとして用いられる第１の半導体層を形成する第３の工程」に相当する。
　さらに、引用例１発明の「前記a-ＳｉＮ：Ｈ・13上にチャンネル層としてa-Ｓi : Ｈパターン・14a を形成」する工程では、「非晶質シリコンa-Ｓi : Ｈ・14上にホトレジスト15 をバック基板露出させて、ホトレジスト・パターン15a を形成」しており、補正発明も背面露光にてフォトレジストをパターニングして、第１半導体層を形成していることを踏まえると、引用例1発明は、補正発明のように「前記第１の半導体層は、前記絶縁層と接触した前記ゲート電極と同じ面積を有」していると認められ、この点についても一致する。
　また、引用例１発明の「a-Ｓi : Ｈパターン・14a」、「高濃度のＮ型（Ｎ＋型）の不純物イオンが添加されたＮ＋型の非晶質シリコン（Ｎ+ a-Ｓi : Ｈ)・16によ」る「オーム・コンタクト層」、「ソース／ドレーン電極を形成するための金属としてＡｌを蒸着」することは、各々補正発明の「第１の半導体層」、「不純物が高濃度でドーピングされた接触層」、「導電性金属層を形成」することにそれぞれ相当する。
　したがって、引用例１発明の「前記a-Ｓi : Ｈパターン・14a及び前記a-ＳiＮ：Ｈ・13の露出された表面上に高濃度のＮ型（Ｎ＋型）の不純物イオンが添加されたＮ＋型の非晶質シリコン（Ｎ+ a-Ｓi : Ｈ)・16によりオーム・コンタクト層を形成し、ソース／ドレーン電極を形成するための金属としてＡｌを蒸着」する工程と、補正発明の「前記絶縁膜と前記第１の半導体層上に第２の半導体層を形成するとともに、前記第２の半導体層上に不純物が高濃度でドーピングされた接触層を形成し、前記接触層上に導電性金属層を形成する第４の工程」とは、「前記絶縁膜と前記第１の半導体層上に」「不純物が高濃度でドーピングされた接触層を形成し、前記接触層上に導電性金属層を形成する」工程である点で一致する。
  さらに、引用例１発明の「オーム・コンタクト層を形成し、ソース／ドレーン電極を形成するための金属としてＡｌを蒸着」することにより、オーム・コンタクト層とソース／ドレーン電極が直接接触していることは、引用例１の図５も参照すると明らかであるから、補正発明のように「前記ソース電極及び前記ドレイン電極は、前記オーム接触層と直接接触する」構成となっているものと認められ、この点についても一致する。
　また、引用例１発明の「Ａｌ層にフォト工程，ドライ・エッチ工程を施行して前記Ａｌの中の、前記ゲート電極12の上層に該当する部分および両側縁部分を除去して、ソース電極17a,ドレーン電極17b を形成」、「ソース電極17a及び前記ドレーン電極17b をエッチマスクとして、前記Ｎ+ a-Ｓi : Ｈ・16をＲＩＥまたはプラズマ・エッチして」は、各々補正発明の「導電性金属層をパターニングしてソース電極及びドレイン電極を形成」、「オーム接触層を除去して」にそれぞれ相当する。
　また、引用例１発明の「a-Ｓi : Ｈパターン・14aの表面上にスルー・ホールを形成し、その両側縁の不必要な部分を除去する」という工程についてみると、当該工程においては、補正発明の「第１の半導体層」に相当する「a-Ｓi : Ｈパターン・14a」の表面上にスルー・ホールを形成するのであるから、第１の半導体層が露出されており、また、当該工程において「両側縁の不必要な部分を除去する」ことにより、図６の記載も参酌すると補正発明の「絶縁膜」に相当する「a-ＳiＮ：Ｈ・13」が露出されていることが明らかである。
　したがって、引用発明の「a-Ｓi : Ｈパターン・14aの表面上にスルー・ホールを形成し、その両側縁の不必要な部分を除去する」という工程においては、補正発明のように「第１の半導体層と絶縁膜を露出させ」ているものと認められる。
　したがって、引用例１発明の「Ａｌ層にフォト工程，ドライ・エッチ工程を施行して前記Ａｌの中の、前記ゲート電極12の上層に該当する部分および両側縁部分を除去して、ソース電極17a,ドレーン電極17b を形成し、前記ソース電極17a及び前記ドレーン電極17b をエッチマスクとして、前記Ｎ+ a-Ｓi : Ｈ・16をＲＩＥまたはプラズマ・エッチして、 a-Ｓi : Ｈパターン・14aの表面上にスルー・ホールを形成し、その両側縁の不必要な部分を除去し」という工程と、補正発明の「前記導電性金属層をパターニングしてソース電極及びドレイン電極を形成した後、前記オーム接触層と前記第２の半導体層を除去して、前記第１の半導体層と前記絶縁膜を露出させる第５の工程」とは、「前記導電性金属層をパターニングしてソース電極及びドレイン電極を形成した後、オーム接触層」「を除去して、第１の半導体層と絶縁膜を露出させる」工程である点で一致する。
　また、引用例１発明の「保護用としてすべての表面上に渡って絶縁層を形成する」工程は、保護用の絶縁層をパッシベーション層と称することが、当業者における常識であること、表面に露出している部分が、半導体層、絶縁層、ソース電極、ドレイン電極であることから、補正発明の「前記絶縁膜、前記第１の半導体層、前記ソース電極及びドレイン電極を覆うようにパッシベーション層を形成する第６の工程」に相当する。
　
(一致点）
　したがって、補正発明と引用例１発明とは、
　「透明な絶縁基板上の所定部分にゲート電極を形成する第１の工程と、
　前記絶縁基板及びゲート電極上に絶縁膜を形成する第２の工程と、
　前記ゲート電極と対応する位置の前記絶縁膜上にチャネルとして用いられる第１の半導体層を形成する第３の工程と、
　前記絶縁膜と前記第１の半導体層上に不純物が高濃度でドーピングされたオーム接触層を形成し、前記オーム接触層上に導電性金属層を形成する工程と、
　前記導電性金属層をパターニングしてソース電極及びドレイン電極を形成した後、前記オーム接触層を除去して、前記第１の半導体層と前記絶縁膜を露出させる工程と、
　前記絶縁膜、前記第１の半導体層、前記ソース電極及びドレイン電極を覆うようにパッシベーション層を形成する第６の工程とを備え、
　前記第１の半導体層は、前記絶縁層と接触した前記ゲート電極と同じ面積を有し、
　前記ソース電極及び前記ドレイン電極は、前記オーム接触層と直接接触する
ことを特徴とする薄膜トランジスタの製造方法。」
　である点で一致し、以下の点で相違する。
　
（相違点１）
　補正発明は、「前記絶縁膜と前記第１の半導体層上に第２の半導体層を形成するとともに、前記第２の半導体層上に不純物が高濃度でドーピングされたオーム接触層を形成」しているのに対し、引用例１発明は、第２半導体層を形成しておらず、第２の半導体層を形成していないことから、補正発明における「第２の半導体層を除去する」工程、「同一チャンバ内で第２の半導体層とオーム接触層を連続形成する」こと、「第２の半導体層」が「前記第１の半導体層及び前記絶縁層上に配置され」ることが引用例１発明にはない点。
　
（相違点２） 
　補正発明は、「パッシベーション層にソース電極またはドレイン電極の所定部分が露出されるようにウェットエッチングによりコンタクトホールを形成する第７の工程」及び「前記パッシベーション層上にコンタクトホールを通じて前記ソース電極又はドレイン電極と電気的に連結される画素電極を形成する第８の工程と」を備えているのに対し、
　引用例１発明は、これらの工程を有していない点。
　
（相違点３）　
　補正発明は、「第２の半導体層の厚さは１５００〜２０００Å」であるのに対し、
　引用例１発明は、そもそも第２半導体層を有していない点。
　
（４）判断 
（４−１）相違点１について 
　相違点１は、引用例１発明が、「ａ−Ｓｉ：Ｈパターン・１４ａ」と「Ｎ+ ａ−Ｓi : Ｈ ・１６」との間に、補正発明の「第２の半導体層」に相当するものを形成する工程を備えていないことに起因するものであるから、引用例１発明において、そのような工程を設けることが容易であるか否かについて検討する。
　上記（２）において検討したとおり、引用例２発明は、チャネル領域の「ｉ型半導体層１４」の上に「コンタクト用ｉ型半導体層１４ａ」、「ｎ型半導体層１５」が形成され、さらにその上に「ソース、ドレイン電極用金属膜１４ａ」が積層された構造になっている。
　ここにおいて、引用例２発明は、引用例１発明と同様に、逆スタガー型の薄膜トランジスタの製造方法に関するものであり、引用例２発明の「ｉ型半導体層１４」、「ｎ型半導体１５」、「ソース、ドレイン電極用金属膜１４ａ」が、各々引用例１発明の「ａ−Ｓｉ：Ｈパターン・１４ａ」、「Ｎ+ ａ−Ｓi : Ｈ ・１６」、「ソース／ドレーン電極」に相当することは当業者にとって明らかなことである。
　また、引用例２発明の「ｉ型半導体層１４」、「コンタクト用ｉ型半導体層１４ａ」、「ｎ型半導体層１５」、「ソース、ドレイン電極用金属膜１４ａ」が、各々補正発明の「第１半導体層」、「第２半導体層」、「オーム接触層」、「ソース電極及びドレイン電極」に相当するものであることも、当業者にとって明らかである。
　
　そして、引用例２発明においては、「ソース、ドレイン電極用金属膜１４ａ」に接続される「ｎ型半導体層１５」と「ｉ型半導体層１４」との間に「コンタクト用ｉ型半導体層１４ａ」が介在される構成となっているが、そのようにする理由は、引用例２の「しかして、上記実施例の薄膜トランジスタにおいては、ｎ型半導体層１４およびこのｎ型半導体１４のチャンネル領域の上に形成されたブロッキング絶縁膜１８の上にコンタクト用ｉ型半導体層１４ａを形成し、このコンタクト用ｉ型半導体層１４ａの上にｎ型半導体層１５を積層形成することにより、上記ｎ型半導体層１５をコンタクト用ｉ型半導体層１４ａを介してｉ型半導体層１４に接合しているから、ｉ型半導体層１４に対するｎ型半導体層１５の密着性、を良くすることができる。」（引用例２の４頁右上欄１行〜１１行）という記載から、「ｉ型半導体層１４」と「ｎ型半導体層１５」の間の密着性を向上させるという技術課題を解決するためのものであることが明らかである。
　
　引用例１発明と引用例２発明とは、上に述べたように、ともに逆スタガー型の薄膜トランジスタの製造方法に関するものである点で技術分野が一致し、かつ、逆スタガー型の薄膜トランジスタの製造方法を含めた半導体装置の製造方法一般において、各層の密着性を向上させる（すなわち、各層がはがれにくくする）ことは、当業者が常に念頭に置いているともいえる周知の技術課題であるから、引用例２発明に接した技術者であれば、引用例１発明においても各層の密着性をできるだけ向上させるという技術課題が存在することは直ちに察知し得たことであると認められる。
　したがって、引用例１発明及び引用例２発明に接した技術者であれば、引用例１発明において、密着性を向上させるために引用例２発明を適用し、引用例１発明の「ａ−Ｓｉ：Ｈパターン・１４ａ」と「Ｎ+ ａ−Ｓi : Ｈ・１６」との間に引用例２発明の「コンタクト用ｉ型半導体層１４ａ」に相当するもの（補正発明の「第２の半導体層」に相当するもの）を設ける工程を設けること、すなわち、補正発明のように「前記絶縁膜と前記第１の半導体層上に第２の半導体層を形成すると共に、前記第２の半導体層上に不純物が高濃度でドーピングされたオーム接触層を形成し、前記オーム接触層上に導電性金属層を形成する」工程を備えることは、当業者が容易に想到し得たことである。
　
（４−２）相違点２について
　パッシベーション層にソース電極またはドレイン電極の所定部分が露出されるようにウェットエッチングによりコンタクトホールを形成し、パッシベーション層上にコンタクトホールを通じて前記ソース電極又はドレイン電極と電気的に連結される画素電極を形成することは、薄膜トランジスタの製造において通常行われていることであり、当該技術分野において、当業者における周知技術である。
　したがって、引用例１発明に、パッシベーション層にコンタクトホールを形成し、ソース、ドレイン電極と電気的に連結される画素電極を形成することは、当業者が容易になし得たことである。
　
（４−３）相違点３について
　（４−３−１）引用例１発明に引用例２発明を適用して、補正発明の第２の半導体層に相当する「コンタクト用ｉ型半導体層１４ａ」を形成するに当たり、その厚さは当業者が必要に応じて設定しうるものと認められるところ、薄膜トランジスタにおいて、半導体層の膜厚として１０００Å程度の値は、周知例１〜３にも記載されているように、当業者にとって、ごく普通の値であるから、「コンタクト用ｉ型半導体層１４ａ」の厚さを１５００〜２０００Åとすることに格別の困難性は認められない。
　
ア　周知例１：特開平５−２７３５８５号公報
　「【００１７】ＴＦＴに対応するＳｉＮX膜（１５）上には、一点鎖線で示した
約１０００Åのノンドープのアモルファス・シリコン活性層
　
イ　周知例２：特開平８−４６２１１号公報
　「【００３０】絶縁基板１は、厚さ約１mmのガラス（無アルカリガラスまたはソーダライムガラス）基板である。絶縁基板１上にはゲート電極２が形成されている。ゲート電極２は、タンタル（Ｔａ），クロム（Ｃｒ），モリブデン（Ｍｏ），アルミ（Ａｌ），銅（Ｃｕ），タングステン（Ｗ）からなるグループから選択された一つの材料による単層構造または複数の材料による積層構造から成る。そのゲート電極２を覆うようにゲート絶縁膜３が形成されている。ゲート絶縁膜３はシリコン窒化膜（Ｓｉx Ｎy ）から成り、その膜厚は約４０００Åである。ゲート絶縁膜３上にはゲート電極２と対応する位置に能動層４が形成されている。能動層４は不純物をドープしていない高抵抗（イントリンシック）の
非晶質シリコン膜から成り、その膜厚は２００〜１０００Å
ソース・ドレイン領域６はリンドープのｎ
+
 型非晶質シリコン層から成り、その膜厚は１００〜５００Å
　
ウ　周知例３：特開平８−４５８６７号公報
　「【００３５】工程１（図１（ａ）参照）；絶縁基板（石英ガラス，高耐熱ガラス）１上に能動層となる
ノンドープの多結晶シリコン膜２（膜厚；500 Å）
　
（４−３−２）　そして、明細書の記載を精査しても膜厚を１５００〜２０００Åとしたことにより当業者の予想を超えた作用効果が生じているとは認められないから、補正発明において、第２の半導体層の厚さを１５００〜２０００Åと限定したことによる技術的な臨界的意義も認められない。
　したがって、相違点３は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−４）判断についてのまとめ 
　以上検討したとおり、補正発明は、当業者における周知・慣用技術を勘案することにより、引用例１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。 
　
（４−５）独立特許要件についてのまとめ
　本件補正は、補正後の特許請求の範囲により特定される発明が特許出願の際独立して特許を受けることができるものではないから、特許法第１７条の２第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項をいう。以下同じ。）において準用する同法第１２６条第５項の規定に適合しないものである。 
　
５．補正却下の決定についてのむすび 
　上記３．で検討したとおり、本件補正は、特許法第１７条の２第３項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　仮にそうでないとしても、上記４．で検討したとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。 
　
第３　本願発明 
　本件補正は上記のとおり却下されたので、本願の請求項１〜７に係る発明は、平成１８年１１月２１日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲１〜７に記載された事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下、「本願発明１」という。）は、請求項１に記載された事項により特定される以下のとおりのものである。
　
「【請求項１】
　透明な絶縁基板上の所定部分にゲート電極を形成する第１の工程と、
　前記絶縁基板及びゲート電極上に絶縁膜を形成する第２の工程と、
　前記ゲート電極と対応する位置の前記絶縁膜上に第１の半導体層を形成する第３の工程と、
　前記絶縁膜と前記第１の半導体層上に第２の半導体層を形成するとともに、前記第２の半導体層上に不純物が高濃度でドーピングされたオーム接触層を形成し、前記オーム接触層上に導電性金属層を形成する第４の工程と、
　前記導電性金属層をパターニングしてソース電極及びドレイン電極を形成した後、前記オーム接触層と前記第２の半導体層を除去して、前記第１の半導体層と前記絶縁膜を露出させる第５の工程と、
　前記絶縁膜、前記第１の半導体層、前記ソース電極及びドレイン電極を覆うようにパッシベーション層を形成する第６の工程と、
　前記パッシベーション層にソース電極またはドレイン電極の所定部分が露出されるようにコンタクトホールを形成する第７の工程と、
　前記パッシベーション層上にコンタクトホールを通じて前記ソース電極又はドレイン電極と電気的に連結される画素電極を形成する第８の工程と、
　を備え、
　前記第４の工程は、同一チャンバ内で第２の半導体層とオーム接触層を連続形成する工程であることを特徴とする薄膜トランジスタの製造方法。」
　
第４　引用例に記載された発明 
　引用例１及び引用例２には、上記第２　４．（２）に記載したとおり、引用例１発明及び引用例２発明が記載されている。 
　
第５　判断 
　本願発明１は、補正発明から、上記第２　２．（２）に記載した補正事項１〜３についての補正によりなされた技術的限定を省いたものである。　 
　そうすると、第２　４．（４）において検討したとおり、補正発明は、周知・慣用技術を勘案することにより、引用例１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、補正発明から技術的限定を省いた本願発明１についても、当然に、周知・慣用技術を勘案することにより、引用例１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明１は特許法第２９条第２項の規定により特許を受けることができない。
　
第６　むすび 
　以上のとおり、本願の請求項１に係る発明は特許法第２９条第２項の規定により特許を受けることができないものであるから、他の請求項について検討するまでもなく、本願は拒絶すべきものである。 
　よって、結論のとおり審決する。