【手続補正書】
【提出日】平成23年10月26日(2011.10.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電界効果トランジスタ（ＦＥＴ）であって、
半導体領域内に延在するトレンチと、
前記トレンチの下部に設けられ且つシールド誘電体により前記半導体領域から絶縁されるシールド電極と、
前記シールド電極上に設けられた電極間誘電体（ＩＥＤ）と、
前記ＩＥＤ上の前記トレンチの上部に設けられ且つゲート誘電体により前記半導体領域から絶縁されるゲート電極と、
を含み、
前記シールド電極は、前記ゲート電極に電気的に接続され、
前記トレンチは前記ＦＥＴのアクティブ領域内に延在し、
前記シールド電極及びゲート電極は前記トレンチから外に延在し且つ非アクティブ領域に至り、
前記非アクティブ領域において、前記シールド電極及びゲート電極は、第１の相互接続層によって互いに電気的に接続されていることを特徴とするＦＥＴ。
【請求項２】
前記半導体領域は、
第１の導電型のドリフト領域と、
前記ドリフト領域上に延在する第２の導電型のボディ領域と、
前記トレンチに隣接する前記ボディ領域に設けられた前記第１の導電型のソース領域と、
を含んでいることを特徴とする請求項１に記載のＦＥＴ。
【請求項３】
前記ゲート電極は、前記トレンチにおいて前記半導体領域の上面より下に凹設され、
前記ＦＥＴは、
前記ソース領域及び前記ボディ領域を接続する第２の相互接続層と、
前記ゲート電極上に設けられて、前記ゲート電極及び前記相互接続層を互いから絶縁する誘電体材料と、
をさらに含むことを特徴とする請求項２に記載のＦＥＴ。
【請求項４】
前記第１の導電型の基板をさらに含み、前記ドリフト領域は前記基板上に延在し、前記トレンチは前記ボディ領域を通り前記ドリフト領域内まで延在することを特徴とする請求項２に記載のＦＥＴ。
【請求項５】
前記第１の導電型の基板をさらに含み、前記ドリフト領域は基板上に延在し、前記トレンチは前記ボディ領域及び前記ドリフト領域を通り前記基板内まで延在することを特徴とする請求項２に記載のＦＥＴ。
【請求項６】
前記シールド電極と前記ゲート電極との間の電気的な接続は前記非アクティブ領域のゲートランナ領域に形成された所定の間隔で設けられた接触開口部を通ってなされることを特徴とする請求項２に記載のＦＥＴ。
【請求項７】
前記シールド電極は前記トレンチにおける前記ＩＥＤを通るさらなる接続部により前記ゲート電極に電気的に接続されることを特徴とする請求項２に記載のＦＥＴ。
【請求項８】
前記ゲート電極は、前記トレンチ内の前記ＩＥＤにおける少なくとも１つの開口部を通って前記シールド電極に電気的に接続されることを特徴とする請求項１に記載のＦＥＴ。
【請求項９】
前記非アクティブ領域は前記ＦＥＴを収容するダイの周縁に沿って延在する終端領域を含み、前記シールド電極と前記ゲート電極との間の電気的な接続は前記終端領域においてなされることを特徴とする請求項１に記載のＦＥＴ。
【請求項１０】
前記シールド電極と前記ゲート電極との間の電気的な接続は前記終端領域における１つ以上の接触開口部を通ってなされることを特徴とする請求項９に記載のＦＥＴ。
【請求項１１】
半導体ダイにおける電界効果トランジスタ（ＦＥＴ）であって、
アクティブセルを収容するアクティブ領域と、
アクティブセルを有していない非アクティブ領域と、
第１の導電型のドリフト領域と、
前記ドリフト領域上に設けられた第２の導電型のボディ領域と、
前記ボディ領域を通り前記ドリフト領域に延在する複数のトレンチと、
を含み、
前記トレンチの各々はシールド電極及びゲート電極を有し、前記シールド電極は前記ゲート電極の下に配置されており、
前記シールド電極及び前記ゲート電極は前記トレンチの各々から外へ延在し、前記非アクティブ領域に至り、前記非アクティブ領域において、前記シールド電極及び前記ゲート電極はゲート相互接続層により互いに電気的に接続されることを特徴とするＦＥＴ。
【請求項１２】
前記トレンチの各々に隣接する前記ボディ領域における前記第１の導電型のソース領域と、
前記ソース領域に隣接する前記ボディ領域における前記第２の導電型の高濃度ボディ領域と、
をさらに含むことを特徴とする請求項１１に記載のＦＥＴ。
【請求項１３】
前記ゲート電極は、前記トレンチにおいて前記ソース領域の上面より下に凹設され、
前記ＦＥＴは、
前記ソース領域及び前記高濃度ボディ領域を接続する相互接続層と、
前記ゲート電極上に設けられて、前記ゲート電極及び前記相互接続層を互いから絶縁する誘電体材料と、
をさらに含むことを特徴とする請求項１２に記載のＦＥＴ。
【請求項１４】
前記第１の導電型の基板をさらに含み、
前記ドリフト領域は前記基板上に延在し、前記トレンチの各々は前記ドリフト領域内まで延在することを特徴とする請求項１１に記載のＦＥＴ。
【請求項１５】
前記第１の導電型の基板をさらに含み、
前記ドリフト領域は前記基板上に延在し、前記トレンチの各々は前記ドリフト領域を通り前記基板内まで延在することを特徴とする請求項１１に記載のＦＥＴ。
【請求項１６】
前記トレンチの各々において前記シールド電極と前記ゲート電極との間に設けられた電極間誘電体をさらに含み、前記シールド電極は前記電極間誘電体を通るさらなる接続部により前記ゲート電極に電気的に接続されることを特徴とする請求項１１に記載のＦＥＴ。
【請求項１７】
前記非アクティブ領域は前記ダイの中間部分を経て延在するゲートランナ領域を有し、
前記シールド電極及び前記ゲート電極は前記トレンチの各々から外に延在し、前記ゲートランナ領域に延在し、前記ゲートランナ領域において、前記シールド電極及び前記ゲート電極は前記ゲート相互接続層により互いに電気的に接続されることを特徴とする請求項１１に記載のＦＥＴ。
【請求項１８】
前記非アクティブ領域は前記ダイの周縁に沿って延在する終端領域を有し、前記シールド電極及び前記ゲート電極は前記トレンチの各々から外に延在し、前記終端領域に至り、前記終端領域において、前記シールド電極及び前記ゲート電極は前記ゲート相互接続層により互いに電気的に接続されることを特徴とする請求項１１に記載のＦＥＴ。
【請求項１９】
電界効果トランジスタ（ＦＥＴ）であって、半導体領域に延在する複数のトレンチを含み、前記トレンチの各々はゲート電極及びシールド電極を有し、前記ゲート電極と前記シールド電極との間に電極間誘電体を設けられ、前記シールド電極及び前記ゲート電極は前記ＦＥＴの非アクティブ領域おいて互いに電気的に接続されることを特徴とするＦＥＴ。
【請求項２０】
電界効果トランジスタ（ＦＥＴ）を形成する方法であって、前記方法は、
半導体領域にトレンチを形成するステップと、
前記トレンチの下方側壁及び底面を覆うシールド誘電体層を形成するステップと、
前記トレンチの下部にシールド電極を形成するステップと、
上方トレンチ側壁に沿って且つ前記シールド電極上に誘電体層を形成するステップと、
前記トレンチにおいて、前記シールド電極上にゲート電極を形成するステップと、
前記ゲート電極及び前記シールド電極を接続する相互接続層を形成するステップと、
を含むことを特徴とする方法。
【請求項２１】
前記シールド電極及び前記ゲート電極は、前記シールド電極及び前記ゲート電極が前記
トレンチから外に延在し、メサ領域上に延在するように形成され、前記方法は、
前記ゲート電極に複数の接触開口部を形成し、前記接触開口部により前記シールド電極の表面領域を露出させるステップをさらに含み、
前記相互接続層が前記接触開口部を充填し、前記シールド電極及び前記ゲート電極を互いに電気的に接続することを特徴とする請求項２０に記載の方法。
【請求項２２】
前記メサ領域は前記ＦＥＴを収容するダイの非アクティブ領域に位置することを特徴とする請求項２１に記載の方法。
【請求項２３】
前記誘電体層はシリコンの酸化により形成されることを特徴とする請求項２０に記載の
方法。
【請求項２４】
前記半導体領域は第１の導電型のエピタキシャル層を前記第１の導電型の基板上に有し、前記方法は、
前記エピタキシャル層に第２の導電型のボディ領域を形成するステップと、
前記トレンチに隣接する前記ボディ領域に前記第１の導電型のソース領域を形成するステップと、
前記ソース領域に隣接する前記ボディ領域に前記第２の導電型の高濃度ボディ領域を形成するステップと、
をさらに含むことを特徴とする請求項２０に記載の方法。
【請求項２５】
前記ゲート電極を形成するステップの前に、前記シールド電極上に延在する前記誘電体層の所定の部分に１つ以上の開口部を形成するステップをさらに含み、前記トレンチに前記ゲート電極を形成すると、前記ゲート電極は前記１つ以上の開口部を通って前記シールド電極に電気的に接触することを特徴とする請求項２０に記載の方法。
【請求項２６】
アクティブ領域及び非アクティブ領域を有する半導体ダイに電界効果トランジスタ（Ｆ
ＥＴ）を形成する方法であって、前記方法は、
前記ダイの前記アクティブ領域に複数のトレンチを形成するステップを含み、
前記複数のトレンチは半導体領域に延在し、
前記方法はさらに、
前記トレンチの各々を充填し且つ前記ダイの前記非アクティブ領域におけるメサ領域上に延在する第１のポリシリコン層を形成するステップと、
前記第１のポリシリコン層を前記トレンチの各々内に凹設するステップと、
を含み、
前記第１のポリシリコン層を前記トレンチの各々内に凹設するステップにより、前記トレンチの各々の底部にシールド電極が形成され、前記トレンチの各々における前記シールド電極は前記メサ領域に延在する前記第１のポリシリコン層の部分により連続性を維持しており、
前記方法はさらに、
シリコンの酸化により誘電体層を形成するステップを含み、
前記誘電体層は、（ｉ）前記トレンチの各々の露出した上方側壁、（ｉｉ）各シールド電極の上方表面、及び（ｉｉｉ）前記メサ領域における前記第１のポリシリコン層の表面領域を覆い、
前記方法はさらに、
前記トレンチの各々を充填し且つ前記メサ領域における前記誘電体層上に延在する第２のポリシリコン層を形成するステップと、
前記第２のポリシリコン層を前記トレンチの各々内に凹設し、前記トレンチの各々の上部にゲート電極を形成するステップと、
を含み、
前記トレンチの各々における前記ゲート電極は前記メサ領域に延在する前記第２のポリシリコン層の部分により連続性を維持しており、
前記方法はさらに、
前記メサ領域に延在する前記第２のポリシリコン層及び前記誘電体層の部分に１つ以上の接触開口部を形成し、前記接触開口部により前記第１のポリシリコン層の表面領域を露出させるステップを含み、
前記方法はさらに、
前記１つ以上の接触開口部を充填するゲート相互接続層を形成し、前記第１のポリシリコン層及び前記第２のポリシリコン層を電気的に接続するステップを含むことを特徴とする方法。
【請求項２７】
前記第１のポリシリコン層を形成するステップの前に、前記トレンチの各々の側壁及び底部を覆い且つ前記メサ領域上に延在するシールド誘電体層を形成するステップと、
前記第１のポリシリコン層を前記トレンチの各々内に凹設するステップの後に、前記トレンチの各々における前記シールド誘電体層を凹設し、前記トレンチの各々の上方側壁を露出させるステップと、
をさらに含むことを特徴とする請求項２６に記載の方法。
【請求項２８】
前記半導体領域は第１の導電型のエピタキシャル層を前記第１の導電型の基板上に含み、
前記方法は、
前記エピタキシャル層に第２の導電型のボディ領域を形成するステップと、
前記トレンチの各々に隣接する前記ボディ領域に前記第１の導電型のソース領域を形成するステップと、
前記ソース領域に隣接する前記ボディ領域に前記第２の導電型の高濃度ボディ領域を形成するステップと、
をさらに含むことを特徴とする請求項２６に記載の方法。
【請求項２９】
電界効果トランジスタ（ＦＥＴ）を形成する方法であって、
半導体領域に延在する複数のトレンチを形成するステップと、
前記トレンチの各々の底部にシールド電極を形成するステップと、
前記シールド電極の上の前記トレンチの各々の上部にゲート電極を形成するステップと、
前記シールド電極及び前記ゲート電極を電気的に接続するゲート相互接続層を形成するステップと、
を含むことを特徴とする方法。