【事件の表示】
　特願２００３−４０９３６４「半導体記憶装置」拒絶査定不服審判事件〔平成１６年６月１０日出願公開、特開２００４−１６４８４３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯 
　本願は、平成１０年２月６日（特許法第４１条に基づく優先権主張　平成９年３月１１日）にした特願平１０−２５３３３号特許出願の一部を平成１５年１２月８日に新たな特許出願としたものであって、平成１９年１２月１２日付けで拒絶査定がなされ、これに対し、平成２０年１月１７日に拒絶査定不服審判が請求された。
　そして、その後、平成２２年８月２７日付けで拒絶の理由が通知され、同年１０月２８日に意見書及び手続補正書が提出された。
　
第２．本願発明
　本願の請求項１〜４に係る発明は、平成２２年１０月２８日に提出された手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜４に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される次のとおりのものである。
　
　「【請求項１】
　データを電気的に記録、読み出し可能なメモリセルが複数配置され、相補線対がそれぞれのメモリセルに接続され形成されるメモリセルアレイ部を有し、
　前記相補線対を成す第１の信号線と第２の信号線と、
　前記第１の信号線と前記第２の信号線にプリチャージ電位を供給するプリチャージ電位供給線と、
　前記第１の信号線と前記第２の信号線との間に設置された第１のイコライズ回路と、
　前記第１の信号線と前記プリチャージ電位供給線との間に設置された第１のプリチャージ回路と、
　前記第２の信号線と前記プリチャージ電位供給線との間に設置された第２のプリチャージ回路と、を具備し、
　前記第１の信号線と前記第２の信号線に供給される前記プリチャージ電位は、電源電圧の振幅の中間値の電位が供給され、
　前記第１のイコライズ回路を構成するトランジスタは、Ｎ型トランジスタから成り、
　前記第１のプリチャージ回路を構成するトランジスタと、前記第２のプリチャージ回路を構成するトランジスタがそれぞれＰ型トランジスタから成り、それぞれのプリチャージ回路に流れる貫通電流に対して、電流制限機能を有することを特徴とする半導体記憶装置。」
　
第３．引用刊行物に記載された発明 
１．本願の優先権主張の日前に日本国内において頒布され、当審において平成２２年８月２７日付けで通知した拒絶の理由（以下「当審拒絶理由」という。）において引用した刊行物である特開平６−３４９２７６号公報（以下「引用例」という。）には、図７とともに、以下の記載がある（なお、下線は当合議体にて付加したものである。以下同じ。）。 
　
　「【０００１】
【産業上の利用分野】
本発明は半導体記憶装置に係り、詳しくは例えばビット線及びコモンデータ線を所望レベルにプリチャージする形式のスタティックＲＡＭ（ＳＲＡＭ）における読み出し動作の高速化に関する
【０００２】
【従来の技術】
ＳＲＡＭにおいて、メモリセルからの読み出し信号は、ビット線対及びコモンデータ線対を介して差動増幅型のセンスアンプによって増幅されるが、このセンスアンプの動作上最も高感度となる入力信号のレベルは一般的に電源電圧の概ね中間レベルになるとされている
【０００３】
このようなセンスアンプ駆動系に好適なレベルシフト回路が、特開平１−１９２０７８号公報にて提案されている。それを図７に示す。メモリセルアレイ１には左右方向に延びる複数のワード線ＷＬが設けられるとともに、上下方向に延びる相補ビット線が複数対設けられている。なお、図では一対の相補ビット線ＢＬ，バーＢＬのみを図示している。各ワード線間及び各ビット線対間にはメモリセルＣがそれぞれ接続されている。
【０００４】
各ビット線対ＢＬ，バーＢＬにはＰＭＯＳトランジスタＴ５〜Ｔ７からなるビットイコライザ２が設けられている。ＰＭＯＳトランジスタＴ５のソース及びドレインはビット線対の各ビット線にそれぞれ接続され、ゲートには活性化信号φ０が入力されている。ＰＭＯＳトランジスタＴ６，Ｔ７の各ソースは電源電圧ＶDDに接続され、各ドレインはＰＭＯＳトランジスタＴ５のソース及びドレインにそれぞれ接続されている。ＰＭＯＳトランジスタＴ６，Ｔ７の各ゲートには前記活性化信号φ０が入力されている。従って、活性化信号φ０がＬレベル、即ち、当該ビット線対の非選択状態において各ＰＭＯＳトランジスタＴ５〜Ｔ７がオンし、メモリセルアレイ１内部における当該ビット線対は電源電圧ＶDDにプリチャージされる。
　
２．ここにおいて、０００４段落の「従って、活性化信号φ０がＬレベル、即ち、当該ビット線対の非選択状態において各ＰＭＯＳトランジスタＴ５〜Ｔ７がオンし、メモリセルアレイ１内部における当該ビット線対は電源電圧ＶDDにプリチャージされる。」という記載、及び図７の記載から、図７に記載された「スタティックＲＡＭ」には、電源電圧ＶDDを供給するためのプリチャージ電位供給線が存在しており、当該プリチャージ電位供給線を介して、プリチャージ電位として「電源電圧ＶDD」が「ビット線ＢＬ」及び「ビット線バーＢＬ」という相補「ビット線対」にそれぞれ供給されていることは、当業者にとって明らかである。
 
　以上のことを踏まえ、０００４段落の記載及び図７の記載に基づいて、図７に記載されたスタティックＲＡＭにおける「ＰＭＯＳトランジスタＴ５〜Ｔ７」の接続関係を整理すると、次のとおりである。
ａ．「ＰＭＯＳトランジスタＴ５」は、「ビット線ＢＬ」と「ビット線バーＢＬ」との間に設置されている。
ｂ．「ＰＭＯＳトランジスタＴ６」は、「ビット線ＢＬ」とプリチャージ電位供給線との間に設置されている。
ｃ．「ＰＭＯＳトランジスタＴ７」は、「ビット線バーＢＬ」とプリチャージ電位供給線との間に設置されている。
　
３．したがって、引用例には、次の発明（以下「引用発明」という。）が記載されているものと認められる。
　「ビット線ＢＬ及びビット線バーＢＬという相補ビット線対を備え、各相補ビット線対間にメモリセルＣがそれぞれ接続され、
　前記ビット線ＢＬ及び前記ビット線バーＢＬにプリチャージ電位として電源電圧ＶDDを供給するプリチャージ電位供給線と、
　前記ビット線ＢＬと前記ビット線バーＢＬとの間に設置されたＰＭＯＳトランジスタＴ５と、
　前記ビット線ＢＬと前記プリチャージ電位供給線との間に設置されたＰＭＯＳトランジスタＴ６と、
　前記ビット線バーＢＬと前記プリチャージ電位供給線との間に設置されたＰＭＯＳトランジスタＴ７と、を具備することを特徴とするスタティックＲＡＭ。」
　
第４．本願発明と引用発明との対比 
１．引用発明の「ビット線ＢＬ」、「ビット線バーＢＬ」、「相補ビット線対」が、各々本願発明の「第１の信号線」、「第２の信号線」、「相補線対」に相当することは明らかであるから、引用発明の「ビット線ＢＬ及びビット線バーＢＬという相補ビット線対を備え、各相補ビット線対間にメモリセルＣがそれぞれ接続され」という構成は、本願発明の「相補線対がそれぞれのメモリセルに接続され」という構成に相当するとともに、引用発明も、本願発明と同様に、「前記相補線対を成す第１の信号線と第２の信号線」を備えているものと認められる。
　
　また、一般に、スタティックＲＡＭが、データを電気的に記録、読み出し可能なメモリセルが複数配置されたメモリセルアレイ部を備えていることは当業者における技術常識であるから、引用発明も本願発明と同様に、「データを電気的に記録、読み出し可能なメモリセルが複数配置され、相補線対がそれぞれのメモリセルに接続され形成されるメモリセルアレイ部を有し」ているものと認められる。
　
２．引用発明の「前記ビット線ＢＬ及び前記ビット線バーＢＬにプリチャージ電位として電源電圧ＶDDを供給するプリチャージ電位供給線」は、本願発明の「前記第１の信号線と前記第２の信号線にプリチャージ電位を供給するプリチャージ電位供給線」に相当する。
　また、引用発明の「前記ビット線ＢＬと前記ビット線バーＢＬとの間に設置されたＰＭＯＳトランジスタＴ５」は、本願発明の「前記第１の信号線と前記第２の信号線との間に設置された第１のイコライズ回路」に相当する。
　さらに、引用発明の「前記ビット線ＢＬと前記プリチャージ電位供給線との間に設置されたＰＭＯＳトランジスタＴ６」は、本願発明の「前記第１の信号線と前記第２の信号線との間に設置された第１のイコライズ回路」に相当し、引用発明の「前記ビット線バーＢＬと前記プリチャージ電位供給線との間に設置されたＰＭＯＳトランジスタＴ７」は、本願発明の「前記第２の信号線と前記プリチャージ電位供給線との間に設置された第２のプリチャージ回路」に相当する。
　
３．引用発明は、「前記ビット線ＢＬと前記プリチャージ電位供給線との間に設置されたＰＭＯＳトランジスタＴ６と、　前記ビット線バーＢＬと前記プリチャージ電位供給線との間に設置されたＰＭＯＳトランジスタＴ７と、を具備する」ものであるから、引用発明が、本願発明のように、「前記第１のプリチャージ回路を構成するトランジスタと、前記第２のプリチャージ回路を構成するトランジスタがそれぞれＰ型トランジスタから成り」という構成を備えていることは明らかである。
　また、引用発明の「スタティックＲＡＭ」が本願発明の「半導体記憶装置」に相当することは、当業者にとって自明である。
　
４．以上を総合すると、本願発明と引用発明とは、 
　「データを電気的に記録、読み出し可能なメモリセルが複数配置され、相補線対がそれぞれのメモリセルに接続され形成されるメモリセルアレイ部を有し、
　前記相補線対を成す第１の信号線と第２の信号線と、
　前記第１の信号線と前記第２の信号線にプリチャージ電位を供給するプリチャージ電位供給線と、
　前記第１の信号線と前記第２の信号線との間に設置された第１のイコライズ回路と、
　前記第１の信号線と前記プリチャージ電位供給線との間に設置された第１のプリチャージ回路と、
　前記第２の信号線と前記プリチャージ電位供給線との間に設置された第２のプリチャージ回路と、を具備し、
　前記第１のプリチャージ回路を構成するトランジスタと、前記第２のプリチャージ回路を構成するトランジスタがそれぞれＰ型トランジスタから成ることを特徴とする半導体記憶装置。」
　
　である点で一致し、次の点で相違する。 
（相違点１） 
　本願発明は、「前記第１の信号線と前記第２の信号線に供給される前記プリチャージ電位は、電源電圧の振幅の中間値の電位が供給され」るものであるのに対して、引用発明は、「ビット線ＢＬ」及び「ビット線バーＢＬ」に供給される「プリチャージ電位」が「電源電圧ＶDD」である点。
　
（相違点２）
　本願発明は、「前記第１のイコライズ回路を構成するトランジスタは、Ｎ型トランジスタから成」るのに対して、引用発明は、「前記ビット線ＢＬと前記ビット線バーＢＬとの間に設置されたＰＭＯＳトランジスタＴ５」がＰ型トランジスタである点。
　
（相違点３）
　本願発明は、「前記第１のプリチャージ回路を構成するトランジスタと、前記第２のプリチャージ回路を構成するトランジスタが」、「それぞれのプリチャージ回路に流れる貫通電流に対して、電流制限機能を有する」ものであるのに対して、引用発明は、そのような特定がなされていない点。
　
第５．相違点についての当審の判断 
１．相違点１について
　一般に、ビット線のプリチャージ電位を電源電圧と接地電位の中間値の電位とすることは当業者における周知技術であり、Ｐ型トランジスタを介してプリチャージがなされる場合においても、例えば本願の優先権主張の日前に日本国内において頒布された以下に示す周知例１〜３に記載されているように、当然例外ではないから、引用発明において、本願発明のように、「前記第１の信号線と前記第２の信号線に供給される前記プリチャージ電位は、電源電圧の振幅の中間値の電位が供給され」る構成とすることは当業者が容易になし得たことである。
　
ａ．周知例１：特開昭６２−１５７３９８号公報
　「本発明は半導体記憶装置にかかり、特に高集積化、高速化および高機能化を要求されるコンピュータ等に使用されるダイナミック型半導体記憶装置に関する。」（１ページ右下欄４行〜７行）
　「第１図は本発明の一実施例を示す回路図である。・・・
また本発明では、Ｉ／Ｏバッファ回路７５がラッチを開始する以前にＩ／Ｏ線を所定の電位にプリチャージするためのプリチャージ回路５５が設けられている。そして、このプリチャージ回路５５によりプリチャージされるＩ／Ｏ線の電位は、電源電位Ｖ
ＣＣ
と接地電位Ｖ
ＳＳ
の中間の電位Ｖ
Ｈ
となる。このプリチャージ回路５５は３つのＰ型ＭＯＳトランジスタ３，４，５により構成されており、トランジスタ３，４のソースは電源電圧Ｖ
ＣＣ
と接地電位Ｖ
ＳＳ
の中間電位Ｖ
Ｈ
になるよう接続されている
　
ｂ．周知例２：特開平８−１２９８７７号公報
　「【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関し、特にＤＲＡＭ技術に関連したキャッシュメモリを含む半導体記憶装置に関する。」
　「【０００９】引き続いて図７を参照して、センスアンプ６４の構成について説明する。」
　「【００１３】
さらに、プリチャージ７３は、Ｐチャンネル型トランジスタＱ７０のドレインがビット線Ｂに接続され、ソースがビット線Ｂｂに接続され、ゲートが信号Ｐに接続されている。また、Ｐチャンネル型トランジスタＱ７８のドレイ（審決注：「ドレイン」の誤記）がビット線Ｂに接続され、ソースが中間電位ＨＶＣに接続され、ゲートが信号Ｐに接続している。Ｐチャンネル型トランジスタＱ７９のドレインは、ビット線Ｂｂに接続され、ソースは中間電位ＨＶＣに接続され、ゲートは信号Ｐに接続されている
　
ｃ．周知例３：特開平５−１２２０３１号公報
　「【０００１】
【産業上の利用分野】本発明は遅延線に関し、特にダイナミック型ランダムアクセスメモリ装置（以下、ＤＲＡＭ）を用いた遅延線に関する。
【０００２】
【従来の技術】図５〜図７は従来のＤＲＡＭ遅延線を説明しており、この従来の遅延線は３２ビットのデータを４８０クロック遅延させる例である。図５は従来例のブロック図、図６は従来の遅延線の一部を示す回路図、図７は従来例の動作を示すタイミングチャートである。」
　「【０００４】
図６〜図７を参照して、前記のデータ読み書き動作を詳細に説明する。初めにプリチャージ信号ＰＲはＰチャンネル型のプリチャージトランジスタ３１３をオンさせ、デジット線対ＤＩＧ（Ｄ），ＤＩＧ（Ｄ（オーバーライン））３０７，３０８をＶCC／２レベルにチャージアップする（時刻ｔ１）。
　
２．相違点２について
（１）一般に、半導体メモリ装置において、高速な動作を実現するため、プリチャージ段階において、両ビット線間に接続されているトランジスタを通じて両ビット線の電位をできるだけ速やかに等電位にする（イコライズする）ということは、例えば本願の優先権主張の日前に日本国内において頒布された以下に示す周知例４〜７に記載されているように、当業者における周知の技術課題である。
　
ａ．周知例４：特表昭６１−５００５７３号公報
　「本発明は半導体メモリ、より詳細にはこれらメモリに使用されるセンス増幅器の構成に関する。」（２ページ右上欄５〜６行）
　「第５図には典型的な縦列内に位置する個々のセンス増幅器の好ましい構成が示される。・・・
実用的には、通常、トランジスタ５０３及び５０４のサイズはラインＢとＢがこれらの電位に早く平衡して概むね差がゼロになるようにトランジスタ５０１及び５０２のサイズより大きくされる。
　
ｂ．周知例５：特開昭６４−４６２９１号公報
　「従来、例えば周辺回路部が
ＣＭＯＳ型のダイナミック型メモリーにおいては、ビット線の均等化（イコライズ）回路として第１図又は第２図に示す如く、イコライズ信号であるφ
Ｅ
に電源電圧Ｖ
ＤＤ
の電位を与えて動作させる回路が採用されている。
　イコライズ信号φＥは、第１図ではゲートＭ１に、第２図ではゲートＭ１、Ｍ２、Ｍ３に与えられるが、イコライズ時のφＥ＝“Ｈ”レベルがＶＤＤの電位であるために、次のような欠陥が生じることが判明した。
　
即ち、この均等化回路を高速化するためにはイコライズトランジスタ（ゲート）の面積を拡大しなければならず、ひいては半導体メモリーの如き繰返しパターンの多いレイアウトにおいてチップ面積を増大させてしまう
　
ｃ．周知例６：実願昭６０−１３１２１７号（実開昭６２−３９２９８号公報）のマイクロフィルム
　「本考案はイコライズ回路に関し、特に、ＣＭＯＳ（complementary metal oxide semiconductor）構成のスタティックＲＡＭ（random access memory）に適用して好適なものである。」（明細書２ページ１行〜４行）
　「
ところで、アクセスタイムには上述したイコライズのための時間も含まれる。従って、アクセスタイムを短くして処理の高速化をはかるためにはイコライズのための時間を短くすることが望ましい
　しかしながら、第４図に示すようにイコライズ用のトランジスタＱ３にＰチャンネルＭＯＳ型トランジスタを適用した場合には、ＰチャンネルＭＯＳ型トランジスタはキャリアの移動度が遅いためイコライズに要する時間が長くならざるを得なかった。
　
本考案は以上の点を考慮してなされたもので、一対のビット線を短時間でイコライズすることができ、ＲＡＭのアクセスタイムを短縮できるイコライズ回路を提供しようとするものである
　
ｄ．周知例７：特開昭５８−１９６６９３号公報
　「
この発明は半導体集積回路メモリ装置のバスラインにおけるバイアスのイコライズの速度を向上することができる半導体集積回路に関するものである
　
（２）したがって、引用発明に接した当業者であれば、本願発明の「前記第１の信号線と前記第２の信号線との間に設置された第１のイコライズ回路」に相当する「前記ビット線ＢＬと前記ビット線バーＢＬとの間に設置されたＰＭＯＳトランジスタＴ５」を通じて「ビット線ＢＬ」と「ビット線バーＢＬ」の電位をできるだけ速やかに等電位にする（イコライズする）という課題を直ちに察知し得たことは明らかである。
　ところで、一般に、Ｐ型のＭＯＳトランジスタと比較してＮ型のＭＯＳトランジスタの駆動能力が高いことは、例えば本願の優先権主張の日前に日本国内において頒布された以下に示す周知例８及び９、並びに上記周知例６に記載されているように、当業者における技術常識である。
　
ｅ．周知例８：特開昭６１−１６１８２１号公報
　「
又一般にＰチャネル型よりＮチャネル型の方が駆動能力が大きいので、従来のタイプに比べ小さいチャネル幅で同じ駆動力を出せる。
　
ｆ．周知例９：特開平５−１９１１６２号公報
　「【００２６】
ただし、一般的にＮチャネルＭＯＳＦＥＴの方がＰチャネルＭＯＳＦＥＴよりも駆動能力が大きいので、
　
ｇ．周知例６：実願昭６０−１３１２１７号（実開昭６２−３９２９８号公報）のマイクロフィルム
　「
イコライズ用のトランジスタＱ３をＮチャンネルＭＯＳ型トランジスタとすることでキャリアの移動度を高めて電流駆動能力を高める。
　
（３）したがって、引用発明において、「ビット線ＢＬ」と「ビット線バーＢＬ」の電位をできるだけ速やかに等電位にするという課題を解決するために、「前記ビット線ＢＬと前記ビット線バーＢＬとの間に設置された」トランジスタを「ＰＭＯＳトランジスタ」に替えて「ＮＭＯＳトランジスタ」とすること、すなわち、本願発明のように、「前記第１のイコライズ回路を構成するトランジスタは、Ｎ型トランジスタから成」る構成とすることは、当業者が容易になし得たことである。
　したがって、相違点２は当業者が容易になし得た範囲に含まれる程度のものである。
　
３．相違点３について
　引用発明は、「前記ビット線ＢＬと前記プリチャージ電位供給線との間に設置されたＰＭＯＳトランジスタＴ６」及び「前記ビット線バーＢＬと前記プリチャージ電位供給線との間に設置されたＰＭＯＳトランジスタＴ７」という２つのＰ型のＭＯＳトランジスタによりプリチャージ回路が構成されるという、本願発明と同じ構成を備えるものであるところ、一般に、ＭＯＳトランジスタにおいて、ソース・ドレイン間に無限に大きな電流を流すことができないこと、すなわち、ソース・ドレイン間を流れる電流の大きさが一定の値以下に制限されることは当業者における技術常識であり、Ｐ型のＭＯＳトランジスタがＮ型のＭＯＳトランジスタと比較して当該「一定の値」が小さいことも、上記２．（２）において検討した、Ｐ型のＭＯＳトランジスタと比較してＮ型のＭＯＳトランジスタの駆動能力が高いことの裏返しであって、当業者における技術常識であるから、引用発明も、本願発明と同様に、「それぞれのプリチャージ回路に流れる貫通電流に対して、電流制限機能を有する」という機能を有していることは明らかである。
　したがって、相違点３は実質的なものではない。
　
４．相違点についての判断のまとめ
　以上検討したとおりであるから、本願発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第６．むすび 
　以上検討したとおり、本願発明は、当審拒絶理由において指摘したとおり、特許法第２９条第２項の規定により特許を受けることができないものであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。 
　よって、上記結論のとおり審決する。