【事件の表示】
　平成１０年特許願第２４２７７３号「記憶装置および記憶装置の制御方法」拒絶査定不服審判事件〔平成１２年　３月１４日出願公開、特開２０００−　７６８４５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１０年８月２８日の出願であって、平成１９年１２月５日付けの拒絶理由通知に対して平成２０年２月１２日に意見書及び手続補正書が提出され、さらに、同年７月２日付けの拒絶理由通知に対して同年９月８日に意見書及び手続補正書が提出されたが、平成２１年３月１７日付けで平成２０年９月８日に提出された手続補正書による補正が却下されるとともに、同日付けで拒絶査定がなされた。
　これに対して、同年４月２７日に拒絶査定不服審判が請求されるとともに、同年５月２５日に手続補正書が提出され、その後、平成２２年６月１１日付けで審尋がなされ、同年８月１６日に回答書が提出された。
　
第２．補正の却下の決定
［結論］
　平成２１年５月２５日に提出された手続補正書による補正を却下する。
　
［理由］
１．手続補正の内容
　平成２１年５月２５日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜６（平成２０年２月１２日に提出された手続補正書により補正された特許請求の範囲の請求項１〜６をいう。以下同じ。）を補正後の特許請求の範囲の請求項１〜４と補正するとともに、発明の詳細な説明を補正するものであり、補正前後の請求項１は各々以下のとおりである。
　
（補正前）
　「【請求項１】　データを記憶する記憶装置であって、
　行アドレスおよび列アドレスによって指定される記憶単位を有する記憶手段と、
　前記行アドレスに対応して、前記記憶手段の記憶単位を指定する指定手段と、
　前記行アドレスに対応する前記記憶単位のうちの、前記列アドレスに対応するものを、データの読み書きが可能な状態にするための、並列に配置された第１の複数のカラムスイッチ手段と、
　前記行アドレスに対応する前記記憶単位のうちの、前記列アドレスに対応するものを、データの読み書きが可能な状態にするための、並列に配置された第２の複数のカラムスイッチ手段と、
　第１の列アドレスが与えられた場合に、前記行アドレスに対応する前記記憶単位のうちの、前記第１の列アドレスに対応するものが、データの読み書きが可能な状態になるように、前記第１の複数のカラムスイッチ手段を制御する第１の制御手段と、
　前記第１の制御手段による制御により前記第１の列アドレスに対応するものが、データの読み書きが可能な状態であると共に、前記第１の列アドレスとは異なる第２の列アドレスが与えられた場合に、前記行アドレスに対応する前記記憶単位のうちの、前記第２の列アドレスに対応するものが、データの読み書きが可能な状態になるように、前記第２の複数のカラムスイッチ手段を制御する第２の制御手段と
　を備えることを特徴とする記憶装置。」
　
（補正後）
　「【請求項１】　データを記憶する記憶装置であって、
　行アドレスおよび列アドレスによって指定される記憶単位を有する記憶手段と、
　前記行アドレスに対応して、前記記憶手段の記憶単位を指定する指定手段と、
　前記行アドレスに対応する前記記憶単位のうちの、前記列アドレスに対応するものを、データの読み出しのみ可能な状態にするための、並列に配置された第１の複数のカラムスイッチ手段と、
　前記行アドレスに対応する前記記憶単位のうちの、前記列アドレスに対応するものを、データの読み書きが可能な状態にするための、並列に配置された第２の複数のカラムスイッチ手段と、
　第１の列アドレスが与えられた場合に、前記行アドレスに対応する前記記憶単位のうちの、前記第１の列アドレスに対応するものが、データの読み出しのみ可能な状態になるように、前記第１の複数のカラムスイッチ手段を制御する第１の制御手段と、
　前記第１の制御手段による制御により前記第１の列アドレスに対応する前記記憶単位が、データの読み出しのみ可能な状態であると共に、前記第１の列アドレスとは異なる第２の列アドレスが与えられた場合に、前記行アドレスに対応する前記記憶単位のうちの、前記第２の列アドレスに対応するものが、データの読み書きが可能な状態になるように、前記第２の複数のカラムスイッチ手段を制御する第２の制御手段と
　を備え、
　前記第１の制御手段による前記第１の複数のカラムスイッチ手段の制御により、前記記憶手段の一部からデータが読み出され、
　前記第２の制御手段による前記第２の複数のカラムスイッチ手段の制御により、読み出された前記データを基にした演算結果が、前記記憶手段の他部に書き込まれる
　ことを特徴とする記憶装置。」
　
２．補正事項の整理
　本件補正における補正事項を整理すると、以下のとおりである（ここにおいて、下線は当合議体にて付加したものである。）。
（１）補正事項１
　補正前の請求項１の「前記行アドレスに対応する前記記憶単位のうちの、前記列アドレスに対応するものを、データの読み書きが可能な状態にするための、並列に配置された第１の複数のカラムスイッチ手段」を、補正後の請求項１の「前記行アドレスに対応する前記記憶単位のうちの、前記列アドレスに対応するものを、データの
読み出しのみ可能な
　
（２）補正事項２
　補正前の請求項１の「第１の列アドレスが与えられた場合に、前記行アドレスに対応する前記記憶単位のうちの、前記第１の列アドレスに対応するものが、データの読み書きが可能な状態になるように、前記第１の複数のカラムスイッチ手段を制御する第１の制御手段」を、補正後の請求項１の「第１の列アドレスが与えられた場合に、前記行アドレスに対応する前記記憶単位のうちの、前記第１の列アドレスに対応するものが、データの
読み出しのみ可能な
　
（３）補正事項３
　補正前の請求項１の「前記第１の制御手段による制御により前記第１の列アドレスに対応するものが、データの読み書きが可能な状態であると共に」を、補正後の請求項１の「前記第１の制御手段による制御により前記第１の列アドレスに対応する前記記憶単位が、データの
読み出しのみ可能な
　
（４）補正事項４
　補正前の請求項１の「第２の制御手段とを備えることを特徴とする記憶装置。」を、補正後の請求項１の「第２の制御手段とを備え、前記第１の制御手段による前記第１の複数のカラムスイッチ手段の制御により、前記記憶手段の一部からデータが読み出され、前記第２の制御手段による前記第２の複数のカラムスイッチ手段の制御により、読み出された前記データを基にした演算結果が、前記記憶手段の他部に書き込まれることを特徴とする記憶装置。」と補正すること。
　
（５）補正事項５
　補正前の請求項２を削除すること。
　
（６）補正事項６
　補正前の請求項４の「前記行アドレスに対応する前記記憶単位のうちの、前記列アドレスに対応するものを、データの読み書きが可能な状態にするための、並列に配置された第１の複数のカラムスイッチ手段」を、補正後の請求項３の「前記行アドレスに対応する前記記憶単位のうちの、前記列アドレスに対応するものを、データの
読み出しのみ可能な
　
（７）補正事項７
　補正前の請求項４の「第１の列アドレスが与えられた場合に、前記行アドレスに対応する前記記憶単位のうちの、前記第１の列アドレスに対応するものが、データの読み書きが可能な状態になるように、前記第１の複数のカラムスイッチ手段を制御し」を、補正後の請求項３の「第１の列アドレスが与えられた場合に、前記行アドレスに対応する前記記憶単位のうちの、前記第１の列アドレスに対応するものが、データの
読み出しのみ可能な
　
（８）補正事項８
　補正前の請求項４の「前記第１の列アドレスに対応するものが、データの読み書きが可能な状態であると共に」を、補正後の請求項３の「前記第１の列アドレスに対応する前記記憶単位が、データの
読み出しのみ可能な
　
（９）補正事項９
　補正前の請求項４の「前記第２の複数のカラムスイッチ手段を制御する　ことを特徴とする記憶装置の制御方法。」を、補正後の請求項３の「前記第２の複数のカラムスイッチ手段を制御し、前記第１の複数のカラムスイッチ手段の制御により、前記記憶手段の一部からデータが読み出され、前記第２の複数のカラムスイッチ手段の制御により、読み出された前記データを基にした演算結果が、前記記憶手段の他部に書き込まれることを特徴とする記憶装置の制御方法。」と補正すること。
　
（１０）補正事項１０
　補正前の請求項５を削除すること。
　
（１１）補正事項１１
　補正事項５及び１０に伴い、補正前の請求項３以降の請求項の番号を、引用する請求項の番号とともに修正すること。
　
（１２）補正事項１２
　補正前の発明の詳細な説明の４２段落〜４５段落、１３７段落、１３８段落、１４１段落及び１４３段落を補正すること。
　
３．新規事項の追加の有無についての検討
（１）まず、補正事項１について検討する。
　本願の願書に最初に添付した明細書又は図面（以下、本願の願書に最初に添付した明細書、本願の願書に最初に添付した図面を、各々「当初明細書」、「当初図面」といい、これらをまとめて「当初明細書等」という。）には、補正後の請求項１の「前記行アドレスに対応する前記記憶単位のうちの、前記列アドレスに対応するものを、データの
読み出しのみ可能な
　
ａ．「【０１０８】次に、図５は、図４のメモリセルアレイ５，ＳＡ６ｉ、カラムスイッチ７ｉ、およびカラムスイッチ１０７ｉの構成例を示している。なお、図中、図２における場合と対応する部分については、同一の符号を付してある。即ち、図５の回路は、カラムスイッチ１０７ｉが新たに設けられている他は、図２における場合と同様に構成されている。
【０１０９】カラムスイッチ１０７ｉ（スイッチ手段）は、カラムスイッチ７ｉに対して並列に設けられている。
【０１１０】即ち、カラムスイッチ１０７ｉは、ＦＥＴ（ＮチャネルＦＥＴ）４１乃至４４で構成されている。ＦＥＴ４１のゲートは、ビット線ＢＬに接続されており、そのソースは、ＦＥＴ４２のドレインと接続されている。ＦＥＴ４２のソースは、データバスＤＲに接続されており、そのゲートは、ＦＥＴ４４のゲートと接続されている。また、ＦＥＴ４１のドレインは、ＦＥＴ４３のドレインと接続されており、そのドレインどうしの接続点は接地されている。さらに、ＦＥＴ４３のゲートは、ビット線！ＢＲに接続されており、そのソースは、ＦＥＴ４４のドレインと接続されている。ＦＥＴ４４のソースは、データバス！ＤＲに接続されている。そして、ＦＥＴ４２および４４のゲートどうしの接続点は、列デコード線ＹＬＲに接続されている。
【０１１１】列デコード線ＹＬＲは、列ドライバ１０４Ｃによって駆動されるようになされており、これにより、カラムスイッチ１０７ｉを構成するＦＥＴ４２および４４がオン／オフする。そして、ＦＥＴ４２および４４がオン状態とされた場合には、データバスＤＲには、ＦＥＴ４１および４２を介して、ビット線ＢＬ上の電圧（ＳＡ６ｉにおいて、コンデンサ２５の電圧が差動増幅されてラッチされたもの）が出力され、データバス！ＤＲには、ＦＥＴ４３および４４を介して、ビット線！ＢＬ上の電圧が出力される。
【０１１２】なお、図５では、図２における列デコード線ＹＬを、列デコード線ＹＬＷと記述してある。」
　
ｂ．「【０１１７】そして、列ドライバ４Ｃは、第ｎ１列のカラムスイッチ７ｎ１に接続された列デコード線ＹＬＷを、図３（Ｇ）に示したように、ＬレベルからＨレベルにし、これにより、第ｎ１列のカラムスイッチ７ｎ１は、オフ状態からオン状態にされる。従って、第ｎ１列のビット線ＢＬおよび！ＢＬは、データバスＤＷおよび！ＤＷと、電気的に接続される。
【０１１８】その後、書き込み対象のデータが、入力バッファ１２および記録アンプ１３を介して、データバスＤＷおよび！ＤＷ上に出力されると、その書き込み対象のデータに対応する電荷が、第ｎ１列のビット線ＢＬおよびＦＥＴ２４を介して、コンデンサ２５にチャージされ、これにより、書き込み対象のデータが、ＦＥＴ２４およびコンデンサ２５でなる、第ｍ行第ｎ１列のメモリセルに記憶される。
【０１１９】一方、列ドライバ１０４Ｃは、第ｎ２列のカラムスイッチ１０７ｎ２に接続された列デコード線ＹＬＲを、図３（Ｇ）に示したように、ＬレベルからＨレベルにし、これにより、第ｎ２列のカラムスイッチ１０７ｎ２は、オフ状態からオン状態にされる。従って、第ｎ２列のビット線ＢＬおよび！ＢＬは、データバスＤＲおよび！ＤＲと、電気的に接続される。
【０１２０】このように、第ｎ２列のビット線ＢＬおよび！ＢＬとデータバスＤＲおよび！ＤＲとが接続されることにより、第ｎ２列のＳＡ６ｎ２で差動増幅されたコンデンサ２５の電圧、即ち、ＦＥＴ２４およびコンデンサ２５でなる、第ｍ行第ｎ２列のメモリセルに記憶されていたデータが、データバスＤＲおよび！ＤＲ上に出力される（データバスＤＲには、メモリセルに記憶されていたデータが、データバス！ＤＲには、メモリセルに記憶されていたデータの反転が、それぞれ出力される）。このデータバスＤＲおよび！ＤＲ上のデータは、ＭＡ１０および出力バッファ１１を介して出力される。
【０１２１】以上のようにして、第ｍ行第ｎ１列のメモリセルへのデータの書き込みと、第ｍ行第ｎ２列のメモリセルからのデータの読み出しとが同時に行われる。
【０１２２】即ち、図４のＤＲＡＭチップでは、第ｍ行第ｎ列のメモリセルを、データの読み書きが可能な状態にするための２つのカラムスイッチ７ｉおよび１０７ｉが、並列に配置されているので、従来のように、バッファとして用いるＳＲＡＭを設けることなく、ある第ｍ行のメモリセルの中の、第ｎ１列にあるものと、第ｎ２列にあるものとのうちの、いずれか一方に、データの書き込みを行い、他方から、データの読み出しを行うことができる。その結果、データの読み出しと書き込みとを同時に行うことができる小型の半導体メモリを提供することができる。
【０１２３】なお、列アドレスラッチ回路１０２Ｃ、列デコーダ１０３Ｃ、列ドライバ１０４Ｃ、カラムスイッチ１０７ｉ，ＡＴＤ回路１０８，ＡＮＤゲート１０９は、図８や図９に示したＳＲＡＭに比較して、十分小型に構成することができる。」
　
ｃ．「【０１４０】なお、本実施の形態では、第ｍ行第ｎ列のメモリセルを、データの読み書きが可能な状態にするための２つのカラムスイッチ７ｉおよび１０７ｉを並列に設けるようにしたが、３以上のカラムスイッチを並列に設けることも可能である。ここで、ＤＲＡＭチップにおいては、並列に設けたカラムスイッチの数と同一のメモリセル（但し、同一行のメモリセル）を対象に、データの読み書きを同時に行うことが可能となる。
【０１４１】また、本実施の形態では、カラムスイッチ７ｉを介して、メモリセルアレイ５にデータを書き込み、同時に、カラムスイッチ１０７ｉを介して、メモリセルアレイ５からデータを読み出すようにしたが、メモリセルアレイ５に対するデータの書き込みを、カラムスイッチ７ｉを介して行うとの同時に、カラムスイッチ１０７ｉを介して行うことも可能であるし、メモリセルアレイ５からのデータの読み出しを、カラムスイッチ７ｉを介して行うとの同時に、カラムスイッチ１０７ｉを介して行うことも可能である。
【０１４２】また、本実施の形態においては、行アドレスと列アドレスの２つのアドレスによってメモリセルを特定するようにしたが、メモリセルは、その他、例えば、３以上のアドレスによって特定するようにすることも可能である。」
　
（２）そこで、補正後の請求項１の読み出しのみ可能な状態にするためのカラムスイッチ手段が、当初明細書等に記載されている、又は当業者にとって当初明細書等に記載されているに等しいといえるか否かについてみると、当初図面の図５には、「カラムスイッチ１０７ｉ」及び「カラムスイッチ７ｉ」という２つのカラムスイッチの電気回路が記載されており、このうちの一方のカラムスイッチである「カラムスイッチ１０７ｉ」は、ビット線ＢＬにゲートが接続されているので、当業者であれば当該「カラムスイッチ１０７ｉ」が読み出しのみ可能な状態にするという機能を有することは理解できるものと認められる。
　しかしながら、当初明細書等に記載されているのは、飽くまでも図５に記載された「カラムスイッチ１０７ｉ」という具体的な電気回路にすぎず、当該記載のみをもって、読み出しのみ可能な状態にするためのカラムスイッチ手段という抽象化された上位概念の手段が、図５に記載されている、又は当業者にとって図５に記載されているに等しいと認めることはできない。
　すなわち、一般に、電気回路は種々の観点（機能、速度、電力消費量、部品点数等）からその技術的特徴を論ずることが可能である（例えば、甲機能を有し、乙機能を有さず、高速であり、電力消費量が多く、５個の部品を用いている等）ことはいうまでもないところ、ある電気回路が図面に記載されていることのみをもって、当該電気回路の特定の技術的特徴を備えた手段という抽象化された上位概念の手段が、当該図面に記載されている、又は当業者にとって当該図面に記載されているに等しいということはできない（例えば、ある電気回路が図面に記載されており、その部品点数が５個であった場合に、その記載のみをもって、５個の部品を用いた手段という抽象化された上位概念の手段が、当該図面に記載されている、又は当業者にとって当該図面に記載されているに等しいということはできない。）ことは明らかであるから、当初図面の図５に記載された「カラムスイッチ１０７ｉ」が読み出しのみ可能な状態にするという機能を有しているからといって、その記載のみをもって、読み出しのみ可能な状態にするためのカラムスイッチ手段という抽象化された上位概念の手段が、図５に記載されている、又は当業者にとって図５に記載されているに等しいということはできない。
　
　そして、上記（１）に記載した部分をはじめとする当初明細書等の全体を参照しても、読み出しのみ可能な状態にするためのカラムスイッチ手段という抽象化された上位概念の手段に関する記載は見いだせず、また、図５に記載された「カラムスイッチ１０７ｉ」が、読み出しのみ可能な状態にするためのカラムスイッチ手段という抽象化された上位概念の手段の一具体例にすぎないものであると当業者が認識できることを窺わせる記載も見いだせない。
　
（３）したがって、補正後の請求項１の「前記行アドレスに対応する前記記憶単位のうちの、前記列アドレスに対応するものを、データの
読み出しのみ可能な
　
（４）以上検討したとおり、補正事項１は、当初明細書等に記載された事項の範囲内においてなされたものではないから、他の補正事項について検討するまでもなく、本件補正は、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たしていない。
　
４．独立特許要件に関する検討
（１）検討の前提
　上記３．において検討したとおり、本件補正は特許法第１７条の２第３項に規定する要件を満たしていないが、仮に本件補正が当該要件を満たすものとみなした場合には、本件補正は、補正前の請求項１に係る発明の発明特定事項に対して技術的限定を加える補正、すなわち特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものと認められるから、本件補正による補正後の特許請求の範囲に記載された事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち本件補正がいわゆる独立特許要件を満たすものであるか否かについて予備的に検討する。
　
（２）本件補正による補正後の発明
　本件補正による補正後の請求項１〜４に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜４に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される以下のとおりのものである。
　
　「【請求項１】　データを記憶する記憶装置であって、
　行アドレスおよび列アドレスによって指定される記憶単位を有する記憶手段と、
　前記行アドレスに対応して、前記記憶手段の記憶単位を指定する指定手段と、
　前記行アドレスに対応する前記記憶単位のうちの、前記列アドレスに対応するものを、データの読み出しのみ可能な状態にするための、並列に配置された第１の複数のカラムスイッチ手段と、
　前記行アドレスに対応する前記記憶単位のうちの、前記列アドレスに対応するものを、データの読み書きが可能な状態にするための、並列に配置された第２の複数のカラムスイッチ手段と、
　第１の列アドレスが与えられた場合に、前記行アドレスに対応する前記記憶単位のうちの、前記第１の列アドレスに対応するものが、データの読み出しのみ可能な状態になるように、前記第１の複数のカラムスイッチ手段を制御する第１の制御手段と、
　前記第１の制御手段による制御により前記第１の列アドレスに対応する前記記憶単位が、データの読み出しのみ可能な状態であると共に、前記第１の列アドレスとは異なる第２の列アドレスが与えられた場合に、前記行アドレスに対応する前記記憶単位のうちの、前記第２の列アドレスに対応するものが、データの読み書きが可能な状態になるように、前記第２の複数のカラムスイッチ手段を制御する第２の制御手段と
　を備え、
　前記第１の制御手段による前記第１の複数のカラムスイッチ手段の制御により、前記記憶手段の一部からデータが読み出され、
　前記第２の制御手段による前記第２の複数のカラムスイッチ手段の制御により、読み出された前記データを基にした演算結果が、前記記憶手段の他部に書き込まれる
　ことを特徴とする記憶装置。」
　
（３）引用刊行物に記載された発明
（３−１）本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平４−２６８２８８号公報（以下「引用例」という。）には、図１〜６とともに、以下の記載がある。
　
ａ．「【０００１】
【産業上の利用分野】本発明は、半導体記憶装置、さらにはそれの高速アクセスを可能とする技術に関し、例えばダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭと略記する）に適用して有効な技術に関する。」
　
ｂ．「【００１３】図１に示されるＤＲＡＭは、特に制限されないが、公知の半導体集積回路製造技術によりシリコンなどの一つの半導体基板に形成される。
【００１４】図１において５はメモリセルアレイであり、このメモリセルアレイ５は、容量に蓄えられた電荷の有無によって情報の蓄積を可能とする複数のダイナミック形メモリセルＭＳと、複数のワード線ＷＬ及びビット線ＤＬとを含む。ワード線とビット線とは格子状に配置され、それに上記ダイナミック形メモリセルが結合される。
【００１５】６はセンスアンプであり、このセンスアンプ６は、上記ダイナミック形メモリセルＭＳの蓄積情報を検出して増幅する機能を有し、特に制限されないが、フリップフロップ回路などを含んで成る。このセンスアンプ６は、メモリセルの信号量が数十乃至数百ミリボルトと小さい１トランジスタ形セルを上記ダイナミック形メモリセルＭＳとして適用する場合に特に必要とされる。」
　
ｃ．「【００１６】ＴＡはアドレス外部端子であり、このアドレス外部端子ＴＡを介してアドレスＡｉの取り込みが可能とされる。本実施例では、
アドレス外部端子数の低減のためアドレスマルチプレクス方式が採用されており、アドレス外部端子ＴＡを介してアドレスバッファ１に入力されたアドレスＡｉは、後段のアドレスマルチプレクサ（ＭＰＸ）２によってワード選択系１６とカラム選択系１７とに振り分けられる。すなわち、アドレスマルチプレクス方式においては、ロウアドレスとカラムアドレスとが経時的に入力されるようになっており、ロウアドレスの有効性を示すロウアドレスストローブ信号ＲＡＳ＊（＊印は当該信号がローアクティブであることを示す）がローレベルにアサートされた場合にロウアドレスがアドレスＭＰＸ２を介してワード選択系１６に伝達され、また、カラムアドレスの有効性を示すカラムアドレスストローブ信号ＣＡＳ１＊又はＣＡＳ２＊がローレベルにアサートされた場合にカラムアドレスがアドレスＭＰＸ２を介してカラム選択系１７に伝達される。そのような制御は、後述するコントローラ９により行われる
【００１７
】上記ワード選択系１６は、特に制限されないが、上記アドレスＭＰＸ２を介して入力されたロウアドレスを保持すると共にそれをデコードするためのロウアドレス（Ｘ）デコーダ３と、そのデコード出力に基づいて、上記メモリセルアレイ５における所定のワード線ＷＬを選択レベルに駆動するためのワードドライバ４とを含む。
【００１８】また、
上記カラム選択系１７は、特に制限されないが、上記ワード選択系１６による単一のワード線選択に対して互いに異なるビット線選択を可能とするため２系統の選択系を有する。すなわち、第１カラムアドレスストローブ信号ＣＡＳ１＊がローレベルにアサートされた場合に、上記アドレスＭＰＸ２を介して入力される第１カラムアドレスを保持すると共にそれをデコードするための第１カラム（Ｙ）デコーダ８や、それの後段に配置され、そのデコード出力に基づいて所定のビット線ＤＬを図示されない共通ビット線（コモンビット線あるいはコモンデータ線などとも称される）に選択的に結合させるための第１カラム（Ｙ）選択回路７を含んで成る第１カラム選択系１７Ａと、第２カラムアドレスストローブ信号ＣＡＳ２＊がローレベルにアサートされた場合に、上記アドレスＭＰＸ２を介して入力される第２カラムアドレス（上記第１カラムアドレスに続いて入力されるアドレス）を保持すると共にそれをデコードするための第２カラム（Ｙ）デコーダ１１や、それの後段に配置され、そのデコード出力に基づいて所定のビット線ＤＬを図示されない共通ビット線に選択的に結合させるための第２カラム（Ｙ）選択回路１０を含んで成る第２カラム選択系１７Ｂとを有して、本実施例におけるカラム選択系１７が形成される
　
ｄ．「【００１９】ここで、上記第１Ｙ選択回路７と第２Ｙ選択回路１０、上記第１Ｙデコーダ８と第２Ｙデコーダ１１はそれぞれ基本的に同一の構成とされるが、第１カラムアドレスストローブ信号ＣＡＳ１＊がローレベルにアサートされた場合にコントローラ９により上記第１Ｙデコーダ８が活性化（動作可能状態を意味する）され、他方、上記第２カラムアドレスストローブ信号ＣＡＳ２＊がローレベルにアサートされた場合にコントローラ９により上記第２Ｙデコーダ１１が活性化される点で異なる。また、上記第１Ｙデコーダ８や第２Ｙデコーダ１１は、上記Ｘデコーダ３と同様にノアゲート回路や、入力アドレスを保持するためのラッチ回路を含んで形成される。尚、そのような構成により、図１に示されるように第１Ｙデコーダ８と第２Ｙデコーダ１１とでカラムアドレス伝達路を共有し、またそれらのアドレス入力端子を上記アドレスＭＰＸ２の出力端子に共通接続しても特に問題は無いが、第１Ｙデコーダ８、第２Ｙデコーダ１１とアドレスＭＰＸ２との間に、当該ＭＰＸ２と同様に構成されたマルチプレクサを配置し、それにより上記第１カラムアドレスと第２カラムアドレスとの振り分けを行うことは、カラムアドレス伝達の確実化の点で有効とされる。
【００２０】１３はデータ入出力回路であり、このデータ入出力回路１３は、データ外部端子ＴＤを介してデータの入出力を可能とするものであり、データ出力バッファやデータ入力バッファなどを含む。そしてこのデータ入出力回路１３と、上記第１Ｙ選択回路７、第２Ｙ選択回路１０との間には、上記第１カラム選択系１７Ａと第２カラム選択系１７Ｂとで上記データ入出力回路１３やデータ外部端子ＴＤの共有を可能とするため、データ伝達路の切換えを可能とするデータ切換え手段としてのデータマルチプレクサ（ＭＰＸ）１２が配置される。データＭＰＸ１２やデータ入出力回路１３は、上記コントローラ９によりその動作が制御される。特に上記データＭＰＸ１２は、第１カラムアドレスストローブ信号ＣＡＳ１＊がローレベルにアサートされた場合に第１Ｙ選択回路７にかかる共通ビット線とデータ入出力回路１３とが結合され、第２カラムアドレスストローブ信号ＣＡＳ２＊がローレベルにアサートされた場合に第２Ｙ選択回路１０にかかる共通ビット線とデータ入出力回路１３とが結合されるように、コントローラ９によって制御される。そのような動作制御により、第１カラムアドレスストローブ信号ＣＡＳ１＊がローレベルにアサートされた場合には、第１Ｙデコーダ８のデコード出力に基づいて、第１Ｙ選択回路７を介してのデータ読み書きが可能とされ、また、第２カラムアドレスストローブ信号ＣＡＳ２＊がローレベルにアサートされた場合には、第２Ｙデコーダ１１のデコード出力に基づいて、第２Ｙ選択回路１０を介してのデータ読み書きが可能とされる。
【００２１】ＴＣは複数のコントロール外部端子であり、このコントロール外部端子ＴＣを介してロウアドレスストローブ信号ＲＡＳ＊や、第１カラムアドレスストローブ信号ＣＡＳ１＊、第２カラムアドレスストローブ信号ＣＡＳ２＊、ライトイネーブル信号ＷＥ＊の取り込みが可能とされる。そしてそれら各制御信号はコントローラ９に入力され、このコントローラ９において、上記コントロール外部端子を介して入力されたコントロール信号に基づいて本実施例各部のタイミング信号や動作制御信号が生成される。尚、ライトイネーブル信号ＷＥ＊がローレベルの場合、コントローラ９の制御により本実施例はメモリセルへのデータ書込み可能状態とされ、またライトイネーブル信号ＷＥ＊がハイレベルの場合、コントローラ９の制御により本実施例はメモリセルＭＳからのデータ読出し可能状態とされる。」
　
ｅ．「【００２２】図２には、本実施例における主要部の動作タイミングが示される。
【００２３】図２に示されるように、ロウアドレスストローブ信号ＲＡＳ＊がロウレベルにアサートされることにより、そのときアドレス外部端子ＴＡから入力されたロウアドレスＲがＸデコーダ３に保持され、そしてデーコードされる。そのデコード出力に基づいてメモリセルアレイ５における所定のワード線ＷＬが選択レベルに駆動される。そして上記ロウアドレスストローブ信号ＲＡＳ＊がロウレベルにアサートされた期間において、第１カラムアドレスストローブ信号ＣＡＳ１＊がローレベルにアサートされると、そのアサートタイミングに同期して第１カラムアドレスＣ１が第１Ｙデコーダ８に保持され、そしてデコードされる。そのデコード出力に基づいて上記メモリセルアレイ５における所定のビット線ＤＬが第１Ｙ選択回路７において共通ビット線に結合される。また、上記第１カラムアドレスストローブ信号ＣＡＳ１＊のアサートに続いて第２カラムアドレスストローブ信号ＣＡＳ２＊がロウレベルにアサートされることにより、そのアサートタイミングに同期して第２カラムアドレスＣ２が第２Ｙデコーダ１１に保持され、そしてデコードされる。そのデコード出力に基づいて上記メモリセルアレイ５における所定のビット線ＤＬ（上記カラムアドレスＣ１を除くと有効）が第２Ｙ選択回路１０において共通ビット線に結合される。
【００２４】尚、このカラムアドレスストローブ信号ＣＡＳ＊１及びＣＡＳ＊２がローレベルにアサートされる順番はどちらが先であっても同様である。
【００２５】ライトイネーブル信号ＷＥ＊がローレベルの場合、データ入出力回路１３における入力バッファなどが活性化されることによりデータ書込み可能状態とされ、上記第１カラムアドレスストローブ信号ＣＡＳ１＊のアサートタイミング時にデータ外部端子ＴＢから入力されたデータＤｉｎ１が、データＭＰＸ１２及び第１Ｙ選択回路７を介して上記メモリセルアレイ５に伝達され、ロウアドレスＲと第１カラムアドレスＣ１とによって特定されるメモリセルＭＳに書き込まれ、また、上記第２カラムアドレスストローブ信号ＣＡＳ２＊のアサートタイミング時にデータ外部端子ＴＢから入力されたデータＤｉｎ２が、データＭＰＸ１２及び第２Ｙ選択回路１０を介して上記メモリセルアレイ５に伝達され、ロウアドレスＲと第２カラムアドレスＣ２とによって特定されるメモリセルＭＳに書き込まれる。」　
　
ｆ．「【００２６】他方上記ライトイネーブル信号ＷＥ＊がハイレベルの場合には、データ入出力回路１３における出力バッファなどが活性化されることによりデータ読出し可能状態とされ、第１カラムアドレスストローブ信号ＣＡＳ１＊がローレベルにアサートされるタイミングで、第１Ｙ選択回路７にかかる共通ビット線がデータＭＰＸ１２を介してデータ入出力回路１３に結合されることにより、ロウアドレスＲとカラムアドレスＣ１とによって特定されるメモリセルＭＣの保持データが第１Ｙ選択回路７及びデータＭＰＸ１２を介してデータ入出力回路１３に伝達され、それが当該入出力回路１３内の出力バッファ、及びデータ外部端子ＴＤを介することによりＤｏｕｔ１として外部出力される。また、第２カラムアドレスストローブ信号ＣＡＳ２＊がローレベルにアサートされるタイミングで、第２Ｙ選択回路１０にかかる共通ビット線がデータＭＰＸ１２を介してデータ入出力回路１３に結合されることにより、上記ロウアドレスＲとカラムアドレスＣ２とによって特定されるメモリセルＭＣの保持データが第２Ｙ選択回路１０及びデータＭＰＸ１２を介してデータ入出力回路１３に伝達され、それが当該入出力回路１３内の出力バッファ、及びデータ外部端子ＴＤを介することによりＤｏｕｔ２として外部出力される。」　
　
ｇ．「
【００２８】図３には本実施例ＤＲＡＭのページモードの場合の動作タイミングが示される
【００２９】ロウアドレスストローブ信号ＲＡＳ＊がロウレベルにアサートされる期間において、第１カラムアドレスストローブ信号ＣＡＳ１＊、第２アドレスカラムアドレスストローブ信号ＣＡＳ２＊がそれぞれ連続的にアサートされる。例えばライトイネーブル信号ＷＥ＊がローレベルにアサートされた書込み動作において、カラムアドレスがＣ２１，Ｃ１２，Ｃ２２の順に入力されるものとした場合、第２カラムアドレスストローブ信号ＣＡＳ２＊のアサートタイミングに同期して入力データＤｉｎ２１の書込みが可能とされ、第１カラムアドレスストローブ信号ＣＡＳ１＊のアサートタイミングに同期して入力データＤｉｎ１２の書込みが可能とされ、さらに第１カラムアドレスストローブ信号ＣＡＳ１＊のアサートタイミングに同期して入力データＤｉｎ２２の書込みが可能とされる。この場合において、入力データＤｉｎ２１，Ｄｉｎ２２は上記第２カラムアドレスストローブ信号ＣＡＳ２＊のアサートタイミングに同期して書込み可能とされるのであって、つまり、２系統のカラム選択系を有することによって書込み可能とされるのであって、従来のＤＲＡＭのようにカラム選択系を１系統しか有さない場合には、図３に示されるタイミングでの当該入力データＤｉｎ２１，Ｄｉｎ２２の書込みは到底不可能とされる。すなわち、本実施例ＤＲＡＭは、ページモードにおいても高速動作が可能とされる。」
　
ｈ．「【００３４】図４には他の実施例が示される。
【００３５】
図４に示されるＤＲＡＭが図１に示されるのと異なるのは、第１カラム選択系１７Ａ，第２カラム選択系１７Ｂ毎に、それに対応するデータ外部端子ＴＤ１，ＴＤ２を有する点である。
【００３６】図５には図４に示される実施例ＤＲＡＭの主要部における動作タイミングが示される。
【００３７】第１カラム選択系１７Ａ，第２カラム選択系１７Ｂ毎に、それに対応する専用のデータ外部端子ＴＤ１，ＴＤ２を有し、データ外部端子ＴＤ１を介して読出しデータＤｏｕｔ１の出力が可能とされ、データ外部端子ＴＤ２を介して読出しデータＤｏｕｔ２の出力が可能とされるので、図１に示される実施例に比べデータ出力時間が制限されないという利点がある。
【００３８】尚、書込み動作についてはライトイネーブル信号ＷＥ＊をローレベルにアサートすることで、それぞれのデータを書込みすることが可能であるので説明は省略する。また、カラムアドレスストローブ信号ＣＡＳ＊１とＣＡＳ＊２を同時に（同じタイミングで）動作させれば、従来のＤＲＡＭとして使用可能である。さらに、必要としない入出力データ外部端子に該当するカラムアドレスストローブ信号ＣＡＳ＊１又はＣＡＳ＊２をハイレベルにアサートすることでマスク動作（データの書込み及び読出しデータの出力動作を不可とする）が可能である。」
　
（３−２）ここにおいて、「【００３５】図４に示されるＤＲＡＭが図１に示されるのと異なるのは、第１カラム選択系１７Ａ，第２カラム選択系１７Ｂ毎に、それに対応するデータ外部端子ＴＤ１，ＴＤ２を有する点である。」という記載から、「第１カラム選択系１７Ａ，第２カラム選択系１７Ｂ毎に、それに対応するデータ外部端子ＴＤ１，ＴＤ２を有する点」を除き、引用例において図１に記載された「ＤＲＡＭ」にして説明されている事項が図４の「ＤＲＡＭ」の説明に援用できることは明らかである。
　そして、「【００１６】ＴＡはアドレス外部端子であり、このアドレス外部端子ＴＡを介してアドレスＡｉの取り込みが可能とされる。本実施例では、アドレス外部端子数の低減のためアドレスマルチプレクス方式が採用されており、アドレス外部端子ＴＡを介してアドレスバッファ１に入力されたアドレスＡｉは、後段のアドレスマルチプレクサ（ＭＰＸ）２によってワード選択系１６とカラム選択系１７とに振り分けられる。すなわち、アドレスマルチプレクス方式においては、ロウアドレスとカラムアドレスとが経時的に入力されるようになっており、ロウアドレスの有効性を示すロウアドレスストローブ信号ＲＡＳ＊（＊印は当該信号がローアクティブであることを示す）がローレベルにアサートされた場合にロウアドレスがアドレスＭＰＸ２を介してワード選択系１６に伝達され、また、カラムアドレスの有効性を示すカラムアドレスストローブ信号ＣＡＳ１＊又はＣＡＳ２＊がローレベルにアサートされた場合にカラムアドレスがアドレスＭＰＸ２を介してカラム選択系１７に伝達される。そのような制御は、後述するコントローラ９により行われる。」という記載並びに図２及び５の記載から、図４に記載された「ＤＲＡＭ」における「メモリセルアレイ５」内には、時分割で入力された「ロウアドレスＲ」、「第１カラムアドレスＣ１」及び「第２カラムアドレスＣ２」のうちの、「ロウアドレスＲ」と「第１カラムアドレスＣ１」の組み合わせ及び「ロウアドレスＲ」と「第２カラムアドレスＣ２」の組み合わせによって「アドレス指定」される「ダイナミック形メモリセルＭＳ」が配置されていることが明らかである。
　
（３−３）「【００１７】上記ワード選択系１６は、特に制限されないが、上記アドレスＭＰＸ２を介して入力されたロウアドレスを保持すると共にそれをデコードするためのロウアドレス（Ｘ）デコーダ３と、そのデコード出力に基づいて、上記メモリセルアレイ５における所定のワード線ＷＬを選択レベルに駆動するためのワードドライバ４とを含む。」という記載から、引用例の図４に記載された「ＤＲＡＭ」における「ロウアドレス（Ｘ）デコーダ３」及び「ワードドライバ４」は、ロウアドレスに対応して、「メモリセルアレイ５」内の「ダイナミック形メモリセルＭＳ」を「アドレス指定」していることが明らかである。
　
（３−４）「【００２８】図３には本実施例ＤＲＡＭのページモードの場合の動作タイミングが示される。」という記載、並びに図３及び５における「ロウアドレスＲ」と「第１カラムアドレスＣ１」との時間推移についての記載から、引用例の図４に記載されている「第１カラム（Ｙ）選択回路７」内には、「ロウアドレスＲ」に対応する「ダイナミック形メモリセルＭＳ」の内の、「第１カラムアドレスＣ１」に対応するものを、データの読み書きが可能な状態にするための並列に配置された複数のカラムスイッチ手段（以下「第１の複数のカラムスイッチ手段」という。）が備えられているものと認められる。
　また、上記００２８段落の記載、並びに図３及び５における「ロウアドレスＲ」と「第２カラムアドレスＣ２」との時間推移についての記載から、引用例の図４に記載されている「第２カラム（Ｙ）選択回路１０」内には、「ロウアドレスＲ」に対応する「ダイナミック形メモリセルＭＳ」の内の、「第２カラムアドレスＣ２」に対応するものを、データの読み書きが可能な状態にするための並列に配置された複数のカラムスイッチ手段（以下「第２の複数のカラムスイッチ手段」という。）が備えられていることも明らかである。　
　
　そして、「そのような動作制御により、第１カラムアドレスストローブ信号ＣＡＳ１＊がローレベルにアサートされた場合には、第１Ｙデコーダ８のデコード出力に基づいて、第１Ｙ選択回路７を介してのデータ読み書きが可能とされ、また、第２カラムアドレスストローブ信号ＣＡＳ２＊がローレベルにアサートされた場合には、第２Ｙデコーダ１１のデコード出力に基づいて、第２Ｙ選択回路１０を介してのデータ読み書きが可能とされる。」（００２０段落）という記載から、「第１Ｙデコーダ８」は、例えば、「第１のカラムアドレスＣ１」が与えられた場合に、前記「ロウアドレスＲ」に対応する前記「ダイナミック形メモリセルＭＳ」のうちの、前記「第１のカラムアドレスＣ１」に対応するものがデータの読み書きが可能な状態になるように、前記「第１の複数のカラムスイッチ手段」を制御しており、「第２Ｙデコーダ１１」についても同様のことがいえることが明らかである。
　
（３−５）以上を総合すると、引用例には以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　「データを記憶するＤＲＡＭであって、
　ロウアドレスＲ、第１カラムアドレスＣ１及び第２カラムアドレスＣ２がそれぞれ時分割で入力され、ロウアドレスＲと第１カラムアドレスＣ１及びロウアドレスＲと第２カラムアドレスＣ２によってアドレス指定されるダイナミック形メモリセルＭＳを有するメモリセルアレイ５と、
　前記ロウアドレスＲに対応して、前記メモリセルアレイ５の前記ダイナミック形メモリセルＭＳをアドレス指定するロウアドレス（Ｘ）デコーダ３及びワードドライバ４と、
　前記ロウアドレスＲに対応する前記ダイナミック形メモリセルＭＳのうちの、前記第１カラムアドレスＣ１に対応するものを、データの読み書きが可能な状態にするための、第１カラム（Ｙ）選択回路７内に並列に配置された第１の複数のカラムスイッチ手段と、
　前記ロウアドレスＲに対応する前記ダイナミック形メモリセルＭＳのうちの、前記第２カラムアドレスＣ２に対応するものを、データの読み書きが可能な状態にするための、第２カラム（Ｙ）選択回路１０内に並列に配置された第２の複数のカラムスイッチ手段と、
　第１カラムアドレスＣ１が与えられた場合に、前記ロウアドレスに対応する前記ダイナミック形メモリセルＭＳのうちの、前記第１のカラムアドレスＣ１に対応するものがデータの読み書きが可能な状態になるように、前記第１の複数のカラムスイッチ手段を制御する第１Ｙデコーダ８と、
　前記第１のカラムアドレスＣ１とは異なる前記第２のカラムアドレスＣ２が与えられた場合に、前記ロウアドレスＲに対応する前記ダイナミック形メモリセルＭＳのうちの、前記第２カラムアドレスＣ２に対応するものがデータの読み書きが可能な状態になるように、前記第２の複数のカラムスイッチ手段を制御する第２Ｙデコーダ１１とを備えた
　ことを特徴とするＤＲＡＭ。」
　
（４）補正発明と引用発明との対比
（４−１）引用発明の「ＤＲＡＭ」は、補正発明の「記憶装置」に相当する。
　
（４−２）引用発明の「ダイナミック形メモリセルＭＳ」は、「ロウアドレスＲと第１カラムアドレスＣ１及びロウアドレスＲと第２カラムアドレスＣ２によってアドレス指定される」記憶単位であるから、引用発明の「ロウアドレスＲと第１カラムアドレスＣ１及びロウアドレスＲと第２カラムアドレスＣ２によってアドレス指定されるダイナミック形メモリセルＭＳを有するメモリセルアレイ５」は、補正発明の「行アドレスおよび列アドレスによって指定される記憶単位を有する記憶手段」に相当する。
　
（４−３）引用発明の「前記ロウアドレスＲに対応して、前記メモリセルアレイ５の前記ダイナミック形メモリセルＭＳをアドレス指定するロウアドレス（Ｘ）デコーダ３及びワードドライバ４」は、補正発明の「前記行アドレスに対応して、前記記憶手段の記憶単位を指定する指定手段」に相当する。
　
（４−４）引用発明の「前記ロウアドレスＲに対応する前記ダイナミック形メモリセルＭＳのうちの、前記第１カラムアドレスＣ１に対応するものを、データの読み書きが可能な状態にするための、第１カラム（Ｙ）選択回路７内に並列に配置された第１の複数のカラムスイッチ手段」は、補正発明の「前記行アドレスに対応する前記記憶単位のうちの、前記列アドレスに対応するものを、データの読み出しのみ可能な状態にするための、並列に配置された第１の複数のカラムスイッチ手段」に対応しており、両者は、「前記行アドレスに対応する前記記憶単位のうちの、前記列アドレスに対応するものを、データの読み出しが可能な状態にするための、並列に配置された第１の複数のカラムスイッチ手段」である点で一致する。
　
（４−５）引用発明の「前記ロウアドレスＲに対応する前記ダイナミック形メモリセルＭＳのうちの、前記第２カラムアドレスＣ２に対応するものを、データの読み書きが可能な状態にするための、第２カラム（Ｙ）選択回路１０内に並列に配置された第２の複数のカラムスイッチ手段」は、補正発明の「前記行アドレスに対応する前記記憶単位のうちの、前記列アドレスに対応するものを、データの読み書きが可能な状態にするための、並列に配置された第２の複数のカラムスイッチ手段」に相当する。
　
（４−６）引用発明の「第１カラムアドレスＣ１が与えられた場合に、前記ロウアドレスに対応する前記ダイナミック形メモリセルＭＳのうちの、前記第１のカラムアドレスＣ１に対応するものがデータの読み書きが可能な状態になるように、前記第１の複数のカラムスイッチ手段を制御する第１Ｙデコーダ８」は、補正発明の「第１の列アドレスが与えられた場合に、前記行アドレスに対応する前記記憶単位のうちの、前記第１の列アドレスに対応するものが、データの読み出しのみ可能な状態になるように、前記第１の複数のカラムスイッチ手段を制御する第１の制御手段」に対応しており、両者は、「第１の列アドレスが与えられた場合に、前記行アドレスに対応する前記記憶単位のうちの、前記第１の列アドレスに対応するものが、データの読み出しが可能な状態になるように、前記第１の複数のカラムスイッチ手段を制御する第１の制御手段」である点で一致する。
　
（４−７）引用発明の「前記第１のカラムアドレスＣ１とは異なる前記第２のカラムアドレスＣ２が与えられた場合に、前記ロウアドレスＲに対応する前記ダイナミック形メモリセルＭＳのうちの、前記第２カラムアドレスＣ２に対応するものがデータの読み書きが可能な状態になるように、前記第２の複数のカラムスイッチ手段を制御する第２Ｙデコーダ１１」は、補正発明の「前記第１の制御手段による制御により前記第１の列アドレスに対応する前記記憶単位が、データの読み出しのみ可能な状態であると共に、前記第１の列アドレスとは異なる第２の列アドレスが与えられた場合に、前記行アドレスに対応する前記記憶単位のうちの、前記第２の列アドレスに対応するものが、データの読み書きが可能な状態になるように、前記第２の複数のカラムスイッチ手段を制御する第２の制御手段」に対応しており、両者は、「前記第１の列アドレスとは異なる第２の列アドレスが与えられた場合に、前記行アドレスに対応する前記記憶単位のうちの、前記第２の列アドレスに対応するものが、データの読み書きが可能な状態になるように、前記第２の複数のカラムスイッチ手段を制御する第２の制御手段」である点で一致する。
　
（４−８）以上を総合すると、補正発明と引用発明とは、
　「【請求項１】　データを記憶する記憶装置であって、
　行アドレスおよび列アドレスによって指定される記憶単位を有する記憶手段と、
　前記行アドレスに対応して、前記記憶手段の記憶単位を指定する指定手段と、
　前記行アドレスに対応する前記記憶単位のうちの、前記列アドレスに対応するものを、データの読み出しが可能な状態にするための、並列に配置された第１の複数のカラムスイッチ手段と、
　前記行アドレスに対応する前記記憶単位のうちの、前記列アドレスに対応するものを、データの読み書きが可能な状態にするための、並列に配置された第２の複数のカラムスイッチ手段と、
　第１の列アドレスが与えられた場合に、前記行アドレスに対応する前記記憶単位のうちの、前記第１の列アドレスに対応するものが、データの読み出しが可能な状態になるように、前記第１の複数のカラムスイッチ手段を制御する第１の制御手段と、
　前記第１の列アドレスとは異なる第２の列アドレスが与えられた場合に、前記行アドレスに対応する前記記憶単位のうちの、前記第２の列アドレスに対応するものが、データの読み書きが可能な状態になるように、前記第２の複数のカラムスイッチ手段を制御する第２の制御手段と
　を備える
　ことを特徴とする記憶装置。」
　
　である点で一致し、以下の点で相違する。
　
（相違点１）
　補正発明は、「第１の複数のカラムスイッチ手段」が、「データの読み出しのみ可能な状態にするための」ものであり、「第１の制御手段」により「データの読み出しのみ可能な状態になるように」制御されるのに対して、引用発明は、「第１の複数のカラムスイッチ手段」が、「データの読み書きが可能な状態にするための」ものであり、補正発明の「第１の制御手段」に相当する「第１Ｙデコーダ８」により「データの読み書きが可能な状態になるように」制御される点。
　
（相違点２）
　補正発明は、「第２の制御手段」が「前記第１の制御手段による制御により前記第１の列アドレスに対応する前記記憶単位が、データの読み出しのみ可能な状態であると共に」「前記第２の複数のカラムスイッチ手段を制御する」ものであるのに対して、引用発明においては、「第１Ｙデコーダ８」及び「第２デコーダ１１」にマルチプレクサ「アドレスＭＰＸ２」を介して時分割でアドレスが入力される構成となっているため、引用発明の「第１Ｙデコーダ８」は、補正発明のように「前記第１の制御手段による制御により前記第１の列アドレスに対応する前記記憶単位が、データの読み出しのみ可能な状態であると共に」「前記第２の複数のカラムスイッチ手段を制御する」ことができない点。
　
（相違点３）
　補正発明は、「前記第１の制御手段による前記第１の複数のカラムスイッチ手段の制御により、前記記憶手段の一部からデータが読み出され、　前記第２の制御手段による前記第２の複数のカラムスイッチ手段の制御により、読み出された前記データを基にした演算結果が、前記記憶手段の他部に書き込まれる」ものであるのに対して、引用発明は、そのような特定がなされていない点。
　
（５）相違点についての当審の判断
（５−１）相違点１について
　一般に、２つのポートと、各ポートに対応して設けられたカラムスイッチとを備え、各ポートからカラムスイッチを介してメモリセルに読み書きを行えるようにした、いわゆるデュアルポート形式の半導体メモリにおいて、各ポートを、読み書き可能とするか、読み出し又は書き込み専用とするかは、当該メモリの用途等に応じて当業者が適宜選択できる設計的事項であり、一方のポートを読み出し専用とし、他方のポートを読み書き可能の構成とすることも、例えば、本願の出願前に日本国内において頒布された刊行物である下記周知例１にも記載されているように当業者において普通に行われている事項であるから、引用発明において、「第１の複数のカラムスイッチ手段」を読み出し専用のものとすること、すなわち、補正発明のように、「第１の複数のカラムスイッチ手段」が、「データの読み出しのみ可能な状態にするための」ものであり、「第１の制御手段」により「データの読み出しのみ可能な状態になるように」制御される構成とすることは当業者が容易になし得たことである。
　
ａ．周知例１：特開昭５９−６０７９３号公報
　上記周知例１には、第２図及び第３図とともに、以下の記載がある（なお、特許庁における情報処理システムの都合上、アッパーラインは使用できないので、アッパーラインを「／」で代用する。）。
　「（４）発明の目的
　
上記問題点に鑑み本発明は、ダイナミック形メモリをいわゆるデュアルポートＲＡＭとして使用可能にする半導体メモリを提案することを目的とするものである。
　「第２図に示す如く、少なくとも２つのコラムデコーダＣＤ１およびＣＤ２を備える。
コラムデコーダＣＤ
１
は、図示の構成によれば、ゲート対Ｇ
１
を介して第１のポートをなす読出し／書込みバスＢ
１
に接続し、コラムデコーダＣＤ
２
はゲート対Ｇ
２
を介して第２のポートをなす読出しバスＢ
２
に接続する
　「
コラムデコーダＣＤ
１
についてはゲート対Ｇ
１
が図示するごとく接続しているからデータの書込みも行える。したがつて書込みアクセスはコラムデコーダＣＤ
１
を介してのみ行われる。もし図示するメモリセルＭＣ′のいずれかに（ワード線を適当に選択して）データの書込みをしているのと同時に、図示しない他のメモリセルからのデータの読出し要求があれば、当該他のメモリセルの選択ならびにデータの読出しは図示しない他のコラムデコーダ（ＣＤ
２
）を用いて行われる。
　「第３図は第２図の構成を含んでなる半導体メモリの全体を示すブロック図である。本図において、ＳＡはセンスアンプの群、ＭＣＡはメモリセルＭＣ′のアレイである。第２図のワード線（Ｗ１，／Ｗ１…Ｗｎ）はロウデコーダＲＤにより、ロウアドレスＲＡに従つて、選択される。
ＣＤ
１
はコラムデコーダの群、ＣＤ
２
もコラムデコーダの群であり、それぞれコラムアドレスバスＡ
１
およびＡ
２
によつて各々１つが選択され、それぞれ読出しバツフアＲＤ
１
およびＲＤ
２
を介して読出しデータＤ
Ｒ１
およびＤ
Ｒ２
を出力する。コラムデコーダＣＤ
１
側はデータの書込みも行え、書込みデータＤ
Ｗ
を書込みアンプＷＡを通して受信する。
　
　したがって、周知例１には、デュアルポートＲＡＭにおいて、コラムデコーダＣＤ２によって、カラムゲート対Ｇ２をデータの読み出しのみ可能な状態に制御するとともに、コラムデコーダＣＤ１によって、カラムゲート対Ｇ１をデータの読出し／書込みが可能な状態に制御することが記載されているものと認められる。
　
（５−２）相違点２について
（５−２−１）相違点２は、補正発明が、「第１の列アドレス」及び「第１の列アドレス」を独立したアドレス供給端子を用いて一括して供給しているのに対して、引用発明は、「第１のカラムアドレスＣ１」及び「第２のカラムアドレスＣ２」を、「アドレスＭＰＸ２」を介して時分割で供給していることに起因するものであると認められる。
　
　ところで、一般に、半導体メモリにおいて、アドレスを供給するに際して、多数のアドレス供給端子を設けてアドレスを一括して供給する構成とすれば速度面で有利であるが端子（ピン）数が多くなり、少数のアドレス端子とマルチプレクサを設けてアドレスを時分割で供給する構成とすればその逆となることは当業者の技術常識であり、多数のアドレス供給端子を設けてアドレスを一括して供給する構成とするか、少数のアドレス端子とマルチプレクサを設けてアドレスを時分割で供給する構成とするかは、当該半導体メモリに求められる端子数やアクセス速度等を勘案して当業者が適宜選択し得る設計的事項である。
　デュアルポート形式の半導体メモリにおいても、当然例外ではなく、各ポートごとにアドレス供給端子を設けてアドレスを一括して供給する構成とするか、各ポート共通のアドレス端子とマルチプレクサを設けてアドレスを時分割で供給する構成とするかは、当該メモリに求められる端子数やアクセス速度等を勘案して当業者が適宜選択し得る設計的事項であり、各ポートごとにアドレス供給端子を設け、各ポート用のアドレスを一括して供給することも、例えば、本願の出願前に日本国内において頒布された刊行物である下記周知例２にも記載されているように、当業者における周知技術である。
　
ａ．周知例２：特開平７−２６２８００号公報
　上記周知例２には、図３とともに以下の記載がある。
　「【００５２】以上のようにして、多ポート・メモリの多ポート間の関連を考慮した試験処理が実行される。図３は、本試験装置の被試験素子となる多ポート・メモリの説明図である。１入力２出力のデュアルポート・メモリを例として説明する。
【００５３】
メモリには二つのアドレスを指定するためのアドレス線（アドレスＡおよびアドレスＢ）と、データ入力線（データin) 、二つのデータ出力線（データout 1およびデータout 2）、書き込み制御信号、読み出し制御信号等の端子がある
【００５４】
１入力２出力のデュアルポート・メモリの場合、データの書き込みは例えばアドレスＡでアドレスを指定し、データinから書き込みデータを書き込む。一方、データの読み出しはアドレスＡおよびアドレスＢで二つのアドレスを指定し、データout 1およびデータout 2の２ポートから同時にデータを読み出す。すなわち、アドレスＡはＷＲＩＴＥ／ＲＥＡＤアドレスを、アドレスＢはＲＥＡＤのみのアドレスを指定する
　
（５−２−２）一方、引用発明において、「第１のカラムアドレスＣ１」及び「第２のカラムアドレスＣ２」を「アドレスＭＰＸ２」を介して、時分割で供給している理由は、引用例の００１６段落の「ＴＡはアドレス外部端子であり、このアドレス外部端子ＴＡを介してアドレスＡｉの取り込みが可能とされる。本実施例では、アドレス外部端子数の低減のためアドレスマルチプレクス方式が採用されており、アドレス外部端子ＴＡを介してアドレスバッファ１に入力されたアドレスＡｉは、後段のアドレスマルチプレクサ（ＭＰＸ）２によってワード選択系１６とカラム選択系１７とに振り分けられる。」という記載からも明らかなように、端子数を削減するためであることが明らかである。
　そして、引用発明は、「本発明は、半導体記憶装置、さらにはそれの高速アクセスを可能とする技術に関し、例えばダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭと略記する）に適用して有効な技術に関する。」（引用例の０００１段落）に記載されているとおり、高速アクセスを実現すること技術課題とするものであるところ、多数のアドレス供給端子を設けてアドレスを一括して供給する構成とすれば速度面で有利であるが端子数が多くなり、少数のアドレス端子とマルチプレクサを設けてアドレスを時分割で供給する構成とすればその逆となることは、上に述べたように当業者の技術常識であるから、引用発明に接した当業者であれば、より高速なアクセスを実現するために、引用発明において、「第１のカラムアドレスＣ１」及び「第２のカラムアドレスＣ２」を、「アドレスＭＰＸ２」を介して時分割で供給する構成に代えて、「第１のカラムアドレスＣ１」及び「第２のカラムアドレスＣ２」を独立したアドレス供給端子を用いて一括して供給する構成とすること、すなわち、補正発明のように、「第２の制御手段」が「前記第１の制御手段による制御により前記第１の列アドレスに対応する前記記憶単位が、データの読み出しのみ可能な状態であると共に」「前記第２の複数のカラムスイッチ手段を制御する」ものとすることは、容易に想到し得たことである。
　
（５−３）相違点３について
（５−３−１）上記（５−２−２）において検討したとおり、引用発明は高速アクセスを実現するためのものであるが、高速アクセスが可能なメモリの主要な用途の一つが画像処理用のメモリであることは当業者における技術常識であるから、引用例に接した当業者であれば、引用発明を画像処理用のメモリとして用いることは直ちに察知し得た事項である。
　
（５−３−２）そして、一般に、画像処理に使用するメモリにおいて、メモリから読み出したデータに演算処理を施して、演算処理を施したデータを当該メモリの同じ又は異なる記憶領域に書き込むという処理を行うことは、例えば、本願の出願前に日本国内において頒布された刊行物である下記周知例３に記載されているように、当業者が常套的に用いている技術である。
　
ａ．周知例３：特開平１０−９１１４５号公報
　上記周知例３には以下の記載がある。
　「【０００１】
【発明の属する技術分野】
本発明は、メモリ制御装置および方法、並びに画像生成装置に関し、例えば、３次元コンピュータグラフィックシステムにおいて、回転、移動、及び拡大／縮小等の座標変換を頻繁に行って立体モデルを表示する場合に、その表示画像を生成するときなどに用いて好適なメモリの構造およびメモリ制御装置および方法、並びに画像生成装置に関する
　「【００９３】
また、上記実施例においては、ＤＲＡＭＣＥＬＬ２８Ｄの所定の行アドレスのデータを読み出し、所定の演算が施すことにより得られた演算結果を、同一の行アドレスに書き込むようにしたが、読み出したデータの行アドレスとは異なる行アドレスに書き込むようにすることも可能である。
　
（５−３−３）したがって、引用発明に係るＤＲＡＭを画像処理用のメモリとして用いるに際し、メモリから読み出したデータに演算処理を施して、演算処理を施したデータを当該メモリの同一又は異なる記憶領域に書き込むという処理を行うようにすること、すなわち、引用発明において、補正発明のように「前記第１の制御手段による前記第１の複数のカラムスイッチ手段の制御により、前記記憶手段の一部からデータが読み出され、　前記第２の制御手段による前記第２の複数のカラムスイッチ手段の制御により、読み出された前記データを基にした演算結果が、前記記憶手段の他部に書き込まれる」ようにすることは、当業者が容易に想到し得たことである。
　
（５−４）相違点についてのまとめ
　以上検討したとおりであるから、補正発明は、当業者における周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、補正発明は、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
（５）独立特許要件についてのまとめ
　本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しないものである。
　
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第３項に規定する要件を満たさないものであり、また、仮に当該要件を満たすものとみなした場合であっても、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものである。
　したがって、本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明
　平成２１年５月２５日に提出された手続補正書による補正は上記のとおり却下され、平成２０年９月８日に提出された手続補正書による補正も原審において却下されているので、本願の請求項１〜６に係る発明は、平成２０年２月１２日に提出された手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜６に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．の「（補正前）」の箇所に記載したとおりのものである。
　一方、本願の出願日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平４−２６８２８８号公報（「引用例」）には、上記第２．４．（３）に記載したとおりの事項、及び発明（引用発明）が記載されているものと認められる。
　そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第２．４．において検討したとおり、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明に基づいて当業者が容易に発明をすることができたものである。
　
　したがって、本願発明は、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。