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　特願２００３−５５３６９８「ゼロ電圧スイッチングによって動作するデジタル電力処理の方法および装置」拒絶査定不服審判事件〔平成１５年　６月２６日国際公開、ＷＯ０３／５２９１５、平成１７年　５月１２日国内公表、特表２００５−５１３９８５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願の発明
　本願は、２００２年１２月３日（パリ条約による優先権主張２００１年１２月３日、中国）を国際出願日とする出願であって、その請求項１に係る発明（以下、「本願発明」という。）は、平成２０年１０月１５日付の手続補正書により補正された特許請求の範囲の請求項１に記載された次の事項により特定されるとおりのものと認める。
「ゼロ電圧スイッチング式デジタル電力変換器であって、前記変換器が２つのスイッチング素子を備え、前記２つの各スイッチング素子がそれぞれ、電源に接続され、キャパシタンスに並列接続し、かつダイオードに逆方向に並列接続し、前記スイッチング素子が、それらの補助回路と共に、インダクタンスを経由して前記変換器の出力端子に接続されているセミブリッジ回路の上側と下側をそれぞれ構成し、
　前記２つのスイッチング素子がすべてオフにされる状態から、前記２つのスイッチング素子の一方がオンにされかつ他方がオフにされる状態に変化する時間間隔が、オンからオフ状態に変化する前記スイッチング素子に並列接続された前記キャパシタンスが前記インダクタンスの電流によって充電され、かつ前記キャパシタンスの両端の電圧がゼロに到達するまで、オフからオン状態に変化する前記スイッチング素子に並列接続された前記キャパシタンスが前記インダクタンスの電流によって放電される時間間隔よりも大きいかまたは等しいことを特徴とする、ゼロ電圧スイッチング式デジタル電力変換器。」
　
２．引用文献
　これに対して、原査定の拒絶の理由に引用された特開平７−４６８５３号公報（以下、「引用例」という。）には、図面と共に次の事項が記載されている。
　
　・「【００２７】
【実施例】(1) 以下、本発明の一実施例について図面を参照して説明する。図１はソフトスイッチング式インバータ制御装置の構成図である。各スイッチング素子Ｑ１、Ｑ２が直列接続されたハーフ・ブリッジと呼ばれる構成となっている。これらスイッチング素子Ｑ１、Ｑ２には、それぞれ寄生容量Ｃ１、Ｃ２が存在する。又、これらスイッチング素子Ｑ１、Ｑ２には、それぞれ外付けダイオードＤ１、Ｄ２が接続されている。なお、これら外付けダイオードＤ１、Ｄ２は、各スイッチング素子Ｑ１、Ｑ２がＦＥＴ等の場合、寄生ダイオードと考えてよい。
【００２８】一方、各スイッチング素子Ｑ１、Ｑ２の接続点には、出力フィルタ３及び負荷４が接続されている。又、±Ｅo を直流電圧源の電圧として表し、各スイッチング素子Ｑ１、Ｑ２の接続点（ノード）ａに出力フィルタ３の方から流れ込む電流をＩａとして表す。
【００２９】かかる構成であれば、各スイッチング素子Ｑ１、Ｑ２の転流、すなわちスイッチング素子Ｑ１がオン、Ｑ２がオフの状態から、スイッチング素子Ｑ１オフ、Ｑ２オンの状態に切り替わる（又はこの逆の切り替わり）において、これらスイッチング素子Ｑ１、Ｑ２がソフト・スイッチングとなる状態は、次の２つの状態である。すなわち、状態(1) スイッチング素子Ｑ１がオン、Ｑ２がオフから、スイッチング素子Ｑ１がオフ、Ｑ２がオンに切り替わる場合、スイッチング素子Ｑ１がオン、Ｑ２がオフの時点で、電流Ｉａ＜０。
【００３０】状態(2) スイッチング素子Ｑ１がオフ、Ｑ２がオンから、スイッチング素子Ｑ１がオン、Ｑ２がオフに切り替わる場合、スイッチング素子Ｑ１がオフ、Ｑ２がオンの時点で、電流Ｉａ＞０である。
【００３１】このうち状態(1) の場合、各スイッチング素子Ｑ１、Ｑ２が同時にオフとなるデッドタイムを設けると、寄生容量Ｃ１の充電と寄生容量Ｃ２の放電とが、電流Ｉａ＜０よって行われ、ノードａの電圧Ｅａが＋Ｅo から−Ｅo に下がる。この電圧が−Ｅo に下がりきった時点では、電流ＩａはダイオードＤ２を流れる。
【００３２】このとき、スイッチング素子Ｑ２をオン（Ｑ１はオフのまま）すれば、スイッチング素子Ｑ２の両端電圧がほぼ０Ｖの状態でオンすることになる。つまり、零電圧スイッチングが実現される。この結果、スイッチング損失／スイッチング・ノイズが最小のソフト・スイッチングとなる。
【００３３】状態(2) の場合、デッドタイムを設けると、寄生容量Ｃ１の放電と寄生容量Ｃ２の充電とが、電流Ｉａ＞０よって行われ、ノードａの電圧Ｅａが−Ｅo から＋Ｅo に上昇する。この電圧が＋Ｅo に上がりきった時点では、電流ＩａはダイオードＤ１を流れる。
【００３４】このとき、スイッチング素子Ｑ１をオン（Ｑ１はオフのまま）すれば、スイッチング素子Ｑ１の両端電圧がほぼ０Ｖの状態でオンすることになる。つまり、零電圧スイッチングが実現される。この結果、スイッチング損失／スイッチング・ノイズが最小のソフト・スイッチングとなる。」
　
　・「【００８１】
【発明の効果】以上詳記したように本発明によれば、スイッチング・ノイズ及びスイッチング損失を低減でき、かつスイッチング周波数を一定として出力電圧をコントロールできるソフトスイッチング式インバータ制御方法及びその装置を提供できる。」
　
　・図１には、スイッチング素子Ｑ１，Ｑ２が、電圧±Ｅo の直流電源、並列接続した寄生容量Ｃ１，Ｃ２、逆方向に並列接続したダイオードＤ１，Ｄ２を含むそれらの補助回路と共に、インダクタンスＬＦ を経由してインバータの負荷接続点に接続されているハーフ・ブリッジの上側と下側をそれぞれ構成した態様が示されている。
　
　これらの記載事項及び図示内容を総合すると、引用例には次の発明（以下、「引用発明」という。）が記載されているものと認められる。
「ソフトスイッチング式インバータであって、前記インバータが２つのスイッチング素子Ｑ１，Ｑ２を備え、前記２つの各スイッチング素子Ｑ１，Ｑ２がそれぞれ、電圧＋Ｅo ，電圧−Ｅo の直流電圧源に接続され、寄生容量Ｃ１，Ｃ２に並列接続し、かつダイオードＤ１，Ｄ２に逆方向に並列接続し、前記スイッチング素子Ｑ１，Ｑ２が、それらの補助回路と共に、インダクタンスＬＦ を経由して前記インバータの負荷接続点に接続されているハーフ・ブリッジの上側と下側をそれぞれ構成し、
　前記２つのスイッチング素子Ｑ１，Ｑ２が同時にオフとなるデッドタイムを設け、スイッチング素子Ｑ１がオン、Ｑ２がオフから、スイッチング素子Ｑ１がオフ、Ｑ２がオンに切り替わる場合、前記寄生容量Ｃ１の充電と前記寄生容量Ｃ２の放電が行われ、スイッチング素子Ｑ２の両端電圧がほぼ０Ｖの状態でオンすることになり、スイッチング素子Ｑ１がオフ、Ｑ２がオンから、スイッチング素子Ｑ１がオン、Ｑ２がオフに切り替わる場合、前記寄生容量Ｃ１の放電と前記寄生容量Ｃ２の充電が行われ、スイッチング素子Ｑ１の両端電圧がほぼ０Ｖの状態でオンすることになる、ソフトスイッチング式インバータ。」
　
３．対比・判断
　本願発明と引用発明を対比する。
　
　まず、後者の「ソフトスイッチング式インバータ」は前者の「ゼロ電圧スイッチング式デジタル電力変換器」に、後者の「電圧＋Ｅo ，電圧−Ｅo の直流電圧源」は前者の「電源」に、それぞれ相当している。
　
　次に、前者の「キャパシタンス」は、本願明細書の段落【００１７】の「通常、Ｃ１およびＣ２は、Ｔ１およびＴ２の少量の出力キャパシタンスであり、・・・Ｃ１をＵＣ１＝Ｖ１＋Ｖ２の電圧まで充電し、Ｃ２をＵＣ２＝０の電圧まで放電するのに要する時間は非常に短い。」なる記載及び同段落【００２４】の「上の実施形態では、Ｃ１およびＣ２がそれぞれＭＯＳＦＥＴ　Ｔ１およびＴ２の出力キャパシタンスであり、その場合にＣ２＝Ｃ１である。」なる記載（以下、「段落【００１７】及び【００２４】の記載」という。）によれば、スイッチング素子自体の出力キャパシタンス、即ち、後者の「寄生容量Ｃ１，Ｃ２」と等価のものと解される。
　
　また、後者の「インバータの負荷接続点」は前者の「変換器の出力端子」に、後者の「ハーフ・ブリッジ」は前者の「セミブリッジ回路」に、それぞれ相当している。
　
　さらに、後者の「２つのスイッチング素子Ｑ１，Ｑ２が同時にオフとなるデッドタイム」は前者の「２つのスイッチング素子がすべてオフにされる状態から、前記２つのスイッチング素子の一方がオンにされかつ他方がオフにされる状態に変化する時間間隔」に相当し、後者の「スイッチング素子Ｑ１がオン・・・から・・・オフ・・・に切り替わる場合、寄生容量Ｃ１の充電・・・が行われ、・・・スイッチング素子・・・Ｑ２がオンから・・・オフに切り替わる場合、・・・寄生容量Ｃ２の充電・・・が行われ」る態様（以下、「態様Ａ」という。）は前者の「オンからオフ状態に変化するスイッチング素子に並列接続されたキャパシタンスがインダクタンスの電流によって充電され」る態様に相当し、後者の「スイッチング素子・・・Ｑ２がオフから・・・オンに切り替わる場合、・・・寄生容量Ｃ２の放電が行われ、スイッチング素子Ｑ２の両端電圧がほぼ０Ｖの状態でオンすることになり、スイッチング素子Ｑ１がオフ・・・から・・・オン・・・に切り替わる場合、寄生容量Ｃ１の放電・・・が行われ、スイッチング素子Ｑ１の両端電圧がほぼ０Ｖの状態でオンすることになる」態様（以下、「態様Ｂ」という。）は前者の「キャパシタンスの両端の電圧がゼロに到達するまで、オフからオン状態に変化するスイッチング素子に並列接続された前記キャパシタンスがインダクタンスの電流によって放電される」態様に相当すると共に、後者において、態様Ａにおける「寄生容量Ｃ１，Ｃ２の充電が行われ」る時間間隔及び態様Ｂにおける「寄生容量Ｃ２，Ｃ１の放電が行われ」る時間間隔は「デッドタイム」内に行われること、即ち、「デッドタイム」は態様Ａにおける「寄生容量Ｃ１，Ｃ２の充電が行われ」る時間間隔及び態様Ｂにおける「寄生容量Ｃ２，Ｃ１の放電が行われ」る時間間隔よりも大きいかまたは等しいといえる。
　そうすると、結局、後者の「２つのスイッチング素子Ｑ１，Ｑ２が同時にオフとなるデッドタイムを設け、スイッチング素子Ｑ１がオン、Ｑ２がオフから、スイッチング素子Ｑ１がオフ、Ｑ２がオンに切り替わる場合、寄生容量Ｃ１の充電と寄生容量Ｃ２の放電が行われ、スイッチング素子Ｑ２の両端電圧がほぼ０Ｖの状態でオンすることになり、スイッチング素子Ｑ１がオフ、Ｑ２がオンから、スイッチング素子Ｑ１がオン、Ｑ２がオフに切り替わる場合、前記寄生容量Ｃ１の放電と前記寄生容量Ｃ２の充電が行われ、スイッチング素子Ｑ１の両端電圧がほぼ０Ｖの状態でオンすることになる」態様は前者の「２つのスイッチング素子がすべてオフにされる状態から、前記２つのスイッチング素子の一方がオンにされかつ他方がオフにされる状態に変化する時間間隔が、オンからオフ状態に変化する前記スイッチング素子に並列接続されたキャパシタンスがインダクタンスの電流によって充電され、かつ前記キャパシタンスの両端の電圧がゼロに到達するまで、オフからオン状態に変化する前記スイッチング素子に並列接続された前記キャパシタンスが前記インダクタンスの電流によって放電される時間間隔よりも大きいかまたは等しい」態様に相当しているといえる。
　
　したがって、両者は、
「ゼロ電圧スイッチング式デジタル電力変換器であって、前記変換器が２つのスイッチング素子を備え、前記２つの各スイッチング素子がそれぞれ、電源に接続され、キャパシタンスに並列接続し、かつダイオードに逆方向に並列接続し、前記スイッチング素子が、それらの補助回路と共に、インダクタンスを経由して前記変換器の出力端子に接続されているセミブリッジ回路の上側と下側をそれぞれ構成し、
　前記２つのスイッチング素子がすべてオフにされる状態から、前記２つのスイッチング素子の一方がオンにされかつ他方がオフにされる状態に変化する時間間隔が、オンからオフ状態に変化する前記スイッチング素子に並列接続された前記キャパシタンスが前記インダクタンスの電流によって充電され、かつ前記キャパシタンスの両端の電圧がゼロに到達するまで、オフからオン状態に変化する前記スイッチング素子に並列接続された前記キャパシタンスが前記インダクタンスの電流によって放電される時間間隔よりも大きいかまたは等しい、ゼロ電圧スイッチング式デジタル電力変換器。」
である点で一致し、両者の間に構成上の差異は存在しない。
　
　したがって、本願発明は、引用例に記載された発明であるといわざるをえない。
　
　なお、請求人は、平成２１年４月１６日付の手続補正書（理由補充書）において、本願明細書の段落【００１２】の「スイッチング素子Ｔ１に並列接続されたキャパシタンスＣ１の両端の電圧はゼロであり、他方でスイッチング素子Ｔ２に並列接続されたキャパシタンスＣ２の両端の電圧はＶ１＋Ｖ２である」なる記載を根拠に、本願発明の「キャパシタンス」は「外付けのキャパシタンス」であり、引用発明の「寄生容量」とは異なる旨主張している。
　しかしながら、先に述べた段落【００１７】及び【００２４】の記載や、特許請求の範囲の請求項３の「前記２つのキャパシタンスが、相互に等しくかつそれぞれが前記スイッチング素子の出力キャパシタンスである」との記載によれば、本願発明の「キャパシタンス」は、「外付けのキャパシタンス」のみに特定されたものであるとはいえず、むしろ「スイッチング素子の出力キャパシタンス」即ち「寄生容量」を想定したものであると解するのが相当である。
　また、請求人が指摘した本願明細書の段落【００１２】の記載は、「スイッチング素子の出力キャパシタンス」が、回路接続上の結果として、「スイッチング素子に並列接続された」関係になっていることを単に述べたにすぎない。
　そうすると、請求人の上記主張は到底採用することができない。
　
４．むすび
　以上のとおり、本願発明は、引用例に記載された発明であるから特許法第２９条第１項第３号に該当し特許を受けることができないため、本願は、同法第４９条第２号の規定に該当し、拒絶をされるべきものである。
　よって、結論のとおり審決する。