【事件の表示】
　特願２００３−３２４４９６「ＳＯＩ型トランジスタを用いたメモリアレイの形成方法」拒絶査定不服審判事件〔平成１６年　４月　２日出願公開、特開２００４−１０４１３５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成９年６月１８日（パリ条約による優先権主張　外国庁受理１９９６年６月２１日、アメリカ合衆国）を国際出願日とする特願平１０−５０３３１０号特許出願の一部を平成１５年９月１７日に新たな特許出願としたものであって、平成１９年１１月１６日付けで拒絶査定がなされ、それに対して平成２０年２月１８日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされた。
　そして、前置審査において、平成２０年７月１１日付けで拒絶の理由が通知され、それに対して平成２１年１月１９日付けで意見書が提出され、その後、平成２２年４月５日付けで審尋がなされ、同年６月１７日に回答書が提出された。
　
２．本願発明
　本願の請求項１〜３に係る発明は、平成２０年２月１８日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜３に記載されている事項により特定されるとおりのものであり、そのうちの請求項３に係る発明（以下「本願発明」という。）は、請求項３に記載されている事項により特定される以下のとおりのものである。
　
　「【請求項３】
　ＤＲＡＭアレイの形成方法において、該方法は、
　絶縁層上に、上面部及び下面部を有する半導体物質層を形成する過程と、
　形成される少なくとも三つのＤＲＡＭメモリセルの共通ドレイン領域を形成するために、前記半導体物質層の下面部へ導電性増強不純物をイオン注入する過程と、
　前記半導体物質層に少なくとも三つのワード線開口を形成する過程であって、前記少なくとも三つのワード線開口のそれぞれは前記少なくとも三つのＤＲＡＭメモリセルのそれぞれのために、前記半導体物質層を前記共通ドレイン領域に向かって下方に、しかしこれを貫通しないように部分的にのみエッチングする過程と、
　それぞれの前記ワード線開口の側壁及び底面にゲート誘電体層を設ける過程と、
　前記ゲート誘電体層を形成後、それぞれの前記ワード線開口の内部に導電性物質を充填すると共に、前記ワード線開口内の導電性物質を電気的に絶縁性の物質によって封止することにより、絶縁封止されたワード線を形成する過程と、
　形成される少なくとも三つのＤＲＡＭメモリセルの各々にソース領域を形成するために、前記半導体物質層の上面部へ導電性増強不純物をイオン注入する過程と、
　前記半導体物質層の上部に少なくとも三つのコンデンサ構造を、それぞれの前記各ソース領域に電気的に接続されるように形成する過程と、
　ビット線コンタクトを介して前記共通ドレイン領域と電気的に接続されたビット線を設ける過程と、
　を備えることを特徴とするＤＲＡＭアレイ形成方法。」
　
３．引用刊行物に記載された発明
（１）本願の優先権主張の日前に日本国内において頒布され、平成２０年７月１１日付けで通知した拒絶の理由において引用された刊行物である特開平８−６４７７８号公報（以下「引用例」という。）には、図１〜５、８〜１１及び１４〜１９とともに以下の記載がある（ここにおいて、下線は当合議体にて付加したものである。）。
ａ．「【０００１】
【産業上の利用分野】
本発明は、半導体記憶装置に係わり、特にＤＲＡＭのメモリセル構造を改良した半導体記憶装置及びその製造方法に関する
　
ｂ．「【０００８】
【発明が解決しようとする課題】このように、従来の半導体記憶装置においては、集積化に伴いゲート長が短くなると、短チャネル効果が現れてしきい値の低下やリーク電流の増大を招く。また、ソース・ドレインへのコンタクトに合わせ余裕が必要で、これが微細化にとって障害となる。さらに、ゲート電極の段差がその上の層の形成にとって障害となる。このような点から、集積化向上をはかるにも限度があった。
【０００９】また、高集積化を支えるリソグラフィ技術の問題として、穴／残しパターンの解像が困難であり、さらに合わせ精度の破綻がある。このため、ＤＲＡＭ等のさらなる高集積化のためには、以上の問題点をカバーするような新たなデバイス構造が必要となる。
【００１０】また、１個のＭＯＳトランジスタによりメモリセルを形成した構造では、平面構造を取っているためにアレイ配置が８Ｆ２となり、さらに短チャネル効果を回避することが難しく、集積度の点で問題があった。
【００１１】本発明は、上記事情を考慮してなされたもので、その目的とするところは、高集積化においても十分なゲート長を確保することができ、且つソース・ドレインへのコンタクトをゲート電極や素子分離領域に対しセルファライン的に形成することができ、且つゲート電極による段差も生じない半導体記憶装置及びその製造方法を提供することにある。
【００１２】また、本発明の他の目的は、１つのＭＯＳトランジスタでメモリセルを構成した構造にあっても、短チャネル効果の防止と共に高集積化を可能とした半導体記憶装置を提供することにある。
【００１３】
【課題を解決するための手段】本発明では、基本的に全てリソグラフィ技術にとって好ましいＬ／Ｓパターンのみからなるメモリセル構造とした。さらに、合わせ精度を必要としないようにセルフアラインプロセスを駆使した構造となっている。」
　
ｃ．「【００２２】
【実施例】以下、本発明の実施例を図面を参照して説明する。（実施例１）図１〜図３は本発明の第１の実施例を説明するためのもので、図１は平面図、図２は図１の矢視Ａ−Ａ′断面図、図３（ａ）（ｂ）（ｃ）はそれぞれ図１の矢視Ｂ−Ｂ′，Ｃ−Ｃ′，Ｄ−Ｄ′断面図である
【００２３】
Ｓｉ基板１１上にＳｉＯ
２
膜（絶縁膜）１２を介してＳｉ層（半導体基板）１３を形成したＳＯＩウェハ１０のＳｉ層１３に、ＳｉＯ
２
膜１２まで達する深さのライン状パターンの素子分離用トレンチ２１が形成されている。そして、トレンチ２１によって分離されたＳｉ層１３の下部が、それぞれビット線を構成している
【００２４】
トレンチ２１と直交する方向にライン状パターンのワード線形成用トレンチ２３が形成され、その側壁にワード線２５が埋め込まれている。両トレンチ２１，２３によって囲まれた素子領域が、それぞれメモリセルを構成する。即ち、島状素子領域の上部はキャパシタの蓄積電極２７であって、キャパシタ絶縁膜２８を介してプレート電極２９が形成され、下部はビット線へセルフアライン的に接続され、その間は基板フローティングか或いはさらに完全空乏化の縦型トランジスタとなっている
　
ｄ．「【００２５】
次に、本実施例装置の製造工程を、図４，５を参照して説明する。なお、図４において（ａ）は平面図、（ｂ）〜（ｄ）は（ａ）の矢視断面図であり、図５において（ａ）は平面図、（ｂ）〜（ｅ）は（ａ）の矢視断面図、（ｆ）は要部平面図である
【００２６】
ウェハとしては、少なくとも絶縁膜１２上にＳｉ層１３が形成されたウェハを用いる。絶縁膜１２としては、例えばシリコン酸化膜やシリコン窒化膜やそれらの複合膜等が考えられる。図面には示していないが、絶縁膜１２の下部にＳｉ層１１が伴っても構わない。また、Ｓｉ層１３は、後工程によりビット線となる高不純物濃度層１３ａとチャネル部となる層１３ｂからなる。ここでは、それぞれｎ
＋
型と、Ｉ型とする。このようなウェハは、張り合わせ技術や、ＳＩＭＯＸ技術等を用いて形成することが可能である
【００２７】
まず、図４に示すように、絶縁膜１２まで達する素子分離用トレンチ２１を形成し、トレンチ２１内に絶縁膜２２を埋め込む。ここで、トレンチ２１により分断されたＳｉ層１３の高不純物層１３ａはビット線となるため、これによってビット線が同時形成されたことになる
【００２８】
次いで、図５に示すように、素子分離用トレンチ２１と直交する方向に、絶縁膜１２までは達しない深さのワード線形成用トレンチ２３を形成する。この時、Ｓｉ層１３と素子分離用トレンチ２１内に埋め込んだ絶縁膜２２を同時或いは別々にエッチングし、略同じ深さになることが望ましい。そして、シリコン酸化膜等のゲート絶縁膜２４を形成する。さらに、例えば燐をドーピングしたｎ型多結晶シリコン膜を堆積し、ＲＩＥエッチングすることにより、ワード線２５を、ワード線形成用トレンチ２３の側壁に沿ってセルフアライン形成する。但し、このときワード線形成用トレンチ２３の両側壁にそれぞれワード線を形成するためには、ワード線形成用トレンチの幅がワード線材の膜厚の２倍以上でなければならない。なお、図５（ａ）中の破線は、ワード線２５のパターンを示している
【００２９】
次いで、層間絶縁膜２６をワード線形成用トレンチ２３内に埋め込み、燐や砒素などのｎ型不純物をイオン注入等によりドーピングして、シリコン層１３ｂの上部にトランジスタのソース・ドレイン層２７を形成する。もう一方のソース・ドレイン層は、この場合ビット線の高濃度不純物層１３ａであり、前述したように、ワード線形成用トレンチ２３を高濃度不純物層１３ａに達するように制御することにより、自動形成される。制御性が心配な場合は、ワード線形成用トレンチ２３の形成後やワード線２５の形成後に、イオン注入などしてｎ型拡散層を形成してもよい。なお、ソース・ドレイン層２７はトレンチ２１，２３の形成前に形成しておいてもよい
【００３０】
この後、キャパシタ絶縁膜２８及びプレート電極２９を形成し、ソース・ドレイン層２７を蓄積電極とするキャパシタを形成することによって、前記図１の構造のメモリセルが完成する
【００３１】以上のように本実施例のメモリセルは、基本的にライン状パターンのみで形成でき、しかも素子領域，ビット線，ワード線，さらにキャパシタが全てセルフアライン的に形成できるため、微細化が可能で合わせずれに強い構造といえる。しかも、キャパシタを最後に形成するため、高温プロセスに弱いＴａ２Ｏ３やＳＴＯ，ＢＳＴＯなどの高誘電体膜をキャパシタ絶縁膜として用いることができる。さらに、素子領域が絶縁膜１２上にありソフトエラーに強い構造であるため、キャパシタ容量が小さくて済む利点がある。」
　
ｅ．「【００３５】本実施例のもう一つの特徴としては、ビット線が高融点シリサイドなどの低抵抗材１３′ａと１３ａとからなることである。これは、ウェハ張り合わせにより形成可能で、これによりビット線の低抵抗化がはかられる。
（実施例３）図８、９は本発明の第３の実施例を説明するためのもので、図８（ａ）は平面図、図８（ｂ）は同図（ａ）の矢視Ａ−Ａ′断面図、図９（ａ）（ｂ）（ｃ）はそれぞれ図８（ａ）の矢視Ｂ−Ｂ′，Ｃ−Ｃ′，Ｄ−Ｄ′断面図である
【００３６】
この実施例の特徴は、ソース・ドレイン層２７上に新たに蓄積電極３０を形成していることである。これにより、キャパシタ面積を大きくしてキャパシタ容量を大きくできる。
（実施例４）図１０、１１は本発明の第４の実施例を説明するためのもので、図１０（ａ）は平面図、図１０（ｂ）は同図（ａ）の矢視Ａ−Ａ′断面図、図１１（ａ）（ｂ）（ｃ）はそれぞれ図１０（ａ）の矢視Ｂ−Ｂ′，Ｃ−Ｃ′，Ｄ−Ｄ′断面図である。」
　
ｆ．「【００３８】この実施例の特徴は、ワード線形成用トレンチ２３内のワード線２５上にセルフアライン的に配線層３１を埋込み形成していることにある。この配線層３１は、例えばＷやＡｌ配線で、例えば同一トレンチ内側壁に形成したワード線２５の一方と、セルアレイ端でコンタクトを取ることにより、シャント用に用いることができる。これによって、ワード線２５の配線抵抗を低くでき、ワード線遅延を縮小できる。或いは、配線層３１を両側壁ワード線２５間にも埋め込まれるように形成し、両ワード線間のカップリングノイズを低減させる導電層として用いてもよい。
（実施例６）図１４、１５は本発明の第６の実施例を説明するためのもので、図１４（ａ）は平面図、図１４（ｂ）は同図（ａ）の矢視Ａ−Ａ′断面図、図１５（ａ）（ｂ）（ｃ）はそれぞれ図１４（ａ）の矢視Ｂ−Ｂ′，Ｃ−Ｃ′，Ｄ−Ｄ′断面図である
【００３９】
この実施例の特徴は、ワード線２５がワード線形成用トレンチ２３内に単独で形成されると共に、分離用ゲート３２がワード線２５と交互に形成されていることである。この分離用ゲート３２は、例えば常に低電圧に保たれ、セルとセル、蓄積電極とビット線の分離をはかるものである。また、分離用ゲート３２は、例えばワード線２５と同時に形成可能である
【００４０】この構造では、セルサイズは大きくなる可能性があるが、ワード線が１つのトレンチの中に隣り合っていないため、実施例１〜５のようにワード線間のカップリングノイズが生じることがなく、安定した動作が得られる。
さらに、実施例１〜５のような微細化できる構造において、このカップリングノイズを低減させる構造の例として次のようにしてもよい。これは、図２に示す実施例１において、側壁ワード線のうちの一方を、リソグラフィ技術とエッチング技術により選択的に除去して形成したもので、トランジスタとしてはゲート電極が１つずつの縦型トランジスタとなる。
【００４１】
なお、本発明は上述した各実施例に限定されるものではない。第１の実施例などで、島状素子領域を挟むように形成された両ワード線は、同一電位で駆動され、同士にオン／オフするものとしても、或いは、それぞれ別々に駆動され、例えば一方側は、しきい値などのトランジスタ特性をコントロールするための電極として用いてもよい。この電位やゲート材の仕事関数により、チャネルとなるシリコン領域中の電位や空乏層の伸び方を制御することが可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる
（実施例７）図１６、１７は本発明の第７の実施例を説明するためのもので、図１６は平面図、図１７（ａ）（ｂ）（ｃ）はそれぞれ図１６の矢視Ａ−Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′断面図である。
【００４２】Ｓｉ基板５１上にＳｉＯ２膜（絶縁膜）５２を介してＳｉ層（半導体基板）５３を形成したＳＯＩウェハ５０のＳｉ層５３に、トランジスタ型のメモリセルアレイが形成されている。Ｓｉ層５３には、絶縁膜５２まで達する深さのライン状パターンの素子分離用トレンチ６１が複数本形成され、トレンチ６１内には絶縁膜６２が埋め込まれている。そして、トレンチ６１によって分離されたＳｉ層５３の下部５３ａが、それぞれビット線を構成している。
【００４３】また、素子分離用トレンチ６１と直交する方向には、ライン状パターンのワード線形成用トレンチ６３が複数本形成され、トレンチ６３の側壁にゲート絶縁膜６４を介してワード線６５が形成されている。トレンチ６１，６３で囲まれた島状の各素子領域の両面に形成されたこれらワード線６５は、一方がトランジスタのゲート、他方がキャリアを蓄積するためのバックゲートとして働く。ここで、Ｓｉ層５３の下部５３ａより上部の５３ｂはチャネルをなし、最上部の６７はソース・ドレイン拡散層をなしている。
【００４４】これらの素子形成された基板上にはトレンチ６３を埋め込むように層間絶縁膜６６が形成されている。そして、層間絶縁膜６６上には各素子領域とコンタクトして、コントロール線６９がワード線６５と同一方向に配設されている。」
　
ｇ．「【００４５】図１８、１９は本実施例の製造工程を説明するためのもので、それぞれ（ａ）は平面図、（ｂ）（ｃ）（ｄ）は（ａ）の矢視Ａ−Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′断面図である。
【００４６】ウェハとしては、張り合わせ技術等により絶縁膜５２を挟んで２枚のＳｉ基板５１，５３を接着したウェハ５０を用いる。Ｓｉ基板（Ｓｉ層）５３は、後工程によりビット線となる高不純物濃度層（配線層）５３ａとチャネル部となる層５３ｂからなる。ここでは、それぞれｎ＋型と、Ｉ型とする。
【００４７】まず、図１８に示すように、Ｓｉ層５３に一方向にライン状パターンからなる素子分離用トレンチ６１を絶縁膜５２まで達するように形成する。そして、このトレンチ６１内には、例えばシリコン酸化膜などの絶縁膜を埋め込むなどして埋め込み絶縁膜６２を形成する。
【００４８】次いで、図１９に示すように、素子分離用トレンチ６１に直交する方向にライン状パターンからなるワード線形成用トレンチ６３を形成する。このとき、Ｓｉ層５３び埋め込み絶縁膜６２を同時に、或いは別々に、いずれにしても両者共にエッチングする。このときの深さは少なくとも絶縁膜５２よりも浅いことが必要で、望ましくは先のビット線となる配線層５３ａに達する深さとする。さらに、ゲート絶縁膜６４を形成した後、ワード線６５をワード線形成用トレンチ６３の側壁に残すように形成する。そして、イオン注入などによりソース・ドレインの拡散層６７を形成し、さらに層間絶縁膜６６を形成する。
【００４９】この後、層間絶縁膜６６にコンタクトホールを形成し、コントロール線６９となる配線を形成して、図１６、１７に示す構造のメモリセルが完成する。
本実施例では、ビット線５３ａは予め張り合わせなどによるウェハ形成時に形成されたものを用いているが、この限りではない。例えば、ＳＩＭＯＸ基板に高加速イオン注入によって配線層を形成してもよいし、高濃度にドナーイオンが注入された基板にボディとなる領域のみにアクセプタイオンを注入しても構わない。
　
（２）ここにおいて、「実施例１」の製造方法に関する００２５段落の「ウェハとしては、少なくとも絶縁膜１２上にＳｉ層１３が形成されたウェハを用いる。絶縁膜１２としては、例えばシリコン酸化膜やシリコン窒化膜やそれらの複合膜等が考えられる。・・・また、Ｓｉ層１３は、後工程によりビット線となる高不純物濃度層１３ａとチャネル部となる層１３ｂからなる。ここでは、それぞれｎ＋型と、Ｉ型とする。このようなウェハは、張り合わせ技術や、ＳＩＭＯＸ技術等を用いて形成することが可能である。」という記載についてみると、当該記載における「ＳＩＭＯＸ技術等を用いて形成することが可能である」とは、他の実施例に関する００４９段落の「本実施例では、ビット線５３ａは予め張り合わせなどによるウェハ形成時に形成されたものを用いているが、この限りではない。例えば、ＳＩＭＯＸ基板に高加速イオン注入によって配線層を形成してもよいし、・・・」という記載から、ＳＩＭＯＸ基板に高加速イオン注入によって「ビット線となる高不純物濃度層１３ａ」を形成することを意味するものと認められる。
　
（３）０００１段落の「本発明は、半導体記憶装置に係わり、特にＤＲＡＭのメモリセル構造を改良した半導体記憶装置及びその製造方法に関する。」という記載から、引用例に記載されている各実施例における「メモリセル」とは、「ＤＲＡＭ」の「メモリセル」を意味するものであることが明らかであるから、「実施例１」の製造方法に関する００３０段落の「この後、キャパシタ絶縁膜２８及びプレート電極２９を形成し、ソース・ドレイン層２７を蓄積電極とするキャパシタを形成することによって、前記図１の構造のメモリセルが完成する。」という記載における「メモリセル」も、「ＤＲＡＭ」の「メモリセル」であると認められる。
　また、００２８段落の「そして、シリコン酸化膜等のゲート絶縁膜２４を形成する。」とは、「ワード線形成用トレンチ２３」の側面及び底面に「シリコン酸化膜等のゲート絶縁膜２４を形成する」ことを意味するものであることが、図２の記載等から明らかである。
　さらに、００３５段落〜００３６段落に記載された「実施例３」についてみると、当該実施例３は、「この実施例の特徴は、ソース・ドレイン層２７上に新たに蓄積電極３０を形成していること」を除き、第１実施例と同一であることが、当該段落の記述並びに図８および９に記載された構造から明らかである。
　
（４）以上の事項に加えて、００４０段落の「さらに、実施例１〜５のような微細化できる構造において、このカップリングノイズを低減させる構造の例として次のようにしてもよい。これは、図２に示す実施例１において、側壁ワード線のうちの一方を、リソグラフィ技術とエッチング技術により選択的に除去して形成したもので、トランジスタとしてはゲート電極が１つずつの縦型トランジスタとなる。」という記載を勘案すると、引用例には、以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「ＤＲＡＭのメモリセル構造を改良した半導体記憶装置の製造方法において、該方法は、
　絶縁膜１２上に、後工程によりビット線となる高不純物濃度層１３ａとチャネル部となる層１３ｂからなるＳｉ層１３が形成されたウェハであって、前記高不純物濃度層１３ａはＳＩＭＯＸ基板に高加速イオン注入によって形成されたものであるウェハを形成する過程と、
　前記高濃度不純物層１３ａに達するように制御され、前記絶縁膜１２までは達しない深さのワード線形成用トレンチ２３を形成する過程と、
　前記トレンチ２３の側面及び底面にシリコン酸化膜等のゲート絶縁膜２４を形成する過程と、
　燐をドーピングしたｎ型多結晶シリコン膜を堆積し、ＲＩＥエッチングすることにより、ワード線２５を、前記ワード線形成用トレンチ２３の側壁に沿ってセルフアライン形成し、前記ワード線２５のうちの一方を、リソグラフィ技術とエッチング技術により選択的に除去する過程と、
　層間絶縁膜２６を前記ワード線形成用トレンチ２３内に埋め込む過程と、
　燐や砒素などのｎ型不純物をイオン注入等によりドーピングして、前記層１３ｂの上部にトランジスタのソース・ドレイン層２７を形成する過程と、
　前記ソース・ドレイン層２７上に、蓄積電極３０、キャパシタ絶縁膜２８及びプレート電極２９からなるキャパシタを形成する過程と、
　を備えることを特徴とするＤＲＡＭのメモリセル構造を改良した半導体記憶装置の製造方法。」
　
４．本願発明と引用発明との対比
（１）本願発明と引用発明とを対比する。
　引用発明である「ＤＲＡＭのメモリセル構造を改良した半導体記憶装置の製造方法」によって、ＤＲＡＭアレイが形成されることは、引用例の図１及び２等から明らかであるから、引用発明の「ＤＲＡＭのメモリセル構造を改良した半導体記憶装置の製造方法」は、本願発明の「ＤＲＡＭアレイの形成方法」に相当する。
　
（２）引用発明の「絶縁膜１２上に、後工程によりビット線となる高不純物濃度層１３ａとチャネル部となる層１３ｂからなるＳｉ層１３が形成されたウェハであって、前記高不純物濃度層１３ａはＳＩＭＯＸ基板に高加速イオン注入によって形成されたものであるウェハを形成する過程」について検討する。
（２−１）引用発明の「絶縁膜１２」は、本願発明の「絶縁層」に相当する。そして、引用発明は、「ＳＩＭＯＸ基板」を用いて形成されたものであるところ、「ＳＩＭＯＸ基板」とは、「ＳＩＭＯＸ」という製造方法により作成した基板であること、及びＳＩＭＯＸとは、シリコン基板に酸素イオンを打ち込み、熱処理を行ってシリコン基板中に酸化シリコン層からなる絶縁層を出現させることにより、当該絶縁層上に位置する薄いシリコン層を形成する技術であることは、当業者の技術常識である。
　そして、ＳＩＭＯＸにより形成されたシリコン層が上面部及び下面部を有していることは自明であるから、引用発明は、本願発明の「絶縁層上に、上面部及び下面部を有する半導体物質層を形成する過程」に相当する過程を備えているものと認められる。
　
（２−２）引用発明の「前記高不純物濃度層１３ａはＳＩＭＯＸ基板に高加速イオン注入によって形成された」とは、ＳＩＭＯＸにより形成された「絶縁膜１２」上に「Ｓｉ層１３」備えたウェハに対して「高加速イオン注入」を行うことにより、「Ｓｉ層１３」のうち、本願発明の「下面部」に相当する「絶縁膜１２」と接する部分及びその近傍の領域に「高不純物濃度層１３ａ」が形成されたことを意味するものであることが明らかである。
　そして、「高加速イオン注入」により、導電性が増強されることは当業者にとって自明であるから、引用発明は、本願発明の「前記半導体物質層の下面部へ導電性増強不純物をイオン注入する過程」に相当する過程を備えているものと認められる。
　
（２−３）引用例の００２９段落の「次いで、・・・シリコン層１３ｂの上部にトランジスタのソース・ドレイン層２７を形成する。もう一方のソース・ドレイン層は、この場合ビット線の高濃度不純物層１３ａであり、」という記載から、引用発明の「高不純物濃度層１３ａ」は、「ビット線」であるとともに「ＤＲＡＭメモリセル」の「ソース・ドレイン層」としても機能するものであることが明らかであり、また、図１及び２の記載から、引用発明に係る製造方法により製造される半導体装置が「ＤＲＡＭメモリセル」を３個以上含むことは明らかであるから、引用発明の「高不純物濃度層１３ａ」は、３個以上の「ＤＲＡＭメモリセル」の共通の「ソース・ドレイン層」として機能しているものと認められる。
　したがって、引用発明の「高不純物濃度層１３ａ」は、本願発明の「形成される少なくとも三つのＤＲＡＭメモリセルの共通ドレイン領域」に相当するものと認められる。
　
（２−４）以上を総合すると、引用発明の「絶縁膜１２上に、後工程によりビット線となる高不純物濃度層１３ａとチャネル部となる層１３ｂからなるＳｉ層１３が形成されたウェハであって、前記高不純物濃度層１３ａはＳＩＭＯＸ基板に高加速イオン注入によって形成されたものであるウェハを形成する過程」は、本願発明の「絶縁層上に、上面部及び下面部を有する半導体物質層を形成する過程と、　形成される少なくとも三つのＤＲＡＭメモリセルの共通ドレイン領域を形成するために、前記半導体物質層の下面部へ導電性増強不純物をイオン注入する過程」に相当するものと認められる。
　
（３）引用発明の「ワード線形成用トレンチ２３」は、本願発明の「ワード線開口」に相当する。そして、引用例の図２及び５等の記載から、引用発明において、「ワード線形成用トレンチ２３」が三つ以上あることが明らかであるから、引用発明の「前記高濃度不純物層１３ａに達するように制御され、前記絶縁膜１２までは達しない深さのワード線形成用トレンチ２３を形成する過程」は、本願発明の「前記半導体物質層に少なくとも三つのワード線開口を形成する過程であって、前記少なくとも三つのワード線開口のそれぞれは前記少なくとも三つのＤＲＡＭメモリセルのそれぞれのために、前記半導体物質層を前記共通ドレイン領域に向かって下方に、しかしこれを貫通しないように部分的にのみエッチングする過程」に相当する。
　
（４）引用発明の「前記トレンチ２３の側面及び底面にシリコン酸化膜等のゲート絶縁膜２４を形成する過程」は、本願発明の「それぞれの前記ワード線開口の側壁及び底面にゲート誘電体層を設ける過程」に相当する。
　
（５）引用発明の「燐をドーピングしたｎ型多結晶シリコン膜を堆積し、ＲＩＥエッチングすることにより、ワード線２５を、前記ワード線形成用トレンチ２３の側壁に沿ってセルフアライン形成し、前記ワード線２５のうちの一方を、リソグラフィ技術とエッチング技術により選択的に除去する過程」は、本願発明の「『前記ゲート誘電体層を形成後、それぞれの前記ワード線開口の内部に導電性物質を充填する』過程」に対応しており、両者は「『前記ゲート誘電体層を形成後、それぞれの前記ワード線開口の内部に導電性物質を』形成する過程」である点で一致する。
　また、引用発明の「層間絶縁膜２６を前記ワード線形成用トレンチ２３内に埋め込む過程」は、本願発明の「前記ワード線開口内の導電性物質を電気的に絶縁性の物質によって封止することにより、絶縁封止されたワード線を形成する過程」に相当する。
　したがって、引用発明の「燐をドーピングしたｎ型多結晶シリコン膜を堆積し、ＲＩＥエッチングすることにより、ワード線２５を、前記ワード線形成用トレンチ２３の側壁に沿ってセルフアライン形成し、前記ワード線２５のうちの一方を、リソグラフィ技術とエッチング技術により選択的に除去する過程と、　層間絶縁膜２６を前記ワード線形成用トレンチ２３内に埋め込む過程」は、本願発明の「前記ゲート誘電体層を形成後、それぞれの前記ワード線開口の内部に導電性物質を充填すると共に、前記ワード線開口内の導電性物質を電気的に絶縁性の物質によって封止することにより、絶縁封止されたワード線を形成する過程」に対応しており、両者は、「『前記ゲート誘電体層を形成後、それぞれの前記ワード線開口の内部に導電性物質を』形成する『と共に、前記ワード線開口内の導電性物質を電気的に絶縁性の物質によって封止することにより、絶縁封止されたワード線を形成する過程』」である点で一致する。
　
（６）引用発明の「ソース・ドレイン層２７」は、本願発明の「ソース領域」に相当するから、引用発明の「燐や砒素などのｎ型不純物をイオン注入等によりドーピングして、前記層１３ｂの上部にトランジスタのソース・ドレイン層２７を形成する過程」は、本願発明の「形成される少なくとも三つのＤＲＡＭメモリセルの各々にソース領域を形成するために、前記半導体物質層の上面部へ導電性増強不純物をイオン注入する過程」に相当する。
　
（７）引用発明の「前記ソース・ドレイン層２７上に、蓄積電極３０、キャパシタ絶縁膜２８及びプレート電極２９からなるキャパシタを形成する過程」は、本願発明の「前記半導体物質層の上部に少なくとも三つのコンデンサ構造を、それぞれの前記各ソース領域に電気的に接続されるように形成する過程」に相当する。
　
（８）以上を踏まえると、本願発明と引用発明とは、
　「ＤＲＡＭアレイの形成方法において、該方法は、
　絶縁層上に、上面部及び下面部を有する半導体物質層を形成する過程と、
　形成される少なくとも三つのＤＲＡＭメモリセルの共通ドレイン領域を形成するために、前記半導体物質層の下面部へ導電性増強不純物をイオン注入する過程と、
　前記半導体物質層に少なくとも三つのワード線開口を形成する過程であって、前記少なくとも三つのワード線開口のそれぞれは前記少なくとも三つのＤＲＡＭメモリセルのそれぞれのために、前記半導体物質層を前記共通ドレイン領域に向かって下方に、しかしこれを貫通しないように部分的にのみエッチングする過程と、
　それぞれの前記ワード線開口の側壁及び底面にゲート誘電体層を設ける過程と、
　前記ゲート誘電体層を形成後、それぞれの前記ワード線開口の内部に導電性物質を形成すると共に、前記ワード線開口内の導電性物質を電気的に絶縁性の物質によって封止することにより、絶縁封止されたワード線を形成する過程と、
　形成される少なくとも三つのＤＲＡＭメモリセルの各々にソース領域を形成するために、前記半導体物質層の上面部へ導電性増強不純物をイオン注入する過程と、
　前記半導体物質層の上部に少なくとも三つのコンデンサ構造を、それぞれの前記各ソース領域に電気的に接続されるように形成する過程と、
　を備えることを特徴とするＤＲＡＭアレイ形成方法。」
　
　である点で一致し、以下の点で相違する。
（相違点１）
　「前記ゲート誘電体層を形成後、それぞれの前記ワード線開口の内部に導電性物質を形成する」に際して、本願発明では、「それぞれの前記ワード線開口の内部に導電性物質を充填」しているのに対して、本願発明では、「燐をドーピングしたｎ型多結晶シリコン膜を堆積し、ＲＩＥエッチングすることにより、ワード線２５を、前記ワード線形成用トレンチ２３の側壁に沿ってセルフアライン形成し、前記ワード線２５のうちの一方を、リソグラフィ技術とエッチング技術により選択的に除去」しており、本願発明の「前記ワード線開口」に相当する「ワード線形成用トレンチ２３」の側壁の一方のみに、導電性物質である「ワード線２５」を形成している点。
　
（相違点２）
　本願発明は、「ビット線コンタクトを介して前記共通ドレイン領域と電気的に接続されたビット線を設ける過程」を備えているのに対して、引用発明は、当該工程を備えておらず、「高濃度不純物層１３ａ」がソース・ドレイン領域とビット線とを兼ねている点。
　
５．相違点についての当審の判断
（１）相違点１について
　引用例の００３８段落〜００４０段落並びに図１４及び１５には、「実施例６」として、本願発明と同様に、「それぞれの前記ワード線開口の内部」を「導電性物質」で埋め込むことが記載されているものと認められる。
　そして、引用例のような十数ページ程度の刊行物に記載されている各実施例を組み合わせることが当業者にとって容易であることは論を待たないから、引用発明において、「実施例６」の手法を取り入れ（その場合には、当然、引用例の図１４及び１５に記載されているように、「ワード線２５」と「分離用ゲート３２」が交互に並ぶ構成となる。）、本願発明のように、「それぞれの前記ワード線開口の内部に導電性物質を充填」する構成とすることは、当業者が容易になし得たことである。
　したがって、相違点１は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（２）相違点２について
（２−１）一般に、半導体メモリにおいて、動作速度を向上させることは当業者における不断の技術課題ともいえるものであり、また、信号の経路における電気抵抗が低いほど動作速度が向上することは当業者における技術常識である。
　したがって、半導体メモリにおいては、信号の経路における電気抵抗を下げるための様々な工夫が従来から行われてきているところであり、その一例として、基板に形成された半導体層がビット線として機能している場合において、ビット線の電気抵抗を低減するために、当該半導体層と並列に低抵抗の金属等からなるビット線を設けることも、例えば、本願の優先権主張の日前に日本国内において頒布された以下の周知文献１に記載されているように、当業者における周知技術である。
　
ａ．周知文献１：特開平３−１５３０８５号公報
　「第１図ではメモリセルトランジスタが縦横に３個ずつ全体で９個配列されている。・・・
なお、縦方向のメモリセルトランジスタのドレイン２も共通接続されてビット線２となり、ソース３ａ、３ｂも共通接続されてソース線３ａ、３ｂとなる。　ワード線５上には酸化膜６を介してＰＳＧ膜７が形成されている。このＰＳＧ膜７中にはドレイン２及びソース３ａ、３ｂ上方に縦方向に伸びるストライブ状の金属配線層８、８ａ、８ｂが形成され、これら金属配線層８、８ａ、８ｂはコンタクト９、９ａ、９ｂを介してドレイン２及びソース３ａ、３ｂに接続されている
　
本実施例のＥＰＲＯＭにおいては原理的には金属配線層８、８ａ、８ｂは不要であるが、メモリセルトランジスタにおけるソース２及びドレイン３ａ、３ｂであるストライブ状のｎ型不純物領域では抵抗が高くアクセス時間が遅くなるので、適当な間隔でコンタクト９、９ａ、９ｂを設けて金属配線層８、８ａ、８ｂに接続し、抵抗値を低下させるようにしている
　
　したがって、引用発明に接した当業者であれば、動作速度を向上するという技術課題を解決するために、「ビット線となる高不純物濃度層１３ａ」と並列に低抵抗の金属等からなるビット線を設けることは、容易に想起し得たことである。
　
（２−２）そして、一般に、半導体層に埋め込まれた高不純物濃度領域と外部の配線とをコンタクトを介して接続すること自体は、例えば以下の周知文献２に記載されているように当業者における周知技術である。
　
ｂ．周知文献２：特開平４−３６０５７２号公報
　「【０００９】単結晶シリコン層６でドレイン２４とソース４の間にはチャネルが形成される。単結晶シリコン層６及びビットライン２２上にはＳｉＯ２などの層間絶縁膜２６が形成され、
ソース４に配線を接続するために層間絶縁膜２６と単結晶シリコン層６にコンタクトホールが開けられ、アルミニウム配線２８がそのコンタクトホールを通してソース４と接続されている。
　
　したがって、引用発明において、「ビット線となる高不純物濃度層１３ａ」と並列に低抵抗の金属等からなるビット線を設けるために、コンタクトを介して、当該「高不純物濃度層１３ａ」と電気的に接続された低抵抗の金属等からなるビット線を設けること、すなわち、本願発明のように、「ビット線コンタクトを介して前記共通ドレイン領域と電気的に接続されたビット線を設ける過程」を備えるようにすることは、当業者が容易になし得たことである。
　
　よって、相違点２は当業者が容易になし得た範囲に含まれる程度のものである。
　
（３）判断についてのまとめ
　以上検討したとおりであるから、本願発明は、周知文献１及び２に記載された周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、平成２０年７月１１日付けで通知した拒絶の理由において指摘したとおり、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　本願は、平成２０年７月１１日付けで通知した拒絶の理由において指摘したとおり、請求項３に係る発明が、特許法第２９条第２項の規定により特許を受けることができないものであるから、他の請求項について検討するまでもなく拒絶をすべきものである。
　よって、上記結論のとおり審決する。