【手続補正書】
【提出日】平成23年7月13日(2011.7.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
データ伝送、特にデジタルのデータ伝送を目的として、
−  少なくとも１個の第１の出力接続（Ｏｕｔ＋）及び
−  少なくとも１個の第２の出力接続（Ｏｕｔ−）
に接続可能であり、少なくとも１個の電圧源（ＳＱ）、特にドライバ出力段によって供給可能な、少なくとも１個の差動ラインを駆動する回路装置（Ｓ；Ｓ’；Ｓ”；Ｓ'''）であって、
当該回路装置（Ｓ；Ｓ’；Ｓ”；Ｓ'''）は、互いに左右対称に配置され、前記電圧源（ＳＱ）を少なくとも１個の基準電位（ＧＮＤ）、特に接地電位、グラウンド電位又はゼロ電位に接続する、少なくとも２個の経路（Ｐ１、Ｐ２）を備え、
―  当該第１の経路（Ｐ１）は、
――  少なくとも１個の第１の入力接続、特に少なくとも１個の第１の制御電圧が作用することのできる少なくとも１個の第１の入力接続（Ｉｎ１＋）に割り当てられたゲート接続を有する、少なくとも１個の第１のトランジスタ（Ｔ１）、特に少なくとも１個の第１のＮチャネルＭＯＳＦＥＴと、
――  少なくとも１個の第２の入力接続、特に少なくとも１個の第２の制御電圧が作用することのできる少なくとも１個の入力接続（Ｉｎ２−）に割り当てられたゲート接続を有する、少なくとも１個の第２のトランジスタ（Ｔ２）、特に少なくとも１個の第２のＮチャネルＭＯＳＦＥＴとを備え、
前記第１の出力接続（Ｏｕｔ＋）は、特に少なくとも１個の第１のノード（Ａ）を介して、前記第１のトランジスタ（Ｔ１）と前記第２のトランジスタ（Ｔ２）との間で接続されており、
―  当該第２の経路（Ｐ２）は、
――  少なくとも１個の第３の入力接続、特に少なくとも１個の第３の制御電圧が作用することのできる少なくとも１個の第３の入力接続（Ｉｎ３−）に割り当てられたゲート接続を有する、少なくとも１個の第３のトランジスタ（Ｔ３）、特に少なくとも１個の第３のＮチャネルＭＯＳＦＥＴと、
――  少なくとも１個の第４の入力接続、特に少なくとも１個の第４の制御電圧が作用することのできる少なくとも１個の第４の入力接続（Ｉｎ４＋）に割り当てられたゲート接続を有する、少なくとも１個の第４のトランジスタ（Ｔ４）、特に少なくとも１個の第４のＮチャネルＭＯＳＦＥＴとを備え、
前記第２の出力接続（Ｏｕｔ−）は、特に少なくとも１個の第２のノード（Ｂ）を介して、前記第３のトランジスタ（Ｔ３）と前記第４のトランジスタ（Ｔ４）との間で接続されている、回路装置であって、
―  前記第１の経路（Ｐ１）は、
――  前記電圧源（ＳＱ）と前記第１のトランジスタ（Ｔ１）との間に接続され、特に前記第１のトランジスタ（Ｔ１）のドレイン接続に割り当てられた、少なくとも１個の第１のドレイン低下抵抗（Ｒ１）、及び
――  前記第１のトランジスタ（Ｔ１）と前記第１の出力接続（Ｏｕｔ＋）との間に接続され、特に前記第１のトランジスタ（Ｔ１）のソース接続に割り当てられた、少なくとも１個の第１の分離抵抗（Ｒ３）、及び前記第２のトランジスタ（Ｔ２）と前記第１の出力接続（Ｏｕｔ＋）との間に接続され、特に前記第２のトランジスタ（Ｔ２）のドレイン接続に割り当てられた、少なくとも１個の第２の分離抵抗（Ｒ４）の一方又は双方を備え、
前記第２の経路（Ｐ２）は、
――  前記電圧源（ＳＱ）と前記第３のトランジスタ（Ｔ３）との間に接続され、特に前記第３のトランジスタ（Ｔ３）のドレイン接続に割り当てられた、少なくとも１個の第２のドレイン低下抵抗（Ｒ９）、及び、
――  前記第３のトランジスタ（Ｔ３）と前記第２の出力接続（Ｏｕｔ−）との間に接続され、特に前記第３のトランジスタ（Ｔ３）のソース接続に割り当てられた、少なくとも１個の第３の分離抵抗（Ｒ１１）、及び前記第４のトランジスタ（Ｔ４）と前記第２の出力接続（Ｏｕｔ−）との間に接続され、特に前記第４のトランジスタ（Ｔ４）のドレイン接続に割り当てられた、少なくとも１個の第４の分離抵抗（Ｒ１２）の一方又は双方を備える、
ことを特徴とする回路装置。
【請求項２】
前記第１のドレイン低下抵抗（Ｒ１）は無視できず、前記第１の分離抵抗（Ｒ３）及び前記第２の分離抵抗（Ｒ４）は無視でき、そして
前記第２のドレイン低下抵抗（Ｒ９）は無視できず、前記第３の分離抵抗（Ｒ１１）及び前記第４の分離抵抗（Ｒ１２）は無視できる
ことを特徴とする請求項１に記載の回路装置（Ｓ）。
【請求項３】
前記第１のドレイン低下抵抗（Ｒ１）は無視でき、前記第１の分離抵抗（Ｒ３）及び前記第２の分離抵抗（Ｒ４）は無視できず、そして
前記第２のドレイン低下抵抗（Ｒ９）は無視でき、前記第３の分離抵抗（Ｒ１１）及び前記第４の分離抵抗（Ｒ１２）は無視できない
ことを特徴とする請求項１に記載の回路装置（Ｓ’）。
【請求項４】
前記第１のドレイン低下抵抗（Ｒ１）、前記第１の分離抵抗（Ｒ３）及び前記第２の分離抵抗（Ｒ４）は無視できず、そして
前記第２のドレイン低下抵抗（Ｒ９）、前記第３の分離抵抗（Ｒ１１）及び前記第４の分離抵抗（Ｒ１２）は無視できない
ことを特徴とする請求項１に記載の回路装置（Ｓ”）。
【請求項５】
前記第２のトランジスタ（Ｔ２）と前記基準電位（ＧＮＤ）との間に接続され、特に前記第２のトランジスタ（Ｔ２）のソース接続に割り当てられた、少なくとも１個の第１のソース低下抵抗（Ｒ６）、及び
前記第４のトランジスタ（Ｔ４）と前記基準電位（ＧＮＤ）との間に接続され、特に前記第４のトランジスタ（Ｔ４）のソース接続に割り当てられた、少なくとも１個の第２のソース低下抵抗（Ｒ１４）
を特徴とする請求項１〜４のいずれか１項に記載の回路装置。
【請求項６】
前記第１のトランジスタ（Ｔ１）、前記第２のトランジスタ（Ｔ２）及び前記第１の出力接続（Ｏｕｔ＋）の間に接続される、少なくとも１個の第１の出力直列抵抗（Ｒ７）、及び
前記第３のトランジスタ（Ｔ３）、前記第４のトランジスタ（Ｔ４）及び前記第２の出力接続（Ｏｕｔ−）の間に接続される、少なくとも１個の第２の出力直列抵抗（Ｒ８）
を特徴とする請求項１〜５のいずれか１項に記載の回路装置。
【請求項７】
前記第１の出力直列抵抗（Ｒ７）は、前記第１のトランジスタ（Ｔ１）のソース接続、前記第２のトランジスタ（Ｔ２）のドレイン接続、及び前記第１の出力接続（Ｏｕｔ＋）の間に接続され、特に前記第１のノード（Ａ）に割り当てられ、そして
前記第２の出力直列抵抗（Ｒ８）は、前記第３のトランジスタ（Ｔ３）のソース接続、前記第４のトランジスタ（Ｔ４）のドレイン接続、及び前記第２の出力接続（Ｏｕｔ−）の間に接続され、特に前記第２のノード（Ｂ）に割り当てられる
ことを特徴とする請求項６に記載の回路装置。
【請求項８】
請求項１〜７のいずれか１項に記載の少なくとも１個の回路装置（Ｓ；Ｓ’；Ｓ”；Ｓ'''）により少なくとも１個の差動ラインを駆動する方法であって、
−  正のフルシグナル作動の範囲において、
――  前記第１のトランジスタ（Ｔ１）及び前記第４のトランジスタ（Ｔ４）は線形領域に位置して伝導し、そして
――  前記第２のトランジスタ（Ｔ２）及び前記第３のトランジスタ（Ｔ３）はオフ状態であり、
―  負のフルシグナル作動の範囲において、
――  前記第１のトランジスタ（Ｔ１）及び前記第４のトランジスタ（Ｔ４）はオフ状態であり、
――  前記第２のトランジスタ（Ｔ２）及び前記第３のトランジスタ（Ｔ３）は線形領域に位置して伝導し、そして
―  正のフルシグナル作動と負のフルシグナル作動との間の遷移範囲において、
――  前記第１の入力接続（Ｉｎ１＋）における入力電圧が低下することにより、前記第１のトランジスタ（Ｔ１）の作動点は、線形領域における作動から、特にソースフォロワとして、飽和領域における作動へと変化し、
――  前記第２の入力接続（Ｉｎ２−）における入力電圧が前記遷移範囲の略中心点まで増加したとき、特に汎用電源回路において作動する前記第２のトランジスタ（Ｔ２）は、依然として飽和領域にあり、
――  前記第３の入力接続（Ｉｎ３−）における入力電圧が前記遷移範囲の略中心点まで増加したとき、特に汎用電源回路において作動する前記第３のトランジスタ（Ｔ３）は、依然とひて飽和領域にあり、そして
――  前記第４の入力接続（Ｉｎ４＋）における入力電圧が低下することにより、前記第４のトランジスタ（Ｔ４）の作動点は、線形領域における作動から、特にソースフォロワとして、飽和領域における作動へと変化する
ことを特徴とする方法。
【請求項９】
正のフルシグナル作動の場合、制御電圧はそれぞれ、
前記第１の入力接続（Ｉｎ１＋）について約１．２ボルト、
前記第２の入力接続（Ｉｎ２−）について約０ボルト、
前記第３の入力接続（Ｉｎ３−）について約０ボルト、
前記第４の入力接続（Ｉｎ４＋）について約１．２ボルト、
負のフルシグナル作動の場合、制御電圧はそれぞれ、
前記第１の入力接続（Ｉｎ１＋）について約０ボルト、
前記第２の入力接続（Ｉｎ２−）について約１．２ボルト、
前記第３の入力接続（Ｉｎ３−）について約１．２ボルト、
前記第４の入力接続（Ｉｎ４＋）について約０ボルト
であることを特徴とする請求項８に記載の方法。
【請求項１０】
−  前記第１のドレイン低下抵抗（Ｒ１）は、線形領域における前記第１のトランジスタ（Ｔ１）のドレイン−ソース抵抗（Ｒ２）と飽和領域における前記第１のトランジスタ（Ｔ１）のドレイン−ソース抵抗（Ｒ２Ｓ）との間の差、特に約１２オームに略等しく、第２の分離抵抗（Ｒ４）、飽和領域における前記第２のトランジスタ（Ｔ２）のドレイン−ソース抵抗（Ｒ５Ｓ）及び第１のソース低下抵抗（Ｒ６）の並列分岐を含めると、特に約２０オームに増加し、
−  前記第２のドレイン低下抵抗（Ｒ９）は、線形領域における前記第３のトランジスタ（Ｔ３）のドレイン−ソース抵抗（Ｒ１０）と飽和領域における前記第３のトランジスタ（Ｔ３）のドレイン−ソース抵抗（Ｒ１０Ｓ）との間の差、特に約１２オームに略等しく、第４の分離抵抗（Ｒ１２）、飽和領域における前記第４のトランジスタ（Ｔ４）のドレイン−ソース抵抗（Ｒ１３Ｓ）及び第２のソース低下抵抗（Ｒ１４）の並列分岐を含めると、特に約２０オームに増加する
ことを特徴とする請求項８又は９に記載の方法。
【請求項１１】
−  前記第１の入力接続（Ｉｎ１＋）における入力電圧が低下することにより、前記第１のトランジスタ（Ｔ１）の前記作動点が線形領域における作動から飽和領域における作動へと変化するとき、前記第１のドレイン低下抵抗（Ｒ１）は、前記第１の出力インピーダンス（ＺＯｕｔ１）に対してほぼ効力がなく、そして
−  前記第３の入力接続（Ｉｎ３−）における入力電圧が増加することにより、前記第３のトランジスタ（Ｔ３）の前記作動点がオフ状態から飽和領域における作動へと変化するとき、前記第２のドレイン低下抵抗（Ｒ９）は、前記第２の出力インピーダンス（ＺＯｕｔ２）に対して効力のない状態から前記第２の出力インピーダンス（ＺＯｕｔ２）に対してわずかに寄与する状態へと移行する過程にある
ことを特徴とする請求項８〜１０のいずれか１項に記載の方法。
【請求項１２】
遷移領域における前記第１の分離抵抗（Ｒ３）及び前記第２の分離抵抗（Ｒ４）を増加させることによって、前記第１の経路（Ｐ１）を流れる横方向電流、特に立ち上がる電流ピークを低減させ、そして
遷移領域における前記第３の分離抵抗（Ｒ１１）及び前記第４の分離抵抗（Ｒ１２）を増加させることによって、前記第２の経路（Ｐ２）を流れる横方向電流、特に立ち上がる電流ピークを低減させる
ことを特徴とする請求項８〜１１のいずれか１項に記載の方法。
【請求項１３】
遷移領域における前記第１の出力直列抵抗（Ｒ７）を低減することによって、前記第１の出力インピーダンス（ＺＯｕｔ１）を低減させ、そして
遷移領域における前記第２の出力直列抵抗（Ｒ８）を低減することによって、前記第２の出力インピーダンス（ＺＯｕｔ２）を低減させる
ことを特徴とする請求項８〜１２のいずれか１項に記載の方法。
【請求項１４】
−  前記第１の入力接続（Ｉｎ１＋）及び前記第４の入力接続（Ｉｎ４＋）は、位相シフトの方法で制御され、特に一方のトランジスタ（Ｔ１又はＴ４）の制御信号の上昇又は下降勾配は、他方のトランジスタ（Ｔ４又はＴ１）の制御信号の上昇又は下降勾配より急勾配であり、そして
−  前記第２の入力接続（Ｉｎ２−）及び前記第３の入力接続（Ｉｎ３−）は、位相シフトの方法で制御され、特に一方のトランジスタ（Ｔ２又はＴ３）の制御信号の上昇又は下降勾配は、他方のトランジスタ（Ｔ２又はＴ３）の制御信号の上昇又は下降勾配より急勾配である
ことを特徴とする請求項８〜１３のいずれか１項に記載の方法。