【事件の表示】
　特願２００４−２９１３６７「半導体装置」拒絶査定不服審判事件〔平成１７年　７月１４日出願公開、特開２００５−１９１５３４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１６年１０月４日（優先権主張平成１５年１２月５日）の出願であって、平成１９年１２月２１日付けで手続補正がなされ、平成２０年１月１７日付けで拒絶査定がなされ、それに対して、同年２月２１日に拒絶査定に対する審判請求がなされ、同年３月２４日付けで手続補正がなされ、その後当審において、平成２２年５月２８日付けで審尋がなされたものである。
　
２．平成２０年３月２４日付けの手続補正について
【補正の却下の決定の結論】
　平成２０年３月２４日付けの手続補正を却下する。
　
【理由】
（１）補正の内容
　平成２０年３月２４日付け手続補正（以下「本件補正」という。）は、特許請求の範囲の請求項１及び明細書を補正するものであって、そのうちの補正前の請求項１及び補正後の請求項１は各々以下のとおりである。
　
（補正前）
「【請求項１】
　凹部を有するＢＰＳＧ膜と、
　前記ＢＰＳＧ膜の上に形成され、前記凹部を露出する開口部を有する不純物を含まないシリコン酸化膜と、
　前記凹部の底面及び側面上に形成された断面凹状の下部電極と、
　前記下部電極の上に形成された容量絶縁膜と、
　前記容量絶縁膜の上に形成された上部電極とを備え、
　前記ＢＰＳＧ膜の凹部の開口径は前記シリコン酸化膜の開口部の開口径よりも大きく、
且つ前記シリコン酸化膜の開口部側の端部は、前記ＢＰＳＧ膜の凹部の側面から内側に突き出す庇状に形成されていることを特徴とする半導体装置。」
　
（補正後）
「【請求項１】
　凹部を有するＢＰＳＧ膜と、
　前記ＢＰＳＧ膜の上に形成され、前記凹部を露出する開口部を有する不純物を含まないシリコン酸化膜と、
　前記凹部の底面及び側面上に形成された断面凹状の下部電極と、
　前記下部電極の上に形成された容量絶縁膜と、
　前記容量絶縁膜の上に、前記下部電極の表面形状に沿って且つ前記開口部を埋めることなく形成された上部電極とを備え、
　前記ＢＰＳＧ膜の凹部の開口径は前記シリコン酸化膜の開口部の開口径よりも大きく、
且つ前記シリコン酸化膜の開口部側の端部は、前記ＢＰＳＧ膜の凹部の側面から内側に突き出す庇状に形成されていることを特徴とする半導体装置。」
　
（２）新規事項追加の有無及び補正の目的の適否についての検討
（２−１）補正後の請求項１は、補正前の請求項１に係る発明における発明特定事項である「前記容量絶縁膜の上に形成された上部電極」について、「前記下部電極の表面形状に沿って且つ前記開口部を埋めることなく」と限定的に減縮する事項を追加する補正であり、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下「特許法第１７条の２第４項」という。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（２−２）そして、「前記下部電極の表面形状に沿って且つ前記開口部を埋めることなく」は、本願の願書に最初に添付した明細書の【００５１】段落及び図１、４（ａ）の記載に基づく補正であり、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項（以下「特許法第１７条の２第３項」という。）に規定された新規事項の追加禁止の要件を満たしている。
　
（３）独立特許要件について
（３−１）はじめに
　上記（２）において検討したとおり、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものであるから、本件補正が、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項（以下「特許法第１７条の２第５項」という。）において準用する同法第１２６条第５項の規定に適合するか否かについて、検討する。
　
（３−２）補正後の請求項１に係る発明
　本件補正による補正後の請求項１ないし５に係る発明は、平成２０年３月２４日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし５に記載された事項により特定されるとおりのものであって、そのうちの補正後の請求項１に係る発明（以下「補正後の発明」という。）は、その特許請求の範囲の請求項１に記載された事項により特定される上記２．（１）の補正後の請求項１として記載したとおりのものである。
　
（３−３）引用刊行物に記載された発明
（３−３−１）原査定の拒絶の理由に引用され、本願の出願前に日本国内で頒布された特開２００１−３６０３５号公報（以下「引用刊行物」という。）には、図１及び２とともに、以下の事項が記載されている。なお、下線は、当合議体において付加したものである。
　
「【００２７】
【発明の実施の形態】＜実施の形態１＞
　Ａ１．半導体装置の構成
図１に、実施の形態１に係る半導体装置としての半導体メモリ（例えばＤＲＡＭ）１００Ａの模式的な縦断面図を示す。
【００２８】図１に示すように、半導体メモリ１００Ａは、大別して、トランスファゲートとして機能するＭＯＳトランジスタ１０１とキャパシタＣ１とから構成される。ＭＯＳトランジスタ１０１は、シリコン基板１２１上に形成され、サイドウォール・スペーサないしは保護膜１０４で覆われたゲート電極１０２と、シリコン基板１２１の表面内においてゲート電極１０２の各端部下方付近に端部を有してゲート電極１０２から遠ざかる方向に延在する２つの拡散領域１０３ａ，１０３ｂとを備える。一方の拡散領域１０３ｂ上に例えばポリシリコンから成るプラグ１１１ｂが形成されており、当該プラグ１１１ｂ上にビット線１１２が形成されている。また、他方の拡散領域１０３ａ上に例えばポリシリコンから成るプラグ１１１ａが形成されている。
層間絶縁膜１１０はゲート電極１０２、保護膜１０４、プラグ１１１ａ，１１１ｂ、ビット線１１２を覆うが、そのコンタクトホール１１０Ｋにおいてプラグ１１１ａがキャパシタＣ１の（一方の）電極であるストレージノード電極ないしは下部電極６Ａに接している。
【００２９】次に、図１に加えて半導体メモリ１００Ａの要部拡大図である図２を参照しつつ、当該半導体メモリ１００Ａの特徴であるキャパシタＣ１を説明する。
図１及び図２に示すように、層間絶縁膜１１０のシリコン基板１２１とは反対側の表面上に、ＢＰＴＥＯＳ（Boro Phospho Tetra Ethyle Ortho Silicate）酸化物（以下、単に「ＢＰＴＥＯＳ」と呼ぶ）から成る層（第１誘電体層）４Ａ及びシリコン窒化物（以下、「ＳｉＮ」とも呼ぶ）から成る層（第２誘電体層）８Ａがこの順序で積層された２層構造の誘電体層４８Ａが形成されている。
【００３０】
特に、ＢＰＴＥＯＳ層４Ａにはその厚み方向に筒状あるいは錐台上（審判注：「錐台状」の誤記。以下そのように読み替える。）の貫通孔４ＡＫが形成されており、同様にＳｉＮ層８Ａには貫通孔８ＡＫが形成されている。このとき、両貫通孔４ＡＫ，８ＡＫとコンタクトホール１１０Ｋとはシリコン基板１２１の表面に垂直な方向に並んで形成されている。特に、ＳｉＮ層８Ａの貫通孔８ＡＫの縁は、ＢＰＴＥＯＳ層４Ａの貫通孔４ＡＫのＳｉＮ層８Ａ側の端における縁に囲まれ、貫通孔８ＡＫ付近の端部ないしは周縁部８ＡＴは貫通孔４ＡＫに対してひさし構造を成している。なお、以下の説明では、上記端部ないしは周縁部８ＡＴを「ひさし部８ＡＴ」とも呼ぶ。
【００３１】
また、貫通孔４ＡＫ，８ＡＫから成る貫通孔を「筒１ＡＫ」とも呼ぶ。
【００３２】
そして、プラグ１１１ａに接し、コンタクトホール１１０Ｋに続く層間絶縁膜１１０の表面及びＢＰＴＥＯＳ層４Ａ（ないしは貫通孔４ＡＫ）の壁面４ＡＷの全面に接するように、ストレージノード電極６Ａを成すシリコン膜、例えばポリシリコン膜が形成されている（このため、同一の符号を用いて「シリコン膜６Ａ」とも呼ぶ）。
【００３３】
更に、少なくともシリコン膜６Ａの上記表面６ＡＳ上に例えばシリコン窒化膜やシリコン酸化膜やシリコン窒化酸化膜等のキャパシタ誘電体膜１０が形成されている。そして、キャパシタ誘電体膜１０に接して筒１ＡＫ内を埋め尽くすように例えばポリシリコン等の導電膜材料が配置されており、当該シリコン等がキャパシタＣ１の（他方の）電極であるセルプレート電極ないしは上部電極３６を成す。
「【００４６】工程B1-6．セルプレート電極等の形成工程
そして、
シリコン膜６Ａの表面６ＡＳ上にキャパシタ誘電体１０を形成する（図２参照）。当該誘電体１０は、例えば、シリコン窒化膜やシリコン酸化膜やシリコン窒化酸化膜等の誘電体膜をＣＶＤ法により形成することによって、また、シリコン膜６Ａの粗面化表面６ＡＳ（図２参照）を熱酸化してシリコン酸化膜を形成することによって形成する。
【００４７】続いて、
円筒１ＡＫ内を完全に埋め込み、更に、ＳｉＮ層８Ａを覆うように、ポリシリコン等を例えばＣＶＤ法により堆積してセルプレート電極３６を形成する（図１参照）。
　
（３−３−２）ここにおいて、【００２８】段落及び図１から、引用刊行物の実施の形態１に係る半導体メモリにおいては、ＭＯＳトランジスタ１０１を覆うように、層間絶縁膜１１０が設けられていることは明らかである。
　
（３−３−３）そうすると、引用刊行物には、以下の発明（以下「刊行物発明」という。）が記載されているものと認められる。
　
「シリコン基板１２１に形成されたＭＯＳトランジスタ１０１及び前記ＭＯＳトランジスタを覆い、コンタクトホール１１０Ｋにおいて、プラグ１１１ａがキャパシタＣ１の一方の電極であるストレージノードないしは下部電極に接している層間絶縁膜１１０を備え、前記層間絶縁膜１１０のシリコン基板１２１とは反対側の表面上に、ＢＰＴＥＯＳ層４Ａ及びＳｉＮ層８Ａがこの順序で積層された２層構造の誘電体層４８Ａが形成され、
前記ＢＰＴＥＯＳ層４Ａにはその厚み方向に筒状あるいは錐台状の貫通孔４ＡＫが形成され、前記ＳｉＮ層８Ａには貫通孔８ＡＫが形成され、
前記貫通孔４ＡＫ，８ＡＫと前記コンタクトホール１１０Ｋとは前記シリコン基板１２１の表面に垂直な方向に並んで形成されており、
前記ＳｉＮ層８Ａの前記貫通孔８ＡＫの縁は、前記ＢＰＴＥＯＳ層４Ａの前記貫通孔４ＡＫの前記ＳｉＮ層８Ａ側の端における縁に囲まれ、前記貫通孔８ＡＫ付近の端部ないしは周縁部８ＡＴは前記貫通孔４ＡＫに対してひさし構造を成しており、
前記コンタクトホール１１０Ｋに続く前記層間絶縁膜１１０の表面及び前記ＢＰＴＥＯＳ層４Ａ（ないしは貫通孔４ＡＫ）の壁面４ＡＷの全面に接するように、ストレージノード電極を成すシリコン膜６Ａが形成され、
前記シリコン膜６Ａの表面上にキャパシタ誘電体膜１０が形成され、
前記キャパシタ誘電体膜１０に接して、前記貫通孔４ＡＫ，８ＡＫから成る貫通孔である筒１ＡＫ内を埋め尽くすように導電膜材料が配置されてセルプレート電極３６を成している半導体メモリ１００Ａ。」
　
（３−４）対比
（３−４−１）刊行物発明の「貫通孔４ＡＫ」は、補正後の発明の「凹部」に相当する。また、刊行物発明の「ＢＰＴＥＯＳ層４Ａ」と補正後の発明の「ＢＰＳＧ膜」は、「絶縁膜」という点で共通する。（以下当該「絶縁膜」を「第１の絶縁膜」という。）
　
（３−４−２）刊行物発明の「貫通孔８ＡＫ」は、補正後の発明の「前記凹部を露出する開口部」に相当する。また、刊行物発明の「ＳｉＮ層８Ａ」と補正後の発明の「不純物を含まないシリコン酸化膜」は、「絶縁膜」という点で共通する。（以下当該「絶縁膜」を「第２の絶縁膜」という。）
  
（３−４−３）刊行物発明の「前記コンタクトホール１１０Ｋに続く前記層間絶縁膜１１０の表面及び前記ＢＰＴＥＯＳ層４Ａ（ないしは貫通孔４ＡＫ）の壁面４ＡＷの全面に接するように」「形成され」た「ストレージノード電極を成すシリコン膜６Ａ」は、補正後の発明の「前記凹部の底面及び側面上に形成された」「下部電極」に相当する。また、引用刊行物の図２から、刊行物発明の「ストレージノード電極を成すシリコン膜６Ａ」は、「断面凹状」であることは明らかである。
　
（３−４−４）刊行物発明の「前記シリコン膜６Ａの表面上に」「形成され」た「キャパシタ誘電体膜１０」は、補正後の発明の「前記下部電極の上に形成された容量絶縁膜」に相当する。
　
（３−４−５）刊行物発明の「前記キャパシタ誘電体膜１０に接して、」「導電膜材料が配置され」ことにより形成された「セルプレート電極３６」は、補正後の発明の「前記容量絶縁膜の上に」「形成された上部電極」に相当する。また、引用刊行物の図１、２及び「【００４６】工程B1-6．セルプレート電極等の形成工程　・・・シリコン膜６Ａの表面６ＡＳ上にキャパシタ誘電体１０を形成する（図２参照）。当該誘電体１０は、例えば、シリコン窒化膜やシリコン酸化膜やシリコン窒化酸化膜等の誘電体膜をＣＶＤ法により形成することによって、また、シリコン膜６Ａの粗面化表面６ＡＳ（図２参照）を熱酸化してシリコン酸化膜を形成することによって形成する。・・・　【００４７】・・・円筒１ＡＫ内を完全に埋め込み、更に、ＳｉＮ層８Ａを覆うように、ポリシリコン等を例えばＣＶＤ法により堆積してセルプレート電極３６を形成する（図１参照）。・・・」の記載から、刊行物発明において、「セルプレート電極３６」は、「ストレージノード電極を成すシリコン膜６Ａ」の「表面形状に沿って」「形成され」ていることは明らかである。
　
（３−４−６）刊行物発明の「前記ＳｉＮ層８Ａの前記貫通孔８ＡＫの縁は、前記ＢＰＴＥＯＳ層４Ａの前記貫通孔４ＡＫの前記ＳｉＮ層８Ａ側の端における縁に囲まれ、前記貫通孔８ＡＫ付近の端部ないしは周縁部８ＡＴは前記貫通孔４ＡＫに対してひさし構造を成して」いるという記載から、「貫通孔４ＡＫ」の「開口径」が「貫通孔８ＡＫ」の「開口径」よりも大きく、「ＳｉＮ層８Ａ」の「貫通孔８ＡＫ付近の端部ないしは周縁部８ＡＴ」が「ＢＰＴＥＯＳ層４Ａ」の「貫通孔４ＡＫ」の「側面から内側に突き出す庇状に形成されている」ことは明らかである。
　
（３−４−７）すると、補正後の発明と刊行物発明とは、
「凹部を有する第１の絶縁膜と、
　前記第１の絶縁膜の上に形成され、前記凹部を露出する開口部を有する第２の絶縁膜と、
　前記凹部の底面及び側面上に形成された断面凹状の下部電極と、
　前記下部電極の上に形成された容量絶縁膜と、
　前記容量絶縁膜の上に、前記下部電極の表面形状に沿って形成された上部電極とを備え、
　前記第１の絶縁膜の凹部の開口径は前記第２の絶縁膜の開口部の開口径よりも大きく、
且つ前記第２の絶縁膜の開口部側の端部は、前記第１の絶縁膜の凹部の側面から内側に突き出す庇状に形成されていることを特徴とする半導体装置。」である点で一致し、次の２点で相違する。
　
（相違点１）補正後の発明では、上記「第１の絶縁膜」、「第２の絶縁膜」が、各々「ＢＰＳＧ膜」、「不純物を含まないシリコン酸化膜」であるのに対し、刊行物発明では、それらが、各々「ＢＰＴＥＯＳ層」、「ＳｉＮ層」である点。
　
（相違点２）補正後の発明の「上部電極」は、「容量絶縁膜の上に」「開口部を埋めることなく形成され」ているのに対し、刊行物発明の「セルプレート電極３６」は、「キャパシタ誘電体膜１０に接して、」「貫通孔４ＡＫ，８ＡＫから成る貫通孔である筒１ＡＫ内を埋め尽くすように導電膜材料が配置され」ることにより形成されている点。
　
（３−５）判断
（３−５−１）相違点１について
  半導体基板上にスタックトキャパシタを形成する際の層間絶縁膜や保護膜の材料として、ＢＰＳＧ膜及び不純物を含まないシリコン酸化膜は、例えば、以下の周知例１ないし３に記載されるように、従来から周知の材料である。
　
（周知例１）：特開平４−１４８６５号公報には、第１図とともに、以下の記載がなされている。
「このようにしてＭＯＳ型トランジスタ２３を形成した後、同第１図（ａ）に示すように基板２１上の全面にＣＶＤ（化学気相成長）法により、窒化シリコン膜２７を３００ｎｍ程度、シリコン酸化膜２８を１００ｎｍ程度、窒化シリコン膜２９を１００ｎｍ程度、シリコン酸化膜３０を１００ｎｍ程度、窒化シリコン膜３１を１００ｎｍ程度、順に堆積させて層間絶縁膜を形成する。ここで、層間絶縁膜は５層の例を示したが、３層以上であれば何層でもよく、層数が多ければそれだけ後述する電荷蓄積電極の平板部の枚数を増加させて電荷蓄積電極の表面積の増大を図ることができる。
　次に、層間絶縁膜（膜２７〜３１）に、ホトリソ・エツチング法でＭＯＳ型トランジスタ２３の一方の拡散層２６ａ上で第１図（ｂ）に示すようにコンタクトホール３２を開ける。
　その後、例えばＨＦ溶液を用いた等方性エツチングによって、コンタクトホール２７側壁のシリコン酸化膜３０，２８を第１図（ｃ）に示すように選択的に後退させることにより、コンタクトホール３２の側壁に横方向に凹部３３を上下に２つ形成する。」（第３頁右上欄第７行〜同頁左下欄第８行）
「なお、以上の一実施例では、エツチング速度の異なる第１と第２の膜として窒化シリコン膜とシリコン酸化膜を用い、これらを交互に積層して第１図（ａ）で層間絶縁膜を形成したが、第１と第２の膜としては他に、窒化シリコン膜と、ＰＳＧ膜，ＢＳＧ膜，ＢＰＳＧ膜のいずれが１つとの組合わせ、または、不純物を含まないシリコン酸化膜と、ＰＳＧ膜，ＢＳＧ膜，ＢＰＳＧ膜のいずれが１つとの組合わせなどが使用できる。」（第４頁左上欄第２０行〜同頁右上欄第８行）
　
（周知例２）：特開２００３−１３３４３６号公報には、図４〜９とともに、以下の記載がなされている。
「【００３８】次に、酸化シリコン膜３４の上部にＣＶＤ法で膜厚１００ｎｍ程度の窒化シリコン膜４０を堆積し、続いてメモリアレイセル部分の窒化シリコン膜４０の上部にエッチングレートの異なる２種類の絶縁膜４１ａ、４１ｂを交互に合計５層堆積して積層膜４１を形成する。この時、周辺回路は、４層まではフォトレジストで被っておき、その後、フォトレジストを除去して５層目を厚く堆積する。その後、ＣＭＰ法による研磨を行いメモリセルアレイと周辺回路とで高さを同じにする。
【００３９】図４〜図９は、メモリセルアレイ部分の積層膜４１の拡大図である。図５に示すように、前記メモリセルアレイ部分のフォトレジスト膜ＰＲをマスクにして積層膜４１をドライエッチングし、図６に示すような内壁に凹凸のある溝を形成し、続いてこの積層膜４１の下層の窒化シリコン膜４０（拡大図の図９以外には図示せず）をドライエッチングすることにより、溝４２を形成する。情報蓄積用容量素子の下部電極は、この溝４２の内壁に沿って形成されるので、下部電極の表面積を大きくして蓄積電荷量を増やすために、エッチングレートの違う材料を電極形成部に堆積して、エッチングを行い、溝の内壁に凹凸を形成して下部電極表面積を大きく保つ。ここで、絶縁膜４１ａは、例えばＰＴＥＯＳ、Ｐ−Ｓｉ3Ｎ4、ＬＰ−ＣＶＤ／ＳｉＯ2であり、絶縁膜４１ｂは、例えばＳＯＧ、ＰＳＧ、ＢＰＳＧである。」
　
（周知例３）：特開平９−３６３２４号公報には、図１とともに、以下の記載がなされている。
「【００２２】図１（Ａ）中、半導体基板４０上に最初に成膜されている符号４２の層は、このエッチストッパ層を示す。エッチストッパ層４２上には、第１の層４４と第２の層４６とを交互に単数または複数回、ここでは３回繰り返し積層する。これら２種類の層４４，４６は、メモリ・キャパシタの下部電極のフィン形状をだすために、いわゆる「型」として機能し、後で説明するように、この「型」の形成はエッチング加工で行うため、第１の層４４と第２の層４６とは、エッチング時に高い選択比を有している必要がある。たとえば、第１の層４４として、リン含有膜（ＰＳＧ）やボロン添加リン含有膜（ＢＰＳＧ）を用いることができる。また、第２の層４６としては、窒化シリコン膜（ＳｉＮ）や酸化シリコン膜（ＳｉＯ）を用いることができる。ＰＳＧとＢＰＳＧとでは、エッチング特性がさほど変わらないことから、ここではＰＳＧとＳｉＮ，ＰＳＧとＳｉＯの組み合わせについて、以後の説明を進める。
【００２３】つぎに、図１（Ｂ）に示すように、このような第１の層４４と第２の層４６とを貫いて、ここでは特に図示していないＭＯＳＦＥＴの活性層に達する接続孔４８を開口する。この接続孔４８の開口は、パタ−ンニングしたレジスト５０をマスクに、たとえばＣＦ4 などのフッ化物系ガスを用いたＲＩＥで一度に行うことができる。
【００２４】続いて、図１（Ｃ）に示すように、この開口した接続孔４８の内側壁から横方向に、前記第１，２の層４４，４６のいずれか一方の層を選択的にエッチングする。本実施例では、ウェーハをフッ酸系のエッチャントに浸漬し、あるいはフッ酸蒸気などを吹きつけることにより、第１の層４４を等方的にエッチングした。ＰＳＧとＳｉＮの組み合わせでは、ＳｉＮがフッ酸にほとんどエッチングされず、ＰＳＧとＳｉＯの組み合わせでは、ＰＳＧのエッチングレートが極めて大きいことから、ともに高い選択比が得られ、第１の層４４（ＰＳＧ）のみについて一層おきにエッチングが進み、接続孔４８の形状がフィン状に拡張する。」
　
　したがって、刊行物発明における「ＢＰＴＥＯＳ層」、「ＳｉＮ層」に換えて、上記周知の材料である「ＢＰＳＧ膜」、「不純物を含まないシリコン酸化膜」を使用することにより、補正後の発明のように、「凹部を有するＢＰＳＧ膜と、前記ＢＰＳＧ膜の上に形成され、前記凹部を露出する開口部を有する不純物を含まないシリコン酸化膜と」からなる構成とすることは、当業者が容易になし得たことである。
　よって、相違点１は、当業者が容易に想到し得た範囲に含まれる程度のものである。
　
（３−５−２）相違点２について
 半導体基板上の層間絶縁膜に形成された凹部の底面及び側面上に形成された下部電極と、前記下部電極の上に形成された容量絶縁膜と、前記容量絶縁膜の上に、前記凹部を埋めることなく形成された上部電極を有するスタックトキャパシタは、例えば、以下の周知例４、５に記載されるように、従来から周知である。
　
（周知例４）：特開２００３−２８９１３４号公報には、図１とともに、以下の記載がなされている。
「図１は本発明の第１の実施形態に係る半導体装置の断面構成を示している。図１に示すように、例えばシリコン（Ｓｉ）からなる半導体基板１０におけるシャロウトレンチ分離（ＳＴＩ）膜１１により区画された素子形成領域には、ＭＯＳトランジスタ３０が形成されている。なお、ここでは、１つ分の素子形成領域のみを示しているが、半導体基板１０上に複数の素子形成領域を含んでいる。以下の各実施形態においても同様である。ＭＯＳトランジスタ３０を含む半導体基板１０の上には、膜厚が約５００ｎｍの酸化シリコン（ＳｉＯ2 ）からなる第１の層間絶縁膜１２が形成されている。層間絶縁膜１２には、厚さが約１０ｎｍのチタンと厚さが約２０ｎｍの窒化チタン（ＴｉＮ）とが積層されてなるバリア層（図示せず）を下部に設けたタングステン（Ｗ）からなる導電性プラグ１３が、ＭＯＳトランジスタ３０のソース拡散領域３０ａと接続されるように形成されている。導電性プラグ１３の上には、該導電性プラグ１３と電気的に接続され、且つ導電性プラグ１３を覆うように導電性の酸素バリア膜１４が形成されている。酸素バリア膜１４は、下側から順次積層された、厚さが約５０ｎｍの窒化チタンアルミニウム（ＴｉＡｌＮ）と、厚さが約５０ｎｍのイリジウム（Ｉｒ）と、厚さが約５０ｎｍの酸化イリジウム（ＩｒＯ2 ）とにより構成されている。第１の層間絶縁膜１２の上には、膜厚が約５００ｎｍの酸化シリコンからなり、酸素バリア膜１４を露出する開口部１５ａを有する第２の層間絶縁膜１５が形成されている。開口部１５ａの壁面上及び該開口部１５ａの底面から露出する酸素バリア膜１４の上には、厚さが約５０ｎｍの白金（Ｐｔ）からなる下部電極１６が形成されている。下部電極１６の上には、厚さが約５０ｎｍで、ストロンチウム（Ｓｒ）、ビスマス（Ｂｉ）、タンタル（Ｔａ）及びニオブ（Ｎｂ）を含むビスマス層状ペロブスカイト型酸化物である強誘電体からなる容量絶縁膜１７が、下部電極１６に沿って形成されている。容量絶縁膜１７の上には、厚さが約５０ｎｍの白金（Ｐｔ）からなる上部電極１８が容量絶縁膜１７に沿って形成されている。」（第８頁右欄第２６行〜第９頁左欄第１２行）
　
（周知例５）：特開２００２−３１３９５４号公報には、図６とともに、以下の記載がなされている。
「【００７０】（第４の実施形態）本発明の第４の実施形態として、第１の実施形態に係る半導体記憶装置を製造する方法について説明する。
【００７１】図６（ａ）は、本実施形態に係る半導体記憶装置の製造方法におけるストレージノード用マスクパターンのレイアウトを示す平面図で、図６（ｂ）、図６（ｃ）および図６（ｄ）はそれぞれ、本実施形態に係る半導体記憶装置の製造方法におけるセルキャパシタの各製造工程を示す断面図である。なお、図６（ｃ）および図６（ｄ）は、図６（ａ）のＡ−Ａ’線に沿った断面図である。
【００７２】まず、図６（ｂ）に示すように、半導体基板上で、記憶容量素子を形成する領域に、トランスファーゲートＭＯＳトランジスタ６０２を形成し、第１の層間絶縁膜６０５としてシリコン酸化膜を堆積し、ストレージノードと基板をつなぐコンタクトプラグ６０３を形成する。その後、第２の層間絶縁膜６０１として、例えばＢＰＳＧ膜（Ｂ（ホウ素）を１〜４％、Ｐ（リン）を４〜８％含むシリコン酸化膜）を約１μｍ堆積する。この時、ＢＰＳＧ膜の底面または上面に、シリコン酸化膜またはシリコン窒化膜を形成し、積層膜としてもよいが、図６（ｂ）には図示していない。
【００７３】次に、レジストを塗布し、リソグラフィ工程により、セルキャパシタアレイのストレージノードパターンをパターニングする。この時のマスクパターンとして、図６（ａ）に示すようなレイアウトのストレージノード用マスクパターン６０６を用いる。その後、異方性ドライエッチングにより、第２の層間絶縁膜６０１中に、ストレージノード形成用ホール６０４を形成する。
【００７４】次に、図６（ｃ）に示すように、ストレージノード形成膜として、例えば、不純物として濃度１Ｅ２０／ｃｍ3のＰ（リン）を含むシリコン膜を基板全体に堆積し、続いて、例えばドライエッチングにより、第２の層間絶縁膜６０１上のシリコン膜のみを選択的に除去する。これらの工程により、ホール６０４内にストレージノード６０７が形成される。
【００７５】次に、図６（ｄ）に示すように、容量絶縁膜６０８として、例えばＯＮ膜（シリコン酸化膜とシリコン窒化膜の積層膜）を堆積し、プレート電極６０９として、例えば、不純物として濃度２Ｅ２０／ｃｍ3のＰ（リン）を含むシリコン膜を堆積し、その後、リソグラフィ工程およびドライエッチング工程により、プレート電極パターンを形成する。」
　
　したがって、刊行物発明の「セルプレート電極３６」、すなわち、スタックトキャパシタの上部電極の構成に換えて、上記周知の構成を採用することにより、補正後の発明のように、「前記容量絶縁膜の上に、」「前記開口部を埋めることなく形成された上部電極とを備え」た構成とすることは、当業者が容易になし得たことである。
　よって、相違点２は、当業者が容易に想到し得た範囲に含まれる程度のものである。
　
（３−６）独立特許要件についてのまとめ
　以上、検討したとおり、補正後の発明と刊行物発明との相違点は、いずれも、当業者が、周知例１ないし５に記載された周知技術を勘案することにより容易に想到し得た範囲に含まれる程度のものにすぎず、補正後の発明は、上記周知技術を勘案することにより、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際、独立して特許を受けることができない。
　
（４）補正の却下についてのむすび
　本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項）第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるが、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものである。
　したがって、本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明
　平成２０年３月２４日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし５に係る発明は、平成１９年１２月２１日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし５に記載された事項により特定されるとおりのものであって、そのうちの請求項１に係る発明（以下「本願発明」という。）は、その特許請求の範囲の請求項１に記載された事項により特定される上記２．（１）の補正前の請求項１として記載したとおりのものである。
　
４．刊行物に記載された発明
　これに対して、原査定の拒絶の理由に引用された刊行物には、上において検討したとおり、上記２．（３−３−１）に記載したとおりの事項及び上記２．（３−３−２）において認定したとおりの発明（刊行物発明）が記載されているものと認められる。
　
 ５．判断
　上記２．（２）において検討したとおり、補正後の発明は、本願発明を限定的に減縮したものであるところ、上記２．（３）において検討したように、補正後の発明が、周知技術を勘案することにより、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものである以上、本願発明も、当然に周知技術を勘案することにより、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものと認められるので、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶されるべきものである。
　よって、結論のとおり審決する。