【事件の表示】
　特願２００１−１８８９５０「半導体記憶装置及びその製造方法」拒絶査定不服審判事件〔平成１５年　１月１０日出願公開、特開２００３−　　７８５４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　
　本願は，平成１３年６月２２日の出願であって，平成１９年１１月１４日付けで拒絶査定がされ，これに対して同年１２月２０日に審判請求がされた。
　その後当審において，平成２２年９月３０日付けで１回目の拒絶の理由（最初）が通知され，これに対して同年１２月６日に手続補正書及び意見書が提出された。
　さらに，当審において，同年１２月１４日付けで２回目の拒絶の理由（最初）が通知され，これに対して平成２３年２月１５日に意見書が提出された。
　
　
第２　当審における拒絶理由
　
　当審において，平成２２年１２月１４日付けで通知した拒絶の理由（以下「当審における拒絶の理由」という。）の概要は，本願発明は，本願の出願前に日本国内で頒布された特開２０００−１３８３５７号公報（以下「引用例１」という。）に記載された発明に，本願の出願の日前における周知技術を適用することにより，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない，というものである。
　
　
第３　本願発明の容易想到性について
　
１　本願発明について
　本願の請求項１〜１２に係る発明は，平成２２年１２月６日に提出された手続補正書に記載されたとおりのものであり，その請求項１の記載は，次のとおりである。（以下，本願の請求項１に係る発明を「本願発明」という。）
　
「【請求項１】半導体基板のメモリセル領域に形成された第１のトランジスタと，前記第１のトランジスタの上層に形成されて前記第１のトランジスタに電気接続される容量と，前記半導体基板の周辺回路領域に形成された第２のトランジスタとを備える半導体記憶装置において，
　前記第１及び第２のトランジスタを覆う第１の層間絶縁膜に形成され，前記第１のトランジスタに電気接続された金属からなる第１のセルコンタクトと，
　前記第１の層間絶縁膜に形成され，前記第２のトランジスタに電気接続された金属からなる第２のセルコンタクトと，
　前記第１の層間絶縁膜上の第２の層間絶縁膜に形成され，前記第１のセルコンタクトに電気接続されたビットコンタクトと，
　前記第２の層間絶縁膜上に形成され，前記ビットコンタクトに接続されるビット線と，
　前記ビット線を覆う第３の層間絶縁膜上に形成された容量と，
　前記第３及び第２の層間絶縁膜を通して設けられ前記容量と前記第１のセルコンタクトとを接続する容量コンタクトと，
　前記第３及び第２の層間絶縁膜を通して設けられ前記第２のセルコンタクトに接続された下層メタルコンタクトと，
　前記第３の層間絶縁膜上に形成され，前記容量が形成される第４の層間絶縁膜と，
　前記容量及び前記第４の層間絶縁膜を覆う第５の層間絶縁膜と，
　前記第５の層間絶縁膜上に形成されたメタル配線と，を備え，
　前記第１及び第２のトランジスタの拡散層にはシリサイド層が形成されており，前記ビット線の表面には前記第２及び第３の層間絶縁膜とエッチング選択性のあるハードマスク膜を備え，かつ前記ビット線の側面には前記第２及び第３の層間絶縁膜とエッチング選択性のあるサイドウォールを備え，前記第５及び前記第４の層間絶縁膜を通して形成された上層メタルコンタクトにより前記メタル配線と前記下層メタルコンタクトとを電気接続していることを特徴とする半導体記憶装置。」
　
２　引用例の記載と引用発明
（１）引用例１
　引用例１には，図１〜８とともに，「実施の形態１」について次の記載がある。（下線は当審で付加したものである。以下同じ。）
　
ア　「本発明は，半導体集積回路装置の製造方法および半導体集積回路装置技術に関し，特に，
ＤＲＡＭ（Dynamic Random Access Memory）を有する半導体集積回路装置
　
イ　「（実施の形態１）図１〜図８は本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
・・・本実施の形態１においては，例えば２５６Ｍ・
ＤＲＡＭ
・・・
図１はそのＤＲＡＭの製造工程中における要部断面図を示している。半導体基板１は，例えばｐ−形のシリコン単結晶からなる
半導体基板１のメモリ領域
・・・この深いｎウエル２ｎｗ内にはｐウエル３ｐｗm が形成されている。
・・・また，
半導体基板１において周辺回路領域
・・・この製造工程において，
メモリセル領域におけるｐウエル３ｐｗm 上にはＤＲＡＭのメモリセルを構成するメモリセル選択用ＭＯＳ・ＦＥＴＱが形成されている
・・・一方，
周辺回路領域（図１の右側）におけるｐウエル３ｐｗp 上にはｎチャネル形のＭＯＳ・ＦＥＴＱｎが形成されている
ｎチャネル形のＭＯＳ・ＦＥＴＱｎは，ｐウエル３ｐＷp の上部に互いに離間して形成された一対の半導体領域８ａ, ８ｂと，半導体基板１上に形成されたゲート絶縁膜８ｉと，その上に形成されたゲート電極８ｇとを有している
・・・
半導体領域８ａ, ８ｂは，ｎチャネル形のＭＯＳ・ＦＥＴＱｎのソース・ドレインを形成するための領域
・・・なお，
半導体領域８ａ, ８ｂの主面部には，例えばチタンシリサイド等からなるシリサイド層８ｃが形成されている
・・・また，
周辺回路領域におけるｎウエル３ｎｗp 上にはｐチャネル形のＭＯＳ・ＦＥＴＱｐが形成されている
ｐチャネル形のＭＯＳ・ＦＥＴＱｐは，ｎウエル３ｎＷp の上部に互いに離間して形成された一対の半導体領域１０ａ, １０ｂと，半導体基板１上に形成されたゲート絶縁膜１０ｉと，その上に形成されたゲート電極１０ｇとを有している
・・・
半導体領域１０ａ, １０ｂは，ｐチャネル形のＭＯＳ・ＦＥＴＱｐのソース・ドレインを形成するための領域であり
・・・なお，
半導体領域１０ａ, １０ｂの上層部には，例えばチタンシリサイド等からなるシリサイド層１０ｃが形成されている
　
ウ　「このような
メモリセル選択用ＭＯＳ・ＦＥＴＱ，ｐチャネル形のＭＯＳ・ＦＥＴＱｐおよびｎチャネル形のＭＯＳ・ＦＥＴＱｎ等の半導体集積回路素子は，半導体基板１上に堆積された層間絶縁膜１１ａ〜１１ｃによって被覆されている
・・・
層間絶縁膜１１ａ〜１１ｃは，例えば酸化シリコン等からなる
・・・すなわち，
層間絶縁膜１１ａ〜１１ｃと絶縁膜７とのエッチング選択比を大きくした状態で接続孔１２ａ, １２ｂを穿孔している
・・・
この接続孔１２ａ, １２ｂ内にはそれぞれプラグ１３ａ, １３ｂが埋め込まれている
プラグ１３ａ, １３ｂは，例えばｎ形不純物のリンが含有された低抵抗ポリシリコンからなり，それぞれメモリセル選択用ＭＯＳ・ＦＥＴＱの半導体領域５ａ, ５ｂと電気的に接続されている
・・・
層間絶縁膜１１ｃ上には層間絶縁膜１１ｄが堆積されている
この層間絶縁膜１１ｄは，例えば酸化シリコン等からなり
この層間絶縁膜１１ｄ上には，ビット線ＢＬおよび第１層配線１４（１４ａ〜１４ｃ）が形成されている
・・・
このビット線ＢＬは，例えばチタン膜，窒化チタン膜およびタングステン膜が下層から順に堆積されてなり，層間絶縁膜１１ｄに穿孔された接続孔１５を通じてプラグ１３ｂと電気的に接続され，さらに，プラグ１３ｂを通じてメモリセル選択ＭＯＳ・ＦＥＴＱの半導体領域５ｂと電気的に接続されている
・・・ビット線ＢＬはワード線ＷＬの延在方向に対して交差する方向に延びている。したがって，図１に示すような断面にはビット線ＢＬは通常示されないが，ビット線ＢＬが配置されている配線層を示すために等の理由からビット線ＢＬを示している。
・・・一方，
周辺回路領域の第１層配線１４は，ビット線ＢＬと同様に，例えばチタン膜，窒化チタン膜およびタングステン膜が下層から順に堆積されてなる
このビット線ＢＬおよび第１層配線１４の構成材料は上述のものに限定されるものではなく種々変更可能であり，例えばアルミニウム（Ａｌ）の単体膜，Ａｌからなる導体膜にＳｉやＣｕを導入してなる合金膜または銅（Ｃｕ）の単体膜でも良い
このビット線ＢＬ
の表面（上面および側面）に，例えば窒化シリコンからなる絶縁膜を被覆する構造としても良い
・・・このうち，
第１層配線１４ａは，層間絶縁膜１１ａ〜１１ｄに穿孔された接続孔１６を通じてｎチャネル形のＭＯＳ・ＦＥＴＱｎの半導体領域８ａと電気的に接続されている
第１層配線１４ｂは，層間絶縁膜１１ａ〜１１ｄも穿孔された接続孔１６を通じてｎチャネル形のＭＯＳ・ＦＥＴＱｎの半導体領域８ｂおよびｐチャネル形のＭＯＳ・ＦＥＴＱｐの半導体領域１０ａと電気的に接続されている
第１層配線１４ｃは，層間絶縁膜１１ａ〜１１ｄに穿孔された接続孔１６を通じてｐチャネル形のＭＯＳ・ＦＥＴＱｐの半導体領域１０ｂと電気的に接続されている
　
エ　「
層間絶縁膜１１ｄの上面には，層間絶縁膜（第１の絶縁膜）１１ｅ〜１１ｇが下層から順に堆積されており，これにより，ビット線ＢＬおよび第１層配線１４が被覆されている
層間絶縁膜１１ｅ〜１１ｇは，例えば酸化シリコン等からなる
・・・まず，このような半導体基板１に対して，フォトリソグラフィ処理およびドライエッチング処理を施すことにより，図２に示すように，
層間絶縁膜１１ｅ〜１１ｇに第１層配線１４ｂの一部が露出するような接続孔（第１の接続孔）１７ａを穿孔する
・・・続いて，図３に示すように，層間絶縁膜１１ｇの上面および接続孔１７ａ内に導体膜１８をブランケットＣＶＤ法等によって被着する。すなわち，相対的に薄い導体膜をスパッタリング法等によって被着した後，その上に相対的に厚い導体膜をＣＶＤ法等によって被着することで導体膜１８を形成する。この際，接続孔１７ａがその上部まで完全に導体膜１８で埋め込まれるようにする。
この薄い導体膜は，例えば窒化チタンからなり，厚い導体膜は，例えばタングステン等からなる
・・・その後，半導体基板１に対して異方性のドライエッチング処理あるいはＣＭＰ（Chemical Mechanical Polishing ）処理を施すことにより，層間絶縁膜１１ｇ上面の導体膜１８は除去し，
導体膜１８が接続孔１７ａ内のみに残されるようにすることで，図４に示すように，接続孔１７ａ内にプラグ（第１の接続部）１８ａを形成する
このプラグ１８ａは，第１層配線１４に直接接触された状態で電気的に接続されている
・・・次いで，
メモリセル領域における層間絶縁膜１１ｅ〜１１ｇにプラグ１３ａの上面が露出するような接続孔１９をフォトリソグラフィ技術およびドライエッチング技術によって形成した後，接続孔１９内にプラグ（容量素子用導体膜）２０を形成する
　
オ　「次いで，
層間絶縁膜１１ｇの上面，プラグ１８ａの露出面およびプラグ２０の露出面を覆うように，例えば厚さ１００ｎｍ程度の窒化シリコン等からなる絶縁膜（第２の絶縁膜）２１をプラズマＣＶＤ法等によって形成する
・・・次に，図５に示すように，
絶縁膜２１上に，例えば厚さ1.３μｍ程度の酸化シリコン等からなる層間絶縁膜（第３の絶縁膜）１１ｈを
堆積した
層間絶縁膜１１ｈおよび下層の絶縁膜２１に，プラグ２０の上面が露出するような溝２２をフォトリソグラフィ技術およびエッチング技術によって形成する
・・・この溝２２の形成に際しては，酸化シリコン膜と窒化シリコン膜とのエッチング選択比を大きくした状態でのエッチング処理を施す。・・・この時，下層の絶縁膜２１は窒化シリコン等からなるのでエッチングストッパとして機能する。・・・
・・・このような溝２２の形成工程後，半導体基板１上に，例えばｎ型不純物（例えばＰ（リン））をドープした膜厚６０nm程度の低抵抗ポリシリコンからなる導体膜をＣＶＤ法で堆積する。
この低抵抗ポリシリコンからなる導体膜は，情報蓄積用容量素子の蓄積電極材料として使用される
・・・続いて，その低抵抗ポリシリコンからなる導体膜上に，溝２２の深さよりも厚い膜厚（例えば２μｍ程度）の酸化シリコン等からなる絶縁膜をスピン塗布した後，その絶縁膜をエッチバックし，さらに層間絶縁膜１１ｈ上の低抵抗ポリシリコンからなる導体膜をエッチバックすることにより，
溝２２の内側（内壁および底部）に低抵抗ポリシリコンからなる導体膜を残す
・・・その後，周辺回路領域の層間絶縁膜１１ｈを覆うフォトレジスト膜をマスクに
溝２２の内部の絶縁膜と溝２２の隙間の層間絶縁膜１１ｈをウェットエッチングにより除去して情報蓄積用容量素子の蓄積電極（第１の電極）２３ａを形成する
・・・次いで，・・・蓄積電極２３ａの上部に，例えば膜厚２０nm程度の酸化タンタルからなる絶縁膜膜２３ｂをＣＶＤ法で堆積する。
・・・その後，絶縁膜２３ｂの表面上に，例えば膜厚１５０nm程度の窒化チタン等からなる導体膜をＣＶＤ法とスパッタリング法とで堆積した後，その導体膜および絶縁膜２３ｂをフォトリソグラフィ技術およびドライエッチング技術でパターニングする。
・・・これにより，上部電極（第２の電極）２３ｃと，酸化タンタル等からなる絶縁膜２３ｂと，低抵抗ポリシリコンからなる蓄積電極２３ａとで構成される例えばクラウン形の情報蓄積用容量素子Ｃを形成する。このようにして
メモリセル選択用ＭＯＳ・ＦＥＴＱとこれに直列に接続された情報蓄積用容量素子Ｃとで構成されるＤＲＡＭのメモリセルが完成する
　
カ　「次に，
情報蓄積用容量素子Ｃを覆うように，層間絶縁膜１１ｈ上に，例えば膜厚１００nm程度の酸化シリコン等からなる層間絶縁膜（第３の絶縁膜）１１ｉを堆積する
・・・続いて，層間絶縁膜１１ｉ上に，周辺回路領域に接続孔を穿孔するためのフォトレジストパターン２４ａを形成した後，これをマスクとして，ここから露出する層間絶縁膜１１ｉ, １１ｈおよび絶縁膜２１をエッチング除去することにより，プラグ１８ａの上部が露出するような接続孔（第２の接続孔）１７ｂを穿孔する。・・・
・・・このように周辺回路領域に接続孔１７ｂを穿孔した後，図６に示すように，層間絶縁膜１１ｉの上面および接続孔１７ｂ内に導体膜２５をブランケットＣＶＤ法等によって被着する。
・・・その後，半導体基板１に対して異方性のドライエッチング処理を施すことにより，層間絶縁膜１１ｉ上面の導体膜２５を除去し，
接続孔１７ｂ内の導体膜２５が残されるようにすることで，図７に示すように，接続孔１７ｂ内にプラグ（第２の接続部）２５ａを形成する
このプラグ２５ａは，プラグ１８ａに直接接触された状態で電気的に接続されている
・・・次いで，
層間絶縁膜１１ｉ上に，例えば窒化チタンからなる導体膜をスパッタリング法等によって堆積した後，その上に，例えばアルミニウム（Ａｌ）またはＡｌ−Ｓｉ−Ｃｕ合金等のＡｌ合金をスパッタリング法によって堆積し，さらに，その上に，例えば窒化チタン等からなる導体膜をスパッタリング法等によって堆積する
・・・続いて，
その積層導体膜をフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより，図８に示すように，第２層配線２６を形成する
・・・このように本実施の形態１においては，ＤＲＡＭの周辺回路領域において第２層配線２６と第１層配線１４とを電気的に接続する接続孔１７ａ, １７ｂを２回に分けて形成し，かつ，それぞれの接続孔１７ａ, １７ｂの穿孔後に導体膜を埋め込みプラグ１８ａ, ２５ａを形成している。したがって，本実施の形態１においては，
第１層配線１４と第２層配線２６とが，その配線層間において高さ方向に互いに直接接触された状態で積み重ねられた２個のプラグ１８ａ, ２５ａによって互いに電気的に接続される構造となっている
　
キ　図５〜７について
（ア）上記エ及びオを参照すると，図５には，半導体集積回路装置において，
「層間絶縁膜１１ｅ〜１１ｇ」及び「層間絶縁膜１１ｄ」に設けられた「接続孔１９」内の「プラグ（容量素子用導体膜）２０」が，「層間絶縁膜１１ａ〜１１ｃ」に穿孔された「接続孔１２ａ, １２ｂ」内に埋め込まれた「プラグ１３ａ」の上面に直接接触するとともに，情報蓄積用容量素子Ｃの「蓄積電極（第１の電極）２３ａ」が上記「プラグ（容量素子用導体膜）２０」の上面に直接接触し
「情報蓄積用容量素子Ｃ」が，「メモリセル選択用ＭＯＳ・ＦＥＴＱ」の上層に形成されて上記「メモリセル選択用ＭＯＳ・ＦＥＴＱ」に直列に接続されたもの
　
（イ）上記オ及びカを参照すると，図５〜７には，半導体集積回路装置において，
「層間絶縁膜１１ｅ〜１１ｇ」上に形成され，「情報蓄積用容量素子Ｃ」が形成される「層間絶縁膜１１ｈ」と，上記「情報蓄積用容量素子Ｃ」及び上記「層間絶縁膜１１ｈ」を覆う「層間絶縁膜１１ｉ」とを備え
上記「層間絶縁膜１１ｉ」及び上記「層間絶縁膜１１ｈ」に形成された「接続孔１７ｂ」内に，窒化チタン及びタングステンからなる「プラグ（第２の接続部）２５ａ」が形成されたもの
　
（２）引用発明
　以上によれば，引用例１には，次の発明（以下「引用発明」という。）が記載されている。
　
「半導体基板１のメモリセル領域に形成されたメモリセル選択用ＭＯＳ・ＦＥＴＱと，上記メモリセル選択用ＭＯＳ・ＦＥＴＱの上層に形成されて上記メモリセル選択用ＭＯＳ・ＦＥＴＱに直列に接続された情報蓄積用容量素子Ｃと，上記半導体基板１の周辺回路領域に形成されたＭＯＳ・ＦＥＴＱｎ及びＭＯＳ・ＦＥＴＱｐを備えるＤＲＡＭを有する半導体集積回路装置において，
　上記メモリセル選択用ＭＯＳ・ＦＥＴＱと上記ＭＯＳ・ＦＥＴＱｎ及びＭＯＳ・ＦＥＴＱｐとを被覆する酸化シリコンからなる層間絶縁膜１１ａ〜１１ｃに穿孔された接続孔１２ａ, １２ｂに形成され，メモリセル選択用ＭＯＳ・ＦＥＴＱの半導体領域５ａ, ５ｂと電気的に接続された低抵抗ポリシリコンからなるプラグ１３ａ及び１３ｂと，
　上記層間絶縁膜１１ａ〜１１ｃ及び上記層間絶縁膜１１ａ〜１１ｃ上の酸化シリコンからなる層間絶縁膜１１ｄに穿孔された接続孔１６内，並びに上記層間絶縁膜１１ｄ上に形成され，上記ＭＯＳ・ＦＥＴＱｎの半導体領域８ａ及び８ｂ，並びに上記ＭＯＳ・ＦＥＴＱｐの半導体領域１０ａ及び１０ｂに電気的に接続されたチタン膜，窒化チタン膜及びタングステン膜が下層から順に堆積されてなる膜，アルミニウム（Ａｌ）又は銅（Ｃｕ）の単体膜，或いはＡｌからなる導体膜にＳｉやＣｕを導入してなる合金膜からなる第１層配線１４と，
　上記層間絶縁膜１１ａ〜１１ｃ上の酸化シリコンからなる層間絶縁膜１１ｄに穿孔された接続孔１５を通じて上記プラグ１３ｂに電気的に接続されるとともに，上記層間絶縁膜１１ｄ上に形成されるビット線ＢＬと，
　上記ビット線ＢＬを被覆するシリコン酸化膜からなる層間絶縁膜１１ｅ〜１１ｇ上に形成された情報蓄積用容量素子Ｃと，
　上記層間絶縁膜１１ｅ〜１１ｇ及び上記層間絶縁膜１１ｄに設けられた接続孔１９内に形成され，上記プラグ１３ａの上面に接触するとともに，その上面が，上記情報蓄積用容量素子Ｃの蓄積電極（第１の電極）２３ａに接触している，プラグ（容量素子用導体膜）２０と，
　上記層間絶縁膜１１ｅ〜１１ｇに上記第１層配線１４の一部が露出するように穿孔された接続孔（第１の接続孔）１７ａ内に設けられ，上記第１層配線１４に直接接触された状態で電気的に接続されている，窒化チタン及びタングステンからなるプラグ（第１の接続部）１８ａと，
　上記シリコン酸化膜からなる層間絶縁膜１１ｅ〜１１ｇ上に形成され，上記情報蓄積用容量素子Ｃが形成される層間絶縁膜１１ｈと，
　上記情報蓄積用容量素子Ｃ及び上記層間絶縁膜１１ｈを覆う層間絶縁膜１１ｉと，
　上記層間絶縁膜１１ｉ上に形成された窒化チタン及びアルミニウム（Ａｌ）又はＡｌ合金からなる第２層配線２６と，を備え，
　上記ＭＯＳ・ＦＥＴＱｎの半導体領域８ａ及び８ｂにはシリサイド層８ｃが，上記ＭＯＳ・ＦＥＴＱｐの半導体領域１０ａ及び１０ｂにはシリサイド層１０ｃが，それぞれ形成されており，上記ビット線ＢＬの上面及び側面を被覆する窒化シリコンからなる絶縁膜を備え，上記層間絶縁膜１１ｉ及び上記層間絶縁膜１１ｈに形成された接続孔１７ｂ内の，窒化チタン及びタングステンからなるプラグ（第２の接続部）２５ａが，上記プラグ１８ａに直接接触された状態で電気的に接続され，上記第１層配線１４と上記第２層配線２６とが，上記プラグ１８ａと上記プラグ２５ａによって互いに電気的に接続されている，ＤＲＡＭを有する半導体集積回路装置。」
　
（３）引用例２
　本願の出願前に日本国内で頒布され，当審における拒絶の理由で引用された，特開平０９−０９２７９４号公報（以下「引用例２」という。）には，図１〜４，図１２及び図１３とともに次の記載がある。
　
ア　図１３について
「・・・以下，図１３を用いて，
従来のＳＴＣセルを用いたＤＲＡＭの製造方法を説明する
セル部分のＭＯＳトランジスタＴ１および周辺回路部分のＭＯＳトランジスタＴ２を形成し，層間絶縁膜６を形成する
・・・この後，層間絶縁膜１１と形成し，ビット線コンタクト７ｂ，９ｂおよび
ビット線１３を形成する
層間絶縁膜１４を形成後，蓄積電極コンタクトと蓄積電極１８を形成し
　
イ（ア）図１〜４について
「・・・以下，本発明の実施の形態について図面を参照して説明する。図１乃至図５は本発明による第１の実施の形態を示す工程断面図である。例えば，トレンチ分離法により素子分離領域２が形成されているｐ型シリコン（Ｓｉ）基板１を熱酸化して，ゲ−ト酸化膜（ＳｉＯ２）３を形成する。この酸化膜３上に例えばｎ型多結晶シリコン膜４を堆積し，通常のリソグラフィ−法と異方性エッチングによりゲ−ト電極を形成する。次に，例えばリン等の不純物をイオン注入法を用いて基板に添加し，ソ−スまたはドレイン拡散層領域５を形成し，
セル部分のトランスファ−ゲ−トトランジスタＴ１および周辺回路部分のトランジスタＴ２となるＭＯＳトランジスタを形成する
・・・この後，
これらのトランジスタＴ１，Ｔ２上に層間絶縁膜として例えば酸化膜６を堆積し，平坦化を行う
リソグラフィ−法とエッチング技術を用いてセル部分の接続孔７，８，および周辺回路部分の接続孔９，１０を開孔し，例えばチタン（Ｔｉ）とチタンナイトライド（ＴｉＮ）およびタングステン（Ｗ）等の導電性電極材料を堆積する。このＴｉおよびＴｉＮはバリアメタルとして形成される
この後，例えばＣＭＰ等の表面研磨法を用いて，導電性電極材料を研磨除去して酸化膜６を露出し，接続孔７，８，９，１０に導電性電極材料を埋め込み，セル部分のビット線埋め込み電極７ａ，蓄積電極埋め込み電極８ａ，および周辺回路部分のビット線埋め込み電極９ａ，コンタクト埋め込み電極１０ａを形成する（図１）
・・・この後，層間絶縁膜として例えば酸化膜１１を堆積した後，リソグラフィ−法とエッチング技術を用いて，セル部分のビット線接続孔７ｂおよび周辺回路部分のビット線接続孔９ｂを開孔し，ビット線埋め込み電極７ａ，ビット線埋め込み電極９ａを露出する。・・・（図２）
・・・次に，
層間絶縁膜として例えば酸化膜１４を堆積した後，従来と異なり，リソグラフィ−法とエッチング技術を用いてセル部分の蓄積電極接続孔８ｃおよび周辺回路部分の接続孔９ｃを開孔し，さらにリソグラフィ−法とエッチング技術を用いて，セル部分の蓄積電極部用の溝１５および周辺回路部分の配線溝１６を形成する（図３）
・・・この後，
例えばバリアメタルとしてチタン（Ｔｉ）２０ｎｍとチタンナイトライド（ＴｉＮ）６０ｎｍおよびタングステン（Ｗ）４００ｎｍ等の導電性電極材料を堆積し，例えばＣＭＰ等の表面研磨法を用いて，導電性電極材料を研磨除去して酸化膜１４を露出し，接続孔８ｃ，９ｃ，１０ｃ，蓄積電極部用の溝１５および周辺回路部分の配線溝１６に導電性電極材料を埋め込み，蓄積電極１８および周辺回路部分の配線層１９を同時に形成する
　
（イ）図１２について
「・・・なお，上記２つの実施の形態では，層間絶縁膜１４に蓄積電極接続孔８ｃおよび周辺回路部分の接続孔９ｃ，１０ｃを形成した後，続けて蓄積電極部用の溝１５および配線溝１６を形成している（図３）が，第３の実施の形態として，
接続孔８ｃ，９ｃ，１０ｃを形成した後，例えばチタン（Ｔｉ），チタンナイトライド（ＴｉＮ），タングステン（Ｗ）を堆積して導電性電極材料を形成し，例えばＣＭＰ等の表面研磨法を用いて，導電性電極材料を研磨除去して層間絶縁膜１４を露出し，接続孔８ｃ，９ｃ，１０ｃに導電性電極材料を埋め込み，蓄積電極埋め混み電極８ｅおよび周辺回路部分のコンタクト埋め込み電極９ｅ，１０ｅを形成することも可能である（図１２の（ａ））
さらに層間絶縁膜として酸化膜１４ａを堆積した後，リソグラフィ−法とエッチング技術を用いて，セル部分の蓄積電極部用の溝１５および周辺回路部分の配線溝１６を形成して蓄積電極埋め混み電極８ｅおよびコンタクト埋め込み電極９ｅ，１０ｅを露出し，その後は例えば第２の実施の形態と同様に蓄積電極１８と配線１９を同時に形成する（図１２の（ｂ））
　
３　本願発明と引用発明との対比
（１）引用発明の「半導体基板１」，「メモリセル選択用ＭＯＳ・ＦＥＴＱ」，「直列に接続された」，「情報蓄積用容量素子Ｃ」，「ＭＯＳ・ＦＥＴＱｎ及びＭＯＳ・ＦＥＴＱｐ」及び「ＤＲＡＭを有する半導体集積回路装置」は，それぞれ，本願発明の「半導体基板」，「第１のトランジスタ」，「電気接続される」，「容量」，「第２のトランジスタ」及び「半導体記憶装置」に相当する。
　そうすると，引用発明の「半導体基板１のメモリセル領域に形成されたメモリセル選択用ＭＯＳ・ＦＥＴＱと，上記メモリセル選択用ＭＯＳ・ＦＥＴＱの上層に形成されて上記メモリセル選択用ＭＯＳ・ＦＥＴＱに直列に接続された情報蓄積用容量素子Ｃと，上記半導体基板１の周辺回路領域に形成されたＭＯＳ・ＦＥＴＱｎ及びＭＯＳ・ＦＥＴＱｐを備えるＤＲＡＭを有する半導体集積回路装置において」は，本願発明の「半導体基板のメモリセル領域に形成された第１のトランジスタと，前記第１のトランジスタの上層に形成されて前記第１のトランジスタに電気接続される容量と，前記半導体基板の周辺回路領域に形成された第２のトランジスタとを備える半導体記憶装置において」に相当する。
　
（２）本願発明の「前記第１及び第２のトランジスタを覆う第１の層間絶縁膜に形成され」ることと，引用発明の「上記メモリセル選択用ＭＯＳ・ＦＥＴＱと上記ＭＯＳ・ＦＥＴＱｎ及びＭＯＳ・ＦＥＴＱｐとを被覆する酸化シリコンからなる層間絶縁膜１１ａ〜１１ｃに穿孔された接続孔１２ａ, １２ｂに形成され」ることとは，「前記第１及び第２のトランジスタを覆う」「層間絶縁膜に形成され」る点で共通する。
　また，引用発明の「プラグ１３ａ及び１３ｂ」は，本願発明の「第１のセルコンタクト」に相当し，本願発明の「前記第１のトランジスタに電気接続された金属からなる第１のセルコンタクト」と引用発明の「上記メモリセル選択用ＭＯＳ・ＦＥＴＱの半導体領域５ａ, ５ｂと電気的に接続された低抵抗ポリシリコンからなるプラグ１３ａ及び１３ｂ」とは，「前記第１のトランジスタに電気接続された」「第１のセルコンタクト」である点で共通する。
　そうすると，本願発明の「前記第１及び第２のトランジスタを覆う第１の層間絶縁膜に形成され，前記第１のトランジスタに電気接続された金属からなる第１のセルコンタクト」と，引用発明の「上記メモリセル選択用ＭＯＳ・ＦＥＴＱと上記ＭＯＳ・ＦＥＴＱｎ及びＭＯＳ・ＦＥＴＱｐとを被覆する酸化シリコンからなる層間絶縁膜１１ａ〜１１ｃに穿孔された接続孔１２ａ, １２ｂに形成され，メモリセル選択用ＭＯＳ・ＦＥＴＱの半導体領域５ａ, ５ｂと電気的に接続された低抵抗ポリシリコンからなるプラグ１３ａ及び１３ｂ」とは，「前記第１及び第２のトランジスタを覆う」「層間絶縁膜に形成され，前記第１のトランジスタに電気接続された」「第１のセルコンタクト」である点で共通する。
　
（３）本願発明の「前記第２のトランジスタに電気接続された金属からなる第２のセルコンタクト」と，引用発明の「上記ＭＯＳ・ＦＥＴＱｎの半導体領域８ａ及び８ｂ，並びにＭＯＳ・ＦＥＴＱｐの半導体領域１０ａ及び１０ｂに電気的に接続されたチタン膜，窒化チタン膜及びタングステン膜が下層から順に堆積されてなる膜，アルミニウム（Ａｌ）又は銅（Ｃｕ）の単体膜，或いはＡｌからなる導体膜にＳｉやＣｕを導入してなる合金膜からなる第１層配線１４」とは，「前記第２のトランジスタに電気接続された金属からなる」部材である点で共通する。
　そうすると，本願発明の「前記第１の層間絶縁膜に形成され，前記第２のトランジスタに電気接続された金属からなる第２のセルコンタクト」と，引用発明の「上記層間絶縁膜１１ａ〜１１ｃ及び上記層間絶縁膜１１ａ〜１１ｃ上の酸化シリコンからなる層間絶縁膜１１ｄに穿孔された接続孔１６内，並びに上記層間絶縁膜１１ｄ上に形成され，上記ＭＯＳ・ＦＥＴＱｎの半導体領域８ａ及び８ｂ，並びにＭＯＳ・ＦＥＴＱｐの半導体領域１０ａ及び１０ｂに電気的に接続されたチタン膜，窒化チタン膜及びタングステン膜が下層から順に堆積されてなる膜，アルミニウム（Ａｌ）又は銅（Ｃｕ）の単体膜，或いはＡｌからなる導体膜にＳｉやＣｕを導入してなる合金膜からなる第１層配線１４」とは，「前記第１及び第２のトランジスタを覆う」「層間絶縁膜に形成され，前記第２のトランジスタに電気接続された金属からなる」部材である点で共通する。
　
（４）引用発明の「酸化シリコンからなる層間絶縁膜１１ｄ」及び「ビット線ＢＬ」は，それぞれ，本願発明の「第２の層間絶縁膜」及び「ビット線」に相当する。
　また，引用発明において，「層間絶縁膜１１ｄに穿孔された接続孔１５」内の「ビット線ＢＬ」は，「プラグ１３ｂ」に電気的に接続されるから，本願発明の「ビットコンタクト」に相当する。
　なお，このことは，本願発明の「ビットコンタクト」及び「ビット線」について，本願明細書に，「ここで，第１の半導体記憶装置の変形例として，図１１に示すように，前記セルコンタクト９の上端面を覆う第２の層間絶縁膜１０Ａを薄いシリコン酸化膜で形成してもよい。
この場合には，第２の層間絶縁膜１０Ａにセルコンタクト９の上端面を露出する窓３２をあけた上で，その上にビット線１５を形成すれば，ビット線１５とセルコンタクト９を電気接続することが可能であり，ビットコンタクト１２を形成するためのＣＭＰ工程等が不要になり，製造工程の簡略化が可能になる
　そうすると，本願発明の「前記第１の層間絶縁膜上の第２の層間絶縁膜に形成され，前記第１のセルコンタクトに電気接続されたビットコンタクト」及び「前記第２の層間絶縁膜上に形成され，前記ビットコンタクトに接続されるビット線」を備えることと，引用発明の「上記層間絶縁膜１１ａ〜１１ｃ上の酸化シリコンからなる層間絶縁膜１１ｄに穿孔された接続孔１５を通じて上記プラグ１３ｂに電気的に接続されるとともに，上記層間絶縁膜１１ｄ上に形成されるビット線ＢＬ」を備えることとは，「前記第１及び第２のトランジスタを覆う」「層間絶縁膜上の第２の層間絶縁膜に形成され，前記第１のセルコンタクトに電気接続されたビットコンタクト」及び「前記第２の層間絶縁膜上に形成され，前記ビットコンタクトに接続されるビット線」を備える点で共通する。
　
（５）引用発明の「情報蓄積用容量素子Ｃ」は，本願発明の「容量」に相当する。
　また，本願発明の「前記ビット線を覆う第３の層間絶縁膜」と，引用発明の「上記ビット線ＢＬを被覆するシリコン酸化膜からなる層間絶縁膜１１ｅ〜１１ｇ」とは，「前記ビット線を覆う」「層間絶縁膜」である点で共通する。
　そうすると，本願発明の「前記ビット線を覆う第３の層間絶縁膜上に形成された容量」と，引用発明の「上記ビット線ＢＬを被覆するシリコン酸化膜からなる層間絶縁膜１１ｅ〜１１ｇ上に形成された情報蓄積用容量素子Ｃ」とは，「前記ビット線を覆う」「層間絶縁膜上に形成された容量」である点で共通する。
　
（６）引用発明の「プラグ（容量素子用導体膜）２０」は，本願発明の「容量コンタクト」に相当し，また，引用発明における「プラグ（容量素子用導体膜）２０」が「上記プラグ１３ａの上面に接触するとともに，その上面が，上記情報蓄積用容量素子Ｃの蓄積電極（第１の電極）２３ａに接触している」ことは，本願発明における「容量コンタクト」が「前記容量と前記第１のセルコンタクトとを接続する」ことに相当する。
　そうすると，本願発明の「前記第３及び第２の層間絶縁膜を通して設けられ前記容量と前記第１のセルコンタクトとを接続する容量コンタクト」と，引用発明の「上記層間絶縁膜１１ｅ〜１１ｇ及び上記層間絶縁膜１１ｄに設けられた接続孔１９内に形成され，上記プラグ１３ａの上面に接触するとともに，その上面が，上記情報蓄積用容量素子Ｃの蓄積電極（第１の電極）２３ａに接触している，プラグ（容量素子用導体膜）２０」とは，「前記ビット線を覆う」「層間絶縁膜」「及び第２の層間絶縁膜を通して設けられ前記容量と前記第１のセルコンタクトとを接続する容量コンタクト」である点で共通する。
　
（７）本願発明の「前記第３及び第２の層間絶縁膜を通して設けられ」たことと，引用発明の「上記層間絶縁膜１１ｅ〜１１ｇに上記第１層配線１４の一部が露出するように穿孔された接続孔（第１の接続孔）１７ａ内に設けられ」たこととは，「前記ビット線を覆う」「層間絶縁膜」に設けられた点で共通する。
　また，本願発明の「下層メタルコンタクト」と，引用発明の「窒化チタン及びタングステンからなるプラグ（第１の接続部）１８ａ」とは，「メタルコンタクト」である点で共通する。
　そうすると，本願発明の「前記第３及び第２の層間絶縁膜を通して設けられ前記第２のセルコンタクトに接続された下層メタルコンタクト」と，引用発明の「上記層間絶縁膜１１ｅ〜１１ｇに上記第１層配線１４の一部が露出するように穿孔された接続孔（第１の接続孔）１７ａ内に設けられ，上記第１層配線１４に直接接触された状態で電気的に接続されている，窒化チタン及びタングステンからなるプラグ（第１の接続部）１８ａ」とは，「前記ビット線を覆う」「層間絶縁膜」に設けられ「前記第２のトランジスタに電気接続された金属からなる」部材「に接続された」「メタルコンタクト」である点で共通する。
　
（８）引用発明の「層間絶縁膜１１ｈ」は，本願発明の「第４の層間絶縁膜」に相当する。
　そうすると，本願発明の「前記第３の層間絶縁膜上に形成され，前記容量が形成される第４の層間絶縁膜」と，引用発明の「上記シリコン酸化膜からなる層間絶縁膜１１ｅ〜１１ｇ上に形成され，上記情報蓄積用容量素子Ｃが形成される層間絶縁膜１１ｈ」とは，「前記ビット線を覆う」「層間絶縁膜上に形成され，前記容量が形成される第４の層間絶縁膜」である点で共通する。
　
（９）引用発明の「層間絶縁膜１１ｉ」は，本願発明の「第５の層間絶縁膜」に相当するから，引用発明の「上記情報蓄積用容量素子Ｃ及び上記層間絶縁膜１１ｈを覆う層間絶縁膜１１ｉ」は，本願発明の「前記容量及び前記第４の層間絶縁膜を覆う第５の層間絶縁膜」に相当する。
　
（１０）引用発明の「窒化チタン及びアルミニウム（Ａｌ）又はＡｌ合金からなる第２層配線２６」は，本願発明の「メタル配線」に相当するから，引用発明の「上記層間絶縁膜１１ｉ上に形成された窒化チタン及びアルミニウム（Ａｌ）又はＡｌ合金からなる第２層配線２６」は，本願発明の「前記第５の層間絶縁膜上に形成されたメタル配線」に相当する。
　
（１１）引用発明の「上記ＭＯＳ・ＦＥＴＱｎの半導体領域８ａ及び８ｂ」と「上記ＭＯＳ・ＦＥＴＱｐの半導体領域１０ａ及び１０ｂ」は，本願発明の「第２のトランジスタの拡散層」に相当し，引用発明の「シリサイド層８ｃ」及び「シリサイド層１０ｃ」は，本願発明の「シリサイド層」に相当する。
　そうすると，本願発明の「前記第１及び第２のトランジスタの拡散層にはシリサイド層が形成されて」いることと，引用発明の「上記ＭＯＳ・ＦＥＴＱｎの半導体領域８ａ及び８ｂにはシリサイド層８ｃが，上記ＭＯＳ・ＦＥＴＱｐの半導体領域１０ａ及び１０ｂにはシリサイド層１０ｃが，それぞれ形成されて」いることとは，「第２のトランジスタの拡散層にはシリサイド層が形成されて」いる点で共通する。
　
（１２）引用発明は，「ビット線ＢＬ」の上面及び側面を被覆する窒化シリコンからなる絶縁膜を備えており，また，上記「ビット線ＢＬ」が表面に形成される「層間絶縁膜１１ｄ」及び上記「ビット線ＢＬ」を覆う「層間絶縁膜１１ｅ〜１１ｇ」は，いずれも，シリコン酸化膜からなるので，上記「ビット線ＢＬ」の上面及び側面を被覆する絶縁膜は，上記「層間絶縁膜１１ｄ」及び上記「層間絶縁膜１１ｅ〜１１ｇ」とエッチング選択性があることは明らかである。
　そうすると，本願発明の「前記ビット線の表面には前記第２及び第３の層間絶縁膜とエッチング選択性のあるハードマスク膜」を備えることと，引用発明の「上記ビット線ＢＬの上面」「を被覆する窒化シリコンからなる絶縁膜」を備えることは，「前記ビット線の表面には前記第２」の層間絶縁膜及び前記ビット線を覆う「層間絶縁膜とエッチング選択性のあるハードマスク膜」を備える点で共通し，また，本願発明の「前記ビット線の側面には前記第２及び第３の層間絶縁膜とエッチング選択性のあるサイドウォール」を備えることと，引用発明の「上記ビット線ＢＬの」「側面を被覆する窒化シリコンからなる絶縁膜」を備えることは，「前記ビット線の側面には前記第２」の層間絶縁膜及び前記ビット線を覆う「層間絶縁膜とエッチング選択性のあるサイドウォール」を備える点で共通する。
　以上から，本願発明の「前記ビット線の表面には前記第２及び第３の層間絶縁膜とエッチング選択性のあるハードマスク膜を備え，かつ前記ビット線の側面には前記第２及び第３の層間絶縁膜とエッチング選択性のあるサイドウォールを備え」ることと，引用発明の「上記ビット線ＢＬの上面及び側面を被覆する窒化シリコンからなる絶縁膜を備え」ることとは，「前記ビット線の表面には前記第２」の層間絶縁膜及び前記ビット線を覆う「層間絶縁膜とエッチング選択性のあるハードマスク膜を備え，かつ前記ビット線の側面には前記第２」の層間絶縁膜及び前記ビット線を覆う「層間絶縁膜とエッチング選択性のあるサイドウォールを備え」る点で共通する。
　
（１３）引用発明の「上記層間絶縁膜１１ｉ及び上記層間絶縁膜１１ｈに形成された接続孔１７ｂ内の」及び「窒化チタン及びタングステンからなるプラグ（第２の接続部）２５ａ」は，それぞれ，本願発明の「前記第５及び前記第４の層間絶縁膜を通して形成された」及び「上層メタルコンタクト」に相当する。
　また，引用発明の「窒化チタン及びタングステンからなるプラグ（第２の接続部）２５ａが上記プラグ１８ａに直接接触された状態で電気的に接続され，上記第１層配線１４と上記第２層配線２６とが，上記プラグ１８ａと上記プラグ２５ａによって互いに電気的に接続されている」ことから，上記「プラグ２５ａ」により，上記「第２層配線２６」と上記「プラグ１８ａ」とが電気接続されていることは明らかである。
　そうすると，本願発明の「前記第５及び前記第４の層間絶縁膜を通して形成された上層メタルコンタクトにより前記メタル配線と前記下層メタルコンタクトとを電気接続している」ことと，引用発明の「上記層間絶縁膜１１ｉ及び上記層間絶縁膜１１ｈに形成された接続孔１７ｂ内の，窒化チタン及びタングステンからなるプラグ（第２の接続部）２５ａが，上記プラグ１８ａに直接接触された状態で電気的に接続され，上記第１層配線１４と上記第２層配線２６とが，上記プラグ１８ａと上記プラグ２５ａによって互いに電気的に接続されている」こととは，「前記第５及び前記第４の層間絶縁膜を通して形成された上層メタルコンタクトにより前記メタル配線と」，「前記第２のトランジスタに電気接続された金属からなる」部材「に接続された」「メタルコンタクト」とを「電気接続している」点で共通する。
　
（１４）以上から，本願発明と引用発明との一致点及び相違点は，次のとおりとなる。 
ア　一致点
「半導体基板のメモリセル領域に形成された第１のトランジスタと，前記第１のトランジスタの上層に形成されて前記第１のトランジスタに電気接続される容量と，前記半導体基板の周辺回路領域に形成された第２のトランジスタとを備える半導体記憶装置において，
　前記第１及び第２のトランジスタを覆う層間絶縁膜に形成され，前記第１のトランジスタに電気接続された第１のセルコンタクトと，
　前記第１及び第２のトランジスタを覆う層間絶縁膜に形成され，前記第２のトランジスタに電気接続された金属からなる部材と，
　前記第１及び第２のトランジスタを覆う層間絶縁膜上の第２の層間絶縁膜に形成され，前記第１のセルコンタクトに電気接続されたビットコンタクトと，
　前記第２の層間絶縁膜上に形成され，前記ビットコンタクトに接続されるビット線と，
　前記ビット線を覆う層間絶縁膜上に形成された容量と，
　前記ビット線を覆う層間絶縁膜及び第２の層間絶縁膜を通して設けられ前記容量と前記第１のセルコンタクトとを接続する容量コンタクトと，
　前記ビット線を覆う層間絶縁膜に設けられ前記第２のトランジスタに電気接続された金属からなる部材に接続されたメタルコンタクトと，
　前記ビット線を覆う層間絶縁膜上に形成され，前記容量が形成される第４の層間絶縁膜と，
　前記容量及び前記第４の層間絶縁膜を覆う第５の層間絶縁膜と，
　前記第５の層間絶縁膜上に形成されたメタル配線と，を備え，
　前記第２のトランジスタの拡散層にはシリサイド層が形成されており，前記ビット線の表面には前記第２の層間絶縁膜及び前記ビット線を覆う層間絶縁膜とエッチング選択性のあるハードマスク膜を備え，かつ前記ビット線の側面には前記第２の層間絶縁膜及び前記ビット線を覆う層間絶縁膜とエッチング選択性のあるサイドウォールを備え，前記第５及び前記第４の層間絶縁膜を通して形成された上層メタルコンタクトにより前記メタル配線と，前記第２のトランジスタに電気接続された金属からなる部材に接続されたメタルコンタクトとを電気接続している半導体記憶装置。」
　
イ　相違点
・　相違点１
　本願発明では，「第１及び第２のトランジスタ」を覆う層間絶縁膜が，「第１の層間絶縁膜」で構成されているのに対し，引用発明では，「メモリセル選択用ＭＯＳ・ＦＥＴＱ」及び周辺回路領域の「ＭＯＳ・ＦＥＴＱｎ，ＭＯＳ・ＦＥＴＱｐ」を覆う層間絶縁膜が，複数の絶縁膜である「シリコン酸化膜からなる層間絶縁膜１１ａ〜１１ｃ」で構成されている点。
　
・　相違点２
　本願発明では，「第１のトランジスタ」に電気接続された「第１のセルコンタクト」が金属からなるのに対し，引用発明では，「メモリセル選択用ＭＯＳ・ＦＥＴＱ」に電気接続された「プラグ１３ａ，１３ｂ」が低抵抗ポリシリコンからなる点。
　
・　相違点３
　本願発明では，金属からなる「第２のセルコンタクト」が「前記第１の層間絶縁膜に形成され，前記第２のトランジスタに電気接続され」ているのに対し，引用発明では，金属からなる「第１層配線１４」が，「層間絶縁膜１１ａ〜１１ｃ」及び「層間絶縁膜１１ｄ」に穿孔された接続孔１６内，並びに上記「層間絶縁膜１１ｄ」上に形成され，周辺回路領域の「ＭＯＳ・ＦＥＴＱｎ，ＭＯＳ・ＦＥＴＱｐ」に電気的に接続されている点。
　
・　相違点４
　本願発明では，「ビット線」を覆う層間絶縁膜が，「第３の層間絶縁膜」で構成されているのに対し，引用発明では，「ビット線ＢＬ」を覆う層間絶縁膜が，複数の絶縁膜である「シリコン酸化膜からなる層間絶縁膜１１ｅ〜１１ｇ」で構成されている点。
　
・　相違点５
　本願発明では，「下層メタルコンタクト」が「前記第３及び第２の層間絶縁膜を通して設けられ前記第２のセルコンタクトに接続され」ているのに対し，引用発明では，窒化チタン及びタングステンからなる「プラグ１８ａ」が，「層間絶縁膜１１ｅ〜１１ｇ」に穿孔された「接続孔（第１の接続孔）１７ａ」内に設けられ，「第１層配線１４」に直接接触された状態で電気的に接続されている点。
　
・　相違点６
　本願発明では，「前記第１及び第２のトランジスタの拡散層にはシリサイド層が形成されて」いるのに対し，引用発明では，周辺回路領域の「ＭＯＳ・ＦＥＴＱｎ，ＭＯＳ・ＦＥＴＱｐ」の拡散層にシリサイド層が形成されているだけで，「メモリセル選択用ＭＯＳ・ＦＥＴＱ」の拡散層にシリサイド層は形成されていない点。
　
４　相違点についての検討
　はじめに，相違点１及び４についてまとめて検討し，次に，相違点３及び５についてまとめて検討し，以下，相違点２，相違点６の順に検討する。
　
ア　相違点１及び４について
　半導体記憶装置において，メモリセル領域及び周辺回路領域にそれぞれ形成されたトランジスタを覆う層間絶縁膜と，ビット線を覆う層間絶縁膜を，それぞれ，単一の絶縁膜で構成することは，上記２（３）アから，引用例２の段落【０００５】及び【０００６】の記載にみられるように周知の技術であり，また，多層配線構造を有する半導体装置において，ｎ層目配線とｎ＋１層目配線（ｎは自然数）間の層間絶縁膜を単一の膜で構成するか，同一材料からなる複数の膜で構成するかは，当業者が任意に選択し得ることであるから，引用発明において，「シリコン酸化膜からなる層間絶縁膜１１ａ〜１１ｃ」及び「シリコン酸化膜からなる層間絶縁膜１１ｅ〜１１ｇ」をそれぞれシリコン酸化膜からなる単一の絶縁膜で構成することは，当業者が適宜なし得たものである。
　そうすると，引用発明において，相違点１及び４に係る構成とすることは，当業者が適宜なし得たものである。
　
イ　相違点３及び５について
　上記２（３）イから，引用例２の段落【００２０】〜【００２５】及び【００４２】には，半導体記憶装置において，周辺回路領域に形成されたトランジスタを覆う層間絶縁膜である「酸化膜６」に，上記周辺回路領域に形成されたトランジスタに電気接続される，金属からなる「コンタクト埋め込み電極１０ａ」を形成するとともに，上記「酸化膜６」上に形成される「層間絶縁膜１１」及び上記「層間絶縁膜１１」上に形成される「層間絶縁膜１４」に，金属からなる「コンタクト埋め込み電極１０ｅ」を形成し，それによって，上記「コンタクト埋め込み電極１０ｅ」を上記周辺回路領域に形成されたトランジスタに電気接続することが記載されている。
　そして，引用発明において，「プラグ２５ａ」（本願発明の「上層メタルコンタクト」に相当。）を介して「第２層配線２６」（本願発明の「メタル配線」に相当。）に電気接続された，窒化チタン及びタングステンからなる「プラグ１８ａ」を，周辺回路領域の「ＭＯＳ・ＦＥＴＱｎ，ＭＯＳ・ＦＥＴＱｐ」（本願発明の「第２のトランジスタ」に相当。）に電気接続するための構成をどのようにするかは，半導体装置に実装される半導体集積回路の回路構成及び半導体装置の物理構成に応じて，当業者が適宜選択し得ることである。
　そうすると，引用発明において，上記「ＭＯＳ・ＦＥＴＱｎ，ＭＯＳ・ＦＥＴＱｐ」に電気接続される，金属からなる「第１層配線１４」に代えて，上記「ＭＯＳ・ＦＥＴＱｎ，ＭＯＳ・ＦＥＴＱｐ」を覆う層間絶縁膜に，上記「ＭＯＳ・ＦＥＴＱｎ，ＭＯＳ・ＦＥＴＱｐ」に電気接続される，金属からなるコンタクトを形成し，それとともに，「層間絶縁膜１１ｄ」（本願発明の「第２の層間絶縁膜」に相当。）及び「ビット線ＢＬ」（本願発明の「ビット線」に相当。）を覆う層間絶縁膜に，上記「プラグ１８ａ」を形成して，上記「ＭＯＳ・ＦＥＴＱｎ，ＭＯＳ・ＦＥＴＱｐ」に電気接続される，金属からなるコンタクトと接続することは，引用例２に記載された発明を適用することにより，当業者が容易に想到し得たものである。
　以上から，引用発明において，引用例２に記載された発明を適用することにより，相違点３及び５に係る構成とすることは，当業者が容易に想到し得たものである。
　
ウ　相違点２について
　半導体記憶装置において，メモリセル領域及び周辺回路領域にそれぞれ形成されたトランジスタを覆う層間絶縁膜に形成され，上記メモリセル領域に形成されたトランジスタに電気接続されるコンタクトを金属で構成することは，上記２（３）アから，引用例２の段落【０００５】及び【０００６】の記載にみられるように周知の技術である。
　そうすると，引用発明において，「メモリセル選択用ＭＯＳ・ＦＥＴＱ」（本願発明の「第１のトランジスタ」に相当。）に電気接続された「プラグ１３ａ，１３ｂ」（本願発明の「第１のセルコンタクト」に相当。）を金属で構成し，相違点２に係る構成とすることは，当業者が適宜なし得たものである。
　
エ　相違点６について
（ア）周知例について
　本願の出願前に日本国内で頒布され，当審における拒絶の理由で引用された，特開２００１−１２７２７０号公報（以下「周知例」という。）には，図５及び図６とともに次の記載がある。
　
・「更に本発明は，
メモリセル及び周辺回路を有する半導体装置において，メモリセル部及び周辺回路部のトランジスタのソース・ドレイン領域の全面及びゲート表面がシリサイド化されていることを特徴とする半導体装置
　
「続いて，
図５に示すように，全面にシリサイド化のための金属膜をスパッタ法などにより成膜する
・・・次に，熱処理して未反応のＣｏ膜１１を除去する。例えば，５００〜６００℃程度の温度で３０秒間，Ｎ２ガス雰囲気中で熱処理し，硫酸と過酸化水素水との混合液にて未反応のＣｏ膜を除去し，更に窒素ガス雰囲気中で８００℃，１０秒程度の熱処理を行う（いわゆる，サリサイド法）ことで，
図６に示すように，各Ｓ／Ｄ領域（１０）全面及びゲート電極（６）上にコバルトシリサイド（ＣｏＳｉ
２
）１２が形成される
　
・「以上説明したように，本発明によれば，ＤＲＡＭ部のソース・ドレイン領域が高濃度不純物領域とされ，
該領域上全面及びゲート表面をシリサイド化することで良好なオーミックコンタクトの形成が可能となる
　
（イ）半導体記憶装置において，メモリセル領域及び周辺回路領域にそれぞれ形成されたトランジスタのソース及びドレインとなる拡散層にシリサイド層を形成し，良好なオーミックコンタクトを形成することは，上記（ア）に示した，周知例にみられるように周知の技術であり，引用発明において，周辺回路領域の「ＭＯＳ・ＦＥＴＱｎ，ＭＯＳ・ＦＥＴＱｐ」（本願発明の「第２のトランジスタ」に相当。）の拡散層とともに，「メモリセル選択用ＭＯＳ・ＦＥＴＱ」（本願発明の「第１のトランジスタ」に相当。）の拡散層にも，電気接続される導電部材との間に良好なオーミックコンタクトを形成することは，当業者が適宜なし得ることである。
　そうすると，引用発明に，上記周知の技術を適用し，相違点６に係る構成とすることは，当業者が容易に想到し得たものである。
　
オ　本願発明が奏する効果について
（ア）平成２３年２月１５日に提出された意見書（以下，単に「意見書」という。）で請求人が主張するとおり，本願発明が奏する効果について，本願明細書には，次の記載がある。
「以上の工程により図１に示した半導体記憶装置が製造される。このように，第１の実施形態の半導体記憶装置では，セルコンタクト９の上端面を第２の層間絶縁膜１０で覆っているので，メモリセル領域において第２の層間絶縁膜１０上に形成するビット線１５に位置ずれが生じた場合でも目的外のセルコンタクト９との短絡が防止できる。また，ビット線１５にはサイドウォール１６を形成し，当該サイドウォール１６と第２及び第３の層間絶縁膜１０，１７のエッチング選択性を利用して容量コンタクト１９のコンタクト用ホールを形成しているので，容量コンタクト１９に位置ずれが生じた場合でもビット線１５と容量コンタクト１９との短絡が防止できる。これにより，ビット線１５及び容量コンタクト１９の設計上の配置マージンを小さくし，ビット線１５及び容量コンタクト１９の配置密度，すなわち容量２７の配置密度を高めることが可能になり，高集積なＤＲＡＭの製造が実現できる。また，このようなＤＲＡＭ（メモリセル）と周辺回路を一体に有する半導体装置においては，メタル配線３１に対してトランジスタを電気接続するためのコンタクト構造として，下側からセルコンタクト９，下層メタルコンタクト２０，上層メタルコンタクト３０を積層しているため，各コンタクトの深さを低減でき，微細なコンタクトを容易に製造でき，半導体記憶装置の高集積化を図る上で有利になる。」（【００２３】）
　ここで，引用発明についてみると，引用発明において，「メモリセル選択用ＭＯＳ・ＦＥＴＱ」に電気接続された「プラグ１３ａ及び１３ｂ」の上端面は「層間絶縁膜１１ｄ」で覆われているから，メモリセル領域において上記「層間絶縁膜１１ｄ」上に形成する「ビット線ＢＬ」に位置ずれが生じた場合でも目的外の「プラグ１３ａ及び１３ｂ」との短絡が防止できることは明らかである。
　また，引用発明において，上記「ビット線ＢＬ」の上面及び側面は，酸化シリコンからなる「層間絶縁膜１１ｄ」及び「層間絶縁膜１１ｅ〜１１ｇ」とエッチング選択性のある，窒化シリコンからなる絶縁膜で被覆されているから，上記「層間絶縁膜１１ｄ」及び上記「層間絶縁膜１１ｅ〜１１ｇ」に「接続孔１９」を形成する際に，上記「ビット線ＢＬ」の上面及び側面を覆う絶縁膜と上記「層間絶縁膜１１ｄ」及び上記「層間絶縁膜１１ｅ〜１１ｇ」のエッチング選択性を利用して，上記「接続孔１９」を形成することができ，上記「接続孔１９」内に形成される「プラグ（容量素子用導体膜）２０」に位置ずれが生じた場合でも上記「ビット線ＢＬ」との短絡が防止できることは明らかであり，その結果，上記「ビット線ＢＬ」及び上記「プラグ（容量素子用導体膜）２０」の設計上の配置マージンを小さくし，上記「ビット線ＢＬ」及び上記「プラグ（容量素子用導体膜）２０」の配置密度，すなわち「情報蓄積用容量素子Ｃ」の配置密度を高めることが可能になり，高集積なＤＲＡＭの製造が実現できることも明らかである。
　さらに，引用発明は，「第２層配線２６」に対して，周辺回路領域に形成された「ＭＯＳ・ＦＥＴＱｎ及びＭＯＳ・ＦＥＴＱｐ」を電気接続するためのコンタクト構造として，「第１層配線１４」，「プラグ１８ａ」，「プラグ２５ａ」を積層しているため，各コンタクトの深さを低減でき，その結果，微細なコンタクトを容易に製造でき，半導体記憶装置の高集積化を図る上で有利になることは明らかであり，また，引用発明に引用例２に記載された発明を適用して，上記「第１層配線１４」を金属からなるコンタクトとした場合においても，上記の効果を奏することは明らかである。
　そうすると，本願明細書に記載された本願発明の上記効果は，格別のものとはいえない。
　
（イ）請求人は意見書で，本願発明が奏する効果について，「第２の絶縁膜を設けることにより，第１のトランジスタ（の拡散層）からビット線までの距離が長くなり，抵抗が増加して，メモリセルの応答速度が遅くなるというデメリットが危惧されます。しかしながら，本願請求項１に係る発明では，（ｄ）第１のセルコンタクトを金属とすること，及び（ｅ）トランジスタの拡散層にシリサイドを設けていること，により抵抗を下げて，かかるデメリットを補っています。これにより，高集積かつ高性能（高速）な半導体装置を高歩留まりで得ることができます。」とも主張している。
　しかしながら，引用発明において，引用例２の段落【０００５】及び【０００６】の記載にみられるような周知の技術を勘案のうえ，「メモリセル選択用ＭＯＳ・ＦＥＴＱ」に電気接続された「プラグ１３ａ，１３ｂ」を金属で構成した場合に，抵抗が低下されることは，当業者には自明であり，また，引用発明に，周知例にみられるような周知の技術を適用し，「メモリセル選択用ＭＯＳ・ＦＥＴＱ」の拡散層及び周辺回路領域の「ＭＯＳ・ＦＥＴＱｎ，ＭＯＳ・ＦＥＴＱｐ」の拡散層にシリサイド層を形成した場合に，抵抗が低下されることも，当業者には自明である。
　そして，その結果，半導体装置の応答速度を速くできることは，当業者には自明である。
　そうすると，請求人が意見書で主張する本願発明の上記効果は，格別のものとはいえない。
　
（ウ）したがって，意見書における請求人の主張は採用できない。
　
カ　以上のとおり，相違点１〜６に係る構成は，当業者が容易に想到し得たものである。
　したがって，本願発明は，引用発明，引用例２に記載された発明及び周知の技術に基づいて，当業者が容易に発明することができたものである。
　
５　まとめ
　以上のとおり，本願発明は，引用例１に記載された発明（引用発明），引用例２に記載された発明及び周知の技術に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
　
第４　結言
　
　以上のとおりであるから，その余の請求項に係る発明について検討するまでもなく，本願は拒絶をすべきものである。
　
　よって，結論のとおり審決する。