【事件の表示】
　上記当事者間の特許第２９９４５８９号「サイクリック自動通信による電子配線システム」の特許無効審判事件についてされた平成１９年　５月２８日付け審決に対し、知的財産高等裁判所において審決取消の判決（平成１９年（行ケ）第１０２２０号平成２０年　４月２１日判決言渡）があったので、さらに審理のうえ、次のとおり審決する。
【結　論】
　訂正を認める。
　特許第２９９４５８９号の請求項１ないし３に係る発明についての特許を無効とする。
　審判費用は、被請求人の負担とする。
【理　由】
第１．手続の経緯  
　イ．本件特許第２９９４５８９号の請求項１ないし３に係る発明（以下、「本件特許発明」という。）についての出願は、平成８年６月７日に特許出願され、平成１１年１０月２２日に設定登録されたものである。 
　ロ．その後、本件特許発明について、異議の申し立てがなされ、平成１４年２月２８日付けで取消理由が通知され、その指定期間内の平成１４年４月３０日付けで訂正請求がなされ、平成１４年５月２８日付けの異議の決定において、当該訂正が容認された上で、請求項１ないし３に係る特許が維持された。 
　ハ．これに対して、請求人は、平成１８年９月６日に、本件の請求項１ないし３に係る特許について、無効審判を請求した。 
　ニ．被請求人は、平成１８年１１月２４日付けで、訂正請求書を提出して訂正を求めた。
　ホ．平成１９年５月２８日に、「訂正を認める。本件審判の請求は、成り立たない。」との審決がなされた。
　ヘ．これに対し、請求人は、知的財産高等裁判所に審決取消訴訟を提起し（平成１９年（行ケ）第１０２２０号）、平成２０年４月２１日に「特許庁が無効２００６−８０１７７号事件について平成１９年５月２８日にした審決を取り消す。」旨の判決が言い渡された。
　ト．被請求人は、この判決を不服として、最高裁判所に対して上告受理の申立て（平成２０年（行ヒ）第２４８号）をしたが、最高裁判所第二小法廷は、平成２０年１０月２４日、上告審として事件を受理しない旨の決定をした。
　チ．被請求人は、特許庁審判長にあてて、平成２０年１１月４日付けで訂正請求申立書を提出したが、平成２１年２月９日付けで訂正請求申立書に係る手続は却下された。
　
　平成１８年１１月２４日付けの訂正請求書による訂正の内容は、願書に添付した明細書及び図面を訂正請求書に添付した訂正明細書及び図面のとおりに訂正しようとするものである。即ち、特許請求の範囲を下記のとおり訂正することを求めるものである（下線は、訂正箇所を示す。また、後の検討のため、請求項１の記載の段落に、分説ａ〜分説ｇを付与した。）。 
 　 
 「【請求項１】
（分説ａ） 
　１台のＩＣ化された中央装置（１）と１台又は複数台のＩＣ化され
ていてかつ外部から端末装置アドレス符号が設定される
（分説ｂ）  
　上記中央装置（１）は、上記出力データと上記入力データとを読み取り可能に記憶するメモリ（４）と、上記コマンドパケットの送信と上記レスポンスパケットの受信とを、プログラムによる通信制御に基づかないで、回路の駆動で制御するステートマシーンとから成り、  
（分説ｃ）  
　上記メモリ（４）は、ｉ番目のコマンドパケットに組み込まれるｉ番目の出力データをｉ番目対応の出力データ記憶領域に読み取り可能に記憶し、ｉ番目のレスポンスパケットに組み込まれていたｉ番目の入力データをｉ番目対応の入力データ記憶領域に読み取り可能に記憶するメモリであり、  
（分説ｄ）  
　上記ステートマシーンは、ｉ−１番目の端末装置（２）宛のｉ−１番目のコマンドパケットの送信が完了した直後に、又は、ｉ−１番目のコマンドパケットの送信が完了してから、ｉ−１番目のレスポンスパケットの受領期間が経過した直後に、上記メモリ（４）のｉ番目対応の出力データ記憶領域から読み取られたｉ番目の出力データとｉ番目の端末装置アドレス符号とが組み込まれたｉ番目のコマンドパケットをデジタル通信回線（３）経由で送信し、該ｉ番目のコマンドパケットの送信が完了した後に、ｉ番目の入力データの組み込まれたｉ番目のレスポンスパケットをｉ番目の端末装置からデジタル通信回線（３）経由で受信し、該ｉ番目の入力データを上記メモリ（４）のｉ番目対応の入力データ記憶領域に書き込むことを特徴とし、  
（分説ｅ）  
　上記端末装置（２）は、デジタル通信回線（３）経由で受信した上記ｉ番目のコマンドパケットに組み込まれているｉ番目の端末装置アドレス符号が自己の端末装置アドレス符号として設定されているｉ番目の端末装置アドレス符号と一致するときに、上記ｉ番目のコマンドパケットに組み込まれているｉ番目の出力データを出力ポート（２２）でのポート出力データとして出力するとともに、入力ポート（２１）からのポート入力データがｉ番目の入力データとして組み込まれた上記ｉ番目のレスポンスパケットをデジタル通信回線（３）経由で送信することを特徴とし、さらに、  
（分説ｆ）  
　上記メモリ（４）のｉ番目対応の出力データ記憶領域に読み取り可能に記憶されている出力データのビット群の構成と上記出力ポート（２２）から出力されるポート出力データのビット群の構成とが同一形態であり、上記メモリ（４）のｉ番目対応の入力データ記憶領域に読み取り可能に記憶されている入力データのビット群の構成と上記入力ポート（２１）から入力されるポート入力データのビット群の構成とが同一形態であり、  
（分説ｇ）  
　前記メモリ（４）内のデータビット群が、前記複数の端末装置毎にメモリ領域を分割して設定したことを特徴とするサイクリック自動通信方式の電子配線システム。  
【請求項２】 
　上記メモリ（４）のｉ番目対応の出力データ記憶領域からのｉ番目の出力データの読み取り動作と、該ｉ番目対応の出力データ記憶領域へのユーザインターフェースＰＣからのｉ番目の出力データの書き込み動作と、該メモリのｉ番目対応の入力データ記憶領域へのｉ番目の入力データの書き込み動作と、該ｉ番目対応の入力データ記憶領域からのユーザインターフェースＰＣへのｉ番目の入力データ読み取り動作とが、それぞれ、別個独立に実行可能である請求項１に記載のサイクリック自動通信方式の電子配線システム。  
【請求項３】 
　前記端末装置（２）毎に分割されたメモリ領域内のデータビット群は、送受信単位毎のフィールドに設定し、該設定されたフィールド単位で送受信するようにした請求項２に記載のサイクリック自動通信方式の電子配線システム。」  
　
第２．訂正の可否の判断 
　本件特許は、平成１１年１０月２２日に設定登録された後、平成１４年４月３０日付けの訂正請求（以下、「異議時訂正請求」という。）により訂正され、その後、本件無効審判請求の中で、平成１８年１１月２４日付けで訂正請求（以下、「本件訂正請求」という。）されたものである。 
　そこで、本件訂正請求、即ち、異議時訂正請求によって訂正された明細書又は図面に対する本件訂正請求の可否について検討すると、本件訂正請求は、願書に添付された明細書又は図面に記載した事項の範囲内で、「外部から端末装置アドレス符号が設定される」との限定を付加して、請求項１に記載された端末装置を特定するものであるから、本件訂正は、特許請求の範囲の減縮を目的とするものであり、特許法第１３４条の２の第１項ただし書き第１号（請求の範囲の減縮）に掲げる事項を目的とするとともに、同条第５項で準用する同法第１２６条第３項（新規事項）、第４項（拡張、変更）の規定に適合する。 
　よって、本件訂正請求による訂正を認める。 
　なお、請求人が主張する、「前記異議時訂正請求に係る訂正は訂正要件に違反し、異議時訂正請求により訂正された本件発明の特許は無効である」旨の主張については、別途「第６」の項で検討する。
　
第３．本件発明 
　上記「第２　訂正の可否の判断」の項において記載したとおり、本件訂正が認められるから、本件の訂正後の請求項１〜３に係る発明（以下、「本件特許発明１」〜「本件特許発明３」という。）は、平成１８年１１月２４日付けの訂正請求書に添付した訂正明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜３に記載されたとおりのもの（前記「第１　手続の経緯」の（ニ）の項参照 ）と認める。
　
第４．請求人の主張  
　請求人は、本件発明の特許を無効とする、との審決を求め、その理由として、平成１９年４月２４日付けの口頭審理陳述要領書において、本件特許発明１〜３は、甲第１号証〜甲第６号証に記載の周知技術と、甲第４号証〜甲第６号証、甲第８号証、甲第９号証に記載の周知技術とに基いて、及び、甲４号証に記載された発明に甲２号証又は甲８号証に記載された事項を適用して、当業者が容易に発明できたものだから、特許法第２９条第２項の規定により特許を受けることができないものであると主張する。そして口頭審理の調書において、甲第４号証が主引用例であると主張する。これらの主張は、無効審判請求書における無効理由を整理したものであるから、請求の要旨を変更するものではない。 
　また、平成１８年１１月２４日付けの訂正請求（本件訂正請求）による訂正は認められるべきではない旨、主張するとともに、仮に本件訂正が認められるとしても、訂正後の発明は、当業者が容易に発明できたものであると主張する。 
　また、平成１４年４月３０日付けの訂正請求（異議時訂正請求）による訂正は、設定登録時の明細書の特許請求の範囲の請求項１から「端末アドレス設定機能を有する」を削除することを含むものであるところ、その訂正は、特許請求の範囲の減縮でもなく、誤記の訂正でもなく、明りょうでない記載の釈明でもないから、訂正要件に違反し、異議時訂正請求により訂正された本件発明の特許は、無効理由を有する旨、主張する。 
　
第５．被請求人の主張 
　一方、被請求人は、平成１９年４月２４日付け口頭審理陳述要領書において、本件特許発明１〜３は、甲第１〜９号証に記載された発明に基いて当業者が容易に発明できたものではないので、本件特許発明１〜３に無効理由は存在しない旨、主張する。また、平成１８年１１月２４日付けの訂正請求（本件訂正請求）により、訂正要件に係る無効理由は解消された旨、主張する。
　
第６．異議時訂正請求によってなされた訂正に係る無効理由について 
（６−１）請求人は、本件異議時訂正は、構成要件の一部である「端末装置は端末アドレス設定機能を有する」との記載を削除したものであり、特許請求の範囲の減縮を目的とするものではなく、かつ、実質上特許請求の範囲を拡張し、又は変更するものであるというべきであるから、訂正要件を満たさないものであり、これを前提とする本件訂正も違法であり、本件特許は特許法１２３条１項８号に基づいて無効とされるべきである旨主張するので、これらの主張について検討する。
　
（６−２）本件異議時訂正及び本件訂正の内容
　イ．本件特許登録時の請求項１及び２（請求項は全６項であった。）
「【請求項１】
　データの送受信を、プログラムによる通信制御に基づかないで、回路の駆動で制御するステートマシーンと、前記データを蓄積するメモリとを有するＩＣ化された中央装置と、
　該中央装置とデジタル通信回線を介して接続した端末アドレス設定機能を有する複数のＩＣ化された端末装置とからなり、
　前記中央装置のメモリ内のデータビット群の構成と、前記端末装置のＩ／Ｏポートのデータビット群の構成とを同一形態にしたことを特徴とするサイクリック自動通信による電子配線システム。
【請求項２】
　前記メモリ内のデータビット群は、前記複数の端末装置毎にメモリ領域を分割して設定したことを特徴とする請求項１に記載のサイクリック自動通信による電子配線システム」。
　
　ロ．本件異議時訂正後の請求項１の記載
　「１台のＩＣ化された中央装置（１）と１台又は複数台のＩＣ化された端末装置（２）とがデジタル通信回線（３）を介して、相互接続されて構成され、上記中央装置１ から上記端末装置２ 宛に、出力データの組み込まれたコマンドパケットを一斉にサイクリックに自動的に送信し、１台又は複数台の端末装置（２）の中から順次に択一的に選択される１台づつの上記端末装置（２）から上記中央装置（１）宛に、入力データの組み込まれたレスポンスパケットを逐次にサイクリックに自動的に送信するサイクリック自動通信方式の電子配線システムであって、
　上記中央装置（１）は、上記出力データと上記入力データとを読み取り可能に記憶するメモリ（４）と、上記コマンドパケットの送信と上記レスポンスパケットの受信とをプログラムによる通信制御に基づかないで回路の駆動で制御するステートマシーンとから成り、
　上記メモリ（４） はｉ番目のコマンドパケットに組み込まれるｉ番目の出力データをｉ番目対応の出力データ記憶領域に読み取り可能に記憶し、ｉ番目のレスポンスパケットに組み込まれていたｉ番目の入力データをｉ番目対応の入力データ記憶領域に読み取り可能に記憶するメモリであり、
　上記ステートマシーンは、ｉ−１番目の端末装置（２）宛のｉ−１番目のコマンドパケットの送信が完了した直後に、又は、ｉ−１番目のコマンドパケットの送信が完了してから、ｉ−１番目のレスポンスパケットの受領期間が経過した直後に、上記メモリ（４）のｉ番目対応の出力データ記憶領域から読み取られたｉ番目の出力データとｉ番目の端末装置アドレス符号とが組み込まれたｉ番目のコマンドパケットをデジタル通信回線（３）経由で送信し、該ｉ番目のコマンドパケットの送信が完了した後に、ｉ番目の入力データの組み込まれたｉ番目のレスポンスパケットをｉ番目の端末装置からデジタル通信回線（３）経由で受信し、該ｉ番目の入力データを上記メモリ（４）のｉ番目対応の入力データ記憶領域に書き込むことを特徴とし、
　上記端末装置（２）は、デジタル通信回線（３）経由で受信した上記ｉ番目のコマンドパケットに組み込まれているｉ番目の端末装置アドレス符号が自己の端末装置アドレス符号として設定されているｉ番目の端末装置アドレス符号と一致するときに、上記ｉ番目のコマンドパケットに組み込まれているｉ番目の出力データを出力ポート（２２）でのポート出力データとして出力するとともに、入力ポート（２１）からのポート入力データがｉ番目の入力データとして組み込まれた上記ｉ番目のレスポンスパケットをデジタル通信回線（３）経由で送信することを特徴とし、さらに、
　上記メモリ（４）のｉ番目対応の出力データ記憶領域に読み取り可能に記憶されている出力データのビット群の構成と上記出力ポート（２２）から出力されるポート出力データのビット群の構成とが同一形態であり、上記メモリ（４）のｉ番目対応の入力データ記憶領域に読み取り可能に記憶されている入力データのビット群の構成と上記入力ポート（２１）から入力されるポート入力データのビット群の構成とが同一形態であり、
　前記メモリ（４）内のデータビット群が、前記複数の端末装置毎にメモリ領域を分割して設定したことを特徴とするサイクリック自動通信方式の電子配線システム」。
　
　ハ．本件特許登録時における請求項１の「端末アドレス設定機能を有する…端末装置」との記載それ自体についてみると、端末装置のアドレスに関して、アドレス自体の保有とその設定の双方について規定したものとみえなくもない。そこで、登録時の明細書の記載についてみると、請求項１の「端末装置」に関して以下の記載がある。
　「【００３６】Ｎ個の端末装置２は、全て同一の構成を持つが、それぞれ、アドレス１〜Ｎが付与されており、このアドレスにより識別される。…
【００７５】また、端末装置２の外部には端末アドレス設定装置が設けられておりこれによりユーザが端末装置２の自己アドレスを設定するようになっている。設定された自己アドレスは、送信回路２４とアドレス照合回路２５とに供給される」。
　以上の記載によれば、上記請求項１の「端末アドレス設定機能を有する…端末装置」とは、端末装置自体が自己のアドレスを保有する構成を備えていることを要件として規定したものと解するのが相当というべきである。
　次に、本件異議時訂正後の請求項１についてみると、前記のとおり、このうち端末装置に関する記載は「１台又は複数台のＩＣ化された端末装置」との記載及び、「上記端末装置は、…自己の端末装置アドレス符号として設定されている…端末装置アドレス符号と一致するときに、…」との部分である。前者の記載においては、端末装置が「１台又は複数台」であることが明確にされており、後者の記載においては、端末装置自体が自己のアドレスを保有しているとの要件が明確にされている。そうすると、本件異議時訂正における端末装置に関する請求項１の記載は、端末装置が１台又は複数台であり、端末装置自体が自己のアドレスを保有していることを明確にするとともに、入出力データの送受信に関する限定を付加したものであり、結局、本件異議時訂正は、明りょうでない記載の釈明及び特許請求の範囲の減縮を目的とするものであって、実質上特許請求の範囲を拡張又は変更するものでないことは明らかである。
　そして、本件訂正は、端末装置について「外部から端末装置アドレス符号が設定される」を付加するものであるところ、この訂正は、端末装置のアドレス設定機能について、当該端末装置以外の外部に存在するものに限定したものであるから、本件異議時訂正後の特許請求の範囲の減縮を目的とするものであることは明らかであり、実質上特許請求の範囲を拡張又は変更するものでもない。
　したがって、本件特許は特許法１２３条１項８号に基づいて無効とされるものではない。
　
第７．甲第１号証〜甲第９号証  
（７−１）甲第１号証（特開昭６０−１７２８５９号公報） 
　甲第１号証には、時分割多重伝送方式に関するものであって、添付図面とともに、以下等が記載されている。
　イ．「１）親局側に時分割多重伝送回路を設け、該時分割多重伝送回路により、前記親局の主中央処理装置から受信した送信用データに対して予め選択指定を受けたフォーマットに適合する送信データを作成し、該送信データを子局としての複数の端末に共通の伝送路を介して時分割多重伝送により送信し、その後の前記端末を受信モードから送信モードに切替えるための一定の休止期間後に前記端末から受信データの受信を行ない、次いで該受信データのフォーマットのチェックを行った後に、前記主中央処理装置にデータ受信の終了を通知し、かつ前記受信データのフォーマットが正しいと判断した時には前記受信データの総てまたは必要なデータのみを前記主中央処理装置へ返送し、前記受信データのフォーマットが不良と判断した時には、該不良の原因別にあらかじめ分類したコード化信号を前記主中央処理装置へ返送することを特徴とする時分割多重伝送方式。」（第１頁左下欄〜右下欄、２．特許請求の範囲）、 
　ロ．「第１図は本発明を適用した伝送システムの概略構成例である。ここで、メインＣＰＵ1と時分割多重伝送用大規模集積回路（ＬＳＩ）２とは、データバス３または入出力装置（Ｉ/Ｏ)を介して結合されており、メインＣＰＵ1とＬＳＩ2間では一般的に高速でデータの交信をするので８ビットなどの複数ビット構成のパラレルでデータが授受される。これらの構成要素１〜３により親局４が構成され、ＬＳＩ2に接続した２線式伝送路５に複数ｎ個の端末 6-1〜6-nが並列に連結されている。 
 　第２図はメインＣＰＵ1と伝送用ＬＳＩ2とをＩ/Ｏ12を介して接続した一例を示す。ここで、メインＣＰＵ1は例えばインテル社製の8085、Ｉ/Ｏ12としては例えばインテル社製の8255のＩＣ(集積回路)を使用するものとする。また、多重伝送用ＬＳＩ2は、２線式伝送路を２組5-1〜5-4まで制御できる機能を有しているが、これは必要によって伝送路を増設できるようにするためのものである。この多重伝送用ＬＳＩ2は伝送用マイコン21と、このマイコンと接続する２個の伝送回路22および23とから形成され、各伝送回路22および23には電源ライン24と対応の伝送路5-1〜5-4の１組が接続している。伝送用マイコン２１としては例えば2ＫバイトのＲＯＭ（リードオンリメモリ）と28ピンの端子を有するＭＢ8842のＩＣを用いる。メインＣＰＵ1のＩ/Ｏ12はこのような多重伝送用ＬＳＩ２を介して端末6-1〜6-nへ交信用データを送信し、その端末から受信データなどのデータの受信を行う。このＩ/Ｏ12と伝送用マイコン21間のデータの授受のタイミングを第３図および第４図に示したが、このデータの授受方式はいわゆるパラレルデータのハンドシェイク交信として一般的に周知であり、しかも本発明の本質を成すものでないので、その詳細な説明は省略する。」（第３頁左下欄１６行〜第４頁左上欄９行）。
　
（７−２）甲第２号証（特開昭５６−１６９４９４号公報）
　甲第２号証には、時分割多重伝送装置に関するものであって、添付図面とともに、以下が記載されている。  
　イ．「（１）１台の主操作機に信号線を介し多数の端末器を接続し、主操作機から各端末器に対しその信号送信の開始を示すスタート信号と、被呼出し端末器を指定するアドレス信号と、その被呼出し端末器における制御内容を示す制御信号と、その被呼出し端末器からの監視信号の返送期間を示す監視信号返信要求信号とを順次サイクリックに送出するようにした時分割多重伝送装置において、多桁データ返信用の端末器に所定のアドレス範囲で設定アドレスをスキャンするアドレススキャン回路を設けてこのアドレススキャン回路出力を端末器論理部のアドレス設定入力端に入力し、スタート信号に続く新たなアドレス信号が入力させる毎に上記アドレススキャン回路を起動するとともにアドレス一致の判別時にアドレススキャン回路のスキャン動作を停止し、スキャン動作停止時のアドレススキャン回路出力データにより端末器論理部の監視入力端に入力する入力データの桁指定を行うようにして成ることを特徴とする時分割多重伝送装置。」（第１頁左下欄〜右下欄、２．特許請求の範囲）  
　ロ．「第１図は本発明を適用すべき時分割多重伝送装置の基本構成例を示すものであつて、１台の主操作機（１）に接続された専用２線のような信号線（２）に多数の端末器（３）に対するデータ送信の開始を示すスタート信号と、ある特定の端末器（３）を呼出すためのアドレス信号と、その被呼出し端末器（３）における制御内容を示す制御信号と、その被呼出し端末器（３）からの監視信号の返送期間を示す監視信号返信要求信号とが、第３図の０、１、２、３、 …Ｘ… の各アドレスに示すように送出され、これを各端末器（３）…が受信して自己の呼出しか否かを判別することになる。そして被呼出し端末器（３）からは第２図（ｂ）に示すように、上記監視信号返信要求信号の期間に例えば電流モードの信号として監視信号が主操作機（１）に向け送出されることになる。 
　第４図は上述の端末器（３）の回路構成例を示すものであつて、信号線（２）により例えばベースバンド伝送方式により伝送されて来た第２図（ａ）のような信号は、結合回路（１１）により取り出されてロジックレベルの信号に変換され、ＬＳＩにより形成された端末器論理部（５）に入力される。端末器論理部（５）は、図示のように信号処理論理部（６）、制御信号判別部（７）、アドレス判別部（８）、監視入力返送部（９）により構成され、受信信号は信号処理論理部（６）で処理されて制御信号判別部（７）にアドレス信号及び制御信号のデータが入力されるものであり、アドレス判別部（８）は制御信号判別部（５）のアドレスデータと、アドレス設定器（１０）により設定された設定アドレスとを比較し、両者が一致したときアドレス一致信号を第２図（ｃ）のように出力することになる。またこのアドレス一致信号が生じたとき、既に監視信号返信要求信号と同期して信号処理論理部（６）から第２図（ｄ）のように制御出力タイミングパルスが生じているため、これにより制御信号判別部（７）の制御出力による負荷の制御が行なわれ、さらにアドレス一致信号が生じているとき、監視入力返送部（９）に入力された監視入力をＰ／Ｓ変換して結合回路（１１）から第２図（ｂ）のような監視信号として返送されることになる。 
 　上述のような時分割多重伝送装置にあつては、端末器（３）から主操作機（２）に返送できる監視信号のビット数に制限があり、通常のシステムにおいては最大５ビット程度である。従つて１個所で多量の連続情報（多桁データ）を収集するような場合にあつては、制御信号により桁指定を行ない、その端末器（３）を何回か呼びだすことによつて全てのデータを主操作機（１）で収集するようにしていた。即ち例えば第３図中のアドレス「Ｘ」の端末器（３）において、Ａ、Ｂ、Ｃ、Ｄ桁のデータを収集するような場合、サイクリックなアドレススキャンにおける第１周目でＡ桁の桁指定を制御信号により行つてＡ桁のデータを収集し、以下同様に２周目にＢ桁、３周目にＣ桁というようにデータの収集を行つていくものである。従つてこのような方式にあっては、一連の連続情報、即ち全桁のデータを主操作機（１）で収集完了するには、第３図のサイクリック径路を何周かする必要があり、全桁のデータの収集を完了するのにかなりの時間を要するという問題がある他、一の端末器からのデータが部分的かつ断続的にしか送信されてこないため、主操作機（１）における受信信号の処理が複雑化し、回路構成等が煩雑なものになるという問題があつた。」（第１頁右下欄１５行〜第２頁左下欄１６行）。  
　
　上記甲第２号証の摘記事項、添付図面を考慮すると、上記甲第２号証には以下の発明（以下、「甲２発明」という。）が記載されていると認められる。  
 「主操作機から端末器宛てに、アドレス信号と制御信号の組み込まれた送信信号を送信し、そのアドレスが一致しているときに、その端末器から主操作機宛てに、監視信号の組み込まれた受信信号を送信することを、複数台の端末器に対し順次にサイクリックに行う通信方式。」  
　
（７−３）甲第３号証（特開平４−５７４２２号公報）  
　甲第３号証には、時分割多重伝送システムに関するものであって、添付図面とともに、以下が記載されている。  
 「第３図は従来の一般的な時分割多重伝送システムの概略構成図である。このシステムでは、１台の中央監視制御装置Ａと複数の端末器Ｂ１，Ｂ２，・・・，ＢＮとが同軸ケーブルやツイスト・ペア線のような２線の伝送線Ｌを介して接続されている。第４図（ａ）、（ｂ）は、中央監視制御装置Ａから伝送線Ｌに送出される時分割多重伝送信号と、端末器Ｂ１，Ｂ２，・・・，ＢＮから伝送線Ｌを介して中央監視制御装置Ａに返信される返信信号の波形をそれぞれ示している。時分割多重伝送信号は、その１フレームＦＲに、信号伝送の開始を示すスタートパルスＳＴと、交信すべき端末器Ｂｉ（ｉ＝１，２，・・・、Ｎ）を指定するためのアドレスパルスＡＤと、端末器Ｂｉの動作を制御するための制御パルスＤＴと、端末器Ｂｉから返信信号を受信するための返信待機パルスＲＴとを少なくとも含んでいる。アドレスパルスＡＤや制御パルスＤＴは、例えば長電圧パルスが“１”、短電圧パルスが“０”を意味する複数ビットのシリアル信号よりなる。返信待機パルスＲＴでは、例えば中央監視制御装置Ａの側で伝送線Ｌの線間に電圧を印加し、端末器Ｂｉの側で伝送線Ｌの線間を抵抗を介して短絡することにより、例えば長電流パルスが“１”、短電流パルスが“０”を意味する複数ビットのシリアル信号を中央監視制御装置Ａに返信する。アドレスパルスＡＤや制御パルスＤＴは、低インピーダンスの電圧信号として中央監視制御装置Ａから送出され、各端末器Ｂｉでは、伝送線Ｌの線間に整流器と平滑コンデンサを接続し、動作電源を得ている。中央監視制御装置Ａから送出される時分割多重伝送信号に含まれるアドレスパルスＡＤは、各端末器Ｂｉを例えばサイクリックにポーリングするように変化しており、アドレスが一致した１つの端末器Ｂｉのみが制御動作と返信動作を行うものである。端末器Ｂ１は伝送線りからスタートパルスＳＴが受信されると、それに続くアドレスパルスＡＤを受信し、自己のアドレスと照合する。アドレスが一致しなければ、次のスタートパルスＳＴが受信されるのを待つ。アドレスパルスＡＤが自己のアドレスと一致すれば、それに続く制御パルスＤＴを受信し、この制御パルスＤＴに応して、制御動作を行う。また、制御パルスＤＴに続く返信待機パルスＲＴで第４図（ｂ）に示すような返信信号（監視パルス）を送出する。」（第１頁右下欄７行〜第２頁右上欄１０行）。 　 　
　上記甲第３号証の摘記事項、添付図面を考慮すると、上記甲第３号証には以下の発明（以下、「甲３発明」という。）が記載されていると認められる。  
 「１台の中央監視制御装置と複数の端末器を伝送線で接続し、中央監視制御装置から端末器宛てに、アドレスパルス、制御パルスと返信待機パルスの組み込まれた伝送信号を送信し、そのアドレスが一致しているときに、その端末器から中央監視制御装置宛てに、監視パルスの組み込まれた返信信号を送信するポーリングを、複数台の端末器に対し順次にサイクリックに行う通信方式。」  
　
（７−４）甲第４号証（特開平６−２９２２７５号公報）  
　甲第４号証には、信号入力装置及び信号通信装置に関するものであって、添付図面とともに、以下が記載されている。 
　イ．「【０００１】 
 【産業上の利用分野】本発明は、信号入力装置および信号通信装置に係わり、更に詳しくは、工作機械や産業機械と数値制御装置とを接続する装置として有用な信号入力装置および信号通信装置に係わる。」（第２頁２欄）、  
　ロ．「【０００８】次に、動作について説明する。操作ボード２０に取り付けられた電源ＯＮスイッチ（図示せず）を押すと、ＡＶＲ１１がＯＮし、ＣＰＵ１０１はブーツＲＯＭ１０１３を経て、予めシステムメモリ１０３やＰＬＣメモリ１０２に書き込まれているコントロールプログラムを順に１命令ずつ実行して、処理を進める。 
 【０００９】前記コントロールプログラムには、機械４０に対する入出力処理を行う機械制御プログラムや、補間処理を行う補間プログラムや、前記処理に必要なデータを計算する加工プログラムの解読処理や演算処理などを行う演算プログラムや、操作ボード２０の表示画面２０１に設定表示されたデータなどの処理を行う設定表示プログラム等がある。これらを総称して、ＣＮＣプログラムと云う。・・・（中略）・・・ 
 【００１０】ＯＳの管理の下、ユーザＰＬＣプログラムは、接点入力４０２の情報を機械入出力Ｉ／Ｆ１０７を介して受け取る。また、ＣＮＣプログラムの機械制御プログラムから情報を受け取る。また、設定表示プログラムから操作ボード２０のメカニカルスイッチ情報を受け取る。そして、受け取った情報とラダー図とに従って、ビット演算を行う。そして、機械入出力Ｉ／Ｆ１０７を介して、接点出力４０３に出力する。また、操作ボード２０のランプ２０７の表示情報を、設定表示プログラムに渡す。・・・（中略）・・・ 
 【００１２】設定表示プログラムは、操作ボード２０との間のインタフェースを受け持ち、操作ボード２０内のＮＣ操作ボードの各種キー情報や機械操作ボード２０５のメカニカルスイッチ情報を、操作ボードＩ／Ｆ１０４より受け取る。そして、受け取った情報に基づいて処理を行う。また、操作ボードＩ／Ｆ１０４を通じて、機械操作ボード２０５内のランプ２０７への出力処理を行う。更に、表示画面２０１への表示情報の作成と送信を行う。なお、操作ボードＩ／Ｆ１０４にグラフィックコントローラやＣＲＴコントローラを有している場合は、表示情報をビデオ信号で表示画面２０１に出力する。一方、これらのコントローラを有しない場合は、機械操作ボード２０５のランプへの出力信号と同様に、シリアル通信線を通じて、操作ボード２０に送信する。シリアル通信線で送信する場合は、通信のためのＣＰＵを操作ボード２０に設けるのが一般的である。」（第３頁４欄〜第４頁５欄）、 
　ハ．「【００２３】また、機械入出力Ｉ／Ｆリモートは、ＣＰＵを設けるため、ハードウエアが高価で複雑になる問題点があった。さらに、機械入出力Ｉ／Ｆリモートが複数の場合には、数値制御装置本体のＣＰＵのソフトウエアと機械入出力Ｉ／ＦリモートのＣＰＵのソフトウエアとが、非常に複雑になる問題点があった。 
 【００２４】また、数値制御装置とシリアル通信線を通じて通信を行なう操作ボードは、ＣＰＵを設けるため、ハードウエアが高価で複雑になる問題点があった。さらに、数値制御装置本体のＣＰＵのソフトウエアが複雑になる問題点があった。 
 ・・・（中略）・・・ 
 【００２６】本発明は、上記問題点を解消するためになされたもので、第１に、複雑なソフトウエアを必要としない信号入力回路を提供する。第２に、複雑なソフトウエアを必要とせずにサンプリング周期を自動調整できる信号入力回路を提供する。第３に、ＣＰＵを必要とせずに機械入出力Ｉ／Ｆリモートとして使用できる信号入力回路を提供する。第４に、数値制御装置と操作ボードがシリアル通信線を通じて通信を行なうことを、ＣＰＵを必要とせずに可能にする信号入力回路を提供する。」（第５頁７欄）、 
　ニ．「【００３４】上記第３の信号入力装置は、前記第１の記憶回路と前記一致検出回路とからなるデジタルフィルタを複数備えており、それらデジタルフィルタで複数の入力信号の真正出力を得る。そして、それら複数の真正出力をシリアルインタフェースでシリアル信号に変換し、シリアル通信線に送出する。そこで、機械入出力Ｉ／Ｆリモートとして使用できるが、ＣＰＵを必要としないので、ハードウエアが安価で簡単になる。また、ソフトウエアが簡単になる。」（第６頁９欄）
　ホ．「【００６７】実施例４．図１２は、本発明の実施例４に係る機械入出力Ｉ／Ｆホスト１０７と機械入出力Ｉ／Ｆリモート４０４の接続図である。なお、実施例４に関係しない部分は図示を省略している。１台の機械入出力Ｉ／Ｆホスト１０７に、８台の機械入出力Ｉ／Ｆリモート４０４が接続されている。４０２ＢはＡ／Ｄ変換器、４０３ＡはＤ／Ａ変換器である。 
 【００６８】図１３は、機械入出力Ｉ／Ｆリモート４０４の詳細図である。１１００は、機械入出力Ｉ／ＦリモートＩＣであり、機械入出力Ｉ／Ｆリモート４０４の主要機能をＩＣ化したものである。１０９５は、双方向シリアルＩ／Ｆであり、機械入出力Ｉ／Ｆホスト１０７と接続され、シリアルデータの送受信を行う。 
 【００６９】１１０３は、マルチプレクサである。１０９３は、Ｐ／Ｓ変換回路であり、パラレル／シリアル変換回路、ＦＬＡＧや相手側局番やＣＲＣの挿入回路、データとクロックを混合する回路などからなるＨＤＬＣ送信用の回路ブロックである。１０９９Ａはシリアルデータの先頭を示すＦＬＡＧ、１０９９Ｂは機械入出力Ｉ／Ｆリモート４０４の＃１〜＃８に対応する局番、１０９９Ｃは通信時にエラーが発生したかどうか判別するためのＣＲＣである。 
 【００７０】１０９４は、Ｓ／Ｐ変換回路であり、シリアル／パラレル変換回路、ＦＬＡＧ識別回路、局番識別回路、ＣＲＣエラー判別回路などからなるＨＤＬＣ受信用の回路ブロックである。１０９７は、前記Ｓ／Ｐ変換回路１０９４で８ｂｉｔのパラレルデータに変換されたデータを、８つのラッチ回路１０７７に、次々と送るためのシフトレジスタである。１０９８は、実施例３と同様のコマンドレジスタである。１０９６は、クロックとデータの混合した受信シリアルデータよりクロック部分を分離するクロック分離回路である。機械入出力Ｉ／ＦリモートＩＣ１１００では、この分離したクロックを使用する。１０８７Ｂは、実施例３と同様のサンプリングクロック＆シーケンス回路である。 
 【００７１】図１４は、機械入出力Ｉ／Ｆホスト１０７の詳細図である。１１１０は、機械入出力Ｉ／ＦホストＩＣであり、機械入出力Ｉ／Ｆホスト１０７の主要機能をＩＣ化したものである。１０９５は、双方向シリアルＩ／Ｆであり、機械入出力Ｉ／Ｆリモート４０４と接続され、シリアルデータの送受信を行う。 
 【００７２】１０９３は、Ｐ／Ｓ変換回路であり、パラレル／シリアル変換回路、ＦＬＡＧや相手側局番やＣＲＣの挿入回路、データとクロックを混合する回路などからなるＨＤＬＣ送信用の回路ブロックである。１０９９Ａはシリアルデータの先頭を示すＦＬＡＧ、１０９９Ｂは機械入出力Ｉ／Ｆリモート４０４の＃１〜＃８に対応する局番、１０９９Ｃは通信時にエラーが発生したかどうか判別するためのＣＲＣである。 
 【００７３】１１０１は、送信用レジスタファイルであり、図１２の８個の機械入出力Ｉ／Ｆリモート４０４に対応して、８個ある。各々の送信用レジスタファイル１１０１には、図１３の機械入出力Ｉ／ＦリモートＩＣ１１００の８個のラッチ回路１０７７Ａおよびコマンドレジスタ１０９８に対応して、８個のラッチ回路１０７７およびコマンドレジスタ１１０２がある。また、８個のラッチ回路１０７７およびコマンドレジスタ１１０２のいずれかを選択するためのマルチプレクサ１１１１を有している。１１０３は、８個の送信用レジスタファイル１１０１のいずれかを選択するためのマルチプレクサである。 
 【００７４】１１０４は、受信用レジスタファイルであり、図１２の８個の機械入出力Ｉ／Ｆリモート４０４に対応して、８個ある。各々の受信用レジスタファイル１１０４には、図１３の機械入出力Ｉ／ＦリモートＩＣ１１００の８個のラッチ回路１０７７に対応して、８個のラッチ回路１０７７がある。 
 【００７５】１０９４Ａは、Ｓ／Ｐ変換回路であり、シリアル／パラレル変換回路、ＦＬＡＧ識別回路、局番識別回路、ＣＲＣエラー判別回路などからなるＨＤＬＣ受信用の回路ブロックである。１０９７は、前記Ｓ／Ｐ変換回路１０９４Ａで８ｂｉｔのパラレルデータに変換されたデータを、８つのラッチ回路１０７７に、次々と送るためのシフトレジスタである。１０８６Ａは、前記送信用レジスタファイル１１０１および前記受信用レジスタファイル１１０４のラッチ回路１０７７のいずれか１つを有効にし、他をハイインピーダンスにするデコーダ回路であり、ＣＰＵ１０１で制御される。 
 【００７６】図１５は、機械入出力Ｉ／ＦホストＩＣ１１１０のアドレスマップである。図１６、図１７は、通常モードでの送信データとコマンドモードでの送信データを表すタイムチャートである。図１８は、受信データを表すタイムチャートである。図１９は、送受信のデータの一例を表すタイムチャートである。 
 【００７７】次に、数値制御装置１から機械入出力Ｉ／Ｆリモート４０４への出力動作について説明する。数値制御装置１のＣＰＵ１０１は、図１５のアドレスマップに従い、機械入出力Ｉ／Ｆリモート＃１の接点出力＃１〜＃８から＃７１〜＃７８までの６４点の接点出力に出力したいデータを、＄８〜Ｆ番地にライトする。また、機械入出力リモート＃２の接点出力＃１〜＃８から＃７１〜＃７８までの６４点の接点出力に出力したいデータを、＄１８〜１Ｆ番地にライトする。以下同様に、機械入出力リモートの接点出力に出力したいデータを、該当する番地にライトする。すると、これらのデータは、図１４の送信用レジスタファイル１１０１のラッチ回路１０７７に書き込まれる。 
 【００７８】送信用レジスタファイル１１０１のラッチ回路１０７７に書き込まれた６４点×８接点出力のデータ（６４Ｂｙｔｅ分）は、図１６の送信データ（通常モード）のタイムチャートに従って送信される。すなわち、機械入出力Ｉ／ＦホストＩＣ１１１０内部の制御回路（図示せず）に従い、リフレッシュ周期中に、マルチプレクサ１１０３は、送信用レジスタファイル＃１〜＃８を選択する。また、選択された送信用レジスタファイル１１０１のＭＰＸ１１１１は、ラッチ回路＃７〜＃０を順に選択する。ＭＰＸ１１１１で順に選択されたラッチ回路＃７〜＃０のデータ（図１６のＣ列）は、Ｐ／Ｓ変換回路１０９３に送り込まれ、ここでＦＬＡＧ１０９９Ａ、局番１０９９Ｂ、ＣＲＣ１０９９Ｃを付加され、パケット（図１６のＢ列）に変換される。かくして、機械入出力Ｉ／Ｆリモート＃１〜＃８へのパケット（図１６のＢ列）が並んだシリアルデータ（図１６のＡ列）が生成される。このシリアルデータ（図１６のＡ列）は、双方向シリアルＩ／Ｆ１０９５を通って、図１２の機械入出力Ｉ／Ｆリモート＃１〜＃８に送信される。 
 【００７９】機械入出力Ｉ／Ｆリモート４０４では、送信されてきたシリアルデータ（図１６のＡ列）が、図１３の双方向シリアルＩ／Ｆ１０９５を通って、機械入出力Ｉ／ＦリモートＩＣ１１００に入力される。そして、Ｓ／Ｐ変換回路１０９４に入力される。Ｓ／Ｐ変換回路１０９４は、シリアルデータ（図１６のＡ列）のＦＬＡＧ、局番、ＣＲＣから判定して、自分の局番のパケット（図１６のＢ列）のみを取り出す。そして、そのパケット（図１６のＢ列）のデータ（図１６のＣ列）を取り出して、８ｂｉｔ×８個のパラレルデータに変換し、シフトレジスタ１０９７に順に送る。シフトレジスタ１０９７は、８ｂｉｔ×８個のデータを保持した後、通常モードであるため、ラッチ回路＃７〜＃０に引き渡す。ラッチ回路１０７７Ａは、ドライバ４０３１を介して、接点出力４０３へ値を出力する。 
 【００８０】数値制御装置１から機械入出力Ｉ／Ｆリモート＃１〜＃８へのコマンドの送信動作は、図１７に示すタイムチャートを用いるが、実質的には前述の数値制御装置１から機械入出力Ｉ／Ｆリモート＃１〜＃８への出力動作と同様にして行われる。機械入出力Ｉ／Ｆリモート４０４では、送信されてきたコマンドをコマンドレジスタ１０９８にラッチし、サンプリングクロック＆シーケンス回路１０８７Ｂに入力する。 
 【００８１】次に、機械入出力Ｉ／Ｆリモート＃１〜＃８から数値制御装置１への入力動作について説明する。図１３の６４点の接点入力＃１〜＃８から＃７１〜＃７８は、ディジタルフィルタ＃１〜８から＃７１〜＃７８でサンプリングされる。サンプリング周期はサンプリングクロック＆シーケンス回路１０８７Ｂにより決められるが、図１７のＤ列に示すコマンドにより、８個の接点入力毎に、調整モード、フィルタＯＦＦ、マニュアル設定等の制御が可能になっている。ディジタルフィルタ＃１〜８から＃７１〜＃７８でサンプリングされたデータは、ラッチ回路＃０〜＃７にラッチされる。ラッチ＃０〜＃７の出力は、図１８のＣ列に示すように、ラッチ回路＃７〜＃０の順にマルチプレクサ１１０３で選択され、Ｐ／Ｓ変換回路１０９３に入力される。 
 【００８２】Ｐ／Ｓ変換回路１０９３は、ＦＬＡＧ１０９９Ａ、局番１０９９Ｂ、ＣＲＣ１０９９Ｃを付加してパケット（図１８のＢ列）を生成する。そして、そのパケット（図１８のＢ列）を、双方向シリアルＩ／Ｆ１０９５を介して、シリアルＢＵＳに送出する。ただし、図１８のＡ列に示すように、リフレッシュ周期を８分割して各機械入出力Ｉ／Ｆリモート＃１〜＃８に割り当てており、各機械入出力Ｉ／Ｆリモート４０４は、自己に割り当てられた期間にパケット（図１８のＢ列）を送出する。 
 【００８３】シリアルＢＵＳに送出されたシリアルデータ（図１８のＡ列）は、図１４の双方向シリアルＩ／Ｆ１０９５を通って、機械入出力Ｉ／ＦホストＩＣ１１１０のＳ／Ｐ変換回路１０９４Ａに入力される。Ｓ／Ｐ変換回路１０９４Ａは、シリアルデータ（図１８のＡ列）を各機械入出力Ｉ／Ｆリモート＃１〜＃８のパケット（図１８のＢ列）に分解し、そのＦＬＡＧ、局番、ＣＲＣをチェックする。次に、各パケットを８ｂｉｔごとのパラレルデータに変換し、シフトレジスタ１０９７に送る。シフトレジスタ１０９７は、８ｂｉｔ×８個のデータを保持した後、順に受信用レジスタファイル＃１から＃８のラッチ回路＃０〜＃７に引き渡す。ラッチ回路１０７７のラッチしているデータは、データバスを介して、ＣＰＵ１０１によりリードされる。 
 【００８４】なお、図１４のラッチ回路１０７７の出力を、適当なタイミングで、マルチプレクサ１１０３に入力すれば、エコーバック機能が可能になる。また、図１６〜図１８では、送信データ、受信データがあたかも連続して送られているように図示されているが、実際には、データが衝突しないように、例えば図１９のように交互に送信／受信が繰り返される。この制御は、機械入出力Ｉ／ＦホストＩＣ１１１０および機械入出力Ｉ／ＦリモートＩＣ１１００の内部の制御回路（図示せず）により行われる。 
 【００８５】以上により、ＣＰＵ１０１のＭＰＵ１０１１は、機械入出力Ｉ／Ｆホスト１０７のレジスタファイル１００１、１１０４をリード／ライトすることで、離れた場所に置かれた機械入出力Ｉ／Ｆリモート４０４に接続される接点入力４０２、接点出力４０３に対して、ＲＡＭへのアクセスと全く同じようにアクセスできることが判る。そこで、上記接点信号入力＆出力回路の方式を、接点入出力リモートＲＡＭ方式という。」（第９頁１６欄〜第１１頁１９欄）。
　
　上記甲第４号証の記載において、その段落００７９に記載された（機械入出力Ｉ／ＦリモートＩＣの）ラッチ回路＃７〜＃０は、接点出力へ値を出力するのだから、出力用ラッチ回路ということができ、同じく、段落００８１に記載された（機械入出力Ｉ／ＦリモートＩＣの）ラッチ回路＃０〜＃７は、接点入力からデータが入力されるのだから、入力用ラッチ回路ということができる。 
 　また、図１９等の記載によれば、機械入出力Ｉ／Ｆホスト（以下、「ホスト」という。）と機械入出力Ｉ／Ｆリモート（以下、「リモート」という。）間の通信は、送信の「パケットが一斉にサイクリックに自動的に送信」され、受信の「パケットが逐次にサイクリックに自動的に送信」されるとともに、ホストと複数のリモート間で「サイクリック自動通信方式」の通信が行われるものであるということができる。 
　ここで、ホストからリモートへ送信されるパケット、及びホストがリモートから受信するパケットは、それぞれ、「下りパケット」及び「上りパケット」ということにする。 
　また、段落０００８〜００１２の記載によれば、数値制御装置のＣＰＵ１０１は、操作ボードの設定表示等のプログラムを実行可能であるといえ、また、段落００８５の記載によれば、送信用レジスタファイルと受信用レジスタファイルをアクセス可能であるといえる。
 　  
　したがって、上記甲第４号証の記載及び添付図面によれば、上記甲第４号証には下記の発明（以下、「甲４発明」という。）が開示されていると認められる。  
 「１台のＩＣ化されたホストと複数台のＩＣ化されたリモートとがシリアル通信線を介して、相互接続されて構成され、上記ホストから上記リモート宛に、出力データの組み込まれた下りパケットを一斉にサイクリックに自動的に送信し、複数台のリモートの中から順次に択一的に選択される１台づつの上記リモートから上記ホスト宛に、入力データの組み込まれた上りパケットを逐次にサイクリックに自動的に送信するサイクリック自動通信方式のシステムであって、  
　上記ホストは、上記出力データと上記入力データとをそれぞれ読み取り可能に記憶する送信用レジスタファイル♯１〜８と受信用レジスタファイル♯１〜８と、上記下りパケットの送信と上記上りパケットの受信を制御する、ホストの内部の制御回路とから成り、
　上記送信用レジスタファイル♯１〜８と受信用レジスタファイル♯１〜８は、ｉ番目の下りパケットに組み込まれるｉ番目の出力データをｉ番目対応の送信用レジスタファイル♯ｉに読み取り可能に記憶し、ｉ番目の上りパケットに組み込まれていたｉ番目の入力データをｉ番目対応の受信用レジスタファイル♯ｉに読み取り可能に記憶する送信用レジスタファイル♯１〜８と受信用レジスタファイル♯１〜８であり、
　上記ホストの内部の制御回路及びリモートの内部の制御回路は、ｉ−１番目のリモート宛のｉ−１番目の下りパケットの送信が完了してから、ｉ−１番目の上りパケットを受信した後に、タイムチャートに従って、上記送信用レジスタファイル♯ｉから読み取られたｉ番目の出力データとｉ番目の局番とが組み込まれたｉ番目の下りパケットをシリアル通信線経由で送信し、該ｉ番目の下りパケットの送信の後に、ｉ番目のリモートに割り当てられた期間に、ｉ番目の入力データの組み込まれたｉ番目の上りパケットをｉ番目のリモートからシリアル通信線経由で受信し、該ｉ番目の入力データをｉ番目対応の上記受信用レジスタファイル♯ｉに書き込むことを特徴とし、  
 　上記リモートは、シリアル通信線経由で受信した上記ｉ番目の下りパケットに組み込まれているｉ番目の局番が自己の局番として設定されているｉ番目の局番と一致するときに、上記ｉ番目の下りパケットに組み込まれているｉ番目の出力データを出力用ラッチ回路でのポート出力データとして出力するとともに、ｉ番目のリモートに割り当てられた期間に、入力用ラッチ回路からのポート入力データがｉ番目の入力データとして組み込まれた上記ｉ番目の上りパケットをシリアル通信線経由で送信することを特徴とし、さらに、
　上記ｉ番目対応の送信用レジスタファイル♯ｉに読み取り可能に記憶されている出力データのビット群の構成と上記出力用ラッチ回路から出力されるポート出力データのビット群の構成とが同一形態であり、上記ｉ番目対応の受信用レジスタファイル♯ｉに読み取り可能に記憶されている入力データのビット群の構成と上記入力用ラッチ回路から入力されるポート入力データのビット群の構成とが同一形態であり、  
 　前記送信用レジスタファイル♯１〜８と受信用レジスタファイル♯１〜８内のデータビット群が、前記複数のリモート毎に記憶ファイルを分割して設定したことを特徴とし、
　さらに、数値制御装置のＣＰＵ１０１は、操作ボードの設定表示等のプログラムを実行可能であり、送信用レジスタファイル♯１〜８と受信用レジスタファイル♯１〜８にアクセス可能であり、
　上記ｉ番目対応の送信用レジスタファイル♯ｉからのｉ番目の出力データの読み取り動作と、該ｉ番目対応の送信用レジスタファイル♯ｉへのＣＰＵ１０１からのｉ番目の出力データの書き込み動作と、上記ｉ番目対応の受信用レジスタファイル♯ｉへのｉ番目の入力データの書き込み動作と、該ｉ番目対応の受信用レジスタファイル♯ｉからのＣＰＵ１０１へのｉ番目の入力データの読み取り動作とが、それぞれ、実行可能であるサイクリック自動通信方式のシステム。」 
　
（７−５）甲第５号証（特開平６−２１４６２０号公報）  
　甲第５号証には、入出力データ交換方式に関するものであって、添付図面とともに、例えば、以下が記載されている。 
 「【０００２】 
 【従来の技術】一般に、プログラマブルコントローラ（以下、ＰＣと称する）の構成は、図５に示すように、演算および制御を行う中央制御部５０１と、その中央制御部５０１の演算結果および制御に基づいて、複数の被制御装置に対して入出力データを入出力するＩ／Ｏ部５２０とに分かれている。これらＩ／Ｏ部５２０と中央制御部５０１とは、シリアル伝送バス５１０を介して接続されている。 
 【０００３】上記中央制御部５０１は、ユーザプログラムにより動作する演算部５０４、その演算部５０４とＩ／Ｏ部５２０間で入出力されるデータを記憶するＩ／Ｏメモリ５０２、そのＩ／Ｏメモリ５０２が入出力するデータを一時的に蓄えるＩ／Ｏバッファ５０３、及びそのＩ／Ｏバッファ５０３をシリアル伝送バス５１０を介してＩ／Ｏ部５２０に接続するためのシリアル伝送インタフェース回路５４０からなっている。 
 【０００４】そして、Ｉ／Ｏ部５２０は、複数の被制御装置に対して入出力データを入出力するＩ／Ｏ装置（インタフェース）５２０−１、５２０−２、・・・５２０−ｎからなる。それらのＩ／Ｏ装置５２０−ｉ（ｉ＝１、２・・・ｎ、以下同様）はそれぞれ局番設定器５３０−ｉを備え、これら局番設定器５３０−ｉには各Ｉ／Ｏ装置に付与される装置番号が設定される。さらに、Ｉ／Ｏ装置５２０−ｉは、それぞれシリアル伝送インタフェース回路５４０−ｉを備えている。 
 【０００５】上記中央制御部５０１のシリアル伝送バスインタフェース５４０とＩ／Ｏ部５２０のシリアル伝送バスインタフェース５４０−１、５４０−２・・・５４０−ｎとは、シリアル伝送バス５１０を介して接続されている。 
 【０００６】上記中央制御部５０１は、シリアル伝送バス５１０、およびシリアル伝送インタフェース回路５４０を介してＩ／Ｏ部５２０の各Ｉ／Ｏ装置５２０−ｉから入力するデータを、Ｉ／Ｏバッファ５０３およびＩ／Ｏメモリ５０２を介して演算部５０４に入力し、その入力データを用いて演算をなし、その演算結果をＩ／Ｏメモリ５０２、Ｉ／Ｏバッファ５０３、シリアル伝送インタフェース回路５４０、およびシリアル伝送バス５１０を介してＩ／Ｏ部５２０のＩ／Ｏ装置５２０−ｉに出力することにより、それらのＩ／Ｏ装置５２０−ｉに接続される被制御装置を制御するようになっている。 
 【０００７】ところで、Ｉ／Ｏ装置５２０−ｉは、様々な被制御装置に運用できるように多種用意されており、またＩ／Ｏ装置５２０−ｉの入出力データ容量は、それぞれあらかじめ決められている。そこで、中央制御部５０１はＩ／Ｏ装置５２０−ｉの持つ入出力データ容量を知るため、Ｉ／Ｏ装置５２０−ｉに対して入出力データ容量を問い合わせ、その後、Ｉ／Ｏ装置５２０−ｉの持つ容量に合わせて固定長の入出力データ伝送を行うようになっている。 
 【０００８】図６は、Ｉ／Ｏバッファ５０３の入出力データとシリアル伝送バス５１０上の伝送データの概念を示す模式的図である。同図に示す例では、局番設定器５３０−１には装置番号“Ｘ”、局番設定器５３０−２には装置番号“Ｙ”、局番設定器５３０−ｎには装置番号“Ｚ”が設定されている。 
 【０００９】また、Ｉ／Ｏバッファ５０３は、Ｉ／Ｏメモリ５０２と送信バッファ５０３−Ｓ及び受信バッファ５０３−Ｒとを仲介するＩ／Ｏイメージ領域５０３−Ｃ、出力データをＩ／Ｏ装置５２０−ｉへ送出するための送信バッファ５０３−Ｓ、及びＩ／Ｏ装置５２０−ｉから送出される入力データが格納される受信バッファ５０３−Ｒの３つの部分で構成されている。 
 【００１０】上記の送信バッファ５０３−Ｓは、各Ｉ／Ｏ装置５２０−ｉにそれぞれ対応する領域を有しており、これらの各領域は、コマンド部、送信データ数部、装置番号部、出力データ部で構成される。各領域の装置番号部には、Ｉ／Ｏ装置５２０−ｉに対応して、それぞれ装置番号「Ｘ」，「Ｙ」・・・「Ｚ」が格納されている。 
 【００１１】一方、受信バッファ５０３−Ｒも、各Ｉ／Ｏ装置５２０−ｉにそれぞれ対応する領域を有しており、これらの各領域は、伝送結果部、受信データ数部、装置番号部、入力データ部で構成される。これら各領域の装置番号部の装置番号部にも、Ｉ／Ｏ装置５２０−ｉに対応して、それぞれ装置番号「Ｘ」，「Ｙ」・・・「Ｚ」が格納されている。 
 【００１２】中央制御部５０１のオペレーティングシステム（以下、ＯＳと称する）５０５がシリアル伝送インタフェース回路５４０に伝送指令を行うと、シリアル伝送インタフェース回路５４０は、送信バッファ５０３−Ｓのコマンド部が「実行」であるとシリアル伝送を実行し、送信バッファ５０３−Ｓのコマンド部が「停止」となるまで連続して伝送を行い、上記「停止」をフェッチすることにより、ＯＳ５０５へ伝送の終了を通知するようになっている。 
 【００１３】さらに説明すると、シリアル伝送インタフェース回路５４０は、伝送バッファ５０３−Ｓの先頭アドレスのコマンド部が「実行」であると、次のアドレスに示される送信データ数部のデータ数分、その次のアドレスから格納されている送信データ（装置番号と出力データ）を、シリアル伝送バス５１０上へ伝送データの集合（以下、伝送フレームと称する）として送出する。 
 【００１４】即ち、先ず、送信バッファ５０３−Ｓの最初の送出データ（装置番号「Ｘ」と出力データ）を、伝送フレーム６０１−１としてＩ／Ｏ装置５２０−１に伝送する。Ｉ／Ｏ装置５２０−１は、伝送フレーム６０１−１を受信すると、直ちに中央制御部５０１への送出データ（装置番号「Ｘ」と入力データ）の伝送フレーム６１１−１を送出する。この伝送データ交換方式は、一般にポーリング・セフティング方式として知られている。
 【００１５】シリアル伝送インタフェース回路５４０は、Ｉ／Ｏ装置５２０−１が送出した伝送フレーム６１１−１を受信すると、受信バッファ５０３−Ｒの対応する領域へ受信データを書き込むと共に、受信データ数と伝送結果とを所定の場所へ格納する。 
 【００１６】次に、シリアル伝送インタフェース回路５４０は、送信バッファ５０３−Ｓの次のコマンド部をフェッチし、これに基づいて、伝送フレーム６０１−２（装置番号「Ｙ」と出力データ）をＩ／Ｏ装置５２０−２に伝送し、Ｉ／Ｏ装置５２０−２は、直ちに送出データ（装置番号「Ｙ」と入力データ）の伝送フレーム６１１−２を送出し、シリアル伝送インタフェース回路５４０は、伝送フレーム６１１−２を受信すると、受信バッファ５０３−Ｒの対応する所定の領域へ受信データと受信データ数と伝送結果とを格納する。 
 【００１７】これらの処理は、順次Ｉ／Ｏ装置５２０−ｎまで同様に実行される。こうして、コマンド部が「停止」となるまで伝送を繰り返す。ＯＳ５０５は、シリアル伝送インタフェース回路５４０に伝送指令を行ってから、伝送の終了が通知されるまで、シリアル伝送情報処理装置に一切関与しない。また、シリアル伝送インタフェース回路５４０および５４０−ｉは、一度に送出し得る最大データ数があらかじめ決められている。 
 【００１８】ＯＳ５０５が、シリアル伝送インタフェース回路５４０に伝送指令を行うタイミングと、演算部５０４が演算を行うタイミングは、それぞれ非同期である。したがって、演算部５０４が演算時に使用する入力データの入力タイミング、及びその演算結果の出力データをＩ／Ｏ装置５２０−ｉへ伝送する出力タイミングには、いずれもシリアル伝送インタフェース回路５４０と同期をとることが要求される。 
 【００１９】このため、ＯＳ５０５は、演算部５０４の演算に同期して、シリアル伝送インタフェース回路５４０に出力データの伝送指令を行う直前に、その出力データをＩ／Ｏイメージ領域５０３−Ｃから送信バッファ５０３−Ｓに転送し、また、伝送終了時には、受信バッファ５０３−Ｒの入力データをＩ／Ｏイメージ領域５０３−Ｃへ転送している。」（第２頁２欄〜第３頁４欄）。 
　
（７−６）甲第６号証（特開平２−１３２９４４号公報）  
　甲第６号証には、データ伝送方式に関するものであって、添付図面とともに、以下等が記載されている。 
　イ．「１対Ｎ構成で親局のみが送信権を有し、伝送フレームフォーマット上に送信元局アドレスと送信先局アドレスとを含むポーリング伝送方式において、 
 　親局側では、子局に対して送信するフレームをメモリ上に配置し、かつこのメモリ上に送信元局アドレスと送信先局アドレスとを一括して登録しておき、この登録データをポーリングデータとして子局側に送信すると共に、この送信の際に予め設定された自局アドレスと前記送信フレーム上の送信元局アドレスとを比較して、この結果両者が一致している場合には子局からの応答待ち状態となるようにし、また両者が一致していない場合には応答無しとして伝送ラインの空き待ち状態となるように受信時の診断切換えを行ない、 
 　一方子局側では、前記親局からの伝送フレームフォーマット上の送信元局アドレスと送信先局アドレスとを交換して、当該伝送フレームフォーマット上の送信元局アドレスが親局であるか否かを判別し、この結果親局である場合にのみ親局に応答を返送するようにした 
 　ことを特徴とするデータ伝送方式。」（第１頁左下欄〜右下欄、特許請求の範囲）、 
　ロ．「本発明の目的は、１対Ｎ構成で親局のみ送信権を灯しているポーリング伝送方式において、中央処理装置を介在することなくデータを伝送することができ、もって高速にデータ伝送を行なうことが可能なデータ伝送方式を提供することにある。」（第２頁右上欄６〜１０行）、 
　ハ．「（作用） 
 　従って、本発明のデータ伝送方式では、最初に中央処理装置がスタート信号を発生するのみで、その後は全て送信制御，受信制御，および送受信ＤＭＡが行なわれることにより、データ伝送は中央処理装置とは無関係に行なうことができ、もってデータ転送を高速に行なうことが可能となる。 
 　（実施例） 
 　以下、本発明の一実施例について図面を参照して説明する。 
 　第１図は、１対Ｎ構成で親局のみ送信権を有しているポーリング伝送方式に、本発明を適用した場合の構成例を示すブロック図であり、第１図（ａ）は親局側の構成例を、また第１図（ｂ）は子局側の構成例をそれぞれ示している。 
 　まず、親局側は第１図（ａ）に示す如く、メモリ１と、送信ＤＭＡ部２と、受信ＤＭＡ部３と、送信制御部４と、受信制御部５と、同期検出部６と、Ｐ／Ｓ変換部７と、Ｓ／Ｐ変換部８と、データ保存部９，１０と、レジスタ１１，１２，１３，１４と、自局アドレス設定部１５と、比較部１６，１７と、受信診断切換部１８と、登録数検出部３７とから構成されている。 
 　ここで、メモリ１は、送信フレームを登録するものである。また、送信ＤＭＡ部２および受信ＤＭＡ部３は、それぞれ送信ＤＭＡおよび受信ＤＭＡを行なうものである。さらに、送信制御部４および受信制御部５は、それぞれ送信制御および受信制御を行なうものである。一方、同期検出部６は、同期データより同期を検出するものである。また、Ｐ／Ｓ変換部７はパラレルデータをシリアルデータに変換するものである。さらに、Ｓ／Ｐ変換部８はシリアルデータをパラレルデータに変換するものである。一方、データ保存部９および１０は、それぞれ送信データおよび受信データを保存するものである。また、レジスタ１１および１２は、それぞれメモリ１からＤＭＡ方式で送信される時の送信元局アドレスおよび送信先局アドレスを保存するものである。さらに、レジスタ１３および１４は、それぞれ子局から受信される時の送信元局アドレスおよび送信先局アドレスを保存するものである。一方、自局アドレス設定部１５は、自局のアドレスを設定するものである。また、比較部１６は、レジスタ１１の内容と自局アドレスとを比較するものである。さらに、比較部１７は、レジスタ１４の内容と自局アドレスとを比較するものである。受信診断切換部１８は、比較部１６での比較結果に基づいて、受信時の診断を切換えるものである。さらに、登録数検出部３７は、メモリ１上に登録した回数だけ送受信を行なった最初に戻るように登録数を検出するものである。 
　一方、子局側は第１図（ｂ）に示す如く、メモリ１９と、送信ＤＭＡ部２０と、受信ＤＭＡ部２１と、送信制御部２２と、受信制御部２３と、同期検出部２４と、Ｐ／Ｓ変換部２５と、Ｓ／Ｐ変換部２６と、データ保存部２７，２８と、送信元局アドレス検出部２９と、送信先局アドレス検出部３０と、レジスタ３１，３２と、自局アドレス設定部３３と、比較部３４と、親局アドレス検出部３５と、エリア判別部３６とから構成されている。
　メモリ１９は、送信フレームを登録するものである。また、送信ＤＭＡ部２０および受信ＤＭＡ部２１は、それぞれ送信ＤＭＡおよび受信ＤＭＡを行なうものである。さらに、送信制御部２２および受信制御部２３は、それぞれ送信制御および受信制御を行なうものである。一方、同期検出部２４は、同期データより同期を検出するものである。また、Ｐ／Ｓ変換部２５はパラレルデータをシリアルデータに変換するものである。さらに、Ｓ／Ｐ変換部２６はシリアルデータをパラレルデータに変換するものである。一方、データ保存部２７および２８は、それぞれ受信データおよび送信データを保存するものである。また、送信元局アドレス検出部２９および送信先局アドレス検出部３０は、それぞれ子局から受信される時の送信元局アドレスおよび送信先局アドレスを検出して取出すものである。さらに、レジスタ３１および３２は、それぞれこの送信元局アドレスおよび送信先局アドレスを保存するものである。一方、自局アドレス設定部３３は、自局のアドレスを設定するものである。また、比較部３４は、送信先局アドレス検出部３０の内容と自局アドレスとを比較し、この比較結果に基づいて受信制御部２３を制御するものである。さらに、親局アドレス検出部３５は、子局からの受信時の伝送フレーム上の送信元局アドレスが、親局からのフレームであるか否かを検出するものである。さらにまた、エリア判別部３６は、メモリ１９の送受信エリアを変更できるように、送信ＤＭＡ部２０および受信ＤＭＡ部２１のメモリアドレスを設定するものである。 
　次に、本実施例のデータ伝送方式の作用について説明する。 
　まず、親局側では、予め図示しない中央処理装置により第２図（ａ）に示す如く、メモリ１に送信用エリアおよび受信用エリアを設け、それぞれ送信ＤＭＡ部２および受信ＤＭＡ部３に先頭アドレスを設定する。そして、このような状態で、図示しない中央処理装置からのスタート信号により、送信制御部４では送信ＤＭＡ部２を作動する。この時、１回目の送信エリアをＤＭＡ方式で転送し、送信元局アドレス，送信先局アドレスをそれぞれレジスタ１１，１２に設定し、Ｐ／Ｓ変換部７でシリアルデータに変換して外部出力する。また、親局側では、レジスタ１１の内容である送信元局アドレスと、自局アドレス設定部１５からの自局アドレスとを比較部１６で比較する。そして、この比較結果に基づいて、受信診断切換部１８で受信時の診断が切換えられる。すなわち、比較の結果、両者が一致していれば子局からの応答待ち状態となり、応答監視タイマセット等の監視を行なう（ステップ１）。 
　次に、子局から応答があったならば、レジスタ１４の内容である受信フレームの送信先局アドレスが、自局アドレス設定部１５からの自局アドレスと一致しているか否かを比較部１７で比較して検出する。この結果、両者が一致していれば応答監視を中止し、受信フレームをデータ保存部１０に保存する。そして、受信が終了した時にＣＲＣエラー等のチェックを行なう。この結果、正常であれば受信ＤＭＡ部３を作動して、送信エリアに対応する箇所に受信データを転送し、正常カウンタをカウントアップする。また、異常であればデータを破棄して、異常カウンタをカウントアップし、必要ならばこの旨を中央処理装置に報知する（ステップ２）。 
　また、上記比較部１６での比較結果、両者が一致していなければ応答無しとして、子局間士の伝送終了を監現する。そして、監視が終了したならば、ｎ回目まで送受信を終了したか否かを登録数検出部３７で判定する。この結果、終了していなければ、次の送信フレームを送信するために上記ステップ１に戻る。また、終了していたならば、再度１回目のフレームから送信する（ステップ３）。 
　一方、子局側では、親局からの受信フレームは同期検出部２４で同期をとり、Ｓ／Ｐ変換部２６でパラレルデータに変換される。そして、この受信フレームの送信元局アドレス　送信先局アドレスはそれぞれ送信元局アドレス検出部２９，送信先局アドレス検出部３０で検出して保存され、自局アドレス設定部３３からの自局アドレスと一致しているか否かが比較部３４で比較して検出される。この結果、両者が一致していたならば、受信フレームをデータ保存部２７に保存する。そして、受信が終了した時にＣＲＣエラー等のチェックを行ない、この結果正常であれば受信ＤＭＡ部２１を作動して、第２図（ｂ）に示す如くメモリ１９の受信エリアに転送する（ステップ１）。 
　次に、受信が終了したならば送信ＤＭＡ部２０を作動し、送信エリアのデータをデータ保存部２８に転送する。ここで、データ保存部２８は、バッファメモリでもレジスタ（ＦＩＦＯ）でもよく、送信ＤＭＡ部２０と送信制御部２２のタイミングで決めればよい。また、送信制御部２２では、送受信の局アドレスを交換し、このレジスタ３１，３２の内容をＰ／Ｓ変換部２５でシリアルデータに変換して外部に出力する。さらに、このレジスタ３１，３２の内容に引続いて、データ保存部２８の内容をＰ／Ｓ変換部２５でシリアルデータに変換して外部に出力する（ステップ２）。」（第２頁左下欄１４〜第４頁左下欄１６行）。 
　これらの各記載によると、甲第６号証には、１対Ｎ局で親局のみが送信権を有しているポーリング伝送方式において、親局から子局へのデータ伝送を、中央処理装置が介在することのない回路構成によって、中央処理装置とは無関係に通信制御する構成及びこのような構成によって高速のデータ伝送が可能となることが記載されているということができる。
　
（７−７）甲第７号証（特開平５−１７５９９９号公報）  
　甲第７号証には、通信制御装置に関するものであって、添付図面とともに、以下等が記載されている。 
　イ．「【請求項１】 ホスト制御装置とＩ／Ｏ制御装置を直列通信で接続し、単位時間毎に前記ホスト制御装置から前記Ｉ／Ｏ制御装置へと、その逆方向に複数のフレームの送受信を行う通信制御装置において、送信の場合には送信ＲＡＭから１回毎の送信フレームを構成するワードを順次読み出す第１の手段と、受信の場合には１回毎の受信フレームを構成するワードを順次受信ＲＡＭに書き込む第２の手段と、送信／受信の場合に単位時間毎にフレーム回数分上記動作を繰り返す第３の手段と、各送信／受信フレーム毎の送信ＲＡＭ、受信ＲＡＭの先頭アドレス及びワード長を記憶する複数の第４の手段とを備えたことを特徴とする通信制御装置。」（第２頁１欄、特許請求の範囲）、 
　ロ．「【００１６】 
 【課題を解決するための手段】この発明におけるホスト制御装置とＩ／Ｏ制御装置間の直列通信には、送信ＲＡＭ上の送信開始アドレスを示す送信アドレスベースレジスタを複数持つと共に、各フレームの送信データ長を示すための送信データベースレジスタを複数持たせることにより、一度ＣＰＵが送信ＲＡＭ上に複数フレーム分の送信データを準備できれば、後はＣＰＵ処理の介在無しに自動的に複数フレーム送信を可能としたものである。
【００１７】また、受信ＲＡＭ上の受信フレームデータ格納開始アドレスを示す受信アドレスベースレジスタを複数持つと共に、各受信フレームの受信データ長を示すための受信データベースレジスタを複数持たせることにより、ＣＰＵがフレーム毎に受信データを確認しなくても、複数フレームを受信可能としたものである。」（第４頁５欄）、 
　ハ．「【００２１】 
 【実施例】以下、この発明の一実施例を図について説明する。図１は、この発明の直列通信送信部、図２は、この発明の直列通信受信部のハードウェア構成図であり、１１は送信ＲＡＭ１２から読み出した並列データを直列データに変換して送信を行う送信制御部、１２は送信ＲＡＭ、１３は直列送信実行時の送信ＲＡＭ１２の読み出しアドレスを発生させる送信アドレスカウンタ、１４はフレーム毎の送信データカウント数を計数する送信データカウンタ、１５はフレーム毎の送信データの送信ＲＡＭ１２における先頭アドレスを保持するための送信アドレスベースレジスタ（＃１〜＃３）、１６はフレーム毎の送信データカウント数を保持するための送信データベースレジスタ（＃１〜＃３）、１７は単位時間当たりの送信タイミング設定レジスタ、１８は送信タイミング設定レジスタ１７とタイマー１９からの信号に基づいて実際の送信起動信号を発生する送信タイミング生成部、１９はタイマー、１Ａは発振器、１Ｂは送信完了したフレーム数を計数する送信フレーム数カウンタ、１ＣはＣＰＵ２０に対して状態報知するための送信ステータス処理部である。
 【００２２】次に、図２において、２１は受信した直列データを並列データに変換し受信ＲＡＭ２２に書き込む受信制御部、２２は受信ＲＡＭ、２３は直列受信実行時の受信ＲＡＭ２２の書き込みアドレスを発生させる受信アドレスカウンタ、２４は受信フレーム毎の受信データカウント数を計数する受信データカウンタ、２５は受信フレーム毎の受信データの受信ＲＡＭ２２における先頭アドレスを保持するための受信アドレスベースレジスタ（＃１〜＃３）、２６は受信フレーム毎の受信データカウント数を保持するための受信データベースレジスタ（＃１〜＃３）、２７は各受信フレームが受信されたタイミングを保持し、ＣＰＵ３０に参照させるための受信タイミングステータス処理部、２８は受信制御部２１より各受信フレーム毎の受信開始信号を受けた時点におけるタイマー値をラッチする受信タイミングラッチ部、２９はタイマー、２Ａは発振器、２Ｂは受信完了したフレーム数を計数する受信フレーム数カウンタ、２ＣはＣＰＵ３０に対して状態報知するための受信ステータス処理部である。 
【００２３】図３は、上記図１に示した直列送信部と、図２に示した直列受信部を統合した通信制御ＬＳＩにおける内部ブロック図であり、図１、図２の詳細は省略してある。
【００２４】図４は、図３に示した送信アドレスベースレジスタ１５（＃１〜＃３）を送信アドレスベース格納用ＦｉＦｏメモリ４１に、送信データベースレジスタ１６（＃１〜＃３）を送信データベース格納用ＦｉＦｏメモリ４２に、受信アドレスベースレジスタ２５（＃１〜＃３）を受信アドレスベース格納用ＦｉＦｏメモリ４３に、受信データベースレジスタ２６（＃１〜＃３）を受信データベース格納用ＦｉＦｏメモリ４４に各々置き換えて構成したものである。 
【００２５】図５は、送信ＲＡＭ１２、受信ＲＡＭ２２における送信アドレスベースレジスタ１５、送信データベースレジスタ１６、受信アドレスベースレジスタ２５、受信データベースレジスタ２６の関係を示す説明図である。また、図６は、従来例（Ａ）とこの発明（Ｂ）の複数受信フレームにおける受信ＲＡＭ２２に対する受信データの格納の違いを示す説明図である。 
【００２６】直列通信の基本的動作に関しては従来例と同一のため、その説明を省略し、この発明に係わる部分のみ説明する。図１に示した直列送信部において、送信アドレスベースレジスタ１５（＃１〜＃３）、送信データベースレジスタ１６（＃１〜＃３）は順次送信する送信フレーム毎の送信データが置かれている送信ＲＡＭ１２の先頭アドレス及び各フレームの送信データ長を保持しており、ＣＰＵ２０がライン１０１を通して送信制御部１１に起動をかけると、送信制御部１１はライン１０２を介して、送信アドレスカウンタ１３をインクリメント、送信データカウンタ１４をデクリメント、送信ＲＡＭ１２に対し読み出し信号出力を行い送信データを送信ＲＡＭ１２より読み出す。送信制御部１１は、読み出した送信データを送信フレームに構成し、ライン１０３を通して直列送信データとして送り出す。 
【００２７】ここで、実際に複数フレームを送信したい場合とは、ある時間間隔を持たせて順番に送信フレームを送信したい場合である。複数フレームの送信データを１回のＣＰＵ処理で送信ＲＡＭ１２に全てセットすることは可能であり、全て１度で送信できるのであれば、複数フレームに分割する必要はない。従って、複数フレーム送信を行う場合とは、対向するホスト制御装置１とＩ／Ｏ制御装置２が互いに決められた時間間隔で送信することである。このために送信タイミング設定レジスタ１７とタイマー１９を設けて、予めＣＰＵ２０が送信タイミング設定レジスタ１７に設定した値とタイマー値に基づいてライン１０４を通して送信制御部１１に送信起動信号を出力する。 
【００２８】従って、ＣＰＵ２０ライン１０１を通して送信制御部１１に起動をかけても、すぐに起動されずライン１０４に送信タイミングの到来による送信起動を待って、ライン１０２を通して送信データの読み出しが行われる。ここで、送信アドレスベースレジスタ１５、送信データベースレジスタ１６は＃１より順に使用され、送信フレームが１回送信されると、＃２が送信アドレスカウンタ１３、送信データカウンタ１４にロードされ、次の送信準備が整う。送信制御部１１はＣＰＵ２０から既にライン１０１を通して送信起動を受けているので、次の送信タイミングの到来による送信起動をライン１０４を介して受けると次の送信フレームを送信する。 
【００２９】送信制御部１１は、１回の送信フレーム送出完了毎にライン１０５により送信フレーム数カウンタ１Ｂをインクリメントすると共に、ライン１０６を通して現在の送信制御部１１の状態を送信ステータス処理部１Ｃを通して、ＣＰＵ２０に報知する。また、送信フレーム数カウンタ１Ｂの内容も同様に送信ステータス処理部１Ｃに入力され、ＣＰＵ２０は何フレーム送信したかを確認することができる。送信制御部１１は、送信を開始すると送信データカウンタ１４をデクリメントしていき、ライン１０７を通してカウント値が“０”になったことを検知すると、その送信フレームを終結させる。 
【００３０】次に、直列受信部について図２に基づいて説明する。受信処理の場合にあっては、ライン２０３に受信データが入力されると受信制御部２１がライン２０１を通して、送信の場合と同様の動作を行うが、異なるのは受信ＲＡＭ２２に対する受信データの書き込みとなる点であり、受信アドレスカウンタ２３は受信データ書き込みアドレスを受信ＲＡＭ２２に与え、受信データカウンタ２４は受信バイト数を計数するが、受信カウント値は受信制御部２１で参照されるのみで受信終了とはならない点である。」（第４頁５欄〜第５頁８欄）。 
　
（７−８）甲第８号証（特開平４−１９２００３号公報）  
　甲第８号証には、プログラマブルコントローラの遠隔入出力システムに関するものであって、添付図面とともに、以下等が記載されている。 
　イ．「【従来の技術】 
　従来より、この種のプログラマブルコントローラの遠隔入出力システムとして、第１図のような構成のものが知られている。すなわち、あらかじめ設定されているプログラムに従って入力データに基づいた出力データを生成する中央処理ユニット１、中央処理ユニット１との間でデータを授受する親局２、中央処理ユニットｌや親局２に給電する電源ユニット５をプログラマブルコントローラ本体Ａに設け、親局２に伝送線路Ｌを介して複数の子局３１〜３ｎを分岐方式で接続したものである。各子局３１〜３ｎにはそれぞれ入出力機器４１〜４ｎが接続されていて、子局３１〜３ｎはそれぞれ固有にアドレスを備え、親局２では子局３１〜３ｎを順にポーリングすることによって、子局３１〜３ｎとの間で入出力機器４１〜４ｎに係わるデータを授受する。各子局３１〜３ｎは、入出力機器４１〜４ｎからの入力を受けると一時的に格納し、親局２からポーリングされたときに格納しているデータを親局２に伝送する。また、親局２からポーリングされたときに受けたデータを入出力機器４１〜４ｎに与える。すなわち、親局２は、第５図に示すように、各子局３１〜３ｎを順にポーリングして各子局３１〜３ｎに対して出力データを送信し、ポーリングされた子局３１〜３ｎに格納されたデータを入力データとして受信するのである。また、親局２は、すべての子局３１〜３ｎを順に１度ずつポーリングすることを１回の伝送サイクルとし、この伝送サイクルを繰り返すように動作する。」（第１頁右下欄１１行〜第２頁左上欄末行） 
　ロ．「したがって、第６図（ｂ）に示すように、すべての子局３１〜３ｎに対して親局２からデータを送信し、すべての子局３１〜３ｎからのデータを親局２が受信し終わるまでが１伝送サイクルＴ１になる（第６図（ｂ）の上側は親局２から子局３１〜３ｎへのデータ、下側は子局３１〜３ｎから親局２へのデータを示し、丸付数字は各子局３１〜３ｎに付した記号の添字に対応する）。親局２は、１回の伝送サイクルＴ１が終了するまでの間、各子局３１〜３ｎから伝送されたデータを蓄積しておき、第６図（ａ）に示すように、１回の伝送サイクルＴ１が終了した後に中央処理ユニットｌとハンドシェイクし各子局３１〜３ｎに関するデータを一括して授受する。中央処理ユニット１と親局２との間のハンドシェイクが終了すると、中央処理ユニットｌはあらかじめ設定されているプログラムに従って親局２からの入力データに演算処理を施して出力データを生成する。また、次に親局２とハンドシェイクするまでの間に、親局２に関するもの以外のデータの入出力処理および演算処理を行う。親局２は中央処理ユニットｌとのハンドシェイクの後には、次の伝送サイクルの処理を行う。」（第２頁右上欄１行〜左下欄３行）。 
　
　すると、前記甲第８号証の記載、添付図面によれば、前記甲第８号証には、以下の発明（以下、「甲８発明」という。）が開示されていると認められる。 
 「親局と複数の子局を伝送線路で接続し、親局から子局宛てに出力データを送信し、そのアドレスが一致しているときに、その子局から親局宛てに入力データを送信するポーリングを、複数台の子局に対し順次にサイクリックに行う通信方式。」 
 　 
（７−９）甲第９号証（特開平５−１６８０６０号公報）  
　甲第９号証には、分散形制御装置に関するものであって、添付図面とともに、例えば、以下が記載されている。 
　イ．「【請求項１】 制御演算を担当する制御演算部と、この制御演算部にリモート入出力バスを介して結ばれるリモート入出力装置とで構成され、通常の状態ではリモート入出力バスを用いて、制御演算部が扱う入出力データとリモート入出力装置側の入出力データとが等しく維持されるようにするための、サイクリックスキャン伝送が行われている分散形制御装置であって、 
 まずはじめに緊急に出力する伝送のみを行い、それが完了したら通常のサイクリックスキャン伝送サービスを行う継続伝送サービス手段と、 
 まずはじめに入力のためのサイクリックスキャン伝送のみを行う初期化スタート伝送サービス手段と、 
 前記リモート入出力バスの伝送途絶時間を計測する途絶時間計測手段と、 
 を設け、 
 前記途絶時間計測手段での計測結果が所定の時間より短い場合、前記継続伝送サービス手段を起動し、途絶時間計測手段での計測結果が所定の時間より長い場合、前記初期化スタート伝送サービス手段を起動するようにしたことを特徴とする分散形制御装置。」（第２頁第１欄、特許請求の範囲）、 
　ロ．「【００１１】 
 【実施例】以下図面を用いて本発明の一実施例を詳細に説明する。図１は、本発明の一実施例を示す構成ブロック図である。図において、ＣＮＴは制御演算を担当する制御演算装置、ＰＯ１，ＰＯ２，ＰＯ３…は、制御演算装置ＣＮＴにリモート入出力バスＢＳを介して結ばれる複数のリモート入出力装置で、各リモート入出力装置は、制御演算装置ＣＮＴとは分散配置されており、フィールドに設置された各種のセンサーから入力信号が印加されるとともに、バルブ等のアクチュエータに操作信号を出力するように構成されている。
 【００１２】制御演算装置ＣＮＴにおいて、１は例えばＰＩＤ制御演算やシーケンス制御演算などを担当する制御演算部（プロセッサ）、２は制御演算装置ＣＮＴ内の電源回路で各部分に電力を供給している。３は不揮発性の共有メモリで、制御演算部１からリード／ライトアクセスが可能になっているとともに、リモート入出力バスＢＳを介して伝送された複数のリモート入出力装置ＰＯ１，ＰＯ２，ＰＯ３…からの入出力データが、制御演算プロセッサ１の演算周期に対して、オーバサンプリングとなる周期で、サイクリックに書き込まれるように構成してある。 
 【００１３】４はリモート入出力バスＢＳの伝送を制御する伝送制御部である。この伝送制御部において、４１は通常の制御運転状態においてリモート入出力バスＢＳを用いて、制御演算部１が扱う入出力データと、リモート入出力装置側の入出力データとが等しく維持されるようにするための、サイクリックスキャン伝送を行うための通常伝送サービス手段、４２は先ずはじめに緊急に出力する伝送のみを行い、それが完了したら通常のサイクリックスキャン伝送サービスを行う継続伝送サービス手段、４３は先ずはじめに入力のためのサイクリックスキャン伝送のみを行う初期化スタート伝送サービス手段である。これらの各手段は、いずれも伝送制御用のマイクロプロセッサによって実現される。 
 【００１４】４４はリモート入出力バスＢＳの伝送途絶時間を計測する途絶時間計測手段で、電源回路２からの電力が停電した場合にも動作が継続されるように、バッテリバックアップされたタイマーによって構成されている。４５は伝送サービス切替え制御部で、途絶時間計測手段４４での計測結果が所定の時間より短い場合、継続伝送サービス手段４２を起動し、途絶時間計測手段４４での計測結果が所定の時間より長い場合、初期化スタート伝送サービス手段４３を起動するような切替え制御を行う。４６は通信インターフェースで、リモート入出力バスＢＳに、入出力データを通常ビットシリアルな信号とし、所定のフォーマッテングをして送出したり、これらの信号を受信したりする構成となっている。 
 【００１５】このように構成した装置の動作を次に説明する。 
 （正常な制御運転状態での動作）伝送制御部４内の通常伝送サービス手段４１は、制御演算部１が扱う入出力データと、リモート入出力装置側の入出力データとが等しく維持されるようにするための、サイクリックスキャン伝送を行う。このサイクリックスキャン伝送は、制御演算プロセッサ１の制御演算周期に対して、オーバサンプリングとなる周期でサイクリックに行われており、共有メモリ３には、複数のリモート入出力装置ＰＯ１，ＰＯ２，ＰＯ３…からの入出力データが書き込まれ、その内容が更新される。 
 【００１６】また、制御演算プロセッサ１は、共有メモリ３に書き込まれている入出力データを制御演算周期で読みだし、これらのデータを用いて所定の制御演算を実施し、その演算結果を共有メモリ３に書き込む。共有メモリ２に制御演算部１により書き込まれた出力データは、複数のリモート入出力装置ＰＯ１，ＰＯ２，ＰＯ３…側に送られ、リモート入出力装置ＰＯ１，ＰＯ２，ＰＯ３…につながるアクチュエータの動作に反映される。」（第３頁３〜４欄）。 
　
第８．対比・判断  
（８−１）本件特許発明１について  
　イ．対比  
　口頭審理の調書によれば、請求人は甲第４号証を主引用例であると主張するのであるから、本件特許発明１と甲４発明を対比する。  
　ａ）甲４発明の「シリアル通信線」、「ホスト」、「リモート」、は、それぞれ本件特許発明１の「デジタル通信回線」、「中央装置」、「端末装置」に相当する。
　ｂ）本件特許発明１の構成要件である「逐次にサイクリックに」等を踏まえれば、本件特許発明１では、１台の端末装置を含むことを否定するものではないが、複数台の端末装置を前提にしていると解釈することが自然であるから、甲４発明の「複数台のリモート」と本件特許発明１の「１台又は複数台の端末装置」との間には、実質的に差異はない。  
　ｃ）甲４発明の「下りパケット」、「上りパケット」と、本件特許発明１の「コマンドパケット」、「レスポンスパケット」は、それぞれ、中央装置から端末装置への送信なのか、端末装置から中央装置への送信なのかという点からみて、「下りパケット」、「上りパケット」という点で一致する。 
　ｄ）甲４発明の「ホストの内部の制御回路」と本件特許発明１の「ステートマシーン」は、「通信制御手段」という点で一致する。 
　ｅ）甲４発明の「送信用レジスタファイル♯１〜８と受信用レジスタファイル♯１〜８」と本件特許発明１の「メモリ」は、「記憶手段」という点で一致する。 
　ｆ）甲４発明のｉ番目対応の「送信用レジスタファイル♯ｉ」、ｉ番目対応の「受信用レジスタファイル♯ｉ」は、それぞれ本件特許発明１の「ｉ番目対応の出力データ記憶領域」、「ｉ番目対応の入力データ記憶領域」に相当する。  
　ｇ）甲４発明の「出力用ラッチ回路」、「入力用ラッチ回路」、「局番」は、それぞれ本件特許発明１の「出力ポート」、「入力ポート」、「端末装置アドレス符号」に相当する。  
　ｈ）甲４発明では、複数のリモート内の「出力用ラッチ回路」及び「入力用ラッチ回路」のビット群の構成と、ホスト内の送信用レジスタファイル及び受信用レジスタファイルのビット群の構成とを、それぞれ同一形態とする点、甲第４号証の段落００８５に「接点入出力リモートＲＡＭ方式」旨、記載されている点を踏まえれば、甲４発明のシステムも「電子配線システム」であるということができる。  
　
　すると、本件特許発明１と甲４発明は、次の点で一致し、相違する。  
（一致点）  
「（分説Ａ）
１台のＩＣ化された中央装置と１台又は複数台のＩＣ化された端末装置とがデジタル通信回線を介して、相互接続されて構成され、上記中央装置から上記端末装置宛に、出力データの組み込まれた下りパケットを一斉にサイクリックに自動的に送信し、１台又は複数台の端末装置の中から順次に択一的に選択される１台づつの上記端末装置から上記中央装置宛に、入力データの組み込まれた上りパケットを逐次にサイクリックに自動的に送信するサイクリック自動通信方式の電子配線システムであって、  
（分説Ｂ）
　上記中央装置は、上記出力データと上記入力データとを読み取り可能に記憶する記憶手段と、上記下りパケットの送信と上記上りパケットの受信とを、制御する通信制御手段とから成り、  
（分説Ｃ）
　上記記憶手段は、ｉ番目の下りパケットに組み込まれるｉ番目の出力データをｉ番目対応の出力データ記憶領域に読み取り可能に記憶し、ｉ番目の上りパケットに組み込まれていたｉ番目の入力データをｉ番目対応の入力データ記憶領域に読み取り可能に記憶する記憶手段であり、  
（分説Ｄ）
　上記通信制御手段は、ｉ−１番目の端末装置宛のｉ−１番目の下りパケットの送信が完了してから、ｉ−１番目の上りパケットの受領期間が経過した後に、上記記憶手段のｉ番目対応の出力データ記憶領域から読み取られたｉ番目の出力データとｉ番目の端末装置アドレス符号とが組み込まれたｉ番目の下りパケットをデジタル通信回線経由で送信し、該ｉ番目の下りパケットの送信が完了した後に、ｉ番目の入力データの組み込まれたｉ番目の上りパケットをｉ番目の端末装置からデジタル通信回線経由で受信し、該ｉ番目の入力データを上記記憶手段のｉ番目対応の入力データ記憶領域に書き込むことを特徴とし、
（分説Ｅ）
　上記端末装置は、デジタル通信回線経由で受信した上記ｉ番目の下りパケットに組み込まれているｉ番目の端末装置アドレス符号が自己の端末装置アドレス符号として設定されているｉ番目の端末装置アドレス符号と一致するときに、上記ｉ番目の下りパケットに組み込まれているｉ番目の出力データを出力ポートでのポート出力データとして出力するとともに、入力ポートからのポート入力データがｉ番目の入力データとして組み込まれた上記ｉ番目の上りパケットをデジタル通信回線経由で送信することを特徴とし、さらに、
（分説Ｆ）
　上記記憶手段のｉ番目対応の出力データ記憶領域に読み取り可能に記憶されている出力データのビット群の構成と上記出力ポートから出力されるポート出力データのビット群の構成とが同一形態であり、上記記憶手段のｉ番目対応の入力データ記憶領域に読み取り可能に記憶されている入力データのビット群の構成と上記入力ポートから入力されるポート入力データのビット群の構成とが同一形態であり、
（分説Ｇ）
　前記記憶手段内のデータビット群が、前記複数の端末装置毎に記憶手段領域を分割して設定したサイクリック自動通信方式の電子配線システム。」
　
（相違点１）  
　端末装置アドレス符号が、本件特許発明１では外部から設定されるのに対し、甲４発明では、どこから設定されるか不明な点。  
　
（相違点２）  
　中央装置から端末装置宛の下りパケット、及び端末装置から中央装置宛の上りパケットの送信・受信が、本件特許発明１では、コマンドパケットとレスポンスパケットの組を含む通信方式（以下、「コマンド・レスポンス方式」という。）であるのに対し、甲４発明では、タイムチャートに従って送信される下りパケットと、自己の端末に割り当てられた期間に送信される上りパケットを含む時間同期方式である点。
　
（相違点３） 
　記憶手段が、本件特許発明１ではメモリであり、端末装置毎に分割され、出力データ及び入力データ毎の記憶領域からなるのに対し、甲４発明では、端末装置毎に個別に設けられた出力データ用の送信用レジスタファイル♯１〜８と、端末装置毎に個別に設けられた入力データ用の受信用レジスタファイル♯１〜８のように個別のファイルからなる点。
　
（相違点４） 
　通信制御手段が、本件特許発明１では「プログラムによる通信制御に基づかないで、回路の駆動で制御するステートマシーン」であるのに対し、甲４発明では、ホストの内部の制御回路である点。  
　
（相違点５）  
　通信制御手段が、本件特許発明１では「ｉ−１番目の端末装置（２）宛のｉ−１番目のコマンドパケットの送信が完了した直後に、又は、ｉ−１番目のコマンドパケットの送信が完了してから、ｉ−１番目のレスポンスパケットの受領期間が経過した直後に、上記メモリ（４）のｉ番目対応の出力データ記憶領域から読み取られたｉ番目の出力データとｉ番目の端末装置アドレス符号とが組み込まれたｉ番目のコマンドパケットをデジタル通信回線（３）経由で送信し、該ｉ番目のコマンドパケットの送信が完了した後に、ｉ番目の入力データの組み込まれたｉ番目のレスポンスパケットをｉ番目の端末装置からデジタル通信回線（３）経由で受信」するのに対して、  
　甲４発明では「ｉ−１番目の端末装置宛のｉ−１番目の下りパケットの送信が完了してから、ｉ−１番目の上りパケットを受信した後に、タイムチャートに従って、上記記憶手段のｉ番目対応の出力データ記憶領域から読み取られたｉ番目の出力データとｉ番目の端末装置アドレス符号とが組み込まれたｉ番目の下りパケットをデジタル通信回線経由で送信し、該ｉ番目の下りパケットの送信の後に、ｉ番目の端末装置に割り当てられた期間に、ｉ番目の入力データの組み込まれたｉ番目の上りパケットをｉ番目の端末装置からデジタル通信回線経由で受信」するものの、本件特許発明１の「又は」の前段に係る構成を有していないとともに、「又は」の後段に係る構成では、本件特許発明１では、「コマンド・レスポンス方式」の通信により、引き続くコマンドパケットが、先行するレスポンスパケットの「直後に」送信されるのに対し、甲４発明では時間同期方式の通信により、引き続く下りパケットが先行する上りパケットの単に「後に」送信される点。
　
　ロ．判断  
　以下、相違点について検討する。  
（相違点１）について 
　端末装置において、「外部から端末装置アドレス符号が設定される」ことは、例えば特開昭５８−１１６８９７号公報に開示されるように、周知技術である。この点、口頭審理の調書で、被請求人も認めるところである。 
　一方、甲４発明では、端末装置に端末装置アドレス符号が設定されるものであるところ、その設定の仕方として、当該周知技術を使って、前記相違点１に係る構成とすることは、当業者が適宜なし得ることである。 
　
（相違点２）について 
　例えば、前記甲第３号証には、「１台の中央監視制御装置と複数の端末器を伝送線で接続し、中央監視制御装置から端末器宛てに、アドレスパルス、制御パルスと返信待機パルスの組み込まれた伝送信号を送信し、そのアドレスが一致しているときに、その端末器から中央監視制御装置宛てに、監視パルスの組み込まれた返信信号を送信するポーリングを、複数台の端末器に対し順次にサイクリックに行う通信方式。」の発明（甲３発明）が開示されている（再掲）。  
　同様に、例えば、前記甲第８号証には、「親局と複数の子局を伝送線路で接続し、親局から子局宛てに出力データを送信し、そのアドレスが一致しているときに、その子局から親局宛てに入力データを送信するポーリングを、複数台の子局に対し順次にサイクリックに行う通信方式。」という発明（甲８発明）が開示されている（再掲）。 
　ここで、甲３発明の中央監視制御装置と甲８発明の親局は、中央装置であるということができ、甲３発明の端末器と甲８発明の子局は端末装置であるということができる。 
　そして、甲３発明及び甲８発明ではその中央装置から端末装置への送信信号は制御信号を含み、また、端末装置から中央装置への送信信号は監視信号や入力信号を返信するというポーリング方式によって、複数台の端末装置に対し順次行われるのであるから、甲３発明及び甲８発明の通信方式は何れも、コマンドパケットとレスポンスパケットの組を含むコマンド・レスポンス方式のものであるということができる。 
　すると、これら甲号証の記載によれば、「１台の中央装置と複数台の端末装置との間でサイクリックに通信を行う際、中央装置の通信制御手段によって、コマンドパケットとレスポンスパケットの組を含むコマンド・レスポンス方式の通信」は周知技術であると認められる。 
　そして、当該周知技術と甲４発明は、１台の中央装置と複数台の端末装置との間のサイクリックな通信という点で共通するものであるから、当該周知技術を甲４発明に適用して、甲４発明の時間同期方式に代えてコマンド・レスポンス方式を採用し、相違点２に係る構成とすることは、当業者が容易になし得ることである。 
　
（相違点３）について 
　甲４発明では、記憶手段が、端末装置毎、及び出力データ用、入力データ用の個別のレジスタファイルから構成されるが、１つのメモリを端末装置毎に分割するとともに、出力データ用、入力データ用毎に記憶領域を割当てることは、例えば甲第５号証に開示されているように、周知技術であるとともに、本件特許発明１のメモリにおいても、メモリ領域（記憶領域）は、端末装置毎に分割され、また、出力データ記憶領域と入力データ記憶領域に区分されて使用される点、及び甲４発明の送信用レジスタファイル♯１〜８と受信用レジスタファイル♯１〜８を周知のメモリに置き換えることに特段の阻害要因も見あたらない点を踏まえれば、相違点３に係る構成とすることは当業者が容易になし得ることである。
　
（相違点４）について 
　甲第４号証の段落００３４、段落００８４、段落００８５の記載によれば、甲４発明の「端末装置」（リモート）は、ＣＰＵを必要としないものであり、「中央装置」（ホスト）及び「端末装置」（リモート）のいずれにおいても内部の制御回路が通信制御を行うものであることが理解できる。
　したがって、甲４発明においては、「中央装置」（ホスト）はＣＰＵを必要としないものであり、その通信制御は内部の制御回路のみによって行うことについて示唆があるというべきである。
　また、甲第６号証には、１対Ｎ局で親局のみが送信権を有しているポーリング伝送方式において、親局から子局へのデータ伝送を、中央処理装置が介在することのない回路構成によって、中央処理装置とは無関係に通信制御する構成及びこのような構成によって高速のデータ伝送が可能となることが記載されているということができる。
　そうすると、上記した甲４発明における示唆に基づいて、甲４発明に甲第６号証の記載を適用して、中央装置と端末装置の間の通信制御について、中央処理装置（ＣＰＵ）が介在することのない回路構成によるものとすること、すなわち通信制御手段について「プログラムによる通信制御に基づかないで、回路の駆動により制御する」ものとすることに困難性は認められない。
　一方、本件特許発明１の「ステートマシン」は、本件特許明細書の段落０００１の記載を参照すれば、「順序論理回路」のことであるが、例えば特開昭６０−３００４号公報に示されるように、通信制御手段を「ステートマシン」すなわち、「順序論理回路」により構成することは、周知技術であり、通信制御手段をステートマシンとすることにも困難性は認められない。
　したがって、相違点４に係る構成を採用することは、当業者が容易になし得ることである。
　
（相違点５）について
　相違点５に係る構成のうち、「又は」の前段に係る構成が、「フルデュープレックス（全二重）の通信方式」であり、「又は」の後段に係る構成が「ハーフデュープレックス（半二重）の通信方式」であるが、これらの通信方式はいずれも周知のものである。
　甲４発明では、上りパケットと下りパケットは、交互に送信されるものであるから、「ハーフデュープレックス（半二重）の通信方式」であるといえる。
　また、本件特許発明１は、コマンド・レスポンス方式であり、甲４発明は時間同期方式であるといえるが、時間同期方式に代えてコマンド・レスポンス方式を採用することは、相違点２について検討したように当業者にとって容易なことである。
　さらに、相違点５のうち「直後に」の構成については、通信制御をステートマシンにより行うことを意味するものといえる。
　したがって、相違点４について検討したように、通信制御手段としてステートマシンを用いることが当業者にとって容易であるので、相違点５の「直後に」の構成とすることも当業者にとって容易である。
　したがって、相違点５に係る構成を採用することは、当業者が容易になし得ることである。
　
　そして本件特許発明１の作用効果も、甲４発明、甲６号証に記載された事項及び周知技術から当業者が予測できる範囲のものである。
　
　ハ．むすび
　以上のとおり、本件特許発明１は、甲４発明、甲６号証に記載された事項及び周知技術に基づいて容易に発明をすることができたものである。
　
（８−２）本件特許発明２について
　イ．対比
　本件特許発明２は、本件特許発明１に「上記メモリのｉ番目対応の出力データ記憶領域からのｉ番目の出力データの読み取り動作と、該ｉ番目対応の出力データ記憶領域へのユーザインターフェースＰＣからのｉ番目の出力データの書き込み動作と、該メモリのｉ番目対応の入力データ記憶領域へのｉ番目の入力データの書き込み動作と、該ｉ番目対応の入力データ記憶領域からのユーザインターフェースＰＣへのｉ番目の入力データ読み取り動作とが、それぞれ、別個独立に実行可能である」という発明特定事項を追加するものである。
　当該発明特定事項の「ユーザインターフェースＰＣ」と甲４発明の「ＣＰＵ１０１」とは、記憶手段にアクセス可能な装置である点で共通している。
　また、甲４発明の「ＣＰＵ１０１」は、操作ボードの設定表示等のプログラムを実行可能であるから、ユーザインターフェース機能を有しているといえる。
　そうすると、甲４発明の「ＣＰＵ１０１」と本件特許発明２の「ユーザインターフェースＰＣ」とは、「ユーザインターフェース機能を有する装置」であり、「記憶手段にアクセス可能な装置」である点で共通している。
　したがって、本件特許発明２と甲４発明とは、相違点１〜５に加えて、次の点で相違している。
　
（相違点６）
　「ユーザインターフェース機能を有する装置」が、本件特許発明２では、「ユーザインターフェースＰＣ」であるのに対して、甲４発明では、「ＣＰＵ１０１」である点。
（相違点７）
　本件特許発明２は、「記憶手段のｉ番目対応の出力データ記憶領域からのｉ番目の出力データの読み取り動作と、該ｉ番目対応の出力データ記憶領域へのユーザインターフェース機能を有する装置からのｉ番目の出力データの書き込み動作と、該記憶手段のｉ番目対応の入力データ記憶領域へのｉ番目の入力データの書き込み動作と、該ｉ番目対応の入力データ記憶領域からのユーザインターフェース機能を有する装置へのｉ番目の入力データ読み取り動作とが、それぞれ、別個独立に実行可能である」のに対して、
　甲４発明では、「記憶手段のｉ番目対応の出力データ記憶領域からのｉ番目の出力データの読み取り動作と、該ｉ番目対応の出力データ記憶領域へのユーザインターフェース機能を有する装置からのｉ番目の出力データの書き込み動作と、該記憶手段のｉ番目対応の入力データ記憶領域へのｉ番目の入力データの書き込み動作と、該ｉ番目対応の入力データ記憶領域からのユーザインターフェースＰＣへのｉ番目の入力データ読み取り動作とが、それぞれ、実行可能である」が、各動作が別個独立に実行可能であることは明らかでない点。
　
　ロ．判断
（相違点６）について
　本件特許発明２の「ユーザインターフェースＰＣ」は、ＣＰＵを必須とするものであることは技術常識であり、「ユーザインターフェース機能を有する装置」として、「ＣＰＵ１０１」を用いることに代えて「ユーザインターフェースＰＣ」を採用することは当業者にとって格別の事項ではない。
　
（相違点７）について
　例えば特開昭６０−３００４号公報に示されるように、ＣＰＵと、他の装置とが記憶手段にアクセスするものにおいて、アクセス動作を別個独立に実行可能とすることは周知技術であり、当該周知技術を甲４発明に適用することにより、相違点７に係る構成とすることは、当業者が容易になし得ることである。
　
　そして本件特許発明２の作用効果も、甲４発明、甲６号証に記載された事項及び周知技術から当業者が予測できる範囲のものである。
　
　ハ．むすび
　以上のとおり、本件特許発明２は、甲４発明、甲６号証に記載された事項及び周知技術に基づいて容易に発明をすることができたものである。
　
（８−３）本件特許発明３について
　イ．対比
　本件特許発明３は、本件特許発明２に「前記端末装置毎に分割されたメモリ領域内のデータビット群は、送受信単位毎のフィールドに設定し、該設定されたフィールド単位で送受信するようにした」という発明特定事項を追加するものである。
　当該発明特定事項における「送受信単位のフィールド」とは、本件特許明細書及び図面によれば、「コマンドパケット」、「レスポンスパケット」を意味するものである。
　上記（８−１）のイ．対比で検討したように、分説Ｃ、Ｆ、Ｇの点で本件特許発明１と甲４発明とは一致しているわけであり、パケットが送受信単位のフィールドを意味することから、データビット群の設定されたフィールド単位で送受信することも、甲４発明と一致していることは明らかである。
　したがって、本件特許発明３は、本件特許発明２に比べて新たな相違点を有するものではない。
　
　ロ．むすび
　以上のとおり、本件特許発明３は、甲４発明、甲６号証に記載された事項及び周知技術に基づいて容易に発明をすることができたものである。
　
第９．むすび
　以上のとおりであるから、本件特許発明１乃至３は、特許法第２９条第２項の規定に違反してなされたものであって、同法１２３条第１項第２号に該当し、無効とすべきものである。
　審判に関する費用については、特許法第１６９条第２項の規定で準用する民事訴訟法第６１条の規定により、被請求人が負担すべきものである。
　
　よって、上記結論のとおり審決する。