【手続補正書】
【提出日】平成23年6月10日(2011.6.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
プリント配線板を含むデバイスであって、
前記プリント配線板が、
面積と、
複数のアクティブな電力およびグランド端子と、
複数の信号端子と、
を含む集積回路を支持し、
前記プリント配線板が、複数のノーングッド（ｋｎｏｗｎ  ｇｏｏｄ）単一化キャパシタを含み、
各ノーングッド単一化キャパシタが、電力電極およびグランド電極を有し、かつノーングッド薄膜箔上焼成キャパシタから形成され、
前記ノーングッド薄膜箔上焼成キャパシタが、第１および第２の電極を含み、
前記第２の電極がフットプリントを有し、
各ノーングッド単一化キャパシタが、前記ノーングッド薄膜箔上焼成キャパシタの前記第２の電極のフットプリント内に形成され、かつ前記プリント配線板のビルドアップ層に埋め込まれ、
各ノーングッド単一化キャパシタが、前記ＩＣの真下かつその面積内に前記複数の単一化キャパシタが位置するようなサイズおよびピッチであり、
前記ＩＣの各アクティブな電力およびグランド端子が、ノーングッド単一化キャパシタの対応する電力およびグランド電極にそれぞれ直接接続され、
前記ＩＣの各信号端子が、前記単一化キャパシタから分離されているが、前記ノーングッド箔上焼成キャパシタから同時に形成された信号パッドに直接接続されることを特徴とする、デバイス。
【請求項２】
プリント配線板を含むデバイスを作製する方法であって、
該方法は、
２つの側面を有する少なくとも１つの箔構造を提供する工程であって、該箔構造がノウングッド薄膜箔上焼成キャパシタを含み、該キャパシタが、誘電体層と、フットプリントを有する第２の電極層と、を含むものである工程と、
前記第２の電極を含む前記箔構造の側面に金属を施す工程と、
前記第２の電極を含まない前記箔構造の側面をパターニングし、それによって、複数の第１の電極を形成する工程と、
前記箔構造の前記パターニングされた側面をプリント配線板のビルドアップ層に積層する工程と、
前記箔上焼成キャパシタの前記第２の電極を含む前記箔構造の側面をパターニングし、それによって、前記第２の電極層の前記フットプリント内に複数の第２の電極を形成する工程と、を含み、
もって、前記複数の第１の電極および前記複数の第２の電極の形成により、各単一化電極がＩＣの端子に直接装着されるようなサイズおよびピッチの複数の単一化キャパシタが形成され、前記複数の単一化キャパシタが、前記集積回路の真下かつその面積内に直接位置するものであることを特徴とする、方法。
【請求項３】
プリント配線板を含むデバイスを作製する方法であって、
該方法は、２つの側面を有する少なくとも１つの箔構造を提供する工程であって、該箔構造がノーングッド薄膜箔上焼成キャパシタを含み、該キャパシタが、誘電体層と、フットプリントを有する第２の電極層と、を含むものである工程と、
前記第２の電極を含む前記箔構造の側面に金属を施す工程と、
前記第２の電極を含まない前記箔構造の側面をパターニングし、それによって、複数の第１の電極を形成する工程と、
前記箔構造をダイシングして、ノーングッドのダイシングされたコンポーネントを形成する工程であって、前記ノーングッドのダイシングされたコンポーネントが、少なくとも１つの箔上焼成キャパシタを含むものである工程と、
前記コンポーネントの前記パターニングされた側面がビルドアップ層と接触するように、少なくとも１つのダイシングされたコンポーネントを、前記プリント配線板の前記ビルドアップ層上にピック・アンド・プレースする工程と、
少なくとも１つのノーングッドのダイシングされたコンポーネントを前記ビルドアップ層に積層する工程と、
前記箔上焼成キャパシタの前記第２の電極を含む前記箔構造の側面をパターニングし、それによって、前記第２の電極層の前記フットプリント内に複数の第２の電極を形成する工程と、を含み、
もって、前記複数の第１の電極および前記複数の第２の電極の形成により、各単一化電極がＩＣの端子に直接装着されるようなサイズおよびピッチの複数の単一化キャパシタが形成され、
前記複数の単一化キャパシタが、前記集積回路の真下かつその面積内に直接位置することを特徴とする、方法。
【請求項４】
請求項２に記載の方法によって作製されたことを特徴とするプリント配線板。
【請求項５】
請求項３に記載の方法によって作製されたことを特徴とするプリント配線板。
【請求項６】
請求項２に記載の方法を含むことを特徴とする、単一化キャパシタをプリント配線板のビルドアップ層に組み込む方法。
【請求項７】
請求項３に記載の方法を含むことを特徴とする、単一化キャパシタをプリント配線板のビルドアップ層に組み込む方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０１０４
【補正方法】変更
【補正の内容】
【０１０４】
上記の例は、半導体デバイスに近いプリント配線板のビルドアップ層内に高静電容量薄膜キャパシタを配置するための、本明細書で説明する方法の価値を示す。
以下、本明細書に記載の発明につき、列記する。
１．
プリント配線板を含むデバイスであって、
前記プリント配線板が、
面積と、
複数のアクティブな電力およびグランド端子と、
複数の信号端子と、
を含む集積回路を支持し、
前記プリント配線板が、複数のノーングッド（ｋｎｏｗｎ  ｇｏｏｄ）単一化キャパシタを含み、
各ノーングッド単一化キャパシタが、電力電極およびグランド電極を有し、かつノーングッド薄膜箔上焼成キャパシタから形成され、
前記ノーングッド薄膜箔上焼成キャパシタが、第１および第２の電極を含み、
前記第２の電極がフットプリントを有し、
各ノーングッド単一化キャパシタが、前記ノーングッド薄膜箔上焼成キャパシタの前記第２の電極のフットプリント内に形成され、かつ前記プリント配線板のビルドアップ層に埋め込まれ、
各ノーングッド単一化キャパシタが、前記ＩＣの真下かつその面積内に前記複数の単一化キャパシタが位置するようなサイズおよびピッチであり、
前記ＩＣの各アクティブな電力およびグランド端子が、ノーングッド単一化キャパシタの対応する電力およびグランド電極にそれぞれ直接接続され、
前記ＩＣの各信号端子が、前記単一化キャパシタから分離されているが、前記ノーングッド箔上焼成キャパシタから同時に形成された信号パッドに直接接続されることを特徴とする、デバイス。
２．
各単一化キャパシタの誘電体層が、ＢａＴｉＯ3、ＢａＳｒＴｉＯ3、ＰｂＴｉＯ3、ＣａＴｉＯ3、ＰｂＺｒＯ3、ＢａＺｒＯ3およびＳｒＺｒＯ3またはこれらの混合物の群から選択される一般式ＡＢＯ3を含む材料から選択される高Ｋ薄膜セラミックであることを特徴とする、前記１．に記載のデバイス。
３．
前記ノーングッド箔上焼成キャパシタの箔が、ニッケル、ニッケル合金、銅、銅合金、銅−インバール−銅、インバール、ニッケル被覆銅およびこれらの任意の組み合わせからなる群から選択されることを特徴とする、前記１．に記載のデバイス。
４．
前記誘電体層が、保護雰囲気下で高温で焼成されたことを特徴とする、前記１．に記載のデバイス。
５．
前記プリント配線板が、ノーングッド箔上焼成キャパシタを含む箔からダイシングされた少なくとも１つのノーングッドコンポーネントから形成された単一化キャパシタを含み、前記ノーングッドコンポーネントが、少なくとも１つのノーングッド箔上焼成キャパシタを含むことを特徴とする、前記１．に記載のデバイス。
６．
前記ノーングッドコンポーネントが、ピック・アンド・プレース（ｐｉｃｋ  ａｎｄ  ｐｌａｃｅ）技術によって、前記プリント配線板のビルドアップ層上に配置されたことを特徴とする、前記５．に記載のデバイス。
７．
前記ノ−ングッドコンポーネントが、それらの静電容量許容誤差または他の電気特性に従って、前記ビルドアップ層への配置の前に分類されて前記ビルドアップ層上に配置されたことを特徴とする、前記６．に記載のデバイス。
８．
前記箔上焼成キャパシタを含む箔構造の側面に施されるキャリアフィルムをさらに含むことを特徴とする、前記１．に記載のデバイス。
９．
プリント配線板を含むデバイスを作製する方法であって、
該方法は、
２つの側面を有する少なくとも１つの箔構造を提供する工程であって、該箔構造がノウングッド薄膜箔上焼成キャパシタを含み、該キャパシタが、誘電体層と、フットプリントを有する第２の電極層と、を含むものである工程と、
前記第２の電極を含む前記箔構造の側面に金属を施す工程と、
前記第２の電極を含まない前記箔構造の側面をパターニングし、それによって、複数の第１の電極を形成する工程と、
前記箔構造の前記パターニングされた側面をプリント配線板のビルドアップ層に積層する工程と、
前記箔上焼成キャパシタの前記第２の電極を含む前記箔構造の側面をパターニングし、それによって、前記第２の電極層の前記フットプリント内に複数の第２の電極を形成する工程と、を含み、
もって、前記複数の第１の電極および前記複数の第２の電極の形成により、各単一化電極がＩＣの端子に直接装着されるようなサイズおよびピッチの複数の単一化キャパシタが形成され、前記複数の単一化キャパシタが、前記集積回路の真下かつその面積内に直接位置するものであることを特徴とする、方法。
１０．
プリント配線板を含むデバイスを作製する方法であって、
該方法は、２つの側面を有する少なくとも１つの箔構造を提供する工程であって、該箔構造がノーングッド薄膜箔上焼成キャパシタを含み、該キャパシタが、誘電体層と、フットプリントを有する第２の電極層と、を含むものである工程と、
前記第２の電極を含む前記箔構造の側面に金属を施す工程と、
前記第２の電極を含まない前記箔構造の側面をパターニングし、それによって、複数の第１の電極を形成する工程と、
前記箔構造をダイシングして、ノーングッドのダイシングされたコンポーネントを形成する工程であって、前記ノーングッドのダイシングされたコンポーネントが、少なくとも１つの箔上焼成キャパシタを含むものである工程と、
前記コンポーネントの前記パターニングされた側面がビルドアップ層と接触するように、少なくとも１つのダイシングされたコンポーネントを、前記プリント配線板の前記ビルドアップ層上にピック・アンド・プレースする工程と、
少なくとも１つのノーングッドのダイシングされたコンポーネントを前記ビルドアップ層に積層する工程と、
前記箔上焼成キャパシタの前記第２の電極を含む前記箔構造の側面をパターニングし、それによって、前記第２の電極層の前記フットプリント内に複数の第２の電極を形成する工程と、を含み、
もって、前記複数の第１の電極および前記複数の第２の電極の形成により、各単一化電極がＩＣの端子に直接装着されるようなサイズおよびピッチの複数の単一化キャパシタが形成され、
前記複数の単一化キャパシタが、前記集積回路の真下かつその面積内に直接位置することを特徴とする、方法。
１１．
相互接続が、ビアを形成およびめっきすることを含むことを特徴とする、前記９．に記載の方法。
１２．
相互接続が、ビアを形成およびめっきすることを含むことを特徴とする、前記１０．に記載の方法。
１３．
前記誘電体層の全面積が支持されることを特徴とする、前記９．に記載の方法。
１４．
前記誘電体層の全面積が支持される、前記１０．に記載の方法。
１５．
前記箔上焼成キャパシタを含まない前記箔構造のエッチングされた側面が、他のＰＷＢ層に積層され、それによって、複数の層が共に一斉に積層される単一積層ステップにおいてか、または各層が個別に積層される複数の積層ステップにおいて、コアレス多層構造を作製することを特徴とする、前記９．に記載の方法。
１６．
前記箔上焼成キャパシタを含まない前記箔構造の前記エッチングされた側面が、他のＰＷＢ層に積層され、それによって、複数の層が共に一斉に積層される単一積層ステップにおいてか、または各層が個別に積層される複数の積層ステップにおいて、コアレス多層構造を作製することを特徴とする、前記１０．に記載の方法。
１７．
前記箔上焼成キャパシタを試験し、その静電容量許容誤差および／または他の電気特性によって、それがノーングッド品質を有することを判定する工程をさらに含むことを特徴とする、前記９．に記載の方法。
１８．
前記箔上焼成キャパシタを試験し、その静電容量許容誤差および／または他の電気特性によって、それがノーングッド品質を有することを判定する工程をさらに含むことを特徴とする、前記１０．に記載の方法。
１９．
ノーンバッド（ｋｎｏｗｎ  ｂａｄ）箔上焼成キャパシタを識別する工程と、
前記ノーンバッド箔上焼成キャパシタを含む前記プリント配線板にコンポーネントを組み込むことを防ぐ工程と、
をさらに含むことを特徴とする、前記１６．に記載の方法。
２０．
前記ノーングッド箔上焼成キャパシタから得られた前記ダイシングされたコンポーネントを、その静電容量許容誤差または他の電気特性によって分類する工程と、
前記ダイシングされたコンポーネントを、その静電容量許容誤差または他の電気特性に従って、前記ビルドアップ層に組み込む工程と、
をさらに含むことを特徴とする、前記１７．に記載の方法。
２１．
パターニングの前に、キャパシタを含む前記箔構造の側面にキャリアフィルムを施す工程をさらに含むことを特徴とする、前記９．に記載の方法。
２２．
パターニングの前に、キャパシタを含む前記箔構造の側面にキャリアフィルムを施す工程をさらに含むことを特徴とする、前記１０．に記載の方法。
２３．
前記９．に記載の方法を含むことを特徴とする、プリント配線板を作製する方法。
２４．
前記１０．に記載の方法を含むことを特徴とする、プリント配線板を作製する方法。
２５．
前記９．に記載の方法によって作製されたことを特徴とするプリント配線板。
２６．
前記１０．に記載の方法によって作製されたことを特徴とするプリント配線板。
２７．
前記９．に記載の方法を含むことを特徴とする、単一化キャパシタをプリント配線板の
ビルドアップ層に組み込む方法。
２８．
前記１０．に記載の方法を含むことを特徴とする、単一化キャパシタをプリント配線板のビルドアップ層に組み込む方法。
２９．
前記複数の単一化キャパシタが、１００ミクロン未満の長さおよび２０ピコヘンリー未満のインダクタンスを有するビアによって、前記ＩＣの端子に接続されたＰＷＢの少なくとも１つのビルドアップ層に埋め込まれることを特徴とする、前記１．に記載のデバイス。