【事件の表示】
　特願２００２−３５６３８８「フラッシュメモリセルの製造方法」拒絶査定不服審判事件〔平成１５年　７月１１日出願公開，特開２００３−１９７７８７〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　
　本願は，平成１４年１２月９日（パリ条約による優先権主張２００１年１２月２２日，大韓民国）の出願であって，平成１９年５月２８日付けの拒絶理由通知に対して，同年９月５日に手続補正書及び意見書が提出されたが，同年９月２７日付けで拒絶査定がされ，これに対し，同年１２月２８日に審判請求がされるとともに，手続補正書が提出され，その後当審において，平成２２年４月７日付けで審尋がされ，同年６月２５日に回答書が提出されたものである。
　
　
第２　平成１９年１２月２８日に提出された手続補正書による補正（以下「本件補正」という。）についての補正却下の決定
　
［補正却下の決定の結論］
　本件補正を却下する。
　
［理由］
１　本件補正の内容
　本件補正は，特許請求の範囲を補正するものであり，本件補正による補正前後の本願の特許請求の範囲の請求項１，請求項１８及び請求項２３の記載は，次のとおりである。
　
ア　　補正前
「【請求項１】
　半導体基板の上にパッド層を形成する段階と，
　前記半導体基板を活性領域と非活性領域に設定するためのトレンチを形成する段階と，
　前記トレンチを埋め込むようにしてトレンチ絶縁膜をこの上部両側が膨出した形状に形成する段階と，
　前記活性領域に不純物領域を形成する段階と，
　前記トレンチ絶縁膜の上部膨出部を境界にして独立した凹凸部を有するフローティングゲートを形成する段階と，
　前記フローティングゲート上に誘電体膜及びコントロールゲートを形成する段階と，含み，さらに，
　前記フローティングゲートを形成する段階で全体構造上にポリシリコン層を形成する段階と，
　前記ポリシリコン層を前記トレンチ絶縁膜の上部膨出部をエッチングバリア層として用いた平坦化工程によって前記ポリシリコン層を独立させる段階と，
　アイソレーションマスクを用いたエッチング工程によって前記ポリシリコン層の上部を凹凸状にエッチングする段階と，を含むことを特徴とするフラッシュメモリセルの製造方法。
　
【請求項１８】
　前記ポリシリコン層は，１０００Å以上，且つ１４００Å以下の厚さに均一に形成されることで孤立することを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
　
【請求項２３】
　前記ドープト層と前記アンドープト層は，１：２〜６：１の薄膜厚比率で全厚が５００Å以上，且つ１０００Å以下程度となるように形成することを特徴とする請求項２２記載のフラッシュメモリセルの製造方法。」
　
イ　　補正後
「【請求項１】　半導体基板の上にパッド層を形成する第１の段階と，
　前記第１の段階の後，前記半導体基板を活性領域と非活性領域に設定するためのトレンチを形成する第２の段階と，
　前記第２の段階の後，前記トレンチを埋め込むようにしてトレンチ絶縁膜をこの上部両側が膨出した形状に形成する第３の段階と，
　前記第３の段階の後，前記活性領域に不純物領域を形成する第４の段階と，
　前記第４の段階の後，全体構造上にネガティブフォトレジストを蒸着する第５の段階と，
　前記第５の段階の後，露光工程を行って前記ネガティブフォトレジストをパターニングすることにより，フローティングゲート用マスクを形成する第６の段階と，
　前記第６の段階の後，前記フローティングゲート用マスクを用いたエッチング工程により，前記トレンチ絶縁膜の上部膨出部を境界にして独立した凹凸部を有するフローティングゲートを形成する第７の段階と，
　前記第７の段階の後，前記フローティングゲート上に誘電体膜及びコントロールゲートを形成する第８の段階と，含み，さらに，
　前記第７の段階において，前記フローティングゲートを形成する段階で全体構造上にポリシリコン層を形成する段階と，
　前記ポリシリコン層を前記トレンチ絶縁膜の上部膨出部をエッチングバリア層として用いた平坦化工程によって前記ポリシリコン層を独立させる段階と，
　前記ネガティブフォトレジストからなるフローティングゲート用マスクを用いたエッチング工程によって前記ポリシリコン層の上部を凹凸状にエッチングする段階と，を含むことを特徴とするフラッシュメモリセルの製造方法。
　
【請求項１８】　前記ポリシリコン層は，１０００Å以上，且つ１４００Å以下の厚さに均一に形成されることを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
　
【請求項２３】　前記ドープト層と前記アンドープト層は，１：２〜６：１の薄膜厚比率で全厚が５００Å以上，且つ１０００Å以下となるように形成することを特徴とする請求項２２記載のフラッシュメモリセルの製造方法。」
　
２　補正事項の整理
　本件補正による，本願の特許請求の範囲についての補正事項は，以下のとおりである。（下線は補正箇所を示し，当審で付加したもの。）
　
ア　　補正事項１
　補正前の請求項１の
「半導体基板の上にパッド層を形成する段階と，
　前記半導体基板を活性領域と非活性領域に設定するためのトレンチを形成する段階と，
　前記トレンチを埋め込むようにしてトレンチ絶縁膜をこの上部両側が膨出した形状に形成する段階と，
　前記活性領域に不純物領域を形成する段階と，」を，
補正後の請求項１の
「半導体基板の上にパッド層を形成する
第１の
　
前記第１の段階の後，
第２の
　
前記第２の段階の後，
第３の
　
前記第３の段階の後，
第４の
　
イ　　補正事項２
　補正前の請求項１の「前記トレンチ絶縁膜の上部膨出部を境界にして独立した凹凸部を有するフローティングゲートを形成する段階と，」を，補正後の請求項１の
「
前記第４の段階の後，全体構造上にネガティブフォトレジストを蒸着する第５の段階と
　
前記第５の段階の後，露光工程を行って前記ネガティブフォトレジストをパターニングすることにより，フローティングゲート用マスクを形成する第６の段階と
　
前記第６の段階の後，前記フローティングゲート用マスクを用いたエッチング工程により，
第７の
　
ウ　　補正事項３
　補正前の請求項１の「前記フローティングゲート上に誘電体膜及びコントロールゲートを形成する段階と，含み，さらに，」を，補正後の請求項１の「
前記第７の段階の後，
第８の
　
エ　　補正事項４
　補正前の請求項１の「前記フローティングゲートを形成する段階で全体構造上にポリシリコン層を形成する段階と，」を，補正後の請求項１の「
前記第７の段階において，
　
オ　　補正事項５
　補正前の請求項１の「アイソレーションマスクを用いたエッチング工程によって前記ポリシリコン層の上部を凹凸状にエッチングする段階と，」を，補正後の請求項１の「
前記ネガティブフォトレジストからなるフローティングゲート用マスク
　
カ　　補正事項６
　補正前の請求項１８の「前記ポリシリコン層は，１０００Å以上，且つ１４００Å以下の厚さに均一に形成されることで孤立すること」を，補正後の請求項１８の「前記ポリシリコン層は，１０００Å以上，且つ１４００Å以下の厚さに均一に形成されること」に補正すること。
　
キ　　補正事項７
　補正前の請求項２３の「前記ドープト層と前記アンドープト層は，１：２〜６：１の薄膜厚比率で全厚が５００Å以上，且つ１０００Å以下程度となるように形成すること」を，補正後の請求項２３の「前記ドープト層と前記アンドープト層は，１：２〜６：１の薄膜厚比率で全厚が５００Å以上，且つ１０００Å以下となるように形成すること」に補正すること。
　
３　補正の適否
　補正事項４について検討する。
　補正事項２により補正後の請求項１には，
「前記第４の段階の後，全体構造上にネガティブフォトレジストを蒸着する第５の段階と，
　前記第５の段階の後，露光工程を行って前記ネガティブフォトレジストをパターニングすることにより，フローティングゲート用マスクを形成する第６の段階と，
　前記第６の段階の後，前記フローティングゲート用マスクを用いたエッチング工程により，前記トレンチ絶縁膜の上部膨出部を境界にして独立した凹凸部を有するフローティングゲートを形成する第７の段階と，」
と記載されているから，補正事項４により補正後の請求項１に記載された「前記第７の段階において，前記フローティングゲートを形成する段階で全体構造上にポリシリコン層を形成する段階」は，「フローティングゲート用マスクを形成する第６の段階」の後，「前記第７の段階において，前記フローティングゲートを形成する段階で全体構造上にポリシリコン層を形成する段階」と解される。
　これに対し，本願の願書に最初に添付した明細書又は図面（以下「当初明細書等」という。）には，フローティングゲートの形成について，図５及び図６とともに，次の記載がある。（下線は当審で付加したもの。以下同じ。）
「【００２４】次に，グレーンサイズが最小化されて電界集中を防止するように，
全体構造上に
フローティングゲート用第１ポリシリコン層３０を形成する
【００２５】図５（ｂ）を参照すると，
全体構造上にトレンチ絶縁膜２４の突出部をエッチングバリア層として平坦化工程ＣＭＰを行って第１ポリシリコン層３０を研磨することにより，トレンチ絶縁膜２４の突出部を境界として第１ポリシリコン層３０を孤立させてフローティングゲート３２を形成する
【００２６】図６（ａ）を参照すると，全体構造上にネガティブフォトレジストを蒸着した後，アイソレーション（ＩＳＯ）マスクを用いた露光工程を行ってネガティブフォトレジストをパターニングすることにより，
隣接しているフローティングゲート３２と重畳するようにフローティングゲート用マスク３４を形成する
【００２７】図６（ｂ）を参照すると，
フローティングゲート用マスク３４を用いたエッチング工程を２００Å以上，且つ４００Å以下程度のエッチングターゲットで実施することにより，フローティングゲート３２の上部を凸凹状にパターニングする
　そうすると，本願の出願当初の明細書等には，全体構造上に形成した「フローティングゲート用第１ポリシリコン層３０」に平坦化工程ＣＭＰを行って「フローティングゲート３２」を形成し，その後，上記「フローティングゲート３２」上に「フローティングゲート用マスク３４」を形成し，上記「フローティングゲート用マスク３４」を用いたエッチング工程を行って，上記「フローティングゲート３２」の上部を凸凹状にパターニングすることが記載されているだけであり，補正後の請求項１の記載から解される，「フローティングゲート用マスクを形成する第６の段階」の後，「前記第７の段階において，前記フローティングゲートを形成する段階で全体構造上にポリシリコン層を形成する段階」は，本願の出願当初の明細書等には記載されておらず，また，本願の出願当初の明細書等の記載から自明な事項であるともいえない。
　以上から，補正事項４は，当初明細書等に記載した事項の範囲内においてしたものであるとはいえない。
　
４　まとめ
　以上のとおり，補正事項４は，当初明細書等に記載した事項の範囲内においてしたものであるとはいえず，本件補正は，新たな技術的事項を導入するものである。
　したがって，本件補正は，特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項の規定をいう。以下同じ。）の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３　本願発明の容易想到性について
　
１　本願発明について
　前記第２で検討したとおり，平成１９年１２月２８日に提出された手続補正書による手続補正は却下され，平成１９年９月５日に提出された手続補正書に記載された本願の請求項１に係る発明（以下「本願発明」という。）は，次のとおりのものと認める。
　
「【請求項１】
　半導体基板の上にパッド層を形成する段階と，
　前記半導体基板を活性領域と非活性領域に設定するためのトレンチを形成する段階と，
　前記トレンチを埋め込むようにしてトレンチ絶縁膜をこの上部両側が膨出した形状に形成する段階と，
　前記活性領域に不純物領域を形成する段階と，
　前記トレンチ絶縁膜の上部膨出部を境界にして独立した凹凸部を有するフローティングゲートを形成する段階と，
　前記フローティングゲート上に誘電体膜及びコントロールゲートを形成する段階と，含み，さらに，
　前記フローティングゲートを形成する段階で全体構造上にポリシリコン層を形成する段階と，
　前記ポリシリコン層を前記トレンチ絶縁膜の上部膨出部をエッチングバリア層として用いた平坦化工程によって前記ポリシリコン層を独立させる段階と，
　フローティングゲート用マスクを用いたエッチング工程によって前記ポリシリコン層の上部を凹凸状にエッチングする段階と，を含むことを特徴とするフラッシュメモリセルの製造方法。」
　
　なお，前記第２，３で検討したとおり，本願の明細書には，
「【００２７】図６（ｂ）を参照すると，
フローティングゲート用マスク３４を用いたエッチング工程を２００Å以上，且つ４００Å以下程度のエッチングターゲットで実施することにより，フローティングゲート３２の上部を凸凹状にパターニングする
と記載されているから，平成１９年９月５日に提出された手続補正書に記載された，本願の特許請求の範囲の範囲の請求項１の「アイソレーションマスクを用いたエッチング工程によって前記ポリシリコン層の上部を凹凸状にエッチングする段階」なる記載における「アイソレーションマスク」は，「フローティングゲート用マスク」の誤記と認め，本願発明を上記のように認定した。
　
２　引用例の記載と引用発明
（１）引用例１
　原査定の拒絶の理由に引用され，本願の優先権主張の日前に日本国内で頒布された刊行物である特開平０８−０６４７００号公報（以下「引用例１」という。）には，図１〜図６とともに次の記載がある。
ア　　産業上の利用分野
「【０００１】
【産業上の利用分野】本発明は，
電気的書替え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係わり，特に電荷蓄積層となる浮遊ゲートや制御ゲートのパターン加工を改良したＥＥＰＲＯＭ及びその製造方法に関する
　
イ　　図１〜３について
「【００３９】図１は本発明の一実施例に係わるＮＡＮＤ型ＥＥＰＲＯＭのメモリセル部構成を示す平面図，図２は図１の矢視Ａ−Ａ′方向（列方向）断面図，図３は図１の矢視Ｂ−Ｂ′方向（行方向）断面図である。
【００４０】
ｎ型Ｓｉ基板１０上にｐ型ウェル１１が形成され，このｐ型ウェル１１の表面に素子分離用トレンチ１５が形成され，トレンチ１５内にはＣＶＤ酸化膜１７が埋込み形成されている。トレンチ１５で挟まれた素子形成領域上にはトンネル酸化膜１９を介して浮遊ゲート２１が形成されている。この浮遊ゲート２１は，行方向及び列方向に分離して形成されている。さらに，浮遊ゲート２１の行方向端部は，後述するようにトレンチ１５とセルフアラインで形成されている
浮遊ゲート２１上には，ゲート酸化膜４１を介して制御ゲート４３が形成されている
【００４１】（中略）なお，
図中の１８はチャネルインプラ領域
７２は活性化領域をそれぞれ示している
　
ウ　　図４について
「【００４４】（第１ポリＳｉ浮遊ゲートの製造方法）図４〜図６及び図７は，本実施例における第１ポリＳｉ浮遊ゲート（ＦＧ）について，その製造プロセス・フローの一実施例を示したものである。
【００４５】まず，
図４（ａ）に示すように，ｐウェル１１上にバッファ酸化膜１２を介してＳｉＮ膜１３を形成し
次いで，図４（ｂ）に示すように，
ＳｉＮ膜１３及びバッファ酸化膜１２を選択的にエッチングする
次いで，図４（ｃ）に示すように，
ＳｉＮ膜１３をマスクにＲＩＥによりｐウェル１１をその途中まで選択エッチングして素子分離用トレンチ１５を形成する
　
エ　　図５について
「【００４６】
次いで，図５（ｄ）に示すように，全面にＣＶＤ酸化膜１７を堆積し，ＲＩＥでエッチバックすることにより，トレンチ１５及びＳｉＮ膜１３のスリット間にＣＶＤ酸化膜１７を埋込む。次いで，図５（ｅ）に示すように，ＣＤＥでＳｉＮ膜１３を除去する
次いで，図５（ｆ）に示すように，
さらにチャネル・インプラを行った
　
オ　　図６について
「【００４７】
次いで，図６（ｇ）に示すように，
浮遊ゲートとなる第１ポリＳｉ膜２１を堆積し，このポリＳｉ膜２１をＲＩＥでエッチバックしてＣＶＤ酸化膜１７のスリット部に埋込む
次いで，図６（ｈ）に示すように，稀ＮＨ
４
ＦによりＣＶＤ酸化膜１７を第１ポリＳｉ膜２１の上端より下までエッチングする
【００４８】
次いで，図６（ｉ）に示すように，ゲート絶縁膜としてＯＮＯ膜２２を形成した後，制御ゲートとなる第２ポリＳｉ膜２３を堆積する
【００４９】これ以降は図示しないが，第２ポリＳｉ膜２３上にライン＆スペースのレジストパターンを形成し，
第２ポリＳｉ膜２３をライン状パターンにエッチングすると共に第１ポリＳｉ膜２１を同時にエッチングすることにより，制御ゲート及び浮遊ゲートが形成されることになる
　
カ　　効果について
「【００５０】（中略）さらに，
本プロセスにおける利点は，図５（ｆ）に見られるようなトレンチ素子分離領域を形成した後，図６（ｇ）のように浮遊ゲート用の第１ポリＳｉを埋込むため，製造工程における合わせずれが全く存在しない
図６（ｈ）（ｉ）に見られるように，稀ＮＨ
４
ＦによってＣＶＤ酸化膜の高さを自由にチューニングすることができ，これにより第１ポリＳｉ浮遊ゲートとＯＮＯ膜の接触領域を増し，高いカップリング比を実現することができる
　
（２）引用発明
ア　　上記（１）イ及びウ，並びに図４（ａ）〜（ｃ）から，
「ｎ型Ｓｉ基板１０」上に「バッファ酸化膜１２」を介して「ＳｉＮ膜１３」を形成
上記「ＳｉＮ膜１３」をマスクにＲＩＥにより上記「ｎ型Ｓｉ基板１０」をその途中まで選択エッチングして素子分離用トレンチ１５を形成
　
イ　　上記（１）エ，並びに図５（ｄ）及び（ｅ）から，
全面に「ＣＶＤ酸化膜１７」を堆積し，ＲＩＥでエッチバックすることにより，上記「素子分離用トレンチ１５」及び上記「ＳｉＮ膜１３」のスリット間に「ＣＶＤ酸化膜１７」を埋込み，次いで，ＣＤＥで上記「ＳｉＮ膜１３」を除去することにより，上記「ＣＶＤ酸化膜１７」の上部が突き出た形状で残されている
　
ウ　　上記（１）イ及びエ，並びに図１〜３及び図５（ｆ）から，
チャネル・インプラを行い，「活性化領域７２」に「チャネルインプラ領域１８」が形成されている
　
エ　　上記（１）オ及びカ，並びに図５（ｆ）及び図６（ｇ）によれば，「図５（ｆ）に見られるようなトレンチ素子分離領域を形成した後，図６（ｇ）のように浮遊ゲート用の第１ポリＳｉを埋込むため，製造工程における合わせずれが全く存在しない」という作用効果を奏するから，
「浮遊ゲートとなる第１ポリＳｉ膜２１を堆積し，このポリＳｉ膜２１をＲＩＥでエッチバックしてＣＶＤ酸化膜１７のスリット部に埋込む」
「浮遊ゲート２１の行方向端部」を「トレンチ１５とセルフアラインで形成」
「浮遊ゲートとなる第１ポリＳｉ膜２１」は行方向に分離され
「浮遊ゲート２１は，行方向」「に分離して形成」
　
オ　　上記（１）オ，並びに図６（ｈ）及び（ｉ）から，
「浮遊ゲート２１」上に，ゲート絶縁膜として「ＯＮＯ膜２２」を形成した後，制御ゲートとなる「第２ポリＳｉ膜２３」を堆積し，上記第２ポリＳｉ膜２３をライン状パターンにエッチングすることにより，制御ゲートを形成
カ　　以上によれば，引用例１には，次の発明（以下「引用発明」という。）が記載されている。
　
「ｎ型Ｓｉ基板１０上にバッファ酸化膜１２を介してＳｉＮ膜１３を形成し，
　上記ＳｉＮ膜１３をマスクにＲＩＥにより上記ｎ型Ｓｉ基板１０をその途中まで選択エッチングして素子分離用トレンチ１５を形成し，
　全面にＣＶＤ酸化膜１７を堆積し，ＲＩＥでエッチバックすることにより，上記素子分離用トレンチ１５及び上記ＳｉＮ膜１３のスリット間にＣＶＤ酸化膜１７を埋込み，次いで，ＣＤＥで上記ＳｉＮ膜１３を除去することにより，上記ＣＶＤ酸化膜１７の上部が突き出た形状で残され，
　チャネル・インプラを行い，活性化領域７２にチャネルインプラ領域１８を形成し，
　浮遊ゲート２１の行方向端部を，上記素子分離用トレンチ１５とセルフアラインで形成して，上記浮遊ゲート２１を行方向に分離して形成し，
　上記浮遊ゲート２１上に，ゲート絶縁膜としてＯＮＯ膜２２を形成した後，制御ゲートとなる第２ポリＳｉ膜２３を堆積し，上記第２ポリＳｉ膜２３をライン状パターンにエッチングすることにより，制御ゲートを形成することを含み，さらに，
　上記浮遊ゲート２１となる第１ポリＳｉ膜２１を堆積し，このポリＳｉ膜２１をＲＩＥでエッチバックして上記ＣＶＤ酸化膜１７のスリット部に埋込むことにより，上記第１ポリＳｉ膜２１を行方向に分離する，電気的書替え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）の製造方法。」
　
３　本願発明と引用発明との対比
（１）引用発明の「ｎ型Ｓｉ基板１０」，並びに「バッファ酸化膜１２」及び「ＳｉＮ膜１３」は，それぞれ，本願発明の「半導体基板」並びに「パッド層」に相当する。
　そうすると，引用発明の「ｎ型Ｓｉ基板１０上にバッファ酸化膜１２を介してＳｉＮ膜１３を形成」することは，本願発明の「半導体基板の上にパッド層を形成する段階」に相当する。
　
（２）引用発明の「素子分離用トレンチ１５」は，本願発明の「前記半導体基板を活性領域と非活性領域に設定するためのトレンチ」に相当する。
　そうすると，引用発明の「上記ＳｉＮ膜１３をマスクにＲＩＥにより上記ｎ型Ｓｉ基板１０をその途中まで選択エッチングして素子分離用トレンチ１５を形成」することは，本願発明の「前記半導体基板を活性領域と非活性領域に設定するためのトレンチを形成する段階」に相当する。
　
（３）引用発明の「ＣＶＤ酸化膜１７」，「上記素子分離用トレンチ１５及び上記ＳｉＮ膜１３のスリット間にＣＶＤ酸化膜１７を埋込み」及び「上記ＣＶＤ酸化膜１７の上部が突き出た形状で残され」ることは，それぞれ，本願発明の「トレンチ絶縁膜」，「前記トレンチを埋め込むようにして」及び「トレンチ絶縁膜をこの上部両側が膨出した形状に形成する」ことに相当する。
　そうすると，引用発明の「全面にＣＶＤ酸化膜１７を堆積し，ＲＩＥでエッチバックすることにより，上記素子分離用トレンチ１５及び上記ＳｉＮ膜１３のスリット間にＣＶＤ酸化膜１７を埋込み，次いで，ＣＤＥで上記ＳｉＮ膜１３を除去することにより，上記ＣＶＤ酸化膜１７の上部が突き出た形状で残され」ることは，本願発明の「前記トレンチを埋め込むようにしてトレンチ絶縁膜をこの上部両側が膨出した形状に形成する段階」に相当する。
　
（４）引用発明の「活性化領域７２」及び「チャネルインプラ領域１８」は，それぞれ，本願発明の「活性領域」及び「不純物領域」に相当する。
　そうすると，引用発明の「チャネル・インプラを行い，活性化領域７２にチャネルインプラ領域１８を形成」することは，本願発明の「前記活性領域に不純物領域を形成する段階」に相当する。
　
（５）引用発明の「浮遊ゲート２１」，「浮遊ゲート２１の行方向端部を，上記素子分離用トレンチ１５とセルフアラインで形成して」及び「行方向に分離して」は，それぞれ，本願発明の「フローティングゲート」，「前記トレンチ絶縁膜の上部膨出部を境界にして」及び「独立した」に相当する。
　そうすると，本願発明の「前記トレンチ絶縁膜の上部膨出部を境界にして独立した凹凸部を有するフローティングゲートを形成する段階」と，引用発明の「浮遊ゲート２１の行方向端部を，上記素子分離用トレンチ１５とセルフアラインで形成して，上記浮遊ゲート２１を行方向に分離して形成」することとは，「前記トレンチ絶縁膜の上部膨出部を境界にして独立した」「フローティングゲートを形成する段階」である点で共通する。
　
（６）引用発明の「ＯＮＯ膜２２」及び「制御ゲート」は，それぞれ，本願発明の「誘電体膜」及び「コントロールゲート」に相当する。
　そうすると，引用発明の「上記浮遊ゲート２１上に，ゲート絶縁膜としてＯＮＯ膜２２を形成した後，制御ゲートとなる第２ポリＳｉ膜２３を堆積し，上記第２ポリＳｉ膜２３をライン状パターンにエッチングすることにより，制御ゲートを形成すること」は，本願発明の「前記フローティングゲート上に誘電体膜及びコントロールゲートを形成する段階」に相当する。
　
（７）引用発明の「第１ポリＳｉ膜２１」，「上記浮遊ゲート２１となる第１ポリＳｉ膜２１を堆積」すること及び「上記第１ポリＳｉ膜２１を行方向に分離する」ことは，それぞれ，本願発明の「ポリシリコン層」，「前記フローティングゲートを形成する段階で全体構造上にポリシリコン層を形成する」こと及び「前記ポリシリコン層を独立させる」ことに相当する。
　そうすると，本願発明の「前記フローティングゲートを形成する段階で全体構造上にポリシリコン層を形成する段階」及び「前記ポリシリコン層を前記トレンチ絶縁膜の上部膨出部をエッチングバリア層として用いた平坦化工程によって前記ポリシリコン層を独立させる段階」と，引用発明の「上記浮遊ゲート２１となる第１ポリＳｉ膜２１を堆積し，このポリＳｉ膜２１をＲＩＥでエッチバックして上記ＣＶＤ酸化膜１７のスリット部に埋込むことにより，上記第１ポリＳｉ膜２１を行方向に分離する」こととは，「前記フローティングゲートを形成する段階で全体構造上にポリシリコン層を形成する段階」と，「前記ポリシリコン層を独立させる段階」とを含む点で共通する。
　
（８）引用発明の「電気的書替え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）の製造方法」は，本願発明の「フラッシュメモリセルの製造方法」に相当する。
　
（９）　以上から，本願発明と引用発明との一致点及び相違点は，次のとおりである。
ア　　一致点
「半導体基板の上にパッド層を形成する段階と，
　前記半導体基板を活性領域と非活性領域に設定するためのトレンチを形成する段階と，
　前記トレンチを埋め込むようにしてトレンチ絶縁膜をこの上部両側が膨出した形状に形成する段階と，
　前記活性領域に不純物領域を形成する段階と，
　前記トレンチ絶縁膜の上部膨出部を境界にして独立したフローティングゲートを形成する段階と，
　前記フローティングゲート上に誘電体膜及びコントロールゲートを形成する段階と，と，含み，さらに，
　前記フローティングゲートを形成する段階で全体構造上にポリシリコン層を形成する段階と，
　前記ポリシリコン層を独立させる段階と，を含むフラッシュメモリセルの製造方法。」
　
イ　　相違点
・　相違点１
　本願発明は，「前記トレンチ絶縁膜の上部膨出部を境界にして独立した凹凸部を有するフローティングゲートを形成する段階」を含み，上記「凹凸部」を，「フローティングゲート用マスクを用いたエッチング工程によって前記ポリシリコン層の上部を凹凸状にエッチングする段階」により形成するのに対し，引用発明では，「浮遊ゲート２１」は凹凸部を有しておらず，上記「浮遊ゲート２１」となる「第１ポリＳｉ膜２１」の上部を，「フローティングゲート用マスクを用いたエッチング工程によって」「凹凸状にエッチングする」ことは行わない点。
　
・　相違点２
　「前記ポリシリコン層を独立させる段階」において，本願発明は，「（フローティングゲートを形成する段階で全体構造上に形成した）前記ポリシリコン層を前記トレンチ絶縁膜の上部膨出部をエッチングバリア層として用いた平坦化工程」を行うのに対し，引用発明は，「浮遊ゲート２１」となる「第１ポリＳｉ膜２１」をＲＩＥでエッチバックして，「ＣＶＤ酸化膜１７」のスリット部に埋込むもので，その際に，上記「ＣＶＤ酸化膜１７」の上部が突き出た形状部分をエッチングバリア層として用い，平坦化工程を行うことは明示されていない点。
　
４　相違点についての検討
　はじめに相違点２について検討し，次に相違点１について検討する。
（１）相違点２について
　引用発明において，「浮遊ゲート２１」（本願発明の「フローティングゲート」に相当。）となる「第１ポリＳｉ膜２１」（本願発明の「ポリシリコン層」に相当。）をＲＩＥでエッチバックして，「ＣＶＤ酸化膜１７」（本願発明の「トレンチ絶縁膜」に相当。）のスリット部に埋込む際に，上記「第１ポリＳｉ膜２１」が除去され，上記「ＣＶＤ酸化膜１７」の上部が突き出た形状（本願発明の「トレンチ絶縁膜」の「上部両側が膨出した形状」に相当。）部分の上表面が露出したことを検出して，上記「第１ポリＳｉ膜２１」のエッチバックを停止することは，当該技術分野では常套手段であり，その際に，上記「第１ポリＳｉ膜２１」と上記「ＣＶＤ酸化膜１７」の上部が突き出た形状部分とが平坦面をなすように，上記「第１ポリＳｉ膜２１」のエッチバックを停止することは，上記「第１ポリＳｉ膜２１」のエッチバック停止条件を選択することにより，当業者が適宜なし得たものである。
　そうすると，引用発明において，上記「第１ポリＳｉ膜２１」をＲＩＥでエッチバックして，上記「ＣＶＤ酸化膜１７」のスリット部に埋込む際に，上記「ＣＶＤ酸化膜１７」の上部が突き出た形状部分を「エッチングバリア層」として用い，平坦化工程を行うことは，当業者が適宜なし得たものである。
　以上から，引用発明において，相違点２に係る構成とすることは，当業者が適宜なし得たものである。
　
（２）相違点１について
ア　　引用例２について
　原査定の拒絶の理由に引用され，本願の優先権主張の日前に日本国内で頒布された刊行物である特開２０００−１８８３４６号公報（以下「引用例２」という。）には，図１３とともに次の記載がある。
　
「【００５７】
図１３は本発明の他の実施形態により製造されたフラッシューメモリ装置のメモリセルを示した断面図である
フローティングゲート用第２ポリシリコン層１１２を蒸着し，写真及び食刻工程によりＳＴＩ領域１１０の上部の第２ポリシリコン層１１２を食刻してから，別のマスクを用いて第２ポリシリコン層１１２に少なくとも一つの凹凸部が形成されるように第２ポリシリコン層１１２をパタニングする
【００５８】
このように，第２ポリシリコン層１１２に凹凸部を形成するようになると，後続工程で形成されるＯＮＯ誘電層１１９の面積が大きくなるので，キャパシタンスＣＯＮＯを増加させ，高いカップリング係数を得ることができる
　
イ　　検討
　引用例２には，フラッシューメモリ装置のメモリセルを製造する際に，フローティングゲート用「第２ポリシリコン層１１２」を蒸着し，写真及び食刻工程により「ＳＴＩ領域１１０」の上部の上記「第２ポリシリコン層１１２」を食刻してから，別のマスクを用いて上記「第２ポリシリコン層１１２」に少なくとも一つの凹凸部が形成されるように，上記「第２ポリシリコン層１１２」をパタニングすること，及びそれにより，後続工程で形成される「ＯＮＯ誘電層１１９」の面積が大きくなり，高いカップリング係数を得ることができるという作用効果を奏することが記載されている。
　そして，上記２（１）カに「図６（ｈ）（ｉ）に見られるように，稀ＮＨ４ＦによってＣＶＤ酸化膜の高さを自由にチューニングすることができ，これにより第１ポリＳｉ浮遊ゲートとＯＮＯ膜の接触領域を増し，高いカップリング比を実現することができる」とあるように，引用発明において，「浮遊ゲート２１」（本願発明の「フローティングゲート」に相当。）と「ＯＮＯ膜２２」（本願発明の「誘電体膜」に相当。）との接触領域を増し，高いカップリング比を実現することは，当業者が考慮することである。
　そうすると，引用発明において，上記「浮遊ゲート２１」上に形成される上記「ＯＮＯ膜２２」の接触領域を増し，高いカップリング比を実現するために，上記「浮遊ゲート２１」の行方向端部を，「素子分離用トレンチ１５」とセルフアラインで形成して（本願発明の「前記トレンチ絶縁膜の上部膨出部を境界にして」に相当。），上記「浮遊ゲート２１」を行方向に分離して（本願発明の「独立した」に相当。）形成する際に，マスクを用いたエッチング工程によって，上記「浮遊ゲート２１」となる「第１ポリＳｉ膜２１」（本願発明の「ポリシリコン層」に相当。）の上部を凹凸状にエッチングして，凹凸部を有する上記「浮遊ゲート２１」を形成することは，引用例２に記載された発明を適用することにより，当業者が容易に想到し得たものである。
　
ウ　　小括
　以上から，引用発明において，相違点１に係る構成とすることは，引用例２に記載された発明を適用することにより，当業者が容易に想到し得たものである。
　
５　まとめ
　
　以上のとおり，上記相違点１は，引用発明において，引用例２に記載された発明を適用することにより，当業者が容易に想到し得たものであり，また，上記相違点２は，引用発明において，当業者が適宜なし得たものであるから，本願発明は，引用例１記載の発明（引用発明）及び引用例２記載の発明に基づいて，当業者が容易に発明をすることができたものであり，特許法第２９条第２項の規定により，特許を受けることができないものである。
　
　
第４　結言
　
　以上検討したとおり，本願の請求項１に係る発明は，特許法第２９条第２項の規定により特許を受けることができないから，その余の請求項について検討するまでもなく，本願は拒絶されるべきものである。
　
　よって，結論のとおり審決する。