【事件の表示】
　特願２００２−２５４８５８「貫通電極付き半導体基板の製造方法、貫通電極付き半導体デバイスの製造方法」拒絶査定不服審判事件〔平成１６年　３月２５日出願公開、特開２００４−　９５８４９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１４年８月３０日の出願であって、平成２０年９月１９日付けの拒絶理由通知に対して、同年１１月２１日に手続補正書及び意見書が提出されたが、同年１２月１７日付けで拒絶査定がなされ、それに対して、平成２１年１月１９日に拒絶査定に対する審判請求がなされるとともに同年２月１８日に手続補正書が提出され、平成２２年１０月５日付けで審尋がなされ、その後、平成２３年１月１９日付けで当合議体から拒絶の理由が通知されたものである。
　
　
２．本願発明
　本願の請求項１〜６に係る発明は、平成２１年２月１８日に提出された手続補正書により補正された明細書及び図面の記載からみて、請求項１〜６に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される以下のとおりのものである。
　
　「【請求項１】　半導体基板の主面同士を配線する貫通電極付き半導体基板の製造方法であって、
　前記半導体基板の一方および他方の主面に第１の絶縁層を形成する第１の絶縁層形成工程と、前記他方の主面から前記一方の主面側の第１の絶縁層に達する細孔を形成する細孔形成工程と、前記細孔の孔壁に第２の絶縁層を形成する第２の絶縁層形成工程と、少なくとも前記細孔の端部における、前記半導体基板の主面側の前記第１の絶縁層上に金属薄膜を形成する薄膜形成工程と、前記細孔の端部における前記第１の絶縁層を除去する絶縁層除去工程と、溶融金属吸引法、または印刷法を用い、前記細孔内に導電性物質を充填し貫通電極を形成する導電性物質充填工程と、前記第１の絶縁層および前記細孔の導電性物質の露呈部を覆うように配線を形成する配線形成工程とを有し、
　前記導電性物質充填工程において、溶融金属吸引法では、金８０重量％−錫２０重量％からなる共晶金属、金−錫合金、錫またはインジウムからなる金属、錫−鉛系、錫基、鉛基、金基、インジウム基またはアルミニウム基からなるはんだを使用し、印刷法では、銀ペースト、銅ペースト、カーボンペーストまたは金−錫ペーストからなる導電ペーストを使用することを特徴とする貫通電極付き半導体基板の製造方法。」
　
　
３．引用刊行物に記載された発明
（１）本願の出願前に日本国内において頒布され、平成２３年１月１９日付けで通知した拒絶の理由において引用された刊行物である国際公開０１／０１４８６号（以下「引用例」という。）には、図７〜１６とともに以下の記載がある（なお、下線は当合議体にて付加したものである。以下同じ。）。
　
ａ．“Field of the Invention
　The invention relates to connections between integrated circuits and a supporting substrate such as a printed circuit board. More particularly, the present invention relates to an interposer for coupling an integrated circuit to a supporting substrate.”（第１頁第３〜７行）
　
（訳文）
　「発明の分野
　本発明は、集積回路とプリント回路ボード等の支持基板の間における接続に関する。より詳細に述べれば、本発明は集積回路を支持基板に結合するためのインターポーザに関する。」
　
ｂ．“Referring to Figs. 11-14, an alternative process embodying the present invention is described. In this illustrative embodiment, deep-vias are formed through the substrate subsequent to top-side (i. e., chip-side) metallization operations.
　
As shown in Fig. 11, a silicon substrate 202 has a silicon dioxide (Si0
2
) layer 204 and a silicon dioxide (Si0
2
) layer 206 formed on opposing surfaces. In this particular embodiment, Si0
2
 layers 204 and 206 are thermally grown to a thickness of approximately 0.5μ. A silicon nitride (Si
3
N
4
) layer 208, typically about 0.2μ thick, is then formed superjacent Si0
2
 layer 206. Si
3
N
4
 layer 208 may be formed by a plasma enhanced chemical vapor deposition (PECVD) operation. A Si0
2
 layer 214 may then be formed as an inter-layer dielectric. In this illustrative embodiment Si0
2
 layer 214 is deposited over Si
3
N
4
 layer 208 to a thickness of approximately 5μ. A masking layer (not shown), typically a photoresist layer is then formed over Si0
2
 layer 214 and patterned so as to expose those portions of Si0
2
 layer 214 that are to be removed to form trenches for a damascene metal process. After patterning the photoresist, the exposed portions of Si0
2
 layer 214 are etched. Silicon nitride layer 208 serves as an etch stop layer for this Si0
2
 etch operation. Subsequent to the Si0
2
 etch operation the photoresist is removed. A copper barrier layer and copper seed layer are then sputter deposited onto the chip-side surface of the interposer. The barrier layer is typically a material such as Ta or TaN, which are electrically conductive, present a migration barrier to copper, and act as an adhesion layer for the copper. Copper is then electroplated onto the seed layer such that the trenches are filled with copper and a copper layer is also formed over the remaining portions of the chip-side surface. That portion of copper formed outside the trenches is considered to be excess. A chemical mechanical polishing operation is then performed to remove the excess copper. This results in the individual copper interconnect lines 215 as shown in schematic cross-section in Fig. 11. 
　
（訳文）
　「図１１〜１４を参照すると、本発明のプロセスの別の実施形態が示されている。ここに例示した実施形態においては、トップ−サイド（つまりチップ−サイド）のメタライザーション・オペレーションに続いて、基板を通る深いビアが形成される。
　
図１１に示されるように、シリコン基板２０２は、互いに反対側となる表面に形成された二酸化ケイ素（ＳｉＯ
２
）層２０４および二酸化ケイ素（ＳｉＯ
２
）層２０６を有する。この特定の実施形態においては、ＳｉＯ
２
層２０４および２０６の熱成長が、約０．５μｍの厚さとなるまで行われる。続いてＳｉＯ
２
層２０６の上側に、通常は約０．２μｍの厚さの窒化シリコン（Ｓｉ
３
Ｎ
４
）層２０８が形成される。Ｓｉ
３
Ｎ
４
層２０８は、プラズマ増速化学蒸着法（ＰＥＣＶＤ）オペレーションによって形成することができる。次に、層間誘電体としてＳｉＯ
２
層２１４を形成することができる。例示したこの実施形態においては、Ｓｉ
３
Ｎ
４
層２０８の上から、約５μｍの厚さとなるまでＳｉＯ
２
層２１４の堆積が行われる。その後、通常はフォトレジスト層がＳｉＯ
２
層２１４の上に形成されてパターンが作られ、その結果、ＳｉＯ
２
層２１４の、ダマシン金属プロセス用のトレンチを形成するために除去される部分が露出される。フォトレジストのパターン形成の後、露出されたＳｉＯ
２
層２１４の部分に対するエッチングが行われる。窒化物層２０８は、このＳｉＯ
２
エッチング・プロセスにおけるエッチングのストップ層として機能する。ＳｉＯ
２
のエッチング・プロセスに続いて、フォトレジストが除去される。それに続き、インターポーザのチップ−サイド表面に対する、銅のバリア層および銅のシード層の堆積が行われる。バリア層は、通常、電気的伝導性を有するＴａまたはＴａＮ等の材料であり、銅のマイグレーションに対するバリアとなり、銅のための接着層として機能する。その後、シード層の上から銅の電気メッキが行われ、その結果、トレンチが銅によって満たされるが、さらにチップ−サイド表面の残りの部分にわたっても銅層が形成される。トレンチの外側に形成された銅の部分は、過剰と見なされる。そのため、化学機械研磨オペレーションが実施されて過剰な銅の除去が行われる。この結果、図１１の概略断面図に示されるような独立した銅の内部接続ライン２１５が得られる。
　
ｃ．“
Fig. 13 shows the structure of Fig. 12 after further processing operations are performed in order to produce a deep-via opening 209. A masking layer, such as photoresist (not shown), is formed and patterned on the backside (i. e., board side) of the interposer so as to expose those portions of oxide layer 204 that are to be removed for the formation of deep-vias 209. The exposed portions of oxide layer 204 are then etched thereby exposing portions of silicon substrate, or body, 202, of the interposer. Deep-via opening 209 is then etched through silicon substrate 202 with oxide layer 206 acting as an etch stop layer. 
Subsequent to the formation of deep-via opening 209, a layer of Si0
2
 210 is formed on the exposed inner surfaces, also referred to as the sidewalls, of deepvia opening 209. Si0
2
 layer 210 in the illustrative embodiment is approximately 0.5μ thick, and may be deposited by a chemical vapor deposition (CVD) process. Portions of oxide layer 206 that are exposed by deep-vias 209 are then etched. As can be seen in Fig. 13, removing the exposed portions of oxide layer 206 exposes corresponding portions of silicon nitride layer 208. The exposed portions of silicon nitride layer 208 are then etched so as to expose corresponding portions of copper layer 215.
　
Fig. 14 shows the structure of Fig. 13 after further processing operations are performed in order to produce copper layer 212 which fills deep-via opening 209, and also covers oxide layer 204 on the backside of the interposer. As indicated in Fig. 14, those portions of silicon nitride layer 208 that are exposed by deep-via opening 209 are removed by etching. A copper barrier layer and copper seed layer are then sputter deposited into deep-via opening 209. Copper is then electroplated into deep-via opening 209 and onto the backside surface of the interposer.
　Figs. 15-16 illustrate processing operation that are common to both the processes shown and described in connection with Figs. 7-10 (the deep-via first process) and with Figs. 11-14 (the deep-via last process).
　Referring to Fig. 15, excess copper on the board-side of the interposer is removed by CMP. As will be appreciated by those skilled in the art, a two step CMP process may be used wherein a first slurry chemistry is used to remove copper and a second slurry chemistry is used to remove the barrier layer. Similarly, excess copper, as well as, the unneeded portions of the barrier layer on the chip-side of the interposer are removed by CMP. 
The remaining exposed copper is then subjected to an electroless Ni/Au plating operation such that Ni/Au layers 224 are formed on both the chip-side and the board-side of the interposer.
　
（訳文）
　「
図１３は、さらに深いビア開口２０９を形成するためのプロセッシング・オペレーションが実施された後の図１２の構成を示している。まず、フォトレジスト等のマスキング層（図示せず）が形成され、酸化物層２０４の、深いビア開口２０９の形成のために除去される部分が露出するようにパターンが形成される。続いて、酸化物層２０４の露出された部分に対するエッチングが行われ、それによってインターポーザのシリコン基板、またはボディ２０２の対応部分が露出される。次に、シリコン基板２０２を通る深いビア開口２０９のエッチングが行われるが、この場合は、酸化物層２０６がエッチングのストップ層として機能する。
深いビア開口２０９の形成に続いて、深いビア開口２０９の露出した内側表面、呼び方を変えればサイドウォール上にＳｉＯ
２
層２１０が形成される。例示の実施形態においては、ＳｉＯ
２
層２１０が約０．５μｍの厚さを有し、化学蒸着法（ＣＶＤ）プロセスによってその堆積を行うことができる。その後、酸化物層２０６の、深いビア開口２０９によって露出された部分のエッチングが行われる。図１３からわかるように、酸化物層２０６の露出された部分を除去することによって、窒化シリコン層２０８の対応する部分が露出される。さらに、この窒化シリコン層２０８の露出された部分のエッチングが行われて、銅層２１５の対応する部分が露出される。
　
図１４は、銅層２１２を形成するプロセッシング・オペレーションが実施された後の図１３の構造を示しており、その結果、深いビア開口２０９が銅によって満たされ、さらにインターポーザのバック−サイド上の酸化物層２０４がそれによって覆われている。図１４に示されているように、まず、窒化シリコン層２０８の、深いビア開口２０９によって露出された部分が、エッチングによって除去される。それに続いて、深いビア開口２０９内に銅のバリア層並びに銅のシード層のスパッタ堆積が行われる。その後、深いビア開口２０９内及びインターポーザのバック−サイド表面に対する銅の電気メッキが行われる。
　図１５および１６は、図７〜１０（最初に深いビアを加工する）および図１１〜１４（最後に深いビアを加工する）に図示し、それを参照して説明したプロセスの両方に共通するプロセッシング・オペレーションを図示している。
　図１５を参照すると、インターポーザのボード−サイドの過剰な銅が、ＣＭＰによって除去されている。当業者であれば認識されようが、２ステップのＣＭＰプロセスの使用が考えられ、その第１のステップは、銅を除去するスラリー・ケミストリを使用し、第２のステップは、バリア層を除去するスラリー・ケミストリを使用する。同様に、インターポーザのチップ−サイド上の過剰な銅をはじめ、バリア層の不要部分がＣＭＰによって除去される。その後、
残された露出している銅に対して無電解Ｎｉ／Ａｕメッキ・オペレーションが行われ、その結果、Ｎｉ／Ａｕ層２２４がインターポーザのチップ−サイドならびにボード−サイドの両方に形成される。
　
（２）上記ｂ．の記載によれば、引用例においては、二酸化ケイ素（ＳｉＯ２）層２０６の上には、窒化シリコン（Ｓｉ３Ｎ４）層２０８、銅のバリア層及び銅のシード層を介して銅の内部接続ライン２１５が形成されることが明らかである。
　
（３）上記ｃ．の記載によれば、引用例における深いビア開口２０９は、シリコン基板２０２にバック−サイド表面から二酸化ケイ素（ＳｉＯ２）層２０６をストップ層としたエッチングを施すことにより形成されること、深いビア開口２０９が銅の電気メッキにより満たされること、及び、露出された銅上にＮｉ／Ａｕ層２２４が形成されることも明らかである。
　
（４）したがって、引用例には、次の発明（以下「引用発明」という。）が記載されているものと認められる。
　「シリコン基板２０２の互いに反対側となる表面に二酸化ケイ素（ＳｉＯ２）層２０４および二酸化ケイ素（ＳｉＯ２）層２０６を形成する工程、
　前記シリコン基板２０２のチップ−サイド表面の二酸化ケイ素（ＳｉＯ２）層２０６上に銅の内部接続ライン２１５を形成する工程、
　前記シリコン基板２０２をバック−サイド表面から二酸化ケイ素（ＳｉＯ２）層２０６をストップ層としてエッチングして、深いビア開口２０９を形成する工程、
　前記深いビア開口２０９の露出した内側表面にＳｉＯ２層２１０を形成する工程、
　前記二酸化ケイ素（ＳｉＯ２）層２０６の、深いビア開口２０９によって露出された部分をエッチングする工程、
　銅の電気メッキにより深いビア開口２０９を銅によって満たす工程、及び、露出している前記銅上にＮｉ／Ａｕ層２２４を形成する工程とを有するインターポーザの製造方法。」
　
　
４．本願発明と引用発明との対比
（１）引用発明の「シリコン基板２０２」は、本願発明の「半導体基板」に相当する。また、引用発明の「二酸化ケイ素（ＳｉＯ２）層２０４」及び「二酸化ケイ素（ＳｉＯ２）層２０６」は、いずれも、本願発明の「第１の絶縁層」に相当するから、引用発明の「シリコン基板２０２の互いに反対側となる表面に二酸化ケイ素（ＳｉＯ２）層２０４および二酸化ケイ素（ＳｉＯ２）層２０６を形成する工程」は、本願発明の「前記半導体基板の一方および他方の主面に第１の絶縁層を形成する第１の絶縁層形成工程」に相当する。
　
（２）引用発明の「深いビア開口２０９」は、本願発明の「細孔」に相当するものであって、シリコン基板２０２のバック−サイド表面からチップ−サイド表面の二酸化ケイ素（ＳｉＯ２）層２０６に至るように形成されるものであるから、引用発明の「前記シリコン基板２０２をバック−サイド表面から二酸化ケイ素（ＳｉＯ２）層２０６をストップ層としてエッチングして、深いビア開口２０９を形成する工程」は、本願発明の「前記他方の主面から前記一方の主面側の第１の絶縁層に達する細孔を形成する細孔形成工程」に相当することは明らかである。
　
（３）引用発明の「ＳｉＯ２層２１０」は、本願発明の「第２の絶縁層」に相当するから、引用発明の「前記深いビア開口２０９の露出した内側表面にＳｉＯ２層２１０を形成する工程」は、本願発明の「前記細孔の孔壁に第２の絶縁層を形成する第２の絶縁層形成工程」に相当する。
　
（４）引用発明の「銅の内部接続ライン２１５」は、本願発明の「金属薄膜」に相当するから、引用発明の「前記シリコン基板２０２のチップ−サイド表面の二酸化ケイ素（ＳｉＯ２）層２０６上に銅の内部接続ライン２１５を形成する工程」は、本願発明の「少なくとも前記細孔の端部における、前記半導体基板の主面側の前記第１の絶縁層上に金属薄膜を形成する薄膜形成工程」に相当する。
　
（５）引用発明の「前記二酸化ケイ素（ＳｉＯ２）層２０６の、深いビア開口２０９によって露出された部分」は、本願発明の「前記細孔の端部における前記第１の絶縁層」に相当することから、引用発明の「前記二酸化ケイ素（ＳｉＯ２）層２０６の、深いビア開口２０９によって露出された部分をエッチングする工程」は、本願発明の「前記細孔の端部における前記第１の絶縁層を除去する絶縁層除去工程」に相当する。
　
（６）引用発明の「インターポーザ」は、「シリコン基板２０２」に銅の電気メッキによって満たされた深いビア開口２０９を備えたものであって、該銅の電気メッキによって満たされた深いビア開口２０９は、本願発明の「貫通電極」に相当するものである。したがって、引用発明の「インターポーザ」は、本願発明の「貫通電極付き半導体基板」に相当する。また、引用発明の「銅の電気メッキにより深いビア開口２０９を銅によって満たす工程」は、本願発明の「前記細孔内に導電性物質を充填し貫通電極を形成する導電性物質充填工程」に相当する。
　
（７）以上を総合すると、本願発明と引用発明とは、
　「半導体基板の主面同士を配線する貫通電極付き半導体基板の製造方法であって、
　前記半導体基板の一方および他方の主面に第１の絶縁層を形成する第１の絶縁層形成工程と、前記他方の主面から前記一方の主面側の第１の絶縁層に達する細孔を形成する細孔形成工程と、前記細孔の孔壁に第２の絶縁層を形成する第２の絶縁層形成工程と、少なくとも前記細孔の端部における、前記半導体基板の主面側の前記第１の絶縁層上に金属薄膜を形成する薄膜形成工程と、前記細孔の端部における前記第１の絶縁層を除去する絶縁層除去工程と、前記細孔内に導電性物質を充填し貫通電極を形成する導電性物質充填工程とを有することを特徴とする貫通電極付き半導体基板の製造方法。」
である点で一致し、以下の点で相違する。
　
（相違点１）本願発明では、細孔への導電性物質の充填を、金８０重量％−錫２０重量％からなる共晶金属、金−錫合金、錫またはインジウムからなる金属、錫−鉛系、錫基、鉛基、金基、インジウム基またはアルミニウム基からなるはんだの溶融金属吸引法による充填、または、銀ペースト、銅ペースト、カーボンペーストまたは金−錫ペーストからなる導電ペーストの印刷法による充填により行っているのに対し、引用発明では、メッキによって行っている点。
　
（相違点２）本願発明では、「前記第１の絶縁層および前記細孔の導電性物質の露呈部を覆うように配線を形成する配線形成工程とを有し」ているのに対し、引用発明では、そのような工程が特定されていない点。
　
　
５．相違点についての当審の判断
（１）相違点１について
　一般に、半導体基板への導電性物質の充填を溶融金属吸引法や印刷法により行うことは、以下の周知例１〜３に記載されているように、当業者における周知技術であるから、引用発明において、上記周知技術を適用して導電性物質の充填を行うことは、当業者が適宜になし得たことである。
　
ａ．周知例１：特開２００２−１５８１９１号公報
　上記周知例１には、図４〜６とともに以下の記載がある。
　「【００１５】上述の金属充填装置１０を用いて以下の各ワークの微細孔に金属を充填した実施例を図４〜図６に示す。図４〜図６は金属を充填した微細孔部分の断面の顕微鏡写真をスケッチしたものである。
図４に示した実施例は、シリコン基板１に形成した直径１５μｍ、深さ３６０μｍ（アスペクト比２４）の微細孔２への錫３の充填である。
【００１６】
図５に示した実施例は、シリコン基板１に形成した直径４０μｍ、深さ１００μｍ（アスペクト比２．５）の微細孔２への錫３の充填である。
【００１７】図６に示した実施例は、ガラス棒１に形成した直径０．１ｍｍ、深さ３５ｍｍ（アスペクト比３５０）の微細孔２への錫３の充填である。図示の通り、錫３が微細孔２に空隙なく充填されている。
【００１８】
上記の各実施例のように、本発明によって高アスペクト比の微細孔に対しても金属充填が可能であり、鬆（す）などの空隙の生じない金属充填が可能である。なお、各実施例では、貫通していない微細孔に金属を充填する例を示したが、貫通孔であれば、さらに金属充填は容易である。したがって、シリコン基板等に貫通電極を形成する際に、空隙のない貫通電極を製作することが出来る。
【００１９】上記の金属充填装置１０では、溶融金属槽２３を配置する真空チャンバー１１だけでなく、シャッター１５で開閉可能な開口部１６を介して真空チャンバー１１に連通するバッファ用真空チャンバー１７を設けているので、真空チャンバー１１を直接外気に曝さずに、上述の金属充填作業に行なうことができ、したがって、溶融金属槽２３内の溶融金属３が外気に触れて酸化することを確実に防止できる。
【００２０】以上説明した実施例では、シリコン基板やガラスにあけた微細孔に金属充填をしているが、その他のワーク材料としてセラミックや、テフロン（登録商標）（フッ素樹脂）、ポリイミド等の比較的耐熱性に優れ金属溶融温度では溶けない樹脂等が採用できる。因みに、錫の溶融温度は約２３０℃、インジウムの溶融温度は約１５７℃、金―錫の溶融温度は金属の比率に比率により異なるが、このように金属の溶融温度で容易に溶けることのない材質であれば、本発明の適用が可能となる。さらに、
本発明は金属挿入前後の雰囲気圧差により微細空間に金属充填をするものであるから、圧力差の存在が重要であり、前後雰囲気圧の絶対値は実施例に限定されることはない。
　
ｂ．周知例２：特開２００２−２３７４６８号公報
　上記周知例２には、図１及び図５〜７とともに以下の記載がある。
　「【００１７】
次いで、溶融金属埋め戻し法により、図１（ニ）に示すように貫通孔１２内に金属２３を充填する。溶融金属埋め戻し法とは、被加工対象となるシリコン基板（ワーク）に形成された微細孔などの微細空間に金属を充填する方法であって、まず、金属を充填しようとするワークの雰囲気圧を減圧し、次いで減圧状態を保ったまま、前記ワークを溶融金属に挿入し、次いで前記溶融金属の雰囲気圧を加圧して、金属挿入前後における雰囲気圧差により前記空間に溶融金属を充填し、次いでワークを溶融金属槽から引き上げて冷やすことを特徴とする方法である。ここで、充填する金属としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、あるいは金−錫の共晶半田など比較的融点が低く、蒸気圧の低い金属を用いるとよいが、特にそれらに限定されない。
【００１８】前記溶融金属充填装置３０は、ヒータ４４付きの溶融金属槽４３を配置した真空チャンバー３１と、これにシャッター３５で開閉可能な開口部３６で連通するバッファ用真空チャンバー３７とを持ち、シリコン基板１１を把持するワーク固定用アーム４７を蓋５０に取り付けている。両チャンバー３１、３７は、真空ポンプ装置３４に吸引管３３または真空粗引き用吸引管３８を介して接続され、また、図示略の窒素ボンベに窒素導入管３９、４０を介して接続されている。
【００１９】上記の金属充填装置３０でシリコン基板１１の貫通孔１２に金属を充填する作業手順を説明すると、蓋５０を閉じワーク固定用アーム４７で把持したシリコン基板１１をバッファ用真空チャンバー３７内に位置させた状態で、バッファ用真空チャンバー３７内部を真空ポンプ装置３４により真空粗引きする。次いで、シャッター３５を開く（なお、真空チャンバー３１は先に減圧しておく）。次いで、真空ポンプ装置３４で、真空チャンバー１１およびバッファ用真空チャンバー１７の内部を真空吸引し、真空圧１０−２〜１０−３Pa程度まで減圧する。次いで、ヒータ４４で加熱して溶融金属槽４３内の金属を溶融させ、溶融金属２３内にシリコン基板１１を挿入する。シリコン基板１１が溶融金属２３と同じ温度に達した後、真空チャンバー１１およびバッファ用真空チャンバー１７内に窒素ボンベからの窒素を導入して、内部を２〜５×１０５Pa（２〜５kgf/cm2)程度まで加圧する。この加圧により、溶融金属２３が高アスペクト比の貫通孔１２内に充填される。その後、シリコン基板１１を溶融金属槽４３から引き上げ、真空チャンバー３１の外に取り出して、室温にて空冷する。これにより、シリコン基板１１の貫通孔１２への金属充填作業が終了する。
【００２０】なお、貫通孔１２の内壁面に絶縁層（酸化膜）を形成する方法としては、前述の熱酸化法に限らず、例えばＳｉＯ2系皮膜形成用塗布液等の液相により、低温条件下で形成することも考えられる。この方法は、既にシリコン基板１１上に回路等が形成されている場合、それらに熱による影響を及ぼさないので、有利になる。
【００２１】本発明は、シリコンＩＣチップの積層高密度実装（３次元実装）に適用して好適である。図７は、シリコンICチップ（シリコン基板）の積層体を示す横断面図である。図中７１は、光励起電解研磨法により２箇所の貫通電極７２が形成されたシリコンICチップであり、該シリコンICチップ７１は、ベース基板７３上に、上下の位置を合わせて３枚積層されている。シリコンICチップ７１は、例えば、同一ウエハから切り出された同一回路パターンを有し、ウエハ表面から見た場合において、各チップ内の同一位置に貫通電極７２と回路パターン（図示せず）が形成され、これらの貫通電極７２は、上下端を合わせて接続されている。すなはち、電極下端に設けられた半田バンプ７４と、相手側チップ上の貫通電極上端が接続され、これらチップの貫通電極７２は、シリコン製ベース基板７３に形成された貫通電極７２と位置合わせ接続される。この結果、ベース基板とシリコンICチップを貫通する共通電極が形成され、該共通電極の下端の半田ボール７０は、図示しないベース基板の配線回路と接続される。ただし、敢えて貫通電極の上下位置を揃えないような設計をする場合には、一方のチップ下部の半田バンプを、他方のチップ上部の配線パターン（貫通電極と導通する他方のチップ上に形成された電極層）と接続する事も可能である。以上のように、高アスペクト比の貫通電極が形成された何枚かのICチップを任意位置に位置決めして重ね合わせ接続することにより、複数層に積み上げられ実装密度の向上した３次元ICデバイスを作ることが可能である。なお、貫通電極の数は２本には限定されず、これは他の実施例においても同様である。」
　
ｃ．周知例３：特開２０００−２４３９０６号公報
　上記周知例３には、図２〜５及び図１０とともに以下の記載がある。
　「【００１８】次に、図１に示した半導体装置の製造工程について、図２〜６のプロセス説明図を用いて説明する。
【００１９】（ステップ１）まず、能動素子の形成されているとともに、電極１２（２２），保護膜１３（２３）がＳｉ等の基体１１（２１）に形成された半導体素子１０及び半導体素子２０を準備する（図２）。なお、電極１２（２２）としては、例えば１０μｍ〜１００μｍ程度の大きさでピッチが２０μｍ〜２００μｍ程度のＣｕ，Ａｌ・Ｓｉ等からなるものが使用でき、保護膜としては、ＳｉＮx，ＳｉＯ2，ポリイミド等が使用できる。
【００２０】（ステップ２）
半導体素子１０の電極１２が形成された部分の反対側の面から、半導体装置１０の基体１１に穴１４を形成する（図３）
【００２１】（ステップ３）
次に、半導体素子１０の裏面全面に、絶縁膜１５を形成する。絶縁膜１５としては、たとえばＳｉＮ
x
やＳｉＯ
2
などの無機材料やポリイミドなどの有機材料を用いることができる。
　「【００３２】（変形例４）図１０は、本変形例の半導体装置の一例を示す概略断面図である。なお、本変形例においては上述した図１の構成及び図２〜図６の製造プロセスと同一部分については説明を省略する。
【００３３】
上述の図１，図７，８，９の半導体装置では、導体１６，１７を無電解めっきにより形成したが、本変形例の半導体装置は、金属粉体と未硬化の樹脂を混合して作られる導電性樹脂（金属ペースト）を半導体装置１０に設けられた穴１４に供給し、硬化させることにより形成したものである。
【００３４】
この場合、金属粉体としてはＡｇやＡｕを主成分とする比較的表面の酸化しにくい材料が用いられ、接着剤としては、エポキシ系，フェノール系等、各種の材料が使用できる。また、その導電性樹脂の供給方法としては、印刷やディスペンサによる注入などの方法がある。
　
（２）相違点２について
　半導体基板の貫通電極の底面からさらに配線を形成することも、以下の周知例４及び５に記載されているように、当業者における周知技術であるから、引用発明において、上記周知技術を適用して、配線形成工程を付加することは、当業者が適宜になし得たことである。 
ａ．周知例４：特開２００２−２０８６３２号公報
　上記周知例４には、図５及び６とともに以下の記載がある。
　「【００４３】続いて、図５（ａ）に示すように、機械研磨やＣＭＰ法により支持側シリコンウエハ１０１の他方の面を研磨し、主接続プラグ１０５ａの底面を露出させる。次に、図５（ｂ）に示すように、支持側シリコンウエハ１０１の他方の面上に、ＳｉＯ2 より成る表面絶縁膜１１０を形成する。この表面絶縁膜１１０は、通常ＣＶＤ法により形成され、その膜厚は約１０〜５０００ｎｍ程度である。その後、この表面絶縁膜１１０をパターニングし、主接続プラグ１０５ａに対応する位置に開口部１１０ａを形成する。
【００４４】次いで、図５（ｃ）に示すように、素子形成面１０８ｂからバリヤメタル層１０６に至る第２の孔１１１、１１１、・・・をエッチングにより形成する。なお、既に説明したように、バリヤメタル層１０６はタンタルや酸化タンタル等から成る。バリヤメタル層１０６が酸化タンタル等の誘電体から成る場合は、該バリヤメタル層１０６もエッチングして第２の孔１１１、１１１、・・・が主接続プラグ１０５ａや主配線１０５ｂに至るようにする。
【００４５】また、バリヤメタル層１０６を形成しない場合、第２の孔１１１は、主接続プラグ１０５ａや主配線１０５ｂに至るように形成する。図示のように、第２の孔１１１は、塗布ガラス膜１０７、中間絶縁膜１０９、及び半導体膜１０８等の異なる部材を貫通して形成されているが、それぞれの部材に最適な公知のエッチング技術を選択することにより、上記のような第２の孔１１１を形成する。
【００４６】そして、第２の孔１１１を形成後、エッチングにより、第２の孔１１１に連通する凹部１０８ｃを素子形成層１０８ａに形成する。素子形成層１０８ａは、特に明示はしないが、様々な膜を積層して成る層間絶縁膜や配線層を備えているが、これらの膜に最適な公知のエッチング技術を用いることにより、凹部１０８ｃを形成する。なお、凹部１０８ｃは、図示は省略するが、その側壁又は底面に素子形成層１０８ａの配線層が露出するように形成する。
【００４７】次いで、図５（ｄ）に示すように、上記第２の孔１１１及び凹部１０８ｃに第２の金属の一例である銅を充填する。これを行うには、まず、素子形成面１０８ｂ、及び第２の孔１１１と凹部１０８ｃの各々の側壁と底部に、スパッタリングや無電解銅めっきによりめっき給電層（図示せず）を形成する。そして、このめっき給電層に電流を供給し、第２の孔１１１と凹部１０８ｃが銅により埋め尽くされるまで、めっき給電層上に電解銅めっき膜（図示せず）を形成する。その後、素子形成面１０８ｂ上に形成されためっき給電層及び電解銅めっき膜をＣＭＰ法により研磨して除去し、図５（ｄ）に示される構造が完成する。
【００４８】以下では、第２の孔１１１に充填された銅のことを副接続プラグ１１２ａと称し、凹部１０８ｃに充填された銅のことを上部電極パッド１１２ｂと称する。上記したように、凹部１０８ｃはその側壁又は底面に素子形成層１０８ａの配線層が露出するように形成されているので、素子形成層１０８ａ内の素子は、上部電極パッド１１２ｂや副接続プラグ１１２ａと電気的に接続されるようになる。更に、副接続プラグ１１２ａはバリヤメタル層１０６を介して主接続プラグ１０５ａと電気的に接続されているので、素子形成層１０８ａ内の素子は主接続プラグ１０５ａと電気的に接続されることになる。
【００４９】なお本実施形態では第２の金属として銅を用いたが、銅に代えて、タングステン、アルミニウム、タンタル、チタン、ニッケル、クロム等を用いても良い。
次に、図６（ａ）に示すように、表面絶縁膜１１０上に、銅より成る下部電極パッド１１３、１１３、・・・を形成する。この下部電極パッド１１３、１１３、・・は、サブトラクティブ法、セミアディティブ法、フルアディティブ法等により形成され、表面絶縁膜１１０の開口部１１０ａを介して主接続プラグ１０５ａと電気的に接続されている。
【００５０】続いて、図６（ｂ）に示すように、表面絶縁膜１１０及び下部電極１１３上に、ソルダレジスト１１７を塗布する。このソルダレジスト１１７には、下部電極パッド１１３の表面が露出するような開口部１１７ａが形成されている。次いで、図６（ｃ）に示すように、開口部１１７ａを介して、下部電極パッド１１３、１１３、・・・上にはんだバンプ１１４、１１４、・・・を搭載する。この工程が終了した段階では、特に明示はしないが、本実施形態に係る半導体装置の製造方法により製造された半導体装置１１５、１１５、・・・が、一枚の支持側シリコンウエハ１０１に複数形成された状態となっている。
【００５１】この後は、ダイシングにより、半導体装置１１５、１１５、・・・を個片化する。個片化された半導体装置１１５、１１５、・・・の各々は、それらが備えるはんだバンプ１１４、１１４、・・・を介して、マザーボード等の実装基板（図示せず）に実装される。なお、本実施形態に従って製造された半導体装置１１５は、それを単体で用いても良いし、図７のように上下に複数積層して、三次元実装構造を有するようにしても良い。」
　
ｂ．周知例５：特開昭６３−１５６３４８号公報
　上記周知例５には、第１図の半導体ディバイスチップ１１−３とともに以下の記載がある。
　「第１図は本発明の第１実施例による半導体装置１０を示す。図中、１１−１〜１１−４は夫々半導体ディバイスチップであり、セラミック基板１２上に積層されている。
　半導体ディバイスチップ１１−１は、第２図に併せて示すように、半導体ディバイス部１３−１が形成された半導体基板１４−１よりなる。
　１５−１１、１５−１２は夫々接続用電極としてのＡｕ製のバンプであり、半導体ディバイス部１３−１が形成された面と同じ面である表面１６−１に形成してある。半導体ディバイス部１３−１とバンプ１５−１１、１５−１２との間は配線されている。
　１７−１１、１７−１２は夫々接続用電極としてのＡｕ製のバンプであり、裏面１８−１に形成してある。
　
半導体基板１４−
１
にはスルーホール１９−
１１
、１９−
１２
が穿設してあり、この内部に内部配線２０−
１１
、２０−
１２
が形成されている。バンプ１５−
１１
と１７−
１１
とは内部配線２０−
１１
により電気的に結線されている。バンプ１５−
１２
と１７−
１２
とは内部配線２０−
１２
及び表面配線２１−
１
により結線されている。なお、バンプ１５−
１１
、１５−
１２
、１７−
１１
、１７−
１２
は夫々接続が必要な位置に配されている。
　２２−１は絶縁層であり、半導体基板１４−１の表裏面及びスルーホール１９−１１、１９−１２の内面に形成してある。
　
他の半導体ディバイスチップ１１−
２
、１１−
３
、１１−
４
は、上記の半導体チップ１１−１と同様な構成であり、夫々対応する部分には添字２、３、４、２１、２２、３１、３２、４１、４２を付した同一符号を付しその説明は省略する。
　半導体ディバイスチップ１１−１〜１１−４は、第１図に示すように、全て表面１６−１〜１６−４を上側とした向きで、且つ相対向するバンブ同志を熱圧着法によりボンディングされて、電気的に接続されて且つ機械的に結合されている。各半導体ディバイスチップ１１−１〜１１−４上の半導体ディバイス部１３−１〜１３−４は、バンプ及び内部配線を通してセラミック基板１２上の端子（図示せず）と電気的に接続されている。
　半導体装置１０は、半導体ディバイスチップ１１−１〜１１−４がこれ自体により電気的に接続された状態で三次元的に４層に積層された構造であり、半導体ディバイス部の高密度、高集積化が図られている。
　なお、半導体ディバイスチップ１１−１〜１１−４は、例えばプリント基板等の他の治具を用いずに積層されており、半導体装置１０は最小の部品点数で構成されている。
　各半導体ディバイスチップ１１−１〜１１−４は夫々予め検査して良品であるもののみを用いており、半導体装置１０の良品率は高い。
　また、各半導体ディバイスチップ１１−１〜１１−４は共に表面１６−１〜１６−４を上面側とされた向きで積層されている。このため、各半導体ディバイスチップ１１−１〜１１−４について積層後での半導体ディバイス部１３−１〜１３−４の状態を目視で確認することができ、好都合である。
　また、半導体ディバイスチップの積層数は４に限らず任意にとることが出来る。
　またバンブ１５−１１、１７−１１等を半田製としてもよく、この場合にはリフローを用いることが出来、チップ結合時の圧力を緩和できる。」
　
（３）なお、本願発明は、各工程の順序を特定するものではないから、「前記半導体基板の主面側の前記第１の絶縁層上に金属薄膜を形成する薄膜形成工程」の実施タイミングについては、引用発明との相違点とは認定していないが、仮に相違点と認めたとしても、金属薄膜の形成タイミングについては、当業者が適宜に選択し得る事項にすぎないものである。
　
（４）したがって、本願発明は、周知例１〜５に記載された周知技術を勘案することにより、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、平成２３年１月１９日付けで通知した拒絶の理由において指摘したとおり、特許法第２９条第２項の規定により特許を受けることができない。
　
　
６．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく拒絶をすべきものである。
　よって、上記結論のとおり審決する。