【事件の表示】
　特願２００２−３００２２０「シングルＩＣチップ表示プロセッサ」拒絶査定不服審判事件〔平成１５年　８月２９日出願公開、特開２００３−２４１９５７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、パリ条約による優先権主張を伴う平成７年６月１日（第一国：アメリカ合衆国、優先日：平成６年６月２日、出願番号：２５３２７１号）に出願した特願平７−１３５２９７号の一部を、平成１４年１０月１５日（第一国：アメリカ合衆国、優先日：平成６年６月２日、出願番号：２５３２７１号）に新たに特許出願（特願２００２−３００２２０号）としたものであって、平成１９年９月２１日付け（送達日：同年１０月２日）で拒絶査定がなされ、これに対して平成２０年１月４日に拒絶査定不服審判の請求がなされるとともに、同年２月４日付けで明細書を対象とする手続補正がなされたものである。
　その後、当審において、平成２２年１月１９日付け（発送日：同年１月２６日）で拒絶の理由（以下、「当審拒絶理由」という。）を通知したところ、同年６月２５日付けで意見書が提出されるとともに、同日付けで明細書を対象とする手続補正がなされた。
　
第２　当審拒絶理由の概要
　当審において通知した当審拒絶理由の概要は、以下のとおりのものである。
　
「理由１　本件出願の下記の請求項に係る発明は、本件出願の原出願の優先日前に日本国内又は外国において、頒布された下記の刊行物に記載された発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　　　　　　　記　　（引用文献等については引用文献等一覧参照）
　
・請求項　　　１
・引用文献等　１−２
・備考
　
（中略）
　
・請求項　　　２−４
・引用文献等　１−２
・備考
　
（中略）
　
　　　　　　　　　　　　引　用　文　献　等　一　覧
　
１．特開平６−８３６２２号公報
２．特開平２−２５４５７３号公報
３．特開昭６２−２５２５９６号公報
４．特開昭６３−１８９８９３号公報
５．特開平４−９０１９０号公報
　
（中略）」
　
第３　当審の判断
１　本願発明
　本願の請求項２に係る発明（以下「本願発明」という。）は、平成２２年６月２５日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項２に記載された以下のとおりのものと認める。
　
「シングルＩＣ（集積回路）チップ表示プロセッサにおいて、
　（ａ）グラフィック画素データとビデオ画素データの少なくとも１つを記憶するダイナミックランダムアクセスメモリ（ＤＲＡＭ）と、
　（ｂ）ＤＲＡＭと共にシングルＩＣチップに集積され、前記画素データを処理する画素データユニット（ＰＤＵ）とから構成され、
　（ｃ）前記シングルＩＣチップは、さらにＤＲＡＭから前記ＰＤＵへ同時に画素データのブロックを転送する大規模パラレルバスを含み、
　前記ＰＤＵは、処理された画素データの後に続く表示のために、画素データの前記ブロックを処理可能であり、
　（ｄ）前記ＤＲＡＭは、複数のワード線の行と、前記ワード線の行と直交する複数のビット線の列と、前記ビット線とワード線に接続され、それぞれ画素データのビットを記憶するビット記憶セルと、前記ビット線に接続されたセンスアンプの行と、センスアンプのグループの動作を可能にするために複数の前記センスアンプの前記グループに接続された選択線と、を備え、前記センスアンプと選択線は前記ワード線に平行に前記シングルＩＣチップに設けられ、前記大規模パラレルバスを構成するデータバス線はそれぞれセンスアンプの出力に接続されており、ビット線に平行に前記シングルＩＣチップに設けられており、前記ＰＤＵは所定数のビット線の列のピッチに等しいピッチであり、
　（ｅ）前記ＰＤＵは、複数のＰＤＵユニットから構成され、前記複数のＰＤＵユニットは、それぞれ１ビットＰＤＵであり、各１ビットＰＤＵは、データバスに接続され、センスアンプからの１ビットを受信し、
　（ｆ）各１ビットＰＤＵは、ソースレジスタと、行き先レジスタと、ブラシレジスタと、前記レジスタに記憶されたビットを処理するための４入力ラスター動作（ＲＯＰ４）回路と、ＲＯＰ４回路の出力データを記憶するＲＯＰ４レジスタと、１ビットＰＤＵの出力データをマスキングするためのマスクレジスタから構成され、各レジスタはＲＯＰ４回路に接続され、ＲＯＰ４回路と各レジスタは４本のビット線に等しいピッチ間隔でデータバスに接続されている、
ことを特徴とするシングルＩＣチップ表示プロセッサ。」
　
２　引用刊行物に記載された発明
（１）当審拒絶理由で引用され、本願の原出願の優先日前の平成６年３月２５日に頒布された刊行物である特開平６−８３６２２号公報（以下、「引用刊行物１」という。）には、「情報処理装置」の発明に関して、図面とともに以下の事項が記載されている。
　
＜記載事項１＞
「【０００１】
【産業上の利用分野】本発明はメモリと演算回路とを１つの半導体チップ上に集積した情報処理装置に関し、メモリと演算回路の間で高速に多量の信号の授受を行う方法を与えるものである。」
　
＜記載事項２＞
「【００１１】
【実施例】以下、本発明の実施例を図面を用いて説明する。
【００１２】図１は本発明を用いて半導体チップ上にメモリセルアレーと演算回路を含んだ情報処理装置を構成した実施例である。図１において、Ａはメモリセルアレーで、複数のデータ線とそれに交差する複数のワード線並びにそれらの所望の交点に構成されたメモリセルから構成されている。ＳＴはデータ線セレクタで、メモリセルアレーＡからデータ線を通じて読出した情報から、その１部を選択してバス１を通じて演算回路ＰＥへ伝達する。演算回路ＰＥではデータ線セレクタＳＴから伝達された情報を用いて所望の情報処理を行う。ＩＯは入出力回路で、上記メモリセルアレーＡからバス４を通じて情報をチップ外部へ読出したり、上記メモリセルアレーＡにチップ外部からバス５を通じて情報を書き込んだり、あるいは演算回路ＰＥからバス２を通じて出力される情報をメモリセルアレーＡに書き込んだりあるいはチップ外部へ読出したり、演算回路ＰＥへバス３を通じてメモリセルアレーＡの情報を書き込んだり、チップ外部から演算回路ＰＥへバス３を通じて情報を入力したりするための回路である。ＣＴＬは制御回路で、上記のメモリセルアレーＡ、データ線セレクタＳＴ、演算回路ＰＥ、入出力回路ＩＯの動作を外部から与えられる制御信号、アドレスなどの信号を用いて制御するための回路である。なお、図１においてバスは任意の複数の配線から構成されているが、ここでは簡単のため一部のバスを矢印で示してある。
【００１３】本実施例では、データ線セレクタＳＴの入力線のピッチはデータ線のピッチに、データ線セレクタＳＴの出力線のピッチは演算回路の入力線のピッチと合わせてメモリセルアレーＡに隣接してデータ線セレクタＳＴと演算回路ＰＥを配置した。これにより、メモリセルアレーＡのワード線を選択して、そのワード線上にある複数のメモリセルからデータ線に同時に読出された多数の情報を、長いバスを用いることなくデータ線セレクタＳＴを通じて直接演算回路ＰＥに入力することができる。このため、長いバスによる配線遅延の増大、配線遅延のばらつきをなくすことができ、メモリセルアレーと演算回路の間の情報の転送の高速化が実現できる。また、長いバスによる占有面積の増大もない。
【００１４】このように本実施例によれば、データ線セレクタＳＡにより両者のピッチの整合をとることができるので、例えば、データ線間のピッチが大変小さいＤＲＡＭなどのメモリセルアレーと入力線間のピッチが比較的大きいデジタル演算回路などを長いバスを用いずに１つの半導体チップ上に配置することが可能となる。」
　
＜記載事項３＞
「【００１５】図２は第１図の実施例におけるデータ線セレクタと演算回路の構成例を示したものである。図２においてＳＴ１，ＳＴ２，．．，ＳＴｋはデータ線セレクタＳＴを構成するデータ線セレクタ単位回路で、ＰＥ１，ＰＥ２，．．，ＰＥｋは演算回路ＰＥを構成する演算単位回路である。本実施例においてデータ線セレクタ単位回路ＳＴ１，ＳＴ２，．．，ＳＴｋはそれぞれ a'1，a'２，．．，a'ｋ ｂｉｔの情報をメモリセルアレーのＡのデータ線から受取りａ１，ａ２，．．，ａｋ ｂｉｔの情報を選択して演算単位回路ＰＥ１，ＰＥ２，．．，ＰＥｋに伝達する。演算単位回路ＰＥ１，ＰＥ２，．．，ＰＥｋは並列に動作させることができるので、高速な情報処理が可能である。また、データ線セレクタＳＴと演算回路ＰＥを単位回路に分割し、１つのデータ線セレクタ単位回路からはその最近接の演算単位回路にのみ信号が入力されるようにしたので、データ線セレクタ内での信号の伝達経路を短く均一にできるという特長がある。本実施例において、高集積のレイアウトを実現するには、メモリセルアレーのデータ線間のピッチと演算回路の入力線間のピッチの比に合わせてデータ線セレクタを設計すればよい。例えば、メモリセルアレーのデータ線ピッチが１μｍ、演算単位回路の入力線間のピッチが５μｍとし、ａ１，ａ２，．．，ａｋをすべて８ｂｉｔとすれば、データ線セレクタ単位回路に５対１のデータ線セレクタを用いて、  a'１，a'２，．．，a'ｋをすべて４０ｂｉｔとすればよい。このようにすれば、４０ｂｉｔ分のデータ線の幅の中に１つの演算単位回路と１つのデータ線セレクタ回路を丁度納めることができるので、図２のような配置が高集積に実現できる。また、回路パターンが規則的な繰返しになるのでレイアウト設計も容易である。」
　
＜記載事項４＞
「【００１８】これまでは、１つの演算回路に対してメモリセルアレーとデータ線セレクタ回路を１つづつ組合せた構成について述べてきた。しかし、場合によっては、１つの演算回路に対して任意の個数のメモリセルアレーとデータ線セレクタ回路を用いたり、あるいは逆に１つのメモリセルアレーに対してデータ線セレクタ回路と演算回路を複数設けるなど必要に応じて種々の構成が可能なことはもちろんである。
【００１９】たとえば、図２の構成においてメモリセルアレーＡの記憶容量を増加させるためにワード線の本数を増加していくとデータ線の長さが長くなりデータ線の容量および抵抗値が大きくなって、メモリセルによっては信号のＳ／Ｎ比が劣化したり、書込み、読み出し動作が遅延したりすることがありうる。このような場合には図４の構成が適している。
【００２０】図４では、１つの演算回路ＰＥに対してメモリセルアレーをデータ線方向に分割して複数設け、分割したアレーＡ１，Ａ２，．．，ＡＪごとにデータ線セレクタ回路ＳＴ１，ＳＴ２，．．，ＳＴＪを配置してある。データ線セレクタ回路ＳＴｉ（ｉ＝１，２，．．，Ｊ）はデータ線セレクタ単位回路ＳＴｉ１，ＳＴｉ２，．．，ＳＴｉｋより構成され、データ線セレクタ単位回路ＳＴｉ１，ＳＴｉ２，．．，ＳＴｉｋの出力はそれぞれ、メインデータ線ＭＤＡＴＡに接続されている。したがって、各メインデータ線にはＪ個のデータ線セレクタ単位回路が接続されている。各メインデータ線に接続されているデータ線セレクタ単位回路のうち任意の１つづつを動作させることによって、演算回路ＰＥを構成する演算単位回路ＰＥ１，ＰＥ２，．．，ＰＥｋにそれぞれａ１，ａ２，．．，ａｋ ｂｉｔの情報をメモリセルアレーより並列に入力することができる。
【００２１】本実施例によれば、メモリセルアレーを分割しているため、分割したメモリセルアレー毎にみるとデータ線の長さが短い。したがって、データ線の容量および抵抗値が大きなることはなく信号のＳ／Ｎ比が劣化したり書込み、読み出し動作が遅延したりすることがない。」
　
＜記載事項５＞
「【００５４】以下では、これまで述べた実施例に好適な回路の実施例を示す。
【００５５】図１７は、ＤＲＡＭメモリセルアレーに好適なセレクタの構成例である。本実施例は、図１、２、３のメモリセルアレーＡとセレクタＳＴ、図４のメモリセルアレーＡ１，．．，ＡＪとセレクタＳＴ１，．．，ＳＴＪ、図５、６のメモリセルアレーＡとセレクタＳＴ、図１０、１２のメモリセルアレーＡ，ＢとセレクタＳＴＡ，ＳＴＢならびに図１３、１５のメモリセルアレーＢとセレクタＳＴＢ等に用いることができる。本実施例の特長は、ＤＲＡＭメモリセルを用いてメモリセルアレー部を高集積に実現したことと、セレクタのラッチ機能をＤＲＡＭセルアレー内の再書込み用センスアンプを利用して実現したことである。図１７においてＭはメモリセルアレー、ＳＴ１，．．，ＳＴｋはセレクタ単位回路である。説明の都合上、メモリセルアレーＭはメモリセルアレー単位回路Ｍ１，．．，Ｍａ，．．セレクタ単位回路ＳＴ１は基本セレクタＳＴ１１，．．，ＳＴ１ａに分けて示してある。メモリセルアレー単位回路Ｍ１に示したようにメモリセルアレーは１つのトランジスタと１つのキャパシタからなるダイナミック型メモリセルＭＣより構成されている。Ｄ１，Ｄ１Ｂ，．．．．Ｄｈ，ＤｈＢはデータ線、Ｗ１，Ｗ２，．．，Ｗｍはワード線である。ＰＲ，ＳＡ，ＲＳＡ，ＷＳは、メモリセルＭＣの情報の読出し書込みを制御する回路で、それぞれ、プリチャージ回路、センスアンプ、読出しアンプ、書込み回路である。基本セレクタＳＴ１１に示したように１つの基本セレクタにはｈ対のデータ線対Ｄ１，Ｄ１Ｂ，．．．．Ｄｈ，ＤｈＢが入力され、１対のセレクタ出力線ＴＤ１，ＴＤ１Ｂが出力される。セレクタ単位回路はＳＴ１１からＳＴ１ａまでのａ個の基本回路から構成されている。基本回路ＳＴ１１に示したようにデータ線対のうちＤ１，．．，ＤｈがそれぞれスイッチＭＯＳ  ＳＭ１，．．，ＳＭｈを通じて共通データ線ＣＤ１に、Ｄ１Ｂ，．．，ＤｈＢがそれぞれスイッチＭＯＳ  ＳＭ１Ｂ，．．，ＳＭｈＢを通じて共通データ線ＣＤ１Ｂに接続されている。共通データ線対ＣＤ１，ＣＤ１Ｂにはそれぞれ、プリチャージ用のｐＭＯＳ  ＰＭ１，ＰＭ１Ｂが接続され、ＣＭＯＳインバータを用いたバッファ回路ＢＦ１，ＢＦ１Ｂに入力される。バッファ回路ＢＦ１，ＢＦ１Ｂの出力が出力線ＴＤ１，ＴＤ１Ｂとなる。…。」
　
＜記載事項６＞
「【００５７】以下、図１８を用いて図１７のセレクタの動作を詳細に説明する。なお、メモリセルから出力線Ｏ，ＯＢを通じての読み出し、入力線Ｉ，ＩＢを通じての書込み動作は従来のＤＲＡＭと同様なので説明を省略する。図１８は図１７のワード線Ｗ１を選択して読出した情報をａｋ ｂｉｔずつｈ回連続して並列読出しを行なう場合の動作波形の例である。まず、動作の始めにはすべてのワード線の電位が低電位Ｖｓｓ、プリチャージ信号φｐが高電位Ｖｃｃとなっており、これによりメモリセルは非選択の状態となり、すべてのデータ線はＶｃｃとＶｓｓの間の電位ＶＨにプリチャージされている。つぎに、プリチャージ信号φｐの電位を低電位に立ち下げてからワード線Ｗ１を選択してその電位をＶｃｃ＋Ｖｔ以上に立ちあげる（ここにＶｔはメモリセルＭＣのＭＯＳトランジスタのしきい電圧である）。すると、各データ線対にはデータ線に接続されたメモリセルＭＣの記憶情報にしたがって微小な電位差が生ずる。図１８では、データ線Ｄ１が、Ｄ１Ｂより高電位に、データ線Ｄｈが、ＤｈＢより低電位になった場合を示している。つづいて、センスアンプＳＡ起動信号ＰＰ，ＰＮの電位をＶＨからそれぞれ、高電位、低電位に遷移させる。すると、データ線対の微小な電位差が増幅され、高電位側のデータ線は電位がＶｃｃになるまで充電され、低電位側のデータ線は電位がＶｓｓになるまで放電される。こうして、全部でａｈｋ対のデータ線に読出され増幅された信号は、センスアンプＳＡ起動信号ＰＰ，ＰＮの電位をそれぞれ高電位Ｖｃｃ、低電位Ｖｓｓに保つことによりデータ線対上にラッチされる。つづいて、セレクタによりａｋ ｂｉｔずつｈ回連続して並列読出しを行なう。図１８に示したように動作の始めには共通データ線プリチャージ信号ＦＰおよび選択線Ｆ１，．．，Ｆｈの電位はＶｓｓとなっており、すべての共通データ線はＶｃｃにプリチャージされている。上記のようにデータ線対上読出した信号をラッチした状態で共通データ線プリチャージ信号ＦＰの電位をＶｃｃに立上げたのち、選択線Ｆ１の電位をＶｃｃに立上げる。するとスイッチＭＯＳがオン状態となり、Ｖｃｃに充電されているデータ線に接続された共通データ線の電位はＶｃｃのままであるが、Ｖｓｓに放電されているデータ線に接続された共通データ線の電位は低下する。たとえば、図１８に示したようにデータ線Ｄ１はＶｃｃに充電されているのでこれにスイッチＭＯＳ  ＳＭ１を通じて接続された共通データ線ＣＤ１の電位はＶｃｃのままであるが、データ線Ｄ１ＢはＶｓｓに放電されているので共通データ線ＣＤ１Ｂの電位は低下する。共通データ線ＣＤ１Ｂからの電荷によりデータ線Ｄ１Ｂの電位は一時的に上昇するが、センスアンプＳＡによって、データ線Ｄ１Ｂ、共通データ線ＣＤ１ＢともにＶｓｓに放電される。こうして共通データ線対ＣＤ１、ＣＤ１Ｂに読出された信号はＣＭＯＳインバータを用いたバッファ回路ＢＦ１，ＢＦ１Ｂに入力され電位が反転されてセレクタ出力線ＴＤ１Ｂ，ＴＤ１より出力される。セレクタ出力線は図１７の各セレクタ単位回路にａ対ずつ、全部でａｋ対あるのでａｋ ｂｉｔの信号が並列に出力されることになる。つぎに図１８に示したように選択線Ｆ１の電位をＶｓｓに立ち下げてスイッチＭＯＳをオフした後に、共通データ線プリチャージ信号ＦＰの電位をＶｓｓに立ち下げてすべての共通データ線を再びＶｃｃにプリチャージする。その後、上記と同様にして共通データ線プリチャージ信号ＦＰの電位をＶｃｃに立上げたのち、選択線Ｆ２の電位をＶｃｃに立上げると、選択信号線Ｆ２が入力されたスイッチＭＯＳ（図では省略してある）を通じて、該スイッチＭＯＳに接続されたデータ線の情報がセレクタ出力線より読み出される。以下、同様の動作を行い、選択信号Ｆ３，．．，Ｆｈを選択することによりすべてのデータ線の信号をセレクタ出力線より読み出すことができる。…。」
　
＜記載事項７＞
「【００７２】以上では、主にニューラルネットワーク情報処理への応用について説明したが、本発明はそれに限定されることはなく、多数の情報を並列に用いる演算回路とメモリセルアレーとを同一のチップ上に設けて情報処理を行なうような装置ならば高い集積度で実現することができる。たとえば、画像処理を行う演算回路と画像情報を記憶するメモリセルアレーとを同一のチップ上に設けて高速でコンパクトな画像処理システムを構築することもできる。」
　
　上記記載事項１、２、７、図１からみて、画像処理システムを構築する１つの半導体チップの情報処理装置は、画像情報を記憶するメモリセルアレーと、メモリセルアレーと同一のチップ上に設けられ、画像処理を行う演算回路とから構成されることが読み取れる。
　
　上記記載事項２、７、図１からみて、データ線セレクタは、メモリセルアレーからデータ線を通じて読出した画像情報から、その１部を選択してバス１を通じて演算回路へ伝達していることが読み取れる。
　上記記載事項３、図２からみて、データ線セレクタを構成する複数のデータ線セレクタ単位回路は、５対１のデータ線セレクタを用いているから、メモリセルアレーの全データ線数の１／５に相当するビット数の情報が並列に演算回路へ伝達していることが読み取れる。
　
　上記記載事項３の「演算単位回路ＰＥ１，ＰＥ２，．．，ＰＥｋは並列に動作させることができるので、高速な情報処理が可能である。」という記載からみて、演算回路は、メモリセルアレーから伝達された画像情報を処理していることが読み取れる。
　上記記載事項３の「４０ｂｉｔ分のデータ線の幅の中に１つの演算単位回路と１つのデータ線セレクタ回路を丁度納めることができる」という記載からみて、演算回路は複数の演算単位回路からなり、演算単位回路の幅は４０ｂｉｔ分のデータ線の幅であることが読み取れる。
　
　上記記載事項４、図４からみて、図２の構成において、メモリセルアレーの記憶容量を増加させるために、１つの演算回路に対してメモリセルアレーをデータ線方向に分割して複数設ける構成が読み取れる。　
　そして、上記記載事項５には、「図１７は、ＤＲＡＭメモリセルアレーに好適なセレクタの構成例である。本実施例は、…、図４のメモリセルアレーＡ１，．．，ＡＪとセレクタＳＴ１，．．，ＳＴＪ、…に用いることができる。」と記載されていることから、上記記載事項４、図４の構成のうち、メモリセルアレーとセレクタの内部の構造は、上記記載事項５、図１７に示されていることが読み取れる。
　してみると、上記記載事項４−５、図４、１７からみて、図１のバス１に相当するメインデータ線ＭＤＡＴＡが、メモリセルアレーのデータ線に平行に設けられていること、センスアンプの出力がバス１と接続されていることが読み取れる。
　
　上記記載事項５、図１７からみて、１つの半導体チップに設けられるメモリセルアレーがＤＲＡＭメモリセルアレーであることが読み取れる。
　そして、ＤＲＡＭメモリセルアレーは、複数のワード線と、前記ワード線と直交する複数のデータ線と、前記データ線とワード線に接続されたメモリセルと、前記データ線に接続され、前記ワード線に平行に設けられたセンスアンプの行とを有していることが読み取れる。
　
　上記記載事項５、図１７からみて、基本セレクターは、メモリセルアレーから読み出したｈｂｉｔの情報から１ｂｉｔの情報を選択すること、ａ個の基本セレクターからなるセレクタ単位回路は、メモリセルアレーから読み出したａｈｂｉｔの情報から、ａｂｉｔの情報を選択すること、ｋ個のセレクタ単位回路は、メモリセルアレーから読み出したａｈｋｂｉｔの情報から、ａｋｂｉｔの情報を選択して、演算回路に伝達していることが読み取れる。
　上記記載事項６、図１７−１８からみて、ｈ本の選択線Ｆ１〜Ｆｈがワード線に平行に設けられていること、１つの選択線は、ａｋ対のスイッチＭＯＳ　ＳＭを介して、ａｋ個のセンスアンプと接続されていることが読み取れる。
　また、ｈ本の選択線Ｆ１〜Ｆｈを順に選択することで、メモリセルアレーから読み出したａｈｋｂｉｔの情報を、ａｋｂｉｔずつｈ回連続して並列読出しを行っていることが読み取れる。
　ここで、１ｂｉｔは１つのセンスアンプに対応するから、ｈ本の選択線Ｆ１〜Ｆｈを順に選択することで、ａｈｋ個のセンスアンプから、ａｋ個ずつ順に選択され、その選択されたａｋ個のセンスアンプが動作することで、ａｋｂｉｔの情報がａｋ対のセレクタ出力線を介して、演算回路に伝達していることが読み取れる。
　
　よって、上記記載事項１−７及び図面の記載からみて、引用刊行物１には、以下の発明が記載されているものと認められる。（以下、「引用発明１」という。）
　
「画像処理システムを構築する１つの半導体チップの情報処理装置において、
　画像情報を記憶するＤＲＡＭメモリセルアレーと、
　前記ＤＲＡＭメモリセルアレーと同一のチップ上に設けられ、画像処理を行う演算回路とから構成され、
　前記１つの半導体チップは、前記ＤＲＡＭメモリセルアレーから前記演算回路へ、前記ＤＲＡＭメモリセルアレーの全データ線数の１／５に相当するビット数の画像情報を並列に伝達するバスを含み、
　前記演算回路は、前記画像情報を処理可能であり、
　前記ＤＲＡＭメモリセルアレーは、複数のワード線と、前記ワード線と直交する複数のデータ線と、前記データ線とワード線に接続されたメモリセルと、前記データ線毎に接続された複数のセンスアンプの行と、前記複数のセンスアンプの一部を動作させるために、前記一部のセンスアンプに接続された選択線と、を備え、前記センスアンプと選択線は前記ワード線に平行に前記１つの半導体チップに設けられ、前記バスはセンスアンプの出力に接続されており、データ線に平行に前記１つの半導体チップに設けられており、前記演算回路を構成する複数の演算単位回路の幅は、４０ビット分のデータ線の幅であり、
　前記演算回路は、複数の演算単位回路から構成され、各演算単位回路は前記バスに接続され、センスアンプからの出力を受信する
　画像処理システムを構築する１つの半導体チップの情報処理装置。」
　
（２）当審拒絶理由で引用され、本願の原出願の優先日前の平成２年１０月１５日に頒布された刊行物である特開平２−２５４５７３号公報（以下、「引用刊行物２」という。）には、図面とともに以下の事項が記載されている。
　
＜記載事項８＞
「第１図は本発明の構成例を示す。
　２つのソースレジスタ１０、１１は、それぞれ処理可能な最大語長幅の大きさになっている。語長レジスタ１２には、外部のＣＰＵにより、使用語長の値が事前にセットされる。データセレクタ１３は、語長レジスタ１２の値に応じて、ソースレジスタ１０、１１の出力を並び換える働きをする。
　バレルシフタ１５は、データセレクタ１３の出力について、シフト量レジスタ１４の内容に応じたビットシフトにより、ビットアライメント操作を行う回路である。バレルシフタ１５は、最大語長幅の２倍の大きさを持つ。
　バレルシフタ１５の出力は、複数個のデータセレクタＳ１〜Ｓ４に分割されて入力される。データセレクタＳｌ〜Ｓ４の個数は、処理可能な最大語長幅のビット数を最小語長幅のビット数で割った値によって決められる。この例では、４個になっている。
　ファンクションデコーダＦ１〜Ｆ４についても、処理可能な最大語長幅のビット数を最小語長幅のビット数で割った値の個数に分割されている。ファンクションデコーダＦ１〜Ｆ４は、それぞれデータセレクタＳ１〜Ｓ４の出力と、ディスティネーションレジスタ２０、パターンレジスタ２１の出力とにより、ファンクションレジスタ２２で指定されたファンクション（演算種）の論理演算を実行する。
　マスクレジスタ２３、２４は、それぞれ処理対象ラインの左右における処理不要部分をマスクするためのビットマスクデータを保持するレジスタである。
　転送語数カウンタ２５は、１ライン分の転送語数を−１ずつ計数するカウンタであり、転送語数ホールドレジスタ２６は、処理対象となる１ラインの転送語数を保持するレジスタである。転送語数ホールドレジスタ２６の値は、１ラインごとの処理開始時に、転送語数カウンタ２５にセットされ、転送語数カウンタ２５の値は、１語の処理ごとに−１ずつ減算される。また、１ライン分の処理の開始時にマスクレジスタ２３の値がファンクションデコーダＦ１〜Ｆ４に出力され、転送語数カウンタ２５の値が０になると、もう一つのマスクレジスタ２４の値がファンクションデコーダＦ１〜Ｆ４に出力される。
　出カバッファ２７には、ファンクションデコーダＦ１〜Ｆ４による演算結果がセットされ、ここから最大語長幅の外部バス２９にデータが出力される。また、外部バス２９と各レジスタとは、最大語長幅の内部バス２８によって接続されている。」（第３頁右上欄第１３行−第４頁左上欄第２行）
　
＜記載事項９＞
「第３図は、最大語長を６４ビットとし、最小語長を１６ビットとしたラスタ演算装置の構成を示している。図中、第１図と同符号のものは、第１図に示すものに対応し、３０は外部のＣＰＵ等が各レジスタにアクセスするためのアクセスデコーダである。
　この場合、ソースレジスタ１０、１１、ディスティネーションレジスタ２０、パターンレジスタ２１、マスクレジスタ２３、２４、出カバッファ２７は、６４ビットであり、バレルシフタ１５は、１２８ビツトとなる。
　最小語長は１６ビットであるので、ファンクションデコーダＦ１〜Ｆ４として、１６ビットのものが、４個用意される。シフト量レジスタ１４は、最大シフト量が６４であるので、６ビットで充分である。ファンクションレジスタ２２は、３オペランドの組み合わせで、演算種が２５６あるため、８ビットで作られ、これが各ファンクションデコ−ダＦ１〜Ｆ４対応に、４個用意される。」（第４頁右下欄第２行−第５頁左上欄第１行）
　
＜記載事項１０＞
「第３図に示す回路を、１チップのＬＳＩによって構成することができ、その１種類のＬＳＩを、複数の最小語長から、最大語長まで対応させて使用可能であるので便利である。」（第５頁右上欄第１１〜１４行）
　
＜記載事項１１＞
「次に、第５図および第６図に従って、ＣＰＵ５０の処理制御によるラスタオペレーションの動作を説明する。
　ここでは、第５図（イ）、（ロ）に示すプレーンＰ１、Ｐ２のそれぞれのソース領域ＳＡに格納されたソース（１）、（２）を、ラスタ演算装置１００に送り、次にディスティネーション領域ＤＡに格納されているディスティネーションデータ（３）を送り、さらにパターン領域ＰＡに格納されているパターンデータ（４）を送り、それらによるラスタ演算の結果（５）を、ディスティネーション領域ＤＡに書き戻す一連の処理を繰り返すようになっている。」（第５頁左下欄第１８行−右下欄第９行）
　
　なお、＜記載事項１１＞における丸囲み数字は、表記の都合上、括弧付き数字で表現した。
　
　上記記載事項９、第３図からみて、引用刊行物２の図３には、外部バス２９に接続されたラスタ演算装置が、ソースレジスタ１０、１１と、ディスティネーションレジスタ２０と、パターンレジスタ２１と、ファンクションデコーダＦ１〜Ｆ４と、出力バッファ２７と、マスクレジスタ２３、２４から構成されていること、各レジスタはファンクションデコーダＦ１〜Ｆ４に接続されていることが読み取れる。
　
　上記記載事項９の「図中、第１図と同符号のものは、第１図に示すものに対応し」という記載と、上記記載事項８の「出カバッファ２７には、ファンクションデコーダＦ１〜Ｆ４による演算結果がセットされ」という記載から、引用刊行物２の図３に示されたラスタ演算装置の出力バッファ２７は、ファンクションデコーダＦ１〜Ｆ４による演算結果がセットされる、すなわちレジスタの機能を有することが読み取れる。
　
　上記記載事項１０からみて、引用刊行物２の図３に示されたラスタ演算装置は、１チップのＬＳＩによって構成されていることが読み取れる。
　
　上記記載事項１１からみて、引用刊行物２の図３に示されたラスタ演算装置は、プレーンのメモリと表示データの授受をして、ラスタ演算処理を行っていることが読み取れる。
　
　よって、上記記載事項８−１１及び図面の記載からみて、引用刊行物２には、以下の発明が記載されているものと認められる。（以下、「引用発明２」という。）
　
「外部バス２９に接続されたラスタ演算装置であって、ソースレジスタ１０、１１と、ディスティネーションレジスタ２０と、パターンレジスタ２１と、ファンクションデコーダＦ１〜Ｆ４と、演算結果がセットされる出力バッファ２７と、マスクレジスタ２３、２４から構成され、各レジスタはファンクションデコーダＦ１〜Ｆ４に接続されているラスタ演算装置。」
　
３　対比
　本願発明と引用発明１とを対比する。
　
　引用発明１の「画像処理システムを構築する１つの半導体チップの情報処理装置」は、本願発明の「シングルＩＣ（集積回路）チップ表示プロセッサ」に相当する。
　
　引用発明１の「画像情報を記憶するＤＲＡＭメモリセルアレー」は、画像情報として、グラフィック画素データやビデオ画素データは一般的なものであるから、本願発明の「グラフィック画素データとビデオ画素データの少なくとも１つを記憶するダイナミックランダムアクセスメモリ（ＤＲＡＭ）」に相当する。
　
　引用発明１の「前記ＤＲＡＭメモリセルアレーと同一のチップ上に設けられ、画像処理を行う演算回路」は、本願発明の「ＤＲＡＭと共にシングルＩＣチップに集積され、前記画素データを処理する画素データユニット（ＰＤＵ）」に相当する。
　
　一般に、画像情報を記憶するメモリセルアレーの全データ線数は多く、全データ線数の１／５のビット数としても、バスを介して並列に伝達する画像情報の量としては十分に多いものであるから、メモリセルアレーから演算回路へ伝達する画像情報は、画素データのブロックといえるものである。そして、そのような画像データのブロックを並列に伝達するバスは、大規模パラレルバスといえるものである。
　したがって、引用発明１の「前記１つの半導体チップは、前記ＤＲＡＭメモリセルアレーから前記演算回路へ、前記ＤＲＡＭメモリセルアレーの全データ線数の１／５に相当するビット数の画像情報を並列に伝達するバスを含み」は、本願発明の「前記シングルＩＣチップは、さらにＤＲＡＭから前記ＰＤＵへ同時に画素データのブロックを転送する大規模パラレルバスを含み」に相当する。
　
　引用発明１の「前記演算回路は、前記画像情報を処理可能であり」は、メモリセルアレーからバスを介して演算回路に伝達された多くの画像情報（本願発明の「画素データのブロック」に相当する。）が、前記演算回路で処理された後に表示されることは明らかであることから、本願発明の「前記ＰＤＵは、処理された画素データの後に続く表示のために、画素データの前記ブロックを処理可能であり」に相当する。
　
　引用発明１の「データ線」は、本願発明の「ビット線」に相当し、以下同様に、「メモリセル」は「画素データのビットを記憶するビット記憶セル」に、「複数のセンスアンプの一部を動作させるために、前記一部のセンスアンプに接続された選択線」は「センスアンプのグループの動作を可能にするために複数の前記センスアンプの前記グループに接続された選択線」に相当する。
　したがって、引用発明１の「前記ＤＲＡＭメモリセルアレーは、複数のワード線と、前記ワード線と直交する複数のデータ線と、前記データ線とワード線に接続されたメモリセルと、前記データ線毎に接続された複数のセンスアンプの行と、前記複数のセンスアンプの一部を動作させるために、前記一部のセンスアンプに接続された選択線と、を備え」は、本願発明の「前記ＤＲＡＭは、複数のワード線の行と、前記ワード線の行と直交する複数のビット線の列と、前記ビット線とワード線に接続され、それぞれ画素データのビットを記憶するビット記憶セルと、前記ビット線に接続されたセンスアンプの行と、センスアンプのグループの動作を可能にするために複数の前記センスアンプの前記グループに接続された選択線と、を備え」に相当する。
　
　引用発明１の「前記センスアンプと選択線は前記ワード線に平行に前記１つの半導体チップに設けられ」は、本願発明の「前記センスアンプと選択線は前記ワード線に平行に前記シングルＩＣチップに設けられ」に相当する。
　
　引用発明１の「前記バスはセンスアンプの出力に接続されており、データ線に平行に前記１つの半導体チップに設けられており」は、本願発明の「前記大規模パラレルバスを構成するデータバス線はそれぞれセンスアンプの出力に接続されており、ビット線に平行に前記シングルＩＣチップに設けられており」に相当する。
　
　引用発明１の「前記演算回路を構成する複数の演算単位回路の幅は、４０ビット分のデータ線の幅であり」は、本願発明の「前記ＰＤＵは所定数のビット線の列のピッチに等しいピッチであり」に相当する。
　
　引用発明１の「演算回路は、複数の演算単位回路から構成され、各演算単位回路は前記バスに接続され、センスアンプからの出力を受信する」と本願発明の「前記ＰＤＵは、複数のＰＤＵユニットから構成され、前記複数のＰＤＵユニットは、それぞれ１ビットＰＤＵであり、各１ビットＰＤＵは、データバスに接続され、センスアンプからの１ビットを受信し」は、「前記ＰＤＵは、複数のＰＤＵユニットから構成され、前記複数のＰＤＵユニットは、データバスに接続され、センスアンプからの出力を受信し」という点で共通する。
　
　よって、本願発明と引用発明１の両者は、以下の一致点で一致し、以下の相違点で相違する。
　
＜一致点＞
「シングルＩＣ（集積回路）チップ表示プロセッサにおいて、
　（ａ）グラフィック画素データとビデオ画素データの少なくとも１つを記憶するダイナミックランダムアクセスメモリ（ＤＲＡＭ）と、
　（ｂ）ＤＲＡＭと共にシングルＩＣチップに集積され、前記画素データを処理する画素データユニット（ＰＤＵ）とから構成され、
　（ｃ）前記シングルＩＣチップは、さらにＤＲＡＭから前記ＰＤＵへ同時に画素データのブロックを転送する大規模パラレルバスを含み、
　前記ＰＤＵは、処理された画素データの後に続く表示のために、画素データの前記ブロックを処理可能であり、
　（ｄ）前記ＤＲＡＭは、複数のワード線の行と、前記ワード線の行と直交する複数のビット線の列と、前記ビット線とワード線に接続され、それぞれ画素データのビットを記憶するビット記憶セルと、前記ビット線に接続されたセンスアンプの行と、センスアンプのグループの動作を可能にするために複数の前記センスアンプの前記グループに接続された選択線と、を備え、前記センスアンプと選択線は前記ワード線に平行に前記シングルＩＣチップに設けられ、前記大規模パラレルバスを構成するデータバス線はそれぞれセンスアンプの出力に接続されており、ビット線に平行に前記シングルＩＣチップに設けられており、前記ＰＤＵは所定数のビット線の列のピッチに等しいピッチであり、
　前記ＰＤＵは、複数のＰＤＵユニットから構成され、前記複数のＰＤＵユニットは、データバスに接続され、センスアンプからの出力を受信する
　シングルＩＣチップ表示プロセッサ。」
　
＜相違点＞
　ＰＤＵを構成し、データバスに接続される複数のＰＤＵユニットについて、本願発明では、それぞれ１ビットＰＤＵユニットであり、センスアンプからの１ビットを受信し、各１ビットＰＤＵは、ソースレジスタと、行き先レジスタと、ブラシレジスタと、前記レジスタに記憶されたビットを処理するための４入力ラスター動作（ＲＯＰ４）回路と、ＲＯＰ４回路の出力データを記憶するＲＯＰ４レジスタと、１ビットＰＤＵの出力データをマスキングするためのマスクレジスタから構成され、各レジスタはＲＯＰ４回路に接続され、ＲＯＰ４回路と各レジスタは４本のビット線に等しいピッチ間隔でデータバスに接続されているのに対して、引用発明１では、各演算単位回路がそのような構成でない点。
　
４　判断
　上記相違点について検討する。
　上述したとおり、引用発明２は、外部バス２９に接続されたラスタ演算装置であって、ソースレジスタ１０、１１と、ディスティネーションレジスタ２０と、パターンレジスタ２１と、ファンクションデコーダＦ１〜Ｆ４と、演算結果がセットされる出力バッファ２７と、マスクレジスタ２３、２４から構成され、各レジスタはファンクションデコーダＦ１〜Ｆ４に接続されているラスタ演算装置である。
　
　ここで、引用発明２の「ラスタ演算装置」は、本願発明の「ＰＤＵ」に相当し、以下同様に、「ディスティネーションレジスタ２０」は「行き先レジスタ」に、「パターンレジスタ２１」は「ブラシレジスタ」に相当する。
　引用発明２の「ファンクションデコーダＦ１〜Ｆ４」は、ソースレジスタの値と、ディスティネーションレジスタの値と、パターンレジスタの値を、１ビット単位でラスタ演算して、出力バッファに演算結果をセットしているものであるから、本願発明の「前記レジスタに記憶されたビットを処理するための４入力ラスター動作（ＲＯＰ４）回路」に相当する。
　引用発明２の「演算結果がセットされる出力バッファ２７」は、本願発明の「ＲＯＰ４回路の出力データを記憶するＲＯＰ４レジスタ」に相当する。
　
　また、引用発明２の「ラスタ演算装置」は１ビット単位に演算を行うものであり、ソースレジスタ、ディスティネーションレジスタ、パターンレジスタ、ファンクションデコーダ、出力バッファ、マスクレジスタが、１ビット毎に構成されたもの（これを、以下「演算単位回路」という。）といえることから、本願発明の「前記ＰＤＵは、複数のＰＤＵユニットから構成され、前記複数のＰＤＵユニットは、それぞれ１ビットＰＤＵであり」に相当する。
　よって、引用発明２の「ラスタ演算装置」の構成及び機能は、上記相違点に係る「ＰＤＵ」の構成及び機能に実質的に相当するといえる。
　
　そして、引用発明１及び２のいずれも、メモリの画像情報を、演算回路で演算処理するものであり、引用発明２のラスタ演算装置は１チップのＬＳＩとして構成することが可能であるから、引用発明１における演算回路として、引用発明２の１チップ化が可能なラスタ演算装置を適用することは、当業者にとって困難なことではない。その際、ファンクションデコーダ及び各レジスタからなるラスタ演算装置の演算単位回路の幅を、何ビット分のデータ線の幅にするかは、前記ラスタ演算装置の演算単位回路の大きさと、メモリのデータ線の幅に応じて適宜になし得ることであり、前記ラスタ演算装置の演算単位回路の幅を、４ビット分のデータ線の幅にすることは格別なことではない。
　　
　したがって、上記相違点に係る本願発明の発明特定事項は、引用発明２に基づいて、当業者が容易に想到し得るものである。
　
　そして、本願発明によって奏される効果は、引用刊行物１及び２の記載から、当業者が予測し得る程度のものに過ぎない。
　
　したがって、本願発明は、引用発明１及び引用発明２に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
５　請求人の主張について
　請求人は、平成２２年６月２５日付け意見書において、本願発明は「大規模パラレルバスを構成するデータバス線」が「ビット線に平行に」設けられていることを特徴とするシングルＩＣチップ表示プロセッサであるが、引用文献１〜５のいずれにも、大規模パラレルバスを構成するデータバス線がビット線に平行に設けられている構成は記載も示唆もされていないから、本願発明は、当業者といえども引用文献１〜５に基づいて容易に発明することができたものではないと主張している。
　しかし、「２　引用刊行物に記載された発明　（１）」の項で上述したとおり、引用刊行物１（意見書における「引用文献１」と同一文献）の上記記載事項４−５、図４、１７からみて、図１のバス１に相当するメインデータ線ＭＤＡＴＡ（本願発明の「大規模パラレルバスを構成するデータバス線」に相当。）が、メモリセルアレーのデータ線（本願発明の「ビット線」に相当。）に平行に設けられていることが読み取れる。
　してみると、引用発明１においても、本願発明と同様に、大規模パラレルバスを構成するデータバス線がビット線に平行に設けられているものであるから、「４　判断」の項で説示したとおり、本願発明は、引用発明１及び引用発明２に基づいて、当業者が容易に発明をすることができたものである。
　
　よって、請求人の前記主張は採用することができない。
　
第４　むすび
　以上のとおり、本願発明は、引用発明１及び引用発明２に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、他の請求項に係る発明について審理するまでもなく、本願は拒絶すべきものである。
　
　よって、結論のとおり審決する。