【事件の表示】
　特願２００２−３８１４４８「ダブルゲートＦＥＴ素子及びその製造方法」拒絶査定不服審判事件〔平成１５年１０月１７日出願公開，特開２００３−２９８０５１〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成１４年１２月２７日（パリ条約による優先権主張２００２年１月３０日，韓国）の出願であって，平成１８年５月１７日付けの拒絶理由通知に対して，同年１１月２１日に手続補正書及び意見書が提出されたが，平成１９年２月２１日付けで拒絶査定がされ，これに対し，同年５月２８日に審判請求がされるとともに，同年６月２７日付けで手続補正書が提出されたものである。
　
　
第２　平成１９年６月２７日に提出された手続補正書による補正（以下「本件補正」という。）についての補正却下の決定
　
［補正却下の決定の結論］
　本件補正を却下する。
　
［理由］
１　本件補正の内容
　本件補正は，特許請求の範囲を補正するものであり，本件補正による補正前後の本願の特許請求の範囲の請求項１及び１７の記載は，次のとおりである。
　
・　補正前
「【請求項１】　バルクシリコン基板と，
　該バルクシリコン基板に接続され，バルクシリコン基板の上表面に単結晶シリコンで形成された塀状の形状を有し，その下端部がその上端部より幅が広いアクティブ領域と，
　前記バルクシリコン基板の上表面から前記アクティブ領域の一定高さまで形成された第２酸化膜と，
　該第２酸化膜上の前記アクティブ領域の両側壁に形成されたゲート酸化膜と，
　前記アクティブ領域の上表面に，前記ゲート酸化膜の厚さ以上に形成された第１酸化膜と，
　前記第１及び第２酸化膜上に形成されるゲートと，
　前記ゲートと重なる前記アクティブ領域を除く前記アクティブ領域の両側に各形成されたソース及びドレインと，
　前記ソース，ドレイン及びゲートのコンタクト部に形成されたコンタクト領域及び金属層と
　を含んでなることを特徴とするダブルゲートＦＥＴ素子。
　
【請求項１７】　バルクシリコン基板に単結晶シリコンで塀状の形状を有し，その下端部がその上端部より幅が広いアクティブ領域を形成する工程と，
　前記バルクシリコン基板の上表面からアクティブ領域の一定高さまで第２酸化膜を形成する工程と，
　前記第２酸化膜上に形成されたアクティブ領域の両側壁にゲート酸化膜を形成する工程と，
　前記アクティブ領域の上表面にゲート酸化膜の厚さ以上の第１酸化膜を形成する工程と，
　前記第１，２酸化膜上にゲートを形成する工程と，
　前記ゲートに重なるアクティブ領域を除くアクティブ領域の両側にソース及びドレインを形成する工程と，
　前記ソース，ドレイン及びゲートのコンタクト部にコンタクト領域及び金属層を形成する工程と
　を含んでなることを特徴とするダブルゲートＦＥＴ素子の製造方法。」
　
・　補正後
「【請求項１】
　バルクシリコン基板と，
　該バルクシリコン基板から垂直に延びた塀状の形状をなし，上部よりも広い下部を有し，その幅よりもはるかに高い高さを有するアクティブ領域と，
　前記バルクシリコン基板の上表面から前記アクティブ領域の一定高さまで形成された第２酸化膜と，
　該第２酸化膜上の前記アクティブ領域の両側壁に形成されたゲート酸化膜と，
　前記アクティブ領域の上表面に，前記ゲート酸化膜の厚さ以上に形成された第１酸化膜と，
　前記第１及び第２酸化膜上に形成されるゲートと，
　前記ゲートと重なる前記アクティブ領域を除く前記アクティブ領域の両側に各形成されたソース及びドレインと，
　前記ソース，ドレイン及び前記ゲートのコンタクト部に形成されたコンタクト領域及び金属層と
　を含み，
　前記第２酸化膜により囲まれた前記アクティブ領域の前記下部はゲートの電界により空乏化されないことを特徴とするダブルゲートＦＥＴ素子。
　
【請求項１７】
　バルクシリコン基板に，単結晶シリコンで該バルクシリコン基板から垂直に延びた塀状の形状をなし，上部よりも広い下部を有し，その幅よりもはるかに高い高さを有するアクティブ領域を形成する工程と，
　前記バルクシリコン基板の上表面からアクティブ領域の一定高さまでその下端部を取り囲む第２酸化膜を形成する工程と，
　前記第２酸化膜上に形成されたアクティブ領域の両側壁にゲート酸化膜を形成する工程と，
　前記アクティブ領域の上表面にゲート酸化膜の厚さ以上の第１酸化膜を形成する工程と，
　前記第2酸化膜によって取り囲まれる上記アクティブ領域の下端部が空乏化されないように前記第１，２酸化膜上にゲートを形成する工程と，
　前記ゲートに重なるアクティブ領域を除くアクティブ領域の両側にソース及びドレインを形成する工程と，前記ソース，ドレイン及びゲートのコンタクト部にコンタクト領域及び金属層を形成する工程とを含み，
　前記第２酸化膜により囲まれた前記アクティブ領域の前記下部はゲートの電界により空乏化されないことを特徴とするダブルゲートＦＥＴ素子の製造方法。」
　
２　補正事項の整理
　本件補正による，本願の特許請求の範囲についての補正事項は，以下のとおりである。（下線は補正箇所を示し，当審で付加したもの。）
　
ア　　補正事項１
　補正前の請求項１の「該バルクシリコン基板に接続され，バルクシリコン基板の上表面に単結晶シリコンで形成された塀状の形状を有し，その下端部がその上端部より幅が広いアクティブ領域」を，補正後の請求項１の「
該バルクシリコン基板から垂直に延びた塀状の形状をなし，上部よりも広い下部を有し，その幅よりもはるかに高い高さを有する
　
イ　　補正事項２
　補正前の請求項１の「前記ソース，ドレイン及びゲートのコンタクト部に形成されたコンタクト領域及び金属層とを含んでなる」を，補正後の請求項１の「前記ソース，ドレイン及び前記ゲートのコンタクト部に形成されたコンタクト領域及び金属層とを含
み，前記第２酸化膜により囲まれた前記アクティブ領域の前記下部はゲートの電界により空乏化されない
　
ウ　　補正事項３
　補正前の請求項１７の「バルクシリコン基板に単結晶シリコンで塀状の形状を有し，その下端部がその上端部より幅が広いアクティブ領域を形成する工程」を，補正後の請求項１７の「バルクシリコン基板に，単結晶シリコンで
該バルクシリコン基板から垂直に延びた塀状の形状をなし，上部よりも広い下部を有し，その幅よりもはるかに高い高さを有する
　
エ　　補正事項４
　補正前の請求項１７の「前記ソース，ドレイン及びゲートのコンタクト部にコンタクト領域及び金属層を形成する工程とを含んでなる」を，補正後の請求項１７の「前記ソース，ドレイン及びゲートのコンタクト部にコンタクト領域及び金属層を形成する工程とを含
み，前記第２酸化膜により囲まれた前記アクティブ領域の前記下部はゲートの電界により空乏化されない
　
３　補正目的の適否
　補正事項１について検討すると，上記補正事項１により，補正前の請求項１の「該バルクシリコン基板に接続され，バルクシリコン基板の上表面に単結晶シリコンで形成された塀状の形状を有し」た「アクティブ領域」が，補正後の請求項１の「該バルクシリコン基板から垂直に延びた塀状の形状をなし」た「アクティブ領域」と補正され，補正前の請求項１の「単結晶シリコンで形成された」という発明特定事項が削除されているから，補正後の請求項１の「該バルクシリコン基板から垂直に延びた塀状の形状をなし」た「アクティブ領域」には，シリコン以外の材料で形成されたものや，多結晶，アモルファスといった単結晶以外の結晶状態のものが含まれることになる。
　そうすると，上記補正事項１は，特許請求の範囲を拡張する補正であり，特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる，特許請求の範囲の限定的減縮を目的とするものに該当しない。
　また，上記補正事項１は，特許法第１７条の２第４項第１号，第３号又は第４号に掲げる，請求項の削除，誤記の訂正又は明りょうでない記載の釈明のいずれを目的とするものにも該当しないことは明らかである。
　したがって，本件補正における上記補正事項１は，特許法第１７条の２第４項各号に掲げる，いずれの事項を目的とするものにも該当しないから，上記補正事項１を含む本件補正は，特許法第１７条の２第４項に規定する要件を満たしていない。
　
４　独立特許要件についての検討
（１）　検討の前提
　上記２で検討したとおり，本件補正は特許法第１７条の２第４項に規定する要件を満たしていないが，仮に，上記補正事項１による補正が，特許法第１７条の２第４項第２号に掲げる，特許請求の範囲の限定的減縮を目的とするものに該当し，本件補正が特許請求の範囲の限定的減縮を目的とするものとした場合において，補正後の特許請求の範囲に記載された事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否かにつき，以下に検討する。
　
（２）　本願補正発明
　本件補正後の請求項１に係る発明（本願補正発明）は，再掲すると次のとおりである。
　
「【請求項１】
　バルクシリコン基板と，
　該バルクシリコン基板から垂直に延びた塀状の形状をなし，上部よりも広い下部を有し，その幅よりもはるかに高い高さを有するアクティブ領域と，
　前記バルクシリコン基板の上表面から前記アクティブ領域の一定高さまで形成された第２酸化膜と，
　該第２酸化膜上の前記アクティブ領域の両側壁に形成されたゲート酸化膜と，
　前記アクティブ領域の上表面に，前記ゲート酸化膜の厚さ以上に形成された第１酸化膜と，
　前記第１及び第２酸化膜上に形成されるゲートと，
　前記ゲートと重なる前記アクティブ領域を除く前記アクティブ領域の両側に各形成されたソース及びドレインと，
　前記ソース，ドレイン及び前記ゲートのコンタクト部に形成されたコンタクト領域及び金属層と
　を含み，
　前記第２酸化膜により囲まれた前記アクティブ領域の前記下部はゲートの電界により空乏化されないことを特徴とするダブルゲートＦＥＴ素子。」
　
（３）　引用例の記載と引用発明
（３−１）　引用例
　原査定の拒絶の理由に引用された，本願の優先権主張日前に日本国内において頒布された刊行物である，特開平０８−１３９３２５号公報（以下「引用例」という。）には，図１〜９，図１７及び図２３とともに，次の記載がある。
　
ア　　発明の属する技術分野，及び従来の技術
「【０００１】
【発明の属する技術分野】本発明は半導体装置に関し，特に
ＭＯＳ形トランジスタの改良された構造
（中略）
【０００５】上記の問題を考慮して，さらなる素子の微細化を進めるために，図２３（Ａ）および図２３（Ｂ）に示す構造を有するＭＯＳ形トランジスタが提案されている（例えば，特開昭６４−４２１７６号公報，特開昭６４−２７２７０号公報）。
このＭＯＳ形トランジスタは，半導体基板５に素子分離領域となる溝を形成することにより凸部１０５ａを形成し，その溝内に絶縁膜等を介して多結晶ポリシリコン膜または直接シリコン酸化膜１１０を埋め込み，凸部１０５ａの上部および側部に形成したゲート絶縁膜１０９を介してゲート電極１０６を形成し，そのゲート電極１０６をマスクとしてソース領域１０７およびドレイン領域１０８を形成することにより構成されている
　
イ　　実施例１
「【００３１】（中略）
（実施例１）図１は，本発明の第１の発明にかかる半導体装置の製造工程を説明するための図である。まず，図１（Ａ）に示すように，シリコン基板１上に，例えば熱酸化法によってシリコン酸化膜２を厚さ１０ｎｍ程度形成する。次いで，化学的気相成長法を用いてポリシリコン膜３を厚さ２００ｎｍ程度形成する。次いで，その上に同様に化学的気相成長法を用いてシリコン酸化膜４を厚さ２００ｎｍ程度形成する。さらに，その上にレジスト膜５を形成し，例えばフォトリソグラフィー法によりパターニングして所望の形状の素子分離領域を形成する。
【００３２】次に，シリコン酸化膜４とポリシリコン膜３を，レジスト膜５をマスクとして，順次異方性エッチング法，例えば反応性イオンエッチング（ＲＩＥ）法を用いてエッチングして開口部６を加工し，レジスト膜５を剥離する。その後，図１（Ｂ）に示すように，開口部６におけるシリコン酸化膜２をＮＨ４Ｆ溶液等により除去する。次いで，
シリコン酸化膜４をマスクとしてＲＩＥ等の異方性エッチング法を用いて素子分離領域となる素子分離溝７を例えば５００ｎｍ程度の深さで形成する
（中略）
【００３４】次に，図１（Ｃ）に示すように，化学的気相成長法等を用いて，
素子分離溝７に例えば充填材としてＳｉＯ
２
９を１μｍ程度堆積する
充填材ＳｉＯ
２
９を反応性イオンエッチング法や，ＣＭＰ（Chemical Mechanical Polishing）等の方法を用いて，ポリシリコン膜３の表面が露出するまでエッチバックし，平坦化する
図２（Ａ）に示すように，ＮＨ
４
Ｆ溶液等のエッチングにより，素子分離領域９の表面をチャネル形成領域表面に対して，例えば３００ｎｍ程度後退させ，チャネル領域となる凸型シリコン部１０を形成する
（中略）
【００３７】その後，レジスト膜を除去し，例えばＮＨ４Ｆ溶液等により，凸型シリコン部表面の酸化膜を剥離し，再度
熱酸化法等により凸型シリコン部表面に，例えば厚さ６ｎｍの熱酸化膜１４を形成し，ゲート電極となる，例えばリンをドープしたポリシリコン膜１５を厚さ約２００ｎｍで形成する
ポリシリコン膜をエッチングして，図３（Ａ）に示すように，ゲート電極を形成する
【００３８】次に，図３（Ｂ）に示すように，
ゲート電極をマスクとし，自己整合的に素子形成領域の斜め上方より不純物をイオン注入して，図５に示すようにソース電極およびドレイン電極１６を形成する
【００３９】
その後，通常の工程により，例えば全面にシリコン酸化膜をＣＶＤ法により堆積し，これにソース電極，ドレイン電極，およびゲート電極に達するコンタクトホールを形成し，Ａｌ配線を配設して素子を完成させる
　
ウ　　実施例２（ＭＯＳ形トランジスタの構成）
「【００４１】（中略）
（実施例２）図８（Ａ）は
本発明の第２の発明にかかる半導体装置（ＭＯＳ形トランジスタ）
半導体基板２１としてｐ型シリコン基板を使用する
半導体基板２１には，凹凸が形成されており，凹部２２が素子分離領域に対応し，凸部２３が素子領域に対応している。この凸部２３は，半導体基板２１上にエピタキシャル成長で形成してもよく，エッチング法により形成してもよい。本実施例では，凸部２３の高さは０．６μｍであり，幅は０．３μｍである
凸部２３には，ｎ型不純物の拡散層であるソース領域およびドレイン領域が凸部２３上面から深さ０．０５μｍに形成されている
【００４２】
凹部２２上には，絶縁膜２４として厚さ０．３μｍのＳｉＯ
２
 が埋め込まれるようにして形成されている
凸部２３の上面および側面には，ゲート絶縁膜２５としてシリコン酸化膜が形成されている
ゲート絶縁膜２５の厚さは，上面２５ａが１２ｎｍであり，側面２５ｂが６ｎｍである
絶縁膜２４およびゲート絶縁膜２５上には，ゲート電極２６として，リンをドープしたポリシリコンが厚さ０．２μｍで形成されている
　
エ　　実施例２（「凸部２３」における空乏領域の広がり）
「【００４３】
図８（Ｂ）は図８（Ａ）に示すトランジスタのゲート電極２６に正の電位を印加したときに，凸部２３内に発生する空乏領域の広がりを示している。図８（Ｂ）から分かるように，凸部２３の上面の平坦部中央の空乏領域の伸びＩが側面およびコーナー部２７に比べて小さい。このため，このトランジスタの特性は，コーナー部２７のトランジスタの特性に支配される。さらに，ゲート電極２６の電位を上げると側面からの空乏領域同士がつながり，上面に形成されたゲート電極２６からの支配を受けにくくなることもあって，それ以降空乏領域が伸びにくくなる。したがって，それ以降のゲート電極の電位の増加はすべて反転層形成に費やされる
【００４４】ここで，凸部を有する半導体基板に形成されたＭＯＳ形トランジスタの典型的なドレイン電流（ＩＤ ）−ゲート電圧（ＶＧ ）特性を図９に示す。図９（Ａ）は凸部上面の平坦部のみにゲート電極が形成されている場合の特性を示している。
（中略）
【００４５】一方，コーナー部のゲート電極の支配力が強い場合では，ドレイン電流−ゲート電圧特性は図９（Ｂ）に示すようになる。すなわち，閾値が低く，しかも ｌｏｇＩＤ−ＶＧ特性の傾きが急峻である。これは，
凸部側面から伸びる空乏領域同士がつながるような場合に起こる
（中略）
【００４６】
図８に示す構造の場合は，凸部２３側面に形成されたゲート絶縁膜２５ｂの膜厚が薄く，側面に形成されたゲート電極の支配力が強いので，コーナー部２７に構成されるトランジスタの特性が主に現れる
【００４７】図２３に示す構造，すなわち凸部上面および側面に形成されているゲート絶縁膜の厚さが等しい構造の場合にも，コーナー部には上面と側面の両方のゲート電極からの電界が集中するので，比較的コーナー部のトランジスタの特性が主に現れるが，図８に示す構造の場合はその傾向がより顕著になる。したがって，
図８に示す構造の方が，ゲート電極の幅がより広い領域まで，半導体基板の不純物濃度がより濃い領域まで図９（Ｂ）の特性は維持される。このことは，ゲート絶縁膜の膜厚を凸部２３上面および側面で変えることにより，トランジスタ特性を変えることができることを示す
　
オ　　実施例４
「【００６４】（中略）
（実施例４）図１７は本発明にかかる半導体装置（ＭＯＳ形トランジスタ）の他の例を示す斜視図である。
【００６５】この素子は，不純物濃度１×１０１６ｃｍ−３である
ｐ型シリコン基板５１を０．７μｍエッチングすることにより，幅０．１μｍの凸部５２を形成し，素子分離領域に絶縁膜５３を埋め込み，絶縁膜５３を凸部上面から０．３μｍエッチングした
　
カ　　図８（Ａ）及び図８（Ｂ）
（ア）　上記ウを参酌すれば，図８（Ａ）から次の構成がみてとれる。
・
「半導体基板２１」に「素子領域に対応した凸部２３」が，「半導体基板２１」から垂直に延びた
・
「絶縁膜２４」上の「素子領域に対応した凸部２３」の両側壁に形成された，６ｎｍの厚さを有するシリコン酸化膜である「ゲート絶縁膜２５」の「側面２５ｂ」と，上記「素子領域に対応した凸部２３」の上表面に，１２ｎｍの厚さで形成された上記「ゲート絶縁膜２５」の「上面２５ａ」とを含む
・
上記「絶縁膜２４」，上記「ゲート絶縁膜２５」の「側面２５ｂ」及び上記「ゲート絶縁膜２５」の「上面２５ａ」上に「ゲート電極２６」が形成された
　
（イ）　上記エを参酌すれば，図８（Ｂ）から，図８（Ａ）のＭＯＳ形トランジスタにおいて，
「絶縁膜２４」により囲まれた「凸部２３」の下部は，「ゲート電極２６」からの支配を受けにくく，空乏領域が伸びない
　
（３−２）　引用発明
　上記（３−１）によれば，引用例には，実施例２の記載を基本として，次の発明（以下，「引用発明」という。）が記載されている。
　
「ｐ型シリコン基板からなる半導体基板２１と，
　上記半導体基板２１から垂直に延びた，高さが０．６μｍで幅が０．３μｍである，素子領域に対応した凸部２３と，
　上記半導体基板２１の凹部２２上に形成された厚さ０．３μｍのＳｉＯ２が埋め込まれた絶縁膜２４と，
　上記絶縁膜２４上の上記素子領域に対応した凸部２３の両側壁に形成された，６ｎｍの厚さを有するシリコン酸化膜であるゲート絶縁膜２５の側面２５ｂと，
　上記素子領域に対応した凸部２３の上表面に，１２ｎｍの厚さで形成された上記ゲート絶縁膜２５の上面２５ａと，
　上記絶縁膜２４，ゲート絶縁膜２５の側面２５ｂ，及び上記ゲート絶縁膜２５の上面２５ａ上に形成されたゲート電極２６と，
　上記凸部２３に形成されたｎ型不純物の拡散層であるソース領域およびドレイン領域と，
　上記ソース領域，上記ドレイン領域及び上記ゲート電極２６にコンタクトホールを介して形成されたＡｌ配線からなるコンタクト配線層とを含み，
　上記絶縁膜２４により囲まれた上記凸部２３の下部は，上記ゲート電極２６からの支配を受けにくく，空乏領域が伸びないＭＯＳ形トランジスタ。」
　
（４）　対比
ア　　引用発明の「ｐ型シリコン基板からなる半導体基板２１」は，本願補正発明の「バルクシリコン基板」に相当する。
　
イ　　引用発明の「素子領域に対応した凸部２３」（以下「凸部２３」という。）は，本願補正発明の「アクティブ領域」に相当する。
　そして，本願の願書に最初に添付した明細書又は図面（以下「出願当初の明細書等」という。）には，「アクティブ領域」の形成方法及び寸法について，図９（ａ）とともに，次の記載がある。
「【００３４】（第１実施例）図９は本発明の第１実施例によりＦＥＴ素子のボディ構造を具現する工程を示す断面図である。ここでは，ケミカルメカニカルポリッシング（Chemical  Mechanical  Polishing）（以下ＣＭＰ）を導入して本発明によるＦＥＴ素子を具現する主要工程を二次元断面で示す。同図（ａ）は，
バルクシリコン基板２ｂに第１酸化膜６を形成し，ナノパターニングを行った後，第１酸化膜６とバルクシリコン基板２ｂのシリコンとを食刻したものを示す。この工程において，チャンネル用のフィン（Ｆｉｎ）がバルクシリコン基板２ｂに接続されるアクティブ領域４と合せて形成される。この際，第１酸化膜６の厚さは０．５ｎｍ〜２００ｎｍであり，アクティブ領域４の高さは１０ｎｍ〜１０００ｎｍであり，幅は４ｎｍ〜１００ｎｍである
　本願の出願当初の明細書等の上記の記載によれば，本願補正発明の「アクティブ領域」は，「バルクシリコン基板」を食刻して，高さが１０ｎｍ〜１０００ｎｍで，幅が４ｎｍ〜１００ｎｍの寸法に形成されることにより，「バルクシリコン基板から垂直に延びた塀状の形状」としたものである。
　これに対し，上記４，（３），（３−１），ウによれば，「凸部２３は，半導体基板２１上にエピタキシャル成長で形成してもよく，エッチング法により形成してもよい」から，引用発明の「凸部２３」は，上記「ｐ型シリコン基板からなる半導体基板２１」上にエピタキシャル成長又はエッチング法により形成された，「上記半導体基板２１から垂直に延びた，高さが０．６μｍで幅が０．３μｍ」のものであり，「バルクシリコン基板から垂直に延び」，高さが１０ｎｍ〜１０００ｎｍで，幅が４ｎｍ〜１００ｎｍで，「塀状の形状」をなす本願補正発明の「アクティブ領域」と同様，「塀状の形状」をなすものである。
　そうすると，本願補正発明の「該バルクシリコン基板から垂直に延びた塀状の形状をなし，上部よりも広い下部を有し，その幅よりもはるかに高い高さを有するアクティブ領域」と，引用発明の「上記半導体基板２１から垂直に延びた，高さが０．６μｍで幅が０．３μｍである，素子領域に対応した凸部２３」とは，「バルクシリコン基板」から垂直に延びた塀状の形状をなし」た「アクティブ領域」である点で共通する。
　
ウ　　引用発明の「上記半導体基板２１の凹部２２上に形成された厚さ０．３μｍのＳｉＯ２が埋め込まれた絶縁膜２４」（以下「絶縁膜２４」という。）は，本願補正発明の「前記バルクシリコン基板の上表面から前記アクティブ領域の一定高さまで形成された第２酸化膜」に相当する。
　
エ　　引用発明の「６ｎｍの厚さを有するシリコン酸化膜であるゲート絶縁膜２５の側面２５ｂ」（以下「ゲート絶縁膜２５の側面２５ｂ」という。）は，本願補正発明の「ゲート酸化膜」に相当する。
　そうすると，引用発明の「上記絶縁膜２４上の上記素子領域に対応した凸部２３の両側壁に形成された，６ｎｍの厚さを有するゲート絶縁膜２５の側面２５ｂ」は，本願補正発明の「該第２酸化膜上の前記アクティブ領域の両側壁に形成されたゲート酸化膜」に相当する。
　
オ　　引用発明の「上記ゲート絶縁膜２５の上面２５ａ」（以下「ゲート絶縁膜２５の上面２５ａ」という。）は１２ｎｍの厚さで形成され，「６ｎｍの厚さを有するシリコン酸化膜であるゲート絶縁膜２５の側面２５ｂ」（本願補正発明の「ゲート酸化膜」に相当。）の厚さ以上に形成されているから，引用発明の「１２ｎｍの厚さで形成された」は，本願補正発明の「前記ゲート酸化膜の厚さ以上に形成された」に相当し，また，本願補正発明の「第１酸化膜」と引用発明の「ゲート絶縁膜２５の上面２５ａ」とは，酸化膜である点で共通する。
　そうすると，本願補正発明の「前記アクティブ領域の上表面に，前記ゲート酸化膜の厚さ以上に形成された第１酸化膜」と引用発明の「上記素子領域に対応した凸部２３の上表面に，１２ｎｍの厚さで形成された上記ゲート絶縁膜２５の上面２５ａ」とは，「前記アクティブ領域の上表面に，前記ゲート酸化膜の厚さ以上に形成された」「酸化膜」である点で共通する。
　また，本願補正発明の「前記第１及び第２酸化膜上に形成されるゲート」と，引用発明の「上記絶縁膜２４，ゲート絶縁膜２５の側面２５ｂ，及び上記ゲート絶縁膜２５の上面２５ａ上に形成されたゲート電極２６」とは，「前記」酸化膜「及び前記第２酸化膜上に形成されるゲート」である点で共通する。
　
カ　　引用発明の「上記凸部２３に形成されたｎ型不純物の拡散層であるソース領域およびドレイン領域」は，本願補正発明の「前記ゲートと重なる前記アクティブ領域を除く前記アクティブ領域の両側に各形成されたソース及びドレイン」に相当する。
　
キ　　引用発明の「上記ソース領域，上記ドレイン領域及び上記ゲート電極２６にコンタクトホールを介して形成されたＡｌ配線からなるコンタクト配線層」は，本願補正発明の「前記ソース，ドレイン及び前記ゲートのコンタクト部に形成されたコンタクト領域及び金属層」に相当する。
　
ク　　引用発明の「上記絶縁膜２４により囲まれた上記凸部２３の下部は，上記ゲート電極２６からの支配を受けにくく，空乏領域が伸びない」において，引用発明の「上記絶縁膜２４により囲まれた上記凸部２３の下部」及び「上記ゲート電極２６からの支配を受けにくく，空乏領域が伸びない」ことは，それぞれ，本願補正発明の「前記第２酸化膜により囲まれた前記アクティブ領域の前記下部」及び「ゲートの電界により空乏化されないこと」に相当する。
　そうすると，引用発明の「上記絶縁膜２４により囲まれた上記凸部２３の下部は，上記ゲート電極２６からの支配を受けにくく，空乏領域が伸びない」は，本願補正発明の「前記第２酸化膜により囲まれた前記アクティブ領域の前記下部はゲートの電界により空乏化されないこと」に相当する。
　
ケ　　本願補正発明の「ダブルゲートＦＥＴ素子」と引用発明の「ＭＯＳ形トランジスタ」とは，「ＭＯＳ形ＦＥＴ素子」である点で共通する。
　
　以上によれば，本願補正発明と引用発明との一致点と相違点は，次のとおりである。
　
《　一致点　》
「バルクシリコン基板と，
　該バルクシリコン基板から垂直に延びた塀状の形状をなしたアクティブ領域と，
　前記バルクシリコン基板の上表面から前記アクティブ領域の一定高さまで形成された第２酸化膜と，
　該第２酸化膜上の前記アクティブ領域の両側壁に形成されたゲート酸化膜と，
　前記アクティブ領域の上表面に，前記ゲート酸化膜の厚さ以上に形成された酸化膜と，
　前記酸化膜及び前記第２酸化膜上に形成されるゲートと，
　前記ゲートと重なる前記アクティブ領域を除く前記アクティブ領域の両側に各形成されたソース及びドレインと，
　前記ソース，ドレイン及び前記ゲートのコンタクト部に形成されたコンタクト領域及び金属層と
　を含み，
　前記第２酸化膜により囲まれた前記アクティブ領域の下部はゲートの電界により空乏化されないことを特徴とするＭＯＳ形ＦＥＴ素子。」
　
《　相違点　》
・　相違点１
　本願補正発明の「アクティブ領域」は，「上部よりも広い下部を有し」ているのに対し，引用発明の「凸部２３」は，「上部よりも広い下部を有し」ていない点。
　
・　相違点２
　本願補正発明は，「その幅よりもはるかに高い高さを有するアクティブ領域」を有するのに対して，引用発明は，本願補正発明の「アクティブ領域」に対応する「凸部２３」が，「高さは０．６μｍであり幅は０．３μｍであ」るものの，「その幅よりもはるかに高い高さを有する」かどうかが，不明である点。
　
・　相違点３
　本願補正発明は，「アクティブ領域」の上表面に，「ゲート酸化膜」の厚さ以上の「第１酸化膜」が形成され，上記「第１酸化膜」及び「第２酸化膜」上に形成される「ゲート」を有する，「ダブルゲートＦＥＴ素子」であるのに対し，引用発明は，「凸部２３」（本願補正発明の「アクティブ領域」に相当。）の上表面に，「ゲート絶縁膜２５の側面２５ｂ」（本願補正発明の「ゲート酸化膜」に相当。）の厚さ以上の「ゲート絶縁膜２５の上面２５ａ」が形成され，「絶縁膜２４」（本願補正発明の「第２酸化膜」に相当。），上記「ゲート絶縁膜２５の側面２５ｂ」，及び上記「ゲート絶縁膜２５の上面２５ａ」上に形成された「ゲート電極２６」を有する，「ＭＯＳ形トランジスタ」である点。
　
（５）　相違点についての判断
（５−１）　相違点１について
ア　　周知例１
　本願の優先権主張日前に日本国内において頒布された刊行物である，特開平０４−２７６６６２号公報（以下「周知例１」という。）には，図１とともに，次の記載がある。
　
「【００１３】
【実施例】次に本発明の実施例について，図面に基づいて説明する。図１は，本実施例に係る半導体装置の工程断面図を示す。
（中略）
【００１５】次に，図１（２）の工程では，
図１（１）の工程で得た基板上全面にＣＶＤ法によりＳｉＯ
２
膜４を１０００Åの厚さに成膜する
【００１６】次に，図１（３）の工程では，
図１（２）の工程で得た基板上のマスク（レジスト膜５）を利用して，さらにＲＩＥにより０．５μｍの深さ（Ｗｔ２１＝０．５μｍ）までエッチングし，溝部を形成する
（中略）
【００１７】次に，図１（４）の工程では，
図１（３）の工程で得た基板上のレジスト膜５を除去する。次いで，９００℃で熱酸化し，前記溝の側壁及び底にゲートＳｉＯ
２
　７を１００Åの厚さに形成する
【００１８】次に，図１（５）の工程では，
図１（４）の工程で得た基板上にＣＶＤ法によりゲート多結晶シリコン膜８を形成する
【００１９】以上の工程により形成した半導体装置は，溝の底部には高濃度不純物が存在するため，チャネルができない。また，
凸部の上部には厚いＳｉＯ
２
膜４が存在するため，チャネルができない。この結果，チャネルを凸部側壁のみに形成することができる
　
イ　　周知例２
　本願の優先権主張日前に日本国内において頒布された刊行物である，特開昭６４−００８６７０号公報（以下「周知例２」という。）には，第２ａ〜２ｅ図とともに，次の記載がある。
　
「第１図はシリコンウェハ基板の一部を直方体状半導体部分とした本発明に係るＭＯＳＦＥＴの概略断面斜視図であり，第２ａ図〜第２ｅ図および第３図はこのＭＯＳＦＥＴを製造する過程を説明する図である。
　第１図に示したＭＯＳＦＥＴをＰチャネルＭＯＳトランジスタとして，ｎ型シリコン（Ｓｉ）ウェハ基板１１の一部をその高さが幅よりも大きい直方体状半導体部分１２にし，この部分をソース領域，ドレイン領域およびチャネル領域にし，かつチャネル領域に対応する絶縁膜１３上にゲート電極１４が設けられている。本発明にしたがって，直方体状半導体部分１２の側面はウェハ基板１１の平面に対してほぼ垂直であり，そしてゲート電極１４も側面に沿って存在するのでウェハ基板１１の平面に対して垂直になっている。
ゲート電極１４は直方体部分１２の頂部を越えて直方体状部分１２の両側に延在するので，ゲートの働きをするゲート電極は従来の場合よりも長くなり，第１図の場合でチャネル幅Ｗは高さｈの２倍（Ｗ＝２ｈ）に対応する。そして，ゲート電極１４の幅ｌがチャネル長Ｌに対応する
　第１図のＭＯＳＦＥＴが次のようにして製造される。
　まず，
ｎ型シリコンウェハ基板１１を用意し，第２ａ図に示すように熱酸化法（又はＣＶＤ法）でＳｉＯ
２
膜１６（厚さ：０．２μｍ）をウェハ基板１１上に形成する
　レジスト層１７をマスクとしてＳｉＯ２膜１６を続いてシリコンウェハ基板１１を異方性エツチングによってエツチングして所定深さ（約１μｍ）のみぞ１８を形成する（第２ｂ図）。レジスト層を除去したときの状態を第３図に示す。
第２ｂ図および第３図かられかるように，みぞ１８によって囲まれたシリコンウェハ基板の突起状部分は直方体状半導体部分１２と電極コンタクト用のパッド状部分１９および２０とからなる。突起状部分の側面はウェハ基板１１の平面に対してほぼ垂直になっている
　直方体状半導体部分１２はその幅（厚さ）が高さよりも小さく，例えば，第２ｂ図で幅が０．１μｍで高さ（みぞ深さ）が１μｍである。
　次に，バイアススパッタ法でＳｉＯ２（又はＰＳＧ）膜（厚さ：０．５μｍ）２２を，第２ｃ図に示すように，みぞ１８内に選択的に形成する。
　
熱酸化法によって表出シリコンを酸化してゲート酸化膜でもある薄いＳｉＯ
２
膜２３（厚さ：４０ｎｍ）を垂直な突起状部分およびみぞの側面上に形成する（第２ｄ図）。ＣＶＤ法によってポリシリコン層（厚さ＝０．４μｍ）１４を全面に形成する。このポリシリコン層１４にＮ型不純物（リン）を拡散してｎ型ポリシリコン層としておく
　
ゲート電極パターンのレジスト層（図示せず）をポリシリコン層１４上に形成し，これをマスクとしてエツチングしてポリシリコンゲート電極１４を，第２ｅ図および第１図に示すように，形成する
　この場合には，
第１図に示す構造のＭＯＳＦＥＴが得られて，チャネル幅Ｗは直方体状部分１２の高さｈ（０．５μｍ）の２倍（Ｌ＝２ｈ）となり，チャネル長Ｌは従来と同じようにゲート電極幅ｌ（０，１μｍ）に対応したものとなる
　
ウ　　判断
　引用発明において，「凸部２３」（本願補正発明の「アクティブ領域」に相当。）の側面に形成される，厚さが６ｎｍの「ゲート絶縁膜２５の側面２５ｂ」（本願補正発明の「ゲート酸化膜」に相当。）を，熱酸化法により上記「凸部２３」の側面に形成した熱酸化膜で構成することは，引用例の段落【００３４】〜【００３７】，図２（Ａ）及び図３（Ａ）（上記（３），（３−１），イ参照。），周知例１，並びに周知例２にみられるように当該技術分野では常套手段である。
　そして，上記「ゲート絶縁膜２５の側面２５ｂ」を，当該技術分野における常套手段である熱酸化膜で構成することで，上記「凸部２３」の側面が熱酸化膜に変わり，上記「凸部２３」の「絶縁膜２４」（本願補正発明の「前記バルクシリコン基板の上表面から前記アクティブ領域の一定高さまで形成された第２酸化膜」に相当。）で囲まれている部分よりも，上記「凸部２３」の幅が減少するから，その結果，上記「凸部２３」上部の上記「ゲート絶縁膜２５の側面２５ｂ」が形成されている部分よりも，上記「凸部２３」下部の上記「絶縁膜２４」で囲まれている部分が広い構成となることは当業者には明らかであり，このことは，引用例の図３（Ａ）からもみてとれる。
　そうすると，引用発明において，上記「ゲート絶縁膜２５の側面２５ｂ」を，当該技術分野における常套手段である熱酸化膜で構成することで，結果として，上記「凸部２３」上部の上記「ゲート絶縁膜２５の側面２５ｂ」が形成されている部分よりも，上記「凸部２３」下部の上記「絶縁膜２４」で囲まれている部分が広い構成となること（相違点１に係る構成となること）は，当業者には明らかであるから，相違点１に係る構成は，引用例の記載に接した当業者が，容易に想到し得たものである。
　
（５−２）　相違点２について
ア　　本願補正発明の「その幅よりもはるかに高い高さを有するアクティブ領域」における，「その幅よりもはるかに高い高さ」という表現が抽象的である。そこで，本願の出願当初の明細書等の記載を参酌すれば，上記（４），イで検討したとおり，本願補正発明の「アクティブ領域」の高さは１０ｎｍ〜１０００ｎｍであり，幅は４ｎｍ〜１００ｎｍである。
　ここで，本願補正発明の「アクティブ領域」の高さと幅の比がとり得る最小値及び最大値をみると，上記「アクティブ領域」の高さが１０ｎｍ，幅が１００ｎｍのとき，幅に対する高さの比は０．１倍で最小値となり，上記「アクティブ領域」の高さが１０００ｎｍ，幅が４ｎｍのとき，幅に対する高さの比は２５０倍で最大値となる。また，上記「アクティブ領域」の高さと幅が最小値のときの高さと幅の比，及び上記両者が最大値のときの高さと幅の比をみると，高さが１０ｎｍ，幅が４ｎｍのとき，幅に対する高さの比は２．５倍であり，高さが１０００ｎｍ，幅が１００ｎｍのとき，幅に対する高さの比は１００倍である。
　以上から，本願の出願当初の明細書等の記載を参酌すれば，本願補正発明の「その幅よりもはるかに高い高さを有するアクティブ領域」における「その幅よりもはるかに高い高さ」とは，「アクティブ領域」の幅の２．５倍程度又はそれ以上の高さと解するのが自然である。
　
イ　　これに対し，引用発明の「凸部２３」（本願補正発明の「アクティブ領域」に相当。）の高さと幅の比をみると，上記「凸部２３」は，「高さが０．６μｍで幅が０．３μｍ」で，幅に対する高さの比は２倍であり，本願補正発明における上記「アクティブ領域」の幅に対する高さの比に近接しているから，引用発明の上記「凸部２３」も，「その幅よりもはるかに高い高さ」を有しているといえる。
　そうすると，相違点２は，本願補正発明と引用発明との実質的な相違点ではない。
　
ウ　　仮に，相違点２が，本願補正発明と引用発明との実質的な相違点であるとした場合，すなわち，引用発明の「高さが０．６μｍで幅が０．３μｍ」である上記「凸部２３」が，本願補正発明の「その幅よりもはるかに高い高さを有するアクティブ領域」と相違するとした場合について，更に検討する。
　半導体からなる構造体，絶縁体からなる構造体，導電部材からなる配線及び電極等を構成要素として半導体基板上に形成してなる半導体素子において，上記半導体素子の微細化を図るために，上記半導体素子の各構成要素の幅に対する高さの比を大きくし，アスペクト比を高めることは，当該技術分野における常套手段である。そして，上記（３），（３−１），オから，引用例の段落【００６５】には，別の実施例（実施例４）として，素子領域に対応した「凸部５２」の高さを０．７μｍ，幅を０．１μｍとし，上記「凸部５２」の幅に対する高さの比を７倍とすること，すなわち，上記アによれば，上記「凸部５２」が「その幅よりもはるかに高い高さ」を有している構成とすることが開示されている。
　そうすると，引用発明において，上記「凸部２３」が「その幅よりもはるかに高い高さ」を有している構成とすること（相違点２に係る構成とすること）は，引用例の記載に接した当業者が適宜なし得ることである。
　
エ　　以上によれば，相違点２は，本願補正発明と引用発明との実質的な相違点ではなく，仮にそうでないとしても，引用発明において，当業者が適宜なし得ることである。
　
（５−３）　相違点３について
ア　　本願補正発明の「該第２酸化膜上の前記アクティブ領域の両側壁に形成されたゲート酸化膜」，及び「前記アクティブ領域の上表面に，前記ゲート酸化膜の厚さ以上に形成された第１酸化膜」それぞれの膜厚について，本願の出願当初の明細書等には，図１０（ａ）〜（ｄ）とともに，次の記載がある。
「【００３６】（第２実施例）図１０は本発明の第２実施例によりＦＥＴ素子のボディ構造を具現する工程を示す断面図である。（中略）同図（ａ）は，バルクシリコン基板２ｂとアクティブ領域４に第１酸化膜６と窒化膜１４を形成し，ナノパターニングを行った後，第１酸化膜６と窒化膜１４，そしてシリコンを食刻したものを示す。（中略）ここで，
第１酸化膜６の厚さは０．５ｎｍ〜２００ｎｍ
（中略）
【００３７】同図（ｃ）は，（ｂ）で形成された第２酸化膜１０を１０ｎｍ〜３００ｎｍの厚さに食刻した断面を示す。結局，第２酸化膜１０上に塀状に突出したアクティブ領域４の高さは５ｎｍ〜３００ｎｍとなる。（ｄ）は，形成されたアクティブ領域４に
ゲート酸化膜１２を０．５ｎｍ〜１０ｎｍの厚さに成長させた
　
　本願の出願当初の明細書等の上記の記載によれば，本願補正発明の「第１酸化膜」は，「ゲート酸化膜」以上の膜厚で，且つ上記「第１酸化膜」上に形成された「ゲート」に電圧が印加されることにより，「アクティブ領域」の上面から空乏領域が伸び，反転層が形成される程度の膜厚，すなわち，上記「ゲート」に対するゲート絶縁膜として機能する程度の膜厚を有する酸化膜も含むから，本願補正発明の「第１酸化膜」と引用発明の「ゲート絶縁膜２５の上面２５ａ」との間に，実質的な相違はなく，また，本願補正発明の「前記第１及び第２酸化膜上に形成されるゲート」と，引用発明の「上記絶縁膜２４，ゲート絶縁膜２５の側面２５ｂ，及び上記ゲート絶縁膜２５の上面２５ａ上に形成されたゲート電極２６」との間にも，実質的な相違はない。
　さらに，本願の願書に最初に添付した明細書の上記の記載から，本願発明の「ダブルゲートＦＥＴ素子」は，「ゲート」に電圧が印加されることにより，上記「アクティブ領域」の両側面及び上面から空乏領域が伸び，反転層が形成されるＦＥＴ素子も含むから，本願補正発明の「ダブルゲートＦＥＴ素子」と引用発明の「ＭＯＳ形トランジスタ」との間に，実質的な相違はない。
　そうすると，相違点３は，本願補正発明と引用発明との実質的な相違点ではない。
　
イ　　仮に，相違点３が，本願補正発明と引用発明との実質的な相違点であるとした場合，すなわち，本願補正発明の「第１酸化膜」が，引用発明の「ゲート絶縁膜２５の上面２５ａ」のようにゲート酸化膜の一部を構成するものではないとした場合について，更に検討する。
　上記（５−１），ア及びイによれば，バルクシリコン基板と，上記バルクシリコン基板から垂直に延びた塀状の形状をなすアクティブ領域と，上記アクティブ領域の両側壁に形成されたゲート酸化膜と，上記アクティブ領域の上表面に形成された酸化膜と，上記ゲート酸化膜及び上記酸化膜上に形成されるゲートとを有するＦＥＴ素子において，上記ゲートに電圧が印加された場合に，上記酸化膜の膜厚を，上記ＦＥＴ素子のチャネルが上記「アクティブ領域」の両側面にのみ形成され，上記「アクティブ領域」の上面には形成されないような厚さに設定することは，周知例１及び２にみられるように周知の技術である。
　さらに，上記（３），（３−１），エによれば，引用例には，上記「ゲート絶縁膜２５の側面２５ｂ」（本願補正発明の「ゲート酸化膜」に相当。）を，上記「ゲート絶縁膜２５の上面２５ａ」よりも薄く形成することで，「凸部２３」（本願補正発明の「アクティブ領域」に相当。）の上面に形成されたゲート電極の支配力よりも，上記「凸部２３」の両側面に形成されたゲート電極の支配力が強くなり，良好なトランジスタ特性が得られること，及び上記「ゲート絶縁膜２５の上面２５ａ」と上記「ゲート絶縁膜２５の側面２５ｂ」で膜厚を変えることにより，トランジスタ特性を変えることができることが教示されている。
　そうすると，引用例に記載された上記の教示に接した当業者が，引用発明において，上記「凸部２３」の上面に形成されたゲート電極の支配力よりも，上記「凸部２３」の両側面に形成されたゲート電極の支配力を強めるために，上記「ゲート絶縁膜２５の上面２５ａ」及び上記「ゲート絶縁膜２５の側面２５ｂ」それそれの膜厚を設定する際に，「絶縁膜２４」（本願補正発明の「第２酸化膜」に相当。），上記「ゲート絶縁膜２５の側面２５ｂ」，及び上記「ゲート絶縁膜２５の上面２５ａ」上に形成された「ゲート電極２６」への電圧印加時に，上記「凸部２３」の両側面からのみ空乏領域が伸び，反転層が形成されるように，上記「ゲート絶縁膜２５の上面２５ａ」の膜厚を設定することは，上記周知の技術に基づいて，当業者が容易に想到し得たものである。
　以上によれば，引用発明において，上記「凸部２３」の上表面に，上記「ゲート絶縁膜２５の側面２５ｂ」の厚さ以上の酸化膜が形成され，上記「絶縁膜２４」，上記「ゲート絶縁膜２５の側面２５ｂ」，及び上記酸化膜上に形成される「ゲート電極２６」を有する「ダブルゲートＦＥＴ素子」とすること（相違点３に係る構成とすること）は，例えば周知例１及び２にみられるような周知の技術に基づいて，当業者が容易に想到し得たものである。
　
ウ　　したがって，相違点３は，本願補正発明と引用発明との実質的な相違点ではなく，仮にそうでないとしても，引用発明において，例えば周知例１及び２にみられるような周知の技術に基づいて，当業者が容易に想到し得たものである。
　
（６）　まとめ
　以上のとおり，上記相違点１は，引用発明において，引用例の記載に接した当業者が容易に想到し得たものであり，上記相違点２は，本願補正発明と引用発明との実質的な相違点ではなく，仮にそうでないとしても，引用発明において，当業者が適宜なし得ることであり，さらに，上記相違点３は，本願補正発明と引用発明との実質的な相違点ではなく，仮にそうでないとしても，引用発明において，周知例１及び２にみられるような周知の技術に基づいて，当業者が容易に想到し得たものであるから，本願補正発明は，引用例記載の発明（引用発明），並びに周知例１及び２にみられるような周知の技術に基づいて，当業者が容易に発明をすることができたものであり，特許法第２９条第２項の規定により，特許出願の際独立して特許を受けることができないものである。
　したがって，本件補正は，特許法第１７条の２第５項（平成１８年法律第５５号改正附則３条１項によりなお従前の例によるとされる同法による改正前の特許法１７条の２第５項をいう。以下同じ。）において準用する同法第１２６条第５項の規定に適合しないものである。
　
４　むすび
　以上検討したとおり，本件補正は，特許法第１７条の２第４項に規定する要件を満たしておらず，また，仮に当該要件を満たすものであったとしても，特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから，いずれにしても，本件補正は，特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３　本願発明の容易想到性について
　
１　本願発明について
　平成１９年６月２７日に提出された手続補正書による手続補正は上記のとおり却下されたので，本願の請求項１〜２３に係る発明は，平成１８年１１月２１日に提出された手続補正書に記載されたとおりのものであり，その請求項１の記載は，再掲すると次のとおりである。（以下，本願の請求項１に係る発明を「本願発明」という。）
　 
【請求項１】
「バルクシリコン基板と，
　該バルクシリコン基板に接続され，バルクシリコン基板の上表面に単結晶シリコンで形成された塀状の形状を有し，その下端部がその上端部より幅が広いアクティブ領域と，
　前記バルクシリコン基板の上表面から前記アクティブ領域の一定高さまで形成された第２酸化膜と，
　該第２酸化膜上の前記アクティブ領域の両側壁に形成されたゲート酸化膜と，
　前記アクティブ領域の上表面に，前記ゲート酸化膜の厚さ以上に形成された第１酸化膜と，
　前記第１及び第２酸化膜上に形成されるゲートと，
　前記ゲートと重なる前記アクティブ領域を除く前記アクティブ領域の両側に各形成されたソース及びドレインと，
　前記ソース，ドレイン及びゲートのコンタクト部に形成されたコンタクト領域及び金属層と
　を含んでなることを特徴とするダブルゲートＦＥＴ素子。」
　
２　引用例の記載と引用発明
　引用例の記載は，前記第２，４，（３），（３−１）のとおりであり，引用発明は，前記第２，４，（３），（３−２）で認定したとおりである。
　
３　対比
　前記第２，１及び２から明らかなように，本願補正発明の「該バルクシリコン基板から垂直に延びた塀状の形状をなし，上部よりも広い下部を有し，その幅よりもはるかに高い高さを有するアクティブ領域」が，本願発明では「該バルクシリコン基板に接続され，バルクシリコン基板の上表面に単結晶シリコンで形成された塀状の形状を有し，その下端部がその上端部より幅が広いアクティブ領域」であり，また，本願発明は，本願補正発明から，平成１９年６月２７日に提出された手続補正書による手続補正の補正事項２で付加した発明特定事項を取り除いたものである。
　以下，本願発明と引用発明とを対比する。
　
ア　　前記第２，４，（４），ア及びイで検討したとおり，引用発明の「ｐ型シリコン基板からなる半導体基板２１」は，本願発明の「バルクシリコン基板」に相当し，また，引用発明の「上記半導体基板２１から垂直に延びた」，「上記半導体基板２１から垂直に延びた，高さが０．６μｍで幅が０．３μｍである」及び「素子領域に対応した凸部２３（凸部２３）」は，それぞれ，本願発明の「該バルクシリコン基板に接続され」，「塀状の形状を有し」及び「アクティブ領域」に相当する。
　そして，前記第２，４，（３），（３−１），ウによれば，引用発明の上記「凸部２３」は，上記「ｐ型シリコン基板からなる半導体基板２１」上にエピタキシャル成長又はエッチング法により形成されるから，上記「ｐ型シリコン基板からなる半導体基板２１」の上表面に単結晶シリコンで形成されたものである。
　そうすると，本願発明と引用発明とは，「バルクシリコン基板」と，該「バルクシリコン基板」に接続され，「バルクシリコン基板」の上表面に単結晶シリコンで形成された塀状の形状を有する「アクティブ領域」とを有する点で共通する。
　
イ　　その他の本願発明と引用発明との対比は，前記第２，４，（４），ウ〜キ及びケで検討したとおりである。
　
　そうすると，本願発明と引用発明とは，下記の点で相違し，その余の点で一致する。
　
《　相違点　》
・　相違点１
　本願発明の「アクティブ領域」は，「その下端部がその上端部より幅が広い」のに対し，引用発明の「凸部２３」（本願発明の「アクティブ領域」に相当。）は，「その下端部がその上端部より幅が広い」ものではない点。
　
・　相違点２
　本願発明は，「アクティブ領域」の上表面に，「ゲート酸化膜」の厚さ以上の「第１酸化膜」が形成され，上記「第１酸化膜」及び「第２酸化膜」上に形成される「ゲート」を有する，「ダブルゲートＦＥＴ素子」であるのに対し，引用発明は，「凸部２３」（本願発明の「アクティブ領域」に相当。）の上表面に，「ゲート絶縁膜２５の側面２５ｂ」（本願発明の「ゲート酸化膜」に相当。）の厚さ以上の「ゲート絶縁膜２５の上面２５ａ」が形成され，「絶縁膜２４」（本願発明の「第２酸化膜」に相当。），上記「ゲート絶縁膜２５の側面２５ｂ」，及び上記「ゲート絶縁膜２５の上面２５ａ」上に形成された「ゲート電極２６」を有する，「ＭＯＳ形トランジスタ」である点。
　
４　相違点についての判断
（１）　相違点１について
ア　　引用例
　引用例には，図１７及び図１８とともに，次の記載がある。（一部再掲。）
　
（ア）　実施例４
「【００６４】（中略）
（実施例４）
図１７は本発明にかかる半導体装置（ＭＯＳ形トランジスタ）の他の例を示す斜視図である
【００６５】この素子は，不純物濃度１×１０１６ｃｍ−３である
ｐ型シリコン基板５１を０．７μｍエッチングすることにより，幅０．１μｍの凸部５２を形成し，素子分離領域に絶縁膜５３を埋め込み，絶縁膜５３を凸部上面から０．３μｍエッチングした
（中略）
【００６８】本実施例においては，凸部５２を形成する際に，例えば，
図１８に示すように，１００°の順テーパを付けることが好ましい。これにより，ゲート電極５６を形成した後に凸部５２側面にゲート電極が残存することを防止し，ゲート電極５６同士の短絡を防止することができる
　
（イ）　図１８
　上記（ア）を参酌すれば，図１８から，
「ｐ型シリコン基板５１」をエッチングすることにより，単結晶シリコンで形成された「凸部５２」と，素子分離領域に「絶縁膜５３」を埋め込み，上記「絶縁膜５３」を上記「凸部５２」上面からエッチングすることにより，上記「ｐ型シリコン基板５１」の上表面から上記「凸部５２」の一定高さまで形成された上記「絶縁膜５３」とを有する半導体装置（ＭＯＳ形トランジスタ）において，上記「凸部５２」の上面と側面とのなす角度を１００°にして，上記「凸部５２」に順テーパが付けられた
　
イ　　判断
　上記アによれば，引用例には，「ｐ型シリコン基板５１」を０．７μｍエッチングすることにより，幅０．１μｍの単結晶シリコンで形成された，塀状の形状を有する「凸部５２」と，素子分離領域に「絶縁膜５３」を埋め込み，上記「絶縁膜５３」を上記「凸部５２」上面から０．３μｍエッチングすることにより，上記「ｐ型シリコン基板５１」の上表面から上記「凸部５２」の一定高さまで形成された上記「絶縁膜５３」とを有する半導体装置（ＭＯＳ形トランジスタ）において，上記「凸部５２」の上面と側面とのなす角度を１００°にして，上記「凸部５２」に順テーパを付けること，及びそれによって，上記「凸部５２」上にゲート電極となる膜を形成し，この膜をゲート電極のパターンにパターニングして，ゲート電極を形成した後に，上記「凸部５２」側面にゲート電極が残存し，ゲート電極同士が短絡することを防止できることが記載されている。
　そうすると，引用発明において，「凸部２３」（本願発明の「アクティブ領域」に相当。）に「ゲート電極２６」（本願発明の「ゲート」に相当。）を形成した後に，上記「凸部５２」側面にゲート電極が残存し，ゲート電極同士が短絡することを防止するために，上記「凸部２３」に順テーパを付けることは，引用例の上記の記載に接した当業者が容易に想到し得たものであり，そして，上記「凸部２３」に順テーパを付けることにより，上記「凸部２３」の下端部がその上端部より幅が広い構成となること（相違点１に係る構成となること）は明らかである。
　以上から，引用発明において，相違点１に係る構成とすることは，引用例の記載に接した当業者が容易に想到し得たものである。
　
（２）　相違点２
　本願発明と引用発明との相違点２は，本願補正発明と引用発明との相違点３と同一内容のものである。
　そうすると，前記第２，４，（５），（５−３）で検討したとおり，相違点２は，本願発明と引用発明との実質的な相違点ではなく，仮にそうでないとしても，引用発明において，例えば周知例１及び２にみられるような周知の技術に基づいて，当業者が容易に想到し得たものである。
　
５　まとめ
　以上のとおり，上記相違点１は，引用発明において，引用例の記載に接した当業者が容易に想到し得たものであり，また，上記相違点２は，本願発明と引用発明との実質的な相違点ではなく，仮にそうでないとしても，引用発明において，周知例１及び２にみられるような周知の技術に基づいて，当業者が容易に想到し得たものであるから，本願発明は，引用例記載の発明（引用発明），並びに周知例１及び２にみられるような周知の技術に基づいて，当業者が容易に発明をすることができたものであり，特許法第２９条第２項の規定により，特許を受けることができないものである。
　
第４　結言
　
　以上検討したとおり，本願の請求項１に係る発明は，特許法第２９条第２項の規定により特許を受けることができないから，その余の請求項について検討するまでもなく，本願は拒絶されるべきものである。
　
　よって，結論のとおり審決する。