【事件の表示】
　特願２００３−５１４４９「メモリデバイスの電圧しきい値設定システムおよび方法」拒絶査定不服審判事件〔平成１５年９月１９日出願公開、特開２００３−２６３８９５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１５年２月２７日（パリ条約に基づく優先権主張　２００２年３月１１日、アメリカ合衆国）の特許出願であって、平成１９年１２月４日付けの拒絶理由通知に対して、平成２０年２月２７日に意見書及び手続補正書が提出されたが、同年４月１日付けで拒絶査定がなされた。
　そして、それに対して、同年７月１日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成２２年７月２日付けで審尋がなされ、同年１１月５日に回答書が提出された。
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２０年７月１日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２０年７月１日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜７を、補正後の特許請求の範囲の請求項１〜７と補正するものであり、補正前後の請求項１は各々以下のとおりである。
　
（補正前）
　「【請求項１】
　メモリデバイスの共通のワード線に接続される複数のメモリセルの電圧しきい値レベルを第１レベルまたは前記第１レベルより高い第２レベルに個別に設定するシステムであって、
　前記複数のメモリセルの各々と書き込み電圧との間に各々接続される複数のゲートトランジスタと、
　前記ゲートトランジスタの開閉を選択的に制御する制御信号を生成して、前記複数のメモリセルの各々に対する書き込みの可否を個別に制御する制御ロジックと
　を備え、
　前記ゲートトランジスタの各々は、前記制御信号をそのゲート入力とし、前記制御信号により導通状態にされたゲートトランジスタは、対応する前記メモリセルに書き込み電圧を供給して書き込み可能にし、前記制御信号により非導通状態にされたゲートトランジスタは、対応する前記メモリセルを前記書き込み電圧から切り離して書き込み不可にし、
　前記制御ロジックは、前記複数のメモリセルのうち前記第１レベルに設定されるべき第１メモリセルと前記第２レベルに設定されるべき第２メモリセルとに対応するゲートトランジスタを導通状態にして前記第１メモリセルおよび前記第２メモリセルを前記第１レベルに設定し、その後、前記第２メモリセルに対応するゲートトランジスタを導通状態にし前記第１メモリセルに対応するゲートトランジスタを非導通状態にし、前記第２メモリセルを前記第２レベルに設定することを特徴とするシステム。」
　
（補正後）
　「【請求項１】
　メモリデバイスの共通のワード線に接続される複数のメモリセルの電圧しきい値レベルを第１レベルまたは前記第１レベルより高い第２レベルに個別に設定するシステムであって、
　前記複数のメモリセルの各々と書き込み電圧との間に各々接続される複数のゲートトランジスタと、
　前記ゲートトランジスタの開閉を選択的に制御する制御信号を生成して、前記複数のメモリセルの各々に対する書き込みの可否を個別に制御する制御ロジックと
　を備え、
　前記ゲートトランジスタの各々は、前記制御信号をそのゲート入力とし、前記制御信号により導通状態にされたゲートトランジスタは、対応する前記メモリセルに書き込み電圧を供給して書き込み可能にし、前記制御信号により非導通状態にされたゲートトランジスタは、対応する前記メモリセルを前記書き込み電圧から切り離して書き込み不可にし、
　前記制御ロジックは、前記複数のメモリセルのうち前記第１レベルに設定されるべき第１メモリセルと前記第２レベルに設定されるべき第２メモリセルとのいずれかに接続されたゲートトランジスタである第１ゲートトランジスタを導通状態にして前記第１メモリセルおよび前記第２メモリセルを同じ書き込み電圧に接続することにより前記第１レベルに設定し、その後、前記第１ゲートトランジスタのうち前記第２メモリセルに接続されかつ前記第１メモリセルに接続されていないゲートトランジスタを導通状態にし、前記第１ゲートトランジスタのうち前記第１メモリセルに接続されかつ前記第２メモリセルに接続されていないゲートトランジスタを非導通状態にし、前記第２メモリセルを前記第２レベルに設定することを特徴とするシステム。」
　
２．補正事項の整理
　本件補正における補正事項を整理すると、以下のとおりである。
（１）補正事項１
　補正前の請求項１の「前記制御ロジックは、前記複数のメモリセルのうち前記第１レベルに設定されるべき第１メモリセルと前記第２レベルに設定されるべき第２メモリセルとに対応するゲートトランジスタを導通状態にして前記第１メモリセルおよび前記第２メモリセルを前記第１レベルに設定し、その後、前記第２メモリセルに対応するゲートトランジスタを導通状態にし前記第１メモリセルに対応するゲートトランジスタを非導通状態にし、前記第２メモリセルを前記第２レベルに設定すること」を、補正後の請求項１の「前記制御ロジックは、前記複数のメモリセルのうち前記第１レベルに設定されるべき第１メモリセルと前記第２レベルに設定されるべき第２メモリセルとのいずれかに接続されたゲートトランジスタである第１ゲートトランジスタを導通状態にして前記第１メモリセルおよび前記第２メモリセルを同じ書き込み電圧に接続することにより前記第１レベルに設定し、その後、前記第１ゲートトランジスタのうち前記第２メモリセルに接続されかつ前記第１メモリセルに接続されていないゲートトランジスタを導通状態にし、前記第１ゲートトランジスタのうち前記第１メモリセルに接続されかつ前記第２メモリセルに接続されていないゲートトランジスタを非導通状態にし、前記第２メモリセルを前記第２レベルに設定すること」と補正すること。
　
（２）補正事項２
　補正前の請求項４の「前記制御ロジックは、前記複数のメモリセルのうち前記第１レベルに設定されるべき第１メモリセルと前記第２レベルに設定されるべき第２メモリセルと前記第３レベルに設定されるべき第３メモリセルとに対応するゲートトランジスタを導通状態にして前記第１メモリセルと前記第２メモリセルと前記第３メモリセルとを前記第１レベルに設定し、その後、前記第２メモリセルと前記第３メモリセルとに対応するゲートトランジスタを導通状態にし前記第１メモリセルに対応するゲートトランジスタを非導通状態にし、前記第２メモリセルと前記第３メモリセルとを前記第２レベルに設定すること」を、補正後の請求項４の「前記制御ロジックは、前記複数のメモリセルのうち前記第１レベルに設定されるべき第１メモリセルと前記第２レベルに設定されるべき第２メモリセルと前記第３レベルに設定されるべき第３メモリセルとのいずれかに接続されたゲートトランジスタである第１ゲートトランジスタを導通状態にして前記第１メモリセルと前記第２メモリセルと前記第３メモリセルとを同じ書き込み電圧に接続することにより前記第１レベルに設定し、その後、前記第１ゲートトランジスタのうち前記第２メモリセルと前記第３メモリセルとのいずれかに接続されかつ前記第１メモリセルに接続されていないゲートトランジスタである第２ゲートトランジスタを導通状態にし、前記第１ゲートトランジスタのうち前記第１メモリセルに接続されかつ前記第２メモリセルおよび第３メモリセルのいずれにも接続されていないゲートトランジスタを非導通状態にし、前記第２メモリセルと前記第３メモリセルとを同じ書き込み電圧に接続することにより前記第２レベルに設定すること」と補正すること。
　
（３）補正事項３
　補正前の請求項５の「前記制御ロジックは、前記第２メモリセルと前記第３メモリセルとを第２レベルに設定した後、前記第３メモリセルに対応するゲートトランジスタを導通状態にし前記第１メモリセルと前記第２メモリセルとに対応するゲートトランジスタを非導通状態にし、前記第３メモリセルを前記第３レベルに設定すること」を、補正後の請求項５の「前記制御ロジックは、前記第２メモリセルと前記第３メモリセルとを第２レベルに設定した後、前記第２ゲートトランジスタのうち前記第３メモリセルに接続されかつ前記第１メモリセルと第２メモリセルとのいずれにも接続されていないゲートトランジスタを導通状態にし、前記第１ゲートトランジスタのうち前記第１メモリセルと前記第２メモリセルとのいずれかに接続されかつ前記第３メモリセルに接続されていないゲートトランジスタを非導通状態にし、前記第３メモリセルを前記第３レベルに設定すること」と補正すること。
　
３．補正の目的の適否、及び新規事項の追加の有無について
（１）補正事項１について
　補正事項１は、補正前の請求項１に係る発明の発明特定事項である「制御ロジック」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項１は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正後の請求項１の「前記制御ロジックは、前記複数のメモリセルのうち前記第１レベルに設定されるべき第１メモリセルと前記第２レベルに設定されるべき第２メモリセルとのいずれかに接続されたゲートトランジスタである第１ゲートトランジスタを導通状態にして前記第１メモリセルおよび前記第２メモリセルを同じ書き込み電圧に接続することにより前記第１レベルに設定し、その後、前記第１ゲートトランジスタのうち前記第２メモリセルに接続されかつ前記第１メモリセルに接続されていないゲートトランジスタを導通状態にし、前記第１ゲートトランジスタのうち前記第１メモリセルに接続されかつ前記第２メモリセルに接続されていないゲートトランジスタを非導通状態にし、前記第２メモリセルを前記第２レベルに設定すること」は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した明細書又は図面をまとめて「当初明細書等」という。）の００２９段落〜００３３段落に記載されているものと認められるから、補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項１は特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たす。
　
（２）補正事項２について
　補正事項２は、補正前の請求項４に係る発明の発明特定事項である「制御ロジック」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項２は特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項２により補正された部分は、補正事項１と同様に当初明細書の００２９段落〜００３３段落に記載されているものと認められるから、補正事項２は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項２は特許法第１７条の２第３項に規定する要件を満たす。
　
（３）補正事項３について
　補正事項３は、補正前の請求項５に係る発明の発明特定事項である「制御ロジック」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項３は特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項３により補正された部分は、補正事項１と同様に当初明細書の００２９段落〜００３３段落に記載されているものと認められるから、補正事項３は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項３は特許法第１７条の２第３項に規定する要件を満たす。
　
（４）補正の目的の適否、及び新規事項の追加の有無についてのまとめ
　以上検討したとおりであるから、本件補正は特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　そして、本件補正は特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。
　
４．独立特許要件について
（１）補正後の発明
　本件補正による補正後の請求項１〜７に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜７に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される、上記１．の「（補正後）」の箇所に記載したとおりのものである。
　
（２）引用刊行物に記載された発明
（２−１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平７−９３９７９号公報（以下「引用例」という。）には、図１〜６とともに、次の記載がある（ここにおいて、下線は当合議体が付加したものである。）。　
ａ．「【０００１】
【産業上の利用分野】
本発明は、電気的書替え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係わり、特に１つのメモリセルに１ビットより多い情報を記憶させる多値記憶を行うＥＥＰＲＯＭに関する
　
ｂ．「【００２１】
【実施例】
以下、本発明の実施例を図面を参照して説明する。図１は、本発明の第１の実施例に係わるＮＡＮＤセル型ＥＥＰＲＯＭの概略構成を示すブロック図である
【００２２】
メモリセルアレイ１に対して、読み出し／書き込み時のビット線を制御するためのビット線制御回路２と、ワード線電位を制御するためのワード線駆動回路７が設けられる。ビット線制御回路２、ワード線駆動回路７は、それぞれカラム・デコーダ３、ロウ・デコーダ８によって選択される。ビット線制御回路２は、データ入出力線（ＩＯ線）を介して入出力データ変換回路５と読み出しデータ／書き込みデータのやり取りを行う。
【００２３】
図２，図３は、メモリセルアレイ１とビット線制御回路２の具体的な構成を示している。メモリセルＭ１〜Ｍ８と選択トランジスタＳ１、Ｓ２で、ＮＡＮＤ型セルを構成する。ＮＡＮＤ型セルの一端はビット線ＢＬに接続され、他端は共通ソース線Ｖｓと接続される。選択ゲートＳＧ１、ＳＧ２、制御ゲートＣＧ１〜ＣＧ８は、複数個のＮＡＮＤ型セルで共有され、１本の制御ゲートを共有するメモリセルはページを構成する。メモリセルはそのしきい値Ｖｔでデータを記憶し、Ｖｔが０Ｖ以下である場合“０”データ、Ｖｔが０Ｖ以上１．５Ｖ以下の場合“１”データ、Ｖｔが１．５Ｖ以上電源電圧以下の場合“２”データとして記憶する。
　
ｃ．「【００２４】
クロック同期式インバータＣＩ１，ＣＩ２とＣＩ３，ＣＩ４でそれぞれフリップ・フロップを構成し、書き込み／読み出しデータをラッチする。
クロック同期式インバータＣＩ１、ＣＩ２で構成されるフリップ・フロップは、「“０”書き込みをするか、“１”又は“２”書き込みをするか」、を書き込みデータ情報としてラッチし、メモリセルが「“０”の情報を保持しているか、“１”又は“２”の情報を保持しているか」、を読み出しデータ情報としてラッチする。クロック同期式インバータＣＩ３、ＣＩ４で構成されるフリップ・フロップは、「“１”書き込みをするか、“２”書き込みをするか」、を書き込みデータ情報としてラッチし、メモリセルが「“２”の情報を保持しているか、“０”又は“１”の情報を保持しているか」、を読み出しデータ情報としてラッチする
　
ｄ．「【００２６】なお、図３においてインバータ部分を図１９（ａ）に示すように省略して示しているが、これは図１９（ｂ）に示す回路構成となっている。次に、このように構成されたＥＥＰＲＯＭの動作を図４〜図６に従って説明する。図４は読み出し動作のタイミング、
図５は書き込み動作のタイミング、図６はベリファイ読み出し動作のタイミングを示している。いずれも制御ゲートＣＧ４が選択された場合を例に示してある
　
ｅ．「【００３０】以上説明した２つの読み出しサイクルによって、メモリセルに書き込まれたデータが読み出される。
データ書き込みに先だってメモリセルのデータは消去され、メモリセルのしきい値Ｖｔは０Ｖ以下となっている。
【００３１】
書き込み動作では、まずプリチャージ信号ＰＲＥが“Ｌ”となってビット線がフローティングにされる。選択ゲートＳＧ１がＶｃｃ、制御ゲートＣＧ１〜ＣＧ８がＶｃｃとされる。選択ゲートＳＧ２は書き込み動作中０Ｖである。同時に、信号ＶＲＦＹ１、ＶＲＦＹ２、ＦＩＭ、ＦＩＨがＶｃｃとなる。“０”書き込みの場合は、クロック同期式インバータＣＩ１、ＣＩ２で構成されるフリップ・フロップに、クロック同期式インバータＣＩ１の出力が“Ｈ”になるようにデータがラッチされているため、ビット線はＶｃｃにより充電される。“１”又は“２”書き込みの場合は、ビット線は０Ｖである
　
ｆ．「【００３２】
続いて、選択ゲートＳＧ１、制御ゲートＣＧ１〜ＣＧ８、信号ＢＬＣ、信号ＶＲＦＹ１と電圧ＶＳＡが１０Ｖ、電圧ＶＢＬＨが８Ｖ、電圧ＶＢＬＭが１Ｖとなる。“１”書き込みの場合は、クロック同期式インバータＣＩ３、ＣＩ４で構成されるフリップ・フロップに、クロック同期式インバータＣＩ３の出力が“Ｈ”になるようにデータがラッチされているため、ビット線ＢＬには１Ｖが印加される。“２”書き込みの場合はビット線は０Ｖ、“０”書き込みの場合は８Ｖとなる。この後、選択された制御ゲートＣＧ４が２０Ｖとされる
【００３３】“
１”又は“２”書き込みの場合は、ビット線ＢＬと制御ゲートＣＧ４の電位差によって電子がメモリセルの電荷蓄積層に注入され、メモリセルのしきい値は上昇する。“１”書き込みの場合は、“２”書き込みに比較してメモリセルの電荷蓄積層に注入すべき電荷量を少なくしなければならないため、ビット線ＢＬを１Ｖにして制御ゲートＣＧ４との電位差を１９Ｖに緩和している。
“０”書き込み時は、ビット線電圧８Ｖによってメモリセルのしきい値は実効的には変わらない。
　
ｇ．「【００３５】書き込み動作後に、メモリセルの書き込み状態を確認し書き込み不足のメモリセルにのみ追加書き込みを行うため、ベリファイ読み出しが行われる。ベリファイ読み出し中は、電圧ＶＢＬＨはＶｃｃ、ＶＢＬＬは０Ｖ、ＦＩＭは０Ｖである。
【００３６】ベリファイ読み出しは、２つの基本サイクルから実行される。この基本サイクルは読み出し第２サイクルに似ている。違うのは、選択された制御ゲートＣＧ４の電圧と、信号ＶＲＦＹ１、ＶＲＦＹ２、ＦＩＨが出力されることである（ベリファイ読み出し第１サイクルではＶＲＦＹ１のみ）。信号ＶＲＦＹ１、ＶＲＦＹ２、ＦＩＨは、選択ゲートＳＧ１、ＳＧ２、制御ゲートＣＧ１〜ＣＧ８が０Ｖにリセットされた後で信号ＳＥＮ１、ＳＥＮ１Ｂ、ＬＡＴ１、ＬＡＴ１Ｂがそれぞれ“Ｌ”、“Ｈ”、“Ｌ”、“Ｈ”になる前に出力される。言い替えると、ビット線の電位がメモリセルのしきい値によって決定した後で、クロック同期式インバータＣＩ１，ＣＩ２で構成されるフリップ・フロップがリセットされる前である。選択された制御ゲートＣＧ４の電圧は、読み出し時の１．５Ｖ（第１サイクル）、０Ｖ（第２サイクル）に対応して、２Ｖ（第１サイクル）、０．５Ｖ（第２サイクル）と、０．５Ｖのしきい値マージンを確保するために高くしてある。
【００３７】
ここでは、クロック同期式インバータＣＩ１，ＣＩ２で構成されるフリップ・フロップにラッチされているデータ（ｄａｔａ１）、クロック同期式インバータＣＩ３，ＣＩ４で構成されるフリップ・フロップにラッチされているデータ（ｄａｔａ２）と選択されたメモリセルのしきい値によって決まるビット線ＢＬの電圧を説明する。ｄａｔａ１は「“０”書き込みか、“１”又は“２”書き込みか」を制御し、“０”書き込みの場合はＱｎ３は“ＯＮ”状態、“１”又は“２”書き込みの場合はＱｎ６が“ＯＮ”状態である。ｄａｔａ２は「“１”書き込みか、“２”書き込みか」を制御し、“１”書き込みの場合はＱｎ１０は“ＯＮ”状態、“２”書き込みの場合はＱｎ１１が“ＯＮ”状態である。
　
ｈ．「【００３８】“０”データ書き込み時（初期書き込みデータが“０”）のベリファイ読み出し第１サイクルでは、メモリセルのデータが“０”であるから、制御ゲートＣＧ４が２Ｖになるとメモリセルによってビット線電位は“Ｌ”となる。その後信号ＶＲＦＹ１が“Ｈ”となることでビット線ＢＬは“Ｈ”となる。
【００３９】“１”データ書き込み時（初期書き込みデータが“１”）のベリファイ読み出し第１サイクルでは、メモリセルのデータが“１”となるはずであるからメモリセルのしきい値は１．５Ｖ以下で、制御ゲートＣＧ４が２Ｖになるとメモリセルによってビット線電位は“Ｌ”となる。その後信号ＶＲＦＹ１が“Ｈ”となることで、既に“１”書き込み十分でｄａｔａ１が“０”書き込みを示している場合ビット線ＢＬは“Ｈ”（図６の（１））、さもなくばビット線ＢＬは“Ｌ”（図６の（２））となる。
【００４０】“２”データ書き込み時（初期書き込みデータが“２”）のベリファイ読み出し第１サイクルでは、選択メモリセルのデータが“２”となっていない（“２”書き込み不十分）場合、制御ゲートＣＧ４が２Ｖになるとメモリセルによってビット線電位は“Ｌ”となる（図６の（５））。選択メモリセルが“２”書き込み十分になっている場合、制御ゲートＣＧ４が２Ｖになってもビット線電位は“Ｈ”のままである（図６の（３）（４））。図６の（３）は既に“２”書き込み十分でｄａｔａ１が“０”書き込みを示している場合である。この場合、信号ＶＲＦＹ１が“Ｈ”となることで、電圧ＶＢＨによってビット線ＢＬは再充電される。
【００４１】“０”データ書き込み時（初期書き込みデータが“０”）のベリファイ読み出し第２サイクルでは、メモリセルのデータが“０”であるから、制御ゲートＣＧ４が０．５Ｖになるとメモリセルによってビット線電位は“Ｌ”となる。その後、信号ＶＲＦＹ１が“Ｈ”となることでビット線ＢＬは“Ｈ”となる。
【００４２】“１”データ書き込み時（初期書き込みデータが“１”）のベリファイ読み出し第２サイクルでは、選択メモリセルのデータが“１”となっていない（“１”書き込み不十分）場合、制御ゲートＣＧ４が０．５Ｖになるとメモリセルによってビット線電位は“Ｌ”となる（図６の（８））。選択メモリセルが“１”書き込み十分になっている場合、制御ゲートＣＧ４が０．５Ｖになってもビット線電位は“Ｈ”のままである（図６の（６）（７））。図６の（６）は既に“１”書き込み十分でｄａｔａ１が“０”書き込みを示している場合である。この場合信号ＶＲＦＹ１が“Ｈ”となることで、電圧ＶＢＨによってビット線ＢＬは再充電される。
【００４３】“２”データ書き込み時（初期書き込みデータが“２”）のベリファイ読み出し第２サイクルでは、メモリセルのデータが“２”となるはずであるからメモリセルのしきい値が０．５Ｖ以上であれば“２”書き込み十分でも不十分でも、制御ゲートＣＧ４　が０．５Ｖになってもビット線電位は“Ｈ”のままである（図６の（９）（１０））。“２”書き込み不十分でメモリセルのしきい値が０．５Ｖ以下の場合、ビット線は“Ｌ”になる（図６の（１１））。
【００４４】その後、信号ＶＲＦＹ１、ＶＲＦＹ２、ＦＩＨが“Ｈ”となることで、既に“２”書き込み十分でｄａｔａ１が“０”書き込みを示している場合ビット線ＢＬは“Ｈ”（図６の（９））、さもなくばビット線ＢＬは“Ｌ”（図６の（１０）（１１））となる。このベリファイ読み出し動作によって、書き込みデータとメモリセルの書き込み状態から再書き込みデータが下記の（表１）のように設定される。
【００４５】
【表１】　
（表１）から分かるように、“１”書き込み不足のメモリセルのみ再度“１”書き込みが行われ、“２”書き込み不足のメモリセルにのみ再度“２”書き込みが行われるようになっている。
　
（２−２）ここにおいて、引用例の図２に記載された「メモリセルアレイ」は、複数のメモリセルに共通に接続される共通の制御ゲートＣＧ１〜ＣＧ８を備えており、共通の制御ゲートＣＧ１〜ＣＧ８の各々について、複数のメモリセルＭ１〜複数のメモリセルＭ８が接続されているが、各共通の制御ゲート及びメモリは各々同一構造のものであるから、以下においては、記載を簡単にするために、共通の制御ゲートＣＧ１〜ＣＧ８をまとめて「制御ゲートＣＧ」と記載し、各制御ゲートに接続される複数のメモリセルＭ１〜複数のメモリセルＭ８をまとめて「複数のメモリセルＭ」と記載することにする。
　
（２−３）引用例の「【００２１】【実施例】以下、本発明の実施例を図面を参照して説明する。図１は、本発明の第１の実施例に係わるＮＡＮＤセル型ＥＥＰＲＯＭの概略構成を示すブロック図である。」及び「【００２３】図２，図３は、メモリセルアレイ１とビット線制御回路２の具体的な構成を示している。メモリセルＭ１〜Ｍ８と選択トランジスタＳ１、Ｓ２で、ＮＡＮＤ型セルを構成する。ＮＡＮＤ型セルの一端はビット線ＢＬに接続され、他端は共通ソース線Ｖｓと接続される。選択ゲートＳＧ１、ＳＧ２、制御ゲートＣＧ１〜ＣＧ８は、複数個のＮＡＮＤ型セルで共有され、１本の制御ゲートを共有するメモリセルはページを構成する。メモリセルはそのしきい値Ｖｔでデータを記憶し、Ｖｔが０Ｖ以下である場合“０”データ、Ｖｔが０Ｖ以上１．５Ｖ以下の場合“１”データ、Ｖｔが１．５Ｖ以上電源電圧以下の場合“２”データとして記憶する。」という記載、並びに図１〜３の記載から、図１に記載されている「ＮＡＮＤセル型ＥＥＰＲＯＭ」は、「メモリセルアレイ１」の共通の制御ゲートＣＧに接続される複数のメモリセルＭに対して、そのしきい値Ｖｔを、それぞれ０Ｖ以下、０Ｖ以上１．５Ｖ以下又は１．５Ｖ以上電源電圧以下に個別に設定することが可能であることが明らかである。
　
（２−４）引用例の００３２段落、００３３段落及び００３７段落の記載並びに図３の記載から、複数のメモリセルＭと書き込み電圧ＶＢＬＨとの間にｎチャネルＭＯＳトランジスタＱｎ３が接続され、複数のメモリセルＭと書き込み電圧ＶＢＬＭとの間にｎチャネルＭＯＳトランジスタＱｎ６及びＱｎ１０が接続され、複数のメモリセルＭと書き込み電圧ＶＢＬＬとの間にｎチャネルＭＯＳトランジスタＱｎ６及びＱｎ１１が接続されていることが明らかである。　
　
（２−５）引用例の００３２段落、００３３段落及び００３７段落の記載並びに図３の記載から、クロック同期式インバータＣＩ１及びＣＩ２で構成されるフリップ・フロップ並びにクロック同期式インバータＣＩ３及びＣＩ４で構成されるフリップ・フロップは、ｎチャネルＭＯＳトランジスタＱｎ３、Ｑｎ６、Ｑｎ１０及びＱｎ１１の導通、非導通を選択的に制御する出力信号（以下「トランジスタ制御信号」という。）を生成して、複数のメモリセルＭに対する書き込みの可否を個別に制御していることが明らかである。
　また、ｎチャネルＭＯＳトランジスタＱｎ３、Ｑｎ６、Ｑｎ１０及びＱｎ１１の各々は、トランジスタ制御信号をゲート入力とし、トランジスタ制御信号により導通状態にされたｎチャネルＭＯＳトランジスタＱｎ３、Ｑｎ６、Ｑｎ１０又はＱｎ１１は、対応するメモリセルＭに対して書き込み電圧ＶＢＬＨ、ＶＢＬＭ又はＶＢＬＬを供給し、トランジスタ制御信号により非導通状態にされたｎチャネルＭＯＳトランジスタＱｎ３、Ｑｎ６、Ｑｎ１０又はＱｎ１１は、対応するメモリセルＭを書き込み電圧ＶＢＬＨ、ＶＢＬＭ又はＶＢＬＬから切り離す構成となっていることも、同様に明らかである。
　
（２−６）引用例の００３２段落、００３３段落及び００３７段落の記載並びに図３の記載から、クロック同期式インバータＣＩ１及びＣＩ２で構成されるフリップ・フロップ並びにクロック同期式インバータＣＩ３及びＣＩ４で構成されるフリップ・フロップが、以下の動作を行うことは当業者にとって明らかである。
ａ．クロック同期式インバータＣＩ１及びＣＩ２で構成されるフリップ・フロップが、複数のメモリセルＭのうちのしきい値Ｖｔを０Ｖ以下に設定されるべきメモリセルＭに接続されたｎチャネルＭＯＳトランジスタＱｎ３を導通状態にすることにより、当該メモリセルＭのしきい値Ｖｔを０Ｖ以下に設定すること。
　
ｂ．クロック同期式インバータＣＩ１及びＣＩ２で構成されるフリップ・フロップ並びにクロック同期式インバータＣＩ３及びＣＩ４で構成されるフリップ・フロップが、複数のメモリセルＭのうちのしきい値Ｖｔを０Ｖ以上１．５Ｖ以下に設定されるべきメモリセルＭに接続されたｎチャネルＭＯＳトランジスタＱｎ６及びＱｎ１０を導通状態にすることにより、当該メモリセルＭのしきい値Ｖｔを０Ｖ以上１．５Ｖ以下に設定すること。
　
ｃ．クロック同期式インバータＣＩ１及びＣＩ２で構成されるフリップ・フロップ並びにクロック同期式インバータＣＩ３及びＣＩ４で構成されるフリップ・フロップが、複数のメモリセルＭのうちのしきい値Ｖｔを１．５Ｖ以上電源電圧以下に設定されるべきメモリセルＭに接続されたｎチャネルＭＯＳトランジスタＱｎ６及びＱｎ１１を導通状態にすることにより、当該メモリセルＭのしきい値Ｖｔを１．５Ｖ以上電源電圧以下に設定すること。
　
（２−７）以上を総合すると、引用例には次の発明（以下「引用発明」という。）が記載されているものと認められる。
　「メモリセルアレイ１の共通の制御ゲートＣＧに接続される複数のメモリセルＭに対して、そのしきい値Ｖｔを、それぞれ０Ｖ以下、０Ｖ以上１．５Ｖ以下又は１．５Ｖ以上電源電圧以下に個別に設定するＮＡＮＤセル型ＥＥＰＲＯＭであって、
　前記複数のメモリセルＭと書き込み電圧ＶＢＬＨとの間に接続されるｎチャネルＭＯＳトランジスタＱｎ３、前記複数のメモリセルＭと書き込み電圧ＶＢＬＭとの間に接続されるｎチャネルＭＯＳトランジスタＱｎ６及びＱｎ１０、並びに前記複数のメモリセルＭと書き込み電圧ＶＢＬＬとの間に接続されるｎチャネルＭＯＳトランジスタＱｎ６及びＱｎ１１と、
　前記ｎチャネルＭＯＳトランジスタＱｎ３、Ｑｎ６、Ｑｎ１０及びＱｎ１１の導通、非導通を選択的に制御するトランジスタ制御信号を生成して、前記複数のメモリセルＭに対する書き込みの可否を個別に制御するクロック同期式インバータＣＩ１及びＣＩ２で構成されるフリップ・フロップ並びにクロック同期式インバータＣＩ３及びＣＩ４で構成されるフリップ・フロップと
　を備え、
　前記ｎチャネルＭＯＳトランジスタＱｎ３、Ｑｎ６、Ｑｎ１０及びＱｎ１１の各々は、前記トランジスタ制御信号をゲート入力とし、前記トランジスタ制御信号により導通状態にされた前記ｎチャネルＭＯＳトランジスタＱｎ３、Ｑｎ６、Ｑｎ１０又はＱｎ１１は、対応する前記メモリセルＭに対して前記書き込み電圧ＶＢＬＨ、ＶＢＬＭ又はＶＢＬＬを供給し、前記トランジスタ制御信号により非導通状態にされた前記ｎチャネルＭＯＳトランジスタＱｎ３、Ｑｎ６、Ｑｎ１０又はＱｎ１１は、前記対応する前記メモリセルＭを前記書き込み電圧ＶＢＬＨ、ＶＢＬＭ又はＶＢＬＬから切り離し、
　前記クロック同期式インバータＣＩ１及びＣＩ２で構成されるフリップ・フロップが、前記複数のメモリセルＭのうちのしきい値Ｖｔを０Ｖ以下に設定されるべきメモリセルＭに接続されたｎチャネルＭＯＳトランジスタＱｎ３を導通状態にすることにより、当該メモリセルＭのしきい値Ｖｔを０Ｖ以下に設定し、
　前記クロック同期式インバータＣＩ１及びＣＩ２で構成されるフリップ・フロップ並びに前記クロック同期式インバータＣＩ３及びＣＩ４で構成されるフリップ・フロップが、前記複数のメモリセルＭのうちのしきい値Ｖｔを０Ｖ以上１．５Ｖ以下に設定されるべきメモリセルＭに接続されたｎチャネルＭＯＳトランジスタＱｎ６及びＱｎ１０を導通状態にすることにより、当該メモリセルＭのしきい値Ｖｔを０Ｖ以上１．５Ｖ以下に設定し、
　前記クロック同期式インバータＣＩ１及びＣＩ２で構成されるフリップ・フロップ並びに前記クロック同期式インバータＣＩ３及びＣＩ４で構成されるフリップ・フロップが、前記複数のメモリセルＭのうちのしきい値Ｖｔを１．５Ｖ以上電源電圧以下に設定されるべきメモリセルＭに接続されたｎチャネルＭＯＳトランジスタＱｎ６及びＱｎ１１を導通状態にすることにより、当該メモリセルＭのしきい値Ｖｔを１．５Ｖ以上電源電圧以下に設定するＮＡＮＤセル型ＥＥＰＲＯＭ。」
　
（３）補正発明と引用発明との対比
（３−１）引用発明の「メモリセルアレイ１」、「制御ゲートＣＧ」及び「メモリセルＭ」は各々補正発明の「メモリデバイス」、「ワード線」及び「メモリセル」に相当する。
　また、引用例の「データ書き込みに先だってメモリセルのデータは消去され、メモリセルのしきい値Ｖｔは０Ｖ以下となっている。」（００３０段落）という記載から、引用発明の「しきい値Ｖｔ」のうちの「０Ｖ以下」という値は、当該「メモリセルＭ」の消去状態に相当することが明らかであるから、引用発明の「しきい値Ｖｔ」のうちの「０Ｖ以上１．５Ｖ以下」及び「１．５Ｖ以上電源電圧以下」が、各々補正発明の「第１レベル」及び「第２レベル」に相当するものと認められる。
　したがって、引用発明の「メモリセルアレイ１の共通の制御ゲートＣＧに接続される複数のメモリセルＭに対して、そのしきい値Ｖｔを、それぞれ０Ｖ以下、０Ｖ以上１．５Ｖ以下又は１．５Ｖ以上電源電圧以下に個別に設定するＮＡＮＤセル型ＥＥＰＲＯＭ」は、補正発明の「メモリデバイスの共通のワード線に接続される複数のメモリセルの電圧しきい値レベルを第１レベルまたは前記第１レベルより高い第２レベルに個別に設定するシステム」に相当する。
　
（３−２）引用発明の「書き込み電圧ＶＢＬＨ」、「書き込み電圧ＶＢＬＭ」及び「書き込み電圧ＶＢＬＬ」は、補正発明の「書き込み電圧」に相当する。
　また、引用発明の「ｎチャネルＭＯＳトランジスタＱｎ３」、「ｎチャネルＭＯＳトランジスタＱｎ６及びＱｎ１０」、並びに「ｎチャネルＭＯＳトランジスタＱｎ６及びＱｎ１１」がゲートトランジスタとして機能していることは明らかである。
　したがって、引用発明の「前記複数のメモリセルＭと書き込み電圧ＶＢＬＨとの間に接続されるｎチャネルＭＯＳトランジスタＱｎ３、前記複数のメモリセルＭと書き込み電圧ＶＢＬＭとの間に接続されるｎチャネルＭＯＳトランジスタＱｎ６及びＱｎ１０、並びに前記複数のメモリセルＭと書き込み電圧ＶＢＬＬとの間に接続されるｎチャネルＭＯＳトランジスタＱｎ６及びＱｎ１１」と補正発明の「前記複数のメモリセルの各々と書き込み電圧との間に各々接続される複数のゲートトランジスタ」とは、「前記複数のメモリセルと書き込み電圧との間に接続される複数のゲートトランジスタ」である点で一致する。
　
（３−３）引用発明の「トランジスタ制御信号」及び「クロック同期式インバータＣＩ１及びＣＩ２で構成されるフリップ・フロップ並びにクロック同期式インバータＣＩ３及びＣＩ４で構成されるフリップ・フロップ」は、各々補正発明の「制御信号」及び「制御ロジック」に相当する。
　したがって、引用発明の「前記ｎチャネルＭＯＳトランジスタＱｎ３、Ｑｎ６、Ｑｎ１０及びＱｎ１１の導通、非導通を選択的に制御するトランジスタ制御信号を生成して、前記複数のメモリセルＭに対する書き込みの可否を個別に制御するクロック同期式インバータＣＩ１及びＣＩ２で構成されるフリップ・フロップ並びにクロック同期式インバータＣＩ３及びＣＩ４で構成されるフリップ・フロップ」は、補正発明の「前記ゲートトランジスタの開閉を選択的に制御する制御信号を生成して、前記複数のメモリセルの各々に対する書き込みの可否を個別に制御する制御ロジック」に相当する。
　
（３−４）引用発明の「前記ｎチャネルＭＯＳトランジスタＱｎ３、Ｑｎ６、Ｑｎ１０及びＱｎ１１の各々は、前記トランジスタ制御信号をゲート入力とし、前記トランジスタ制御信号により導通状態にされた前記ｎチャネルＭＯＳトランジスタＱｎ３、Ｑｎ６、Ｑｎ１０又はＱｎ１１は、対応する前記メモリセルＭに対して前記書き込み電圧ＶＢＬＨ、ＶＢＬＭ又はＶＢＬＬを供給し、前記トランジスタ制御信号により非導通状態にされた前記ｎチャネルＭＯＳトランジスタＱｎ３、Ｑｎ６、Ｑｎ１０又はＱｎ１１は、前記対応する前記メモリセルＭを前記書き込み電圧ＶＢＬＨ、ＶＢＬＭ又はＶＢＬＬから切り離し」という構成は、補正発明の「前記ゲートトランジスタの各々は、前記制御信号をそのゲート入力とし、前記制御信号により導通状態にされたゲートトランジスタは、対応する前記メモリセルに書き込み電圧を供給して書き込み可能にし、前記制御信号により非導通状態にされたゲートトランジスタは、対応する前記メモリセルを前記書き込み電圧から切り離して書き込み不可にし」という構成に相当する。
　
（３−５）引用発明の「前記クロック同期式インバータＣＩ１及びＣＩ２で構成されるフリップ・フロップ並びに前記クロック同期式インバータＣＩ３及びＣＩ４で構成されるフリップ・フロップが、前記複数のメモリセルＭのうちのしきい値Ｖｔを０Ｖ以上１．５Ｖ以下に設定されるべきメモリセルＭに接続されたｎチャネルＭＯＳトランジスタＱｎ６及びＱｎ１０を導通状態にすることにより、当該メモリセルＭのしきい値Ｖｔを０Ｖ以上１．５Ｖ以下に設定し、　前記クロック同期式インバータＣＩ１及びＣＩ２で構成されるフリップ・フロップ並びに前記クロック同期式インバータＣＩ３及びＣＩ４で構成されるフリップ・フロップが、前記複数のメモリセルＭのうちのしきい値Ｖｔを１．５Ｖ以上電源電圧以下に設定されるべきメモリセルＭに接続されたｎチャネルＭＯＳトランジスタＱｎ６及びＱｎ１１を導通状態にすることにより、当該メモリセルＭのしきい値Ｖｔを１．５Ｖ以上電源電圧以下に設定する」構成は、補正発明の「前記制御ロジックは、前記複数のメモリセルのうち前記第１レベルに設定されるべき第１メモリセルと前記第２レベルに設定されるべき第２メモリセルとのいずれかに接続されたゲートトランジスタである第１ゲートトランジスタを導通状態にして前記第１メモリセルおよび前記第２メモリセルを同じ書き込み電圧に接続することにより前記第１レベルに設定し、その後、前記第１ゲートトランジスタのうち前記第２メモリセルに接続されかつ前記第１メモリセルに接続されていないゲートトランジスタを導通状態にし、前記第１ゲートトランジスタのうち前記第１メモリセルに接続されかつ前記第２メモリセルに接続されていないゲートトランジスタを非導通状態にし、前記第２メモリセルを前記第２レベルに設定する」構成に対応しており、両者は「前記制御ロジックは、前記複数のメモリセルのうち前記第１レベルに設定されるべき第１メモリセルを前記第１レベルに設定し、前記複数のメモリセルのうち前記第２レベルに設定されるべき第２メモリセルを前記第２レベルに設定する」ものである点で一致する。
　
（３−６）以上を総合すると、補正発明と引用発明とは、
　「メモリデバイスの共通のワード線に接続される複数のメモリセルの電圧しきい値レベルを第１レベルまたは前記第１レベルより高い第２レベルに個別に設定するシステムであって、
　前記複数のメモリセルと書き込み電圧との間に接続される複数のゲートトランジスタと、
　前記ゲートトランジスタの開閉を選択的に制御する制御信号を生成して、前記複数のメモリセルの各々に対する書き込みの可否を個別に制御する制御ロジックと
　を備え、
　前記ゲートトランジスタの各々は、前記制御信号をそのゲート入力とし、前記制御信号により導通状態にされたゲートトランジスタは、対応する前記メモリセルに書き込み電圧を供給して書き込み可能にし、前記制御信号により非導通状態にされたゲートトランジスタは、対応する前記メモリセルを前記書き込み電圧から切り離して書き込み不可にし、
　前記制御ロジックは、前記複数のメモリセルのうち前記第１レベルに設定されるべき第１メモリセルを前記第１レベルに設定し、前記複数のメモリセルのうち前記第２レベルに設定されるべき第２メモリセルを前記第２レベルに設定することを特徴とするシステム。」
　
　である点で一致し、以下の点で相違する。
　
（相違点１）
　補正発明は、「前記複数のメモリセルの各々」と「書き込み電圧」との間に「複数のゲートトランジスタ」が各々接続される構成となっているのに対して、補正発明は、「複数のメモリセルＭ」が直列接続されたものと「書き込み電圧ＶＢＬＨ」、「書き込み電圧ＶＢＬＭ」及び「書き込み電圧ＶＢＬＬ」との間に「前記ｎチャネルＭＯＳトランジスタＱｎ３、Ｑｎ６、Ｑｎ１０及びＱｎ１１」が接続される構成となっている点。
　
（相違点２）
　「前記制御ロジック」が「前記複数のメモリセルのうち前記第１レベルに設定されるべき第１メモリセルを前記第１レベルに設定し、前記複数のメモリセルのうち前記第２レベルに設定されるべき第２メモリセルを前記第２レベルに設定する」に際して、補正発明は、「前記複数のメモリセルのうち前記第１レベルに設定されるべき第１メモリセルと前記第２レベルに設定されるべき第２メモリセルとのいずれかに接続されたゲートトランジスタである第１ゲートトランジスタを導通状態にして前記第１メモリセルおよび前記第２メモリセルを同じ書き込み電圧に接続することにより前記第１レベルに設定し、その後、前記第１ゲートトランジスタのうち前記第２メモリセルに接続されかつ前記第１メモリセルに接続されていないゲートトランジスタを導通状態にし、前記第１ゲートトランジスタのうち前記第１メモリセルに接続されかつ前記第２メモリセルに接続されていないゲートトランジスタを非導通状態にし、前記第２メモリセルを前記第２レベルに設定する」という手法を採用しているのに対して、引用発明は、「前記複数のメモリセルＭのうちのしきい値Ｖｔを０Ｖ以上１．５Ｖ以下に設定されるべきメモリセルＭに接続されたｎチャネルＭＯＳトランジスタＱｎ６及びＱｎ１０を導通状態にすることにより、当該メモリセルＭのしきい値Ｖｔを０Ｖ以上１．５Ｖ以下に設定し、」「前記複数のメモリセルＭのうちのしきい値Ｖｔを１．５Ｖ以上電源電圧以下に設定されるべきメモリセルＭに接続されたｎチャネルＭＯＳトランジスタＱｎ６及びＱｎ１１を導通状態にすることにより、当該メモリセルＭのしきい値Ｖｔを１．５Ｖ以上電源電圧以下に設定する」という手法を採用しており、両者は異なる点。
　
（４）相違点についての当審の判断
（４−１）相違点１について
　相違点１は、補正発明が、メモリセルの各々がビット線とソース線に接続される構造、すなわちＮＯＲ型の構造であるのに対して、引用発明が、複数のメモリセルが直列に接続されたものがビット線とソース線に接続される構造、すなわちＮＡＮＤ型の構造であることに起因するものであると認められる。
　そして、不揮発性半導体メモリにおいて、ＮＯＲ型の構造及びＮＡＮＤの構造は共に当業者において周知のものであり、そのどちらを採用するかは、当該半導体メモリに求められる容量、速度及び信頼性等を考慮して当業者が適宜選択し得る設計的事項であるから、引用発明において、ＮＡＮＤ型の構造に替えてＮＯＲ型の構造とすること、すなわち、補正発明のように、「前記複数のメモリセルの各々」と「書き込み電圧」との間に「複数のゲートトランジスタ」が各々接続される構成とすることは、当業者が容易になし得たことである。
　したがって、相違点１は、周知技術を勘案することにより当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−２）相違点２について
（４−２−１）一般に、不揮発性半導体記憶装置において、第１メモリセルのしきい値を第１レベルに設定し、第２メモリセルのしきい値を第２レベルに設定するに際して、初めに第１メモリセル及び第２メモリセルの両者に同一の電圧値の書き込み電圧を供給して、両者のしきい値を共に第１レベルに設定し、その後、第１メモリセルの書き込み電圧を遮断し、第２メモリセルのみに前記書き込み電圧を供給して、第２メモリセルのしきい値を第２レベルに設定することは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である以下の周知例１及び２にも記載されているように、当業者における周知技術である。
　
ａ．周知例１：特開２０００−２００４９５号公報
　「【００３４】次に、図９を用いて本実施例の書込み・検証動作を説明する。
図９は書込み・検証動作を示す説明図であり、１メモリセル（以下、セルと略称する）当たり２ビットを記憶する場合を示す。
例えばセル１に“００”、セル２に“０１”、セル３に“１１”、セル４に“１０”を書き込むことにする。すなわち、セル１が最もしきい値電圧が高く、セル２、セル３と低くなって、セル４が最も低い
【００３５】まず、図９の（ａ）消去に示したように、４セル共に消去状態とする。消去状態はしきい値電圧の最も高い状態であり、情報“００”が対応する。この状態において、“００”を書き込むべきセル１は所望のしきい値電圧となる。セル２、セル３、セル４に書き込むべき情報はこれよりも低いしきい値電圧に対応する。
【００３６】
そこで、まず、（ｂ）書込み１に示したように、３セル（セル２，セル３，セル４）に“０１”に対応するしきい値電圧を目指して書込み・検証動作を繰り返す。すなわち、ワード線Ｗを書込み用のワード線電圧発生回路ＶＷＧ２を用いて書込み電圧、例えば−９Ｖとし、図示しない電源によりセル１のドレインに例えば０Ｖを加え、セル２、セル３、セル４のドレインには例えば４Ｖを加える。これによって、セル１のしきい値電圧はあまり変化しないが、セル２、セル３、セル４はコントロールゲートからトンネル現象により電子が放出され、しきい値電圧は下がっていく。
次に、（ｃ）書込み２に示したように、セル３及びセル４に“１１”に対応するしきい値電圧を目指して書込み・検証動作を繰り返す。すなわち、ワード線電圧発生回路ＶＷＧ２を用いてワード線Ｗを書込み用の電圧、例えば−９Ｖとし、セル１及びセル２のドレインに例えば０Ｖを加え、セル３、セル４のドレインには例えば４Ｖを加える。これによって、セル１及びセル２のしきい値電圧はあまり変化しないが、セル３、セル４のしきい値電圧は下がっていく。
最後に、（ｄ）書込み３に示したように、セル４に“１０”に対応するしきい値電圧を目指して書込み・検証動作を繰り返す。図示しない電源によりセル１、セル２、及びセル３のドレインに例えば０Ｖを加え、セル４のドレインには例えば４Ｖを加え、ワード線電圧発生回路ＶＷＧ２を用いてワード線Ｗを書込み用の電圧例えば−９Ｖとする。
　
ｂ．周知例２：特開平１１−２５６８２号公報
　「【００２５】詳細な書込み手順は図５の書込みフローに従い、次のように説明される。」
　「【００２８】一括消去が終了すると、外部のＣＰＵから書込みコマンドが図４のコマンドレジスタ１６に書き込まれることによりフラッシュメモリは書き込みモードとなる。」
　「【００２９】・・・
書き込みは、図１２に示すように、ワード線を介してコントロールゲートＣＧに−１０Ｖ、ビット線を介してセンス回路からドレインに５Ｖ、基板に０Ｖの電圧を印加することで行なわれる
　「【００３２】図６は、上記書込み及び書込みベリファイ動作時の制御クロックＣＬＫ２とセンスラッチ回路１３への書き込みデータおよび選択ワード線電位の波形を示す。
一回目の書き込みでは、第１の演算結果（ａＮＡＮＤｂ）をセンスラッチ回路１３に転送後、書込みパルスによりラッチの値が“１”である選択されたメモリセルに書き込みがなされる。
次に、第２の演算結果（ＮＯＴｂ）がセンスラッチ回路１３に転送され、書込みパルスにより、所望のメモリセルに書込み動作が開始される。
第３の演算結果（ａＮＯＲｂ）が、センスラッチ回路１３に転送され、上記と同様の手順が行われる。
【００３３】
上述したように、上記実施例においては、３段階の書込みベリファイのワード線電圧の設定は、消去レベル（約５ボルト）に最も近く設定されたレベル（３．５Ｖ）を起点として、以後消去レベルから遠ざかる方向に電圧値が順次変わる（３．５Ｖ→２．５Ｖ→１．５Ｖ）ように制御される。また、上記実施例では、図７（Ｂ）に示すように、目標とするしきい値が中間もしくは最も低いもの（２．２Ｖ，１．２Ｖ）に対しても、最も高いしきい値（３．２Ｖ）を目標とするメモリセルへの書き込みを行なう際に同時に書き込みを行なうようにしている。
　
（４−２−２）したがって、当該周知技術に鑑みれば、引用発明おいて、「前記複数のメモリセルＭのうちのしきい値Ｖｔを０Ｖ以上１．５Ｖ以下に設定されるべきメモリセルＭに接続されたｎチャネルＭＯＳトランジスタＱｎ６及びＱｎ１０を導通状態にすることにより、当該メモリセルＭのしきい値Ｖｔを０Ｖ以上１．５Ｖ以下に設定し、」「前記複数のメモリセルＭのうちのしきい値Ｖｔを１．５Ｖ以上電源電圧以下に設定されるべきメモリセルＭに接続されたｎチャネルＭＯＳトランジスタＱｎ６及びＱｎ１１を導通状態にすることにより、当該メモリセルＭのしきい値Ｖｔを１．５Ｖ以上電源電圧以下に設定する」という手法に替えて、初めに「しきい値Ｖｔを０Ｖ以上１．５Ｖ以下に設定されるべきメモリセルＭ」及び「しきい値Ｖｔを１．５Ｖ以上電源電圧以下に設定されるべきメモリセルＭ」の両者に同一の電圧値の書き込み電圧を供給して、両者の「しきい値Ｖｔ」を「０Ｖ以上１．５Ｖ以下」に設定し、その後「しきい値Ｖｔを０Ｖ以上１．５Ｖ以下に設定されるべきメモリセルＭ」への書き込み電圧を遮断し、「しきい値Ｖｔを１．５Ｖ以上電源電圧以下に設定されるべきメモリセルＭ」のみに前記書き込み電圧を供給して、当該「メモリセルＭ」の「しきい値Ｖｔ」を「１．５Ｖ以上電源電圧以下」に設定する手法を採用することは、当業者が容易になし得たことである。
　そして、電圧の供給及び遮断を実現するためにＭＯＳ型トランジスタ（本願の「ゲートトランジスタ」に相当。）を使用することは、例えば引用発明においても、電圧の供給及び遮断のために「ｎチャネルＭＯＳトランジスタＱｎ３、Ｑｎ６、Ｑｎ１０及びＱｎ１１」が用いられていることをみても明らかなように、当業者により常套的に用いられている技術である。
　
（４−２−３）よって、引用発明において、初めに「しきい値Ｖｔを０Ｖ以上１．５Ｖ以下に設定されるべきメモリセルＭ」及び「しきい値Ｖｔを１．５Ｖ以上電源電圧以下に設定されるべきメモリセルＭ」の両者に同一の電圧値の書き込み電圧を供給して、両者の「しきい値Ｖｔ」を「０Ｖ以上１．５Ｖ以下」に設定し、その後「しきい値Ｖｔを０Ｖ以上１．５Ｖ以下に設定されるべきメモリセルＭ」への書き込み電圧を遮断し、「しきい値Ｖｔを１．５Ｖ以上電源電圧以下に設定されるべきメモリセルＭ」のみに前記書き込み電圧を供給して、当該「メモリセルＭ」の「しきい値Ｖｔ」を「１．５Ｖ以上電源電圧以下」に設定する手法を実現するに際して、電圧の供給及び遮断のために「ゲートトランジスタ」を用いること、すなわち、補正発明のように「前記制御ロジックは、前記複数のメモリセルのうち前記第１レベルに設定されるべき第１メモリセルと前記第２レベルに設定されるべき第２メモリセルとのいずれかに接続されたゲートトランジスタである第１ゲートトランジスタを導通状態にして前記第１メモリセルおよび前記第２メモリセルを同じ書き込み電圧に接続することにより前記第１レベルに設定し、その後、前記第１ゲートトランジスタのうち前記第２メモリセルに接続されかつ前記第１メモリセルに接続されていないゲートトランジスタを導通状態にし、前記第１ゲートトランジスタのうち前記第１メモリセルに接続されかつ前記第２メモリセルに接続されていないゲートトランジスタを非導通状態にし、前記第２メモリセルを前記第２レベルに設定する」構成とすることは当業者が容易になし得たことである。
　
　したがって、相違点２も、周知技術を勘案することにより当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−３）相違点についての判断のまとめ
　以上検討したとおり、相違点１及び２は、いずれも周知技術を勘案することにより当業者が容易になし得た範囲に含まれる程度のものであるから、補正発明は、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、補正発明は特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　
（５）独立特許要件についてのまとめ
　本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しないものである。
　
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
　平成２０年７月１日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項１〜７に係る発明は、平成２０年２月２７日に提出された手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜７に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．の「（補正前）」の箇所に記載したとおりのものである。
　一方、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平７−９３９７９号公報（「引用例」）には、上記第２．４．（２）に記載したとおりの事項、及び発明（引用発明）が記載されているものと認められる。
　そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第２．４．において検討したとおり、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明に基づいて当業者が容易に発明をすることができたものである。
　
　したがって、本願発明は、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。