【事件の表示】
　平成１０年特許願第２４３１６０号「金属ケイ化物接点の形成方法及び金属ケイ化物接点を備える構造体」拒絶査定不服審判事件〔平成１１年　６月　２日出願公開、特開平１１−１５０２７１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１０年８月２８日（パリ条約による優先権主張１９９７年８月２８日、米国）の出願であって、平成２１年４月２８日付けで手続補正がなされ、平成２２年５月１８日付けで拒絶査定がなされ、それに対して、同年９月２１日に拒絶査定に対する審判請求がなされたものである。
　
２．本願発明
　本願の請求項１ないし１６に係る発明は、平成２１年４月２８日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし１６に記載された事項により特定されるとおりのものであって、そのうちの請求項１６に係る発明（以下「本願発明」という。）は、その特許請求の範囲の請求項１６に記載された事項により特定される以下のとおりのものである。
　
「【請求項１６】シリコン基板に形成された集積回路構造のＭＯＳデバイスの上に形成された改善された金属ケイ化物接点を備える構造体であって、
　（ａ）シリコン基板の上及び前記ＭＯＳデバイスのポリシリコンゲート電極の上に形成された酸化ケイ素層と、
　（ｂ）前記ポリシリコンゲート電極の側壁上の前記酸化物の上に形成された窒化ケイ素の側壁スペーサと、
　（ｃ）前記窒化ケイ素スペーサに隣接して前記シリコン基板に設けられたソース／ドレイン領域と、
　（ｄ）前記窒化ケイ素スペーサと前記基板との間の酸化物、及び、前記窒化ケイ素スペーサと前記ゲート電極との間の酸化物のそれぞれの露出された縁部に、前記ゲート電極の上面から及び前記ソース／ドレイン領域の上の前記基板の表面から酸化物を除去するために実行される酸化物エッチングによって形成された、１又はそれ以下のアスペクト比を各々有するノッチとを備えており、
　これにより、前記ポリシリコンゲート電極の上面に引き続いて形成された金属ケイ化物のゲート接点が、前記ゲート電極の前記側壁の上の前記酸化物層の前記ノッチによって露出された前記ゲート電極の前記側壁の上方部分の上にも形成されており、また、前記基板の前記ソース／ドレイン領域の上で前記基板に引き続いて形成された金属ケイ化物のソース／ドレイン接点が、前記窒化物スペーサの下の前記酸化物層に形成された前記ノッチによって露出された前記窒化物スペーサの下の前記シリコン基板の部分の上にも形成されており、これにより、増大された面積を有する金属ケイ化物のソース／ドレイン接点が形成されるように構成されたこと、を特徴とする構造体。」
　
３．引用刊行物に記載された発明
（３−１）原査定の拒絶の理由に引用された、本願の優先権主張日前に日本国内で頒布された特開平７−６６４０６号公報（以下「引用刊行物」という。）には、図１とともに、以下の事項が記載されている。（下線は、当合議体にて付加したものである。以下同じ。）
　
「【請求項１】　
ゲート電極の両側面の少なくとも一部に形成される高融点金属シリサイドを具備することを特徴とするサリサイド型ＭＯＳＦＥＴ。
【請求項２】　
前記ゲート電極のサイドウォール絶縁膜の下方の少なくとも一部に形成される高融点金属シリサイドを具備することを特徴とする請求項１記載のサリサイド型ＭＯＳＦＥＴ。
「【０００１】
【産業上の利用分野】
本発明は、サリサイド型ＭＯＳＦＥＴの構造及びその製造方法に関するものである。
「【００１２】
【作用】本発明によれば、上記したように、高集積化に伴いゲート寸法が縮小化される場合でも、ゲート電極の少なくとも両側面の一部がシリサイド化されるため、ゲート電極の低抵抗化を図ることができる。また、サイドウォールを一部除去して、ソース・ドレイン上のシリサイド化をゲート近傍まで近づけるようにしたので、サイドウォール下の寄生抵抗を低減することができる。
【００１３】しかも、上記（Ｂ）において、窒化膜下は、スパッタリング時の回り込みにより、高融点金属を堆積するようにしているため、奥に行くほど、つまりゲート電極側に行くほど、高融点金属は薄くなり、ソース・ドレインの接合深さ、及び不純物濃度もゲート電極側に近づくほど浅くなるため、接合リーク電流を低減できる。」
「【００１５】
【実施例】以下、本発明の実施例について図を参照しながら詳細に説明する。図１は本発明の第１の実施例を示すサリサイド型ＭＯＳＦＥＴの製造工程断面図である。ここでは、ＮチャネルＭＯＳＦＥＴの例で示す。
（１）まず、
図１（ａ）に示すように、Ｐ型シリコン基板２１上にフィールド酸化膜２２（約４０００Å）を通常のＬＯＣＯＳ法で形成する。その後、ゲート酸化膜２３（約１００Å）を形成し、更に、ＬＰＣＶＤにより、ゲート電極となる多結晶シリコン膜２４を約３０００Å堆積する。通常のホトリソエッチングにより、ゲート電極のパターン形成を行なう。
【００１６】（２）次に、
図１（ｂ）に示すように、全面にＬＰＣＶＤにより、酸化膜２６を３００Å〜７００Å程度堆積する。
プラズマＣＶＤにより、１５００Å程度の窒化膜２７を堆積する。
【００１７】（３）次に、
図１（ｃ）に示すように、異方性エッチングにより、窒化膜２７をエッチングし、１５００Å程度の幅を持つサイドウォール２８を形成する。その後、サイドウォール２８をマスクにしてシリコン中へソース・ドレイン形成用不純物注入を行い、ソース・ドレイン層２９を形成する。
（４）次に、
図１（ｄ）に示すように、フッ酸系のエッチャントにより、前記工程（２）〔図１（ｂ）参照〕で堆積した酸化膜２６をエッチング除去し、さらに窒化膜サイドウォール２８の下、及びゲート電極を構成する多結晶シリコン膜２４と挟まれた部分の酸化膜をも１０００Å程度エッチング除去する。引き続き、Ｔｉ等の高融点金属膜３０を全面にスパッタリングにより、３００〜４００Å程度堆積する。
ゲート両側面及び窒化膜サイドウォール２８下にも十分高融点金属膜３０が堆積されるようにする。
【００１８】（５）次に、
図１（ｅ）に示すように、アニールにより、高融点金属膜３０、Ｐ型シリコン基板２１及び多結晶シリコン膜２４の接触した部分でシリサイド化を起こさせ、高融点金属シリサイド３１とする。
　
（３−２）引用刊行物の「【００１５】・・・（１）Ｐ型シリコン基板２１上に・・・ゲート酸化膜２３・・・を形成し、ゲート電極となる多結晶シリコン膜２４を・・・堆積する。・・・ゲート電極のパターン形成を行なう。」、「【００１６】（２）全面に・・・酸化膜２６を３００Å〜７００Å程度堆積する。・・・プラズマＣＶＤにより、１５００Å程度の窒化膜２７を堆積する。・・・」及び「【００１７】（３）窒化膜２７をエッチングし、サイドウォール２８を形成する。・・・（４）前記工程（２）・・・で堆積した酸化膜２６をエッチング除去し、さらに窒化膜サイドウォール２８の下、及びゲート電極を構成する多結晶シリコン膜２４と挟まれた部分の酸化膜をも１０００Å程度エッチング除去する。・・・」という記載から、「酸化膜２６」は、「Ｐ型シリコン基板２１」と「ゲート電極」の上に形成されており、「窒化膜２７」からなる「サイドウオール２８」は、「ゲート電極」の側壁上の「酸化膜２６」の上に形成されていることは明らかである。
　
（３−３）引用刊行物の「【００１７】・・・シリコン中へソース・ドレイン形成用不純物注入を行い、ソース・ドレイン層２９を形成する。・・・Ｔｉ等の高融点金属膜３０を全面にスパッタリングにより、３００〜４００Å程度堆積する。・・・」、「【００１８】・・・アニールにより、高融点金属膜３０、Ｐ型シリコン基板２１及び多結晶シリコン２４の接触した部分でシリサイド化を起こさせ、高融点金属シリサイド３１とする。・・・」という記載から、「ソース・ドレイン層２９」及び「ゲート電極」の上に「高融点シリサイド３１」が形成されていることは明らかである。
　
（３−４）そうすると、引用刊行物には、以下の発明（以下「刊行物発明」という。）が記載されているものと認められる。
　
「Ｐ型シリコン基板２１の上及び多結晶シリコン２４からなるゲート電極の上に形成された酸化膜２６と、
前記ゲート電極の側壁上の前記酸化膜２６の上に形成された窒化膜２７からなるサイドウオール２８と、
前記サイドウォール２８をマスクにしてシリコン中へソース・ドレイン形成用不純物注入を行うことにより形成されたソース・ドレイン層２９と、
前記ゲート電極の上及び前記ソース・ドレイン層２９の上に形成された高融点金属シリサイド層と、
前記サイドウォール２８の下、及び前記ゲート電極を構成する多結晶シリコン膜２４と挟まれた部分の酸化膜２６がエッチング除去され、前記ゲート電極の両側面の少なくとも一部に形成される高融点金属シリサイドと前記サイドウォール２８の下方の少なくとも一部に形成される高融点金属シリサイドを具備するサリサイド型ＭＯＳＦＥＴ。」
　
４．対比
（４−１）刊行物発明の「サリサイド型ＭＯＳＦＥＴ」は、本願発明の「構造体」に相当する。
　
（４−２）刊行物発明の「Ｐ型シリコン基板２１の上及びゲート電極の上に形成された酸化膜２６」は、本願発明の「シリコン基板の上及び」「ＭＯＳデバイスのポリシリコンゲート電極の上に形成された酸化ケイ素層」に相当する。
　
（４−３）刊行物発明の「窒化膜２７からなるサイドウオール２８」は、本願発明の「窒化ケイ素の側壁スペーサ」に相当する。
　
（４−４）刊行物発明の「ソース・ドレイン層２９」は、本願発明の「ソース／ドレイン領域」に相当する。そして、刊行物発明の「ソース・ドレイン層２９」は、「窒化物２７からなるサイドウオール２８」に隣接して「Ｐ型シリコン基板２１」に設けられていることは明らかである。
　
（４−５）刊行物発明の「サイドウォール２８の下、及び前記ゲート電極を構成する多結晶シリコン膜２４に挟まれた部分の酸化膜２６」の「エッチング除去され」た部分は、本願発明の「窒化ケイ素スペーサと」「基板との間の酸化物、及び、前記窒化ケイ素スペーサと」「ゲート電極との間の酸化物のそれぞれの露出された縁部に、前記ゲート電極の上面から及び」「ソース／ドレイン領域の上の前記基板の表面から酸化物を除去するために実行される酸化物エッチングによって形成された」「ノッチ」に相当する。
　
（４−６）刊行物発明の「ゲート電極を構成する多結晶シリコン膜２４と挟まれた部分の酸化膜２６がエッチング除去され、前記ゲート電極の両側面の少なくとも一部に形成される高融点金属シリサイド」は、本願発明の「ゲート電極の前記側壁の上の」「酸化物層の」「ノッチによって露出された前記ゲート電極の前記側壁の上方部分の上に」「形成され」た「ポリシリコンゲート電極の上面に引き続いて形成された金属ケイ化物のゲート接点」に相当する。
　
（４−７）刊行物発明の「前記サイドウォール２８の下」「の酸化膜２６がエッチング除去され、」「前記サイドウォール２８の下方の少なくとも一部に形成される高融点金属シリサイド」は、本願発明の「窒化物スペーサの下の」「酸化物層に形成された」「ノッチによって露出された前記窒化物スペーサの下の」「シリコン基板の部分の上にも形成され」た「前記基板の」「ソース／ドレイン領域の上で前記基板に引き続いて形成された金属ケイ化物のソース／ドレイン接点」に相当する。
　そして、刊行物発明においても、「ソース・ドレイン層２９の上に形成された高融点金属シリサイド層」の面積は、「サイドウォール２８の下方の少なくとも一部に形成される高融点金属シリサイド」により、増大されていることは明らかである。
　
（４−８）そうすると、本願発明と刊行物発明とは、
「シリコン基板に形成された集積回路構造のＭＯＳデバイスの上に形成された改善された金属ケイ化物接点を備える構造体であって、
　（ａ）シリコン基板の上及び前記ＭＯＳデバイスのポリシリコンゲート電極の上に形成された酸化ケイ素層と、
　（ｂ）前記ポリシリコンゲート電極の側壁上の前記酸化物の上に形成された窒化ケイ素の側壁スペーサと、
　（ｃ）前記窒化ケイ素スペーサに隣接して前記シリコン基板に設けられたソース／ドレイン領域と、
　（ｄ）前記窒化ケイ素スペーサと前記基板との間の酸化物、及び、前記窒化ケイ素スペーサと前記ゲート電極との間の酸化物のそれぞれの露出された縁部に、前記ゲート電極の上面から及び前記ソース／ドレイン領域の上の前記基板の表面から酸化物を除去するために実行される酸化物エッチングによって形成された、ノッチとを備えており、
　これにより、前記ポリシリコンゲート電極の上面に引き続いて形成された金属ケイ化物のゲート接点が、前記ゲート電極の前記側壁の上の前記酸化物層の前記ノッチによって露出された前記ゲート電極の前記側壁の上方部分の上にも形成されており、また、前記基板の前記ソース／ドレイン領域の上で前記基板に引き続いて形成された金属ケイ化物のソース／ドレイン接点が、前記窒化物スペーサの下の前記酸化物層に形成された前記ノッチによって露出された前記窒化物スペーサの下の前記シリコン基板の部分の上にも形成されており、これにより、増大された面積を有する金属ケイ化物のソース／ドレイン接点が形成されるように構成されたこと、を特徴とする構造体。」
である点で一致し、次の点で相違する。
　
（相違点）本願発明では、「１又はそれ以下のアスペクト比を各々有するノッチ」「を備えている」のに対して、刊行物発明では、「サイドウォール２８の下、及び前記ゲート電極を構成する多結晶シリコン膜２４に挟まれた部分の酸化膜２６」の「エッチング除去され」た部分のアスペクト比について、特定されていない点。
　
５．判断
　以下、上記相違点について検討する。
　
　　引用刊行物の「【００１６】（２）次に、図１（ｂ）に示すように、全面にＬＰＣＶＤにより、酸化膜２６を３００Å〜７００Å程度堆積する。・・・」及び「【００１７】・・・（４）次に、図１（ｄ）に示すように、フッ酸系のエッチャントにより、前記工程（２）〔図１（ｂ）参照〕で堆積した酸化膜２６をエッチング除去し、さらに窒化膜サイドウォール２８の下、及びゲート電極を構成する多結晶シリコン膜２４と挟まれた部分の酸化膜をも１０００Å程度エッチング除去する。・・・」という記載から、刊行物発明の「サイドウォール２８の下、及び前記ゲート電極を構成する多結晶シリコン膜２４に挟まれた部分の酸化膜２６」の「エッチング除去され」た部分のアスペクト比は、１．４〜３．３（１０００Å／３００Å〜７００Å）程度である。
　ここで、一般に、本願発明の「ノッチ」のような溝の内部に金属を充填する場合、アスペクト比が高くなると充填されにくくことは、当業者にとって技術常識ともいえる事柄であるので、引用刊行物の上記アスペクト比を減らして、１以下にすること自体に格別の困難性があるとは認められない。
　そして、引用刊行物には、本願発明の作用に関して、「【００１２】
【作用】本発明によれば、上記したように、高集積化に伴いゲート寸法が縮小化される場合でも、ゲート電極の少なくとも両側面の一部がシリサイド化されるため、ゲート電極の低抵抗化を図ることができる。また、サイドウォールを一部除去して、ソース・ドレイン上のシリサイド化をゲート近傍まで近づけるようにしたので、サイドウォール下の寄生抵抗を低減することができる。」と記載され、さらに、実施例において、「【００１７】・・・例えば、ＥＣＲ共鳴周波数の高い８７５ＭＨｚ×２倍等のスパッタリングにより、ゲート両側面及び窒化膜サイドウォール２８下にも十分高融点金属膜３０が堆積されるようにする。」と記載されており、刊行物発明においても、成膜方法、成膜条件などとともに、適正なアスペクト比が選択されているものと認められる。
　また、本願明細書の「【００１７】・・・本発明によれば、上記金属は、ノッチ７０−７６の中にも少なくとも部分的に堆積しなければならないことに注意する必要がある。」という記載から、金属はノッチの内部を完全に充填する必要はなく、また、実際にどの程度充填されるかということは、単なるアスペクト比だけではなく、開口部の幅及び深さ、膜の材質、成膜方法、成膜条件などによって決まるものであり、本願発明において、「ノッチ」の「アスペクト比」を「１又はそれ以下」にすることについての臨界的意義も認めることもできない。
　したがって、刊行物発明において、「サイドウォール２８の下、及び前記ゲート電極を構成する多結晶シリコン膜２４に挟まれた部分の酸化膜２６」の「エッチング除去され」た部分のアスペクト比を、本願発明のように、「１又はそれ以下」とすることは、当業者が必要に応じて適宜なし得る設計的事項である。
　
　よって、上記相違点は、当業者が容易に想到し得たものである。
　
　以上検討したとおり、本願発明と刊行物発明との相違点は、当業者が容易に想到し得たものにすぎず、本願発明は、刊行物発明（引用刊行物に記載された発明）に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
　よって、結論のとおり審決する。