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　特願２００４−　５５８７７「内蔵型設定可能ロジックアレイのための不揮発性メモリ付、回路内設定構造」拒絶査定不服審判事件〔平成１７年　６月　２日出願公開、特開２００５−１４１７１７、請求項の数（１５）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１．手続の経緯・本願発明
　本願は、平成１６年３月１日（パリ条約による優先権主張２００３年１１月３日、米国）の出願であって、平成１９年１１月２６日付けで拒絶理由通知がなされ、平成２０年３月１８日付けで意見書が提出されるとともに手続補正がなされたが、同年７月３１日付けで拒絶の査定がなされ、これに対し、同年１０月２９日に拒絶の査定を不服として審判請求がなされたものである。
　
　そして、その請求項１乃至請求項１５に係る発明は、平成２０年３月１８日付けの手続補正書に記載された、以下のとおりのものと認められる。
「　【請求項１】
　電気的にプログラム可能な設定ポイントを備え、前記プログラム可能な設定ポイントに格納された設定データによって定まるプログラム可能な設定を有する設定可能ロジックアレイと、
　前記設定データを格納するのに適合したプログラム可能な設定メモリと、
　前記集積回路に対するミッション機能用の命令を格納し、前記設定データを前記設定メモリから前記設定可能ロジックアレイ内の前記プログラム可能な設定ポイントへ転送するのに使用する設定機能用の命令を格納するのに適合したメモリと、
　前記メモリと接続し、前記メモリから前記各命令を取り出し、実行するプロセッサと、
　インサーキットプログラム機能による上書きまたは修正から保護され、且つ、前記設定メモリから前記設定ポイントへの前記設定データの不完全な転送から回復するために使用される設定ロードバックアップ機能の命令を格納する保護メモリと、
　を備えてなることを特徴とする集積回路。
　　【請求項２】
　前記メモリは、不揮発性メモリを備えていることを特徴とする請求項１に記載の集積回路。
　　【請求項３】
　前記メモリは、フローティングゲートメモリを備えていることを特徴とする請求項１に記載の集積回路。
　　【請求項４】
　前記メモリは、読み出し専用メモリを備えていることを特徴とする請求項１に記載の集積回路。
　　【請求項５】
　前記メモリは、前記設定機能用の第１の不揮発性メモリ手段と、前記ミッション機能用の第２のメモリ手段を備えていることを特徴とする請求項１に記載の集積回路。
　　【請求項６】
　前記メモリは、前記設定機能用の第１の揮発性メモリ手段と、前記ミッション機能用の第２のメモリ手段を備えていることを特徴とする請求項１に記載の集積回路。
　　【請求項７】
　前記プロセッサと接続する監視タイマを有し、
　前記設定機能には、前記監視タイマの使用が含まれることを特徴とする請求項１に記載の集積回路。
　　【請求項８】
前記設定機能には、前記集積回路上の入力ポートを介して前記プログラム可能な設定メモリのロードが含まれることを特徴とする請求項１に記載の集積回路。
　　【請求項９】
　前記設定機能には、前記集積回路上の入力ポートを介して暗号化された設定データの受け取りと、前記設定データの復号化、及び、復号化された設定データでの前記プログラム可能な設定メモリのロードが含まれることを特徴とする請求項１に記載の集積回路。
　　【請求項１０】
　前記設定機能には、前記集積回路上の入力ポートを介して圧縮された設定データの受け取りと、前記設定データの伸張、及び、圧縮された設定データでの前記プログラム可能な設定メモリのロードが含まれることを特徴とする請求項１に記載の集積回路。
　　【請求項１１】
　前記プログラム可能な設定メモリは、不揮発性メモリを備えることを特徴とする請求項１に記載の集積回路。
　　【請求項１２】
　前記プログラム可能な設定メモリは、揮発性メモリを備えることを特徴とする請求項１に記載の集積回路。
　　【請求項１３】
　前記電気的にプログラム可能な設定ポイントは、不揮発性の電荷プログラム可能なメモリセルを備えることを特徴とする請求項１に記載の集積回路。
　　【請求項１４】
　前記設定機能は、前記集積回路上の入力ポートを介して前記プログラム可能な設定メモリのロードを含み、
　前記ロード機能をサポートする前記プロセッサと前記設定メモリとの間のインタフェース、及び、前記設定可能ロジックアレイへの設定データの転送をサポートする前記設定メモリと前記設定可能ロジックアレイとの間のインタフェースを備えることを特徴とする請求項１に記載の集積回路。
　　【請求項１５】
　前記設定機能は、前記集積回路上の入力ポートを介して前記プログラム可能な設定メモリのロードを含み、
　前記ロードと前記設定可能ロジックアレイへの設定データの転送をサポートする前記プロセッサと設定メモリとの間のインタフェース、及び、前記設定可能ロジックアレイへの設定データの転送をサポートする前記プロセッサと前記設定可能ロジックアレイとの間のインタフェースを備えることを特徴とする請求項１に記載の集積回路。」
　
　
第２．原査定の理由
　原審における拒絶の査定の要旨は、本願の請求項１乃至請求項１５に係る発明は、拒絶の理由に引用された国際公開第０３／０１４９５９号（以下、「引用文献１」という。）、特開昭６２−０３８９１６号公報（以下、「引用文献２」という。）、国際公開第０３／０２３６１８号（以下、「引用文献３」という。）、特開平１１−００８５４７号公報（以下、「引用文献４」という。）、及び、国際公開第０３／０２３６０２号（以下、「引用文献５」という。）にそれぞれ記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない、というものである。
  
　
第３．引用文献及び当業者の通常の技術知識
１．引用文献１について
　引用文献１には、その記載（特に、明細書の第１頁第２〜１０行、同第４頁第２７行〜第５頁第２０行、同第８頁第２１行〜第１１頁第１８行、及び、Ｆｉｇ．１を参照のこと。）からして、次の発明（以下、「引用発明」という。）が記載されている。
「再構成のための情報を内部のＲＯＭあるいはＲＡＭに保持することによりハードウェアの再構成が可能な、ＲＯＭベースあるいはＲＡＭベースのフィールドプログラマブルゲートアレイ２と、
　ブルートゥース標準に従って外部から転送された、前記ハードウェアを再構成するためのソフトウェア、データ及びアルゴリズムを格納するフラッシュメモリ２１と、
　前記フラッシュメモリ２１を制御する記憶制御手段２２と、
　制御プログラムを処理するためのマイクロプロセッサ１と、
　ウォッチドッグタイマ９とを備え、
　前記記憶制御手段２２の制御により、前記フラッシュメモリ２１に格納された前記ソフトウェア、データ及びアルゴリズムが、前記フィールドプログラマブルゲートアレイ２の内部の前記ＲＯＭあるいはＲＡＭにロードされることで、前記フィールドプログラマブルゲートアレイ２のハードウェアが再構成される、
ことを特徴とする車両内に設置される汎用コンピュータ。」
　
２．引用文献２について
　引用文献２には、以下の事項が記載されている（下線は、参考のため、当審において付したもの。以下、他の文献についても同様である。）。
「一方、システム制御プロセサ２０は立上げ指示を行った後、
監視タイマを起動することによる時間監視、立上げ終了通知の受信、および本体系サブシステムで障害が発生するか否かの監視を行い
　
３．引用文献３について
　引用文献３には、以下の事項が記載されている。
“If the encrypted data stream is loaded into the CM of the FPGA, the FPGA may not function correctly. Thus the data stream may be de-encrypted prior to entering the CM but after entering the FPGA device. The encryption can be optionally set toonoroff'for each section, thus for a particular design, with a different on/off setting the data stream file can appear very different, thereby making reverse engineering more difficult.”（明細書の第４頁第３３行〜第５頁第２行）
（和訳：
暗号化されたデータストリームがＦＰＧＡのＣＭ内にロードされ
データストリームについては、ＣＭに入る前に、しかし、ＦＰＧＡデバイスに入った後に、復号する
　
４．引用文献４について
　引用文献４には、以下の事項が記載されている。
「【００１２】
【発明の実施の形態】以下、図面に基づき本発明に係わる再構成可能な演算装置の実施の形態について説明する。
［実施例１］図１は本発明による実施例１の構成を表すブロック図である。図１において、演算装置は、
再構成可能な演算装置部１と、構成用圧縮データ記憶手段２
構成用圧縮データ伸長手段３１と、再構成手段３２
【００１３】
再構成可能な演算装置部１は、ＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）などの、動的にロジックを書き換えることが可能な演算装置
【００１４】構成用圧縮データ記憶手段２は、複数組の構成用圧縮データを記憶する機能を備えたものである。
１組の構成用圧縮データは演算装置部１の処理コードに対応しており、１組の構成用圧縮データを可逆的に伸長して１組の構成用データを生成し、この１組の構成用データを用いて、再構成可能な演算装置部１内に処理コードに対応した処理手段を構成する
　
５．引用文献５について
　引用文献５には、以下の事項が記載されている。
Ａ．「以下に図面を参照しながら、本発明についてさらに説明する。図１に、
本発明に係るシステムＬＳＩ１０の概略構成を示してある。このＬＳＩ１０は
汎用的な処理を行う汎用な構成のプロセッサ部１１
マトリクス状に配置された演算あるいは論理エレメントにより特定のアプリケーションのデータ処理に適合したデータフローあるいは擬似データフローが動的に形成されるＡＡＰ（Adoptive  Application  Processor）ユニット２０
を備えたデータ処理装置
　
Ｂ．「図２にＡＡＰユニット２０の概要を示してある。本例の
ＡＡＰユニット２０は、複数の算術および／または論理演算を行う処理ユニット（以降ではエレメント）３０がマトリクス状に配置されたマトリクス部２３と、そのマトリクス部２３に対し、ネットワークを形成する設定データ５７を供給するネットワーク設定メモリ２４
　
Ｃ．「図６に、エレメント３０の制御部６０の概略構成を示してある。制御部６０は、第２の配線群５２を介して提供される制御コマンドなどの情報を解釈するデコード部６１と、
データパス部３２の設定データを記憶するコンフィグレイションＲＡＭ６２とを備えている。コンフィグレイションＲＡＭ６２には、ＤＦＩＤ６３と、内部設定および内部状態を示す内部情報６４が記憶される。
　
Ｄ．「図７に、このデータ処理装置１０においてマトリクス部２３のデータフローを設定したり、データフローを制御する処理の概要を、プロセッサ１１の処理と、エレメント３０の制御部６０の処理とで示してある。データ処理装置１０においてデータフローの制御方法は、第３の配線群５３を介してＤＦＩＤ５８と設定データ５７を供給する第１の工程１０１と、第２の配線群５２を介してＤＦＩＤ５６とコマンド５５とを供給する第２の工程１０２とを備えている。
　
プロセッサ１１が、ステップ１０９でコードＲＡＭ１１ｃに記憶されたプログラム１１ｐから命令をフェッチし、フェッチした命令がマトリクス部２３のデータフローの構成を制御する命令であると、第１の工程１０１および第２の工程１０２を実行する。
プロセッサ１１が、プログラム１１ｐに基づき、ステップ１１１で、新しい設定データ５７を供給する必要があると判断すると、ステップ１１４でネットワーク設定メモリ２４から第３の配線群５３を介して、エレメント３０のそれぞれに対しＤＦＩＤ５８および設定データ５７を供給する。
　
Ｅ．「これに対し、本例のデータ処理システム１０では、プログラム１１ｐに優先度の高い処理を実行する命令Ｉｎｓ３があると、プロセッサ部１１は、ステップ１１５において、優先度の高いデータフローを示すＤＦＩＤを付してストアコマンド５５ｃを発行し、
そのデータフローに属することになるエレメント３０の内部情報６４を退避メモリ２５に格納した
　したがって、
リアルタイム性が要求されるような優先度の高い処理が要求されたときに、その処理を優先してマトリクス部２３で実行することが可能となる。さらに、優先度の高い処理が終了すると、中断されたデータフローを再構築し、中断された状態を再現して中断された状態から処理を継続する
　
６．当業者の通常の技術知識
　本願の優先権主張の日前に頒布された刊行物である特開２００３−１９８３６１号公報には、以下の事項が記載されている。
ア．「【００１６】このため、
フラッシュメモリ２０へのＲＯＭデータの書き込みが失敗した場合には、再度全ての品種のＦＰＧＡのＲＯＭデータを書き込む
イ．「【００３６】ここで、フラッシュメモリ２０内に書き込まれたＣＲＣ演算結果ＣＲＣ１乃至ＣＲＣｎの情報の何れかにおいて
ＣＲＣエラーが検出された場合
当該エラーが検出されたＲＯＭデータのみを書き込むアドレスを生成し、フラッシュメモリ２０にＲＯＭデータを書き込む
　
　同様に、本願の優先権主張の日前に頒布された刊行物である特開２００１−３０６４０４号公報には、以下の事項が記載されている。
ウ．「【００２８】本発明による
プログラマブル論理デバイスは
１つのＤＰＧＡあるいはＦＰＧＡ用ＬＳＩを構成している
エ．「【００４１】次に、各構成要素の詳細について説明する。図３は論理ブロックアレイをより詳細に示した模式図例である。論理ブロックアレイ１１は、複数の、図示の例では、１６個の論理ブロック２１と、メモリ制御回路２２とで構成される。それぞれの論理ブロック２１は、図３の左側に示されるように、強誘電体メモリセルで作られた複数の、図示の例では、８つのコンフィギュレーションメモリ２３０〜２３７と、この
コンフィギュレーションメモリ２３
０
〜２３
７
にコンフィギュレーション情報を書き込む
　……（中略）……
【００４４】図４は４入力ルックアップテーブルの構成例を示す図である。
４入力ルックアップテーブル２５は
、合計で８種類の論理動作に対応可能なコンフィギュレーションメモリ２３
０
〜２３
７
から供給される１６ビットのメモリ２７と、１６対１のマルチプレクサ２８とで構成
オ．「【００９５】プログラマブル論理デバイスは、複数の論理ブロック、プログラマブル配線、プログラマブルＩ／Ｏブロックを含むが、これらに共通に含まれるコンフィギュレーションメモリに対するコンフィギュレーション情報の書き込みおよび読み出しは、複数の論理ブロック、プログラマブル配線、プログラマブルＩ／Ｏブロックを複数のグループに分けて行われる。図示の例では、
第１のグループは、第１の論理ブロック１００、第１のプログラマブル配線１０１、第２の論理ブロック１０２および第１のプログラマブルＩ／Ｏブロック１０３で構成し、これに１つのコンフィギュレーション回路１０４が設けられ
カ．「【００９７】
コンフィギュレーション回路１０４，１０９は、コンフィギュレーション情報書き込みまたは読み出しのコマンドが入力されると、そのコマンドを解釈してコンフィギュレーション情報の書き込みまたは読み出しを行う
【００９８】コンフィギュレーション情報は、ＬＳＩ外部からピンを通じて、コンフィギュレーション回路１０４，１０９にそれぞれ送られる。コンフィギュレーション回路１０４は、第１の論理ブロック１００のシフトレジスタ１００ａ、第１のプログラマブル配線１０１シフトレジスタ１０１ａ、第２の論理ブロック１０２シフトレジスタ１０２ａおよび第１のプログラマブルＩ／Ｏブロック１０３のシフトレジスタ１０３ａへコンフィギュレーション情報を順次送る。各シフトレジスタ１００ａ，１０１ａ，１０２ａ，１０３ａでは、
転送されたデータから必要なコンフィギュレーション情報を書き込み回路によって強誘電体メモリセルアレイに書き込む
【００９９】ＬＳＩ外部から供給されるコンフィギュレーション情報のデータストリームは、図２１に示したように、同期信号と、コマンド、書き込みデータおよびＣＲＣ（Cyclic Redundancy Check：エラーチェック符号）で構成され、コンフィギュレーション回路１０４，１０９に供給されて、必要なコンフィギュレーション情報のみが、シフトレジスタ列に送られる。ＣＲＣはエラーチェックのために使用され、
エラーが発生した場合には、ＬＳＩの外部システムに再度データの送信を要求する
　
　以上、ア〜カの記載から、
　プログラマブルロジックアレイ内部の設定データ格納用メモリへの前記設定データの転送を失敗したときに、前記設定データを再送させることにより、前記設定データ格納用メモリを転送元の前記設定データによりバックアップして前記失敗を回復する、
ことは、本願の優先権主張の日前において、当業者には周知技術であったと認められる。
　
　
第４．対比・判断
１．請求項１に係る発明について
　本願の請求項１に係る発明（以下、「本願発明」という。）と、引用発明とを比較すると、少なくとも以下の点で相違する。
（相違点）
　本願発明は「インサーキットプログラム機能による上書きまたは修正から保護され、且つ、前記設定メモリから前記設定ポイントへの前記設定データの不完全な転送から回復するために使用される設定ロードバックアップ機能の命令を格納する保護メモリ」を備えるのに対し、引用発明は「フラッシュメモリ２１に格納された前記ソフトウェア、データ及びアルゴリズム」の「前記フィールドプログラマブルゲートアレイ２の内部の前記ＲＯＭあるいはＲＡＭ」への「ロード」が不完全であった場合の対策を講じるものではなく、したがって、「保護メモリ」を備えていない点。
　
　そして、「前記設定メモリ」から「設定可能ロジックアレイ」の前記「設定ポイントへの前記設定データの不完全な転送から回復するために使用される設定ロードバックアップ機能の命令を格納する保護メモリ」を備えることは、引用文献２乃至引用文献５にも記載されていない。
　たとえば、「第３．引用文献及び当業者の通常の技術知識」の「５．引用文献５について」の項における「Ａ」〜「Ｄ」に記載されるように、引用文献５には、「コードＲＡＭ１１ｃに記憶されたプログラム１１ｐ」からの「命令」に基づいて、「ネットワーク設定メモリ２４」から「マトリクス状に配置された演算あるいは論理エレメントにより特定のアプリケーションのデータ処理に適合したデータフローあるいは擬似データフローが動的に形成されるＡＡＰ（Adoptive  Application  Processor）ユニット２０」における「論理演算を行う処理ユニット」である「エレメント３０」のそれぞれに対して「ＤＦＩＤ５８および設定データ５７を供給」されて、前記「エレメント３０」が備える「コンフィグレイションＲＡＭ６２」に「ＤＦＩＤ５８および設定データ５７」が「記憶される」ことで、前記「ＡＡＰユニット２０」の「アプリケーションのデータ処理に適合したデータフローあるいは擬似データフローが動的に形成される」こと、が記載されている。
　そして、前記「５．引用文献５について」の項における「Ｅ」に記載されるように、引用文献５には、前記「エレメント３０の内部情報６４を退避メモリ２５に格納」する、すなわち、前記「エレメント３０」の設定データをバックアップすることが記載されている。
　しかしながら、当該「格納」は、「優先度の高い処理が要求された」ときに、前記「ＡＡＰユニット２０」の「マトリクス部２３で実行」していた「処理」を「中断」して、「優先度の高い処理が終了すると、中断されたデータフローを再構築し、中断された状態を再現して中断された状態から処理を継続する」ためのものであり、本願発明のように「設定データの不完全な転送から回復するために使用される」ものではない。
　
　ところで、「第３．引用文献及び当業者の通常の技術知識」の「６．当業者の通常の技術知識」の項で示したように、
「プログラマブルロジックアレイ内部の設定データ格納用メモリへの前記設定データの転送を失敗したときに、前記設定データを再送させることにより、前記設定データ格納用メモリを転送元の前記設定データによりバックアップして前記失敗を回復する」、
ことは、本願の優先権主張の日前において、当業者には周知技術であった。
　しかしながら、仮に、前記周知技術を引用発明ないしは引用文献５に記載された発明に適用するに際して前記周知技術をプログラムないしは命令によって実現することができたとしても、当該プログラムないしは命令を、「前記集積回路に対するミッション機能用の命令を格納し、前記設定データを前記設定メモリから前記設定可能ロジックアレイ内の前記プログラム可能な設定ポイントへ転送するのに使用する設定機能用の命令を格納するのに適合したメモリ」とは別のメモリに格納し、さらに、前記別のメモリを「インサーキットプログラム機能による上書きまたは修正から保護され」たメモリとすることを、各引用文献に記載された発明及び前記周知技術に基づいて、当業者が容易に想到し得たものとは認められない。
　
　これに対して、本願発明は、前記「インサーキットプログラム機能による上書きまたは修正から保護され、且つ、前記設定メモリから前記設定ポイントへの前記設定データの不完全な転送から回復するために使用される設定ロードバックアップ機能の命令を格納する保護メモリ」を備えることで、「前記設定メモリから前記設定ポイントへの前記設定データの不完全な転送から回復するために使用される設定ロードバックアップ機能の命令」を「インサーキットプログラム機能による上書きまたは修正から保護」して、前記「設定ロードバックアップ機能の命令」を確実に実行するものである。
　そして、前記「保護メモリ」を備えることで、本願発明は、「該修正が成功裏に完了しなければ、設定ハンドラの安全な複製がシステム動作の回復（段落【００５０】）」が可能であるとともに、「保護された第３メモリアレイ１０９は、マスクＲＯＭ、フラッシュメモリ等の不揮発性メモリで実現される。フラッシュメモリまたはその他の電気的にプログラム可能なメモリで実現される場合、設定ロード動作や偶発的な上書きや修正から第３メモリアレイ１０９を保護するロジック構成が実現される。（段落【００２６】）」という、本願明細書に記載された効果を奏するものであり、当該効果は、各引用文献に記載された発明及び前記周知技術に基づいて当業者が予期し得たものとは認められない。
　
　以上から、本願発明は、引用文献１乃至引用文献５に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものとすることはできない。
　
２．請求項２乃至請求項１５に係る発明ついて
　本願の請求項２乃至請求項１５は、いずれも本願の請求項１を引用している。
　したがって、本願発明が引用文献１乃至引用文献５に記載された発明及び各周知技術から当業者が容易に発明をすることができたものであると認めることができない以上、本願の請求項２乃至請求項１５に係る発明も、引用文献１乃至引用文献５に記載された発明及び各周知技術から当業者が容易に発明をすることができたものであると認めることはできない。
　
　
第５．まとめ  
　以上のとおりであるから、本願の請求項１乃至請求項１５に係る発明が、特許法２９条第２項の規定により特許を受けることができないとした原査定の判断は妥当でない。
　また、他に本願を拒絶すべき理由を発見しない。
　
　よって、結論のとおり審決する。