【事件の表示】
　特願２００５−１４６７２５「双方向性リング相互接続路を有する多重プロセッサチップ」拒絶査定不服審判事件〔平成１８年　１月１２日出願公開、特開２００６−　１２１３３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、
　平成１７年５月１９日（パリ条約による優先権主張２００４年５月２８日、アメリカ合衆国）の出願であって、
　平成１７年７月１９日に特許法第３６条の２第２項の規定による外国語書面及び外国語要約書面の日本語による翻訳文が提出され、
　平成１９年５月３１日付けで最初の拒絶理由通知（同年６月５日発送）がなされ、
　同年９月４日に意見書が提出されるとともに、手続補正がなされ、
　平成２０年４月２４日付けで拒絶査定（同年同月３０日発送）がなされ、
　同年７月２９日付けで審判請求されるとともに、手続補正がなされ、
　同年１１月１４日付けで審査官より前置報告がなされ、
　平成２２年４月２２日付けで当審より審尋（同年同月２７日発送）がなされ、
　この審尋に対して、同年７月２２日付けで回答書が提出され、
　平成２２年９月１日付けで当審により最初の拒絶理由通知（同年同月７日発送）がなされ、
　同年１２月２７日付けで意見書が提出されるとともに、手続補正がなされたものである。
　
第２．本願発明の認定
　本願の請求項１に係る発明（以下、「本願発明」という。）は、上記平成２２年１２月２７日付けの手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、下記のものと認められる。
　
「半導体チップ上に、複数の路線を含み、各々の路線が時計回り方向又は反時計回り方向のいずれかの向きにパケットを移動させる少なくとも一つの双方向性リング構造と、
　前記少なくとも一つの双方向性リング構造によってともに連結された複数のノードとして、複数のプロセッサおよび複数のキャッシュ・バンクと、
を含み、
　前記複数のキャッシュ・バンクは、前記複数のプロセッサによって共有されている１つのアドレス空間に含まれる共有キャッシュを構成し、前記複数のプロセッサからの前記アドレス空間の一部に対する複数のブロック要求をそれぞれ独立して処理し、
　前記複数のキャッシュ・バンクの各々は、前記複数のプロセッサのうちデータの発信元のプロセッサから時計回り方向、及び反時計回り方向の両方のキャッシュ・バンクへの距離に基づいて選定された一つの方向に発信され、前記双方向性リング構造を回り進む、キャッシュ・バンクの中のデータの要求が到着するアクセス・ポイント又はアドレス・ストップを備え、
　前記複数のブロック要求中の複数のアドレス・ビットは、前記複数のキャッシュ・バンクに対して均一なアクセスを提供すべく異なる複数のキャッシュ・バンクにマッピングされる装置。」
　
第３．引用発明の認定
３の１．引用例１に記載されている技術的事項
　当審が上記平成２２年９月１日付け最初の拒絶理由通知において引用した特表平６−５０９６７１号公報（平成６年１０月２７日国内公表。以下、「引用例１」という。）には、図面とともに以下の技術事項が記載されている。
　
（１−１）
「図５は、本発明の別の実施例に対応するインテリジェントネットワークの図表を示す。この他の実施例は、プロセッサ間の交換を最適化することができる。
　実際、本発明のこの実施例において、相互接続システムは、２つの環状ネットワークＲ１、Ｒ２からなり、情報は、２つのネットワークのそれぞれにおいて対抗方向に循環している。第１のネットワークＲ１において、メッセージは、増大するプロセッサ数の方向に循環し、第２のネットワークＲ２において、メッセージは、第１のネットワークＲ１の方向に対抗する方向に循環する。３２を超過する多数のプロセッサについて、対抗する交換方向を有する２つのネットワークを用いることは有利である。例えば、もしプロセッサＥＰ１がプロセッサＥＰｉ（例えば、ｉ＝２５０）と対話を実施することを望ならば、プロセッサの数の増大する方向に関して負方向にメッセージが循環する第２のネットワークを介してメッセージを交換することは、より有利、即ちより迅速である。他方、もしプロセッサＥＰ１がプロセッサＥＰ２にメッセージを送信することを望ならば、第１のネットワークにおいえる（当審注；ここでの「おいえる」は誤記であり、正しくは「おける」である。以下、該当引用箇所を誤記を訂正して引用する。）メッセージの循環時間は、第２の環状ネットワークにおけるよりも、更に少ない。
　メッセージを伝送するために用いられるネットワークの選択は、メッセージが意図されたプロセッサのアドレスを観測することによって達成される。勿論、リングにて最短経路を許容するネットワークが選択される。
　第２の環状ネットワークＲ２は、第１のネットワークＲ１と同一である。即ち、第２の環状ネットワークＲ２は、第１のネットワークと同数のセルからなり、各セルは、第１にその隣接しているセルに接続され、第２に第１のネットワークのセルに対応するセルに接続される。図５は、浮動演算処理装置（ＦＰＵ）及び全体メモリＯＭのような特定のモジュールをも示している。これらのモジュールは、マルチプロセッサシステムに追加の処理能力及び柔軟性を提供することができる。
…（中略）…
　全体メモリＯＭは、その名称が示すように、ネットワークの全てのプロセッサに共通なメモリであり、各プロセッサがネットワークを介してそのメモリに直接アクセル（当審注；ここでの「アクセル」は誤記であり、正しくは「アクセス」である。以下、該当引用箇所を誤記を訂正して引用する。）を得ることができる。」（第４頁右下欄第８行目〜第５頁左上欄第８行目。なお、引用例１の図５（FIG.5）を参照すれば、上記（１−１）における「ＥＰ」及び「ＯＭ」は誤記であり、それぞれ「ＰＥ」及び「ＭＧ」である。以下、上記した誤記を訂正して引用する。）
　
（１−２）
　引用例１の図５（FIG.5）には、プロセッサ数（プロセッサＰＥの番号）の増大する方向（引用例１の図５（FIG.5）においては時計回り方向）に、メッセージを循環させる第１の環状ネットワークＲ１と、第１の環状ネットワークＲ１の方向に対抗する方向（引用例１の図５（FIG.5）においては反時計回り方向）に、メッセージを循環させる第２の環状ネットワークＲ２を備え、第１の環状ネットワークＲ１と第２の環状ネットワークＲ２のそれぞれに複数のセルＣを備え、複数のプロセッサＰＥと全体メモリＭＧをそれぞれ対応するセルＣに接続することが記載されている。
　
（１−３）
「このメツセージは、
−伝送されるべきデータフィールド、
−メツセージが意図している多数のプロセッサ及びその構内アドレスからなるアドレスフィールド、そして
−制御フィールド
の３つのフィールドによって構成される。」（第３頁右下欄第１９行目〜同頁同欄第２５行目）
　
３の２．引用発明の認定
　上記（１−２）に示したように「プロセッサ数（プロセッサＰＥの番号）の増大する方向（引用例１の図５（FIG.5）においては時計回り方向）に、メッセージを循環させる第１の環状ネットワークＲ１と、第１の環状ネットワークＲ１の方向に対抗する方向（引用例１の図５（FIG.5）においては反時計回り方向）に、メッセージを循環させる第２の環状ネットワークＲ２を備え、第１の環状ネットワークＲ１と第２の環状ネットワークＲ２のそれぞれに複数のセルＣを備え、複数のプロセッサＰＥと全体メモリＭＧをそれぞれ対応するセルＣに接続する」ものであることから、複数のプロセッサＰＥと全体メモリＭＧを、第１の環状ネットワークＲ１及び第２の環状ネットワークＲ２によってともに連結された複数のノードとするものであると認められる。
　
　上記（１−１）に「全体メモリＭＧは、その名称が示すように、ネットワークの全てのプロセッサに共通なメモリであり、各プロセッサがネットワークを介してそのメモリに直接アクセスを得ることができる。」と記載されていることから、全体メモリＭＧは、複数のプロセッサＰＥによって共有されているものであると認められる。
　
　上記（１−１）に「第１のネットワークＲ１において、メッセージは、増大するプロセッサ数の方向に循環し、第２のネットワークＲ２において、メッセージは、第１のネットワークＲ１の方向に対抗する方向に循環する。」と記載され、上記（１−１）に「第２の環状ネットワークＲ２は、第１のネットワークと同数のセルからなり、各セルは、第１にその隣接しているセルに接続され、第２に第１のネットワークのセルに対応するセルに接続される。」と記載され、上記（１−１）に「全体メモリＭＧは、その名称が示すように、ネットワークの全てのプロセッサに共通なメモリであり、各プロセッサがネットワークを介してそのメモリに直接アクセスを得ることができる。」と記載され、上記（１−２）に示したように「第１の環状ネットワークＲ１と第２の環状ネットワークＲ２のそれぞれに複数のセルＣを備え、複数のプロセッサＰＥと全体メモリＭＧをそれぞれ対応するセルＣに接続する」ものであることから、複数のプロセッサＰＥ及び全体メモリＭＧは、第１の環状ネットワークＲ１と第２の環状ネットワークＲ２に接続される箇所において、第１の環状ネットワークＲ１と第２の環状ネットワークＲ２を循環するメッセージが到着するセルＣに接続されているものと認められる。
　
　上記（１−１）には、「例えば、もしプロセッサＰＥ１がプロセッサＰＥｉ（例えば、ｉ＝２５０）と対話を実施することを望ならば、プロセッサの数の増大する方向に関して負方向にメッセージが循環する第２のネットワークを介してメッセージを交換することは、より有利、即ちより迅速である。他方、もしプロセッサＰＥ１がプロセッサＰＥ２にメッセージを送信することを望ならば、第１のネットワークにおけるメッセージの循環時間は、第２の環状ネットワークにおけるよりも、更に少ない。」、「メッセージを伝送するために用いられるネットワークの選択は、メッセージが意図されたプロセッサのアドレスを観測することによって達成される。勿論、リングにて最短経路を許容するネットワークが選択される。」と記載されている。上記（１−２）に示したように、「第１の環状ネットワークＲ１」が「プロセッサ数（プロセッサＰＥの番号）の増大する方向（引用例１の図５（FIG.5）においては時計回り方向）に、メッセージを循環させる」ものであることをあわせて考慮すると、上記（１−１）の指摘した箇所の記載は、プロセッサＰＥ間の対話におけるメッセージの発信元と発信先との関係において、第１の環状ネットワークＲ１を経由して発信元から発信先へメッセージを発信した場合の経路と、第２の環状ネットワークＲ２を経由して発信元から発信先へメッセージを発信した場合の経路のうちの短いほうを選び、選んだほうの環状ネットワークを選択してメッセージを発信することを示すものであると認められる。
　
　上記引用例１の記載事項及び図面を総合勘案すると、引用例１には、次の発明（以下、「引用発明」という。）が記載されていると認められる。
　
「時計回り方向にメッセージを循環させる第１の環状ネットワークＲ１と、反時計回り方向にメッセージを循環させる第２の環状ネットワークＲ２と、
　第１の環状ネットワークＲ１及び第２の環状ネットワークＲ２によってともに連結された複数のノードとして、複数のプロセッサＰＥと全体メモリＭＧと、
を含み、
　全体メモリＭＧは、複数のプロセッサＰＥによって共有されており、
　複数のプロセッサＰＥ及び全体メモリＭＧは、第１の環状ネットワークＲ１と第２の環状ネットワークＲ２に接続される箇所において、第１の環状ネットワークＲ１と第２の環状ネットワークＲ２を循環するメッセージが到着するセルＣに接続されており、
　プロセッサＰＥ間の対話におけるメッセージの発信元と発信先との関係において、第１の環状ネットワークＲ１を経由して発信元から発信先へメッセージを発信した場合の経路と、第２の環状ネットワークＲ２を経由して発信元から発信先へメッセージを発信した場合の経路のうちの短いほうを選び、選んだほうの環状ネットワークを選択してメッセージを発信する、インテリジェントネットワーク。」
　
３の３．引用例２に記載されている技術的事項
　当審が上記平成２２年９月１日付け最初の拒絶理由通知において引用した特開２００３−３６２４８号公報（平成１５年２月７日出願公開。以下、「引用例２」という。）には、図面とともに以下の技術事項が記載されている。
　
（２−１）
「【００１９】図１は本発明の小規模プロセッサを機能分散型に用いたシングルチップマイクロプロセッサの実施の一形態を示すブロック図である。以後、小規模プロセッサをＰＥ（Processor Element：プロセッサ素子)と呼称する。
【００２０】図１に示されたシングルチップマイクロプロセッサでは、ＩＣチップ１０に本発明による複数のＰＥとして、Ｎ個の処理プロセッサ１−１〜１−Ｎ、共有メモリ管理プロセッサ２、メモリ管理プロセッサ３、および割込み管理プロセッサ４が搭載され、更にＮ個のシフトレジスタ５−１〜５−Ｎおよび３個のシフトレジスタ６−２〜６−４、並びにこれらシフトレジスタをこの順序でシリアルにかつループ状に接続する通信用伝送路７が搭載されている。
【００２１】ｋ番目の処理プロセッサ１−ｋはシフトレジスタ５−ｋと接続される。共有メモリ管理プロセッサ２、メモリ管理プロセッサ３、および割込み管理プロセッサ４それぞれは、シフトレジスタ６−２〜６−４それぞれと接続される。通信用伝送路７では、シフトレジスタ５−１〜５−Ｎに続いてシフトレジスタ６−２〜６−４それぞれが順次シリアルにループ状に接続されている。」
　
（２−２）
「【００２４】共有メモリ管理プロセッサ２は、各プロセッサから読み書き可能な配列領域および情報交換のための共有メモリを有している。
【００２５】メモリ管理プロセッサ３は、メモリインターリーブ方式を採用して、外部の実メモリとアドレスバスおよびデータバスで形成されるバスにより接続されて仮想メモリを形成しており、処理プロセッサ１から命令読出しパケットを受けた際には、その指定番地から１ブロック分の命令を順次読み出し、パケット発信元の処理プロセッサ１に宛てて転送する。」
　
３の４．引用例３に記載されている技術的事項
　当審が上記平成２２年９月１日付け最初の拒絶理由通知において引用した特開昭５４−８８０３８号公報（昭和５４年７月１２日出願公開。以下、「引用例３」という。）には、図面とともに以下の技術事項が記載されている。
　
（３−１）
「第１図は単一のウエハ上に８個のデータ処理ユニツトを実装する場合の本発明の前提として考慮されたデータ処理装置の一例を示し、図中の符号１−０ないし１−７は夫々データ処理ユニツト、２−０ないし２−７は夫々中央処理単位、３−０ないし３−７は夫々データ・バツフア、４は２重データ・ハイウエイ、…（中略）…を表わしている。
　図中の場合、各データ処理ユニツト１−０ないし１−７は、…（中略）…他データ処理ユニツトとの間のプロセツサ間通位（注：これは誤記であり、正しくは”通信”である。）を２重データ・ハイウエイ４を介して実行する。」（第２頁右上欄第８行目〜同頁左下欄第４行目）
　
（３−２）
「第２図において、１０はデータ処理装置、１１は超ＬＳＩウエハ、１２−０ないし１２−７は夫々データ処理ユニツト、１３−０ないし１３−７は夫々中央処理単位、１４−０ないし１４−７は夫々データ・バツフア、…（中略）…１８はリング状データ・バスの１つであって循環データ・バスを構成するもの、１９はリング状データ・バスの１つであってデータ処理ユニツト間を直接結ぶもの、…（中略）…を表している。」（第２頁右下欄第９行目〜第３頁左上欄第５行目）
　
（３−３）
「また各データ処理ユニツト１２−０ないし１２−７は夫々リング状データ・バス１８，１９を介してプロセツサ間通信を行なうようにされる。なおリング状データ・バス１８，１９は必らずしも１重に限られることなく幾重にもウエハ１１上に構成することは自由である。」（第３頁左上欄１７行目〜同頁右上欄第２行目）
　
３の５．引用例４に記載されている技術的事項
　当審が上記平成２２年９月１日付け最初の拒絶理由通知において引用したTom R. Halfhill，John Montgomery，”マルチメディア・チップが一斉に登場”，日経バイト，日経BP社，1995年12月1日，第146号，Pages:309-316（以下、「引用例４」という。）には、図面とともに以下の技術事項が記載されている。
　　
（４−１）
「９５年のフォーラムで発表された主なマルチメディア・チップは，ＭｉｃｒｏＵｎｉｔｙ Ｓｙｓｔｅｍｓ ＥｎｇｉｎｅｅｒｉｎｇのＭｅｄｉａｐｒｏｃｅｓｓｏｒ， Ｐｈｉｌｉｐｓ  ＳｅｍｉｃｏｎｄｕｃｔｏｒｓのＴｒｉｍｅｄｉａ ，  Ｃｈｒｏｍａｔｉｃ ＲｅｓｅａｒｃｈのＭｐａｃｔ Ｍｅｄｉａ Ｅｎｇｉｎｅ，ＮｖｉｄｉａのＮＶ１の四つである。」（第３０９頁右欄第３行目〜同頁同欄第９行目）
　
（４−２）
「図３  ＮＶ１のコア。コンポーネントを結合するためにリング・アーキテクチャを使っている。一般的に，オーディオＤＳＰは外部オーディオ・コーデックに結合し，メモリ・コントローラはＮｖｉｄｉａのＤ−Ａコンバータ（ＤＡＣ）のフレーム・バッファ（１Ｍ〜４Ｍバイト）に結合する」（第３１６頁の図３の説明文）
　
（４−３）
「あらゆるものが３２ビットの単方向リング・バスで接続されている（図３）。」（第３１６頁中欄第１２行目〜同頁同欄第１３行目）
　
３の６．半導体チップ上にてリングバスを用いる周知技術の認定
　上記（２−１）の「図１に示されたシングルチップマイクロプロセッサでは、…（中略）…更にＮ個のシフトレジスタ５−１〜５−Ｎおよび３個のシフトレジスタ６−２〜６−４、並びにこれらシフトレジスタをこの順序でシリアルにかつループ状に接続する通信用伝送路７が搭載されている。」という記載、上記（３−１）の「第１図は単一のウエハ上に８個のデータ処理ユニツトを実装する場合の本発明の前提として考慮されたデータ処理装置の一例を示し、…（中略）…４は２重データ・ハイウエイ…（中略）…を表わしている。…（中略）…各データ処理ユニツト１−０ないし１−７は、…（中略）…他データ処理ユニツトとの間のプロセツサ間通位（注：これは誤記であり、正しくは”通信”である。）を２重データ・ハイウエイ４を介して実行する。」という記載、上記（３−２）の「第２図において、…（中略）…１１は超ＬＳＩウエハ、１２−０ないし１２−７は夫々データ処理ユニツト、…（中略）…１８はリング状データ・バスの１つであって循環データ・バスを構成するもの、１９はリング状データ・バスの１つであってデータ処理ユニツト間を直接結ぶもの、…（中略）…を表している。」という記載、上記（３−３）の「また各データ処理ユニツト１２−０ないし１２−７は夫々リング状データ・バス１８，１９を介してプロセッサ間通信を行なうようにされる。なおリング状データ・バス１８，１９は必らずしも１重に限られることなく幾重にもウエハ１１上に構成することは自由である。」という記載、上記（４−２）の「図３  ＮＶ１のコア。コンポーネントを結合するためにリング・アーキテクチャを使っている。」という記載、上記（４−３）の「あらゆるものが３２ビットの単方向リング・バスで接続されている（図３）。」という記載に例示されるような、半導体チップ上にリングバスを設けることは当業者には周知である（以下、当該周知技術を「周知技術１」という。）。
　なお、上記（２−１）の「図１に示されたシングルチップマイクロプロセッサでは、ＩＣチップ１０に本発明による複数のＰＥとして、Ｎ個の処理プロセッサ１−１〜１−Ｎ、共有メモリ管理プロセッサ２…（中略）…が搭載され、更にＮ個のシフトレジスタ５−１〜５−Ｎおよび３個のシフトレジスタ６−２〜６−４、並びにこれらシフトレジスタをこの順序でシリアルにかつループ状に接続する通信用伝送路７が搭載されている。」との記載、上記（２−２）の「共有メモリ管理プロセッサ２は、各プロセッサから読み書き可能な配列領域および情報交換のための共有メモリを有している。」との記載から明らかなように、複数のプロセッサにより共有される記憶装置とリングバスを備える装置に周知技術１を適用して当該装置を半導体チップ上に構築することも知られたことである。
　
３の７．引用例５に記載されている技術的事項
　当審が上記平成２２年９月１日付け最初の拒絶理由通知において引用した特開平６−３１４２３９号公報（平成６年１１月８日出願公開。以下、「引用例５」という。）には、図面とともに以下の技術事項が記載されている。
　
（５−１）
「【００２３】図１は、本発明を適用したマルチプロセッサシステムである。図１において、本実施例のマルチプロセッサシステムは、情報を記憶するキャッシュメモリを備える複数のプロセッサ１１・１２と、該複数のプロセッサの各々が読み書きできるアドレス空間を割り当てた１または２以上の記憶装置１６・１７・１８・１９と、前記複数のプロセッサと前記記憶装置とのそれぞれに対応して設けられ、他の装置との通信制御をするノード１〜９とを有する。各々のノードは、短方向（注：これは誤記であり、正しくは”単方向”である。）の伝送路１０により他のノードと接続されてリング状に構成される。…（中略）…前記記憶装置に対応する各々のノードは、情報に付加されたアドレスを監視し、該アドレスが記憶装置に割り当てられたアドレスと一致するときに該情報を受信情報とする受信手段と、該受信手段で受信した受信情報に基づき、該受信情報が読み出し指示の場合には、該読み出し指示を発行したノード宛に該アドレスに対応する当該記憶装置に記憶している情報を送出し、該受信情報が書き込み指示の場合には、該アドレスに対応する当該記憶装置に該受信情報を書き込む処理を行う転送処理手段とを備え、…（後略）…」
　
（５−２）
「【００２４】各ノードには、ノードを識別するためのノードＩＤを割り当てる。この割り当ては予め固定しておいても良いし、また適宜マスタノード３が指示しても良い。表１に、ノードＩＤの割当ての一例を示す。
【００２５】
【表１】
　　　　　　　　　　　　　　表１
ノード　ノードＩＤ　アドレス範囲　　　　　　　　　　　　…（省略）…
…（中略）…
４　　　２０Ｈ　　　００００００００Ｈ〜００ＦＦＦＦＦＦＨ
５　　　２１Ｈ　　　０１００００００Ｈ〜０１ＦＦＦＦＦＦＨ
６　　　２２Ｈ　　　０２００００００Ｈ〜０２７ＦＦＦＦＦＨ
７　　　２３Ｈ　　　０２８０００００Ｈ〜０２ＦＦＦＦＦＦＨ
…（後略）…」
　
（５−３）
「【００２７】また、メモリ制御機能を持つノード４〜７とＩ／Ｏ制御機能を持つノード８および９とが制御する記憶装置には、あらかじめアドレス範囲を割り当てる。…（中略）…表１に示すように、ノード４〜９の順に、００００００００Ｈ〜００ＦＦＦＦＦＦＨ，０１００００００Ｈ〜０１ＦＦＦＦＦＦＨ，０２００００００Ｈ〜０２７ＦＦＦＦＦＨ，０２８０００００Ｈ〜０２ＦＦＦＦＦＦＨ，Ｆ０００００００Ｈ〜Ｆ００００ＦＦＦＨとＦＥ００００００Ｈ〜ＦＥ００７ＦＦＦＨ、および、Ｆ０００１０００Ｈ〜Ｆ０００１ＦＦＦＨとＦＥ００００００Ｈ〜ＦＥ００７ＦＦＦＨを割り当てる。…（後略）…」
　
（５−４）
「【００２８】
…（中略）…キャッシュがダイレクトマッピングの場合、キャッシャブルなアドレス空間の各ノードへの割り当ては、キャッシュサイズを考慮して割り当てるとシステムを効率良く運用することができる。表２そのに一例を示す。
【００２９】
【表２】
　　　　　　　　　　　　　　表２
ノード　キャッシュサイズを考慮したアドレス範囲の割り当て
４　　　００００００００Ｈ〜０００００００ＦＨ、
　　　　００００００４０Ｈ〜００００００４ＦＨ…（省略）…
５　　　００００００１０Ｈ〜００００００１ＦＨ、
　　　　００００００５０Ｈ〜００００００５ＦＨ…（省略）…
６　　　００００００２０Ｈ〜００００００２ＦＨ、
　　　　００００００６０Ｈ〜００００００６ＦＨ…（省略）…
７　　　００００００３０Ｈ〜００００００３ＦＨ、
　　　　００００００７０Ｈ〜００００００７ＦＨ…（省略）…
【００３０】表２において、キャッシュサイズが１０００Ｈバイトである場合、００００００００Ｈと００００１０００Ｈとはキャッシュのエントリ上重複するが、この二つのアドレスを別々のノードに割り当てることによりキャッシュのリプレースを効率良く行うことができる。（表２のように、キャッシュの１ラインが１０Ｈバイトである場合、２の１２乗ビットと、２の４，５乗ビットとの排他的論理和を取れば良い。例えばノード４は、アドレスの２の１２乗ビットと４，５乗ビットとの排他的論理和が００Ｂのアドレスを割り当てる。）」　
　
３の８．引用例５に記載されている発明の認定
　上記（５−１）に「図１において、本実施例のマルチプロセッサシステムは、…（中略）…複数のプロセッサ１１・１２と、該複数のプロセッサの各々が読み書きできるアドレス空間を割り当てた１または２以上の記憶装置１６・１７・１８・１９と、前記複数のプロセッサと前記記憶装置とのそれぞれに対応して設けられ、他の装置との通信制御をするノード１〜９とを有する。各々のノードは、短方向（注：これは誤記であり、正しくは”単方向”である。）の伝送路１０により他のノードと接続されてリング状に構成される。」と記載されていることから、リング状の伝送路１０によって連結された複数のノードであり、複数のプロセッサによって共有されている、複数の記憶装置（メモリ）１６、１７、１８、１９が備えられていると認められる。
　
　上記（５−４）に「キャッシャブルなアドレス空間の各ノードへの割り当ては、キャッシュサイズを考慮して割り当てるとシステムを効率良く運用することができる。表２…（中略）…に一例を示す。
【００２９】
【表２】
　　　　　　　　　　　　　　表２
ノード　キャッシュサイズを考慮したアドレス範囲の割り当て
４　　　００００００００Ｈ〜０００００００ＦＨ、
　　　　００００００４０Ｈ〜００００００４ＦＨ…（省略）…
５　　　００００００１０Ｈ〜００００００１ＦＨ、
　　　　００００００５０Ｈ〜００００００５ＦＨ…（省略）…
６　　　００００００２０Ｈ〜００００００２ＦＨ、
　　　　００００００６０Ｈ〜００００００６ＦＨ…（省略）…
７　　　００００００３０Ｈ〜００００００３ＦＨ、
　　　　００００００７０Ｈ〜００００００７ＦＨ…（省略）…
【００３０】表２において、キャッシュサイズが１０００Ｈバイトである場合、００００００００Ｈと００００１０００Ｈとはキャッシュのエントリ上重複するが、この二つのアドレスを別々のノードに割り当てることによりキャッシュのリプレースを効率良く行うことができる。（表２のように、キャッシュの１ラインが１０Ｈバイトである場合、…（後略）…」と記載され、上記（５−３）に「メモリ制御機能を持つノード４〜７…（中略）…が制御する記憶装置には、あらかじめアドレス範囲を割り当てる。」と記載され、上記（５−１）に「前記記憶装置に対応する各々のノードは、情報に付加されたアドレスを監視し、該アドレスが記憶装置に割り当てられたアドレスと一致するときに該情報を受信情報とする受信手段と、該受信手段で受信した受信情報に基づき、該受信情報が読み出し指示の場合には、該読み出し指示を発行したノード宛に該アドレスに対応する当該記憶装置に記憶している情報を送出し、該受信情報が書き込み指示の場合には、該アドレスに対応する当該記憶装置に該受信情報を書き込む処理を行う転送処理手段とを備え、」と記載されていることから、複数の記憶装置（メモリ）１６、１７、１８、１９は、１つのアドレス空間に含まれる共有メモリを構成し、複数のプロセッサからのアドレス空間の一部に対する複数の要求をそれぞれ独立して処理するものであると認められる。
　さらに、上記（５−４）における「キャッシュサイズを考慮したアドレス範囲の割り当て」は「キャッシュの１ライン」のサイズである「１０Ｈバイト」単位で各記憶装置（メモリ）１６、１７、１８、１９に割り当てるものであって、隣接するアドレスのデータを互いに異なる記憶装置（メモリ）に割り当てるものである。このようなキャッシュラインサイズの粒度のアドレスインタリーブの手法を複数の記憶装置に適用した場合に、複数の記憶装置に対して均一なアクセスを提供することができることは、当業者には自明なことである。そのため、引用例５において、複数の要求中の複数のアドレスは、複数の記憶装置（メモリ）１６、１７、１８、１９に対して均一なアクセスを提供すべく異なる複数の記憶装置（メモリ）１６、１７、１８、１９にマッピングされるものであると認められる。
　つまり、引用例５における複数の記憶装置（メモリ）１６、１７、１８、１９は複数のメモリ・バンクを構成するものと認められる。
　
　以上より、引用例５には、リング状の伝送路１０によってともに連結された複数のノードであり、複数のプロセッサによって共有されている、複数のメモリ・バンクである複数の記憶装置（メモリ）１６、１７、１８、１９が備えられ、複数のメモリ・バンクである当該複数の記憶装置（メモリ）１６、１７、１８、１９は、１つのアドレス空間に含まれる共有メモリを構成し、複数のプロセッサからのアドレス空間の一部に対する複数の要求をそれぞれ独立して処理するものであり、複数の要求中の複数のアドレスは、複数のメモリ・バンクである複数の記憶装置（メモリ）１６、１７、１８、１９に対して均一なアクセスを提供すべく異なる複数の記憶装置（メモリ）１６、１７、１８、１９にマッピングされるものとする発明が記載されていると認められる。
　
３の９．引用例６に記載されている技術的事項
　当審が上記平成２２年９月１日付け最初の拒絶理由通知において引用した特開昭６４−９５４８公報（昭和６４年１月１２日出願公開。以下、「引用例６」という。）には、図面とともに以下の技術事項が記載されている。
　
（６−１）
「第１図は本発明のキャッシュ・メモリ装置の一実施例のブロック図、第２図はホストＣＰＵ１０１から出力されるアドレス信号の構成図である。
　キャッシュバンク１０２，１０３，１０４，１０５は当該バンクのホストＣＰＵ１０１によるアクセスを示すバンクセレクト信号を入力する入力端子ＣＳと、…（中略）…を有し、…（中略）…ホストＣＰＵ１０１から出力されるアドレス信号は、第２図に示すように、タグフィールドＴＧ［３１−１５］、インデクスフイールドＩＤ［１４−６］、バンクセレクトフィールドＢＳ［５−４］、ブロック内アドレスフィールドＢＡ［３−０］の４つのフィールドからなっている。デコーダ１０６，１０７，１０８，１０９はホストＣＰＵ１０１から出力されるアドレス信号のバンクセレクトフィールドＢＳをデコードし、それぞれキャッシュバンク１０２，１０３，１０４，１０５に対して信号線１６７，１６５，１６３，１６１によりバンクセレクト信号を、…（中略）…出力する。」（第３頁右上欄第４行目〜同頁左下欄第９行目）
　
３の１０．引用例７に記載されている技術的事項
　当審が上記平成２２年９月１日付け最初の拒絶理由通知において引用した特開昭６４−７４６４２号公報（昭和６４年３月２０日出願公開。以下、「引用例７」という。）には、図面とともに以下の技術事項が記載されている。
　
（７−１）
「第１図（ａ）は本発明の第一の実施例を示すシステム構成図である。同図においてキャッシュ・メモリ・バンク１２０，１２１，１２２，１２３はキャッシュ・メモリ・バンク選択回路およびその配下に置かれるキャッシュ・データ・メモリを含んで構成される。
　第１図（ｂ）は第１図（ａ）における各キャッシュ・メモリ・バンク内のキャッシュ・メモリ・バンク選択回路を示すブロック図である。同図においてキャッシュ・メモリ・バンク選択回路はマイクロ・プロセッサから必要なアドレス信号を入力するアドレス入力端子１０１，１０２，１０３，１０４と、上記のアドレス信号との比較を行う時に使用する比較値を各ビット毎に保持する内部状態レジスタ１０９，１１０，１１１，１１２と、アドレス信号と内部状態レジスタ１０９，１１０，１１１，１１２の値を比較する比較器１０５，１０６，１０７，１０８と、上記の各比較器の出力信号を入力するＡＮＤゲート１１３とを有して構成される。
　上記のように本実施例では前述の従来例におけるデコーダ３０２の働きをする回路を各々のキャッシュ・メモリ・バンクに組込んでいる。また、マイクロ・プロセッサ３０１からのアドレス信号線はそのまま各々のキャッシュ・メモリ・バンクに接続されているが、第１図（ｂ）で示される回路においては前記アドレスのうち４ビツトを使用している。この４ビツトのアドレス信号は、複数のキャッシュ・メモリ・バンクのどれが選択されるかを決定するために利用される。従って同時に接続可能なキャッシュ・メモリ・バンクの総数は１６個である。
　マイクロ・プロセッサからの４ビツトのアドレス信号はアドレス入力端子１０１，１０２，１０３，１０４に入り、それぞれ比較器１０５，１０６，１０７，１０８に入る。内部状態レジスタ１０９，１１０，１１１，１１２はそれぞれ予め内部的に設定することができる。これらの設定値と上記のアドレス信号の値がビット毎に比較器１０５，１０６，１０７，１０８で比較される。比較された結果はそれぞれＡＮＤゲート１１３に入り、全ての前記比較結果が１である場合に限りチップ・セレクト信号が出力される。前記チップ・セレクト信号によってキャッシュ・データ・メモリがアクセスされる。」（第２頁左下欄第１６行目〜第３頁左上欄第２０行目）
　
３の１１．引用例８に記載されている技術的事項
　当審が上記平成２２年９月１日付け最初の拒絶理由通知において引用した国際公開第０３／０３６４８２号（２００３年５月１日国際公開。以下、「引用例８」という。なお、引用例８のパテントファミリとして、特表２００５−５０７１１５号がある。）には、図面とともに以下の技術事項が記載されている。
　
（８−１）
「Figure 4 is a more detailed schematic diagram of a processor chip having 8 multithreaded processor cores in accordance with one embodiment of the invention. …（中略）…Level 2 (L2)  cache banks through 122-4 are shared by processor cores 118-1 through 118-8. It should be appreciated that by sharing L2 cache banks 122-1 through 112-4 allows for concurrent access to multiple banks at the same time, thereby defining a high bandwidth memory system.」（明細書第５頁第１４行目〜同頁第２６行目。上記パテントファミリにおける訳：図４は、本発明の一実施形態に従って、８つのマルチスレッド化プロセッサコアを有するプロセッサチップを示す詳細な説明図である。…（中略）…レベル２（Ｌ２）キャッシュバンク１２２−１〜１２２−４は、プロセッサコア１１８−１〜１１８−８によって共有される。Ｌ２キャッシュバンク１２２−１〜１２２−４を共有することにより、同時に複数のバンクへ同時アクセスを行うことが可能となり、高帯域幅のメモリシステムが実現されることを理解されたい。） 
　
３の１２．複数のキャッシュ・バンクの周知技術の認定
　上記（６−１）に「キャッシュバンク１０２，１０３，１０４，１０５は当該バンクのホストＣＰＵ１０１によるアクセスを示すバンクセレクト信号を入力する入力端子ＣＳと、…（中略）…を有し、…（中略）…ホストＣＰＵ１０１から出力されるアドレス信号は、第２図に示すように、タグフィールドＴＧ［３１−１５］、インデクスフイールドＩＤ［１４−６］、バンクセレクトフィールドＢＳ［５−４］、ブロック内アドレスフィールドＢＡ［３−０］の４つのフィールドからなっている。デコーダ１０６，１０７，１０８，１０９はホストＣＰＵ１０１から出力されるアドレス信号のバンクセレクトフィールドＢＳをデコードし、それぞれキャッシュバンク１０２，１０３，１０４，１０５に対して信号線１６７，１６５，１６３，１６１によりバンクセレクト信号を、…（中略）…出力する。」と記載されている。つまり、引用例６においては、キャッシュブロックサイズの単位で各複数のキャッシュバンク１０２，１０３，１０４，１０５に割り当てるものであって、隣接するアドレスのデータを互いに異なるキャッシュバンクに割り当てるものである。このようなキャッシュブロックサイズ（キャッシュラインサイズ）の粒度のアドレスインタリーブの手法を複数のキャッシュバンクに適用した場合に、複数のキャッシュバンクに対して均一なアクセスを提供することができることは、当業者には自明なことである。そのため、引用例６において、複数のキャッシュバンクを備え、当該複数のキャッシュバンクは、１つのアドレス空間に含まれるキャッシュを構成し、アドレス空間の一部に対する複数の要求をそれぞれ独立して処理するものであり、複数の要求中の複数のアドレスは、複数のキャッシュバンクに対して均一なアクセスを提供すべく異なる複数のキャッシュバンクにマッピングされるものであると認められる。
　
　上記（７−１）に「第１図（ａ）は本発明の第一の実施例を示すシステム構成図である。同図においてキャッシュ・メモリ・バンク１２０，１２１，１２２，１２３はキャッシュ・メモリ・バンク選択回路およびその配下に置かれるキャッシュ・データ・メモリを含んで構成される。」と記載され、上記（７−１）に「マイクロ・プロセッサ３０１からのアドレス信号線はそのまま各々のキャッシュ・メモリ・バンクに接続されているが、第１図（ｂ）で示される回路においては前記アドレスのうち４ビツトを使用している。この４ビツトのアドレス信号は、複数のキャッシュ・メモリ・バンクのどれが選択されるかを決定するために利用される。」と記載されている。つまり、引用例７においては、複数のキャッシュ・メモリ・バンク１２０，１２１，１２２，１２３をアクセスするためのアドレスビットのうち最大で４ビットを選んで、選ばれたビットの値により、アドレスのデータをいずれのキャッシュ・メモリ・バンクに割り当てるかを定めるものである。そのため、引用例７において、複数のキャッシュ・メモリ・バンクを備え、当該複数のキャッシュ・メモリ・バンクは、１つのアドレス空間に含まれるキャッシュを構成し、アドレス空間の一部に対する複数の要求をそれぞれ独立して処理するものであると認められる。
　
　上記（８−１）に「図４は、本発明の一実施形態に従って、８つのマルチスレッド化プロセッサコアを有するプロセッサチップを示す詳細な説明図である。…（中略）…レベル２（Ｌ２）キャッシュバンク１２２−１〜１２２−４は、プロセッサコア１１８−１〜１１８−８によって共有される。Ｌ２キャッシュバンク１２２−１〜１２２−４を共有することにより、同時に複数のバンクへ同時アクセスを行うことが可能となり、高帯域幅のメモリシステムが実現されることを理解されたい。」と記載されていることから、引用例８において、複数のレベル２（Ｌ２）キャッシュバンク１２２−１〜１２２−４を備え、当該複数のレベル２（Ｌ２）キャッシュバンクは、１つのアドレス空間に含まれる共有キャッシュを構成し、複数の要求をそれぞれ独立して処理するものであると認められる。
　
　上記した引用例６乃至８に例示されるように、複数のキャッシュ・バンクを備え、当該複数のキャッシュ・バンクは、１つのアドレス空間に含まれる共有キャッシュを構成し、アドレス空間の一部に対する複数の要求をそれぞれ独立して処理するものであり、複数の要求中の複数のアドレスは、複数のキャッシュ・バンクに対して均一なアクセスを提供すべく異なる複数のキャッシュ・バンクにマッピングされるものとすることは、当業者には周知である（以下、当該周知技術を「周知技術２」という。）。
　
３の１３．引用例９に記載されている技術的事項
　当審が上記平成２２年９月１日付け最初の拒絶理由通知において引用した特開２００４−８６７９８号公報（平成１６年３月１８日出願公開。以下、「引用例９」という。）には、図面とともに以下の技術事項が記載されている。
　
（９−１）
「【０００２】
【従来の技術】
複数のプロセッサ間で自由にデータを転送する場合、まず、各々のプロセッサ間にデータを転送する信号線路を設ける方式が考えられる。この方式は、転送が必要になるプロセッサ間には独立した信号線路が存在するため、いつでも自由にデータを転送することができる。しかし、多数のプロセッサを用いて高速にデータ転送を行おうとすると、各プロセッサ間の信号線路の総数が膨大になり、特に複数のプロセッサを１つのＬＳＩに実装する場合には、極めて大きい配線領域が必要になるため、現実的ではない。
【０００３】
そこで、多数のプロセッサに適用できる現実的なマルチプロセッサシステムとして、例えば特開２００１−１５６８１７に記述されるようなリングバスを用いた方式が提案されている。この方式では、リングバスを通じて到来する他のプロセッサからのデータが自分宛てのものであるときに、リングバスからデータを取り込み受信する。一方、他のプロセッサに対してデータを送る場合には、リングバスが空いていることを確認してからデータを送信する。もし、リングバス上に他のデータがある場合には、リングバスが空くまで送信を待つことになる。」
　
（９−２）
「【００２６】
図４は、本発明のマルチプロセッサシステムの第二の実施形態を示すブロック図である。図４は、図１と同様に、例として、６個のプロセッサ間でデータを転送する場合を示している。図４において、４１は左信号用リングバス、４２は右信号用リングバス、４３は左データ用リングバス、４４は右データ用リングバスであり、図１と同じ構成要素には同じ符号が付されている。」
　
（９−３）
「【００２８】
本発明のマルチプロセッサシステムの第二の実施形態では、信号用リングバスとデータ用リングバスを、左回り及び右回りの２つのリングバスに分け、距離的に近い方のリングバスを選択できるようにしたものである。そうすることで、平均的なデータ転送距離が短くなり、転送効率を向上できる。プロセッサ１１１は、例えば、プロセッサ１１２にデータを転送したい場合、バス制御部１２１へ要求信号の送信を指示する。バス制御部１２１は、プロセッサ１１１からの指示を受けて、要求信号を生成し、近い方の右信号用リングバス４２を選択し、右信号用リングバスの空きを確認してから、右信号用リングバス４２へ要求信号を送信する。もし、右信号用リングバス４２が他のプロセッサからの信号で空いていなければ、空くのを待ってから送信する。要求信号には、プロセッサ１１２に対応する宛先アドレス、プロセッサ１１１に対応する送信元アドレス、データ長などの情報が含まれている。
【００２９】
バス制御部１２２は、常に左及び右信号用リングバス４１、４２を監視しており、自分宛ての要求信号が来たら、それを受信する。そして、バス制御部１２２は、要求信号から情報を抜き出し、データを受信する準備をすると共に、応答信号を生成し、近い方の左信号用リングバス４１の空きを確認してから、左信号用リングバス４１へ送信する。もし、左信号用リングバス４１が他のプロセッサからの信号で空いていなければ、空くのを待ってから送信する。応答信号には、プロセッサ１１１に対応する宛先アドレス、プロセッサ１１２に対応する送信元アドレス、送信許可を示す情報などが含まれている。
【００３０】
バス制御部１２１は、常に左及び右信号用リングバス４１、４２を監視しており、自分宛ての応答信号が来たら、それを受信する。そして、バス制御部１２１は、応答信号から情報を抜き出し、送信許可を示す情報を確認した後で、データの送信を開始する。データは、図５に示すように、タイミング用リングバス１６のタイミング値が予めそのデータ転送経路に対して定められた値と一致したときに、近い方の右データ用リングバス４４に送信する。この場合は、タイミング値が０のときに、送信することができる。データ長が２以上であれば、次のデータは、タイミング値が一巡して次の０が来たときに送信される。
【００３１】
バス制御部１２２は、タイミング用リングバス１６のタイミング値が０のときに、右データ用リングバス４４からデータの受信を行う。データ長が２以上であれば、次のデータは、タイミング値が一巡して次の０が来たときに受信される。そして、要求信号の情報として知ったデータ長分のデータを受信したら、データの受信処理を終了し、プロセッサ１１２へデータの受信が終了したことを知らせる。プロセッサ１１２は、受信したデータを利用して、必要な処理を行うことができる。」
　
３の１４．引用例１０に記載されている技術的事項
　当審が上記平成２２年９月１日付け最初の拒絶理由通知において引用した特開平４−１１３４４４号公報（平成４年４月１４日出願公開。以下、「引用例１０」という。）には、図面とともに以下の技術事項が記載されている。
　
（１０−１）
「第５図（ａ）に８台のプロセッサ２（以下ＰＥと称すこともある）２を双方向リングバス方式で結合した例を示す。ＰＥ＃０からＰＥ＃７は各々対応する通信ノード１を介して左回転のリングバス２０と右回転のリングバス３０で相互結合される。各ＰＥ間で相互にデータ通信を行なう場合、通信データは左回転あるいは右回転のリングバスを選択してルーティングする」（第１頁右下欄第７行目〜第１５行目）
　　
（１０−２）
「複数のプロセッサを双方向リングバスで結合する並列処理システムの構成法において、複数のプロセッサと該プロセッサの各々に接続された通信ノードとを含み、この通信ノード間をリング状の２本の単方向バスで双方向バスを構成させるように接続した並列処理計算機システムにおいて、前記通信ノードの各々に転送先決定回路を持たせ、この転送先決定回路に当該並列処理システムの実装プロセッサ数情報と自己ノードアドレス情報と転送先のプロセッサのアドレス情報を与えることにより自己ルーティングを行なわせるようにした双方向リングバス装置である。」（第２頁右上欄第５行目〜同頁同欄第１７行目）
　
（１０−３）
「転送先決定回路１０１は、Ｐｉｎ端子より通信データ１０中の転送先アドレス情報１１を受け、外部より実装プロセッサ数情報１２を受け、更に、通信ノード内の想像線で囲ったレジスタ１１２内にストアされた自己アドレス情報１３、若しくは、前記通信データ１０中の自己アドレス情報１３（これらは同一の情報）のいずれかが入力される。そして左回転のリングバスを通して転送先のあるＰＥに転送すべき通信データであれば、左イネーブル信号１４をアクティブ状態にして左入力バッファ１０２に通信データ１０を格納する。左入力バッファ１０２に格納された通信データ１０は、左出力セレクタ１０４、Ｌｏｕｔ端子を経由して第３通信ノードに転送される。また、右方向のリングバスを通して転送先のあるＰＥに転送すべき通信データであれば、右イネーブル信号１５をアクティブ状態にして右入カバッファ１０３に通信データ１０を格納する。右入カバッファ１０３に格納された通信データ１０は右出力セレクタ１０６とＲｏｕｔ端子を経由して第２通信ノードに転送する。」（第３頁左上欄第７行目〜同頁右上欄第５行目）
　
（１０−４）
「第３図に転送先決定回路１０１の具体的な構成を一実施例として示す。該回路１０１は転送先決定テーブル２００と反転回路２０１から構成され自己アドレス情報１３と実装プロセツサ数情報１２と転送先アドレス情報１１を受信し、左イネーブル信号１４と右イネーブル信号１５を出力する。転送先決定テーブル２００は例えばＲＯＭ（リードオンリーメモリ）で実現でき、自己アドレス情報１３と実装プロセッサ数情報１２と転送先アドレス情報１１を受信し、左イネーブル信号１４を出力する。反転回路２０１は左イネーブル信号１４を受信し、その反転論理をとった右イネーブル信号１５を出力する。」（第３頁左下欄第１４行目〜同頁右下欄第５行目）
　
（１０−５）
「第４図（ａ）に実装プロセッサ数が８の場合に書き込まれる転送先決定テーブル２００の内容の例を示す。以下に本転送先決定回路１０１の作用を説明する。第４図（ａ）で例えば自己アドレス情報１３が＃３では、転送先アドレス情報１１が＃４、＃５、＃６、＃７の場合には左イネーブル信号１４は１、反転回路２０１により右イネーブル信号１５が０となり、第１図の第１通信ノード中の左イネーブル信号１４がアクティブ状態、右イネーブル信号１５がディセーブル状態となり、通信データ１０は左入力バッファ１０２に格納され、左回転のリングバスに出力される。同様に自己アドレス情報１３が＃３で、転送先アドレスが＃０、＃１、＃２の場合には、左イネーブル信号１４は０、反転回路２０１により出力右イネーブル信号１５が１となり、第１図の第１通信ノード中の左イネーブル信号１４がディセーブル状態、右イネーブル信号１５がアクティブ状態となり、通信データ１０は右入力バッファ１０２に格納され、右回転のリングバスに出力される。」（第３頁右下欄第５行目〜第４頁左上欄第３行目）
　
３の１５．双方向リング構造における送信経路選択に関する周知技術の認定
　上記（９−３）に「本発明のマルチプロセッサシステムの第二の実施形態では、信号用リングバスとデータ用リングバスを、左回り及び右回りの２つのリングバスに分け、距離的に近い方のリングバスを選択できるようにしたものである。」と記載され、上記（１０−１）に「第５図（ａ）に８台のプロセッサ２（以下ＰＥと称すこともある）２を双方向リングバス方式で結合した例を示す。ＰＥ＃０からＰＥ＃７は各々対応する通信ノード１を介して左回転のリングバス２０と右回転のリングバス３０で相互結合される。各ＰＥ間で相互にデータ通信を行なう場合、通信データは左回転あるいは右回転のリングバスを選択してルーティングする」と記載され、上記（１０−５）に「自己アドレス情報１３が＃３では、転送先アドレス情報１１が＃４、＃５、＃６、＃７の場合には…（中略）…通信データ１０は…（中略）…左回転のリングバスに出力される。同様に自己アドレス情報１３が＃３で、転送先アドレスが＃０、＃１、＃２の場合には…（中略）…通信データ１０は…（中略）…右回転のリングバスに出力される。」と記載されていることにより例示されるように、双方向リング構造で発信を行う際に、発信元と発信先との関係において、一方のリングを経由した場合の距離と、他方のリングを経由した場合の距離とのうちの短いほうを選び、選んだほうのリングバスを選択して発信を行うことは、当業者には周知である（以下、当該周知技術を「周知技術３」という。）。
　
第４．対比
　本願発明と引用発明とを比較する。
　
　上記（１−３）に示されるように、引用例１における「メッセージ」はデータフィールド、アドレスフィールド、制御フィールドを有するものであるから、引用発明における「メッセージ」は、本願発明における「パケット」に相当する。
　引用発明における「循環させる」ことは、本願発明における「移動させる」ことに相当する。
　引用発明における「第１の環状ネットワークＲ１」と「第２の環状ネットワークＲ２」のいずれも、本願発明における「路線」に相当する。
　引用発明における「第１の環状ネットワークＲ１」と「第２の環状ネットワークＲ２」を併せた構成が、本願発明における「双方向性リング構造」に相当する。
　引用発明における「プロセッサＰＥ」は、本願発明における「プロセッサ」に相当する。
　引用発明における「全体メモリＭＧ」と本願発明における「キャッシュ・バンク」は、複数のプロセッサ（プロセッサＰＥ）によって共有されている記憶装置である点では一致する。
　引用発明における「循環する」ことは、本願発明における「回り進む」ことに相当する。
　引用発明における「プロセッサＰＥ」は「全体メモリＭＧ」にアクセスするものであるので、引用発明における「メッセージ」は、複数のプロセッサ（プロセッサＰＥ）によって共有されている記憶装置のデータの要求を含むという点で、本願発明における「データの要求」に一致する。
　引用発明における「経路」が「短い」ことは、本願発明における「距離」が短いことに相当する。
　引用発明における「インテリジェントネットワーク」は明らかにハードウェアであるので、なんらかの装置である点では、本願発明における「装置」に一致する。
　
　引用発明における「セルＣ」は、双方向性リング構造（第１の環状ネットワークＲ１、第２の環状ネットワーク構造Ｒ２）を回り進む（循環する）、複数のプロセッサ（プロセッサＰＥ）によって共有されている記憶装置（全体メモリＭＧ）の中のデータの要求（メッセージ）が到着するものであり、この「セルＣ」に「複数のプロセッサＰＥ」及び「全体メモリＭＧ」は接続されているのであるから、引用発明における「複数のプロセッサＰＥ」及び「全体メモリＭＧ」が、双方向性リング構造（第１の環状ネットワークＲ１、第２の環状ネットワーク構造Ｒ２）を回り進む（循環する）、複数のプロセッサ（プロセッサＰＥ）によって共有されている記憶装置（全体メモリＭＧ）の中のデータの要求（メッセージ）が到着するための、双方向性リング構造（第１の環状ネットワークＲ１、第２の環状ネットワーク構造Ｒ２）上の接点（本願発明における「アクセス・ポイント又はアドレス・ストップ」に相当するもの。）を備えていることは自明である。
　
　すると、本願発明と引用発明とは、次の点で一致する。
　
＜一致点＞
　複数の路線を含み、各々の路線が時計回り方向又は反時計回り方向のいずれかの向きにパケットを移動させる少なくとも一つの双方向性リング構造と、
　前記少なくとも一つの双方向性リング構造によってともに連結された複数のノードとして、複数のプロセッサおよび記憶装置と、
を含み、
　前記記憶装置は、前記複数のプロセッサによって共有されており、
　前記記憶装置は、前記双方向性リング構造を回り進む、記憶装置の中のデータの要求が到着するアクセス・ポイント又はアドレス・ストップを備える装置。
　
　一方で、両者は、次の点で相違する。
　
＜相違点１＞
　「少なくとも一つの双方向性リング構造」（第１の環状ネットワークＲ１と第２の環状ネットワークＲ２）を、本願発明は「半導体チップ上に」含むものであるのに対し、引用発明は半導体チップ上に含むものではない点。
　
＜相違点２＞
　「少なくとも一つの双方向性リング構造」（第１の環状ネットワークＲ１と第２の環状ネットワークＲ２）「によってともに連結された複数のノードとして」の「複数のプロセッサによって共有され」ている「記憶装置」が、本願発明では「複数のキャッシュ・バンク」であり、当該「複数のキャッシュ・バンク」は、「１つのアドレス空間に含まれる共有キャッシュを構成し、前記複数のプロセッサからの前記アドレス空間の一部に対する複数のブロック要求をそれぞれ独立して処理」するものであり、「前記複数のブロック要求中の複数のアドレス・ビットは、前記複数のキャッシュ・バンクに対して均一なアクセスを提供すべく異なる複数のキャッシュ・バンクにマッピングされる」ものであるのに対し、前記した「記憶装置」に該当するものが引用発明では「全体メモリＭＧ」である点。
　
＜相違点３＞
　本願発明では、「キャッシュ・バンクの中のデータの要求」が「前記複数のプロセッサのうちデータの発信元のプロセッサから時計回り方向、及び反時計回り方向の両方のキャッシュ・バンクへの距離に基づいて選定された一つの方向に発信され」るものであるのに対し、引用発明では「プロセッサＰＥ間の対話におけるメッセージの発信元と発信先との関係において、第１の環状ネットワークＲ１を経由して発信元から発信先へメッセージを発信した場合の経路と、第２の環状ネットワークＲ２を経由して発信元から発信先へメッセージを発信した場合の経路のうちの短いほうを選び、選んだほうの環状ネットワークを選択してメッセージを発信する」ものではあるものの、上記（１−１）の記載事項においては、このような経路（距離）の短いほうを選ぶことを行うメッセージの発信元と発信先として直接言及されているものは「プロセッサＰＥ間」のみであり、発信元と発信先のいずれかに「全体メモリＭＧ」を含むメッセージについて、このような経路（距離）の短いほうを選ぶことを行うか否かに言及されていない点。
　
第５．判断
　上記した相違点について検討する。
　
５の１．相違点１について
　上記「３の６．半導体チップ上にてリングバスを用いる周知技術の認定」にて周知技術１として示したように、半導体チップ上にリングバスを設けることは当業者には周知である。そのため、「少なくとも一つの双方向性リング構造」（第１の環状ネットワークＲ１と第２の環状ネットワークＲ２）を用いた引用発明を半導体チップ上にて実現して、「少なくとも一つの双方向性リング構造」（第１の環状ネットワークＲ１と第２の環状ネットワークＲ２）を半導体チップ上に含むようにすることは当業者であれば想到し得たものである。
　よって、上記相違点１は格別のものではない。
　
５の２．相違点２及び３について
　上記「３の８．引用例５に記載されている発明の認定」にて示したように、引用例５には、リング状の伝送路１０によってともに連結された複数のノードであり、複数のプロセッサによって共有されている、複数のメモリ・バンクである複数の記憶装置（メモリ）１６、１７、１８、１９が備えられ、複数のメモリ・バンクである当該複数の記憶装置（メモリ）１６、１７、１８、１９は、１つのアドレス空間に含まれる共有メモリを構成し、複数のプロセッサからのアドレス空間の一部に対する複数の要求をそれぞれ独立して処理するものであり、複数の要求中の複数のアドレスは、複数のメモリ・バンクである複数の記憶装置（メモリ）１６、１７、１８、１９に対して均一なアクセスを提供すべく異なる複数の記憶装置（メモリ）１６、１７、１８、１９にマッピングされるものとする発明が記載されている。
　また、上記「３の１２．複数のキャッシュ・バンクの周知技術の認定」にて周知技術２として示したように、複数のキャッシュ・バンクを備え、当該複数のキャッシュ・バンクは、１つのアドレス空間に含まれる共有キャッシュを構成し、アドレス空間の一部に対する複数の要求をそれぞれ独立して処理するものであり、複数の要求中の複数のアドレスは、複数のキャッシュ・バンクに対して均一なアクセスを提供すべく異なる複数のキャッシュ・バンクにマッピングされるものとすることは、当業者には周知である。
　さらに、引用発明における「メッセージの発信元と発信先との関係において、第１の環状ネットワークＲ１を経由して発信元から発信先へメッセージを発信した場合の経路と、第２の環状ネットワークＲ２を経由して発信元から発信先へメッセージを発信した場合の経路のうちの短いほうを選び、選んだほうの環状ネットワークを選択してメッセージを発信する」ことについて、上記（１−１）の記載事項においては、このような経路の短いほうを選ぶことを行うメッセージの発信元と発信先として直接言及されているものは「プロセッサＰＥ間」のみであるものの、このような経路の短いほうを選ぶ選択動作を、第１の環状ネットワークＲ１または第２の環状ネットワークＲ２を用いてメッセージを転送する際に発信元または発信先となるあらゆるものを対象にして行うことは当業者であれば想到し得たものである。
　
　それゆえ、引用発明に引用例５に記載された発明と周知技術２を適用して、第１の環状ネットワークＲ１と第２の環状ネットワークＲ２に、全体メモリＭＧに代えて、または、全体メモリＭＧとともに、複数のキャッシュ・バンクを接続するように設計変更し、そのような設計変更に伴い、「メッセージの発信元と発信先との関係において、第１の環状ネットワークＲ１を経由して発信元から発信先へメッセージを発信した場合の経路と、第２の環状ネットワークＲ２を経由して発信元から発信先へメッセージを発信した場合の経路のうちの短いほうを選び、選んだほうの環状ネットワークを選択してメッセージを発信する」という環状ネットワークの選択動作を行う対象となる発信先としてキャッシュ・バンクを含めるようにすることにより、引用発明において、第１の環状ネットワークＲ１と第２の環状ネットワークＲ２によってともに結合された複数のノードとしての複数のプロセッサによって共有されている記憶装置として、複数のキャッシュ・バンクを備え、当該複数のキャッシュ・バンクは、１つのアドレス空間に含まれる共有キャッシュを構成し、複数のプロセッサからのアドレス空間の一部に対する複数のブロック要求をそれぞれ独立して処理するものとし、複数のブロック要求中の複数のアドレス・ビットは、複数のキャッシュ・バンクに対して均一なアクセスを提供すべく異なる複数のキャッシュ・バンクにマッピングされるものとし、キャッシュ・バンクの中のデータの要求を、複数のプロセッサのうち発信元のプロセッサから時計回り方向、及び反時計回り方向の両方のキャッシュ・バンクへの距離に基づいて選定された一つの方向に発信されるものとするように変更することに、特段の困難性はない。　
　よって、上記相違点２及び３は格別のものではない。
　
　なお、引用例１を挙げるまでもなく、上記「３の１５．双方向リング構造における送信経路選択に関する周知技術の認定」にて周知技術３として示したように、双方向リング構造で発信を行う際に、発信元と発信先との関係において、一方のリングを経由した場合の距離と、他方のリングを経由した場合の距離とのうちの短いほうを選び、選んだほうのリングバスを選択して発信を行うことは、当業者には周知である。このように、双方向リング構造上の２点間で通信を行うのであれば、短い距離のほうのリングを用いて発信を行うことはいわば当業者にとっては至極当然なことであることを考慮すれば、なおさらのこと、上記相違点３は格別のものではない。
　
５の３．小括
　また、本願発明が有する作用効果は、引用発明、周知技術１、引用例５に記載された発明、周知技術２及び周知技術３から当業者が予測できた範囲内のものである。
　
　よって、本願発明は、引用発明、（引用例２、引用例３及び引用例４に例示されている）周知技術１、引用例５に記載された発明、（引用例６、引用例７及び引用例８に例示されている）周知技術２及び（引用例９及び引用例１０に例示されている）周知技術３に基いて、当業者が容易に発明をすることができたものである。
　
第６．平成２２年１２月２７日付け意見書について
　審判請求人（出願人）は平成２２年１２月２７日付け意見書の「（ｃ）本願発明の有利な効果」の項目において、平成２２年９月１日付けの最初の拒絶理由通知における理由１（特許法第２９条第２項の規定により特許を受けることができない旨の拒絶理由）に対する反論を行っている。
　当該項目において審判請求人（出願人）は「引用文献１は、複数のプロセッサ間の通信のみに関するものである。」と主張している。しかしながら、引用例１における引用発明においては、第１の環状ネットワークＲ１と第２の環状ネットワークＲ２には複数のプロセッサＰＥのみならず全体メモリＭＧも接続されており、この全体メモリＭＧには複数のプロセッサＰＥからアクセスできるものであるから、引用発明が複数のプロセッサ間の通信のみに関するものであるとはいえない。そのため、審判請求人（出願人）の上記主張は失当である。なお、引用発明では「メッセージの発信元と発信先との関係において、第１の環状ネットワークＲ１を経由して発信元から発信先へメッセージを発信した場合の経路と、第２の環状ネットワークＲ２を経由して発信元から発信先へメッセージを発信した場合の経路のうちの短いほうを選び、選んだほうの環状ネットワークを選択してメッセージを発信する」ものではあるものの、上記（１−１）の記載事項においては、このような経路の短いほうを選ぶことを行うメッセージの発信元と発信先として直接言及されているものは「プロセッサＰＥ間」のみであり、発信元と発信先のいずれかに「全体メモリＭＧ」を含むメッセージについて、このような経路の短いほうを選ぶことを行うか否かに言及されていない点は、相違点３として既に指摘しており、この相違点３は格別のものではないことも既に指摘しているのであるから、この点をもって本願発明の進歩性を是認することはできない。
　また、審判請求人（出願人）は「第１に、引用文献１の幾つかの実施形態において、それぞれのメモリは、関連する１つのプロセッサを介してのみアクセス可能である。図５に示される実施形態では、複数のメモリ（Ｍ１〜Ｍｉ）が１つのバスを介して複数のプロセッサに接続されている。」と主張している。しかしながら、審判請求人（出願人）が指摘するプロセッサ毎のメモリＭ１〜Ｍｉは、引用発明の認定において指摘した全体メモリＭＧとは別のメモリである。このように引用発明の認定において指摘した全体メモリＭＧとは異なるメモリについて主張しても意味をなさない。よって、審判請求人（出願人）の上記主張は失当である。
　また、審判請求人（出願人）は「しかしながら、引用文献１には、双方向性リング構造に複数のキャッシュバンクを接続する点は開示も示唆もされていない。」と主張している。しかしながら、審判請求人（出願人）が主張する点は、相違点２及び相違点３として既に指摘しており、これらの相違点２及び相違点３は格別のものではないことも既に指摘しているのであるから、この点をもって本願発明の進歩性を是認することはできない。よって、審判請求人（出願人）の上記主張は失当である。
　さらに、審判請求人（出願人）は「上記拒絶理由通知では、（５−２）および（５−３）において引用文献５の段落００２４−００２７を示している。しかしながら、引用文献５は、各ノード（ノード４，５，６，７）のアドレス範囲が１つの大きな連続したアドレス範囲であることが示されているのみである。さらに、上記拒絶理由通知では、（５−４）において、引用文献５の段落００２８−００３０を示している。しかし、引用文献５では、キャッシュサイズによって複数のノードのうちの一つに対してキャッシュ空間を割り当てることのみが考慮されている。したがって、引用文献５では、複数のキャッシュ・バンクに対して均一なアクセスを提供すべく異なる複数のキャッシュ・バンクに複数のブロック要求中の複数のアドレス・ビットがマッピングされる点は開示も示唆もされていない。」と主張している。しかしながら、特に、（５−４）である引用例５の【００２８】〜【００３０】に示されている「キャッシュサイズを考慮したアドレス範囲の割り当て」は、「キャッシュの１ライン」のサイズである「１０Ｈバイト」単位で各記憶装置（メモリ）１６、１７、１８、１９に割り当てるものであって、隣接するアドレスのデータを互いに異なる記憶装置（メモリ）に割り当てるものであることは既に指摘した通りである。このようなキャッシュラインサイズの粒度のアドレスインタリーブの手法を複数の記憶装置に適用した場合に、複数の記憶装置に対して均一なアクセスを提供することができることは、当業者には自明なことであることも既に指摘した通りであり、そのため、引用例５において、複数の要求中の複数のアドレスは、複数の記憶装置（メモリ）１６、１７、１８、１９に対して均一なアクセスを提供すべく異なる複数の記憶装置（メモリ）１６、１７、１８、１９にマッピングされるものであると認められることも既に指摘した通りである。また、同様なマッピングが複数のキャッシュ・バンクに適用されることは「３の１２．複数のキャッシュ・バンクの周知技術の認定」にて既に指摘した通りである。よって、審判請求人（出願人）の上記主張は失当である。
　このように、平成２２年１２月２７日付け意見書の「（ｃ）本願発明の有利な効果」の項目における、平成２２年９月１日付けの最初の拒絶理由通知における理由１（特許法第２９条第２項の規定により特許を受けることができない旨の拒絶理由）に対する反論を検討しても、拒絶理由を覆すに足る根拠が見いだせない。
　　　
第７．むすび
　したがって、本願の請求項１に係る発明は、その優先日前に日本国又は外国において頒布された刊行物に記載された発明に基いて、当業者が容易に発明をすることができたものであるから、他の請求項について検討をするまでもなく、本願は特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。