【誤訳訂正書】
【提出日】平成23年7月25日(2011.7.25)
【誤訳訂正１】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
ダイナミックメモリサイジングのレイテンシを最適化するシステムであって、
それぞれが少なくとも１つのウェイを有する複数のブロックを含むメモリと、
電力供給状態から最後に出て以来、前記複数のブロックの少なくとも１つのブロックがアクセスされたことを示すウォームビット、または、前記複数のブロックの少なくとも１つのブロックが変更されたことを示すダーティビットのいずれかを生成するロジックと、
メモリの状態を変更するよう要求する制御ロジックと、
前記複数のブロックの特定のブロックをアクティブまたは非アクティブにするよう前記メモリに要求するプロセッサと、
を備え、
前記特定のブロックがウォームビットによりマークされている場合、前記特定のブロックが起動する間、前記特定のブロックの状態ビットが無効にされる、または、前記特定のブロックがダーティビットによりマークされている場合、前記特定のブロックが非アクティブである間、前記特定のブロックが無効にされる、
システム。
【請求項２】
前記ロジックは、各ダーティビットに対し少なくとも１つのウォームビットを生成する、
請求項１に記載のシステム。
【請求項３】
前記プロセッサは、前記複数のブロックのアクティブなブロックを非アクティブにすることを前記メモリに要求し、
前記ダーティビットに基づいて、前記アクティブなブロックのエントリが無効にされる、
請求項１または請求項２に記載のシステム。
【請求項４】
前記少なくとも１つのウェイは、前記メモリの２つ以上のサブブロックを含む、
請求項１から請求項３までの何れか一項に記載のシステム。
【請求項５】
前記ロジックは、パワーマネジメントロジック、前記制御ロジック、または、オペレーティングシステムの少なくとも１つの上で動作する、
請求項１から請求項４までの何れか一項に記載のシステム。
【請求項６】
前記メモリは、前記プロセッサを含むパッケージに内蔵された同期式ランダムアクセスメモリである、
請求項１から請求項５までの何れか一項に記載のシステム。
【請求項７】
前記プロセッサは、第１のコアおよび第２のコアを少なくとも含む、
請求項１から請求項６までの何れか一項に記載のシステム。
【請求項８】
前記第１のコアは、第１の一意の識別子を有し、
前記第２のコアは、第２の一意の識別子を有し、
前記メモリは、特定のコアの前記識別子に基づき、前記特定のコアの状態変数をリストアする、
請求項７に記載のシステム。
【請求項９】
ダイナミックメモリサイジングのレイテンシを最適化するメモリデバイスであって、
それぞれが少なくとも１つのウェイを有する複数のブロックを含むメモリと、
電力供給状態から最後に出て以来、前記複数のブロックの少なくとも１つのブロックがアクセスされたことを示すウォームビット、または、前記複数のブロックの少なくとも１つのブロックが変更されたことを示すダーティビットのいずれかを生成するロジックと、
を備え、
前記複数のブロックの特定のブロックがウォームビットによりマークされている場合、前記特定のブロックが起動する間、前記特定のブロックの状態ビットが無効にされる、または、前記複数のブロックの特定のブロックがダーティビットによりマークされている場合、前記特定のブロックが非アクティブである間、前記特定のブロックが無効にされる、
メモリデバイス。
【請求項１０】
前記ロジックは、各ダーティビットに対し少なくとも１つのウォームビットを生成する、
請求項９に記載のメモリデバイス。
【請求項１１】
前記ロジックは、プロセッサ、および／または、制御ロジックから命令を受信する、
請求項９または請求項１０に記載のメモリデバイス。
【請求項１２】
ダイナミックメモリサイジングのレイテンシを最適化する方法であって、
電力供給状態から最後に出て以来、メモリの複数のブロックの少なくとも１つのブロックがアクセスされたことを示すウォームビット、または、前記複数のブロックの少なくとも１つのブロックが変更されたことを示すダーティビットのいずれかを生成する段階と、
前記メモリの状態を変更する要求を受信する段階と、
前記複数のブロックの特定のブロックがウォームビットによりマークされている場合、前記特定のブロックが起動する間、前記特定のブロックの状態ビットを無効にする段階、または、前記複数のブロックの特定のブロックがダーティビットによりマークされている場合、前記特定のブロックが非アクティブである間、前記特定のブロックを無効にする段階と、
を含む方法。
【請求項１３】
前記メモリの状態を変更する前記要求を受信した後、前記ダーティビットによりマークされる前記メモリの前記特定のブロックのエントリを無効にする段階をさらに含む、
請求項１２に記載の方法。
【請求項１４】
前記エントリを無効にする段階は、
無効にする前記メモリのブロックを選択する段階と、
前記メモリの前記ブロックがダーティビットによりマークされているかどうかを決定する段階と、
前記メモリの前記ブロックの前記エントリを無効にする段階と、
を含む、
請求項１３に記載の方法。
【請求項１５】
前記ウォームビットは、メモリトランザクションアドレス、ウェイ選択、ライトイネーブル、または、トランザクションタイプ情報の少なくとも１つから導かれる、
請求項１２から請求項１４までの何れか一項に記載の方法。
【請求項１６】
前記要求は、特定の電力供給状態から他の電力供給状態への移行中に生成される、
請求項１２から請求項１５までの何れか一項に記載の方法。
【請求項１７】
前記状態ビットを無効にする段階は、
前記状態ビットが保持されていたかどうかをチェックし、前記状態ビットが保持されていなかった場合、すべての状態ビットを無効にする段階と、
無効にする前記メモリのブロックを選択する段階と、
前記メモリの前記ブロックがウォームビットによりマークされているかどうかを決定する段階と、
前記メモリの前記特定のブロックの前記状態ビットを無効にする段階と、
を含む、
請求項１２から請求項１６までの何れか一項に記載の方法。
【請求項１８】
前記ウォームビット、および／または、前記ダーティビットをクリアする段階をさらに含む、
請求項１２から請求項１７までの何れか一項に記載の方法。
【請求項１９】
コンピュータに、
ダイナミックメモリサイジングのレイテンシを最適化する複数の手順を実行させるためのプログラムであって、
前記複数の手順は、
電力供給状態から最後に出て以来、メモリの複数のブロックの少なくとも１つのブロックがアクセスされたことを示すウォームビット、または、前記複数のブロックの少なくとも１つのブロックが変更されたことを示すダーティビットのいずれかを生成する手順と、
前記メモリの状態を変更する要求を受信する手順と、
前記複数のブロックの特定のブロックがウォームビットによりマークされている場合、前記特定のブロックが起動する間、前記特定のブロックの状態ビットを無効にする手順、または、前記複数のブロックの特定のブロックがダーティビットによりマークされている場合、前記特定のブロックが非アクティブである間、前記特定のブロックを無効にする手順と、
を含む、
プログラム。
【請求項２０】
前記複数の手順は、
前記メモリの状態を変更する前記要求を受信した後、前記ダーティビットによりマークされる前記メモリの前記特定のブロックのエントリを無効にする手順をさらに含む、
請求項１９に記載のプログラム。
【請求項２１】
前記エントリを無効にする手順は、
無効にする前記メモリのブロックを選択する手順と、
前記メモリの前記ブロックがダーティビットによりマークされているかどうかを決定する手順と、
前記メモリの前記ブロックの前記エントリを無効にする手順と、
を含む、
請求項２０に記載のプログラム。
【請求項２２】
前記ウォームビットは、メモリトランザクションアドレス、ウェイ選択、ライトイネーブル、または、トランザクションタイプ情報の少なくとも１つから導かれる、
請求項１９から請求項２１までの何れか一項に記載のプログラム。
【請求項２３】
前記要求は、特定の電力供給状態から他の電力供給状態への移行中に生成される、
請求項１９から請求項２２までの何れか一項に記載のプログラム。
【請求項２４】
前記状態ビットを無効にする手順は、
前記状態ビットが保持されていたかどうかをチェックし、前記状態ビットが保持されていなかった場合、すべての状態ビットを無効にする手順と、
無効にする前記メモリのブロックを選択する手順と、
前記メモリの前記ブロックがウォームビットによりマークされているかどうかを決定する手順と、
前記メモリの前記ブロックからの前記状態ビットを無効にする手順と、
を含む、
請求項１９から請求項２３までの何れか一項に記載のプログラム。
【請求項２５】
前記複数の手順は、
前記ウォームビット、および／または、前記ダーティビットをクリアする手順をさらに含む、
請求項１９から請求項２４までの何れか一項に記載のプログラム。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】００３４
【訂正方法】変更
【訂正の内容】
【００３４】
本発明のいくつかの実施形態に従い、このロジックは、１．キャッシュへの１つ以上のトランザクションのアドレス；２．１つ以上のリード／ライトイネーブル；３．状態／ウェイ情報の１つ以上に基づき、ウォームおよび／またはダーティビットを生成する。本発明のいくつかの実施形態では、ロジック５００は、ウェイ選択５０６、および、ライトイネーブル５０８のみならずメモリトランザクションアドレス５０２から情報を受信するデコードロジック５１２を含む。本発明のいくつかの実施形態では、メモリトランザクションアドレス５０２は、セットビット５０４の１つ以上のサブセットを含み得る。
【誤訳訂正３】
【訂正対象書類名】明細書
【訂正対象項目名】００４８
【訂正方法】変更
【訂正の内容】
【００４８】
アナログ・デジタル変換器（ＡＤＣ）１５６もゼロ電圧入／出ロジック１５４の一部として設けられ、電圧供給レベルを監視して以下にさらに詳細に述べるような関連するデジタル出力を供給し得る。
【誤訳訂正４】
【訂正対象書類名】明細書
【訂正対象項目名】００６５
【訂正方法】変更
【訂正の内容】
【００６５】
システム６００では、例えば、保留中のプロセッサ割込みがないことを検出するＡＣＰＩソフトウェア６５０に応答し、Ｃ４状態、または、ゼロ電圧スリープ状態へと移行し得る。このことは、ＡＣＰＩソフトウェアが、ＩＣＨ６２５に、例えば、典型的なＤｅｅｐｅｒ  Ｓｔｏｐ（ＤＰＲＳＴＰ＃）信号、および、典型的なＤＰＳＬＰ＃信号などの１つ以上のパワーマネジメント関連の信号をアサートさせることによりなされ得る。Ｄｅｅｐｅｒ  Ｓｔｏｐ（ＤＰＲＳＴＰ＃）信号は、チップセットからプロセッサへと直接供給され、プロセッサのクロック／パワーマネジメントロジック１５０に低周波モード（ＬＦＭ）を開始させる。低周波モードでは、プロセッサは、例えば、最小または他の低動作周波数へと移行してよい。
【誤訳訂正５】
【訂正対象書類名】明細書
【訂正対象項目名】発明の名称
【訂正方法】変更
【訂正の内容】
【発明の名称】ダイナミックメモリサイジングのレイテンシを最適化する方法、システムおよびプログラム