【事件の表示】
　特願２０００−５６６８５３「メモリ装置及びメモリ回路」拒絶査定不服審判事件〔平成１２年３月２日国際公開、ＷＯ００／１１６７６、平成１６年１月８日国内公表、特表２００４−５００６７３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１１年８月１８日（パリ条約による優先権主張外国庁受理　１９９８年８月２１日、アメリカ合衆国）を国際出願日とする特許出願であって、平成１９年１２月１２日付けの拒絶理由通知に対して平成２０年４月１１日に意見書及び手続補正書が提出されたが、同年９月２２日付けで拒絶査定がなされた。
　そして、平成２１年１月５日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成２２年６月１１日付けで審尋がなされ、同年１２月１５日に回答書が提出された。
　
第２．平成２１年１月５日に提出された手続補正書による補正について
　平成２１年１月５日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の明細書の特許請求の範囲の請求項１０〜１４、１６〜２３及び２９〜４５を削除するとともに、当該削除に伴って請求項の番号及び引用する請求項の番号を修正するものであるから、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第１号に掲げる請求項の削除を目的とするものに該当する。
　したがって、本件補正は、特許法第１７条の２第４項に規定する要件を満たす。
　また、本件補正が、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　以上のとおりであるから、本件補正は適法になされたものである。
　
第３．本願発明
　上記第２．において検討したとおり、本件補正は適法になされたものであるから、本願の請求項１〜１５に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜１５に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、その請求項１に記載されている事項により特定される以下のとおりのものである。
　「【請求項１】
　メモリ装置であって、当該メモリ装置が、
　Ｘ方向で互いに隣接して配置された第１及び第２データ経路回路であって、各データ経路回路が前記メモリ装置からデータを出力するデータ書込み回路と、前記メモリ装置にデータを入力するデータ読取り回路と、セクション選択回路とを具えている当該データ経路回路と、
　Ｘ方向で前記第１データ経路回路に接続されたメモリセルの少なくとも１つのブロックと、Ｘ方向で前記第２データ経路回路に接続されたメモリセルの少なくとも１つの他のブロックとであって、前記第１及び第２データ経路回路が前記Ｘ方向でメモリセルのこれらブロック間に位置し、各ブロックの前記メモリセルが行及び列を有するアレイに構成されており、前記メモリセルの各ブロックがセンス増幅器回路を有し、これらセンス増幅器回路が、前記Ｘ方向に配置した入出力（ＩＯ）ラインを用いてそれぞれのデータ経路回路に接続されており、これら入出力ラインは前記Ｘ方向で前記センス増幅器回路と前記データ経路回路との間でデータを転送するのに用いられるようになってメモリセルの当該ブロックと
を有するメモリ装置。」
　
　なお、ここにおいて、「各データ経路回路が前記メモリ装置からデータを出力する
データ書込み回路
データ読取り回路
データ読取り回路
データ書込み回路
用いられるようになって
用いられるようになっている
　
第４．引用刊行物に記載された発明
１．本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平７−１６１１８３号公報（以下「引用例」という。）には、図１、３及び４とともに、以下の記載がある。
　
ａ．「【０００１】
【産業上の利用分野】本発明は、半導体記憶装置、さらにはそれの動作速度の高速化技術に関し、例えばシンクロナスＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）に適用して有効な技術に関する。」
　
ｂ．「【００１７】
【実施例】
図４には本発明に係る半導体記憶装置の一実施例であるシンクロナスＤＲＡＭの全体的な構成が機能的に示される。
【００１８】
図４に示されるシンクロナスＤＲＡＭは、特に制限されないが、外部から入力されるロウアドレスの一部によって選択可能な二つのメモリバンク１（Ｂａｎｋ１），メモリバンク０（Ｂａｎｋ０）を有する。バンク１，０は、それぞれダイナミック型メモリセルをアレイ状に配列して成る複数のメモリマットを有する。このバンク選択回路４０５は、上記バンク１，０に対してカラムアドレスを選択的に伝達させることによって、アクセス対象バンクを選択するためのバンク選択回路４０５が設けられている。
　
ｃ．「【００１９】
ロウアドレスバッファ４１１が設けられ、このロウアドレスバッファ４１１を介して取込まれたロウアドレスが、後段のロウアドレスプリデコーダ４１０によってプリデコードされた後に、ロウデコード回路４０８，４０９に伝達されるようになっている。このローデコード回路４０８、４０９のデコード出力に基づいて、上記バンク１，０に含まれるワード線の選択信号が生成される。尚、ロウアドレス上位ビットは、バンク１，０の選択ビットとして利用される。
【００２０】
また、外部からカラムアドレスバッファ１１５を介して入力されたカラムアドレスを初期アドレスとしてそれに続くカラムアドレスを生成するためのカラムアドレスカウンタ４１４が設けられ、生成されたカラムアドレスが、カラムアドレスプリデコーダ１１７に伝達され、そこでプリデコードされた後に、上記バンク選択回路４０５に伝達されるようになっている。
　
ｄ．「【００２１】
ロウアドレスのデコード出力に基づいて一つのワード線が選択レベルに駆動されると、それに結合されたメモリセルが選択される。このとき、カラムアドレスのデコードによって生成されたデータ線選択信号に基づいてカラム選択スイッチが動作されることによって、データ線が選択的にコモンデータ線に結合され、それによって、上記メモリセルへのデータ書込み、又は当該メモリセルからのデータ読出しが可能とされる。メモリセルデータの信号レベルは微弱であるため、それを増幅するためのセンスアンプ４０３，４０７が設けられている。このセンスアンプ４０３，４０７で増幅されたメモリセルデータは、それぞれ入出力回路４０１，４０２に含まれるメインアンプＭＡを介して、外部出力可能とされる。また、外部からの書込みデータは、上記入出力回路４０１に含まれるライトアンプＷＡで増幅された後にコモンデータ線に伝達され、上記のようにカラムアドレスに基づいて選択されたデータ線を介して、対応するメモリセルに伝達されることによって、書込み可能とされる。
　
ｅ．「【００２２】
図１には上記シンクロナスＤＲＡＭにおける主要部の構成例が、実際のレイアウトに近い形で示される
【００２３】
特に制限されないが、バンク１（Ｂａｎｋ１）と、バンク０（Ｂａｎｋ０）は半導体チップにおいて対応配置される。バンク１とバンク０とは、基本的に同一構成とされ、それぞれ複数のメモリセルがアレイ状に配列されて成るメモリマット１３１〜１３８を含む。また、カラムアドレスバッファ１１５や、比較的大きなレイアウト面積を占めるカラムアドレスプリデコーダ１１７、冗長比較回路１１８、カラム系制御回路１１６は、全てのメモリマットのアクセスパスが可能な限り短くなるような位置に配置される。本実施例では、特に制限されないが、バンク１において、メモリマット１３２とメモリマット１３３との間に、カラムアドレスバッファ１１５や、カラムアドレスプリデコーダ１１７、冗長比較回路１１８、カラム系制御回路１１６を配置するようにしている
　
ｆ．「【００２５】
上記カラムアドレスバッファ１１５を介して取込まれたカラムアドレスが、上記カラムアドレスプリデコーダ１１７によってプリデコードされ、このプリデコード出力が、カラムデコーダ１０１〜１０８へ伝達され、そこでデコードされることにより、カラム選択スイッチを選択的に制御するための制御信号が生成されるようになっている。このカラムスイッチによってデータ線が選択的にコモンデータ線に結合されることによって、メモリセルデータの読出しが可能とされる。読出されたメモリセルデータは、対応するメインアンプＭＡを介して外部出力可能とされる。メモリセルからの読出しデータを外部出力可能とするためのメインアンプＭＡは、バンク１，０毎に、それぞれメモリマット１３１〜１３８の近傍に複数配列される。
　
ｇ．「【００３０】次に、バンクセレクタについて詳述する。
【００３１】図３には上記複数のバンクセレクタＢＳ１〜ＢＳ８のうち、バンクセレクタＢＳ１について構成例が代表的に示される。
【００３２】
バンクセレクタＢＳ１は、特に制限されないが、図３に示されるようにインバータや、ナンド回路、ＣＭＯＳトランスファゲートなどの論理回路の組合わせによって構成される
【００３３】特に制限されないが、カラムアドレスプリデコーダ１１７から図１に示されるカラムデコーダ１０１に伝達されるべきプリデコード信号の通過を規制するための上位ゲート回路３０１、及び下位ゲート回路３０２が設けられる。上位ゲート回路３０１は、上記カラムアドレスプリデコーダ１１７から伝達されたプリデコード信号のうち、上位１２ビットについての伝達を一定条件下で制限するもので、特に制限されないが、入力初段のインバータ３０３と、それの後段に配置されたＣＭＯＳトランスファゲート３０４と、このＣＭＯＳトランスファゲート３０４の出力論理を反転するためのインバータ３０５との結合回路が、１２組配置されて成る。また、上記下位ゲート回路３０２は、上記カラムアドレスプリデコーダ１１７から伝達されたプリデコード信号のうち、下位８ビットについての伝達を一定条件下で制限するもので、特に制限されないが、入力初段の３入力ナンド回路３０６と、その論理出力を反転するためのインバータ３０７と、それの後段に配置されたＣＭＯＳトランスファゲート３０８と、このＣＭＯＳトランスファゲート３０８の出力論理を反転するためのインバータ３０９との結合回路が、８組配置されて成る。」
　
ｈ．「【００３５】
さらに、上位ゲート回路３０１，下位ゲート回路３０３，及びカラム冗長系ゲート回路３３０に含まれる全てのＭＯＳトランスファゲート３０４，３０８，３１３，３１７の動作や、メインアンプＭＡ、ライトアンプＷＡ（図４参照）の動作を制御するため、制御論理回路３３１が設けられている
【００３６】
カラム系起動信号１２０、すなわちリード起動信号、及びライト起動信号と、マット活性化信号とのナンド論理を得るため、２入力ナンド回路３１９，３２０が設けられ、それの出力論理を反転するためのインバータ３２１，３２２が設けられる
【００３７】
ここで、上記マット活性化信号は、図１に示されるメモリマット１３１〜１３８を選択的に活性化するための信号とされ、特に制限されないが、ロウアドレス信号の上位ビットをデコードすることによって得られる。例えば図３に示されるバンクセレクタＢＳ１は、図１から明らかなように、メモリマット１３１に対応するものであるから、図３において示されるマット活性化信号は、メモリマット１３１の活性化を指示するための信号とされる
【００３８】例えば、マット活性化信号がハイレベルにアサートされた状態で、カラム系制御回路１１６によってリード起動信号がハイレベルにアサートされた場合には、ナンド回路３１９の論理出力がローレベルとされるから、上位ゲート回路３０１，下位ゲート回路３０２，カラム冗長系ゲート回路３３０に含まれる全てのＣＭＯＳトランスファゲート３０４，３０８，３１４，３１７がオン状態とされ、そのとき、カラムアドレスバスＹＢＵＳを介してカラムアドレスプリデコーダ１１７から伝達されたプリデコード信号が、図１に示されるカラムデコーダ１０１に伝達されるので、メモリマット１３１のアクセスが可能とされる。つまり、カラムデコーダ１０１にプリデコード信号が入力され、それがデコードされることによって、当該メモリマットに含まれるカラム選択スイッチが動作制御されることによって、メモリセルデータの読出しが可能とされる。そして、上記のようにリード起動信号がハイレベルとされることによってナンド回路の出力論理がローレベルとされた場合には、インバータ３２７の出力論理がハイレベルとされることによって、メインアンプ起動信号１２０がハイレベルにアサートされるので、図１においてメモリマット１３１に対応する４個のメインアンプＭＡが一斉に動作可能状態とされ、それによって、上記メモリセルデータの外部出力が可能とされる。」
　
２．ここにおいて、００２２段落の「図１には上記シンクロナスＤＲＡＭにおける主要部の構成例が、実際のレイアウトに近い形で示される。」という記載から、引用例の図１には、実際のレイアウトに近い「シンクロナスＤＲＡＭ」の内部構造が記載されているものと認められる。
　なお、以下においては、便宜上、図１において、縦方向（公報の上下方向）を「Ｘ方向」ということとする。
　
３．００２１段落の「また、外部からの書込みデータは、上記入出力回路４０１に含まれるライトアンプＷＡで増幅された後にコモンデータ線に伝達され、上記のようにカラムアドレスに基づいて選択されたデータ線を介して、対応するメモリセルに伝達されることによって、書込み可能とされる。」という記載及び図４の記載から、図１において、「メモリバンク１」側の「メインアンプＭＡ」の付近には「ライトアンプＷＡ」が設けられ、これらの「メインアンプＭＡ」と「ライトアンプＷＡ」によって、「第１の入出力回路４０１」が構成されていることが明らかである。
　同様にして、図１の「メモリバンク０」側の「メインアンプＭＡ」の付近には、「ライトアンプＷＡ」が設けられ、これらの「メインアンプＭＡ」と「ライトアンプＷＡ」によって、「第２の入出力回路４０２」が構成されていることが明らかである。
　そこで、図１において、「メモリバンク１」の下部に設けられている「第１の入出力回路４０１」及び「バンクセレクタＢＳ１〜４」をまとめて「第１の周辺回路」といい、「メモリバンク０」の上部に設けられている「第２の入出力回路４０２」及び「バンクセレクタＢＳ５〜８」をまとめて「第２の周辺回路」ということとすれば、図１に記載された「シンクロナスＤＲＡＭ」は、Ｘ方向で互いに隣接して配置された「第１の周辺回路」及び「第２の周辺回路」であって、各周辺回路が「シンクロナスＤＲＡＭ」からデータを出力する「メインアンプＭＡ」と、「シンクロナスＤＲＡＭ」にデータを入力する「ライトアンプＷＡ」と、「バンクセレクタ」とを備えている「第１の周辺回路」及び「第２の周辺回路」を有しているものと認められる。
　また、図１の記載から、図１に記載された「シンクロナスＤＲＡＭ」は、「Ｘ方向」で「第１の周辺回路」に接続された「メモリバンク１」と、「Ｘ方向」で「第２の周辺回路」に接続された「メモリバンク０」とであって、「第１の周辺回路」及び「第２の周辺回路」が「Ｘ方向」で「メモリバンク１」と「メモリバンク０」との間に位置する構成となっていることが明らかである。
　
４．００２１段落の「メモリセルデータの信号レベルは微弱であるため、それを増幅するためのセンスアンプ４０３，４０７が設けられている。このセンスアンプ４０３，４０７で増幅されたメモリセルデータは、それぞれ入出力回路４０１，４０２に含まれるメインアンプＭＡを介して、外部出力可能とされる。」という記載及び図４の記載から、「メモリバンク０」及び「メモリバンク１」の各々には、「センスアンプ４０７」及び「センスアンプ４０３」が備えられていることが明らかである。
　また、００２１段落の「このセンスアンプ４０３，４０７で増幅されたメモリセルデータは、それぞれ入出力回路４０１，４０２に含まれるメインアンプＭＡを介して、外部出力可能とされる。」という記載から、「センスアンプ４０３」と「第１の周辺回路」との間、及び「センスアンプ４０７」と「第２の周辺回路」との間は、各々「コモンデータ線」により接続されているものと認められる。
　
５．００１８段落の「図４に示されるシンクロナスＤＲＡＭは、特に制限されないが、外部から入力されるロウアドレスの一部によって選択可能な二つのメモリバンク１（Ｂａｎｋ１），メモリバンク０（Ｂａｎｋ０）を有する。バンク１，０は、それぞれダイナミック型メモリセルをアレイ状に配列して成る複数のメモリマットを有する。」という記載から、「メモリバンク０」及び「メモリバンク１」内の「メモリセル」は、各々行及び列を有するアレイに構成されていることが明らかである。
　
６．以上を総合すると、引用例には、次の発明（以下「引用発明」という。）が記載されているものと認められる。
　「シンクロナスＤＲＡＭであって、当該シンクロナスＤＲＡＭが、
　Ｘ方向で互いに隣接して配置された第１の周辺回路及び第２の周辺回路であって、各周辺回路が前記シンクロナスＤＲＡＭからデータを出力するメインアンプＭＡと、前記シンクロナスＤＲＡＭにデータを入力するライトアンプＷＡと、バンクセレクタとを備えている前記第１の周辺回路及び前記第２の周辺回路と、
　Ｘ方向で前記第１の周辺回路に接続されたメモリバンク１と、前記Ｘ方向で前記第２の周辺回路に接続されたメモリバンク０とであって、前記第１の周辺回路及び前記第２の周辺回路が前記Ｘ方向で前記メモリバンク１と前記メモリバンク０との間に位置し、前記メモリバンク１及び前記メモリバンク０内のメモリセルは、各々行及び列を有するアレイに構成されており、前記メモリバンク１及び前記メモリバンク０が、各々センスアンプ４０３及びセンスアンプ４０７を有し、前記センスアンプ４０３及び前記センスアンプ４０７は、各々コモンデータ線により前記第１の周辺回路及び前記第２の周辺回路に接続されており、前記コモンデータ線は、前記センスアンプ４０３及び前記センスアンプ４０７と前記第１の周辺回路及び前記第２の周辺回路との間でデータを転送するのに用いられる前記メモリバンク１及び前記メモリバンク０と
を有するシンクロナスＤＲＡＭ。」
　
第５．本願発明と引用発明との対比
１．本願発明と引用発明とを対比する。
　引用発明の「シンクロナスＤＲＡＭ」が本願発明の「メモリ装置」に相当することは、当業者にとって自明である。
　
２．引用発明の「前記シンクロナスＤＲＡＭからデータを出力するメインアンプＭＡ」、「前記シンクロナスＤＲＡＭにデータを入力するライトアンプＷＡ」及び「バンクセレクタ」が、各々本願発明の「前記メモリ装置からデータを出力するデータ読取り回路」、「前記メモリ装置にデータを入力するデータ書込み回路」及び「セクション選択回路」に相当することは明らかである。
　したがって、引用発明の「第１の周辺回路」及び「第２の周辺回路」は、各々本願発明の「第１データ経路回路」及び「第２データ経路回路」に相当し、引用発明の「Ｘ方向で互いに隣接して配置された第１の周辺回路及び第２の周辺回路であって、各周辺回路が前記シンクロナスＤＲＡＭからデータを出力するメインアンプＭＡと、前記シンクロナスＤＲＡＭにデータを入力するライトアンプＷＡと、バンクセレクタとを備えている前記第１の周辺回路及び前記第２の周辺回路」は、本願発明の「Ｘ方向で互いに隣接して配置された第１及び第２データ経路回路であって、各データ経路回路が前記メモリ装置からデータを出力するデータ書込み回路と、前記メモリ装置にデータを入力するデータ読取り回路と、セクション選択回路とを具えている当該データ経路回路」に相当する。
　
３．引用発明の「Ｘ方向で前記第１の周辺回路に接続されたメモリバンク１」及び「前記Ｘ方向で前記第２の周辺回路に接続されたメモリバンク０」は、各々本願発明の「Ｘ方向で前記第１データ経路回路に接続されたメモリセルの少なくとも１つのブロック」及び「Ｘ方向で前記第２データ経路回路に接続されたメモリセルの少なくとも１つの他のブロック」に相当する。
　また、引用発明の「前記第１の周辺回路及び前記第２の周辺回路が前記Ｘ方向で前記メモリバンク１と前記メモリバンク０との間に位置し」という構成は、本願発明の「前記第１及び第２データ経路回路が前記Ｘ方向でメモリセルのこれらブロック間に位置し」という構成に相当する。
　さらに、引用発明の「前記メモリバンク１及び前記メモリバンク０内のメモリセルは、各々行及び列を有するアレイに構成されており」という構成は、本願発明の「各ブロックの前記メモリセルが行及び列を有するアレイに構成されており」という構成に相当する。
　
４．引用発明の「センスアンプ４０３」及び「センスアンプ４０７」が本願発明の「センス増幅器回路」に相当することは、当業者にとって自明である。
　したがって、引用発明の「前記メモリバンク１及び前記メモリバンク０が、各々センスアンプ４０３及びセンスアンプ４０７を有し」という構成は、本願発明の「前記メモリセルの各ブロックがセンス増幅器回路を有し」という構成に相当する。
　また、引用発明の「コモンデータ線」は、メモリセルと外部との間でのデータの入出力を担うものであるから、本願発明の「入出力（ＩＯ）ライン」に相当する。
　したがって、引用発明の「前記センスアンプ４０３及び前記センスアンプ４０７は、各々コモンデータ線により前記第１の周辺回路及び前記第２の周辺回路に接続されており、前記コモンデータ線は、前記センスアンプ４０３及び前記センスアンプ４０７と前記第１の周辺回路及び前記第２の周辺回路との間でデータを転送するのに用いられる」という構成と、本願発明の「これらセンス増幅器回路が、前記Ｘ方向に配置した入出力（ＩＯ）ラインを用いてそれぞれのデータ経路回路に接続されており、これら入出力ラインは前記Ｘ方向で前記センス増幅器回路と前記データ経路回路との間でデータを転送するのに用いられるようになっている」という構成とは、「これらセンス増幅器回路が、入出力（ＩＯ）ラインを用いてそれぞれのデータ経路回路に接続されており、これら入出力ラインは前記センス増幅器回路と前記データ経路回路との間でデータを転送するのに用いられるようになっている」という構成である点で一致する。
　
５．したがって、本願発明と引用発明とは、
　「メモリ装置であって、当該メモリ装置が、
　Ｘ方向で互いに隣接して配置された第１及び第２データ経路回路であって、各データ経路回路が前記メモリ装置からデータを出力するデータ書込み回路と、前記メモリ装置にデータを入力するデータ読取り回路と、セクション選択回路とを具えている当該データ経路回路と、
　Ｘ方向で前記第１データ経路回路に接続されたメモリセルの少なくとも１つのブロックと、Ｘ方向で前記第２データ経路回路に接続されたメモリセルの少なくとも１つの他のブロックとであって、前記第１及び第２データ経路回路が前記Ｘ方向でメモリセルのこれらブロック間に位置し、各ブロックの前記メモリセルが行及び列を有するアレイに構成されており、前記メモリセルの各ブロックがセンス増幅器回路を有し、これらセンス増幅器回路が、入出力（ＩＯ）ラインを用いてそれぞれのデータ経路回路に接続されており、これら入出力ラインは前記センス増幅器回路と前記データ経路回路との間でデータを転送するのに用いられるようになっているメモリセルの当該ブロックと
を有するメモリ装置。」
　
　である点で一致し、以下の点で相違する。
　
（相違点）
　本願発明は、「これらセンス増幅器回路が、
前記Ｘ方向に配置した
前記Ｘ方向で
　
第６．相違点についての当審の判断
１．一般に、半導体メモリを設計・製造するに際して、信号を伝達する線路の長さをできるだけ短くすることは、例えば、引用例の「また、カラムアドレスバッファ１１５や、比較的大きなレイアウト面積を占めるカラムアドレスプリデコーダ１１７、冗長比較回路１１８、カラム系制御回路１１６は、全てのメモリマットのアクセスパスが可能な限り短くなるような位置に配置される。」（００２３段落）という記載からも分かるように、当業者における技術常識である。
　センスアンプからの信号を伝達する線路についても当然例外ではなく、センスアンプからの信号を伝達する線路の長さをできるだけ短くすることは、例えば、本願の優先権主張の日前に日本国内において頒布された周知例１及び２の以下の記載からも分かるように、当業者において普通に行われていることである。
　
ａ．周知例１：特開平７−２９９９７号公報
　「【００１７】（中略）また本発明を多ビット構成の半導体記憶装置に適用した場合、上下のメモリセルブロックにそれぞれ異なるビット情報を記憶させることで、メモリセルデータはそれぞれのセンスアンプ方向に出力させることができ、
各センスアンプ側にそれぞれの出力回路を設けることで短いデータ線配線でセンスアンプと出力回路を接続させることができ、高速化を図ることができる。
　
ｂ．周知例２：特開平９−１６７４９１号公報
　「【０００６】図１に示された直接感知の構成では、
感知増幅器からの出力信号はローカルＩ／Ｏ線を介して読出しトランジスタＭＮＲＤ／ＭＮＲＤ＿のゲートに結合される。（中略）ローカルＩ／Ｏ線を可及的に短くすることが所望される。
　
２．したがって、引用発明において、センスアンプからの信号を伝達する線路の長さをできるだけ短くすることは、当業者が当然になし得たことである。
　そして、引用発明においては、「前記メモリバンク１」及び「メモリバンク０」と各々データの授受を行う「第１の周辺回路」及び「第２の周辺回路」が、「前記Ｘ方向で前記メモリバンク１と前記メモリバンク０との間に位置」する構成となっているから、「前記メモリバンク１」の「センスアンプ４０３」及び「メモリバンク０」の「センスアンプ４０７」と、「第１の周辺回路」及び「第２の周辺回路」とを各々「コモンデータ線」で接続するに際して、当該「コモンデータ線」を「Ｘ方向」に配置すれば線路の長さが短くなることは、当業者にとって自明である。
　よって、当業者における技術常識に鑑みれば、引用発明においても、当然に、「コモンデータ線」を「Ｘ方向」に配置し、当該「コモンデータ線」が「Ｘ方向」で、「センスアンプ４０３」及び「センスアンプ４０７」と「第１の周辺回路」及び「第２の周辺回路」との間でデータを転送する構成となっている、すなわち、本願発明のように、「これらセンス増幅器回路が、前記Ｘ方向に配置した入出力（ＩＯ）ラインを用いてそれぞれのデータ経路回路に接続されており、これら入出力ラインは前記Ｘ方向で前記センス増幅器回路と前記データ経路回路との間でデータを転送するのに用いられるようになっている」ものと認められるから、本願発明と引用発明との相違点は、実質的なものではない。
　
３．また、仮に、引用発明が、「コモンデータ線」を「Ｘ方向」に配置し、当該「コモンデータ線」が「Ｘ方向」で、「センスアンプ４０３」及び「センスアンプ４０７」と「第１の周辺回路」及び「第２の周辺回路」との間でデータを転送する構成となっているとまではいえず、本願発明と引用発明との相違点が実質的なものであったとしても、当該相違点は、技術常識を勘案することにより、当業者が容易になし得た範囲に含まれる程度のものである。
　
４．以上検討したとおり、本願発明は、引用例に記載された発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができないものであり、また、仮に、本願発明が引用例に記載された発明であるとまではいえないものであったとしても、本願発明は、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができないものである。
　
第７．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。