【事件の表示】
　特願２０００−３８２１６０「ワードラインデコーダ」拒絶査定不服審判事件〔平成１３年７月６日出願公開、特開２００１−１８４８８６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１２年１２月１５日（パリ条約に基づく優先権主張　１９９９年１２月２７日、大韓民国）を出願日とする特許出願であって、平成２０年１２月１日付けの拒絶理由通知書に対して平成２１年３月２日に意見書及び手続補正書が提出されたが、同年３月１８日付けで拒絶査定がなされた。
　これに対して、平成２１年６月２２日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成２２年６月１１日付けで審尋がなされ、それに対する回答書は提出されなかった。
　
第２．補正の却下の決定
【結論】
　平成２１年６月２２日に提出された手続補正書による補正を却下する。
　
【理由】
１．手続補正の内容
　平成２１年６月２２日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の明細書の特許請求の範囲の請求項１〜１３を、補正後の明細書の特許請求の範囲の請求項１〜１２と補正するとともに、明細書の発明の詳細な説明についての補正を行うものであり、補正前後の請求項１は各々以下のとおりである。
　
（補正前）
　「【請求項１】　第１、第２及び第３制御信号に応じてデコーダ信号及びデコーダバー信号を生成するローカルワードラインドライバ回路と、
　第４、第５制御信号に応じてグローバルワードライン出力信号を生成するためのグローバルワードラインドライバ回路と、
　前記グローバルワードライン出力信号に応じて前記デコーダ信号をワードラインに供給するための第１スイッチング手段と、
　前記グローバルワードライン出力信号に応じて前記ワードラインの電位を接地電位に降下させるための第２スイッチング手段と、
　前記デコーダバー信号に応じて前記ワードラインの電位を接地電位に初期化させるための第３スイッチング手段と、
　を含んでなることを特徴とするワードラインデコーダ。」
　
（補正後）
　「【請求項１】　ワードライン選択信号、ブロック選択信号及びアドレスデコーディング信号に応じてデコーダ信号及びデコーダバー信号を生成するローカルワードラインドライバ回路と、
　複数のアドレスを一つに縛って、この中で一つを選択した信号と、前記複数のアドレスと異なる複数のアドレスを一つに縛って、この中で一つを選択した信号に応じてグローバルワードライン出力信号を生成するためのグローバルワードラインドライバ回路と、
　前記グローバルワードライン出力信号に応じて前記デコーダ信号をワードラインに供給するための第１スイッチング手段と、
　前記グローバルワードライン出力信号に応じて前記ワードラインの電位を接地電位に降下させるための第２スイッチング手段と、
　前記デコーダバー信号に応じて前記ワードラインの電位を接地電位に初期化させるための第３スイッチング手段と、
　を含んでなることを特徴とするワードラインデコーダ。」
　
２．補正事項の整理
　本件補正による補正事項を整理すると、以下のとおりである。
（１）補正事項１
　補正前の請求項１の「第１、第２及び第３制御信号に応じてデコーダ信号及びデコーダバー信号を生成するローカルワードラインドライバ回路」を、補正後の請求項１の「ワードライン選択信号、ブロック選択信号及びアドレスデコーディング信号に応じてデコーダ信号及びデコーダバー信号を生成するローカルワードラインドライバ回路」と補正すること。
　
（２）補正事項２
　補正前の請求項１の「第４、第５制御信号に応じてグローバルワードライン出力信号を生成するためのグローバルワードラインドライバ回路」を、補正後の請求項１の「複数のアドレスを一つに縛って、この中で一つを選択した信号と、前記複数のアドレスと異なる複数のアドレスを一つに縛って、この中で一つを選択した信号に応じてグローバルワードライン出力信号を生成するためのグローバルワードラインドライバ回路」と補正すること。
　
（３）補正事項３
　補正前の請求項５の「前記第４及び第５制御信号を論理組合せするための論理手段」を、補正後の請求項５の「前記複数のアドレスを一つに縛って、この中で一つを選択した信号と、前記複数のアドレスと異なる複数のアドレスを一つに縛って、この中で一つを選択した信号を論理組合せするための論理手段」と補正すること。
　
（４）補正事項４
　補正前の請求項８の「前記第１、第２及び第３制御信号を論理組合せするための論理手段」を、補正後の請求項８の「前記ワードライン選択信号、前記ブロック選択信号及び前記アドレスデコーディング信号を論理組合せするための論理手段」と補正すること。
　
（５）補正事項５
　補正前の請求項１３を削除すること。
　
（６）補正事項６
　発明の詳細な説明についての補正を行うこと。
　
３．新規事項の追加の有無及び補正の目的についての検討
（１）補正事項１について
　補正後の請求項１に記載された「ワードライン選択信号、ブロック選択信号及びアドレスデコーディング信号に応じてデコーダ信号及びデコーダバー信号を生成するローカルワードラインドライバ回路」は、本願の願書に最初に添付した明細書（以下、本願の願書に最初に添付した明細書を「当初明細書」といい、本願の願書に最初に添付した明細書又は図面を「当初明細書等」という。）の００２２段落等に記載されているものと認められるから、補正事項１は当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項１は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たす。
　
　また、補正事項１は、補正前の請求項１に係る発明の発明特定事項である「第１、第２及び第３制御信号に応じてデコーダ信号及びデコーダバー信号を生成するローカルワードラインドライバ回路」について、「第１、第２及び第３制御信号」が「ワードライン選択信号、ブロック選択信号及びアドレスデコーディング信号」であるという技術的限定を付加するものであるから、当該補正事項１は特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項１は特許法第１７条の２第４項に規定する要件を満たす。
　
（２）補正事項２について
　補正後の請求項１に記載された「複数のアドレスを一つに縛って、この中で一つを選択した信号と、前記複数のアドレスと異なる複数のアドレスを一つに縛って、この中で一つを選択した信号に応じてグローバルワードライン出力信号を生成するためのグローバルワードラインドライバ回路」は、当初明細書の００２６段落等に記載されているものと認められるから、補正事項２は当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項２は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
　また、補正事項２は、補正前の請求項１に係る発明の発明特定事項である「第４、第５制御信号に応じてグローバルワードライン出力信号を生成するためのグローバルワードラインドライバ回路」について、「第４、第５制御信号」が「複数のアドレスを一つに縛って、この中で一つを選択した信号と、前記複数のアドレスと異なる複数のアドレスを一つに縛って、この中で一つを選択した信号」であるという技術的限定を付加するものであるから、当該補正事項２は特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項２は特許法第１７条の２第４項に規定する要件を満たす。
　
（３）補正事項３について
　補正後の請求項５に記載された「前記複数のアドレスを一つに縛って、この中で一つを選択した信号と、前記複数のアドレスと異なる複数のアドレスを一つに縛って、この中で一つを選択した信号を論理組合せするための論理手段」は、当初明細書の００２６段落等に記載されているものと認められるから、補正事項３は当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項３は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　また、補正事項３は、補正前の請求項５に係る発明の発明特定事項である「前記第４及び第５制御信号を論理組合せするための論理手段」について、「前記第４及び第５制御信号」が「前記複数のアドレスを一つに縛って、この中で一つを選択した信号と、前記複数のアドレスと異なる複数のアドレスを一つに縛って、この中で一つを選択した信号」であるという技術的限定を付加するものであるから、当該補正事項３は特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項２は特許法第１７条の２第４項に規定する要件を満たす。
　
（４）補正事項４について
　補正後の請求項８に記載された「前記ワードライン選択信号、前記ブロック選択信号及び前記アドレスデコーディング信号を論理組合せするための論理手段」は、当初明細書の００２２段落等に記載されているものと認められるから、補正事項４は当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項４は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
　また、補正事項４は、補正前の請求項８に係る発明の発明特定事項である「前記第１、第２及び第３制御信号を論理組合せするための論理手段」について、「前記第１、第２及び第３制御信号」が「前記ワードライン選択信号、前記ブロック選択信号及び前記アドレスデコーディング信号」であるという技術的限定を付加するものであるから、当該補正事項４は特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項４は特許法第１７条の２第４項に規定する要件を満たす。
　
（５）補正事項５について
　補正事項５は、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当するから、同法第１７条の２第３項及び第４項に規定する要件を満たす。
　
（６）補正事項６について
　補正事項６は、発明の詳細な説明の記載を補正事項１〜５に対応して補正するものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（７）新規事項の追加の有無及び補正の目的についてのまとめ
　以上検討したとおりであるから、本件補正は特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　そして、本件補正は特許法第１７条の２第４項第２号に規定する特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。
　
４．独立特許要件について
（１）補正後の発明
　本件補正による補正後の請求項１〜１２に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜１２に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される、上記１．の「（補正後）」の箇所に記載したとおりのものである。
　
（２）引用刊行物に記載された発明
（２−１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開昭６４−１０４９８号公報（以下「引用例」という。）には、第４図及び第６図とともに以下の記載がある（ここにおいて、下線は当合議体にて付加したものである。また、特許庁における情報処理システムの都合上、上線（アッパーライン）は使用できないので、単語の後に「バー」という語を付加することによりアッパーラインの代用とした。以下同じ。）
　
ａ．「〔産業上の利用分野〕
　
本発明は半導体記憶装置に関し、特に行デコーダに関する
　
ｂ．「第６図（ａ）はこのメモリ素子の断面図、第６図（ｂ）はそのシンボルを示す図である。このメモリ素子はＰ型半導体基板１１上にＮ＋型のソース・ドレイン拡散層１２，１３が設けられ、さらに基板１１上に絶縁層により外部から電気的に絶縁された浮遊ゲート１４とメモリ素子をスイッチ制御するための制御ゲート１５が設けられている。」（１ページ右下欄１２行〜１８行）
　
ｃ．「
第４図はこのような半導体記憶装置における行デコーダの従来例の回路図である。アドレス信号Ａ
１
，Ａ
２
，…，Ａ
ｎ
を入力とするプリデコーダＸＰ３０の出力Ａ３０は、Ｐ型ＭＯＳＦＥＴＴｒ
３１
，Ｔｒ
３４
，Ｔｒ
３７
とＮ型ＭＯＳＦＥＴＴｒ
３２
，Ｔｒ
３５
，Ｔｒ
３８
によってそれぞれ構成されるインバータ回路に入力し、それぞれのインバータ回路の出力は行線Ｗ
３１
，Ｗ
３２
，……，Ｗ
３ｎ
にそれぞれ接続され、各行線Ｗ
３１
〜Ｗ
３ｎ
にはプルダウントランジスタとしてＮ型ＭＯＳＦＥＴＴｒ
３３
，Ｔｒ
３６
，Ｔｒ
３９
が接地電位（Ｖ
ＳＳ
）との間に接続されている。
　
ｄ．「
また、Ｐ型ＭＯＳＦＥＴＴｒ
３１
，Ｔｒ
３４
，Ｔｒ
３７
のソースと、Ｎ型ＭＯＳＦＥＴＴｒ
３３
，Ｔｒ
３６
，Ｔｒ
３９
のゲートに印加される信号ａｘ
３１
，ａｘ
３２
，…，ａｘ
３ｎ
，ａｘ
３１
バー，ａｘ
３２
バー，…，ａｘ
３ｎ
バーはプリデコード信号である。ここで、例えば行線Ｗ
３１
を選択する場合は、アドレス信号Ａ
１
，Ａ
２
，…，Ａ
ｎ
によりプリデコード信号Ａ３０は“０”になり、プリデコード信号ａｘ
３１
は“１”、ａｘ
３１
バーは“０”が印加されることにより、Ｐ型ＭＯＳＦＥＴＴｒ
３１
は導通状態、Ｎ型ＭＯＳＦＥＴＴｒ
３２
，Ｔｒ
３３
は非導通状態となることで、行線Ｗ
３１
が選択される。また、その時プリデコード信号ａｘ
３２
，…，ａｘ
３ｎ
は“０”，ａｘ
３２
バー，…，ａｘ
３ｎ
バーは“１”となることで非選択の行線Ｗ
３２
〜Ｗ
３ｎ
はプルダウントランジスタＴｒ
３６
，Ｔｒ
３９
により接地電位となる。
　
（２−２）引用例の第４図に記載された「行デコーダ」についてみると、当該行デコーダには、摘記事項ｄ．の「また、Ｐ型ＭＯＳＦＥＴＴｒ３１，Ｔｒ３４，Ｔｒ３７のソースと、Ｎ型ＭＯＳＦＥＴＴｒ３３，Ｔｒ３６，Ｔｒ３９のゲートに印加される信号ａｘ３１，ａｘ３２，…，ａｘ３ｎ，ａｘ３１バー，ａｘ３２バー，…，ａｘ３ｎバーはプリデコード信号である。」という記載における「プリデコード信号」「ａｘ３１，ａｘ３２，…，ａｘ３ｎ，ａｘ３１バー，ａｘ３２バー，…，ａｘ３ｎバー」を生成する回路、すなわちプリデコード信号の生成回路が別途設けられていることは当業者にとって明らかである。
　ここにおいて、「プリデコード信号」「ａｘ３１，ａｘ３２，…，ａｘ３ｎ，ａｘ３１バー，ａｘ３２バー，…，ａｘ３ｎバー」のうち、「ａｘ３１バー，ａｘ３２バー，…，ａｘ３ｎバー」が「ａｘ３１，ａｘ３２，…，ａｘ３ｎ」の反転信号となっていることは当業者の技術常識であるから、便宜上、「ａｘ３１，ａｘ３２，…，ａｘ３ｎ」、「ａｘ３１バー，ａｘ３２バー，…，ａｘ３ｎバー」を各々「正論理プリデコード信号」、「負論理プリデコード信号」と呼ぶこととすると、第４図に記載された「行デコーダ」には、「正論理プリデコード信号」「ａｘ３１，ａｘ３２，…，ａｘ３ｎ」及び「負論理プリデコード信号」「ａｘ３１バー，ａｘ３２バー，…，ａｘ３ｎバー」を生成するプリデコード信号の生成回路が別途設けられていることが、当業者にとって明らかである。
　
（２−３）摘記事項ｃ．の「アドレス信号Ａ１，Ａ２，…，Ａｎを入力とするプリデコーダＸＰ３０の出力Ａ３０は、Ｐ型ＭＯＳＦＥＴＴｒ３１，Ｔｒ３４，Ｔｒ３７とＮ型ＭＯＳＦＥＴＴｒ３２，Ｔｒ３５，Ｔｒ３８によってそれぞれ構成されるインバータ回路に入力し、それぞれのインバータ回路の出力は行線Ｗ３１，Ｗ３２，……，Ｗ３ｎにそれぞれ接続され、各行線Ｗ３１〜Ｗ３ｎにはプルダウントランジスタとしてＮ型ＭＯＳＦＥＴＴｒ３３，Ｔｒ３６，Ｔｒ３９が接地電位（ＶＳＳ）との間に接続されている。」という記載から、「プリデコーダＸＰ３０」は、「アドレス信号Ａ１，Ａ２，…，Ａｎ」に応じて「プリデコード信号Ａ３０」を出力するものであると認められる。
　
（２−４）摘記事項ｄ．の「ここで、例えば行線Ｗ３１を選択する場合は、アドレス信号Ａ１，Ａ２，…，Ａｎによりプリデコード信号Ａ３０は“０”になり、プリデコード信号ａｘ３１は“１”、ａｘ３１バーは“０”が印加されることにより、Ｐ型ＭＯＳＦＥＴＴｒ３１は導通状態、Ｎ型ＭＯＳＦＥＴＴｒ３２，Ｔｒ３３は非導通状態となることで、行線Ｗ３１が選択される。」という記載及び第４図の記載から、「Ｐ型ＭＯＳＦＥＴＴｒ３１，Ｔｒ３４，Ｔｒ３７」は、「プリデコード信号Ａ３０」に応じて「正論理プリデコード信号」「ａｘ３１，ａｘ３２，…，ａｘ３ｎ」を「行線Ｗ３１，Ｗ３２，……，Ｗ３ｎ」に供給しているものと解される。
　
（２−５）摘記事項ｃ．の「アドレス信号Ａ１，Ａ２，…，Ａｎを入力とするプリデコーダＸＰ３０の出力Ａ３０は、Ｐ型ＭＯＳＦＥＴＴｒ３１，Ｔｒ３４，Ｔｒ３７とＮ型ＭＯＳＦＥＴＴｒ３２，Ｔｒ３５，Ｔｒ３８によってそれぞれ構成されるインバータ回路に入力し、」という記載及び第４図の記載から、「Ｎ型ＭＯＳＦＥＴＴｒ３２，Ｔｒ３５，Ｔｒ３８」は、「プリデコーダＸＰ３０の出力Ａ３０」すなわち「プリデコード信号Ａ３０」が正の電圧であると導通して、「行線Ｗ３１，Ｗ３２，……，Ｗ３ｎ」を「接地電位（ＶＳＳ）」と接続する働きをしていることが明らかであるから、当該「Ｎ型ＭＯＳＦＥＴＴｒ３２，Ｔｒ３５，Ｔｒ３８」は、「プリデコード信号Ａ３０」に応じて「行線Ｗ３１，Ｗ３２，……，Ｗ３ｎ」の電位を「接地電位（ＶＳＳ）」にさせているものと解される。
　また、摘記事項ｃ．の「各行線Ｗ３１〜Ｗ３ｎにはプルダウントランジスタとしてＮ型ＭＯＳＦＥＴＴｒ３３，Ｔｒ３６，Ｔｒ３９が接地電位（ＶＳＳ）との間に接続されている。」という記載及び第４図の記載から、「プルダウントランジスタ」「Ｔｒ３３，Ｔｒ３６，Ｔｒ３９」は、「負論理プリデコード信号」「ａｘ３１バー，ａｘ３２バー，…，ａｘ３ｎバー」に応じて「行線Ｗ３１，Ｗ３２，……，Ｗ３ｎ」の電位を「接地電位（ＶＳＳ）」にさせているものと解される。
　
（２−６）以上を総合すると、引用例には以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　「正論理プリデコード信号ａｘ３１，ａｘ３２，…，ａｘ３ｎ及び負論理プリデコード信号ａｘ３１バー，ａｘ３２バー，…，ａｘ３ｎバーを生成するプリデコード信号の生成回路と、
　アドレス信号Ａ１，Ａ２，…，Ａｎに応じてプリデコード信号Ａ３０を出力するプリデコーダＸＰ３０と、
　前記プリデコード信号Ａ３０に応じて前記正論理プリデコード信号ａｘ３１，ａｘ３２，…，ａｘ３ｎを行線Ｗ３１，Ｗ３２，……，Ｗ３ｎに供給するＰ型ＭＯＳＦＥＴＴｒ３１，Ｔｒ３４，Ｔｒ３７と、
　前記プリデコード信号Ａ３０に応じて前記行線Ｗ３１，Ｗ３２，……，Ｗ３ｎの電位を接地電位（ＶＳＳ）にさせるＮ型ＭＯＳＦＥＴＴｒ３２，Ｔｒ３５，Ｔｒ３８と、
　前記負論理プリデコード信号ａｘ３１バー，ａｘ３２バー，…，ａｘ３ｎバーに応じて行線Ｗ３１，Ｗ３２，……，Ｗ３ｎの電位を前記接地電位（ＶＳＳ）にさせるプルダウントランジスタＴｒ３３，Ｔｒ３６，Ｔｒ３９と、
　を含んでなることを特徴とする行デコーダ。」
　
（３）補正発明と引用発明との対比
（３−１）引用発明の「正論理プリデコード信号ａｘ３１，ａｘ３２，…，ａｘ３ｎ」、「負論理プリデコード信号ａｘ３１バー，ａｘ３２バー，…，ａｘ３ｎバー」は各々補正発明の「デコーダ信号」、「デコーダバー信号」に相当する。
　また、引用発明の「プリデコード信号の生成回路」は、「行線Ｗ３１，Ｗ３２，……，Ｗ３ｎ」の各々を個別に選択するための信号である「正論理プリデコード信号ａｘ３１，ａｘ３２，…，ａｘ３ｎ」及び「負論理プリデコード信号ａｘ３１バー，ａｘ３２バー，…，ａｘ３ｎバー」を生成するものであるから、補正発明の「ローカルワードラインドライバ回路」に相当する。
　したがって、引用発明の「正論理プリデコード信号ａｘ３１，ａｘ３２，…，ａｘ３ｎ及び負論理プリデコード信号ａｘ３１バー，ａｘ３２バー，…，ａｘ３ｎバーを生成するプリデコード信号の生成回路」と補正発明の「ワードライン選択信号、ブロック選択信号及びアドレスデコーディング信号に応じてデコーダ信号及びデコーダバー信号を生成するローカルワードラインドライバ回路」とは、「デコーダ信号及びデコーダバー信号を生成するローカルワードラインドライバ回路」である点で一致する。
　
（３−２）引用発明の「プリデコード信号Ａ３０」は、「行線Ｗ３１，Ｗ３２，……，Ｗ３ｎ」という複数の行線を選択するものであるから、補正発明の「グローバルワードライン出力信号」に相当する。
　したがって、引用発明の「アドレス信号Ａ１，Ａ２，…，Ａｎに応じてプリデコード信号Ａ３０を出力するプリデコーダＸＰ３０」と補正発明の「複数のアドレスを一つに縛って、この中で一つを選択した信号と、前記複数のアドレスと異なる複数のアドレスを一つに縛って、この中で一つを選択した信号に応じてグローバルワードライン出力信号を生成するためのグローバルワードラインドライバ回路」とは、「グローバルワードライン出力信号を生成するためのグローバルワードラインドライバ回路」である点で一致する。
　
（３−３）引用発明の「前記プリデコード信号Ａ３０に応じて前記正論理プリデコード信号ａｘ３１，ａｘ３２，…，ａｘ３ｎを行線Ｗ３１，Ｗ３２，……，Ｗ３ｎに供給するＰ型ＭＯＳＦＥＴＴｒ３１，Ｔｒ３４，Ｔｒ３７」、「前記プリデコード信号Ａ３０に応じて前記行線Ｗ３１，Ｗ３２，……，Ｗ３ｎの電位を接地電位（ＶＳＳ）にさせるＮ型ＭＯＳＦＥＴＴｒ３２，Ｔｒ３５，Ｔｒ３８」、「前記負論理プリデコード信号ａｘ３１バー，ａｘ３２バー，…，ａｘ３ｎバーに応じて行線Ｗ３１，Ｗ３２，……，Ｗ３ｎの電位を前記接地電位（ＶＳＳ）にさせるプルダウントランジスタＴｒ３３，Ｔｒ３６，Ｔｒ３９」が、各々補正発明の「前記グローバルワードライン出力信号に応じて前記デコーダ信号をワードラインに供給するための第１スイッチング手段」、「前記グローバルワードライン出力信号に応じて前記ワードラインの電位を接地電位に降下させるための第２スイッチング手段」、「前記デコーダバー信号に応じて前記ワードラインの電位を接地電位に初期化させるための第３スイッチング手段」に相当することは明らかである。
　
（３−４）以上を総合すると、補正発明と引用発明とは、
　「デコーダ信号及びデコーダバー信号を生成するローカルワードラインドライバ回路と、
　グローバルワードライン出力信号を生成するためのグローバルワードラインドライバ回路と、
　前記グローバルワードライン出力信号に応じて前記デコーダ信号をワードラインに供給するための第１スイッチング手段と、
　前記グローバルワードライン出力信号に応じて前記ワードラインの電位を接地電位に降下させるための第２スイッチング手段と、
　前記デコーダバー信号に応じて前記ワードラインの電位を接地電位に初期化させるための第３スイッチング手段と、
　を含んでなることを特徴とするワードラインデコーダ。」
　
　である点で一致し、以下の点で相違する。
　
（相違点１）
　補正発明は、「ローカルワードラインドライバ回路」が「ワードライン選択信号、ブロック選択信号及びアドレスデコーディング信号」に応じて「デコーダ信号及びデコーダバー信号を生成」しているのに対して、引用発明は、「プリデコード信号の生成回路」について、そのような特定がなされていない点。
　
（相違点２）
　補正発明は、「グローバルワードラインドライバ回路」が、「複数のアドレスを一つに縛って、この中で一つを選択した信号と、前記複数のアドレスと異なる複数のアドレスを一つに縛って、この中で一つを選択した信号に応じてグローバルワードライン出力信号を生成する」ためのものであるのに対して、引用発明は、補正発明の「グローバルワードラインドライバ回路」に相当する「プリデコーダＸＰ３０」が、「アドレス信号Ａ１，Ａ２，…，Ａｎに応じて」、補正発明の「グローバルワードライン出力信号」に相当する「プリデコード信号Ａ３０」を出力するためのものである点。
　
（４）相違点についての当審の判断
（４−１）相違点１について
（４−１−１）一般に、半導体記憶装置において、行デコーダ活性化信号等のワードラインを選択するか否かを表す信号、アドレス信号、ブロック選択信号をはじめとする各種信号に応じてワードライン（行線）を選択するための信号を生成することは、例えば、下記周知例１及び２に複数のアドレス信号とブロック選択信号をワードラインを選択するための信号として用いることが記載されており、また、下記周知例３及び４に複数のアドレス信号と行デコーダ活性化信号をワードラインを選択するための信号として用いることが記載されていることからも分かるように、本願の優先権主張の日前において、当業者の周知技術である。
　
ａ．周知例１：特開平９−１０６６７７号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である上記周知例１には、図１及び図２とともに以下の記載がある。
　
　「【００１２】次に、図２（Ａ）と図２（Ｂ）を参照して、図１に用いられる行デコーダと出力回路を詳細に説明する。
行デコーダ１０は、リード線８０上のブロック選択信号を受ける。ブロック選択信号は、トランジスタ２０４のソースとトランジスタ２１１のゲートに加わる。ブロック選択信号が高（ハイ）のときは行デコーダ１０は使用禁止になり、トランジスタ２０４はオフで、トランジスタ２１１はオンである。したがって、行デコーダ１０が使用禁止のときは、トランジスタ２１１により出力端子２０８は基準電圧Ｖ
ＳＳ
になる。端子２０８がこのように低出力信号のときは、出力回路１１の各語線駆動回路１２，１４，１６，１８は使用禁止になり、したがって各語線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３は低（ロウ）である
　【００１３】
ブロック選択信号が低になると行デコーダ１０は使用可能になり、トランジスタ２１１はオフになる。アドレス信号ＲＦＪ，ＲＦＫは行デコーダ１０に対して一意的である。アドレス信号ＲＦＪ，ＲＦＫの少なくとも一方が低のときは行デコーダ１０が選択されず、端子２０２は高であり、端子２０８の出力信号はトランジスタ２１０により低である。しかし、アドレス信号ＲＦＪ，ＲＦＫが共に高になると、行デコーダ１０は選択される。
　
ｂ．周知例２：特開平９−１８０４８５号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である上記周知例２には、図２とともに以下の記載がある。
　
　「【００４９】次に、図２を参照して、この不揮発性半導体記憶装置１０の単位メモリ・ブロックＭＢ１１〜ＭＢ４４の各々の、１ビット分の具体的な回路構成について単位メモリ・ブロックＭＢ１１を例として説明する。」
　「【００５２】
行デコーダは、３ビットのアドレス信号Ａ１１〜Ａ９に応じて、８本のワード線ＷＬ１〜ＷＬ８の中の１本を選択する。ただし、この選択動作はブロック選択信号ＢＳが有効レベルのときのみ実行される。
　
ｃ．周知例３：特開平２−７２８６号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である上記周知例３には、第２図とともに以下の記載がある。
　
　「（従来の技術）
　従来、この種のダイナミックＲＡＭとしては、例えば第２図のようなものがあった。以下、その構成を図を用いて説明する。
　第２図は従来の１トランジスタ型メモリセルを有するＭＯＳ型ダイナミックＲＡＭの一構成例を示す要部構成図である。」（１ページ右下欄７行〜１３行）
　「アドレスバッファ２５は行アドレスデコーダ３０が接続されている。
行アドレスデコーダ３０は、アドレスバス２５上の行アドレス信号を解読してワード線１２を選択する回路であり、アドレスバス２５に接続された複数のナンドゲート（以下、ＮＡＮＤゲートという）３１を有し、その各ＮＡＮＤゲート３１の出力ＤＥＣバーの反転信号と、行デコーダ活性化信号ＤＥとが各アンドゲート（以下、ＡＮＤゲートという）３２に接続され、さらにその各ＡＮＤゲート３２の出力が各ワード線１２に接続されている。
　
ｄ．周知例４：特開昭６３−１０６９９８号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である上記周知例４には、第１図とともに以下の記載がある。
　
　「［実施例］
　以下、図面を参照して本発明の実施例を詳細に説明する。第１Ａ図ないし第１Ｃ図は本発明の一実施例たるテスト回路を内蔵した読み出し書き込みメモリの概略構成を示すものであり、このメモリは全体として半導体集積回路として半導体チップ上に形成されているものである。」（２ページ左下欄１０行〜１６行）
　「
タイミング信号発生回路４０は行デコーダ活性化信号ＲＤＥおよびセンスアンプ活性化信号ＳＥをさらに発生する。行アドレスデコーダ１２ａおよび１２ｂはこれら行アドレス信号ＲＡ０ないしＲＡｎ−１および活性化信号ＲＤＥに応答して、セルブロック１０ａないの複数本のワード線の内の１本と、第２のセルブロック１０ｂ内の複数本のワード線の内の１本をそれぞれ付勢する
　
（４−１−２）したがって、このような周知技術に鑑みれば、引用発明において、「プリデコード信号の生成回路」が、行デコーダ活性化信号等のワードラインを選択するか否かを表す信号、アドレス信号、及びブロック選択信号に応じて、行線を選択するための信号である「正論理プリデコード信号ａｘ３１，ａｘ３２，…，ａｘ３ｎ及び負論理プリデコード信号ａｘ３１バー，ａｘ３２バー，…，ａｘ３ｎバー」を生成する構成とすること、すなわち、引用発明において、本願発明のように、「ローカルワードラインドライバ回路」が「ワードライン選択信号、ブロック選択信号及びアドレスデコーディング信号」に応じて「デコーダ信号及びデコーダバー信号を生成」する構成とすること自体に格別の困難性は認められない。
　
　そして、本願の明細書及び図面全体を精査しても、本願発明において、「ローカルワードラインドライバ回路」が「ワードライン選択信号、ブロック選択信号及びアドレスデコーディング信号」に応じて「デコーダ信号及びデコーダバー信号を生成」することによる格別の効果、すなわち、「デコーダ信号及びデコーダバー信号を生成」するための基礎となる信号として「ワードライン選択信号」、「ブロック選択信号」及び「アドレスデコーディング信号」という三種の信号を用いることによる格別の効果は見いだせない。
　
　よって、引用発明において、本願発明のように、「ローカルワードラインドライバ回路」が「ワードライン選択信号、ブロック選択信号及びアドレスデコーディング信号」に応じて「デコーダ信号及びデコーダバー信号を生成」する構成とすることは、上記周知例１〜４に記載された周知技術を勘案することにより、当業者が容易になし得たことであるから、相違点１は周知技術を勘案することにより当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−２）相違点２について
（４−２−１）一般に、半導体記憶装置において、複数のアドレスを一つに括って（縛って）、この中で論理を取って一つを選択した信号と、この複数のアドレス信号とは異なるアドレスからなる複数のアドレスを一つに括って（縛って）、この中で論理を取って一つを選択した信号とをメインワード線（グローバルワードライン）の選択信号とすることは、例えば、下記周知例５及び６にも記載されているように、本願の優先権主張の日前において、当業者が普通に行っていた事項である。
　
ａ．周知例５：特開平４−１４３９９９号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である上記周知例５には、第１図〜第３図とともに以下の記載がある。
　
　「（実施例）
　本発明による半導体メモリの一実施例を第１図乃至第２図を用いて説明する。この実施例の半導体メモリは第３図に示す半導体メモリに冗長回路を付加したものであって、１セクション分の行選択回路を第１図に示す。」（３ページ左下欄４行〜９行）
　「次に本実施例の作用を説明する。
アドレス信号Ｘ
０
，Ｘ
１
，…Ｘ
７
及びセクションアドレス信号Ｚ
０
，Ｚ
１
，Ｚ
２
が入力された場合を考える。このアドレス信号Ｘ
０
，Ｘ
１
，…Ｘ
７
が不良が発生していないメモリセルのアドレスを表わしている場合は、一部のアドレス信号Ｘ
２
，…Ｘ
７
に基づいてメインデコーダＭＤによって６４本のメインワード線ＭＷＬ
ｉ
（ｉ＝１，…６４）のうちの１本のメインワード線が選択される。
例えば入力されるアドレス信号Ｘ
０
，Ｘ
１
，…Ｘ
７
がＸ
ｉ
＝０（ｉ＝０、…７）の場合はメインドライバＭＰによってメインワード線ＭＷＬ６４が選択され、
　
　上記記載及び第１図の記載（特に「メインデコーダＭＤ」部分の記載）から、上記周知例５には、アドレス信号Ｘ２、Ｘ３及びＸ４からなる複数のアドレスを一つに括って、この中で論理を取って一つを選択した信号と、アドレス信号Ｘ２、Ｘ３及びＸ４とは異なるアドレス信号Ｘ５、Ｘ６及びＸ７からなる複数のアドレスを一つに括って、この中で論理を取って一つを選択した信号とをメインワード線（グローバルワードライン）の選択信号とすることが記載されているものと認められる。
　
ｂ．周知例６：特開平１０−６９７８１号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である上記周知例６には、図２とともに以下の記載がある。
　
　「【０２０７】このＳＲＡＭには分割ワード線構成が用いられている。
メモリセルアレイ１には６４本のグローバルワード線が配置されており、
【０２０８】
ロウアドレスバッファ２は、ロウアドレス信号Ｘ２〜Ｘ７を受け、それをロウプリデコーダ３に与える。ロウプリデコーダ３は、そのロウアドレス信号をプリデコードし、プリデコードされた信号をグローバルロウデコーダ４に与える。グローバルロウデコーダ４は、プリデコードされた信号に応答して、メモリセルアレイ１内の複数のグローバルワード線のいずれかを選択する
【０２０９】グローバルロウデコーダ４には、ロウリダンダンシ回路（ロウ救済回路）５が接続されている。ローカルロウデコーダ６は、選択されたグローバルワード線に対応する複数のローカルワード線のうちいずれかを選択する。
【０２１０】ロウアドレスバッファ７は、ロウアドレス信号Ｘ０，Ｘ１を受け、それをロウプリデコーダ８に与える。ロウプリデコーダ８は、そのロウアドレス信号をプリデコードし、それをブロック＆ロウデコーダ９に与える。」
　「【０２１６】上記の各回路１〜２９は半導体チップＣＨ上に形成されている。
メモリセルアレイ１内のグローバルワード線の選択はロウアドレス信号Ｘ２〜Ｘ７により行なわれる。
　
　上記記載及び図２の記載から、上記周知例６には、アドレス信号Ｘ２、Ｘ３からなる複数のアドレスを一つに括って、この中で論理を取って一つを選択した信号と、アドレス信号Ｘ２、Ｘ３とは異なるアドレス信号Ｘ４、Ｘ５からなる複数のアドレスを一つに括って、この中で論理を取って一つを選択した信号と、アドレス信号Ｘ２〜Ｘ５とは異なるアドレス信号Ｘ６、Ｘ７からなる複数のアドレスを一つに括って、この中で論理を取って一つを選択した信号とをグローバルワード線の選択信号とすることが記載されているものと認められる。
　
（４−２−２）したがって、上記周知例５及び６に記載された周知技術に鑑みれば、引用発明において、「プリデコーダＸＰ３０」が、「アドレス信号Ａ１，Ａ２，…，Ａｎ」に代えて、補正発明のように、「複数のアドレスを一つに縛って、この中で一つを選択した信号と、前記複数のアドレスと異なる複数のアドレスを一つに縛って、この中で一つを選択した信号に応じてグローバルワードライン出力信号を生成する」構成とすることは、当業者が容易になし得たことである。
　したがって、相違点２も、周知技術を勘案することにより当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−３）判断についてのまとめ
　上検討したとおりであるから、補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、補正発明は、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
（５）独立特許要件についてのまとめ
　本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しないものである。
　
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明
　平成２１年６月２２日に提出された手続補正書による補正は上のとおり却下されたので、本願の請求項１〜１３に係る発明は、平成２１年３月２日に提出された手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜１３に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．の「（補正前）」の箇所に記載したとおりのものである。 
　
　一方、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された特開昭６４−１０４９８号公報（「引用例１」）には、上記第２．４．（２）に記載したとおりの事項、及び発明（引用発明）が記載されているものと認められる。 
　そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第２．４．において検討したとおり、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　
　したがって、本願発明は特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。