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　特願２０００−２０８３４１「半導体メモリ」拒絶査定不服審判事件〔平成１４年　１月２５日出願公開，特開２００２−　２６１５３〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
 第１　手続の経緯
　本願は，平成１２年７月１０日の出願であって，平成２０年２月２７日付けの拒絶理由通知に対して，平成２０年４月３０日に意見書及び手続補正書が提出されたが，平成２０年６月２５日付けで拒絶査定がなされ，これに対し，平成２０年７月３１日に審判が請求されるとともに，平成２０年８月２７日に手続補正書が提出されたものである。
　
第２　平成２０年８月２７日に提出された手続補正書による補正（以下「本件補正」という。）についての補正却下の決定。
　
［補正却下の決定の結論］
　本件補正を却下する。
　
［理由］　
１　本件補正の内容と補正目的の適否
（１）本件補正は，補正前の請求項１〜１５を，補正後の請求項１〜８に補正するものであり，特許請求の範囲の減縮ないし請求項の削除を目的とするものと認められる。そのうち，補正後の請求項１は次のとおりである。ここで，下線を付した箇所は，補正前の請求項１に追加された発明特定事項である。
　
　補正後の請求項１
「【請求項１】
　半導体領域上に形成され，第１ノードと第２ノードの間に直列又は並列に接続される複数個のメモリセルと，前記第１ノードと第３ノードとの間に接続される選択スイッチング素子とを具備し，
　前記複数個のメモリセルと前記選択スイッチング素子は，共に，電荷蓄積層を有し，
　前記複数個のメモリセルと前記選択スイッチング素子が配置される素子領域を取り囲む素子分離絶縁膜を具備し，
　前記複数個のメモリセルの電荷蓄積層の材料及び厚さと前記選択スイッチング素子の電荷蓄積層の材料及び厚さとは，実質的に同じで，
　前記電荷蓄積層は，ＳｉＮ，チタンオキサイド，タンタルオキサイド又はアルミナを含む絶縁体のうちの１つからから選択され，
　前記選択スイッチング素子は，セレクトゲート電極と，前記セレクトゲート電極と前記電荷蓄積層との間に配置される第２の絶縁膜とを有し，
　
前記複数個のメモリセルの電荷蓄積層及び前記選択スイッチング素子の電荷蓄積層は，互いに分離され，　前記複数個のメモリセルと前記選択スイッチング素子が配置される素子領域を取り囲み，上面が前記半導体領域上に形成された素子分離絶縁膜を具備し，　前記複数個のメモリセルの電荷蓄積層及び前記選択スイッチング素子の電荷蓄積層は，前記素子領域上に，素子分離絶縁膜と自己整合的に配置され，
　
２　独立特許要件について
（１）請求項１についての本件補正は，特許請求の範囲の減縮を目的とするものであるから，補正後の請求項１に係る発明（以下「本願補正発明」という。）が，特許出願の際独立して特許を受けることができるものかどうか（ 平成１８年法律第５５号改正附則３条１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項に規定する独立要件を満たすかどうか）について検討する。　　
（２）引用例の記載内容等
（２−１）引用例１の記載内容と引用発明 
　　ア　原査定の拒絶の理由に引用され，本願の出願前に日本国内において頒布された刊行物である特開平８−７８５５１号公報（以下「引用例１」という。）には，「不揮発性半導体記憶装置とその製造方法」（発明の名称）に関し，図面とともに，次の記載がある（下線は当審で付加，以下同じ）。
　
・「【０００１】
【産業上の利用分野】本発明は選択トランジスタを有する電気的書き込み消去可能な不揮発性半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
電気的書き込み消去可能な不揮発性半導体記憶装置には，選択トランジスタを有するＮＡＮＤ型ＥＥＰＲＯＭ
【０００３】図３０は従来のＮＡＮＤ型ＥＥＰＲＯＭのメモリセルを一部抜き出して示す回路図である。制御ゲートＣＧ（図３０ではＣＧ1 〜ＣＧ8 ）で制御される積層型のメモリセル191 （以下，セルとも称する）が複数個直列接続され，この直列接続端部，すなわちドレインＤ側（ビット線ＢＬ方向；図３０ではＢＬ1 ，ＢＬ2）とソースＳ側にそれぞれ選択トランジスタ192 を配し選択ゲートＳＧ1 ，ＳＧ2 で制御する構成となっている。図３１はこのメモリセルにおける消去，書き込み及び読み出し動作時に各所に印加される電圧例を示す図である。
【０００４】データの消去は，ビット線ＢＬ，ソースＳをオープン，制御ゲートＣＧ，選択ゲートＳＧを全部０Ｖにバイアスし，基板Ｗに消去電圧ＶEE，例えば２０Ｖを印加することにより，酸化膜のトンネル現象を利用し，すべての浮遊ゲート内の電子を引き抜く。これにより，すべてのセルのしきい値は０Ｖ以下，すなわち，ノーマリオン化（デプレッション型化，データ“１”化）される。
【０００５】データの書き込みは，制御ゲートＣＧのうち，選択されたセルの制御ゲートには書き込み電圧Ｖpp例えば２０Ｖを，非選択セルの制御ゲートにはＶppと０Ｖの中間電位Ｖm ，例えば１０Ｖが印加される。この状態でビット線ＢＬのうち，データ“０”を書き込むセルのビット線には０Ｖ，データ“１”のままのセルのビット線にはＶm が印加される。」
　
 ・「【００２５】
【課題を解決するための手段】この発明の不揮発性半導体記憶装置は，半導体基板表面のソース領域及びドレイン領域と，前記基板上に形成された第１の制御ゲート電極と，この制御ゲート電極と前記半導体基板との間に第１の電荷蓄積領域を有し，書き込み時にはゲートと基板，ドレイン，ソース間の電位差により前記第１の電荷蓄積領域に電荷を注入し，読み出し時のゲート電圧より高いしきい値に設定し，消去時には書き込み時と逆の電位差により前記第１の電荷蓄積領域から電荷を放出させ，読み出しゲート電圧より低いしきい値に設定することによりデータを記憶するメモリセルと，
前記メモリセル複数で直列接続を成しその端部に設けられる，第２の制御ゲート電極，及びこの制御ゲート電極と前記半導体基板との間に第１の電荷蓄積領域と同様の第２の電荷蓄積領域を有する選択トランジスタと，
【００２６】また，
前記選択トランジスタは，第２の制御ゲート電極と半導体基板との間に，前記第１の電荷蓄積領域と同様形状の前記第２の電荷蓄積領域としての電極領域を有して構成され，この電極領域下の前記半導体基板に設けられる，前記選択トランジスタを正のしきい値に制御するための不純物が導入されたチャネル領域を具備することを特徴とする
　
・「【００２８】
【作用】
選択トランジスタもメモリセルと同様なゲート電極構造を有する
このため，低抵抗の制御ゲート電極を選択ゲートの制御配線としてそのまま使用できるので高集積化の妨げとなるコンタクトホールを設ける必要がない
また，メモリセルと選択トランジスタに対するゲート絶縁膜は作り分ける必要がない
　
・「【００３０】
図２に示すように，半導体基板201 上に選択的に素子分離膜202 を形成する
【００３１】次に，図５に示すように，イオン注入法あるいは気相拡散により，ＰあるいはＡｓを５×１０19〜２×１０20cm-3の濃度でポリシリコン204 中に導入する。この不純物濃度は後の熱工程におけるドーパントの拡散によるゲート酸化膜203 の耐圧劣化を防止するため比較的低い濃度で高抵抗となる。次に，リソグラフィと異方性エッチングを用いて素子分離領域202 上のポリシリコン204 を素子分離領域からはみでない幅で除去し浮遊ゲート分離領域205 とする（図５（Ｂ−Ｂ））。
【００３２】次に，図６に示すように，ポリシリコン204 と浮遊ゲート分離領域205 上に，９００℃から１０００℃の温度範囲でドライ酸化して例えば１５ｎｍの膜厚の酸化膜を形成し，その上にＬＰＣＶＤ法によりシリコン窒化膜を例えば１５ｎｍの膜厚で堆積し，その上に９００℃から１０００℃の温度範囲でウェット酸化により例えば５ｎｍの膜厚の酸化膜を形成する。これにより，シリコン酸化膜とシリコン窒化膜の積層絶縁膜（ＯＮＯ膜）206 を形成する。
【００３３】次に，図７に示すように，ＯＮＯ膜206 上にＬＰＣＶＤ法により例えば４００ｎｍの膜厚のポリシリコン207 を堆積する。次にイオン注入法あるいは気相拡散によりＰあるいはＡｓを３×１０20〜５×１０20cm-3の濃度でポリシリコン207中に導入する。
【００３４】次に
，図８に示すように，リソグラフィと異方性エッチングを用いてポリシリコン207 とＯＮＯ膜206 とポリシリコン204 を順にエッチングして，メモリセル208 と選択トランジスタ209 のゲート部を同時に形成する
　
・「【００４０】図１２は図１の構成によるこの発明のＮＡＮＤ型ＥＥＰＲＯＭのメモリセルを一部抜き出して示す回路図である。図１〜図１１中の対応する箇所は同一の符号を付している。
【００４１】制御ゲートＣＧ（図１２中ＣＧ1 〜ＣＧ8 ）で制御される積層型のメモリセル208 （以下，セルとも称する）が複数個直列接続され，この直列接続端部，すなわちドレインＤ側（ビット線ＢＬ（ＢＬ1 ，ＢＬ2 ））とソースＳ側にそれぞれ選択トランジスタ209 を配し，選択ゲートＳＧ（ＳＧ1 ，ＳＧ2 ）で制御する構成となっている。この選択トランジスタ209 はメモリセル208 と同様の浮遊ゲートを有している。
【００４２】すなわち，上記浮遊ゲートは例えば前述の図１１で示した第１のポリシリコン204 であり，選択ゲートＳＧ1 ，ＳＧ2 や制御ゲートＣＧは図１１で示した第２のポリシリコン207 である。」
　
・「【００５０】上記のようなデコーダの構成により，図１２に示す選択トランジスタ209 のしきい値設定は実際以下のシーケンスで達成される。まず，制御ゲートＣＧ及び選択ゲートＳＧを全部０Ｖ，ビット線，ソースをオープン，基板をＶppにする事により，ＣＧ，ＳＧの浮遊ゲート電極から，基板へトンネル電流を流し，すべての浮遊ゲート内の電子を引き抜き消去状態とする。
【００５１】次に，選択トランジスタ209 のしきい値を０Ｖ以上にするため，ＳＧにＶpp，例えば２０Ｖを印加し，その他を０Ｖとする。これにより選択トランジスタ209のフローティングゲートに電子が注入された状態になり，しきい値は０Ｖ以上になる。このしきい値は，書き込み時におけるビット線電位（中間電位Ｖm ，例えば１０Ｖ）を転送するため余り高くしてはならず，例えば１Ｖ程度に設定する。」
　
・「【００７６】また，
半導体基板上に薄いゲート酸化膜とシリコン窒化膜の積層絶縁膜構造上にゲート電極を形成するＭＮＯＳ構造，あるいは半導体基板上に薄いゲート酸化膜とシリコン窒化膜と薄い酸化膜の積層絶縁膜構造上にゲート電極を形成するＭＯＮＯＳ構造のメモリセルは，シリコン窒化膜中のトラップに電荷を注入あるいは放出することによりデータプログラムを行う
このようなＭＮＯＳ，ＭＯＮＯＳ構造のＥＥＰＲＯＭについても選択トランジスタをもつ構造であれば，選択トランジスタをＭＮＯＳあるいはＭＯＮＯＳ構造にすることにより，上記各実施例と同様の効果が得られる
　
　　イ　以上によれば，引用例１には，次の発明（以下「引用発明」という。）が記載されている。
　
「電気的書き込み消去可能な不揮発性半導体記憶装置であって，選択トランジスタを有するＮＡＮＤ型ＥＥＰＲＯＭにおいて，
　メモリセル複数で直列接続を成しその端部に設けられる，第２の制御ゲート電極，及びこの制御ゲート電極と前記半導体基板との間に第１の電荷蓄積領域と同様の第２の電荷蓄積領域を有する選択トランジスタを有し，
　前記選択トランジスタは，第２の制御ゲート電極と半導体基板との間に，前記第１の電荷蓄積領域と同様形状の前記第２の電荷蓄積領域としての電極領域を有して構成され，
　半導体基板 上に選択的に素子分離膜 を形成し，半導体基板上に薄いゲート酸化膜とシリコン窒化膜と薄い酸化膜の積層絶縁膜構造上にゲート電極を形成し，
　リソグラフィと異方性エッチングを用いて順にエッチングし，メモリセル と選択トランジスタ のゲート部を同時に形成するＭＯＮＯＳ構造のメモリセル」
　
（２−２）引用例２の記載内容
　　ア　原査定の拒絶の理由に引用された，本願の出願前に日本国内において頒布された刊行物である特開２０００−１８８３８４号公報（以下「引用例２」という。）には，「不揮発性半導体記憶装置」（発明の名称）に関し，図２とともに，次の記載がある
　
・「【０００１】【発明の属する技術分野】
本発明は，不揮発性半導体記憶装置に係り，とくに電荷蓄積層と制御ゲート層とが積層された電気的書き換え可能なメモリセルを用いた不揮発性半導体記憶装置の微細化と高性能化に関する
　
・「【００９４】
本発明は
メモリセルと同様に選択ゲートセルにもフローティング状態の電荷蓄積層と制御ゲート層の２層のゲートを形成し，同一製造工程でメモリセルと選択ゲートセルとの不純物濃度プロファイル，ゲート酸化膜の厚さ，中性しきい値電圧等を同時に付与することができ，高密度で，かつ，極めて集積度の高いＥＥＰＲＯＭを提供することを目的とする
　
・「【０１０３】また
本発明のＥＥＰＲＯＭは，前記複数のメモリセル及び前記第１，第２の選択ゲートセルが，それぞれ半導体基板の一方向に延在するトレンチ溝に絶縁材が埋め込まれた素子分離領域により画定された半導体基板上部の素子領域と，この素子領域上に第１のゲート絶縁膜を介して側面が素子領域と自己整合的に形成された電荷蓄積層と，この電荷蓄積層上に電荷蓄積層の上面と側面の一部を覆う第２のゲート絶縁膜を介して形成された制御ゲート層とを備え，前記電荷蓄積層の側面は，前記トレンチ溝の側面と自己整合した上で，前記素子分離領域に隣接する下部領域と，前記第２のゲート絶縁膜を介して前記制御ゲート層と対向する上部領域とを備え，前記複数のメモリセル及び前記第１，第２の選択ゲートセルにおける前記電荷蓄積層の前記下部領域の高さが略等しいことを特徴とする
　
・「【００９６】【課題を解決するための手段】
本発明のＥＥＰＲＯＭは，少なくとも１つの選択ゲートセルに，メモリセルと同様にフローティング状態の電荷蓄積層と制御ゲート層とからなるゲートを形成し，その電荷蓄積層を用いて書き込み，消去動作を行うことにより前記選択ゲートセルのしきい値電圧を制御することに特徴がある
　
・「【０１３５】
ＳｉＯ
2
 等からなる絶縁材料を前記分離溝に埋め込み，ＮＡＮＤ型メモリセル群を互いに分離する素子分離領域３を形成する
このとき，前記絶縁材料の上面は素子領域２の上面より高くなるようにする
・「【０１３７】
図２に示す断面構造は，図１３のアイソプレーナ型素子分離領域３ａを有するセルの断面構造に比べて，電荷蓄積層５が素子分離領域３に対して自己整合的に形成される特徴がある
このようにすれば，全てのメモリセルＭ
i,j
 （ｉ＝１〜１８，ｊ＝１〜３）が同一構造であるため，ビット線方向のメモリセルの間隔をリソグラフィーの限界まで近付けられ，また，ワード線方向のＮＡＮＤ型メモリセル同士の間隔についても，自己整合的な製造工程を用いることで限界まで近付けることが可能となり，高密度化，高集積化に対して極めて有利な構造にすることができる
　イ　以上によれば，引用例２には，メモリセルと同様に選択ゲートセルにもフローティング状態の電荷蓄積層と制御ゲート層の２層のゲートを形成し，同一製造工程でメモリセルと選択ゲートセルとの不純物濃度プロファイル，ゲート酸化膜の厚さ，中性しきい値電圧等を同時に付与することができるＥＥＰＲＯＭ（電気的にデータの書き換えが可能な不揮発性半導体装置）において，「電荷蓄積層５」が「素子分離領域３」に対して「自己整合的」に形成され，「分離溝」に埋め込む「絶縁材料の上面」を「素子領域２の上面」より高くなるように形成することが記載されている。
　
（３）本願補正発明と引用発明の対比
　引用発明の「メモリセル複数」，「選択トランジスタ」，「シリコン窒化膜」，「第２の制御ゲート電極」，「薄い酸化膜」及び「素子分離膜」は，それぞれ，本願補正発明の，「複数個のメモリセル」，「選択スイッチング素子」，「ＳｉＮ」，「セレクトゲート電極」，「第２の絶縁膜」及び「素子分離絶縁膜」に相当する。
　そして，引用例１の図１７等から，引用発明も，「半導体領域上に形成され，第１ノードと第２ノードの間に直列又は並列に接続される複数個のメモリセルと，前記第１ノードと第３ノードとの間に接続される選択スイッチング素子とを具備」していることは明らかである。
　そうすると，本願補正発明と引用発明の一致点及び相違点は，次のとおりである。
　
〔一致点〕
　「半導体領域上に形成され，第１ノードと第２ノードの間に直列又は並列に接続される複数個のメモリセルと，前記第１ノードと第３ノードとの間に接続される選択スイッチング素子とを具備し，
　前記複数個のメモリセルと前記選択スイッチング素子は，共に，電荷蓄積層を有し，
　前記複数個のメモリセルと前記選択スイッチング素子が配置される素子領域を取り囲む素子分離絶縁膜を具備し，
　前記複数個のメモリセルの電荷蓄積層の材料及び厚さと前記選択スイッチング素子の電荷蓄積層の材料及び厚さとは，実質的に同じで，
　前記電荷蓄積層は，ＳｉＮ，チタンオキサイド，タンタルオキサイド又はアルミナを含む絶縁体のうちの１つからから選択され，
　前記選択スイッチング素子は，セレクトゲート電極と，前記セレクトゲート電極と前記電荷蓄積層との間に配置される第２の絶縁膜とを有し，
　前記複数個のメモリセルの電荷蓄積層及び前記選択スイッチング素子の電荷蓄積層は，互いに分離され，
　前記複数個のメモリセルと前記選択スイッチング素子が配置される素子領域を取り囲み，上面が前記半導体領域上に形成された素子分離絶縁膜を具備する，
　半導体メモリ」
　
〔相違点〕　
〔相違点１〕
　本願発明では，「前記複数個のメモリセルの電荷蓄積層及び前記選択スイッチング素子の電荷蓄積層は，前記素子領域上に，素子分離絶縁膜と自己整合的に配置され」るのに対し，引用発明では，この点が不明な点。
　
〔相違点２〕
　本願発明では，「前記選択スイッチング素子に対する消去時に，前記第２の絶縁膜に電子による電流が流れることにより，消去閾値が飽和する」のに対し，引用発明では，飽和について言及がない点。
　
 （４）相違点についての検討
　　ア　相違点１について
　上記（２−２）イで認定したように，引用例２には，本願補正発明と同様な不揮発性半導体装置において，「電荷蓄積層５」を「素子分離領域３」（素子分離絶縁膜）に対して「自己整合的」に形成することが記載されている。
　そして，自己整合技術は，集積度を高めるために必要に応じて採用される技術であるから，引用発明において，「電荷蓄積層」と「素子分離膜」（素子分離絶縁膜）を形成するに当たり，引用例２の技術を適用して，「電荷蓄積層は，前記素子領域上に，素子分離絶縁膜と自己整合的に配置され」るようにすること（相違点１の構成とすること）は，当業者にとって容易であったといえる。
　
　　イ　相違点２について
　本願の出願前に米国において頒布された刊行物である「A Novel MONOS Nonvolatile Memory Device Ensuring 10-Year Data Retention after 107 Erase/Write Cycles，IEEE Trans. Electron Devices，米国，IEEE，１９９３年１１月，Vol.40，2011〜2017頁」には，ＭＯＮＯＳデバイスにおいて，消去時に，「top oxide」（第２の絶縁膜）に電子による電流が流れ，閾値が飽和することが記載されている（同刊行物2013頁の「A. Erase/Write Characteristics」の項の説明及び「Fig.5. Energy band diagram for the prosed n-channel MONOS device」を参照）。また，本願の出願前に日本国内において頒布された刊行物である特開平９−７４１４６号公報にも，「不揮発性半導体記憶装置」（発明の名称）に関し，ＭＯＮＯＳ型構造において，消去時に，「トップ酸化膜１４３」（第２の絶縁膜）に電子による電流が流れ，閾値が飽和することが記載されている（同刊行物００１５から００１７の記載及び図１，図３を参照）。
　したがって，引用例１には直接の記載はないものの，引用発明の選択スイッチング素子として機能するＭＯＮＯＳデバイスにおいても，消去時に第２の絶縁膜に電子による電流が流れ，閾値が飽和するようになっているものと推認されるから，相違点２は，実質的なものでないと判断される。
　仮に，本願補正発明が，「選択スイッチング素子に対する消去時に，前記第２の絶縁膜に電子による電流が流れることにより，消去閾値が飽和する」ことを意識的に利用した点で，引用発明と相違するとしても，ＭＯＮＯＳデバイスにおいて，消去時に，第２の絶縁膜に電子による電流が流れ，閾値が飽和することは，上記２つの刊行物に記載されるように，本願の出願時において当業者の技術常識になっていたものといえるから，引用発明において，「選択スイッチング素子に対する消去時に，前記第２の絶縁膜に電子による電流が流れることにより，消去閾値が飽和する」ようにすることは，引用例１の記載に接した当業者が容易に想起できたことである。
　
（５）以上のとおり，本願補正発明は，引用発明及び引用例２に記載の技術に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により独立して特許を受けることができない。
　
３　結び
　したがって，本件補正は，平成１８年法律第５５号改正附則３条１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項に違反するので，特許法第１５９条第１項において読み替えて準用する特許法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明
１　以上のとおり，本願補正は却下されたので，本願請求項１に係る発明（以下「本願発明」という。）は，本件補正前の請求項１に記載された次のとおりのものである。　
　
 「【請求項１】
　半導体領域上に形成され，第１ノードと第２ノードの間に直列又は並列に接続される複数個のメモリセルと，前記第１ノードと第３ノードとの間に接続される選択スイッチング素子とを具備し，前記複数個のメモリセルと前記選択スイッチング素子は，共に，電荷蓄積層を有し，前記複数個のメモリセルと前記選択スイッチング素子が配置される素子領域を取り囲む素子分離絶縁膜を具備し，前記複数個のメモリセルの電荷蓄積層の材料及び厚さと前記選択スイッチング素子の電荷蓄積層の材料及び厚さとは，実質的に同じで，前記電荷蓄積層は，ＳｉＮ，チタンオキサイド，タンタルオキサイド又はアルミナを含む絶縁体のうちの１つからから選択され，前記選択スイッチング素子は，セレクトゲート電極と，前記セレクトゲート電極と前記電荷蓄積層との間に配置される第２の絶縁膜とを有し，前記選択スイッチング素子に対する消去時に，前記第２の絶縁膜に電子による電流が流れることにより，消去閾値が飽和することを特徴とする半導体メモリ。」
　
２　本願発明の容易想到性について
　本件補正後の請求項１の内容は，本件補正前の請求項１に，
「前記複数個のメモリセルの電荷蓄積層及び前記選択スイッチング素子の電荷蓄積層は，互いに分離され，
　前記複数個のメモリセルと前記選択スイッチング素子が配置される素子領域を取り囲み，上面が前記半導体領域上に形成された素子分離絶縁膜を具備し，
　前記複数個のメモリセルの電荷蓄積層及び前記選択スイッチング素子の電荷蓄積層は，前記素子領域上に，素子分離絶縁膜と自己整合的に配置され，」
との発明特定事項を加えて，請求項１の内容を限定的に減縮したものである。
　そうすると，本願発明の構成要素をすべて含み，これをより限定した本願補正発明が，前記第２，２で検討したように，引用発明及び引用例２に記載の技術に基づいて当業者が容易に発明をすることができたものなのであるから，本願発明も，同様の理由により当業者が容易に発明をすることができたものである。したがって，本願発明は，特許法第２９条第２項の規定により特許を受けることができない。
　
第４　結言
　以上のとおりであるから，他の請求項に係る発明について検討するまでもなく，本願は拒絶をすべきものである。
　よって，結論のとおり審決する