【誤訳訂正書】
【提出日】平成23年9月9日(2011.9.9)
【誤訳訂正１】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】請求項１
【訂正方法】変更
【訂正の内容】
【請求項１】
導電性のＩＩＩ−Ｖ族半導体層（３）内に導電率が低減されている少なくとも１つの領域（８）を形成する方法において、
前記半導体層（３）の前記領域（８）上にＺｎＯ層（１）を被着し、続けてアニールすることを特徴とする、導電率が低減されている少なくとも１つの領域（８）を形成する方法。
【誤訳訂正２】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】請求項４
【訂正方法】変更
【訂正の内容】
【請求項４】
前記ＺｎＯ層を前記アニールの前に構造化する、請求項１から３までのいずれか１項記載の方法。
【誤訳訂正３】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】請求項５
【訂正方法】変更
【訂正の内容】
【請求項５】
前記アニールを３００℃から５００℃の温度において行う、請求項１から４までのいずれか１項記載の方法。
【誤訳訂正４】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】請求項１３
【訂正方法】変更
【訂正の内容】
【請求項１３】
前記ＺｎＯ層（１）を前記アニール後に除去する、請求項１から１２までのいずれか１項記載の方法。
【誤訳訂正５】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】請求項１４
【訂正方法】変更
【訂正の内容】
【請求項１４】
第１のＺｎＯ層（１）を前記半導体層（３）の第１の領域上に析出し、第２のＺｎＯ層（６）を前記半導体層（３）の第２の領域上に析出し、ここで前記第２のＺｎＯ層（６）の析出温度は前記第１のＺｎＯ層（１）の析出温度に比べて、前記アニールにおいて前記半導体層（３）の前記第２の領域の導電率が前記半導体層（３）の前記第１の領域の導電率よりも少なくとも僅かに低減されるように高められている、請求項１から１３までのいずれか１項記載の方法。
【誤訳訂正６】
【訂正対象書類名】明細書
【訂正対象項目名】００１０
【訂正方法】変更
【訂正の内容】
【００１０】
本発明によれば、導電性のＩＩＩ−Ｖ族半導体層内に導電率が低減されている少なくとも１つの領域を形成する方法においては、半導体層の領域上にＺｎＯ層が被着され、続けてアニールされる。すなわち本方法によってＩＩＩ−Ｖ族半導体層内には次のような領域が形成される。すなわち導電率が低減されている領域に接しているＩＩＩ−Ｖ族半導体層の１つまたは複数の領域に比べて導電率が低減されている領域が形成される。例えばＩＩＩ−Ｖ族半導体層は導電率σ1を有し、また導電性のＩＩＩ−Ｖ族半導体層内においてσ1に比べて低減されている導電率σ2を有する領域が形成される。つまりσ2＜σ1である。
【誤訳訂正７】
【訂正対象書類名】明細書
【訂正対象項目名】００１１
【訂正方法】変更
【訂正の内容】
【００１１】
ＺｎＯ層は有利には１５０℃以下の温度、有利には２５℃以上１２０℃以下の温度においてＩＩＩ−Ｖ族半導体材料に析出される。有利にはＺｎＯ層はスパッタリングを用いて被着される。後続のアニールは有利には約３００℃から５００℃の温度において行われる。
【誤訳訂正８】
【訂正対象書類名】明細書
【訂正対象項目名】００１３
【訂正方法】変更
【訂正の内容】
【００１３】
本発明は、ＩＩＩ−Ｖ族半導体層の導電率、殊に横方向の導電率を、ＺｎＯ層の被着およびそれに続くアニールプロセスによって所期のように制御できるという知識を基礎としている。殊に、ＩＩＩ−Ｖ族半導体層の導電率の低減はＺｎＯ層が被着される温度に非常に依存することが証明されている。例えば１５０℃以下の析出温度においては、ＩＩＩ−Ｖ族半導体層の導電率を少なくともファクタ２、有利には少なくともファクタ５、殊に有利にはそれどころか少なくともファクタ１０低減することができる。他方では、ＩＩＩ−Ｖ族半導体層の導電率は１５０℃以上の温度、例えば約２５０℃の温度でのＺｎＯ層の被着、およびそれに続くアニールによっては少なくとも殆ど影響されない、それどころか有利には無視できる程度にしか影響されない。
【誤訳訂正９】
【訂正対象書類名】明細書
【訂正対象項目名】００１４
【訂正方法】変更
【訂正の内容】
【００１４】
ＺｎＯ層をアニールの後に除去することができるか、半導体層上に残存させ、例えばオプトエレクトロニクス素子において電流拡散層として機能させることもできる。
【誤訳訂正１０】
【訂正対象書類名】明細書
【訂正対象項目名】００１７
【訂正方法】変更
【訂正の内容】
【００１７】
本発明による方法の有利な変形形態においては、ＺｎＯ層が半導体層の第１の領域上に析出されており、第２のＺｎＯ層が半導体層の第２の領域上に析出されており、第２のＺｎＯ層の析出温度は第１のＺｎＯ層の析出温度に比べて、後続のアニールにおいて半導体層の第２の領域の導電率が第１の領域の導電率よりも少なくとも僅かに低減されるように高められている。有利には第２のＺｎＯ層は１５０℃以上、例えば約２５０℃の温度において被着される。
【誤訳訂正１１】
【訂正対象書類名】明細書
【訂正対象項目名】００２７
【訂正方法】変更
【訂正の内容】
【００２７】
ＩＩＩ−Ｖ族半導体層３の部分領域８上には第１のＺｎＯ層１が被着されており、この第１のＺｎＯ層１は２５℃〜１２０℃の温度でのスパッタリングにより析出されている。第１のＺｎＯ層１を析出した後に行われる３００℃〜５００℃の温度でのアニールプロセスによって、ＩＩＩ−Ｖ族半導体層３内に導電率が低減されている領域８が形成された。
【誤訳訂正１２】
【訂正対象書類名】明細書
【訂正対象項目名】００２９
【訂正方法】変更
【訂正の内容】
【００２９】
第１のＺｎＯ層１および第２のＺｎＯ層６の被着を例えば以下のように行うことができる。すなわち、先ず第２のＺｎＯ層６が面全体にわたりＩＩＩ−Ｖ族半導体層３上に被着され、続いて第１のＺｎＯ層にために設けられている部分領域に開口部を有するマスク層でもって被われる。第２のＺｎＯ層６がこの部分領域において例えばエッチングにより除去され、続いて第１のＺｎＯ層１が１５０℃以下の析出温度において被着される。続いて第１の接続コンタクト７が被着される。マスク層によって被われている第２のＺｎＯ層６の領域から、その領域において析出されている第１のＺｎＯ層１および接続コンタクト７の材料をマスク層と共に除去することができる（リフトオフ技術）。続いて３００℃〜５００℃の温度においてアニールが行われ、第１のＺｎＯ層１の下方には導電率が低減されている領域８が形成される。
【誤訳訂正１３】
【訂正対象書類名】明細書
【訂正対象項目名】００３１
【訂正方法】変更
【訂正の内容】
【００３１】
第１のＺｎＯ層１および第２のＺｎＯ層６はこの実施例においては相互に接しており、一緒に電流拡散層を形成する。有利にはＺｎＯ層１，６は３％までの濃度のＡｌでドーピングされている。アニールのステップにおいても保持され続けるＺｎＯ層１，６の横方向の良好な導電率に基づき、接続コンタクト７から第１のＺｎＯ層１および第２のＺｎＯ層６を通過し、ＩＩＩ−Ｖ族半導体層３の導電率が低減されていない、または僅かにしか低減されていない領域へと電流を注入することができる。
【誤訳訂正１４】
【訂正対象書類名】明細書
【訂正対象項目名】００３４
【訂正方法】変更
【訂正の内容】
【００３４】
図２ｂおよび２ｃに示されている断面図から見て取れるように、第１の実施例と同様に接続コンタクト７は第１のＺｎＯ層１上に配置されており、このＺｎＯ層１は前述の方法にしたがい、その下にある領域の導電率を低減するためにＩＩＩ−Ｖ族半導体層３上に被着され、アニールされたものである。したがって半導体層３の導電率はこの実施例においても、接続コンタクト７と対向している領域８において低減されており、その結果コンタクト層１１を介する電流の印加は有利には、接続コンタクト７と対向していないアクティブ領域４の領域へと行われる。これによってオプトエレクトロニクス素子から放射されるビームの接続コンタクト７における吸収は低減され、したがって素子の効率が高められる。