【誤訳訂正書】
【提出日】平成23年8月9日(2011.8.9)
【誤訳訂正１】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
半導体層と、
各々が前記半導体層の表面上に互いに離間して配置された一対のゲート構造体であって、各々が上面および互いに対向している第１の端部を有する一対の電界効果ゲート構造体と、
前記ゲート構造体の各々の上面の少なくとも一部に形成されたシリサイド層と、
前記一対のゲート構造体の間の前記半導体層の一部に形成された第１の導電型の互いに離間した第１および第２のソース領域と、
各々が互いに異なるソース領域の上に設けられ且つ互いに異なる第１の端部に接している第１および第２の側壁スペーサと、
前記半導体層内において前記ソース領域の下から前記ゲート構造体の下まで延在する第２の導電型の軽ドープボディ領域と、
第２の導電型の重ドープ領域と、を含み、
前記ソース領域の各々は、対応する前記第１の端部の１つに対してセルフアラインされ、
前記側壁スペーサは、前記半導体層の表面に近接する比較的厚い部分から前記ゲート構造体の上面に近接する比較的細い部分にかけて次第に細くなっており、前記ソース領域の各々は対応する前記細い部分の１つに対してセルフアラインされ、
前記重ドープ領域は、前記半導体層の表面内において延在し且つ前記第１および第２の側壁スペーサの前記細い部分の間にセルフアラインされ、
前記軽ドープボディ領域は、前記第２の導電型の前記重ドープ領域の下方における自身の底部において屈曲部を含んでいることを特徴とする半導体デバイス。
【請求項２】
前記第１のソース領域及び前記第２のソース領域は異なるゲート構造体端部の下にまで延在していることを特徴とする請求項１記載のデバイス。
【請求項３】
前記ソース領域は一対の前記ソース領域の間の前記表面の一部を覆って形成されたマスク層エレメントによって互いに離間されていることを特徴とする請求項１記載のデバイス。
【請求項４】
前記第２の導電型の前記重ドープ領域は前記第１の側壁スペーサ及び前記第２の側壁スペーサに対してセルフアラインされていることを特徴とする請求項1記載のデバイス。
【請求項５】
前記第１の側壁スペーサと前記第２の側壁スペーサとの間の前記半導体層の表面の一部はシリサイドを含むことを特徴とする請求項１記載のデバイス。
【請求項６】
前記第２の導電型の前記重ドープ領域はボディ・タイとして機能するように配置されていることを特徴とする請求項１記載のデバイス。
【請求項７】
前記第２の導電型の前記重ドープ領域はボディ・タイとして機能するように配置されていることを特徴とする請求項４記載のデバイス。
【請求項８】
前記第１の側壁スペーサと前記第２の側壁スペーサとの間の前記半導体層の表面の少なくとも一部はシリサイドを含むことを特徴とする請求項１記載のデバイス。
【請求項９】
前記ソース領域はＮ型の導電型であることを特徴とする請求項１記載のデバイス。
【請求項１０】
前記第１及び第２のソース領域は単一のドーパントインプランテーションで形成されていることを特徴とする請求項１記載のデバイス。
【請求項１１】
各ソース領域は、前記第２の導電型の前記重ドープ領域と隣接ゲート構造体の下の前記半導体層の一部との間における一定の横方向ドーパント分布によって特徴づけられることを特徴とする請求項１記載のデバイス。
【請求項１２】
互いに離間した前記第１及び第２のソース領域、及び、前記軽ドープボディ領域は同じフォトマスクを使用してヘテロドーピングインプラントで形成されることを特徴とする請求項１記載のデバイス。
【請求項１３】
前記軽ドープボディ領域は前記ソース領域よりも高いエネルギでインプラントされることを特徴とする請求項７記載のデバイス。
【請求項１４】
前記ゲート構造体の間の距離は１ミクロン以下であることを特徴とする請求項１記載のデバイス。
【請求項１５】
各ゲート構造体の前記ソース領域が形成されている側と反対の側に前記ソース領域と同じ導電型のドレイン領域を更に含むことを特徴とする請求項１記載のデバイス。
【請求項１６】
上面を有する第１の導電型の半導体材料の層を用意するステップと、
前記上面の上にゲート絶縁膜を伴う互いに離間した一対の電界効果ゲート構造体であって、各ゲート構造体が他のゲート構造体の第１の端部に対向する第１の端部を含むゲート構造体を第１のマスクレベルで形成するステップと、
前記一対のゲート構造体の間の前記上面に隣接する前記半導体材料の層の内部に第１の導電型を有する互いに離間した第１および第２のソース領域を第２のマスクレベルで形成するステップと、
前記半導体材料の層内の前記ソース領域の下に延在する第２の導電型の軽ドープボディ領域を前記第２のマスクレベルで形成するステップと、
前記ソース領域および前記軽ドープボディを形成した後に、前記ソース領域の上に前記第１の端部の各々に接する側壁スペーサを形成するステップと、
前記上面に隣接する前記半導体材料の層の内部であって前記上面において前記第１の端部に接する前記側壁スペーサの間に前記第２の導電型の重ドープ領域を形成するステップと、を有し、
前記第１および第２のソース領域を形成するステップにおいて、前記一対のゲート構造体の間のラインに沿った互いに離間した前記第１および第２のソース領域の間の前記上面において結果としてギャップ幅を有するギャップを伴い、
前記一対のゲート構造体の間のラインに沿った前記上面における前記重ドープ領域の長さは前記ギャップ幅よりも長いことを特徴とする半導体デバイスの製造方法。
【請求項１７】
前記ソース領域が前記第１の導電型の単一のインプランテーションステップで形成されることを特徴とする請求項１６記載の方法。
【請求項１８】
前記ソース領域の各々は互いに異なるゲート構造体端部に対してセルフアラインするように形成されることを特徴とする請求項１６記載の方法。
【請求項１９】
互いに離間した前記第１および第２のソース領域を形成するステップは、一対の前記ソース領域の間の前記半導体材料の層の表面の一部に第２のマスクレベルを配置して、前記ソース領域を形成し、その後前記軽ドープボディ領域を形成するステップを実行し、その後に前記第２のマスクレベルを除去するステップを含むことを特徴とする請求項１８記載の方法。
【請求項２０】
前記ソース領域はゲート構造体端部の下までそれぞれ延在していることを特徴とする請求項１６記載の方法。
【請求項２１】
前記重ドープ領域は、前記側壁スペーサに対してセルフアラインするように形成されることを特徴とする請求項１６記載の方法。
【請求項２２】
ＬＤＭＯＳデバイス構造体を含む半導体集積回路であって、
半導体層と、
前記半導体層の上面の上に互いに離間して配置され、各々が端部および上面を有する一対の電界効果ゲート構造体と、
前記ゲート構造体の各々の前記上面の少なくとも一部に形成されたシリサイド層と、
前記端部の各々と、対応するゲート構造体に隣接する前記半導体層の表面の対応する部分と、を覆う個別の側壁スペーサと、
前記一対のゲート構造体の間の前記半導体層の一部に設けられた第１の導電型の互いに離間した第１および第２のソース領域と、
前記ソース領域の下から前記ゲート構造体の下まで延在し、前記半導体層内の可変深さにまで延在している前記半導体層内に設けられた第２の導電型の軽ドープボディ領域と、を含み、
前記第１および第２のソース領域は、それらの間に第２の導電型を有する第１領域を有し、前記ソース領域の各々は、対応する側壁スペーサの１つに対してセルフアラインされ、前記第１領域は前記個別のスペーサの間にセルフアラインされ、
前記軽ドープボディ領域は、前記第１領域の下に延在する前記ボディ領域の一部の前記ボディ領域の底部における屈曲部によって特徴づけられることを特徴とする半導体集積回路。
【請求項２３】
前記半導体層内の前記ボディ領域の深さは前記第１領域の下の深さと比較して前記ゲート構造体の下の深さの方が相対的に深いことを特徴とする請求項２２記載の半導体集積回路。
【請求項２４】
前記ゲート構造体間の前記半導体層の内部に延在する前記第２の導電型の重ドープ領域を更に具備することを特徴とする請求項２２記載の半導体集積回路。
【請求項２５】
半導体層と、
各々が前記半導体層の表面の上に互いに離間して配置されて一方のゲート構造体が他方のゲート構造体に対向した端部および上面を有する一対の電界効果ゲート構造体と、
前記ゲート構造体の各々の上面の少なくとも一部に形成されたシリサイド層と、
前記端部の各々と、対応するゲート構造体に隣接する前記半導体層の表面の対応する部分と、を覆う個別の側壁スペーサと、
前記一対のゲート構造体の間の前記半導体層の一部に設けられた第１の導電型の互いに離間した第１および第２の重ドープソース領域と、
前記ソース領域の下から前記ゲート構造体の下まで延在する前記半導体層内に設けられた第２の導電型の軽ドープボディ領域と、
前記側壁スペーサの間の前記半導体層の表面内部に延在し且つ前記側壁スペーサに対してセルフアラインされた前記第２の導電型の重ドープボディ・タイ領域と、
前記重ドープソース領域及び前記ボディ・タイ領域に付随する共通シリサイドコンタクトと、を含み、
前記重ドープソース領域の各々は、対応する前記端部の１つに対してセルフアラインされ、
前記軽ドープボディ領域は、その底部において前記ボディ・タイ領域の下方に配置された屈曲部を更に有することを特徴とする半導体デバイス。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】０００７
【訂正方法】変更
【訂正の内容】
【０００７】
本発明によれば、半導体デバイスは半導体層の表面上に一対の離間された電界効果ゲート構造体を有する半導体層を含む。各々のゲート構造体は、他のゲート構造体に面した第１の端部を含む。第１の導電型の第１及び第２の離間されたソース領域は、一対のゲート構造体の間の半導体層の一部に形成される。第１の端部の間の表面の一部は、第１の面積によって特徴づけられる。各々のソース領域は、第１の端部のうちの一方に関してセルフアライン（自己整合）されている。第２の導電型の軽ドープボディ領域が半導体層に形成されており、ソース領域の下からゲート構造体の下まで延在している。第２の導電型の重ドープ領域は、第１の端部の間の表面の一部にまで延在し、第１の面積未満の表面に沿った面積を有する領域である。
【誤訳訂正３】
【訂正対象書類名】明細書
【訂正対象項目名】０００８
【訂正方法】変更
【訂正の内容】
【０００８】
また、半導体層の上部表面を覆って離間された一対の電界効果ゲート構造体を有する半導体層を含むＬＤＭＯＳデバイス構造体を含む半導体ＩＣが提供される。第１の導電型の第１及び第２の離間されたソース領域は、その間に第２の導電型の第１の領域を有する一対のゲート構造体の間の半導体層の一部分に形成される。第２の導電型の軽ドープボディ領域が半導体層に形成され、これはソース領域の下からゲート構造体の下まで延在し且つ半導体層に可変の深さを延長している。このボディ領域は、第１の領域の下に延在するボディ領域の一部の深さにおける屈曲部によって特徴づけられる。
【誤訳訂正４】
【訂正対象書類名】明細書
【訂正対象項目名】００１２
【訂正方法】変更
【訂正の内容】
【００１２】
形態又は関連構造についてセルフアライン（自己整合）されるようになされたドーパント・インプランテーション若しくはそこから生じる拡散とは、熱活性化拡散の前後で、例えばインプラントされたドーパントの如きマスク素子としての構造体が構造体若しくは関連形態に関して特性分布を呈することを利用して得られるインプランテーション若しくは拡散のことである。本明細書においては詳細には記載しないが、本発明に関連したインプラントされたドーパントは、あらかじめ決められた拡散分布特性を与えるように製作工程の間において各種の熱活性拡散を経ることを理解されるであろう。１つの層が他の層の上又はこれを覆って配置されると記載され若しくは図示されているとき、本発明と同様若しくは代替可能な実施例に関して他の介在層（図示せず）があってもよいことも認識されるであろう。
【誤訳訂正５】
【訂正対象書類名】明細書
【訂正対象項目名】００１４
【訂正方法】変更
【訂正の内容】
【００１４】
ソース領域８を形成するインプラントと同時に、Ｎ＋ドレイン１０がゲート電極２に対して離間されて、パターン化されたフォトレジスト開口部に形成される。ソース抵抗をより下げるためには、一般的にはソース・スペーサが図示されるように除去されて、低濃度Ｎ−型インプラントがゲート電極２とセルフアライン（自己整合）して軽ドープソース延長領域１４を画定する。同時に、残りのドレイン側面スペーサ７について、Ｎ−型インプラントが各ドリフト領域の一部、すなわち、各ゲート電極２及び関連ドレイン１０の間のＮ−上部層の体積における固有抵抗を低下させる。材料の固有抵抗の変更は、ドリフト領域を横切る電場（すなわちゲートからドレインまでの電流パス）におけるより大なる均一性の確立に寄与する。
【誤訳訂正６】
【訂正対象書類名】明細書
【訂正対象項目名】００２１
【訂正方法】変更
【訂正の内容】
【００２１】
各ゲート端部４０ａに対向して配置されたスペーサ素子６４とともに、ドレイン６０を越えてゲート電極端部４０ｂから更に伸びる表面を覆う領域がパターン化されたフォトレジスト６６でマスキングされる。図２Ｄを参照されたい。ここで、表面３２の露出部分は、ボディ・タイ７０を形成するために、８０ＫｅＶで１×１０15ｃｍ-2から３×１０15ｃｍ-2のオーダー（ボロンまたはＢＦ２）のＰ＋インプラント６８を受ける。ボディ・タイは、ソース領域を通って延在し隣接したスペーサ素子６４にセルフアライン（自己整合）される。すなわち、ボディ・タイは、ソースによって占められた表面３２の下の領域に繰り込まれる。得られるソース５６がボディ・タイ７０に関してオフセットされるようなボディ・タイ・インプラントに関して、本発明によればソース・インプラントの横方向オフセットを許容する。拡散後に最終的に得られる構造体において、ボディ・タイが各隣接スペーサ素子６４とセルフアライン（自己整合）される一方、各ソースは隣接したゲート端部４０ａとセルフアライン（自己整合）される。好ましくは、インプラント６８は集積回路構造体２５上のデジタル・回路のためのＣＭＯＳ Ｐ＋ソース／ドレイン拡散を形成するために使用される。
【誤訳訂正７】
【訂正対象書類名】明細書
【訂正対象項目名】００２３
【訂正方法】変更
【訂正の内容】
【００２３】
改良されたＬＤＭＯＳデバイスが記載される。得られたデバイスは、改善されたオン抵抗及び動作の安全動作領域を有する。本発明の特徴は、ソース領域５６及びボディ領域５８を１つのマスク・レベルで与える図２Ａ及び図２Ｂのヘテロドーピングインプラントである。すなわち、動作特性を改善したＬＤＭＯＳを形成するために必要なマスクの数を減じたのである。特に、ヘテロドーピング形態は、領域５０の周囲において離間したソース領域５６と、領域５０の下方のボディ領域の底部における屈曲部７８の組み合わせという結果となる。つまり、これらの特徴のいずれもがヘテロドーピング工程の間のマスク素子４８の存在に起因するものである。すなわち、半導体層のボディ領域の深さは、第１の領域の下の深さと比較してゲート電極の下で相対的により深いのである。
【誤訳訂正８】
【訂正対象書類名】明細書
【訂正対象項目名】００２４
【訂正方法】変更
【訂正の内容】
【００２４】
本発明の他の特徴は、第２の導電型の重ドープ領域と、例えば電極３８の如き、隣接ゲート構造の下にある半導体層の一部分との間の相対的に一定な横方向ドーパント分布によって特徴づけられるソース領域を供給することである。すなわち、ソース領域はネット導電型の単一のドーパント・インプラントで形成されていてもよい。一方、従来例では、ソース構造はデバイスオン抵抗を下げるために重ドープ領域（例えば図１の領域８）及び軽ドープ領域（例えば図１の延長領域１４）の組合せを必要とした。本発明により形成される装置の特に低いオン抵抗は、例えば、図示されたセルフアライン（自己整合）された構成によって達成され得てデバイスユニットの大きさを結果として減じる。動作における改良された安全動作領域は、減じられたボディ抵抗、小なるソース・スペース面積、浅いソース結合及び例えば領域５８の如き、ボディ領域の逆行的な添加分布によって生じる。
【誤訳訂正９】
【訂正対象書類名】明細書
【訂正対象項目名】００２５
【訂正方法】変更
【訂正の内容】
【００２５】
改善された動作特性を与える小なる大きさの効果として、例えばゲート電極端部４０ａ及び４０ｂに隣接したスペーサ６４の如き、スペーサ素子に微細線結合構造マスクを与えて、小なるソース領域の達成が可能となる。加えて、セルフアライン(自己)整合）されたケイ素化（サリサイド）工程が、例えばボディ・タイ領域及びソース領域の如き、臨界コンタクト領域において多量ドーパント補償を有さない故に、接触抵抗を低くすることが可能なのである。ボディ・タイ７０及び関連シリサイド層７６は、ソース領域５６に関して整列配置される。本発明は、Ｎ＋ソース・インプラントは同じサイズ及びドレイン・インプラントである必要はないと認識される。
【誤訳訂正１０】
【訂正対象書類名】明細書
【訂正対象項目名】００２６
【訂正方法】変更
【訂正の内容】
【００２６】
本発明は、ゲート上に側壁酸化物スペーサを使用することで、Ｐ＋タイ・インプラントからＮ＋ソース・インプラントをマスキングする。本発明では、Ｎ＋ソース・インプラントは、側壁スペーサよりも前に形成される。本発明の方法は、１回のマスキング・ステップでＮ＋ソース及びＰ−ボディをインプラントする。本発明は、従来技術によって必要とされた分離したＰボディマスク工程を必要としない。本発明は、２つのＮ＋ソース、Ｐ＋ボディ・タイ及びＮ＋ソースとＰ＋ボディ・タイとのオーバーラップにセルフアライン（自己整合）された１つのシリサイドコンタクトを与える。コンタクトの数は、従来の３から１まで減じられる。ゲート間に１つのコンタクトを設けることで、より密度の高いデバイスを提供する。そして、このデバイスは小さなソースによって、より少ないリークとなることから、より広い安全動作領域を有するのである。従来のデバイスのより大なるソースよりも下にｐ−ボディ抵抗を有する。