【事件の表示】
　特願２００４−１０９０７７「逐次比較型Ａ／Ｄ変換器およびコンパレータ」拒絶査定不服審判事件〔平成１７年１０月２０日出願公開、特開２００５−２９５３１５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１６年４月１日の出願であって、原審において平成２１年６月１日付けで拒絶査定がなされ、これに対し同年９月９日に審判請求がなされるとともに手続補正書の提出があったものである。
　なお、平成２３年２月８日付けの当審からの審尋に対し、同年４月１８日に回答書の提出があった。
　
　
第２．補正却下の決定
［補正却下の決定の結論］
　　平成２１年９月９日付けの手続補正を却下する。
　
［理由］
１．本願発明と補正後の発明
　上記手続補正（以下、「本件補正」という。）は、
補正前の平成２０年１２月１日付けの手続補正書の特許請求の範囲の請求項１に記載された、
　
「　【請求項１】
　アナログ入力電圧と比較電圧とを逐次比較して比較結果を生成する比較手段を備えた逐次比較型A/D変換器において、前記比較手段は、
　前記アナログ入力電圧と前記比較電圧とが順次入力される第１のインバータと、
　該第１のインバータの出力に一方の電極が接続され電荷を蓄電するキャパシタと、
　該キャパシタの他方の電極に接続された第２のインバータと、
　前記第１のインバータの入出力端に並列に接続された第１の帰還スイッチと、
　前記第２のインバータの入出力端に並列に接続された第２の帰還スイッチとを含み、
　前記第１の帰還スイッチは、前記第１のインバータの入出力端に互いに並列に接続した第１および第２のトランジスタを含み、前記第１のトランジスタは前記第２のトランジスタよりもドライブ能力が大きく形成され、
　前記第２の帰還スイッチは、前記第２のインバータの入出力端に互いに並列に接続した第３および第４のトランジスタを含み、前記第３のトランジスタは前記第４のトランジスタよりもドライブ能力が大きく形成され、
　前記第１および第３のトランジスタのゲートは共に接続されて第１の制御信号が入力される第１の制御入力端子に接続され、
　前記第２および第４のトランジスタのゲートは共に接続されて第２の制御信号が入力される第２の制御入力端子に接続され、
　逐次比較動作を行う際に、前記第１および第３のトランジスタをオン状態からオフに切り替えた後に前記第２および第４のトランジスタをオン状態からオフに切り替えるように、前記第１および第３のトランジスタのオン/オフ切替タイミングと、前記第２および第４のトランジスタのオン/オフ切替タイミングとを異ならせて、前記アナログ入力電圧と前記比較電圧との比較を行うことを特徴とする逐次比較型A/D変換器。」
という発明（以下、「本願発明」という。）を、
　
「　【請求項１】
　アナログ入力電圧と比較電圧とを逐次比較して比較結果を生成する比較手段を備えた逐次比較型A/D変換器において、前記比較手段は、
　前記アナログ入力電圧と前記比較電圧とが順次入力される第１のインバータと、
　該第１のインバータの出力に一方の電極が接続され電荷を蓄電するキャパシタと、
　該キャパシタの他方の電極に接続された第２のインバータと、
　前記第１のインバータの入出力端に並列に接続された第１の帰還スイッチと、
　前記第２のインバータの入出力端に並列に接続された第２の帰還スイッチとを含み、
　前記第１の帰還スイッチは、前記第１のインバータの入出力端に互いに並列に接続した第１および第２のトランジスタを含み、前記第１のトランジスタは前記第２のトランジスタよりもドライブ能力が大きく形成され、
　前記第２の帰還スイッチは、前記第２のインバータの入出力端に互いに並列に接続した第３および第４のトランジスタを含み、前記第３のトランジスタは前記第４のトランジスタよりもドライブ能力が大きく形成され、
　前記第１および第３のトランジスタのゲートは共に接続されて第１の制御信号が入力される第１の制御入力端子に接続され、
　前記第２および第４のトランジスタのゲートは共に接続されて第２の制御信号が入力される第２の制御入力端子に接続され、
　逐次比較動作を行う際に、前記第１の制御信号により前記第１および第３のトランジスタをオン状態からオフに切り替えた後に前記第２の制御信号により前記第２および第４のトランジスタをオン状態からオフに切り替えるように、前記第１および第３のトランジスタのオン/オフ切替タイミングと、前記第２および第４のトランジスタのオン/オフ切替タイミングとを異ならせて、前記アナログ入力電圧と前記比較電圧とを比較することを特徴とする逐次比較型A/D変換器。」
という発明（以下、「補正後の発明」という。）に補正することを含むものである。
　
　
２．補正の適否
（１）新規事項の有無、補正の目的要件
　上記補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内において、補正前の特許請求の範囲の請求項１に記載された「逐次比較動作を行う際」のトランジスタの切り替え動作が「前記第１の制御信号により」および「前記第２の制御信号により」行われることを限定することにより特許請求の範囲を減縮するものであるから、特許法第１７条の２第３項（新規事項）及び第４項第２号（補正の目的）の規定に適合している。
　なお、審判請求人は審判請求書において、本補正事項は記載の明瞭化を目的とするものである旨を主張するが、そうであるとしても以下に検討するように補正後の発明は原審引用発明より当業者が容易に発明できたものであるから、特許法第２９条第２項の規定により特許を受けることができないものとした結論に変わりはない。
　
　
（２）独立特許要件
　上記補正は特許請求の範囲の減縮を目的とするものであるから、上記補正後の発明が特許出願の際独立して特許を受けることができるものであるのかどうかについて以下に検討する。
　
［補正後の発明］
　上記「１．本願発明と補正後の発明」の項で「補正後の発明」として認定したとおりである。
　
［引用発明及び周知技術］
Ａ．原審の拒絶理由に引用された特開平４−２２２１２０号公報（以下、「引用例」という。）には、「逐次比較型アナログ・デジタル変換器」として図面とともに以下の事項が記載されている。
　
イ．「【請求項１】　　サンプリングモードの時にアナログ信号入力をサンプリングしてホールドするサンプルホールド回路と、上記サンプルホールド回路の出力が入力する電圧比較用の反転増幅器と、この反転増幅器の入出力端間で互いに並列に接続された互いにオン抵抗が異なる複数のスイッチ回路と、サンプリングモードの時に上記複数のスイッチ回路をそれぞれオン状態に制御し、サンプリングモードの途中で上記複数のスイッチ回路をオン抵抗が小さいものより順にオフ状態に制御し、比較モードの時に上記複数のスイッチ回路をそれぞれオフ状態に制御する制御回路と、比較モードの時に逐次比較制御ディジタル信号に基ずいて局部アナログ信号を発生して前記反転増幅器に入力する局部ＤＡ変換器と、比較モードの時に前記逐次比較制御ディジタル信号を逐次出力すると共に前記反転増幅器の出力の論理レベルに基ずいてＡＤ変換出力の各ビットの値を逐次決定する逐次比較制御回路とを具備することを特徴とする逐次比較型アナログ・デジタル変換器。」
（２頁１欄）
　
ロ．「【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、各種電子機器に用いられるアナログ・デジタル（ＡＤ）変換器に係り、特に集積回路化された逐次比較型ＡＤ変換器に関する。
【０００２】
【従来の技術】逐次比較型ＡＤ変換器は、一般的に、アナログ信号入力をサンプリングしたアナログ電圧および逐次比較制御ディジタル信号をデジタル・アナログ（ＤＡ）変換して得た局部アナログ電圧を電圧比較するという動作を繰り返し行ない、その大小関係に基いて、ＡＤ変換出力の各ビットの値を逐次決定することによって、複数ビットのＡＤ変換出力を得るものである。
【０００３】図１６は、従来の逐次比較型ＡＤ変換器の原理的な構成を示しており、ＳＨはサンプリングモードの時にアナログ信号入力をサンプリングしてホールドするサンプルホールド回路、ＣＰは上記サンプルホールド回路の出力が比較入力となる電圧比較器、ＬＡは比較モードの時に逐次比較制御ディジタル信号に基ずいて局部アナログ信号を発生して前記電圧比較器ＣＰの基準入力とする局部ＤＡ変換器、ＳＲは比較モードの時に前記逐次比較制御ディジタル信号を逐次出力すると共に前記ＡＤ変換出力の各ビットの値を逐次決定する逐次比較制御回路である。
【０００４】逐次比較型ＡＤ変換器の変換時間は、図１７に示すように、アナログ入力をサンプリングするサンプリングモード（オートゼロモード）と、各々のビットを逐次比較してディジタルデータを出力する比較モードとに分けられる。
【０００５】なお、前記電圧比較器ＣＰは、電圧比較用の反転増幅器と、この反転増幅器の入出力端間に接続され、サンプリングモードの時にオン状態に制御され、比較モードの時にオフ状態に制御されるスイッチ回路とからなるチョッパ型比較器で構成される場合が多い。
【０００６】また、前記サンプルホールド回路ＳＨは、基本的には、サンプリングモードの時にアナログ信号入力をサンプリングして容量の一端側に供給する回路で構成される。
【０００７】また、このサンプルホールド回路ＳＨおよび前記局部ＤＡ変換器ＬＡは、それぞれ一端側が共通に接続された複数の容量およびこの複数の容量の接続先を制御する複数のスイッチ回路からなる容量配列型の電荷再分布型ＤＡ変換器で構成される場合が多い。この場合、複数の容量は、バイナリーに重み付けされた容量値を有する容量が用いられる場合と、それぞれ同じ容量値を有する容量が用いられる場合とがある。
【０００８】図１８は、従来の逐次比較型ＡＤ変換器の一具体例として３ビット用のＡＤ変換器を示している。
ここで、１０はバイナリーに重み付けされた容量値を有する複数の容量が用いられた容量配列型の電荷再分布型ＤＡ変換器、ＡはこのＤＡ変換器１０の出力端側に人力端が接続された反転増幅器、ＳＷはこの反転増幅器Ａの入出力端間に接続されたスイッチ回路、ＳＲは逐次比較制御回路である。」
（３頁３〜４欄）
　
ハ．「【００３９】
【発明が解決しようとする課題】上記したように、電圧比較器として反転増幅器およびその入出力端間に接続されたスイッチ回路を用いる従来の逐次比較型ＡＤ変換器は、スイッチ回路の寄生容量によるフィールドスルーの影響により、動作速度と変換精度とがトレードオフの関係になり、高速化および高精度化を両立させることが困難であるという問題がある。
【００４０】また、サンプリングモードから比較モードに移った時に電圧比較器の入力端の電位が非固定状態（高インピーダンス状態）になる従来の逐次比較型ＡＤ変換器は、ノイズの影響を受けて電圧比較出力に誤った判定結果が現われ、特に、高分解能（高精度）化を図る上で大きな問題になる。」
（７頁１１欄）
　
ニ．「【００５５】
【実施例】以下、図面を参照して本発明の実施例を説明する。
【００５６】図１は、ＭＯＳ集積回路に形成された例えば３ビット用の逐次比較型ＡＤ変換器の一例を示しており、図１８を参照して前述した従来の３ビット用のＡＤ変換器と比べて、反転増幅器Ａの入出力端間に複数（本例では２個）のスイッチ回路ＳＷ１、ＳＷ２が互いに並列に接続され、この２個のスイッチ回路ＳＷ１、ＳＷ２は互いに異なるオン抵抗ＲＳＷ１、ＲＳＷ２を有し、この２個のスイッチ回路ＳＷ１、ＳＷ２を次に述べるように制御する制御回路ＣＴ１が異なり、その他は同じであるので図１８中と同一符号を付している。
【００５７】上記制御回路ＣＴ１は、上記２個のスイッチ回路ＳＷ１、ＳＷ２を、サンプリングモードの時にそれぞれオン状態に制御し、サンプリングモードの途中でオン抵抗ＲＳＷ１、ＲＳＷ２が小さいものより順にオフ状態に制御し、比較モードの時にそれぞれオフ状態に制御する。
【００５８】上記構成の図１の３ビット用のＡＤ変換器の動作は、図１８を参照して前述した従来の３ビット用のＡＤ変換器の動作と基本的には同じであるが、反転増幅器Ａの入出力端間に接続された２個のスイッチ回路ＳＷ１、ＳＷ２がサンプリングモードの途中でオン抵抗ＲＳＷ１、ＲＳＷ２の小さいものより順にオフ状態に制御される点で異なる。
【００５９】これにより、上記２個のスイッチ回路ＳＷ１、ＳＷ２を例えばそれぞれＮチャネルトＭＯＳトランジスタで構成した場合にその寄生容量によるフィールドスルーの影響を受けても、反転増幅器Ａの入力端Ｎの電位のオフセット電圧が低減すると共にサンプリング時間が短縮し、高精度化および高速化が両立するようになる。
【００６０】即ち、第２図に示すように、サンプリングモードの開始時に２個のスイッチ回路ＳＷ１、ＳＷ２がオン状態に制御されると、反転増幅器Ａの入力端の電位は、
　　τ＝ＣＴ（ＲＳＷ１×ＲＳＷ２＋ＺＯ）／（ＲＳＷ１＋ＲＳＷ２）
なる時定数にしたがって変化する。ここで、ＣＴ　はＤＡ変換器１０の容量配列の全容量値、ＺＯは反転増幅器Ａの出力インピーダンスであり、ＲＳＷ１《＋ＲＳＷ２、かつ、ＲＳＷ１《ＺＯに設定しておけば、τ＝ＣＴ・ＲＳＷ１となり、ＲＳＷ１を小さく設定しておけば、反転増幅器Ａの入力端Ｎの電位が動作点電圧ＶＯＰに達するまでの時間ＴＡが短縮される。
【００６１】次に、サンプリングモードの途中で、オン抵抗ＲＳＷ１が小さい方のスイッチ回路ＳＷ１がオフ状態に制御されると、反転増幅器Ａの入力端Ｎの電位に大きなオフセット電圧ＶＯＦＦＳＥＴ１が生じるが、オン抵抗ＲＳＷ２が大きい方のスイッチ回路ＳＷ２がオン状態のままであり、サンプリングが続行される。次に、オン抵抗ＲＳＷ２が大きい方のスイッチ回路ＳＷ２がオフ状態に制御された時に反転増幅器Ａの入力端Ｎの電位に生じるオフセット電圧ＶＯＦＦＳＥＴ０は小さくなる（ＶＯＦＦＳＥＴ０《ＶＯＰ）。この場合、オン抵抗ＲＳＷ２が大きい方のスイッチ回路ＳＷ２がオフ状態に制御されてからサンプリングモードが終了するまでの時間ＴＢ　はＴＢ　《ＴＡ　である。
【００６２】つまり、オン抵抗ＲＳＷ１が小さいスイッチ回路ＳＷ１を用いてサンプリング時間の短縮を図り、このオン抵抗ＲＳＷ１が小さいスイッチ回路ＳＷ１のオフ時に生じるオフセット電圧ＶＯＦＦＳＥＴ１をオン抵抗ＲＳＷ２が大きいスイッチ回路ＳＷ２により保証して精度を向上させることが可能になる。
【００６３】なお、図２中には、対比のため、従来例のＡＤ変換器のスイッチ回路ＳＷのオン抵抗が大きい場合と小さい場合とにおける動作波形も示している。
【００６４】なお、図１のＡＤ変換器中、反転増幅器Ａとしては、ＣＭＯＳインバータ回路、電圧比較器（例えば演算増幅器）を用いることができる。この演算増幅器を用いる場合には、反転入力端に基準電圧を入力し、非反転入力端に前段出力を入力し、非反転入力端と出力端との間に前記スイッチ回路を接続すればよい。」
（８頁１４欄〜９頁１６欄）
　
　
　上記引用例の記載及び関連する図面ならびにこの分野における技術常識を考慮すると、
　まず、引用例記載の「逐次比較型アナログ・デジタル変換器」は、上記イ．【０００２】にあるように、
「アナログ信号入力をサンプリングしたアナログ電圧」（アナログ入力電圧）、および「逐次比較制御ディジタル信号をデジタル・アナログ（ＤＡ）変換して得た局部アナログ電圧」（比較電圧）を、「電圧比較するという動作を繰り返し行ない、その大小関係に基いて、ＡＤ変換出力の各ビットの値を逐次決定することによって、複数ビットのＡＤ変換出力を得る」、いわゆる「アナログ・デジタル（ＡＤ）変換」を行う「逐次比較型ＡＤ変換器」であって、
　その基本構成として、上記ロ．【０００３】、図１６の「電圧比較器ＣＰ］や、上記ニ．【００５６】、図１の「反転増幅器Ａ」を含む部分が、電圧比較を行う『比較手段』を構成するものであって、『アナログ入力電圧と比較電圧とを逐次比較して比較結果を生成する比較手段』を備えたものということができる。
　ここで、上記ロ．【０００４】および図１７にあるように、上記『比較手段』に含まれる「反転増幅器Ａ」には、変換時間の周期毎に、その「サンプリングモード」においては「アナログ入力電圧」が、「比較モード」においては「比較電圧」が順次入力されるものであり、
　上記ニ．【００５６】、図１にある、「反転増幅器Ａ」の入出力端間に並列に接続された「スイッチ回路ＳＷ１、ＳＷ２」は、全体として「反転増幅器Ａ」の出力側から入力側に『帰還』（フィードバック）をかけるスイッチであるから２つまとめて『帰還スイッチ』ということができるものであり、
　該『帰還スイッチ』は、「反転増幅器Ａ」の入出力端間に互いに並列に接続された２つの「スイッチ回路ＳＷ１、ＳＷ２」を含むということができる。
　また、摘記はないが、引用例【００２７】および図２１にあるように、これら『帰還スイッチ』に含まれる各「スイッチ回路ＳＷ」が、「例えばＮチャネルＭＯＳ（絶縁ゲート型）トランジスタＴｎ」のような「ゲート」を制御信号入力とする「トランジスタ」で構成されることは技術常識であり、
　「スイッチ回路ＳＷ１」を構成するトランジスタを「第１のトランジスタ」、「スイッチ回路ＳＷ２」を構成するトランジスタを「第２のトランジスタ」と呼ぶとすれば、上記ニ．【００５６】、【００６１】の記載から、前記「第１のトランジスタ」（スイッチ回路ＳＷ１）は、前記「第２のトランジスタ」（スイッチ回路ＳＷ２）よりも「オン抵抗」が小さく形成されていることを読み取ることができる。
　また、上記ニ．【００５７】、および図１にあるように、前記「第１のトランジスタ」（スイッチ回路ＳＷ１）および「第２のトランジスタ」（スイッチ回路ＳＷ２）は、それぞれ「制御回路ＣＴ１」により制御されるものであって、その「ゲート」に「制御信号」が入力されることは、前述のように技術常識である。
　そして、上記ニ．【００６１】、および図２にあるように、比較モードに移行する前の「サンプリングモードの途中」で、「オン抵抗ＲＳＷ１が小さい方のスイッチ回路ＳＷ１がオフ状態に制御されると、・・・次に、オン抵抗ＲＳＷ２が大きい方のスイッチ回路ＳＷ２がオフ状態に制御」されるものであるから、前記「制御回路ＣＴ１」からの「制御信号」により『第１のトランジスタをオン状態からオフに切り替えた後に第２のトランジスタをオン状態からオフに切り替える』ようにそれぞれ制御されるものであって、２つのトランジスタの『オン/オフ切替タイミング』を異ならせたものということができる。
　
　したがって、上記引用例には以下の発明（以下、「引用発明」という。）が開示されている。
　
（引用発明）
「　アナログ入力電圧と比較電圧とを逐次比較して比較結果を生成する比較手段を備えた逐次比較型ＡＤ変換器において、前記比較手段は、
　前記アナログ入力電圧と前記比較電圧とが順次入力される反転増幅器Ａと、
　前記反転増幅器Ａの入出力端に並列に接続された帰還スイッチと、
　前記帰還スイッチは、前記反転増幅器Ａの入出力端に互いに並列に接続した第１および第２のトランジスタを含み、前記第１のトランジスタは前記第２のトランジスタよりもオン抵抗が小さく形成され、
　前記第１のトランジスタおよび前記第２のトランジスタのゲートはそれぞれ制御信号が入力される制御回路ＣＴ１に接続され、
　サンプリングモードの途中で、前記制御回路ＣＴ１からの制御信号により前記第１のトランジスタをオン状態からオフに切り替えた後に前記制御回路ＣＴ１からの制御信号により前記第２のトランジスタをオン状態からオフに切り替えるように、前記第１のトランジスタのオン/オフ切替タイミングと、前記第２のトランジスタのオン/オフ切替タイミングとを異ならせて、前記アナログ入力電圧と前記比較電圧とを比較する逐次比較型ＡＤ変換器。」
　
Ｂ．同じく原審の拒絶理由に引用された、特開２００４−７１３１号公報（以下、「周知例１」という。）または、特開平５−３３５９５５号公報（以下、「周知例２」という。）には、図面とともに以下の事項が記載されている。
　
イ．「【０００１】
【発明の属する技術分野】
本発明は半導体回路にかかり，特に相補型金属酸化膜半導体回路（ＣＭＯＳ回路）におけるアナログ電圧レベル比較器である，チョッパ型コンパレータ回路に関する。
【０００２】
【従来の技術】
一般に，ＣＭＯＳ高速Ａ／Ｄコンバータとして，アナログからデジタルへのデータ変換を並列に配置したチョッパ型コンパレータと呼ばれる回路が使用されている。
【０００３】
図４は，従来のチョッパ型コンパレータ回路の構成図である。図４で示されたチョッパ型コンパレータ５００は，入力側から順に直列接続された第１のキャパシタ５０２，第１のインバータ５０４，第２のキャパシタ５０６，第２のインバータ５０８と，第１のキャパシタ５０２に，アナログ入力電圧Ｖｉｎと参照電圧Ｖｒｅｆを交互に入力するための第１及び第２のスイッチ手段５１０，５１２と，第１及び第２のスイッチ手段５１０，５１２と連動して，第１及び第２のインバータ５０４，５０８の入力と出力を短絡して同電位に固定させるための第３及び第４のスイッチ手段５１４，５１６を具備している。
【０００４】・・・（中略）・・・
【０００５】
初期化した後に，比較期間では第２，第３，及び第４のスイッチ手段５１０，５１４，５１６をオフにし，第１のスイッチ手段５１０をオンにして参照電圧Ｖｒｅｆが供給され，第１のコンデンサ５０２が初期化期間にＶｉｎ−Ｖｔｈ１の電位差で蓄えられた電荷を保持するように充放電を行なうため，第１のインバータ５０４の入力電圧は，Ｖｔｈ１＋Ｖｒｅｆ−Ｖｉｎとなる。」（周知例１，２〜３頁）
　
ロ．「【０００２】
【従来の技術】図１は従来のアナログ／デジタル変換装置の要部ブロック図である。アナログ信号たるアナログ入力電圧１はチョッパアンプ６の一入力端子へ入力され、その他入力端子にはデジタル／アナログ変換器５からの基準信号たる基準電圧２が入力される。制御回路８からのチョッパアンプ制御信号３はチョッパアンプ６の制御端子へ与えられる。チョッパアンプ６の出力信号たるデジタル信号は逐次近似レジスタ９へ与えられ、逐次近似レジスタ９のデータたるデジタル信号はデジタル／アナログ変換器５へ与えられる。
【０００３】図２はチョッパアンプ６の構成を示すブロック図である。このチョッパアンプ６は、２つのインバータを直列接続した２段増幅構造となっている。この段数は必要な増幅率に応じて選定される。アナログ入力電圧１はＮチャネルトランジスタ10a 及びコンデンサ17a の直列回路を介してインバータ18a へ入力される。基準電圧２はＮチャネルトランジスタ10b 及びコンデンサ17a の直列回路を介してインバータ18a へ入力される。Ｎチャネルトランジスタ10a のゲートにはサンプル信号11が入力され、Ｎチャネルトランジスタ10b のゲートには反転サンプル信号12が入力される。インバータ18a の出力信号はコンデンサ17b を介して第２のインバータ18b へ入力される。インバータ18a には、Ｎチャネルトランジスタ10c が並列接続され、そのゲートにはバイアス信号13が入力される。インバータ18b にはＮチャネルトランジスタ10d が並列接続され、そのゲートにはバイアス信号13が入力される。インバータ18b からチョッパアンプ出力信号15が出力される。このチョッパアンプ６はＮチャネルトランジスタ10a , 10b によりアナログ入力電圧１又は基準電圧２を選択する。またバイアス信号13がＨレベルのときインバータ18a , 18b が動作点にバイアスされる。」（周知例２，２頁１〜２欄）
　
　上記各周知例には、「ＡＤ変換器」に用いられる「比較手段」（周知例１図４の「チョッパ型コンパレータ５００」、周知例２図２の「チョッパアンプ６」）であって、
「第１のインバータ」、「キャパシタ」、「第２のインバータ」（周知例１図４の「第１のインバータ５０４」，「第２のキャパシタ５０６」，「第２のインバータ５０８」、周知例２図２の「インバータ18a」，「コンデンサ17b」，「第２のインバータ18b」）で構成され、２つのインバータは、各々の入出力端に並列に接続された第１、第２の「帰還スイッチ」（周知例１図４の「第３及び第４のスイッチ手段５１４，５１６」、周知例２図２の「Ｎチャネルトランジスタ10c」、「Ｎチャネルトランジスタ10d 」）を含むものが開示されている。
　したがって、以下の発明は周知の技術である。（以下「周知技術」という。）
　
（周知技術）
「ＡＤ変換器に用いられる比較手段であって、
　前記アナログ入力電圧と前記比較電圧とが順次入力される第１のインバータと、
　該第１のインバータの出力に一方の電極が接続され電荷を蓄電するキャパシタと、
　該キャパシタの他方の電極に接続された第２のインバータと、
　前記第１のインバータの入出力端に並列に接続された第１の帰還スイッチと、
　前記第２のインバータの入出力端に並列に接続された第２の帰還スイッチとを含む、比較手段」
　
　
　［対比・判断］
　補正後の発明と引用発明を対比すると、
　まず、引用発明の「逐次比較型ＡＤ変換器」は、補正後の発明の「逐次比較型A/D変換器」であり、
　引用発明の「反転増幅器Ａ」は、上記ニ．【００６４】にあるように、例えば「ＣＭＯＳインバータ回路」を用いることができるから、「インバータ」であり、「第１のインバータ」ということができ、
　同様に、引用発明の「帰還スイッチ」を「第１の帰還スイッチ」ということは任意である。
　また、引用発明のトランジスタの「オン抵抗」と、補正後の発明のトランジスタの「ドライブ能力」とを対比すると、両者はともにトランジスタの『特性値』である点において一致し、
　引用発明のトランジスタの「オン抵抗が小さく形成」と、補正後の発明のトランジスタの「ドライブ能力が大きく形成」とを対比すると、両者はともにトランジスタの『特性値を変えて形成』する点において一致する。
　また、引用発明の「前記第１のトランジスタおよび前記第２のトランジスタのゲートはそれぞれ制御信号が入力される制御回路ＣＴ１に接続」される構成と、補正後の発明の「前記第１および第３のトランジスタのゲートは共に接続されて第１の制御信号が入力される第１の制御入力端子に接続され、前記第２および第４のトランジスタのゲートは共に接続されて第２の制御信号が入力される第２の制御入力端子に接続」される構成を対比すると、
　回路に接続がなされるためには何らかの端子と呼び得る部分が存在することは自明であるから、両者は「前記第１のトランジスタのゲートは制御信号が入力される制御入力端子に接続され、前記第２のトランジスタのゲートは制御信号が入力される制御入力端子に接続」される構成である点において一致する。
　そして、引用発明の「サンプリングモードの途中で」とは、比較モードに移行して「逐次比較」動作を行う前の段階であるから、補正後の発明の「逐次比較動作を行う際に」と実質的な違いはない。
　したがって、両者は以下の点で一致し、また相違している。
　
（一致点）
「　アナログ入力電圧と比較電圧とを逐次比較して比較結果を生成する比較手段を備えた逐次比較型A/D変換器において、前記比較手段は、
　前記アナログ入力電圧と前記比較電圧とが順次入力される第１のインバータと、
　前記第１のインバータの入出力端に並列に接続された第１の帰還スイッチとを含み、
　前記第１の帰還スイッチは、前記第１のインバータの入出力端に互いに並列に接続した第１および第２のトランジスタを含み、前記第１のトランジスタは前記第２のトランジスタと特性値を変えて形成され、
　前記第１のトランジスタのゲートは制御信号が入力される制御入力端子に接続され、
　前記第２のトランジスタのゲートは制御信号が入力される制御入力端子に接続され、
　逐次比較動作を行う際に、前記制御信号により前記第１のトランジスタをオン状態からオフに切り替えた後に前記制御信号により前記第２のトランジスタをオン状態からオフに切り替えるように、前記第１のトランジスタのオン/オフ切替タイミングと、前記第２のトランジスタのオン/オフ切替タイミングとを異ならせて、前記アナログ入力電圧と前記比較電圧とを比較することを特徴とする逐次比較型A/D変換器。」
　
（相違点１）
　「比較手段」の構成に関し、
　補正後の発明は、
「該第１のインバータの出力に一方の電極が接続され電荷を蓄電するキャパシタ」と、
「該キャパシタの他方の電極に接続された第２のインバータ」と、
「前記第２のインバータの入出力端に並列に接続された第２の帰還スイッチ」とを含み、
「前記第２の帰還スイッチは、前記第２のインバータの入出力端に互いに並列に接続した第３および第４のトランジスタを含み、前記第３のトランジスタは前記第４のトランジスタよりもドライブ能力が大きく形成」されているのに対し、
　引用発明はこれらの構成を備えていない点。
　
（相違点２）
　「第１のトランジスタは前記第２のトランジスタと特性値を変えて形成」される点に関し、
　補正後の発明では「前記第１のトランジスタは前記第２のトランジスタよりもドライブ能力が大きく形成」されるのに対し、引用発明では「前記第１のトランジスタは前記第２のトランジスタよりもオン抵抗が小さく形成」される点。
　
（相違点３）
　「トランジスタのゲート」と「制御入力端子」との接続、および「制御信号」に関し、
　補正後の発明では「前記第１および第３のトランジスタのゲートは共に接続されて第１の制御信号が入力される第１の制御入力端子に接続され、　前記第２および第４のトランジスタのゲートは共に接続されて第２の制御信号が入力される第２の制御入力端子に接続され」るのに対し、
　引用発明では単に「前記第１のトランジスタおよび前記第２のトランジスタのゲートはそれぞれ制御信号が入力される制御回路ＣＴ１に接続され」る点。
　
（相違点４）
　「逐次比較動作を行う際」の「トランジスタのオン/オフ切替タイミング」に関し、
　補正後の発明では「前記第１の制御信号により前記第１および第３のトランジスタをオン状態からオフに切り替えた後に前記第２の制御信号により前記第２および第４のトランジスタをオン状態からオフに切り替えるように、前記第１および第３のトランジスタのオン/オフ切替タイミングと、前記第２および第４のトランジスタのオン/オフ切替タイミングとを異ならせ」るのに対し、
　引用発明は単に「前記制御回路ＣＴ１からの制御信号により前記第１のトランジスタをオン状態からオフに切り替えた後に前記制御回路ＣＴ１からの制御信号により前記第２のトランジスタをオン状態からオフに切り替えるように、前記第１のトランジスタのオン/オフ切替タイミングと、前記第２のトランジスタのオン/オフ切替タイミングとを異ならせ」る点。
　
　
　そこで、まず、上記相違点２のトランジスタの「特性値を変えて形成」する点について検討する。
　最初に、補正後の発明におけるトランジスタの「ドライブ能力」について検討すると、本願明細書【００３１】には、「これらトランジスタの大小関係は、ゲート電極のゲート幅(W)とゲート長(L)との比(W/L比)を各トランジスタについて大小比較した関係であり、大小関係はトランジスタのドライブ能力に対応する関係を有している。したがってW/L比に応じたトランジスタの能力をドライブ能力と称する。」とあるから、補正後の発明におけるトランジスタの「ドライブ能力」とは「ゲート電極のゲート幅(W)とゲート長(L)との比(W/L比)」のことである。
　一般にＡＤ変換器のような電子回路の技術分野において、ゲート電極を有するＭＯＳ型のトランジスタは常用のスイッチング素子であるが、その「ゲート幅(W)とゲート長(L)との比(W/L比)」が、スイッチがオンとなった場合の抵抗、すなわち「オン抵抗」と反比例の関係にあることは技術常識である。（必要とあれば、例えば特開２００１−１２６４９２号公報【０００３】、特開２００２−１９０７２６号公報【０００６】、【０００７】、特開２００２−７６２７１号公報【００２３】、特開２００３−８３５１号公報【０００５】等を参照）
　したがって、引用発明においてトランジスタの「オン抵抗が小さく形成」されるとは、その「(W/L比)」すなわち「ドライブ能力」を大きく形成することにほかならず、トランジスタの特性値に関する相違点２は実質的な相違ではない。
　
　つぎに、相違点１の「比較手段」の構成について検討する。
　上記［引用発明及び周知技術］のＢ．において、周知例１，２について認定したように、
「ＡＤ変換器に用いられる比較手段であって、
　前記アナログ入力電圧と前記比較電圧とが順次入力される第１のインバータと、
　該第１のインバータの出力に一方の電極が接続され電荷を蓄電するキャパシタと、
　該キャパシタの他方の電極に接続された第２のインバータと、
　前記第１のインバータの入出力端に並列に接続された第１の帰還スイッチと、
　前記第２のインバータの入出力端に並列に接続された第２の帰還スイッチとを含む、比較手段」
は周知の技術である。
　補正後の発明や引用発明の比較手段も同様であるが、上記周知技術はいわゆる「チョッパー型コンパレータ」に属するものであって、そのインバータをキャパシタで接続して２段構成としたものであるが、周知例２の【０００３】にもあるように、「チョッパー型コンパレータ」の段数は必要な増幅率に応じて適宜に選定可能なものである。
　したがって、用途も同じくする引用発明に上記周知技術を適用して２段構成とすることになんら阻害要因はなく、相違点１の相違のうち、「該第１のインバータの出力に一方の電極が接続され電荷を蓄電するキャパシタ」と、「該キャパシタの他方の電極に接続された第２のインバータ」と、「前記第２のインバータの入出力端に並列に接続された第２の帰還スイッチ」とを含む点は、引用発明に上記周知技術を適用して当業者であれば適宜になし得ることに過ぎない。
　そして、相違点１後段の、「前記第２の帰還スイッチは、前記第２のインバータの入出力端に互いに並列に接続した第３および第４のトランジスタを含み、前記第３のトランジスタは前記第４のトランジスタよりもドライブ能力が大きく形成」されている点についても、１段目のインバータにおいてスイッチングノイズなどの課題があるのであれば２段目も同様であるから、その帰還スイッチを１段目と同様に２つのドライブ能力の異なるトランジスタ（第３および第４のトランジスタ）の並列構成とすることは、当業者であれば容易に想到し得た事に過ぎない。
　よって、相違点１は引用発明に上記周知技術を適用して当業者であれば容易になし得たことであり、格別のことではない。
　
　つぎに、相違点３の、「トランジスタのゲート」と「制御入力端子」との接続、および「制御信号」について検討する。
　引用発明では、「前記第１のトランジスタおよび前記第２のトランジスタのゲートはそれぞれ制御信号が入力される制御回路ＣＴ１に接続」されるものであるが、引用例図１によれば「第１のトランジスタおよび前記第２のトランジスタのゲート」にそれぞれ入力される「制御信号」（引用例図１の「ＳＷ１」、「ＳＷ２」へ左側より入る矢印の信号線の部分の信号）は、「制御回路ＣＴ１」の下側から出る一本の信号線より分岐して表現されているものの、引用例図２の制御信号ＳＷ１，ＳＷ２の波形図を見れば、それぞれオンからオフへの「オン/オフ切替タイミング」が異なる２つの独立した「制御信号」であるのは明らかであり、それぞれ「第１の制御信号」、「第２の制御信号」と呼ぶことができるものである。
　また、その「制御回路ＣＴ１」への接続点も（図１ではまとめて表現されているが）、独立した制御信号である以上、独立した別々の「制御入力端子」に接続されることも自明であって、各々「第１の制御入力端子」、「第２の制御入力端子」に接続されたものということができる。
　そして、相違点１の検討で述べたように、引用発明に周知技術を適用して構成される第１から第４の４つのトランジスタのうち、ドライブ能力の同じ「第１および第３のトランジスタのゲート」をまとめて「共に接続」し、共通する「第１の制御信号」を入力するようになし、同様に「第２および第４のトランジスタのゲート」をまとめて「共に接続」し、共通する「第２の制御信号」を入力するようになすことも、周知技術にある２段構成のインバータの２つの帰還スイッチがいずれも同じタイミングでオンオフされていること（周知例１【０００５】、周知例２の「バイアス信号13」参照）を鑑みれば、自然な接続構成というほかはない。
　したがって、相違点３の「「前記第１および第３のトランジスタのゲートは共に接続されて第１の制御信号が入力される第１の制御入力端子に接続され、　前記第２および第４のトランジスタのゲートは共に接続されて第２の制御信号が入力される第２の制御入力端子に接続され」る構成も、引用発明に周知技術を適用して得られる構成から自然に導き出されるものに過ぎず、相違点３も格別のものではない。
　
　最後に、上記相違点４の「逐次比較動作を行う際」の「トランジスタのオン/オフ切替タイミング」について検討すると、これも上記相違点３の検討で述べたように、引用発明に周知技術を適用して構成される第１から第４の４つのトランジスタのうち、ドライブ能力の同じものをまとめて制御するということであって、周知技術にある２段構成のインバータの２つの帰還スイッチがいずれも同じタイミングでオンオフされていることを鑑みれば、自然な制御動作というほかはなく、相違点４も格別のものではない。
　
　また、補正後の発明が奏する効果も前記引用発明及び周知技術から容易に予測出来る範囲内のものである。
　そして、当審の審尋に対する回答書を参酌しても、上記認定を覆すに足りるものは見あたらない。
　
　よって、補正後の発明は引用発明及び周知技術に基づいて当業者が容易に発明できたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
　
３．結語
　以上のとおり、本件補正は、補正後の発明が特許出願の際独立して特許を受けることができないものであるから、
平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合していない。
　したがって、本件補正は、特許法第１５９条第１項において準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３．本願発明について
１．本願発明
　平成２１年９月９日付けの手続補正は上記のとおり却下されたので、本願発明は上記「第２．補正却下の決定」の項中の「１．本願発明と補正後の発明」の項で「本願発明」として認定したとおりである。
　
２．引用発明及び周知技術
　引用発明及び周知技術は、上記「第２．補正却下の決定」の項中の「（２）独立特許要件」の項中の［引用発明及び周知技術］で認定したとおりである。
　
３．対比・判断
　本願発明は上記補正後の発明から本件補正に係る限定を省いたものである。
　そうすると、本願発明の構成に補正に係る限定を付加した補正後の発明が、上記「第２．補正却下の決定」の項中の「（２）独立特許要件」の項で検討したとおり、引用発明及び周知技術に基づいて容易に発明できたものであるから、本願発明も同様の理由により、容易に発明できたものである。
　
４．むすび
　以上のとおり、本願発明は、上記引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。