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　平成１０年特許願第５２３７９４号「データ圧縮を備えたメモリ・テスタ」拒絶査定不服審判事件〔平成１０年　５月２８日国際公開、ＷＯ９８／２２９５１、平成１３年　４月　３日国内公表、特表２００１−５０４６２６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成９年１１月１８日（パリ条約による優先権主張外国庁受理　１９９６年１１月１９日、アメリカ合衆国）を国際出願日とする特願平１０−５２３７９４号であって、平成１６年１１月１８日付けで手続補正がなされ、平成１９年８月２０日付けで拒絶査定がなされ、これに対し、同年１１月２６日に拒絶査定に対する審判請求がなされるとともに、同年１２月２６日付けで手続補正がなされ、その後当審において、平成２１年１２月３日付けで審尋がなされ、平成２２年６月２日に回答書が提出されたものである。
　
２．平成１９年１２月２６日付けの手続補正（以下「本件補正」という。）について
　［補正の却下の決定の結論］
　平成１９年１２月２６日付けの手続補正を却下する。
　
　［理由］
（１）本件補正の内容
　本件補正は、特許請求の範囲を補正するものであって、補正後の特許請求の範囲の請求項１〜６（以下「補正後請求項１」〜「補正後請求項６」という。）は以下のとおりである。
　
　「【請求項１】
　検査ヘッド（１１４）に結合されるとともにシステム・バス（１１３）を介してワークステーション（１１０）に接続されたテスタ・メイン・フレーム（１１２）を備えたメモリ検査システムであって、前記検査ヘッドが被検査メモリ（１１６）に接続されるように適合され、前記テスタ・メイン・フレームが、前記検査ヘッドにデータ・パターンを与えるパターン発生器（１１８）を含み、該検査ヘッドが、前記被検査メモリにおいて前記データ・パターンによって指定される電圧レベルを駆動および測定するとともに、検査結果を前記テスタ・メイン・フレーム（１１２）に与えるピン・エレクトロニクス（１２０）を含み、前記検査結果が前記被検査メモリ内の欠陥セルを表すデータ・ストリームであり、前記テスタ・メイン・フレームが、更に、前記検査結果を表すデータを格納する表示メモリ（１２６）を有する表示プロセッサ（１２２）を含み、前記ワークステーションが、前記格納したデータの表現を表示する表示スクリーン（１１１）を含み、
　前記表示プロセッサは、更に、前記ピン・エレクトロニクスに接続され、前記検査結果を受けるとともに、前記検査結果に対して無損失データ圧縮を行うデータ圧縮器（１２４）を含み、該データ圧縮器が、ラン・レングス・エンコーダ（２１６）を含み、前記表示メモリが前記データ圧縮器に接続され、前記圧縮した検査結果を受けるとともに格納し、前記表示メモリが前記システム・バスに接続され、前記圧縮した検査結果を前記ワークステーションに与え、前記表示スクリーン上に表示することを特徴とするメモリ検査システム。
【請求項２】
　請求項１記載のメモリ検査システムにおいて、
　前記表示プロセッサが、更に、前記表示メモリと前記システム・バスとの間に接続され、前記格納した検査結果に対して付加的データ圧縮を行うデータ探索器（１３０）を含むメモリ検査システム。
【請求項３】
　請求項１記載のメモリ検査システムにおいて、
　前記データ圧縮器が、前記ワークステーションによって前記システム・バスを介して送られるコマンドによって制御されるメモリ検査システム。
【請求項４】
　請求項１記載のメモリ検査システムにおいて、
　前記表示プロセッサが、複数の表示メモリ（２１８，２２０）を備え、その各々が少なくとも１つの検査に対する圧縮データを保持するメモリ検査システム。
【請求項５】
　請求項４記載のメモリ検査システムにおいて、
　前記複数の表示メモリに接続され、第１の検査からのデータを第２の検査からのデータと結合し、前記結合データを前記複数の表示メモリの１つに格納する手段（２１２，２２２，２２４）を付加的に備えるメモリ検査システム。
【請求項６】
　請求項５記載のメモリ検査システムにおいて、
　前記第１の検査からのデータおよび前記第２の検査からのデータを結合し、前記第１の検査では生じなかったが、前記第２の検査において生じた新たな欠陥を指示するメモリ検査システム。」
　
（２）補正事項の整理
［補正事項１］
　補正前の請求項１の「前記表示プロセッサは、更に、前記ピン・エレクトロニクスに接続され、前記検査結果を受けるとともに、前記検査結果に対して無損失データ圧縮を行うデータ圧縮器（１２４）を含み」を、
　補正後請求項１の「前記表示プロセッサは、更に、前記ピン・エレクトロニクスに接続され、前記検査結果を受けるとともに、前記検査結果に対して無損失データ圧縮を行うデータ圧縮器（１２４）を含み、該データ圧縮器が、ラン・レングス・エンコーダ（２１６）を含み」と補正すること。
　
［補正事項２］
　補正前の請求項２を削除すること。
　
（３）補正の目的、及び新規事項追加の有無
（３−１）補正事項１について
　補正事項１についての補正は、補正前の請求項１に係る発明における発明特定事項である「データ圧縮器」について、「ラン・レングス・エンコーダ（２１６）を含」むことを限定する補正であるから、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。また、当該補正が、願書に最初に添付した明細書又は願書に最初に添付した図面（以下、願書に最初に添付した明細書、願書に最初に添付した図面を、各々、「当初明細書」、「当初図面」といい、これらをまとめて「当初明細書等」という。）に記載された事項の範囲内においてなされたものであることは明らかである。
　したがって、当該補正は、特許法１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）及び第４項に規定する要件を満たすものである。
　
（３−２）補正事項２について
　補正事項２についての補正は、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当する。また、当該補正が、当初明細書等に記載された事項の範囲内においてなされたものであることは明らかである。
　したがって、当該補正は、特許法１７条の２第３項及び第４項に規定する要件を満たすものである。
　
（３−３）補正の目的、及び新規事項追加の有無についてのまとめ
　以上のとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正が独立特許要件を満たすものであるか否かにつき、さらに検討を進める。
　
（４）独立特許要件について
（４−１）補正後の発明
　補正後請求項１〜６に係る発明は、平成１９年１２月２６日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜６に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正後の発明」という。）は、請求項１に記載されている事項により特定される上記２．（１）の請求項１の箇所に記載されたとおりのものである。
　
（４−２）引用刊行物に記載された発明
（４−２−１）刊行物１
　本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開昭６４−４９２００号公報（以下「引用例１」という。）には、第１図（ＦＩＧ１）及び第２図（ＦＩＧ２）とともに、以下の事項が記載されている。
　なお、以下の検討において、各引用箇所の下線は当審で付した。
　
　「２　特許請求の範囲
１．テスト中のメモリー（ＭＵＴ）の故障情報を処理するための
自動メモリー・テスタ装置
　前記ＭＵＴにＭＵＴアドレスにおけるデータを格納するため、ディジタル・テスト・パターンを前記ＭＵＴに与える高速パターン・ゼネレータと、
　故障情報を得るため前記ＭＵＴからの出力を予期される出力と比較する故障プロセッサと、
　前記ＭＵＴアドレスと対応する故障マップ・アドレスを有し、前記故障情報を受取って対応する前記故障マップ・アドレスに格納するよう結合された故障マップ・ランダム・アクセス・メモリー（ＲＡＭ）とを設け、該故障マップ・アドレスは多重ビット・ワードの個々のビットをアドレス指定するビットを含み、
　前記多重ビット・ワードの個々のビットをランダムにアドレス指定して読出して直列ビット出力を生じるアドレス回路を設けることを特徴とする装置。」（第１ページ左欄第４行〜第１ページ右欄第７行）
　「〔産業上の利用分野〕
　本発明は、自動メモリー・テスターにおける故障情報を処理する技術に関する。」（第２ページ左下欄第８行〜第１０行）
　「〔実施例〕
　第１図においては、自動メモリー・テスタ１０は、テスト中のメモリー（ＭＵＴ）１４にディジタル・テスト・パターンを与えるための高速パターン・ゼネレータ１２と、与えられた故障情報を格納するための故障マップ・ランダム・アクセス・メモリー（ＲＡＭ）１６とを含む。コンピュータ１９は、装置１０に対して全体的な制御を行ない、視覚的ディスプレイ２０、即ちＣＲＴにおいて故障情報を表示する。
　高速パターン・ゼネレータ１２は、ＭＵＴ１４および故障マップＲＡＭ１６にＸＹアドレスを与えるアドレス・ゼネレータ２２と、各アドレスと同時にＭＵＴ１４に送られるべきデータを与えるためのデータ・ゼネレータ２３とを含んでいる。アドレス・ゼネレータ２２およびデータ・ゼネレータ２３は、高速度パターン・コントローラ２６により制御され、このコントローラはまた高速度のテストおよび走査において用いられる他の全ての構成要素に対する制御を提供する。高速パターン・ゼネレータ１２は、ＭＵＴ１４を通常の動作速度でテストし、データをＭＵＴ１４にデータを書込むための速度の関数としてエラーを評価するため５０ＭＨｚまでの速度て作動する。データ・ゼネレータ２３は１８ビツト巾の出力を生じ、この出力は（アルゴリズムの）アドレスに依存し得、データ・セットＲＡＭ（図示せず）から選択することができ、あるいはまたＲＯＭデータ・ゼネレータ（図示しないＲＯＭをテストする時使用されるＲＡＭ）から選択することができる。高速パターン・ゼネレータは、例えばＣｏｎｎｅｒの米国特許第４，４５０，５６０号およびＧｉｌｌｅｔｔｅの同第４，４５１，９１８号に開示される如く当技術において周知である。高速パターン・ゼネレータ１２もまた、高速度パターン・コントローラ２６およびコンピュータ１９の双方により書込まれ読出されるように結合されるフラッグ・レジスタ２８を含む。
　データ・ゼネレータ２３の１８ビット出力が、データ・フォーマッタ３０およびデータ・ドライバ３２を介してＭＵＴ１４に与えられる。アドレス・ゼネレータ２２から与えられるＸＹアドレスは、アドレス・フォーマッタ３４およびアドレス・ドライバ３６を介してＭＵＴ１４に与えられる。
　ＭＵＴ１４の出力はコンパレータ３８へ与えられ、このコンパレータはＭＵＴ１４からの出力をデータ・ゼネレータ２３からのデータと比較し、１８ビツト・バス３９上で故障情報を故障マップＲＡＭ１６へ与える。」（第３ページ右上欄第１８行〜第４ページ左上欄第７行）
　「故障マップＲＡＭ１６の直列ビット出力回線７０は、表示プロセッサ４６およびエラー・カウンタ４８の双方と接続されている。表示プロセッサ４６の１６ビット出力はコンピュータ１９に与えられる。」（第４ページ左上欄第１６行〜第２０行）
　「テストの後、故障マップＲＡＭ１６における故障情報が用いられて、例えば、故障したメモリー素子の項目場所を識別し、選択されたデータ・チャネルの故障情報を調べ、あるいはエラーをカウントする。」（第５ページ右上欄第１１行〜第１５行）
　「回線７０上に与えられる直列ビット・ストリームは、シフトレジスタ７８において（圧縮の有無、またあるビットの無視の有無のいずれでも）蓄積され、このシフトレジスタからコンピュータ１９が走査された故障情報の１６ビットを一時に読出す。」（第６ページ左上欄第１６行〜右上欄第１行）
　
　ここにおいて、「ＭＵＴ１４の出力はコンパレータ３８へ与えられ、この
コンパレータは
故障情報を故障マップＲＡＭ１６へ与える
故障マップＲＡＭ１６の直列ビット出力回線７０は、表示プロセッサ４６
と接続されている
表示プロセッサ４６の１６ビット出力はコンピュータ１９に与えられる
　また、「データ・ゼネレータ２３の１８ビット出力が、
データ・フォーマッタ３０およびデータ・ドライバ３２を介してＭＵＴ１４に与えられる
アドレス・フォーマッタ３４およびアドレス・ドライバ３６を介してＭＵＴ１４に与えられる
　ＭＵＴ１４の出力はコンパレータ３８へ与えられ、
このコンパレータは
故障情報を故障マップＲＡＭ１６へ与える
　さらに、「テスト中のメモリー（ＭＵＴ）１４に
ディジタル・テスト・パターンを与えるための高速パターン・ゼネレータ１２
高速パターン・ゼネレータ１２は
アドレス・ゼネレータ２２と
データ・ゼネレータ２３とを含んでいる
データ・ゼネレータ２３の１８ビット出力が、データ・フォーマッタ３０およびデータ・ドライバ３２を介してＭＵＴ１４に与えられる。アドレス・ゼネレータ２２から与えられるＸＹアドレスは、アドレス・フォーマッタ３４およびアドレス・ドライバ３６を介してＭＵＴ１４に与えられる
　同様に、「ＭＵＴ１４の出力はコンパレータ３８へ与えられ、この
コンパレータは
故障情報を故障マップＲＡＭ１６へ与える
データ・ゼネレータ２３の１８ビット出力が、データ・フォーマッタ３０およびデータ・ドライバ３２を介してＭＵＴ１４に与えられる。アドレス・ゼネレータ２２から与えられるＸＹアドレスは、アドレス・フォーマッタ３４およびアドレス・ドライバ３６を介してＭＵＴ１４に与えられる
　また、「テストの後、故障マップＲＡＭ１６における
故障情報が用いられて
故障したメモリー素子の項目場所を識別し
　また、「
故障情報を故障マップＲＡＭ１６へ与える
故障マップＲＡＭ１６の直列ビット出力回線７０は、表示プロセッサ４６
と接続されている
　さらに、「コンピュータ１９は、装置１０に対して全体的な制御を行ない、視覚的ディスプレイ２０、即ちＣＲＴにおいて故障情報を表示する。」（第３ページ左下欄第４行〜第７行）の記載から、引用例１には、「コンピュータ１９」及び格納したデータの表現を表示する「視覚的ディスプレイ２０」が記載されている。
　また、「ＭＵＴ１４の出力はコンパレータ３８へ与えられ、この
コンパレータは
故障情報を故障マップＲＡＭ１６へ与える
　同様に、「
故障マップＲＡＭ１６の直列ビット出力回線７０は、表示プロセッサ４６
と接続されている
表示プロセッサ４６の１６ビット出力はコンピュータ１９に与えられる
　
　以上を総合すると、引用例１には、以下の発明（以下「引用例１発明」という。）が記載されているものと認められる。
　
　「コンパレータ３８に結合されるとともにコンピュータ１９に接続された故障マップＲＡＭ１６及び表示プロセッサ４６を備えた自動メモリー・テスタ装置であって、データ・ドライバ３２、アドレス・ドライバ３６及び前記コンパレータ３８がテスト中のメモリー（ＭＵＴ）１４に接続されるように適合され、データ・フォーマッタ３０、前記データ・ドライバ３２、アドレス・フォーマッタ３４及び前記アドレス・ドライバ３６にディジタル・テスト・パターンを与える高速パターン・ゼネレータ１２とを備え、前記データ・フォーマッタ３０、前記データ・ドライバ３２、前記アドレス・フォーマッタ３４、前記アドレス・ドライバ３６及び前記コンパレータ３８が、前記テスト中のメモリー（ＭＵＴ）１４において前記ディジタル・テスト・パターンによって指定される電圧レベルを駆動及び測定するとともに、故障情報を前記故障マップＲＡＭ１６に与え、前記故障情報が前記テスト中のメモリ（ＭＵＴ）１４内の欠陥セルを表すデータ・ストリームであり、前記故障情報を表すデータを格納する前記故障マップＲＡＭ１６及び前記表示プロセッサ４６と、前記コンピュータ１９及び格納したデータの表現を表示する視覚的ディスプレイ２０とを備え、
　前記故障マップＲＡＭ１６は、前記コンパレータ３８に接続され、前記故障情報を受け取り、前記故障マップＲＡＭ１６に接続された前記表示プロセッサ４６が前記故障情報を前記コンピュータ１９に与え、前記視覚的ディスプレイ２０上に表示することを特徴とする自動メモリー・テスタ装置。」
　
（４−２−２）刊行物２
　本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平６−２７５６９６号公報（以下「引用例２」という。）には、図１、図２、図９及び図１１とともに、以下の事項が記載されている。
　
　「【０００１】
【産業上の利用分野】本発明は、不良解析システムに係り、特に半導体の製造技術においてウェハプロセス過程における不良原因を解析するために好適なシステムに関する。」
　「【００１８】その第二の目的は、近来の半導体メモリの高集積化に対応し、メモリセル上でどのようなパターンでＦＢが発生しようとも、
情報の欠落なく、効率的にデータ圧縮を行う半導体の不良解析システムに用いる解析データのデータ圧縮方法
　「【００４２】
【実施例】以下、本発明にかかる一実施例を図１ないし図２９を用いて説明する。
【００４３】［I］先ず、図１を用いて、本発明に係る不良解析システムの基本概念を説明する。図１は、本発明に係る不良解析システムの基本概念図である。
【００４４】検査データ解析システム１０１は、製造ラインで異物検査１０２、外観検査１０３から得られるデータと、ウェハ最終検査においてテスタ１（１０４）から得られるデータをもとに解析を行なう。
【００４５】ＦＢ解析システム１０５は、ウェハ最終検査においてテスタ２（１０６）から得られるデータとＬＳＩ設計情報１０７を用いて、ＦＢの分布形状から不良箇所および不良誘発点を抽出し、不良原因ノウハウ情報１０８を参照して不良原因の推定を行なう。
【００４６】また、観察装置１０９は、ＦＢ解析システムから渡された不良箇所及び不良誘発点箇所の座標を観察し、不良原因および不良工程を特定する。分析装置１１０は、観察装置１０９で検出した異物等の成分分析を行い、不良原因および不良工程を特定する。
【００４７】［II］次に、ＦＢ解析システムと半導体ウェハ（以下単に「ウェハ」と呼ぶ）上のチップおよびＬＳＩ設計情報について図２ないし図４を参照して説明する。先ず、図２を用いてＦＢ解析システム１０５を説明する。図２は、ＦＢ解析システムの詳細構成を示す概念図である。
【００４８】ＦＢ解析システム１０５は、ＬＳＩ設計データ（品種、配列情報）を有するＬＳＩ設計情報ａ２０１と、
テストデータをフィジカルデータにするフィジカル変換２０２を有する
データ圧縮手段２０３
このＦＢ解析システム１０５は、フィジカルデータを圧縮し、ＦＢデータベース１１１に保存する機能を有する
【００４９】また、必要に応じてデータ管理手段２０４を介して、保存したデータを検索し、呼び出す。操作はマウス２１１を用いて行なうと作業性が向上する。次にピクセル変換２０５を行い、表示装置２０９に不良ビットのウェハ内位置またはチップ内位置を表示する。この時、ＦＢ分布特徴抽出手段２０７をし、不良原因ノウハウ情報１０８を参照し、不良原因の推定２０８をする。さらに、詳細な解析をする場合は、特徴抽出した座標を観察装置１０９や分析装置１１１に渡す。そして、テスタ２（１０６）からは、ＦＢ解析システム１０５に、品種、日付、ロットＮＯ、ウェハＮＯ、ビットアドレス、ビットの良、不良情報などの各種情報が転送されてくる。」
　「【００７４】次にベクトル化と称する方法について述べる。この方法は、
図９に示すように、ＦＢ群をいくつかのライン欠け分割し、各ライン欠けの先頭ビットの座標（ｘ，ｙ）とそのライン欠けを構成するＦＢの数ｋをデータ値とする。つまり圧縮データは、（ｘ，ｙ，ｋ）という形をとる
　「【００８６】図１１は、チップ単位に圧縮法を選択させる方法のフローを示す図である。始めに扱うデータの品種の認識を行う（ステップ１１０１）。次にテストデータをメモリ上に８ビットずつ読み込む（ステップ１１０２）。そして、データに２次元座標を持たせるため、Ｎバイト毎にリターンコードを入れる（ステップ１１０３）。ただし、Ｎは、チップの横方向に並ぶビット数であり、そのためリターンコードを入れる位置は品種によって違う。
【００８７】次に、
チップ内のＦＢの形状認識を行う
圧縮法を１つ選択する（ステップ１１０５）
１チップの中で圧縮前のライン欠けの総容量が他の形状に比べて多い場合はベクトル化の手法を選択し
【００８８】次に、
１チップ分の圧縮データをハードディスクに保存する
作業者はテスタデータを表示装置上に示すことができ
　
　ここにおいて、「【００７４】次にベクトル化と称する方法について述べる。この方法は、
図９に示すように、ＦＢ群をいくつかのライン欠け分割し、各ライン欠けの先頭ビットの座標（ｘ，ｙ）とそのライン欠けを構成するＦＢの数ｋをデータ値とする。つまり圧縮データは、（ｘ，ｙ，ｋ）という形をとる
　
　以上を総合すると、引用例２には、以下の発明（以下「引用例２発明」という。）が記載されているものと認められる。
　
　「半導体の不良解析システムにおいて、情報の欠落なく、効率的にデータ圧縮を行うために、テストデータに対してライン欠けを効率良く圧縮するデータ圧縮手段２０３と、圧縮データを保存するＦＢデータベース１１１を有する半導体の不良解析システム。」
　
（４−３）対比
　以下に補正後の発明と引用例１発明とを対比する。
　引用例１発明の「自動メモリー・テスタ装置」、「テスト中のメモリー（ＭＵＴ）１４」、「ディジタル・テスト・パターン」、「高速パターン・ゼネレータ１２」、「故障情報」、「故障マップＲＡＭ１６」は、それぞれ、補正後の発明の「メモリ検査システム」、「被検査メモリ（１１６）」、「データ・パターン」、「パターン発生器（１１８）」、「検査結果」、「表示メモリ（１２６）」に相当する。
　引用例１発明の「高速パターン・ゼネレータ１２」、「故障マップＲＡＭ１６」及び「表示プロセッサ４６」は、補正後の発明の「テスタ・メイン・フレーム（１１２）」に対応する。
　また、引用例１発明の「データ・フォーマッタ３０」、「データ・ドライバ３２」、「アドレス・フォーマッタ３４」、「アドレス・ドライバ３６」及び「コンパレータ３８」と、補正後の発明の「検査ヘッド（１１４）」とは、「被検査メモリ（１１６）」とのインターフェイス部である点で一致する。
　さらに、引用例１発明の「視覚的ディスプレイ２０」は、補正後の発明の「表示スクリーン（１１１）」に相当しており、引用例１発明の「コンピュータ１９」及び「視覚的ディスプレイ２０」は、補正後の発明の「ワークステーション」に相当する。
　また、引用例１発明の「故障マップＲＡＭ１６」は、補正後の発明の「表示メモリ（１２６）」に相当しており、引用例１発明の「故障マップＲＡＭ１６」及び「表示プロセッサ４６」は、補正後の発明の「表示プロセッサ（１２２）」に対応している。
　
　したがって、補正後の発明と引用例１発明とは、
　「被検査メモリとのインターフェイス部に結合されるとともにワークステーションに接続されたテスタ・メイン・フレームを備えたメモリ検査システムであって、前記インターフェイス部が前記被検査メモリに接続されるように適合され、前記テスタ・メイン・フレームが、前記インターフェイス部にデータ・パターンを与えるパターン発生器を含み、該インターフェイス部が、前記被検査メモリにおいて前記データ・パターンによって指定される電圧レベルを駆動および測定するとともに、検査結果を前記テスタ・メイン・フレームに与え、前記検査結果が前記被検査メモリ内の欠陥セルを表すデータ・ストリームであり、前記テスタ・メイン・フレームが、更に、前記検査結果を表すデータを格納する表示メモリを有する表示プロセッサを含み、前記ワークステーションが、前記格納したデータの表現を表示する表示スクリーンを含み、
　前記表示プロセッサは、更に、前記インターフェイス部に接続され、前記検査結果を受け取り、前記表示メモリが前記検査結果を前記ワークステーションに与え、前記表示スクリーン上に表示することを特徴とするメモリ検査システム。」
　である点で一致し、以下の点で相違する。
　
（相違点１）
　補正後の発明は、「インターフェイス部」が「検査ヘッド」であり、「
該検査ヘッドが
ピン・エレクトロニクス（１２０）を含
　
（相違点２）
　補正後の発明は、「前記表示プロセッサは、更に、前記ピン・エレクトロニクスに接続され、前記検査結果を受けるとともに、前記検査結果に対して無損失データ圧縮を行うデータ圧縮器（１２４）を含み、
該データ圧縮器が、ラン・レングス・エンコーダ（２１６）を含み、前記表示メモリが前記データ圧縮器に接続され
　
（相違点３）
　補正後の発明は、「前記表示メモリが前記
システム・バス
　
（４−４）判断
（４−４−１）相違点１について
　メモリ検査システムにおいて、被検査メモリに対するインターフェイス部をピン・エレクトロニクスを含む検査ヘッドで構成することは当業者における周知技術である。
　例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である特開昭６２−１２５５９５号公報の「このようなアドレス情報信号、テストデータ信号および制御信号はピンエレクトロニクス部２４に入力される。この
ピンエレクトロニクス部２４は
メモリ検査装置のテストヘッドと呼ばれる部分に設けられるもので、検査対象のダイナミックメモリのピン対応の駆動回路やアナログコンパレータなどから構成されている
　本願の優先権主張の日前に日本国内において頒布された刊行物である特開平８−２３０１６号公報の「【０００８】
図４（ｂ）は
テストヘッド３の構成の詳細を示すブロック図であり
３８はピンエレクトロニクスである
ピンエレクトロニクス３８は、ドライバ、コンパレータ、およびそれらとＭＵＴを接続するリレー群からなる
　本願の優先権主張の日前に日本国内において頒布された刊行物である特開平８−７５９９号公報の「【０００２】　【従来の技術】半導体記憶装置の試験において、パターン発生器から発生されたテストパターンは、
ピンエレクトロニクス(pin electronics) 部のドライバで電圧レベルが定められて
ピンエレクトロニクス部のコンパレータで高レベルか低レベルかのレベル比較が行われる
【０００３】
ピンエレクトロニクス部は、基本的には、被測定デバイスへ信号を直接供給するドライバと、被測定デバイスからの信号を直接受けるコンパレータとから構成されている。このピンエレクトロニクス部は、被測定デバイスに対しその信号ピン数分だけ設けられることになる
　したがって、引用例１発明において、上記周知技術を適用し、「データ・フォーマッタ３０」、「データ・ドライバ３２」、「アドレス・フォーマッタ３４」、「アドレス・ドライバ３６」及び「コンパレータ３８」からなるインターフェイス部を、ピン・エレクトロニクスを含む検査ヘッドで構成すること、すなわち、補正後の発明のように、「該検査ヘッドが、前記被検査メモリにおいて前記データ・パターンによって指定される電圧レベルを駆動および測定するとともに、検査結果を前記テスタ・メイン・フレーム（１１２）に与えるピン・エレクトロニクス（１２０）を含」む構成とすることは当業者が容易に想到し得た事項である。
　
（４−４−２）相違点２について
　引用例１発明では、故障マップＲＡＭ１６の入力にデータ圧縮器が接続されておらず、故障マップＲＡＭ１６は圧縮した検査結果を格納していないが、メモリの容量を節約するために圧縮したデータをメモリに格納することは、メモリを用いる際に一般的に行われていることであるから、引用例１発明の故障マップＲＡＭ１６においても、メモリ容量を節約するために、引用例２発明におけるテストデータ（補正後の発明の「検査結果」に相当）のライン欠けを効率良く圧縮するデータ圧縮手段を適用することは当業者が容易に想到し得た事項である。
　そして、連続したデータを効率良く圧縮するラン・レングス・エンコーダは、例えば、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開昭６０−４７９６９号公報に、第１図とともに、「第１図において、立上り立下り検出回路１と遷移間隔カウンタ３は、
ランレングス符号化によるデータ圧縮回路
　
（４−４−３）相違点３について
　引用例１発明は、故障マップＲＡＭ１６が表示プロセッサ４６を介してローカル・バスに接続されているが、一般に、電子機器がシステム・バスを介して情報の伝達を行うことは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である特開平８−３６９００号公報の「【００２３】
テスタ本体６１内にはシステムバス６４が設けられ、このシステムバス６４を介してホストインタフェイス６２
　
（４−４−４）判断についてのまとめ
　以上検討したとおり、補正後の発明は、当業者における周知技術を勘案することにより、引用例１及び引用例２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　
（４−５）独立特許要件についてのまとめ
　本件補正は、補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものではないから、特許法第１７条の２第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項をいう。以下同じ。）において準用する同法第１２６条第５項の規定に適合しないものである。
　
（５）補正却下の決定についてのむすび
　以上のとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。
　
３．本願発明
　本件補正は上記のとおり却下されたので、本願の請求項１〜７に係る発明は、平成１６年１１月１８日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲１〜７に記載された事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載された事項により特定される以下のとおりのものである。
　
　「１．　検査ヘッド（１１４）に結合されるとともにシステム・バス（１１３）を介してワークステーション（１１０）に接続されたテスタ・メイン・フレーム（１１２）を備えたメモリ検査システムであって、前記検査ヘッドが被検査メモリ（１１６）に接続されるように適合され、前記テスタ・メイン・フレームが、前記検査ヘッドにデータ・パターンを与えるパターン発生器（１１８）を含み、該検査ヘッドが、前記被検査メモリにおいて前記データ・パターンによって指定される電圧レベルを駆動および測定するとともに、検査結果を前記テスタ・メイン・フレーム（１１２）に与えるピン・エレクトロニクス（１２０）を含み、前記検査結果が前記被検査メモリ内の欠陥セルを表すデータ・ストリームであり、前記テスタ・メイン・フレームが、更に、前記検査結果を表すデータを格納する表示メモリ（１２６）を有する表示プロセッサ（１２２）を含み、前記ワークステーションが、前記格納したデータの表現を表示する表示スクリーン（１１１）を含み、
　前記表示プロセッサは、更に、前記ピン・エレクトロニクスに接続され、前記検査結果を受けるとともに、前記検査結果に対して無損失データ圧縮を行うデータ圧縮器（１２４）を含み、前記表示メモリが前記データ圧縮器に接続され、前記圧縮した検査結果を受けるとともに格納し、前記表示メモリが前記システム・バスに接続され、前記圧縮した検査結果を前記ワークステーションに与え、前記表示画面上に表示することを特徴とするメモリ検査システム。」
　
４．引用刊行物に記載された発明
　引用刊行物１（引用例１）及び引用刊行物２（引用例２）に記載された発明は、上記２．（４−２）において、それぞれ、引用例１発明及び引用例２発明として認定したとおりのものである。
　
５．判断
　本願発明は、補正後の発明から、上記２．（２）に記載した補正事項１についての補正によりなされた技術的限定を省いたものである。
　そうすると、２．（４）において検討したとおり、補正後の発明は、当業者における周知技術を勘案することにより、引用例１及び引用例２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、補正後の発明から技術的限定を省いた本願発明についても、当然に、当業者における周知技術を勘案することにより、引用例１及び引用例２に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおり、本願の請求項１に係る発明は特許法第２９条第２項の規定により特許を受けることができないものであるから、他の請求項について検討するまでもなく、本願は拒絶すべきものである。
　よって、結論のとおり審決する。