【手続補正書】
【提出日】平成23年1月14日(2011.1.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
命令を記憶した機械読み取り可能媒体であって、前記命令は、機械により実行されると、前記機械に
第１のパック化オペランドの各データ要素を、第２のパック化オペランドの各データ要素と比較する段階と、
前記比較の第１の結果を記憶する段階を含む方法を実行させる媒体。
【請求項２】
前記第１のオペランドの有効データ要素のみを、前記第２のオペランドの有効データ要素のみと比較する、請求項１に記載の機械読み取り可能媒体。
【請求項３】
前記第１の結果は前記データ要素のいずれかが等しいかどうか示す、請求項１に記載の機械読み取り可能媒体。
【請求項４】
前記第１の結果は前記第１のオペランドに示された一範囲のデータ要素が、前記第２のオペランドに示された一範囲のデータ要素と等しいかどうか示す、請求項１に記載の機械読み取り可能媒体。
【請求項５】
前記第１の結果は前記第１のオペランドの各データ要素が、前記第２のオペランドの各データ要素と等しいかどうか示す、請求項１に記載の機械読み取り可能媒体。
【請求項６】
前記第１の結果は前記第１のオペランドのデータ要素の一部の順序が、前記第２のオペランドのデータ要素の一部の順序と等しいかどうか示す、請求項１に記載の機械読み取り可能媒体。
【請求項７】
前記第１の結果の一部をネゲートする、請求項１に記載の機械読み取り可能媒体。
【請求項８】
前記第１の結果は、マスク値またはインデックス値のいずれかにより表される、請求項１に記載の機械読み取り可能媒体。
【請求項９】
第１のオペランドの有効データ要素のみを、第２のオペランドの有効データ要素のみと比較する比較ロジックと、
前記比較ロジックを制御する第１の制御信号とを有する装置。
【請求項１０】
前記第１と第２のオペランドのデータ要素の有効性を明示的に示す、請求項９に記載の装置。
【請求項１１】
前記第１と第２のオペランドのデータ要素の有効性を黙示的に示す、請求項９に記載の装置。
【請求項１２】
前記第１の制御信号は、前記比較ロジックが符号付きまたは符号無しの値を比較するかどうか示す符号制御信号を含む、請求項９に記載の装置。
【請求項１３】
前記第１の制御信号は、どれかが等しい、範囲が等しい、それぞれ等しい、不連続サブストリング、及び順序が等しいよりなるリストから選択した集約機能を前記比較ロジックが実行するかどうか示す集約機能信号を含む、請求項１２に記載の装置。
【請求項１４】
前記第１の制御信号は、ネゲート信号を含み、前記比較ロジックに前記比較の結果の少なくとも一部をネゲートさせる、請求項１３に記載の装置。
【請求項１５】
前記第１の制御信号は、前記比較ロジックが前記比較の結果のＭＳＢまたはＬＳＢのインデックスを生成するかどうか示すインデックス信号を含む、請求項１４に記載の装置。
【請求項１６】
前記第１の制御信号は、前記比較ロジックが前記比較の結果としてゼロ延長マスクまたは拡張マスクを生成するかどうかを示すマスク信号を含む、請求項１５に記載の装置。
【請求項１７】
前記第１の制御信号は、複数のビットを記憶する制御フィールドである、請求項１６に記載の装置。
【請求項１８】
単一命令複数データ（ＳＩＭＤ）比較命令を記憶する第１のメモリと、
前記ＳＩＭＤ比較命令を実行して、前記ＳＩＭＤ比較命令で示された第１と第２のオペランドのデータ要素を比較するプロセッサを有する、システム。
【請求項１９】
前記第１のオペランドを、第１のレジスタのアドレスにより前記命令内に示す、請求項１８に記載のシステム。
【請求項２０】
前記第２のオペランドを、メモリアドレスまたは第２のレジスタにより前記命令内に示す、請求項１９に記載のシステム。
【請求項２１】
前記命令は前記プロセッサに対する制御信号を示すイミーディエイトフィールドを含む、請求項２０に記載のシステム。
【請求項２２】
イミーディエイトフィールドは、前記オペランドが符号付きバイト、符号無しバイト、符号付きワード、または符号無しワードを含むかどうかを示す、請求項２１に記載のシステム。
【請求項２３】
前記イミーディエイトフィールドは集約機能を前記プロセッサが実行することを示す、請求項２２に記載のシステム。
【請求項２４】
前記イミーディエイトフィールドは、マスクまたはインデックスを前記命令の実行に応じて生成するかどうかを示す、請求項２３に記載のシステム。
【請求項２５】
前記命令は、前記第１及び第２のオペランドの明示的に有効なデータ要素のみを比較させる、請求項１８に記載のシステム。
【請求項２６】
前記命令は、前記第１及び第２のオペランドの黙示的に有効なデータ要素のみを比較させる、請求項１８に記載のシステム。
【請求項２７】
第１のテキストストリングに対応する第１のパック化オペランドを記憶する第１の記憶領域と、
第２のテキストストリングに対応する第２のパック化オペランドを記憶する第２の記憶領域と、
前記第１のパック化オペランドのすべての有効データ要素を、前記第２のパック化オペランドのすべての有効データ要素と比較する比較ロジックと、
前記比較ロジックが実行した前記比較の結果アレイを記憶する第３の記憶領域とを有するプロセッサ。
【請求項２８】
前記比較ロジックは値の２次元のアレイを生成し、前記アレイのエントリーは前記第１のパック化オペランドの有効なデータ要素と前記第２のパック化オペランドの有効なデータ要素との間の比較に対応する、請求項２７に記載のプロセッサ。
【請求項２９】
前記比較ロジックは、前記値の２次元のアレイに、いずれかが等しい、範囲が等しい、各々が等しい、非連続的サブストリング、及び順序が等しいよりなる集約機能の１つを実行する、請求項２８に記載のプロセッサ。
【請求項３０】
前記結果アレイは、マスク値またはインデックス値のいずれかにより表される、請求項２９に記載のプロセッサ。
【請求項３１】
ＳＩＭＤ比較命令をデコードするデコーダと、
整数レジスタと浮動小数点レジスタとを含むレジスタファイルと、
第１のパック化オペランドを格納する第１のソースレジスタと第２のパック化オペランドを格納する第２のソールレジスタとを有する前記レジスタファイル中の前記レジスタをリネームするレジスタリネーミングと、
前記デコーダからのマイクロ演算を保持するキューと、
前記ソースレジスタ中の依存したオペランドの準備状況に基づき、前記オペランドの実行をスケジューリングするスケジューラと、
前記第１のパック化オペランドのデータ要素を前記第２のパック化オペランドの対応するデータ要素と比較する、前記レジスタファイルに結合した実行ユニットと、
前記演算ユニットの比較結果を記憶するデスティネーションレジスタとを有するプロセッサ。
【請求項３２】
前記実行ユニットは第１のオペランドの有効なデータ要素のみを、前記第２のオペランドの有効なデータ要素のみと比較し、前記実行ユニットは第１の制御信号により制御される、請求項３１に記載のプロセッサ。
【請求項３３】
前記第１と第２のオペランドのデータ要素の有効性を明示的に示す、請求項３２に記載のプロセッサ。
【請求項３４】
前記第１と第２のオペランドのデータ要素の有効性を黙示的に示す、請求項３２に記載の装置。
【請求項３５】
前記第１の制御信号は、前記実行ユニットが符号付きの値または符号無しの値を比較するかどうか示す符号制御信号を含む、請求項３２に記載のプロセッサ。
【請求項３６】
前記第１の制御信号は、どれかが等しい、範囲が等しい、それぞれ等しい、不連続サブストリング、及び順序が等しいよりなるリストから選択した集約機能を前記実行ユニットが実行するかどうか示す集約機能信号を含む、請求項３２に記載のプロセッサ。
【請求項３７】
前記第１の制御信号は、前記実行ユニットに前記比較結果の少なくとも一部をネゲートさせるネゲート信号を含む、請求項３２に記載のプロセッサ。
【請求項３８】
前記第１の制御信号は、前記実行ユニットが前記比較結果のＭＳＢまたはＬＳＢのインデックスを生成するかどうか示すインデックス信号を含む、請求項３２に記載のプロセッサ。
【請求項３９】
前記第１の制御信号は、前記比較ロジックが前記比較結果としてゼロ延長マスクまたは拡張マスクを生成するかどうかを示すマスク信号を含む、請求項３２に記載のプロセッサ。
【請求項４０】
前記実行ユニットは、整数演算と浮動小数点演算とを実行するロジックを有する、請求項３１に記載のプロセッサ。
【請求項４１】
前記スケジューラは、高速スケジューラ、低速／汎用浮動点スケジューラ、単純浮動小数点スケジューラのうち１つ以上を有する、請求項３１に記載のプロセッサ。
【請求項４２】
ＳＩＭＤ比較命令をデコードするデコーダと、
整数レジスタと浮動小数点レジスタとを含む複数のレジスタを格納したレジスタファイルと、
第１のパック化オペランドを格納する第１のソースレジスタと第２のパック化オペランドを格納する第２のソールレジスタとを有する前記レジスタファイル中の前記レジスタをリネームするレジスタリネーミングと、
前記デコーダからのマイクロ命令を格納するキューと、
前記ソースレジスタ中の依存したオペランドの準備状況に基づき、前記オペランドの実行をスケジューリングするスケジューラと、
前記第１のパック化オペランドのデータ要素を前記第２のパック化オペランドの対応するデータ要素と比較する、前記レジスタファイルに結合した実行ユニットであって、前記第１と第２のパック化オペランドのデータ要素は８ビット、１６ビット、または３２ビットである、実行ユニットと、
前記第１と第２のパック化オペランドの対応するデータ要素が等しいと、前記実行ユニットが判断すると、すべてが１である結果配列を格納するデスティネーションレジスタとを有する、プロセッサ。
【請求項４３】
前記実行ユニットは、前記値の２次元のアレイに、いずれかが等しい、範囲が等しい、各々が等しい、非連続的サブストリング、及び順序が等しいよりなる集約機能の１つを実行する、請求項４２に記載のプロセッサ。
【請求項４４】
前記実行ユニットは値の２次元のアレイを生成し、前記アレイのエントリーは前記第１のパック化オペランドの有効なデータ要素と前記第２のパック化オペランドの有効なデータ要素との間の比較に対応する、請求項４２に記載のプロセッサ。