【事件の表示】
　特願２００２−３２６３７１「不揮発性強誘電体メモリ装置及びそれを用いたマルチビットデータの読出し方法」拒絶査定不服審判事件〔平成１５年１０月３日出願公開、特開２００３−２８１８８４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯 
　本願は、平成１４年１１月１１日（パリ条約に基づく優先権主張　２００１年１２月１３日、大韓民国）の特許出願であって、平成１９年９月２８日付けの拒絶理由通知に対して同年１２月２７日に意見書及び手続補正書が提出されたが、平成２０年５月２日付けで拒絶査定がなされた。
　そして、それに対して同年８月１８日に拒絶査定に対する審判請求がなされるとともに手続補正書が提出され、その後、平成２２年４月１４日付けで審尋がなされ、同年７月２７日に回答書が提出された。
　
第２．補正の適否について 
１．補正の内容 
　平成２０年８月１８日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜２６を補正後の特許請求の範囲の請求項１〜１５と補正するとともに、発明の名称を補正するものであり、補正後の請求項１は以下のとおりである。
　
　「【請求項１】　複数の単位セルを含む複数のサブセルアレイを備えた複数のセルアレイ部と、
　前記セルアレイ部にカラム単位で一方向に配列された複数のメインビットラインと、
　前記単位セルの電圧が誘起されるように前記単位セルの一端子に連結され、前記メインビットラインと同方向に構成された複数のサブビットラインと、
　ソースが前記メインビットラインに連結され、ドレインがＶＰＰまたはＶＣＣ電圧の印加を受け、メインビットライン負荷コントロール信号に応答して動作する第１スイッチングトランジスタと、
　ゲートが、前記サブビットラインに接続され、ドレインが前記メインビットラインに接続され、ソースが第１ノードに接続される第２スイッチングトランジスタと、
　前記第２スイッチングトランジスタのソースと接地の間に接続されてビットラインスイッチング信号にしたがって動作し、前記メインビットラインの電位を変化させる第３スイッチングトランジスタと、
　前記メインビットラインからの電圧と参照電圧を比較してマルチビット状態をセンシングし、前記センシングされたマルチビット状態をフィードバックして、前記セルに再格納するように複数のセルアレイ部に共通に使用されるように共有された複数のセンスアンプから構成されたセンスアンプ部と
を含むことを特徴とする不揮発性強誘電体メモリ装置。」
　
２．補正が適法になされたものであるか否かの検討
　本件補正は、補正前の請求項１４〜２４を削除するものであるから、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第１号に掲げる請求項の削除を目的とするものに該当する。
　また、本件補正が、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たすことは明らかである。
　したがって、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすから、適法になされたものである。
　
第３．本願発明 
　上記第２．において検討したとおり、本件補正は適法になされたものであるから、本願の請求項１〜１５に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜１５に記載された事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、その請求項１に記載された事項により特定される上記第２．１．に記載したとおりのものである。 
　
第４．引用刊行物に記載された発明 
１．本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由おいて引用された刊行物である特開平４−１９５８９７号公報（以下「引用例」という。）には、第５図、第６図、第９図、第１０図及び第１４図〜第１６図とともに以下の記載がある（なお、下線は当合議体にて付加したものである。）。
　
ａ．「〔産業上の利用分野〕
　本発明は、メモリセルに多値の情報を記憶する半導体多値メモリに係り、特に、高集積密度にしてしかも高Ｓ／Ｎ化に好適な半導体多値メモリに関する。」（２ページ左下欄１９行〜右下欄３行）
　
ｂ．「第１０図に示す動作波形に従って第９図の回路における読出し動作を説明する。同図は、Ｖ３（＝２ＶＣＣ／３）を蓄えているメモリセルＭＣ１１を読出す場合を示している。まず、プリチャージ回路ＰＤ１及びＰＤＤａ，ＰＤＤｂによりプリチャージ電圧ＶＰにプリチャージされているデータ線Ｄ１及びダミーデータ線ＤＤａ，ＤＤｂを、制御パルスφＰを０Ｖに下げてプリチャージ回路をオフにし、フローティング状態にする。そして、ワード線Ｗ１を高電位（ＶＣＣ＋α）にして、メモリセルＭＣ１１から電荷をデータ線Ｄ１に読出す。当然、ワード線Ｗ１上の他のメモリセルの電荷もそれぞれのデータ線に読みだされている。同時に、ダミーセルＤＣａ，ＤＣｂからダミーデータ線ＤＤａ，ＤＤｂに電荷が読出される。
次に、制御パルスφ
Ｒ
，φ
Ｃ
をＶ
ＣＣ
に上げる。データ線Ｄ
１
及びダミーデータ線ＤＤ
ａ
，ＤＤ
ｂ
に現れた信号は、信号伝達手段ＤＳ
１
及びＤＤＳ
ａ
，ＤＤＳ
ｂ
で電流に変換され、さらに負荷回路ＬＤ
１
及びＤＬＤ
ａ
，ＤＬＤ
ｂ
で電圧に変換される。負荷回路ＬＤ
１
に現れた電圧Ｖ
Ｓ
′が多値レベル判別手段ＭＬＲ
１
の入力端子Ｎ
Ｓ１
に入力される。
　
ｃ．「第１４図は、別の具体的実施例で、第５図及び第６図に基づいて多値レベル判別手段ＭＬＲ（ＭＬＲ１〜ＭＬＲｑ）を構成している。多値レベル判別手段ＭＬＲにバイポーラトランジスタや抵抗を含まず、ＣＭＯＳで実現される。第９図に示した実施例と同様にメモリアレーＭＣＡが構成され、データ線Ｄ（Ｄ１〜Ｄｑ）及びダミーデータ線ＤＤａ，ＤＤｂに、プリチャージ用回路ＰＤ（ＰＤ１〜ＰＤｑ）及びＰＤＤａ，ＰＤＤｂと、信号伝達手段ＤＳ（ＤＳ１〜ＤＳｑ）及びＤＤＳａ，ＤＤＳｂと、負荷回路ＬＤ（ＬＤ１〜ＬＤｑ）及びＤＬＤａ，ＤＬＤｂが設けられる。データ線Ｄに対応して、多値レベル判別手段ＭＬＲ（ＭＬＲ１〜ＭＬＲｑ）が設けられ、それぞれの入力端子ＮＳ（ＮＳ１〜ＮＳｑ）に、負荷回路ＬＤを介して信号伝達手段ＤＳが接続される。ｑ個の多値レベル判別手段ＭＬＲに共通な入力端子ＮＲａ，ＮＲｂに、負荷回路ＤＬＤａ，ＤＬＤｂを介して信号伝達手段ＤＤＳａ，ＤＤＳｂが接続される。また、多値レベル供給手段ＭＬＷ（ＭＬＷ１〜ＭＬＷｑ）が設けられ、多値レベル判別手段ＭＬＲ及び信号伝達手段ＤＳに接続される。負荷回路ＬＤと多値レベル判別手段ＭＬＲを除き、第９図と同じ構成である。
負荷回路ＬＤ及びＤＬＤ
ａ
，ＤＬＤ
ｂ
は、ダイオード接続されたＰＭＯＳトランジスタである。
　
ｄ．「
第１５図は、本発明の別の具体的実施例で、多値レベル判別手段や多値レベル供給手段などを、複数のデータ線で共有することにより、チップ面積を削減し、これらの回路のレイアウトピッチを緩和した例である。複数のデータ線に同時に読出された信号を、スイッチで切り換えて、多値レベル判別手段に時系列に入力して判別を行うことにより、多値レベル判別手段などを共有する。また、データ線と平行に共通データ線を設け、信号伝達手段を介して複数のデータ線と信号の授受を行い、共通データ線に多値レベル判別手段及び多値レベル供給手段などを接続して、複数のデータ線でそれらを共有する。
　
ｅ．「
ｐ本のワード線Ｗ（Ｗ
１１
〜Ｗ
１ｐ
あるいはＷ
ｓ１
〜Ｗ
ｓｐ
など）とｑ本のデータ線Ｄ（Ｄ
１
〜Ｄ
ｑ
）の交点に（ｐ×ｑ）個のメモリセルＭＣが配置されたメモリアレーＭＣＡ（ＭＣＡ
１１
など）を（ｓ×ｔ）個マトリックス状に配置する。各メモリアレーＭＣＡのｑ本のデータ線ＤをスイッチＳＷＤ（ＳＷＤ
１１
など）を介して信号伝達手段ＤＳ（ＤＳ
１１
など）に接続する。
　
ｆ．「
データ線Ｄと平行に共通データ線ＣＤ（ＣＤ
１
〜ＣＤ
ｔ
）を設け、ｓ個の信号伝達手段ＤＳを接続する。例えば、共通データ線ＣＤ
１
には、ｓ個のメモリアレーＭＣＡ
１１
〜ＭＣＡ
１ｓ
の各ｑ本のデータ線Ｄが、それぞれスイッチＳＷＤ
１１
〜ＳＷＤ
１ｓ
及び信号伝達手段ＤＳ
１１
〜ＤＳ
１ｓ
を介して接続される。共通データ線ＣＤは、負荷回路ＬＤ（ＬＤ
１
〜ＬＤ
ｔ
）と、多値レベル判別手段ＭＬＲ（ＭＬＲ
１
〜ＭＬＲ
ｔ
）の入力端子Ｎ
Ｓ
（Ｎ
Ｓ１
〜Ｎ
Ｓｔ
）に接続される。また、スイッチＳＷＷ（ＳＷＷ
１
〜ＳＷＷ
ｔ
）を介して多値レベル供給手段ＭＬＷ（ＭＬＷ
１
〜ＭＬＷ
ｔ
）の出力端子に接続される。
　
ｇ．「
メモリアレーＭＣＡと同様に、ｐ本のワード線Ｗとｑ本のダミーデータ線ＤＤ
ａ
（ＤＤ
ａ１
〜ＤＤ
ａｑ
）の交点に（ｐ×ｑ）個のダミーセルＤＣ
ａ
が配置されたダミーアレーＤＣＡ
ａ
（ＤＣＡ
１ａ
〜ＤＣＡ
ｓａ
）と、ｐ本のワード線Ｗとｑ本のダミーデータ線ＤＤ
ｂ
（ＤＤ
ｂ１
〜ＤＤ
ｂｑ
）の交点に（ｐ×ｑ）個のダミーセルＤＣ
ｂ
が配置されたダミーアレーＤＣＡ
ｂ
（ＤＣＡ
１ｂ
〜ＤＣＡ
ｓｂ
）を、それぞれｓ個設け、それぞれスイッチＳＤＤ
ａ
（ＳＤＤ
１ａ
〜ＳＤＤ
ｓａ
），ＳＤＤ
ｂ
（ＳＤＤ
１ｂ
〜ＳＤＤ
ｓｂ
）を介して、信号伝達手段ＤＤＳ
ａ
（ＤＤＳ
１ａ
〜ＤＤＳ
ｓａ
），ＤＤＳ
ｂ
（ＤＤＳ
１ｂ
〜ＤＤＳ
ｓｂ
）と、プリチャージ回路ＰＤＤ
ａ
（ＰＤＤ
１ａ
〜ＰＤＤ
ｓａ
），ＰＤＤ
ｂ
（ＰＤＤ
１ｂ
〜ＰＤＤ
ｓｂ
）に接続する。共通データ線ＣＤと平行に共通ダミーデータ線ＤＣＤ
ａ
，ＤＣＤ
ｂ
が設けられ、それぞれにｓ個の信号伝達手段ＤＤＳ
ａ
，ＤＤＳ
ｂ
が接続される。共通ダミーデータ線ＤＣＤ
ａ
，ＤＣＤ
ｂ
は、負荷回路ＤＬＤ
ａ
，ＤＬＤ
ｂ
を介して、ｔ個の多値レベル判別手段ＭＬＲに共通な入力端子Ｎ
Ｒａ
，Ｎ
Ｒｂ
に接続される。また、スイッチＤＳＷＷ
ａ
，ＤＳＷＷ
ｂ
を介して接地電位０Ｖ，中間電位Ｖ
Ｈ
に接続される。
　
ｈ．「
第１５図で、メモリセルＭＣとダミーセルＤＣ
ａ
，ＤＣ
ｂ
は、すべて同じ構成の１トランジスタ１キャパシタ形メモリセルである。
　
ｉ．「
第１６図を用いて、ワード線Ｗ
１１
に接続されたメモリセルＭＣの情報を読出す動作を、例として説明する。待機状態では、制御パルスφ
Ｐ
（φ
Ｐ１
〜φ
Ｐｓ
）をＶ
ＣＣ
にしてプリチャージ回路ＰＤを全て動作させ、スイッチＳＷＤの制御パルスφ
Ｄ
（φ
Ｄ１１
など）を全て高電位（Ｖ
ＣＣ
＋α）として、スイッチＳＷＤを全てＯＮにし、全メモリアレーＭＣＡ内のデータ線Ｄ及び全ダミーアレーＤＣＡ
ａ
，ＤＣＡ
ｂ
内のダミーデータ線ＤＤ
ａ
，ＤＤ
ｂ
をプリチャージ電圧Ｖ
Ｐ
にプリチャージしておく。また、制御パルスφ
ＣＲ
をＶ
ＣＣ
に上げて、負荷回路ＬＤ及びＤＬＤ
ａ
，ＤＬＤ
ｂ
をオンにして、共通データ線ＣＤ及び共通ダミーデータ線ＣＤ
ａ
，ＣＤ
ｂ
を、Ｖ
ＣＣ
よりＰＭＯＳトランジスタのしきい値電圧だけ低い電圧にしておく。
　
ｊ．「まず、複数列あるメモリアレーＭＣＡの内、ＭＣＡ１１〜ＭＣＡ１ｔの一列分のメモリアレーを選択し、制御パルスφＰ１及びφＤ１２〜φＤ１ｑを０Ｖにして、データ線Ｄをフローティング状態にする。このとき、ダミーアレーＤＣＡ１ａのダミーデータ線ＤＤａ及びＤＣＡ１ｂのＤＤｂもフローティング状態となる。
次に、ワード線Ｗ
１１
を高電位（Ｖ
ＣＣ
＋α）として、メモリアレーＭＣＡ
１１
〜ＭＣＡ
１ｔ
中にマトリックス状に配置されたメモリセルＭＣの内の一列分を選択し、それらのメモリセルＭＣから各データ線Ｄに電荷を読出す。同時に、ダミーアレーＤＣＡ
１ａ
，ＤＣＡ
ｂ
中のダミーセルもそれぞれ一列分が、ダミーデータ線ＤＤ
ａ
，ＤＤ
ｂ
に読出される。
　
ｋ．「
このとき、制御パルスφ
Ｄ１１
を高電位に保っておくことにより、各メモリアレーＭＣＡ
１１
〜ＭＣＡ
１ｔ
のデータ線Ｄ
１
に現われた信号は、それぞれ信号伝達手段ＤＳ
１１
〜ＤＳ
１ｔ
に伝えられる。同時に、ダミーアレーＤＣＡ
１ａ
，ＤＣＡ
ｂ
中のダミーデータ線ＤＤ
ａ１
，ＤＤ
ｂ１
に現われた参照信号は、信号伝達手段ＤＤＳ
１ａ
，ＤＤＳ
１ｂ
に伝えられる。これらの信号は制御パルスφ
Ｒ１
を上げることにより電流に変換され、負荷回路ＬＤ，ＤＬＤ
ａ
，ＤＬＤ
ｂ
から共通データ線ＣＤ，共通ダミーデータ線ＤＣＤ
ａ
，ＤＣＤ
ｂ
を通じて電流が流れる。負荷回路ＬＤにより電圧に変換された信号が、多値レベル判別手段ＭＬＲの入力端子Ｎ
Ｓ
に入力される。同様に、負荷回路ＤＬＤ
ａ
，ＤＬＤ
ｂ
により電圧に変換された参照信号Ｖ
Ｒａ
′，Ｖ
Ｒｂ
′が、ｔ個の多値レベル判別手段ＭＬＲに共通な入力端子Ｎ
Ｒａ
，Ｎ
Ｒｂ
に入力される。多値レベル判別手段ＭＬＲが動作して情報が確定した後、制御パルスφ
Ｒ１
とφ
ＣＲ
を下げて、信号伝達手段ＤＳ
１１
〜ＤＳ
１ｔ
及びＤＤＳ
１ａ
，ＤＤＳ
１ｂ
と、負荷回路ＬＤ及びＤＬＤ
ａ
，ＤＬＤ
ｂ
をオフにする。多値レベル判別手段ＭＬＲの出力Ｑ
ｉ
（Ｑ
１ｉ
〜Ｑ
ｔｉ
）が、それぞれ多値レベル供給手段ＭＬＷに伝達され、ＭＬＷから読出した情報に応じて４値レベルのいずれかが出力される。制御パルスφ
ＣＷ
及びφ
Ｗ１
を高電位（Ｖ
ＣＣ
＋α）に上げ、スイッチＳＷＷをオンにし、信号伝達手段ＤＳをスイッチとしてオンにして、多値レベル供給手段ＭＬＷから出力された電圧を、各メモリアレーＭＣＡ
１１
〜ＭＣＡ
１ｔ
のデータ線Ｄ
１
に伝達する。同時に、接地電位０Ｖが、スイッチＤＳＷＷ
ａ
，信号伝達手段ＤＤＳ
１ａ
を介して、ダミーアレーＤＣＡ
１ａ
中のダミーデータ線ＤＤ
ａ１
に伝達される。また、中間電位Ｖ
Ｈ
が、スイッチＤＳＷＷ
ｂ
，信号伝達手段ＤＤＳ
１ｂ
を介して、ダミーアレーＤＣＡ
１ｂ
中のダミーデータ線ＤＤ
ｂ１
に伝達される。制御パルスφ
Ｄ１１
を下げることにより、メモリアレーＭＣＡ
１１
〜ＭＣＡ
１ｔ
のデータ線Ｄ
１
，ダミーアレーＤＣＡ
１ａ
，ＤＣＡ
１ｂ
中のダミーデータ線ＤＤ
ａ１
，ＤＤ
ｂ１
に伝達された電位が保存される。
また、制御パルスφ
ＣＲ
をＶ
ＣＣ
に上げて、負荷回路ＬＤ，ＤＬＤ
ａ
，ＤＬＤ
ｂ
をオンにして、共通データＣＤ及び共通ダミーデータ線ＣＤ
ａ
，ＤＣ
ｂ
を、Ｖ
ＣＣ
よりＰＭＯＳトランジスタのしきい値電圧だけ低い電圧にする。
　
ｌ．「第１５図は多値レベル判別手段及び多値レベル供給手段などを複数のデータ線で共有するメモリアレー構成の実施例を示した図、」（１７ページ右下欄１４行〜１６行　
　
　なお、摘記事項ｆ．の「メモリアレーＭＣＡ１１〜ＭＣＡ１ｓ」、「スイッチＳＷＤ１１〜ＳＷＤ１ｓ」及び「信号伝達手段ＤＳ１１〜ＤＳ１ｓ」は、各々「メモリアレーＭＣＡ１１〜ＭＣＡｓ１」、「スイッチＳＷＤ１１〜ＳＷＤｓ１」及び「信号伝達手段ＤＳ１１〜ＤＳｓ１」の誤記であることが明らかであるから、以後そのように読み替える。
　
２．ここにおいて、第１５図の記載から、第１５図に記載された「半導体多値メモリ」においては、複数の「メモリセルＭＣ」を含む「メモリアレーＭＣＡ１１〜ＭＣＡｓｔ」が集まって、全体として一つの大きなメモリアレーを構成していることが明らかである。そこで、このようなメモリアレーを「大メモリアレー」と称することとすると、第１５図に記載された「半導体多値メモリ」は、複数のメモリセルＭＣを含むメモリアレーＭＣＡ１１〜ＭＣＡｓｔを備えた大メモリアレーを含んでいるものと認められる。
　また、摘記事項ｆ．の「データ線Ｄと平行に共通データ線ＣＤ（ＣＤ１〜ＣＤｔ）を設け、ｓ個の信号伝達手段ＤＳを接続する。例えば、共通データ線ＣＤ１には、ｓ個のメモリアレーＭＣＡ１１〜ＭＣＡｓ１の各ｑ本のデータ線Ｄが、それぞれスイッチＳＷＤ１１〜ＳＷＤｓ１及び信号伝達手段ＤＳ１１〜ＤＳｓ１を介して接続される。」という記載から、第１５図に記載された「半導体多値メモリ」は、複数の「共通データ線ＣＤ」及び「データ線Ｄ」を備え、大メモリアレーにおいて、「共通データ線ＣＤ」が一方向に配列されており、かつ、「データ線Ｄ」が、「メモリセルＭＣ」の電圧が誘起されるように「メモリセルＭＣ」の一端子に連結され、「共通データ線ＣＤ」と平行に構成されていることが明らかである。
　
３．摘記事項ｃ．の「負荷回路ＬＤ及びＤＬＤａ，ＤＬＤｂは、ダイオード接続されたＰＭＯＳトランジスタである。」という記載及び第１５図の記載から、第１５図に記載された「半導体多値メモリ」は、「ダイオード接続されたＰＭＯＳトランジスタ」を有し「共通データ線ＣＤ」に接続された「負荷回路ＬＤ」を備えているものと認められる。
　また、第１５図に記載されている「信号伝達手段ＤＳ１１」内には、ゲートが、「スイッチＳＷＤ」を介して「データ線Ｄ」に接続され、ソースが接地され、ドレインが後記第３スイッチングトランジスタを介して「共通データ線ＣＤ」に接続されるトランジスタ（以下「第２スイッチングトランジスタ」という。）、及び第２スイッチングトランジスタのドレインと「共通データ線ＣＤ」の間に接続されて「制御パルスφＲ１」にしたがって動作し、「共通データ線ＣＤ」の電位を変化させるトランジスタ（以下「第３スイッチングトランジスタ」という。）が存在していることが明らかである。
　
４．摘記事項ｋ．の「負荷回路ＬＤにより電圧に変換された信号が、多値レベル判別手段ＭＬＲの入力端子ＮＳに入力される。同様に、負荷回路ＤＬＤａ，ＤＬＤｂにより電圧に変換された参照信号ＶＲａ′，ＶＲｂ′が、ｔ個の多値レベル判別手段ＭＬＲに共通な入力端子ＮＲａ，ＮＲｂに入力される。多値レベル判別手段ＭＬＲが動作して情報が確定した後、制御パルスφＲ１とφＣＲを下げて、信号伝達手段ＤＳ１１〜ＤＳ１ｔ及びＤＤＳ１ａ，ＤＤＳ１ｂと、負荷回路ＬＤ及びＤＬＤａ，ＤＬＤｂをオフにする。」という記載から、第１５図における「多値レベル判別手段ＭＬＲ」は、「共通データ線ＣＤ」からの電圧と参照電圧を比較してマルチビット状態をセンシングしていることは明らかである。
　また、摘記事項ｋ．の「多値レベル判別手段ＭＬＲの出力Ｑｉ（Ｑ１ｉ〜Ｑｔｉ）が、それぞれ多値レベル供給手段ＭＬＷに伝達され、ＭＬＷから読出した情報に応じて４値レベルのいずれかが出力される。制御パルスφＣＷ及びφＷ１を高電位（ＶＣＣ＋α）に上げ、スイッチＳＷＷをオンにし、信号伝達手段ＤＳをスイッチとしてオンにして、多値レベル供給手段ＭＬＷから出力された電圧を、各メモリアレーＭＣＡ１１〜ＭＣＡ１ｔのデータ線Ｄ１に伝達する。」という記載から、第１５図における「多値レベル供給手段ＭＬＷ」は、センシングされたマルチビット状態」をフィードバックして、メモリセルＭＣに再格納するようにしていることは明らかである。
　
５．以上を総合すると、引用例には以下の発明（以下「引用発明」という。）が記載されているものと認められる。 
　「複数のメモリセルＭＣを含むメモリアレーＭＣＡ１１〜ＭＣＡｓｔを備えた大メモリアレーと、
　前記大メモリアレーにおいて一方向に配列された複数の共通データ線ＣＤと、
　前記メモリセルＭＣの電圧が誘起されるように前記メモリセルＭＣの一端子に連結され、前記共通データ線ＣＤと平行に構成されたデータ線Ｄと、
　ダイオード接続されたＰＭＯＳトランジスタを有し、前記共通データ線ＣＤに接続された負荷回路ＬＤと、
　ゲートが、スイッチＳＷＤを介して前記データ線Ｄに接続され、ソースが接地され、ドレインが第３スイッチングトランジスタを介して、前記共通データ線ＣＤに接続される第２スイッチングトランジスタと、
　前記第２スイッチングトランジスタのドレインと前記共通データ線ＣＤの間に接続されて制御パルスφＲ１にしたがって動作し、前記共通データ線ＣＤの電位を変化させる第３スイッチングトランジスタと、
　前記共通データ線ＣＤからの電圧と参照電圧を比較してマルチビット状態をセンシングする多値レベル判別手段ＭＬＲと、
　センシングされたマルチビット状態をフィードバックして、前記メモリセルＭＣに再格納する多値レベル供給手段ＭＬＷと
　を含むことを特徴とする半導体多値メモリ。」
　
第５．本願発明と引用発明との対比 
１．以下に、本願発明と引用発明とを対比する。 
　引用発明の「メモリセルＭＣ」、「共通データ線ＣＤ」、「データ線Ｄ」が、各々本願発明の「単位セル」、「メインビットライン」、「サブビットライン」に相当することは明らかである。
　そして、引用発明においては、複数の「メモリセルＭＣ」を含むメモリアレーＭＣＡ１１〜ＭＣＡｓｔがマトリクス状に並び、全体として「大メモリアレー」を構成しているが、本願発明の「メインビットライン」に相当する複数の「共通データ線ＣＤ」に注目すると、引用例の第１５図から、各共通データ線ＣＤｉはメモリアレーＭＣＡ１ｉ〜ＭＣＡｓｉ（ただし、１≦ｉ≦ｔ）に接続されている構成となっていることが明らかであるから、複数の「共通データ線ＣＤ」全体としてみると、それらは、メモリアレーＭＣＡ１１〜ＭＣＡ１ｔからなるグループ、ＭＣＡ２１〜ＭＣＡ２ｔからなるグループ・・・ＭＣＡｓ１〜ＭＣＡｓｔからなるグループと接続される構成となっている。
　以上のことを念頭に置いて、引用発明の第１５図と本願図面の図４ａとを対比すると、引用発明のメモリアレーＭＣＡ１１〜ＭＣＡ１ｔからなるグループ、ＭＣＡ２１〜ＭＣＡ２ｔからなるグループ・・・ＭＣＡｓ１〜ＭＣＡｓｔからなるグループという各グループが、本願発明の「サブセルアレイ」に相当し、引用発明の「大メモリアレー」が本願発明の「セルアレイ部」に相当するものと認められる。
　したがって、引用発明の「複数のメモリセルＭＣを含むメモリアレーＭＣＡ１１〜ＭＣＡｓｔを備えた大メモリアレー」と本願発明の「複数の単位セルを含む複数のサブセルアレイを備えた複数のセルアレイ部」とは、「複数の単位セルを含む複数のサブセルアレイを備えたセルアレイ部」である点で一致する。
　
２．本願発明の「前記大メモリアレーにおいて一方向に配列された複数の共通データ線ＣＤ」は、本願発明の「前記セルアレイ部にカラム単位で一方向に配列された複数のメインビットライン」に対応しており、両者は、「前記セルアレイ部に一方向に配列された複数のメインビットライン」である点で一致する。
　また、引用発明の「前記メモリセルＭＣの電圧が誘起されるように前記メモリセルＭＣの一端子に連結され、前記共通データ線ＣＤと平行に構成されたデータ線Ｄ」は、本願発明の「前記単位セルの電圧が誘起されるように前記単位セルの一端子に連結され、前記メインビットラインと同方向に構成された複数のサブビットライン」に相当する。
　
３．引用発明の「制御パルスφＲ１」は、本願発明の「メインビットライン」に相当する「共通データ線ＣＤ」から接地に至るパスをスイッチングするための制御信号であるから、本願発明の「ビットラインスイッチング信号」に相当する。
　したがって、引用発明の「ゲートが、スイッチＳＷＤを介して前記データ線Ｄに接続され、ソースが接地され、ドレインが第３スイッチングトランジスタを介して、前記共通データ線ＣＤに接続される第２スイッチングトランジスタと、　前記第２スイッチングトランジスタのドレインと前記共通データ線ＣＤの間に接続されて制御パルスφＲ１にしたがって動作し、前記共通データ線ＣＤの電位を変化させる第３スイッチングトランジスタ」と、本願発明の「ゲートが、前記サブビットラインに接続され、ドレインが前記メインビットラインに接続され、ソースが第１ノードに接続される第２スイッチングトランジスタと、　前記第２スイッチングトランジスタのソースと接地の間に接続されてビットラインスイッチング信号にしたがって動作し、前記メインビットラインの電位を変化させる第３スイッチングトランジスタ」とは、「メインビットラインと接地との間設けられた、第２スイッチングトランジスタと、ビットラインスイッチング信号にしたがって動作し前記メインビットラインの電位を変化させる第３スイッチングトランジスタとの直列回路」である点で一致する。
　
４．引用発明の「前記共通データ線ＣＤからの電圧と参照電圧を比較してマルチビット状態をセンシングする多値レベル判別手段ＭＬＲと、　センシングされたマルチビット状態をフィードバックして、前記メモリセルＭＣに再格納する多値レベル供給手段ＭＬＷ」と、本願発明の「前記メインビットラインからの電圧と参照電圧を比較してマルチビット状態をセンシングし、前記センシングされたマルチビット状態をフィードバックして、前記セルに再格納するように複数のセルアレイ部に共通に使用されるように共有された複数のセンスアンプから構成されたセンスアンプ部」とを対比する。
　引用発明の「前記共通データ線ＣＤからの電圧と参照電圧を比較してマルチビット状態をセンシングする多値レベル判別手段ＭＬＲ」と「センシングされたマルチビット状態をフィードバックして、前記メモリセルＭＣに再格納する多値レベル供給手段ＭＬＷ」とを合わせたものが、本願発明の「『前記メインビットラインからの電圧と参照電圧を比較してマルチビット状態をセンシングし、前記センシングされたマルチビット状態をフィードバックして、前記セルに再格納する』『センスアンプ』」に相当する。
　そして、引用発明においても、「多値レベル判別手段ＭＬＲ」と「多値レベル供給手段ＭＬＷ」とを合わせたものを複数備えていることは引用例の第１５図等から明らかであるから、引用発明も本願発明と同様に、「複数のセンスアンプから構成されたセンスアンプ部とを含む」ものであることは明らかである。
　
　したがって、引用発明の「前記共通データ線ＣＤからの電圧と参照電圧を比較してマルチビット状態をセンシングする多値レベル判別手段ＭＬＲと、　センシングされたマルチビット状態をフィードバックして、前記メモリセルＭＣに再格納する多値レベル供給手段ＭＬＷ」と、本願発明の「前記メインビットラインからの電圧と参照電圧を比較してマルチビット状態をセンシングし、前記センシングされたマルチビット状態をフィードバックして、前記セルに再格納するように複数のセルアレイ部に共通に使用されるように共有された複数のセンスアンプから構成されたセンスアンプ部」とは、「前記メインビットラインからの電圧と参照電圧を比較してマルチビット状態をセンシングし、前記センシングされたマルチビット状態をフィードバックして、前記セルに再格納する複数のセンスアンプから構成されたセンスアンプ部」である点で一致する。
　
５．引用発明の「半導体多値メモリ」と本願発明の「不揮発性強誘電体メモリ装置」とは、「半導体メモリ装置」である点で一致する。
　
６．したがって、本願発明と引用発明とは、
　
　「複数の単位セルを含む複数のサブセルアレイを備えたセルアレイ部と、
　前記セルアレイ部に一方向に配列された複数のメインビットラインと、
　前記単位セルの電圧が誘起されるように前記単位セルの一端子に連結され、前記メインビットラインと同方向に構成された複数のサブビットラインと、
　メインビットラインと接地との間に設けられた、第２スイッチングトランジスタと、ビットラインスイッチング信号にしたがって動作し前記メインビットラインの電位を変化させる第３スイッチングトランジスタとの直列回路と、
　前記メインビットラインからの電圧と参照電圧を比較してマルチビット状態をセンシングし、前記センシングされたマルチビット状態をフィードバックして、前記セルに再格納する複数のセンスアンプから構成されたセンスアンプ部と
を含むことを特徴とする半導体メモリ装置。」
　
　である点で一致し、以下の点で相違する。
　
（相違点１）
　本願発明は、「セルアレイ部」を複数含み、かつ、「センスアンプ部」が「複数のセルアレイ部に共通に使用されるように共有され」ているのに対して、引用発明はそのようなことが特定されていない点。
　
（相違点２）
　「メインビットライン」が、本願発明では「『カラム単位で』『配列され』」ているのに対して、引用発明ではそのような特定がなされていない点。
　
（相違点３）
　負荷回路として、本願発明は「ソースが前記メインビットラインに連結され、ドレインがＶＰＰまたはＶＣＣ電圧の印加を受け、メインビットライン負荷コントロール信号に応答して動作する第１スイッチングトランジスタ」を用いているのに対して、引用発明は「ダイオード接続されたＰＭＯＳトランジスタを有し、前記共通データ線ＣＤに接続された負荷回路ＬＤ」を用いている点。
　
（相違点４）
　「メインビットラインと接地との間に設けられた、第２スイッチングトランジスタと、ビットラインスイッチング信号にしたがって動作し前記メインビットラインの電位を変化させる第３スイッチングトランジスタとの直列回路」が、本願発明では、「ゲートが、スイッチＳＷＤを介して前記データ線Ｄに接続され、ソースが接地され、ドレインが第３スイッチングトランジスタを介して、前記共通データ線ＣＤに接続される第２スイッチングトランジスタと、　前記第２スイッチングトランジスタのドレインと前記共通データ線ＣＤの間に接続されて制御パルスφＲ１にしたがって動作し、前記共通データ線ＣＤの電位を変化させる第３スイッチングトランジスタと」から構成されているのに対して、引用発明では、「ゲートが、スイッチＳＷＤを介して前記データ線Ｄに接続され、ソースが接地され、ドレインが第３スイッチングトランジスタを介して、前記共通データ線ＣＤに接続される第２スイッチングトランジスタと、　前記第２スイッチングトランジスタのドレインと前記共通データ線ＣＤの間に接続されて制御パルスφＲ１にしたがって動作し、前記共通データ線ＣＤの電位を変化させる第３スイッチングトランジスタと」から構成されている点。
　
（相違点５）
　本願発明は「不揮発性強誘電体メモリ装置」であるのに対して、引用発明は「半導体多値メモリ」である点。
　
第６．相違点についての当審の判断 
１．相違点１について 
（１）一般に、半導体メモリ装置において、メモリセルアレイ部を複数設け、センスアンプ部がこれら複数のメモリセルアレイ部に共通に使用される構成とすることは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記の周知例１にも記載されているように、当業者における周知技術である。
　
ａ．周知例１：特開２０００−４９３１２号公報
　周知例１には、図１とともに以下の記載がある。
「【００１７】
【発明の実施の形態】以下、本発明の実施の形態について図面を参照して説明する。図１は、本発明に係る不揮発性半導体記憶装置の第１の実施例を示すものであり、例えばＮＯＲ型のフラッシュメモリのブロック構成を示している。メモリブロック１０には４つのメモリコア部１１、１２、１３、１４が配置されている。これらメモリコア部１１、１２、１３、１４の近傍にアドレス信号を受けるアドレスバッファ１５、不揮発性半導体記憶装置の全体的な制御を行う制御部１６、書き込みデータを受け、選択されたメモリにこのデータを書き込む書き込み回路１７、選択されたメモリセルから読み出されたデータをセンスするセンスアンプ１８が配置されている。前記各メモリコア部１１、１２、１３、１４は同一の構成とされている。
すなわち、各メモリコア部はメモリセルアレイブロック（ＭＣＡＢ）１９と、ローカルロウデコーダ（ＬＲＤＣ）２０と、ローカルカラムゲート（ＬＣＧ）２１とから構成されている。
　「【００２１】上記グローバルカラムゲート２３ａ、２３ｂはデータ線ＤＬを介して前記書き込み回路１７に接続されるとともに、前記センスアンプ１８に接続されている。データの書き込み時、グローバルカラムゲート２３ａ、２３ｂは、前記カラムデコーダ２５、及びグローバルカラムゲート駆動部２４ｃにより選択的に駆動され、前記書き込み回路１７からのデータを前記ローカルカラムゲート駆動部２４ａ、又はローカルカラムゲート駆動部２４ｂにより選択されたローカルカラムゲート２１に供給する
。また、データの読み出し時、グローバルカラムゲート２３ａ、２３ｂは、選択されたメモリセルアレイブロック１９のメモリセルからローカルカラムゲート２１に読み出されたデータをセンスアンプ１８に供給する。
　
　上記記載及び図１の記載から、周知例１には、不揮発性半導体記憶装置において、メモリセルアレイブロック（ＭＣＡＢ）１９を複数個設け、センスアンプ１８をこれらの複数のメモリセルアレイブロック（ＭＣＡＢ）１９で共通に使用する構成が記載されているものと認められる。
　
（２）したがって、引用発明において、本願発明のように「セルアレイ部」を複数含み、かつ、「センスアンプ部」が「複数のセルアレイ部に共通に使用されるように共有され」る構成とすることは、上記周知技術を勘案することにより当業者が容易になし得たことである。
　
２．相違点２について
（１）引用発明においても、本願発明の「メインビットライン」に相当する「共通データ線ＣＤ」ごとに、本願発明の「センスアンプ」に相当する「多値レベル判別手段ＭＬＲ」と「多値レベル供給手段ＭＬＷ」とから成る回路が設けられており、当該「多値レベル判別手段ＭＬＲ」と「多値レベル供給手段ＭＬＷ」とから成る回路を介して各「共通データ線ＣＤ」がデータ出力端子Ｑと対応しているから、引用発明の「共通データ線ＣＤ」も本願発明と同様に「カラム単位」で配列されているものと解される。
　したがって、相違点２は実質的なものではない。
　
（２）また、仮に、「『カラム単位で』『配列され』」が、サブビットラインの列と対応して配列されることを意味するものであると限定的に解釈したとしても、一般に、半導体メモリ装置において、サブビットラインの列と対応してメインビット線を設けることは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記の周知例２及び３にも記載されているように、当業者における周知技術である。
　
ａ．周知例２：特開２０００−２２０１０号公報
　周知例２には、図１１８及び図１２５とともに以下の記載がある。
　「【０３８８】
（第４１の実施形態）図１１８は、本発明の第４１の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している
【０３８９】従来の１トランジスタ＋１キャパシタ型の強誘電体メモリと同様に、１個のメモリセルは、セルトランジスタと強誘電体キャパシタの直列接続で構成され、セルトランジスタのゲートは、ワード線ＷＬ０〜ＷＬ７に接続される。強誘電体キャパシタの他端はプレート電極（ＰＬ０〜ＰＬ７）に接続されている。
【０３９０】ここまでは従来ＦＲＡＭと同じである。
本実施形態においては、セルトランジスタの他端は、サブビット線／ＳＢＬに接続されている。複数個のセルが、サブビット線／ＳＢＬに接続されている。
【０３９１】
トランジスタＱ４２は、サブビット線（／ＳＢＬ）をゲート入力として、ソースをＶＳＥ電位に接続して、ドレインをビット線ＢＬに接続しており
　「【０４４２】図１２５は、図１１８とほぼ同じ構成であり、効果もほぼ同じである。図１１８と異なる点は、サブビット線からデータの読み出しをするビット線とサブビット線に書き込むビット線が同じ点である。」
　
　上記記載及び図１１８及び図１２５の記載から、周知例２には、強誘電体メモリにおいて、サブビット線ＳＢＬ及び／ＳＢＬの列と対応してビット線ＢＬ及び／ＢＬを設けることが記載されているものと認められる。
　
ｂ．周知例３：特開平４−２８５７９４号公報
　上記周知例３には、図３とともに以下の記載がある。
　「【０００３】図３は、従来の二重ビット線方式のＣＭＯＳ型メモリ回路の一部を示しており、５１はメモリチップ上の１ビット分のメモリ回路であり、５２はビット線センスアンプである。
上記１ビット分のメモリ回路５１において、５３…はメモリセルアレイにおける複数のカラムそれぞれのメインビット線ＭＢ…の読み出し出力をそれぞれ対応して選択するカラムセレクタであり、
ＬＢは同一列のメモリセル５６…に共通接続されたローカルビット線
　
　上記記載及び図３の記載から、周知例３には、ＣＭＯＳ型メモリ回路において、メモリセル５６が接続されているローカルビット線ＬＢの列と対応してメインビット線ＭＢを設けられているものと認められる。
　
（３）したがって、引用発明において、「データ線Ｄ」の列と対応して「共通データ線ＣＤ」を設けることは、上記周知技術を勘案することにより当業者が容易になし得たことである。
　
　以上検討したとおり、相違点２は、実質的なものではないか、仮に実質的なものであったとしても、周知技術を勘案することにより当業者が容易になし得た範囲に含まれる程度のものである。
　
３．相違点３について
（１）一般に、半導体メモリ装置において、ビットラインに接続する負荷回路をトランジスタを用いて構成するに際して、当該トランジスタのゲートに制御信号を加え、当該制御信号により負荷を制御する構成とすることは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記の周知例４にも記載されているように、当業者における周知技術である。
　
ａ．周知例４：特開平７−１４１８８１号公報
　周知例４には、図１４（ａ）〜（ｄ）とともに以下の記載がある。
　「【００３４】図１４（ａ）乃至（ｄ）を参照すると、幾つかの異なったマスタービットライン負荷用装置が示されている。図６（ａ）乃至（ｄ）に示した如く、これらの負荷装置は、選択された列のみが電流を流すように列デコード信号によって負荷装置を容易に制御することが可能であり、その際に電流及び電力消費を減少させることが可能である。
図１４（ａ）を参照すると、マスタービットライン対が負荷装置としてＰチャンネルトランジスタ２２２を有している。Ｐチャンネルトランジスタ２２２は、Ｂｉａｓ（バイアス）信号によって制御され、且つＶ
ＣＣ
−｜Ｖ
ＴＰ
｜より低いＤＣ電圧にバイアスされる。このＢｉａｓ信号は、列デコード信号とすることが可能であり、従って選択された列のみが電流を流すようにすることが可能である。
　
　上記記載及び図１４（ａ）の記載から、周知例４には、マスタービットラインに接続する負荷装置をＰチャンネルトランジスタ２２２を用いて構成するに際し、当該Ｐチャンネルトランジスタ２２２のゲートに制御信号であるＢｉａｓ（バイアス）信号を加え、当該Ｂｉａｓ（バイアス）信号により負荷を制御することが記載されているものと認められる。
　
（２）したがって、引用発明において、「ダイオード接続されたＰＭＯＳトランジスタを有し、前記共通データ線ＣＤに接続された負荷回路ＬＤ」に代えて、本願発明のように、「ソースが前記メインビットラインに連結され、ドレインがＶＰＰまたはＶＣＣ電圧の印加を受け、メインビットライン負荷コントロール信号に応答して動作する第１スイッチングトランジスタ」を用いることは、上記周知技術を勘案することにより当業者が容易になし得たことである。
　
４．相違点４について 
（１）相違点の整理
　相違点４は、次のように整理できるので、その各々について検討する。
（１−１）相違点４−１
　本願発明では、「第２トランジスタ」ゲートが「前記サブビットライン」に接続されているのに対して、引用発明では、「第２トランジスタ」のゲートが「スイッチＳＷＤを介して」本願発明の「前記サブビットライン」に相当する「前記データ線Ｄ」に接続されている点。
　
（１−２）相違点４−２
　「メインビットライン」と「接地」との間に「第２スイッチングトランジスタ」と「第３スイッチングトランジスタ」を直列に接続して配置するに際して、本願発明では、「第２スイッチングトランジスタ」が「メインビット線」側に設けられ、「第３スイッチングトランジスタ」が「接地」側に設けられているのに対して、引用発明では、「第２スイッチングトランジスタ」が「接地」側に設けられ、「第３スイッチングトランジスタ」が本願発明の「メインビット線」に相当する「共通データ線ＣＤ」側に設けられている点。
　
（２）相違点４−１について
　上記２．において検討したとおり、引用発明において、「データ線Ｄ」の列と対応して「共通データ線ＣＤ」を設けることは当業者が容易になし得たことである。
　そして、引用発明においてそのような構成を採用した場合には、一つの「共通データ線ＣＤ」と対応する「データ線Ｄ」が一つだけになるのであるから、複数の「データ線Ｄ」から一つを選択する「スイッチＳＷＤ」をわざわざ設ける必要はなく、「第２スイッチングトランジスタ」の「ゲート」を直接「データ線Ｄ」に接続すれば事足りることは当業者にとって自明な事項である。
　したがって、引用発明において、「データ線Ｄ」の列と対応して「共通データ線ＣＤ」を設けることが当業者が容易になし得たことであることと等しく、引用発明において、「第２スイッチングトランジスタ」の「ゲート」を直接「データ線Ｄ」に接続すること、すなわち、本願発明のように、「第２トランジスタ」ゲートが「前記サブビットライン」に接続される構成とすることは当業者が容易になし得たことである。
　
（３）相違点４−２について
（３−１）引用発明においては、本願発明の「メインビット線」に相当する「共通データ線ＣＤ」と「接地」との間に設けられた「第２スイッチングトランジスタ」と「第３スイッチングトランジスタ」が直列に接続されているのであるから、どちらのスイッチングトランジスタを「共通データ線ＣＤ」側に設けても（どちらのスイッチングトランジスタを「接地」側に設けても）、同様の動作が実現できることは、当業者であれば直ちに察知し得たことであり、実際、引用発明の「第２スイッチングトランジスタ」に相当するものを「共通データ線ＣＤ」すなわちメインビットライン側に設ける構成とすることも、例えば、上記周知例４及び本願の優先権主張の日前に日本国内において頒布された刊行物である以下の周知例５に記載されているように、当業者において普通に行われていることである。
　
ａ．上記周知例４（特開平７−１４１８８１号公報）には、図１３及び図１４とともに以下の記載がある。
　「【０００１】
【産業上の利用分野】本発明は、大略、集積回路に関するものであって、更に詳細には、階層的ビットラインメモリアーキテクチュアに関するものである。更に、本発明は、利得及び／又は分離特性を与える階層的ビットラインメモリアーキテクチュア内のインターフェース回路に関するものである。」
　「【００３３】上述したインターフェース回路は、例えばＶＣＣ又はＶＣＣ−ＶＴ　等の供給電圧にバイアスされるものであった。
一方、接地接続させた回路を有することも可能である。図１３を参照すると、インターフェース回路２１０は、ローカルビットライン対ＬＢＬ
ｎ
及びＬＢＬ
ｎ
＿をマスタービットライン対ＭＢＬ及びＭＢＬ＿へ接続するが、図示した如く接地へバイアスされている。ソースを共通接続したＮチャンネルトランジスタ２１２が、ローカルビットラインをマスタービットラインへインターフェースさせるために使用されており、ローカルビットライン対ＬＢＬ
ｎ
及びＬＢＬ
ｎ
＿は、ＬＳ
ｎ
が論理高電圧レベルである場合に選択される。
　
　上記記載並びに図１３及び図１４の記載から、上記周知例４には、階層的ビットラインメモリにおいて、メインビットラインＭＢＬ及びＭＢＬ＿と接地との間に２つのスイッチングトランジスタからなる直列回路を設けるに際して、引用発明の「第２スイッチングトランジスタ」に相当するＮチャンネルトランジスタ２１２をメインビットライン側に設けることが記載されているものと認められる。
　
ｂ．周知例５：特開平７−２３０６９０号公報
　周知例５には、図７、図８及び図２０とともに以下の記載がある。
　「【０１６９】［第２の実施例］図２０は、この発明の第２の実施例である半導体記憶装置の要部の構成を示す図である
。図２０においては、１対のメインビット線ＭＢＬおよびＺＭＢＬにおいて２つのメモリセルグループに関連する部分の構成を示す。図２０において、サブビット線ＳＢＬａおよびＺＳＢＬａとサブビット線ＳＢＬｂおよびＺＳＢＬｂとの間にドライブアンプ２が配置される。
　【０１７０】ドライブアンプ２０は、その一方導通端子がノードＮａに接続され、そのコントロールゲートがノードＮｂに接続され、その他方導通端子がセンスドライブアンプＳＮＤを受けるように接続されるｎチャネルＭＯＳトランジスタ１０２と、その一方導通端子がノードＮｂに接続され、そのコントロールゲートがノードＮａに接続され、その他方導通端子がセンスドライブ信号ＳＮＤを受けるように接続されるｎチャネルＭＯＳトランジスタ１０４と、その一方導通端子がノードＮａに接続され、そのコントロールゲートがノードＮｂに接続され、その他方導通端子がセンスドライブ信号ＳＰＤを受けるように接続されるｐチャネルＭＯＳトランジスタ１０６と、その一方導通端子がノードＮｂに接続され、そのコントロールゲートがノードＮａに接続され、その他方導通端子がセンスドライブ信号ＳＰＤを受けるように接続されるｐチャネルＭＯＳトランジスタ１０８を含む。トランジスタ１０２および１０４は、交差結合型センスアンプを構成し、またトランジスタ１０６および１０８は、交差結合型センスアンプを構成する。
　【０１７１
】ドライブアンプ２は、さらに、リード活性化信号ＲＧに応答して導通し、接地電位レベルの信号を伝達するｎチャネルＭＯＳトランジスタで構成されるリード活性化トランジスタ１１６ａおよび１１６ｂと、ノードＮａ上の信号電位に応答して活性化トランジスタ１１６ａから伝達された接地電位レベルの信号をメインビット線ＭＢＬへ伝達するリードゲートトランジスタ１１４ａと、ノードＮｂ上の信号電位に応答してトランジスタ１１６ｂから伝達された接地電位レベルの信号をメインビット線ＺＭＢＬへ伝達するリードゲートトランジスタ１１４ｂと、
　
　上記記載及び図２０の記載から、周知例５には、メインビット線ＭＢＬ及びＺＭＢＬと接地との間に２つのスイッチングトランジスタからなる直列回路を設けるに際して、引用発明の「第２スイッチングトランジスタ」に相当するリードゲートトランジスタ１１４ａをメインビットライン側に設けることが記載されているものと認められる。
　
（３−２）したがって、引用発明において、「共通データ線ＣＤ」と「接地」との間に「第２スイッチングトランジスタ」と「第３スイッチングトランジスタ」との直列回路を設けるに当たり、「第２スイッチングトランジスタ」を「共通データ線ＣＤ」側に設け、「第３スイッチングトランジスタ」を「接地」側に設ける構成とすることは、上記周知技術を勘案することにより当業者が容易になし得たことである。
　
（４）相違点４についてのまとめ
　以上検討したとおり、引用発明において、「ゲートが、スイッチＳＷＤを介して前記データ線Ｄに接続され、ソースが接地され、ドレインが第３スイッチングトランジスタを介して、前記共通データ線ＣＤに接続される第２スイッチングトランジスタと、　前記第２スイッチングトランジスタのドレインと前記共通データ線ＣＤの間に接続されて制御パルスφＲ１にしたがって動作し、前記共通データ線ＣＤの電位を変化させる第３スイッチングトランジスタと」から成る構成に代えて、本願発明のように「ゲートが、スイッチＳＷＤを介して前記データ線Ｄに接続され、ソースが接地され、ドレインが第３スイッチングトランジスタを介して、前記共通データ線ＣＤに接続される第２スイッチングトランジスタと、　前記第２スイッチングトランジスタのドレインと前記共通データ線ＣＤの間に接続されて制御パルスφＲ１にしたがって動作し、前記共通データ線ＣＤの電位を変化させる第３スイッチングトランジスタと」から成る構成とすることは、当業者が容易に想到し得たことであるから、相違点４は当業者が容易になし得た範囲に含まれる程度のものである。
　
５．相違点５について 　
（１）多値の不揮発性強誘電体メモリ装置は、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記の周知例６及び７にも記載されているように、当業者における周知技術である。
　
ａ．周知例６：特開２０００−４０３７８号公報
　周知例６には、以下の記載がある。
　「（５７）【要約】
【課題】
強誘電体メモリを適用した、１メモリセルキャパシタに３値以上の分極量を記憶させることのできる、多値強誘電体メモリを提供すること
　
ｂ．周知例７：特開２０００−１４９５８４号公報
　周知例７には、以下の記載がある。
　「（５７）【要約】
【課題】  
本発明は、強誘電体キャパシタを備えた強誘電体記憶装置に関し、一つの強誘電体キャパシタに３値以上のデータを記憶し、記憶したデータを読み出すことができる強誘電体記憶装置を提供することを目的とする
　
（２）したがって、引用発明である多値を記憶する「半導体多値メモリ」に関する発明を、周知の「強誘電体記憶装置」に適用することは、上記周知技術を勘案することにより当業者が容易になし得たことである。
　
６．判断についてのまとめ
　以上検討したとおり、本願発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
第７．むすび　 
　以上のとおりであるから、本願は、他の請求項について検討するまでもなく、拒絶をすべきものである。 
　よって、結論のとおり審決する。