【事件の表示】
　特願２００２−１３４０２７「データ処理システム及びメモリにアクセスを割当てる方法」拒絶査定不服審判事件〔平成１４年１１月２９日出願公開、特開２００２−３４２１５７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、
　平成１４年５月９日（パリ条約による優先権主張２００１年５月１０日、フランス共和国）の出願であって、
　平成２０年１月２４日付けで最初の拒絶理由通知（同年２月５日発送）がなされ、
　同年５月７日付けで意見書が提出されるとともに、手続補正がなされ、
　同年６月１３日付けで拒絶査定（同年同月１７日発送）がなされ、
　同年９月１６日付けで審判請求され、
　同年１０月２３日付けで出願人名義変更届が提出されて、出願人がコーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィからエヌエックスピー　ビー　ヴィに変更され、
　平成２２年５月１０日付けで当審により最初の拒絶理由通知（同年同月１１日発送）がなされ、
　同年９月１７日付けで意見書が提出されるとともに、手続補正がなされたものである。
　
第２．本願発明の認定
　本願の請求項１１に係る発明（以下、「本願発明」という。）は、上記平成２２年９月１７日付けの手続補正により補正された明細書及び図面の記載からみて、下記のものと認められる。
　
「データメモリ及びプログラムメモリにアクセスを割当てる方法であって、前記データメモリ及び前記プログラムメモリは初期アクセスに続いて該初期アクセスより読出し時間が短い高速アクセスモードで高速アクセスが可能であり、
　前記データメモリ及び前記プログラムメモリが共通バスによって選択的且つ交互にプロセッサと通信するようにされ、これらメモリのうちの１つのメモリが前記プロセッサと通信状態にあるアクティブアドレッシングモードにされ、一方、他方のメモリは前記プロセッサと通信状態にないパッシブ不変スタンバイアドレッシングモードにされ、該パッシブ不変スタンバイアドレッシングモードにおいては、前記他方のメモリが前記アクティブアドレッシングモードになる際に、前記初期アクセスとなることを阻止するよう不変信号が前記他方のメモリに供給される方法。」
　
第３．引用発明の認定
　当審が上記平成２２年５月１０日付け最初の拒絶理由通知において引用した特開平２−２９９８８号公報（平成２年１月３１日出願公開。以下、「引用例１」という。）には、図面とともに以下の技術事項が記載されている。
　
（Ａ）
「第１図において、本実施例におけるメモリ系は命令用ダイナミツクメモリシステム３ａ、メモリアクセス装置２ａを含む系とデータ用ダイナミツクメモリシステム３ｂ、メモリアクセス装置２ｂを含む系の２系統に分割されており、各部にはプロセツサ１からデータバス４を介してデータが、アドレスバス５を介してアドレスが、クロツクライン２７を介してクロツク信号が、コントロールライン２０，デコータ回路１８を介してコントロール信号がそれぞれ供給されるようになつている。」（第４頁左上欄第５行目〜同頁同欄第１４行目）
　
（Ｂ）
「そして、各メモリシステムのデータのアドレスとして上位のアドレスがページアドレス（ROWアドレス）として割付けられ、下位のアドレスがデータアドレス（COLUMNアドレス）として割付けられている。
　ここでページアクセスとは、ＤＲＡＭアクセスモードのうち、高速ページモード、スタテイツクカラムモード、及びニブルモードによるアクセスのことを言う。すなわち、ＲＯＷアドレスに与えるページアドレスを固定して、同一ページ内のデータをCOLUMNアドレスに与えるデータアドレスを変更するだけ高速にアクセスすることをここではページアクセスと定義する。」（第４頁右上欄第１７行目〜同頁左下欄第９行目）
　
（Ｃ）
「メモリアクセス装置２ａ，２ｂは記憶手段としてのページアドレスラツチ８，判定手段としてのページアドレス比較回路１０，マルチプレクサ１２，ＲＡＳ／ＣＡＳ発生回路１３から構成されている。なお、メモリアクセス装置２ｂはメモリアクセス装置２ａと同一の機能を有するため、メモリアクセス装置２ａのみ具体的構成を示してある。」（第４頁左下欄第１９行目〜同頁右下欄第６行目）
　
（Ｄ）
「ページアドレスラツチ８はアクラス指令手段としてのプロセツサ１のアクセスに伴ってアドレスバス５に出力されるページアドレス６を受け、現在指示されているページアドレス（新ページアドレス）をアドレスストローブ信号ＡＤＳ１９の立ち上がり時点でラツチするようになっている。即ち、アドレスストローブ信号ＡＤＳ１９ａが立ち上がる前までは、前にアクセスされたページアドレス（旧ページアドレス）６をラツチしているようになっている。そして新ページアドレスがラツチされたときには、旧ページアドレス９をページアドレス比較回路１０へ転送するようになっている。ページアドレス比較回路１０は新ページアドレス６と旧ページアドレス９とを比較し、両者のアドレスの内容が一致するか否かの判定を行ない、判定結果が一致のときには、ハイレベルの比較信号１１を出力し、判定結果が不一致のときにはローレベルの比較信号１１をＲＡＳ／ＣＡＳ発生回路１３へ出力するようになっている。」（第４頁右下欄第７行目〜第５頁左上欄第５行目。なお、「アクラス」と記載されている箇所があるが、これは明らかな誤記であり、正しくは「アクセス」である。）
　
（Ｅ）
「ＲＡＳ／ＣＡＳ発生回路１３はダイナミツクメモリシステム３ａのＲＡＳ信号１５ａ、ＣＡＳ信号１６ａの入力タイミングを満たすように、プロセツサ１及びページアドレス比較回路１０からの比較信号１１を基にＲＡＳ信号１５ａ及びＣＡＳ信号１６ａをダイナミツクメモリシステム３ａへ出力するようになっている。」（第５頁左上欄第５行目〜同頁同欄第１２行目）
　
（Ｆ）
「又、マルチプレクサ１２はデータアドレス７と新ページアドレス６を受け、（〜中略〜）新ページアドレス６を選択し、ＲＡＳ信号１５ａの立ち下がりでダイナミツクメモリシステム３ａにラツチできるタイミングでメモリアドレス信号１４ａとして出力する。また、（〜中略〜）データアドレス７を選択し、ＣＡＳ信号１６ａの立ち下がりでダイナミツクメモリシステム３ａにラツチできるタイミングでメモリアドレス信号１４ａとして出力する。即ち、マルチプレクサ１２は、ＲＡＳ信号１５ａを受けて、ダイナミツクメモリシステム３ａへのメモリアドレス信号１４ａが切換えられるようになっており、マルチプレクサ１２とＲＡＳ／ＣＡＳ発生回路１３によりページングアクセス手段が構成されている。なお、本例においては、新ページアドレスとしてプロセツサ１から送られて来るページアドレス６を直接マルチプレクサ１２に入力しているが、（〜中略〜）ページ不一致を比較回路１０で検出した後、一度ページアドレスラツチ８に新ページアドレス６をラツチした後、その出力信号９（２ａ内の点線で示した信号）を新ページアドレスデータとしてマルチプレクサ１２に送っても良い。」（第５頁左上欄第１６行目〜同頁左下欄第５行目）
　
（Ｇ）
「又、アクセスの終了はＣＡＳ信号１６ａが用いられ、この信号がまたバス終了要求信号２４ａとしてＲＥＡＤＹ信号発生回路２２に転送され、それに基づき適切なタイミングでＲＥＡＤＹ信号２３がプロセツサ１に出力されることによってプロセツサ１にバスサイクルの終了が知らされる。
　又、デコーダ回路１８はプロセツサ１からコントロール信号２０を受けると共に、アドレスバス信号５からアドレス２１を受けそれをデコードし、プロセツサがダイナミツクメモリシステム３ａ及び３ｂへのアクセスを要求していれば、対応するメモリアクセス装置２ａ及び２ｂへ対応するアドレスストローブ信号ＡＤＳ１９ａ及び１９ｂを出力する。また、本例ではプロセツサからの書き込み指令を示すライト信号２５をダイナミツクメモリシステム３ａ，３ｂに出力する役割りも果たしている。又、デコーダ回路１８からＲＥＡＤＹ信号発生回路２２へはバスサイクルが実行されているか否かを示す信号２６が出力されている。」（第５頁左下欄第１５行目〜同頁右下欄第１３行目）
　
（Ｈ）
「メモリアクセス装置２ｂ及びダイナミツクメモリシステム３ｂも、２ａ及び３ａと同様の機能を有しており、それぞれ独立してアクセス動作できる様になっている。」（第５頁右下欄第１４行目〜同頁同欄第１７行目）
　
（Ｉ）
「第２図において、ステートＳ０１〜Ｓ０４は１つ前のアクセスに示された旧ページアドレス９と現在アクセスされた新ページアドレス６とが異なる場合を示している。即ち、ページアドレス比較回路１０において、新ページアドレス６と旧ページアドレス９とが不一致であると判定された場合の動作タイミングを示している。両者のページアドレスが比較される有効期間は新ページアドレス６がプロセツサ１から出力されてから、このアドレスがページアドレスラツチ８にラツチされるタイミングであるアドレスストローブ信号ＡＤＳ19が立ち上がる時刻までである。即ち、ステートＳ１の先頭からステートＳＯ３の立ち下がりまでである。
　プロセツサ１がプログラムに従ってステートＳ０１の立ち下がりからステートＳ０３の立ち下がりまでアドレスストローブ信号ＡＤＳ１９ａを出力すると、この信号がＬＯレベルとなるアクテイブな期間内で、かつページアドレス比較回路１０の比較結果が正しい比較結果を提示するステートＳ０１の立ち上がりで比較結果がラツチされ、比較信号１１が出力される。即ち、プロセツサ１からのアクセスに従ってページアドレス比較回路１０より新ページアドレス６と旧ページアドレス９との比較が行なわれ、比較結果が不一致のときにはＬＯレベルの比較信号１１が、比較結果が一致のときにはＨＩレベルの比較信号１１が出力される。そして比較結果が不一致のときにはステートＳ０１の立ち下がりでＬＯレベルの比較信号１１が出力される。そしてステートＳ０１の立ち上がり時点で比較信号１１がＬＯレベルになっている場合にはＲＡＳ／ＣＡＳ発生回路１３はＲＡＳ信号１５をＨＩレベルに反転する。なお、ステートＳ０２の立ち下がりのタイミングでＲＡＳ信号１５がＨＩレベルにある場合には、ＲＡＳ／CAS発生回路１３はＣＡＳ信号１６をＨＩレベルの状態に維持する。一方、ＲＡＳ信号１５は十分なＲＡＳプリチヤージタイムを経た後ＬＯレベルに立ち下げられる。この場合３クロック分、即ちＳＯＷ１の立ち上がりでＲＡＳ信号１５はＬＯレベルに反転する。この後１クロツク後にＣＡＳ信号１６もＬＯレベルに反転する。このＣＡＳ信号１６が出力されると、ステートＳＯＷ４の立ち下がり時点でＲＥＡＤＹ信号発生回路２２からＲＥＡＤＹ信号２３がプロセツサ１とメモリアクセス装置２ａへ出力される。これにより、バスステートはステートＳ０４の立ち上がりで終了し、この時点で比較信号１１はＨＩレベルに反転し、ＣＡＳ信号１６もＨＩレベル（非アクテイブな状態）に戻る。なおＲＡＳ信号１５はＬＯレベルのままに維持されている。
　このように、ページアドレスが不一致の場合にはＲＡＳプリチヤージ時間（ステートＳ０２の先頭からＳＯＷ１の立ち上がり時点まで）が必要となるため、ダイナミツクメモリシステム３ａのアクセスタイムを満たすために、本例においては、４クロツクのウエイトステート（待ちステート）ＳＯＷ１〜ＳＯＷ４を必要としている。即ち、ページアドレスが一致したときには、旧ページアドレス９に従ったページモードアクセスとしてデータアドレス（ＣＡＳアドレス）７がダイナミツクメモリシステム３ａへ転送されるが、ページアドレスが不一致のときにはＲＡＳプリチヤージ時間だけデータアドレス７の転送時間が遅れる。」（第６頁左上欄第１行目〜同頁右下欄第５行目）
　
（Ｊ）
「次に、ページアドレスが一致した場合、即ち、新ページアドレス６と旧ページアドレス９とが一致した場合をステートＳ１１〜Ｓ１４を用いて説明する。この場合、両ページアドレスの比較が行なわれる有効期間は、新ページアドレスが出力されてからアドレスストローブ信号ＡＤＳ１９が立ち上がる時点までである。
　ページアドレス比較回路１０の判定により両ページアドレスが一致したときには、ステートＳ１１の立ち上がり時点ではすでにＨＩレベルになっている。即ち、ステートＳ０４の立ち上がり時点で比較信号１１のレベルがＨＩレベルに反転しているため、ステートＳ１１の立ち上がり時点ではＨＩレベルに維持されている。さらにＲＡＳ信号１５ａもＬＯレベルのままにされている。そして、次のステートＳ１２の立ち上がり時点でＣＡＳ信号１６ａがＬＯレベルに反転する。この信号がＲＥＡＤＹ信号発生回路２２へ出力されると、ステートＳ１３の立ち上がり時点でＲＥＡＤＹ信号２３がＬＯレベルに反転し、ステートＳ１４の立ち上がり時点でこのバスサイクルが終了する。
　このように、ページアドレスが一致した場合にはウエイトステートによる処理がなく、旧ページアドレス９に従ってページモードアクセスが実行される。即ちページアドレスを固定し、データアドレス（ＣＡＳアドレス）７に従ったアクセスが実行される。」（第６頁右下欄第６行目〜第７頁左上欄第１２行目）
　
（Ｋ）
「なお、メモリアドレス信号１４ａとしては、ＲＡＳ信号１５ａがＨＩレベルのときには新ページアドレス６が出力され、ＲＡＳ信号１５ａがＬＯレベルのときにはデータアドレス（ＣＡＳ）７が出力される。これにより、ＲＡＳ信号１５ａ，ＣＡＳ信号１６ａの立ち下がりにて必要なメモリアドレスをダイナミツクメモリシステム３ａにラツチすることができる。」（第７頁左上欄第１３行目〜同頁右上欄第１行目）
　
（Ｌ）
「次に、本実施例により複数の独立したダイナミツクメモリシステム（３ａ，３ｂ）及びメモリアクセス装置（２ａ，２ｂ）を設けた場合の効果を第３図に基づいて説明する。
　（〜中略〜）一方、本実施例では、ページ間でアクセス干渉の起こりにくいものの集合を１つのグループとして、例えば、ダイナミツクメモリシステム３ａにはプロセツサ１の処理動作を規定するための命令コードのデータである命令データを格納し、ダイナミツクメモリシステム３ｂにはその命令コードに従って処理すべきオペランドデータを格納することとしている。即ち、メモリデータとしては命令データとオペランドデータがあり、フエツチシーケンスの中には命令フエツチとデータフエツチとは混在するが、命令が存在するアドレスとは離れていることが多い。したがって、命令データとオペランドデータとでは、異つたページアドレスに配置されている確率が大きく、１つのダイナミツクメモリシステムに混在して格納し、ページアクセスを行った場合、ページ不一致が頻繁に発生し、ページ切換えオーバーヘツドが増大してシステム性能が低下する可能性が高い訳である。そこで、ページ間でアクセス干渉の起こりにくいものの集合の第１のグループに命令データの集合を選択して命令用ダイナミツクメモリシステム３ａに割り付け、第２のグループにオペランドデータの集合を選択してデータ用ダイナミツクメモリシステム３ｂに割り付けることにより、ページアドレスの干渉し易いデータを別のグループとする構成を採れたことになる。従つて、第３図に示されるメモリデータフエツチのシーケンスが実行された場合、ページアドレスとして５が指定されたときにはダイナミツクメモリ３ａに対するアクセスが実行され、ページアドレスとしてページアドレス１００が指定されたときにはダイナミツクメモリシステム３ａに対するアクセスが実行され、ページアドレスを固定し、データアドレスの内容に従ったアクセスがそれぞれ実行される。これにより、メモリアクセス装置２ａのページアドレス比較回路１０には、ページアドレス５が長期間ラッチされた状態となり、メモリアクセス装置１２ｂのページアドレス比較回路１０にはページアドレス１００が長期間ラツチされた状態となる。両メモリシステムはノンウエイトの状態でデータのアクセスが可能となる。」（第７頁右上欄第８行目〜第８頁左上欄第１行目）
　
（Ｍ）
　引用例１の図面第１図は、引用例１におけるシステムの全体図である。
　引用例１の図面第１図においては、プロセッサ１から（命令用ダイナミックメモリシステム３ａを制御する）メモリアクセス装置２ａへのアドレスバスと、プロセッサ１から（データ用ダイナミックメモリシステム３ｂを制御する）メモリアクセス装置２ｂへのアドレスバスを共通化して、アドレスバス５としている。
　引用例１の図面第１図においては、プロセッサ１と命令用ダイナミックメモリシステム３ａとの間のアクセスに用いられるデータバスと、プロセッサ１とデータ用ダイナミックメモリシステム３ｂとの間のアクセスに用いられるデータバスとを共通化して、データバス４としている。
　引用例１の図面第１図においては、デコーダ回路１８から（命令用ダイナミックメモリシステム３ａを制御する）メモリアクセス装置２ａへアドレスストローブ信号ＡＤＳ１９ａを伝達するための信号線と、デコーダ回路１８から（データ用ダイナミックメモリシステム３ｂを制御する）メモリアクセス装置２ｂへアドレスストローブ信号ＡＤＳ１９ｂを伝達するための信号線とが設けられている。
　引用例１の図面第１図においては、デコーダ回路１８から命令用ダイナミックメモリシステム３ａとデータ用ダイナミックメモリシステム３ｂへライト信号２５を伝達するための信号線が設けられている。
　引用例１の図面第１図においては、（命令用ダイナミックメモリシステム３ａを制御する）メモリアクセス装置２ａからのバス終了要求信号２４ａ（この信号はＣＡＳ信号１６ａ由来のものである。）を伝達するための信号線をＲＥＡＤＹ信号発生回路２２に接続するとともに、（データ用ダイナミックメモリシステム３ｂを制御する）メモリアクセス装置２ｂからのバス終了要求信号２４ｂを伝達するための信号線をＲＥＡＤＹ信号発生回路２２に接続するようになっている。さらに、ＲＥＡＤＹ信号発生回路２２からの単一のＲＥＡＤＹ信号２３を伝達するための信号線をプロセッサ１に接続するようになっている。
　
（Ｎ）
　引用例１の図面第２図は、引用例１におけるタイムチャートである。
　引用例１の図面第２図においては、ひとつのバスサイクル（一連のバスステート）が終了して次のバスサイクル（一連のバスステート）が開始されて比較信号１１が定まるまでの間（引用例１の図面第２図のタイムチャートでは、ステートＳ０４の終わりであるクロックの立ち上がりから、ステートＳ１１の終わりであるクロックの立ち上がりまでの間）、ＲＡＳ信号１５が有効（「ＲＡＳ」はオーバーラインが付されて表記されており、したがって、ＲＡＳ信号はＬＯレベルのときに有効である。）のままであることが示されている。
　引用例１の図面第２図においては、ひとつのバスサイクル（一連のバスステート）が終了する毎に、ＲＥＡＤＹ信号２３が有効（「ＲＥＡＤＹ」はオーバーラインが付されて表記されており、したがって、ＲＥＡＤＹ信号２３はＬＯレベルのときに有効である。）となることが示されている。（引用例１の図面第２図のタイムチャートでは、ひとつのバスサイクル（一連のバスステート）の終わりであるステートＳ０４及びＳ１４の終わりのクロックの立ち上がりよりも１クロック前である、ステートＳＯＷ４及びＳ１３の終わりであるクロックの立ち上がりからＲＥＡＤＹ信号２３が有効になっている。）
　
（Ｏ）
　引用例１の図面第３図は、引用例１の図１のシステムの効果を説明するものである。
　引用例１の図面第３図の（ａ）においては、プロセッサ１からのメモリデータフェッチのシーケンスが示されている。特に、ページアドレスが５である命令フェッチと、ページアドレスが１００であるデータフェッチについて、いずれか一方が１回または２回実行される毎に他方が実行される、即ち、交互に実行される様子が、時刻Ｔｉｍｅの進行とともに示されている。
　引用例１の図面第３図の（ｂ）においては、（ａ）のようにページアドレスが５である命令フェッチとページアドレスが１００であるデータフェッチが時刻Ｔｉｍｅの進行にともに交互に実行される場合であっても、命令用ダイナミックメモリシステム３ａとデータ用ダイナミックメモリシステム３ｂのそれぞれにおいては、アクセスされるページアドレスが変わらないことが示されている。
　
　上記（Ｉ）の「即ち、ページアドレスが一致したときには、旧ページアドレス９に従ったページモードアクセスとしてデータアドレス（ＣＡＳアドレス）７がダイナミツクメモリシステム３ａへ転送される」という記載や、上記（Ｊ）の「このように、ページアドレスが一致した場合にはウエイトステートによる処理がなく、旧ページアドレス９に従ってページモードアクセスが実行される。即ちページアドレスを固定し、データアドレス（ＣＡＳアドレス）７に従ったアクセスが実行される。」という記載から明らかなように、引用例１におけるメモリであるデータ用ダイナミックメモリシステム３ｂ及び命令用ダイナミックメモリシステム３ａはともにページモードアクセスが可能なものであると認められる。
　
　上記（Ｍ）にて示したように、引用例１の図面第１図においては、プロセッサ１から（命令用ダイナミックメモリシステム３ａを制御する）メモリアクセス装置２ａへのアドレスバスと、プロセッサ１から（データ用ダイナミックメモリシステム３ｂを制御する）メモリアクセス装置２ｂへのアドレスバスを共通化して、アドレスバス５としている。また、プロセッサ１と命令用ダイナミックメモリシステム３ａとの間のアクセスに用いられるデータバスと、プロセッサ１とデータ用ダイナミックメモリシステム３ｂとの間のアクセスに用いられるデータバスとを共通化して、データバス４としている。さらに、デコーダ回路１８から（命令用ダイナミックメモリシステム３ａを制御する）メモリアクセス装置２ａへアドレスストローブ信号ＡＤＳ１９ａを伝達するための信号線と、デコーダ回路１８から（データ用ダイナミックメモリシステム３ｂを制御する）メモリアクセス装置２ｂへアドレスストローブ信号ＡＤＳ１９ｂを伝達するための信号線とが設けられている。さらに加えるに、デコーダ回路１８から命令用ダイナミックメモリシステム３ａとデータ用ダイナミックメモリシステム３ｂへライト信号２５を伝達するための信号線が設けられている。つまり、データ用ダイナミックメモリシステム３ｂ及び命令用ダイナミックメモリシステム３ａが、アドレスバス５、データバス４、デコーダ回路１８を介したアドレスストローブ信号ＡＤＳ１９ｂ，１９ａを伝達するための信号線、デコーダ回路１８を介したライト信号２５を伝達するための信号線によってプロセッサ１と通信するようにされている。
　上記（Ｍ）にて示したように、プロセッサ１から命令用ダイナミックメモリシステム３ａまたはデータ用ダイナミックメモリシステム３ｂへのアクセスに用いるアドレスバス及びデータバスは共通化されている。つまり、プロセッサ１からは命令用ダイナミックメモリシステム３ａとデータ用ダイナミックメモリシステム３ｂの両方に同時にアクセスを行うことはできない。
　また、上記（Ｇ）の「デコーダ回路１８はプロセツサ１からコントロール信号２０を受けると共に、アドレスバス信号５からアドレス２１を受けそれをデコードし、プロセツサがダイナミツクメモリシステム３ａ及び３ｂへのアクセスを要求していれば、対応するメモリアクセス装置２ａ及び２ｂへ対応するアドレスストローブ信号ＡＤＳ１９ａ及び１９ｂを出力する。」との記載から明らかなように、プロセッサ１からのアクセスされるアドレスに応じて、命令用ダイナミックメモリシステム３ａとデータ用ダイナミックメモリシステム３ｂのいずれか一方に対応するアドレスストローブ信号１９ａ，１９ｂの一方を有効とするものである。
　さらに、上記（Ｇ）の「アクセスの終了はＣＡＳ信号１６ａが用いられ、この信号がまたバス終了要求信号２４ａとしてＲＥＡＤＹ信号発生回路２２に転送され、それに基づき適切なタイミングでＲＥＡＤＹ信号２３がプロセツサ１に出力されることによってプロセッサ１にバスサイクルの終了が知らされる。」という記載があることや、上記（Ｍ）にて示したように、引用例１の図面第１図においては、（命令用ダイナミックメモリシステム３ａを制御する）メモリアクセス装置２ａからのバス終了要求信号２４ａ（この信号はＣＡＳ信号１６ａ由来のものである。）を伝達するための信号線をＲＥＡＤＹ信号発生回路２２に接続するとともに、（データ用ダイナミックメモリシステム３ｂを制御する）メモリアクセス装置２ｂからのバス終了要求信号２４ｂを伝達するための信号線をＲＥＡＤＹ信号発生回路２２に接続するようになっており、さらに、ＲＥＡＤＹ信号発生回路２２からの単一のＲＥＡＤＹ信号２３を伝達するための信号線をＲＥＡＤＹ信号発生回路２２に接続するようになっていることや、上記（Ｎ）にて示したように、引用例１の図面第２図においては、ひとつのバスサイクル（一連のバスステート）が終了する毎に、ＲＥＡＤＹ信号２３が有効（「ＲＥＡＤＹ」はオーバーラインが付されて表記されており、したがって、ＲＥＡＤＹ信号２３はＬＯレベルのときに有効である。）となることが示されていることから明らかなように、プロセッサ１からの１つのバスサイクル（一連のバスステート）が終了することはＲＥＡＤＹ信号２３が有効になることによって示され、その後に次のバスサイクル（一連のバスステート）が開始され、しかも、ＲＥＡＤＹ信号２３は単一の信号であるから、プロセッサ１からのバスサイクル（一連のバスステート）は、ある時刻においては多くても命令用ダイナミックメモリシステム３ａとデータ用ダイナミックメモリシステム３ｂのいずれか一方のみに対してのみ行われるものである。
　上記（Ｌ）の「第３図に示されるメモリデータフエツチのシーケンスが実行された場合、ページアドレスとして５が指定されたときにはダイナミツクメモリ３ａに対するアクセスが実行され、ページアドレスとしてページアドレス１００が指定されたときにはダイナミツクメモリシステム３ａに対するアクセスが実行され、」という記載があることや、上記（Ｏ）にて示したように、引用例１の図面第３図の（ａ）においては、プロセッサ１からのメモリデータフェッチのシーケンスが示されており、特に、ページアドレスが５である命令フェッチと、ページアドレスが１００であるデータフェッチについて、いずれか一方が１回または２回実行される毎に他方が実行される、即ち、交互に実行される様子が、時刻Ｔｉｍｅの進行とともに示されていることから明らかなように、プロセッサ１から命令用ダイナミックメモリシステム３ａへのアクセスとプロセッサ１からデータ用ダイナミックメモリシステム３ｂへのアクセスは、時刻Ｔｉｍｅ毎に、いずれか一方のみが行われるものである。
　以上検討したことを総合すれば、データ用ダイナミックメモリシステム３ｂ及び命令用ダイナミックメモリシステム３ａが、アドレスバス５、データバス４、デコーダ回路１８を介したアドレスストローブ信号ＡＤＳ１９ｂ，１９ａを伝達するための信号線、デコーダ回路１８を介したライト信号２５を伝達するための信号線によって、選択的且つ交互にプロセッサ１と通信するようにされ、ある時点では、これらのメモリシステムのうちの１つのメモリシステムがプロセッサ１からアクセスされ、一方、他方のメモリシステムはプロセッサ１からアクセスされていないものと認められる。
　
　上記（Ｉ）の「バスステートはステートＳ０４の立ち上がりで終了し、この時点で比較信号１１はＨＩレベルに反転し、ＣＡＳ信号１６もＨＩレベル（非アクテイブな状態）に戻る。なおＲＡＳ信号１５はＬＯレベルのままに維持されている。」という記載、上記（Ｉ）の「即ち、ページアドレスが一致したときには、旧ページアドレス９に従ったページモードアクセスとしてデータアドレス（ＣＡＳアドレス）７がダイナミツクメモリシステム３ａへ転送される」という記載、上記（Ｊ）の「ページアドレス比較回路１０の判定により両ページアドレスが一致したときには、ステートＳ１１の立ち上がり時点ではすでにＨＩレベルになっている。即ち、ステートＳ０４の立ち上がり時点で比較信号１１のレベルがＨＩレベルに反転しているため、ステートＳ１１の立ち上がり時点ではＨＩレベルに維持されている。さらにＲＡＳ信号１５ａもＬＯレベルのままにされている。そして、次のステートＳ１２の立ち上がり時点でＣＡＳ信号１６ａがＬＯレベルに反転する。」という記載、上記（Ｊ）の「このように、ページアドレスが一致した場合にはウエイトステートによる処理がなく、旧ページアドレス９に従ってページモードアクセスが実行される。即ちページアドレスを固定し、データアドレス（ＣＡＳアドレス）７に従ったアクセスが実行される。」という記載や、上記（Ｎ）にて指摘した、引用例１の図面第２図においては、ひとつのバスサイクル（一連のバスステート）が終了して次のバスサイクル（一連のバスステート）が開始されて比較信号１１が定まるまでの間（引用例１の図面第２図のタイムチャートでは、ステートＳ０４の終わりであるクロックの立ち上がりから、ステートＳ１１の終わりであるクロックの立ち上がりまでの間）、ＲＡＳ信号１５が有効（「ＲＡＳ」はオーバーラインが付されて表記されており、したがって、ＲＡＳ信号はＬＯレベルのときに有効である。）のままであることが示されていることから明らかなように、データ用ダイナミックメモリシステム３ｂ及び命令用ダイナミックメモリシステム３ａのいずれにおいても、一つのバスサイクル（一連のバスステート）が終了した後で後続のバスサイクル（一連のバスステート）が開始されたときにページモードにて高速アクセスを可能とするために、ＲＡＳ信号１５がＬＯレベルのままでデータ用ダイナミックメモリシステム３ｂまたは命令用ダイナミックメモリシステム３ａに供給されると認められる。
　
　上記引用例１の記載事項及び図面を総合勘案すると、引用例１には、次の発明（以下、「引用例１発明」という。）が記載されていると認められる。
　
「データ用ダイナミックメモリシステム３ｂ及び命令用ダイナミックメモリシステム３ａにアクセスを割り当てる方法であって、前記データ用ダイナミックメモリシステム３ｂ及び前記命令用ダイナミックメモリシステム３ａはともにページモードアクセスが可能であり、
　前記データ用ダイナミックメモリシステム３ｂ及び前記命令用ダイナミックメモリシステム３ａが、アドレスバス５、データバス４、デコーダ回路１８を介したアドレスストローブ信号ＡＤＳ１９ｂ，１９ａを伝達するための信号線、デコーダ回路１８を介したライト信号２５を伝達するための信号線によって、選択的且つ交互にプロセッサ１と通信するようにされ、ある時点では、これらのメモリシステムのうちの１つのメモリシステムがプロセッサ１からアクセスされ、一方、他方のメモリシステムはプロセッサ１からアクセスされず、前記データ用ダイナミックメモリシステム３ｂ及び前記命令用ダイナミックメモリシステム３ａのいずれにおいても、一つのバスサイクルが終了した後で後続のバスサイクルが開始されたときにページモードにて高速アクセスを可能とするために、ＲＡＳ信号１５がＬＯレベルのままで前記データ用ダイナミックメモリシステム３ｂまたは前記命令用ダイナミックメモリシステム３ａに供給される方法。」
　　
第４．対比
　本願発明と引用例１発明とを比較する。
　
　引用例１発明における「データ用ダイナミックメモリシステム３ｂ」は本願発明における「データメモリ」に相当する。
　引用例１発明における「命令用ダイナミックメモリシステム３ａ」は本願発明における「プログラムメモリ」に相当する。
　引用例１発明における「ページモード」はメモリの高速アクセスモードとして当業者には周知の技法のひとつであり、「ページモードアクセスが可能」なメモリにおいては、通常のメモリアクセスに続いて、当該通常のアクセスと同じページ内の後続のメモリアクセスに対しては「ページモード」による高速アクセスを可能である。ここでいう、通常のメモリアクセスが本願発明における「初期アクセス」に相当し、当該通常のアクセスと同じページ内の後続のメモリアクセスに対して行う「ページモード」による高速アクセスが、本願発明における「該初期アクセスにより読出し時間が短い高速アクセスモードで」行う「高速アクセス」に相当するから、引用例１発明においてメモリが「ページモードアクセスが可能」であることは、本願発明においてメモリが「初期アクセスに続いて該初期アクセスより読出し時間が短い高速アクセスモードで高速アクセスが可能」であることに相当する。
　引用例１発明における「アドレスバス５」及び「データバス４」を併せた構成は、本願発明における「共通バス」に相当する。
　
　引用例１発明におけるＬＯレベルのままで供給される「ＲＡＳ信号１５」は本願発明における「不変信号」に相当する。
　また、引用例１発明は、ＬＯレベルのままの「ＲＡＳ信号１５」をメモリシステムに供給することにより、当該メモリシステムに対して「一つのバスサイクルが終了した後で後続のバスサイクルが開始されたときにページモードにて高速アクセスを可能とする」ものである。既に示したように、引用例１発明においてメモリが「ページモードアクセスが可能」であることは、本願発明においてメモリが「初期アクセスに続いて該初期アクセスより読出し時間が短い高速アクセスモードで高速アクセスが可能」であることに相当するのであるから、引用例１発明において、メモリシステムに対して「一つのバスサイクルが終了した後で後続のバスサイクルが開始されたときにページモードにて高速アクセスを可能とする」ことは、本願発明においてメモリが「初期アクセスとなることを阻止する」ことに相当する。
　
　本願発明の「アクティブアドレッシングモード」と「パッシブ不変スタンバイアドレッシングモード」に関連して、本願明細書の【００１０】に「プロセッサと通信しているメモリの状態を「アクティブ」と称する。」と記載され、【００２９】に「もう一方のメモリをいわゆるパッシブアクセスモードに維持し、後続の高速アクセスを可能にする。」と記載され、【００３４】に「プロセッサに通信していない高速アクセスメモリは、次のデータ（又は命令）の移動の際に低速の初期アクセスを必要とする非アクティブ状態には戻らず、低速の初期アクセスではなく高速アクセスでデータ（又は命令）の移動を続けて再開することを可能にするパッシブアクセスモードに維持される。」と記載され、【００３９】に「例えば、データを読出しするためのアドレス信号は、アドレスがデータメモリに対応するものか又はプログラムメモリに対応するものかを決定する際に考慮される。そのアドレスに適合するメモリは、バスと通信してアクティブアクセスモードにされ、もう一方のメモリは、パッシブアクセスモードに対応する状態にされる。」と記載され、【００４５】に「１つのメモリが、共通バスによって、選択的且つ交互にプロセッサと通信するようにされ、いわゆるアクティブアドレッシングモードにされる。一方、他方のメモリは、いわゆるパッシブ不変スタンバイアドレッシングモードにされる。上述したように、パッシブアドレッシングモードでは、次にアクティブアドレッシングモードになる際に、高速アクセスとは区別される初期アクセスとなることを阻止するよう不変信号をそのパッシブアドレッシングモードにされるメモリに供給することが可能である。」と記載されている。本願明細書のこれらの記載から明らかなように、プロセッサと通信しているメモリが本願発明における「アクティブアドレッシングモード」にあるものとされ、プロセッサと通信していないものの、後続のアクセスに際して初期アクセス不要の高速アクセスができるメモリが、本願発明における「パッシブ不変スタンバイアドレッシングモード」にあるものとされる。
　一方、引用例１発明は、「前記データ用ダイナミックメモリシステム３ｂ及び前記命令用ダイナミックメモリシステム３ａが、」「選択的且つ交互にプロセッサ１と通信するようにされ、」「ある時点では、これらのメモリシステムのうちの１つのメモリシステムがプロセッサ１からアクセスされ、一方、他方のメモリシステムはプロセッサ１からアクセスされず」に制御されるものである。
　つまり、引用例１ではアクティブアドレッシングモードという語は用いられていないものの、引用例１発明において、データ用ダイナミックメモリシステム３ｂ及び命令用ダイナミックメモリシステム３ａのうち、ある時点でプロセッサ１からアクセス（通信）されているメモリシステムが本願発明でいうところのアクティブアドレッシングモードの状態にあるものと動作上は同等である。
　また、引用例１発明は、「前記データ用ダイナミックメモリシステム３ｂ及び前記命令用ダイナミックメモリシステム３ａのいずれにおいても、一つのバスサイクルが終了した後で後続のバスサイクルが開始されたときにページモードにて高速アクセスを可能とするために、」（本願発明でいうところの不変信号に相当する）「ＲＡＳ信号１５がＬＯレベルのままで前記データ用ダイナミックメモリシステム３ｂまたは前記命令用ダイナミックメモリシステム３ａに供給される」ものである。つまり、引用例１発明では、プロセッサからあるメモリシステムへの一つのバスサイクルが終了した後で、プロセッサから別のメモリシステムへのアクセスが開始された場合には、当該あるメモリシステムは、（本願発明でいうところの不変信号に相当する）ＲＡＳ信号１５をＬＯレベルにしたままの状態になり、後で再びプロセッサから当該あるメモリシステムへのアクセスが開始されて当該あるメモリが本願発明でいうところのアクティブアドレッシングモードと同様の状態になったときに、ページモードによる高速アクセスを可能とするものであると解される。
　このように、引用例１発明において、ある時点でプロセッサからアクセス（通信）されていないメモリシステムは、後続アクセスに際して初期アクセス不要の高速アクセスができるものである。つまり、引用例１ではパッシブ不変スタンバイアドレッシングモードという語は用いられていないものの、引用例１発明において、データ用ダイナミックメモリシステム３ｂ及び命令用ダイナミックメモリシステム３ａのうち、ある時点でプロセッサ１からアクセス（通信）されていないメモリシステムが本願発明でいうところのパッシブ不変スタンバイアドレッシングモードの状態にあるものと動作上は同等である。
　上記で指摘したように、引用例１においては”モード”という語は用いていないものの、引用例１発明における各メモリシステムは、本願発明における「アクティブアドレッシングモード」や「パッシブ不変スタンバイアドレッシングモード」の状態にあるメモリと動作上は同等であり、引用例１発明における各メモリシステムは、少なくとも同等の動作を行うという意味では、本願発明における「アクティブアドレッシングモード」や「パッシブ不変スタンバイアドレッシングモード」と状態は一致する。
　つまり、引用例１発明において「これらのメモリシステムのうちの１つのメモリシステムがプロセッサ１からアクセスされ、一方、他方のメモリシステムはプロセッサ１からアクセスされず、前記データ用ダイナミックメモリシステム３ｂ及び前記命令用ダイナミックメモリシステム３ａのいずれにおいても、一つのバスサイクルが終了した後で後続のバスサイクルが開始されたときにページモードにて高速アクセスを可能とするために、ＲＡＳ信号１５がＬＯレベルのままで前記データ用ダイナミックメモリシステム３ｂまたは前記命令用ダイナミックメモリシステム３ａに供給される」ことは、「これらメモリのうちの１つのメモリが前記プロセッサと通信状態にある第１の状態にされ、一方、他方のメモリは前記プロセッサと通信状態にない第２の状態にされ、該第２の状態においては、前記他方のメモリが前記第１の状態になる際に、前記初期アクセスとなることを阻止するよう不変信号が前記他方のメモリに供給される」という点においては、本願発明における「これらメモリのうちの１つのメモリが前記プロセッサと通信状態にあるアクティブアドレッシングモードにされ、一方、他方のメモリは前記プロセッサと通信状態にないパッシブ不変スタンバイアドレッシングモードにされ、該パッシブ不変スタンバイアドレッシングモードにおいては、前記他方のメモリが前記アクティブアドレッシングモードになる際に、前記初期アクセスとなることを阻止するよう不変信号が前記他方のメモリに供給される」ことと一致する。
　
　すると、本願発明と引用例１発明とは、次の点で一致する。
　
＜一致点＞
　データメモリ及びプログラムメモリにアクセスを割当てる方法であって、前記データメモリ及び前記プログラムメモリは初期アクセスに続いて該初期アクセスより読出し時間が短い高速アクセスモードで高速アクセスが可能であり、
　前記データメモリ及び前記プログラムメモリが共通バスによって選択的且つ交互にプロセッサと通信するようにされ、これらメモリのうちの１つのメモリが前記プロセッサと通信状態にある第１の状態にされ、一方、他方のメモリは前記プロセッサと通信状態にない第２の状態にされ、該第２の状態においては、前記他方のメモリが前記第１の状態になる際に、前記初期アクセスとなることを阻止するよう不変信号が前記他方のメモリに供給される方法。　　
　
　一方で、両者は、次の点で相違する。
　
＜相違点１＞
　メモリとプロセッサの間の通信のための経路として、本願発明では「共通バス」が含まれるのに対し、引用例１発明では（本願発明の「共通バス」に相当する）「アドレスバス５、データバス４」に加え、「デコーダ回路１８を介したアドレスストローブ信号ＡＤＳ１９ｂ，１９ａを伝達するための信号線、デコーダ回路１８を介したライト信号２５を伝達するための信号線」も含まれる点。
　
＜相違点２＞
　２つのメモリが置かれる２つの状態、つまり、プロセッサと通信状態にある第１の状態とプロセッサと通信状態にない第２の状態がそれぞれ、本願発明では「アクティブアドレッシングモード」と「パッシブ不変スタンバイアドレッシングモード」という”モード”であるのに対し、引用例１には”モード”という語は記載されていない点。
　
第５．判断
５−１．相違点１及び相違点２に対する判断
　そこで、上記相違点１及び相違点２について検討する。
　　
・相違点１について
　本願発明に対応する本願の請求項１１には「前記データメモリ及び前記プログラムメモリが共通バスによって選択的且つ交互にプロセッサと通信するようにされ、」と記載されているのであって、本願の請求項１１の記載は各メモリとプロセッサとの間の通信のための経路として共通バス以外の信号線が含まれることを排除するものではない。そのため、上記相違点１は実質的な相違点とはならない。
　仮に本願発明に対応する本願の請求項１１の記載が各メモリとプロセッサとの間の通信のための経路としては共通バス以外の信号線が含まれないことを意味すると解釈できるとしても、引用例１発明における「アドレスストローブ信号ＡＤＳ１９ｂ，１９ａ」や「ライト信号２５」のような制御信号を伝達するための信号線についても共通バスに含めるようにして、メモリとプロセッサの間の全ての信号線を共通バスに集約することは、当業者が適宜検討することである。
　よって、上記相違点１は格別のものではない。
　
・相違点２について　　
　”第４．対比”で既に指摘したように、引用例１においては”モード”という語は用いていないものの、引用例１発明における各メモリシステムは、本願発明における「アクティブアドレッシングモード」や「パッシブ不変スタンバイアドレッシングモード」の状態にあるメモリと動作上は同等である。それゆえ、引用例１発明における各メモリシステムをモードと関連づけ、引用例１発明のある時点でプロセッサ１からアクセスされているメモリシステムと、ある時点でプロセッサ１からアクセスされていないメモリシステムをそれぞれ異なるモードとして取り扱うように設計変更を行い、これらメモリシステムのうちの１つのメモリシステムをプロセッサと通信状態にあるアクティブアドレッシングモードと定義し、一方、他方のメモリシステムをプロセッサと通信状態にないパッシブ不変スタンバイアドレッシングモードと定義するとともに、このようなモードの定義に伴い、モードとＲＡＳ信号１５（不変信号）を関連づけて、パッシブ不変スタンバイアドレッシングモードとなるメモリシステムにおいては、当該メモリシステムがあとでアクティブアドレッシングモードになる際に初期アクセスとなることを阻止するように、当該メモリシステムにＬＯレベルのＲＡＳ信号１５（不変信号）を供給するようにすることは、当業者にとって適宜なし得たことである。
　よって、上記相違点２は格別のものではない。
　　
５−２．意見書における主張について
　審判請求人（出願人）は平成２２年９月１７日付けで意見書を提出し、本願発明の進歩性に関する主張をしている。特に、「ある時点では、メモリシステム３ａ、３ｂのいずれかをアクセスすることができるとの記載並びに示唆は引用例１にはありません。」と言及している。
　しかしながら、上記した「第３．引用発明の認定」で示したように、引用例１発明は、データ用ダイナミックメモリシステム３ｂ及び命令用ダイナミックメモリシステム３ａが、アドレスバス５、データバス４、デコーダ回路１８を介したアドレスストローブ信号ＡＤＳ１９ｂ，１９ａを伝達するための信号線、デコーダ回路１８を介したライト信号２５を伝達するための信号線によって、選択的且つ交互にプロセッサ１と通信するようにされ、ある時点では、これらのメモリシステムのうちの１つのメモリシステムがプロセッサ１からアクセスされ、一方、他方のメモリシステムはプロセッサ１からアクセスされていないものと認定されるものであり、審判請求人（出願人）の「ある時点では、メモリシステム３ａ、３ｂのいずれかをアクセスすることができるとの記載並びに示唆は引用例１にはありません。」との主張は失当である。
　また、同意見書において、審判請求人（出願人）は、２つのメモリシステムに対する共用の一つのメモリアクセス装置を備える旨が引用例１には記載されていないことも挙げているが、２つのメモリシステムに対する共用の一つのメモリアクセス装置を備えることは本願発明に対応する本願の請求項１１の記載に基づかない主張である。
　
５−３．小括
　上記５−１．で示したように、上記相違点１及び相違点２は格別のものではない。
　上記５−２．で示したように、平成２２年９月１７日付け意見書における、審判請求人（出願人）の本願発明の進歩性に関する主張は採用できない。
　また、本願発明が有する作用効果は、引用例１発明から当業者が予測できた範囲内のものである。
　
　よって、本願発明は、引用例１発明に基いて、当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により特許を受けることができないものである。
　　
第６．むすび
　したがって、本願の請求項１１に係る発明は、その優先日前に日本国又は外国において頒布された刊行物に記載された発明に基いて、当業者が容易に発明をすることができたものであるから、本願は特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。