【事件の表示】
　特願２００４−２３５５６６「トレンチ側壁にひずみ層を有するトレンチ型ＭＯＳゲート素子」拒絶査定不服審判事件〔平成１７年　３月１０日出願公開，特開２００５−　６４５２０〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成１６年８月１２日（パリ条約による優先権主張２００３年８月１３日，米国）に出願された外国語書面出願であって，同年１０月４日に翻訳文が提出され，平成２０年２月２８日付けで拒絶理由が通知され，同年７月４日に手続補正がされ，同年７月２５日付けで拒絶査定がされ，これに対して同年１１月４日に審判請求がされるとともに，手続補正がされたものである。
　
第２　平成２０年１１月４日付けの手続補正（以下「本件補正」という。）の却下について
　
［補正却下の決定の結論］
　平成２０年１１月４日付けの手続補正を却下する。
　
［理由］
１．本件補正の内容
　本件補正は，特許請求の範囲を補正するものであって，特許請求の範囲の記載は，本件補正前後で以下のとおりである。
　
〈補正前〉
「　【請求項１】
　トレンチ型ＭＯＳゲート素子であって，
　頂部表面及び底部表面を有するシリコンウエハと；
　前記頂部表面にあるソース電極と；
　前記下部表面にあるドレイン電極と；
　前記頂部表面に形成されるとともに所定の深さまで延在する少なくとも一つのトレンチと；
　少なくとも前記トレンチの側壁にあり，前記側壁にあってひずんだシリコンの格子間隔に適合するひずんだＳｉＧｅ層と；
　前記ひずんだＳｉＧｅ層の少なくとも一部に形成されたゲート誘電体層と前記ゲート誘電体層の頂部の導電ゲート構造とを含むＭＯＳゲート構造と；
　を備え，
　前記ＳｉＧｅ層の厚さは，前記ひずんだＳｉＧｅ層が緩和し始める厚さ未満であることを特徴とするトレンチ型ＭＯＳゲート素子。
　　【請求項２】
　請求項１記載の素子において，
　前記ＳｉＧｅ層は，前記シリコンウエハの頂部表面まで延長し，前記シリコンウエハの頂部表面に配置されることを特徴とする素子。
　　【請求項３】
　請求項１記載の素子において，
　前記ひずんだ層は，約１３ｎｍよりも小さな厚さを有することを特徴とする素子。
　　【請求項４】
　請求項１記載の素子において，
　前記ひずんだ層は，エピタキシャル堆積された層であることを特徴とする素子。
　　【請求項５】
　請求項１記載の素子において，
　前記シリコンウエハは，前記トレンチのひずんだ構造と同一のひずんだ構造の，複数の離間されたトレンチを有することを特徴とする素子。
　　【請求項６】
　請求項３記載の素子において，
　前記トレンチの表面と前記シリコンウエハとの間に配置されたＳｉＧｅ層をさらに含むことを特徴とする素子。
　　【請求項７】
　請求項４記載の素子において，
　前記トレンチの表面と前記シリコンウエハとの間に配置されたＳｉＧｅ層をさらに含むことを特徴とする素子。
　　【請求項８】
　請求項５記載の素子において，
　前記トレンチの表面と前記シリコンウエハとの間に配置されたＳｉＧｅ層をさらに含むことを特徴とする素子。
　　【請求項９】
　請求項７記載の素子において，
　前記ＳｉＧｅ層は，約１３ｎｍよりも小さな厚さを有することを特徴とする素子。
　　【請求項１０】
　請求項８記載の素子において，
　前記ＳｉＧｅ層は，約１３ｎｍよりも小さな厚さを有することを特徴とする素子。
　　【請求項１１】
　請求項３記載の素子において，
　前記ＳｉＧｅ層は，エピタキシャル堆積された層であることを特徴とする素子。
　　【請求項１２】
　請求項８記載の素子において，
　前記ＳｉＧｅ層は，エピタキシャル堆積された層であることを特徴とする素子。
　　【請求項１３】
　トレンチ型ＭＯＳゲート素子であって、
　前記トレンチの表面は、前記トレンチの表面の頂部のＳｉＧｅ層によって永久にひずめられており；
　エピタキシャル形成されたシリコンの薄いエピ層が前記ひずめられたＳｉＧｅ層の頂部に形成されていることを特徴とする素子。
　　【請求項１４】
　請求項１３記載の素子において、
　前記エピ層は、約３０ｎｍよりも小さな厚さを有することを特徴とする素子。
　　【請求項１５】
　減少されたオン抵抗を有するトレンチ型ＭＯＳゲート素子の形成方法であって、
　単結晶シリコンウエハにトレンチを形成する段階と、
　前記トレンチの表面にひずんだＳｉＧｅ層を形成する段階と、
　前記ＳｉＧｅ層の表面にエピタキシャル形成されたシリコンの薄い層を形成する段階と、
　前記エピタキシャル形成されたシリコンの少なくとも一部を酸化物に転化させ、かくして前記エピタキシャル形成されたシリコンの表面にゲート誘電体層を形成する段階と、
　前記ゲート誘電体層の表面に導電ゲートを形成する段階と、
　を備えることを特徴とするトレンチ型ＭＯＳゲート素子の形成方法。
　　【請求項１６】
　請求項１５記載の方法において、
　前記ＳｉＧｅ層は、約１０ｎｍの厚さを有することを特徴とする方法。
　　【請求項１７】
　請求項１５記載の方法において、
　前記ＳｉＧｅ層内のＧｅのパーセンテージは、前記層の堆積の間、一定であることを特徴とする方法。
　　【請求項１８】
　請求項１５記載の方法において、
　前記Ｇｅは、前記ＳｉＧｅ層の約２０％であることを特徴とする方法。
　　【請求項１９】
　請求項１８記載の方法において、
　前記ＳｉＧｅ層内のＧｅのパーセンテージは、前記層の堆積の間、一定であることを特徴とする方法。
　　【請求項２０】
　請求項１６記載の方法において、
　前記Ｇｅは、前記ＳｉＧｅ層の約２０％であることを特徴とする方法。
　　【請求項２１】
　請求項１６記載の方法において、
　前記エピタキシャル形成されたシリコンの薄い層は、３０ｎｍよりも小さな厚さを有することを特徴とする方法。
　　【請求項２２】
　請求項１７記載の方法において、
　前記エピタキシャル形成されたシリコンの薄い層は、３０ｎｍよりも小さな厚さを有することを特徴とする方法。
　　【請求項２３】
　請求項１８記載の方法において、
　前記エピタキシャル形成されたシリコンの薄い層は、３０ｎｍよりも小さな厚さを有することを特徴とする方法。
　　【請求項２４】
　チャネル領域を画定するシリコン表面にひずみを生じさせる段階と；
　前記ひずんだシリコン表面の頂部に薄いエピタキシャル成長されたシリコン層を形成する段階と；
　ゲート酸化物を形成するために前記エピタキシャル成長されたシリコン層の厚さの少なくとも一部を酸化させる段階と；
　前記ゲート酸化物の層の頂部に導電ゲート構造を形成する段階と；
　を備えることを特徴とするＭＯＳゲート素子の製造方法。
　　【請求項２５】
　頂部表面及び底部表面を有するシリコンウエハと；
　前記頂部表面の一部に形成された反転チャネル領域と；
　を備えたＭＯＳゲート素子であって、
　前記頂部表面の一部は、永久ひずみを有し；
　ＭＯＳゲート構造が、前記頂部表面に接続されるとともに、前記頂部表面の少なくとも一部に形成されたゲート誘電体層と前記ゲート誘電体層の頂部に導電ゲート構造とを含み、これにより、前記素子がターンオンされるとき、ドレインからソースへの電流が前記ひずんだ層を介して流れることを特徴とするＭＯＳゲート素子。
　　【請求項２６】
　請求項２５記載の素子において、
　前記ひずんだ層は、約１３ｎｍよりも小さな厚さを有することを特徴とする素子。
　　【請求項２７】
　請求項２５記載の素子において、
　前記ひずんだ表面は、ＳｉＧｅ層を含むことを特徴とする素子。
　　【請求項２８】
　請求項２７記載の素子において、
　前記ＳｉＧｅ層は、約１３ｎｍよりも小さな厚さを有することを特徴とする素子。
　　【請求項２９】
　請求項２５記載の素子において、
　前記反転チャネル領域は、Ｐ型の伝導性を有することを特徴とする素子。
　　【請求項３０】
　請求項２９記載の素子において、
　前記ひずんだ層は、約１３ｎｍよりも小さな厚さを有することを特徴とする素子。
　　【請求項３１】
　請求項２７記載の素子において、
　前記ひずんだ層は、約１３ｎｍよりも小さな厚さを有することを特徴とする素子。
　　【請求項３２】
　請求項２８記載の素子において、
　前記反転チャネル領域は、Ｐ型の伝導性を有することを特徴とする素子。」
　
〈補正後〉
「　【請求項１】
　トレンチ型ＭＯＳゲート素子であって，
　頂部表面及び底部表面を有するシリコンウエハと；
　前記頂部表面にあるソース電極と；
　前記下部表面にあるドレイン電極と；
　前記頂部表面に形成されるとともに所定の深さまで延在する少なくとも一つのトレンチと；
　少なくとも前記トレンチの側壁にあり，前記側壁にあってひずんだシリコンの格子間隔に適合するひずんだＳｉＧｅ層と；
　前記ひずんだＳｉＧｅ層の少なくとも一部に形成されたゲート誘電体層と前記ゲート誘電体層の頂部の導電ゲート構造とを含むＭＯＳゲート構造と；
　を備え，
　前記ＳｉＧｅ層の厚さは，前記ひずんだＳｉＧｅ層が緩和し始める厚さ未満であり，
　前記ＳｉＧｅ層は，前記シリコンウエハの頂部表面まで延長し，前記シリコンウエハの頂部表面に配置されることを特徴とするトレンチ型ＭＯＳゲート素子。
　　【請求項２】
　請求項１記載の素子において，
　前記ひずんだ層は，１３ｎｍよりも小さな厚さを有することを特徴とする素子。
　　【請求項３】
　請求項１記載の素子において，
　前記ひずんだ層は，エピタキシャル堆積された層であることを特徴とする素子。
　　【請求項４】
　請求項１記載の素子において，
　前記シリコンウエハは，前記トレンチのひずんだ構造と同一のひずんだ構造の，複数の離間されたトレンチを有することを特徴とする素子。
　　【請求項５】
　請求項２記載の素子において，
　前記トレンチの表面と前記シリコンウエハとの間に配置されたＳｉＧｅ層をさらに含むことを特徴とする素子。
　　【請求項６】
　請求項３記載の素子において，
　前記トレンチの表面と前記シリコンウエハとの間に配置されたＳｉＧｅ層をさらに含むことを特徴とする素子。
　　【請求項７】
　請求項４記載の素子において，
　前記トレンチの表面と前記シリコンウエハとの間に配置されたＳｉＧｅ層をさらに含むことを特徴とする素子。
　　【請求項８】
　請求項６記載の素子において，
　前記ＳｉＧｅ層は，１３ｎｍよりも小さな厚さを有することを特徴とする素子。
　　【請求項９】
　請求項７記載の素子において，
　前記ＳｉＧｅ層は，１３ｎｍよりも小さな厚さを有することを特徴とする素子。
　　【請求項１０】
　請求項２記載の素子において，
　前記ＳｉＧｅ層は，エピタキシャル堆積された層であることを特徴とする素子。
　　【請求項１１】
　請求項７記載の素子において，
　前記ＳｉＧｅ層は，エピタキシャル堆積された層であることを特徴とする素子。
　　【請求項１２】
　減少されたオン抵抗を有するトレンチ型ＭＯＳゲート素子の形成方法であって、
　単結晶シリコンウエハにトレンチを形成する段階と、
　前記トレンチの表面及び前記トレンチが形成された側の前記単結晶シリコンウエハの表面にひずんだＳｉＧｅ層を形成する段階と、
　前記トレンチ内の前記ＳｉＧｅ層の表面にエピタキシャル形成されたシリコンの薄い層を形成する段階と、
　前記エピタキシャル形成されたシリコンの少なくとも一部を酸化物に転化させ、かくして前記エピタキシャル形成されたシリコンの表面にゲート誘電体層を形成する段階と、
　前記ゲート誘電体層の表面に導電ゲートを形成する段階と、
　を備えることを特徴とするトレンチ型ＭＯＳゲート素子の形成方法。
　　【請求項１３】
　請求項１２記載の方法において、
　前記ＳｉＧｅ層は、１０ｎｍの厚さを有することを特徴とする方法。
　　【請求項１４】
　請求項１２記載の方法において、
　前記ＳｉＧｅ層内のＧｅのパーセンテージは、前記層の堆積の間、一定であることを特徴とする方法。
　　【請求項１５】
　請求項１２記載の方法において、
　前記Ｇｅは、前記ＳｉＧｅ層の２０％であることを特徴とする方法。
　　【請求項１６】
　請求項１５記載の方法において、
　前記ＳｉＧｅ層内のＧｅのパーセンテージは、前記層の堆積の間、一定であることを特徴とする方法。
　　【請求項１７】
　請求項１３記載の方法において、
　前記Ｇｅは、前記ＳｉＧｅ層の２０％であることを特徴とする方法。
　　【請求項１８】
　請求項１３記載の方法において、
　前記エピタキシャル形成されたシリコンの薄い層は、３０ｎｍよりも小さな厚さを有することを特徴とする方法。
　　【請求項１９】
　請求項１４記載の方法において、
　前記エピタキシャル形成されたシリコンの薄い層は、３０ｎｍよりも小さな厚さを有することを特徴とする方法。
　　【請求項２０】
　請求項１５記載の方法において、
　前記エピタキシャル形成されたシリコンの薄い層は、３０ｎｍよりも小さな厚さを有することを特徴とする方法。」
　
２．補正事項の整理
　上記補正を整理すると，次のとおりとなる。
〈補正事項ａ〉
　補正前の請求項１の「ＳｉＧｅ層」について，補正前の「ＳｉＧｅ層の厚さは，前記ひずんだＳｉＧｅ層が緩和し始める厚さ未満であること」を，補正後の請求項１の「ＳｉＧｅ層の厚さは，前記ひずんだＳｉＧｅ層が緩和し始める厚さ未満であり，　前記ＳｉＧｅ層は，前記シリコンウエハの頂部表面まで延長し，前記シリコンウエハの頂部表面に配置されること」と補正すること。
〈補正事項ｂ〉
　補正前の請求項２を削除し，補正前の請求項３〜１２を，補正後の請求項２〜１１に繰り上げるとともに，補正前の請求項６〜１２において引用する請求項３〜５，７，８を，補正後の請求項５〜１１においては各々請求項２〜４，６，７と補正する。また，補正前の請求項１３，１４を削除し，補正前の請求項１５〜２３を補正後の請求項１２〜２０に繰り上げるとともに，補正前の請求項１６〜２３において引用する請求項１５〜１８を，補正後の請求項１２〜２０においては各々請求項１２〜１５と補正する。
〈補正事項ｃ〉
　補正前の請求項３，９，１０における「約１３ｎｍよりも小さな厚さ」を，補正後の請求項２，８，９における「１３ｎｍよりも小さな厚さ」と補正する。
〈補正事項ｄ〉
　補正前の請求項１５の「ＳｉＧｅ層を形成する段階」について，補正前の「前記トレンチの表面にひずんだＳｉＧｅ層を形成する段階」を，補正後の請求項１２の「前記トレンチの表面及び前記トレンチが形成された側の前記単結晶シリコンウエハの表面にひずんだＳｉＧｅ層を形成する段階」と補正するとともに，補正前の請求項１５の「シリコンの薄い層を形成する段階」について，補正前の「前記ＳｉＧｅ層の表面にエピタキシャル形成されたシリコンの薄い層を形成する段階」を，補正後の請求項１２の「前記トレンチ内の前記ＳｉＧｅ層の表面にエピタキシャル形成されたシリコンの薄い層を形成する段階」と補正すること。
〈補正事項ｅ〉
　補正前の請求項１６における「約１０ｎｍの厚さを有すること」を，補正後の請求項１３における「１０ｎｍの厚さを有すること」と補正すること。
〈補正事項ｆ〉
　補正前の請求項１８，２０における「約２０％である」を，補正後の請求項１５，１７における「２０％である」と補正すること。
　
　
３．補正の目的の適否及び新規事項の追加の有無についての検討
　上記〈補正事項ａ〉及び〈補正事項ｄ〉は，いずれも本件補正前の特許請求の範囲に記載された事項について，より限定を行うものであるから，特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　そして，上記〈補正事項ａ〉及び〈補正事項ｄ〉に係る事項は，平成１６年１０月４日に提出された翻訳文（以下，「本願翻訳文」という。）に示されているから，上記〈補正事項ａ〉は，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項に規定する要件を満たすものである。
　
　上記〈補正事項ｂ〉は，特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものである。
　
　上記〈補正事項ｃ〉，〈補正事項ｅ〉及び〈補正事項ｆ〉は，いずれも特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものである。
　
　以上のとおり，本件補正は，特許請求の範囲の減縮を目的とするものを含むから，以下，本件補正後の特許請求の範囲に記載された発明が，特許出願の際独立して特許を受けることができるものか（平成１８年法律第５５号改正附則３条１項によりなお従前の例によるとされる同法による改正前の特許法１７条の２第５項において準用する同法１２６条５項に規定する独立特許要件を満たすか）どうかを，補正後の請求項１に係る発明について検討する。
　
４．独立特許要件についての検討
（１）本願補正発明
　本件補正後の請求項１に係る発明は，本件補正後の特許請求の範囲の請求項１に記載された事項により特定される，以下のとおりものである。（再掲。以下「本願補正発明」という。）
「　【請求項１】
　トレンチ型ＭＯＳゲート素子であって，
　頂部表面及び底部表面を有するシリコンウエハと；
　前記頂部表面にあるソース電極と；
　前記下部表面にあるドレイン電極と；
　前記頂部表面に形成されるとともに所定の深さまで延在する少なくとも一つのトレンチと；
　少なくとも前記トレンチの側壁にあり，前記側壁にあってひずんだシリコンの格子間隔に適合するひずんだＳｉＧｅ層と；
　前記ひずんだＳｉＧｅ層の少なくとも一部に形成されたゲート誘電体層と前記ゲート誘電体層の頂部の導電ゲート構造とを含むＭＯＳゲート構造と；
　を備え，
　前記ＳｉＧｅ層の厚さは，前記ひずんだＳｉＧｅ層が緩和し始める厚さ未満であり，
　前記ＳｉＧｅ層は，前記シリコンウエハの頂部表面まで延長し，前記シリコンウエハの頂部表面に配置されることを特徴とするトレンチ型ＭＯＳゲート素子。」
　
（２）刊行物に記載された発明
（２−１）特開平９−９２８２６号公報
　原査定の拒絶の理由に引用され，本願の優先日前に日本国内において頒布された刊行物である，特開平９−９２８２６号公報（以下「引用例１」という。）には，図７，１７〜２１，２７，２８とともに，以下の記載がある。（下線は当審において付加。以下同様）
　
ア　発明の属する技術分野
「【０００１】
【発明の属する技術分野】本発明は，大電力の制御に用いられる自己消弧型の半導体素子に係わり，特に，オン電圧を低下し得る半導体素子及びそのシミュレーション方法に関する。」
　
イ　ＩＥＧＴ
「【００７８】
ＩＥＧＴ（Ingection-Enhanced Gate Bipolor Transistor）は，ＩＧＢＴを改良した半導体素子であり
【００７９】このＩＥＧＴは，縦型及び横型のいずれも作成可能であり，例えば，トレンチ構造で縦型及び横型のものが特願平４−２３１５１３号公報に開示されている。本実施の形態に係るＩＥＧＴは縦型トレンチ構造のものである。
【００８０】図７は本実施の形態に係るＩＥＧＴの構成を模式的に示す断面図である。このＩＥＧＴは，前述同様に，Ｓｉ基板をｎ型ベース層２１とし，ｎ型ベース層２１の一方の表面には拡散によりｎ型バッファ層２２及びｐ型エミッタ層２３が順次形成され，ｐ型エミッタ層２３の表面上にはドレイン電極２４が形成されている。
【００８１】また，ｎ型ベース層２１の他方の表面にはｐ型ベース層２５が拡散形成され，ｐ型ベース層２５には，ｎ型ベース層１１に突出する深さの複数のトレンチ溝が設けられている。各トレンチ溝には，Ｓｉ酸化膜からなるゲート絶縁膜２６を介してゲート電極２７が埋込み形成されている。
【００８２】ｐ型ベース層表面２５にはゲート絶縁膜２６に接する複数のｎ型ソース層２８が選択的に形成されている。各ｎ型ソース層２８上及びｐ型ベース層２５上には，共通のソース電極２９が形成されている。」
　
ウ　高移動度層
「【０１２６】次に，本発明の第１１の実施の形態に係るＩＧＢＴについて説明する。図１７はこのＩＧＢＴの構成を模式的に示す断面図である。このＩＧＢＴは，基板をｐ型ベース層６１とし，ｐ型ベース層６１の一方の表面には拡散によりｎ型エミッタ層６２が順次形成され，ｐ型エミッタ層６２の表面上にはドレイン電極６３が形成されている。
【０１２７】また，ｐ型ベース層６１の他方の表面には複数のｎ型ベース層６４が選択的に拡散形成されており，各ｎ型ベース層６４の表面にはｐ型ソース層６５が選択的に形成されている。
【０１２８】一方のｎ型ベース層６４からｐ型ベース層６１を介して他方のｎ型ベース層６４に至る領域上には，高移動度層６６が形成されている。また，ｐ型エミッタ層６５から高移動度層６６を介して他方のｐ型エミッタ層６５に至る領域上には，ゲート絶縁膜６７を介してゲート電極６８が形成されている。ゲート電極６８を挟むように，一方のｎ型ベース層６４上及びｐ型ソース層６５上と，他方のｎ型ベース層６４上及びｐ型ソース層６５上とには各々ソース電極６９が形成されている。
【０１２９】ここで，高移動度層６６は，チャネル抵抗Ｒchの低減によりＩch／Ｉを増加させるものであり，例えばＳｉ／ＳｉＧｅのＨＨＭＴ（High-Hole-Mobility-Transistor ）構造が適用可能であって，特に限定されないが，ここでは図１８乃至図２１のいずれかに示す構造が使用されている。そのほか表面にガリウムひ素（ＧａＡｓ）の薄膜をゲート下を含むシリコン表面に形成して，ｎ型ベース層をもつ構造に適用することもできる。
【０１３０】
図１８に示す高移動度層６６は，ｐ型ベース層６１又はｎ型ベース層６４に対応するＳｉ層６１４と，ゲート絶縁膜６７との間にＳｉＧｅ層６６ａが形成されている。この高移動度層６６では，Ｓｉ層６１４に対して負電圧がゲート電極６８に印加されると，ＳｉＧｅ層６６ａとゲート絶縁膜６７との界面にチャネルが形成される。このチャネル中の正孔の移動度は，Ｓｉ−ＳｉＯ
2
 界面に形成されるチャネル中の正孔の移動度の１．５倍である
【０１３１】図１９に示す高移動度層６６は，Ｓｉ層６１４からゲート絶縁膜６７までの間に，ＳｉＧｅ層６６ａ，Ｓｉ層６６ｂが順次形成されている。この高移動度層６６では，Ｓｉ層６１４に対して負電圧がゲート電極６８に印加されると，ＳｉＧｅ層６６ａとＳｉ層６６ｂとのヘテロ界面にチャネルが形成される。このチャネル中の正孔の移動度は，Ｓｉ−ＳｉＯ2 界面に形成されるチャネル中の正孔の移動度の１．８倍である。
【０１３２】図２０に示す高移動度層６６は，Ｓｉ層６１４からゲート絶縁膜６７までの間に，ｐ型Ｓｉ層６６ｃ，ＳｉＧｅ層６６ａが順次形成されている。なお，ｐ型Ｓｉ層６６ｃは全体あるいは一部がｐ型にドープされている。この高移動度層６６では，ゲート電極６８に電圧が印加されないとき，ｐ型Ｓｉ層６６ｃとＳｉＧｅ層６６ａとのヘテロ界面にチャネルが形成される。このチャネル中の正孔の移動度は，Ｓｉ−ＳｉＯ2 界面に形成されるチャネル中の正孔の移動度の２倍である。Ｓｉ層６１４に対して正電圧がゲート電極６８に印加されると，チャネルが消失される。
【０１３３】図２１に示す高移動度層６６は，Ｓｉ層６１４からゲート絶縁膜６７までの間に，ＳｉＧｅ層６６ａ，ｐ型Ｓｉ層６６ｃが順次形成されている。この高移動度層６６では，ゲート電極６８に電圧が印加されないとき，ＳｉＧｅ層６６ａとｐ型Ｓｉ層６６ｃとのヘテロ界面にチャネルが形成される。このチャネル中の正孔の移動度は，Ｓｉ−ＳｉＯ2 界面に形成されるチャネル中の正孔の移動度の２倍である。Ｓｉ層に対して正電圧がゲート電極に印加されると，チャネルが消失される。
【０１３４】なお，高移動度層６６は，チャネル抵抗を低減可能であれば前述した構成に限定されず，例えばｐ型ベース層６１表面，あるいはｐ型ベース層６１表面とｎ型ベース層６４表面とにｐ型不純物をドープすることによっても形成可能である。」
　
エ　トレンチ溝を有する第１５の実施の形態
「【０１５２】次に，本発明の第１５の実施の形態に係るＩＥＧＴについて説明する。
図２７はこのＩＥＧＴの構成を模式的に示す断面図である
Ｓｉ基板をｐ型ベース層８１とし，ｐ型ベース層８１の一方の表面には拡散によりｎ型エミッタ層８２が順次形成され，ｎ型エミッタ層８２の表面上にはドレイン電極８３が形成されている
【０１５３】また，
ｐ型ベース層８１の他方の表面にはｎ型ベース層８４が拡散形成され，ｎ型ベース層８４には，ｐ型ベース層８１に突出する深さの複数のトレンチ溝が設けられている。各トレンチ溝内には高移動度層８５が形成され，高移動度層８５上にゲート絶縁膜８６を介してゲート電極８７が埋込み形成されている。高移動度層８５は，前述同様に，図１８乃至図２１のいずれかの構成が使用されている
【０１５４】
ｎ型ベース層８４表面には高移動度層８５に接する複数のｐ型ソース層８８が選択的に形成されている。各ｐ型ソース層８８上及びｎ型ベース層８４上には共通のソース電極８９が形成され，このソース電極８９はゲート電極８７から絶縁されている
【０１５５】ここで，このＩＥＧＴは，第１１の実施形態に係るＩＧＢＴと同様に動作するが，ｎ型ベース層８４からｐ型ベース層８１に突き出たトレンチ溝の長さＴに対応して単位セルの幅Ｗの最適値が異なるため，最適設計を行なった場合の通電損失が異なってくる。
【０１５６】図２８はこのＩＥＧＴで４５００Ｖの順阻止耐量をもつものについて，各チャネル中の正孔の移動度に対して，Ｔ＝２μｍ，４μｍ，６μｍの場合の最適設計を行なった場合の通電損失を示す図である。第１１の実施形態と同様に，高移動度層８５によりチャネル抵抗を低減させたので，正孔の注入を促進でき，もって，通電損失を著しく低減させることができる。また，トレンチ溝の長さＴに比例して通電損失を低減させることができる。
【０１５７】上述したように第１５の実施の形態によれば，第１１の実施形態の効果に加え，トレンチ溝の長さＴに比例して通電損失を低減させることができる。」
　
　ここで，上記エの記載とともに，図２７を見ると，トレンチ溝内の側壁に高移動度層８５が設けられているとともに，トレンチ溝内に，該高移動度層８５上のゲート絶縁膜８６を介してゲート電極８７が埋込み形成されていることが見て取れる。
　また，上記エには，トレンチ溝を有する第１５の実施の形態について，「高移動度層８５は，」「図１８乃至図２１のいずれかの構成が使用されている」と記載されているから，「図１８乃至図２１のいずれかの構成」から任意に選択できることが分かる。さらに，図１８に示された構成において，Ｓｉ層６１４は，図１７におけるｐ型ベース層６１又はｎ型ベース層６４に対応するものであるから，図１８に示された構成を図２７に示されたＩＥＧＴに適用した場合，前記Ｓｉ層６１４は，トレンチ溝の側面におけるｐ型ベース層８１表面またはｎ型ベース層８４表面となることは明らかである。
　
　したがって，引用例１には，高移動度層８５として図１８の構成を採ったものとして，次の発明が記載されているものと認められる。（以下「引用発明」という。）
　
「Ｓｉ基板をｐ型ベース層８１とし，該ｐ型ベース層８１の一方の表面に形成されたｎ型エミッタ層８２と，該ｎ型エミッタ層８２の表面上に形成されたドレイン電極８３とを備えるとともに，
　前記ｐ型ベース層８１の他方の表面に形成されたｎ型ベース層８４と，該ｎ型ベース層８４からｐ型ベース層８１に突出する深さに設けられた複数のトレンチ溝と，該複数のトレンチ溝の側面にあるＳｉとＳｉＧｅ層からなる高移動度層８５と，該高移動度層８５上にゲート絶縁膜８６を介して前記トレンチ溝内に埋込み形成されたゲート電極８７とを備え，
　さらに，ｎ型ベース層８４表面には，高移動度層８５に接する複数のｐ型ソース層８８が選択的に設けられ，該複数のｐ型ソース層８８上及び前記ｎ型ベース層８４上には，ゲート電極８７から絶縁されている共通のソース電極８９が形成されている，
ＩＥＧＴ。」
　
（２−２）特開平３−２８０４３７号公報
　原査定の拒絶の理由に引用され，本願の優先日前に日本国内において頒布された刊行物である，特開平３−２８０４３７号公報（以下「引用例２」という。）には，第１図〜第３図とともに，以下の記載がある。
ア　産業上の利用分野
「（産業上の利用分野）
本発明は，ヘテロ接合構造を利用した半導体装置とその製造方法に関する。
」（第１ページ右下欄３〜５行）
　
イ　実施例
「第１図は一実施例のｐチャネルＭＯＳＦＥＴである。ｎ型Ｓｉ基板１に互いに離隔したｐ＋型ソース，ドレイン拡散層６，７が形成され，これらソース，ドレイン拡散層６，７間の基板表面にゲート絶縁膜４を介してゲート電極５が形成されている。ゲート絶縁膜４は熱酸化膜であり，ゲート電極５は多結晶シリコン膜膜である。ゲート絶縁膜４下のチャネル領域となる部分には，Ｇｅのイオン注入によりＳｉＧｅ層２が形成されている。この実施例では，ＳｉＧｅ層２の上に薄いＳｉ層３が残されている。ＳｉＧｅ層２は，その両端がソース，ドレイン拡散層６，７まで入り込むように形成されている。ソース，ドレイン拡散層６，７にはそれぞれＡｌ膜等によりソース，ドレイン電極８，９が形成されている。
　・・・
　このように形成されたＭＯＳＦＥＴのゲート電極５に負の電圧を印加すると，ゲート絶縁膜４下のＳｉ層およびＳｉＧｅ層２は空乏化し，バンドギャップの狭いＳｉＧｅ層２にはソース拡散層６から正孔が入り込んで，ここがチャネルとなる。このチャネル領域を走行する正孔は，その上にＳｉ層３があるためにこれがバリアとなってゲート絶縁膜４との衝突がない。このため高い移動度が得られ，その結果高速動作が可能になる。またゲート絶縁膜４にはＳｉの熱酸化により形成される良質の薄い酸化膜を用いるから，高いｇｍが得られる。
　またこの実施例においては，ＳｉＧｅ層２がソース，ドレイン拡散層６，７間を完全に横切って形成されているため，ソース拡散層６からチャネルへのキャリア注入には障壁がない。これも素子特性を良好なものとしている。」（第２ページ左下欄７行〜第３ページ左上欄１５行）
　
ウ　他の実施例
「第２図〜第４図は，本発明の他の実施例のｐチャネルＭＯＳＦＥＴである。これらの実施例において第１図と対応する部分には第１図と同一符号を付して詳細な説明は省略する。
　第２図の実施例は，
チャネル領域となるＳｉＧｅ層２をイオン注入ではなく，エピタキシャル成長により形成したものである
　第３図は，ＳｉＧｅ層２がゲート絶縁膜４の直下に形成された実施例である。
ＳｉＧｅ層２の表面にも熱酸化によって良質のゲート絶縁膜４を形成することができる
　
（３）本願補正発明と引用発明との対比
ア　引用発明は，「Ｓｉ基板をｐ型ベース層８１とし，該ｐ型ベース層８１の一方の表面に形成されたｎ型エミッタ層８２と，該ｎ型エミッタ層８２の表面上に形成されたドレイン電極８３とを備え」，また「Ｓｉ基板」は「ｐ型ベース層８１の他方の表面」も備える。一方，本願補正発明における「前記下部表面」は，「底部表面」を指すものと認められるから，引用発明における「Ｓｉ基板」，「ｐ型ベース層８１の一方の表面」及び「ドレイン電極８３」は，それぞれ本願補正発明の「頂部表面及び底部表面を有するシリコンウエハ」，「下部表面」及び「ドレイン電極」に相当する。
イ　引用発明は「ｐ型ベース層８１の他方の表面に形成されたｎ型ベース層８４」を備え，さらに，「ｎ型ベース層８４表面には，高移動度層８５に接する複数のｐ型ソース層８８が選択的に設けられ，該複数のｐ型ソース層８８上及び前記ｎ型ベース層８４上には，ゲート電極８７から絶縁されている共通のソース電極８９が形成されている」から，引用発明における「ｐ型ベース層８１の他方の表面」及び「ソース電極８９」は，それぞれ本願補正発明の「頂部表面」及び「ソース電極」に相当する。
ウ　引用発明における「ｎ型ベース層８４からｐ型ベース層８１に突出する深さに設けられた複数のトレンチ溝」は，本願補正発明の「前記頂部表面に形成されるとともに所定の深さまで延在する少なくとも一つのトレンチ」に相当する。
エ　引用発明における「該複数のトレンチ溝の側面にあるＳｉとＳｉＧｅ層からなる高移動度層８５」と，本願補正発明の「少なくとも前記トレンチの側壁にあり，前記側壁にあってひずんだシリコンの格子間隔に適合するひずんだＳｉＧｅ層」とは，「少なくとも前記トレンチの側壁にあり，前記側壁にあるシリコンに接して設けられたＳｉＧｅ層」を有する点で共通する。
オ　引用発明においては，「高移動度層８５」は「Ｓｉ層とＳｉＧｅ層からなる」ものであるから，引用発明における「該高移動度層８５上にゲート絶縁膜８６を介して前記トレンチ溝内に埋込み形成されたゲート電極８７」と，本願補正発明の「前記ひずんだＳｉＧｅ層の少なくとも一部に形成されたゲート誘電体層と前記ゲート誘電体層の頂部の導電ゲート構造とを含むＭＯＳゲート構造」とは，「ＳｉＧｅ層の少なくとも一部に形成されたゲート誘電体層と前記ゲート誘電体層の頂部の導電ゲート構造とを含む絶縁ゲート構造」である点で共通する。
カ　引用発明は，「ゲート絶縁膜８６を介して前記トレンチ溝内に埋込み形成されたゲート電極８７」を備える「ＩＥＧＴ」であるところ，「ＩＥＧＴ」は半導体素子であるから，本願補正発明の「トレンチ型ＭＯＳゲート素子」とは，「トレンチ型絶縁ゲート素子」である点で共通する。
　
　したがって，本願補正発明と引用発明とは，
「トレンチ型絶縁ゲート素子であって，
　頂部表面及び底部表面を有するシリコンウエハと；
　前記頂部表面にあるソース電極と；
　前記下部表面にあるドレイン電極と；
　前記頂部表面に形成されるとともに所定の深さまで延在する少なくとも一つのトレンチと；
　少なくとも前記トレンチの側壁にあり，前記側壁にあるシリコンに接して設けられたＳｉＧｅ層と；
　前記ＳｉＧｅ層の少なくとも一部に形成されたゲート誘電体層と前記ゲート誘電体層の頂部の導電ゲート構造とを含む絶縁ゲート構造と；
　を備えることを特徴とするトレンチ型絶縁ゲート素子。」
である点で一致する。
　
　一方，両者は，以下の各点で相違する。
《相違点１》
　本願補正発明においては，「少なくとも前記トレンチの側壁にあ」る「ＳｉＧｅ層」が，「前記側壁にあってひずんだシリコンの格子間隔に適合するひずんだＳｉＧｅ層」であるのに対して，引用発明においては，「少なくとも前記トレンチの側壁にあり，前記側壁にあるシリコンに接して設けられたＳｉＧｅ層」は備えるものの，「ひずんだシリコンの格子間隔に適合するひずんだＳｉＧｅ層」であることまでは明らかでない点。
《相違点２》
　本願補正発明においては，「ＳｉＧｅ層の厚さは，前記ひずんだＳｉＧｅ層が緩和し始める厚さ未満であ」るのに対して，引用発明においては，ＳｉＧｅ層の厚さについての特定がされていない点。
《相違点３》
　本願補正発明においては，「ＳｉＧｅ層は，前記シリコンウエハの頂部表面まで延長し，前記シリコンウエハの頂部表面に配置される」という構成を備えているが，引用発明においてはそのような構成を備えていない点。
《相違点４》
　本願補正発明は，「ＭＯＳゲート構造」を備える「トレンチ型ＭＯＳゲート素子」であるのに対して，引用発明は「絶縁ゲート」を備える「トレンチ型絶縁ゲート素子」ではあるものの，「ＭＯＳ」構造のゲートを有することまでは特定されていない点。
　
（４）相違点についての判断
《相違点１について》
　引用例１には，ＳｉＧｅ層の形成方法についての記載はないが，引用例１の図１８〜２１に示されたものにおいては，ＳｉＧｅ層に接する部分に高移動度のチャネルを形成しているから，結晶欠陥による移動度の低下を避けるべく，当該ＳｉＧｅ層を単結晶層とすることは当業者に明らかである。そして，引用例２について，前記第２　４．（２−２）ウに摘示したように，Ｓｉ上にＳｉＧｅ層をエピタキシャル成長させる技術は，従来より周知であるから，引用発明におけるＳｉＧｅ層をエピタキシャル成長により，すなわち，ＳｉＧｅ層をＳｉの格子間隔に整合するように単結晶層として形成することは，当業者が適宜になし得たことである。
　一方，ＳｉとＳｉＧｅとは，格子定数が異なる材料であることは技術的な常識であり，上述のように，Ｓｉ上にＳｉＧｅ層をエピタキシャル成長させたときに，両者に前記格子定数の差異に起因するひずみが発生することは当業者に明らかなことである。
　よって，引用発明において，「少なくとも前記トレンチの側壁にあ」る「ＳｉＧｅ層」が，「前記側壁にあってひずんだシリコンの格子間隔に適合するひずんだＳｉＧｅ層」とすることは，当業者が適宜になし得たことである。
　
《相違点２について》
　一般に，格子定数が異なる材料上にエピタキシャル成長を行うとき，一定程度以上の膜厚（臨界厚さ）を越えると，成長させた膜に欠陥が生ずるとともに，内在していた歪みが緩和することは，例えば，以下の周知例１〜３にも示されているように，従来より周知である。
　
　・周知例１：　Hargrove M J et al.，'Quantum Mechanical Modeling of the Charge Distribution in a Si/Si1-xGex/Si P-Channel MOSFET'，
International Electron Devices Meeting, 1994. Technical Digest.，p.735-738,　1994年
　本願の優先日前に外国において頒布された上記刊行物には，Ｆｉｇ．１とともに以下の記載がある（邦訳は当審による。）。
　a　“The Si/Si1-xGex/Si p-channel FET device under study is shown in Fig.1. The critical device design parameters are TSi, TSiGe, and the Ge mole fraction(x) in the Si1-xGex alloy.”（735ページ右欄４〜７行）（邦訳：検討するSi/Si1-xGex/Siｐ−チャネルＦＥＴ素子はＦｉｇ．１に示される。重要な素子設計パラメータは，TSi, TSiGeと，Si1-xGex中のGeモル分率(x)である。）
　ｂ　“Large Ge-mole fraction in Si1-xGex alloys has been shown to cause alloy relaxation and misfit dislocation generation.”（736ページ右欄最下行より８〜６行）（邦訳：Si1-xGexにおけるGeモル分率が大きいことは，緩和とミスフィット欠陥の発生の原因とされている。）
　ｃ　“The Si1-xGex alloy thickness is a function of the Ge mole fraction [10]. The larger the value of x, the thinner TSiGe must be in order not to exceed the critical layer thickness for misfit dislocation generation[10].”（737ページ左欄５〜８行）（邦訳：Si1-xGex の厚さはGeモル分率の関数である。ミスフィット欠陥が発生する臨界膜厚を越えないように，ｘの値が大きくなるほど，TSiGe はより薄くなければならない。）
　
　・周知例２：　特開２００３−１５８０７４号公報
　本願の優先日前に日本国内において頒布された特開２００３−１５８０７４号公報には以下の記載がある。
「【０００２】
【従来の技術】半導体結晶基板と格子定数が異なる半導体結晶薄膜を成長する場合，基板を構成する原子と薄膜を構成する原子が同様の規則性を持って連続して配列されるために，半導体結晶薄膜を構成する原子の配列は立方体から直方体へと変形する。
【０００３】この変形により半導体結晶薄膜中に応力が発生する。２つの結晶の格子定数が異なること，すなわち格子不整合により発生した応力が，結晶を構成する原子の結合エネルギーより大きくなったときに結晶中に転位が発生して応力が緩和される。転位とは，原子の存在していない領域であり，転位を導入することで結晶表面の面内に存在する原子の数を調整して，（基板の格子定数＊面内の原子数）＝（薄膜の格子定数＊面内の原子数｀）とすることができる。従って，格子定数の異なる２種類の結晶を連続して成長した場合には，成長膜厚が厚くなって薄膜内の内部応力が転位の発生エネルギー以上になった場合に，転位を発生して応力を緩和することとなる。しかしながら，薄膜内の転位はトラップとなり電子の移動度を低下させたり，光子の消滅中心となる等問題となるために，デバイスの活性領域における転位の密度を低下させる必要があった。」
　
　・周知例３：　特開平２００２−１９８５２８号公報
　本願の優先日前に日本国内において頒布された特開平２００２−１９８５２８号公報には，図２２とともに以下の記載がある。
・「【０００２】
【従来の技術】従来より，電界効果トランジスタの高速化を目的として，ＳｉとＧｅとの混晶であるＳｉ1-x Ｇｅx 層（０＜ｘ＜１）（以下ＳｉＧｅ層と記す）とＳｉ層との間に形成されるヘテロ障壁を利用して，ＳｉＧｅ層にホールを閉じこめてｐチャネルを形成するようにしたＭＯＳ（Metal-Oxide-Semiconductor ）型電界効果トランジスタが報告されている。
【０００３】図２２は，このような従来のｐチャネル型電界効果トランジスタ（ｐ−ＭＯＳＦＥＴ）の一例を示す断面図である。
　・・・。」
・「【００１６】寄生チャネルを抑制するためには，上述したように，ＳｉＧｅチャネル層とシリコンキャップ層との界面におけるバンドオフセット値ΔEｖを大きくしてやればよく，そのためにはＧｅ組成を大きくすればよいが，そうするとＳｉＧｅチャネル層３０３はより大きな圧縮歪みを受けることになる。歪みが大きくなりすぎると，結晶は歪んだ状態を保持できずに結晶欠陥を生じて本来の格子定数に戻ろうとする。これを格子緩和と呼ぶ。結晶の格子緩和が発生すると，結晶欠陥により局在準位が生じ，これがリーク電流やホールの移動度の低下の原因となり，デバイス特性を劣化させる。
【００１７】この格子緩和の起こりやすさは，薄膜結晶の膜厚にも依存する。すなわち，歪みを内包した状態で（格子緩和を起こさずに）結晶成長できる膜厚には上限値が存在し，この上限膜厚を臨界膜厚と呼ぶ。
　・・・。」
　
　それゆえ，上記《相違点１について》において述べたように，引用発明において，Ｓｉ上にＳｉＧｅ層をエピタキシャル成長させたときにあっても，両半導体材料に前記格子定数の差異に起因するひずみが発生するところ，上記周知の事項に照らして，欠陥によって緩和が発生する厚さよりも薄くすることは，ＳｉＧｅ層における結晶欠陥による移動度の低下を避けるために当然になされることと言える。
　よって，引用発明において，「ＳｉＧｅ層の厚さ」を「ひずんだＳｉＧｅ層が緩和し始める厚さ未満」とし，相違点２に係る構成を備えることは，当業者が前記《相違点１》に係る構成を採るに際し，当然になし得たことである。
　
《相違点３について》
　上記《相違点１について》において述べたとおり，引用発明において，Ｓｉ上にＳｉＧｅ層をエピタキシャル成長させることは当業者が適宜になし得たことであるところ，通常，当該エピタキシャル成長は，トレンチ溝が形成された構造上の上面のすべてになされることは明らかである。そして，そのようにして形成されたＳｉＧｅ層を，前記トレンチ溝の内部のみに配置するようにするか，あるいは，引用例２の第３図に示されているように，基板上の全面にＳｉＧｅ層を形成したままとし，その結果「シリコンウエハの頂部表面まで延長し，前記シリコンウエハの頂部表面に配置される」状態とするかは，当業者が適宜選択できたことである。
　そして，本願翻訳文の記載を見ても，「ＳｉＧｅ層は，前記シリコンウエハの頂部表面まで延長し，前記シリコンウエハの頂部表面に配置される」構成とすることに格別な技術的意義は見いだせない。
　よって，相違点３は，当業者が適宜になし得たことである。
　
《相違点４について》
　引用発明においては，ゲート絶縁膜８６の形成方法は特定されていないが，例えば，引用例２について前記第２　４．（２−２）ウで摘示したように，ＳｉＧｅ層表面に酸化によりゲート絶縁膜を作成することは，従来より周知の技術であるから，引用発明においても，酸化膜からなるゲート絶縁膜を用いて，金属−酸化物−半導体からなるゲート構造，すなわち「ＭＯＳゲート構造」とすることは当業者が適宜になし得たことである。
　よって，相違点４は当業者が容易になし得たことである。
　
（５）小括
　上述したように，本願補正発明は，周知技術を勘案して，引用発明及び引用例２の記載に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許を受けることができない。
　よって，本願補正発明は，特許出願の際独立して特許を受けることができない。
　
５．むすび
　したがって，本件補正は，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する特許法第１２６条第５項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明について
１．平成２０年１１月４日付けの手続補正は，上記のとおり却下されたので，本願の請求項１に係る発明は，平成２０年７月４日付けの手続補正により補正された特許請求の範囲の請求項１に記載された事項により特定される以下のとおりのものである。（以下「本願発明」という。）
「　【請求項１】
　トレンチ型ＭＯＳゲート素子であって，
　頂部表面及び底部表面を有するシリコンウエハと；
　前記頂部表面にあるソース電極と；
　前記下部表面にあるドレイン電極と；
　前記頂部表面に形成されるとともに所定の深さまで延在する少なくとも一つのトレンチと；
　少なくとも前記トレンチの側壁にあり，前記側壁にあってひずんだシリコンの格子間隔に適合するひずんだＳｉＧｅ層と；
　前記ひずんだＳｉＧｅ層の少なくとも一部に形成されたゲート誘電体層と前記ゲート誘電体層の頂部の導電ゲート構造とを含むＭＯＳゲート構造と；
　を備え，
　前記ＳｉＧｅ層の厚さは，前記ひずんだＳｉＧｅ層が緩和し始める厚さ未満であることを特徴とするトレンチ型ＭＯＳゲート素子。」
　
２．　引用発明
　引用発明は，前記第２の４．「（２）刊行物に記載された発明」に記載したとおりのものである。
　
３．対比・判断
　前記第２「１．本件補正の内容」〜第２「３．補正の目的の適否及び新規事項の追加の有無についての検討」において記したように，本願補正発明は，本件補正前の請求項１（本願発明）において，「ＳｉＧｅ層」についての限定を付したものである。言い換えると，本願発明は，本願補正発明から前記限定を除いたものである。
　そうすると，本願発明の構成要件をすべて含み，これをより限定したものである本願補正発明が，前記第２の４．「（３）補正発明と引用発明との対比」〜第２の４．「（５）小括」において検討したとおり，技術常識及び及び従来周知の技術を勘案して，引用発明に基づいて当業者が容易に発明をすることができたものであるから，本願発明も同様の理由により，当業者が容易に発明をすることができたものである。
　よって，本願発明は特許法第２９条第２項の規定により特許を受けることができない。
　
第４　むすび
　以上のとおりであるから，本願は，他の請求項について検討するまでもなく，拒絶をすべきものである。
　よって，結論のとおり審決する。