【事件の表示】
　特願２００２−３６６０４７「表示装置および携帯端末」拒絶査定不服審判事件〔平成１６年　７月１５日出願公開、特開２００４−１９８６７２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
I　手続の経緯
　
　本願は、平成１４年１２月１８日に出願された特願２００２−３６６０４７号であって、本願について、平成２０年８月１日付けで拒絶理由が通知され、それに対して同年９月１９日付けで意見書ならびに手続補正書が提出されたものの、同年１１月１４日付けで拒絶査定がなされ、この査定を不服として、同年１２月２５日に拒絶査定不服審判が請求されるとともに、平成２１年１月２３日付けで手続補正がされたものである。
　
　その後、当審において平成２２年５月２８日付けで審尋がなされ、平成２２年７月３０日付けで回答書が提出されている。
　
II　平成２１年１月２３日付け手続補正についての補正の却下の決定
　
〔補正の却下の決定の結論〕
　　
　平成２１年１月２３日付け手続補正（以下、「本件補正」という。）を却下する。
　
〔理由〕
　
１　目的要件違反
　
　本件補正は、特許請求の範囲を補正するものであって、その補正は、補正前（平成２０年９月１９日付け手続補正によって補正。以下、同じ。）の請求項１の、
　
「【請求項１】　透明絶縁基板上に画素が行列状に配置されてなる画素部と、
　前記画素部と同じ透明絶縁基板上に形成され、互いに直列に接続された複数の抵抗素子による抵抗分割によってデジタル表示データのビット数に対応した複数の基準電圧を発生する基準電圧発生手段と、
　前記画素部と同じ透明絶縁基板上に形成され、前記複数の基準電圧の中から前記デジタル表示データに対応した１つの基準電圧を選択してアナログ表示信号として前記画素部に供給するＤＡ変換手段とを備え、
　前記基準電圧発生手段が、
　前記複数の抵抗素子の数および総抵抗値に対応した長さで前記透明絶縁基板上に連続して形成され、直流電流が流れることによって前記複数の抵抗素子の個々の抵抗値の長さ位置に前記複数の基準電圧を発生する不純物を含む半導体層と、
　前記半導体層における前記長さ位置にコンタクト部を介して電気的に接続され、当該長さ位置にそれぞれ発生する前記複数の基準電圧の各々を前記ＤＡ変換手段に伝送する複数の配線を含む配線層とを有する
　表示装置。」
　
なる記載を、
　
「【請求項１】　透明絶縁基板上に画素が行列状に配置されてなる画素部と、
　前記画素部と同じ透明絶縁基板上に形成され、互いに直列に接続された複数の抵抗素子による抵抗分割によってデジタル表示データのビット数に対応した複数の基準電圧を発生する基準電圧発生手段と、
　前記画素部と同じ透明絶縁基板上に形成され、前記複数の基準電圧の中から前記デジタル表示データに対応した１つの基準電圧を選択してアナログ表示信号として前記画素部に供給するＤＡ変換手段とを備え、
　前記基準電圧発生手段
は
　前記複数の抵抗素子の数および総抵抗値に対応した長さで前記透明絶縁基板上に連続して形成され、直流電流が流れることによって前記複数の抵抗素子の個々の抵抗値の長さ位置に前記複数の基準電圧を発生する不純物を含む半導体層と、
　前記半導体層における前記長さ位置にコンタクト部を介して電気的に接続され、当該長さ位置にそれぞれ発生する前記複数の基準電圧の各々を
、抵抗分割回路を経由して
　表示装置。」
（下線は補正箇所を示す。）と補正するものを含む。
　
　ここで、上記請求項１に係る補正は、「抵抗分割回路」なる発明特定事項を追加する補正を含んでいるが、当該事項に相当する、あるいは、当該事項を上位概念化した事項が補正前の各請求項に存在しないことは明らかであるので、「抵抗分割回路」の追加は、新たな発明特定事項を付加するものであって、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２（以下、単に「特許法第１７条の２」という。）第４項第２号に規定する「特許請求の範囲の減縮」に該当しないことは明らかである。発明の解決しようとする課題について検討しても、抵抗分割回路の追加により、基準電圧をさらに分割する（本願の明細書の段落【００５０】）ことができるようになり、基準電圧の数が増加するため、本件補正後の請求項１に係る発明は、アナログ表示信号の階調分解能を高めるという課題を解決するものとなっているのに対して、本件補正前の請求項１に係る発明は当該課題を解決するものではないから、本件補正の前後で課題が同一であるとはいえない。
　
　また、「抵抗分割回路」の追加は、請求項の削除、誤記の訂正、明りょうでない記載の釈明に該当しないことは明らかである。
　
　してみると、本件補正は、特許法第１７条の２第４項各号に規定するいずれを目的とするものでもない。
　
　したがって、本件補正は、特許法第１７条の２第４項の規定に違反する。
　
　なお、請求人は、平成２２年７月３０日付け回答書において、「抵抗分割回路」は、「配線」の途中に含まれる何らかの機能を持つ回路部に相当するので、当該事項の追加は「配線」を限定するものであり、発明特定事項の限定に相当する旨主張しているが、本件補正発明において、「配線」は「配線層」の構成要素であるのに対して、「抵抗分割回路」は「配線層」の構成要素ではないから（本願の明細書中にも、「抵抗分割回路」を「配線層」中に設ける等の記載はない。）、「抵抗分割回路」が「配線」の一要素であるとする当該主張は採用できない。
　
２　独立特許要件違反
　
　上記のとおり、本件補正は、特許法第１７条の２第４項の規定に違反するものであるが、仮に、本件補正による請求項１に係る補正が特許法第１７条の２第４項第２号に掲げる、特許請求の範囲の減縮を目的とする補正であるとして、本件補正後の請求項１に記載されている発明特定事項により特定される発明(以下、「本件補正発明」という。)が、特許出願の際独立して特許を受けることができるものであるか否か、すなわち、特許法第１７条の２第５項において準用する同法第１２６条第５項に規定する要件を満たすか否かについて、以下に検討する。
　
〔本件補正発明〕
　
　本件補正発明は、平成２１年１月２３日付け手続補正書の特許請求の範囲の請求項１に記載された事項により特定される、上記「II」「１」に記載したとおりのものである。
　
２−１　記載不備（特許法第３６条第６項第２号）
（１）本件補正発明において、「前記複数の基準電圧の各々を、抵抗分割回路を経由して前記ＤＡ変換手段に伝送する」とあるが、「抵抗分割回路を経由して・・・伝送」するとは、「抵抗分割回路」をどのように適用して伝送することを意味するのかが不明確である。発明の詳細な説明を参照しても、その具体例が開示されておらず、どのような態様の伝送を意味するのかが特定できない。
　
（２）本件補正発明において、
「前記画素部と同じ透明絶縁基板上に形成され、互いに直列に接続された複数の抵抗素子による抵抗分割によってデジタル表示データのビット数に対応した複数の基準電圧を発生する基準電圧発生手段」
という前提の下で、
「前記基準電圧発生手段は、
　前記複数の抵抗素子の数および総抵抗値に対応した長さで前記透明絶縁基板上に連続して形成され、直流電流が流れることによって前記複数の抵抗素子の個々の抵抗値の長さ位置に前記複数の基準電圧を発生する不純物を含む半導体層と、
　前記半導体層における前記長さ位置にコンタクト部を介して電気的に接続され、当該長さ位置にそれぞれ発生する前記複数の基準電圧の各々を、抵抗分割回路を経由して前記ＤＡ変換手段に伝送する複数の配線を含む配線層とを有する」
としている。
　ここで、「抵抗分割回路を経由」することの技術的意味は、本願の明細書の【００５０】において、
「基準電圧線３１−１〜３１−ｎの先にさらに抵抗分割回路を設けて、この抵抗分割回路に微小な直流電流を流すことにより、基準電圧発生回路１６で発生した基準電圧をさらに分割する」
とされていることからして、本件補正発明において、ＤＡ変換手段に伝送される基準電圧は、「デジタル表示データのビット数に対応した複数の基準電圧」である「前記複数の基準電圧」の各々をさらに分割したものであるといえる。
　そうすると、本件補正発明の「ＤＡ変換手段」には、「デジタル表示データのビット数に対応した複数の基準電圧」の各々をさらに分割した基準電圧が伝送されることになるが、「ＤＡ変換手段」で必要な「デジタル表示データのビット数に対応した複数の基準電圧」よりもずっと多くの基準電圧（最低限の２分割でも２倍になる。）をどのように用いるのかが不明確であるから、「抵抗分割回路を経由」することの技術的意味が明確でない。
　
　よって、本件補正発明は不明確であるから、特許法第３６条第６項第２号に規定する要件を満たしていないので、特許出願の際独立して特許を受けることができないものである。
　
２−２　進歩性（特許法第２９条第２項）
　　
（１）引用例
（１ａ）引用例１　
　原査定の拒絶の理由に引用された、本願出願日前に頒布された刊行物である特開２００１−６７０４８号公報（以下、「引用例１」という。）には、図面とともに以下の技術的事項の記載がある。（以下摘記中の下線は、当審で付加した。）
　
ア　「【０００１】
【発明の属する技術分野】本発明は、パーソナルコンピュータ、ワークステーション等に用いられる
液晶表示装置
　
イ　「【０００８】
【発明の実施の形態】以下、本発明実施の形態を図面を参照して説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。図１は、本発明の実施の形態のＴＦＴ方式の液晶表示モジュールの概略構成を示すブロック図である。本実施の形態の液晶表示モジュール（ＬＣＭ）は、液晶表示パネル（ＴＦＴ−ＬＣＤ）１０の上側にドレインドライバ１３０が配置され、また、液晶表示パネル１０の側面に、ゲートドライバ１４０、表示制御装置１００、内部電源回路１１０が配置される。
【０００９】図２は、図１に示す液晶表示パネル１０の一例の等価回路を示す図である。なお、図２は回路図であるが、実際の幾何学的配置に対応して描かれており、同図に示すように、
液晶表示パネル１０は、マトリクス状に形成される複数の画素を有する
　
ウ　「【００１２】表示制御装置１００は、１個の半導体集積回路（ＬＳＩ）から構成され、
コンピュータ本体側から送信されてくる
表示用データ（Ｒ・Ｇ・Ｂ）
表示データは、各色毎８ビットの２４ビットで構成されている
ドレインドライバ１３０のラッチ回路に蓄えていた表示データに対応する階調電圧を、液晶表示パネル１０のドレイン信号線（Ｄ）に出力する
　　
エ　「【００１３】図４は、図１に示す内部電源回路１１０の概略構成を示すブロック図である。図４に示すように、内部電源回路１１０は、正電圧生成回路１２１、負電圧生成回路１２２、コモン電極（対向電極）電圧生成回路１２３、ゲート電極電圧生成回路１２４から構成される。
正電圧生成回路１２１、負電圧生成回路１２２は、それぞれ直列抵抗分圧回路で構成され、正極性の９値の階調基準電圧（Ｖ０〜Ｖ８）を、負電圧生成回路１２２は負極性の９値の階調基準電圧（Ｖ９〜Ｖ１７）を出力する
この正極性の階調基準電圧（Ｖ０〜Ｖ８）、および負極性の階調基準電圧（Ｖ９〜Ｖ１７）は、各ドレインドライバ１３０に供給される
　
オ　「【００１５】図５は、図１に示すドレインドライバ１３０の一例の概略構成を示すブロック図である。なお、ドレインドライバ１３０は、１個の半導体集積回路（半導体チップ）から構成される。同図において、
正極性階調電圧生成回路１５１は、正電圧生成回路１２１から入力される正極性の９値の階調基準電圧（Ｖ０〜Ｖ８）に基づいて、正極性の２５６階調分の階調電圧を生成し、デコーダ回路１５６に出力する。負極性階調電圧生成回路１５２は、負電圧生成回路１２２から入力される負極性の９値の階調基準電圧（Ｖ９〜Ｖ１７）に基づいて、負極性の２５６階調分の階調電圧を生成し、デコーダ回路１５６に出力する
ラッチ回路（１）１５４は、ラッチアドレスセレクタ回路１５３から出力されるデータ取り込み用信号に基づき、表示制御装置１００から入力される表示データラッチ用クロック（ＣＬＫ２）に同期して、各色毎８ビットの表示データを出力本数分だけラッチする
このラッチ回路（２）１５５に取り込まれた表示データは、レベルシフト回路を介してデコーダ回路１５６に入力される。デコーダ回路１５６は、正極性の２５６階調分の階調電圧、あるいは負極性の２５６階調分の階調電圧の中から、表示データに対応した１つの階調電圧を選択し、出力アンプ回路１５７に出力する。出力アンプ回路１５７は、入力された階調電圧を、電流増幅して各ドレイン信号線（Ｄ）に出力する。
　　
カ　「【００１６】
図６は、図１に示す正極性階調電圧生成回路１５１あるいは負極性階調電圧生成回路１５２の回路構成を示す回路図である。なお、図６において、Ｖ’０〜Ｖ’８は、正極性あるいは負極性の９値の階調基準電圧（Ｖ０〜Ｖ８，Ｖ９〜Ｖ１７）を示す。同図に示すように、階調電圧生成回路は、正極性あるいは負極性の９値の階調基準電圧（Ｖ０〜Ｖ８，Ｖ９〜Ｖ１７）間を抵抗素子で分圧して、正極性あるいは負極性の２５６階調の階調電圧を生成する抵抗分圧回路で構成される。
　
キ　「【００１７】図７は、半導体集積回路（半導体チップ）内での、従来の階調電圧生成回路のレイアウトを示す図である。従来の階調電圧生成回路は、アルミニウム等で形成される階調電圧配線層１９と、当該階調電圧配線層１９の下に層間絶縁膜を介して、拡散抵抗膜等により形成される抵抗配線層２０と、この階調電圧配線層１９と抵抗配線層２０とを接続するコンタクトホール２１で構成される。デコーダ２００および出力アンプ回路２１０の入力インピーダンスは、高インピーダンスであり、定常電流は流れないので、従来の抵抗分圧回路では、定常的に流れる定常電流は、抵抗配線層２０の各階調基準電圧間となる。この場合に、
各階調基準電圧間に接続される各抵抗素子の抵抗値は、電流経路となる抵抗配線層２０の配線長（Ｌ）／抵抗配線層２０の配線幅（Ｗ）＊抵抗配線層２０のシート抵抗値で決定される。
【００１８】図８は、半導体集積回路（半導体チップ）内での、本実施の形態の階調電圧生成回路のレイアウトを示す図である。図９は、図８に示すＡ−Ａ’切断線に沿った断面構造を示す断面図である。
本実施の形態の階調電圧生成回路も、アルミニウム等で形成される階調電圧配線層１９と、当該階調電圧配線層１９の下に層間絶縁膜２２を介して、ポリシリコンまたは拡散抵抗膜等により形成される抵抗配線層２０と、この階調電圧配線層１９と抵抗配線層２０とを接続するコンタクトホール２１で構成される。しかしながら、本実施の形態では、抵抗配線層２０に突出部２３を設け、この突出部２３に、階調電圧配線層１９と抵抗配線層２０とを接続するコンタクトホール２１を形成するようにしている。即ち、本実施の形態では、抵抗配線層２０の電流経路外にコンタクトホール２１を形成するようにしている。
本実施の形態では、コンタクトホール２１のコンタクト径の製造ばらつき等により、抵抗配線層２０の配線長（Ｌ）にばらつきが生じることがないので、抵抗分圧回路の各抵抗値にばらつきが生じることがない。従って、抵抗分圧回路で生成される階調電圧にばらつきが生じることがなく、液晶表示パネル１０の表示画像の表示品質を向上させることができる。
　
ク　図１には液晶表示装置の概略の構成が、図２には液晶表示パネルの一例の等価回路が、図示されている。
  
ケ　図５には、ドレインドライバの概略構成が図示されている。
　
コ　図６には、複数の抵抗素子が直列に接続された抵抗分圧回路で構成された階調電圧生成回路の回路構成が図示されている。
　
サ　図８には、抵抗１〜２５５有する抵抗配線層２０を含み、当該抵抗配線層２０の抵抗１〜２５５の端部に対応する部分毎に突出部２３が設けられており、階調電圧１〜２５６を発生する階調電圧生成回路が図示されている。
　
〔記載事項からの認定事項〕
　技術常識からして、上記摘記事項イの液晶表示パネルが、画素電極等を配置する絶縁基板を有することは明らかである。
　これらの記載事項および認定事項を勘案すると、引用例１には次の発明が記載されている。
　
「絶縁基板上に画素がマトリクス状に形成され、
　各色８ビットの表示データに対応した２５６の階調電圧を生成するために、複数の抵抗素子が直列に接続された抵抗分圧回路で構成された正極性（負極性）階調電圧生成回路１５１（１５２）を備え、
　２５６の階調電圧の中から各色８ビットの表示データに対応した１つの階調電圧を選択し、出力アンプ回路１５７（２００）とドレイン信号線Ｄを介して画素に供給するデコーダ回路１５６（２１０）を備え、
　正極性（負極性）階調電圧生成回路１５１（１５２）は、抵抗１〜２５５に対応する部分を有し、階調電圧１〜２５６を発生する拡散抵抗膜より形成される抵抗配線層２０を備え、
　抵抗配線層２０の抵抗１〜２５５の端部に対応する部分毎に突出部２３が設けられ、コンタクトホール２１および突出部２３を介して抵抗配線層２０に接続される階調電圧配線層１９を備え、
　さらに、正極性（負極性）階調電圧生成回路１５１（１５２）に階調基準電圧を供給する直列抵抗分圧回路で構成される正（負）電圧生成回路１２１（１２２）を備える液晶表示装置」
（以下、「引用発明」という。）
　
（１ｂ）引用例２
　原査定の拒絶の理由に引用された、本願出願日前に頒布された刊行物である特開２００２−２１５１０２号公報（以下、「引用例２」という。）には、図面とともに以下の技術的事項の記載がある。（以下摘記中の下線は、当審で付加した。）
　
シ　「【００１１】また、本出願の他の一実施態様によれば、画像表示を行うためにマトリクス状に配置された複数の表示画素と、アナログ画像信号を伝達するために各列毎に設けられ、表示画素に接続された信号線群と、表示画素と信号線群を所定のタイミングで駆動するための駆動回路部を有し、入力された画像表示データを基に、所定のシーケンスに従って該表示画素に画像を表示させるための手段を有する画像表示端末システムで、駆動回路部はラダー抵抗とこのラダー抵抗に接続される複数本の階調電圧配線を有し、信号線群は階調電圧配線に階調電圧選択手段を介して接続されており、各階調電圧配線はインピーダンス変換手段を介して該ラダー抵抗に接続されており、
少なくとも表示画素，信号線群，階調電圧選択手段，階調電圧配線は単一基板上に設けられている
　
ス　「【００１５】図１は本実施例１であるpoly  Ｓｉ−ＴＦＴ液晶表示パネルの構成図である。
【００１６】液晶容量２とpoly  Ｓｉ−ＴＦＴからなる画素スイッチ１を有する表示画素１３がマトリクス状に配置され、画素スイッチ１のゲートはゲート線３を介してゲート線シフトレジスタ４に接続されている。また画素スイッチ１の一端は信号線５を介してＤＡ変換器７に接続されている。ＤＡ変換器７にはラインメモリ９が入力しており、またラインメモリ９にはデータラッチ１０が、データラッチ１０には水平シフトレジスタ１２が接続されている。なおここでＤＡ変換器７には基準電圧線８が共通に入力しており、基準電圧線８はバッファアンプ１４を介してラダー抵抗１５に接続されている。またデータラッチ１０には表示データ線１１が共通に入力している。なおここでは液晶の共通電極、カラーフィルタやバックライト構成等、カラーＴＦＴパネルの構築に必要な一般的な構造や表示データ線１１の入力部は一般的な構成のため、図面の簡略化のために記載を省略している。また、複数の表示画素１３により、表示画素マトリクス(若しくは表示部)を構成している。また、水平シフトレジスタ１２，データラッチ１０，ＤＡ変換器７を有する構成により水平駆動回路８６を構成している。ゲート線シフトレジスタ４を含むゲート線選択回路８４及び水平駆動回路８６を有する構成として駆動回路部と称しても良い。」
　
セ　「【００２４】バッファアンプ１４，ラダー抵抗１５：以下図３を用いて、バッファアンプ１４及びラダー抵抗１５に関してその構成及び動作を説明する。
【００２５】図３はバッファアンプ１４及びラダー抵抗１５と、その周辺の回路構成図である。ラダー抵抗１５には９個の外部回路接続端子１６が設けられており、各外部回路接続端子１６にはＳｉ−ＬＳＩ（Large Scale Integrated Circuit）である基準電圧発生回路１７の基準電圧発生アンプ１８からの出力が接続されている。ラダー抵抗１５には、各外部回路接続端子１６間に８個ずつバッファアンプ１４が設けられており、バッファアンプ１４の出力はそれぞれ基準電圧線８に接続されている。バッファアンプ１４は合計で６４個設けられているが、これは前述のように表示データビットが６bit であることに対応している。
【００２６】ここでラダー抵抗１５は、エラーによる階調反転を生じることなく６４階調の基準電圧を生成するために用いられるが、基準電圧発生回路１７は６４階調の基準電圧値を調整するために用いられる。またバッファアンプ１４はラダー抵抗１５に対する、基準電圧線８に接続された信号線５に起因する負荷容量の影響を抑制する目的で用いられているが、これに関しては後述することにする。
【００２７】なお本実施例においては表示データビットを６bit としたために６４階調の基準電圧線８が必要となっているが、表示データビットをｎbit とすれば、基準電圧線８は２n階調とすれば良いことは言うまでもない。また本実施例では基準電圧発生回路１７をＳｉ−ＬＳＩで構成したが、個別部品で構成する等、本発明の主旨を損ねない範囲で種々の形態をとることが可能である。なおここで基準電圧発生回路１７を後述のバッファアンプ１４同様に多結晶Ｓｉ  ＴＦＴ回路で一体型構成すれば、外部回路接続端子１６が不要になることは明らかである。」
　
ソ　「【００３２】なお
本実施例においては特に記載していないものに関しては、各スイッチ及びトランジスタはガラス基板上に設けられた多結晶Ｓｉ  ＴＦＴを用いて実現されている。
　　
タ　「【００４８】図９は実施例５である画像表示システムにおける、画像表示端末２０１の全体構成図である。
【００４９】無線インターフェース（Ｉ／Ｆ）回路２０２には、圧縮された画像データが外部からbluetooth 規格に基づく無線データとして入力し、無線インタフェース回路２０２の出力はＩ／Ｏ回路２０３を介してバス２０６に接続される。バス206にはこの他にマイクロプロセサ２０４，タイミングコントローラ２０７，フレームメモリ２０８等が接続されている。更にタイミングコントローラ２０７の出力はpoly−Ｓｉ  ＴＦＴ液晶表示パネル８８に入力しており、
poly−Ｓｉ  ＴＦＴ液晶表示パネル８８には基準電圧生成回路８７，水平駆動回路８６，ゲート線選択回路８４，表示画素マトリクス８５が設けられている。
　　
（２）対比（一致点・相違点）
　
　本件補正発明と引用発明とを対比する。
　
＜対応関係Ａ＞
　引用発明の「絶縁基板上に画素がマトリクス状に形成され」ている部分と、本件補正発明の「透明絶縁基板上に画素が行列状に配置されてなる画素部」とは、「絶縁基板上に画素が行列状に配置されてなる画素部」である点で共通する。
　
＜対応関係Ｂ＞
　引用発明の「各色８ビットの表示データ」、「階調電圧」、「複数の抵抗素子が直列に接続された抵抗分圧回路」、「正極性（負極性）階調電圧生成回路１５１（１５２）」および「液晶表示装置」は、それぞれ、本件補正発明の「デジタル表示データ」、「基準電圧」、「互いに直列に接続された複数の抵抗素子による抵抗分割」、「基準電圧発生手段」および「表示装置」に相当する。
　また、引用発明の「各色８ビットの表示データに対応した２５６の階調電圧」は、本件補正発明の「デジタル表示データのビット数に対応した複数の基準電圧」に相当する。
　
＜対応関係Ｃ＞
　引用発明の「２５６の階調電圧の中から各色８ビットの表示データに対応した１つの階調電圧を選択し、出力アンプ回路１５７（２００）とドレイン信号線Ｄを介して画素に供給するデコーダ回路１５６（２１０）」は、「各色８ビット」のデジタルの表示データに対応した階調電圧を選択して画素に供給することにより、画素で表示に用いるアナログの電圧を与えるものであるから、本件補正発明の「複数の基準電圧の中から前記デジタル表示データに対応した１つの基準電圧を選択してアナログ表示信号として前記画素部に供給するＤＡ変換手段」に相当する。
　
＜対応関係Ｄ＞
　技術常識を踏まえると、半導体集積回路における「拡散抵抗膜」とは、半導体に不純物を拡散させた層を意味するから、引用発明の「抵抗１〜２５５に対応する部分を有し、階調電圧１〜２５６を発生する拡散抵抗膜より形成される抵抗配線層２０」と、本件補正発明の「複数の抵抗素子の数および総抵抗値に対応した長さで前記透明絶縁基板上に連続して形成され、直流電流が流れることによって前記複数の抵抗素子の個々の抵抗値の長さ位置に前記複数の基準電圧を発生する不純物を含む半導体層」とは、「複数の抵抗素子の数および総抵抗値に対応した長さで絶縁基板上に連続して形成され、直流電流が流れることによって前記複数の抵抗素子の個々の抵抗値の長さ位置に前記複数の基準電圧を発生する不純物を含む半導体層」である点で共通する。
　
＜対応関係Ｅ＞
　まず、上記「２−１」で述べたとおり、本件補正発明の「抵抗分割回路を経由して・・・伝送」することの技術的意味は明確ではないが、本願の明細書の段落【００５０】の記載等を参酌すると、基準電圧発生手段を２段以上の抵抗分割回路で構成するという程度の技術的意味であると推認されるから、本件補正発明の「抵抗分割回路を経由して・・・伝送」とは、「前記基準電圧発生手段は２段以上の抵抗分割回路を有する」という技術的事項を意味するものと認める。
　次に、引用発明の「直列抵抗分圧回路で構成される正（負）電圧生成回路１２１（１２２）」は、「正極性（負極性）階調電圧生成回路１５１（１５２）」に「階調基準電圧」を供給し、それにより「階調電圧」が生成されるものであるので、「階調電圧」を生成する手段の一部であるといえるから、引用発明が「２５６の階調電圧」を生成するための「抵抗分圧回路」に加えて、「さらに、正極性（負極性）階調電圧生成回路１５１（１５２）に階調基準電圧を供給する直列抵抗分圧回路で構成される正（負）電圧生成回路１２１（１２２）を備える」ことは、上記の認定した技術的事項「前記基準電圧発生手段は２段以上の抵抗分割回路を有する」ことに相当、すなわち、本件補正発明の「抵抗分割回路を経由して・・・伝送」することに相当する。
　そして、引用発明の「階調電圧配線層１９」は、「抵抗配線層２０の抵抗１〜２５５の端部に対応する部分毎」に設けられた「突出部２３」および「コンタクトホール２１」を介して「抵抗配線層２０」に接続されるものであり、かつ、「階調電圧配線層１９」に含まれる個々の階調電圧配線が「２５６の階調電圧」を「デコーダ回路１５６（２１０）」に供給するものであるから、本件補正発明の「半導体層における前記長さ位置にコンタクト部を介して電気的に接続され、当該長さ位置にそれぞれ発生する前記複数の基準電圧の各々を・・・前記ＤＡ変換手段に伝送する複数の配線を含む配線層」に相当する。
　以上を総合すると、引用発明の「階調電圧配線層１９」は、本件補正発明の「半導体層における前記長さ位置にコンタクト部を介して電気的に接続され、当該長さ位置にそれぞれ発生する前記複数の基準電圧の各々を、抵抗分割回路を経由して前記ＤＡ変換手段に伝送する複数の配線を含む配線層」に相当する。
　　
　そうすると、両者は、
　
「絶縁基板上に画素が行列状に配置されてなる画素部と、
　互いに直列に接続された複数の抵抗素子による抵抗分割によってデジタル表示データのビット数に対応した複数の基準電圧を発生する基準電圧発生手段と、
　前記複数の基準電圧の中から前記デジタル表示データに対応した１つの基準電圧を選択してアナログ表示信号として前記画素部に供給するＤＡ変換手段とを備え、
　前記基準電圧発生手段は、
　前記複数の抵抗素子の数および総抵抗値に対応した長さで前記絶縁基板上に連続して形成され、直流電流が流れることによって前記複数の抵抗素子の個々の抵抗値の長さ位置に前記複数の基準電圧を発生する不純物を含む半導体層と、
　前記半導体層における前記長さ位置にコンタクト部を介して電気的に接続され、当該長さ位置にそれぞれ発生する前記複数の基準電圧の各々を、抵抗分割回路を経由して前記ＤＡ変換手段に伝送する複数の配線を含む配線層とを有する表示装置。」
　
である点で一致し、以下の相違点で相違する。
　
（相違点）
　表示装置の構成要素（画素部、基準電圧発生手段、ＤＡ変換手段等）が、本件補正発明では、「画素部」を形成する「透明絶縁基板」と「同じ透明絶縁基板」に設けられているのに対して、引用発明では、そのような構成を有さない点。
　
（３）当審の判断
　
　上記摘記事項シ〜タによれば、引用例２には、一つのガラス基板上に、表示画素マトリクス８５、基準電圧生成回路８７、ＤＡコンバータ７を含む水平駆動回路８６等の表示装置の構成要素を設ける技術が記載されている。
　また、一つのガラス基板上に表示装置の構成要素を設けることは、例えば、特開２００２−１０８３１８号公報（【０００５】、【００３０】等参照）や請求人が本願の明細書で従来技術として引用した特開平１１−２１８７３９号公報に記載されているように、周知の技術に過ぎない。
　そうすると、引用発明において、引用例２に記載された技術または周知の技術を付加し、引用発明の表示装置の構成要素（「マトリクス状」の「画素」「正極性（負極性）階調電圧生成回路１５１（１５２）」、「デコーダ回路１５６（２１０）」等）を一つのガラス基板上に設けることは、当業者であれば容易になし得ることである。
　
　そして、本件補正発明の奏する作用効果は、引用発明ならびに引用例２に記載の技術的事項または周知の技術から予測し得る程度のものである。
　
　よって、本件補正発明は、引用発明ならびに引用例２に記載の技術的事項または周知の技術に基いて当業者が容易に発明することができたものである。
　
　以上のとおり、本件補正発明は、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
３　本件補正についてのむすび
　
　以上のとおり、本件補正は、特許法第１７条の２第４項の規定に違反するものであり、また、仮に、当該規定に適合するものであったとしても、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
III　本願発明について
　
（１）本願発明
　
　平成２１年１月２３日付け手続補正は上記のとおり却下されたので、本願の特許請求の範囲に記載された発明は、平成２０年９月１９日付け手続補正書によって補正された、特許請求の範囲の請求項１〜５に記載されたとおりのものであるところ、その請求項１に係る発明を、以下、「本願発明」という（上記「II」「１」参照）。
　　
（２）引用例  
　  
　原査定の拒絶の理由で引用された引用例１〜２およびその記載事項は、前記上記「II」「２−２」「（２）引用例」に記載したとおりである。  
　  
（３）本願発明と引用発明との対比、検討・判断  
　  
　本願発明は、上記「II」「２−２」「（１）本件補正発明の発明特定事項の意味について」で検討した本件補正発明において、基準電圧の伝送に関する「抵抗分割回路を経由して」という発明特定事項を省いたものに相当する。 
　そして、本願発明の発明特定事項を全て含み、さらに他の発明特定事項を追加したものに相当する本件補正発明は、上記のとおり、引用発明ならびに引用例２に記載の技術的事項または周知の技術に基いて当業者が容易に発明することができたものである。 
　してみると、本件補正発明から一部の発明特定事項を省いた本願発明も同様の理由により、引用発明ならびに引用例２に記載の技術的事項または周知の技術に基いて当業者が容易に発明することができたものである。 
　  
４．むすび  
　  
　以上のとおり、本願の請求項１に係る発明は、特許法第２９条第２項の規定により特許を受けることができないものである。  
　  
　したがって、その余の請求項に係る発明について論及するまでもなく、本願は拒絶すべきものである。  
　  
　よって、結論のとおり審決する。