【手続補正書】
【提出日】平成23年2月16日(2011.2.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
NANDフラッシュメモリと、
前記NANDフラッシュメモリに対する外部アクセスを提供し、かつ前記外部アクセスと関連付けられたビット幅を規定するバッファと、
前記NANDフラッシュメモリを前記バッファに結合し、前記ビット幅にそれぞれが適合する第1および第2のデータパスと、
前記NANDフラッシュメモリおよび前記バッファに結合されたスイッチング装置とを備え、
前記第1および第2のデータパスが、前記スイッチング装置を横断し、また前記スイッチング装置が、交互のシーケンスで、前記第1および第2のデータパスを選択するように構成される、メモリ装置。
【請求項２】
NANDフラッシュメモリと、
前記NANDフラッシュメモリに対する外部アクセスを提供し、かつ前記外部アクセスと関連付けられたビット幅を規定するバッファと、
前記NANDフラッシュメモリを前記バッファに結合し、前記ビット幅にそれぞれが適合する複数のデータパスと
を備えるメモリ装置。
【請求項３】
前記NANDフラッシュメモリの関連部分に結合され、かつ前記データパスのうちの対応するデータパスにそれぞれがさらに結合される複数の構成バッファ部分を有する複合バッファを含む、請求項2に記載の装置。
【請求項４】
前記NANDフラッシュメモリの前記部分が、前記NANDフラッシュメモリの単一のプレーン内に含まれる、請求項3に記載の装置。
【請求項５】
前記NANDフラッシュメモリの前記部分が、前記NANDフラッシュメモリの複数のプレーンにわたって提供される、請求項3に記載の装置。
【請求項６】
前記NANDフラッシュメモリおよび前記バッファに結合されたスイッチング装置を含み、前記データパスが、前記スイッチング装置を横断し、また前記スイッチング装置が、選択シーケンスに従って前記データパスを選択するように構成される、請求項2に記載の装置。
【請求項７】
前記NANDフラッシュメモリの第1および第2の部分にそれぞれが結合された前記データパスの第1および第2の組を含む、請求項6に記載の装置。
【請求項８】
前記NANDフラッシュメモリの前記第1および第2の部分が、前記NANDフラッシュメモリの単一のプレーン内に含まれる、請求項7に記載の装置。
【請求項９】
前記NANDフラッシュメモリの前記第1および第2の部分が、それぞれ、前記NANDフラッシュメモリの異なるプレーン中で提供される、請求項7に記載の装置。
【請求項１０】
前記NANDフラッシュメモリが、2の累乗である数の前記プレーンからなる、請求項9に記載の装置。
【請求項１１】
前記選択シーケンスは、前記第1の組の前記データパスの選択と、前記第2の組の前記データパスの選択とを時間的にインターリーブする、請求項7に記載の装置。
【請求項１２】
前記NANDフラッシュメモリの第1、第2、第3、および第4の部分にそれぞれが結合される前記データパスの第1、第2、第3、および第4の組を含む、請求項2から11のいずれか一項に記載の装置。
【請求項１３】
前記NANDフラッシュメモリの前記第1、第2、第3、および第4の部分が、前記NANDフラッシュメモリの複数のプレーンにわたって提供される、請求項12に記載の装置。
【請求項１４】
前記選択シーケンスが、前記第1の組の前記データパスの選択と、前記第2の組の前記データパスの選択とを時間的にインターリーブする第1のインターリービングを含み、かつ前記第3の組の前記データパスの選択と、前記第4の組の前記データパスの選択とを時間的にインターリーブする第2のインターリービングをさらに含む、請求項12に記載の装置。
【請求項１５】
前記スイッチング装置が、前記NANDフラッシュメモリの読取りアクセス中に、前記データパスからの情報を前記バッファ中に多重化し、かつ前記NANDフラッシュメモリの書込みアクセス中に、前記バッファからの情報を前記データパス上に逆多重化する、請求項6から11のいずれか一項に記載の装置。
【請求項１６】
データプロセッサと、
前記データプロセッサに結合されたメモリ装置であって、NANDフラッシュメモリと、前記データプロセッサが前記メモリ装置へアクセスできるようにしかつ前記アクセスと関連付けられたビット幅を規定するバッファと、前記NANDフラッシュメモリを前記バッファに結合し、前記ビット幅にそれぞれが適合する複数のデータパスとを含む、メモリ装置と
を備えるデータ処理システム。
【請求項１７】
第1および第2の前記データパスのそれぞれが情報を運ぶように構成され、前記第1および第2の前記データパスの他方もまた情報を運ぶ、請求項16に記載のシステム。
【請求項１８】
前記メモリ装置が、前記NANDフラッシュメモリおよび前記バッファに結合されたスイッチング装置を含み、前記データパスが、前記スイッチング装置を横断し、また前記スイッチング装置が、選択シーケンスに従って前記データパスを選択するように構成される、請求項16または17に記載のシステム。
【請求項１９】
前記メモリ装置が、前記NANDフラッシュメモリの第1および第2の部分にそれぞれ結合される前記データパスの第1および第2の組を含む、請求項18に記載のシステム。
【請求項２０】
前記選択シーケンスは、前記第1の組の前記データパスの選択と、前記第2の組の前記データパスの選択とを時間的にインターリーブする、請求項19に記載のシステム。
【請求項２１】
前記メモリ装置が、前記NANDフラッシュメモリの第1、第2、第3、および第4の部分にそれぞれが結合される前記データパスの第1、第2、第3、および第4の組を含む、請求項18に記載のシステム。
【請求項２２】
前記メモリ装置が、前記NANDフラッシュメモリの関連部分に結合され、かつ前記データパスのうちの対応するデータパスにそれぞれがさらに結合される複数の構成バッファ部分を有する複合バッファを含む、請求項16に記載のシステム。
【請求項２３】
前記構成バッファ部分が、互いに物理的に別個の各バッファである、請求項22に記載のシステム。
【請求項２４】
移動体データ処理システムとして提供される、請求項16または17に記載のシステム。
【請求項２５】
デジタルオーディオ再生装置、デジタルビデオ再生装置、携帯電話、フラッシュカード、USBフラッシュドライブ、およびハードディスクの代替としてのソリッドステートドライブのうちの1つとして提供される、請求項16または17に記載のシステム。
【請求項２６】
前記ビット幅が8ビットである、請求項16または17に記載のシステム。
【請求項２７】
NANDフラッシュメモリと、前記NANDフラッシュメモリに対する外部アクセスを提供し、かつデータユニットのビット幅を規定するバッファとの間でデータユニットを転送する方法であって、
前記データユニットのシーケンスを提供するステップと、
前記シーケンス中で隣接するデータユニットを、前記NANDフラッシュメモリと前記バッファの間で提供されるそれぞれが異なるデータパス上に経路指定するステップであり、前記データパスのそれぞれが前記ビット幅に適合するステップと
を含む方法。
【請求項２８】
NANDフラッシュメモリと、
前記ＮＡＮＤフラッシュメモリへの外部アクセスに関連づけられた複数の入力データ端子であって、該複数の入力データ端子のそれぞれが、時間内にいずれかのインスタンスで、第１の周波数でデータを提供する外部ソースからデータの１ビットを、受信するように構成されており、前記入力データ端子が、前記入力データ端子の数に対応する物理的な幅に、外部データパスをまとめるように限定するものである、複数の入力データ端子と、
前記外部データパスの物理的な幅よりも大きな集合幅を持つ少なくとも１つの内部データパスであって、前記第１の周波数よりも低い第２の周波数で提供されたデータを受信するように構成されている少なくとも１つの内部データパスと
備える、メモリ装置。
【請求項２９】
前記少なくとも１つの内部データパスは、少なくとも第１および第２の内部データパスを有する、請求項28に記載のメモリ装置。
【請求項３０】
前記第１および第２の内部データパス上に配置されたスイッチング装置であって、選択シーケンスにしたがって前記第１および第２の内部データパスを選択するように構成されたスイッチング装置をさらに有する、請求項29に記載のメモリ装置。
【請求項３１】
前記選択シーケンスは、前記第1の内部データパスの選択と、前記第2の内部データパスの選択とを時間的にインターリーブする、請求項30に記載のメモリ装置。
【請求項３２】
NANDフラッシュメモリと、
前記NANDフラッシュメモリへの外部アクセスを提供する入力／出力（I/O）バッファであって、該I/Oバッファが第１および第２の複数ビットのデータをラッチするように構成されており、前記第１の複数ビットのデータのラッチと前記第２の複数ビットのデータのラッチとの間の期間が半クロックサイクル以下であるI/Oバッファと、
前記メモリ装置内の信号パスを介して前記I/Oバッファから入力データを受信するように構成されたベージバッファの少なくとも一部とを備え、
前記I/Oバッファと前記ページバッファの一部との間における第１の内部データ転送と次の内部データ転送との間のタイミングバジェットが少なくとも完全な１クロックサイクルである、メモリ装置。
【請求項３３】
NANDフラッシュメモリと、
外部データパスに前記NANDフラッシュメモリを通信的にリンクするための複数の出力データ端子であって、該出力データ端子が、前記出力データ端子の数に対応する物理的な幅に外部データパスを限定して、第１の周波数でデータをまとめて提供するように構成されている複数の出力データ端子と、
前記外部データパスの物理的な幅よりも大きな集合幅を持つ少なくとも１つの内部データパスとを備え、
前記少なくとも１つの内部データパスは、前記第１の周波数よりも低い第２の周波数で前記NANDフラッシュメモリからデータを送出するように構成されている、メモリ装置。
【請求項３４】
前記少なくとも１つの内部データパスは、少なくとも第１および第２の内部データパスを有する、請求項33に記載のメモリ装置。
【請求項３５】
前記第１および第２の内部データパス上に配置されたスイッチング装置であって、選択シーケンスにしたがって前記第１および第２の内部データパスを選択するように構成されたスイッチング装置をさらに有する、請求項34に記載のメモリ装置。
【請求項３６】
前記選択シーケンスは、前記第1の内部データパスの選択と、前記第2の内部データパスの選択とを時間的にインターリーブする、請求項35に記載のメモリ装置。
【請求項３７】
NANDフラッシュメモリと、
前記NANDフラッシュメモリへの外部アクセスを提供する入力／出力（I/O）バッファであって、該I/Oバッファが第１および第２の複数ビットのデータをラッチするように構成されており、前記第１の複数ビットのデータのラッチと前記第２の複数ビットのデータのラッチとの間の期間が半クロックサイクル以下であるI/Oバッファと、
前記メモリ装置内の信号パスを介して前記I/Oバッファに伝送するために、前記からNANDフラッシュメモリから出力データを受信するように構成されたベージバッファの少なくとも一部とを備え、
前記ページバッファの一部と前記I/Oバッファとの間における第１の内部データ転送と次の内部データ転送との間のタイミングバジェットが少なくとも完全な１クロックサイクルである、メモリ装置。