【手続補正書】
【提出日】平成23年10月20日(2011.10.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
データ送信機とデータ受信機の間のバイナリ信号のシリアル通信において、前記バイナリ信号は、第１のバイナリ値を表わす第１の論理レベルと第２のバイナリ値を表わす第２の論理レベルと間で変動する、バイナリ信号のシリアル通信の方法であって、
前記データ受信機から前記データ送信機にクロックチャネルを介してクロック信号を送信すること、ここでクロック信号は所定のクロックレートを有する；
前記データ受信機から前記データ送信機に同期チャネルを介して同期信号を送信すること；
前記データ受信機において前記バイナリデータ信号をデータチャネルを介して受信すること、ここでバイナリーデータは、ヘッダコードとそれに続く複数のデータビットを含むフレーム中に送信されるものであり、ヘッダコードのそれぞれのビットおよび前記データビットは、複数のあらかじめ定めたクロックサイクルの幅を有し、前記受信することは、 
データチャネルをあらかじめ定めたクロックサイクルに基づいて周期的に、第１ヘッダビットを複数回サンプリングすることを含んでサンプリングすること、 
前記フレーム内の他のデータビットに対するデータビットサンプリング時間を、サンプルされた第１ヘッダビット信号のパターンから選択することにより決定すること、ここにおいて、フレーム内の他のデータビットをサンプリングするデータビットサンプリング時間を決定することは：
第一のヘッダービットの検出数を表わすサンプルの総数をカウントすること；および
該カウントに応答して、フレーム内の残余のデータビットのためのサンプリング時間を、次の２つの規則のうちの1つに基づいて決定すること：
第一のヘッダービットの第二の検出に対応する時間にサンプルすること、
第一のヘッダービットの最後の検出の１つ前の検出に対応する時間にサンプルすること、
を含み、
前記データ受信機において、前記データビットサンプリング時間に、それぞれの前記データビットの論理値を検出することを含む、前記方法。 
【請求項２】
各ビットが、あらかじめ定めた少なくとも３個のクロックサイクルの信号幅で送信される、請求項１に記載の方法。
【請求項３】
データ送信機が、フレームを初期化するという要求を示す同期チャネルの論理レベルにおける変化を検出することに応答してフレームの送信を初期化する、請求項１に記載の方法。
【請求項４】
同期チャネルの論理レベルのさらなる変化を検出すると、データ送信機がフレームの送信を終了させる、請求項３に記載の方法。
【請求項５】
データ信号が、ヘッダーコード内またはその後に、符号化されたフレーム長を含む、請求項１に記載の方法。
【請求項６】
データ受信機においてヘッダーコードを検出することが、
あらかじめ定められた位相だけそれぞれが位相シフトされており、かつデータ信号幅により決定されるデータビットレートに等しいクロックレートをそれぞれが有する、複数のマスタークロックを生成すること；
前記マスタークロックのそれぞれに従ってデータ信号をサンプリングすること；および
前記マスタークロックのうちの1つをフレーム内の後続のデータビットのためのサンプリングクロックとして選択し、データビットを選択したマスタークロックに従ってサンプリングすることを含む、請求項１に記載の方法。
【請求項７】
外部源から、外部クロック信号と呼ばれる、クロック信号を受信するステップ、
前記外部クロック信号のクロックレートが、所定の最小レートを超えるかどうかを判定し、そうであれば、受信機内で使用するための内部クロック信号として前記外部クロック信号を再生成し、そうでなければ、そのレートが前記所定の最小レートを超えるクロック信号を発生させることによって、前記受信機内で使用するための内部クロック信号を生成するステップ、および
前記送信機へと送信されるクロック信号を生成する際に前記内部クロック信号を使用するステップをさらに含む、請求項１に記載の方法。
【請求項８】
１つまたは２つ以上のヘッダービットおよび１つまたは２つ以上のデータビットを含む、データ送信機からのフレーム内の、バイナリ信号のシリアル通信を受信し、該受信したバイナリ信号をバイナリデータに復号して送信されたビットを特定する、データ受信機であって、
前記送信機にあらかじめ定めたクロックレートのクロック信号をクロックチャネルを介して供給するクロック発生器；
フレームを開始するための同期信号を同期チャネルを介して前記送信機に供給する同期信号源；
前記シリアル通信をデータチャネルを介して受信し、ヘッダーコードの第一のヘッダービットを複数回検出し、前記シリアル通信をサンプリングしてそのデータビットを復号するためのデータビットサンプリング時間を決定し、該データビットサンプリング時間に、受信したシリアル通信の論理レベルをサンプリングして、対応するデータビット値を供給する、状態マシンを含み、
該状態マシンは、有限の複数の可能性のあるサンプル時間の中から、第一のヘッダービットの複数回の検出に対応してサンプリング時間を選択することによってデータビットサンプリング時間を決定し、受信ビット値の名目中央値の近傍をサンプリングし、
状態マシンは、受信したシリアル通信を、あらかじめ定めたクロックレートでサンプリングし、第１のヘッダービットの検出の数を計数し、それらから、データビットサンプリング時間を、次の２つの規則のうちの１つに基づいて決定すること：
第一のヘッダービットの第二の検出に対応する時間にサンプルすること、
第一のヘッダービットの最後の検出の１つ前の検出に対応する時間にサンプルすること、
に適合したものである、前記データ受信機。
【請求項９】
クロック発生器は、送信機がシリアル通信されるバイナリ信号においてビットを送信するビットレートの、少なくとも３倍のレートでクロック信号を供給する、請求項８に記載のデータ受信機。
【請求項１０】
同期信号源が、同期信号の論理レベルを変更することによって送信機からのフレームを要求する、請求項８に記載のデータ受信機。
【請求項１１】
同期信号源が、第１の論理レベルから第２の論理レベルに同期信号を変更することによって送信機からフレームを要求するとともに、前記同期信号を第２の論理レベルから第１の論理レベルに変更することによってフレームの終了を要求することをさらに含む、請求項８に記載のデータ受信機。
【請求項１２】
ヘッダーコードを検出するために、状態マシンは、データビットレートに等しいクロック速度で、マスタークロックを位相シフトさせることによって追加のクロックを生成し、各クロックにおいてデータ信号をサンプリングし、マスタークロックまたは追加のクロックの１つのいずれかを選択して、データビットサンプリング時間を、次の2つ規則：第一のヘッダービットの２回目の検出に対応する時刻においてサンプリングする、第一のヘッダービットの最後から2つ目の検出に対応する時刻においてサンプリングする、のうちの1つに基づいて指定するように適合されている、請求項８に記載のデータ受信機。
【請求項１３】
あらかじめ定めたクロックレートのクロック信号をデータ送信機に供給するクロック発生器と；
データ送信機からの、１つまたは２つ以上のヘッダービットおよび１つまたは２つ以上のデータビットを含むフレーム内の、バイナリ信号のシリアル通信を受信する受信回路とを含むデータ受信機であって、
受信回路は、あらかじめ定めたクロックサイクルに基づいて周期的にロジックレベルをサンプルし、
複数のサンプル時間において第一のヘッダービットを検出し、
フレームの残余の部分をサンプリングするデータビットサンプリング時間を決定し、
決定されたデータビットサンプリング時間に、受信したシリアル通信の残余の部分の論理レベルをサンプリングして、対応するデータ値を供給し、
ここにおいて、データビットサンプリング時間は、受信ビットの名目中央値においてサンプルする様に選択されるものであり、
第一のヘッダービットを検出するために、受信回路は、受信したシリアル通信をあらかじめ定めたクロックレートでサンプルし、第一のヘッダービットの検出数をカウントし、それらから次の２つの規則のうちの1つに基づいてデータビットサンプリング時間を決定するように構成されている、前記データ受信機：
第一のヘッダービットの第二の検出に対応する時間にサンプルすること、
第一のヘッダービットの最後の検出の１つ前の検出に対応する時間にサンプルすること。  
【請求項１４】
クロック発生器は、送信機がシリアル通信されるバイナリ信号においてビットを送信するビットレートの、少なくとも３倍のレートでクロック信号を供給する、請求項１３に記載のデータ受信機。
【請求項１５】
同期信号をデータ送信機に供給するための同期信号源であって、同期信号の論理レベルを変更することによって、データ送信機にフレームを要求する前記同期信号源をさらに含む、請求項１３に記載のデータ受信機。
【請求項１６】
同期信号をデータ送信機に供給するための同期信号源であって、同期信号を第１の論理レベルから第２の論理レベルへ変更することによってデータ送信機にフレームを要求し、同期信号を第２の論理レベルから第１の論理レベルへ変更することによってフレームの終了を要求する前記同期信号源をさらに含む、請求項１３に記載のデータ受信機。
【請求項１７】
第一のヘッダービットを検出するために、マスタークロックをデータビットレートに等しいクロックスピードで位相シフトして追加のクロックを生成し、各クロックにおいてデータ信号をサンプルし、マスタークロックか、または追加のクロックのうちの１つかのいずれかを、データビットサンプリング時間を特定するために、次の２つの規則に基づいて選択するように論理が構成されている、データ受信機：
第一のヘッダービットの第二の検出に対応する時間にサンプルすること、
第一のヘッダービットの最後の検出の１つ前の検出に対応する時間にサンプルすること。
【請求項１８】
論理は、有限状態マシンとして装備されている、請求項１５に記載のデータ受信機。