(57)【特許請求の範囲】
【請求項１】
空間光変調器（１２）のための、又は、シーン又はコンテンツの２次元表現又は３次元表現を生成する表示装置における空間光変調器（１２）のためのバックプレーンデバイスであり、前記空間光変調器（１２）が画素アドレスを有し、且つ、画素値（１５）を画素（１４）に割り当てるように前記バックプレーンデバイス（１６）により電子制御可能な前記画素（１４）を含み、前記バックプレーンデバイス（１６）が画素（１４）毎に少なくとも１つの電極（５００）と、少なくとも１つのアナログ線（２２）と、少なくとも１つの画素アドレッシング手段（２４）とを含むバックプレーンデバイスであって、
前記画素アドレッシング手段（２４）は、ｘアドレッシング線（２６）及びｙアドレッシング線（２８）を含み、全ての画素（１４）は、アナログ線（２２）、ｘアドレッシング線（２６）及びｙアドレッシング線（２８）に接続され、
画素値（１５）割当方式として、生成手段が、第１画素値が割り当てられるべき少なくとも１つの画素の第１の数および少なくとも１つの第１画素アドレスを取得し、第２画素値が割り当てられるべき少なくとも１つの画素の第２の数および少なくとも１つの第２画素アドレスを取得し、且つ前記少なくとも１つのアドレス線（２２）に適用される時間の関数としての電圧特性（１０）を生成するように構成され、前記電圧特性（１０）は、前記第１画素値に対応する電圧が前記第１の数に応じて継続する期間と、前記第２画素値に対応する電圧が前記第２の数に応じて継続する期間とを含むように生成され、
前記バックプレーンデバイス（１６）は、アドレス指定される前記画素の前記少なくとも１つの第１画素アドレスおよび前記少なくとも１つの第２画素アドレスの順序が画素アドレッシング方式として前記生成された電圧特性（１０）に依存して決定されるように構成され、且つ、前記第１および第２画素値（１５）を前記画素（１４）に割り当てるために、前記決定された順序に対応する前記少なくとも１つのアナログ線（２２）に前記生成された電圧特性（１０）が適用されるように構成されることを特徴とするバックプレーンデバイス。
【請求項２】
前記電圧特性（１０）は、電圧ランプアップ関数、電圧ランプダウン関数、階段状のランプアップ関数、階段状のランプダウン関数及びのこぎり歯関数の少なくとも１つであり、前記電圧特性（１０）は、前記画素値が前記画素に割り当てられるそれぞれの期間についてオーバドライブ値を含むことを特徴とする請求項１に記載のバックプレーンデバイス。
【請求項３】
前記電圧特性（１０）は、時間において可変であり、数学的な単調関数である単調増加又は単調減少の特性を有することを特徴とする請求項１又は２に記載のバックプレーンデバイス。
【請求項４】
前記少なくとも１つのアナログ線（２２）に適用されている前記生成された電圧特性（１０）は、前記画素（１４）のアドレッシングの順序を決定することを特徴とする請求項１から３のうちいずれか１項に記載のバックプレーンデバイス。
【請求項５】
決定されている前記画素アドレスは、ｘ方向及びｙ方向に対して生成され、画素値（１５）を画素（１４）に前記割り当てることは、前記ｘ方向及び前記ｙ方向に対してランダムアクセス方式で実行されることを特徴とする請求項１から４のうちいずれか１項に記載のバックプレーンデバイス。
【請求項６】
同一の画素値（１５）が割り当てられる全ての画素（１４）は、前記バックプレーンデバイス（１６）の１つの動作モード、又は、実質的に同時の前記バックプレーンデバイス（１６）の別の動作モード、又は、ある期間における前記バックプレーンデバイス（１６）の更に別の動作モード、又は、画素値（１５）が１つの画素（１４）にのみ割り当てられる時間において、互いに時間的に近接してアドレス指定されることを特徴とする請求項１から５のうちいずれか１項に記載のバックプレーンデバイス。
【請求項７】
前記空間光変調器（２１）又は前記バックプレーンデバイス（１６）は、画素（１４）をそれぞれ有する少なくとも２つのクラスタ（１８）によって構成されたクラスタ配列を含み、各クラスタ（１８）は、アナログ線（２２）と、前記クラスタ（１８）の前記画素（１４）をアドレス指定する画素アドレッシング手段（２４）とを含むことを特徴とする請求項１から６のうちいずれか１項に記載のバックプレーンデバイス。
【請求項８】
前記少なくとも２つのクラスタ（１８）は互いに個別に制御され、前記空間光変調器（１２）の接続領域又は隣接領域を形成する複数の画素（１４）はクラスタ（１８）を形成し、前記接続領域又は前記隣接領域は、矩形形状、正方形形状及びハニカム形状の少なくとも１つを有し、クラスタ（１８）は、前記空間光変調器（１２）の全幅又は全長に及ばないことを特徴とする請求項７に記載のバックプレーンデバイス。
【請求項９】
画素（１４）に対する制御回路（２０）は、２つのＴＦＴ（１００、２００）を含み、第１のＴＦＴ（１００）は、前記アナログ線（２２）、ｘアドレッシング線（２６）及び第２のＴＦＴ（２００）に接続され、前記第２のＴＦＴ（２００）は、前記第１のＴＦＴ（１００）、ｙアドレッシング線（２８）及び前記画素（１４）の電極（５００）に接続されることを特徴とする請求項１から８のうちいずれか１項に記載のバックプレーンデバイス。
【請求項１０】
画素（１４）に対する制御回路（２０）は、２つのＴＦＴ（１００、２００）を含み、第１のＴＦＴ（１００）は、ｘアドレッシング線（２６）、ｙアドレッシング線（２８）及び第２のＴＦＴ（２００）に接続され、前記第２のＴＦＴ（２００）は、前記第１のＴＦＴ（１００）、前記アナログ線（２２）及び前記画素（１４）の電極（５００）に接続されることを特徴とする請求項１から８のうちいずれか１項に記載のバックプレーンデバイス。
【請求項１１】
少なくとも１つのイネーブル線（３０）を含み、前記画素（１４）は制御回路（２０）を含み、全ての画素（１４）の制御回路（２０）がイネーブル線（３０）に接続されることを特徴とする請求項１から８のうちいずれか１項に記載のバックプレーンデバイス。
【請求項１２】
画素（１４）に対する制御回路（２０）は、３つのＴＦＴ（１００、２００、３００）を含み、第１のＴＦＴ（１００）は、前記イネーブル線（３０）、ｘアドレッシング線（２６）及び第２のＴＦＴ（２００）に接続され、前記第２のＴＦＴ（２００）は、前記第１のＴＦＴ（１００）、ｙアドレッシング線（２８）及び第３のＴＦＴ（３００）に接続さ、前記第３のＴＦＴ（３００）は、前記第２のＴＦＴ（２００）、前記アナログ線（２２）及び前記画素（１４）の電極（５００）に接続されることを特徴とする請求項１１に記載のバックプレーンデバイス。
【請求項１３】
画素（１４）に対する制御回路（２０）は、３つのＴＦＴ（１００、２００、３００）を含み、２つの画素（１４；２０、３２）は、互いに隣接して配置され、同一のｙアドレッシング線（２８）によりアドレス指定され、第１の画素（２０）の第１のＴＦＴ（１００）は、イネーブリング機能として、第２の画素（３２）の前記ｘアドレッシング線（２６）、前記ｙアドレッシング線（２８）及び前記第１の画素（２０）の第２のＴＦＴ（２００）に接続され、前記第１の画素（２０）の前記第２のＴＦＴ（２００）は、前記第１の画素（２０）の前記第１のＴＦＴ（１００）、前記第１の画素（２０）のｘアドレッシング線（２６）及び前記第１の画素（２０）の第３のＴＦＴ（３００）に接続され、前記第１の画素（２０）の前記第３のＴＦＴ（３００）は、前記第１の画素（２０）の前記第２のＴＦＴ（２００）、前記アナログ線（２２）及び前記第１の画素（２０）の電極（５００）に接続され、前記第２の画素（３２）の前記第１のＴＦＴ（１００）は、イネーブリング機能として、前記第１の画素（２０）の前記ｘアドレッシング線（２６）、前記ｙアドレッシング線（２８）及び前記第２の画素（３２）の前記第２のＴＦＴ（２００）に接続され、前記第２の画素（３２）の前記第２のＴＦＴ（２００）は、前記第２の画素（３２）の前記第１のＴＦＴ（１００）、前記第２の画素（３２）のｘアドレッシング線（２６）及び前記第２の画素（３２）の前記第３のＴＦＴ（３００）に接続され、前記第２の画素（３２）の前記第３のＴＦＴ（３００）は、前記第２の画素（３２）の前記第２のＴＦＴ（２００）、前記アナログ線（２２）及び前記第２の画素（３２）の電極（５００）に接続されることを特徴とする請求項１から８のうちいずれか１項に記載のバックプレーンデバイス。
【請求項１４】
画素（２０、３２、３４、３６）に対する制御回路（２０、３２、３４、３６）は、３つのＴＦＴ（１００、２００、３００）を含み、４つの画素（２０、３２、３４、３６）は、互いに隣接して配置され、同一のｙアドレッシング線（２８）によりアドレス指定され、第１の画素（２０）の第１のＴＦＴ（１００）は、イネーブリング機能として、第３の画素（３４）の前記ｘアドレッシング線（２６）、前記ｙアドレッシング線（２８）及び前記第１の画素（２０）の第２のＴＦＴ（２００）に接続され、前記第１の画素（２０）の前記第２のＴＦＴ（２００）は、前記第１の画素（２０）の前記第１のＴＦＴ（１００）、前記第１の画素（２０）のｘアドレッシング線（２６）及び前記第１の画素（２０）の第３のＴＦＴ（３００）に接続され、前記第１の画素（２０）の前記第３のＴＦＴ（３００）は、前記第１の画素（２０）の前記第２のＴＦＴ（２００）、前記アナログ線（２２）及び前記第１の画素（２０）の電極（５００）に接続され、第２の画素（３２）の前記第１のＴＦＴ（１００）は、イネーブリング機能として、前記第１の画素（２０）の前記ｘアドレッシング線（２６）、前記ｙアドレッシング線（２８）及び前記第２の画素（３２）の前記第２のＴＦＴ（２００）に接続され、前記第２の画素（３２）の前記第２のＴＦＴ（２００）は、前記第２の画素（３２）の前記第１のＴＦＴ（１００）、前記第２の画素（３２）のｘアドレッシング線（２６）及び前記第２の画素（３２）の前記第３のＴＦＴ（３００）に接続され、前記第２の画素（３２）の前記第３のＴＦＴ（３００）は、前記第２の画素（３２）の前記第２のＴＦＴ（２００）、前記アナログ線（２２）及び前記第２の画素（３２）の電極（５００）に接続され、第３の画素（３４）の前記第１のＴＦＴ（１００）は、イネーブリング機能として、第４の画素（３６）の前記ｘアドレッシング線（２６）、前記ｙアドレッシング線（２８）及び前記第３の画素（３４）の前記第２のＴＦＴ（２００）に接続され、前記第３の画素（３４）の前記第２のＴＦＴ（２００）は、前記第３の画素（３４）の前記第１のＴＦＴ（１００）、前記第３の画素（３４）のｘアドレッシング線（２６）及び前記第３の画素（３４）の前記第３のＴＦＴ（３００）に接続され、前記第３の画素（３４）の前記第３のＴＦＴ（３００）は、前記第３の画素（３４）の前記第２のＴＦＴ（２００）、前記アナログ線（２２）及び前記第３の画素（３４）の電極（５００）に接続され、前記第４の画素（３６）の前記第１のＴＦＴ（１００）は、イネーブリング機能として、前記第２の画素（３２）の前記ｘアドレッシング線（２６）、前記ｙアドレッシング線（２８）及び前記第４の画素（３６）の前記第２のＴＦＴ（２００）に接続され、前記第４の画素（３６）の前記第２のＴＦＴ（２００）は、前記第４の画素（３６）の前記第１のＴＦＴ（１００）、前記第４の画素（３６）のｘアドレッシング線（２６）及び前記第４の画素（３６）の前記第３のＴＦＴ（３００）に接続され、前記第４の画素（３６）の前記第３のＴＦＴ（３００）は、前記第４の画素（３６）の前記第２のＴＦＴ（２００）、前記アナログ線（２２）及び前記第４の画素（３６）の電極（５００）に接続されることを特徴とする請求項１から８のうちいずれか１項に記載のバックプレーンデバイス。
【請求項１５】
イネーブル線（３０）の論理レベルは、前記ｘアドレッシング線（２６）の論理レベルに等しいことを特徴とする請求項１３又は１４に記載のバックプレーンデバイス。
【請求項１６】
画素（２０、３２、３４、３６）の前記第１のＴＦＴ（１００）及び同一の画素（２０、３２、３４、３６）の前記第２のＴＦＴ（２００）は、デュアルゲートＴＦＴに結合されることを特徴とする請求項９、１０、１２から１５のうちいずれか１項に記載のバックプレーンデバイス。
【請求項１７】
ｘアドレッシング線（２６）又はｙアドレッシング線（２８）は、画素（２０、３２、３４、３６）の前記第１のＴＦＴ（１００）のゲート（Ｇ）、又は、前記画素（２０、３２、３４、３６）の前記第２のＴＦＴ（２００）のゲート（Ｇ）と接続されることを特徴とする請求項９、１０、１２から１６のうちいずれか１項に記載のバックプレーンデバイス。
【請求項１８】
イネーブル線（３０）又はイネーブル線（３０）として動作する前記ｘアドレッシング線（２６）は、画素（２０、３２、３４、３６）の前記第１のＴＦＴ（１００）のソース（Ｓ）と接続され、又は、画素（２０、３２、３４、３６）の前記第１のＴＦＴ（１００）のドレイン（Ｄ）は、同一の画素の前記第２のＴＦＴ（２００）のソース（Ｓ）に接続されることを特徴とする請求項９、１０、１２から１７のうちいずれか１項に記載のバックプレーンデバイス。
【請求項１９】
前記アナログ線（２２）は画素（２０、３２、３４、３６）の第３のＴＦＴ（３００）のソース（Ｓ）に接続され、同一の画素（２０、３２、３４、３６）の前記電極（５００）は、前記同一の画素（２０、３２、３４、３６）の前記第３のＴＦＴ（３００）のドレイン（Ｄ）と接続され、又は、画素（２０、３２、３４、３６）の前記第２のＴＦＴ（２００）のドレイン（Ｄ）は、前記同一の画素（２０、３２、３４、３６）の前記第３のＴＦＴ（３００）のゲート（Ｇ）に接続されることを特徴とする請求項９、１０、１２から１８のうちいずれか１項に記載のバックプレーンデバイス。
【請求項２０】
前記画素アドレッシング手段（２４）は、前記ｘアドレッシング線（２６）に接続される少なくとも１つのｘアドレス復号器（３８、３８’）と、前記ｙアドレッシング線（２８）に接続される少なくとも１つのｙアドレス復号器（４４、４４’）とを備えることを特徴とする請求項１から１９のうちいずれか１項に記載のバックプレーンデバイス。
【請求項２１】
前記ｘアドレス復号器（３８、３８’）及び前記ｙアドレス復号器（４４、４４’）の少なくとも一方は、ダイナミックＮＯＲ復号器、ダイナミックＡＮＤ復号器、ＯＲ復号器、ＮＡＮＤ回路とＮＯＲ回路とを含むＣＭＯＳ復号器及びＡＮＤ復号器の少なくとも１つに基づくことを特徴とする請求項２０記載のバックプレーンデバイス。
【請求項２２】
前記ｘアドレス復号器（３８、３８’）又は前記ｙアドレス復号器（４４、４４’）は、前記バックプレーンデバイス（１６）とは別に配列され、又は、前記ｘアドレス復号器（３８、３８’）又は前記ｙアドレス復号器（４４、４４’）は、前記バックプレーンデバイス（１６）の外側エッジにおいて配置され、又は、前記ｘアドレス復号器（３８、３８’）又は前記ｙアドレス復号器（４４、４４’）は、前記画素（１４；２０、３２、３４、３６）間の前記バックプレーンデバイス（１６）上に配置されることを特徴とする請求項２０又は２１に記載のバックプレーンデバイス。
【請求項２３】
各画素（１４）は、規則的なレイアウトで配列される画素制御構造（２０、３２、３４、３６）を含み、全ての画素制御構造（２０、３２、３４、３６）は、同様に配向され、又は、２つの隣接画素の前記画素制御構造（２０、３２、３４、３６）は、前記２つの隣接画素の間の軸に対して互いにミラーリングして配列され、又は、４つの隣接画素の前記画素制御構造（２０、３２、３４、３６）は、前記４つの隣接画素の間の軸に対して互いにミラーリングして配列されることを特徴とする請求項１から２２のうちいずれか１項に記載のバックプレーンデバイス。
【請求項２４】
前記空間光変調器（１２）は、回折に基づいて前記空間光変調器（１２）と相互作用する光を偏向するように構成されることを特徴とする請求項１から２３のうちいずれか１項に記載のバックプレーンデバイス。
【請求項２５】
空間光変調器のバックプレーンデバイス又は請求項１から２４のうちいずれか１項に記載のバックプレーンデバイス（１６）を操作する方法であり、前記空間光変調器（１２）が画素アドレスを有し、且つ、画素値（１５）を画素（１４）に割り当てるように前記バックプレーンデバイス（１６）により電子制御可能な前記画素（１４）を含み、前記バックプレーンデバイス（１６）が画素（１４）毎に少なくとも１つの電極（５００）と、少なくとも１つのアナログ線（２２）と、少なくとも１つの画素アドレッシング手段（２４）とを含み、前記画素アドレッシング手段（２４）がｘアドレッシング線（２６）及びｙアドレッシング線（２８）を含み、全ての画素（１４）がアナログ線（２２）、ｘアドレッシング線（２６）及びｙアドレッシング線（２８）に接続される方法であって、
画素値（１５）割当方式として、生成手段が、第１画素値が割り当てられるべき少なくとも１つの画素の第１の数および少なくとも１つの第１画素アドレスを取得し、第２画素値が割り当てられるべき少なくとも１つの画素の第２の数および少なくとも１つの第２画素アドレスを取得し、且つ前記少なくとも１つのアドレス線（２２）に適用される時間の関数としての電圧特性（１０）を生成し、前記電圧特性（１０）は、前記第１画素値に対応する電圧が前記第１の数に応じて継続する期間と、前記第２画素値に対応する電圧が前記第２の数に応じて継続する期間とを含むように生成されるステップと、
アドレス指定される前記画素の前記少なくとも１つの第１画素アドレスおよび前記少なくとも１つの第２画素アドレスの順序が画素アドレッシング方式として前記生成された電圧特性（１０）に依存して決定されるステップと、
前記第１および第２画素値（１５）を前記画素（１４）に割り当てるために、前記決定された順序に対応する前記少なくとも１つのアナログ線（２２）に前記生成された電圧特性（１０）が適用されるステップと、
を備えることを特徴とする方法。
【請求項２６】
画素値（１５）を画素（１４）に割り当てるために、前記画素（１４）に対する前記ｘアドレッシング線（２６）及び前記ｙアドレッシング線（２８）を選択し、前記画素（１４）に接続されているイネーブル線（３０）を起動することで、前記アナログ線（２２）から前記画素（１４）の電極（５００）への電荷の転送が起こり、前記画素（１４）の前記電極（５００）において転送された前記電荷を維持するために、前記ｘアドレッシング線（２６）及び前記ｙアドレッシング線（２８）を選択解除すること及び前記画素（１４）に接続されている前記イネーブル線（３０）を停止することの少なくとも一方を行うことを特徴とする請求項２５に記載の方法。
【請求項２７】
同一の画素値（１５）を複数の画素（１４）に割り当てるために、画素（１４）毎に、前記画素（１４）に接続されているイネーブル線（３０）を起動して、前記ｘアドレッシング線（２６）及び前記ｙアドレッシング線（２８）が選択されることで、前記アナログ線（２２）から各々が後続して起動した画素（１４）の電極（５００）への後続の電荷の転送が起こり、前記画素（１４）の前記電極（５００）において転送された前記電荷を維持するために、前記画素（１４）に対する前記ｘアドレッシング線（２６）、前記ｙアドレッシング線（２８）及び前記イネーブル線（３０）を停止することを特徴とする請求項２５又は２６に記載の方法。
【請求項２８】
複数の選択された画素（１４）に対して、前記ｘアドレッシング線（２６）及び前記ｙアドレッシング線（２８）を選択し、前記選択された全ての画素（１４）の電極（５００）を前記アナログ線（２２）を介して提供されたのと同一の電圧に設定し、又は、前記選択された画素（１４）の全ての電極（５００）を短絡するように前記画素（１４）に対してイネーブリング機能を有するアドレッシング線又は前記画素（１４）に接続されているイネーブル線（３０）を起動し、前記ｘアドレッシング線（２６）及び前記ｙアドレッシング線（２８）が選択解除され、画素値（１５）を画素（１４）に割り当てるため、前記画素（１４）に対する前記ｘアドレッシング線（２６）及び前記ｙアドレッシング線（２８）が選択されることで、前記アナログ線（２２）から前記画素（１４）の前記電極（５００）への電荷の転送が起こり、前記画素（１４）の前記電極（５００）の前記電荷を維持するために、前記画素（１４）に接続されている前記イネーブル線（３０）を停止することを特徴とする請求項２５記載の方法。
【請求項２９】
シーン又はコンテンツの２次元表現又は３次元表現を生成し、請求項１から２４のうちいずれか１項に記載のバックプレーンデバイス（１６）を備えることを特徴とする表示装置の空間光変調器。
【請求項３０】
シーンの２次元表現又は３次元表現を生成する立体表示装置又はホログラム表示装置を含む表示装置であって、請求項１から２４のうちいずれか１項に記載のバックプレーンデバイス（１６）又は請求項２９に記載の前記空間光変調器（１２）を備えることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、空間光変調器のバックプレーンデバイス及びバックプレーンデバイスを操作する方法に関する。
【背景技術】
【０００２】
空間光変調器は、特に、情報を表示するために使用される高解像度ディスプレイの形態の表示装置において使用されるように設計される。本発明の適用分野は、画素を非常に迅速に制御する必要のある場合にその目的で使用される高解像度ディスプレイ、特に、ＴＦＴ（薄膜トランジスタ）ディスプレイ及びＬＣＯＳ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｏｎ  Ｓｉｌｉｃｏｎ）を含む。別の適用分野は、空間光変調器を含む光学素子である。かかる素子は、光束の方向又は形状、或いは、コヒーレント波面の形状に影響を及ぼす。
【０００３】
図２６は、４つの画素電極１１−１、１１−２、１１−３及び１１−４を含む従来技術におけるバックプレーンデバイスのアクティブマトリクス（ＡＭ）構造の一例を示す。ゲート線は、ディスプレイ全体の画素を書き込むように順に起動される。しかしながら、益々向上する解像度及びリフレッシュレートが、例えば、ホログラムディスプレイにおけるホログラムの表現に必要であるため、従来の表示装置において使用されるような全体的な行線及び列線を使用するこの種のアドレッシングは、それら解像度及びリフレッシュレートに関して不十分であることが分かる。
【０００４】
例えば、図２８に示すように、列線上で周波数を上げることは、データ線全体が各クロックサイクル中にデータ線の抵抗及び容量に対して再充電されなければならないことを意味する。これにより、高い出力駆動電流及び高い電力損が発生する。また、線の高いインピーダンスは、この線に接続された全てのＴＦＴのゲート容量により更に増加する。
【０００５】
列線の容量及び全ての画素ＴＦＴのゲートは、非常に短い間隔で電荷反転を受けなければならない。その結果、周波数が上がるため電力損失が増加する。コンダクタのインピーダンス及び容量による規定限度があり、それを超えると、１つのクロックサイクルでコンダクタにおいて完全な電荷反転を実現するのは不可能である。
【０００６】
その結果、ほぼ全ての今日のＬＣＤ（液晶ディスプレイ）バックプレーンデバイスにおいて使用されるアクティブマトリクス構造は、例えば、１０００Ｈｚ以上の範囲において高速フレームレートで高解像度ディスプレイ（例えば、１６０００画素×８０００画素）を駆動できない。そのようなディスプレイは、例えば、参考として本明細書に取り入れられる国際公開第２００６／０６６９１９号パンフレットにおいて開示されるように、特に、ホログラムディスプレイの適用例に対して必要である。そのような高フレームレートが必要な理由は、特に、仮想観察者ウィンドウ（ＶＯＷ）が１人以上の観察者に対して時系列に生成されなければならないためである。
【０００７】
また、線の高いインピーダンスは、全ての接続されたＴＦＴゲート容量により更に増加する。両方の特徴を組み合わせることにより、最大データ線周波数を制限する。その結果、高フレームレートの高解像度ディスプレイに対して、従来のアクティブマトリクス設計を使用することは実現不可能であると考えられる。
【０００８】
国際公開第２００９／０９２７１７号パンフレットは、ディスプレイを小クラスタにタイルのように配列することでＡＭの問題のうちのいくつかを克服し、且つ、アナログシフトレジスタを使用してこれらのクラスタを外部から独立して駆動する方法を開示する。ディスプレイをクラスタにタイルのように配列し、且つ、非常に少ないが高速の外側のドライバからクラスタ回路へのポイントツーポイント接続を使用することにより、非常に高い解像度及び非常に高速なディスプレイが可能になる。しかしながら、全てのこれらの種類のディスプレイは、表示位置によりソートされた線単位で画素値を画素に割り当てる。画素値が線毎に変化する場合、これは、高周波数で再充電されるシフトレジスタの高電圧のアナログデータ線又はその部分を必要とする。
【０００９】
これは、通常、空間光変調器にわたり一様に分布した画素値を含むホログラムディスプレイに対して特に不都合である。従って、これらの従来技術の種類のディスプレイを用いる場合、一般にホログラムディスプレイは、一般的なＬＣディスプレイと同一の電力損を有する。最悪の場合、チェスボードテストパターンの画素値が画素に割り当てられる。
【００１０】
ＬＴＰＳ（低温ポリシリコン）の不均一性がアナログシフトレジスタに対して必要なアナログ回路の実現例を複雑にするため、例えば、国際公開第２００９／０２４５２３号パンフレット又は国際公開第２００９／０９２７１７号パンフレットにおいて開示されたような画素クラスタ及びアナログシフトレジスタを使用して特別に開発されたバックプレーン構造は、今日のＬＴＰＳ  ＴＦＴを用いて実現することは困難である。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】国際公開第２００６／０６６９１９号パンフレット
【特許文献２】国際公開第２００９／０９２７１７号パンフレット
【特許文献３】国際公開第２００９／０２４５２３号パンフレット
【発明の概要】
【課題を解決するための手段】
【００１２】
従って、本発明の目的は、非常に高速に又は高フレームレートで、例えば、３００Ｈｚ以上、特に、３００Ｈｚ〜１８００Ｈｚ又はそれ以上で動作する空間光変調器、特に、高解像度ディスプレイのバックプレーンデバイスを提供することである。
【００１３】
上述の問題は、空間光変調器のバックプレーンデバイスによる請求項１の特徴により規定された本発明により解決される。そのような空間光変調器は、特に、シーン又はコンテンツの２次元表現及び／又は３次元表現を生成する表示装置において適用される。空間光変調器は、画素アドレスを有し、且つ、画素値を画素に割り当てるようにバックプレーンデバイスにより電子制御可能な画素を含む。バックプレーンデバイスは、画素毎に少なくとも１つの電極と、少なくとも１つのアナログ線と、少なくとも１つの画素アドレッシング手段とを含む。そのような画素アドレッシング手段は、ｘアドレッシング線及びｙアドレッシング線を含む。全ての画素は、アナログ線、ｘアドレッシング線及びｙアドレッシング線に接続される。画素値割当方式として、生成手段が少なくとも１つのアドレス線に適用される電圧特性を生成するように構成され、電圧特性は画素に割り当てられる画素値に依存する。バックプレーンデバイスは、画素アドレスが画素アドレッシング方式として生成された電圧特性に依存して決定されるように構成される。バックプレーンデバイスは、生成された電圧特性が画素値を画素に割り当てるために少なくとも１つのアナログ線に適用されるように更に構成される。
【００１４】
バックプレーンデバイスの単一の画素が、その後、行単位で、且つ、アドレス指定された行内で同時に又は画素単位でアドレス指定されるアクティブマトリクスバックプレーンなどの従来技術のバックプレーンデバイスの画素アドレッシング方式に従うのではなく、本発明は全く異なる画素アドレッシング方式を使用する。データ線又はアナログ線の容量及びデータ線に接続された全ての画素のトランジスタゲート容量は、全てクロックサイクル毎にデータ線抵抗を介して再充電されなければならない。これにより、高い出力駆動電流及び高い電力損が発生する。また、データ線の高いインピーダンスは、接続された全てのＴＦＴのゲート容量により更に増加する。双方の特徴を組み合わせることにより、最大データ線周波数を制限する。その結果、３６０Ｈｚ以上のフレームレートで駆動された２４インチを超える高解像度ディスプレイに対して、従来のアクティブマトリクス設計を使用することは実現不可能であると考えられる。
【００１５】
本発明に係る画素アドレッシング方式は、画素に割り当てられる画素値に依存している。従って、本発明の画素アドレッシング方式は、画素に割り当てられる画素値に依存して、例えば、１つの画素において最小電圧の画素値及び次の画素において最大電圧が２つのクロックサイクル内で割り当てられなければならない従来技術のシステムにおいて使用されている一般的なアナログ線上で非常に高い周波数を有することを防止する。本発明は、より低い周波数を含むアナログ線に適用されている電圧特性又は電圧機能を得ることを試みている。これは、例えば、電圧特性であるランプアップ関数をアナログ線に適用することで実現される。次に、単一の画素は、アナログ線に適用されている電圧特性、特に、アナログ線に適用されている実際の電圧値に依存してアドレス指定される。換言すれば、特定の画素は、この特定の画素に割り当てられる画素値に対応する電圧特性の電圧値がアナログ線上に適用される時にアドレス指定されている。従って、アナログ線に適用されている高周波数電圧特性は、（少なくとも画素クロック範囲に対して）阻止され、やや平滑な又はより低い周波数電圧特性がアナログ線に適用される。そのようにするために、アナログ線に適用されている電圧特性に依存して画素をアドレス指定する必要がある。この結果、高周波数信号がｘアドレッシング線及びｙアドレッシング線に適用される可能性が最も高い。しかしながら、これは、より高い電圧が印加されるアナログ線回路ではなく、同一の（低）電圧のデジタル信号が適用されるデジタルアドレッシング回路に関する。
【００１６】
従来技術のアドレッシング方式に従って、最新のディスプレイの低速デジタル信号はトランジスタゲートの小容量を充電し、高周波数アナログ信号は大容量の画素電極を駆動する。本発明は、本発明の画素回路のアドレッシング方式を用いて、高周波数信号を画素回路の小ゲート容量に適用し、且つ、相対的に低速なアナログ信号を大容量の画素電極に適用することでこれを交換する。換言すれば、従来技術のアドレッシング方式に従ってアドレス線上に転送される大電荷又はより大きい電荷ではなく、小電荷は、本発明のアドレッシング方式を用いてアドレッシング線上に高周波数で転送される。
【００１７】
高解像度ディスプレイの場合、高い画素開口率を有するためにより小さなトランジスタ及び線構造サイズを有することが有用である。これにより、考えられる駆動電流が減少する。これに反して、最新のディスプレイは、線の数が増加するにもかかわらず、フレームレートを維持するためにより高速な伝送時間を実現するより大きな電流を必要とする。トランジスタ構造サイズを減少することにより、トランジスタゲート容量及び閾値電圧も減少する。より小さなゲート容量により、より高いトランジスタスイッチング周波数、より低い電圧レベル及びより小さい電流が可能になるため、本発明はより小さな構造サイズから利益を得る。より低い電圧及びより小さい電流により、最新の実現例と比較して電力損が減少する。
【００１８】
好適な実施形態において、バックプレーンデバイス又は空間光変調器は、バックプレーンデバイスの画素電極に対する対向電極を含む。アナログ線は、接地に接続される。本発明に係る画素アドレッシング方式が適用されると同時に、アナログ線ではなく、対向電極は生成された電圧特性と共に適用される。通常、接地接続又は接地線は、一般に、例えば、画素電極に接続されたアドレス復号器回路又は記憶コンデンサに対して、いずれにしてもバックプレーンデバイス上で必要とされる。液晶層は、２つのガラス基板により取り囲まれる。一方のガラス基板は、ＴＦＴを有し、且つ、ＴＦＴ上に書き込むバックプレーンデバイスを備える。他方のガラス基板は、殆どの例において、ガラス基板上の平坦な導電性の透明なＩＴＯ（インジウムスズ酸化物）層である共通電極（対向電極とも呼ぶ）を含む。画素電極は、一方のコンタクト又は画素コンデンサの一部である。共通電極は、他方のコンタクト又は全ての画素コンデンサの一部を形成する。本実施形態に従って生成された電圧特性が共通電極上に適用される場合、これは、バックプレーンデバイスの全ての画素の画素電極に影響を及ぼす。以下に説明するように、バックプレーンデバイスがクラスタを含む場合、これは同様に全てのクラスタに影響を及ぼす。クラスタが画素値の種々の分布を有する場合、遅延サイクルは、アドレッシング方式に追加されなければならず、全てのクラスタに対して同一のランプ関数を使用できなければならない。しかしながら、ホログラムディスプレイが規則的にほぼ一様に分布した画素値を含むため、非常に少ない遅延サイクルを追加する必要がある。
【００１９】
電力損を更に減少するために、非常に効率的な電荷再利用が可能である。高周波数デジタル信号は、非常に小さなゲート容量のみを駆動する。古い画素電圧と新しい画素電圧との差が評価される場合、アドレス指定された画素を巧妙にソートすることは、外部駆動なしで１つの画素から別の画素に電荷を転送するため、或いは、アナログ線の値を上昇又は低下させるために使用される。転送が独立した時間毎に起動及び停止される場合、電荷再利用は更により効率的である。例えば、これは、付録の２．１節に示される。
【００２０】
イネーブル動作及びディスエーブル動作を用いた駆動方式により、フレーム時間の大部分に対して、アナログ線を介して画素容量を充電するように時間を設定できる。これにより、相対的に長い伝送時間を使用して高画素容量を充電するために小電流を使用できる。アナログ線上の低周波数のため、アナログ信号は、伝送トランジスタが切り替えられ、且つ、画素値を画素に格納する瞬間に既に着実に選択された画素の伝送トランジスタのソース上に適用される。これにより、画素電極上で電圧を更により正確に制御できるため、より高いグレースケール解像度（ビット深度）、特に、高画素周波数が得られる。
【００２１】
一般に、提案された本発明は、主に、より小さな構造サイズから利益を得る一方で、最新の解決方法は性能を犠牲にする。
【００２２】
本発明に従って値をソートする手法は、クロックサイクル毎に１つ又は非常に少ない画素にのみアクセスできる。従って、マトリクスに対する画素数は、必要なフレーム時間及び１つの画素に対して実現可能なアクセス時間により制限される。１つ又は非常に少ない画素のみが同時にアドレス指定されるため、１つのクラスタに対する画素数は制限される。しかしながら、統合されたアドレス復号器を用いる場合、外部からクラスタへの接続の数は非常に少なく、それにより、多くの数の高速であるが低解像度のクラスタを高速で高解像度のディスプレイにすることができる。
【００２３】
他の従来技術の表示装置は、例えば、デジタル−アナログ変換器として画素を使用するためにアナログランプ線、並びに、ｘアドレス線及びｙアドレス線を含む図７において説明された３ＴＦＴ画素回路に類似した画素回路を使用する。しかしながら、本発明と異なり、画素は、フレーム毎ではなく、線毎に１つの固定パターンのランプアップサイクル／ランプダウンサイクルで線毎にアドレス指定される。
【００２４】
電荷が単一の画素に転送される画素のアドレスが現在アナログ線に適用されている電圧値によりソートされるように、画素の値は、この画素がアドレス指定される場合に少なくとも１つのアナログ線上に適用されている実際の電圧値を示すかそれに対応する。
「電圧特性」という用語の本明細書における意味は、ある特定の期間の一定値を含むが、ある特定の期間の更に可変である電圧機能として理解される。
【００２５】
本発明に対して「画素値を画素に割り当てる」という用語は、特に、電圧が画素の電極に印加される結果、殆どの場合、電荷が画素の電極に転送すること又は画素の電極から転送することであると理解される。そのような画素値により、空間光変調器は、本発明に従ってバックプレーンにより操作される空間光変調器の種類に依存して輝度値又は色値などを示す。
【００２６】
電圧特性は、電圧ランプアップ関数又は電圧ランプダウン関数である。双方の組合せが適用されることが好ましい。すなわち、電圧ランプダウン関数に後続して電圧ランプアップ関数が適用されることが好ましい。或いは、更に、のこぎり歯関数が適用される。そのようなのこぎり歯関数は、急峻な立上り端及び急峻な立下り端が後続する緩やかに減少する特性又は緩やかに増加する特性、或いは、緩やかに減少する特性が後続する緩やかに増加する特性を含む。電圧特性は、所定の期間、オーバドライブ値を含むことが好ましい。或いは、更に、電圧特性は、所定の期間、アンダドライブ値を含むことが好ましい。そのようなオーバドライブ値又はアンダドライブ値は、特に該当する場合は常に上述の他の電圧特性と組み合わせて適用される。
【００２７】
通常、電圧特性は、時間において可変であり、主に、数学的な単調関数又は級数の特性を有する。これは、電圧特性が単一の急峻な立上り端又は立下り端を含まないことを意味しない。しかしながら、単一の急峻な立上り端又は立下り端が発生した後、後続の電圧特性は、通常、主に、数学的な単調関数又は級数の特性を有する。特に、電圧特性は、単調増加又は単調減少している。
【００２８】
本発明の特に好適な実施形態において、少なくとも１つのアナログ線に適用されている生成された電圧特性は、画素のアドレッシングの順序を決定する。例えば、少なくとも１つのアナログ線に適用されている生成された電圧特性が低電圧値から開始し、且つ、高電圧値に増加するランプアップ関数を含む場合、低電圧値が適用される必要のある画素（この画素に割り当てられる画素値が低電圧値に対応するため）は、最初にアドレス指定される。ランプアップ関数の電圧値が別の電圧値に増加し、この他の電圧値が１つ以上の画素に割り当てられる次に増加した画素値を示す場合、この次の電圧値が１つの画素又はこれらのより多くの画素に割り当てられるように、この１つの画素又はこれらのより多くの画素はアドレス指定される。同一の電圧値が複数の画素に適用される場合には画素をアドレス指定する特定の順序はないが、本発明の実施形態に従って、種々の電圧値、即ち、画素に割り当てられる画素値に対する画素のアドレッシングの順序がある。
【００２９】
本発明の好適な実施形態において、決定されている画素アドレスは、ｘ方向及びｙ方向に対して生成される。画素値を画素に割り当てることは、ｘ方向及びｙ方向に対して、ランダムアクセス方式で実行される。これは、電圧特性が画素に割り当てられる画素値に依存して決定されないために、生成されたｓｉｎ関数などの周期関数、或いは、直線の線形増加／減少特性を含むランプアップ関数及び／又はランプダウン関数である場合に特に当てはまる。従って、定義上、その後、バックプレーンの各行がアドレス指定されるという従来技術のような画素をアドレス指定する特定の順序は存在しない。これが特定の状況において本発明のアドレッシング方式に従う場合であっても、例えば、画素の隣接する行が僅かに増加する画素値に割り当てられるべきであり、且つ、行内において画素値が一定である場合、一般にこれは当てはまらない。従来技術のアドレッシング方式と異なり、アドレッシング方式、即ち、本発明の本実施形態に従って画素値を画素に割り当てることは、ランダムアクセス方式で実行される。従って、画素をランダムアクセス方式でアドレス指定するため、適用される固定の行サイクル又はフレームサイクルは存在しない。
【００３０】
同一の画素値が割り当てられる全ての画素は、バックプレーンデバイスの１つの動作モードで互いに時間的に近接してアドレス指定されることが好ましい。上述したように、これは、電圧特性がランプアップ関数及び／又はランプダウン関数を含む場合に特に適用される。バックプレーンデバイスの別の好適な動作モードにおいて、同一の画素値が割り当てられる全ての画素は、実質的に同時にアドレス指定される。多くの画素又は全ての画素を同一の画素値に割り当てなければならない場合、或いは、多くの画素又は全ての画素の画素値を所定の画素値に再設定しなければならない場合、バックプレーンデバイスのそのような動作モードが適用される。バックプレーンデバイスの更に別の動作モードにおいて、同一の画素値が割り当てられる全ての画素は、ある期間アドレス指定される。画素値が一度に１つの画素だけに割り当てられる場合、バックプレーンデバイスのこの動作モードが特に適用される。その後、５つの画素を同一の画素値に割り当てる必要がある場合、画素値が一度に１つの画素だけに割り当てられるため、この動作には、ある期間である５画素書込みサイクルが必要となる。
【００３１】
バックプレーンの特定の動作モードにおいて、画素値が一度に１つの画素だけに割り当てられる。この動作モードにおいて、全ての画素は、順次、次々に割り当てられる。
【００３２】
本発明の好適な実施形態において、空間光変調器及び／又はバックプレーンデバイスは、画素の少なくとも２つのクラスタのクラスタ配列を含む。各クラスタは、アナログ線及びクラスタの画素をアドレス指定する画素アドレッシング手段を含む。各クラスタのアナログ線は、例えば、バックプレーンデバイスのドライバ手段の外部電圧源とクラスタ自体との間に接続される。クラスタは、互いに個別に制御されることが好ましい。従って、特定のクラスタに対する画素値は、この特定のクラスタのアドレッシング手段及びアナログ線により、この特定のクラスタの画素に割り当てられ、別のクラスタに対する画素値は、同時に又は時間をずらして個別にこの他のクラスタのアドレッシング手段及びアナログ線により、この他のクラスタの画素に割り当てられる。種々の適用例に対して適切なクラスタの例は、正方形形状であり、６４×６４画素、１２８×１２８画素、２５６×２５６画素又は１０２４×１０２４画素を含む。「クラスタ」という用語の本発明における意味は、特に、複数の画素が配列されることにより、空間光変調器の接続領域又は隣接領域を形成することを意味する。そのような領域は、矩形形状、正方形形状又はハニカム形状を有する。クラスタは、空間光変調器の全幅又は全長に及ばないことが好ましい。ｘ方向又はｙ方向のクラスタの画素数は２ｎである必要はなく、ｎは自然数である。
【００３３】
一般に、能動的に制御可能なスイッチング素子を含む全ての種類の基板は、本発明に係るバックプレーンデバイスを実現するために使用される。一例は、単結晶シリコンから構成された基板を含むＬＣＯＳ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｏｎ  Ｓｉｌｉｃｏｎ）ディスプレイである。他の可能性は、ＬＴＰＳ、ａ−Ｓｉ、アモルファス酸化物ＴＦＴ又は有機ＴＦＴなどから構成されたＴＦＴを含む基板である。
【００３４】
ＴＦＴ及びトランジスタという用語は、明細書及び特許請求の範囲において同義であり、全てのトランジスタがＴＦＴから構成され、全てのＴＦＴが単結晶シリコン又は他の半導体材料などから構成された他の種類のトランジスタ、或いは、他の能動的なスイッチング素子により置換されることを意味する。
【００３５】
以下において、バックプレーンデバイスの画素の制御回路を実行する種々の可能性を説明する。なお、通常、空間光変調器又はバックプレーンデバイスの全ての画素は同一の制御回路を含むが、空間光変調器又はバックプレーンデバイスにおいて適用されている画素に対して異なる制御回路を有することができてもよい。
【００３６】
第１の実施形態において、画素に対する制御回路は、２つのＴＦＴを含む。第１のＴＦＴは、アナログ線、ｘアドレッシング線及び第２のＴＦＴに接続される。第２のＴＦＴは、第１のＴＦＴ、ｙアドレッシング線及び画素の電極に接続される。なお、第１のＴＦＴがｘアドレッシング線に接続され、第２のＴＦＴがｙアドレッシング線に接続されるが、逆であってもよい。換言すれば、第１のＴＦＴはｙアドレッシング線に接続され、第２のＴＦＴはｘアドレッシング線に接続される。これは、以下において説明する画素にも当てはまる。ｘアドレッシング線及びｙアドレッシング線に接続されたゲートを含む２つのトランジスタを、デュアルゲートトランジスタに結合することが有利である。第１の実施形態において、デュアルゲートＴＦＴは、選択ＴＦＴ（この場合、第１のＴＦＴ）及び伝送ＴＦＴ（この場合、第２のＴＦＴ）の機能を結合する。
【００３７】
更なる実施形態において、ｘアドレッシング線及びｙアドレッシング線に接続されたＴＦＴは、伝送ＴＦＴのゲート上の電圧を制御することで伝送ＴＦＴをｏｎ又はｏｆｆするかを選択する選択ＴＦＴとして機能している。伝送ＴＦＴのソースはアナログ線に接続され、伝送ＴＦＴのドレインは画素電極に接続される。このトランジスタをｏｎする場合、電荷はアナログ線から画素電極に転送される。伝送トランジスタをｏｆｆする場合、現在印加されている電荷が画素電極上に格納されることで画素値を規定する。
【００３８】
第２の実施形態において、画素に対する制御回路は、２つのＴＦＴを含む。第１のＴＦＴは、選択ＴＦＴとして機能しており、ｘアドレッシング線、ｙアドレッシング線及び第２のＴＦＴに接続される。第２のＴＦＴは、伝送ＴＦＴとして機能しており、第１のＴＦＴ、アナログ線及び画素の電極に接続される。そのような画素回路は、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）記憶セルの回路に相当する。伝送ＴＦＴのゲート容量において格納又は印加された電荷は、伝送ＴＦＴをｏｎ又はｏｆｆするかを決定する。本発明の画素割当方式及び画素アドレッシング方式は、特に、マルチレベルの目的のためにＤＲＡＭ技術又はＦＬＡＳＨ技術に適用される。この場合、画素は記憶セルに対応し、画素電極は記憶セルのコンデンサの電極に対応する。画素値を画素に割り当てることは、情報（ビット又はマルチレベルビット）を記憶セルに格納することに対応する。
【００３９】
バックプレーンデバイスは少なくとも１つのイネーブル線を含み、全ての画素はイネーブル線に接続されることが好ましい。これは、以下において説明する画素回路の第３の実施形態から第５の実施形態に当てはまる。
【００４０】
第３の実施形態において、画素に対する制御回路は、３つのＴＦＴを含む。第１のＴＦＴは、イネーブル線、ｘアドレッシング線及び第２のＴＦＴに接続される。第２のＴＦＴは、第１のＴＦＴ、ｙアドレッシング線及び第３のＴＦＴに接続される。第３のＴＦＴは、第２のＴＦＴ、アナログ線及び画素の電極に接続される。この回路が種々の方法で操作されるため、この画素回路は、ホログラム表示装置において適用される空間光変調器に対して好まれる。
【００４１】
第４の実施形態において、画素に対する制御回路は、３つのＴＦＴを含む。ここで、２つの画素は、互いに隣接して配置され、同一のｙアドレッシング線によりアドレス指定される。第１の画素の第１のＴＦＴは、イネーブリング機能として、第２の画素のｘアドレッシング線、ｙアドレッシング線及び第１の画素の第２のＴＦＴに接続される。第１の画素の第２のＴＦＴは、第１の画素の第１のＴＦＴ、第１の画素のｘアドレッシング線及び第１の画素の第３のＴＦＴに接続される。第１の画素の第３のＴＦＴは、第１の画素の第２のＴＦＴ、アナログ線及び第１の画素の電極に接続される。第２の画素の第１のＴＦＴは、イネーブリング機能として、第１の画素のｘアドレッシング線、ｙアドレッシング線及び第２の画素の第２のＴＦＴに接続される。第２の画素の第２のＴＦＴは、第２の画素の第１のＴＦＴ、第２の画素のｘアドレッシング線及び第２の画素の第３のＴＦＴに接続される。第２の画素の第３のＴＦＴは、第２の画素の第２のＴＦＴ、アナログ線及び第２の画素の電極に接続される。本実施形態は、画素のイネーブルメント機能性に対してバックプレーンデバイス上に独立したイネーブル線を有する必要はない。これは、２つの隣接画素の一方の画素のｘアドレッシング線を他方の画素に対するイネーブル線として使用することで実現される。これは、イネーブル線の論理レベルがｘアドレッシング線の論理レベルに対応する場合に実行される。
【００４２】
第５の実施形態において、画素に対する制御回路は、３つのＴＦＴを含む。４つの画素は、互いに隣接して配置され、同一のｙアドレッシング線によりアドレス指定される。第１の画素の第１のＴＦＴは、イネーブリング機能として、第３の画素のｘアドレッシング線、ｙアドレッシング線及び第１の画素の第２のＴＦＴに接続される。第１の画素の第２のＴＦＴは、第１の画素の第１のＴＦＴ、第１の画素のｘアドレッシング線及び第１の画素の第３のＴＦＴに接続される。第１の画素の第３のＴＦＴは、第１の画素の第２のＴＦＴ、アナログ線及び第１の画素の電極に接続される。第２の画素の第１のＴＦＴは、イネーブリング機能として、第１の画素のｘアドレッシング線、ｙアドレッシング線及び第２の画素の第２のＴＦＴに接続される。第２の画素の第２のＴＦＴは、第２の画素の第１のＴＦＴ、第２の画素のｘアドレッシング線及び第２の画素の第３のＴＦＴに接続される。第２の画素の第３のＴＦＴは、第２の画素の第２のＴＦＴ、アナログ線及び第２の画素の電極に接続される。第３の画素の第１のＴＦＴは、イネーブリング機能として、第４の画素のｘアドレッシング線、ｙアドレッシング線及び第３の画素の第２のＴＦＴに接続される。第３の画素の第２のＴＦＴは、第３の画素の第１のＴＦＴ、第３の画素のｘアドレッシング線及び第３の画素の第３のＴＦＴに接続される。第３の画素の第３のＴＦＴは、第３の画素の第２のＴＦＴ、アナログ線及び第３の画素の電極に接続される。第４の画素の第１のＴＦＴは、イネーブリング機能として、第２の画素のｘアドレッシング線、ｙアドレッシング線及び第４の画素の第２のＴＦＴに接続される。第４の画素の第２のＴＦＴは、第４の画素の第１のＴＦＴ、第４の画素のｘアドレッシング線及び第４の画素の第３のＴＦＴに接続される。第４の画素の第３のＴＦＴは、第４の画素の第２のＴＦＴ、アナログ線及び第４の画素の電極に接続される。第４の実施形態と同様に、本実施形態は、画素のイネーブルメント機能性に対してバックプレーンデバイス上に独立したイネーブル線を有する必要はない。これは、１つの画素に対して４つの隣接画素の他の画素のうちの１つのｘアドレッシング線がこの画素に対するイネーブル線として使用される場合に実現される。これは、イネーブル線の論理レベルがｘアドレッシング線の論理レベルに対応する場合に実行される。
【００４３】
上述のＴＦＴ要素又はトランジスタ要素が挙げられるが、伝送トランジスタ及び選択トランジスタの機能を能動的に実現する他の回路及び／又は他のスイッチング要素が代わりにバックプレーンデバイスに対して使用又は適用されてよい。
【００４４】
画素の第１のＴＦＴ及び同一の画素の第２のＴＦＴがデュアルゲートに結合される結果、画素回路の更なる簡潔性が得られ、空間を節約することが有利である。これは、上述の５つの実施形態に対して実行される。
【００４５】
原則的に、ＴＦＴのゲート、ソース及びドレインの接続のために多くの可能性が存在するが、以下において、上述の５つの実施形態のＴＦＴを接続する最も好適な方法を説明する。これらの接続の方法は、互いに更に組み合わされる。
【００４６】
ｘアドレッシング線又はｙアドレッシング線は、画素の第１のＴＦＴのゲートと接続されるか、或いは、画素の第２のＴＦＴのゲート又は上述のデュアルゲートＴＦＴのゲートに接続される。
【００４７】
イネーブル線又はイネーブル線として動作するｘアドレッシング線は、画素の第１のＴＦＴのソースと接続される。画素の第１のＴＦＴのドレインは、同一の画素の第２のＴＦＴのソースに接続される。
【００４８】
アナログ線は、画素の第３のＴＦＴのソースに接続され、同一の画素の電極は、同一の画素の第３のＴＦＴのドレインと接続される。画素の第２のＴＦＴのドレインは、同一の画素の第３のＴＦＴのゲートに接続される。
【００４９】
画素アドレッシング手段は、少なくとも１つのｘアドレス復号器及び少なくとも１つのｙアドレス復号器を備えることが好ましい。ｘアドレス復号器はｘアドレッシング線に接続され、ｙアドレス復号器はｙアドレッシング線に接続される。
【００５０】
アドレス復号器は、単一又は全てのアドレッシング線のイネーブルメントを実行する論理回路を含む。ｘアドレス復号器及び／又はｙアドレス復号器は、ダイナミックＮＯＲ復号器、及び／又は、ダイナミックＮＡＮＤ復号器、及び／又は、ＯＲ復号器、及び／又は、ＮＡＮＤ回路及びＮＯＲ回路を含むＣＭＯＳ復号器、及び／又は、ＡＮＤ復号器に基づく。
【００５１】
空間光変調器の種類及びそれを用いて実現されることを意図する適用例に依存して、ｘアドレス復号器及び／又はｙアドレス復号器は、バックプレーンデバイス上又はバックプレーンデバイスに対する種々の位置において配列される。ｘアドレス復号器及び／又はｙアドレス復号器は、バックプレーンデバイスとは別に配列される。また、ｘアドレス復号器及び／又はｙアドレス復号器は、バックプレーンデバイスの外側エッジにおいて配置される。更に別の方法は、画素間のバックプレーンデバイス上にｘアドレス復号器及び／又はｙアドレス復号器を配置することである。
【００５２】
例えば、バックプレーンデバイス又は１つのクラスタの全ての画素がイネーブル線を含む３つの画素回路等の同一の種類の画素回路を含む場合、画素の画素回路を互いに配向する種々の方法がある。全ての画素制御構造が同様に配向されることを意味する規則的なレイアウトで画素制御構造が配列される画素制御構造を各画素が含むのが好ましい。或いは、２つの隣接画素の画素制御構造は、互いにミラーリングされて配列される。ミラーリングされた配列に対する対称の軸は、２つの画素の中間にある。２つの画素がｘ方向に互いに隣接する場合、対称の軸はｙ方向に配向される。更に別の方法は、共通の中心に隣接して配置される４つの隣接画素の画素制御構造が互いにミラーリングされて配列される方法である。対称の第１の軸は、２つの画素間及び共通の中心上に位置付けられ、対称の第２の軸は、２つの画素間及び共通の中心上、及び、対称の第１の軸に対して垂直に位置付けられる。そのようにミラーリングされたレイアウトにより、アナログ線、イネーブル線、或いは、電力又は画素の記憶容量に対して必要な線等の全ての画素に共通の線を提供する労力が減少する。
【００５３】
好適な実施形態において、空間光変調器は、回折に基づいて空間光変調器と相互作用する光を偏向するように構成される。ここで、空間光変調器は、国際公開第２０１０／１４９５８７号パンフレットの請求項のうちの１つに従って実現されることが好ましい。そのような空間光変調器は、回折格子構造に対応する屈折率分布が符号化される制御可能な液晶分子層を含む。そのような回折格子／パターンと相互作用する光は、空間光変調器により回折される。空間光変調器は、空間光変調器に符号化される回折格子が可変ピッチを有する回折格子を含むように操作されることが好ましい。従って、空間光変調器と相互作用する光の偏向角は変動する。そのような空間光変調器は、１つの方向に線形に延長され、互いに隣接して配置される電極を含む。従って、そのような空間光変調器の画素は、空間光変調器の延長された線形領域である。そのような空間光変調器の更なる詳細については、参考として本明細書に完全に取り入れられる国際公開第２０１０／１４９５８７号パンフレットを参照する。
【００５４】
上述の問題は、空間光変調器のバックプレーンデバイスを操作する方法による請求項２５の特徴により規定された本発明により解決される。空間光変調器は、画素アドレスを有し、且つ、画素値を画素に割り当てるようにバックプレーンデバイスにより電子制御される画素を含む。バックプレーンデバイスは、画素毎に少なくとも１つの電極と、少なくとも１つのアナログ線と、少なくとも１つの画素アドレッシング手段とを含む。そのような画素アドレッシング手段は、ｘアドレッシング線及びｙアドレッシング線を含む。全ての画素は、アナログ線、ｘアドレッシング線及びｙアドレッシング線に接続される。本発明に係る方法は、
画素値割当方式として、生成手段が少なくとも１つのアドレス線に適用される電圧特性を生成し、電圧特性は画素に割り当てられる画素値に依存するステップと、
画素アドレスが画素アドレッシング方式として生成された電圧特性に依存して決定されるステップと、
生成された電圧特性が画素値を画素に割り当てるために少なくとも１つのアナログ線に適用されるステップと、を備える。
【００５５】
本発明に係る方法は、特に、請求項１から２４のうちいずれか１項に記載のバックプレーンデバイスを操作するように設計される。請求項１から２４のうちいずれか１項に記載のバックプレーンデバイスの知識に基づいて、当業者は、請求項１から２４のうちいずれか１項に記載のバックプレーンデバイスを操作する方法及びその変形例を提案される。従って、繰り返しを避けるために、上述の説明を参照する。
【００５６】
以下において、画素値を１つ以上の画素に割り当てる特定の動作モードを説明する。これらの動作モードは、いくつかの適用例に対して好ましいが、バックプレーンデバイスを操作し、且つ、画素値を画素に割り当てることが可能な又はそれに適したより多くの動作モードがある。以下において説明する動作モードは、画素値を画素に割り当てることに焦点を当てる。しかしながら、この説明は、特定のアドレッシング方式を実現するようにアドレッシング手段を構成する場合に当業者により提案されるアドレッシング手段及びアドレッシング復号器の動作の詳細などを説明しない。
【００５７】
画素値を画素に割り当てるために、好適な動作モードにおいて、この画素に対するｘアドレッシング線及びｙアドレッシング線を選択又は起動し、この画素に接続されているイネーブル線を起動する。この結果、アナログ線から画素の電極への電荷転送が起こる。ｘアドレッシング線及びｙアドレッシング線を選択解除又は停止し、及び／又は、この画素に接続されているイネーブル線を停止する。これにより、この画素の電極において転送されている電荷を維持する。
【００５８】
同一の画素値を複数の画素に割り当てるために、更に好適な動作モードにおいて、これらの画素毎に、そのような画素に接続されているイネーブル線を起動し、その後、ｘアドレッシング線及びｙアドレッシング線を選択する。この結果、アナログ線から各々が後続して起動した画素の電極への後続の電荷転送が起こる。これらの画素に対するｘアドレッシング線、ｙアドレッシング線及びイネーブル線を停止する。これにより、これらの画素の電極において転送されている電荷を維持する。
【００５９】
更なる別の好適な動作モードにおいて、複数の選択された画素に対する画素値は、以下の方法で割り当てられる。ｘアドレッシング線及びｙアドレッシング線が選択される。また、これらの画素に対してイネーブリング機能を有するアドレッシング線を起動する。イネーブリングがイネーブル線を介して実行される場合、これらの画素に接続されているイネーブル線を起動する。これが実行されると、全てのこれらの選択された画素の電極は、アナログ線を介して提供されたのと同一の電圧に設定される。これは、選択された画素の全ての電極を短絡することに対応する。その後、ｘアドレッシング線及びｙアドレッシング線が選択解除される。画素値を選択された画素の特定の画素に割り当てるため、この画素に対するｘアドレッシング線及びｙアドレッシング線が選択される。この結果、アナログ線から画素の電極への電荷転送が起こる。ｘアドレッシング線及びｙアドレッシング線が選択解除される。これらの画素の電極の電荷を維持するために、これらの画素に接続されているイネーブル線を停止する。
【００６０】
特定の好適な実施形態において、請求項２９に記載の空間光変調器は、請求項１から２４のうちいずれか１項に記載のバックプレーンデバイスを備える。同様に、特定の好適な実施形態において、請求項３０に記載の表示装置は、請求項１から２４のうちいずれか１項に記載のバックプレーンデバイス又は請求項２９に記載の空間光変調器を備える。これらの実施形態は、シーン又はコンテンツの２次元表現及び／又は３次元表現を生成する表示装置に対して特に有利である。
【図面の簡単な説明】
【００６１】
有利な方法で本発明の教示を構成及び開発する種々の可能性がある。この点において、最初に特許請求の範囲の請求項１に従属する請求項、次に図面を参照して本発明の好適な例示的な実施形態の以下の説明を参照すべきである。一般に、教示の好適な構成及び開発は、図面を参照して本発明の好適な例示的な実施形態の説明と共に更に説明される。
【図１】図１は、ホログラムディスプレイの適用例において現れる一様に分布した画素値を使用して従来技術に係るバックプレーンデバイスのアナログ線の電圧特性の一例を示す概略図である。
【図２ａ】図２ａは、本発明に係るバックプレーンデバイスのアナログ線の電圧特性の一例を示す概略図である。
【図２ｂ】図２ｂは、本発明に係る画素アドレッシング信号の一例を示す概略図である。
【図３ａ】図３ａは、４つの異なるグレー値、即ち、画素値が割り当てられている１６個の画素を含む空間光変調器の一例を示す図である。
【図３ｂ】図３ｂは、図３ａに示された空間光変調器の１６個の画素に４つの異なるグレー値を割り当てるようにアナログ線上に適用される画像特性の一例を示す図である。
【図４】図４は、４つのクラスタのみが示される複数のクラスタを含む本発明に係るバックプレーンデバイスの一例を示す図である。
【図５】図５は、画素の２つのＴＦＴを含む画素回路の一例を示す図である。
【図６】図６は、画素の２つのＴＦＴを含む画素回路の一例を示す図である。
【図７】図７は、画素の３つのＴＦＴを含む画素回路の一例を示す図である。
【図８】図８は、画素の４つのＴＦＴを含む画素回路の一例を示す図である。
【図９】図９は、空間光変調器のバックプレーンデバイスの各々が３つのＴＦＴを含む画素回路を含む２つの隣接画素の一例を示す図である。
【図１０】図１０は、空間光変調器のバックプレーンデバイスの各々が３つのＴＦＴを含む画素回路を含む４つの隣接画素の一例を示す図である。
【図１１】図１１は、２つのＴＦＴ画素回路（表現の下部において示された）に対するダイナミックＮＯＲ回路（表現の上部）を含むｘアドレス復号器の一例を示す図である。
【図１２】図１２は、２つのＴＦＴ画素回路に対してダイナミックＮＯＲ回路を含む画素回路の中間に組み込まれるｘアドレス復号器の一例を示す図である。
【図１３ａ】図１３ａは、１６個のｘアドレッシング線をアドレス指定するダイナミックＮＯＲ回路を含むｘアドレス復号器の一例の詳細を示す図である。
【図１３ｂ】図１３ｂは、６４個のｘアドレッシング線をアドレス指定する３つのＴＦＴ画素回路に対するダイナミックＮＯＲ回路を含むｘアドレス復号器を示す図である。
【図１４】図１４は、ダイナミックＡＮＤ素子を含むｘアドレス復号器の一例を示す図である。
【図１５】図１５は、ＮＡＮＤ素子及びＮＯＲ素子を含むｘアドレスＣＭＯＳ復号器の一例を示す図である。
【図１６】図１６は、ＯＲ素子を含むｘアドレス復号器の一例を示す図である。
【図１７】図１７は、アドレス復号器を画素回路間に配置しない、本発明に係るバックプレーンデバイスの画素回路の規則的な配列の一例を示す図である。
【図１８】図１８は、本発明に係るバックプレーンデバイスの１つの方向にミラーリングされている画素回路の配列の一例を示す図である。
【図１９】図１９は、本発明に係るバックプレーンデバイスの２つの方向にミラーリングされている画素回路の配列の一例を示す図である。
【図２０】図２０は、バックプレーンデバイスのアナログ線上に適用される適応性のあるオーバドライブ値を含む電圧特性の一例を示す概略図である。
【図２１】図２１は、従来技術に従って画素に割り当てられる電圧特性の一例を示す概略図である。
【図２２】図２２は、従来技術に従って画素に割り当てられる電圧特性の一例を示す概略図である。
【図２３】図２３は、本発明に従って画素に割り当てられる電圧特性の一例を示す概略図である。
【図２４】図２４は、本発明に従って画素に割り当てられる電圧特性の一例を示す概略図である。
【図２５】図２５は、本発明に従って画素に割り当てられる電圧特性の一例を示す概略図である。
【図２６】図２６は、対応する画素容量１１−１、１１−２、１１−３、１１−４を有し、且つ、データ線１２−１、１２−２及びゲート線１３−１、１３−２を介して制御される４つの画素電極１０−１、１０−２、１０−３、１０−４を含む従来技術のディスプレイのアクティブマトリクス構造を示す図である。
【図２７】図２７は、クラスタ及びクラスタのアドレス復号器への回路網パスの一例を示す図である。
【図２８】図２８は、従来技術のアナログ線の一例を示す図である。
【図２９】図２９は、バックプレーンの回路網の一部、特に、２つのＴＦＴを含む２つの画素の回路網を示す本発明の実施形態の一例を示す図である。
【図３０】図３０は、クラスタのアドレス復号器に対してローカル配線する復号器階層構造の一例を示す図である。
【図３１】図３１は、バックプレーンの回路網の一部、特に、３つのＴＦＴを含む３つの画素の回路網を示す本発明の実施形態の一例を示す図である。
【図３２】図３２は、画素に対する画素回路が３つのＴＦＴを含み、且つ、アナログ線が存在する図７に相当する２つの画素の画素回路の一例を更に詳細に示す図である。
【図３３】図３３は、各々が２つのＴＦＴ画素回路を含む画素のクラスタの一例を示す図であり、アナログ線が全ての画素に対して存在し、ｘ線アドレス及びｙ線アドレスがデジタルシフトトランジスタを適用する少なくとも１つの線上にビットシリアルに伝送される図である。
【図３４】図３４は、各々が２つのＴＦＴ画素回路を含む画素のクラスタの一例を示す図であり、アナログ線が存在し、アドレス線が多数のクラスタ間で共有される図である。
【図３５】図３５は、各々が２つのＴＦＴ画素回路を含む画素のクラスタの一例を示す図であり、アナログ線が存在し、アドレス線が多数のクラスタ間で共有される図である。
【発明を実施するための形態】
【００６２】
なお、図示された同一の構成要素又は同様の構成要素は、同一の図中符号により示される。
【００６３】
図１は、従来技術に係るバックプレーンデバイスのアナログ線の電圧特性の一例を示す概略図である。
【００６４】
電圧Ｖは、２つのフレームの持続期間中、画素数Ｎの関数として示される。空間光変調器の画素が線単位でアドレス指定され、且つ、単一の線内で順にアドレス指定される従来技術のアドレッシング方式のため、固定のアドレッシング方式に従う次の画素がアドレス指定される場合は常に、０Ｖ〜６Ｖの種々の一様に分布した電圧は、従来技術のバックプレーンのアナログ線上に印加される。この結果、非常に高速に表示エリアの外部からアナログ値を駆動し、バックプレーンデバイスの電極の物理的限界に達することとなり、例えば、大きな線容量は、継続アナログ線上でスイッチング周波数が増加することを防止する。しかしながら、空間光変調器のフレームレート又はリフレッシュレートは、本発明の明細書に従って高くなる。
【００６５】
本発明によれば、従来技術において既知の方式とは異なる画素値割当方式が使用される。これは、図２ａに示された概略図により示される。図２ａの図は、画素が接続されるバックプレーンデバイスのアナログ線に適用される電圧関数である電圧特性１０を示す。図示されたこの電圧特性１０は、２つのフレーム中にアナログ線に適用される電圧値を含む。電圧特性１０は、第１のフレームに対するランプアップ関数の形状、及び、実質的には、第２のフレームに対するランプダウン関数を含む。本発明の本実施形態によれば、電圧特性１０は、バックプレーンデバイスにより空間光変調器の単一の画素に割り当てられる必要のある画素値に依存して生成されている。電圧特性１０が第１のフレームに対する線形増加及び第２のフレームに対する略線形減少を含む略関数であるため、画素に割り当てられる画素値はやや高度に分布する。換言すれば、例えば、全ての画素の１／３が同一の画素値を有する場合、図２ａに図示されたような横軸に対して水平、即ち、平行である電圧特性１０の領域が得られるため、同一の画素値を含む領域は、図２ａの電圧特性１０により割り当てられる２つのフレームに現れない。図２ｂに係る概略図は、第１のフレームに対してバックプレーンデバイスのアドレッシング線に適用される画素アドレス信号を示す。本実施形態において、高周波数信号は、アドレッシング線に適用されることがわかる。しかしながら、これらのアドレッシング信号が０又は１の論理値を有するデジタル信号であるため、これは、高周波数アナログ電圧値が、例えば、図１に示されるように、それらを実現するより高い周波数で電子的に実現される。
【００６６】
図３ａは、画素１４を含む空間光変調器１２の一部を示す。図３ａに示されたような空間光変調器１２の画素１４は、異なる陰影をつけて示されている４つの異なる画素値１５を含む。図３ａの例において、４つの画素は、１００％の最大画素値１５で割り当てられている。２つの画素１４は７５％の画素値１５を含む。３つの画素１４は２５％の画素値１５を含み、残りの７つの画素は０％の画素値１５を含む。図３ａの空間光変調器１２の上には、ｘ方向に単一の画素の０〜３のアドレス番号付けが示される。空間光変調器１２の左側には、ｙ方向に単一の画素１４の０〜３のアドレス番号付けが示される。
【００６７】
図３ｂは、図３ａに示されたような画素値１５の分布のために、アナログ線（図３ａ、図３ｂには示されない）上に適用される電圧特性１０を示す概略図である。０％の画素値１５に対応する電圧は、合計７つの画素アドレッシングサイクルの間、アナログ線に適用されることがわかる。２５％の画素値１５に対応する電圧は、３つの画素書込みサイクルの間、アナログ線に適用される。７５％の画素値１５に対応する電圧は、２つのアドレッシングサイクルの間、適用される。１００％の画素値１５に対応する電圧は、４つの画素アドレッシングサイクルの間、割り当てられ、図３ａに示されたような１つのフレームに対して空間光変調器１２の全ての１６個の画素１４の割当を完了する。
【００６８】
図２ａ及び図３ｂからわかるように、電圧特性１０は、時間において可変であり、これらの例において、主に、数学的な単調関数の特性を有する。なお、図３ｂの電圧特性１０は、実線で示された種々の電圧間の点線で示された継続した種類のものである。
【００６９】
図３ａに示されたような空間光変調器１２の画素１４の画素値分布から開始し、図３ｂに示されたような電圧特性１０が生成される。この例において、ランプアップ関数が適用される。従って、電圧特性１０は、最低電圧から開始し、最高電圧に上昇する。従って、電圧特性１０は、画素１４に割り当てられる画素値１５に依存する。これは、特に「画素値割当方式」という用語で理解される。電圧特性１０は、図３ａ及び図３ｂには示されない生成手段により生成される。
【００７０】
電圧特性１０が画素１４に割り当てられる画素値１５に依存して生成されると、電圧特性１０がアナログ線に適用される場合にアドレス指定される画素１４の画素アドレスが決定される。０％を有する画素値１５を含む画素１４は、最初にアドレス指定される必要があることがわかる。従って、（０、２）、（１、０）、（１、１）、（１、３）、（３、０）、（３、１）及び（３、３）の画素が生成される。０％の画素値１５を有する画素１４のアドレスは、厳密に上述したような順序でなくてもよい。これらの画素値１５を画素１４に割り当てる異なる順序も使用されてよい。従って、少なくとも１つのアナログ線に適用されている生成された電圧特性１０は、画素１４のアドレッシングの順序を決定することが可能である。この例において、同一の画素値１５が割り当てられる全ての画素１４は、互いに時間的に近接してアドレス指定される。
【００７１】
図４は、複数のクラスタ１８を含むバックプレーンデバイス１６の一例を示す。図４は、完全なバックプレーンデバイス１６を示さず、その単一の部分のみを示す。従って、図４には、４つのクラスタ１８のみが示される。全てのクラスタ１８は、単一の正方形で概略的に示されている画素回路２０を含む。全ての画素回路２０は、空間光変調器１２（図４には示されない）の画素に割り当てられる。図４に示されたような実施形態によれば、クラスタ１８は互いに個別に制御される。画素、即ち、画素回路２０は、バックプレーンデバイス１６及び空間光変調器の接続領域及び隣接領域を形成し、クラスタ１８を形成する。本実施形態の接続領域は矩形形状を有し、クラスタ１８は、バックプレーンデバイス１６又は空間光変調器の全幅又は全長に及ばない。
【００７２】
全てのクラスタ１８は、アナログ線２２及びクラスタ１８の画素又は画素回路２０をアドレス指定する画素アドレッシング手段２４を含む。例えば、コンピュータに対して転送される画素データが、空間光変調器及びバックプレーンデバイス１６を含む表示装置の表示電子機器に伝送されることを図４に概略的に示す。表示電子機器は、画素値及びアドレッシング値をバックプレーンデバイス１６のパネル電子機器に伝送する。表示装置の特定の構成に依存して、電圧特性１０及び画素アドレスは、コンピュータ又は表示装置の表示電子機器、或いは、バックプレーンデバイス１６のパネル電子機器において生成される。図４において、各クラスタ１８がアドレス情報を画素アドレッシング手段２４に伝送する画素アドレッシング手段２４とパネル電子機器との間に接続線を含むことが示される。画素アドレッシング手段２４が接続されること及び／又はｘアドレッシング線２６を含むことを図４に概略的に示す。画素のｙアドレスをアドレス指定するアドレッシング手段２４は、ｙアドレッシング線２８を含む。
【００７３】
図３１は、小クラスタ１８の別の例を示す概略図である。図３１に示されたクラスタ１８は、説明のためだけに、１６個の画素及び画素回路２０（そのうちの３つの画素回路２０のみが図３１に示される）を含む。実際には、クラスタは、より多くの画素を有するが、同様に操作される。いくつかのクラスタ設計が可能である。いくつかのクラスタ設計は、画素毎のＴＦＴの数、並びに、電気線の数及び配列に関して異なる。通常、種々のクラスタ設計は、種々の特徴を含む。
【００７４】
図３１に示されたようなクラスタ１８は、ｘアドレス復号器３８及びｙアドレス復号器４４を備えるアドレス復号器回路５０により制御される。ｘアドレス復号器３８及びｙアドレス復号器４４は、パネル電子機器（不図示）からｘ＿Ａｄｄｒ［１：０］及びｙ＿Ａｄｄｒ［１：０］などのアドレスを受信する。単一の画素回路２０の各々は、２つ、３つ又はそれ以上のＴＦＴから構成されたＴＦＴ回路を含む。本発明の例において、図７の例に係る３ＴＦＴの変形例は、更なる特徴を与えるために選択される。
【００７５】
画素回路２０は、２つの選択ＴＦＴ１００及び２００と、伝送ＴＦＴ３００とを含む。双方の選択ＴＦＴ１００及び２００は、起動される場合に、伝送ＴＦＴ３００をそれぞれｏｎ又はｏｆｆするためにイネーブル線２２を伝送ＴＦＴ３００のゲートに接続する。伝送ＴＦＴ３００がｏｎされる場合、アナログ線２２からのアナログ電圧は、画素電極５００に印加される。
【００７６】
クラスタ構成による各画素電極５００のランダムアクセスのため、パネル電子機器により提供されたある特定のアナログ電圧がクラスタ１８内で任意の位置を含むいくつかの画素セルに順次印加されることを制御することが可能である。その後、アナログ線２２上の電圧が上昇し、適切な画素がアドレス指定されるように選択される。適切な画素が選択されると、アナログ線２２上に印加されている電圧は、そのような画素電極５０又はそのような画素電極５００のグループに印加される。
【００７７】
図３１において、クラスタ１８に加えて概略的に示されたアドレス復号器５０は、例えば、図１２に示されるように、実際には、クラスタ１８全体の画素回路２０にわたり分布するように実現される。これにより、クラスタ間の間隔を排除する。
【００７８】
従来技術のＡＭバックプレーンと異なり、クラスタに基づく手法の最大フレームレートは、実現されたＴＦＴ１００、２００及び３００の最大スイッチング周波数だけに依存する。
【００７９】
フレームの書込み、即ち、画素値を画素に割り当てることは、初期化から開始する。最初に、「Ｏｎ」値（例えば、６Ｖ）がイネーブル線２２に適用される。次に、Ｘ選択ＴＦＴ１００及びＹ選択ＴＦＴ２００のゲートに接続されている全てのｘアドレッシング線２６及びｙアドレッシング線２８は、「Ｏｎ」値（例えば、更に６Ｖ）に切り替えられる。ここで、全ての伝送ＴＦＴ３００は導電性であり、全ての電極５００は同時にアナログ線２２に接続される。フレームの先行する書込みから既に格納された画素電極５００の電荷は等化され、全ての画素電極５００は、アナログ線２２を介して０Ｖ又は別の所望のプリチャージ電圧Ｖに充電される。以下において、０Ｖを初期値として仮定する。
【００８０】
次に、画素回路２０のディスエーブル位相が開始する。ランプアップ関数（電圧特性１０）は、パネル電子機器によりアナログ線２２に印加される。この例において、ランプアップは、最低電圧、即ち、０Ｖから開始する。この駆動モードの例を用いる場合、全ての伝送ＴＦＴ３００は、依然としてイネーブル、即ち、導電性のままである。これは、アナログ線２２上に印加された電圧Ｖを変更することにより、全ての画素電極５００にわたり電圧が変化することを意味する。
【００８１】
次に、０Ｖの値に設定されるべき画素電極５００に接続されている全ての伝送ＴＦＴ３００は、非導電性（停止）にされる。イネーブル線３０は、選択ＴＦＴ１００及び２００を介して、これらの伝送ＴＦＴ３００のゲートに接続される。次に、イネーブル線３０は、ディスエーブル値０Ｖに切り替えられる。これらの伝送ＴＦＴ３００のゲートを放電するために、イネーブル線３０が低い状態（例えば、０Ｖ）に留まる間、双方の選択ＴＦＴ１００及び２００は、伝送ＴＦＴ３００のゲート容量上に格納された電荷を除去するために「Ｏｎ」されなければならない。同一の電圧（ここでは、０Ｖ）の全ての画素電極５００がアドレス指定され、且つ、アナログ線２２から切断されるまで、この手順は数回繰り返される。
【００８２】
次のステップにおいて、アナログ線２２上に印加された電圧は、より高い値（例えば、１Ｖ）に上昇し、この量は、上述の第１のステップで既にディスエーブルになった画素電極５００を除く全ての画素電極５００に印加される。１Ｖを格納すべき全ての画素電極５００は、選択ＴＦＴ１００及び２００を「Ｏｎ」にし、且つ、イネーブル線３０を「Ｏｆｆ」することを含む個々の停止動作により分離される。その後、画素に割り当てられる全ての電圧レベルが完了するまで、ランプアップ電圧及び画素の非アクティブ化は継続する。
【００８３】
図５〜図２９は、上述の第１の実施形態に従って２つのＴＦＴ１００及び２００を含む画素に対する制御回路２０（又は画素回路）の一例を示す。第１のＴＦＴ１００のソースＳはアナログ線２２に接続され、第１のＴＦＴ１００のゲートＧはｘアドレッシング線２６に接続され、第１のＴＦＴ１００のドレインＤは第２のＴＦＴ２００に接続される。第２のＴＦＴ２００のソースＳは第１のＴＦＴ１００のドレインＤに接続され、第２のＴＦＴ２００のゲートＧはｙアドレッシング線２８に接続され、第２のＴＦＴ２００のドレインＤは画素の電極５００に接続される。画素の電極５００は、コンデンサとして示される。なお、第１のＴＦＴ１００がｘアドレッシング線２６に接続され、第２のＴＦＴ２００がｙアドレッシング線２８に接続されるが、逆であってもよい。換言すれば、第１のＴＦＴ１００がｙアドレッシング線２８に接続されていてもよく、第２のＴＦＴ２００がｘアドレッシング線２６に接続されていてもよい。
【００８４】
ｘアドレッシング線２６及びｙアドレッシング線２８に接続されたゲートＧを含む２つのトランジスタ１００及び２００を単一のデュアルゲートトランジスタ（図５には示されない）に結合することが有利であり、これは更なる例に対しても適用可能である。
【００８５】
更なる実施形態において、ｘアドレス線２６及びｙアドレス線２８に接続されたＴＦＴ１００及び２００は、それぞれ、伝送ＴＦＴ３００のゲート上の電圧を制御することで伝送ＴＦＴ３００がｏｎ又はｏｆｆされるかを選択する選択ＴＦＴの機能を有する。伝送ＴＦＴ３００のソースＳはアナログ線２２に接続され、ドレインＤは画素電極５００に接続される。このトランジスタ３００がｏｎされる場合、電荷は、アナログ線２２から画素電極５００に転送される。トランジスタ３００がｏｆｆされる場合、実際の電荷は、画素値を規定する画素電極５００上に格納される。
【００８６】
図６は、上述の第２の実施形態に従って２つのＴＦＴ１００及び２００を含む画素に対する制御回路２０の一例を示す。第１のＴＦＴ１００、即ち、選択ＴＦＴは、ｘアドレッシング線２６、ｙアドレッシング線２８及び第２のＴＦＴ２００に接続される。第２のＴＦＴ２００、即ち、伝送ＴＦＴは、第１のＴＦＴ１００、アナログ線２２及び画素の電極５００に接続される。そのような画素回路２０は、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）記憶セルの回路に相当する。ｎチャネル又はｐチャネルの伝送ＴＦＴ２００、或いは、ｎチャネル又はｐチャネルの選択ＴＦＴ１００が使用されるかどうかに依存して画素がアドレス指定される場合、以下のアドレス方式を適用する必要がある（Ｘ＝ｘアドレッシング線２６に適用されている信号、Ｙ＝ｙアドレッシング線２８に適用されている信号）。
【００８７】
【表１】
0005907899.tif 000002
【００８８】
図７は、上述の第３の実施形態に従って３つのＴＦＴ１００、２００及び３００を含む画素に対する制御回路２０の一例を示す。第１のＴＦＴ１００は、イネーブル線３０、ｘアドレッシング線２６及び第２のＴＦＴ２００に接続される。第２のＴＦＴ２００は、第１のＴＦＴ１００、ｙアドレッシング線２８及び第３のＴＦＴ３００に接続される。伝送ＴＦＴとも呼ばれる第３のＴＦＴ３００は、第２のＴＦＴ２００、アナログ線２２及び画素の電極５００に接続される。ｎチャネル又はｐチャネルの伝送ＴＦＴ３００、或いは、ｎチャネル又はｐチャネルの選択ＴＦＴ１００及び２００が使用されるかどうかに依存して、以下の制御方式を適用する必要がある（Ｘ＝ｘアドレッシング線２６に適用されている信号、Ｙ＝ｙアドレッシング線２８に適用されている信号、ＥＮ＝イネーブル線３０に適用されている信号）。
【００８９】
【表２】
0005907899.tif 000003
【００９０】
図８は、４つのＴＦＴ１００、２００、３００及び４００を含む画素に対する制御回路２０の一例を示す。第１のＴＦＴ１００は、図中、符号３０で示されたイネーブリング機能である隣接画素（図８には示されない）のｘアドレッシング線２６（Ｘ０）、ｘアドレッシング線２６及び第２のＴＦＴ２００に接続される。第２のＴＦＴ２００は、第１のＴＦＴ１００、ｙアドレッシング線２８及び第３のＴＦＴ３００に接続される。ｙアドレッシング線２８は、アナログ線２２からの第４のＴＦＴ４００を利用して生成される。伝送ＴＦＴとも呼ばれる第３のＴＦＴ３００は、第２のＴＦＴ２００及び第４のＴＦＴ４００を介したアナログ線２２及び画素の電極５００に接続される。
【００９１】
図９は、上述の第４の実施形態に従って各々の制御回路２０又は３２が３つのＴＦＴ１００、２００及び３００を含む２つの隣接画素に対する２つの制御回路２０及び３２の一例を示す。２つの画素は、同一のｙアドレッシング線２８によりアドレス指定される。第１の画素回路２０の第１のＴＦＴ１００は、図中、符号３０で示されたイネーブリング機能である第２の画素回路３２のｘアドレッシング線２６（Ｘ１）、ｙアドレッシング線２８及び第１の画素回路２０の第２のＴＦＴ２００に接続される。第１の画素回路２０の第２のＴＦＴ２００は、第１の画素回路２０の第１のＴＦＴ１００、第１の画素回路２０のｘアドレッシング線２６（Ｘ０）及び第１の画素回路２０の第３のＴＦＴ３００に接続される。第１の画素回路２０の第３のＴＦＴ３００は、第１の画素回路２０の第２のＴＦＴ２００、アナログ線２２及び第１の画素回路２０の電極５００に接続される。第２の画素回路３２の第１のＴＦＴ１００は、図中、符号３０で示されたイネーブリング機能である第１の画素回路２０のｘアドレッシング線２６（Ｘ０）、ｙアドレッシング線２８及び第２の画素回路３２の第２のＴＦＴ２００に接続される。第２の画素回路３２の第２のＴＦＴ２００は、第２の画素回路３２の第１のＴＦＴ１００、第２の画素回路３２のｘアドレッシング線２６（Ｘ１）及び第２の画素回路３２の第３のＴＦＴ３００に接続される。第２の画素回路３２の第３のＴＦＴ３００は、第２の画素回路３２の第２のＴＦＴ２００、アナログ線２２及び第２の画素回路３２の電極５００に接続される。本実施形態は、画素のイネーブルメント機能性に対してバックプレーンデバイス上に独立したイネーブル線を有する必要はない。これは、２つの隣接画素の一方の画素のｘアドレッシング線を他方の画素に対するイネーブル線として使用することで実現される。これは、イネーブル線の論理レベルがｘアドレッシング線の論理レベルに対応する場合に実行される。ｎチャネル又はｐチャネルの伝送ＴＦＴ３００、或いは、ｎチャネル又はｐチャネルの選択ＴＦＴ１００、２００が使用されるかどうかに依存して、以下の制御方式を適用する必要がある（Ｘ０、Ｘ１＝それぞれのｘアドレッシング線２６に適用されている信号、Ｙ＝ｙアドレッシング線２８に適用されている信号）。
【００９２】
【表３】
0005907899.tif 000004
【００９３】
図１０は、上述の第５の実施形態に従って各々の制御回路２０、３２、３４又は３６が３つのＴＦＴ１００、２００及び３００を含む４つの隣接画素に対する４つの制御回路２０、３２、３４及び３６の一例を示す。４つの画素は、互いに隣接して配置され、同一のｙアドレッシング線２８によりアドレス指定される。第１の画素回路２０の第１のＴＦＴ１００は、図中、符号３０で示されたイネーブリング機能である第３の画素回路３４のｘアドレッシング線２６（Ｘ２）、ｙアドレッシング線２８及び第１の画素回路２０の第２のＴＦＴ２００に接続される。第１の画素回路２０の第２のＴＦＴ２００は、第１の画素回路２０の第１のＴＦＴ１００、第１の画素回路２０のｘアドレッシング線２６（Ｘ０）及び第１の画素回路２０の第３のＴＦＴ３００に接続される。第１の画素回路２０の第３のＴＦＴ３００は、第１の画素回路２０の第２のＴＦＴ２００、アナログ線２２及び第１の画素回路２０の電極５００に接続される。第２の画素回路３２の第１のＴＦＴ１００は、図中、符号３０で示されたイネーブリング機能である第１の画素回路２０のｘアドレッシング線２６（Ｘ０）、ｙアドレッシング線２８及び第２の画素回路３２の第２のＴＦＴ２００に接続される。第２の画素回路３２の第２のＴＦＴ２００は、第２の画素回路３２の第１のＴＦＴ１００、第２の画素回路３２のｘアドレッシング線２６（Ｘ１）及び第２の画素回路３２の第３のＴＦＴ３００に接続される。第２の画素回路３２の第３のＴＦＴ３００は、第２の画素回路３２の第２のＴＦＴ２００、アナログ線２２及び第２の画素回路３２の電極５００に接続される。第３の画素回路３４の第１のＴＦＴ１００は、図中、符号３０で示されたイネーブリング機能である第４の画素回路３６のｘアドレッシング線２６（Ｘ３）、ｙアドレッシング線２８及び第３の画素回路３４の第２のＴＦＴ２００に接続される。第３の画素回路３４の第２のＴＦＴ２００は、第３の画素回路３４の第１のＴＦＴ１００、第３の画素回路３４のｘアドレッシング線２６（Ｘ２）及び第３の画素回路３４の第３のＴＦＴ３００に接続される。第３の画素回路３４の第３のＴＦＴ３００は、第３の画素回路３４の第２のＴＦＴ２００、アナログ線２２及び第３の画素回路３４の電極５００に接続される。第４の画素回路３６の第１のＴＦＴ１００は、図中、符号３０で示されたイネーブリング機能である第２の画素回路３２のｘアドレッシング線２６（Ｘ１）、ｙアドレッシング線２８及び第４の画素回路３６の第２のＴＦＴ２００に接続される。第４の画素回路３６の第２のＴＦＴ２００は、第４の画素回路３６の第１のＴＦＴ１００、第４の画素回路３６のｘアドレッシング線２６（Ｘ３）及び第４の画素回路３６の第３のＴＦＴ３００に接続される。第４の画素回路３６の第３のＴＦＴ３００は、第４の画素回路３６の第２のＴＦＴ２００、アナログ線２２及び第４の画素回路３６の電極５００に接続される。第４の実施形態と同様に、本実施形態は、画素のイネーブルメント機能性に対してバックプレーンデバイス上に独立したイネーブル線を有する必要はない。これは、１つの画素に対して４つの隣接画素の他の画素のうちの１つのｘアドレッシング線がこの画素に対するイネーブル線として使用される場合に実現される。これは、イネーブル線の論理レベルがｘアドレッシング線の論理レベルに対応する場合に実行される。ｎチャネル又はｐチャネルの伝送ＴＦＴ３００、或いは、ｎチャネル又はｐチャネルの選択ＴＦＴ１００及び２００が使用されるかどうかに依存して、以下の制御方式を適用する必要がある（Ｘ０、Ｘ１、Ｘ２、Ｘ３＝それぞれのｘアドレッシング線２６に適用されている信号、Ｙ＝ｙアドレッシング線２８に適用されている信号）。
【００９４】
【表４】
0005907899.tif 000005
【００９５】
【表５】
0005907899.tif 000006
【００９６】
図１１は、図１１の表現の上部に示されているダイナミックＮＯＲ回路を含むｘアドレス復号器３８の一例を示す。ｘアドレス復号器３８は、図１１の表現の下部に示される２つのＴＦＴを含む全ての画素回路２０をアドレス指定するために使用される。例えば、ｘアドレス復号器３８は、バックプレーンデバイスの外側エッジにおいて配置される。図１１の下部に示されたような画素回路２０は、図５に示されたような画素回路に相当する。
【００９７】
図１２は、２つのＴＦＴ画素回路２０に対するダイナミックＮＯＲ回路を含むｘアドレス復号器３８の一例を示す。本実施形態において、ｘアドレス復号器３８は、画素回路２０間に組み込まれる。同様に、ｙアドレス復号器（図１２には示されない）は、画素回路２０間に更に組み込まれる。
【００９８】
図１３ａは、ダイナミックＮＯＲ回路を含むｘアドレス復号器３８の一例の詳細を示す。図１３ａに示されたようなアドレス復号器は、Ｘ０、．．．、Ｘ１５で示された１６個のｘアドレッシング線をアドレス指定するために使用される。
【００９９】
図１３ｂは、６４個のｘアドレッシング線をアドレス指定する図１３ａのｘアドレス復号器３８を示す。この復号器は、３つのＴＦＴ画素回路２０をアドレス指定するのに適したダイナミックＮＯＲ回路を含む。
【０１００】
図１４は、ダイナミックＮＡＮＤ構成要素を含むｘアドレス復号器３８の一例を示す。これらの構成要素は、ＣＭＯＳ素子から構成される。
【０１０１】
図１５に示されたようなｘアドレス復号器３８は、ｘアドレッシング線Ｘ０〜Ｘ１５上で１６個のＴＦＴをアドレス指定するのに適しており、図１６は、ＯＲ素子を含むｘアドレス復号器３８の一例を示す。
【０１０２】
図１７は、バックプレーンデバイス１６の画素回路２０の規則的な配列の一例を示す。図１７に示されたような画素回路２０は、２つのＴＦＴ１００及び２００を含む。図１７に示されるように、画素制御回路２０は、規則的なレイアウトで配列され、即ち、同様に配向される。
【０１０３】
図１８は、第１の行４０の画素回路２０が第２の行４２の画素回路に対してミラーリングされる画素回路２０の配列の一例を示す。対称の軸、即ち、ミラー軸は、２つの行４０と行４２との間に水平に配置される。図１８に係る画素回路の配列は、バックプレーンデバイス１６自体の上で画素回路２０間にｘアドレス復号器３８及びｙアドレス復号器４４を備える。また、第１の行４０’は第２の行４２’の鏡像であり、この場合、対称の軸は、２つの行４０’と行４２’との間に水平に配置される。なお、対称性に関して、行４０は、別の行４０’の鏡像であり、この場合、そのようなミラーリング軸に対する対称の軸は、垂直方向に配置される。行４２及び４２’につても同じことが言える。
【０１０４】
例えば、４つの画素回路２０が図１９の右側及び上部に配置されることからわかるように、図１９は、バックプレーンデバイス１６の２つの方向にミラーリングされている画素回路２０の配列の一例を示す。最右列の画素回路２０は、左に配置されている画素回路の列の鏡像であり、この場合、ミラー軸は、例えば、アナログ線２２であると考えられる。また、上部の行４０は、上部の行４０に隣接して配置されている行４２の鏡像であると考えられる。ミラー軸、即ち、対称の軸は、行４０と行４２との間の水平線であると考えられる。
【０１０５】
図１９に示されたような画素回路２０は、それらの動作を除いて図１７及び／又は図１８の画素回路２０に相当する。図１９に示されたような矩形４６は、図１９には示されない画素回路２０に対するアドレス復号器の考えられる場所を示す。
【０１０６】
図２０は、本発明に従って値をソートするアドレッシング手法を用いて可能である適応性のあるオーバドライブの一例を示す概略図である。本発明に係るオーバドライブを含み、且つ、特に、クラスタ概念（３ＴＦＴ手法を使用する）における一般的なＡＭ駆動方式と異なり、画素電極５００は、合計フレーム時間の非常により長い期間、アナログ線２２に接続されたままである。オーバドライブ値は、画素に割り当てられる所望の画素値に依存して長期間、中期間又は短期間適用される。
【０１０７】
画素電極がアナログ線から切断される瞬間に、画素電圧は、標準的なオーバドライブ方式よりも空間光変調器のＬＣ（液晶）分子を所望の画素値に切り替えるのに必要な厳密な電圧（画素値を示す）に非常に近接する。従来技術に係る標準的な制御と異なり、一般に画素を完全にｏｎするために使用された電圧より高いオーバドライブ電圧を印加することが可能である。
【０１０８】
図２０は、６Ｖの一般的な最大画素電圧を含む画素のＬＣ分子により「示される」ような１２Ｖの値を含むオーバドライブパルス４８を示す（図の下の矢印でマーク付けされたイネーブルとディスエーブルとの間の期間を示す）。４８’、４８’’などのオーバドライブパルスは、それぞれ、より低い位相及び電圧画素値を割り当てられる必要のある画素により短い期間適用される。１２Ｖのオーバドライブ電圧が使用される場合、４Ｖの静電圧に対応するＬＣ分子回転を実現するための時間は非常に短い。実際に画素に適用されるオーバドライブ時間及びオーバドライブの効果を図２０の右側に示す。本発明に係る方法のこの動作モードは、ｏｎ方向にグレーからグレーへの切替を加速する。
【０１０９】
本発明に係る空間光変調器及びバックプレーンデバイスを適用するホログラム表示装置を用いて表示される一様に分布したホログラムデータの場合、ｔＯＦＦが少なくとも全ての画素値（ｔＷＲ）を書き込むための時間であるとすれば、フレーム時間は、ｔＯＦＦの合計（ＬＣ分子が０Ｖになるか、或いは、所定の位置につくのにかかる時間）及びバックライトがｏｎされる時間（ｔＢＬ）であると考えられる。一様に分布した画素値を含まない一般的な画素データの場合、最大値のより悪い場合のフレーム時間は、どの時間がより長いかに依存し、ｔＯＦＦ＋ｔＢＬ又はｔＷＲ＋ｔＯＮ＋ｔＢＬの合計である。ｔＯＮは、ＬＣ分子が画素の電極により生成される電界により決定された位置／方位につくのにかかる時間である。点滅バックライトを用いた従来のディスプレイの場合、この時間は、非常に長く、最小のｔＷＲ＋ｔＯＦＦ＋ｔＢＬである。走査バックライトを用いた従来のディスプレイの場合も、フレーム時間は少なくともｔＯＦＦ＋ｔＢＬである。ｔＯＮがｔＯＦＦより長い場合、最大値へのプリチャージは、説明した解決方法に類似するランプアップサイクルと組み合わされる。
【０１１０】
フレーム毎に２回以上の書込みが画素に対して実行される場合、ＬＣ分子応答時間は、更なるオーバドライブ値を画素に書き込むことで更に長くなる。例えば、これは、「最も遅い」画素の１０％にのみ適用される。このオーバドライブは、画素値を巧妙にソートすることで実現される。
【０１１１】
その結果、値をソートする手法は、よりコストのかかる走査バックライトを用いた従来のディスプレイと同一の点滅バックライトのみを使用するフレーム時間を実現する。これは、走査バックライトを許可しないホログラムディスプレイなどの種類のディスプレイにとって重要である。しかしながら、この解決方法は、一般的なＬＣディスプレイに対するコストを更に減少させる。ホログラムディスプレイの場合、フレーム時間は、書込み時間（ｔＷＲ）をｔＯＦＦ時間にすることで更に短縮される。
【０１１２】
以下において、アンダードライブ及びオーバドライブなどの動作モードにより取得されるＬＣスイッチング時間に対する利点を説明する。一般的なディスプレイの場合、ＬＣスイッチング時間は、種々のビューの時系列分離を使用してモーションブラーだけでなく３Ｄディスプレイ及びホログラムディスプレイにも影響を及ぼし、使用可能なフレームレートを規定する。例えば、このフレームレートは、１人のユーザに対するちらつきのない画像に対して少なくとも２×５０Ｈｚであるべきである。
【０１１３】
標準的なＡＭディスプレイは、フレーム毎に１度だけ値を再書き込みする（或いは、新しい画素値を画素に割り当てる）。従って、実際には、オーバドライブを適用する可能性は限られる。期間が固定され、且つ、フレームレートにより決定されるため、より高い電圧をより短い時間又はより長い時間印加することは不可能である。
【０１１４】
図２１及び図２２は、０Ｖに初期化することなく従来のＡＭディスプレイに対する５Ｖから３ＶへのＬＣスイッチングを示す。このディスプレイは、例えば、図２３に示される提案された新しい駆動方式におけるより長く、且つ、ｔＯＦＦより更に長い低速なグレーからグレーへのスイッチング時間を示す。図２１は、走査バックライトを用いたディスプレイの任意の線又は点滅バックライトを用いたディスプレイの第１の線の場合の状態を示す。点線（ＬＣ分子の方位状況を示す）と３Ｖの方位値との大きな差からわかるように、ＬＣ分子がまだしかるべく配向されていないため、図２２は、更に悪化した点滅バックライトを用いたディスプレイの最後の線に対する関係を示す。
【０１１５】
従来のオーバドライブモードと異なり、値をソートする手法により、フレーム毎に多数の値を適用できる。値をソートする手法は、初期値を適用することでＬＣスイッチングを加速し、他のあらゆる駆動方法より優れたＬＣスイッチング時間を更に使用する。
【０１１６】
説明は、６ＶでＯＮであり、且つ、０ＶでＯＦＦであるＬＣモードの空間光変調器又はＬＣディスプレイを仮定する。
【０１１７】
電界により駆動された方向にＬＣを回転すること（ｔＯＮ）は、より高い電圧を印加することで加速される。しかしながら、他の方向に非常により低速なＬＣ分子の受動緩和がある（ｔＯＦＦ）結果、受動緩和が発生し、ｔＯＦＦ時間はｔＯＮより非常に長い。特殊なオーバドライブ方式は、ｏｎ方向に切替を加速するために使用される。
【０１１８】
ほぼ全てのアドレッシング方式により、同時に全てのｘアドレッシング線及びｙアドレッシング線をｏｎでき、全ての伝送ＴＦＴを導電性にすることで全ての画素をイネーブルにする。これは、電圧がアナログ線に印加された後、全ての画素がアナログ線に接続されることを意味する。これはフレーム開始時に実行され、アナログ線を使用して画素容量の電荷を等化し、画素電極値を０Ｖの初期値に設定する。
【０１１９】
図２３及び図２４に示されるように、本発明に従って値をソートする手法のこの実現例は、全ての画素のＬＣが最大（受動）緩和力でｏｆｆ方向に向き始めるように、フレーム開始直後に全ての画素を０Ｖ値に駆動する。この初期化の後、アドレスモードは単一の画素だけにアクセスするように変化するが、画素電極は、画素が再度アクセスされるまで０Ｖのままである。
【０１２０】
次に、アナログ線は、可能な限り速く最大値にランプアップする。最大値に切り替わる画素は、フレームにおいて最初にアクセスされ、ＬＣ回転角の最終値に切り替わるためのｔＯＮの時間のみを必要とする。この後、ランプダウンサイクルは、全ての画素が下降値の順序でアクセスされることから開始する。
【０１２１】
図２４は、２Ｖの古い画素値から５Ｖの新しい画素値への更新を示す。フレーム開始時における０Ｖへの初期化は、ＬＣ分子をこの画素に対して割り当てて間違った方向に回転し始めるが、この受動緩和による回転は相対的に低速である。５Ｖの新しい値が適用されるとすぐ、ＬＣは、更により強い力及び更により高速な時間で正しい方向に再度回転する。考えられるｏｎ方向への回転角が大きいほど画素が早くアドレス指定されるため、考えられる間違った方向の回転の影響を最小限にし、画素値の書込みからバックライトをｏｎするまでの時間を拡張する。
【０１２２】
ｏｆｆ方向に回転すべきＬＣ分子を含む全ての画素は、フレーム開始時に同一の最小電圧値に設定される。考えられるＬＣ回転角が小さいほど、画素は早く最終値に設定される。５Ｖから３Ｖへのグレーからグレーへの切替に対して図２３に示されるように、回転が所望の角度を上回る場合でも、所望の角度に再度切り替えることは、「ｏｎ」方向にあるために非常により高速である。初期化の結果、各方向のグレーからグレーへのスイッチング時間はｔＯＦＦを下回るべきである。
【０１２３】
最後に、上述した例示的な実施形態は、特許請求の範囲に記載された教示を説明するためだけのものであり、上述した教示を例示的な実施形態に限定しないことが特に指摘されるべきである。
【０１２４】
付録
以下の開示内容は、上述した本発明に関する更なる情報を開示するために提供される。なお、情報が付録においてのみ提供されて上述の説明において提供されないが、付録は本発明の一部を構成する。
【０１２５】
画素のＬＣＤバックプレーン構造クラスタに対する実現例が使用され、ＬＣＤバックプレーン構造は、デジタルスイッチングＴＦＴ（薄膜トランジスタ）のみを含むことが好ましい。画素のクラスタの本発明における意味は、特に、ディスプレイの接続領域又は隣接領域を形成する複数の画素である。そのような領域は、矩形、正方形、ハニカム又は他のあらゆる適切な形状を有する。クラスタは、ディスプレイの全幅又は全長に及ばないことが好ましい。いくつかのクラスタは、シームレスに互いに隣接して配列される。クラスタは、サブディスプレイであると考えられる。これを図３ａ及び図３ｂに概略的に示す。図２７は、クラスタ及びクラスタのアドレス復号器への回路網パスの一例を示す。従って、本発明の１つの実施形態において、ディスプレイは、クラスタ（サブディスプレイ）に分割される。
【０１２６】
一般的なＡＭディスプレイにおいて、アナログ画素値がアナログデータ線を介して線単位で線をディスプレイに書き込む一方で、ディスプレイのバックプレーンデバイスは、交互のアナログ値を線単位及び列単位で単一の画素に書き込まないが、１つの所定の値から別の所定の電圧値に、例えば、最小電圧値から最大電圧値にアナログ電圧をランプアップ又はランプダウンする。単一の画素又は多数の画素に割り当てられている実際に印加されたアナログ電圧に依存して、画素のアドレス又は位置、或いは、多数の画素のアドレス又は位置は、好ましくは、デジタルにクラスタに伝送される。従って、電圧によりバックプレーンデバイスによるディスプレイの画素への電荷の転送は、従来技術において既知であるディスプレイにおいて実行されるように、位置ではなく、電圧値によりソートされる。
【０１２７】
本発明の概念は、特に、本明細書において全ての内容が参考としてコピーされる国際公開第２００９／０２４５２３号パンフレット、国際公開第２００９／０９２７１７号パンフレット、国際公開第２００８／１３８９８３号、国際公開第２００８／１３８９８４号、国際公開第２００８／１３８９８５号又は国際公開第２００８／１３８９８６号などにおいて開示されたように、クラスタを使用してバックプレーンを含むディスプレイ設計に対して有利な方法で適用される。また、本発明の概念は、２Ｄコンテンツ及び３Ｄのコンテンツを表示するディスプレイに対して適用される。３Ｄディスプレイは、特に、立体ディスプレイ、マルチビューを生成する立体ディスプレイ、ユーザの眼を追跡する裸眼立体ディスプレイ及びホログラムディスプレイである。そのような２Ｄディスプレイ又は３Ｄディスプレイは、透過モード、ミラーリングモード又は半透過モードで操作される。そのような２Ｄディスプレイ又は３Ｄディスプレイは、ＯＬＥＤ（有機発光ダイオード）、ＬＣＤ（液晶ディスプレイ）又はＰＤＰ（プラズマ表示パネル）の原理で動作している。本発明に係るバックプレーンデバイスは、例えば、ａ−Ｓｉ（アモルファスシリコン）、ＬＴＰＳ（低温ポリシリコン）又はａ−酸化（アモルファス酸化物）などの全ての種類のポリシリコンＴＦＴ、有機ＴＦＴ又は単結晶シリコンのような材料に基づくか、或いは、それらを含む。
【０１２８】
アナログ値（画素容量を変更するための電流）を外部から表示エリアに非常に高速に駆動する主な問題は、本発明の概念を用いて解決される。エリア（画素数）は、サイズに関して、２のべき乗に比例して増加するが、ディスプレイのエッジのサイズは線形にしか増加しない。大きな線容量により、継続アナログ線上のより高速なスイッチング周波数を防止する。事前に定義された長さの後、代わりにデジタル線が登録及び増幅される。図２７及び図２８を参照する。
【０１２９】
本発明の好適な実施形態によれば、解決方法は、デジタルスイッチングトランジスタのみに基づいて提供される。従って、アナログスイッチングＬＴＰＳ−ＴＦＴ、及び、特に、ＬＴＰＳ−ＴＦＴの種々の閾値電圧に関する問題が防止される。
【０１３０】
その後、全てのＴＦＴがスイッチ（ＯＮ／ＯＦＦ）としてのみ動作し、ＴＦＴのアナログスイッチングは必要ない。デジタルシミュレーションツール及び設計ツールを使用することが有利である。
【０１３１】
また、考えられるフレームレートが従来のバックプレーン設計を用いて可能である、より非常に高いが、バックプレーンデバイスに対して小さなＬＴＰＳ  ＴＦＴを使用できることが有利である。更なる利点は、以下の通りである。
【０１３２】
・相対的に長い伝送時間により小さい電流が可能になるため、より小さなＴＦＴを使用できる
・ＴＦＴのより低い閾値（ゲート）電圧の結果、消費電力が更に低下する
・ＴＦＴのより低いゲート容量の結果、バックプレーンデバイスの消費電力が更に低下する
・ＴＦＴが高速に操作されるほど、より大きなクラスタサイズが設計される
【０１３３】
フレームレート及び応答時間
・電力損が上限を下回る場合、このバックプレーンのフレームレートは、ＴＦＴのスイッチング周波数のみにより制限される。従って、より小さなＴＦＴ及びより高速なＴＦＴの結果、線容量に殆ど影響を及ぼさずにより高いフレームレートが得られる。より高いフレームレートがより大きな大電流ＴＦＴを必要とするため、従来のＡＭディスプレイは、その点に関して制限される。しかしながら、より大きなＴＦＴがより大きな容量を示すことにより、必要な電流は更に増加する。
・画素への書込みが２回以上実行される場合、ＬＣ応答時間は、更なるオーバドライブ値を画素に書き込むことで長くなる。従って、例えば、これは、「最も遅い」画素の１０％にのみ適用される。オーバドライブは、画素値を巧妙にソートすることで容易に実現される。
・１６０００画素×８０００画素を含む２４インチのディスプレイ、画素の行及び列毎の１つの全体的な線、５０％のバックライトＯＮ時間及び２５ＭＨｚのスイッチング周波数を含むＬＴＰＳを仮定すると、最大フレームレートは、約２００ｆｐｓ（フレーム／秒）である。ＴＦＴスイッチング周波数と共にエッジを介してディスプレイに伝送されたデータ量が限られるため、この値は全てのクラスタ手法に対してほぼ同一である。
・新しい値を含む画素のみが更新される場合、フレームレートは高くなり、小さな画像変化のみが発生する。画像生成への直接アクセスが確立される場合、イメージバッファへの書込みは、ディスプレイへの直接伝送である。従って、変化が即座にディスプレイに書き込まれるため、規定されたフレームレートはこれ以上存在しない。電気分解に関する問題のため、ＬＣＤは一定値の変化を必要とする。従って、変更された画素値のみを更新する完全な静的ＬＣディスプレイは不可能である。しかしながら、この手法は、ｅペーパーのような他の種類のディスプレイにより使用可能である。
【０１３４】
外部ドライバ
・列線毎に１つのＤＡＣ（デジタル−アナログ変換器）ではなく、クラスタ毎に１つのＤＡＣのみが必要である。
・出力周波数がＡＭディスプレイ等の線の数ではなくグレースケール値（ビット分解能）の数に依存するため、ＤＡＣは非常により低速である。
・他の信号はデジタル出力のみを必要とする
【０１３５】
内蔵システムの校正
・ＡＤＣ（アナログ−デジタル変換器）が外部ドライバＩＣ（集積回路）においてアナログ線に接続される場合、インシステム校正が実現される。インシステム校正に対して必要な画素エリアにおける更なるＴＦＴはない。ＭＵＸ（マルチプレクサ）は、ＡＤＣの数を減少するために使用される。
・駆動された値は、巧妙にソートすることで補正される
【０１３６】
消費電力
・Ｐ〜Ｕ２、Ｐ〜Ｃ、Ｐ〜ｆ：ＡＭデータ線と比較してアナログ信号が非常に緩やかに変化しているため、高電圧アナログ信号は、大きな容量を駆動するが、相対的に低い電力損を発生させる。電力損を更に減少するために、非常に効率的な電荷再利用が可能である。
・高周波数デジタル信号は、非常に小さなゲート容量のみを駆動する。今日、ゲート（閾値）電圧は、アナログ信号の範囲にあるか、或いは、アナログ信号より高いが、ゲート誘電体の厚みが減少する場合にゲート電圧が低下する結果、電力損が低下する。
・古い画素電圧と新しい画素電圧との差が評価される場合、アドレス指定された画素を巧妙にソートすることは、外部駆動なしで１つの画素から別の画素に電荷を転送するため、或いは、アナログ線の値を上昇又は低下するために使用される。転送が独立した時間毎に起動及び停止される場合、電荷再利用は更により効率的である（例えば、手法２．１を用いて）。
【０１３７】
一般的な解釈
・画素毎に１．×ＴＦＴではなく、３．×ＴＦＴ又は２．×ＴＦＴ（例えば、ＡＭ又はアナログシフトレジスタによる解決方法）が必要である。しかしながら、ＴＦＴが非常により弱い（より少ない電流）ため、画素毎に３つ以上のＴＦＴを実現するためにより小さなＴＦＴが可能である。
・製造に必要なより多くの層及びマスクを得るために、多くのローカル「配線」が必要である。
・クラスタが大きいほど、１つの値をプログラムするためにより多くのデジタル信号が切り替えられなければならず、それにより、クラスタサイズを制限する。
【０１３８】
ゲート容量及びゲート電圧が低下しない場合、多数のデジタル線が高い電力損を発生させる。
【０１３９】
直接伝送の実現例
アドレス復号器の変形例、２ＴＦＴ直接伝送。図２９を参照する。
【０１４０】
マルチプレクサの構造、直接伝送
アナログ信号が多くのＴＦＴを伝播しなければならないため、階層構造とアドレス構造とが組み合わされた変形例は、伝送ＴＦＴの数を減少すべきである。
【０１４１】
より長い伝送時間に対する解決方法
【０１４２】
０．  一般的な直接伝送の問題
クラスタ毎の１つのアナログ線のみが使用される場合、プログラミング時間は非常に短いべき（２５ＭＨｚ＝４０ｎｓ）である。直接伝送の変形例上でプログラミング時間は伝送（書込み）時間に等しく、ＲＯＮが高すぎるため、ＴＦＴを介した高い転送電流は、必要とされるがおそらく不可能である。
【０１４３】
以下の手法により、短いプログラミング時間を可能にするが、低いトランジスタ電流では長い伝送時間になる。
【０１４４】
１．  選択された多数の伝送
伝送時間がある画素のみに対して短すぎる場合、この画素は、フレーム毎に２回以上書き込まれる。
【０１４５】
２．  ３ＴＦＴ構造（伝送時間＞プログラミング時間）
以下の３つの「３ＴＦＴ」による解決方法は、同一の画素構造及びローカルマトリクスを使用する。アドレス線及びＥＮＡ信号（イネーブル信号）の駆動のみが異なる。図３０、図３１及び図３２を参照する。
【０１４６】
２．１．  画素「アドレス」上の異なるイネーブル動作及びディスエーブル動作
【０１４７】
機能
伝送を開始するため、ＥＮＡは「１」に設定され、２つのＴＦＴ（ＴＸ及びＴＹ）は、専用／規定画素の双方の行線及び列線を起動することでｏｎされる。ＴＴのゲートに転送した電荷は、伝送ＴＦＴ  ＴＴを「ＯＮ」に切り替える。ＣＰＩＸＥＬの電圧は、アナログ線の電圧に適応する。所望の伝送時間の後、ＥＮＡは「０」に設定され、２つのＴＦＴ（ＴＸ及びＴＹ）は、専用画素の双方の行線及び列線を起動することで再度ｏｎされる。ＴＴのゲートは、ＴＴスイッチを「ＯＦＦ」に放電される。異なる画素に対するプログラミング動作（ＯＮ又はＯＦＦ）は、開始（イネーブル）と停止（ディスエーブル）との間で適用される。
【０１４８】
利点
・画素毎に種々の伝送時間が可能である
・古い電荷値を提供するイネーブル動作のタイミングが新しい値を格納するディスエーブル動作と無関係であるため、非常に効率的な電荷再利用が可能である。
【０１４９】
注釈
・イネーブル動作及びディスエーブル動作の結果、２倍多い伝送及び半分のフレームレートが得られる
・画素毎に異なるＦＴＦが必要である（画素毎に２．ｘ  ＴＦＴではなく、３．ｘ  ＴＦＴ）
【０１５０】
２．２．  ランプ値変化前のクラスタディスエーブル動作
【０１５１】
機能
伝送を開始するため、ＥＮＡは「１」に設定され、２つのＴＦＴ（ＴＸ及びＴＹ）は、専用画素の双方の行線及び列線を起動することでｏｎされる。ＴＴのゲートに転送した電荷は、伝送ＴＦＴ  ＴＴを「ＯＮ」する。ＣＰＩＸＥＬの電圧は、アナログ線の電圧に適応する。同一のグレースケールの全ての値が書き込まれた後、クラスタの全てのＴＴは、単一の動作によりＯＦＦに切り替えられる。ＥＮＡは「０」に設定され、全ての行線及び列線は同時に「１」に設定される。８−ビット分解能であると仮定すると、（２＾Ｎ−１）＝２５４個のディスエーブル動作のみの最大値が必要である。
【０１５２】
利点
・ビット値毎に唯一のディスエーブル動作（クラスタサイズが２＾８＝２５６画素より大きい場合、画素ディスエーブル方法としてより効率的である）。
・（全て＝１）のような特殊なアドレスパターンが放電動作を誘起するために使用される場合、イネーブル線は必要ない
【０１５３】
注釈
・オーバヘッドはビットにおけるグレースケール解像度と共に増加した
・画素毎に更なるＴＦＴが必要である（画素毎に２．ｘ  ＴＦＴではなく、３．ｘ  ＴＦＴ）
【０１５４】
２．３．  開始時に全ての画素ＴＦＴをイネーブルにし、ランプアップ／ランプダウン中に伝送ＴＦＴをディスエーブルにする
【０１５５】
機能
フレーム開始時、全ての伝送ＴＦＴ  ＴＴは「ＯＮ」に切り替えられる。ＥＮＡは「１」に設定され、全ての行線及び列線は同時に「１」に設定される。これにより、フレーム開始時に全ての画素容量は短絡し、画素電極電圧を等化する。全ての画素電圧は、アナログ電圧のランプアップに従う。所望の電圧に達する場合、画素容量は、ＴＴからＯＦＦに切り替わることでアナログ線から切断される。これを実行するために、ＥＮＡは「０」に設定され、２つのＴＦＴ（ＴＸ及びＴＹ）は、専用画素の双方の行線及び列線を起動することでｏｎされる。
【０１５６】
利点
・更なるイネーブル／ディスエーブル動作及び遅延はない。
・（全て＝１）のような特殊なアドレスパターンが使用される場合、更なる「フレームの開始」線は必要ない。
・最長限度の伝送時間。
【０１５７】
注釈
・全ての電荷がフレーム開始時に等化されるため、限られた電荷再利用のみが実現される。
・全ての画素が開始時にイネーブルにされるため、充電されなければならない容量は増加する。
・ハイは、「イネーブル動作」中にＴＦＴを介して電流を等化する。
【０１５８】
更なる特徴
平均電圧（全ての古い画素値の合計）から最大電圧へのランプアップ及び最小電圧へのランプダウン又はその逆。
【０１５９】
動作間の変化
２．１節においてＥＮＡ＝「０」又は「１」との間で変化するため、或いは、２．２節におけるディスエーブル動作又は２．３節におけるイネーブル動作を起動するため、特殊な線が使用される。この線を割愛するため、代わりに特殊なアドレスコード又は「マジックワード」が使用される。例えば、全てのアドレスが「１」である状態で動作がトリガされる場合、画素は、このアドレスを使用できない。ヌル画素のこの問題を回避するため、以下の解決方法を使用する。
【０１６０】
・１つの画素欠け（欠損）を受け入れる
・１つのクロックヌル−＞動作、２つのクロックヌル−＞画素
・新しいクラスタ設計（場合によってはホログラムディスプレイに対して適切である）
ｘ＝クラスタ１  ｙ＝クラスタ２
ｘｘｘｘｙｙｙ
ｘｘｘｙｙｙｙ
ｘｘｘｘｙｙｙ
ｘｘｘｙｙｙｙ
ｘｘｘｘｙｙｙ
ｘｘｘｙｙｙｙ
・３ＴＦＴの変形例をディスエーブルにする：ディスエーブル動作に対して平行なヌル画素に書き込み、最後にヌル画素に対して書き込んで正確な値に変化する。
・３ＴＦＴの変形例をイネーブルにする：開始時に全ての画素をイネーブルにし、開始直後に正確な値を「ヌル」画素に書き込む。
【０１６１】
３．  サイリスタ又は可逆的なブレイクスルーＴＦＴ
【０１６２】
機能
２つのサイリスタ又は２つの特殊なＴＦＴを含む２ＴＦＴ構造が使用される。画素が起動され、且つ、ＴＸ及びＴＹのＴＦＴがｏｎされる場合、高いソース−ドレイン電流は２つのＴＦＴに流れる。ゲート電圧がディスエーブルである場合でも、この大電流は、電流が流れ続けられるようにソースとドレインとの間で可逆的なブレイクスルーを誘起すべきである。画素容量の電圧及びアナログ線が等しい場合、電流はゼロに低下する。アナログ線がランプアップする場合、これにより、ブレイクスルーが更なる電流の流れを阻害するのを阻止すべきである。
【０１６３】
利点
・２つのＴＦＴ又はある２つのゲートサイリスタのみ。
・長い自己調節された伝送時間。
【０１６４】
更なる特徴
・伝送時間は、２層式マルチプルゲート構造においてブレイクスルーを介して実現されないが、電荷トラップを介して実現される。
【０１６５】
注釈
・規定されたゲート電荷の放電、
・ＴＦＴが長時間ＯＮとＯＦＦとの間にある場合、高い電力損が発生する。
【０１６６】
４．  より小さなクラスタ及び／又はより多くのアナログデータ線
【０１６７】
４．０．  一般的な機能
プログラミング時間は伝送時間に等しいが、より小さなクラスタにより、より長いプログラミング時間が可能になる（＝＞伝送時間）。デジタル線の数は減少するが、アナログ線の数は増加する。
【０１６８】
４．１．  アドレスは伝送されたビットシリアルである
【０１６９】
機能
行線及び列線のアドレスが１つの線（又は非常に少ない線）上に伝送されたビットシリアルであるため、６４×６４画素等のより小さなクラスタが使用される。図３３を参照する。
【０１７０】
利点
・マトリクスにおいて２つのＴＦＴのみ。
【０１７１】
注釈
・デジタルシフトレジスタに対する更なるＴＦＴ及びクロックネットワーク線。
【０１７２】
４．２．  多数のクラスタ間で共有されたアドレス線
【０１７３】
機能
小クラスタ及びクラスタ毎に１つのアナログ線が使用される。行線及び列線のアドレスは、全ての行アドレス線及び列アドレス線をゲートする余分なクラスタイネーブル信号を含む多数のクラスタ間で共有される。信号は、アドレス復号器の入力又は出力上にゲートされる。
【０１７４】
利点
・２つのＴＦＴのみ。
【０１７５】
図３４及び図３５を参照する。
【０１７６】
５．  ２ＴＦＴ構造とＡＭとの組合せ（２つ以上のランプアップ）
【０１７７】
機能
回路は、ＡＭと２ＴＦＴ構造との組合せを使用する。例えば、行線は、一般的なＡＭゲート線であり、伝送のために１つの線を選択する。列線は、ソートされた伝送のためにアドレス復号器により制御される。この手法は行線毎にオンランプアップを使用する。
【０１７８】
２つ以上の前のバージョンの組合せ
一般に、上述の実施形態のうちの少なくとも２つ以上を組み合わせることが可能である。
【０１７９】
全ての手法に対する一般的な観念
・２／３画素ＴＦＴのサイズを縮小するためにマルチゲートＴＦＴを使用する。
・サイズを縮小するために上部ゲート及び下部ゲートを含むＴＦＴを使用する。
・Ｅペーパーのような非常に低速のディスプレイに対して、更新された画素のみが書き込まれる場合、完全なディスプレイは、１つのＤＡＣを含む１つのクラスタのみからなる。従って、ディスプレイを駆動するために、１つ又は非常に少ない離散ＤＡＣ−ＩＣ及びデジタルＦＰＧＡ出力が使用される。従って、組み合わされた信号ドライバＩＣは必要ない。
・「巧妙なソーティング」：巧妙なソーティングは、オーバドライブ、電荷再利用、誤り訂正を実行するため、或いは、アドレス線上で切替を最小化する（全ての伝送の総ハミング距離を最短にするようにソートする）ために、一般的な値と比較して異なる時間上に画素起動を挿入することを意味する。
・電荷再利用を改善するために、２つ以上のランプ、或いは、不連続の上昇ランプ又は下降ランプが使用される。
【０１８０】
重複
ある重複が可能であり、アナログ値が絶えず変化しているため、ＴＦＴのスイッチング時間はより低速である。２つ以上の同一の値が書き込まれる場合、リップルは殆ど追加されない。
【０１８１】
他の関連する観念
【０１８２】
積分電圧を使用すること
伝送された画素電圧は、一定のランプ電圧ではなく、変化するランプ電圧の積分により規定される。ＲＯＮの衝撃は、インシステム校正により補正される。積分伝達（ｉｎｔｅｇｒａｌ  ｔｒａｎｓｆｅｒ）と共に、アナログ信号の「ランプアップ」時間がデータを伝送するために更に使用されることにより、アナログ値を変更するためのオーバヘッドが減少する。
【０１８３】
ディスプレイ毎に１つの一定のアナログランプアップパターンのみを使用すること
（低速なディスプレイのみ、低いグレースケール解像度のみ）
ディスプレイ全体に対して１つの静的なアナログパターンのみ（１つのアナログ線、１つのＤＡＣのみ）を使用する。
【０１８４】
クラスタが６４×６４＝４０９６画素から構成される場合、アナログ信号は、次の値に変化する前に各グレースケール値４０９６クロックを出力する。６ビットのグレースケール解像度が使用される場合、アドレスは、４０９６＊２＾６＊６０ｆｐｓ＝１５ＭＨｚで書き込まれなければならない。
【０１８５】
グレースケール値がほぼ一様に分布する場合、一定のアナログ値を含む時間が短縮されるため、この構造はより高速のディスプレイに対しても可能である。
【０１８６】
電圧段階の数を減少するため、４ビット等の小さな基本的なビット分解能のみを使用する。１つ又は種々のフレームにおいて多数の書込みを使用してより高い解像度がＰＷＭに適用される。
【０１８７】
【表６】
0005907899.tif 000007
【０１８８】
デジタルＡＭ構造、並びに、唯一のクラスタ及びＤＡＣを含む一般的なＬＣＤ
【０１８９】
ディスプレイ全体は、本実施形態において１つのクラスタを含み、クラスタ毎にデジタルマトリクス構造及びオンアナログ信号のみを使用する。
【０１９０】
バックプレーン設計
・ＬＴＰＳに基づく新しいバックプレーン設計は、ホログラムディスプレイに対してだけでなく、更に他のステレオディスプレイ及び２Ｄディスプレイに対しても使用された高フレームレートでＳＬＭを駆動することを目的に開発されている
・消費電力は、いくつかの画素セルにわたり電荷を分布させる電荷再利用を適用することで制限される
・本発明は、行線及び列線、画素毎に３つのＴＦＴを含む画素マトリクス、並びに、ＳＬＭエッジから電荷を提供するデータ線を制御するアドレス復号器からなるクラスタ設計に基づく
・画素セルの全部で３つのＴＦＴがあり、アナログ線からアドレス指定された画素容量（ＣＰＩＸＥＬ）に電荷を転送するように、伝送ＴＦＴ  ＴＴと呼ばれる第３のＴＦＴをｏｎ／ｏｆｆするために３つのうちの２つのＴＦＴがデジタル制御される（図を参照）
【０１９１】
上記の図６を参照されたい。
【０１９２】
・いくつかの制御モードが可能である（図６を参照）。
【０１９３】
・用語
・ＴＴ：アナログ線からある特定の画素コンデンサに電荷を転送する伝送ＴＦＴ
・Ｔｘ、Ｔｙ：アドレス指定可能な方法で伝送トランジスタＴＴをｏｎ／ｏｆｆするＴＦＴ
・アナログ線（双方の図において赤で強調表示された）：電圧を提供して画素容量に充電する
・ＥＮＡ（Ｅ／Ｄ）線：この線は、ＴＴのゲート容量に印加された電荷の状態を制御する
起動された電荷がＴＴのゲートに転送される場合、電荷はＴＴのゲートとは逆の方向に移動する
・第１の手法
・ある特定の画素値に割り当てられた画素のＴＦＴ（Ｔｘ、Ｔｙ）は、その後、電圧を書き込むために起動されたＥＮＡ信号と共にｏｎにされる
・そのゲート容量に充電されるため、結果として伝送トランジスタＴＴが起動する
画素容量は、アナログデータ線上に印加された電圧に従って充電される
・その後、新しい種々の電圧（他の画素セル向けの）がアナログデータ線により提供される場合、ある特定の画素値に割り当てられた画素のＴＦＴ（Ｔｘ、Ｔｙ）は、電荷を保存するために停止されたＥＮＡ信号と共にｏｆｆされる
・伝送トランジスタのＴＴゲート容量上の電荷は、ＥＮＡ線を介して配置される、
伝送トランジスタＴＴがｏｆｆであるため、画素容量は、アナログ線に印加された電圧による影響を受けない
・結果
・充電等化に対するタイミングがＥＮＡ信号線により制御されるため、この制御系により、消費電力を削減する効率的な電荷再利用が容易になる
・伝送時間は画素毎に制御される
・第２の手法
・同一の電圧値を含む画素セルを充電する手順は、第１の手法において説明されたような手順と同一である
・各画素容量において電荷を保存する手段は、第１の手法と比較して異なる
同一の電圧を必要とする全ての画素が次に充電される場合、全てのアドレス線及びＥＮＡ線は起動される
・電荷及びそれに従って画素電圧が留まるように、全ての伝送トランジスタＴＴのゲート容量は放電されてＴＴをｏｆｆにする
・次に、電圧が更に上昇され、より高い電圧を必要とする画素は上述したのと同様にアドレス指定される
・結果
・より少ないディスエーブルサイクル（グレー値／位相値の数のみに依存する）は、第１の手法と比較して高くなり続けるフレームレートを必要とした
・第３の手法
・この種の制御系は、上述の２つの制御系とは異なる
・開始時に全てのアドレス線及びＥＮＡ信号線が起動される結果、全ての画素セルは同一の電圧値により提供される
・伝送トランジスタＴＴのゲート容量に充電することとなる結果、Ｒ（ｏｎ）を最小化する、Ｒ（ｏｎ）：チャネル抵抗
・伝送トランジスタＴＴはｏｎである
・次に、全てのアドレス線及びＥＮＡ線は、ＴＴをｏｎに維持するＴＴのゲート上の電荷を保存するために停止される
・アナログデータ線を増加することにより、全ての画素の容量はそれに従って充電される。これは、ある特定の画素のアドレス線が起動されない限り継続する
・ある特定の画素のアドレス線が起動される場合、伝送トランジスタＴＴゲート容量の電荷がＥＮＡ線を介して放電される結果、伝送トランジスタＴＴをｏｆｆにする
・この動作は、起動されたアドレス線を含む画素が電圧の更なる上昇による影響を受けないが、他の全ての起動されていない画素が新しい電圧値により適用されることを確認する
・結果
・更なるイネーブル／ディスエーブル動作及び遅延はない
【図１】
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【図２ａ】
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【図２ｂ】
0005907899.tif 000010
【図３ａ】
0005907899.tif 000011
【図３ｂ】
0005907899.tif 000012
【図４】
0005907899.tif 000013
【図５】
0005907899.tif 000014
【図６】
0005907899.tif 000015
【図７】
0005907899.tif 000016
【図８】
0005907899.tif 000017
【図９】
0005907899.tif 000018
【図１０】
0005907899.tif 000019
【図１１】
0005907899.tif 000020
【図１２】
0005907899.tif 000021
【図１３ａ】
0005907899.tif 000022
【図１３ｂ】
0005907899.tif 000023
【図１４】
0005907899.tif 000024
【図１５】
0005907899.tif 000025
【図１６】
0005907899.tif 000026
【図１７】
0005907899.tif 000027
【図１８】
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【図１９】
0005907899.tif 000029
【図２０】
0005907899.tif 000030
【図２１】
0005907899.tif 000031
【図２２】
0005907899.tif 000032
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
0005907899.tif 000037
【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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