【事件の表示】
　特願２００６−２２４６２１「複合化フラッシュメモリ及びそれを搭載した携帯用機器」拒絶査定不服審判事件〔平成１８年１１月　９日出願公開、特開２００６−３０９９４３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成９年５月２３日に出願した特願平９−１４９９７５号特許出願の一部を平成１８年８月２１日に新たな特許出願としたものであって、平成２１年６月３０日付けの拒絶理由通知に対して同年９月７日に意見書及び手続補正書が提出されたが、平成２２年１月２２日付けで拒絶査定がなされた。
　そして、同年５月６日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年１１月１１日付けで審尋がなされ、平成２３年１月１７日に回答書が提出された。
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２２年５月６日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２２年５月６日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の明細書の特許請求の範囲の請求項１〜５を、補正後の明細書の特許請求の範囲の請求項１〜５と補正するものであり、補正前後の請求項１は各々以下のとおりである。
（補正前）
　「【請求項１】
　フラッシュメモリ素子からなるメモリ部として、制御命令格納用の制御命令メモリ部とデータ格納用のデータメモリ部とを備え、
　データメモリ部は複数個のメモリ素子からなる最小消去単位の均一なサイズのセクターに分割されており、
　制御命令メモリ部とデータメモリ部は、アドレスピンを共用しそれぞれのアドレス空間の全部又は一部を使用してアクセスされ、データメモリ部の書込み又は消去時に制御命令メモリ部の読出しを行なうことができることを特徴とする複合化フラッシュメモリ装置。」
　
　（補正後）
　「【請求項１】
　フラッシュメモリ素子からなるメモリ部として、制御命令格納用の制御命令メモリ部とデータ格納用のデータメモリ部とを備え、
　データメモリ部は複数個のメモリ素子からなる最小消去単位の均一なサイズのセクターに分割されており、
　制御命令メモリ部とデータメモリ部は、アドレスピンを共用しそれぞれのアドレス空間の全部又は一部を使用してアクセスされ、データメモリ部の書込み又は消去時に制御命令メモリ部の読出しを行なうことができるようになっており、その際、データメモリ部の書込みはデコーダによって書込みアルゴリズムが実行され、データメモリ部のデータの消去は消去を行う最初のセクターと最後のセクターが指定された後、デコーダによって消去アルゴリズムが実行されることを特徴とする複合化フラッシュメモリ装置。」
　
２．補正の目的の適否、及び新規事項の追加の有無について
　本件補正は、補正前の請求項１に係る発明の発明特定事項である「データメモリ部の書込み又は消去時に制御命令メモリ部の読出しを行なうことができる」という構成について、「その際、データメモリ部の書込みはデコーダによって書込みアルゴリズムが実行され、データメモリ部のデータの消去は消去を行う最初のセクターと最後のセクターが指定された後、デコーダによって消去アルゴリズムが実行されること」という技術的限定を加えるものであるから、本件補正は、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、本件補正は特許法第１７条の２第４項に規定する要件を満たす。
　また、補正後の請求項１の「その際、データメモリ部の書込みはデコーダによって書込みアルゴリズムが実行され、データメモリ部のデータの消去は消去を行う最初のセクターと最後のセクターが指定された後、デコーダによって消去アルゴリズムが実行されること」という事項は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した明細書及び図面をまとめて「当初明細書等」という。）の００１７段落及び００１８段落等に記載されているものと認められるから、本件補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、本件補正は特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たす。
　
　以上検討したとおり、本件補正は特許法第１７条の２第３項及び第４項に規定する要件を満たす。
　そして、本件補正は特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。
　
３．独立特許要件について
（１）補正後の発明
　本願の本件補正による補正後の請求項１〜５に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜５に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される、上記１．の「（補正後）」の箇所に記載したとおりのものである。
　
（２）引用刊行物に記載された発明
（２−１）引用例１：特開平９−１０６６８８号公報
（２−１−１）特許法第４４条第２項の規定により本願の出願時とみなされる、本願のもとの出願である特願平９−１４９９７５号特許出願の出願時より前（以下「本願の出願前」という。）に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平９−１０６６８８号公報（「以下「引用例１」という。）には、図１〜５、８及び９とともに、次の記載がある（ここにおいて、下線は当合議体が付加したものである。以下同じ。）。
ａ．「【０００１】
【発明の属する技術分野】本発明は不揮発性、特に、フラッシュＥＥＰＲＯＭメモリ装置に関する。
　
ｂ．「【０００３】
【発明が解決しようとする課題】本発明に関する問題に対する概念について
、列に配置されたセクタを有するフラッシュメモリ
【０００４】本発明に適切な部分のみ示されている図１において、
メモリ１は、行および列に配置され、矢印８、９で図示されたワード線およびビット線によりアドレスされたメモリセルで構成されるメモリアレイ２と、ワード線８がアレイ２の選択された行をバイアスするよう伸ばされた行デコーダ３と、
【０００５】
アレイ２のセルはセクタに分類され、同一のセクタのセルは共通の端子、例えば、ソース端子を与え、一括消去される。
【０００６】
セクタを消去する場合、一連の動作が開始され、前提条件の段階および、実際の消去過程および確認過程を含む消去段階が実施される。
　
ｃ．「【０００８】
そこで、本発明の目的は、異なるセクタにおいて異なる機能を実行する（例えば、１つのセクタの読み出しと同時に他のセクタを消去する）ことができる不揮発性メモリ装置を提供することにある
【０００９】本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１１】
すなわち、本発明によれば、複数のセクタに分類される一定数のメモリセルを含むメモリアレイを有するメモリ装置であって、前記メモリアレイの前記セクタのうち少なくとも２つを同時にアドレスするための手段を有することを特徴とする不揮発性メモリ装置を提供する。
　
ｄ．「【００１２】本発明の様々な好適な実施形態が、添付図面を参照する仕方により以下に説明されるであろう。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１４】
本発明の第１の特性によれば、図１にはメモリ装置の全体構造が示されており、メモリアレイは、異なるセクタにおいて複数の機能を同時に実行させるよう形成されている。図２ではメモリアレイの実施形態が例示されており、アレイ２は異なる大きさの１２のセクタＳ１〜Ｓ１２を有し、セクタＳ１〜Ｓ６の大きさはより小さく、データの格納に用いられ、セクタＳ７〜Ｓ１２の大きさはより大きく、プログラムの格納に用いられる
【００１５】セクタＳ１〜Ｓ１２は２つの直交する直線方向を規定する行１１および列１２に配置されている。詳細には、セクタＳ１〜Ｓ６は第１行に、セクタＳ７〜Ｓ９は第２行に、セクタＳ１０〜Ｓ１２は第３行に配置され、大きさの差異について、各列にはより小さいセクタから２つづつ配置されている（即ち、第１列にはセクタＳ１、Ｓ２、Ｓ７、Ｓ１０が配置されている）。
本発明の目的（即ち、２つのセクタが読み出しおよび消去するための、即ち、異なる機能を実行するための同時のアドレス）のため、同一の列の小さなセクタＳ１〜Ｓ６の各対は以降、単一のセクタとして考慮する。
　
ｅ．「【００１７】
図２にはまた、個々のセクタの読み出し、書き込みおよび消去の段階に従って、線２０にバイアスするよう制御ユニット７に制御されたソースデコーダ２１、更に、そのデコーダに接続されたソース線２０（各セクタに１つ）が例示されている
【００１８】セクタＳ１〜Ｓ１２において、機能を同時に実行させるため、ユニット３〜５に適切な変更、例えば、ユニットを単純に複製するなどがなされなければならないことは明らかである。
【００１９】図２のメモリアレイの更なる実施形態として、図３には多数のメモリアレイおよびセクタＳ７〜Ｓ１２のスイッチのみが示されているが、セクタＳ７〜Ｓ１２として示されている構造は、セクタＳ１〜Ｓ６として示されているものと同じである。
【００２０】図３の実施形態において、各セクタの各グローバルビット線は、セルの緻密化を図るため、２つのローカルビット線２５、２６に接続されており、グローバルビット線１３（通常、第２金属レベル（第２配線層）に形成されている）が、接続に大きさが充分であるようローカルビット線１４（通常、第１金属レベル（第１配線層）に形成されている）より太くされることを考慮している。６つの制御線１６が各セクタの行１１に設けられている。図３にはまた、図２における３つのデコーダの機能を合わせた１つのローカル列デコーダ１７’のみが設けられている。
【００２１】
各セクタＳ７〜Ｓ１２（図示してしない各セクタＳ１〜Ｓ６も）は、行と列に配置された多数のメモリセル３０を有している。従来、各セクタにおける全てのセル３０は、同一の共通のソース線２０に接続されたソース端子を有し、同一の行におけるセル３０は、同一のワード線３１（隣接するセルの同一の行における全てのセルに共通）に接続された制御ゲート端子を有している。同一の列におけるセルは、２つのローカルビット線のうちの一方に接続されるドレイン端子を有し、詳細には、ローカルビット線２５に接続されるセルとローカルビット線２６に接続されるセルとがワード線３１の方向に交互になるよう接続されている。
　
ｆ．「【００２４】
図２および図３に示されるように、メモリアレイを設けることにより、所定の行および列セクタ１１、１２を読み、かつ別の行と列における他のセクタを消去することができる。図示されるローカルデコーディング装置によって可能となることが、図２および図３に示されたセクタ構造について図４に概念的に示されている。詳細には、図４に示すように、セクタＳ１またはＳ２における操作（読み出し、書き込み、消去）の実行（つまりセクタＳ１またはＳ２に対するアクセス）により、セクタＳ８、Ｓ１１、Ｓ９、Ｓ１２の１つにおける操作を同時に実行（つまりアクセス）することができ、
【００２５】
例えば、プログラムセクタＳ９、Ｓ１２に記憶されたプログラムの実行を妨げることなくデータセクタＳ３を消去するためには、セクタＳ３を消去する際にプログラムセクタをアクセス可能な状態に維持しなければならないが、セクタＳ３に接続された共通のソース線２０を１２Ｖに、そして、セクタＳ３の全ての行を０Ｖに維持することが可能となり、
　
ｇ．「【００４１】本発明のメモリは、異なるユーザーの要求に合わせてセクタの数を増加させる構成となっている。実際、同一の回路素子を用い、また、行デコーダの大きさを増加することにより、メモリアレイ２と行デコーダ３のみを示した図８のように、更なるデータセクタを設けることができる。セクタＳ１〜Ｓ１２に加えて、アレイ２もまた、更なるセクタＳＡ，ＳＢ，ＳＣ，ＳＤ，ＳＥ，ＳＦを供する。これらは、各々のローカルビット線１４またはローカルビット線２５，２６を供し（セクタＳ１〜Ｓ１２と同様）、かつ、セクタＳ１〜Ｓ１２のように、各制御線１６によって制御される各選択スイッチ１５によって同一のグローバルビット線１３に接続される。
【００４２】行デコーダが、（例えば、マルチプレクサ３５および図５の実施の形態と関連する回路を加えることによって）、セクタＳＡ〜ＳＦの行が独立してアドレスするように形成されている場合、例えば、セクタＳＡと同時に消去セクタＳ４を読み出すことが可能である。
【００４３】提案されている構成は、メモリスペースにアドレスするので、セクタが近接していない配置を覆い隠し、そのため、近接したセクタ配列で動作している印象をユーザーに与える。
【００４４】この目的のために、マップテーブルは、セクタが近接していない実際の配置を明らかに近接している配置と関連させるため、ユニット７から上流にのみ設けられる必要がある。これは、図９（ａ）に概略が示されており、そこには制御ユニット７とメモリ１のマップテーブル７３のみが示されている。マップテーブル７３は、外部から供給されかつユーザーによって求められる「理想的な」配列に呼応するアドレスを受け取り（矢印７ａ）、セクタの実際の配列に対応する実際の内部アドレスを供給する（矢印７５）。実際のアドレス７５もまた、行および列デコーダに直接供給することができる。
【００４５】マップテーブル７３は、論理回路またはメモリ要素のように、いかようにも形成することができる。また、後者の場合、それは、特殊なメモリアレイにより、あるいは、図９（ａ）に概略が示されているメモリアレイ２の一部を用いることによってなされる。
【００４６】従って、直線的なセクタ配列とは反対に、また、図９（ｂ）に既知のメモリマップのように、配列は、図９（ｃ）に示されたように、ユーザーの要求にどちらがより合っているかによって達成される。そして、例えば、データセクタの隣りにプログラム格納セクタを維持することにより、メモリスペースをより便利なように組織化する。」
　
ｈ．「【００５２】本発明によるメモリデバイスの優位性は先の記載より明らかであろう。特に、記載された構成では、メモリアレイの２つのセクタが同時に作動し、従って、メモリアクセス時間、特に、セクタ消去時におけるそれが大幅に短縮される。また該構成は、高い調整性を示す。さらに、セクタの再マッピングを行うことができ、従って、故障なく使用できかつ冗長動作が素直である。」
　
（２−１−２）ここにおいて、００１４段落及び図２の記載等から、引用例１に記載された「フラッシュＥＥＰＲＯＭ記憶装置」が、プログラムの格納に用いられる「セクタＳ７〜Ｓ１２」及びデータの格納に用いられる「セクタＳ１〜Ｓ６」を備え、各「セクタ」が複数のフラッシュメモリ素子からなるものであることは明らかである。
　また、図９（ｂ）の記載から、プログラムの格納に用いられる「セクタＳ７〜Ｓ１２」及びデータの格納に用いられる「セクタＳ１〜Ｓ６」は、それぞれのアドレス空間を使用してアクセスされていることが明らかである。
　また、０００５段落の記載から、引用例１に記載された「フラッシュＥＥＰＲＯＭ記憶装置」における「消去」は、「セクタ」単位で行われていることが明らかであるから、データの格納に用いられる「セクタＳ１〜Ｓ６」における各「セクタ」は最小消去単位を構成しているものと認められる。
　
（２−１−３）００２４段落の記載から、引用例１に記載された「フラッシュＥＥＰＲＯＭ記憶装置」においては、データの格納に用いられる「セクタＳ１〜Ｓ６」のうちのセクタＳ１又はＳ２の読み出し、書き込み又は消去時に、プログラムの格納に用いられる「セクタＳ７〜Ｓ１２」のうちのセクタＳ８、Ｓ１１、Ｓ９又はＳ１２の読み出し、書き込み又は消去を行うことができるようになっていることが明らかである。
　また、その際、セクタＳ１又はＳ２の読み出し、書き込み又は消去、及びセクタＳ８、Ｓ１１、Ｓ９又はＳ１２の読み出し、書き込み又は消去が、「行デコーダ３」、並びに「列デコーダ４」及び「ローカル列デコーダ１７’」を介して行われていることは当業者にとって自明である。
　
（２−１−４）以上を総合すると、引用例１には次の発明（以下「引用発明１」という。）が記載されているものと認められる。
　「プログラムの格納に用いられるセクタＳ７〜Ｓ１２及びデータの格納に用いられるセクタＳ１〜Ｓ６を備え、
　各セクタは、複数のフラッシュメモリ素子からなり、最小消去単位を構成するものであり、
　前記プログラムの格納に用いられるセクタＳ７〜Ｓ１２及び前記データの格納に用いられるセクタＳ１〜Ｓ６は、それぞれのアドレス空間を使用してアクセスされ、前記データの格納に用いられるセクタＳ１〜Ｓ６のうちのセクタＳ１又はＳ２の読み出し、書き込み又は消去時に、前記プログラムの格納に用いられるセクタＳ７〜Ｓ１２のうちのセクタＳ８、Ｓ１１、Ｓ９又はＳ１２の読み出し、書き込み又は消去を行うことができるようになっており、その際、前記セクタＳ１又はＳ２の読み出し、書き込み又は消去、及び前記セクタＳ８、Ｓ１１、Ｓ９又はＳ１２の読み出し、書き込み又は消去が、行デコーダ３、並びに列デコーダ４及びローカル列デコーダ１７’を介して行われるフラッシュＥＥＰＲＯＭメモリ装置。」
　
（２−２）引用例２：特開平４−３５１７９４号公報
（２−２−１）本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平４−３５１７９４号公報（以下「引用例２」という。）には、図２及び７とともに、次の記載がある。
ａ．「【０００１】
【産業上の利用分野】この発明は、不揮発性記憶装置に関し、例えば
一括消去型ＥＥＰＲＯＭ（エレクトリカリ・イレーザブル＆プログラマブル・リード・オンリー・メモリ）
　
ｂ．「【０００５】
【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。
すなわち、電気的に消去可能にされた不揮発性記憶素子がマトリックス配置され、複数のメモリブロックに分割されてなるメモリアレイを持つ不揮発性記憶装置に対して、外部からのブロック指定及び消去動作の指示に従って対応する１ないし複数からなる任意のメモリブロックに対して消去動作を行った後に対応するメモリブロックのメモリセルを少なくとも１回の読み出し動作を行い、その読み出し情報に基づいてメモリブロック毎にそれぞれ消去動作の継続又は停止の制御を行う消去制御回路を設ける
　
ｃ．「【００４６】
図７には、消去ブロックの指定を行う更に他の一実施例のタイミング図が示されている。同図には、ＭＢ０〜ＭＢｎからなるメモリブロックのうち、消去を行う複数のメモリブロックのうち先頭のメモリブロックと最後のメモリブロックを指定し、その間に存在するメモリブロックも消去しようとするものである。同図には、メモリブロックＭＢ０からＭＢｍまでのｍ＋１個のメモリブロックを消去する例が示されている。
【００４７】上記のように３サイクルによりわたって固定的に消去ブロックの指定が可能な方式のときには、上記タイマー回路を省略して、信号ＣＥＢ、ＷＥＢのクロック数により自動的に消去モードに入るようにしてもよい。
なお、上記タイマー回路を用いた場合には、メモリブロックＭＢ０からＭＢ３までと、メモリブロックＭＢ５からＭＢｍまでのように飛び飛びに繰り返して連続した消去ブロックを指定することができる。
　
ｄ．「【００５５】
【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、電気的に消去可能にされた不揮発性記憶素子がマトリックス配置され、複数のメモリブロックに分割されてなるメモリアレイを持つ不揮発性記憶装置に対して、外部からのブロック指定及び消去動作の指示に従って対応する１ないし複数からなる任意のメモリブロックに対して消去動作を行った後に対応するメモリブロックのメモリセルを少なくとも１回の読み出し動作を行い、その読み出し情報に基づいてメモリブロック毎にそれぞれ消去動作の継続又は停止の制御を行う消去制御回路を設ける。
この構成では、１ないし複数の任意のメモリブロックの一括消去が個々のメモリブロックのベリファイの結果に従って継続又は停止させられるものであるため、１ないし複数からなる任意のメモリブロックに対する消去動作を単時間でしかも確実に実施することができる。
　
（２−２−２）以上を総合すると、引用例２には、次の発明（以下「引用発明２」という。）が記載されているものと認められる。
　「消去を行う最初のブロックと最後のブロックを指定して、その間に存在するメモリブロックに対して消去動作を行った後に、対応するメモリブロックのメモリセルに対して少なくとも１回の読み出し動作を行い、その読み出し情報に基づいてメモリブロックごとにそれぞれ消去動作の継続又は停止の制御を行う消去制御回路を設けることにより、消去動作を単時間でしかも確実に実施することができる一括消去型ＥＥＰＲＯＭ（エレクトリカリ・イレーザブル＆プログラマブル・リード・オンリー・メモリ）。」
　
（３）補正発明と引用発明１との対比
（３−１）引用発明１の「プログラムの格納に用いられるセクタＳ７〜Ｓ１２」及び「データの格納に用いられるセクタＳ１〜Ｓ６」は、各々補正発明の「制御命令格納用の制御命令メモリ部」及び「データ格納用のデータメモリ部」に相当する。
　したがって、引用発明１の「プログラムの格納に用いられるセクタＳ７〜Ｓ１２及びデータの格納に用いられるセクタＳ１〜Ｓ６を備え、　各セクタは、複数のフラッシュメモリ素子からなり」という構成は、補正発明の「フラッシュメモリ素子からなるメモリ部として、制御命令格納用の制御命令メモリ部とデータ格納用のデータメモリ部とを備え」という構成に相当する。
　また、引用発明１の「データの格納に用いられるセクタＳ１〜Ｓ６を備え、　各セクタは、複数のフラッシュメモリ素子からなり、最小消去単位を構成するものであり」という構成と、補正発明の「データメモリ部は複数個のメモリ素子からなる最小消去単位の均一なサイズのセクターに分割されており」という構成とは、「データメモリ部は複数個のメモリ素子からなる最小消去単位のセクターに分割されており」という構成である点で一致する。
　
（３−２）引用発明１の「前記プログラムの格納に用いられるセクタＳ７〜Ｓ１２及び前記データの格納に用いられるセクタＳ１〜Ｓ６は、それぞれのアドレス空間を使用してアクセスされ」という構成は、補正発明の「制御命令メモリ部とデータメモリ部は、」「それぞれのアドレス空間の全部又は一部を使用してアクセスされ」という構成に相当する。
　また、引用発明１の「前記プログラムの格納に用いられるセクタＳ７〜Ｓ１２及び前記データの格納に用いられるセクタＳ１〜Ｓ６は、」「前記データの格納に用いられるセクタＳ１〜Ｓ６のうちのセクタＳ１又はＳ２の読み出し、書き込み又は消去時に、前記プログラムの格納に用いられるセクタＳ７〜Ｓ１２のうちのセクタＳ８、Ｓ１１、Ｓ９又はＳ１２の読み出し、書き込み又は消去を行うことができるようになっており」という構成と、補正発明の「制御命令メモリ部とデータメモリ部は、」「データメモリ部の書込み又は消去時に制御命令メモリ部の読出しを行なうことができるようになっており」という構成とは、「制御命令メモリ部とデータメモリ部は、」「データメモリ部の書込み又は消去時に制御命令メモリ部の少なくとも一部の読出しを行なうことができるようになっており」という構成である点で一致する。
　
（３−３）引用発明１は、「その際、前記セクタＳ１又はＳ２の読み出し、書き込み又は消去、及び前記セクタＳ８、Ｓ１１、Ｓ９又はＳ１２の読み出し、書き込み又は消去が、行デコーダ３、並びに列デコーダ４及びローカル列デコーダ１７’を介して行われる」ものであるから、「行デコーダ３、並びに列デコーダ４及びローカル列デコーダ１７’」により「読み出し、書き込み又は消去」のアルゴリズムが実行されていることは明らかである。
　したがって、引用発明１の「その際、前記セクタＳ１又はＳ２の読み出し、書き込み又は消去、及び前記セクタＳ８、Ｓ１１、Ｓ９又はＳ１２の読み出し、書き込み又は消去が、行デコーダ３、並びに列デコーダ４及びローカル列デコーダ１７’を介して行われる」という構成と補正発明の「その際、データメモリ部の書込みはデコーダによって書込みアルゴリズムが実行され、データメモリ部のデータの消去は消去を行う最初のセクターと最後のセクターが指定された後、デコーダによって消去アルゴリズムが実行される」という構成とは、「その際、データメモリ部の書込みはデコーダによって書込みアルゴリズムが実行され、データメモリ部のデータの消去はデコーダによって消去アルゴリズムが実行される」という構成である点で一致する。
　
（３−４）引用発明１の「フラッシュＥＥＰＲＯＭメモリ装置」は、「プログラムの格納に用いられるセクタＳ７〜Ｓ１２」と「データの格納に用いられるセクタＳ１〜Ｓ６」という複数のセクタが複合して構成されたものであるから、補正発明の「複合化フラッシュメモリ装置」に相当する。
　
（３−５）したがって、補正発明と引用発明１とは、
　「フラッシュメモリ素子からなるメモリ部として、制御命令格納用の制御命令メモリ部とデータ格納用のデータメモリ部とを備え、
　データメモリ部は複数個のメモリ素子からなる最小消去単位のセクターに分割されており、
　制御命令メモリ部とデータメモリ部は、それぞれのアドレス空間の全部又は一部を使用してアクセスされ、データメモリ部の書込み又は消去時に制御命令メモリ部の少なくとも一部の読出しを行なうことができるようになっており、その際、データメモリ部の書込みはデコーダによって書込みアルゴリズムが実行され、データメモリ部のデータの消去はデコーダによって消去アルゴリズムが実行されることを特徴とする複合化フラッシュメモリ装置。」
　
　である点で一致し、以下の点で相違する。
（相違点１）
　補正発明は、「データメモリ部」が「最小消去単位の均一なサイズのセクターに分割されて」いるのに対して、引用発明１は、「データの格納に用いられるセクタＳ１〜Ｓ６」が、最小消去単位の不均一なサイズのセクタに分割されている点。
　
（相違点２）
　補正発明は、「制御命令メモリ部とデータメモリ部は、アドレスピンを共用し」ているのに対して、引用発明１は、そのような特定がなされていない点。
　
（相違点３）
　補正発明は、「データメモリ部の書込み又は消去時に制御命令メモリ部の読出しを行なうことができるようになって」いるのに対して、引用発明１は、「前記データの格納に用いられるセクタＳ１〜Ｓ６のうちのセクタＳ１又はＳ２の読み出し、書き込み又は消去時に、前記プログラムの格納に用いられるセクタＳ７〜Ｓ１２のうちのセクタＳ８、Ｓ１１、Ｓ９又はＳ１２の読み出し、書き込み又は消去を行うことができるようになって」おり、補正発明の「データメモリ部」に相当する「データの格納に用いられるセクタＳ１〜Ｓ６」の書き込み又は消去時に、補正発明の「制御命令メモリ部」に相当する「プログラムの格納に用いられるセクタＳ７〜Ｓ１２」の一部のみの読み出しを行うことができるようになっている点。
　
（相違点４）
　補正発明は、「データメモリ部のデータの消去は消去を行う最初のセクターと最後のセクターが指定された後、デコーダによって消去アルゴリズムが実行される」構成となっているのに対して、引用発明１は、そのような構成を備えていない点。
　
（４）相違点についての当審の判断
（４−１）相違点１について
（４−１−１）一般に、フラッシュメモリにおいて、最小消去単位のサイズを均一にするか不均一にするかは、当業者が適宜選択し得る設計的事項であり、最小消去単位のサイズを均一にすることは、例えば、本願の出願前に日本国内において頒布された刊行物である以下の周知例１及び２にも記載されているように、当業者における周知技術である。
　
ａ．周知例１：特開平９−６９０６６
　「【００１２】
上記フラッシュメモリは、米国特許５２４９１５８号に開示されたようにメモリセルアレイを分割した消去ブロックの大きさが不均等なもの（ブートブロック構成）と、米国特許５２４５５７０号に開示されたようにこの消去ブロックの大きさが均等なものとがある。
　
ｂ．周知例２：特開平８−２４９８９１号公報
　「【０００５】
例えば、消去単位であるブロックのサイズが４Ｋバイトであるとすると、４Ｋバイトを最小単位の大きさとしてデータ消去が行われる。
【０００６】
【発明が解決しようとする課題】
フラッシュメモリ
　
（４−１−２）したがって、当該周知技術に鑑みれば、引用発明１において、最小消去単位である「セクタＳ１〜Ｓ６」を同じサイズとすること、すなわち、補正発明のように、「データメモリ部」が「最小消去単位の均一なサイズのセクターに分割されて」いる構成とすることは、当業者が容易になし得たことである。
　よって、相違点１は、周知技術を勘案することにより当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−２）相違点２について
　引用発明１においては、引用例１の図１及び図９（ａ）等から明らかなように、「プログラムの格納に用いられるセクタＳ７〜Ｓ１２」と「データの格納に用いられるセクタＳ１〜Ｓ６」とが、「７ａ」で表された共通のアドレス信号によりアクセスされる構成となっているから、当該アドレス信号を外部から取り込むためのアドレスピンも当然に、「プログラムの格納に用いられるセクタＳ７〜Ｓ１２」と「データの格納に用いられるセクタＳ１〜Ｓ６」とで共通のものとなっているものと認められる。
　したがって、相違点２は実質的なものではない。
　
　また、仮に、引用発明１において、アドレスピンが「プログラムの格納に用いられるセクタＳ７〜Ｓ１２」と「データの格納に用いられるセクタＳ１〜Ｓ６」とで共通のものとなっているとまではいえず、相違点２が実質的なものであったとしても、一般に、集積回路装置の大きさをできるだけ小さくすることは、当業者が常に念頭に置いている課題であるところ、集積回路装置の大きさに影響を与える外部端子（ピン）のためのスペースもできるだけ少なくすることは当業者であれば当然に考慮すべきことであるから、引用発明１において、「プログラムの格納に用いられるセクタＳ７〜Ｓ１２」のためのアドレスピンと「データの格納に用いられるセクタＳ１〜Ｓ６」のためのアドレスピンをわざわざ別々に設けることなく、共通にすることは、当業者にとって必然ともいえる選択である。
　したがって、仮に相違点２が実質的なものであったとしても、当該相違点２は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−３）相違点３について
（４−３−１）補正発明は、「データメモリ部の書込み又は消去時に制御命令メモリ部の読出しを行なうことができるようになって」いることが特定されているにすぎず、「データメモリ部の書込み又は消去時に制御命令メモリ部の
任意の部分の
　
（４−３−２）相違点３については、以上のとおりであるが、仮に、引用発明１の「データメモリ部の書込み又は消去時に制御命令メモリ部の読出しを行なうことができるようになって」という構成が、「データメモリ部の書込み又は消去時に制御命令メモリ部の
任意の部分の
　引用発明１は、引用例１の０００８段落に記載されたとおり、「異なるセクタにおいて異なる機能を実行する（例えば、１つのセクタの読み出しと同時に他のセクタを消去する）ことができる不揮発性メモリ装置を提供すること」を課題とするものであるから、引用発明１に接した当業者であれば、同時に読み出し、書き込み又は消去を行うことができないセクタをできるだけ減らそうと努力することは、当然になし得たことである。
　一方、引用発明１は、「前記データの格納に用いられるセクタＳ１〜Ｓ６のうちのセクタＳ１又はＳ２の読み出し、書き込み又は消去時に、前記プログラムの格納に用いられるセクタＳ７〜Ｓ１２のうちのセクタＳ８、Ｓ１１、Ｓ９又はＳ１２の読み出し、書き込み又は消去を行うことができるようになって」いるものの、「データの格納に用いられるセクタＳ１〜Ｓ６」及び「プログラムの格納に用いられるセクタＳ７〜Ｓ１２」のうちの同一の列に属する２つのセクタについては、同時に読み出し、書き込み又は消去を行うことができない構成となっているが、それが、同一の列に存在する各セクタが同一のビット線（グローバルビット線）を共有していることに起因するものであることは、当業者であれば直ちに察知し得たことである。
　
　そして、一般に、メモリ装置において、各セクタとビット線とをどのように対応付けるかは、当業者が適宜選択し得る設計的事項であるから、引用発明１において、同一の列に存在する各セクタに対して別々にビット線（グローバルビット線）を設けることにより、同一の列に属する２つのセクタについても同時に読み出し、書き込み又は消去を行うことを可能にすること、すなわち、補正発明のように、「データメモリ部の書込み又は消去時に制御命令メモリ部の
任意の部分の
　
（４−３−３）以上検討したとおり、相違点３は、実質的なものではなく、また、仮に実質的なものであったとしても、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−４）相違点４について
（４−４−１）引用発明１の「フラッシュＥＥＰＲＯＭメモリ装置」と引用発明２の「一括消去型ＥＥＰＲＯＭ（エレクトリカリ・イレーザブル＆プログラマブル・リード・オンリー・メモリ）」とが同義であることは当業者の技術常識であるから、引用発明１と引用発明２とは、発明の属する技術分野が同一である。
　
（４−４−２）また、上記（４−３−２）において検討したとおり、引用発明１は、「異なるセクタにおいて異なる機能を実行する（例えば、１つのセクタの読み出しと同時に他のセクタを消去する）ことができる不揮発性メモリ装置を提供すること」を課題とするものであるが、引用例１の００５２段落の「特に、記載された構成では、メモリアレイの２つのセクタが同時に作動し、従って、メモリアクセス時間、特に、セクタ消去時におけるそれが大幅に短縮される。」という記載を勘案すれば、引用発明１が、消去のために割かれる時間を短縮することも課題の一つとしていることは明らかである。
　一方、引用発明２は、「消去動作を単時間でしかも確実に実施することができる」ようにしたものであるから、引用発明１及び引用発明２は、フラッシュＥＥＰＲＯＭメモリ装置における消去のために割かれる時間を短縮するという共通の課題を有しているものと認められる。
　
（４−４−３）そして、引用発明２の「メモリブロック」及び「メモリセル」が各々引用発明１の「セクタ」及び「フラッシュメモリ素子」に相当することは当業者にとって明らかであるから、引用発明１及び引用発明２の両方に接した当業者であれば、両者を組み合わせ、引用発明１において、消去を行う最初の「セクタ」と最後の「セクタ」を指定して、その間に存在する「セクタ」に対して消去動作を行った後に、対応する「セクタ」の「フラッシュメモリ素子」に対して少なくとも１回の読み出し動作を行い、その読み出し情報に基づいて「セクタ」ごとにそれぞれ消去動作の継続又は停止の制御を行う消去制御回路を設けること、すなわち、補正発明のように、「データメモリ部のデータの消去は消去を行う最初のセクターと最後のセクターが指定された後、デコーダによって消去アルゴリズムが実行される」構成とすることは、容易になし得たことである。
　したがって、相違点４は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−５）判断についてのまとめ
　以上検討したとおり、補正発明は、周知技術を勘案することにより、引用発明１及び引用発明２に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　
（５）独立特許要件についてのまとめ
　本件補正は、補正後の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しないものである。
　
４．補正の却下の決定のむすび
　本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下をすべきものである。
　
第３．本願発明
　平成２２年５月６日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項１〜５に係る発明は、平成２１年９月７日に提出された手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜５に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．の「（補正前）」の箇所に記載したとおりのものである。
　
第４．引用刊行物に記載された発明
　本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平９−１０６６８８号公報（引用例１）には、上記第２．３．（２）（２−１）に記載したとおりの事項及び発明（引用発明１）が記載されているものと認められる。
　
第５．本願発明と引用発明１との対比
１．引用発明１の「プログラムの格納に用いられるセクタＳ７〜Ｓ１２」及び「データの格納に用いられるセクタＳ１〜Ｓ６」は、各々本願発明の「制御命令格納用の制御命令メモリ部」及び「データ格納用のデータメモリ部」に相当する。
　したがって、引用発明１の「プログラムの格納に用いられるセクタＳ７〜Ｓ１２及びデータの格納に用いられるセクタＳ１〜Ｓ６を備え、　各セクタは、複数のフラッシュメモリ素子からなり」という構成は、本願発明の「フラッシュメモリ素子からなるメモリ部として、制御命令格納用の制御命令メモリ部とデータ格納用のデータメモリ部とを備え」という構成に相当する。
　また、引用発明１の「データの格納に用いられるセクタＳ１〜Ｓ６を備え、　各セクタは、複数のフラッシュメモリ素子からなり、最小消去単位を構成するものであり」という構成と、本願発明の「データメモリ部は複数個のメモリ素子からなる最小消去単位の均一なサイズのセクターに分割されており」という構成とは、「データメモリ部は複数個のメモリ素子からなる最小消去単位のセクターに分割されており」という構成である点で一致する。
　
２．引用発明１の「前記プログラムの格納に用いられるセクタＳ７〜Ｓ１２及び前記データの格納に用いられるセクタＳ１〜Ｓ６は、それぞれのアドレス空間を使用してアクセスされ」という構成は、本願発明の「制御命令メモリ部とデータメモリ部は、」「それぞれのアドレス空間の全部又は一部を使用してアクセスされ」という構成に相当する。
　また、引用発明１の「前記プログラムの格納に用いられるセクタＳ７〜Ｓ１２及び前記データの格納に用いられるセクタＳ１〜Ｓ６は、」「前記データの格納に用いられるセクタＳ１〜Ｓ６のうちのセクタＳ１又はＳ２の読み出し、書き込み又は消去時に、前記プログラムの格納に用いられるセクタＳ７〜Ｓ１２のうちのセクタＳ８、Ｓ１１、Ｓ９又はＳ１２の読み出し、書き込み又は消去を行うことができるようになっており」という構成と、本願発明の「制御命令メモリ部とデータメモリ部は、」「データメモリ部の書込み又は消去時に制御命令メモリ部の読出しを行なうことができる」という構成とは、「制御命令メモリ部とデータメモリ部は、」「データメモリ部の書込み又は消去時に制御命令メモリ部の少なくとも一部の読出しを行なうことができる」という構成である点で一致する。
　
３．引用発明１の「フラッシュＥＥＰＲＯＭメモリ装置」は、「プログラムの格納に用いられるセクタＳ７〜Ｓ１２」と「データの格納に用いられるセクタＳ１〜Ｓ６」という複数のセクタが複合して構成されたものであるから、本願発明の「複合化フラッシュメモリ装置」に相当する。
　
４．したがって、本願発明と引用発明１とは、
　「フラッシュメモリ素子からなるメモリ部として、制御命令格納用の制御命令メモリ部とデータ格納用のデータメモリ部とを備え、
　データメモリ部は複数個のメモリ素子からなる最小消去単位のセクターに分割されており、
　制御命令メモリ部とデータメモリ部は、それぞれのアドレス空間の全部又は一部を使用してアクセスされ、データメモリ部の書込み又は消去時に制御命令メモリ部の少なくとも一部の読出しを行なうことができることを特徴とする複合化フラッシュメモリ装置。」
　
である点で一致し、以下の点で相違する。
（相違点５）
　本願発明は、「データメモリ部」が「最小消去単位の均一なサイズのセクターに分割されて」いるのに対して、引用発明１は、「データの格納に用いられるセクタＳ１〜Ｓ６」が、最小消去単位の不均一なサイズのセクタに分割されている点。
　
（相違点６）
　本願発明は、「制御命令メモリ部とデータメモリ部は、アドレスピンを共用し」ているのに対して、引用発明１は、そのような特定がなされていない点。
　
（相違点７）
　本願発明は、「データメモリ部の書込み又は消去時に制御命令メモリ部の読出しを行なうことができる」ものであるのに対して、引用発明１は、「前記データの格納に用いられるセクタＳ１〜Ｓ６のうちのセクタＳ１又はＳ２の読み出し、書き込み又は消去時に、前記プログラムの格納に用いられるセクタＳ７〜Ｓ１２のうちのセクタＳ８、Ｓ１１、Ｓ９又はＳ１２の読み出し、書き込み又は消去を行うことができる」ものであり、本願発明の「データメモリ部」に相当する「データの格納に用いられるセクタＳ１〜Ｓ６」の書き込み又は消去時に、本願発明の「制御命令メモリ部」に相当する「プログラムの格納に用いられるセクタＳ７〜Ｓ１２」の一部のみの読み出しを行うことができるものである点。
　
第６．相違点についての当審の判断
１．相違点５について
　相違点５は、補正発明と引用発明１との相違点１と同一である。
　したがって、当該相違点５は、上記第２．３．（４）（４−１）において検討したとおり、周知技術を勘案することにより当業者が容易になし得た範囲に含まれる程度のものである。
　
２．相違点６について
　相違点６は、補正発明と引用発明１との相違点２と同一である。
　したがって、当該相違点６は、上記第２．３．（４）（４−２）において検討したとおり、実質的なものではなく、また、仮に実質的なものであったとしても、当業者が容易になし得た範囲に含まれる程度のものである。
　
３．相違点７について
　相違点７は、補正発明と引用発明１との相違点３と同一である。
　したがって、当該相違点７は、上記第２．３．（４）（４−３）において検討したとおり、実質的なものではなく、また、仮に実質的なものであったとしても、当業者が容易になし得た範囲に含まれる程度のものである。
　
４．判断についてのまとめ
　以上検討したとおり、本願発明は、周知技術を勘案することにより、引用発明１に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
第７．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。