【事件の表示】
　特願２００２−１４０２６３「ＳＤＲＡＭ半導体装置」拒絶査定不服審判事件〔平成１５年２月１４日出願公開、特開２００３−４５１８４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯 
　本願は、平成１４年５月１５日（パリ条約に基づく優先権主張　２００１年５月１５日、大韓民国）の特許出願であって、平成１９年１２月１４日付けの拒絶理由通知に対して平成２０年６月１７日に意見書及び手続補正書が提出されたが、同年８月２８日付けで拒絶査定がなされ、それに対して、同年１１月２８日に拒絶査定不服審判が請求されたものである。
　
第２．本願発明 
　本願の請求項１〜１０に係る発明は、平成２０年６月１７日に提出された手続補正書により適法に補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜１０に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される以下のとおりのものである。
　「【請求項１】
　ＳＤＲＡＭ半導体装置において、
　データストローブ信号をバッファリングして第１内部制御信号を発生する第１バッファと、
　前記データストローブ信号をバッファリングして第２内部制御信号を発生する第２バッファと、
　外部クロック信号をバッファリングして内部クロック信号を発生する第３バッファと、
　外部からデータを受信し、前記第１内部制御信号、前記第２内部制御信号、前記内部クロック信号に順次的に同期させて、前記受信したデータを出力するデータラッチ回路とを具備し、
　前記第２バッファから前記データラッチ回路までの前記第２内部制御信号のラインのローディングと、前記第３バッファから前記データラッチ回路までの前記内部クロック信号のラインのローディングとが実質的に同じであり、
　前記第２バッファ及び第３バッファは、同じ構造であることを特徴とするＳＤＲＡＭ半導体装置。」
　
第３．引用刊行物に記載された事項 
１．本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２０００−４０３６３号公報（以下「引用例」という。）には、図１〜５及び７８とともに、以下の記載がある（ここにおいて、下線は当合議体において付加したものである。以下同じ。）。
　
ａ．「【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置に係り、特に、ダブルデータレート（ＤＤＲ）型のシンクロナス・ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）である、ＤＤＲ−ＳＤＲＡＭに関する。」
　
ｂ．「【００２１】
【発明が解決しようとする課題】しかしながら、上記各従来例の半導体記憶装置にあっては、データ処理速度を上げるためには、クロック信号ＣＬＫを高速化する必要があるが、ＳＤＲＡＭを使用した実際のシステムでは、多数のＳＤＲＡＭをモジュール基板上に搭載して使うことが多いため、クロック信号ＣＬＫとデータ入力信号ＤＩＮｉとのタイミングスキューの問題が顕著になるので、クロック信号ＣＬＫの高速化は必ずしも容易ではない。このような問題が生じるのは、クロック信号ＣＬＫのみを用いてデータ入力信号の制御（取り込み）を行っているからであり、これに対して近年において、ダブルデータレート型のＤＤＲ−ＳＤＲＡＭが提案され、現在、ＪＥＤＥＣ（Joint Electron Device Engineering Council）における標準化が進められている。ＤＤＲ−ＳＤＲＡＭにおいては、２ビットプリフェッチ方式を使用するが、データ入力信号の取り込みは、データストローブ信号ＤＳによって行われ、クロック信号ＣＬＫの周期は、データ入力信号周期の２倍になっている。データストローブ信号ＤＳは、データ入力信号ＤＩＮｉと同時に、図示されない中央処理装置（ＣＰＵ）で作成されるものであり、データストローブ信号ＤＳとデータ入力信号ＤＩＮｉとを、等長の配線によってＳＤＲＡＭに接続することによって、両者の間のタイミングスキューの問題が解消される。したがって、クロック信号の高速化の問題と、クロック信号とデータ入力信号のタイミングスキューの問題とを同時に解決することができる。
ただし、データ入力信号をデータストローブ信号ＤＳによって取り込んだ後、クロック信号ＣＬＫによる制御に変換する必要があり、この際の動作を確実に行うことが重要になる
　【００２２】この発明は、上述の事情に鑑みてなされたものであって、
ＤＤＲ−ＳＤＲＡＭにおいて、入力信号をデータストローブ信号の制御によって取り込んだ後、クロック信号の制御に変換する際のラッチマージンを十分確保することが可能な、半導体記憶装置を提供することを目的としている
　
ｃ．「【００６８】
【発明の実施の形態】以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行なう。
◇第１実施例
　図１及び図２は、この発明の第１実施例である半導体記憶装置の電気的構成を示すブロック図、図３は、第１実施例の動作を説明するタイミングチャート、図４は、データストローブ信号のタイミングが最も早い場合のラッチマージンの説明図、図５は、データストローブ信号のタイミングが最も遅い場合のラッチマージンの説明図である。
この第１実施例の半導体記憶装置は、図１及び図２に示すように、データストローブ信号回路１１と、クロック信号回路１２と、データイン回路１３とから概略構成されている
【００６９】
データストローブ信号回路１１は、図１（ａ）に示すように、入力バッファ１１１と、ライズ／フォール遷移パルス発生回路１１２と、フォール遷移パルス発生回路１１３とを有している。入力バッファ１１１は、データストローブ信号ＤＳを、ライズ／フォール遷移パルス発生回路１１２と、フォール遷移パルス発生回路１１３に供給する。ライズ／フォール遷移パルス発生回路１１２は、入力バッファ１１１の出力信号の立ち上がり（ライズ）エッジと立ち下がり（フォール）エッジとを検出して、ワンショットパルス信号Φｄｓｅｏを発生する。フォール遷移パルス発生回路１１３は、入力バッファ１１１の出力信号の立ち下がり（フォール）エッジを検出して、ワンショットパルス信号Φｄｓｏｄを発生する
　【００７０】
クロック信号回路１２は、図１（ｂ）に示すように、入力バッファ１２１と、ライズ遷移パルス発生回路１２２とを有している。入力バッファ１２１は、クロック信号ＣＬＫをライズ遷移パルス発生回路１２２に供給する。ライズ遷移パルス発生回路１２２は、入力バッファ１２１の出力信号の立ち上がり（ライズ）エッジを検出して、ワンショットパルス信号Φｃｌｋｄｉｎを発生する
　【００７１】
データイン回路１３は、図２（ａ）に示すように、入力バッファ１３１と、レジスタ回路１３２，１３３，１３４，１３５，１３６，１３７と、データバスドライブ回路１３８とを有している。入力バッファ１３１は、データ入力信号ＤＩＮｉ（ｉ＝１〜８）をレジスタ回路１３２に供給する。レジスタ回路１３２は、入力バッファ１３１の出力信号を、ワンショットパルス信号Φｄｓｅｏに応じて取り込む。レジスタ回路１３３は、レジスタ回路１３２の出力信号を、次のワンショットパルス信号Φｄｓｅｏに応じて取り込む。レジスタ回路１３４，１３５は、それぞれレジスタ回路１３２，１３３の出力信号を、ワンショットパルス信号Φｄｓｏｄに応じて取り込んで、それぞれ出力信号ｅｄ１，ｏｄ１を発生する。また、レジスタ回路１３６，１３７は、それぞれレジスタ回路１３４，１３５の出力信号を、ワンショットパルス信号Φｃｌｋｄｉｎに応じて取り込んで、それぞれ出力信号ｅｄ２，ｏｄ２を発生する。データバスドライブ回路１３８は、レジスタ回路１３６の出力データｅｄ２と、レジスタ回路１３７の出力データｏｄ２とを並列に、それぞれ偶数番目のデータバスＤＢＥｉ（ｉ＝１〜８）と、奇数番目のデータバスＤＢＯｉ（ｉ＝１〜８）とに供給し、これによって、入力データが図示されない記憶セルに書き込まれる
　【００７２】ここで、レジスタ回路１３２，１３３，１３４，１３５，１３６，１３７は、すべて、図２（ｂ）のレジスタ回路１４によって示される同じ回路構成を有している。レジスタ回路１４は、図７８（ｂ）に示されたレジスタ回路２０３と同じ構成，機能を有している。
　
ｄ．【００７３】次に、図１乃至図５を参照して、この例の半導体記憶装置の動作について説明する。
図１（ａ）に示すデータストローブ信号回路１１では、データストローブ信号ＤＳの立ち上がり（ライズ）エッジと立ち下がり（フォール）エッジとを検出して、ワンショットパルス信号Φｄｓｅｏを発生し、また、データストローブ信号ＤＳの立ち下がり（フォール）エッジを検出して、ワンショットパルス信号Φｄｓｏｄを発生する。一方、図１（ｂ）に示すクロック信号回路１２では、クロック信号ＣＬＫの立ち上がり（ライズ）エッジを検出して、ワンショットパルス信号Φｃｌｋｄｉｎを発生する
　【００７４】
図２（ａ）に示すデータイン回路１３において、データストローブ信号ＤＳのライズ／フォール遷移検出によって発生したワンショットパルス信号Φｄｓｅｏによって、データ入力ＤＩＮｉをレジスタ回路１３２，１３３に順次１個ずつ取り込む。次にレジスタ回路１３２，１３３に取り込まれた２個分のデータを、データストローブ信号ＤＳの立ち下がり（フォール）遷移検出によって発生したワンショットパルス信号Φｄｓｏｄによって、レジスタ回路１３４，１３５に同時に取り込む。この際、ミスラッチを避けるため、ワンショットパルス信号Φｄｓｏｄは、ワンショットパルス信号Φｄｓｅｏより後に発生するように遅延されている。その後、レジスタ回路１３４，１３５に取り込まれたデータｅｄ１，ｏｄ１を、クロック信号ＣＬＫのライズ遷移検出によって発生したワンショットパルス信号Φｃｌｋｄｉｎによって、次のレジスタ回路１３６，１３７へ転送する。
　【００７５】
このように、この例の半導体記憶装置の構成によれば、データストローブ信号ＤＳの制御によって取り込まれた入力データを、クロック信号ＣＬＫの制御に変換する際のラッチマージンを確保することができる。この例では、クロック信号ＣＬＫとデータストローブ信号ＤＳとのタイミング差を示す規格ｔＤＱＳＳが基準値（１ｔＣＫ）に比較的近い場合に対応可能である。
　
２．ここにおいて、００６９段落に記載された「入力バッファ１１１は、データストローブ信号ＤＳを、ライズ／フォール遷移パルス発生回路１１２と、フォール遷移パルス発生回路１１３に供給する。」とは、「入力バッファ１１１」が「データストローブ信号ＤＳ」をバッファリングし、バッファリングされた「データストローブ信号ＤＳ」を「ライズ／フォール遷移パルス発生回路１１２」及び「フォール遷移パルス発生回路１１３」に供給することを意味するものであることは、当業者にとって明らかである。
　したがって、同段落の「ライズ／フォール遷移パルス発生回路１１２は、入力バッファ１１１の出力信号の立ち上がり（ライズ）エッジと立ち下がり（フォール）エッジとを検出して、ワンショットパルス信号Φｄｓｅｏを発生する。フォール遷移パルス発生回路１１３は、入力バッファ１１１の出力信号の立ち下がり（フォール）エッジを検出して、ワンショットパルス信号Φｄｓｏｄを発生する。」という記載における「入力バッファ１１１の出力信号」とは、「入力バッファ１１１」によってバッファリングされた「データストローブ信号ＤＳ」を意味するものと認められる。
　
　同様に、００７０段落に記載された「入力バッファ１２１は、クロック信号ＣＬＫをライズ遷移パルス発生回路１２２に供給する。」とは、「入力バッファ１２１」が「クロック信号ＣＬＫ」をバッファリングし、バッファリングされた「クロック信号ＣＬＫ」を「ライズ遷移パルス発生回路１２２」に供給することを意味するものであることは、当業者にとって明らかであるから、同段落の「ライズ遷移パルス発生回路１２２は、入力バッファ１２１の出力信号の立ち上がり（ライズ）エッジを検出して、ワンショットパルス信号Φｃｌｋｄｉｎを発生する。」という記載における「入力バッファ１２１の出力信号」とは、バッファリングされた「クロック信号ＣＬＫ」を意味するものと認められる。
　
３．したがって、引用例には、次の発明（以下「引用発明」という。）が記載されているものと認められる。 
　「ＤＤＲ−ＳＤＲＡＭにおいて、
　データストローブ信号ＤＳをバッファリングする入力バッファ１１１と、
　前記入力バッファ１１１によってバッファリングされたデータストローブ信号ＤＳの立ち上がり（ライズ）エッジと立ち下がり（フォール）エッジとを検出して、ワンショットパルス信号Φｄｓｅｏを発生するライズ／フォール遷移パルス発生回路１１２と、
　前記入力バッファ１１１によってバッファリングされたデータストローブ信号ＤＳの立ち下がり（フォール）エッジを検出して、ワンショットパルス信号Φｄｓｏｄを発生するフォール遷移パルス発生回路１１３と、
　クロック信号ＣＬＫをバッファリングする入力バッファ１２１と、
　前記入力バッファ１２１でバッファリングされたクロック信号ＣＬＫの立ち上がり（ライズ）エッジを検出して、ワンショットパルス信号Φｃｌｋｄｉｎを発生するライズ遷移パルス発生回路１２２と、
　データ入力信号ＤＩＮｉを前記ワンショットパルス信号Φｄｓｅｏに応じて取り込むレジスタ回路１３２，１３３と、それぞれ前記レジスタ回路１３２，１３３の出力信号を前記ワンショットパルス信号Φｄｓｏｄに応じて取り込んで、それぞれ出力信号ｅｄ１，ｏｄ１を発生するレジスタ回路１３４，１３５と、それぞれ前記レジスタ回路１３４，１３５の出力信号を前記ワンショットパルス信号Φｃｌｋｄｉｎに応じて取り込んで、それぞれ記憶セルに書き込まれる出力信号ｅｄ２，ｏｄ２を発生するレジスタ回路１３６，１３７を有するデータイン回路１３とを備えたＤＤＲ−ＳＤＲＡＭ。」
　
第４．対比 
１．本願発明と引用発明とを対比する。
　引用発明の「ＤＤＲ−ＳＤＲＡＭ」は、本願発明の「ＳＤＲＡＭ半導体記憶装置」に相当する。
　
２．引用発明の「データ入力信号ＤＩＮｉを前記ワンショットパルス信号Φｄｓｅｏに応じて取り込むレジスタ回路１３２，１３３と、それぞれ前記レジスタ回路１３２，１３３の出力信号を前記ワンショットパルス信号Φｄｓｏｄに応じて取り込んで、それぞれ出力信号ｅｄ１，ｏｄ１を発生するレジスタ回路１３４，１３５と、それぞれ前記レジスタ回路１３４，１３５の出力信号を前記ワンショットパルス信号Φｃｌｋｄｉｎに応じて取り込んで、それぞれ記憶セルに書き込まれる出力信号ｅｄ２，ｏｄ２を発生するレジスタ回路１３６，１３７を有するデータイン回路１３」について検討する。
　引用発明の「データ入力信号ＤＩＮｉ」は本願発明の「外部からデータ」に相当する。
　そして、引用発明の「データイン回路１３」が、「データ入力信号ＤＩＮｉ」を受信し、「ワンショットパルス信号Φｄｓｅｏ」、「ワンショットパルス信号Φｄｓｏｄ」及び「ワンショットパルス信号Φｃｌｋｄｉｎ」に順次同期させて、「データ入力信号ＤＩＮｉ」を記憶セルに出力する構成となっていることは、当業者にとって明らかであるから、引用発明の「ワンショットパルス信号Φｄｓｅｏ」、「ワンショットパルス信号Φｄｓｏｄ」、「ワンショットパルス信号Φｃｌｋｄｉｎ」は、各々本願発明の「第１内部制御信号」、「第２内部制御信号」、「内部クロック信号」に相当する。
　
　したがって、引用発明の「データ入力信号ＤＩＮｉを前記ワンショットパルス信号Φｄｓｅｏに応じて取り込むレジスタ回路１３２，１３３と、それぞれ前記レジスタ回路１３２，１３３の出力信号を前記ワンショットパルス信号Φｄｓｏｄに応じて取り込んで、それぞれ出力信号ｅｄ１，ｏｄ１を発生するレジスタ回路１３４，１３５と、それぞれ前記レジスタ回路１３４，１３５の出力信号を前記ワンショットパルス信号Φｃｌｋｄｉｎに応じて取り込んで、それぞれ記憶セルに書き込まれる出力信号ｅｄ２，ｏｄ２を発生するレジスタ回路１３６，１３７を有するデータイン回路１３」は、本願発明の「外部からデータを受信し、前記第１内部制御信号、前記第２内部制御信号、前記内部クロック信号に順次的に同期させて、前記受信したデータを出力するデータラッチ回路」に相当する。
　
３．引用発明の「データストローブ信号ＤＳ」が、本願発明の「データストローブ信号」に相当することは、当業者にとって自明である。
　そして、上記２．において検討したとおり、引用発明の「ワンショットパルス信号Φｄｓｅｏ」は、本願発明の「第１内部制御信号」に相当するから、引用発明の「データストローブ信号ＤＳをバッファリングする入力バッファ１１１と、　前記入力バッファ１１１によってバッファリングされたデータストローブ信号ＤＳの立ち上がり（ライズ）エッジと立ち下がり（フォール）エッジとを検出して、ワンショットパルス信号Φｄｓｅｏを発生するライズ／フォール遷移パルス発生回路１１２」とから構成される部分は、本願発明の「データストローブ信号をバッファリングして第１内部制御信号を発生する第１バッファ」に対応しており、両者は、「データストローブ信号をバッファリングして第１内部制御信号を発生する手段」である点で一致する。
　
４．上記２．において検討したとおり、引用発明の「ワンショットパルス信号Φｄｓｅｏ」は、本願発明の「第２内部制御信号」に相当するから、引用発明の「データストローブ信号ＤＳをバッファリングする入力バッファ１１１と、」「前記入力バッファ１１１によってバッファリングされたデータストローブ信号ＤＳの立ち下がり（フォール）エッジを検出して、ワンショットパルス信号Φｄｓｏｄを発生するフォール遷移パルス発生回路１１３」とから構成される部分は、本願発明の「前記データストローブ信号をバッファリングして第２内部制御信号を発生する第２バッファ」に対応しており、両者は「前記データストローブ信号をバッファリングして第２内部制御信号を発生する手段」である点で一致する。
　
５．引用発明の「クロック信号ＣＬＫ」が、本願発明の「外部クロック信号」に相当することは、当業者にとって自明である。
　そして、上記２．において検討したとおり、引用発明の「ワンショットパルス信号Φｃｌｋｄｉｎ」は、本願発明の「内部クロック信号」に相当するから、引用発明の「クロック信号ＣＬＫをバッファリングする入力バッファ１２１と、　前記入力バッファ１２１でバッファリングされたクロック信号ＣＬＫの立ち上がり（ライズ）エッジを検出して、ワンショットパルス信号Φｃｌｋｄｉｎを発生するライズ遷移パルス発生回路１２２」とから構成される部分は、本願発明の「外部クロック信号をバッファリングして内部クロック信号を発生する第３バッファ」に対応しており、両者は「外部クロック信号をバッファリングして内部クロック信号を発生する手段」である点で一致する。
　
６．したがって、本願発明と引用発明は、 
　「ＳＤＲＡＭ半導体装置において、
　データストローブ信号をバッファリングして第１内部制御信号を発生する手段と、
　前記データストローブ信号をバッファリングして第２内部制御信号を発生する手段と、
　外部クロック信号をバッファリングして内部クロック信号を発生する手段と、
　外部からデータを受信し、前記第１内部制御信号、前記第２内部制御信号、前記内部クロック信号に順次的に同期させて、前記受信したデータを出力するデータラッチ回路とを具備することを特徴とするＳＤＲＡＭ半導体装置。」
　
　である点で一致し、以下の点で相違する。
　
（相違点１）
　「データストローブ信号をバッファリングして第１内部制御信号を発生する手段」が、本願発明では「データストローブ信号をバッファリングして第１内部制御信号を発生する第１バッファ」であるのに対して、引用発明では「データストローブ信号ＤＳをバッファリングする入力バッファ１１１と、　前記入力バッファ１１１によってバッファリングされたデータストローブ信号ＤＳの立ち上がり（ライズ）エッジと立ち下がり（フォール）エッジとを検出して、ワンショットパルス信号Φｄｓｅｏを発生するライズ／フォール遷移パルス発生回路１１２」とから構成されたものである点。
　
（相違点２）
　「前記データストローブ信号をバッファリングして第２内部制御信号を発生する手段」が、本願発明では「前記データストローブ信号をバッファリングして第２内部制御信号を発生する第２バッファ」であるのに対して、引用発明では「データストローブ信号ＤＳをバッファリングする入力バッファ１１１」及び「前記入力バッファ１１１によってバッファリングされたデータストローブ信号ＤＳの立ち下がり（フォール）エッジを検出して、ワンショットパルス信号Φｄｓｏｄを発生するフォール遷移パルス発生回路１１３」とから構成されたものである点。
　
（相違点３）
　「外部クロック信号をバッファリングして内部クロック信号を発生する手段」が、本願発明では「外部クロック信号をバッファリングして内部クロック信号を発生する第３バッファ」であるのに対して、引用発明では「クロック信号ＣＬＫをバッファリングする入力バッファ１２１と、　前記入力バッファ１２１でバッファリングされたクロック信号ＣＬＫの立ち上がり（ライズ）エッジを検出して、ワンショットパルス信号Φｃｌｋｄｉｎを発生するライズ遷移パルス発生回路１２２」とから構成されたものである点。
　
（相違点４）
　本願発明は、「前記第２バッファから前記データラッチ回路までの前記第２内部制御信号のラインのローディングと、前記第３バッファから前記データラッチ回路までの前記内部クロック信号のラインのローディングとが実質的に同じであり、　前記第２バッファ及び第３バッファは、同じ構造である」のに対して、引用発明は、そのような構成を備えていない点。
　
第５．当審の判断 
１．相違点１〜３について
（１）相違点の整理
　相違点１〜３は関連するものであり、技術的に共通する部分も多いので、まとめて検討する。
　まず、これらの相違点を技術的共通点に着目して整理すると、次の２点に集約することができるので、以下において各相違点について検討する。
　
（相違点Ａ）
　本願発明は、「データストローブ信号」をバッファリングするバッファ（「第１バッファ」及び「第２バッファ」）を、「第１内部制御信号」及び「第２内部制御信号」ごとに設けているのに対して、引用発明は、「データストローブ信号ＤＳ」をバッファリングするバッファ（「入力バッファ１１１」）を一つだけ設けている点。
　
（相違点Ｂ）
　本願発明は、各バッファ（「第１バッファ」〜「第３バッファ」）の出力を直接「データラッチ回路」へ出力する構成となっているのに対して、引用発明は、各バッファ（「入力バッファ１１１」及び「入力バッファ１２１」）の出力を、ワンショットパルスを出力するパルス発生回路（「ライズ／フォール遷移パルス発生回路１１２」、「フォール遷移パルス発生回路１１３」及び「ライズ遷移パルス発生回路１２２」）を介して「データイン回路１３」へ出力する構成となっている点。
　
（２）相違点Ａ及びＢについての検討
（２−１）相違点Ａについて
（２−１−１）一般に、バッファをどの程度設けるかは、バッファの駆動能力や負荷の大きさ等を勘案して、当業者が適宜決定し得る設計的事項であり、半導体集積回路装置において、クロック信号等の同期信号の入力端に複数のバッファを設け、各バッファが異なる回路を駆動する構成とすることは、例えば、本願の優先権主張の日前に日本国内において頒布された周知例１及び２の以下の記載からも分かるように、当業者における周知技術である。
　
ａ．周知例１：特開昭６３−８７７４４号公報
　上記周知例１には、第１図とともに、以下の記載がある。
　「〔産業上の利用分野〕
　
本発明は半導体論理集積回路に関し、
　「第１図は本発明の一実施例を示す回路図である。
本実施例は、クロック入力をもつフリップフロップなどのブロック回路１〜４に同一のクロック信号が入力されている。これらクロック信号配線がバッファ回路５，６により２つに分けられている
　
　上記記載及び第１図の記載から、上記周知例１には、半導体論理集積回路において、クロック信号の入力端にバッファ回路５，６という二つのバッファを設け、各バッファが異なる回路を駆動することが記載されているものと認められる。
　
ｂ．周知例２：特開平９−２６９８４７号公報
　上記周知例２には、図１〜３とともに以下の記載がある。
　「【０００１】
【発明の属する技術分野】
本発明は、ＶＬＳＩ（超大規模集積回路）の設計に関し、
　「【００１５】以下、本発明の実施の形態について、図１から図３を用いて説明する。
（実施の形態１）図１は、本発明の一実施の形態におけるクロック分配回路の構成を示す。
【００１６】
クロック分配回路は、回路ブロック１０２、１０３、１０４から構成されており、すべての回路ブロックに共通のクロック１０１が入力している。
【００１７】
回路ブロック１０２、１０３、１０４は複数個のバッファとフリップフロップおよびこれらの間を接続する配線から構成されている。回路ブロック１０２、１０３、１０４のそれぞれにおいて、クロックは、クロック分配回路の第１階層１０５、１０６、１０７から、第２階層１０８、１０９、１１０、第３階層１１１、１１２、１１３、１１４、１１５のバッファを介してフリップフロップ群１１６、１１７、１１８に到達する
【００１８】ここで、クロック分配回路の階層数は、回路ブロック１０２、１０３、１０４を通じて共通の階層数であり、それぞれの階層で使用するバッファの駆動能力、入力容量は、同じ階層内で同一の値である。
【００１９】
すなわち、回路ブロック１０２の第１階層１０５のバッファ１１９の駆動能力、入力容量は、他の回路ブロック１０３、１０４の第１階層１０６、１０７のバッファ１２０、１２１の駆動能力、入力容量と同一であり、また、回路ブロック１０２の第２階層１０８のバッファ１２２の駆動能力、入力容量は、他の回路ブロック１０３、１０４の第２階層１０９、１１０のバッファ１２３、１２４の駆動能力、入力容量と同一であり、さらに、回路ブロック１０２の第３階層１１１のバッファ１２５の駆動能力、入力容量は、同じ回路ブロック１０２の第３階層１１２のバッファ１２６の駆動能力、入力容量と同一であり、他の回路ブロック１０３、１０４の第３階層１１３、１１４、１１５のバッファ１２７、１２８、１２９の駆動能力、入力容量と同一である
　
　上記記載及び図１の記載から、上記周知例２には、ＶＬＳＩ（超大規模集積回路）において、クロック１０１の入力端にバッファ１１９、１２０及び１２１という三つのバッファを設け、各バッファが異なる回路を駆動することが記載されているものと認められる。
　
（２−１−２）したがって、このような周知技術を勘案すれば、引用発明において、バッファの駆動能力や負荷の大きさ等を勘案し、「データストローブ信号ＤＳ」をバッファリングする「入力バッファ１１１」を一つだけ設けることに代え、「データストローブ信号ＤＳ」をバッファリングするバッファを二つ設け、各バッファが「ライズ／フォール遷移パルス発生回路１１２」及び「フォール遷移パルス発生回路１１３」を駆動する構成とすること、すなわち、本願発明のように、「データストローブ信号」をバッファリングするバッファを、「第１内部制御信号」及び「第２内部制御信号」ごとに設ける構成とすること（引用発明全体としてみれば、本願発明のように「第１内部制御信号」〜「第３内部制御信号」に各々対応した三つのバッファを設ける構成とすること）は当業者が適宜なし得たことである。
　
（２−２）相違点Ｂについて
（２−２−１）一般に、クロック信号等の同期信号を論理回路に加えるに当たり、論理回路を同期信号が直接入力されても所期の動作を行える構成として、同期信号を直接当該論理回路に加えるようにするか、同期信号をワンショットパルス発生回路を用いて波形整形を行った後に論理回路に加えるようにするかは、設計の容易さ等を勘案して当業者が適宜選択し得る設計的事項であり、論理回路を、同期信号が直接入力されても所期の動作を行える構成とし、同期信号を直接当該論理回路に加えるようにすることは、例えば、本願の優先権主張の日前に日本国内において頒布された周知例３及び４の以下の記載からも分かるように、当業者における周知技術である。
　
ａ．周知例３：特開平６−６８６９１号公報
　上記周知例３には、図１とともに以下の記載がある。
　「【０００１】
【産業上の利用分野】
この発明はシフトレジスタ回路に関し、
　「【００２２】
【実施例】
図１はこの発明にかかる１相シフトレジスタ回路を構成するのに用いられる、フリップフロップ回路１の構成を示すブロック図である。
　「【００２７】
ラッチ回路３はシフトクロックＳＣＫ(j) の立ち下がりによってノードＡに与えられているデータｃを入力し、ノードＢにデータｃを出力する（時刻ｔs0）。ラッチ回路４はシフトクロックＳＣＫ(j) の立ち上がりによってノードＢに与えられているデータｃを入力し、ノードＣにデータｃを出力する（時刻ｔs1）。従って、全体としてフリップフロップ回路２はシフトクロックＳＣＫ(j) の立上りのタイミング（時刻ｔs1）により動作するとみることができる
　
　上記記載及び図１の記載から、上記周知例３には、シフトクロックＳＣＫ(j)をフリップフロップ回路１に直接加えるようにした（当該フリップフロップ回路１が、シフトクロックＳＣＫ(j)が直接入力されても所期の動作を行える構成となっていることは自明である。）シフトレジスタ回路が記載されているものと認められる。
　
ｂ．周知例４：特開平７−３３６２０７号公報
　上記周知例４には、図１とともに以下の記載がある。
　「【０００１】
【産業上の利用分野】この発明は、信号に対するノイズの影響を減少させる、半導体集積回路上の入力回路及び出力回路に関するものである。」
　「【００４１】
【実施例】
Ｂ．同時スイッチングノイズを抑制する実施例：
（ｂ−１）第１実施例：
図１はこの発明の第１実施例にかかる出力回路の構成を示す回路図である。出力すべきデータはデータ線Ｄ
o1
’，Ｄ
o2
’，Ｄ
o3
’，Ｄ
o4
’に与えられている。これらはそれぞれＤラッチ１０１，１０２，３０３，３０４のＤ入力端に与えられている。Ｄラッチ１０１，１０２はそのクロック入力端Ｃに与えられた信号が立ち上がる際に自身のＤ入力端に与えられたデータを自身のＱ出力端に伝達し、Ｄラッチ３０３，３０４はそのクロック入力端Ｃに与えられた信号が立ち下がる際に自身のＤ入力端に与えられたデータを自身のＱ出力端に伝達する。
【００４２】
Ｄラッチ１０１，１０２，３０３，３０４のクロック入力端Ｃにはいずれもクロック信号ＣＬＫが与えられているので、クロック信号ＣＬＫが立ち上がることによってデータ線Ｄ
o1
’，Ｄ
o2
’上のデータがデータ線Ｄ
o1
，Ｄ
o2
上へ伝達される。また、クロック信号ＣＬＫが立ち下がることによってデータ線Ｄ
o3
’，Ｄ
o4
’上のデータがデータ線Ｄ
o3
，Ｄ
o4
上へ伝達される
　
　上記記載及び図１の記載から、上記周知例４には、クロック信号ＣＬＫをＤラッチ１０１、１０２、３０３及び３０４に直接加えるようにした（これらのＤラッチが、クロック信号ＣＬＫが直接入力されても所期の動作を行える構成となっていることは自明である。）半導体集積回路上の入力回路が記載されているものと認められる。
　
（２−２−２）したがって、このような周知技術を勘案すれば、引用発明において、「データイン回路１３」を、入力バッファの出力が直接入力されても所期の動作を行える構成とし（例えば、「ライズ／フォール遷移パルス発生回路１１２」、「フォール遷移パルス発生回路１１３」及び「ライズ遷移パルス発生回路１２２」を「データイン回路１３」に組み込めば、簡単にこのような構成が実現可能であることは、当業者にとって自明である。）、各バッファの出力を直接「データイン回路１３」へ出力する構成とすることは、当業者が適宜なし得たことである。
　
（３）相違点１〜３についてのまとめ
　上記（２）において検討したとおり、引用発明において、本願発明のように「第１内部制御信号」〜「第３内部制御信号」に各々対応した三つのバッファを設ける構成とすること、及び各バッファの出力を直接「データイン回路１３」へ出力する構成とすることはいずれも当業者が適宜なし得た程度のことであるから、引用発明において、本願発明のように「第１内部制御信号」〜「第３内部制御信号」に各々対応した三つのバッファを設け、当該各バッファの出力を直接「データイン回路１３」へ出力する構成とすること、すなわち、引用発明において、「データストローブ信号ＤＳをバッファリングする入力バッファ１１１」、「前記入力バッファ１１１によってバッファリングされたデータストローブ信号ＤＳの立ち上がり（ライズ）エッジと立ち下がり（フォール）エッジとを検出して、ワンショットパルス信号Φｄｓｅｏを発生するライズ／フォール遷移パルス発生回路１１２」、「前記入力バッファ１１１によってバッファリングされたデータストローブ信号ＤＳの立ち下がり（フォール）エッジを検出して、ワンショットパルス信号Φｄｓｏｄを発生するフォール遷移パルス発生回路１１３」、「クロック信号ＣＬＫをバッファリングする入力バッファ１２１」及び「前記入力バッファ１２１でバッファリングされたクロック信号ＣＬＫの立ち上がり（ライズ）エッジを検出して、ワンショットパルス信号Φｃｌｋｄｉｎを発生するライズ遷移パルス発生回路１２２」からなる構成に代え、本願発明のように、「データストローブ信号をバッファリングして第１内部制御信号を発生する手段」、「前記データストローブ信号をバッファリングして第２内部制御信号を発生する第２バッファ」及び「外部クロック信号をバッファリングして内部クロック信号を発生する第３バッファ」からなる構成とすることは当業者が容易になし得たことである。
　したがって、相違点１〜３は当業者が容易になし得た範囲に含まれる程度のものである。
　
２．相違点４について
（１）一般に、半導体集積回路装置において、クロック信号等の同期信号を信号経路を異にする複数の回路に供給するに当たり、いわゆるスキューをなくすために、それぞれの信号経路の線路長や配線容量が同じになるように、すなわち、各経路の負荷（ローディング）が同じになるようにしたり、バッファの能力をそろえたりすることは、例えば、本願の優先権主張の日前に日本国内において頒布された上記周知例２、周知例５及び周知例６の以下の記載からも分かるように、当業者における周知技術である。
　
ａ．周知例２：特開平９−２６９８４７号公報
　上記周知例２には、図１〜３とともに以下の記載がある。
　「【０００１】
【発明の属する技術分野】
本発明は、ＶＬＳＩ（超大規模集積回路）の設計に関し、
各クロックの到着時間のスキューを少なくするためのクロック分配回路とそのレイアウト設計方法に関するものである
　「【００１５】以下、本発明の実施の形態について、図１から図３を用いて説明する。
（実施の形態１）
図１は、本発明の一実施の形態におけるクロック分配回路の構成を示す
【００１６】クロック分配回路は、回路ブロック１０２、１０３、１０４から構成されており、すべての回路ブロックに共通のクロック１０１が入力している。なお、この実施例では、回路ブロック１０２、１０３、１０４において、クロック供給対象の回路、すなわちフリップフロップの数は、１０２が最多、１０４が最小の場合を示している。
【００１７】回路ブロック１０２、１０３、１０４は複数個のバッファとフリップフロップおよびこれらの間を接続する配線から構成されている。回路ブロック１０２、１０３、１０４のそれぞれにおいて、クロックは、クロック分配回路の第１階層１０５、１０６、１０７から、第２階層１０８、１０９、１１０、第３階層１１１、１１２、１１３、１１４、１１５のバッファを介してフリップフロップ群１１６、１１７、１１８に到達する。
【００１８】
ここで、クロック分配回路の階層数は、回路ブロック１０２、１０３、１０４を通じて共通の階層数であり、それぞれの階層で使用するバッファの駆動能力、入力容量は、同じ階層内で同一の値である
　
　上記記載及び図１の記載から、上記周知例２には、ＶＬＳＩ（超大規模集積回路）において、各クロックの到着時間のスキューを少なくするために、バッファの駆動能力及び入力容量を同じ階層内で同一の値とすることが記載されているものと認められる。
　
ｂ．周知例５：特開平２−５４９５０号公報
　上記周知例５には、第１図とともに以下の記載がある。
　「（産業上の利用分野）
　
本発明はクロック供給回路、特に内部クロックスキューを最小限に抑制しうるクロック供給回路に関するものである
　「第１図は、本発明によるクロック供給回路の実施例を示す。
　
同図において、第１階層においてバッファ１０の出力側のＡ点から各バッファ１１
−１
，１１
−２
，…１１
−Ｎ
の入力までの各配線長と配線幅を同一となるように構成する。更に、第２階層において、バッファ１１
−１
，１１
−２
，１１
−３
…１１
−Ｎ
は同じ駆動能力を有するものに揃え、かつそれぞれのバッファに従属するＦ／Ｆｉｊ（ｊ＝１，２，４，…ｍ）の数および負荷配線もすべて等しくなるように構成している
　
　上記記載及び第１図の記載から、上記周知例５には、内部クロックスキューを最小限に抑制するために、クロックの供給経路であるバッファ１０の出力側のＡ点から各バッファ１１−１，１１−２，…１１−Ｎの入力までの各配線長と配線幅を同一となるようにするとともに、バッファ１１−１，１１−２，１１−３…１１−Ｎを同じ駆動能力を有するものに揃えることが記載されているものと認められる。
　
ｃ．周知例６：特開平５−１５９０８０号公報
　上記周知例６には、図６とともに以下の記載がある。
　「【０００１】
【産業上の利用分野】本発明は、論理集積回路技術さらにはクロック信号の供給方式に適用して特に有効な技術に関し、例えば論理ＬＳＩにおけるクロック信号の分配回路に利用して有効な技術に関する。
【０００２】
【従来の技術】
従来、論理ＬＳＩにおいては、１つのクロック信号あるいは位相の異なる複数のクロック信号に同期してＬＳＩ全体を動作させることがある。このような場合、外部から供給された基本クロック信号をＬＳＩ内の各部のフリップフロップ等に分配することにより、デコードやメモリのリード・ライト、各種演算等の動作を行なうが、クロックの分配元から供給先までの配線長が異なったりしていると、各クロックの到達タイミングにずれ（クロックスキュー）が発生する。クロックスキューがあると、フリップフロップでは誤った信号を取り込んだり、論理ゲートでは出力に不所望のひげ状パルスが発生して回路が誤動作するおそれがある。
【０００３】
そこで、従来はこのクロックスキューを最小にするため、例えば図６に示すように、ＬＳＩのクロック入力端子１から末端のフリップフロップ２まで、複数のバッファ回路３ａ，３ｂ，３ｃ……を設けてクロック供給線４をツリー状に接続する。すなわち、クロックを２倍、４倍、８倍……のようにしだいに分配させ、かつ各段のバッファ回路の負荷容量（配線容量および次段ゲートの入力容量等）が一致するように、クロック分配系を設計する手法が採用されていた
　
　上記記載及び図６の記載から、上記周知例６には、一つ又は複数のクロック信号のクロックスキューを最小にするために、クロック信号に接続されるバッファ回路の負荷容量を一致させることが記載されているものと認められる。
　
（２）したがって、このような周知技術を勘案すれば、引用発明において、スキューをなくすことを目的として、同期信号である「データストローブ信号ＤＳ」及び「クロック信号ＣＬＫ」についての信号経路のローディングを同じにするとともに、バッファの特性をそろえるようにすることは当業者が容易になし得たことである。
　したがって、引用発明において、本願発明のように、「第１内部制御信号」〜「第３内部制御信号」に各々対応した三つのバッファを設ける構成、すなわち、「データストローブ信号をバッファリングして第１内部制御信号を発生する手段」、「前記データストローブ信号をバッファリングして第２内部制御信号を発生する第２バッファ」及び「外部クロック信号をバッファリングして内部クロック信号を発生する第３バッファ」を設ける構成とするに当たり、「前記第２バッファから前記データラッチ回路までの前記第２内部制御信号のラインのローディングと、前記第３バッファから前記データラッチ回路までの前記内部クロック信号のラインのローディングとが実質的に同じであり、　前記第２バッファ及び第３バッファは、同じ構造である」構成とすることは、周知技術を勘案することにより当業者が容易になし得たことである。
　よって、相違点４も、周知技術を勘案することにより、当業者が容易になし得た範囲に含まれる程度のものである。
　
３．相違点についての判断のまとめ
　以上検討したとおり、相違点１〜４はいずれも周知技術を勘案することにより当業者が容易になし得た範囲に含まれる程度のものであるから、本願発明は当業者における周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は特許法第２９条第２項の規定により特許を受けることができない。
　
第６．むすび　 
 　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶すべきものである。 
 　よって、結論のとおり審決する。