(57)【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
前記第１半導体層の上に設けられた第２導電型の第２半導体層と、
前記第２半導体層の、前記第１半導体層側に対して反対側の表面層に選択的に設けられた第１導電型の第３半導体層と、
前記第３半導体層の内部に選択的に設けられた第２導電型の第４半導体層と、
前記第３半導体層および前記第４半導体層を貫通して前記第２半導体層に達する第１トレンチと、
前記第２半導体層の、前記第１半導体層側に対して反対側の表面層に選択的に設けられ、前記第１トレンチによって前記第３半導体層と分離された第１導電型の第５半導体層と、
前記第５半導体層の、前記第１半導体層側に対して反対側の表面から前記第２半導体層に達する第２トレンチと、
前記第５半導体層の内部に設けられ、前記第２トレンチによって前記第５半導体層と分離された第１導電型の第６半導体層と、
前記第３半導体層、前記第４半導体層および前記第６半導体層と導電接続され、かつ前記第５半導体層と電気的に絶縁されたエミッタ電極と、
前記第１半導体層と導電接続されたコレクタ電極と、
前記第１トレンチの内部に第１ゲート絶縁膜を介して設けられた第１ゲート電極と、
前記第２トレンチの内部に第２ゲート絶縁膜を介して設けられ、かつ前記エミッタ電極に電気的に接続された第２ゲート電極と、
を備え、
前記第６半導体層の幅は、前記第３半導体層の幅よりも狭いことを特徴とする半導体装置。
【請求項２】
前記第５半導体層の深さは、前記第１トレンチおよび前記第２トレンチの深さよりも深いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１トレンチは、ストライプ状に配置され、
前記第３半導体層および前記第５半導体層は、前記第１トレンチのストライプの延びる方向に平行に直線状に延びていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第２トレンチは、前記第１トレンチのストライプの延びる方向に平行に直線状に配置され、
前記第６半導体層は、前記第１トレンチのストライプの延びる方向に平行に直線状に延びていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第６半導体層は、前記第１トレンチのストライプの延びる方向に所定の間隔で複数配置されており、
前記第２トレンチは、複数の前記第６半導体層をそれぞれ囲むように配置されていることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記第１トレンチと前記第２トレンチとの間における前記第５半導体層を貫通して前記第２半導体層に達する第３トレンチと、
前記第３トレンチの内部に第３ゲート絶縁膜を介して設けられ、かつ前記エミッタ電極に電気的に接続された第３ゲート電極と、
をさらに備え、
前記第５半導体層の、前記第１トレンチと前記第３トレンチとに挟まれた部分の幅は、前記第３半導体層の幅よりも狭いことを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【請求項７】
前記第５半導体層の深さは、前記第１トレンチ側の部分が前記第２トレンチ側の部分よりも深く、
前記第５半導体層の前記第１トレンチ側の部分によって、前記第１トレンチの前記第５半導体層側の底面コーナー部が覆われていることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
【請求項８】
前記第１トレンチと前記第２トレンチとの間における前記第５半導体層を貫通して前記第２半導体層に達する１つ以上の第４トレンチと、
前記第４トレンチの内部に第４ゲート絶縁膜を介して設けられ、かつ前記エミッタ電極に電気的に接続された第４ゲート電極と、
をさらに備え、
前記第２トレンチに隣り合う前記第４トレンチと前記第２トレンチとの間の距離は、前記第１トレンチに隣り合う前記第４トレンチと前記第１トレンチとの間の距離よりも広いことを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
【請求項９】
隣り合う前記第１トレンチの間において、前記第３半導体層と前記第２半導体層との間に設けられた、前記第２半導体層よりも不純物濃度の高い第２導電型の第７半導体層をさらに備えることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。
【請求項１０】
第１導電型の第１半導体層と、
前記第１半導体層の上に設けられた第２導電型の第２半導体層と、
前記第２半導体層の、前記第１半導体層側に対して反対側の表面層に選択的に設けられた第１導電型の第３半導体層と、
前記第３半導体層の内部に選択的に設けられた第２導電型の第４半導体層と、
前記第３半導体層および前記第４半導体層を貫通して前記第２半導体層に達する第１トレンチと、
前記第２半導体層の、前記第１半導体層側に対して反対側の表面層に選択的に設けられ、前記第１トレンチによって前記第３半導体層と分離された第１導電型の第５半導体層と、
前記第５半導体層の、前記第１半導体層側に対して反対側の表面から前記第２半導体層に達する第２トレンチと、
前記第５半導体層の内部に設けられ、前記第２トレンチによって前記第５半導体層と分離された第１導電型の第６半導体層と、
前記第３半導体層、前記第４半導体層および前記第６半導体層と導電接続され、かつ前記第５半導体層と電気的に絶縁されたエミッタ電極と、
前記第１半導体層と導電接続されたコレクタ電極と、
前記第１トレンチの内部に第１ゲート絶縁膜を介して設けられた第１ゲート電極と、
前記第２トレンチの内部に第２ゲート絶縁膜を介して設けられ、かつ前記エミッタ電極に電気的に接続された第２ゲート電極と、
を備え、
前記第６半導体層は、前記第１トレンチのストライプの延びる方向に所定の間隔で複数配置されており、
前記第２トレンチは、複数の前記第６半導体層をそれぞれ囲むように配置されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関する。
【背景技術】
【０００２】
電力変換装置の低消費電力化が進む中、電力変換装置において中心的な役割を果たすパワーデバイスの低消費電力化に対する期待が大きい。そのパワーデバイスの中でも、伝導度変調効果により低オン電圧を実現することができ、かつ絶縁ゲートへの印加電圧により容易に電流制御可能な電圧駆動型の絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）の使用が定着してきている。このＩＧＢＴとして、プレーナゲート型ＩＧＢＴとトレンチゲート型ＩＧＢＴとが公知である。
【０００３】
プレーナゲート型ＩＧＢＴは、基板おもて面上に設けたゲート電極からなるＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造を有する。トレンチゲート型ＩＧＢＴは、基板おもて面側に設けられたトレンチの内部に、制御電極として作用するゲート電極（以下、トレンチゲートとする）を埋め込んでなるＭＯＳゲート構造を有する。トレンチゲート型ＩＧＢＴは、トレンチの両側壁に沿ってチャネルが形成されるため、基板おもて面に沿ってチャネルが形成されるプレーナゲート型ＩＧＢＴよりもチャネル密度が大きく、オン電圧が低い。このため、近年、トレンチゲート型ＩＧＢＴの適用分野が増えつつある。
【０００４】
一般的なトレンチゲート型ＩＧＢＴの構成について、トレンチが並ぶ方向（以下、短手方向とする）と直交する方向（図面奥行き方向、以下、長手方向とする）に延びるストライプ状の平面レイアウトでトレンチゲートを配置したｎチャネル型ＩＧＢＴを例に説明する。図７は、一般的なトレンチゲート型ＩＧＢＴの構造を示す断面図である。図７には、一般的なトレンチゲート型ＩＧＢＴのトレンチゲートを短手方向に横切る断面を示す。図７に示すように、ｐ+コレクタ領域１０１となるｐ+半導体基板のおもて面上にｎ-ドリフト層１０２が積層されてなるシリコン基板（半導体チップ）のおもて面側（ｎ-ドリフト層１０２側）に、ｐ層１０３が設けられている。
【０００５】
ｐ層１０３の内部には、ｎ+エミッタ領域１０４が選択的に設けられている。ｎ+エミッタ領域１０４の表面からｎ+エミッタ領域１０４およびｐ層１０３を深さ方向に貫通してｎ-ドリフト層１０２に達するトレンチ１０５が設けられている。トレンチ１０５の内部には、ゲート絶縁膜１０６を介してゲート電極１０７が設けられている。ゲート電極１０７は、ゲート電極１０７の上部を覆う層間絶縁膜１０８によってエミッタ電極１０９と電気的に絶縁されている。エミッタ電極１０９は、層間絶縁膜１０８に設けられたコンタクトホールを介して後述するｐベース領域１１１およびｎ+エミッタ領域１０４に導電接触している。
【０００６】
ｐ層１０３は、複数のトレンチ１０５によって、ｎ+エミッタ領域１０４が設けられたｐ領域（ｐベース領域）１１１と、ｎ+エミッタ領域１０４が設けられていないフローティング電位のｐ領域（以下、フローティングｐ領域とする）１１２とに分割されている。フローティングｐ領域１１２は、ｐ層１０３の表面を覆う層間絶縁膜１０８によってエミッタ電極１０９と電気的に絶縁されている。また、フローティングｐ領域１１２は、ｎ-ドリフト層１０２との間のｐｎ接合によってｎ-ドリフト層１０２と電気的に絶縁され、かつゲート絶縁膜１０６によってゲート電極１０７と絶縁されている。ｐ+半導体基板の裏面には、コレクタ電極１１０が設けられている。
【０００７】
次に、トレンチゲート型ＩＧＢＴがオフ状態からオン状態に遷移するターンオン時の動作について説明する。通常、エミッタ電極１０９は、グランドに接地された状態か、負の電圧が印加された状態となっている。コレクタ電極１１０は、正の電圧が印加された状態となっている。このようにエミッタ電極１０９よりも高い電圧をコレクタ電極１１０に印加した状態であっても、ゲート駆動回路（不図示）からゲート抵抗を介してゲート電極１０７に印加される電圧が閾値よりも低い場合、ｐベース領域１１１とｎ-ドリフト層１０２との間のｐｎ接合は逆バイアスされているため、エミッタ・コレクタ間に電流は流れない。すなわち、ＩＧＢＴはオフ状態を維持する。
【０００８】
一方、ゲート駆動回路からゲート抵抗を介してゲート電極１０７に閾値を超える電圧を印加した場合、ゲート電極１０７に電荷が蓄積され始めると同時に、ｐベース領域１１１の、ゲート絶縁膜１０６を介してゲート電極１０７と対向する領域がｎ型に反転してチャネル領域が形成される。これにより、エミッタ電極１０９から出た電子が、ｎ+エミッタ領域１０４およびチャネル領域からなるｎ型領域を通ってｎ-ドリフト層１０２に注入される。ｎ-ドリフト層１０２に電子が注入されることで、ｐ+コレクタ領域１０１とｎ-ドリフト層１０２との間のｐｎ接合が順バイアスされ、コレクタ電極１１０からｎ-ドリフト層１０２へ正孔（ホール）が注入されるため、エミッタ・コレクタ間に電流が流れる。すなわち、ＩＧＢＴはオン状態となる。このオン状態におけるエミッタ電極１０９とコレクタ電極１１０との間の電圧降下がオン電圧である。
【０００９】
次に、トレンチゲート型ＩＧＢＴがオン状態からオフ状態に遷移するターンオフ時の動作について説明する。ゲート電極１０７への印加電圧（エミッタ電極１０９およびゲート電極１０７間の電圧）を閾値以下にすることによって、ゲート電極１０７に蓄積されていた電荷は、ゲート抵抗を介してゲート駆動回路へと放電される。その際に、ｐベース領域１１１のｎ型に反転していた部分がｐ型に戻り、チャネル領域がなくなることにより、エミッタ電極１０９からｎ-ドリフト層１０２への電子の供給がなくなる。これによって、コレクタ電極１１０からｎ-ドリフト層１０２への正孔の供給もなくなるため、ｎ-ドリフト層１０２内に蓄積されていた電子および正孔がそれぞれコレクタ電極１１０およびエミッタ電極１０９に吐き出される、または、再結合により消滅することで、エミッタ・コレクタ間に電流が流れなくなる。すなわち、ＩＧＢＴはオフ状態となる。
【００１０】
このトレンチゲート型ＩＧＢＴのオン電圧をさらに低下させるためにさまざまな構成が提案されている。例えば、ダイオードのオン電圧に近い限界の特性を備えたＩＥＧＴ（Ｉｎｊｅｃｔｉｏｎ  Ｅｎｈａｎｃｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）と呼ばれるＩＧＢＴが公知である（例えば、下記特許文献１（第１０１図）参照。）。ＩＥＧＴは、ｎ+エミッタ領域およびｐベース領域の表面の一部を絶縁膜で覆い、絶縁膜で覆われた部分とエミッタ電極とが接触しないようにすることによって、ｎ+エミッタ領域およびｐベース領域とエミッタ電極との接触面積を少なくすることにより、電子注入促進（ＩＥ）効果を高めたものである。
【００１１】
ＩＥＧＴの動作は、基本的には上述したトレンチゲート型ＩＧＢＴと同様であるが、ＩＥＧＴでは、ｎ+エミッタ領域およびｐベース領域の表面が絶縁膜で覆われた部分において、ｐベース領域近傍のｎ-ドリフト層に蓄積された正孔は、エミッタ電極に吐き出されにくく、この部分に正孔が蓄積される。このため、ＩＥＧＴは、ｎ-ドリフト層のキャリア濃度分布をダイオードのキャリア濃度分布に近い状態にまで高くすることができ、通常のトレンチゲート型ＩＧＢＴよりもオン電圧を低くすることができる。
【００１２】
しかしながら、電力変換装置に用いるパワーデバイスには低オン電圧以外に高速スイッチング特性も要求されており、高速スイッチング特性の改善も重要な課題の１つとなっている。ＩＥＧＴでは、エミッタ電極に吐き出されにくくなることで、スイッチング特性が通常のトレンチゲート型ＩＧＢＴよりも劣る。また、トレンチゲート型ＩＧＢＴおよびＩＥＧＴは、トレンチゲート構造を高密度に配置するため、ゲート・エミッタ間容量も大きくなる。上述したようにＩＧＢＴのスイッチング動作には、オフ状態からオン状態へ移行するときにゲート・エミッタ間容量に電荷が充電され、オン状態からオフ状態に移行するときにゲート・エミッタ間容量に蓄積された電荷が放電される必要がある。
【００１３】
したがって、ゲート・エミッタ間容量が大きい場合、スイッチング動作時にゲート・エミッタ間容量への電荷の充放電時間が増大するとともにスイッチング損失も増大し、これによってパワーデバイスの発生損失が増大してしまうという問題がある。パワーデバイスの発生損失とは、オン電圧で決まる定常損失と、スイッチングのオン動作およびオフ動作時に生じるスイッチング損失との総和である。このため、スイッチング損失を生じさせる原因であるゲート・エミッタ間容量を小さくすることが重要な課題となる。このような問題を解消したＩＧＢＴとして、図７に示すように層間絶縁膜１０８によってエミッタ電極１０９と電気的に絶縁されたフローティングｐ領域１１２を備えたＩＧＢＴが提案されている（例えば、下記特許文献２（第１図）参照。）。
【００１４】
下記特許文献２では、フローティングｐ領域１１２を設けることで、オン状態の時にコレクタ側からｎ-ドリフト層１０２に注入された正孔がエミッタ電極１０９に吐き出されにくくなる。これによってフローティングｐ領域１１２に正孔を蓄積し、ｎ-ドリフト層１０２のキャリア濃度分布をダイオードのキャリア濃度分布に近い状態にまで高くしている。また、下記特許文献２では、フローティングｐ領域１１２に制御電極として作用しないトレンチゲート構造を設けないことでゲート・エミッタ間容量を低減し、充放電時間の短縮化および低スイッチング損失化が図られている。
【００１５】
また、ターンオフ時におけるチップ周辺領域での残留キャリアの排出を促し、遮断耐量を高めたＩＧＢＴとして、半導体基板であって分離構造の外側に形成された周辺拡散領域と、素子領域内に形成され、絶縁されたトレンチゲートで分割され、表面部にエミッタ領域を有するベース領域と、エミッタ領域およびベース領域と接続されるエミッタ電極とを備えた複数のセル構造と、セル構造に隣接し、表面部にエミッタ電極と接続されたエミッタ領域を有しないベース領域であるダミーベース領域と、周辺拡散領域をエミッタ電極と電気的に接続する接続部と、を備えた装置が提案されている（例えば、下記特許文献３参照。）。下記特許文献２，３のＩＧＢＴは、制御電極として作用するトレンチゲートに挟まれたフローティング状態のメサ領域を備えている。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開平５−２４３５６１号公報
【特許文献２】特開２００１−３０８３２７号公報
【特許文献３】特開２００６−５２４８号公報
【非特許文献】
【００１７】
【非特許文献１】エム・ヤマグチ（Ｍ．Ｙａｍａｇｕｃｈｉ）、外７名、ＩＥＧＴ  デザイン  クライテリオン  フォア  リデューシング  ＥＭＩ  ノイズ（ＩＥＧＴ  Ｄｅｓｉｇｎ  Ｃｒｉｔｅｒｉｏｎ  ｆｏｒ  Ｒｅｄｕｃｉｎｇ  ＥＭＩ  Ｎｏｉｓｅ）、プロシーディングス  オブ  ２００４  インターナショナル  シンポジウム  オン  パワー  セミコンダクター  デバイシズ  アンド  ＩＣｓ（Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ２００４  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ＆  ＩＣｓ）、２００４年５月、ｐ．１１５−１１８
【非特許文献２】ワイ・オノザワ（Ｙ．Ｏｎｏｚａｗａ）、外５名、デベロップメント  オブ  ザ  ネクスト  ジェネレーション  １２００Ｖ  トレンチ−ゲート  ＦＳ−ＩＧＢＴ  フィーチャリング  ロウワー  ＥＭＩ  ノイズ  アンド  ロウワー  スイッチング  ロス（Ｄｅｖｅｌｏｐｍｅｎｔ  ｏｆ  ｔｈｅ  ｎｅｘｔ  ｇｅｎｅｒａｔｉｏｎ  １２００Ｖ  ｔｒｅｎｃｈ−ｇａｔｅ  ＦＳ−ＩＧＢＴ  ｆｅａｔｕｒｉｎｇ  ｌｏｗｅｒ  ＥＭＩ  ｎｏｉｓｅ  ａｎｄ  ｌｏｗｅｒ  ｓｗｉｔｃｈｉｎｇ  ｌｏｓｓ）、プロシーディングス  オブ  ザ  １９ｔｈ  インターナショナル  シンポジウム  オン  パワー  セミコンダクター  デバイシズ  アンド  ＩＣｓ（Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  １９ｔｈ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ＆  ＩＣｓ）、（済州島）、２００７年５月２７日−３０日、ｐ．１３−１６
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかしながら、上記特許文献１〜３に示すようなフローティングｐ領域１１２を備えたＩＧＢＴに共通する問題として、ターンオン特性に改善の余地があることが報告されている（例えば、上記非特許文献１，２参照。）。フローティングｐ領域１１２を備えたＩＧＢＴでは、ターンオン時にフローティングｐ領域１１２に過剰な正孔が蓄積され、フローティングｐ領域１１２の電位が上昇する。この電位上昇によって生じる変位電流（＝Ｃ・ｄＶ／ｄｔ、Ｃ：ゲート絶縁膜１０６の容量（帰還容量）、ｄＶ／ｄｔ：コレクタ電圧の時間変化率）によって入力容量が充電され、ゲート電圧が持ち上がってしまうため、ターンオン時のスイッチング速度が速くなる。通常、ゲート電極１０７に直列にゲート抵抗を挿入することでスイッチング速度（コレクタ電流の電流変化率ｄｉ／ｄｔ）を制御するが、フローティングｐ領域１１２を備えたＩＧＢＴでは、ゲート抵抗を大きくしたとしてもターンオン時のスイッチング速度を所定値となるように遅くすることができないという問題がある。
【００１９】
この発明は、上述した従来技術による問題点を解消するため、ターンオン時のｄｉ／ｄｔ制御性が高い半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の第１半導体層の上に、第２導電型の第２半導体層が設けられている。前記第２半導体層の、前記第１半導体層側に対して反対側の表面層に、第１導電型の第３半導体層が選択的に設けられている。前記第３半導体層の内部に、第２導電型の第４半導体層が選択的に設けられている。第１トレンチは、前記第３半導体層および前記第４半導体層を貫通して前記第２半導体層に達する。前記第２半導体層の、前記第１半導体層側に対して反対側の表面層に、第１導電型の第５半導体層が選択的に設けられている。前記第５半導体層は、前記第１トレンチによって前記第３半導体層と分離されている。第２トレンチは、前記第５半導体層の、前記第１半導体層側に対して反対側の表面から前記第２半導体層に達する。前記第５半導体層の内部に、第１導電型の第６半導体層が設けられている。前記第６半導体層は、前記第２トレンチによって前記第５半導体層と分離されている。エミッタ電極は、前記第３半導体層、前記第４半導体層および前記第６半導体層と導電接続されている。また、前記エミッタ電極は、前記第５半導体層と電気的に絶縁されている。コレクタ電極は、前記第１半導体層と導電接続されている。前記第１トレンチの内部に、第１ゲート絶縁膜を介して第１ゲート電極が設けられている。前記第２トレンチの内部に、第２ゲート絶縁膜を介して第２ゲート電極が設けられている。前記第２ゲート電極は、前記エミッタ電極に電気的に接続されている。前記第６半導体層の幅は、前記第３半導体層の幅よりも狭い。
【００２１】
また、この発明にかかる半導体装置は、上述した発明において、前記第５半導体層の深さは、前記第１トレンチおよび前記第２トレンチの深さよりも深いことを特徴とする。
【００２２】
また、この発明にかかる半導体装置は、上述した発明において、前記第１トレンチは、ストライプ状に配置され、前記第３半導体層および前記第５半導体層は、前記第１トレンチのストライプの延びる方向に平行に直線状に延びていることを特徴とする。
【００２３】
また、この発明にかかる半導体装置は、上述した発明において、前記第２トレンチは、前記第１トレンチのストライプの延びる方向に平行に直線状に配置され、前記第６半導体層は、前記第１トレンチのストライプの延びる方向に平行に直線状に延びていることを特徴とする。
【００２４】
また、この発明にかかる半導体装置は、上述した発明において、前記第６半導体層は、前記第１トレンチのストライプの延びる方向に所定の間隔で複数配置されており、前記第２トレンチは、複数の前記第６半導体層をそれぞれ囲むように配置されていることを特徴とする。
【００２５】
また、この発明にかかる半導体装置は、上述した発明において、さらに次の特徴を有する。第３トレンチは、前記第１トレンチと前記第２トレンチとの間における前記第５半導体層を貫通して前記第２半導体層に達する。前記第３トレンチの内部に第３ゲート絶縁膜を介して第３ゲート電極が設けられている。前記第３ゲート電極は、前記エミッタ電極に電気的に接続されている。そして、前記第５半導体層の、前記第１トレンチと前記第３トレンチとに挟まれた部分の幅は、前記第３半導体層の幅よりも狭い。
【００２６】
また、この発明にかかる半導体装置は、上述した発明において、前記第５半導体層の深さは、前記第１トレンチ側の部分が前記第２トレンチ側の部分よりも深く、前記第５半導体層の前記第１トレンチ側の部分によって、前記第１トレンチの前記第５半導体層側の底面コーナー部が覆われていることを特徴とする。
【００２７】
また、この発明にかかる半導体装置は、上述した発明において、さらに次の特徴を有する。１つ以上の第４トレンチは、前記第１トレンチと前記第２トレンチとの間における前記第５半導体層を貫通して前記第２半導体層に達する。前記第４トレンチの内部に第４ゲート絶縁膜を介して第４ゲート電極が設けられている。前記第４ゲート電極は、前記エミッタ電極に電気的に接続されている。そして、前記第２トレンチに隣り合う前記第４トレンチと前記第２トレンチとの間の距離は、前記第１トレンチに隣り合う前記第４トレンチと前記第１トレンチとの間の距離よりも広い。
【００２８】
また、この発明にかかる半導体装置は、上述した発明において、隣り合う前記第１トレンチの間において、前記第３半導体層と前記第２半導体層との間に設けられた、前記第２半導体層よりも不純物濃度の高い第２導電型の第７半導体層をさらに備えることを特徴とする。
【００２９】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。前記第１半導体層の上に、第２導電型の第２半導体層が設けられている。前記第２半導体層の、前記第１半導体層側に対して反対側の表面層に第１導電型の第３半導体層が選択的に設けられている。前記第３半導体層の内部に第２導電型の第４半導体層が選択的に設けられている。第１トレンチは、前記第３半導体層および前記第４半導体層を貫通して前記第２半導体層に達する。前記第２半導体層の、前記第１半導体層側に対して反対側の表面層に、前記第１トレンチによって前記第３半導体層と分離された第１導電型の第５半導体層が選択的に設けられている。第２トレンチは、前記第５半導体層の、前記第１半導体層側に対して反対側の表面から前記第２半導体層に達する。前記第５半導体層の内部に、前記第２トレンチによって前記第５半導体層と分離された第１導電型の第６半導体層が設けられている。エミッタ電極は、前記第３半導体層、前記第４半導体層および前記第６半導体層と導電接続され、かつ前記第５半導体層と電気的に絶縁されている。コレクタ電極は、前記第１半導体層と導電接続されている。前記第１トレンチの内部に第１ゲート絶縁膜を介して第１ゲート電極が設けられている。前記第２トレンチの内部に第２ゲート絶縁膜を介して、かつ前記エミッタ電極に電気的に接続された第２ゲート電極が設けられている。前記第６半導体層は、前記第１トレンチのストライプの延びる方向に所定の間隔で複数配置されている。前記第２トレンチは、複数の前記第６半導体層をそれぞれ囲むように配置されている。
【００３０】
上述した発明によれば、ターンオン時にフローティング状態の第５半導体領域に蓄積される過剰な正孔をエミッタ電極へ流すための電流経路を第２トレンチの内壁に沿って形成することができる。これにより、ターンオン時に第５半導体領域に過剰な正孔が蓄積されることによって生じる変位電流が第１ゲート絶縁膜を介して第１ゲート電極に流れ込むことを抑制することができ、ゲート電圧の持ち上がりを抑制することができる。
【発明の効果】
【００３１】
本発明にかかる半導体装置によれば、ターンオン時のｄｉ／ｄｔ制御性が高く、スイッチング時間の短い半導体装置を提供することができるという効果を奏する。
【図面の簡単な説明】
【００３２】
【図１】図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。
【図２】図２は、実施の形態２にかかる半導体装置の構造を示す断面図である。
【図３】図３は、実施の形態３にかかる半導体装置の構造を示す断面図である。
【図４】図４は、実施の形態４にかかる半導体装置の構造を示す斜視図である。
【図５】図５は、実施の形態５にかかる半導体装置の構造を示す断面図である。
【図６】図６は、実施の形態６にかかる半導体装置の構造を示す断面図である。
【図７】図７は、一般的なトレンチゲート型ＩＧＢＴの構造を示す断面図である。
【図８】図８は、実施の形態７にかかる半導体装置の構造を示す断面図である。
【図９】図９は、実施の形態８にかかる半導体装置の構造を示す断面図である。
【図１０】図１０は、実施の形態９にかかる半導体装置の構造を示す断面図である。
【図１１】図１１は、比較例の半導体装置の構造を示す断面図である。
【図１２】図１２は、ターンオン損失と逆回復ｄＶ／ｄｔとのトレードオフ関係を示す特性図である。
【発明を実施するための形態】
【００３３】
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００３４】
（実施の形態１）
実施の形態１にかかる半導体装置の構造について、トレンチが並ぶ方向（短手方向）と直交する方向（長手方向）に延びるストライプ状にトレンチゲートを配置したｎチャネル型ＩＧＢＴを例に説明する。図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。図１には、トレンチゲートを短手方向に横切る断面を示す（図２，３，５においても同様）。実施の形態１にかかる半導体装置は、オン状態のときに電流が流れる活性領域（図１に示した）と、半導体チップのおもて面側の電界を緩和して耐圧を保持する終端構造部（不図示）と、を備える。
【００３５】
活性領域において、ｐ+コレクタ領域（第１半導体層）１となるｐ+半導体基板のおもて面上にｎ-ドリフト層（第２半導体層）２が積層されてなる半導体チップのおもて面（ｎ-ドリフト層２の、ｐ+コレクタ領域１側に対して反対側の面）の表面層には、ｐ層３が設けられている。ｐ層３の内部には、ｐ+コレクタ領域１側に対して反対側の表面層にｎ+エミッタ領域（第４半導体層）４が選択的に設けられている。ｎ+エミッタ領域４の表面からｎ+エミッタ領域４およびｐ層３を貫通してｎ-ドリフト層２に達するトレンチ（以下、第１トレンチとする）５が設けられている。
【００３６】
第１トレンチ５は、例えばストライプ状の平面レイアウトで配置されている。第１トレンチ５の内部には、第１トレンチ５の内壁に沿って第１ゲート絶縁膜６が設けられ、第１ゲート絶縁膜６の内側に例えば多結晶シリコン（ｐｏｌｙ−Ｓｉ）からなる第１ゲート電極７（トレンチゲート）が設けられている。第１ゲート電極７は制御電極として作用する。ｐ層３は、第１トレンチ５によって、ｎ+エミッタ領域４が設けられたｐ領域（以下、第１ｐベース領域（第３半導体層）とする）１１と、ｎ+エミッタ領域４が設けられていないｐ領域１３とに分離されている。
【００３７】
ｎ+エミッタ領域４が設けられていないｐ領域（以下、フローティングｐ領域（第５半導体層）とする）１３は、後述するエミッタ電極９と電気的に絶縁され、フローティング状態となっている。第１ｐベース領域１１およびフローティングｐ領域１３は、隣り合う第１トレンチ５間において第１トレンチ５が並ぶ方向に直交する方向（長手方向）に平行に直線状に延びている。第１ｐベース領域１１とフローティングｐ領域１３とは、第１トレンチ５が並ぶ方向（短手方向）に例えば交互に繰り返し配置されている。第１ｐベース領域１１はエミッタ電極９に導電接続されており、第１ｐベース領域１１の、第１トレンチ５の側壁に沿った部分には、オン状態のときに主電流の電流経路となるｎ型の反転層（チャネル）が形成される。
【００３８】
フローティングｐ領域１３の内部には、フローティングｐ領域１３を深さ方向に貫通してｎ-ドリフト層２に達するトレンチ（以下、第２トレンチとする）１５が設けられている。第２トレンチ１５は、例えば、第１トレンチ５の長手方向に平行に直線状に配置されている。また、第２トレンチ１５は、例えば隣り合う第１トレンチ５間の中央付近に２つ以上配置されている。第２トレンチ１５の内部には、第２トレンチ１５の内壁に沿って第２ゲート絶縁膜１６が設けられ、第２ゲート絶縁膜１６の内側に例えば多結晶シリコンからなる第２ゲート電極１７が設けられている。第２ゲート電極１７は、例えばチップ外周付近（不図示）においてエミッタ電極９と導電接触してエミッタ電位となっている。
【００３９】
フローティングｐ領域１３の内部には、第２トレンチ１５によってフローティングｐ領域１３と分離されたｐ領域（以下、第２ｐベース領域（第６半導体層）とする）１２が設けられている。具体的には、第２ｐベース領域１２は、隣り合う第２トレンチ１５間に挟まれて配置されることにより、フローティングｐ領域１３と分離されている。第２ｐベース領域１２は、第２トレンチ１５の延びる方向に平行に直線状に延びている。図１には、隣り合う第１トレンチ５間の中央付近に２つの第２トレンチ１５を配置した場合を図示する。第２ｐベース領域１２は、エミッタ電極９に導通接続されており、ターンオン時にフローティングｐ領域１３に蓄積された正孔をエミッタ電極９へと引き抜くホールピックアップとして機能する。第２ｐベース領域１２および第２トレンチ１５の好適な条件については後述する。
【００４０】
フローティングｐ領域１３は、第１ゲート絶縁膜６によって第１ゲート電極７と絶縁され、かつ第２ゲート絶縁膜１６によって第２ゲート電極１７と絶縁されている。また、フローティングｐ領域１３は、ｎ-ドリフト層２との間のｐｎ接合によってｎ-ドリフト層２と電気的に絶縁されている。フローティングｐ領域１３を設けることにより、オン状態のときにコレクタ側からｎ-ドリフト層２に注入された正孔がエミッタ電極９に吐き出されにくくなり、ｎ-ドリフト層２のキャリア濃度分布をダイオードのキャリア濃度分布に近い状態にまで高くすることができる（ＩＥ効果）ため、オン電圧を低下させることができる。
【００４１】
このようにｐ層３は、第１，２トレンチ５，１５によって、メサ状の第１，２ｐベース領域１１，１２およびフローティングｐ領域１３に分割されている。層間絶縁膜８は、第１，２ゲート電極７，１７の上部およびフローティングｐ領域１３の表面を覆う。エミッタ電極９は、層間絶縁膜８に設けられた第１コンタクトホールを介して第１ｐベース領域１１およびｎ+エミッタ領域４と導電接触しており、層間絶縁膜８に設けられた第２コンタクトホールを介して第２ｐベース領域１２と導電接触している。第１，２コンタクトホールは、例えば第１，２トレンチの長手方向に延びるストライプ状に設けられている。
【００４２】
また、エミッタ電極９は、層間絶縁膜８によって第１ゲート電極７およびフローティングｐ領域１３と電気的に絶縁されている。エミッタ電極９の表面上には、例えばシリコン窒化膜（Ｓｉ3Ｎ4膜）やアモルファスシリコン膜からなるパッシベーション保護膜（不図示）が設けられている。ｐ+半導体基板の裏面（半導体チップの裏面）は、コレクタ電極１０に導電接続されている。終端構造部は、活性領域の周囲を囲むように設けられている。終端構造部において、半導体チップのおもて面側には、例えば、ガードリングやフィールドプレートなどからなる耐圧構造（不図示）が設けられている。
【００４３】
次に、実施の形態１にかかる半導体装置の動作について説明する。実施の形態１にかかる半導体装置がオフ状態からオン状態に遷移するターンオン時、および、オン状態からオフ状態に遷移するターンオフ時の動作は、上述した従来のトレンチゲート型ＩＧＢＴ（図７参照）と同様であるため、説明を省略する。実施の形態１にかかる半導体装置においては、フローティングｐ領域１３の内部に、第２トレンチ１５によってフローティングｐ領域１３と電気的に絶縁されたエミッタ電位の第２ｐベース領域１２を設け、かつ第２トレンチ１５の内部に第２ゲート絶縁膜１６を介してエミッタ電位の第２ゲート電極１７を設けることにより、ターンオン時のｄｉ／ｄｔ制御性を従来のトレンチゲート型ＩＧＢＴよりも向上させることができる。その理由は、次のとおりである。
【００４４】
ターンオン時にフローティングｐ領域１３に過剰な正孔が蓄積され、フローティングｐ領域１３の電位が第２ゲート電極１７の電位（エミッタ電位）よりも上昇した場合、第２トレンチ１５の内部の第２ゲート絶縁膜１６が逆バイアスされるため、ｎ-ドリフト層２の、第２トレンチ１５の内壁に沿った部分に、フローティングｐ領域１３と第２ｐベース領域１２とをつなぐｐ型の反転層（以下、ｐ型反転層とする、不図示）が形成される。これにより、フローティングｐ領域１３に蓄積された過剰な正孔は、ｐ型反転層および第２ｐベース領域１２を通ってエミッタ電極９へ排出される。フローティングｐ領域１３の電位が高くなるほど、フローティングｐ領域１３に蓄積された正孔を引き抜く（ホールピックアップ）ための電流経路となるｐ型反転層の不純物濃度が高くなるため、フローティングｐ領域１３から正孔を引き抜く効果がより高くなる。これによって、フローティングｐ領域１３の電位上昇が抑制されるため、ゲート電圧の持ち上がりが抑制される。また、フローティングｐ領域１３にホール電流が集中しなくなるため、第１トレンチ５の底面付近の電位が上昇することも抑制することができる。一方、定常オン状態には、フローティングｐ領域１３と第２ｐベース領域１２とをつなぐｐ型反転層は形成されない。このため、フローティングｐ領域１３に蓄積された正孔が流出することを抑制することができ、ｎ-ドリフト層２のキャリア濃度分布をダイオードのキャリア濃度分布に近い状態に維持することができる。これにより、第２ｐベース領域１２を設けていない場合と同程度の低オン電圧を実現することができる。
【００４５】
次に、第２ｐベース領域１２および第２トレンチ１５の好適な条件について説明する。第２ｐベース領域１２の短手方向の幅（以下、単に幅とする）は、第１ｐベース領域１１の幅よりも狭いのがよく、好ましくは、設計基準（デザインルール）で定められた最小寸法に基づいて可能な限り狭くするのがよい。その理由は、次のとおりである。隣り合う第２トレンチ１５間において、ｎ-ドリフト層２のｐ型反転層が形成されない部分は、ターンオン時にフローティングｐ領域１３に蓄積された正孔の引き抜きに寄与しない領域となる。このため、第２ｐベース領域１２の幅を可能な限り狭くして、正孔の引き抜きに寄与しない領域の面積を低減させた分だけフローティングｐ領域１３の面積を増大させることにより、ＩＥ効果を向上させることができ、オン電圧を低下させることができるからである。また、定常オン状態のときに、フローティングｐ領域１３に蓄積された正孔が引き抜かれにくくなるため、より低オン電圧化を図ることができるからである。具体的には、第２ｐベース領域１２の幅は、例えば１μｍ以下、好ましくは０．５μｍ以下であるのがよい。
【００４６】
また、第２ｐベース領域１２の不純物濃度や深さは、設計条件に合わせて種々変更可能であり、例えばターンオン時のｄｉ／ｄｔ制御性、低オン電圧および耐圧などの相互関係を考慮して設定すればよい。具体的には、第２ｐベース領域１２の不純物濃度や深さは、それぞれ第１ｐベース領域１１の不純物濃度や深さとほぼ同程度であるのがよい。この場合、第１ｐベース領域１１と第２ｐベース領域１２とを同一条件で同時に形成することができ、製造工程を簡略化することができる。第１，２ｐベース領域１１，１２およびフローティングｐ領域１３を同一条件で同時に形成してもよい。さらに、例えば、第２ｐベース領域１２の不純物濃度を第１ｐベース領域１１の不純物濃度と同程度とすることにより、活性領域全域にわたってほぼ同程度の耐圧を維持することができる。具体的には、第２ｐベース領域１２の不純物濃度ピークは、例えば１×１０17／ｃｍ3程度であってもよい。また、第２ｐベース領域１２を形成するためにｎ-ドリフト層２に注入されるｐ型不純物のドーズ量は、例えば１×１０13／ｃｍ2程度であってもよい。
【００４７】
また、第２ｐベース領域１２の深さを第２トレンチ１５の深さよりも浅くすることにより、第２トレンチ１５の、第２ｐベース領域１２とｎ-ドリフト層２との界面からコレクタ側に突出している部分の長さが長くなるため、定常オン状態のときに、フローティングｐ領域１３に蓄積された正孔が引き抜かれにくくなるため、より低オン電圧化を図ることができるからである。また、第２ｐベース領域１２の内部にｎ領域を選択的に設けてもよいし、耐圧が低下することを回避することができるのであれば、第２ｐベース領域１２に代えて、第２トレンチ１５の内壁に沿ってｐ型反転層が形成される程度に不純物濃度の低いｎ領域を設けてもよい。この場合においても、定常オン状態のときに、フローティングｐ領域１３に蓄積された正孔が引き抜かれにくくなるため、より低オン電圧化を図ることができる。第２ｐベース領域１２の内部にｎ領域を選択的に設ける場合には、第２ｐベース領域１２の、中間付近からコレクタ側に当該ｎ領域を設けるのがよい。その理由は、第２ｐベース領域１２のエミッタ側にｎ領域を選択的に設けた場合、ｐ+コレクタ領域１、ｎ-ドリフト層２、第２ｐベース領域１２、および当該ｎ領域からなるサイリスタがオンしてラッチアップする虞があるからである。
【００４８】
第２トレンチ１５の深さは、第１トレンチ５の深さと同程度であってもよい。この場合、第２トレンチ１５、第２ゲート絶縁膜１６および第２ゲート電極１７からなるトレンチゲート構造は、第１トレンチ５、第１ゲート絶縁膜６および第１ゲート電極７からなるトレンチゲート構造とほぼ同一構成となる。このため、一般的なＭＯＳゲート構造の形成方法を用いて、第１トレンチ５、第１ゲート絶縁膜６および第１ゲート電極７からなるトレンチゲート構造と、第２トレンチ１５、第２ゲート絶縁膜１６および第２ゲート電極１７からなるトレンチゲート構造とを同時に形成することができ、製造工程を簡略化することができる。
【００４９】
また、第２トレンチ１５の深さは、第１トレンチ５の深さよりも深くてもよい。その理由は、第２トレンチ１５の、第２ｐベース領域１２とｎ-ドリフト層２との界面からコレクタ側に突出している部分の長さが長くなるほど、定常オン状態のときに、フローティングｐ領域１３に蓄積された正孔が引き抜かれにくくなるため、より低オン電圧化を図ることができるからである。具体的には、第２トレンチ１５の深さは、例えば５μｍ以上１０μｍ以下程度であってもよい。また、第２トレンチ１５の幅は、例えば２μｍ以上３μｍ以下程度であってもよい。
【００５０】
以上、説明したように、実施の形態１によれば、フローティングｐ領域の内部に、第２トレンチによってフローティングｐ領域と分離されたエミッタ電位の第２ｐベース領域を設け、かつ、第２トレンチの内部にエミッタ電位の第２ゲート電極を設けることにより、ターンオン時にフローティングｐ領域に蓄積された過剰な正孔をエミッタ電極へ流すための電流経路が形成され、フローティングｐ領域に蓄積された過剰な正孔をエミッタ電極へと排出することができる。このため、フローティングｐ領域の電位が上昇することを防止することができ、ゲート電圧の持ち上がりが抑制される。したがって、ターンオン時のスイッチング速度を例えば従来と同様にゲート抵抗などで制御することができるため、ターンオン時のｄｉ／ｄｔ制御性が高い半導体装置を実現することができる。
【００５１】
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図２は、実施の形態２にかかる半導体装置の構造を示す断面図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、フローティングｐ領域２３の深さが第１，２トレンチ５，１５の深さよりも深くなっている点である。フローティングｐ領域２３は、第１トレンチ５のフローティングｐ領域２３側の底面コーナー部を覆い、かつ第２トレンチ１５のフローティングｐ領域２３側の底面コーナー部を覆う。このようなフローティングｐ領域２３は、例えば終端構造部を構成するガードリング（不図示）と同時に形成すればよい。
【００５２】
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、第１，２トレンチの底面付近の電界を緩和することができるため、耐圧を向上させることができる。
【００５３】
（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図３は、実施の形態３にかかる半導体装置の構造を示す断面図である。実施の形態３にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、第２ｐベース領域１２とエミッタ電極９とのコンタクト（電気的接触）、および、第２ゲート電極１７とエミッタ電極９とのコンタクトを同一箇所で行っている点である。
【００５４】
具体的には、第２ゲート電極１７の上面は、層間絶縁膜８によって覆われていない。層間絶縁膜８に設けられた第２コンタクトホール１８は、第２ｐベース領域１２の幅よりも広く、第２コンタクトホール１８には、第２ゲート電極１７および第２ｐベース領域１２が露出されている。エミッタ電極９は、第２コンタクトホール１８を介して第２ゲート電極１７および第２ｐベース領域１２と導電接触している。このように第２ｐベース領域１２および第２ゲート電極１７を、同一の第２コンタクトホール１８を介してエミッタ電極９に導電接触させることで、第２ｐベース領域１２の幅を可能な限り狭い場合においても、半導体装置の信頼性を向上させることができる。その理由は、次のとおりである。
【００５５】
第２コンタクトホール１８と第２ｐベース領域１２との幅が同程度である場合、第２ｐベース領域１２の幅を狭くするほど、層間絶縁膜８に第２コンタクトホール１８を形成する際に高い位置合わせ精度およびエッチング精度が求められる。それに対して、実施の形態３においては、第２コンタクトホール１８の幅が第２ｐベース領域１２の幅よりも広いため、第２コンタクトホール１８の形成位置や第２コンタクトホール１８の幅に多少のずれが生じたとしても、第２コンタクトホール１８と第２ｐベース領域１２との幅が同程度である場合よりも精度よく第２コンタクトホール１８に第２ｐベース領域１２を露出させることができる。したがって、第２コンタクトホール１８と第２ｐベース領域１２との幅が同程度である場合よりも確実に第２ｐベース領域１２とエミッタ電極９とを導電接触させることができるからである。
【００５６】
以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。また、実施の形態３によれば、第２コンタクトホールに第２ｐベース領域を精度よく露出させることができるため、第２ｐベース領域の幅を狭くして、ターンオン時にオン電圧が上昇することを防止する効果を向上させることができる。
【００５７】
（実施の形態４）
次に、実施の形態４にかかる半導体装置の構造について説明する。図４は、実施の形態４にかかる半導体装置の構造を示す斜視図である。実施の形態４にかかる半導体装置が実施の形態３にかかる半導体装置と異なる点は、エミッタ電位の第２ゲート電極２７が埋め込まれた第２トレンチ２５を、第１トレンチ５がストライプ状に延びる方向（長手方向）に局在化させている点である。具体的には、第２トレンチ２５は、第２ｐベース領域２２を囲む例えば多角形枠状（図４には矩形枠状に図示）の平面形状を有し、第１トレンチ５の長手方向に所定の間隔ｘ１で配置されている。符号２６は第２ゲート絶縁膜である。
【００５８】
ｐ層３のうち、第１トレンチ５と第２トレンチ２５とに挟まれた部分だけでなく、第１トレンチ５の長手方向に隣り合う第２トレンチ２５間に挟まれた部分もフローティングｐ領域２３となっている。すなわち、第２ｐベース領域２２の幅を維持したまま、第１トレンチ５に平行なストライプ状に第２トレンチを設ける場合よりもフローティングｐ領域２３の面積を増大させることができる。第１トレンチ５の長手方向に隣り合う第２トレンチ２５間の間隔ｘ１は、例えば、隣り合う第１トレンチ５と第２トレンチ２５との間隔ｘ２と同程度であるのがよい。その理由は、フローティングｐ領域２３に蓄積された正孔を引き抜く効果をフローティングｐ領域２３全域にわたってほぼ均等に生じさせることができるからである。
【００５９】
以上、説明したように、実施の形態４によれば、実施の形態１，２と同様の効果を得ることができる。また、実施の形態４によれば、第２ｐベース領域の幅を狭くすることなく、ターンオン時にオン電圧が上昇することを防止する効果を向上させることができる。
【００６０】
（実施の形態５）
次に、実施の形態５にかかる半導体装置の構造について説明する。図５は、実施の形態５にかかる半導体装置の構造を示す断面図である。実施の形態５にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、フローティングｐ領域１３の内部において、第１ゲート電極７（トレンチゲート）が埋め込まれた第１トレンチ５付近に、第１トレンチ５と離れて、エミッタ電位の第３ゲート電極３７が埋め込まれた第３トレンチ３５を設けた点である。
【００６１】
具体的には、第３トレンチ３５は、フローティングｐ領域１３を深さ方向に貫通してｎ-ドリフト層２に達する。第３トレンチ３５は、例えば、第１トレンチ５に平行なストライプ状に設けられている。第３トレンチ３５の内部には、第３トレンチ３５の内壁に沿って第３ゲート絶縁膜３６が設けられ、第３ゲート絶縁膜３６の内側に例えば多結晶シリコンからなる第３ゲート電極３７が設けられている。第３ゲート電極３７は、例えばチップ外周付近（不図示）においてエミッタ電極９と導電接触してエミッタ電位となっている。
【００６２】
フローティングｐ領域１３の、第１トレンチ５と第３トレンチ３５とに挟まれた部分（以下、第１フローティングｐ領域３３ａとする）の幅は、設計基準で定められた最小寸法に基づいて可能な限り狭くするのがよい。その理由は、次のとおりである。フローティングｐ領域を備えていない一般的なトレンチゲート型ＩＧＢＴでは、トレンチゲートのコレクタ電極に面している部分、すなわちトレンチ底面におけるゲート絶縁膜の容量が帰還容量となる。本発明にかかる半導体装置においては、フローティングｐ領域１３が設けられていることにより、第１トレンチ５の底面における第１ゲート絶縁膜６の容量だけでなく、第１トレンチ５のフローティングｐ領域１３側の側壁における第１ゲート絶縁膜６の容量も帰還容量となるため、一般的なトレンチゲート型ＩＧＢＴよりも帰還容量が大きくなる。スイッチング特性を向上させるためには、帰還容量は小さい方が好ましい。実施の形態５においては、第１フローティングｐ領域３３ａの幅を可能な限り狭くすることにより、第１トレンチ５のフローティングｐ領域１３側の側壁における第１ゲート絶縁膜６が第３ゲート電極３７によって遮蔽（シールド）される。これにより、第３ゲート電極３７によって遮蔽された部分における第１ゲート絶縁膜６の容量をゲート・エミッタ間容量とすることができ、帰還容量とならないため、スイッチング特性を向上させることができる。具体的には、第１フローティングｐ領域３３ａの幅は、例えば１μｍ以下、好ましくは０．５μｍ以下であるのがよい。符号３３ｂは、フローティングｐ領域１３の、第２トレンチ１５と第３トレンチ３５とに挟まれた部分である。
【００６３】
以上、説明したように、実施の形態５によれば、実施の形態１，２と同様の効果を得ることができる。また、実施の形態５によれば、帰還容量を小さくすることができるため、スイッチング時間を短くすることができる。したがって、スイッチング特性を向上させることができる。
【００６４】
（実施の形態６）
次に、実施の形態６にかかる半導体装置の構造について説明する。図６は、実施の形態６にかかる半導体装置の構造を示す断面図である。実施の形態６にかかる半導体装置が実施の形態５にかかる半導体装置と異なる点は、フローティングｐ領域１３の、第２トレンチ１５と第３トレンチ３５とに挟まれた部分（以下、第２フローティングｐ領域とする）３３ｂの深さが第１〜３トレンチ５，１５，３５の深さよりも深くなっている点である。第２フローティングｐ領域３３ｂは、第２，３トレンチ１５，３５の第２フローティングｐ領域３３ｂ側の底面を覆う。このように第１〜３トレンチ５，１５，３５よりも深い深さで第２フローティングｐ領域３３ｂを形成する場合、第２フローティングｐ領域３３ｂを、例えば活性領域の最外周の第３ｐベース領域４１や、終端構造部を構成するガードリング４３と同時に形成すればよい。
【００６５】
活性領域の最外周の第３ｐベース領域４１は、ｐ+コンタクト領域４２を介してエミッタ電極９に接続されている。活性領域の最外周の第３ｐベース領域４１の表面を覆う層間絶縁膜８上には、エミッタ電極９から延長されたフィールドプレートが形成されている。終端構造部において、半導体チップのおもて面（ｎ-ドリフト層２の、ｐ+コレクタ領域１側に対して反対側の面）の表面層には、ガードリング４３が設けられている。終端構造部において、半導体チップのおもて面には酸化膜４４が設けられている。この酸化膜４４の上にはフィールドプレート４５が設けられており、フィールドプレート４５は、酸化膜４４に設けられたコンタクトホールを介してガードリング４３と導電接触している。符号４０はｎ+フィールドストップ領域である。
【００６６】
以上、説明したように、実施の形態６によれば、実施の形態１，２，５と同様の効果を得ることができる。
【００６７】
（実施の形態７）
次に、実施の形態７にかかる半導体装置の構造について説明する。図８は、実施の形態７にかかる半導体装置の構造を示す断面図である。実施の形態７にかかる半導体装置が実施の形態２にかかる半導体装置と異なる点は、フローティングｐ領域５３の、第１トレンチ５側の部分（以下、第１トレンチ５側の深い部分とする）５１の深さを第１トレンチ５の深さよりも深くし、フローティングｐ領域５３の、第２トレンチ１５側の部分（第２トレンチ１５側の浅い部分とする）５２の深さを第２トレンチ１５の深さよりも浅くしている点である。フローティングｐ領域５３の、第１トレンチ５側の深い部分５１を第１ｐベース領域１１に近づけ、第２ｐベース領域１２から離す（すなわちフローティングｐ領域５３の、第２トレンチ１５側の浅い部分５２を設ける）ことにより、第２ｐベース領域１２の耐圧を第１ｐベース領域１１の耐圧よりも低くし、第２ｐベース領域１２でブレークダウンが起こるようにしている。
【００６８】
具体的には、フローティングｐ領域５３の、第１トレンチ５側の深い部分５１とは、フローティングｐ領域５３の、第１トレンチ５の側壁に設けられた第１ゲート絶縁膜６を介して第１ゲート電極７に対向する部分である。フローティングｐ領域５３の、第１トレンチ５側の深い部分５１とｎ-ドリフト層２との間のｐｎ接合面と、第１トレンチ５の底面とが基板おもて面からほぼ同じ深さに位置する。このため、フローティングｐ領域５３とｎ-ドリフト層２との間のｐｎ接合からｎ-ドリフト層２側へ広がる空乏層は、フローティングｐ領域５３の、第１トレンチ５側の深い部分５１とｎ-ドリフト層２との間のｐｎ接合面および第１トレンチ５の底面に沿ってほぼ平坦になっている。すなわち、フローティングｐ領域５３の、第１トレンチ５側の深い部分５１によって第１トレンチ５のフローティングｐ領域５３側の底面コーナー部を覆うことにより、第１トレンチ５のフローティングｐ領域５３側の底面コーナー部での電界集中を緩和している。これによって、第１ｐベース領域１１の耐圧が向上される。
【００６９】
一方、フローティングｐ領域５３の、第２トレンチ１５側の浅い部分５２とは、フローティングｐ領域５３の、第２トレンチ１５の側壁に設けられた第２ゲート絶縁膜１６を介して第２ゲート電極１７に対向する部分である。フローティングｐ領域５３の、第２トレンチ１５側の浅い部分５２とｎ-ドリフト層２との間のｐｎ接合面は、第１トレンチ５の底面よりも基板おもて面から浅い位置にある。このため、フローティングｐ領域５３とｎ-ドリフト層２との間のｐｎ接合からｎ-ドリフト層２側へ広がる空乏層は、フローティングｐ領域５３の、第２トレンチ１５側の浅い部分５２とｎ-ドリフト層２との間のｐｎ接合面および第２トレンチ１５に沿って湾曲した状態となる。すなわち、第２トレンチ１５のフローティングｐ領域５３側の底面コーナー部５０ｂをフローティングｐ領域５３によって覆わないことにより、第２トレンチ１５のフローティングｐ領域５３側の底面コーナー部５０ｂで電界集中を生じやすくし、この電界集中部でアバランシェ降伏を生じやすくしている。これによって、第２ｐベース領域１２の耐圧が第１ｐベース領域１１の耐圧よりも低くなり、過電圧印加時のブレークダウンが第２ｐベース領域１２で優先的に生じる。
【００７０】
第２ｐベース領域１２でブレークダウンが生じたとき、このブレークダウンによって生じたホール電流（アバランシェ電流）５０ａは第２ｐベース領域１２（および第２ｐベース領域１２の内部に設けられたｐ+コンタクト領域５４）を通ってエミッタ電極９へと抜ける。第２ｐベース領域１２の内部にはｎ領域が設けられていないため、寄生サイリスタのラッチアップは生じない。また、過電圧印加時のブレークダウンを第２ｐベース領域１２で生じさせることができるため、第１ｐベース領域１１（および第１ｐベース領域１１の内部に設けられたｐ+コンタクト領域１４）を通ってエミッタ電極９へ大電流が流れることを防止することができる。これにより、ｐ+コレクタ領域１、ｎ-ドリフト層２、第１ｐベース領域１１およびｎ+エミッタ領域４からなる寄生サイリスタは動作しない。したがって、過電圧耐量を向上させることができる。また、過電圧耐量が向上することで、短絡耐量や宇宙線耐量を向上させることができる。
【００７１】
フローティングｐ領域５３の、第１トレンチ５側の深い部分５１を形成するには、例えば、フローティングｐ領域５３を形成するためのｐ型不純物のイオン注入を第１トレンチ５側に寄せて行えばよい。具体的には、基板おもて面上に、フローティングｐ領域５３の、第１トレンチ５側の深い部分５１の形成領域に対応する部分が開口したイオン注入用マスクを形成する。次に、このイオン注入用マスクをマスクとして、フローティングｐ領域５３を形成するためのｐ型不純物のイオン注入を行う。これにより、ｎ-ドリフト層２の、フローティングｐ領域５３の形成領域の、横方向（深さ方向と直交する方向）に第１トレンチ５の形成領域にまで達し、かつ横方向に第２トレンチ１５の形成領域にまで達しない位置に、フローティングｐ領域５３となるｐ型不純物領域が形成される。次に、フローティングｐ領域５３を形成するためのイオン注入用マスクを除去した後、フォトリソグラフィおよびエッチングにより第１，２トレンチ５，１５を形成する。
【００７２】
第１トレンチ５の形成により、第１トレンチ５の側壁にはフローティングｐ領域５３となるｐ型不純物領域が露出される。次に、熱処理により、フローティングｐ領域５３となるｐ型不純物領域を拡散させる。このとき、ｐ型不純物領域の第１トレンチ５側は、すでに第１トレンチ５の側壁に露出された状態であるため、深さ方向にのみ拡散される。一方、ｐ型不純物領域の第２トレンチ１５側は、第２トレンチ１５の側壁に露出されるまで横方向に拡散される。すなわち、ｐ型不純物領域の第１トレンチ５側では、ｐ型不純物領域の深さ方向への拡散により、フローティングｐ領域５３の、第１トレンチ５側の深い部分５１が形成される。ｐ型不純物領域の第２トレンチ１５側では、ｐ型不純物領域の横方向への拡散により、フローティングｐ領域５３の、第２トレンチ１５側の浅い部分５２が形成される。このように、イオン注入用マスクを変えることで、新たな工程を追加することなく、フローティングｐ領域５３を形成することができる。
【００７３】
フローティングｐ領域５３の、第１トレンチ５側の深い部分５１が第２トレンチ１５から離して配置されていればよく、フローティングｐ領域５３の、第１トレンチ５側の深い部分５１と第２トレンチ１５との距離は種々変更可能である。また、実施の形態２のようにフローティングｐ領域２３の深さを第１トレンチ５の深さよりも均一に深くした構成（図２）において、第２トレンチ１５の深さをフローティングｐ領域２３の深さよりも深くしてもよい。このように第２トレンチ１５の深さを第１トレンチ５の深さよりも深くすることにより、第１トレンチ５のフローティングｐ領域側の底面コーナー部がフローティングｐ領域で覆われ、第２トレンチ１５のフローティングｐ領域側の底面コーナー部がフローティングｐ領域で覆われない構成となるため、第２ｐベース領域１２の耐圧が第１ｐベース領域１１の耐圧よりも低くなり、第２ｐベース領域１２でブレークダウンを起こすことができる。第２トレンチ１５の深さを第１トレンチ５の深さよりも深くする場合、例えば第２トレンチ１５の幅を第１トレンチ５の幅よりも広くすればよい。これにより、深さの異なる第１，２トレンチ５，１５を１回のエッチングにより同時に形成することができる。
【００７４】
以上、説明したように、実施の形態７によれば、実施の形態１，２と同様の効果を得ることができる。また、実施の形態７によれば、フローティングｐ領域の、第１トレンチ側の深い部分を第１ｐベース領域に近づけ、第２ｐベース領域から離すことにより、第２ｐベース領域でブレークダウンを起こすことができる。これにより、単位セル（素子の機能単位）の寄生サイリスタがラッチアップしないため、過電圧印加時の破壊耐量を向上させることができる。また、実施の形態７によれば、活性領域の第２ｐベース領域でブレークダウンを起こすことができるため、活性領域の耐圧を終端構造部の耐圧よりも低くすることができる。これにより、終端構造部でブレークダウンが生じにくくなるため、過電圧印加時の破壊耐量を向上させることができる。また、一般的にトレンチの数が多くなるほどプロセス変動により歩留りが低下する虞があるが、実施の形態７によれば、トレンチの数を増やすことなく過電圧耐量を向上させることができる。このため、製造リスクを減らすことができ、好ましい。
【００７５】
（実施の形態８）
次に、実施の形態８にかかる半導体装置の構造について説明する。図９は、実施の形態８にかかる半導体装置の構造を示す断面図である。実施の形態８にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、第１トレンチ５と第２トレンチ１５との間に、第１トレンチ５との間の距離ｘ１１よりも第２トレンチ１５との間の距離ｘ１２を離して（ｘ１１＜ｘ１２）、エミッタ電位のダミートレンチ（第４ゲート絶縁膜６６を介して第４ゲート電極６７が設けられた第４トレンチ６５）を配置している点である。第２トレンチ１５よりも第１トレンチ５に近い位置にエミッタ電位の複数のダミートレンチを設けることにより、第２ｐベース領域１２の耐圧を第１ｐベース領域１１の耐圧よりも低くし、第２ｐベース領域１２でブレークダウンが起こるようにしている。
【００７６】
具体的には、第１トレンチ５と第２トレンチ１５との間に、フローティングｐ領域１３を深さ方向に貫通してｎ-ドリフト層２に達する第４トレンチ６５が複数設けられている。複数の第４トレンチ６５は、第１，２トレンチ５，１５と同様のストライプ状の平面レイアウトで配置されている。図９には、各フローティングｐ領域１３にそれぞれ２つの第４トレンチ６５を設けた場合を例に示すが、各フローティングｐ領域１３にそれぞれ１つ以上の第４トレンチ６５が設けられていればよい。第４トレンチ６５の内部には、第４トレンチ６５の内壁に沿って第４ゲート絶縁膜６６が設けられ、第４ゲート絶縁膜６６の内側に例えば多結晶シリコンからなる第４ゲート電極６７が設けられている。第４ゲート電極６７は、例えばチップ外周付近（不図示）においてエミッタ電極９と導電接触してエミッタ電位となっている。
【００７７】
第４トレンチ６５の繰り返しピッチ、および隣り合う第４トレンチ６５と第１トレンチ５との間の距離ｘ１１は、例えば、第１トレンチ５間の第１ｐベース領域１１の幅とほぼ等しい。すなわち、第１，４トレンチ５，６５は、ほぼ等間隔の繰り返しピッチで配置されていてもよい。フローティングｐ領域１３とｎ-ドリフト層２との間のｐｎ接合からｎ-ドリフト層２側へ広がる空乏層は、フローティングｐ領域１３の、第４トレンチ６５が設けられた部分とｎ-ドリフト層２との間のｐｎ接合面および第１，４トレンチ５，６５の底面に沿ってほぼ平坦になっている。これにより、実施の形態７と同様に、第１トレンチ５のフローティングｐ領域１３側の底面コーナー部での電界集中を緩和することができるため、第１ｐベース領域１１の耐圧が向上する。
【００７８】
一方、隣り合う第４トレンチ６５と第２トレンチ１５との間の距離ｘ１２は、隣り合う他のトレンチ間の距離（すなわち隣り合う第４トレンチ６５と第１トレンチ５との間の距離ｘ１１、第１トレンチ５間の第１ｐベース領域１１の幅、および第２トレンチ１５間の第２ｐベース領域１２の幅）よりも広い。このため、フローティングｐ領域１３とｎ-ドリフト層２との間のｐｎ接合からｎ-ドリフト層２側へ広がる空乏層は、フローティングｐ領域１３の、第４トレンチ６５と第２トレンチ１５に挟まれた部分とｎ-ドリフト層２との間のｐｎ接合面および第２トレンチ１５に沿って湾曲した状態となる。すなわち、実施の形態７と同様に、第２トレンチ１５のフローティングｐ領域１３側の底面コーナー部５０ｂでアバランシェ降伏を生じやすくし、過電圧印加時のブレークダウンが第２ｐベース領域１２で優先的に生じるようにしている。
【００７９】
以上、説明したように、実施の形態８によれば、実施の形態１，２，７と同様の効果を得ることができる。
【００８０】
（実施の形態９）
次に、実施の形態９にかかる半導体装置の構造について説明する。図１０は、実施の形態９にかかる半導体装置の構造を示す断面図である。実施の形態９にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、隣り合う第１トレンチ５間のメサ領域において、第１ｐベース領域１１とｎ-ドリフト層２との間に、ｎ-ドリフト層２よりも不純物濃度の高いｎ型領域（以下、ｎ型ホールバリア領域（第７半導体層）とする）７１を設けた点である。ｎ型ホールバリア領域７１とｎ-ドリフト層２との界面は、第１トレンチ５の底面よりもチップおもて面から浅い位置に位置する。
【００８１】
ｎ型ホールバリア領域７１は、オン状態のときに、コレクタ電極１０からｎ-ドリフト層２に注入されエミッタ電極９へ向かって移動する正孔の障壁（バリア）となる。このため、ｎ型ホールバリア領域７１を設けることにより、オン状態のときに、ｎ-ドリフト層２の、チップおもて面側のキャリア濃度を高めることができる。ｎ-ドリフト層２の、チップおもて面側の過剰キャリアは、ターンオフ時に第１ｐベース領域１１とｎ型ホールバリア領域７１との間のｐｎ接合から広がる空乏層内部の電界によって急速に吐き出されるため、ターンオフ時のテール電流に寄与しない。このため、ターンオフ損失の増大を最低限に抑制しつつ、オン電圧を低減させることができる。
【００８２】
ｎ型ホールバリア領域７１の不純物濃度は、ｎ-ドリフト層２の不純物濃度よりも高い。ｎ型ホールバリア領域７１のピーク不純物濃度は１×１０16／ｃｍ3以上１×１０17／ｃｍ3以下程度の範囲内であることが好ましい。ｎ型ホールバリア領域７１は、隣り合う第２トレンチ１５間のメサ領域（すなわち第２ｐベース領域１２とｎ-ドリフト層２との間）には設けられていない。ｎ型ホールバリア領域７１は、隣り合う第１，２トレンチ５，１５間のメサ領域において、フローティングｐ領域１３とｎ-ドリフト層２との間に設けられていてもよい。隣り合う第１，２トレンチ５，１５間のメサ領域におけるｎ型ホールバリア領域７１の有無によって電気的特性に変化は生じない。
【００８３】
次に、実施の形態９にかかる半導体装置（トレンチゲート型ＩＧＢＴ）のターンオン動作について、図１１に示す比較例のトレンチゲート型ＩＧＢＴと比較して説明する。図１１は、比較例の半導体装置の構造を示す断面図である。実施の形態９においては、ターンオン時、実施の形態１と同様に、フローティングｐ領域１３内に正孔の蓄積層が形成され、フローティングｐ領域１３の電位が上昇する。第１，２トレンチ５，１５間のフローティングｐ領域１３の電位が上昇すると、第２トレンチ１５の内部の第２ゲート絶縁膜１６が逆バイアスされるため、第２トレンチ１５の底面付近にフローティングｐ領域１３と第２ｐベース領域１２とをつなぐｐ型反転層が形成される。このとき、図１１に示す比較例のように、隣り合う第２トレンチ１５間のメサ領域において第２ｐベース領域１２とｎ-ドリフト層２との間にｎ型ホールバリア領域７２が設けられている場合、フローティングｐ領域１３と第２ｐベース領域１２とをつなぐｐ型反転層が形成されにくい。比較例の、ｎ型ホールバリア領域７２以外の構成は、実施の形態９と同様である。
【００８４】
そこで、実施の形態９においては、隣り合う第１トレンチ５間のメサ領域（第１ｐベース領域１１とｎ-ドリフト層２との間）にのみ、ｎ型ホールバリア領域７１を設けることで、上記比較例で生じるｐ型反転層が形成されにくいという問題を解消している。これにより、実施の形態１と同様に、フローティングｐ領域１３の電位上昇を抑制することができ、ゲート電圧の持ち上がりが抑制される。このため、ＩＧＢＴに逆並列に接続された第１ｐベース領域１１とｎ型ホールバリア領域７１およびｎ-ドリフト層２とからなる内蔵ダイオード（ＦＷＤ：Ｆｒｅｅ  Ｗｈｅｅｌｉｎｇ  Ｄｉｏｄｅ）の逆回復ｄＶ／ｄｔの、ゲート抵抗による制御性が悪化することを防止することができる。また、隣り合う第１トレンチ５間のメサ領域にのみ、ｎ型ホールバリア領域７１を設けることで、コレクタ−エミッタ間に電圧を印加したときに第２ｐベース領域１２とｎ-ドリフト層２との間のｐｎ接合から広がる空乏層の伸びが抑制されない。これにより、ゲート・エミッタ間容量を実施の形態１と同程度に維持することができ、ターンオン損失が増大することを防止することができる。
【００８５】
次に、実施の形態９にかかる半導体装置（以下、実施例２とする）について、ターンオン損失と内蔵ダイオードの逆回復ｄＶ／ｄｔとのトレードオフ関係を検証した。図１２は、ターンオン損失と逆回復ｄＶ／ｄｔとのトレードオフ関係を示す特性図である。図１２の横軸には１μ秒当たりの逆回復ｄＶ／ｄｔ［ｋＶ／μｓｅｃ］を示し、縦軸には１パルス当たりのターンオン損失［ｍＪ／ｐｕｌｓｅ］を示す。図１２には、比較として、実施の形態１にかかる半導体装置（以下、実施例１とする：図１参照）と、上記比較例（図１１参照）と、を示す。すなわち、図１２には、ｎ型ホールバリア領域７１を備えていない実施例１、ｎ型ホールバリア領域７１を備えた実施例２、およびｎ型ホールバリア領域７１，７２を備えた比較例を示す。
【００８６】
実施例１，２および比較例ともに、ターンオフ時のコレクタ・エミッタ間の印加電圧Ｖｃｃを６００Ｖとし、ゲート電圧Ｖｇを＋１５Ｖ／−１５Ｖとして駆動させた。そして、コレクタ電流Ｉｃを１５０Ａとし、接合温度Ｔｊを１５０℃としてターンオン損失Ｅｏｎを測定した。また、順方向電流Ｉｆを１５Ａとし、接合温度Ｔｊを室温（例えば２５℃程度）として内蔵ダイオードの逆回復ｄＶ／ｄｔを測定した。
【００８７】
図１２に示す結果より、実施例１，２ともに、比較例よりもターンオン損失と逆回復ｄＶ／ｄｔとのトレードオフを改善させることができることが確認された。また、図示省略するが、実施例２においては、実施例１程度までターンオン損失と逆回復ｄＶ／ｄｔとのトレードオフを改善させることができないものの、ｎ型ホールバリア領域７１が設けられていることにより、実施例１よりもターンオフ損失とオン電圧とのトレードオフを改善させることができることが確認された。
【００８８】
以上、説明したように、実施の形態９によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態９によれば、ターンオン損失とｄＶ／ｄｔ（ノイズ）とのトレードオフが悪化することを最小限に抑制するとともに、ターンオフ損失とオン電圧とのトレードオフを改善させることができる。
【００８９】
以上において本発明では、上述した実施の形態に限らず、さまざまな構成の絶縁ゲート型半導体装置に適用可能である。例えば、上述した実施の形態１〜５，７，８にかかる半導体装置において、半導体チップ裏面からｐ+コレクタ領域よりも深い位置にｎ+フィールドストップ領域を配置してもよい。また、上述した実施の形態１，２，４〜８にかかる半導体装置に実施の形態３の構成を適用してもよいし、上述した実施の形態１〜３，５〜８にかかる半導体装置に実施の形態４の構成を適用してもよい。また、上述した実施の形態２〜８に実施の形態９の構成を適用してもよい。また、各実施の形態では第１導電型をｐ型とし、第２導電型をｎ型としたが、本発明は第１導電型をｎ型とし、第２導電型をｐ型としても同様に成り立つ。
【産業上の利用可能性】
【００９０】
以上のように、本発明にかかる半導体装置は、電力変換装置などに使用されるパワー半導体装置に有用である。
【符号の説明】
【００９１】
１  ｐ+コレクタ領域
２  ｎ-ドリフト層
３  ｐ層
４  ｎ+エミッタ領域
５  第１トレンチ
６  第１ゲート絶縁膜
７  第１ゲート電極
８  層間絶縁膜
９  エミッタ電極
１０  コレクタ電極
１１  第１ｐベース領域
１２  第２ｐベース領域
１３，２３  フローティングｐ領域
１５  第２トレンチ
１６  第２ゲート絶縁膜
１７  第２ゲート電極
１８  第２コンタクトホール
【図１】
0005987990.tif 000002
【図２】
0005987990.tif 000003
【図３】
0005987990.tif 000004
【図４】
0005987990.tif 000005
【図５】
0005987990.tif 000006
【図６】
0005987990.tif 000007
【図７】
0005987990.tif 000008
【図８】
0005987990.tif 000009
【図９】
0005987990.tif 000010
【図１０】
0005987990.tif 000011
【図１１】
0005987990.tif 000012
【図１２】
0005987990.tif 000013