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　平成１１年特許願第１８４８６９号「静電保護回路素子を備える半導体装置」拒絶査定不服審判事件〔平成１２年　２月　８日出願公開，特開２０００−　４０７５１〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
　
１．手続の経緯
　本願は，平成１１年６月３０日（パリ条約による優先権主張１９９８年６月３０日，大韓民国）の出願であって，平成１８年９月２２日付けで拒絶査定がされ，これに対し，平成１９年１月１５日に審判請求がされるとともに，同年２月１４日に手続補正書が提出され，さらに，当審において平成２１年１０月１９日付けで最初の拒絶理由が通知され，平成２２年１月２０日に意見書及び手続補正書が提出され，さらに，当審において同年３月１０日付けで最後の拒絶理由が通知され，同年６月９日に意見書及び手続補正書が提出されたものである。
　なお，平成２１年１０月１９日付けの最初の拒絶理由（以下，単に「最初の拒絶理由」という。）の要旨は，本件出願は，明細書及び図面の記載が不備のため，特許法第３６条第４項第１号及び第２号に規定する要件を満たしておらず，また，本件出願の請求項１〜２１に係る発明は，引用例１〜６（請求項１及び９は引用例１〜３，請求項１７は引用例１〜５）に記載された発明に基づいて当業者が容易に発明をすることができたものであるから，特許法２９条２項の規定により特許を受けることができない，というものであり，平成２２年３月１０日付けの最後の拒絶理由（以下，単に「最後の拒絶理由」という。）の要旨は，平成２２年１月２０日付けでした手続補正は，願書に最初に添付した明細書又は図面に記載した事項の範囲内においてしたものでないから，特許法第１７条の２第３項に規定する要件を満たしていない，というものである。
　
２．補正の適否について 
　平成２２年６月９日に提出された手続補正書による補正（以下「本件補正」という。）の内容は，特許請求の範囲の請求項１，９，１７及び明細書の段落【０００７】，【００２０】，【００２９】，【００３２】を補正するものであり，最初の拒絶理由で明細書の記載が不明りょうであると指摘され，かつ，それに対する適切な補正ができずに最後の拒絶理由で新規事項の追加であると指摘された点について，明りょうな記載となるようにしたものである。
　よって，本件補正は，平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明に該当するから，適法になされたものである。
　
３．本願発明
　本願の請求項１〜２１に係る発明は，本件補正により補正された明細書及び図面の記載からみて，その特許請求の範囲の請求項１〜２１に記載された事項により特定されるとおりのものであり，そのうちの請求項９に係る発明（以下「本願発明」という。）は，請求項９に記載された事項により特定される次のとおりのものである。
　
「ｐ型半導体基板に形成されたｐウェル，第１のｎウェル及び第２のｎウェルと，
前記第１のｎウェルに形成される前記ｐウェルに第１のゲート電極，第１のソース，第１のドレーン及びｐ+ピックアップを形成してなるＮＭＯＳトランジスタと，
前記第２のｎウェルに第２のゲート電極，第２のソース，第２のドレーン及びｎ+ピックアップを形成してなるＰＭＯＳトランジスタと，
前記ｐウェルの周辺に沿って形成されたｎウェルガードリングと，
前記第１のドレーン及び前記第２のドレーンに連結された入出力パッドを含み，
　前記第１のソース及び前記ｐ+ピックアップに接地電圧が印加され，前記第２のソース及び前記ｎ+ピックアップには電源電圧が印加され，前記第１のドレイン及び前記第２のドレインは入出力パッドと連結された静電保護回路を備える半導体装置。」
　
４．引用例の記載と引用発明
（１）引用例１の記載
　当審の最初の拒絶理由で引用された特開平９−１９１０８０号公報（平成９年７月２２日出願公開，以下「引用例１」という。）には，図１〜６とともに，次の記載がある。　
ア．「【００１０】〔実施例１〕
図３及び図４を参照すれば，アドレスパッドを備える本発明のＥＳＤ構造体は，Ｐ型の半導体基板１１０と，前記半導体基板１１０の所定の領域に形成されたＮ型のウェル１１２と，前記Ｎ型のウェル１１２の所定の領域にＰ型の不純物でドーピングされたＰ型のポケットウェル１１３と，前記Ｐ型のポケットウェル１１３を取り囲む前記Ｎ型のウェル１１２の表面に形成され，前記Ｎ型のウェル１１２の濃度より高い濃度でドーピングされたＮ型のアクティブガードライン１１４と，前記Ｐ型のポケットウェル１１３の縁部の表面にＰ型のポケットウェル１１３より高い濃度でドーピングされたＰ型のアクティブガードライン１１６とを含む
【００１１】ここで，前記Ｎ型のアクティブガードライン１１４は，前記Ｎ型のウェル１１２及び前記Ｎ型のウェル１１２に電源電圧Ｖｃｃを印加するための配線（図示せず），例えばアルミニウム膜を互いに接触させるとき，これらの間に抵抗性接触をなすように１．０×１０18／cm3 以上の不純物濃度でドーピングさせることが望ましい。かつ，前記Ｐ型のアクティブガードライン１１６は，前記Ｐ型のポケットウェル１１３及び前記Ｐ型のポケットウェル１１３に接地電圧Ｖｓｓを印加するための配線（図示せず），例えばアルミニウム膜を互いに接触させるとき，これらの間のコンタクト抵抗を低めるため，１．０×１０18／cm3 以上の不純物濃度でドーピングさせることが望ましい。
【００１２】
アドレスパッドを備える本発明のＥＳＤ構造体は，前記Ｐ型のポケットウェル１１３の所定領域の表面に互いに所定の間隔を隔てて形成されてチャンネル領域を限定するＮ型のソース領域１１８およびＮ型のドレイン領域１２２と，前記ソース領域１１８及びドレイン領域１２２の間のチャンネル領域の上部のゲート絶縁膜（図示せず）に形成されたゲート電極１２０と，前記ドレイン領域１２２と配線１２４を通して連結されたアドレスパッド１２６とを含む
前記Ｐ型のアクティブガイドライン１１６は前記ソース領域１１８と共に接地端子に連結され，前記ドレイン領域１２２及び前記ゲート電極１２０はＥＳＤ用のＮＭＯＳトランジスタを構成する
イ．「【００１４】〔実施例２〕
図５及び図６は入／出力パッドを備えるＥＳＤ構造を説明するための配置図である
前記ＥＳＤ構造はＰＭＯＳトランジスタからなるプルアップトランジスタ及びＮＭＯＳトランジスタからなるプルダウントランジスタで構成される
図６は本発明によるＥＳＤ構造を示した配置図である
図１及び図３に用いられた参照番号及び参照符号と同一の参照番号及び参照符号で表された部分は同一の部分を示すので，詳しい説明は省略する
【００１５】一方，ＰＭＯＳトランジスタはアンダシュート現象に直接的に影響を与えない。したがって，ＮＭＯＳトランジスタからなるプルダウントランジスタについてのみ説明する。図５のプルダウントランジスタはＮＭＯＳトランジスタからなる。したがって，前記図１及び図２に対する説明のように同様の問題を有している。それを解決するため，
図６においては，前記図３及び図４で説明されたＥＳＤ構造
を採択する
ウ．上記イによれば，引用例１には，「図５及び
図６
ＥＳＤ構造
ＰＭＯＳトランジスタからなるプルアップトランジスタ及びＮＭＯＳトランジスタからなるプルダウントランジスタで構成され
図６は本発明によるＥＳＤ構造
ＰＭＯＳトランジスタからなるプルアップトランジスタ及びＮＭＯＳトランジスタからなるプルダウントランジスタで構成されるＥＳＤ構造
エ．上記イによれば，引用例１の図６に関する説明では，図３，４に関する説明を援用しており，また，上記アによれば，引用例１には，「
図３及び図４を参照すれば
Ｐ型の半導体基板１１０と
前記半導体基板１１０
に形成されたＮ型のウェル１１２と
Ｐ型のポケットウェル１１３と
前記Ｐ型のポケットウェル１１３を取り囲む前記Ｎ型のウェル１１２
前記Ｐ型のポケットウェル１１３
の表面にＰ型のポケットウェル１１３より高い濃度でドーピングされたＰ型のアクティブガードライン１１６
　ここで，図３及び図４を参照すると，「前記Ｐ型のポケットウェル１１３を取り囲む前記Ｎ型のウェル１１２」において，「Ｎ型のウェル１１２」が「Ｐ型のポケットウェル１１３」の側部及び底部を取り囲んでいることは明らかである。
　よって，引用例１には，図６に示された本発明として，
Ｐ型の半導体基板１１０と，半導体基板１１０に形成されたＮ型のウェル１１２と，Ｎ型のウェル１１２に側部及び底部を取り囲まれたＰ型のポケットウェル１１３と，Ｐ型のポケットウェル１１３の表面にＰ型のポケットウェル１１３より高い濃度でドーピングされたＰ型のアクティブガードライン１１６
オ．上記イによれば，引用例１の図６に関する説明では，図３，４に関する説明を援用しており，また，上記アによれば，引用例１には，「アドレスパッドを備える本発明のＥＳＤ構造体は，
前記Ｐ型のポケットウェル１１３
の表面に
Ｎ型のソース領域１１８およびＮ型のドレイン領域１２２と
ゲート電極１２０と
前記ドレイン領域１２２と
連結されたアドレスパッド１２６とを含む
前記Ｐ型のアクティブガイドライン１１６は前記ソース領域１１８と共に接地端子に連結され
前記ドレイン領域１２２及び前記ゲート電極１２０は
ＮＭＯＳトランジスタを構成する
Ｐ型のポケットウェル１１３の表面に形成されたＮ型のソース領域１１８，Ｎ型のドレイン領域１２２，ゲート電極１２０と，ドレイン領域１２２と連結されたアドレスパッド１２６とを含み，Ｐ型のアクティブガイドライン１１６はソース領域１１８と共に接地端子に連結され，ドレイン領域１２２及びゲート電極１２０はＮＭＯＳトランジスタを構成する
カ．上記イによれば，引用例１の図６に関する説明では，図３，４に関する説明を援用しており，また，上記アによれば，引用例１には，「前記ドレイン領域１２２と
配線１２４を通して連結されたアドレスパッド１２６
　よって，引用例１には，図６に示された本発明として，
アドレスパッド１２６がＰＭＯＳトランジスタと（配線１２４’を通して）連結される
　
（２）引用発明
　上記（１）ウ〜カによれば，引用例１には，図６に示された本発明として，次の発明（以下「引用発明」という。）が記載されている。
「Ｐ型の半導体基板１１０と，半導体基板１１０に形成されたＮ型のウェル１１２と，Ｎ型のウェル１１２に側部及び底部を取り囲まれたＰ型のポケットウェル１１３と，
　Ｐ型のポケットウェル１１３の表面にＰ型のポケットウェル１１３より高い濃度でドーピングされたＰ型のアクティブガードライン１１６と，
　Ｐ型のポケットウェル１１３の表面に形成されたＮ型のソース領域１１８，Ｎ型のドレイン領域１２２，ゲート電極１２０と，
　ドレイン領域１２２と連結されたアドレスパッド１２６とを含み，
　Ｐ型のアクティブガイドライン１１６はソース領域１１８と共に接地端子に連結され，
　ドレイン領域１２２及びゲート電極１２０はＮＭＯＳトランジスタを構成し，
　アドレスパッド１２６はＰＭＯＳトランジスタと連結される，
　ＰＭＯＳトランジスタからなるプルアップトランジスタ及びＮＭＯＳトランジスタからなるプルダウントランジスタで構成されるＥＳＤ構造。」
　
（３）引用例２の記載
　当審の最初の拒絶理由で引用された特開平９−２０００２４号公報（平成９年７月３１日出願公開，以下「引用例２」という。）には，図１７〜２０とともに，次の記載がある。
ア．図１７〜２０を参照して，
「【０００２】
【従来の技術】図１７は従来の信号レベル変換機能付半導体集積回路の構成の一例を示す回路図である。
【０００３】信号レベル変換機能付半導体集積回路とは，ＬＳＩ内部の電源電圧で動作するデバイスが供給する信号電圧をレベル変換し，ＬＳＩ内部の回路（内部回路）の電源電圧とは異なる電源電圧で動作する外部回路に出力する機能，及び，外部の異なる電源電圧系のデバイスが供給する信号を，内部回路の信号レベルに変換し，内部に伝達する機能を有する半導体集積回路を意味する。
【０００４】
入出力端子１
（中略）
【０００７】一方，信号レベル変換回路７の後半部及びバッファ回路８ａには第１電源電位ＶＤＤ１よりも高い第２電源電位ＶＤＤ２と接地電位ＧＮＤとが与えられて動作する。
第２電源電位ＶＤＤ２及び接地電位ＧＮＤはそれぞれ電源電位点４２及び接地電位点５によって供給される
（中略）
【００１１】図１８はトランジスタＱ９ａ，Ｑ１０の構成例を示す断面図である。いずれのウェルＷにも共通して接地電位ＧＮＤが与えられている。
【００１２】図１９は従来の信号レベル変換機能付半導体集積回路の入出力回路の構成の他の例を示す回路図である。図１９に示された構成は，図１７に示された構成のバッファ回路８ａをバッファ回路８ｂに置換した構成となっている。そして
バッファ回路８ｂ
ＮＭＯＳトランジスタＱ９ａ
ＰＭＯＳトランジスタＱ９ｂ
【００１３】このように構成された場合でも，図１８を用いて説明されたような動作が行われることは明白である。
【００１４】図２０は
トランジスタＱ９ｂ，Ｑ１０
トランジスタＱ９ｂのウェルＷには第２電源電位ＶＤＤ２が与えられている
イ．図２０を参照すると，図１９に示された「バッファ回路８ｂ」の一部を構成する「トランジスタＱ９ｂ，Ｑ１０」の断面図として，「ＰＭＯＳトランジスタＱ９ｂ」が「ｎ−ｗｅｌｌ」に形成されるとともに，ＮＭＯＳトランジスタである「トランジスタＱ１０」が「ｐ−ｗｅｌｌ」に形成され，「ＰＭＯＳトランジスタＱ９ｂ」は，「電源電位点４２」によって「第２電源電位ＶＤＤ２」が供給された「Ｗ」で示されるｎ＋型領域と，「電源電位点４２」によって「第２電源電位ＶＤＤ２」が供給された「Ｓ」で示されるｐ＋型領域と，「入出力端子１」に接続された「Ｄ」で示されるｐ＋型領域と，「Ｇ」で示される部材により構成され，ＮＭＯＳトランジスタである「ＭＯＳトランジスタＱ１０」は，「接地電位点５」によって「接地電位ＧＮＤ」が供給された「Ｗ」で示されるｐ＋型領域と，「接地電位点５」によって「接地電位ＧＮＤ」が供給された「Ｓ」で示されるｎ＋型領域と，「入出力端子１」に接続された「Ｄ」で示されるｎ＋型領域と，「Ｇ」で示される部材により構成されることが，示されている。
　ここで，「Ｓ」，「Ｄ」，「Ｇ」がそれぞれソース領域，ドレイン領域，ゲート電極であることは，当業者に明らかであり，また，「ウェルＷ」と記載され「Ｗ」が，ウェルに電位を確実に与えるための，ウェルと同じ導電型のピックアップ領域を示していることも，当業者に明らかである。
ウ．上記ア，イより，引用例２には，
ｎ−ｗｅｌｌに形成され，第２電源電位ＶＤＤ２が供給されたｎ
＋
型ウェル（ピックアップ）Ｗと，第２電源電位ＶＤＤ２が供給されたｐ
＋
型ソース領域Ｓと，入出力端子１に接続されたｐ
＋
型ドレイン領域と，ゲート電極Ｇとで構成されるＰＭＯＳトランジスタＱ９ｂと，ｐ−ｗｅｌｌに形成され，接地電位ＧＮＤが供給されたｐ
＋
型ウェル（ピックアップ）Ｗと，接地電位ＧＮＤが供給されたｎ
＋
型ソース領域Ｓと，入出力端子１に接続されたｎ
＋
型ドレイン領域と，ゲート電極Ｇとで構成されるＮＭＯＳトランジスタＱ１０と，を含むバッファ回路８ｂ
　
５．対比
　本願発明と引用発明とを対比する。
（１）引用発明の「Ｐ型の半導体基板１１０」は，本願発明の「ｐ型半導体基板」に相当する。
　また，引用発明の「半導体基板１１０に形成されたＮ型のウェル１１２と，Ｎ型のウェル１１２に側部及び底部を取り囲まれたＰ型のポケットウェル１１３」において，「Ｐ型のポケットウェル１１３」も「半導体基板１１０に形成された」ものとなること，及び，「Ｎ型のウェル１１２」が「Ｐ型のポケットウェル１１３」の「側部」を取り囲む部分と「Ｐ型のポケットウェル１１３」の「底部」を取り囲む部分とから構成されることは，いずれも明らかであるから，引用発明の「Ｐ型のポケットウェル１１３」は，本願発明の「ｐウェル」に相当し，引用発明の「Ｎ型のウェル１１２」のうち「Ｐ型のポケットウェル１１３」の「底部」を取り囲む部分は，本願発明の「第１のｎウェル」に相当し，引用発明の「Ｎ型のウェル１１２」のうち「Ｐ型のポケットウェル１１３」の「側部」を取り囲む部分は，本願発明の「ｎウェルガードリング」に相当する。
　よって，本願発明の「ｐ型半導体基板に形成されたｐウェル，第１のｎウェル及び第２のｎウェルと，前記第１のｎウェルに形成される前記ｐウェル」及び「前記ｐウェルの周辺に沿って形成されたｎウェルガードリング」と，引用発明の「Ｐ型の半導体基板１１０と，半導体基板１１０に形成されたＮ型のウェル１１２と，Ｎ型のウェル１１２に側部及び底部を取り囲まれたＰ型のポケットウェル１１３」とは，「ｐ型半導体基板に形成されたｐウェル，第１のｎウェル」「と，前記第１のｎウェルに形成される前記ｐウェル」及び「前記ｐウェルの周辺に沿って形成されたｎウェルガードリング」である点で共通する。
（２）引用発明の「ゲート電極１２０」，「ソース領域１１８」，「ドレイン領域１２２」，「アクティブガードライン１１６」は，それぞれ，本願発明の「第１のゲート電極」，「第１のソース」，「第１のドレーン」，「ｐ+ピックアップ」に相当し，また，引用発明の「ドレイン領域１２２及びゲート電極１２０はＮＭＯＳトランジスタを構成」することにおいて，「ドレイン領域１２２」と「ゲート電極１２０」だけではなく，「ソース領域１１８」及び「アクティブガードライン１１６」もＮＭＯＳトランジスタを構成する要素であることは明らかであるから，引用発明の「Ｐ型のポケットウェル１１３の表面にＰ型のポケットウェル１１３より高い濃度でドーピングされたＰ型のアクティブガードライン１１６と，　Ｐ型のポケットウェル１１３の表面に形成されたＮ型のソース領域１１８，Ｎ型のドレイン領域１２２，ゲート電極１２０」及び「ドレイン領域１２２及びゲート電極１２０はＮＭＯＳトランジスタを構成」することは，本願発明の「前記第１のｎウェルに形成される前記ｐウェルに第１のゲート電極，第１のソース，第１のドレーン及びｐ+ピックアップを形成してなるＮＭＯＳトランジスタ」に相当する。
（３）本願発明の「前記第２のｎウェルに第２のゲート電極，第２のソース，第２のドレーン及びｎ+ピックアップを形成してなるＰＭＯＳトランジスタ」と，引用発明の「ＰＭＯＳトランジスタ」とは，「ＰＭＯＳトランジスタ」である点で共通する。
（４）引用発明の「アドレスパッド１２６」は，本願発明の「入出力パッド」に対応し，本願発明の「前記第１のドレーン及び前記第２のドレーンに連結された入出力パッド」と，引用発明の「ドレイン領域１２２と連結されたアドレスパッド１２６」とは，「前記第１のドレーン」「に連結された入出力パッド」である点で共通する。
　同様に，本願発明の「前記第１のドレイン及び前記第２のドレインは入出力パッドと連結され」ることと，引用発明の「ドレイン領域１２２と連結されたアドレスパッド１２６」とは，「前記第１のドレイン」「は入出力パッドと連結され」る点で共通する。
（５）引用発明の「Ｐ型のアクティブガイドライン１１６はソース領域１１８と共に接地端子に連結され」ることは，本願発明の「前記第１のソース及び前記ｐ+ピックアップに接地電圧が印加され」ることに相当する。
（６）引用発明の「ＰＭＯＳトランジスタからなるプルアップトランジスタ及びＮＭＯＳトランジスタからなるプルダウントランジスタで構成されるＥＳＤ構造」は，本願発明の「静電保護回路を備える半導体装置」に相当する。
　
　よって，本願発明と引用発明の一致点及び相違点は，次のとおりである。
《一致点》
「ｐ型半導体基板に形成されたｐウェル，第１のｎウェルと，
前記第１のｎウェルに形成される前記ｐウェルに第１のゲート電極，第１のソース，第１のドレーン及びｐ+ピックアップを形成してなるＮＭＯＳトランジスタと，
ＰＭＯＳトランジスタと，
前記ｐウェルの周辺に沿って形成されたｎウェルガードリングと，
前記第１のドレーンに連結された入出力パッドを含み，
前記第１のソース及び前記ｐ+ピックアップに接地電圧が印加され，
前記第１のドレインは入出力パッドと連結された静電保護回路を備える半導体装置。」
《相違点》
《相違点１》
　本願発明は，「ｐ型半導体基板に形成された」「第２のｎウェル」を含むのに対し，引用発明は，本願発明の「第２のｎウェル」に対応する構成の存在について明示しない点。
《相違点２》
　本願発明は，「ＰＭＯＳトランジスタ」が「前記第２のｎウェルに第２のゲート電極，第２のソース，第２のドレーン及びｎ+ピックアップを形成してなる」ものであるのに対し，引用発明は，「ＰＭＯＳトランジスタ」の具体的な構造について明示しない点。
《相違点３》
　本願発明は，「前記第１のドレーン及び前記第２のドレーンに連結された入出力パッド」であって，「入出力パッド」が「第２のドレーン」にも「連結され」るのに対し，引用発明は，「アドレスパッド１２６はＰＭＯＳトランジスタと連結される」ものの，「アドレスパッド１２６」が「ＰＭＯＳトランジスタ」の何に「連結される」のかを明示しない点。
《相違点４》
　本願発明は，「前記第２のソース及び前記ｎ+ピックアップには電源電圧が印加され」るのに対し，引用発明は，本願発明の「第２のドレーン」及び「ｎ+ピックアップ」について明示しない点。
《相違点５》
　本願発明は，「前記第１のドレイン及び前記第２のドレインは入出力パッドと連結された」ものであって，「第２のドレイン」も「入出力パッドと連結され」るのに対し，引用発明は，「アドレスパッド１２６はＰＭＯＳトランジスタと連結される」ものの，「ＰＭＯＳトランジスタ」の何と「アドレスパッド１２６」が「連結される」のかを明示しない点。
　
６．相違点についての検討
　相違点１〜５についてまとめて検討する。
（１）引用発明も「ＰＭＯＳトランジスタからなるプルアップトランジスタ」と「ＮＭＯＳトランジスタからなるプルダウントランジスタ」でＣＭＯＳを構成している。
（２）上記４．（３）ウに摘示したとおり，引用例２には，「ｎ−ｗｅｌｌに形成され，第２電源電位ＶＤＤ２が供給されたｎ＋型ウェル（ピックアップ）Ｗと，第２電源電位ＶＤＤ２が供給されたｐ＋型ソース領域Ｓと，入出力端子１に接続されたｐ＋型ドレイン領域と，ゲート電極Ｇとで構成されるＰＭＯＳトランジスタＱ９ｂと，ｐ−ｗｅｌｌに形成され，接地電位ＧＮＤが供給されたｐ＋型ウェル（ピックアップ）Ｗと，接地電位ＧＮＤが供給されたｎ＋型ソース領域Ｓと，入出力端子１に接続されたｎ＋型ドレイン領域と，ゲート電極Ｇとで構成されるＮＭＯＳトランジスタＱ１０と，を含むバッファ回路８ｂ」が記載されており，このように，ＣＭＯＳを構成するＰＭＯＳトランジスタを，ＮＭＯＳトランジスタと対称的なものとすることは，従来周知の技術である。
　ここで，引用例２に記載された「ｎ−ｗｅｌｌ」，「ゲート電極Ｇ」，「ｐ＋型ソース領域Ｓ」，「ｐ＋型ドレイン領域」，「ｎ＋型ウェル（ピックアップ）Ｗ」，「入出力端子１」，「第２電源電位ＶＤＤ２」は，それぞれ，本願発明の「第２のｎウェル」，「第２のゲート電極」，「第２のソース」，「第２のドレーン」，「ｎ+ピックアップ」，「入出力パッド」，「電源電圧」に相当する。
（３）そうすると，引用発明において，「ＰＭＯＳトランジスタからなるプルアップトランジスタ」に関する具体的な構成として，引用例２に記載された従来周知の技術を採用し，「ＮＭＯＳトランジスタからなるプルダウントランジスタ」と対称的なものとすることにより，相違点１〜５に係る構成をいずれも備えたものとすることは，当業者が容易になし得たことである。
　したがって，本願発明は，引用発明及び引用例２に記載された従来周知の技術に基づいて，当業者が容易に発明をすることができたものである。
　
７．結言
　以上のとおり，本願発明（本願の請求項９に係る発明）は，引用例１及び２に記載された従来周知の技術に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許を受けることができない。
　したがって，本願は，その余の請求項に係る発明について検討するまでもなく，拒絶をすべきものである。
　よって，結論のとおり審決する。