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　特願２００２−３６５５１９「ＮＡＮＤ型フラッシュメモリのワードラインデコーダ」拒絶査定不服審判事件〔平成１５年１１月２８日出願公開、特開２００３−３３８１８９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１４年１２月１７日（パリ条約による優先権主張２００２年５月１７日、大韓民国）に出願した特願２００２−３６５５１９号であって、拒絶理由通知に応答して平成２０年５月２日付けで手続補正がなされたが、同年９月２日付けで拒絶査定がなされ、これに対し、同年１２月８日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされ、その後当審において、平成２２年４月１４日付けで審尋がなされたものである。
　
２．平成２０年１２月８日付けの手続補正（以下「本件補正」という。）について
　［補正の却下の決定の結論］
　平成２０年１２月８日付けの手続補正を却下する。
　
　［理由］
（１）本件補正の内容
　本件補正は、特許請求の範囲を補正するとともに、明細書の００１５段落を補正するものであって、補正後の特許請求の範囲の請求項１〜４（以下「補正後請求項１」〜「補正後請求項４」という。）は以下のとおりである。
　
　「【請求項１】
　所定のメモリセルを選択して動作を行なえるようにワードライン選択信号をデコードするＮＡＮＤ型フラッシュメモリのワードラインデコーダにおいて、
　所定のメモリセルのアドレスを入力とし、前記所定のメモリセルが選択或いは非選択されることを示す信号を出力するローデコーダと、
　前記ローデコーダから前記所定のメモリセルが選択されたという信号を受けると、正の電圧を出力し、前記所定のメモリセルが非選択されたという信号を受けると、負の電圧を出力する制御部と、
　接地制御ライン（ＧＳ）に印加された電圧を接地選択ライン（ＧＳＬ）に伝達する接地選択トランジスタ（ＭＧＳ）と、
　ワード制御ライン（Ｓ）に印加された電圧をワードライン（ＷＬ）に伝達するセルトランジスタ（ＭＳ）、及びストリング制御ライン（ＳＳ）に印加された電圧をストリング選択ライン（ＳＳＬ）に伝達するストリング選択トランジスタ（ＭＳＳ）からなる駆動部で構成され、
　前記接地選択トランジスタ、前記セルトランジスタ及び前記ストリングトランジスタのゲートには前記制御部の出力が入力され、前記接地選択トランジスタ、前記セルトランジスタ及びストリングトランジスタそれぞれはＰ型基板に形成されたＮウェル、Ｎウェル内に形成されたＰウェルを備え、前記Ｐウェルにはソース、ドレイン領域、及びＰ＋領域が形成され、前記ＮウェルにはＮ＋領域が形成され、前記ソースに印加される負の電圧を前記ドレインに伝達するために前記Ｎ＋領域に電源電圧印加して前記Ｐ＋領域に負の電圧を印加することを特徴とするＮＡＮＤ型フラッシュメモリのワードラインデコーダ。
　【請求項２】
　前記制御部は、
　第１入力端子と第１ノードとの間に連結され、入力信号を反転させるインバータと、
　前記第１ノードと第２ノードとの間に連結され、ゲートが電源電圧に連結される第１ＮＭＯＳトランジスタと、
　前記第１ノードと第３ノードとの間に連結され、ゲートが接地に連結される第１ＰＭＯＳトランジスタと、
　前記第２ノードと第２入力端子との間に連結され、ゲートが出力端子に連結される第２ＰＭＯＳトランジスタと、
　前記第３ノードと第３入力端子との間に連結され、ゲートが前記出力端子に連結される第２ＮＭＯＳトランジスタと、
　前記第２入力端子と前記出力端子との間に連結され、ゲートが前記第２ノードに連結される第３ＰＭＯＳトランジスタと、
　前記第３入力端子と前記出力端子との間に連結され、ゲートが前記第３ノードに連結される第３ＮＭＯＳトランジスタとを備えることを特徴とする請求項１記載のＮＡＮＤ型フラッシュメモリのワードラインデコーダ。
　【請求項３】
　前記接地選択トランジスタ、前記セルトランジスタ及び前記ストリング選択トランジスタ各々はＮＭＯＳトランジスタであり、
　トリプルウェル構造で形成されることを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリのワードラインデコーダ。
　【請求項４】
　前記インバータは、
　前記電源電圧と前記第１ノードとの間に連結され、ゲートが前記第１入力端子に連結されるＰＭＯＳトランジスタと、
　前記第１ノードと接地との間に連結され、ゲートが前記第１入力端子に連結されるＮＭＯＳトランジスタとを備えることを特徴とする請求項２に記載のＮＡＮＤ型フラッシュメモリのワードラインデコーダ。」
　
（２）補正事項の整理
［補正事項１］
　補正前の請求項１の「前記接地選択トランジスタ、前記セルトランジスタ及び前記ストリング選択トランジスタのＰウェルには負の電圧が入力される」を、補正後請求項１の「前記接地選択トランジスタ、前記セルトランジスタ及びストリングトランジスタそれぞれはＰ型基板に形成されたＮウェル、Ｎウェル内に形成されたＰウェルを備え、前記Ｐウェルにはソース、ドレイン領域、及びＰ＋領域が形成され、前記ＮウェルにはＮ＋領域が形成され、前記ソースに印加される負の電圧を前記ドレインに伝達するために前記Ｎ＋領域に電源電圧印加して前記Ｐ＋領域に負の電圧を印加する」と補正すること。
　
［補正事項２］
　補正前の請求項１の「所定のメモリセルを選択して動作を行えるように」、「接地制御ライン」、「接地選択ライン」、「接地選択トランジスタ」、「ワード制御ライン」、「ワードライン」、「セルトランジスタ」、「ストリング制御ライン」、「ストリング選択ライン」、「ストリング選択トランジスタ」を、それぞれ、補正後請求項１の「所定のメモリセルを選択して動作を行なえるように」、「接地制御ライン（ＧＳ）」、「接地選択ライン（ＧＳＬ）」、「接地選択トランジスタ（ＭＧＳ）」、「ワード制御ライン（Ｓ）」、「ワードライン（ＷＬ）」、「セルトランジスタ（ＭＳ）」、「ストリング制御ライン（ＳＳ）」、「ストリング選択ライン（ＳＳＬ）」、「ストリング選択トランジスタ（ＭＳＳ）」と補正すること。
　
［補正事項３］
　補正前の請求項２の「前記第２入力端子と出力端子」、「前記第３入力端子と出力端子」を、それぞれ、補正後請求項２の「前記第２入力端子と前記出力端子」、「前記第３入力端子と前記出力端子」と補正すること。
　
［補正事項４］
　補正前の明細書の００１５段落を、補正後の明細書の００１５段落と補正すること。
　
（３）補正の目的、及び新規事項追加の有無
（３−１）請求項についての補正
（３−１−１）補正事項１について
　補正事項１についての補正は、補正前の請求項１に係る発明における発明特定事項である「接地選択トランジスタ」、「セルトランジスタ」、「ストリング選択トランジスタ」について、トランジスタの構成及びトランジスタに印加する電圧を限定する補正であるから、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。また、当該補正が、願書に最初に添付した明細書又は願書に最初に添付した図面（以下、願書に最初に添付した明細書、願書に最初に添付した図面を、各々、「当初明細書」、「当初図面」といい、これらをまとめて「当初明細書等」という。）に記載された事項の範囲内においてなされたものであることは明らかである。
　したがって、当該補正は、特許法１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）及び第４項に規定する要件を満たすものである。
　
（３−１−２）補正事項２について
　補正事項２についての補正は、実質的な補正ではない。
　
（３−１−３）補正事項３について
　補正事項３についての補正は、特許法第１７条の２第４項第３号に掲げる誤記の訂正を目的とするものに該当する。また、当該補正が、当初明細書等に記載された事項の範囲内においてなされたものであることは明らかである。
　したがって、当該補正は、特許法１７条の２第３項及び第４項に規定する要件を満たすものである。
　
（３−２）発明の詳細な説明についての補正
　補正事項４についての補正は、特許請求の範囲の補正と整合を取るためのものであり、当初明細書等に記載された事項の範囲内においてなされたものであることは明らかである。
　したがって、当該補正は、特許法１７条の２第３項に規定する要件を満たすものである。
　
（３−３）補正の目的、及び新規事項追加の有無についてのまとめ
　以上のとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正が独立特許要件を満たすものであるか否かにつき、さらに検討を進める。
　
（４）独立特許要件について
（４−１）補正後の発明
　補正後請求項１〜４に係る発明は、平成２０年１２月８日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜４に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正後の発明」という。）は、請求項１に記載されている事項により特定される上記２．（１）の請求項１の箇所に記載されたとおりのものである。
　
　ここにおいて、補正後請求項１の「前記ストリングトランジスタ」及び「ストリングトランジスタ」は、「前記ストリング選択トランジスタ」の誤記であることは自明であるから、そのように読み替えた上で検討を進める。
　
（４−２）引用刊行物に記載された発明
（４−２−１）刊行物１
　本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平１１−４５９８６号公報（以下「引用例１」という。）には、図１及び図３とともに、以下の事項が記載されている。
　なお、以下の検討において、各引用箇所の下線は当審で付した。
　
　「【０００１】
【発明の属する技術分野】本発明は、電気的に書き換え可能な不揮発性メモリ、たとえばフラッシュＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）等の不揮発性半導体記憶装置に関するものである。」
　「【００４４】図２は、図１の不揮発性半導体記憶装置１０が適用されるフラッシュメモリのシステム構成図である。このシステムにおいては、図１のセルアレイ領域ＣＡのｐウェル１２にメモリセルアレイＭＡが形成され、周辺回路領域ＰＣにロー回路ＲＣおよびカラム回路ＣＣが形成されている。
【００４５】メモリセルアレイＭＡは、ｎ本のワード線ＷＬとｍ本のビット線ＢＬで結線された、ｎ×ｍ個のセル（図示せず）を有し、メモリストリングに対応したワード線毎のｋブロックＢＬ１〜ＢＬｋを有している。
各ワード線ＷＬおよびビット線ＢＬは、セルへのデータ書き込み／読み出し／消去を制御するローサーキットＲＣおよびカラムサーキットＣＣに接続され、所望のアドレスのセルへのアクセスが制御される
　「【００４８】図３は、本発明に係るフラッシュメモリのメモリセルアレイおよびワード線駆動回路の要部の一例を示す回路図である。図３において、メモリセルアレイＭＡは、２列のＮＡＮＤ型メモリストリングＭＳＴＲ１，ＭＳＴＲ２で構成されている。
【００４９】メモリストリングＭＳＴＲ１は、たとえばフローティングゲートでの電荷の蓄積、放出によりデータの書き込み・消去が可能なｎ型のメモリセルトランジスタＭＴ１０〜ＭＴ１７が直列に接続され、各メモリセルトランジスタＭＴ１０〜ＭＴ１７のコントロールゲートＣＧがそれぞれワード線ＷＬ１０〜ＷＬ１７に接続されている。メモリセルトランジスタＭＴ１０のドレインはゲート電極が選択信号供給線ＤＳＧ１に接続されたＮＭＯＳトランジスタからなる選択ゲートＤＳＴ１０を介してビット線ＢＬ０に接続され、メモリセルトランジスタＭＴ１７のソースはゲート電極が選択信号供給線ＳＳＧ１に接続されたＮＭＯＳトランジスタからなる選択ゲートＳＳＴ１０を介して共通ソース線ＳＲＬに接続されている。」
　「【００５３】
ワード線駆動回路ＷＤＲＶは、各選択信号供給線ＤＳＧ１，ＳＳＧ１、ワード線ＷＬ０〜ＷＬ７に対応して設けられた高耐圧ＮＭＯＳトランジスタ１７−０〜１７−９により構成されている
【００５４】
選択信号供給線ＤＳＧ１がＮＭＯＳトランジスタ１７−０を介して駆動電圧ＶＤＳＧの供給ラインに接続され，選択信号供給線ＳＳＧ１がＮＭＯＳトランジスタ１７−９を介して駆動電圧ＶＳＳＧの供給ラインに接続されいる。ワード線ＷＬ０がＮＭＯＳトランジスタ１７−１を介して駆動電圧ＶＣＧ０の供給ラインに接続され、ワード線ＷＬ１がＮＭＯＳトランジスタ１７−２を介して駆動電圧ＶＣＧ１の供給ラインに接続され、ワード線ＷＬ２がＮＭＯＳトランジスタ１７−３を介して駆動電圧ＶＣＧ２の供給ラインに接続され、ワード線ＷＬ３がＮＭＯＳトランジスタ１７−４を介して駆動電圧ＶＣＧ３の供給ラインに接続され、ワード線ＷＬ４がＮＭＯＳトランジスタ１７−５を介して駆動電圧ＶＣＧ４の供給ラインに接続され、ワード線ＷＬ５がＮＭＯＳトランジスタ１７−６を介して駆動電圧ＶＣＧ５の供給ラインに接続され、ワード線ＷＬ６がＮＭＯＳトランジスタ１７−７を介して駆動電圧ＶＣＧ６の供給ラインに接続され、ワード線ＷＬ７がＮＭＯＳトランジスタ１７−８を介して駆動電圧ＶＣＧ７の供給ラインに接続されている
【００５５】そして、
高耐圧ＮＭＯＳトランジスタ１７−０〜１７−９
各ゲート電極はロー回路ＲＣの駆動信号ＳＲＣの出力ラインに共通に接続されている
　「【００５８】次に、上記構成による消去、書き込み、読み出し動作について、図４、図５および図６に関連付けて説明する。なお、書き込みおよび読み出し動作は図３におけるメモリセルトランジスタＭＴ１０に対して行う場合を例に説明する。図５は本発明に係る
ＮＡＮＤ型フラッシュメモリ
　「【００６２】第１回目は、読み出し対象のメモリセルトランジスタＭＴ１０を含むメモリストリングＭＳＴＲ１が接続されたビット線ＢＬ０が３Ｖに設定され、ソース線ＳＲＬが０Ｖに設定される。また、ロー回路ＲＣにより
ワード線駆動回路ＷＤＲＶの高耐圧ＮＭＯＳトランジスタ１７−０〜１７−９が導通状態に制御され
ワード線ＷＬ０の駆動電圧ＶＣＧ０が、図４に示すように、負の分布に対応して−１Ｖに設定され
　
　ここにおいて、「【００４５】メモリセルアレイＭＡは、ｎ本のワード線ＷＬとｍ本のビット線ＢＬで結線された、ｎ×ｍ個のセル（図示せず）を有し、メモリストリングに対応したワード線毎のｋブロックＢＬ１〜ＢＬｋを有している。各ワード線ＷＬおよびビット線ＢＬは、セルへのデータ書き込み／読み出し／消去を制御する
ローサーキットＲＣ
に接続され、所望のアドレスのセルへのアクセスが制御される
本発明に係るＮＡＮＤ型フラッシュメモリ
ロー回路ＲＣによりワード線駆動回路ＷＤＲＶの高耐圧ＮＭＯＳトランジスタ１７−０〜１７−９が導通状態に制御され
　
　以上を総合すると、引用例１には、以下の発明（以下「引用例１発明」という。）が記載されているものと認められる。
　
　「所定のメモリセルを選択して動作を行なえるようにワードライン選択信号をデコードするＮＡＮＤ型フラッシュメモリのロー回路ＲＣ及びワード線駆動回路ＷＤＲＶにおいて、
　所望のアドレスのメモリセルへのアクセスを制御するために、駆動信号ＳＲＣを出力するロー回路ＲＣと、
　選択信号供給線ＳＳＧ１がＮＭＯＳトランジスタ１７−９を介して駆動電圧ＶＳＳＧの供給ラインに接続され、
　ワード線ＷＬ０〜ＷＬ７がＮＭＯＳトランジスタ１７−１〜１７−８を介して駆動電圧ＶＣＧ０〜ＶＣＧ７の供給ラインに接続され、選択信号供給線ＤＳＧ１がＮＭＯＳトランジスタ１７−０を介して駆動電圧ＶＤＳＧの供給ラインに接続されているワード線駆動回路ＷＤＲＶで構成され、
　前記ＮＭＯＳトランジスタ１７−９、前記ＮＭＯＳトランジスタ１７−１〜１７−８、前記ＮＭＯＳトランジスタ１７−０のゲートには前記ロー回路ＲＣの駆動信号ＳＲＣが入力されていることを特徴とするＮＡＮＤ型フラッシュメモリのロー回路ＲＣ及びワード線駆動回路ＷＤＲＶ。」
　
（４−２−２）刊行物２
　本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平６−１６８５９７号公報（以下「引用例２」という。）には、図４及び図２８とともに、以下の事項が記載されている。
　
　「【０００１】
【産業上の利用分野】本発明は、記憶した情報を一括して又はブロック毎に一括して電気的消去が可能な不揮発性半導体記憶装置、いわゆるフラッシュメモリに関し、特に消去時にメモリセルの制御電極（コントロールゲート）に負電圧を印加する不揮発性半導体記憶装置に関する。」
　「【００３６】レベル変換回路９は、
アドレスバッファプリデコーダ１７の出力ＲＤＣが“Ｈ”レベル（Ｖ
ＣＣ
≦Ｖ
ＩＨ
）の時には第１の端子２１に印加される電圧（Ｖ
ＩＨ
）若しくは該電圧（Ｖ
ＩＨ
）に近い電圧を、入力ＲＤＣが“Ｌ”レベル（Ｖ
ＳＳ
≧Ｖ
ＩＮ
）の時には第２の端子２２に印加される電圧（Ｖ
ＩＮ
）若しくは該電圧（Ｖ
ＩＮ
）に近い電圧を選択的に出力する
【００３７】
駆動部電源切換回路１１は、駆動部５に対して供給する電源電位Ｖ
１
及びＶ
２
を切り換える
メモリセルアレイ１のデータ消去時には、出力Ｖ
１
を負電位（Ｖ
ＢＢ
）、出力Ｖ
２
を正電位（Ｖ
ＣＣ
）とする
　「【００９３】図２８は第５実施例のフラッシュ・メモリの要部を示す回路図であり、ロウデコーダの１個を示している。なお、図１２、図２１に対応する部分には同一符号を付している。図中、
７１はＮＡＮＤ回路６８の出力をレベル変換するレベル変換回路
【００９４】また、Ｔｐ１８はｐＭＯＳトランジスタ、Ｔｎ１８はｎＭＯＳトランジスタであり、これらｐＭＯＳトランジスタＴｐ１８とｎＭＯＳトランジスタＴｎ１８とで、
ワード線ドライバをなすインバータ７２
【００９５】
このロウデコーダの動作を示す真理値表は表４に示す場合と同様
ワード線ＷＬに対して、必要に応じて、正電圧Ｖ
ＣＣ
、零電圧Ｖ
ＳＳ
、高電圧Ｖ
ＰＰ
又は負電圧Ｖ
ＢＢ
を供給することができ
　
　以上を総合すると、引用例２には、以下の発明（以下「引用例２発明」という。）が記載されているものと認められる。
　
　「負の電圧を出力する駆動部（「駆動部５」又は「ワード線ドライバ」）を制御するために、メモリセルの選択状態に応じて、正の電圧又は負の電圧を出力する制御部（「レベル変換回路」）。」
　
（４−３）対比
　以下に補正後の発明と引用例１発明とを対比する。
　引用例１発明の「駆動信号ＳＲＣ」、「選択信号供給線ＳＳＧ１」、「ＮＭＯＳトランジスタ１７−９」、「駆動電圧ＶＳＳＧ」、「駆動電圧ＶＳＳＧの供給ライン」、「ワード線ＷＬ０〜ＷＬ７」、「ＮＭＯＳトランジスタ１７−１〜１７−８」、「駆動電圧ＶＣＧ０〜ＶＣＧ７」、「駆動電圧ＶＣＧ０〜ＶＣＧ７の供給ライン」、「選択信号供給線ＤＳＧ１」、「ＮＭＯＳトランジスタ１７−０」、「駆動電圧ＶＤＳＧ」、「駆動電圧ＶＤＳＧの供給ライン」、「ワード線駆動回路ＷＤＲＶ」は、それぞれ、補正後の発明の「所定のメモリセルが選択或いは非選択されることを示す信号」、「接地選択ライン（ＧＳＬ）」、「接地選択トランジスタ（ＭＧＳ）」、「接地制御ライン（ＧＳ）に印加された電圧」、「接地制御ライン（ＧＳ）」、「ワードライン（ＷＬ）」、「セルトランジスタ（ＭＳ）」、「ワード制御ライン（Ｓ）に印加された電圧」、「ワード制御ライン（Ｓ）」、「ストリング選択ライン（ＳＳＬ）」、「ストリング選択トランジスタ（ＭＳＳ）」、「ストリング制御ライン（ＳＳ）に印加された電圧」、「ストリング制御ライン（ＳＳ）」、「駆動部」に相当する。
　また、引用例１発明の「ロー回路ＲＣ」は、「所望のアドレスのメモリセルへのアクセスを制御」しているのだから、「所定のメモリセルのアドレスを入力」していると認められる。
　さらに、引用例１発明の「ロー回路ＲＣ及びワード線駆動回路ＷＤＲＶ」は、補正後の発明の「ワードラインデコーダ」に対応する。
　
　したがって、補正後の発明と引用例１発明とは、
　「所定のメモリセルを選択して動作を行なえるようにワードライン選択信号をデコードするＮＡＮＤ型フラッシュメモリのワードラインデコーダにおいて、
　所定のメモリセルのアドレスを入力とし、前記所定のメモリセルが選択或いは非選択されることを示す信号を出力するローデコーダと、
　接地制御ライン（ＧＳ）に印加された電圧を接地選択ライン（ＧＳＬ）に伝達する接地選択トランジスタ（ＭＧＳ）と、
　ワード制御ライン（Ｓ）に印加された電圧をワードライン（ＷＬ）に伝達するセルトランジスタ（ＭＳ）、及びストリング制御ライン（ＳＳ）に印加された電圧をストリング選択ライン（ＳＳＬ）に伝達するストリング選択トランジスタ（ＭＳＳ）からなる駆動部で構成され、
　前記接地選択トランジスタ、前記セルトランジスタ及び前記ストリング選択トランジスタのゲートには前記ローデコーダの出力が入力されていることを特徴とするＮＡＮＤ型フラッシュメモリのワードラインデコーダ。」
　である点で一致し、以下の点で相違する。
　
（相違点１）
　補正後の発明は、「前記ローデコーダから前記所定のメモリセルが選択されたという信号を受けると、正の電圧を出力し、前記所定のメモリセルが非選択されたという信号を受けると、負の電圧を出力する制御部」を有しているのに対し、引用例１発明は、「ワード線駆動回路ＷＤＲＶ」を制御する「駆動信号ＳＲＣ」の電圧が特定されておらず、「駆動信号ＳＲＣ」を出力する「ロー回路ＲＣ」の具体的な構成も特定されていない点。
　
（相違点２）
　補正後の発明は、「前記接地選択トランジスタ、前記セルトランジスタ及び前記ストリング選択トランジスタそれぞれはＰ型基板に形成されたＮウェル、Ｎウェル内に形成されたＰウェルを備え、前記Ｐウェルにはソース、ドレイン領域、及びＰ＋領域が形成され、前記ＮウェルにはＮ＋領域が形成され、前記ソースに印加される負の電圧を前記ドレインに伝達するために前記Ｎ＋領域に電源電圧印加して前記Ｐ＋領域に負の電圧を印加」しているのに対し、引用例１発明の「ＮＭＯＳトランジスタ１７−９」、「ＮＭＯＳトランジスタ１７−１〜１７−８」、「ＮＭＯＳトランジスタ１７−０」は、そのような構成ではない点。
　
（４−４）判断
（４−４−１）相違点１について
　引用例１発明は、「所望のアドレスのメモリセルへのアクセスを制御するため」の信号である「駆動信号ＳＲＣ」の電圧に応じて、駆動部（「ＮＭＯＳトランジスタ」）が負の電圧を出力することから、この負の電圧を出力する駆動部を制御するために、引用例２発明の「メモリセルの選択状態に応じて、正の電圧又は負の電圧を出力する制御部」を適用し、「駆動信号ＳＲＣ」を「所望のアドレスのメモリセルへのアクセス」を行うときに正の電圧とし、それ以外のときに負の電圧とすること、すなわち、本願発明のように、「前記ローデコーダから前記所定のメモリセルが選択されたという信号を受けると、正の電圧を出力し、前記所定のメモリセルが非選択されたという信号を受けると、負の電圧を出力する制御部」を設けることは当業者が容易に想到し得た事項である。
　
（４−４−２）相違点２について
　ＮＭＯＳトランジスタが負の電圧を出力する場合に、ＰＮ接合が順方向になることによって誤動作することを防ぐために、ＮＭＯＳトランジスタをトリプルウェル構造で形成することは、例えば、引用例２（特開平６−１６８５９７号公報）に、図１（２）及び図３（１）とともに、「負電圧駆動する駆動部５の構造として、（ａ）図３の（１）に示す如く、
Ｐ形基板上にあるＮｗｅｌｌ領域内にＰｗｅｌｌ領域を形成し、その中にｎチャネル形ＭＯＳトランジスタを形成
ＭＴ０のような三重ウエルｎチャネルＭＯＳトランジスタ
　
（４−４−３）判断についてのまとめ
　以上検討したとおり、補正後の発明は、当業者における周知技術を勘案することにより、引用例１及び引用例２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　
（４−５）独立特許要件についてのまとめ
　本件補正は、補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものではないから、特許法第１７条の２第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項をいう。以下同じ。）において準用する同法第１２６条第５項の規定に適合しないものである。
　
（５）補正却下の決定についてのむすび
　以上のとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。
　
３．本願発明
　本件補正は上記のとおり却下されたので、本願の請求項１〜４に係る発明は、平成２０年５月２日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜４に記載された事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載された事項により特定される以下のとおりのものである。
　
　「【請求項１】
　所定のメモリセルを選択して動作を行えるようにワードライン選択信号をデコードするＮＡＮＤ型フラッシュメモリのワードラインデコーダにおいて、
　所定のメモリセルのアドレスを入力とし、前記所定のメモリセルが選択或いは非選択されることを示す信号を出力するローデコーダと、
　前記ローデコーダから前記所定のメモリセルが選択されたという信号を受けると、正の電圧を出力し、前記所定のメモリセルが非選択されたという信号を受けると、負の電圧を出力する制御部と、
　接地制御ラインに印加された電圧を接地選択ラインに伝達する接地選択トランジスタ、
　ワード制御ラインに印加された電圧をワードラインに伝達するセルトランジスタ、及び
　ストリング制御ラインに印加された電圧をストリング選択ラインに伝達するストリング選択トランジスタからなる駆動部で構成され、
　前記接地選択トランジスタ、前記セルトランジスタ及び前記ストリング選択トランジスタのゲートには前記制御部の出力が入力され、
　前記接地選択トランジスタ、前記セルトランジスタ及び前記ストリング選択トランジスタのＰウェルには負の電圧が入力されることを特徴とするＮＡＮＤ型フラッシュメモリのワードラインデコーダ。」
　
４．引用刊行物に記載された発明
　引用刊行物１（引用例１）及び引用刊行物２（引用例２）に記載された発明は、上記２．（４−２）において、それぞれ、引用例１発明及び引用例２発明として認定したとおりのものである。
　
５．判断
　本願発明は、補正後の発明から、上記２．（２）に記載した補正事項１についての補正によりなされた技術的限定を省いたものである。
　そうすると、２．（４）において検討したとおり、補正後の発明は、当業者における周知技術を勘案することにより、引用例１及び引用例２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、補正後の発明から技術的限定を省いた本願発明についても、当然に、当業者における周知技術を勘案することにより、引用例１及び引用例２に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおり、本願の請求項１に係る発明は特許法第２９条第２項の規定により特許を受けることができないものであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。