【事件の表示】
　平成１０年特許願第５４４７８８号「安全上重要な制御装置のためのマイクロプロセッサ装置」拒絶査定不服審判事件〔平成１０年１０月２９日国際公開、ＷＯ９８／４８３２６、平成１３年１１月　６日国内公表、特表２００１−５２１６６１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、１９９８年２月１８日（パリ条約による優先権主張外国庁受理１９９７年４月１８日、ドイツ）を国際出願日とする出願であって、平成１６年１２月１０日付けで手続補正書が提出され、同１９年１月１７日付けで拒絶の理由が通知され、同１９年３月２６日付けで意見書及び手続補正書が提出され、同１９年７月５日付けで拒絶の理由が通知され、同１９年１２月２１日付けで意見書及び手続補正書が提出されたが、同２０年２月５日付けで拒絶をすべき旨の査定がなされ、これに対し、同２０年５月１９日付けで本件審判の請求がなされ、同２０年５月２３日付けで明細書に対する手続補正書が提出され、同２１年１１月１３日付けで拒絶の理由が通知され、同２２年４月１３日付けで意見書及び手続補正書が提出されたものである。
　
　
２．本願発明
　本願の請求項１ないし６に係る発明は、平成２２年４月１３日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし６に記載された事項により特定されるものであるところ、請求項１に係る発明（以下、「本願発明」という。）は次のとおりのものと認める。
　
[本願発明]
　「複数の中央処理装置（ＣＰＵ）を備え、これらの中央処理装置が別個のバスシステムを介して、冗長データジェネレータによって生成される冗長データのための記憶場所を含む読出し専用メモリおよび随時書込み読出しメモリと、入出力ユニットと、中央処理装置の出力データまたは出力信号が一致しているかどうかを検査する比較器とに接続され、中央処理装置が、それぞれアンチロックコントロールシステム（ＡＢＳ）、トラクションコントロールシステム（ＴＣＳ）、走行安定性コントロールシステム（ＤＳＣ，ＡＳＭＳ）、サスペンションコントロールシステムなどの自動車のブレーキング機能に介入するコントロールシステムのための同じ完全なプログラムを実行し、中央処理装置がバスシステムを介して互いに情報を連絡し、バスシステムがバイパスによって互いに接続され、このバイパスにより、中央処理装置が冗長データや命令を含む作業中のデータを一緒に読出しおよび実行することができる、冗長的なデータ処理による安全上重要な制御のためのマイクロプロセッサ装置において、
　各々１つのバスシステム（４，５，６）を備えた３個の中央処理装置（１，２，３）が設けられ、読出し専用メモリ（７，１２，１７）と随時書込み読出しメモリ（８，１３，１８）のために、自動車のブレーキング機能に介入するコントロールシステムのための完全なプログラム自体及びこの完全なプログラムを実行する際のデータを保存するのに必要な記憶容量を一つの記憶容量単位として、この記憶容量単位の少なくとも２倍の記憶容量のメモリとこれらの少なくとも２倍の記憶容量のメモリのための冗長データ用のメモリとの記憶場所が全体として提供され、二つの中央処理装置（１，３）が属するデータ処理システム（ＭＣ１，ＭＣ３）の読出し専用メモリ（７，１７）と随時書込み読出メモリ（８，１８）は、それぞれ当該の記憶容量単位と等しい記憶容量を有し、自動車のブレーキング機能に介入するコントロールシステムのための同じ完全なプログラム自体及びそのような完全なプログラムを実行する際のデータを保存しており、その他の中央処理装置（２）が属するデータ処理システム（ＭＣ２）の読出し専用メモリ（１２）と随時書込み読出メモリ（１３）は、当該の冗長データを保存しており、すべての中央処理装置（１，２，３）と記憶場所の間での書込みおよび読出し方向の接続とすべての入出力ユニット（９，１９）に対する接続とがバイパス（１４，１６）を介して行われることと、
　それぞれ一つの中央処理装置（１，３）、バスシステム（４，６）、メモリ（７，８；１７，１８）、入出力ユニット（９，１９）および周辺装置（１０，２０）から成る２つの完全なデータ処理系が、当該の同じ完全なプログラムを実行し、一つの中央処理装置（２）、バスシステム（５）およびメモリ（１２，１３）から成る１つの不完全なデータ処理系が、完全なデータ処理系のメモリ（７，８；１７，１８）のための冗長データを提供するとともに、完全なデータ処理系のメモリ（７，８；１７，１８）に保存されたプログラム及びデータを読み出して、完全なデータ処理系と同じ完全なプログラムを
実行して、
を特徴とするマイクロプロセッサ装置。」
　
　なお、本願の特許請求の範囲の請求項１には「実行して、、」と記載されているが、前記記載における句読点「、、」は、「、」の誤記であることは明らかであるので上記のとおり認定した。上記下線は当該誤記を修正した箇所を示すために、当審にて付与したものである。
　
　
３．引用刊行物及びその記載事項
　平成２１年１１月１３日付けの拒絶の理由には、本件出願の優先日前に頒布された次の刊行物が引用されている。
　
[引用刊行物]
　刊行物：国際公開第９７／０６４８７号
　
（１）上記刊行物の記載事項
　上記刊行物はドイツ語による出願であるため、以下では、摘記箇所は上記刊行物における箇所を示すこととするが、記載事項についてはその日本語訳（上記刊行物の公表特許公報である特表平１１−５１０９２５号公報の訳文を採用）を示すこととする。
　
ア．第１ページ第１−末行
　「　　　安全上重要な制御装置のためのマイクロプロセッサ装置
　本発明は、同じ入力情報を受けて同じプログラムを処理する、同期的に動作する２個の中央ユニットまたはＣＰＵと、読出し専用メモリ（ＲＯＭ）および随時書込み読出しメモリ（ＲＡＭ）と、テスト情報のための記憶場所と、テスト情報発生器と、中央ユニットの出力情報をチェックし、不一致のときに切断信号を発生する比較器とを備えた、安全上重要な（安全臨界の）制御装置のために設けられるマイクロプロセッサ装置に関する。
　安全上重要な制御装置には、例えばブレーキ機能に介入する自動車制御装置が所属する。この自動車制御装置のうち、特にホイールロックコントロールシステムまたはアンチロックコントロールシステム（ＡＢＳ）と、トラクションスリップコントロールシステム（ＡＳＲ、ＴＣＳ等）が多くの形で市場で入手可能であり、重要である。走行安定性コントロールシステム（ＤＳＣ、ＡＳＭＳ）とサスペンションコンロールシステム等は同様に安全上重要である。なぜなら、これらのシステムがブレーキ介入に基づいているかあるいはそれが機能しないとき車両の走行安定性を損なうことがあり得るからである。従って、このようなシステムの機能実施可能性を常に監視することが必ず必要である。それによって、エラーが発生したときに、コントロールを停止するかあるいは安全性にとってあまり危険でない状態に切り換えることができる。」
　
イ．第５ページ第２０行−第７ページ第８行
　「　本発明によるマイクロプロセッサ装置の原理的な構造と作用を説明するために添付の図が役立つ。この実施の形態では、マイクロプロセッサ装置はシングルチップマイクロコンピュータ装置である。このシングルチップマイクロコンピュータは、コンピュータコアまたはプロセッサコアあるいはＣＰＵと呼ばれる、同期作動する２個の中央ユニット１，２と、別個のバスシステム３，４（バス１，バス２）を備えている。両中央ユニット１，２にとって共通のクロックは、接続部ｃ１（共通クロック）から供給される。中央ユニット１は、読出し専用メモリ５（ＲＯＭ）と、随時書込み読出しメモリ６（ＲＡＭ）と、入力ステージ７，８（周辺装置１、ポート１）と、出力ステージ９とによって補足されて完全なマイクロコンピュータＭＣ１が形成される。これに対して、第２のバスシステム４（バス２）には、中央ユニット２のほかに、テストデータメモリ１０，１１と入力ステージ１２，１３と出力ステージ１４だけが接続されている。読出し専用メモリ５内のデータのためのテストデータ記憶場所はメモリ１０内に収納され、随時書込み読出しメモリ６のためのテストデータはメモリ１１内に収納されている。全体が“リーン”マイクロコンピュータＭＣ２を形成している。
　更に、両バスシステム３，４（バス１，バス２）はドライバステージ１５，１６，１７によって接続されている。これは本発明によって重要である。このドライバステージは、入って来るデータを両中央ユニット１，２によって一緒に読むことを可能にする。ステージ１５〜１７はドライバ（またはイネーブル機能を有する“バッファ”）である。ドライバ１５〜１７の伝送方向は矢印によって示してある。ドライバ１５はバスシステム３（バス１）内にあるデータを中央ユニット２に伝送する働きをし、ドライバ６はテストデータメモリ１０，１１からテスト情報またはテストデータを中央ユニット１に伝送する働きをし、ドライバ１７は第２のバスシステム（バス２）の入力ステージ１２，１３からデータを中央ユニット１に伝送する働きをする。
　バスシステム３，４はそれぞれコントロールバス“Ｃ”とデータバス“Ｄ”とアドレスバス“Ａ”を備えている。データバスはテストデータ“ｐ”も含んでいる。従って、ハードウェア比較器１８と、同じチップに場所的に分離して配置された同じような比較器１９において一致（相関関係）を検査される中央ユニットの入力データと出力データは、“ＣＤｐＡ”で示してある。
　公知の装置と異なり、本発明によるマイクロプロセッサ装置の場合には、アクティブプロセッサとパッシブプロセッサを区別することができない。両プロセッサコアまたは中央ユニット１，２は同じ権限がある。両プロセッサコアまたは中央ユニットは一緒に読み出されるデータを完全に冗長的に処理する。このデータには、テスト情報または冗長情報と制御命令が属する。プロセッサ１，２の入力信号と出力信号は相関関係が検査され、所属のバスシステム３，４と出力ユニット９，１４を経て、象徴的に示した弁操作制御装置２０に供給される。この弁操作制御装置は次のように機能する。」
　
ウ．第７ページ第３１行−第８ページ第１１行
　「　すなわち、本発明では、演算ユニット全部とシーケンス制御部を含む中央ユニットは、演算結果を保護し、プログラムを正しく実行するために、二重に形成されている。データバスはそれぞれ、例えばパリティビットのためのテストデータまたは冗長情報のための発生器だけ拡張されている。両中央ユニットの出力信号はチェックのためにハードウェア比較器（１８，１９）に導かれる。この比較器はテスト信号を含む信号の同一性をチェックし、プログラムの同期実行が冗長性中央ユニットによって互いに異なる結果を生じるときには、システムを切断する。」
　
エ．第８ページ第３０行−第９ページ第１０行
　「本発明の重要な特徴は、データ処理操作の充分な冗長性および“保護”にもかかわらず、メモリのコストが比較的に少なくて済むことにある。すなわち、読出し専用メモリと随時書込み読出しメモリは前述のように、両マイクロコンピュータの一方（ＭＣ１）のためだけに設けられ、第２のマイクロコンピュータ（ＭＣ２）にはテストデータのための記憶場所（１０，１１）だけが組み込まれている。両バスシステムを接続するドライバステージ１５，１６，１７により、それにもかかわらず、データ処理操作時に、記憶された有効データとテストデータが両中央ユニットに供される。」
　
オ．第９ページ第１６行−第１０ページ第１行
　「　記憶されたデータおよび記憶すべきデータの読出しおよび書込みの際のエラーの識別のために、テストデータまたはパリティデータが用いられる。読出し専用メモリと随時書込み読出しメモリの各々の記憶セルには、テストデータのための記憶場所だけを有する第２のマイクロプロセッサＭＣ２のメモリ１０，１１内で同じアドレスで、冗長信号が格納されている。読出し専用メモリのためのテスト情報または冗長情報はプログラミング中に既に定められている。随時書込み読出しメモリの場合、このテスト情報または冗長情報は書込みの際に発生させられる。データや命令の読出しと同様に、テスト情報または冗長情報は両バスシステム３，４を接続するドライバステージ１６を経て伝達される。書込みアクセスの際に、書込むべきデータは冗長情報だけ拡張される。この冗長情報はデータと共に記憶される。読出しアクセスの場合には、このデータと逆読みされる冗長情報は比較器１８，１９によって正当性がチェックされる。」
　
カ．第１０ページ第２２行−第１１ページ末行
　「　テストデータまたは冗長データを発生するためにパリティ発生器が使用されるとき、本発明によるシステムの場合には、２個の発生器が必要である。この発生器は例えば中央ユニット１，２または比較器１８，１９に収納することができる。随時書込み読出しメモリのために供される付加的な記憶場所（メモリ１１）に書込みアクセスする際に、冗長発生器によって中央ユニット２内で発生する情報が記憶される。読出し専用メモリまたは随時書込み読出しメモリ内のテストデータのための付加的な記憶場所に読出しアクセスする際に、冗長発生器によって発生した情報は、読出された冗長情報と相互関係が比較される。
　適当な冗長発生器は例えば公知のごとく、排他的オアゲート（排他的論理和ゲート）によって実現可能である。」
　
キ．第１２ページ、特許請求の範囲第１項
　「１．同じ入力情報を受けて同じプログラムを処理する、同期的に動作する２個の中央ユニットまたはＣＰＵと、読出し専用メモリ（ＲＯＭ）および随時書込み読出しメモリ（ＲＡＭ）と、テストデータのための記憶場所と、テストデータ発生器と、中央ユニットの出力データまたは出力信号をチェックし、不一致のときに切断信号を発生する比較器とを備えた、安全上重要な制御装置のためのマイクロプロセッサ装置において、中央ユニットまたはＣＰＵ（１，２）が別個のバスシステム（３，４）を介して読出専用メモリ（５，１０）および随時書込み読出しメモリ（６，１１）と入力ユニット（７，８，１２，１３）と出力ユニット（９，１４）に接続され、バスシステム（３，４）がドライバステージ（１５，１６，１７）によって互いに接続され、このドライバステージにより、両中央ユニット（１，２）が、テストデータと命令を含む懸案のデータ、すなわち両バスシステム（３，４）に供されるデータを一緒に読出しおよび処理することができることを特徴とするマイクロプロセッサ装置。」
　
　マイクロプロセッサ装置の技術分野において、プログラムに加えてプログラムを実行する際のデータを保存する必要があることは技術常識であり、また、上記摘記事項エ．において「第２のマイクロコンピュータ（ＭＣ２）にはテストデータのための記憶場所（１０，１１）だけが組み込まれている」と記載されていることからみて、刊行物１記載のマイクロプロセッサ装置において、プログラムとデータとが、完全なマイクロコンピュータ（ＭＣ１）の読出し専用メモリ（５）と随時書込み読出しメモリ（６）に保存されていることは明らかである。
　そうすると、上記摘記事項ア．ないしキ．を技術常識を勘案しながら本願発明に照らして整理すると、上記刊行物には次の発明（以下、「引用発明」という）が記載されていると認められる。
　
[引用発明]
　「複数の中央ユニットを備え、これらの中央ユニットが別個のバスシステムを介して、発生器によって発生する冗長データのための記憶場所を含む読出し専用メモリおよび随時書込み読出しメモリと、入力ユニット及び出力ユニットと、中央ユニットの出力データまたは出力信号が一致しているかどうかを検査する比較器とに接続され、中央ユニットが、それぞれアンチロックコントロールシステム（ＡＢＳ）、トラクションスリップコントロールシステム（ＴＣＳ）、走行安定性コントロールシステム（ＤＳＣ，ＡＳＭＳ）、サスペンションコントロールシステムなどの自動車のブレーキ機能に介入するコントロールシステムのための同じプログラムを処理し、中央ユニットがバスシステムを介して互いに情報を連絡し、バスシステムがドライバステージによって互いに接続され、このドライバステージにより、中央ユニットが冗長データや命令を含む作業中のデータを一緒に読出しおよび処理することができる、冗長的なデータ処理による安全上重要な制御のためのマイクロプロセッサ装置において、
　各々１つのバスシステム（３，４）を備えた２個の中央ユニット（１，２）が設けられ、読出し専用メモリ（５，１０）と随時書込み読出しメモリ（６，１１）のために、自動車のブレーキ機能に介入するコントロールシステムのためのプログラム自体及びこのプログラムを実行する際のデータを保存するのに必要な記憶容量を一つの記憶容量単位として、この記憶容量単位の少なくとも１倍の記憶容量のメモリとこの少なくとも１倍の記憶容量のメモリのための冗長データ用のメモリとの記憶場所が全体として提供され、一つの中央ユニット（１）が属するマイクロコンピュータ（ＭＣ１）の読出し専用メモリ（５）と随時書込み読出メモリ（６）は、少なくとも当該の記憶容量単位と等しい記憶容量を有し、自動車のブレーキ機能に介入するコントロールシステムのためのプログラム自体及びそのようなプログラムを実行する際のデータを保存しており、その他の中央ユニット（２）が属するマイクロコンピュータ（ＭＣ２）の読出し専用メモリ（１０）と随時書込み読出メモリ（１１）は、当該の冗長データを保存しており、すべての中央ユニット（１，２）と記憶場所の間での書込みおよび読出し方向の接続とすべての入力ユニット（７，８，１２，１３）及び出力ユニット（９，１４）に対する接続とがドライバステージを介して行われることと、
　一つの中央ユニット（１）、バスシステム（３）、メモリ（５，６）、入力ユニット（７，８）及び出力ユニット（９）、周辺装置（７）から成る１つの完全なデータ処理系が、当該のプログラムを実行し、一つの中央ユニット（２）、バスシステム（４）およびメモリ（１０，１１）から成る１つのリーンなデータ処理系が、完全なデータ処理系のメモリ（５，６）のための冗長データを提供するとともに、完全なデータ処理系のメモリ（５，６）に保存されたプログラム及びデータを読み出して、完全なデータ処理系と同じプログラムを実行して、これらのデータ処理系は、正常時に冗長的なデータ処理を実行し、中央ユニット（１，２）の故障時に、比較器（１８、１９）の出力信号によりシステムを切断するマイクロプロセッサ装置。」
　
　
４．対比
　本願発明と引用発明とを対比すると、引用発明の「中央ユニット」は本願発明の「中央処理装置（ＣＰＵ）」に相当し、以下同様に、「発生器」は「冗長データジェネレータ」に、「発生する」は「生成される」に、「トラクションスリップコントロールシステム」は「トラクションコントロールシステム」に、「ブレーキ機能」は「ブレーキング機能」に、「プログラム」は「完全なプログラム」に、「処理」は「実行」に、「ドライバステージ」は「バイパス」に、「マイクロコンピュータ」は「データ処理システム」に、「リーンな」は「不完全な」に、それぞれ相当する。
　また、引用発明の「入力ユニット及び出力ユニット」は「入力及び出力を行うための手段」という限りにおいて本願発明の「入出力ユニット」と共通する。
　
　そうすると、両者の一致点と相違点は以下のとおりと認められる。
　
[一致点]
　「複数の中央処理装置（ＣＰＵ）を備え、これらの中央処理装置が別個のバスシステムを介して、冗長データジェネレータによって生成される冗長データのための記憶場所を含む読出し専用メモリおよび随時書込み読出しメモリと、入力及び出力を行うための手段と、中央処理装置の出力データまたは出力信号が一致しているかどうかを検査する比較器とに接続され、中央処理装置が、それぞれアンチロックコントロールシステム（ＡＢＳ）、トラクションコントロールシステム（ＴＣＳ）、走行安定性コントロールシステム（ＤＳＣ，ＡＳＭＳ）、サスペンションコントロールシステムなどの自動車のブレーキング機能に介入するコントロールシステムのための同じ完全なプログラムを実行し、中央処理装置がバスシステムを介して互いに情報を連絡し、バスシステムがバイパスによって互いに接続され、このバイパスにより、中央処理装置が冗長データや命令を含む作業中のデータを一緒に読出しおよび実行することができる、冗長的なデータ処理による安全上重要な制御のためのマイクロプロセッサ装置において、
　各々１つのバスシステムを備えた複数個の中央処理装置が設けられ、読出し専用メモリと随時書込み読出しメモリのために、自動車のブレーキング機能に介入するコントロールシステムのためのプログラム自体及びこのプログラムを実行する際のデータを保存するのに必要な記憶容量を一つの記憶容量単位として、複数個中の一部の中央処理装置が属するデータ処理システムの読出し専用メモリと随時書込み読出メモリは、少なくとも当該の記憶容量単位と等しい記憶容量を有し、自動車のブレーキング機能に介入するコントロールシステムのための完全なプログラム自体及びそのような完全なプログラムを実行する際のデータを保存しており、その他の中央処理装置が属するデータ処理システムの読出し専用メモリと随時書込み読出メモリは、冗長データを保存しており、すべての中央処理装置と記憶場所の間での書込みおよび読出し方向の接続とすべての入力及び出力を行うための手段に対する接続とがバイパスを介して行われることと、
　一つの中央処理装置、バスシステム、メモリ、入力及び出力を行うための手段及び周辺装置から成る完全なデータ処理系が、当該の完全なプログラムを実行し、一つの中央処理装置、バスシステムおよびメモリから成る不完全なデータ処理系が、完全なデータ処理系のメモリのための冗長データを提供するとともに、完全なデータ処理系のメモリに保存されたプログラム及びデータを読み出して、完全なデータ処理系と同じ完全なプログラムを実行して、これらのデータ処理系は、正常時に冗長的なデータ処理を実行するマイクロプロセッサ装置。」である点。
　
[相違点１]
　本願発明は、入力及び出力を行うための手段が「入出力ユニット」であるのに対し、引用発明は「入力ユニット及び出力ユニット」である点。
　
[相違点２]
　本願発明は、完全なデータ処理系における読出し専用メモリと随時書込み読出しメモリの記憶容量が「記憶容量単位と等しい」のに対し、引用発明は「少なくとも記憶容量単位と等しい記憶容量」を有するものの、「記憶容量単位と等しい記憶容量」であるかは明らかでない点。
　
[相違点３]
　本願発明は、「２つの完全なデータ処理系」と「１つの不完全なデータ処理系」とを有し、それに伴い「記憶容量単位の少なくとも２倍の記憶容量のメモリとこれらの少なくとも２倍の記憶容量のメモリのための冗長データ用のメモリとの記憶場所が全体として提供され」るものであって、いわゆる３重化されたデータ処理系を構成しており、「中央処理装置（１，２，３）の故障時に、比較器（１５，２２，２３）の出力信号が供給されるハードウェア構成の識別ステージ（２４）において多数決によって故障した中央処理装置が識別され、かつ冗長的なデータ処理とデータ処理結果が一致しているかどうかの比較とを行う緊急動作機能が維持されるように相互結合され、故障した中央処理装置からの出力信号または制御信号の出力が阻止される」のに対し、引用発明は「１つの完全なデータ処理系」と「１つの不完全なデータ処理系」とを有し、それに伴い「記憶容量単位の少なくとも１倍の記憶容量のメモリとこれらの少なくとも１倍の記憶容量のメモリのための冗長データ用のメモリとの記憶場所が全体として提供され」るものであって、いわゆる２重化されたデータ処理系を構成しており、「中央処理装置（１、２）の故障時に、比較器（１８、１９）の出力信号によりシステムを切断する」点。
　
５．判断
[相違点１について]
　制御装置の技術分野において、入力及び出力を行うための手段として「入出力ユニット」を用いることは例示するまでもなく従来周知であり、引用発明において、入力及び出力を行うための手段として、「入力ユニット及び出力ユニット」に代えて「入出力ユニット」を用いることは、当業者が適宜実施し得る程度のことにすぎない。
　
[相違点２について]
　不必要な記憶容量を確保することはコスト等の観点からみて好ましくないことは明らかであるから、引用発明の「少なくとも記憶容量単位と等しい記憶容量」を、「記憶容量単位と等しい記憶容量」とすることは、当業者が適宜選択できる設計的事項にすぎない。
　
[相違点３について]
　制御装置の技術分野において、制御装置を３重化すると共に、多数決によって故障した制御装置を識別しつつ、冗長的なデータ処理とデータ処理結果が一致しているかどうかの比較を行い、制御機能を維持するようにして、制御装置の信頼性を向上させることは、例えば、平成２１年１１月１３日付けの拒絶の理由で示した特開昭５８−１７８４０２号公報第２ページ左上欄第１４行−右上欄第８行並びに同ページ左下欄第９行−第３ページ左上欄第１３行に記載されている他、特開平６−１６１７９９号公報段落【０００２】及び図４（ｂ）、特開昭６０−１５１７０６号公報第１ページ右欄第１５行−第２ページ左上欄第１３行及び特開昭６３−１１３７０５号公報第３ページ左第２０行−右下欄第１行に記載されているごとく、従来周知の技術である。
　そして、引用発明は、安全上重要なマイクロプロセッサ装置であって、信頼性の向上は自明な課題である。
　よって、引用発明において、信頼性を向上すべく上記周知技術を適用し、２つの完全なデータ処理系と不完全なデータ処理系とにより３重化されたデータ処理系を構成すると共に、多数決によって故障した中央処理装置を識別しつつ、冗長的なデータ処理とデータ処理結果が一致しているかのどうかの比較とを行う緊急動作機能を維持させるようにすることは、当業者が格別の創意を要することなく容易になし得た程度のことである。
　なお、引用発明に上記周知技術を適用してデータ処理系を３重化するに際し、完全なデータ処理系２つと不完全なデータ処理系１つで３重化する場合と、完全なデータ処理系１つと不完全なデータ処理系２つとで３重化する場合の２とおりが考えられるが、引用発明が安全上重要なマイクロプロセッサであることに鑑みれば、信頼性を重視して前者を選択することは、当業者が普通に選択し得た程度のことにすぎない。
　また、２つの完全なデータ処理系と不完全なデータ処理系とにより３重化されたデータ処理系を構成すれば、「記憶容量単位の少なくとも２倍の記憶容量のメモリとこれらの少なくとも２倍の記憶容量のメモリのための冗長データ用のメモリとの記憶場所が全体として提供され」ることは明らかである。
　
　
６．本願発明の効果について
　本願発明によってもたらされる効果も、引用発明と上記周知技術とから、当業者であれば予測できる範囲内のものであって格別顕著なものではない。
　
　
７．結び
　以上のとおり、本願発明は、上記刊行物記載の発明と上記周知技術とに基づき、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、本件出願のその余の請求項に係る発明について検討するまでもなく、本件出願は拒絶されるべきものである。
　よって、結論のとおり審決する。