(57)【特許請求の範囲】
【請求項１】
第１導電型ベース層と、
前記第１導電型ベース層の表面部に部分的に形成された第２導電型ベース層と、
前記第２導電型ベース層の表面部に部分的に形成された第１導電型ソース層と、
前記第１導電型ソース層および前記第１導電型ベース層の間の前記第２導電型ベース層の表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記第１導電型ソース層および前記第１導電型ベース層の間の前記第２導電型ベース層に対向するように、前記ゲート絶縁膜上に形成されたゲート電極と、
前記第２導電型ベース層に連なるように前記第１導電型ベース層内に形成され、前記第２導電型ベース層から前記第１導電型ベース層の裏面に向かって延びた第２導電型コラム層と、
前記第１導電型ベース層の裏面部に部分的に形成された第２導電型コレクタ層と、
前記第１導電型ソース層に電気的に接続されたソース電極と、
前記第１導電型ベース層の前記裏面に接するように形成され、前記第１導電型ベース層および前記第２導電型コレクタ層に電気的に接続されたドレイン電極とを含み、
前記第２導電型コレクタ層は、前記第２導電型コラム層の直下の位置から前記第１導電型ベース層の前記裏面に沿って離れた位置に配置されており、
前記第２導電型コレクタ層は、前記ゲート電極の直下の位置に配置されている、半導体装置。
【請求項２】
前記第１導電型ベース層は、その前記裏面部に形成され、当該第１導電型ベース層の他の部分よりも不純物濃度が高い第１導電型コンタクト層を含む、請求項１に記載の半導体装置。
【請求項３】
前記第１導電型ベース層は、相対的に不純物濃度が小さいドリフト層と、前記ドリフト層よりも相対的に不純物濃度が高く、前記ドリフト層を支持する基板とを含み、
前記基板が前記第１導電型コンタクト層を兼ねている、請求項２に記載の半導体装置。
【請求項４】
前記第１導電型コンタクト層は、前記第１導電型ベース層の前記裏面部の全体に形成されており、
前記第２導電型コレクタ層は、その第１導電型コンタクト層を厚さ方向に貫通して形成されている、請求項２または３に記載の半導体装置。
【請求項５】
前記第１導電型ベース層は、前記第２導電型コラム層の下端と前記裏面との間に３０μｍ以上の厚さを有している、請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記第２導電型コレクタ層は、６μｍを超え１６μｍ以下の幅を有している、請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記第２導電型コレクタ層は、前記第１導電型ベース層の前記裏面から０．２μｍ〜３．０μｍの深さを有している、請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記第２導電型コレクタ層は、１×１０１７ｃｍ−３〜１×１０２２ｃｍ−３の不純物濃度を有している、請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
それぞれが柱状に形成された複数の前記第２導電型コラム層が、千鳥格子状に配置されている、請求項１〜８のいずれか一項に記載の半導体装置。
【請求項１０】
各前記第２導電型コラム層は、四角柱状に形成されている、請求項９に記載の半導体装置。
【請求項１１】
各前記第２導電型コラム層は、六角柱状に形成されている、請求項９に記載の半導体装置。
【請求項１２】
それぞれが層状に形成された複数の前記第２導電型コラム層が、ストライプ状に配置されている、請求項１〜８のいずれか一項に記載の半導体装置。
【請求項１３】
前記ゲート絶縁膜が前記第１導電型ベース層の表面を覆うように形成され、当該ゲート絶縁膜上に前記ゲート電極が形成されたプレーナゲート構造を有する、請求項１〜１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記第１導電型ベース層の表面から前記第１導電型ソース層および第２導電型ベース層を貫通するゲートトレンチが形成され、当該ゲートトレンチに、前記ゲート絶縁膜を介して前記ゲート電極が充填されたトレンチゲート構造を有する、請求項１〜１２のいずれか一項に記載の半導体装置。
【請求項１５】
前記第２導電型コレクタ層は、前記第１導電型ベース層の表面から前記裏面に向かって幅が小さくなるテーパ形状を有している、請求項１〜１４のいずれか一項に記載の半導体装置。
【請求項１６】
前記第２導電型コレクタ層の不純物濃度は、前記第１導電型ベース層の前記裏面に沿う方向に一定である、請求項１〜１５のいずれか一項に記載の半導体装置。
【請求項１７】
前記第２導電型コレクタ層の不純物濃度は、前記第１導電型ベース層の前記裏面に直交する方向に一定である、請求項１〜１６のいずれか一項に記載の半導体装置。
【請求項１８】
前記第２導電型コレクタ層の不純物濃度は、前記第１導電型ベース層の前記裏面に沿う方向に変化している、請求項１〜１５のいずれか一項に記載の半導体装置。
【請求項１９】
前記第２導電型コレクタ層の不純物濃度は、前記第１導電型ベース層の前記裏面に直交する方向に変化している、請求項１〜１５のいずれか一項に記載の半導体装置。
【請求項２０】
前記第１導電型ベース層内において前記第２導電型コラム層と前記第２導電型コレクタ層との間に配置され、ドナー化された第１重粒子を含む空乏層緩和領域をさらに含む、請求項１〜１９のいずれか一項に記載の半導体装置。
【請求項２１】
前記第１導電型ベース層内に配置され、トラップレベルを形成する第２重粒子を含むトラップレベル領域をさらに含む、請求項１〜２０に記載の半導体装置。
【請求項２２】
前記空乏層緩和領域の厚さが、前記トラップレベル領域の厚さよりも大きい、請求項２１に記載の半導体装置。
【請求項２３】
前記第２重粒子が、プロトン、３Ｈｅ＋＋、４Ｈｅ＋＋のいずれかを含む、請求項２１または２２に記載の半導体装置。
【請求項２４】
前記第１重粒子が、プロトン、３Ｈｅ＋＋、４Ｈｅ＋＋のいずれかを含む、請求項２０〜２３のいずれか一項に記載の半導体装置。
【請求項２５】
第１導電型ベース層を形成する工程と、
前記第１導電型ベース層の表面部に部分的に第２導電型ベース層を形成する工程と、
前記第２導電型ベース層の表面部に部分的に第１導電型ソース層を形成する工程と、
前記第１導電型ベース層内に、前記第２導電型ベース層に連なり、前記第２導電型ベース層から前記第１導電型ベース層の裏面に向かって延びた第２導電型コラム層を形成する工程と、
前記第１導電型ソース層および前記第１導電型ベース層の間の前記第２導電型ベース層の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記第１導電型ソース層および前記第１導電型ベース層の間の前記第２導電型ベース層に対向するように、前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記第１導電型ソース層に電気的に接続されたソース電極を形成する工程と、
前記第１導電型ベース層の裏面部に部分的に第２導電型コレクタ層を形成する工程と、
前記第１導電型ベース層および前記第２導電型コレクタ層に電気的に接続されたドレイン電極を形成する工程とを含み、
前記第２導電型コレクタ層を形成する工程は、前記第２導電型コラム層の直下の位置から前記第１導電型ベース層の前記裏面に沿って離れた位置であり、かつ、前記ゲート電極の直下の位置に前記第２導電型コレクタ層を形成する工程を含む、半導体装置の製造方法。
【請求項２６】
前記第２導電型コレクタ層を形成する工程は、前記第１導電型ベース層の裏面に選択的に第２導電型不純物をイオン注入し、アニール処理することにより前記第２導電型コレクタ層を形成する工程を含む、請求項２５に記載の半導体装置の製造方法。
【請求項２７】
前記第１導電型ベース層の裏面に第１導電型不純物をイオン注入し、アニール処理することにより、前記第１導電型ベース層の裏面部に当該第１導電型ベース層の他の部分よりも不純物濃度が高い第１導電型コンタクト層を形成する工程をさらに含む、請求項２５または２６に記載の半導体装置の製造方法。
【請求項２８】
前記第２導電型コレクタ層を形成する工程は、前記第１導電型コンタクト層を形成する工程の後に実行され、ホウ素（Ｂ）イオンを注入し、次に二フッ化ホウ素（ＢＦ２）イオンを注入する２段階イオン注入工程を含む、請求項２７に記載の半導体装置の製造方法。
【請求項２９】
前記二フッ化ホウ素（ＢＦ２）イオンを注入する工程では、前記ホウ素（Ｂ）イオンを注入する工程よりも小さな注入エネルギでＢＦ２イオンを注入する、請求項２８に記載の半導体装置の製造方法。
【請求項３０】
前記第２導電型コレクタ層を形成するときの前記アニール処理が、レーザアニール処理である、請求項２５〜２９のいずれか一項に記載の半導体装置の製造方法。
【請求項３１】
前記第１導電型ベース層を形成する工程は、基板上に前記第１導電型ベース層をエピタキシャル成長により形成し、前記ソース電極を形成した後に前記基板を除去する工程を含む、請求項２５〜３０のいずれか一項に記載の半導体装置の製造方法。
【請求項３２】
前記基板を除去する工程は、前記基板をその裏面から研削して除去する工程を含む、請求項３１に記載の半導体装置の製造方法。
【請求項３３】
前記第１導電型ベース層を形成する工程は、第２導電型不純物を所定の位置に選択的に注入しながら第１導電型半導体層を形成する工程を繰り返すことにより、第２導電型不純物の注入位置が上下間で重なり合う複数層の前記第１導電型半導体層を積層させて前記第１導電型ベース層を形成する工程を含み、
前記第２導電型コラム層を形成する工程は、前記第１導電型ベース層をアニール処理することにより、複数層の前記第１導電型半導体層の第２導電型不純物を拡散させて前記第２導電型コラム層を形成する工程を含む、請求項２５〜３２のいずれか一項に記載の半導体装置の製造方法。
【請求項３４】
前記第２導電型コラム層を形成する工程は、
前記第１導電型ベース層に選択的にトレンチを形成する工程と、
当該トレンチを満たし、前記第１導電型ベース層の表面が覆われるまで第２導電型半導体層を堆積させる工程と、
前記トレンチ外の前記第２導電型半導体層をエッチバックにより除去することにより、前記トレンチに埋設された前記第２導電型コラム層を形成する工程とを含む、請求項２５〜３２のいずれか一項に記載の半導体装置の製造方法。
【請求項３５】
前記第１導電型ベース層を形成する工程は、第１導電型基板上に第１導電型ドリフト層をエピタキシャル成長により形成する工程を含み、
前記第２導電型コレクタ層を形成する工程は、
前記第１導電型ドリフト層の形成に先立って前記第１導電型基板の表面に選択的に第２導電型不純物をイオン注入して前記第２導電型コレクタ層を形成する工程と、
前記第１ドリフト層を成長させた後、前記第１導電型基板を裏面から研削することにより、前記第２導電型コレクタ層を前記第１導電型基板の前記裏面から露出させる工程とを含む、請求項２５に記載の半導体装置の製造方法。
【請求項３６】
前記第１導電型ベース層を形成する工程は、第１導電型基板上に第１導電型ドリフト層をエピタキシャル成長により形成する工程を含み、
前記第２導電型コレクタ層を形成する工程は、
前記第１導電型ドリフト層の形成に先立って前記第１導電型基板を表面からエッチングすることにより、前記第１導電型基板に選択的にトレンチを形成する工程と、
前記第１導電型基板の前記表面が覆われるまで第２導電型半導体層を堆積させる工程と、
前記トレンチ外の前記第２導電型半導体層を研磨することにより、前記トレンチに埋設された前記第２導電型コレクタ層を形成する工程と、
前記第１ドリフト層を成長させた後、前記第１導電型基板を裏面から研削することにより、前記第２導電型コレクタ層を前記第１導電型基板の前記裏面から露出させる工程とを含む、請求項２５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スーパージャンクション構造を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
冷蔵庫、エアコンディショナ、洗濯機等の家電、太陽光発電システム、風力発電システム等のエネルギ関連システム、電気自動車（ＥＶ）、ハイブリッド電気自動車（ＨＥＶ）等の自動車の各種セットに組み込まれたインバータ回路や電源回路において使用されるスイッチング素子として、たとえば、ＩＧＢＴ（Insulated Gate Bipolar Semiconductor）、および特許文献１の伝導度変調型ＭＯＳＦＥＴが公知である。
【０００３】
特許文献１の伝導度変調型ＭＯＳＦＥＴは、ｐ＋コレクタ領域と、ｐ＋コレクタ領域に接するｎ−高抵抗領域と、ｎ−高抵抗領域の表面部に選択的に形成されたｐベース領域と、ｐベース領域の表面部に形成された２つのｎ＋ソース領域と、これらｎ＋ソース領域の間に形成されたｐ＋ウェル領域と、ｎ＋ソース領域とｎ−高抵抗領域の露出部に挟まれたｐベース領域にチャネルを形成するために、絶縁膜を介して形成されたゲート電極と、ｎ−高抵抗領域の裏面に形成され、ｎ−高抵抗領域よりも高濃度なｎ領域と、ｎ領域上に形成されたショットキーバリア金属膜とを含む。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平３−１５５６７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
先に例示したセットでは環境負荷を低減するために、内蔵アプリケーション全てに対して省エネルギ化が要求されている。
しかしながら、スイッチング素子としてのＩＧＢＴは、ＭＯＳＦＥＴとは異なりバイポーラデバイスであるため、電流の立ち上がりにＶＦ（順方向電圧）以上のオン電圧を必要とする。そのため、たとえばモータ駆動回路においては、低電流域のセット効率が高くないという不具合がある。
【０００６】
一方、モノポーラデバイスであるＭＯＳＦＥＴは、ＩＧＢＴに比べて低電流域でのセット効率に優れるため、ＩＧＢＴに代えて使用できるかもしれない。しかしながら、ＭＯＳＦＥＴに低電流域だけでなく大電流域も対応させるためには、ＭＯＳＦＥＴのチップサイズを大きくしなければならず、コストアップを余儀なくされる。
そこで、本発明の目的は、低電流域におけるオン抵抗を低減でき、しかも大電流域において伝導度変調を行うことができるＭＯＳＦＥＴを備えることにより、アプリケーションに最適なデバイス特性に制御することができる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、第１導電型ベース層と、前記第１導電型ベース層の表面部に部分的に形成された第２導電型ベース層と、前記第２導電型ベース層の表面部に部分的に形成された第１導電型ソース層と、前記第１導電型ソース層および前記第１導電型ベース層の間の前記第２導電型ベース層の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記第１導電型ソース層および前記第１導電型ベース層の間の前記第２導電型ベース層に対向するように、前記ゲート絶縁膜上に形成されたゲート電極と、前記第２導電型ベース層に連なるように前記第１導電型ベース層内に形成され、前記第２導電型ベース層から前記第１導電型ベース層の裏面に向かって延びた第２導電型コラム層と、前記第１導電型ベース層の裏面部に部分的に形成された第２導電型コレクタ層と、前記第１導電型ソース層に電気的に接続されたソース電極と、前記第１導電型ベース層の前記裏面に接するように形成され、前記第１導電型ベース層および前記第２導電型コレクタ層に電気的に接続されたドレイン電極とを含み、前記第２導電型コレクタ層は、前記第２導電型コラム層の直下の位置から前記第１導電型ベース層の前記裏面に沿って離れた位置に配置されており、前記第２導電型コレクタ層は、前記ゲート電極の直下の位置に配置されている。
【０００８】
この構成によれば、第２導電型ベース層に連なる第２導電型コラム層が第１導電型ベース層の裏面に向かって延びており、スーパージャンクション構造のＭＯＳＦＥＴを構成している。ドレイン電極をソース電極よりも高い電位に接続し、ゲート電極に閾値電圧以上の制御電圧を印加すると、第２導電型ベース層の表面付近に反転層（チャネル）が形成される。これにより、ドレイン電極、第１導電型ベース層、第２導電型ベース層表面の反転層、第１導電型ソース層およびソース電極を順に通る電流経路が形成される。
【０００９】
スーパージャンクション構造により、第２導電型コラム層と第１導電型ベース層との界面に沿う方向（つまり、第１導電型ベース層の厚さ方向）に当該界面全体に空乏層を広げることができる。その結果、第１導電型ベース層における局所的な電界集中を防止することができるので、半導体装置のオン抵抗を低減することができとともに、耐圧を向上させることができる。
【００１０】
さらに、この半導体装置では、第１導電型ベース層の裏面部に部分的に形成された第２導電型コレクタ層から第１導電型ベース層に電子もしくは正孔が注入されるので、第１導電型ベース層で伝導度変調を発生させることができる。その結果、大電流域では、ＩＧＢＴを動作させたときに描かれる電流波形に沿って電流を上昇させることができる。
すなわち、本発明の半導体装置は、低電流域におけるオン抵抗を低減でき、しかも大電流域において伝導度変調を行うことができるＭＯＳＦＥＴを備えるので、アプリケーションに最適なデバイス特性に制御することができる。
【００１１】
また、前記第１導電型ベース層は、その前記裏面部に形成され、当該第１導電型ベース層の他の部分よりも不純物濃度が高い第１導電型コンタクト層を含むことが好ましい。
この構成により、第１導電型ベース層に対してドレイン電極を、良好にオーミック接触させることができる。
また、前記第１導電型ベース層が、相対的に不純物濃度が小さいドリフト層と、前記ドリフト層よりも相対的に不純物濃度が高く、前記ドリフト層を支持する基板とを含む場合、前記基板が前記第１導電型コンタクト層を兼ねていてもよい。
【００１２】
また、本発明の半導体装置では、前記第１導電型コンタクト層は、前記第１導電型ベース層の前記裏面部の全体に形成されている場合、前記第２導電型コレクタ層は、その第１導電型コンタクト層を厚さ方向に貫通して形成されていることが好ましい。
また、本発明の半導体装置では、前記第１導電型ベース層は、前記第２導電型コラム層の下端と前記裏面との間に１５μｍ以上の厚さを有していることが好ましい。
【００１３】
この構成により、６００Ｖ以上の耐圧性能を実現することができる。
また、本発明の半導体装置では、前記第２導電型コレクタ層は、６μｍを超え１６μｍ以下の幅を有していることが好ましい。
この構成により、低電流域においてオーミック特性を実現することができ、一方で、大電流域において、伝導度変調を良好に発生させることができる。
【００１４】
また、本発明の半導体装置では、前記第２導電型コレクタ層は、前記第１導電型ベース層の前記裏面から０．２μｍ〜３．０μｍの深さを有していることが好ましい。また、前記第２導電型コレクタ層は、１×１０１７ｃｍ−３〜１×１０２２ｃｍ−３の不純物濃度を有していることが好ましい。
【００１５】
また、本発明の半導体装置では、それぞれが柱状に形成された複数の前記第２導電型コラム層が、千鳥格子状に配置されていてもよい。その場合、各前記第２導電型コラム層は、四角柱状に形成されていてもよいし、六角柱状に形成されていてもよい。
また、本発明の半導体装置では、それぞれが層状に形成された複数の前記第２導電型コラム層が、ストライプ状に配置されていてもよい。
【００１６】
さらに、本発明の半導体装置は、前記ゲート絶縁膜が前記第１導電型ベース層の表面を覆うように形成され、当該ゲート絶縁膜上に前記ゲート電極が形成されたプレーナゲート構造を有していてもよいし、前記第１導電型ベース層の表面から前記第１導電型ソース層および第２導電型ベース層を貫通するゲートトレンチが形成され、当該ゲートトレンチに、前記ゲート絶縁膜を介して前記ゲート電極が充填されたトレンチゲート構造を有していてもよい。
【００１７】
また、前記第２導電型コレクタ層は、前記第１導電型ベース層の表面から前記裏面に向かって幅が小さくなるテーパ形状を有していてもよい。
また、前記第２導電型コレクタ層の不純物濃度は、前記第１導電型ベース層の前記裏面に沿う方向および／または前記裏面に直交する方向に一定であってもよいし、前記裏面に沿う方向および／または前記裏面に直交する方向に変化していてもよい。
【００１８】
また、本発明の半導体装置では、前記第１導電型ベース層内において前記第２導電型コラム層と前記第２導電型コレクタ層との間に配置され、ドナー化された第１重粒子を含む空乏層緩和領域をさらに含むことが好ましい。
本発明の半導体装置において、ゲート電極に制御電圧を印加しなければ、前記反転層が生じないから、前記電流経路が遮断される。第２導電型ベース層および第２導電型コラム層と第１導電型ベース層との間のｐｎ接合は、寄生ダイオードを構成している。この寄生ダイオードは、順方向電圧がかかっているときにはオン状態となり、逆方向電圧がかかっているときはオフ状態となる。寄生ダイオードがターンオフするとき、第２導電型ベース層および第２導電型コラム層内のキャリヤ（ホール）はソース電極へと引き寄せられ、第１導電型ベース層内のキャリヤ（電子）はドレイン電極へと引き寄せられる逆回復現象が生じる。これによって流れる電流が逆回復電流である。キャリヤの移動によって、ｐｎ接合から空乏層が広がり、寄生ダイオードはオフ状態となる。
【００１９】
この構成では、前記第１導電型ベース層内において、前記第２導電型コラム層と前記第２導電型コレクタ層との間に、空乏層緩和領域が配置されている。空乏層緩和領域は、ドナー化された重粒子を含む。この空乏層緩和領域によって、ドレイン電極に向かう空乏層の広がりが抑制され、それによって、寄生ダイオードがターンオフするときに空乏層が広がる速さが抑制される。これにより、逆回復電流の変化速度が小さくなるので、リカバリ特性が改善される。すなわち、スーパージャンクション構造を有し、したがって、オン抵抗およびスイッチング速度がいずれも良好であり、そのうえ、リカバリ特性にも優れたＭＯＳＦＥＴを提供できる。
【００２０】
また、本発明の半導体装置では、前記第１導電型ベース層内に配置され、トラップレベルを形成する第２重粒子を含むトラップレベル領域をさらに含むことが好ましい。
この構成によれば、第１導電型ベース層内には、トラップレベルを形成する重粒子を含むトラップレベル領域が形成されている。このトラップレベル領域において第１導電型ベース層内を移動するキャリヤ（電子）がトラップされることにより、逆回復電流を抑制できる。したがって、空乏層緩和領域によってリカバリ特性を改善し、かつトラップレベル領域によって逆回復時間を短縮できる。したがって、寄生ダイオードを、大電流域でＩＧＢＴのように動作する半導体装置のＦＲＤ（ファーストリカバリダイオード）として利用することができる。その結果、半導体装置のＦＲＤを省略することができる。
【００２１】
また、前記空乏層緩和領域の厚さが、前記トラップレベル領域の厚さよりも大きいことが好ましい。
トラップレベルが広く分布すると、第２導電型コラム層および／または第２導電型ベース層と第１導電型ベース層との間のｐｎ接合部にトラップレベル（再結合中心）が多く形成されるおそれがあり、リーク電流の増加を招くおそれがある。したがって、トラップレベルはできるだけ限定された範囲に局所的に分布していることが好ましい。一方、空乏層緩和領域は、第２導電型コラム層と第１導電型ベース層との間の領域で第１導電型ベース層内に比較的広い範囲に形成されることにより、空乏層が広がる速度を効果的に抑制し、リカバリ特性を改善する。
【００２２】
重粒子の中でも比較的軽いもの（たとえばプロトン）を半導体層に照射すると、半導体層内に進入した重粒子は比較的広い範囲に分布する。これに対して、重粒子の中でも比較的重いもの（たとえばヘリウム原子核）を半導体層に照射すると、半導体層内に進入した重粒子はその運動エネルギに応じた比較的狭い範囲に分布する。したがって、空乏層緩和領域の形成に用いる第１重粒子として比較的軽い重粒子を選定し、トラップレベル領域の形成に用いる第２重粒子として比較的重い重粒子を選定することによって、空乏層緩和領域を厚くし、トラップレベル領域を薄くできる。
【００２３】
前記第２重粒子が、プロトン、３Ｈｅ＋＋、４Ｈｅ＋＋のいずれかを含んでいてもよい。また、前記第１重粒子が、プロトン、３Ｈｅ＋＋、４Ｈｅ＋＋のいずれかを含んでいてもよい。
本発明の半導体装置の製造方法は、第１導電型ベース層を形成する工程と、前記第１導電型ベース層の表面部に部分的に第２導電型ベース層を形成する工程と、前記第２導電型ベース層の表面部に部分的に第１導電型ソース層を形成する工程と、前記第１導電型ベース層内に、前記第２導電型ベース層に連なり、前記第２導電型ベース層から前記第１導電型ベース層の裏面に向かって延びた第２導電型コラム層を形成する工程と、前記第１導電型ソース層および前記第１導電型ベース層の間の前記第２導電型ベース層の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記第１導電型ソース層および前記第１導電型ベース層の間の前記第２導電型ベース層に対向するように、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記第１導電型ソース層に電気的に接続されたソース電極を形成する工程と、前記第１導電型ベース層の裏面部に部分的に第２導電型コレクタ層を形成する工程と、前記第１導電型ベース層および前記第２導電型コレクタ層に電気的に接続されたドレイン電極を形成する工程とを含み、前記第２導電型コレクタ層を形成する工程は、前記第２導電型コラム層の直下の位置から前記第１導電型ベース層の前記裏面に沿って離れた位置であり、かつ、前記ゲート電極の直下の位置に前記第２導電型コレクタ層を形成する工程を含む。
【００２４】
この方法により、本発明の半導体装置を製造することができる。
また、本発明の半導体装置の製造方法では、前記第２導電型コレクタ層を形成する工程は、前記第１導電型ベース層の裏面に選択的に第２導電型不純物をイオン注入し、アニール処理することにより前記第２導電型コレクタ層を形成する工程を含むことが好ましい。
また、本発明の半導体装置の製造方法は、前記第１導電型ベース層の裏面に第１導電型不純物をイオン注入し、アニール処理することにより、前記第１導電型ベース層の裏面部に当該第１導電型ベース層の他の部分よりも不純物濃度が高い第１導電型コンタクト層を形成する工程をさらに含むことが好ましい。
【００２５】
この方法により、第１導電型ベース層に対してソース電極を良好にオーミック接触させることができる半導体装置を製造することができる。
また、本発明の半導体装置の製造方法では、前記第２導電型コレクタ層を形成する工程は、前記第１導電型コンタクト層を形成する工程の後に実行され、ホウ素（Ｂ）イオンを注入し、次に二フッ化ホウ素（ＢＦ２）イオンを注入する２段階イオン注入工程を含むことが好ましい。その場合、前記二フッ化ホウ素（ＢＦ２）イオンを注入する工程では、前記ホウ素（Ｂ）イオンを注入する工程よりも小さな注入エネルギでＢＦ２イオンを注入してもよい。
【００２６】
この方法により、第１導電型コンタクト層の一部に、当該一部の不純物濃度を上回る濃度の第２導電型不純物を導入することができ、当該一部の導電型を第１導電型から第２導電型へと反転させることができる。これにより、第２導電型コレクタ層を効率よく形成することができる。
また、本発明の半導体装置の製造方法では、前記第２導電型コレクタ層を形成するときの前記アニール処理が、レーザアニール処理であることが好ましい。
【００２７】
この方法によれば、第１導電型ベース層等のアニール対象物が高温環境下に晒されないので、通常なら高温環境下で溶融し易い金属系の部分（たとえば、ソース電極など）を、このアニール処理に先立って作製することができる。そのため、第１導電型ベース層の表面側の構造の大部分もしくは全てを、アニール処理を行う前に作製することができる。その結果、第１導電型ベース層の表裏面を何度も逆にしなくて済むので、製造効率を向上させることができる。
【００２８】
また、本発明の半導体装置の製造方法では、前記第１導電型ベース層を形成する工程は、基板上に前記第１導電型ベース層をエピタキシャル成長により形成し、前記ソース電極を形成した後に前記基板を除去する工程を含むことが好ましい。
この方法によれば、ソース電極が形成されるまで第１導電型ベース層が基板に支持されているので、第１導電型ベース層の搬送・ハンドリングを行い易くすることができる。
【００２９】
この場合、前記基板を除去する工程は、前記基板をその裏面から研削して除去する工程を含むことが好ましい。
この方法によれば、基板の研削に続けて第１導電型ベース層もその裏面側から研削することができるので、たとえば、第２導電型コラム層の下端と第１導電型ベース層の裏面との厚さを簡単に調節することができる。
【００３０】
また、本発明の半導体装置の製造方法では、前記第１導電型ベース層を形成する工程が、第２導電型不純物を所定の位置に選択的に注入しながら第１導電型半導体層を形成する工程を繰り返すことにより、第２導電型不純物の注入位置が上下間で重なり合う複数層の前記第１導電型半導体層を積層させて前記第１導電型ベース層を形成する工程を含む場合、前記第２導電型コラム層を形成する工程は、前記第１導電型ベース層をアニール処理することにより、複数層の前記第１導電型半導体層の第２導電型不純物を拡散させて前記第２導電型コラム層を形成する工程を含んでいてもよい。
【００３１】
また、本発明の半導体装置の製造方法では、前記第２導電型コラム層を形成する工程は、前記第１導電型ベース層に選択的にトレンチを形成する工程と、当該トレンチを満たし、前記第１導電型ベース層の表面が覆われるまで第２導電型半導体層を堆積させる工程と、前記トレンチ外の前記第２導電型半導体層をエッチバックにより除去することにより、前記トレンチに埋設された前記第２導電型コラム層を形成する工程とを含んでいてもよい。
【００３２】
また、本発明の半導体装置の製造方法では、前記第１導電型ベース層を形成する工程は、第１導電型基板上に第１導電型ドリフト層をエピタキシャル成長により形成する工程を含み、前記第２導電型コレクタ層を形成する工程は、前記第１導電型ドリフト層の形成に先立って前記第１導電型基板の表面に選択的に第２導電型不純物をイオン注入して前記第２導電型コレクタ層を形成する工程と、前記第１ドリフト層を成長させた後、前記第１導電型基板を裏面から研削することにより、前記第２導電型コレクタ層を前記第１導電型基板の前記裏面から露出させる工程とを含んでいてもよい。
【００３３】
また、本発明の半導体装置の製造方法では、前記第１導電型ベース層を形成する工程は、第１導電型基板上に第１導電型ドリフト層をエピタキシャル成長により形成する工程を含み、前記第２導電型コレクタ層を形成する工程は、前記第１導電型ドリフト層の形成に先立って前記第１導電型基板を表面からエッチングすることにより、前記第１導電型基板に選択的にトレンチを形成する工程と、前記第１導電型基板の前記表面が覆われるまで第２導電型半導体層を堆積させる工程と、前記トレンチ外の前記第２導電型半導体層を研磨することにより、前記トレンチに埋設された前記第２導電型コレクタ層を形成する工程と、前記第１ドリフト層を成長させた後、前記第１導電型基板を裏面から研削することにより、前記第２導電型コレクタ層を前記第１導電型基板の前記裏面から露出させる工程とを含んでいてもよい。
【図面の簡単な説明】
【００３４】
【図１】図１は、本発明の第１の実施形態に係る半導体装置の模式的な断面図である。
【図２】図２は、半導体層の平面レイアウトの一例を示す平面図である。
【図３】図３は、半導体層の平面レイアウトの他の例を示す平面図である。
【図４】図４は、半導体層の平面レイアウトのさらに他の例を示す平面図である。
【図５Ａ】図５Ａは、図１の半導体装置の製造工程の一部を示す図である。
【図５Ｂ】図５Ｂは、図５Ａの次の工程を示す図である。
【図５Ｃ】図５Ｃは、図５Ｂの次の工程を示す図である。
【図５Ｄ】図５Ｄは、図５Ｃの次の工程を示す図である。
【図５Ｅ】図５Ｅは、図５Ｄの次の工程を示す図である。
【図５Ｆ】図５Ｆは、図５Ｅの次の工程を示す図である。
【図５Ｇ】図５Ｇは、図５Ｆの次の工程を示す図である。
【図５Ｈ】図５Ｈは、図５Ｇの次の工程を示す図である。
【図５Ｉ】図５Ｉは、図５Ｈの次の工程を示す図である。
【図５Ｊ】図５Ｊは、図５Ｉの次の工程を示す図である。
【図６】図６は、図１のゲート構造の変形例を示す図である。
【図７】図７は、図１のｐ＋型コレクタ層の配置位置の変形例を示す図である。
【図８Ａ】図８Ａは、図１のｐ型コラム層の製造工程の変形例を示す図である。
【図８Ｂ】図８Ｂは、図８Ａの次の工程を示す図である。
【図８Ｃ】図８Ｃは、図８Ｂの次の工程を示す図である。
【図８Ｄ】図８Ｄは、図８Ｃの次の工程を示す図である。
【図９】図９は、本発明の第２の実施形態に係る半導体装置の模式的な断面図である。
【図１０Ａ】図１０Ａは、図９の半導体装置の製造工程の一部を示す図である。
【図１０Ｂ】図１０Ｂは、図１０Ａの次の工程を示す図である。
【図１０Ｃ】図１０Ｃは、図１０Ｂの次の工程を示す図である。
【図１０Ｄ】図１０Ｄは、図１０Ｃの次の工程を示す図である。
【図１０Ｅ】図１０Ｅは、図１０Ｄの次の工程を示す図である。
【図１１】図１１は、本発明の第３の実施形態に係る半導体装置の模式的な断面図である。
【図１２Ａ】図１２Ａは、図１１の半導体装置の製造工程の一部を示す図である。
【図１２Ｂ】図１２Ｂは、図１２Ａの次の工程を示す図である。
【図１２Ｃ】図１２Ｃは、図１２Ｂの次の工程を示す図である。
【図１２Ｄ】図１２Ｄは、図１２Ｃの次の工程を示す図である。
【図１２Ｅ】図１２Ｅは、図１２Ｄの次の工程を示す図である。
【図１２Ｆ】図１２Ｆは、図１２Ｅの次の工程を示す図である。
【図１３】図１３は、半導体装置の耐圧性能をｐ型コラム層直下のｎ−型ベース層の厚さごとに示すグラフである。
【図１４】図１４は、ｐ型コラム層直下のｎ−型ベース層の厚さが３０μｍのときの耐圧波形を示す図である。
【図１５】図１５は、ｐ型コラム層直下のｎ−型ベース層の厚さが４０μｍのときの耐圧波形を示す図である。
【図１６】図１６（ａ）（ｂ）は、ｐ型コラム層直下のｎ−型ベース層の厚さが３０μｍのときのＩｄ−Ｖｄ特性を示すグラフであって、図１６（ａ）は全体図、図１６（ｂ）は図１６（ａ）の破線内の拡大図をそれぞれ示す。
【図１７】図１７（ａ）（ｂ）は、ｐ型コラム層直下のｎ−型ベース層の厚さが４０μｍのときのＩｄ−Ｖｄ特性を示すグラフであって、図１７（ａ）は全体図、図１７（ｂ）は図１７（ａ）の破線内の拡大図をそれぞれ示す。
【図１８】図１８は、ｎ−型ベース層の深さ方向におけるホウ素（Ｂ）の濃度プロファイルであって、図１８（ａ）は表面近傍のプロファイル、図１８（ｂ）は図１８（ａ）の濃度分布に基づいて作成した裏面近傍のプロファイルをそれぞれ示す。
【図１９】図１９（ａ）（ｂ）（ｃ）は、半導体装置のＩｄ−Ｖｄ特性を、ｐ＋型コレクタ層の幅ごとに示すグラフであって、図１９（ａ）は全体図、図１９（ｂ）および（ｃ）は図１９（ａ）の破線内の拡大図をそれぞれ示す。
【図２０】図２０は、ｎ−型ベース層の深さ方向におけるヒ素（Ａｓ）およびホウ素（Ｂ）の濃度プロファイルである。
【図２１】図２１は、ｎ−型ベース層の深さ方向におけるヒ素（Ａｓ）およびホウ素（Ｂ）の濃度プロファイルである。
【図２２】図２２は、ｎ−型ベース層の深さ方向におけるヒ素（Ａｓ）およびホウ素（Ｂ）の濃度プロファイルである。
【図２３】半導体装置および寄生ダイオードのＩｄ−Ｖｄ特性を示すグラフである。
【発明を実施するための形態】
【００３５】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１の実施形態に係る半導体装置の模式的な断面図である。
この半導体装置１は、スーパージャンクション構造を有するｎチャンネル型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。より具体的には、半導体装置１は、ｎ−型ベース層２と、ｐ型コラム層３と、ｐ型ベース層４と、ｎ＋型ソース層５と、ゲート絶縁膜６と、ゲート電極７と、ソース電極８（図２では図示省略）と、ｎ＋型コンタクト層９と、ｐ＋型コレクタ層１０と、ドレイン電極１１と、空乏層緩和領域３０と、トラップレベル領域３２とを含む。ゲート電極７上には、層間絶縁膜１２が配置されている。
【００３６】
ｎ−型ベース層２は、ｎ型不純物が注入された半導体層である。より具体的には、ｎ型不純物を注入しながらエピタキシャル成長されたｎ型エピタキシャル層であってもよい。ｎ型不純物としては、Ｐ（リン）、Ａｓ（ヒ素）、ＳＢ（アンチモン）などを用いることができる。
ｐ型コラム層３およびｐ型ベース層４は、ｐ型不純物が注入された半導体層である。より具体的には、ｎ−型ベース層２に対してｐ型不純物をイオン注入（インプラ）することによって形成された半導体層であってもよい。ｐ型不純物としては、Ｂ（ホウ素）、Ａｌ（アルミニウム）、Ｇａ（ガリウム）などを適用することができる。
【００３７】
ｐ型ベース層４は、半導体装置１の平面視において周期的に離散配置された複数の領域において、ｎ−型ベース層２の表面部に選択的に形成されている。たとえば、図２に平面図を示すように、矩形パターンのｐ型ベース層４が千鳥格子状に配置されていてもよい。また、図３の平面図に示すように、六角形パターンのｐ型ベース層４が千鳥格子状に配置されていてもよい。さらに、図４の平面図に示すように、直線パターンのｐ型ベース層４がストライプ状に配置されていてもよい。個々のｐ型ベース層４およびその周囲のｎ−型ベース層２を含む領域は、セル１３を形成している。すなわち、この半導体装置１は、図２および図３のレイアウトでは、平面視において格子状に配列された多数（複数）のセル１３を有している。また、図４のレイアウトでは、平面視においてストライプ状に配列された多数（複数）のセル１３を有している。これらセル１３のピッチＰ（セル幅）は、５．０μｍ〜２０μｍである。
【００３８】
ｐ型コラム層３は、平面視において、各セル１３のｐ型ベース層４の内方の領域に形成されている。より具体的には、本実施形態では、ｐ型コラム層３は、平面視において、ｐ型ベース層４のほぼ中央の領域において、たとえばｐ型ベース層４と相似形（図２のレイアウトでは平面視略矩形、図３のレイアウトでは平面視六角形、図４のレイアウトでは平面視直線状）に形成されている。ｐ型コラム層３は、ｐ型ベース層４に連なるように形成されており、ｎ−型ベース層２において、ｐ型ベース層４よりも深い位置までｎ−型ベース層２の裏面２ａに向かって延びている。すなわち、ｐ＋型コラム層３は、ほぼ柱状もしくは層状（図２のレイアウトではほぼ四角柱状、図３のレイアウトではほぼ六角柱状、図４のレイアウトではほぼ四角層状（板状））に形成されている。ｐ型コラム層３の底面３ａからｎ−型ベース層２の裏面２ａまでのｎ−型ベース層２の厚さＴは、１５μｍ以上であることが好ましい。Ｔ≧１５μｍであれば、６００Ｖ以上の耐圧性能を実現することができる。ｐ型コラム層３の側面３ｂ（ｎ−型ベース層２との界面）は、周囲の別のｐ型コラム層３の側面３ｂに対して、ｎ−型ベース層２を挟んで対向している。
【００３９】
ｐ型ベース層４およびｐ型コラム層３とｎ−型ベース層２との界面は、ｐｎ接合面であり、寄生ダイオード（ボディダイオード）１２を形成している。
ｎ＋型ソース層５は、平面視において各セル１３のｐ型ベース層４の内方領域に形成されている。ｎ＋型ソース層５は、当該領域において、ｐ型ベース層４の表面部に選択的に形成されている。ｎ＋型ソース層５は、ｐ型ベース層４にｎ型不純物を選択的にイオン注入することによって形成されてもよい。ｎ型不純物の例は、前述のとおりである。ｎ＋型ソース層５は、ｐ型ベース層４とｎ−型ベース層２との界面から所定距離だけ内側に位置するようにｐ型ベース層４内に形成されている。これにより、ｎ−型ベース層２およびｐ型ベース層４等を含む半導体層の表層領域において、ｎ＋型ソース層５とｎ−型ベース層２との間には、ｐ型ベース層４の表面部が介在し、この介在している表面部がチャネル領域１５を提供する。
【００４０】
本実施形態では、ｎ＋型ソース層５は、平面視環状もしくは直線状（図２のレイアウトでは矩形環状、図３のレイアウトでは六角形環状、図４のレイアウトでは直線状）に形成されており、平面視においてｐ型コラム層３の側面３ｂよりも外側の領域に形成されている。チャネル領域１５は、ｎ＋型ソース層５の形状に応じて、平面視環状もしくは直線状（図２のレイアウトでは矩形環状、図３のレイアウトでは六角形環状、図４のレイアウトでは直線状）を有している。
【００４１】
ゲート絶縁膜６は、たとえば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミナ膜、タンタル酸化膜などからなっていてもよい。ゲート絶縁膜６は、少なくともチャネル領域１５におけるｐ型ベース層４の表面を覆うように形成されている。本実施形態では、ゲート絶縁膜６は、ｎ＋型ソース層５の一部、チャネル領域１５、およびｎ−型ベース層２の表面を覆うように形成されている。より端的には、ゲート絶縁膜６は、各セル１３のｐ型ベース層４の中央領域およびこの領域に連なるｎ＋型ソース層５の内縁領域に開口を有するパターンで形成されている。
【００４２】
ゲート電極７は、ゲート絶縁膜６を介してチャネル領域１５に対向するように形成されている。ゲート電極７は、たとえば、不純物を注入して低抵抗化したポリシリコンからなっていてもよい。本実施形態では、ゲート電極７は、ゲート絶縁膜６とほぼ同じパターンに形成されており、ゲート絶縁膜６の表面を覆っている。すなわち、ゲート電極７は、ｎ＋型ソース層５の一部、チャネル領域１５、およびｎ−型ベース層２の表面の上方に配置されている。より端的には、ゲート電極７は、各セル１３のｐ型ベース層４の中央領域およびこの領域に連なるｎ＋型ソース層５の内縁領域に開口を有するパターンで形成されている。すなわち、ゲート電極７は、複数のセル１３を共通に制御するように形成されている。これにより、プレーナゲート構造が構成されている。
【００４３】
層間絶縁膜１２は、たとえば、シリコン酸化膜、シリコン窒化膜、ＴＥＯＳ（テトラエトキシシラン）などの絶縁材料からなる。層間絶縁膜１２は、ゲート電極７の上面および側面を覆い、各セル１３のｐ型ベース層４の中央領域およびこの領域に連なるｎ＋型ソース層５の内縁領域にコンタクト孔１６を有するパターンで形成されている。
ソース電極８は、アルミニウムその他の金属からなる。ソース電極８は、層間絶縁膜１２の表面を覆い、かつ各セル１３のコンタクト孔１６に埋め込まれるように形成されている。これにより、ソース電極８は、ｎ＋型ソース層５にオーミック接続されている。したがって、ソース電極８は、複数のセル１３に並列に接続されており、複数のセル１３に流れる全電流が流れるように構成されている。また、ソース電極８は、コンタクト孔１６を介して各セル１３のｐ型ベース層４にオーミック接続されており、ｐ型ベース層４の電位を安定化する。
【００４４】
ｎ＋型コンタクト層９は、ｎ−型ベース層２の裏面２ａ近傍（裏面部）に裏面２ａ全体にわたって形成されている。ｎ＋型コンタクト層９は、ｐ型コラム層３の底面３ａに対して間隔が空くような深さで形成されている。これにより、ｐ型コラム層３とｎ＋型コンタクト層９との間には、ｎ−型ベース層２が介在している。
ｐ＋型コレクタ層１０は、１×１０１７ｃｍ−３〜１×１０２２ｃｍ−３の不純物濃度を有している。この第１の実施形態では、ｐ＋型コレクタ層１０の不純物濃度は、上記範囲において、ｎ−型ベース層２の裏面２ａに沿う方向および裏面２ａに直交する方向に変化している。たとえば、ｎ−型ベース層２の裏面２ａに直交する方向において、ｐ＋型コレクタ層１０の不純物濃度は、ｎ−型ベース層２の裏面２ａに近づくに従って減少するように変化している。
【００４５】
ｐ＋型コレクタ層１０は、ｐ型コラム層３の直下の位置からｎ−型ベース層２の裏面２ａに沿って離れた位置、より具体的には、ゲート電極７の直下の位置に配置されている。これにより、ｐ＋型コレクタ層１０は、ｎ−型ベース層２の厚さ方向にゲート電極７と対向している。ｐ＋型コレクタ層１０は、当該位置において、ｎ−型ベース層２の裏面部に選択的に形成され、ｎ＋型コンタクト層９を厚さ方向に貫通してｎ−型ベース層２に達するように形成されている。
【００４６】
本実施形態では、ｐ＋型コレクタ層１０は、平面視環状もしくは直線状（図２のレイアウトでは矩形環状、図３のレイアウトでは六角形環状、図４のレイアウトでは直線状）に形成されており、平面視において、互いに隣り合うセル１３に跨って形成されている。ｐ＋型コレクタ層１０は、ｎ−型ベース層２の厚さ方向に関して、ｎ−型ベース層２の裏面２ａから０．２μｍ〜３μｍの深さＤを有している。また、ｐ＋型コレクタ層１０は、ｎ−型ベース層２の裏面２ａに沿う方向に関して、６μｍを超え１６μｍ以下の一定幅Ｗを有している。ｐ＋型コレクタ層１０の幅Ｗがこの範囲であれば、低電流域においてオーミック特性を実現することができ、一方で、大電流域において、伝導度変調を良好に発生させることができる。
【００４７】
ドレイン電極１１は、アルミニウムその他の金属からなる。ドレイン電極１１は、ｎ−型ベース層２の裏面２ａに、ｎ＋型コンタクト層９およびｐ＋型コレクタ層１０に接するように形成されている。これにより、ドレイン電極１１は、複数のセル１３に並列に接続されており、複数のセル１３に流れる全電流が流れるように構成されている。本実施形態では、ｎ−型ベース層２の裏面２ａ近傍にｎ＋型コンタクト層９が形成されているので、ドレイン電極１１をｎ−型ベース層２に対して良好にオーミック接触させることができる。
【００４８】
ドレイン電極１１を高電位側、ソース電極８を低電位側として、ソース電極８およびドレイン電極１１の間に直流電源を接続すると、寄生ダイオード１４には逆バイアスが与えられる。このとき、ゲート電極７に所定の閾値電圧よりも低い制御電圧が与えられていると、ドレイン−ソース間にはいずれの電流経路も形成されない。すなわち、半導体装置１は、オフ状態となる。一方、ゲート電極７に閾値電圧以上の制御電圧を与えると、チャネル領域１５の表面に電子が引き寄せられて反転層（チャネル）が形成される。これにより、ｎ＋型ソース層５とｎ−型ベース層２との間が導通する。すなわち、ソース電極８から、ｎ＋型ソース層５、チャネル領域１５の反転層、ｎ−型ベース層２を順に通って、ドレイン電極１１に至る電流経路が形成される。すなわち、半導体装置１は、オン状態となる。
【００４９】
この構成によれば、ｐ型ベース層４に連なるｐ型コラム層３がｎ−型ベース層２の裏面２ａに向かって延びており、スーパージャンクション構造のＭＯＳＦＥＴを構成している。このスーパージャンクション構造により、ｐ型コラム層３とｎ−型ベース層２との界面に沿う方向（つまり、ｎ−型ベース層２の厚さ方向）に当該界面全体に空乏層を広げることができる。その結果、ｎ−型ベース層２における局所的な電界集中を防止することができるので、半導体装置１のオン抵抗を低減することができとともに、耐圧を向上させることができる。
【００５０】
さらに、この半導体装置１では、ｎ−型ベース層２の裏面部に選択的に形成されたｐ＋型コレクタ層１０からｎ−型ベース層２に電子もしくは正孔が注入されるので、ｎ−型ベース層２で伝導度変調を発生させることができる。その結果、大電流域では、ＩＧＢＴを動作させたときに描かれる電流波形に沿って電流を上昇させることができる。
すなわち、半導体装置１は、低電流域におけるオン抵抗を低減でき、しかも大電流域において伝導度変調を行うことができるＭＯＳＦＥＴを備えるので、アプリケーションに最適なデバイス特性に制御することができる。
【００５１】
電動モータ等の誘導性負荷を駆動するインバータ回路に半導体装置１が適用されるとき、ソース電極８がドレイン電極１１よりも高電位となって、寄生ダイオード１４がオンし、この寄生ダイオード１４を通って電流が流れる場合がある。その後、ソース電極８がドレイン電極１１よりも低電位となると、寄生ダイオード１４は、逆バイアス状態となって、ターンオフする。このターンオフ時には、寄生ダイオード１４のｐｎ接合部から空乏層が広がり、ｐ型ベース層４およびｐ型コラム層３内のキャリヤ（正孔）がソース電極８側に移動し、ｎ−型ベース層２内のキャリヤ（電子）がドレイン電極１１側へと移動する。このキャリヤの移動により、寄生ダイオード１４がオン状態のときとは逆方向への電流が流れる。この電流は、逆回復電流とよばれる。逆回復電流は、一旦増加し、その後に減少する。ダイオードの順方向電流が零となってから、逆回復電流の大きさがその最大値の１０％にまで減少するまでの時間は逆回復時間と呼ばれる。逆回復電流の変化（di/dt）が大きいときは、電流が零に収束するまでに振動（リンギング）が生じる場合がある。このような逆回復特性は、ハードリカバリと呼ばれ、ノイズや誤動作の原因となる。
【００５２】
トラップレベル領域３２は、逆回復時間の短縮に寄与する。また、空乏層緩和領域３０は、ハードリカバリの緩和に寄与する。
トラップレベル領域３２は、ｎ−型ベース層２の裏面２ａ側から重粒子を照射することによって形成された領域である。トラップレベル領域３２には、キャリヤをトラップして再結合させることにより消失させる再結合中心が多く存在している。これにより、寄生ダイオード１４がターンオフするときにキャリヤを速やかに消失させることができるから、逆回復時間および逆回復電流を低減できる。
【００５３】
トラップレベル領域３２は、ｎ−型ベース層２内において、ｎ−型ベース層２の裏面２ａから予め設定された深さ位置に薄く（たとえば１μｍ〜３μｍ程度の厚さで）広がるように局所的に形成されている。トラップレベル領域３２は、ｐ型コラム層３に接していてもよいし、ｐ型コラム層３と接しておらず、ｐ型コラム層３の底面３ａとｐ＋型コレクタ層１０との間に位置していてもよい。トラップレベル領域３２は、ｐ型コラム層３の底面３ａの近くに位置している方が逆回復時間の短縮に効果的である反面、ｐ型コラム層３の底面３ａから離れている方がドレイン・ソース間リーク電流の低減に効果的である。逆回復時間およびドレイン・ソース間リーク電流のいずれをも低減するためには、トラップレベル領域３２の厚さ方向中心位置は、ｐ型コラム層３の底面３ａからｐ＋型コレクタ層１０に向かって５μｍ〜１０μｍの範囲に位置していることが好ましい。これにより、たとえば、逆回復時間を８０nsec以下にすることができ、かつドレイン・ソース間リーク電流を数μＡ以下にできる。したがって、寄生ダイオード１４を、大電流域でＩＧＢＴのように動作する半導体装置１のＦＲＤ（ファーストリカバリダイオード）として利用することができる。その結果、半導体装置１のＦＲＤを省略することができる。
【００５４】
トラップレベル領域３２の形成には、プロトン、３Ｈｅ＋＋、４Ｈｅ＋＋などの重粒子の照射を適用することができる。なかでも、質量の大きなヘリウム原子核（３Ｈｅ＋＋、または４Ｈｅ＋＋）は、再結合中心の厚さ方向の分布域を狭くすることができ、厚さ方向に関して狭い範囲に再結合中心を局所的に分布させることができるので、好ましい。
空乏層緩和領域３０は、ｎ−型ベース層２の裏面２ａ側から重粒子を照射し、さらに熱処理によってその重粒子をドナー化して形成された領域である。ドナー化した重粒子は、寄生ダイオード１４がターンオフするときにそのｐｎ接合部から広がる空乏層の広がりを抑制する。これにより、空乏層が広がる速さが緩和されるので、逆回復電流の変化速度を抑制でき、それによって、ハードリカバリを緩和できる。
【００５５】
空乏層緩和領域３０は、ｎ−型ベース層２内において、ｎ−型ベース層２の裏面２ａから設定された深さ位置に厚く（トラップレベル領域３２よりも厚く。たとえば５μｍ〜１０μｍ程度の厚さで）広がるように形成されている。空乏層緩和領域３０は、ｐ型コラム層３に接していてもよいし、ｐ型コラム層３に接していなくてもよい。また、空乏層緩和領域３０は、ｐ型コラム層３との重複領域を有していてもよいし、ｐ型コラム層３との重複領域を有しておらず、ｐ型コラム層３の底面３ａとｐ＋型コレクタ層１０との間に全体が位置していてもよい。空乏層緩和領域３０はドナーを含む領域であるので、ｐ型コラム層３の機能を損なわないように、ｐ型コラム層３と重複する領域は、可能な限り少ないことが好ましい。また、空乏層緩和領域３０は、空乏層の広がりを緩和する目的からは、ｐ型コラム層３に近いことが好ましい。そこで、図１に示すように、空乏層緩和領域３０の上側縁がｐ型コラム層３の底面３ａとほぼ一致するように、空乏層緩和領域３０の配置を選択するのが最も好ましい。
【００５６】
空乏層緩和領域３０の形成には、プロトン、３Ｈｅ＋＋、４Ｈｅ＋＋などの重粒子照射を適用することができる。なかでも、質量の小さなプロトンは、厚さ方向に広く分布するように導入できるので、厚い空乏層緩和領域３０の形成に適している。また、プロトンは、比較的低温（たとえば、３５０℃〜４５０℃）の熱処理でドナー化を行える。そのため、たとえば、ドレイン電極１１等の形成前でも形成後でも、プロトンの照射およびそのドナー化（熱処理）を行うことができる。したがって、プロトンを用いることにすれば、プロセスの自由度が増す。
【００５７】
上記説明した空乏層緩和領域３０の配置と、トラップレベル領域３２との配置は、任意に組み合わせることができる。
図５Ａ〜図５Ｊは、半導体装置１の製造工程の一部を工程順に示す図である。
まず、図５Ａに示すように、基板１７上に、ｎ型不純物を注入しながら行うエピタキシャル成長によって、初期ベース層１８が形成される。エピタキシャル成長の条件は、たとえば、５．０Ω・ｃｍ、厚さ５０μｍである。基板１７としては、ｎ型シリコン基板を採用することができるが、この基板１７は後の工程で除去するものであるので、高品質なものである必要はなく、安価な基板を使用することができる。
【００５８】
次に、図５Ｂに示すように、初期ベース層１８の上に、ｐ型不純物を所定の位置に選択的に注入（Ｂイオンを５０ｋｅＶ、５．３×１０１３ｃｍ−２、０度で注入）しながら５Ω・ｃｍ／６μｍの薄いｎ型半導体層１９を形成する工程を繰り返すマルチエピタキシャル成長を実行することにより、ｐ型不純物の注入位置が上下間で重なり合う複数層のｎ型半導体層１９を積層させる。これにより、複数枚のｎ型半導体層１９と初期ベース層１８とが一体化されて、ｎ−型ベース層２が形成される。
【００５９】
次に、図５Ｃに示すように、アニール処理（１０００℃〜１２００℃）を行うことにより、複数層のｎ型半導体層１９のｐ型不純物をドライブ拡散させる。これにより、ｐ型コラム層３が形成される。
次に、ｎ−型ベース層２の表面部に選択的に比較的低いエネルギでｐ型不純物が注入（Ｂイオンを５０ｋｅＶ、５．０×１０１５ｃｍ−２、７度で注入）されて、ｐ型ベース層４が形成される。また、平面視においてｐ型ベース層４内においてｐ型ベース層４の外周縁から所定距離だけ内方に後退した位置に外縁部を有する所定幅の環状領域にｎ型不純物が選択的に注入（Ｐイオンを１３０ｋｅＶ、２．０×１０１５ｃｍ−２、７度で注入）され、これにより、ｎ＋型ソース層５が形成される。
【００６０】
次に、ｎ−型ベース層２およびｐ型ベース層４の表面（半導体結晶の表面）を覆うように、ゲート絶縁膜６が形成される。このゲート絶縁膜６は、半導体結晶表面の熱酸化によって形成されてもよい。さらに、ゲート絶縁膜６上に、ゲート電極７が形成される。ゲート電極７の形成は、たとえば、不純物を添加して低抵抗化したポリシリコン膜を全表面に形成し、その後、そのポリシリコン膜をフォトリソグラフィによって選択的にエッチングすることによって行ってもよい。このエッチングのときには、ゲート絶縁膜６を同時にパターニングして、ゲート電極７およびゲート絶縁膜６を同一パターンに形成してもよい。さらに、ゲート電極７を覆うように、層間絶縁膜１２（たとえば、３２０００Å厚）が形成され、この層間絶縁膜１２に、フォトリソグラフィによって、コンタクト孔１６が形成される。次に、層間絶縁膜１２上に、ソース電極８が形成され、必要に応じて、合金化によるオーミック接合形成のための熱処理が行われる。ソース電極８の形成は、たとえば、Ｔｉ／ＴｉＮ（たとえば２５０／１３００Å）のバリア膜を形成する工程と、当該バリア膜上にＡｌＣｕ膜（たとえば４．２μｍ）堆積させる工程とを含む工程であってもよい。この後、図示しない表面保護膜（たとえば、１６０００Å厚）が形成され、その表面保護膜に、ソース電極８の一部をパッドとして露出させるパッド開口が形成される。
【００６１】
次に、図５Ｄに示すように、たとえばグラインダを用いて基板１７を裏面側から研削する。この研削は、基板１７を完全に除去してｎ−型ベース層２の裏面２ａが露出した後、ｐ型コラム層３の直下のｎ−型ベース層２の厚さＴが３０μｍ以上残るように行う。研削後、ｎ−型ベース層２の裏面２ａをスピンエッチングすることにより、裏面２ａを鏡面に仕上げる。
【００６２】
このように、製造工程の途中までｎ−型ベース層２が基板１７に支持されているので、ｎ−型ベース層２の搬送・ハンドリングを行い易くすることができる。また、基板１７の研削に続けてｎ−型ベース層２の研削を連続して実行することができるので、ｐ型コラム層３の直下のｎ−型ベース層２の厚さＴを簡単に調節することができる。
この後、図５Ｅに示すように、ｎ−型ベース層２の裏面２ａから、第１回の重粒子照射が行われる。このときに照射される重粒子（第１重粒子）としては、比較的質量の小さいもの、たとえばプロトンが用いられる。その後、低温の熱処理（低温アニール）が行われる。これにより、照射された重粒子がドナー化する。重粒子としてプロトンを選択した場合には、たとえば、３５０℃〜４５０℃程度（たとえば３６０℃）で３０分〜９０分程度（たとえば６０分）の熱処理により、導入されたプロトンをドナー化できる。
【００６３】
このようにして、第１重粒子の照射およびその後の低温熱処理によって、空乏層緩和領域３０が形成される。第１重粒子を照射するときのエネルギを大きくすれば、第１重粒子の飛程が長くなるから、ｎ−型ベース層２の裏面２ａから遠い位置に空乏層緩和領域３０が形成され、そのエネルギを小さくすれば、重粒子の飛程が短くなるから、ｎ−型ベース層２の裏面２ａから近い位置に空乏層緩和領域３０が形成される。したがって、空乏層緩和領域３０の配置に応じて、第１重粒子の照射のエネルギが設定される。少なくとも空乏層緩和領域３０の一部がｐ型コラム層３の底面３ａとｐ＋型コレクタ層１０との間に位置するように、第１重粒子の照射エネルギが設定される（たとえば８ＭｅＶ程度）。第１重粒子（たとえばプロトン）のドーズ量は、たとえば、５×１０１３個／ｃｍ２〜１×１０１４個／ｃｍ２程度とすればよい。
【００６４】
次いで、図５Ｆに示すように、ｎ−型ベース層２の裏面２ａから、第２回の重粒子照射が行われる。このときに照射される重粒子（第２重粒子）としては、比較的質量の大きいもの、たとえばヘリウム原子核（３Ｈｅ＋＋または４Ｈｅ＋＋）が用いられる。その後、低温の熱処理（低温アニール）が行われる。これにより、照射された第２重粒子が活性化する。第２重粒子としてヘリウム原子核（３Ｈｅ＋＋または４Ｈｅ＋＋）を選択した場合には、たとえば、３２０℃〜３８０℃（たとえば３５０℃）で３０分〜１２０分程度（たとえば６０分）の熱処理により、導入されたヘリウム原子核を活性化できる。
【００６５】
こうして、トラップレベル領域３２が形成される。第２重粒子を照射するときのエネルギを大きくすれば、第２重粒子の飛程が長くなるから、ｎ−型ベース層２の裏面２ａから遠い位置にトラップレベル領域３２が形成され、そのエネルギを小さくすれば、第２重粒子の飛程が短くなるから、ｎ−型ベース層２の裏面２ａから近い位置にトラップレベル領域３２が形成される。したがって、トラップレベル領域３２の配置に応じて、第２重粒子の照射エネルギが設定される。たとえば、トラップレベル領域３２がｐ型コラム層３の底面３ａとｐ＋型コレクタ層１０との間に位置するように、第２重粒子の照射エネルギが設定される（たとえば２３ＭｅＶ程度）。重粒子のドーズ量は、たとえば、５×１０１０個／ｃｍ２〜５×１０１２個／ｃｍ２程度とすればよい。
【００６６】
次に、図５Ｇに示すように、ｎ−型ベース層２の裏面２ａへ向かってｎ型不純物を全面に注入（Ａｓイオンを３０ｋｅＶ、１．０×１０１５ｃｍ−２、０度で注入）し、アニール処理することにより、ｎ＋型コンタクト層９が形成される。
次に、図５Ｈに示すように、ｎ−型ベース層２の裏面２ａを選択的に露出させるフォトレジスト２０が形成される。そして、このフォトレジスト２０を介して、まずＢイオンを１００ｋｅＶ、１．０×１０１５ｃｍ−２、７度の傾斜角度で注入する。続けて、Ｂイオンを注入する工程よりも小さなエネルギ、具体的には、３０ｋｅＶ、１．０×１０１５ｃｍ−２、７度（同じ傾斜角度）でＢＦ２イオンを注入する。この際、ＢイオンおよびＢＦ２イオンをｎ−型ベース層２の裏面２ａに対して垂直ではなく、所定の傾斜角度を持たせて斜め注入することにより、イオンがｎ−型ベース層２の深くまで入っていくチャネリングを防止することができる。この後、フォトレジスト２０を、たとえばアッシングにより除去する。
【００６７】
次に、図５Ｉに示すように、ｎ−型ベース層２をレーザアニール処理することにより、前工程で注入したＢイオンおよびＢＦ２イオンを活性化させる。これにより、ｎ＋型コンタクト層９の一部の導電型がｎ型からｐ型へと反転して、ｐ＋型コレクタ層１０が形成される。
このとき、高温（たとえば１５００℃程度）のアニール処理を実行しないので、ソース電極８の溶融を防止することができる。つまり、ソース電極８などの高温環境下で溶融し易い金属系の部分を、このアニール処理に先立って作製することができる。そのため、ｎ−型ベース層２の表面側の構造の大部分もしくは全てを、当該アニール処理を行う前に作製することができる。その結果、ｎ−型ベース層２の表裏面を何度も逆にしなくて済むので、製造効率を向上させることができる。
【００６８】
次に、図５Ｊに示すように、ｎ−型ベース層２の裏面２ａにドレイン電極１１が形成され、必要に応じて、合金化によるオーミック接合形成のための熱処理が行われる。ドレイン電極１１の形成は、Ｔｉ、Ｎｉ、ＡｕおよびＡｇをこの順にスパッタしてする工程であってもよい。
以上の工程を経て、図１の半導体装置１を得ることができる。
【００６９】
半導体装置１は、たとえば、図６に示すように、トレンチゲート構造を有していてもよい。具体的には、ｎ−型ベース層２の表面からｎ＋型ソース層５およびｐ型ベース層４を貫通するゲートトレンチ２１が形成され、当該ゲートトレンチ２１に、ゲート絶縁膜２２を介してゲート電極２３が充填されたトレンチゲート構造を有していてもよい。
また、ｐ＋型コレクタ層１０は、図７に示すように、ｐ型コラム層３の直下の位置に配置され、ｎ−型ベース層２の厚さ方向にｐ型コラム層３と対向していてもよい。
【００７０】
また、ｐ型コラム層３は、図５Ａ〜図５Ｃに示すように、初期ベース層１８の形成後、マルチエピタキシャル成長によりｐ型不純物を注入しながら複数枚のｎ型半導体層１９を形成し、その後、アニール処理を行うことにより形成されたが、たとえば、図８Ａ〜図８Ｄの工程により形成してもよい。
具体的には、まず、基板１７の上に、ｎ−型ベース層２をエピタキシャル成長させる。次に、図８Ａに示すように、ｎ−型ベース層２上にハードマスク２４を形成する。ハードマスク２４をパターニングした後、当該ハードマスク２４を介して、ｎ−型ベース層２をドライエッチングする。これにより、ｎ−型ベース層２にトレンチ２５を形成する。
【００７１】
次に、図８Ｂに示すように、ハードマスク２４を除去した後、そのトレンチ２５内部からｎ−型ベース層２の表面が覆われるまで、ｐ型半導体層２６をエピタキシャル成長させる。
次に、図８Ｃに示すように、ｎ−型ベース層２の表面を覆うトレンチ２５外のｐ型半導体層２６を、たとえばエッチバックにより除去する。これにより、トレンチ２５に埋め込まれたｐ型コラム層３が形成される。
【００７２】
その後は、図８Ｄに示すように、図５Ｃと同様の工程を実行し、図５Ｄ〜図５Ｈと同様の工程を実行すればよい。
図９は、本発明の第２の実施形態に係る半導体装置の模式的な断面図である。図９において、前述の図１に示された各部と対応する部分には同一の参照符号を付して示す。
前述の図１の半導体装置１では、ｎ型（第１導電型）のベース層は、ｎ−型ベース層２の単一層として形成され、その裏面２ａ部にイオン注入によりｎ＋型コンタクト層９が形成されていたが、図９に示すように、ｎ＋型基板３３（下層）およびｎ−型ドリフト層３４（下層）の積層構造で形成されていてもよい。ｎ型ベース層３６において、ｎ−型ドリフト層３４は相対的に不純物濃度が低く、ｎ＋型基板３３は相対的に不純物濃度が高い。これにより、ｎ＋型基板３３は、ｎ−型ドリフト層３４を支持する役割とともに、前述のｎ＋型コンタクト層９の役割を兼ねている。
【００７３】
ｐ＋型コレクタ層３５は、下層のｎ＋型基板３３の裏面３３ａから、ｎ＋型基板３３を厚さ方向に貫通してｎ−型ドリフト層３４の裏面に達するように形成されていて、ｎ＋型基板３３の裏面３３ａに露出している。不純物濃度、形状に関しては、ｐ＋型コレクタ層３５は、前述のｐ＋型コレクタ層１０と同様である。
この半導体装置３１を製造するには、まず、図１０Ａに示すように、ｎ＋型基板３３（たとえばｎ＋型シリコン基板）上に、ｎ＋型基板３３の表面を選択的に露出させるフォトレジスト２７が形成される。そして、このフォトレジスト２７を介して、ｐ型不純物をイオン注入する。イオン注入のやり方は、図５Ｈの工程に倣って行えばよい。イオン注入後、フォトレジスト２７を、たとえばアッシングにより除去する。
【００７４】
次に、図１０Ｂおよび図１０Ｃに示すように、図５Ａおよび図５Ｂの工程と同様に、ｎ＋型基板３３上に初期ベース層１８が形成され、続いて、複数層のｎ型半導体層１９を積層させてｎ−型ドリフト層３４が形成される。これにより、ｎ＋型基板３３およびｎ−型ドリフト層３４からなるｎ型ベース層３６が形成される。
次に、図１０Ｄに示すように、アニール処理（１０００℃〜１２００℃）を行うことにより、複数層のｎ型半導体層１９のｐ型不純物およびｎ＋型基板３３に注入されたｐ型不純物をドライブ拡散させる。これにより、ｐ型コラム層３およびｐ＋型コレクタ層３５が同時に形成される。続いて、図５Ｃの工程と同様に、ｐ型ベース層４、ｎ＋型ソース層５、ゲート絶縁膜６、ゲート電極７等が形成される。
【００７５】
次に、図１０Ｅに示すように、図５Ｄの工程と同様に、たとえばグラインダを用いてｎ＋型基板３３を裏面３３ａ側から研削する。この研削は、ｎ＋型基板３３の裏面３３ａからｐ＋型コレクタ層３５が露出するまで続ける。研削後、ｎ＋型基板３３の裏面３３ａをスピンエッチングすることにより、ｎ＋型基板３３の裏面３３ａを鏡面に仕上げる。
その後は、図５Ｅ〜図５Ｊと同様の工程（図５Ｇ〜図５Ｉの工程は除く）を実行することにより、半導体装置３１が得られる。
【００７６】
この方法によれば、ｎ型ベース層３６が、ｎ＋型基板３３およびｎ−型ドリフト層３４の積層構造で形成されている。そのため、半導体装置３１の完成まで、ｎ−型ドリフト層３４がｎ＋型基板３３に支持されることになるので、ｎ型ベース層３６の搬送・ハンドリングをより一層行い易くすることができる。
また、ｎ型ベース層３６の基層となるｎ＋型基板３３を、前述の第１の実施形態のｎ＋型コンタクト層９として利用することができるので、図５Ｇに示すようなイオン注入工程を省略することができる。そのため、製造工程を簡単にすることができる。
【００７７】
図１１は、本発明の第３の実施形態に係る半導体装置の模式的な断面図である。図１１において、前述の図１に示された各部と対応する部分には同一の参照符号を付して示す。
前述の図１の半導体装置１では、ｎ型（第１導電型）のベース層は、ｎ−型ベース層２の単一層として形成され、その裏面２ａ部にイオン注入によりｎ＋型コンタクト層９が形成されていたが、図１１に示すように、ｎ＋型基板４２（下層）およびｎ−型ドリフト層４３（下層）の積層構造で形成されていてもよい。ｎ型ベース層４４において、ｎ−型ドリフト層４３は相対的に不純物濃度が低く、ｎ＋型基板４２は相対的に不純物濃度が高い。これにより、ｎ＋型基板４２は、ｎ−型ドリフト層４３を支持する役割とともに、前述のｎ＋型コンタクト層９の役割を兼ねている。
【００７８】
ｐ＋型コレクタ層４８は、前述の第２の実施形態のｐ＋型コレクタ層３５と同様に、下層のｎ＋型基板４２の裏面４２ａから、ｎ＋型基板４２を厚さ方向に貫通してｎ−型ドリフト層４３の裏面に達するように形成されていて、ｎ＋型基板４２の裏面４２ａに露出しているが、ｎ−型ドリフト層４３の裏面からｎ＋型基板４２の裏面４２ａに向かって幅が小さくなるテーパ形状を有している点で、ｐ＋型コレクタ層３５と異なっている。つまり、ｐ＋型コレクタ層４８のｎ＋型基板４２の裏面４２ａに露出する部分の幅Ｗ２が、ｐ＋型コレクタ層４８のｎ−型ドリフト層４３の裏面に接する部分の幅Ｗ１よりも小さくなるテーパ形状である（Ｗ１＞Ｗ２）。また、ｐ＋型コレクタ層４８は、その不純物濃度が、１×１０１７ｃｍ−３〜１×１０２２ｃｍ−３の範囲において、ｎ＋型基板４２の裏面４２ａに沿う方向および裏面４２ａに直交する方向に一定である点で、ｐ＋型コレクタ層３５と異なっている。
【００７９】
この半導体装置４１を製造するには、まず、図１２Ａに示すように、ｎ＋型基板４２（たとえばｎ＋型シリコン基板）上に、ｎ＋型基板４２の表面を選択的に露出させるフォトレジスト４５が形成される。そして、このフォトレジスト４５を介して、ｎ＋型基板４２をドライエッチングする。ドライエッチングでは、ｎ＋型基板４２が表面から裏面４２ａへ向かって等方的にエッチングされる。これにより、ｐ＋型コレクタ層４８を形成すべき部分に、開口端から底部へ向かって幅が小さくなるテーパ形状のトレンチ４６が形成される。
【００８０】
次に、図１２Ｂに示すように、基板１７上に、ｐ型不純物を注入しながら行うエピタキシャル成長によって、ｐ＋型半導体層４７が形成される。ｐ＋型半導体層４７の成長は、少なくともトレンチ４６を埋め尽くし、ｎ＋型基板４２の表面が隠れるまで続けられる。
次に、図１２Ｃに示すように、ＣＭＰ処理により、ｐ＋型半導体層４７を研磨する。これにより、トレンチ４６に残ったｐ＋型半導体層４７からなるｐ＋型コレクタ層４８が形成される。
【００８１】
次に、図１２Ｄに示すように、図５Ａおよび図５Ｂの工程と同様に、ｎ＋型基板４２上に初期ベース層１８が形成され、続いて、複数層のｎ型半導体層１９を積層させてｎ−型ドリフト層４３が形成される。これにより、ｎ＋型基板４２およびｎ−型ドリフト層４３からなるｎ型ベース層４４が形成される。
次に、図１２Ｅに示すように、アニール処理（１０００℃〜１２００℃）を行うことにより、複数層のｎ型半導体層１９のｐ型不純物をドライブ拡散させる。これにより、ｐ型コラム層３が形成される。続いて、図５Ｃの工程と同様に、ｐ型ベース層４、ｎ＋型ソース層５、ゲート絶縁膜６、ゲート電極７等が形成される。
【００８２】
次に、図１２Ｆに示すように、図５Ｄの工程と同様に、たとえばグラインダを用いてｎ＋型基板４２を裏面４２ａ側から研削する。この研削は、ｎ＋型基板４２の裏面４２ａからｐ＋型コレクタ層４８が露出するまで続ける。研削後、ｎ＋型基板４２の裏面４２ａをスピンエッチングすることにより、ｎ＋型基板４２の裏面４２ａを鏡面に仕上げる。
その後は、図５Ｅ〜図５Ｊと同様の工程（図５Ｇ〜図５Ｉの工程は除く）を実行することにより、半導体装置４１が得られる。
【００８３】
この方法によれば、前述の第２の実施形態と同様に、ｎ型ベース層４４が、ｎ＋型基板４２およびｎ−型ドリフト層４３の積層構造で形成されている。そのため、半導体装置４１の完成まで、ｎ−型ドリフト層４３がｎ＋型基板４２に支持されることになるので、ｎ型ベース層４４の搬送・ハンドリングをより一層行い易くすることができる。
また、ｎ型ベース層４４の基層となるｎ＋型基板４２を、前述の第１の実施形態のｎ＋型コンタクト層９として利用することができるので、図５Ｇに示すようなイオン注入工程を省略することができる。そのため、製造工程を簡単にすることができる。
【００８４】
さらに、ｐ＋型コレクタ層４８がエピタキシャル成長により形成されるので、ｐ＋型コレクタ層４８の不純物濃度を、全体にわたって一定にすることができる。
以上、本発明の一実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。  たとえば、空乏層緩和領域３０およびトラップレベル領域３２は、一方もしくは両方とも省略されていてもよい。
【００８５】
また、前述の実施形態では、ｐ型ベース層４等が平面視矩形（図２）、六角形（図３）または直線状の場合を例示したが、ｐ型ベース層４等の平面形状は、それらに限られるわけではなく、円形、楕円形、五角形、七角形以上の多角形などであってもよい。
また、半導体装置１，３１，４１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
【００８６】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【実施例】
【００８７】
次に、本発明のいくつかの効果を証明するためのシミュレーションを行ったので説明する。
＜シミュレーション例１＞
シミュレーション例１では、耐圧に対するｐ型コラム層３直下のｎ−型ベース層２の厚さＴの依存性を確認した。シミュレーション例１にあたって、半導体装置１の各部の主な設定条件として、ｐ型コラム層３の直下のｎ−型ベース層２の厚さＴを１８μｍ、３０μｍおよび４０μｍとした。
【００８８】
そして、各厚さＴを有する半導体装置について、ｐ＋型コレクタ層１０が形成されていないもの（Ｂイオンの注入なし）と、ｐ＋型コレクタ層１０が形成されているものをそれぞれ設定し、後者の場合には、Ｂイオンのドーズ量およびｐ＋型コレクタ層１０のマスクの有無に基づき、さらに４つに条件分けした。４つの条件は、それぞれ、（１）Ｂイオン１．０×１０１３ｃｍ−２（マスクあり）、（２）Ｂイオン１．０×１０１４ｃｍ−２（マスクあり）、（３）Ｂイオン１．０×１０１５ｃｍ−２（マスクあり）、（４）Ｂイオン１．０×１０１５ｃｍ−２（マスクなし）である。
【００８９】
なお、ｐ＋型コレクタ層１０のマスクとは、ｐ＋型コレクタ層１０が形成されてはいるが、ｐ＋型コレクタ層１０の一部に電流が流れないようにマスクで覆っている状態を意味している。
そして、判定電流Ｉｄｓ＝１×１０−９Ａを流すことにより、各半導体装置の耐圧を測定した。結果を図１３に示す。図１３に示すように、ｐ型コラム層３の直下のｎ−型ベース層２の厚さＴが３０μｍ以上であれば、ｐ＋型コレクタ層１０有無に関わらず、８００Ｖ以上の耐圧を実現できることを確認できた。また、図１４および図１５に、ｐ型コラム層３直下のｎ−型ベース層２の厚さＴが３０μｍおよび４０μｍのときの耐圧波形をそれぞれ示す。
【００９０】
また、ｐ型コラム層３直下のｎ−型ベース層２の厚さＴが３０μｍおよび４０μｍのときのＩｄ−Ｖｄ特性を、図１６および図１７にそれぞれ示す。
図１６および図１７に示すように、ｐ＋型コレクタ層１０（マスクなし）が形成されている半導体装置については、大電流域での効率が、ｐ＋型コレクタ層１０が形成されていない（マスクありも含む）半導体装置に比べて向上していることが分かった。
＜シミュレーション例２＞
シミュレーション例２では、ｐ＋型コレクタ層１０の導入による電流特性の変化をシミュレーションで確認した。シミュレーション例２にあたって、半導体装置１の各部の主な設定条件としてｐ型コラム層３の直下のｎ−型ベース層２の厚さＴを４０μｍとした。
【００９１】
また、ｐ＋型コレクタ層１０の形成条件に関して、シミュレーションではｎ−型ベース層２の裏面２ａへのイオン注入を設定できないので、代わりに表面からのイオン注入＋アニール処理を設定した。この設定条件は、レーザアニール処理を想定して、以下の通りとした。
・イオン注入：Ｂイオン １００ｋｅＶ １×１０１５ｃｍ−２２度、
・アニール処理：１０００℃  １０秒
そして、これにより得られたホウ素の濃度分布を図１８（ａ）に示す。そして、図１８（ａ）のプロファイルに倣って、ｎ−型ベース層２の裏面２ａ付近のホウ素の濃度を図１８（ｂ）のように設定した。なお、ｐ＋型コレクタ層１０の条件は以下の通りとした。
・ｐ＋型コレクタ層１０の幅Ｗ：０〜１９．５μｍ
１９．５μｍの場合、ｎ−型ベース層２の裏面２ａ全面がｐ＋型になっている。
・ｐ＋型コレクタ層１０の深さＤ：０．０４μｍ
ｐ＋型コレクタ層１０の幅ＷごとのＩｄ−Ｖｄ特性を、図１９（ａ）（ｂ）（ｃ）に示す。
【００９２】
図１９（ｂ）に示すように、０〜２Ｖ低電圧領域では、ｐ＋型コレクタ層１０の幅Ｗが１６μｍ以下でオーミック特性となることが分かった。一方、図１９（ｃ）に示すように、１８Ｖ〜２０Ｖの高電圧用域では、ｐ＋型コレクタ層１０の幅Ｗが６μｍ以下の場合に、ほぼ同じ特性を示すことが分かった。
＜シミュレーション例３＞
シミュレーション例３では、ｐ＋型コレクタ層１０の形成に際し、ｐ型不純物の２回注入による効果を確認した。シミュレーション例３にあたって、半導体装置１の各部の主な設定条件は、次の通りである。
・ｎ−型ベース層２：５Ω・ｃｍ
・ｎ＋型コンタクト層９：Ａｓイオン  ４０ｋｅＶ、７度、１×１０１５ｃｍ−２で注入
・ｐ＋型コレクタ層１０のインプラ（１回目）
Ｂイオン  １００ｋｅＶ、７度、５×１０１５ｃｍ−２で注入（図２０）
Ｂイオン  １００ｋｅＶ、７度、１×１０１６ｃｍ−２で注入（図２１，図２２）
・ｐ＋型コレクタ層１０のインプラ（２回目）
Ｂイオン  ３０ｋｅＶ、７度、５×１０１５ｃｍ−２で注入（図２０，図２１）
Ｂイオン  ３０ｋｅＶ、７度、１×１０１６ｃｍ−２で注入（図２０，図２１）
Ｂイオン  ５０ｋｅＶ、７度、５×１０１５ｃｍ−２で注入（図２０，図２１）
Ｂイオン  ５０ｋｅＶ、７度、１×１０１６ｃｍ−２で注入（図２０，図２１）
ＢＦ２イオン  ３０ｋｅＶ、７度、１×１０１６ｃｍ−２で注入（図２２）
結果を図２０〜図２２に示す。
【００９３】
図２０〜図２２に示すように、いずれの場合も、ｎ−型ベース層２の裏面２ａ近傍で、ｎ＋型コンタクト層９の導電型がキャンセルされて、導電型がｎ型からｐ型へと反転していることが分かった。とりわけ、図２２に示すように、ホウ素（Ｂ）イオンを注入し、次に二フッ化ホウ素（ＢＦ２）イオンを注入する２段階イオン注入工程のシミュレーションでは、ｐ型不純物が注入された部分において、ｎ＋型コンタクト層９の導電型が完全にキャンセルされていることが分かった。その結果、ＢＦ２イオンを含めた多重インプラを行えば、図２２以上にマージンのある設定も可能と考えられる。
＜シミュレーション例４＞
シミュレーション例４では、寄生ダイオード１４が回生電流に寄与しているかを確認するためのグラフである。このシミュレーションでは、ｐ＋型コレクタ層１０の１ピッチ（隣り合うｐ＋型コレクタ層１０の中央間の距離）に占めるｐ＋型コレクタ層１０の割合により、寄生ダイオード１４に流れる回生電流がどのように変化するかを調べた。パターンとして、ｐ＋型コレクタ層１０の占有率が０％（ｐ＋型コレクタ層１０なし）、５１．１％、７２．９％および８３．３％の４パターンを採用した。寄生ダイオード１４のＩｄ−Ｖｄ特性を、図２３に示す。図２３において、グラフＥ〜Ｈが寄生ダイオード１４のＩｄ−Ｖｄ特性であり、０グラフＡ〜Ｄは、半導体装置１（ＦＥＴ部）のＩｄ−Ｖｄ特性（ゲート電圧１０Ｖ）である。
【００９４】
図２３のグラフＥ〜Ｈに示すように、半導体装置１のオフ時（ゲート電圧０Ｖ）に、寄生ダイオード１４に回生電流が流れていることが確認できた。
【符号の説明】
【００９５】
１    半導体装置
２    ｎ−型ベース層
３    ｐ型コラム層
４    ｐ型ベース層
５    ｎ＋型ソース層
６    ゲート絶縁膜
７    ゲート電極
８    ソース電極
９    ｎ＋型コンタクト層
１０  ｐ＋型コレクタ層
１１  ドレイン電極
１２  層間絶縁膜
１３  セル
１４  寄生ダイオード
１５  チャネル領域
１６  コンタクト孔
１７  基板
１８  初期ベース層
１９  ｎ型半導体層
２０  フォトレジスト
２１  ゲートトレンチ
２２  ゲート絶縁膜
２３  ゲート電極
２４  ハードマスク
２５  トレンチ
２６  ｐ型半導体層
２７  フォトレジスト
３０  空乏層緩和領域
３１  半導体装置
３２  トラップレベル領域
３３  ｎ＋型基板
３４  ｎ−型ドリフト層
３５  ｐ＋型コレクタ層
３６  ｎ型ベース層
４１  半導体装置
４２  ｎ＋型基板
４３  ｎ−型ドリフト層
４４  ｎ型ベース層
４５  フォトレジスト
４６  トレンチ
４７  ｐ＋型半導体層
４８  ｐ＋型コレクタ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
0006037495.tif 000007
【図５Ｃ】
0006037495.tif 000008
【図５Ｄ】
0006037495.tif 000009
【図５Ｅ】
0006037495.tif 000010
【図５Ｆ】
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【図５Ｇ】
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【図５Ｈ】
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【図５Ｉ】
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【図５Ｊ】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１２Ｅ】
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【図１２Ｆ】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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