(57)【特許請求の範囲】
【請求項１】
複数のメモリデバイスに供給されるイネーブル信号を第１の状態から第２の状態に切り替えることによって複数のメモリボリュームを活性化し、
続いて、前記複数のメモリデバイスに接続されたコントローラによって実行されるサイクルのタイプを判断し、
前記サイクルのタイプがコマンドサイクルであるとの判断に基づき、前記活性化された複数のメモリデバイスに供給され前記コマンドサイクルに対応するコマンドがボリュームセレクトコマンドであるかを判断し、ボリュームセレクトコマンド以外のコマンドであるときは前記イネーブル信号を切り替える前に活性化されていた複数のメモリボリュームのうちあるメモリボリュームの活性化状態を維持し、ボリュームセレクトコマンドであるときは前記ボリュームセレクトコマンドによって特定されたメモリボリュームを活性化状態に維持し、
前記サイクルのタイプがコマンドサイクルではないと判断されたときは先に選択されたメモリボリュームを再度選択する、メモリを制御する方法。
【請求項２】
前記コマンドがボリュームセレクトコマンドであるときは、前記ボリュームセレクトコマンドによって指定されていない前記複数のメモリボリュームの少なくとも一つの状態を前記信号を切り替える以前の状態に戻す請求項１記載のメモリを制御する方法。
【請求項３】
前記コマンドがボリュームセレクトコマンド以外のコマンドであるときは、前記信号が切り替わる以前に活性化されていない前記複数のメモリボリュームのうちのいくつかのメモリボリュームの状態を前記信号が切り替わる以前に其々が設定されていた状態に戻す請求項１記載のメモリを制御する方法。
【請求項４】
其々が一つ以上のターゲットメモリボリュームを含む複数のメモリデバイスを操作する方法であって、
信号の第１の状態から第２の状態への切り替えの検出に基づき、前記複数のメモリデバイスの複数のメモリボリュームを活性化し、
続いて、前記複数のメモリデバイスに接続されたコントローラによって発行されたサイクルのタイプを判断し、
前記サイクルのタイプがコマンドサイクルであるとの判断に基づき、前記活性化された複数のメモリボリュームに供給され前記コマンドサイクルに対応するコマンドがボリュームセレクトコマンドであるかを判断し、前記コマンドが前記複数のメモリデバイスのうちある特定のターゲットメモリボリュームを指定するボリュームセレクトコマンドであるときは前記複数のメモリデバイスのうちある特定のターゲットメモリボリュームは続いて受け取るコマンドを実行し、前記コマンドが前記複数のメモリデバイスのうちある特定のメモリデバイスのターゲットメモリボリュームを指定しないように前記コマンドはボリュームセレクトコマンドでないとき前記複数のメモリデバイスの其々は先のデバイス状態に戻り、
前記サイクルのタイプがアドレスサイクル又はデータサイクルであると判断されたときは先に選択されたメモリボリュームを再度選択する、複数のメモリデバイスを操作する方法。
【請求項５】
前記コマンドを前記複数のメモリデバイスにて共有されるバスを介して受け取ることを含む請求項４記載の複数のメモリデバイスを操作する方法。
【請求項６】
前記複数のメモリデバイスのうち少なくとも二つのメモリデバイスは、前記バスを介して前記複数のメモリデバイスに接続された前記コントローラのチップイネーブル端子から前記信号を受け取ることを含む請求項５記載の複数のメモリデバイスを操作する方法。
【請求項７】
前記コマンドが前記複数のメモリデバイスのうちある特定の一つのメモリデバイスのターゲットメモリボリュームを示すときは、前記複数のメモリデバイスの前記ある特定の一つのメモリデバイス以外のメモリデバイスを前記切り替え検出以前の状態に戻すことを含む請求項４記載の複数のメモリデバイスを操作する方法。
【請求項８】
其々先に設定された状態のまま複数のメモリボリュームを活性化し、
続いて、前記複数のメモリボリュームに接続されたコントローラによって発行されたサイクルのタイプを判断し、
前記サイクルのタイプがコマンドサイクルであるとの判断に基づき、前記活性化された複数のメモリボリュームに供給され前記コマンドサイクルに対応するコマンドがセレクトコマンドであるかを判断し、前記コマンドがセレクトコマンド以外であると判断されたときは前記先の状態が活性化状態である前記複数のメモリボリュームのうちのあるメモリボリュームを活性化状態で維持し、前記コマンドが続けて実行コマンドを受け取る前記複数のメモリボリュームのうちある選択されたメモリボリュームのアドレスを示すセレクトコマンドであると判断されたときは該セレクトコマンドによって指定されたメモリボリュームの活性化状態を維持し、
前記サイクルのタイプがコマンドサイクルではないと判断されたときは先に選択されたメモリボリュームを再度選択する、メモリを制御する方法。
【請求項９】
前記複数のメモリボリュームの活性化は、前記複数のメモリボリュームにて共有されるイネーブル信号を第１の状態から第２の状態にトグルすることを介して前記複数のメモリボリュームが活性化されることを含む請求項８記載のメモリを制御する方法。
【請求項１０】
前記イネーブル信号を前記コントローラから前記複数のメモリボリュームに供給することを含み、前記コントローラのイネーブル端子は、複数のメモリデバイスの其々のイネーブル端子に接続される請求項９記載のメモリを制御する方法。
【請求項１１】
前記活性化されたメモリボリュームと関連する複数のメモリユニットは、前記複数のメモリデバイスにて前記イネーブル信号を共有する請求項１０記載のメモリを制御する方法。
【請求項１２】
前記コントローラの前記イネーブル端子はチップイネーブル端子であり、前記複数のメモリデバイスの其々のイネーブル端子はチップイネーブル端子であり、前記イネーブル信号を供給することはチップイネーブル信号を前記複数のメモリデバイスに供給することを含む請求項１０記載のメモリを制御する方法。
【請求項１３】
前記複数のメモリボリュームのうち選択された一つのメモリボリュームに、続いて実行すべきコマンドを供給することを含む請求項８記載のメモリを制御する方法。
【請求項１４】
ホストに接続するための第１のインターフェースと、
複数のメモリデバイスに接続するための第２のインターフェースと、
を有するメモリコントローラであって、
前記メモリコントローラは、
信号を第１の状態から第２の状態に切り替えることによって、前記信号が供給される複数のメモリデバイスの複数のメモリボリュームを活性化し、
サイクルを活性化された複数のメモリデバイスに発行し、
前記サイクルがコマンドサイクルであるとき、活性化された複数のメモリデバイスは、続いて前記コントローラから供給されるコマンドがボリュームセレクトコマンドかを判断し、前記コマンドが前記複数のメモリボリュームの一つを示すボリュームセレクトコマンドであるときは前記複数のメモリボリュームの前記一つは活性化状態を維持し、続いて前記メモリコントローラから受け取るコマンドを実行し、前記コマンドが複数のメモリボリュームのどのメモリボリュームをも指定しないようにボリュームセレクトコマンドでないときは前記複数のメモリボリュームの其々は切り替えを検出する以前の先の状態に戻り、
前記サイクルがアドレスサイクル及びデータサイクルの少なくとも一方であるときは先に選択されたメモリボリュームを再度選択する、メモリコントローラ。
【請求項１５】
前記信号は、前記メモリコントローラのチップイネーブル端子から前記複数のメモリデバイスの其々のチップイネーブル端子に供給される請求項１４記載のメモリコントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して半導体メモリシステム、半導体メモリ装置、および半導体メモリ方法に関し、さらに詳細にはメモリを制御するためのシステム、装置、メモリコントローラ、および方法に関する。
【背景技術】
【０００２】
メモリ装置は、通常、コンピュータまたは他の電子機器内の内部半導体集積回路として提供される。揮発性メモリおよび不揮発性メモリを含む多くの異なるタイプのメモリがある。揮発性メモリはその情報を維持するために電力を必要とすることがあり、とりわけランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、および同期型ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）を含む。不揮発性メモリは、電源が入れられていないときに記憶されている情報を保持することによって永続的な情報を提供することができ、とりわけ、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、読取り専用メモリ（ＲＯＭ）、電気的消去可能ＲＯＭ（ＥＥＰＲＯＭ）、消去可能ＰＲＯＭ（ＥＰＲＯＭ）、相変化ＲＡＭ（ＰＣＲＡＭ）、抵抗変化メモリ（ＲＲＡＭ（登録商標））、およびスピントルクトランスファランダムアクセスメモリ（ＳＴＴ  ＲＡＭ）等の磁気ランダムアクセスメモリ（ＭＲＡＭ）を含むことがある。
【０００３】
従来のメモリ装置の一例が、特許文献１及び２に記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２０１０−５１９６２６号公報
【特許文献２】特開２００６−１７２７００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
メモリ装置は、ソリッドステートドライブ（ＳＳＤ）を形成するためにともに組み合わせることができる。ソリッドステートドライブは、多様な他のタイプの不揮発性メモリおよび揮発性メモリの中で、不揮発性メモリ（たとえば、ＮＡＮＤフラッシュメモリおよびＮＯＲフラッシュメモリ）を含む、および/または揮発性メモリ（たとえば、ＤＲＡＭおよびＳＲＡＭ）を含むことがある。ソリッドステートドライブは、性能、サイズ、重量、耐久性、動作温度範囲、および電力消費の点でハードドライブに優る優位点を有しているので、ＳＳＤは、コンピュータのためのメイン記憶装置としてハードディスクに代わるために使用できる。たとえば、磁気ディスクに比較したとき、ＳＳＤは可動部品がないために優れた性能を有することができ、これにより磁気ディスクドライブにまつわるシークタイム、待ち時間、および他の電子機械的な遅延を回避し得る。ＳＳＤの製造メーカは不揮発性フラッシュメモリを使用して、内蔵電池電源を使用しないことがあるフラッシュＳＳＤを作成し、このようにしてドライブがより用途が広くかつコンパクトとなることができるようにしている。
【０００６】
ＳＳＤは、マルチチップパッケージ（ＭＣＰ）であることがある１つまたは複数の離散メモリ装置（たとえばパッケージ）を含むことがある。ＭＣＰは、それぞれがそれと関連する１つまたは複数のメモリユニットを有するいくつかのメモリダイおよび／またはメモリチップを含むことがある。メモリユニットは、ホストから受信したコマンドを実行し、ホストにステータスを報告することができ、周辺回路網とともに１つまたは複数のメモリ
アレイを含むことがある。メモリアレイは、いくつかの物理的なグループ（たとえば、ブロック）に編成できるメモリセルを含むことがあり、グループのそれぞれが複数ページのデータを記憶できる。
【課題を解決するための手段】
【０００７】
多様なメモリシステムでは、複数のメモリ装置は、共有バスを経由してシステムコントローラに結合される。システムコントローラは、たとえば消去動作、プログラミング動作、および読取り動作等の多様な動作の性能を調節できる。システムコントローラと複数のメモリ装置との間の相互作用は、他のメモリシステムの特徴の中でも電力消費、処理速度、および/またはデータ完全性を含むメモリシステムの多様な特徴に影響を与えることがある。
【図面の簡単な説明】
【０００８】
【図１】本開示の１つまたは複数の実施形態にかかるコンピューティングシステムのブロック図である。
【図２】本開示の１つまたは複数の実施形態にかかるメモリを制御するように構成されたシステムの一部のブロック図である。
【図３】本開示の１つまたは複数の実施形態にかかるメモリを制御するように構成されたシステムの一部のブロック図である。
【図４】本開示の１つまたは複数の実施形態にかかるメモリを制御するように構成されたシステムの一部のブロック図である。
【図５】本開示の１つまたは複数の実施形態にかかるメモリを制御するように構成されたシステムの一部のブロック図である。
【図６】本開示の１つまたは複数の実施形態にかかるメモリを制御するための方法を示すフローチャートである。
【発明を実施するための形態】
【０００９】
本開示は、メモリを制御するためのシステム、装置、メモリコントローラ、および方法を含む。かかる１つの方法は、メモリ装置のメモリユニットを活性化する（アクティブにする）ことと、メモリユニットを活性化した後に、メモリ装置にコマンドを提供することと、コマンドがターゲットメモリボリュームを示さない場合にメモリユニットを前の状態に戻すことを含み、コマンドがメモリユニットと関連するターゲットメモリボリュームを示す場合にはメモリユニットはアクティブなままとなる。
【００１０】
本開示の実施形態は、他の利点の中でも、従前のメモリシステム、メモリ装置、およびメモリ方法と比較して、多様なメモリ動作と関連して共有されたバスを介して、メモリシステムコントローラと、システムコントローラに結合されたメモリ装置との間の相互作用を削減する等の多様な利点を提供できる。例として、システムコントローラとメモリ装置との間の相互作用を削減することにより、メモリシステムを動作することに関連する電力消費を削減できる。
【００１１】
本開示の以下の発明を実施するための形態では、本開示の一部を形成し、本開示の１つまたは複数の実施形態がどのようにして実践され得るのかを実例として示す添付図面が参照される。これらの実施形態は、当業者が本開示の実施形態を実践できるようにするほど詳細に説明されており、他の実施形態が活用され得ること、および本開示の範囲から逸脱することなくプロセスの、電気的な、および/または構造上の変更が加えられてよいこと
が理解されるべきである。本明細書に示されるように、特に図面の参照数字に関して、指示子「Ｎ」および「Ｍ」は、そのように示されたいくつかの特定の特長を、本開示の１つまたは複数の実施形態とともに含むことができることを示す。本明細書で示されるように、「いくつかの」何かは１つまたは複数のかかるものを指すことがある。
【００１２】
本明細書の図は、１つまたは複数の最初の数字が図面番号に相当し、残りの数字が図中の要素または構成要素を識別する番号付けの慣例に従う。他の図間の類似する要素または構成要素は、類似する数字を使用することによって特定され得る。たとえば、１０４は図１の要素「０４」を参照してよく、類似要素は図２では２０４と参照されてよい。理解されるように、本明細書中の多様な実施形態に示される要素は、本開示のいくつかの追加の実施形態を提供するために追加、交換、および/または排除できる。さらに、理解されるように、図中に提供される要素の比率および相対的な尺度は、本発明の実施形態を示すことを目的としており、制限的な意味で解釈されるべきではない。
【００１３】
図１は、本開示のいくつかの実施形態にかかるコンピューティングシステム１００の機能ブロック図である。コンピューティングシステム１００は、ホスト１０２に通信で結合されている、たとえばいくつかのソリッドステートドライブ（ＳＳＤ）等のメモリシステム１０４を含む。メモリシステム１０４は、たとえばバックプレーンまたはバス等のインタフェース１０６を通してホスト１０２に通信で結合できる。
【００１４】
ホスト１０２の例は、他のホストシステムの中でも、ラップトップコンピュータ、パーソナルコンピュータ、デジタルカメラ、デジタル記録装置およびデジタル再生装置、携帯電話、ＰＤＡ、メモリカード読み取り装置、ならびにインタフェースハブを含むことがある。インタフェース１０６は、他のコネクタおよびインタフェースの中でも、シリアルＡＴＡ（ＳＡＴＡ）、周辺構成要素相互接続エクスプレス（ＰＣＩｅ）、またはユニバーサルシリアルバス（ＵＳＢ）を含むことがある。ただし、一般には、ホストインタフェース１０６は、メモリシステム１０４とホスト１０２との間で制御信号、アドレス信号、データ信号、および他の信号を受け渡すためのインタフェースとなる場合がある。
【００１５】
ホスト１０２は、メモリおよびバスの制御装置１０７に通信で結合されているいくつかのプロセッサ１０５（たとえば、パラレルプロセッサ、コプロセッサ等）を含むことがある。プロセッサ１０５は、たとえばいくつかの特定用途向け集積回路（ＡＳＩＣ）等のいくつかのマイクロプロセッサ、またはいくつかの他のタイプの制御回路網である場合がある。コンピューティングシステム１００の他の構成要素もプロセッサを有してよい。メモリおよびバスの制御装置１０７は、たとえば動的ランダムアクセスメモリ（ＤＲＡＭ）１１１、グラフィックユーザインタフェース１１８、および／または他のユーザインタフェース（たとえば、ディスプレイモニタ、キーボード、マウス等）等、それに直接的に通信で結合されるメモリ構成要素および他の構成要素を有することがある。
【００１６】
メモリおよびバスの制御装置１０７は、それに通信で結合される周辺およびバスの制御装置１０９を有することもあり、周辺およびバスの制御装置１０９は、たとえば、不揮発性メモリホスト制御インタフェース（ＮＶＭＨＣＩ）フラッシュメモリ１１７、ユニバーサルシリアルバス（ＵＳＢ）インタフェースを使用するフラッシュドライブ１１９、および／またはメモリシステム１０４等のいくつかの装置に接続できる。読者が理解するように、メモリシステム１０４は、いくつかの異なるコンピューティングシステム内でハードディスクドライブ（ＨＤＤ）に加えて、またはハードディスクドライブ（ＨＤＤ）の代わりに使用できる。図１に示されているコンピューティングシステム１００は、かかるシステムの一例である。ただし、本開示の実施形態は、図１に示される構成に制限されていない。
【００１７】
エンタープライズソリッドステートストレージ機器は、現在たとえば毎秒１００ＭＢ、毎秒１００Ｋ入力／出力（ＩＯＰＳ）等のテラバイトの記憶実行能力および高速実行能力によって特徴付けることができるクラスのメモリシステムである。本開示のいくつかの実施形態によると、エンタープライズソリッドステートストレージ機器は、ソリッドステー
トドライブ（ＳＳＤ）構成要素を使用して構成できる。たとえば、図１に関して、メモリシステム１０４は、いくつかの構成要素ＳＳＤを使用して実装されるエンタープライズソリッドステートストレージ機器であってよく、いくつかのＳＳＤは、メモリシステムコントローラ（たとえば、図２に示されるメモリシステムコントローラ２１５）によってメモリシステムとして操作されている。
【００１８】
図２は、本開示のいくつかの実施形態に従ってメモリを制御するように構成されたシステム２００の一部のブロック図である。システム２００は、たとえばＳＳＤである場合があるメモリシステム２０４を含む。メモリシステム２０４は、ホストインタフェース２０６を介してホスト２０２に結合することができ、メモリシステムコントローラ２１５（たとえば、メモリ制御回路網、ファームウェア、および／ソフトウェア）、ならびにシステムコントローラ２１５に結合されるいくつかのメモリ装置２３０−１、．．．、２３０Ｎを含むことがある。いくつかの実施形態では、メモリコントローラ２１５は、プリント基板に結合される特定用途向け集積回路（ＡＳＩＣ）である場合がある。
【００１９】
メモリシステム２０４は、メモリ装置２３０−１、．．．、２３０−Ｎとシステムコントローラ２１５との間で多様な信号（たとえば、データ信号、制御信号、および／またはアドレス信号）を送信／受信するためにバス２２０を含む。図２に示されている例は単一のバス２２０を含むが、メモリシステム２０４は、いくつかの実施形態では別個のデータバス（ＤＱバス）、制御バス、およびアドレスバスを含むことがある。バス２２０は、いくつかのメモリ装置２３０−１、．．．、２３０−Ｎによって共有され、オープンＮＡＮＤフラッシュインタフェース（ＯＮＦＩ）、コンパクトフラッシュ（登録商標）インタフェース、マルチメディアカード（ＭＭＣ）、セキュアデジタル（ＳＤ）、ＣＥ−ＡＴＡ、業界規格アーキテクチャ（ＩＳＡ）、マイクロチャネルアーキテクチャ（ＭＳＡ）、拡張ＩＳＡ（ＥＩＳＡ）、インテリジェントドライブエレクトロニクス（ＩＤＥ）、ＶＥＳＡローカルバス（ＶＬＢ）、周辺構成要素相互接続（ＰＣＩ）、カードバス、ユニバーサルシリアルバス（ＵＳＢ）、アドバンスドグラフィックスポート（ＡＧＰ）、パーソナルコンピュータメモリカードインターナショナルアソシエーションバス（ＰＣＭＣＩＡ）、ファイヤワイヤ（ＩＥＥＥ  １３９４）、およびスモールコンピュータシステムインタフェース（ＳＣＳＩ）に関連するバス構造を含むが、これらに限定されない多様なタイプのバス構造を有することがある。
【００２０】
図２に示されるように、メモリ装置２３０−１、．．．、２３０−Ｎは、メモリシステム２０４に記憶ボリュームを提供するいくつかのメモリユニット２１２−１、２１２−２、．．．、２１２−Ｍを含むことがあるいくつかのダイおよび／またはチップを含むことがある。メモリユニット２１２−１、２１２−２、．．．、２１２−Ｍは、ロジカルユニット（ＬＵＮ）と呼ばれることがあり、その上の周辺回路網とともにいくつかのメモリアレイを含むことがある。いくつかの実施形態では、メモリユニット２１２−１、２１２−２、．．．、２１２−Ｍは、メモリシステムコントローラ２１５および／またはバス２２０を介したホスト２０２からのコマンドを独立して実行し、メモリシステムコントローラ２１５および／またはホスト２０２にステータスをレポートできるメモリシステム２０４の最小構成要素である場合がある。メモリユニット２１２−１、２１２−２、．．．、２１２−Ｍは、たとえば、ＮＡＮＤアーキテクチャを有するフラッシュメモリアレイを含むことがある。ただし、実施形態は、特定のタイプのメモリアレイまたはアレイアーキテクチャに制限されない。
【００２１】
図３から図６に関連してさらに以下に説明されるように、メモリ装置２３０−１、．．．、２３０−Ｎ内部のメモリユニット２１２−１、２１２−２、．．．、２１２−Ｍは、いくつかのターゲットボリュームに編成できる。いくつかの実施形態では、各ターゲットボリュームは、メモリ装置２３０−１、．．．、２３０−Ｎの内の１つの内部でイネーブ
ル信号（たとえば、コントローラ２１５から受信されるチップイネーブル（ＣＥ）信号）を共有するメモリユニットの集合である場合がある。たとえば、メモリ装置２３０−１、．．．、２３０−Ｎに関連するいくつかのイネーブル端子（たとえば、ピン）はともに結合することができ、コントローラ２１５の１つのイネーブル端子（たとえば、ピン）に結合されてよい。このようにして、コントローラの単一のチップイネーブルピンは、多様な実施形態において、いくつかのメモリ装置２３０−１、．．．、２３０−Ｎによって共有されてよい。
【００２２】
当業者が理解するように、チップイネーブル信号の状態はメモリユニットを活性化する（アクティブにする）／非活性化する（非アクティブにする）ために使用できる。たとえば、メモリシステムは、メモリユニットがアクティブ低（アクティブロー）である（たとえば、チップイネーブル信号が低（ロー）状態にあるときに、システムコントローラから受け取られたコマンドをメモリユニットが処理できる）ように構成できる。アクティブ低のメモリユニットの場合、チップイネーブル信号が高（ハイ）状態にあるときにメモリユニットはイナクティブ（非アクティブ）になり（たとえば、選択解除され）、コマンドを処理できない。本開示の実施形態は、特定のチップイネーブル構成を有するメモリユニットに制限されない。本明細書で使用されるように、メモリユニットを活性化することは、ターゲットメモリボリュームおよび/またはメモリユニットと関連するメモリ装置を活性化することを含む場合がある。
【００２３】
メモリ装置２３０−１、．．．、２３０−Ｎ内部のターゲットボリューム（複数の場合がある）は、それに割り当てられた（たとえば、指名された）ボリュームアドレスを有することがある。割り当てられたボリュームアドレスは、以下にさらに説明されるように、共有チップイネーブル信号と関連するターゲットボリュームを識別するために使用できる。
【００２４】
図３は、本開示のいくつかの実施形態にかかるメモリを制御するように構成されたシステムの一部のブロック図である。図３に示されるメモリシステムは、システムコントローラ３２５を含む。システムコントローラ３２５は、いくつかのメモリチャネル全体でアクセスを制御できる。この例では、コントローラ３２５は、それぞれが各メモリチャネルに対するアクセスを制御するいくつかのチャネルコントローラ３２７−０、．．．、３２７−Ｎを含む。
【００２５】
図３に示されている例では、システムコントローラ３２５は、バス３２０（たとえば、共有データバス、共有アドレスバス、および共有制御バス）を介して第１のメモリ装置３３０−１および第２のメモリ装置３３０−２に結合される。メモリ装置３３０−１および３３０−２のそれぞれは、４つのメモリユニット３１２−０から３１２−３を含む。メモリユニット３１２−０から３１２−３はメモリダイである場合があり、メモリ装置３３０−１および３３０−２は、例としてマルチチップパッケージである場合がある。この例では、各メモリ装置内部のメモリユニット３１２−０から３１２−３は、２つのターゲットボリュームに編成され（たとえば、グループ化され）、１つのターゲットボリュームに含まれるメモリユニットのそれぞれはチップイネーブルピンを共有する。たとえば、メモリ装置３３０−１内において、メモリユニット３１２−０および３１２−１はターゲットボリューム３１３−０を構成し、メモリユニット３１２−２および３１２−３はターゲットボリューム３１３−１を構成する。同様に、メモリ装置３３０−２内において、メモリユニット３１２−０および３１２−１はターゲットボリューム３１３−２を構成し、メモリユニット３１２−２および３１２−３はターゲットボリューム３１３−３を構成する。
【００２６】
この例では、システムコントローラは、メモリ装置３３０−１および３３０−２にＣＥ信号を専ら提供する４つのＣＥピン３２８−０（ＣＥ０）、３２８−１（ＣＥ１）３２８
−２（ＣＥ２）、および３２８−３（ＣＥ３）を含む。たとえば、ＣＥ０は、メモリ装置３３０−１内部のターゲットボリューム３１３−０と関連するＣＥピンに結合され、ＣＥ１は、メモリ装置３３０−１内部のターゲットボリューム３１３−１に関連するＣＥピンに結合され、ＣＥ２は、メモリ装置３３０−２内部のターゲットボリューム３１３−２に関連するＣＥピンに結合され、ＣＥ３は、メモリ装置３３０−２内部のターゲットボリューム３１３−３に関連するＣＥピンに結合される。
【００２７】
当業者は、ＣＥピンが別々に示されているが、コントローラ３２５ならびにメモリ装置３３０−１および３３０−２が、たとえばバス３２０の一部である場合がある、信号線を介して接続された多様な他のピンを有することを理解するだろう。図３には示されていないが、チャネルコントローラ３２７−０から３２７−Ｎのそれぞれは、いくつかのメモリ装置（たとえば、この例では２つ）に結合できる。実施形態は、図３に示される例に制限されない。たとえば、メモリシステムは、１チャネルあたり２より多いまたは少ないメモリ装置、１メモリ装置あたり２より多いまたは少ないターゲットメモリボリューム等を含むことがある。
【００２８】
図３に示されている例では、ターゲットメモリボリューム３１３−０から３１３−３のそれぞれは、それに関連付けられた割り当てられたボリュームアドレスを有する。図６に関連してさらに以下に説明されるように、コントローラ３２５によって提供される（たとえば、発行される）コマンドは、コントローラからいくつかの以後のコマンド（たとえば、次のコマンド）を受け取る、ターゲットメモリボリュームの内の特定のメモリボリュームのボリュームアドレスを示し（たとえば指定し）得る。特定のターゲットボリュームアドレスを示すコマンドは、共有バス３２０に結合されるメモリ装置のそれぞれによって受け取られる。多様な実施形態では、コマンドによって指定されていないそれらのメモリユニットおよび／または関連するターゲットボリュームは、非選択状態に戻る。本明細書で使用されるように、非選択状態は、たとえば、以下にさらに説明されるように、イナクティブ（非アクティブ）状態または「スヌーピング」（たとえば、傍受）状態である場合がある。いくつかの実施形態では、コマンドによって指定されていないそれらのメモリユニットおよび／または関連するターゲットボリュームは、それらの前の状態に戻る。たとえば、コマンドによって指定されているターゲットメモリボリュームのメモリユニットはアクティブなままとなり、残りのターゲットメモリボリュームと関連するメモリユニットはその前の非選択状態に戻る。たとえば、コントローラ３２５が、共有バス３２０に結合されるメモリ装置３３０−１および３３０−２の内の特定のメモリ装置内部のターゲットボリュームと（たとえば、ターゲットボリュームと関連する特定のメモリユニット）との相互作用（インタラクション）を維持することを希望するとき、未選択のボリュームを含むそれらのメモリ装置が非選択状態に戻ることができる。どのターゲットボリュームが選択されるのか、および/またはどのようにしてシステムが構成されるのかに応じて、非選択のメモリ装置のメモリユニットは、その前の状態に戻る、またはイナクティブ状態からスヌーピング状態に切り替わる、または傍受状態からイナクティブ状態に切り替わる、またはアクティブ状態からイナクティブ状態または傍受状態に切り替わることがある。
【００２９】
図４は、本開示のいくつかの実施形態にかかるメモリを制御するように構成されたシステムの一部のブロック図である。図４に示される実施形態は、図３に示されるメモリシステムに比較して削減されたピン数を提供できる。図４に示されるメモリシステムは、システムコントローラ４２５を含む。システムコントローラ４２５は、いくつかのメモリチャネル全体でアクセスを制御できる。この例では、コントローラ４２５は、それぞれがそれぞれのメモリチャネルに対するアクセスを制御する、いくつかのチャネルコントローラ４２７−０、．．．.４２７−１、．．．４２７−Ｎを含む。
【００３０】
図４に示す例では、システムコントローラ４２５は、バス４２０（たとえば、データバ
ス、アドレスバス、および制御バス）を介していくつかのメモリ装置４３０−１、．．．、４３０−Ｍに結合される。本実施形態では、メモリ装置４３０−１、．．．、４３０−Ｍは、４つのメモリユニット４１２−０から４１２−３を含む。図３で説明されたシステムと同様に、この例では、各メモリ装置内部のメモリユニット４１２−０から４１２−３は、２つのターゲットボリュームに編成され、ターゲットボリュームのメモリユニットのそれぞれはチップイネーブルピンを共有する。たとえば、メモリ装置４３０−１内において、メモリユニット４１２−０および４１２−１はターゲットボリューム４１３−０を構成し、メモリユニット４１２−２および４１２−３はターゲットボリューム４１３−１を構成する。同様に、メモリ装置４３０−Ｍ内において、メモリユニット４１２−０および４１２−１はターゲットボリューム４１３−２を構成し、メモリユニット４１２−２および４１２−３はターゲットボリューム４１３−３を構成する。
【００３１】
この例では、システムコントローラ４２５は、メモリ装置４３０−１から４３０−ＭにＣＥ信号を専ら提供する２本のＣＥピン４２８−０（ＣＥ０）および４２８−１（ＣＥ１）を含む。たとえば、ＣＥ０は、メモリ装置４３０−１内部のターゲットボリューム４１３−０と関連するＣＥピン、およびメモリ装置４３０−Ｍ内部のターゲットボリューム４１３−２と関連するＣＥピンに結合される。また、ＣＥ１はメモリ装置４３０−１内部のターゲットボリューム４１３−１と関連するＣＥピン、およびメモリ装置４３０−Ｍ内部のターゲットボリューム４１３−１と関連するＣＥピンに結合される。このようにして、コントローラ４２５の単一のチップイネーブルピンを介して提供された単一のチップイネーブル信号は、共通バス４２０に結合されるいくつかのメモリ装置全体で複数のターゲットメモリボリュームによって共有できる。
【００３２】
図５は、本開示のいくつかの実施形態に従ってメモリを制御するように構成されたシステムの一部のブロック図である。図５に示される実施形態は、いくつかのメモリ装置５３０−０、５３０−１、５３０−２、および５３０−３を含み、本開示のいくつかの実施形態に従ってメモリを制御するための例のトポロジーを示す。メモリ装置５３０−０、５３０−１、５３０−２、および５３０−３は、それぞれ単一メモリボリューム装置である場合がある。ただし、実施形態はそのように制限されていない。例として、メモリ装置５３０−０、５３０−１、５３０−２、および５３０−３は、ＮＡＮＤメモリ装置である場合がある。
【００３３】
図５に示される例では、装置５３０−０、５３０−１、５３０−２、および５３０−３のそれぞれは、入力ピン５３９および出力ピン５４１を含む。たとえば、装置５３０−０は、入力ピン５３９−０（ＥＮｉ＿０）および出力ピン５４１−０（ＥＮｏ−０）を含み、装置５３０−１は入力ピン５３９−１（ＥＮｉ＿１）および出力ピン５４１−１（ＥＮｏ＿１）を含み、装置５３０−２は入力ピン５３９−２（ＥＮｉ＿２）および出力ピン５４１−２（ＥＮｏ＿２）を含み、装置５３０−３は、入力ピン５３９−３（ＥＮｉ＿３）および出力ピン５４１−３（ＥＮｏ−３）を含む。
【００３４】
示されるように、メモリ装置５３０−０、５３０−１、５３０−２、および５３０−３の入力ピン５３９および出力ピン５４１は、デイジーチェーン構成を作成するために結合できる。この例では、チェーンの最初の装置５３０−０の入力ピン５３９−０およびチェーンの最後の装置５３０−３の出力ピン５４１−３は接続されていない（ＮＣ）。図５に示されるデイジーチェーン構成においては、他の装置の入力ピン５３９が、前段の装置の出力ピン５４１に接続されている。本開示の実施形態は、図５に示されるトポロジーに制限されていない。たとえば、実施形態はデイジーチェーントポロジーに制限されない。
【００３５】
図５に示されるように、および図４に関連して上述されたように、メモリ装置５３０−０、５３０−１、５３０−２、および５３０−３のそれぞれは、システムコントローラ（
たとえば、図４に示されるシステムコントローラ４２５）からの共通のＣＥピンを共有する。たとえば、システムコントローラからのチップイネーブル信号５４４（ＣＥ０＿Ｎ）は、メモリ装置５３０−０、５３０−１、５３０−２、および５３０−３のそれぞれのチップイネーブルピン５３８−１（ＣＥ１）によって共有される。メモリ装置５３０−０、５３０−１、５３０−２、および５３０−３のそれぞれのＣＥ１ピンは、特定のターゲットメモリボリューム５１３−０、５１３−１、５１３−２、５１３−３と関連している（たとえば、対応している）。上述されたように、ターゲットボリュームとは、メモリ装置内部で特定のＣＥ信号を共有するいくつかのメモリユニット（たとえば、ＬＵＮ）のことを称したものである。ターゲットボリュームのそれぞれにはボリュームアドレスが指定できる。この例では、ターゲットボリューム５１３−０には、ボリュームアドレスＨ０Ｎ０が割り当てられ、ターゲットボリューム５１３−１にはボリュームアドレスＨ０Ｎ１が割り当てられ、ターゲットボリューム５１３−２にはボリュームアドレスＨ０Ｎ２が割り当てられ、ターゲットボリューム５１３−３にはボリュームアドレスＨ０Ｎ３が割り当てられる。いくつかの実施形態では、ボリュームアドレスは、メモリシステムの初期化時に特定のターゲットボリュームに割り当てることができる。
【００３６】
動作中、入力ピン５３９−０、５３９−１、５３９−２、および５３９−３の状態、ならびにチップイネーブルピン５３８−１の状態（たとえば、チップイネーブル信号５４４の状態に基づいた）が、各メモリ装置５３０−０、５３０−１、５３０−２、および５３０−３がコマンドを受け入れることができるかどうかを決定する。たとえば、特定の装置の入力ピン５３９が高（ハイ）であり、この装置のＣＥピン５３８−１が低（ロー）である場合には、この特定の装置はコマンドを受け入れることができる。特定の装置のイネーブル入力が低である、またはＣＥピン５３８−１が高である場合には、この装置はコマンドを受け入れることができない。
【００３７】
いくつかの実施形態では、システムコントローラは、いくつかの以後のコマンドを処理する特定のターゲットボリュームのターゲットボリュームアドレスを示すコマンドを発行できる。たとえば、ボリューム選択コマンドは、システムコントローラからの特定のチップイネーブル信号５４４を共有する特定のターゲットボリューム（たとえば、５１３−０、５１３−１、５１３−２、５１３−３）を選択するためにいくつかのメモリ装置５３０−０、５３０−１、５３０−２、および５３０−３に対して（たとえば、共有されたバスを介して）システムコントローラによって発行できる。このようにしてボリュームアドレス指定は、メモリ装置５３０−０、５３０−１、５３０−２、および５３０−３の特定のターゲットボリュームにアクセスするために使用できる。
【００３８】
いくつかの実施形態では、（図４に示される共有バス４２０等の共有バスを介して）システムコントローラから受信されるチップイネーブル信号（たとえば、チップイネーブル信号５４４）が、メモリ装置（たとえば、５３０−０、５３０−１、５３０−２、および５３０−３）内のいくつかのメモリユニットを活性化するために使用される。たとえば、メモリ装置５３０−０、５３０−１、５３０−２、および５３０−３内のメモリユニットがアクティブ低であると仮定する場合、それらは第１の状態から第２の状態へ（たとえば、高状態から低状態へ）切り替わるチップイネーブル信号５４４を検出することに応えて活性化できる。
【００３９】
コマンドは、メモリ装置５３０−０、５３０−１、５３０−２、および５３０−３の活性化された（アクティブにされた）いくつかのメモリユニットに以後提供できる。いくつかの実施形態では、コマンドは、（たとえばターゲットメモリボリュームアドレスを介して）いくつかのメモリ装置５３０−０、５３０−１、５３０−２、および５３０−３のうちの特定のメモリ装置内部のいくつかのターゲットメモリボリューム（たとえば、５１３−０、５１３−１、５１３−２、５１３−３）のうちの１つのターゲットメモリボリュー
ムを示すことができる。コマンドによって示されるターゲットメモリボリュームは、アクティブの（たとえば、選択された）ままとなり、そのボリュームがその前の状態でアクティブであった場合には、残りのメモリボリュームはそれらの前の状態（たとえば、チップイネーブル信号の切替えを検出することに応答した活性化の前のそのそれぞれの非選択状態）に戻る。
【００４０】
チップイネーブル信号の切替えに反応した活性化の後に受信されたコマンドがターゲットボリュームを示さない（たとえば、コマンドがボリューム選択コマンドではない）場合には、メモリ装置５３０−０、５３０−１、５３０−２、および５３０−３のそれぞれ、ならびにその中のターゲットメモリボリュームはそれらの前の状態に戻る。このように、いくつかのメモリボリュームの内の前に選択されたメモリボリューム（たとえば、イネーブル信号の切替え検出前に選択されたメモリボリューム）が選択されたままとなる。また、前に非選択だったそれらのメモリボリュームは非選択状態に戻る。さらに以下に説明されるように、非選択状態は、いくつかの実施形態で、（たとえば、オンダイターミネーション機能が有効である場合）、たとえば、イナクティブ（非アクティブ）状態、または「スヌーピング」（たとえば、傍受）状態を含むことがある。オンダイターミネーション（ＯＤＴ）は、共有バスのいくつかの信号線に対して終端処理を実行するためにいくつかのメモリユニット（たとえば、ダイ）を使用することを指す。ＯＤＴは、共有バス全体で信号と関連する信号品位を改善できる。例として、特定のメモリボリューム選択時にいくつかのメモリユニットが終端処理機能を実行するように、いくつかのメモリユニットを特定のメモリボリュームのためのターミネータとして割り当てることができる。例として、特定のボリュームが選択されるとき、その特定のボリュームのターミネータとして割り当てられるメモリユニットは、選択されたボリュームに提供されたコマンドを監視する傍受状態に入ることができる。ターミネータとして割り当てられたメモリユニットは、終端処理機能を実行するために、特定の動作（たとえば、読取りコマンド、書込みコマンド等）を検出すると活性化できる。メモリユニットは、次いで、それがアクティブのままとならないように傍受状態に戻ることができる。傍受状態でメモリボリュームを維持すると、他の利点の中でもメモリボリュームをアクティブ状態に維持することに比較して、システムの電力使用量を削減できる。
【００４１】
図６は、本開示のいくつかの実施形態に従ってメモリを制御するための方法６０１を示すフローチャートである。方法６０１は、図１から図５で上述されたシステム等の多様なメモリシステムに適用できる。一例として、方法６０１は、共有バスを介してシステムコントローラに結合されるいくつかのメモリ装置に適用できる。この例では、いくつかのメモリ装置は、システムコントローラからのチップイネーブル信号（ＣＥ＿ｎ）を共有し、アクティブ低である（たとえば、装置のメモリユニットは、チップイネーブル信号の低信号状態の検出時に活性化する）。メモリユニット（たとえば、ＬＵＮ）は、それぞれ、独立してコマンドを実行して、システムコントローラにステータスを報告することができる。いくつかの実施形態では、ボリュームアドレスは、メモリ装置内部のターゲットボリュームに割り当てることができる。ターゲットメモリボリュームは、メモリ装置（たとえば、パッケージ）内部でチップイネーブル信号を共有するいくつかのメモリユニットを含むことができる。いくつかの実施形態では、ボリュームアドレスは、システムの初期化時に（たとえば、電源投入時に）ターゲットメモリボリュームに割り当てることができる。いくつかの実施形態で、割り当てられたボリュームアドレスはリセットコマンドの前後で維持することができ、異なるボリュームアドレスは、以後のシステム初期化時にターゲットメモリボリュームに割り当てることができる。
【００４２】
方法６０１の場合、チップイネーブル信号を共有するメモリユニットは、共有チップイネーブル信号が低（ロー）状態から高（ハイ）状態へ遷移することにより、それぞれ前の状態からイナクティブ（たとえば、選択解除）状態になることがある。例として、チップ
イネーブル信号が高状態に遷移する前に、共有バス上のメモリボリューム（および、したがっていくつかのメモリユニット）の内の１つが（たとえば、それに受信された低チップイネーブル信号のために）アクティブになり、システムコントローラ（たとえば、コントローラからの処理コマンド）によって使用されている。チップイネーブル信号が低状態から高状態に遷移すると、その前にアクティブであったメモリボリュームおよびチップイネーブル信号を共有する他のそれぞれのメモリボリュームが非活性化される（非アクティブになる）。ブロック６６０で示されるように、メモリボリュームは、チップイネーブル信号が高（たとえば、イナクティブ（非アクティブ））から低（たとえば、アクティブ）状態に切り替わるのを待機する。
【００４３】
ブロック６６５で示されるように、チップイネーブル信号の高状態から低状態への切替え（たとえば、遷移）の検出時、チップイネーブル信号を共有するメモリボリュームが活性化し（アクティブになり）、システムコントローラによって発行される次のサイクルのサイクルタイプ（たとえば、コマンド、アドレス、またはデータ）を決定する。いくつかの実施形態では、サイクルが（たとえば、アドレスサイクルおよび／またはデータサイクルとは対立する）コマンドサイクルでなければ、前に選択されたメモリボリューム（たとえば、アクティブであり、チップイネーブル信号の高状態への遷移前にコントローラによって使用されていたメモリボリューム）が再選択され（残りのメモリボリュームが選択解除され）る。たとえば、ブロック６７５で示されるように、前に選択されたメモリボリューム（たとえば、前に選択されたメモリボリュームを含むメモリ装置）が、サイクルタイプがアドレスサイクル、データ入力サイクル、またはデータ出力サイクルであることに応答して、再選択される。また、ブロック６７５で示されるように、再選択されたターゲットメモリボリュームに対して前に割り当てられたターミネータは傍受状態に置かれる。つまり、前に選択されたメモリボリュームが再選択されるので、選択されたボリュームに対するターミネータとして前に割り当てられたそれらのメモリユニットは、傍受状態であるそれらの前の状態に戻る。このようにして、選択されたボリュームに対するターミネータとして割り当てられていたメモリユニットは、選択されたボリュームに提供されるコマンドを監視し、適切な状況でＯＤＴ機能を実行する。ターミネータは、再選択されたターゲットメモリボリューム内部の、または非選択のターゲットメモリボリューム内部のいくつかのメモリユニット内部のいくつかのメモリユニット（たとえば、ＬＵＮ）である場合がある。
【００４４】
図６に示されている例では、サイクルタイプがコマンドサイクルである（たとえば、コントローラがアドレスサイクルまたはデータサイクルではなくコマンドサイクルを実行する）場合、次いでブロック６７０で、システムコントローラによって提供されるコマンドのタイプに関して決定を下すことができる。いくつかの実施形態では、コントローラによって提供されるコマンドは、それに受け取られたいくつかの後のコマンドを実行するために対象とされたいくつかのメモリ装置の内の特定のメモリ装置内部でのターゲットメモリボリュームを示してよい。いくつかの実施形態では、コマンドがいくつかのメモリ装置のうちの特定のメモリ装置内のターゲットメモリボリュームを示していないことに応答して、いくつかのメモリ装置のそれぞれはそれらの前の状態に戻る。多様な実施形態では、コントローラによって提供されるその後のコマンド（複数の場合がある）は、いくつかのメモリ装置の内の１つの内部の示されているターゲットメモリボリュームと関連する特定のメモリユニットによって実行されなければならない。
【００４５】
いくつかの実施形態では、コントローラによって発行され、いくつかのメモリボリュームによって受信されたコマンドが特定のタイプのコマンドでなければ、前に選択されたメモリボリュームが再選択される。たとえば、ブロック６７５に示されるように、前に選択されたメモリボリューム（たとえば、前に選択されたメモリボリュームを含むメモリ装置）が、コマンドがボリューム選択コマンド以外のコマンド（たとえば、読取りコマンド、
書込みコマンド、消去コマンド、または他のコマンド等のコマンド）であることに応答して、再選択される。本明細書で使用されるように、ボリューム選択コマンドは、コントローラによって発行されるその後のコマンドを受け取るために特定のターゲットメモリボリューム（たとえば、その後のコマンドが向けられるメモリユニットを含む特定のターゲットメモリボリューム）のボリュームアドレスを示す、コントローラによって発行されるコマンドを指す。いくつかの実施形態では、ボリューム選択コマンドは、高状態から低状態へのチップイネーブル信号の切替えを介していくつかのメモリボリュームを活性化（アクティブに）した後に、システムコントローラによって提供される最初のコマンドである。
【００４６】
ブロック６８０で示されるように、コマンド（たとえば、ボリューム選択コマンド）によって示される特定のターゲットメモリボリュームが、システムコントローラによって選択される。このようにして、選択されたターゲットメモリボリュームをその中に有するメモリ装置が活性化され、残りのメモリ装置はそれらのそれぞれの前の状態に戻る。このようにして、選択されたターゲットボリュームはアクティブなままとなり、この選択されたターゲットボリュームに対応するいくつかのメモリユニットは、（たとえば、チップイネーブル信号の高状態への切り替えによる）選択されたターゲットボリュームのその後の非活性化まで、システムコントローラからのその後のコマンドを実行する。また、いくつかの実施形態では、選択されたターゲットボリュームに対するターミネータは、この選択されたターゲットボリュームが選択されている間、傍受状態に置かれることができる。
【００４７】
ブロック６８５で、方法６０１は、メモリユニットが、現在選択されているターゲットメモリボリュームであるかどうか、またはメモリユニットが傍受状態にあるかどうかを決定することを含む。メモリユニットが現在選択されているターゲットメモリボリュームの一部ではなく、かつ、傍受状態にない場合、次いでブロック６９０に示されるように、メモリユニットは選択解除し、チップイネーブル信号の高状態から低状態への次の遷移までイナクティブ（非アクティブ）のままとなる。メモリユニットが現在選択されているターゲットメモリボリュームの一部である場合、ブロック６９５で示されるように、メモリユニットは、コマンドが適用可能であれば、そのコマンドを実行するように移行する。また、メモリシステムが、有効になったオンダイターミネーション機能を含む場合、次いで選択されたボリュームのメモリユニットに対する適切なＯＤＴアクションを実行できる。メモリユニットが傍受状態にあり、かつ、非選択ターゲットメモリボリュームであると判断された場合、ブロック６９９で示されるように、メモリユニットは非選択ターゲットメモリボリューム上のメモリユニットに対する適切なＯＤＴアクションを実行するように移行することができる。本開示の実施形態は、図６に示される例に制限されていない。
【００４８】
（結論）本開示は、メモリを制御するためのシステム、装置、メモリコントローラ、および方法を含む。かかる１つの方法は、メモリ装置のメモリユニットを活性化する（アクティブにする）ことと、メモリユニットを活性化した後に、メモリ装置にコマンドを提供することと、コマンドがターゲットメモリボリュームを示さない場合にメモリユニットを前の状態に戻すことを含み、コマンドがメモリユニットと関連するターゲットメモリボリュームを示す場合にはメモリユニットはアクティブなままとなる。
【００４９】
要素が別の要素「の上に」、「に接続して」、または「と結合して」いると呼ばれるとき、要素は他の要素の上にじかにある、他の要素と直接的に接続されている、もしくは他の要素と直接的に結合している、または介入する要素が存在している場合があることが理解されるだろう。対照的に、要素が別の要素「の上にじかに」、「に直接的に接続して」、または「と直接的に結合して」いると呼ばれるとき、介入する要素または層は存在していない。本明細書に使用されるように、用語「および／または」は、関連する一覧されている項目の内の１つまたは複数のありとあらゆる結合を含む。本明細書に使用されるように、用語「または」は、特に断りのない限り、論理的に包括的なまたはを意味する。すな
わち、「ＡまたはＢ」は（Ａだけ）、（Ｂだけ）または（ＡとＢの両方）を含むことがある。言い換えると、「ＡまたはＢ」は「Ａおよび／またはＢ」または「ＡおよびＢの１つまたは複数」を意味することがある。
【００５０】
特定の実施形態が本明細書で示され、説明されてきたが、当業者は、同じ結果を達成するために計算された構成が示されている特定の実施形態に代わることができることを理解するだろう。本開示は、本開示の１つまたは複数の実施形態の適応または変形を対象とすることを目的としている。上記説明が、制限的な様式ではなく示されている様式で行われたと理解されるべきである。上記の実施形態、および本明細書に特に説明されていない他の実施形態の組合せは、上記説明を検討すると当業者に明らかとなるだろう。本開示の１つまたは複数の実施形態の範囲は、上記の構造および方法が使用される他の応用を含む。したがって、本開示の１つまたは複数の実施形態の範囲は、かかる特許請求の範囲が権利がある均等物の全範囲とともに、添付の特許請求の範囲に関して決定されるべきである。
【００５１】
上記の発明を実施するための形態では、いくつかの特長は、開示を合理化するために単一の実施形態にまとめて分類されている。この開示方法は、本開示の開示されている実施形態が、各請求項に明示的に列挙されるよりも多い特長を使用しなければならないという意図を反映するとして解釈されるべきではない。むしろ、以下の特許請求の範囲が反映するように、本発明の主題は、単一の開示された実施形態のすべての特長より少ないところにある。したがって、続く特許請求の範囲は、発明を実施するための形態の中に本書によって組み込まれ、各請求項は別個の実施形態としてそれ自体で成立している。
【符号の説明】
【００５２】
１００  コンピューティングシステム
１０２  ホスト
１０４  メモリシステム
１０５  プロセッサ
１０６  インタフェース
１０７  メモリおよびバスの制御装置
１０９  周辺およびバスの制御装置
１１１  ＤＲＡＭ
１１７  ＭＶＭＨＣＩフラッシュメモリ
１１８  グラフィックユーザインタフェース
１１９  フラッシュドライブ
２００  システム
２０２  ホスト
２０４  メモリシステム
２０６  ホスイトインタフェース
２１２−１〜２１２−Ｍ  メモリユニット
２１５  メモリシステムコントローラ
２２０  バス
２３０−１〜２３０−Ｎ  メモリ装置
３１２−０〜３１２−３  メモリユニット
３１３−０〜３１３−３  ターゲットボリューム
３２０  バス
３２５  システムコントローラ
３２７−０〜３２７−Ｎ  チャネルコントローラ
３２８−０〜３２８−３  ＣＥ（チップイネーブル）ピン
３３０−１、３３０−２  メモリ装置
４１２−０〜４１２−３  メモリユニット
４１３−０〜４１３−３  ターゲットボリューム
４２０  バス
４２５  システムコントローラ
４２７−０〜４２７−Ｎ  チャネルコントローラ
４２８−０、４２８−１  ＣＥ（チップイネーブル）ピン
４３０−１〜４３０−Ｍ  メモリ装置
５１３−０〜５１３−３  ターゲットボリューム
５３０−０〜５３０−３  メモリ装置
５３８−１  ＣＥ（チップイネーブル）ピン
５３９−０〜５３９−３  入力ピン
５４１−０〜５４１−３  出力ピン
５４４  チップイネーブル信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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