【手続補正書】
【提出日】平成23年8月1日(2011.8.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
前記半導体チップ上の、ダイナミックアレイ・アーキテクチャに従うダイナミックアレイ・セクションであって、
前記ダイナミックアレイ・テクチャでは、導電体形状は、前記ダイナミックアレイ・セクションの１または複数のレベルにおける仮想格子に沿って線形的に定義されることが必要であることを特徴とするダイナミックアレイ・セクションを備え、前記ダイナミックアレイ・アーキテクチャはさらに、
（ｉ）特定の仮想格子は、ほぼ一定のピッチの間隔を有する平行線の枠組みで定義され、
（ｉｉ）特定の仮想格子の平行線のいくつかは、複数の導電体形状によって占められ、実質的に一定のギャップは、特定の仮想格子の共通の線を占める隣接する導電体形状の近接端部間で維持され
（ｉｉｉ）隣接する導電体形状の近接端部間の実質的に一定の前記ギャップは、特定の仮想格子内の複数の導電体形状によって占められるそれぞれのライン内で維持される、
ように定義されることを特徴とする、別個ではあるが機能的にインターフェースされた１つまたは複数のダイナミックアレイ・セクションを含むように構成された半導体チップ。
【請求項２】
前記半導体チップは基板を含み、前記ダイナミックアレイ・セクションは前記基板の一部上に定義されることを特徴とする請求項１に記載の半導体チップ。
【請求項３】
前記ダイナミックアレイ・セクションは、半導体チップの一部上に投影される垂直なグリッド・ラインの仮想ネットワークで定義されるダイナミックアレイ・セクション・グリッドのグリッド・ラインと一致する境界を有するように定義され、前記ダイナミックアレイ・セクションは、前記ダイナミックアレイ・セクション・グリッドのグリッド・ラインに沿って定義されたそれぞれの境界を有する本質的に任意の２次元の形を有するように定義されていることを特徴とする請求項１に記載の半導体チップ。
【請求項４】
特定の仮想格子の多くのラインは任意の導電体形状で占められていないことを特徴とする請求項１に記載の半導体チップ。
【請求項５】
前記仮想格子の平行線の枠組みを定義する一定のピッチは、回路製造可能性、回路性能あるいは回路信頼性を最適化するように設定されることを特徴とする請求項１に記載の半導体チップ。
【請求項６】
前記仮想格子に沿って線形的に定義された前記導電体形状のそれぞれは実質的に方向変化がなく、前記実質的方向変化は、前記仮想格子を定義する平行線の枠組みに対して同一平面および垂直の関係で測定された、任意の点における前記線形導電体形状の幅が名目上の幅の５０％を超えて変化する場合に存在することを特徴とする請求項１に記載の半導体チップ。
【請求項７】
前記仮想格子に沿って線形的に定義された前記導電体形状のそれぞれは実質的に方向変化がなく、前記実質的方向変化は、前記仮想格子を定義する平行線の枠組みに対して同一平面および垂直の関係で測定された、線形導電体形状の任意の第１の場所における線形導電体形状の幅と任意の第２の場所におけるその幅とが、第１の場所における線形導電体形状の幅の５０％を超えて変化する場合に存在することを特徴とする請求項１に記載の半導体チップ。
【請求項８】
その中に定義された少なくとも１つの拡散領域を有し、ダイナミックアレイ・セクションに割り付けられた基板部と、
前記基板部上の第１のレベルにおいて定義され、前記基板部上に投影された第１の仮想格子に従って配置された第１の複数の線形導電体形状であって、前記第１の仮想格子は一定のピッチで配置された平行線の枠組みによって定義され、前記第１のレベル内で、第１の仮想格子の各線の全域において一貫して適用される一定の分離距離を用いて、前記第１の仮想格子の共通の線内の隣接する線形導電体形状の近接端部を分離する、ことを特徴とする第１の複数の線形導電体形状と、
前記第１のレベル上の第２のレベルにおいて定義され、前記基板部上に投影された第２の仮想格子に従って配置された第２の複数の線形導電体形状であって、前記第２の仮想格子は一定のピッチで配置された平行線の枠組みによって定義されることを特徴とする第２の複数の線形導電体形状と、
を備えることを特徴とする半導体デバイス。
【請求項９】
前記第１の複数の線形導電体形状および第２の複数の導電体形状のそれぞれは、基板部に対して平行な面内で定義される長さと幅を有しており、
前記第１の複数の線形導電体形状および第２の複数の導電体形状のそれぞれは、その長さに沿う方向に沿った実質的な方向変化がないことを特徴とする請求項８に記載の半導体デバイス。
【請求項１０】
前記第１の複数の線形導電体形状のそれぞれは、前記第１の仮想格子のあるライン上に配置されて、その幅が前記第１の仮想格子の前記ライン上に実質的に集中するようになされ、前記第２の複数の導電体形状のそれぞれは、前記第２の仮想格子のあるライン上に配置されて、その幅が前記第２の仮想格子の前記ライン上に実質的に集中するようになされていることを特徴とする請求項９に記載の半導体デバイス。
【請求項１１】
前記第１の複数の線形導電体形状と第２の複数の線形導電体形状のそれぞれの長さに沿った実質上の方向変化は、任意の点における前記線形導電体形状の幅が、線形導電体形状の名目上の幅の５０％を超えて変化する場合に存在することを特徴とする請求項９に記載の半導体デバイス。
【請求項１２】
前記第１の複数の線形導電体形状および第２の複数の線形導電体形状のそれぞれの長さに沿った実質的な方向変化は、前記線形導電体形状の任意の第１の場所における線形導電体形状の幅と任意の第２の場所におけるその幅とが、第１の場所における線形導電体形状の幅の５０％を超えて変化する場合に存在することを特徴とする請求項９に記載の半導体デバイス。
【請求項１３】
ダイナミックアレイ・セクションのゲート電極レベルの定義に使用される導電体形状用の仮想格子であって、実質的に一定のピッチで定義された平行線の枠組みによって定義される仮想格子をレイアウトするステップと、
１つまたは複数の導電体形状を前記仮想格子の多くのラインに沿って配置し、複数の前記仮想格子のいくつかがその上に配置された複数の導電体形状を有することとするステップと、
その上に複数の導電体形状が配置された前記仮想格子の各ラインに対して、
隣接する導電体形状の各ペアの近接端部間のギャップを、それぞれのギャップが導電体形状の近接端部間で実質的に一貫した分離を維持するように定義するステップであって、前記導電体形状の一部は前記ダイナミックアレイ・セクションのトランジスタデバイスのゲート電極を定義するように設計されているステップと、
前記導電体形状が前記仮想格子の平行線の枠組みに実質的に配列してとどまるように、各導電体形状を実質的に方向変化がないように定義するステップと、
前記ダイナミックアレイ・セクションの導電体形状の得られた配置をコンピュータで読み取り可能な記録媒体にコンピュータで読み取り可能なコードとしてコンピュータに格納させるステップと、
を備えることを特徴とする１つまたは複数の機能的にインターフェースされたダイナミックアレイ・セクションを有する半導体チップの設計方法。
【請求項１４】
さらに、
（ａ）前記ダイナミックアレイ・セクションの別のレベルの導電ラインの定義に使用する導電体形状用の別の仮想格子をレイアウトするステップであって、前記他の仮想格子は実質的に一定のピッチで定義された平行線の枠組みで定義されて、各仮想格子が隣接するレベルにある仮想格子に対して垂直となるようになされたステップと、
（ｂ）１つまたは複数の導電体形状を前記他の仮想格子の多くのラインに沿って配置するステップと、
（ｃ）その上に複数の導電体形状が配置された前記他の仮想格子の各ラインに対して、隣接する導電体形状の各ペアの近接端部間のギャップを、それぞれのギャップが前記他の仮想格子に沿って配置された隣接する導電体形状の各ペアの近接端部間で実質的に一貫した分離を維持するように定義するステップと、
（ｄ）前記導電体形状が前記他の仮想格子の平行線の枠組みに実質的に配列してとどまるように、各導電体形状を実質的に方向変化がないように定義するステップと、
を備えることを特徴とする請求項１３に記載の半導体チップの設計方法。
【請求項１５】
さらに、
（ｅ）（ａ）〜（ｄ）を繰り返して前記ダイナミックアレイ・セクションの追加されるレベルを設計するステップ、
を含むことを特徴とする請求項１４に記載の半導体チップの設計方法。
【請求項１６】
（ａ）は、
（ｉ）前記ダイナミックアレイ・セクションの任意のレベルの、（ａ）でレイアウトされる他の仮想格子と同じ方向に配向された前記仮想格子の定義に使用される実質的に一定のピッチを識別するステップと、
（ｉｉ）（ｉ）で識別された実質的に一定のピッチと、（ａ）でレイアウトされる他の仮想格子の定義に使用される実質的に一定のピッチ間のピッチ関係を決定するステップと、
（ｉｉｉ）（ｉ）で識別された実質的に一定のピッチと（ｉｉ）で決定されたピッチ関係とを用いて、（ａ）でレイアウトされる他の仮想格子の定義に使用される実質的に一定のピッチを決定するステップと、
を備えることを特徴とする請求項１５に記載の半導体チップの設計方法。
【請求項１７】
（ｉｉ）で決定されたピッチ関係は、（ｉ）で識別された実質的に一定のピッチを乗算して（ａ）でレイアウトされる他の仮想格子の定義に使用するための実質的に一定のピッチを決定するピッチ乗数を定義することを特徴とする請求項１６に記載の半導体チップの設計方法。
【請求項１８】
実質的に一定のピッチが（ｉ）で識別される、前記ダイナミックアレイ・セクションのあるレベルは、前記ダイナミックアレイ・セクションの第１の配線レベルであり、（ａ）でレイアウトされる他の仮想格子で定義される、前記ダイナミックアレイ・セクションの他のレベルは前記ダイナミックアレイ・セクションの第３の配線レベルであり、（ｉｉ）で決定されるピッチ関係は下記の式で与えられ、
【数１】
2011501876.tif 000001
ここで、
３ｒｄ＿ｌｅｖｅｌ＿ｐｉｔｃｈは前記第３の配線レベルの仮想格子が定義される実質的に一定のピッチであり、
１ｓｔ＿ｌｅｖｅｌ＿ｐｏｗｅｒ＿ｐｉｔｃｈは前記第１の配線レベルにおけるパワー・レールと前記第１の配線レベルにおける隣接する導電体形状間の中心−中心間の分離であり、前記パワー・レールはダイナミックアレイ・セクションに電力かアースを供給するための導電体形状であり、
１ｓｔ＿ｌｅｖｅｌ＿ｐｉｔｃｈは前記第１の配線レベルの仮想格子が定義される実質的に一定のピッチであり、
ａは前記第３の配線レベルの仮想格子内で定義される平行線の数であり、
ｂは、パワー・レールのための仮想ラインを含まない、前記第１の配線レベルの仮想格子内で定義される平行線の数である、
ことを特徴とする請求項１６に記載の半導体チップの設計方法。
【請求項１９】
前記ダイナミックアレイ・セクションの１つまたは複数のレベルにおける前記導電体形状の一部は、電気回路機能性は有さず、前記機能を持たない形状は他の導電体形状の製造可能性を高めるように定義され、前記機能を持たない形状の一部は、他の導電体形状の製造可能性を高める必要がない場所では削除されることを特徴とする請求項１５に記載の半導体チップの設計方法。
【請求項２０】
前記半導体チップは基板を備えており、
前記方法はさらに、
前記基板の一部上に投影された垂直なグリッド・ラインの仮想ネットワークで定義されたダイナミックアレイ・セクション・グリッドを前記基板の一部上にレイアウトするステップと、
各ダイナミックアレイ・セクションを前記ダイナミックアレイ・セクション・グリッドのグリッド・ラインに一致する境界を有するように定義して、各ダイナミックアレイ・セクションが前記ダイナミックアレイ・セクション・グリッドのグリッド・ラインに沿って定義された各境界を有する実質的に任意の２次元の形を有するように定義されるステップと、
を備えることを特徴とする請求項１５に記載の半導体チップの設計方法。
【請求項２１】
１つまたは複数の導電体形状を仮想格子の多くのラインに沿って配置するステップは、トランジスタデバイスを形成し、トランジスタデバイスと他の電子部品とを配線して機能的な電子回路を形成するために行われることを特徴とする請求項１３に記載の半導体チップの設計方法。
【請求項２２】
１つまたは複数の導電体形状を（ｂ）における他の仮想格子の多くのラインに沿って配置するステップは、トランジスタデバイスと他の電子部品とを配線して機能的な電子回路を形成するために行われることを特徴とする請求項１５に記載の半導体チップの設計方法。
【請求項２３】
前記ダイナミックアレイ・セクションのあるレベルにおける隣接する導電体形状の近接端部間に定義される多くのギャップサイズは、そのレベルの仮想格子を定義するラインの線形導電体形状全体の占有量を最大化するように、電気的性能の制約条件内で低減されることを特徴とする請求項１５に記載の半導体チップの設計方法。
【請求項２４】
１つまたは複数の導電体形状をあるレベルの仮想格子の多くのラインに沿って配置するステップは、前記レベルの仮想格子の一部を定義する隣接するラインにおける隣接するギャップを回避するために行われることを特徴とする請求項１５に記載の半導体チップの設計方法。
【請求項２５】
さらに、
ゲート電極レベル上のダイナミックアレイ・セクションのあるレベルにおけるパワー・レール・仮想ラインをレイアウトするステップであって、
前記パワー・レール・仮想ラインは、前記レベルの仮想格子の周辺のラインに対して平行であり、かつその周辺のラインからパワー・レール・ピッチ距離だけ離れてレイアウトするステップと、
前記パワー・レール導電体形状は実質的な方向変化がないように、パワー・レール導電体形状を前記パワー・レール仮想ラインに沿って定義するステップと、
を備えることを特徴とする請求項１５に記載の半導体チップの設計方法。
【請求項２６】
前記チップの一部上にダイナミックアレイ・セクショングリッドを定義するステップであって、前記ダイナミックアレイ・セクション・グリッドは前記チップの一部上に投影された垂直なグリッド・ラインの仮想ネットワークで定義されるステップと、
ダイナミックアレイ・セクションの境界を定義するステップであって、前記ダイナミックアレイ・セクション・グリッドの定義された境界のそれぞれは、前記ダイナミックアレイ・セクション・グリッドのグリッド・ラインと一致し、前記ダイナミックアレイ・セクションはダイナミックアレイ・アーキテクチャに従って定義されたチップの一部を表すことを特徴とするステップと、
前記ダイナミックアレイ・セクションの基板部内に形成される１つまたは複数の拡散領域を定義するステップと、
前記ダイナミックアレイ・セクション内の基板部上にチップの複数のレベルを、前記複数のレベルのそれぞれに対して仮想格子を定義するステップであって、前記仮想格子は実質的に一定のピッチの間隔を有する平行線の枠組みで定義され、ある特定のレベルの仮想格子を定義する平行線の枠組みは、上位または下位のいずれかのレベルにある仮想格子を定義する平行な線の枠組みに対して実質的に垂直であることを特徴とするステップと、
前記複数のレベルのそれぞれにおいて仮想格子を定義する線の枠組みに沿って多くの線形導電体形状を定義するステップであって、前記複数のレベルにおける仮想格子を定義するラインの一部は、ギャップによって分離した近接端部を有する複数の線形導電体形状をその上に定義し、各ギャップは、前記ダイナミックアレイ・セクション内のチップのあるレベルの一部内の線形導電体形状の近接端部間の実質的に一定の距離を維持するように定義され、前記多くの線形導電体形状のそれぞれは、線形導電体形状が定義される仮想格子のラインに対して実質的に方向変化がないように定義されることを特徴とする線形導電体形状を定義するステップと、
前記ダイナミックアレイ・セクションの得られた定義をコンピュータで読み取り可能な記録媒体にコンピュータで読み取り可能なコードとしてコンピュータに格納させるステップと、
を備えることを特徴とする１つまたは複数の機能的にインターフェースされたダイナミックアレイ・セクションを有する半導体チップの設計方法。
【請求項２７】
特定のレベルの仮想格子の定義に用いられる実質的に一定のピッチは、前記特定のレベルの仮想格子と同じ配向を有する別のレベルの仮想格子の定義に用いられる実質的に一定のピッチを有する関係で決定されることを特徴とする請求項２６に記載の半導体チップの設計方法。
【請求項２８】
前記複数のレベルにおける線形導電体形状の一部は、電気回路機能性は有さず、他の線形導電体形状の製造可能性を高めるように定義されていることを特徴とする請求項２６に記載の半導体チップの設計方法。
【請求項２９】
任意の線形導電体形状の実質的な方向変化は、前記の線形導電体形状が定義された仮想格子を定義する平行線の枠組みに対して同一平面および垂直の関係で測定された、任意の点における前記線形導電体形状の幅が、線形導電体形状の名目上の幅の５０％を超えて変化する場合に存在することを特徴とする請求項２６に記載の半導体チップの設計方法。
【請求項３０】
任意の線形導電体形状の実質的な方向変化は、前記の線形導電体形状が定義された仮想格子を定義する平行線の枠組みに対して同一平面および垂直の関係で測定された、線形導電体形状の任意の第１の場所における線形導電体形状の幅と任意の第２の場所におけるその幅とが、第１の場所における線形導電体形状の幅の５０％を超えて変化する場合に存在することを特徴とする請求項２６に記載の半導体チップの設計方法。
【請求項３１】
あるレベルの仮想格子の平行な線の枠組みを定義する実質的に一定のピッチは、前記レベルの仮想格子を定義するラインの枠組みに沿って定義された線形導電体形状の製造中のリソグラフィック補強の最適化、前記レベルの仮想格子を定義するラインの枠組みに沿って定義される線形導電体形状の密度の最適化、前記レベルの仮想格子を定義するラインの枠組みに沿って定義される線形導電体形状の製造可能性の正確な予測の可能化、の１つまたは複数をもたらすように設定されることを特徴とする請求項２６に記載の半導体チップの設計方法。
【請求項３２】
線形ゲート電極形状は、前記基板部とインターフェースするレベル内および前記基板部内に形成された１つまたは複数の拡散領域上で定義された線形導電体形状の一部で形成されることを特徴とする半導体チップの設計方法であって、さらに、
多くのゲート電極コンタクトを定義して、前記基板部とインターフェースするレベル上の１つまたは複数のレベルで定義された線形導電体形状に電気的に接続するステップと、
前記ダイナミックアレイ・セクション内に多くの拡散コンタクトを定義して、トランジスタデバイスのソース領域とドレイン領域を前記ダイナミックアレイ・セクションのレベル内の導電体形上に電気的に接続するステップと、
前記ダイナミックアレイ・セクション内に多くのビアを定義して、前記ダイナミックアレイ・セクションの違ったレベル内の線形導電体形状に電気的に接続するステップと、
を備えることを特徴とする請求項２６に記載の半導体チップの設計方法。
【請求項３３】
ダイナミックアレイ・セクションの周辺境界を定義するステップと、
前記ダイナミックアレイ・セクションの境界外に製造保証ハロを定義するステップと、
前記製造保証ハロ内のチップ・レイアウト形状をコントロールして、前記ダイナミックアレイ・セクション境界内の導電体形状の製造が、前記製造保証ハロ内のチップ・レイアウト形状によって悪影響を受けないことを確実にするステップと、
を備えることを特徴とする、半導体チップ上に製造するダイナミックアレイ・セクションの定義方法。
【請求項３４】
前記ダイナミックアレイ・セクションの周辺境界から離れる垂直方向の前記製造保証ハロの範囲は、前記製造保証ハロの外部で定義されたチップ・レイアウト形状のそれぞれが、ダイナミックアレイ・セクション境界内部の導電体形状の製造に悪影響を及ぼせないことを確実にするように定義されることを特徴とする請求項３３に記載の半導体チップ上に製造するダイナミックアレイ・セクションの定義方法。
【請求項３５】
前記ダイナミックアレイ・セクションの境界の内部の多くの導電体形状は製造保証ハロを経由しダイナミックアレイ・セクションの境界を越えて延びるように定義されることを特徴とする請求項３３に記載の半導体チップ上に製造するダイナミックアレイ・セクションの定義方法。
【請求項３６】
前記ダイナミックアレイ・セクションは、その境界の内部のチップの複数のレベルによって定義され、個々の製造保証ハロは独立に、かつそれぞれ、前記ダイナミックアレイ・セクションの前記複数のレベルのそれぞれに対して定義されることを特徴とする請求項３３に記載の半導体チップ上に製造するダイナミックアレイ・セクションの定義方法。
【請求項３７】
前記製造保証ハロ内のチップ・レイアウト形状のコントロールは、前記ダイナミックアレイ・セクションに関連しないチップ・レイアウト形状の製造保証ハロ内への侵入が前記ダイナミックアレイ・セクションの境界内部の導電体形状の製造に悪影響を及ぼさない場合にのみ許容されるように、前記チップ上にダイナミックアレイ・セクションを配置することによって行われることを特徴とする請求項３３に記載の半導体チップ上に製造するダイナミックアレイ・セクションの定義方法。
【請求項３８】
前記ダイナミックアレイ・セクションの周辺境界は、ダイナミックアレイ・セクション・グリッドのグリッド・ラインと一致し、前記製造保証ハロの外部境界は、前記ダイナミックアレイ・セクション・グリッドのグリッド・ラインと一致することを特徴とする請求項３３に記載の半導体チップ上に製造するダイナミックアレイ・セクションの定義方法。
【請求項３９】
前記ダイナミックアレイ・セクションの境界は、それぞれが関連する製造保証ハロ・セグメントを有する境界セグメントの遠回りの配置によって定義され、各製造保証ハロ・セグメントは製造適合性識別子を割り当てられることを特徴とする請求項３３に記載の半導体チップ上に製造するダイナミックアレイ・セクションの定義方法。
【請求項４０】
各製造保証ハロ・セグメントは、同じ製造適合性識別子を有する周辺のダイナミックアレイ・セクションの製造保証ハロにオーバーラップできるように、また、異なる製造適合性識別子を有する周辺のダイナミックアレイ・セクションの製造保証ハロ・セグメントにはオーバーラップできないように、前記ダイナミックアレイ・セクションをチップ上に配置することによって、前記製造保証ハロ内のチップ・レイアウト形状のコントロールが行われることを特徴とする請求項３９に記載の半導体チップ上に製造するダイナミックアレイ・セクションの定義方法。
【請求項４１】
チップの一部上に定義されるダイナミックアレイ・セクションを選択するステップであって、前記選択されたダイナミックアレイ・セクションはその境界外に定義された関連する製造保証ハロを有するステップと、
前記選択されたダイナミックアレイ・セクションをチップの一部のレイアウト内に配置し、前記選択されたダイナミックアレイ・セクションに関連せずかつ前記製造保証ハロ内にあるレイアウト形状は、前記製造保証ハロと適合して前記選択されたダイナミックアレイ・セクションの製造可能性に悪影響を与えないようになされたステップと、
を備えることを特徴とする１つまたは複数の機能的にインターフェースされたダイナミックアレイ・セクションを有する半導体チップの設計方法。
【請求項４２】
前記選択されたダイナミックアレイ・セクションは、その境界内のチップの複数のレベルによって定義され、個々の製造保証ハロは独立に、かつそれぞれ、前記選択されたダイナミックアレイ・セクションの複数のレベルのそれぞれに関連することを特徴とする請求項４１に記載の１つまたは複数の機能的にインターフェースされたダイナミックアレイ・セクションを有する半導体チップの設計方法。
【請求項４３】
前記選択されたダイナミックアレイ・セクションは、その境界が前記チップの一部上に投影されたダイナミックアレイ・セクション・グリッドのグリッド・ラインと一致するように配置されることを特徴とする請求項４１の１つまたは複数の機能的にインターフェースされたダイナミックアレイ・セクションを有する半導体チップの設計方法。
【請求項４４】
前記選択されたダイナミックアレイ・セクションの周辺境界から離れる垂直方向の前記製造保証ハロの範囲は、前記製造保証ハロの外部で定義されたチップ・レイアウト形状のそれぞれが、選択されたダイナミックアレイ・セクション境界内部の導電体形状の製造に悪影響を及ぼせないことを確実にするように定義されることを特徴とする請求項４１に記載の１つまたは複数の機能的にインターフェースされたダイナミックアレイ・セクションを有する半導体チップの設計方法。
【請求項４５】
前記選択されたダイナミックアレイ・セクションの境界は、それぞれが関連する製造保証ハロ・セグメントを有する境界セグメントの遠回りの配置によって定義され、各製造保証ハロ・セグメントは製造適合性識別子を割り当てられることを特徴とする請求項４１に記載の１つまたは複数の機能的にインターフェースされたダイナミックアレイ・セクションを有する半導体チップの設計方法。
【請求項４６】
各製造保証ハロ・セグメントは、同じ製造適合性識別子を有する周辺のダイナミックアレイ・セクションの製造保証ハロ・セグメントにオーバーラップできるように、また、異なる製造適合性識別子を有する周辺のダイナミックアレイ・セクションの製造保証ハロ・セグメントにはオーバーラップできないように、前記選択されたダイナミックアレイ・セクションの前記チップの一部のレイアウト内への配置が行われることを特徴とする請求項４５に記載の１つまたは複数の機能的にインターフェースされたダイナミックアレイ・セクションを有する半導体チップの設計方法。
【請求項４７】
前記選択されたダイナミックアレイ・セクションと１つまたは複数の周辺のダイナミックアレイ・セクション間を分離するように、多くの製造保証ハロ・セグメントを、同じ製造適合性識別子を有する１つまたは複数の周辺のダイナミックアレイ・セクションの多くの製造保証ハロから分離するように、前記選択されたダイナミックアレイ・セクションを前記チップの一部のレイアウト内への配置が行われることを特徴とする請求項４５に記載の１つまたは複数の機能的にインターフェースされたダイナミックアレイ・セクションを有する半導体チップの設計方法。
【請求項４８】
さらに、
ダイナミックアレイ・セクションに関連しないチップ・レイアウト形状を、前記選択されたダイナミックアレイ・セクションと１つまたは複数の周辺のダイナミックアレイ・セクション間の間隔内に定義するステップ
をさらに備えることを特徴とする請求項４７の１つまたは複数の機能的にインターフェースされたダイナミックアレイ・セクションを有する半導体チップの設計方法。