【手続補正書】
【提出日】平成23年5月27日(2011.5.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも第１の１次キャッシュおよび高次キャッシュを含むキャッシュ階層を有するプロセッサであって、前記プロセッサは、
物理メモリ空間の第１の部分を前記高次キャッシュの第１の部分にマップし、
少なくとも一部がマイクロコードを含む命令を実行し、
前記命令の第１の命令をデコードし、
前記第１の命令の前記デコードに応答してマイクロコードアクセス信号が検出された場合に、前記第１の命令がマイクロコードを表していると判定すると共に前記第１の命令が前記高次キャッシュの前記第１の部分にアクセスするのを許可し、
前記第１の命令の前記デコードに応答してマイクロコードアクセス信号が検出されなかった場合に、前記第１の命令がマイクロコードを表していないと判定すると共に前記第１の命令が前記高次キャッシュの前記第１の部分にアクセスするのを阻止するように構成されているプロセッサ。
【請求項２】
前記物理メモリ空間の前記第１の部分は、マイクロコードが使用するために恒久的に割り当てられる請求項１に記載のプロセッサ。
【請求項３】
前記プロセッサは、
前記高次キャッシュの前記第１の部分の１つ以上のキャッシュラインを、前記高次キャッシュから前記第１の１次キャッシュの第１の部分に移動させ、
マイクロコードが、前記第１の１次キャッシュの前記第１の部分にアクセスするのを許可し、
マイクロコードを含まない命令が、前記第１の１次キャッシュの前記第１の部分にアクセスするのを阻止するように更に構成されている請求項１に記載のプロセッサ。
【請求項４】
前記プロセッサは、前記第１の命令の１つ以上のビットが所定の状態を有しているのを検出することによって前記デコードの間に前記第１の命令がマイクロコードを表していると判定するように更に構成されている請求項１に記載のプロセッサ。
【請求項５】
変換ルックアサイドバッファ（ＴＬＢ）を更に有し、前記プロセッサは、マイクロコードを含まない命令が、前記物理メモリ空間の前記第１の部分にアクセスするのを阻止するために、前記物理メモリ空間の前記第１の部分へのＴＬＢリフィルを禁止するように更に構成されている請求項４に記載のプロセッサ。
【請求項６】
少なくとも第１のコアおよび第２のコアを更に有し、前記第２のコアは、
前記物理メモリ空間の第２の部分を前記高次キャッシュの第２の部分にマップし、少なくとも一部がマイクロコードを含む命令を実行し、
マイクロコードが、前記高次キャッシュの前記第２の部分にアクセスするのを許可し、
マイクロコードを含まない命令が、前記高次キャッシュの前記第２の部分にアクセスするのを阻止するように構成されている請求項１に記載のプロセッサ。
【請求項７】
前記第１のコアは前記第１の１次キャッシュを有し、前記第２のコアは第２の１次キャッシュを有し、
前記第１のコアは、
前記高次キャッシュの前記第１の部分にマップされている１つ以上のキャッシュラインを、前記高次キャッシュから前記第１の１次キャッシュの一部に移動させ、
マイクロコードが、前記第１の１次キャッシュの前記一部にアクセスするのを許
可し、
マイクロコードを含まない命令が、前記第１の１次キャッシュの前記一部にアクセスするのを阻止するように更に構成され、
前記第２のコアは、
前記高次キャッシュの前記第２の部分にマップされている１つ以上のキャッシュラインを、前記高次キャッシュから前記第２の１次キャッシュの一部に移動させ、
マイクロコードが、前記第２の１次キャッシュの前記一部にアクセスするのを許可し、
マイクロコードを含まない命令が、前記第２の１次キャッシュの前記一部にアクセスするのを阻止するように構成されている請求項６に記載のプロセッサ。
【請求項８】
プロセッサのキャッシュ階層において、物理メモリ空間の第１の部分を高次キャッシュの第１の部分にマップするステップと、
第１のプロセッサコアにより、少なくとも一部がマイクロコードを含む命令を実行するステップと、
少なくとも第１の１次キャッシュおよび高次キャッシュを含むキャッシュ階層を有するプロセッサであって、前記プロセッサは、
物理メモリ空間の第１の部分を前記高次キャッシュの第１の部分にマップし、
少なくとも一部がマイクロコードを含む命令を実行し、
前記命令の第１の命令をデコードするステップと、
前記第１の命令の前記デコードに応答してマイクロコードアクセス信号が検出された場合に、前記第１の命令がマイクロコードを表していると判定すると共に前記第１の命令が前記高次キャッシュの前記第１の部分にアクセスするのを許可するステップと、
前記第１の命令の前記デコードに応答してマイクロコードアクセス信号が検出されなかった場合に、前記第１の命令がマイクロコードを表していないと判定すると共に前記第１の命令が前記高次キャッシュの前記第１の部分にアクセスするのを阻止するように構成されているステップと、を含む方法。
【請求項９】
前記物理メモリ空間の前記第１の部分をマイクロコードが使用するために恒久的に割り当てるステップを更に含む、請求項８に記載の方法。
【請求項１０】
前記高次キャッシュの前記第１の部分の１つ以上のキャッシュラインを、前記高次キャッシュから、前記プロセッサの第１の１次キャッシュの第１の部分に移動させるステップと、
マイクロコードが、前記第１の１次キャッシュの前記第１の部分にアクセスするのを許可するステップと、
マイクロコードを含まない命令が、前記第１の１次キャッシュの前記第１の部分にアクセスするのを阻止するステップとを更に含む、請求項８に記載の方法。
【請求項１１】
前記プロセッサは、前記第１の命令の１つ以上のビットが所定の状態を有しているのを検出することによって前記デコードの間に前記第１の命令がマイクロコードを表していると判定するように更に構成されているステップを更に含む、請求項８に記載の方法。
【請求項１２】
前記マイクロコードアクセス信号がアサートされていない場合、命令が前記物理メモリ空間の前記第１の部分にアクセスするのを阻止する前記ステップは、変換ルックアサイドバッファ（ＴＬＢ）からの前記物理メモリ空間の前記第１の部分へのリフィルを禁止するステップを更に含む、請求項１１に記載の方法。
【請求項１３】
前記物理メモリ空間の第２の部分を前記高次キャッシュの第２の部分にマップするステップと、
第２のプロセッサコアにより、少なくとも一部がマイクロコードを含む命令を実行するステップと、
前記第２のプロセッサコアにより、マイクロコードが、前記高次キャッシュの前記第２の部分にアクセスするのを許可するステップと、
前記第２のプロセッサコアにより、マイクロコードを含まない命令が、前記高次キャッシュの前記第２の部分にアクセスするのを阻止するステップとを更に含む、請求項８に記載の方法。
【請求項１４】
前記高次キャッシュの前記第１の部分にマップされている１つ以上のキャッシュラインを、前記高次キャッシュから第１の１次キャッシュの一部に移動させるステップと、
前記高次キャッシュの前記第２の部分にマップされている１つ以上のキャッシュラインを、前記高次キャッシュから第２の１次キャッシュの一部に移動させるステップと、
マイクロコードが、前記第１の１次キャッシュの前記一部および／または前記第２の１次キャッシュの前記一部にアクセスするのを許可するステップと、
マイクロコードを含まない命令が、前記第１の１次キャッシュの前記一部にアクセスするのを阻止するステップと、
マイクロコードを含まない命令が、前記第２の１次キャッシュの前記一部にアクセスするのを阻止するステップと、を更に有する請求項１３に記載の方法。