【事件の表示】
　特願２００４−５１５１７０「導電スペーサで拡張されたフローティングゲートの製造方法及びフローティングゲートを備えた半導体装置」拒絶査定不服審判事件〔平成１５年１２月３１日国際公開，ＷＯ２００４／００１８２４，平成１７年１０月　６日国内公表，特表２００５−５３０３５７〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成１５年６月１２日（パリ条約による優先権主張２００２年６月２０日，欧州）を国際出願日とする出願であって，平成１９年７月２日付けの拒絶理由通知に対して，同年１０月４日に手続補正書及び意見書が提出されたが，同年１０月２９日付けで拒絶査定がされた。
　そして，平成２０年１月３１日に拒絶査定に対する審判請求がされ，同年３月３日に手続補正書が提出され，その後当審において，平成２２年５月２６日付けで審尋がされたが，これに対する回答はされなかった。
　
　
第２　平成２０年３月３日に提出された手続補正書による手続補正（以下「本件補正」という。）について
　
１　本件補正の内容
　本件補正による補正前後の本願の特許請求の範囲の記載は，次のとおりである。
　
・　補正前
「【請求項１】
　フローティングゲートおよびコントロールゲートを有する半導体装置を基板上に製造する方法であって，
　最初に，基板中に複数の絶縁領域を形成するステップと，
　その後，２つの絶縁領域間の基板上にフローティングゲートを形成するステップと，
　その後，導電スペーサを使用して基板に対して水平及び垂直方向にフローティングゲートを拡張するステップと，
　その後，フローティングゲートおよび導電スペーサ上にわたって，コントロールゲートを形成するステップと，
　を含む方法。
【請求項２】
　フローティングゲートを形成する前記ステップは絶縁領域の上側の前記水平方向に位置された２つの対向壁を有するフローティングゲートを基板上に設けることを含み，
　前記方法はさらに，フローティングゲートの前記２つの対向壁間の絶縁領域内に前記垂直方向に凹部を形成するステップを含む，請求項１に記載の方法。
（請求項３〜１２略）
【請求項１３】
　フローティングゲートおよびコントロールゲートを有する半導体装置において，
　平面を有する基板と，
　平面内で基板中に設けられた２つの絶縁領域と，
　２つの絶縁領域間で基板上に設けられたフローティングゲートであって，基板の平面に対して垂直に拡張した２つの側壁を有し，これらの側壁が平面から測定された高さを有しているフローティングゲートと，
　各側壁から平面に対して横方向にフローティングゲートを拡張する導電スペーサであって，フローティングゲートの側壁の高さを少なくとも越えて平面に対して垂直に拡張した導電スペーサと，
　フローティングゲートおよび導電スペーサ上にわたって平面に対して横方向に拡張したコントロールゲートと，
　を備える半導体装置。
【請求項１４】
　請求導電スペーサは，絶縁領域の上面より下側における凹部の高さを超えて，平面に対して垂直に拡張する，請求項１３に記載の半導体装置。
【請求項１５】
　請求項１３または請求項１４に記載の半導体装置を複数含むアレイであって，隣り合う半導体装置のフローティングゲート間にはスリットが存在し，該スリットはフローティングゲートを確定するのに用いられるリソグラフィ技術で確定されるより小さい幅を有する，アレイ。
【請求項１６】
　請求項１３または請求項１４に記載の半導体装置を含む不揮発性メモリ。
【請求項１７】
　前記メモリがフラッシュメモリである，請求項１６に記載の不揮発性メモリ。
【請求項１８】
　前記メモリがＥＥＰＲＯＭである，請求項１６に記載の不揮発性メモリ。」
　
・　補正後
「【請求項１】
　フローティングゲートおよびコントロールゲートを有する半導体装置を基板上に製造する方法であって，
　最初に，基板中に複数の絶縁領域を形成するステップと，
　その後，２つの絶縁領域間の基板上にリソグラフィ技術によりフローティングゲートを形成するステップと，
　その後，導電スペーサを使用して，フローティングゲートに導電層を形成して，基板に対して水平に，そして，基板表面に対して絶縁領域表面より下側の所定高さを超えて垂直方向にフローティングゲートを拡張して，隣り合うフローティングゲート間に，フローティングゲートを形成するリソグラフィ技術により画定される幅より小さい幅を有し且つ絶縁領域表面より下側に前記所定高さを有するスリットを形成するステップと，
　その後，フローティングゲートおよび導電スペーサ上にわたって，コントロールゲートを形成するステップと，
　を含む方法。
【請求項２】
　フローティングゲートを形成する前記ステップは絶縁領域の上側の前記水平方向に位置された２つの対向壁を有するフローティングゲートを基板上に設けることを含み，
　前記方法はさらに，フローティングゲートの前記２つの対向壁間の絶縁領域内に前記垂直方向に凹部を形成して前記スリットの前記垂直方向における深さを増加させるステップを含む，請求項１に記載の方法。
（請求項３〜１２略）
【請求項１３】
　フローティングゲートおよびコントロールゲートを有する半導体装置において，
　平面を有する基板と，
　平面内で基板中に設けられた複数の絶縁領域と，
　各々が２つの絶縁領域間で基板上に設けられ，リソグラフィ技術により形成された複数のフローティングゲートであって，各々が基板の平面に対して垂直に拡張した２つの側壁を有し，これらの側壁が平面から測定された高さを有しているフローティングゲートと，
　各側壁から平面に対して横方向にフローティングゲートを拡張する導電スペーサであって，フローティングゲートの側壁の高さを少なくとも越えて平面に対して垂直に且つ基板表面に対して絶縁領域表面より下側の所定高さを超えて垂直方向に拡張した導電スペーサと，
　各々が導電スペーサより横方向に拡張された隣り合うフローティングゲート間に形成された，フローティングゲートを形成するリソグラフィ技術により画定される幅より小さい幅を有し且つ絶縁領域表面より下側に前記所定高さを有するスリットと，
　フローティングゲートおよび導電スペーサ上にわたって平面に対して横方向に形成されたコントロールゲートと，
　を備える半導体装置。
【請求項１４】
　請求項１３記載の半導体装置を含む不揮発性メモリ。
【請求項１５】
　前記メモリがフラッシュメモリである，請求項１４に記載の不揮発性メモリ。
【請求項１６】
　前記メモリがＥＥＰＲＯＭである，請求項１４に記載の不揮発性メモリ。」
　
２　補正事項の整理
　本件補正による，本願の特許請求の範囲及び本願の明細書についての補正事項は，以下のとおりである。（下線は補正箇所を示し，当審で付加したもの。）
　
ア　　補正事項１
・　補正事項１−１
　補正前の請求項１４及び請求項１５を削除するとともに，補正前の請求項１６〜１８を，それぞれ，請求項１４〜１６とする。
・　補正事項１−２
　補正前の請求項１６〜１８の各請求項に記載された引用請求項の番号を，上記請求項の削除による請求項の番号の付け替えに伴い，変更する。
　
イ　　補正事項２
　補正前の請求項１の「その後，２つの絶縁領域間の基板上にフローティングゲートを形成するステップと，
　その後，導電スペーサを使用して基板に対して水平及び垂直方向にフローティングゲートを拡張するステップと，」を，
　補正後の請求項１の「その後，２つの絶縁領域間の基板上に
リソグラフィ技術により
　
その後，導電スペーサを使用して，フローティングゲートに導電層を形成して，基板に対して水平に，そして，基板表面に対して絶縁領域表面より下側の所定高さを超えて垂直方向にフローティングゲートを拡張して，隣り合うフローティングゲート間に，フローティングゲートを形成するリソグラフィ技術により画定される幅より小さい幅を有し且つ絶縁領域表面より下側に前記所定高さを有するスリットを形成するステップと，
　
ウ　　補正事項３
　補正前の請求項２の「前記方法はさらに，フローティングゲートの前記２つの対向壁間の絶縁領域内に前記垂直方向に凹部を形成するステップを含む，」を，補正後の請求項２の「前記方法はさらに，フローティングゲートの前記２つの対向壁間の絶縁領域内に前記垂直方向に凹部を形成
して前記スリットの前記垂直方向における深さを増加させる
　
エ　　補正事項４
　補正前の請求項１３の「平面内で基板中に設けられた２つの絶縁領域と，
　２つの絶縁領域間で基板上に設けられたフローティングゲートであって，基板の平面に対して垂直に拡張した２つの側壁を有し，これらの側壁が平面から測定された高さを有しているフローティングゲートと，
　各側壁から平面に対して横方向にフローティングゲートを拡張する導電スペーサであって，フローティングゲートの側壁の高さを少なくとも越えて平面に対して垂直に拡張した導電スペーサと，
　フローティングゲートおよび導電スペーサ上にわたって平面に対して横方向に拡張したコントロールゲートと，」を，
　補正後の請求項１３の「平面内で基板中に設けられた
複数
　
各々が
リソグラフィ技術により形成された複数の
各々が
　各側壁から平面に対して横方向にフローティングゲートを拡張する導電スペーサであって，フローティングゲートの側壁の高さを少なくとも越えて平面に対して垂直に
且つ基板表面に対して絶縁領域表面より下側の所定高さを超えて垂直方向に拡張した
　
各々が導電スペーサより横方向に拡張された隣り合うフローティングゲート間に形成された，フローティングゲートを形成するリソグラフィ技術により画定される幅より小さい幅を有し且つ絶縁領域表面より下側に前記所定高さを有するスリットと，
形成された
　
３　補正目的の適否，及び新規事項の追加の有無について
ア　　補正事項１について
　補正事項１−１は，特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第１号に掲げる，請求項の削除を目的とするものに該当する。
　そして，補正事項１−２は，上記補正事項１−１に伴い，補正前の請求項１６〜１８の各請求項に記載された引用請求項の番号を形式的に補正したものであるから，特許法第１７条の２第４項第１号に掲げる，請求項の削除を目的とするものに該当する。
　そうすると，補正事項１は，特許法第１７条の２第４項第１号に掲げる，請求項の削除を目的とするものに該当する。
　
イ　　補正事項２について
　補正事項２は，補正前の請求項１の「その後，導電スペーサを使用して基板に対して水平及び垂直方向にフローティングゲートを拡張するステップ」なる記載が，特許法第３６条第６項第２号に規定する要件を満たしていないとする，平成１９年１０月２９日付け拒絶査定に記載された拒絶理由を解消するための補正であるから，特許法第１７条の２第４項第４号に掲げる，明りょうでない記載の釈明を目的とするものに該当する。
　そして，本願の願書に最初に添付した明細書又は図面（以下「本願の出願当初の明細書等」という。）の段落【００３１】〜【００４６】，及び図４〜図９から，補正事項２が，本願の出願当初の明細書等に記載された事項の範囲内においてされたものであることは明らかであるから，補正事項２は，特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項の規定をいう。以下同じ。）の規定に適合する。
　
ウ　　補正事項３について
　補正事項３は，補正前の請求項２の記載を明りょうにする補正であるから，特許法第１７条の２第４項第４号に掲げる，明りょうでない記載の釈明を目的とするものに該当する。
　そして，本願の出願当初の明細書等の段落【００３１】〜【００４６】，及び図４〜図９から，補正事項３が，本願の出願当初の明細書等に記載された事項の範囲内においてされたものであることは明らかであるから，補正事項３は，特許法第１７条の２第３項の規定に適合する。
　
エ　　補正事項４について
　補正事項４は，補正前の請求項１３の「各側壁から平面に対して横方向にフローティングゲートを拡張する導電スペーサであって，フローティングゲートの側壁の高さを少なくとも越えて平面に対して垂直に拡張した導電スペーサと，」なる記載，及び「フローティングゲートおよび導電スペーサ上にわたって平面に対して横方向に拡張したコントロールゲートと，」なる記載が，いずれも，特許法第３６条第６項第２号に規定する要件を満たしていないとする，平成１９年１０月２９日付け拒絶査定に記載された拒絶理由を解消するための補正であるから，特許法第１７条の２第４項第４号に掲げる，明りょうでない記載の釈明を目的とするものに該当する。
　そして，本願の出願当初の明細書等の段落【００３１】〜【００４６】，及び図４〜図９から，補正事項４が，本願の出願当初の明細書等に記載された事項の範囲内においてされたものであることは明らかであるから，補正事項４は，特許法第１７条の２第３項の規定に適合する。
　
４　まとめ
　以上検討したとおり，上記補正事項１は請求項の削除を目的とするものに該当し，また，上記補正事項２〜４は，いずれも，明りょうでない記載の釈明を目的とするものに該当するから，本件補正は，特許法第１７条の２第４項柱書きの補正目的に適合する。
　
　
第３　本願発明の容易想到性について
　
１　本願発明について
　本件補正は，請求項の削除及び明りょうでない記載の釈明を目的とし，特許法第１７条の２第４項柱書きの補正目的に適合するから，本願の請求項１〜１６に係る発明は，平成２０年３月３日に提出された手続補正書に記載されたとおりのものであり，その請求項１の記載は，再掲すると，次のとおりである。（以下，本願の請求項１に係る発明を「本願発明」という。）
　
「【請求項１】
　フローティングゲートおよびコントロールゲートを有する半導体装置を基板上に製造する方法であって，
　最初に，基板中に複数の絶縁領域を形成するステップと，
　その後，２つの絶縁領域間の基板上にリソグラフィ技術によりフローティングゲートを形成するステップと，
　その後，導電スペーサを使用して，フローティングゲートに導電層を形成して，基板に対して水平に，そして，基板表面に対して絶縁領域表面より下側の所定高さを超えて垂直方向にフローティングゲートを拡張して，隣り合うフローティングゲート間に，フローティングゲートを形成するリソグラフィ技術により画定される幅より小さい幅を有し且つ絶縁領域表面より下側に前記所定高さを有するスリットを形成するステップと，
　その後，フローティングゲートおよび導電スペーサ上にわたって，コントロールゲートを形成するステップと，
　を含む方法。」
　
２　引用例の記載と引用発明
（１）引用例
　原査定の拒絶の理由に引用され，本願の優先権主張日前に日本国内において頒布された特開２０００−０７７６３１号公報（以下「引用例」という。）には，図１〜４とともに次の記載がある。（下線は当審で付加したもの。以下同じ。）
　
ア　　発明の属する技術分野
「【０００１】
【発明の属する技術分野】
本発明は，半導体装置およびその製造方法に関し，特に，カップリング比を大きくすることにより，書込み／消去を高速で行なえるフラッシュメモリを備える半導体装置およびその製造方法に関するものである
　
イ　　図１について
「【００３８】（実施の形態１）本発明の実施の形態１の半導体装置およびその製造方法を図１〜図７を用いて説明する。
本実施の形態の半導体装置の製造方法は，以下のような工程を備えている
まず，半導体基板１に，素子形成領域を分離形成するための素子分離領域となる活性層幅０．２μｍ〜０．３μｍ，膜厚３０００Å〜５０００Åとなる分離酸化膜２をＬＯＣＯＳ法を用いて形成する
半導体基板１の素子形成領域
膜厚１００Åのゲート酸化膜３を形成する
その後，分離酸化膜２およびゲート酸化膜３の上に多結晶シリコン膜（図示せず）を形成する。次に，多結晶シリコン膜をレジスト１２を用いて選択的に異方性エッチングし，幅０．２５μｍ〜０．４μｍの多結晶シリコン膜４ａ，４ｂ，４ｃを形成する。その後，多結晶シリコン膜４ａ，４ｂ，４ｃをマスクとして，分離酸化膜２に深さ１０００Å〜２０００Å程度のトレンチ１０を形成し，図１に示すような状態となる
　
ウ　　図２及び図３について
「【００３９】その後，レジスト１２を除去する。次に，
図２に示すように，不純物がドープされた膜厚１０００Åの多結晶シリコン膜１３を多結晶シリコン膜４ａ，４ｂ，４ｃの表面およびトレンチ１０の表面を覆うように堆積させる。その後，多結晶シリコン膜１３のエッチングを行い，分離酸化膜２に形成されたトレンチ１０の側壁に沿って，不純物がドープされた多結晶シリコン膜からなる導電性を有する側壁導電層１３ａ，１３ｂ，１３ｃを形成する
側壁導電層１３ａ，１３ｂ，１３ｃの形成と同時に，多結晶シリコン膜４ａ，４ｂ，４ｃの上部を少し削り，多結晶シリコン膜４ｄ，４ｅ，４ｆを形成する
多結晶シリコン膜４ｄ，４ｅ，４ｆの角部に電界集中が発生することを防止するために，多結晶シリコン膜４ｄ，４ｅ，４ｆの端部に接して設けられ，多結晶シリコン膜４ｄ，４ｅ，４ｆの上表面からトレンチ１０の底面まで連続する凸条（審決注：「凸状」の誤記である。）の曲面で形成された表面を有する壁導電層（審決注：「側壁導電層」の誤記である。）１３ａ，１３ｂ，１３ｃおよび多結晶シリコン膜４ｄ，４ｅ，４ｆからなるフローティングゲート電極３４ａ，３４ｂ，３４ｃを形成し，図３に示す状態となる
　
エ　　図４について
「【００４０】
その後，トレンチ１０の底面，多結晶シリコン膜４ｄ，４ｅ，４ｆおよび側壁導電層１３ａ，１３ｂ，１３ｃの表面を覆うように，酸化膜／窒化膜／酸化膜からなるＯＮＯ膜５を形成する。次に，ＯＮＯ膜５の上に多結晶シリコン膜６を形成する。その後，多結晶シリコン膜６の上にタングステンシリサイド膜７を堆積し，コントロールゲート電極６７を形成する
　
オ　　実施の形態１による効果
「【００４４】このような構造を備えることにより，
フローティングゲート電極３４ａ，３４ｂ，３４ｃとなる多結晶シリコン膜４ｄ，４ｅ，４ｆおよび側壁導電層１３ａ，１３ｂ，１３ｃと，コントロールゲート電極６７となる多結晶シリコン膜６およびタングステンシリサイド膜７とはトレンチ１０に沿うように形成できるため，フローティングゲート電極３４ａ，３４ｂ，３４ｃとコントロールゲート電極６７とがＯＮＯ膜５を介して対向する面積は，トレンチ１０がない場合に比べて大きくなる。そのため，半導体基板１とフローティングゲート電極３４ａ，３４ｂ，３４ｃとがゲート酸化膜３を介して対向する面積に比べて，フローティングゲート電極３４ａ，３４ｂ，３４ｃとコントロールゲート電極６７とが対向する面積の比が大きくなる。それにより，半導体基板１とフローティングゲート電極３４ａ，３４ｂ，３４ｃとの間の電気容量に比べて，フローティングゲート電極３４ａ，３４ｂ，３４ｃとコントロールゲート電極６７との間の電気容量が大きくなるため，カップリング比が大きくなる。それにより，半導体基板１とコントロールゲート電極６７との間の電位差が一定でも，半導体基板１とフローティングゲート電極３４ａ，３４ｂ，３４ｃとの間の電位差が大きくなり，フローティングゲート電極３４ａ，３４ｂ，３４ｃへの電子の引き抜きがより高速で行える
（中略）
【００４６】また，本実施の形態では，
図３に示すように，多結晶シリコン膜４ｄ，４ｅ，４ｆの側面に側壁導電層１３ａ，１３ｂ，１３ｃを形成するため，フローティングゲート電極３４ａ，３４ｂ，３４ｃは，鋭角を形成する部分がない。その結果，フローティングゲート電極３４ａ，３４ｂ，３４ｃの一部で電界集中の発生を抑制でき，フローティングゲート電極３４ａ，３４ｂ，３４ｃの上でＯＮＯ膜５が薄くなれば発生すると予想されるＯＮＯ膜５の絶縁性の低下を防止できる
　
（２）引用発明
ア　　上記（１）ア及び図１〜図４から，引用例には，
フラッシュメモリを備える半導体装置を「半導体基板１」に形成する半導体装置の製造方法
　
イ　　上記（１）イ及び図１から，引用例には，
最初に，「半導体基板１」に，素子形成領域を分離形成するための素子分離領域となる，複数の分離酸化膜２を形成し，２つの「分離酸化膜２」の上，及び２つの上記「分離酸化膜２」間の「半導体基板１」の素子形成領域に形成された「ゲート酸化膜３」の上に多結晶シリコン膜を形成し，次に，上記多結晶シリコン膜を「レジスト１２」を用いて選択的に異方性エッチングし，「多結晶シリコン膜４ａ，４ｂ，４ｃ」を形成
　
ウ　　上記（１）ウ及びエ，並びに図２〜図４から，引用例には，
「側壁導電層１３ａ，１３ｂ，１３ｃ」，及び「多結晶シリコン膜４ｄ，４ｅ，４ｆ」から「フローティングゲート電極３４ａ，３４ｂ，３４ｃ」を形成し，隣り合う上記「フローティングゲート電極３４ａ，３４ｂ，３４ｃ」間に，「トレンチ１０」の底面を露出させ，その後，上記「トレンチ１０」の底面，上記「多結晶シリコン膜４ｄ，４ｅ，４ｆ」，及び上記「側壁導電層１３ａ，１３ｂ，１３ｃ」の表面を覆うように，酸化膜／窒化膜／酸化膜からなる「ＯＮＯ膜５」を形成
　
エ　　以上によれば，引用例には，次の発明（以下「引用発明」という。）が記載されている。
　
「フラッシュメモリを備える半導体装置を半導体基板１に形成する半導体装置の製造方法であって，
　最初に，上記半導体基板１に，素子形成領域を分離形成するための素子分離領域となる，複数の分離酸化膜２を形成し，
　その後，２つの上記分離酸化膜２の上，及び２つの上記分離酸化膜２間の半導体基板１の素子形成領域に形成されたゲート酸化膜３の上に多結晶シリコン膜を形成し，次に，上記多結晶シリコン膜をレジスト１２を用いて選択的に異方性エッチングし，多結晶シリコン膜４ａ，４ｂ，４ｃを形成し，
　その後，上記多結晶シリコン膜４ａ，４ｂ，４ｃをマスクとして，上記分離酸化膜２にトレンチ１０を形成し，多結晶シリコン膜１３を上記多結晶シリコン膜４ａ，４ｂ，４ｃの表面，及び上記トレンチ１０の表面を覆うように堆積させ，上記多結晶シリコン膜１３のエッチングを行い，上記トレンチ１０の側壁に沿って，不純物がドープされた多結晶シリコン膜からなる側壁導電層１３ａ，１３ｂ，１３ｃを形成し，同時に，上記多結晶シリコン膜４ａ，４ｂ，４ｃの上部を少し削り，多結晶シリコン膜４ｄ，４ｅ，４ｆを形成し，上記側壁導電層１３ａ，１３ｂ，１３ｃは，上記多結晶シリコン膜４ｄ，４ｅ，４ｆの端部に接して設け，上記多結晶シリコン膜４ｄ，４ｅ，４ｆの上表面から上記トレンチ１０の底面まで連続する凸状の曲面で形成された表面を有する上記側壁導電層１３ａ，１３ｂ，１３ｃ，及び上記多結晶シリコン膜４ｄ，４ｅ，４ｆからフローティングゲート電極３４ａ，３４ｂ，３４ｃを形成し，隣り合う上記フローティングゲート電極３４ａ，３４ｂ，３４ｃ間に，上記トレンチ１０の底面を露出させ，
　その後，上記トレンチ１０の底面，上記多結晶シリコン膜４ｄ，４ｅ，４ｆ，及び上記側壁導電層１３ａ，１３ｂ，１３ｃの表面を覆うように，酸化膜／窒化膜／酸化膜からなるＯＮＯ膜５を形成し，上記ＯＮＯ膜５の上にコントロールゲート電極６７を形成する，方法。」
　
３　本願発明と引用発明との対比
（１）引用発明の「フラッシュメモリを備える半導体装置」，「半導体基板１」及び「半導体基板１に形成する半導体装置の製造方法」は，それぞれ，本願発明の「フローティングゲートおよびコントロールゲートを有する半導体装置」，「基板」及び「基板上に製造する方法」に相当する。
　そうすると，引用発明の「フラッシュメモリを備える半導体装置を半導体基板１に形成する半導体装置の製造方法であって」は，本願発明の「フローティングゲートおよびコントロールゲートを有する半導体装置を基板上に製造する方法であって」に相当する。
　
（２）引用発明の「半導体基板１に」及び「分離酸化膜２」は，それぞれ，本願発明の「基板中に」及び「絶縁領域」に相当するから，引用発明の「最初に，上記半導体基板１に，素子形成領域を分離形成するための素子分離領域となる，複数の分離酸化膜２を形成し」は，本願発明の「最初に，基板中に複数の絶縁領域を形成するステップ」に相当する。
　
（３）引用発明の「２つの上記分離酸化膜２間の半導体基板１の素子形成領域に形成されたゲート酸化膜３の上」及び「多結晶シリコン膜４ａ，４ｂ，４ｃ」は，それぞれ，本願発明の「２つの絶縁領域間の基板上」及び「フローティングゲート」に相当するから，本願発明と引用発明とは，「その後，２つの絶縁領域間の基板上に」「フローティングゲートを形成するステップ」を含む点で共通する。
　
（４）ア　　引用発明の「側壁導電層１３ａ，１３ｂ，１３ｃ」は，本願発明の「導電スペーサ」に相当し，また，引用発明の「多結晶シリコン膜４ｄ，４ｅ，４ｆ」は，「多結晶シリコン膜４ａ，４ｂ，４ｃ」（本願発明の「フローティングゲート」に相当。）の上部を少し削り，形成したものであるから，本願発明の「フローティングゲート」に相当する。
　そして，引用発明の「上記側壁導電層１３ａ，１３ｂ，１３ｃは，上記多結晶シリコン膜４ｄ，４ｅ，４ｆの端部に接して設け」ることは，「導電スペーサを使用して，フローティングゲートに導電層を形成」することに相当する。
　そうすると，引用発明の「その後，上記多結晶シリコン膜４ａ，４ｂ，４ｃをマスクとして，上記分離酸化膜２にトレンチ１０を形成し，多結晶シリコン膜１３を上記多結晶シリコン膜４ａ，４ｂ，４ｃの表面，及び上記トレンチ１０の表面を覆うように堆積させ，上記多結晶シリコン膜１３のエッチングを行い，上記トレンチ１０の側壁に沿って，不純物がドープされた多結晶シリコン膜からなる側壁導電層１３ａ，１３ｂ，１３ｃを形成し，同時に，上記多結晶シリコン膜４ａ，４ｂ，４ｃの上部を少し削り，多結晶シリコン膜４ｄ，４ｅ，４ｆを形成し，上記側壁導電層１３ａ，１３ｂ，１３ｃは，上記多結晶シリコン膜４ｄ，４ｅ，４ｆの端部に接して設け」ることは，本願発明の「その後，導電スペーサを使用して，フローティングゲートに導電層を形成」することに相当する。
　
イ　　引用発明では，「側壁導電層１３ａ，１３ｂ，１３ｃ」を「多結晶シリコン膜４ｄ，４ｅ，４ｆ」の端部に接して設け，「上記側壁導電層１３ａ，１３ｂ，１３ｃ，及び上記多結晶シリコン膜４ｄ，４ｅ，４ｆからフローティングゲート電極３４ａ，３４ｂ，３４ｃを形成」しているから，引用発明の「上記側壁導電層１３ａ，１３ｂ，１３ｃ，及び上記多結晶シリコン膜４ｄ，４ｅ，４ｆからフローティングゲート電極３４ａ，３４ｂ，３４ｃを形成」することは，本願発明の「（「導電スペーサを使用して，フローティングゲートに導電層を形成して，」）フローティングゲートを拡張」することに相当する。
　そして，引用発明の上記「側壁導電層１３ａ，１３ｂ，１３ｃ」は，「上記多結晶シリコン膜４ｄ，４ｅ，４ｆの上表面から上記トレンチ１０の底面まで連続」しており，上記「多結晶シリコン膜４ｄ，４ｅ，４ｆ」は，「分離酸化膜２」（本願発明の「絶縁領域」に相当。）の上に形成され，「トレンチ１０」は，「上記多結晶シリコン膜４ａ，４ｂ，４ｃをマスクとして，上記分離酸化膜２に」「形成」されるから，上記「側壁導電層１３ａ，１３ｂ，１３ｃ」は，「半導体基板１」（本願発明の「基板」に相当。）に対して，上記「分離酸化膜２」表面上に形成された上記「多結晶シリコン膜４ｄ，４ｅ，４ｆ」の上表面から，上記「分離酸化膜２」に形成された上記「トレンチ１０」の底面まで，垂直方向に形成されている。また，上記「側壁導電層１３ａ，１３ｂ，１３ｃ」は，「凸状の曲面で形成され」ているから，上記「半導体基板１」に対して水平方向に凸状をなして形成されている。
　そうすると，引用発明の「上記多結晶シリコン膜４ｄ，４ｅ，４ｆの上表面から上記トレンチ１０の底面まで連続する凸状の曲面で形成された表面を有する上記側壁導電層１３ａ，１３ｂ，１３ｃ，及び上記多結晶シリコン膜４ｄ，４ｅ，４ｆからフローティングゲート電極３４ａ，３４ｂ，３４ｃを形成」することは，本願発明の「基板に対して水平に，そして，基板表面に対して絶縁領域表面より下側の所定高さを超えて垂直方向にフローティングゲートを拡張」することに相当する。
　
ウ　　引用発明では，「上記多結晶シリコン膜４ｄ，４ｅ，４ｆの上表面から上記トレンチ１０の底面まで連続する凸状の曲面で形成された表面を有する上記側壁導電層１３ａ，１３ｂ，１３ｃ，及び上記多結晶シリコン膜４ｄ，４ｅ，４ｆからフローティングゲート電極３４ａ，３４ｂ，３４ｃを形成」する際に，隣り合う上記「フローティングゲート電極３４ａ，３４ｂ，３４ｃ」間に，「トレンチ１０」の底面を露出させており，上記「トレンチ１０」は，「上記多結晶シリコン膜４ａ，４ｂ，４ｃをマスクとして，上記分離酸化膜２に」「形成」されるから，隣り合う上記「フローティングゲート電極３４ａ，３４ｂ，３４ｃ」間には，上記「トレンチ１０」の底面を露出させることで，上記「分離酸化膜２」表面より下側に上記「トレンチ１０」の深さ分の高さを有するスリットが形成される。
　そうすると，本願発明と引用発明とは，「隣り合うフローティングゲート間に，」「絶縁領域表面より下側に前記所定高さを有するスリットを形成する」点で共通する。
　
（５）引用発明の「コントロールゲート電極６７」は，本願発明の「コントロールゲート」に相当するから，引用発明の「その後，上記トレンチ１０の底面，上記多結晶シリコン膜４ｄ，４ｅ，４ｆ，及び上記側壁導電層１３ａ，１３ｂ，１３ｃの表面を覆うように，酸化膜／窒化膜／酸化膜からなるＯＮＯ膜５を形成し，上記ＯＮＯ膜５の上にコントロールゲート電極６７を形成する」ことは，本願発明の「その後，フローティングゲートおよび導電スペーサ上にわたって，コントロールゲートを形成するステップ」に相当する。
　
（６）以上から，本願発明と引用発明との一致点及び相違点は，次のとおりである。
ア　　一致点
「フローティングゲートおよびコントロールゲートを有する半導体装置を基板上に製造する方法であって，
　最初に，基板中に複数の絶縁領域を形成するステップと，
　その後，２つの絶縁領域間の基板上にフローティングゲートを形成するステップと，
　その後，導電スペーサを使用して，フローティングゲートに導電層を形成して，基板に対して水平に，そして，基板表面に対して絶縁領域表面より下側の所定高さを超えて垂直方向にフローティングゲートを拡張して，隣り合うフローティングゲート間に，絶縁領域表面より下側に前記所定高さを有するスリットを形成するステップと，
　その後，フローティングゲートおよび導電スペーサ上にわたって，コントロールゲートを形成するステップと，
　を含む方法。」
　
イ　　相違点
　本願発明は，「２つの絶縁領域間の基板上にリソグラフィ技術によりフローティングゲートを形成」するのに対し，引用発明では，「多結晶シリコン膜４ａ，４ｂ，４ｃ」（本願発明の「フローティングゲート」に相当。）の形成について，本願発明のような特定はされておらず，また，本願発明は，「隣り合うフローティングゲート間に，フローティングゲートを形成するリソグラフィ技術により画定される幅より小さい幅を有し且つ絶縁領域表面より下側に前記所定高さを有するスリットを形成」するのに対し，引用発明では，「側壁導電層１３ａ，１３ｂ，１３ｃ」（本願発明の「導電スペーサ」に相当。），及び「多結晶シリコン膜４ｄ，４ｅ，４ｆ」（本願発明の「フローティングゲート」に相当。）から「フローティングゲート電極３４ａ，３４ｂ，３４ｃ」を形成する際に，隣り合う上記「フローティングゲート電極３４ａ，３４ｂ，３４ｃ」間に形成される，「分離酸化膜２」（本願発明の「絶縁領域」に相当。）表面より下側に「トレンチ１０」の深さ分の高さを有するスリットの幅について，本願発明のような特定はされていない点。
　
４　相違点についての検討
　引用発明において，「多結晶シリコン膜４ａ，４ｂ，４ｃ」（本願発明の「フローティングゲート」に相当。）は，２つの「分離酸化膜２」（本願発明の「絶縁領域」に相当。）の上，及び２つの上記「分離酸化膜２」間の「半導体基板１」（本願発明の「基板」に相当。）の素子形成領域に形成された「ゲート酸化膜３」の上に「多結晶シリコン膜」を形成し，次に，上記「多結晶シリコン膜」を「レジスト１２」を用いて選択的に異方性エッチングすることにより形成され，上記「多結晶シリコン膜」を異方性エッチングする際のマスクとなる上記「レジスト１２」をリソグラフィ技術により形成することは，当該技術分野では常套手段であるから，引用発明において，上記「多結晶シリコン膜４ａ，４ｂ，４ｃ」をリソグラフィ技術により形成することは，当業者が適宜なし得たものである。
　そして，「トレンチ１０」は，「上記多結晶シリコン膜４ａ，４ｂ，４ｃをマスクとして，上記分離酸化膜２に」「形成」されるから，上記「多結晶シリコン膜４ａ，４ｂ，４ｃ」をリソグラフィ技術により形成する場合に，上記「トレンチ１０」の幅は，上記「多結晶シリコン膜４ａ，４ｂ，４ｃ」を形成するリソグラフィ技術により画定される。
　また，「側壁導電層１３ａ，１３ｂ，１３ｃ」（本願発明の「導電スペーサ」に相当。）と「多結晶シリコン膜４ｄ，４ｅ，４ｆ」（本願発明の「フローティングゲート」に相当。）から「フローティングゲート電極３４ａ，３４ｂ，３４ｃ」を形成する際に，上記「側壁導電層１３ａ，１３ｂ，１３ｃ」は，「多結晶シリコン膜４ｄ，４ｅ，４ｆの端部に接して設けられ，多結晶シリコン膜４ｄ，４ｅ，４ｆの上表面からトレンチ１０の底面まで連続する凸状の曲面で形成された表面を有」し，上記「半導体基板１」に対して水平方向に凸状をなして形成されるから，隣り合う上記「フローティングゲート電極３４ａ，３４ｂ，３４ｃ」間に形成される，上記「分離酸化膜２」表面より下側に上記「トレンチ１０」の深さ分の高さを有するスリットは，上記「側壁導電層１３ａ，１３ｂ，１３ｃ」が形成されることにより，上記「トレンチ１０」の幅より小さい幅を有する。
　そうすると，上記「多結晶シリコン膜４ａ，４ｂ，４ｃ」をリソグラフィ技術により形成する場合に，隣り合う上記「フローティングゲート電極３４ａ，３４ｂ，３４ｃ」間に形成される，上記「分離酸化膜２」表面より下側に上記「トレンチ１０」の深さ分の高さを有するスリットは，上記「多結晶シリコン膜４ａ，４ｂ，４ｃ」を形成するリソグラフィ技術により画定される上記「トレンチ１０」の幅より小さい幅を有することは明らかであり，その結果，隣り合う上記「フローティングゲート電極３４ａ，３４ｂ，３４ｃ」の間隔をリソグラフィ技術により画定される寸法よりも短くすることができ，デバイス密度の向上が図れることは，当業者に自明な効果である。
　さらに，上記２（１）オから，引用発明は，上記「フローティングゲート電極３４ａ，３４ｂ，３４ｃ」と「コントロールゲート電極６７」（本願発明の「コントロールゲート」に相当。）とが「ＯＮＯ膜５」を介して対向する面積が大きくなることで，カップリング比が大きくなり，また，上記「多結晶シリコン膜４ｄ，４ｅ，４ｆ」の側面に上記「側壁導電層１３ａ，１３ｂ，１３ｃ」を形成するため，上記「フローティングゲート電極３４ａ，３４ｂ，３４ｃ」は，鋭角を形成する部分がなく，上記「フローティングゲート電極３４ａ，３４ｂ，３４ｃ」の一部で電界集中の発生を抑制できるという，本願発明と同様の作用効果を奏するから，相違点に係る構成により，本願発明と引用発明との間に，作用効果上，格別の相違は生じない。
　以上によれば，引用発明において，相違点に係る構成とすることは，当業者が容易になし得たものである。
　
５　まとめ
　したがって，本願発明は，引用例に記載された発明（引用発明）に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許を受けることができない。
　
　
第４　結言
　
　以上検討したとおり，本願の請求項１に係る発明は，特許法第２９条第２項の規定により特許を受けることができないから，その余の請求項について検討するまでもなく，本願は拒絶されるべきものである。
　
　よって，結論のとおり審決する。