(57)【特許請求の範囲】
【請求項１】
第１の主側（４１）および前記第１の主側（４１）に平行に配置される第２の主側（４２）を有する、ウェハー（３１）を有する逆導通パワー半導体デバイスであって、前記デバイスは複数のダイオードセル（３１２）および複数のゲート整流サイリスタセル（３２）を備え、各ゲート整流サイリスタセル（３２）は前記第１の主側（４１）から前記第２の主側（４２）の順に
カソード電極（３３）と、
第１の導電型の第１のカソード層（３４）と、
前記第１の導電型から異なる第２の導電型のベース層（３５）と、
前記第１の導電型のドリフト層（３６）の第１のセクションと、
前記第２の導電型の第１のアノード層（３８）と、
第１のアノード電極（３９）とを備え、
各ゲート整流サイリスタセル（３２）は、ゲート電極（３１０）をさらに備え、前記ゲート電極（３１０）は、前記第１のカソード層（３４）に対して側方に配置され、前記ベース層（３５）によって前記第１のカソード層（３４）から分離され、
各ゲート整流サイリスタセル（３２）の前記第１のカソード層（３４）は、前記ベース層（３５）によって互いから分離される少なくとも３つのカソード層領域（３４ａ、３４ｂ）を含み、
前記第１の主側（４１）に平行な平面上への正射影で、各前記カソード層領域（３４ａ、３４ｂ）の１つは、その長手軸に沿った方向の長さと前記長手軸に垂直な方向の幅（ｗ、ｗ’）を有する帯状であり、各カソード層領域の前記幅（ｗ、ｗ’）は、その長さより少なく、
各ダイオードセル（３１２）は、前記第１の主側（４１）から前記第２の主側（４２）の順に、
第２のアノード電極（３１７）と、
前記第２の導電型の第２のアノード層（３１３）と、
前記ドリフト層（３６）の第２のセクションと、
前記第１の導電型の第２のカソード層（３１４）とを備え、
前記デバイスは、前記第１の主側（４１）に平行な前記平面上への正射影で、混合部内の各ゲート整流サイリスタセル（３２）の前記第１のカソード層（３４）が、前記ゲート整流サイリスタセル（３２）の両側の前記ゲート整流サイリスタセル（３２）に隣接する２つのダイオードセル（３１２）の第２のアノード層（３１３）の対の間に前記側方方向に配置されるように、前記ダイオードセル（３１２）の前記第２のアノード層（３１３）が前記ゲート整流サイリスタセル（３２）の前記第１のカソード層（３４）と側方方向に交互に配置される、少なくとも１つの混合部を備え、前記第２のアノード層（３１３）は、隣接するベース層（３５）から前記第１の導電型の分離領域（３１５）によって分離され、
前記混合部において、前記第１の主側（４１）に平行な前記平面上への正射影で、各ゲート整流サイリスタセル（３２）において、前記２つの外側カソード層領域（３４ｂ）の各々の前記幅（ｗ’）は、そのゲート整流サイリスタセル（３２）の前記２つの外側カソード層領域（３４ｂ）の間のいずれかの中間カソード層領域（３４ａ）の前記幅（ｗ）より少ないことを特徴とする、逆導通パワー半導体デバイス。
【請求項２】
前記混合部内の各ゲート整流サイリスタセル（３２）において、前記２つの外側カソード層領域（３４ｂ）の各々の前記幅（ｗ’）は、そのゲート整流サイリスタセル（３２）におけるこれらの２つの外側カソード層領域（３４ｂ）の間のいずれかの中間カソード層領域（３４ａ）の前記幅（ｗ）の２０％から７５％である、請求項１に記載の逆導通パワー半導体デバイス。
【請求項３】
前記混合部内の各ゲート整流サイリスタセル（３２）における、前記２つの外側カソード層領域（３４ｂ）の各々の前記幅（ｗ’）は、そのゲート整流サイリスタセル（３２）内のいずれかの中間カソード層領域（３４ａ）の前記幅（ｗ）の４０％から６０％である、請求項１に記載の逆導通パワー半導体デバイス。
【請求項４】
前記混合部は複数のゲート整流サイリスタセル（３２）を含むことを特徴とする、請求項１から請求項３のいずれか１項に記載の逆導通パワー半導体デバイス。
【請求項５】
前記混合部内の第１のカソード層領域（３４）の数に相対的なダイオードセル（３１２）の数の比は、１：３から１：５、または１：３から１：４の範囲であることを特徴とする、請求項１から請求項４のいずれか１項に記載の逆導通パワー半導体デバイス。
【請求項６】
各第２のアノード層（３１３）および隣接するゲート整流サイリスタセル（３２）の前記ベース層（３６）の間の最小距離（ｄ）は、２０μｍから１５０μｍの間の範囲であることを特徴とする、請求項１から請求項５のいずれか１項に記載の逆導通パワー半導体デバイス。
【請求項７】
各第２のアノード層（３１３）および隣接するゲート整流サイリスタセル（３２）の前記ベース層（３６）の間の最小距離（ｄ）は、５０μｍから１００μｍの範囲であることを特徴とする、請求項１から請求項６のいずれか１項に記載の逆導通パワー半導体デバイス。
【請求項８】
前記第１の主側（４１）に平行な前記平面上への正射影で、前記第２のアノード層（３１３）の各々はその長手軸に沿った方向の長さおよびその前記長手軸に垂直な方向の幅を有する帯状であり、各第２のアノード層（３１３）の前記幅は、その長さより少ないことを特徴とする、請求項１から請求項７のいずれか１項に記載の逆導通パワー半導体デバイス。
【請求項９】
前記ウェハー（３１）は、前記第１の主側（４１）に平行な前記平面上への正射影で、前記ウェハー（３１）の中心と前記ウェハー（３１）の前記中心から延びる複数の半径方向を規定する円状であり、
前記第１のカソード層領域（３４ａ、３４ｂ）および前記第２のアノード層（３１３）は、それらの長手軸がそれぞれ前記半径方向の１つに沿って配置される、請求項８に記載の逆導通パワー半導体デバイス。
【請求項１０】
前記帯状カソード層領域（３４ａ、３４ｂ）および第２のアノード層（３１３）は前記ウェハー（３１）の前記中心の周りの１つまたは複数の同心円状のリングに置かれる、請求項９に記載の逆導通パワー半導体デバイス。
【請求項１１】
各リングにおいて各帯状カソード層領域（３４ａ、３４ｂ）の前記長さはこのリング内のいずれかの他の帯状カソード層領域（３４ａ、３４ｂ）の前記長さと同じである、請求項１０に記載の逆導通パワー半導体デバイス。
【請求項１２】
前記複数のゲート整流サイリスタセル（３２）の前記ゲート電極（３１０）に接するための共通のゲートコンタクト（３１１）を備え、前記共通のゲートコンタクト（３１０）は前記第１の主側（４１）に配置される、請求項１から請求項１１のいずれか１項に記載の逆導通パワー半導体デバイス。
【請求項１３】
前記混合部内の各々の前記ゲート整流サイリスタセル（３２）において前記２つの外側カソード層領域（３４ｂ）の前記幅（ｗ’）は同一であり、いずれかの中間カソード層領域（３４ａ）の前記幅（ｗ）は同一である、請求項１から請求項１２のいずれか１項に記載の逆導通パワー半導体デバイス。
【請求項１４】
各第１のカソード層領域（３４ａ、３４ｂ）の前記幅（ｗ、ｗ’）は２５μｍから５００μｍの範囲である、請求項１から請求項１３のいずれか１項に記載の逆導通パワー半導体デバイス。
【請求項１５】
各ゲート整流サイリスタセル（３２）において、前記第１の主側（４１）に平行な前記平面上への正射影で、前記ゲート電極（３１０）は、前記ゲート整流サイリスタセル（３２）における隣接するカソード層領域（３４ａ、３４ｂ）の各対の間を延びており、前記ゲート電極（３１０）は、該ゲート整流サイリスタセル（３２）に隣接するいずれかのダイオードセル（３１２）から、前記カソード層領域（３４ｂ）の前記長手軸に垂直な方向において、前記ダイオードセル（３１２）の隣の前記カソード層領域（３４ｂ）によって、分離される、請求項１から請求項１４のいずれか１項に記載の逆導通パワー半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
本発明は、請求項１の導入部に係る逆導通パワー半導体デバイスに関する。
【背景技術】
【０００２】
発明の背景
既知のパワー半導体デバイスは、単一のウェハー内に１つまたは複数のゲート整流サイリスタ（ＧＣＴ）セルを含む集積されたゲート整流サイリスタ（ＩＧＣＴ）である。ＧＣＴセルの各々は、カソード金属層の形態のカソード電極、ｎ＋ドープされたカソード層、ｐドープされたベース層、ｎ-ドープされたドリフト層、ｎドープされたバッファ層、ｐ＋ドープされたアノード層、アノード金属層の形態のアノード電極で構成される。ＧＣＴセルはまた、ドープされたベース層と接するゲート金属層の形態のゲート電極を含む。ゲート金属層は、ゲート金属層がカソード電極から分離されるために、カソード電極が配置される平面の下方の平面に配置される。ＩＧＣＴは、環状の金属の領域の形態の少なくとも１つのゲートコンタクトを、ウェハーの中心、ウェハーの周囲、またはその間のどこかのいずれかに含む。ゲートコンタクト領域は、ゲートコンタクト領域およびすべてのＧＣＴセルのゲート電極が電気的におよび熱的に互いに接続されるように、ゲート金属層と直接接触する。
【０００３】
別の既知のパワー半導体デバイスは、単一のウェハー内にＩＧＣＴ部分および単一の内蔵フリーホイールダイオード部分を含む、逆導通の集積された整流サイリスタ（ＲＣ−ＩＧＣＴ）である。フリーホイールダイオード部分は、ｎ-ドープされたドリフト層およびｎドープされたバッファ層によって分離されるｐドープされたアノード層およびｎ＋ドープされたカソード層を含む単一のダイオードで構成される。ダイオードは、ウェハーの最も内側または最も外側領域のいずれかであるようにＩＧＣＴ部分に隣接して配置される。ＩＧＣＴ部分およびフリーホイールのダイオード部分の間に、ダイオードのｐドープされたアノード層からＩＧＣＴ部分内のＧＣＴセルのｐドープされたベース層を分離するｎ-ドープされた分離領域が存在する。
【０００４】
図１および２において、バイモードゲート整流サイリスタ（ＢＧＣＴ）として知られるパワー半導体デバイスが示される。図１は、デバイスの上面図を示し、図２は図１のｃ’−−ｃ線に沿ったデバイスの断面図を示す。ＢＧＣＴはＲＣ−ＩＧＣＴと同様であり、互いに電気的に並列に接続される複数のゲート整流サイリスタ（ＧＣＴ）セル２を単一のウェハー１に備える。ＢＧＣＴ内のＧＣＴセル２はＲＣ−ＩＧＣＴ内に見られるＧＣＴセルと同じである。図１および２に示されるＢＧＣＴにおいて、ＧＣＴセル２の各々は、カソード金属層の形態の３つのカソード電極３と、３つの帯状カソードセグメント４を備えるｎ＋ドープされたカソード層と、ｐドープされたベース層５と、ｎ−ドープされたドリフト層６と、ｎドープされたバッファ層７と、ｐ＋ドープされたアノード層８と、アノード金属層の形態のアノード電極９とから構成される。ＩＧＣＴのように、ＧＣＴセル２はまたドープされたベース層５と接するゲート金属層の形態のゲート電極１０を含む。ゲート金属層は、ゲート金属層がカソード電極３から分離されるように、カソード電極３が配置される平面の下方の平面内に配置される。ＢＧＣＴは、ウェハー１の中心内の環状の金属の領域の形態の単一のゲートコンタクト１１を含む。ゲートコンタクト１１は、ゲートコンタクト１１およびすべてのＧＣＴセル２のゲート電極１０が電気的におよび熱的に互いに接続されるように、ゲート金属層と直接接触する。
【０００５】
ＲＣ−ＩＧＣＴと対照的に、ＢＧＣＴは単一のダイオードを備える単一のフリーホイールダイオード部分のみでなく、ＧＣＴセル２の間に分布される複数のダイオードセル１２を備える。ダイオードセル１２は、互いにおよびＧＣＴセル２に電気的に並列に、しかし順方向の反対に接続される。各ダイオードセルは、アノード電極１７、ｐドープされたアノード層１３およびｎ＋ドープされたカソード層１４、およびカソード電極１６を含み、ｐドープされたアノード層１３およびｎ＋ドープされたカソード層１４はｎ−ドープされたドリフト層６およびｎドープされたバッファ層７によって分離される。隣接するＧＣＴセル２およびダイオードセル１２は複数の分離領域１５によって分離される。
【０００６】
図３は、図２に示される変形されたＢＧＣＴの断面を示し、ＧＣＴセル２２においてダイオードセル１２のすぐ近くにあるカソードセグメント４は、ゲート電極２０によってすべての側から囲まれる。この場合、分離領域１５は、隣のカソードセグメント４から図２に示される実施の形態より大きな距離によって側方に離間され、分離領域１５および隣接するカソードセグメント４の間にそれぞれ配置されるゲート電極２０の部分に対して十分なスペースを有するためにより広いベース層が必要とされる。図２ですでに用いられた参照符号を有する図３内の要素は図２で示されたデバイスの対応する要素と同じである。
【０００７】
ＢＧＣＴはＷＯ  ２０１２／０４１９５８  Ａ２およびＶｅｍｕｌａｐａｔらによるＰｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ａｎｄ  ＩＣｓ  （ＩＳＰＳＤ）  ２０１２，  ２９〜３２頁の”Ｔｈｅ  ｃｏｎｃｅｐｔ  ｏｆ  Ｂｉ−ｍｏｄｅ  Ｇａｔｅ  Ｃｏｍｍｕｔａｔｅｄ  Ｔｈｙｒｉｓｔｏｒ  ―  Ａ  ｎｅｗ  ｔｙｐｅ  ｏｆ  ｒｅｖｅｒｓｅ  ｃｏｎｄｕｃｔｉｎｇ  ＩＧＣＴ”（バイモードゲート整流サイリスタの概念―新しいタイプの逆導通ＩＧＣＴ）の論文等において開示される。
【０００８】
ＢＧＣＴ設計における同じウェハー内に分散されたダイオードおよびＩＧＣＴセルの標準的ＲＣ−ＩＧＣＴ設計に対する１つの利点は、分散されたダイオードセル１２およびＩＧＣＴセル２に起因して熱がウェハー１内により均一に分散されるため、熱抵抗が良好となることである。たとえばＢＧＣＴがＩＧＣＴモードで動作しているとき、熱はＧＣＴセル２からダイオードセル１２に容易に拡散することができる。代わりに、標準的なＲＣ−ＩＧＣＴでは、温度は、１つの連続的な面積に集中しているためダイオード面積内にはるかに低効率に広がる。同じ現象は、デバイスがダイオードモードで動作しているときにも観察される。
【０００９】
最大の制御可能電流（ＭＣＣ）およびオン状態電圧は上述されたデバイスにおいて重要なパラメータである。デバイス内の損失を最小化するために可能な最高のＭＣＣおよび可能な限り最低のオン状態電圧を達成することが望ましい。さらに、均一なターンオンおよびターンオフは局所的な過熱を避けるために最も緊要である。
【発明の概要】
【課題を解決するための手段】
【００１０】
発明の概要
本発明の目的は、既知のＢＧＣＴと比較してターンオンおよびターンオフの均一性と、最大の制御可能な電流と、オン状態電圧とに関して向上された電気的特性を有する逆導通パワー半導体デバイスを提供することである。
【００１１】
目的は請求項１に係る逆導通パワー半導体デバイスによって達成される。
本発明の逆導通パワー半導体デバイスにより、単位面積当たりの最大の制御可能な電流（ＭＣＣ）は増加されることができ、したがってまた上述されたＢＧＣＴ設計と比較してオン状態電圧および導通損失は減少されることができる。ＭＣＣにおける改善は、隣接するダイオードセルのすぐ近くにある外側カソード層領域の特別な設計によって達成される。オン状態電圧降下（導通損失）における削減は、向上されたプラズマ分布に因る。ターンオフ中にゲート電極からのより均一なプラズマ抽出が達成されることができる。これは、ダイナミックアバランシェ誘起される再トリガのための電流制限を増加させ、一方では、同時にデバイスのハード駆動制限はこれよりも高くされる。さらに逆導通パワー半導体において、ダイオード部分はＧＣＴセルのベース層からのプラズマの抽出を助け、このこともまた電流制御性能を向上させる。
【００１２】
さらに本発明の発展は、従属クレームにおいて特定される。
１つの例示的実施の形態において、混合部内の各ゲート整流サイリスタセルにおいて、２つの外側カソード層領域の各々の幅は、そのゲート整流サイリスタセル内のこれらの２つの外側カソード層領域の間のいずれかの中間カソード層領域の幅の２０％から７５％である。２０％から７５％の範囲において、ＭＣＣは広い温度範囲において高い。２０％の下限以上の幅を用いて、低いオン状態電圧が達成されることができる。
【００１３】
別の例示的実施の形態において、混合部内の各ゲート整流サイリスタセルにおいて、２つの外側カソード層領域の各々の幅は、そのゲート整流サイリスタセル内のこれらの２つの外側カソード層領域の間のいずれかの中間カソード層領域の幅の２０％から７５％である。この実施の形態において高いＭＣＣが低いオン状態電圧と組み合わされることができる。
【００１４】
１つの例示的実施の形態において、混合部は複数のゲート整流サイリスタセルを含む。
１つの例示的実施の形態において、混合部内の第１のカソード層領域の数に相対的なダイオードセルの数の比は１：３から１：５の範囲であり、例示的に１：３または１：４である。
【００１５】
１つの例示的実施の形態において、各第２のアノード層および隣接するゲート整流サイリスタセルのベース層の間の最小距離は２０μｍから１５０μｍの間の範囲であり、例示的に５０μｍから１００μｍの間の範囲である。この実施の形態において各第２のアノード層および隣接するベース層の間の分離領域は、ＧＣＴを駆動するために必要とされるゲート電圧のための十分な遮断性能を提供するために、十分に広く、すなわち、ゲート―カソード間遮断性能はＧＣＴターンオフ中に保障され、同時に最大の総面積使用のための寸法、並びにＧＣＴ動作モードにおけるＧＣＴ領域からダイオード領域の最大のプラズマ拡散およびその逆が保障される。
【００１６】
１つの例示的実施の形態において、第１の主側に平行な平面上への正射影で、第２のアノード層の各々は、その長手軸に沿った方向の長さおよびその長手軸に直交する方向の幅を有する帯状であり、各第２のアノード層の幅はその長さよりも少ない。これらの特徴を用いて、ウェハー面積は最も効率的に利用されることができる。例示的には、ウェハーは第１の主側に平行な平面上への正射影で、ウェハーの中心およびウェハーの中心から延びる複数の半径方向を規定する円状の形状を有し、第１のカソード層領域および第２のアノード層は半径方向の１つに沿ってそれぞれ整列されるその長手軸に配置される。例示的な帯状カソード層領域および第２のアノード層はウェハーの中心の周りの１つまたは複数の同心円状のリングに置かれる。その中において、例示的に各リングにおいて各帯状カソード層領域の長さはこのリング内のいずれかの他の帯状カソード層の長さと同じである。
【００１７】
１つの例示的実施の形態において本発明の逆導通パワー半導体デバイスは複数のゲート整流サイリスタセルのゲート電極に接触するための共通のゲートコンタクトを備え、共通のゲートコンタクトは第１の主側に配置される。
【００１８】
１つの例示的実施の形態において、混合部内のゲート整流サイリスタセルの各々において、２つの外側カソード層領域の幅は同じであり、いずれかの中間カソード層領域の幅は同じである。
【００１９】
１つの例示的実施の形態において各第１のカソード層領域の幅は２５μｍから５００μｍの範囲である。
【００２０】
１つの例示的実施の形態において、各ゲート整流サイリスタセルにおいて、第１の主側に平行な平面上への正射影で、ゲート電極は、このゲート整流サイリスタセル内の隣接するカソード層領域の各対の間を延び、そのゲート整流サイリスタセルに隣接するいずれかのダイオードセルから、そのカソード層領域の長手軸に直交する方向において、ダイオードセルの隣のカソード層領域によって分離される。
【００２１】
図面の詳細な説明
本発明の詳細な実施の形態は添付される図面を参照して以下に説明される。
【図面の簡単な説明】
【００２２】
【図１】既知のバイモードゲート整流サイリスタ（ＢＧＣＴ）の上面図を示す。
【図２】図１のｃ’−−ｃ線に沿った既知のＢＧＣＴの断面を示す。
【図３】図１のｃ’−−ｃ線に沿った既知のＢＧＣＴの変形の断面を示す。
【図４】本発明の実施の形態に係る逆導通パワー半導体デバイスの上面図を示す。
【図５】図４のｃ’−−ｃ線に沿う実施の形態に係る逆導通パワー半導体デバイスの断面を示す。
【発明を実施するための形態】
【００２３】
図において使用される参照符号およびその意味は参照符号の一覧に要約される。一般的に、同様の要素は明細書を通して同じ参照符号を有する。説明される実施の形態は例を意図しており、発明の範囲を限定するものではない。
【００２４】
例示的実施の形態の詳細な説明
図４および５において、本発明に係る逆導通パワー半導体デバイスの実施の形態が示される。図４は逆導通パワー半導体デバイスの上面図を示し、一方、図５は、図４のｃ’−−ｃに沿うその断面を示す。
【００２５】
実施の形態に係る逆導通パワー半導体デバイスは、第１の主側４１および第１の主側４１に平行に配置される第２の主側４２を有する、例示的にはシリコンウェハーである半導体ウェハー３１を備える。それは、複数のゲート整流サイリスタ（ＧＣＴ）セル３２および複数のダイオードセル３１２を備える。各ＧＣＴセル３２は第１の主側４１から第２の主側４２の順に、第１のカソード電極３３、ｎ＋ドープされた第１のカソード層３４、ｐドープされたベース層３５、ｐドープされた第１のアノード層３８、第１のアノード電極３９を備える。ｐドープされたベース層３５は、ｐドープされたベース層３５とｐｎ接合を形成するｎ−ドープされたドリフト層３６、およびｐドープされた第１のアノード層３８とｐｎ接合を形成するｎドープされたバッファ層３７によって、ｐドープされた第１のアノード層３８から分離される。各ＧＣＴセル３２の第１のカソード層３４は、互いからベース層３５によって分離される４つのカソード層領域３４ａおよび３４ｂを含む。
【００２６】
さらに、各ＧＣＴセル３２は、第１のカソード層３４に対して側方に配置され、第１のカソード層３４からベース層３５によって分離されるゲート電極３１０を備える。この特許明細書を通じて「側方」という用語は第１の主側４１に平行な方向である側方の方向に関する。
【００２７】
ドリフト層３６は例示的にｎ＝５．０・１０１１ｃｍ-３およびｎ＝１．０・１０１４ｃｍ-３の間の、より例示的にはより５・１０１３ｃｍ-３より少ないネットドーピング濃度を有してもよい。ベース層３５並びに第１のアノード層３８は、例示的にｐ＝１・１０１６ｃｍ-３およびｐ＝１・１０１９ｃｍ-３の間のネットドーピング濃度を有してもよく、第１のカソード層３４は例示的にｎ＝１・１０１８ｃｍ-３およびｎ＝１・１０２１ｃｍ-３の間のネットドーピング濃度を有してもよい。例示的にカソード層領域３４ａおよび３４ｂは、すべて同じネットドーピング濃度を有してもよい。同様にすべての第１のアノード層３８は同じネットドーピング濃度を有してもよい。その中においてバッファ層３７は、第２の主側４２に向かって上昇するネットドーピング濃度を有し、ドリフト層３６は典型的には、バッファ層３７のものよりも低い一定のドーピング濃度を有する。この明細書を通して層のネットドーピング濃度は、この層のドーピングプロファイルが説明される場合の局所的なドーピング濃度を指す。ドーピングプロファイルが説明されないとき、層のネットドーピング濃度は、この層内の最大のネットドーピング濃度を指す。
【００２８】
本実施の形態では、ベース層３５および第１のアノード層３８は、ウェハー３１の第１のおよび第２の主側４１、４２に垂直な方向に１μｍおよび２５０μｍの間の、例示的には２μｍおよび１５０μｍの間または１０μｍおよび１５０μｍの間の厚みを例示的に有する。例示的に、ベース層３５はすべて同じ層の厚みを有する。同じように、第１のアノード層３８はすべての同じ厚みを有してもよい。ウェハー３１の第１のおよび第２の主側４１、４２に垂直な方向のドリフト層３６の厚みはデバイスの定格電圧に依存する。それは、例示的に３．３ｋＶデバイスに対して２８０μｍおよび４４０μｍの間、４．５ｋＶデバイスに対して３８０μｍおよび５７０μｍの間である。その中において、ＧＣＴセル３２内のドリフト層３６の厚みは、このＧＣＴセル３２のバッファ層３７およびベース層３５の間の最小距離である。
【００２９】
第１の主側４１に平行な平面上への正射影で、カソード層領域３４ａおよび３４ｂの各々はその長手軸に沿った方向の長さおよび長手軸に直交する方向の幅ｗ、ｗ’を有した帯状であり、各カソード層領域３４ａ、３４ｂの幅ｗ、ｗ’はその長さよりも少ない。明細書を通して帯状とは、長手の形状を意味し、長手方向における長さは、長手方向に垂直な方向およびウェハー３１の第１の主側４１または第２の主側４２に平行な幅における帯状領域の幅よりも長い。この明細書を通して帯状領域の幅は、幅方向における帯状領域の最大の寸法である。
【００３０】
第１の主側４１に平行な平面上への正射影で、各ＧＣＴセル３２において、両側でそのＧＣＴセル３２に隣接する２つのダイオードセル３１２の隣の２つの外側カソード層領域３４ｂ各々の幅ｗ’はそのＧＣＴセル３２内の２つの外側カソード層領域３４ｂの間のいずれかの中間カソード層領域３４ａの幅ｗより少ない。その中において、隣接するダイオードセル３１２の隣の各外側カソード層領域３４ｂの幅ｗ’は、同じＧＣＴセル３２内のいずれかの中間カソード層領域３４ａの幅ｗの２０％から７５％であり、例示的に４０％から６０％である。その長手軸に垂直な方向における各帯状カソード層領域３４ａおよび３４ｂの側方幅ｗ、ｗ’は例示的には２５μｍおよび５００μｍの間である。
【００３１】
本実施の形態で、各ＧＣＴセル３２内のゲート電極３１０は、第１の主側４１に平行な面上への正射影で、このＧＣＴセル３２内の隣接するカソード層領域３４ａ、３４ｂの各対の間を延び、そのＧＣＴセル３２に隣接するいずれのダイオードセル３１２からも、その隣接するダイオードセル３１２のその外側カソード層領域３４ｂの長手軸に直交する方向に隣の外側カソード層領域３４ｂによって分離される。換言すると、ゲート電極３１０は、カソード層領域３４ａ、３４ｂの各対の間を延びるが、隣接するダイオードセル３１２の隣の外側カソード層領域３４ｂおよびこの隣接するダイオードセル３１２の間に延びない。
【００３２】
各ダイオードセル３１２は、第１の主側４１から第２の主側４２の順に、第２のアノード電極３１７、ｐドープされた第２のアノード層３１３、ｎ＋ドープされた第２のカソード層３１４、および第２のカソード電極３１６を備える。第２のカソード層３１４は、第１のアノード層３８に対して側方方向に第２の主側４２上に交互に配置され、第２のアノード層３１３からドリフト層３６およびバッファ層３７によって分離される。ドリフト層３６は第２のアノード層３１３とのｐｎ接合を形成する。各第２のアノード層３１３は、第１の主側４１に平行な平面上への正射影で、その長手軸に沿った方向の長さおよび長手軸に直交する方向に幅を有する帯状であり、各第２のアノード層３１３の幅はその長さより少ない。
【００３３】
第２のアノード層３１３は、例示的にｐ＝１・１０１６ｃｍ-３およびｐ＝１・１０１９ｃｍ-３の間のネットドーピング濃度を有してもよく、第２のカソード層３１４は、例示的にｎ＝１・１０１８ｃｍ-３およびｎ＝１・１０２１ｃｍ-３の間のネットドーピング濃度を有してもよい。例示的に第２のカソード層３１４はすべて同じネットドーピング濃度を有してもよい。同様にすべての第２のアノード層３１３は同じネットドーピング濃度を有してもよい。
【００３４】
各ＧＣＴセル３２のベース層３５は隣接する第２のアノード層３１３からドリフト層によって形成される、ｎ型分離領域３１５によってそれぞれ分離される。ダイオードセル３１２および隣接するＧＣＴセル３２の間の分離領域３１５は、２０μｍから１５０μｍの間の、例示的に５０μｍから１００μｍの間の側方幅ｄ（これは、第２のアノード層３１３および隣接するＧＣＴセル３２のベース層３５の間の最小距離である）を有する。分離領域３１５の幅ｄは、ターンオフのためにまたは遮断中に必要とされるゲート電圧を遮断するためにパンチスルー効果を避けるように十分に大きくなければならない。その一方で、側方幅は、ＧＣＴセル３２のオン状態中にドリフト層３６内に形成される各ＧＣＴセル３の電子−正孔プラズマが隣接する第２のダイオードセル３１２に広がるために十分小さくあるべきである。パッシベーション層（図示しない）は、分離領域３１５上に形成されてもよい。
【００３５】
本実施の形態では、各ゲート電極３１０はベース層３５上のゲート金属層の部分として形成され、ベース層３５の反対の第１のゲート金属層の表面は第１の平面を規定する。カソード層領域３４ａ、３４ｂの反対の第１のカソード電極３３の表面および第２のアノード層３１３の反対の第２のアノード電極３１７の表面は第２の平面を規定する。換言すると、すべての第１のカソード電極３３およびすべての第２のアノード電極３１７はすべて同じ平面内に配置される。その中において、第１の平面は第２の平面に平行であり、第１の主側４１から第２の主側４２の方向に第２の平面からシフトされる。このメサ構造は、第１のカソード電極３３および第２のアノード電極３１７が、標準的なプレスパック内のモリブデンディスクといった金属板を有する第１の主側４１上で接触するのを容易にする。
【００３６】
本実施の形態では、第１のおよび第２の主側４１、４２への正射影において、各ＧＣＴセル３２の第１のアノード層３８は、同じＧＣＴセル３２のベース層３５と整列されて各ＧＣＴセル３２内のこれらの２つの層の間の最大の重なりを有し、各ダイオードセル３１２の第２のアノード層３１３は、同じダイオードセル３１２の第２のカソード層３１４と整列されて各ダイオードセル３１２内のこれらの２つの層の間の最大の重なりを有する。
【００３７】
ウェハー３１の第１の主側４１上の上面図を示す図４では、ＧＣＴセル３２のカソード層領域３４ａおよび３４ｂの上面上に形成される第１のカソード電極３３および第２のアノード層３１３の上面上に形成される第２のアノード電極３１７のそれぞれのパターンを見ることができる。各第１のカソード電極３３は、それぞれのＧＣＴセル３２の４つの帯状カソード層領域３４ａおよび３４ｂに対応する４つの帯状電極部分を備える。第２のアノード電極３１７はそれぞれのダイオードセル３１２の第２のアノード層３１３の帯形状に対応して帯状である。
【００３８】
各第１のカソード電極３３の帯状電極部分および帯状の第２のアノード電極３１７の長手方向は、デバイスの中心から延び、かつウェハー３１の第１の主側４１に平行な半径方向に整列した長手方向を有する。その中において、デバイスの中心は円形のウェハー３１の第１の主側４１の中心である。
【００３９】
図４に示される実施の形態では、複数のＧＣＴセル３２および複数のダイオードセル３１２はデバイスの中心の周りの２つの同心円状のリング内に配置される。各リングにおいて、ＧＣＴセル３２はダイオードセル３１２と交互に配置される。ダイオードセル３１２の第２のアノード層３１３は、ＧＣＴセル３２の第１のカソード層３４に対して側方方向に同心円状のリング沿って交互に配置され、これにより第１の主側４１に平行な面上への正射影で、各ＧＣＴセル３２の第１のカソード層３４はＧＣＴセル３２の両側にＧＣＴセル３２に側方方向において隣接する２つのダイオードセル３１２の第２のアノード層３１３の対の間に配置される。したがって、図４では、第２のアノード電極３１７は、上述されたように４つの帯状電極部分をそれぞれ備える第１のカソード電極３３と交互に配置される。各リングにおいてこのリング内の各帯状カソード層領域３４ａ、３４ｂの長さはこのリング内のいずれの他の帯状カソード層領域３４ａ、３４ｂの長さと同じである。
【００４０】
ＧＣＴセル３２がダイオードセル３１２と交互に配置されることによって、第１の主側４１に平行な平面上への正射影で、１つの第２のアノード層３１３が第１の主側４１に平行な側方方向に２つの隣接するＧＣＴセル３２の第１のカソード層３４の間に配置されるように、各ダイオードセル３１２は配置される。
【００４１】
円形のウェハー１０の第１の主側４１上の中心領域では、複数のＧＣＴセル３２のすべてのゲート電極３１０が電気的に接続される共通のゲートコンタクト３１１が配置される。ＧＣＴセル３２のゲート電極３１０およその間の接続は上述されたゲート金属層として実現される。
【００４２】
ダイオードセル３１２およびＧＣＴセル３２のインターディジット構成により、ウェハー３１の全シリコン領域が電気的および熱的の両方に利用される。
【００４３】
本発明の逆導通パワー半導体デバイスを用い、従来のＢＧＣＴ設計の最良の状態と比較して、単位面積当たりの最大の電流性能（ＭＣＣ）における改善のレベルは最大２７％、導通損失における改善は、最大４．５％であり得る。既存の技術と比較して、ＭＣＣにおける改善は、ダイオード内のすぐ近くにある特別なカソードセグメント設計のために達成される。オン状態電圧降下（導通損失）における削減は、新しい技術内の最適に広げられたプラズマ分布に因る。増加されたＭＣＣは、本発明においてターンオフを通じてゲート電極から均一なプラズマ抽出を誘起するために設計されるカソード領域の配置の向上された均一性によるものである。このことは、ダイナミックアバランシェ誘起される再トリガのための電流ための制限を増加させ、同時にデバイスのハード駆動制限はこれよりも高くされる。さらに新しい技術では、ダイオードセル３１２は、ＧＣＴセル３２内のベース層３５からのプラズマの抽出に役立ち、また電流制御能力を向上させる。
【００４４】
上述されたように、隣接するダイオードセル３１２のすぐ近くにおける２つの外側カソード層領域３４ｂは、これらの２つの外側カソード層領域３４ｂの間の中間カソード層領域３４ａに対して２０％から７５％の範囲の幅を持つべきである。一旦この制限が通過されると高い温度においてＭＣＣが急激に低下するために、上限は超えられるべきではない。下限はオン状態電圧内の降下が実質的ではないことを保障するために設定される。ＭＣＣにおける急激な低下は、隣接するダイオードセル３１２のすぐ近くにおける２つの外側カソード層領域３４ｂの幅ｗ’が中間カソード層領域３４ａの幅の７５％以上であるときは、故障メカニズムにおける変化に起因する。本発明の逆導通パワー半導体デバイスにおいて、ＭＣＣはダイナミックアバランシェ誘起される再トリガによって制限され、一方、ダイオードセルのすぐ近くにおけるより広い外側カソード層領域を特徴とする既知のＢＧＣＴにおいて、故障は早計のハード駆動制限の違反による。ハード駆動制限は、温度の増加とともに低くなり、一方アバランシェ誘起される再トリガのための制限は温度とともに高くなる。さらに本発明の逆導通パワー半導体デバイスはＧＣＴモードにおいてデバイスが動作しているときのダイオードセルへの熱の効率的拡散およびデバイスがダイオードモードで動作しているときのＧＣＴセルへの効率的な拡散を含む、従来のＢＧＣＴの電流状態のいずれの利点も妥協しない。
【００４５】
添付された請求項によって規定されるような本発明の概念から逸脱することなく上述された実施の形態の変形が可能であることは当業者にとって明らかである。
【００４６】
上述された実施の形態において逆導通パワー半導体デバイスは、４つの帯状カソード層領域３４ａ、３４ｂ、をそれぞれ備える第１のカソード層３４を有するとして説明された。しかし、２つを超えるいずれかの他のカソード層領域の数（すなわち３つ以上）を使用することも可能であり、例示的に各ＧＣＴセル３２内に３つから６つの帯状カソード層領域３４ａ、３４ｂが含まれ得る。例示的に、本発明の逆導通パワー半導体デバイスにおいて、第１のカソード層領域の数に相対的なダイオードセルの数の比は１：３から１：５の範囲であってもよく、例示的に１：３または１：４である。
【００４７】
上述された実施の形態では、ＧＣＴセル３２はダイオードセル３１２に各同心円状リングにおいてリング全体に沿って、交互に配置され、すなわち、ＧＣＴセル３２はウェハー領域全体に、側方方向に、ダイオードセル３１２上に交互に配置される。しかし、またＧＣＴセル３２ダイオードセル３１２はウェハー領域全体ではなく混合部内のみに交互に配置されることが可能であり、一方ウェハーの部分の残りの部分はダイオードセル３１２と交互に配置されないＧＣＴセル３２を含む。そのような部分はまたパイロット部分として知られる。同様にウェハーは、ダイオードセルが形成されるがこの部分内のＧＣＴセル３２と交互に配置されない領域を備えてもよい。
【００４８】
上述された実施の形態では、逆導通パワー半導体デバイスは円形のシリコンウェハー３１を有するものと説明された。しかし、ウェハー３１は長方形の形状といったいずれの他の形状を有してもよく、シリコンカーバイドまたは（ＡｌＧａＩｎ）ＮといったＩＩＩ族窒化物などの異なる半導体材料から作られてもよい。
【００４９】
本発明の実施の形態は、２つの同心円状のリング内のＧＣＴセル３２およびダイオードセル３１２の非常に具体的な交互の構成を用いて説明された。しかし他の構成が用いられてもよい。ＧＣＴセル３２およびダイオードセル３１２が配置される同心円状のリングの数はいずれの他のリングの数であってもよい。また長方形のウェハー上のＧＣＴセル３２およびダイオードセル３１２の構成は、帯状の第２のアノード層３１３および帯状カソード層領域３４ａ、３４ｂが互いに平行に配置される一構成である。そのような構成はたとえば長方形のウェハー形状ために例示的である。
【００５０】
上述の実施の形態では、逆導通パワー半導体デバイスはバッファ層３７を有すると説明された。しかし、変形された実施の形態において、逆導通パワー半導体デバイスは、バッファ層３７を備えない。この変形された実施の形態ではウェハー３１の第１のおよび第２の主側４１、４２に垂直な方向のドリフト層３６の厚みは、逆バイアス状態下のパンチスルーを避けるために、バッファ層３７を有する上述された実施の形態と比較して約２倍厚くなければならないであろう。
【００５１】
上述の実施の形態は特定の導電型を用いて説明された。上述された実施の形態内の半導体層の導電型は切替られてもよく、これによりｐ型層として説明されたすべての層はｎ型層であり、ｎ型層として説明されたすべての層はｐ型層となるであろう。たとえば、変形された実施の形態では、ＧＣＴセル３２はｐドープされた第１のカソード層３４、ｎドープされたベース層３５、ｐドープされたドリフト層３６、およびｎドープされた第１のアノード層３８を含み得る。
【００５２】
上述の実施の形態は中央の共通のゲートコンタクト３１１を有するものとして説明された。本発明はそのような中央の共通のゲートコンタクト３１１に限定されるものではない。ウェハー３１の周囲でのリング状のまたはウェハー３１の周囲および中心の間のどこかの２つのリングの間の共通のゲートコンタクトも可能であり、これはゲート電流パルスの電流分布の均質化のために有利であり得る。
【００５３】
「備える」という用語は、他の要素またはステップを除外するものではなく“ａ”または“ａｎ”という定冠詞は複数を除外するものではない。また異なる実施の形態に関連して説明された要素は組み合わされてもよい。
【符号の説明】
【００５４】
１     ウェハー
２     ゲート整流サイリスタ（ＧＣＴ）セル
３     カソード電極
４     カソードセグメント
５     ベース層
６     ドリフト層
７     バッファ層
８     アノード層
９     アノード電極
１０   ゲート電極
１１   ゲートコンタクト
１２   ダイオードセル
１３   アノード層
１４   カソード層
１５   分離領域
１６   カソード電極
１７   アノード電極
２０   ゲート電極
２２   ＧＣＴセル
２５   ベース層
３１   半導体ウェハー
３２   ゲート整流サイリスタ（ＧＣＴ）セル
３３   第１のカソード電極
３４   第１のカソード層
３４ａ 中間カソード層領域
３４ｂ 外側カソード層領域
３５   ベース層
３６   ドリフト層
３７   バッファ層
３８   第１のアノード層
３９   第１のアノード電極
３１０ ゲート電極
３１１ 共通のゲートコンタクト
３１２ ダイオードセル
３１３ 第２のアノード層
３１４ 第２のカソード層
３１５ 分離領域
３１６ 第２のカソード電極
３１７ 第２のアノード電極
４１   第１の主側
４２   第２の主側
ｗ     幅
ｗ’   幅
ｄ     距離
【図１】
0006047253.tif 000002
【図２】
0006047253.tif 000003
【図３】
0006047253.tif 000004
【図４】
0006047253.tif 000005
【図５】
0006047253.tif 000006