(57)【特許請求の範囲】
【請求項１】
基板を準備する工程と、
前記基板の上方にゲート電極を形成する工程と、
前記基板の上方にゲート絶縁膜を形成する工程と、
前記基板の上方に非晶質膜を形成する工程と、
前記非晶質膜を結晶化して、一つの結晶内に異なる結晶方位により形成された複数の副結晶を内包し、前記複数の副結晶の間に複数の結晶面によって形成された副粒界を有する第１結晶と、平均粒径が前記第１結晶の平均結晶粒径よりも小さい第２結晶を有する結晶性膜を形成する工程と、
前記結晶性膜の膜厚を薄くする工程と、
前記基板の上方に、ソース電極及びドレイン電極を形成する工程と、を含む、
薄膜半導体装置の製造方法。
【請求項２】
前記非晶質膜は、非晶質シリコン膜である、
請求項１に記載の薄膜半導体装置の製造方法。
【請求項３】
前記非晶質シリコン膜は、最大強度を１として規格化したフォトルミネッセンススペクトルにおいてフォトンエネルギーが１．１ｅＶのときの強度が０．６５以上である、
請求項２に記載の薄膜半導体装置の製造方法。
【請求項４】
前記結晶性膜を形成する工程において、
前記非晶質膜を熱アニールにより結晶化する、
請求項１〜３のいずれか１項に記載の薄膜半導体装置の製造方法。
【請求項５】
前記熱アニールは、熱アニール温度を７００℃〜８００℃の範囲とし、熱アニール時間を１分〜３０分の範囲として行う、
請求項４に記載の薄膜半導体装置の製造方法。
【請求項６】
前記結晶性膜の膜厚を薄くする工程において、
前記結晶性膜をエッチング処理することにより薄くする、
請求項１〜５のいずれか１項に記載の薄膜半導体装置の製造方法。
【請求項７】
前記エッチング処理は、フッ酸エッチング処理である、
請求項６に記載の薄膜半導体装置の製造方法。
【請求項８】
さらに、前記結晶性膜の膜厚を薄くする工程の前に、前記結晶性膜の表面を酸化する工程を含み、
前記結晶性膜の膜厚を薄くする工程において、前記エッチング処理によって、酸化された前記結晶性膜を除去する、
請求項６又は７に記載の薄膜半導体装置の製造方法。
【請求項９】
前記結晶性膜の表面の酸化は、オゾン酸化によって行う、
請求項８に記載の薄膜半導体装置の製造方法。
【請求項１０】
膜厚を薄くする前における前記結晶性膜の膜厚は、５５ｎｍ以上であり、
膜厚を薄くした後における前記結晶性膜の膜厚は、２０ｎｍ〜５０ｎｍである、
請求項１〜９のいずれか１項に記載の薄膜半導体装置の製造方法。
【請求項１１】
前記第１結晶は、平均結晶粒径が２００ｎｍ〜２μｍの結晶粒からなり、
前記第２結晶は、平均結晶粒径が２０ｎｍ〜５０ｎｍの結晶粒からなる、
請求項１〜１０のいずれか１項に記載の薄膜半導体装置の製造方法。
【請求項１２】
基板と、
前記基板の上方に形成されたゲート電極と、
前記基板の上方に形成された結晶性膜と、
前記ゲート電極と前記結晶性膜との間に形成されたゲート絶縁膜と、
前記基板の上方に形成されたソース電極及びドレイン電極と、を具備し、
前記結晶性膜は、一つの結晶内に異なる結晶方位により形成された複数の副結晶を内包し、前記複数の副結晶の間に複数の結晶面によって形成された副粒界を有する第１結晶と、平均結晶粒径が前記第１結晶の平均結晶粒径よりも小さい第２結晶とを有し、
前記結晶性膜の上面に占める前記第１結晶の割合が、前記結晶性膜の下面に占める前記第１結晶の割合よりも多い、
薄膜半導体装置。
【請求項１３】
前記第２結晶はシングルグレインから構成される、
請求項１２に記載の薄膜半導体装置。
【請求項１４】
前記結晶性膜は、前記第１結晶と前記第２結晶とを含有する前駆体膜を薄くすることにより形成されたものである、
請求項１２又は１３に記載の薄膜半導体装置。
【請求項１５】
前記前駆体膜の膜厚は、５５ｎｍ以上であり、
前記結晶性膜の膜厚は、２０ｎｍ〜５０ｎｍである、
請求項１４に記載の薄膜半導体装置。
【請求項１６】
前記第１結晶は、平均結晶粒径が２００ｎｍ〜２μｍの結晶粒からなり、
前記第２結晶は、平均結晶粒径が２０ｎｍ〜５０ｎｍの結晶粒からなる、
請求項１２〜１５のいずれか１項に記載の薄膜半導体装置。
【請求項１７】
前記結晶性膜に含まれる前記第１結晶の含有率は、前記結晶性膜の膜厚方向において、前記ゲート絶縁膜側よりも前記ソース電極及び前記ドレイン電極側の方が大きい、
請求項１２〜１６のいずれか１項に記載の薄膜半導体装置。
【請求項１８】
前記薄膜半導体装置はトップゲート型である、
請求項１２〜１７のいずれか１項に記載の薄膜半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜半導体装置及びその製造方法に関し、特に、液晶表示装置又は有機ＥＬ表示装置等の薄型表示装置に用いられる薄膜トランジスタ及びその製造方法に関するものである。
【背景技術】
【０００２】
液晶表示装置又は有機ＥＬ表示装置に用いられる薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ、以下、「ＴＦＴ」と記載する）のチャネル部となる半導体層（チャネル層）は、例えば、非晶質シリコン膜（アモルファスシリコン膜）又は結晶性シリコン膜で構成される（例えば、特許文献１）。ここで、チャネル部となる半導体層は、アモルファスシリコン膜と比較して高い移動度のＴＦＴを実現できる結晶性シリコン膜で形成することが好ましい。この理由は、結晶性シリコン膜をチャネル部とする高移動度のＴＦＴは、スイッチング速度が上昇することに加えて、ＴＦＴのサイズが小さくなる高精細な表示装置にも対応可能となるためである。このため、結晶性シリコン膜をチャネル部とするＴＦＴを製造するために、製造工程において、非晶質シリコン膜を成膜した後に、この非晶質シリコン膜を結晶化することにより結晶性シリコン膜を得ることが行われている。【０００３】
非晶質シリコン膜を結晶化する方法には、例えば、レーザーアニール結晶化法、熱アニール結晶化法などが知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−３４２９０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
レーザーアニール結晶化法は大粒径結晶を有する結晶性シリコン膜を得ることが可能であるが、膜内における結晶粒同士の粒径バラツキが比較的大きくなりやすく、ＴＦＴの電気特性、例えば移動度やオフ電流などのバラツキが大きくなる傾向がある。【０００６】
また、熱アニール結晶化法は、例えば熱処理炉内で熱アニールすることで、結晶性シリコン膜を形成する方法であるが、粒径が数μｍ程度の粒径が大きい結晶を得るには、数十時間に及ぶ長時間熱アニールが必要となる。しかし、粒径が大きい結晶を得るためには非常に長い時間が必要となる。このような数十ｎｍの粒径を有する結晶性シリコン膜をチャネルとするＴＦＴは、結晶粒径が比較的に小さいために、高い移動度を得ることが難しい。【０００７】
このように、従来の非晶質シリコン膜の結晶化方法では、高い移動度と電気特性のバラツキの抑制を両立することが困難であった。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明に係る薄膜半導体装置の製造方法の一態様は、基板を準備する工程と、前記基板の上方にゲート電極を形成する工程と、前記基板の上方にゲート絶縁膜を形成する工程と、前記基板の上方に非晶質膜を形成する工程と、前記非晶質膜を結晶化して、一つの結晶内に異なる結晶方位により形成された複数の副結晶を内包し、前記複数の副結晶の間に前記複数の結晶面によって形成された副粒界を有する第１結晶と、平均粒径が前記第１結晶の平均結晶粒径よりも小さい第２結晶を有する結晶性膜を形成する工程と、前記結晶性膜の膜厚を薄くする工程と、前記基板の上方に、ソース電極及びドレイン電極を形成する工程と、を含むことを特徴とする。
【発明の効果】
【０００９】
結晶性膜は、一つの結晶内に異なる結晶方位により形成された複数の副結晶を内包して複数の副結晶の間に複数の結晶面によって形成された副粒界を有する第１結晶を有する。これにより、移動度が比較的高く、且つ電気特性のバラツキが小さいという特徴を有する薄膜半導体装置を実現することができる。また、結晶性膜を薄膜化することにより、結晶性膜の上面に占める第１結晶の割合が、結晶性膜の下面に占める第１結晶の割合よりも多くなり、薄膜半導体装置において上部層とのコンタクト抵抗を比較的低くすることができる。
【図面の簡単な説明】
【００１０】
【図１Ａ】図１Ａは、本発明の実施の形態に係る薄膜半導体装置の構成を模式的に示す断面図である。
【図１Ｂ】図１Ｂは、本発明の実施の形態に係る薄膜半導体装置の構成を模式的に示す平面図である。
【図２】図２は、本発明の実施の形態に係る薄膜半導体装置における結晶性シリコン膜の結晶組織を模式的に示す平面図である。
【図３】図３は、本発明の実施の形態に係る結晶性シリコン膜の平面ＳＥＭ像を示す図である。
【図４】図４は、本発明の実施の形態に係る結晶性シリコン膜、及び、従来の結晶性シリコン膜の特徴をまとめた表である。
【図５Ａ】図５Ａは、低エネルギー密度によりＬＡ結晶化したＳＰＣ組織の結晶性シリコン膜の平面ＳＥＭ像及びその模式図である。
【図５Ｂ】図５Ｂは、中エネルギー密度によりＬＡ結晶化したＥｘｐｌｏｓｉｖｅ組織の結晶性シリコン膜の平面ＳＥＭ像及びその模式図である。
【図５Ｃ】図５Ｃは、高エネルギー密度によりＬＡ結晶化した溶融ポリシリコン組織の結晶性シリコン膜の平面ＳＥＭ像及びその模式図である。
【図６Ａ】図６Ａは、本発明の実施の形態に係る結晶性シリコン膜の焼結組織を電子後方散乱回折法により算出したときの粒径分布を示す図である。
【図６Ｂ】図６Ｂは、従来の溶融ポリシリコンの組織を電子後方散乱回折法により算出したときの粒径分布を示す図である。
【図７Ａ】図７Ａは、本発明の実施の形態に係る結晶性シリコン膜の焼結組織を電子後方散乱回折法により求めた結晶方位マップを示す図である。
【図７Ｂ】図７Ｂは、従来の溶融ポリシリコンの組織を電子後方散乱回折法により求めた結晶方位マップを示す図である。
【図８】図８は、本発明の実施の形態に係る結晶性シリコン膜の焼結組織における逆極点図を示す図である。
【図９】図９は、本発明の実施の形態における結晶性シリコン膜の形成方法及び焼結組織の生成メカニズムを説明するための図である。
【図１０】図１０は、本発明の実施の形態における非晶質シリコン膜において、自由エネルギーとシリコン膜の結晶グレインサイズとの関係を模式的に示す図である。
【図１１Ａ】図１１Ａは、本発明の実施の形態に係る非晶質シリコン膜と比較例に係る非晶質シリコン膜とのフォトルミネッセンス（ＰＬ）スペクトルを示す図である。
【図１１Ｂ】図１１Ｂは、図１１Ａにおける４つの結晶性シリコン膜を成膜するときの成膜条件を示す図である。
【図１２】図１２は、非結晶シリコンの発光メカニズムを説明するための模式図である。
【図１３】図１３は、焼結組織を有する結晶性シリコン膜を不均一にエッチングした場合の例を説明するための図である。
【図１４Ａ】図１４Ａは、本発明の実施の形態における第１のボトムゲート型ＴＦＴの構成を模式的に示す断面図である。
【図１４Ｂ】図１４Ｂは、本発明の実施の形態における第２のボトムゲート型ＴＦＴの構成を模式的に示す断面図である。
【図１４Ｃ】図１４Ｃは、本発明の実施の形態における第３のボトムゲート型ＴＦＴの構成を模式的に示す断面図である。
【図１４Ｄ】図１４Ｄは、本発明の実施の形態における第４のボトムゲート型ＴＦＴの構成を模式的に示す断面図である。
【図１５】図１５は、本発明の実施の形態における第２のボトムゲート型ＴＦＴの製造方法における各工程を説明するための断面図である。
【図１６Ａ】図１６Ａは、本発明の実施の形態における第１のトップゲート型ＴＦＴの構成を模式的に示す断面図である。
【図１６Ｂ】図１６Ｂは、本発明の実施の形態における第２のトップゲート型ＴＦＴの構成を模式的に示す断面図である。
【図１６Ｃ】図１６Ｃは、本発明の実施の形態における第３のトップゲート型ＴＦＴの構成を模式的に示す断面図である。
【図１６Ｄ】図１６Ｄは、本発明の実施の形態における第４のトップゲート型ＴＦＴの構成を模式的に示す断面図である。
【図１７】図１７は、本発明の実施の形態における第１のトップゲート型ＴＦＴの製造方法における各工程を説明するための断面図である。
【図１８】図１８は、本発明の実施の形態における有機ＥＬディスプレイの一部切り欠き斜視図である。
【図１９】図１９は、本発明の実施の形態における薄膜半導体装置を用いた画素の回路構成を示す図である。
【図２０Ａ】図２０Ａは、従来例のＴＦＴの構成を模式的に示す断面図である。
【図２０Ｂ】図２０Ｂは、比較例のＴＦＴの構成を模式的に示す断面図である。
【図２０Ｃ】図２０Ｃは、本実施例におけるＴＦＴの構成を模式的に示す断面図である。
【図２１Ａ】図２１Ａは、従来例及び比較例におけるＴＦＴの製造工程を示すフローチャートである。
【図２１Ｂ】図２１Ｂは、本実施例におけるＴＦＴの製造工程を示すフローチャートである。
【図２２Ａ】図２２Ａは、従来例のＴＦＴにおける結晶性シリコン膜の平面ＳＥＭ（走査型電子顕微鏡）像である。
【図２２Ｂ】図２２Ｂは、比較例及び本開示のＴＦＴにおける結晶性シリコン膜の平面ＳＥＭ像である。
【図２３Ａ】図２３Ａは、従来例、比較例及び本実施例に係るボトムゲート型ＴＦＴにおける伝達特性を示す図である。
【図２３Ｂ】図２３Ｂは、従来例、比較例及び本実施例に係るボトムゲート型ＴＦＴにおけるドレイン電流−ドレイン電圧の電気特性を示す図である。
【図２４Ａ】図２４Ａは、従来例、比較例及び本実施例に係るボトムゲート型ＴＦＴにおける移動度を示す図である。
【図２４Ｂ】図２４Ｂは、従来例、比較例及び本実施例に係るボトムゲート型ＴＦＴにおける電気特性バラツキを示す図である。
【図２５】図２５は、従来の結晶性シリコン膜の結晶組織を模式的に示す平面図である。
【発明を実施するための形態】
【００１１】
本発明に係る薄膜半導体装置の製造方法の一態様は、基板を準備する工程と、前記基板の上方にゲート電極を形成する工程と、前記基板の上方にゲート絶縁膜を形成する工程と、前記基板の上方に非晶質膜を形成する工程と、前記非晶質膜を結晶化して、一つの結晶内に異なる結晶方位により形成された複数の副結晶を内包し、前記複数の副結晶の間に前記複数の結晶面によって形成された副粒界を有する第１結晶と、平均粒径が前記第１結晶の平均結晶粒径よりも小さい第２結晶を有する結晶性膜を形成する工程と、前記結晶性膜の膜厚を薄くする工程と、前記基板の上方にソース電極及びドレイン電極を形成する工程と、を含むことを特徴とする。
【００１２】
本態様によれば、結晶性膜が、一つの結晶内に異なる結晶方位により形成された複数の副結晶を内包して複数の副結晶の間に前記複数の結晶面によって形成された副粒界を有する第１結晶を有する。これにより、移動度が比較的高い薄膜半導体装置を実現することができる。また、結晶性膜は薄膜化されているので、キャリア伝導経路中の膜厚方向領域の結晶粒界数を減少させることができる。これにより、電気特性のバラツキが小さい薄膜半導体装置を実現することができる。さらに、結晶性膜を薄膜化することにより、結晶性膜の上面に占める第１結晶の割合が、結晶性膜の下面に占める第１結晶の割合よりも多くなり、薄膜半導体装置において上部層とのコンタクト抵抗を比較的低くすることができる。
【００１３】
また、本発明に係る薄膜半導体装置の製造方法の一態様において、前記非晶質膜は、非晶質シリコン膜である、としてもよい。
【００１４】
これにより、多結晶シリコン膜を有する薄膜半導体装置を実現することができる。
【００１５】
また、本発明に係る薄膜半導体装置の製造方法の一態様において、前記非晶質シリコン膜は、最大強度を１として規格化したフォトルミネッセンススペクトルにおいてフォトンエネルギーが１．１ｅＶのときの強度が０．６５以上である、としてもよい。
【００１６】
これにより、結晶性シリコンの前駆体膜である非晶質シリコン膜中に局所的にＳｉ原子とＳｉ原子との結合密度の高い領域（擬似結晶核）を存在させることができるため、結晶化アニール処理における結晶化の活性化エネルギーを低減でき、低温化（従来の同一結晶化温度の粒径と比較して大粒径化）することができる。従って、本態様によって形成された結晶性シリコン膜の粒径は、従来と同じ結晶化アニール処理をした結晶性シリコン膜の粒径よりも大きくすることができる。それ故に、本態様によって形成された結晶性シリコン膜をチャネル層とするＴＦＴを作製することで、オン時の電流を向上させることができる。
【００１７】
また、本発明に係る薄膜半導体装置の製造方法の一態様において、前記結晶性膜を形成する工程において、前記非晶質膜を熱アニールにより結晶化する、としてもよい。
【００１８】
これにより、焼結組織の結晶粒径を、熱アニール時間で容易に制御することができる。
【００１９】
また、本発明に係る薄膜半導体装置の製造方法の一態様において、前記熱アニールは、熱アニール温度を７００℃〜８００℃の範囲とし、熱アニール時間を１分〜３０分の範囲として行うことが好ましい。
【００２０】
これにより、基板としてガラス基板を利用することができる。
【００２１】
また、本発明に係る薄膜半導体装置の製造方法の一態様において、前記結晶性膜の膜厚を薄くする工程において、前記結晶性膜をエッチング処理することにより薄くする、としてもよい。
【００２２】
これにより、結晶性膜を容易にエッチングすることができる。
【００２３】
また、本発明に係る薄膜半導体装置の製造方法の一態様において、前記エッチング処理は、フッ酸エッチング処理である、としてもよい。
【００２４】
これにより、電荷ダメージを与えることなく結晶性膜をエッチングすることができる。
【００２５】
また、本発明に係る薄膜半導体装置の製造方法の一態様において、さらに、前記結晶性膜の膜厚を薄くする工程の前に、前記結晶性膜の表面を酸化する工程を含み、前記結晶性膜の膜厚を薄くする工程において、前記エッチング処理によって、酸化された前記結晶性膜を除去する、としてもよい。
【００２６】
これにより、基板面内における膜厚のエッチング量を均一にすることができ、電気特性のバラツキをさらに抑制することができる。
【００２７】
また、本発明に係る薄膜半導体装置の製造方法の一態様において、前記結晶性膜の表面の酸化は、オゾン酸化によって行う、としてもよい。
【００２８】
これにより、結晶性膜の表面を容易に均一に酸化することができる。
【００２９】
また、本発明に係る薄膜半導体装置の製造方法の一態様において、膜厚を薄くする前における前記結晶性膜の膜厚は、５５ｎｍ以上であり、膜厚を薄くした後における前記結晶性膜の膜厚は、２０ｎｍ〜５０ｎｍであることが好ましい。
【００３０】
また、本発明に係る薄膜半導体装置の製造方法の一態様において、前記第１結晶は、平均結晶粒径が２００ｎｍ〜２μｍの結晶粒からなり、前記第２結晶は、平均結晶粒径が２０ｎｍ〜５０ｎｍの結晶粒からなることが好ましい。
【００３１】
また、本発明に係る薄膜半導体装置の一態様は、基板と、前記基板の上方に形成されたゲート電極と、前記基板の上方に形成された結晶性膜と、前記ゲート電極と前記結晶性膜との間に形成されたゲート絶縁膜と、前記基板の上方に形成されたソース電極及びドレイン電極と、を具備し、前記結晶性膜は、一つの結晶内に異なる結晶方位により形成された複数の副結晶を内包し、前記複数の副結晶の間に複数の結晶面によって形成された副粒界を有する第１結晶と、平均結晶粒径が前記第１結晶の平均結晶粒径よりも小さい第２結晶とを有し、前記結晶性膜の上面に占める前記第１結晶の割合が、前記結晶性膜の下面に占める前記第１結晶の割合よりも多いことを特徴とする。
【００３２】
本態様によれば、結晶性膜が、焼結によって形成された結晶粒径の大きな第１結晶を有するので、移動度の高い薄膜半導体装置を実現することができる。また、結晶性膜の上面に占める第１結晶の割合が結晶性膜の下面に占める第１結晶の割合よりも多いので、キャリア伝導経路中の膜厚方向の領域における結晶粒界数を減少させることができる。従って、電気特性のバラツキを小さくすることができる。
【００３３】
また、本発明に係る薄膜半導体装置の一態様において、前記第２結晶はシングルグレインから構成される、としてもよい。
【００３４】
第２結晶がシングルグレイン、すなわち単結晶構造であれば、シングルグレインの結晶配向の影響を受けて、第１結晶の結晶配向を制御しやすくなる。これにより、第２結晶自体が既に多結晶の場合は、複数の結晶配向性の影響を受けやすくなるため、第１結晶の結晶配向は制御しにくくなる。
【００３５】
また、本発明に係る薄膜半導体装置の一態様において、前記結晶性膜は、前記第１結晶と前記第２結晶とを含有する前駆体膜を薄くすることにより形成されたものである、とすることができる。
【００３６】
本態様によれば、結晶性膜は、焼結組織を有する前駆体膜を薄膜化したものであるので、キャリア伝導経路中の膜厚方向領域の結晶粒界数を減少させることができる。これにより、電気特性のバラツキを小さくすることができる。
【００３７】
また、本発明に係る薄膜半導体装置の一態様において、前記前駆体膜の膜厚は、５５ｎｍ以上であり、前記結晶性膜の膜厚は、２０ｎｍ〜５０ｎｍであることが好ましい。
【００３８】
また、本発明に係る薄膜半導体装置の一態様において、前記第１結晶は、平均結晶粒径が２００ｎｍ〜２μｍの結晶粒からなり、前記第２結晶は、平均結晶粒径が２０ｎｍ〜５０ｎｍの結晶粒からなることが好ましい。
【００３９】
また、本発明に係る薄膜半導体装置の一態様において、前記結晶性膜に含まれる前記第１結晶の含有率は、前記結晶性膜の膜厚方向において、前記ゲート絶縁膜側よりも前記ソース電極及び前記ドレイン電極側の方が大きい、とすることができる。
【００４０】
また、本発明に係る薄膜半導体装置の一態様において、前記薄膜半導体装置はトップゲート型である、とすることができる。
【００４１】
（実施の形態）
以下、本発明の実施の形態に係る薄膜半導体装置及びその製造方法について、図面を参照しながら説明する。なお、以下で説明する実施の形態は、いずれも好ましい一具体例を示すものである。従って、以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程、工程の順序などは、一例であり、本発明を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、請求項に記載されていない構成要素については、より好ましい形態を構成するものとして説明される。また、各図面において、実質的に同一の構成、動作、及び効果を表す要素については、同一の符号を付す。
【００４２】
まず、本実施の形態に係る薄膜半導体装置１００について、図１Ａ及び図１Ｂを用いて説明する。図１Ａは、本発明の実施の形態に係る薄膜半導体装置１００の構成を模式的に示す断面図であり、図１Ｂは、同薄膜半導体装置１００の平面図である。
【００４３】
本発明の一態様に係る薄膜半導体装置は、基板と、基板の上方に形成された、ゲート電極、ゲート絶縁膜、結晶性シリコン膜、ソース電極及びドレイン電極とを具備するものである。本実施の形態に係る薄膜半導体装置１００は、図１Ａ及び図１Ｂに示すように、チャネルエッチング型でボトムゲート型の薄膜トランジスタであって、基板１と、基板１上に順次形成された、ゲート電極２と、ゲート絶縁膜３と、結晶性シリコン膜４と、非晶質シリコン膜５と、一対のコンタクト層６と、一対のソース電極７Ｓ及びドレイン電極７Ｄとを備える。以下、本実施の形態に係る薄膜半導体装置１００の各構成要素について詳述する。
【００４４】
基板１は、例えば、石英ガラス、無アルカリガラス及び高耐熱性ガラス等のガラス材料からなるガラス基板を用いることができる。なお、ガラス基板の中に含まれるナトリウムやリン等の不純物がチャネル部となる結晶性シリコン膜４に侵入することを防止するために、基板１の表面に窒化シリコン（ＳｉＮｘ）、酸化シリコン（ＳｉＯｙ）又はシリコン酸窒化膜（ＳｉＯｙＮｘ）等からなるアンダーコート層を形成してもよい。また、アンダーコート層は、レーザーアニール等の高温熱処理プロセスにおいて、基板１への熱の影響を緩和させる役割を担うこともある。アンダーコート層の膜厚としては、例えば、１００〜２０００ｎｍ程度とすることができる。
【００４５】
ゲート電極２は、基板１の上方に所定形状で形成される。ゲート電極２は、シリコンの融点温度に耐えられる導電性材料又はその合金等の単層構造又は多層構造からなり、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、Ｔａ（タンタル）、Ｎｂ（ニオブ）、Ｎｉ（ニッケル）、チタン（Ｔｉ）、クロム（Ｃｒ）、又は、モリブデンタングステン（ＭｏＷ）等を用いることができる。ゲート電極２は、基板１上に、これらの材料からなるゲート金属膜を形成し、これを所定形状にパターニングすることで形成される。なお、ゲート電極２の膜厚としては、例えば、２０〜５００ｎｍ程度とすることができる。
【００４６】
ゲート絶縁膜３は、ゲート電極２を覆うように、基板１及びゲート電極２の上に形成される。ゲート絶縁膜３は、例えば、酸化シリコン、窒化シリコン、シリコン酸窒化膜、酸化アルミニウム（ＡｌＯｚ）、酸化タンタル（ＴａＯｗ）又はその積層膜等を用いて形成することができる。
【００４７】
本実施の形態では、チャネル部として結晶性シリコン膜４を用いているので、ゲート絶縁膜３としては二酸化シリコンを用いることが好ましい。これは、ＴＦＴにおける良好な閾値電圧特性を維持するためにはチャネル部とゲート絶縁膜３との界面状態を良好なものにすることが好ましく、これには二酸化シリコンが適しているからである。なお、ゲート絶縁膜３の膜厚としては、例えば、５０〜３００ｎｍとすることができる。
【００４８】
結晶性シリコン膜４は、薄膜半導体装置１００におけるチャネル部（チャネル層）として機能する結晶性膜であり、ゲート電極２の電圧によってキャリアの移動が制御される領域であるチャネル領域を有する。本実施の形態において、結晶性シリコン膜４は、前駆体としてのアモルファスシリコン膜を結晶化することによって形成された結晶化領域を有する。結晶性シリコン膜４の結晶組織の詳細については後述する。
【００４９】
非晶質シリコン膜（アモルファスシリコン膜）５は、結晶性シリコン膜４の上に形成された非結晶半導体膜であって、意図的な不純物のドーピングが行われていないｉ層である。従って、非晶質シリコン膜５は、不純物がドープされたコンタクト層６と比べて電気抵抗が高い。なお、非晶質シリコン膜５は、不純物ドープが行われていないが、自然に含まれる不純物は存在する。非晶質シリコン膜５の不純物濃度としては、１×１０１７（ａｔｍ／ｃｍ３）以下である。
【００５０】
非晶質シリコン膜５の導入は、結晶性シリコン膜４よりもバンドギャップが大きな材料を導入することで、オフ電流の低減を図ることを目的としている。このため、非晶質シリコン膜５のバンドギャップは、１．６０〜１．９０ｅＶとすることが好ましい。なお、非晶質シリコン膜５の膜厚としては、例えば、１０〜１００ｎｍ程度とすることができる。また、非晶質シリコン膜５は、薄膜半導体装置１００を平面視したときにおいて、結晶性シリコン膜４と同一形状である。
【００５１】
非晶質シリコン膜５の導入は、結晶性シリコン膜４よりもバンドギャップが大きな材料を導入することで、オフ電流の低減を図ることを目的としている。非晶質シリコン膜５のバンドギャップとしては、１．６０〜１．９０ｅＶの材料を用いるとよい。なお、非晶質シリコン膜５の膜厚は、例えば、１０〜１００ｎｍ程度とする。
【００５２】
一対のコンタクト層６は、不純物を高濃度に含む非晶質半導体層、又は、不純物を高濃度に含む多結晶半導体層からなり、例えば、アモルファスシリコンに不純物としてリン（Ｐ）をドーピングしたｎ型半導体層であって、１×１０１９（ａｔｍ／ｃｍ３）以上の高濃度の不純物を含むｎ＋層である。
【００５３】
また、一対のコンタクト層６は、非晶質シリコン膜５上において所定の間隔をあけて対向配置されている。具体的には、一対のコンタクト層６のそれぞれは、非晶質シリコン膜５の表面、非晶質シリコン膜５の側面、結晶性シリコン膜４の側面、及び、ゲート絶縁膜３の表面のそれぞれの上に連続して連なるように形成されている。すなわち、一対のコンタクト層６のそれぞれは、半導体層を覆うように形成されている。なお、コンタクト層６の膜厚としては、例えば、５〜１００ｎｍとすることができる。
【００５４】
一対のソース電極７Ｓ及びドレイン電極７Ｄは、それぞれコンタクト層６上に、所定の間隔をあけて対向配置されている。すなわち、ソース電極７Ｓは、コンタクト層６を介して結晶性シリコン膜４の一方の端部の上方に形成されており、また、ドレイン電極７Ｄは、コンタクト層６を介して結晶性シリコン膜４の他方の端部の上方に形成されている。
【００５５】
ソース電極７Ｓ及びドレイン電極７Ｄは、それぞれ導電性材料又はこれらの合金等からなる単層構造又は多層構造とすることができ、例えば、アルミニウム（Ａｌ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銀（Ａｇ）、銅（Ｃｕ）、チタン（Ｔｉ）又はクロム（Ｃｒ）等の材料により構成される。また、ソース電極７Ｓ及びドレイン電極７Ｄは、ＭｏＷ／Ａｌ／ＭｏＷの三層構造とすることもできる。なお、ソース電極７Ｓ及びドレイン電極７Ｄの膜厚としては、例えば、１００〜５００ｎｍ程度とすることができる。
【００５６】
次に、本実施の形態に係る薄膜半導体装置における結晶性シリコン膜４の結晶組織について、図２を用いて説明する。図２は、本発明の実施の形態に係る薄膜半導体装置における結晶性シリコン膜の結晶組織を模式的に示す平面図である。
【００５７】
本実施の形態における結晶性シリコン膜４を説明する前に、まず、図２５を用いて、従来の結晶性シリコン膜１００４の結晶組織について説明する。図２５に示すように、従来の結晶性シリコン膜１００４は、単一の粒径分布を有する結晶粒１００４Ｃによって構成された結晶組織である。なお、図２５に示す結晶性シリコン膜１００４は、非晶質シリコン膜を熱アニール法によって結晶化することによって形成している。
【００５８】
これに対して、本実施の形態における結晶性シリコン膜４は、図２に示すように、相対的に平均結晶粒径の大きな第１結晶（第１結晶粒）４１Ｃと、相対的に平均結晶粒径の小さな第２結晶（第２結晶粒）４２Ｃとを有する結晶組織（結晶化領域）である。すなわち、第１結晶４１Ｃにおける結晶粒の平均結晶粒径は、第２結晶４２Ｃにおける結晶粒の平均結晶粒径よりも大きい。そして、結晶粒径が大きい第１結晶４１Ｃは、第２結晶４２Ｃが焼結することによって形成されている（以下、この構造のことを本明細書中では「焼結組織」と記載する）。本実施の形態において、第１結晶４１Ｃにおける結晶粒の平均結晶粒径は２００ｎｍ〜２μｍであり、第２結晶４２Ｃにおける結晶粒の平均結晶粒径は２０ｎｍ〜５０ｎｍである。ここで、結晶性シリコン膜４の焼結組織における特徴である「焼結」という現象及び「焼結結晶」について説明する。焼結とは、接触状態の粒子をその融点以下の温度に保持した時、粒子系全体の表面エネルギーが減少する方向へ物質移動する現象である。焼結は、原子の拡散が十分に起こりうる温度において、体積拡散、表面拡散、及び蒸発凝集することで原子の物質移動が起こることで生じる。この焼結過程における主要因子は、原子の拡散係数、表面エネルギー、及び粒径である。焼結の起こる温度は、上記の主要因子の状況によっても異なるが、融点の半分程度の温度で焼結が起こる場合もある。つまり、焼結を利用することで、融点よりもはるかに低い温度において結晶粒径を増大させることが可能となる（シリコン融点：１４１０℃、アモルファスシリコン融点：約１０００℃程度）。また、焼結により結晶粒経が増大した結晶粒内では、粒子間の粒界が消失し、擬似的に単結晶（シングルグレイン）のような材料特性を示すことが期待される。
【００５９】
以下に、本発明の実施の形態に係る薄膜基板に形成された結晶性シリコン膜の構造について、その特徴を従来の結晶組織と比較しながら、図３及び図４を用いて説明する。図３は、本発明の実施の形態に係る結晶性シリコン膜の平面電子顕微鏡（ＳＥＭ）像を示す図である。図４は、本発明の実施の形態に係る結晶性シリコン膜、及び、従来の結晶性シリコン膜の特徴をまとめた表である。なお、図４に示すように、レーザーアニール（ＬＡ）法によって得られた結晶性シリコン膜の結晶組織は、照射するエネルギー密度を大きくすることで、固相成長（Ｓｏｌｉｄ  Ｐｈａｓｅ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ：ＳＰＣと称す）組織、Ｅｘｐｌｏｓｉｖｅ組織、溶融ポリシリコン組織を形成することができる。
【００６０】
図３に示す結晶性シリコン膜は、熱アニール法を用いて、結晶化温度を７５０℃として約２０分間の熱処理を施すことによって得られたものである。図３に示す結晶性シリコン膜は、所定領域を結晶化した結晶化領域を含む薄膜であって、図４にまとめたような従来から報告されている結晶組織とは結晶組織構造が異なる新規の結晶組織を有する。この新規の結晶組織を「焼結組織」と呼び、「焼結組織」とはＳＰＣにより形成した結晶粒子どうしが、焼結現象により、粒子間の粒界が消失したと考えられる焼結粒子を有する構造である。
【００６１】
次に、本実施の形態に係る結晶性シリコン膜における焼結組織の特徴について、図４及び図５Ａ〜図５Ｃを参照しながら説明する。図５Ａは、低エネルギー密度によりＬＡ結晶化したＳＰＣ組織の結晶性シリコン膜の平面ＳＥＭ像及びその模式図である。図５Ｂは、中エネルギー密度によりＬＡ結晶化したＥｘｐｌｏｓｉｖｅ組織の結晶性シリコン膜の平面ＳＥＭ像及びその模式図である。図５Ｃは、高エネルギー密度によりＬＡ結晶化した溶融ポリシリコン組織の結晶性シリコン膜の平面ＳＥＭ像及びその模式図である。
【００６２】
まず、従来の結晶性シリコン膜における結晶組織（除く：Ｅｘｐｌｏｓｉｖｅ）では、単一の粒径分布を有するのに対し、本実施の形態に係る結晶性シリコン膜における焼結組織（以下、単に「本発明の結晶組織」とも記載する）では、平均結晶粒径が２００ｎｍ〜２μｍの結晶粒及び平均結晶粒径が２０ｎｍ〜５０ｎｍの結晶粒の２つの粒径分布を有するという特徴があり、本実施の形態における結晶性シリコン膜の結晶化領域は、相対的に平均結晶粒径の大きな第１結晶と、相対的に平均結晶粒径の小さな第２結晶とを有する。すなわち、第１結晶における結晶粒の平均結晶粒径は、第２結晶における結晶粒の平均結晶粒径よりも大きい。そして、後述するように、結晶粒径が大きい第１結晶は、第２結晶が焼結することによって形成されている。
【００６３】
ここで、図６Ａ及び図６Ｂを用いて、本実施の形態に係る結晶性シリコン膜の焼結組織及び従来の溶融ポリシリコンの組織を電子後方散乱回折法（Ｅｌｅｃｔｒｏｎ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｐａｔｔｅｒｎ：ＥＢＳＰ）により算出した粒径分布を示す。ＥＢＳＰにより求めた結晶組織の粒径は、平面ＳＥＭより求めた粒径と若干絶対値自身は異なるが、上述したような粒径分布の傾向が一致することを確認している。従って、本発明の焼結組織は、ＬＡ法におけるＥｘｐｌｏｓｉｖｅ結晶組織と同様に、生成メカニズムの異なる２種類の結晶組織の混晶構造である。
【００６４】
次に、Ｅｘｐｌｏｓｉｖｅ組織との差異について説明する。上述したように、Ｅｘｐｌｏｓｉｖｅ組織では、溶融ポリシリコン組織を含むため、粒界に突起が形成されるという特徴がある。図５Ｂの図中に示すように、ＳＥＭ像において、比較的粒径の大きな溶融シリコン組織と思われる粒子の粒界部のコントラストの明るい部位が突起に対応している。一方、図３に示すように、本発明の焼結組織においては、比較的粒径の大きな粒子の粒界においてさえも上述のような突起を観察することができない。従って、本発明の焼結組織は、溶融ポリシリコン組織ではなく、他の生成メカニズム（焼結）により、大粒径化していると思われる。詳細なメカニズムについては、後述する。
【００６５】
次に、粒子内の結晶構造や粒子の結晶方位に関する特徴について、ＥＢＳＰの結果を用いて説明する。図７Ａ及び図７Ｂは、それぞれ本実施の形態に係る結晶性シリコン膜の焼結組織及び溶融ポリシリコンの組織をＥＢＳＰにより求めた結晶方位マップ図を示す。図７Ｂに示すように、溶融ポリシリコン組織では、Ｔｗｉｎなどの結晶欠陥に対応する構造が観測されるものの、１つの粒子における結晶方位が単一、言い換えると、単結晶（シングルグレイン）であるのに対し、図７Ａに示すように、本発明の焼結組織の粒子では、粒径の大きい粒子の内部に異なる結晶（結晶方位を有する結晶）によって囲まれた領域（図中、破線で囲まれる領域）が存在する。この結果も、本発明の焼結組織の粒子が溶融結晶化により生成したものではないことを示唆する結果である。このような焼結組織は、低温で形成可能であるにも係らず、擬似的にシングルグレインのような材料特性を示すことが期待される。また、図７Ａに示すように、焼結組織以外の結晶は、ＳＰＣ組織であるため、主にシングルグレイン（粒界が単一の結晶方面）によって形成されていることが分かる。このように、シングルグレインや粒界が単一の結晶表面においては焼結が進行しやすく、焼結により融合粒が形成されることによって、結晶化領域には、異なる結晶方位により形成された結晶を内包する第１結晶が存在する結晶化領域を形成することができる。
【００６６】
なお、焼結結晶中に存在する、異なる結晶方位を有する複数の結晶を「副結晶」とする。また、副結晶の同士の間に位置する粒界は消失すると述べたが、ＳＥＭ像によりわずかに確認することが可能であり、この粒界を「副粒界」と呼ぶ。なお、副粒界は異なる方位を有する結晶によって形成されているため、副粒界は、複数の副結晶の間に複数の結晶面によって形成されている。
【００６７】
このように、第１結晶は、一つの結晶内に異なる結晶方位により形成された複数の副結晶を内包し、複数の副結晶の間に複数の結晶面によって形成された副粒界を有する。これに対して、第１結晶の平均結晶粒径よりも小さい第２結晶は、内部に粒界が存在しないいわゆるシングルグレインであり、ＳＥＭ像において、第２結晶同士の間に位置する粒界よりも、焼結結晶の内部に形成された副粒界のコントラストは弱く表示される。
【００６８】
また、図８は、本発明の実施の形態に係る結晶性シリコン膜の焼結組織の逆極点図を示す。従来のエキシマＬＡ法により結晶化した溶融ポリシリコン組織では、＜１１１＞方向に配向することで知られているが、図８に示すように、本発明の焼結組織では、ほとんど配向性がないという特徴がある。
【００６９】
以上、本実施の形態に係る結晶性シリコン膜は、焼結現象により、粒子間の粒界が消失した焼結粒子を有する焼結組織を有しており、低温で大きな粒径の結晶を実現することができるということが分かる。また、本実施の形態に係る結晶性シリコン膜によれば、溶融結晶において、課題となる粒界に形成される突起が形成されないため、上部層との密着性が向上することにより、本実施の形態に係る結晶性シリコン膜を用いたデバイスやプロセスの信頼性を向上させることができる。
【００７０】
（結晶性シリコン膜の形成方法及び成長メカニズム）
次に、図９を用いて、本実施の形態における結晶性シリコン膜４の形成方法について、焼結組織が生成されるメカニズムを含めて説明する。図９は、本発明の実施の形態における結晶性シリコン膜の形成方法を説明するための図である。
【００７１】
まず、図９の（ａ）に示すように、基板１として例えばガラス基板を準備する（基板準備工程）。なお、基板１上に後の結晶化処理を直接行う場合、基板１と前駆体膜（非晶質シリコン膜）の界面状態が結晶成長に影響するため、所定の薬液によって基板１の表面に存在する有機物などの不純物を除去しておくとよい。また、プラズマＣＶＤ等によって、基板１上に、シリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）、又はシリコン酸窒化膜（ＳｉＯＮ）等からなるアンダーコート層を形成してもよい（図示せず）。
【００７２】
次に、同図に示すように、基板１上に所定形状のゲート電極２を形成する（ゲート電極形成工程）。例えば、基板１の全面にゲート金属膜を成膜し、フォトリソグラフィー及びウェットエッチングを施すことによりゲート金属膜をパターニングして所定形状のゲート電極２を形成する。
【００７３】
次に、同図に示すように、ゲート電極２の上にゲート絶縁膜３を形成する（ゲート絶縁膜形成工程）。例えば、ゲート電極２を覆うようにして基板１の全面にゲート絶縁膜３を成膜する。
【００７４】
次に、同図に示すように、ゲート絶縁膜３上に、非晶質膜として非晶質シリコン膜（アモルファスシリコン膜）４ａを成膜する（非晶質膜形成工程）。非晶質シリコン膜４ａは、結晶化させることによって結晶性シリコン膜となる前駆体膜である。この前駆体膜は、非晶質シリコン膜４ａ中において局所的にＳｉ原子とＳｉ原子との結合量の多い領域（擬似結晶核）を含む膜とすることが好ましく、前駆体膜となる非晶質シリコン膜４ａ中には、熱アニール処理により結晶成長される起点Ｚが含まれている。この起点Ｚは、上述の擬似結晶核が主成分であるが、他の膜欠陥なども起点となることもある。また、前駆体膜（非晶質シリコン膜４ａ）中には、結晶が生成される起点（擬似結晶核）が、従来の長時間ＳＰＣ成長に比べて、高密度に生成されている。
【００７５】
このような非晶質シリコン膜４ａ（前駆体膜）は、プラズマＣＶＤ等によって成膜することができ、例えば、原料ガスとしてシラン（ＳｉＨ４）を用い、希釈ガスとして水素、アルゴン又はヘリウムなどの不活性ガスを用いて、成膜温度を２５０〜５００℃、成長圧力を０．１〜１０Ｔｏｒｒとした成膜条件にて成膜することができる。非晶質シリコン膜４ａの膜厚は、例えば、２０〜１００ｎｍ程度である。なお、原料ガスとしては、シランガス以外に、ジシランガス又はトリシランガスを用いることもできる。
【００７６】
ここで、非晶質シリコン膜の結晶化のメカニズムについて、図１０を用いて説明する。図１０は、本実施の形態における非晶質シリコン膜の結晶化メカニズムを説明するための図であり、自由エネルギーとシリコン膜における結晶グレインサイズとの関係を模式的に示す図である。図１０において、縦軸は自由エネルギー、横軸は結晶グレインサイズを示している。
【００７７】
図１０に示すように、一般的に、結晶性シリコンの固相成長（ＳＰＣ）では、自由エネルギーの増加に伴って非結晶シリコン（非晶質シリコン）膜中で結晶核が形成され、この結晶核から結晶が成長するという過程が考えられている。
【００７８】
結晶核を生成するための自由エネルギーは、結晶核サイズが小さいほど表面エネルギーが支配的となるため増加する傾向にある。結晶核サイズが臨界結晶核のサイズ（約１〜２ｎｍ程度）を超えると、自由エネルギーは減少し結晶成長が促進される。
【００７９】
この場合、従来の結晶性シリコン膜を固相成長によって結晶成長するためには、結晶核生成に必要な約２ｅＶ程度のエネルギー障壁を超える必要があり、この障壁が結晶成長における律速過程となる。
【００８０】
これに対し、本実施の形態における非結晶シリコン膜（前駆体膜）では、平均粒径が臨界結晶核の平均粒径以下の小さな結晶核（擬似結晶核）が膜中に予め生成されているので、図１０に示すように成膜直後の前駆体膜の自由エネルギーを増加させることができる。すなわち、結晶核形成に必要な活性化エネルギーの障壁を低減させることが可能となる。なお、上述のように、擬似結晶核は、シリコン膜中において局所的にＳｉ原子とＳｉ原子との結合量の多い領域であり、擬似結晶核の平均粒径は１ｎｍ以下である。
【００８１】
このように、本実施の形態では、成膜直後（結晶化アニール前）の非晶質シリコン膜（前駆体膜）には自由エネルギーが増大した擬似結晶核が存在するので、その後の結晶化アニール処理において結晶化の活性化エネルギーを低減することができる。よって、結晶化における活性化エネルギーを低下させ、結晶化温度が低温化することができる。
【００８２】
次に、図９の（ｂ）〜（ｄ）に示すように、非晶質シリコン膜４ａを熱アニールすることによって、第１結晶４１Ｃ及び第２結晶４２Ｃを含む結晶組織の結晶性シリコン膜４Ｃを形成する（結晶化アニール工程）。以下、結晶性シリコン膜４Ｃの結晶化のメカニズム、すなわち焼結結晶が生成されるメカニズムについて説明する。
【００８３】
非晶質シリコン膜４ａを熱アニールすると、図９の（ｂ）に示すように、前記起点Ｚを結晶核として結晶が成長する。これにより、同図に示すように、まず粒径の小さい第２結晶４２Ｃが生成される。そして、図９の（ｃ）に示すように、第２結晶４２Ｃが生成されるプロセス中に、第２結晶４２Ｃのシリコン粒子同士が焼結することで融合粒となり、比較的粒径の大きな第１結晶４１Ｃが焼結組織として生成される。すなわち、小さな粒径の粒子が高密度で形成されるため、粒子系としての表面エネルギーが大きな状態となり、この表面エネルギーを減少させるために粒子間が焼結することで、結晶の表面積が減少し、大粒径の結晶が形成されると考えられる。
【００８４】
また、熱アニール中において、非晶質シリコン膜４ａ中に新たに結晶核が生成され、この結晶核からも結晶が成長して、第２結晶４２Ｃが生成される。このようにして、図９の（ｄ）に示すように、第１結晶４１Ｃ及び第２結晶４２Ｃを含む結晶組織を有する結晶性シリコン膜４Ｃを形成することができる。
【００８５】
このように、本実施の形態では、成膜直後の非晶質シリコン膜４ａ（前駆体膜）には自由エネルギーが増大した擬似結晶核が存在するので、その後の結晶化アニール処理において結晶化の活性化エネルギーを低減することができる。このため、高密度な粒径の小さな結晶が形成され、その粒子間が焼結することで大きな粒径の粒径を形成させることができる。
【００８６】
ここで、焼結組織において、所望の粒径を得るためには、アニール温度、アニール時間、及び前駆体膜となる非晶質シリコン膜４ａの膜厚を調整すればよい。アニール温度の上昇、アニール時間の増加、及び非晶質シリコン膜４ａの膜厚増加により、結晶粒径の増大が期待できる。これは、アニール温度を上昇させると、結晶成長の起点となる結晶核が高密度に生成されて結晶成長が阻害されることで第２結晶４２Ｃの結晶粒経が小さくなり、これにより、第２結晶４２Ｃのシリコン粒子同士の接触面積が増大して、より大きな結晶粒径を有した第１結晶４１Ｃを成長させることができるためである。また、アニール時間を増加させると結晶粒径が増大するのは、第１結晶４１Ｃを成長させる焼結時間が増加し、より大きな結晶粒径を有した第１結晶４１Ｃを成長させることができるためである。さらに、非晶質シリコン膜４ａの膜厚増加により結晶粒径が増大するのは、図９の（ｂ）における結晶成長時に、シリコン膜中の第２結晶４２Ｃのシリコン粒子の個数が増大することにより第２結晶４２Ｃのシリコン粒子同士の接触面積が増大し、これにより、大きな結晶粒径を有した第１結晶４１Ｃを成長させることができるためである。
【００８７】
このような焼結組織を有する結晶性シリコン膜４Ｃを形成するには、起点Ｚを結晶核としてシリコン結晶粒を結晶成長させることができる条件として、例えば、５００℃〜１０００℃の温度によって非晶質シリコン膜４ａに対して熱アニールを施すことにより実現することができる。熱アニール法としては、例えば急速熱アニール法（ＲＴＡ：Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｅａｌｉｎｇ）、レーザーアニール法（ＬＡ）、又は、フラッシュランプアニール等を用いることができる。また、急速熱アニール法を用いて行う場合、約１分から２時間の熱アニールを行うことで第２結晶４２Ｃを生成及び融合させて、焼結組織の第１結晶４１Ｃを生成することができる。なお、熱アニール温度は、７００℃〜８００℃の範囲とすることが好ましい。これは、基板１としてガラス基板を用いた場合は、ガラス基板の破損や歪みを抑制するために、８００℃以下の温度でアニールすることが好ましいからである。この場合、熱アニール時間は、１分〜３０分の範囲とすることが好ましい。
【００８８】
（擬似結晶核を有する前駆体膜の成膜方法）
ここで、上述の擬似結晶核を有する非晶質シリコン膜４ａ（前駆体膜）の成膜方法に関して、図１１Ａ、図１１Ｂ及び図１２を用いて説明する。
【００８９】
図１１Ａは、本発明の実施の形態に係る非晶質シリコン膜（前駆体膜）と比較例に係る非晶質シリコン膜（前駆体膜）とのフォトルミネッセンス（ＰＬ）スペクトルを示す図である。図１１Ａに示すフォトルミネッセンススペクトルは、最大ＰＬ強度を１として規格化（正規化）したものであり、図１１Ａにおいて、縦軸はＰＬ強度、横軸はフォトンエネルギーを示している。図１１Ｂは、図１１Ａにおける４つ条件の前駆体膜を成膜するときの成膜条件を示す図であり、条件１、条件２及び条件３は、本実施の形態に係る成膜条件を示しており、Ｒｅｆの条件は、比較例に係る成膜条件を示している。また、図１２は、非結晶シリコンの発光メカニズムを説明するための模式図である。
【００９０】
まず、前駆体膜の発光過程及びそれに伴うＰＬスペクトルの変化について、図１２を用いて説明する。
【００９１】
光励起により生成したエキシトン（励起子）は、高い温度領域では、シリコンのダングリングボンド（未結合手）などで形成された局在準位を介して非輻射再結合により消滅していくため、低温化することで光放出を伴う輻射再結合が支配的となる（図１２の（ａ）過程）。このため、本実施の形態では、測定温度を１０ＫにしてＰＬ強度の測定を行った。
【００９２】
ここで、図１１Ａに示すように、各条件の非晶質シリコン膜のＰＬスペクトルは、複数のピーク（モード）が存在するブロードな発光スペクトルとして観察され、少なくとも１．２〜１．４ｅＶと１．１ｅＶ付近とにそれぞれ大きなピークをもつ。このうち、最大ＰＬ強度は、１．２〜１．４ｅＶの間に現れ、図１１Ａでは、１．２ｅＶ付近のピークが最大ＰＬ強度となっている。
【００９３】
この発光バンドは、ＰＬスペクトルのバンドテイルを含めたバンド端局在準位間の光学遷移に起因したものと考えられている（図１２の（ｂ）過程）。このＰＬスペクトルの形状やピークの位置は、バンド端局在準位密度分布、つまり、非晶質シリコン膜の構造を反映したものになる。
【００９４】
図１１Ａに示すように、条件１、条件２及び条件３の本実施の形態に係る各ＰＬスペクトルは、Ｒｅｆ条件の比較例に係るＰＬスペクトルに比べて、スペクトル全体が低エネルギー側にシフト、つまり１．１ｅＶ付近に現れるピークのＰＬ強度が大きくなっていることが分かる。
【００９５】
これは、条件１〜条件３の非晶質シリコン膜中には、Ｒｅｆ条件の非晶質シリコン膜に比べて、局所的にＳｉ原子とＳｉ原子との結合量の多い領域（擬似結晶核）が形成されていると考察される。すなわち、フォトンエネルギーが１．１ｅＶ付近に現れるピークのＰＬ強度はＳｉ原子とＳｉ原子との結合量を示しており、１．１ｅＶ付近のＰＬ強度が大きい程、非晶質シリコン膜中におけるＳｉ原子とＳｉ原子との結合量が多いと考えられる。
【００９６】
従って、図１１Ａに示すＰＬスペクトルにおいて、フォトンエネルギーが１．１ｅＶ付近のときのＰＬ強度が０．６５以上である非晶質シリコン膜を成膜することにより、言い換えると、最大ＰＬ強度に対するフォトンエネルギーが１．１ｅＶにおけるピーク強度の比が０．６５以上である非晶質シリコン膜を成膜することにより、擬似結晶核が存在する非晶質シリコン膜４ａを得ることができる。
【００９７】
これにより、結晶性シリコン膜の前駆体膜である非晶質シリコン膜中に局所的にＳｉ原子とＳｉ原子との結合密度の高い領域（擬似結晶核）を存在させることができるため、結晶化アニール処理における結晶化の活性化エネルギーを低減でき、低温化（従来の同一結晶化温度の粒径と比較して大粒径化）することができる。従って、本実施の形態によって形成された結晶性シリコン膜の粒径は、従来と同じ結晶化アニール処理をした結晶性シリコン膜の粒径よりも大きくすることができる。それ故に、本実施の形態における結晶性シリコン膜をチャネル層とするＴＦＴを作製することで、オン時の電流を向上させることができる。ここで、前記「Ｓｉ原子とＳｉ原子との結合密度が高い領域」とは、多結晶シリコン、あるいは微結晶シリコンのようにＳｉの結晶粒サイズが、例えば５ｎｍ、あるいは数１０ｎｍ以上の領域ではないが、Ｓｉ原子とＳｉ原子とがダイヤモンド結合構造で結合している結合密度が高く、Ｓｉ原子とＳｉ原子とが非晶質構造となっている結合密度が前記のダイヤモンド結合構造で結合している結合密度より少ない領域、のことを意味する。
【００９８】
次に、図９の（ｅ）に示すように、結晶性シリコン膜４Ｃの膜厚を薄くして結晶性シリコン膜４Ｃを薄膜化する（薄膜化工程）。これにより、結晶性シリコン膜４を形成することができる。すなわち、薄膜化される前の結晶性シリコン膜４Ｃは、結晶性シリコン膜４の前駆体膜である。この結晶性シリコン膜４Ｃの薄膜化は、エッチング処理によって結晶性シリコン膜４Ｃの上層部を除去することによって行うことができる。エッチング方法としては、ウェットエッチング又はドライエッチングを用いることができ、ウェットエッチングとしては、例えば希フッ酸（ＤＨＦ）溶液を用いたエッチング処理を用いることができる。希フッ酸溶液を用いることにより、電荷ダメージを与えることなく結晶性シリコン膜４Ｃをエッチングすることができる。
【００９９】
なお、薄膜化工程においては、薄膜化の断面構造を模式的に示す図９の（ｅ）に示すように、基板面内の膜厚方向における結晶性シリコン膜４Ｃのエッチング量を均一にすることが好ましい。
【０１００】
これは、以下の理由による。例えば図１３の（ａ）及び（ｂ）に示すように、結晶性シリコン膜４Ｃをエッチングしたときにおいて、第２結晶４２Ｃが第１結晶４１Ｃよりも優先的にエッチングされてしまうと、第１結晶４１Ｃよりも第２結晶４２Ｃにおける結晶領域の膜厚が減少することになる。これにより、薄膜化後の結晶性シリコン膜４の抵抗が増大し、ＴＦＴ駆動時において、キャリア伝導が阻害される。つまり、この場合、結晶性シリコン膜４Ｃの薄膜化によるＴＦＴの移動度の増大が期待できない。また、図１３の場合、第１結晶４１Ｃと第２結晶４２Ｃとのエッチング量の相違によって、基板面内の膜厚も不均一になり、電気特性のバラツキも増大してしまうことも考えられる。従って、結晶性シリコン膜４Ｃの膜厚方向におけるエッチング量は基板面内において均一にすることが好ましい。
【０１０１】
図９の（ｅ）において、結晶性シリコン膜４Ｃのエッチングとしては、希フッ酸（ＤＨＦ）溶液を用いて行うことができるが、基板面内で均一な膜厚でエッチングするには、希フッ酸溶液に浸漬する前に、結晶性シリコン膜４Ｃの表面を酸化する（結晶性膜の表面酸化工程）ことが好ましい。結晶性シリコン膜４Ｃの表面を酸化する方法としては、例えば、オゾン酸化処理を用いることができる。このように、結晶性シリコン膜４Ｃの表面を酸化することによって、結晶性シリコン膜４Ｃの表面に均一な膜厚の酸化シリコンを生成することができる。従って、この酸化シリコンのみをフッ酸溶液等でエッチングすることによって、結晶性シリコン膜４Ｃを均一な膜厚で容易にエッチングすることができる。なお、ドライエッチング法により薄膜化する場合においても、結晶性シリコン膜４Ｃは、基板面内で均一な膜厚でエッチングすることが好ましい。また、結晶性シリコン膜４Ｃを薄膜化する方法としては、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を用いることもできる。ＣＭＰを用いることによって、結晶性シリコン膜４Ｃを均一な膜厚で容易に除去することができる。
【０１０２】
また、本実施の形態において、膜厚を薄くする前における結晶性シリコン膜（すなわち結晶性シリコン膜４Ｃ）の膜厚は、５５ｎｍ以上であり、膜厚を薄くした後における結晶性シリコン膜（すなわち結晶性シリコン膜４）の膜厚は、２０〜５０ｎｍであることが好ましい。
【０１０３】
次に、本実施の形態に係る薄膜半導体装置１００の効果について説明する。
【０１０４】
まず、本実施の形態に係る薄膜半導体装置１００は比較的高い移動度を得ることができる。薄膜半導体装置１００において、チャネル部となる結晶性シリコン膜４は、図２に示すように、平均結晶粒径の大きな第１結晶４１Ｃと平均結晶粒径の小さい第２結晶４２Ｃを含む焼結組織で形成されている。ＴＦＴの移動度は、駆動中のキャリア伝導経路中における、チャネル部の結晶性シリコン膜４中の結晶欠陥数に負の相関がある。この理由は、結晶欠陥数が大きいと、伝導中キャリアがより多く散乱され、キャリア伝導が阻害されるためである。上記結晶欠陥とは、具体的には、結晶粒界と結晶粒内欠陥である。結晶性膜が多結晶で形成されている場合、キャリア伝導経路中の結晶欠陥における、キャリアの散乱度合いは、結晶粒内欠陥よりも結晶粒界の方が大きい。これは、キャリア伝導経路中に占める結晶欠陥の体積は、結晶粒内欠陥よりも結晶粒界の方が大きいためである。そのため、移動度に対する影響は、結晶粒界が優位である。一方、結晶粒径が大きいと、駆動中のキャリア伝導経路中における結晶粒界数が減少する。そのため、結晶性シリコン膜の結晶粒径が大きいと、上記結晶性膜をチャネルとしたＴＦＴの移動度は大きくなる。
【０１０５】
以上により、本実施の形態に係る薄膜半導体装置１００によれば、チャネル部となる結晶性シリコン膜４が結晶粒径の大きな第１結晶４１Ｃを含む焼結組織を有するので、ＴＦＴの移動度を大きくすることができる。
【０１０６】
また、本実施の形態に係る薄膜半導体装置１００は電気特性のバラツキを抑制することができる。
【０１０７】
まず、電気特性として、移動度のバラツキについて説明する。移動度のバラツキは、駆動中のキャリア伝導経路中における、チャネル部の結晶性膜中における結晶欠陥のバラツキに正の相関がある。前述したように、結晶欠陥が及ぼす移動度への影響は、結晶粒界が優位であるので、移動度のバラツキは、駆動中のキャリア伝導経路中における、結晶粒界のバラツキに正の相関がある。そして、結晶粒界のバラツキは、駆動中のキャリア伝導経路中における、結晶粒界数に比例する。これにより、移動度のバラツキは、駆動中のキャリア伝導経路中における結晶粒界数で決定される。
【０１０８】
次に、オフ電流のバラツキについて、結晶性シリコン膜４の結晶性の観点から説明する。ＴＦＴ駆動時の電圧でのオフ電流は、チャネル部となる結晶性シリコン膜４内の結晶欠陥から生じる発生電流である。そして、オフ電流に及ぼす影響が大きい結晶欠陥は、結晶粒界である。これは、キャリア伝導経路中に占める結晶欠陥の体積は、結晶粒内欠陥よりも結晶粒界の方が大きいからである。そのため、オフ電流のバラツキは、キャリア伝導経路中における結晶粒界数で決定される。
【０１０９】
このように、薄膜半導体装置１００の電気特性のバラツキは、キャリア伝導経路中における結晶粒界数で決定されることになる。
【０１１０】
本実施の形態に係る薄膜半導体装置１００によれば、チャネル部となる結晶性シリコン膜４が、焼結組織で形成された結晶性シリコン膜４Ｃを薄膜化することによって形成されている。
【０１１１】
ここで薄膜化後に残存した結晶性シリコン膜４に含まれる第１結晶４１Ｃの割合が、薄膜化前の結晶性シリコン膜４に含まれる第１結晶４１Ｃの割合よりも高くなるように、結晶性シリコン膜４Ｃの薄膜化を行うことで、結晶性シリコン膜４に侵入したキャリアがチャネル領域（結晶性シリコン膜の下面）に到達するまでの経路長に占める第１結晶４１Ｃの割合を高めることが出来る。つまり、薄膜化後の結晶性シリコン膜４の上面に占める第１結晶４１Ｃの割合が、薄膜化後の結晶性シリコン膜４の下面に占める第１結晶４１Ｃの割合よりも多くすることができる。その結果、キャリア伝導経路中の膜厚方向の領域における結晶粒界数を減少させることができる。従って、電気特性のバラツキを小さくすることができる。
【０１１２】
なお、結晶性シリコン膜４は、上面と下面付近の領域よりも、中央付近の領域において第１領域がより多く形成される。そのため、結晶性シリコン膜４の当初の厚みに対して、厚みを半分より多く残して薄膜化することで、キャリア伝導経路中に占める第１結晶の割合を高くすることができ、電気特性のバラツキを低減することができる。なお、厚みを半分以上の越す場合でなくても、第１結晶４１Ｃの成長の仕方に応じて適宜薄膜化する厚みを決定することで、上記の効果を得ることが出来る。
【０１１３】
また、薄膜化した結晶性シリコン膜４をＴＦＴのチャネルとすることで、結晶粒径の大きな第１結晶４１Ｃを含む焼結組織が生成されているため、ＴＦＴの移動度を高くすることができる。
【０１１４】
以上、本実施の形態に係る薄膜半導体装置１００によれば、高移動度、且つ電気特性のバラツキが小さいＴＦＴを実現することができる。
【０１１５】
また、結晶性シリコン膜４において、結晶性シリコン膜４に含まれる第１結晶４１Ｃの含有率は、結晶性シリコン膜４の膜厚方向において、ゲート絶縁膜３側よりもソース電極７Ｓ及びドレイン電極７Ｄ側の方が大きいことが好ましい。これにより、さらに、ＴＦＴの移動度を大きくすることができるとともに電気特性のバラツキを抑制することができる。
【０１１６】
また、薄膜化した結晶性シリコン膜４を薄膜半導体装置に使用することで、薄膜半導体装置において半導体層と上部層とのコンタクト抵抗を抑制でき、移動度などの電気的特性を向上させることができる。
【０１１７】
前述のように、結晶性シリコン膜４は、上面と下面付近の領域よりも、中央付近の領域において第１結晶４１Ｃがより多く形成される。そのため、薄膜化後の結晶性シリコン膜４の上面に露出する第１結晶４１Ｃの面積が、薄膜化前の結晶性シリコン膜４の上面に露出する第１結晶４１Ｃの面積よりも大きくなる。この事象は、薄膜化後の結晶性シリコン膜４の上面に露出する第１結晶４１Ｃの面積が、薄膜化後の結晶性シリコン膜４の下面に露出する第１結晶４１の面積よりも大きくなることと同義である。
【０１１８】
そのため、結晶性シリコン膜４を薄膜化することで、結晶性シリコン膜４と上層間のコンタクト抵抗を抑制することができ、薄膜半導体装置の電気的抵抗を向上させることが出来る。
【０１１９】
（ボトムゲート型ＴＦＴの構成）
以下、本実施の形態に係る４種類のボトムゲート型ＴＦＴの構成について、図１４Ａ〜図１４Ｄを用いて説明する。
【０１２０】
図１４Ａは、本発明の実施の形態に係る第１のボトムゲート型ＴＦＴ２００の構成を模式的に示した断面図である。図１４Ａに示すボトムゲート型ＴＦＴ２００の構成は、図１Ａに示す薄膜半導体装置１００と同様に、ソース領域とドレイン領域とを形成する際に、半導体層（ここでは、非晶質シリコン膜５）をエッチングして形成されるチャネルエッチング型のＴＦＴである。
【０１２１】
図１４Ａに示すように、第１のボトムゲート型ＴＦＴ２００は、基板１と、基板１上に形成されたアンダーコート層８と、アンダーコート層８上に形成されたゲート電極２と、ゲート電極２上に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成された結晶性シリコン膜４と、結晶性シリコン膜４上に形成された非晶質シリコン膜５と、非晶質シリコン膜５上に形成された一対のコンタクト層６と、一対のコンタクト層６上に形成されたソース電極７Ｓ及びドレイン電極７Ｄとを備える。このように、図１４Ａに示すボトムゲート型ＴＦＴは、図１Ａに示す薄膜半導体装置１００に対してアンダーコート層８が形成されたものである。なお、結晶性シリコン膜４は、上述の本実施の形態に係る結晶性シリコン膜４の形成方法によって形成される。
【０１２２】
また、図１４Ｂは、本発明の実施の形態に係る第２のボトムゲート型ＴＦＴ３００の構成、図１４Ｃは、本発明の実施の形態に係る第３のボトムゲート型ＴＦＴ４００の構成、図１４Ｄは、本発明の実施の形態に係る第４のボトムゲート型ＴＦＴ５００の構成を模式的に示した断面図である。図１４Ｂ〜図１４Ｄに示す各ＴＦＴの構成は、ソース領域とドレイン領域とを形成する際に半導体領域がエッチングされるのを保護するために、チャネル保護層９が形成されたチャネルエッチングストップ（ＣＥＳ）型のＴＦＴである。
【０１２３】
図１４Ｂ〜図１４Ｄの各ＴＦＴの構造の差異としては、次の点である。図１４Ｂでは、結晶性シリコン膜４とチャネル保護層９との間に非晶質シリコン膜５が形成されているが、図１４Ｃでは、この非晶質シリコン膜５が形成されていない点である。また、図１４Ｄでは、非晶質シリコン膜５がチャネル保護層９上（チャネル保護層９とコンタクト層６との間）に形成されている点である。以下、一例として、図１４Ｂの構成について、詳細に説明する。
【０１２４】
図１４Ｂに示すように、第２のボトムゲート型ＴＦＴ３００は、基板１と、基板１上に形成されたアンダーコート層８と、アンダーコート層８上に形成されたゲート電極２と、ゲート電極２上に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成された結晶性シリコン膜４と、結晶性シリコン膜４上に形成された非晶質シリコン膜５と、非晶質シリコン膜５上に形成されたチャネル保護層９と、チャネル保護層９の両端を覆うとともに非晶質シリコン膜５の両端部上に形成された一対のコンタクト層６と、コンタクト層６の上に形成された一対のソース電極７Ｓ及びドレイン電極７Ｄとを備える。なお、第２のボトムゲート型ＴＦＴ３００においても、結晶性シリコン膜４は、上述の本実施の形態に係る結晶性シリコン膜４の形成方法によって形成される。
【０１２５】
以下、図１４Ｂに示す本実施の形態に係る第２のボトムゲート型ＴＦＴ３００の各構成要素について詳述するが、図１Ａに示す薄膜半導体装置１００と異なる点を中心に説明する。
【０１２６】
第２のボトムゲート型ＴＦＴ３００において、アンダーコート層８は、例えば、シリコン窒化膜（ＳｉＮｘ）又はシリコン酸化膜（ＳｉＯｘ）、又はシリコン酸窒化膜（ＳｉＯＮ）等を用いることができる。
【０１２７】
また、チャネル保護層９は、一対のコンタクト層６をパターン形成するときのエッチング処理時において、非晶質シリコン膜５がエッチングされてしまうことを防止するためのチャネルエッチングストッパ（ＣＥＳ）層として機能する。このため、コンタクト層６を形成するときのエッチングによってチャネル保護層９の上層部がエッチングされる。
【０１２８】
なお、チャネル保護層９は、シリコン、酸素及びカーボンを含む有機材料を主として含有する有機材料からなる有機材料層、又は、酸化シリコンや窒化シリコン等の無機材料を主成分とする無機材料層によって構成することができる。なお、チャネル保護層９は、絶縁性を有し、一対のコンタクト層６同士は電気的に接続されていない。
【０１２９】
以上、図１４Ａ〜図１４Ｄに示すボトムゲート型ＴＦＴにおいても、図１Ａに示す薄膜半導体装置１００と同様に、チャネル部となる結晶性シリコン膜４が結晶粒径の大きな第１結晶４１Ｃを含む焼結組織で構成されており、結晶性シリコン膜４の粒径は、焼結組織中に含まれる第１結晶４１Ｃによって、従来と同じ結晶化アニール処理によって形成された結晶性シリコン膜の粒径よりも大きくなっている。これにより、移動度が高いＴＦＴを実現することができる。しかも、結晶性シリコン膜４は、上記焼結組織を有する結晶性シリコン膜を薄膜化して形成されるので、キャリア伝導経路中の膜厚方向領域の結晶粒界数を減少させることができる。これにより、電気特性のバラツキを小さくすることができる。従って、高移動度で、且つ電気特性のバラツキが小さいという特徴を兼ね備えたボトムゲート型ＴＦＴを実現することが可能となる。
【０１３０】
（ボトムゲート型ＴＦＴの製造方法）
次に、本実施の形態に係る第２のボトムゲート型ＴＦＴ３００の製造方法について、図１５を用いて説明する。図１５は、本発明の実施の形態に係る第２のボトムゲート型ＴＦＴ３００の製造方法における各工程の構成を模式的に示した断面図である。
【０１３１】
まず、図１５の（ａ）に示すように、基板１としてガラス基板を準備する。次に、ゲート電極２を形成する前に、プラズマＣＶＤなどによって基板１上にシリコン窒化膜又はシリコン酸化膜などからなるアンダーコート層８を形成する。なお、ガラス基板からの不純物を抑制する機能をゲート絶縁膜に兼ねさせることで、アンダーコート層８を形成しなくてもよい。
【０１３２】
次に、図１５の（ｂ）に示すように、アンダーコート層８上に所定形状のゲート電極２を形成する。例えば、アンダーコート層８上にＭｏＷからなるゲート金属膜をスパッタによって成膜し、フォトリソグラフィー法及びウェットエッチング法を用いてゲート金属膜をパターニングすることにより、所定形状のゲート電極２を形成することができる。
【０１３３】
次に、図１５の（ｃ）に示すように、ゲート電極２が形成された基板１を覆うようにゲート絶縁膜３を形成する。例えば、ゲート電極２を覆うようにして酸化シリコンからなるゲート絶縁膜３をプラズマＣＶＤ等によって成膜する。
【０１３４】
次に、同図に示すように、ゲート絶縁膜３上に、結晶性シリコン膜４の前駆体膜として、アモルファスシリコン膜（非晶質シリコン膜）を成膜する。非晶質シリコン膜は、プラズマＣＶＤ等によって成膜することができる。また、非晶質シリコン膜は、ゲート絶縁膜３と同一装置内で、より好ましくは、同一反応室内で、連続成膜する。これによって、ゲート絶縁膜３と非晶質シリコン膜との界面への不純物のコンタミネーションを低減できる。
【０１３５】
次に、図９の（ｂ）〜（ｄ）を用いて説明したように、５００℃〜１０００℃の温度によって非晶質シリコン膜をアニールすることによって非晶質シリコン膜を結晶化し、結晶性シリコン膜を形成する。本実施の形態では、急速熱アニール法により、約１分から数時間のアニールを行うことで非晶質シリコン膜の結晶化を行った。
【０１３６】
なお、基板１としてガラス基板を用いる場合は、ガラスの破損や歪みを抑制するために、８００℃以下の温度でアニールすることが好ましい。また、アニール温度及びアニール時間を調整することにより、結晶性シリコン膜の粒径を制御することができる。また、急速に温度を上昇させる（＞１００℃／秒）アニール方法（例えば、レーザーアニール、フラッシュランプアニールなど）を用いることもできるが、この場合、非晶質シリコン膜中の水素の突沸による膜破壊を防ぐために、非晶質シリコン膜から水素が抜ける温度である４００℃以上の温度で脱水素アニール処理を行った後に、結晶化アニール処理を行うことが好ましい。
【０１３７】
次に、図９の（ｅ）に示すように、結晶性シリコン膜をエッチングすることによって薄膜化する。本実施の形態では、薄膜化前の基板を希フッ酸溶液に浸漬することによって、結晶性シリコン膜の膜厚を薄くした。また、本実施の形態では、薄膜化前の結晶性シリコン膜が基板面内で均一な膜厚でエッチングされるように、オゾン酸化によって結晶性シリコン膜の表面に均一な膜厚の酸化シリコンを生成した後に、この酸化シリコンをフッ酸溶液でエッチングした。なお、本実施の形態では、薄膜化前の結晶性シリコン膜の膜厚を５５ｎｍとし、薄膜化後における結晶性シリコン膜の膜厚を３３ｎｍとした。
【０１３８】
以上のようにして、図１５の（ｃ）に示すように、ゲート絶縁膜３の上に、薄膜化された結晶性シリコン膜である結晶性シリコン膜４を形成することができる。
【０１３９】
次に、図１５の（ｄ）に示すように、結晶性シリコン膜４上に、非晶質シリコン膜５を成膜する。非晶質シリコン膜５は、プラズマＣＶＤ等によって成膜することができる。
【０１４０】
ここで、非晶質シリコン膜５を堆積する前に、結晶性シリコン膜４に対して水素プラズマ処理を行うことが好ましい。この水素プラズマ処理によって、結晶性シリコン膜４の水素化処理、結晶性シリコン膜４上に形成された自然酸化膜の除去、及び、非晶質シリコン膜５の密着性向上の効果が得られる。水素プラズマ処理は、水素ガスを含むガスを原料として高周波（ＲＦ）電力により水素プラズマを発生させて、当該水素プラズマを結晶性シリコン膜４に照射することにより行われる。
【０１４１】
なお、この水素プラズマ処理は、プラズマ雰囲気中に水素イオン（Ｈ＋）と水素ラジカル（Ｈ＊）を含む水素プラズマを発生させるものであり、発生させた水素イオンと水素ラジカルとが結晶性シリコン膜４内に入り込んでいくことにより、結晶性シリコン膜４を構成するシリコン原子のダングリングボンドが水素終端される。
【０１４２】
次に、図１５の（ｅ）に示すように、非晶質シリコン膜５上に所定形状のチャネル保護層９を形成する。例えば、非晶質シリコン膜５上に酸化シリコン膜からなる絶縁膜をＣＶＤによって成膜し、フォトリソグラフィー法及びウェットエッチング法を用いて当該絶縁膜をパターニングすることにより、所定形状のチャネル保護層９を形成することができる。なお、チャネル保護層９として、塗布型の有機材料や感光性塗布型の有機材料を用いることにより、プロセスを簡素化することができる。
【０１４３】
次に、チャネル保護層９を覆うようにして非晶質シリコン膜５上に、コンタクト層６となるコンタクト層用膜を形成する。例えば、プラズマＣＶＤによって、リン等の５価元素の不純物をドープしたアモルファスシリコンからなるコンタクト層用膜を成膜する。ここで、コンタクト層用膜を成膜する前に、非晶質シリコン膜５に対して、例えば、ＣＦ４やＯ２によるドライエッチング又はＤＨＦ（希フッ酸）によるウェットエッチングによって、非晶質シリコン膜５の表面上に形成された自然酸化膜を除去する。さらに、コンタクト層用膜を成膜する前に、水素プラズマ処理を施すことで、非晶質シリコン膜５との密着性向上及び非晶質シリコン膜５の表面の自然酸化膜を除去することができる。
【０１４４】
次に、コンタクト層用膜上に、ソース電極７Ｓ及びドレイン電極７Ｄとなるソースドレイン金属膜を形成する。例えば、スパッタによって、ＭｏＷ／Ａｌ／ＭｏＷの三層構造のソースドレイン金属膜を成膜する。その後、所定形状のソース電極７Ｓ及びドレイン電極７Ｄをパターン形成するために、ソースドレイン金属膜上にレジスト材料を塗布し、露光及び現像を行って、所定形状にパターニングされたレジストを形成する。
【０１４５】
次に、このレジストをマスクとしてウェットエッチングを施してソースドレイン金属膜をパターニングすることにより、図１５の（ｆ）に示すように、所定形状のソース電極７Ｓ及びドレイン電極７Ｄを形成する。なお、このとき、コンタクト層用膜がエッチングストッパとして機能する。その後、レジストを除去する。これにより、結晶性シリコン膜４のチャネル領域の上方にソース電極７Ｓ及びドレイン電極７Ｄを形成することができる。
【０１４６】
次に、ソース電極７Ｓ及びドレイン電極７Ｄをマスクとしてエッチングを施すことにより、コンタクト層用膜、非晶質シリコン膜５及び結晶性シリコン膜４をパターニングする。これにより、所定形状の一対のコンタクト層６と、島状に積層された非晶質シリコン膜５及び結晶性シリコン膜４とを形成することができる。
【０１４７】
このようにして、本実施の形態に係る第２のボトムゲート型ＴＦＴ３００を製造することができる。
【０１４８】
以上のようにして製造された第２のボトムゲート型ＴＦＴ３００によれば、チャネル部となる結晶性シリコン膜４が結晶粒径の大きな第１結晶４１Ｃを含む焼結組織で構成されており、結晶性シリコン膜４の粒径は、焼結組織中に含まれる第１結晶４１Ｃによって、従来と同じ結晶化アニール処理によって形成された結晶性シリコン膜の粒径よりも大きくなっている。これにより、移動度が高いＴＦＴを得ることができる。しかも、結晶性シリコン膜４は、上記焼結組織を有する結晶性シリコン膜を薄膜化して形成されるので、キャリア伝導経路中の膜厚方向領域の結晶粒界数を減少させることができる。これにより、電気特性のバラツキを小さくすることができる。従って、高移動度で、且つ電気特性のバラツキが小さいという特徴を兼ね備えたボトムゲート型ＴＦＴを得ることができる。
【０１４９】
なお、図１４Ａに示す本実施の形態に係る第１のボトムゲート型ＴＦＴ２００は、チャネル保護層９を形成しない。このため、コンタクト層６を形成する際に、時間で制御したエッチングにより、非晶質シリコン膜５が完全にエッチングされないように制御することで形成可能となる。
【０１５０】
また、図１４Ｃに示す本実施の形態に係る第３のボトムゲート型ＴＦＴ４００、及び、図１４Ｄに示す係る本実施の形態に第４のボトムゲート型ＴＦＴ５００は、上記の製造方法の順序を入れ替える等によって製造することができる。
【０１５１】
（トップゲート型ＴＦＴの構成）
トップゲート型ＴＦＴとしては、主に４種類の構造が用いられる。以下、本実施の形態に係る４種類のトップゲート型ＴＦＴの構成について、図１６Ａ〜図１６Ｄを用いて説明する。
【０１５２】
図１６Ａは、本発明の実施の形態に係る第１のトップゲート型ＴＦＴ６００の構成を模式的に示した断面図である。図１６Ａに示すように、第１のトップゲート型ＴＦＴ６００は、基板１と、基板１上に形成された結晶性シリコン膜４と、結晶性シリコン膜４の一方の端部領域の上方に形成されたソース電極７Ｓと、結晶性シリコン膜４の他方の端部領域の上方に形成されたドレイン電極７Ｄと、結晶性シリコン膜４の一方の端部領域とソース電極７Ｓとの間及び結晶性シリコン膜４の他方の端部領域とドレイン電極７Ｄとの間に形成された一対のコンタクト層６と、ソース電極７Ｓ上、ドレイン電極７Ｄ上、及びソース電極７Ｓとドレイン電極７Ｄと間における結晶性シリコン膜４上に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成されたゲート電極２とを備える。なお、結晶性シリコン膜４は、上述の本実施の形態に係る結晶性シリコン膜４の形成方法によって形成される。
【０１５３】
また、図１６Ｂは、本発明の実施の形態に係る第２のトップゲート型ＴＦＴ７００の構成を模式的に示した断面図である。図１６Ｂに示すように、第２のトップゲート型ＴＦＴ７００は、図１６Ａに示す第１のトップゲート型ＴＦＴ６００と同様に、基板１と、基板１の上方に形成された、結晶性シリコン膜４、一対のコンタクト層６、一対のソース電極７Ｓ及びドレイン電極７Ｄ、ゲート絶縁膜３、並びに、ゲート電極２とを備える。
【０１５４】
第２のトップゲート型ＴＦＴ７００は、さらに、結晶性シリコン膜４上に、チャネル保護層９が形成されている。チャネル保護層９の両端部は、ソース電極７Ｓ（又はドレイン電極７Ｄ）と結晶性シリコン膜４とに挟まれるようにして形成されており、ソース電極７Ｓ（又はドレイン電極７Ｄ）とチャネル保護層９とは基板垂直方向において一部重なり合っている。また、ソース電極７Ｓ（又はドレイン電極７Ｄ）とチャネル保護層９とが重なる重なり幅はオフセット幅Ｄと呼ばれる。オフセット幅Ｄに対応する結晶性シリコン膜４の領域は、ゲート電圧が印加されないオフセット領域である。オフセット領域は、ゲート電圧が印加されないためにチャネル領域が形成されない高抵抗領域となる。
【０１５５】
図１６Ｃは、本発明の実施の形態に係る第３のトップゲート型ＴＦＴ８００の構成を模式的に示した断面図である。図１６Ｃに示すように、第３のトップゲート型ＴＦＴ８００は、基板１と、基板１の上方に形成された結晶性シリコン膜４と、結晶性シリコン膜４上に形成された周囲がゲート絶縁膜３で覆われたゲート電極２とを備える。また、結晶性シリコン膜４の両端上にはゲート絶縁膜３を介して一対のコンタクト層６が形成されており、一対のコンタクト層６上には、ソース電極７Ｓ及びドレイン電極７Ｄが形成されている。なお、図１６Ｃにおいて、ゲート電極２の両側部に形成されるゲート絶縁膜３の幅はオフセット幅Ｄである。このオフセット幅Ｄに対応する結晶性シリコン膜４の領域はオフセット領域である。
【０１５６】
図１６Ｄは、本発明の実施の形態に係る第４のトップゲート型ＴＦＴ９００の構成を模式的に示した断面図である。図１６Ｄに示すように、第４のトップゲート型ＴＦＴ９００は、基板１と、基板１の上方に形成された、結晶性シリコン膜４、ゲート絶縁膜３及びゲート電極２と、ゲート絶縁膜３及びゲート電極２上に形成された絶縁層１０とを備える。また、ゲート絶縁膜３及び絶縁層１０には、結晶性シリコン膜４につながるコンタクトホールが形成されている。ソース電極７Ｓ及びドレイン電極７Ｄは、コンタクトホールに形成されたコンタクト層６を介して絶縁層１０の上にまで形成されている。なお、図１６Ｄにおいて、ソース電極７Ｓとドレイン電極７Ｄとの間において上方にゲート電極２が形成されていない結晶性シリコン膜４はオフセット領域であり、コンタクト層６とゲート電極２との間の幅がオフセット幅Ｄとなる。
【０１５７】
以上、図１６Ａ〜図１６Ｄに示す４種類のトップゲート型ＴＦＴのうち、第２のトップゲート型ＴＦＴ７００、第３のトップゲート型ＴＦＴ８００及び第４のトップゲート型ＴＦＴ９００の３つのタイプのトップゲート型ＴＦＴは、いずれもオフセット領域である高抵抗領域を有するものである。従って、これらの３つのタイプのトップゲート型ＴＦＴでは、キャリア移動度が低くなるとともに、製造工程におけるマスク数も多くなり高コストになるというデメリットがある。
【０１５８】
表示装置用のアクティブマトリクス基板に用いられるＴＦＴとしては、少ないマスク数で製造することができるとともに、高いキャリア移動度を有することが好ましい。このため、これを実現するには、オフセット領域が形成されない第１のトップゲート型ＴＦＴ６００が最も有効である。
【０１５９】
以下、図１６Ａに示す本実施の形態に係る第１のトップゲート型ＴＦＴ６００の各構成要素について詳述するが、図１Ａに示す薄膜半導体装置１００と異なる点を中心に説明する。
【０１６０】
基板１は、図１Ａに示す薄膜半導体装置１００と同様に、例えば、石英ガラス、無アルカリガラス、高耐熱性ガラス等のガラス材料からなるガラス基板である。
【０１６１】
結晶性シリコン膜４は、基板１上に島状に形成される。なお、基板１と結晶性シリコン膜４との間には、上述のようなアンダーコート層８が形成されていてもよい。本実施の形態における結晶性シリコン膜４は、図１Ａに示す薄膜半導体装置１００と同様に、前駆体膜である非晶質シリコン膜を結晶化して焼結組織を形成し、その後、薄膜化を行って形成した結晶性膜である。
【０１６２】
結晶性シリコン膜４の両端部の上面及び側面は、コンタクト層６を介してソース電極７Ｓ及びドレイン電極７Ｄと電気的に接続されている。なお、コンタクト層６は、図１Ａに示す薄膜半導体装置１００と同様に、不純物がドーピングされたｎ＋層である。
【０１６３】
ソース電極７Ｓ及びドレイン電極７Ｄは、コンタクト層６とオーミック接合されており、それぞれ、各コンタクト層６の上面に形成されている。また、ソース電極７Ｓ及びドレイン電極７Ｄは、コンタクト層６と側面が一致するようにして形成されている。なお、ソース電極７Ｓ及びドレイン電極７Ｄの材料としては、図１Ａに示す薄膜半導体装置１００と同様の材料を用いることができる。
【０１６４】
ゲート絶縁膜３は、図１Ａに示す薄膜半導体装置１００と同様に、シリコン酸化膜（ＳｉＯｘ）等の絶縁材料で構成されており、コンタクト層６に覆われていない結晶性シリコン膜４上と、ソース電極７Ｓ上及びドレイン電極７Ｄ上とに形成されている。
【０１６５】
ゲート電極２は、ゲート絶縁膜３上に形成されており、少なくとも、コンタクト層６に覆われていない結晶性シリコン膜４の上方に形成されている。すなわち、ゲート電極２は、ゲート絶縁膜３を挟むようにして結晶性シリコン膜４上に形成されている。ゲート電極２の材料は、図１Ａに示す薄膜半導体装置１００と同様の材料を用いることができる。
【０１６６】
以上、図１６Ａ〜図１６Ｄに示すトップゲート型ＴＦＴにおいても、図１Ａに示す薄膜半導体装置１００と同様に、チャネル部となる結晶性シリコン膜４が結晶粒径の大きな第１結晶４１Ｃを含む焼結組織で構成されており、結晶性シリコン膜４の粒径は、焼結組織中に含まれる第１結晶４１Ｃによって、従来と同じ結晶化アニール処理によって形成された結晶性シリコン膜の粒径よりも大きくなっている。これにより、移動度が高いＴＦＴを実現することができる。しかも、結晶性シリコン膜４は、上記焼結組織を有する結晶性シリコン膜を薄膜化して形成されるので、キャリア伝導経路中の膜厚方向領域の結晶粒界数を減少させることができる。これにより、電気特性のバラツキを小さくすることができる。従って、高移動度で、且つ電気特性バラツキが小さいという特徴を兼ね備えたトップゲート型ＴＦＴを実現することが可能となる。
【０１６７】
（トップゲート型ＴＦＴの製造方法）
次に、本実施の形態に係る第１のトップゲート型ＴＦＴ６００の製造方法について、図１７を用いて説明する。図１７は、本発明の実施の形態に係る第１のトップゲート型ＴＦＴ６００の製造方法における各工程の構成を模式的に示した断面図である。
【０１６８】
まず、図１７の（ａ）に示すように、基板１としてガラス基板を準備する。なお、結晶性シリコン膜４の前駆体膜である非晶質シリコン膜を形成する前に、プラズマＣＶＤなどによって、基板１上に、シリコン窒化膜又はシリコン酸化膜などからなるアンダーコート層を形成してもよい。なお、ガラス基板からの不純物を抑制する役割もゲート絶縁膜に兼ねさせることで、アンダーコート層を形成しなくてもよい。
【０１６９】
次に、基板１上に、結晶性シリコン膜４の前駆体膜として、非晶質シリコン膜を形成する。非晶質シリコン膜は、プラズマＣＶＤ等によって成膜することができる。
【０１７０】
次に、図９の（ｂ）〜（ｄ）を用いて説明した方法と同様にして、５００℃〜１０００℃の温度によって非晶質シリコン膜をアニールすることによって非晶質シリコン膜を結晶化し、結晶性シリコン膜を形成する。本実施の形態では、急速熱アニール法により、約１分から数時間のアニールを行うことで非晶質シリコン膜の結晶化を行った。
【０１７１】
なお、基板１としてガラス基板を用いる場合は、ガラスの破損や歪みを抑制するために、８００℃以下の温度でアニールすることが好ましい。また、アニール温度及びアニール時間を調整することにより、結晶性シリコン膜の粒径を制御することができる。また、急速に温度を上昇させる（＞１００℃／秒）アニール方法（例えば、レーザーアニール、フラッシュランプアニールなど）を用いることもできるが、この場合、非晶質シリコン膜中の水素の突沸による膜破壊を防ぐために、非晶質シリコン膜から水素が抜ける温度である４００℃以上の温度で脱水素アニール処理を行った後に、結晶化アニール処理を行うことが好ましい。
【０１７２】
次に、図９の（ｅ）を用いて説明した方法と同様にして、結晶性シリコン膜をエッチングすることによって薄膜化する。本実施の形態では、薄膜化前の基板を希フッ酸溶液に浸漬することによって、結晶性シリコン膜の膜厚を薄くした。また、本実施の形態では、薄膜化前の結晶性シリコン膜が基板面内で均一な膜厚でエッチングされるように、オゾン酸化によって結晶性シリコン膜の表面に均一な膜厚の酸化シリコンを生成した後に、この酸化シリコンをフッ酸溶液でエッチングした。なお、本実施の形態では、薄膜化前の結晶性シリコン膜の膜厚を５５ｎｍとし、薄膜化後における結晶性シリコン膜の膜厚を３３ｎｍとした。
【０１７３】
その後、図１７の（ａ）に示すように、結晶性シリコン膜４を島状にパターニングする。これにより、基板１上に、チャネル部となる所定形状の結晶性シリコン膜４を形成することができる。
【０１７４】
次に、図１７の（ｂ）に示すように、ＣＶＤによって、基板１の上面及び結晶性シリコン膜４の上面に、コンタクト層６となる不純物ドープの非晶質シリコン膜を形成する。不純物としては、例えば、リン等の５価元素を用いることができる。
【０１７５】
次に、不純物ドープの非晶質シリコン膜の上に、ソース電極７Ｓ及びドレイン電極７Ｄとなるソースドレイン金属膜７を形成する。ソースドレイン金属膜７は、スパッタ、蒸着又はＣＶＤによって成膜することができる。ソースドレイン金属膜７の材料としては、上述のとおり、Ｍｏ、Ｃｕ、Ａｌ等を用いることができる。
【０１７６】
次に、図１７の（ｃ）に示すように、ソースドレイン金属膜７の上面に、所定のレジスト材料を塗布してレジストを形成する。その後、レジストの上方に、マスクを配置する。マスクは、ソースドレイン金属膜７をパターニングしてソース電極７Ｓ及びドレイン電極７Ｄを形成するためのものであり、ソース電極７Ｓ及びドレイン電極７Ｄとなるソースドレイン金属膜７と対向するように構成されている。すなわち、マスクは、基板１上における結晶性シリコン膜４が形成された領域である所定領域と、基板１上における結晶性シリコン膜４が形成されていない領域（前記所定領域以外の領域）との境界領域を跨ぐようにして、レジストの上方に配置される。
【０１７７】
その後、マスクを介してレジストを露光し、露光したレジストを除去する。これにより、マスクに対向していた領域以外のレジストが除去されて、マスクに対向する部分の領域のレジストが残る。これにより、ソースドレイン金属膜７のうちソース電極７Ｓ及びドレイン電極７Ｄとなる領域上にのみレジストを残すことができる。このとき、ソース電極７Ｓ及びドレイン電極７Ｄとなる領域以外のソースドレイン金属膜７は露出する。
【０１７８】
次に、残したレジストをマスクとして、ウェットエッチングによるエッチング処理を施すことによって、露出したソースドレイン金属膜７を除去する。これにより、所定形状のソース電極７Ｓ及びドレイン電極７Ｄを形成することができる。なお、エッチャントとしては、例えば、ソースドレイン金属膜７がアルミニウム（Ａｌ）と銅（Ｃｕ）の合金の場合は、燐酸、硝酸、及び酢酸の混合液等を用いることができる。
【０１７９】
次に、ドライエッチングによるエッチング処理によって、ソースドレイン金属膜７が除去されて露出したコンタクト層６を除去することにより、対向する一対のコンタクト層６を形成することができる。
【０１８０】
このとき、コンタクト層６へのドライエッチングは、結晶性シリコン膜４が形成されていない基板１上において当該基板１が露出するまでとする。この場合、基板１の所定領域（結晶性シリコン膜４が形成された領域）上に形成されたコンタクト層６の膜厚と、基板１上の所定領域以外の領域（基板１の結晶性シリコン膜４が形成されていない領域）上に形成されたコンタクト層６の膜厚とは同じ厚さであるので、基板１の露出と同時に結晶性シリコン膜４も露出する。
【０１８１】
次に、レジストを除去した後に、図１７の（ｄ）に示すように、ＣＶＤによって、二酸化シリコン等からなるゲート絶縁膜３を形成する。
【０１８２】
その後、同図に示すように、スパッタリングによって、ゲート絶縁膜３上にゲート電極２となる金属膜を形成し、パターニング及びエッチングすることによって、所定形状のゲート電極２を形成する。
【０１８３】
このようにして、本実施の形態に係る第１のトップゲート型ＴＦＴ６００を製造することができる。
【０１８４】
以上のようにして製造された第１のトップゲート型ＴＦＴ６００によれば、チャネル部となる結晶性シリコン膜４が結晶粒径の大きな第１結晶４１Ｃを含む焼結組織で構成されており、結晶性シリコン膜４の粒径は、焼結組織中に含まれる第１結晶４１Ｃによって、従来と同じ結晶化アニール処理によって形成された結晶性シリコン膜の粒径よりも大きくなっている。これにより、移動度が高いＴＦＴを得ることができる。しかも、結晶性シリコン膜４は、上記焼結組織を有する結晶性シリコン膜を薄膜化して形成されるので、キャリア伝導経路中の膜厚方向領域の結晶粒界数を減少させることができる。これにより、電気特性のバラツキを小さくすることができる。従って、高移動度で、且つ電気特性バラツキが小さいという特徴を兼ね備えたトップゲート型ＴＦＴを得ることができる。
【０１８５】
なお、図１６Ｂ〜図１６Ｄに示す本実施の形態に係る第２〜第４のトップゲート型ＴＦＴ７００、８００及び９００は、上記の製造方法を元に工程順序を入れ替えたり、既存プロセスを組み合わせたりすることで、容易に製造することができる。
【０１８６】
（有機ＥＬ表示装置）
以下、本実施の形態に係る薄膜半導体装置１００を表示装置に適用した例について、図１８及び図１９を用いて説明する。なお、本実施の形態では、有機ＥＬ表示装置への適用例について説明する。
【０１８７】
図１８は、本発明の実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。上述のように構成された薄膜半導体装置１００は、有機ＥＬ表示装置のアクティブマトリクス基板におけるスイッチングトランジスタ又は駆動トランジスタとして用いることができ、本実施の形態では、駆動トランジスタとして用いた。
【０１８８】
図１８に示すように、有機ＥＬ表示装置２０は、アクティブマトリクス基板（ＴＦＴアレイ基板）２１と、アクティブマトリクス基板２１上においてマトリクス状に配置された複数の画素２２と、複数の画素２２のそれぞれに対応して形成された有機ＥＬ素子２３と、画素２２の行方向に沿って形成された複数の走査線（ゲート線）２７と、画素２２の列方向に沿って形成された複数の映像信号線（ソース線）２８と、映像信号線２８と並行して形成された電源線２９（不図示）とを備える。有機ＥＬ素子２３は、アクティブマトリクス基板２１上に順次積層された、陽極２４、有機ＥＬ層２５及び陰極２６を有する。なお、陽極２４は、実際には画素２２に対応して複数形成される。また、有機ＥＬ層２５も画素２２に対応して複数形成されるとともに、それぞれ、電子輸送層、発光層、正孔輸送層等の各層が積層されて構成されている。
【０１８９】
次に、上記有機ＥＬ表示装置２０における画素２２の回路構成について、図１９を用いて説明する。図１９は、本発明の実施の形態に係る薄膜半導体装置を用いた画素の回路構成を示す図である。
【０１９０】
図１９に示すように、各画素２２は、直交する走査線２７と映像信号線２８とによって区画されており、駆動トランジスタ３１と、スイッチングトランジスタ３２と、コンデンサ（キャパシタンス）３３と、有機ＥＬ素子２３とを備える。駆動トランジスタ３１は、有機ＥＬ素子２３を駆動するトランジスタであり、また、スイッチングトランジスタ３２は、画素２２を選択するためのトランジスタである。
【０１９１】
駆動トランジスタ３１において、ゲート電極３１Ｇがスイッチングトランジスタ３２のドレイン電極３２Ｄに接続され、ソース電極３１Ｓが中継電極（不図示）を介して有機ＥＬ素子２３のアノードに接続され、ドレイン電極３１Ｄが電源線２９に接続される。
【０１９２】
また、スイッチングトランジスタ３２において、ゲート電極３２Ｇは走査線２７に接続され、ソース電極３２Ｓは映像信号線２８に接続され、ドレイン電極３２Ｄはコンデンサ３３及び駆動トランジスタ３１のゲート電極３１Ｇに接続されている。
【０１９３】
この構成において、走査線２７にゲート信号が入力されて、スイッチングトランジスタ３２がオン状態になると、映像信号線２８を介して供給された映像信号電圧がコンデンサ３３に書き込まれる。コンデンサ３３に書き込まれた映像信号電圧（保持電圧）は、１フレーム期間を通じて保持され、この保持された映像信号電圧により、駆動トランジスタ３１のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が有機ＥＬ素子２３のアノードからカソードへと流れて有機ＥＬ素子２３が発光する。
【０１９４】
なお、本実施の形態では、有機ＥＬ素子を用いた有機ＥＬ表示装置について説明したが、本発明はこれに限定されない。例えば、液晶表示装置等、アクティブマトリクス基板が用いられる他の表示素子を備えた表示装置にも適用することもできる。また、以上説明した本実施の形態に係る表示装置については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話などのあらゆる表示部を有する電子機器に適用することができる。
【０１９５】
（実施例）
次に、実施例に係る薄膜半導体装置について説明する。本実施例では、３種の構成のＴＦＴを製造し、電気特性を測定した。３種の構成のＴＦＴとは、従来に係る薄膜半導体装置１０００（以下、「従来例のＴＦＴ」と記載する）、比較例に係る薄膜半導体装置１００Ａ（以下、「比較例のＴＦＴ」と記載する）、及び、本発明の実施例に係る薄膜半導体装置（以下、「本実施例のＴＦＴ」と記載する）である。
【０１９６】
図２０Ａ、図２０Ｂ及び図２０Ｃは、それぞれ、従来例のＴＦＴ、比較例のＴＦＴ及び本実施例のＴＦＴの構成を模式的に示した断面図である。図２０Ａ〜図２０Ｃに示すように、従来例のＴＦＴ、比較例のＴＦＴ及び本実施例のＴＦＴは、いずれもボトムゲート型の薄膜トランジスタであって、基板１上に順次連続的に積層された、ゲート電極２と、ゲート絶縁膜３と、結晶性シリコン膜４と、非晶質シリコン膜５と、一対のコンタクト層６と、一対のソース電極７Ｓ及びドレイン電極７Ｄと、絶縁層（パッシベーション膜）１０とを備える。
【０１９７】
従来例と比較例と本実施例との各ＴＦＴにおいて、ゲート電極２は、いずれもスパッタ法により膜厚５０ｎｍのＭｏＷを成膜した。また、ゲート絶縁膜３は、いずれもプラズマＣＶＤ法により膜厚１２０ｎｍの酸化シリコンを成膜した。また、非晶質シリコン膜５は、いずれもプラズマＣＶＤ法により成膜し、その厚みを７５ｎｍとした。なお、非晶質シリコン膜５の成膜条件は、成膜温度を３２０℃とし、成長圧力を２Ｔｏｒｒとし、原料ガスはシラン（ＳｉＨ４）で、その流量は１０ｓｃｃｍとし、希釈ガスは水素とし、その流量は６０ｓｃｃｍとした。また、コンタクト層６は、いずれもプラズマＣＶＤ法によりｎ＋シリコン膜を成膜し、その厚みを１０ｎｍとした。また、ソース電極７Ｓ及びドレイン電極７Ｄは、いずれもスパッタ法により５００ｎｍの膜厚でＡｌを堆積した。なお、絶縁層１０は、プラズマＣＶＤ法により窒化シリコン（ＳｉＮ）膜を成膜し、その厚みを２００ｎｍとした。
【０１９８】
また、従来例のＴＦＴと比較例のＴＦＴと本実施例のＴＦＴとは、チャネル部となるシリコン半導体膜の構成が異なる。図２０Ａに示す従来例のＴＦＴは、従来技術によるＴＦＴであって、チャネル部は、単一粒径の結晶粒からなる膜厚が３０ｎｍの結晶性シリコン膜１００４であり、焼結組織は形成されていない。また、図２０Ｂに示す比較例のＴＦＴは、比較例としてのＴＦＴであって、チャネル部は、図９の（ｄ）に示す本実施の形態における結晶性シリコン膜４Ｃであり、その厚みは５５ｎｍである。すなわち、比較例におけるチャネル部となる結晶性シリコン膜４Ｃには焼結組織が形成されているが、当該結晶性シリコン膜４Ｃはエッチング処理が施されておらず薄膜化されていない。また、図２０Ｃに示す本実施例のＴＦＴは、図１Ａに示す本実施の形態におけるＴＦＴであって、チャネル部は、焼結組織が形成された結晶性シリコン膜４であり、その厚みは３０ｎｍである。さらに、本実施例のＴＦＴにおける結晶性シリコン膜４は、結晶性シリコン膜４Ｃを希フッ酸によって均一に薄膜化することで形成した。
【０１９９】
また、図２１Ａは、従来例のＴＦＴ及び比較例のＴＦＴの製造工程を示すフローチャートであり、図２１Ｂは、本実施例のＴＦＴの製造工程を示すフローチャートである。従来例のＴＦＴと比較例のＴＦＴと本実施例のＴＦＴとにおける製造工程では、非晶質シリコン膜積層工程（１）（Ｓ４）と、薄膜化工程（Ｓ６）とが異なる。
【０２００】
従来例のＴＦＴは、３０ｎｍの厚みの非晶質シリコン膜を成膜し（Ｓ４）、その後、結晶化熱アニールを実施して結晶性シリコン膜を形成した（Ｓ５）。なお、従来例では、エッチング処理は施さずに、結晶性シリコン膜の薄膜化は行っていない。この結晶性シリコン膜の前駆体膜である非晶質シリコン膜は、プラズマＣＶＤを用いて成膜し、その成膜条件は、成膜温度を４００℃とし、成長圧力を２Ｔｏｒｒとし、原料ガスはシラン（ＳｉＨ４）で、その流量を３０ｓｃｃｍとし、希釈ガスは無しとした。
【０２０１】
また、比較例のＴＦＴは、５５ｎｍの厚みの非晶質シリコン膜を成膜し（Ｓ４）、その後、結晶化熱アニールを実施して結晶性シリコン膜を形成した（Ｓ５）。結晶性シリコン膜の前駆体膜である非晶質シリコン膜は、従来例における成膜条件と同様にして成膜した。また、結晶化熱アニールは、焼結組織が形成される条件によって行った。具体的には、窒素雰囲気に保持した熱処理炉内で、８００℃、２０分の熱アニールを実施した。なお、比較例のＴＦＴでは、エッチング処理は施さずに、結晶性シリコン膜の薄膜化は行っていない。
【０２０２】
また、本実施例のＴＦＴは、５５ｎｍの厚みの非晶質シリコン膜を成膜し（Ｓ４）、その後、結晶化熱アニールを実施して結晶性シリコン膜を形成した（Ｓ５）。結晶性シリコン膜の前駆体膜である非晶質シリコン膜は、比較例のＴＦＴにおける成膜条件と同様にして成膜した。また、結晶化熱アニールは、焼結組織が形成される条件によって行った。具体的には、窒素雰囲気に保持した熱処理炉内で、８００℃、２０分の熱アニールを実施した。そして、本実施例では、エッチング処理を施して、結晶性シリコン膜の薄膜化を行った（Ｓ６）。エッチング処理は、結晶性シリコン膜の表面をオゾン酸化した後に、希フッ酸溶液に結晶化アニール後の基板全体を浸漬する連続工程を施すことによって、結晶性シリコン膜の厚みが所望の３０ｎｍとなるまでエッチングした。
【０２０３】
図２２Ａは、従来例のＴＦＴにおける結晶性シリコン膜１００４の平面ＳＥＭ像であり、図２２Ｂは、比較例のＴＦＴにおける結晶性シリコン膜４Ｃ及び本実施例のＴＦＴにおける結晶性シリコン膜４の平面ＳＥＭ像である。
【０２０４】
図２２Ａに示すように、従来例のＴＦＴでは、平均結晶粒径が３０ｎｍ程度の均一な結晶粒径を有する結晶組織が形成されていることが分かる。また、図２２Ｂに示すように、比較例及び本実施例のＴＦＴでは、結晶粒が融合して形成された焼結組織を含む結晶組織が形成されていることが分かる。
【０２０５】
次に、従来例、比較例及び本実施例の各ＴＦＴの電気特性の結果を、図２３Ａ、図２３Ｂ、図２４Ａ及び図２４Ｂを用いて説明する。図２３Ａは、従来例、比較例及び本実施例の各ＴＦＴの伝達特性を示す図（ドレイン電圧＝５．１Ｖ）である。図２３Ｂは、従来例、比較例及び本実施例の各ＴＦＴにおけるドレイン電流−ドレイン電圧の電気特性を示す図（ゲート電圧＝５Ｖ、１０Ｖ）である。図２４Ａは、従来例、比較例及び本実施例の各ＴＦＴにおける電界効果移動度（以下、「移動度」と記載する）を示す図である。図２４Ｂは、従来例、比較例及び本実施例の各ＴＦＴにおける電気特性のバラツキを示す図である。なお、電気特性のバラツキは、オン特性のバラツキである移動度バラツキ（β）とオフ特性のバラツキであるＩｏｆｆ（オフ電流）のバラツキとを示した。
【０２０６】
まず、図２３Ａの伝達特性の結果について説明する。図２３Ａに示すように、オン電流については、比較例及び本実施例のＴＦＴの方が従来例のＴＦＴよりも、相対的に大きな値を示していることが分かる。これは、比較例及び本実施例のＴＦＴでは、結晶性シリコン膜中に、図２２Ｂに示すような焼結組織が形成されており、後述するように、移動度が大きくなるためである。これに対して、従来例のＴＦＴでは、結晶性シリコン膜中に、図２２Ａに示すように、焼結組織は形成されずに、平均結晶粒径が３０ｎｍ程度の均一な結晶粒径を有する結晶組織となっており、移動度は小さくなる。
【０２０７】
次に、オフ電流については、同図に示すように、従来例、比較例及び本実施例の順で、相対的に大きな値を示していることが分かる。このように、比較例及び本実施例のＴＦＴが従来例のＴＦＴよりも相対的にオフ電流が大きくなっているのは、比較例及び本実施例の各ＴＦＴの方が従来例のＴＦＴよりも移動度が大きくなっているためである。
【０２０８】
なお、本実施例のＴＦＴが比較例のＴＦＴよりも相対的にオフ電流が大きくなっているが、前述したメカニズムの観点からは、比較例のＴＦＴの方が本実施例のＴＦＴよりも相対的にオフ電流が大きくなると考えられる。しかし、図２３Ａのように逆の傾向を示したのは、本実施例のＴＦＴでは、製造プロセスにおける薄膜化工程において、結晶性シリコン膜４の表面にエッチングダメージが加えられ、オフ電流を増大させるような表面結晶欠陥が増加したためであると推察される。
【０２０９】
次に、図２３Ｂのドレイン電流−ドレイン電圧の電気特性を示す図について説明する。従来例、比較例及び本実施例のＴＦＴにおいて顕著に差異が現れる高電圧（ゲート電圧Ｖｇ＝１０Ｖ）において説明すると、図２３Ｂに示すように、当該ゲート電圧において、飽和ドレイン電流は、従来例、比較例及び本実施例の順で、大きな値を示している。このように、比較例及び本実施例のＴＦＴの方が従来例のＴＦＴよりも飽和ドレイン電流が大きくなっているのは、後述するように、比較例及び本実施例のＴＦＴにおける移動度が、従来例のＴＦＴにおける移動度よりも大きいためである。また、比較例のＴＦＴの方が本実施例のＴＦＴよりも飽和ドレイン電流が大きくなっているのは、比較例のＴＦＴにおける結晶性シリコン膜４Ｃの厚み（５５ｎｍ）が、本実施例のＴＦＴにおける結晶性シリコン膜４の厚み（３０ｎｍ）よりも大きいことから、ゲート電圧１０Ｖ印加時における、比較例のＴＦＴの結晶性シリコン膜４Ｃ中の空乏層体積が、本実施例のＴＦＴにおける結晶性シリコン膜よりも小さくさるためである。
【０２１０】
次に、従来例、比較例及び本実施例の各ＴＦＴにおける移動度の結果について、図２４Ａを用いて説明する。図２４Ａは、従来例、比較例及び本実施例の各ＴＦＴにおける移動度の特性を示す図である。
【０２１１】
図２４Ａに示すように、従来例のＴＦＴの移動度は３．１８ｃｍ２／Ｖｓであり、比較例のＴＦＴの移動度は４．４１ｃｍ２／Ｖｓであり、本実施例のＴＦＴの移動度は４．７３ｃｍ２／Ｖｓであった。
【０２１２】
図２４Ａに示す結果から、従来例のＴＦＴよりも比較例のＴＦＴの方が大きい移動度となることが判明した。これは、比較例のＴＦＴにおける結晶性シリコン膜４Ｃは、結晶粒径の大きな焼結組織である第１結晶４１Ｃを有するからである。
【０２１３】
さらに、エッチング処理を施した本実施例のＴＦＴも従来例のＴＦＴよりも大きい移動度となっており、また、比較例のＴＦＴと同程度の移動度であることが判明した。これは、本実施例のＴＦＴの結晶性シリコン膜４も結晶粒径の大きな焼結組織である第１結晶４１Ｃが形成されているからである。また、本実施例のＴＦＴの方が比較例のＴＦＴよりも若干移動度が大きかったのは、本実施例のＴＦＴの結晶性シリコン膜４の方が膜厚が薄く、結晶性シリコン膜４の膜厚方向のバルク抵抗が減少したためと推定される。
【０２１４】
次に、従来例、比較例及び本実施例の各ＴＦＴにおける電気特性のバラツキについて、図２４Ｂを用いて説明する。図２４Ｂは、従来例、比較例及び本実施例の各ＴＦＴにおける移動度バラツキを示す図である。
【０２１５】
図２４Ｂに示すように、従来例のＴＦＴの移動度バラツキ（β）は、３σ／ａｖｅで２５．３であり、比較例のＴＦＴの移動度バラツキ（β）は、３σ／ａｖｅで１８．３であり、本実施例のＴＦＴの移動度バラツキ（β）は、３σ／ａｖｅで１０．９であった。
【０２１６】
また、従来例のＴＦＴのＩｏｆｆバラツキは、３σ／ａｖｅで１８１．２であり、比較例のＴＦＴのＩｏｆｆバラツキは、３σ／ａｖｅで１１１．９であり、本実施例のＴＦＴのＩｏｆｆバラツキは、３σ／ａｖｅで９．００であった。
【０２１７】
図２４Ｂに示すように、本実施例のＴＦＴにおける移動度バラツキとＩｏｆｆバラツキは、従来例のＴＦＴ及び比較例のＴＦＴのいずれよりも減少した。これは、本実施例のＴＦＴでは、結晶性シリコン膜４が、焼結組織で形成された結晶性シリコン膜４Ｃを薄膜化することによって形成され、キャリア伝導経路中の膜厚方向領域の結晶粒界数が減少するためであると推定される。
【０２１８】
以上のように、本実施例のＴＦＴの構成とすることで、高移動度、且つ電気特性のバラツキが小さいという特徴を兼ね備えたＴＦＴを実現できる。
【０２１９】
なお、本実施例では、一実施例としてボトムゲート型ＴＦＴについて説明したが、本実施例の結果はトップゲート型ＴＦＴにも適用することができ、トップゲート型ＴＦＴでも、ボトムゲート型ＴＦＴの場合と同様に、高移動度で、且つ電気特性のバラツキが小さいという特徴を兼ね備えたＴＦＴを実現できる。
【０２２０】
以上、本発明の一態様に係る薄膜半導体装置及び薄膜半導体装置の製造方法等について、実施の形態に基づいて説明したが、本発明は、上記の実施の形態に限定されるものではない。
【０２２１】
例えば、上記の実施の形態では、半導体膜としてシリコン薄膜を用いたが、シリコン薄膜以外の半導体薄膜を用いることができる。例えば、ゲルマニウム（Ｇｅ）又はＳｉＧｅからなる半導体薄膜を結晶化させて結晶性膜を形成することもできる。
【０２２２】
また、上記の実施の形態において、結晶性シリコン膜は、ｎ型半導体及びｐ型半導体のいずれであってもよい。
【０２２３】
その他、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。
【産業上の利用可能性】
【０２２４】
本発明は、薄膜半導体装置およびその製造方法として有用であり、特に移動度及び電気特性バラツキに優れた薄膜トランジスタ等およびその製造方法として最適である。従って、本発明は、液晶表示装置又は有機ＥＬ表示装置などの薄型表示装置に用いられる薄膜トランジスタ等に適したものであり、特に、画素数が多く画像表示領域の大きい大型の液晶表示装置又は有機ＥＬ表示装置に用いた場合に、画像の輝度及び階調などの表示特性が優れており、且つ表示バラツキの小さいとう特徴を兼ね備えた表示装置を実現できる。
【符号の説明】
【０２２５】
１  基板
２、３１Ｇ、３２Ｇ  ゲート電極
３  ゲート絶縁膜
４、４Ｃ、１００４  結晶性シリコン膜
４ａ  非晶質シリコン膜
５  非晶質シリコン膜
６  コンタクト層
７  ソースドレイン金属膜
７Ｓ、３１Ｓ、３２Ｓ  ソース電極
７Ｄ、３１Ｄ、３２Ｄ  ドレイン電極
８  アンダーコート層
９  チャネル保護層
１０  絶縁層
２０  有機ＥＬ表示装置
２１  アクティブマトリクス基板
２２  画素
２３  有機ＥＬ素子
２４  陽極
２５  有機ＥＬ層
２６  陰極
２７  走査線
２８  映像信号線
２９  電源線
３１  駆動トランジスタ
３２  スイッチングトランジスタ
３３  コンデンサ
４１Ｃ  第１結晶
４２Ｃ  第２結晶
１００、１００Ａ、１０００  薄膜半導体装置
２００、３００、４００、５００  ボトムゲート型ＴＦＴ
６００、７００、８００、９００  トップゲート型ＴＦＴ
１００４Ｃ  結晶粒
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１４Ｄ】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１６Ｄ】
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【図１７】
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【図１８】
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【図１９】
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【図２０Ａ】
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【図２０Ｂ】
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【図２０Ｃ】
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【図２１Ａ】
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【図２１Ｂ】
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【図２２Ａ】
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【図２２Ｂ】
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【図２３Ａ】
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【図２３Ｂ】
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【図２４Ａ】
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【図２４Ｂ】
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【図２５】
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