(57)【要約】  受光ユニットは、平行四辺形の半導体基板（２２）の長辺に沿って第１画素（２０１）を配列し、第１画素（２０１）から予め定めた補間画素距離を離間した位置に第２画素（２０２）を配列した光電変換素子（２０）を備える。光電変換素子（２０）の出力に基づいて画像データを生成する出力データ処理部は、第２画素（２０２）の出力に基づく画像データを、補間画素距離に対応する走査時間分ずれた第１画素（２０１）の出力に基づく画像データと結合することにより、画像データの時間補正を行う。
2019225410.tif 000002
【特許請求の範囲】
【請求項１】
互いに平行な１組の辺を含む形状を有する半導体基板と、
前記半導体基板に設けられ、前記平行な１組の辺のうちの１辺に平行に配列した第１画素と、
前記半導体基板に設けられ、前記第１画素と、前記１辺に垂直な方向に予め定めた補間画素距離を離間して、前記１辺に平行に配列した第２画素と、を備え、
前記第２画素は、前記１辺に垂直な方向の副走査ラインであって、前記第１画素の配列の最端に位置する最端画素を通る副走査ライン上に存するオーバーラップ画素、及び、前記最端画素よりも前記第１画素の配列の中心より離れる方向に位置する欠落画素を通る他の副走査ライン上に存する補間画素を含む、
光電変換素子。
【請求項２】
前記補間画素距離は、前記第１画素の画素ピッチの自然数倍である、
請求項１に記載の光電変換素子。
【請求項３】
互いに平行な１組の辺を含む形状を有する、複数の半導体基板と、
複数の前記半導体基板を、一定距離の隙間を介して隣り合わせて、１直線上に実装したセンサ基板と、
前記半導体基板に設けられ、前記平行な１組の辺のうちの１辺に平行に配列した第１画素と、
前記半導体基板に設けられ、前記第１画素と、前記１辺に垂直な方向に予め定めた補間画素距離を離間して、前記１辺に平行に配列した第２画素と、を備え、
前記第２画素は、前記１辺に垂直な方向の副走査ラインであって、前記第１画素の配列の最端に位置する最端画素を通る副走査ライン上に存するオーバーラップ画素、及び、前記最端画素よりも前記第１画素の配列の中心より離れる方向に位置する前記欠落画素を通る他の副走査ライン上に存する補間画素を含む、
受光ユニット。
【請求項４】
前記補間画素距離は、前記第１画素の画素ピッチの自然数倍である、
請求項３に記載の受光ユニット。
【請求項５】
前記補間画素は、前記１辺に垂直な方向の副走査ラインであって、隣り合う前記半導体基板の前記隙間に発生する前記欠落画素を通る副走査ライン上に位置する、
請求項３又は４に記載の受光ユニット。
【請求項６】
前記補間画素及び前記第１画素を端から順番に主走査方向に走査して各画素の信号を読み出し、信号処理を実行する読み出し回路をさらに備え、
前記読み出し回路は、互いに機能の異なる複数のブロック回路を含み、
前記ブロック回路は、各画素に対応するチャンネル回路を前記主走査方向に配列したものであり、
複数の前記ブロック回路の少なくとも一部の端部を前記主走査方向にずらして基板の端辺に近づけて配置した、
請求項３から５のいずれか１項に記載の受光ユニット。
【請求項７】
互いに配線接続された複数の前記ブロック回路は、それぞれの機能に応じて、前記ブロック回路の端部を前記主走査方向にずらして配置し、又は、前記ブロック回路の端部を揃えて配置する、
請求項６に記載の受光ユニット。
【請求項８】
前記半導体基板の前記平行な１組の辺は長辺であり、前記長辺と異なる互いに平行な１組の短辺をさらに有し、
前記第１画素は、前記長辺の一方に沿って配列されており、
前記第２画素は、前記短辺の一方に近い端部から前記短辺の一方から離れる方向に、前記長辺に平行に配列されている、
請求項３から７のいずれか１項に記載の受光ユニット。
【請求項９】
前記半導体基板の前記平行な１組の辺は、長辺と短辺であり、前記長辺と垂直の方向に延在する直線を対称軸とする線対称の１組の傾斜辺をさらに有し、
隣接する２つの前記半導体基板のうち、一方の前記半導体基板の前記第１画素は前記長辺に沿って配列され、他方の前記半導体基板の前記第１画素は前記短辺に沿って配列されており、
前記第２画素は、前記他方の半導体基板の前記傾斜辺に近い両端部から前記傾斜辺から離れる方向に、前記長辺に平行に配列されている、
請求項３から７のいずれか１項に記載の受光ユニット。
【請求項１０】
前記半導体基板の前記平行な１組の辺は、長辺と短辺であり、前記長辺と垂直の方向に延在する直線を対称軸とする線対称の１組の傾斜辺をさらに有し、
前記第１画素は、前記半導体基板の前記長辺に沿って配列されており、
隣接する２つの前記半導体基板は、互いに、副走査方向における上下を反転させて配置され、
隣接する２つの前記半導体基板のうちの一方に配列された前記第１画素が、他方の前記半導体基板に配列された前記第１画素の前記欠落画素を補間する前記第２画素として機能する、
請求項３から７のいずれか１項に記載の受光ユニット。
【請求項１１】
前記半導体基板の前記平行な１組の辺は、長辺と短辺であり、前記長辺と垂直の方向に延在する直線を対称軸とする線対称の１組の傾斜辺をさらに有し、
前記第１画素は、前記半導体基板の前記第１画素は前記短辺に沿って配列されており、
前記第２画素は、前記傾斜辺に近い両端部から前記傾斜辺から離れる方向に、前記長辺に平行に配列されており、
隣接する２つの前記半導体基板は、互いに、副走査方向における上下を反転させて配置される、
請求項３から７のいずれか１項に記載の受光ユニット。
【請求項１２】
前記センサ基板に、前記第１画素及び前記第２画素の出力に基づいて画像データを処理する出力データ処理部をさらに備え、
前記出力データ処理部は、前記第２画素を、前記補間画素距離に対応する走査時間分ずれた時間に走査する前記第１画素と結合する時間補正処理を実行する、
請求項３から１１のいずれか１項に記載の受光ユニット。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像を読み取る画像読取装置に用いられる光電変換素子及び受光ユニットに関する。
【背景技術】
【０００２】
近年、固体撮像装置により画像を読み取る際に、読取対象を欠落画素なしで読み取るニーズが高まっている。特に検査業界において、欠落画素部分のみに極小の異物又はキズを含む異常があった場合、その読取画像にはその異常が表示されなくなるという問題がある。【０００３】
この問題に対し、欠落画素をなくし画像品質を高める技術が提案されている（例えば特許文献１、２）。特許文献１に記載のイメージセンサは、平行四辺形の半導体基板の表面に、対向する一方の辺から他方の辺まで、受光素子を傾斜させて直線的に配置し、対向する一方の辺の一端部且つ受光素子の外側に補間素子を備えている。これにより、センサチップを一定のピッチで配列しても仮想画素が生じず、高密度で画像を読み取ることが可能となると説明されている。【０００４】
特許文献２に記載のイメージセンサは、長方形のセンサチップが長手方向に配列され、隣り合うセンサチップの短手方向に隣接して補間センサチップが配置されている。このイメージセンサは、補間センサチップ上に、センサチップの長手方向の一辺に沿ってライン状に、補間画素を配置した構成を有している。また、特許文献２に記載の他のイメージセンサは、平行四辺形のセンサチップが長手方向に配列されており、長手方向の一辺に沿ってライン状に画素を配置し、対向する辺に沿った一端部に補間画素を配置した構成を有している。【０００５】
特許文献２に記載のイメージセンサはいずれも、隣り合うセンサチップの端部同士の隙間の間隔が使用する温度範囲内で最も大きくなった場合においても欠落画素を補間できる数の画素を配置している。これにより、使用する温度範囲によらず、欠落画素を補間することができると説明されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第４６９７４９４号公報
【特許文献２】特許第６２１４８３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１に記載のイメージセンサは、画素が走査方向に対して回転して配置されているため、回転方向のズレの影響が大きく、補正処理が困難であるという課題があった。【０００８】
また、特許文献２に記載のイメージセンサは、補間センサチップを含む各センサチップの実装位置のズレが影響し、補間画素により高精度に補正することが困難であった。また、平行四辺形のチップは長手方向の一方の辺にライン状の画素が配置され、向かい合う他方の辺に補間画素が配置されているため、補間画素がライン状の画素から離れており、補正処理が困難であるという課題があった。【０００９】
本発明は、上述のような事情に鑑みてなされたもので、読み取る画素を欠落することなく読取対象の画像を高精度に読み取ることができ、補正処理も容易な光電変換素子及び受光ユニットを提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本発明の光電変換素子は、互いに平行な１組の長辺と１組の短辺を含む形状を有する半導体基板と、半導体基板上に設けられ、長辺に平行に配列した第１画素と、半導体基板上に設けられ、第１画素と、長辺に垂直な方向に予め定めた補間画素距離を離間して、長辺に平行に配列した第２画素と、を備え、第２画素は、長辺に垂直な方向の副走査ラインであって、第１画素の短辺に最も近い画素を通る副走査ライン上に存するオーバーラップ画素、及び、オーバーラップ画素よりも短辺に近い補間画素を含むことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、平行四辺形の長辺に平行に画素を配列し、一定距離を離間して補間画素を配列する事により、読み取る画素を欠落することなく読取対象の画像を高精度に読み取ることができ、容易に補正処理することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態に係る受光ユニットの組み立て展開図
【図２】実施の形態１に係る光電変換素子の外形図
【図３】実施の形態１に係る光電変換素子の欠落画素と補間画素を示す拡大図
【図４】実施の形態１に係る受光ユニットの駆動回路を示すブロック図
【図５】従来の光電変換素子の欠落画素と補間画素を示す拡大図
【図６】読み取り時の画像データ配列のイメージ図
【図７】時間補正後の画素データ配列のイメージ図
【図８】他の例の光電変換素子の外形図
【図９】実施の形態２に係る光電変換素子の回路配置を示す図
【図１０】従来の光電変換素子の回路配置を示す図
【図１１】他の例の光電変換素子の回路配置を示す図
【図１２】実施の形態３に係る光電変換素子の外形図
【図１３】実施の形態４に係る光電変換素子の外形図
【図１４】実施の形態５に係る光電変換素子の外形図
【発明を実施するための形態】
【００１３】
以下に、本発明を実施するための形態について図面を参照して詳細に説明する。なお、図中同一又は相当する部分には同じ符号を付す。
【００１４】
実施の形態１．
図１は、実施の形態１に係る受光ユニット１の組み立て展開図である。受光ユニット１は、画像読取装置に備えられる着脱可能な光学ユニットである。受光ユニット１に対して相対的に搬送される画像読取対象２に光を照射して、画像読取対象２での反射光を光電変換素子２０で光電変換した信号を出力することにより、受光ユニット１は画像データを出力する。ここで画像読取対象２は、例えば、貨幣、原稿又は写真である。
【００１５】
受光ユニット１に対する画像読取対象２の搬送方向は、受光ユニット１の短手方向である。すなわち、図１に示すように、画像読取対象２を相対的に搬送しつつ画像を読み取る読取方向が、受光ユニット１の短手方向である。相対的に搬送する動作は、受光ユニット１を固定して画像読取対象２を搬送し、又は、画像読取対象２を固定して受光ユニット１を搬送する動作である。
【００１６】
受光ユニット１は、図１に示すように、光源１１と、光源１１を搭載した基板１２と、基板１２に電源を供給するフレキシブル基板１３と、光源１１の光を内部に導光する導光体１４と、導光体１４の両端を支持するホルダ１５と、を備える。また、受光ユニット１は、画像読取対象２からの反射光を収束し結像させるレンズ体１６と、光源１１及び導光体１４を収納又は支持する筐体１７と、受光ユニット１の上部を覆う透過体１８と、を備える。画像読取対象２は、透過体１８に沿って相対的に搬送される。
【００１７】
さらに、受光ユニット１は、画像読取対象２からの反射光が入射するレンズ体１６の光軸上に配置され、レンズ体１６で収束された光を受光し光電変換する光電変換素子２０と、光電変換素子２０を実装するセンサ基板２１を備える。
【００１８】
光源１１は、任意の発光体であり、例えばＬＥＤチップ又は汎用のモール型ＬＥＤである。導光体１４は、任意の透明部材を成形したものであり、透明部材は、例えば、ガラス材又はアクリル樹脂である。レンズ体１６は、任意の光学レンズであり、例えば、ロッドレンズアレイであり、画像読取対象２からの反射光が入射され、その反射光を光電変換素子２０に収束し結像させる。透過体１８は、任意の透明部材を成形したものであり、透明部材は、例えば、ガラス材又はアクリル樹脂である。
【００１９】
光電変換素子２０は、半導体基板２２の表面に形成された受光部（光電変換部）及び受光部を駆動する駆動回路を備える。センサ基板２１は、外部コネクタ、電子部品及び光電変換素子２０で光電変換した出力を信号処理する信号処理回路を搭載する。センサ基板２１の主走査方向に延在する画像読取位置に、複数の光電変換素子２０が互いに隣接して実装されている。ここで、センサ基板２１の主走査方向は、図１に示すように、受光ユニット１の長手方向であり、読取方向に垂直である。言い換えると、読取方向が副走査方向である。
【００２０】
図２は、光電変換素子２０の外形図である。光電変換素子２０は、図２に示すように、互いに平行な１組の長辺と１組の短辺を有する平行四辺形の半導体基板２２に、光電変換を行う第１画素２０１を配置した固体撮像素子である。隣り合う光電変換素子２０は、平行四辺形の短辺の間に、実装に必要な一定距離の隙間を有している。平行四辺形の長辺は読取方向に垂直の方向である主走査方向に延在している。
【００２１】
光電変換を行う第１画素２０１は平行四辺形の長辺のうちの１辺に沿ってライン状に一定の画素ピッチＡで配列される。画素ピッチＡは、解像度に応じて決定され、例えば、解像度が６００ｄｐｉの場合は、４２．３μｍである。
【００２２】
光電変換素子２０は、第１画素２０１の列から離間して配列される第２画素２０２をさらに備える。図３は、光電変換素子２０の欠落画素２０３と補間画素２０２ａを示す拡大図である。図３に示すように、光電変換素子２０の半導体基板２２をセンサ基板２１に実装する際に、隣り合う光電変換素子２０の短辺の間に一定距離の隙間Ｂが生じる。第１画素２０１は主走査方向の一直線上に配列されているが、実装により生じる隙間Ｂに、主走査方向における欠落画素２０３が生じる。
【００２３】
第２画素２０２は、第１画素２０１の欠落画素２０３を補間するための補間画素２０２ａを含む。第２画素２０２は、第１画素２０１の配列方向に垂直な読取方向に、第１画素２０１の列から予め定めた補間画素距離Ｃだけ離間して配列されている。第２画素２０２は、図３の図面上方から読取方向に見たとき、欠落画素２０３と重複する補間画素２０２ａと、第１画素２０１の最端画素２０１ａと重複するオーバーラップ画素２０２ｂを含む。
【００２４】
すなわち、第１画素２０１及び第２画素２０２は、いずれも半導体基板２２の平行四辺形の長辺に平行に配列されており、長辺に垂直な読取方向において、互いに予め定めた補間画素距離Ｃを離間している。また、第１画素２０１のいずれかを通り読取方向に延在するラインを副走査ラインと呼ぶとき、オーバーラップ画素２０２ｂは、第１画素２０１の配列の最端に位置し短辺に最も近い最端画素２０１ａを通る副走査ライン上に存する。また、補間画素２０２ａは、欠落画素２０３を通る他の副走査ライン上に存する。ここで、欠落画素２０３は、最端画素２０１ａよりも第１画素２０１の配列の中心より離れる方向に位置する。補間画素２０２ａ及びオーバーラップ画素２０２ｂを含む第２画素２０２は、短辺の一方に近い端部から当該短辺の一方から離れる方向に、長辺に平行に配列されている。
【００２５】
図４は、受光ユニット１の駆動回路を示すブロック図である。受光ユニット１は、センサ基板２１上に、光電変換素子２０の出力のタイミングを制御するセンサ制御部３０１を備える。また、受光ユニット１は、光電変換素子２０が出力するアナログ信号をデジタル変換するＡ／Ｄ（Analog/Digital）変換部３０２と、Ａ／Ｄ変換部３０２が出力するデジタル信号を信号処理して画像データ（ＳＧ）を生成して出力する出力データ処理部３０３と、画像データを一時保存するラインメモリ３０４を備える。
【００２６】
センサ制御部３０１、Ａ／Ｄ変換部３０２、出力データ処理部３０３及びラインメモリ３０４は任意のハードウェア構成で実現してもよく、例えば、ＡＳＩＣ（Application Specific Integrated Circuit；特定用途向け集積回路）を用いて各構成部を一体化してもよい。
【００２７】
センサ制御部３０１は、外部クロック信号（ＳＣＬＫ）に基づいて、読み出し用のクロック信号（ＣＬＫ）を生成し、各光電変換素子２０に出力する。また、センサ制御部３０１は、光電変換素子２０それぞれの出力のタイミングで、クロック信号に同期したシフト信号（ＳＩ）を各光電変換素子２０に対して順次出力する。
【００２８】
センサ制御部３０１から入力されるシフト信号に基づいて、各光電変換素子２０は内部に実装する出力スイッチを順次切り替え、受光した光を光電変換したアナログ信号（Ｓｏｕｔ）を順次出力する。Ａ／Ｄ変換部３０２は、各光電変換素子２０から出力されたアナログ信号（Ｓｏｕｔ）をデジタル変換して出力データ処理部３０３に出力する。
【００２９】
出力データ処理部３０３は、補正処理又はデータ並べ替え処理を含む信号処理を実行した画像データをラインメモリ３０４に一時保存させる。ラインメモリ３０４に保存した画像データは、光電変換素子２０の第１画素２０１及び第２画素２０２が出力するアナログ信号（Ｓｏｕｔ）に基づく画像データを含む。
【００３０】
出力データ処理部３０３は、ラインメモリ３０４に保存する画像データに対して時間補正を含む信号処理を実行して、補正後の画像データ（ＳＧ）を生成して外部出力する。外部出力する画像データは１ラインの信号であるため、画像読取対象２を相対的に搬送しつつ光電変換素子２０の走査動作を連続して行い画像データを出力することで、視認可能な画像を得ることができる。
【００３１】
以上のように構成された受光ユニット１の動作について説明する。
【００３２】
画像読取対象２は受光ユニット１に対して相対的に搬送される。このとき、光源１１から出射された光は導光体１４に導光され、導光体１４から放射される光が画像読取対象２を照射する。そして、画像読取対象２で反射した反射光が光電変換素子２０の第１画素２０１及び第２画素２０２に入射する。第１画素２０１及び第２画素２０２は、受光した光信号を光電変換して出力する。
【００３３】
光電変換素子２０の第１画素２０１及び第２画素２０２は、センサ制御部３０１から入力されるシフト信号（ＳＩ）をトリガとして主走査方向に順次走査される。具体的には、センサ制御部３０１から入力されるシフト信号に基づいて、各光電変換素子２０は内部に備えた出力スイッチを順次切り替え、受光した光を光電変換したアナログ信号（Ｓｏｕｔ）を順次出力する。
【００３４】
Ａ／Ｄ変換部３０２は、各光電変換素子２０から出力されたアナログ信号（Ｓｏｕｔ）をデジタル変換して出力データ処理部３０３に出力する。出力データ処理部３０３は、入力されるデジタル信号に基づいて生成した画像データをラインメモリ３０４に一時保存させる。また、出力データ処理部３０３は、ラインメモリ３０４に保存する画像データに対して時間補正を含む信号処理を実行して、補正後の画像データ（ＳＧ）を外部出力する。
【００３５】
ここで、従来の長方形の外形を有した光電変換素子５０は、図５に示すように、隣り合う光電変換素子５０との間の隙間Ｂに欠落画素５０３が生じ、画像情報が欠落していた。この場合、周辺の画素から欠落部分の画素値を予測する補正処理が行われていた。ここで、図５は従来の光電変換素子の欠落画素と補間画素を示す拡大図である。
【００３６】
本実施の形態１に係る光電変換素子２０は、図２に示すように外形が平行四辺形であり、長辺の一方に沿って配列した第１画素２０１と予め定めた距離を離間した位置に第２画素２０２を配置している。光電変換素子２０の半導体基板２２が読取方向に対して斜めである辺を有しているため、第２画素２０２の一部の補間画素２０２ａを、第１画素２０１のライン上に存する欠落画素２０３を補間可能な位置に配置することが可能である。
【００３７】
第１画素２０１の中心を通るラインと第２画素２０２の中心を通るラインとの間の補間画素距離Ｃは、画素ピッチＡのｎ倍（ｎは自然数）である。ｎは任意の自然数でよいが、走査時間や実装工程を含む各種制限を考慮した上で、最も小さい数が望ましい。
【００３８】
次に、出力データ処理部３０３が実行する時間補正処理について説明する。
【００３９】
第１画素２０１と第２画素２０２は、センサ制御部３０１から入力されるシフト信号をトリガとして、順次走査されるため、光電変換素子２０の第１画素２０１と第２画素２０２からの出力データは、連続して出力される。
【００４０】
図６は読み取り時の画像データ配列のイメージ図である。図６に示すように光電変換素子２０から出力されるデータは、第１画素２０１が走査した主走査ライン（１）と第２画素２０２が走査した補間ライン（１）が連続している。しかし実際は、第２画素２０２が走査した補間ライン（１）は、補間画素距離Ｃだけ離れた場所のデータ、つまり、ｎラインずれた場所のデータである。言い換えると第２画素２０２が走査した補間ライン（１）のデータは、ｎラインの走査時間分、後の時間に第１画素２０１が走査する主走査ライン（４）のデータに対応している。
【００４１】
よって、第１画素２０１及び第２画素２０２から出力された信号をＡ／Ｄ変換部３０２でデジタル信号に変換された画像データについて、出力データ処理部３０３は、ｎラインの走査時間分互いにずれた第１画素２０１と第２画素２０２の画像データを結合する時間補正処理を実行する。
【００４２】
図７は、時間補正後の画素データ配列のイメージ図であり、ｎが３の場合を示している。この場合、第１画素２０１と第２画素２０２との間の補間画素距離Ｃは画素ピッチＡの３倍である。よって、出力データ処理部３０３は、補間ラインのデータを３ラインの走査時間分ずらして、主走査ラインのデータと結合する。例えば、主走査ライン（４）の画像データと補間ライン（１）の画像データを結合する。
【００４３】
このとき、第２画素２０２は読取方向に見たとき第１画素２０１と重複するオーバーラップ画素２０２ｂを含む。第２画素２０２がオーバーラップ画素２０２ｂを含むことにより、受光ユニット１の使用温度によって隙間Ｂの幅が変化した場合にも、欠落画素２０３の補間が可能となる。また、第１画素２０１の最端画素２０１ａと第２画素２０２のオーバーラップ画素２０２ｂとを比較することにより、適正に補間ができているかの判定が可能となる。
【００４４】
このようにして、出力データ処理部３０３は、第２画素２０２による実測のデータを使用して、欠落画素２０３の補間処理を行うことができるため、欠落画素２０３のない正確な画像データを得ることができる。
【００４５】
また、第１画素２０１と第２画素２０２との間の補間画素距離Ｃを画素ピッチＡの自然数倍とすることで、第２画素２０２の画素データをそのまま使用できるため、時間補正処理を容易かつ正確にすることができる。補間画素の位置が自然数倍でない場合、第１画素２０１と、時間補正後の第２画素２０２と、の走査時間が連続せず、前後ラインの第２画素２０２の画像データから予測する処理が必要となり、処理が複雑になり補正精度も低減する。
【００４６】
以上説明したように本実施の形態１に係る受光ユニット１は、平行四辺形の半導体基板２２の長辺の一方に沿って第１画素２０１を配列し、第１画素２０１から予め定めた補間画素距離Ｃを離間した位置に第２画素２０２を配列した光電変換素子２０を備える。出力データ処理部３０３は、第２画素２０２の出力に基づく画像データを、補間画素距離Ｃに対応する走査時間分ずれた第１画素２０１の出力に基づく画像データと結合することにより、画像データの時間補正を行う。これにより、読み取る画素を欠落することなく正確な画像データを得ることが可能となり、時間補正処理も容易になる。
【００４７】
なお、上記実施の形態１において、第１画素２０１を平行四辺形の長辺に沿って配列するとしたが、図８に示すように、第２画素２０２を平行四辺形の長辺に沿って配列し、第１画素２０１を、第２画素２０２から補間画素距離Ｃを離間した半導体基板２２の中央寄りの位置に配列してもよい。この場合も第１画素２０１及び第２画素２０２は長辺に平行に配列している。
【００４８】
実施の形態２．
実施の形態２に係る受光ユニット１は、実施の形態１と同様の構成を有する。本実施の形態２に係る受光ユニット１に含まれる光電変換素子２０が、実施の形態１で言及しなかった特徴的な構成を有する。
【００４９】
光電変換素子２０は、実施の形態１に記載の構成に加えて、読み出し回路２０５を備える。光電変換素子２０において、読み出し回路２０５は、補間画素２０２ａ及び第１画素２０１を左端から主走査方向に順番に走査し各画素の信号を読み出す。さらに、読み出し回路２０５は、各画素から読み出された信号に対して信号処理を行って図４のＡ／Ｄ変換部３０２に対して出力する。
【００５０】
読み出し回路２０５は、チャンネル回路２０４を主走査方向に配列したブロック回路であり、配列されたチャンネル回路２０４の数は、補間画素２０２ａと第１画素２０１を足し合わせた数と同数である。各チャンネル回路２０４は、光電変換素子２０の左端から順番に、補間画素２０２ａ及び第１画素２０１と、金属配線２０６で接続されている。
【００５１】
読み出し回路２０５は、互いに機能の異なる複数のブロック回路を有する。図９は、読み出し回路２０５が、４つのブロック回路を有する場合の図である。４つのブロック回路は第１のブロック２０５ａ、第２のブロック２０５ｂ、第３のブロック２０５ｃ、第４のブロック２０５ｄである。
【００５２】
補間画素２０２ａ及び第１画素２０１に第１のブロック２０５ａが接続され、第１のブロック２０５ａと第２のブロック２０５ｂが接続されている。同様に、第３のブロック２０５ｃ、第４のブロック２０５ｄも順次、対応するチャンネル毎に接続されている。各ブロック回路はそれぞれ任意の機能を有する。例えば、信号増幅や電荷保持の機能である。各ブロック回路間の接続は、対応するチャンネル毎に金属配線２０６を含む配線で接続されている。
【００５３】
読み出し回路２０５の第１のブロック２０５ａは、図９に示すように、鋭角２０７側の右端部を第２のブロック２０５ｂ以降のブロック回路に対して主走査方向にずらし、半導体基板２２の鋭角２０７側の右端辺である短辺に近づけて配置されている。図９は、本実施の形態２に係る光電変換素子２０の回路配置を示したものである。同様に、第２のブロック２０５ｂは鋭角２０７側の右端部を第３のブロック２０５ｃに対して主走査方向にずらし、半導体基板２２の右端辺に近づけて配置されている。また、第３のブロック２０５ｃの鋭角２０７側の右端部を第４のブロック２０５ｄに対して主走査方向にずらし、半導体基板２２の右端辺に近づけて配置されている。すなわち、第１のブロック２０５ａ、第２のブロック２０５ｂ、第３のブロック２０５ｃ、第４のブロック２０５ｄの鋭角２０７側の右端部が階段状になっている。
【００５４】
このような配置による効果を説明する。従来は、読み出し回路２０５を図１０に示すように、鋭角２０７側の端辺に近づけず、主走査方向に揃った構成を有している。図１０は、従来の光電変換素子２０の回路配置を示したものである。
【００５５】
従来の回路配置を有する光電変換素子２０は、図１０に示すように、読み出し回路２０５の第１のブロック２０５ａ、第２のブロック２０５ｂ、第３のブロック２０５ｃ、第４のブロック２０５ｄが、右端部を揃えて直線的に配置されている。この場合、鋭角２０７近傍に読み出し回路２０５を配置できないため、鋭角２０７に近いチャンネルの第１画素２０１と第１のブロック２０５ａとを接続する配線長が、鋭角２０７から離れたチャンネルと比較して長くなる。このため、鋭角２０７に近いチャンネルの画素の出力が、鋭角２０７から離れたチャンネルの画像より低下する。つまり、画素データに画素位置による出力偏差が生じるという問題が発生する。
【００５６】
これに対し、本実施の形態２に係る読み出し回路２０５は、図９に示すように、第１のブロック２０５ａから第４のブロック２０５ｄの配置位置をずらして、鋭角２０７側の右端辺である短辺に近づけて配置されている。これにより、画素間の接続配線長差が緩和され、従来の出力偏差を低減できる。なお、鈍角２０８側に対しても、鋭角２０７側と同様に鈍角２０８側の左端辺である短辺に各ブロック回路を近づけてもよいが、鈍角２０８側は配線長が大きく変わらないため、近づけなくてもよい。
【００５７】
以上説明したように本実施の形態２に係る受光ユニット１の光電変換素子２０は、各画素の信号を読み出し信号処理する読み出し回路２０５をさらに備える。読み出し回路２０５は、複数のブロック回路を長辺方向にずらして配置し、それぞれのブロック回路の右端部を鋭角２０７側の右端辺に近づけることとした。これにより、画素間の接続配線長差が緩和され、出力偏差を低減することが可能となる。
【００５８】
なお、本実施の形態２に係る受光ユニット１について、すべてのブロック回路を階段状に配置せずに、図１１に示すように一部、右端部をそろえた配置にしてもよい。図１１は、他の例の光電変換素子２０の回路配置を示す図であり、第２のブロック２０５ｂ及び第３のブロック２０５ｃの、右端部を揃えて配置した例を示す。各ブロック回路の機能に応じて、右端部をずらした階段配置又は右端部を揃えた配置のいずれかを選択してもよい。図９に示すような、全て階段配置の構成は、配線間の干渉や、配線領域の確保による面積増大のデメリットもある。階段配置及び端を揃えた配置を適宜選択した構成は、全体の出力偏差を低減することができるとともに、配線間の干渉又は配線領域の面積の点において、全て階段配置の構成より有利である。
【００５９】
実施の形態３．
実施の形態３に係る受光ユニット１は、実施の形態１と同様の構成を有するが、光電変換素子４０ａ，４０ｂの構成のみ異なる。本実施の形態３に係る受光ユニット１に含まれる光電変換素子４０ａ，４０ｂの半導体基板４２ａ、４２ｂの形状が、実施の形態１，２の平行四辺形と異なり、台形である。すなわち、光電変換素子４０ａ，４０ｂの半導体基板４２ａ、４２ｂは、図１２に示すように、主走査方向に互いに平行な１組の辺と、副走査方向に延在する直線を対称軸とする線対称の１組の傾斜辺を含む台形形状を有する。図１２は本実施の形態３に係る光電変換素子４０ａ，４０ｂの外形図である。
【００６０】
図１２に示すように、第１画素２０１は、実施の形態１，２と同じく、主走査方向に平行な１組の辺のうちの一方の辺に沿って配列されている。第２画素２０２は、主走査方向に平行な１組の辺の間であって、第１画素２０１と予め定めた距離を離隔した位置に、傾斜辺に近い端部から主走査方向に配列されている。
【００６１】
半導体基板４２ａ、４２ｂの主走査方向に互いに平行な１組の辺は、短辺と長辺である。隣り合う光電変換素子４０ａ，４０ｂは、第１画素２０１と第２画素２０２の配列方法が異なる。光電変換素子４０ａは、長辺に沿って第１画素２０１が配列され、光電変換素子４０ｂは、短辺に沿って第１画素２０１が配列されている。そして、光電変換素子４０ｂの第１画素２０１から予め定めた距離を離隔した位置に、傾斜辺に近い両端部から傾斜辺から離れる方向に補間画素２０２ａを含む第２画素２０２が配列している。
【００６２】
このような光電変換素子４０ａ、４０ｂを交互に主走査方向に配列することにより、副走査方向に見たとき、第１画素２０１の列と第２画素２０２の列との、一部が重複する。すなわち、第１画素２０１の欠落画素２０３を第２画素２０２の補間画素２０２ａで補間することが可能である。
【００６３】
以上説明したように本実施の形態３に係る受光ユニット１は、台形形状の半導体基板４２ａ、４２ｂ上に第１画素２０１又は第２画素２０２を配列した光電変換素子４０ａ、４０ｂを交互に配列した構成を有する。光電変換素子４０ａには、半導体基板４２ａの長辺に沿って第１画素２０１が配列されている。また、光電変換素子４０ｂには、半導体基板４２ｂの短辺に沿って第１画素２０１が配列され、第１画素２０１から予め定めた距離を離隔した位置に、傾斜辺に近い両端部から主走査方向に、補間画素２０２ａを含む第２画素２０２が配列されている。これにより、読み取る画素を欠落することなく正確な画像データを得ることが可能な他の方法を提供できる。
【００６４】
実施の形態４．
実施の形態４に係る受光ユニット１は、実施の形態１と同様の構成を有するが、光電変換素子４０ｃの構成のみ異なる。本実施の形態４に係る受光ユニット１に含まれる光電変換素子４０ｃの半導体基板４２ｃの形状は、実施の形態３と同様の台形である。図１３は本実施の形態４に係る光電変換素子４０ｃの外形図である。
【００６５】
図１３に示すように、第１画素２０１は、台形形状の半導体基板４２ｃの主走査方向に平行な１組の辺のうちの長辺に沿って配列されている。なお、第２画素２０２は、配列されていない。
【００６６】
半導体基板４２ｃの平行な１組の辺は、短辺と長辺である。主走査方向に隣接する２以上の光電変換素子４０ｃは同じ構成であるが、配列の向きが異なる。隣接する光電変換素子４０ｃは、互いに、副走査方向における上下を反転させて配置されている。
【００６７】
このように、光電変換素子４０ｃを交互に副走査方向における上下を反転させて配置することにより、副走査方向に見たとき、隣接する光電変換素子４０ｃの第１画素２０１同士は、列の一部が重複する。すなわち、隣接する２つの半導体基板４２ｃのうちの一方に配列された第１画素２０１の欠落画素２０３を、他方の半導体基板４２ｃに配列された第１画素２０１で補間することが可能である。つまり、一方の半導体基板４２ｃ上の第１画素２０１が、他方の半導体基板４２ｃ上の第１画素２０１の欠落画素２０３を補間する第２画素２０２として機能している。
【００６８】
したがって、本実施の形態４においては、第１画素２０１のみで画素補間が可能となり、光電変換素子４０ｃの構成が簡略化される。また、一種類の光電変換素子４０ｃを用いることが可能となり、実施の形態３に比べて部品の種類を削減できる。
【００６９】
以上説明したように本実施の形態４に係る受光ユニット１は、台形形状の半導体基板４２ｃの長辺に沿って第１画素２０１のみを配列した光電変換素子４０ｃを交互に副走査方向における上下を反転させて配置した構成を有する。これにより、簡易な構成で、読み取る画素を欠落することなく正確な画像データを得ることが可能になる。
【００７０】
実施の形態５．
実施の形態５に係る受光ユニット１は、実施の形態１と同様の構成を有するが、光電変換素子４０ｄの構成のみ異なる。本実施の形態５に係る受光ユニット１に含まれる光電変換素子４０ｄの半導体基板４２ｄの形状は、実施の形態３と同様の台形である。図１４は本実施の形態５に係る光電変換素子４０ｄの外形図である。
【００７１】
図１４に示すように、第１画素２０１は、台形形状の半導体基板４２ｄの主走査方向に平行な１組の辺のうちの短辺に沿って配列されている。補間画素２０２ａを含む第２画素２０２は、主走査方向に平行な１組の辺の間であって、第１画素２０１と予め定めた距離を離隔した位置に、傾斜辺に近い両端部から傾斜辺から離れる方向に、主走査方向に平行に配列されている。
【００７２】
半導体基板４２ｄの平行な１組の辺は、短辺と長辺である。主走査方向に隣接する２以上の光電変換素子４０ｄは同じ構成であるが、配列の向きが異なる。隣接する光電変換素子４０ｄは、互いに、副走査方向における上下を反転させて配置されている。
【００７３】
このように、光電変換素子４０ｄを交互に副走査方向における上下を反転させて配置することにより、副走査方向に見たとき、１つの光電変換素子４０ｄの第１画素２０１と第２画素２０２は、列の一部が重複し、互いに隣接する２つの光電変換素子４０ｄの第２画素２０２同士も、列の一部が重複する。すなわち、第１画素２０１の欠落画素２０３を、互いに隣接する２つの光電変換素子４０ｄの第２画素２０２で補間することが可能である。
【００７４】
したがって、本実施の形態５においては、短辺に第１画素２０１を配列し、第１画素２０１と予め定めた距離を離隔した位置に、傾斜辺に近い両端部から主走査方向に第２画素２０２を配列した構成を有する１種類の光電変換素子４０ｄを用いることが可能となり、実施の形態３に比べて部品の種類を削減できる。
【００７５】
なお、第１画素２０１は、半導体基板４２ａの短辺に沿って配列するとしたが、第２画素２０２との重複を実現できる位置であれば、第１画素を副走査方向にシフトさせてもよい。すなわち、第１画素２０１の位置を、短辺から離して第２画素２０２に近づけてもよい。
【００７６】
以上説明したように本実施の形態５に係る受光ユニット１の光電変換素子４０ｄは、台形形状の半導体基板４２ｄの短辺に沿って第１画素２０１を配列し、第１画素２０１と予め定めた距離を離隔した位置に、傾斜辺に近い両端部から主走査方向に第２画素２０２を配列した構成を有する。そして、光電変換素子４０ｄを交互に副走査方向における上下を反転させて配置させる。これにより、簡易な構成で、読み取る画素を欠落することなく正確な画像データを得ることが可能な他の方法を提供することができる。
【００７７】
このように本発明は、互いに平行な１組の辺を含む形状を有する半導体基板上に、１組の辺のうちの１辺に平行に配列した第１画素と、第１画素と予め定めた補間画素距離を離間して、１辺に平行に配列した第２画素と、を備え、第２画素は、１辺に垂直な方向の副走査ラインであって、第１画素の配列の最端に位置する最端画素を通る副走査ライン上に存するオーバーラップ画素、及び、最端画素よりも第１画素の配列の中心より離れる方向に位置する欠落画素を通る他の副走査ライン上に存する補間画素を含むこととした。これにより、読み取る画素を欠落することなく読取対象の画像を高精度に読み取ることができ、容易に補正処理することが可能となる。
【００７８】
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施の形態及び変形が可能とされるものである。また、上述した実施の形態は、この発明を説明するためのものであり、本発明の範囲を限定するものではない。すなわち、本発明の範囲は、実施の形態ではなく、特許請求の範囲によって示される。そして、特許請求の範囲内及びそれと同等の発明の意義の範囲内で施される様々な変形が、この発明の範囲内とみなされる。
【００７９】
例えば、上記実施の形態１，２において、光電変換素子２０の半導体基板２２は平行四辺形であるとし、上記実施の形態３−５において、光電変換素子４０ａ，４０ｂ，４０ｃ，４０ｄの半導体基板４２ａ，４２ｂ，４２ｃ，４２ｄは台形であるとしたが、半導体基板は互いに平行な１組の辺を含む形状であれば他の形状でもよい。
【００８０】
本出願は、２０１８年５月２３日に出願された、日本国特許出願特願２０１８−０９９１７１号に基づく。本明細書中に日本国特許出願特願２０１８−０９９１７１号の明細書、特許請求の範囲、図面全体を参照として取り込むものとする。
【符号の説明】
【００８１】
１  受光ユニット、２  画像読取対象、１１  光源、１２  基板、１３  フレキシブル基板、１４  導光体、１５  ホルダ、１６  レンズ体、１７  筐体、１８  透過体、２０，４０ａ，４０ｂ，４０ｃ，４０ｄ，５０  光電変換素子、２１  センサ基板、２２，４２ａ，４２ｂ，４２ｃ，４２ｄ  半導体基板、２０１，５０１  第１画素、２０１ａ  最端画素、２０２  第２画素、２０２ａ  補間画素、２０２ｂ  オーバーラップ画素、２０３，５０３  欠落画素、２０４  チャンネル回路、２０５  読み出し回路、２０５ａ  第１のブロック、２０５ｂ  第２のブロック、２０５ｃ  第３のブロック、２０５ｄ  第４のブロック、２０６  金属配線、２０７  鋭角、２０８  鈍角、３０１  センサ制御部、３０２  Ａ／Ｄ変換部、３０３  出力データ処理部、３０４  ラインメモリ、Ａ  画素ピッチ、Ｂ  隙間、Ｃ  補間画素距離。
【図１】
2019225410.tif 000003
【図２】
2019225410.tif 000004
【図３】
2019225410.tif 000005
【図４】
2019225410.tif 000006
【図５】
2019225410.tif 000007
【図６】
2019225410.tif 000008
【図７】
2019225410.tif 000009
【図８】
2019225410.tif 000010
【図９】
2019225410.tif 000011
【図１０】
2019225410.tif 000012
【図１１】
2019225410.tif 000013
【図１２】
2019225410.tif 000014
【図１３】
2019225410.tif 000015
【図１４】
2019225410.tif 000016
【手続補正書】
【提出日】令和1年9月6日(2019.9.6)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
上記目的を達成するため、本発明の光電変換素子は、互いに平行な１組の辺を含む形状を有する半導体基板と、半導体基板上に設けられ、平行な１組の辺のうちの１辺に平行に配列した第１画素と、半導体基板上に設けられ、第１画素と、１辺に垂直な方向に離間して、１辺の反対側の辺に沿った配列よりも半導体基板の中央寄りの位置に、１辺に平行に配列した第２画素と、を備え、第２画素は、１辺に垂直な方向の副走査ラインであって、第１画素の配列の最端に位置する最端画素を通る副走査ライン上に存するオーバーラップ画素、及び、最端画素よりも第１画素の配列の中心より離れる方向に位置する欠落画素を通る他の副走査ライン上に存する補間画素を含むことを特徴とする。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
互いに平行な１組の辺を含む形状を有する半導体基板と、
前記半導体基板に設けられ、前記平行な１組の辺のうちの１辺に平行に配列した第１画素と、
前記半導体基板に設けられ、前記第１画素と、前記１辺に垂直な方向に離間して、前記１辺の反対側の辺に沿った配列よりも前記半導体基板の中央寄りの位置に、前記１辺に平行に配列した第２画素と、を備え、
前記第２画素は、前記１辺に垂直な方向の副走査ラインであって、前記第１画素の配列の最端に位置する最端画素を通る副走査ライン上に存するオーバーラップ画素、及び、前記最端画素よりも前記第１画素の配列の中心より離れる方向に位置する欠落画素を通る他の副走査ライン上に存する補間画素を含む、
光電変換素子。
【請求項２】
前記１辺に垂直な方向における前記第１画素と前記第２画素との間の距離である補間画素距離は、前記第１画素の画素ピッチの自然数倍である、
請求項１に記載の光電変換素子。
【請求項３】
互いに平行な１組の辺を含む形状を有する、複数の半導体基板と、
複数の前記半導体基板を、一定距離の隙間を介して隣り合わせて、１直線上に実装したセンサ基板と、
前記半導体基板に設けられ、前記平行な１組の辺のうちの１辺に平行に配列した第１画素と、
前記半導体基板に設けられ、前記第１画素と、前記１辺に垂直な方向に離間して、前記１辺の反対側の辺に沿った配列よりも前記半導体基板の中央寄りの位置に、前記１辺に平行に配列した第２画素と、を備え、
前記第２画素は、前記１辺に垂直な方向の副走査ラインであって、前記第１画素の配列の最端に位置する最端画素を通る副走査ライン上に存するオーバーラップ画素、及び、前記最端画素よりも前記第１画素の配列の中心より離れる方向に位置する欠落画素を通る他の副走査ライン上に存する補間画素を含む、
受光ユニット。
【請求項４】
前記１辺に垂直な方向における前記第１画素と前記第２画素との間の距離である補間画素距離は、前記第１画素の画素ピッチの自然数倍である、
請求項３に記載の受光ユニット。
【請求項５】
前記補間画素は、前記１辺に垂直な方向の副走査ラインであって、隣り合う前記半導体基板の前記隙間に発生する前記欠落画素を通る副走査ライン上に位置する、
請求項３又は４に記載の受光ユニット。
【請求項６】
前記補間画素及び前記第１画素を端から順番に主走査方向に走査して各画素の信号を読み出し、信号処理を実行する読み出し回路をさらに備え、
前記読み出し回路は、互いに機能の異なる複数のブロック回路を含み、
前記ブロック回路は、各画素に対応するチャンネル回路を前記主走査方向に配列したものであり、
複数の前記ブロック回路の少なくとも一部の端部を前記主走査方向にずらして基板の端辺に近づけて配置した、
請求項３から５のいずれか１項に記載の受光ユニット。
【請求項７】
互いに配線接続された複数の前記ブロック回路は、それぞれの機能に応じて、前記ブロック回路の端部を前記主走査方向にずらして配置し、又は、前記ブロック回路の端部を揃えて配置する、
請求項６に記載の受光ユニット。
【請求項８】
前記半導体基板の前記平行な１組の辺は長辺であり、前記長辺と異なる互いに平行な１組の短辺をさらに有し、
前記第１画素は、前記長辺の一方に沿って配列されており、
前記第２画素は、前記短辺の一方に近い端部から前記短辺の一方から離れる方向に、前記長辺に平行に配列されている、
請求項３から７のいずれか１項に記載の受光ユニット。
【請求項９】
前記半導体基板の前記平行な１組の辺は、長辺と短辺であり、前記長辺と垂直の方向に延在する直線を対称軸とする線対称の１組の傾斜辺をさらに有し、
前記第１画素は、前記半導体基板の前記長辺に沿って配列されており、
隣接する２つの前記半導体基板は、互いに、副走査方向における上下を反転させて配置され、
隣接する２つの前記半導体基板のうちの一方に配列された前記第１画素が、他方の前記半導体基板に配列された前記第１画素の前記欠落画素を補間する前記第２画素として機能する、
請求項３から７のいずれか１項に記載の受光ユニット。
【請求項１０】
前記センサ基板に、前記第１画素及び前記第２画素の出力に基づいて画像データを処理する出力データ処理部をさらに備え、
前記出力データ処理部は、前記第２画素を、前記１辺に垂直な方向における前記第１画素と前記第２画素との間の距離である補間画素距離に対応する走査時間分ずれた時間に走査する前記第１画素と結合する時間補正処理を実行する、
請求項３から９のいずれか１項に記載の受光ユニット。
【請求項１１】
互いに平行な１組の辺を含む形状を有する、複数の半導体基板と、
複数の前記半導体基板を、一定距離の隙間を介して隣り合わせて、１直線上に実装したセンサ基板と、
前記半導体基板に設けられ、前記平行な１組の辺のうちの１辺に平行に配列した第１画素と、
前記半導体基板に設けられ、前記第１画素と、前記１辺に垂直な方向に予め定めた補間画素距離を離間して、前記１辺に平行に配列した第２画素と、を備え、
前記第２画素は、前記１辺に垂直な方向の副走査ラインであって、前記第１画素の配列の最端に位置する最端画素を通る副走査ライン上に存するオーバーラップ画素、及び、前記最端画素よりも前記第１画素の配列の中心より離れる方向に位置する欠落画素を通る他の副走査ライン上に存する補間画素を含み、
前記半導体基板の前記平行な１組の辺は、長辺と短辺であり、前記長辺と垂直の方向に延在する直線を対称軸とする線対称の１組の傾斜辺をさらに有し、
隣接する２つの前記半導体基板のうち、一方の前記半導体基板の前記第１画素は前記長辺に沿って配列され、他方の前記半導体基板の前記第１画素は前記短辺に沿って配列されており、
前記第２画素は、前記他方の半導体基板の前記傾斜辺に近い両端部から前記傾斜辺から離れる方向に、前記長辺に平行に配列されている、
受光ユニット。
【請求項１２】
互いに平行な１組の辺を含む形状を有する、複数の半導体基板と、
複数の前記半導体基板を、一定距離の隙間を介して隣り合わせて、１直線上に実装したセンサ基板と、
前記半導体基板に設けられ、前記平行な１組の辺のうちの１辺に平行に配列した第１画素と、
前記半導体基板に設けられ、前記第１画素と、前記１辺に垂直な方向に予め定めた補間画素距離を離間して、前記１辺に平行に配列した第２画素と、を備え、
前記第２画素は、前記１辺に垂直な方向の副走査ラインであって、前記第１画素の配列の最端に位置する最端画素を通る副走査ライン上に存するオーバーラップ画素、及び、前記最端画素よりも前記第１画素の配列の中心より離れる方向に位置する欠落画素を通る他の副走査ライン上に存する補間画素を含み、  
前記半導体基板の前記平行な１組の辺は、長辺と短辺であり、前記長辺と垂直の方向に延在する直線を対称軸とする線対称の１組の傾斜辺をさらに有し、
前記第１画素は、前記半導体基板の前記第１画素は前記短辺に沿って配列されており、
前記第２画素は、前記傾斜辺に近い両端部から前記傾斜辺から離れる方向に、前記長辺に平行に配列されており、
隣接する２つの前記半導体基板は、互いに、副走査方向における上下を反転させて配置される、
受光ユニット。
【請求項１３】
前記補間画素距離は、前記第１画素の画素ピッチの自然数倍である、
請求項１１又は１２に記載の受光ユニット。
【請求項１４】
前記補間画素は、前記１辺に垂直な方向の副走査ラインであって、隣り合う前記半導体基板の前記隙間に発生する前記欠落画素を通る副走査ライン上に位置する、
請求項１１から１３のいずれか１項に記載の受光ユニット。
【請求項１５】
前記補間画素及び前記第１画素を端から順番に主走査方向に走査して各画素の信号を読み出し、信号処理を実行する読み出し回路をさらに備え、
前記読み出し回路は、互いに機能の異なる複数のブロック回路を含み、
前記ブロック回路は、各画素に対応するチャンネル回路を前記主走査方向に配列したものであり、
複数の前記ブロック回路の少なくとも一部の端部を前記主走査方向にずらして基板の端辺に近づけて配置した、
請求項１１から１４のいずれか１項に記載の受光ユニット。
【請求項１６】
互いに配線接続された複数の前記ブロック回路は、それぞれの機能に応じて、前記ブロック回路の端部を前記主走査方向にずらして配置し、又は、前記ブロック回路の端部を揃えて配置する、
請求項１５に記載の受光ユニット。
【請求項１７】
前記センサ基板に、前記第１画素及び前記第２画素の出力に基づいて画像データを処理する出力データ処理部をさらに備え、
前記出力データ処理部は、前記第２画素を、前記補間画素距離に対応する走査時間分ずれた時間に走査する前記第１画素と結合する時間補正処理を実行する、
請求項１１から１６のいずれか１項に記載の受光ユニット。
【手続補正書】
【提出日】令和1年12月25日(2019.12.25)
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
本発明は、受光ユニットに関する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
上記目的を達成するため、本発明の受光ユニットは、互いに平行な１組の長辺と、長辺と異なる互いに平行な１組の短辺を含む形状を有する複数の半導体基板と、複数の半導体基板を、一定距離の隙間を介して隣り合わせて、１直線上に実装したセンサ基板と、半導体基板上に設けられ、長辺に平行に配列した第１画素と、半導体基板上に設けられ、第１画素と、１辺に垂直な方向に離間して、１辺に平行に配列した第２画素と、を備える。第２画素は、１辺に垂直な方向の副走査ラインであって、第１画素の配列の最端に位置する最端画素を通る副走査ライン上に存するオーバーラップ画素、及び、最端画素よりも第１画素の配列の中心より離れる方向に位置する欠落画素を通る他の副走査ライン上に存する補間画素を含む。補間画素及び第１画素を端から順番に主走査方向に走査して各画素の信号を読み出し、信号処理を実行する読み出し回路をさらに備え、読み出し回路は、互いに機能の異なる複数のブロック回路を含み、ブロック回路は、各画素に対応するチャンネル回路を主走査方向に配列したものであり、複数のブロック回路の少なくとも一部の端部を主走査方向にずらして半導体基板の鋭角側の短辺に近づけて配置したことを特徴とする。
【手続補正４】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
互いに平行な１組の長辺と、前記長辺と異なる互いに平行な１組の短辺を含む形状を有する、複数の半導体基板と、
複数の前記半導体基板を、一定距離の隙間を介して隣り合わせて、１直線上に実装したセンサ基板と、
前記半導体基板に設けられ、前記長辺のうちの１辺に平行に配列した第１画素と、
前記半導体基板に設けられ、前記第１画素と、前記１辺に垂直な方向に離間して、前記１辺に平行に配列した第２画素と、を備え、
前記第２画素は、前記１辺に垂直な方向の副走査ラインであって、前記第１画素の配列の最端に位置する最端画素を通る副走査ライン上に存するオーバーラップ画素、及び、前記最端画素よりも前記第１画素の配列の中心より離れる方向に位置する欠落画素を通る他の副走査ライン上に存する補間画素を含み、
前記補間画素及び前記第１画素を端から順番に主走査方向に走査して各画素の信号を読み出し、信号処理を実行する読み出し回路をさらに備え、
前記読み出し回路は、互いに機能の異なる複数のブロック回路を含み、
前記ブロック回路は、各画素に対応するチャンネル回路を前記主走査方向に配列したものであり、
複数の前記ブロック回路の少なくとも一部の端部を前記主走査方向にずらして前記半導体基板の鋭角側の前記短辺に近づけて配置した、
受光ユニット。
【請求項２】
互いに配線接続された複数の前記ブロック回路は、それぞれの機能に応じて、前記ブロック回路の端部を前記主走査方向にずらして前記半導体基板の鋭角側の前記短辺に近づけて配置し、又は、前記ブロック回路の端部を揃えて配置する、
請求項１に記載の受光ユニット。
【請求項３】
前記１辺に垂直な方向における前記第１画素と前記第２画素との間の距離である補間画素距離は、前記第１画素の画素ピッチの自然数倍である、
請求項１又は２に記載の受光ユニット。
【請求項４】
前記補間画素は、前記１辺に垂直な方向の副走査ラインであって、隣り合う前記半導体基板の前記隙間に発生する前記欠落画素を通る副走査ライン上に位置する、
請求項１から３のいずれか１項に記載の受光ユニット。
【請求項５】
前記第１画素は、前記長辺の一方に沿って配列されており、
前記第２画素は、前記短辺の一方に近い端部から前記短辺の一方から離れる方向に、前記長辺に平行に配列されている、
請求項１から４のいずれか１項に記載の受光ユニット。
【請求項６】
前記センサ基板に、前記第１画素及び前記第２画素の出力に基づいて画像データを処理する出力データ処理部をさらに備え、
前記出力データ処理部は、前記第２画素を、前記１辺に垂直な方向における前記第１画素と前記第２画素との間の距離である補間画素距離に対応する走査時間分ずれた時間に走査する前記第１画素と結合する時間補正処理を実行する、
請求項１から５のいずれか１項に記載の受光ユニット。
【請求項７】
互いに平行な１組の辺を含む形状を有する、複数の半導体基板と、
複数の前記半導体基板を、一定距離の隙間を介して隣り合わせて、１直線上に実装したセンサ基板と、
前記半導体基板に設けられ、前記平行な１組の辺のうちの１辺に平行に配列した第１画素と、
前記半導体基板に設けられ、前記第１画素と、前記１辺に垂直な方向に予め定めた補間画素距離を離間して、前記１辺に平行に配列した第２画素と、を備え、
前記第２画素は、前記１辺に垂直な方向の副走査ラインであって、前記第１画素の配列の最端に位置する最端画素を通る副走査ライン上に存するオーバーラップ画素、及び、前記最端画素よりも前記第１画素の配列の中心より離れる方向に位置する欠落画素を通る他の副走査ライン上に存する補間画素を含み、
前記半導体基板の前記平行な１組の辺は、長辺と短辺であり、前記長辺と垂直の方向に延在する直線を対称軸とする線対称の１組の傾斜辺をさらに有し、
隣接する２つの前記半導体基板のうち、一方の前記半導体基板の前記第１画素は前記長辺に沿って配列され、他方の前記半導体基板の前記第１画素は前記短辺に沿って配列されており、
前記第２画素は、前記他方の半導体基板の前記傾斜辺に近い両端部から前記傾斜辺から離れる方向に、前記長辺に平行に配列されている、
受光ユニット。
【請求項８】
互いに平行な１組の辺を含む形状を有する、複数の半導体基板と、
複数の前記半導体基板を、一定距離の隙間を介して隣り合わせて、１直線上に実装したセンサ基板と、
前記半導体基板に設けられ、前記平行な１組の辺のうちの１辺に平行に配列した第１画素と、
前記半導体基板に設けられ、前記第１画素と、前記１辺に垂直な方向に予め定めた補間画素距離を離間して、前記１辺に平行に配列した第２画素と、を備え、
前記第２画素は、前記１辺に垂直な方向の副走査ラインであって、前記第１画素の配列の最端に位置する最端画素を通る副走査ライン上に存するオーバーラップ画素、及び、前記最端画素よりも前記第１画素の配列の中心より離れる方向に位置する欠落画素を通る他の副走査ライン上に存する補間画素を含み、  
前記半導体基板の前記平行な１組の辺は、長辺と短辺であり、前記長辺と垂直の方向に延在する直線を対称軸とする線対称の１組の傾斜辺をさらに有し、
前記第１画素は、前記半導体基板の前記第１画素は前記短辺に沿って配列されており、
前記第２画素は、前記傾斜辺に近い両端部から前記傾斜辺から離れる方向に、前記長辺に平行に配列されており、
隣接する２つの前記半導体基板は、互いに、副走査方向における上下を反転させて配置される、
受光ユニット。
【請求項９】
前記補間画素距離は、前記第１画素の画素ピッチの自然数倍である、
請求項７又は８に記載の受光ユニット。
【請求項１０】
前記補間画素は、前記１辺に垂直な方向の副走査ラインであって、隣り合う前記半導体基板の前記隙間に発生する前記欠落画素を通る副走査ライン上に位置する、
請求項７から９のいずれか１項に記載の受光ユニット。
【請求項１１】
前記補間画素及び前記第１画素を端から順番に主走査方向に走査して各画素の信号を読み出し、信号処理を実行する読み出し回路をさらに備え、
前記読み出し回路は、互いに機能の異なる複数のブロック回路を含み、
前記ブロック回路は、各画素に対応するチャンネル回路を前記主走査方向に配列したものであり、
複数の前記ブロック回路の少なくとも一部の端部を前記主走査方向にずらして基板の端辺に近づけて配置した、
請求項７から１０のいずれか１項に記載の受光ユニット。
【請求項１２】
互いに配線接続された複数の前記ブロック回路は、それぞれの機能に応じて、前記ブロック回路の端部を前記主走査方向にずらして配置し、又は、前記ブロック回路の端部を揃えて配置する、
請求項１１に記載の受光ユニット。
【請求項１３】
前記センサ基板に、前記第１画素及び前記第２画素の出力に基づいて画像データを処理する出力データ処理部をさらに備え、
前記出力データ処理部は、前記第２画素を、前記補間画素距離に対応する走査時間分ずれた時間に走査する前記第１画素と結合する時間補正処理を実行する、
請求項７から１２のいずれか１項に記載の受光ユニット。
【手続補正書】
【提出日】令和2年3月12日(2020.3.12)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
上記目的を達成するため、本発明の受光ユニットは、互いに平行な１組の辺を含む形状を有する複数の半導体基板と、複数の半導体基板を、一定距離の隙間を介して隣り合わせて、１直線上に実装したセンサ基板と、半導体基板に設けられ、平行な１組の辺のうちの１辺に平行に配列した第１画素と、半導体基板に設けられ、第１画素と、１辺に垂直な方向に予め定めた補間画素距離を離間して、１辺に平行に配列した第２画素と、を備える。第２画素は、１辺に垂直な方向の副走査ラインであって、第１画素の配列の最端に位置する最端画素を通る副走査ライン上に存するオーバーラップ画素、及び、最端画素よりも第１画素の配列の中心より離れる方向に位置する欠落画素を通る他の副走査ライン上に存する補間画素を含む。半導体基板の平行な１組の辺は、長辺と短辺であり、長辺と垂直の方向に延在する直線を対称軸とする線対称の１組の傾斜辺をさらに有する。隣接する２つの半導体基板のうち、一方の半導体基板の第１画素は長辺に沿って配列され、他方の半導体基板の第１画素は短辺に沿って配列されている。第２画素は、他方の半導体基板の傾斜辺に近い両端部から傾斜辺から離れる方向に、長辺に平行に配列されていることを特徴とする。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
本発明によれば、平行な１組の辺のうちの１辺に平行に画素を配列し、一定距離を離間して補間画素を配列する事により、読み取る画素を欠落することなく読取対象の画像を高精度に読み取ることができ、容易に補正処理することが可能となる。
【手続補正３】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
互いに平行な１組の辺を含む形状を有する、複数の半導体基板と、
複数の前記半導体基板を、一定距離の隙間を介して隣り合わせて、１直線上に実装したセンサ基板と、
前記半導体基板に設けられ、前記平行な１組の辺のうちの１辺に平行に配列した第１画素と、
前記半導体基板に設けられ、前記第１画素と、前記１辺に垂直な方向に予め定めた補間画素距離を離間して、前記１辺に平行に配列した第２画素と、を備え、
前記第２画素は、前記１辺に垂直な方向の副走査ラインであって、前記第１画素の配列の最端に位置する最端画素を通る副走査ライン上に存するオーバーラップ画素、及び、前記最端画素よりも前記第１画素の配列の中心より離れる方向に位置する欠落画素を通る他の副走査ライン上に存する補間画素を含み、
前記半導体基板の前記平行な１組の辺は、長辺と短辺であり、前記長辺と垂直の方向に延在する直線を対称軸とする線対称の１組の傾斜辺をさらに有し、
隣接する２つの前記半導体基板のうち、一方の前記半導体基板の前記第１画素は前記長辺に沿って配列され、他方の前記半導体基板の前記第１画素は前記短辺に沿って配列されており、
前記第２画素は、前記他方の半導体基板の前記傾斜辺に近い両端部から前記傾斜辺から離れる方向に、前記長辺に平行に配列されている、
受光ユニット。
【請求項２】
互いに平行な１組の辺を含む形状を有する、複数の半導体基板と、
複数の前記半導体基板を、一定距離の隙間を介して隣り合わせて、１直線上に実装したセンサ基板と、
前記半導体基板に設けられ、前記平行な１組の辺のうちの１辺に平行に配列した第１画素と、
前記半導体基板に設けられ、前記第１画素と、前記１辺に垂直な方向に予め定めた補間画素距離を離間して、前記１辺に平行に配列した第２画素と、を備え、
前記第２画素は、前記１辺に垂直な方向の副走査ラインであって、前記第１画素の配列の最端に位置する最端画素を通る副走査ライン上に存するオーバーラップ画素、及び、前記最端画素よりも前記第１画素の配列の中心より離れる方向に位置する欠落画素を通る他の副走査ライン上に存する補間画素を含み、  
前記半導体基板の前記平行な１組の辺は、長辺と短辺であり、前記長辺と垂直の方向に延在する直線を対称軸とする線対称の１組の傾斜辺をさらに有し、
前記第１画素は、前記半導体基板の前記第１画素は前記短辺に沿って配列されており、
前記第２画素は、前記傾斜辺に近い両端部から前記傾斜辺から離れる方向に、前記長辺に平行に配列されており、
隣接する２つの前記半導体基板は、互いに、副走査方向における上下を反転させて配置される、
受光ユニット。
【請求項３】
前記補間画素距離は、前記第１画素の画素ピッチの自然数倍である、
請求項１又は２に記載の受光ユニット。
【請求項４】
前記補間画素は、前記１辺に垂直な方向の副走査ラインであって、隣り合う前記半導体基板の前記隙間に発生する前記欠落画素を通る副走査ライン上に位置する、
請求項１から３のいずれか１項に記載の受光ユニット。
【請求項５】
前記補間画素及び前記第１画素を端から順番に主走査方向に走査して各画素の信号を読み出し、信号処理を実行する読み出し回路をさらに備え、
前記読み出し回路は、互いに機能の異なる複数のブロック回路を含み、
前記ブロック回路は、各画素に対応するチャンネル回路を前記主走査方向に配列したものであり、
複数の前記ブロック回路の少なくとも一部の端部を前記主走査方向にずらして基板の端辺に近づけて配置した、
請求項１から４のいずれか１項に記載の受光ユニット。
【請求項６】
互いに配線接続された複数の前記ブロック回路は、それぞれの機能に応じて、前記ブロック回路の端部を前記主走査方向にずらして配置し、又は、前記ブロック回路の端部を揃えて配置する、
請求項５に記載の受光ユニット。
【請求項７】
前記センサ基板に、前記第１画素及び前記第２画素の出力に基づいて画像データを処理する出力データ処理部をさらに備え、
前記出力データ処理部は、前記第２画素を、前記補間画素距離に対応する走査時間分ずれた時間に走査する前記第１画素と結合する時間補正処理を実行する、
請求項１から６のいずれか１項に記載の受光ユニット。
【国際調査報告】
2019225410.tif 000017
2019225410.tif 000018
2019225410.tif 000019