(57)【要約】  スイッチング電源装置において、制御ＩＣの外付け回路にてスイッチング素子がターンオフ指令を受けてから実際にターンオフするまでの遅延を補正する。  トランス（Ｔ１）の１次側に補助巻線（Ｐ２）を設け、電流共振動作によって補助巻線（Ｐ２）に発生した電圧を抵抗（Ｒ３，Ｒ４）による分圧回路で分圧し、分圧した電圧をスイッチング素子（Ｑａ，Ｑｂ）のターンオフのタイミングを設定するための共振電圧の検出電圧として制御ＩＣ（１２）に供給する、電流共振型のＤＣ−ＤＣコンバータを備えるスイッチング電源装置において、補助巻線（Ｐ２）と分圧回路との間に位相補正用コンデンサ（Ｃｖｗ）を設けて補助巻線（Ｐ２）の電圧よりも分圧回路の電圧の位相を進めて、上記の遅延を補正する。
2019159551.tif 000002
【特許請求の範囲】
【請求項１】
ハイサイドの第１のスイッチング素子およびローサイドの第２のスイッチング素子を直列に接続したハーフブリッジ回路と、共振コンデンサ、共振インダクタおよびトランスの１次巻線からなる電流共振型の共振回路と、前記共振回路から前記トランスを介して送られた電力を整流・平滑して直流の出力電圧にして出力する直流電圧出力回路と、前記第１のスイッチング素子および前記第２のスイッチング素子のオン・オフを制御する機能を集積化した制御部と、前記出力電圧と目標の電圧との誤差信号を前記制御部にフィードバックさせるフィードバック回路とを備えたスイッチング電源装置において、
前記トランスの補助巻線と、
前記補助巻線に生起された電圧を分圧して前記制御部に共振電圧の検出信号として供給する分圧回路と、
前記補助巻線と前記分圧回路との間に接続されて前記分圧回路により分圧された電圧の位相を前記補助巻線に生起された電圧の位相よりも進める位相補正用コンデンサと、
を備えた、スイッチング電源装置。
【請求項２】
前記制御部は、前記分圧回路より供給され電圧をレベルシフトしたレベルシフト信号を出力するレベルシフト回路と、前記誤差信号からハイサイド用の第１のターンオフ閾値およびローサイド用の第２のターンオフ閾値を生成するターンオフ閾値生成回路と、前記レベルシフト信号と前記第１のターンオフ閾値とを比較して前記第１のスイッチング素子をターンオフする第１のターンオフ信号を出力する第１の比較器と、前記レベルシフト信号と前記第２のターンオフ閾値とを比較して前記第２のスイッチング素子をターンオフする第２のターンオフ信号を出力する第２の比較器と、前記第１のターンオフ信号を受けたタイミングで前記第１のスイッチング素子をターンオフするハイサイドドライブ信号および前記第２のターンオフ信号を受けたタイミングで前記第２のスイッチング素子をターンオフするローサイドドライブ信号を出力するドライブ信号生成回路と、を有する請求項１記載のスイッチング電源装置。
【請求項３】
前記ターンオフ閾値生成回路は、アナログの前記誤差信号をデジタルに変換するアナログ・デジタル変換器と、デジタルに変換された前記誤差信号からハイサイド用の第１のデジタルターンオフ閾値およびローサイド用の第２のデジタルターンオフ閾値を生成するデジタル閾値制御部と、前記第１のデジタルターンオフ閾値をアナログに変換して前記第１のターンオフ閾値を出力する第１のデジタル・アナログ変換器と、前記第２のデジタルターンオフ閾値をアナログに変換して前記第２のターンオフ閾値を出力する第２のデジタル・アナログ変換器と、を有する請求項２記載のスイッチング電源装置。
【請求項４】
前記誤差信号の値をＶｆｂとすると、
前記ターンオフ閾値生成回路は、
前記分圧回路より供給され電圧が（−Ｃ×Ｖｆｂ＋Ｄ）を下回ると前記第１のスイッチング素子がオフし（Ｃ，Ｄは正定数）、
前記分圧回路より供給され電圧が（＋Ｃ×Ｖｆｂ−Ｄ）を上回ると前記第２のスイッチング素子がオフするよう、
前記第１のターンオフ閾値および前記第２のターンオフ閾値を生成する、請求項２記載のスイッチング電源装置。
【請求項５】
前記共振インダクタは、前記トランスのリーケージインダクタンスまたは前記トランスを構成するインダクタとは別のインダクタである、請求項１ないし４のいずれか１項に記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流共振型のＤＣ−ＤＣコンバータを備えるスイッチング電源装置に関し、特にスイッチング素子のターンオフ遅延を補正したスイッチング電源装置に関する。
【背景技術】
【０００２】
電流共振型のＤＣ−ＤＣコンバータのスイッチング電源装置は、高効率化・薄型化に適しているため、液晶テレビ、ＡＣ−ＤＣアダプタなどに広く採用されている。この電流共振型のＤＣ−ＤＣコンバータのスイッチング電源装置は、一般に２つのスイッチング素子を直列に接続したハーフブリッジ回路、共振回路、直流電圧出力回路および制御ＩＣ（Integrated Circuit）を備えている。共振回路は、共振コンデンサと共振インダクタとトランスの一次巻線の直列回路によって構成され、共振インダクタは、トランスの漏れインダクタンスを利用することが多いが、独立したインダクタをトランスに外付けしてもよい。【０００３】
ハーフブリッジ回路を構成するスイッチング素子は、制御ＩＣのハイサイドドライブ回路およびローサイドドライブ回路から出力される信号によって交互にオン・オフ制御される。スイッチング素子をオン・オフ制御することで、共振回路の共振電流が制御され、この共振電流がトランスの２次側に伝達され、直流電圧出力回路によって直流の出力電圧に変換される。その出力電圧は、シャントレギュレータによって目標の電圧と比較され、目標の電圧との誤差信号がフォトカプラを介して制御ＩＣに帰還される。制御ＩＣは、帰還された誤差信号を基にスイッチング素子のスイッチング周波数を可変して出力電圧が目標の電圧になるように制御している。【０００４】
ここで、制御ＩＣは、ハーフブリッジ回路のスイッチング素子にターンオン指令およびターンオフ指令を出力するが、制御ＩＣがターンオン指令およびターンオフ指令を出してからスイッチング素子が実際にターンオンおよびターンオフするまでに遅延がある。【０００５】
そこで、スイッチング素子をドライブする動作周波数において、その位相を共振電流がゼロとなるタイミングより所望の時間だけ進めるようにした共振型コンバータが開示されている（たとえば、特許文献１参照）。【０００６】
この特許文献１に記載の共振型コンバータでは、カレントトランスを使って共振電流波形を検出し、ＰＬＬ（Phase Locked Loop）回路を用いて、検出した共振電流がゼロとなるタイミングの直前にスイッチング素子をターンオンしている。この特許文献１では、スイッチング素子の遅延時間を考慮した補正動作は、スイッチング素子をターンオンするタイミングのみに言及しているが、スイッチング素子をターンオフするタイミングにおいても、同じように適用可能である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−１５１６０８号公報（段落〔００１８〕，図２）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、共振電流を検出するためにカレントトランスを使用することは、スイッチング電源装置のコストアップの要因になる。また、位相調整のためのＰＬＬ回路は、制御ＩＣに実装することになるが、回路規模が大きいために制御ＩＣのコストが高くなることがある。【０００９】
さらに、ターンオフ指令が出てからスイッチング素子が実際にターンオフするまでの遅延時間は、スイッチング電源装置の機種によって大きく異なり、一定ではない。たとえば、スイッチング電源装置は、その出力容量に応じて電流容量の異なるスイッチング素子を用いているが、そのスイッチング素子が異なることにより遅延時間も異なっている。また、共振回路の共振コンデンサの容量が異なると、遅延時間も異なってくる。そのため、汎用目的の制御ＩＣにスイッチング素子のターンオフ指令を一律に進める機能を組み込むことは好ましくない。【００１０】
本発明はこのような点に鑑みてなされたものであり、制御ＩＣに外付けする回路にてスイッチング素子のターンオフ指令の遅延を補正することができるスイッチング電源装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明では、上記の課題を解決するために、ハイサイドの第１のスイッチング素子およびローサイドの第２のスイッチング素子を直列に接続したハーフブリッジ回路と、共振コンデンサ、共振インダクタおよびトランスの１次巻線からなる電流共振型の共振回路と、共振回路からトランスを介して送られた電力を整流・平滑して直流の出力電圧にして出力する直流電圧出力回路と、第１のスイッチング素子および第２のスイッチング素子のオン・オフを制御する機能を集積化した制御部と、出力電圧と目標の電圧との誤差信号を制御部にフィードバックさせるフィードバック回路とを備えたスイッチング電源装置が提供される。本発明のスイッチング電源装置は、トランスの補助巻線と、補助巻線に生起された電圧を分圧して制御部に共振電圧の検出信号として供給する分圧回路と、補助巻線と分圧回路との間に接続される位相補正用コンデンサと、を備えている。この位相補正用コンデンサが、分圧回路により分圧された電圧の位相を補助巻線に発生された電圧の位相よりも進めて、ターンオフ指令の遅延を補正する。
【発明の効果】
【００１２】
上記構成のスイッチング電源装置は、位相補正用コンデンサを外付けで追加するだけでターンオフ指令の遅延を補正することができる。また、位相補正用コンデンサは、外付けであるため、スイッチング電源装置の機種によって異なる遅延に対して、位相補正用コンデンサの容量値を調整することで容易に適合させることができるという利点がある。【００１３】
本発明の上記および他の目的、特徴および利点は、本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
【図面の簡単な説明】
【００１４】
【図１】本発明を適用した電流共振型のＤＣ−ＤＣコンバータを備えるスイッチング電源装置の構成例を示す回路図である。
【図２】制御ＩＣの構成例を示す図である。
【図３】制御回路の構成例を示す図である。
【図４】ターンオフ閾値生成回路の入出力特性を示す説明図である。
【図５】ターンオフ信号を生成するタイミングチャートを示す図である。
【図６】補助巻線の電圧と抵抗分圧回路が出力する電圧との周波数応答を説明するための図である。
【図７】ターンオフ閾値生成回路の別の構成例を示す図である。
【発明を実施するための形態】
【００１５】
以下、添付図面を参照しながら、本発明を実施するための形態を詳細に説明する。なお、以下の説明において、構成要素の端子名とその端子における電圧、信号などは、同じ符号を用いることがある。
【００１６】
図１は本発明を適用した電流共振型のＤＣ−ＤＣコンバータを備えるスイッチング電源装置の構成例を示す回路図、図２は制御ＩＣの構成例を示す図、図３は制御回路の構成例を示す図、図４はターンオフ閾値生成回路の入出力特性を示す説明図、図５はターンオフ信号を生成するタイミングチャートを示す図である。
【００１７】
図１に示すスイッチング電源装置は、その入力端子１０ｐ，１０ｎに入力コンデンサＣ１が接続されており、たとえば、力率改善回路によって生成された高圧で一定にされた直流の入力電圧Ｖｉを受けている。入力端子１０ｐ，１０ｎには、また、ハイサイドのスイッチング素子Ｑａとローサイドのスイッチング素子Ｑｂとを直列接続して構成したハーフブリッジ回路が接続されている。スイッチング素子Ｑａ，Ｑｂは、図示の例では、ＮチャネルＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）を使用している。
【００１８】
スイッチング素子Ｑａ，Ｑｂの共通の接続点は、トランスＴ１の１次巻線Ｐ１の一方の端子に接続され、１次巻線Ｐ１の他方の端子は、共振コンデンサＣ６を介してグランドに接続されている。ここで、トランスＴ１の１次巻線Ｐ１と２次巻線Ｓ１，Ｓ２との間にあるリーケージインダクタンス成分および共振コンデンサＣ６は、共振回路を構成している。なお、リーケージインダクタンスを用いず、共振コンデンサＣ６にトランスＴ１を構成するインダクタとは別のインダクタを直列に接続して、当該インダクタを共振回路の共振リアクタンスとするようにしてもよい。
【００１９】
トランスＴ１の２次巻線Ｓ１の一方の端子は、ダイオードＤ３のアノード端子に接続され、２次巻線Ｓ２の一方の端子は、ダイオードＤ４のアノード端子に接続されている。ダイオードＤ３，Ｄ４のカソード端子は、ともに、出力コンデンサＣ１０の正極端子および出力端子１１ｐに接続されている。出力コンデンサＣ１０の負極端子は、２次巻線Ｓ１，Ｓ２の共通の接続点および出力端子１１ｎに接続されている。２次巻線Ｓ１，Ｓ２、ダイオードＤ３，Ｄ４および出力コンデンサＣ１０は、２次巻線Ｓ１，Ｓ２に生起された交流電圧を整流・平滑して直流の出力電圧Ｖｏに変換する回路を構成し、スイッチング電源装置の出力回路を構成している。
【００２０】
出力コンデンサＣ１０の正極端子は、抵抗Ｒ８を介してフォトカプラＰＣ１の発光ダイオードのアノード端子に接続され、発光ダイオードのカソード端子は、シャントレギュレータＳＲ１のカソード端子に接続されている。発光ダイオードのアノード端子およびカソード端子間には、抵抗Ｒ６が接続されている。シャントレギュレータＳＲ１のアノード端子は、出力端子１１ｎに接続されている。シャントレギュレータＳＲ１は、出力コンデンサＣ１０の正極端子と負極端子との間に直列接続された抵抗Ｒ９，Ｒ１０の接続点に接続されたリファレンス端子を有している。シャントレギュレータＳＲ１は、リファレンス端子とカソード端子との間に、抵抗Ｒ７およびコンデンサＣ１１の直列回路が接続されている。
【００２１】
このシャントレギュレータＳＲ１は、出力電圧Ｖｏ（出力コンデンサＣ１０の両端電圧）を分圧した電位と内蔵の基準電圧との差に応じた電流をフォトカプラＰＣ１の発光ダイオードに流すものである。これにより、発光ダイオードには、出力電圧Ｖｏの目標の電圧に対する誤差に相当する電流が流れることになる。フォトカプラＰＣ１のフォトトランジスタは、そのコレクタ端子が制御ＩＣ１２のＦＢ端子に接続され、エミッタ端子がグランドに接続され、コレクタ端子およびエミッタ端子間には、コンデンサＣ２が接続されている。
【００２２】
制御ＩＣ１２は、このスイッチング電源装置を制御する制御部であり、入力コンデンサＣ１の正極端子に接続されたＶＨ端子、グランドに接続されたＧＮＤ端子を有している。制御ＩＣ１２は、また、抵抗Ｒ１を介してスイッチング素子Ｑａのゲート端子に接続されたＨＯ端子、抵抗Ｒ２を介してスイッチング素子Ｑｂのゲート端子に接続されたＬＯ端子を有している。制御ＩＣ１２は、さらに、ハイサイドの電源端子であるＶＢ端子、ハイサイドの基準電位端子であるＶＳ端子、ローサイドの電源端子であるＶＣＣ端子および共振電圧検出用のＶＷ端子を有している。ＶＢ端子とＶＳ端子との間には、コンデンサＣ５が接続され、ＶＳ端子は、スイッチング素子Ｑａ，Ｑｂの共通の接続点に接続されている。ＶＣＣ端子は、コンデンサＣ３の正極端子に接続され、コンデンサＣ３の負極端子はグランドに接続されている。ＶＣＣ端子は、また、ダイオードＤ２のアノード端子に接続され、このダイオードＤ２のカソード端子は、ＶＢ端子に接続されている。
【００２３】
トランスＴ１は、また、その１次側に補助巻線Ｐ２を有している。補助巻線Ｐ２の一方の端子は、位相補正用コンデンサＣｖｗの一方の端子に接続され、補助巻線Ｐ２の他方の端子は、グランドに接続されている。位相補正用コンデンサＣｖｗの他方の端子は、抵抗Ｒ３の一方の端子に接続され、抵抗Ｒ３の他方の端子は、抵抗Ｒ４の一方の端子に接続され、抵抗Ｒ４の他方の端子は、グランドに接続されている。抵抗Ｒ３，Ｒ４の共通の接続点は、制御ＩＣ１２のＶＷ端子に接続されている。
【００２４】
このように、このスイッチング電源装置では、補助巻線Ｐ２と抵抗Ｒ３，Ｒ４による分圧回路との間に位相補正用コンデンサＣｖｗを設けて、分圧回路から出力される電圧の位相を補助巻線Ｐ２に発生する電圧の位相よりも進めるようにしている。
【００２５】
制御ＩＣ１２は、図２に示したように、起動回路２１、制御回路２２、ハイサイドドライブ回路２３およびローサイドドライブ回路２４を有している。起動回路２１は、その入力端子にＶＨ端子が接続されて入力電圧Ｖｉを入力し、出力端子がＶＣＣ端子およびローサイドドライブ回路２４に接続されていて、ローサイドドライブ回路２４に電圧ＶＣＣが供給されている。制御回路２２は、ＶＷ端子に接続されて電圧Ｖｖｗが入力され、ＦＢ端子に接続されて電圧Ｖｆｂが入力されている。制御回路２２は、また、ハイサイドドライブ回路２３に接続されてハイサイドドライブ信号ｈｉ＿ｐｒｅを出力し、ローサイドドライブ回路２４に接続されてローサイドドライブ信号ｌｏ＿ｐｒｅを出力している。ハイサイドドライブ回路２３は、ハイサイドドライブ信号ｈｉ＿ｐｒｅに応じてハイサイドのＱａのスイッチング素子Ｑａをドライブし、ローサイドドライブ回路２４は、ローサイドドライブ信号ｌｏ＿ｐｒｅに応じてローサイドのスイッチング素子Ｑｂをドライブする。
【００２６】
制御回路２２は、図３に示したように、レベルシフト回路３１、ターンオフ閾値生成回路３２、比較器３３，３４およびドライブ信号生成回路３５を有している。レベルシフト回路３１は、一方の端子がＶＷ端子に接続された抵抗Ｒｖｗ３と、一方の端子が内部電源ＶＤＤに接続された抵抗Ｒｖｗ４とを有し、抵抗Ｒｖｗ３および抵抗Ｒｖｗ４の他方の端子は、ともに接続され、レベルシフト回路３１の出力端子を構成している。レベルシフト回路３１の出力端子は、比較器３３の反転入力端子および比較器３４の非反転入力端子にそれぞれ接続されており、電圧Ｖｖｗをレベルシフトした信号Ｖｖｗｓｈｉｆｔを供給している。
【００２７】
ターンオフ閾値生成回路３２は、入力端子にＦＢ端子が接続され、ＦＢ端子の電圧Ｖｆｂが入力される。ターンオフ閾値生成回路３２は、また、ハイサイド用のターンオフ閾値信号Ｖｖｗｔｈ＿ｆｂ＿ｈを出力する出力端子を有し、当該出力端子は比較器３３の非反転入力端子に接続されている。ターンオフ閾値生成回路３２は、さらに、ローサイド用のターンオフ閾値信号Ｖｖｗｔｈ＿ｆｂ＿ｌを出力する出力端子を有し、当該出力端子は比較器３４の反転入力端子に接続されている。このターンオフ閾値生成回路３２は、ＦＢ端子の電圧Ｖｆｂを入力して、ハイサイド用のターンオフ閾値信号Ｖｖｗｔｈ＿ｆｂ＿ｈおよびローサイド用のターンオフ閾値信号Ｖｖｗｔｈ＿ｆｂ＿ｌを生成している。
【００２８】
比較器３３の出力端子は、ドライブ信号生成回路３５に接続され、ハイサイド用のターンオフ信号Ｈｉｇｈ＿ｏｆｆを供給する。比較器３４の出力端子は、ドライブ信号生成回路３５に接続され、ローサイド用のターンオフ信号Ｌｏｗ＿ｏｆｆを供給する。
【００２９】
ドライブ信号生成回路３５は、ハイサイド用のターンオフ信号Ｈｉｇｈ＿ｏｆｆおよびローサイド用のターンオフ信号Ｌｏｗ＿ｏｆｆを基にハイサイドドライブ信号ｈｉ＿ｐｒｅおよびローサイドドライブ信号ｌｏ＿ｐｒｅを生成する。ハイサイドドライブ信号ｈｉ＿ｐｒｅは、ハイサイドドライブ回路２３に供給され、ローサイドドライブ信号ｌｏ＿ｐｒｅは、ローサイドドライブ回路２４に供給される。
【００３０】
この制御回路２２では、ターンオフ閾値生成回路３２が生成したターンオフ閾値信号Ｖｖｗｔｈ＿ｆｂ＿ｈ，Ｖｖｗｔｈ＿ｆｂ＿ｌは、ＶＷ端子の電圧Ｖｖｗをレベルシフトした信号Ｖｖｗｓｈｉｆｔと比較している。これは、負電源を有さない単一電源の制御回路２２では、ターンオフ閾値生成回路３２が負のターンオフ閾値信号Ｖｖｗｔｈ＿ｆｂ＿ｌを生成することができないからであり、そのために、０ボルトを中心に変化する比較対象の電圧Ｖｖｗをレベルシフトしている。これにより、レベルシフトされた信号Ｖｖｗｓｈｉｆｔは、正の電圧範囲においてターンオフ閾値信号Ｖｖｗｔｈ＿ｆｂ＿ｈ，Ｖｖｗｔｈ＿ｆｂ＿ｌと比較することができる。
【００３１】
次に、図４および図５を参照して制御回路２２の動作を説明する。なお、図４および図５では、説明を簡単にするために、ＶＷ端子の電圧Ｖｖｗおよびターンオフ閾値信号Ｖｖｗｔｈ＿ｆｂ＿ｈ，Ｖｖｗｔｈ＿ｆｂ＿ｌは、それぞれ０ボルトを中心に変化しているとして示している。
【００３２】
まず、ターンオフ閾値生成回路３２は、図４に示す入出力特性を有している。すなわち、ハイサイド用のターンオフ閾値信号Ｖｖｗｔｈ＿ｆｂ＿ｈは、負荷の重さが所定の重さまで軽減する期間、電圧Ｖｆｂに応じて初期値の「Ｄ」から「−Ｃ」の傾きで変化する特性
Ｖｖｗｔｈ＿ｆｂ＿ｈ＝−Ｃ・Ｖｆｂ＋Ｄ    （１）
を有している。また、ローサイド用のターンオフ閾値信号Ｖｖｗｔｈ＿ｆｂ＿ｌは、負荷の重さが所定の重さまで軽減する期間、電圧Ｖｆｂに応じて初期値の「−Ｄ」から「Ｃ」の傾きで変化する特性
Ｖｖｗｔｈ＿ｆｂ＿ｌ＝＋Ｃ・Ｖｆｂ−Ｄ    （２）
を有している。ここで、ＣとＤは正定数である。なお、この図４に示した閾値は、レベルシフト回路３１によってシフトアップされる前の電圧Ｖｖｗに対してのものである。
【００３３】
次に、この電圧Ｖｖｗとターンオフ閾値信号Ｖｖｗｔｈ＿ｆｂ＿ｈ，Ｖｖｗｔｈ＿ｆｂ＿ｌとからハイサイドドライブ信号ｈｉ＿ｐｒｅおよびローサイドドライブ信号ｌｏ＿ｐｒｅを生成するタイミングについて図５を参照して説明する。図５には、上から、ＶＷ端子の電圧Ｖｖｗの波形、ハイサイドドライブ信号ｈｉ＿ｐｒｅおよびローサイドドライブ信号ｌｏ＿ｐｒｅを示している。なお、図１に示す構成では、電圧Ｖｖｗは、共振コンデンサＣ６の電圧そのものに比例するものではなく、スイッチング素子Ｑａ，Ｑｂのオンオフおよび共振コンデンサＣ６の電圧によって決まる、１次巻線Ｐ１の電圧に比例するものであることに注意されたい。
【００３４】
ここで、ＶＷ端子の電圧Ｖｖｗが変化し、たとえば時刻ｔ０にて、電圧Ｖｖｗがローサイドのターンオフ閾値信号Ｖｖｗｔｈ＿ｆｂ＿ｌまで上昇すると、比較器３４が出力するターンオフ信号Ｌｏｗ＿ｏｆｆは、ローレベルからハイレベルになる。ドライブ信号生成回路３５は、ハイレベルのターンオフ信号Ｌｏｗ＿ｏｆｆが入力されると、ローサイドドライブ信号ｌｏ＿ｐｒｅをローレベルにして出力する。次に、時刻ｔ１にて、電圧Ｖｖｗがハイサイドのターンオフ閾値信号Ｖｖｗｔｈ＿ｆｂ＿ｈまで低下すると、比較器３３が出力するターンオフ信号Ｈｉｇｈ＿ｏｆｆは、ローレベルからハイレベルになる。ドライブ信号生成回路３５は、ハイレベルのターンオフ信号Ｈｉｇｈ＿ｏｆｆが入力されると、ハイサイドドライブ信号ｈｉ＿ｐｒｅをローレベルにして出力する。
【００３５】
なお、ハイサイドドライブ信号ｈｉ＿ｐｒｅがハイレベルに立ち上がるのは、ローサイドドライブ信号ｌｏ＿ｐｒｅがローレベルに立ち下がってから所定のデッドタイムの経過後である。同様に、ローサイドドライブ信号ｌｏ＿ｐｒｅがハイレベルに立ち上がるのは、ハイサイドドライブ信号ｈｉ＿ｐｒｅがローレベルに立ち下がってから所定のデッドタイムの経過後である。
【００３６】
ここで、電圧Ｖｖｗをレベルシフト回路３１でシフトアップした場合、図４に示すターンオフ閾値信号Ｖｖｗｔｈ＿ｆｂ＿ｈ，Ｖｖｗｔｈ＿ｆｂ＿ｌが上下対称の特性からどのように変化するかについて考える。まず、電圧Ｖｖｗをシフトアップした信号Ｖｖｗｓｈｉｆｔは、
Ｖｖｗｓｈｉｆｔ＝Ｅ・ＶＤＤ＋Ｆ・Ｖｖｗ    （３）
で表される。ここで、レベルシフト回路３１の抵抗Ｒｖｗ３，Ｒｖｗ４の抵抗値もそれぞれＲｖｗ３，Ｒｖｗ４とすると、Ｅ，Ｆは、
Ｅ＝Ｒｖｗ３／（Ｒｖｗ３＋Ｒｖｗ４）    （４）
Ｆ＝Ｒｖｗ４／（Ｒｖｗ３＋Ｒｖｗ４）    （５）
となる。
【００３７】
したがって、（１）式に対する信号Ｖｖｗｓｈｉｆｔは、
Ｖｖｗｓｈｉｆｔ＝Ｅ・ＶＤＤ＋Ｆ（−Ｃ・Ｖｆｂ＋Ｄ）
＝−Ｃ・Ｆ・Ｖｆｂ＋（Ｅ・ＶＤＤ＋Ｄ・Ｆ）    （６）
となる。一方、（２）式に対する信号Ｖｖｗｓｈｉｆｔは、
Ｖｖｗｓｈｉｆｔ＝Ｅ・ＶＤＤ＋Ｆ（Ｃ・Ｖｆｂ−Ｄ）
＝Ｃ・Ｆ・Ｖｆｂ＋（Ｅ・ＶＤＤ−Ｄ・Ｆ）    （７）
となる。
【００３８】
なお、この実施の形態では、抵抗Ｒｖｗ３，Ｒｖｗ４は、同じ抵抗値にして、Ｒｖｗ３＝Ｒｖｗ４としており、この場合、（４）式および（５）式は、
Ｅ＝Ｆ＝１／２    （８）
と簡単になる。この（８）式を（６）式に代入すると、
Ｖｖｗｓｈｉｆｔ＝−Ｃ・Ｖｆｂ／２＋（ＶＤＤ＋Ｄ）／２    （９）
となり、さらに、（８）式を（７）式に代入すると、
Ｖｖｗｓｈｉｆｔ＝Ｃ・Ｖｆｂ／２＋（ＶＤＤ−Ｄ）／２    （１０）
となる。
【００３９】
次に、トランスＴ１の補助巻線Ｐ２と抵抗Ｒ３，Ｒ４による分圧回路との間に位相補正用コンデンサＣｖｗを設置したときに、位相補正用コンデンサＣｖｗによってどの程度の遅延を補正することができるかについて説明する。
【００４０】
図６は補助巻線の電圧と抵抗分圧回路が出力する電圧との周波数応答を説明するための図である。
位相補正用コンデンサＣｖｗおよび抵抗Ｒ３，Ｒ４を含む回路の周波数応答Ｐ（ｊω）は、その出力電圧と入力電圧との比、すなわち、
Ｐ（ｊω）＝Ｖｖｗ／Ｖａｕｘ    （１１）
で表される。ここで、Ｖａｕｘは、補助巻線Ｐ２に発生する電圧であり、Ｖｖｗは、制御ＩＣ１２のＶＷ端子に供給される電圧である。
【００４１】
電圧Ｖｖｗは、電圧Ｖａｕｘを位相補正用コンデンサＣｖｗおよび抵抗Ｒ３，Ｒ４で分圧した電圧値であるので、位相補正用コンデンサＣｖｗのインピーダンスをＺｃｖｗとすると、
Ｖｖｗ＝Ｖａｕｘ・（Ｒ４／（Ｚｃｖｗ＋Ｒ３＋Ｒ４））    （１２）
となるので、これから、
Ｖｖｗ／Ｖａｕｘ＝Ｒ４／（Ｚｃｖｗ＋Ｒ３＋Ｒ４）    （１３）
が得られる。ここで、位相補正用コンデンサＣｖｗのインピーダンスＺｃｖｗは、１／ｊωＣｖｗであるので、周波数応答Ｐ（ｊω）は、
【００４２】
【数１】
2019159551.tif 000003
となる。
【００４３】
次に、その周波数応答Ｐ（ｊω）の位相θを求める。そのためには、まず、（１４）式の分母と分子に、−ｊωＣｖｗ（Ｒ３＋Ｒ４）＋１を掛ける。これにより、
【００４４】
【数２】
2019159551.tif 000004
が得られる。この（１５）式において、右辺の第１項目は実部Ｒｅであり、第２項目は虚部Ｉｍである。
この（１５）式から、周波数応答Ｐ（ｊω）の位相θは、
【００４５】
【数３】
2019159551.tif 000005
となる。
【００４６】
また、周波数応答Ｐ（ｊω）のゲイン｜Ｐ（ｊω）｜は、
【００４７】
【数４】
2019159551.tif 000006
となる。
【００４８】
ここで、（１６）式および（１７）式に具体的な数値を代入してみる。たとえば、スイッチング周波数が１００ｋＨｚ、位相補正用コンデンサＣｖｗが１ｎＦ、抵抗Ｒ３が２０ｋΩ、抵抗Ｒ４が２ｋΩとした場合、ω＝２π×１００×１０＾３、Ｃｖｗ＝１×１０＾（−９）、Ｒ３＝２０×１０＾３、Ｒ４＝２×１０＾３が代入される。すると、周波数応答Ｐ（ｊω）の位相θは、
θ＝４．１３８°    （１８）
が得られ、ゲイン｜Ｐ（ｊω）｜は、
｜Ｐ（ｊω）｜＝０．０９０６６９    （１９）
となる。
【００４９】
この位相θを１００ｋＨｚの周期（１０μ秒）で見ると、
１０μ秒×（４．１３８／３６０）＝０．１１５μ秒    （２０）
が得られる。この結果、（１８）式からは、補助巻線Ｐ２の電圧Ｖａｕｘに対して電圧Ｖｖｗの位相が４．１３８°進んでいることが分かる。また、このときのターンオフ遅延時間は、０．１１５μ秒（１１５ｎ秒）だけ補正できることが分かる。
【００５０】
なお、ゲイン｜Ｐ（ｊω）｜は、位相補正用コンデンサＣｖｗが存在しない従来の場合では、
｜Ｐ’（ｊω）｜＝Ｒ４／（Ｒ３＋Ｒ４）＝０．０９０９０９    （２１）
であるので、位相補正用コンデンサＣｖｗを設けたことによるゲインの低下はほとんどないことが分かる。
【００５１】
このターンオフ遅延時間の補正量は、（１５）式において、スイッチング周波数（＝ω／２π）および抵抗Ｒ３，Ｒ４が変わらないので、外付けの位相補正用コンデンサＣｖｗの容量値によって決まる。したがって、位相補正用コンデンサＣｖｗの容量値を調整することにより、ターンオフのタイミング合わせの調整は、容易に行うことができる。
【００５２】
次に、制御回路２２のターンオフ閾値生成回路３２において、図３のターンオフ閾値生成回路３２では、ターンオフ閾値を生成する処理をアナログで行ったが、そのターンオフ閾値生成処理をデジタルで行う場合について説明する。
【００５３】
図７はターンオフ閾値生成回路の別の構成例を示す図である。
ターンオフ閾値生成回路３２は、アナログ・デジタル変換器４１と、デジタル閾値制御部４２と、デジタル・アナログ変換器４３，４４とを有している。アナログ・デジタル変換器４１は、入力端子がＦＢ端子に接続され、出力端子がデジタル閾値制御部４２に接続されて、アナログの電圧Ｖｆｂを１０ビットのデジタル信号Ｄｆｂに変換する。デジタル閾値制御部４２は、第１の出力端子がデジタル・アナログ変換器４３の入力端子に接続され、第２の出力端子がデジタル・アナログ変換器４４の入力端子に接続されている。デジタル閾値制御部４２は、入力されたデジタル信号Ｄｆｂを処理して、第１の出力端子にハイサイドのスイッチング素子Ｑａをターンオフする閾値の１０ビットのデジタル信号Ｄｖｗｔｈ＿ｆｂ＿ｈを出力する。このデジタル閾値制御部４２における処理は、図４に示したターンオフ閾値生成回路３２の入出力特性に基づいて行われる。デジタル閾値制御部４２は、また、入力されたデジタル信号Ｄｆｂを処理して、第２の出力端子にローサイドのスイッチング素子Ｑｂをターンオフする閾値の１０ビットのデジタル信号Ｄｖｗｔｈ＿ｆｂ＿ｌを出力する。デジタル・アナログ変換器４３は、デジタル信号Ｄｖｗｔｈ＿ｆｂ＿ｈをアナログのターンオフ閾値信号Ｖｖｗｔｈ＿ｆｂ＿ｈに変換して出力する。デジタル・アナログ変換器４４は、デジタル信号Ｄｖｗｔｈ＿ｆｂ＿ｌをアナログのターンオフ閾値信号Ｖｖｗｔｈ＿ｆｂ＿ｌに変換して出力する。
【００５４】
以上のように構成されるスイッチング電源装置においては、機種によってスイッチング素子Ｑａ，Ｑｂのターンオフ遅延時間が異なるので、外付けの位相補正用コンデンサＣｖｗの容量値は、そのターンオフ遅延時間に応じて決定される。そのためには、まず、位相補正用コンデンサＣｖｗを組み込まない状態でターンオフ遅延時間を計測する。次に、その計測したターンオフ遅延時間からその遅延時間に対応する位相θを算出し、その位相θから（１６）式を用いて、位相補正用コンデンサＣｖｗの容量値が求められる。このように、ターンオフ遅延時間の補正を外付けの位相補正用コンデンサＣｖｗで行うようにしたことで、機種に応じて最適な遅延補正を行うことができる。
【００５５】
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
【符号の説明】
【００５６】
１０ｐ，１０ｎ  入力端子
１１ｎ，１１ｐ  出力端子
１２  制御ＩＣ
２１  起動回路
２２  制御回路
２３  ハイサイドドライブ回路
２４  ローサイドドライブ回路
３１  レベルシフト回路
３２  ターンオフ閾値生成回路
３３，３４  比較器
３５  ドライブ信号生成回路
４１  アナログ・デジタル変換器
４２  デジタル閾値制御部
４３，４４  デジタル・アナログ変換器
Ｃ１  入力コンデンサ
Ｃ２，Ｃ３，Ｃ５  コンデンサ
Ｃ６  共振コンデンサ
Ｃ１０  出力コンデンサ
Ｃ１１  コンデンサ
Ｃｖｗ  位相補正用コンデンサ
Ｄ２，Ｄ３，Ｄ４  ダイオード
Ｐ１  １次巻線
Ｐ２  補助巻線
ＰＣ１  フォトカプラ
Ｑａ，Ｑｂ  スイッチング素子
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ６，Ｒ７，Ｒ８，Ｒ９，Ｒ１０，Ｒｖｗ３，Ｒｖｗ４  抵抗
Ｓ１，Ｓ２  ２次巻線
ＳＲ１  シャントレギュレータ
Ｔ１  トランス
【図１】
2019159551.tif 000007
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2019159551.tif 000013
【手続補正書】
【提出日】令和2年2月7日(2020.2.7)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
制御ＩＣ１２は、図２に示したように、起動回路２１、制御回路２２、ハイサイドドライブ回路２３およびローサイドドライブ回路２４を有している。起動回路２１は、その入力端子にＶＨ端子が接続されて入力電圧Ｖｉを入力し、出力端子がＶＣＣ端子およびローサイドドライブ回路２４に接続されていて、ローサイドドライブ回路２４に電圧ＶＣＣが供給されている。制御回路２２は、ＶＷ端子に接続されて電圧Ｖｖｗが入力され、ＦＢ端子に接続されて電圧Ｖｆｂが入力されている。制御回路２２は、また、ハイサイドドライブ回路２３に接続されてハイサイドドライブ信号ｈｉ＿ｐｒｅを出力し、ローサイドドライブ回路２４に接続されてローサイドドライブ信号ｌｏ＿ｐｒｅを出力している。ハイサイドドライブ回路２３は、ハイサイドドライブ信号ｈｉ＿ｐｒｅに応じてハイサイドのスイッチング素子Ｑａをドライブし、ローサイドドライブ回路２４は、ローサイドドライブ信号ｌｏ＿ｐｒｅに応じてローサイドのスイッチング素子Ｑｂをドライブする。
【国際調査報告】
2019159551.tif 000014
2019159551.tif 000015