(57)【要約】  素子間のセット電圧ばらつきを改善した抵抗変化素子を提供する。少なくとも２つ以上の抵抗変化素子と、第１端子と、第２端子と、を含む半導体装置であって、前記抵抗変化素子は、それぞれ、第１電極と、第２電極と、第１電極および第２電極に挟まれた抵抗変化層とを有し、第１電極と第２電極の２電極間に印加される電気的信号に基づいて、可逆的に抵抗値が変化する機能を有しており、前記抵抗変化素子の各第１電極と第１端子が電気的に接続されており、かつ各第２電極と第２端子が電気的に接続され、かつ、各抵抗変化層が各抵抗変化素子間で互いに分離されており、各第２電極が各抵抗変化素子間で互いに分離され、第２端子を介してのみ互いに電気的に接続されている。
2018181019.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも２つ以上の抵抗変化素子と、第１端子（第１配線）と、第２端子（第２配線）とを含む半導体装置であって、
前記抵抗変化素子は、それぞれ、
第１電極と、第２電極と、第１電極および第２電極に挟まれた抵抗変化層と、を有し、
第１電極と第２電極の２電極間に印加される電気的信号に基づいて、可逆的に抵抗値が変化する機能を有しており、
前記抵抗変化素子の各第１電極は、第１端子と電気的に接続されており、かつ、各第２電極は、第２端子と電気的に接続され、かつ、
各抵抗変化層は、各少なくとも２つ以上の抵抗変化素子間で互いに分離されており、
各第２電極は、各抵抗変化素子間で互いに分離され、第２端子を介してのみ互いに電気的に接続されていることを特徴とする、半導体装置。
【請求項２】
構成要素として、請求項１に記載の半導体装置の対を含む半導体装置であって、
前記半導体装置の対は、
各半導体装置を構成する前記第２端子同士が電気的に直列接続されていることを特徴とする、半導体装置。
【請求項３】
前記抵抗変化素子の第１電極は、金属イオンの供給源となる金属原子を含む材料で構成され、
前記第２電極は、前記第１電極を構成する材料に含まれる、前記金属原子よりもイオン化しにくい金属原子からなる材料で構成され、
前記抵抗変化層は、バッファ層と、前記金属イオンが伝導可能な固体電解質層とからなり、
前記バッファ層は、前記第１電極に接しており、前記固体電解質層は、前記第２電極に接しており、
前記抵抗変化素子は、
第１電極および第２電極間に電圧が印加されると、第１電極に含まれる前記金属原子がイオン化し、
前記第１電極から供給される金属イオンが、前記バッファ層を介して前記固体電解質層内に注入されることで、可逆的に抵抗が変化する、固体電解質スイッチ素子であることを特徴とする、請求項２に記載の半導体装置。
【請求項４】
前記金属イオンは銅イオンであり、
前記抵抗変化素子の前記第１電極は、銅を含む材料で構成され、
前記第２電極は、Ｒｕを含む材料で構成され、
前記バッファ層は、Ａｌ、Ｈｆ、Ｔａ、Ｔｉ、およびＺｒからなる群から選択される少なくとも１つの金属元素を含んでいることを特徴とする、請求項３に記載の半導体装置。
【請求項５】
前記抵抗変化素子は半導体基板上の多層銅配線層内に設けられていることを特徴とする、請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記抵抗変化素子は銅配線上に設けられ、
前記抵抗変化素子を構成する前記第１電極は、前記銅配線の一部を兼ね、
前記第１電極上に設けられた絶縁性バリア膜の一部に、少なくとも１つ以上の開口部を有し、
前記開口部を介して、開口部の底に部分的に露出した少なくとも１つ以上の前記第１電極の表面と前記バッファ層とが接している構成であることを特徴とする、請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記半導体装置を構成する各々の抵抗変化素子について、
前記開口部の底部に部分的に露出した第１電極を兼ねる銅配線の形状は、同一であることを特徴とする、請求項６に記載の半導体装置。
【請求項８】
前記半導体装置を構成する各々の抵抗変化素子について、
前記開口部の底部に部分的に露出した第１電極を兼ねる銅配線の形状は、
半導体基板面内の同一方向に配向、もしくは１８０°回転し対向した構成であることを特徴とする、請求項６又は７に記載の半導体装置。
【請求項９】
前記半導体装置を構成する各々の抵抗変化素子について、
前記開口部の底部に部分的に露出した第１電極を兼ねる銅配線の形状は、
前記銅配線の先端部が、前記開口部の底部の一端から前記配向の方向に沿って突き出した形状であることを特徴とする、請求項８に記載の半導体装置。
【請求項１０】
半導体基板上の多層銅配線層内に設けられている複数の抵抗変化素子を有する半導体装置の製造方法であって、
第１端子に電気的に接続された第１電極を兼ねる銅配線上に絶縁性バリア膜を形成し、
前記絶縁性バリア膜に開口部を形成し、前記第１電極を兼ねる銅配線表面を露出させ、
前記開口部を含む全面に、バッファ層および固体電解質層を順に形成し、
固体電解質層上に、第２端子に接続された第２電極を形成し、
前記半導体装置は、請求項１に記載の半導体装置であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体デバイス（特にシリコンデバイス）は、微細化（スケーリング則：Ｍｏｏｒｅの法則）によってデバイスの集積化・低電力化が進められ、３年４倍のペースで開発が進められてきた。近年、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のゲート長は２０ｎｍ以下となり、リソグラフィプロセスの高騰（装置価格およびマスクセット価格）、およびデバイス寸法の物理的限界（動作限界・ばらつき限界）により、これまでのスケーリング則とは異なるアプローチでのデバイス性能の改善が求められている。【０００３】
半導体装置上の銅多層配線構造の内部に形成される機能素子としては、例えば抵抗変化型不揮発素子（以下では、「抵抗変化素子」と称する）やキャパシタ（容量素子）等がある。【０００４】
ロジックＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）上に混載するキャパシタとしては、エンベデッドＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）や、デカップリングキャパシタなどがある。これらのキャパシタを銅配線上に搭載することで、キャパシタの大容量化や小面積化を実現可能になる。【０００５】
ゲートアレイとスタンダードセルの中間的な位置づけとしてＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）と呼ばれるデバイスが開発されている。これは顧客自身がチップの製造後に任意の回路構成を行うことを可能とするものである。プログラマブル素子として、抵抗変化素子等を配線接続部に介在させ、顧客自身が任意に配線の電気的接続をできるようにしたものである。このような半導体装置を用いることで、回路の自由度を向上させることができる。【０００６】
抵抗変化素子とは、抵抗状態の変化によって情報を記憶する素子の総称であり、下部電極と上部電極によって抵抗変化層を挟んだ３層構造を有しており、両電極間に電圧を印加することで抵抗変化層の抵抗変化が生じる現象を利用している。例えば、金属架橋形成を利用する、抵抗変化素子としては、抵抗変化層として、金属酸化物層を用いる、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）や、固体電解質を用いる、固体電解質スイッチ素子などがある。【０００７】
固体電解質スイッチ素子の研究については、１９９０年代後半からいくつか報告されており、さまざまな固体電解質材料による抵抗変化現象が確認されている。例えば、非特許文献１および非特許文献２には、固体電解質として、カルコゲナイド化合物を用いた抵抗変化現象が報告されている。【０００８】
以下に、抵抗変化素子の一例である、固体電解質スイッチ素子の構造およびスイッチング動作について簡単に説明する。【０００９】
固体電解質スイッチ素子は、固体電解質層を２つの電極（下部電極および上部電極）で挟んだ構造を有している。ここで、２つの電極のうち一方には、化学的に活性であり、電圧印加により容易に酸化および還元が可能な金属が用いられ、他方の電極には、化学的に不活性な金属材料が用いられる。【００１０】
次に、固体電解質スイッチ素子の動作について説明する。以下に、例として、化学的に活性な電極を下部電極とする構造を採用し、説明する。【００１１】
例えば、オフ状態（高抵抗状態）にある固体電解質スイッチ素子において、下部電極（化学的に活性な電極）を接地し、上部電極（化学的に不活性な電極）に負電圧を印加すると、下部電極を構成する金属原子がイオン化して固体電解質層中に溶出する。そして、金属イオンは、上部電極（化学的に不活性な電極）側に引き寄せられ、さらに、電子を受け取り金属原子となり、この金属原子によって、導電性を有する金属架橋が形成される。この固体電解質中に形成された金属架橋により両電極が電気的に接続されることで、スイッチがオン状態（低抵抗状態）に変化する。この負電圧印加によって、「オフ状態」から「オン状態」へ変化させる動作を「セット」と呼ぶ。【００１２】
一方で上記オン状態において、下部電極を再び接地し、上部電極に正電圧を印加すると、上記金属架橋を構成する金属原子がイオン化して、固体電解質層中に溶解する。そして、金属イオンは、下部電極側に引き戻され、電子を受け取り金属原子となる。その結果、金属架橋による接続が消失し、両電極が電気的に絶縁されることで、スイッチが高抵抗のオフ状態に変化する。この正電圧印加によって、「オン状態」から「オフ状態」へ変化させる動作を「リセット」と呼ぶ。「セット」動作と「リセット」動作を合わせて、「プログラミング」動作と呼ぶ。【００１３】
このように固体電解質スイッチ素子は、電圧印加がなされていない間、この「オン状態」と「オフ状態」を不揮発的に保持でき、かつ、繰り返し「プログラミング」動作が可能である。この固体電解質スイッチ素子の特性を利用することで、不揮発性メモリあるいは不揮発性スイッチへの応用が可能になる。【００１４】
固体電解質を利用した記憶素子の一例が、特許文献１に開示されている。特許文献１に開示された記憶素子は、下部電極と上部電極との間に、抵抗変化層およびイオン源層が積層された記憶層が設けられた構成である。この記憶素子の構成を上記の固体電解質スイッチ素子の構成と対比すると、抵抗変化層は固体電解質層に相当し、イオン源層は金属イオンを供給する電極に相当する。特許文献１に開示された記憶素子は、上記の固体電解質スイッチ素子が採用している、化学的に活性な電極を下部電極とする構造と、上下の構造が逆になった構成である。【００１５】
固体電解質スイッチ素子の不揮発性メモリおよび不揮発性スイッチへの応用においては、「オフ状態」は、より低いリーク電流、すなわち、より高抵抗であることが好ましい。したがって、「オフ状態」の高抵抗化を図るためには、一般的に、「リセット」動作時により高い正電圧を印加することが行われる。しかしながら、「リセット」動作時に、ある電圧以上の高い正電圧を印加すると、固体電解質層内にて絶縁破壊を生じる。一旦、絶縁破壊が生じると、正常なオン状態よりも低抵抗の状態に遷移したままとなり、それ以降、抵抗変化を示さなくなる。この正電圧印加時、絶縁破壊に至る電圧を、絶縁破壊電圧と呼ぶ。したがって、絶縁破壊電圧が高くなるように素子を設計し、製造することで、高いリセット電圧を印加でき、より高抵抗のオフ状態が得られる。【００１６】
金属架橋形成を利用する、抵抗変化素子、特には、これらの固体電解質スイッチ素子を、半導体装置上の銅多層配線内部に形成する手法について知られている。例えば、特許文献２および特許文献３には、ＣＭＯＳ基板上の銅多層配線構造の内部に設けられた２端子型固体電解質スイッチ素子と、その製造方法が開示されている。特許文献２および特許文献３には、ＣＭＯＳ基板上の銅多層配線構造の内部において、絶縁層の一部を開口加工して露出した銅配線そのものを、金属イオンを固体電解質中へ供給する活性電極として用いて、２端子型固体電解質スイッチ素子を作製する形態が開示されている。【００１７】
固体電解質スイッチ素子を製造するにあたり、下部電極として銅電極を用いる場合、銅電極表面が酸化すると、負電圧印加時の「オフ状態」におけるリーク電流、オフリーク電流のばらつきが増大する。さらに、正電圧印加による、「リセット」動作時の絶縁破壊電圧の低下を生じる。この課題を解決する方法が、非特許文献３に開示されている。非特許文献３では、固体電解質スイッチ素子の積層構造の形成過程において、下部電極である銅と固体電解質層の間に、銅表面の酸化を防止するため、銅よりも酸化の自由エネルギーが負に大きい金属をバルブメタルとして堆積し、バルブメタルが酸化することで銅の酸化を抑制する「バッファ構造」を設けることを提案している。【００１８】
非特許文献４には、同一の開口部に露出した２つの下部電極を対向させた構造からなる２つの抵抗変化素子を直列に接続した相補型抵抗変化素子を構成し、抵抗状態の信頼性を向上する技術が開示されている。【００１９】
特許文献４は、イオン伝導体を用いたスイッチング素子に関するものであり、複数のスイッチ要素を並列接続し、イオン伝導層などを共通接続してセレクタ素子を構成することが、提案されている。特許文献５は、イオン伝導体を用いた抵抗変化素子に関するものであり、共通の電極を介して抵抗変化素子二つを連結すること、これによって３端子固体電解質スイッチとして機能させることが、提案されている。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】特開２０１１−１８７９２５号公報
【特許文献２】特開２０１１−９１３１７号公報
【特許文献３】国際公開第２０１０／０７９８１６号
【特許文献４】国際公開第２００８／００１７１２号
【特許文献５】特開２０１４―３８９８４号公報
【非特許文献】
【００２１】
【非特許文献１】M. N. Kozicki, et al., "Information storage using nanoscale electrodeposition of metal in solid electrolytes", Superlattices and Microstructures, Vol.34, p.459-465, 2003
【非特許文献２】R. Waser, et al., "Nanoionics-based resistive switching memories", Nature Materials, Vol.6, p.833-840, 2007
【非特許文献３】M. Tada, et al., "Improved ON-State Reliability of Atom Switch Using Alloy Electrodes", IEEE TRANSACTIONS ON ELECTRON DEVICES, Vol.60, No.10, p.3534-3540, 2013
【非特許文献４】M. Tada, et al., "Improved Off-State Reliability of Nonvolatile Resistive Switch With Low Programming Voltage", IEEE TRANSACTIONS ON ELECTRON DEVICES, Vol.59, No. 9, p.2357-2362, 2012
【発明の概要】
【発明が解決しようとする課題】
【００２２】
多層銅配線層内への形成された抵抗変化素子の動作歩留まりを向上するためには、「オフ状態」から「オン状態」へ変化させるのに必要な「セット電圧」のばらつきを抑制することが求められる。【００２３】
しかしながら、非特許文献３および非特許文献４に開示される構成では、「セット電圧」のばらつきを改善する効果は得られていなかった。【００２４】
また、相補型素子間の「セット電圧」のばらつきに因り、セットに要する電圧が所定の印加プログラミング電圧よりも高い場合は、セットできず、素子の動作歩留りを改善することはできていない。【００２５】
したがって、相補型抵抗変化素子間の「セット電圧」のばらつきを抑制し、動作歩留まりが改善された相補型抵抗変化素子が求められている。【００２６】
本発明は上述したような技術が有する問題点を解決するためになされたものである。本発明は、素子間のセット電圧のばらつきが改善された抵抗変化素子の構成を採用する半導体装置およびその形成方法を提供することを目的とする。
【課題を解決するための手段】
【００２７】
上記目的を達成するための本発明の半導体装置は、
少なくとも２つ以上の抵抗変化素子と、第１端子（第１配線）と、第２端子（第２配線）とを含む半導体装置であって、
前記抵抗変化素子は、それぞれ、
第１電極と、第２電極と、第１電極および第２電極に挟まれた抵抗変化層と、を有し、
第１電極と第２電極の２電極間に印加される電気的信号に基づいて、可逆的に抵抗値が変化する機能を有しており、
前記抵抗変化素子の各第１電極は、第１端子と電気的に接続されており、かつ、各第２電極は、第２端子と電気的に接続され、かつ、
各抵抗変化層は、各少なくとも２つ以上の抵抗変化素子間で互いに分離されており、
各第２電極は、各抵抗変化素子間で互いに分離され、第２端子を介してのみ互いに電気的に接続されている。【００２８】
また、本発明の半導体装置の製造方法は、
半導体基板上の多層銅配線層内に設けられている複数の抵抗変化素子を有する半導体装置の製造方法であって、
第１端子に電気的に接続された第１電極を兼ねる銅配線上に絶縁性バリア膜を形成する工程と、
前記絶縁性バリア膜に開口部を形成し、前記第１電極を兼ねる銅配線表面を露出させる工程と、
開口部を含む全面に、バッファ層および固体電解質層を順に形成する工程と、
前記固体電解質層上に、第２端子に接続された第２電極を形成する工程と、を含むプロセスを採用している。
【発明の効果】
【００２９】
本発明によれば、並列接続された複数の抵抗変化素子に同時にプログラミング電圧が印加され、そのうち、最も低いセット電圧を有する抵抗変化素子が「オン状態」となると、複数の抵抗変化素子を構成要素としている半導体装置は「セット」されるので、半導体装置の「セット電圧」のばらつきを抑制することができる。換言すると、半導体装置の構成要素である、複数の抵抗変化素子間の「セット電圧」のばらつき自体は抑制されていないが、本発明の半導体装置の「セット電圧」のばらつきは抑制されている。
【図面の簡単な説明】
【００３０】
【図１】本発明の半導体装置の構成要素である抵抗変化素子を示す部分断面図である。
【図２】第１の実施形態の２端子型半導体装置の一構成例を示す部分断面図である。
【図３】図２に示される、第１の実施形態の半導体装置の一構成例を示す回路図である。
【図４】第１の実施形態において、２Ｍｂ規模の抵抗変化素子単体と２個並列接続した場合の規格化したセット電圧分布を比較したグラフである。
【図５】第２の実施形態の３端子型半導体装置の一構成例を示す部分断面図である。
【図６】第２の実施形態の３端子型半導体装置の一構成例を示す回路図である。
【図７Ａ】第３の実施形態の半導体装置を構成する抵抗変化素子として用いる、バッファ層を具える固体電解質スイッチ素子の構成を模式的に示した部分断面図である。
【図７Ｂ】第３の実施形態の半導体装置を構成する抵抗変化素子として利用できる、第１金属酸化物層と第２金属酸化物層で構成されるバッファ層を具える、固体電解質スイッチ素子の構成を模式的に示した部分断面図である。
【図７Ｃ】第３の実施形態の半導体装置を構成する抵抗変化素子として利用できる、第１金属酸化物層、第２金属酸化物層、第３金属酸化物層で構成されるバッファ層を具える、固体電解質スイッチ素子の構成を模式的に示した部分断面図である。
【図８】第４の実施形態の半導体装置について、半導体基板上に形成された多層配線構造の内部に設けた構成の一例を模式的に示した部分断面図である。
【図９Ａ】第４の実施形態の半導体装置を半導体基板上の多層配線構造の内部に設ける際に応用される、抵抗変化素子の製造プロセスを説明するための部分断面図である。
【図９Ｂ】第４の実施形態の半導体装置を半導体基板上の多層配線構造の内部に設ける際に応用される、抵抗変化素子の製造プロセスを説明するための部分断面図である。
【図９Ｃ】第４の実施形態の半導体装置を半導体基板上の多層配線構造の内部に設ける際に応用される、抵抗変化素子の製造プロセスを説明するための部分断面図である。
【図９Ｄ】第４の実施形態の半導体装置を半導体基板上の多層配線構造の内部に設ける際に応用される、抵抗変化素子の製造プロセスを説明するための部分断面図である。
【図９Ｅ】第４の実施形態の半導体装置を半導体基板上の多層配線構造の内部に設ける際に応用される、抵抗変化素子の製造プロセスを説明するための部分断面図である。
【図９Ｆ】第４の実施形態の半導体装置を半導体基板上の多層配線構造の内部に設ける際に応用される、抵抗変化素子の製造プロセスを説明するための部分断面図である。
【図９Ｇ】第４の実施形態の半導体装置を半導体基板上の多層配線構造の内部に設ける際に応用される、抵抗変化素子の製造プロセスを説明するための部分断面図である。
【図９Ｈ】第４の実施形態の半導体装置を半導体基板上の多層配線構造の内部に設ける際に応用される、抵抗変化素子の製造プロセスを説明するための部分断面図である。
【図９Ｉ】第４の実施形態の半導体装置を半導体基板上の多層配線構造の内部に設ける際に応用される、抵抗変化素子の製造プロセスを説明するための部分断面図である。
【図９Ｊ】第４の実施形態の半導体装置を半導体基板上の多層配線構造の内部に設ける際に応用される、抵抗変化素子の製造プロセスを説明するための部分断面図である。
【図１０】第３の実施形態の抵抗変化素子およびその製造方法をベースとして、半導体基板上に形成された多層配線構造の内部に設けられる、３端子型抵抗変化素子の構成を模式的に示す断面図である。
【図１１】本実施態様１の抵抗変化素子と、比較例となる抵抗変化素子について、負電圧を１Ｖ印加時のオフリーク電流を測定した結果を示す表である。
【図１２】本実施態様１の抵抗変化素子と、比較例となる抵抗変化素子について、リセット時の絶縁破壊電圧を測定した結果を示す表である。
【発明を実施するための形態】
【００３１】
本発明の実施形態を詳細に説明する前に、明細書中で用いる用語の意味を説明する。
【００３２】
半導体基板は、ＭＯＳトランジスタおよび抵抗素子を含む半導体素子、ならびにこれらの半導体素子が組み合わされた半導体装置が構成された基板を含む。また、半導体基板は、単結晶基板、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板やＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）基板、液晶製造用基板などの基板も含む。
【００３３】
プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法とは、例えば、気体原料、または液体原料を気化させたもの(気体分子)を減圧下の反応室に連続的に供給し、プラズマエネルギーによって、分子を励起状態にし、気相反応、または基板表面反応などによって基板上に連続膜を形成する手法である。
【００３４】
ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法とは、多層配線形成プロセス中に生じるウェハ表面の凹凸を、研磨液をウェハ表面に流しながら回転させた研磨パッドに接触させて研磨することによって平坦化する方法である。ＣＭＰ法は、層間絶縁膜を研磨して平坦化する場合の他、ダマシン配線と呼ばれる埋め込み配線の形成にも用いられる。配線材料に銅（Ｃｕ）を用いる場合で、ダマシン配線の形成方法を簡単に説明する。予め溝が形成された絶縁膜上にＣｕを形成する。その後、ＣＭＰ法によって、溝に埋め込まれたＣｕを残し、絶縁膜上の余剰のＣｕを研磨して除去する。このようにして、溝にＣｕが埋め込まれたダマシン配線が形成される。
【００３５】
バリアメタルとは、配線を構成する金属元素が層間絶縁膜や下層へ拡散することを防止するために、配線の側面および底面を被覆する、バリア性を有する導電性膜を示す。例えば、配線を構成する材料がＣｕを主成分とする金属である場合、例えば銅（Ｃｕ）の拡散を防止するため、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、炭窒化タングステン（ＷＣＮ）のような高融点金属やその窒化物等、またはそれらの積層膜がバリアメタルとして使用される。これらの膜は、ドライエッチングによる加工が容易であり、配線材料としてＣｕが使用される前のＬＳＩ製造プロセスとの整合性がよい。
【００３６】
バリア絶縁膜とはＣｕ配線の上面に形成され、Ｃｕの酸化や絶縁膜中へのＣｕの拡散を防ぐ機能、および加工時にエッチングストッパ層としての役割を有する。例えば、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＮ膜またはこれらの積層膜などがバリア絶縁膜として用いられる。
【００３７】
以下に、本発明の好適な実施形態の抵抗変化素子およびその製造方法について、図面を参照しながら詳細に説明する。ただし、各実施形態においては、本発明を実施するために技術的に好ましい形態で説明するが、発明の範囲は以下で説明される実施形態に限定されるものではない。
【００３８】
（第１の実施形態）
本発明の第１の実施形態の半導体装置の構成を説明する。
【００３９】
図１は、本発明の半導体装置の構成要素である、抵抗変化素子の構成を示す部分断面図であり、「抵抗変化素子」を表記する記号として、「レオスタット（２端子型可変抵抗器）」の表記を採用している。
【００４０】
図２は、第１の実施形態の２端子型半導体装置の一構成例を示す部分断面図である。
【００４１】
図３は、図２で示される、第１の実施形態の２端子型半導体装置の一構成例の回路構成を示す回路図である。回路図中、各抵抗変化素子の端子の接続形態を、記号にて示している。
【００４２】
本第１の実施形態の２端子型半導体装置は、二つの抵抗変化素子１５１ａ、１５１ｂと、第１端子１５３と、第２端子１５４と、で構成される２端子型半導体装置１５０であって、
前記二つの抵抗変化素子１５１ａ、１５１ｂは、それぞれ、第１電極１と、第２電極２と、第１電極１および第２電極２に挟まれた抵抗変化層３と、を有し、第１電極１と第２電極２の間に印加した電気的信号に基づいて、可逆的に抵抗値が変化する機能を有しており、
前記二つの抵抗変化素子１５１ａ、１５１ｂの各第１電極１と第１端子１５３が電気的に接続されており、かつ各第２電極２と第２端子１５４が電気的に並列接続されている。
【００４３】
また、図２に示されるように、個々の抵抗変化素子１５１ａ、１５１ｂの抵抗変化層３は、互いに分離され独立している。抵抗変化層３、ならびに、第２電極２を、並列接続された個々の抵抗変化素子間で分離加工せず、それぞれ、共通抵抗変化層、ならびに、共通第２電極を用いると、二つの抵抗変化素子の形状が互いに異なる場合、二つの抵抗変化素子間の形状の相違に起因し、二つの抵抗変化素子間の特性のばらつき（差異）が増加してしまう。複数の抵抗変化素子間で、抵抗変化層３、ならびに、第２電極２を分離加工することで、並列接続される、個々の抵抗変化素子の形状を均一化でき、結果的に、二つの抵抗変化素子間の特性のばらつき（差異）を低減することができる。
【００４４】
なお、図２に示す、２端子型半導体装置の構成例においては、第１端子１５３および第２端子１５４は、ともに、配線の形状である。その際、各抵抗変化素子１５１ａ、１５２ｂの第１電極１は、第１端子１５３と直接接触しており、第２電極２は、それぞれ、ビアを介して第２端子１５４と接続している構成である。図２に示す、２端子型半導体装置の構成は、本第１の実施形態の２端子型半導体装置の１例であり、二つの抵抗変化素子１５１ａ、１５１ｂの第１電極１は、ともに、第１端子１５３に、第２電極２は、ともに、第２端子１５４に電気的に接続されていれば、二つの抵抗変化素子は、電気的に並列接続された状態となる。例えば、二つの抵抗変化素子１５１ａ、１５２ｂの第１電極１は、第１端子１５３を兼ねている構成を選択することができる。また、第２電極２がビアを介さず、直接第２端子１５４と電気的に接触している構成を選択することができる。さらには、第１端子１５３あるいは第２端子１５４の形状は、配線の形状ではなく、島状の端子形状を選択することもできる。
【００４５】
本第１の実施形態の２端子型半導体装置において、第１端子１５３と第２端子１５４の間にプログラミング電圧を印加していく場合、並列接続された二つの抵抗変化素子１５１ａ、１５１ｂのうち、「セット電圧」がより低いいずれか一方の抵抗変化素子が、「オフ(高抵抗)状態」から「オン（低抵抗）状態」に変化すると、２端子型半導体装置１５０全体も、オフ(高抵抗)状態からオン（低抵抗）状態に抵抗変化する。すなわち、印加されるプログラミング電圧が、二つの抵抗変化素子１５１ａ、１５１ｂの「セット電圧」のうち、より低い「セット電圧」に達すると、２端子型半導体装置１５０全体が、「セット」される。並列接続された二つの抵抗変化素子の一方が「オン状態」となると、印加される「プログラミング電圧」をさらに高くし、他の抵抗変化素子の「セット電圧」まで上昇させることは困難となる。結果的に、印加されるプログラミング電圧は、すでに「オン状態」となっている、一方の抵抗変化素子の「セット電圧」は超えるが、他方の抵抗変化素子の「セット電圧」には達しない。そのため、プログラミング操作後も、「セット電圧」がより高い、他方の抵抗変化素子は、「オフ状態」に留まる。
【００４６】
ここで、本第１の実施形態の２端子型半導体装置の「セット」動作に必要な「プログラミング電圧」の印加条件は、二つの「抵抗変化素子」の「セット電圧」に加えて、周辺回路の形態、所望する「オン状態」の抵抗値等にも依存して決まる。「プログラミング電圧」の印加は、パルス印加でもスイープ印加でもよい。また、第１端子１５３の電位を基準として、第２端子１５４の電位が「負電圧」となる限り、「プログラミング電圧」の印加は、いずれの「印加電圧極性」でもよい。
【００４７】
次に、「リセット」動作時の場合、「セット」動作時と同様に、第１端子１５３と第２端子１５４の間に「リセット電圧」を印加する。この時、「リセット電流」は、「オン状態」となっている、一方の抵抗変化素子のみに流れる。そのため、この「オン状態」となっている、一方の抵抗変化素子では、「リセット動作」が行われる。一方、もともと「オフ状態」に留まっている、他の抵抗変化素子には、電流が供給されないため、何ら影響を与えることはない。その結果、「オン状態」となっていた、一方の抵抗変化素子が、「オフ状態」に戻ると、抵抗変化素子１５１ａ、１５１ｂが並列接続された２端子型半導体装置１５０全体も、「オフ状態」に戻る。このように、「セット」動作時と同様に、「リセット」動作時においても、並列接続されている、二つの抵抗変化素子のうち、「セット電圧」がより低い、一方の抵抗変化素子のみで、抵抗変化を生じる。
【００４８】
図４は、本第１の実施形態の２端子型半導体装置において、２Ｍｂ規模の抵抗変化素子単体と、二つの抵抗変化素子が並列接続されている２端子型半導体装置を「セット」する場合の、規格化した「セット電圧」分布を比較したグラフである。抵抗変化素子単体の「セット電圧」ばらつき（分布）の中央値を０、その標準偏差を１と規格化して示している。二つの抵抗変化素子を並列接続している、２端子型半導体装置全体の「セット電圧」ばらつき（分布）を表す標準偏差が１から０．８３に低減している。同時に、抵抗変化素子単体の場合、２Ｍｂ素子全てを「セット」するために必要な規格化最小印加プログラミング電圧は、４．８であるが、二つの抵抗変化素子が並列接続されている２端子型半導体装置の場合、２Ｍｂ素子全てを「セット」するために必要な規格化最小印加プログラミング電圧は、３．０に低減することが確認される。
【００４９】
本第１の実施形態では、図２および図３に示したように、二つの抵抗変化素子１５１a、１５１ｂが並列接続される２端子型半導体装置を例に採り、本発明の半導体装置の動作原理を説明している。３つ以上の抵抗変化素子が並列接続されている、２端子型半導体装置の構成においても、その動作原理は、本質的に同じである。２端子型半導体装置を構成する、並列接続されている抵抗変化素子の数が多くなるほど、より低い「セット電圧」を有する抵抗変化素子が含まれる確率が高くなる。換言すると、並列接続されている複数個の抵抗変化素子のうちに、抵抗変化素子単体の「セット電圧」分布の中央値よりも低い「セット電圧」を有する抵抗変化素子が含まれる確率が高くなる。その結果、並列接続されている抵抗変化素子の数を増すと、抵抗変化素子が並列接続される２端子型半導体装置の「セット電圧」ばらつきをより低減することができる。
【００５０】
なお、実際の抵抗変化素子が並列接続される２端子型半導体装置において、複数の抵抗変化素子の各第１電極１と第１端子１５３が接続され、かつ各第２電極２と第２端子１５４が接続された構成であることは、種々の測定器で確認することが可能である。例えば、半導体基板上の多層銅配線層内に２端子型半導体装置１５０が形成されている場合、透過型電子顕微鏡（ＴＥＭ）観察、走査型電子顕微鏡（ＳＥＭ）観察により、個々の「抵抗変化素子」の第１電極１と第２電極２、およびその接続形態を調べることで、上述した構成であることを確認できる。
【００５１】
（第２の実施形態）
本発明の第２の実施形態は、第１の実施形態で説明した２端子型半導体装置１５０の対で構成された、３端子型半導体装置の構成である。
【００５２】
第２の実施形態の３端子型半導体装置の構成を説明する。図５は、第２の実施形態の３端子型半導体装置の一構成例を示す部分断面図である。
【００５３】
また、図６は、図５で示された第２の実施形態の３端子型半導体装置の一構成例を示す回路図である。回路図中、各抵抗変化素子の端子の接続形態を、図１に示す記号にて示している。
【００５４】
図５に示すように、本実施形態の３端子型半導体装置は、第１の実施形態で説明した２端子型半導体装置１５０ａ、１５０ｂの対で構成され、２端子型半導体装置１５０ａ、１５０ｂの各々を構成する第２端子１５４ａ、１５４ｂは、制御端子１５７と電気的に接続されている。一方、２端子型半導体装置１５０ａの第１端子１５３ａと、２端子型半導体装置１５０ｂの第１端子１５３ｂは、３端子型半導体装置の残る二つの端子と、それぞれ、電気的に接続される。
【００５５】
本第２の実施形態の３端子型半導体装置において、２端子型半導体装置１５０ａを構成する第１端子１５３ａと制御端子１５７の間に「プログラミング電圧」を印加すると、第１の実施形態の２端子型半導体装置で述べたのと同様に、２端子型半導体装置１５０ａを構成する、並列接続されている、二つの抵抗変化素子１５１ａ、１５１ｂのうち、「セット電圧」がより低いいずれか一方の抵抗変化素子は、その「セット電圧」に「プログラミング電圧」が達すると、「オフ(高抵抗)状態」から「オン（低抵抗）状態」に抵抗変化する。すなわち、印加される「プログラミング電圧」が、二つの抵抗変化素子１５１ａ、１５１ｂの「セット電圧」のうち、より低い「セット電圧」に達すると、２端子型半導体装置１５０ａ全体が、「セット」される。並列接続された二つの抵抗変化素子の一方が「オン状態」となると、印加される「プログラミング電圧」をさらに高くし、他の抵抗変化素子の「セット電圧」まで上昇させることは困難となる。結果的に、印加されるプログラミング電圧は、すでに「オン状態」となっている、一方の抵抗変化素子の「セット電圧」は超えるが、他方の抵抗変化素子の「セット電圧」には達しない。そのため、「プログラミング操作」後も、「セット電圧」がより高い、他方の抵抗変化素子は、「オフ状態」に留まる。
【００５６】
次に、２端子型半導体装置１５０ｂを構成する第１端子１５３ａと制御端子１５７の間に「プログラミング電圧」を印加すると、上述した２端子型半導体装置１５０ａの場合と同様に、２端子型半導体装置１５０ｂを構成する、並列接続されている、二つの抵抗変化素子１５１ａ、１５１ｂのうち、「セット電圧」がより低いいずれか一方の抵抗変化素子は、その「セット電圧」に「プログラミング電圧」が達すると、「オフ(高抵抗)状態」から「オン（低抵抗）状態」に抵抗変化する。すなわち、印加される「プログラミング電圧」が、二つの抵抗変化素子１５１ａ、１５１ｂの「セット電圧」のうち、より低い「セット電圧」に達すると、２端子型半導体装置１５０ｂ全体が、「セット」される。
【００５７】
本第２の実施形態の３端子型半導体装置においても、２端子型半導体装置１５０ａ、１５０ｂ、それぞれの「セット」動作に必要な「プログラミング電圧」の印加条件は、各２端子型半導体装置の構成に使用されている、二つの「抵抗変化素子」の「セット電圧」に加えて、周辺回路の形態、所望する「オン状態」の抵抗値等にも依存して決まる。２端子型半導体装置１５０ａ、１５０ｂ、それぞれの「セット」動作時、「プログラミング電圧」の印加は、パルス印加でもスイープ印加でもよい。また、第１端子１５３ａの電位、あるいは、第１端子１５３ｂの電位を基準として、制御端子１５７の電位が「負電圧」となる限り、「プログラミング電圧」の印加は、いずれの「印加電圧極性」でもよい。
【００５８】
２端子型半導体装置１５０ａおよび２端子型半導体装置１５０ｂを順に「セット」し、ともに、「オン状態」とすることで、２端子型半導体装置１５０ａを構成する第１端子１５３ａと、２端子型半導体装置１５０ｂを構成する第１端子１５３ｂの、二つの端子の間は、「高抵抗状態」から「低抵抗状態」へと、スイッチングされる。結果的に、２端子型半導体装置１５０ａを構成する第１端子１５３ａと、２端子型半導体装置１５０ｂを構成する第１端子１５３ｂの、二つの端子の間は、低抵抗で電気的に接続された状態となる。
【００５９】
本第２の実施形態の３端子型半導体装置では、２端子型半導体装置１５０ａおよび２端子型半導体装置１５０ｂは、いずれも、抵抗変化素子１５１ａおよび１５１ｂを並列接続する構成を採用しており、それぞれ「セット電圧」のばらつきを低減しつつ、第１端子１５３ａおよび第１端子１５３ｂ間に電気信号を伝達することを可能としている。
【００６０】
２端子型半導体装置１５０ａおよび２端子型半導体装置１５０ｂの「リセット」動作の動作メカニズムは、第１の実施形態の２端子型半導体装置で説明した動作メカニズムと本質的に同じである。
【００６１】
「リセット」動作時の場合も、「セット」動作時と同様に、第１端子１５３ａあるいは、第１端子１５３ｂと、制御端子１５７の間に、「リセット電圧」を印加する。この時、「リセット電流」は、「オン状態」となっている、一方の抵抗変化素子のみに流れる。そのため、この「オン状態」となっている、一方の抵抗変化素子では、「リセット動作」が行われる。一方、もともと「オフ状態」に留まっている、他の抵抗変化素子には、電流が供給されないため、何ら影響を与えることはない。その結果、「オン状態」となっていた、一方の抵抗変化素子が、「オフ状態」に戻ると、抵抗変化素子１５１ａ、１５１ｂが並列接続された２端子型半導体装置１５０ａ、あるいは、２端子型半導体装置１５０ｂ全体も、「オフ状態」に戻る。このように、「セット」動作時と同様に、「リセット」動作時においても、並列接続されている、二つの抵抗変化素子のうち、「セット電圧」がより低い、一方の抵抗変化素子のみで、抵抗変化を生じる。
【００６２】
本第２の実施形態では、図５および図６に示したように、二つの抵抗変化素子１５１a、１５１ｂが並列接続される２端子型半導体装置１５０ａ、１５０ｂを使用する、３端子型半導体装置を例に採り、本発明の半導体装置の動作原理を説明している。３つ以上の抵抗変化素子が並列接続されている、２端子型半導体装置を使用する、３端子型半導体装置の構成においても、その動作原理は、本質的に同じである。３端子型半導体装置の構成に使用される、２端子型半導体装置を構成する、並列接続されている抵抗変化素子の数が多くなるほど、より低い「セット電圧」を有する抵抗変化素子が含まれる確率が高くなる。換言すると、並列接続されている複数個の抵抗変化素子のうちに、抵抗変化素子単体の「セット電圧」分布の中央値よりも低い「セット電圧」を有する抵抗変化素子が含まれる確率が高くなる。その結果、並列接続されている抵抗変化素子の数を増すと、抵抗変化素子が並列接続される２端子型半導体装置の「セット電圧」ばらつきをより低減することができる。
【００６３】
なお、本第２の実施形態の３端子型半導体装置は、第１端子１５３ａおよび第１端子１５３ｂ間を伝達する電気信号スイッチである。一方、第１端子１５３ａおよび第１端子１５３ｂを電気的に接続する場合、第１の実施形態で説明した２端子型半導体装置１５０において、合計四つの抵抗変化素子を並列接続する場合と、同様の構成となる。
【００６４】
本第２の実施形態の３端子型半導体装置構成についても、二つの２端子型半導体装置１５０ａおよび１５０ｂの対で構成され、２端子型半導体装置１５０ａ、１５０ｂの各々を構成する第２端子１５４ａ、１５４ｂが、ともに、制御端子１５７と電気的に接続された構成であることは、種々の測定器で確認することが可能である。例えば、半導体基板上の多層銅配線層内に本第２の実施形態の３端子型半導体装置が形成されている場合、ＴＥＭ観察およびＳＥＭ観察により、個々の「抵抗変化素子」の第１電極１と第２電極２、および、第２端子１５４ａ、１５４ｂ、制御端子１５７との間の接続形態を調べることで、上述した構成であることを確認できる。
【００６５】
（第３の実施形態）
本第３の実施形態の半導体装置は、第１の実施形態で説明した２端子型半導体装置の構成に使用される抵抗変化素子として、固体電解質スイッチ素子を採用する構成である。
【００６６】
図７Ａは、本第３の実施形態の半導体装置を構成する抵抗変化素子として用いる固体電解質スイッチ素子の構成を模式的に示した部分断面図である。
【００６７】
図７Ａに示すように、本第３の実施形態で用いられる固体電解質スイッチ素子１５９は、第１電極１と、第２電極２と、第１電極１および第２電極２に挟まれた抵抗変化層３と、を有している。抵抗変化層３は、第１電極１に近い順に、バッファ層４および金属イオンが伝導可能な固体電解質層５で構成される。
【００６８】
第１電極１は、金属イオンの供給源となる材料で構成される。好ましくは、第１電極１は、金属イオン化および供給の制御性の観点から銅を含む金属材料からなり、この金属材料から供給される金属イオンは銅イオンである。
【００６９】
第２電極２は、第１電極１に用いる金属材料よりもイオン化しにくい金属を含む材料で構成される。好ましくは、第２電極２は、電極加工の容易さの観点から、Ｒｕを含む材料で構成される。
【００７０】
バッファ層４は、第１電極１表面の全面に接触して設けられ、第１電極１表面の酸化を抑制することができる材料で作製される。銅を含む金属材料の酸化を抑制する目的から、好ましくは、バッファ層４は、Ａｌ、Ｈｆ、Ｔａ、Ｔｉ、およびＺｒのうち、少なくともいずれか１つを含む材料で作製することが好ましい。
【００７１】
固体電解質層５は、第１電極１と第２電極２との間の電圧を印加することにより、第１電極１から供給される金属イオンを溶解する役割を持つ。第１電極１と第２電極２との間に印加された電圧に起因する電界により、固体電解質層５中に溶解されている金属イオン、例えば、銅イオンは輸送される。また、印加された電圧に起因する電界により、銅を含む金属材料から銅イオンが容易に溶出され、あるいは、銅イオンを銅に還元して回収することができる、固体電解質材料により、固体電解質層５は作製される。固体電解質層５を作製する固体電解質材料には、スイッチングサイクルによる材料劣化が小さい材料が好ましい。従って、固体電解質層５は、例えば、Ａｌ、Ｃｏ、Ｆｅ、Ｈｆ、Ｍｎ、Ｓｉ、Ｔａ、Ｔｉ、Ｚｎ、Ｚｒのうち、すくなくとも１つを含む酸化物、あるいはカルコゲナイド、アモルファスＳｉ、ＳｉＯＣＨなどを使用して作製される。
【００７２】
本第３の実施形態の半導体装置は、抵抗変化素子として固体電解質スイッチ素子を少なくとも２つ以上並列接続した半導体装置である。固体電解質スイッチ素子を使用して作製される、本第３の実施形態の半導体装置でも、第１の実施形態にて説明した構成の２端子型半導体装置と同様に、セット電圧ばらつきを抑制することが可能になる。
【００７３】
（第４の実施形態）
本第４の実施形態の半導体装置は、第１の実施形態の２端子型半導体装置を、半導体基板上に形成された多層配線構造の内部に設けた構成である。
【００７４】
図８は、本第４の実施形態の半導体装置について、抵抗変化素子として、固体電解質スイッチ素子を採用して、半導体基板上に形成された多層配線構造の内部に設けた構成の一例を模式的に示した部分断面図である。
【００７５】
図８に示すように、半導体基板１０１の上に第１層間絶縁膜１０２を介して、抵抗変化素子として、固体電解質スイッチ素子１５９が設けられている。本第４の実施形態の半導体装置で使用される固体電解質スイッチ素子１５９は、第３の実施形態の半導体装置の構成に使用される固体電解質スイッチ素子と同様の構成である。
【００７６】
第３の実施形態に説明される固体電解質スイッチ素子１５９は、図７Ａに示すように、第１電極１および第２電極２と、第１電極１および第２電極２に挟まれた抵抗変化層３と、を有し、抵抗変化層３は、第１電極１に近い順に、バッファ層４および前記金属イオンが伝導可能な固体電解質層５で構成されている。本第４の実施形態の半導体装置で使用される固体電解質スイッチ素子１５９では、図７Ｂに示す構成を採用している。図７Ｂに示す構成では、バッファ層４を、第１金属酸化物層６と第２金属酸化物層７で構成している。従って、本第４の実施形態の半導体装置で使用される固体電解質スイッチ素子１５９は、下部配線１０６と、図示しない第１金属酸化物層と、図示しない第２金属酸化物層と、固体電解質層１２３と、第１上部電極１２４と、第２上部電極１２５と、を有している。
【００７７】
下部配線１０６、第１金属酸化物層、第２金属酸化物層、固体電解質層１２３および第１上部電極１２４には、一例として、図８に示す構成を採用することが可能である。下部配線１０６は、図７Ｂに示した第１電極１に相当する。第１金属酸化物層１２１は第１金属酸化物層６に相当し、第２金属酸化物層１２２は第２金属酸化物層７に相当する。固体電解質層１２３は固体電解質層５に相当し、第１上部電極１２４は第２電極２に相当する。図７Ｂに示す構成の固体電解質スイッチ素子の動作原理は、第３の実施形態で説明した、図７Ａに示す構成の固体電解質スイッチ素子の動作原理と同様なため、本第４の実施形態では、その詳細な説明を省略する。
【００７８】
本第４の実施形態で使用する、固体電解質スイッチ素子においても、第１金属酸化物層１２１を設けることで、より効果的に、リーク電流の低減することができるとともに、素子間特性ばらつきを低減することができる。本第４の実施形態で使用する、固体電解質スイッチ素子では、第１金属酸化物層１２１は、例えば、膜厚０．５ｎｍの酸素組成ｙ１が１．５≦ｙ１≦２．０を満たすＴｉＯy1で作製することができる。
【００７９】
また、第２金属酸化物層１２７は、不動態層として機能し、下層のＣｕを含む下部配線１０６の酸化を抑制することができる。本第４の実施形態で使用する、固体電解質スイッチ素子では、第２金属酸化物層１２２は、例えば、膜厚０．３ｎｍの酸素組成ｘ１が１．３≦ｘ１≦１．５を満たすＡｌＯx1で作製することができる。
【００８０】
固体電解質層１２３は、例えば、膜厚６ｎｍのＳｉＯＣＨ膜で作製することができる。第１上部電極１２４は、例えば、膜厚１０ｎｍのＲｕ0.5Ｔｉ0.5で作製することができる。
【００８１】
第２上部電極１２５は、バリア性を有する導電性膜であり、下部で接する第１上部電極１２４に含まれる金属がビアプラグ１４４などに拡散することを防止するために形成される。第２上部電極１２５は、例えば、膜厚２５ｎｍのＴａで作製することができる。
【００８２】
図８に示すように、固体電解質スイッチ素子１５９における、第１上部電極１２４および第２上部電極１２５の積層体の上に第２ハードマスク膜１２８および第３ハードマスク膜１２９が形成されている。第１金属酸化物層１２１、第２金属酸化物層１２２、固体電解質層１２３、第１上部電極１２４、第２上部電極１２５、第２ハードマスク膜１２８および第３ハードマスク膜１２９の側面と、第１バリア絶縁膜１０７の上面は、保護絶縁膜１３０で覆われている。
【００８３】
下部配線１０６は、第２層間絶縁膜１０３および第１キャップ絶縁膜１０４に形成された配線溝に第１バリアメタル１０５を介して埋め込まれた配線である。下部配線１０６を、Ｃｕを主成分とする金属材料で構成することで、図７Ｂに示す構成の固体電解質スイッチ素子における第１電極１に相当する下部電極として使用される。この構成により、下部配線１０６に、下部配線１０６内のＣｕ原子をイオン化して固体電解質層１２３中へ溶出させる機能を持たせることができる。さらに、下部配線１０６をＣｕ材料構成とすることで、未酸化のまま第１金属酸化物層１２１を構成しなかった金属成分をＣｕと合金化して下部配線１０６内へ拡散させることができる。下部配線１０６に、例えば、Ｃｕが用いられ、第１金属酸化物層１２１を構成する主成分がＴｉからなる酸化物である場合、下部配線１０６と第１金属酸化物層１２１の界面には、ＣｕおよびＴｉを主成分とする合金層が形成される。
【００８４】
固体電解質層１２３と下部配線１０６とは、第１金属酸化物層１２１および第２金属酸化物層１２２を介して、第１バリア絶縁膜１０７の開口部にて接続されている。このとき、固体電解質層１２３と金属酸化物層を介して接続する下部配線１０６の幅は、バリア絶縁膜１０７の開口部の直径よりも大きいことが好ましい。
【００８５】
第１バリアメタル１０５は、第２上部電極１２５と同様のバリア性を有する導電性膜である。第１バリアメタル１０５は、下部配線１０６の側面および底面を被覆している。バリア性を有する導電性膜で形成される、第１バリアメタル１０５は、下部配線１０６に含まれる金属が第１層間絶縁膜１０２、第２層間絶縁膜１０３および第１キャップ絶縁膜１０４などへ拡散することを防止する。第１バリアメタル１０５の形成には、例えば、下部配線１０６がＣｕを主成分とする金属材料からなる場合、Ｔａ、ＴａＮ、ＴｉＮ、ＷＣＮのような高融点金属やその窒化物等、またはそれらの積層膜が用いられる。
【００８６】
上部配線１４５は、第３層間絶縁膜１４１および第２キャップ絶縁膜１４２に形成された配線溝に第２バリアメタル１４３を介して埋め込まれた配線である。上部配線１４５は、ビアプラグ１４４と一体になっている。ビアプラグ１４４は、保護絶縁膜１３０、第３ハードマスク膜１２９および第２ハードマスク膜１２８に形成された下穴に第２バリアメタル１４３を介して埋め込まれている。ビアプラグ１４４は、第２バリアメタル１４３を介して、固体電解質スイッチ素子１５９の第１上部電極１２４および第２上部電極１２５と電気的に接続されている。上部配線１４５およびビアプラグ１４４の作製は、例えば、Ｃｕが用いられる。
【００８７】
第２バリアメタル１４３は、第１バリアメタル１０５と同様のバリア性を有する導電性膜である。第２バリアメタル１４３は、上部配線１４５およびビアプラグ１４４の側面および底面を被覆している。バリア性を有する導電性膜で形成される、第２バリアメタル１４３は、上部配線１４５およびビアプラグ１４４に含まれる金属が第１ビア層間絶縁膜１４０、第３層間絶縁膜１４１および第２キャップ絶縁膜１４２へ拡散することを防止する。第２バリアメタル１４３の形成には、例えば、上部配線１４５およびビアプラグ１４４がＣｕを主成分とする金属材料からなる場合には、第１バリアメタル１０５と同様に、Ｔａ、ＴａＮ、ＴｉＮ、ＷＣＮのような高融点金属やその窒化物等、またはそれらの積層膜が用いられる。
【００８８】
第２バリアメタル１４３は、接触抵抗を低減する観点から、固体電解質スイッチ素子１５９の構成の一部である第２上部電極１２５と同一材料であることが好ましい。例えば、第２上部電極１２５がＴａで形成される場合、その上部に接触する第２バリアメタル１４３の作製にも、Ｔａを用いることが好ましい。
【００８９】
第３ハードマスク膜１２９は、第２ハードマスク膜１２８をエッチングする際のハードマスクとなる膜である。第３ハードマスク膜１２９は、第２ハードマスク膜１２８と異なる種類の膜であることが好ましい。例えば、第２ハードマスク膜１２８がＳｉＣＮ膜である場合、第３ハードマスク膜１２９にＳｉＯ2膜を用いることが可能である。
【００９０】
保護絶縁膜１３０は、側面が露出した固体電解質スイッチ素子１５９にダメージを与えることなく、さらに固体電解質スイッチ素子１５９から第１ビア層間絶縁膜１４０への構成原子（例えば、銅イオン）の拡散を防ぐ機能を有する絶縁膜である。保護絶縁膜１３０の作製には、例えば、ＳｉＮ膜、ＳｉＣＮ膜等を用いることが可能である。第１バリア絶縁膜１０７および第２バリア絶縁膜１４６は、金属（例えば、銅イオン）の拡散を防ぐ機能を有する絶縁膜である。
【００９１】
本第４の実施形態の半導体装置では、図８に示すように、第１バリア絶縁膜１０７に設けられた開口部を介して第１電極１に相当する下部配線１０６と第１金属酸化物層１２１とが接する構成となる。この構成により、第１電極１としてＣｕ配線を兼ねるＣｕ電極を用いることができ、ＣＭＯＳ基板上多層配線構造内にＣｕ電極を用いた抵抗変化素子が形成可能になる。抵抗変化素子の下部電極がＣｕ配線の機能を兼ねることで、製造工程を簡略化することが可能となる。
【００９２】
次に、本第４の実施形態の半導体装置の構成要素として利用可能な、固体電解質スイッチ素子の製造方法を、図７Ｂに示す構成を採用する、図９Ｊに示す固体電解質スイッチ素子の場合で説明する。図８に示す第４の実施形態の半導体装置は、抵抗変化素子を半導体基板上の多層配線構造の内部に設ける、図９Ａ乃至図９Ｊの製造方法を応用することによって製造することができる。
【００９３】
図９Ａから図９Ｊは、図７Ｂに示す構成を採用する、固体電解質スイッチ素子について、半導体基板上の多層配線構造の内部に設けるための製造方法を説明するための部分断面図である。
【００９４】
まず、半導体基板１０１上に第１層間絶縁膜１０２、第２層間絶縁膜１０３および第１キャップ絶縁膜１０４を順に形成する。ここでいう半導体基板１０１は、半導体基板そのものであってもよく、基板表面に半導体素子（不図示）が形成されている基板であってもよい。例えば、第１層間絶縁膜１０２は膜厚３００ｎｍのＳｉＯ2膜で、第２層間絶縁膜１０３は膜厚１５０ｎｍのＳｉＯＣＨ膜で、第１キャップ絶縁膜１０４は膜厚１００ｎｍのＳｉＯ2膜で、それぞれ作製することができる。
【００９５】
続いて、リソグラフィ法を用いて、第１キャップ絶縁膜１０４、第２層間絶縁膜１０３および第１層間絶縁膜１０２の積層膜に配線溝を形成する。このリソグラフィ法は、第１キャップ絶縁膜１０４の上に所定のパターンのレジストを形成するフォトレジスト形成処理、積層膜に対してレジストをマスクにして異方性エッチングを行うドライエッチング処理、および、エッチングにより配線溝を形成した後にレジストを除去する処理を含む。
【００９６】
その後、配線溝に第１バリアメタル１０５を介して金属を埋め込んで下部配線１０６を形成する。第１バリアメタル１０５は、例えば、ＴａＮ（膜厚５ｎｍ）／Ｔａ（膜厚５ｎｍ）の積層構造で形成することができる。下部配線１０６の材料には、例えば、Ｃｕを用いることができる。
【００９７】
続いて、下部配線１０６を含む第１キャップ絶縁膜１０４上に第１バリア絶縁膜１０７を形成する。第１バリア絶縁膜１０７は、例えば、膜厚３０ｎｍのＳｉＣＮ膜で形成することができる。次に、図９Ａに示すように、第１バリア絶縁膜１０７上に第１ハードマスク膜１０８を形成する。第１ハードマスク膜１０８は、ドライエッチング加工におけるエッチング選択比を大きく保つ観点から、第１バリア絶縁膜１０７とは異なる材料であることが好ましい。ここでは、第１バリア絶縁膜１０７を、ＳｉＣＮ膜で形成する場合には、第１ハードマスク膜１０８は、例えば、ＳｉＯ2膜を用いて作製することができる。第１バリア絶縁膜１０７を、膜厚３０ｎｍのＳｉＣＮ膜で形成する場合には、第１ハードマスク膜１０８は、例えば、膜厚４０ｎｍのＳｉＯ2膜を用いて作製することができる。
【００９８】
続いて、第１ハードマスク膜１０８上に、所定の開口部パターンを有するフォトレジストを形成し、ドライエッチングを行って第１ハードマスク膜１０８に開口部を形成する。Ｏ2プラズマアッシング等によって、フォトレジストを剥離する。そして、第１ハードマスク膜１０８の開口部底部に露出している第１バリア絶縁膜１０７をエッチバックすることにより、下部配線１０６上面の一部を露出させる開口部を第１バリア絶縁膜１０７に形成する。第１ハードマスク膜１０８は、膜厚４０ｎｍのＳｉＯ2膜を用いて作製することで、このエッチバック中にエッチング除去される。このエッチバック後、図９Ｂに示すように、開口部底部に露出した下部配線１０６の表面を、有機溶剤、あるいは、Ｈ2または不活性ガスを含むガスを用いたプラズマ照射などによって清浄化する。
【００９９】
図９Ａから図９Ｂの順に示した構造を形成するまでをステップＡ１とする。
【０１００】
ステップＡ１において、第１バリア絶縁膜１０７の開口部を形成する際のエッチバックは、第１バリア絶縁膜１０７がＳｉＮ膜あるいはＳｉＣＮ膜である場合、ＣＦ4を含むプラズマを用いて行うことが可能である。その条件は、例えば、ＣＦ4／Ａｒのガス流量＝２５／５０ｓｃｃｍ、圧力０．５３Ｐａ、ソースパワー４００Ｗ、基板バイアスパワー９０Ｗの条件である。ソースパワーを低下、または基板バイアスを大きくすることで、エッチング時のイオン性を向上させ、第１バリア絶縁膜１０７側壁を傾斜したテーパー形状にすることができる。また、このエッチバックによって、第１ハードマスク膜１０８をエッチング除去することができる。
【０１０１】
次に、図９Ｃに示すように、下部配線１０６が露出した開口部を含む第１バリア絶縁膜１０７上に、第１金属酸化物層１２１の形成に使用する、第１の金属層１６１、および第２金属酸化物層１２２の形成に使用する、第２の金属層１６２をこの順に堆積する。第１の金属層１６１は、Ｔｉ、Ｚｒ、Ｈｆのうち少なくとも１つを含む。第２の金属層１６２は、Ａｌ、Ｎｂ、Ｔａのうち少なくとも１つを含む。一例として、第１の金属層１６１は、膜厚０．５ｎｍのＴｉ膜で、第２の金属層は、膜厚０．２ｎｍのＡｌ膜で作製することができる。
【０１０２】
第１の金属層１６１および第２の金属層１６２を堆積後、減圧下にて、大気に暴露することなく、Ｏ2を含むガス照射により、第１の金属層１６１および第２の金属層１６２の酸化処理を行う。続いて、減圧下にて、成膜温度より高い温度で真空加熱処理を行うことで、図９Ｃに示すように、第１金属酸化物層１２１および第２金属酸化物層１２２を同時に形成する。
【０１０３】
次に、形成された第２金属酸化物層１２２上に、固体電解質層１２３を堆積する。固体電解質層１２３の作製には、例えば、膜厚６ｎｍのＳｉＯＣＨ膜を利用することができる。この場合、固体電解質層１２３をプラズマＣＶＤ法によって堆積し、続いて不活性ガスプラズマ処理を行う。
【０１０４】
続いて、固体電解質層１２３上にＤＣスパッタリング法により、第１上部電極１２４および第２上部電極１２５をこの順に形成する。下部配線１０６、第１金属酸化物層１２１、第２金属酸化物層１２２、固体電解質層１２３、第１上部電極１２４および第２上部電極１２５は、固体電解質スイッチ素子１５９となる積層体を構成する。第１上部電極１２４は、例えば、膜厚１０ｎｍのＲｕ0.5Ｔｉ0.5膜で形成することができる。第２上部電極１２５は、例えば、膜厚２５ｎｍのＴａ膜で形成することができる。なお、第１上部電極１２４を、ＲｕあるいはＲｕ合金で作製する場合、第１上部電極１２４の表面酸化を防止するため、第１上部電極１２４の堆積後、大気暴露することなく連続して、第２上部電極１２５を堆積することが好ましい。
【０１０５】
続いて、図９Ｄに示すように、第２上部電極１２５上に、第２ハードマスク膜１２８、および第３ハードマスク膜１２９をこの順に積層する。第２ハードマスク膜１２８は、密着性の観点から、第１バリア絶縁膜１０７と同一材料を用いることが好ましく、例えば、膜厚３０ｎｍのＳｉＣＮ膜で作製することができる。第３ハードマスク膜１２９は、例えば、膜厚１００ｎｍのＳｉＯ2膜で作製することができる。
【０１０６】
図９Ｃから図９Ｄの順に示した構造を形成するまでをステップＡ２とする。
【０１０７】
ステップＡ２において、第１の金属層１６１および第２の金属層１６２は、金属原料の抵抗加熱、電子線照射、レーザー照射などによる蒸着法、ＤＣスパッタリング法などにより堆積できる。一例として、第１の金属層１６１をＴｉ膜で形成する場合、ＤＣスパッタリング法により、Ｔｉをターゲットとして、スパッタパワー１００Ｗ、基板温度は室温にて、Ａｒ流量２０ｓｃｃｍ、圧力０．５Ｐａの条件を用いることで、第１の金属層１６１用の膜厚０．５ｎｍのＴｉ膜を堆積することができる。また、第２の金属層１６２がＡｌ膜で形成する場合、ＤＣスパッタリング法を用い、Ａｌをターゲットとして、スパッタパワー１５０Ｗ、基板温度は室温にて、Ａｒ流量２０ｓｃｃｍ、圧力０．５Ｐａの条件を用いることで、第２の金属層１６２用の膜厚０．２ｎｍのＡｌ膜を堆積することができる。
【０１０８】
また、ステップＡ２において、大気暴露することなく、Ｏ2を含むガス照射による酸化処理を行うことで、第１の金属層１６１の酸化により形成される第１金属酸化物層１２１、および第２の金属層１６２の酸化により形成される第２金属酸化物層１２２の酸化度を精度よく制御することができる。一例として、第１の金属層１６１を膜厚０．５ｎｍのＴｉ膜で形成し、第２の金属層１６２を膜厚０．２ｎｍのＡｌ膜で形成している場合、基板温度は、室温にて、Ｏ2流量１０ｓｃｃｍ、圧力０．５Ｐａ、照射時間６０秒のＯ2ガス照射により、Ｔｉの酸化物からなる第１金属酸化物層１２１、およびＡｌの酸化物からなる第２金属酸化物層１２２を形成することができる。
【０１０９】
さらに、ステップＡ２において、前述の酸化処理後の加熱処理は、一例として、第１の金属層１６１を膜厚０．５ｎｍのＴｉ膜で形成し、第２の金属層１６２を膜厚０．２ｎｍのＡｌ膜で形成している場合、４００℃以下の基板温度にて、Ｎ2およびＯ2各流量１０／１０ｓｃｃｍ、圧力９００Ｐａ、処理時間３０秒の条件で行うことが好ましい。この加熱処理によって、前述の酸化処理において未反応で残留している、第１金属酸化物層１２１内の金属成分Ｔｉを、Ｃｕからなる下部配線１０６表面における合金化拡散により、第１金属酸化物層１２１から除去することができる。また、真空は、チャンバー内の気圧を極力低くした状態を意味し、少なくとも上述の酸化処理よりも低圧である。第１金属酸化物層１２１の膜厚は１．０ｎｍ以下であることが好ましく、第２金属酸化物層１２２の膜厚は０．８ｎｍ以下であることが好ましい。
【０１１０】
ステップＡ２において、固体電解質層１２３にＳｉＯＣＨ膜を用いる場合、プラズマＣＶＤ法で次のような条件で、ＳｉＯＣＨ膜を形成する。原料には、液体ＳｉＯＣＨモノマー分子を用い、基板温度は４００℃以下とし、Ｈｅ流量５００〜２０００ｓｃｃｍ、原料流量０．１〜０．８ｇ／ｍｉｎ、プラズマＣＶＤチャンバー圧力３６０〜７００Ｐａ、ＲＦパワー２０〜１００Ｗにそれぞれ設定することで、固体電解質層１２３用のＳｉＯＣＨ膜を堆積することができる。具体的には、基板温度３５０℃、Ｈｅ流量１５００ｓｃｃｍ、原料流量０．７５ｇ／ｍｉｎ、プラズマＣＶＤチャンバー圧力４７０Ｐａ、ＲＦパワー５０Ｗの条件で、固体電解質層１２３用のＳｉＯＣＨ膜を堆積することができる。また、固体電解質層１２３用のＳｉＯＣＨ膜堆積後の不活性プラズマ処理は、不活性ガスとしてＨｅを用い、基板温度は４００℃以下とし、Ｈｅ流量５００〜１５００ｓｃｃｍ、プラズマチャンバー圧力２．７〜３．５Ｔｏｒｒ、ＲＦパワー２０〜２００Ｗにそれぞれ設定することで行うことができる。具体的には、基板温度３５０℃、Ｈｅ流量１０００ｓｃｃｍ、プラズマチャンバー圧力３６０Ｐａ、ＲＦパワー５０Ｗ、処理時間３０秒の条件で行うことができる。この不活性プラズマ処理によって、次に堆積する第１上部電極１２４との密着性を改善することができる。
【０１１１】
また、ステップＡ２において、第１上部電極１２４の作製に、例えば、Ｒｕ0.5Ｔｉ0.5合金膜を用いる場合、ＲｕおよびＴｉをターゲットとした同時ＤＣスパッタリングにより、Ｒｕ0.5Ｔｉ0.5合金膜を堆積することができる。Ｒｕのスパッタパワー１２０Ｗ、Ｔｉのスパッタパワー１５０Ｗ、基板温度は室温にて、Ａｒ流量２０ｓｃｃｍ、圧力０．５Ｐａの条件を用いることで、Ｒｕ0.5Ｔｉ0.5合金膜を堆積することができる。また、第１上部電極１２４の堆積後、大気暴露することなく連続して、第２上部電極１２５を堆積する。例えば、第２上部電極１２５を、膜厚２５ｎｍのＴａで作製する場合、ＤＣスパッタリングにより、Ｔａをターゲットとして、スパッタパワー３００Ｗ、基板温度は室温にて、Ａｒ流量２５ｓｃｃｍ、圧力０．５Ｐａの条件を用いることで、Ｒｕ0.5Ｔｉ0.5合金膜の堆積後、大気暴露することなく連続して、Ｔａ膜を堆積することができる。
【０１１２】
また、ステップＡ２において、第２ハードマスク膜１２８および第３ハードマスク膜１２９は、いずれも半導体製造の技術分野における一般的なプラズマＣＶＤ法を用いて形成することができる。プラズマＣＶＤ法による成膜時、成膜温度は、２００℃〜４００℃の範囲を選択することが可能である。ここでは、プラズマＣＶＤ法による成膜時、成膜温度を３５０℃に選択することができる。
【０１１３】
次に、第３ハードマスク膜１２９上に、抵抗変化素子１２６の加工パターンを有するフォトレジストを形成後、第２ハードマスク膜１２８が表れるまで第３ハードマスク膜１２９をドライエッチングする。続いて、Ｏ2プラズマアッシング処理によりフォトレジストを除去した後、第３ハードマスク膜１２９をマスクとして、第２ハードマスク膜１２８、第２上部電極１２５、第１上部電極１２４、固体電解質層１２３、第２金属酸化物層１２２、および第１金属酸化物層１２１を連続的にドライエッチングする。図９Ｅは、そのエッチング後の状態を示す。
【０１１４】
ステップＡ２の後、図９Ｅに示した構造を形成するまでの工程をステップＡ３とする。
【０１１５】
ステップＡ３において、第３ハードマスク膜１２９のドライエッチングは、第２ハードマスク膜１２８の上面または内部で停止していることが好ましい。この場合、固体電解質スイッチ素子１５９は、第２ハードマスク膜１２８によって被覆されているため、Ｏ2プラズマ中に暴露されることはない。また、Ｒｕを含む第１上部電極１２４も、Ｏ2プラズマに暴露されることがない。そのため、第１上部電極１２４に対するサイドエッチの発生を抑制することができる。なお、第３ハードマスク膜１２９のドライエッチングには、一般的な平行平板型のドライエッチング装置を用いることができる。
【０１１６】
また、ステップＡ３において、第２ハードマスク膜１２８、第２上部電極１２５、第１上部電極１２４、固体電解質層１２３、第２金属酸化物層１２２、および第１金属酸化物層１２１の各エッチングについても、平行平板型のドライエッチャーを用いて一括して行うことができる。
【０１１７】
第２ハードマスク膜１２８（例えば、ＳｉＣＮ膜）のエッチングは、ＣＦ4／Ａｒのガス流量＝２５／５０ｓｃｃｍ、圧力０．５３Ｐａ、ソースパワー４００Ｗ、基板バイアスパワー９０Ｗの条件で行うことができる。
【０１１８】
また、ステップＡ３において、第２上部電極１２５（例えば、Ｔａ膜）のエッチングは、基板温度９０℃、Ｃｌ2ガス流量＝５０ｓｃｃｍにて圧力０．５３Ｐａ、ソースパワー４００Ｗ、基板バイアスパワー６０Ｗの条件で行うことができる。
【０１１９】
また、第１上部電極１２４（例えば、Ｒｕ0.5Ｔｉ0.5合金膜）のエッチングは、基板温度は室温、Ｏ2／Ｃｌ2ガス流量＝１６０／３０ｓｃｃｍにて圧力０．５３Ｐａ、ソースパワー３００〜６００Ｗ、基板バイアスパワー１００〜３００Ｗの条件で行うことができる。
【０１２０】
また、固体電解質層１２３（例えば、ＳｉＯＣＨ膜）のエッチングは、第１上部電極１２４にＲｕ0.5Ｔｉ0.5合金膜を用いる場合、第１上部電極１２４のエッチングと同条件で行うことができる。したがって、固体電解質層１２３（ＳｉＯＣＨ膜）と第１上部電極１２４（Ｒｕ0.5Ｔｉ0.5合金膜）を、一括してエッチングを行うこともできる。
【０１２１】
また、第２金属酸化物層１２２（例えば、酸素組成ｘ１が１．３≦ｘ１≦１．５を満たす、膜厚０．３ｎｍのＡｌＯx1膜）、および第１金属酸化物層１２１（例えば、酸素組成ｙ１が１．５≦ｙ１≦２．０を満たす、膜厚０．５ｎｍのＴｉＯy1膜）のエッチングについても、第１上部電極１２４にＲｕ0.5Ｔｉ0.5合金膜を用いる場合、固体電解質層１２３（ＳｉＯＣＨ膜）と同様に、第１上部電極１２４（Ｒｕ0.5Ｔｉ0.5合金膜）のエッチングと同条件で行うことができる。したがって、第２金属酸化物層１２２（ＡｌＯx1膜）と第１金属酸化物層１２１（ＴｉＯy1膜）を、第１上部電極１２４（Ｒｕ0.5Ｔｉ0.5合金膜）および固体電解質層１２３（ＳｉＯＣＨ膜）と一括してエッチングを行うこともできる。
【０１２２】
また、ステップＡ３において、上述の条件にて、第２ハードマスク膜１２８、第２上部電極１２５、第１上部電極１２４、固体電解質層１２３、第２金属酸化物層１２２、および第１金属酸化物層１２１の各エッチングを行った後、膜厚１００ｎｍのＳｉＯ2膜で作製した第３ハードマスク膜１２９の残り膜厚を、５０ｎｍとすることができる。
【０１２３】
次に、図９Ｆに示すように、第３ハードマスク膜１２９、第２ハードマスク膜１２８、第２上部電極１２５、第１上部電極１２４、固体電解質層１２３、第２金属酸化物層１２２、および第１金属酸化物層１２１ならびに第１バリア絶縁膜１０７からなる積層構造の上部および側壁部に、保護絶縁膜１３０を堆積する。保護絶縁膜１３０は、第１バリア絶縁膜１０７および第２ハードマスク膜１２８と同一材料を用いることが好ましく、例えば、膜厚３０ｎｍのＳｉＣＮ膜で作製することができる。
【０１２４】
続いて、図９Ｆに示すように、保護絶縁膜１３０上に、プラズマＣＶＤ法を用いて第１ビア層間絶縁膜１４０を堆積する。第１ビア層間絶縁膜１４０は、例えば、膜厚２１０ｎｍのＳｉＯ2膜で作製することができる。次に、ＣＭＰ法を用いて、第１ビア層間絶縁膜１４０を平坦化する。平坦化後、図９Ｇに示すように、第１ビア層間絶縁膜１４０上に、第３層間絶縁膜１４１、および第２キャップ絶縁膜１４２をこの順に堆積する。第３層間絶縁膜１４１は、エッチング加工時に下部で接する第１ビア層間絶縁膜１４０をエッチングストッパ層とするために、第１ビア層間絶縁膜１４０とは異なる材料で形成される。第３層間絶縁膜１４１は、例えば、膜厚１５０ｎｍのＳｉＯＣＨ膜で形成することができる。
【０１２５】
ステップＳ３の後、図９Ｇに示した構造を形成するまでの工程をステップＡ４とする。
【０１２６】
ステップＡ４において、保護絶縁膜１３０の形成に、例えば、ＳｉＣＮ膜を用いる場合、テトラメチルシランとアンモニアを原料ガスとし、基板温度２００℃にて、プラズマＣＶＤ法を用いて形成することができる。ＳｉＣＮ膜を用いて、保護絶縁膜１３０を形成することより、第１バリア絶縁膜１０７、保護絶縁膜１３０、および第２ハードマスク膜１２８を、いずれも、ＳｉＣＮ膜で形成することができる。第１バリア絶縁膜１０７、保護絶縁膜１３０、および第２ハードマスク膜１２８を同一材料で形成し、固体電解質スイッチ素子１５９の周囲を一体化し保護することで、界面の密着性が向上し、吸湿性や耐水性、酸素脱離耐性を向上でき、素子の歩留まりと信頼性を向上することができる。
【０１２７】
また、ステップＡ４において、第１ビア層間絶縁膜１４０の平坦化では、第１ビア層間絶縁膜１４０の頂面から約１００ｎｍを削り取り、残膜厚を約１１０ｎｍとすることができる。このとき、第１ビア層間絶縁膜１４０に対するＣＭＰ（chemical-mechanical polishing）では、一般的な、コロイダルシリカ、あるいはセリア系のスラリーを用いて研磨することができる。
【０１２８】
また、ステップＡ４において、第３層間絶縁膜１４１および第２キャップ絶縁膜１４２は、一般的なプラズマＣＶＤ法を用いて堆積することができる。
【０１２９】
次に、デュアルダマシン法のビアファースト法を用いて、図９Ｊに示した上部配線１４５、およびビアプラグ１４４を形成する。
【０１３０】
ビアファースト法においては、まず、第２キャップ絶縁膜１４２上に、図９Ｊに示したビアプラグ１４４用のビアホール１４７のパターンを有するフォトレジストを形成する。続いて、ドライエッチングにより、第２キャップ絶縁膜１４２、第３層間絶縁膜１４１、第１ビア層間絶縁膜１４０、保護絶縁膜１３０、および第３ハードマスク膜１２９を貫通した、図９Ｈに示したビアプラグ１４４用のビアホール１４７を形成する。その後、図９Ｈに示すように、Ｈ2ガスを含むプラズマアッシングと有機剥離を行うことで、フォトレジストを除去する。
【０１３１】
続いて、第２キャップ絶縁膜１４２上に、図９Ｊに示した上部配線１４５用の配線溝１４８のパターンを有するフォトレジストを形成後、ドライエッチングにより、第２キャップ絶縁膜１４２および第３層間絶縁膜１４１に図９Ｊに示した上部配線１４５用の配線溝１４８を形成する。その後、図９Ｉに示すように、Ｈ2ガスを含むプラズマアッシングと有機剥離を行うことで、フォトレジストを除去する。
【０１３２】
ステップＡ５の後、図９Ｉに示した構造を形成するまでの工程をステップＡ５とする。
【０１３３】
ステップＡ５において、ビアホール１４７を形成後、ビアホール１４７上にＡＲＣ（Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ  Ｃｏａｔｉｎｇ：反射防止膜）などを埋め込んでおくことで、ドライエッチングによる配線溝１４８の形成時に、ビアホール１４７底部の突き抜けを防止することができる。
【０１３４】
次に、ビアホール１４７底部の第２ハードマスク膜１２８をエッチングすることで、ビアホール１４７から第２上部電極１２５を露出させる。その後、配線溝１４８およびビアホール１４７内に第２バリアメタル１４３（例えば、膜厚１０ｎｍのＴａ膜）を介して上部配線１４５（例えば、Ｃｕ）およびビアプラグ１４４（例えば、Ｃｕ）を同時に形成する。その後、上部配線１４５を含む第２キャップ絶縁膜１４２上に第２バリア絶縁膜１４６（例えば、５０ｎｍのＳｉＣＮ膜）を堆積することで、図９Ｊに示した構造が形成される。
【０１３５】
ステップＡ５の後、図９Ｊに示した構造を形成するまでの工程をステップＡ６とする。
【０１３６】
ステップＡ６において、上部配線１４５の形成は、下層の下部配線１０６形成と同様のプロセスを用いることができる。このとき、ビアプラグ１４４の底部の直径は、第１バリア絶縁膜１０７の開口部の直径よりも小さくしておくことが好ましい。本第４の実施形態の半導体装置の作製に利用される、固体電解質スイッチ素子１５９では、例えば、ビアプラグ１４４の底部の直径は６０ｎｍ、第１バリア絶縁膜１０７の開口部の直径は１００ｎｍに選択することができる。
【０１３７】
また、ステップＡ６において、第２バリアメタル１４３と第２上部電極１２５を同一材料とすることで、ビアプラグ１４４と第２上部電極１２５の間の接触抵抗を低減し、オン状態にある固体電解質スイッチ素子１５９の抵抗を低減できる。その結果、素子性能を向上させることができる。
【実施例】
【０１３８】
次に、上述した抵抗変化素子の実施態様について説明する。【０１３９】
（実施態様１）
本実施態様１では、バッファ層と固体電解質層からなる抵抗変化層を採用する、第３の実施形態の抵抗変化素子１２６について、図７Ｂに示される、第１金属酸化物層６、第２金属酸化物層７で構成されるバッファ層４を採用している。図９Ｊに示される固体電解質スイッチ素子１５９の構成を採用し、第１金属酸化物層１２１および第２金属酸化物層１２２の組み合わせの異なる素子を作製し、作製された抵抗変化素子の特性を評価した。【０１４０】
本実施態様１では、第３の実施形態の抵抗変化素子１２６を基本構造として、バッファ層を構成する、第１金属酸化物層１２１および第２金属酸化物層１２２の組み合わせの異なる、合計９種類の抵抗変化素子を作製した。具体的には、Ｃｕを主成分とする下部配線１０６上に形成した第１金属酸化物層１２１および第２金属酸化物層１２２の組み合わせは、下記の９種類である。【０１４１】
ＴｉＯy1／ＡｌＯx1、ＴｉＯy1／ＮｂＯx2、ＴｉＯy1／ＴａＯx3、
ＺｒＯy2／ＡｌＯx1、ＺｒＯy2／ＮｂＯx2、ＺｒＯy2／ＴａＯx3、
ＨｆＯy3／ＡｌＯx1、ＨｆＯy3／ＮｂＯx2、ＨｆＯy3／ＴａＯx3
第１金属酸化物層１２１を形成するための第１の金属層１６１の膜厚は、０．５ｎｍに、第２金属酸化物層１２２を形成するための第２の金属層１６２の膜厚は、０．２ｎｍに選択されている。膜厚０．５ｎｍの第１の金属層ならびに膜厚０．２ｎｍの第２の金属層を形成後、大気に露呈することなく、圧力０．５Ｐａ、室温にて、Ｏ2流量１０ｓｃｃｍでＯ2を照射して、酸化処理を行っている。酸化処理により、第１の金属層は、第１金属酸化物層１２１に、第２の金属層は、第２金属酸化物層１２２となる。固体電解質層は、膜厚６ｎｍのＳｉＯＣＨ膜を用いて形成している。【０１４２】
なお、Ｃｕの原子半径は、１２８ｐｍ、共有結合半径は、１３２±４ｐｍ；
Ａｌの原子半径は、１４３ｐｍ、共有結合半径は、１２１±４ｐｍ；
Ｎｂの原子半径は、１４６ｐｍ、共有結合半径は、１６４±６ｐｍ；
Ｔａの原子半径は、１４６ｐｍ、共有結合半径は、１７０±８ｐｍ；
Ｔｉの原子半径は、１４７ｐｍ、共有結合半径は、１６０±８ｐｍ；
Ｚｒの原子半径は、１６０ｐｍ、共有結合半径は、１７５±７ｐｍ；
Ｈｆの原子半径は、１５９ｐｍ、共有結合半径は、１７５±１０ｐｍと報告されている。【０１４３】
第２の金属層の膜厚０．２ｎｍは、Ａｌ、Ｎｂ、Ｔａの原子半径の２倍を超えない値である。第１の金属層の膜厚０．５ｎｍは、Ｔｉ、Ｚｒ、Ｈｆの原子半径の４倍を超えない値である。【０１４４】
また、本実施態様１で作製する、第１金属酸化物層１２１と第２金属酸化物層１２２の組み合わせを選択する抵抗変化素子と特性と比較するため、下記の比較例となる抵抗変化素子を準備した。【０１４５】
比較例となる抵抗変化素子では、バッファ層を一種類の金属酸化物層で構成する構造を採用している。具体的には、Ｃｕを主成分とする下部配線１０６上に形成した金属酸化物層を、第１金属酸化物層１２１に使用する金属酸化物（ＴｉＯy1、ＺｒＯy2、およびＨｆＯy3）および第２金属酸化物層１２２に使用する金属酸化物（ＡｌＯx1、ＮｂＯx2、およびＴａＯx3）のうち、いずれか一種類の金属酸化物のみで形成している。一種類の金属酸化物層を形成するための金属層の膜厚は、０．７ｎｍに選択されている。膜厚０．７ｎｍの金属層を形成後、大気に露呈することなく、圧力０．５Ｐａ、室温にて、Ｏ2流量１０ｓｃｃｍでＯ2を照射して、酸化処理を行っている。酸化処理により、金属層は、金属酸化物層となる。固体電解質層は、膜厚６ｎｍのＳｉＯＣＨ膜を用いて形成している。【０１４６】
次に、本実施態様１の抵抗変化素子と、比較例となる抵抗変化素子について、セット時のオフリーク電流およびリセット時の絶縁破壊電圧を評価した。以下に、その評価結果を説明する。【０１４７】
図１１は、本実施態様１の抵抗変化素子と、比較例となる抵抗変化素子について、セット時のオフリーク電流、具体的には、負電圧を１Ｖ印加時のオフリーク電流を測定した結果を示す表である。図１１に示す数値の単位はアンペア（Ａ）である。【０１４８】
図１１に示すように、本実施態様１の抵抗変化素子では、第１金属酸化物層１２１と第２金属酸化物層１２２のいずれの組み合わせにおいても、それぞれ、第１金属酸化物層１２１と同一種類の金属酸化物のみからなるバッファ層を採用する、比較例となる抵抗変化素子に比べて、セット時のオフリーク電流の低減が認められる。【０１４９】
図１２は、本実施態様１の抵抗変化素子と、比較例となる抵抗変化素子について、リセット時の絶縁破壊電圧を測定した結果を示す表である。図１２に示す数値の単位はボルト（Ｖ）である。【０１５０】
図１２に示すように、リセット時の絶縁破壊電圧についても、本実施態様１の抵抗変化素子では、第１金属酸化物層１２１と第２金属酸化物層１２２のいずれの組み合わせにおいても、それぞれ、第１金属酸化物層１２１または第２金属酸化物層１２２と同一種類の金属酸化物のみからなるバッファ層を採用する、比較例となる抵抗変化素子に比べて、改善されていることがわかる。【０１５１】
（実施態様２）
本実施態様２でも、バッファ層と固体電解質層からなる抵抗変化層を採用する、第２の実施形態の構成を適用している。図９Ｊに示される抵抗変化素子１２６では、図７Ｂに示される、第１金属酸化物層６、第２金属酸化物層７で構成されるバッファ層４を採用している。従って、抵抗変化層は、第１金属酸化物層１２１と第２金属酸化物層１２２、ならびに、固体電解質層１２３で構成されている。一方、本実施態様２では、図７Ｃに示される、第１金属酸化物層６、第２金属酸化物層７および第３金属酸化物層８によりバッファ層４が構成されている抵抗変化素子を作製し、作製された抵抗変化素子の特性を評価した。【０１５２】
本実施態様２では、第３の実施形態の抵抗変化素子１２６を基本構造として、図７Ｃに示される、第１金属酸化物層６、第２金属酸化物層７および第３金属酸化物層８の組み合わせの異なる、合計７種類の抵抗変化素子を作製した。具体的には、Ｃｕを主成分とする下部配線上に形成した第１金属酸化物層６、第２金属酸化物層７および第３金属酸化物層８の組み合わせは、は、下記の７種類である。ＴｉＯy1／ＡｌＯx1／ＴｉＯy4、ＴｉＯy1／ＮｂＯx2／ＴｉＯy4、ＴｉＯy1／ＴａＯx3／ＴｉＯy4、ＺｒＯy2／ＡｌＯx1／ＺｒＯy5、ＺｒＯy2／ＮｂＯx2、ＺｒＯy2／ＴａＯx3／ＺｒＯy5、ＨｆＯy3／ＡｌＯx1／ＨｆＯy6
ｙ４、ｙ５およびｙ６は、それぞれ、第３金属酸化物層８を構成する、Ｔｉ、ＺｒおよびＨｆの酸化物（ＴｉＯy4、ＺｒＯy5、ＨｆＯy6）における酸素組成である。【０１５３】
第２金属酸化物層７を形成するための第２の金属層上に、連続して、第３金属酸化物層８を形成するための第３の金属層を堆積した。第３金属酸化物層８を形成するための第３の金属層の膜厚は、０．２ｎｍに選択されている。本実施態様２の抵抗変化素子は、バッファ層を第１金属酸化物層６、第２金属酸化物層７および第３金属酸化物層８で構成している点を除いて、その基本構造は、図９Ｊに示した抵抗変化素子１２６と同一である。【０１５４】
次に、本実施態様２の抵抗変化素子について、セット時のオフリーク電流およびリセット時の絶縁破壊電圧を評価した。以下に、その評価結果を説明する。【０１５５】
本実施態様２の７種類の抵抗変化素子と、それぞれ、第１金属酸化物層１２１と同一種類の金属酸化物のみからなる、バッファ層を採用する、比較例となる抵抗変化素子に比べて、上記実施態様１の抵抗変化素子における評価結果と同程度のオフリークの低減および絶縁破壊電圧の向上が確認された。【０１５６】
具体的には、第１金属酸化物層１２１（ＴｉＯy1）と同一種類の金属酸化物（ＴｉＯy1）のみからなる、比較例となる抵抗変化素子の場合、図１１に示されるように、負電圧を１Ｖ印加時に測定されるオフリーク電流は、７×１０-7 Ａであった。一方、本実施態様２の抵抗変化素子では、例えば、バッファ層を構成する、第１金属酸化物層６、第２金属酸化物層７および第３金属酸化物層８の組み合わせが、ＴｉＯy1／ＡｌＯx1／ＴｉＯy4である場合、負電圧を１Ｖ印加時に測定されるオフリーク電流は、４×１０-8 Ａに低減していた。【０１５７】
また、第１金属酸化物層１２１（ＴｉＯy1）と同一種類の金属酸化物（ＴｉＯy1）のみからなる、比較例となる抵抗変化素子の場合、図１２に示されるように、正電圧印加時に測定された絶縁破壊電圧は、３．５Ｖである。これに対して、一方、本実施態様２の抵抗変化素子では、例えば、バッファ層を構成する、第１金属酸化物層６、第２金属酸化物層７および第３金属酸化物層８の組み合わせが、ＴｉＯy1／ＡｌＯx1／ＴｉＯy4である場合、正電圧印加時に測定された絶縁破壊電圧は、４．５Ｖまで上昇している。これは、第１金属酸化物層６、第２金属酸化物層７に加えて、第３金属酸化物層８を挿入することより、第３金属酸化物層８の下部で接する第２金属酸化物層７の不動態形成による酸素バリア性が制御されているためであると考えられる。【０１５８】
（実施態様３）
本実施態様３は、第４の実施形態に記載されている、図９Ｊに示される構成の抵抗変化素子およびその製造方法をベースにして、半導体基板上の多層配線構造に３端子型抵抗変化素子を設けた構成である。【０１５９】
本実施態様３の３端子型抵抗変化素子の構成を説明する。なお、本実施態様３では、主に、第４の実施形態に記載されている、図９Ｊに示される構成の抵抗変化素子と異なる構成について説明し、第４の実施形態に記載されている、図９Ｊに示される構成の抵抗変化素子と同様な構成についての詳細な説明を省略する。【０１６０】
図１０は、本実施態様３の３端子型抵抗変化素子が半導体基板上の多層配線構造の内部に設けられた構成を模式的に示した部分断面図である。【０１６１】
図１０に示すように、本実施態様３の３端子型抵抗変化素子２２４においては、下部電極として第１下部配線２０６ａおよび第２下部配線２０６ｂが設けられている。そして、第１バリア絶縁膜１０７に形成された１つの開口部に、第１キャップ絶縁膜１０４を挟んで互いに離間した第１下部配線２０６ａおよび第２下部配線２０６ｂのそれぞれの上面が部分的に露出している。第１下部配線２０６ａおよび第２下部配線２０６ｂのそれぞれの上面の露出部分は、第１キャップ絶縁膜１０４の上面とともに上記開口部を介して、上層の第１金属酸化物層１２１に接触している。なお、前記開口部内に露出している、第１下部配線２０６ａの銅表面の面積、ならびに、第２下部配線２０６ｂの銅表面の面積は、ともに、開口部面積の半分以下である。【０１６２】
また、第１下部配線２０６ａおよび第２下部配線２０６ｂのいずれもが、例えば、Ｃｕで構成される場合、図９Ｊに示した構成の下部配線１０６と同様な構成にすることが可能であり、第４の実施形態に記載されている、図９Ｊに示される構成の抵抗変化素子の製造プロセスで説明した方法で形成することができる。【０１６３】
本実施態様３の３端子型抵抗変化素子２２４は、第１下部配線２０６ａを第１電極とし、第２下部配線２０６ｂを第３電極とすれば、第１電極と第３電極は同一レイヤーに設けられ、第２電極は、第１電極および第３電極とは別のレイヤーに設けられた構成である。【０１６４】
次に、本実施態様３の３端子型抵抗変化素子２２４の製造方法を説明する。なお、本実施態様３では、主に、第４の実施形態に記載されている、図９Ｊに示される構成の抵抗変化素子１２６の製造プロセスと異なる処理について説明し、図９Ｊに示される構成の抵抗変化素子１２６の製造プロセスと同様な処理についての詳細な説明を省略する。【０１６５】
本実施態様３では、ドライエッチングによる第１バリア絶縁膜１０７への開口部の形成において、第１下部配線２０６ａおよび第２下部配線２０６ｂに挟まれた第１キャップ絶縁膜１０４は、表面がドライエッチングされることにより膜減りが生じる。そのため、開口部を形成後、第１下部配線２０６ａおよび第２下部配線２０６ｂの表面を含む開口部上に、ＤＣスパッタリング法により、第１金属酸化物層１２１の形成に利用する第１の金属層１６１、および第２金属酸化物層１２２の形成に利用する第２の金属層１６２をこの順に連続して堆積した。本実施態様３においては、第１の金属層１６１として、膜厚０．５ｎｍのＺｒを選択し、第２の金属層１６２として、膜厚０．２ｎｍのＡｌを選択している。その後、大気暴露することなく基板温度は室温にて、Ｏ2流量１０ｓｃｃｍ、圧力０．５Ｐａ、照射時間６０秒のＯ2ガス照射により、第１の金属層１６１、および第２の金属層１６２を酸化処理して、第１金属酸化物層１２１であるＺｒＯy2および第２金属酸化物層１２２であるＡｌＯx1を形成した。続いて、４００℃以下の基板温度にて、Ｎ2およびＯ2各流量１０／１０ｓｃｃｍ、圧力９００Ｐａ、処理時間３０秒の条件で加熱処理を行った。この加熱処理により、第１下部配線２０６ａおよび第２下部配線２０６ｂと、第１金属酸化物層１２１であるＺｒＯy2との間に未反応で残留しているＺｒ金属成分は、Ｃｕからなる第１下部配線２０６ａおよび第２下部配線２０６ｂ表面への合金化および拡散により除去される。【０１６６】
次に、固体電解質層１２３を第２金属酸化物層１２２上に堆積した。固体電解質層１２３堆積以降の工程については、図９Ｊに示される構成の抵抗変化素子１２６と同様な形成方法を用いることで、図１０に示すように、多層配線構造内に３端子型抵抗変化素子２２４を形成することができる。【０１６７】
図１０に示す３端子型抵抗変化素子２２４では、抵抗変化層は、一体に形成される構成を採用している。また、第２電極も、一体に形成される構成を採用している。【０１６８】
実施態様１の抵抗変化素子と同様に、上記の製造プロセスにより形成される、本実施態様３の３端子型抵抗変化素子２２４においても、第１金属酸化物層１２１と同一種類の金属酸化物のみからなる、バッファ層を採用する、比較例となる３端子型抵抗変化素子に比べて、オフリークの低減、および絶縁破壊電圧の向上が確認された。【０１６９】
具体的には、第１金属酸化物層１２１と同一種類の金属酸化物（ＺｒＯy2）のみからなる、膜厚０．７ｎｍのバッファ層を採用する、比較例となる３端子型抵抗変化素子の場合、負電圧を１Ｖ印加時に測定されるオフリーク電流は、５×１０-7 Ａである。一方、第１金属酸化物層１２１として、ＺｒＯy2を、第２金属酸化物層１２２として、ＡｌＯx1を採用している、本実施態様３の３端子型抵抗変化素子２２４の場合、負電圧を１Ｖ印加時に測定されるオフリーク電流は、８×１０-8 Ａであり、十分に低減していることを確認した。【０１７０】
また、ＺｒＯy2のみからなる、バッファ層を採用する、比較例となる３端子型抵抗変化素子の場合、正電圧印加時に測定された絶縁破壊電圧は、３．６Ｖである。一方、本実施態様３の３端子型抵抗変化素子２２４の場合、正電圧印加時に測定された絶縁破壊電圧は、４．３Ｖまで上昇した。本実施態様３では、一例として、第１金属酸化物層１２１として、ＺｒＯy2を、第２金属酸化物層１２２として、ＡｌＯx1を用いている、３端子型抵抗変化素子２２４について述べた。バッファ層を構成する、第１金属酸化物層１２１および第２金属酸化物層１２２の組み合わせは、この材料構成の組み合わせ（ＺｒＯy2／ＡｌＯx1、）に限定されず、実施態様１に例示した、他の８種類の組み合わせであってもよい。【０１７１】
以上の結果から、本発明の抵抗変化素子およびその製造方法を、２端子型抵抗変化素子のみでなく、３端子型抵抗変化素子に適用することで、負電圧印加時のオフリーク電流が低減され、かつ、正電圧印加時（リセット時）の絶縁破壊電圧が改善されることがわかった。【０１７２】
以上、実施形態および実施態様に基づき本発明を説明した。これら実施形態および実施態様は、単に具体例を挙げて、本発明を説明するためのものであって、本発明の技術的範囲を、限定することを意味するものではない。当業者であれば、上記記載に基づき各種変形例および改良例に想到するのは当然であり、これらも本発明の技術的範囲に含まれるものと了解される。【０１７３】
上記の実施形態ならびに実施態様では、本発明の背景として、本発明の利用分野となるＣＭＯＳ回路を有する半導体装置に関して詳しく説明し、半導体基板上の多層配線構造内に搭載した抵抗変化素子を形成する例について説明した。しかし、本発明は、例示された実施形態ならびに実施態様に限定されるものではない。【０１７４】
本発明は、例えば、ＤＲＡＭ、ＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）、フラッシュメモリ、ＦＲＡＭ（Ｆｅｒｒｏ−Ｅｌｅｃｔｒｉｃ ＲＡＭ）、キャパシタ、バイポーラトランジスタ等のようなメモリ回路を有する半導体製品、マイクロプロセッサなどの論理回路を有する半導体製品、またはそれらを同時に搭載したボードやパッケージの金属配線形成工程にも適用することができる。また、本発明は、半導体装置への、電子回路装置、光回路装置、量子回路装置、マイクロマシン、ＭＥＭＳ（Ｍｉｃｒｏ−Ｅｌｅｃｔｒｏ−Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）などに接続する配線形成工程にも適用することができる。
【産業上の利用可能性】
【０１７５】
本発明にかかる、銅配線層内に作製される、複数個の抵抗変化素子が並列接続されてなる固体電解質スイッチング素子は、例えば、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）の構成に使用される、プログラマブル素子として、利用される。【０１７６】
本発明にかかる固体電解質スイッチング素子型半導体装置は、その「プログラミング」動作、特には、「セット」動作時のセット電圧のバラツキが抑えられる効果を使用して、不揮発性メモリあるいは不揮発性スイッチを利用する、メモリ回路を有する半導体製品、マイクロプロセッサなどの論理回路へ応用することができる。【０１７７】
以上、上述した実施形態を模範的な例として本発明を説明した。しかしながら、本発明は、上述した実施形態には限定されない。即ち、本発明は、本発明のスコープ内において、当業者が理解し得る様々な態様を適用することができる。【０１７８】
この出願は、２０１７年３月３１日に出願された日本出願特願２０１７−７１４８５号を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【符号の説明】
【０１７９】
１    第１電極
２    第２電極
３    抵抗変化層
４    バッファ層
５    固体電解質層
１０１    半導体基板
１０２    第１層間絶縁膜
１０３    第２層間絶縁膜
１０４    第１キャップ絶縁膜
１０５    第１バリアメタル
１０６    下部配線
１０７    第１バリア絶縁膜
１０８    第１ハードマスク膜
１２０    バッファ層
１２１    第１金属酸化物層
１２２    第２金属酸化物層
１２３    固体電解質層
１２４    第１上部電極
１２５    第２上部電極
１２８    第２ハードマスク膜
１２９    第３ハードマスク膜
１３０    保護絶縁膜
１４０    第１ビア層間絶縁膜
１４１    第３層間絶縁膜
１４２    第２キャップ絶縁膜
１４３    第２バリアメタル
１４４    ビアプラグ
１４５    上部配線
１４６    第２バリア絶縁膜
１４７    ビアホール
１４８    上部配線用の配線溝
１２６、１５１、１５１ａ、１５１ｂ    抵抗変化素子
１５０、１５０ａ、１５０ｂ    ２端子型半導体装置
１５３、１５３ａ、１５３ｂ    第１端子
１５４、１５４ａ、１５４ｂ    第２端子
１５７    制御端子
１５９    固体電解質スイッチ素子
１６１    第１の金属層
１６２    第２の金属層
２０６ａ    第１下部配線
２０６ｂ    第２下部配線
２２４    ３端子型抵抗変化素子
【図１】
2018181019.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
2018181019.tif 000009
【図７Ｂ】
2018181019.tif 000010
【図７Ｃ】
2018181019.tif 000011
【図８】
2018181019.tif 000012
【図９Ａ】
2018181019.tif 000013
【図９Ｂ】
2018181019.tif 000014
【図９Ｃ】
2018181019.tif 000015
【図９Ｄ】
2018181019.tif 000016
【図９Ｅ】
2018181019.tif 000017
【図９Ｆ】
2018181019.tif 000018
【図９Ｇ】
2018181019.tif 000019
【図９Ｈ】
2018181019.tif 000020
【図９Ｉ】
2018181019.tif 000021
【図９Ｊ】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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