(57)【要約】  本技術は、出力クロックにおけるヒゲの発生を防止することができるようにするクロックイネーブラ回路に関する。ゲート信号生成部は、入力クロックとイネーブル信号とに基づいて、入力クロックを有効にするゲート信号を生成し、クロック信号出力部は、ゲート信号のレベルに応じて入力クロックを有効にすることで、出力クロックを出力する。ゲート信号生成部は、イネーブル信号のレベル変化のタイミングを、クロック信号出力部において入力クロックが有効にならないタイミングまで遅延させることで、ゲート信号を生成する。本技術は、クロックイネーブラ回路に適用することができる。
2018230338.tif 000002
【特許請求の範囲】
【請求項１】
入力クロックとイネーブル信号とに基づいて、前記入力クロックを有効にするゲート信号を生成するゲート信号生成部と、
前記ゲート信号のレベルに応じて前記入力クロックを有効にすることで、出力クロックを出力するクロック信号出力部と
を備え、
前記ゲート信号生成部は、前記イネーブル信号のレベル変化のタイミングを、前記クロック信号出力部において前記入力クロックが有効にならないタイミングまで遅延させることで、前記ゲート信号を生成する
クロックイネーブラ回路。
【請求項２】
前記ゲート信号生成部は、
前記イネーブル信号を差動化して遅延させる遅延回路と、
前記遅延回路により差動化され遅延された前記イネーブル信号をラッチすることで前記ゲート信号を出力するラッチ回路と
を有する
請求項１に記載のクロックイネーブラ回路。
【請求項３】
前記ラッチ回路は、
前記入力クロックを反転した反転入力クロックに応じて導通状態となることで、差動化された前記イネーブル信号を出力する第１および第２のトランスファゲートと、
前記第１および第２のトランスファゲートから出力された前記イネーブル信号それぞれをラッチするラッチ部と
を有し、
ラッチされた前記第１のトランスファゲートからの前記イネーブル信号を、前記ゲート信号として出力する
請求項２に記載のクロックイネーブラ回路。
【請求項４】
前記ラッチ部は、前記第１のトランスファゲートの出力を入力として前記第２のトランスファゲートの出力側に出力するＮＯＲゲート、および、前記第２のトランスファゲートの出力を入力として前記第１のトランスファゲートの出力側に出力するＮＡＮＤゲートから構成される
請求項３に記載のクロックイネーブラ回路。
【請求項５】
前記ラッチ部は、前記第１のトランスファゲートの出力を入力として前記第２のトランスファゲートの出力側に出力する第１のインバータ、および、前記第２のトランスファゲートの出力を入力として前記第１のトランスファゲートの出力側に出力する第２のインバータから構成される
請求項３に記載のクロックイネーブラ回路。
【請求項６】
前記遅延回路は、それぞれｎ段のフリップフロップからなる第１および第２のシフトレジスタから構成され、
前記第１のシフトレジスタにおけるｎ段目のフリップフロップの反転出力が、前記第２のシフトレジスタにおける（ｎ＋１）段目のフリップフロップの入力となる
請求項３に記載のクロックイネーブラ回路。
【請求項７】
前記ゲート信号生成部は、
前記イネーブル信号を遅延させる遅延回路と、
前記遅延回路により遅延された前記イネーブル信号をラッチすることで前記ゲート信号を出力するラッチ回路と
を有し、
前記クロック信号出力部に入力される前記入力クロックを遅延させる入力クロック遅延部をさらに備える
請求項１に記載のクロックイネーブラ回路。
【請求項８】
前記入力クロック遅延部は、偶数個のインバータが直列に接続されることで構成される
請求項７に記載のクロックイネーブラ回路。
【請求項９】
前記クロック信号出力部は、
前記ゲート信号を反転して出力するインバータと、
前記ゲート信号と、前記インバータから出力される反転ゲート信号とに基づいて、前記出力クロックを出力するスイッチドインバータと
を有する
請求項７に記載のクロックイネーブラ回路。
【請求項１０】
前記遅延回路は、複数段のフリップフロップからなるシフトレジスタから構成される
請求項７に記載のクロックイネーブラ回路。
【請求項１１】
前記入力クロックは、シングルエンド信号である
請求項１に記載のクロックイネーブラ回路。
【請求項１２】
前記入力クロックは、差動信号である
請求項１に記載のクロックイネーブラ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、クロックイネーブラ回路に関し、特に、出力クロックにおけるヒゲの発生を防止することができるようにするクロックイネーブラ回路に関する。
【背景技術】
【０００２】
従来、クロックが必要な回路において、動作タイミング（クロックの入力タイミング）や、ロジック信号とのタイミングを揃えるためのクロックイネーブラ回路が知られている。クロックイネーブラ回路は、その前段のクロック生成回路の動作が安定するまで、後段にクロックを出力しないように動作する。【０００３】
例えば、特許文献１には、イネーブル信号がハイレベルになってから、クロック生成回路からの入力クロックの数サイクル後に、出力クロックを出力するクロックイネーブラ回路が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−３９４４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に開示されるようなクロックイネーブラ回路に対して高速な動作が要求された場合、回路内のフリップフロップによる遅延のため、出力クロックに、ヒゲ（ハザードともいう）と呼ばれるパルス状のノイズが発生するおそれがある。【０００６】
本技術は、このような状況に鑑みてなされたものであり、出力クロックにおけるヒゲの発生を防止することができるようにするものである。
【課題を解決するための手段】
【０００７】
本技術のクロックイネーブラ回路は、入力クロックとイネーブル信号とに基づいて、前記入力クロックを有効にするゲート信号を生成するゲート信号生成部と、前記ゲート信号のレベルに応じて前記入力クロックを有効にすることで、出力クロックを出力するクロック信号出力部とを備え、前記ゲート信号生成部は、前記イネーブル信号のレベル変化のタイミングを、前記クロック信号出力部において前記入力クロックが有効にならないタイミングまで遅延させることで、前記ゲート信号を生成する。【０００８】
本技術においては、イネーブル信号のレベル変化のタイミングが、クロック信号出力部において入力クロックが有効にならないタイミングまで遅延されることで、ゲート信号が生成される。
【発明の効果】
【０００９】
本技術によれば、出力クロックにおけるヒゲの発生を防止することが可能となる。【００１０】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００１１】
【図１】従来のクロックイネーブラ回路の構成例を示す図である。
【図２】従来のクロックイネーブラ回路の動作を示すタイミングチャートである。
【図３】従来のクロックイネーブラ回路の動作を示すタイミングチャートである。
【図４】本技術を適用したクロックイネーブラ回路の動作例を示す図である。
【図５】第１の実施の形態のクロックイネーブラ回路の構成例を示すブロック図である。
【図６】図５のクロックイネーブラ回路の回路構成例を示す図である。
【図７】図６のクロックイネーブラ回路の動作を示すタイミングチャートである。
【図８】入力クロック遅延部を設けない場合のタイミングチャートである。
【図９】差動入力に対応したクロックイネーブラ回路の回路構成例を示す図である。
【図１０】第２の実施の形態のクロックイネーブラ回路の構成例を示すブロック図である。
【図１１】図１０のクロックイネーブラ回路の回路構成例を示す図である。
【図１２】図１１のクロックイネーブラ回路の動作を示すタイミングチャートである。
【図１３】ＥＮ３信号が常時Ｈの場合のタイミングチャートである。
【図１４】図１０のクロックイネーブラ回路の他の回路構成例を示す図である。
【図１５】図１０のクロックイネーブラ回路のさらに他の回路構成例を示す図である。
【図１６】差動入力に対応したクロックイネーブラ回路の回路構成例を示す図である。
【発明を実施するための形態】
【００１２】
以下、本開示を実施するための形態（以下、実施の形態とする）について説明する。なお、説明は以下の順序で行う。
【００１３】
１．従来技術の課題と本技術の概要
２．第１の実施の形態
３．第２の実施の形態
【００１４】
＜１．従来技術の課題と本技術の概要＞
図１は、従来のクロックイネーブラ回路の構成例を示すブロック図である。
【００１５】
図１のクロックイネーブラ回路１０は、ゲート信号生成部１１およびクロック信号出力部１２から構成される。
【００１６】
ゲート信号生成部１１は、内部にフリップフロップを備え、図示せぬクロック生成回路からの入力クロックと、イネーブル信号（ＥＮ信号）とに基づいて、入力クロックを有効にするゲート信号を生成し、クロック信号出力部１２に供給する。
【００１７】
クロック信号出力部１２は、ゲート信号のレベルに応じて入力クロックを有効にすることで、出力クロックを出力する。
【００１８】
具体的には、図２に示されるように、ゲート信号生成部１１は、時刻ｔ１において入力クロックが立ち下がると、Ｌ（Low）レベルからＨ（High）レベルになったＥＮ信号をゲート信号として出力する。入力クロックの立ち下がりからＨレベルのＥＮ信号がゲート信号として出力されるまでには、フリップフロップによる遅延が生じる。
【００１９】
この状態、すなわち、ゲート信号がＨレベルの状態で、時刻ｔ２において入力クロックが立ち上がると、クロック信号出力部１２は、入力クロックを有効にすることで出力クロックを出力する。
【００２０】
しかしながら、クロックイネーブラ回路１０に対して高速な動作が要求された場合、図３に示されるように、入力クロックに対して、フリップフロップによる遅延が大きくなる。この場合、図３に示されるように、入力クロックがＨレベルになっている間の時刻ｔ３に、ゲート信号がＨレベルになることがある。
【００２１】
このとき、クロック信号出力部１２が、入力クロックを有効にすることで、出力クロックに、ヒゲ（ハザードともいう）と呼ばれるパルス状のノイズＨｄが発生してしまう。特に、入力クロックとＥＮ信号とが非同期の場合、そのフリップフロップが１段であっても、ヒゲが発生するおそれがある。
【００２２】
そこで、本技術を適用したクロックイネーブラ回路のクロック信号出力部は、図４に示されるように、ＥＮ信号のＬレベルからＨレベルへのレベル変化のタイミングを、時刻ｔ１１から、入力クロックが有効にならないタイミング、例えば、入力クロックがＬレベルとなる時刻ｔ１２乃至ｔ１３の間まで遅延させることで、ゲート信号を生成するようにする。
【００２３】
＜２．第１の実施の形態＞
（クロックイネーブラ回路の構成例）
図５は、本技術の第１の実施の形態のクロックイネーブラ回路の構成例を示すブロック図である。
【００２４】
図５のクロックイネーブラ回路３０は、ゲート信号生成部３１、クロック信号出力部３２、および入力クロック遅延部３３から構成される。
【００２５】
ゲート信号生成部３１は、図示せぬクロック生成回路からの入力クロックと、ＥＮ信号とに基づいて、入力クロックを有効にするゲート信号を生成し、クロック信号出力部３２に供給する。ゲート信号生成部３１は、ＥＮ信号を遅延させる遅延回路と、遅延回路により遅延されたＥＮ信号をラッチすることでゲート信号を出力するラッチ回路を有する。
【００２６】
クロック信号出力部３２は、ゲート信号生成部３１からのゲート信号のレベルに応じて、入力クロック遅延部３３からの入力クロックを有効にすることで、出力クロックを出力する。
【００２７】
入力クロック遅延部３３は、図示せぬクロック生成回路からの入力クロックを遅延させて、クロック信号出力部３２に供給する。
【００２８】
図６は、図５のクロックイネーブラ回路３０の回路構成例を示す図である。
【００２９】
図６の例においては、ゲート信号生成部３１の入力クロックの入力端に、ＮＡＮＤゲート３４が接続されており、ＮＡＮＤゲート３４には、入力クロックと第２のイネーブル信号（ＥＮ２信号）が入力される。すなわち、ＮＡＮＤゲート３４は、ＥＮ２信号がＨレベルになることで、入力クロックを反転した反転入力クロックを、ゲート信号生成部３１に供給する。
【００３０】
図６のゲート信号生成部３１は、４段のフリップフロップ４１乃至４４、およびラッチ回路４５から構成される。
【００３１】
フリップフロップ４１乃至４４は、直列に接続されることでシフトレジスタを構成する。より具体的には、フリップフロップ４１乃至４４は、それぞれに入力される反転入力クロックの４パルス分、ＥＮ信号を遅延させる遅延回路を構成する。
【００３２】
ラッチ回路４５は、フリップフロップ４１乃至４４（遅延回路）により遅延されたＥＮ信号をラッチすることでゲート信号を出力する。
【００３３】
なお、図６のゲート信号生成部３１においては、４段のフリップフロップが設けられるものとしたが、その段数は４段に限られない。また、ラッチ回路４５に代えて、フリップフロップを設けるようにしてもよい。
【００３４】
図６のクロック信号出力部３２は、ｐ型トランジスタ５１，５２、ｎ型トランジスタ５３，５４、およびインバータ５５から構成される。ｐ型トランジスタ５１，５２、ｎ型トランジスタ５３，５４は、スイッチドインバータを構成する。
【００３５】
ｐ型トランジスタ５１のソースまたはドレインの一方は、電源電位に接続され、ソースまたはドレインの他方は、ｐ型トランジスタ５２のソースまたはドレインの一方に接続される。ｐ型トランジスタ５２のソースまたはドレインの他方は、出力端子に接続される。
【００３６】
ｎ型トランジスタ５４のソースまたはドレインの一方は、ＧＮＤに接続され、ソースまたはドレインの他方は、ｎ型トランジスタ５３のソースまたはドレインの一方に接続される。ｎ型トランジスタ５３のソースまたはドレインの他方は、出力端子に接続される。
【００３７】
また、ｐ型トランジスタ５１のゲートは、インバータ５５を介して、ゲート信号生成部３１の出力端に接続され、ｎ型トランジスタ５４のゲートは、直接、ゲート信号生成部３１の出力端に接続される。そして、ｐ型トランジスタ５２およびｎ型トランジスタ５３のゲートは、入力クロック遅延部３３の出力端に接続される。
【００３８】
このような構成により、クロック信号出力部３２は、ゲート信号がＬレベルの状態では、入力クロック遅延部３３からの入力クロックによらず、何も出力しない（出力クロックをＨレベルのままとする）。また、クロック信号出力部３２は、ゲート信号がＨレベルの状態では、入力クロック遅延部３３からの入力クロックを反転した信号を出力クロックとして出力する。
【００３９】
図６の入力クロック遅延部３３は、直列に接続された２個のインバータ６１，６２から構成される。このような構成により、入力クロック遅延部３３は、入力クロックの極性を変えることなく、入力クロックを遅延させた遅延入力クロックを出力する。なお、入力クロック遅延部３３を構成するインバータの数は、２個に限らず、偶数個であればよい。
【００４０】
（クロックイネーブラ回路の動作）
次に、図７のタイミングチャートを参照して、図６のクロックイネーブラ回路３０の動作について説明する。
【００４１】
ＥＮ２信号がＨレベルになった状態で、時刻ｔ３１において入力クロックが立ち上がると、ＮＡＮＤゲート３４は、時刻ｔ３１から時間ｄ１１だけ遅延した反転入力クロックを出力する。
【００４２】
また、時刻ｔ３１において入力クロックが立ち上がると、入力クロック遅延部３３は、時刻ｔ３１から時間ｄ１２だけ遅延した遅延入力クロックを出力する。
【００４３】
一方で、ＥＮ信号がＨレベルになると、フリップフロップ４１乃至４４は、ＥＮ信号を、反転入力クロック４パルス分遅延させる。そして、時刻ｔ３２において、反転入力クロックが立ち下がると、ラッチ回路４５は、時刻ｔ３２から時間ｄ１３だけ遅延させた時刻ｔ３３において、ＨレベルになったＥＮ信号をラッチし、ゲート信号として出力する。
【００４４】
なお、時刻ｔ３３までは、ゲート信号がＬレベルの状態であるので、クロック信号出力部３２は、入力クロック遅延部３３からの遅延入力クロックによらず、何も出力しない（出力クロックはＬレベル）。また、時刻ｔ３３において、ゲート信号がＨレベルになるが、入力クロック遅延部３３からの遅延入力クロックがＨレベルであるので、出力クロックはＬレベルのままとなる。
【００４５】
そして、時刻ｔ３４において、遅延入力クロックが立ち下がると、クロック信号出力部３２は、遅延入力クロックを反転した信号を、出力クロックとして出力し始める。
【００４６】
なお、入力クロック遅延部３３を設けないで、入力クロックが直接、クロック信号出力部３２に供給されるようにした場合、図８に示されるように、時刻ｔ３３において、ゲート信号がＨレベルになると、入力クロックがＬレベルであるので、出力クロックはＨレベルとなり、ヒゲ（ノイズＨｄ）が発生してしまう。
【００４７】
以上の動作によれば、クロックイネーブラ回路３０に対して高速な動作が要求された場合や、入力クロックとイネーブル信号とが非同期の場合であっても、遅延入力クロックが有効にならないタイミングでゲート信号がＨレベルに変化するので、確実に、出力クロックにおけるヒゲの発生を防止することが可能となる。
【００４８】
（他の回路構成例）
以上においては、入力クロックが、シングルエンド信号としてクロックイネーブラ回路３０に入力されるようにしたが、差動信号として入力されるようにしてもよい。
【００４９】
図９は、入力クロックが差動信号として入力されるようにしたクロックイネーブラ回路３０の回路構成例を示す図である。
【００５０】
図９の例においては、差動入力クロックＩＮＰ，ＩＮＮが、入力クロック遅延部３３を介して、クロック信号出力部３２に入力される。
【００５１】
図９の入力クロック遅延部３３には、信号ＩＮＰに対応するインバータ６１−１，６２−１と、信号ＩＮＮに対応するインバータ６１−２，６２−２とが設けられる。また、インバータ６１−１，６１−２の出力側には、クロスカップルインバータ６３，６４が接続される。これにより、インバータ６１−１，６１−２それぞれから出力される信号の変化のタイミングが一致するようになる。
【００５２】
図９のクロック信号出力部３２には、信号ＩＮＰに対応するｐ型トランジスタ５１−１，５２−１、ｎ型トランジスタ５３−１，５４−１、およびインバータ５５−１と、信号ＩＮＮに対応するｐ型トランジスタ５１−２，５２−２、ｎ型トランジスタ５３−２，５４−２、およびインバータ５５−２とが設けられる。ｐ型トランジスタ５１−１，５２−１、ｎ型トランジスタ５３−１，５４−１と、ｐ型トランジスタ５１−２，５２−２、ｎ型トランジスタ５３−２，５４−２とは、それぞれスイッチドインバータを構成する。
【００５３】
このような構成により、入力クロックが差動信号として入力される場合であっても、確実に、出力クロックにおけるヒゲの発生を防止することが可能となる。
【００５４】
ところで、本実施の形態のクロックイネーブラ回路３０においては、ゲート信号がＨレベルになるタイミングと、入力クロックを有効にするタイミングとを調整するために、入力クロック遅延部３３を設けるようにした。
【００５５】
しかしながら、入力クロックの伝送路であるクロックパスに入力クロック遅延部３３（インバータ）を設けることで、ジッタが生じたり、消費電力が大きくなってしまう。
【００５６】
また、クロック信号出力部３２内にスイッチドインバータを構成することで、インバータ５５（５５−１，５５−２）を設けるようにしたが、これにより、タイミングマージンが小さくなってしまう。
【００５７】
そこで、以下においては、ジッタの発生や消費電力を抑えつつ、タイミングマージンを確保するようにした構成について説明する。
【００５８】
＜３．第２の実施の形態＞
（クロックイネーブラ回路の構成例）
図１０は、本技術の第２の実施の形態のクロックイネーブラ回路の構成例を示すブロック図である。
【００５９】
図１０のクロックイネーブラ回路１３０は、ゲート信号生成部１３１、およびクロック信号出力部１３２から構成される。
【００６０】
ゲート信号生成部１３１は、図示せぬクロック生成回路からの入力クロックと、ＥＮ信号とに基づいて、入力クロックを有効にするゲート信号を生成し、クロック信号出力部１３２に供給する。ゲート信号生成部１３１は、ＥＮ信号を差動化して遅延させる遅延回路と、遅延回路により差動化され遅延されたＥＮ信号をラッチすることでゲート信号を出力するラッチ回路を有する。
【００６１】
クロック信号出力部１３２は、ゲート信号生成部１３１からのゲート信号のレベルに応じて、入力クロックを有効にすることで、出力クロックを出力する。
【００６２】
図１１は、クロックイネーブラ回路１３０の回路構成例を示す図である。
【００６３】
図１１の例においては、ゲート信号生成部１３１の入力クロックの入力端に、ＮＡＮＤゲート１３３−１，１３３−２が接続されており、ＮＡＮＤゲート１３３−１，１３３−２それぞれには、入力クロックと第２のイネーブル信号（ＥＮ２信号）が入力される。すなわち、ＮＡＮＤゲート１３３−１，１３３−２は、ＥＮ２信号がＨレベルになることで、入力クロックを反転した反転入力クロックを、ゲート信号生成部１３１に供給する。
【００６４】
また、図１１の例において、ゲート信号生成部１３１には、ＥＮ信号が直接入力される他、ＥＮ信号を反転した反転信号がインバータ１３４を介して入力される。
【００６５】
図１１のゲート信号生成部１３１は、遅延回路１４０およびラッチ回路１５０を有する。
【００６６】
遅延回路１４０は、４段のフリップフロップ１４１−１乃至１４４−１からなる第１のシフトレジスタと、４段のフリップフロップ１４１−２乃至１４４−２からなる第２のシフトレジスタとから構成される。
【００６７】
フリップフロップ１４１−１乃至１４４−１は、ＮＡＮＤゲート１３３−１からそれぞれに入力される反転入力クロックの４パルス分、ＥＮ信号を遅延させる遅延回路を構成する。
【００６８】
フリップフロップ１４１−２乃至１４４−２は、ＮＡＮＤゲート１３３−２からそれぞれに入力される反転入力クロックの４パルス分、ＥＮ信号の反転信号を遅延させる遅延回路を構成する。
【００６９】
ただし、図１１の例においては、第１のシフトレジスタにおける２段目のフリップフロップ１４２−１の反転出力が、第２のシフトレジスタにおける３段目のフリップフロップ１４３−２の入力となっている。したがって、フリップフロップ１４１−２，１４２−２は、電気的には設ける必要がないが、第１のシフトレジスタと第２のシフトレジスタとの対称性を保つために設けられている。
【００７０】
なお、図１１の例では、第１のシフトレジスタの２段目のフリップフロップ１４２−１の反転出力が第２のシフトレジスタの３段目のフリップフロップ１４３−２に入力されるものとしたが、第１のシフトレジスタにおける２段目以外のｎ段目のフリップフロップの反転出力が第２のシフトレジスタの（ｎ＋１）段目のフリップフロップに入力されるようにしてもよい。
【００７１】
このように、ＥＮ信号を差動化することで、ゲート信号がＨレベルに変化するタイミングを調整するようことができるようになる。しかしながら、単に、ＥＮ信号を差動化しただけでは、差動化されたＥＮ信号のミスマッチにより、クロックイネーブラ回路１３０が誤動作するおそれがある。そこで、第１のシフトレジスタにおけるｎ段目のフリップフロップの反転出力が第２のシフトレジスタの（ｎ＋１）段目のフリップフロップに入力されるようにすることで、差動化されたＥＮ信号のミスマッチの影響を低減することができる。
【００７２】
ラッチ回路１５０は、トランスファゲート１５１−１，１５１−２、ＮＯＲゲート１５２、およびＮＡＮＤゲート１５３から構成される。
【００７３】
トランスファゲート１５１−１は、ＮＡＮＤゲート１３３−１からの反転入力クロックに応じて導通状態となることで、第１のシフトレジスタ（フリップフロップ１４１−１乃至１４４−１）により遅延されたＥＮ信号を、ゲート信号としてクロック信号出力部１３２に出力する。
【００７４】
トランスファゲート１５１−２は、ＮＡＮＤゲート１３３−２からの反転入力クロックに応じて導通状態となることで、第２のシフトレジスタ（フリップフロップ１４１−２乃至１４４−２）により遅延されたＥＮ信号の反転信号を出力する。
【００７５】
ＮＯＲゲート１５２およびＮＡＮＤゲート１５３は、トランスファゲート１５１−１，１５１−２それぞれから出力された信号をラッチするラッチ部として構成される。
【００７６】
ＮＯＲゲート１５２は、トランスファゲート１５１−１の出力と、クロックイネーブラ回路１３０全体を有効化する第３のイネーブル信号（ＥＮ３信号）とを入力として、トランスファゲート１５１−２の出力側に出力する。
【００７７】
ＮＡＮＤゲート１５３は、トランスファゲート１５１−２の出力と、ＥＮ３信号の反転信号であるＥＮ３Ｂ信号とを入力として、トランスファゲート１５１−１の出力側に出力する。
【００７８】
例えば、ＥＮ３信号がＬレベルの状態で、トランスファゲート１５１−１の出力（すなわちゲート信号）がＬレベルの場合、ＮＯＲゲート１５２により、トランスファゲート１５１−２の出力はＨレベルに確定される。このとき、ＥＮ３Ｂ信号はＨレベルの状態であるので、ＮＡＮＤゲート１５３により、トランスファゲート１５１−１の出力はＬレベルに確定される。
【００７９】
また、ＥＮ３信号がＬレベルの状態で、トランスファゲート１５１−１の出力（ゲート信号）がＨレベルとなることで、ＮＯＲゲート１５２により、トランスファゲート１５１−２の出力がＬレベルに確定される。このとき、ＥＮ３Ｂ信号はＨレベルの状態であるので、ＮＡＮＤゲート１５３により、トランスファゲート１５１−１の出力（ゲート信号）がＨレベルに確定される。
【００８０】
なお、ＥＮ３信号がＨレベルの場合、トランスファゲート１５１−１の出力（ゲート信号）によらず、ＮＯＲゲート１５２により、トランスファゲート１５１−２の出力がＬレベルに確定される。このとき、ＥＮ３Ｂ信号はＬレベルの状態であるので、ＮＡＮＤゲート１５３により、トランスファゲート１５１−１の出力（ゲート信号）がＨレベルに確定される。
【００８１】
このように、トランスファゲート１５１−１，１５１−２のみでは論理が確定されないため、ラッチ部を構成するＮＯＲゲート１５２およびＮＡＮＤゲート１５３により、論理が確定されるようになる。
【００８２】
図１１のクロック信号出力部１３２は、ＮＡＮＤゲート１６１から構成される。入力クロックと、トランスファゲート１５１−１の出力（ゲート信号）とを入力として、出力クロックを出力する。
【００８３】
トランスファゲート１５１−１の出力（ゲート信号）がＬレベルの場合、入力クロックのレベルによらず、ＮＡＮＤゲート１６１により、出力クロックはＨレベルとなる。トランスファゲート１５１−１の出力（ゲート信号）がＨレベルの場合、入力クロックのレベルの変化に応じて、ＮＡＮＤゲート１６１により、入力クロックを反転した信号が出力クロックとして出力される。
【００８４】
（クロックイネーブラ回路の動作）
次に、図１２のタイミングチャートを参照して、図１１のクロックイネーブラ回路１３０の動作について説明する。
【００８５】
図１２の例では、ＥＮ３信号は常時Ｌレベルをとるものとする。
【００８６】
ＥＮ２信号がＨレベルになった状態で、時刻ｔ５１において入力クロックが立ち上がると、ＮＡＮＤゲート１３３−１，１３３−２は、時刻ｔ５１から時間ｄ２１だけ遅延した反転入力クロックを出力する。
【００８７】
一方で、ＥＮ信号がＨレベルになると、フリップフロップ１４１−１乃至１４４−１は、ＥＮ信号を、反転入力クロック４パルス分遅延させる。そして、時刻ｔ５２において、反転入力クロックが立ち上がると、トランスファゲート１５１−１は、導通状態となり、時刻ｔ５２から時間ｄ２２だけ遅延させて、ＨレベルになったＥＮ信号を出力する。ラッチ回路１５０は、そのＥＮ信号をラッチし、ゲート信号として出力する。
【００８８】
なお、ここまでは、ゲート信号がＬレベルの状態であるので、クロック信号出力部１３２は、入力クロックにかかわらず、出力クロックをＨレベルとする。また、時刻ｔ５２から時間ｄ２２経過後、ゲート信号がＨレベルになったときも、入力クロックがＬレベルであるので、出力クロックはＨレベルのままとなる。
【００８９】
そして、時刻ｔ５３において、入力クロックが立ち上がると、クロック信号出力部１３２は、入力クロックを反転した信号を、出力クロックとして出力し始める。
【００９０】
以上の動作によれば、クロックイネーブラ回路１３０に対して高速な動作が要求された場合や、入力クロックとイネーブル信号とが非同期の場合であっても、入力クロックが有効にならないタイミングでゲート信号がＨレベルに変化するので、確実に、出力クロックにおけるヒゲの発生を防止することが可能となる。
【００９１】
また、入力クロックの伝送路であるクロックパスに入力クロック遅延部（インバータ）を設ける必要がなく、クロック信号出力部１３２内にインバータを設ける必要もないので、ジッタの発生や消費電力を抑えつつ、タイミングマージンを確保することが可能となる。
【００９２】
なお、クロックイネーブラ回路１３０においては、ＥＮ信号を差動化したことで、消費電流が増大するかのようにみえる。しかしながら、出力クロックの出力開始後は、ＥＮ２信号をＬレベルにすることで、ゲート信号のレベルを保持したまま、ゲート信号生成部１３１（特に遅延回路１４０）の動作を停止することができる。そのため、全体として消費電流が増大することはない。
【００９３】
また、図１２の例では、ＥＮ３信号は常時Ｌレベルをとるものとしたが、図１３に示されるように、ＥＮ３信号が常時Ｈレベルをとるようにした場合、ＥＮ信号やＥＮ２信号によらず、トランスファゲート１５１−１の出力がＨレベルに確定されることで、常時、入力クロックを反転した信号が出力クロックとして出力されるようになる。
【００９４】
（他の回路構成例）
図１４は、クロックイネーブラ回路１３０の他の回路構成例を示す図である。
【００９５】
図１４のクロックイネーブラ回路１３０は、クロック信号出力部１３２に、ＮＡＮＤゲート１６１に代えて、ｐ型トランジスタ１７１，１７２、ｎ型トランジスタ１７３，１７４が設けられている点で、図１１のクロックイネーブラ回路１３０と異なる。ｐ型トランジスタ１７１，１７２、ｎ型トランジスタ１７３，１７４は、スイッチドインバータを構成する。
【００９６】
このような構成においても、クロック信号出力部１３２は、ゲート信号がＬレベルの状態では、入力クロックにかかわらず、何も出力せず、ゲート信号がＨレベルの状態では、入力クロックを反転した信号を出力クロックとして出力する。
【００９７】
図１５は、クロックイネーブラ回路１３０のさらに他の回路構成例を示す図である。
【００９８】
図１５のクロックイネーブラ回路１３０は、ラッチ回路１５０に、ＮＯＲゲート１５２およびＮＡＮＤゲート１５３に代えて、インバータ１８１，１８２が設けられている点で、図１４のクロックイネーブラ回路１３０と異なる。インバータ１８１，１８２もまた、トランスファゲート１５１−１，１５１−２それぞれから出力された信号をラッチするラッチ部として構成される。
【００９９】
このような構成においても、トランスファゲート１５１−１，１５１−２のみでは論理が確定されないため、ラッチ部を構成するインバータ１８１，１８２により、論理が確定されるようになる。
【０１００】
なお、以上においては、入力クロックが、シングルエンド信号としてクロックイネーブラ回路１３０に入力されるようにしたが、差動信号として入力されるようにしてもよい。
【０１０１】
図１６は、入力クロックが差動信号として入力されるようにしたクロックイネーブラ回路の回路構成例を示す図である。
【０１０２】
図１６の例においては、差動入力クロックＩＮＰ，ＩＮＮが、クロック信号出力部１３２に入力される。
【０１０３】
図１６のクロック信号出力部１３２には、信号ＩＮＰに対応するｐ型トランジスタ１７１−１，１７２−１、ｎ型トランジスタ１７３−１，１７４−１と、信号ＩＮＮに対応するｐ型トランジスタ１７１−２，１７２−２、ｎ型トランジスタ１７３−２，１７４−２とが設けられる。ｐ型トランジスタ１７１−１，１７２−１、ｎ型トランジスタ１７３−１，１７４−１と、信号ＩＮＮに対応するｐ型トランジスタ１７１−２，１７２−２、ｎ型トランジスタ１７３−２，１７４−２とは、それぞれスイッチドインバータを構成する。
【０１０４】
このような構成により、同じく入力クロックが差動信号として入力される図９の構成と比較しても、入力クロックの伝送路であるクロックパスにクロスカップルインバータを含む入力クロック遅延部を設ける必要がなく、クロック信号出力部１３２内にインバータを設ける必要もないので、ジッタや消費電力を抑えつつ、タイミングマージンを確保することが可能となる。
【０１０５】
また、図１６の例においては、ラッチ回路１５０に、インバータ１８１，１８２に代えて、ＮＯＲゲート１５２およびＮＡＮＤゲート１５３が設けられるようにしてもよい。さらに、クロック信号出力部１３２に、ｐ型トランジスタ１７１−１，１７２−１、ｎ型トランジスタ１７３−１，１７４−１、および、ｐ型トランジスタ１７１−２，１７２−２、ｎ型トランジスタ１７３−２，１７４−２に代えて、信号ＩＮＰ，ＩＮＮそれぞれに対応するＮＡＮＤゲートが設けられるようにしてもよい。
【０１０６】
なお、本実施の形態において、出力段となるクロック信号出力部１３２の負荷（クロックパスの負荷）が大きい場合には、トランスファゲート１５１−１，１５１−２の前段および後段にインバータを接続することで、クロック信号出力部１３２を構成するトランジスタのサイズを大きくすることができる。
【０１０７】
本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０１０８】
さらに、本技術は以下のような構成をとることができる。
（１）
入力クロックとイネーブル信号とに基づいて、前記入力クロックを有効にするゲート信号を生成するゲート信号生成部と、
前記ゲート信号のレベルに応じて前記入力クロックを有効にすることで、出力クロックを出力するクロック信号出力部と
を備え、
前記ゲート信号生成部は、前記イネーブル信号のレベル変化のタイミングを、前記クロック信号出力部において前記入力クロックが有効にならないタイミングまで遅延させることで、前記ゲート信号を生成する
クロックイネーブラ回路。
（２）
前記ゲート信号生成部は、
前記イネーブル信号を差動化して遅延させる遅延回路と、
前記遅延回路により差動化され遅延された前記イネーブル信号をラッチすることで前記ゲート信号を出力するラッチ回路と
を有する
（１）に記載のクロックイネーブラ回路。
（３）
前記ラッチ回路は、
前記入力クロックを反転した反転入力クロックに応じて導通状態となることで、差動化された前記イネーブル信号を出力する第１および第２のトランスファゲートと、
前記第１および第２のトランスファゲートから出力された前記イネーブル信号それぞれをラッチするラッチ部と
を有し、
ラッチされた前記第１のトランスファゲートからの前記イネーブル信号を、前記ゲート信号として出力する
（２）に記載のクロックイネーブラ回路。
（４）
前記ラッチ部は、前記第１のトランスファゲートの出力を入力として前記第２のトランスファゲートの出力側に出力するＮＯＲゲート、および、前記第２のトランスファゲートの出力を入力として前記第１のトランスファゲートの出力側に出力するＮＡＮＤゲートから構成される
（３）に記載のクロックイネーブラ回路。
（５）
前記ラッチ部は、前記第１のトランスファゲートの出力を入力として前記第２のトランスファゲートの出力側に出力する第１のインバータ、および、前記第２のトランスファゲートの出力を入力として前記第１のトランスファゲートの出力側に出力する第２のインバータから構成される
（３）に記載のクロックイネーブラ回路。
（６）
前記遅延回路は、それぞれｎ段のフリップフロップからなる第１および第２のシフトレジスタから構成され、
前記第１のシフトレジスタにおけるｎ段目のフリップフロップの反転出力が、前記第２のシフトレジスタにおける（ｎ＋１）段目のフリップフロップの入力となる
（３）乃至（５）のいずれかに記載のクロックイネーブラ回路。
（７）
前記ゲート信号生成部は、
前記イネーブル信号を遅延させる遅延回路と、
前記遅延回路により遅延された前記イネーブル信号をラッチすることで前記ゲート信号を出力するラッチ回路と
を有し、
前記クロック信号出力部に入力される前記入力クロックを遅延させる入力クロック遅延部をさらに備える
（１）に記載のクロックイネーブラ回路。
（８）
前記入力クロック遅延部は、偶数個のインバータが直列に接続されることで構成される
（７）に記載のクロックイネーブラ回路。
（９）
前記クロック信号出力部は、
前記ゲート信号を反転して出力するインバータと、
前記ゲート信号と、前記インバータから出力される反転ゲート信号とに基づいて、前記出力クロックを出力するスイッチドインバータと
を有する
（７）または（８）に記載のクロックイネーブラ回路。
（１０）
前記遅延回路は、複数段のフリップフロップからなるシフトレジスタから構成される
（７）乃至（９）のいずれかに記載のクロックイネーブラ回路。
（１１）
前記入力クロックは、シングルエンド信号である
（１）乃至（１０）のいずれかに記載のクロックイネーブラ回路。
（１２）
前記入力クロックは、差動信号である
（１）乃至（１０）のいずれかに記載のクロックイネーブラ回路。
【符号の説明】
【０１０９】
３０  クロックイネーブラ回路，  ３１  ゲート信号生成部，  ３２  クロック信号出力部，  ３３  入力クロック遅延部，  ４１乃至４４  フリップフロップ，  ４５  ラッチ回路，  ５１，５２  ｐ型トランジスタ，  ５３，５４  ｎ型トランジスタ，  ５５  インバータ，  ６１，６２  インバータ，  １３０  クロックイネーブラ回路，  １３１  ゲート信号生成部，  １３２  クロック信号出力部，  １４０  遅延回路，  １４１−１乃至１４４−１，１４１−２乃至１４４−２  フリップフロップ，  １５０  ラッチ回路，  １５１−１，１５１−２  トランスファゲート，  １５２  ＮＯＲゲート，  １５３  ＮＡＮＤゲート，  １６１  ＮＡＮＤゲート，  １７１，１７２  ｐ型トランジスタ，  １７３，１７４  ｎ型トランジスタ，  １８１，１８２  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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