(57)【要約】［課題］抵抗変化素子の低抵抗状態から高抵抗状態への遷移を安定化する。［解決手段］スイッチ素子は、抵抗変化素子と、第１のトランジスタと、第２のトランジスタとを有する。抵抗変化素子は、金属析出型の抵抗変化膜と、抵抗変化膜の一方の面に接続し抵抗変化膜に金属イオンを供給する第１の電極と、抵抗変化膜の他方の面に接続する第２の電極とを有する。第１の電極には、第１のトランジスタのドレインまたはソースが接続する。第２の電極には、第２のトランジスタのソースまたはドレインが接続する。スイッチ素子は、第２の電極の電位を第１の電極の電位よりも高くして、抵抗変化素子を低抵抗状態から高抵抗状態にスイッチする際に、第１のモードと第２のモードを有する。ゲート電圧は、第１のモードの方が第２のモードより大きく、第１と第２の電極間の電位差は、第１のモードの方が第２のモードよりも小さい。
2019009296.tif 000002
【特許請求の範囲】
【請求項１】
金属析出型の抵抗変化膜と、前記抵抗変化膜の一方の面に接続し前記抵抗変化膜に金属イオンを供給する第１の電極と、前記抵抗変化膜の他方の面に接続する第２の電極と、を有する抵抗変化素子と、
前記第１の電極にドレインもしくはソースが接続する第１のトランジスタと、
前記第２の電極にソースもしくはドレインが接続する第２のトランジスタと、を有し、
前記第１のトランジスタと前記第２のトランジスタが前記第２の電極の電位を前記第１の電極の電位よりも高くして前記抵抗変化素子を低抵抗状態から高抵抗状態にスイッチする際に、
前記第１のトランジスタもしくは前記第２のトランジスタのゲート電圧を第１のゲート電圧とし、前記第１の電極と前記第２の電極との間の電位差を第１の電位差とする、第１のモードと、
前記第１のトランジスタもしくは前記第２のトランジスタのゲート電圧を第２のゲート電圧とし、前記第１の電極と前記第２の電極との間の電位差を第２の電位差とする、第２のモードと、
を有して前記スイッチをし、
前記第１のゲート電圧は前記第２のゲート電圧よりも大きく、前記第１の電位差は前記第２の電位差よりも小さくする、
スイッチ素子。
【請求項２】
前記第１の電位差と前記第２の電位差は、前記第１のトランジスタのソースもしくはドレインの電位と、前記第２のトランジスタのドレインもしくはソースの電位との差に基づく、
請求項１記載のスイッチ素子。
【請求項３】
前記第１のモードで前記スイッチを開始する、
請求項１または２記載のスイッチ素子。
【請求項４】
前記第１のモードと前記第２のモードを交互に繰り返す、
請求項１から３の内の１項記載のスイッチ素子。
【請求項５】
前記第１のモードと前記第２のモードを交互に繰り返すたびに、前記第１のゲート電圧と前記第２のゲート電圧、もしくは前記第１の電位差と前記第２の電位差を増やす、
請求項４記載のスイッチ素子。
【請求項６】
前記第１のモードと前記第２のモードの間で前記抵抗変化素子の抵抗値をモニタリングする、
請求項１から５の内の１項記載のスイッチ素子。
【請求項７】
請求項１から６の内の１項記載のスイッチ素子を有する半導体集積回路を有する
半導体装置。
【請求項８】
前記半導体集積回路は配線層を有し、前記スイッチ素子の前記抵抗変化素子は前記配線層内に設けられている、
請求項７記載の半導体装置。
【請求項９】
金属析出型の抵抗変化膜と、前記抵抗変化膜の一方の面に接続し前記抵抗変化膜に金属イオンを供給する第１の電極と、前記抵抗変化膜の他方の面に接続する第２の電極と、を有する抵抗変化素子と、
前記第１の電極にドレインもしくはソースが接続する第１のトランジスタと、
前記第２の電極にソースもしくはドレインが接続する第２のトランジスタと、
を有するスイッチ素子のスイッチ方法において、
前記第２の電極の電位を前記第１の電極の電位よりも高くして前記抵抗変化素子を低抵抗状態から高抵抗状態にスイッチする際に、
前記第１のトランジスタもしくは前記第２のトランジスタのゲート電圧を第１のゲート電圧とし、前記第１の電極と前記第２の電極との間の電位差を第１の電位差とする、第１のモードと、
前記第１のトランジスタもしくは前記第２のトランジスタのゲート電圧を第２のゲート電圧とし、前記第１の電極と前記第２の電極との間の電位差を第２の電位差とする、第２のモードと、を有して前記スイッチをし、
前記第１のゲート電圧は前記第２のゲート電圧よりも大きく、前記第１の電位差は前記第２の電位差よりも小さくする、
スイッチ方法。
【請求項１０】
前記第１の電位差と前記第２の電位差は、
前記第１のトランジスタのソースもしくはドレインの電位と、前記第２のトランジスタのドレインもしくはソースの電位との差に基づく、
請求項９記載のスイッチ方法。
【請求項１１】
前記第１のモードで前記スイッチを開始する、
請求項９または１０記載のスイッチ方法。
【請求項１２】
前記第１のモードと前記第２のモードを交互に繰り返す、
請求項９から１１の内の１項記載のスイッチ方法。
【請求項１３】
前記第１のモードと前記第２のモードを交互に繰り返すたびに、
前記第１のゲート電圧と前記第２のゲート電圧もしくは前記第１の電位差と前記第２の電位差を増やす、
請求項１２記載のスイッチ方法。
【請求項１４】
前記第１のモードと前記第２のモードの間で前記抵抗変化素子の抵抗値をモニタリングする、
請求項９から１３の内の１項記載のスイッチ方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチ素子、スイッチ方法および半導体装置に関する。
【背景技術】
【０００２】
半導体装置である半導体集積回路は、半導体基板に形成されたトランジスタと、トランジスタを接続するために半導体基板の上層に形成された配線層とを備えている。トランジスタや配線の構成は、集積回路の設計段階で決められており、半導体集積回路の製造後にトランジスタ同士の接続を変更することは困難である。一方、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）などの再構成が可能なプログラマブル論理集積回路は、論理演算回路の動作や論理演算回路の接続の構成情報をメモリに記憶することで、論理動作や配線接続の変更を可能にしている。【０００３】
この構成情報の記憶を行うメモリ素子としては、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）セル、アンチフューズ、フローティングゲートＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタなどが用いられている。しかしながら、これらのメモリ素子はトランジスタと同じ層に形成されるため、メモリ素子の面積の分、半導体集積回路の面積が大きくなり、製造コストが上昇している。また、メモリ素子の面積の分、半導体集積回路の面積に占める論理演算回路の割合が低下するために、回路の動作速度の低下や動作電力の増大による電力性能比の低下をもたらしている。【０００４】
特許文献１および非特許文献１には、配線層に形成された抵抗変化素子により、半導体集積回路の製造後に配線接続の変更を可能とするプログラマブル論理集積回路が開示されている。これにより、製造後の回路の不具合の修正や仕様の変更、半導体集積回路の面積の縮小や電力性能比の向上、さらには、起動時の回路構成情報を読み出す動作の省略を、可能としている。【０００５】
特許文献１および非特許文献１の抵抗変化素子は、イオンが電界などによって自由に移動することのできる固体電解質と、これを挟んで対向する第１電極と第２電極を有する。固体電解質には、第１電極から金属イオンが供給され、第２電極からは供給されない。金属イオンは固体電解質中での移動と電気化学反応により金属として析出する。析出した金属が第１電極と第２電極を接続する金属架橋（フィラメント、導電性パスとも呼ばれる）となることで、抵抗変化素子は低抵抗状態（ＯＮ）となる。また、この金属架橋が消滅することで高抵抗状態（ＯＦＦ）となる。【０００６】
図１０は、バイポーラ特性を有する当該抵抗変化素子の動作を説明するための図である。まず、高抵抗状態から低抵抗状態へ遷移するセット動作（ａ）では、第２電極を接地して第１電極に正電圧を印加すると、第１電極の金属が金属イオンになって固体電解質に溶解する。金属イオンは固体電解質中での移動と電気化学反応により金属として析出し、セット電圧で、析出した金属により第１電極と第２電極を接続する金属架橋が形成される。金属架橋により第１電極と第２電極が電気的に接続されることでＯＮとなる。このＯＮである低抵抗状態で、第２電極を接地して第１電極に正電圧を印加すると、抵抗変化素子は低抵抗状態を維持してオーミックな電流−電圧特性を示す（低抵抗動作（ｂ））。【０００７】
一方、ＯＮである低抵抗状態からＯＦＦである高抵抗状態へ遷移するリセット動作（ｃ）では、第２電極を接地して第１電極に負電圧を印加すると、金属架橋の一部が金属イオンとなって固体電解質に溶解し金属架橋が切れる。これにより、第１電極と第２電極との電気的接続が切れてＯＦＦとなる。なお、電気的接続が完全に切れる前の段階から電極間の抵抗が大きくなったり静電容量が変化したりするなどの電気特性の変化が生じ、最終的にリセット電圧で電気的接続が切れる。このＯＦＦである高抵抗状態からＯＮである低抵抗状態とするには、再び第２電極を接地して第１電極に正電圧を印加すればよい（再セット動作（ｄ））。【０００８】
以上の抵抗変化素子によるスイッチは、前記のＭＯＳトランジスタなどの半導体スイッチよりも小型でオン状態の抵抗値（オン抵抗と呼ぶ）が小さい。さらに抵抗変化素子は配線層に形成される。このため、半導体集積回路の面積の縮小や電力性能比の向上が可能である。また、抵抗変化素子は電圧を印加しなくてもＯＮやＯＦＦの状態が維持される不揮発性を有するため、起動時に回路構成情報を読み出す動作が不要である。以上の特徴から、当該抵抗変化素子によるスイッチは、プログラマブル論理集積回路への適用に有利である。また、当該抵抗変化素子は、その不揮発性から、不揮発性メモリとしての利用も可能である。【０００９】
特許文献２では、さらに、金属イオンを供給する第１電極の形状を電界が集中しやすい形状に工夫することで、セット／リセット電圧とこれらのばらつきとを低減する技術が開示されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００５−１０１５３５号公報
【特許文献２】国際公開第２０１３／１３６７９８号
【非特許文献】
【００１１】
【非特許文献１】Ｓ．Ｋａｅｒｉｙａｍａ  ｅｔ  ａｌ．， “Ａ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｓｏｌｉｄ−Ｅｌｅｃｔｒｏｌｙｔｅ  Ｎａｎｏｍｅｔｅｒ  Ｓｗｉｔｃｈ”，ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．４０（１），ｐｐ．１６８−１７６，（２００５）．
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、当該抵抗変化素子は、ＯＮである低抵抗状態からＯＦＦである高抵抗状態へ遷移するリセット動作において、リセットのための電圧を印加しているにも関わらず、低抵抗状態化してしまうという不良動作が発生する場合がある。図１１は、当該抵抗変化素子のリセット動作における（ａ）正常動作と（ｂ）不良動作を説明するための図である。正常動作では、第２電極を接地して第１電極に負電圧を印加すると、リセット電圧でＯＦＦである高抵抗状態となる。一方、不良動作では、負電圧の増大と共に、一旦は抵抗値の増大が認められるものの、最終的にはＯＮである低抵抗状態に戻ってしまいリセット不良となっている。【００１３】
この不良動作は、再度同じリセット動作を行っても正常動作しない。このため、当該抵抗変化素子をスイッチとして用いた場合、この不良動作に起因する誤接続により、動作不良やリーク電流による待機電力の増大などの問題が生じる場合がある。また、当該抵抗変化素子をメモリとして用いた場合、不良救済率の高いＥＣＣ（Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｏｄｅ）やリダンダンシによる対策が必要となり、コスト増の問題が生じる。特許文献１、２や非特許文献１には、この不良動作の解決策は開示されていない。【００１４】
本発明は、上記の課題に鑑みてなされたものであり、その目的は、金属架橋型の抵抗変化素子の低抵抗状態から高抵抗状態への遷移を安定化したスイッチ素子を提供することにある。
【課題を解決するための手段】
【００１５】
本発明のスイッチ素子は、抵抗変化素子と、第１のトランジスタと、第２のトランジスタとを有する。抵抗変化素子は、金属析出型の抵抗変化膜と、抵抗変化膜の一方の面に接続し抵抗変化膜に金属イオンを供給する第１の電極と、抵抗変化膜の他方の面に接続する第２の電極とを有する。第１の電極には、第１のトランジスタのドレインもしくはソースが接続する。第２の電極には、第２のトランジスタのソースもしくはドレインが接続する。スイッチ素子では、第１のトランジスタと第２のトランジスタとが、第２の電極の電位を、第１の電極の電位よりも高くして、抵抗変化素子を低抵抗状態から高抵抗状態にスイッチする。スイッチ素子は、このスイッチ動作に、第１のモードと第２のモードの２つのモードを有する。ここで、第１のモードにおける、第１のトランジスタもしくは第２のトランジスタのゲート電圧を第１のゲート電圧とし、第１と第２の電極間の電位差を第１の電位差とする。また、第２のモードにおける、第１もしくは第２のトランジスタのゲート電圧を第２のゲート電圧とし、第１と第２の電極間の電位差を第２の電位差とする。この時、第１のゲート電圧は第２のゲート電圧よりも大きく、第１の電位差は第２の電位差よりも小さくする。【００１６】
本発明の半導体装置は、本発明のスイッチ素子を有する半導体集積回路を有する。【００１７】
本発明のスイッチ方法は、抵抗変化素子と、第１のトランジスタと、第２のトランジスタとを有するスイッチ素子に適用される。抵抗変化素子は、金属析出型の抵抗変化膜と、抵抗変化膜の一方の面に接続し抵抗変化膜に金属イオンを供給する第１の電極と、抵抗変化膜の他方の面に接続する第２の電極とを有する。第１のトランジスタのドレインもしくはソースは、抵抗変化素子の第１の電極に接続する。第２のトランジスタのソースもしくはドレインは、抵抗変化素子の第２の電極に接続する。そして、このスイッチ方法は、抵抗変化素子を低抵抗状態から高抵抗状態にスイッチする際に、第１のモードと、第２のモードを有する。ここで、第１のモードにおける、第１のトランジスタもしくは第２のトランジスタのゲート電圧を第１のゲート電圧とし、第１と第２の電極間の電位差を第１の電位差とする。また、第２のモードにおける、第１もしくは第２のトランジスタのゲート電圧を第２のゲート電圧とし、第１と第２の電極間の電位差を第２の電位差とする。この時、第１のゲート電圧は第２のゲート電圧よりも大きく、第１の電位差は第２の電位差よりも小さくする。
【発明の効果】
【００１８】
本発明によれば、金属架橋型の抵抗変化素子の低抵抗状態から高抵抗状態への遷移を安定化したスイッチ素子を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１の実施形態のスイッチ素子の構成を示す図である。
【図２】本発明の第２の実施形態のスイッチ素子の構成を示す図である。
【図３】本発明の第２の実施形態のスイッチ素子の抵抗変化素子の動作を説明するための図である。
【図４Ａ】本発明の第２の実施形態のスイッチ素子の動作を説明するための図である。
【図４Ｂ】本発明の第２の実施形態のスイッチ素子の動作を説明するための別の図である。
【図５】抵抗変化素子の低抵抗状態から高抵抗状態への遷移の正常動作と不良動作とを説明するための図である。
【図６Ａ】本発明の第２の実施形態のスイッチ素子の電流モードにおける低抵抗状態から高抵抗状態への遷移を説明するための図である。
【図６Ｂ】本発明の第２の実施形態のスイッチ素子の電圧モードにおける低抵抗状態から高抵抗状態への遷移を説明するための図である。
【図７】本発明の第２の実施形態の半導体装置の構成を示すブロック図である。
【図８】本発明の第２の実施形態のスイッチ素子の動作を示すフローチャートである。
【図９】本発明の第２の実施形態のスイッチ方法と既知のスイッチ方法との不良率、平均電流の比較結果を示す図である。
【図１０】既知の抵抗変化素子の抵抗変化の動作を説明するための図である。
【図１１】既知の抵抗変化素子のリセット動作における正常動作と不良動作を説明するための図である。
【発明を実施するための形態】
【００２０】
以下、図を参照しながら、本発明の実施形態を詳細に説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい限定がされているが、発明の範囲を以下に限定するものではない。
【００２１】
（第１の実施形態）
図１は、本発明の第１の実施形態のスイッチ素子の構成を示す図である。本実施形態のスイッチ素子１は、抵抗変化素子１１と、第１のトランジスタ１２と、第２のトランジスタ１３とを有する。抵抗変化素子１１は、金属析出型の抵抗変化膜１４と、抵抗変化膜１４の一方の面に接続し抵抗変化膜１４に金属イオンを供給する第１の電極１５と、抵抗変化膜１４の他方の面に接続する第２の電極１６と、を有する。第１の電極１５には、第１のトランジスタ１２のドレインもしくはソースが接続し、第２の電極１６には、第２のトランジスタ１３のソースもしくはドレインが接続する。
【００２２】
スイッチ素子１は、第１、第２のトランジスタ１２、１３が、第２の電極１６の電位を第１の電極１５の電位よりも高くして抵抗変化素子１１を低抵抗状態から高抵抗状態にスイッチする。抵抗変化素子１１を低抵抗状態から高抵抗状態にするスイッチ動作は、第１のモードと第２のモードとを有する。ここで、第１のモードにおける、第１のトランジスタもしくは第２のトランジスタ１２、１３のゲート電圧を第１のゲート電圧とし、第１と第２の電極１５、１６間の電位差を第１の電位差とする。また、第２のモードにおける、第１もしくは第２のトランジスタ１２、１３のゲート電圧を第２のゲート電圧とし、第１と第２の電極間の電位差を第２の電位差とする。この時、第１のゲート電圧は第２のゲート電圧よりも大きく、第１の電位差は第２の電位差よりも小さくする。
【００２３】
スイッチ素子１によれば、第１のモードと第２のモードを組み合わせることで、リセット動作における電流制限と電圧制限とが実行され、高電圧で大電流が流れることによる抵抗変化膜１４の破壊を抑制することができる。これにより、リセットのための電圧を印加しているにも関わらず、低抵抗状態化してしまうという不良動作の発生を抑制することができる。
【００２４】
以上のように、本実施形態によれば、金属架橋型の抵抗変化素子の低抵抗状態から高抵抗状態への遷移を安定化したスイッチ素子を提供することができる。
【００２５】
（第２の実施形態）
図２は、本発明の第２の実施形態のスイッチ素子の構成を示す図である。本実施形態のスイッチ素子２は、抵抗変化素子２１と、行選択トランジスタ２２と、ビット選択トランジスタ２３とを有する。
【００２６】
抵抗変化素子２１は、金属析出型の抵抗変化膜２４と、抵抗変化膜２４の一方の面に接続し抵抗変化膜２４に金属イオンを供給する第１の電極２５と、抵抗変化膜２４の他方の面に接続する第２の電極２６と、を有する。第１の電極２５を活性電極、第２の電極２６を不活性電極とも呼ぶ。
【００２７】
行選択トランジスタ２２は、抵抗変化素子２１の第１の電極２５にドレインが接続する。行選択トランジスタ２２はまた、第１の電極２５にソースが接続してもよい。ビット選択トランジスタ２３は、抵抗変化素子２１の第２の電極２６にソースが接続する。ビット選択トランジスタ２３はまた、第２の電極２６にドレインが接続してもよい。
【００２８】
図３は、抵抗変化素子２１の動作を説明するための図である。抵抗変化素子２１を高抵抗状態（ＯＦＦ）から低抵抗状態（ＯＮ）にスイッチする際には、第１の電極２５の電位を第２の電極２６の電位よりも高くする。また、抵抗変化素子２１を低抵抗状態から高抵抗状態にスイッチする際には、第２の電極２６の電位を第１の電極２５の電位よりも高くする。
【００２９】
行選択トランジスタ２２とビット選択トランジスタ２３とは、抵抗変化素子２１を低抵抗状態から高抵抗状態にスイッチする際には、第２の電極２６の電位を第１の電極２５の電位よりも高くする。さらに、このとき、行選択トランジスタ２２とビット選択トランジスタ２３とは、電流モードと電圧モードとを有して、低抵抗状態から高抵抗状態にスイッチする。
【００３０】
図４Ａと図４Ｂとは、スイッチ素子２を低抵抗状態から高抵抗状態に、電流モードと電圧モードとを有してスイッチする動作を説明するための図である。
【００３１】
図４Ａでは、図２に示すように、行選択トランジスタ２２のソースは接地（ＧＮＤ）されている。また、ビット選択トランジスタ２３のゲートには、ビット選択トランジスタ２３をＯＮする電圧Ｖｇｂｌが印加される。電流モードでは、行選択トランジスタ２２のゲートに正の電圧Ｖｇｐｌ−１、ビット選択トランジスタ２３のドレインに正の電圧Ｖｂｌ−１が印加される。また、電圧モードでは、行選択トランジスタ２２のゲートに正の電圧Ｖｇｐｌ−２、ビット選択トランジスタ２３のドレインに正の電圧Ｖｂｌ−２が印加される。このとき、Ｖｇｐｌ−１＞Ｖｇｐｌ−２、Ｖｂｌ−１＜Ｖｂｌ−２の関係であるとする。
【００３２】
図４Ｂでは、図２とは異なり、ビット選択トランジスタ２３のドレインは接地（ＧＮＤ）されている。また、行選択トランジスタ２２のゲートには、行選択トランジスタ２２をＯＮする電圧Ｖｇｐｌが印加される。電流モードでは、ビット選択トランジスタ２３のゲートに正の電圧Ｖｇｂｌ−１、行選択トランジスタ２２のソースに負の電圧Ｖｐｌ−１が印加される。また、電圧モードでは、ビット選択トランジスタ２３のゲートに正の電圧Ｖｇｂｌ−２、行選択トランジスタ２２のソースに負の電圧Ｖｐｌ−２が印加される。このとき、Ｖｇｂｌ−１＞Ｖｇｂｌ−２、｜Ｖｐｌ−１｜＜｜Ｖｐｌ−２｜の関係であるとする。
【００３３】
スイッチ素子２を低抵抗状態から高抵抗状態に、電流モードと電圧モードとを有してスイッチする場合、電流モードからスイッチを開始することが好ましい。また、電流モードと電圧モードを交互に複数回繰り返すことができる。また、電流モードと電圧モードを交互に繰り返すたびに、各ゲート電圧や、第１と第２の電極２５、２６間の電圧を増やすようにしてもよい。また、電流モードと電圧モードの間で抵抗変化素子２１の抵抗値をモニタリングするようにしてもよい。
【００３４】
図５は、図１１に示す、抵抗変化素子２１の低抵抗状態から高抵抗状態への遷移の（ａ）正常動作と（ｂ）不良動作とを説明するための図である。図５の不良動作のメカニズムは、発明者が鋭意検討を行い考察したものである。
【００３５】
まず、正常動作において、抵抗変化素子２１は、金属架橋により低抵抗状態にある。このとき、第１の電極２５を接地し、第２の電極２６に正電圧を印加すると、金属架橋の金属が金属イオンになって抵抗変化膜２４中に溶け出し、金属架橋の一部が切れる。抵抗変化膜２４中に溶け出した金属は、第１の電極２５に回収される。これにより、第１の電極２５と第２の電極２６との電気的接続が切れ、さらに金属架橋の回収が進行することで、高抵抗状態となる。なお、第２の電極２６を接地し、第１の電極２５に負電圧を印加した場合も同様である。
【００３６】
これに対して、不良動作においては、金属架橋の金属が金属イオンになって抵抗変化膜２４中に溶け出し、金属架橋の一部が切れる際に、金属架橋の金属が局所的に残存する。この金属架橋の金属が局所的に残存する箇所には高電界が発生する。この局所的な高電界で大きな電流が流れることによって固体電解質が破壊され、金属架橋の回収が不能となるとともに低抵抗な箇所が生じ、抵抗変化素子２１が低抵抗状態に陥る。このことは、抵抗変化素子２１がリセット動作の際に低抵抗状態に陥った場合、再度同じリセット動作を行っても正常にはならないことと矛盾しない。なお、第２の電極２６を接地し、第１の電極２５に負電圧を印加した場合も同様である。
【００３７】
以上の不良動作のメカニズムに基づいて、リセット動作の際に低抵抗な箇所の発生を抑制するためには、リセット動作における電流制限と電圧制限とを組み合わせることにより、高電界で大電流が流れることによる固体電解質の破壊を抑制することが有効である。
【００３８】
図６Ａおよび図６Ｂは、各々、電流モードおよび電圧モードにおけるスイッチ素子２の低抵抗状態から高抵抗状態へのリセット動作を説明するための図である。
【００３９】
図６Ａと図６Ｂは、図４Ａの条件に対応しており、各々、ビット選択トランジスタ２３のドレイン電圧Ｖｂｌを２Ｖと３Ｖとし、行選択トランジスタ２２のゲート電圧Ｖｇｐｌをパラメータとする。図６Ａと図６Ｂは、このときの、抵抗変化素子２１の第１と第２の電極２５、２６間の電位差と、抵抗変化素子２１の抵抗値との関係を、ＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ  Ｐｒｏｇｒａｍ  ｗｉｔｈ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  Ｅｍｐｈａｓｉｓ）により見積った結果を示す。
【００４０】
また、図６Ａと図６Ｂの銅稼動領域とは、実験に基づいて算出された、抵抗変化素子２１において第１の電極２５を銅とした場合の、銅が移動するために必要な電圧の領域を示す。この領域内であれば、金属架橋の銅のイオン化と第１の電極２５での回収が可能である。
【００４１】
まず、図６Ａにおいて、１ｋΩの低抵抗状態にある抵抗変化素子２１のリセット動作が開始されるためには、Ｖｇｐｌを１．１Ｖ以上として銅稼動領域とする必要がある。例えば、Ｖｇｐｌを１．３Ｖとした場合、図示された電流モードに沿って抵抗値が増大し、銅稼動領域の境界である２００ｋΩ程度まで高抵抗化される。
【００４２】
電流モードでは、Ｖｇｐｌが高いため大きい電流を流すことができるので、初期段階での金属架橋のイオン化（イニシエーション）を促進することができる。また、第１と第２の電極２５、２６間の電位差は小さいため、高電界による固体電解質（抵抗変化膜２４）の破壊は抑制される。一方で、銅稼動領域の制限から、抵抗変化素子２１の抵抗値は２００ｋΩ程度に留まる。
【００４３】
次に、図６Ｂにおいて、図６Ａの電流モードで２００ｋΩ程度まで高抵抗化した抵抗変化素子２１は、Ｖｇｐｌを０．７Ｖ程度として電流を抑制しても、銅稼動領域となる。抵抗変化素子２１は、図示された電圧モードに沿って抵抗値が増大し、銅稼動領域の境界である１ＭΩ以上にまで高抵抗化され、リセット動作を終了することができる。
【００４４】
電圧モードでは、Ｖｇｐｌが低いため大きい電流を流すことができないことから、第１と第２の電極２５、２６間の電位差が大きくなっても、高電界による固体電解質の破壊は抑制される。また、第１と第２の電極２５、２６間の電位差が大きくなると、銅稼動領域が高抵抗側に拡大することから、抵抗変化素子２１の抵抗値は１ＭΩ以上にまで高抵抗化され、所望の高抵抗状態となる。
【００４５】
一方、図６Ｂの電圧モードだけで、１ｋΩの低抵抗状態にある抵抗変化素子２１のリセット動作を行う場合、Ｖｇｐｌを１．１Ｖ以上として銅稼動領域とする必要がある。例えば、Ｖｇｐｌを１．３Ｖとして銅稼動領域の限界の１ＭΩ以上にまで高抵抗化すると仮定する。この場合、高抵抗化の途中の過程では、Ｖｇｐｌが高いため大きい電流を流すことができ、かつ第１と第２の電極２５、２６間の電位差が大きいことから、高電界で大電流が流れることによる固体電解質の破壊が生じやすくなる。図６Ａの電流モードと図６Ｂの電圧モードを組み合わせることで、このような高電界で大電流が流れることによる固体電解質の破壊を抑制することができる。
【００４６】
以上のように、電流モードと電圧モードを組み合わせることで、固体電解質の破壊を抑制することができる。電流モードと電圧モードの組み合わせにおいては、電流モードを先に行うことが好ましい。電流モードによれば、Ｖｇｐｌが高いため大きい電流を流すことができるので、初期段階での金属架橋のイオン化を促進できるためである。また、電流モードと電圧モードの組み合わせにおいては、電圧モードを後に行うことが好ましい。電圧モードによれば、Ｖｇｐｌを低くしても、銅稼動領域の限界の１ＭΩ以上にまで高抵抗化することができるためである。
【００４７】
また、電流モードと電圧モードを交互に複数回繰り返してもよい。電流モードと電圧モードを交互に繰り返すことによって、初回の電流モードと電圧モードによるリセット動作で高抵抗化に失敗しても、２回目以降のリセット動作で高抵抗化できるためである。なお、電流モードと電圧モードを交互に繰り返した場合、電流モードで終了するようにしてもよい。
【００４８】
また、電流モードと電圧モードを交互に繰り返すたびに、ドレイン電圧Ｖｂｌやゲート電圧Ｖｇｐｌを増やすようにしてもよい。ドレイン電圧Ｖｂｌやゲート電圧Ｖｇｐｌを増やすことで、初回の電流モードと電圧モードによるリセット動作で高抵抗化に失敗しても、２回目以降のリセット動作で、より確実に高抵抗化できるためである。
【００４９】
また、電流モードと電圧モードを交互に繰り返す際に、電流モードと電圧モードの間に抵抗変化素子２１の抵抗値をモニタリングしてもよい。抵抗変化素子２１の抵抗値をモニタリングすることによって、高抵抗化するまで電流モードと電圧モードを交互に繰り返すことができる。また、抵抗変化素子２１の抵抗値をモニタリングすることによって、電流モードと電圧モードの不必要な繰り返しを防ぐことができる。
【００５０】
なお、以上の図６Ａと図６Ｂは、図４Ａの条件に対応させた場合を説明しているが、図４Ｂの条件に対応させた場合でも、同様の説明が可能である。すなわち、図４Ｂの条件に対応させた場合は、行選択トランジスタ２２のソース電圧Ｖｐｌを−２Ｖと−３Ｖとし、ビット選択トランジスタ２３のゲート電圧Ｖｇｂｌをパラメータとすればよい。
【００５１】
本実施形態のスイッチ素子２の抵抗変化素子２１において、抵抗変化膜２４は、固体電解質材料であって、酸化物や硫化物や有機物などを用いることができる。例えば、Ａｌ、Ｔｉ、Ｔａ、Ｓｉ、Ｈｆ、Ｚｒなどを含む酸化物や、Ｇｅ、Ａｓ、ＴｅＳなどを含むカルコゲナイド化合物や、炭素と酸素とシリコンを含む有機ポリマー膜などを用いることができる。また、これらの積層膜であっても良い。また、酸素空孔を有するフィラメント型のＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に用いられる酸化物材料などを用いることができる。
【００５２】
第１の電極２５は、抵抗変化膜２４に金属イオンを供給する活性電極である。このために、第１の電極２５には銅を用いることができる。また、第１の電極２５は、銅を主成分とし、Ｔｉ、Ａｌ、Ｍｎ、Ｗ、Ｍｇなどを添加物として含んでいても良い。
【００５３】
第２の電極２６は、抵抗変化膜２４に金属イオンを供給しない不活性電極である。このために、第２の電極２６にはＲｕやＰｔなどの貴金属を用いることができる。あるいは、これらを主成分とし、Ｔａ、Ｔｉ、Ｗなどを含んでいても良い。
【００５４】
図７は、本実施形態の半導体装置２００の構成を示すブロック図である。半導体装置２００は半導体集積回路２０を有し、半導体集積回路２０はスイッチ素子２を有する。半導体集積回路２０は論理演算回路を有することができ、スイッチ素子２は論理演算回路の動作や論理演算回路の接続を変更することができる。スイッチ素子２は、クロスバスイッチの構成とすることができる。論理演算回路は、ＬＵＴ（Ｌｏｏｋ  Ｕｐ  Ｔａｂｌｅ）などの論理ブロックなどから構成することができる。
【００５５】
半導体集積回路２０は、半導体基板の上層に形成された多層の銅配線層を有し、スイッチ素子２の抵抗変化素子２１は銅配層内に組み込まれている。また、スイッチ素子２の行選択トランジスタ２２とビット選択トランジスタ２３は、半導体基板内に形成されている。これにより、抵抗変化素子２１と当該トランジスタとが階層構成となることから、半導体集積回路２０の面積を小さくでき、半導体装置は小型化される。また、銅配線を抵抗変化素子２１の第１の電極２５に兼用できるため、半導体装置の製造工程が簡素化される。
【００５６】
半導体装置２００は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）やバイポーラトランジスタを有するメモリ回路、マイクロプロセッサなどの論理演算回路、これらを同時に搭載した回路、などの半導体集積回路２０を有することができる。
【００５７】
また、半導体装置２００に電子回路装置、光回路装置、量子回路装置、マイクロマシン、ＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）などを接続することができ、本実施形態のスイッチ素子２を接続の際のスイッチとして用いることができる。また、本実施形態のスイッチ素子２を、不揮発性メモリとして用いることができる。
【００５８】
図８は、本実施形態のスイッチ素子２のスイッチ方法の動作を示すフローチャートである。本フローチャートは、低抵抗状態（ＯＮ）にあるスイッチ素子２を、高抵抗状態（ＯＦＦ）とするためのリセット動作を開始することで開始となる。
【００５９】
まず、ステップＳ０１で、スイッチ素子２を電流モードでのリセットを行う。電流モードでのリセットは、図４Ａや図４Ｂの電流モードや、図６Ａの電流モードで行うことができる。
【００６０】
次に、ステップＳ０２で、スイッチ素子２を電圧モードでのリセットを行う。電圧モードでのリセットは、図４Ａや図４Ｂの電圧モードや、図６Ｂの電圧モードで行うことができる。
【００６１】
次に、ステップＳ０３で、スイッチ素子２の抵抗変化素子２１の抵抗値を読み出してモニタリングする。抵抗変化素子２１の抵抗値が予め定められた閾値以上である場合（ステップＳ０４のＹＥＳ）、所定の高抵抗状態が得られたとして、フローチャートを終了する。
【００６２】
一方、抵抗変化素子２１の抵抗値が当該閾値未満である場合（ステップＳ０４のＮＯ）、所定の高抵抗状態が得られていないとして、ステップＳ０１以降を繰り返す。このとき、所定の高抵抗状態が得られるまでステップＳ０１以降を繰り返すことができる。また、ステップＳ０１以降を繰り返す回数に上限を設けて、所定の回数を繰り返しても所定の高抵抗状態が得られない場合、フローチャートを終了し、当該抵抗変化素子２１を不良素子と判定してもよい。
【００６３】
また、ステップＳ０１以降を繰り返す場合、例えば図４Ａの条件の場合、ドレイン電圧Ｖｂｌやゲート電圧Ｖｇｐｌを増やすようにしてもよい。また、ステップ１とステップ２の間で抵抗変化素子２１の抵抗値を読み出してモニタリングしてもよい。
【００６４】
図９は、本実施形態のスイッチ方法でリセット動作を行った場合と、既知のスイッチ方法でリセット動作を行った場合の、複数のスイッチ素子２での不良率と平均電流の比較結果を示す図である。
【００６５】
まず、セット／リセット動作を行っていない初期状態（高抵抗状態）においては、不良率は０ｐｐｍ、平均電流は１×１０−８Ａであった。
【００６６】
次に、セット動作を行い低抵抗状態とした後に、リセット動作を行った。既知のスイッチ方法でのリセット動作では、ビット選択トランジスタ２３のドレイン電圧Ｖｂｌを２Ｖ、２．５Ｖ、３Ｖ、３．５Ｖとした場合について、それぞれ行った。また、本実施形態のスイッチ方法でのリセット動作では、Ｖｂｌを２．５Ｖと３．５Ｖとした電流モードと電圧モードを３回繰り返す場合について行った。本実施形態のスイッチ方法は、図４Ａの条件とした。
【００６７】
既知のスイッチ方法でリセット動作を行った場合、Ｖｂｌを２Ｖ、２．５Ｖ、３Ｖと増やすに従って、不良率は２５１０ｐｐｍ、１４４ｐｐｍ、２０ｐｐｍと減少するが、Ｖｂｌを３．５Ｖとすると９１４ｐｐｍに増大した。このとき、平均電流は、Ｖｂｌを２Ｖ、２．５Ｖと増やすと２×１０−６Ａ、２×１０−７Ａと減少するが、Ｖｂｌが３Ｖでは８×１０−７Ａに増大し、Ｖｂｌが３．５Ｖでは７×１０−５Ａにさらに増大した。Ｖｂｌが３Ｖでは、２．５Ｖに対して不良率は減少するが、その一方で、平均電流は増大した。これは、３．５Ｖで不良率と平均電流が共に大幅に増大したことの予兆が、３Ｖでの平均電流の増大として現れたものと考えられた。
【００６８】
これらの既知のスイッチ方法でのリセット動作の結果は、図５や図１１に示す不良動作に起因するものと考えられた。すなわち、既知のスイッチ方法では、初期状態並みの不良率（０ｐｐｍ）と平均電流（１×１０−８Ａ）を得ることはできなかった。
【００６９】
これに対して、本実施形態のスイッチ方法でリセット動作を行った場合、不良率は０ｐｐｍ、平均電流は３×１０−８Ａと、初期状態並みの不良率と平均電流を得ることができた。すなわち、本実施形態のスイッチ方法によれば、低抵抗状態から高抵抗状態への遷移が安定化することが確認された。
【００７０】
以上のように、本実施形態のスイッチ素子２によれば、電流モードと電圧モードを組み合わせることで、リセット動作における電流制限と電圧制限がされることにより、高電圧で大電流が流れることによる抵抗変化膜２４（固体電解質材料）の破壊を抑制することができる。これにより、リセットのための電圧を印加しているにも関わらず、低抵抗状態化してしまうという不良動作の発生を抑制することができる。
【００７１】
以上のように、本実施形態によれば、金属架橋型の抵抗変化素子の低抵抗状態から高抵抗状態への遷移を安定化したスイッチ素子を提供することができる。
【００７２】
また、上記の実施形態の一部又は全部は、以下の付記のようにも記載され得るが、以下には限られない。
（付記１）
金属析出型の抵抗変化膜と、前記抵抗変化膜の一方の面に接続し前記抵抗変化膜に金属イオンを供給する第１の電極と、前記抵抗変化膜の他方の面に接続する第２の電極と、を有する抵抗変化素子と、
前記第１の電極にドレインもしくはソースが接続する第１のトランジスタと、
前記第２の電極にソースもしくはドレインが接続する第２のトランジスタと、を有し、
前記第１のトランジスタと前記第２のトランジスタが前記第２の電極の電位を前記第１の電極の電位よりも高くして前記抵抗変化素子を低抵抗状態から高抵抗状態にスイッチする際に、
前記第１のトランジスタもしくは前記第２のトランジスタのゲート電圧を第１のゲート電圧とし、前記第１の電極と前記第２の電極との間の電位差を第１の電位差とする、第１のモードと、
前記第１のトランジスタもしくは前記第２のトランジスタのゲート電圧を第２のゲート電圧とし、前記第１の電極と前記第２の電極との間の電位差を第２の電位差とする、第２のモードと、
を有して前記スイッチをし、
前記第１のゲート電圧は前記第２のゲート電圧よりも大きく、前記第１の電位差は前記第２の電位差よりも小さくする、
スイッチ素子。
（付記２）
前記第１と第２の電位差は、前記第１のトランジスタのソースもしくはドレインの電位と、前記第２のトランジスタのドレインもしくはソースの電位との差に基づく、付記１記載のスイッチ素子。
（付記３）
前記第１のモードで前記スイッチを開始する、付記１または２記載のスイッチ素子。
（付記４）
前記第１のモードと前記第２のモードを交互に繰り返す、付記１から３の内の１項記載のスイッチ素子。
（付記５）
前記第１のモードと前記第２のモードを交互に繰り返すたびに、前記第１のゲート電圧と前記第２のゲート電圧、もしくは前記第１の電位差と前記第２の電位差を増やす、
付記４記載のスイッチ素子。
（付記６）
前記第１のモードと前記第２のモードの間で前記抵抗変化素子の抵抗値をモニタリングする、
付記１から５の内の１項記載のスイッチ素子。
（付記７）
付記１から６の内の１項記載のスイッチ素子を有する半導体集積回路を有する
半導体装置。
（付記８）
前記半導体集積回路は配線層を有し、前記スイッチ素子の前記抵抗変化素子は前記配線層内に設けられている、
付記７記載の半導体装置。
（付記９）
金属析出型の抵抗変化膜と、前記抵抗変化膜の一方の面に接続し前記抵抗変化膜に金属イオンを供給する第１の電極と、前記抵抗変化膜の他方の面に接続する第２の電極と、を有する抵抗変化素子と、
前記第１の電極にドレインもしくはソースが接続する第１のトランジスタと、
前記第２の電極にソースもしくはドレインが接続する第２のトランジスタと、を有するスイッチ素子のスイッチ方法において、
前記第２の電極の電位を前記第１の電極の電位よりも高くして前記抵抗変化素子を低抵抗状態から高抵抗状態にスイッチする際に、
前記第１のトランジスタもしくは前記第２のトランジスタのゲート電圧を第１のゲート電圧とし、前記第１の電極と前記第２の電極との間の電位差を第１の電位差とする、第１のモードと、
前記第１のトランジスタもしくは前記第２のトランジスタのゲート電圧を第２のゲート電圧とし、前記第１の電極と前記第２の電極との間の電位差を第２の電位差とする、第２のモードと、を有して前記スイッチをし、
前記第１のゲート電圧は前記第２のゲート電圧よりも大きく、前記第１の電位差は前記第２の電位差よりも小さくする、
スイッチ方法。
（付記１０）
前記第１の電位差と前記第２の電位差は、
前記第１のトランジスタのソースもしくはドレインの電位と、前記第２のトランジスタのドレインもしくはソースの電位との差に基づく、
付記９記載のスイッチ方法。
（付記１１）
前記第１のモードで前記スイッチを開始する、
付記９または１０記載のスイッチ方法。
（付記１２）
前記第１のモードと前記第２のモードを交互に繰り返す、
付記９から１１の内の１項記載のスイッチ方法。
（付記１３）
前記第１のモードと前記第２のモードを交互に繰り返すたびに、
前記第１のゲート電圧と前記第２のゲート電圧もしくは前記第１の電位差と前記第２の電位差を増やす、
付記１２記載のスイッチ方法。
（付記１４）
前記第１のモードと前記第２のモードの間で前記抵抗変化素子の抵抗値をモニタリングする、
付記９から１３の内の１項記載のスイッチ方法。
【００７３】
以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【００７４】
この出願は、２０１７年７月６日に出願された日本出願特願２０１７−１３３０８３を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【符号の説明】
【００７５】
１、２    スイッチ素子
１１、２１    抵抗変化素子
１２    第１のトランジスタ
１３    第２のトランジスタ
１４、２４    抵抗変化膜
１５、２５    第１の電極
１６、２６    第２の電極
２２    行選択トランジスタ
２３    ビット選択トランジスタ
２０    半導体集積回路
２００    半導体装置
【図１】
2019009296.tif 000003
【図２】
2019009296.tif 000004
【図３】
2019009296.tif 000005
【図４Ａ】
2019009296.tif 000006
【図４Ｂ】
2019009296.tif 000007
【図５】
2019009296.tif 000008
【図６Ａ】
2019009296.tif 000009
【図６Ｂ】
2019009296.tif 000010
【図７】
2019009296.tif 000011
【図８】
2019009296.tif 000012
【図９】
2019009296.tif 000013
【図１０】
2019009296.tif 000014
【図１１】
2019009296.tif 000015
【国際調査報告】
2019009296.tif 000016
2019009296.tif 000017
2019009296.tif 000018
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