(57)【要約】  トップゲートコプラナー型の薄膜トランジスタであって、ソース、ドレイン、ゲート、および半導体層を有し、前記半導体層は、前記ソース用の第１の低抵抗領域と、前記ドレイン用の第２の低抵抗領域と、を有し、前記ソースおよび前記ドレインは、前記第１の低抵抗領域、前記半導体層、および前記第２の低抵抗領域を介して電気的に接続され、前記半導体層は、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、およびスズ（Ｓｎ）を含む酸化物系の半導体で構成される、薄膜トランジスタ。【特許請求の範囲】
【請求項１】
トップゲートコプラナー型の薄膜トランジスタであって、
ソース、ドレイン、ゲート、および半導体層を有し、
前記半導体層は、前記ソース用の第１の低抵抗領域と、前記ドレイン用の第２の低抵抗領域と、を有し、
前記ソースおよび前記ドレインは、前記第１の低抵抗領域、前記半導体層、および前記第２の低抵抗領域を介して電気的に接続され、
前記半導体層は、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、およびスズ（Ｓｎ）を含む酸化物系の半導体で構成される、薄膜トランジスタ。
【請求項２】
前記第１の低抵抗領域と前記第２の低抵抗領域の間の最小距離をチャネル長と称したとき、該チャネル長は５μｍ以下である、請求項１に記載の薄膜トランジスタ。
【請求項３】
前記半導体層において、全カチオン原子に対するガリウム原子の原子比は、１０％〜３５％の範囲である、請求項１または２に記載の薄膜トランジスタ。
【請求項４】
前記半導体層において、全カチオン原子に対する亜鉛原子の原子比は、４９％〜６２％の範囲である、請求項１乃至３のいずれか一つに記載の薄膜トランジスタ。
【請求項５】
前記半導体層は、インジウム（Ｉｎ）を含まず、
全カチオン原子に対するスズ原子の原子比は、１６％〜２８％の範囲である、請求項１乃至４のいずれか一つに記載の薄膜トランジスタ。
【請求項６】
前記第１の低抵抗領域は、第１のコンタクトと接し、該第１のコンタクトを介して前記ソースに接続され、
前記第１のコンタクトは、チタン（Ｔｉ）を含む材料で構成される、請求項１乃至５のいずれか一つに記載の薄膜トランジスタ。
【請求項７】
前記第２の低抵抗領域は、第２のコンタクトと接し、該第２のコンタクトを介して前記ドレインに接続され、
前記第２のコンタクトは、チタン（Ｔｉ）を含む材料で構成される、請求項１乃至６のいずれか一つに記載の薄膜トランジスタ。
【請求項８】
前記第１の低抵抗領域および前記第２の低抵抗領域の少なくとも一つは、前記半導体層のプラズマ処理領域、または水素イオン注入領域である、請求項１乃至７のいずれか一つに記載の薄膜トランジスタ。
【請求項９】
逆スタガー型の薄膜トランジスタであって、
ソース、ドレイン、ゲート、および半導体層を有し、
前記ソースおよび前記ドレインは、前記半導体層を介して電気的に接続され、
前記半導体層は、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、およびスズ（Ｓｎ）を含む酸化物系の半導体で構成される、薄膜トランジスタ。
【請求項１０】
前記ソースと前記ドレインの間の最小距離をチャネル長と称したとき、該チャネル長は５μｍ以下である、請求項９に記載の薄膜トランジスタ。
【請求項１１】
前記半導体層において、全カチオン原子に対するガリウム原子の原子比は、１０％〜３５％の範囲である、請求項９または１０に記載の薄膜トランジスタ。
【請求項１２】
前記半導体層において、全カチオン原子に対する亜鉛原子の原子比は、４９％〜６２％の範囲である、請求項９乃至１１のいずれか一つに記載の薄膜トランジスタ。
【請求項１３】
前記半導体層は、インジウム（Ｉｎ）を含まず、
全カチオン原子に対するスズ原子の原子比は、１６％〜２８％の範囲である、請求項９乃至１２のいずれか一つに記載の薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタに関する。
【背景技術】
【０００２】
従来より、薄膜トランジスタ（ＴＦＴ）における半導体材料として、シリコンが広く使用されてきた。【０００３】
最近では、金属カチオンを含む酸化物半導体の中には、光学バンドギャップが比較的広く、移動度が比較的大きい化合物が存在することが知られるようになり、そのような酸化物半導体を半導体素子に適用する試みがなされている。【０００４】
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体は、透明である上、アモルファスシリコンや低温ポリシリコンに匹敵する特性を有し、次世代の薄膜トランジスタへの適用が注目されている（例えば特許文献１）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第５５８９０３０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、本願発明者らによれば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体（以下、「ＩＧＺＯ材料」と称する）で半導体層を形成した場合、チャネル長が短くなると半導体特性が低下する傾向にある。【０００７】
このため、半導体層がＩＧＺＯ材料で構成された薄膜トランジスタでは、将来、半導体層のチャネル長の短長化に限界が生じることが予想される。【０００８】
本発明は、このような背景に鑑みなされたものであり、本発明では、透明である上、従来のＩＧＺＯ材料で構成された半導体層に比べて、チャネル長を短くすることが可能な半導体層を有する薄膜トランジスタを提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明では、
トップゲートコプラナー型の薄膜トランジスタであって、
ソース、ドレイン、ゲート、および半導体層を有し、
前記半導体層は、前記ソース用の第１の低抵抗領域と、前記ドレイン用の第２の低抵抗領域と、を有し、
前記ソースおよび前記ドレインは、前記第１の低抵抗領域、前記半導体層、および前記第２の低抵抗領域を介して電気的に接続され、
前記半導体層は、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、およびスズ（Ｓｎ）を含む酸化物系の半導体で構成される、薄膜トランジスタが提供される。【００１０】
また、本発明では、
逆スタガー型の薄膜トランジスタであって、
ソース、ドレイン、ゲート、および半導体層を有し、
前記ソースおよび前記ドレインは、前記半導体層を介して電気的に接続され、
前記半導体層は、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、およびスズ（Ｓｎ）を含む酸化物系の半導体で構成される、薄膜トランジスタが提供される。
【発明の効果】
【００１１】
本発明では、透明である上、従来のＩＧＺＯ材料で構成された半導体層に比べて、チャネル長を短くすることが可能な半導体層を有する薄膜トランジスタを提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態による薄膜トランジスタの断面を模式的に示した図である。
【図２】本発明の一実施形態による薄膜トランジスタを製造する際の一工程を模式的に示した図である。
【図３】本発明の一実施形態による薄膜トランジスタを製造する際の一工程を模式的に示した図である。
【図４】本発明の一実施形態による薄膜トランジスタを製造する際の一工程を模式的に示した図である。
【図５】本発明の一実施形態による薄膜トランジスタを製造する際の一工程を模式的に示した図である。
【図６】本発明の一実施形態による薄膜トランジスタを製造する際の一工程を模式的に示した図である。
【図７】本発明の一実施形態による薄膜トランジスタを製造する際の一工程を模式的に示した図である。
【図８】本発明の一実施形態による薄膜トランジスタを製造する際の一工程を模式的に示した図である。
【図９】本発明の一実施形態による別の薄膜トランジスタの断面を模式的に示した図である。
【図１０】本発明の一実施形態による別の薄膜トランジスタを製造する際の一工程を模式的に示した図である。
【図１１】本発明の一実施形態による別の薄膜トランジスタを製造する際の一工程を模式的に示した図である。
【図１２】本発明の一実施形態による別の薄膜トランジスタを製造する際の一工程を模式的に示した図である。
【図１３】本発明の一実施形態による別の薄膜トランジスタを製造する際の一工程を模式的に示した図である。
【図１４】本発明の一実施形態による別の薄膜トランジスタを製造する際の一工程を模式的に示した図である。
【図１５】本発明の一実施形態による別の薄膜トランジスタを製造する際の一工程を模式的に示した図である。
【図１６】本発明の一実施形態による別の薄膜トランジスタを製造する際の一工程を模式的に示した図である。
【図１７】素子ＡにおけるＴＦＴ特性の評価結果を示した図である。
【図１８】素子ＢにおけるＴＦＴ特性の評価結果を示した図である。
【図１９】素子ＣにおけるＴＦＴ特性の評価結果を示した図である。
【図２０】素子ＤにおけるＴＦＴ特性の評価結果を示した図である。
【図２１】素子ＥにおけるＴＦＴ特性の評価結果を示した図である。
【図２２】素子ＦにおけるＴＦＴ特性の評価結果を示した図である。
【図２３】素子ＧにおけるＴＦＴ特性の評価結果を示した図である。
【図２４】素子ＨにおけるＴＦＴ特性の評価結果を示した図である。
【発明を実施するための形態】
【００１３】
以下、本発明の一実施形態について説明する。
【００１４】
（トップゲートコプラナー型の薄膜トランジスタ）
【００１５】
本発明の一実施形態では、
トップゲートコプラナー型の薄膜トランジスタであって、
ソース、ドレイン、ゲート、および半導体層を有し、
前記半導体層は、前記ソース用の第１の低抵抗領域と、前記ドレイン用の第２の低抵抗領域と、を有し、
前記ソースおよび前記ドレインは、前記第１の低抵抗領域、前記半導体層、および前記第２の低抵抗領域を介して電気的に接続され、
前記半導体層は、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、およびスズ（Ｓｎ）を含む酸化物系の半導体で構成される、薄膜トランジスタが提供される。
【００１６】
ここで、薄膜トランジスタにおいて、「トップゲート型」とは、半導体層の上部にゲートが配置された構造を意味する。「トップゲート型」と相反する構造として、半導体層の下側にゲートが配置された構造、すなわち「ボトムゲート型」がある。
【００１７】
また、「コプラーナ型」とは、ソース／ドレインと、ゲートとが、半導体層に対して同じ側（例えば、上側または下側）に配置された構造を意味する。「コプラナー型」と相反する構造として、ソース／ドレインと、ゲートとが、半導体層に対して相互に反対の側に配置された構造、すなわち「スタガー型」、「逆スタガー型」がある。なお、「スタガー型」では、半導体層の上部にゲートが配置され、「逆スタガー型」では、半導体層の下側にゲートが配置される。
【００１８】
本願において、「トップゲートコプラナー型」とは、ゲート、ソースおよびドレインの全ての電極が、半導体層の上部に配置された構造を意味する。
【００１９】
前述のように、薄膜トランジスタにおいて、ソース〜ドレインのチャネルとして機能する半導体層にＩＧＺＯ材料を使用した場合、チャネル長の短長化とともに、薄膜トランジスタの特性が低下する傾向が認められる。例えば、薄膜トランジスタにおいて、オン／オフのスイッチング特性が低下する場合がある。
【００２０】
なお、チャネル長の定義については、後述する。
【００２１】
これに対して、本発明の一実施形態では、薄膜トランジスタに含まれる半導体層として、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、およびスズ（Ｓｎ）を含む酸化物系半導体（以下、「ＧＺＳＯ系化合物」と称する）が利用される。
【００２２】
本願において、「酸化物系〜」という用語は、係る材料が、酸化物で構成されていること、または酸化物を主体とする化合物で構成されていることを意味する。
【００２３】
発明者らの知見によれば、このＧＺＳＯ系化合物は、チャネル長を短くしても、スイッチング特性の低下が少ないという特徴を有する。
【００２４】
このため、半導体層がＧＺＳＯ系化合物で構成された薄膜トランジスタでは、従来に比べて、チャネル長を有意に短くすることが可能となる。例えば、半導体層がＧＺＳＯ系化合物で形成された場合、チャネル長が５μｍ以下、例えばチャネル長が３μｍ以下の薄膜トランジスタを提供することができる。
【００２５】
なお、ＧＺＳＯ系化合物で形成した半導体層において、チャネル長を短くしても、特性があまり低下しない理由は、今のところ十分に把握されていない。
【００２６】
しかしながら、ＧＺＳＯ系化合物は、ＩＧＺＯ材料に比べて、価電子帯と伝導帯の間のエネルギーポテンシャル領域に、酸素欠陥のような光吸収物質をあまり含んでいないことが一因として考えられる。ただし、その他の要因も考えられ得る。このメカニズムに関しては、今後より明確になるものと思われる。
【００２７】
（本発明の一実施形態による薄膜トランジスタ）
以下、図面を参照して、本発明の一実施形態についてより詳しく説明する。
【００２８】
図１には、本発明の一実施形態による薄膜トランジスタの断面を模式的に示す。
【００２９】
図１に示すように、本発明の一実施形態による薄膜トランジスタ（以下、「第１の素子」と称する）１００は、基板１１０の上に、バリア層１２０、半導体層１３０、ゲート絶縁層１４０、ゲート電極１７０、層間絶縁層１５０、第１の電極（ソースまたはドレイン）１６０、第２の電極（ドレインまたはソース）１６２、およびパッシベーション層１８０の各層が配置されて構成される。
【００３０】
なお、図１から、第１の素子１００が「トップゲートコプラナー型」の薄膜トランジスタであることは明らかである。
【００３１】
基板１１０は、例えば、ガラス基板、セラミック基板、プラスチック基板、または樹脂基板などの絶縁基板である。また、基板１１０は、透明な基板であっても良い。
【００３２】
バリア層１２０は、基板１１０と半導体層１３０の間に配置され、基板１１０と半導体層１３０のバックチャネル界面を形成する役割を有する。バリア層１２０は、例えば、酸化ケイ素、酸窒化ケイ素、窒化ケイ素、およびアルミナなどで構成される。なお、バリア層１２０は必須の構成ではなく、不要な場合、省略しても良い。
【００３３】
半導体層１３０は、第１の電極１６０と第２の電極１６２の間の電気的チャネルとして機能する。
【００３４】
半導体層１３０は、それぞれ、第１の電極１６０および第２の電極１６２の側に、第１の低抵抗領域１３２ａおよび第２の低抵抗領域１３２ｂを有する。第１の低抵抗領域１３２ａは、第１の電極１６０と半導体層１３０の間のコンタクトロスを低減する役割を有する。同様に、第２の低抵抗領域１３２ｂは、第２の電極１６２と半導体層１３０の間のコンタクトロスを低減する役割を有する。
【００３５】
ゲート絶縁層１４０は、例えば、酸化ケイ素、酸窒化ケイ素、窒化ケイ素、およびアルミナなど、無機絶縁材料で構成される。層間絶縁層１５０も同様である。
【００３６】
第１および第２の電極１６０、１６２は、例えばアルミニウム、銅および銀のような金属、または他の導電性材料で構成される。
【００３７】
なお、図１に示すように、第１の電極１６０は、導電性の第１のコンタクト層１６７を有しても良い。同様に、第２の電極１６２は、導電性の第２のコンタクト層１６８を有しても良い。
【００３８】
第１のコンタクト層１６７は、半導体層１３０の第１の低抵抗領域１３２ａと直接接触し、第２のコンタクト層１６８は、半導体層１３０の第２の低抵抗領域１３２ｂと直接接触するように構成される。
【００３９】
ただし、第１のコンタクト層１６７および第２のコンタクト層１６８は、必要に応じて配置される部材であり、不要な場合、省略されても良い。
【００４０】
ゲート電極１７０は、例えばアルミニウム、銅および銀のような金属、または他の導電性材料で構成される。
【００４１】
パッシベーション層１８０は、素子を保護する役割を有し、例えば、酸化ケイ素、酸窒化ケイ素、窒化ケイ素、およびアルミナなどで構成される。
【００４２】
ここで、従来の薄膜トランジスタでは、半導体層として、例えばＩＧＺＯ材料などの化合物が使用されてきた。しかしながら、ＩＧＺＯ材料で構成された半導体層は、前述のように、チャネル長を短くすることが難しいという問題がある。
【００４３】
これに対して、第１の素子１００では、半導体層１３０として、前述の特徴を有するＧＺＳＯ系化合物が適用される。従って、第１の素子１００では、半導体層１３０におけるチャネル長を有意に短くすることができる。
【００４４】
ここで、本発明の一実施形態において、チャネル長とは、第１の低抵抗領域１３２ａと第２の低抵抗領域１３２ｂの間の最小距離Ｌを意味する。例えば、図１の例では、半導体層１３０の第１の低抵抗領域１３２ａと第２の低抵抗領域１３２ｂが奥行き方向にも同じように延伸していると仮定した場合、第１の低抵抗領域１３２ａと第２の低抵抗領域１３２ｂの間の距離Ｌがチャネル長となる。
【００４５】
第１の素子１００では、チャネル長は、例えば、５μｍ以下とすることができ、さらに、３μｍ以下とすることができる。
【００４６】
（半導体層１３０について）
次に、第１の素子１００における半導体層１３０について、より詳しく説明する。
【００４７】
前述のように、半導体層１３０は、ＧＺＳＯ系化合物で構成される。半導体層１３０は、実質的にインジウム（Ｉｎ）を含まないことが好ましい。
【００４８】
ＧＺＳＯ系化合物は、ガリウム（Ｇａ）を含む。全カチオン原子に対するガリウム原子の原子比は、１０％〜３５％の範囲であることが好ましい。
【００４９】
また、ＧＺＳＯ系化合物は、亜鉛（Ｚｎ）を含む。全カチオン原子に対する亜鉛原子の原子比は、４９％〜６２％の範囲であることが好ましい。
【００５０】
また、ＧＺＳＯ系化合物は、スズ（Ｓｎ）を含む。全カチオン原子に対するスズ原子の原子比は、１６％〜２８％の範囲であることが好ましい。
【００５１】
ＧＺＳＯ系化合物は、アニオンとして、酸素（Ｏ）を含む。
【００５２】
半導体層１３０は、第１の低抵抗領域１３２ａおよび第２の低抵抗領域１３２ｂを有する。
【００５３】
なお、半導体層１３０が第１の低抵抗領域１３２ａおよび第２の低抵抗領域１３２ｂを有するかどうかは、得られた薄膜トランジスタの伝達特性を測定することにより、容易に把握することができる。また同一基板上に低抵抗領域の電気抵抗を測定するための特別な素子を薄膜トランジスタの形成と同時に形成し、抵抗値を評価しても良い。
【００５４】
第１の低抵抗領域１３２ａおよび第２の低抵抗領域１３２ｂは、例えば、半導体層１３０の表面の一部を低抵抗化処理することにより形成される。
【００５５】
低抵抗化処理は、例えば、半導体層１３０の一部に水素もしくはアルゴンなどでプラズマ処理を行う方法、または水素イオン注入を行う方法などにより、実施されても良い。
【００５６】
第１の低抵抗領域１３２ａを介して、第１の電極１６０と半導体層１３０とを電気的に接続することにより、第１の電極１６０と半導体層１３０の間で、良好な電気的コンタクトを形成することができる。同様に、第２の低抵抗領域１３２ｂを介して、第２の電極１６２と半導体層１３０とを電気的に接続することにより、第２の電極１６２と半導体層１３０の間で、良好な電気的コンタクトを形成することができる。
【００５７】
ここで、前述のように、第１の電極１６０は、第１のコンタクト層１６７を有し、該第１のコンタクト層１６７が、第１の低抵抗領域１３２ａと直接接触しても良い。同様に、第２の電極１６２は、第２のコンタクト層１６８を有し、該第２のコンタクト層１６８が、第２の低抵抗領域１３２ｂと直接接触しても良い。
【００５８】
そのような構成では、比較的容易に、第１の電極１６０と半導体層１３０の間、および第２の電極１６２と半導体層１３０の間で、良好な電気的コンタクトを形成することができる。
【００５９】
第１のコンタクト層１６７および第２のコンタクト層１６８の少なくとも一方は、例えば、チタン（Ｔｉ）またはＴｉを含む合金で構成されても良い。第１のコンタクト層１６７をそのような金属で構成した場合、第１の電極１６０と半導体層１３０の間に、良好なオーミック接続を得ることができる。第２のコンタクト層１６８に関しても同様である。
【００６０】
（本発明の一実施形態による薄膜トランジスタの製造方法）
次に、図２〜図８を参照して、図１に示したような第１の素子１００の製造方法について説明する。
【００６１】
第１の素子１００を製造する際には、まず、基板１１０が準備される。
【００６２】
前述のように、基板１１０は、例えば、ガラス基板、セラミック基板、プラスチック（例えば、ポリカーボネートまたはポリエチレンテレフタレート）基板、または樹脂基板などの透明絶縁基板であっても良い。基板１１０は、十分に洗浄される。
【００６３】
次に、必要な場合、基板１１０の一方の表面に、バリア層１２０が形成される。
【００６４】
バリア層１２０は、前述のように、酸化ケイ素、酸窒化ケイ素、窒化ケイ素、およびアルミナなどで構成されても良い。あるいは、バリア層１２０として、酸化亜鉛のような、紫外線吸収機能を有する材料を使用しても良い。この場合、第１の素子１００に進入する紫外光を吸収することができる。
【００６５】
バリア層１２０の形成方法は、特に限られない。バリア層１２０は、例えば、スパッタリング法、パルスレーザーデポジション法、常圧ＣＶＤ法、減圧ＣＶＤ法、およびプラズマＣＶＤ法など、各種成膜技術を用いて成膜しても良い。バリア層１２０の厚さは、１０ｎｍから５００ｎｍの範囲が好ましい。
【００６６】
なお、前述のように、バリア層１２０は、必要な際に設置される層であり、省略されても良い。
【００６７】
次に、バリア層１２０（または基板１１０）の上に、半導体層１３０が形成される。
【００６８】
半導体層１３０は、前述のＧＺＳＯ系化合物で構成される。半導体層１３０の形成方法は、特に限られない。例えば、半導体層１３０は、スパッタリング法、パルスレーザーデポジション法、常圧ＣＶＤ法、減圧ＣＶＤ法、およびプラズマＣＶＤ法など、各種成膜技術を用いて成膜しても良い。
【００６９】
半導体層１３０の厚さは、１０ｎｍから９０ｎｍの範囲が好ましい。厚さが１０ｎｍ以上であれば、十分な蓄積電子層が形成できる。半導体層１３０の厚さは、２０ｎｍ以上がより好ましく、３０ｎｍ以上がさらに好ましい。半導体層１３０の厚さが９０ｎｍ以下であれば、厚さ方向の電圧消費が無視できる。半導体層１３０の厚さは、８０ｎｍ以下がより好ましく、６０ｎｍ以下がさらに好ましい。
【００７０】
次に、半導体層１３０がパターン処理され、半導体層１３０の所望のパターンが形成される。
【００７１】
パターン処理の方法としては、一般的な方法、例えば、マスク成膜法およびリフトオフ法などが挙げられる。また、半導体層１３０を成膜した後に、上部に島状のレジストパターンを配置し、これをマスクとして半導体層１３０をエッチングする方法も考えられる。
【００７２】
半導体層１３０をエッチングする場合、エッチャントとして、塩酸水溶液、シュウ酸水溶液、ＥＤＴA（エチレンジアミン４酢酸）水溶液、およびＴＭＡＨ（テトラメチルアンモニウムハイドライド）水溶液などが適用できる。
【００７３】
半導体層１３０は、パターン処理後、アニールすることが好ましい（「一次アニール」と称する）。一次アニールの雰囲気は、大気、減圧、酸素、水素、窒素、アルゴン、ヘリウム、およびネオンのような不活性ガス、ならびに水蒸気などから選択される。一次アニールの温度は、１００℃から４００℃が好ましい。
【００７４】
図２には、基板１１０の上に、バリア層１２０と、パターン化された半導体層１３０とが配置された状態を、模式的に示す。半導体層１３０は、一次アニール後パターン処理しても良い。
【００７５】
次に、図３に示すように、半導体層１３０の上に、絶縁膜１３９と、導電膜１６９とが設置される。
【００７６】
絶縁膜１３９は、後にゲート絶縁層１４０となる材料で構成される。例えば、絶縁膜１３９は、酸化ケイ素、酸窒化ケイ素、窒化ケイ素、およびアルミナなどで構成されても良い。絶縁膜１３９は、例えば、スパッタリング法、パルスレーザーデポジション法、常圧ＣＶＤ法、減圧ＣＶＤ法、およびプラズマＣＶＤ法などの成膜技術を用いて成膜しても良い。
【００７７】
なお、絶縁膜１３９の形成前に、半導体層１３０の表面をプラズマ処理しても良い。これにより、半導体層１３０と絶縁膜１３９の間の特性が改善される。プラズマ処理は、例えば、酸素または一酸化二窒素ガスのようなガスを用いて実施される。プラズマ処理は、絶縁膜１３９の成膜装置を用いて、絶縁膜１３９の成膜の前に実施されることが好ましい。
【００７８】
絶縁膜１３９の厚さは、３０ｎｍから６００ｎｍが好ましい。絶縁膜１３９の厚さが３０ｎｍ以上であれば、ゲート電極１７０と半導体層１３０との間の短絡が抑制される。絶縁膜１３９の厚さが６００ｎｍ以下であれば、高いオン電流が得られる。絶縁膜１３９の厚さは、５０ｎｍ以上がより好ましく、１５０ｎｍ以上がさらに好ましい。また、絶縁膜１３９の厚さは、５００ｎｍ以下がより好ましく、４００ｎｍ以下がさらに好ましい。
【００７９】
一方、導電膜１６９は、後にゲート電極１７０となる材料で構成される。例えば、導電膜１６９は、クロム（Ｃｒ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）、タンタル（Ｔａ）、チタン（Ｔｉ）またはそれらを含む複合材料および／または合金で構成されても良い。導電膜１６９は、積層膜であっても良い。
【００８０】
あるいは、導電膜１６９として、透明導電膜を使用しても良い。そのような透明導電膜としては、例えば、ＩＴＯ（Ｉｎ−Ｓｎ−Ｏ）、ＺｎＯ、ＡＺＯ（Ａｌ−Ｚｎ−Ｏ）、ＧＺＯ（Ｇａ−Ｚｎ−Ｏ）、ＩＺＯ（Ｉｎ−Ｚｎ−Ｏ）、およびＳｎＯ２が挙げられる。
【００８１】
導電膜１６９は、スパッタリング法および蒸着法など、従来の成膜方法により成膜されても良い。また、絶縁膜１３９と導電膜１６９は、同一成膜装置で連続的に成膜されても良い。
【００８２】
導電膜１６９の厚さは、３０ｎｍから６００ｎｍが好ましい。導電膜１６９の厚さが３０ｎｍ以上であれば、低抵抗が得られ、厚さが６００ｎｍ以下であれば、導電膜１６９と第１の電極（ソースまたはドレイン）１６０との間、または導電膜１６９と第２の電極（ドレインまたはソース）１６２との間の短絡が抑制される。導電膜１６９の厚さは、５０ｎｍ以上がより好ましく、１５０ｎｍ以上がさらに好ましい。導電膜１６９の厚さは、５００ｎｍ以下がより好ましく、４００ｎｍ以下がさらに好ましい。
【００８３】
次に、図４に示すように、絶縁膜１３９および導電膜１６９がパターン処理され、これにより、ゲート絶縁層１４０およびゲート電極１７０がそれぞれ形成される。
【００８４】
絶縁膜１３９および導電膜１６９のパターン処理には、一般的なプロセスで用いられる方法、すなわちフォトリソグラフィプロセス／エッチングプロセスの組み合わせが使用されても良い。
【００８５】
次に、図５に示すように、半導体層１３０に、第１の低抵抗領域１３２ａおよび第２の低抵抗領域１３２ｂが形成される。
【００８６】
第１の低抵抗領域１３２ａおよび第２の低抵抗領域１３２ｂは、例えば、半導体層１３０の一部を低抵抗化処理することにより形成される。そのような低抵抗化処理は、上面視、半導体層１３０のゲート電極１７０から突出している突出部分（図５参照）に対して実施されても良い。すなわち、半導体層１３０の低抵抗化処理は、ゲート電極１７０の部分をマスクとして利用して、実施されても良い。
【００８７】
低抵抗化処理は、例えば、突出部分に水素プラズマ処理もしくはアルゴンプラズマ処理を行う方法、または突出部分に水素イオン注入を行う方法などにより、実施することができる。
【００８８】
このようなプロセスでは、ゲート電極１７０の幅（図５においてＡで示されている）が、実質的に半導体層１３０のチャネル長に対応する。
【００８９】
前述のように、本発明の一実施形態では、半導体層１３０のチャネル長は、５μｍ以下とすることができる。
【００９０】
次に、図５に示した積層体の上に、層間絶縁層１５０が形成される。層間絶縁層１５０は、前述のように、酸化ケイ素、酸窒化ケイ素、窒化ケイ素、およびアルミナなどで構成されても良い。層間絶縁層１５０は、例えば、スパッタリング法、パルスレーザーデポジション法、常圧ＣＶＤ法、減圧ＣＶＤ法、およびプラズマＣＶＤ法などの一般的な成膜技術により成膜される。
【００９１】
なお、図６に示すように、層間絶縁層１５０は、ゲート電極１７０の両側において、半導体層１３０の第１の低抵抗領域１３２ａおよび第２の低抵抗領域１３２ｂの一部が露出するように、パターン処理される。そのような層間絶縁層のパターン処理には、一般的なフォトリソグラフィプロセス／エッチングプロセスの組み合わせが使用されても良い。
【００９２】
次に、図７に示すように、第１の電極１６０および第２の電極１６２が設置され、パターン化される。第１および第２の電極１６０、１６２は、それぞれ、例えばソース電極およびドレイン電極であり、あるいはその逆である。
【００９３】
第１の電極１６０および第２の電極１６２は、半導体層１３０の前記低抵抗領域１３２ａ、１３２ｂの少なくとも一部とオーミック接触するように設置され、パターン化される。第１の電極１６０および第２の電極１６２のパターン処理には、一般的なフォトリソグラフィプロセス／エッチングプロセスの組み合わせが使用されても良い。
【００９４】
第１の電極１６０および第２の電極１６２は、クロム、モリブデン、アルミニウム、銅、銀、タンタル、チタン、またはそれらを含む複合材料および／または合金であっても良い。あるいは、第１の電極１６０および第２の電極１６２は、ゲート電極１７０と同様、透明導電膜とすることも可能である。
【００９５】
ここで、図１に示したような、第１のコンタクト層１６７を有する第１の電極１６０を形成する場合、まず、前記積層体に、第１の低抵抗領域１３２ａと接するように、第１のコンタクト層１６７用の第１の層が設置され、第１の層がパターン化される。その後、第１の層の上に、第２の層が形成され、２層構造の第１の電極１６０が形成される。
【００９６】
同様に、図１に示したような、第２のコンタクト層１６８を有する第２の電極１６２を形成する場合、前記積層体に、第２の低抵抗領域１３２ｂと接するように、第２のコンタクト層１６８用の第３の層が設置され、第３の層がパターン化される。その後、第３の層の上に、第４の層が形成され、２層構造の第２の電極１６２が形成される。
【００９７】
あるいは、第１の層および第２の層は、連続的に設置され、まとめてパターン化され、２層構造の第１の電極１６０が形成されても良い。２層構造の第２の電極１６２についても同様である。
【００９８】
第１の層は、チタンまたはチタン合金で構成されることが好ましい。また、第３の層は、チタンまたはチタン合金で構成されることが好ましい。
【００９９】
なお、必要に応じて、第１の電極１６０（存在する場合、第１のコンタクト層１６７）の形成前に、第１の低抵抗領域１３２ａの露出されている表面（以下、「露出部分」という）をプラズマ処理しても良い。同様に、第２の電極１６２（存在する場合、第２のコンタクト層１６８）の形成前に、第２の低抵抗領域１３２ｂの露出されている表面をプラズマ処理しても良い。
【０１００】
これは、第１の低抵抗領域１３２ａと第１の電極１６０の間、および第２の低抵抗領域１３２ｂと第２の電極１６２の間に、良好なコンタクトを形成するためである。すなわち、第１の低抵抗領域１３２ａおよび第２の低抵抗領域１３２ｂの露出部分は、前述の層間絶縁層１５０のパターン化の処理などのプロセスによって、状態が変化している可能性がある。第１の電極１６０および第２の電極１６２を設置する前に、露出部分に対して再度プラズマ処理を実施することにより、露出部分に所望の特性を確実に発現させることができる。
【０１０１】
露出部分に対するプラズマ処理は、例えば、アルゴンのようなガスを用いて実施される。プラズマ処理は、電極（またはコンタクト層）の成膜装置を用いて、電極（またはコンタクト層）の成膜の前に実施しても良い。
【０１０２】
次に、図８に示すように、積層膜を覆うように、パッシベーション層１８０が形成される。パッシベーション層１８０は、酸化ケイ素、酸窒化ケイ素、窒化ケイ素、またはアルミナなどで構成されても良い。
【０１０３】
パッシベーション層１８０は、スパッタリング法、パルスレーザーデポジション法、常圧ＣＶＤ法、減圧ＣＶＤ法、プラズマＣＶＤ法などの成膜技術を用いて成膜されても良い。
【０１０４】
パッシベーション層１８０の厚さは、３０ｎｍから６００ｎｍが好ましい。パッシベーション層１８０の厚さが３０ｎｍ以上であれば、露出している電極を被覆でき、６００ｎｍ以下であれば、膜応力による基板１１０のたわみが小さい。パッシベーション層１８０の厚さは、５０ｎｍ以上がより好ましく、１５０ｎｍ以上がさらに好ましい。また、パッシベーション層１８０の厚さは５００ｎｍ以下がより好ましく、４００ｎｍ以下がさらに好ましい。
【０１０５】
得られた積層体は、アニール（「二次アニール」と称する）されても良い。二次アニールの雰囲気は、例えば、空気である。また、二次アニールの温度は、例えば、２００℃〜３５０℃の範囲である。
【０１０６】
以上の工程を経て、第１の素子１００を製造することができる。
【０１０７】
なお、上記製造方法は、単なる一例であって、第１の素子１００は、その他の方法で製造されても良いことは当業者には明らかである。例えば、第１の素子１００により、液晶または有機エレクトロルミネッセントアレイを駆動する際には、上記構成の他に、補助容量配線、端子、および／または電流補償回路などが形成される場合がある。
【０１０８】
（逆スタガー型の薄膜トランジスタ）
本発明の別の実施形態では、
逆スタガー型の薄膜トランジスタであって、
ソース、ドレイン、ゲート、および半導体層を有し、
前記ソースおよび前記ドレインは、前記半導体層を介して電気的に接続され、
前記半導体層は、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、およびスズ（Ｓｎ）を含む酸化物系の半導体で構成される、薄膜トランジスタが提供される。
【０１０９】
前述のように、薄膜トランジスタにおいて、「逆スタガー型」とは、ソース／ドレインと、ゲートとが、半導体層に対して相互に反対の側に配置された構造であって、半導体層の下側にゲートが配置された構造を意味する。
【０１１０】
一般に、半導体層にＩＧＺＯ材料を使用した場合、逆スタガー型の薄膜トランジスタを構成することは難しい。これは、ＩＧＺＯ材料は、電極用の導電膜を湿式エッチングする際に使用されるエッチング液に対して耐性を有さないためである。すなわち、逆スタガー型の薄膜トランジスタでは、製造過程において、半導体層の上部の導電膜に対して、湿式エッチングを実施する必要がある。しかしながら、この処理の際に、半導体層もエッチング液に晒され、劣化してしまう。
【０１１１】
なお、係る問題に対処するため、湿式エッチングに替えて、ドライエッチングを実施しようとすると、今度は、製造コストが上昇してしまうという問題が生じる。また、前述のように、そもそも、半導体層にＩＧＺＯ材料を使用した場合、チャネル長を短くすることは難しいと言う問題がある。
【０１１２】
このような問題から、ＩＧＺＯ材料で構成された半導体層を備える逆スタガー型の薄膜トランジスタは、実現が難しい。
【０１１３】
これに対して、ＧＺＳＯ系化合物は、前述のエッチング液に耐性を有する。従って、ＧＺＳＯ系化合物を半導体層として使用した場合、逆スタガー型の薄膜トランジスタを構成することができる。
【０１１４】
また、前述のように、ＧＺＳＯ系化合物は、チャネル長を短くしても、スイッチング特性の低下が少ないという特徴を有する。
【０１１５】
このため、半導体層がＧＺＳＯ系化合物で構成された逆スタガー型の薄膜トランジスタでは、従来に比べて、チャネル長を有意に短くすることが可能となる。例えば、半導体層がＧＺＳＯ系化合物で形成された場合、チャネル長が５μｍ以下、例えばチャネル長が３μｍ以下の薄膜トランジスタを提供することができる。
【０１１６】
なお、逆スタガー型の薄膜トランジスタの場合、チャネル長は、ソースとドレインの間の最小距離で定められる。
【０１１７】
（本発明の一実施形態による別の薄膜トランジスタ）
以下、図面を参照して、本発明の別の実施形態についてより詳しく説明する。
【０１１８】
図９には、本発明の一実施形態による別の（第２の）薄膜トランジスタの断面を模式的に示す。
【０１１９】
図９に示すように、本発明の一実施形態による第２の薄膜トランジスタ（以下、「第２の素子」と称する）２００は、基板２１０の上に、バリア層２２０、ゲート電極２７０、ゲート絶縁層２４０、半導体層２３０、第１の電極（ソースまたはドレイン）２６０、第２の電極（ドレインまたはソース）２６２、およびパッシベーション層２８０の各層が配置されて構成される。
【０１２０】
なお、図９から、第２の素子２００が「逆スタガー型」の薄膜トランジスタであることは明らかである。
【０１２１】
図９に示すように、第１の電極２６０は、底部に導電性の第１のコンタクト層２６７を有しても良い。同様に、第２の電極２６２は、底部に導電性の第２のコンタクト層２６８を有しても良い。
【０１２２】
第１のコンタクト層２６７および第２のコンタクト層２６８は、半導体層２３０と直接接触するように構成される。第１のコンタクト層２６７および第２のコンタクト層２６８は、例えば、モリブデンのような金属で構成される。
【０１２３】
ただし、第１のコンタクト層２６７および第２のコンタクト層２６８は、必要に応じて配置される部材であり、不要な場合、省略されても良い。
【０１２４】
なお、第２の素子２００を構成する各部材の仕様は、前述の第１の素子１００に使用されるそれぞれの部材と同様であり、あるいは前述の第１の素子１００におけるそれぞれの部材の記載を参照することができる。従って、ここではこれ以上説明しない。
【０１２５】
第２の素子２００では、半導体層２３０として、前述の特徴を有するＧＺＳＯ系化合物が使用される。従って、第２の素子２００においても、チャネル長を有意に短くすることができる。
【０１２６】
ここで、本発明の第２の実施形態では、チャネル長は、第１の電極２６０と第２の電極２６２の間の最小距離Ｌを意味する。例えば、図９の例では、第１の電極２６０および第２の電極２６２が奥行き方向にも同じように延伸していると仮定した場合、第１の電極２６０と第２の電極２６２の間の距離Ｌがチャネル長となる。
【０１２７】
第２の素子２００では、チャネル長は、例えば、５μｍ以下とすることができ、さらに、３μｍ以下とすることができる。
【０１２８】
なお、前述のように、半導体層２３０は、実質的にインジウム（Ｉｎ）を含まないことが好ましい。
【０１２９】
（本発明の一実施形態による別の薄膜トランジスタの製造方法）
次に、図１０〜図１６を参照して、図９に示したような第２の素子２００の製造方法について説明する。
【０１３０】
第２の素子２００を製造する際には、まず、基板２１０が準備される。基板２１０の仕様については、前述の通りである。
【０１３１】
次に、必要な場合、基板２１０の一方の表面に、バリア層２２０が形成される。バリア層２２０の形成方法は、特に限られない。バリア層２２０は、例えば、スパッタリング法、パルスレーザーデポジション法、常圧ＣＶＤ法、減圧ＣＶＤ法、およびプラズマＣＶＤ法など、各種成膜技術を用いて成膜しても良い。
【０１３２】
ただし、バリア層２２０は、省略されても良い。
【０１３３】
次に、図１０に示すように、基板２１０の上、（または存在する場合、バリア層２２０の上。以下同じ）に、パターン化されたゲート電極２７０が形成される。
【０１３４】
ゲート電極２７０は、基板２１０の上にゲート電極２７０用の導電膜を成膜した後、これをパターン処理することにより形成される。導電膜は、例えば、クロム（Ｃｒ）、モリブデン（Ｍｏ）、アルミ（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）、タンタル（Ｔａ）、チタン（Ｔｉ）、またはこれらを含む複合材料および／または合金で構成されても良い。また、導電膜は、積層膜であっても良い。
【０１３５】
なお、第２の素子２００においては、半導体層２３０を遮光する必要がないため、ゲート電極２７０用の導電膜として、透明導電膜を使用しても良い。
【０１３６】
そのような透明導電膜としては、例えば、ＩＴＯ（Ｉｎ−Ｓｎ−Ｏ）、ＺｎＯ、ＡＺＯ（Ａｌ−Ｚｎ−Ｏ）、ＧＺＯ（Ｇａ−Ｚｎ−Ｏ）、ＩＺＯ（Ｉｎ−Ｚｎ−Ｏ）、およびＳｎＯ２が挙げられる。
【０１３７】
導電膜は、スパッタ法および蒸着法など、従来の成膜方法により成膜されても良い。また、バリア層２２０が存在する場合、バリア層２２０と導電膜は、同一の成膜装置で連続的に成膜されても良い。
【０１３８】
導電膜の膜厚は、３０ｎｍから６００ｎｍが好ましい。導電膜の膜厚が３０ｎｍ以上であれば、低抵抗が得られ、膜厚が６００ｎｍ以下であれば、導電膜と第１の電極２６０または第２の電極２６２との間の短絡が抑制される。導電膜の膜厚は、５０ｎｍ以上がより好ましく、１５０ｎｍ以上がさらに好ましい。導電膜の膜厚は、５００ｎｍ以下がより好ましく、４００ｎｍ以下がさらに好ましい。
【０１３９】
次に、導電膜がパターン処理され、これにより、ゲート電極２７０が形成される。
【０１４０】
導電膜のパターン処理には、一般的なＴＦＴアレイプロセスで用いられる方法、すなわちフォトリソグラフィプロセス／エッチングプロセスの組み合わせが使用されても良い。
【０１４１】
次に、図１１に示すように、ゲート電極２７０を覆うようにして、ゲート絶縁層２４０が設置される。
【０１４２】
ゲート絶縁層２４０は、例えば、酸化ケイ素、酸窒化ケイ素、窒化ケイ素、およびアルミナなどで構成されても良い。ゲート絶縁層２４０は、例えば、スパッタ法、パルスレーザーデポジション法、常圧ＣＶＤ法、減圧ＣＶＤ法、およびプラズマＣＶＤ法などの成膜技術を用いて成膜しても良い。
【０１４３】
ゲート絶縁層２４０の厚さは、３０ｎｍから６００ｎｍが好ましい。ゲート絶縁層２４０の厚さが３０ｎｍ以上であれば、ゲート電極２７０と半導体層２３０との間、およびゲート電極２７０と第１の電極２６０または第２の電極２６２との間の短絡が抑制される。ゲート絶縁層２４０の厚さが６００ｎｍ以下であれば、高いオン電流が得られる。ゲート絶縁層２４０の厚さは、５０ｎｍ以上がより好ましく、１５０ｎｍ以上がさらに好ましい。また、ゲート絶縁層２４０の厚さは、５００ｎｍ以下がより好ましく、４００ｎｍ以下がさらに好ましい。
【０１４４】
次に、図１２に示すように、半導体層２３０用の膜２２９が形成される。
【０１４５】
膜２２９は、前述のＧＺＳＯ系化合物で構成される。膜２２９の形成方法は、特に限られない。例えば、膜２２９は、スパッタ法、パルスレーザーデポジション法、常圧ＣＶＤ法、減圧ＣＶＤ法、およびプラズマＣＶＤ法など、各種成膜技術を用いて成膜しても良い。
【０１４６】
なお、膜２２９の成膜は、ゲート絶縁層２４０の成膜に使用される装置を用いて、ゲート絶縁層２４０の成膜と連続して実施しても良い。
【０１４７】
膜２２９の膜厚は、１０ｎｍから９０ｎｍの範囲が好ましい。膜厚が１０ｎｍ以上であれば、十分な蓄積電子層が形成できる。膜２２９の膜厚は、２０ｎｍ以上がより好ましく、３０ｎｍ以上がさらに好ましい。膜２２９の膜厚が９０ｎｍ以下であれば、膜２２９の段差による第１の電極２６０あるいは第２の電極２６２の断線の懸念が軽減できる。膜２２９の膜厚は、８０ｎｍ以下がより好ましく、６０ｎｍ以下がさらに好ましい。
【０１４８】
次に、膜２２９が所望の形状にパターン処理され、図１３に示すような半導体層２３０が形成される。
【０１４９】
膜２２９のパターン処理の方法としては、一般的な方法、例えば、マスク成膜法およびリフトオフ法などが挙げられる。また、膜２２９を成膜した後に、上部に島状のレジストパターンを配置し、これをマスクとして膜２２９をエッチングする方法も考えられる。
【０１５０】
膜２２９をエッチングする場合、エッチャントとして、塩酸水溶液、ＥＤＴＡ（エチレンジアミン４酢酸）水溶液、およびＴＭＡＨ（テトラメチルアンモニウムハイドライド）水溶液などが適用できる。また、市販のエッチング液（例えば、関東化学（株）製エッチング液ＩＴＯ−０２、ＫＳＭＦ−２５０、など）を用いることもできる。
【０１５１】
レジスト剥離には、アセトン等の有機溶剤が適用でき、また市販のレジスト剥離液を用いても良い。
【０１５２】
半導体層２３０は、パターン処理前またはパターン処理後、アニールすることが好ましい（「一次アニール」と称する）。一次アニールの雰囲気は、大気、減圧、酸素、水素、窒素、アルゴン、ヘリウム、およびネオンのような不活性ガス、ならびに水蒸気などから選択される。一次アニールの温度は、１００℃から５００℃が好ましい。
【０１５３】
次に、図１４に示すように、半導体層２３０を覆うようにして、導電膜２５９が成膜される。
【０１５４】
導電膜２５９は、クロム、モリブデン、アルミ、銅、銀、タンタル、チタン、またはそれらを含む複合材料および／または合金であっても良い。また、導電膜２５９は、積層膜であっても良い。あるいは、導電膜２５９は、透明導電膜とすることも可能である。
【０１５５】
その後、図１５に示すように、導電膜２５９がパターン処理され、第１の電極２６０および第２の電極２６２が形成される。導電膜２５９のパターン処理には、一般的なフォトリソグラフィプロセス／エッチングプロセスの組み合わせが使用されても良い。
【０１５６】
第１の電極２６０および第２の電極２６２は、半導体層２３０の少なくとも一部とオーミック接触するように構成される。
【０１５７】
なお、図９に示したような、第１のコンタクト層２６７を有する第１の電極２６０、および第２のコンタクト層２６８を有する第２の電極２６２を形成する場合、半導体層２３０を覆うようにして、２層構造の導電膜２５９が成膜される。すなわち、導電膜２５９として、第１のコンタクト層２６７および第２のコンタクト層２６８に対応する下側導電層と、上側導電層と、を少なくとも有する導電膜２５９が成膜される。
【０１５８】
その後、導電膜２５９がパターン処理され、半導体層２３０と接触した状態の第１のコンタクト層２６７を有する第１の電極２６０、および半導体層２３０と接触した状態の第２のコンタクト層２６８を有する第２の電極２６２が形成される。
【０１５９】
ここで、半導体層２３０として、従来のＩＧＺＯ材料を使用した場合、導電膜２５９の湿式パターン処理の際に、半導体層が劣化してしまうという問題が生じ得る。ＩＧＺＯ材料は、導電膜２５９を湿式エッチングする際に使用されるエッチング液に対して耐性を有さないためである。
【０１６０】
しかしながら、第２の素子２００では、半導体層２３０として、前述のようなＧＺＳＯ系化合物が使用される。ＧＺＳＯ系化合物は、導電膜２５９を湿式エッチングする際に使用されるエッチング液に対して耐性を有する。このため、エッチング液が半導体層２３０と接触しても、半導体層２３０の劣化を有意に抑制できる。
【０１６１】
さらに、前述のように、半導体層２３０にＩＧＺＯ材料を使用した場合、チャネル長の短長化とともに、薄膜トランジスタの特性が低下する傾向が認められる。従って、ＩＧＺＯ材料で構成された半導体層を有する場合、チャネル長をあまり短くすることはできない。
【０１６２】
しかしながら、第２の素子２００では、半導体層２３０がＧＺＳＯ系化合物で構成されるため、チャネル長を短くしても、スイッチング特性の低下を有意に抑制することができる。
【０１６３】
このため、第２の素子２００では、従来に比べて、チャネル長を有意に短くすることが可能となる。例えば、半導体層２３０のチャネル長は、５μｍ以下とすることができる。
【０１６４】
次に、積層膜全体を覆うように、パッシベーション層２８０が形成される。パッシベーション層２８０は、酸化ケイ素、酸窒化ケイ素、窒化ケイ素、アルミナなどで構成されても良い。
【０１６５】
パッシベーション層２８０は、スパッタ法、パルスレーザーデポジション法、常圧ＣＶＤ法、減圧ＣＶＤ法、プラズマＣＶＤ法などの成膜技術を用いて成膜しても良い。
【０１６６】
パッシベーション層２８０の厚さは、３０ｎｍから６００ｎｍが好ましい。パッシベーション層２８０の厚さが３０ｎｍ以上であれば、露出している電極を被覆でき、６００ｎｍ以下であれば、膜応力による基板のたわみが小さい。パッシベーション層２８０の厚さは、５０ｎｍ以上がより好ましく、１５０ｎｍ以上がさらに好ましい。また、パッシベーション層２８０の厚さは５００ｎｍ以下がより好ましく、４００ｎｍ以下がさらに好ましい。
【０１６７】
パッシベーション層２８０を成膜する前に、半導体層２３０の露出部分にプラズマ処理を実施しても良い。これにより、半導体層２３０とパッシベーション層２８０との界面の特性を改善することができる。
【０１６８】
そのようなプラズマ処理は、例えば、酸素または一酸化二窒素ガスのようなガスを用いて実施されても良い。また、プラズマ処理は、パッシベーション層２８０を成膜する際に使用される成膜装置を用いて、パッシベーション層２８０の成膜前に実施されても良い。
【０１６９】
このようにして得られた積層体は、アニール（「二次アニール」と称する）されても良い。二次アニールの雰囲気は、例えば、空気である。また、二次アニールの温度は、例えば、２００℃〜３５０℃の範囲である。
【０１７０】
以上の工程を経て、図１６に示したような、第２の素子２００を製造することができる。
【０１７１】
なお、上記製造方法は、単なる一例であって、第２の素子２００は、その他の方法で製造されても良いことは当業者には明らかである。
【実施例】
【０１７２】
次に、本発明の実施例について説明する。【０１７３】
（例１）
以下の方法により、図１に示したような構成を有する薄膜トランジスタ（ＴＦＴ）を製造した。【０１７４】
まず、透明基板の上に、バリア層を成膜した。透明基板には、縦４０ｍｍ×横４０ｍｍの無アルカリガラス基板（ＡＮ１００；旭硝子株式会社製）を使用した。透明基板は、使用前に、イソプロピルアルコールと超純水を用いて十分に洗浄した。【０１７５】
バリア層は、酸化ケイ素とし、プラズマＣＶＤ法により成膜した。バリア層の厚さは、約１００ｎｍであった。【０１７６】
次に、バリア層の上に、半導体層を形成した。半導体層は、ＧＺＳＯ系化合物の層とし、ターゲットを用いたスパッタリング法により成膜した。【０１７７】
ターゲットは、以下のように作製した。【０１７８】
Ｇａ２Ｏ３粉末と、ＺｎＯ粉末と、ＳｎＯ２粉末とを、カチオン原子％比率でＧａ：Ｚｎ：Ｓｎ＝３３．３：５０：１６．７となるよう秤量、混合し、混合粉末を調製した。【０１７９】
次に、得られた混合粉末から、圧粉体を形成した。さらに、この圧粉体を焼成して、ターゲットを得た。【０１８０】
半導体層の成膜条件は、以下の通りである：
成膜雰囲気；ＡｒとＯ２の混合ガス。Ｏ２の濃度は０．３５％
成膜ガスの圧力；１Ｐａ
印加電力；ＲＦ２００Ｗ
基板とターゲットの距離；１０ｃｍ
ターゲットサイズ； 直径５０．８ｍｍの円盤。【０１８１】
半導体層の目標厚さは、５０ｎｍとした。成膜後に、半導体層を、大気雰囲気下、４００℃で１時間アニール（一次アニール）した。【０１８２】
次に、半導体層をパターン処理した。まず、フォトリソグラフィーにより、半導体層の上部に島状のレジストパターンを配置し、これをマスクとして、半導体層を湿式エッチングした。 湿式エッチングには、塩酸水溶液を用いた。【０１８３】
次に、半導体層の上に、絶縁膜および導電膜を、順次成膜した。【０１８４】
絶縁膜は、酸化ケイ素とし、プラズマＣＶＤ法により成膜した。目標厚さは、１５０ｎｍとした。なお、絶縁膜の成膜直前に、同一装置内で、半導体層の表面にプラズマ処理を施した。プラズマ処理には、一酸化二窒素ガスを用いた。プラズマ処理後に、絶縁膜を成膜した。【０１８５】
導電膜は、モリブデン（Ｍｏ）膜とし、ＤＣスパッタリング法により成膜した。目標厚さは、３００ｎｍであった。【０１８６】
次に、ゲート電極およびゲート絶縁層を得るため、導電膜および絶縁膜をパターン処理した。導電膜および絶縁膜のパターン処理には、一般的なフォトリソグラフィプロセス／エッチングプロセスを用いた。【０１８７】
ゲート電極およびゲート絶縁層が形成された後、上面視、半導体層のゲート電極から突出している突出部分に対して、電気抵抗を低下させる処理（低抵抗化処理）を実施した。具体的には、リアクティブイオンエッチング（ＲＩＥ）装置を用いて、突出部分に対してアルゴンプラズマ処理を実施した。【０１８８】
これにより、半導体層の表面に、２つの低抵抗領域が形成された（図５参照）。両低抵抗領域の間の距離、すなわちチャネル長は、約１０μｍであった。【０１８９】
次に、積層体の上に層間絶縁層を形成した。層間絶縁層は、酸化ケイ素とし、プラズマＣＶＤ法により成膜した。目標厚さは、２００ｎｍとした。【０１９０】
その後、層間絶縁層をパターン処理した。 層間絶縁層は、一般的なフォトリソグラフィプロセス／エッチングプロセスを用いて、ゲート電極の両側において、半導体層のそれぞれの低抵抗領域の一部が露出するように実施した（図６参照）。【０１９１】
次に、第１の電極（ソース電極）および第２の電極（ドレイン電極）を形成し、パターン化した。【０１９２】
第１および第２の電極は、いずれも、チタン層とアルミニウム層の２層構造とした。すなわち、まず、半導体層の低抵抗領域と接するようにチタン層を形成した後、チタン層を覆うようにアルミニウム層を形成した。【０１９３】
次に、積層体を覆うように、パッシベーション層を形成した。パッシベーション層は、酸化ケイ素とし、プラズマＣＶＤ法により成膜した。目標厚さは、２００ｎｍとした。【０１９４】
得られた積層体を、大気雰囲気において、３００℃で１時間アニール（二次アニール）した。【０１９５】
以上の工程を経て、薄膜トランジスタ（以下、「素子Ａ」と称する）を製造した。【０１９６】
（例２）
例１と同様の方法により、薄膜トランジスタ（以下、「素子Ｂ」と称する）を製造した。ただし、この例２では、半導体層における２つの低抵抗領域の間の距離、すなわちチャネル長は、５μｍとした。【０１９７】
（例３）
例１と同様の方法により、薄膜トランジスタ（以下、「素子Ｃ」と称する）を製造した。ただし、この例３では、半導体層における低抵抗領域の間の距離、すなわちチャネル長は、３μｍとした。【０１９８】
（例４）
例１と同様の方法により、薄膜トランジスタ（以下、「素子Ｄ」と称する）を製造した。ただし、この例４では、半導体層として、Ｉｎ−Ｇａ−Ｚｎ―Ｏ系の酸化物を使用した。全カチオンに対するインジウムの量（原子比）は、３３．３％であり、全カチオンに対するガリウムの量（原子比）は、３３．３％であり、全カチオンに対する亜鉛の量（原子比）は、３３．３％である。【０１９９】
その他の構成は、例１と同様である。【０２００】
（例５）
例４と同様の方法により、薄膜トランジスタ（以下、「素子Ｅ」と称する）を製造した。ただし、この例４では、半導体層における低抵抗領域の間の距離、すなわちチャネル長は、５μｍとした。【０２０１】
（評価）
前述の各素子Ａ〜Ｅを用いて、ＴＦＴ特性を評価した。得られた結果を図１７〜図２１に示す。【０２０２】
図１７〜図２１には、それぞれ、素子Ａ〜素子Ｅにおいて得られた、ゲート電圧とドレイン電流の間の関係を示す。【０２０３】
図２０と図２１の比較から、半導体層としてＩＧＺＯ材料を使用した素子では、チャネル長が短くなると、スイッチング特性が低下することがわかる。すなわち、素子Ｄ（チャネル長＝１０μｍ）では、それなりのスイッチング特性が得られるものの、素子Ｅ（チャネル長＝５μｍ）では、スイッチング特性が全く得られなくなっている。【０２０４】
このように、半導体層としてＩＧＺＯ材料を使用した素子では、チャネル長が短くなると、良好な特性が得られにくくなる傾向にあると言える。【０２０５】
一方、図１７〜図１９から、半導体層としてＧＺＳＯ系化合物を使用した素子Ａ〜素子Ｃでは、チャネル長が１０μｍ、５μｍ、および３μｍと短くなっても、特性に顕著な変化は認められないことがわかる。すなわち、素子Ａ〜素子Ｃでは、いずれも、良好なスイッチング特性が得られている。【０２０６】
（例１１）
以下の方法により、図９に示したような構成を有する薄膜トランジスタ（ＴＦＴ）を製造した。【０２０７】
まず、透明基板を準備した。透明基板には、縦４０ｍｍ×横４０ｍｍの無アルカリガラス基板（ＡＮ１００；旭硝子株式会社製）を使用した。透明基板は、使用前に、イソプロピルアルコールと超純水を用いて十分に洗浄した。なお、透明基板の上に、バリア層は設置しなかった。【０２０８】
次に、透明基板の上に、ゲート電極用の導電膜を成膜した。導電膜は、下側のアルミニウム（Ａｌ）層と、上側のモリブデン（Ｍｏ）層の２層構造とし、ＤＣスパッタリング法により成膜した。Ａｌ層の目標厚さは、５０ｎｍとし、Ｍｏ層の目標厚さは、５０ｎｍとした。【０２０９】
その後、ゲート電極を得るため、導電膜をパターン処理した。導電膜のパターン処理には、一般的なフォトリソグラフィプロセス／エッチングプロセスを用いた。【０２１０】
次に、ゲート電極の上に、ゲート絶縁層を成膜した。ゲート絶縁層は、酸化ケイ素とし、プラズマＣＶＤ法により成膜した。目標厚さは、１５０ｎｍとした。【０２１１】
次に、ゲート絶縁層の上部に、半導体層用の膜を成膜した。この膜は、ＧＺＳＯ系化合物とし、ターゲットを用いたスパッタリング法により成膜した。【０２１２】
ターゲットは、以下のように作製した。【０２１３】
Ｇａ２Ｏ３粉末と、ＺｎＯ粉末と、ＳｎＯ２粉末とを、カチオン原子％比率でＧａ：Ｚｎ：Ｓｎ＝１３．３：６０：２６．７となるよう秤量、混合し、混合粉末を調製した。【０２１４】
次に、得られた混合粉末から、圧粉体を形成した。さらに、この圧粉体を焼成して、ターゲットを得た。【０２１５】
半導体層用の膜の成膜条件は、以下の通りである：
成膜雰囲気；ＡｒとＯ２の混合ガス。Ｏ２の濃度は０．３５％
成膜ガスの圧力；１Ｐａ
印加電力；ＲＦ２００Ｗ
基板とターゲットの距離；１０ｃｍ
ターゲットサイズ； 直径５０．８ｍｍの円盤。【０２１６】
膜の目標厚さは、５０ｎｍとした。成膜後に、膜を、大気雰囲気下、４００℃で１時間アニール（一次アニール）した。【０２１７】
次に、得られた膜をパターン処理し、半導体層を形成した。まず、フォトリソグラフィーにより、膜の上部に島状のレジストパターンを配置し、これをマスクとして、膜を湿式エッチングした。 湿式エッチングには、関東化学（株）製エッチング液ＩＴＯ−０２を用いた。東京応化工業（株）製剥離液１０４によりレジストパターンを除去した。【０２１８】
次に、半導体層の上に、第１および第２の電極用の導電膜を成膜した。導電膜は、下側のＭｏ層と、上側のＡｌ層の２層構造とした。【０２１９】
その後、導電膜をパターン処理し、第１の電極（ソース）および第２の電極（ドレイン）を形成した。【０２２０】
パターン処理は、一般的なフォトリソグラフィプロセス／エッチングプロセスの組み合わせにより行った。エッチングの際には、一般的なエッチング液として知られている、リン酸、酢酸、および硝酸の混合溶液を用いた。係るエッチング処理により、半導体層に損傷が生じることはなかった。【０２２１】
なお、半導体層におけるソース電極とドレイン電極の間の最小距離、すなわちチャネル長は、１０μｍとした。【０２２２】
次に、半導体層の露出部分に対して、プラズマ処理を実施した。プラズマ処理には、一酸化二窒素ガスを使用した。【０２２３】
引き続き、同じ成膜室内で、積層体を覆うように、パッシベーション層を形成した。パッシベーション層は、酸化ケイ素とし、プラズマＣＶＤ法により成膜した。目標厚さは、２００ｎｍとした。【０２２４】
得られた積層体を、大気雰囲気において、３００℃で１時間アニール（二次アニール）した。【０２２５】
以上の工程を経て、薄膜トランジスタ（以下、「素子Ｆ」と称する）を製造した。【０２２６】
（例１２）
例１１と同様の方法により、薄膜トランジスタ（以下、「素子Ｇ」と称する）を製造した。ただし、この例１２では、チャネル長は、５μｍとした。【０２２７】
（例１３）
例１１と同様の方法により、薄膜トランジスタ（以下、「素子Ｈ」と称する）を製造した。ただし、この例１３では、チャネル長は、３μｍとした。【０２２８】
（評価）
前述の各素子Ｆ〜Ｈを用いて、ＴＦＴ特性を評価した。得られた結果を図２２〜図２４に示す。【０２２９】
図２２〜図２４には、それぞれ、素子Ｆ〜素子Ｈにおいて得られた、ゲート電圧とドレイン電流の間の関係を示す。【０２３０】
図２２〜図２４から、半導体層としてＧＺＳＯ系化合物を使用した素子Ｆ〜素子Ｈでは、チャネル長が１０μｍ、５μｍ、および３μｍと短くなっても、特性に顕著な変化は認められないことがわかる。すなわち、素子Ｆ〜素子Ｈでは、いずれも、良好なスイッチング特性が得られることがわかった。【０２３１】
このように、半導体層としてＧＺＳＯ系化合物を使用することにより、薄膜トランジスタにおいて、半導体層のチャネル長を短くし得ることが確認された。【０２３２】
本願は、２０１７年１１月２８日に出願した日本国特許出願２０１７−２２８０２３号に基づく優先権を主張するものであり、同日本国出願の全内容を本願に参照により援用する。
【符号の説明】
【０２３３】
１００      第１の素子
１１０      基板
１２０      バリア層
１３０      半導体層
１３２ａ    第１の低抵抗領域
１３２ｂ    第２の低抵抗領域
１３９      絶縁膜
１４０      ゲート絶縁層
１５０      層間絶縁層
１６０      第１の電極
１６２      第２の電極
１６７      第１のコンタクト層
１６８      第２のコンタクト層
１６９      導電膜
１７０      ゲート電極
１８０      パッシベーション層
２００      第２の素子
２１０      基板
２２０      バリア層
２２９      膜
２３０      半導体層
２４０      ゲート絶縁層
２５９      導電膜
２６０      第１の電極
２６２      第２の電極
２６７      第１のコンタクト層
２６８      第２のコンタクト層
２７０      ゲート電極
２８０      パッシベーション層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【国際調査報告】
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2019106896.tif 000027
2019106896.tif 000028
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