(57)【要約】  接続配線数の増大やそれに伴う面積増大を抑えつつ、リーク電流を低減することが可能な、プログラマブル論理集積回路を提供する。論理集積回路は、抵抗変化素子を含む複数の第１スイッチセルと、抵抗変化素子を含む複数の第２スイッチセルとを有する論理演算回路であって、第１の出力ポート及び第２の出力ポートと、第１の配線と第３の配線との電気的な接続を切り替える上記複数の第１スイッチセルと、第２の配線と上記第３の配線との電気的な接続を切り替える上記複数の第２スイッチセルと、上記第１の配線に接続され、上記第１の配線に電力を供給する第１の電源線と上記第１の配線との電気的な接続を切り替える第１制御トランジスタと、上記第２の配線に接続され、上記第２の配線に電力を供給する上記第１の電源線と上記第２の配線との電気的な接続を切り替える第２制御トランジスタと、を含む。
2019059118.tif 000002
【特許請求の範囲】
【請求項１】
抵抗変化素子を含む複数の第１スイッチセルと、抵抗変化素子を含む複数の第２スイッチセルとを有する論理演算回路であって、
第１の出力ポート及び第２の出力ポートと、
第１の方向に沿って配置され、前記第１の出力ポートに接続される複数の第１の配線と、
前記第１の方向に沿って配置され、前記第２の出力ポートに接続される複数の第２の配線と、
前記第１の配線及び前記第２の配線に沿って配置された複数の第１の書き込み制御線と、
第２の方向に沿って配置された複数の第３の配線と、
前記第３の配線に沿って配置された複数の第２の書き込み制御線と、
前記第１の配線と前記第３の配線とが交差する箇所に配置され、一方の拡散層が前記第１の書き込み制御線に接続され、他方の拡散層が前記第２の書き込み制御線に接続され、前記第１の配線と前記第３の配線との電気的な接続を切り替える前記複数の第１スイッチセルと、
前記第２の配線と前記第３の配線とが交差する箇所に配置され、一方の拡散層が前記第１の書き込み制御線に接続され、他方の拡散層が前記第２の書き込み制御線に接続され、前記第２の配線と前記第３の配線との電気的な接続を切り替える前記複数の第２スイッチセルと、
前記第１の配線に接続され、前記第１の配線に電力を供給する第１の電源線と前記第１の配線との電気的な接続を切り替える第１制御トランジスタと、
前記第２の配線に接続され、前記第２の配線に電力を供給する前記第１の電源線と前記第２の配線との電気的な接続を切り替える第２制御トランジスタと、
前記第１の書き込み制御線に接続され、前記第１の書き込み制御線に電力を供給する第２の電源線と前記第１の書き込み制御線との電気的な接続を切り替える第３制御トランジスタと、
前記第３の配線に接続され、前記第３の配線に電力を供給する第３の電源線と前記第３の配線との電気的な接続を切り替える第４制御トランジスタと、を含む論理演算回路。
【請求項２】
請求項１に記載の論理演算回路であって、
前記第１制御トランジスタは、前記複数の第１の配線の数に対応して複数設けられ、前記複数の第１制御トランジスタのゲートは共通に接続されている論理演算回路。
【請求項３】
請求項１又は請求項２に記載の論理演算回路であって、
前記第２制御トランジスタは、前記複数の第２の配線の数に対応して複数設けられ、前記複数の第２制御トランジスタのゲートは共通に接続されている論理演算回路。
【請求項４】
請求項１乃至請求項３のいずれか一項に記載の論理演算回路であって、
複数の第２の書き込み制御線のうち、前記複数の第１スイッチセルに接続される第２の書き込み制御線に接続された第３制御トランジスタのゲートと、前記複数の第１スイッチセルに接続される第３の配線に接続された第４制御トランジスタのゲートは、前記複数の第１制御トランジスタのゲートに共通に接続されている論理演算回路。
【請求項５】
請求項１乃至請求項４のいずれか一項に記載の論理演算回路であって、
複数の第２の書き込み制御線のうち、前記複数の第２スイッチセルに接続される第２の書き込み制御線に接続された第３制御トランジスタのゲートと、前記複数の第２スイッチセルに接続される第３の配線に接続された第４制御トランジスタのゲートは、前記複数の第２制御トランジスタのゲートに共通に接続されている論理演算回路。
【請求項６】
請求項１乃至請求項５のいずれか一項に記載の論理演算回路を含むクロスバーメモリと、前記クロスバーメモリの前記第１の出力ポート又は前記第２の出力ポートからの出力を選択して出力するマルチプレクサと、を含むルックアップテーブル。
【請求項７】
請求項６に記載のルックアップテーブルであって、
請求項１乃至請求項５のいずれか一項に記載の論理演算回路を複数含み、
一つの前記論理演算回路の前記第１の出力ポートからの出力を選択する複数のスイッチであって、第１導電型のトランジスタの複数のスイッチと、他の一つの前記論理演算回路の前記第２の出力ポートからの出力を選択する複数のスイッチであって、第２導電型のトランジスタの複数のスイッチと、前記第１導電型のトランジスタの複数のスイッチの出力段のスイッチと前記第２導電型のトランジスタの複数のスイッチの出力段のスイッチとから導出される出力ノードと、を含むルックアップテーブル。
【請求項８】
請求項７に記載のルックアップテーブルであって、
前記第１導電型のトランジスタの複数のスイッチの出力段のスイッチと前記出力ノードとの間に挿入された第１導電型のトランジスタのスイッチと、前記第２導電型のトランジスタの複数のスイッチの出力段のスイッチと前記出力ノードとの間に挿入された第２導電型のトランジスタのスイッチと、をさらに含むルックアップテーブル。
【請求項９】
請求項６乃至請求項８のいずれか一項に記載のルックアップテーブルであって、
前記第１の出力ポート又は前記第２の出力ポートのうち、前記第１の出力ポート又は前記第２の出力ポートからの出力を選択する前記マルチプレクサが選択しない側の前記第１の出力ポート又は前記第２の出力ポートは、パラメータ設定用のデータを出力するルックアップテーブル。
【請求項１０】
請求項１乃至請求項５のいずれか一項に記載の論理演算回路を含む第１のクロスバーメモリと、請求項１乃至請求項５のいずれか一項に記載の論理演算回路を含む第２のクロスバーメモリと、前記第１のクロスバーメモリの第１の出力ポートからの出力を選択して前記第２のクロスバーメモリの第２の出力ポートへ出力するマルチプレクサと、を備える再構成回路。
【請求項１１】
請求項１乃至請求項５のいずれか一項に記載の論理演算回路、請求項６乃至請求項９のいずれか一項に記載のルックアップテーブル、又は請求項１０に記載の再構成回路を複数含み、これらを相互に接続させて構成した集積回路。
【請求項１２】
請求項１乃至請求項５のいずれか一項に記載の論理演算回路、請求項６乃至請求項９のいずれか一項に記載のルックアップテーブル、或いは請求項１０又は請求項１１に記載の再構成回路と、
再構成可能ではないが信号処理機能が可能な演算回路とを含み、
前記論理演算回路、前記ルックアップテーブル又は前記再構成回路と前記信号処理機能が可能な演算回路とが信号切替部を介して相互に信号を送受信する集積回路。
【請求項１３】
請求項１乃至請求項５のいずれか一項に記載の論理演算回路において、
前記複数の第１スイッチセルと前記複数の第２スイッチセルが含む相補型素子は、バイポーラ型の第１の抵抗変化素子と第２の抵抗変化素子であり、前記第１の抵抗変化素子と前記第２の抵抗変化素子は抵抗変化極性が対向するように配置されている論理演算回路。
【請求項１４】
請求項１３に記載の論理演算回路において、
前記第１の抵抗変化素子及び前記第２の抵抗変化素子がイオン伝導層を用いた原子移動型素子である論理演算回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理回路が再構成可能な論理集積回路に関し、特に論理集積回路の低電力化、および、高集積化技術に関する。
【背景技術】
【０００２】
論理回路が再構成可能なプログラマブル論理集積回路は、再構成回路とも呼ばれ、内部の設定情報を書き換えることにより、様々な論理回路を再構成できる。図１は、一般的な再構成回路の回路図である。図１の再構成回路は、複数の論理ブロック１００１（ＬＢ：Logic Block）と、複数のルーティングブロック１００２（ＲＢ：Routing Block）と、を備える。ＬＢは、ルックアップテーブル（ＬＵＴ：Lookup Table）やＤ型フリップフロップ（ＤＦＦ）などのフリップフロップＦＦ（Flip-Flop）と、を含む。ＲＢは、ＬＢへの入出力信号の切り替えとＬＢ間の信号パスの切り替えとを行う。【０００３】
構成可能な論理数（再構成回路の回路規模）は、ある程度の規模のＬＢおよびＲＢを有する論理ブロック（ＣＬＢ：Configurable Logic Block）を設計することによって調整できる。そして、相互接続するように並べられるＣＬＢの数を調整することによって、顧客ニーズに合わせて異なる回路規模の再構成回路を含む半導体チップを製造できる。再構成回路は、現在、試作品の作成や、画像処理や通信などの分野で幅広く利用されている。【０００４】
信号の切り替え部であるＲＢは、ＳＲＡＭ（Static Random Access Memory）とパストランジスタからなるＳＲＡＭスイッチを用いて実装される。近年、特許文献１及び特許文献２に示すように、抵抗変化素子に置き換えることで、チップ面積や消費電力の低減が出来る技術が提案されている。上述の抵抗変化素子は図２（ａ）に示すように、第１の配線層（T1）と、その上部に形成される第２の配線層（T2）との間に、金属イオンを含有する固体電解質材料（IC）から構成される抵抗変化素子（RE）を有する構造になっている。図２（ｂ）は、図２（ａ）の抵抗変化素子（RE）のシンボリック表現を示す。図２（ａ）及び図２（ｂ）の抵抗変化素子（RE）は、抵抗変化素子の両端（T1、T2）に順バイアスあるいは逆バイアスの電圧を印加することによって、図２（ｃ）に示すように高抵抗状態から低抵抗状態あるいは低抵抗状態から高抵抗状態へと抵抗値を変えることができる。抵抗変化素子（RE）の低抵抗状態（オン状態）と高抵抗状態（オフ状態）の比は、１０５あるいはそれ以上となる。【０００５】
抵抗変化素子を再構成回路上のスイッチとして用いる場合、回路上のすべてのスイッチに常時電圧が付与される。このためデータの読み出し動作の時のみ、電流・電圧が印加されるメモリ用スイッチの場合と比べて、より高い信頼性が要求される。そこで１つの抵抗変化素子と１つのトランジスタをセットにした１Ｔ１Ｒ構造のスイッチセルではなく、図３に示すように１つのトランジスタと２つの対となる抵抗変化素子を用いた相補型（１Ｔ２Ｒ）構造が提案されている（特許文献３及び特許文献４）。【０００６】
図３（ａ）は２つの抵抗変化素子とトランジスタからなるスイッチセルの構成図であり、図３（ｂ）は信号切り替え用にクロスポイントセルとして配置されたスイッチセルの回路図であり、図３（ｃ）は抵抗変化素子を含むスイッチセルの配線レイアウトを示す斜視図及び平面図である。図３（ａ）のスイッチセルは、２つの抵抗変化素子（RE[1]、RE[2]）と１つのトランジスタ（Tr.）からなる。２つの抵抗変化素子（RE[1]、RE[2]）の片側の電極は相互に接続され、その共通化されたノードに選択トランジスタ（Tr.）の一方の拡散層（ソースもしくはドレイン）が結線される。抵抗変化素子（RE）は、電界などの印加によってイオンが自由に動くことのできる固体（イオン伝導体）中における金属イオンの移動と電気化学反応とを利用した抵抗変化素子である。抵抗変化量が大きく、電極間を信号が通過する、通過しないを区別できるスイッチ素子として使う。図２（ａ）に示すように上記抵抗変化素子（RE）は、イオン伝導層（IC）と、イオン伝導層（IC）に接して対向面に設けられた電極（T1）と電極（T2）から構成されている。電極（T1）からイオン伝導層に金属イオンが供給され、電極（T2）からは金属イオンは供給されない。印加電圧極性を変えることでイオン伝導体の抵抗値を変化させ、２つの電極間の導通状態を制御する。【０００７】
クロスバースイッチにおいてスイッチセルは、縦方向の配線（ＲＶ［ｊ］）と横方向の配線（ＲＨ［ｋ］）の各クロスポイント近傍に配置される。また、あるクロスポイント近傍の抵抗変化素子をオン／オフさせる際、異なるクロスポイント近傍に存在する抵抗変化素子への誤書き込み（ディスターブ）を防ぐため、選択トランジスタ（Tr.）を制御するための２つの配線（ＳＶ［ｊ］、ＧＨ［ｋ］）とも接続される。図３（ｂ）に示すように、クロスバースイッチでは少なくとも４種類の配線（ＲＶ、ＲＨ、ＳＶ、ＧＨ）が、縦もしくは横方向に走破する形を取る。図３（ａ）や図３（ｂ）は、図３（ｃ）に示す金属層Ａ、金属層Ｂやビアなどからスイッチセル領域に構成することができる。スイッチセル内のトランジスタ（Tr.）はシリコン基板上に、抵抗変化素子（RE[1]、RE[2]）は配線層内に形成される。【０００８】
上述の抵抗変化素子を用いたスイッチセルは、クロスバースイッチを構成し、ルーティングブロック（ＲＢ）の信号入力や信号切り替え用の切り替えスイッチ（マルチプレクサ）として利用される。このような抵抗変化素子を用いたスイッチセルアレイが、特許文献５で提案されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特許第４３５６５４２号公報
【特許文献２】国際公開第２０１２／０４３５０２号
【特許文献３】国際公開第２０１３／１９０７４２号
【特許文献４】国際公開第２０１４／０３０３９３号
【特許文献５】国際公開第２０１６／０４２７５０号
【非特許文献】
【００１０】
【非特許文献１】"Architecture of Reconfigurable-Logic Cell Array with Atom Switch: Cluster Size & Routing Fabrics", Xu Bai, et.al., Proceedings of the 2015 ACM/SIGDA International Symposium on Field-Programmable Gate Arrays, pp.269, （2015）.
【発明の概要】
【発明が解決しようとする課題】
【００１１】
抵抗変化素子を用いたスイッチセルでプログラマブル論理集積回路を構成する場合、接続配線数の増大やそれに伴う面積増大を抑えつつ、リーク電流を低減できることが望ましい。【００１２】
本発明の目的は、接続配線数の増大やそれに伴う面積増大を抑えつつ、リーク電流を低減することが可能な、論理集積回路を提供することにある。
【課題を解決するための手段】
【００１３】
前記目的を達成するため、本発明に係る論理演算回路は、抵抗変化素子を含む複数の第１スイッチセルと、抵抗変化素子を含む複数の第２スイッチセルとを有する論理演算回路であって、
第１の出力ポート及び第２の出力ポートと、
第１の方向に沿って配置され、上記第１の出力ポートに接続される複数の第１の配線と、
上記第１の方向に沿って配置され、上記第２の出力ポートに接続される複数の第２の配線と、
上記第１の配線及び上記第２の配線に沿って配置された複数の第１の書き込み制御線と、
第２の方向に沿って配置された複数の第３の配線と、
上記第３の配線に沿って配置された複数の第２の書き込み制御線と、
上記第１の配線と上記第３の配線とが交差する箇所に配置され、一方の拡散層が上記第１の書き込み制御線に接続され、他方の拡散層が上記第２の書き込み制御線に接続され、上記第１の配線と上記第３の配線との電気的な接続を切り替える上記複数の第１スイッチセルと、
上記第２の配線と上記第３の配線とが交差する箇所に配置され、一方の拡散層が上記第１の書き込み制御線に接続され、他方の拡散層が上記第２の書き込み制御線に接続され、上記第２の配線と上記第３の配線との電気的な接続を切り替える上記複数の第２スイッチセルと、
上記第１の配線に接続され、上記第１の配線に電力を供給する第１の電源線と上記第１の配線との電気的な接続を切り替える第１制御トランジスタと、
上記第２の配線に接続され、上記第２の配線に電力を供給する上記第１の電源線と上記第２の配線との電気的な接続を切り替える第２制御トランジスタと、
上記第１の書き込み制御線に接続され、上記第１の書き込み制御線に電力を供給する第２の電源線と上記第１の書き込み制御線との電気的な接続を切り替える第３制御トランジスタと、
上記第３の配線に接続され、上記第３の配線に電力を供給する第３の電源線と上記第３の配線との電気的な接続を切り替える第４制御トランジスタと、を含む。
【発明の効果】
【００１４】
本発明によれば、接続配線数の増大やそれに伴う面積増大を抑えつつ、リーク電流を低減することが可能な、プログラマブル論理集積回路を提供できる。
【図面の簡単な説明】
【００１５】
【図１】複数の論理ブロックと、複数のルーティングブロックと、を含む再構成回路を示すブロック図である。
【図２】（ａ）は抵抗変化素子の構成図であり、（ｂ）は（ａ）は抵抗変化素子のシンボリック表現であり、（ｃ）は抵抗変化素子を抵抗変化させるための印加電圧と抵抗値の状態変化の動作方法を説明する状態表である。
【図３】（ａ）は２つの抵抗変化素子とトランジスタからなるスイッチセルの構成図であり、（ｂ）は信号切り替え用にクロスポイントセルとして配置されたスイッチセルの回路図であり、（ｃ）は抵抗変化素子を含むスイッチセルの配線レイアウトを示す斜視図及び平面図である。
【図４】スイッチセルを用いたスイッチセルアレイと、スイッチセルのオン／オフ切り替え用制御回路を含んだクロスバースイッチ回路の構成例を示すブロック図である。
【図５】図４のクロスバースイッチ回路のインターフェースを説明するための概念図である。
【図６】ルックアップテーブル用のメモリとして用いる、クロスバースイッチ回路のインターフェースを説明するための概念図である。
【図７】図６のクロスバースイッチ回路を用いたＬＵＴの構成例（ＬＵＴアーキテクチャＡ）を示す概念図である。
【図８】ルックアップテーブル用のメモリとして用いる、クロスバースイッチ回路のインターフェースを説明するための概念図である。
【図９】図８のクロスバースイッチ回路を適用してＬＵＴを構成した構成例（ＬＵＴアーキテクチャＢ）を示す概念図である。
【図１０Ａ】実施形態のルックアップテーブル用のメモリとして用いる、クロスバースイッチ回路を説明するためのブロック図である。
【図１０Ｂ】図１０Ａのクロスバースイッチ回路のインターフェースを説明するための概念図である。
【図１１】（ａ）はクロスバーメモリとマルチプレクサ（ＭＵＸ）とを含んで構成されるルックアップテーブル（ＬＵＴ）のブロック図であり、（ｂ）はクロスバースイッチ回路を含む再構成回路のブロック図であり、（ｃ）は実施形態の再構成回路と、演算回路などを含む集積回路のブロック図である。
【図１２】図１０Ｂのクロスバースイッチ回路を用いたＬＵＴの一例を示すブロック図である。
【図１３】実施形態のクロスバースイッチ回路を用いたＬＵＴと、ＬＵＴアーキテクチャＡ、ＬＵＴアーキテクチャＢの配線の数とリーク電流との比較を示す表である。
【図１４】実施形態のＬＵＴを構成するマルチプレクサの別の例を示すブロック図である。
【図１５】Ｍ個のＬＵＴ実装例を説明するためのブロック図である。
【図１６】実施形態のクロスバースイッチ回路のＬＵＴメモリ側として使わない側の出力ポートと、別途用意したクロスバースイッチ回路の出力ポートとを接続することで実現する設定データ保存用メモリの実装例を説明するためのブロック図である。
【図１７】ＬＢおよびＲＢを含むＣＬＢをタイル上に並べつつ、それぞれのクロスバー内の書込み制御線を共有化させて冗長配線を除いた大規模論理集積回路を説明するためのブロック図である。
【発明を実施するための形態】
【００１６】
具体的な実施形態を説明する前に、本発明が解決しようとする課題や、比較例について説明する。
【００１７】
図４のクロスバースイッチ回路１０は、本発明の実施形態の論理集積回路や再構成回路の原形となる再構成回路である。図４のクロスバースイッチ回路１０は、Ｊ入力・Ｋ出力の信号切り替え用のクロスバースイッチ回路である（Ｊ、Ｋ：自然数）。Ｊ入力・Ｋ出力のクロスバースイッチ回路を、図面ではＪ×Ｋクロスバーのように表記する場合がある。図４には、抵抗変化素子を書き換える際（或いは書き込み時）に、書き込み用の電源ソース（ＰＳ：Power Source）からの供給電圧・電流源を制御するための制御トランジスタや制御用配線も含めて図示している。
【００１８】
図４のクロスバースイッチ回路１０は、スイッチセルアレイ１１と、垂直方向制御回路１２と、水平方向制御回路１３と、を含む。垂直方向制御回路１２は、第１制御トランジスタ１２ａ〜１２ｃを含む。水平方向制御回路１３は、第２制御トランジスタ１３１ａ〜１３１ｃと、第３制御トランジスタ１３２ａ〜１３２ｃと、を含む。スイッチセルアレイ１１は、複数のスイッチセル（スイッチ［ｎ，ｋ］）を含む。図４では、複数のスイッチセル（スイッチ［ｎ，ｋ］）の一例として、スイッチセル１１ａ〜１１ｉが３×３のアレイ状に配列された状態を示している。スイッチセル１１ａ〜１１ｉのそれぞれは、スイッチ素子を含む。スイッチセル１１ａ〜１１ｃは、ｘ方向の配線である書き込み制御線ＧＨ［ｋ−１］および信号線ＲＨ［ｋ−１］を共有する。書き込み制御線ＧＨ［ｋ−１］と信号線ＲＨ［ｋ−１］とは、互いに独立した配線である。信号線ＲＨ［ｋ−１］は、スイッチセル１１ａ〜１１ｃに接続される第１制御トランジスタ１２ａの一方の拡散層と接続される。第１制御トランジスタ１２ａの他方の拡散層には、電源線ＰＳ［０］が接続される。第１制御トランジスタ１２ａのゲート電極には、書き込み制御線ＧＳＨ［ｋ−１］が接続される。書き込み制御線ＧＳＨ［ｋ−１］は、スイッチセル１１ａ〜１１ｃに含まれるスイッチ素子の抵抗を変化させるために使用される配線である。
【００１９】
スイッチセル１１ｄ〜１１ｆは、ｘ方向の配線である書き込み制御線ＧＨ［ｋ］および信号線ＲＨ［ｋ］を共有する。書き込み制御線ＧＨ［ｋ］と信号線ＲＨ［ｋ］とは、互いに独立した配線である。信号線ＲＨ［ｋ］は、スイッチセル１１ｄ〜１１ｆに接続される第１制御トランジスタ１２ｂの一方の拡散層と接続される。第１制御トランジスタ１２ｂの他方の拡散層には、電源線ＰＳ［０］が接続される。第１制御トランジスタ１２ｂのゲート電極には、書き込み制御線ＧＳＨ［ｋ］が接続される。書き込み制御線ＧＳＨ［ｋ］は、スイッチセル１１ｄ〜１１ｆに含まれるスイッチ素子の抵抗を変化させるために使用される配線である。
【００２０】
スイッチセル１１ｇ〜１１ｉは、ｘ方向の配線である書き込み制御線ＧＨ［ｋ＋１］および信号線ＲＨ［ｋ＋１］を共有する。書き込み制御線ＧＨ［ｋ＋１］と信号線ＲＨ［ｋ＋１］とは、互いに独立した配線である。信号線ＲＨ［ｋ＋１］は、スイッチセル１１ｇ〜１１ｉに接続される第１制御トランジスタ１２ｃの一方の拡散層と接続される。第１制御トランジスタ１２ｃの他方の拡散層には、電源線ＰＳ［０］が接続される。第１制御トランジスタ１２ｃのゲート電極には、書き込み制御線ＧＳＨ［ｋ＋１］が接続される。書き込み制御線ＧＳＨ［ｋ＋１］は、スイッチセル１１ｇ〜１１ｉに含まれるスイッチ素子の抵抗を変化させるために使用される配線である。
【００２１】
スイッチセル１１ａ、１１ｄ、１１ｇは、ｙ方向の配線である書き込み制御線ＳＶ［ｊ−１］および信号線ＲＶ［ｊ−１］を共有する。書き込み制御線ＳＶ［ｊ−１］と信号線ＲＶ［ｊ−１］とは、互いに独立した配線である。書き込み制御線ＳＶ［ｊ−１］は、スイッチセル１１ａ、１１ｄ、１１ｇに接続される第２制御トランジスタ１３１ａの一方の拡散層と接続される。第２制御トランジスタ１３１ａの他方の拡散層には、電源線ＰＳ［１］が接続される。第２制御トランジスタ１３１ａのゲート電極には、ドライバ制御線ＰＧＶ［ｊ−１］が接続される。さらに、信号線ＲＶ［ｊ−１］は、スイッチセル１１ａ、１１ｄ、１１ｇに接続される第３制御トランジスタ１３２ａの一方の拡散層と接続される。第３制御トランジスタ１３２ａの他方の拡散層には、電源線ＰＳ［２］が接続される。第３制御トランジスタ１３２ａのゲート電極には、ドライバ制御線ＰＧＶ［ｊ−１］が接続される。
【００２２】
スイッチセル１１ｂ、１１ｅ、１１ｈは、ｙ方向の配線である書き込み制御線ＳＶ［ｊ］および信号線ＲＶ［ｊ］を共有する。書き込み制御線ＳＶ［ｊ］と信号線ＲＶ［ｊ］とは、互いに独立した配線である。書き込み制御線ＳＶ［ｊ］は、スイッチセル１１ｂ、１１ｅ、１１ｈに接続される第２制御トランジスタ１３１ｂの一方の拡散層と接続される。第２制御トランジスタ１３１ｂの他方の拡散層には、電源線ＰＳ［１］が接続される。第２制御トランジスタ１３１ｂのゲート電極には、ドライバ制御線ＰＧＶ［ｊ］が接続される。さらに、信号線ＲＶ［ｊ］は、スイッチセル１１ｂ、１１ｅ、１１ｈに接続される第３制御トランジスタ１３２ｂの一方の拡散層と接続される。第３制御トランジスタ１３２ｂの他方の拡散層には、電源線ＰＳ［２］が接続される。第３制御トランジスタ１３２ｂのゲート電極には、ドライバ制御線ＰＧＶ［ｊ］が接続される。
【００２３】
スイッチセル１１ｃ、１１ｆ、１１ｉは、ｙ方向の配線である書き込み制御線ＳＶ［ｊ＋１］および信号線ＲＶ［ｊ＋１］を共有する。書き込み制御線ＳＶ［ｊ＋１］と信号線ＲＶ［ｊ＋１］とは、互いに独立した配線である。書き込み制御線ＳＶ［ｊ＋１］は、スイッチセル１１ｃ、１１ｆ、１１ｉに接続される第２制御トランジスタ１３１ｃの一方の拡散層と接続される。第２制御トランジスタ１３１ｃの他方の拡散層には、電源線ＰＳ［１］が接続される。第２制御トランジスタ１３１ｃのゲート電極には、ドライバ制御線ＰＧＶ［ｊ＋１］が接続される。さらに、信号線ＲＶ［ｊ＋１］は、スイッチセル１１ｃ、１１ｆ、１１ｉに接続される第３制御トランジスタ１３２ｃの一方の拡散層と接続される。第３制御トランジスタ１３２ｃの他方の拡散層には、電源線ＰＳ［２］が接続される。第３制御トランジスタ１３２ｃのゲート電極には、ドライバ制御線ＰＧＶ［ｊ＋１］が接続される。
【００２４】
図５は、Ｊ入力・Ｋ出力のクロスバースイッチ回路１０（Ｊ×Ｋクロスバー）を一つのブロックとし、入出力インターフェースを示した概念図である。図５のように、ｘ方向に対応する一方の辺に信号線ＲＶおよびドライバ制御線ＰＧＶが配置される。また、ｙ方向に対応する一方の辺に書き込み制御線ＧＨ、書き込み制御線ＧＳＨおよび電源線ＰＳが配置され、他方の辺に信号線ＲＨが配置される。
【００２５】
図６は、２入力・Ｋ出力のクロスバースイッチ回路１０ａ（２×Ｋクロスバー）を一つのブロックとし、入出力インターフェースを示した概念図である。図６は、ルックアップテーブル（ＬＵＴ）に用いられるクロスバーメモリを想定したものである。図６のように、ｘ方向に対応する一方の辺に、電源レベル（Ｖｄｄ）またはグランドレベル（ＧＮＤ）のそれぞれが入力される信号線ＲＶと、ドライバ制御線ＰＧＶとが配置される。また、ｙ方向に対応する一方の辺に書き込み制御線ＧＨ、書き込み制御線ＧＳＨおよび電源線ＰＳが配置され、他方の辺に信号線ＲＨが配置される。
【００２６】
クロスバースイッチ回路１０ａは、クロスバースイッチ構成の２つのＲＶポートに対して、電源レベル（Ｖｄｄ）とグランドレベル（ＧＮＤ）とをそれぞれ入力することによってメモリとして機能させることができる。ＶｄｄまたはＧＮＤのスイッチセルをオン状態にすることによって、クロスバースイッチ回路１０ａの出力ノードの出力レベルをＶｄｄまたはＧＮＤに制御できる。
【００２７】
図７は、比較例のＬＵＴ２０の構成例を示す概念図である。図７に示す構成例を以下では、ＬＵＴアーキテクチャＡと称する。図７のＬＵＴ２０は、図６に示す２入力・Ｋ出力のクロスバースイッチ回路１０ａ（２×Ｋクロスバー）からの出力をマルチプレクサ１５の入力ポートと接続することによって、実装される。図７の例では、２入力・Ｋ出力のクロスバースイッチ回路１０ａ（２×Ｋクロスバー）からの出力ノード（Ｋ＝Ｎ２）は、Ｎ入力のマルチプレクサ１５のＮ２個の入力ノードに接続されて、１つのＬＵＴ２０として機能する（ここで、Ｎ、Ｋは自然数である）。
【００２８】
図７のマルチプレクサ１５は、複数の相補型素子を組み合わせた構成を有する。図７には、一対のＣＭＯＳ（Complementary Metal Oxide Semiconductor）およびＮＭＯＳ（N-channel type Metal Oxide Semiconductor）を並列に接続したＣＭＯＳスイッチ１５ａを組み合わせた例を示す。なお、図７においては、６個のスイッチを組み合わせた、２入力ＬＵＴのための構成例を示しているが、ＣＭＯＳスイッチ１５ａや入力の数は、構成する論理回路の規模に応じて設定される。なお、図７およびこれ以降の図面においては、マルチプレクサを構成するＣＭＯＳスイッチなどのＭＯＳスイッチのゲート電極に接続されるゲート線を省略している。
【００２９】
ＬＢ内のルックアップテーブル（ＬＵＴ）用のメモリも、図６や図７に示されるＲＢのスイッチとして使った抵抗変化型スイッチセル（クロスバースイッチ）を利用することで、他のメモリを使わず、同一プロセスで実装可能となる。
【００３０】
図６の２入力・Ｋ出力のクロスバースイッチ回路１０ａ（２×Ｋクロスバー）や、これを用いた図７のＬＵＴ２０を構成する配線の数や、リーク電流について詳細に検討してみる。図６に示すクロスバースイッチ構成では、２つのＲＶポートに対して電源レベル（Ｖｄｄ）とグランドレベル（ＧＮＤ）をそれぞれ入力し、出力を図７に示すようにＬＵＴ２０内のメモリ入力ポートと接続させている。この実装方法（ＬＵＴアーキテクチャＡ）では、ＬＵＴのクロスバーメモリとマルチプレクサとの間を繋ぐ配線リソースが必要最小限の２Ｎ＝Ｋ本で済むメリットがある。その一方で、２Ｎ＝Ｋ本の各ラインにおいて、ＧＮＤ−Ｖｄｄの電位差がオフ状態にあるスイッチセルに印加される。１スイッチセル当たりのオフ抵抗を１００ＭΩとした場合、Ｖｄｄ＝１Ｖでは１０ｎＡ×２ＮのリークがＮ入力ＬＵＴ１つで発生してしまう。
【００３１】
一方、他の実装方法も考えられる。図９は、比較例のＬＵＴの他の構成例を示す概念図である。図９に示す構成例を以下では、ＬＵＴアーキテクチャＢと称する。図８は、図９に示すＬＵＴ２１に用いられるクロスバースイッチ回路１０ｂであり、１入力・Ｋ出力のクロスバースイッチ回路（１×Ｋクロスバー）を一つのブロックとし、入出力インターフェースを示した概念図である。図８のように、ｘ方向に対応する一方の辺に、電源レベル（Ｖｄｄ）またはグランドレベル（ＧＮＤ）のそれぞれが入力される信号線ＲＶ＊と、ドライバ制御線ＰＧＶとが配置される。また、ｙ方向に対応する一方の辺に書き込み制御線ＧＨ、書き込み制御線ＧＳＨおよび電源線ＰＳが配置され、他方の辺に信号線ＲＨ＊が配置される。信号線ＲＨ＊には、信号線ＲＶ＊か、ハイインピーダンス状態（Ｈｉ−Ｚ）が与えられる。
【００３２】
図８の１入力・Ｋ出力のクロスバースイッチ回路１０ｂ（１×Ｋクロスバー）の信号線ＲＶ＊として電源レベル（Ｖｄｄ）を入力するクロスバースイッチ回路１０ｂ１と、信号線ＲＶ＊としてグランドレベル（ＧＮＤ）を入力するクロスバースイッチ回路１０ｂ２と、を用意する。信号線ＲＶ＊として電源レベル（Ｖｄｄ）を入力するクロスバースイッチ回路１０ｂ１の出力を、図９に示すＰＭＯＳ（P-channel Metal Oxide Semiconductor）１６ａで構成されたマルチプレクサ１６のメモリ入力ポートに接続する。信号線ＲＶ＊としてグランドレベル（ＧＮＤ）を入力するクロスバースイッチ回路１０ｂ２の出力を、図９に示すＮＭＯＳ１６ｂで構成されたマルチプレクサ１６のメモリ入力ポートに接続する。そして図９に示すように、ＰＭＯＳ、ＮＭＯＳ双方で構成されたマルチプレクサ１６の最終出力段となるノードを相互に接続させて、相補的にＬＵＴ２１として動作させる。
【００３３】
この実装方法（ＬＵＴアーキテクチャＢ）は、オフ状態にあるスイッチセルの１つにしか、動作電圧（Ｖｄｄ＝１Ｖ）が印加されない構成になっている。１スイッチセル当たりのオフ抵抗を１００ＭΩとした場合、１つのＬＵＴ当り１０ｎＡのリーク電流となり、ＬＵＴアーキテクチャＢではＬＵＴアーキテクチャＡと比べてオフ状態の抵抗変化素子で発生するリーク電流を１／２Ｎにすることができる。
【００３４】
その一方で、ＬＵＴアーキテクチャＢでは、ＬＵＴのクロスバーメモリとマルチプレクサとの間を繋ぐ配線リソースが図６の場合と比べて２倍の、２×２Ｎ＝２×Ｋ本が必要になる。書き込み制御線ＧＨや書き込み制御線ＧＳＨなどのスイッチセルへの書き込みのための配線も２倍必要で、横方向に２×３Ｋ本の配線スペース確保が必要になる。メモリサイズが、抵抗変化素子のサイズそのものよりも、書き込み、および、読み出しに必要な配線スペースによって制限されている中で、配線数の増大はＬＵＴサイズの増大をもたらすという課題がある。以下、本発明のより具体的な実施形態について、図面を参照しながら説明する。
【００３５】
〔第１実施形態〕
次に、第１実施形態による論理集積回路や再構成回路について、説明する。図１０Ａは、本実施形態の論理集積回路や再構成回路の一例として、ルックアップテーブル（ＬＵＴ）用のメモリとして用いる、クロスバースイッチ回路を説明するためのブロック図である。図１０Ｂは、図１０Ａのクロスバースイッチ回路のインターフェースを説明するための概念図である。
【００３６】
図１０Ａのクロスバースイッチ回路３０は、抵抗変化素子を含む複数の第１スイッチセルの一例としてのスイッチセル１１ａ、１１ｄ、１１ｇと、抵抗変化素子を含む複数の第２スイッチセルの一例としてのスイッチセル１１ｂ、１１ｅ、１１ｈとを含む。さらに図１０Ａのクロスバースイッチ回路３０は、第１制御トランジスタの一例としての制御トランジスタ１７１ａ、１７１ｂ、１７１ｃと、第２制御トランジスタの一例としての制御トランジスタ１７２ａ、１７２ｂ、１７２ｃと、を含む。さらに図１０Ａのクロスバースイッチ回路３０は、第３制御トランジスタの一例としての制御トランジスタ１８１ａ、１８１ｂと、第４制御トランジスタの一例としての制御トランジスタ１８２ａ、１８２ｂと、を含む。なお、図１０Ａに示す回路構成は、クロスバースイッチ回路３０の構成の一部を概念的に図示したものであり、全てを表すものではない。また、再構成回路を実現するためのクロスバースイッチ回路３０は、図１０Ａに示す素子や信号線の数に限定されない。
【００３７】
スイッチセル１１ａ、１１ｂは、ｘ方向（第１の方向とも呼ぶ）の配線である書き込み制御線ＧＨ［ｋ−１］（第１の書き込み制御線とも呼ぶ）を共有する。信号線ＲＨ１［ｋ−１］は、スイッチセル１１ａに接続される制御トランジスタ１７１ａの一方の拡散層と接続される。信号線ＲＨ２［ｋ−１］は、スイッチセル１１ｂに接続される制御トランジスタ１７２ａの一方の拡散層と接続される。制御トランジスタ１７１ａ、制御トランジスタ１７２ａの他方の拡散層には、電源線ＰＳ［０］（第１の電源線とも呼ぶ）が接続される。制御トランジスタ１７１ａのゲート電極には、書き込み制御線ＰＧＶ［１］（第２の書き込み制御線とも呼ぶ）が接続される。制御トランジスタ１７２ａのゲート電極には、書き込み制御線ＰＧＶ［２］（第３の書き込み制御線とも呼ぶ）が接続される。
【００３８】
スイッチセル１１ｄ、１１ｅは、ｘ方向の配線である書き込み制御線ＧＨ［ｋ］を共有する。信号線ＲＨ１［ｋ］は、スイッチセル１１ｄに接続される制御トランジスタ１７１ｂの一方の拡散層と接続される。信号線ＲＨ２［ｋ］は、スイッチセル１１ｅに接続される制御トランジスタ１７２ｂの一方の拡散層と接続される。制御トランジスタ１７１ｂ、制御トランジスタ１７２ｂの他方の拡散層には、電源線ＰＳ［０］が接続される。制御トランジスタ１７１ｂのゲート電極には、書き込み制御線ＰＧＶ［１］が接続される。制御トランジスタ１７２ｂのゲート電極には、書き込み制御線ＰＧＶ［２］が接続される。
【００３９】
スイッチセル１１ｇ、１１ｈは、ｘ方向の配線である書き込み制御線ＧＨ［ｋ＋１］を共有する。信号線ＲＨ１［ｋ＋１］は、スイッチセル１１ｇに接続される制御トランジスタ１７１ｃの一方の拡散層と接続される。信号線ＲＨ２［ｋ＋１］は、スイッチセル１１ｈに接続される制御トランジスタ１７２ｃの一方の拡散層と接続される。制御トランジスタ１７１ｃ、制御トランジスタ１７２ｃの他方の拡散層には、電源線ＰＳ［０］が接続される。制御トランジスタ１７１ｃのゲート電極には、書き込み制御線ＰＧＶ［１］が接続される。制御トランジスタ１７２ｃのゲート電極には、書き込み制御線ＰＧＶ［２］が接続される。
【００４０】
スイッチセル１１ａ、１１ｄ、１１ｇは、ｙ方向（第２の方向とも呼ぶ）の配線である書き込み制御線ＳＶ［１］（第２の書き込み制御線とも呼ぶ）および信号線ＲＶ［１］を共有する。書き込み制御線ＳＶ［１］は、スイッチセル１１ａ、１１ｄ、１１ｇに接続される制御トランジスタ１８１ａの一方の拡散層と接続される。制御トランジスタ１８１ａの他方の拡散層には、電源線ＰＳ［１］（第２の電源線とも呼ぶ）が接続される。信号線ＲＶ［１］は、スイッチセル１１ａ、１１ｄ、１１ｇに接続される制御トランジスタ１８２ａの一方の拡散層と接続される。制御トランジスタ１８２ａの他方の拡散層には、電源線ＰＳ［２］（第３の電源線とも呼ぶ）が接続される。
【００４１】
スイッチセル１１ｂ、１１ｅ、１１ｈは、ｙ方向の配線である書き込み制御線ＳＶ［２］および信号線ＲＶ［２］を共有する。書き込み制御線ＳＶ［２］は、スイッチセル１１ｂ、１１ｅ、１１ｈに接続される制御トランジスタ１８１ｂの一方の拡散層と接続される。制御トランジスタ１８１ｂの他方の拡散層には、電源線ＰＳ［１］が接続される。信号線ＲＶ［２］は、スイッチセル１１ｂ、１１ｅ、１１ｈに接続される制御トランジスタ１８２ｂの一方の拡散層と接続される。制御トランジスタ１８２ｂの他方の拡散層には、電源線ＰＳ［２］（第３の電源線とも呼ぶ）が接続される。
【００４２】
図１０Ｂは、１入力・２Ｋ出力のクロスバースイッチ回路３０（１×２Ｋクロスバー）を一つのブロックとし、入出力インターフェースを示した概念図である。図１０Ｂは、ルックアップテーブルに用いられるクロスバーメモリを想定したものである。図１０Ｂのように、ｘ方向に対応する一方の辺に、電源レベル（Ｖｄｄ）またはグランドレベル（ＧＮＤ）が入力される信号線ＲＶと、ドライバ制御線ＰＧＶとが配置される。また、ｙ方向に対応する一方の辺に信号線ＲＨ１、書き込み制御線ＧＨ、および電源線ＰＳが配置され、他方の辺に信号線ＲＨ２が配置される。なお、図１０Ｂに示すクロスバースイッチ回路１０の概念図は一例を示すものであり、これに限られるものではない。
【００４３】
図１０Ａ及び図１０Ｂのクロスバースイッチ回路３０では、第１の出力ポート及び第２の出力ポートの一例としてのクロスバースイッチの出力ポートは、クロスバースイッチの左右の境界部に設けられる。例えば、信号線ＲＨ１［ｋ−１］、信号線ＲＨ１［ｋ］、信号線ＲＨ１［ｋ＋１］は第１の出力ポートに接続され、信号線ＲＨ２［ｋ−１］、信号線ＲＨ２［ｋ］、信号線ＲＨ２［ｋ＋１］は第２の出力ポートに接続される。
【００４４】
図１０Ａの縦方向に走破する書込み用の電源線ＰＳ［０］は、その左側に設けたスイッチセル１１ａ、１１ｄ、１１ｇと、その右側に設けたスイッチセル１１ｂ、１１ｅ、１１ｈに共有の電源ソースとなる。
【００４５】
図１０Ａでは、この電源線ＰＳ［０］と出力ポート間に設けられた縦方向に配列する制御トランジスタ１７１ａ、１７１ｂ、１７１ｃのゲート線を共有化している。さらに電源線ＰＳ［１］からの書込み用の電源ラインを制御する制御トランジスタ１８１ａのゲート線や、電源線ＰＳ［２］からの書込み用の電源ラインを制御する制御トランジスタ１８２ａのゲート線とも、共有化している。また図１０Ａでは、電源線ＰＳ［０］と出力ポート間に設けられた縦方向に配列する制御トランジスタ１７２ａ、１７２ｂ、１７２ｃのゲート線を共有化している。さらに電源線ＰＳ［１］からの書込み用の電源ラインを制御する制御トランジスタ１８１ｂのゲート線や、電源線ＰＳ［２］からの書込み用の電源ラインを制御する制御トランジスタ１８２ｂのゲート線とも、共有化している。なお、制御トランジスタのゲート線を共有することが、配線数を低減する上で望ましいが、本実施形態は必ずしもこれに限定するものではない。
【００４６】
図１０Ａ及び図１０Ｂのクロスバースイッチ回路３０では、電源レベル（Ｖｄｄ）とグランドレベル（ＧＮＤ）のどちらか一方をクロスバースイッチへの入力とする。クロスバースイッチ回路３０からの出力は、入力が電源レベル（Ｖｄｄ）の場合、Ｖｄｄもしくは高抵抗状態（ハイインピーダンス状態：Ｈｉ−Ｚ）のどちらかとなるよう制御する。入力がグランドレベル（ＧＮＤ）の場合、ＧＮＤもしくは高抵抗状態（ハイインピーダンス状態：Ｈｉ−Ｚ）のどちらかとなるよう制御する。
【００４７】
図１２のルックアップテーブル３２（ＬＵＴ３２）は、図１０Ｂのクロスバースイッチ回路３０の一形態であるクロスバースイッチ回路３０ａと、複数のＰＭＯＳスイッチ３１１ａで構成されたマルチプレクサ３１ａと、複数のＮＭＯＳスイッチ３１１ｂで構成されたマルチプレクサ３１ｂと、図１０Ｂのクロスバースイッチ回路３０の一形態であるクロスバースイッチ回路３０ｂと、を含む。
【００４８】
マルチプレクサ３１ａは複数のＰＭＯＳスイッチ３１１ａで構成され、図１２では６個のＰＭＯＳスイッチ３１１ａを含んで構成された場合を示している。クロスバースイッチ回路３０ａからのＫ＝２Ｎ本のデータの中からＬＵＴ３２への入力信号に応じて選択して出力する。マルチプレクサ３１ｂは複数のＮＭＯＳスイッチ３１１ｂで構成され、図１２では６個のＮＭＯＳスイッチ３１１ｂを含んで構成された場合を示している。クロスバースイッチ回路３０ｂからのＫ＝２Ｎ本のデータの中からＬＵＴ３２への入力信号に応じて選択して出力する。図１２では、マルチプレクサ３１ａの出力段のＰＭＯＳスイッチ３１１ａとマルチプレクサ３１ｂの出力段のＮＭＯＳスイッチ３１１ｂとが接続されて出力ノードＯＵＴを構成している。
【００４９】
図１２に示すように、ルックアップテーブル３２（ＬＵＴ３２）は、左右でそれぞれＰＭＯＳとＮＭＯＳに対して分離されて配置された入力ポートを有している。図１２のマルチプレクサ３１ａの入力は、その左側に配置されたクロスバースイッチ回路３０ａの出力ポートと接続される。図１２のマルチプレクサ３１ｂの入力は、その右側に配置されたクロスバースイッチ回路３０ｂの出力ポートと接続される。ＬＵＴ３２のマルチプレクサ３１ａのＰＭＯＳスイッチ３１１ａのゲートへの入力信号と、マルチプレクサ３１ｂのＮＭＯＳスイッチ３１１ｂのゲートへの入力信号は関係付けられており、ＬＵＴ３２へのゲート入力信号セットに対して、左右からそれぞれ１つの導通パスが選択される。
【００５０】
１つの導通パスの両端に接続された２つのクロスバー内の、ＰＭＯＳ側のソースに接続されたスイッチセルをオン状態にしてＶｄｄを出力させる場合、反対側のＮＭＯＳ側のドレインに接続されたクロスバー内のスイッチセルをオフ状態にして、高抵抗状態（ハイインピーダンス状態：Ｈｉ−Ｚ）を出力させる。
【００５１】
これにより、ＬＵＴ３２内のマルチプレクサ３１ａの最終段のＰＭＯＳスイッチ３１１ａとマルチプレクサ３１ｂの最終段のＮＭＯＳスイッチ３１１ｂのソース・ドレインが相互に接続される出力ノードＯＵＴにおいて、Ｖｄｄレベルが出力できる。
【００５２】
逆に、ＰＭＯＳスイッチ３１１ａ側のソースに接続されたクロスバースイッチ内のスイッチセルをオフ状態にしてハイインピーダンス状態（Ｈｉ−Ｚ）を出力する場合、反対側のＮＭＯＳスイッチ３１１ｂ側のドレインに接続されたクロスバースイッチ内のスイッチセルをオン状態にしてＧＮＤを出力させる。これにより、ＬＵＴ３２内のＮＭＯＳスイッチ３１１ｂとＰＭＯＳスイッチ３１１ａのソース・ドレインが相互に接続される出力ノードＯＵＴにおいて、ＧＮＤレベルが出力できる。
【００５３】
このように、ＬＵＴ３２への各ゲート入力信号セットに対して選択されるパス上のスイッチセルを、上述で示した相補性に注意しながら書き換えることで、ＬＵＴ３２として所望の論理演算を実行することできる。
【００５４】
図１３は、本実施形態のアーキテクチャによるクロスバースイッチ回路を用いたＬＵＴと、前述のＬＵＴアーキテクチャＡ、前述のＬＵＴアーキテクチャＢの配線の数とリーク電流との比較を示す表である。特に、ＣＬＢにおけるＭ個のＮ入力ＬＵＴの信号線・書込み線を含めた縦・横に必要な配線数、及びオフ状態の抵抗変化素子に起因したリーク電流の比較を表にしたものである。本実施形態の場合、オフ状態にあるスイッチセルの１つにしか動作電圧が印加されないことから、リーク電流をＬＵＴアーキテクチャＡと比べて１／２Ｎにすることができる。また、ＶｄｄとＧＮＤに関する配線数を削減することができる他、ＬＵＴメモリ用の各クロスバースイッチからの出力ノードは、隣接する各ＬＵＴに入力することができるので、無駄に信号線が並走することがない。このため、配線混雑を緩和するために確保するための配線スペースを縮小することができ、回路面積を小さくすることもできる。
【００５５】
〔第２実施形態〕
次に、第２実施形態による論理集積回路や再構成回路について、説明する。第１実施形態では、論理集積回路や再構成回路の一例として、ルックアップテーブル（ＬＵＴ）用のメモリとして用いる、クロスバースイッチ回路を説明した。しかしながら本発明は、上述した構成の第１実施形態の論理集積回路や再構成回路には限られない。例えば図１２に示す、実施形態のＬＵＴ３２を構成するマルチプレクサ３１ａ、３１ｂはこれに限られない。
【００５６】
図１４は、実施形態のＬＵＴ３２を構成するマルチプレクサの別の例を示すブロック図である。図１２のＰＭＯＳスイッチ３１１ａとＮＭＯＳスイッチ３１１ｂのソース・ドレインが接続される出力ノードＯＵＴに対して、出力ノードＯＵＴとＰＭＯＳスイッチ３１１ａとＮＭＯＳスイッチ３１１ｂとの間にそれぞれＰＭＯＳスイッチとＮＭＯＳスイッチを介在させた構成となっている。図１４に示すように、マルチプレクサ３１ｃは複数のＰＭＯＳスイッチ３１１ａを含み、さらにＰＭＯＳスイッチ３１１ａと出力ノードＯＵＴとの間に１つのＰＭＯＳスイッチ３２１ａが接続されている。マルチプレクサ３１ｄは複数のＮＭＯＳスイッチ３１１ｂを含み、さらにＮＭＯＳスイッチ３１１ｂと出力ノードＯＵＴとの間に１つのＰＭＯＳスイッチ３２１ｂが接続されている。
【００５７】
図１４に示すマルチプレクサ３１ｃ、３１ｄを含んで構成したＬＵＴ３２の場合、スイッチセルの書込み時に上記ＰＭＯＳスイッチ３２１ａとＮＭＯＳ３２１ｂの２つのゲート電圧を制御することで、ルックアップテーブルの信号伝達パスを介して異なるクロスバースイッチ回路間に書込み電圧や、書込み電流が流入することを防ぐことができる。言い換えると、クロスバースイッチ内のスイッチセルを書き込む際の、クロスバー間電流・電圧干渉を抑制することができる。
【００５８】
〔第３実施形態〕
次に、第３実施形態による論理集積回路や再構成回路について、説明する。第１実施形態では、論理集積回路や再構成回路の一例として、ルックアップテーブル（ＬＵＴ）用のメモリとして用いる、クロスバースイッチ回路を説明した。本実施形態は第１実施形態のクロスバースイッチ回路を用いた応用例である。図１５は、Ｍ個のＬＵＴ実装例を説明するためのブロック図である。第１実施形態のＬＵＴは複数隣接して配置することも考えられる。図１５は、Ｍ個のＬＵＴ（ＬＵＴ［０］、ＬＵＴ［１］、…）を縦続接続した論理集積回路や再構成回路の例を示す。
【００５９】
図１５の論理集積回路や再構成回路は、上述した第１実施形態の１入力・２Ｋ出力のクロスバースイッチ回路３０（１×２Ｋクロスバー）の一形態であるクロスバースイッチ回路４０ａ、４０ｂ、４０ｃと、クロスバースイッチ回路間に配置されたマルチプレクサ４１ａ、４１ｂ（ＭＵＸ４１ａ、４１ｂ）とを含む。クロスバースイッチ回路４０ａ、４０ｃでは信号線ＲＶにＶｄｄが与えられている。クロスバースイッチ回路４０ｂでは信号線ＲＶにＧＮＤが与えられている。
【００６０】
マルチプレクサ４１ａは、クロスバースイッチ回路４０ａの第２の出力ポートからの出力を選択して出力する。マルチプレクサ４１ｂは、クロスバースイッチ回路４０ｂの第２の出力ポートからの出力を選択して出力する。クロスバースイッチ回路４０ａと、マルチプレクサ４１ａとを含んでＬＵＴ［０］が構成され、クロスバースイッチ回路４０ａと、マルチプレクサ４１ａとを含んでＬＵＴ［１］が構成される。
【００６１】
〔第４実施形態〕
次に、第４実施形態による論理集積回路や再構成回路について、説明する。第１実施形態では、論理集積回路や再構成回路の一例として、ルックアップテーブル（ＬＵＴ）用のメモリとして用いる、クロスバースイッチ回路を説明した。本実施形態は第１実施形態のクロスバースイッチ回路を用いた応用例である。図１６は、実施形態のクロスバースイッチ回路のＬＵＴメモリ側として使わない側の出力ポートと、別途用意したクロスバースイッチ回路の出力ポートとを接続したものである。
【００６２】
図１６の論理集積回路や再構成回路は、上述した第１実施形態の１入力・２Ｋ出力のクロスバースイッチ回路３０（１×２Ｋクロスバー）の一形態であるクロスバースイッチ回路５０ａと、複数のＰＭＯＳスイッチ５１１ａを含んで構成されるマルチプレクサ５１ａとを含む。さらに図１６の論理集積回路や再構成回路は、ＣＭＯＳスイッチ５２や、１入力・１Ｋ出力のクロスバースイッチ回路５０ｂ（１×１Ｋクロスバー）を含む。クロスバースイッチ回路５０ａは第２の出力ポートからＫ本のデータを出力し、マルチプレクサ５１ａはこれを選択して出力することにより、ルックアップテーブル（ＬＵＴ）を構成している。クロスバースイッチ回路５０ａでは信号線ＲＶにＶｄｄが与えられている。クロスバースイッチ回路５０ｂでは信号線ＲＶにＧＮＤが与えられている。
【００６３】
本実施形態では、クロスバースイッチ回路５０ａのＬＵＴの一部を構成している第２の出力ポートとは別の、ＬＵＴのクロスバーメモリとして使っていない第１の出力ポートを活用する。このように、別途用意したクロスバースイッチ回路５０ｂの出力ポートとクロスバースイッチ回路５０ａの第１の出力ポートとを、ＣＭＯＳスイッチ５２を介してお互いの出力ポートを相互に接続することにより、パラメータ設定用のメモリ回路を構成することができる。このような構成とすると、図１５のように端に存在するクロスバースイッチ回路４０ａの未使用の出力ポート（第１出力ポート）を有効活用することができる。
【００６４】
〔第５実施形態〕
次に、第５実施形態による論理集積回路や再構成回路を含む集積回路について、説明する。図１７は、ＬＢおよびＲＢを含む再構成回路をタイル上に並べつつ、それぞれのクロスバー内の書込み制御線を共有化させて冗長配線を除いた大規模論理集積回路を説明するためのブロック図である。
【００６５】
図１７に示すように、複数の再構成回路６１（ＣＬＢ：Configurable Logic Block）を並べて相互に接続することによって、より大規模の集積回路６０を構成できる。各再構成回路６１は、ルーティングブロック６１ａ（ＲＢ６１ａ）や、ＬＵＴやメモリを有する論理ブロック６１ｂ（ＬＢ６１ｂ）を含む。このような再構成回路６１をタイル上に並べつつ、それぞれのクロスバー内の書込み制御線を共有化させる。
【００６６】
〔その他の実施形態〕
以上好ましい実施形態について説明したが、本発明はこれらの実施形態に限られるものではない。図１１（ｂ）のように再構成回路が、図１０Ａのようなクロスバースイッチ回路３０を含んだものとしてもよい。図１１（ｃ）のように集積回路７０が、上述した実施形態からの構成される再構成回路７１と、再構成可能ではないが信号処理機能が可能な演算回路７２とを含み、再構成回路７１と演算回路７２が信号切替部７３を介して相互に信号を送受信するよう構成することも考えられる。
【００６７】
また、必要に応じて再構成回路のロジックブロック（ＬＢ）内にＤＦＦ等の同期回路があっても良く、信号の同期・非同期選択として上記第４実施形態で説明した設定用メモリをセレクタへの入力信号として使っても良い。
【００６８】
各ＬＢ間の入出力信号を、図１７に示すようにクロスバーによって実装されたルーティングブロック（ＲＢ）を介して接続しても良い。上記ＲＢを図４に示すクロスバー回路は、同一の抵抗変化素子で実装することが望ましい。所望の信号パスを構築して、より大規模な論理演算を実行できる再構成回路を構築しても良い。なお、複数のクロスバーは共通の書込み制御線を用いることで、制御信号線を効率化できる。
【００６９】
各ＬＢ間の入出力信号を、図１に示すようにルーティングブロック（ＲＢ）を介して接続する。所望の信号パスを構築して、より大規模な論理演算を実行できる再構成回路を構築することができる。上記ＲＢは、同一の抵抗変化素子を用いたクロスバー回路で実装する。図１７に示すように、一部のＬＢとＲＢからなるＣＬＢをリピートして並べた場合、各ＣＬＢ内にクロスバー回路を内包するが、これらのクロスバー回路内のスイッチセルを書き込むための制御信号線は、ＣＬＢ間で共有させる。
【００７０】
スイッチセルに用いる抵抗変化素子としては、遷移金属酸化物を用いたＲｅＲＡＭ（Resistance Random Access Memory）や、イオン伝導体を用いたＮａｎｏＢｒｉｄｇｅ（ＮＥＣ社の登録商標）など、ある一定以上の電圧を所定時間以上印加することで抵抗状態が変化し、保持される抵抗変化素子であればよい。また、信号を継続的に通過させて使用する際のディスターブ耐性が高いという観点から、抵抗変化素子は抵抗変化をさせるための電圧の印加方向に極性があるバイポーラ型の抵抗変化素子であり、バイポーラ型の抵抗変化素子が、二つ対向して直列につながり、二つのスイッチの接続点にスイッチ（トランジスタ）が配置されているという構成がより望ましい。
【００７１】
上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
（付記１）抵抗変化素子を含む複数の第１スイッチセルと、抵抗変化素子を含む複数の第２スイッチセルとを有する論理演算回路であって、第１の出力ポート及び第２の出力ポートと、第１の方向に沿って配置され、前記第１の出力ポートに接続される複数の第１の配線と、前記第１の方向に沿って配置され、前記第２の出力ポートに接続される複数の第２の配線と、前記第１の配線及び前記第２の配線に沿って配置された複数の第１の書き込み制御線と、第２の方向に沿って配置された複数の第３の配線と、前記第３の配線に沿って配置された複数の第２の書き込み制御線と、前記第１の配線と前記第３の配線とが交差する箇所に配置され、一方の拡散層が前記第１の書き込み制御線に接続され、他方の拡散層が前記第２の書き込み制御線に接続され、前記第１の配線と前記第３の配線との電気的な接続を切り替える前記複数の第１スイッチセルと、前記第２の配線と前記第３の配線とが交差する箇所に配置され、一方の拡散層が前記第１の書き込み制御線に接続され、他方の拡散層が前記第２の書き込み制御線に接続され、前記第２の配線と前記第３の配線との電気的な接続を切り替える前記複数の第２スイッチセルと、前記第１の配線に接続され、前記第１の配線に電力を供給する第１の電源線と前記第１の配線との電気的な接続を切り替える第１制御トランジスタと、前記第２の配線に接続され、前記第２の配線に電力を供給する前記第１の電源線と前記第２の配線との電気的な接続を切り替える第２制御トランジスタと、前記第１の書き込み制御線に接続され、前記第１の書き込み制御線に電力を供給する第２の電源線と前記第１の書き込み制御線との電気的な接続を切り替える第３制御トランジスタと、前記第３の配線に接続され、前記第３の配線に電力を供給する第３の電源線と前記第３の配線との電気的な接続を切り替える第４制御トランジスタと、を含む論理演算回路。
（付記２）付記１に記載の論理演算回路であって、前記第１制御トランジスタは、前記複数の第１の配線の数に対応して複数設けられ、前記複数の第１制御トランジスタのゲートは共通に接続されている論理演算回路。
（付記３）付記１又は付記２に記載の論理演算回路であって、前記第２制御トランジスタは、前記複数の第２の配線の数に対応して複数設けられ、前記複数の第２制御トランジスタのゲートは共通に接続されている論理演算回路。
（付記４）付記１乃至付記３のいずれか一つに記載の論理演算回路であって、複数の第２の書き込み制御線のうち、前記複数の第１スイッチセルに接続される第２の書き込み制御線に接続された第３制御トランジスタのゲートと、前記複数の第１スイッチセルに接続される第３の配線に接続された第４制御トランジスタのゲートは、前記複数の第１制御トランジスタのゲートに共通に接続されている論理演算回路。
（付記５）付記１乃至付記４のいずれか一つに記載の論理演算回路であって、複数の第２の書き込み制御線のうち、前記複数の第２スイッチセルに接続される第２の書き込み制御線に接続された第３制御トランジスタのゲートと、前記複数の第２スイッチセルに接続される第３の配線に接続された第４制御トランジスタのゲートは、前記複数の第２制御トランジスタのゲートに共通に接続されている論理演算回路。
（付記６）付記１乃至付記５のいずれか一つに記載の論理演算回路を含むクロスバーメモリと、前記クロスバーメモリの前記第１の出力ポート又は前記第２の出力ポートからの出力を選択して出力するマルチプレクサと、を含むルックアップテーブル。
（付記７）付記６に記載のルックアップテーブルであって、付記１乃至付記５のいずれか一つに記載の論理演算回路を複数含み、一つの前記論理演算回路の前記第１の出力ポートからの出力を選択する複数のスイッチであって、第１導電型のトランジスタの複数のスイッチと、他の一つの前記論理演算回路の前記第２の出力ポートからの出力を選択する複数のスイッチであって、第２導電型のトランジスタの複数のスイッチと、前記第１導電型のトランジスタの複数のスイッチの出力段のスイッチと前記第２導電型のトランジスタの複数のスイッチの出力段のスイッチとから導出される出力ノードと、を含むルックアップテーブル。
（付記８）付記７に記載のルックアップテーブルであって、前記第１導電型のトランジスタの複数のスイッチの出力段のスイッチと前記出力ノードとの間に挿入された第１導電型のトランジスタのスイッチと、前記第２導電型のトランジスタの複数のスイッチの出力段のスイッチと前記出力ノードとの間に挿入された第２導電型のトランジスタのスイッチと、をさらに含むルックアップテーブル。
（付記９）付記６乃至付記８のいずれか一つに記載のルックアップテーブルであって、前記第１の出力ポート又は前記第２の出力ポートのうち、前記第１の出力ポート又は前記第２の出力ポートからの出力を選択する前記マルチプレクサが選択しない側の前記第１の出力ポート又は前記第２の出力ポートは、パラメータ設定用のデータを出力するルックアップテーブル。
（付記１０）付記１乃至付記５のいずれか一つに記載の論理演算回路を含む第１のクロスバーメモリと、付記１乃至付記５のいずれか一つに記載の論理演算回路を含む第２のクロスバーメモリと、前記第１のクロスバーメモリの第１の出力ポートからの出力を選択して前記第２のクロスバーメモリの第２の出力ポートへ出力するマルチプレクサと、を備える再構成回路。
（付記１１）付記１乃至付記５のいずれか一つに記載の論理演算回路、付記６乃至付記９のいずれか一つに記載のルックアップテーブル、又は付記１０に記載の再構成回路を複数含み、これらを相互に接続させて構成した集積回路。
（付記１２）付記１乃至付記５のいずれか一つに記載の論理演算回路、付記６乃至付記９のいずれか一つに記載のルックアップテーブル、或いは付記１０又は付記１１に記載の再構成回路と、再構成可能ではないが信号処理機能が可能な演算回路とを含み、前記論理演算回路、前記ルックアップテーブル又は前記再構成回路と前記信号処理機能が可能な演算回路とが信号切替部を介して相互に信号を送受信する集積回路。
（付記１３）付記１乃至付記５のいずれか一つに記載の論理演算回路において、前記複数の第１スイッチセルと前記複数の第２スイッチセルが含む相補型素子は、バイポーラ型の第１の抵抗変化素子と第２の抵抗変化素子であり、前記第１の抵抗変化素子と前記第２の抵抗変化素子は抵抗変化極性が対向するように配置されている論理演算回路。
（付記１４）付記１３に記載の論理演算回路において、前記第１の抵抗変化素子及び前記第２の抵抗変化素子がイオン伝導層を用いた原子移動型素子である論理演算回路。
【００７２】
以上、上述した実施形態を模範的な例として本発明を説明した。しかしながら、本発明は、上述した実施形態には限定されない。即ち、本発明は、本発明のスコープ内において、当業者が理解し得る様々な態様を適用することができる。
【００７３】
この出願は、２０１７年９月２２日に出願された日本出願特願２０１７−１８２６５８号を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【符号の説明】
【００７４】
１１ａ、１１ｂ、１１ｄ、１１ｅ、１１ｇ、１１ｈ    スイッチセル
１７１ａ〜１７１ｃ、１７２ａ〜１７２ｃ、１８１ａ、１８１ｂ、１８２ａ、１８２ｂ
制御トランジスタ
３０、４０ａ、４０ｂ、４０ｃ、５０ａ、５０ｂ    クロスバースイッチ回路
３１、３１ａ、３１ｂ、３１ｃ、３１ｄ、４１ａ、４１ｂ、５１ａ    マルチプレクサ
３２    ルックアップテーブル
５２    ＣＭＯＳスイッチ
６０、７０    集積回路
６１、７１    再構成回路
６１ａ    ルーティングブロック
６１ｂ    論理ブロック
７２    演算回路
７３    信号切替部
【図１】
2019059118.tif 000003
【図２】
2019059118.tif 000004
【図３】
2019059118.tif 000005
【図４】
2019059118.tif 000006
【図５】
2019059118.tif 000007
【図６】
2019059118.tif 000008
【図７】
2019059118.tif 000009
【図８】
2019059118.tif 000010
【図９】
2019059118.tif 000011
【図１０Ａ】
2019059118.tif 000012
【図１０Ｂ】
2019059118.tif 000013
【図１１】
2019059118.tif 000014
【図１２】
2019059118.tif 000015
【図１３】
2019059118.tif 000016
【図１４】
2019059118.tif 000017
【図１５】
2019059118.tif 000018
【図１６】
2019059118.tif 000019
【図１７】
2019059118.tif 000020
【手続補正書】
【提出日】令和2年3月11日(2020.3.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
抵抗変化素子を含む複数の第１スイッチセルと、抵抗変化素子を含む複数の第２スイッチセルとを有する論理演算回路であって、
第１の出力ポート及び第２の出力ポートと、
第１の方向に沿って配置され、前記第１の出力ポートに接続される複数の第１の配線と、
前記第１の方向に沿って配置され、前記第２の出力ポートに接続される複数の第２の配線と、
前記第１の配線及び前記第２の配線に沿って配置された複数の第１の書き込み制御線と、
第２の方向に沿って配置された複数の第３の配線と、
前記第３の配線に沿って配置された複数の第２の書き込み制御線と、
前記第１の配線と前記第３の配線とが交差する箇所に配置され、一方の拡散層が前記第１の書き込み制御線に接続され、他方の拡散層が前記第２の書き込み制御線に接続され、前記第１の配線と前記第３の配線との電気的な接続を切り替える前記複数の第１スイッチセルと、
前記第２の配線と前記第３の配線とが交差する箇所に配置され、一方の拡散層が前記第１の書き込み制御線に接続され、他方の拡散層が前記第２の書き込み制御線に接続され、前記第２の配線と前記第３の配線との電気的な接続を切り替える前記複数の第２スイッチセルと、
前記第１の配線に接続され、前記第１の配線に電力を供給する第１の電源線と前記第１の配線との電気的な接続を切り替える第１制御トランジスタと、
前記第２の配線に接続され、前記第２の配線に電力を供給する前記第１の電源線と前記第２の配線との電気的な接続を切り替える第２制御トランジスタと、
前記第１の書き込み制御線に接続され、前記第１の書き込み制御線に電力を供給する第２の電源線と前記第１の書き込み制御線との電気的な接続を切り替える第３制御トランジスタと、
前記第３の配線に接続され、前記第３の配線に電力を供給する第３の電源線と前記第３の配線との電気的な接続を切り替える第４制御トランジスタと、を含む論理演算回路。
【請求項２】
請求項１に記載の論理演算回路であって、
前記第１制御トランジスタは、前記複数の第１の配線の数に対応して複数設けられ、前記複数の第１制御トランジスタのゲートは共通に接続されている論理演算回路。
【請求項３】
請求項１又は請求項２に記載の論理演算回路であって、
前記第２制御トランジスタは、前記複数の第２の配線の数に対応して複数設けられ、前記複数の第２制御トランジスタのゲートは共通に接続されている論理演算回路。
【請求項４】
請求項１乃至請求項３のいずれか一項に記載の論理演算回路を含むクロスバーメモリと、前記クロスバーメモリの前記第１の出力ポート又は前記第２の出力ポートからの出力を選択して出力するマルチプレクサと、を含むルックアップテーブル。
【請求項５】
請求項４に記載のルックアップテーブルであって、
請求項１乃至請求項３のいずれか一項に記載の論理演算回路を複数含み、
一つの前記論理演算回路の前記第１の出力ポートからの出力を選択する複数のスイッチであって、第１導電型のトランジスタの複数のスイッチと、他の一つの前記論理演算回路の前記第２の出力ポートからの出力を選択する複数のスイッチであって、第２導電型のトランジスタの複数のスイッチと、前記第１導電型のトランジスタの複数のスイッチの出力段のスイッチと前記第２導電型のトランジスタの複数のスイッチの出力段のスイッチとから導出される出力ノードと、を含むルックアップテーブル。
【請求項６】
請求項５に記載のルックアップテーブルであって、
前記第１導電型のトランジスタの複数のスイッチの出力段のスイッチと前記出力ノードとの間に挿入された第１導電型のトランジスタのスイッチと、前記第２導電型のトランジスタの複数のスイッチの出力段のスイッチと前記出力ノードとの間に挿入された第２導電型のトランジスタのスイッチと、をさらに含むルックアップテーブル。
【請求項７】
請求項４乃至請求項６のいずれか一項に記載のルックアップテーブルであって、
前記第１の出力ポート又は前記第２の出力ポートのうち、前記第１の出力ポート又は前記第２の出力ポートからの出力を選択する前記マルチプレクサが選択しない側の前記第１の出力ポート又は前記第２の出力ポートは、パラメータ設定用のデータを出力するルックアップテーブル。
【請求項８】
請求項１乃至請求項３のいずれか一項に記載の論理演算回路を含む第１のクロスバーメモリと、請求項１乃至請求項３のいずれか一項に記載の論理演算回路を含む第２のクロスバーメモリと、前記第１のクロスバーメモリの第１の出力ポートからの出力を選択して前記第２のクロスバーメモリの第２の出力ポートへ出力するマルチプレクサと、を備える再構成回路。
【請求項９】
請求項１乃至請求項３のいずれか一項に記載の論理演算回路、請求項４乃至請求項７のいずれか一項に記載のルックアップテーブル、又は請求項８に記載の再構成回路を複数含み、これらを相互に接続させて構成した集積回路。
【請求項１０】
請求項１乃至請求項３のいずれか一項に記載の論理演算回路、請求項４乃至請求項７のいずれか一項に記載のルックアップテーブル、或いは請求項８又は請求項９に記載の再構成回路と、
再構成可能ではないが信号処理機能が可能な演算回路とを含み、
前記論理演算回路、前記ルックアップテーブル又は前記再構成回路と前記信号処理機能が可能な演算回路とが信号切替部を介して相互に信号を送受信する集積回路。
【国際調査報告】
2019059118.tif 000021
2019059118.tif 000022
2019059118.tif 000023
2019059118.tif 000024