(57)【要約】  本技術は、Dark特性の悪化を抑止することができるようにする固体撮像装置、および電子機器に関する。光電変換を行う光電変換部と、光電変換部で変換された電荷を一時的に保持する電荷保持部と、半導体基板に、光電変換部と電荷保持部との間に形成された第１のトレンチとを備え、半導体基板を深さ方向において、第１のトレンチは、光電変換部よりも高く形成されている。または半導体基板を深さ方向において、第１のトレンチは、光電変換部よりも低く形成され、電荷保持部よりも高く形成されている。本技術は、例えば、裏面照射型ＣＭＯＳイメージセンサに適用できる。
2019093479.tif 000002
【特許請求の範囲】
【請求項１】
光電変換を行う光電変換部と、
前記光電変換部で変換された電荷を一時的に保持する電荷保持部と、
半導体基板に、前記光電変換部と前記電荷保持部との間に形成された第１のトレンチと
を備え、
前記半導体基板を深さ方向において、前記第１のトレンチは、前記光電変換部よりも高く形成されている
固体撮像装置。
【請求項２】
前記半導体基板を深さ方向において、前記第１のトレンチは、前記電荷保持部よりも高く形成されている
請求項１に記載の固体撮像装置。
【請求項３】
前記半導体基板を深さ方向において、前記第１のトレンチは、前記電荷保持部よりも低く形成されている
請求項１に記載の固体撮像装置。
【請求項４】
前記光電変換部が飽和したときの電荷を受け取るＮ＋拡散層をさらに備える
請求項１に記載の固体撮像装置。
【請求項５】
前記光電変換部から電荷を読み出す読み出しゲートをさらに備え、
前記読み出しゲートは、前記光電変換部に対して垂直方向と水平方向に形成されている
請求項１に記載の固体撮像装置。
【請求項６】
前記読み出しゲートで読み出された前記電荷を、前記電荷保持部に転送する転送ゲートをさらに備える
請求項５に記載の固体撮像装置。
【請求項７】
前記半導体基板を深さ方向に貫き、隣接する画素にそれぞれ形成されている第２のトレンチと、
前記第２のトレンチの側壁に、Ｐ型領域とＮ型領域から構成されるＰＮ接合領域と
をさらに備える
請求項１に記載の固体撮像装置。
【請求項８】
前記第２のトレンチは、素子分離領域に形成されている
請求項７に記載の固体撮像装置。
【請求項９】
前記第１のトレンチと前記第２のトレンチには、遮光する材料が充填されている
請求項７に記載の固体撮像装置。
【請求項１０】
前記第１のトレンチは、前記電荷保持部の長辺と平行となる位置に形成されている
請求項１に記載の固体撮像装置。
【請求項１１】
固体撮像装置が搭載された電子機器において、
前記固体撮像装置は、
光電変換を行う光電変換部と、
前記光電変換部で変換された電荷を一時的に保持する電荷保持部と、
半導体基板に、前記光電変換部と前記電荷保持部との間に形成された第１のトレンチと
を備え、
前記半導体基板を深さ方向において、前記第１のトレンチは、前記光電変換部よりも高く形成されている
電子機器。
【請求項１２】
光電変換を行う光電変換部と、
前記光電変換部で変換された電荷を一時的に保持する電荷保持部と、
半導体基板に、前記光電変換部と前記電荷保持部との間に形成された第１のトレンチと
を備え、
前記半導体基板を深さ方向において、前記第１のトレンチは、前記光電変換部よりも低く形成され、前記電荷保持部よりも高く形成されている
固体撮像装置。
【請求項１３】
前記光電変換部が飽和したときの電荷を受け取るＮ＋拡散層をさらに備える
請求項１２に記載の固体撮像装置。
【請求項１４】
前記Ｎ＋拡散層は、前記光電変換部と前記電荷保持部との間に形成されている
請求項１３に記載の固体撮像装置。
【請求項１５】
前記Ｎ＋拡散層と前記光電変換部は、０．２ｕｍ乃至１．０ｕｍ離れた位置に形成されている
請求項１３に記載の固体撮像装置。
【請求項１６】
前記光電変換部で変換された電荷を前記電荷保持部に書き込む書き込みゲートをさらに備え、
前記書き込みゲートは、前記電荷保持部に対して垂直方向と水平方向に形成されている
請求項１２に記載の固体撮像装置。
【請求項１７】
前記半導体基板を深さ方向に貫き、隣接する画素にそれぞれ形成されている第２のトレンチと、
前記第２のトレンチの側壁に、Ｐ型領域とＮ型領域から構成されるＰＮ接合領域と
をさらに備える
請求項１２に記載の固体撮像装置。
【請求項１８】
前記第２のトレンチは、素子分離領域に形成されている
請求項１７に記載の固体撮像装置。
【請求項１９】
前記第１のトレンチと前記第２のトレンチは、遮光する材料が充填されている
請求項１７に記載の固体撮像装置。
【請求項２０】
固体撮像装置が搭載された電子機器において、
前記固体撮像装置は、
光電変換を行う光電変換部と、
前記光電変換部で変換された電荷を一時的に保持する電荷保持部と、
半導体基板に、前記光電変換部と前記電荷保持部との間に形成された第１のトレンチと
を備え、
前記半導体基板を深さ方向において、前記第１のトレンチは、前記光電変換部よりも低く形成され、前記電荷保持部よりも高く形成されている
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、固体撮像装置、および電子機器に関し、特に、各画素間に形成した画素間遮光壁の側壁にＰ型固相拡散層とＮ型固相拡散層を形成して強電界領域を成し、電荷を保持させることにより各画素の飽和電荷量Ｑｓを向上させるようにした固体撮像装置、および電子機器に関する。
【背景技術】
【０００２】
従来、固体撮像装置の各画素の飽和電荷量Ｑｓを向上させることを目的として、各画素間に形成したトレンチの側壁にＰ型拡散層とＮ型拡散層を形成して強電界領域を成し、電荷を保持させる技術が知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−１６２６０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１が開示する構造ではＳｉ（シリコン）基板の光入射側のピニングが弱体化し、発生した電荷がフォトダイオードに流れ込んでDark特性が悪化し、例えば、白点が生じたり、暗電流が発生したりする可能性があった。【０００５】
本技術はこのような状況に鑑みてなされたものであり、Dark特性の悪化を抑止できるようにするものである。
【課題を解決するための手段】
【０００６】
本技術の一側面の第１の固体撮像装置は、光電変換を行う光電変換部と、前記光電変換部で変換された電荷を一時的に保持する電荷保持部と、半導体基板に、前記光電変換部と前記電荷保持部との間に形成された第１のトレンチとを備え、前記半導体基板を深さ方向において、前記第１のトレンチは、前記光電変換部よりも高く形成されている。【０００７】
本技術の一側面の第１の電子機器は、固体撮像装置が搭載された電子機器において、前記固体撮像装置は、光電変換を行う光電変換部と、前記光電変換部で変換された電荷を一時的に保持する電荷保持部と、半導体基板に、前記光電変換部と前記電荷保持部との間に形成された第１のトレンチとを備え、前記半導体基板を深さ方向において、前記第１のトレンチは、前記光電変換部よりも高く形成されている。【０００８】
本技術の一側面の第２の固体撮像装置は、光電変換を行う光電変換部と、前記光電変換部で変換された電荷を一時的に保持する電荷保持部と、半導体基板に、前記光電変換部と前記電荷保持部との間に形成された第１のトレンチとを備え、前記半導体基板を深さ方向において、前記第１のトレンチは、前記光電変換部よりも低く形成され、前記電荷保持部よりも高く形成されている。【０００９】
本技術の一側面の第２の電子機器は、固体撮像装置が搭載された電子機器において、前記固体撮像装置は、光電変換を行う光電変換部と、前記光電変換部で変換された電荷を一時的に保持する電荷保持部と、半導体基板に、前記光電変換部と前記電荷保持部との間に形成された第１のトレンチとを備え、前記半導体基板を深さ方向において、前記第１のトレンチは、前記光電変換部よりも低く形成され、前記電荷保持部よりも高く形成されている。【００１０】
本技術の一側面の第１の固体撮像装置においては、光電変換を行う光電変換部と、光電変換部で変換された電荷を一時的に保持する電荷保持部と、半導体基板に、光電変換部と電荷保持部との間に形成されたトレンチとが備えられ、半導体基板を深さ方向において、トレンチは、光電変換部よりも高く形成されている。【００１１】
本技術の一側面の第１の電子機器においては、前記第１の固体撮像装置が備えられている。【００１２】
本技術の一側面の第２の固体撮像装置においては、光電変換を行う光電変換部と、光電変換部で変換された電荷を一時的に保持する電荷保持部と、半導体基板に、光電変換部と電荷保持部との間に形成されたトレンチとが備えられ、半導体基板を深さ方向において、トレンチは、光電変換部よりも低く形成され、電荷保持部よりも高く形成されている。【００１３】
本技術の一側面の第２の電子機器においては、前記第２の固体撮像装置が備えられている。
【発明の効果】
【００１４】
本技術によれば、Dark特性の悪化を抑止することができる。【００１５】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００１６】
【図１】撮像装置の構成例を示す図である。
【図２】撮像素子の構成例を示す図である。
【図３】本技術が適用された画素の第１の構成例を示す垂直方向断面図である。
【図４】本技術が適用された画素の第１の実施の形態の表面側の平面図である。
【図５】画素の回路図である。
【図６】ＤＴＩ８２周辺の製造方法を説明するための図である。
【図７】本技術が適用された画素の第２の構成例を示す垂直方向断面図である。
【図８】本技術が適用された画素の第３の構成例を示す垂直方向断面図である。
【図９】本技術が適用された画素の第４の構成例を示す垂直方向断面図である。
【図１０】本技術が適用された画素の第５の構成例を示す垂直方向断面図である。
【図１１】本技術が適用された画素の第６の構成例を示す垂直方向断面図である。
【図１２】本技術が適用された画素の第７の構成例を示す垂直方向断面図である。
【図１３】本技術が適用された画素の第８の構成例を示す垂直方向断面図である。
【図１４】本技術が適用された画素の第９の構成例を示す垂直方向断面図である。
【図１５】本技術が適用された画素の第１０の構成例を示す垂直方向断面図である。
【図１６】本技術が適用された画素の第１１の構成例を示す垂直方向断面図と平面図である。
【図１７】本技術が適用された画素の第１２の構成例を示す垂直方向断面図と平面図である。
【図１８】本技術が適用された画素の第１３の構成例を示す垂直方向断面図である。
【図１９】本技術が適用された画素の第１４の構成例を示す水平方向平面図である。
【図２０】本技術が適用された画素の第１４の構成例を示す垂直方向断面図である。
【図２１】２画素でトランジスタを共有する場合の構成例を示す平面図である。
【図２２】画素の製造について説明するための図である。
【図２３】本技術が適用された画素の第１５の構成例を示す垂直方向断面図である。
【図２４】本技術が適用された画素の第１６の構成例を示す水平方向平面図である。
【図２５】本技術が適用された画素の第１６の構成例を示す垂直方向断面図である。
【図２６】本技術が適用された画素の第１７の構成例を示す水平方向平面図である。
【図２７】本技術が適用された画素の第１７の構成例を示す垂直方向断面図である。
【図２８】本技術が適用された画素の第１８の構成例を示す水平方向平面図である。
【図２９】本技術が適用された画素の第１８の構成例を示す垂直方向断面図である。
【図３０】本技術が適用された画素の第１９の構成例を示す水平方向平面図である。
【図３１】本技術が適用された画素の第１９の構成例を示す垂直方向断面図である。
【図３２】本技術が適用された画素の第１９の構成例を示す垂直方向断面図である。
【図３３】本技術が適用された画素の第２０の構成例を示す水平方向断面図である。
【図３４】本技術が適用された画素の第２０の構成例を示す水平方向断面図である。
【図３５】本技術が適用された画素の第２０の構成例を示す垂直方向断面図である。
【図３６】本技術が適用された画素の第２０の他の構成例を示す水平方向断面図である。
【図３７】本技術が適用された画素の第２０の他の構成例を示す垂直方向断面図である。
【図３８】本技術が適用された画素の第２０の他の構成例を示す水平方向断面図である。
【図３９】本技術が適用された画素の第２０の他の構成例を示す垂直方向断面図である。
【図４０】本技術が適用された画素の第２１の構成例を示す水平方向断面図である。
【図４１】本技術が適用された画素の第２１の構成例を示す水平方向断面図である。
【図４２】本技術が適用された画素の第２１の他の構成例を示す水平方向断面図である。
【図４３】本技術が適用された画素の第２１の他の構成例を示す水平方向断面図である。
【図４４】本技術が適用された画素の第２２の構成例を示す水平方向断面図である。
【図４５】本技術が適用された画素の第２２の構成例を示す水平方向断面図である。
【図４６】本技術が適用された画素の第２２の他の構成例を示す水平方向断面図である。
【図４７】本技術が適用された画素の第２２の他の構成例を示す水平方向断面図である。
【図４８】本技術が適用された画素の第２３の構成例を示す水平方向断面図である。
【図４９】本技術が適用された画素の第２３の構成例を示す垂直方向断面図である。
【図５０】本技術が適用された画素の第２３の構成例を示す垂直方向断面図である。
【図５１】本技術が適用された画素の第２３の構成例を示す垂直方向断面図である。
【図５２】本技術が適用された画素の第２３の他の構成例を示す垂直方向断面図である。
【図５３】本技術が適用された画素の第２４の構成例を示す水平方向断面図である。
【図５４】本技術が適用された画素の第２４の構成例を示す垂直方向断面図である。
【図５５】ＰＤからメモリへの光の漏れ込みについて説明するための図である。
【図５６】トレンチ間の距離について説明するための図である。
【図５７】本技術が適用された画素の第２４の他の構成例を示す水平方向断面図である。
【図５８】本技術が適用された画素の第２４の他の構成例を示す垂直方向断面図である。
【図５９】本技術が適用された画素の第２４の他の構成例を示す水平方向断面図である。
【図６０】本技術が適用された画素の第２４の他の構成例を示す垂直方向断面図である。
【図６１】中空部の構成について説明するための図である。
【図６２】本技術が適用された画素の第２４の他の構成例を示す垂直方向断面図である。
【図６３】強電界領域について説明するための図である。
【図６４】本技術が適用された画素の第２５の構成例を示す水平方向断面図である。
【図６５】本技術が適用された画素の第２６の構成例を示す水平方向断面図である。
【図６６】本技術が適用された画素の第２７の構成例を示す水平方向断面図である。
【図６７】本技術が適用された画素の第２７の構成例を示す垂直方向断面図である。
【図６８】本技術が適用された画素の第２３の構成例を示す垂直方向断面図である。
【図６９】図４８に示された第２３の構成例に対応する平面図である。
【図７０】本技術が適用された画素の第２４の構成例を示す垂直方向断面図である。
【図７１】本技術が適用された画素の第２５の構成例を示す垂直方向断面図である。
【図７２】本技術が適用された画素の第２６の構成例を示す垂直方向断面図である。
【図７３】２画素でＦＤ等を共有する場合の構成例を示す平面図である。
【図７４】本開示に係る技術を適用し得る積層型の固体撮像装置の構成例の概要を示す図である。
【図７５】積層型の固体撮像装置23020の第１の構成例を示す断面図である。
【図７６】積層型の固体撮像装置23020の第２の構成例を示す断面図である。
【図７７】積層型の固体撮像装置23020の第３の構成例を示す断面図である。
【図７８】本開示に係る技術を適用し得る積層型の固体撮像装置の他の構成例を示す断面図である。
【図７９】体内情報取得システムの概略的な構成の一例を示すブロック図である。
【図８０】車両制御システムの概略的な構成の一例を示すブロック図である。
【図８１】車外情報検出部および撮像部の設置位置の一例を示す説明図である。
【発明を実施するための形態】
【００１７】
以下、本技術を実施するための最良の形態（以下、実施の形態と称する）について、図面を参照しながら詳細に説明する。
【００１８】
本技術は、撮像装置に適用できるため、ここでは、撮像装置に本技術を適用した場合を例に挙げて説明を行う。なおここでは、撮像装置を例に挙げて説明を続けるが、本技術は、撮像装置への適用に限られるものではなく、デジタルスチルカメラやビデオカメラ等の撮像装置、携帯電話機などの撮像機能を有する携帯端末装置、画像読取部に撮像装置を用いる複写機など、画像取込部（光電変換部）に撮像装置を用いる電子機器全般に対して適用可能である。なお、電子機器に搭載されるモジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。
【００１９】
図１は、本開示の電子機器の一例である撮像装置の構成例を示すブロック図である。図１に示すように、撮像装置１０は、レンズ群１１等を含む光学系、撮像素子１２、カメラ信号処理部であるＤＳＰ回路１３、フレームメモリ１４、表示部１５、記録部１６、操作系１７、及び、電源系１８等を有している。
【００２０】
そして、ＤＳＰ回路１３、フレームメモリ１４、表示部１５、記録部１６、操作系１７、及び、電源系１８がバスライン１９を介して相互に接続された構成となっている。ＣＰＵ２０は、撮像装置１０内の各部を制御する。
【００２１】
レンズ群１１は、被写体からの入射光（像光）を取り込んで撮像素子１２の撮像面上に結像する。撮像素子１２は、レンズ群１１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この撮像素子１２として、以下に説明する画素を含む撮像素子（イメージセンサ）を用いることができる。
【００２２】
表示部１５は、液晶表示部や有機ＥＬ（electro luminescence)表示部等のパネル型表示部からなり、撮像素子１２で撮像された動画または静止画を表示する。記録部１６は、撮像素子１２で撮像された動画または静止画を、ビデオテープやＤＶＤ（Digital Versatile Disk）等の記録媒体に記録する。
【００２３】
操作系１７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系１８は、ＤＳＰ回路１３、フレームメモリ１４、表示部１５、記録部１６、及び、操作系１７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【００２４】
＜撮像素子の構成＞
図２は、撮像素子１２の構成例を示すブロック図である。撮像素子１２は、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサとすることができる。
【００２５】
撮像素子１２は、画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、およびシステム制御部４５を含んで構成される。画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、およびシステム制御部４５は、図示しない半導体基板（チップ）上に形成されている。
【００２６】
画素アレイ部４１には、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子を有する単位画素（例えば、図３の画素５０）が行列状に２次元配置されている。なお、以下では、入射光量に応じた電荷量の光電荷を、単に「電荷」と記述し、単位画素を、単に「画素」と記述する場合もある。
【００２７】
画素アレイ部４１にはさらに、行列状の画素配列に対して行ごとに画素駆動線４６が図の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに垂直信号線４７が図の上下方向（画素列の画素の配列方向）に沿って形成されている。画素駆動線４６の一端は、垂直駆動部４２の各行に対応した出力端に接続されている。
【００２８】
撮像素子１２はさらに、信号処理部４８およびデータ格納部４９を備えている。信号処理部４８およびデータ格納部４９については、撮像素子１２とは別の基板に設けられる外部信号処理部、例えばDSP（Digital Signal Processor）やソフトウェアによる処理でも良いし、撮像素子１２と同じ基板上に搭載しても良い。
【００２９】
垂直駆動部４２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部４１の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この垂直駆動部４２は、その具体的な構成については図示を省略するが、読み出し走査系と、掃き出し走査系あるいは、一括掃き出し、一括転送を有する構成となっている。
【００３０】
読み出し走査系は、単位画素から信号を読み出すために、画素アレイ部４１の単位画素を行単位で順に選択走査する。行駆動（ローリングシャッタ動作）の場合、掃き出しについては、読み出し走査系によって読み出し走査が行われる読み出し行に対して、その読み出し走査よりもシャッタスピードの時間分だけ先行して掃き出し走査が行われる。また、グローバル露光（グローバルシャッタ動作）の場合は、一括転送よりもシャッタスピードの時間分先行して一括掃き出しが行われる。
【００３１】
この掃き出しにより、読み出し行の単位画素の光電変換素子から不要な電荷が掃き出される（リセットされる）。そして、不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
【００３２】
読み出し走査系による読み出し動作によって読み出される信号は、その直前の読み出し動作または電子シャッタ動作以降に入射した光量に対応するものである。行駆動の場合は、直前の読み出し動作による読み出しタイミングまたは電子シャッタ動作による掃き出しタイミングから、今回の読み出し動作による読み出しタイミングまでの期間が、単位画素における光電荷の蓄積期間（露光期間）となる。グローバル露光の場合は、一括掃き出しから一括転送までの期間が蓄積期間（露光期間）となる。
【００３３】
垂直駆動部４２によって選択走査された画素行の各単位画素から出力される画素信号は、垂直信号線４７の各々を通してカラム処理部４３に供給される。カラム処理部４３は、画素アレイ部４１の画素列ごとに、選択行の各単位画素から垂直信号線４７を通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
【００３４】
具体的には、カラム処理部４３は、信号処理として少なくとも、ノイズ除去処理、例えばCDS（Correlated Double Sampling;相関二重サンプリング）処理を行う。このカラム処理部４３による相関二重サンプリングにより、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。なお、カラム処理部４３にノイズ除去処理以外に、例えば、AD（アナログーデジタル）変換機能を持たせ、信号レベルをデジタル信号で出力することも可能である。
【００３５】
水平駆動部４４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部４３の画素列に対応する単位回路を順番に選択する。この水平駆動部４４による選択走査により、カラム処理部４３で信号処理された画素信号が順番に信号処理部４８に出力される。
【００３６】
システム制御部４５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部４２、カラム処理部４３、および水平駆動部４４などの駆動制御を行う。
【００３７】
信号処理部４８は、少なくとも加算処理機能を有し、カラム処理部４３から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部４９は、信号処理部４８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
【００３８】
＜単位画素の構造＞
次に、画素アレイ部４１に行列状に配置されている単位画素５０の具体的な構造について説明する。以下に説明する画素５０によると、Ｓｉ（シリコン）基板（図３においては、Ｓｉ基板７０）の光入射側のピニングが弱体化し、発生した電荷がフォトダイオード（図３においては、ＰＤ７１）に流れ込んでDark特性が悪化し、例えば、白点が生じたり、暗電流が発生したりする可能性を低減させることができる。
【００３９】
＜第１の実施の形態における画素の構成例＞
図３は、本技術が適用された画素５０の第１の実施の形態における画素５０ａの垂直方向の断面図であり、図４は、画素５０ａの表面側の平面図である。なお、図３は、図４中の線分Ｘ−Ｘ’の位置に対応するものである。
【００４０】
以下に説明する画素５０は、裏面照射型である場合を例に挙げて説明を行うが、表面照射型に対しても本技術を適用することはできる。
【００４１】
図３に示した画素５０は、Ｓｉ基板７０の内部に形成された各画素の光電変換素子であるＰＤ（フォトダイオード）７１を有する。ＰＤ７１の光入射側（図中、下側であり、裏面側となる）には、Ｐ型領域７２が形成され、そのＰ型領域７２のさらに下層には、平坦化膜７３が形成されている。このＰ型領域７２と平坦化膜７３の境界を、裏面Ｓｉ界面７５とする。
【００４２】
平坦化膜７３には、遮光膜７４が形成されている。遮光膜７４は、隣接する画素への光の漏れ込みを防止するために設けられ、隣接するＰＤ７１の間に形成されている。遮光膜７４は、例えば、Ｗ（タングステン）等の金属材から成る。
【００４３】
平坦化膜７３上であり、Ｓｉ基板７０の裏面側には、入射光をＰＤ７１に集光させるＯＣＬ（オンチップレンズ）７６が形成されている。ＯＣＬ７６は、無機材料で形成することができ、例えば、ＳｉＮ、ＳｉＯ、ＳｉＯｘＮｙ（ただし、０＜ｘ≦１、０＜ｙ≦１である）を用いることができる。
【００４４】
図３では図示していないが、ＯＣＬ７６上にカバーガラスや、樹脂などの透明板が接着されている構成とすることもできる。また、図３では図示していないが、ＯＣＬ７６と平坦化膜７３との間にカラーフィルタ層を形成した構成としても良い。またそのカラーフィルタ層は、複数のカラーフィルタが画素毎に設けられており、各カラーフィルタの色は、例えば、ベイヤ配列に従って並べられているように構成することができる。
【００４５】
ＰＤ７１の光入射側の逆側（図中、上側であり、表面側となる）には、アクティブ領域（Pwell）７７が形成されている。アクティブ領域７７には、画素トランジスタ等を分離する素子分離領域（以下、ＳＴＩ（Shallow Trench Isolation）と称する）７８が形成されている。
【００４６】
Ｓｉ基板７０の表面側（図面上側）であり、アクティブ領域７７上には、配線層７９が形成されており、この配線層７９には、複数のトランジスタが形成されている。図３では、転送トランジスタ８０が形成されている例を示した。転送トランジスタ（ゲート）８０は、縦型トランジスタで形成されている。すなわち、転送トランジスタ（ゲート）８０は、縦型トランジスタトレンチ８１が開口され、そこにＰＤ７１から電荷を読み出すための転送ゲート（TG）８０が形成されている。
【００４７】
さらに、Ｓｉ基板７０の表面側にはアンプ（AMP）トランジスタ、選択（SEL）トランジスタ、リセット（RST）トランジスタ等の画素トランジスタが形成されている。これらのトランジスタの配置については、図４を参照して説明し、動作については、図５の回路図を参照して説明する。
【００４８】
画素５０a間には、トレンチが形成されている。このトレンチを、ＤＴＩ（Deep Trench Isolation)８２と記述する。このＤＴＩ８２は、隣接する画素５０ａ間に、Ｓｉ基板７０を深さ方向（図中縦方向であり、表面から裏面への方向）に貫く形状で形成される。また、ＤＴＩ８２は、隣接する画素５０ａに不要な光が漏れないように、画素間の遮光壁としても機能する。
【００４９】
ＰＤ７１とＤＴＩ８２との間には、ＤＴＩ８２側からＰＤ７１に向かって順にＰ型固相拡散層８３とＮ型固相拡散層８４が形成されている。Ｐ型固相拡散層８３は、ＤＴＩ８２に沿ってＳｉ基板７０の裏面Ｓｉ界面７５に接するまで形成されている。Ｎ型固相拡散層８４は、ＤＴＩ８２に沿ってＳｉ基板７０のＰ型領域７２に接するまで形成されている。
【００５０】
なお、固相拡散層とは、不純物ドーピングによるＰ型層とＮ型層の形成を、後述する製法によって形成した層を指すが、本技術では固相拡散による製法に限られず、イオン注入などの別の製法によって生成されたＰ型層とＮ型層をＤＴＩ８２とＰＤ７１との間にそれぞれ設けてもよい。また、実施の形態におけるＰＤ７１はＮ型領域で構成されている。光電変換は、これらＮ型領域の一部、または全てにおいて行われる。
【００５１】
Ｐ型固相拡散層８３は裏面Ｓｉ界面７５に接するまで形成されているが、Ｎ型固相拡散層８４は裏面Ｓｉ界面７５に接しておらず、Ｎ型固相拡散層８４と裏面Ｓｉ界面７５の間に間隔が設けられている。
【００５２】
このような構成により、Ｐ型固相拡散層８３とＮ型固相拡散層８４のＰＮ接合領域は強電界領域を成し、ＰＤ７１にて発生された電荷を保持するようにされている。このような構成によれば、ＤＴＩ８２に沿って形成したＰ型固相拡散層８３とＮ型固相拡散層８４が強電界領域を成し、ＰＤ７１にて発生された電荷を保持することができる。
【００５３】
仮に、Ｎ型固相拡散層８４が、ＤＴＩ８２に沿ってＳｉ基板７０の裏面Ｓｉ界面７５に接するまで形成されていた場合、光の入射面側であるＳｉ基板７０の裏面Ｓｉ界面７５とＮ型固相拡散層８４が接する部分で、電荷のピニングが弱体化してしまうため、発生した電荷がＰＤ７１に流れ込んでDark特性が悪化してしまい、例えば、白点が生じたり、暗電流が発生したりしてしまう可能性がある。
【００５４】
しかしながら、図３に示した画素５０ａにおいては、Ｎ型固相拡散層８４が、Ｓｉ基板７０の裏面Ｓｉ界面７５とは接しない構成とされ、ＤＴＩ８２に沿ってＳｉ基板７０のＰ型領域７２に接する形成とされている。このような構成とすることで、電荷のピニングが弱体化してしまうことを防ぐことができ、電荷がＰＤ７１に流れ込んでDark特性が悪化してしまうようなことを防ぐことが可能となる。
【００５５】
また、図３に示した画素５０ａは、ＤＴＩ８２の内壁に、ＳｉＯ２から成る側壁膜８５が形成され、その内側にはポリシリコンから成る充填剤８６が埋め込まれている。
【００５６】
第１の実施の形態における画素５０ａは、裏面側にＰ型領域７２が設けられており、ＰＤ７１およびＮ型固相拡散層８４が裏面Ｓｉ界面７５付近に存在しないような構成とされている。これにより、裏面Ｓｉ界面７５付近におけるピニングの弱体化が生じないので、発生した電荷がＰＤ７１に流れ込んでDark特性が悪化してしまうようなことを抑止することができる。
【００５７】
なお、ＤＴＩ８２については、側壁膜８５に採用したＳｉＯ２の代わりＳｉＮを採用してもよい。また、充填剤８６に採用したポリシリコンの代わりにドーピングポリシリコンを用いてもよい。ドーピングポリシリコンを充填した場合、または、ポリシリコンを充填した後にＮ型不純物またはＰ型不純物をドーピングした場合には、そこに負バイアスを印加すれば、ＤＴＩ８２の側壁のピニングを強化することができるので、Dark特性をさらに改善することができる。
【００５８】
図４、図５を参照し、画素５０ａに形成されているトランジスタの配置と、各トランジスタの動作について説明する。図４は、画素アレイ部４１（図２）に配置されている３×３の９画素５０ａを表面側（図３において、図中上側）から見たときの平面図であり、図５は、図４に示した各トランジスタの接続関係を説明するための回路図である。
【００５９】
図４中、１つの四角形は、１画素５０ａを表す。図４に示したように、ＤＴＩ８２は、画素５０a（画素５０ａに含まれるＰＤ７１）を取り囲むように形成されている。また、画素５０ａの表面側には、転送トランジスタ（ゲート）８０、ＦＤ（フローティングディフュージョン)９１、リセットトランジスタ９２、増幅トランジスタ９３、および選択トランジスタ９４が形成されている。
【００６０】
ＰＤ７１は、受光した光量に応じた電荷（信号電荷）を生成し、かつ、蓄積する。ＰＤ７１は、アノード端子が接地されているとともに、カソード端子が転送トランジスタ８０を介して、ＦＤ９１に接続されている。
【００６１】
転送トランジスタ８０は、転送信号TRによりオンされたとき、ＰＤ７１で生成された電荷を読み出し、ＦＤ９１に転送する。
【００６２】
ＦＤ９１は、ＰＤ７１から読み出された電荷を保持する。リセットトランジスタ９２は、リセット信号RSTによりオンされたとき、ＦＤ９１に蓄積されている電荷がドレイン（定電圧源Vdd）に排出されることで、ＦＤ９１の電位をリセットする。
【００６３】
増幅トランジスタ９３は、ＦＤ９１の電位に応じた画素信号を出力する。すなわち、増幅トランジスタ９３は、垂直信号線３３を介して接続されている定電流源としての負荷MOS（不図示）とソースフォロワ回路を構成し、ＦＤ９１に蓄積されている電荷に応じたレベルを示す画素信号が、増幅トランジスタ９３から選択トランジスタ９４と垂直信号線４７を介してカラム処理部４３（図２）に出力される。
【００６４】
選択トランジスタ９４は、選択信号SELにより画素３１が選択されたときオンされ、画素３１の画素信号を、垂直信号線３３を介してカラム処理部４３に出力する。転送信号TR、選択信号SEL、及びリセット信号RSTが伝送される各信号線は、図２の画素駆動線４６に対応する。
【００６５】
画素５０ａは、以上のように構成することができるが、この構成に限定されるものではなく、その他の構成を採用することもできる。
【００６６】
＜ＤＴＩ８２周辺の製造方法＞
図６は、ＤＴＩ８２周辺の製造方法を説明するための図である。
【００６７】
Ｓｉ基板７０にＤＴＩ８２を開口するに際しては、図６のＡに示されるように、Ｓｉ基板７０上のＤＴＩ８２を形成する位置以外をＳｉＮとＳｉＯ２を用いたハードマスクで覆い、ハードマスクによって覆われていない部分をドライエッチングによりＳｉ基板７０の所定の深さまで垂直方向に溝が開口される。
【００６８】
次に、開口された溝の内側にＮ型の不純物であるＰ（リン）を含むＳｉＯ２膜を成膜してから熱処理を行い、ＳｉＯ２膜からＳｉ基板７０側にＰ（リン）をドーピング(以下、固相拡散と称する)させる。
【００６９】
次に、図６のＢに示されるように、開口した溝の内側に成膜したＰを含むＳｉＯ２膜を除去してから、再び熱処理を行い、Ｐ（リン）をＳｉ基板７０の内部にまで拡散させることによって、現状の溝の形状にセルフアラインされたＮ型固相拡散層８４が形成される。この後、ドライエッチングにより溝の底部がエッチングされることにより、深さ方向に延長される。
【００７０】
次に、図６のＣに示されるように、延長した溝の内側にＰ型の不純物であるＢ（ボロン）を含むＳｉＯ２膜が成膜されてから熱処理が行われ、ＳｉＯ２膜からＳｉ基板７０側にＢ（ボロン）が固相拡散されることにより、延長された溝の形状にセルフアラインされたＰ型固相拡散層８３が形成される。
【００７１】
この後、溝の内壁に成膜されているＢ（ボロン）を含むＳｉＯ２膜が除去される。
【００７２】
次に図６のＤに示されるように、開口されている溝の内壁にＳｉＯ２から成る側壁膜８５を成膜し、ポリシリコンを充填してＤＴＩ８２を形成する。その後、画素トランジスタや配線が形成される。その後、裏面側からＳｉ基板７０が薄膜化される。この薄膜化されるとき、ＤＴＩ８２の底部はＰ型固相拡散層８３を含めて同時に薄膜化される。この薄膜化は、Ｎ型固相拡散層８４に達しない深さまで行うものとする。
【００７３】
以上の工程を経ることにより、裏面Ｓｉ界面７５に接していないＮ型固相拡散層８４と、裏面Ｓｉ界面７５に接しているＰ型固相拡散層８３とから成る強電界領域をＰＤ７１に隣接して形成することができる。
【００７４】
＜第２の実施の形態＞
図７は、本技術が適用された第２の実施の形態における画素５０ｂの垂直方向の断面図である。
【００７５】
第２の実施の形態では、ＤＴＩ８２がＳＴＩ７８に形成されている点が、第１の実施の形態と異なり、その他の構成は第１の実施の形態と同様であり、同様の部分には、同一の符号を付し、適宜説明を省略する。この後の画素５０の説明においても、第１の実施の形態における画素５０ｂと同一の部分には、同一の符号を付し、その説明は適宜説明を省略する。
【００７６】
図７に示した画素５０ｂにおいては、アクティブ領域７７に形成されているＳＴＩ７８ｂが、ＤＴＩ８２ｂが形成される部分まで形成（画素５０ｂの端部まで形成）されている。そして、そのＳＴＩ７８ｂの下部にＤＴＩ８２ｂが形成されている。
【００７７】
換言すれば、ＤＴＩ８２ｂが形成されている部分に、ＳＴＩ７８ｂが形成され、ＳＴＩ７８ｂとＤＴＩ８２ｂが接するような位置に、ＳＴＩ７８ｂとＤＴＩ８２ｂが形成されている。
【００７８】
このような形成とすることで、ＳＴＩ７８ｂとＤＴＩ８２ｂを別の位置に形成する場合（例えば、第１の実施の形態における画素５０ａ（図３））と比べ、画素５０ｂを小型化することが可能となる。
【００７９】
また第２の実施の形態における画素５０ｂによっても、第１の実施の形態における画素５０ａと同様の効果、すなわち、Dark特性が悪化することを防ぐことができるという効果を得ることができる。
【００８０】
＜第３の実施の形態＞
図８は、本技術が適用された第３の実施の形態における画素５０ｃの垂直方向の断面図である。
【００８１】
第３の実施の形態では、ＤＴＩ８２ｃの側壁に負の固定電荷をもった膜１０１が形成され、その内側に充填剤８６ｃとしてＳｉＯ２が充填されている点が第１、第２の実施の形態における画素５０ａ、画素５０ｂと異なる。
【００８２】
第１の実施の形態における画素５０ａは、ＤＴＩ８２の側壁にＳｉＯ２の側壁膜８５が形成され、ポリシリコンが充填されている構成とされているのに対し第３の実施の形態における画素５０ｃは、ＤＴＩ８２ｃの側壁に負の固定電荷をもった膜１０１が形成され、その内側にＳｉＯ２が充填されている。
【００８３】
ＤＴＩ８２ｃの側壁に形成する負の固定電荷を有する膜１０１は、例えば、酸化ハフニウム（ＨｆＯ2）膜、酸化アルミニウム（Ａｌ2Ｏ3）膜、酸化ジルコニウム（ＺｒＯ2）膜、酸化タンタル（Ｔａ2Ｏ5）膜、もしくは酸化チタン（ＴｉＯ2）膜で形成することができる。上記した種類の膜は、絶縁ゲート型電界効果トランジスタのゲート絶縁膜等に用いられている実績があり、そのため、成膜方法が確立されているので容易に成膜することができる。
【００８４】
成膜方法としては、例えば、化学気相成長法、スパッタリング法、原子層蒸着法等が挙げられるが、原子層蒸着法を用いれば、成膜中に界面準位を低減するＳｉＯ2層を同時に１ｎｍ程度形成することができるので好適である。
【００８５】
また、上記以外の材料としては、酸化ランタン（Ｌａ2Ｏ3）、酸化プラセオジム（Ｐｒ2Ｏ3）、酸化セリウム（ＣｅＯ2）、酸化ネオジム（Ｎｄ2Ｏ3）、酸化プロメチウム（Ｐｍ2Ｏ3）、酸化サマリウム（Ｓｍ2Ｏ3）酸化ユウロピウム（Ｅｕ2Ｏ3）、酸化ガドリニウム（Ｇｄ2Ｏ3）、酸化テルビウム（Ｔｂ2Ｏ3）、酸化ジスプロシウム（Ｄｙ2Ｏ3）、酸化ホルミウム（Ｈｏ2Ｏ3）、酸化エルビウム（Ｅｒ2Ｏ3）、酸化ツリウム（Ｔｍ2Ｏ3）、酸化イッテルビウム（Ｙｂ2Ｏ3）、酸化ルテチウム（Ｌｕ2Ｏ3）、酸化イットリウム（Ｙ2Ｏ3）等があげられる。
【００８６】
さらに、上記負の固定電荷を有する膜１０１は、窒化ハフニウム膜、窒化アルミニウム膜、酸窒化ハフニウム膜または酸窒化アルミニウム膜で形成することも可能である。
【００８７】
上記負の固定電荷を有する膜１０１は、絶縁性を損なわない範囲で、膜中にシリコン（Ｓｉ）や窒素（Ｎ）が添加されていてもよい。その濃度は、膜の絶縁性が損なわれない範囲で適宜決定される。ただし、白点等の画像欠陥を生じさせないようにするために、上記シリコンや窒素等の添加物は、上記負の固定電荷を有する膜１０１の表面、すなわち上記ＰＤ７１側とは反対側の面に添加されていることが好ましい。このように、シリコン（Ｓｉ）や窒素（Ｎ）が添加されることによって、膜の耐熱性やプロセスの中でのイオン注入の阻止能力を上げることが可能になる。
【００８８】
第３の実施の形態では、ＤＴＩ８２のトレンチ側壁のピニングを強化することが可能である。よって、例えば、第１の実施の形態における画素５０ａと比較したとき、画素５０ｃによれば、Dark特性が悪化するようなことをより確実に防ぐことが可能となる。
【００８９】
第３の実施の形態におけるＤＴＩ８２を形成するために、図６のＤに示された状態から裏面側を、充填剤８６として充填されたポリシリコンが露出するまで研磨された後に、フォトレジストとウェットエッチングにより溝内部の充填剤８６（ポリシリコン）と側壁膜８５（ＳｉＯ２）を除去し、膜１０１を成膜してからＳｉＯ２を溝に充填すればよい。
【００９０】
なお、充填剤としてＳｉＯ２の代わりに、溝の内部をＷ（タングステン）等の金属材で充填してもよい。この場合、斜め方向からの入射光に対するＤＴＩ８２での光透過が抑制されるので混色を改善することができる。
【００９１】
＜第４の実施の形態＞
図９は、本技術が適用された第４の実施の形態における画素５０ｄの垂直方向の断面図である。
【００９２】
第４の実施の形態では、ＤＴＩ８２に沿って形成されているＮ型固相拡散層８４ｄが、Ｓｉ基板７０の深さ方向に濃度勾配を持っている点が、第１の実施の形態における画素５０ａと異なり、その他の構成は第１の実施の形態における画素５０ａと同様である。
【００９３】
第１の実施の形態における画素５０ａのＮ型固相拡散層８４のＮ型の不純物の濃度は、深さ方向に関係なく、一定の濃度とされていたのに対し、第４の実施の形態における画素５０ｄのＮ型固相拡散層８４ｄのＮ型の不純物の濃度は、深さ方向に依存した異なる濃度とされている。
【００９４】
すなわち、画素５０ｄのＮ型固相拡散層８４ｄの表面側に近いＮ型固相拡散層８４ｄ−１は、Ｎ型の不純物の濃度が濃く、裏面側に近いＮ型固相拡散層８４ｄ−２は、Ｎ型の不純物の濃度が薄く形成されている。
【００９５】
第４の実施の形態における画素５０ｄは、第１の実施の形態における画素５０ａと同様の効果が得られることに加えて、Ｎ型固相拡散層８４ｄに濃度勾配を設けたことにより、裏面側のポテンシャルが浅くなり、電荷を読み出し易くすることできるという新たな効果を得ることもできる。
【００９６】
Ｎ型固相拡散層８４ｄに濃度勾配を設けるには、例えば、ＤＴＩ８２の溝を開口する際に溝の側壁にエッチングダメージが入るので、そのダメージ量による固相拡散ドーピング量の違いを利用することができる。
【００９７】
なお、Ｎ型固相拡散層８４ｄに濃度勾配を設ける代わりに、表面側に近いＰ型固相拡散層８３ｄのＰ型不純物の濃度を薄くし、裏面側に近いＰ型固相拡散層８３ｄのＰ型不純物の濃度が濃くなるように形成するようにしてもよい。この場合にも、Ｎ型固相拡散層８４ｄに濃度勾配を設けた場合と同様の効果を得ることができる。
【００９８】
また、Ｎ型固相拡散層８４ｄとＰ型固相拡散層８３ｄの両方に、それぞれ濃度勾配を持たせてもよい。
【００９９】
＜第５の実施の形態＞
図１０は、本技術が適用された第５の実施の形態における画素５０ｅの垂直方向の断面図である。
【０１００】
第５の実施の形態における画素５０ｅは、ＤＴＩ８２ｅの内壁に形成されているＳｉＯ２から成る側壁膜８５ｅが、第１の実施の形態における画素５０ｅの側壁膜８５と比較して厚く形成されている点が第１の実施の形態と異なり、その他の構成は第１の実施の形態と同様である。
【０１０１】
ＳｉＯ２は、Ｓｉに比較して光の屈折率が低いので、Ｓｉ基板７０に入射した入射光は、スネルの法則に従って反射して隣接画素５０に光が透過することが抑制されるが、側壁膜８５の膜厚が薄いとスネルの法則が完全に成り立たずに透過光が増えてしまう可能性がある。
【０１０２】
第５の実施の形態における画素５０ｅの側壁膜８５ｅの膜厚は、厚く形成されているため、スネルの法則からの乖離を少なくすることができ、入射光の側壁膜８５ｅでの反射が増えて隣接画素５０ｅへの透過を減らすことができる。よって、第５の実施の形態における画素５０ｅは、第１の実施の形態における画素５０ａと同様の効果を得られることに加えて、斜め入射光に起因する隣接画素５０ｅへの混色を抑止することができるという効果も得ることができる。
【０１０３】
＜第６の実施の形態＞
図１１は、本技術が適用された第６の実施の形態における画素５０ｆの垂直方向の断面図である。
【０１０４】
第６の実施の形態における画素５０ｆは、ＰＤ７１と裏面Ｓｉ界面７５の間の領域１１１にＰ型不純物をドーピングすることにより、Ｓｉ基板７０におけるＰ型不純物の濃度が表面側よりも裏面側が濃くなるように濃度勾配が設けられている点が、第１の実施の形態の画素５０ａと異なり、その他の構成は第１の実施の形態の画素５０ａと同様である。
【０１０５】
第１の実施の形態の画素５０ａは、図３を再度参照するに、Ｓｉ基板７０に濃度勾配が無く、裏面Ｓｉ界面７５との間に、Ｐ型領域７２が形成されていた。第６の実施の形態における画素５０ｆは、Ｓｉ基板７０に濃度勾配が設けられている。その濃度勾配は、Ｐ型不純物の濃度が表面側よりも裏面側（Ｐ型領域１１１側）が濃くなるような濃度勾配とされている。
【０１０６】
このような濃度勾配を有する第６の実施の形態における画素５０ｆによれば、第１の実施の形態における画素５０ａと同様の効果を得られることに加えて、第１の実施の形態における画素５０ａよりも、電荷を読み出し易くなるというさらなる効果を得ることができる。
【０１０７】
＜第７の実施の形態＞
図１２は、本技術が適用された第７の実施の形態における画素５０ｇの垂直方向の断面図である。
【０１０８】
第７の実施の形態のおける画素５０ｇは、第１の実施の形態における画素５０ａと比較して、Ｓｉ基板７０の厚さが厚くなっており、Ｓｉ基板７０の厚さが厚くなるに伴い、ＤＴＩ８２などの深く形成されている点が、画素５０ａと異なる。
【０１０９】
第７の実施の形態のおける画素５０ｇは、Ｓｉ基板７０ｇが厚く形成されている。Ｓｉ基板７０ｇが厚く形成されていることに伴い、ＰＤ７１ｇの面積（体積）が増加し、ＤＴＩ８２ｇも深く形成される。またＤＴＩ８２ｇが深く形成されるのに伴い、Ｐ型固相拡散層８３ｇとＮ型固相拡散層８４ｇも深く（広く）形成される。
【０１１０】
Ｐ型固相拡散層８３ｇとＮ型固相拡散層８４ｇが広くなることで、Ｐ型固相拡散層８３ｇとＮ型固相拡散層８４ｇから構成されるＰＮ接合領域の面積が広くなる。よって、第７の実施の形態における画素５０ｇは、第１の実施の形態における画素５０ｇと同様の効果を得られることに加えて、第１の実施の形態における画素５０ａよりも、さらに飽和電荷量Ｑｓを増加させることができる。
【０１１１】
＜第８の実施の形態＞
図１３は、本技術が適用された第８の実施の形態における画素５０ｈの垂直方向の断面図である。
【０１１２】
第８の実施の形態における画素５０ｈは、図１２に示した第７の実施の形態における画素５０ｇと同じく、Ｓｉ基板７０ｇの深さ方向の長さが延長された画素とされている。
【０１１３】
さらに画素５０ｒにおいては、ＰＤ７１に対し、その裏面側にイオン注入によりＰ型領域１２１−１、Ｎ型領域１２２、およびＰ型領域１２１−２が形成されている。Ｐ型領域１２１−１、Ｎ型領域１２２、およびＰ型領域１２１−２で形成されるＰＮ接合部には、強電界が生じるため、電荷を保持することができる。
【０１１４】
よって、第８の実施の形態における画素５０ｈは、第７の実施の形態における画素５０ｇと同様の効果が得られることに加えて、さらに飽和電荷量Ｑｓを増加させることができる。
【０１１５】
＜第９の実施の形態＞
図１４は、本技術が適用された第９の実施の形態における画素５０ｉの垂直方向の断面図である。
【０１１６】
第９の実施の形態における画素５０ｉは、Ｓｉ基板７０の表面側にMOSキャパシタ１３１および画素トランジスタ（不図示）が形成されている点が、第１の実施の形態における画素５０ａと異なり、その他の構成は、第１の実施の形態における画素５０ａと同様である。
【０１１７】
通常、ＰＤ７１の飽和電荷量Ｑｓを大きくしても、変換効率を下げないと垂直信号線VSL（図２に示した垂直信号線４７）の振幅リミットで出力が制限されてしまい、増加された飽和電荷量Ｑｓを生かしきることが困難である。
【０１１８】
ＰＤ７１の変換効率を下げるためには、ＦＤ９１（図４）に容量を付加する必要がある。そこで、第９の実施の形態における画素５０ｉは、MOSキャパシタ１３１がＦＤ９１（図１１では不図示）に付加する容量として追加された構成とされている。
【０１１９】
第９の実施の形態における画素５０ｉは、第１の実施の形態における画素５０ａと同様の効果を得られることに加えて、ＦＤ９１にMOSキャパシタ１３１を付加したことにより、ＰＤ７１の変換効率を下げることができ、増加された飽和電荷量Ｑｓを生かしきることができる構成とすることができる。
【０１２０】
＜第１０の実施の形態＞
図１５は、本技術が適用された第１０の実施の形態における画素５０ｊの垂直方向の断面図である。
【０１２１】
第１０の実施の形態における画素５０ｊは、アクティブ領域７７に形成されているウェルコンタクト部１５１に２つのコンタクト１５２が形成され、コンタクト１５２は、Ｃｕ配線１５３と接続されている点が第１の実施の形態における画素５０ａと異なり、その他の構成は第１の実施の形態における画素５０ａと同様である。
【０１２２】
このように、ウェルコンタクト部１５１を備える構成とすることもできる。なお、図１５では、２つのコンタクト１５２が形成されている例を示したが、ウェルコンタクト部１５１に２以上のコンタクト１５２を形成してもよい。
【０１２３】
第１０の実施の形態における画素５０ｊによれば、第１の実施の形態における画素５０ａと同様の効果を得られることに加えて、重欠陥歩留りを改善することができる。
【０１２４】
＜第１１の実施の形態＞
図１６は、本技術が適用された第１１の実施の形態における画素５０ｋの垂直方向断面図と平面図を表す。
【０１２５】
第１１の実施の形態における画素５０ｋは、縦型トランジスタトレンチ８１ｋが画素５０ｋの中央に開口されて転送トランジスタ（ゲート）８０ｋが形成されている点が、第１の実施の形態における画素５０ａと異なり、その他の構成は第１の実施の形態における画素５０ａと同様である。
【０１２６】
図１６に示した画素５０ｋは、転送トランジスタ（ゲート）８０ｋが、ＰＤ７１の各外周から等距離に位置した状態で形成されている。よって、第１１の実施の形態における画素５０ｋによれば、第１の実施の形態における画素５０ａと同様の効果を得られることに加えて、転送トランジスタ（ゲート）がＰＤ７１の各外周から等距離に存在することになるので、電荷の転送を改善することができる。
【０１２７】
＜第１２の実施の形態＞
図１７は、本技術が適用された第１２の実施の形態における画素５０ｍの垂直方向断面図と平面図を表す。
【０１２８】
第１２の実施の形態における画素５０ｍは、転送トランジスタ８０ｍが２本の縦型トランジスタトレンチ８１−１，８１−２によって形成されている点が、第１の実施の形態における画素５０ａと異なり、他の点は同様に構成されている。
【０１２９】
第１の実施の形態における画素５０ａ（図３）は、転送トランジスタ８０が１本の縦型トランジスタトレンチ８１を備える構成とされていたが、第１２の実施の形態における画素５０ｍは、転送トランジスタ８０ｍが２本の縦型トランジスタトレンチ８１−１，８１−２によって形成されている。
【０１３０】
このように、２本の縦型トランジスタトレンチ８１−１，８１−２を備える構成とすることで、転送トランジスタ８０ｋの電位を変えたときの２本の縦型トランジスタトレンチ８１−１と縦型トランジスタトレンチ８１−２に挟まれた領域のポテンシャルの追随性が向上する。よって、変調度を上げることができる。この結果、電荷の転送効率を改善することができる。
【０１３１】
また、第１の実施の形態における画素５０ａと同様の効果も得られる。
【０１３２】
なお、ここでは、転送トランジスタ８０ｋが、２本の縦型トランジスタトレンチ８１−１と縦型トランジスタトレンチ８１−２を備える例を示して説明を行ったが、各画素領域に２本以上の縦型トランジスタトレンチ８１が形成されるようにしても良い。
【０１３３】
また、２本の縦型トランジスタトレンチ８１−１と縦型トランジスタトレンチ８１−２が同一の大きさ（長さ、太さ）で形成されている例を示したが、複数の縦型トランジスタトレンチ８１が形成される場合、異なる大きさの縦型トランジスタトレンチ８１が形成されるようにしても良い。例えば、２本の縦型トランジスタトレンチ８１−１と縦型トランジスタトレンチ８１−２のうち、一方を他方よりも長く形成したり、一方を他方よりも太く形成したりしても良い。
【０１３４】
＜第１３の実施の形態＞
図１８は、本技術が適用された第１３の実施の形態における画素５０ｎの垂直方向の断面図である。
【０１３５】
第１３の実施の形態における画素５０ｎは、遮光膜７４の構成が、第１の実施の形態における画素５０ａと異なり、他の構成は同様とされている。
【０１３６】
第１３の実施の形態における画素５０ｎは、ＤＴＩ８２ｎの上側と下側に、それぞれ遮光膜７４ｎ−１と遮光膜７４ｎ−２が形成されている。第１の実施の形態における画素５０ａ（図３）は、ＤＴＩ８２の裏面側（図面下側）に、その裏面側を覆う遮光膜７４が形成されていたが、画素５０ｎ（図１８）は、その遮光膜７４と同じ金属材（例えば、タングステン）により、ＤＴＩ８２ｎの内部が充填されているとともに、Ｓｉ基板７０の表面側（図面上側）も覆われている。
【０１３７】
すなわち、各画素領域の裏面以外（光入射面以外）が金属材で囲まれた構成とされている。ただし、画素５０ｎを、画素５０ｎの裏面以外を金属材で囲んだ構成とした場合、遮光膜７４ｎ−２の、転送トランジスタ８０ｎが位置する部分は開口され、外部との接続用の端子が形成されるなど、必要な箇所には、適宜開口部分が設けられている。
【０１３８】
なお、遮光膜７４等には、タングステン（Ｗ）以外の金属材を用いてもよい。
【０１３９】
第１３の実施の形態における画素５０ｎによれば、入射光が隣接画素５０ｎに漏れ出すことを防ぐことができるため混色を抑止することができる。
【０１４０】
また、裏面側から入射して光電変換されずに表面側に到達した光は、金属材（遮光膜７４ｎ−２）により反射されて再びＰＤ７１に入射される構成とすることができる。よって、第１３の実施の形態における画素５０ｎでは、第１の実施の形態における画素５０ａと同様の効果を得られることに加えて、ＰＤ７１の感度をより向上させることができる。
【０１４１】
＜第１４の実施の形態＞
図１９は、本技術が適用された第１４の実施の形態における画素５０ｐの水平方向の平面図であり、図２０は、図１９に示した画素５０ｐの線分Ａ−Ａ’で切断したときの画素５０ｐの垂直方向の断面図である。
【０１４２】
第１４の実施の形態における画素５０ｐは、上述した画素５０（例えば、ここでは、画素５０ａとする）を備えるとともに、電荷保持領域（以下に示すメモリ２１１に該当）を備える。電荷保持領域を設けることで、グローバルシャッタを実現することができる。
【０１４３】
第１乃至第１４の実施の形態における画素５０ａ乃至５０ｐは、裏面照射方式のセンサである。一般的に、CMOSイメージセンサは、各画素を順次読み出すローリングシャッタ方式のため、露光タイミングの違いにより画像の歪みが生じる可能性がある。
【０１４４】
この歪みが生じることに対する対策として、画素内に電荷保持部を設けることによる、全画素同時読み出しグローバルシャッタ方式が提案されている。グローバルシャッタ方式によれば、電荷保持部に全画素同時読み出しを行った後、順次読み出しが可能となるため、露光タイミングを各画素共通にすることができ、画像の歪みを抑制することができる。
【０１４５】
図２０に示すように、ＰＤ７１ｐ（光電変換部）とメモリ２１１（電荷保持部）を同一の基板上に設けた場合、ＰＤ７１ｐからの漏れ出した光がメモリ２１１に侵入してしまう可能性があり、そのようなことが起きると、偽像が発生する可能性がある。
【０１４６】
このようなことを防ぐために、図２０に示したように、ＰＤ７１ｐとメモリ２１１の間の一部の基板が掘り込まれ、その掘り込まれた部分に光を遮蔽する材料が埋め込まれる。この掘り込まれた部分および掘り込まれた部分に埋め込まれた材料を、ＤＴＩ２０１として示している。
【０１４７】
画素５０ｐは、Ｓｉ基板７０ｐ内にＰＤ７１ｐとメモリ２１１が形成されている。メモリ２１１は、ＰＤ７１ｐと同じくＮ型の不純物濃度が高い領域とされている。メモリ２１１は、ＰＤ７１ｐで光電変換された電荷を一時的に保持する電荷保持部として設けられている。
【０１４８】
画素５０ｐは、他の実施の形態、例えば、図３に示した画素５０ａと同じく、Ｓｉ基板７０ｐの深さ方向に貫くように形成されているＤＴＩ８２ｐで囲まれている。図２０に示した画素５０ｐにおいては、右型にＤＴＩ８２ｐ−１が形成され、左側にＤＴＩ８２ｐ−２が形成されているが、図１９の平面図に示したように、ＤＴＩ８２ｐは、画素５０ａ（ＰＤ７１ｐとメモリ２１１を含む領域）を囲むように形成されている。
【０１４９】
この画素５０ａを囲むように形成されているＤＴＩ８２ｐには、他の実施の形態と同じく、Ｐ型固相拡散層８３とＮ型固相拡散層８４が形成され、Ｐ型固相拡散層８３とＮ型固相拡散層８４が形成されていることで、強電界領域が形成されている。よって、上記した実施の形態と同じく、Dark特性が悪化することを防ぐことができるという効果を得ることができる。
【０１５０】
ＰＤ７１ｐとメモリ２１１の間には、Ｓｉ基板７０ｐを深さ方向に非貫通に形成されているＤＴＩ２０１が設けられている。このＤＴＩ２０１は、画素５０ｐを囲むように形成されているＤＴＩ８２ｐと異なり、非貫通に形成されている。換言すれば、ＰＤ７１ｐとメモリ２１１の間に形成されているＤＴＩ２０１は、その上部（図中上部）にPwell領域７７が残る状態で掘り込みが行われたトレンチとされている。
【０１５１】
この非貫通に形成されているＤＴＩ２０１上には、読み出しゲート２１３が形成されている。読み出しゲート２１３は、縦型トランジスタトレンチ２１４を備える構成とされ、この縦型トランジスタトレンチ２１４は、ＰＤ７１ｐの内部に達する位置まで形成されている。すなわち、ＰＤ７１ｐから電荷を読み出す読み出しゲート２１３は、ＰＤ７１ｐに対して垂直方向と水平方向に形成され、垂直方向に形成されている読み出しゲート２１３（縦型トランジスタトレンチ２１４）は、ＰＤ７１ｐに接するように形成されている。
【０１５２】
なお、ここでは、縦型トランジスタトレンチ２１４は、ＰＤ７１ｐの内部まで達するトレンチとして説明を続けるが、縦型トランジスタトレンチ２１４と、ＰＤ７１ｐは、接する程度で形成されていても良いし、接しない（距離が少しある）状態で形成されていても良い。このことは他の縦型トランジスタトレンチも同様である。
【０１５３】
読み出しゲート２１３に隣接する領域に、書き込みゲート２１６が形成されている。書き込みゲート２１６には、縦型トランジスタトレンチ２１７を備える構成とされ、この縦型トランジスタトレンチ２１７は、メモリ２１１の内部に達する（接する）位置まで形成されている。
【０１５４】
読み出しゲート２１３により、ＰＤ７１ｐに蓄積された電荷が読み出され、書き込みゲート２１６により、読み出された電荷が、メモリ２１１に書き込まれる構成とされている。このような処理を可能とするために、換言すれば、読み出しゲート２１３や書き込みゲート２１６を形成する領域を設けるために、ＤＴＩ２０１は、Ｓｉ基板７０ｐを貫通しない形状とされている。
【０１５５】
書き込みゲート２１６に隣接する領域に、読み出しゲート２２０が形成されている。読み出しゲート２２０は、縦型トランジスタトレンチ２１９を備える構成とされ、この縦型トランジスタトレンチ２１９は、メモリ２１１の内部に達する（接する）位置まで形成されている。
【０１５６】
読み出しゲート２２０により、メモリ２１１に書き込まれた（蓄積された）電荷が読み出され、増幅トランジスタ９３（図１９）に転送される。図１９を参照するに、読み出しゲート２２０と増幅トランジスタ９３は、ＦＤ配線２３２により接続されている。さらに、増幅トランジスタ９３は、Ｎ＋拡散層２２２と接続されている。
【０１５７】
Ｎ＋拡散層２２２は、ブルーミングを抑制するために設けられている領域であり、Ｎ型の不純物の濃度が高い領域とされている。Ｎ＋拡散層２２２は、図２０を参照するに、ＰＤ７１ｐの右上側に形成されている。ＰＤ７１ｐの右上側は、ＳＴＩ７８が形成されており、メモリ２１１がある側とは反対側に位置する領域である。ここでは、Ｎ＋拡散層２２２は、蓄積領域(メモリ２１１)から離れた位置に形成されている例を示しているが、蓄積領域の近くに形成されていても良い。またＮ＋拡散層２２２は、電圧ＶＤＤにバイアスされている。
【０１５８】
ＰＤ７１ｐとメモリ２１１の間に、ＤＴＩ２０１を設けることで、ＰＤ７１ｐからメモリ２１１に電荷が流れ込むことを防ぐことができる。しかしながら、ＰＤ７１ｐが飽和すると、ＤＴＩ２０１の上部にPwell領域７７があるため、ＰＤ７１ｐからメモリ２１１に電荷が流れ出てしまう可能性がある。ＰＤ７１ｐが飽和したときに、そのようなＰＤ７１ｐからメモリ２１１に電荷が流れ込むようなことがないように、Ｎ＋拡散層２２２が形成されている。
【０１５９】
ＰＤ７１ｐが飽和した場合、ＰＤ７１ｐの電荷は、ＰＤ７１ｐの上部に形成されているＮ＋拡散層２２２に流れる。よって、ＰＤ７１ｐが飽和したときに、ＰＤ７１ｐからメモリ２１１に電荷が流れるようなことを防ぐことができる。
【０１６０】
図２０に示したように、画素５０ｐのＰＤ７１ｐとメモリ２１１は、Ｓｉ基板７０ｐの表面を使わない埋め込み型とされている。ＰＤ７１ｐとメモリ２１１を埋め込み型とすることで、よりブルーミングを抑制する構成とすることができる。
【０１６１】
ＰＤ７１ｐとメモリ２１１が埋め込み型とされている場合、図２０中上下方向を高さ方向としたとき、ＰＤ７１ｐの高さを高さＨ１、メモリ２１１の高さを高さＨ２、ＤＴＩ２０１の高さを高さＨ３とすると、以下のような関係が満たされる。
ＰＤ７１ｐの高さＨ１＜ＤＴＩ２０１の高さＨ３
メモリ２１１の高さＨ２＜ＤＴＩ２０１の高さＨ３
【０１６２】
画素５０ｐは、上記したように、埋め込み型のＰＤ７１ｐとメモリ２１１を有するため、ＰＤ７１ｐからの電荷の読み出しは、縦型トランジスタトレンチ２１４を備える読み出しゲート２１３で行われる。また、読み出しゲート２１３は、ＤＴＩ２０１の上を通って、メモリ２１１に電荷を転送する構成とされている。
【０１６３】
また、画素５０ｐには、ＰＤ７１ｐが飽和したときに、ＰＤ７１ｐからの電荷が、メモリ２１１に流れ込むことがないように、Ｎ＋拡散層２２２が形成されている。
【０１６４】
ＰＤ７１ｐは、埋め込み型に形成され、かつ、周りがＤＴＩ８２ｐにより囲まれている構成とされているため、電荷が、上方（図２０において上側、入射面の反対側）以外にはブルーミングしない構成とされている。さらに、そのブルーミングする可能性のある方向には、電圧ＶＤＤにバイアスされているＮ＋拡散層２２２が形成されているため、ＰＤ７１ｐからあふれた電荷は、Ｎ＋拡散層２２２に流れ、ブルーミングが発生しないようにすることができる。
【０１６５】
また、図１９に示したように、Ｎ＋拡散層２２２は、リセットトランジスタ９２と接続されており、リセットトランジスタ９２を待機時にオンにしておくことにより、Ｎ＋拡散層２２２に流れてきた電荷を排出することができる。
【０１６６】
このように、画素５０ｐによると、第１の実施の形態における画素５０ａと同様の効果を得ることができることに加え、ブルーミングを抑制できる効果も得られる。
【０１６７】
さらに図１９を参照し、画素５０ｐの構成について説明を加える。図１９は、画素５０ｐの配線層側（光入射面の反対側）から見たときの平面図である。図１９では、画素アレイ部４１（図２）に配置されている２×２の４画素を図示してある。４画素中の１画素５０ｐに注目するに、図１９において、画素５０ｐの左側は、メモリ２１１が配置されている領域であり、右側は、ＰＤ７１ｐが配置されている領域である。
【０１６８】
ＰＤ７１ｐ上には、リセットトランジスタ９２、増幅トランジスタ９３、選択トランジスタ９４、およびウェルコンタクト部２３１が形成されている。また、ＰＤ７１ｐとメモリ２１１を跨ぐように、また非貫通に形成されているＤＴＩ２０１上に、読み出しゲート２１３が形成されている。
【０１６９】
メモリ２１１上には、書き込みゲート２１６と読み出しゲート２２０が形成されている。また上記したように、読み出しゲート２２０、増幅トランジスタ９３、およびＮ＋拡散層２２２は、ＦＤ配線２３２で接続されている。このＦＤ配線２３２は、非貫通に形成されているＤＴＩ２０１上を跨ぐように形成されている。
【０１７０】
また、画素５０ｐは、Ｓｉ基板７０ｐを貫通して形成されているＤＴＩ８２Ｐ（ＤＴＩ８２ｐ−１や８２ｐ−２）により囲まれた構成とされている。すなわち、画素５０ｐは、完全に分離した完全分離構造とされている。
【０１７１】
図２０を参照し、画素５０ｐの裏面側（光入射側）の構成について説明を加える。画素５０ｐの裏面側には、遮光膜７４が形成されている。ＤＴＩ８２ｐ−１内に形成されている充填剤８６と遮光膜７４−１は、接続されている。例えば、遮光膜７４−１をタングステン（Ｗ）などの金属材で形成し、充填剤８６も遮光膜７４−１を形成している金属材で形成し、充填剤８６と遮光膜７４−１を一体構成（連続的に構成）としても良い。以下の説明においては、充填剤８６と遮光膜７４は、同一の材料で連続的に構成されているとして説明を続ける。
【０１７２】
ＤＴＩ８２ｐ−２内の充填剤８６、遮光膜７４−２、ＤＴＩ２０１内の充填剤も、同一の材料で連続的に形成されている。遮光膜７４−２は、メモリ２１１の光入射面側に形成されている。よって、メモリ２１１は、遮光膜７４−２により、光入射面側から光が入射しないように構成され、ＤＴＩ８２ｐ−２とＤＴＩ２０１により、隣接する画素５０ｐ（ＰＤ７１ｐ）からの迷光が入射しないように構成されている。
【０１７３】
このように、メモリ２１１には光が入射しない構成されている一方で、ＰＤ７１ｐには、光を入射させるための開口部が設けられている。この開口部の中心（ＰＤ７１ｐの横方向の中心）と合うように、ＯＣＬ７６が形成されている。
【０１７４】
なお、画素５０ｐが、像面位相差検出用（ＺＡＦ）画素として用いられる場合、ＰＤ７１ｐの開口部分は、その半分が遮光膜７４で遮光された形状とされ、遮光膜７４に焦点が合うようにＯＣＬ７６の高さと曲率が調整される。
【０１７５】
このように、画素５０ｐを構成することで、上記したように、第１の実施の形態における画素５０ａと同様の効果を得ることができることに加え、ブルーミングを抑制できる効果も得られる。
【０１７６】
ここでは、各画素５０ｐで、選択トランジスタ９４などの各トランジスタを備える場合を例に挙げて説明を続けるが、図２１に示すように、複数の画素５０ｐで所定のトランジスタを共有する構成とした場合にも、本技術を適用することができる。一例として、図２１を参照し、縦方向に配置されている２画素５０ｐで、リセットトランジスタ９２と選択トランジスタ９４を共有した場合を説明する。
【０１７７】
図２１では、画素アレイ部４１（図２）に配置されている２×２の４画素を図示してある。縦方向に配置されている画素５０ｐ−１と画素５０ｐ−２が、共有画素とされている。
【０１７８】
画素５０ｐ−１上のＰＤ７１Ｐ−１上には、増幅トランジスタ９３−１、選択トランジスタ９４、ウェルコンタクト部２３１−１、およびＮ＋拡散層２２２−１が形成されている。画素５０ｐ−１上のＰＤ７１Ｐ−１とメモリ２１１−１に跨がるように読み出しゲート２１３−１が形成されている。また、画素５０ｐ−１上のメモリ２１１−１上には、書き込みゲート２１６−１と読み出しゲート２２０−１が形成されている。
【０１７９】
画素５０ｐ−２上のＰＤ７１Ｐ−２上には、増幅トランジスタ９３−２、リセットトランジスタ９２、ウェルコンタクト部２３１−２、およびＮ＋拡散層２２２−２が形成されている。画素５０ｐ−２１上のＰＤ７１Ｐ−２とメモリ２１１−２に跨がるように読み出しゲート２１３−２が形成されている。また、画素５０ｐ−２上のメモリ２１１−２上には、書き込みゲート２１６−２と読み出しゲート２２０−２が形成されている。
【０１８０】
画素５０ｐ−２の増幅トランジスタ９３−２、画素５０ｐ−２のＮ＋拡散層２２２−２、画素５０ｐ−１の増幅トランジスタ９３−１、画素５０ｐ−１のＮ＋拡散層２２２−１、画素５０ｐ−１の読み出しゲート２２０−１、および画素５０ｐ−２の読み出しゲート２２０−２は、ＦＤ配線２４１で接続されている。
【０１８１】
このように、２画素でリセットトランジスタ９２と選択トランジスタ９４と共有する構成としても良い。
【０１８２】
図２１に示した例は一例であり、例えば、増幅トランジスタ９３は、画素５０ｐ−１と画素５０ｐ−２のそれぞれに形成されている例を示したが、共有される構成とし、１つの増幅トランジスタ９３が、画素５０ｐ−１または画素５０ｐ−２のどちらか一方に形成されている構成としても良い。
【０１８３】
また、１つの増幅トランジスタ９３が、画素５０ｐ−１または画素５０ｐ−２のどちらか一方に形成されている構成とした場合、その増幅トランジスタ９３を配置する領域を大きくとれるため、大きな増幅トランジスタ９３を形成するようにしても良い。
【０１８４】
またリセットトランジスタ９２と増幅トランジスタ９３−２の位置を入れ替えた配置としても良い。
【０１８５】
図２１に示したように、増幅トランジスタ９３を２個形成した場合、または大きめの増幅トランジスタ９３を１個形成した場合、ランダムノイズを抑制することができる。
【０１８６】
また図２１に示したように、複数の画素で所定のトランジスタを共有する構成とすることで、画素サイズを縮小することができ、撮像装置の小型化を実現することができる。
【０１８７】
＜画素５０ｐの製造について＞
図２２を参照し、画素５０ｐの製造について簡便に説明を加える。
【０１８８】
工程Ｓ１０１において、Ｓｉ基板７０ｐが用意され、そのＳｉ基板７０ｐ上にトレンチが形成され、ＤＴＩ８２ｐに該当する部分が形成される。形成されたＤＴＩ８２ｐに、Ｐ型不純物が固相拡散のプロセスでドーピングされることで、Ｐ型固相拡散層８３が形成される。
【０１８９】
このドーピング（Ｐ型固相拡散層８３の形成）は、固相拡散でなくても、斜めイオン注入やプラズマドーピングで行うことも可能である。また、ＤＴＩ８２ｐの形成前に表面からレジストマスクを用いた複数回のイオン注入を行うことによりＰ型不純物層をあらかじめ形成しておく方法を用いても良い。
【０１９０】
この工程Ｓ１０１における固相拡散などの処理は、例えば、図６を参照して説明した固相拡散に関する処理を適用することができる。
【０１９１】
工程Ｓ１０２において、ＤＴＩ８２ｐ内に、ＳｉＯ２膜が形成された後、ポリシリコン２４２が充填される。その後、縦型トランジスタトレンチ２１４，２１７，２１９を備える読み出しゲート２１３、書き込みゲート２１６、および読み出しゲート２２０がそれぞれ形成される。そして、入射面側（図中下側）からＳｉ基板７０ｐが研磨され、例えば４ｕｍ程度の膜厚になるまで、薄肉化される。
【０１９２】
工程Ｓ１０３において、Ｓｉ基板７０ｐの光入射面側（工程Ｓ１０２においてトランジスタが形成された面と逆面）からエッチングが行われることで、ＤＴＩ２０１（非貫通に形成されるＤＴＩ）が形成される。その後、ＤＴＩ８２ｐに充填されていたポリシリコン２４２が除去される。ここまでの処理により、ＤＴＩ８２ｐ、ＤＴＩ２０１のいずれにも、充填剤が充填されていない状態となる。
【０１９３】
ＤＴＩ８２ｐとＤＴＩ２０１に、タングステンなどの金属材が充填される。また、この金属材により、Ｓｉ基板７０ｐの光入射面側に、膜（金属膜と記述する）が形成される。Ｓｉ基板７０ｐの光入射面側に形成された金属膜のうち、ＰＤ７１ｐの入射面側の金属膜がエッチングなどの処理が実行されることにより除去されることで、ＰＤ７１ｐの開口部が形成される。その後、ＰＤ７１ｐ、メモリ２１１、カラーフィルタ、ＯＣＬ７６などが形成される。
【０１９４】
このように、画素５０ｐを囲み、Ｓｉ基板７０ｐを貫通するＤＴＩ８２ｐと、ＰＤ７１ｐとメモリ２１１との間に非貫通に形成されるＤＴＩ２０１が、異なるタイミングで形成される。
【０１９５】
通常、固相拡散による処理は、高温で行われるが、そのような高温での処理（工程Ｓ１０１）の後に、遮光膜７４となる金属膜が形成（工程Ｓ１０３）されるため、金属膜が高温にさらされること無く処理を行うことができる。
【０１９６】
このように、第１４の実施の形態における画素５０ｐにおいては、ＰＤ７１ｐの側面は、ＤＴＩ８２で囲まれている構成とされているため、ＰＤ７１ｐからメモリ２１１に電荷が流れ込むようなことを防ぐことができ、メモリ２１１へのブルーミングを抑制することができる。
【０１９７】
また、ＰＤ７１ｐの上部に、Ｎ＋拡散層２２２を形成したため、ＰＤ７１ｐが飽和したときに、ＰＤ７１ｐからあふれ出した電荷を、Ｎ＋拡散層２２２で受け取ることができる構成となり、ＰＤ７１ｐが飽和したときでも、ＰＤ７１ｐからメモリ２１１に電荷が流れ込むようなことを防ぐことができ、メモリ２１１へのブルーミングを抑制することができる。
【０１９８】
また、ＰＤ７１ｐとメモリ２１１の側面に形成されているＤＴＩ８２ｐには、ｐ型固相拡散層８３ｐとＮ型固相拡散層８４ｐによる強電界領域が形成されているため、ＰＤ７１ｐやメモリ２１１の容量を増加させることができ、飽和信号量Ｑｓを確保することが可能となる。
【０１９９】
＜第１５の実施の形態＞
図２３は、本技術が適用された第１５の実施の形態における画素５０ｑの垂直方向の断面図である。
【０２００】
第１５の実施の形態では、ＤＴＩ８２がＳＴＩ７８に形成されている点が、第１４の実施の形態と異なり、その他の構成は第１４の実施の形態と同様であり、同様の部分には、同一の符号を付し、適宜説明を省略する。
【０２０１】
図２３に示した画素５０ｑにおいては、アクティブ領域７７に形成されているＳＴＩ７８ｑが、ＤＴＩ８２ｑが形成される部分まで形成（画素５０ｑの端部まで形成）されている。そして、そのＳＴＩ７８ｑの下部にＤＴＩ８２ｑが形成されている。
【０２０２】
換言すれば、ＤＴＩ８２ｑが形成されている部分に、ＳＴＩ７８ｑが形成され、ＳＴＩ７８ｑとＤＴＩ８２ｑが接するような位置に、ＳＴＩ７８ｑとＤＴＩ８２ｑが形成されている。
【０２０３】
このような形成とすることで、ＳＴＩ７８ｑとＤＴＩ８２ｑを別の位置に形成する場合（例えば、第１４の実施の形態における画素５０ｐ（図２０））と比べ、画素５０ｑを小型化することが可能となる。
【０２０４】
また第１５の実施の形態における画素５０ｑによっても、第１４の実施の形態における画素５０ａと同様の効果、すなわち、Dark特性が悪化することを防ぐことができるという効果や、ブルーミングを抑制する効果を得ることができる。
【０２０５】
＜第１６の実施の形態＞
図２４は、本技術が適用された第１６の実施の形態における画素５０ｒの水平方向の平面図であり、図２５は、図２４に示した画素５０ｒの線分Ａ−Ａ’で切断したときの画素５０ｒの垂直方向の断面図である。
【０２０６】
上記した第１４、第１５の実施の形態では、埋め込み型のＰＤ７１と埋め込み型のメモリ２１１である場合を例に挙げた説明を行ったが、ＰＤ７１とメモリ２１１のどちらか一方が埋め込み型であり、他方が埋め込み型ではない画素５０に対しても、本技術を適用することができる。図１６の実施の形態における画素５０ｒは、ＰＤ７１ｒが埋め込み型で形成され、メモリ２１１ｒは埋め込み型ではなく形成されている。
【０２０７】
図２５に示した画素５０ｒのメモリ２１１ｒは、Ｓｉ基板７０の表面も使われて形成されている。このような構成とすることで、ゲート直下のＳｉ基板７０ｒ表面付近に電荷を蓄積できるようになり、メモリ２１１ｒの容量を大きくすることが可能となる。
【０２０８】
画素５０ｒにおいて、図２５中上下方向を高さ方向としたとき、ＰＤ７１ｒの高さを高さＨ１、メモリ２１１ｒの高さを高さＨ２、ＤＴＩ２０１の高さを高さＨ３とすると、以下のような関係が満たされる。
ＰＤ７１ｒの高さＨ１＜ＤＴＩ２０１の高さＨ３＜メモリ２１１ｒの高さＨ２
【０２０９】
このようにメモリ２１１ｒを、埋め込み型ではないメモリ２１１ｒとすることで、縦型トランジスタトレンチを有しないゲートとすることができる。すなわち、図２５に示したように、メモリ２１１ｒにＰＤ７１ｒから読み出された電荷を書き込む書き込みゲート２１６ｒは、縦型トランジスタトレンチを有しないゲートで形成されている。また、この書き込みゲート２１６ｒは、メモリ２１１ｒからの電荷を読み出すメモリゲートも兼ねている。
【０２１０】
また、メモリ２１１ｒの上方には、転送トランジスタゲート２６１も形成されている。平面においては、図２５に示すように、メモリ２１１ｒが形成されている領域の端側に、転送トランジスタゲート２６１は形成されている。
【０２１１】
図２４に示したように、画素５０ｒのＰＤ７１ｒ上には、リセットトランジスタ９２、増幅トランジスタ９３、選択トランジスタ９４、およびウェルコンタクト部２３１が形成されている。また、ＰＤ７１ｒとメモリ２１１ｒを跨ぐように、ＤＴＩ２０１上には、読み出しゲート２１３が形成されている。メモリ２１１ｒ上には、書き込みゲート２１６ｒと転送トランジスタゲート２６１が形成されている。
【０２１２】
図２５に示したように、画素５０ｒは、Ｎ＋拡散層２２２が形成されているため、ＰＤ７１ｒが飽和したときに、ＰＤ７１ｒからの電荷が、メモリ２１１ｒに流れ込むことがない。
【０２１３】
第１６の実施の形態における画素５０ｒによっても、第１４の実施の形態における画素５０ａと同様の効果、すなわち、Dark特性が悪化することを防ぐことができるという効果や、ブルーミングを抑制する効果を得ることができる。
【０２１４】
＜第１７の実施の形態＞
図２６は、本技術が適用された第１７の実施の形態における画素５０ｓの水平方向の平面図であり、図２７は、図２６に示した画素５０ｓの線分Ａ−Ａ’で切断したときの画素５０ｓの垂直方向の断面図である。
【０２１５】
第１７の実施の形態における画素５０ｓは、上記した第１４の実施の形態における画素５０ｐに、転送ゲート２７１を追加した点で異なり、他の構成は第１４の実施の形態における画素５０ｐと同様とされている。
【０２１６】
図２７に示した画素５０ｐを参照するに、画素５０ｐの表面側（図中上側）には、ＰＤ７１ｓからの電荷を読み出す読み出しゲート２１３、読み出された電荷をメモリ２１１ｓに転送する転送ゲート２７１、転送された電荷をメモリ２１１ｓに書き込む書き込みゲート２１６、およびメモリ２１１ｓに書き込まれた電荷を読み出す読み出しゲート２２０が形成されている。
【０２１７】
これらのゲートのうち、読み出しゲート２１３、書き込みゲート２１６、および読み出しゲート２２０は、それぞれ縦型トランジスタトレンチ２１４、縦型トランジスタトレンチ２１７、および縦型トランジスタトレンチ２１９を備える構成とされている。
【０２１８】
このようなゲートの配置について、さらに、図２６の平面図に戻り、説明を加える。図２６に示したように、画素５０ｓのＰＤ７１ｓ上には、リセットトランジスタ９２、選択トランジスタ９４、およびウェルコンタクト部２３１が形成されている。また、ＰＤ７１ｓとメモリ２１１ｓを跨ぐように、ＤＴＩ２０１ｓ−１上には、読み出しゲート２１３が形成されている。
【０２１９】
また、ＰＤ７１ｓとメモリ２１１ｓとの間に存在するPwell領域７７上には、転送ゲート２７１が形成されている。この転送ゲート２７１は、ＤＴＩ２０１ｓ−２上を跨ぐように形成されている。また、ＰＤ７１ｓとメモリ２１１ｓとの間に存在するPwell領域７７には、Ｎ＋拡散層２７２（図２６）も形成されている。
【０２２０】
メモリ２１１ｓ上には、書き込みゲート２１６、読み出しゲート２２０、および増幅トランジスタ９３が形成されている。
【０２２１】
図２６、図２７に示した画素５０ｒを参照するに、ＰＤ７１ｓとメモリ２１１ｓとの間には、ＤＴＩ２０１ｓ−１とＤＴＩ２０１ｓ−２が形成され、このＤＴＩ２０１ｓ−１とＤＴＩ２０１ｓ−２との間は、Pwell領域７７とされている。
【０２２２】
ここでは、ＤＴＩ２０１ｓ−１とＤＴＩ２０１ｓ−２の２本のＤＴＩが形成されている場合を例示したが、ＤＴＩ２０１ｓ−１とＤＴＩ２０１ｓ−２のどちらか一方のＤＴＩのみが形成されている構成とすることも可能である。また、ＤＴＩ２０１ｓ−１とＤＴＩ２０１ｓ−２は、同一形状で形成しても良いが、異なる形状、例えば、一方を他方より太く形成したり、一方を他方より高く形成したりすることも可能である。
【０２２３】
なお、図２６、図２７に示した画素５０ｒのゲートの配置位置、形状、大きさなどは一例であり、他の配置位置、形状、大きさなどでも良い。例えば、転送ゲート２７１を、図示した長さよりも長くし、読み出しゲート２１３を短くした形状などでも良い。
【０２２４】
図２７を参照するに、ＤＴＩ２０１ｓ−１、ＤＴＩ２０１ｓ−２、およびＤＴＩ８２ｓ−２は、遮光膜７４ｓ−２を介して接続され、連続的に形成されている。このように、第１７の実施の形態における画素５０ｓにおいても、ＰＤ７１ｐは、埋め込み型に形成され、かつ、周りがＤＴＩ８２ｐとＤＴＩ２０１ｓにより囲まれている構成とされているため、電荷が、上方（図２７において上側、入射面の反対側）以外にはブルーミングしない構成とされている。
【０２２５】
さらに、そのブルーミングする可能性のある方向には、電圧ＶＤＤにバイアスされているＮ＋拡散層２２２が形成されているため、ＰＤ７１ｓからあふれた電荷は、Ｎ＋拡散層２２２に流れ、ブルーミングが発生しないようにすることができる。
【０２２６】
また、ＰＤ７１ｓからメモリ２１１ｓまでにＤＴＩ２０１ｓ−１とＤＴＩ２０１ｓ−２の２本のＤＴＩが形成されている。このことにより、メモリ２１１ｓへのスミア抑制効果を高めることが可能となる。さらに、２本のＤＴＩを形成することで、ブルーミングが発生する可能性を、１本のＤＴＩのときと比べて低くすることが可能である。
【０２２７】
さらに、転送ゲート２７１を設けることで、より確実に、ＰＤ７１ｓからメモリ２１１に電荷を移動させることができる。画素５０ｓにおいては、ＰＤ７１ｓから読み出された電荷は、一度、転送ゲート２７１下、または転送ゲート２７１下とメモリ２１１ｓの両方に保持される。その後読み出しゲート２１３をオフにした後、転送ゲート２７１下からメモリ２１１ｓに全ての電荷が移動される。
【０２２８】
このメモリ２１１ｓへの電荷の移動時に、読み出しゲート２１３がオフにされているため、ＰＤ７１ｓに電荷が逆流してしまうようなことを防ぐことができる。よって、画素５０ｓによれば、ＰＤ７１ｓからメモリ２１１に電荷をより確実に移動させることができる。
【０２２９】
第１７の実施の形態における画素５０ｓによっても、第１４の実施の形態における画素５０ａと同様の効果、すなわち、Dark特性が悪化することを防ぐことができるという効果や、ブルーミングを抑制する効果を得ることができる。さらに、第１７の実施の形態における画素５０ｓによれば、ＰＤ７１ｓからメモリ２１１に電荷をより確実に移動させることができる。
【０２３０】
＜第１８の実施の形態＞
図２８は、本技術が適用された第１８の実施の形態における画素５０ｔの水平方向の平面図であり、図２９は、図２８に示した画素５０ｔの線分Ａ−Ａ’で切断したときの画素５０ｔの垂直方向の断面図である。
【０２３１】
第１８の実施の形態における画素５０ｔは、第１６の実施の形態における画素５０ｒと第１７の実施の形態における画素５０ｓを組み合わせたような構成とされている。すなわち、第１８の実施の形態における画素５０ｔは、第１６の実施の形態における画素５０ｒと同じく、メモリ２１１ｔが埋め込み型ではない構成とされ、第１７の実施の形態における画素５０ｓと同じく、転送ゲート２７１を備える構成とされている。
【０２３２】
画素５０ｔのメモリ２１１ｔは、Ｓｉ基板７０の表面も使われて形成されている。このような構成とすることで、ゲート直下のＳｉ基板７０ｔ表面付近にも電荷を蓄積できるようになり、メモリ２１１ｔの容量を大きくすることが可能となる。
【０２３３】
画素５０ｔにおいて、図２９中上下方向を高さ方向としたとき、ＰＤ７１ｔの高さを高さＨ１、メモリ２１１ｔの高さを高さＨ２、ＤＴＩ２０１の高さを高さＨ３とすると、以下のような関係が満たされる。
ＰＤ７１ｔの高さＨ１＜ＤＴＩ２０１の高さＨ３＜メモリ２１１ｔの高さＨ２
【０２３４】
このようにメモリ２１１ｔを、埋め込み型ではないメモリ２１１ｔとすることで、縦型トランジスタトレンチを有しないゲートとすることができる。すなわち、図２９に示したように、メモリ２１１ｔにＰＤ７１ｔから読み出された電荷を転送する転送ゲート２７１とメモリゲート２８１は、縦型トランジスタトレンチを有しないゲートで形成されている。メモリゲート２８１は、メモリ２１１ｔからの電荷の書き込みと読み出しを行うゲートである。
【０２３５】
転送ゲート２７１を設けることで、ＰＤ７１ｔから読み出された電荷は、一度、転送ゲート２７１下、または転送ゲート２７１下とメモリ２１１ｔの両方に保持される。その後読み出しゲート２１３をオフにした後、転送ゲート２７１下からメモリ２１１ｔに全ての電荷が移動される。よって、より確実に、ＰＤ７１ｓからメモリ２１１に電荷を移動させることができる。
【０２３６】
図２８に示したように、画素５０ｔのＰＤ７１ｔ上には、リセットトランジスタ９２、増幅トランジスタ９３、選択トランジスタ９４、およびウェルコンタクト部２３１が形成されている。また、ＰＤ７１ｔとメモリ２１１ｔを跨ぐように、ＤＴＩ２０１ｔ−１上には、読み出しゲート２１３が形成されている。
【０２３７】
また、ＰＤ７１ｔとメモリ２１１ｔとの間に存在するPwell領域７７上には、転送ゲート２７１が形成されている。この転送ゲート２７１は、ＤＴＩ２０１ｔ−２上を跨ぐように形成されている。また、ＰＤ７１ｔとメモリ２１１ｔとの間に存在するPwell領域７７には、Ｎ＋拡散層２７２も形成されている。メモリ２１１ｔ上には、メモリゲート２８１と転送トランジスタゲート２６１が形成されている。
【０２３８】
図２５に示したように、画素５０ｔは、Ｎ＋拡散層２２２が形成されているため、ＰＤ７１ｔが飽和したときに、ＰＤ７１ｔからの電荷が、メモリ２１１ｔに流れ込むことがない。
【０２３９】
第１８の実施の形態における画素５０ｔによっても、第１４の実施の形態における画素５０ａと同様の効果、すなわち、Dark特性が悪化することを防ぐことができるという効果や、ブルーミングを抑制する効果を得ることができる。さらに、第１８の実施の形態における画素５０ｔによれば、ＰＤ７１ｔからメモリ２１１ｔに電荷をより確実に移動させることができる。
【０２４０】
＜第１９の実施の形態＞
図３０は、本技術が適用された第１９の実施の形態における画素５０ｕの水平方向の平面図であり、図３１は、図３０に示した画素５０ｕの線分Ａ−Ａ’で切断したときの画素５０ｕの垂直方向の断面図であり、図３２は、図３０に示した画素５０ｕの線分Ｂ−Ｂ’で切断したときの画素５０ｕの垂直方向の断面図である。
【０２４１】
上記した第１４乃至第１８の実施の形態では、埋め込み型のＰＤ７１である場合を例に挙げた説明を行ったが、ＰＤ７１が埋め込み型ではない画素５０に対しても、本技術を適用することができる。図３０乃至図３２に示した画素５０ｕは、ＰＤ７１ｕが埋め込み型ではなく形成され、メモリ２１１ｒは埋め込み型で形成されている。
【０２４２】
図３１に示した画素５０ｕのＰＤ７１ｕは、Ｓｉ基板７０の表面も使われて形成されている。このような構成とすることで、電界を確保して飽和信号量Ｑｓを向上させることができる。
【０２４３】
画素５０ｕにおいて、図３１中上下方向を高さ方向としたとき、ＰＤ７１ｕの高さを高さＨ１、メモリ２１１ｕの高さを高さＨ２、ＤＴＩ２０１の高さを高さＨ３とすると、以下のような関係が満たされる。
メモリ２１１ｕの高さＨ２＜ＤＴＩ２０１の高さＨ３＜ＰＤ７１ｕの高さＨ１
【０２４４】
このようにＰＤ７１ｕを、埋め込み型ではないＰＤ７１ｕとすることで、縦型トランジスタトレンチを有しないゲートとすることができる。すなわち、図３１に示したように、ＰＤ７１ｕから電荷を読み出す読み出しゲート２９１は、縦型トランジスタトレンチを有しないゲートで形成されている。
【０２４５】
メモリ２１１ｕは、埋め込み型で形成されているため、書き込みゲート２１６は、縦型トランジスタトレンチ２１７を備え、読み出しゲート２２０は、縦型トランジスタトレンチ２１９を備える構成とされている。
【０２４６】
画素５０ｕは、ＰＤ７１ｕが飽和したときに、ＰＤ７１ｕからの電荷が、メモリ２１１ｕに流れ込むことがないように、Ｎ＋拡散層２９３が形成されている。このＮ＋拡散層２９３は、図３２に示すように、アンプゲート２９２の近傍であり、ＤＴＩ２０１とアンプゲート２９２との間に形成されている。この場合、Ｎ＋拡散層２９３は、増幅トランジスタ９３のドレインに形成されている。
【０２４７】
また、図３０の平面図に示したように、リセットトランジスタ９２のドレインにも、Ｎ＋拡散層２２２ｕが形成されている。Ｎ＋拡散層２９３とＮ＋拡散層２２２ｕは、電圧ＶＤＤにバイアスされている。
【０２４８】
図５０ｕにおいては、ＰＤ７１ｕが飽和したとき、Ｎ＋拡散層２９３やＮ＋拡散層２２２ｕに電荷が流れ込むため、また、ＰＤ７１ｕの周りは、ＤＴＩ８２ｕやＤＴＩ２０１により囲まれている構成とされているため、ブルーミングが発生しないようにすることができる。
【０２４９】
画素５０ｕの平面において、図３０に示したように、読み出しゲート２９１が、ＰＤ７１ｕとメモリ２１１ｕを跨ぐように、ＤＴＩ２０１上に形成されている。また、メモリ２１１ｕ上には、リセットトランジスタ９２、増幅トランジスタ９３、選択トランジスタ９４、およびウェルコンタクト部２３１が形成されている。また、上記したように、リセットトランジスタ９２のドレインは、Ｎ＋拡散層２２２ｕとされ、増幅トランジスタ９３のドレインは、Ｎ＋拡散層２９３とされている。
【０２５０】
このように、画素５０ｕは、Ｎ＋拡散層２２２ｕやＮ＋拡散層２９３が形成されているため、ＰＤ７１ｕが飽和したときに、ＰＤ７１ｕからの電荷が、メモリ２１１ｕに流れ込むことがない。
【０２５１】
画素５０ｕは、上記した画素５０、例えば画素５０ｐ（図２０）と同様の製造工程（例えば、図２２を参照して説明した工程）で製造することができる。製造する際、画素５０ｕのＮ＋拡散層２９３（Ｎ＋拡散層２２２ｕ）は、以下に示すような位置に形成される。
【０２５２】
画素５０ｕの場合、ＰＤ７１ｕとの間に、ＳＴＩが形成されていないため、この部分のポテンシャルバリアが低くならないように、Ｎ＋拡散層２９３（Ｎ＋拡散層２２２ｕ）とＰＤ７１ｕとの距離は、ある程度離れた位置とする必要がある。
【０２５３】
一方で、Ｎ＋拡散層２９３（Ｎ＋拡散層２２２ｕ）とＰＤ７１ｕとの距離を取り過ぎると、ポテンシャルバリアが高くなりすぎ、ブルーミング先として機能しなくなる可能性がある。Ｎ＋拡散層２９３（Ｎ＋拡散層２２２ｕ）とＰＤ７１ｕとの距離は、このようなことが考慮されて設定される。一例として、Ｎ＋拡散層２９３（Ｎ＋拡散層２２２ｕ）とＰＤ７１ｕとの距離は、０．２ｕｍ〜１ｕｍ程度に設定できる。
【０２５４】
第１９の実施の形態における画素５０ｕによっても、第１４の実施の形態における画素５０ａと同様の効果、すなわち、Dark特性が悪化することを防ぐことができるという効果や、ブルーミングを抑制する効果を得ることができる。
【０２５５】
なお、図示はしないが、第１９の実施の形態と第１４乃至第１８の実施の形態を組み合わせることも可能である。
【０２５６】
例えば、第１５の実施の形態（図２３）と第１９の実施の形態を組み合わせ、ＳＴＩ７８に、ＤＴＩ８２を形成した構成とすることもできる。また、第１７の実施の形態（図２７）と、第１９の実施の形態を組み合わせ、転送ゲート２７１に該当するゲートが、読み出しゲート２９１（図３１）と書き込みゲート２１６との間に形成されている構成とすることも可能である。
【０２５７】
＜第２０の実施の形態＞
図３３は、本技術が適用された第２０の実施の形態における画素５０ｖの水平方向の平面図であり、図３４は、図３３に示した画素５０ｖにおけるＰＤ７１ｖとメモリ２１１ｖの位置関係を示す図であり、図３５は、図３３に示した画素５０ｖの線分Ａ−Ａ’で切断したときの画素５０ｖの垂直方向の断面図である。
【０２５８】
第２０の実施の形態は、上記した第１４乃至第１９の実施の形態のいずれに対しても適用できる。すなわち、以下に説明する第２０の実施の形態は、ＰＤ７１とメモリ２１１が、両方とも埋め込み型で形成されている場合に対しても適用できるし、ＰＤ７１とメモリ２１１の一方が埋め込み型で形成されている場合にも適用できる。
【０２５９】
ここでは、ＰＤ７１が、埋め込み型で形成され、メモリ２１１が、埋め込み型ではない場合を例に挙げて説明を続ける。
【０２６０】
第２０の実施の形態における画素５０ｖは、第１８の実施の形態における画素５０ｔ（図２８、図２９）と基本的な構成は同様であるため、その詳細な説明は省略する。第２０の実施の形態における画素５０ｖは、第１８の実施の形態における画素５０ｔと同じく、転送ゲート２７１ｖを備える構成とされているが、画素５０ｖの転送ゲート２７１ｖは、画素５０ｔの転送ゲート２７１よりも長く形成されている。
【０２６１】
図３３を参照するに、転送ゲート２７１ｖは、ＤＴＩ８２ｖ−２が形成されている辺に沿って、読み出しゲート２１３とメモリゲート２８１の部分を除いた部分に形成されている。このように、転送ゲート２７１ｖを長く形成することで、ＰＤ７１ｖとメモリ２１１ｖを離れた位置に配置することができる。このことについて、図３４を参照して説明する。
【０２６２】
図３４は、画素５０ｖの水平方向の平面図であり、ＰＤ７１ｖとメモリ２１１ｖの位置を表した図である。ＰＤ７１ｖは、画素５０ｖの図中右上側に、四角形状で形成されている。図３３を合わせて参照するに、ＰＤ７１ｖは、リセットトランジスタ９２、増幅トランジスタ９３、選択トランジスタ９４、およびウェルコンタクト部２３１が形成されている領域に形成されている。
【０２６３】
メモリ２１１ｖは、画素５０ｖの図中下側に、四角形状で形成されている。図３３を合わせて参照するに、メモリ２１１ｖは、メモリゲート２８１ｖの直下に形成されている。
【０２６４】
ＰＤ７１ｖは、ＤＴＩ２０１以外の部分は、Ｓｉ基板７０を貫通するように形成されたＤＴＩ８２ｖで囲まれている。このＤＴＩ８２ｖで囲まれている部分は、ＰＤ７１ｖからメモリ２１１ｖに光が漏れるようなことを防ぐことができる構造とされている。
【０２６５】
ＤＴＩ２０１は、Ｓｉ基板７０を非貫通に形成されている。このＤＴＩ２０１の部分、換言すれば、非貫通の部分のPwell領域７７を介して、ＰＤ７１ｖからメモリ２１１ｖに光が漏れる可能性がある。しかしながら、ＰＤ７１ｖから、ＤＴＩ２０１ｖを通り、転送ゲート２７１ｖの直下のPwell領域７７を通り、メモリ２１１ｖに達する距離は長く、またＤＴＩ２０１ｖの近傍には、メモリ２１１ｖは形成されていないため、ＰＤ７１ｖからメモリ２１１ｖに光が漏れるようなことを防ぐことできる。
【０２６６】
すなわち、第２０の実施の形態における画素５０ｖは、ＰＤ７１ｖとメモリ２１１ｖが離れた位置に配置されているため、上記した実施の形態よりも、迷光成分を抑制することができる。
【０２６７】
図３５に示した画素５０ｖの垂直方向の断面図を参照する。ここでは、メモリ２１１ｖは、埋め込み型ではない構造を例に挙げて説明しているため、図３５に示したように、メモリ２１１ｖは、Ｓｉ基板７０の表面も使われて形成されている。このような構成とすることで、ゲート直下のＳｉ基板７０ｖ表面付近にも電荷を蓄積できるようになり、メモリ２１１ｖの容量を大きくすることが可能となる。
【０２６８】
また、図２９に示した画素５０ｔと同じく、メモリ２１１ｖにＰＤ７１ｖから読み出された電荷を転送する転送ゲート２７１とメモリゲート２８１は、縦型トランジスタトレンチを有しないゲートで形成されている。転送ゲート２７１ｖを設けることで、ＰＤ７１ｖから読み出された電荷は、一度、転送ゲート２７１ｖ下、または転送ゲート２７１ｖ下とメモリ２１１ｖの両方に保持される。その後読み出しゲート２１３をオフにした後、転送ゲート２７１ｖ下からメモリ２１１ｖに全ての電荷が移動される。よって、より確実に、ＰＤ７１ｖからメモリ２１１ｖに電荷を移動させることができる。
【０２６９】
図３３乃至図３５に示した画素５０ｖでは、ＤＴＩ２０１ｖが１本だけ形成されている場合を例示したが、例えば、図２８、図２９に示したように、ＤＴＩ２０１ｔ−１とＤＴＩ２０１ｔ−２に該当するＤＴＩ２０１ｖ−１とＤＴＩ２０１ｖ−２の２本のＤＴＩが形成されているように構成することも可能である。
【０２７０】
第２０の実施の形態における画素５０ｖも、Ｎ＋拡散層２２２が形成されているため、ＰＤ７１ｖが飽和したときに、ＰＤ７１ｖからの電荷が、メモリ２１１ｖに流れ込むことがない。
【０２７１】
第２０の実施の形態における画素５０ｖによっても、第１４の実施の形態における画素５０ａと同様の効果、すなわち、Dark特性が悪化することを防ぐことができるという効果や、ブルーミングを抑制する効果を得ることができる。また、第２０の実施の形態における画素５０ｖによれば、ＰＤ７１ｖからメモリ２１１ｖに電荷をより確実に移動させることができる。さらに、第２０の実施の形態における画素５０ｖによれば、迷光成分をより抑制することができる。
【０２７２】
＜第２０−２の実施の形態＞
図３３乃至図３５を参照して説明した実施の形態を、第２０−１の実施の形態とする。第２０−１の実施の形態における画素５０ｖは、ＰＤ７１ｖとメモリ２１１ｖが離れた位置に配置されているため、転送ゲート２７１ｖが長く形成されている。転送ゲート２７１ｖが長く形成されることにより、転送効率が低下する可能性がある。
【０２７３】
ＰＤ７１ｖからメモリ２１１ｖへの電荷の転送効率を向上させるために、図３６、図３７に示すような多段の転送ゲートを設けても良い。図３６、図３７に示す画素５０ｖ’を、第２０−２の実施の形態とし、第２０−１の実施の形態における画素５０ｖと区別するために、画素５０ｖと異なる部分にはダッシュを付して記述する。
【０２７４】
図３６は、本技術が適用された第２０−２の実施の形態における画素５０ｖ’の水平方向の平面図であり、図３７は、図３６に示した画素５０ｖ’の線分Ａ−Ａ’で切断したときの画素５０ｖ’の垂直方向の断面図である。
【０２７５】
画素５０ｖ’の転送ゲート２７１ｖ’は、転送ゲート２７１ｖ’−１と転送ゲート２７１ｖ’−２の２段構成になっている点が、図３３に示した画素５０ｖと異なり、他の部分は同一である。
【０２７６】
このように、転送ゲート２７１ｖ’を多段で構成することで、ＰＤ７１ｖからメモリ２１１ｖに電荷を転送する距離が長いような構成であっても、転送効率が悪化するようなことを防いだ転送を行うことが可能となる。
【０２７７】
なお、ここでは、転送ゲート２７１ｖ’が２段の場合を例に挙げて説明したが、２段以上に構成されていても良い。
【０２７８】
図３６、図３７に示した画素５０ｖ’では、ＤＴＩ２０１ｖ’が１本だけ形成されている場合を例示したが、２以上の非貫通のＤＴＩが形成されているように構成することも可能である。
【０２７９】
第２０−２の実施の形態における画素５０ｖ’も、Ｎ＋拡散層２２２が形成されているため、ＰＤ７１ｖが飽和したときに、ＰＤ７１ｖからの電荷が、メモリ２１１ｖに流れ込むことがない。
【０２８０】
第２０−２の実施の形態における画素５０ｖ’によっても、Dark特性が悪化することを防ぐことができるという効果や、ブルーミングを抑制する効果を得ることができる。また、第２０−２の実施の形態における画素５０ｖ’によれば、ＰＤ７１ｖからメモリ２１１ｖに電荷をより確実に移動させることができる。さらに、第２０−２の実施の形態における画素５０ｖ’によれば、迷光成分をより抑制することができる。
【０２８１】
＜第２０−３の実施の形態＞
画素５０ｖのさらに他の構成について説明する。図３８は、本技術が適用された第２０−３の実施の形態における画素５０ｖ”の水平方向の平面図であり、図３９は、図３８に示した画素５０ｖ”の線分Ｂ−Ｂ’で切断したときの画素５０ｖ”の垂直方向の断面図である。画素５０ｖ”の線分Ａ−Ａ’で切断したときの画素５０ｖ”の垂直方向の断面図は、図３５に示した断面図となる。
【０２８２】
第２０−３の実施の形態における画素５０ｖ”は、第２０−１の実施の形態における画素５０ｖと基本的な構成は同様であるため、同様な部分には同一の符号を付し、その説明は省略する。第２０−３の実施の形態における画素５０ｖ”は、第２０−１の実施の形態における画素５０ｖに、ドレイン排出部２７３が追加されている点が異なり、他の部分は同一である。
【０２８３】
ドレイン排出部２７３は、転送ゲート２７１ｖ”が形成されている領域とＤＴＩ８２ｖ−３との間の領域に形成されている。図３９に示した断面図を参照するに、ドレイン排出部２７３は、Ｎ＋拡散層２２２（図３５）と同じ構成とされており、Ｎ型の不純物の濃度が高い領域とされ、両側にＳＴＩ７８”が形成されている。また、ドレイン排出部２７３は、Ｓｉ基板７０内に形成されているＮ＋層２７４と接続されている。
【０２８４】
このＮ＋層２７４は、転送ゲート２７１ｖ”には接触しないように形成されている。換言すれば、転送ゲート２７１ｖ”が形成されているＳｉ基板７０の表面側の領域を避けるようにＮ＋層２７４は、形成されている。
【０２８５】
また、ドレイン排出部２７３は、電圧ＶＤＤにバイアスされている。Ｎ＋層２７４に蓄積された電荷は、ドレイン排出部２７３に電圧ＶＤＤが印加されることにより、ドレイン排出部２７３から排出される構成とされている。
【０２８６】
このように、ドレイン排出部２７３を設けることで、ＰＤ７１ｖ”に入射された入射光が、非貫通に形成されているＤＴＩ２０１ｖから、転送ゲート２７１ｖ”が形成されている側に漏れ込んだとしても、Ｎ＋層２７４で光電変換され、光電変換された電荷をドレイン排出部２７３から排出することができる。よって、迷光成分を抑制することができる。
【０２８７】
図３８に示した画素５０Ｖ”は、第２０−１の実施の形態の画素５０ｖ（図３３）に対して、ドレイン排出部２７３を追加した場合を例に挙げて説明したが、第２０−２の実施の形態の画素５０ｖ’（図３６）に対してドレイン排出部２７３を追加した構成としても良い。すなわち、ドレイン排出部２７３を追加した構成とし、多段の転送ゲート２７１ｖ”が形成されている構成とすることもできる。
【０２８８】
また、図３８に示した画素５０ｖ”では、ＤＴＩ２０１ｖ’が１本だけ形成されている場合を例示したが、２以上の非貫通なＤＴＩが形成されているように構成することも可能である。
【０２８９】
第２０−３の実施の形態における画素５０ｖ”も、Ｎ＋拡散層２２２が形成されているため、ＰＤ７１ｖが飽和したときに、ＰＤ７１ｖからの電荷が、メモリ２１１ｖに流れ込むことがない。
【０２９０】
第２０−３の実施の形態における画素５０ｖ”によっても、Dark特性が悪化することを防ぐことができるという効果や、ブルーミングを抑制する効果を得ることができる。また、第２０−３の実施の形態における画素５０ｖ”によれば、ＰＤ７１ｖからメモリ２１１ｖに電荷をより確実に移動させることができる。さらに、第２０−３の実施の形態における画素５０ｖ”によれば、迷光成分をより抑制することができる。
【０２９１】
＜第２１の実施の形態＞
図４０は、本技術が適用された第２１の実施の形態における画素５０ｗの水平方向の平面図であり、配線層側から見たときの図である。図４０に示した画素５０ｗの線分Ａ−Ａ’で切断したときの画素５０ｗの垂直方向の断面図は、図３５に示した断面図となる。図４１は、図４０に示した画素５０ｗの水平方向の平面図であり、光入射面側から見たときの図である。
【０２９２】
第２１の実施の形態は、上記した第１４乃至第１９の実施の形態のいずれに対しても適用できる。すなわち、以下に説明する第２１の実施の形態は、ＰＤ７１とメモリ２１１が、両方とも埋め込み型で形成されている場合に対しても適用できるし、ＰＤ７１とメモリ２１１の一方が埋め込み型で形成されている場合にも適用できる。
【０２９３】
ここでは、ＰＤ７１が、埋め込み型で形成され、メモリ２１１が、埋め込み型ではない場合を例に挙げて説明を続ける。
【０２９４】
第２１の実施の形態における画素５０ｗは、第２０の実施の形態における画素５０ｖ（図３３）と基本的な構成は同様であるため、その詳細な説明は省略する。第２１の実施の形態における画素５０ｗは、第２０の実施の形態における画素５０ｖと同じく、転送ゲート２７１ｗを備える構成とされているが、画素５０ｗの転送ゲート２７１ｗは、画素５０ｖの転送ゲート２７１ｖよりも長く形成されている。また、画素５０ｗの読み出しゲート２１３ｗは、画素５０ｖの読み出しゲート２１３よりも長く形成されている。
【０２９５】
図４０を参照するに、転送ゲート２７１ｗは、ＤＴＩ８２ｗ−２が形成されている辺に沿って、また、メモリゲート２８１ｗ側に一方の先端が直下に曲がる形状で形成されている。転送ゲート２７１ｗは、Ｌ字型に形成されている。また読み出しゲート２１３ｗも、Ｌ字型に形成されている。読み出しゲート２１３ｗは、ＤＴＩ８２ｗ−５が形成されている辺に沿って、また、ＰＤ７１ｗ側に一方の先端が直下に曲がる形状で形成されている。
【０２９６】
図４１を参照するに、画素５０ｗの光入射面側には、遮光膜２７５が形成されている。遮光膜２７５は、画素５０ｗのうち、ＰＤ７１ｗが形成されている領域以外の領域に形成されている。換言すれば、メモリ２１１ｗや転送ゲート２７１ｗが形成されている領域上は、遮光膜２７５が形成されている。入射光が、メモリ２１１ｗには入射しないように、遮光膜２７５がメモリ２１１ｗ上に形成されている。
【０２９７】
図４１に示すように、ＰＤ７１ｗは、画素５０ｗの図中右上側の遮光膜２７５が形成されていない領域に形成されている。メモリ２１１ｗは、画素５０ｗの図中下側に、四角形状で形成されている。
【０２９８】
なお図示はしていないが、他の実施の形態における画素５０もＰＤ７１以外の部分は遮光膜２７５で覆われ、メモリなどに迷光成分が入射しない構成とされている。
【０２９９】
ＰＤ７１ｗは、ＤＴＩ２０１ｗ以外の部分は、Ｓｉ基板７０を貫通するように形成されたＤＴＩ８２ｗで囲まれている。このＤＴＩ８２ｗで囲まれている部分は、ＰＤ７１ｗからメモリ２１１ｗに光が漏れるようなことを防ぐことができる構造とされている。
【０３００】
ＤＴＩ２０１ｗは、Ｓｉ基板７０を非貫通に形成されている。このＤＴＩ２０１ｗの部分から、ＰＤ７１ｗに入射した光が、ＰＤ７１ｗ以外の領域に漏れる可能性がある。しかしながら、ＰＤ７１ｗから、ＤＴＩ２０１ｗを通り、転送ゲート２７１ｗの下のPwell領域７７を通り、メモリ２１１ｗに達する距離は長く、またＤＴＩ２０１ｗの近傍には、メモリ２１１ｗは形成されていないため、ＰＤ７１ｗからメモリ２１１ｗに光が漏れるようなことを防ぐことできる。
【０３０１】
ＤＴＩ２０１ｗは、メモリ２１１ｗの長辺と平行になる位置に形成されている。このような位置に形成されているため、入射光がＰＤ７１ｗに対して斜め方向光から入射し、ＤＴＩ２０１ｗの非貫通の部分から光が漏れたとしても、その光は、ＤＴＩ８２ｗ−５側に行き、メモリ２１１ｗまで回り込んで達する可能性は低い構造とされている。
【０３０２】
第２１の実施の形態における画素５０ｗは、ＰＤ７１ｗとメモリ２１１ｗが離れた位置に配置されているため、迷光成分を抑制することができる。
【０３０３】
図４０に示した画素５０ｗでは、ＤＴＩ２０１ｗが１本だけ形成されている場合を例示したが、例えば、図２８、図２９に示したように、ＤＴＩ２０１ｔ−１とＤＴＩ２０１ｔ−２に該当するＤＴＩ２０１ｗ−１とＤＴＩ２０１ｗ−２の２本のＤＴＩが形成されているように構成することも可能である。
【０３０４】
第２１の実施の形態における画素５０ｗも、Ｎ＋拡散層２２２が形成されているため、ＰＤ７１ｗが飽和したときに、ＰＤ７１ｗからの電荷が、メモリ２１１ｗに流れ込むことがない。
【０３０５】
第２１の実施の形態における画素５０ｗによっても、第１４の実施の形態における画素５０ａと同様の効果、すなわち、Dark特性が悪化することを防ぐことができるという効果や、ブルーミングを抑制する効果を得ることができる。また、第２１の実施の形態における画素５０ｗによれば、ＰＤ７１ｗからメモリ２１１ｗに電荷をより確実に移動させることができる。さらに、第２１の実施の形態における画素５０ｗによれば、迷光成分をより抑制することができる。
【０３０６】
＜第２１−２の実施の形態＞
図４０を参照して説明した実施の形態を、第２１−１の実施の形態とする。第２１−１の実施の形態における画素５０ｗは、ＰＤ７１ｗとメモリ２１１ｗが離れた位置に配置されているため、転送ゲート２７１ｗが長く形成されている。転送ゲート２７１ｗが長く形成されることにより、転送効率が低下する可能性がある。
【０３０７】
ＰＤ７１ｗからメモリ２１１ｗへの電荷の転送効率を向上させるために、図４２に示すような多段の転送ゲートを設けても良い。図４２に示す画素５０ｗ’を、第２１−２の実施の形態とし、第２１−１の実施の形態における画素５０ｗと区別するために、画素５０ｗと異なる部分にはダッシュを付して記述する。
【０３０８】
図４２は、本技術が適用された第２１−２の実施の形態における画素５０ｗ’の水平方向の平面図である。図４２に示した画素５０ｗ’の線分Ａ−Ａ’で切断したときの画素５０ｗ’の垂直方向の断面図は、図３７に示した断面図となる。
【０３０９】
画素５０ｗ’の転送ゲート２７１ｗ’は、転送ゲート２７１ｗ’−１と転送ゲート２７１ｗ’−２の２段構成になっている点が、図４０に示した画素５０ｗと異なり、他の部分は同一である。
【０３１０】
このように、転送ゲート２７１ｗ’を多段で構成することで、ＰＤ７１ｗからメモリ２１１ｗに電荷を転送する距離が長いような構成であっても、転送効率が悪化するようなことを防いだ転送を行うことが可能となる。
【０３１１】
なお、ここでは、転送ゲート２７１ｗ’が２段の場合を例に挙げて説明したが、２段以上に構成されていても良い。
【０３１２】
図４２に示した画素５０ｗ’では、ＤＴＩ２０１ｗ’が１本だけ形成されている場合を例示したが、２以上の非貫通のＤＴＩが形成されているように構成することも可能である。
【０３１３】
第２１−２の実施の形態における画素５０ｗ’も、Ｎ＋拡散層２２２が形成されているため、ＰＤ７１ｗが飽和したときに、ＰＤ７１ｗからの電荷が、メモリ２１１ｗに流れ込むことがない。
【０３１４】
第２１−２の実施の形態における画素５０ｗ’によっても、Dark特性が悪化することを防ぐことができるという効果や、ブルーミングを抑制する効果を得ることができる。また、第２１−２の実施の形態における画素５０ｗ’によれば、ＰＤ７１ｗからメモリ２１１ｗに電荷をより確実に移動させることができる。さらに、第２１−２の実施の形態における画素５０ｗ’によれば、迷光成分をより抑制することができる。
【０３１５】
＜第２１−３の実施の形態＞
画素５０ｗのさらに他の構成について説明する。図４３は、本技術が適用された第２１−３の実施の形態における画素５０ｗ”の水平方向の平面図である。画素５０ｗ”の線分Ａ−Ａ’で切断したときの画素５０ｗ”の垂直方向の断面図は、図３５に示した断面図となる。図４３に示した画素５０ｗ”の線分Ｂ−Ｂ’で切断したときの画素５０ｗ”の垂直方向の断面図は、図３９に示した断面図となる。
【０３１６】
第２１−３の実施の形態における画素５０ｗ”は、第２１−１の実施の形態における画素５０ｗと基本的な構成は同様であるため、同様な部分には同一の符号を付し、その説明は省略する。第２１−３の実施の形態における画素５０ｗ”は、第２１−１の実施の形態における画素５０ｗに、ドレイン排出部２７３ｗが追加されている点が異なり、他の部分は同一である。
【０３１７】
ドレイン排出部２７３ｗは、転送ゲート２７１ｗ”が形成されている領域とＤＴＩ８２ｗ−３との間の領域に形成されている。第２０−３の実施の形態における画素５０ｖ”と同じく、図３９を参照して説明したように、ドレイン排出部２７３ｗは、Ｎ＋拡散層２２２（図３５）と同じ構成とされており、Ｎ型の不純物の濃度が高い領域とされ、両側にＳＴＩ７８”が形成されている。また、ドレイン排出部２７３は、Ｓｉ基板７０内に形成されているＮ＋層２７４と接続されている。
【０３１８】
このＮ＋層２７４は、転送ゲート２７１ｗ”には接触しないように形成されている。換言すれば、転送ゲート２７１ｗ”が形成されているＳｉ基板７０の表面側の領域を避けるようにＮ＋層２７４は、形成されている。
【０３１９】
また、ドレイン排出部２７３ｗは、電圧ＶＤＤにバイアスされている。Ｎ＋層２７４に蓄積された電荷は、ドレイン排出部２７３ｗに電圧ＶＤＤが印加されることにより、ドレイン排出部２７３ｗから排出される構成とされている。
【０３２０】
このように、ドレイン排出部２７３ｗを設けることで、ＰＤ７１ｗ”に入射された入射光が、非貫通に形成されているＤＴＩ２０１ｗから、転送ゲート２７１ｗ”が形成されている側に漏れ込んだとしても、Ｎ＋層２７４で光電変換され、光電変換された電荷をドレイン排出部２７３ｗから排出することができる。よって、迷光成分を抑制することができる。
【０３２１】
図４３に示した画素５０Ｖ”は、第２１−１の実施の形態の画素５０ｗ（図４０）に対して、ドレイン排出部２７３ｗを追加した場合を例に挙げて説明したが、第２１−２の実施の形態の画素５０ｗ’（図４２）に対してドレイン排出部２７３ｗを追加した構成としても良い。すなわち、ドレイン排出部２７３ｗを追加した構成とし、多段の転送ゲート２７１ｗ”が形成されている構成とすることもできる。
【０３２２】
また、図４３に示した画素５０ｗ”では、ＤＴＩ２０１ｗが１本だけ形成されている場合を例示したが、２以上の非貫通なＤＴＩが形成されているように構成することも可能である。
【０３２３】
第２１−３の実施の形態における画素５０ｗ”も、Ｎ＋拡散層２２２が形成されているため、ＰＤ７１ｗが飽和したときに、ＰＤ７１ｗからの電荷が、メモリ２１１ｗに流れ込むことがない。
【０３２４】
第２１−３の実施の形態における画素５０ｗ”によっても、Dark特性が悪化することを防ぐことができるという効果や、ブルーミングを抑制する効果を得ることができる。また、第２１−３の実施の形態における画素５０ｗ”によれば、ＰＤ７１ｗからメモリ２１１ｗに電荷をより確実に移動させることができる。さらに、第２１−３の実施の形態における画素５０ｗ”によれば、迷光成分をより抑制することができる。
【０３２５】
＜第２２の実施の形態＞
図４４は、本技術が適用された第２２の実施の形態における画素５０ｘの水平方向の平面図であり、配線層側から見たときの図である。図４４に示した画素５０ｘの線分Ａ−Ａ’で切断したときの画素５０ｘの垂直方向の断面図は、図３５に示した断面図となる。
【０３２６】
第２２の実施の形態は、上記した第１４乃至第１９の実施の形態のいずれに対しても適用できる。すなわち、以下に説明する第２２の実施の形態は、ＰＤ７１とメモリ２１１が、両方とも埋め込み型で形成されている場合に対しても適用できるし、ＰＤ７１とメモリ２１１の一方が埋め込み型で形成されている場合にも適用できる。
【０３２７】
ここでは、ＰＤ７１が、埋め込み型で形成され、メモリ２１１が、埋め込み型ではない場合を例に挙げて説明を続ける。
【０３２８】
第２２の実施の形態における画素５０ｘは、第２１の実施の形態における画素５０ｗ（図４０）と基本的な構成は同様であるため、その詳細な説明は省略する。第２２の実施の形態における画素５０ｘは、第２１の実施の形態における画素５０ｗと同じく、転送ゲート２７１ｘを備える構成とされているが、画素５０ｘの転送ゲート２７１ｘは、画素５０ｗの転送ゲート２７１ｗよりも長く形成されている。
【０３２９】
また、第２２の実施の形態における画素５０ｘのＰＤ７１ｗは、第２１の実施の形態における画素５０ｗのＰＤ７１ｗよりも受光面が大きく形成されている。ＰＤ７１ｘが大きく形成されているため、ＰＤ７１ｘの１辺に沿うように形成されている転送ゲート２７１ｘも長く形成されている。第２２の実施の形態における画素５０ｘのＰＤ７１ｗは、第２１の実施の形態における画素５０ｗのＰＤ７１ｗよりも受光面が大きく形成されているため、ＰＤ７１ｗよりも感度を向上させることができる。
【０３３０】
図４４を参照するに、転送ゲート２７１ｘは、ＤＴＩ８２ｘ−２が形成されている辺に沿って形成されている。読み出しゲート２１３ｘは、Ｌ字型に形成され、ＤＴＩ８２ｘ−６が形成されている辺に沿って、また、ＰＤ７１ｘ側に一方の先端が直下に曲がる形状で形成されている。
【０３３１】
図４５に、画素５０ｘを上下に配置したときの図を示す。画素５０ｘ−１と画素５０ｘ−２を上下に配置したとき、左右対称にした画素５０ｘが上下に配置された構成となる。例えば、画素５０ｘ−１の転送ゲート２７１ｘ−１は図中左側に配置され、画素５０ｘ−２の転送ゲート２７１ｘ−２は図中右側に配置されている。
【０３３２】
画素５０ｘ−１のＰＤ７１ｘ−１と画素５０ｘ−２のＰＤ７１ｘ−２との間に、画素５０ｘ―１のメモリゲート２８１ｘ−１（メモリ２１１ｘ−１）、画素５０ｘ―１の転送ゲート２６１ｘ−１、および画素５０ｘ―２の読み出しゲート２１３ｘ−２が、直線上に配置されている。
【０３３３】
図４４を再度参照するに、ＰＤ７１ｘは、ＤＴＩ２０１ｘ以外の部分は、Ｓｉ基板７０を貫通するように形成されたＤＴＩ８２ｘで囲まれている。このＤＴＩ８２ｘで囲まれている部分は、ＰＤ７１ｘからメモリ２１１ｘに光が漏れるようなことを防ぐことができる構造とされている。
【０３３４】
ＤＴＩ２０１ｘは、Ｓｉ基板７０を非貫通に形成されている。このＤＴＩ２０１ｘの部分から、ＰＤ７１ｘに入射した光が、ＰＤ７１ｘ以外の領域に漏れる可能性がある。しかしながら、ＰＤ７１ｘから、ＤＴＩ２０１ｘを通り、転送ゲート２７１ｘの下のPwell領域７７を通り、メモリ２１１ｘに達する距離は長く、またＤＴＩ２０１ｘの近傍には、メモリ２１１ｘは形成されていないため、ＰＤ７１ｘからメモリ２１１ｘに光が漏れるようなことを防ぐことできる。
【０３３５】
ＤＴＩ２０１ｘは、メモリ２１１ｘの長辺と平行になる位置に形成されている。このような位置に形成されているため、入射光がＰＤ７１ｘに対して斜め方向光から入射し、ＤＴＩ２０１ｘの非貫通の部分から光が漏れたとしても、その光は、ＤＴＩ８２ｘ−６側に行き、メモリ２１１ｘまで回り込んで達する可能性は低い構造とされている。
【０３３６】
第２２の実施の形態における画素５０ｘは、ＰＤ７１ｘとメモリ２１１ｘが離れた位置に配置されているため、迷光成分を抑制することができる。
【０３３７】
第２２の実施の形態における画素５０ｘは、ＰＤ７１ｘとメモリ２１１ｘが、第２１の実施の形態における画素５０ｗ（図４０）の構成よりも離れた位置に配置されているため、第２１の実施の形態における画素５０ｗよりも、迷光成分を抑制することができる。また、第２１の実施の形態における画素５０ｗのＰＤ７１ｗよりも、第２２の実施の形態における画素５０ｘのＰＤ７１ｗは、受光面積が広く構成されているため、第２１の実施の形態における画素５０ｗよりも感度を向上させることができる。
【０３３８】
図４４に示した画素５０ｘでは、ＤＴＩ２０１ｘが１本だけ形成されている場合を例示したが、例えば、図２８、図２９に示したように、ＤＴＩ２０１ｔ−１とＤＴＩ２０１ｔ−２に該当するＤＴＩ２０１ｘ−１とＤＴＩ２０１ｘ−２の２本のＤＴＩが形成されているように構成することも可能である。
【０３３９】
第２２の実施の形態における画素５０ｘも、Ｎ＋拡散層２２２が形成されているため、ＰＤ７１ｘが飽和したときに、ＰＤ７１ｘからの電荷が、メモリ２１１ｘに流れ込むことがない。
【０３４０】
第２２の実施の形態における画素５０ｘによっても、第１４の実施の形態における画素５０ａと同様の効果、すなわち、Dark特性が悪化することを防ぐことができるという効果や、ブルーミングを抑制する効果を得ることができる。また、第２２の実施の形態における画素５０ｘによれば、ＰＤ７１ｘからメモリ２１１ｘに電荷をより確実に移動させることができる。さらに、第２２の実施の形態における画素５０ｘによれば、迷光成分をより抑制することができる。
【０３４１】
＜第２２−２の実施の形態＞
図４４を参照して説明した実施の形態を、第２２−１の実施の形態とする。第２２−１の実施の形態における画素５０ｘは、ＰＤ７１ｘとメモリ２１１ｘが離れた位置に配置されているため、転送ゲート２７１ｘが長く形成されている。転送ゲート２７１ｘが長く形成されることにより、転送効率が低下する可能性がある。
【０３４２】
ＰＤ７１ｘからメモリ２１１ｘへの電荷の転送効率を向上させるために、図４６に示すような多段の転送ゲートを設けても良い。図４６に示す画素５０ｘ’を、第２２−２の実施の形態とし、第２２−１の実施の形態における画素５０ｘと区別するために、画素５０ｘと異なる部分にはダッシュを付して記述する。
【０３４３】
図４６は、本技術が適用された第２２−２の実施の形態における画素５０ｘ’の水平方向の平面図である。図４６に示した画素５０ｘ’の線分Ａ−Ａ’で切断したときの画素５０ｘ’の垂直方向の断面図は、図３７に示した断面図となる。
【０３４４】
画素５０ｘ’の転送ゲート２７１ｘ’は、転送ゲート２７１ｘ’−１と転送ゲート２７１ｘ’−２の２段構成になっている点が、図４４に示した画素５０ｘと異なり、他の部分は同一である。
【０３４５】
このように、転送ゲート２７１ｘ’を多段で構成することで、ＰＤ７１ｘからメモリ２１１ｘに電荷を転送する距離が長いような構成であっても、転送効率が悪化するようなことを防いだ転送を行うことが可能となる。
【０３４６】
なお、ここでは、転送ゲート２７１ｘ’が２段の場合を例に挙げて説明したが、２段以上に構成されていても良い。
【０３４７】
図４６に示した画素５０ｘ’では、ＤＴＩ２０１ｘ’が１本だけ形成されている場合を例示したが、２以上の非貫通のＤＴＩが形成されているように構成することも可能である。
【０３４８】
第２２−２の実施の形態における画素５０ｘ’も、Ｎ＋拡散層２２２が形成されているため、ＰＤ７１ｘが飽和したときに、ＰＤ７１ｘからの電荷が、メモリ２１１ｘに流れ込むことがない。
【０３４９】
第２２−２の実施の形態における画素５０ｘ’によっても、Dark特性が悪化することを防ぐことができるという効果や、ブルーミングを抑制する効果を得ることができる。また、第２２−２の実施の形態における画素５０ｘ’によれば、ＰＤ７１ｘからメモリ２１１ｘに電荷をより確実に移動させることができる。さらに、第２２−２の実施の形態における画素５０ｘ’によれば、迷光成分をより抑制することができる。
【０３５０】
＜第２２−３の実施の形態＞
画素５０ｘのさらに他の構成について説明する。図４７は、本技術が適用された第２２−３の実施の形態における画素５０ｘ”の水平方向の平面図である。画素５０ｘ”の線分Ａ−Ａ’で切断したときの画素５０ｘ”の垂直方向の断面図は、図３５に示した断面図となる。図４７に示した画素５０ｘ”の線分Ｂ−Ｂ’で切断したときの画素５０ｘ”の垂直方向の断面図は、図３９に示した断面図となる。
【０３５１】
第２２−３の実施の形態における画素５０ｘ”は、第２２−１の実施の形態における画素５０ｘと基本的な構成は同様であるため、同様な部分には同一の符号を付し、その説明は省略する。第２２−３の実施の形態における画素５０ｘ”は、第２２−１の実施の形態における画素５０ｘに、ドレイン排出部２７３ｘが追加されている点が異なり、他の部分は同一である。
【０３５２】
ドレイン排出部２７３ｘは、転送ゲート２７１ｘ”が形成されている領域とＤＴＩ８２ｘ−３との間の領域に形成されている。第２０−３の実施の形態における画素５０ｖ”と同じく、図３９を参照して説明したように、ドレイン排出部２７３ｘは、Ｎ＋拡散層２２２（図３５）と同じ構成とされており、Ｎ型の不純物の濃度が高い領域とされ、両側にＳＴＩ７８”が形成されている。また、ドレイン排出部２７３ｘは、Ｓｉ基板７０内に形成されているＮ＋層２７４と接続されている。
【０３５３】
また、ドレイン排出部２７３ｘは、電圧ＶＤＤにバイアスされている。Ｎ＋層２７４に蓄積された電荷は、ドレイン排出部２７３ｘに電圧ＶＤＤが印加されることにより、ドレイン排出部２７３ｘから排出される構成とされている。
【０３５４】
このように、ドレイン排出部２７３ｘを設けることで、ＰＤ７１ｘ”に入射された入射光が、非貫通に形成されているＤＴＩ２０１ｘから、転送ゲート２７１ｘ”が形成されている側に漏れ込んだとしても、Ｎ＋層２７４で光電変換され、光電変換された電荷をドレイン排出部２７３ｘから排出することができる。よって、迷光成分を抑制することができる。
【０３５５】
図４７に示した画素５０ｘ”は、第２２−１の実施の形態の画素５０ｘ（図４４）に対して、ドレイン排出部２７３ｘを追加した場合を例に挙げて説明したが、第２２−２の実施の形態の画素５０ｘ’（図４６）に対してドレイン排出部２７３ｘを追加した構成としても良い。すなわち、ドレイン排出部２７３ｘを追加した構成とし、多段の転送ゲート２７１ｘ”が形成されている構成とすることもできる。
【０３５６】
また、図４７に示した画素５０ｘ”では、ＤＴＩ２０１ｘ’が１本だけ形成されている場合を例示したが、２以上の非貫通なＤＴＩが形成されているように構成することも可能である。
【０３５７】
第２２−３の実施の形態における画素５０ｘ”も、Ｎ＋拡散層２２２が形成されているため、ＰＤ７１ｘが飽和したときに、ＰＤ７１ｘからの電荷が、メモリ２１１ｘに流れ込むことがない。
【０３５８】
第２２−３の実施の形態における画素５０ｘ”によっても、Dark特性が悪化することを防ぐことができるという効果や、ブルーミングを抑制する効果を得ることができる。また、第２２−３の実施の形態における画素５０ｘ”によれば、ＰＤ７１ｘからメモリ２１１ｘに電荷をより確実に移動させることができる。さらに、第２２−３の実施の形態における画素５０ｘ”によれば、迷光成分をより抑制することができる。
【０３５９】
なお、上記した実施の形態において、ＤＴＩ８２の側壁にはＰ型固相拡散層８３とＮ型固相拡散層８４が形成されている場合を例に挙げて説明したが、Ｐ型固相拡散層８３とＮ型固相拡散層８４が形成されていない画素５０に対しても本技術を適用できる。すなわち、本技術は、固相拡散層を有していない画素に対しても適用可能である。
【０３６０】
また、ＤＴＩ８２は、Ｓｉ基板を貫通したトレンチで形成されているが、トレンチ内には、遮光材料が埋め込まれ、遮光壁として機能するように構成することも可能である。
【０３６１】
＜第２３−１の実施の形態＞
図４８は、本技術が適用された第２３−１の実施の形態における画素５０ｙの水平方向の平面図であり、配線層側から見たときの図である。図４９は、図４８に示した画素５０ｙの線分Ａ−Ａ’で切断したときの画素５０ｙの垂直方向の断面図である。図５０は、図４８に示した画素５０ｙの線分Ｂ−Ｂ’で切断したときの画素５０ｙの垂直方向の断面図である。図５１は、図４８に示した画素５０ｙの線分Ｃ−Ｃ’で切断したときの画素５０ｙの垂直方向の断面図である。
【０３６２】
第２３の実施の形態（第２３−１，２３−２の実施の形態）は、上記した第１４乃至第２２の実施の形態のいずれに対しても適用できる。すなわち、以下に説明する第２３の実施の形態は、ＰＤ７１とメモリ２１１が、両方とも埋め込み型で形成されている場合に対しても適用できるし、ＰＤ７１とメモリ２１１の一方が埋め込み型で形成されている場合にも適用できる。
【０３６３】
第２３−１の実施の形態における画素５０ｙは、第１４の実施の形態における画素５０ｐ（図１９、図２０）と、基本点な構成は同様であるため、同様な部分には同一の符号を付し、その説明は適宜省略する。
【０３６４】
画素５０ｙは、画素５０ｐに反射防止膜３０１が追加された点が異なる。また、図４８乃至図５１に示した画素５０ｙは、読み出しゲート２１３が２つに分けられた構成とされている点が、画素５０ｐと異なる。また、図４８乃至図５１に示した画素５０ｙは、読み出しゲート２１３などの各ゲートが、２本の縦型トランジスタトレンチを有する構成とされている点も画素５０ｐと異なる。
【０３６５】
図４９に示した画素５０ｙの断面図を参照するに、Pwell領域７７の上層（配線層側）に、反射防止膜３０１が形成されている。図４８に示した画素５０ｙの平面図を参照するに、反射防止膜３０１は、読み出しゲート２１３ｙ、転送ゲート２７１ｙ、書き込みゲート２１６ｙ、および読み出しゲート２２０ｙが配置されている領域であり、非貫通で形成されているＤＴＩ２０１上を含む領域に、形成されている。
【０３６６】
Ｓｉ基板７０と配線層７９（図４９では不図示）の界面付近において、反射が起こる可能性がある。ＰＤ７１ｙに入射した光が、非貫通のＤＴＩ２０１ｙであり、Ｓｉ基板７０と配線層７９の界面付近で反射し、メモリ２１１ｙ側に入射してしまう可能性がある。界面付近での反射を防止し、メモリ２１１ｙへの光の漏れ込みを抑制するために、界面付近に反射防止膜３０１が形成されている。
【０３６７】
反射防止膜３０１の材料としては、窒化シリコン（ＳｉＮ）、酸化ハフニウム（ＨｆＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ジルコニウム（ＺｒＯ2）、酸化タンタル（Ｔａ2Ｔａ5）、酸化チタン（ＴｉＯ2） 、酸化ランタン（Ｌａ2Ｏ3）、酸化プラセオジム（Ｐｒ2Ｏ3）、酸化セリウム（ＣｅＯ2）、酸化ネオジム（Ｎｄ2Ｏ3）、酸化プロメチウム（Ｐｍ2Ｏ3）、酸化サマリウム（Ｓｍ2Ｏ3）、酸化ユウロピウム（Ｅｕ2Ｏ3）、酸化ガドリニウム（Ｇｄ2Ｏ3）、酸化テルビウム（Ｔｂ2Ｏ3）、酸化ジスプロシウム（Ｄｙ2Ｏ3）、酸化ホルミウム（Ｈｏ2Ｏ3）、酸化ツリウム（Ｔｍ2Ｏ3）、酸化イッテルビウム（Ｙｂ2Ｏ3）、酸化ルテチウム（Ｌｕ2Ｏ3）、酸化イットリウム（Ｙ2Ｏ3）などを用いることができる。
【０３６８】
反射防止膜３０１が形成されていることで、界面付近での反射を抑制することができる。
【０３６９】
反射防止膜３０１を設けることで、界面付近での電荷の転送効率が低下する可能性があるため、図４９、図５０に示したようにＰＤ７１ｙから電荷を読み出し、メモリ２１１ｙへ電荷を転送するゲートを、２つに分けた構成とする。ここで、比較のため、図２０を再度参照する。図２０に示した画素５０ｐは、ＰＤ７１ｐから電荷を読み出し、メモリ２１１に転送するゲートは、縦型トランジスタトレンチ２１４を備える読み出しゲート２１３で構成されている。
【０３７０】
図４９に示した画素５０ｙの構成は、ＰＤ７１ｙからの電荷を読み出す読み出しゲート２１３ｙ−１と、読み出された電荷をメモリ２１１ｙに転送する転送ゲート２７１ｙ−１で構成されている。読み出しゲート２１３ｙ−１は、縦型トランジスタトレンチ２１４ｙを備える構成とされている。
【０３７１】
画素５０ｐの読み出しゲート２１３に該当するゲートは、画素５０ｙでは、読み出しゲート２１３ｙ−１と転送ゲート２７１ｙ−１から構成されている。このように、ＰＤ７１ｙから電荷を読み出すゲートと転送するゲートを別個に設けることで、側面を用いた電荷の転送を行えるようになり、界面付近に反射防止膜３０１を形成した場合であっても、転送効率を落とすことなく転送を行うことができる。
【０３７２】
また図４８に示したように、読み出しゲート２１３ｙ、転送ゲート２７１ｙ、書き込みゲート２１６ｙ、および読み出しゲート２２０ｙは、それぞれ２本づつ形成されている。換言すれば、読み出しゲート２１３ｙ、転送ゲート２７１ｙ、書き込みゲート２１６ｙ、および読み出しゲート２２０ｙを１組とした場合、これらの読み出しや書き込みに係わるゲートが２組形成されている。
【０３７３】
このように読み出しや書き込みに係わるゲートが２組形成されていることで、読み出しや書き込みに係わる効率を高めることが可能となる。
【０３７４】
なお、ここでは、読み出しゲート２１３ｙ−１と転送ゲート２７１ｙ−１を備える場合を例に挙げて説明を続けるが、反射防止膜３０１の材料や反射防止膜３０１を形成する部分（例えば、ゲート直下には形成しない）などを適切に設計することで、図２０に示した画素５０ｐと同じく、１つの読み出しゲート２１３を有する構成とすることも可能である。また、読み出しや書き込みに係わるゲートが２組形成されている場合を例に挙げて説明を続けるが、１組の場合や、２組以上の場合であっても本技術を適用できる。
【０３７５】
図４９を参照するに、転送ゲート２７１ｙ−１は、非貫通のＤＴＩ２０１ｙ上に配置され、その掘り込みの深さは、縦型トランジスタトレンチ２１４ｙ，２１７ｙ，２１９ｙよりも浅く形成されている。
【０３７６】
図４９に太い矢印で示したように、ＰＤ７１ｙに入射してきた光が、転送ゲート２７１ｙ−１の底部に当たり反射する光がある。この反射した光は、ＤＴＩ２０１ｙに当たりＰＤ７１ｙ内に戻る。非貫通に形成されているＤＴＩ２０１ｙの部分であっても、転送ゲート２７１ｙが形成されている部分では、ＰＤ７１ｙからメモリ２１１ｙに光が漏れ込むようなことは抑制されている。
【０３７７】
また、図５０を参照するに、ゲートが形成されていない部分は、ＰＤ７１ｙに入射してきた光が、非貫通に形成されているＤＴＩ２０１付近に届いたとしても、反射防止膜３０１が形成されていることにより、界面付近での反射は抑制されるため、メモリ２１１ｙに光が漏れるようなことを抑制することができる。
【０３７８】
また、図５１を参照するに、転送ゲート２７１ｙ−１と転送ゲート２７１ｙ−２との間にＰＤ７１ｙ側からの光が入り込んだとしても、反射防止膜３０１が形成されていることにより、界面付近で光の反射は発生せず、光は配線層７９側にすり抜けるため、ＰＤ７１ｙ側からメモリ２１１側に光が漏れ込むようなことを防ぐことができる。
【０３７９】
このように、ＰＤ７１ｙ側からメモリ２１１ｙへと光が漏れることを抑制できるため、PLS（Parasitic Light Sensitivity）を改善することができる。
【０３８０】
＜第２３−２の実施の形態＞
画素５０ｙの他の構成について説明する。図５２は、本技術が適用された第２３−２の実施の形態における画素５０ｙ’の垂直方向の断面図である。図５２に示した断面図は、図４８に示した画素５０ｙの線分Ａ−Ａ’で切断したときの断面図である。また、第２３−２の実施の形態における画素５０ｙ’の構成において、図４８に示した画素５０ｙの線分Ｂ−Ｂ’で切断したときの断面は、図５０に示した画素５０ｙの断面図と同様となる。
【０３８１】
第２３−２の実施の形態における画素５０ｙ’は、第２３−１の実施の形態における画素５０ｙと基本的な構成は同様であるため、同様な部分には同一の符号を付し、その説明は省略する。第２３−２の実施の形態における画素５０ｙ’は、第２３−１の実施の形態における画素５０ｙの各ゲートがＳｉ基板７０に埋め込まれた構成とされている点が異なり、他の点は同一である。
【０３８２】
図４９を再度参照するに、例えば、読み出しゲート２１３ｙ−１は、ＰＤ７１ｙに対して垂直方向と水平方向に形成され、垂直方向に形成されている読み出しゲート２１３ｙ−１（縦型トランジスタトレンチ２１４ｙ）は、ＰＤ７１ｙに接するように形成されている。
【０３８３】
図５２を参照するに、例えば、読み出しゲート２１３ｙ’−１は、ＰＤ７１ｙ’に対して垂直方向に形成され、垂直方向に形成されている読み出しゲート２１３ｙ’−１（縦型トランジスタトレンチ２１４ｙに該当する部分）は、ＰＤ７１ｙに接するように形成されている。
【０３８４】
このように、読み出しゲート２１３ｙ’−１は、Ｓｉ基板７０内に埋め込まれて形成されている。なお、埋め込まれて形成されている読み出しゲート２１３ｙ’−１にはコンタクトが接続されているが、図５２には図示していない。
【０３８５】
転送ゲート２７１ｙ’、書き込みゲート２１６ｙ’、および読み出しゲート２２０ｙ’も、読み出しゲート２１３ｙ’と同じく、Ｓｉ基板７０に埋め込まれて形成されている。換言すれば、読み出しゲート２１３ｙ’、転送ゲート２７１ｙ’、書き込みゲート２１６ｙ’、および読み出しゲート２２０ｙ’は、縦型トランジスタトレンチに該当する部分から構成されている。
【０３８６】
第２３−２の実施の形態のように、ゲートをＳｉ基板７０に埋め込んで形成する実施の形態は、上記した第１乃至第２２の実施の形態の画素５０に対しても適用できる。このような構成においては、ＰＤ７１ｙ’からメモリ２１１ｙ’への電荷の転送は、Ｓｉ基板７０の表面を用いずに、埋め込みで形成されているゲートの側面が用いられて行われる。
【０３８７】
このようなゲートを有する画素５０ｙ’は、Ｓｉ基板７０に埋め込み型のゲートを形成するための掘り込みを形成し、全面にポリシリコンを成膜し、エッチバックすることで形成することができる。
【０３８８】
第２３−２の実施の形態においても、第２３−１の実施の形態と同じく、Ｓｉ基板７０上のゲートが形成されている領域付近であり、非貫通のＤＴＩ２０１ｙ’上を含む領域には、反射防止膜３０１ｙ’が形成されている。
【０３８９】
よって、第２３−１の実施の形態における画素５０ｙと同じく、第２３−２の実施の形態における画素５０ｙ’においても、界面付近で光の反射は発生せず、ＰＤ７１ｙ’側からメモリ２１１ｙ’側に光が漏れ込むようなことを防ぐことができる。
【０３９０】
また、ゲートの底部で反射した光による影響も低減させることができる。図５１を再度参照するに、例えば、ＰＤ７１ｙからの光が、反射防止膜３０１を透過し、読み出しゲート２１３ｙ−１の底部（ＰＤ７１ｙに対して水平方向に形成されている部分）に当たった場合、底部で反射し、ＰＤ７１ｙに光が戻ったり、メモリ２１１ｙ側へと漏れ込んだりする可能性がある。
【０３９１】
第２３−２の実施の形態における画素５０y’(図５２)は、ＰＤ７１ｙ’に対して水平方向に形成されている部分がないため、読み出しゲート２１３ｙ’の底部に光が当たることはなく、透過されるため、ＰＤ７１ｙ’に光が戻ったり、メモリ２１１ｙ’側へと漏れ込んだりすることをなくすことできる。よって、よりPLSを改善することができる。
【０３９２】
このように、ＰＤ７１ｙ側からメモリ２１１ｙへと光が漏れることを抑制できるため、PLSを改善することができる。
【０３９３】
＜第２４−１の実施の形態＞
図５３は、本技術が適用された第２４−１の実施の形態における画素５０ｚの水平方向の平面図であり、配線層側から見たときの図である。図５４は、図５３に示した画素５０ｚの線分Ａ−Ａ’で切断したときの画素５０ｚの垂直方向の断面図である。
【０３９４】
第２３の実施の形態は、上記した第１４乃至第２３の実施の形態のいずれに対しても適用できる。すなわち、以下に説明する第２４の実施の形態は、ＰＤ７１とメモリ２１１が、両方とも埋め込み型で形成されている場合に対しても適用できるし、ＰＤ７１とメモリ２１１の一方が埋め込み型で形成されている場合にも適用できる。
【０３９５】
第２４の実施の形態における画素５０ｚは、第１４の実施の形態における画素５０ｐ（図１９、図２０）と、基本点な構成は同様であるため、同様な部分には同一の符号を付し、その説明は適宜省略する。
【０３９６】
画素５０ｚは、読み出しゲート２１３ｚが、非貫通のＤＴＩ２０１ｚの近くに配置されている点が、画素５０ｐと異なり、他の点は同様である。図５４を参照するに、読み出しゲート２１３ｚの縦型トランジスタトレンチ２１４ｚは、ＤＴＩ２０１ｚに接しないが、できるだけ近い位置に配置されている。また、図５３の平面図を参照するに読み出しゲート２１３ｚは、非貫通のＤＴＩ２０１ｚの開口部（図中縦方向長さ）よりも長く形成されている。
【０３９７】
読み出しゲート２１３ｚ（の縦型トランジスタトレンチ２１４ｚ）を、非貫通のＤＴＩ２０１ｚの近傍に形成することで、縦型トランジスタトレンチ２１４ｚを、ＰＤ７１ｚからメモリ２１１ｚへ漏れる光を遮光する遮光壁として機能させることができる。このことについて、図５５を参照して説明する。
【０３９８】
図５５は、第１４の実施の形態における画素５０ｐであり、図２０に示した画素５０ｐの断面図である。図５５を参照するに、ＰＤ７１ｐ側から、非貫通のＤＴＩ２０１の非貫通の部分に光が到達すると、Ｓｉ基板７０の界面や、読み出しゲート２１３ｐにより反射し、メモリ２１１ｐ側に漏れ込んでしまう可能性がある。
【０３９９】
図５４に示したように、非貫通のＤＴＩ２０１ｚと縦型トランジスタトレンチ２１４ｚとの間を、できるだけ近づけて形成することで、ＰＤ７１ｐ側からＤＴＩ２０１の非貫通の部分に光が届くことなく、縦型トランジスタトレンチ２１４ｚに当たるため、メモリ２１１ｚ側に到達することを防ぐことができる。
【０４００】
縦型トランジスタトレンチ２１４ｚは、図５３に示すように、非貫通のＤＴＩ２０１の長さ、換言すれば、貫通のＤＴＩ８２ｚのうちゲートを設けるために非貫通に形成されている部分（以下、開口部と記述する）の長さよりも長く形成されている。換言すれば、縦型トランジスタトレンチ２１４ｚは、開口部（非貫通な部分）を覆うように形成されている。
【０４０１】
開口部が縦型トランジスタトレンチ２１４ｚにより覆われることで、ＰＤ７１ｚ側から不要な光が、メモリ２１１ｚ側に漏れ込むようなことを防ぐことができる。
【０４０２】
このように、縦型トランジスタトレンチ２１４ｚをＤＴＩ２０１ｚに近づけて形成することで、PLSを改善することができる。縦型トランジスタトレンチ２１４ｚをＤＴＩ２０１ｚとの距離について、図５６を参照して説明する。
【０４０３】
縦型トランジスタトレンチ２１４ｚを含む読み出しゲート２１３ｚは、ポリシコンで形成されている。縦型トランジスタトレンチ２１４ｚは、Ｓｉ基板７０に掘り込みが形成され、その掘り込みの部分にポリシリコンが充填されることで形成される。縦型トランジスタトレンチ２１４ｚとＳｉ基板７０との間には、ゲート酸化膜２２４が形成されている。
【０４０４】
縦型トランジスタトレンチ２１４ｚの側壁（ゲート酸化膜２２４の側壁）とＤＴＩ２０１の側壁との間の距離を距離ｄとしたとき、距離ｄは、一例として、５０乃至５００ｎｍ程度とされる。
【０４０５】
距離ｄが５０ｎｍより小さい場合、縦型トランジスタトレンチ２１４ｚとＤＴＩ２０１ｚが接触する可能性がある。接触しない精度で、縦型トランジスタトレンチ２１４ｚとＤＴＩ２０１ｚをそれぞれ形成できる場合、距離ｄは、５０ｎｍ以下とされていても良い。距離ｄが５００ｎｍより大きい場合、縦型トランジスタトレンチ２１４ｚとＤＴＩ２０１ｚとの距離が離れすぎて、縦型トランジスタトレンチ２１４ｚの遮光壁としての機能が低下する可能性がある。
【０４０６】
なお、ゲート酸化膜２２４を厚く形成することで、遮光壁としての機能をより向上させるようにしても良い。縦型トランジスタトレンチ２１４ｚの結晶方位が、＜１１０＞面になるように作成することで、ゲート酸化膜２２４が厚くなるため、遮光性能を向上させることができる。
【０４０７】
このように、ＰＤ７１ｚ側からメモリ２１１ｚへと光が漏れることを抑制できるため、PLSを改善することができる。
【０４０８】
なお、第２４−１の実施の形態の画素５０ｚに対して、第２３の実施の形態を適用し、反射防止膜３０１が設けられた構成としたり、例えば、読み出しゲート２１３ｚが２本の縦型トランジスタトレンチ２１４ｚを備える構成としたりしても良い。
【０４０９】
＜第２４−２の実施の形態＞
図５７は、本技術が適用された第２４−２の実施の形態における画素５０ｚ’の水平方向の平面図であり、配線層側から見たときの図である。図５８は、図５７に示した画素５０ｚ’の線分Ａ−Ａ’で切断したときの画素５０ｚ’の垂直方向の断面図である。
【０４１０】
第２４−２の実施の形態における画素５０ｚ’の基本的な構成は、第２４−１の実施の形態における画素５０ｚ（図５３、図５４）の構成と同様である。画素５０ｚ’は、遮光性を高めるために、縦型トランジスタトレンチ２１４ｚ’に、遮光性の高い材料が埋め込まれている点が、画素５０ｚと異なり、他の点は同一である。
【０４１１】
図５７，図５８を参照するに、読み出しゲート２１３ｚ’（の縦型トランジスタトレンチ２１４ｚ’）がＤＴＩ２０１ｚ’に近い位置に形成され、ＤＴＩ２０１ｚ’の非貫通な部分（開口部）を覆うように形成されている点は、上記した第２４−１の実施の形態における画素５０ｚと同様である。画素５０ｚ’は、さらに、縦型トランジスタトレンチ２１４ｚ’の内部に、遮光部材３０５が形成されている点が、画素５０ｚと異なる。
【０４１２】
遮光部材３０５は、遮光性の高い材料であり、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、窒化タングステン（ＷＮ）などの単層の金属膜を用いることができる。また、遮光部材３０５として、これらの金属の積層膜（例えば、チタンとタングステンの積層膜や、窒化チタンとタングステンの積層膜など）を用いてもよい。
【０４１３】
また、遮光部材３０５の周りに形成されているポリシリコンの層との屈折率の違いから遮光性を持たせるように形成することもでき、遮光部材３０５として、例えば、ＳｉＯ２を用いても良い。
【０４１４】
遮光部材３０５を縦型トランジスタトレンチ２１４ｚ’内に形成することで、より遮光性能を高めることができ、ＰＤ７１ｚ’側からメモリ２１１ｚ’へと光が漏れることを抑制できるため、PLSを改善することができる。
【０４１５】
＜第２４−３の実施の形態＞
図５９は、本技術が適用された第２４−３の実施の形態における画素５０ｚ”の水平方向の平面図であり、配線層側から見たときの図である。図６０は、図５９に示した画素５０ｚ”の線分Ａ−Ａ’で切断したときの画素５０ｚ”の垂直方向の断面図である。
【０４１６】
第２４−３の実施の形態における画素５０ｚ”の基本的な構成は、第２４−２の実施の形態における画素５０ｚ’（図５７、図５８）の構成と同様である。画素５０ｚ”は、第２４−２の実施の形態における画素５０ｚ’と同じく、遮光性能をより高める構成とされている。画素５０ｚ”の縦型トランジスタトレンチ２１４ｚ”内には、遮光部材３０５の代わりに中空部３０８が形成されている点が、画素５０ｚ’と異なり、他の点は同一である。
【０４１７】
図５９、図６０を参照するに、読み出しゲート２１３ｚ”（の縦型トランジスタトレンチ２１４ｚ”）がＤＴＩ２０１ｚ”に近い位置に形成され、ＤＴＩ２０１ｚ”の非貫通な部分（開口部）を覆うように形成されている点は、上記した第２４−１の実施の形態や第２４−２の実施の形態における画素５０ｚ（５０ｚ’）と同様である。
【０４１８】
中空部３０８は、図６１に示すような構成とされている。縦型トランジスタトレンチ２１４ｚ”を含む読み出しゲート２１３ｚ”は、ポリシコンで形成されている。縦型トランジスタトレンチ２１４ｚ”は、Ｓｉ基板７０ｚ”に掘り込みが形成され、その掘り込みの部分にポリシリコンが充填されることで形成される。縦型トランジスタトレンチ２１４ｚ”とＳｉ基板７０ｚ”との間には、ゲート酸化膜２２４ｚ”が形成されている。
【０４１９】
さらに、縦型トランジスタトレンチ２１４ｚ”内には、中空部３０８が形成されている。このように、中空部３０８を形成することで、ポリシリコンと中空との屈折率の違いから、中空部３０８で光の透過が抑制され、縦型トランジスタトレンチ２１４ｚ”を遮光部として機能させることができる。
【０４２０】
中空部３０８を縦型トランジスタトレンチ２１４ｚ”内に形成することで、より遮光性能を高めることができ、ＰＤ７１ｚ”側からメモリ２１１ｚ”へと光が漏れることを抑制できるため、PLSを改善することができる。
【０４２１】
＜第２４−４の実施の形態＞
図６２は、本技術が適用された第２５−４の実施の形態における画素５０ｚ”’の断面図であり、図５３に示した画素５０ｚの線分Ａ−Ａ’で切断したときの断面図である。
【０４２２】
第２４−１乃至２４−３の実施の形態においては、読み出しゲート２１３ｚ（の縦型トランジスタトレンチ２１４ｚ）がＤＴＩ２０１ｚに近い位置に形成されている場合を例に挙げて説明したが、さらに書き込みゲート２１６ｚ（の縦型トランジスタトレンチ２１７ｚ）もＤＴＩ２０１ｚに近い位置に形成されているようにすることも可能である。
【０４２３】
図６２に示した第２４−４の実施の形態における画素５０ｚ”’は、読み出しゲート２１３ｚ”’（の縦型トランジスタトレンチ２１４ｚ”’）がＤＴＩ２０１ｚ”’に近い位置に形成され、さらに書き込みゲート２１６ｚ”’（の縦型トランジスタトレンチ２１７ｚ”’）もＤＴＩ２０１ｚ”’に近い位置に形成されている。
【０４２４】
このように、縦型トランジスタトレンチ２１７ｚ”’もＤＴＩ２０１ｚ”’に近い位置に配置することで、ＰＤ７１ｚ”’側からメモリ２１１ｚ”’側に光が漏れ込むことをより抑制することができる。よって、PLSを改善することができる。
【０４２５】
図６２は、第２４−１の実施の形態における画素５０ｚに第２４―４の実施の形態を適用した場合を示したが、第２４−２の実施の形態における画素５０ｚ’に第２４―４の実施の形態を適用することも可能である。すなわち、縦型トランジスタトレンチ２１４ｚ”’と縦型トランジスタトレンチ２１７ｚ”’のどちらか一方または両方に遮光部材３０５が形成されている構成とすることも可能である。
【０４２６】
また、第２４−３の実施の形態における画素５０ｚ”に第２４―４の実施の形態を適用し、縦型トランジスタトレンチ２１４ｚ”’と縦型トランジスタトレンチ２１７ｚ”’のどちらか一方または両方に中空部３０８が形成されている構成とすることも可能である。
【０４２７】
＜強電界領域の形状について＞
上記した第１乃至第２４の実施の形態における画素５０は、例えば、図６３に示したように、平面視において、ＤＴＩ８２に取り囲まれるように形成されている。ＤＴＩ８２の側壁には、Ｐ型固相拡散層８３とＮ型固相拡散層８４が形成されることによるＰＮ接合領域が形成されており、このＰＮ接合領域は、強電界領域を形成している。なお、上記および以下の説明において、ＰＮ接合領域は、Ｐ型固相拡散層８３とＮ型固相拡散層８４のみから構成されている場合を含むのはもちろんであるが、そのＰ型固相拡散層８３とＮ型固相拡散層８４との間に空乏層領域が存在している場合も含まれる。
【０４２８】
図６３に示したように、ＰＤ７１は、Ｎ型固相拡散層８４で囲まれている。そのＮ型固相拡散層８４は、Ｐ型固相拡散層８３で囲まれている。さらに、Ｐ型固相拡散層８３は、ＤＴＩ８２で囲まれている。
【０４２９】
上記したように、Ｐ型固相拡散層８３とＮ型固相拡散層８４によりＰＮ接合領域が形成され、強電界領域が、ＰＤ７１の周りに形成されていることにより、飽和電荷量を向上させることができる。平面視において、図２０に示したように、ＰＮ接合領域を直線形状で形成する場合よりも飽和電荷量をさらに向上させるＰＮ接合領域の形状について以下に説明を加える。
【０４３０】
以下に、強電界領域の形状に関して第２５乃至第２７の実施の形態として説明するが、この第２５乃至第２７の実施の形態のいずれかの実施の形態と、上記した第１乃至第２４の実施の形態のいずれかを組み合わせることが可能である。
【０４３１】
また、第２５乃至第２７の実施の形態では、第１４乃至２４の実施の形態として説明したメモリ２１１を有する画素を例に挙げて説明を続けるが、第１乃至１３の実施の形態として説明したメモリ２１１を有していない画素に対しても適用できる。
【０４３２】
また、上述および以下に説明において、ＰＮ接合領域は、ＤＴＩ８２側からＰＤ７１側にＰ型固相拡散層８３、Ｎ型固相拡散層８４の順で配置されている場合を例に挙げて説明するが、ＰＤ７１の構成によっては、ＤＴＩ８２側からＰＤ７１側にＮ型固相拡散層８４、Ｐ型固相拡散層８３の順で配置されているＰＮ接合領域であっても良い。ＤＴＩ８２の側壁に設けられているＰＮ接合領域は、第１の不純物を含む第１の不純物領域と第２の不純物を含む第２の不純物領域とから構成され、第１の不純物をＮ型の不純物とし、第２の不純物をＰ型の不純物とした場合、または第１の不純物をＰ型の不純物とし、第２の不純物をＮ型の不純物とした場合に、本技術を適用できる。
【０４３３】
また、上記および以下に説明するＰ型またはＮ型とは、所定の材料に対して、Ｐ型として機能するまたはＮ型として機能する場合を表すとする。ここでは、Ｓｉ基板７０を用いた画素を例に挙げて説明しているため、Ｓｉ（シリコン）に対して、Ｐ型として機能する不純物をＰ型の不純物とし、Ｎ型として機能する不純物をＮ型の不純物として扱う場合を例に挙げて説明を行う。
【０４３４】
＜第２５の実施の形態＞
図６４は、本技術が適用された第２５の実施の形態における画素５０ａａの水平方向の断面図（平面図）である。
【０４３５】
第２５の実施の形態における画素５０ａａは、ＰＤ７１ａａとメモリ２１１ａａを囲む強電界領域に凹凸がある形状とされている。図６４に示した画素５０ａａを参照するに、画素５０ａａに含まれるＰＤ７１ａａとメモリ２１１ａａに注目したとき、ＰＤ７１ａａとメモリ２１１ａａを囲む辺のＤＴＩ８２ａａは、凸部（凹部）を有する形状で形成されている。
【０４３６】
ここでは、凸部と記述して説明を続けるが、基準とする辺をどこにするかにより、基準とした辺に対して凸となるか凹であるかは異なる。ここでは、ＤＴＩ８２ａａのうち直線形状で連続的に形成されている部分（図６３でＤＴＩ８２として記述した部分）を基準とし、その基準としたＤＴＩ８２ａａに対して突起している部分を凸部として記述し、説明を続ける。
【０４３７】
ＤＴＩ８２ａａの形状に合わせて、Ｐ型固相拡散層８３ａａも凸部を有する形状で形成されている。さらに、Ｐ型固相拡散層８３ａａの形状に合わせて、Ｎ型固相拡散層８４ａａも凸部（Ｐ型固相拡散層８３ａａの凸部の部分は、Ｎ型固相拡散層８４ａａの凹部となる）を有する形状で形成されている。
【０４３８】
Ｐ型固相拡散層８３ａａに凸部を設けることで、Ｎ型固相拡散層８４ａａと接する面積を増やすことができる。Ｐ型固相拡散層８３ａａとＮ型固相拡散層８４ａａから形成されるＰＮ接合領域が増すことになるため、強電界領域が増すことになる。強電界領域が大きくなることで、強電界領域で保持できる電荷量が増え、飽和電荷量を向上させることができる。
【０４３９】
図６４に示した画素５０ａａでは、例えば、ＰＤ７１ａａとメモリ２１１ａａを囲む４辺のうちの１辺に形成されているＤＴＩ８２ａａの辺には、３つの凸部が形成されている例を示した。この凸部の数は、一例であり、１以上形成されていれば良い。また、形状も、四角形状ではなく、他の形状であっても良い。他の形状としては、第２６の実施の形態として後述するような三角形状であっても良い。
【０４４０】
また、図６４に示した画素５０ａａでは、ＰＤ７１ａａとメモリ２１１ａａを囲む４辺にそれぞれ３個の凸部が形成されている例を示したが、４辺のうちの少なくとも１辺に凸部が形成されている構成とすることも可能である。図示はしないが、４辺のうちの１辺、２辺または３辺に、凸部を設ける構成としても良い。
【０４４１】
凸部を設けることで、強電界領域を大きくすることができるが、ＰＤ７１ａａの受光面積が小さくなる可能性がある。凸部の大きさは、ＰＤ７１ａａの大きさとの関係で設定することができる。また、凸部の大きさは、上記したように、凸部を設ける辺（１乃至４辺のうちの何辺に設けるか）を設定することで調整することができる。また、凸部自体の大きさを調整することでも、強電界領域の大きさを調整することができる。
【０４４２】
また、凸部を設けることで、強電界領域を大きくすることができるため、メモリ２１１ａａの大きさを、凸部を設けない場合よりも小さくすることができる。メモリ２１１ａａを小さくする分、ＰＤ７１ａａを大きくすることができ、ＰＤ７１ａａの受光感度を向上させることができる。
【０４４３】
このように、Ｐ型固相拡散層８３に凸部を形成することで、Ｐ型固相拡散層８３とＮ型固相拡散層８４の接合面積を拡大することができるため、飽和電荷量を向上させることができる。この場合、ＰＤ７１ａａとメモリ２１１ａａの飽和電荷量をそれぞれ向上させることができる。また、メモリ２１１ａａを小さくし、ＰＤ７１ａａを大きく形成することも可能となる。
【０４４４】
＜第２６の実施の形態＞
図６５は、本技術が適用された第２６の実施の形態における画素５０ａｂの平面図である。
【０４４５】
第２６の実施の形態における画素５０ａｂは、第２５の実施の形態における画素５０ａａと同じくＰＤ７１ａｂとメモリ２１１ａｂを囲む強電界領域に凹凸がある形状とされている。図６５に示した画素５０ａｂの凸部は、三角形状である点が、図６４に示した画素５０ａａと異なり、他の点は基本的に同様であるため、重複する説明は省略する。
【０４４６】
図６５に示した画素５０ａｂでは、ＰＤ７１を囲む４辺のうち４辺に凸部が形成されている例を示した。ＰＤ７１を囲む４辺のうち少なくとも１辺に凸部が形成されている構成とすることができ、４辺のうちの１辺、２辺、３辺または４辺に凸部が形成されている構成とすることができる。
【０４４７】
図６５に示した画素５０ａｂでは、例えば、ＰＤ７１ａｂとメモリ２１１ａｂを囲む４辺のうちの左側に形成されているＤＴＩ８２ａｂの辺には、２つの三角形状の凸部が形成されている例を示した。この凸部の数は、一例であり、１以上形成されていれば良い。また、形状も、三角形状であっても、頂点が丸まっていたり、三角を構成する辺が直線でなく曲線であったりしても良い。また、三角形状ではなく、半円や楕円に近い形状や、多角形であっても良い。
【０４４８】
第２６の実施の形態における画素５０ａｂも、第２５の実施の形態における画素５０ａａと同じく、Ｐ型固相拡散層８３ａａの長さを、ＰＤ７１ａａを囲む４辺のうちの平行に配置されている２辺の間の長さよりも長くなるように形成することできるため、ＰＮ接合面積を増やすことができ、強電界領域を大きくすることができる。換言すれば、ＤＴＩ８２ａｂの側壁の長さを、ＰＤ７１ａｂとメモリ２１１ａｂを囲むＤＴＩ８２ａｂのうちの平行に配置されているＤＴＩ８２ａｂの間の長さよりも長く形成することで、ＰＮ接合面積を増やすことができ、強電界領域を大きくすることができる。
【０４４９】
このように、Ｐ型固相拡散層８３に凸部を形成することで、Ｐ型固相拡散層８３とＮ型固相拡散層８４の接合面積を拡大することができるため、飽和電荷量を向上させることができる。この場合、ＰＤ７１ａｂとメモリ２１１ａｂの飽和電荷量をそれぞれ向上させることができる。また、メモリ２１１ａｂを小さくし、ＰＤ７１ａｂを大きく形成することも可能となる。
【０４５０】
＜第２６の実施の形態＞
図６６は、本技術が適用された第２６の実施の形態における画素５０ａｃの平面図である。図６７は、図６６に示した画素５０ａｃの線分Ｂ−Ｂ’で切断したときの画素５０ａｃの垂直方向の断面図である。
【０４５１】
第２６の実施の形態における画素５０ａｃは、強電界領域を拡大するために、メモリ２１１ａｃの一部に、強電界拡大領域が形成されている。強電界拡大領域は、強電界領域を拡大するために形成されたＰＮ接合領域であり、図６６では、メモリ２１１ａｃの領域の四隅付近にそれぞれ四角形状の強電界領域が形成されている例を示した。
【０４５２】
メモリ２１１ａｃの領域の四隅付近にそれぞれ形成されている四角形状の強電界領域３１１−１乃至３１１−４は、メモリ２１１ａｃやＰＤ７１ａｃの周りに形成されている強電界領域と同じ構成とされ、中心部にＳｉ基板７０を貫通するＤＴＩ３１２が形成され、その周りにＰ型固相拡散層３１３が形成されている。さらにＰ型固相拡散層３１３の周りにＮ型固相拡散層３１４が形成されている。
【０４５３】
図６６に示した例では、四角形状の強電界領域を示したが、他の形状、例えば円形状や多角形形状であっても良い。また図６６では、メモリ２１１ａｃの四隅付近に四角形状の強電界領域が形成されている場合を示したが、１個以上の強電界領域が形成されていれば良い。また、１つの強電界領域の大きさは、図６６に示したような大きさに限定されるわけではない。
【０４５４】
また、第２４、第２５の実施の形態と組み合わせ、メモリ２１１ａｃやＰＤ７１ａｃを囲むＤＴＩ８２ａｃの側壁に形成されている強電界領域に凹凸が形成されているように構成しても良い。
【０４５５】
このように、メモリ２１１Ａｃを囲むＤＴＩ８２ａｃ以外の領域に、Ｐ型固相拡散層３１３とＮ型固相拡散層３１４からなる強電界拡大領域を形成することで、１画素５０ａｃに設けられている強電界領域を拡大することができ、飽和電荷量を向上させることができる。
【０４５６】
第２６の実施の形態における画素５０ａｃも、第２４の実施の形態における画素５０ａａと同じく、強電界領域を形成するＰ型固相拡散層８３（３１３）の長さが長くなるように形成することできるため、ＰＮ接合面積を増やすことができ、強電界領域を大きくすることができる。
【０４５７】
第２６の実施の形態における画素５０ａｃにおいては、Ｐ型固相拡散層８３ａｃの長さは、ＤＴＩ８２ａｃの側壁の長さだけでなく、メモリ２１１ａｃの四隅付近に形成された四角形状の強電界領域３１１に含まれるＰ型固相拡散層３１３の長さも含まれるため、上記したように、Ｐ型固相拡散層８３ａｃの長さが長くなるように形成することできる。
【０４５８】
よって、ＰＮ接合面積を増やすことができ、強電界領域を大きくすることができる。
【０４５９】
＜第２６の実施の形態＞
図６８は、本技術が適用された第２６の実施の形態における画素５０ａｄの垂直方向の断面図である。また図６９は、第２６の実施の形態に含まれるＡＬパッド取り出し部を含む画素５０ａｄの平面図である。
【０４６０】
第２６の実施の形態として、画素５０と他の半導体基板等を接続するＡＬパッドを含めた構成について説明する。図６８では、図３に示した第１の実施の形態における画素５０ａにＡＬパッドを設けた例を示しているが、第２乃至第１９の実施の形態における画素５０ｂ乃至５０ｕのいずれの画素５０に対しても、第２６の実施の形態を組み合わせ、ＡＬパッドを設けた構成とすることができる。
【０４６１】
図６８、図６９に示したように、図中左側に画素アレイ部４１（図２）が形成され、図中右側に、ＡＬパッド取り出し部５０１を有する。ＡＬパッド取り出し部５０１には、画素５０ａｄと他の半導体基板等との接続端子となるＡＬパッド５０２が基板表面（図中上側）に形成されている。
【０４６２】
図６８に示されるように、ＡＬパッド取り出し部５０１における各ＡＬパッド５０２の周囲には、第１の実施の形態におけるＤＴＩ８２と同様に形成される固相拡散トレンチ５０３が形成されている。これにより、各ＡＬパッド５０２を画素アレイ部４１やその他の周辺回路部（不図示）から電気的に絶縁することができる。
【０４６３】
なお、ＡＬパッド取り出し部５０１に形成した固相拡散トレンチ５０３は、例えば、フォトレジストにおけるマークとして利用することができる。またこれにより、その後の工程におけるアライメントマークに用いることもできる。
【０４６４】
＜第２７の実施の形態＞
図７０は、本技術が適用された第２７の実施の形態における画素５０ａｄ’の垂直方向の断面図である。
【０４６５】
第２７の実施の形態として、画素５０と周辺回路部を含めた構成について説明する。図７０では、図３に示した第１の実施の形態における画素５０ａに周辺回路を設けた例を示しているが、第２乃至第１９の実施の形態における画素５０ｂ乃至５０ｕのいずれの画素５０に対しても、第２７の実施の形態を組み合わせ、周辺回路を設けた構成とすることができる。
【０４６６】
図７０に示したように、図中左側に画素アレイ部４１（図２）が形成され、図中右側に、周辺回路部５１１を有する。周辺回路部５１１には、第１の実施の形態におけるＤＴＩ８２と同様に形成される固相拡散トレンチ５２１が形成されている。
【０４６７】
固相拡散トレンチ５２１に沿って形成されているＰ型固相拡散層８３ｕの表面側（図面上側）は、Ｓｉ基板７０の表面に形成されているＰ＋拡散層５１２に電気的に接続されている。また、Ｐ型固相拡散層８３ｕの裏面側（図面下側）は、裏面Ｓｉ界面７５付近に形成されたPwell領域５１３または、Ｓｉ基板７０の裏面界面近傍にピニング膜により形成されるホール層５１５に電気的に接続されている。
【０４６８】
Pwell領域５１３は、裏面コンタクト５１４を介してＷ（タングステン）等の金属材から成る遮光膜７４に接続されている。これにより、Ｓｉ基板７０の表面側と裏面側が電気的に接続されて遮光膜７４の電位に固定される。
【０４６９】
第２７の実施の形態では、従来、Ｓｉ基板７０の表面側と裏面側を繋ぐために必要であったPwell領域の役割をＰ型固相拡散層８３ｕが兼ねることができるので、Pwell領域を形成する工程を削減することができる。
【０４７０】
＜第２８の実施の形態＞
図７１は、本技術が適用された第２８の実施の形態における画素５０ａｄ”の垂直方向の断面図である。
【０４７１】
第２８の実施の形態として、第２７の実施の形態と同じく、画素５０と周辺回路部を含めた構成について説明する。図７１では、図３に示した第１の実施の形態における画素５０ａに周辺回路を設けた例を示しているが、第２乃至第２２の実施の形態における画素５０ｂ乃至５０ｕのいずれの画素５０に対しても、第２８の実施の形態を組み合わせ、周辺回路を設けた構成とすることができる。
【０４７２】
第２８の実施の形態における画素５０ａｄ”は、第２７の実施の形態における画素５０ａｄと同じく、図７１に示したように、図中左側に画素アレイ部４１が形成され、図中右側に、周辺回路部５３１を有する。周辺回路部５３１には、第１の実施の形態におけるＤＴＩ８２と同様に形成される固相拡散トレンチ５２１ａｄが形成されている。
【０４７３】
周辺回路部５３１には、第１の実施の形態におけるＤＴＩ８２と同様に形成される固相拡散トレンチ５２１ａｄが形成されている。固相拡散トレンチ５２１ａｄに沿って形成されているＰ型固相拡散層８３ａｄの表面側（図面上側）は、Pwell領域５３２を介してＳｉ基板７０の表面に形成されているＰ＋拡散層５１２ａｄに電気的に接続されている。この点が、図７０に示した画素５０ａｄ’と異なる。
【０４７４】
また、Ｐ型固相拡散層８３ａｄの裏面側（図面下側）は、裏面Ｓｉ界面７５付近に形成されたPwell領域５１３または、ホール層５１５に電気的に接続されている。Pwell領域５１３は、裏面コンタクト５１４を介してＷ等の金属材から成る遮光膜７４に接続されている。これにより、Ｓｉ基板７０の表面側と裏面側が電気的に接続されて遮光膜７４の電位に固定される。
【０４７５】
第２８の実施の形態では、従来、Ｓｉ基板７０の表面側と裏面側を繋ぐために必要であったPwell領域の役割をＰ型固相拡散層８３ａｄが兼ねることができるので、Pwell領域を形成する工程を削減することができる。
【０４７６】
＜第２９の実施の形態＞
図７２は、本技術が適用された第２９の実施の形態における画素５０ａｅの垂直方向の断面図である。
【０４７７】
第２９の実施の形態として、第２７の実施の形態と同じく、画素５０と周辺回路部を含めた構成について説明する。図７２では、図３に示した第１の実施の形態における画素５０ａに周辺回路を設けた例を示しているが、第２乃至第２８の実施の形態における画素５０ｂ乃至５０ａｄ”のいずれの画素５０に対しても、第２９の実施の形態を組み合わせ、周辺回路を設けた構成とすることができる。
【０４７８】
第２９の実施の形態における画素５０ａｅは、第２７の実施の形態における画素５０ａｅと同じく、図７２に示したように、図中左側に画素アレイ部４１が形成され、図中右側に、周辺回路部５７１を有する。
【０４７９】
画素アレイ部４１と周辺回路部５７１の境界に位置する境界部５７２に、固相拡散トレンチ５０３が形成されている。
【０４８０】
よって、第２９の実施の形態における画素５０ａｅは、第１の実施の形態における画素５０ａと同様の効果を得られることに加えて、固相拡散トレンチ５０３ａｅ’により、周辺回路部５７１で生じ得る発光が画素アレイ部４１側に侵入することを抑止できる。
【０４８１】
なお、上述した第１乃至第２９の実施の形態は、適宜組み合わせることが可能である。
【０４８２】
＜第１の変形例＞
上述した第１乃至第２９の実施の形態は、各画素５０がそれぞれＦＤ９１（図４）や画素トランジスタ（例えば、リセットトランジスタ９２（図２）など）を有していたが、ＦＤ９１や画素トランジスタを複数の画素５０で共有するようにしてもよい。
【０４８３】
図７３は、縦方向に隣接する２画素５０で、ＦＤ９１および画素トランジスタを共有している場合の平面図を示している。
【０４８４】
図７３に示した例では、例えば、右下に位置している画素５０−１とその上に位置している画素５０−２において、ＦＤ９１および画素トランジスタが共有されている。この画素５０−１のＦＤ９１’−１、画素５０−２のＦＤ９１’−２、変換効率切り替えトランジスタ６１２、および画素５０−２の増幅トランジスタ９３’−２は、配線６１１−１で接続されている。
【０４８５】
また、画素５０−１のMOSキャパシタ６１３と画素５０−２の変換効率切り替えトランジスタ６１２は、配線６１１−２で接続されている。
【０４８６】
このように共有構造とすることで、１画素当たりの素子数が減って各画素の専有面積に余裕があるので、変換効率切り替えトランジスタ６１２やＦＤ９１’に付加するためのMOSキャパシタ６１３を設けることができる。
【０４８７】
変換効率切り替えトランジスタ６１２は、感度出力の向上を目的とする用途では高変換効率に切り替え、飽和電荷量Ｑｓの向上を目的とする用途では低変換効率に切り替えることができる。
【０４８８】
ＦＤ９１’に付加されたMOSキャパシタ６１３は、ＦＤ容量を増加させることができるので、低変換効率の実現が可能となり、飽和電荷量Ｑｓを向上させることができる。
【０４８９】
＜他の変形例＞
第１乃至第２９の実施の形態は、例えば以下のように複数の基板を積層して構成する画素５０にも適用できる。
【０４９０】
＜本開示に係る技術を適用し得る積層型の固体撮像装置の構成例＞
【０４９１】
図７４は、本開示に係る技術を適用し得る積層型の固体撮像装置の構成例の概要を示す図である。
【０４９２】
図７４のＡは、非積層型の固体撮像装置の概略構成例を示している。固体撮像装置23010は、図７４のＡに示すように、１枚のダイ（半導体基板）23011を有する。このダイ23011には、画素がアレイ状に配置された画素領域23012と、画素の駆動その他の各種の制御を行う制御回路23013と、信号処理するためのロジック回路23014とが搭載されている。
【０４９３】
図７４のＢ及びＣは、積層型の固体撮像装置の概略構成例を示している。固体撮像装置23020は、図７４のＢ及びＣに示すように、センサダイ23021とロジックダイ23024との2枚のダイが積層され、電気的に接続されて、１つの半導体チップとして構成されている。
【０４９４】
図７４のＢでは、センサダイ23021には、画素領域23012と制御回路23013が搭載され、ロジックダイ23024には、信号処理を行う信号処理回路を含むロジック回路23014が搭載されている。
【０４９５】
図７４のＣでは、センサダイ23021には、画素領域23012が搭載され、ロジックダイ23024には、制御回路23013及びロジック回路23014が搭載されている。
【０４９６】
図７５は、積層型の固体撮像装置23020の第１の構成例を示す断面図である。
【０４９７】
センサダイ23021には、画素領域23012となる画素を構成するPD（フォトダイオード）や、ＦＤ（フローティングディフュージョン）、Tr（MOS FET）、及び、制御回路23013となるTr等が形成される。さらに、センサダイ23021には、複数層、本例では３層の配線23110を有する配線層23101が形成される。なお、制御回路23013（となるTr）は、センサダイ23021ではなく、ロジックダイ23024に構成することができる。
【０４９８】
ロジックダイ23024には、ロジック回路23014を構成するTrが形成される。さらに、ロジックダイ23024には、複数層、本例では３層の配線23170を有する配線層23161が形成される。また、ロジックダイ23024には、内壁面に絶縁膜23172が形成された接続孔23171が形成され、接続孔23171内には、配線23170等と接続される接続導体23173が埋め込まれる。
【０４９９】
センサダイ23021とロジックダイ23024とは、互いの配線層23101及び23161が向き合うように貼り合わされ、これにより、センサダイ23021とロジックダイ23024とが積層された積層型の固体撮像装置23020が構成されている。センサダイ23021とロジックダイ23024とが貼り合わされる面には、保護膜等の膜23191が形成されている。
【０５００】
センサダイ23021には、センサダイ23021の裏面側（PDに光が入射する側）（上側）からセンサダイ23021を貫通してロジックダイ23024の最上層の配線23170に達する接続孔23111が形成される。さらに、センサダイ23021には、接続孔23111に近接して、センサダイ23021の裏面側から１層目の配線23110に達する接続孔23121が形成される。接続孔23111の内壁面には、絶縁膜23112が形成され、接続孔23121の内壁面には、絶縁膜23122が形成される。そして、接続孔23111及び23121内には、接続導体23113及び23123がそれぞれ埋め込まれる。接続導体23113と接続導体23123とは、センサダイ23021の裏面側で電気的に接続され、これにより、センサダイ23021とロジックダイ23024とが、配線層23101、接続孔23121、接続孔23111、及び、配線層23161を介して、電気的に接続される。
【０５０１】
図７６は、積層型の固体撮像装置23020の第２の構成例を示す断面図である。
【０５０２】
固体撮像装置23020の第２の構成例では、センサダイ23021に形成する１つの接続孔23211によって、センサダイ23021（の配線層23101（の配線23110））と、ロジックダイ23024（の配線層23161（の配線23170））とが電気的に接続される。
【０５０３】
すなわち、図７６では、接続孔23211が、センサダイ23021の裏面側からセンサダイ23021を貫通してロジックダイ23024の最上層の配線23170に達し、且つ、センサダイ23021の最上層の配線23110に達するように形成される。接続孔23211の内壁面には、絶縁膜23212が形成され、接続孔23211内には、接続導体23213が埋め込まれる。上述の図７５では、２つの接続孔23111及び23121によって、センサダイ23021とロジックダイ23024とが電気的に接続されるが、図７６では、１つの接続孔23211によって、センサダイ23021とロジックダイ23024とが電気的に接続される。
【０５０４】
図７７は、積層型の固体撮像装置23020の第３の構成例を示す断面図である。
【０５０５】
図７７の固体撮像装置23020は、センサダイ23021とロジックダイ23024とが貼り合わされる面に、保護膜等の膜23191が形成されていない点で、センサダイ23021とロジックダイ23024とが貼り合わされる面に、保護膜等の膜23191が形成されている図７５の場合と異なる。
【０５０６】
図７７の固体撮像装置23020は、配線23110及び23170が直接接触するように、センサダイ23021とロジックダイ23024とを重ね合わせ、所要の加重をかけながら加熱し、配線23110及び23170を直接接合することで構成される。
【０５０７】
図７８は、本開示に係る技術を適用し得る積層型の固体撮像装置の他の構成例を示す断面図である。
【０５０８】
図７８では、固体撮像装置23401は、センサダイ23411と、ロジックダイ23412と、メモリダイ23413との3枚のダイが積層された３層の積層構造になっている。
【０５０９】
メモリダイ23413は、例えば、ロジックダイ23412で行われる信号処理において一時的に必要となるデータの記憶を行うメモリ回路を有する。
【０５１０】
図７８では、センサダイ23411の下に、ロジックダイ23412及びメモリダイ23413が、その順番で積層されているが、ロジックダイ23412及びメモリダイ23413は、逆順、すなわち、メモリダイ23413及びロジックダイ23412の順番で、センサダイ23411の下に積層することができる。
【０５１１】
なお、図７８では、センサダイ23411には、画素の光電変換部となるＰＤや、画素Trのソース／ドレイン領域が形成されている。
【０５１２】
ＰＤの周囲にはゲート絶縁膜を介してゲート電極が形成され、ゲート電極と対のソース／ドレイン領域により画素Tr23421、画素Tr23422が形成されている。
【０５１３】
ＰＤに隣接する画素Tr23421が転送Trであり、その画素Tr23421を構成する対のソース／ドレイン領域の一方がＦＤになっている。
【０５１４】
また、センサダイ23411には、層間絶縁膜が形成され、層間絶縁膜には、接続孔が形成される。接続孔には、画素Tr23421、及び、画素Tr23422に接続する接続導体23431が形成されている。
【０５１５】
さらに、センサダイ23411には、各接続導体23431に接続する複数層の配線23432を有する配線層23433が形成されている。
【０５１６】
また、センサダイ23411の配線層23433の最下層には、外部接続用の電極となるアルミパッド23434が形成されている。すなわち、センサダイ23411では、配線23432よりもロジックダイ23412との接着面23440に近い位置にアルミパッド23434が形成されている。アルミパッド23434は、外部との信号の入出力に係る配線の一端として用いられる。
【０５１７】
さらに、センサダイ23411には、ロジックダイ23412との電気的接続に用いられるコンタクト23441が形成されている。コンタクト23441は、ロジックダイ23412のコンタクト23451に接続されるとともに、センサダイ23411のアルミパッド23442にも接続されている。
【０５１８】
そして、センサダイ23411には、センサダイ23411の裏面側（上側）からアルミパッド23442に達するようにパッド孔23443が形成されている。
【０５１９】
本開示に係る技術は、以上のような固体撮像装置に適用することができる。
【０５２０】
＜体内情報取得システムへの応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
【０５２１】
図７９は、本開示に係る技術（本技術）が適用され得る、カプセル型内視鏡を用いた患者の体内情報取得システムの概略的な構成の一例を示すブロック図である。
【０５２２】
体内情報取得システム１０００１は、カプセル型内視鏡１０１００と、外部制御装置１０２００とから構成される。
【０５２３】
カプセル型内視鏡１０１００は、検査時に、患者によって飲み込まれる。カプセル型内視鏡１０１００は、撮像機能および無線通信機能を有し、患者から自然排出されるまでの間、胃や腸等の臓器の内部を蠕動運動等によって移動しつつ、当該臓器の内部の画像（以下、体内画像ともいう）を所定の間隔で順次撮像し、その体内画像についての情報を体外の外部制御装置１０２００に順次無線送信する。
【０５２４】
外部制御装置１０２００は、体内情報取得システム１０００１の動作を統括的に制御する。また、外部制御装置１０２００は、カプセル型内視鏡１０１００から送信されてくる体内画像についての情報を受信し、受信した体内画像についての情報に基づいて、表示装置（図示せず）に当該体内画像を表示するための画像データを生成する。
【０５２５】
体内情報取得システム１０００１では、このようにして、カプセル型内視鏡１０１００が飲み込まれてから排出されるまでの間、患者の体内の様子を撮像した体内画像を随時得ることができる。
【０５２６】
カプセル型内視鏡１０１００と外部制御装置１０２００の構成および機能についてより詳細に説明する。
【０５２７】
カプセル型内視鏡１０１００は、カプセル型の筐体１０１０１を有し、その筐体１０１０１内には、光源部１０１１１、撮像部１０１１２、画像処理部１０１１３、無線通信部１０１１４、給電部１０１１５、電源部１０１１６、および制御部１０１１７が収納されている。
【０５２８】
光源部１０１１１は、例えばＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）等の光源から構成され、撮像部１０１１２の撮像視野に対して光を照射する。
【０５２９】
撮像部１０１１２は、撮像素子、および当該撮像素子の前段に設けられる複数のレンズからなる光学系から構成される。観察対象である体組織に照射された光の反射光（以下、観察光という）は、当該光学系によって集光され、当該撮像素子に入射する。撮像部１０１１２では、撮像素子において、そこに入射した観察光が光電変換され、その観察光に対応する画像信号が生成される。撮像部１０１１２によって生成された画像信号は、画像処理部１０１１３に提供される。
【０５３０】
画像処理部１０１１３は、ＣＰＵ（Ｃｅｎｔｒａｌ  ＰｒｏｃｅｓＳｉｎｇ  Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ  ＰｒｏｃｅｓＳｉｎｇ  Ｕｎｉｔ）等のプロセッサによって構成され、撮像部１０１１２によって生成された画像信号に対して各種の信号処理を行う。画像処理部１０１１３は、信号処理を施した画像信号を、ＲＡＷデータとして無線通信部１０１１４に提供する。
【０５３１】
無線通信部１０１１４は、画像処理部１０１１３によって信号処理が施された画像信号に対して変調処理等の所定の処理を行い、その画像信号を、アンテナ１０１１４Ａを介して外部制御装置１０２００に送信する。また、無線通信部１０１１４は、外部制御装置１０２００から、カプセル型内視鏡１０１００の駆動制御に関する制御信号を、アンテナ１０１１４Ａを介して受信する。無線通信部１０１１４は、外部制御装置１０２００から受信した制御信号を制御部１０１１７に提供する。
【０５３２】
給電部１０１１５は、受電用のアンテナコイル、当該アンテナコイルに発生した電流から電力を再生する電力再生回路、および昇圧回路等から構成される。給電部１０１１５では、いわゆる非接触充電の原理を用いて電力が生成される。
【０５３３】
電源部１０１１６は、二次電池によって構成され、給電部１０１１５によって生成された電力を蓄電する。図７９では、図面が煩雑になることを避けるために、電源部１０１１６からの電力の供給先を示す矢印等の図示を省略しているが、電源部１０１１６に蓄電された電力は、光源部１０１１１、撮像部１０１１２、画像処理部１０１１３、無線通信部１０１１４、および制御部１０１１７に供給され、これらの駆動に用いられ得る。
【０５３４】
制御部１０１１７は、ＣＰＵ等のプロセッサによって構成され、光源部１０１１１、撮像部１０１１２、画像処理部１０１１３、無線通信部１０１１４、および、給電部１０１１５の駆動を、外部制御装置１０２００から送信される制御信号に従って適宜制御する。
【０５３５】
外部制御装置１０２００は、ＣＰＵ，ＧＰＵ等のプロセッサ、又はプロセッサとメモリ等の記憶素子が混載されたマイクロコンピュータ若しくは制御基板等で構成される。外部制御装置１０２００は、カプセル型内視鏡１０１００の制御部１０１１７に対して制御信号を、アンテナ１０２００Ａを介して送信することにより、カプセル型内視鏡１０１００の動作を制御する。カプセル型内視鏡１０１００では、例えば、外部制御装置１０２００からの制御信号により、光源部１０１１１における観察対象に対する光の照射条件が変更され得る。また、外部制御装置１０２００からの制御信号により、撮像条件（例えば、撮像部１０１１２におけるフレームレート、露出値等）が変更され得る。また、外部制御装置１０２００からの制御信号により、画像処理部１０１１３における処理の内容や、無線通信部１０１１４が画像信号を送信する条件（例えば、送信間隔、送信画像数等）が変更されてもよい。
【０５３６】
また、外部制御装置１０２００は、カプセル型内視鏡１０１００から送信される画像信号に対して、各種の画像処理を施し、撮像された体内画像を表示装置に表示するための画像データを生成する。当該画像処理としては、例えば現像処理（デモザイク処理）、高画質化処理（帯域強調処理、超解像処理、ＮＲ（Ｎｏｉｓｅ  ｒｅｄｕｃｔｉｏｎ）処理および／若しくは手ブレ補正処理等）、並びに／又は拡大処理（電子ズーム処理）等、各種の信号処理を行うことができる。外部制御装置１０２００は、表示装置の駆動を制御して、生成した画像データに基づいて撮像された体内画像を表示させる。あるいは、外部制御装置１０２００は、生成した画像データを記録装置（図示せず）に記録させたり、印刷装置（図示せず）に印刷出力させてもよい。
【０５３７】
以上、本開示に係る技術が適用され得る体内情報取得システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１０１１２に適用することができる。
【０５３８】
＜移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
【０５３９】
図８０は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
【０５４０】
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図８０に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、および統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、および車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
【０５４１】
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、および、車両の制動力を発生させる制動装置等の制御装置として機能する。
【０５４２】
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
【０５４３】
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
【０５４４】
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
【０５４５】
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
【０５４６】
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄａｄａｎｃｅｄ  Ｄｒｉａｄｅｒ  Ａｓｓｉｓｔａｎｃｅ  Ｓａｄｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
【０５４７】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【０５４８】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
【０５４９】
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声および画像のうちの少なくとも一方の出力信号を送信する。図８０の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２およびインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイおよびヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
【０５５０】
図８１は、撮像部１２０３１の設置位置の例を示す図である。
【０５５１】
図８１では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
【０５５２】
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドアおよび車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１および車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１および１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
【０５５３】
なお、図８１には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
【０５５４】
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
【０５５５】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【０５５６】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
【０５５７】
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
【０５５８】
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１等に適用され得る。
【０５５９】
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０５６０】
本技術は以下のような構成も取ることができる。
（１）
光電変換を行う光電変換部と、
前記光電変換部で変換された電荷を一時的に保持する電荷保持部と、
半導体基板に、前記光電変換部と前記電荷保持部との間に形成された第１のトレンチと
を備え、
前記半導体基板を深さ方向において、前記第１のトレンチは、前記光電変換部よりも高く形成されている
固体撮像装置。
（２）
前記半導体基板を深さ方向において、前記第１のトレンチは、前記電荷保持部よりも高く形成されている
前記（１）に記載の固体撮像装置。
（３）
前記半導体基板を深さ方向において、前記第１のトレンチは、前記電荷保持部よりも低く形成されている
前記（１）に記載の固体撮像装置。
（４）
前記光電変換部が飽和したときの電荷を受け取るＮ＋拡散層をさらに備える
前記（１）乃至（３）のいずれかに記載の固体撮像装置。
（５）
前記光電変換部から電荷を読み出す読み出しゲートをさらに備え、
前記読み出しゲートは、前記光電変換部に対して垂直方向と水平方向に形成されている
前記（１）乃至（４）のいずれかに記載の固体撮像装置。
（６）
前記読み出しゲートで読み出された前記電荷を、前記電荷保持部に転送する転送ゲートをさらに備える
前記（５）に記載の固体撮像装置。
（７）
前記半導体基板を深さ方向に貫き、隣接する画素にそれぞれ形成されている第２のトレンチと、
前記第２のトレンチの側壁に、Ｐ型領域とＮ型領域から構成されるＰＮ接合領域と
をさらに備える
前記（１）乃至（６）のいずれかに記載の固体撮像装置。
（８）
前記第２のトレンチは、素子分離領域に形成されている
前記（７）に記載の固体撮像装置。
（９）
前記第１のトレンチと前記第２のトレンチには、遮光する材料が充填されている
前記（７）に記載の固体撮像装置。
（１０）
前記第１のトレンチは、前記電荷保持部の長辺と平行となる位置に形成されている
前記（１）に記載の固体撮像装置。
（１１）
固体撮像装置が搭載された電子機器において、
前記固体撮像装置は、
光電変換を行う光電変換部と、
前記光電変換部で変換された電荷を一時的に保持する電荷保持部と、
半導体基板に、前記光電変換部と前記電荷保持部との間に形成された第１のトレンチと
を備え、
前記半導体基板を深さ方向において、前記第１のトレンチは、前記光電変換部よりも高く形成されている
電子機器。
（１２）
光電変換を行う光電変換部と、
前記光電変換部で変換された電荷を一時的に保持する電荷保持部と、
半導体基板に、前記光電変換部と前記電荷保持部との間に形成された第１のトレンチと
を備え、
前記半導体基板を深さ方向において、前記第１のトレンチは、前記光電変換部よりも低く形成され、前記電荷保持部よりも高く形成されている
固体撮像装置。
（１３）
前記光電変換部が飽和したときの電荷を受け取るＮ＋拡散層をさらに備える
前記（１２）に記載の固体撮像装置。
（１４）
前記Ｎ＋拡散層は、前記光電変換部と前記電荷保持部との間に形成されている
前記（１３）に記載の固体撮像装置。
（１５）
前記Ｎ＋拡散層と前記光電変換部は、０．２ｕｍ乃至１．０ｕｍ離れた位置に形成されている
前記（１３）に記載の固体撮像装置。
（１６）
前記光電変換部で変換された電荷を前記電荷保持部に書き込む書き込みゲートをさらに備え、
前記書き込みゲートは、前記電荷保持部に対して垂直方向と水平方向に形成されている
前記（１２）乃至（１５）のいずれかに記載の固体撮像装置。
（１７）
前記半導体基板を深さ方向に貫き、隣接する画素にそれぞれ形成されている第２のトレンチと、
前記第２のトレンチの側壁に、Ｐ型領域とＮ型領域から構成されるＰＮ接合領域と
をさらに備える
前記（１２）乃至（１６）のいずれかに記載の固体撮像装置。
（１８）
前記第２のトレンチは、素子分離領域に形成されている
前記（１７）に記載の固体撮像装置。
（１９）
前記第１のトレンチと前記第２のトレンチは、遮光する材料が充填されている
前記（１７）に記載の固体撮像装置。
（２０）
固体撮像装置が搭載された電子機器において、
前記固体撮像装置は、
光電変換を行う光電変換部と、
前記光電変換部で変換された電荷を一時的に保持する電荷保持部と、
半導体基板に、前記光電変換部と前記電荷保持部との間に形成された第１のトレンチと
を備え、
前記半導体基板を深さ方向において、前記第１のトレンチは、前記光電変換部よりも低く形成され、前記電荷保持部よりも高く形成されている
電子機器。
【符号の説明】
【０５６１】
１０  撮像装置，  １２  撮像素子，  ４１  画素アレイ部，  ５０  画素，  ７０  Ｓｉ基板，  ７１  ＰＤ，  ７２  Ｐ型領域，  ７４  遮光膜，  ７６  ＯＣＬ，  ７７  アクティブ領域，  ７５  裏面Ｓｉ界面，  ７８  ＳＴＩ，  ８１  縦型トランジスタトレンチ，  ８２  ＤＴＩ，  ８３  Ｐ型固相拡散層，  ８４  Ｎ型固相拡散層，  ８５  側壁膜，  ８６  充填剤，  １０１  膜，  １２１  Ｐ型領域，  １２２  Ｎ型領域，  １３１  MOSキャパシタ，  １５１  ウェルコンタクト部，  １５２  コンタクト，  １５３  Ｃｕ配線，  ２１１  メモリ，  ２１３  読み出しゲート，  ２１４  縦型トランジスタトレンチ，  ２１６  書き込みゲート，  ２１７  縦型トランジスタトレンチ，  ２１９  縦型トランジスタトレンチ，  ２２０  読み出しゲート，  ２２２  Ｎ＋拡散層，  ２２４  ゲート酸化膜，  ２３１  ウェルコンタクト部，  ２３２  ＦＤ配線，  ２４１  ＦＤ配線，  ２４２  ポリシリコン，  ２６１  転送ゲート，  ２７１  転送ゲート，  ２７２  Ｎ＋拡散層，  ２７３  ドレイン排出部，  ２７５  遮光膜，  ２８１  メモリゲート，  ２９１  読み出しゲート，  ２９２  アンプゲート，  ２９３  拡散層，  ３０１  遮光膜，  ３０５  遮光部材，  ３０８  中空部，  ５０１  ＡＬパッド取り出し部，  ５０２  ＡＬパッド，  ５０３  固相拡散トレンチ，  ５１１  周辺回路部，  ５１２  Ｐ＋拡散層，  ５１３  Pwell領域，  ５１４  裏面コンタクト，  ５１５  ホール層，  ５２１  周辺回路部，  ５３２  Pwell領域，  ５７１  周辺回路部，  ５７２  境界部，  ６１２  変換効率切り替えトランジスタ，  ６１３  MOSキャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2019093479.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
2019093479.tif 000038
【図３７】
2019093479.tif 000039
【図３８】
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【図３９】
2019093479.tif 000041
【図４０】
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【図４１】
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【図４２】
2019093479.tif 000044
【図４３】
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【図４４】
2019093479.tif 000046
【図４５】
2019093479.tif 000047
【図４６】
2019093479.tif 000048
【図４７】
2019093479.tif 000049
【図４８】
2019093479.tif 000050
【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【国際調査報告】
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