(57)【要約】  パワー半導体素子において高耐圧、大電流が可能で低オン電圧、低スイッチング損失、低ノイズを実現する。ＳｉＣドリフト層を形成した第一導電型のＳｉＣ基板と第二導電型のＳｉ基板との少なくとも一方に第二導電型のブロック層を設けたのち、ＳｉＣ基板とＳｉ基板を接合させて少なくともＳｉ基板側からＳｉＣドリフト層の一部に達するトレンチゲートを設け、高チャネル移動度を有するＳｉ−ＭＯＳＦＥＴと高バルク移動度を有すると共に高耐圧のＳｉＣドリフト層を組み合わせる。
2019239632.tif 000002
【特許請求の範囲】
【請求項１】
第一導電型のドレイン層と、前記ドレイン層より不純物濃度の低い第一導電型のドリフト層を有するＳｉＣ基板と、
前記ドリフト層に直接接合し、前記第一導電型と反対導電型の第二導電型のＳｉ基板と、
前記ドリフト層と前記Ｓｉ基板との間に前記Ｓｉ基板に電界が侵入することをブロックする第二導電型のブロック層を有し、
前記Ｓｉ基板は少なくとも前記ドリフト層に達するトレンチを有し、
前記トレンチの少なくとも内側の表面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜を埋め込むトレンチゲート電極と、
前記Ｓｉ基板の露出表面側に設けられた第一導電型のソース領域と第二導電型の基板コンタクト領域と、
前記ソース領域と前記基板コンタクト領域に接続するソース電極と、
前記ドレイン領域に接続するドレイン電極と
を有するパワー半導体素子。
【請求項２】
前記ＳｉＣ基板と前記Ｓｉ基板の接合界面が、表面活性化接合界面である請求項１に記載のパワー半導体素子。
【請求項３】
前記トレンチゲート電極の先端部が少なくとも前記ＳｉＣドリフト層に達している請求項１または請求項２に記載のパワー半導体素子。
【請求項４】
前記トレンチゲート電極の先端部の角が、最低０．０５μｍで、最大で前記トレンチゲート電極の幅の半分の曲率半径の丸みを有する請求項３に記載のパワー半導体素子。
【請求項５】
複数の前記トレンチゲート電極が平行に設けられ、前記トレンチゲート電極の間に挟まれた前記Ｓｉ基板の水平方向の幅が２μｍ以下である請求項２乃至請求項４のいずれか１項に記載のパワー半導体素子。
【請求項６】
前記ブロック層が、前記Ｓｉ基板より高不純物濃度の第二導電型のＳｉブロック層である請求項１乃至請求項５のいずれか１項に記載のパワー半導体素子。
【請求項７】
前記ブロック層が、前記Ｓｉ基板との接合界面側に設けた前記ＳｉＣドリフト層より高不純物濃度の第二導電型のＳｉＣブロック層である請求項１乃至請求項５のいずれか１項に記載のパワー半導体素子。
【請求項８】
前記ＳｉＣ基板が４Ｈ結晶構造の［０００１］のＳｉ面を主面とするＳｉＣ基板であり、前記Ｓｉ基板が（１１１）面を主面とするＳｉ基板である請求項１乃至請求項７のいずれか１項に記載のパワー半導体素子。
【請求項９】
第一導電型のドレイン層上に第一導電型のＳｉＣドリフト層をエピタキシャル成長させてＳｉＣ基板を形成し、
前記ＳｉＣドリフト層の表面或いは前記第一導電型と反対導電型の第二導電型のＳｉ基板の表面に第二導電型のブロック層を形成し、
前記ＳｉＣドリフト層側の表面と前記Ｓｉ基板側の表面にイオン或いはＡｒ中性原子ビームを照射して自然酸化膜を除去して表面を活性化させ、
前記ＳｉＣ基板と前記Ｓｉ基板を相対して直接接合により合体させ、
前記Ｓｉ基板を０．５μｍから１．２μｍまでの厚さまで研磨し、
前記Ｓｉ基板に少なくとも前記ドリフト層に達するトレンチ形成するパワー半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電力用スイッチング素子等に適したパワー半導体素子とその製造方法に関する。
【背景技術】
【０００２】
電力用半導体デバイスの分野では、従来ＳｉによるＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やＭＯＳＦＥＴ等のパワースイッチが多用されてきたが、脱炭素社会に向けたエネルギー効率化目標に対して、それらの性能は限界に近づいていると言われている。一方、近年ワイドバンドギャップと言われる新結晶素材による代替技術の発展が期待されているが、性能、コスト、及び信頼性面において技術的課題が多く量産が容易ではないため、その改善が強く望まれている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許５，５０６，４２１号
【特許文献２】米国特許５，３９６，０８５号
【特許文献３】米国特許５，３２３，０４０号
【特許文献４】米国特許５，６１４，７４９号
【特許文献５】特許第５，６１０，４９２号
【特許文献６】特開２０１３−２４３３３３号公報
【特許文献７】特開２０１５−１５３８９３号公報
【非特許文献】
【０００４】
【非特許文献１】“Ｌａｔｅｒａｌ ｎ−ｃｈａｎｎｅｌ ｉｎｖｅｒｓｉｏｎ ｍｏｄｅ ４Ｈ−ＳｉＣ ＭＯＳＦＥＴｓ“, Ｓ.Ｓｒｉｄｅｎｖａｎ ｅｔ.ａｌ. ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ,  （  Ｖｏｌｕｍｅ： １９, Ｉｓｓｕｅ： ７, Ｊｕｌｙ １９９８ ）
【非特許文献２】Ｄｅｔｅｒｍｉｎａｔｉｏｎ ｏｆ ｉｎｔｒｉｎｓｉｃ ｐｈｏｎｏｎ−ｌｉｍｉｔｅｄ ｍｏｂｉｌｉｔｙ ａｎｄ ｃａｒｒｉｅｒ ｔｒａｎｓｐｏｒｔ ｐｒｏｐｅｒｔｙ ｅｘｔｒａｃｔｉｏｎ ｏｆ ４Ｈ−ＳiＣ ＭＯＳＦＥＴ, Ｎｏｇｕｃｈｉ, ｅｔ.ａｌ. ９．３．１ ＩＥＤＭ１７, ｐｐ２１９−２２２.  （２０１７）
【非特許文献３】“１８００Ｖ Ｂｉｐｏｌａｒ ｍｏｄｅ ＭＯＳＦＥＴｓ： ａ ｆｉｒｓｔ ａｐｐｌｉｃａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ ｗａｆｅｒ Ｄｉｒｅｃｔ Ｂｏｎｄｉｎｇ（ＳＤＢ） ｔｅｃｈｎｉｑｕｅ ｔｏ ａ ｐｏｗｅｒ ｄｅｖｉｃｅ“, Ａ. Ｎａｋａｇａｗａ,ＩＥＤＭ８６, ５．６, ｐｐ１２２−１２５
【非特許文献４】“創エネ・省エネデバイスを目指す異種半導体材料の貼り合わせ”, 重川直輝、Ｊ. Ｖａｃ. Ｓｏｃ. Ｊｐｎ. Ｖｏｌ. ６０, Ｎｏ.１１,  （２０１７） ４２１−４２７
【非特許文献５】“Ｉｍｐａｃｔ Ｉｏｎｉｚａｔｉｏｎ Ｉｎ Ｓｉｌｉｃｏｎ： Ａ ＲＥＶＩＥＷ ＡＮＤ ＵＰＤＡＴＥ” Ｗ. ＭＡＥＳ, ｅｔ.ａｌ. Ｓｏｌｉｄ Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ Ｖｏｌ.３３, Ｎｏ.６ ｐｐ７０５−７１８, １９９０
【発明の概要】
【発明が解決しようとする課題】
【０００５】
パワートランジスタとして主流となっているのはシリコン材料（以下Ｓｉと呼ぶ ）によるＩＧＢＴとＭＯＳＦＥＴである。ＩＧＢＴはバイポーラ型素子であるため、キャリヤの伝導度変調作用により、Ｐ型コレクタ層上の低濃度Ｎ型ドリフト層の低抵抗化が可能となり、高耐圧且つ大電流が実現できる。ところがターンオフ動作の際に、高水準注入された電子とホールは再結合によるキャリヤ消滅時間を要し、立下りに時間を要する為スイッチング動作が遅くなるのでターンオフ損失が増大する。これに対してＳｉによるＭＯＳＦＥＴ（以下Ｓｉ−ＭＯＳＦＥＴと呼ぶ）はユニポーラ型素子なので高濃度ドレイン拡散層上の低濃度ドレイン拡散層（以下ドリフト層）においては再結合速度が問題にならないのでターンオフ損失が低くなるという利点がある。しかし高電圧向けに耐圧を上げようとドリフト層を厚くした場合、オン状態の時に抵抗が高くなり、オン電圧が上がってしまいエネルギー損失が増大するという欠点があり高電圧向け用途には不向きである。図３(1)に従来例のＳｉ−ＭＯＳＦＥＴの断面図を示す。【０００６】
上記のようなＳｉデバイスの技術限界から、近年ワイドバンドギャップ半導体が代替可能な次世代パワー半導体材料として期待されている。中でもシリコンカーバイド (以下ＳｉＣ)と窒化ガリウム（以下ＧａＮ）は、いずれもバンドギャップがＳｉの３倍程度あり、絶縁耐圧も約１０倍程度高い一方移動度はSiと同等である。このような利点から高電圧向け用途においてもウェハを薄くして使用することができ、オン抵抗を下げられるので高電圧且つ高速動作が可能になる。更に高温動作が可能で、熱伝導率が高く放熱性に優れるので冷却が容易で、高速かつ大電力用途のパワー半導体素子材料として大いに期待されている。しかし、ＳｉＣはウェハコストが高いこと、及びＳｉと比較しウェハプロセスにおいて高温の熱処理工程が必要になること等が製造上の課題とされている。【０００７】
ＳｉＣ結晶により作製されたＭＯＳＦＥＴ（以下、従来のＳｉＣ−ＭＯＳＦＥＴと呼ぶ）は研究が開始されてから（例えば、非特許文献１参照）長い期間が経過したが、ゲート熱酸化膜界面の品質に起因する伝導電子の低チャネル移動度（Ｓｉに比べ約２桁小さい）の問題の原因は未だ十分解明されていない。その原因はゲート絶縁膜とＳｉＣとの界面での欠陥（界面準位密度）が多いために、チャネル移動度が低くなってしまう事が原因であると推測されている（例えば、非特許文献２参照）。すなわちＳｉＣのバルク結晶中の電子移動度は８００−１０００ ｃｍ／Ｖ・ｓｅｃであるにもかかわらず、ＳｉＣ−ＭＯＳＦＥＴにおける表面チャネル移動度は１０ ｃｍ／Ｖ・ｓｅｃ （Ｓｉ面）と極めて低いことが知られている。【０００８】
そのため、デバイス動作においては基板ドレイン拡散層上に形成されるＳｉＣドリフト層の抵抗が十分低いのにもかかわらず、ＭＯＳＦＥＴのチャネル抵抗があまりにも高いという深刻な問題に陥っている。その結果、オン電圧が上昇してエネルギー損失を増大させてしまい、ＳｉＣの長所を十分生かすことができていない。図３（２）は従来例のＳｉＣ−ＭＯＳＦＥＴの断面図である。ここではゲート酸化膜下の界面準位７１によりチャネル電子伝導が阻害される為に電流利得が小さくなってしまう。又、トレンチ型の縦型ＳｉＣ−ＭＯＳＦＥＴ構造（例えば、特許文献１参照）においては、駆動能力を上げようとゲート酸化膜を薄くしても、SiC熱酸化膜の品質が劣化しやすく耐圧が低い為、ゲートの底面隅部７３での絶縁破壊不良が頻繁に起こる。このような欠陥の多いＳｉＣ界面状態や熱酸化膜質を改善させる手段として、様々なアニール方法等が試みられてきたものの、劣化の根本原因は十分解明されていない。そのために基本原理からの界面状態の理解についての抜本的な見直しが必要とされている(例えば、非特許文献２参照）。このような状況において本願発明の解決すべき課題は、オン動作損失が少なく、且つ高耐圧化が可能なＳｉＣ結晶を用いたＭＯＳＦＥＴを実現することである。【０００９】
従来例における課題を解決するために、特許文献２においてはＳｉＣ上にＳｉ−ＭＯＳＦＥＴを積層した構造が考案された。図１１に当該公知例の断面図を示す。当該構造においてはメサ型のＳｉ−ＭＯＳＦＥＴについてサイドウォールゲート５０を用いたもので、トレンチ底にＳｉＣのＳｃｈｏｔｔｋｙ接合ゲート６２を設けたＭＥＳＦＥＴを能動負荷としたものである。この構造はＳｉ−ＭＯＳＦＥＴによりチャネル抵抗を下げるとともに、ドリフト層に抵抗の低いＳｉＣ基板４８を用いる事で素子全体のオン抵抗を下げる事を意図しているものと思われる。Ｓｉ中での許容電界強度（０.３３ＭＶ／ｃｍ）はＳｉＣの１/１０程度しかないので、ＳｉＣ中の高電界（＞１ＭＶ／ｃｍ）から一桁以上減衰させないとアバランシェ降伏を起こしてしまうが、当該メサ型Ｓｉ底辺にはＮ＋層５７が形成されている為にオフ状態においては該ＳｉＣドリフト層からの強い電界により逆にＳｉ電位を上昇させてしまう。しかし当該特許では電界を減衰させるためにメサ幅（チャネル幅）を可能な限り狭く狭チャネル効果による電位降下によりＳｉへの電界の進入を抑制できると説明しているが、高密度のＮ型空間電荷による大幅な電位上昇が起こるので緩和に逆行し効果は望めない。【００１０】
一方、当該特許ではオン状態では図１１のサイドウォ―ル型トレンチゲート５０の下端がＳｉとＳｉＣによるヘテロ接合位置５６′よりも上方にある為、ＳｉＣ領域の表面電位にはトレンチゲートからの電界効果が及ばず電子は伝導帯段差を乗り越えられずにチャネル伝導を妨げてしまう。しかしながら、当該特許の構造においてはトレンチ底面と側面にＭＥＳＦＥＴを構成する為にショットキー電極５２を形成しなくてはならず、当該電極上部端を当該ＳｉＣ／Ｓｉ界面に出来るだけ近づける必要がある事から、物理的にサイドウォールゲート下端の位置をヘテロ接合位置より下げる事は不可能である。また、特許文献７においては、ドリフト層を設けたｎ型ＳｉＣ基板とｐ型Ｓｉ基板を表面活性化ボンディング法によって接合したのち、ＳｉＣドリフト層に達するトレンチゲート電極を設けることが提案されている。即ち、図３（１）に示したＳｉ−ＭＯＳＦＥＴ部と、図３（２）に示したＳｉＣドリフト層を組み合わせたものである。しかし、ｐ型Ｓｉ基板の不純物濃度が低いとＳｉＣ側からの電界の侵入をブロックすることができず、空乏層がソースにまで達するパンチスルー現象や、電界により加速された電子がＳｉ中でインパクトイオン化を生じアバランシェ降伏を起こす等の懸念がある。一方、ｐ型Ｓｉ基板の不純物濃度を高めるとｐ型Ｓｉ基板（ｐ型Ｓｉ層）全体が実効チャネル長になるので、Ｓｉ基板の厚さがバラつくと安定した電流を流すことができないという問題がある。
【課題を解決するための手段】
【００１１】
本願発明においては高いチャネル移動度を持つＳｉ−ＭＯＳＦＥＴに対し高いバルク移動度を持つＳｉＣからなるドリフト層を積層する事で、高い性能を達成できる新たなデバイス構造と、その製造方法を考案し、上記既存デバイスの持つ課題を解決した。以下に具体的な解決手段を以下に列挙する。【００１２】
本願発明に係るパワー半導体素子は、底面側からドレイン電極、第一導電型のドレイン層及び第一導電型のドリフト層をこの順に有する第一導電型のＳｉＣ基板と、その上に第一導電型と逆導電型の第二導電型のＳｉ基板が直接接合される。Ｓｉ表面側から当該Ｓｉ基板及びＳｉＣ基板の一部までに及ぶ溝（リセス溝）を有し、ゲート酸化膜を介して多結晶Ｓｉを埋込み、トレンチゲートが形成される。ここで当該トレンチゲートの底面位置はＳｉＣとＳｉの接合位置よりも下方とする。一方、第二導電型のＳｉ基板において水平方向のトレンチゲート間の底辺付近に該Ｓｉ基板よりも高濃度の第二導電型の不純物領域（以下ブロック層）を形成し、第二導電型Ｓｉ基板の表面側上部にはゲート電極配線、及びソース電極配線を有するＭＯＳＦＥＴが作製される事を特徴とする。【００１３】
トレンチゲートの下端位置は第一導電型ＳｉＣのドリフト層と第二導電型Ｓｉ基板のヘテロ接合位置或いはそれより深く、例えば、０．２μｍ以上、好適には、０．５μｍ〜０．７μｍとする。０．７μｍ以上にするとゲート電極とドレイン電極との寄生容量である帰還容量Ｃｒｓｓが増加するので望ましくない。このような下端位置にすることで、オン状態においてはＳｉＣドリフト層のＭＯＳ界面に電界効果を及ぼし、伝導電子がＳｉ／ＳｉＣ伝導帯ヘテロ接合のエネルギー段差を容易に乗り越えるようにして円滑にドレイン電流を流すことができる。一方、オフ状態においては逆バイアス状態となる為、第一導電型のＳｉＣドリフト層からの高電界を第二導電型のＳｉ基板において減衰させなくてはならないが、該ＳｉＣドリフト層とＳｉ基板界面をトレンチゲート間の奥方向に配置する事で電界の壁となり、Ｓｉ中への電界の進入を緩和する事ができる。更に、トレンチゲート底部の隅の角が尖っていては電界集中により絶縁破壊が起こる恐れがあるので、角部を丸めておく必要がある。例えば、０．０５μｍ以上の曲率半径であれば良い。これは電界強度がゲートの曲率半径に反比例するからであり、出来ればゲート幅半分の曲率である事が望ましい。【００１４】
本願発明に係るパワー半導体素子においては、前記オフ状態において第二導電型のＳｉ基板での電界を更に大幅に緩和させなくてはならない。好適には、トレンチゲート間で生じる狭チャネル効果により、Ｓｉ内の電位分布が空間的変調を受け低下し、電界強度を弱めるように間隔を狭く設定する事は有効である。それに加えて第二導電型のＳｉ基板の底部に第二導電型のブロック領域を設ける事によりＳｉへの電界の進入を一層阻止できる方策を考案した。当該ブロック層を設ける事で、オフ状態に空乏層幅を制限出来るので、過度にトレンチゲート間隔のみを狭くする事に依存する必要はなくなる。更にオン状態おいても当該ブロック層がチャネル表面電位を決定し実質的なチャネル長を決定するので上記の特許文献７に比べてインパクトイオン化に伴うアバランシェ降伏に対する耐性が大きく且つＳｉ基板の厚みに依存せずに安定した電流を供給する事が可能になる。以上本願発明においては、該トレンチのＳｉＣリセス溝、ゲート間狭チャネル効果及びブロック層形成の導入によりオン状態及びオフ状態において安定的に高い性能を達成することが実現できる。【００１５】
本願発明に係るパワー半導体素子の製造方法は、第一導電型のドリフト層を形成したＳｉＣウェハと第二導電型のＳｉウェハを表面活性化接合技術（例えば、非特許文献３，４参照）により合体させた後、研磨して薄膜化した後、該Ｓｉ側からトレンチ溝を掘り、該Ｓｉ基板及び該ＳｉＣ基板の一部（リセス溝）まで削る。その後、ゲート酸化膜を成膜させた後、多結晶Ｓｉで該トレンチに埋込みゲート電極を形成する。トレンチゲート間の第二導電型Si基板底部には第二導電型ブロック層が形成されており、ソース領域及び基板との電気的接合の為の第一導電型拡散層及び第二導電型拡散層、及び該第一導電型拡散層及び第二導電型拡散層に接する電極を形成することを特徴とする。
【発明の効果】
【００１６】
本願発明のデバイス構造、及びこれに好適な製造方法により、損失が少なく高耐圧化が可能なＭＯＳＦＥＴを考案した。オン状態動作において、即ち解決が必要であったＳｉＣの酸化膜界面の欠陥によるチャネル移動度劣化の問題を、Ｓｉ結晶を用いたＭＯＳチャネルに転換することで回避することが可能になる。特に、該ＳｉＣ／Ｓｉヘテロ接合部分に対しトレンチゲートをＳｉＣ（リセス溝）側に十分オーバーラップさせる事でオン状態において電子が伝導帯エネルギー段差を乗り越え易くして大きなドレイン電流を取り出す事が可能になる。そして、第二導電型のブロック層を第二導電型のＳｉ基板底部に設ける事で実質的なチャネル長が決定されるので、該基板厚さが多少バラついても常に安定した電流を流す事ができる。この構造によりソースからドレインに至るＳｉ及びＳｉＣからなる全導電領域に渡って高い伝導度が安定的に維持でき、低いオン電圧を達成することができる。そして入力にはＳｉ−ＭＯＳＦＥＴ構造を採用しているので、ゲート入力パルス振幅が従来のＳｉＣ−ＭＯＳＦＥＴより低くできるので発振雑音や輻射も低減できる。【００１７】
他方、オフ状態における従来のＳｉ−ＭＯＳＦＥＴでは高耐圧化についてはドリフト層を厚くする以外に方策が無かったが、特に、本願発明においてはドリフト層にＳiＣを用いているため性能の大幅な向上が可能になる。該ＳｉＣのドリフト層からの強い電界がＳｉ領域に進入する事を防ぐための方策として、トレンチゲート間を狭くする事により生じる狭チャネル効果作用、そして該狭チャネル効果を増強する、Ｓｉ面領域に形成した第二導電型のブロック層の形成によりＳｉ中への電界の進入が効果的に阻止できる。更に該トレンチゲートをＳｉＣ領域（リセス溝）まで形成させる事も該第二導電型のＳｉ基板への電界進入の抑制に有効である。これらの方策を適正に組み合わせる事により低いオン抵抗の実現と高電圧オフ状態でのＳｉ基板中でのアバランシェ降伏が抑止でき、従来のＳｉ−ＭＯＳＦＥＴ、Ｓｉ−ＩＧＢＴ及びＳｉＣ−ＭＯＳＦＥＴでは実現できなかった高い素子性能が達成されるものである。
【図面の簡単な説明】
【００１８】
【図１】本願発明に係るデバイスの断面構造図である。
【図２】本願発明のエネルギーバンド図であり、（１）はオン動作状態、及び（２）はオフ動作状態を示す。
【図３】従来例の説明図であり、（１）は従来例のＳｉ−ＭＯＳＦＥＴ断面図、及び（２）は従来例のＳｉＣ−ＭＯＳＦＥＴの断面図である。
【図４】本願発明におけるチャネル幅の差異ａ）,ｂ）とｐ型ブロック層形成の有無ｂ）,ｃ）による電位分布の変調効果の概略図である。
【図５】本願発明における、ゲート間で生じる狭チャネル効果によるゲート間中央位置での電界分布とゲート間中央位置でのＳｉ表層部のｐ型ブロック拡散層有無の電界分布についてのデバイスシミュレーション結果である。
【図６】本願発明の製造方法を説明するための要部工程図（１）及び（２）である。
【図７】本願発明に係る製造方法を説明するための（２）以降の要部工程図（３）及び（４）である。
【図８】本願発明の製造方法を説明するための（４）以降の要部工程図（５）及び（６）である。
【図９】本願発明の製造方法を説明するための（６）以降の要部工程図（７）及び（８）である。
【図１０】本願発明の実施例２のパワー半導体素子の断面図である。
【図１１】特許文献１における公知例の素子断面図である。
【発明を実施するための形態】
【００１９】
本願発明においてはＭＯＳＦＥＴ部分をＳｉで構成し、ドリフト層部分をＳｉＣにより構成された新たなパワーＭＯＳＦＥＴ構造を提案するものであり、その製造方法としてＳｉ基板、及びＳｉＣ基板を直接接合する方法により一体化させる事ができる製造プロセス工程について考案したものである。
【実施例１】
【００２０】
実施例１について図１及び図２を用いて以下に詳細に説明する。図１は、本発明の実施例１に係るＭＯＳＦＥＴの断面構造図である。図中の符号９は第二導電型、例えばｐ型の拡散層、１０は第一導電型、例えばｎ＋型ソース拡散層である。以下第一導電型はｎ型とし、第二導電型はｐ型とするが逆も可である。１１はゲート電極、１２はソース電極、１３ はｐ型Ｓｉバルク層、１４はｐ型Ｓｉバルク層より高濃度のｐ型ブロック領域である。なお、ｐ型Ｓｉバルク層１３の不純物濃度は１．０×１０１６ｃｍ−３〜１．０×１０１７ｃｍ−３、ｐ型ブロック層１４の不純物濃度は１．０×１０１７ｃｍ−３以上が望ましく、ここでは、ｐ型Ｓｉバルク層１３の不純物濃度は５．０×１０１６ｃｍ−３とし、ｐ型ブロック層１４の不純物濃度は１．０×１０１７ｃｍ−３する。１６は ｎ−型ＳｉＣドリフト層、１７はｎ型ＳｉＣドレイン層、１８ はドレイン電極、１９はパッシベーション膜である。従来のＳｉＣ−ＭＯＳＦＥTとは異なり、ＭＯＳＦＥＴ領域内にあるｐ型ブロック層１４、ｎ＋型ソース拡散層１０、ｐ型基板コンタクト拡散層９及びｐ型バルク層１３はＳｉ基板内に形成され、ｎ＋型ＳｉＣドレイン層１７とｎ−型ＳｉＣドリフト層１６はＳｉＣ基板に形成される。図示するように、トレンチゲート電極２３のトレンチ方向の深さはＳｉ／ＳｉＣヘテロ接合界面１５と一致するか或るはそれより深くする。ここでは、０.６μｍの深さとする。なお、トレンチゲート電極２３は多結晶Ｓｉ或いは金属で形成されるが、ここではトレンチゲート電極２３を多結晶Ｓｉで形成する。ｐ型Ｓｉバルク層１３内のｐ型ブロック層１４の位置は、ｎ−型ＳｉＣドリフト層１６とｐ型Ｓｉバルク層１３とのＳｉ／ＳｉＣヘテロ接合界面１５近傍に形成される。ここでゲート電極２３の底を該ヘテロ接合にオーバーラップを持たせる事で、該ドリフト領域にゲート電界及びチャネル電流路が遮断されないように配慮している。なお、実施例１では、後述する製造法により、ＭＯＳＦＥＴ部に相当する部分のｎ＋型ソース領域１０及ゲート引出電極１１の下部においてチャネル領域を形成するｐ型Ｓｉバルク層１３をＳｉ基板に、他方ｎ−型ＳｉＣドリフト層１６とｎ＋型ＳｉＣドレイン層１７をＳｉＣ基板にそれぞれ形成し、ｐ型Ｓｉ基板とｎ−型ＳｉＣドリフト層１６が互いに対向するように直接接合させる。【００２１】
このように作製した接合について、エネルギーバンドの観点から、実施例１のＭＯＳＦＥＴの動作について説明する。図２のａ）は図１に図示した破線部Ａにおけるオン状態のエネルギーバンド図であり、オン状態のＳｉ／ＳｉＣヘテロ接合界面１５におけるドリフト層への電子注入機構を図解したものである。ここに示すようにオン状態における該エネルギーバンド図においては伝導帯端のエネルギー状態はＳｉＣが０．５ｅＶだけＳｉよりも高いので、伝導電子にとっては障壁となり、ＭＯＳ構造においてはゲート電界によりＳｉ中の自由電子はＳｉＣのエネルギー伝導帯端まで充満する。伝導電子がこのエネルギー障壁を乗り越えさせるには該ＳｉＣ（リセス溝）内のＭＯＳ構造においてトレンチゲート電極２３から電界を及ぼしＳｉＣ表面電位を上昇させれば、電子は容易にＳｉＣの該エネルギー障壁を乗り越えられｎ−型ＳｉＣドリフト層１６に電子は注入される事ができる。一方、ｐ型ブロック層１４ではチャネル電位が低くなるのでこの領域の電界効果により電流は制御されるので実質的なチャネル長と見做せる。そうするとドレイン電流はｐ型Ｓｉバルク層１３の厚さに依存せず常に安定することになる。【００２２】
一方、図２ｂ）にはオフ状態のエネルギーバンド図を示す。ここでは逆バイアス状態となっているのでｐ型Ｓｉバルク層１３に対してｎ−型ＳｉＣドリフト層１６から電界が進入し、Ｓｉ中の許容レベル（０．３３ＭＶ／ｃｍ）を越えた電界強度が発生した場合にはＳｉ中でインパクトイオン化を生じアバランシェ降伏を起こす懸念がある。それに対する第一の方策としてｐ型Ｓｉバルク層１３内の狭チャネル効果がある。これは２つのゲート間のｐ型Ｓｉバルク層１３の幅を狭くし、接地電位にあるゲート電極端による空間エッジ効果により電位分布を変調させる事でｐ型Ｓｉバルク層１３への電界の進入を抑止できるものである。より電界を抑制させるにはｐ型Ｓｉバルク層１３の幅を半導体微細化限界まで狭くする必要がある。図４ａ）はチャネル幅が広い場合、ｂ）は狭い場合における電位分布がチャネル幅の違いにより空間的変調を受ける様の概略図を示す。【００２３】
一方、第二の方策としてｎ−型ＳｉＣドリフト層１６からの電界進入に対してｐ型Ｓｉバルク層１３の底面領域にｐ型Ｓｉバルク層１３よりも濃度が高いｐ型ブロック層１４を形成する事でｐ型Ｓｉバルク層１３への電界の進入を効果的に阻止する事ができる。図４のｂ）,ｃ）にｐ型ブロック層１４の有無についてその差異を示す。なお、ここでは、ｐ型Ｓｉバルク層１３の不純物濃度は５．０×１０１６ｃｍ−３とし、ｐ型ブロック層１４の不純物濃度は１．０×１０１７ｃｍ−３としている。【００２４】
これら２つの電界緩和法の効果を予測する為にオフ状態について深さ方向の電界分布を図５ａ）,ｂ）に示した。ここでトレンチゲート電極２３を０Ｖ、ドレイン電極１８に１０００Ｖを印加してｎ−型ＳｉＣドリフト層１６の厚さは１０μｍとした。図５のａ）は実施例１において、第一の方策である狭チャネル効果を調べる為にトレンチゲート電極２３の間隔Ｗを４．２μｍ（破線）から１．２μｍ（実線）に縮めた場合Ｓｉ／ＳｉＣヘテロ接合界面１５付近のＳｉ中１μｍ当たりの平均電界の変化を示す。ここで電界は狭チャネル（Ｗ＝１．２μｍ）で大幅に低減されている事がわかる。これは空間エッジ効果によりｎ−型ＳｉＣドリフト層１６からの電界が変調されポテンシャルの低下させている事に他ならない。又、図５ｂ）には第二の方策であるＳｉ面でのｐ型ブロック領域１４の有無についての結果を示す。ブロック層が存在する場合（実線）に電界強度が更に低減されている事は明らかである。なお、図５に示したＷ＝４．２μｍとＷ＝１．２μｍとを比較した傾向外挿からは、間隔Ｗは２．０μｍ以下であれば効果は期待できる。【００２５】
更に付け加えると図２のＢに示されるトレンチゲート電極２３とｎ−型ＳｉＣドリフト層１６のオーバーラップ領域（リセス溝）を設ける事は、オフ状態での過度なＳｉ中への電界の進入を阻止するためにも効果的である。これは該トレンチゲート電極２３が障壁となりヘテロ接合まで電界が及びにくいからである。このように当該ゲート間の狭チャネル効果、ｐ型ブロック層の効果及びヘテロ接合へのゲートオーバーラップ効果の組み合わせによりＳｉ中に進入する電界は１μｍの深さについての平均値が０．２ＭＶ／ｃｍを下回っており、電離増倍係数が０．１程度と十分アバランシェ降伏が起きないレベルまで低下している事は非特許文献７の電離定数の電界依存性より明らかである。【００２６】
次に、実施例１に示したＭＯＳＦＥＴの製造方法を説明するが、ＳｉＣウェハとＳｉウェハを直接接合することにより一体化した後に素子構造を形成するものである。【００２７】
好適には、ウェハの直接接合はこれまでもパワー半導体の製造で使われてきたものであるが（例えば、非特許文献３参照）、このような異なった半導体ウェハどうしを直接接合する方法として、表面に中性原子ビームを照射し、自然酸化膜を除去し、さらに表面層をアモルファス化させ圧着することにより結晶の完全性を保持した表面活性化接合技術（Ｓｕｒｆａｃｅ Ａｃｔｉｖａｔｅｄ Ｂｏｎｄｉｎｇ：以下ＳＡＢ）による強固な接合方法が実現しており、ヘテロ接合デバイスが実現している（例えば、非特許文献４参照）。なお、アモルファス化した部分は圧着後ポストアニールにより再結晶化し連続した結晶界面が得られる。非特許文献５にｎ＋型Ｓｉ／ｎ型ＳｉＣ（４Ｈ結晶構造）の接合例とアニールにより改善されたダイオード特性が示されている。さらに、ウェハ接合面に存在した界面準位はＳＡＢ接合後のアニール処理により大幅に改善されている。【００２８】
図６乃至図９を用い、実施例１に係る製造方法の一例について以下に詳述するが、リセスゲートは一つでも良いが、実際にはチャンネル幅を稼ぐために複数、通常は２つのリセスゲートを平行に設けている。ここでは図示を簡単にするために１つのリセスゲートのみを図示する。図６（１）の工程では、ｐ型Ｓｉウェハ（ｐ型Ｓｉバルク層）１３の表面にＢｏｒｏｎをイオン注入によりｐ型ブロック層１４を形成する。一方、４Ｈ結晶構造で［０００１］のＳｉ面を主面とするＳｉＣウェハはドレイン層となるｎ＋型ＳｉＣウェハ基板１７上に、エピタキシャル成長によりｎ−型ＳｉＣドリフト層１６を成長させたものである。次いで、図６（２）ではｐ型Ｓｉウェハ１３とｎ−型ＳｉＣドリフト層１６の表面に対してそれぞれイオンやＡｒ等の中性原子ビームを照射し、自然酸化膜を除去し活性化させた後、ＳＡＢ法により合体させる。なお、ここでは、ｎ＋型ＳｉＣウェハ基板（ｎ＋型ＳｉＣドレイン層）１７の不純物濃度は任意であるが、ここでは、１．０×１０２０ｃｍ−３とし、ｎ−型ＳｉＣドリフト層１６の不純物濃度も任意であるが、ここでは、６．０×１０１５ｃｍ−３とする。また、４Ｈ結晶構造で［０００１］のＳｉ面を主面とするＳｉＣウェハとｐ型Ｓｉウェハ１３との格子不整合を小さくして界面準位を低減するために、ｐ型Ｓｉウェハ１３の主面を（１１１）面とすることが望ましい。【００２９】
次いで、図７の（３）の工程でｐ型Ｓｉウェハ１３の裏面について約１μｍの厚さまでＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により研磨し平坦化する。次いで、（４）の工程でハードマスク２１を形成し、ｐ型Ｓｉウェハ１３とｎ−型ＳｉＣドリフト層１６の一部をＲＩＥ（リアクティブイオンエッチ）等でエッチングする。ｎ−型ＳｉＣドリフト層１６のエッチング深さ（リセス溝）は０．５μｍ或いは０．６μｍ程度が好ましい。また、トレンチの隅については例えば０．０５μｍ以上であれば最大ゲート幅半分の曲率半径までの丸みを与える事が酸化膜中の電界緩和の観点から望ましい。なお、ハードマスク２１は例えばＳｉＯ２膜で形成する。次いで、図８の（５）の工程でゲート酸化膜２５を形成し、（６）の工程でトレンチ内に多結晶Ｓｉを成長させ、ｐ型Ｓｉウェハ１３の表面までＣＭＰで研磨、平坦化する。なお、ここでは、ゲート酸化膜２５はＳｉＯ２で形成する。次いで、図９の（６）の工程ではリンを大電流イオンで打ち込んでｎ＋型ソース領域１０を形成し、ボロンを大電流イオンで打ち込んでｐ＋型基板コンタクト層９を形成する。最後に、基板コンタクト電極を兼ねるソース電極１２及びゲート引出電極１１を形成するとともに、被覆絶縁膜１９を形成する。なお、実際には、図１に示しているように、ソース電極１２を形成したのち被覆絶縁膜１９を形成し、被覆絶縁膜１９にトレンチゲート電極２３に達するコンタクトホールを形成したのちゲート引出電極１１を形成する。
【実施例２】
【００３０】
次に、図１０を参照して本発明の実施例２を説明する。この実施例２においては、ｎ−型ＳｉＣドリフト層１６の上にｐ型ＳｉＣブロック層４を形成し、その上にｐ型ブロック層１４を形成していないｐ型Ｓｉバルク層１３を直接接合したものであり、その他の構成は実施例１と同様である。この場合、ｐ型ＳｉＣブロック層４内で電界緩和をさせる事でバンドギャップの狭いＳｉ内での負担は軽減される。この実施例３ではｐ型ＳｉＣブロック層４が実質的なチャネル長となるが、ＳｉＣの移動度は著しく低い為、ｐ型ＳｉＣブロック層４の厚さは０．１μｍ〜０．３μｍ程度に出来るだけ薄くすることでチャネル抵抗を最小化できる。又その濃度は１．０×１０１６ｃｍ−３〜１．０×１０１７ｃｍ−３が閾値の点から望ましい。ｐ型ＳｉＣブロック層４で電界を緩和出来れば、アバランシェ降伏やＳｉとＳｉＣ間の界面準位に捕獲された電子はバンド間トンネルによるリーク電流を低減できる。なお、以上の各実施例では、ワイドギャップ半導体としてＥｇが３．３ｅＶの４Ｈ結晶構造のＳｉＣを用いているが、ＳｉＣに限られるものではなく、ＧａＮ（Ｅｇ＝３．４ｅＶ）、ダイヤモンド（Ｅｇ＝５．５ｅＶ）或いはβ−Ｇａ２Ｏ３（Ｅｇ＝４．８ｅＶ〜４．９ｅＶ）を用いても良い。
【産業上の利用可能性】
【００３１】
本発明により大電力、高効率、低ノイズのパワー半導体が実現し、社会インフラにおける総電力使用量の低減に貢献し、地球温暖化等の環境問題の改善にも資するものである。
【符号の説明】
【００３２】
４  ｐ型ＳｉＣブロック層
９  ｐ＋型基板コンタクト層
１０  ｎ＋型ソース領域
１１  ゲート引出電極
１２  ソース電極
１３  ｐ型Ｓｉバルク層
１４  ｐ型ブロック層
１５  Ｓｉ／ＳｉＣヘテロ接合界面
１６  ｎ−型ＳｉＣドリフト層
１７  ｎ＋型ＳｉＣドレイン層
１８  ドレイン電極
１９  被覆絶縁膜
２２  トレンチ
２３  トレンチゲート電極
２５  ゲート酸化膜
２７  電位分布等高線
２９  トレンチゲート底面酸化膜
３０  ｎ型ソース拡散層
３１，３２  ゲート電極
３３  ｐ型ＳｉＣ領域
３６  ｎ型ドリフト領域
３７  ｎ型ドレイン拡散領域
３８  ドレイン電極
３９  絶縁保護膜
４２  特許文献１の公知例におけるデバイス
４８  ＳｉＣ基板
４９  サイドウォールゲート
５２  ソース電極
５４  ドレイン電極
５６′ｎ型層ＳｉＣドリフト層／ｎ型Ｓｉ層界面
５７  ｎ型層Ｓｉ拡散層
５８  ｎ型Ｓｉソース拡散層
５９  ｎ型層ＳｉＣドレイン拡散層
６０  ｐ型Ｓｉ基板
６１  ゲート酸化膜
６２  ショットキー接合電極
７１  界面準位
７２  ドレイン拡散層
７３  トレンチ隅ゲート酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【手続補正書】
【提出日】令和1年10月11日(2019.10.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
第一導電型のドレイン層と、前記ドレイン層より不純物濃度の低い第一導電型のドリフト層を有するＳｉＣ基板と、
前記ドリフト層に直接接合し、前記第一導電型と反対導電型の第二導電型のＳｉ基板と、
前記ドリフト層と前記Ｓｉ基板との間に前記Ｓｉ基板に電界が侵入することをブロックする第二導電型のブロック層を有し、
前記Ｓｉ基板は少なくとも前記ドリフト層に達するトレンチを有し、
前記トレンチの少なくとも内側の表面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜を埋め込むトレンチゲート電極と、
前記Ｓｉ基板の露出表面側に設けられた第一導電型のソース領域と第二導電型の基板コンタクト領域と、
前記ソース領域と前記基板コンタクト領域に接続するソース電極と、
前記ドレイン領域に接続するドレイン電極と
を有し、
前記第二導電型のブロック層は前記ゲート絶縁膜に接しているパワー半導体素子。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項９
【補正方法】変更
【補正の内容】
【請求項９】
第一導電型のドレイン層上に第一導電型のＳｉＣドリフト層をエピタキシャル成長させてＳｉＣ基板を形成し、
前記ＳｉＣドリフト層の表面全体に或いは前記第一導電型と反対導電型の第二導電型のＳｉ基板の表面全体に第二導電型のブロック層を形成し、
前記ＳｉＣドリフト層側の表面と前記Ｓｉ基板側の表面にイオン或いはＡｒ中性原子ビームを照射して自然酸化膜を除去して表面を活性化させ、
前記ＳｉＣ基板と前記Ｓｉ基板を相対して直接接合により合体させ、
前記Ｓｉ基板を０．５μｍから１．２μｍまでの厚さまで研磨し、
前記Ｓｉ基板に少なくとも前記ドリフト層に達するトレンチ形成するパワー半導体素子の製造方法。
【手続補正書】
【提出日】令和2年1月20日(2020.1.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第一導電型のドレイン層と、前記ドレイン層より不純物濃度の低い第一導電型のドリフト層を有するＳｉＣ基板と、
前記ドリフト層に直接接合し、前記第一導電型と反対導電型の第二導電型のＳｉ基板と、
前記ドリフト層と前記Ｓｉ基板との間に前記Ｓｉ基板に電界が侵入することをブロックする第二導電型のブロック層を有し、
前記Ｓｉ基板は少なくとも前記ドリフト層に達するトレンチを有し、
前記トレンチの少なくとも内側の表面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜を埋め込むトレンチゲート電極と、
前記Ｓｉ基板の露出表面側に設けられた第一導電型のソース領域と第二導電型の基板コンタクト領域と、
前記ソース領域と前記基板コンタクト領域に接続するソース電極と、
前記ドレイン層に接続するドレイン電極と
を有し、
前記第二導電型のブロック層は前記ゲート絶縁膜に接しているパワー半導体素子。
【請求項２】
前記ＳｉＣ基板と前記Ｓｉ基板の接合界面が、表面活性化接合界面である請求項１に記載のパワー半導体素子。
【請求項３】
前記トレンチゲート電極の先端部が少なくとも前記ドリフト層に達している請求項１または請求項２に記載のパワー半導体素子。
【請求項４】
前記トレンチゲート電極の先端部の角が、最低０．０５μｍで、最大で前記トレンチゲート電極の幅の半分の曲率半径の丸みを有する請求項３に記載のパワー半導体素子。
【請求項５】
複数の前記トレンチゲート電極が平行に設けられ、前記トレンチゲート電極の間に挟まれた前記Ｓｉ基板の水平方向の幅が２μｍ以下である請求項２乃至請求項４のいずれか１項に記載のパワー半導体素子。
【請求項６】
前記ブロック層が、前記Ｓｉ基板より高不純物濃度の第二導電型のＳｉブロック層である請求項１乃至請求項５のいずれか１項に記載のパワー半導体素子。
【請求項７】
前記ブロック層が、前記Ｓｉ基板との接合界面側に設けた前記ドリフト層より高不純物濃度の第二導電型のＳｉＣブロック層である請求項１乃至請求項５のいずれか１項に記載のパワー半導体素子。
【請求項８】
前記ＳｉＣ基板が４Ｈ結晶構造の［０００１］のＳｉ面を主面とするＳｉＣ基板であり、前記Ｓｉ基板が（１１１）面を主面とするＳｉ基板である請求項１乃至請求項７のいずれか１項に記載のパワー半導体素子。
【請求項９】
第一導電型のドレイン層上に第一導電型のＳｉＣドリフト層をエピタキシャル成長させてＳｉＣ基板を形成し、
前記ＳｉＣドリフト層の表面全体に或いは前記第一導電型と反対導電型の第二導電型のＳｉ基板の表面全体に第二導電型のブロック層を形成し、
前記ＳｉＣドリフト層側の表面と前記Ｓｉ基板側の表面にイオン或いはＡｒ中性原子ビームを照射して自然酸化膜を除去して表面を活性化させ、
前記ＳｉＣ基板と前記Ｓｉ基板を相対して直接接合により合体させ、
前記Ｓｉ基板を０．５μｍから１．２μｍまでの厚さまで研磨し、
前記Ｓｉ基板に少なくとも前記ＳｉＣドリフト層に達するトレンチ形成するパワー半導体素子の製造方法。
【国際調査報告】
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2019239632.tif 000015
2019239632.tif 000016
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