(57)【要約】  半導体基板を有する半導体装置であって、半導体基板は、ダイオード領域と、トランジスタ領域と、ダイオード領域とトランジスタ領域との間に位置する境界領域とを備え、境界領域は、半導体基板のおもて面側の予め定められた深さ位置においてダイオード領域に隣接する端部からトランジスタ領域側に向かって延伸して設けられた欠陥領域を含み、且つ、境界領域の少なくとも一部は、半導体基板のおもて面に露出する第１導電型のエミッタ領域を有さず、トランジスタ領域は、隣接する２個のトレンチ部に挟まれるメサ部であって、エミッタ領域を有するメサ部のうち最も境界領域に近いメサ部の下方においては、欠陥領域を有さない、半導体装置を提供する。
2019111572.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板を有する半導体装置であって、
前記半導体基板は、
ダイオード領域と、
トランジスタ領域と、
前記ダイオード領域と前記トランジスタ領域との間に位置する境界領域と
を備え、
前記境界領域は、前記半導体基板のおもて面側の予め定められた深さ位置において前記ダイオード領域に隣接する端部から前記トランジスタ領域側に向かって延伸して設けられた欠陥領域を含み、且つ、
前記境界領域の少なくとも一部は、前記半導体基板のおもて面に露出する第１導電型のエミッタ領域を有さず、
前記トランジスタ領域は、隣接する２個のトレンチ部に挟まれるメサ部であって、前記エミッタ領域を有する前記メサ部のうち最も前記境界領域に近い前記メサ部の下方においては、前記欠陥領域を有さない
半導体装置。
【請求項２】
前記境界領域における１個以上のメサ部であって、前記境界領域の予め定められた位置から前記トランジスタ領域に隣接する端部までにおける前記１個以上のメサ部は、第２導電型のコンタクト領域と、前記コンタクト領域よりも低い第２導電型不純物のドーピング濃度を有するベース領域とを有する、第１のメサ部である
請求項１に記載の半導体装置。
【請求項３】
前記境界領域における１個以上の前記メサ部であって、前記境界領域の予め定められた位置から前記ダイオード領域に隣接する端部までにおける１個以上の前記メサ部は、前記ベース領域を有し、且つ、前記コンタクト領域および前記エミッタ領域を有しない、第２のメサ部である
請求項２に記載の半導体装置。
【請求項４】
前記境界領域は２個以上の第１のメサ部を有し、
前記２個以上の第１のメサ部において、前記ダイオード領域に近い前記第１のメサ部の前記コンタクト領域における第２導電型不純物のドーピング濃度は、前記トランジスタ領域に近い前記第１のメサ部の前記コンタクト領域における第２導電型不純物のドーピング濃度よりも低い
請求項２または３に記載の半導体装置。
【請求項５】
前記境界領域における全ての前記メサ部は、前記エミッタ領域および第２導電型のコンタクト領域を有さず、且つ、前記コンタクト領域よりも低い第２導電型不純物のドーピング濃度を有するベース領域を有する、第２のメサ部である
請求項１に記載の半導体装置。
【請求項６】
前記トランジスタ領域における前記メサ部であって、前記境界領域に最も近い前記メサ部は、前記エミッタ領域および第２導電型のコンタクト領域を有さず、且つ、前記コンタクト領域よりも低い第２導電型不純物のドーピング濃度を有するベース領域を有する、第２のメサ部である
請求項１または５に記載の半導体装置。
【請求項７】
前記境界領域は、トレンチに接して設けられた絶縁膜と、前記絶縁膜に接して設けられた導電部とを含む１以上のトレンチ部を有し、
前記１以上のトレンチ部の各々の前記導電部は、前記半導体基板のおもて面上に設けられるエミッタ電極と電気的に接続する
請求項１から６のいずれか一項に記載の半導体装置。
【請求項８】
前記ダイオード領域における全ての前記メサ部は、前記半導体基板のおもて面に露出する第２導電型のコンタクト領域を有さず、且つ、前記コンタクト領域よりも低い第２導電型不純物のドーピング濃度を有するベース領域を有する第２のメサ部である
請求項１から７のいずれか一項に記載の半導体装置。
【請求項９】
前記トランジスタ領域と前記ダイオード領域との間の長さである前記境界領域の幅は、１０μｍ以上１００μｍ以下である
請求項１から８のいずれか一項に記載の半導体装置。
【請求項１０】
前記境界領域は、４個以上１０個以下の前記メサ部を有する
請求項１から９のいずれか一項に記載の半導体装置。
【請求項１１】
前記トランジスタ領域と、前記トランジスタ領域に隣接する前記境界領域の第１部分とは、前記エミッタ領域の下に位置するベース領域と前記トレンチ部の底部との間に設けられた第１導電型の荷蓄領域を有し、
前記境界領域の前記第１部分以外の第２部分は、前記荷蓄領域を有しない
請求項１から１０のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。【０００２】
１個の半導体基板にＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）部とＦＷＤ（Ｆｒｅｅ  Ｗｈｅｅｌｉｎｇ  Ｄｉｏｄｅ）部とを有するＲＣ‐ＩＧＢＴ（Ｒｅｖｅｒｓｅ  Ｃｏｎｄｕｃｔｉｎｇ‐ＩＧＢＴ）が知られている。従来、ＩＧＢＴ部とＦＷＤ部との間にＮ＋型エミッタ領域およびＰ＋型のコンタクト領域を設けない構造が知られている（例えば、特許文献１参照）。また、半導体基板のおもて面側に設けた欠陥領域を、ＩＧＢＴ領域とダイオード領域との境界からＩＧＢＴ領域側へ突出させることが知られている（例えば、特許文献２から４参照）。
［先行技術文献］
［特許文献］
［特許文献１］  国際公開第２０１６／０８０２６９号
［特許文献２］  特開２０１２−４３８９１号公報
［特許文献３］  特開２０１７−４１６０１号公報
［特許文献４］  国際公開第２０１７／０４７２８５号
【解決しようとする課題】
【０００３】
ＲＣ‐ＩＧＢＴにおいては、ＦＷＤ領域の導通損失を低減することが望ましい。
【一般的開示】
【０００４】
本発明の第１の態様においては、半導体装置を提供する。半導体装置は、半導体基板を有してよい。半導体基板は、ダイオード領域と、トランジスタ領域と、境界領域とを備えてよい。境界領域は、ダイオード領域とトランジスタ領域との間に位置してよい。境界領域は、欠陥領域を含んでよい。欠陥領域は、半導体基板のおもて面側の予め定められた深さ位置において設けられてよい。欠陥領域は、ダイオード領域に隣接する端部からトランジスタ領域側に向かって延伸して設けられてよい。境界領域の少なくとも一部は、エミッタ領域を有さなくてよい。エミッタ領域は、半導体基板のおもて面に露出する第１導電型の領域であってよい。欠陥領域は、半導体基板のおもて面側の予め定められた深さ位置に設けられてよい。欠陥領域は、ダイオード領域に隣接する端部からトランジスタ領域に隣接する端部まで設けられてよい。トランジスタ領域は、エミッタ領域を有するメサ部のうち最も境界領域に近いメサ部の下方においては、欠陥領域を有さなくてよい。メサ部は、隣接する２個のトレンチ部に挟まれる部分であってよい。
【０００５】
境界領域における１個以上のメサ部であって、境界領域の予め定められた位置からトランジスタ領域に隣接する端部までにおける１個以上のメサ部は、第１のメサ部であってよい。第１のメサ部は、第２導電型のコンタクト領域と、コンタクト領域よりも低い第２導電型不純物のドーピング濃度を有するベース領域とを有してよい。
【０００６】
境界領域における１個以上のメサ部であって、境界領域の予め定められた位置からダイオード領域に隣接する端部までにおける１個以上のメサ部は、第２のメサ部であってよい。第２のメサ部は、ベース領域を有し、且つ、コンタクト領域およびエミッタ領域を有しない、第２のメサ部であってよい。
【０００７】
境界領域は２個以上の第１のメサ部を有してよい。２個以上の第１のメサ部において、ダイオード領域に近い第１のメサ部のコンタクト領域における第２導電型不純物のドーピング濃度は、トランジスタ領域に近い第１のメサ部のコンタクト領域における第２導電型不純物のドーピング濃度よりも低くてよい。
【０００８】
境界領域における全てのメサ部は、第２のメサ部であってよい。第２のメサ部は、エミッタ領域および第２導電型のコンタクト領域を有さず、且つ、コンタクト領域よりも低い第２導電型不純物のドーピング濃度を有するベース領域を有してよい。
【０００９】
トランジスタ領域におけるメサ部であって、境界領域に最も近いメサ部は、第２のメサ部であってよい。第２のメサ部は、エミッタ領域および第２導電型のコンタクト領域を有さず、且つ、コンタクト領域よりも低い第２導電型不純物のドーピング濃度を有するベース領域を有してよい。
【００１０】
境界領域は、１以上のトレンチ部を有してよい。１以上のトレンチ部は、絶縁膜と、導電部とを含んでよい。絶縁膜は、トレンチに接して設けられてよい。導電部は、絶縁膜に接して設けられてよい。１以上のトレンチ部の各々の導電部は、半導体基板のおもて面上に設けられるエミッタ電極と電気的に接続してよい。
【００１１】
ダイオード領域における全てのメサ部は、第２のメサ部であってよい。第２のメサ部は、半導体基板のおもて面に露出する第２導電型のコンタクト領域を有さず、且つ、コンタクト領域よりも低い第２導電型不純物のドーピング濃度を有するベース領域を有してよい。
【００１２】
トランジスタ領域とダイオード領域との間の長さである境界領域の幅は、１０μｍ以上１００μｍ以下であってよい。
【００１３】
境界領域は、４個以上１０個以下のメサ部を有してよい。
【００１４】
トランジスタ領域と、トランジスタ領域に隣接する境界領域の第１部分とは、第１導電型の荷蓄領域を有してよい。荷蓄領域は、エミッタ領域の下に位置するベース領域とトレンチ部の底部との間に設けられてよい。境界領域の第１部分以外の第２部分は、荷蓄領域を有しなくてよい。
【００１５】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１６】
【図１】半導体装置２００の上面図である。
【図２】第１実施形態における図１のＡ‐Ａ断面図である。
【図３】図１のＡ‐Ａ近傍の拡大上面図である。
【図４】欠陥領域２９の再結合中心の濃度分布を示す図である。
【図５】図１における領域Ｂの拡大図である。
【図６】図５におけるＣ‐Ｃ、Ｄ‐ＤおよびＥ‐Ｅ断面図である。
【図７】第２実施形態における図１のＡ‐Ａ断面図である。
【図８】第３実施形態における境界領域７０のコンタクト領域２５のＰ型不純物のドーピング濃度分布を示す図である。
【図９】第４実施形態における図１のＡ‐Ａ断面図である。
【図１０】第５実施形態における図１のＡ‐Ａ断面図である。
【発明を実施するための形態】
【００１７】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１８】
図１は、半導体装置２００の上面図である。本例の半導体装置２００は、半導体基板１０を有する。本例の半導体基板１０はシリコン基板であるが、他の例において、半導体基板１０は炭化シリコン基板であってもよい。本例の半導体装置２００は、１個の半導体基板１０において、活性領域１００と、パッド領域１１０と、エッジ終端領域１２０とを有する。本例のパッド領域１１０は、Ｘ軸方向において活性領域１００に接する。また、本例のエッジ終端領域１２０は、活性領域１００およびパッド領域１１０を囲んで設けられる。
【００１９】
本明細書において、Ｘ軸方向とＹ軸方向とは互いに直交する方向であり、Ｚ軸方向はＸ‐Ｙ平面に垂直な方向である。Ｘ軸方向、Ｙ軸方向およびＺ軸方向は、いわゆる右手系を成す。本明細書においては、Ｚ軸方向と平行な方向を半導体基板１０の深さ方向と称する場合がある。本明細書において、「上」および「下」の用語は、重力方向における上下方向に限定されない。これらの用語は、予め定められた軸に対する相対的な方向を指すに過ぎない。
【００２０】
本例の活性領域１００は、ＩＧＢＴ等のトランジスタを含むＩＧＢＴ領域６０と、ＦＷＤ等のダイオードを含むＦＷＤ領域８０とを有する。つまり、本例の半導体装置２００は、ＲＣ‐ＩＧＢＴ半導体装置である。ＩＧＢＴ領域６０はトランジスタ領域の一例であり、ＦＷＤ領域８０はダイオード領域の一例である。本例のＩＧＢＴ領域６０およびＦＷＤ領域８０は、それぞれＹ軸方向に比べてＸ軸方向に長いストライプ形状を有する。ＩＧＢＴ領域６０およびＦＷＤ領域８０は、Ｙ軸方向において交互に配置されてよい。本例においては、活性領域１００のＹ軸方向の両端部にはＩＧＢＴ領域６０が配置される。
【００２１】
パッド領域１１０は、複数の電極パッド１１２を有してよい。複数の電極パッド１１２は、ゲートパッド、カソード電極パッドおよびアノード電極パッド等であってよい。ゲートパッドは、外部端子と接続してよい。外部端子は、ゲートパッドを介してＩＧＢＴ領域６０のゲート導電部にゲート信号を伝達してよい。カソード電極パッドおよびアノード電極パッドは、活性領域１００中に設けられた温度センスダイオードのカソードおよびアノードに各々接続されてよい。エッジ終端領域１２０は、半導体基板１０のおもて面側の電界集中を緩和する機能を有してよい。エッジ終端領域１２０は、ガードリング、フィールドプレートおよびリサーフのいずれか、または、これらを組み合わせた構造を有してよい。
【００２２】
図２は、第１実施形態における図１のＡ‐Ａ断面図である。Ａ‐Ａ断面は、Ｙ‐Ｚ面と平行な断面である。Ａ‐Ａ断面は、ＩＧＢＴ領域６０におけるＰ＋型のコンタクト領域２５を通る。ただし、理解を容易にすることを目的として、図２においては、コンタクト領域２５中にＮ＋型のエミッタ領域２２の下端を破線にて示す。
【００２３】
本例の半導体装置２００は、半導体基板１０、層間絶縁膜３６、エミッタ電極９０およびコレクタ電極３４を有する。エミッタ電極９０は、半導体基板１０のおもて面１２上および層間絶縁膜３６上に設けられる。層間絶縁膜３６は、二酸化シリコン（ＳｉＯ２）、ＢＰＳＧ（Ｂｏｒｏ‐Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）およびＢＳＧ  （Ｂｏｒｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）のうち、一種類以上材料で形成されてよい。本例の層間絶縁膜３６は、二酸化シリコン層およびＢＰＳＧ層との積層である。
【００２４】
エミッタ電極９０は、層間絶縁膜３６に設けられた開口部であるコンタクト部５８を通じて、ダミートレンチ部５０のダミー導電部５４と電気的に接続してよい。エミッタ電極９０の材料は、アルミニウム（Ａｌ）であってよく、アルミニウム（Ａｌ）‐シリコン（Ｓｉ）合金であってよく、アルミニウム（Ａｌ）‐ニッケル（Ｎｉ）合金であってもよい。なお、層間絶縁膜３６の開口部にタングステン（Ｗ）を含むプラグを設けてよく、ダミー導電部５４とエミッタ電極９０とはプラグを介して電気的に接続してよい。また、半導体基板１０のおもて面１２およびエミッタ電極９０も、同様にプラグを介して電気的に接続してよい。
【００２５】
本例の半導体装置２００は、ゲート導電部４４に電気的に接続するゲート金属層を有する。ただし、図２においてはゲート金属層を省略し、簡易的に文字Ｇによりゲート金属層の存在を示す。ゲート金属層は、ゲートパッドからのゲート電位をゲート導電部４４に伝達してよい。また、本例のコレクタ電極３４は、半導体基板１０の裏面１４に接して設けられる。コレクタ電極３４の材料は、Ａｌ、Ａｌ‐Ｓｉ合金またはＡｌ‐Ｎｉ合金であってよい。
【００２６】
半導体基板１０は、ゲートトレンチ部４０、ダミートレンチ部５０、Ｎ＋型のエミッタ領域２２、Ｐ＋型のコンタクト領域２５、Ｐ−型のベース領域２４、Ｎ＋型の蓄積領域２６、欠陥領域２９、Ｎ−型のドリフト領域２８、Ｎ＋型のバッファ領域３０、Ｐ＋型のコレクタ領域３２、および、Ｎ＋型のカソード領域８２を有する。本例において、Ｎ型は第１導電型の例であり、Ｐ型は第２導電型の例である。なお、他の例においては、Ｎ型が第２導電型であってよく、Ｐ型が第１導電型であってもよい。また、本例において、ＮまたはＰは、それぞれ電子または正孔が多数キャリアであることを意味する。また、ＮまたはＰに記載した＋または−について、＋はそれが記載されていないものよりもキャリア濃度が高く、−はそれが記載されていないものよりもキャリア濃度が低いことを意味する。
【００２７】
本例のゲートトレンチ部４０は、ゲートトレンチ絶縁膜４２、ゲート導電部４４およびゲートトレンチ４６を有する。ゲートトレンチ絶縁膜４２は、ゲートトレンチ４６の内壁に接して設けられてよい。ゲートトレンチ絶縁膜４２は、ゲートトレンチ４６の内壁の半導体を酸化または窒化することにより形成してよい。本例のゲート導電部４４は、ゲートトレンチ絶縁膜４２に接してゲートトレンチ絶縁膜４２よりも内側に設けられる。ゲートトレンチ絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁してよい。ゲート導電部４４は、ポリシリコン等の導電材料で形成されてよい。本例のダミートレンチ部５０は、ダミートレンチ絶縁膜５２、ダミー導電部５４およびダミートレンチ５６を有する。ダミートレンチ絶縁膜５２およびダミー導電部５４は、ゲートトレンチ絶縁膜４２およびゲート導電部４４と同様の手法で形成されてよい。
【００２８】
ゲートトレンチ部４０およびダミートレンチ部５０は、Ｙ軸方向において所定間隔だけ離間して設けられる。ゲートトレンチ部４０およびダミートレンチ部５０は、ベース領域２４および蓄積領域２６を貫通してドリフト領域２８に達してよい。ゲート導電部４４に所定のゲート電圧が印加されると、ベース領域２４のうちゲートトレンチ４６に接する界面近傍の領域にチャネルが形成される。
【００２９】
本例において、トレンチ部の底部からおもて面１２までの領域であって、隣接する２個のトレンチ部に挟まれた半導体基板１０の領域をメサ部１６と称する。メサ部１６は、Ｙ軸方向においてダミートレンチ部５０およびゲートトレンチ部４０に挟まれてよく、Ｙ軸方向において２個のダミートレンチ部５０に挟まれてもよい。また、メサ部１６は、２個のゲートトレンチ部４０に挟まれてもよい。メサ部１６には、メサ部１６‐１、１６‐２および１６‐３が含まれる。各メサ部１６は、少なくとも蓄積領域２６およびベース領域２４を有してよい。
【００３０】
本例においては、ベース領域２４を形成するべく、おもて面１２側にＰ型不純物をイオン注入する。その後、ベース領域２４よりも深い所定の範囲に蓄積領域２６を形成するべく、おもて面１２側にＮ型不純物をイオン注入する。本例において、ベース領域２４および蓄積領域２６は、ＩＧＢＴ領域６０、境界領域７０、および、ＦＷＤ領域８０の全体に設けられる。蓄積領域２６は、深さ方向においてベース領域２４とトレンチ部の底部との間に位置してよい。本例の蓄積領域２６は、ベース領域２４と、トレンチ部の底部よりも上に位置するドリフト領域２８との間に位置する。なお、本例においては、ゲートトレンチ部４０およびダミートレンチ部５０を総称してトレンチ部と称する場合がある。
【００３１】
本例においては、その後、各々おもて面１２に露出するエミッタ領域２２およびコンタクト領域２５を形成するべく、おもて面１２側にＮ型およびＰ型不純物を選択的にイオン注入する。それゆえ、ベース領域２４は、エミッタ領域２２およびコンタクト領域２５の下に位置してよい。なお、ベース領域２４におけるＰ型不純物のドーピング濃度は、コンタクト領域２５におけるＰ型不純物のドーピング濃度より低くてよい。
【００３２】
境界領域７０の少なくとも一部は、エミッタ領域２２を有さなくてよい。より具体的には、境界領域７０におけるメサ部１６のＦＷＤ領域８０側には、エミッタ領域２２は設けなくてよい。境界領域７０、とりわけ、ＦＷＤ領域８０に隣接する第１のメサ部１６−１にＮ＋型のエミッタ領域２２を設ける場合には、ＦＷＤ領域８０においてＺ軸正方向に流れる電子の一部が境界領域７０に引き抜かれ得る。境界領域７０への電子の引き抜きは、ＦＷＤ領域８０における導通損失となる。本例においては、境界領域７０にエミッタ領域２２を設けないので、境界領域７０にエミッタ領域２２を設ける場合に比べて、ＦＷＤ領域８０における導通損失を低減することができる。本例において、エミッタ領域２２およびコンタクト領域２５は、ＩＧＢＴ領域６０にのみ選択的に設けられる。つまり、本例の境界領域７０における全てのメサ部１６は、エミッタ領域２２を有さず、コンタクト領域２５を有する第１のメサ部１６‐１である。
【００３３】
また、図２に示す本例のＦＷＤ領域８０における全てのメサ部１６は、エミッタ領域２２およびコンタクト領域２５を有さず、且つ、おもて面１２に露出するベース領域２４を有する第２のメサ部１６‐２である。これに対して、本例のＩＧＢＴ領域６０における全てのメサ部１６は、エミッタ領域２２およびコンタクト領域２５を有する第３のメサ部１６‐３である。
【００３４】
本明細書において、ＩＧＢＴ領域６０は、Ｚ軸方向と平行に裏面１４からおもて面１２にコレクタ領域３２を投影した場合の仮想的な投影領域であって、Ｎ＋型のエミッタ領域２２およびＰ＋型のコンタクト領域２５の両方を含む所定の単位構成がＸ‐Ｙ平面において規則的に配置された領域を含む。また、本明細書において、ＩＧＢＴ領域６０は、ゲートトレンチ部４０を含む。本明細書において、ＩＧＢＴ領域６０のＹ軸方向の端部は、Ｙ軸方向において最もＦＷＤ領域８０の近くに設けられたゲートトレンチ部４０に隣接するダミートレンチ部５０のうちＦＷＤ領域８０側のダミートレンチ部５０に位置する。本例においては、ＩＧＢＴ領域６０のＹ軸方向の端部は、ダミートレンチ部５０のＹ軸方向中心である。
【００３５】
本明細書において、ＦＷＤ領域８０は、Ｚ軸方向と平行に裏面１４からおもて面１２にカソード領域８２を投影した場合の仮想的な投影領域を含む。ＦＷＤ領域８０は、Ｙ軸方向において、Ｚ軸方向と平行に裏面１４からおもて面１２にカソード領域８２を投影した場合の仮想的な投影領域としてよい。また、本明細書のＦＷＤ領域８０は、ダミートレンチ部５０を含む。ＩＧＢＴ領域６０にゲートトレンチ部４０およびダミートレンチ部５０を設け、且つ、ＦＷＤ領域８０にダミートレンチ部５０を設けない場合、ゲートトレンチ４６およびダミートレンチ５６を形成するためのトレンチエッチング時に、境界領域７０におけるエッチングレートが、ＩＧＢＴ領域６０およびＦＷＤ領域８０と異なり得る。これに対して、本例では、ＦＷＤ領域８０にダミートレンチ部５０を設けることにより、ダミートレンチ部５０を設けない場合に比べて、トレンチ部の形状のばらつきを抑えることができる。これにより、ＩＧＢＴ領域６０、境界領域７０およびＦＷＤ領域８０において、トレンチ部の形状の均一性を確保することができるという点が有利である。なお、本例のＦＷＤ領域８０は、エミッタ領域２２もコンタクト領域２５も有しない。ただし、他の例において、ＦＷＤ領域８０は、Ｘ軸方向の端部においてコンタクト領域２５を有してもよい。本明細書において、ＦＷＤ領域８０のＹ軸方向の端部は、裏面１４近傍におけるＮ＋型のカソード領域８２とＰ＋型のコレクタ領域３２との境界に位置する。本例においては、カソード領域８２とＰ＋型のコレクタ領域３２との境界は、ＦＷＤ領域８０のＹ軸方向の端部に位置するダミートレンチ部５０のＹ軸方向中心でもある。
【００３６】
本明細書において、境界領域７０は、ＩＧＢＴ領域６０とＦＷＤ領域８０との間の領域である。境界領域７０のＹ軸方向の一端はＩＧＢＴ領域６０に接してよく、境界領域７０のＹ軸方向の他端はＦＷＤ領域８０に接してよい。本例の境界領域７０において、半導体基板１０の裏面１４側は、コレクタ領域３２である。境界領域７０のＹ軸方向の幅Ｗ（即ち、ＦＷＤ領域８０に隣接する端部７２からＩＧＢＴ領域６０に隣接する端部７４までの長さ）は、１０μｍ以上１００μｍ以下であってよく、５０μｍ以上１００μｍ以下であってもよい。
【００３７】
半導体基板１０の厚さは半導体装置２００の耐圧に応じて決めてよく、境界領域７０のＹ軸方向の幅は半導体基板１０の厚さに応じて定めてよい。具体的には、半導体装置２００の耐圧を高くするほど、境界領域７０のＹ軸方向の幅を大きくしてよい。また、境界領域７０のＹ軸方向の幅は、半導体基板１０中におけるキャリアの流れ方およびキャリアの量に応じて定めてもよい。具体的には、ＩＧＢＴ領域６０およびＦＷＤ領域８０間において、単位時間当たりにキャリアが流れる量が多いほど、境界領域７０のＹ軸方向の幅を大きくしてよい。また、半導体基板１０中におけるキャリアの量が多いほど、境界領域７０のＹ軸方向の幅を大きくしてもよい。
【００３８】
境界領域７０は、４個以上１０個以下のメサ部１６を有してよい。１個のメサ部１６のＹ軸方向の幅は、約１０μｍであってよい。Ｙ軸方向において３個のトレンチ部を間に挟んだ４個のメサ部１６の長さが５０μｍであってよく、Ｙ軸方向において４個のトレンチ部を間に挟んだ５個のメサ部１６の長さが５０μｍであってもよい。また、Ｙ軸方向において７個のトレンチ部を間に挟んだ８個のメサ部１６の長さが１００μｍであってよく、Ｙ軸方向において９個のトレンチ部を間に挟んだ１０個のメサ部１６の長さが１００μｍであってもよい。
【００３９】
本例においては、ＩＧＢＴ領域６０およびＦＷＤ領域８０とは異なる構造の境界領域７０を設けることにより、ＩＧＢＴ領域６０とＦＷＤ領域８０との間における電流の干渉を低減することができる。一例において、境界領域７０のＹ軸方向の幅が大きいほど、より効果的に電流の干渉を低減することができる。
【００４０】
ただし、境界領域７０のＹ軸方向の幅が大きくなると、半導体基板１０においてＩＧＢＴ領域６０およびＦＷＤ領域８０として使用できる面積が減少する。この問題は、１個の半導体基板１０に複数のＩＧＢＴ領域６０と複数のＦＷＤ領域８０とが設けられる場合に特に顕著となる。そこで、ＩＧＢＴ領域６０およびＦＷＤ領域８０をＹ軸方向において交互に設ける本例では、境界領域７０におけるメサ部１６の数は１０個以下または１００μｍ以下とすることが望ましい。これにより、ＩＧＢＴ領域６０とＦＷＤ領域８０との間における電流の干渉を低減することを担保しつつ、境界領域７０によるＩＧＢＴ領域６０およびＦＷＤ領域８０の面積の減少を抑えることができる。
【００４１】
境界領域７０は、１以上のダミートレンチ部５０を有してよい。本例の境界領域７０に設けられた全てのトレンチ部は、ダミートレンチ部５０である。ＩＧＢＴ領域６０にゲートトレンチ部４０およびダミートレンチ部５０を設け、且つ、境界領域７０にダミートレンチ部５０を設けない場合、トレンチエッチング時に、ＦＷＤ領域８０におけるエッチングレートが、ＩＧＢＴ領域６０および境界領域７０と異なり得る。これに対して、本例では、境界領域７０にトレンチ部を設けることにより、トレンチ部を設けない場合に比べて、トレンチ部の形状のばらつきを抑えることができる。れにより、ＩＧＢＴ領域６０、境界領域７０およびＦＷＤ領域８０において、トレンチ形状の均一性を確保することができるという点が有利である。
【００４２】
欠陥領域２９は、境界領域７０およびＦＷＤ領域８０の全体に設けられてよい。欠陥領域２９は、おもて面１２と裏面１４との中心位置よりもおもて面１２側の半導体基板１０内に設けられてよい。欠陥領域２９は、ヘリウム（Ｈｅ）等の不純物を導入することにより半導体基板１０の内部に形成された点欠陥（空孔、複空孔およびダングリングボンド等）を有してよい。また、欠陥領域２９は、点欠陥を形成するために導入された不純物そのものを有してよい。欠陥領域２９は、半導体基板１０において点欠陥および不純物の少なくともいずれかによって形成された、キャリアの再結合中心を有してよい。
【００４３】
欠陥領域２９は、ライフタイムキラー領域またはライフタイム制御領域とも呼ばれる。ＦＷＤ領域８０に欠陥領域２９を設けることにより、ＦＷＤ領域８０からＩＧＢＴ領域６０へ電子が抜けにくくなるので、ＦＷＤ領域８０における導通損失を低減することができる。また、欠陥領域２９を設けることにより、ＦＷＤ領域８０における逆回復時間を短くでき、逆回復電荷を減少することができ、逆回復ピーク電流を低減することもできる。
【００４４】
ＩＧＢＴ領域６０は、エミッタ領域２２を有するメサ部１６‐３のうち最も境界領域７０に近いメサ部１６‐３の下方においては、欠陥領域２９を有さなくてよい。本例のＩＧＢＴ領域６０は、その全体において欠陥領域２９を有さない。欠陥領域２９は、例えば、ゲート構造を形成した後におもて面１２からヘリウム等を注入することにより形成する。ＩＧＢＴ領域６０をマスク材料により覆うことにより、ＩＧＢＴ領域６０には欠陥領域２９を形成せず、境界領域７０およびＦＷＤ領域８０にのみ欠陥領域２９を形成することができる。それゆえ、境界領域７０に最も近いＩＧＢＴ領域６０のメサ部１６の下方に欠陥領域２９を設けないことは、ＩＧＢＴ領域６０の全体に欠陥領域２９を設けないことを意味してよい。
【００４５】
ＩＧＢＴ領域６０に欠陥領域２９を設ける場合には、ゲートトレンチ絶縁膜４２に損傷が生じて、ゲート閾値電圧（Ｖｔｈ）が設計値からずれる場合がある。本例においては、欠陥領域２９の形成範囲を最大で境界領域７０およびＦＷＤ領域８０にとどめ、ＩＧＢＴ領域６０には欠陥領域２９を形成しない。これにより、ＩＧＢＴ領域６０に欠陥領域２９を形成する場合に比べて、ゲート閾値電圧が設計値からずれることを抑制することができる。更に、本例の境界領域７０には、ゲートトレンチ部４０が設けられないので、欠陥領域２９を設けることによって、ゲートトレンチ絶縁膜４２に損傷が生じて、ゲート耐圧の長期信頼性に影響を及ぼす可能性を排除できる。
【００４６】
バッファ領域３０は、Ｚ軸方向において、ドリフト領域２８とコレクタ領域３２およびカソード領域８２との間に位置してよい。バッファ領域３０は、半導体装置２００のターン・オフ時にベース領域２４の底部から裏面１４へ広がる空乏層がコレクタ領域３２に到達することを防ぐ機能を有してよい。バッファ領域３０は、深さ方向において、Ｎ型のドーピング濃度が離散的なピーク値を有するフィールドストップ（Ｆｉｅｌｄ  Ｓｔｏｐ）領域であってよい。
【００４７】
図３は、図１のＡ‐Ａ近傍の拡大上面図である。なお、図３においては、理解を容易にするべく、層間絶縁膜３６およびエミッタ電極９０を省略する。ゲートトレンチ部４０およびダミートレンチ部５０は、Ｘ軸方向において延伸してよい。上述のように、本例のＩＧＢＴ領域６０は、メサ部１６‐３を有する。本例のメサ部１６‐３において、エミッタ領域２２およびコンタクト領域２５は、Ｘ軸方向において交互におもて面１２に露出する。
【００４８】
また、本例の境界領域７０は、第１のメサ部１６‐１を有する。第１のメサ部１６‐１において、エミッタ領域２２は設けられないので、ベース領域２４およびコンタクト領域２５が、Ｘ軸方向において交互におもて面１２に露出する。本例のＦＷＤ領域８０は、メサ部１６‐２を有する。本例のメサ部１６‐２において、エミッタ領域２２およびコンタクト領域２５は設けられないので、ベース領域２４のみがおもて面１２に露出する。
【００４９】
図４は、欠陥領域２９の再結合中心の濃度分布を示す図である。横軸は再結合中心の濃度（ｃｍ−３）を示し、縦軸は半導体基板１０の深さを示す。欠陥領域２９は、おもて面１２側の予め定められた深さ位置において再結合中心の濃度分布の極大（ピーク）を有してよい。再結合中心の濃度分布のピークは、点欠陥密度の濃度分布が極大となる位置であってよく、ヘリウム等の不純物の濃度分布が極大となる位置であってよい。また、再結合中心の濃度分布のピークは、点欠陥密度および不純物濃度を併せた濃度分布が極大となる位置であってもよい。また、欠陥領域２９の深さ方向の長さＬは、再結合中心のピーク濃度の半値全幅であってよい。
【００５０】
図５は、図１における領域Ｂの拡大図である。領域Ｂは、活性領域１００とエッジ終端領域１２０との間に設けられたゲートランナー６５を含む。ゲートランナー６５は、ドーパントを含む導電性のポリシリコン層であってよい。ゲートランナー６５は、Ｘ‐Ｙ平面において、活性領域１００を囲むように設けられてよい。なお、図面の見易さを考慮して、図５においては、エミッタ電極９０と、後述するゲート金属層６６と、エミッタ電極９０およびゲート金属層６６上のパッシベーション膜を省略する。
【００５１】
半導体基板１０は、ゲートランナー６５の下方において、おもて面１２から所定の深さ位置まで設けられたＰ＋型のウェル領域２７を有する。ウェル領域２７の底部は、ゲートトレンチ部４０よりも深くてよく、欠陥領域２９よりも浅くてよい。活性領域１００の端部に位置するゲートトレンチ部４０の一部をウェル領域２７中に設けても、ウェル領域２７中にはチャネルは形成されない。それゆえ、ウェル領域２７に位置するゲートトレンチ部４０は、ゲートトレンチ部４０として機能しなくてよい。なお、ゲートランナー６５と同様に、ウェル領域２７も活性領域１００を囲むように設けられてよい。
【００５２】
領域Ｂは、各々Ｘ軸負方向の端部近傍に位置する、ＩＧＢＴ領域６０、境界領域７０およびＦＷＤ領域８０を含む。理解を容易にすることを目的として、領域Ｂにおいてはメサ部１６を省略するが、メサ部１６上に位置するコンタクト部５８は図示する。ただし、ＩＧＢＴ領域６０およびＦＷＤ領域８０において、複数のコンタクト部５８の図示を省略する。ＩＧＢＴ領域６０、境界領域７０およびＦＷＤ領域８０において、コンタクト部５８の形状は同じであってよい。本例のコンタクト部５８は、Ｘ軸方向の長辺とＹ軸方向の短辺とを有する矩形形状を有する。
【００５３】
Ｎ＋型のカソード領域８２は、ＦＷＤ領域８０の一部に設けられてよい。図５においては、カソード領域８２が設けられる範囲に斜線を付して示す。カソード領域８２の外側（図５においては、Ｘ軸負方向）の端部は、コンタクト部５８の端部５９よりも内側（図５においては、Ｘ軸正方向）に設けられてよい。ＦＷＤ領域８０は、カソード領域８２とはことなるＸ‐Ｙ平面の範囲であって、カソード領域８２と同じ深さ範囲には、Ｐ＋型のコレクタ領域３２を含んでよい。ただし、本明細書においては、Ｘ軸方向においてカソード領域８２に接する部分も、ＦＷＤ領域８０と見なすものとする。
【００５４】
欠陥領域２９は、境界領域７０の一部とＦＷＤ領域８０の一部とに各々設けられてよい。図５においては、欠陥領域２９のアウトラインを破線で示す。本例では、欠陥領域２９は、Ｙ軸方向において、境界領域７０とＦＷＤ領域８０との全体に設けられる。しかし、境界領域７０においては、欠陥領域２９は、半導体基板１０のおもて面側の予め定められた深さ位置においてＦＷＤ領域８０に隣接する端部からＩＧＢＴ領域６０側に向かって設けられるとよい。また、欠陥領域２９は、Ｘ軸方向において、ゲートランナー６５近傍には設けられなくてよい。Ｘ軸方向における欠陥領域２９の外側の端部は、コンタクト部５８の端部５９の内側、且つ、カソード領域８２のＸ軸方向の端部の外側に設けられてよい。
【００５５】
図６は、図５におけるＣ‐Ｃ、Ｄ‐ＤおよびＥ‐Ｅ断面図である。Ｃ‐Ｃ断面はＩＧＢＴ領域６０のコンタクト部５８を通り、Ｄ‐Ｄ断面は境界領域７０のコンタクト部５８を通り、Ｅ‐Ｅ断面はＦＷＤ領域８０のコンタクト部５８を通る。
【００５６】
ゲートランナー６５とおもて面１２との間には酸化膜等の絶縁膜３８が設けられてよい。これにより、ゲートランナー６５と半導体基板１０とは電気的に絶縁されてよい。ゲートランナー６５上に設けられた層間絶縁膜３６は、複数の開口部を有してよい。層間絶縁膜３６は、ゲート金属層６６とゲートランナー６５との接続を提供する開口部であるコンタクト部６８と、エミッタ電極９０とおもて面１２との接続を提供する開口部であるコンタクト部５８とを含む。コンタクト部５８の外側の端部５９は、ウェル領域２７の内側の端部から所定長さだけ離間してよい。
【００５７】
ゲート金属層６６は、Ｙ軸方向に延伸してよい。ゲート金属層６６は、Ｘ軸方向に幅を有してよい。ゲート金属層６６は、層間絶縁膜３６に設けられたコンタクト部６８を介してゲートランナー６５に電気的に接続してよい。ゲートランナー６５も、Ｙ軸方向に延伸してよい。ゲートランナー６５も、Ｘ軸方向に幅を有してよい。なお、図６においては、ゲートランナー６５およびゲート金属層６６におけるＸ軸方向の幅を示す。ゲートランナー６５は、ウェル領域２７上においてゲートトレンチ部４０と重なってよい。ゲートランナー６５は、ゲートトレンチ部４０との重なり位置において、ゲート導電部４４と電気的に接続してよい。なお、図６においては、ゲート金属層６６とゲート導電部４４との接続は図示されていない。ゲート金属層６６とエミッタ電極９０とは、層間絶縁膜３６上において互いに所定距離だけ離間して設けられており、互いに電気的に分離されている。
【００５８】
Ｃ‐Ｃ断面に示す様に、ＩＧＢＴ領域６０は、Ｐ＋型のコレクタ領域３２を有する。ゲート金属層６６を介してゲート導電部４４にオン電圧（Ｖｏｎ）に対応するゲート信号が印加されると、コレクタ電極３４からエミッタ電極９０へオン電流（Ｉｏｎ）が流れる。
【００５９】
Ｅ‐Ｅ断面に示す様に、ＦＷＤ領域８０は、Ｎ＋型のカソード領域８２に加えてＰ＋型のコレクタ領域３２を有する。本例においては、ウェル領域２７のＸ軸正方向の端部から、コレクタ領域３２とカソード領域８２との境界７５までが長さＬ１である。
【００６０】
本例のＦＷＤ領域８０のダイオード（ＦＷＤ）は、ＩＧＢＴ領域６０のトランジスタ（ＩＧＢＴ）に対して逆並列に接続されている。ダイオードのアノードとトランジスタのエミッタは共にエミッタ電極９０に電気的に接続し、且つ、ダイオードのカソードとトランジスタのコレクタは共にコレクタ電極３４に電気的に接続する。
【００６１】
ゲート導電部４４にオン電圧が印加されている（即ち、トランジスタがオン状態である）間は、ＦＷＤ領域８０に電流は流れない。しかし、ゲート導電部４４にオン電圧未満の電圧が印加されている（即ち、トランジスタがオフ状態である）間、ＦＷＤ領域８０に電流が流れてよい。例えば、トランジスタがオフ状態の場合に、ダイオードにはエミッタ電極９０からコレクタ電極３４へ還流電流が流れる。その後、コレクタ電極３４からエミッタ電極９０へ逆回復電流が流れる（即ち、還流電流の流れる向きは逆になる）。さらにその後、還流電流はゼロに漸近するよう減少する。
【００６２】
ウェル領域２７には、ＩＧＢＴ領域６０のオン電流（Ｉｏｎ）等に起因して、キャリア（本例では正孔）が蓄積され得る。ウェル領域２７に蓄積された正孔は、逆回復電流が流れるときに、ウェル領域２７からメサ部１６‐２上のコンタクト部５８へ流れる。特に、コンタクト部５８の端部５９においては、正孔が集中するので、電界集中が生じやすい。理解を容易にすることを目的として、Ｅ‐Ｅ断面においては、コンタクト部５８において最も電界集中を受けやすい部分を領域Ｆとして示す。
【００６３】
ウェル領域２７のＸ軸正方向の端部からコンタクト部５８の端部５９までの長さＬ２は、ゼロよりも大きくてよい。例えば、長さＬ２は、長さＬ１の４０％以上６０％以下である。また、例えば、長さＬ２は、１０μｍ以上２０μｍ以下である。ウェル領域２７と端部５９との距離を十分に設けることにより、長さＬ２＝０の場合に比べて、逆回復時においてウェル領域２７からコンタクト部５８への過剰なキャリア注入を抑えることができる。それゆえ、領域Ｆにおける電界集中を低減することができ、半導体装置２００の破壊耐量を向上させることができる。
【００６４】
ただし、コンタクト部５８の端部５９が境界７５よりも内側に位置する（即ち、Ｌ１＜Ｌ２となる）場合、カソード領域８２のＸ軸方向の長さがコンタクト部５８のＸ軸方向の長さよりも小さくなるので、ウェル領域２７に蓄積された正孔がカソード領域８２に流れやすくなり、ＦＷＤ領域８０において導通損失が増加し得る。それゆえ、端部５９は、境界７５よりも外側に位置する（即ち、Ｌ２＜Ｌ１となる）ことが好ましい。これにより、ＦＷＤ領域８０における導通損失を低減することができる。
【００６５】
Ｄ‐Ｄ断面に示す様に、境界領域７０は、カソード領域８２を有さず、ＩＧＢＴ領域６０と同様にＰ＋型のコレクタ領域３２を有する。ただし、境界領域７０はＦＷＤ領域８０に接しているので、ＦＷＤ領域８０に逆回復電流が流れるときに、ＦＷＤ領域８０に近いコンタクト部５８ほど正孔が集中しやすい。加えて、ＦＷＤ領域８０に逆回復電流が流れるときに、ウェル領域２７に近いほど、正孔が集中しやすい（例えば、コンタクト部５８の領域Ｆ）。
【００６６】
本例においては、境界領域７０においても、ウェル領域２７のＸ軸正方向の端部からコンタクト部５８の端部５９までが長さＬ２である。それゆえ、境界領域７０においても、ウェル領域２７からの過剰なキャリア注入を抑えることができる。加えて、領域Ｆにおける電界集中を低減することができるので、逆回復動作時における半導体装置２００の破壊耐量を向上させることができる。
【００６７】
本例において、半導体基板１０のおもて面１２から裏面１４までの長さをＬ３とする。即ち、半導体基板１０の厚さは、長さＬ３である。ウェル領域２７およびコンタクト部５８間の長さＬ２は、長さＬ３より小さくてよく（Ｌ２＜Ｌ３）、長さＬ３の半分より小さくてもよい（Ｌ２＜（Ｌ３／２））。これにより、ＦＷＤ領域８０における導通損失を低減しつつ、逆回復破壊が生じるリスクを低減することができる。なお、他の例において、長さＬ２は長さＬ１より大きくてもよい（Ｌ１＜Ｌ２）。一例において、長さＬ２は５０μｍであり、長さＬ１は１０μｍである。なお、長さＬ１は、ウェル領域２７の深さより深くてよい。Ｌ１＜Ｌ２とする場合、導通損失が増えるものの、逆回復動作時における破壊耐量をさらに向上させることができる。
【００６８】
本例のＣ‐Ｃ、Ｄ‐ＤおよびＥ‐Ｅ断面において、コンタクト部５８の端部５９のＸ軸方向の位置は同じである。ただし、他の例において、ＦＷＤ領域８０の端部５９のＸ軸方向の位置は、ＩＧＢＴ領域６０の端部５９のＸ軸方向の位置よりも内側（図６においては、Ｘ軸正方向）に設けられてよい。また、境界領域７０およびＦＷＤ領域８０の端部５９のＸ軸方向の位置が、ＩＧＢＴ領域６０の端部５９のＸ軸方向の位置よりも内側に設けられてもよい。これにより、逆回復動作時における半導体装置２００の破壊耐量をさらに向上させることができる。
【００６９】
欠陥領域２９は、Ｘ軸方向に延在するが、半導体基板１０の端部まで達せずにウェル領域２７の下方において終端してよい。欠陥領域２９を半導体基板１０の端部まで延在させないことで、欠陥領域２９を半導体基板１０の端部まで延在させる場合に比べて、漏れ電流を抑制し、半導体装置の信頼性を向上させることができる。ただし、欠陥領域２９は、半導体基板１０の端部に達しなければ、ウェル領域２７のＸ軸負方向の端部よりも外側（図６においては、Ｘ軸負方向）に位置してよい。欠陥領域２９における再結合中心の濃度分布のピークは、ウェル領域２７の下に位置してよい。欠陥領域２９の一部は、ウェル領域２７に設けられてもよい。
【００７０】
図７は、第２実施形態における図１のＡ‐Ａ断面図である。本例の境界領域７０においては、境界領域７０の予め定められた位置（即ち、Ｙ軸方向中央のダミートレンチ部５０）からＩＧＢＴ領域６０に隣接する端部７４までにおける１個以上のメサ部１６が、第１のメサ部１６‐１である。また、本例の境界領域７０においては、境界領域７０の予め定められた位置（即ち、Ｙ軸方向中央のダミートレンチ部５０）からＦＷＤ領域８０に隣接する端部７２までにおける１個以上のメサ部１６が、第２のメサ部１６‐２である。本例の境界領域７０は、６個のメサ部１６を有する。６個のメサ部１６の内、ＩＧＢＴ領域６０側の３個のメサ部１６が第１のメサ部１６‐１であり、ＦＷＤ領域８０側の３個のメサ部１６が第２のメサ部１６‐２である。係る点が、第１実施形態と異なる。
【００７１】
境界領域７０、とりわけ、ＦＷＤ領域８０に隣接する第１のメサ部１６‐１にＰ＋型のコンタクト領域２５を設ける場合、コンタクト領域２５はＦＷＤ領域８０に正孔を導入し得る。境界領域７０からＦＷＤ領域８０に導入された正孔は、ＦＷＤ領域８０の逆回復時に逆回復電流を増加させ得る。これにより、ＦＷＤ領域８０において逆回復損失が増加し得る。これに対して、本例においては、ＦＷＤ領域８０側のメサ部１６にコンタクト領域２５を設けないので、同部分にコンタクト領域２５を設ける場合に比べて、逆回復損失を低減することができる。なお、本例においては、ＩＧＢＴ領域６０側に３個の第１のメサ部１６‐１を設けたが、境界領域７０は、コンタクト領域２５を有する第１のメサ部１６‐１を２個以上有してよい。この場合、ＩＧＢＴ領域６０側における２個以上のメサ部１６が第１のメサ部１６‐１であってよく、ＦＷＤ領域８０側における残りのメサ部１６が第２のメサ部１６‐２であってよい。なお、第２実施形態においても、図５および図６の態様を適用してよい。
【００７２】
図８は、第３実施形態における境界領域７０のコンタクト領域２５のＰ型不純物のドーピング濃度分布を示す図である。理解を容易にすることを目的として、下半分に境界領域７０を示し、上半分にコンタクト領域２５のＰ型不純物のドーピング濃度分布を示す。コンタクト領域２５のドーピング濃度分布において、横軸はＹ軸方向を示し、縦軸はＰ型不純物のドーピング濃度を示す。なお、図８の見易さを考慮して、Ｐ型不純物の濃度分布をＹ軸方向において連続的に示す。但し、ダミートレンチ部５０においてはコンタクト領域２５に注入されたＰ型不純物が存在しないので、ダミートレンチ部５０において濃度分布は不連続であってよい。
【００７３】
本例の境界領域７０は、第２実施形態と同様に、ＩＧＢＴ領域６０側に位置する３個の第１のメサ部１６‐１と、ＦＷＤ領域８０側に位置する３個の第２のメサ部１６‐２とを有する。ＦＷＤ領域８０に近い第１のメサ部１６‐１のコンタクト領域２５におけるＰ型不純物のドーピング濃度は、ＩＧＢＴ領域６０に近い第１のメサ部１６‐１のコンタクト領域２５におけるＰ型不純物のドーピング濃度よりも低くてよい。
【００７４】
例えば、ＩＧＢＴ領域６０側に位置する３個の第１のメサ部１６‐１において、Ｐ型不純物濃度は、Ｙ軸正方向に進むにつれて直線的に減少する（パターン１）。また、他の例においては、Ｐ型不純物濃度は、Ｙ軸正方向に進むにつれて段階的に減少する（パターン２）。さらに、他の例においては、Ｐ型不純物濃度は、Ｙ軸正方向に進むにつれて指数関数的に減少する（パターン３）。いずれの例においても、Ｐ型不純物をイオン注入するときに使用するレジストマスクＺ軸方向の厚さを調整することにより、Ｐ型不純物濃度を調整することができる。
【００７５】
本例においては、ＩＧＢＴ領域６０側に比べてＦＷＤ領域８０側におけるコンタクト領域２５のＰ型不純物の濃度を低くすることにより、第２実施形態に比べてＦＷＤ領域８０に導入される正孔をさらに低減することができる。これにより、第２実施形態に比べて、逆回復損失をさらに低減することができる。なお、第３実施形態においても、図５および図６の態様を適用してよい。
【００７６】
図９は、第４実施形態における図１のＡ‐Ａ断面図である。境界領域７０における全てのメサ部１６は、第２のメサ部１６‐２であってよい。また、ＩＧＢＴ領域６０におけるメサ部１６であって、境界領域７０に最も近いメサ部１６も、第２のメサ部１６‐２であってよい。本例は係る点が、上述の実施形態と異なる。本例においては、第２実施形態に比べて、ＦＷＤ領域８０側における逆回復損失をさらに低減することができる。また、境界領域７０に加えて、ＩＧＢＴ領域６０の最も境界領域７０に近いメサ部１６においても電子の引き抜きが行われないので、第１実施形態に比べて、ＦＷＤ領域８０における導通損失をさらに低減することができる。なお、第４実施形態においても、図５および図６の態様を適用してよい。
【００７７】
本例では、ＩＧＢＴ領域６０におけるメサ部１６であって境界領域７０に最も近いメサ部１６を第２のメサ部１６‐２としたが、ＩＧＢＴ領域６０におけるメサ部１６であって境界領域７０側の複数のメサ部を第２のメサ部１６‐２としてもよい。すなわち、ＩＧＢＴ領域６０におけるメサ部１６であって境界領域７０側の複数のメサ部から、エミッタ領域２２およびコンタクト領域２５を抜いてもよい。
【００７８】
図１０は、第５実施形態における図１のＡ‐Ａ断面図である。本例は、蓄積領域２６の配置が上述の実施形態と異なる。本例の境界領域７０は、ＩＧＢＴ領域６０に隣接する第１部分７６と、ＦＷＤ領域８０に隣接する部分であって、第１部分７６以外の部分である第２部分７８とを有する。本例において、ＩＧＢＴ領域６０と境界領域７０の第１部分７６とは、蓄積領域２６を有する。ただし、境界領域７０の第２部分７８とＦＷＤ領域８０とは、蓄積領域２６を有しない。
【００７９】
ＩＧＢＴ領域６０において、Ｎ＋型の蓄積領域２６は、コレクタ領域３２からおもて面１２側へ導入された正孔を一時的に蓄積する機能を有する。これにより、キャリア注入促進効果（Ｉｎｊｅｃｔｉｏｎ  Ｅｎｈａｎｃｅｍｅｎｔ効果：ＩＥ効果）を高めることができるので、蓄積領域２６を設けない場合に比べて、ＩＧＢＴ領域６０におけるオン電圧（Ｖｏｎ）を低減することができる。
【００８０】
本例においては、境界領域７０の第２部分７８には蓄積領域２６を設けないので、コレクタ領域３２からおもて面１２側へ導入された正孔を速やかにエミッタ電極９０へ排出することができる。それゆえ、境界領域７０全体に蓄積領域２６を設ける場合に比べて、境界領域７０において蓄積される正孔の数を低減することができる。これにより、境界領域７０からＦＷＤ領域８０へ導入される正孔の数を低減することができるので、ＦＷＤ領域８０における逆回復損失を低減することができる。第５実施形態においても、図５および図６の態様を適用してよい。
【００８１】
なお、第１部分７６は１個以上の第１のメサ部１６‐１を有してよく、第２部分７８は１個以上の第２のメサ部１６‐２を有してもよい。また、第１部分７６および第２部分７８も、第２のメサ部１６‐２を有してもよい。このように、本例の蓄積領域２６を第２実施形態から第４実施形態に適用してもよい。
【００８２】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
【００８３】
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
【符号の説明】
【００８４】
１０・・半導体基板、１２・・おもて面、１４・・裏面、１６・・メサ部、２２・・エミッタ領域、２４・・ベース領域、２５・・コンタクト領域、２６・・蓄積領域、２７・・ウェル領域、２８・・ドリフト領域、２９・・欠陥領域、３０・・バッファ領域、３２・・コレクタ領域、３４・・コレクタ電極、３６・・層間絶縁膜、３８・・絶縁膜、４０・・ゲートトレンチ部、４２・・ゲートトレンチ絶縁膜、４４・・ゲート導電部、４６・・ゲートトレンチ、５０・・ダミートレンチ部、５２・・ダミートレンチ絶縁膜、５４・・ダミー導電部、５６・・ダミートレンチ、５８・・コンタクト部、５９・・端部、６０・・ＩＧＢＴ領域、６５・・ゲートランナー、６６・・ゲート金属層、６８・・コンタクト部、７０・・境界領域、７２・・端部、７４・・端部、７５・・境界、７６・・第１部分、７８・・第２部分、８０・・ＦＷＤ領域、８２・・カソード領域、９０・・エミッタ電極、１００・・活性領域、１１０・・パッド領域、１１２・・電極パッド、１２０・・エッジ終端領域、２００・・半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【手続補正書】
【提出日】平成31年3月26日(2019.3.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板を有する半導体装置であって、
前記半導体基板は、
ダイオード領域と、
トランジスタ領域と、
前記ダイオード領域と前記トランジスタ領域との間に位置し、前記トランジスタ領域と接する境界領域と
を備え、
前記境界領域は、前記半導体基板のおもて面側の予め定められた深さ位置において前記ダイオード領域に隣接する端部から前記トランジスタ領域側に向かって延伸して設けられた欠陥領域を含み、且つ、
前記境界領域は、前記半導体基板のおもて面に露出する第１導電型のエミッタ領域を有さず、
前記トランジスタ領域は、隣接する２個のトレンチ部に挟まれるメサ部であって、前記エミッタ領域を有する前記メサ部のうち最も前記境界領域に近い前記メサ部の下方においては、前記欠陥領域を有さない
半導体装置。
【請求項２】
前記境界領域における１個以上のメサ部であって、前記境界領域の予め定められた位置から前記トランジスタ領域に隣接する端部までにおける前記１個以上のメサ部は、第２導電型のコンタクト領域と、前記コンタクト領域よりも低い第２導電型不純物のドーピング濃度を有するベース領域とを有する、第１のメサ部である
請求項１に記載の半導体装置。
【請求項３】
前記境界領域における１個以上の前記メサ部であって、前記境界領域の予め定められた位置から前記ダイオード領域に隣接する端部までにおける１個以上の前記メサ部は、前記ベース領域を有し、且つ、前記コンタクト領域および前記エミッタ領域を有しない、第２のメサ部である
請求項２に記載の半導体装置。
【請求項４】
前記境界領域は２個以上の第１のメサ部を有し、
前記２個以上の第１のメサ部において、前記ダイオード領域に近い前記第１のメサ部の前記コンタクト領域における第２導電型不純物のドーピング濃度は、前記トランジスタ領域に近い前記第１のメサ部の前記コンタクト領域における第２導電型不純物のドーピング濃度よりも低い
請求項２または３に記載の半導体装置。
【請求項５】
前記境界領域における全ての前記メサ部は、前記エミッタ領域および第２導電型のコンタクト領域を有さず、且つ、前記コンタクト領域よりも低い第２導電型不純物のドーピング濃度を有するベース領域を有する、第２のメサ部である
請求項１に記載の半導体装置。
【請求項６】
前記トランジスタ領域における前記メサ部であって、前記境界領域に最も近い前記メサ部は、前記エミッタ領域および第２導電型のコンタクト領域を有さず、且つ、前記コンタクト領域よりも低い第２導電型不純物のドーピング濃度を有するベース領域を有する、第２のメサ部である
請求項１または５に記載の半導体装置。
【請求項７】
前記境界領域は、トレンチに接して設けられた絶縁膜と、前記絶縁膜に接して設けられた導電部とを含む１以上のトレンチ部を有し、
前記１以上のトレンチ部の各々の前記導電部は、前記半導体基板のおもて面上に設けられるエミッタ電極と電気的に接続する
請求項１から６のいずれか一項に記載の半導体装置。
【請求項８】
前記ダイオード領域における全ての前記メサ部は、前記半導体基板のおもて面に露出する第２導電型のコンタクト領域を有さず、且つ、前記コンタクト領域よりも低い第２導電型不純物のドーピング濃度を有するベース領域を有する第２のメサ部である
請求項１から７のいずれか一項に記載の半導体装置。
【請求項９】
前記ダイオード領域および前記トランジスタ領域は第１の方向に並んで配置されており、
前記ダイオード領域における全ての前記メサ部は、前記第１の方向とは垂直な第２の方向における端部以外の領域には前記半導体基板のおもて面に露出する第２導電型のコンタクト領域を有さない
請求項１から７のいずれか一項に記載の半導体装置。
【請求項１０】
前記トランジスタ領域と前記ダイオード領域との間の長さである前記境界領域の幅は、１０μｍ以上１００μｍ以下である
請求項１から９のいずれか一項に記載の半導体装置。
【請求項１１】
前記境界領域は、４個以上１０個以下の前記メサ部を有する
請求項１から１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記トランジスタ領域と、前記トランジスタ領域に隣接する前記境界領域の第１部分とは、前記エミッタ領域の下に位置するベース領域と前記トレンチ部の底部との間に設けられた第１導電型の荷蓄領域を有し、
前記境界領域の前記第１部分以外の第２部分は、前記荷蓄領域を有しない
請求項１から１１のいずれか一項に記載の半導体装置。
【手続補正書】
【提出日】令和1年11月27日(2019.11.27)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】変更
【補正の内容】
【００６４】
ただし、コンタクト部５８の端部５９が境界７５よりも内側に位置する（即ち、Ｌ１＜Ｌ２となる）場合、カソード領域８２のＸ軸方向の長さがコンタクト部５８のＸ軸方向の長さよりも大きくなるので、ウェル領域２７に蓄積された正孔がカソード領域８２に流れやすくなり、ＦＷＤ領域８０において導通損失が増加し得る。それゆえ、端部５９は、境界７５よりも外側に位置する（即ち、Ｌ２＜Ｌ１となる）ことが好ましい。これにより、ＦＷＤ領域８０における導通損失を低減することができる。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
2019111572.tif 000013
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正の内容】
【図７】
2019111572.tif 000014
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正の内容】
【図９】
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【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正の内容】
【図１０】
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【国際調査報告】
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