(57)【要約】  本開示の記憶装置は、第１の方向に延伸し、複数の第１の選択線および複数の第２の選択線を含む複数の第１の配線と、第１の方向と交差する第２の方向に延伸し、複数の第３の選択線および複数の第４の選択線を含む複数の第２の配線と、複数の第１のメモリセルと、第１の選択制御信号に基づいて複数の第１の選択線を駆動する第１の選択線駆動部と、第１の選択制御信号に基づいて複数の第２の選択線を駆動する第２の選択線駆動部とを有し、第１および第２の選択線駆動部が第１の方向に並設された第１の駆動部と、第２の選択制御信号に基づいて複数の第３の選択線を駆動する第３の選択線駆動部と、第２の選択制御信号に基づいて複数の第４の選択線を駆動する第４の選択線駆動部とを有し、第３および第４の選択線駆動部が第２の方向に並設された第２の駆動部とを備える。
2018173851.tif 000002
【特許請求の範囲】
【請求項１】
第１の領域に設けられ、第１の方向に延伸し、複数の第１の選択線および複数の第２の選択線を含む複数の第１の配線と、
前記第１の領域に設けられ、前記第１の方向と交差する第２の方向に延伸し、複数の第３の選択線および複数の第４の選択線を含む複数の第２の配線と、
それぞれが、前記複数の第１の配線のいずれかおよび前記複数の第２の配線のいずれかの間に挿設された複数の第１のメモリセルと、
第１の選択制御信号に基づいて前記複数の第１の選択線を駆動する第１の選択線駆動部と、前記第１の選択制御信号に基づいて前記複数の第２の選択線を駆動する第２の選択線駆動部とを有し、前記第１の選択線駆動部と前記第２の選択線駆動部とが前記第１の方向に並設された第１の駆動部と、
第２の選択制御信号に基づいて前記複数の第３の選択線を駆動する第３の選択線駆動部と、前記第２の選択制御信号に基づいて前記複数の第４の選択線を駆動する第４の選択線駆動部とを有し、前記第３の選択線駆動部と前記第４の選択線駆動部とが前記第２の方向に並設された第２の駆動部と
を備えた記憶装置。
【請求項２】
第１のアドレス信号に基づいて前記第１の選択制御信号を生成し、前記第１のアドレス信号が第１のアドレスを示す場合には、所定の選択制御信号を前記第１の選択制御信号として出力する第１の生成部と、
第２のアドレス信号に基づいて前記第２の選択制御信号を生成し、前記第２のアドレス信号が第２のアドレスを示す場合には、所定の選択制御信号を前記第２の選択制御信号として出力する第２の生成部と
をさらに備えた
請求項１に記載の記憶装置。
【請求項３】
前記第１の生成部は、前記第１のアドレスを記憶する第１のレジスタを有し、
前記第２の生成部は、前記第２のアドレスを記憶する第２のレジスタを有する
請求項２に記載の記憶装置。
【請求項４】
前記第１の方向に延伸し、前記第１の選択制御信号を伝える第１の選択制御線と、
前記第２の方向に延伸し、前記第２の選択制御信号を伝える第２の選択制御線と
をさらに備えた
請求項２に記載の記憶装置。
【請求項５】
前記第２の方向に延伸し、前記第１の選択制御信号を伝える第１の選択制御線と、
前記第１の方向に延伸し、前記第２の選択制御信号を伝える第２の選択制御線と
をさらに備えた
請求項２に記載の記憶装置。
【請求項６】
前記複数の第１の選択制御線は、前記第１の選択線駆動部が形成された領域、および前記第２の選択線駆動部が形成された領域に形成された
請求項４に記載の記憶装置。
【請求項７】
前記複数の第１の選択制御線は、前記第１の選択線駆動部および前記第２の選択線駆動部が形成された領域以外の領域に形成された
請求項５に記載の記憶装置。
【請求項８】
第２の領域に設けられ、前記第１の方向に延伸し、複数の第５の選択線および複数の第６の選択線を含む複数の第３の配線と、
前記第２の領域に設けられ、前記第２の方向に延伸し、複数の第７の選択線および複数の第８の選択線を含む複数の第４の配線と、
それぞれが、前記複数の第３の配線のいずれかおよび前記複数の第４の配線のいずれかの間に挿設された複数の第２のメモリセルと、
第３の選択制御信号に基づいて前記複数の第５の選択線を駆動する第５の選択線駆動部と、前記第３の選択制御信号に基づいて前記複数の第６の選択線を駆動する第６の選択線駆動部とを有し、前記第５の選択線駆動部と前記第６の選択線駆動部とが前記第１の方向に並設された第３の駆動部と、
前記第２の選択制御信号に基づいて前記複数の第７の選択線を駆動する第７の選択線駆動部と、前記第２の選択制御信号に基づいて前記複数の第８の選択線を駆動する第８の選択線駆動部とを有し、前記第７の選択線駆動部と前記第８の選択線駆動部とが前記第２の方向に並設された第４の駆動部と
をさらに備えた
請求項２に記載の記憶装置。
【請求項９】
前記第１のアドレス信号に基づいて前記第３の選択制御信号を生成し、前記第１のアドレス信号が第３のアドレスを示す場合には、所定の選択制御信号を前記第３の選択制御信号として出力する第３の生成部をさらに備えた
請求項８に記載の記憶装置。
【請求項１０】
第３の領域に設けられ、前記第１の方向に延伸し、複数の第９の選択線および複数の第１０の選択線を含む複数の第５の配線と、
前記第３の領域に設けられ、前記第２の方向に延伸し、複数の第１１の選択線および複数の第１２の選択線を含む複数の第６の配線と、
それぞれが、前記複数の第５の配線のいずれかおよび前記複数の第６の配線のいずれかの間に挿設された複数の第３のメモリセルと、
前記第１の選択制御信号に基づいて前記複数の第９の選択線を駆動する第９の選択線駆動部と、前記第１の選択制御信号に基づいて前記複数の第１０の選択線を駆動する第１０の選択線駆動部とを有し、前記第９の選択線駆動部と前記第１０の選択線駆動部とが前記第１の方向に並設された第５の駆動部と、
第４の選択制御信号に基づいて前記複数の第１１の選択線を駆動する第１１の選択線駆動部と、前記第４の選択制御信号に基づいて前記複数の第１２の選択線を駆動する第１２の選択線駆動部とを有し、前記第１１の選択線駆動部と前記第１２の選択線駆動部とが前記第２の方向に並設された第６の駆動部と
をさらに備えた
請求項２に記載の記憶装置。
【請求項１１】
前記第２のアドレス信号に基づいて前記第４の選択制御信号を生成し、前記第２のアドレス信号が第４のアドレスを示す場合には、所定の選択制御信号を前記第４の選択制御信号として出力する第４の生成部をさらに備えた
請求項１０に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、データを記憶する記憶装置に関する。
【背景技術】
【０００２】
近年、例えばフラッシュメモリに比べてより高速にデータアクセスを行うことができる、抵抗変化型メモリを用いた不揮発性メモリデバイスが注目されている。このようなメモリデバイスには、正常に動作しないメモリセルを予備（スペア）のメモリセルに代替することにより、正常に動作しないメモリセルを回復（リペア）させる技術がある。例えば、特許文献１には、リダンダンシー領域を有する記憶装置が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−１９９７０５号公報
【発明の概要】
【０００４】
ところで、半導体回路では、レイアウトをしやすいことが望まれており、記憶装置においても、レイアウトをしやすくすることが期待されている。
【０００５】
レイアウトをしやすくすることができる記憶装置を提供することが望ましい。
【０００６】
本開示の一実施の形態における記憶装置は、複数の第１の配線と、複数の第２の配線と、複数の第１のメモリセルと、第１の駆動部と、第２の駆動部とを備えている。複数の第１の配線は、第１の領域に設けられ、第１の方向に延伸し、複数の第１の選択線および複数の第２の選択線を含むものである。複数の第２の配線は、第１の領域に設けられ、第１の方向と交差する第２の方向に延伸し、複数の第３の選択線および複数の第４の選択線を含むものである。複数の第１のメモリセルは、それぞれが、複数の第１の配線のいずれかおよび複数の第２の配線のいずれかの間に挿設されたものである。第１の駆動部は、第１の選択制御信号に基づいて複数の第１の選択線を駆動する第１の選択線駆動部と、第１の選択制御信号に基づいて複数の第２の選択線を駆動する第２の選択線駆動部とを有し、第１の選択線駆動部と第２の選択線駆動部とが第１の方向に並設されたものである。第２の駆動部は、第２の選択制御信号に基づいて複数の第３の選択線を駆動する第３の選択線駆動部と、第２の選択制御信号に基づいて複数の第４の選択線を駆動する第４の選択線駆動部とを有し、第３の選択線駆動部と第４の選択線駆動部とが第２の方向に並設されたものである。
【０００７】
本開示の一実施の形態における記憶装置では、第１の領域に、第１の方向に延伸する第１の配線が形成されるとともに、第２の方向に延伸する複数の第２の配線が形成される。第１の配線は、複数の第１の選択線および複数の第２の選択線を含んでおり、第２の配線は、複数の第３の選択線および複数の第４の選択線を含んでいる。複数の第１のメモリセルは、それぞれが、複数の第１の配線のいずれかおよび複数の第２の配線のいずれかの間に挿設される。複数の第１の選択線は、第１の選択制御信号に基づいて第１の選択線駆動部により駆動され、複数の第２の選択線は、第１の選択制御信号に基づいて第２の選択線駆動部により駆動される。これらの第１の選択線駆動部および第２の選択線駆動部は、第１の方向に並設されている。複数の第３の選択線は、第２の選択制御信号に基づいて第３の選択線駆動部により駆動され、複数の第４の選択線は、第２の選択制御信号に基づいて第４の選択線駆動部により駆動される。これらの第３の選択線駆動部および第４の選択線駆動部は、第２の方向に並設されている。
【０００８】
本開示の一実施の形態における記憶装置によれば、第１の選択制御信号に基づいて複数の第１の選択線を駆動する第１の選択線駆動部と、第１の選択制御信号に基づいて複数の第２の選択線を駆動する第２の選択線駆動部とを、第１の方向に並設するとともに、第２の選択制御信号に基づいて複数の第３の選択線を駆動する第３の選択線駆動部と、第２の選択制御信号に基づいて複数の第４の選択線を駆動する第４の選択線駆動部とを、第２の方向に並設したので、レイアウトをしやすくすることができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。
【図面の簡単な説明】
【０００９】
【図１】本開示の一実施の形態に係るメモリシステムの一構成例を表すブロック図である。
【図２】メモリユニットアレイの一構成例を表す構成図である。
【図３】図２に示した列選択線プリデコーダのアドレスレジスタの一構成例を表す説明図である。
【図４】図２に示した行選択線プリデコーダのアドレスレジスタの一構成例を表す説明図である。
【図５】図２に示したメモリユニットの一構成例を表す斜視図である。
【図６】図５に示したメモリセルの一構成例を表す回路図である。
【図７】図５に示した記憶素子の一特性例を表す特性図である。
【図８】図５に示した列選択線の一構成例を表す説明図である。
【図９】図５に示した行選択線の一構成例を表す説明図である。
【図１０】図２に示したメモリユニットアレイの一構成例を表す断面図である。
【図１１】図２に示したメモリユニットの一構成例を表す斜視図である。
【図１２】図１１に示した列選択線駆動部および行選択線駆動部のレイアウト配置の一例を表す説明図である。
【図１３】図１２に示した列選択線駆動部および行選択線駆動部と列選択線および行選択線との接続の一例を表す説明図である。
【図１４】図１１に示した列選択線駆動部の一構成例を表すブロック図である。
【図１５】図１４に示した５ビットデコーダの一構成例を表す回路図である。
【図１６】図１１に示した行選択線駆動部の一構成例を表すブロック図である。
【図１７】列選択制御線および行選択制御線のレイアウト配置の一例を表す説明図である。
【図１８】変形例に係る列選択制御線および行選択制御線のレイアウト配置の一例を表す説明図である。
【図１９】他の変形例に係る列選択線の一構成例を表す説明図である。
【図２０】他の変形例に係る行選択線の一構成例を表す説明図である。
【図２１】他の変形例に係る列選択線駆動部および行選択線駆動部のレイアウト配置の一例を表す説明図である。
【図２２】他の変形例に係る列選択制御線および行選択制御線のレイアウト配置の一例を表す説明図である。
【図２３】他の変形例に係る列選択線の一構成例を表す説明図である。
【図２４】他の変形例に係る行選択線の一構成例を表す説明図である。
【図２５】他の変形例に係る列選択線駆動部および行選択線駆動部のレイアウト配置の一例を表す説明図である。
【図２６】他の変形例に係る列選択制御線および行選択制御線のレイアウト配置の一例を表す説明図である。
【図２７】他の変形例に係るメモリシステムの一構成例を表すブロック図である。
【発明を実施するための形態】
【００１０】
以下、本開示の実施の形態について、図面を参照して詳細に説明する。
【００１１】
［構成例］
図１は、一実施の形態に係る記憶装置（メモリユニットアレイ２０）を含むメモリシステム１の一構成例を表すものである。メモリシステム１は、メモリ装置１０Ａ，１０Ｂと、メモリコントローラ９とを備えている。なお、この例では２つのメモリ装置１０Ａ，１０Ｂを設けたが、これに限定されるものではなく、例えば、１つのメモリ装置を設けてもよいし、３つ以上のメモリ装置を設けてもよい。
【００１２】
メモリ装置１０Ａ，１０Ｂのそれぞれは、データを記憶するものであり、例えば、半導体メモリダイとして構成されるものである。メモリ装置１０Ａ，１０Ｂのそれぞれは、複数のメモリユニットアレイ２０と、電圧生成部１１と、フューズメモリ１２と、不揮発性メモリ１３と、マイクロコントローラ１４と、インタフェース１５とを有している。
【００１３】
メモリユニットアレイ２０は、抵抗変化型の記憶素子を用いてデータを記憶する、不揮発性の記憶装置である。メモリユニットアレイ２０のそれぞれでは、後述するように、複数のメモリユニット３０が配列している。電圧生成部１１は、メモリユニットアレイ２０において用いられる複数の選択電圧Ｖsel、および非選択電圧Ｖinhを生成するものである。
【００１４】
フューズメモリ１２は、各メモリユニットアレイ２０についての初期不良情報ＩＮＦ１を記憶するものである。初期不良情報ＩＮＦ１は、製造時に生じたメモリセルＭＣの不良についての情報であり、正常に動作しないメモリセルＭＣの行アドレスおよび列アドレスについての情報を含んでいる。この初期不良情報ＩＮＦ１は、例えば、メモリ装置１０Ａ，１０Ｂを出荷する際の出荷前試験において、例えば図示しないメモリテスタにより書き込まれ、あるいは、メモリシステム１を出荷する際の出荷前試験において、例えばメモリコントローラ９により書き込まれるようになっている。
【００１５】
不揮発性メモリ１３は、各メモリユニットアレイ２０における後発不良情報ＩＮＦ２を記憶するものであり、例えばフラッシュメモリなどを用いて構成される。後発不良情報ＩＮＦ２は、ユーザが使用を開始した後に生じたメモリセルＭＣの不良についての情報であり、正常に動作しないメモリセルＭＣの行アドレスおよび列アドレスについての情報を含んでいる。この後発不良情報ＩＮＦ２は、例えば、メモリコントローラ９により書き込まれるようになっている。
【００１６】
マイクロコントローラ１４は、複数のメモリユニットアレイ２０、フューズメモリ１２、および不揮発性メモリ１３の動作を制御するものである。マイクロコントローラ１４は、例えば、メモリユニットアレイ２０に、書込モードや読出モードなどの動作モードを指示するためのモード信号ＭＤを供給する。そして、マイクロコントローラ１４は、書込モードでは、メモリユニットアレイ２０に対してアドレス信号ＡＤＲおよびデータ信号ＤＴを供給する。また、マイクロコントローラ１４は、読出モードでは、メモリユニットアレイ２０に対してアドレス信号ＡＤＲを供給するとともに、メモリユニットアレイ２０から供給されたデータ信号ＤＴを受け取るようになっている。
【００１７】
インタフェース１５は、メモリコントローラ９と通信を行うものである。
【００１８】
メモリコントローラ９は、メモリ装置１０Ａ，１０Ｂの動作を制御するとともに、ホスト（図示せず）からの要求に応じて、メモリ装置１０Ａ，１０Ｂに対して、データの書込動作またはデータの読出動作を指示するものである。メモリコントローラ９は、ＥＣＣ（Error Check and Correct）機能を有しており、書込データや読出データにおけるエラーの検出および訂正を行うことにより、メモリシステム１に記憶するデータの信頼性を高めるようになっている。
【００１９】
また、メモリコントローラ９は、このＥＣＣ機能において訂正を行った回数（訂正回数）を例えばメモリセルＭＣ単位で監視し、あるメモリセルＭＣにおける訂正回数が所定の回数を超えた場合には、そのメモリセルＭＣに対してデータの書込試験および読出試験を行う。そして、メモリコントローラ９は、そのメモリセルＭＣに対して正常にデータの書き込みおよび読み出しを行うことができない場合には、そのメモリセルＭＣの行アドレスおよび列アドレスについての情報を、後発不良情報ＩＮＦ２として、不揮発性メモリ１３に記憶させるようになっている。
【００２０】
また、メモリコントローラ９は、例えばメモリシステム１の起動時に、フューズメモリ１２に記憶された初期不良情報ＩＮＦ１および不揮発性メモリ１３に記憶された後発不良情報ＩＮＦ２を読み出し、これらの初期不良情報ＩＮＦ１および後発不良情報ＩＮＦ２に基づいて、代替されるべき列アドレスＡＤＲＣＬについての情報を含む列アドレス代替情報ＩＮＦＣＬ、および代替されるべき行アドレスＡＤＲＲＬについての情報を含む行アドレス代替情報ＩＮＦＲＬを生成する機能をも有している。そして、メモリコントローラ９は、メモリユニットアレイ２０内のアドレスレジスタ２２（後述）に列アドレス代替情報ＩＮＦＣＬを記憶させるとともに、メモリユニットアレイ２０内のアドレスレジスタ２５（後述）に行アドレス代替情報ＩＮＦＲＬを記憶させる。これにより、メモリシステム１は、後述するように、この列アドレス代替情報ＩＮＦＣＬおよび行アドレス代替情報ＩＮＦＲＬを用いることにより、正常に動作しないメモリセルＭＣを回復（リペア）させるようになっている。
【００２１】
図２は、メモリユニットアレイ２０の一構成例を表すものである。メモリユニットアレイ２０は、複数の列選択線プリデコーダ２１と、複数の行選択線プリデコーダ２４と、複数のメモリユニット３０とを有している。
【００２２】
この例では、メモリユニット３０は、Ｘ方向に１６個配置され、Ｙ方向に１６個配置されている。すなわち、この例では、メモリユニットアレイ２０は、２５６個（＝１６×１６）のメモリユニット３０を有している。この例では、メモリユニット３０は、Ｙ方向において互い違いに配置されている。これに伴い、列選択線プリデコーダ２１は、Ｘ方向に３２個並設され、行選択線プリデコーダ２４はＹ方向に１６個並設されている。
【００２３】
列選択線プリデコーダ２１のそれぞれは、マイクロコントローラ１４から供給されたアドレス信号ＡＤＲに含まれる列アドレスＡＤＲＣＬ、およびモード信号ＭＤに含まれるイネーブル信号ＥＮＢに基づいて、選択制御信号ＳＥＬＣＬを生成するものである。列アドレスＡＤＲＣＬは、この例では、８ビットのアドレス情報である。イネーブル信号ＥＮＢは、書込動作または読出動作を行う場合には“１”になり、それ以外の場合には“０”になる信号である。複数の列選択線プリデコーダ２１には、互いに同じ列アドレスＡＤＲＣＬおよびイネーブル信号ＥＮＢが供給される。そして、列選択線プリデコーダ２１のそれぞれは、生成した選択制御信号ＳＥＬＣＬを、Ｙ方向に延伸する列選択制御線２３を介して、その列選択制御線２３に接続された複数（この例では８個）のメモリユニット３０の列選択線駆動部（ＣＬＤ）４０（後述）に供給するようになっている。
【００２４】
列選択線プリデコーダ２１のそれぞれは、アドレスレジスタ２２を有している。アドレスレジスタ２２は、メモリコントローラ９から供給された列アドレス代替情報ＩＮＦＣＬを記憶するものである。列選択線プリデコーダ２１に記憶された列アドレス代替情報ＩＮＦＣＬは、列選択線プリデコーダ２１ごとに個別に設定されるものである。よって、列選択線プリデコーダ２１のそれぞれに記憶された列アドレス代替情報ＩＮＦＣＬは、通常は、互いに異なっている。
【００２５】
図３は、アドレスレジスタ２２の一構成例を表すものである。アドレスレジスタ２２は、この例では、４つのレジスタ２２Ａ（レジスタ２２Ａ（１）〜２２Ａ（４））を含んでいる。レジスタ２２Ａのそれぞれは、９ビットのレジスタであり、１ビットのリペアフラグＦＬＧおよび８ビットの列アドレスＡＤＲＣＬを記憶することができるようになっている。リペアフラグＦＬＧは、行選択線プリデコーダ２４が、供給された列アドレスＡＤＲＣＬとレジスタ２２Ａに記憶された列アドレスＡＤＲＣＬとを比較するかどうかを示すフラグである。この４つのレジスタ２２Ａは、後述する予備（スペア）の４本の列選択線ＣＬにそれぞれ対応づけられている。
【００２６】
これにより、列選択線プリデコーダ２１のそれぞれは、イネーブル信号ＥＮＢが“１”である場合には、４つのレジスタ２２ＡのリペアフラグＦＬＧを確認する。そして、４つのレジスタ２２ＡのリペアフラグＦＬＧがすべて“０”である場合には、列選択線プリデコーダ２１は、メモリユニット３０が、複数（この例では２５６本）の列選択線ＣＬ（後述）のうちの供給された列アドレスＡＤＲＣＬに対応する列選択線ＣＬを選択するように、選択制御信号ＳＥＬＣＬを生成する。また、４つのレジスタ２２ＡのリペアフラグＦＬＧのうちの少なくとも１つが“１”である場合には、列選択線プリデコーダ２１は、供給された列アドレスＡＤＲＣＬと、リペアフラグＦＬＧが“１”に設定されたレジスタ２２Ａに記憶された列アドレスＡＤＲＣＬとを比較する。そして、これらの列アドレスＡＤＲＣＬが一致しなかった場合には、列選択線プリデコーダ２１は、メモリユニット３０が、複数の列選択線ＣＬのうちの供給された列アドレスＡＤＲＣＬに対応する列選択線ＣＬを選択するように、選択制御信号ＳＥＬＣＬを生成する。また、これらの列アドレスＡＤＲＣＬが互いに一致した場合には、列選択線プリデコーダ２１は、メモリユニット３０がそのレジスタ２２Ａに対応づけられた予備の列選択線ＣＬを選択するように、選択制御信号ＳＥＬＣＬを生成する。言い換えれば、供給された列アドレスＡＤＲＣＬに係る列選択線ＣＬが、予備の列選択線ＣＬに代替される。また、列選択線プリデコーダ２１のそれぞれは、イネーブル信号ＥＮＢが“０”である場合には、メモリユニット３０が、複数の列選択線ＣＬのすべてを非選択にするように、選択制御信号ＳＥＬＣＬを生成するようになっている。
【００２７】
行選択線プリデコーダ２４のそれぞれは、マイクロコントローラ１４から供給されたアドレス信号ＡＤＲに含まれる行アドレスＡＤＲＲＬ、およびモード信号ＭＤに含まれるイネーブル信号ＥＮＢに基づいて、選択制御信号ＳＥＬＲＬを生成するものである。行アドレスＡＤＲＲＬは、この例では、１０ビットのアドレス情報である。複数の行選択線プリデコーダ２４には、互いに同じ行アドレスＡＤＲＲＬおよびイネーブル信号ＥＮＢが供給される。そして、行選択線プリデコーダ２４のそれぞれは、生成した選択制御信号ＳＥＬＲＬを、Ｘ方向に延伸する行選択制御線２６を介して、その行選択制御線２６に接続された複数（この例では１６個）のメモリユニット３０の行選択線駆動部（ＲＬＤ）５０（後述）に供給するようになっている。
【００２８】
行選択線プリデコーダ２４のそれぞれは、アドレスレジスタ２５を有している。アドレスレジスタ２５は、メモリコントローラ９から供給された行アドレス代替情報ＩＮＦＲＬを記憶するものである。行選択線プリデコーダ２４に記憶された行アドレス代替情報ＩＮＦＲＬは、行選択線プリデコーダ２４ごとに個別に設定されるものである。よって、行選択線プリデコーダ２４のそれぞれに記憶された行アドレス代替情報ＩＮＦＲＬは、通常は、互いに異なっている。
【００２９】
図４は、アドレスレジスタ２５の一構成例を表すものである。アドレスレジスタ２５は、この例では、１６個のレジスタ２５Ａ（レジスタ２５Ａ（１）〜２５Ａ（１６））を含んでいる。レジスタ２５Ａのそれぞれは、１１ビットのレジスタであり、１ビットのリペアフラグＦＬＧおよび１０ビットの行アドレスＡＤＲＲＬを記憶することができるようになっている。この１６個のレジスタは、後述する予備（スペア）の１６本の行選択線ＲＬにそれぞれ対応づけられている。
【００３０】
これにより、行選択線プリデコーダ２４のそれぞれは、イネーブル信号ＥＮＢが“１”である場合には、１６個のレジスタ２５ＡのリペアフラグＦＬＧを確認する。そして、１６個のレジスタ２５ＡのリペアフラグＦＬＧがすべて“０”である場合には、行選択線プリデコーダ２４は、メモリユニット３０が、複数（この例では１０２４本）の行選択線ＲＬ（後述）のうちの供給された行アドレスＡＤＲＲＬに対応する行選択線ＲＬを選択するように、選択制御信号ＳＥＬＲＬを生成する。また、１６個のレジスタ２５ＡのリペアフラグＦＬＧのうちの少なくとも１つが“１”である場合には、行選択線プリデコーダ２４は、供給された行アドレスＡＤＲＲＬと、リペアフラグＦＬＧが“１”に設定されたレジスタ２５Ａに記憶された行アドレスＡＤＲＲＬとを比較する。そして、これらの行アドレスＡＤＲＲＬが一致しなかった場合には、行選択線プリデコーダ２４は、メモリユニット３０が、複数の行選択線ＲＬのうちの供給された行アドレスＡＤＲＲＬに対応する行選択線ＲＬを選択するように、選択制御信号ＳＥＬＲＬを生成する。また、これらの行アドレスＡＤＲＲＬが互いに一致した場合には、行選択線プリデコーダ２４は、メモリユニット３０がそのレジスタ２５Ａに対応づけられた予備の行選択線ＲＬを選択するように、選択制御信号ＳＥＬＲＬを生成する。言い換えれば、供給された行アドレスＡＤＲＲＬに係る行選択線ＲＬが、予備の行選択線ＲＬに代替される。また、行選択線プリデコーダ２４のそれぞれは、イネーブル信号ＥＮＢが“０”である場合には、メモリユニット３０が、複数の行選択線ＲＬのすべてを非選択にするように、選択制御信号ＳＥＬＲＬを生成するようになっている。
【００３１】
この構成により、複数の列選択線プリデコーダ２１は、供給された列アドレスＡＤＲＣＬに基づいて、それぞれ選択制御信号ＳＥＬＣＬを生成し、複数の行選択線プリデコーダ２４は、供給された行アドレスＡＤＲＲＬに基づいて、それぞれ選択制御信号ＳＥＬＲＬを生成する。これにより、複数（この例では２５６個）のメモリユニット３０のそれぞれでは、列選択線ＣＬ（後述）および行選択線ＲＬ（後述）が選択される。その結果、メモリユニットアレイ２０では、後述するように、２５６個のメモリセルＭＣに対して書込動作および読出動作を行うことができる。すなわち、メモリユニットアレイ２０は、２５６ビットのアクセス単位を有する記憶装置として機能するようになっている。
【００３２】
メモリユニット３０のそれぞれ（図２）は、列選択線プリデコーダ２１から列選択制御線２３を介して供給された選択制御信号ＳＥＬＣＬ、行選択線プリデコーダ２４から行選択制御線２６を介して供給された選択制御信号ＳＥＬＲＬ、マイクロコントローラ１４から供給されたデータ信号ＤＴおよびモード信号ＭＤに基づいて、データの書込動作および読出動作を行うものである。
【００３３】
図５は、メモリユニット３０の一構成例を表すものである。メモリユニット３０は、いわゆるクロスポイント型のメモリユニットである。メモリユニット３０は、複数の行選択線ＲＬ（行選択線ＲＬ１，ＲＬ２）と、複数の列選択線ＣＬと、複数のメモリセルＭＣとを有している。
【００３４】
複数の行選択線ＲＬ１は、半導体基板の基板面Ｓに平行なＸＹ面内において、Ｘ方向に延伸するように形成される。複数の列選択線ＣＬは、このＸＹ面内において、Ｙ方向に延伸するように形成される。複数の行選択線ＲＬ２は、このＸＹ面内において、Ｘ方向に延伸するように形成される。複数の列選択線ＣＬは、複数の行選択線ＲＬ１が形成された層の上の層に形成され、複数の行選択線ＲＬ２は、複数の列選択線ＣＬが形成された層の上の層に形成される。このように、メモリユニット３０では、行選択線ＲＬが形成された層と、列選択線ＣＬが形成された層とが、交互に配置される。
【００３５】
複数の行選択線ＲＬ１が形成された層と複数の列選択線ＣＬが形成された層との間の記憶層には、複数のメモリセルＭＣ（メモリセルＭＣ１）が形成されている。同様に、複数の列選択線ＣＬが形成された層と複数の行選択線ＲＬ２が形成された記憶層との間の層には、複数のメモリセルＭＣ（メモリセルＭＣ２）が形成されている。
【００３６】
図６は、メモリセルＭＣの一構成例を表すものである。メモリセルＭＣは、記憶素子ＶＲと、選択素子ＳＥと、端子ＴＵ，ＴＬとを有している。
【００３７】
記憶素子ＶＲは、抵抗変化型の記憶素子であり、両端間に印加される電圧の電圧差の極性に応じて、可逆的に抵抗状態ＲＳが変化するものである。言い換えれば、記憶素子ＶＲは、両端間に流れる電流の方向に応じて、可逆的に抵抗状態ＲＳが変化するようになっている。記憶素子ＶＲは、例えば、イオン源層および抵抗変化層が積層されたものを用いることができる。記憶素子ＶＲの一端は、メモリセルＭＣの端子ＴＵに接続され、他端は選択素子ＳＥの一端に接続される。
【００３８】
図７は、記憶素子ＶＲの抵抗値の分布を模式的に表すものである。記憶素子ＶＲは、識別可能な２つの抵抗状態ＲＳ（高抵抗状態ＨＲＳおよび低抵抗状態ＬＲＳ）を取り得る。この例では、高抵抗状態ＨＲＳは、データ“０”に対応づけられ、低抵抗状態ＬＲＳは、例えば、データ“１”に対応づけられている。すなわち、記憶素子ＶＲは、１ビットのデータを記憶する記憶素子として機能する。例えば、高抵抗状態ＨＲＳから低抵抗状態ＬＲＳへ変化させることを“セット”と呼び、低抵抗状態ＬＲＳから高抵抗状態ＨＲＳへ変化させることを“リセット”と呼ぶ。
【００３９】
選択素子ＳＥ（図６）は、双方向ダイオード特性を有するものである。具体的には、選択素子ＳＥは、両端間に印加される電圧の電圧差の絶対値が所定の電圧差よりも大きい場合に導通状態（オン状態）になり、電圧差の絶対値が所定の電圧差よりも小さい場合に非導通状態（オフ状態）になるものである。選択素子ＳＥの一端は記憶素子ＶＲの他端に接続され、他端はメモリセルＭＣのＴＬ端子に接続される。
【００４０】
端子ＴＵは、そのメモリセルＭＣが形成された記憶層の上の選択線に接続される端子であり、端子ＴＬは、そのメモリセルＭＣが形成された記憶層の下の選択線に接続される端子である。具体的には、図５に示したように、メモリセルＭＣ１では、端子ＴＵは、複数の列選択線ＣＬのいずれかに接続され、端子ＴＬは、複数の行選択線ＲＬ１のいずれかに接続される。同様に、メモリセルＭＣ２では、端子ＴＵは、複数の行選択線ＲＬ２のいずれかに接続され、端子ＴＬは、複数の列選択線ＣＬのいずれかに接続される。これにより、メモリセルＭＣでは、図５に示したように、どちらの記憶層に形成されるかに関わらず、記憶素子ＶＲが選択素子ＳＥの上層に形成されるようになっている。
【００４１】
メモリセルＭＣをセットする場合には、端子ＴＵに例えば６Ｖの選択電圧を印加するとともに、端子ＴＬに例えば０Ｖの選択電圧を印加する。これにより、選択素子ＳＥがオン状態になり、端子ＴＵから端子ＴＬに向かってセット電流Ｉsetが流れ、記憶素子ＶＲがセットされる。メモリセルＭＣをリセットする場合には、端子ＴＬに例えば６Ｖの選択電圧を印加するとともに、端子ＴＵに例えば０Ｖの選択電圧を印加する。これにより、選択素子ＳＥがオン状態になり、端子ＴＬから端子ＴＵに向かってリセット電流Ｉrstが流れ、記憶素子ＶＲがリセットされる。また、メモリセルＭＣに対して読出動作を行う場合には、端子ＴＵに例えば５Ｖの選択電圧を印加するとともに、端子ＴＬに例えば１Ｖの選択電圧を印加する。これにより、端子ＴＵから端子ＴＬに向かってセンス電流Ｉsnsが流れる。そして、センスアンプ３４（後述）が、このメモリセルＭＣにおいて発生する電圧を検出することにより、記憶素子ＶＲの抵抗状態ＲＳを判別するようになっている。
【００４２】
図８は、メモリユニットアレイ２０における列選択線ＣＬの一例を表すものである。列選択線ＣＬのそれぞれは、Ｙ方向に互いに隣り合う２つのメモリユニット３０にわたって形成されている。列選択線ＣＬのそれぞれは、メモリユニット３０のＹ方向に対向する２つの辺（図８における上辺および下辺）の近くにそれぞれ設けられた接続部１０１Ａ，１０１Ｂの一方を介して、半導体基板に形成された列選択線駆動部（ＣＬＤ）４０（後述）に接続される。メモリユニット３０において、Ｘ方向に隣り合う列選択線ＣＬは、接続部１０１Ａ，１０１Ｂのうちの互いに異なる接続部を介して列選択線駆動部（ＣＬＤ）４０（後述）に接続される。この例では、Ｙ方向においてメモリユニット３０が互い違いに配置されているため、メモリユニット３０の中央付近には、列選択線ＣＬは形成されない。すなわち、あるメモリユニット３０のＸ方向における中央は、Ｙ方向において隣り合うメモリユニット３０の境界に対応するため、メモリユニット３０の中央付近には、列選択線ＣＬは形成されないようになっている。
【００４３】
１つのメモリユニット３０には、例えば１０４０本の列選択線ＣＬが配置される。この１０４０本の列選択線ＣＬは、通常動作において使用する１０２４本の列選択線ＣＬと、予備（スペア）の１６本の列選択線ＣＬを含んでいる。この場合には、接続部１０１Ａに接続された列選択線ＣＬの本数は、２６０本（＝２５６＋４）であり、同様に、接続部１０１Ｂに接続された列選択線ＣＬの本数は、２６０本（＝２５６＋４）である。
【００４４】
図９は、メモリユニットアレイ２０における行選択線ＲＬ１の一例を表すものである。なお、行選択線ＲＬ２についても同様である。行選択線ＲＬ１のそれぞれは、各メモリユニット３０内に形成されている。行選択線ＲＬのそれぞれは、メモリユニット３０のＸ方向に対向する２つの辺（図９における左辺および右辺）の近くにそれぞれ設けられた接続部１０２Ａ，１０２Ｂの一方を介して、半導体基板に形成された行選択線駆動部（ＲＬＤ）５０（後述）に接続される。メモリユニット３０において、Ｙ方向に隣り合う行選択線ＲＬ１は、接続部１０２Ａ，１０２Ｂのうちの互いに異なる接続部を介して行選択線駆動部（ＲＬＤ）５０（後述）に接続される。
【００４５】
１つのメモリユニット３０には、例えば、１０４０本の行選択線ＲＬ１および１０４０本の行選択線ＲＬ２が配置される。１０４０本の行選択線ＲＬ１は、通常動作において使用する１０２４本の行選択線ＲＬ１と、予備（スペア）の１６本の行選択線ＲＬ１を含んでいる。同様に、１０４０本の行選択線ＲＬ２は、通常動作において使用する１０２４本の行選択線ＲＬ２と、予備（スペア）の１６本の行選択線ＲＬ２を含んでいる。この場合には、接続部１０２Ａに接続された行選択線ＲＬ（行選択線ＲＬ１，ＲＬ２）の本数は、１０４０本（＝１０２４＋１６）であり、同様に、接続部１０２Ａに接続された行選択線ＲＬの本数は、１０４０本（＝１０２４＋１６）である。
【００４６】
図１０は、メモリユニットアレイ２０の断面構成を模式的に表すものである。メモリユニットアレイ２０は、３つの選択配線層ＬＲＬ１，ＬＣＬ，ＬＲＬ２と、４つの配線層ＬＭ１〜ＬＭ４とを有している。選択配線層ＬＲＬ１は、行選択線ＲＬ１が形成される配線層であり、選択配線層ＬＣＬは、列選択線ＣＬが形成される配線層であり、選択配線層ＬＲＬ２は、行選択線ＲＬ２が形成される配線層である。４つの配線層ＬＭ１〜ＬＭ４は、メタル配線層であり、配線層ＬＭ１は、主に、回路内におけるローカル配線に用いられ、配線層ＬＭ２，ＬＭ３は、主に、回路間の配線に用いられる。また、配線層ＬＭ４は、例えば、列選択線ＣＬおよび行選択線ＲＬ２を半導体基板に形成された回路に接続する場合や、半導体メモリダイの外部と接続する場合に用いられる。これらの層は、半導体基板の上に、配線層ＬＭ１、配線層ＬＭ２、配線層ＬＭ３、選択配線層ＬＲＬ１、選択配線層ＬＣＬ、選択配線層ＬＲＬ２、配線層ＬＭ４の順に、それぞれ絶縁層を挟んで形成される。
【００４７】
列選択線ＣＬと半導体基板とを接続する接続部１０１Ａ，１０１Ｂは、半導体基板に形成されたトランジスタＴＲと配線層ＬＭ１におけるメタル配線とを接続するコンタクトＣＴと、配線層ＬＭ１におけるメタル配線と配線層ＬＭ４におけるメタル配線とを接続する複数のビアＶＡと、配線層ＬＭ４におけるメタル配線と列選択線ＣＬとを接続するビアＶＡを含んで構成される。
【００４８】
行選択線ＲＬ１と半導体基板とを接続する接続部１０２Ａ，１０２Ｂは、半導体基板に形成されたトランジスタＴＲと配線層ＬＭ１におけるメタル配線とを接続するコンタクトＣＴと、配線層ＬＭ１におけるメタル配線と行選択線ＲＬ１とを接続する複数のビアＶＡを含んで構成される。
【００４９】
なお、図示していないが、行選択線ＲＬ２と半導体基板とを接続する接続部１０２Ａ，１０２Ｂは、接続部１０１Ａ，１０１Ｂと同様に、半導体基板に形成されたトランジスタＴＲと配線層ＬＭ１におけるメタル配線とを接続するコンタクトＣＴと、配線層ＬＭ１におけるメタル配線と配線層ＬＭ４におけるメタル配線とを接続する複数のビアＶＡと、配線層ＬＭ４におけるメタル配線と行選択線ＲＬ２とを接続するビアＶＡを含んで構成される。
【００５０】
次に、メモリユニット３０内の、半導体基板に形成される回路について詳細に説明する。
【００５１】
図１１は、メモリユニット３０の一構成例を表すものである。メモリユニット３０は、読み書き回路３１と、列選択線駆動部（ＣＬＤ；ＣＬ  Ｄｒｉｖｅｒ）４０と、行選択線駆動部（ＲＬＤ；ＲＬ  Ｄｒｉｖｅｒ）５０とを有している。
【００５２】
読み書き回路３１は、メモリユニット３０におけるデータの書込動作および読出動作を制御するものである。読み書き回路３１は、電圧選択部３２と、電流制限部３３と、センスアンプ３４と、プログラムラッチ３５とを有している。電圧選択部３２は、モード信号ＭＤ、データ信号ＤＴ、およびプログラムラッチ３５に記憶された情報に基づいて、電圧生成部１１から供給された複数の選択電圧Ｖselのうちの他の１つを選択し、選択された選択電圧Ｖselを、選択電圧ＶＣＬとして、列選択線駆動部（ＣＬＤ）４０により選択された列選択線ＣＬに供給するとともに、電圧生成部１１から供給された複数の選択電圧Ｖselのうちの他の１つを選択し、選択された選択電圧Ｖselを、選択電圧ＶＲＬとして、行選択線駆動部（ＲＬＤ）５０により選択された行選択線ＲＬに供給するものである。電流制限部３３は、モード信号ＭＤに基づいて、選択された列選択線ＣＬおよび選択された行選択線ＲＬに接続された、選択されたメモリセルＭＣに流れる電流の電流値を制限するものである。センスアンプ３４は、選択された列選択線ＣＬまたは選択された行選択線ＲＬの電圧に基づいて、選択されたメモリセルＭＣの抵抗状態ＲＳを判定するものである。プログラムラッチ３５は、各種設定情報を記憶するものである。
【００５３】
列選択線駆動部（ＣＬＤ）４０は、書込動作および読出動作において、選択制御信号ＳＥＬＣＬに基づいて、複数の列選択線ＣＬのうちの１つに対して、読み書き回路３１から供給された選択電圧ＶＣＬを供給するとともに、残りの列選択線ＣＬに対して、非選択電圧Ｖinhを供給するものである。選択制御信号ＳＥＬＣＬは、論理信号であり、制御信号ＳＥＬＣＡ３［４：０］，ＳＥＬＣＡ３Ｂ［４：０］と、制御信号ＳＥＬＣＢ３［４：０］，ＳＥＬＣＢ３Ｂ［４：０］と、制御信号ＳＥＬＣ２［７：０］，ＳＥＬＣ２Ｂ［７：０］と、制御信号ＳＥＬＣ１［７：０］，ＳＥＬＣ１Ｂ［７：０］とを含んでいる。制御信号ＳＥＬＣＡ３Ｂ［４：０］は、制御信号ＳＥＬＣＡ３［４：０］の反転信号であり、制御信号ＳＥＬＣＢ３Ｂ［４：０］は、制御信号ＳＥＬＣＢ３［４：０］の反転信号であり、制御信号ＳＥＬＣ２Ｂ［７：０］は、制御信号ＳＥＬＣ２［７：０］の反転信号であり、制御信号ＳＥＬＣ１Ｂ［７：０］は、制御信号ＳＥＬＣ１［７：０］の反転信号である。
【００５４】
列選択線駆動部（ＣＬＤ）４０は、列選択線駆動部（ＣＬＤ）４０Ａ，４０Ｂを有している。列選択線駆動部（ＣＬＤ）４０Ａは、制御信号ＳＥＬＣＡ３［４：０］，ＳＥＬＣＡ３Ｂ［４：０］と、制御信号ＳＥＬＣ２［７：０］，ＳＥＬＣ２Ｂ［７：０］と、制御信号ＳＥＬＣ１［７：０］，ＳＥＬＣ１Ｂ［７：０］とに基づいて、接続部１０１Ａに接続された２６０本（＝２５６＋４）の列選択線ＣＬに対して電圧を供給するものである。列選択線駆動部（ＣＬＤ）４０Ｂは、制御信号ＳＥＬＣＢ３［４：０］，ＳＥＬＣＢ３Ｂ［４：０］と、制御信号ＳＥＬＣ２［７：０］，ＳＥＬＣ２Ｂ［７：０］と、制御信号ＳＥＬＣ１［７：０］，ＳＥＬＣ１Ｂ［７：０］とに基づいて、接続部１０１Ｂに接続された２６０本（＝２５６＋４）の列選択線ＣＬに対して電圧を供給するものである。
【００５５】
行選択線駆動部（ＲＬＤ）５０は、書込動作および読出動作において、選択制御信号ＳＥＬＲＬに基づいて、複数の行選択線ＲＬのうちの１つに対して、読み書き回路３１から供給された選択電圧ＶＲＬを供給するとともに、残りの行選択線ＲＬに対して、非選択電圧Ｖinhを供給するものである。選択制御信号ＳＥＬＲＬは、論理信号であり、制御信号ＳＥＬＲＡ３［８：０］，ＳＥＬＲＡ３Ｂ［８：０］と、制御信号ＳＥＬＲＢ３［８：０］，ＳＥＬＲＢ３Ｂ［８：０］と、制御信号ＳＥＬＲ２［７：０］，ＳＥＬＲ２Ｂ［７：０］と、制御信号ＳＥＬＲ１［１５：０］，ＳＥＬＲ１Ｂ［１５：０］とを含んでいる。制御信号ＳＥＬＲＡ３Ｂ［８：０］は、制御信号ＳＥＬＲＡ３［８：０］の反転信号であり、制御信号ＳＥＬＲＢ３Ｂ［８：０］は、制御信号ＳＥＬＲＢ３［８：０］の反転信号であり、制御信号ＳＥＬＲ２Ｂ［７：０］は、制御信号ＳＥＬＲ２［７：０］の反転信号であり、制御信号ＳＥＬＲ１Ｂ［１５：０］は、制御信号ＳＥＬＲ１［１５：０］の反転信号である。
【００５６】
行選択線駆動部（ＲＬＤ）５０は、行選択線駆動部（ＲＬＤ）５０Ａ，５０Ｂを有している。行選択線駆動部（ＲＬＤ）５０Ａは、制御信号ＳＥＬＲＡ３［８：０］，ＳＥＬＲＡ３Ｂ［８：０］と、制御信号ＳＥＬＲ２［７：０］，ＳＥＬＲ２Ｂ［７：０］と、制御信号ＳＥＬＲ１［１５：０］，ＳＥＬＲ１Ｂ［１５：０］とに基づいて、接続部１０２Ａに接続された１０４０本（＝１０２４＋１６）の行選択線ＲＬ（行選択線ＲＬ１，ＲＬ２）に対して電圧を供給するものである。行選択線駆動部（ＲＬＤ）５０Ｂは、制御信号ＳＥＬＲＢ３［８：０］，ＳＥＬＲＢ３Ｂ［８：０］と、制御信号ＳＥＬＲ２［７：０］，ＳＥＬＲ２Ｂ［７：０］と、制御信号ＳＥＬＲ１［１５：０］，ＳＥＬＲ１Ｂ［１５：０］とに基づいて、接続部１０２Ｂに接続された１０４０本（＝１０２４＋１６）の行選択線ＲＬ（行選択線ＲＬ１，ＲＬ２）に対して電圧を供給するものである。
【００５７】
図１２は、メモリユニット３０における、列選択線駆動部（ＣＬＤ）４０Ａ，４０Ｂ、および行選択線駆動部（ＲＬＤ）５０Ａ，５０Ｂのレイアウト配置の一例を表すものである。図１３は、列選択線ＣＬと列選択線駆動部（ＣＬＤ）４０Ａ，４０Ｂとの接続、および行選択線ＲＬと行選択線駆動部（ＲＬＤ）５０Ａ，５０Ｂとの接続を表すものである。なお、図１３では、接続部１０２Ａを介して行選択線駆動部（ＲＬＤ）５０Ａに接続された行選択線ＲＬ２の図示を省くとともに、接続部１０２Ｂを介して行選択線駆動部（ＲＬＤ）５０Ｂに接続された行選択線ＲＬ１の図示を省いている。
【００５８】
この例では、図１２に示したように、列選択線駆動部（ＣＬＤ）４０Ａは、接続部１０１Ａに近い領域に配置され、列選択線駆動部（ＣＬＤ）４０Ｂは、接続部１０１Ｂに近い領域に配置される。これにより、図１３に示したように、接続部１０１Ａに接続された列選択線ＣＬは、この接続部１０１Ａを介して列選択線駆動部（ＣＬＤ）４０Ａに接続され、接続部１０１Ｂに接続された列選択線ＣＬは、この接続部１０１Ｂを介して列選択線駆動部（ＣＬＤ）４０Ｂに接続される。
【００５９】
また、図１２に示したように、行選択線駆動部（ＲＬＤ）５０Ａは、接続部１０２Ａに近い領域に配置され、行選択線駆動部（ＲＬＤ）５０Ｂは、接続部１０２Ｂに近い領域に配置される。これにより、図１３に示したように、接続部１０２Ａに接続された行選択線ＲＬ１，ＲＬ２は、この接続部１０２Ａを介して行選択線駆動部（ＲＬＤ）５０Ａに接続され、接続部１０２Ｂに接続された行選択線ＲＬ１，ＲＬ２は、この接続部１０２Ｂを介して行選択線駆動部（ＲＬＤ）５０Ｂに接続される。
【００６０】
なお、図示していないが、メモリユニット３０において、列選択線駆動部（ＣＬＤ）４０Ａ，４０Ｂおよび行選択線駆動部（ＲＬＤ）５０Ａ，５０Ｂに囲まれた領域には、読み書き回路３１が配置される。
【００６１】
図１４は、列選択線駆動部（ＣＬＤ）４０Ａの一構成例を表すものである。列選択線駆動部（ＣＬＤ）４０Ａは、１つの５ビットデコーダ４１と、４つの８ビットデコーダ４２（８ビットデコーダ４２（１）〜４２（４））と、３２個の８ビットデコーダ４３（８ビットデコーダ４３（１）〜４３（３２））と、１つの４ビットデコーダ４４とを有している。
【００６２】
５ビットデコーダ４１は、５つの出力端子を有しており、その５つの出力端子のうちの、制御信号ＳＥＬＣＡ３［４：０］，ＳＥＬＣＡ３Ｂ［４：０］に応じた出力端子から、５ビットデコーダ４１に入力された電圧（選択電圧ＶＣＬ）を出力するとともに、それ以外の４つの出力端子から、非選択電圧Ｖinhを出力するものである。
【００６３】
図１５は、５ビットデコーダ４１の一構成例を表すものである。５ビットデコーダ４１は、１つの入力端子ＩＮと、５つの出力端子ＯＵＴ０〜ＯＵＴ４と、１０個のトランジスタＴＲ１〜ＴＲ１０とを有している。トランジスタＴＲ１〜ＴＲ１０は、Ｎ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタである。トランジスタＴＲ１のゲートには制御信号ＳＥＬＣＡ３［０］が供給され、ソースは入力端子ＩＮに接続され、ドレインは出力端子ＯＵＴ０に接続されている。トランジスタＴＲ２のゲートには制御信号ＳＥＬＣＡ３Ｂ［０］が供給され、ソースには非選択電圧Ｖinhが供給され、ドレインは出力端子ＯＵＴ０に接続されている。トランジスタＴＲ３のゲートには制御信号ＳＥＬＣＡ３Ｂ［１］が供給され、ソースには非選択電圧Ｖinhが供給され、ドレインは出力端子ＯＵＴ１に接続されている。トランジスタＴＲ４のゲートには制御信号ＳＥＬＣＡ３［１］が供給され、ソースは入力端子ＩＮに接続され、ドレインは出力端子ＯＵＴ１に接続されている。トランジスタＴＲ５のゲートには制御信号ＳＥＬＣＡ３［２］が供給され、ソースは入力端子ＩＮに接続され、ドレインは出力端子ＯＵＴ２に接続されている。トランジスタＴＲ６のゲートには制御信号ＳＥＬＣＡ３Ｂ［２］が供給され、ソースには非選択電圧Ｖinhが供給され、ドレインは出力端子ＯＵＴ２に接続されている。トランジスタＴＲ７のゲートには制御信号ＳＥＬＣＡ３Ｂ［３］が供給され、ソースには非選択電圧Ｖinhが供給され、ドレインは出力端子ＯＵＴ３に接続されている。トランジスタＴＲ８のゲートには制御信号ＳＥＬＣＡ３［３］が供給され、ソースは入力端子ＩＮに接続され、ドレインは出力端子ＯＵＴ３に接続されている。トランジスタＴＲ９のゲートには制御信号ＳＥＬＣＡ３［４］が供給され、ソースは入力端子ＩＮに接続され、ドレインは出力端子ＯＵＴ４に接続されている。トランジスタＴＲ１０のゲートには制御信号ＳＥＬＣＡ３Ｂ［４］が供給され、ソースには非選択電圧Ｖinhが供給され、ドレインは出力端子ＯＵＴ４に接続されている。
【００６４】
この構成により、例えば、制御信号ＳＥＬＣＡ３［０］が“１”であり、制御信号ＳＥＬＣＡ３［１］，ＳＥＬＣＡ３［２］，ＳＥＬＣＡ３［３］，ＳＥＬＣＡ３［４］がともに“０”である場合には、トランジスタＴＲ１，ＴＲ３，ＴＲ６，ＴＲ７，ＴＲ１０がオン状態になるとともに、トランジスタＴＲ２，ＴＲ４，ＴＲ５，ＴＲ８，ＴＲ９がオフ状態になる。これにより、５ビットデコーダ４１は、入力端子ＩＮに供給された選択電圧ＶＣＬを出力端子ＯＵＴ０から出力するとともに、非選択電圧Ｖinhを出力端子ＯＵＴ１〜ＯＵＴ４から出力する。また、例えば、制御信号ＳＥＬＣＡ３［１］が“１”であり、制御信号ＳＥＬＣＡ３［０］，ＳＥＬＣＡ３［２］，ＳＥＬＣＡ３［３］，ＳＥＬＣＡ３［４］がともに“０”である場合には、トランジスタＴＲ２，ＴＲ４，ＴＲ６，ＴＲ７，ＴＲ１０がオン状態になるとともに、トランジスタＴＲ１，ＴＲ３，ＴＲ５，ＴＲ８，ＴＲ９がオフ状態になる。これにより、５ビットデコーダ４１は、入力端子ＩＮに供給された選択電圧ＶＣＬを出力端子ＯＵＴ１から出力するとともに、非選択電圧Ｖinhを出力端子ＯＵＴ０，ＯＵＴ２〜ＯＵＴ４から出力する。その他についても同様である。
【００６５】
なお、この例では、Ｎ型のＭＯＳトランジスタを用いて５ビットデコーダ４１を構成したが、これに限定されるものではなく、Ｐ型のＭＯＳトランジスタを用いてもよいし、Ｎ型のＭＯＳトランジスタとＰ型のＭＯＳトランジスタの両方を用いてもよい。
【００６６】
この５ビットデコーダ４１の５つの出力端子は、図１４に示したように、４つの８ビットデコーダ４２の入力端子、および４ビットデコーダ４４の入力端子にそれぞれ接続されている。
【００６７】
８ビットデコーダ４２は、８つの出力端子を有しており、その８つの出力端子のうちの、制御信号ＳＥＬＣ２［７：０］，ＳＥＬＣ２Ｂ［７：０］に応じた出力端子から、８ビットデコーダ４２に入力された電圧を出力するとともに、それ以外の７つの出力端子から、非選択電圧Ｖinhを出力するものである。８ビットデコーダ４２の８つの出力端子は、８つの８ビットデコーダ４３の入力端子にそれぞれ接続されている。具体的には、例えば、８ビットデコーダ４２（１）の８つの出力端子は、８つの８ビットデコーダ４３（１）〜４３（８）の入力端子にそれぞれ接続され、８ビットデコーダ４２（２）の８つの出力端子は、８つの８ビットデコーダ４３（９）〜４３（１６）の入力端子にそれぞれ接続され、８ビットデコーダ４２（３）の８つの出力端子は、８つの８ビットデコーダ４３（１７）〜４３（２４）の入力端子にそれぞれ接続され、８ビットデコーダ４２（４）の８つの出力端子は、８つの８ビットデコーダ４３（２５）〜４３（３２）の入力端子にそれぞれ接続されている。
【００６８】
８ビットデコーダ４３は、８つの出力端子を有しており、その８つの出力端子のうちの、制御信号ＳＥＬＣ１［７：０］，ＳＥＬＣ１Ｂ［７：０］に応じた出力端子から、８ビットデコーダ４３に入力された電圧を出力するとともに、それ以外の７つの出力端子から、非選択電圧Ｖinhを出力するものである。３２個の８ビットデコーダ４３の２５６個（＝８×３２）の出力端子は、接続部１０１Ａを介して、２５６本の列選択線ＣＬに接続されている。
【００６９】
４ビットデコーダ４４は、４つの出力端子を有しており、その４つの出力端子のうちの、制御信号ＳＥＬＣ１［３：０］，ＳＥＬＣ１Ｂ［３：０］に応じた出力端子から、４ビットデコーダ４４に入力された電圧を出力するとともに、それ以外の３つの出力端子から、非選択電圧Ｖinhを出力するものである。すなわち、４ビットデコーダ４４は、８ビットデコーダ４３に供給される制御信号ＳＥＬＣ１［７：０］，ＳＥＬＣ１Ｂ［７：０］のうちの制御信号ＳＥＬＣ１［３：０］，ＳＥＬＣ１Ｂ［３：０］を用いて動作を行うようになっている。この４ビットデコーダ４４の４つの出力端子は、接続部１０１Ａを介して、予備の４本の列選択線ＣＬに接続されている。
【００７０】
以上では、列選択線駆動部（ＣＬＤ）４０Ａを例に挙げて説明したが、列選択線駆動部（ＣＬＤ）４０Ｂについても同様である。列選択線駆動部（ＣＬＤ）４０Ｂは、列選択線駆動部（ＣＬＤ）４０Ａと同様に、１つの５ビットデコーダ４１と、４つの８ビットデコーダ４２（８ビットデコーダ４２（１）〜４２（４））と、３２個の８ビットデコーダ４３（８ビットデコーダ４３（１）〜４３（３２））と、１つの４ビットデコーダ４４とを有している。列選択線駆動部（ＣＬＤ）４０Ｂでは、５ビットデコーダ４１には、制御信号ＳＥＬＣＢ３［４：０］，ＳＥＬＣＢ３Ｂ［４：０］が供給される。そして、５ビットデコーダ４１は、５つの出力端子のうちの、制御信号ＳＥＬＣＢ３［４：０］，ＳＥＬＣＢ３Ｂ［４：０］に応じた出力端子から、５ビットデコーダ４１に入力された電圧（選択電圧ＶＣＬ）を出力するとともに、それ以外の４つの出力端子から、非選択電圧Ｖinhを出力するようになっている。
【００７１】
この構成により、列選択線駆動部（ＣＬＤ）４０は、書込動作および読出動作において、選択制御信号ＳＥＬＣＬに基づいて、複数の列選択線ＣＬのうちの選択された列選択線ＣＬに対して、読み書き回路３１から供給された選択電圧ＶＣＬを供給するとともに、選択された列選択線ＣＬ以外の列選択線ＣＬに対して、非選択電圧Ｖinhを供給することができるようになっている。
【００７２】
なお、これに限定されるものではなく、選択された列選択線ＣＬ以外の列選択線ＣＬをフローティングにしてもよい。具体的には、制御信号ＳＥＬＣＡ３Ｂ［４：０］，ＳＥＬＣＢ３Ｂ［４：０］，ＳＥＬＣ２Ｂ［７：０］，ＳＥＬＣ１Ｂ［７：０］を“０”に固定することにより、選択された列選択線ＣＬ以外の列選択線ＣＬをフローティングにすることができる。
【００７３】
図１６は、行選択線駆動部（ＲＬＤ）５０Ａの一構成例を表すものである。行選択線駆動部（ＲＬＤ）５０Ａは、１つの９ビットデコーダ５１と、８つの８ビットデコーダ５２（８ビットデコーダ５２（１）〜５２（８））と、６４個の１６ビットデコーダ５３（１６ビットデコーダ５３（１）〜５３（６４））と、１つの１６ビットデコーダ５４とを有している。
【００７４】
９ビットデコーダ５１は、９つの出力端子を有しており、その９つの出力端子のうちの、制御信号ＳＥＬＲＡ３［８：０］，ＳＥＬＲＡ３Ｂ［８：０］に応じた出力端子から、９ビットデコーダ５１に入力された電圧（選択電圧ＶＲＬ）を出力するとともに、それ以外の８つの出力端子から、非選択電圧Ｖinhを出力するものである。この９ビットデコーダ５１の９つの出力端子は、８つの８ビットデコーダ５２の入力端子、および１６ビットデコーダ５４の入力端子にそれぞれ接続されている。
【００７５】
８ビットデコーダ５２は、８つの出力端子を有しており、その８つの出力端子のうちの、制御信号ＳＥＬＲ２［７：０］，ＳＥＬＲ２Ｂ［７：０］に応じた出力端子から、８ビットデコーダ５２に入力された電圧を出力するとともに、それ以外の７つの出力端子から、非選択電圧Ｖinhを出力するものである。８ビットデコーダ５２の８つの出力端子は、８つの１６ビットデコーダ５３の入力端子にそれぞれ接続されている。具体的には、例えば、８ビットデコーダ４２（１）の８つの出力端子は、８つの１６ビットデコーダ５３（１）〜５３（８）の入力端子にそれぞれ接続され、８ビットデコーダ５２（２）の８つの出力端子は、８つの１６ビットデコーダ５３（９）〜５３（１６）の入力端子にそれぞれ接続されている。８ビットデコーダ５２（３）〜５２（７）についても同様である。そして、８ビットデコーダ５２（８）の８つの出力端子は、８つの１６ビットデコーダ５３（５７）〜４３（６４）の入力端子にそれぞれ接続されている。
【００７６】
１６ビットデコーダ５３は、１６個の出力端子を有しており、その１６個の出力端子のうちの、制御信号ＳＥＬＲ１［１５：０］，ＳＥＬＲ１Ｂ［１５：０］に応じた出力端子から、１６ビットデコーダ５３に入力された電圧を出力するとともに、それ以外の１５個の出力端子から、非選択電圧Ｖinhを出力するものである。６４個の１６ビットデコーダ５３の１０２４個（＝１６×６４）の出力端子は、接続部１０２Ａを介して、１０２４本の行選択線ＲＬに接続されている。
【００７７】
１６ビットデコーダ５４は、１６個の出力端子を有しており、その１６個の出力端子のうちの、制御信号ＳＥＬＲ１［１５：０］，ＳＥＬＲ１Ｂ［１５：０］に応じた出力端子から、１６ビットデコーダ５４に入力された電圧を出力するとともに、それ以外の１５個の出力端子から、非選択電圧Ｖinhを出力するものである。この１６ビットデコーダ５４の１６個の出力端子は、接続部１０２Ａを介して、予備の１６本の列選択線ＣＬに接続されている。
【００７８】
以上では、行選択線駆動部（ＲＬＤ）５０Ａを例に挙げて説明したが、行選択線駆動部（ＲＬＤ）５０Ｂについても同様である。行選択線駆動部（ＲＬＤ）５０Ｂは、行選択線駆動部５０Ａ（ＲＬＤ）と同様に、１つの９ビットデコーダ５１と、８つの８ビットデコーダ５２（８ビットデコーダ５２（１）〜５２（８））と、６４個の１６ビットデコーダ５３（１６ビットデコーダ５３（１）〜５３（６４））と、１つの１６ビットデコーダ５４とを有している。行選択線駆動部（ＲＬＤ）５０Ｂでは、９ビットデコーダ５１には、制御信号ＳＥＬＲＢ３［８：０］，ＳＥＬＲＢ３Ｂ［８：０］が供給される。そして、９ビットデコーダ５１は、５つの出力端子のうちの、制御信号ＳＥＬＲＢ３［８：０］，ＳＥＬＲＢ３Ｂ［８：０］に応じた出力端子から、９ビットデコーダ５１に入力された電圧（選択電圧ＶＣＬ）を出力するとともに、それ以外の８つの出力端子から、非選択電圧Ｖinhを出力するようになっている。
【００７９】
この構成により、行選択線駆動部（ＲＬＤ）５０は、書込動作および読出動作において、選択制御信号ＳＥＬＲＬに基づいて、複数の行選択線ＲＬのうちの選択された行選択線ＲＬに対して、読み書き回路３１から供給された選択電圧ＶＲＬを供給するとともに、選択された行選択線ＲＬ以外の行選択線ＲＬに対して、非選択電圧Ｖinhを供給することができるようになっている。
【００８０】
なお、これに限定されるものではなく、選択された行選択線ＲＬ以外の行選択線ＲＬをフローティングにしてもよい。具体的には、制御信号ＳＥＬＲＡ３Ｂ［８：０］，ＳＥＬＲＢ３Ｂ［８：０］，ＳＥＬＲ２Ｂ［７：０］，ＳＥＬＲ１Ｂ［１５：０］を“０”に固定することにより、選択された行選択線ＲＬ以外の行選択線ＲＬをフローティングにすることができる。
【００８１】
この構成により、各メモリユニット３０では、選択制御信号ＳＥＬＣＬに基づいて、列選択線駆動部（ＣＬＤ）４０により、１本の列選択線ＣＬが選択されるとともに、選択制御信号ＳＥＬＲＬに基づいて、行選択線駆動部（ＲＬＤ）５０により、１本の行選択線ＲＬが選択される。選択された列選択線ＣＬには選択電圧ＶＣＬが印加され、選択されていない列選択線ＣＬには非選択電圧Ｖinhが印加される。同様に、選択された行選択線ＲＬには選択電圧ＶＲＬが印加され、選択されていない行選択線ＲＬには非選択電圧Ｖinhが印加される。これにより、選択された行選択線ＲＬおよび選択された列選択線ＣＬに接続されたメモリセルＭＣでは、両端に選択電圧ＶＣＬ，ＶＲＬがされ、この選択電圧ＶＣＬ，ＶＲＬに応じて、書込動作（セットまたはリセット）、または読出動作が行われる。
【００８２】
図２に示したように、複数の列選択線プリデコーダ２１は、供給された列アドレスＡＤＲＣＬに基づいて、それぞれ選択制御信号ＳＥＬＣＬを生成する。同様に、複数の行選択線プリデコーダ２４は、供給された行アドレスＡＤＲＲＬに基づいて、それぞれ選択制御信号ＳＥＬＲＬを生成する。これにより、複数（この例では２５６個）のメモリユニット３０のそれぞれでは、列選択線ＣＬおよび行選択線ＲＬが選択される。
【００８３】
その際、複数の列選択線プリデコーダ２１は、アドレスレジスタ２２が列アドレス代替情報ＩＮＦＣＬを記憶していない場合には、互いに同じ選択制御信号ＳＥＬＣＬを生成し、複数の行選択線プリデコーダ２４は、アドレスレジスタ２５が行アドレス代替情報ＩＮＦＲＬを記憶していない場合には、互いに同じ選択制御信号ＳＥＬＲＬを生成する。よって、この場合には、複数（この例では２５６個）のメモリユニット３０のそれぞれでは、互いに同じ位置の列選択線ＣＬが選択されるとともに、互いに同じ位置の行選択線ＲＬが選択される。
【００８４】
また、例えば、ある列選択線プリデコーダ２１のアドレスレジスタ２２が列アドレス代替情報ＩＮＦＣＬを記憶しており、供給された列アドレスＡＤＲＣＬに係る列選択線ＣＬを、予備の列選択線ＣＬに代替する場合には、その列選択線プリデコーダ２１に接続されたすべて（この例では８個）のメモリユニット３０において、予備の列選択線ＣＬへの代替が行われる。
【００８５】
同様に、例えば、ある行選択線プリデコーダ２４のアドレスレジスタ２５が行アドレス代替情報ＩＮＦＲＬを記憶しており、供給された行アドレスＡＤＲＲＬに係る行選択線ＲＬを、予備の行選択線ＲＬに代替する場合には、その行選択線プリデコーダ２４に接続されたすべて（この例では１６個）のメモリユニット３０において、予備の行選択線ＲＬへの代替が行われる。
【００８６】
次に、メモリユニットアレイ２０（図２）における、複数の列選択線プリデコーダ２１と複数のメモリユニット３０とを接続する列選択制御線２３、および複数の行選択線プリデコーダ２４と複数のメモリユニット３０とを接続する行選択制御線２６について説明する。
【００８７】
図１７は、列選択制御線２３および行選択制御線２６のレイアウト例を表すものである。列選択制御線２３は、図１１に示したように、選択制御信号ＳＥＬＣＬを構成する５２本の制御信号（制御信号ＳＥＬＣＡ３［４：０］，ＳＥＬＣＡ３Ｂ［４：０］，ＳＥＬＣＢ３［４：０］，ＳＥＬＣＢ３Ｂ［４：０］，ＳＥＬＣ２［７：０］，ＳＥＬＣ２Ｂ［７：０］，ＳＥＬＣ１［７：０］，ＳＥＬＣ１Ｂ［７：０］）を伝えるものである。すなわち、列選択制御線２３は、５２本の配線を含む、いわゆるバス配線である。同様に、行選択制御線２６は、図１１に示したように、選択制御信号ＳＥＬＲＬを構成する８４本の制御信号（制御信号ＳＥＬＲＡ３［８：０］，ＳＥＬＲＡ３Ｂ［８：０］，ＳＥＬＲＢ３［８：０］，ＳＥＬＲＢ３Ｂ［８：０］，ＳＥＬＲ２［７：０］，ＳＥＬＲ２Ｂ［７：０］，ＳＥＬＲ１［１５：０］，ＳＥＬＲ１Ｂ［１５：０］）を伝えるものである。すなわち、行選択制御線２６は、８４本の配線を含む、いわゆるバス配線である。
【００８８】
列選択制御線２３は、例えば、配線層ＬＭ２，ＬＭ３を用いて形成される。なお、図１０の例では、列選択制御線２３を、配線層ＬＭ３を用いて形成している。列選択制御線２３は、図１７に示したように、その列選択制御線２３が接続されるメモリユニット３０の中央付近を通過するように配置される。このメモリユニット３０では、列選択制御線２３が形成された領域は、列選択線駆動部（ＣＬＤ）４０Ａ，４０Ｂが形成された領域と、図１７における太線で囲まれた領域Ｗ１，Ｗ２において重なる。メモリユニット３０では、列選択制御線２３が形成された領域と、列選択線駆動部（ＣＬＤ）４０Ａが形成された領域とが重なった領域Ｗ１において、列選択制御線２３が、ビアＶＡなどを介して列選択線駆動部（ＣＬＤ）４０Ａに接続される。同様に、メモリユニット３０では、列選択制御線２３が形成された領域と、列選択線駆動部（ＣＬＤ）４０Ｂが形成された領域とが重なった領域Ｗ２において、列選択制御線２３が、ビアＶＡなどを介して列選択線駆動部（ＣＬＤ）４０Ｂに接続されるようになっている。
【００８９】
行選択制御線２６は、例えば、配線層ＬＭ２，ＬＭ３を用いて形成される。なお、図１０の例では、列選択制御線２３を、配線層ＬＭ３を用いて形成している。行選択制御線２６は、図１７に示したように、その行選択制御線２６が接続されるメモリユニット３０の中央付近を通過するように配置される。よって、このメモリユニット３０では、行選択制御線２６が形成された領域は、行選択線駆動部（ＲＬＤ）５０Ａ，５０Ｂが形成された領域と、図１７における太線で囲まれた領域Ｗ３，Ｗ４において重なる。メモリユニット３０では、行選択制御線２６が形成された領域と、行選択線駆動部（ＲＬＤ）５０Ａが形成された領域とが重なった領域Ｗ３において、行選択制御線２６が、ビアＶＡなどを介して行選択線駆動部（ＲＬＤ）５０Ａに接続される。同様に、メモリユニット３０では、行選択制御線２６が形成された領域と、行選択線駆動部（ＲＬＤ）５０Ｂが形成された領域とが重なった領域Ｗ４において、行選択制御線２６が、ビアＶＡなどを介して行選択線駆動部（ＲＬＤ）５０Ｂに接続されるようになっている。
【００９０】
列選択制御線２３と行選択制御線２６とが交差する領域では、例えば、行選択制御線２６を形成する層を配線層ＬＭ２，ＬＭ３から配線層ＬＭ１に一旦変更することにより、列選択制御線２３および行選択制御線２６を交差させることが望ましい。
【００９１】
行選択制御線２６の経路上には、接続部１０２Ａ，１０２Ｂを構成する複数のビアＶＡ（図１０，１２）が形成されている。この接続部１０２Ａ，１０２Ｂでは、行選択制御線２６の８４本の配線は、接続部１０２Ａ，１０２Ｂを構成する複数のビアＶＡのすきまをぬって通過する。よって、行選択制御線２６では、Ｙ方向における配線の数密度を低くしている。その結果、行選択制御線２６は、図１７に示したように、太く形成される。
【００９２】
一方、列選択制御線２３の経路上には、接続部１０１Ａ，１０１Ｂを構成するビアＶＡは形成されていないので、Ｘ方向における配線の数密度を高くすることができる。その結果、列選択制御線２３は、図１７に示したように、細く形成される。
【００９３】
ここで、列選択線ＣＬは、本開示における「第１の配線」の一具体例に対応する。行選択線ＲＬは、本開示における「第２の配線」の一具体例に対応する。列選択線駆動部（ＣＬＤ）４０は、本開示における「第１の駆動部」の一具体例に対応する。選択制御信号ＳＥＬＣＬは、本開示における「第１の選択制御信号」の一具体例に対応する。行選択線駆動部（ＲＬＤ）５０は、本開示における「第２の駆動部」の一具体例に対応する。選択制御信号ＳＥＬＲＬは、本開示における「第２の選択制御信号」の一具体例に対応する。列選択線プリデコーダ２１は、本開示における「第１の生成部」の一具体例に対応する。アドレスレジスタ２２は、本開示における「第１のレジスタ」の一具体例に対応する。列選択制御線２３は、本開示における「第１の選択制御線」の一具体例に対応する。行選択線プリデコーダ２４は、本開示における「第２の生成部」の一具体例に対応する。アドレスレジスタ２５は、本開示における「第２のレジスタ」の一具体例に対応する。列選択制御線２６は、本開示における「第２の選択制御線」の一具体例に対応する。
【００９４】
［動作および作用］
続いて、本実施の形態のメモリシステム１の動作および作用について説明する。
【００９５】
（全体動作概要）
まず、図１，２，１１を参照して、メモリシステム１の全体動作概要を説明する。メモリコントローラ９（図１）は、メモリ装置１０Ａ，１０Ｂの動作を制御するとともに、ホストからの要求に応じて、メモリ装置１０Ａ，１０Ｂに対して、データの書込動作またはデータの読出動作を指示する。例えば、メモリ装置１０Ａのマイクロコントローラ１４は、複数のメモリユニットアレイ２０、フューズメモリ１２、および不揮発性メモリ１３の動作を制御する。マイクロコントローラ１４は、例えば、メモリユニットアレイ２０に、書込モードや読出モードなどの動作モードを指示するためのモード信号ＭＤを供給する。そして、マイクロコントローラ１４は、書込モードでは、メモリユニットアレイ２０に対してアドレス信号ＡＤＲおよびデータ信号ＤＴを供給する。また、マイクロコントローラ１４は、読出モードでは、メモリユニットアレイ２０に対してアドレス信号ＡＤＲを供給するとともに、メモリユニットアレイ２０から供給されたデータ信号ＤＴを受け取る。
【００９６】
メモリユニットアレイ２０（図２）において、列選択線プリデコーダ２１のそれぞれは、マイクロコントローラ１４から供給されたアドレス信号ＡＤＲに含まれる列アドレスＡＤＲＣＬ、およびモード信号ＭＤに含まれるイネーブル信号ＥＮＢに基づいて、選択制御信号ＳＥＬＣＬを生成する。行選択線プリデコーダ２４のそれぞれは、マイクロコントローラ１４から供給されたアドレス信号ＡＤＲに含まれる行アドレスＡＤＲＲＬ、およびモード信号ＭＤに含まれるイネーブル信号ＥＮＢに基づいて、選択制御信号ＳＥＬＲＬを生成する。
【００９７】
メモリユニット３０のそれぞれは、列選択線プリデコーダ２１から列選択制御線２３を介して供給された選択制御信号ＳＥＬＣＬ、行選択線プリデコーダ２４から行選択制御線２６を介して供給された選択制御信号ＳＥＬＲＬ、マイクロコントローラ１４から供給されたデータ信号ＤＴおよびモード信号ＭＤに基づいて、データの書込動作および読出動作を行う。具体的には、読み書き回路３１（図１１）は、例えば、モード信号ＭＤ、データ信号ＤＴ、およびプログラムラッチ３５に記憶された情報に基づいて、選択電圧ＶＣＬ，ＶＲＬを生成する。また、読み書き回路３１は、読出動作において、選択された列選択線ＣＬまたは選択された行選択線ＲＬの電圧に基づいて、選択されたメモリセルＭＣの抵抗状態ＲＳを判定する。列選択線駆動部（ＣＬＤ）４０は、書込動作および読出動作において、選択制御信号ＳＥＬＣＬに基づいて、複数の列選択線ＣＬのうちの１つに対して、読み書き回路３１から供給された選択電圧ＶＣＬを供給するとともに、残りの列選択線ＣＬに対して、非選択電圧Ｖinhを供給する。行選択線駆動部（ＲＬＤ）５０は、書込動作および読出動作において、選択制御信号ＳＥＬＲＬに基づいて、複数の行選択線ＲＬのうちの１つに対して、読み書き回路３１から供給された選択電圧ＶＲＬを供給するとともに、残りの行選択線ＲＬに対して、非選択電圧Ｖinhを供給する。
【００９８】
（詳細動作）
メモリユニット３０では、図５に示したように、複数の行選択線ＲＬ（行選択線ＲＬ１，ＲＬ２）と、複数の列選択線ＣＬと、複数のメモリセルＭＣとが形成されている。このようなメモリユニット３０では、例えば、以下の３つの不良ケースが想定される。第１のケースは、列選択線ＣＬに、断線などの問題が生じた場合である。この場合には、メモリシステム１は、その列選択線ＣＬに接続された複数のメモリセルＭＣに対して書込動作および読出動作を行うことができない。第２のケースは、行選択線ＲＬに、断線などの問題が生じた場合である。この場合には、メモリシステム１は、その行選択線ＲＬに接続された複数のメモリセルＭＣに対して書込動作および読出動作を行うことができない。第３のケースは、あるメモリセルＭＣだけに問題が生じた場合である。この場合には、メモリシステム１は、そのメモリセルＭＣに対して書込動作および読出動作を行うことができない。
【００９９】
メモリシステム１では、予備の列選択線ＣＬおよび行選択線ＲＬを用いて、このような不良の解決を図る。具体的には、第１のケースでは、問題が生じた列選択線ＣＬを、予備の列選択線ＣＬに代替する。第２のケースでは、問題が生じた行選択線ＲＬを、予備の行選択線ＲＬに代替する。第３のケースでは、問題が生じたメモリセルＭＣに接続された列選択線ＣＬおよび行選択線ＲＬのうちの一方を、予備の選択線に代替する。
【０１００】
メモリシステム１では、例えば、初期不良情報ＩＮＦ１がフューズメモリ１２に記憶され、後発不良情報ＩＮＦ２が不揮発性メモリ１３に記憶される。メモリコントローラ９は、例えばメモリシステム１の起動時に、これらの初期不良情報ＩＮＦ１および後発不良情報ＩＮＦ２に基づいて、代替されるべき列アドレスＡＤＲＣＬについての情報を含む列アドレス代替情報ＩＮＦＣＬ、および代替されるべき行アドレスＡＤＲＲＬについての情報を含む行アドレス代替情報ＩＮＦＲＬを生成する。そして、メモリコントローラ９は、生成した列アドレス代替情報ＩＮＦＣＬを、列選択線プリデコーダ２１のアドレスレジスタ２２に供給するとともに、生成した行アドレス代替情報ＩＮＦＲＬを、行選択線プリデコーダ２４のアドレスレジスタ２５に供給する。
【０１０１】
例えば、初期不良情報ＩＮＦ１が、あるメモリユニット３０（メモリユニット３０１）のある列選択線ＣＬに問題が生じていることを示す場合（第１のケース）には、メモリコントローラ９は、その初期不良情報ＩＮＦ１に基づいて列アドレス代替情報ＩＮＦＣＬを生成し、その列アドレス代替情報ＩＮＦＣＬを、そのメモリユニット３０１が接続される列選択線プリデコーダ２１に供給する。同様に、例えば、後発不良情報ＩＮＦ２が、あるメモリユニット３０（メモリユニット３０２）のある行選択線ＲＬに問題が生じていることを示す場合（第２のケース）には、メモリコントローラ９は、その後発不良情報ＩＮＦ２に基づいて行アドレス代替情報ＩＮＦＲＬを生成し、その行アドレス代替情報ＩＮＦＲＬを、そのメモリユニット３０２が接続される行選択線プリデコーダ２４に供給する。
【０１０２】
例えば、後発不良情報ＩＮＦ２が、あるメモリユニット３０（メモリユニット３０３）のあるメモリセルＭＣに問題が生じていることを示す場合（第３のケース）には、メモリコントローラ９は、その後発不良情報ＩＮＦ２に基づいて、列アドレス代替情報ＩＮＦＣＬまたは行アドレス代替情報ＩＮＦＲＬを生成する。すなわち、この第３のケースでは、問題が生じたメモリセルＭＣに接続された列選択線ＣＬを予備の列選択線ＣＬに代替する方法と、問題が生じたメモリセルＭＣに接続された行選択線ＲＬを予備の行選択線ＲＬに代替する方法の２つの方法があり得る。この場合には、例えば、列アドレス代替情報ＩＮＦＣＬを記憶するアドレスレジスタ２２と、行アドレス代替情報ＩＮＦＲＬを記憶するアドレスレジスタ２５の空き状況を考慮して、２つの方法のうちの一方を選択することができる。すなわち、この例では、列アドレス代替情報ＩＮＦＣＬは、図３に示したように、４つの列アドレスＡＤＲＣＬを含むことができ、図４に示したように、行アドレス代替情報ＩＮＦＲＬは１６個の行アドレスＡＤＲＲＬを含むことができるので、例えば、行アドレスＡＤＲＲＬの空きが多い場合には、問題が生じたメモリセルＭＣに接続された行選択線ＲＬを予備の行選択線ＲＬに代替することができる。この場合には、メモリコントローラ９は、行アドレス代替情報ＩＮＦＲＬを生成し、その行アドレス代替情報ＩＮＦＲＬを、そのメモリユニット３０３が接続される行選択線プリデコーダ２４に供給する。
【０１０３】
列選択線プリデコーダ２１のそれぞれは、供給された列アドレスＡＤＲＣＬが、列アドレス代替情報ＩＮＦＣＬに含まれる場合には、供給された列アドレスＡＤＲＣＬに係る列選択線ＣＬを、予備の列選択線ＣＬに代替する。これにより、その列選択線プリデコーダ２１に接続されたすべて（この例では８個）のメモリユニット３０において、予備の列選択線ＣＬへの代替が行われる。
【０１０４】
同様に、行選択線プリデコーダ２４のそれぞれは、供給された行アドレスＡＤＲＲＬが、行アドレス代替情報ＩＮＦＲＬに含まれる場合には、供給された行アドレスＡＤＲＲＬに係る行選択線ＲＬを、予備の行選択線ＲＬに代替する。これにより、その行選択線プリデコーダ２４に接続されたすべて（この例では１６個）のメモリユニット３０において、予備の行選択線ＲＬへの代替が行われる。
【０１０５】
このように、メモリシステム１では、予備の列選択線ＣＬおよび予備の行選択線ＲＬを設けるようにしたので、正常に動作しないメモリセルを回復（リペア）させることができるので、信頼性を高めることができる。
【０１０６】
また、メモリシステム１では、列選択線ＣＬ単位または行選択線ＲＬ単位で代替を行うようにしたので、回路構成をシンプルにすることができる。すなわち、例えば、メモリセルＭＣ単位で代替を行う場合には、例えば、行アドレスおよび列アドレスの両方に基づいて代替を行う必要があるため、回路構成が複雑になるおそれがある。また、例えば、上記第１のケースや第２のケースの場合には、多くのメモリセルＭＣについて代替を行う必要があるため、例えばレジスタの規模が大きくなってしまう。一方、メモリシステム１では、列選択線ＣＬ単位または行選択線ＲＬ単位で代替を行うようにしたので、例えばレジスタの規模を抑えることができ、回路構成をシンプルにすることができる。
【０１０７】
また、メモリシステム１では、図１７に示したように、複数の列選択線プリデコーダ２１をＹ方向の端部（図１７における上側）に配置するとともに、複数の行選択線プリデコーダ２４をＸ方向の端部（図１７における左側）に配置した。すなわち、メモリシステム１では、複数の列選択線プリデコーダ２１と複数の行選択線プリデコーダ２４とを、互いに異なる端部に配置するようにした。これにより、メモリシステム１では、例えば同じ端部に複数の列選択線プリデコーダ２１および複数の行選択線プリデコーダ２４の両方を並べて配置する場合に比べて、列選択制御線２３および行選択制御線２６が分散されるので、これらの配線が混雑するおそれを低減することができ、その結果、レイアウトをしやすくすることができる。
【０１０８】
また、メモリシステム１では、図１７に示したように、列選択制御線２３をＹ方向に延伸するように形成するとともに、行選択制御線２６をＸ方向に延伸するように形成した。このように、メモリシステム１では、列選択制御線２３の延伸方向と行選択制御線２６の延伸方向が互いに交差するようにしたので、列選択制御線２３および行選択制御線２６の間のクロストークを抑えることができる。その結果、メモリシステム１では、動作の安定性を高めることができるため、信頼性を高めることができる。
【０１０９】
また、メモリシステム１では、図１２に示したように、各メモリユニット３０において、２つの列選択線駆動部（ＣＬＤ）４０Ａ，４０Ｂを、Ｙ方向において互いに対向するように配置するとともに、２つの行選択線駆動部（ＲＬＤ）５０Ａ，５０Ｂを、Ｘ方向において互いに対向するように配置した。これにより、メモリシステム１では、図１７に示したように、列選択制御線２３を、２つの列選択線駆動部（ＣＬＤ）４０Ａ，４０Ｂに接続しやすくすることができるとともに、行選択制御線２６を、２つの行選択線駆動部（ＲＬＤ）５０Ａ，５０Ｂに接続しやすくすることができ、その結果、レイアウトをしやすくすることができる。
【０１１０】
また、メモリシステム１では、図１７に示したように、列選択制御線２３のそれぞれを複数（この例では８つ）のメモリユニット３０に接続するとともに、行選択制御線２６のそれぞれを複数の（この例では１６個）のメモリユニット３０に接続するようにした。これにより、メモリシステム１では、列選択制御線２３および行選択制御線２６の配線本数を削減することができるので、配線が混雑するおそれを低減することができ、その結果、レイアウトをしやすくすることができる。
【０１１１】
［効果］
以上のように本実施の形態では、予備の列選択線および予備の行選択線を設けるようにしたので、正常に動作しないメモリセルを回復（リペア）させることができるので、信頼性を高めることができる。
【０１１２】
本実施の形態では、列選択線単位または行選択線単位で代替を行うようにしたので、回路構成をシンプルにすることができる。
【０１１３】
本実施の形態では、複数の列選択線プリデコーダと複数の行選択線プリデコーダとを、互いに異なる端部に配置したので、配線が混雑するおそれを低減することができ、その結果、レイアウトをしやすくすることができる。
【０１１４】
本実施の形態では、列選択制御線の延伸方向と行選択制御線の延伸方向が互いに交差するようにしたので、列選択制御線および行選択制御線の間のクロストークを抑えることができるので、信頼性を高めることができる。
【０１１５】
本実施の形態では、各メモリユニットにおいて、２つの列選択線駆動部を、Ｙ方向において互いに対向するように配置するとともに、２つの行選択線駆動部を、Ｘ方向において互いに対向するように配置したので、列選択制御線を、２つの列選択線駆動部に接続しやすくすることができるとともに、行選択制御線を、２つの行選択線駆動部に接続しやすくすることができ、その結果、レイアウトをしやすくすることができる。
【０１１６】
本実施の形態では、列選択制御線のそれぞれを複数のメモリユニットに接続するとともに、行選択制御線のそれぞれを複数のメモリユニットに接続するようにしたので、配線が混雑するおそれを低減することができ、その結果、レイアウトをしやすくすることができる。
【０１１７】
［変形例１］
上記実施の形態では、複数の列選択線プリデコーダ２１をＹ方向の端部（図１７における上側）に配置するとともに、複数の行選択線プリデコーダ２４をＸ方向の端部（図１７における左側）に配置したが、これに限定されるものではない。例えば、これに代えて、図１８に示すメモリユニットアレイ６０のように、複数の列選択線プリデコーダ６１をＸ方向の端部（図１８における左側）に配置するとともに複数の行選択線プリデコーダ６４をＹ方向の端部（図１８における上側）に配置してもよい。この例では、列選択制御線６３はＸ方向に延伸し、行選択制御線６６はＹ方向に延伸する。なお、各メモリユニット３０の構成は、上記実施の形態の場合（図８，９，１２）と同じである。すなわち、図８，９に示したように、列選択線ＣＬはＹ方向に延伸し、行選択線ＲＬはＸ方向に延伸している。
【０１１８】
列選択制御線６３は、例えば、配線層ＬＭ２，ＬＭ３を用いて形成される。列選択制御線６３は、図１８に示したように、その列選択制御線６３が接続されるメモリユニット３０の中央付近を通過するように配置される。このメモリユニット３０では、列選択制御線６３が形成された領域は、列選択線駆動部（ＣＬＤ）４０Ａ，４０Ｂが形成された領域に、太線で示した部分Ｗ１１，Ｗ１２において近接している。列選択制御線６３は、この部分Ｗ１１において、配線およびビアＶＡなどを介して、列選択線駆動部（ＣＬＤ）４０Ａに接続されるとともに、この部分Ｗ１２において、配線およびビアＶＡなどを介して、列選択線駆動部（ＣＬＤ）４０Ｂに接続される。
【０１１９】
行選択制御線６６は、例えば、配線層ＬＭ２，ＬＭ３を用いて形成される。行選択制御線６６は、図１８に示したように、その行選択制御線６６が接続されるメモリユニット３０の端部を通過するように配置される。よって、このメモリユニット３０では、行選択制御線６６が形成された領域は、行選択線駆動部（ＲＬＤ）５０Ａ，５０Ｂが形成された領域に、太線で示した部分Ｗ１３〜Ｗ１６において近接している。行選択線プリデコーダ６４（ｎ−１）に接続された行選択制御線６６は、部分Ｗ１３，Ｗ１４において、配線およびビアＶＡなどを介して、行選択線駆動部（ＲＬＤ）５０Ａに接続される。同様に、行選択線プリデコーダ６４（ｎ＋１）に接続された行選択制御線６６は、部分Ｗ１５，Ｗ１６において、配線およびビアＶＡなどを介して、行選択線駆動部（ＲＬＤ）５０Ｂに接続される。
【０１２０】
列選択制御線６３と行選択制御線６６とが交差する領域では、例えば、列選択制御線６３を形成する層を配線層ＬＭ２，ＬＭ３から配線層ＬＭ１に一旦変更することにより、列選択制御線６３および行選択制御線６６を交差させることが望ましい。
【０１２１】
ここで、列選択線プリデコーダ６１は、本開示における「第１の生成部」の一具体例に対応する。列選択制御線６３は、本開示における「第１の選択制御線」の一具体例に対応する。行選択線プリデコーダ６４（例えば行選択線プリデコーダ６４（ｎ−１），６４（ｎ＋１））は、本開示における「第２の生成部」の一具体例に対応する。列選択制御線６６は、本開示における「第２の選択制御線」の一具体例に対応する。
【０１２２】
［変形例２］
上記実施の形態では、図１２に示したように、メモリユニット３０において、列選択線ＣＬと列選択線駆動部（ＣＬＤ）４０とを接続する接続部１０１Ａ，１０１Ｂを、メモリユニット３０のＹ方向に対向する２つの辺（図１２における上辺および下辺）の近くに配置したが、これに限定されるものではない。以下に、本変形例に係るメモリユニットアレイ１２０について詳細に説明する。
【０１２３】
メモリユニットアレイ１２０は、複数の列選択線プリデコーダ１６１と、複数の列選択制御線１６３と、複数の行選択線プリデコーダ１６４と、複数の行選択制御線１６６と、複数のメモリユニット１３０とを有している。メモリユニット１３０のそれぞれは、列選択線駆動部（ＣＬＤ）１４０（列選択線駆動部（ＣＬＤ）１４０Ａ，１４０Ｂ）と、行選択線駆動部（ＲＬＤ）１５０（行選択線駆動部（ＲＬＤ）１５０Ａ，１５０Ｂ）とを有している。
【０１２４】
図１９は、メモリユニットアレイ１２０における列選択線ＣＬの一例を表すものである。図２０は、メモリユニットアレイ１２０における行選択線ＲＬの一例を表すものである。図２１は、メモリユニット１３０における、列選択線駆動部（ＣＬＤ）１４０Ａ，１４０Ｂ、および行選択線駆動部（ＲＬＤ）１５０Ａ，１５０Ｂのレイアウト配置の一例を表すものである。
【０１２５】
このメモリユニットアレイ１２０では、図１９に示したように、列選択線ＣＬの長さは、上記実施の形態の場合（図８）の約２倍の長さである。列選択線ＣＬのそれぞれは、メモリユニット１３０の中央付近に設けられた接続部１１１を介して、半導体基板に形成された列選択線駆動部（ＣＬＤ）１４０（図２１に示した列選択線駆動部（ＣＬＤ）１４０Ａ，１４０Ｂ）に接続される。このように列選択線ＣＬの長さを長くすることにより、接続部１１１におけるビアＶＡの個数を減らすことができる。また、図２０に示したように、行選択線ＲＬの長さは、上記実施の形態の場合（図９）の約２倍の長さである。行選択線ＲＬのそれぞれは、メモリユニット１３０のＸ方向に対向する２つの辺（図２０における左辺および右辺）の近くにそれぞれ設けられた接続部１１２Ａ，１１２Ｂの一方を介して、行選択線駆動部（ＲＬＤ）１５０（図２１に示した行選択線駆動部（ＲＬＤ）１５０Ａ，１５０Ｂ）に接続される。このように行選択線ＲＬの長さを長くすることにより、接続部１１２Ａ，１１２ＢにおけるビアＶＡの個数を減らすことができる。この例では、メモリユニット１３０の中央付近には、接続部１１１が配置されているため、行選択線ＲＬは形成されないようになっている。
【０１２６】
列選択線駆動部（ＣＬＤ）１４０Ａは、図２１に示したように、メモリユニット１３０の中央付近において、接続部１１１の上側の領域に配置され、列選択線駆動部（ＣＬＤ）１４０Ｂは、メモリユニット１３０の中央付近において、接続部１１１の下側の領域に配置される。また、行選択線駆動部（ＲＬＤ）１５０Ａは、接続部１１２Ａに近い領域に配置され、行選択線駆動部（ＲＬＤ）１５０Ｂは、接続部１１２Ｂに近い領域に配置される。
【０１２７】
図２２は、列選択制御線１６３および行選択制御線１６６のレイアウト例を表すものである。この例では、複数の列選択線プリデコーダ１６１をＸ方向の端部（図２２における左側）に配置するとともに複数の行選択線プリデコーダ１６４をＹ方向の端部（図２２における上側）に配置している。列選択制御線１６３はＸ方向に延伸し、行選択制御線１６６はＹ方向に延伸する。
【０１２８】
列選択制御線１６３は、例えば、配線層ＬＭ２，ＬＭ３を用いて形成される。列選択制御線１６３は、図２２に示したように、その列選択制御線１６３が接続されるメモリユニット１３０の中央付近に配置された列選択線駆動部（ＣＬＤ）１４０Ａ，１４０Ｂの上に形成される。メモリユニット１３０では、列選択制御線１６３が形成された領域と、列選択線駆動部（ＣＬＤ）１４０Ａが形成された領域とが重なった領域Ｗ２１において、列選択制御線１６３が、ビアＶＡなどを介して列選択線駆動部（ＣＬＤ）１４０Ａに接続される。同様に、メモリユニット１３０では、列選択制御線１６３が形成された領域と、列選択線駆動部（ＣＬＤ）１４０Ｂが形成された領域とが重なった領域Ｗ２２において、列選択制御線１６３が、ビアＶＡなどを介して列選択線駆動部（ＣＬＤ）１４０Ｂに接続される。また、列選択制御線１６３は、メモリユニット１３０の端部をまたぐ際、接続部１１２Ａ，１１２Ｂ（図２１）を構成する複数のビアＶＡがないところを通過する。よって、列選択制御線１６３は、メモリユニット１３０の端部付近において細くなるように形成される。
【０１２９】
行選択制御線１６６は、例えば、配線層ＬＭ２，ＬＭ３を用いて形成される。行選択制御線１６６は、図２２に示したように、その行選択制御線１６６が接続されるメモリユニット１３０の行選択線駆動部（ＲＬＤ）１５０Ａ，１５０Ｂの上に形成される。行選択線プリデコーダ１６４（ｎ−１）に接続された行選択制御線１６６は、領域Ｗ２３において、ビアＶＡなどを介して、行選択線駆動部（ＲＬＤ）１５０Ａに接続される。行選択線プリデコーダ１６４（ｎ＋１）に接続された行選択制御線１６６は、領域Ｗ２４において、ビアＶＡなどを介して、行選択線駆動部（ＲＬＤ）１５０Ｂに接続される。また、行選択制御線１６６は、その行選択制御線１６６が接続されないメモリユニット１３０を通過する際、接続部１１１（図２１）を構成する複数のビアＶＡがないところを通過する。よって、行選択制御線１６６は、その行選択制御線１６６が接続されないメモリユニット１３０において、細くなるように形成される。
【０１３０】
列選択制御線１６３および行選択制御線１６６は、列選択線駆動部（ＣＬＤ）１４０Ａ，１４０Ｂが形成された領域において交差するとともに、行選択線駆動部（ＲＬＤ）１５０Ａ，１５０Ｂが形成された領域において交差する。列選択線駆動部（ＣＬＤ）１４０Ａ，１４０Ｂが形成された領域では、例えば、列選択制御線１６３を形成する層を配線層ＬＭ２，ＬＭ３から配線層ＬＭ１に一旦変更することにより、列選択制御線１６３および行選択制御線１６６を交差させることが望ましい。行選択線駆動部（ＲＬＤ）１５０Ａ，１５０Ｂが形成された領域では、例えば、行選択制御線１６６を形成する層を配線層ＬＭ２，ＬＭ３から配線層ＬＭ１に一旦変更することにより、列選択制御線１６３および行選択制御線１６６を交差させることが望ましい。
【０１３１】
ここで、列選択線駆動部（ＣＬＤ）１４０は、本開示における「第１の駆動部」の一具体例に対応する。行選択線駆動部（ＲＬＤ）１５０は、本開示における「第２の駆動部」の一具体例に対応する。列選択線プリデコーダ１６１は、本開示における「第１の生成部」の一具体例に対応する。列選択制御線１６３は、本開示における「第１の選択制御線」の一具体例に対応する。行選択線プリデコーダ１６４（例えば行選択線プリデコーダ１６４（ｎ−１），１６４（ｎ＋１））は、本開示における「第２の生成部」の一具体例に対応する。列選択制御線１６６は、本開示における「第２の選択制御線」の一具体例に対応する。
【０１３２】
［変形例３］
上記実施の形態では、メモリユニット３０において、メモリセルＭＣが形成されたメモリ領域の下の半導体基板に、列選択線駆動部（ＣＬＤ）４０および行選択線駆動部（ＲＬＤ）を形成したが、これに限定されるものではない。以下に、本変形例に係るメモリユニットアレイ２２０について詳細に説明する。
【０１３３】
メモリユニットアレイ２２０は、複数の列選択線プリデコーダ２６１と、複数の列選択制御線２６３と、複数の行選択線プリデコーダ２６４と、複数の行選択制御線２６６と、複数のメモリユニット２３０とを有している。メモリユニット２３０のそれぞれは、列選択線駆動部（ＣＬＤ）２４０（列選択線駆動部（ＣＬＤ）２４０Ａ，２４０Ｂ）と、行選択線駆動部（ＲＬＤ）２５０（行選択線駆動部（ＲＬＤ）２５０Ａ，２５０Ｂ）とを有している。
【０１３４】
図２３は、メモリユニットアレイ２２０における列選択線ＣＬの一例を表すものである。図２４は、メモリユニットアレイ２２０における行選択線ＲＬの一例を表すものである。図２５は、メモリユニット２３０における、列選択線駆動部（ＣＬＤ）２４０Ａ，２４０Ｂ、および行選択線駆動部（ＲＬＤ）２５０Ａ，２５０Ｂのレイアウト配置の一例を表すものである。
【０１３５】
このメモリユニットアレイ２２０では、図２３に示したように、列選択線ＣＬのそれぞれは、Ｙ方向に互いに隣り合う２つのメモリユニット２３０にわたって形成されている。列選択線ＣＬのそれぞれは、メモリユニット２３０のＹ方向に対向する２つの辺（図２３における上辺および下辺）の近くにそれぞれ設けられた接続部１２１Ａ，１２１Ｂの一方を介して、半導体基板に形成された列選択線駆動部（ＣＬＤ）２４０（図２５に示した列選択線駆動部（ＣＬＤ）２４０Ａ，２４０Ｂ）に接続される。また、図２４に示したように、行選択線ＲＬのそれぞれは、Ｘ方向に互いに隣り合う２つのメモリユニット２３０にわたって形成されている。行選択線ＲＬのそれぞれは、メモリユニット２３０のＸ方向に対向する２つの辺（図２４における左辺および右辺）の近くにそれぞれ設けられた接続部１２２Ａ，１２２Ｂの一方を介して、行選択線駆動部（ＲＬＤ）２５０（図２５に示した行選択線駆動部（ＲＬＤ）２５０Ａ，２５０Ｂ）に接続される。
【０１３６】
列選択線駆動部（ＣＬＤ）２４０Ａは、接続部１２１Ａに近い領域に配置され、列選択線駆動部（ＣＬＤ）２４０Ｂは、接続部１２１Ｂに近い領域に配置される。列選択線駆動部（ＣＬＤ）２４０Ａ，２４０Ｂは、図２４，２５に示したように、行選択線ＲＬが形成されていない領域に配置されている。言い換えれば、列選択線駆動部（ＣＬＤ）２４０Ａ，２４０Ｂは、メモリセルＭＣが形成されたメモリ領域以外の領域に配置されている。また、行選択線駆動部（ＲＬＤ）２５０Ａは、接続部１２２Ａに近い領域に配置され、行選択線駆動部（ＲＬＤ）２５０Ｂは、接続部１２２Ｂに近い領域に配置される。行選択線駆動部（ＲＬＤ）２５０Ａ，２５０Ｂは、図２３〜２５に示したように、列選択線ＣＬおよび行選択線ＲＬが形成されている領域に配置されている。言い換えれば、行選択線駆動部（ＲＬＤ）２５０Ａ，２５０Ｂは、メモリセルＭＣが形成されたメモリ領域に配置されている。
【０１３７】
図２６は、列選択制御線２６３および行選択制御線２６６のレイアウト例を表すものである。この例では、複数の列選択線プリデコーダ２６１をＸ方向の端部（図２６における左側）に配置するとともに複数の行選択線プリデコーダ２６４をＹ方向の端部（図２６における上側）に配置している。列選択制御線２６３はＸ方向に延伸し、行選択制御線２６６はＹ方向に延伸する。
【０１３８】
列選択制御線２６３は、例えば、配線層ＬＭ２，ＬＭ３を用いて形成される。列選択制御線２６３は、図２６に示したように、その列選択制御線２６３が接続されるメモリユニット２３０の列選択線駆動部（ＣＬＤ）２４０Ａ，２４０Ｂの上に形成される。よって、列選択制御線２６３が形成された領域は、列選択線駆動部（ＣＬＤ）２４０Ａ，２４０Ｂが形成された領域と、図２６における太線で囲まれた領域Ｗ３１，Ｗ３２において重なる。列選択線プリデコーダ２６１（ｍ）に接続された列選択制御線２６３は、領域Ｗ３１において、ビアＶＡなどを介して列選択線駆動部（ＣＬＤ）２４０Ａに接続される。同様に、列選択線プリデコーダ２６１（ｍ＋１）に接続された列選択制御線２６３は、領域Ｗ３２において、ビアＶＡなどを介して列選択線駆動部（ＣＬＤ）２４０Ｂに接続される。
【０１３９】
行選択制御線２６６は、例えば、配線層ＬＭ２，ＬＭ３を用いて形成される。行選択制御線２６６は、図２６に示したように、その行選択制御線２６６が接続されるメモリユニット２３０の行選択線駆動部（ＲＬＤ）２５０Ａ，２５０Ｂの上に形成される。よって、行選択制御線２６６が形成された領域は、行選択線駆動部（ＲＬＤ）２５０Ａ，２５０Ｂが形成された領域と、図２６における太線で囲まれた領域Ｗ３３，Ｗ３４において重なる。行選択線プリデコーダ２６４（ｎ−１）に接続された行選択制御線２６６は、領域Ｗ３３において、ビアＶＡなどを介して、行選択線駆動部（ＲＬＤ）２５０Ａに接続される。行選択線プリデコーダ２６４（ｎ）に接続された行選択制御線２６６は、領域Ｗ３４において、ビアＶＡなどを介して、行選択線駆動部（ＲＬＤ）２５０Ｂに接続される。
【０１４０】
列選択制御線２６３と行選択制御線２６６とが交差する領域では、例えば、列選択制御線２６３を形成する層を配線層ＬＭ２，ＬＭ３から配線層ＬＭ１に一旦変更することにより、列選択制御線２６３および行選択制御線２６６を交差させることが望ましい。
【０１４１】
ここで、列選択線駆動部（ＣＬＤ）２４０は、本開示における「第１の駆動部」の一具体例に対応する。行選択線駆動部（ＲＬＤ）２５０は、本開示における「第２の駆動部」の一具体例に対応する。列選択線プリデコーダ２６１（例えば列選択線プリデコーダ２６１（ｍ），２６１（ｍ＋１））は、本開示における「第１の生成部」の一具体例に対応する。列選択制御線２６３は、本開示における「第１の選択制御線」の一具体例に対応する。行選択線プリデコーダ２６４（例えば行選択線プリデコーダ２６４（ｎ−１），２６４（ｎ））は、本開示における「第２の生成部」の一具体例に対応する。列選択制御線２６６は、本開示における「第２の選択制御線」の一具体例に対応する。
【０１４２】
［変形例４］
上記実施の形態では、後発不良情報ＩＮＦ２を不揮発性メモリ１３に記憶させたが、これに限定されるものではなく、例えば、後発不良情報ＩＮＦ２をメモリユニットアレイ２０に記憶させてもよい。この場合には、例えば、図２７に示すメモリシステム１Ｂのように、不揮発性メモリ１３を省くことができる。このメモリシステム１Ｂは、メモリ装置９０Ａ，９０Ｂを有している。例えばメモリ装置９０Ａは、マイクロコントローラ９４を有している。マイクロコントローラ９４は、複数のメモリユニットアレイ２０およびフューズメモリ１２の動作を制御するものである。
【０１４３】
［その他の変形例］
また、これらの変形例のうちの２以上を組み合わせてもよい。
【０１４４】
以上、実施の形態および変形例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
【０１４５】
例えば、上記実施の形態では、図５に示したように、２つの記憶層を形成したが、これに限定されるものではなく、１つの記憶層を形成してもよいし、３つ以上の記憶層を形成してもよい。
【０１４６】
また、例えば、上記実施の形態では、行選択制御線２６を配線層ＬＭ２，ＬＭ３を用いて形成したが、これに限定されるものではなく、例えば、配線層ＬＭ１のみを用いて形成してもよい。
【０１４７】
また、例えば、上記実施の形態では、列選択制御線２３および行選択制御線２６を配線層ＬＭ２，ＬＭ３を用いて形成したが、これに限定されるものではない。例えば、配線層ＬＭ２，ＬＭ３に加えて、さらに配線層ＬＭ４（図１０）を配線に利用してもよい。また、例えば、トランジスタのゲート電極を配線に利用してもよい。
【０１４８】
また、例えば、上記実施の形態では、図１０に示したように、選択配線層ＬＲＬ１の下に３つの配線層ＬＭ１〜ＬＭ３を設けたが、これに限定されるものではなく、これに変えて、例えば４つ以上の配線層を設けてもよい。
【０１４９】
また、例えば、上記実施の形態では、列選択線駆動部（ＣＬＤ）４０は、１本の列選択線ＣＬを選択したが、これに限定されるものではなく、例えば、２本以上の列選択線ＣＬを選択してもよい。同様に、行選択線駆動部（ＲＬＤ）５０は、１本の行選択線ＲＬを選択したが、これに限定されるものではなく、例えば、２本以上の行選択線ＲＬを選択してもよい。
【０１５０】
また、例えば、上記実施の形態における、メモリユニットアレイ２０におけるメモリユニット３０の数、各メモリユニット３０における列選択線ＣＬの本数および行選択線ＲＬの本数、予備の列選択線ＣＬの本数および行選択線ＲＬの本数などは、一例であり、適宜変更してもよい。
【０１５１】
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【０１５２】
なお、本技術は以下のような構成とすることができる。
【０１５３】
（１）第１の領域に設けられ、第１の方向に延伸し、複数の第１の選択線および複数の第２の選択線を含む複数の第１の配線と、
前記第１の領域に設けられ、前記第１の方向と交差する第２の方向に延伸し、複数の第３の選択線および複数の第４の選択線を含む複数の第２の配線と、
それぞれが、前記複数の第１の配線のいずれかおよび前記複数の第２の配線のいずれかの間に挿設された複数の第１のメモリセルと、
第１の選択制御信号に基づいて前記複数の第１の選択線を駆動する第１の選択線駆動部と、前記第１の選択制御信号に基づいて前記複数の第２の選択線を駆動する第２の選択線駆動部とを有し、前記第１の選択線駆動部と前記第２の選択線駆動部とが前記第１の方向に並設された第１の駆動部と、
第２の選択制御信号に基づいて前記複数の第３の選択線を駆動する第３の選択線駆動部と、前記第２の選択制御信号に基づいて前記複数の第４の選択線を駆動する第４の選択線駆動部とを有し、前記第３の選択線駆動部と前記第４の選択線駆動部とが前記第２の方向に並設された第２の駆動部と
を備えた記憶装置。
（２）第１のアドレス信号に基づいて前記第１の選択制御信号を生成し、前記第１のアドレス信号が第１のアドレスを示す場合には、所定の選択制御信号を前記第１の選択制御信号として出力する第１の生成部と、
第２のアドレス信号に基づいて前記第２の選択制御信号を生成し、前記第２のアドレス信号が第２のアドレスを示す場合には、所定の選択制御信号を前記第２の選択制御信号として出力する第２の生成部と
をさらに備えた
前記（１）に記載の記憶装置。
（３）前記第１の生成部は、前記第１のアドレスを記憶する第１のレジスタを有し、
前記第２の生成部は、前記第２のアドレスを記憶する第２のレジスタを有する
前記（２）に記載の記憶装置。
（４）前記第１の方向に延伸し、前記第１の選択制御信号を伝える第１の選択制御線と、
前記第２の方向に延伸し、前記第２の選択制御信号を伝える第２の選択制御線と
をさらに備えた
前記（２）または（３）に記載の記憶装置。
（５）前記第２の方向に延伸し、前記第１の選択制御信号を伝える第１の選択制御線と、
前記第１の方向に延伸し、前記第２の選択制御信号を伝える第２の選択制御線と
をさらに備えた
前記（２）または（３）に記載の記憶装置。
（６）前記複数の第１の選択制御線は、前記第１の選択線駆動部が形成された領域、および前記第２の選択線駆動部が形成された領域に形成された
前記（４）または（５）に記載の記憶装置。
（７）前記複数の第１の選択制御線は、前記第１の選択線駆動部および前記第２の選択線駆動部が形成された領域以外の領域に形成された
前記（５）に記載の記憶装置。
（８）第２の領域に設けられ、前記第１の方向に延伸し、複数の第５の選択線および複数の第６の選択線を含む複数の第３の配線と、
前記第２の領域に設けられ、前記第２の方向に延伸し、複数の第７の選択線および複数の第８の選択線を含む複数の第４の配線と、
それぞれが、前記複数の第３の配線のいずれかおよび前記複数の第４の配線のいずれかの間に挿設された複数の第２のメモリセルと、
第３の選択制御信号に基づいて前記複数の第５の選択線を駆動する第５の選択線駆動部と、前記第３の選択制御信号に基づいて前記複数の第６の選択線を駆動する第６の選択線駆動部とを有し、前記第５の選択線駆動部と前記第６の選択線駆動部とが前記第１の方向に並設された第３の駆動部と、
前記第２の選択制御信号に基づいて前記複数の第７の選択線を駆動する第７の選択線駆動部と、前記第２の選択制御信号に基づいて前記複数の第８の選択線を駆動する第８の選択線駆動部とを有し、前記第７の選択線駆動部と前記第８の選択線駆動部とが前記第２の方向に並設された第４の駆動部と
をさらに備えた
前記（２）から（７）のいずれかに記載の記憶装置。
（９）前記第１のアドレス信号に基づいて前記第３の選択制御信号を生成し、前記第１のアドレス信号が第３のアドレスを示す場合には、所定の選択制御信号を前記第３の選択制御信号として出力する第３の生成部をさらに備えた
前記（８）に記載の記憶装置。
（１０）第３の領域に設けられ、前記第１の方向に延伸し、複数の第９の選択線および複数の第１０の選択線を含む複数の第５の配線と、
前記第３の領域に設けられ、前記第２の方向に延伸し、複数の第１１の選択線および複数の第１２の選択線を含む複数の第６の配線と、
それぞれが、前記複数の第５の配線のいずれかおよび前記複数の第６の配線のいずれかの間に挿設された複数の第３のメモリセルと、
前記第１の選択制御信号に基づいて前記複数の第９の選択線を駆動する第９の選択線駆動部と、前記第１の選択制御信号に基づいて前記複数の第１０の選択線を駆動する第１０の選択線駆動部とを有し、前記第９の選択線駆動部と前記第１０の選択線駆動部とが前記第１の方向に並設された第５の駆動部と、
第４の選択制御信号に基づいて前記複数の第１１の選択線を駆動する第１１の選択線駆動部と、前記第４の選択制御信号に基づいて前記複数の第１２の選択線を駆動する第１２の選択線駆動部とを有し、前記第１１の選択線駆動部と前記第１２の選択線駆動部とが前記第２の方向に並設された第６の駆動部と
をさらに備えた
前記（２）から（９）のいずれかに記載の記憶装置。
（１１）前記第２のアドレス信号に基づいて前記第４の選択制御信号を生成し、前記第２のアドレス信号が第４のアドレスを示す場合には、所定の選択制御信号を前記第４の選択制御信号として出力する第４の生成部をさらに備えた
前記（１０）に記載の記憶装置。
【０１５４】
本出願は、日本国特許庁において、２０１７年３月２４日に出願された日本特許出願番号２０１７−５９５２３号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
【０１５５】
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【国際調査報告】
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