(57)【要約】  炭化珪素半導体装置（７０１）は、素子領域（ＲＥ）および非素子領域（ＲＮ）には、第１導電型を有するドリフト層（１０）を炭化珪素半導体基板（１１）上に有する。炭化珪素半導体装置（７０１）は、素子領域（ＲＥ）には、ドリフト層（１０）に達する第１トレンチ（１２）と、第１トレンチ（１２）内にゲート絶縁膜（２）を介して設けられ、ゲートパッド電極（４）に電気的に接続されたゲート電極（１）とを有する。炭化珪素半導体装置（７０１）は、非素子領域（ＲＮ）には、底面がドリフト層に達する第２トレンチ（１１２）と、第２トレンチ（１１２）の下方に配置された第２導電型を有する第２緩和領域（１０３）と、第２トレンチ（１１２）の側面上および底面上に設けられた内面絶縁膜（１０２）と、第２トレンチ（１１２）内に内面絶縁膜（１０２）を介して設けられ、ゲートパッド電極（１４）から電気的に絶縁された低抵抗領域（１０１）とを有する。
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【特許請求の範囲】
【請求項１】
炭化珪素半導体基板（１１）上に設けられた素子領域（ＲＥ）と前記素子領域（ＲＥ）の外側に設けられた非素子領域（ＲＮ）とを有し、
外部に接続されて外部からゲート電圧が供給されるゲートパッド電極（１４）が前記非素子領域（ＲＮ）に配置された炭化珪素半導体装置（７０１〜７１０、７０１Ｖ、７０６Ｖ、７０９Ｖ）であって、
前記素子領域（ＲＥ）および前記非素子領域（ＲＮ）には、前記炭化珪素半導体基板（１１）上に設けられた第１導電型を有するドリフト層（１０）を備え、
前記素子領域（ＲＥ）には、
底面が前記ドリフト層（１０）に達する第１トレンチ（１２）と、
前記第１トレンチ（１２）内にゲート絶縁膜（２）を介して設けられ、前記ゲートパッド電極（４）に電気的に接続されたゲート電極（１）と、
を備え、
前記非素子領域（ＲＮ）には、
底面が前記ドリフト層に達する少なくとも１つの第２トレンチ（１１２）と、
前記第２トレンチ（１１２）の下方に配置された第２導電型を有する少なくとも１つの第２緩和領域（１０３）と、
前記第２トレンチ（１１２）の側面上および底面上に設けられた内面絶縁膜（１０２）と、
前記第２トレンチ（１１２）内に前記内面絶縁膜（１０２）を介して設けられ、前記ゲートパッド電極（１４）から電気的に絶縁された低抵抗領域（１０１）と、
を備える、炭化珪素半導体装置（７０１〜７１０、７０１Ｖ、７０６Ｖ、７０９Ｖ）。
【請求項２】
前記素子領域（ＲＥ）には、
前記ドリフト層（１０）上に設けられた第２導電型を有するベース領域（７）と、
前記ベース領域（７）上に設けられた第１導電型を有するソース領域（８）と、
前記第１トレンチ（１２）の下方に配置された第２導電型を有する第１緩和領域（３）と、
前記ソース領域（８）および前記第１緩和領域（３）に電気的に接続されたソースパッド電極（４）と、
を備え、
前記第１トレンチ（１２）は、前記ソース領域（８）および前記ベース領域（７）を貫通している請求項１に記載の炭化珪素半導体装置（７０１〜７１０、７０１Ｖ、７０６Ｖ、７０９Ｖ）。
【請求項３】
前記素子領域（ＲＥ）と前記非素子領域（ＲＮ）との間にコンタクト領域（ＲＣ）をさらに有し、
前記コンタクト領域（ＲＣ）には、
前記炭化珪素半導体基板（１１）上に設けられた第１導電型を有するドリフト層（１０）と、
底面が前記ドリフト層に達する第３トレンチ（２１２）と、
前記第３トレンチ（２１２）の下方に配置され、前記ソースパッド電極（４）および前記第２緩和領域（１０３）の各々に電気的に接続され、前記第２導電型を有する第３緩和領域（２０３）をさらに備える請求項１または２に記載の炭化珪素半導体装置（７０２、７０４、７０６Ｖ）。
【請求項４】
前記低抵抗領域（１０１）は、一部が前記コンタクト領域（ＲＣ）に配置され、前記コンタクト領域（ＲＣ）において前記低抵抗領域（１０１）と前記ソースパッド電極（４）とが電気的に接続された請求項３に記載の炭化珪素半導体装置（７０４）。
【請求項５】
前記素子領域（ＲＥ）と前記非素子領域（ＲＮ）との間にコンタクト領域（ＲＣ）をさらに有し、
前記低抵抗領域（１０１）は、一部が前記コンタクト領域（ＲＣ）に配置され、前記コンタクト領域（ＲＣ）において前記低抵抗領域（１０１）と前記ソースパッド電極（４）とが電気的に接続された請求項１または２に記載の炭化珪素半導体装置（７０３、７０４）。
【請求項６】
前記第１トレンチ（１２）の側面に設けられた前記ゲート絶縁膜（２）の厚みと、前記第２トレンチ（１１２）の側面に設けられた前記内面絶縁膜（１０２）の厚みとが、同じである請求項１から５のいずれか１項に記載の炭化珪素半導体装置（７０１〜７１０、７０１Ｖ、７０６Ｖ、７０９Ｖ）。
【請求項７】
前記非素子領域（ＲＮ）に、
前記ドリフト層（１０）上に設けられた前記第２導電型を有する第１不純物領域（１０７）をさらに備える請求項１から６のいずれか１項に記載の炭化珪素半導体装置（７０５、７０６、７０６Ｖ）。
【請求項８】
前記第２トレンチ（１１２）の側面に隣接し、前記第２緩和領域（１０３）と前記第１不純物領域（１０７）とに接続された第２導電型を有する接続領域（１０９）をさらに備える請求項７に記載の炭化珪素半導体装置（７０６、７０６Ｖ）。
【請求項９】
前記第１不純物領域（１０７）上に設けられた第１導電型を有する第２不純物領域（１０８）をさらに備える請求項７または８に記載の炭化珪素半導体装置（７０７）。
【請求項１０】
前記第２緩和領域（１０３）は、互いに分離されて複数設けられている請求項１から９のいずれか１項に記載の炭化珪素半導体装置（７０８）。
【請求項１１】
前記第２緩和領域（１０３）は、互いに分離された複数の延在緩和領域（１０３Ｘ）と、前記複数の延在緩和領域（１０３Ｘ）のうち隣り合うものを互いに接続する接続緩和領域（１０３Ｙ）とを含む請求項１から９のいずれか１項に記載の炭化珪素半導体装置（７０９、７０９Ｖ）。
【請求項１２】
前記第１トレンチ（１２）および前記第２トレンチ（１１２）は、同じ深さを有している請求項１から１１のいずれか１項に記載の炭化珪素半導体装置（７０１〜７１０、７０１Ｖ、７０６Ｖ、７０９Ｖ）。
【請求項１３】
前記第２トレンチ（１１２）は、前記非素子領域（ＲＮ）に複数設けられた請求項１から１２のいずれか１項に記載の炭化珪素半導体装置（７０１〜７１０、７０１Ｖ、７０６Ｖ、７０９Ｖ）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素半導体装置に関するものである。
【背景技術】
【０００２】
インバータ回路などに用いられるスイッチング素子として、縦型の電力用半導体装置が広く用いられており、特に、金属−酸化物−半導体（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＭＯＳ）構造を有するものが広く用いられている。典型的には、絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）、および、金属−酸化物−半導体電界効果型トランジスタ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）が用いられている。たとえば、国際公開第２０１０/０９８２９４号（特許文献１）にＭＯＳＦＥＴが開示されており、特開２００４−２７３６４７号公報（特許文献２）にＩＧＢＴが開示されている。特に前者は、半導体材料として炭化珪素（ＳｉＣ）を用いた縦型ｎチャネルＭＯＳＦＥＴを開示している。また、炭化珪素を用いた縦型ｎチャネルＭＯＳＦＥＴのオン電圧をさらに低減することを目的に、トレンチゲート型のＭＯＳＦＥＴが国際公開第２０１２/０７７６１７号（特許文献３）に開示されている。【０００３】
ｎチャネルＭＯＳＦＥＴは、ｎ型ドリフト層と、その上に設けられたｐ型ウェルとを有している。ＭＯＳＦＥＴがオン状態からオフ状態へとスイッチングされると、ＭＯＳＦＥＴのドレイン電圧、すなわちドレイン電極の電圧、が、略０Ｖから数百Ｖへ急激に上昇する。そのとき、ｐ型ウェルとｎ型ドリフト層との間に存在する寄生容量を介して変位電流が発生する。ドレイン電極側に発生した変位電流はドレイン電極へと流れ、ソース電極側に発生した変位電流はｐ型ウェルを経由してソース電極へと流れる。【０００４】
ここで、縦型ｎチャネルＭＯＳＦＥＴには、典型的には、ＭＯＳＦＥＴとして実際に機能するＭＯＳＦＥＴセルを構成するｐ型ウェルに加えて、チップの外周領域に他のｐ型ウェルが設けられている。これら他のｐ型ウェルとしては、たとえば、ゲートパッドの直下に位置するものがある。これら、外周領域のｐ型ウェルは、ＭＯＳＦＥＴセルのｐ型ウェルに比して、通常、非常に大きな横断面積（平面レイアウトにおける面積）を有している。このため、外周領域のｐ型ウェル中において、上述した変位電流は、ソース電極に達するまでに長い経路を流れる必要がある。よってこのｐ型ウェルは、変位電流の電流経路として、高い電気抵抗を有している。その結果、このｐ型ウェル中においては、無視し得ない程度に大きな電位降下が発生し得る。よってこのｐ型ウェルのうち、ソース電極に接続された箇所から、面内方向において遠い箇所では、ソース電位に対して比較的大きな電位差が生じる。よって、この電位差に起因した絶縁破壊の発生が懸念される。【０００５】
昨今では、最も一般的な半導体材料であるシリコンのバンドギャップに比して約３倍大きなバンドギャップを有する炭化珪素を用いる半導体装置がインバータ回路のスイッチング素子として適用され始めており、特にｎチャネルＭＯＳＦＥＴが適用されている。ワイドバンドギャップを有する半導体を用いることによってインバータ回路の損失を低減することができる。損失をより一層低減するためには、スイッチング素子をより高速で駆動することが求められる。換言すれば、損失を低減するために、時間ｔに対するドレイン電圧Ｖの変動であるｄＶ／ｄｔをより一層大きくすることが求められる。その場合、寄生容量を介してｐ型ウェル内に流れ込む変位電流も大きくなる。さらに、シリコンに比して炭化珪素へは、ドーピングによる電気抵抗の低減を施しにくく、よって、炭化珪素が用いられる場合は、ｐ型ウェルの寄生抵抗が大きくなりやすい。この大きな寄生抵抗は、ｐ型ウェル中における大きな電位降下につながりやすい。以上から、炭化珪素が用いられる場合、前述した絶縁破壊の懸念がより一層大きくなる。【０００６】
上記国際公開第２０１０/０９８２９４号の技術においては、外周領域において、ゲートパッドの下方に位置するｐ型ウェルの上面上に、全面的または部分的に、低抵抗のｐ型半導体層が設けられる。これにより、ゲートパッドの下方に位置するｐ型ウェル内を変位電流が流れる際の電位降下による当該ｐ型ウェル内での電圧分布が抑制される。よって、ｐ型ウェルとゲート電極との間の電位差が抑制される。よって、ゲート絶縁膜の破壊が防止される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開第２０１０/０９８２９４号
【特許文献２】特開２００４−２７３６４７号公報
【特許文献３】国際公開第２０１２/０７７６１７号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
プレーナ型のＭＯＳＦＥＴと、トレンチ型のＭＯＳＦＥＴとでは、通常、外周領域（より一般的に言えば、非素子領域）の構成が異なる。上記国際公開第２０１０/０９８２９４号の技術はプレーナ型のＭＯＳＦＥＴに関するものであり、必ずしもトレンチ型に適したものではない。【０００９】
本発明は以上のような課題を解決するためになされたものであり、その目的は、変位電流が流れる際の電位降下を抑制することによってスイッチング時の素子破壊を防止することができる、トレンチ型の炭化珪素半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明の炭化珪素半導体装置は、炭化珪素半導体基板上に設けられた素子領域と素子領域の外側に設けられた非素子領域とを有しており、外部に接続されて外部からゲート電圧が供給されるゲートパッド電極が非素子領域に配置されたものである。炭化珪素半導体装置は、素子領域および非素子領域には、炭化珪素半導体基板上に設けられた第１導電型を有するドリフト層を有している。炭化珪素半導体装置は、素子領域には、底面がドリフト層に達する第１トレンチと、第１トレンチ内にゲート絶縁膜を介して設けられ、ゲートパッド電極に電気的に接続されたゲート電極とを有している。炭化珪素半導体装置は、非素子領域には、底面がドリフト層に達する少なくとも１つの第２トレンチと、第２トレンチの下方に配置された第２導電型を有する少なくとも１つの第２緩和領域と、第２トレンチの側面上および底面上に設けられた内面絶縁膜と、第２トレンチ内に内面絶縁膜を介して設けられ、ゲートパッド電極から電気的に絶縁された低抵抗領域とを有している。
【発明の効果】
【００１１】
本発明によれば、第２トレンチ内に内面絶縁膜を介して低抵抗領域が設けられることにより、容量が形成される。これにより、炭化珪素半導体装置の高速スイッチング時に、第２トレンチ下方の第２緩和領域を通過する変位電流が、容量結合を介して低抵抗領域へ分岐させられる。よって、変位電流に起因した電位降下の大きさを抑制することができる。【００１２】
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１における炭化珪素装置の構成を概略的に示す平面図である。
【図２】図１の線ＩＩ−ＩＩに沿う概略的な部分断面図である。
【図３】図１の線ＩＩＩ−ＩＩＩに沿う概略的な部分断面図である。
【図４】図１の線ＩＶ−ＩＶに沿う概略的な部分断面図である。
【図５】本発明の実施の形態１の変形例における炭化珪素装置の構成を概略的示す、図６の線Ｖ−Ｖに沿う部分断面図である。
【図６】本発明の実施の形態１の変形例における炭化珪素装置の構成を、上面側の構成を一部省略して概略的に示す部分断面斜視図である。
【図７】本発明の実施の形態２における炭化珪素装置の構成を概略的に示す平面図である。
【図８】図７の線ＶＩＩＩ−ＶＩＩＩに沿う概略的な部分断面図である。
【図９】本発明の実施の形態３における炭化珪素装置の構成を図７の線ＶＩＩＩ−ＶＩＩＩと同様の断面で示す部分断面図である。
【図１０】本発明の実施の形態４における炭化珪素装置の構成を図７の線ＶＩＩＩ−ＶＩＩＩと同様の断面で示す部分断面図である。
【図１１】本発明の実施の形態５における炭化珪素装置の非素子領域における構成を示す部分断面図である。
【図１２】本発明の実施の形態６における炭化珪素装置の非素子領域における構成を示す部分断面図である。
【図１３】本発明の実施の形態６の変形例における炭化珪素装置の構成を図７の線ＶＩＩＩ−ＶＩＩＩと同様の断面で示す部分断面図である。
【図１４】本発明の実施の形態７における炭化珪素装置の非素子領域における構成を示す部分断面図である。
【図１５】本発明の実施の形態８における炭化珪素装置の非素子領域における炭化珪素半導体層の構成を示す部分平面図である。
【図１６】図１５の線ＸＶＩ−ＸＶＩに沿う部分断面図である。
【図１７】本発明の実施の形態９における炭化珪素装置の非素子領域における炭化珪素半導体層の構成を示す部分平面図である。
【図１８】図１７の線ＸＶＩＩＩ−ＸＶＩＩＩに沿う部分断面図である。
【図１９】本発明の実施の形態９の変形例における炭化珪素装置の非素子領域における炭化珪素半導体層の構成を示す部分平面図である。
【図２０】本発明の実施の形態１０における炭化珪素装置の非素子領域における炭化珪素半導体層の構成を示す部分平面図である。
【発明を実施するための形態】
【００１４】
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【００１５】
＜実施の形態１＞
（構成）
図１は、本実施の形態１におけるＭＯＳＦＥＴ７０１（炭化珪素半導体装置）の構成を概略的に示す平面図である。ＭＯＳＦＥＴ７０１は、基板１１（炭化珪素半導体基板）上に設けられた素子領域ＲＥと、素子領域ＲＥの外側に設けられた非素子領域ＲＮとを有している。ＭＯＳＦＥＴ７０１において、外部に接続されて外部からゲート電圧が供給されるゲートパッド電極１４が、非素子領域ＲＮに配置されている。ゲートパッド電極１４には超音波接合などによってアルミニウムなどの金属からなるワイヤが接続される。非素子領域ＲＮは、ＭＯＳＦＥＴ７０１の終端領域を含んでもよい。素子領域ＲＥは、ゲート電極によって制御されるチャネルが配置されている領域を含み、典型的には、ＭＯＳＦＥＴとして実際に機能するＭＯＳＦＥＴセルが配置された領域である。
【００１６】
図２および図３のそれぞれは、図１の線ＩＩ−ＩＩおよび線ＩＩＩ−ＩＩＩに沿って、素子領域ＲＥにおける異なる部分断面を概略的に示している。図４は、図１の線ＩＶ−ＩＶに沿って、非素子領域ＲＮにおける部分断面を概略的に示している。なお、これらの断面図および後述する他の断面図において、ｐ型（第２導電型）を有する領域にはドット模様が付されている。
【００１７】
ＭＯＳＦＥＴ７０１は、素子領域ＲＥおよび非素子領域ＲＮには、基板１１上に設けられたｎ型（第１導電型）を有するドリフト層１０を有している。またＭＯＳＦＥＴ７０１は、素子領域ＲＥには、底面がドリフト層１０に達する第１トレンチ１２と、第１トレンチ１２内にゲート絶縁膜２を介して設けられ、ゲートパッド電極４に電気的に接続されたゲート電極１とを有している。またＭＯＳＦＥＴ７０１は、非素子領域ＲＮには、底面がドリフト層に達する少なくとも１つの第２トレンチ１１２と、第２トレンチ１１２の下方に配置されたｐ型（第２導電型）を有する少なくとも１つの第２緩和領域１０３と、第２トレンチ１１２の側面上および底面上に設けられた内面絶縁膜１０２と、第２トレンチ１１２内に内面絶縁膜１０２を介して設けられ、ゲートパッド電極１４から電気的に絶縁された低抵抗領域１０１とを有している。基板１１上にはエピタキシャル層３０（炭化珪素半導体層）が設けられている。エピタキシャル層３０は、ドリフト層１０と、ベース領域７と、ソース領域８と、高濃度領域６と、第１緩和領域３と、第２緩和領域１０３と、接続領域９とを有している。エピタキシャル層３０には、第１トレンチ１２（図２および図３）と、第２トレンチ１１２（図４）とが設けられている。またＭＯＳＦＥＴ７０１は、ソースパッド電極４と、ドレイン電極１０４と、層間絶縁膜５と、低抵抗領域１０１とを有している。
【００１８】
基板１１は素子領域ＲＥおよび非素子領域ＲＮにまたがっている。基板１１はｎ型（第１導電型）を有している。エピタキシャル層３０は、基板１１上でのエピタキシャル成長によって設けられており、素子領域ＲＥおよび非素子領域ＲＮにまたがっている。
【００１９】
ドリフト層１０は、素子領域ＲＥおよび非素子領域ＲＮにまたがって基板１１上に設けられている。ドリフト層１０は炭化珪素からなる。ドリフト層１０は、ｎ型を有しており、１×１０１４ｃｍ−３〜１×１０１７ｃｍ−３のドナー濃度を有している。ドリフト層１０のドナー濃度は、基板１１のドナー濃度よりも低いことが好ましい。
【００２０】
ベース領域７は、素子領域ＲＥに配置されており、ドリフト層１０上に設けられている。ベース領域７は、ｐ型（第１導電型と異なる第２導電型）を有しており、好ましくは１×１０１４ｃｍ−３〜１×１０１８ｃｍ−３のアクセプタ濃度を有している。なおベース領域７のアクセプタ濃度および厚みは均一でなくてもよい。ソース領域８は、素子領域ＲＥに配置されており、ベース領域７上に設けられている。ソース領域８は、ｎ型を有しており、ドリフト層１０のドナー濃度よりも高いドナー濃度を有しており、具体的には１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３のドナー濃度を有している。高濃度領域６は、素子領域ＲＥに配置されており、ソース領域８を貫通してベース領域７に達している。高濃度領域６は、ｐ型を有しており、ベース領域７のアクセプタ濃度よりも高いアクセプタ濃度を有しており、具体的には１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３のアクセプタ濃度を有している。
【００２１】
本実施の形態においては、図２に示されているように、複数の第１トレンチ１２が間隔を空けて、素子領域ＲＥに配置されている。なお図２に示されているような、ある断面において現れる複数の第１トレンチ１２は、平面レイアウトにおいて互いにつながっていてもよい。第１トレンチ１２は側面および底面を有している。第１トレンチ１２の側面はソース領域８およびベース領域７を貫通している。第１トレンチ１２の側面は、図２の断面においては、ドリフト層１０に達している。これにより、図２の断面において、ＭＯＳＦＥＴのチャネルが構成されている。第１緩和領域３は、第１トレンチ１２の下方に配置されており、ドリフト層１０に接している。典型的には、第１緩和領域３は第１トレンチ１２の底面に接している。第１緩和領域３は、ｐ型を有しており、好ましくは１×１０１４ｃｍ−３〜１×１０１８ｃｍ−３のアクセプタ濃度を有している。なお第１緩和領域３のアクセプタ濃度および厚みは均一でなくてもよい。
【００２２】
ゲート絶縁膜２は第１トレンチ１２の側面上および底面上に設けられている。第１トレンチ１２の側面上でのゲート絶縁膜２の厚み（図２および図３における横方向の寸法）は、例えば、１０ｎｍ以上３００ｎｍ以下である。第１トレンチ１２の底面上でのゲート絶縁膜２の厚み（図２および図３における縦方向の寸法）は、例えば、１０ｎｍ以上３００ｎｍ以下である。ゲート絶縁膜２は、例えば、主に二酸化珪素からなる。ゲート電極１の少なくとも一部は、第１トレンチ１２内にゲート絶縁膜２を介して設けられている。
【００２３】
ソースパッド電極４は、ソース領域８および高濃度領域６に、オーミック接合またはショットキー接合によって電気的に接続されている。この電気的接続を得るために、ソースパッド電極４はソース領域８および高濃度領域６に接触している。なおソースパッド電極４のうち、ソース領域８および高濃度領域６に接触する部分は、シリサイド化されていてもよい。言い換えれば、ソース電極４は、ソース領域８および高濃度領域６に接触するシリサイド層を含んでいてよい。ソースパッド電極４は層間絶縁膜５によってゲート電極１から隔てられている。
【００２４】
ソースパッド電極４は第１緩和領域３に電気的に接続されている。本実施の形態においては、ソースパッド電極４は、ｐ型を有する第１緩和領域３に、ｐ型を有する半導体領域のみを介して接続されている。具体的には、図３に示されているように、ソースパッド電極４は第１緩和領域３に、高濃度領域６とベース領域７と接続領域９とを介して接続されている。このような電気的接続を得るために、接続領域９は、ベース領域７と第１トレンチ１２の底面との間において、第１トレンチ１２の側面に隣接している。接続領域９は、上述したようにｐ型を有しており、好ましくは１×１０１４ｃｍ−３〜１×１０１８ｃｍ−３のアクセプタ濃度を有している。なお接続領域９のアクセプタ濃度および厚みは均一でなくてもよい。平面レイアウトにおいて互いに離れた複数の接続領域９が設けられていてよい。また接続領域９は、図３においては第１トレンチ１２の両側に設けられているが、片側にのみ設けられていてもよい。また第１トレンチ１２の一方側に設けられた接続領域９の配置と、第１トレンチ１２の他方側に設けられた接続領域９の配置とが、第１トレンチ１２の長手方向において異なっていてもよい。
【００２５】
ゲートパッド電極１４は、非素子領域ＲＮに配置されており、オーミック接合またはショットキー接合によってゲート電極１に電気的に接続されている。この電気的接続を得るために、例えば、ゲート電極１は素子領域ＲＥから非素子領域ＲＮまで延びた部分を含み、この延びた部分が非素子領域ＲＮにおいてゲートパッド電極１４と接触している。これによりゲートパッド電極１４とゲート電極１との間にオーミック接続またはショットキー接続が設けられる。
【００２６】
非素子領域ＲＮにおいて、エピタキシャル層３０の上面（第２トレンチ１１２が設けられた面）は、層間絶縁膜５によってゲートパッド電極１４から絶縁されている。
【００２７】
第２トレンチ１１２（図４）は、非素子領域ＲＮに配置されている。第２トレンチ１１２は側面および底面を有している。本実施の形態においては、第２トレンチ１１２の側面はドリフト層１０にのみ面していてよい。第２トレンチ１１２は、第１トレンチ１２の深さと同じ深さを有していてよい。本実施の形態においては、図４に示されているように、複数の第２トレンチ１１２が間隔を空けて配置されている。なお図４に示されているような、ある断面において現れる複数の第２トレンチ１１２は、平面レイアウトにおいて互いにつながっていてもよい。好ましくは、第２トレンチ１１２が配置される間隔は、第１トレンチ１２が配置される間隔と同じか、または小さい。
【００２８】
第２緩和領域１０３は、第２トレンチ１１２の下方に配置されており、ドリフト層１０に接している。典型的には、第２緩和領域１０３は第２トレンチ１１２の底面に接している。第２緩和領域１０３は、ｐ型を有しており、好ましくは１×１０１４ｃｍ−３〜１×１０１８ｃｍ−３のアクセプタ濃度を有している。なお第２緩和領域１０３のアクセプタ濃度および厚みは均一でなくてもよい。第２緩和領域１０３は、第１緩和領域３のアクセプタ濃度と同じアクセプタ濃度を有していてよい。なお第２緩和領域１０３は、本実施の形態においては、ソースパッド電極４と電気的に接続されていることが好ましいが、絶縁されていてもよい。また第２緩和領域１０３は、第１緩和領域３と電気的に接続されていることが好ましいが、絶縁されていてもよい。また第２緩和領域１０３は第１緩和領域３に直接接続されていてもよい。
【００２９】
内面絶縁膜１０２は第２トレンチ１１２の側面上および底面上に設けられている。第２トレンチ１１２の側面上での内面絶縁膜１０２の厚み（図４における横方向の寸法）は、例えば、１０ｎｍ以上３００ｎｍ以下である。第２トレンチ１１２の底面上での内面絶縁膜１０２の厚み（図４における縦方向の寸法）は、例えば、１０ｎｍ以上３００ｎｍ以下である。内面絶縁膜１０２は、例えば、主に二酸化珪素からなる。内面絶縁膜１０２の材料は、ゲート絶縁膜２（図２：実施の形態１）と同じであってもよい。また、第２トレンチ１１２の側面に設けられた内面絶縁膜１０２の厚みは、第１トレンチ１２の側面に設けられたゲート絶縁膜２の厚みと同じであってもよい。また、第２トレンチ１１２の底面上での内面絶縁膜１０２の厚みは、第１トレンチ１２の底面上でのゲート絶縁膜２の厚みと同じであってもよい。
【００３０】
低抵抗領域１０１は、少なくとも一部が第２トレンチ１１２内に内面絶縁膜１０２を介して設けられている。低抵抗領域１０１は、金属またはドープされた半導体からなる。言い換えれば、低抵抗領域１０１は導電体からなる。よって低抵抗領域１０１は、低い抵抗率を有することができる。低抵抗領域１０１の材料は、ゲート電極１（図２：実施の形態１）と同じであってもよい。低抵抗領域１０１は、層間絶縁膜５によってゲートパッド電極１４から電気的に絶縁されている。なお低抵抗領域１０１は、本実施の形態においては、ソースパッド電極４と電気的に接続されていることが好ましいが、絶縁されていてもよい。後者の場合、低抵抗領域１０１を他の部材と接続しないことによって、低抵抗領域１０１の電位が浮遊電位とされてもよい。
【００３１】
ドレイン電極１０４は、基板１１の、ドリフト層１０が設けられた面とは反対の面（図２〜図４における下面）上に設けられている。これによりドレイン電極１０４は、ｎ型を有する基板１１を介して、ｎ型を有するドリフト層１０と電気的に接続されている。具体的には、ドレイン電極１０４とドリフト層１０との間に、オーミック接合をなす界面またはショットキー接合をなす界面が少なくとも１つ（本実施の形態においては２つ）設けられている。なお、ドレイン電極１０４はドリフト層１０との接合部にシリサイドを含んでいてよい。
【００３２】
なお、本実施の形態においては、第１導電型がｎ型であり第２導電型がｐ型であるが、変形例として、これらの導電型が逆にされてもよい。その場合、不純物濃度についての上記説明における「ドナー濃度」および「アクセプタ濃度」の文言は互いに入れ替えられる。また図１に示された平面レイアウトは例示であり、平面レイアウトにおける非素子領域ＲＮの配置は任意である。
【００３３】
（効果）
本実施の形態によれば、第２トレンチ１１２内に内面絶縁膜１０２を介して低抵抗領域１０１が設けられることにより、容量が形成される。第２トレンチ１１２内の内面絶縁膜１０２は、絶縁信頼性を維持しつつ、小さな厚みで形成され得る。これにより、単位面積当たりの容量を高くすることができる。よって、ＭＯＳＦＥＴ７０１の高速スイッチング時に、第２トレンチ１１２下方の第２緩和領域１０３を通過する変位電流を、十分な容量結合を介して低抵抗領域１０１へ十分に分岐させることができる。これにより、この変位電流にとっての実効的なシート抵抗が低減される。よって、変位電流に起因しての電位降下の大きさが抑制される。よって、この電位降下に起因しての、第２緩和領域１０３の電位とゲート電位との間の電圧の大きさが抑制される。よって、第２緩和領域１０３と、ゲート電位を有する領域、具体的にはゲートパッド電極１４、との間での絶縁破壊が防止される。
【００３４】
上記観点から、内面絶縁膜１０２によって形成される容量は高いことが好ましい。よって、内面絶縁膜１０２の厚みは、信頼性が許す範囲で、できるだけ小さいことが好ましい。内面絶縁膜１０２がゲート絶縁膜２と共通のプロセスにて形成される場合、高い信頼性と、小さな厚みとを有する内面絶縁膜１０２を形成することができる。また、プロセスの共通化によって製造コストを低減することができる。その場合、内面絶縁膜１０２の厚みはゲート絶縁膜２の厚みとほぼ同じとなる。
【００３５】
また、内面絶縁膜１０２によって形成される容量を高めるためには、内面絶縁膜１０２の誘電率は高いことが好ましい。この目的で、内面絶縁膜１０２の材料として、二酸化珪素の誘電率よりも高い誘電率を有する材料が選択されてもよい。また、内面絶縁膜１０２の材料として、ゲート絶縁膜２の材料の誘電率よりも高い誘電率を有する材料が選択されてもよい。
【００３６】
（変形例）
図５は、本実施の形態１の変形例におけるＭＯＳＦＥＴ７０１Ｖ（炭化珪素装置）の構成を概略的示す、図６の線Ｖ−Ｖに沿う部分断面図である。図６は、ＭＯＳＦＥＴ７０１Ｖの構成を、上面側の構成を一部省略して概略的に示す部分断面斜視図である。
【００３７】
ソースパッド電極４と第１緩和領域３との間の電気的接続を得るために、ＭＯＳＦＥＴ７０１（図３）においては、ソースパッド電極４と第１緩和領域３との間が接続領域９などのｐ型の半導体領域によって互いにつながれているが、本変形例（図５）においては、ソースパッド電極４が第１緩和領域３に接触している。この接触によりソースパッド電極４と第１緩和領域３との間でオーミック接合またはショットキー接合が設けられている。この接触は、第１緩和領域３に達するように層間絶縁膜５中を延びるコンタクト１５がソースパッド電極４に設けられることによって得られる。コンタクト１５は、エピタキシャル層３０に設けられたトレンチ中に配置されてよい。当該トレンチは、素子領域ＲＥに配置されていてよく、図示されているように第１トレンチ１２と一体化されていてよい。
【００３８】
なお、図５に示された断面においては、互いに分離した複数の第１緩和領域３が現れているが、これらは平面レイアウトにおいては互いにつながっている。
【００３９】
＜実施の形態２＞
図７は、本実施の形態２におけるＭＯＳＦＥＴ７０２（炭化珪素半導体装置）の構成を概略的に示す平面図である。ＭＯＳＦＥＴ７０２は平面視において素子領域ＲＥと非素子領域ＲＮとの間にコンタクト領域ＲＣを有している。
【００４０】
図８は、図７の線ＶＩＩＩ−ＶＩＩＩに沿う概略的な部分断面図である。コンタクト領域ＲＣには、基板１１上に設けられたｎ型（第１導電型）を有するドリフト層１０と、底面がドリフト層１０に達する第３トレンチ２１２と、第３緩和領域２０３とが設けられている。本実施の形態においては、コンタクト領域ＲＣの少なくとも一部においてエピタキシャル層３０に第３トレンチ２１２が設けられている。第３トレンチ２１２は側面および底面を有している。第３トレンチ２１２は、第１トレンチ１２の深さと同じ深さを有していてよい。
【００４１】
ＭＯＳＦＥＴ７０２は、コンタクト領域ＲＣに配置された第３緩和領域２０３を有している。具体的には、第３緩和領域２０３は、第３トレンチ２１２の下方に配置されており、ドリフト層１０に接している。典型的には、第３緩和領域２０３は第３トレンチ２１２の底面に接している。第３緩和領域２０３はｐ型を有している。第３緩和領域２０３は、第１緩和領域３のアクセプタ濃度と同じアクセプタ濃度を有していてよい。第３緩和領域２０３は、第２緩和領域１０３に電気的に接続されている。具体的には、第３緩和領域２０３は、図８の断面においては第２緩和領域１０３から分離して現れているが、平面レイアウトにおいては第２緩和領域１０３とつながっている。なお第３緩和領域２０３は平面レイアウトにおいて、第１緩和領域３とつながっていることが好ましいが、つながっていなくてもよい。
【００４２】
第３緩和領域２０３はソースパッド電極４に電気的に接続されている。この電気的接続を得るために、典型的には、第３トレンチ２１２においてソースパッド電極４は、層間絶縁膜５中を第３緩和領域２０３まで延びるコンタクト２１５を含む。コンタクト２１５が第３緩和領域２０３に接触することにより、ソースパッド電極４と第３緩和領域２０３とは、オーミック接合またはショットキー接合されている。なお、ソースパッド電極４は第３緩和領域２０３との接合部にシリサイドを含んでいてよい。
【００４３】
上記構成により、第２緩和領域１０３はソースパッド電極４に電気的に接続されている。具体的には、ｐ型を有する第２緩和領域１０３が、ｐ型を有する第３緩和領域２０３のみを介してソースパッド電極４につながれている。
【００４４】
なお第３トレンチ２１２内には、ゲート電極１の一部と、ゲートパッド電極１４の一部とが互いに接するように配置されていてよい。これによりゲート電極１とゲートパッド電極１４との間の電気的接続が得られる。
【００４５】
上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００４６】
本実施の形態によれば、第２緩和領域１０３が第３緩和領域２０３を介してソースパッド電極４につながっている。これにより、高速スイッチング時に第２緩和領域１０３を流れる変位電流を、ソースパッド電極４へまたはソースパッド電極４から、十分に流すことができる。よって、変位電流に起因しての電位降下の大きさがより抑制される。よって、この電位降下に起因しての、第２緩和領域１０３の電位とゲート電位との間の電圧の大きさがより抑制される。よって、第２緩和領域１０３と、ゲート電位を有する領域、具体的にはゲートパッド電極１４、との間での絶縁破壊がより確実に防止される。
【００４７】
なお図７に示された平面レイアウトは例示であり、平面レイアウトにおける非素子領域ＲＮの配置は任意である。また、ソースパッド電極４と第２緩和領域１０３との間の電気的接続を得るための構成は、図８に示されているものに限定されるわけではなく、例えばこれらが互いに接触していてもよい。
【００４８】
＜実施の形態３＞
図９は、本実施の形態３におけるＭＯＳＦＥＴ７０３（炭化珪素半導体装置）の構成を図７の線ＶＩＩＩ−ＶＩＩＩと同様の断面で示す部分断面図である。ＭＯＳＦＥＴ７０３は平面視（図７参照）において素子領域ＲＥと非素子領域ＲＮとの間に、低抵抗領域１０１（図９）の一部が配置されたコンタクト領域ＲＣを有している。図９の構成においては、低抵抗領域１０１は、コンタクト領域ＲＣに設けられた第３トレンチ２１２内に配置された部分を有しており、この部分は、低抵抗領域１０１のうち第２トレンチ１１２内に配置された部分とつながっている。コンタクト領域ＲＣにおいて低抵抗領域１０１とソースパッド電極４とが電気的に接続されている。この電気的接続を得るために、典型的には、ソースパッド電極４は、コンタクト領域ＲＣにおいて層間絶縁膜５中を低抵抗領域１０１へ延びるコンタクト２１６を含む。コンタクト２１６が低抵抗領域１０１に接触することにより、ソースパッド電極４と低抵抗領域１０１との間でオーミック接合またはショットキー接合が設けられている。これにより、コンタクト領域ＲＣにおいて低抵抗領域１０１とソースパッド電極４とが電気的に接続されている。なお本実施の形態においては、コンタクト２１５（図８：実施の形態２）は設けられていない。なお実施の形態２と同様、第３緩和領域２０３は、第２緩和領域１０３に電気的に接続されている。具体的には、第３緩和領域２０３は、図９の断面においては第２緩和領域１０３から分離して現れているが、平面レイアウトにおいては第２緩和領域１０３とつながっている。なお第３緩和領域２０３は平面レイアウトにおいて、第１緩和領域３とつながっていることが好ましいが、つながっていなくてもよい。
【００４９】
上記以外の構成については、上述した実施の形態１または２の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００５０】
本実施の形態によれば、低抵抗領域１０１がソースパッド電極４に電気的に接続されている。これにより、高速スイッチング時に第２緩和領域１０３を流れる変位電流が内面絶縁膜１０２の容量結合を介して低抵抗領域１０１を流れる際に、この電流を、ソースパッド電極４へまたはソースパッド電極４から、十分に流すことができる。よって、変位電流に起因しての電位降下の大きさがより抑制される。よって、この電位降下に起因しての、第２緩和領域１０３の電位とゲート電位との間の電圧の大きさがより抑制される。よって、第２緩和領域１０３と、ゲート電位を有する領域、具体的にはゲートパッド電極１４、との間での絶縁破壊がより確実に防止される。
【００５１】
＜実施の形態４＞
図１０は、本実施の形態４におけるＭＯＳＦＥＴ７０４（炭化珪素半導体装置）の構成を図７の線ＶＩＩＩ−ＶＩＩＩと同様の断面で示す部分断面図である。ＭＯＳＦＥＴ７０４において、ＭＯＳＦＥＴ７０３（図８：実施の形態３）と同様に、低抵抗領域１０１は、一部がコンタクト領域ＲＣに配置されている。コンタクト領域ＲＣにおいてコンタクト２１６が低抵抗領域１０１に接触することにより、ソースパッド電極４と低抵抗領域１０１との間でオーミック接合またはショットキー接合が設けられている。またＭＯＳＦＥＴ７０４（図１０）においては、コンタクト領域ＲＣにおいて低抵抗領域１０１とソースパッド電極４とがコンタクト２１５によって電気的に接続されている。このように、ＭＯＳＦＥＴ７０４には、実施の形態２で説明されたコンタクト２１５と、実施の形態３で説明されたコンタクト２１６との両方が設けられている。これにより、実施の形態２および３の両方の効果が得られる。なお上記以外の構成については、上述した実施の形態２または３の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００５２】
＜実施の形態５＞
図１１は、本実施の形態５におけるＭＯＳＦＥＴ７０５（炭化珪素装置）の非素子領域ＲＮにおける構成を示す部分断面図である。ＭＯＳＦＥＴ７０５は、実施の形態１（図４）の構成に、ｐ型を有する第１不純物領域１０７が付加された構成を有している。第１不純物領域１０７は、非素子領域ＲＮにおいてドリフト層１０上に配置されている。本実施の形態においては、第１不純物領域１０７は、エピタキシャル層３０の表面上に配置されており、層間絶縁膜５に覆われている。第１不純物領域１０７は、ソースパッド電極４に接続されていることが好ましいが、接続されていなくてもよい。また第１不純物領域１０７は、ベース領域７に接続されていることが好ましいが、接続されていなくてもよい。第１不純物領域１０７は、１×１０１４ｃｍ−３〜１×１０１８ｃｍ−３のアクセプタ濃度を有していることが好ましい。なお第１不純物領域１０７のアクセプタ濃度および厚みは均一でなくてもよい。上記以外の構成については、上述した実施の形態１〜４の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００５３】
本実施の形態によれば、第１不純物領域１０７が設けられることにより、ＭＯＳＦＥＴ７０５のオフ時に、層間絶縁膜５および内面絶縁膜１０２にかかる電界を抑制することができる。よって、これらの絶縁破壊を防止することができる。
【００５４】
また、ＭＯＳＦＥＴ７０５の高速スイッチング時に、低抵抗領域１０１および第２緩和領域１０３に流れる変位電流が、内面絶縁膜１０２の容量結合を介して第１不純物領域１０７にも流れる。よって、第２緩和領域１０３に沿った電位降下の大きさが抑制される。よって、この電位降下に起因しての、第２緩和領域１０３の電位とゲート電位との間の電圧の大きさが抑制される。よって、第２緩和領域１０３と、ゲート電位を有する領域、具体的にはゲートパッド電極１４、との間での絶縁破壊が防止される。
【００５５】
＜実施の形態６＞
図１２は、本実施の形態６におけるＭＯＳＦＥＴ７０６（炭化珪素半導体装置）の非素子領域ＲＮにおける構成を示す部分断面図である。ＭＯＳＦＥＴ７０６は接続領域１０９を有している。接続領域１０９は、第２トレンチ１１２の側面に隣接しており、第２緩和領域１０３と第１不純物領域１０７とに接続されている。接続領域１０９は、ｐ型を有しており、好ましくは１×１０１４ｃｍ−３〜１×１０１８ｃｍ−３のアクセプタ濃度を有している。なお、ＭＯＳＦＥＴ７０６中に、図１１に示されているように、接続領域１０９が設けられない断面が存在していてよい。また接続領域１０９は、図１２においては第２トレンチ１１２の両側に設けられているが、片側にのみ設けられていてもよい。また第２トレンチ１１２の一方側に設けられた接続領域１０９の配置と、第２トレンチ１１２の他方側に設けられた接続領域１０９の配置とが、第２トレンチ１１２の長手方向において異なっていてもよい。接続領域１０９のアクセプタ濃度および厚みは均一でなくてもよい。なお、上記以外の構成については、上述した実施の形態５の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００５６】
本実施の形態によれば、実施の形態５と同様の効果が得られる。さらに、ＭＯＳＦＥＴ７０６の高速スイッチング時に、低抵抗領域１０１および第２緩和領域１０３に流れる変位電流が接続領域１０９にも流れる。よって、第２緩和領域１０３に沿った電位降下の大きさが抑制される。よって、この電位降下に起因しての、第２緩和領域１０３の電位とゲート電位との間の電圧の大きさが抑制される。よって、第２緩和領域１０３と、ゲート電位を有する領域、具体的にはゲートパッド電極１４、との間での絶縁破壊が防止される。
【００５７】
図１３は、本実施の形態６の変形例におけるＭＯＳＦＥＴ７０６Ｖ（炭化珪素装置）の構成を図７の線ＶＩＩＩ−ＶＩＩＩと同様の断面で示す部分断面図である。本変形例においては、上述した図１２の構成が実施の形態２（図８）に適用されており、かつ、接続領域１０９Ｖが設けられている。接続領域１０９Ｖは、第３トレンチ２１２の、非素子領域ＲＮに面する側面に設けられている。接続領域１０９Ｖは、第３緩和領域２０３と第１不純物領域１０７とを互いにつないでいる。接続領域１０９Ｖはｐ型を有している。接続領域１０９Ｖのアクセプタ濃度は、１×１０１４ｃｍ−３〜１×１０１８ｃｍ−３の範囲が好ましく、接続領域１０９のものと同様であってよい。なお接続領域１０９Ｖのアクセプタ濃度および厚みは均一でなくてもよい。
【００５８】
本変形例によれば、第２緩和領域１０３に流れる変位電流が、接続領域１０９と第１不純物領域１０７と接続領域１０９Ｖとを介して、第３緩和領域２０３へ流れることができる。よってこの電流は、第３緩和領域２０３に接するコンタクト２１５においてソースパッド電極４へ流れることができる。よって、第２緩和領域１０３に沿った電位降下の大きさを、より抑制することができる。
【００５９】
＜実施の形態７＞
図１４は、本実施の形態７におけるＭＯＳＦＥＴ７０７（炭化珪素装置）の非素子領域ＲＮにおける構成を示す部分断面図である。ＭＯＳＦＥＴ７０７は、実施の形態５（図１１）の構成に、ｎ型を有する第２不純物領域１０８が付加された構成を有している。第２不純物領域１０８は、第１不純物領域１０７上に設けられている。言い換えれば、第１不純物領域１０７は、第２不純物領域１０８の直下において、ドリフト層１０上に配置されている。第２不純物領域１０８は、１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３のドナー濃度を有していることが好ましい。なお第２不純物領域１０８のドナー濃度および厚みは均一でなくてもよい。また第２不純物領域１０８はソースパッド電極４に接続されていることが好ましいが、接続されていなくてもよい。上記以外の構成については、上述した実施の形態５または６の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００６０】
本実施の形態によれば、ＭＯＳＦＥＴ７０７の高速スイッチング時に低抵抗領域１０１および第２緩和領域１０３に流れる変位電流が、内面絶縁膜１０２の容量結合を介して第１不純物領域１０７および第２不純物領域１０８へ流れることができる。具体的には、第２不純物領域１０８がソースパッド電極４に接続されている場合、電子が第２不純物領域１０８からソースパッド電極４に流れることができる。また第２不純物領域１０８がソースパッド電極４に接続されていない場合であっても、電子が、第２不純物領域１０８と、第１不純物領域１０７とを順に通って、ソースパッド電極４に流れることができる。よって、第２緩和領域１０３に沿った電位降下の大きさを、より抑制することができる。よって、この電位降下に起因しての、第２緩和領域１０３の電位とゲート電位との間の電圧の大きさが、より抑制される。よって、第２緩和領域１０３と、ゲート電位を有する領域、具体的にはゲートパッド電極１４、との間での絶縁破壊が、より確実に防止される。
【００６１】
＜実施の形態８＞
図１５は、本実施の形態８におけるＭＯＳＦＥＴ７０８（炭化珪素装置）の非素子領域ＲＮにおけるエピタキシャル層３０の構成を示す部分平面図である。図１６は、図１５の線ＸＶＩ−ＸＶＩに沿う部分断面図である。
【００６２】
本実施の形態においては、複数の第２トレンチ１１２が間隔を空けて配置されている。具体的には、図１５において、これらの各々が縦方向に延びており、これらは横方向において互いに間隔を空けて分離されている。第２緩和領域１０３は、第２トレンチ１１２の下方、具体的にはその底面上、に配置されている。これにより複数の第２緩和領域１０３が、互いに分離されて配置されている。図１５においては、これらの各々が縦方向に延びており、これらは横方向において、ドリフト層１０によって互いに分離されている。なお、上記以外の構成については、上述した実施の形態１〜７の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００６３】
本実施の形態によれば、図１５に示されているように、非素子領域ＲＮの平面レイアウトとして、シンプルな平面レイアウトを用いることができる。具体的には、一の方向（図１５における横方向）に配列されたラインアンドスペースの平面レイアウトを用いることができる。これにより、ＭＯＳＦＥＴの信頼性を高めることができる。
【００６４】
＜実施の形態９＞
図１７は、本実施の形態９におけるＭＯＳＦＥＴ７０９（炭化珪素装置）の非素子領域ＲＮにおけるエピタキシャル層３０の構成を示す部分平面図である。図１８は、図１７の線ＸＶＩＩＩ−ＸＶＩＩＩに沿う部分断面図である。
【００６５】
ＭＯＳＦＥＴ７０９においては、第２緩和領域１０３は、複数の延在緩和領域１０３Ｘと、少なくとも１つの接続緩和領域１０３Ｙとを含む。複数の延在緩和領域１０３Ｘは互いに分離されており、その各々は一の方向（図中、縦方向）に延在している。接続緩和領域１０３Ｙは、複数の延在緩和領域１０３Ｘのうち隣り合うものを互いに接続している。ＭＯＳＦＥＴ７０９においては、接続緩和領域１０３Ｙは、延在緩和領域１０３Ｘのうち互いに隣り合う対のすべてに設けられている。
【００６６】
図１９は、本実施の形態９の変形例におけるＭＯＳＦＥＴ７０９Ｖ（炭化珪素装置）の非素子領域ＲＮにおけるエピタキシャル層３０の構成を、図１７と同様の視野で示す部分平面図である。ＭＯＳＦＥＴ７０９Ｖにおいては、接続緩和領域１０３Ｙは、延在緩和領域１０３Ｘのうち互いに隣り合う対の一部にのみ設けられている。
【００６７】
上記以外の構成については、上述した実施の形態８の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００６８】
本実施の形態によれば、第２緩和領域１０３に接続緩和領域１０３Ｙが設けられている。これにより、高速スイッチング時に低抵抗領域１０１および第２緩和領域１０３に流れる変位電流の非素子領域ＲＮ内における分布の不均一性が抑制される。よって、第２緩和領域１０３に沿った電位降下の大きさの分布の不均一性が抑制される。よって、この電位降下に起因しての第２緩和領域１０３とゲートパッド電極１４との間の電圧が局所的に増大することが抑制される。よって、第２緩和領域１０３とゲートパッド電極１４との間での絶縁破壊がより確実に防止される。
【００６９】
＜実施の形態１０＞
図２０は、本実施の形態１０におけるＭＯＳＦＥＴ７１０（炭化珪素装置）の非素子領域ＲＮにおけるエピタキシャル層３０の構成を示す部分平面図である。本実施の形態においては、延在緩和領域１０３Ｘの各々は、その延在方向（図中、縦方向）において互いに分離された複数の部分を有している。言い換えれば、延在緩和領域１０３Ｘの各々は、連続的にではなく離散的に延在している。上記以外の構成については、上述した実施の形態９（図１９）の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。本実施の形態によっても、接続緩和領域１０３Ｙが設けられることによって、実施の形態９に近い効果が得られる。
【００７０】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
【符号の説明】
【００７１】
ＲＣ  コンタクト領域、ＲＥ  素子領域、ＲＮ  非素子領域、１  ゲート電極、２  ゲート絶縁膜、３  第１緩和領域、４  ソースパッド電極、５  層間絶縁膜、６  高濃度領域、７  ベース領域、８  ソース領域、１０９  接続領域、１０  ドリフト層、１１  基板（炭化珪素半導体基板）、１２  第１トレンチ、１４  ゲートパッド電極、３０  エピタキシャル層、１０１  低抵抗領域、１０２  内面絶縁膜、１０３  第２緩和領域、１０４  ドレイン電極、１０７  第１不純物領域、１０８  第２不純物領域、１１２  第２トレンチ、２０３  第３緩和領域、２１２  第３トレンチ、７０１〜７１０，７０１Ｖ，７０６Ｖ，７０９Ｖ  ＭＯＳＦＥＴ（炭化珪素半導体装置）。
【図１】
2019159351.tif 000003
【図２】
2019159351.tif 000004
【図３】
2019159351.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【国際調査報告】
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