(57)【要約】  ＩＯセルが配置された半導体集積回路装置について、多層配線を利用して電源電圧降下を抑制可能にする。複数の配線層に形成された電源配線（４１ａ，４１ｂ，４１ｃ）が、ＩＯセル（１０）の並びと同じＸ方向に延びている。電源ＩＯセル（２１）の領域において、電源配線（４１ｂ）が形成されていない配線層に、Ｙ方向に延びる電源配線（５１）が配置されており、かつ、Ｘ方向における両端において、Ｙ方向における、信号ＩＯセル（１１）の領域に形成された電源配線（４１ｂ）と同じ位置に、配線片（６１ａ，６１ｂ）が配置されている。
2018180010.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路装置であって、
第１方向に並べて配置された複数のＩＯセルからなるＩＯセル列と、
前記ＩＯセル列の領域に、前記第１方向に延びるように複数の配線層において形成されており、第１電源電圧を供給する第１電源配線とを備え、
前記複数のＩＯセルは、信号の入力、出力または入出力を行う信号ＩＯセルと、第２電源電圧の供給を行う電源ＩＯセルとを含み、
前記第１電源配線は、前記複数の配線層の１つである第１層において、前記信号ＩＯセルの領域に形成されている一方、前記電源ＩＯセルの領域に形成されておらず、
前記電源ＩＯセルの領域における、前記第１層において、
前記第１方向と垂直をなす第２方向に延びるように、前記第２電源電圧を供給する第２電源配線が配置されており、かつ、
前記第１方向における両端において、前記第２方向における、前記信号ＩＯセルの領域に形成された前記第１電源配線と同じ位置に、配線片が配置されている
ことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記第１電源配線は、前記複数の配線層のうち前記第１層以外の第２層において、前記電源ＩＯセルの領域に形成されており、
前記配線片は、前記第２層に形成された前記第１電源配線と、コンタクトを介して接続されている
ことを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、
前記第１電源電圧と前記第２電源電圧とは、同一電圧である
ことを特徴とする半導体集積回路装置。
【請求項４】
請求項１記載の半導体集積回路装置において、
前記ＩＯセル列の領域に、前記第１方向に延びるように、複数の配線層において形成されており、前記第２電源電圧を供給する第３電源配線とを備え、
前記第３電源配線は、前記第１層において、前記信号ＩＯセルの領域および前記電源ＩＯセルの領域に形成されており、
前記電源ＩＯセルの領域における、前記第１層において、前記第３電源配線は前記第２電源配線と接続されている
ことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、外部とのインターフェースに関わる入出力セル（ＩＯセル）が配置された半導体集積回路装置に関する。
【背景技術】
【０００２】
半導体集積回路では、微細化に伴う低電圧化により、回路内における電源電圧降下の抑制に対する要求がより一層厳しくなっている。その一方で、半導体集積回路では、高集積化による消費電力の増加や配線の高抵抗化が進んでいる。このため、外部から供給される電源を、電源電圧降下を抑制するために、より低抵抗で内部回路に供給することが益々困難になっている。【０００３】
特許文献１では、ＩＯ領域に配置するフィラーセルにおいて、ＩＯセル内のリング電源配線を半導体チップ内部の電源配線と接続することによって、電源電圧降下を抑制する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２６８６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
現在、半導体集積回路では、微細化の進展とともに、配線層の多層化が進んでいる。ところが、特許文献１では、多層配線を効果的に利用して電源電圧降下を抑制する技術については、何ら検討がなされていない。【０００６】
本開示は、ＩＯセルが配置された半導体集積回路装置について、多層配線を利用して電源電圧降下を抑制可能になる構成を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本開示の一態様では、半導体集積回路装置であって、第１方向に並べて配置された複数のＩＯセルからなるＩＯセル列と、前記ＩＯセル列の領域に、前記第１方向に延びるように複数の配線層において形成されており、第１電源電圧を供給する第１電源配線とを備え、前記複数のＩＯセルは、信号の入力、出力または入出力を行う信号ＩＯセルと、第２電源電圧の供給を行う電源ＩＯセルとを含み、前記第１電源配線は、前記複数の配線層の１つである第１層において、前記信号ＩＯセルの領域に形成されている一方、前記電源ＩＯセルの領域に形成されておらず、前記電源ＩＯセルの領域における、前記第１層において、前記第１方向と垂直をなす第２方向に延びるように、前記第２電源電圧を供給する第２電源配線が配置されており、かつ、前記第１方向における両端において、前記第２方向における、前記信号ＩＯセルの領域に形成された前記第１電源配線と同じ位置に、配線片が配置されている。【０００８】
この態様によると、第１電源電圧を供給する第１電源配線が、ＩＯセル列の領域を、ＩＯセルの並びと同じ第１方向に延びている。この第１電源配線は、複数の配線層において形成されている。これにより、電源配線の抵抗を低減することができ、電源電圧降下を抑制することができる。また、電源ＩＯセルの領域において、第１電源配線が形成されていない配線層である第１層において、第１方向と垂直をなす第２方向に延びており、第２電源電圧を供給する第２電源配線が配置されている。これにより、外部接続パッドからコア領域への電源供給を行うことができるので、電源電圧降下を抑制することができる。さらに、電源ＩＯセルの領域における第１層において、第１方向における両端において、第２方向における信号ＩＯセルの領域に形成された第１電源配線と同じ位置に、配線片が配置されている。これにより、電源ＩＯセル同士の間において、配線のデザインルールエラーが発生することを防ぐことができる。
【発明の効果】
【０００９】
本開示に係る半導体集積回路装置によると、多層配線を利用して、電源電圧降下を抑制することができる。また、配線のデザインルールエラーが発生することを防ぐことができる。
【図面の簡単な説明】
【００１０】
【図１】実施形態に係る半導体集積回路装置の全体構成を模式的に示す平面図
【図２】第１実施形態におけるＩＯ領域の構成例を示す平面図
【図３】（ａ）〜（ｃ）は図２の構成例を配線層別に示した平面図
【図４】図２の構成例の設計方法を説明するための図
【図５】（ａ）〜（ｃ）は図２の構成の対比例を示す平面図
【図６】（ａ）〜（ｃ）は第２実施形態におけるＩＯ領域の構成例を示す平面図
【図７】（ａ）〜（ｃ）は図６の構成の対比例を示す平面図
【図８】他の設計方法を説明するための図
【図９】他の設計方法を説明するための図
【発明を実施するための形態】
【００１１】
以下、実施の形態について、図面を参照して説明する。
【００１２】
（第１実施形態）
図１は実施形態に係る半導体集積回路装置（半導体チップ）の全体構成を模式的に示す平面図である。図１に示す半導体集積回路装置１は、内部コア回路が形成されたコア領域２と、コア領域２の周囲に設けられ、インターフェース回路（ＩＯ回路）が形成されたＩＯ領域３とを備えている。ＩＯ領域３には、半導体集積回路装置１の周辺部を囲むように、ＩＯセル列５が設けられている。図１では図示を簡略化しているが、ＩＯセル列５には、インターフェース回路を構成する複数のＩＯセル１０が並んでいる。
【００１３】
ここでは、ＩＯセル１０は、信号の入力、出力または入出力を行う信号ＩＯセル１１、接地電位（電源電圧ＧＮＤ）を供給するためのＧＮＤＩＯセル２１、主にＩＯ領域３に向けて電源（電源電圧ＶＤＤＩＯ）を供給するためのＩＯ電源ＩＯセル２２、および、主にコア領域２に向けて電源（電源電圧ＶＤＤ）を供給するためのコア電源ＩＯセル２３を含む。ＶＤＤＩＯはＶＤＤよりも高く、例えば、ＶＤＤＩＯは３．３Ｖ、ＶＤＤは１．０Ｖである。本開示では、ＧＮＤＩＯセル、ＩＯ電源ＩＯセルおよびコア電源ＩＯセルを、適宜、まとめて電源ＩＯセルと呼ぶ。
【００１４】
ＩＯ領域３には、ＩＯセル１０が並ぶ方向に延びる電源配線４が設けられている。ここでは、電源配線４は、ＶＤＤＩＯを供給する電源配線４１、ＧＮＤを供給する電源配線４２、および、ＶＤＤを供給する電源配線４３を含む。また図１では図示を省略しているが、半導体集積回路装置１には、複数の外部接続パッドが配置されている。
【００１５】
図２は本実施形態に係る半導体集積回路装置１のＩＯ領域３の構成例を示す平面図であり、図１の部分Ｗの拡大図に相当する。また図３は、図２の構成を電源配線４が形成された配線層別に示した平面図である。なお、図２および図３では、ＩＯセル１０の内部構成や信号配線等については図示を省略している。以下の平面図においても同様である。
【００１６】
図２において、ＩＯセル列５は、Ｘ方向（図面横方向、半導体集積回路装置１の外辺に沿う方向であり、第１方向に相当する）に並ぶ複数のＩＯセル１０、具体的には、信号ＩＯセル１１、並びに、電源セルであるＧＮＤＩＯセル２１、ＩＯ電源ＩＯセル２２およびコア電源ＩＯセル２３を備えている。ここでは、ＩＯセル１０の高さすなわちＹ方向（図面縦方向、第１方向と垂直をなす第２方向に相当する）のサイズは同一としている。また、ＩＯセル１０同士の間に、その隙間を埋めるためのフィラーセル３１，３２，３３が配置されている。ＩＯセル列５の領域には、Ｘ方向に延びる複数の電源配線４、具体的には、ＶＤＤＩＯを供給する電源配線４１、ＧＮＤを供給する電源配線４２、および、ＶＤＤを供給する電源配線４３が設けられている。
【００１７】
信号ＩＯセル１１には、半導体集積回路装置１の外部との間、または、コア領域２との間で信号のやりとりを行うために必要な回路、例えば、レベルシフタ回路、出力バッファ回路、ＥＳＤ回路等が含まれる。これらの回路には、電源配線４から電源が供給される。ＧＮＤＩＯセル２１、ＩＯ電源ＩＯセル２２およびコア電源ＩＯセル２３は、外部接続パッドに供給される各電源を半導体集積回路装置１の内部に供給するものであり、ＥＳＤ回路等を含む。
【００１８】
図３では、電源配線４は、３層（第Ｎ層、第（Ｎ＋１）層、第（Ｎ＋２）層）の配線層に形成されている。Ｎは１以上の整数であり、例えばＮ＝４とすると、電源配線４は第４〜６層に形成されたものとなる。図３に示すように、信号ＩＯセル１１の領域では、電源配線４は３層の配線層のいずれにも形成されており、各層の配線はコンタクト４８によって接続されている。すなわち、電源配線４１は、第Ｎ層の配線４１ａ、第（Ｎ＋１）層の配線４１ｂ、および、第（Ｎ＋２）層の配線４１ｃを含む。同様に、電源配線４２は、第Ｎ層の配線４２ａ、第（Ｎ＋１）層の配線４２ｂ、および、第（Ｎ＋２）層の配線４２ｃを含む。電源配線４３は、第Ｎ層の配線４３ａ、第（Ｎ＋１）層の配線４３ｂ、および、第（Ｎ＋２）層の配線４３ｃを含む。フィラーセル３１，３２，３３の領域においても、電源配線４は３層の配線層に形成されている。なお、図示しているコンタクト４８は、当該配線をその下層の配線と接続するものである。
【００１９】
一方、電源ＩＯセルの領域では、Ｘ方向に延びる電源配線４は、第（Ｎ＋１）層には形成されておらず、第Ｎ層および第（Ｎ＋２）層にのみ形成されている。そして、電源ＩＯセルの領域では、第（Ｎ＋１）層において、Ｙ方向に延びる電源配線が設けられている。具体的には、第（Ｎ＋１）層において、ＧＮＤＩＯセル２１には、Ｙ方向に延びており、ＧＮＤを供給する電源配線５１が設けられており、ＩＯ電源セル２２には、Ｙ方向に延びており、ＶＤＤＩＯを供給する電源配線５２が設けられており、コア電源セル２３には、Ｙ方向に延びており、ＶＤＤを供給する電源配線５３が設けられている。電源配線５１は、ＧＮＤを供給する電源配線４２を構成する配線４２ａ，４２ｃとコンタクト４８を介して接続されている。電源配線５２は、ＶＤＤＩＯを供給する電源配線４１を構成する配線４１ａ，４１ｃとコンタクト４８を介して接続されている。電源配線５３は、ＶＤＤを供給する電源配線４３を構成する配線４３ａ，４３ｃとコンタクト４８を介して接続されている。
【００２０】
さらに、第（Ｎ＋１）層において、電源ＩＯセルの領域には、Ｘ方向における両端において、Ｙ方向における電源配線４の配置位置と同じ位置に、配線片が形成されている。具体的には例えば、ＧＮＤＩＯセル２１の領域には、Ｘ方向における両端において、Ｙ方向における電源配線４１の配置位置と同じ位置に、配線片６１ａ，６１ｂが形成されている。配線片６１ａ，６１ｂは、電源配線４１を構成する配線４１ａ，４１ｃとコンタクト４８を介して接続されている。また、ＧＮＤＩＯセル２１の領域には、Ｘ方向における両端において、Ｙ方向における電源配線４２の配置位置と同じ位置に、配線片６２ａ，６２ｂが形成されている。配線片６２ａ，６２ｂは、電源配線４２を構成する配線４２ａ，４２ｃとコンタクト４８を介して接続されている。また、ＧＮＤＩＯセル２１の領域には、Ｘ方向における両端において、Ｙ方向における電源配線４３の配置位置と同じ位置に、配線片６３ａ，６３ｂが形成されている。配線片６３ａ，６３ｂは、電源配線４３を構成する配線４３ａ，４３ｃとコンタクト４８を介して接続されている。また詳細な説明は省略するが、ＩＯ電源ＩＯセル２２やコア電源ＩＯセル２３の領域にも、ＧＮＤＩＯセル２１の領域と同様に、Ｘ方向における両端において、Ｙ方向における電源配線４の配置位置と同じ位置に、配線片が形成されている。
【００２１】
図２および図３に示すようなＩＯセル列５の設計は、例えば以下のように行われる。図４に示すように、フィラーセルとして、セル幅の異なる複数のセル種を準備する。ここでは、セル幅が０．０１μｍ、１μｍ、５μｍ、１０μｍのセル種を準備するものとする。そして、ＩＯセル列５の設計工程において、各種のＩＯセル１０を所望の位置に配置する。このとき、ＩＯセル１０同士の間をフィラーセルで埋めることができるように配置する。例えば、ここではフィラーセルの最小セル幅が０．０１μｍなので、ＩＯセル１０のＸ方向における配置は、０．０１μｍ単位のグリッド上に乗せることによって行うものとする。そしてＩＯセル１０を配置した後、その間隔を埋めるように、フィラーセルを配置する。例えば、ｋμｍ（ｋは１以上の整数）の間隔に対しては、セル幅１μｍのフィラーセルをｋ個配置すればよい。
【００２２】
以上のような構成により、次のような作用効果が得られる。ＩＯセル列５の領域においてＸ方向に延びる電源配線４が多層配線で構成されているので、電源配線４の抵抗を低く抑えることができ、電源電圧降下を抑制することができる。また、電源ＩＯセル２１，２２，２３に設けられたＹ方向に延びる電源配線５１，５２，５３によって、外部接続パッドからコア領域２への電源供給を行うことができるので、電源電圧降下を抑制することができる。
【００２３】
また、本実施形態では、第（Ｎ＋１）層において、ＧＮＤＩＯセル２１の領域には、Ｘ方向における両端において、Ｙ方向における電源配線４の配置位置と同じ位置に、配線片６１ａ，６１ｂ，６２ａ，６２ｂ，６３ａ，６３ｂが形成されている。同様に、ＩＯ電源ＩＯセル２２およびコア電源ＩＯセル２３の領域にも、Ｘ方向における両端において、Ｙ方向における電源配線４の配置位置と同じ位置に、配線片が形成されている。このため、電源ＩＯセル同士の間に配置されたフィラーセルにおいて、配線のデザインルールエラー（ＤＲＣエラー）が発生することを防ぐことができる。
【００２４】
図５は図２および図３の構成の対比例を示す平面図である。図５の構成は、図３の構成とほぼ同様である。ただし、電源ＩＯセルすなわちＧＮＤＩＯセル２１Ｃ、ＩＯ電源ＩＯセル２２Ｃおよびコア電源ＩＯセル２３Ｃの領域に、Ｘ方向における両端において、配線片が形成されていない点が、図３と異なっている。図５の構成では、第（Ｎ＋１）層において、ＧＮＤＩＯセル２１ＣとＩＯ電源ＩＯセル２２Ｃとの間に挿入されたフィラーセル３２、および、ＩＯ電源ＩＯセル２２Ｃとコア電源ＩＯセル２３Ｃとの間に挿入されたフィラーセル３３におけるＸ方向の配線が、他の配線とは独立した形態になっている。この場合、フィラーセルのセル幅が極小であると、このＸ方向の配線に関して、例えば最小線幅ルールエラーや最小面積ルールエラーのようなデザインルールエラーが発生してしまう。もちろん、フィラーセルのセル幅を十分大きなものにすればデザインルールエラーは発生しないが、この場合には、ＩＯセル列の面積が増加してしまうことになり、また、ＩＯセル１０の配置の自由度が下がることになる。本実施形態によって、このような問題を回避することができる。
【００２５】
（第２実施形態）
図６は第２実施形態に係る半導体集積回路装置１のＩＯ領域３の構成例を示す平面図であり、図１の部分Ｗの拡大図に相当する。なお、図６は図３と同様に、電源配線４が形成された配線層別に示している。
【００２６】
図６の構成は、図３の構成とほぼ同様である。異なっているのは、第（Ｎ＋１）層において、電源ＩＯセルの領域に、Ｘ方向に延びる電源配線４１，４２，４３のうち当該電源ＩＯセルが供給する電源電圧と同じ電源電圧を供給する電源配線が形成されている点である。そして、形成された電源配線は、Ｙ方向に延びる電源配線と接続されている。具体的には、例えばＧＮＤＩＯセル２１Ａの領域に、電源配線４２を構成する配線４２Ａが形成されており、Ｙ方向に延びる電源配線５１と接続されている。配線４２Ａは、電源配線４２を構成する配線４２ａ，４２ｃとコンタクト４８を介して接続されている。また、ＩＯ電源ＩＯセル２２Ａの領域に、電源配線４１を構成する配線４１Ａが形成されており、Ｙ方向に延びる電源配線５２と接続されている。配線４１Ａは、電源配線４１を構成する配線４１ａ，４１ｃとコンタクト４８を介して接続されている。また、コア電源ＩＯセル２３Ａの領域に、電源配線４３を構成する配線４３Ａが形成されており、Ｙ方向に延びる電源配線５３と接続されている。配線４３Ａは、電源配線４３を構成する配線４３ａ，４３ｃとコンタクト４８を介して接続されている。
【００２７】
本実施形態によると、第１実施形態と同様の作用効果が得られる。すなわち、ＩＯセル列５の領域をＸ方向に延びる電源配線４が多層配線で構成されているので、電源配線４の抵抗を低く抑えることができ、電源電圧降下を抑制することができる。また、電源ＩＯセル２１Ａ，２２Ａ，２３Ａに設けられたＹ方向に延びる電源配線５１，５２，５３によって、外部接続パッドからコア領域２への電源供給を行うことができるので、電源電圧降下を抑制することができる。また、第（Ｎ＋１）層において、ＧＮＤＩＯセル２１Ａの領域には、Ｘ方向における両端において、Ｙ方向における電源配線４の配置位置と同じ位置に、配線片６１ａ，６１ｂ，６３ａ，６３ｂが形成されている。同様に、ＩＯ電源ＩＯセル２２Ａおよびコア電源ＩＯセル２３Ａの領域にも、Ｘ方向における両端において、Ｙ方向における電源配線４の配置位置と同じ位置に、配線片が形成されている。このため、電源ＩＯセル同士の間に配置されたフィラーセルにおいて、配線のデザインルールエラーが発生することを防ぐことができる。
【００２８】
さらに、第（Ｎ＋１）層において、ＧＮＤＩＯセル２１Ａの領域において、Ｘ方向に延びる電源配線４２Ａが形成されており、Ｙ方向に延びる電源配線５１と接続されている。同様に、ＩＯ電源ＩＯセル２２Ａの領域において、Ｘ方向に延びる電源配線４１Ａが形成されており、Ｙ方向に延びる電源配線５２と接続されている。コア電源ＩＯセル２３Ａの領域において、Ｘ方向に延びる電源配線４３Ａが形成されており、Ｙ方向に延びる電源配線５３と接続されている。これにより、電源配線４の抵抗をさらに低く抑えることができ、電源電圧降下をより一層抑制することができる。
【００２９】
図７は図６の構成の対比例を示す平面図である。図７の構成は、図６の構成とほぼ同様である。ただし、電源ＩＯセル、すなわちＧＮＤＩＯセル２１Ｄ、ＩＯ電源ＩＯセル２２Ｄおよびコア電源ＩＯセル２３Ｄの領域に、Ｘ方向における両端において、配線片が形成されていない点が、図６と異なっている。図７の構成では、第（Ｎ＋１）層において、ＧＮＤＩＯセル２１ＤとＩＯ電源ＩＯセル２２Ｄとの間に挿入されフィラーセル３２、および、ＩＯ電源ＩＯセル２２Ｄとコア電源ＩＯセル２３Ｄとの間に挿入されたフィラーセル３３のＸ方向の配線の一部が、他の配線とは独立した形態になっている。この場合、フィラーセルのセル幅が極小であると、この配線に関して、例えば最小線幅ルールエラーや最小面積ルールエラーのようなデザインルールエラーが発生してしまう。もちろん、フィラーセルのセル幅を十分大きなものにすれば、ＤＲＣエラーは発生しないが、この場合には、ＩＯセル列の面積が増加してしまうことになり、また、ＩＯセルの配置の自由度が下がる。なお、フィラーセル３２，３３の配線のうち、ＧＮＤＩＯセル２１Ｄに設けられた配線４２Ａ、ＩＯ電源ＩＯセル２２Ｄに設けられた配線４１Ａ、および、コア電源ＩＯセル２３Ｄに設けられた配線４３Ａと接続された配線については、ＤＲＣエラーの問題は解消している。ただし、その他の配線に関しては、ＤＲＣエラーの問題が残っている。本実施形態により、このような問題を回避することができる。
【００３０】
（他の設計手法の例）
上述の実施形態では、電源ＩＯセルが、Ｘ方向における両端に形成された配線片を備えているものとした。そして、このような電源ＩＯセルと、信号ＩＯセルとを並べて配置し、そのＩＯセル同士の間にフィラーセルを配置して、ＩＯセル列５を設計するものとした。ただし、上述の実施形態に係る構成例は、他の設計手法によっても実現することができる。
【００３１】
例えば、図８に示すように、セル幅が小さいフィラーセルとして、セル幅よりも長い配線を有するセル種を準備する。ここでは、セル幅が０．０１μｍ、１μｍのセル種について、セル幅よりも十分に長い配線を持たせている。この配線の長さは、他の配線とは独立して配置されたとしても、ＤＲＣエラーが発生しない長さとしている。そして、ＩＯセル１０として、信号ＩＯセル１１と、Ｘ方向における両端に配線片が形成されていない電源ＩＯセル２１Ｃ，２２Ｃ，２３Ｃを配置し、ＩＯセル１０同士の間をフィラーセルによって埋める。
【００３２】
この設計手法によって、例えばセル幅が１μｍのフィラーセルがＩＯセル同士の間に配置されると、電源ＩＯセルの領域には、Ｘ方向における両端において、Ｙ方向における電源配線４の配置位置と同じ位置に、配線片が位置することになる。すなわち、このような設計手法によっても、上述の実施形態のようなＩＯセル列５の構成を実現することができる。
【００３３】
また、フィラーセルを用いない設計手法も可能である。例えば図９に示すように、ＩＯセル同士の間の領域に、ラウターによって、配線を配置してもよい。図９では、第（Ｎ＋１）層の配線層を示している。この場合の設計方法は次のとおりである。まず、各種のＩＯセル（信号ＩＯセル１１および電源ＩＯセル２１，２２，２３）を所望の位置に配置する。そして、ＩＯセル同士の間の領域に、ラウターによって配線を引く。具体的には、電源配線４１，４２，４３が形成された配線層（ここでは第Ｎ〜第（Ｎ＋２）層）において、Ｘ方向に延びる配線を、Ｙ方向において電源配線４１，４２，４３が配置された位置に配置する。これにより、例えば、電源ＩＯセル２１が備えている配線片６１ａ，６１ｂ，６２ａ，６２ｂ，６３ａ，６３ｂは、ラウターによる配線と接続される。もし可能であれば、ラウターによる配線に、上層または下層配線と接続するためのコンタクトを配置してもよい。
【００３４】
この方法によって、上述の実施形態と同様のレイアウト構成が得られる。またこの方法では、ＩＯセル同士の間隔がフィラーセルのセル幅によって制約されることがないので、ＩＯセルの配置の自由度がより高くなる。また、ＩＯセル同士の間隔が非常に広くなった場合でも、ＩＯセル同士の間に、電源ＩＯセルにおいてＹ方向に延びる電源配線を形成する配線層（ここでは第（Ｎ＋１）層）において、Ｘ方向に延びる電源配線を生成することができるので、フィラーセルを用いる方法と同様に、ＩＯセル列に形成されたリング電源配線の抵抗を十分低く抑えることができる。
【００３５】
なお、上述した各実施形態では、ＩＯセル列５は、半導体集積回路装置１の周辺部を囲むように設けられているものとしたが、これに限られるものではなく、例えば、半導体集積回路装置１の周辺部の一部に設けられていてもよい。また、本実施形態の構成は、ＩＯセル列５の全体にわたって適用されている必要はなく、その一部の範囲において適用されていればよい。
【産業上の利用可能性】
【００３６】
本開示によると、ＩＯセルが配置された半導体集積回路装置について、多層配線を利用して電源電圧降下を抑制可能になるので、例えば、ＬＳＩの性能向上に有用である。
【符号の説明】
【００３７】
１  半導体集積回路装置
４  電源配線
５  ＩＯセル列
１０  ＩＯセル
１１  信号ＩＯセル
２１，２１Ａ  ＧＮＤＩＯセル（電源ＩＯセル）
２２，２２Ａ  ＩＯ電源ＩＯセル（電源ＩＯセル）
２３，２３Ａ  コア電源ＩＯセル（電源ＩＯセル）
４１，４１ａ〜４１ｃ，４１Ａ  電源配線
４２，４２ａ〜４２ｃ，４２Ａ  電源配線
４３，４３ａ〜４３ｃ，４３Ａ  電源配線
４８  コンタクト
５１，５２，５３  電源配線
６１ａ，６１ｂ，６２ａ，６２ｂ，６３ａ，６３ｂ  配線片
【図１】
2018180010.tif 000003
【図２】
2018180010.tif 000004
【図３】
2018180010.tif 000005
【図４】
2018180010.tif 000006
【図５】
2018180010.tif 000007
【図６】
2018180010.tif 000008
【図７】
2018180010.tif 000009
【図８】
2018180010.tif 000010
【図９】
2018180010.tif 000011
【手続補正書】
【提出日】令和1年8月2日(2019.8.2)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
一方、電源ＩＯセルの領域では、Ｘ方向に延びる電源配線４は、第（Ｎ＋１）層には形成されておらず、第Ｎ層および第（Ｎ＋２）層にのみ形成されている。そして、電源ＩＯセルの領域では、第（Ｎ＋１）層において、Ｙ方向に延びる電源配線が設けられている。具体的には、第（Ｎ＋１）層において、ＧＮＤＩＯセル２１には、Ｙ方向に延びており、ＧＮＤを供給する電源配線５１が設けられており、ＩＯ電源ＩＯセル２２には、Ｙ方向に延びており、ＶＤＤＩＯを供給する電源配線５２が設けられており、コア電源ＩＯセル２３には、Ｙ方向に延びており、ＶＤＤを供給する電源配線５３が設けられている。電源配線５１は、ＧＮＤを供給する電源配線４２を構成する配線４２ａ，４２ｃとコンタクト４８を介して接続されている。電源配線５２は、ＶＤＤＩＯを供給する電源配線４１を構成する配線４１ａ，４１ｃとコンタクト４８を介して接続されている。電源配線５３は、ＶＤＤを供給する電源配線４３を構成する配線４３ａ，４３ｃとコンタクト４８を介して接続されている。
【国際調査報告】
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