(57)【要約】アナログ回路を別途設けるレゾルバデジタル変換器は、レゾルバの角度の意味するアークタンジェントには、±９０°に不連続点が生じる。そのため、アナログ回路であるトラッキングループ回路が必要であった。外部から供給される回転検出センサの回転検出信号を、デジタル信号に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器から出力されるデジタル信号から、前記経典検出センサの角度を演算するロジック回路を構成する論理部と、を備え、前記増幅器、前記Ａ／Ｄ変換器、前記論理部が、同一チップ又は同一パッケージ内に実装されている、レゾルバ信号の演算処理装置が提供される。
2018207800.tif 000002
【特許請求の範囲】
【請求項１】
外部から供給される回転検出センサの回転検出信号を、デジタル信号に変換するＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器から出力されるデジタル信号から、前記経典検出センサの角度を演算するロジック回路を構成する論理部と、を備え、
前記増幅器、前記Ａ／Ｄ変換器、前記論理部が、同一チップ又は同一パッケージ内に実装されている、レゾルバ信号の演算処理装置。
【請求項２】
前記回転検出センサは、励磁コイル、および前記励磁コイルの励磁信号に応じて信号を検出する第１検出コイルと第２検出コイルを備え、前記第１及び第２検出コイルは、互いに９０°位相がずれて、前記励磁コイル周辺に配置されており、
前記Ａ／Ｄ変換器は、前記第１検出コイルから発信するアナログ信号Ｓ１と、前記第２検出コイルから発生するアナログ信号Ｓ２とを、それぞれ、デジタル信号Ｓ１と、デジタル信号Ｓ２に変換し、
から、
前記論理部は、デジタル信号Ｓ１、Ｓ２に対して、以下の式により、励磁コイルの確度（θ）を求める（ここで、ｔは、時間、ｆ（ｔ）は励磁信号、ωは角速度）
Ｓ１＝ｓｉｎθ・ｆ（ｔ）＝ｓｉｎθ・ｓｉｎωｔ
Ｓ２＝ｃｏｓθ・ｆ（ｔ）＝ｃｏｓθ・ｓｉｎωｔ
θ＝ｔａｎ−１（ｓｉｎθ／ｃｏｓθ）
項目１に記載のレゾルバ信号の演算処理装置。
【請求項３】
前記回転検出信号を、指定利得で増幅する増幅器をさらに備え、
前記論理部は、回転検出センサのアナログ信号電圧に従って、前記指定利得を設定する信号を前記増幅器に送信する、請求項１又は２に記載のレゾルバ信号の演算処理装置。
【請求項４】
前記論理部は、複数のアドレス線と、複数のデータ線と、メモリセルユニットと、アドレス信号をデコードして、前記メモリセルユニットにデコード信号を出力するアドレスデコーダと、を備えている、請求項１〜３の何れか１項に記載のレゾルバ信号の演算処理装置。
【請求項５】
前記メモリセルユニットは、真理値表データにより構成される配線要素及び／又は論理要素として、前記増幅部の制御又は設定を行う、請求項４に記載のレゾルバ信号の演算処理装置。
【請求項６】
前記メモリセルユニットは、真理値表データにより構成される配線要素及び／又は論理要素として、前記Ａ／Ｄ変換器から出力されるデジタル信号から角度を演算する、請求項４〜５の何れか１項に記載のレゾルバ信号の演算処理装置。
【請求項７】
前記論理部は、マルチルックアップテーブルである、請求項１〜６の何れか１項に記載のレゾルバ信号の演算処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レゾルバ信号の演算処理装置に関する。
【背景技術】
【０００２】
レゾルバシステムは、レゾルバも呼ばれる回転検出センサと、レゾルバから出力されるアナログ信号を、デジタル信号に変換して、回転角度を算出するデジタル変換器から構成される。レゾルバは、監視対象物に結合された回転検出器の回転角度を、２相の交流電圧（アナログ信号）として出力する角度センサである。デジタル変換器は、レゾルバから出力されるアナログ信号を、デジタル変換して回転検出信号として検出し、その回転検出信号を角度値に変換し、監視対象物の角度位置をデジタル化された角度値で出力させる（特許文献１）。【０００３】
また、レゾルバインターフェイスであるＲ／Ｄ変換器とマイクロコンピュータやＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）等のハードウェアを一体的に構成することにより、処理速度や耐ノイズ性や信頼性を向上させると共に、コストダウンを図ったレゾルバ信号の演算処理装置も提案されている（特許文献２）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２１９７５６号公報
【特許文献２】特開２００２−３５０１８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
アナログ回路を別途設けるレゾルバデジタル変換器は、レゾルバの角度の意味するアークタンジェントには、±９０°に不連続点が生じる。そのため、アナログ回路であるトラッキングループ回路が必要であった。【０００６】
上記課題を解決する形態は、以下の項目セットにより示される。【０００７】
［項目１］
外部から供給される回転検出センサの回転検出信号を、デジタル信号に変換するＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器から出力されるデジタル信号から、前記経典検出センサの角度を演算するロジック回路を構成する論理部と、を備え、
前記増幅器、前記Ａ／Ｄ変換器、前記論理部が、同一チップ又は同一パッケージ内に実装されている、レゾルバ信号の演算処理装置。
［項目２］
前記回転検出センサは、励磁コイル、および前記励磁コイルの励磁信号に応じて信号を検出する第１検出コイルと第２検出コイルを備え、前記第１及び第２検出コイルは、互いに９０°位相がずれて、前記励磁コイル周辺に配置されており、
前記Ａ／Ｄ変換器は、前記第１検出コイルから発信するアナログ信号Ｓ１と、前記第２検出コイルから発生するアナログ信号Ｓ２とを、それぞれ、デジタル信号Ｓ１と、デジタル信号Ｓ２に変換し、
から、
前記論理部は、デジタル信号Ｓ１、Ｓ２に対して、以下の式により、励磁コイルの確度（θ）を求める（ここで、ｔは、時間、ｆ（ｔ）は励磁信号、ωは角速度）
Ｓ１＝ｓｉｎθ・ｆ（ｔ）＝ｓｉｎθ・ｓｉｎωｔ
Ｓ２＝ｃｏｓθ・ｆ（ｔ）＝ｃｏｓθ・ｓｉｎωｔ
θ＝ｔａｎ−１（ｓｉｎθ／ｃｏｓθ）
項目１に記載のレゾルバ信号の演算処理装置。
［項目３］
前記回転検出信号を、指定利得で増幅する増幅器をさらに備え、
前記論理部は、回転検出センサのアナログ信号電圧に従って、前記指定利得を設定する信号を前記増幅器に送信する、項目１又は２に記載のレゾルバ信号の演算処理装置。
［項目４］
前記論理部は、複数のアドレス線と、複数のデータ線と、メモリセルユニットと、アドレス信号をデコードして、前記メモリセルユニットにデコード信号を出力するアドレスデコーダと、を備えている、項目１〜３の何れか１項に記載のレゾルバ信号の演算処理装置。
［項目５］
前記メモリセルユニットは、真理値表データにより構成される配線要素及び／又は論理要素として、前記増幅部の制御又は設定を行う、項目４に記載のレゾルバ信号の演算処理装置。
［項目６］
前記メモリセルユニットは、真理値表データにより構成される配線要素及び／又は論理要素として、前記Ａ／Ｄ変換器から出力されるデジタル信号から角度を演算する、項目４〜５の何れか１項に記載のレゾルバ信号の演算処理装置。
［項目７］
前記論理部は、マルチルックアップテーブルである、項目１〜６の何れか１項に記載のレゾルバ信号の演算処理装置。
【発明の効果】
【０００８】
本実施形態に係るプログラム可能デバイスは、アナログ回路であるトラッキングループ回路を不要として、デジタル回路で角度を演算することができる。
【図面の簡単な説明】
【０００９】
【図１Ａ】回転検出センサ用プログラム可能デバイスの第一例を示す図である。
【図１Ｂ】回転検出センサ用プログラム可能デバイスの第一例を示す図である。
【図２Ａ】レゾルバの構成を示す図である。
【図２Ｂ】励磁信号とデジタル信号Ｓ１、Ｓ２の関係を示す図である。
【図３】ＭＲＬＤの全体構成の一例を示す図である。
【図４】ＭＬＵＴを横積みして構成されるＭＬＵＴを概略的に示す図である。
【図５】ＭＬＵＴの一例を示す図である。
【図６】同期回路を適用したＭＬＵＴの例である。
【図７】ＭＬＵＴの一例を示す図である。
【図８】論理回路として動作するＭＬＵＴの一例を示す図である。
【図９】図８に示す論理回路の真理値表を示す図である。
【図１０】接続要素として動作するＭＬＵＴの一例を示す図である。
【図１１】図１０に示す接続要素の真理値表を示す図である。
【図１２】１つのＭＬＵＴが、論理要素及び接続要素として動作する一例を示す図である。
【図１３】論理要素及び接続要素の真理値表を示す。
【発明を実施するための形態】
【００１０】
以下、本実施形態を説明するために、図面を参照して、１．プログラム可能デバイス、２．ＭＲＬＤ、３．ＭＬＵＴ、４．プログラム可能デバイスの構成データの生成方法について順に説明する。
【００１１】
１．レゾルバ信号の演算処理装置
図１Ａは、回転検出センサ用プログラム可能デバイスの一例を示す図である。レゾルバ信号の演算処理装置１００は、アナログユニット１０、論理部２０、構成ユニット２２を有し、レゾルバ２００と接続している。
【００１２】
アナログユニット１０は、アナログデジタル変換器（ＡＤ）１２Ａ、１２Ｂを有する。
【００１３】
論理部２０は、デジタル信号を取り扱う電子回路であり、ロジック回路とも言う。論理部２０の一態様は、後述するＭＲＬＤ（Ｍｅｍｏｒｙ  ｂａｓｅｄ  Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）（登録商標）である。
【００１４】
構成ユニット２２は、論理部２０の構成データを読み出す、又は、書き込むインターフェース回路である。構成ユニット２２が、外部端子のバスから構成データを入力し、後述するＭＬＵＴに構成データを書き込む。
【００１５】
図２Ａは、レゾルバの構成を示す図である。レゾルバ２００は、励磁コイル（回転子）１、検出コイル２ａ、２ｂを有する。検出コイル２ａ、２ｂは、互いに９０°位相がずれている。励磁コイル１に励磁信号が供給されると、検出コイル２ａ、２ｂがアナログ信号を生成し、それらは、レゾルバ信号の演算処理装置１００に供給される。
【００１６】
アナログデジタル変換器（ＡＤ）１２Ａ、１２Ｂは、ＡＤ１２Ａ、１２Ｂは、それぞれ、Ｓ１、Ｓ２を受け取る。アナログ信号Ｓ１、Ｓ２を、デジタル信号Ｓ１、Ｓ２に変換し、論理部２０にデジタル信号を送る。
【００１７】
論理部２０は、Ｓ１とＳ２のデジタル信号から、それぞれｓｉｎθと、ｃｏｓθの波形を生成する。図２Ｂは、励磁信号とデジタル信号Ｓ１、Ｓ２の関係を示す図である。励磁コイルの回転角をθ、励磁信号ｆ（ｔ）とする。
【００１８】
論理部２０は、デジタル化された信号Ｓ１、Ｓ２から、下記に示す演算により、ｓｉｎθと、ｃｏｓθを生成する。
Ｓ１＝ｓｉｎθ・ｆ（ｔ）＝ｓｉｎθ・ｓｉｎωｔ
Ｓ２＝ｃｏｓθ・ｆ（ｔ）＝ｃｏｓθ・ｓｉｎωｔ
θ＝ｔａｎ−１（ｓｉｎθ／ｃｏｓθ）
ここで、θは回転角を示し、ｔは時間で、ωは角速度である。
【００１９】
演算処理されたｓｉｎθと、ｃｏｓθとから、アークタンジェント（Ａｒｃｔａｎ）を計算することで、レゾルバ２００の回転角（θ）を算出することができる。アークタンジェントには、±９０°に不連続点がある。不連続点は、アークタンジェントをアナログ的処理することによって生じるのであり、これを回避する為、従来技術では、トラッキングループ回路を使い、位相調整し前の時間位相からの連続点を求め不連続点を無くしている。
【００２０】
しかし、本実施形態では、アナログデジタル変換器１２Ａ、１２Ｂは、連続的なアナログ信号をデジタル変換するため、デジタル化したデータには不連続点は生じない。これにより、連続的にレゾルバ回転角を算出する。よって、当該方法によれば、トラッキングループ回路を、論理部２０で構成する必要は無い。
【００２１】
論理部２０は、後述するように構成データでプログラム可能であるとともに、アナログユニット１０からの入力のみならず、アナログユニット１０への信号出力も可能である。そのため、ＰＧＡ１１Ａ、１１Ｂの利得設定も、論理部２０から可能になる。
【００２２】
なお、論理部２０はロジック回路であるため、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）より動作が速い。これは、ＣＰＵは、キャッシュメモリや、メインメモリと連動して動作するため、キャッシュメモリ／メインメモリへのアクセスが生じる分、ロジック回路と比して、動作が遅延する。また、一方、クロック動作しても、キャッシュミス等により連続動作は本質的にできない。
【００２３】
そのため、ＣＰＵによる演算は、連続的なデータ生成の高速性又は信頼性という点では、トラッキングループ回路のアナログ処理に劣る。しかし、本実施形態にかかるプログラム可能デバイスは、ＣＰＵではなく、論理部がロジック回路を構成し、クロックに同期して動作するので、高速で且つ連続動作可能である。
【００２４】
回転角を示すアークタンジェント信号（Ａｒｃｔａｎ）を、構成ユニット２２を介して、外部に出力することができる。
【００２５】
図１Ｂは、回転検出センサ用プログラム可能デバイスの第２例を示す図である。図２Ｂに示すレゾルバ信号の演算処理装置１００は、図２Ａと、アナログユニット１０がプログラマブルゲインアンプ（ＰＧＡ）１１Ａ、１１Ｂをさらに有する点で相違する。
【００２６】
ＰＧＡ１１Ａ、１１Ｂは、それぞれ、Ｓ１、Ｓ２を受け取り、アナログ信号の電圧を、後段のＡＤ１２Ａ、１２Ｂの入力電圧まで増幅する。なお、ＰＧＡ１１Ａ、１１Ｂは、利得を変更可能なアンプである。ＰＧＡ１１Ａ、１１Ｂの利得は、論理部２０からのデジタル信号Ｓ３、Ｓ４に従って、変更される。このようにして、レゾルバ信号の演算処理装置１００は、ＰＧＡにより、様々なレゾルバ２００に対応することが可能になる。
【００２７】
以上のように、本実施形態に係る回転検出センサ用プログラム可能デバイスは、デジタル変換したレゾルバの信号を、論理部が構成するロジック回路で演算して、レゾルバの回転角を、連続的に出力可能である。このように、レゾルバ信号の演算処理装置１００は、いかなるレゾルバ２００のアナログ信号からも、角度を算出可能である。
【００２８】
２．ＭＲＬＤの構成
２．１  ＭＲＬＤの全体構成
図３に示す２０は、ＭＲＬＤの一例である。ＭＲＬＤ２０は、同期メモリユニットを利用したＭＬＵＴ３０を複数個、アレイ状に配置したＭＬＵＴアレイ６０、ＭＬＵＴ３０のメモリ読出し動作、書込み動作を特定する行デコーダ２２、及び、列デコーダ２４を有する。
【００２９】
ＭＬＵＴは、同期メモリユニットで構成されてもよい。メモリの記憶素子には、真理値表とみなされるデータがそれぞれ記憶されることで、ＭＬＵＴは、論理要素、又は、接続要素、又は、論理要素及び接続要素として動作する論理動作を行う。なお、ここで説明する同期メモリユニットは、ＭＬＵＴの実施例であり、ＭＬＵＴは、例えば、ＭＬＵＴは、1回のみ書込可能、消去不可なＯＴＰ  ＲＯＭ  （Ｏｎｅ  Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）で構成されてもよい。
【００３０】
ＭＲＬＤ２０の論理動作では、実線で示される論理用アドレスＬＡ、及び論理用データＬＤの信号を使用する。論理用アドレスＬＡは、論理回路の入力信号として使用される。そして、論理用データＬＤは、論理回路の出力信号として使用される。ＭＲＬＤアレイ６０において、論理用アドレスＬＡおよび論理用データＬＤは、ＭＬＵＴ同士を接続する信号線として使用され、例えば、ＭＬＵＴの論理用アドレスＬＡは、隣接するＭＬＵＴの論理動作用データＬＤのデータ線と接続している。
【００３１】
ＭＲＬＤ２０の論理動作により実現される論理は、ＭＬＵＴに記憶される真理値表データにより実現される。いくつかのＭＬＵＴは、ＡＮＤ回路、加算器などの組み合わせ回路としての論理要素として動作する。他のＭＬＵＴは、組み合わせ回路を実現するＭＬＵＴ間を接続する接続要素として動作する。ＭＬＵＴが、論理要素、及び接続要素を実現するための真理値表データの書き換えは、メモリへの書き込み動作によりなされる。
【００３２】
ＭＲＬＤ２０の書き込み動作は、メモリ動作用アドレスＡＤ、及び書込用データＷＤによりなされ、読出し動作は、メモリ動作用アドレスＡＤ、及び読出用データＲＤによりなされる。
【００３３】
メモリ動作用アドレスＡＤは、ＭＬＵＴ内のメモリセル（図６等で後述）を特定するアドレスであり、メモリの読出し動作、書き込み動作、両方の場合で使用される。メモリ動作用アドレスＡＤは、ｍ本の信号線で、２のｍ乗の数ｎのメモリセルを特定する。行デコーダ２２は、ｍ本の信号線を介してＭＬＵＴアドレスを受け取るとともに、ＭＬＵＴアドレスをデコードして、メモリ動作の対象となるＭＬＵＴ内のメモリセルを特定する。なお本実施形態においては、後述するが、論理用アドレスＬＡのデコードは、ＭＬＵＴ内のデコーダにより行う。
【００３４】
行デコーダ２２は、リード・イネーブル信号ｒｅ、ライト・イネーブル信号ｗｅ等の制御信号に従って、メモリ動作用アドレスＡＤのｍビットのうちｘビットをデコードし、デコードアドレスｎをＭＬＵＴ３０に対して出力する。デコードアドレスｎは、ＭＬＵＴ３０内のメモリセルを特定するアドレスとして使用される。
【００３５】
列デコーダ２４は、メモリ動作用アドレスＡＤのｍビットのうちｙビットをデコードし、行デコーダ２２と同様の機能を有して、デコードアドレスｎをＭＬＵＴ３０に対して出力するとともに、書込用データＷＤの出力、及び、読出用データＲＤを入力する。
【００３６】
なお、ＭＬＵＴのアレイがｓ行ｔ列である場合、ＭＬＵＴアレイ６０からはｎ×ｔビットのデータが列デコーダ２４に入力される。ここで、各行毎のＭＬＵＴを選択するために行デコーダ２２はｏ行分のｒｅ，ｗｅを出力する。つまり、ｏ行は、ＭＬＵＴのｓ行に相当する。ここでｏビットのうち、１ビットだけをアクティブにすることで、特定のメモリセルのワード線が選択される。そしてｔ個のＭＬＵＴがｎビットのデータを出力するため、ｎ×ｔビットのデータがＭＬＵＴアレイ６０から選択され、そのうち１列を選択するのに列デコーダ２４が使われる。
【００３７】
２．２  双方向ＭＬＵＴ配置
図４は、ＭＬＵＴ３０を横積みして構成されるＭＬＵＴアレイ６０を概略的に示す図である。ＭＬＵＴアレイ６０は、図示されるように、ＭＬＵＴ３０をアレイ状に配置したものである。ＭＬＵＴ３０として用いるメモリはアドレス線の幅とデータ線の幅が等しい。アドレス線とデータ線の１ビットずつを対にして、擬似的な双方向線を定義する。この擬似的な双方向線を「ＡＤ対」と呼ぶ。図４では、双方向線 が、双方向矢印で示され、４ビットのデータ線幅の双方向線が示される。アドレス線の幅とデータ線の幅がＮビットのメモリを用いることで、ＡＤ対をＮ本もつＭＬＵＴが実現される。
【００３８】
図５は、８ビットのデータ線幅をもつＭＬＵＴの一例を示す図である。図４では、双方向矢印で示したが、図５では、アドレス線およびデータ線をそれぞれ、単方向矢印で示す。図４に示すＭＬＵＴ３０は、左方向から図５に示すアドレスＡ０Ｌ〜Ａ７Ｌ（論理用アドレスＬＡの例である。以下同じ。）の入力があり、及び、右方向から図５に示すアドレスＡ０Ｒ〜Ａ７Ｒの入力があり、また、左方向へ図５に示すデータＤ０Ｌ〜Ｄ７Ｌ（論理用データＬＤの例である。以下同じ。）の出力があり、右方向へ図５に示すデータＤ０Ｒ〜Ｄ７Ｒの出力がある。ｎ値＝８のＭＬＵＴは従来方式では１ＭビットとなりＣＬＢ（Ｃｏｎｆｉｇｕｒａｂｌｅ  Ｌｏｇｉｃ  Ｂｌｏｃｋｓ）相当が４Ｍビットと大規模化してしまう。それに対して本実施形態に係るＭＬＵＴは、後述するように、４Ｋ（２５６ワード×１６ビット）ビット×２で構成される。
【００３９】
ＭＬＵＴは、メモリセルユニットの出力データが、他のメモリセルユニットの入力データに接続される。また、メモリセルユニットは、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の大型メモリを使用できるために、入出力線を増やすことができる。
【００４０】
ＭＬＵＴ３０はさらに、アドレスデコーダ１１Ａおよび１１Ｃ、出力バッファ１３Ａおよび１３Ｃを有する。なお、図示しないが、アドレスデコーダ１１Ａ、１１Ｃの前段に、論理用アドレスＬＡ及びメモリ動作用アドレスＡＤを切り替えるための選択回路を有する。出力バッファ１３Ａおよび１３Ｃは、出力データＤ０〜Ｄ７、又は、読出用データＲＤを切り替える選択回路であるとともに、出力データを、クロック（ＣＬＫ）に従い一時的に保持するバッファとして動作する。
【００４１】
３．ＭＬＵＴ
図６は、ＭＬＵＴの回路図の一例を示す図である。ＭＬＵＴ３０は、メモリセルユニット３１Ａおよび３１Ｃを有する。なお、図６では、図６に示されるＭＬＵＴアレイ６０は、ＭＬＵＴ３０Ａ〜３０Ｅから構成され、それぞれが、単方向矢印で示す入力アドレス線または出力データ線で接続されている。図６に示す構成データを示す例では、ＭＬＵＴ３０ＡおよびＭＬＵＴ３０Ｂでは、ＭＬＵＴ３０Ｃに接続する接続回路として構成される。ＭＬＵＴ３０Ｃは、ＭＬＵＴ３０Ｆに接続する接続回路であるとともに、ＡＮＤ回路を構成する。ＭＬＵＴ３０Ｆは、後述される出力バッファとして構成される。
【００４２】
３．１  出力バッファ
出力バッファ１３Ａおよび１３Ｃ（後述する第２例では、１３Ａ〜１３Ｄである。以下同じ）は、クロックに同期して、メモリセルユニットのデータ線からデータを読み出し、それを保持することで、ＦＦ（フリップフロップ）の機能を提供している。つまり、ＦＦのＱ出力を、Ｉ／Ｏバッファに維持し、その前段の論理回路と接続関係を、真理値表データで実現することで、同期メモリユニットから構成されるＭＬＵＴがＦＦ機能を提供できる。なお、出力バッファ１３Ａおよび１３Ｃは、メモリセルのビット線から出力される電圧を増幅するセンスアンプを含んでいる。なお、遅延素子から出力されるクロックを受け取る非同期ＭＬＵＴも同様に、Ｉ／Ｏバッファを有する。しかし、非同期ＭＬＵＴは、組合せ論理回路用に使用されるため、ＦＦを構成しないように使用される。同期動作については、「３．ＭＬＵＴの論理、接続、及び同期動作」で説明される。
【００４３】
３．２  出力バッファを用いた同期動作
同期設計では、その遅延時間を包括的にクロック期間に収まるように最大のクロック時間で同期させ、このようなタイミング制約内で、回路構成されるので、配線やＬＵＴの遅延時間が影響しないように見えている。このようにすると、ＦＰＧＡを構成するＬＵ（Ｌｏｇｉｃ Ｕｎｉｔ）単位で、クロックへの同期待ちが生じ、各同期待ち時間が、ＦＰＧＡ全体として直列的に付加されることで、ＦＰＧＡの動作速度が遅くなる。
【００４４】
ＭＲＬＤの同期設計では、同期用のメモリユニットに、非同期のメモリユニットと逆の向き（バックフォワードともいう）にクロックを入れて、配線遅延による誤動作を回避している。メモリＩＰのスペックから算出して、メモリデータがアクセスされる最大時間を遅延量としている。
【００４５】
４．ＭＬＵＴの論理、接続、及び順序回路動作
以下、ＭＬＵＴの論理、接続、及び同期動作を、例を用いて説明する。なお、上記においては、ＭＬＵＴ３０のアドレスはＡ０〜Ａ７、および、出力データは、Ｄ０〜Ｄ７でそれぞれ、８つのアドレス又はデータがあったが、ここでは、説明の簡易化のために、４つのアドレス又はデータで説明する。
【００４６】
図７は、ＭＬＵＴの一例を示す図である。図７に示すＭＬＵＴ３０ａ、３０ｂは、４つのアドレスＡ０〜Ａ３と、４つの出力データＤ０〜Ｄ３に接続される。ＭＬＵＴ３０ａのアドレスＡ２は、隣接するＭＬＵＴ３０ｂの出力データＤ０と接続しており、ＭＬＵＴ３０ａは、ＭＬＵＴ３０ｂから出力される論理用データを、論理用アドレス入力として受け取る。また、ＭＬＵＴ３０ａの出力データＤ２は、ＭＬＵＴ３０ｂのアドレスＡ０と接続しており、ＭＬＵＴ３０ａが出力する論理用データは、ＭＬＵＴ３０ｂで論理用アドレス入力として受け取られる。
以下に示す回路構成をＭＬＵＴで実現するための構成データ（真理値表データ）は、図７に示すＭＬＵＴ３０ａ又は３０ｂのものである。
【００４７】
Ａ．論理回路を構成する真理値表データ
図８は、論理回路として動作するＭＬＵＴの一例を示す図である。本例では、アドレスＡ０及びＡ１を２入力ＮＯＲ回路７０１の入力とし、アドレスＡ２及びＡ３を２入力ＮＡＮＤ回路７０２の入力とする。そして、２入力ＮＯＲ回路７０１の出力と、２入力ＮＡＮＤ回路７０２の出力を、２入力ＮＡＮＤ回路７０３に入力し、２入力ＮＡＮＤ回路７０３の出力を出力データＤ０に出力する論理回路を構成する。
【００４８】
図９は、図８に示す論理回路の真理値表を示す図である。図８の論理回路は、４入力のため、入力Ａ０〜Ａ３の全ての入力を入力として使用する。一方、出力は、１つのみなので、出力Ｄ０のみを出力として使用する。真理値表の出力Ｄ１〜Ｄ３の欄には「＊」が記載されている。これは、「０」又は「１」のいずれの値でもよいことを示す。しかしながら、実際に再構成のために真理値表データをＭＬＵＴに書き込むときには、これらの欄には、「０」又は「１」のいずれかの値を書き込む必要がある。
【００４９】
Ｂ．接続回路を構成する真理値表データ
図１０は、接続回路として動作するＭＬＵＴの一例を示す図である。図１０では、接続回路としてのＭＬＵＴは、アドレスＡ０の信号を出力データＤ１に出力し、アドレスＡ１の信号を出力データＤ２に出力し、アドレスＡ２の信号を出力データＤ３に出力するように動作する。接続回路としてのＭＬＵＴはさらに、アドレスＡ３の信号を出力データＤ０に出力するように動作する。
【００５０】
図１１は、図１０に示す接続回路の真理値表を示す図である。図１０に示す接続回路は、４入力４出力である。したがって、アドレスＡ０〜Ａ３の全ての入力と、出力データＤ０〜Ｄ３の全ての出力が使用される。図１１に示す真理値表によって、ＭＬＵＴは、アドレスＡ０の信号を出力データＤ１に出力し、アドレスＡ１の信号を出力データＤ２に出力し、アドレスＡ２の信号を出力データＤ３に出力し、アドレスＡ３の信号を出力データＤ０に出力する接続回路として動作する。
【００５１】
Ｃ．論理回路と接続回路を構成する真理値表データ
図１２は、１つのＭＬＵＴが、論理回路及び接続回路として動作する一例を示す図である。図１２に示す例では、アドレスＡ０及びＡ１を２入力ＮＯＲ回路１７１の入力とし、２入力ＮＯＲ回路１７１の出力と、アドレスＡ２とを２入力ＮＡＮＤ回路１７２の入力とし、２入力ＮＡＮＤ回路１７２の出力を出力データＤ０に出力する論理回路を構成する。また同時に、アドレスＡ３の信号を出力データＤ２に出力する接続回路を構成する。
【００５２】
図１３に、図１２に示す論理回路及び接続回路の真理値表を示す。図１２の論理回路は、アドレスＡ０〜Ａ３の３つの入力を使用し、１つの出力データＤ０を出力として使用する。一方、アドレスＡ３の信号を出力データＤ２に出力する接続回路が構成される。
【００５３】
Ｄ．順序回路機能
順序回路は、組合せ回路のように、ＭＬＵＴに保持される真理値表データそのもので、その動作を記述できない。本実施形態では、順序回路は、出力バッファ１３の機能を用いて実現する。Ｄ型フリップフロップは、同期動作するメモリセルユニットの出力に対して、以下のような真理値表を構成する。
【００５４】
【表１】
2018207800.tif 000003
【００５５】
以上説明した実施形態は典型例として挙げたに過ぎず、その各実施形態の構成要素の組合せ、変形及びバリエーションは当業者にとって明らかであり、当業者であれば本発明の原理及び請求の範囲に記載した発明の範囲を逸脱することなく上述の実施形態の種々の変形を行えることは明らかである。
【符号の説明】
【００５６】
２０    論理部、ＭＲＬＤ
３０    ＭＬＵＴ
６０    論理部アレイ
１００    レゾルバ信号の演算処理装置
【図１Ａ】
2018207800.tif 000004
【図１Ｂ】
2018207800.tif 000005
【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【手続補正書】
【提出日】令和1年11月26日(2019.11.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
外部から供給される回転検出センサの回転検出信号を、デジタル信号に変換するＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器から出力されるデジタル信号から、前記回転検出センサの角度を演算するロジック回路を構成する論理部と、を備え、
前記増幅器、前記Ａ／Ｄ変換器、前記論理部が、同一チップ又は同一パッケージ内に実装されている、レゾルバ信号の演算処理装置。
【請求項２】
前記回転検出センサは、励磁コイル、および前記励磁コイルの励磁信号に応じて信号を検出する第１検出コイルと第２検出コイルを備え、前記第１及び第２検出コイルは、互いに９０°位相がずれて、前記励磁コイル周辺に配置されており、
前記Ａ／Ｄ変換器は、前記第１検出コイルから発信するアナログ信号Ｓ１と、前記第２検出コイルから発生するアナログ信号Ｓ２とを、それぞれ、デジタル信号Ｓ１と、デジタル信号Ｓ２に変換し、
前記論理部は、デジタル信号Ｓ１、Ｓ２に対して、以下の式により、励磁コイルの角度（θ）を求める（ここで、ｔは、時間、ｆ（ｔ）は励磁信号、ωは角速度）
Ｓ１＝ｓｉｎθ・ｆ（ｔ）＝ｓｉｎθ・ｓｉｎωｔ
Ｓ２＝ｃｏｓθ・ｆ（ｔ）＝ｃｏｓθ・ｓｉｎωｔ
θ＝ｔａｎ−１（ｓｉｎθ／ｃｏｓθ）
項目１に記載のレゾルバ信号の演算処理装置。
【請求項３】
前記回転検出信号を、指定利得で増幅する増幅器をさらに備え、
前記論理部は、回転検出センサのアナログ信号電圧に従って、前記指定利得を設定する信号を前記増幅器に送信する、請求項１又は２に記載のレゾルバ信号の演算処理装置。
【請求項４】
前記論理部は、複数のアドレス線と、複数のデータ線と、メモリセルユニットと、アドレス信号をデコードして、前記メモリセルユニットにデコード信号を出力するアドレスデコーダと、を備えている、請求項１〜３の何れか１項に記載のレゾルバ信号の演算処理装置。
【請求項５】
前記メモリセルユニットは、真理値表データにより構成される配線要素及び／又は論理要素として、前記増幅部の制御又は設定を行う、請求項４に記載のレゾルバ信号の演算処理装置。
【請求項６】
前記メモリセルユニットは、真理値表データにより構成される配線要素及び／又は論理要素として、前記Ａ／Ｄ変換器から出力されるデジタル信号から角度を演算する、請求項４〜５の何れか１項に記載のレゾルバ信号の演算処理装置。
【請求項７】
前記論理部は、マルチルックアップテーブルである、請求項１〜６の何れか１項に記載のレゾルバ信号の演算処理装置。
【国際調査報告】
2018207800.tif 000019
2018207800.tif 000020
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