(57)【要約】  ＣＭＯＳ等のソース／ドレインの金属接触部の接触抵抗の低減を実現した半導体装置及びその製造方法を提供する。  金属電極、タングステンシリサイド膜、並びにシリコン層若しくはシリコンとカーボンの化合物層の順で積層された第１の積層構造と、前記金属電極、前記タングステンシリサイド膜、及びシリコンとゲルマニウムの化合物層の順で積層された第２の積層構造とを備え、前記タングステンシリサイド膜のシリコン／タングステンの組成比が４より大で１２以下であるものを用いることにより、ｎ型ＭＯＳとｐ型ＭＯＳの両方のソース／ドレイン金属接触部でのエネルギー障壁高さを低減した半導体装置を実現する。【選択図】図１
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【特許請求の範囲】
【請求項１】
金属電極、タングステンシリサイド膜、並びにシリコン層若しくはシリコンとカーボンの化合物層の順で積層された第１の積層構造と、前記金属電極、前記タングステンシリサイド膜、及びシリコンとゲルマニウムの化合物層の順で積層された第２の積層構造とを備え、前記タングステンシリサイド膜のシリコン／タングステンの組成比が４より大で１２以下であることを特徴とする半導体装置。
【請求項２】
前記金属電極が、タングステン、窒化タングステン、チタン、窒化チタン、タンタル、窒化タンタル、ニッケル、コバルト、モリブデンのうちの少なくとも１つ以上であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記シリコンとゲルマニウムの化合物層は、（ゲルマニウム）／（シリコン＋ゲルマニウム）の組成比が０より大で１以下であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記シリコンとカーボンの化合物層は、（カーボン）／（シリコン＋カーボン）の組成比が０より大で０．５以下であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１の積層構造における前記シリコン層又はシリコンとカーボンの前記化合物層が、ｎ型のキャリアタイプであり、前記第２の積層構造におけるシリコンとゲルマニウムの前記化合物層が、ｐ型のキャリアタイプであることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１及び第２の積層構造の少なくともいずれか一方の積層構造が、２つ以上並列する構造であって、該並列する構造の、中間位置に金属と酸化膜と半導体層の順で積層されたＭＯＳ構造を備えていることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
複数の前記第１の積層構造及び複数の第２の積層構造が金属配線によって接続された、ＣＭＯＳ構造を備えることを特徴とする請求項１乃至６のいずれか１項記載の半導体装置。
【請求項８】
タングステンの原料ガスとシリコンの原料ガスを気相中で化学反応させることにより、シリコン／タングステンの組成比が４より大で１２以下の前駆体を気相中で作製した後に、前記前駆体を、シリコン層若しくはシリコンとカーボンの化合物層並びにシリコンとゲルマニウムの化合物層の上に堆積して、タングステンシリサイド膜を作製する工程と、
金属電極を前記タングステンシリサイド膜上に作製する電極作製工程と、
を備えることを特徴とする、請求項１記載の半導体装置の製造方法。
【請求項９】
前記電極作製工程は、
前記タングステンの原料ガスと前記シリコンの原料ガスのうち少なくとも１つ以上の原料ガスを含む原料ガスを用いて、タングテン電極を前記タングステンシリサイド膜上に作製する工程であることを特徴とする、請求項８記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、タングステンシリサイド膜を用いて電極部の接触抵抗低減を実現した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩを構成するトランジスタとして、相補型金属酸化物半導体（Ｃｏｍｐｌｅｍｅｎｔａｌｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＣＭＯＳ））の電界効果トランジスタが用いられている。ＭＯＳで用いられる酸化物は、ハフニウム酸化物などの金属酸化物、あるいはシリコン酸化物などの半導体酸化物であり、金属電極は、タングステン、窒化タングステン、チタン、窒化チタン、タンタル、窒化タンタル、ニッケル、コバルト、モリブデン、高キャリア濃度を有するシリコン、のうちの少なくとも一つ以上である。ＣＭＯＳは、Ｎｅｇａｔｉｖｅ（ｎ）型ＭＯＳとＰｏｓｉｔｉｖｅ（ｐ）型ＭＯＳから構成されている。ｎ型ＭＯＳでは、通常、ソース／ドレインにおいて、金属電極とｎ型半導体層が接合しており、ｐ型ＭＯＳでは、通常、ソース／ドレインにおいて、金属電極とｐ型半導体層が接合している。【０００３】
ところで、金属とシリコンからなる遷移金属シリサイド膜は、遷移金属珪素化合物又は遷移金属珪化物とも呼ばれ、近年に研究開発が進められている。金属としての特性を利用した遷移金属シリサイド膜は、金属性シリサイド又はメタリックシリサイドと呼ばれ、耐熱性、耐酸化性、耐食性、電気伝導特性等に優れ、電極、高温構造物、耐環境用コーティングなどの材料として期待される。半導体としての特性を利用した遷移金属シリサイド膜は、シリサイド半導体又はシリサイド系半導体又はセミコンダクティングシリサイドと呼ばれ、発光素子、太陽電池、熱電変換素子等の材料として期待される。また、半導体装置の技術分野では、遷移金属シリサイド膜は、シリコンを用いるＬＳＩ等のプロセスにマッチングのよい材料として知られている。【０００４】
本発明者らは、先に、ＭＳｉｎ（但し、Ｍ：遷移金属、Ｓｉ：シリコン、ｎ＝７−１６）に係る遷移金属シリサイド膜を提案し、該遷移金属シリサイド膜を用いた半導体装置を提案した（特許文献１、特許文献２参照）。特許文献１に係る前記遷移金属シリサイド膜ＭＳｉｎ（但し、Ｍ：遷移金属、Ｓｉ：シリコン、ｎ＝７−１６）は、遷移金属とシリコンの化合物であり、遷移金属原子の周りを７個以上１６個以下のＳｉ原子が取り囲む遷移金属内包シリコンクラスターを単位構造とし、遷移金属原子の第１及び第２近接原子にＳｉが配置されており、次のような特徴を備えている。第１は、水素脱離による劣化の抑制であり、第２は、電界効果による電気伝導制御性と高いキャリア移動度である。また、本発明者らは、遷移金属内包シリコンクラスターを単位構造とした膜は、アモルファスシリコンに代替し薄膜トランジスタのチャネル領域に用いることができることを提案した（特許文献２参照）。【０００５】
また、本発明者らは、遷移金属Ｍとシリコンの組成比ｎが７−１６の範囲の金属珪素化合物薄膜を、半導体基板表面上にヘテロエピタキシャル成長させて作製した半導体コンタクト構造を提案した（特許文献３参照）。【０００６】
また、本発明者らは、遷移金属の原料ガスとシリコンの原料ガスを気相中で化学反応させることにより、シリコン／遷移金属の組成比が３より大で１６以下の前駆体を気相中で作製した後に、該前駆体を基板上に堆積して、シリコン／遷移金属の組成比が３より大で１６以下の遷移金属シリサイド膜を該基板上に作製することを実現した（特許文献４参照）。特許文献４では、金属電極膜と半導体基板（Ｎ型Ｓｉ基板）の接触界面にＷＳｉｎ膜を挿入したソース／ドレイン構造を持つＳｉのＮＭＯＳトランジスタを提案した。Ｓｉ組成比ｎの高いＷＳｉｎ膜（例えば、ｎ＝８−１２）を用いることにより、Ｓｉ基板とＷＳｉｎ膜の接触界面に生じる欠陥準位を低減することができ、金属とＳｉ基板の間で生じるエネルギー障壁の高さを制御して金属／Ｓｉ基板の接触抵抗を低減することが可能となることを開示した。ＷＳｉｎ膜を備える電極構造は、Ｎ−ＭＯＳトランジスタのみならず、Ｐ−ＭＯＳトランジスタにも有効であり、また、Ｓｉトランジスタのみならず、Ｇｅトランジスタにも有効であることを開示した。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開ＷＯ２００９／１０７６６９
【特許文献２】特開２０１１−０６６４０１号公報
【特許文献３】国際公開ＷＯ２０１３／１３３０６０
【特許文献４】特開２０１６−２１１０３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
従来、ＣＭＯＳは、微細化により性能を向上させている。しかしながら、微細化に伴い、ソース／ドレインにおける半導体層（シリコン、ゲルマニウム、シリコンゲルマニウム）と金属電極接触部の接触抵抗が顕在化する問題が生じる。ＣＭＯＳの性能向上のためには、ｎ型ＭＯＳとｐ型ＭＯＳの両方のソース／ドレインの金属電極接触部での接触抵抗低減が必要である。【０００９】
接触抵抗低減のために、これまでに、様々な接合材料や積層構造が提案されてきた。例えば、接合材料として、窒化チタン、チタン、窒化タンタル、タンタル、窒化シリコンなどが挙げられる。これまでの接合材料や積層構造では、ｎ型ＭＯＳかｐ型ＭＯＳのどちらか一方のみの接触抵抗を低減できたが、ｎ型ＭＯＳとｐ型ＭＯＳの両方の接触抵抗低減はできなかった。例えば、ｎ型ＭＯＳの接触抵抗低減のためには、金属電極とｎ型半導体層との間に形成される電子に対するエネルギー障壁高さ（電子障壁高さ）の低減が有効であり、ｐ型ＭＯＳの接触抵抗低減のためには、金属電極とｐ型半導体層との間に形成される正孔に対するエネルギー障壁高さ（正孔障壁高さ）の低減が有効である。しかし、通常、電子障壁高さが低減すると、正孔障壁高さが増大してしまい、正孔障壁高さを低減させると電子障壁高さが増大してしまう。つまり、ｎ型ＭＯＳとｐ型ＭＯＳに同じ接合材料や同じ積層構造を利用する限り、電子障壁高さと正孔障壁高さの両方の低減は両立し得なかった。そのため、ｎ型ＭＯＳには電子障壁高さ低減用の接合材料、ｐ型ＭＯＳには正孔障壁高さ低減用の別の接合材料、というようにＣＭＯＳに２種類の接合材料を使う必要があった。しかし、２種類の接合材料は、ＣＭＯＳ製造プロセスの繁雑さを招き、製造コストが高くなる課題があった。これを避けるために、従来は、ｎ型ＭＯＳとｐ型ＭＯＳに共通の接合材料（窒化チタンやチタン）が使われている。しかし、これらの接合材料では、ｎ型ＭＯＳとｐ型ＭＯＳの両方のソース／ドレイン接合部でのエネルギー障壁高さ低減は困難であり、接触抵抗低減に限界があった。【００１０】
本発明は、これらの問題を解決しようとするものであり、本発明は、微細化が可能で、かつ、ｎ型ＭＯＳとｐ型ＭＯＳの両方のソース／ドレインの金属電極接触部での接触抵抗の低減が可能な構造の半導体装置を提供することを目的とする。本発明は、ｎ型ＭＯＳとｐ型ＭＯＳに、共通の接合材料を用いて接触抵抗の低減することにより、ＣＭＯＳの性能を向上させた半導体装置を提供することを目的とする。本発明は、ＣＭＯＳ製造プロセスを簡素化して、製造コストを抑えることが可能な、半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、前記目的を達成するために、以下の特徴を有するものである。【００１２】
（１）  金属電極、タングステンシリサイド膜、並びにシリコン層若しくはシリコンとカーボンの化合物層の順で積層された第１の積層構造と、前記金属電極、前記タングステンシリサイド膜、及びシリコンとゲルマニウムの化合物層の順で積層された第２の積層構造とを備え、前記タングステンシリサイド膜のシリコン／タングステンの組成比が４より大で１２以下であることを特徴とする半導体装置。
（２）  前記金属電極が、タングステン、窒化タングステン、チタン、窒化チタン、タンタル、窒化タンタル、ニッケル、コバルト、モリブデンのうちの少なくとも１つ以上であることを特徴とする前記（１）に記載の半導体装置。
（３）  前記シリコンとゲルマニウムの化合物層は、（ゲルマニウム）／（シリコン＋ゲルマニウム）の組成比が０より大で１以下であることを特徴とする前記（１）又は（２）に記載の半導体装置。
（４）  前記シリコンとカーボンの化合物層は、（カーボン）／（シリコン＋カーボン）の組成比が０より大で０．５以下であることを特徴とする前記（１）乃至（３）のいずれか１項に記載の半導体装置。
（５）  前記第１の積層構造における前記シリコン層又はシリコンとカーボンの前記化合物層が、ｎ型のキャリアタイプであり、前記第２の積層構造におけるシリコンとゲルマニウムの前記化合物層が、ｐ型のキャリアタイプであることを特徴とする前記（１）乃至（４）のいずれか１項に記載の半導体装置。
（６）  前記第１及び第２の積層構造の少なくともいずれか一方の積層構造が、２つ以上並列する構造であって、該並列する構造の、中間位置に金属と酸化膜と半導体層の順で積層されたＭＯＳ構造を備えていることを特徴とする前記（１）乃至（５）のいずれか１項に記載の半導体装置。
（７）  複数の前記第１の積層構造及び複数の第２の積層構造が金属配線によって接続された、ＣＭＯＳ構造を備えることを特徴とする前記（１）乃至（６）のいずれか１項記載の半導体装置。
（８）  タングステンの原料ガスとシリコンの原料ガスを気相中で化学反応させることにより、シリコン／タングステンの組成比が４より大で１２以下の前駆体を気相中で作製した後に、前記前駆体を、シリコン層若しくはシリコンとカーボンの化合物層並びにシリコンとゲルマニウムの化合物層の上に堆積して、タングステンシリサイド膜を作製する工程と、金属電極を前記タングステンシリサイド膜上に作製する電極作製工程と、を備えることを特徴とする、前記（１）記載の半導体装置の製造方法。
（９）  前記電極作製工程は、前記タングステンの原料ガスと前記シリコンの原料ガスのうち少なくとも１つ以上の原料ガスを含む原料ガスを用いて、タングテン電極を前記タングステンシリサイド膜上に作製する工程であることを特徴とする、前記（８）記載の製造方法。
【発明の効果】
【００１３】
本発明では、特定の組成比のタングステンシリサイド膜が、ｎ型ＭＯＳにおけるｎ型シリコン層若しくはｎ型シリコンとカーボンの化合物層と、ｐ型ＭＯＳにおけるｐ型シリコンゲルマニウム層若しくはｐ型ゲルマニウム層、の両方のフェルミレベルの調整機能を担い、ｎ型ＭＯＳの電子障壁高さとｐ型ＭＯＳの正孔障壁高さの両方を低減し、ｎ型ＭＯＳとｐ型ＭＯＳの両方のソース／ドレインの金属電極接触部の接触抵抗を低減することにより、ＣＭＯＳの駆動力を向上させることができる。よって、集積回路のさらなる微細化及び性能の向上を図れる。【００１４】
ゲルマニウム層は勿論、シリコンゲルマニウム層の（ゲルマニウム）／（シリコン＋ゲルマニウム）の組成比が０より大で１以下であれば、正孔障壁高さの低減効果がある。【００１５】
第１の積層構造において、ｎ型シリコンとカーボンの化合物層を用いる場合、ｎ型シリコン層の場合と同様、タングステンシリサイド膜がフェルミレベルのピンニング緩和を行い、シリコンとカーボンの化合物層に対する電子障壁高さを低減する。（カーボン）／（シリコン＋カーボン）の組成比が０より大で０．５以下である場合は、ＣＭＯＳの駆動力をより向上させることができる。【００１６】
本発明の製造方法では、ｎ型ＭＯＳとｐ型ＭＯＳの両方のソース／ドレインの金属電極接触部に、共通のタングステンシリサイド膜を形成することにより、ｎ型ＭＯＳとｐ型ＭＯＳの両方のソース／ドレインの金属電極接触部での接触抵抗を低減できるので、製造工程の共通化、工程数の削減や簡素化が図れる。タングステンシリサイド膜の作製後に、タングステンシリサイド膜と同じ原料ガスを利用してタングステンシリサイド膜上部にタングステン電極を作製することが可能であるため、製造コストの上昇を抑えことができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施形態における半導体装置の基本構造を説明する断面模式図である。
【図２】図１と同様の半導体装置の１つの具体形状の断面模式図である。
【図３】図２の、タングステンシリサイド膜で囲った構造を備える電極部分の、図２と直交する面の断面模式図である。
【図４】第１の積層構造と、第２の積層構造と、さらに、シリコン層３とシリコンゲルマニウム層１３とに接する、シリコン層４を備えた半導体装置の断面模式図である。
【図５】ｎ型ＭＯＳの断面模式図である。
【図６】ｐ型ＭＯＳの断面模式図である。
【図７】ＣＭＯＳ構造の断面模式図である。
【図８】タングステン電極、タングステンシリサイド膜、シリコン層の順で積層されたショットキーダイオードの電流（Ｉ）−電圧（Ｖ）特性を示す図である。
【図９】電子又は正孔に対するエネルギー障壁高さと組成比の関係を示した図である。
【図１０】ＭＯＳ構造のｎ−ＭＯＳ及びｐ−ＭＯＳのバンドの模式図である。
【図１１】シリコン／タングステン組成比が１２のタングステンシリサイド膜中のフッ素原子濃度を示す図である。
【図１２】シリコン／タングステン組成比が１２のタングステンシリサイド膜中のシリコン原子の結合状態を示すラマン散乱スペクトルである。
【図１３】熱処理前の堆積後と、熱処理温度が４００℃〜６００℃の場合の、タングステン電極、タングステンシリサイド膜、ゲルマニウム層、ｐ型シリコン層の順で積層されたショットキーダイオードの電流（Ｉ）−電圧（Ｖ）特性を示す図である。
【発明を実施するための形態】
【００１８】
本発明の実施形態について以下説明する。
【００１９】
本発明者らは、金属電極、タングステンシリサイド膜、シリコン層順で積層された第１の積層構造と、前記金属電極、前記タングステンシリサイド膜、及びシリコンとゲルマニウムの化合物層の順で積層された第２の積層構造とを備える構造を実現することにより、微細化が可能で、かつ、ｎ型ＭＯＳとｐ型ＭＯＳの両方のソース／ドレインの金属電極接触部での接触抵抗の低減が可能な構造を提供するものである。また、第１の積層構造におけるシリコン層に替えて、シリコンとカーボンの化合物層を用いた第１の積層構造でも同様である。前記タングステンシリサイド膜のシリコン／タングステンの組成比が４より大で１２以下である。
【００２０】
図１は、本発明の実施形態の半導体装置の基本構造を説明する断面模式図である。半導体装置の基本構造は、少なくとも、金属電極１、タングステンシリサイド膜２、シリコン層３の順で積層された第１の積層構造、及び金属電極１１、タングステンシリサイド膜１２、シリコンゲルマニウム層１３の順で積層された第２の積層構造を備える。
【００２１】
図２は、図１と同様の半導体装置の１つの具体形状の断面模式図である。本図の半導体装置は、金属電極１、タングステンシリサイド膜２、シリコン層３の順で積層された第１の積層構造と、金属電極１１、タングステンシリサイド膜１２、シリコンゲルマニウム層１３の順で積層された第２の積層構造とを備え、タングステンシリサイド膜２及び１２が金属電極１及び１１を囲った構造を備える。
【００２２】
図３は、図２の、タングステンシリサイド膜（２、１２）で囲った構造を備える電極（１、１１）部分の、図２と直交する面の断面模式図である。
【００２３】
前記金属電極は、タングステン、窒化タングステン、チタン、窒化チタン、タンタル、窒化タンタル、ニッケル、コバルト、モリブデンのうちの少なくとも１つ以上であることが好ましい。
【００２４】
前記シリコンとゲルマニウムの化合物層は、（ゲルマニウム）／（シリコン＋ゲルマニウム）の組成比が０より大で１以下であることが好ましい。即ち、前記シリコンとゲルマニウムの化合物層は、ゲルマニウム層、又はシリコン及びゲルマニウムからなる化合物層である。さらに、ｐ型ＭＯＳの正孔障壁高さをより低減し、ＣＭＯＳの駆動力を向上させる場合は、前記組成比が、１に近い値であることがより好ましい。
【００２５】
前記シリコンとカーボンの化合物層は、（カーボン）／（シリコン＋カーボン）の組成比が０より大で０．５以下であることが好ましい。さらに、ＣＭＯＳの駆動力を向上させる場合は、前記組成比が、０．５に近い値であることがより好ましい。
【００２６】
前記第１の積層構造における前記シリコン層又はシリコンとカーボンの前記化合物層が、ｎ型のキャリアタイプであり、前記第２の積層構造におけるシリコンとゲルマニウムの前記化合物層が、ｐ型のキャリアタイプであり、これらの積層構造を用いて、ＣＭＯＳ構造を構成することが好ましい。
【００２７】
図４は．金属電極１、タングステンシリサイド膜２、シリコン層３の順で積層された第１の積層構造と、金属電極１１、タングステンシリサイド膜１２、シリコンゲルマニウム層１３の順で積層された第２の積層構造と、さらに、シリコン層３とシリコンゲルマニウム層１３とに接する、シリコン層４を備えた半導体装置の断面模式図である。
【００２８】
本発明の実施形態の半導体装置の代表例がＣＭＯＳである。ＣＭＯＳにおけるｎ型ＭＯＳのソース／ドレインに、金属電極、タングステンシリサイド膜、ｎ型シリコン層の順で積層された第１の積層構造を用いる。ここで、ｎ型シリコン層に替えて、シリコンとカーボンの化合物層を用いてもよい。第１の積層構造のシリコンとカーボンの化合物層に接してｎ型シリコン層をさらに備えてもよい。この場合、金属電極、タングステンシリサイド膜、シリコンとカーボンの化合物層、ｎ型シリコン層の順となる。ＣＭＯＳにおけるｐ型ＭＯＳのソース／ドレインに、金属電極、タングステンシリサイド膜、ゲルマニウム層の順で積層された第２の積層構造を用いる。ここで、ゲルマニウム層は、シリコンとゲルマニウムの化合物層でもよい。第２の積層構造のゲルマニウム層に接してｐ型シリコン層をさらに備えることが好ましい。この場合、金属電極、タングステンシリサイド膜、ゲルマニウム層、ｐ型シリコン層の順となる。
【００２９】
よって、チャネル部にシリコンを有するＣＭＯＳの、ｎ型ＭＯＳとｐ型ＭＯＳのソース／ドレインに共通のタングステンシリサイド膜を用いることにより、ｎ型ＭＯＳとｐ型ＭＯＳのソース／ドレインの金属電極接触部の両方の接触抵抗を低減でき、ＣＭＯＳの駆動力を向上させることができる。共通のタングステンシリサイド膜のシリコン／タングステン組成比は、４より大で１２以下である。
【００３０】
図５は、ｎ型ＭＯＳの断面模式図である。ｎ型ＭＯＳは、金属電極１、タングステンシリサイド膜２、ｎ型のシリコン層３の順で積層された２つの第１の積層構造の間に、金属電極（ゲート）５（Ｍ）、酸化物６（Ｏ）、ｐ型のシリコン層４（Ｓ）の順で積層されたＭＯＳ構造を有する。
【００３１】
図６は、ｐ型ＭＯＳの断面模式図である。ｐ型ＭＯＳは、金属電極１１、タングステンシリサイド膜１２、シリコンゲルマニウム層又はゲルマニウム層１３の順で積層された２つの第２の積層構造の間に、金属電極（ゲート）１５（Ｍ）、酸化物１６（Ｏ）、シリコン層１４（Ｓ）の順で積層されたＭＯＳ構造を有する。シリコン層１４はｎ型のキャリアを有しており、シリコンゲルマニウム層又はゲルマニウム層１３はｐ型のキャリアを有している。
【００３２】
図７は、ｎ型ＭＯＳとｐ型ＭＯＳを隣接させた相補型ＭＯＳ（ＣＭＯＳ）構造の断面模式図である。ｎ型ＭＯＳ部分は、図５と同様であり、ｐ型ＭＯＳ部分は、図６と同様である。
【００３３】
本発明の実施形態の半導体装置の製造は、タングステンの原料ガスとシリコンの原料ガスを気相中で化学反応させることにより、シリコン／タングステンの組成比が４より大で１２以下の前駆体を気相中で作製した後に、前記前駆体を、シリコン層若しくはシリコンとカーボンの化合物層又はシリコンとゲルマニウムの化合物層の上に堆積して、タングステンシリサイド膜を作製する工程と、金属電極を前記タングステンシリサイド膜上に作製する電極作製工程とを、少なくとも備える。ここで、タングステンシリサイド膜を作製する工程後に、所望の電子障壁高さと正孔障壁高さの両方を低減するための熱処理工程を設けることが、好ましい。熱処理条件は、真空、窒素等の不活性、水素等の還元雰囲気下で、４００℃以上７００℃以下の範囲が望ましい。また、電極作製工程は、タングステンシリサイド膜を作製する工程で用いたタングステンの原料ガスとシリコンの原料ガスのうち少なくとも１つ以上の原料ガスを含む原料ガスを用いて、タングテン電極を前記タングステンシリサイド膜上に作製することもできる。
【００３４】
（第１の実施形態）
本発明の第１の実施形態の半導体装置について、図を参照して以下説明する。第１の積層構造がシリコン層を備えるＣＭＯＳの場合を、代表例として説明する。本実施形態のＣＭＯＳにおけるｎ型ＭＯＳのソース／ドレインの金属電極接触部は、金属電極、タングステンシリサイド膜、ｎ型シリコン層の積層構造を備える。本実施形態のＣＭＯＳにおけるｐ型ＭＯＳのソース／ドレインの金属電極接触部は、金属電極、タングステンシリサイド膜、シリコンとゲルマニウムの化合物層（又はゲルマニウム層）の積層構造を備える。
【００３５】
本実施形態は、ｎ型ＭＯＳとｐ型ＭＯＳの両方のソース／ドレインの金属電極接触部でのエネルギー障壁高さを低減することができたものである。本発明のエネルギー障壁高さの低減の機構は、タングステンシリサイド膜によるフェルミレベルの調整機能に基づいている。以下、詳しく説明する。
【００３６】
通常の、金属電極とシリコン層の積層構造では、シリコンのミッドギャップよりもやや価電子帯端寄りに存在する電荷中性準位に、金属電極のフェルミレベルがピンニングされるために、電子障壁高さが高くなる傾向があり、正孔障壁高さが低くなる傾向がある。例えば、タングステン電極とｎ型シリコンが直接接合した場合には、電子障壁高さは約０．６８ｅＶを示し、タングテン電極とｐ型シリコンが直接接合した場合には、正孔障壁高さは約０．４３ｅＶを示す。
【００３７】
本実施形態のｎ型ＭＯＳにおいては、タングステンシリサイド膜がフェルミレベルのピンニング緩和を行い、ｎ型Ｓｉに対する電子障壁高さを低減することができる。例えば、タングステン電極、タングステンシリサイド膜（シリコン／タングステン組成比＝１２）、ｎ型シリコン層の順で積層された積層構造では、電子障壁高さが０．３２ｅＶまで低減する。この低減した電子障壁高さは、後述する、窒素雰囲気下で３０分間、６００℃の熱処理を行った後でも維持される。また、熱処理を行わなくても、電子障壁高さを低減することができるが、後述するｐ型ＭＯＳの低い正孔障壁高さとｎ型ＭＯＳの低い電子障壁高さの両方を実現するためには、ＣＭＯＳへの６００℃程度の熱処理工程が必要となる。
【００３８】
また、シリコン層は、通常の単結晶シリコンよりも圧縮歪あるいは引っ張りひずみを持った結晶構造を有していても、同様の効果を奏する。さらに、シリコン層は、ｎタイプのキャリアを有する半導体であるため、不純物元素として、リン（Ｐ）、ヒソ（Ａｓ）、アンチモン（Ｓｂ）などが入っている。
【００３９】
本実施形態のｐ型ＭＯＳにおいては、タングステンシリサイド膜とシリコンゲルマニウム層又はゲルマニウム層の積層構造を作製後に熱処理を行うことで、正孔障壁高さを低減することができる。また、シリコンゲルマニウム層又はゲルマニウム層に接してｐ型シリコン層をさらに備えても、同様の効果を得ることができる。熱処理前においては、タングステンシリサイド膜が、金属電極のフェルミレベルのピンニング緩和を行い、シリコンゲルマニウム層又はゲルマニウム層に対する正孔障壁高さは高い値を示す。例えば、タングステン電極、タングステンシリサイド膜（シリコン／タングステン組成比＝１２）、ゲルマニウム層、ｐ型シリコン層の順で積層された積層構造の熱処理前の正孔障壁高さは、０．６８ｅＶを示す。一方、熱処理後においては、フェルミレベルが、シリコンゲルマニウム層又はゲルマニウム層の価電子帯端近傍にピンニングされて、正孔障壁高さが低減する。例えば、タングステン電極、タングステンシリサイド膜（シリコン／タングステン組成比＝１２）、ゲルマニウム層、ｐ型シリコン層の順で積層された積層構造に、窒素雰囲気下で３０分間６００℃の熱処理を行うことにより、正孔障壁高さを０．５１ｅＶまで低減することができる。この熱処理後の正孔障壁高さの低減効果は、熱処理により、シリコンゲルマニウム層又はゲルマニウム層と、タングステンシリサイド膜の界面で、相互拡散が起きて、原子構造が変化していることに起因する。シリコンゲルマニウム層の（ゲルマニウム）／（シリコン＋ゲルマニウム）の組成比が１に近い方が、相互拡散が起きやすいが、シリコンゲルマニウム層の（ゲルマニウム）／（シリコン＋ゲルマニウム）の組成比が０に近くても、相互拡散が起きるため、正孔障壁高さの低減効果を十分に得ることができる。よって、前記組成比が０より大で１以下であれば、正孔障壁高さの低減効果がある。
【００４０】
また、Ｐ型ＭＯＳでは、シリコンゲルマニウム層又はゲルマニウム層は、隣接するシリコン層に圧縮歪を加えるために、広く用いられている。この際、シリコンゲルマニウム層又はゲルマニウム層も通常の結晶状態からひずんだ状態となるが、この場合も、同様の正孔障壁高さの低減効果を奏する。また、シリコンゲルマニウム層又はゲルマニウム層は、ｐタイプのキャリアを有する半導体であるため、不純物元素として、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）などが入っている場合や、結晶欠陥や原子空孔をアクセプタとして利用している場合がある。
【００４１】
金属電極にタングステン電極を用いた場合の、エネルギー障壁とシリコン／タングステン組成比との関係について調べた。
【００４２】
図８は、タングステン（Ｗ）電極、タングステンシリサイドＷＳｉｎ膜、シリコン（Ｓｉ）層の順で積層されたショットキーダイオードの電流（Ｉ）−電圧（Ｖ）特性を示す図である。シリコン層のキャリアタイプは、左図がｎ型、右図がｐ型である。通常の金属電極とキャリア密度の低い半導体層の積層構造は、ショットキーダイオードと呼ばれ、積層界面にはエネルギー障壁が形成されて、整流特性を示す。本図の左側の図中の線は、下から、線ＡはＷ電極／ｎ型Ｓｉ、線ＢはＷ電極／ＷＳｉｎ膜（ｎ＝３）／ｎ型Ｓｉ、線ＣはＷ電極／ＷＳｉｎ膜（ｎ＝１２）／ｎ型Ｓｉである。本図の右側の図中の線は、上から、線ＤはＷ電極／ｐ型Ｓｉ、線ＥはＷ電極／ＷＳｉｎ膜（ｎ＝３）／ｐ型Ｓｉ、線ＦはＷ電極／ＷＳｉｎ膜（ｎ＝１２）／ｐ型Ｓｉである。
【００４３】
図９は、タングステン電極、シリコン層の順で積層されたショットキーダイオードと、タングステン電極、タングステンシリサイド膜、ｎ型シリコン層の順で積層されたショットキーダイオードと、タングステン電極、タングステンシリサイド膜、ゲルマニウム層、ｐ型シリコン層の順で積層されたショットキーダイオードの、エネルギー障壁高さとタングステンシリサイド膜の組成比の関係を示した図である。
【００４４】
図８及び図９によれば、次のことが分かる。本実施形態の、タングステン電極、タングステンシリサイド膜、シリコンの順で積層されたショットキーダイオードでは、タングステンシリサイド膜の組成比を変えることにより、積層界面に形成される障壁高さを調整することが可能である。例えば、ｎ型シリコン対する電子障壁高さは、Ｗ電極／ｎ型Ｓｉの積層構造では、０．６８ｅＶとなり、Ｗ電極／ＷＳｉｎ膜（ｎ＝３）／ｎ型Ｓｉの積層構造では、０．６０ｅＶとなり、Ｗ電極／ＷＳｉｎ膜（ｎ＝１２）／ｎ型Ｓｉの積層構造では、０．３２ｅＶとなる。一方、タングステン電極、タングステンシリサイド膜、ｐ型シリコンの順で積層されたショットキーダイオードでは、ｐ型シリコンに対する正孔障壁高さを調整することができる。例えば、正孔障壁高さは、Ｗ電極／ｐ型Ｓｉの積層構造では０．４２ｅＶとなり、Ｗ電極／ＷＳｉｎ膜（ｎ＝３）／ｐ型Ｓｉの積層構造では、０．４８ｅＶとなり、Ｗ電極／ＷＳｉｎ膜（ｎ＝１２）／ｐ型Ｓｉの積層構造では、０．６８ｅＶとなる。以上の障壁高さは、電流−電圧測定と容量−電圧測定から求めることができる。
【００４５】
よって、タングステン電極、タングステンシリサイド膜、シリコン層の順で積層されたショットキーダイオードにおいて、タングステンシリサイド膜のシリコン／タングステン組成比を増大させることで、ｎ型シリコンに対する電子障壁高さを減少させて、ｐ型シリコンに対する正孔障壁高さを増大させることができる。また、同じ組成比に対する電子と正孔の障壁高さの合計は、シリコンのバンドギャップの１．１ｅＶに近い値を示す。また、ｐ型シリコン層とタングステンシリサイド膜との間にゲルマニウム層を挿入することで、正孔障壁高さを０．５１ｅＶまで低減することができる。
【００４６】
以上をまとめると、タングステン電極を用いたＣＭＯＳ構造のｎ−ＭＯＳ及びｐ−ＭＯＳのバンド模式図は、例えば、図１０のように図示できる。図１０は、タングステン電極／タングステンシリサイド膜／シリコン層の順で積層されたｎ型ＭＯＳの積層構造と、タングステン電極／タングステンシリサイド膜／ゲルマニウム層／シリコン層の順で積層されたｐ型ＭＯＳの積層構造のバンド模式図である。
【００４７】
〈ＣＭＯＳの製造方法〉
本実施形態のＣＭＯＳの製造方法について、ソース／ドレインの金属電極接触部の構造の製造方法を中心に、以下説明する。以下に説明するソース／ドレインの金属電極接触部の構造及び電子障壁高さ調整のための処理以外は、通常のＣＭＯＳの製造方法を適宜採用することができる。
（工程１）  ソース／ドレインの金属電極接触部の構造の形成の前段階として、ｎ型ＭＯＳ構造のためのｎ型シリコン層と、ｐ型ＭＯＳ構造のためのシリコンゲルマニウム層を形成する工程。
（工程２）  ｎ型ＭＯＳ構造のためのｎ型シリコン層と、ｐ型ＭＯＳ構造のためのシリコンゲルマニウム層とに、タングステンシリサイド層を形成する工程。
（工程３）  ｎ型ＭＯＳ構造のためのタングステンシリサイド層と、ｐ型ＭＯＳ構造のためのタングステンシリサイド層とに、金属電極を形成する工程。
（工程４）  電子障壁高さ調整のための熱処理工程。
【００４８】
（工程２）におけるタングステンシリサイド層の形成は、タングステンの原料ガスとシリコンの原料ガスを気相中で化学反応させることにより作製することができる。特許文献４に記載されたと同様の製造方法である。タングステンの原料ガスとシリコンの原料ガスを基板表面で化学反応させるのではなく、原料ガスを気相中で化学反応させることによって、より具体的にいえば、シリコン／タングステンの組成比が４を超える前駆体を気相中で作製し、該前駆体を基板上へ堆積させることによって、シリコン／タングステンの組成比が４を超えるタングステンシリサイド膜を作製できる。例えば、シリコンの原料ガス同士が反応しない温度の４００℃に維持した反応炉の中に、シリコンの原料ガスを予め満たしておき、その反応炉の中にタングステンの原料ガスを導入することにより、気相中でタングステンシリサイド膜の前駆体を作製する。気相中での熱的な化学反応を利用することが望ましいが、基板温度の高温化も効果的である。タングステンの原料ガスとして、フッ化タングステンガス、塩化タングステンガス、有機タングステンガス等が挙げられる。シリコンの原料ガスとして、シランガス、ジシランガス、ジクロロシラン、四塩化ケイ素等が挙げられる。
【００４９】
（工程２）におけるタングステンシリサイド層の形成工程の具体例を、図１１を参照して説明する。図１１は、二次イオン質量分析（ＳＩＭＳ）より得られたシリコン／タングステン組成比が１２のタングステンシリサイド膜中のフッ素原子濃度を示す図である。原料ガスとして四フッ化タングステンガスとシランガスを利用して作製したタングステンシリサイド膜は、膜中の残留フッ素濃度が０．１原子％以下であることが特徴である。不純物のフッ素は半導体装置に悪影響を及ぼすことが知られおり、四フッ化タングステンガスを利用して作製した従来のタングステン膜やタングステンシリサイド膜では、膜中の残留フッ素濃度が少なくとも１原子％以上であった。本実施形態のタングステンシリサイド膜中のフッ素濃度が小さい理由は、気相中で合成されたタングステンシリサイド膜の前駆体が、シランなどの還元性ガスにより四フッ化タングステンガス中のフッ素を完全に還元するためである。
【００５０】
（工程３）における金属電極の形成工程は、通常のＣＭＯＳにおける電極形成方法を適宜用いることができる。金属電極としてＣＭＯＳに用いられる電極材料であれば用いることができ、特に限定されない。前述した電極材料がより好ましい。本実施形態では、タングステン金属又はタングステンの化合物がより好ましい。タングステンの化合物として、窒化タングステン等が挙げられる。電極として、タングステン金属又はタングステンの化合物を用いる場合は、工程２で使用した原料ガスを、続く電極形成工程においても使用することができるので、製造工程の簡素化等も図れる。タングステンの原料ガスとシリコンの原料ガスの組合せで、タングステンシリサイド膜とタングステン電極の両方を作製することが可能である。例えば、タングステンシリサイド膜は、フッ化タングステンガスとジシランガスの組合せで作製し、タングステン電極は、フッ化タングステンガスとシランガスの組合せで作製することができる。他の例として、タングステンシリサイド膜は、フッ化タングステンガスとシランガスの組合せで作製し、タングステン電極は、塩化タングステンガスとシランガスの組合せで作製することができる。このように、電極作製工程は、タングステンシリサイド膜形成工程で使用したタングステンの原料ガスとシリコンの原料ガスのうち少なくとも１つ以上の原料ガスを含む原料ガスを用いて、タングテン電極を前記タングステンシリサイド膜上に作製することができる。
【００５１】
（工程４）における熱処理工程について詳しく説明する。ｎ型ＭＯＳとｐ型ＭＯＳの両方のソース／ドレインの金属電極接触部に、共通のタングステンシリサイド膜、および金属電極を形成した後に、窒素雰囲気下６００℃の熱処理を行うことによって、ｎ型ＭＯＳの電子障壁高さを０．３２ｅＶに維持しながら、ｐ型ＭＯＳの正孔障壁高さを０．５１ｅＶまで低減することができる。また、この熱処理条件に限らずに、真空雰囲気下や水素雰囲気下でも、ｎ型ＭＯＳの電子障壁高さ低減効果とｐ型ＭＯＳの正孔障壁高さ低減効果は有効である。酸素雰囲気下での熱処理は、金属電極の酸化を促進させるために望ましくない。また、熱処理温度の範囲は、６００℃に限定されることはなく、４００℃以上７００℃以下の範囲が望ましい。熱処理のタイミングは、タングステンシリサイド膜を成膜した後であれば、いつでも良い。電子障壁高さと正孔障壁高さの両方を低減する効果を得るためには、タングステンシリサイド膜のシリコン／タングステン組成比が高く、１２に近い方が望ましい。その理由は、タングステンシリサイド膜のシリコン／タングステン組成比が増大するに伴い、タングステンシリサイド膜のエネルギーギャップが増大し、タングステンシリサイド膜と半導体層との接触界面における状態密度を低減できるからである。一方、タングステンシリサイド膜のシリコン／タングステン組成比は４より大であることが重要である。４より小さい場合は、タングステンシリサイド膜のエネルギーギャップが小さく、タングステンシリサイド膜と半導体層との接触界面における状態密度を低減することができないために電子障壁高さを十分に低減することができず、正孔障壁高さ低減のみに有効となるからであ。よって、シリコン／タングステン組成比は４より大で１２以下であることが重要である。
【００５２】
タングステンシリサイド膜の熱処理後の状態を調べた。図１２は、シリコン／タングステン組成比が１２のタングステンシリサイド膜中のシリコン原子の結合状態を示すラマン散乱スペクトルである。アモルファスシリコンの結合ネットワークと同じ４７５ｃｍ−１と１６５ｃｍ−１付近の２つのブロードなピークが観測できた。これは、タングステンシリサイド膜中では、シリコン原子同士がアモルファスな結合状態を有することを示している。また、このアモルファスの結合状態は、１０００℃以上まで熱処理しても維持され、強固な結合ネットワークを有している。
【００５３】
図１３は、熱処理前の堆積後と、熱処理条件を熱処理温度４００℃、５００℃、６００℃とした場合の、タングステン電極、タングステンシリサイド膜、ゲルマニウム層、ｐ型シリコン層の順で積層されたショットキーダイオードの電流（Ｉ）−電圧（Ｖ）特性を示す図である。７００℃については図示されていないが、同様に優れた特性を示した。本図から、熱処理温度の範囲は４００℃から７００℃の範囲が望ましいことがわかる。
【００５４】
本実施形態で示した製造方法により、ＣＭＯＳのｎ型及びｐ型のソース／ドレインの金属電極接触部の構造を製造した場合、次のような効果も得られる。一般的に、新材料をＣＭＯＳへ適用すると、新しい製造プロセスの導入や製造プロセス数の増大を伴うため、製造コストが増大してしまう。しかし、本実施形態のように、ｎ型ＭＯＳとｐ型ＭＯＳのソース／ドレインの金属電極接触部に、共通のタングステンシリサイド膜を適用可能であるので、ＣＭＯＳ製造時のプロセス数の削減あるいは維持が可能となり、製造コストの上昇を抑えることができる。さらに、タングステンシリサイド膜の作製後に、タングステンシリサイド膜と同じ原料ガスを利用してタングステンシリサイド膜上部にタングステン電極を作製することが可能であるため、製造コストの上昇を抑えことができる。また、本実施の形態により作製したタングステンシリサイド膜は、段差被覆性が優れている特徴を有する。例えば、アスペクト比が約５０と高く、幅が４０ｎｍと微細な段差上に、タングステンシリサイド膜を（側壁／最表面）の膜厚比を約１／２で完全に被覆することが可能である。この優れた段差被覆性を発揮できる理由は、タングステンシリサイド膜の特徴的な形成過程に基づいている。気相中で合成されたタングステンシリサイド膜の前駆体が、堆積基板に対して低い付着確率を有しており、付着した後は堆積基板表面上で高い拡散性を有しているためである。タングステンシリサイド膜の優れた被覆性は、ＣＭＯＳのソース／ドレインの１００ｎｍ未満の直径で空いているコンタクト穴への埋め込みを可能とし、ＣＭＯＳの動作特性のばらつき抑制効果や接触抵抗低減効果を得ることができる。
【００５５】
（第２の実施形態）
第２の実施形態の半導体装置は、第１の実施形態における第１の積層構造のシリコン層に替えて、シリコンとカーボンの化合物層を用いた場合に係る。本実施形態のｎ型ＭＯＳにおいても、タングステンシリサイド膜がフェルミレベルのピンニング緩和を行い、シリコンとカーボンの化合物層に対する電子障壁高さを低減することができるので、第１の実施形態と同様の効果が得られる。シリコンとカーボンの化合物層はシリコンよりも高い融点を持っているので、熱処理を行ってもタングステンシリサイド膜とシリコンとカーボンの化合物層の界面での相互拡散は生じ難く、フェルミレベルのピンニング解除効果は熱処理工程後も維持される。不純物元素として、リン（Ｐ）、ヒソ（Ａｓ）、アンチモン（Ｓｂ）などが入っていても第１の実施形態と同様の効果が得られる。
【００５６】
なお、上記実施形態等で示した例は、発明を理解しやすくするために記載したものであり、この形態に限定されるものではない。
【産業上の利用可能性】
【００５７】
本発明の半導体装置は、ｎ型ＭＯＳとｐ型ＭＯＳの両方のソース／ドレインの金属接触部の接触抵抗の低減が可能な構造であるので、ＣＭＯＳの微細化、駆動力の向上が要求される製品に、幅広く利用できる。また、本発明の製造方法によれば、ＣＭＯＳの微細化及び集積化、並びに製造工程の効率化がさらに期待でき、産業上有用である。
【符号の説明】
【００５８】
１、１１        金属電極（ソース／ドレイン）
２、１２        タングステンシリサイド膜
３、４、１４        シリコン層
５、１５      金属電極（ゲート）
６、１６      酸化物
１３      シリコンゲルマニウム層又はゲルマニウム層
【図１】
2019093206.tif 000003
【図２】
2019093206.tif 000004
【図３】
2019093206.tif 000005
【図４】
2019093206.tif 000006
【図５】
2019093206.tif 000007
【図６】
2019093206.tif 000008
【図７】
2019093206.tif 000009
【図８】
2019093206.tif 000010
【図９】
2019093206.tif 000011
【図１０】
2019093206.tif 000012
【図１１】
2019093206.tif 000013
【図１２】
2019093206.tif 000014
【図１３】
2019093206.tif 000015
【国際調査報告】
2019093206.tif 000016
2019093206.tif 000017
2019093206.tif 000018
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