(57)【要約】  第１の電源線への供給電圧である第１の電源電圧で動作し、入力された信号を反転させた信号を第１のノードに出力する第１のインバータと、第１のノードから入力された信号を反転させた信号を第２のノードに出力する第２のインバータと、第２の電源線への供給電圧である第２の電源電圧で動作し、第２のノードから入力された信号を反転させた信号を出力する第３のインバータとを備え、第２のインバータは、第１の電源線にソースが接続された第１のＰ型トランジスタと、第２の電源線にソースが接続された第２のＰ型トランジスタと、グランド線にソースが接続された第１のＮ型トランジスタとを有し、第１のＰ型トランジスタと第２のＰ型トランジスタと第１のＮ型トランジスタの各々のゲートが第１のノードに接続され、第１のＰ型トランジスタと第２のＰ型トランジスタと第１のＮ型トランジスタの各々のドレインが第２のノードに接続された、レベルシフト回路。
2018216059.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源線への供給電圧である第１の電源電圧で動作し、入力された信号を反転させた第１の信号を第１のノードに出力する第１のインバータと、  前記第１のノードから入力された前記第１の信号を反転させた第２の信号を第２のノードに出力する第２のインバータと、  第２の電源線への供給電圧であって、前記第１の電源電圧とは異なる第２の電源電圧で動作し、前記第２のノードから入力された前記第２の信号を反転させた信号を出力する第３のインバータとを備え、  前記第２のインバータは、前記第１の電源線にソースが接続された第１のＰ型トランジスタと、前記第２の電源線にソースが接続された第２のＰ型トランジスタと、グランド線にソースが接続された第１のＮ型トランジスタとを有し、  前記第１のＰ型トランジスタと前記第２のＰ型トランジスタと前記第１のＮ型トランジスタの各々のゲートが前記第１のノードに接続され、前記第１のＰ型トランジスタと前記第２のＰ型トランジスタと前記第１のＮ型トランジスタの各々のドレインが前記第２のノードに接続された、レベルシフト回路。
【請求項２】
前記第１のインバータは、前記第１の電源線にソースが接続された第３のＰ型トランジスタと、グランド線にソースが接続された第２のＮ型トランジスタとを有し、  前記第３のインバータは、前記第２の電源線にソースが接続された第４のＰ型トランジスタと、グランド線にソースが接続された第３のＮ型トランジスタとを有し、  前記第３のＰ型トランジスタのゲート幅が、前記第２のＮ型トランジスタのゲート幅のＸ（Ｘは正の値）倍であり、前記第４のＰ型トランジスタのゲート幅が、前記第３のＮ型トランジスタのゲート幅のＸ倍であるとき、  前記第１のＰ型トランジスタと前記第２のＰ型トランジスタの各々のゲート幅は、前記第１のＮ型トランジスタのゲート幅の（Ｘ／２）倍である、請求項１に記載のレベルシフト回路。
【請求項３】
第１の電源線への供給電圧である第１の電源電圧で動作する第１の内部回路と、  第２の電源線への供給電圧であって、前記第１の電源電圧とは異なる第２の電源電圧で動作する第２の内部回路と、  前記第１の内部回路と前記第２の内部回路との間で信号のレベルをシフトするレベルシフト回路とを備え、  前記レベルシフト回路は、  前記第１の電源電圧で動作し、前記第１の内部回路から入力された信号を反転させた第１の信号を第１のノードに出力する第１のインバータと、  前記第１のノードから入力された前記第１の信号を反転させた第２の信号を第２のノードに出力する第２のインバータと、  前記第２の電源電圧で動作し、前記第２のノードから入力された前記第２の信号を反転させた信号を前記第２の内部回路に出力する第３のインバータとを備え、  前記第２のインバータは、前記第１の電源線にソースが接続された第１のＰ型トランジスタと、前記第２の電源線にソースが接続された第２のＰ型トランジスタと、グランド線にソースが接続された第１のＮ型トランジスタとを有し、  前記第１のＰ型トランジスタと前記第２のＰ型トランジスタと前記第１のＮ型トランジスタの各々のゲートが前記第１のノードに接続され、前記第１のＰ型トランジスタと前記第２のＰ型トランジスタと前記第１のＮ型トランジスタの各々のドレインが前記第２のノードに接続された、集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、レベルシフト回路及び集積回路に関する。
【背景技術】
【０００２】  従来、異なる電源電圧間で信号のレベルをシフトするレベルシフト回路が知られている（例えば、特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２０１２−５０２５５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】  しかしながら、上述の従来技術のようにラッチ構造を用いたレベルシフト回路では、ラッチアップまでに時間がかかることによって、信号がレベルシフトされる前後で当該信号のパルス幅が変化することがある。レベルシフトされる前後で信号のパルス幅が変化すると、信号の内容が誤って伝達されるおそれがある。【０００５】  そこで、本開示では、レベルシフトされる前後での信号のパルス幅の変化を抑制できる、レベルシフト回路及び集積回路が提供される。
【課題を解決するための手段】
【０００６】  本開示の一態様では、  第１の電源線への供給電圧である第１の電源電圧で動作し、入力された信号を反転させた第１の信号を第１のノードに出力する第１のインバータと、  前記第１のノードから入力された前記第１の信号を反転させた第２の信号を第２のノードに出力する第２のインバータと、  第２の電源線への供給電圧であって、前記第１の電源電圧とは異なる第２の電源電圧で動作し、前記第２のノードから入力された前記第２の信号を反転させた信号を出力する第３のインバータとを備え、  前記第２のインバータは、前記第１の電源線にソースが接続された第１のＰ型トランジスタと、前記第２の電源線にソースが接続された第２のＰ型トランジスタと、グランド線にソースが接続された第１のＮ型トランジスタとを有し、  前記第１のＰ型トランジスタと前記第２のＰ型トランジスタと前記第１のＮ型トランジスタの各々のゲートが前記第１のノードに接続され、前記第１のＰ型トランジスタと前記第２のＰ型トランジスタと前記第１のＮ型トランジスタの各々のドレインが前記第２のノードに接続された、レベルシフト回路が提供される。【０００７】  本開示の他の一態様では、  第１の電源線への供給電圧である第１の電源電圧で動作する第１の内部回路と、  第２の電源線への供給電圧であって、前記第１の電源電圧とは異なる第２の電源電圧で動作する第２の内部回路と、  前記第１の内部回路と前記第２の内部回路との間で信号のレベルをシフトするレベルシフト回路とを備え、  前記レベルシフト回路は、  前記第１の電源電圧で動作し、前記第１の内部回路から入力された信号を反転させた第１の信号を第１のノードに出力する第１のインバータと、  前記第１のノードから入力された前記第１の信号を反転させた第２の信号を第２のノードに出力する第２のインバータと、  前記第２の電源電圧で動作し、前記第２のノードから入力された前記第２の信号を反転させた信号を前記第２の内部回路に出力する第３のインバータとを備え、  前記第２のインバータは、前記第１の電源線にソースが接続された第１のＰ型トランジスタと、前記第２の電源線にソースが接続された第２のＰ型トランジスタと、グランド線にソースが接続された第１のＮ型トランジスタとを有し、  前記第１のＰ型トランジスタと前記第２のＰ型トランジスタと前記第１のＮ型トランジスタの各々のゲートが前記第１のノードに接続され、前記第１のＰ型トランジスタと前記第２のＰ型トランジスタと前記第１のＮ型トランジスタの各々のドレインが前記第２のノードに接続された、集積回路が提供される。
【発明の効果】
【０００８】  本開示の一態様によれば、レベルシフトされる前後での信号のパルス幅の変化を抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】本開示に係る集積回路の構成の一例を示す図である。
【図２】本開示に係るレベルシフト回路の第１の構成例を示す図である。
【図３】電圧生成回路の構成の一例を示す図である。
【図４】各端子及び各ノードでの動作波形の一例を示す図である。
【図５】本開示に係るレベルシフト回路の第２の構成例を示す図である。
【図６】閾値電圧の具体例を示す図である。
【図７】VDD1を固定してVDD2を変化させたときのVth2の変化を示す図である。
【図８】レベルシフト回路を備えた集積回路の一具体例を示す図である。
【発明を実施するための形態】
【００１０】  以下、本開示に係る実施形態について図面を参照して説明する。
【００１１】  図１は、本開示に係る集積回路の構成の一例を示す図である。図１に示される集積回路１０は、異なる電源電圧で動作する回路間で信号の受け渡しを行うレベルシフト回路１３を備える。集積回路１０は、半導体集積回路の一例であり、第１の内部回路１１と、レベルシフト回路１３と、第２の内部回路１２とを備える。
【００１２】  第１の内部回路１１は、第１の電源電圧の一例である電源電圧VDD1で動作する。電源電圧VDD1は、第１の電源線への供給電圧の一例である。第２の内部回路１２は、第２の電源電圧の一例である電源電圧VDD2で動作する。電源電圧VDD2は、第２の電源線への供給電圧の一例である。電源電圧VDD2は、電源電圧VDD1と異なる電圧である。
【００１３】  レベルシフト回路１３は、第１の内部回路１１と第２の内部回路１２との間で信号のレベル（「振幅」とも称する）をシフトする。レベルシフト回路１３は、第１の内部回路から入力された信号のレベルをシフトし、レベルをシフトした信号を第２の内部回路１２に出力する。本開示に係るレベルシフト回路１３は、電源電圧VDD2が電源電圧VDD1よりも高い場合にも低い場合にも適用することが可能である。
【００１４】  図２は、本開示に係るレベルシフト回路の第１の構成例を示す図である。図２に示されるレベルシフト回路３１は、図１のレベルシフト回路１３の一例である。レベルシフト回路３１は、直列に接続された奇数個（本例では、３個）のインバータ２１，２２，２３を備える。インバータ２１，２２，２３は、それぞれ、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが直列に接続されたＣＭＯＳ型のインバータである。ＣＭＯＳは、Complementary ＭＯＳ（Metal Oxide Semiconductor）を意味する。ＰＭＯＳのＰは、Ｐ型（Ｐチャネル型）を表し、ＮＭＯＳのＮは、Ｎ型（Ｎチャネル型）を表す。
【００１５】  インバータ２１は、第１のインバータの一例であり、電源線４１への供給電圧である電源電圧VDD1で動作する。電源線４１は、第１の電源線の一例である。電源電圧VDD1は、電源線４１とグランド線４０との間の電圧である。
【００１６】  インバータ２１は、入力端子ＩＮから入力された信号（「入力信号Ｓｉｎ」と称する）のレベルを反転させた信号（「信号Ｓａ」と称する）を中間ノードＡに出力する。信号Ｓａは、第１の信号の一例である。中間ノードＡは、第１のノードの一例である。入力端子ＩＮには、第１の内部回路１１が接続されている。第１の内部回路１１からの入力信号Ｓｉｎが入力端子ＩＮを介してインバータ２１の共通ゲートに入力される。
【００１７】  インバータ２１は、電源線４１にソースが接続されたＰ型トランジスタ２１ｐと、グランド線４０にソースが接続されたＮ型トランジスタ２１ｎとを有する。Ｐ型トランジスタ２１ｐとＮ型トランジスタ２１ｎとの各々のゲートは、入力端子ＩＮに接続され、Ｐ型トランジスタ２１ｐとＮ型トランジスタ２１ｎとの各々のドレインは、中間ノードＡに接続されている。
【００１８】  インバータ２３は、第３のインバータの一例であり、電源線４３への供給電圧である電源電圧VDD2で動作する。電源線４３は、第２の電源線の一例である。電源電圧VDD2は、電源線４３とグランド線４０との間の電圧である。
【００１９】  インバータ２３は、中間ノードＢから入力された信号（「信号Ｓｂ」と称する）のレベルを反転させた信号（「出力信号Ｓｏｕｔ」と称する）を出力端子ＯＵＴに出力する。信号Ｓｂは、第２の信号の一例である。中間ノードＢは、第２のノードの一例である。出力端子ＯＵＴには、第２の内部回路１２が接続されている。インバータ２３の共通ドレインから出力端子ＯＵＴを介して出力された出力信号Ｓｏｕｔは、第２の内部回路１２へ入力される。
【００２０】  インバータ２３は、電源線４３にソースが接続されたＰ型トランジスタ２３ｐと、グランド線４０にソースが接続されたＮ型トランジスタ２３ｎとを有する。Ｐ型トランジスタ２３ｐとＮ型トランジスタ２３ｎとの各々のゲートは、中間ノードＢに接続され、Ｐ型トランジスタ２３ｐとＮ型トランジスタ２３ｎとの各々のドレインは、出力端子ＯＵＴに接続されている。
【００２１】  インバータ２２は、第２のインバータの一例であり、電源線４２への供給電圧である電源電圧VDD12で動作する。電源線４２は、電源電圧VDD12の供給源と接続された第３の電源線の一例である。電源電圧VDD12は、電源線４２への供給電圧とグランド線４０への供給電圧との間の電圧である。電源電圧VDD12は、電源電圧VDD1と電源電圧VDD2との間の電圧である中間電圧の一例である。本実施形態では、電源電圧VDD12は、電源電圧VDD1と電源電圧VDD2との間の平均電圧（=(VDD1+VDD2)/2）に等しい。
【００２２】  インバータ２２は、中間ノードＡから入力された信号Ｓａのレベルを反転させた信号Ｓｂを中間ノードＢに出力する。
【００２３】  インバータ２２は、電源線４２にソースが接続されたＰ型トランジスタ２２ｐと、グランド線４０にソースが接続されたＮ型トランジスタ２２ｎとを有する。Ｐ型トランジスタ２２ｐとＮ型トランジスタ２２ｎとの各々のゲートは、中間ノードＡに接続され、Ｐ型トランジスタ２２ｐとＮ型トランジスタ２２ｎとの各々のドレインは、中間ノードＢに接続されている。
【００２４】  レベルシフト回路３１は、電源電圧VDD12を生成する電圧生成回路を備える。電圧生成回路は、入力端子ＩＮから入力される入力信号Ｓｉｎのパルス幅と出力端子ＯＵＴから出力される出力信号Ｓｏｕｔのパルス幅とが一致するように、電源電圧VDD12を生成する。
【００２５】  図３は、電源電圧VDD12を生成する電圧生成回路の一例を示す図である。図３に示されるレギュレータ５０は、電源電圧VDD12を生成する電圧生成回路の一例である。レギュレータ５０は、電源電圧VDD12が電源電圧VDD1と電源電圧VDD2との間の平均電圧になるように、電源電圧VDD12を調整する。レギュレータ５０は、抵抗５１〜５８と、オペアンプ５９と、Ｐ型トランジスタ６０とを備える。
【００２６】  抵抗５１〜５６によって構成された参照電圧生成回路は、電源電圧VDD1と電源電圧VDD2に基づいて所定の参照電圧を生成し、生成した参照電圧をオペアンプ５９の反転入力ノードに供給する。Ｐ型トランジスタ６０は、オペアンプ５９の出力ノードに接続されたゲートと、電源線４１又は電源線４３に接続されたソースと、抵抗５７，５８を介してグランド線４０に接続されたドレインとを有するＭＯＳトランジスタである。Ｐ型トランジスタ６０のソースは、電源線４１と電源線４３とのうち、供給される電源電圧が高い方の電源線に接続される。抵抗５７と抵抗５８との中間接続点は、オペアンプ５９の非反転入力ノードに接続される。抵抗５７と抵抗５８によって構成されたフィードバック電圧生成回路は、抵抗５７と抵抗５８の中間接続点においてフィードバック電圧を生成し、生成したフィードバック電圧をオペアンプ５９の非反転入力ノードに供給する。オペアンプ５９は、供給された参照電圧とフィードバック電圧に基づいて、Ｐ型トランジスタ６０のゲートに制御電圧を供給する制御電圧生成回路として機能する。このような構成を有するレギュレータ５０は、抵抗５１〜５８の各抵抗値を調整することにより、Ｐ型トランジスタ６０のドレインから電源電圧VDD12（=(VDD1+VDD2)/2）を出力できる。
【００２７】  図２のレベルシフト回路３１では、インバータの閾値電圧が電源電圧の半分となるように設計される。このように設計される場合、VDD12=(VDD1+VDD2)/2とすることで、1段目のインバータ２１の閾値電圧と2段目のインバータ２２の閾値電圧との差分と、2段目のインバータ２２の閾値電圧と3段目のインバータ２３の閾値電圧との差分とが、等しくなる。
【００２８】  例えば、1段目のインバータ２１において、入力信号Ｓｉｎの電圧をV1とすると、各トランジスタの飽和領域でのドレイン電流式は、  Id(PMOS)=βp×(VDD1-V1-Vthp)2  Id(NMOS)=βn×(V1-Vthn)2となる。Id(PMOS)は、Ｐ型トランジスタのドレイン電流を表し、Id(NMOS)は、Ｎ型トランジスタのドレイン電流を表す。利得βp及びβnは、  βp＝1/2×(Ｗp×μp×Ｃox／Ｌp)  βn＝1/2×(Ｗn×μn×Ｃox／Ｌn)である。Ｗp、μp、Ｃox、Ｌpは、それぞれ、Ｐ型トランジスタの、ゲート幅、正孔の移動度、ゲート容量、ゲート長を表す。Ｗn、μn、Ｃox、Ｌnは、それぞれ、Ｎ型トランジスタのゲート幅、電子の移動度、ゲート容量、ゲート長を表す。Ｐ型トランジスタの閾値電圧VthpとＰ型トランジスタの閾値電圧Vthnとはほぼ等しく、βp=βnであるようにトランジスタ比は設計される。インバータの閾値電圧Vthは、Id(PMOS)=Id(NMOS)のときの入力電圧V1であるので、  VDD1-V1＝V1が成立し、  V1=VDD1／2という関係式が得られる。つまり、インバータ２１の閾値電圧Vth1=VDD1／2と求めることができる。同様に、2段目ではVth2=VDD12／2、3段目ではVth3=VDD2／2となる。
【００２９】  したがって、図２のレベルシフト回路３１の場合、1段目のインバータ２１の閾値電圧と2段目のインバータ２２の閾値電圧との差分と、2段目のインバータ２２の閾値電圧と3段目のインバータ２３の閾値電圧との差分とが、等しくなる効果が得られる。
【００３０】  これにより、Vth1、Vth2、Vth3の順に電圧値が大きくなっても、図４に示すように、1段目から2段目へのレベルシフトによるパルス幅の変動量と2段目から3段目へのレベルシフトによるパルス幅の変動量とが等しくなる。その結果、インバータで信号が反転する効果によって差分が打ち消しあう。よって、3段目のインバータ２３からの出力信号Ｓｏｕｔのパルス幅は、入力信号Ｓｉｎと同じパルス幅になるとともに、レベルがVDD1からVDD2にシフトした出力信号Ｓｏｕｔを得ることができる。そして、入力信号Ｓｉｎの内容を正しくインバータ２３の後段の回路に伝達することができる。Vth4は、インバータ２３の後段の回路の閾値電圧を表す。
【００３１】  図５は、本開示に係るレベルシフト回路の第２の構成例を示す図である。図５に示されるレベルシフト回路３２は、図１のレベルシフト回路１３の一例である。レベルシフト回路３２は、直列に接続された奇数個（本例では、３個）のインバータ２１，７２，２３を備える。インバータ２１，７２，２３は、それぞれ、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが直列に接続されたＣＭＯＳ型のインバータである。第２の構成例のうち上述の構成例と同様の構成については、上述の説明を援用することで省略又は簡略する。
【００３２】  インバータ７２は、中間ノードＡから入力された信号Ｓａのレベルを反転させた信号Ｓｂを中間ノードＢに出力する。
【００３３】  インバータ７２は、電源線４１にソースが接続されたＰ型トランジスタ７２ｐ１と、電源線４３にソースが接続されたＰ型トランジスタ７２ｐ２と、グランド線４０にソースが接続されたＮ型トランジスタ７２ｎとを有する。Ｐ型トランジスタ７２ｐ１とＰ型トランジスタ７２ｐ２とＮ型トランジスタ７２ｎとの各々のゲートは、中間ノードＡに接続されている。Ｐ型トランジスタ７２ｐ１とＰ型トランジスタ７２ｐ２とＮ型トランジスタ７２ｎとの各々のドレインは、中間ノードＢに接続されている。
【００３４】  図５のレベルシフト回路３２の場合、Ｐ型トランジスタ２１ｐのゲート幅が、Ｎ型トランジスタ２１ｎのゲート幅のＸ（Ｘは正の値）倍であり、Ｐ型トランジスタ２３ｐのゲート幅が、Ｎ型トランジスタ２３ｎのゲート幅のＸ倍であると定義する。このとき、Ｐ型トランジスタ７２ｐ１とＰ型トランジスタ７２ｐ２の各々のゲート幅は、Ｎ型トランジスタ７２ｎのゲート幅の（Ｘ／２）倍で形成されている。このように形成されることで、1段目のインバータ２１の閾値電圧と2段目のインバータ２２の閾値電圧との差分と、2段目のインバータ２２の閾値電圧と3段目のインバータ２３の閾値電圧との差分とが、略等しくなる。
【００３５】  例えば、2段目のインバータ７２において、信号Ｓａの電圧をV2とすると、各トランジスタの飽和領域でのドレイン電流式は、  Id(PMOS)=βp×{ (VDD1-V2-Vtp)2+(VDD2-V2-Vtp)2}/2  Id(NMOS)=βn×(V2-Vtn)2となる。Ｐ型トランジスタの閾値電圧VtpとＰ型トランジスタの閾値電圧Vtnとはほぼ等しく（Vtp=Vtn=Vt）、βp=βnであるようにトランジスタ比は設計される。インバータ７２の閾値電圧Vth2は、Id(PMOS)=Id(NMOS)のときの入力電圧V2であるので、閾値電圧Vth2は、  Vth2=(VDD12+ VDD22-2×VDD1×Vt-2×VDD2×Vt)/(2×VDD1+2×VDD2-8Vt)となる。
【００３６】  この式に具体的な３つの場合での電圧を代入すると、図６に示される値になる。図６に示されるように、2段目の閾値電圧Vth2は、VDD1とVDD2との大小関係によらず、1段目の閾値電圧Vth1=VDD1/2と3段目の閾値電圧Vth3=VDD2/2との平均値(VDD1+VDD2)/4と近い値となることが分かる。
【００３７】  したがって、図５のレベルシフト回路３２の場合、1段目のインバータ２１の閾値電圧と2段目のインバータ７２の閾値電圧との差分と、2段目のインバータ７２の閾値電圧と3段目のインバータ２３の閾値電圧との差分とが、略等しくなる効果が得られる。
【００３８】  これにより、Vth1、Vth2、Vth3の順に電圧値が大きくなっても、図４に示すように、1段目から2段目へのレベルシフトによるパルス幅の変動量と2段目から3段目へのレベルシフトによるパルス幅の変動量とが等しくなる。その結果、インバータで信号が反転する効果によって差分が打ち消しあう。よって、3段目のインバータ２３からの出力信号Ｓｏｕｔのパルス幅は、入力信号Ｓｉｎと同じパルス幅になるとともに、レベルがVDD1からVDD2にシフトした出力信号Ｓｏｕｔを得ることができる。そして、入力信号Ｓｉｎの内容を正しくインバータ２３の後段の回路に伝達することができる。Vth4は、インバータ２３の後段の回路の閾値電圧を表す。
【００３９】  図７は、VDD1を0.8Vに固定してVDD2を変化させたときのVth2の変化を示す。図では、Vt=0.2Vとしている。図７に示されるように、Vth2は、Vth1とVth3のほぼ中間の値となり、理想値である(VDD1+VDD2)/4との差分は小さい。また、VDD1とVDD2の値が決まっていれば、サイズ比(βp及びβn)を2段目のみ調整することで、Vth2を(VDD1+VDD2)/4に略一致させることもできる。
【００４０】  したがって、図５のレベルシフト回路３２の場合、1段目のインバータ２１の閾値電圧と2段目のインバータ７２の閾値電圧との差分と、2段目のインバータ７２の閾値電圧と3段目のインバータ２３の閾値電圧との差分とが、略等しくなる効果が得られる。
【００４１】  図８は、レベルシフト回路を備えた集積回路の一具体例を示す図である。集積回路１１０は、ＣＰＵ（Central Processing Unit）１１１を備える。また、集積回路１１０は、ＳＥＲＤＥＳ（SERializer/DESerializer）１１２を備える。ＣＰＵは、プロセッサの一例である。ＳＥＲＤＥＳは、シリアルデータとパラレルデータとの間で相互に変換する回路の一例である。
【００４２】  レベルシフタ１３１は、ＣＰＵ１１１とマルチプレクサ（MUX）１２１との異なる電源電圧で動作する回路間で信号を伝送する。レベルシフタ１３２は、デマルチプレクサ（DMUX）１２２とＣＰＵ１１１との異なる電源電圧で動作する回路間で信号を伝送する。ＣＰＵ１１１の消費電力が大きいため、ＣＰＵ１１１の電源電圧は、プロセスばらつきや動作状態によって調整されることにより、ＣＰＵ１１１の消費電力を最適化する技術が使用されている。一方、ＳＥＲＤＥＳ１１２の電源電圧は、高速動作を実現するために、固定されている。この場合、ＣＰＵ１１１とＳＥＲＤＥＳ１１２との間で電源電圧の大小関係が逆転することがある。したがって、レベルシフタ１３１，１３２に本実施形態に係るレベルシフト回路を適用することによって、電源電圧が異なる回路間であっても、レベルシフトされる前後での信号のパルス幅の変化を抑制することができる。
【００４３】  レベルシフタ１３３は、マルチプレクサ（MUX）１２１と送信回路（Tx）１２３との異なる電源電圧で動作する回路間で信号を伝送する。レベルシフタ１３４は、受信回路（Rx）１２４とデマルチプレクサ（DMUX）１２２との異なる電源電圧で動作する回路間で信号を伝送する。ＳＥＲＤＥＳ１１２の電源電圧は、高速動作を実現するために、高く設定されている。送信回路（Tx）１２３は、所望の出力電圧を出力するために高い電圧が必要になるが、ＳＥＲＤＥＳ１１２回路全体の電源電圧を高くすると、消費電力が大きくなる。そのため、ＳＥＲＤＥＳ１１２のうち必要な回路の電源電圧が高くされる。この場合、レベルシフタ１３３，１３４は、高速動作を実現するため、要求される立ち上がり又は立ち下がり時間が短くなり、パルス幅の変化量も小さいことが望まれる。したがって、レベルシフタ１３３，１３４に本実施形態に係るレベルシフト回路を適用することによって、電源電圧が異なる回路間であっても、レベルシフトされる前後での信号のパルス幅の変化を抑制することができる。
【００４４】  以上、レベルシフト回路及び集積回路を実施形態により説明したが、本発明は上記実施形態に限定されるものではない。他の実施形態の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。
【００４５】  以上の実施形態に関し、更に以下の付記を開示する。（付記１）  第１の電源線への供給電圧である第１の電源電圧で動作し、入力された信号を反転させた第１の信号を第１のノードに出力する第１のインバータと、  前記第１のノードから入力された前記第１の信号を反転させた第２の信号を第２のノードに出力する第２のインバータと、  第２の電源線への供給電圧であって、前記第１の電源電圧とは異なる第２の電源電圧で動作し、前記第２のノードから入力された前記第２の信号を反転させた信号を出力する第３のインバータとを備え、  前記第２のインバータは、前記第１の電源線にソースが接続された第１のＰ型トランジスタと、前記第２の電源線にソースが接続された第２のＰ型トランジスタと、グランド線にソースが接続された第１のＮ型トランジスタとを有し、  前記第１のＰ型トランジスタと前記第２のＰ型トランジスタと前記第１のＮ型トランジスタの各々のゲートが前記第１のノードに接続され、前記第１のＰ型トランジスタと前記第２のＰ型トランジスタと前記第１のＮ型トランジスタの各々のドレインが前記第２のノードに接続された、レベルシフト回路。（付記２）  前記第１のインバータは、前記第１の電源線にソースが接続された第３のＰ型トランジスタと、グランド線にソースが接続された第２のＮ型トランジスタとを有し、  前記第３のインバータは、前記第２の電源線にソースが接続された第４のＰ型トランジスタと、グランド線にソースが接続された第３のＮ型トランジスタとを有し、  前記第３のＰ型トランジスタのゲート幅が、前記第２のＮ型トランジスタのゲート幅のＸ（Ｘは正の値）倍であり、前記第４のＰ型トランジスタのゲート幅が、前記第３のＮ型トランジスタのゲート幅のＸ倍であるとき、  前記第１のＰ型トランジスタと前記第２のＰ型トランジスタの各々のゲート幅は、前記第１のＮ型トランジスタのゲート幅の（Ｘ／２）倍である、付記１に記載のレベルシフト回路。（付記３）  第１の電源線への供給電圧である第１の電源電圧で動作する第１の内部回路と、  第２の電源線への供給電圧であって、前記第１の電源電圧とは異なる第２の電源電圧で動作する第２の内部回路と、  前記第１の内部回路と前記第２の内部回路との間で信号のレベルをシフトするレベルシフト回路とを備え、  前記レベルシフト回路は、  前記第１の電源電圧で動作し、前記第１の内部回路から入力された信号を反転させた第１の信号を第１のノードに出力する第１のインバータと、  前記第１のノードから入力された前記第１の信号を反転させた第２の信号を第２のノードに出力する第２のインバータと、  前記第２の電源電圧で動作し、前記第２のノードから入力された前記第２の信号を反転させた信号を前記第２の内部回路に出力する第３のインバータとを備え、  前記第２のインバータは、前記第１の電源線にソースが接続された第１のＰ型トランジスタと、前記第２の電源線にソースが接続された第２のＰ型トランジスタと、グランド線にソースが接続された第１のＮ型トランジスタとを有し、  前記第１のＰ型トランジスタと前記第２のＰ型トランジスタと前記第１のＮ型トランジスタの各々のゲートが前記第１のノードに接続され、前記第１のＰ型トランジスタと前���第２のＰ型トランジスタと前記第１のＮ型トランジスタの各々のドレインが前記第２のノードに接続された、集積回路。（付記４）  第１の電源線への供給電圧である第１の電源電圧で動作し、入力された入力信号を反転させた第１の信号を第１のノードに出力する第１のインバータと、  前記第１のノードから入力された前記第１の信号を反転させた第２の信号を第２のノードに出力する第２のインバータと、  第２の電源線への供給電圧であって、前記第１の電源電圧とは異なる第２の電源電圧で動作し、前記第２のノードから入力された前記第２の信号を反転させた出力信号を出力する第３のインバータと、  前記入力信号のパルス幅と前記出力信号のパルス幅とが一致するように、前記第１の電源電圧と前記第２の電源電圧との間の電圧である中間電圧を生成する電圧生成回路とを備え、  前記第２のインバータは、前記中間電圧で動作する、レベルシフト回路。（付記５）  前記中間電圧は、前記第１の電源電圧と前記第２の電源電圧との平均電圧である、付記４に記載のレベルシフト回路。（付記６）  前記第１のインバータは、前記第１の電源線にソースが接続された第１のＰ型トランジスタと、グランド線にソースが接続された第１のＮ型トランジスタとを有し、  前記第２のインバータは、前記電圧生成回路にソースが接続された第２のＰ型トランジスタと、グランド線にソースが接続された第２のＮ型トランジスタとを有し、  前記第３のインバータは、前記第２の電源線にソースが接続された第３のＰ型トランジスタと、グランド線にソースが接続された第３のＮ型トランジスタとを有する、付記４又は５に記載のレベルシフト回路。（付記７）  前記電圧生成回路は、  前記第１の電源線と前記第２の電源線のうち、供給される電源電圧が高い方の電源線と、前記中間電圧が供給される第３の電源線の間に接続されたトランジスタと、  前記第１の電源電圧と前記第２の電源電圧に基づいて参照電圧を生成する参照電圧生成回路と、  前記中間電圧に基づいてフィードバック電圧を生成するフィードバック電圧生成回路と、  第１の入力ノードに前記参照電圧が入力され、第２の入力ノードに前記フィードバック電圧が入力され、前記参照電圧及び前記フィードバック電圧に基づいて、前記トランジスタの制御電圧を生成する制御電圧生成回路と、を備える、付記４に記載のレベルシフト回路。（付記８）  第１の電源線への供給電圧である第１の電源電圧で動作する第１の内部回路と、  第２の電源線への供給電圧であって、前記第１の電源電圧とは異なる第２の電源電圧で動作する第２の内部回路と、  前記第１の内部回路と前記第２の内部回路との間で信号のレベルをシフトするレベルシフト回路とを備え、  前記レベルシフト回路は、  前記第１の電源電圧で動作し、前記第１の内部回路から入力された入力信号を反転させた第１の信号を第１のノードに出力する第１のインバータと、  前記第１のノードから入力された前記第１の信号を反転させた第２の信号を第２のノードに出力する第２のインバータと、  前記第２の電源電圧で動作し、前記第２のノードから入力された前記第２の信号を反転させた出力信号を前記第２の内部回路に出力する第３のインバータと、  前記入力信号のパルス幅と前記出力信号��パルス幅とが一致するように、前記第１の電源電圧と前記第２の電源電圧との間の電圧である中間電圧を生成する電圧生成回路とを備え、  前記第２のインバータは、前記中間電圧で動作する、集積回路。
【符号の説明】
【００４６】１０，１１０  集積回路１１  第１の内部回路１２  第２の内部回路１３，３１，３２  レベルシフト回路２１，２２，２３，７２  インバータ５０  レギュレータ（電圧生成回路の一例）
【図１】
2018216059.tif 000003
【図２】
2018216059.tif 000004
【図３】
2018216059.tif 000005
【図４】
2018216059.tif 000006
【図５】
2018216059.tif 000007
【図６】
2018216059.tif 000008
【図７】
2018216059.tif 000009
【図８】
2018216059.tif 000010
【手続補正書】
【提出日】令和1年11月21日(2019.11.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の電源線への供給電圧である第１の電源電圧で動作し、入力された信号を反転させた第１の信号を第１のノードに出力する第１のインバータと、
前記第１のノードから入力された前記第１の信号を反転させた第２の信号を第２のノードに出力する第２のインバータと、
第２の電源線への供給電圧であって、前記第１の電源電圧とは異なる第２の電源電圧で動作し、前記第２のノードから入力された前記第２の信号を反転させた信号を出力する第３のインバータとを備え、
前記第２のインバータは、前記第１の電源線にソースが接続された第１のＰ型トランジスタと、前記第２の電源線にソースが接続された第２のＰ型トランジスタと、グランド線にソースが接続された第１のＮ型トランジスタとを有し、
前記第１のＰ型トランジスタと前記第２のＰ型トランジスタと前記第１のＮ型トランジスタの各々のゲートが前記第１のノードに接続され、前記第１のＰ型トランジスタと前記第２のＰ型トランジスタと前記第１のＮ型トランジスタの各々のドレインが前記第２のノードに接続された、レベルシフト回路。
【請求項２】
前記第１のインバータは、前記第１の電源線にソースが接続された第３のＰ型トランジスタと、グランド線にソースが接続された第２のＮ型トランジスタとを有し、
前記第３のインバータは、前記第２の電源線にソースが接続された第４のＰ型トランジスタと、グランド線にソースが接続された第３のＮ型トランジスタとを有し、
前記第３のＰ型トランジスタのゲート幅が、前記第２のＮ型トランジスタのゲート幅のＸ（Ｘは正の値）倍であり、前記第４のＰ型トランジスタのゲート幅が、前記第３のＮ型トランジスタのゲート幅のＸ倍であるとき、
前記第１のＰ型トランジスタと前記第２のＰ型トランジスタの各々のゲート幅は、前記第１のＮ型トランジスタのゲート幅の（Ｘ／２）倍である、請求項１に記載のレベルシフト回路。
【請求項３】
第１の電源線への供給電圧である第１の電源電圧で動作する第１の内部回路と、
第２の電源線への供給電圧であって、前記第１の電源電圧とは異なる第２の電源電圧で動作する第２の内部回路と、
前記第１の内部回路と前記第２の内部回路との間で信号のレベルをシフトするレベルシフト回路とを備え、
前記レベルシフト回路は、
前記第１の電源電圧で動作し、前記第１の内部回路から入力された信号を反転させた第１の信号を第１のノードに出力する第１のインバータと、
前記第１のノードから入力された前記第１の信号を反転させた第２の信号を第２のノードに出力する第２のインバータと、
前記第２の電源電圧で動作し、前記第２のノードから入力された前記第２の信号を反転させた信号を前記第２の内部回路に出力する第３のインバータとを備え、
前記第２のインバータは、前記第１の電源線にソースが接続された第１のＰ型トランジスタと、前記第２の電源線にソースが接続された第２のＰ型トランジスタと、グランド線にソースが接続された第１のＮ型トランジスタとを有し、
前記第１のＰ型トランジスタと前記第２のＰ型トランジスタと前記第１のＮ型トランジスタの各々のゲートが前記第１のノードに接続され、前記第１のＰ型トランジスタと前記第２のＰ型トランジスタと前記第１のＮ型トランジスタの各々のドレインが前記第２のノードに接続された、集積回路。
【請求項４】
第１の電源線への供給電圧である第１の電源電圧で動作し、入力された入力信号を反転させた第１の信号を第１のノードに出力する第１のインバータと、
前記第１のノードから入力された前記第１の信号を反転させた第２の信号を第２のノードに出力する第２のインバータと、
第２の電源線への供給電圧であって、前記第１の電源電圧とは異なる第２の電源電圧で動作し、前記第２のノードから入力された前記第２の信号を反転させた出力信号を出力する第３のインバータと、
前記入力信号のパルス幅と前記出力信号のパルス幅とが一致するように、前記第１の電源電圧と前記第２の電源電圧との間の電圧である中間電圧を生成する電圧生成回路とを備え、
前記第２のインバータは、前記中間電圧で動作する、レベルシフト回路。
【請求項５】
前記中間電圧は、前記第１の電源電圧と前記第２の電源電圧との平均電圧である、請求項４に記載のレベルシフト回路。
【請求項６】
前記第１のインバータは、前記第１の電源線にソースが接続された第１のＰ型トランジスタと、グランド線にソースが接続された第１のＮ型トランジスタとを有し、
前記第２のインバータは、前記電圧生成回路にソースが接続された第２のＰ型トランジスタと、グランド線にソースが接続された第２のＮ型トランジスタとを有し、
前記第３のインバータは、前記第２の電源線にソースが接続された第３のＰ型トランジスタと、グランド線にソースが接続された第３のＮ型トランジスタとを有する、請求項４又は５に記載のレベルシフト回路。
【請求項７】
前記電圧生成回路は、
前記第１の電源線と前記第２の電源線のうち、供給される電源電圧が高い方の電源線と、前記中間電圧が供給される第３の電源線の間に接続されたトランジスタと、
前記第１の電源電圧と前記第２の電源電圧に基づいて参照電圧を生成する参照電圧生成回路と、
前記中間電圧に基づいてフィードバック電圧を生成するフィードバック電圧生成回路と、
第１の入力ノードに前記参照電圧が入力され、第２の入力ノードに前記フィードバック電圧が入力され、前記参照電圧及び前記フィードバック電圧に基づいて、前記トランジスタの制御電圧を生成する制御電圧生成回路と、
を備える、請求項４に記載のレベルシフト回路。
【請求項８】
第１の電源線への供給電圧である第１の電源電圧で動作する第１の内部回路と、
第２の電源線への供給電圧であって、前記第１の電源電圧とは異なる第２の電源電圧で動作する第２の内部回路と、
前記第１の内部回路と前記第２の内部回路との間で信号のレベルをシフトするレベルシフト回路とを備え、
前記レベルシフト回路は、
前記第１の電源電圧で動作し、前記第１の内部回路から入力された入力信号を反転させた第１の信号を第１のノードに出力する第１のインバータと、
前記第１のノードから入力された前記第１の信号を反転させた第２の信号を第２のノードに出力する第２のインバータと、
前記第２の電源電圧で動作し、前記第２のノードから入力された前記第２の信号を反転させた出力信号を前記第２の内部回路に出力する第３のインバータと、
前記入力信号のパルス幅と前記出力信号のパルス幅とが一致するように、前記第１の電源電圧と前記第２の電源電圧との間の電圧である中間電圧を生成する電圧生成回路とを備え、
前記第２のインバータは、前記中間電圧で動作する、集積回路。
【国際調査報告】
2018216059.tif 000011
2018216059.tif 000012
2018216059.tif 000013
2018216059.tif 000014