(57)【要約】  ＳｉＣ−ＭＯＳＦＥＴにおいて、チャネル抵抗を低減したまま閾値電圧を高めることは難しく、チャネル抵抗を下げるとノーマリオフのデバイスとして使用した場合にオフ時にも電流が流れて誤動作するなど、信頼性が低下する場合があった。本発明によれば、ＳｉＣＭＯＳＦＥＴのチャネル領域に、硫黄、セレン、テルルの少なくともいずれかを添加することによってチャネル抵抗を低減したまま閾値電圧を高め、ノーマリオフのデバイスとして使用した場合の信頼性を高めることができる。
2019171678.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素で構成される半導体基板と、
前記半導体基板上に形成されたｎ型の炭化珪素半導体で構成されるドリフト層と、
前記ドリフト層表層に形成されたｐ型のウェル領域と、
前記ウェル領域内の表面側に前記ドリフト層と離間して形成されたｎ型のソース領域と、
前記ソース領域、前記ウェル領域および前記ドリフト層に接して形成されたゲート絶縁膜と、
前記ゲート絶縁膜に接して前記ウェル領域と対向して形成されたゲート電極と、
前記ソース領域と接続されたソース電極と、
前記半導体基板と接続されたドレイン電極と
を備え、
前記ウェル領域の前記ゲート絶縁膜との界面から所定の厚さの前記ウェル領域内に硫黄、セレン、テルルの少なくともいずれかを含有することを特徴とする
炭化珪素半導体装置。
【請求項２】
前記所定の厚さが１０ｎｍであることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記ゲート絶縁膜に接する箇所の前記ウェル領域において、硫黄、セレン、テルルの少なくともいずれかの濃度が前記ウェル領域のｐ型不純物濃度より多いことを特徴とする
請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記ゲート絶縁膜に接する箇所の前記ウェル領域の硫黄、セレン、テルルの少なくともいずれかの濃度が前記ドリフト層のｎ型不純物濃度より多いことを特徴とする
請求項１または２に記載の炭化珪素半導体装置。
【請求項５】
前記ゲート絶縁膜との界面から所定の厚さの前記ウェル領域内の硫黄、セレン、テルルの少なくともいずれかの濃度の最大値が、１×１０17ｃｍ-3以上２×１０21ｃｍ-3以上である
請求項１から請求項４のいずれか１項に記載の炭化珪素半導体装置。
【請求項６】
炭化珪素からなる半導体基板と、
前記半導体基板上に形成されたｎ型の炭化珪素半導体からなるドリフト層と、
前記ドリフト層表層に形成されたｐ型のウェル領域と、
前記ウェル領域の表面上に形成されたチャネルエピ層と、
前記ウェル領域内の表面側に前記ドリフト層と離間して形成されたｎ型のソース領域と、
前記チャネルエピ層に接して形成されたゲート絶縁膜と、
前記ゲート絶縁膜に接して前記チャネルエピ層と対向して形成されたゲート電極と、
前記ソース領域と接続されたソース電極と、
前記半導体基板と接続されたドレイン電極と
を備え、
前記チャネルエピ層の前記ゲート絶縁膜との界面から所定の厚さの前記チャネルエピ層または前記ウェル領域内に硫黄、セレン、テルルの少なくともいずれかを含有することを特徴とする
炭化珪素半導体装置。
【請求項７】
前記所定の厚さが１０ｎｍであることを特徴とする請求項６に記載の炭化珪素半導体装置。
【請求項８】
硫黄、セレン、テルルの少なくともいずれかが前記ウェル領域内に含有されることを特徴とする請求項６に記載の炭化珪素半導体装置。
【請求項９】
前記ゲート電極は、硫黄、セレン、テルルの少なくともいずれかを含む領域の直上にあることを特徴とする
請求項１から請求項８のいずれか１項に記載の炭化珪素半導体装置。
【請求項１０】
前記ゲート電極がトレンチ内に形成され、硫黄、セレン、テルルの少なくともいずれかを含む領域と前記ゲート絶縁膜を介して対向していることを特徴とする
請求項１から請求項８のいずれか１項に記載の炭化珪素半導体装置。
【請求項１１】
請求項１から１０のいずれか１項に記載の炭化珪素半導体装置を有し、入力される電力を変換して出力する主変換回路と、
前記炭化珪素半導体装置の前記ゲート電極の電圧を前記ソース電極の電圧と同じにすることによってオフ動作させ、前記炭化珪素半導体装置を駆動する駆動信号を前記炭化珪素半導体装置に出力する駆動回路と、
前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、
を備えた電力変換装置。
【請求項１２】
炭化珪素からなる半導体基板上にｎ型の炭化珪素半導体からなるドリフト層を形成する工程と、
前記ドリフト層の上にｐ型のウェル領域を形成する工程と、
前記ウェル領域の表面にｎ型のソース領域を形成する工程と、
前記ウェル領域の一部に硫黄、セレン、テルルの少なくともいずれかをイオン注入する工程と、
前記ソース領域、前記ウェル領域および前記ドリフト層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ソース領域と接続するソース電極を形成する工程と、
前記半導体基板と接続するドレイン電極を形成する工程と
を備える
炭化珪素半導体装置の製造方法。
【請求項１３】
前記ソース領域、前記ウェル領域を貫通して前記ドリフト層に達するトレンチを形成する工程をさらに備え、
前記硫黄、セレン、テルルの少なくともいずれかは、前記トレンチの上部からイオン注入されることを特徴とする
請求項１２に記載の炭化珪素半導体装置の製造方法。
【請求項１４】
前記硫黄、セレン、テルルの少なくともいずれかは、前記トレンチの上部から斜め方向にイオン注入されることを特徴とする
請求項１３に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素で構成される炭化珪素半導体装置およびその製造方法、電力変換装置に関するものである。
【背景技術】
【０００２】
炭化珪素を用いた絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）では、ゲート絶縁膜と半導体層との界面に電気的欠陥が多く存在するために、チャネル抵抗が高くなることが課題である。そのため、例えば、ゲート絶縁膜と半導体層との界面近傍に窒素を導入することによって、チャネル抵抗を低減する方法などの対策が考えられている（例えば特許文献１）。このように、ゲート絶縁膜と半導体層との界面の窒素濃度を高めると、一般的にＭＯＳＦＥＴの閾値電圧が低下することが知られていた。ＭＯＳＦＥＴの閾値電圧が低下すると、ノーマリオフのデバイスとして使用した場合においてもオフ時に電流が流れて誤動作するなど、信頼性が低下する場合があった。【０００３】
また、ゲート絶縁膜形成時に炭化珪素半導体層が酸化するのを防止するために、ゲート絶縁膜の炭化珪素半導体層側に窒素、フッ素、硫黄およびセレン等の不純物を含む酸化防止層を形成することが知られていた（例えば特許文献２）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開番号ＷＯ２０１１／０８９６８７
【特許文献２】特開２００４−３６３３９８
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしなから、特許文献１、２の方法では、ゲート絶縁膜と半導体層との界面の欠陥を低減することはできても、ＭＯＳＦＥＴの閾値電圧が低減し、ＭＯＳＦＥＴの閾値電圧を高く設定すると、チャネル抵抗が増加して、チャネル抵抗の低減とＭＯＳＦＥＴの閾値を高くすることを共に満たすことはできなかった。
【課題を解決するための手段】
【０００６】
本発明の炭化珪素半導体装置は、炭化珪素で構成される半導体基板と、半導体基板上に形成されたｎ型の炭化珪素半導体で構成されるドリフト層と、ドリフト層表層に形成されたｐ型のウェル領域と、ウェル領域内の表面にドリフト層と離間して形成されたｎ型のソース領域と、ソース領域、ウェル領域およびドリフト層に接して形成されたゲート絶縁膜と、ゲート絶縁膜に接してウェル領域と対向して形成されたゲート電極と、ソース領域と接続されたソース電極と、半導体基板と接続されたドレイン電極とを備え、ウェル領域のゲート絶縁膜との界面から所定の厚さのウェル領域内に硫黄、セレン、テルルの少なくともいずれかを含有するものである。
【発明の効果】
【０００７】
本発明にかかる炭化珪素半導体装置によれば、オン抵抗の増大を抑制しつつ、閾値電圧を高くすることができるので、低抵抗、低損失の高信頼性半導体装置を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】この発明の実施の形態１に係る炭化珪素半導体装置の断面模式図である。
【図２】この発明の実施の形態１に係る炭化珪素半導体装置のチャネル領域の深さ方向の硫黄とｐ型不純物の濃度分布模式図である。
【図３】この発明の実施の形態１に係る炭化珪素半導体装置のチャネル領域の深さ方向の硫黄の濃度分布図である。
【図４】この発明の実施の形態１に係る炭化珪素半導体装置のチャネル領域の深さ方向の硫黄とｐ型不純物の濃度分布図である。
【図５】この発明の実施の形態１に係る炭化珪素半導体装置のＩｄ−Ｖｇ特性図である。
【図６】この発明の実施の形態１に係る炭化珪素半導体装置の閾値電圧とチャネル抵抗値の関係を示す図である。
【図７】この発明の実施の形態１の炭化珪素半導体装置に対する比較例の炭化珪素半導体装置の閾値電圧とチャネル抵抗値の関係を示す図である。
【図８】この発明の実施の形態１に係る炭化珪素半導体装置のＩｄ−Ｖｇ特性計算図である。
【図９】この発明の実施の形態１に係る炭化珪素半導体装置のチャネル領域の深さ方向の硫黄、セレンまたはテルルとｐ型不純物の濃度分布図である。
【図１０】この発明の実施の形態２に係る炭化珪素半導体装置の断面模式図である。
【図１１】この発明の実施の形態２に係る炭化珪素半導体装置の断面模式図である。
【図１２】この発明の実施の形態２に係る炭化珪素半導体装置の断面模式図である。
【図１３】この発明の実施の形態３に係る炭化珪素半導体装置の断面模式図である。
【図１４】この発明の実施の形態３に係る炭化珪素半導体装置の製造方法を説明する断面模式図である。
【図１５】この発明の実施の形態３に係る炭化珪素半導体装置の製造方法を説明する断面模式図である。
【図１６】この発明の実施の形態３に係る炭化珪素半導体装置の製造方法を説明する断面模式図である。
【図１７】この発明の実施の形態４に係る電力変換装置の構成を示す模式図である。
【発明を実施するための形態】
【０００９】
以下、添付の図面を参照しながら実施形態について説明する。なお、図面は模式的に示されるものであり、異なる図面にそれぞれ示されている画像のサイズ及び位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称及び機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
【００１０】
実施の形態１．
まず、本発明の実施の形態１にかかる炭化珪素半導体装置の構成を説明する。
図１は、実施の形態１にかかる炭化珪素半導体装置である炭化珪素ＭＯＳＦＥＴ（ＳｉＣ−ＭＯＳＦＥＴ）の断面模式図である。
【００１１】
図１において、ｎ型で低抵抗の炭化珪素で構成される半導体基板１０の表面上に、ｎ型の炭化珪素で構成されるドリフト層２０が形成されている。ドリフト層２０の表層部には、ｐ型の炭化珪素で構成されるウェル領域３０が複数設けられている。ウェル領域３０のそれぞれの表層部には、ウェル領域３０の外周から所定の間隔だけ内部に入った表面側の位置に、ｎ型の炭化珪素で構成されるソース領域４０が形成されている。
【００１２】
各ウェル領域３０の表層部のソース領域４０のさらに内側、すなわち、ドリフト層２０との境界の反対側のウェル領域３０の表層部には、低抵抗ｐ型の炭化珪素で構成されるコンタクト領域３２が形成されており、ソース領域４０およびコンタクト領域３２の表面上には、ソース電極７０が形成されている。
ウェル領域３０内のソース領域４０の表面上には、ゲート絶縁膜５０が形成されており、そのゲート絶縁膜５０上の少なくともウェル領域３０の上部には、ゲート電極６０が形成されている。ゲート電極６０が形成されている箇所の下部で、ゲート絶縁膜５０を介して対向するウェル領域３０の表層部がチャネル領域となる。
【００１３】
また、ゲート電極６０とソース電極７０との間には、層間絶縁膜５５が形成されている。半導体基板１０のドリフト層２０と反対側の面の裏面には、ドレイン電極８０が形成されている。
さらに、チャネル領域となるウェル領域３０の表層部とゲート絶縁膜５０の界面には高濃度に窒素が添加されており、この界面における窒素濃度は、１×１０２０ｃｍ−３以上である。
【００１４】
ここで、本発明の実施の形態１にかかる炭化珪素ＭＯＳＦＥＴにおいては、ドリフト層２０、ウェル領域３０、ソース領域４０、コンタクト領域３２のそれぞれのゲート絶縁膜５０側に、硫黄が添加された硫黄含有領域９０が形成されている。
図２は、本発明の実施の形態１にかかる炭化珪素ＭＯＳＦＥＴのチャネル領域の深さ方向の硫黄とｐ型不純物の濃度の模式分布図である。実線が硫黄の濃度分布で、破線がアルミニウム（Ａｌ）などのｐ型不純物の濃度分布である。図２に示すように、硫黄はウェル領域３０の表面側に高濃度に分布しており、表面近傍では硫黄はｐ型不純物より高濃度になっている。硫黄は、ゲート絶縁膜５０とウェル領域３０との界面から少なくとも１０ｎｍ以内のウェル領域３０内に分布している。
【００１５】
硫黄は、例えば図３にしめすような不純物プロファイルを有する。図３は、チャネル領域の深さ方向の硫黄の濃度分布例である。この場合、硫黄のピーク濃度は１．１×１０１８ｃｍ−３であり、ゲート絶縁膜５０とウェル領域３０との界面からおよそ２００ｎｍにかけて１×１０１６ｃｍ−３以上の濃度の硫黄が存在する。この硫黄濃度は、例えば、ゲート絶縁膜５０とウェル領域３０とが接する界面においておよそ１×１０１８ｃｍ−３であり、ドリフト層２０のｎ型不純物濃度よりも高くなっている。また、図４に硫黄およびｐ型不純物の深さ方向の濃度分布例を示す。ここでは、例えばｐ型不純物のピーク濃度は４×１０１８ｃｍ−３であり、ゲート絶縁膜５０とウェル領域３０との界面からおよそ８５０ｎｍの深さの位置にかけて１×１０１６ｃｍ−３以上の濃度のｐ型不純物が存在する。このように、ゲート絶縁膜５０とウェル領域３０とが接する界面では、硫黄濃度はおよそ１×１０１８ｃｍ−３あり、ｐ型不純物濃度よりも高くなっている。
【００１６】
次に、本実施の形態の炭化珪素半導体装置であるＳｉＣ−ＭＯＳＦＥＴの製造方法について説明する。
【００１７】
まず、第１主面の面方位がオフ角を有する（０００１）面であり、４Ｈのポリタイプを有する、ｎ型で低抵抗の炭化珪素からなる半導体基板１０の上に、化学気相堆積法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ法）により、１×１０１４ｃｍ−３以上１×１０１７ｃｍ−３以下の不純物濃度でｎ型、５μｍ以上１００μｍ以下の厚さの炭化珪素からなるドリフト層２０をエピタキシャル成長させる。
【００１８】
つづいて、ドリフト層２０の表面の所定の領域にフォトレジスト等により注入マスクを形成し、ｐ型の不純物であるアルミニウム（Ａｌ）をイオン注入する。このとき、Ａｌのイオン注入の深さはドリフト層２０の厚さを超えない０．５〜３μｍ程度とする。また、イオン注入されたＡｌの不純物濃度は、１×１０１５ｃｍ−３以上１×１０１９ｃｍ−３以下の範囲でありドリフト層２０のｎ型不純物濃度より高い濃度とする。その後、注入マスクを除去する。本工程によりＡｌがイオン注入された領域がウェル領域３０となる。
【００１９】
次に、ドリフト層２０の表面のウェル領域３０の内側の所定の箇所が開口するようにフォトレジスト等により注入マスクを形成し、ｎ型の不純物である窒素（Ｎ）をイオン注入する。Ｎのイオン注入深さはウェル領域３０の厚さより浅いものとする。また、イオン注入したＮの不純物濃度は、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下の範囲であり、ウェル領域３０のｐ型の不純物濃度を超えるものとする。本工程でＮが注入された領域のうちｎ型を示す領域がソース領域４０となる。
【００２０】
ドリフト層２０の表面にフォトレジスト等により注入マスクを形成し、ｐ型の不純物であるＡｌをイオン注入する。このとき、Ａｌのイオン注入の深さはドリフト層２０の厚さを超えない０．５から３μｍ程度とする。また、イオン注入されたＡｌの不純物濃度は、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下の範囲でありドリフト層２０のｎ型不純物濃度、ウェル領域３０のｐ型不純物濃度より高いものとする。その後、注入マスクを除去する。本工程によりＡｌイオン注入された領域がコンタクト領域３２となる。
【００２１】
次に、ウェル領域３０、ソース領域４０を含むドリフト層２０の表面から所定の深さまでに硫黄（Ｓ）をイオン注入する。ここで、硫黄が注入された硫黄含有領域９０は、深さが１０ｎｍ以上５００ｎｍ以下の例えば３００ｎｍ程度である。また、硫黄の濃度はピーク値で１×１０１７ｃｍ−３以上２×１０２１ｃｍ−３以下であり、例えば１×１０１８ｃｍ−３である。ここで、ウェル領域３０に含まれる硫黄の面密度は１×１０１１ｃｍ−２以上１×１０１４ｃｍ−２以下の、例えば５×１０１１ｃｍ−２以上１×１０１３ｃｍ−２以下であることが望ましい。
【００２２】
つづいて、熱処理装置によって、アルゴン（Ａｒ）ガス等の不活性ガス雰囲気中で、１３００〜１９００℃の温度で、３０秒〜１時間のアニールを行なう。このアニールにより、イオン注入されたイオンを電気的に活性化させる。
次に、ウェル領域３０、ソース領域４０を含むドリフト層２０の表面を熱酸化して所望の厚みのゲート絶縁膜５０である酸化珪素膜を形成する。ゲート絶縁膜５０形成時には、ゲート絶縁膜５０とチャネル領域との界面の欠陥を低減するために、窒素を含むガス中で窒化処理を合わせて行なう。つづいて、ゲート絶縁膜５０の上に、導電性を有する多結晶珪素膜を減圧ＣＶＤ法により形成し、これをパターニングすることによりゲート電極６０を形成する。次に、酸化珪素からなる層間絶縁膜５５を減圧ＣＶＤ法により形成する。つづいて、層間絶縁膜５５とゲート絶縁膜５０を除去した領域に、ソース電極７０を形成する。半導体基板１０の裏面側にはドレイン電極８０を形成する。このようにして、図１に示した本実施の形態の炭化珪素半導体装置が完成する。
【００２３】
つづいて、本実施の形態の炭化珪素半導体装置であるＳｉＣ−ＭＯＳＦＥＴの電気的特性について説明する。
図５は、本実施の形態の炭化珪素半導体装置のＩｄ−Ｖｇ特性を、硫黄を添加していない従来構造の炭化珪素半導体装置と比較して示したものである。横軸はゲート電圧であり、縦軸はドレイン電流である。
図５において、破線で示した従来構造の特性に対して、実線で示した本発明の構造の特性は、閾値電圧が増加し、ドレイン電圧が増加している。
【００２４】
図６は、本実施の形態の炭化珪素半導体装置の閾値電圧（Ｖｔｈ）とチャネル抵抗値との関係を、硫黄を添加していない従来の炭化珪素半導体装置と比較して示したものである。横軸は閾値電圧であり、縦軸はチャネル抵抗値である。
【００２５】
図６において、黒丸で示した従来構造の特性に対して、白丸で示した本発明の構造の特性は、閾値電圧が広く分布しており、また、チャネル抵抗が低くなっている。ここで、白丸で示した本発明の構造の内、破線矢印の方向に沿って、添加する硫黄の濃度が増加している。図６に示した範囲では、添加する硫黄の濃度が低い範囲では、特性が硫黄を添加していないものと同等であるが、添加する硫黄の濃度が増加するにつれて、閾値電圧が増大し、チャネル抵抗値が低下している。このように、添加する硫黄の濃度により、閾値電圧を制御できる。
【００２６】
なお、図７は、本実施の形態のＳｉＣ−ＭＯＳＦＥＴと比較するために、チャネル領域の表層部に窒素を添加したものの閾値電圧とチャネル抵抗の関係を示す図である。
図７においては、窒素をチャネル領域の表層部に添加することによって、チャネル抵抗が低下しており、破線の矢印に方向に沿って窒素が増加したもののデータになっている。ここでは、窒素添加によりチャネル抵抗が低下するものの、閾値電圧も低下しており、ノーマリオフとしてゲート電圧が０Ｖでオフするように本実施の形態のＳｉＣ−ＭＯＳＦＥＴを駆動した場合、オフ電圧をゲート電極に印加した場合においても、ＳｉＣ−ＭＯＳＦＥＴが十分にオフできないことが発生し得る。
【００２７】
これに対して、本実施の本実施の形態のＳｉＣ−ＭＯＳＦＥＴでは、図６に示したように、硫黄を添加することにより、チャネル抵抗を低下させつつ、閾値電圧を増加させることができ、低抵抗で高信頼性のＳｉＣ−ＭＯＳＦＥＴを得ることができる。
このような効果は、チャネル領域に硫黄が増加することによって、チャネル領域とゲート絶縁膜との界面に、炭化珪素の伝導帯より０．２〜０．６ｅＶ低いエネルギー準位の欠陥準位が増加しながら負の固定電荷が増加すること、および炭化珪素中に硫黄が形成する不純物準位に電子が捕獲されることによって、生じる。また、硫黄をチャネル領域に導入することにより、硫黄がｎ型不純物（ドナー）として働き、これが、ゲート絶縁膜とチャネル領域との界面の電界を緩和するために、チャネル領域における電子の移動度が向上することによる。
【００２８】
このような効果は、炭化珪素中でｎ型不純物として働き硫黄よりも深い不純物準位を形成するセレン（Ｓｅ）またはテルル（Ｔｅ）を添加することによっても生じる。図８にチャネル領域にｎ型不純物として窒素、硫黄、セレン、テルルを添加した際のＩｄ−Ｖｇ特性計算図を示す。窒素を添加した場合に比べ、硫黄、セレンおよびテルルを添加した場合に閾値電圧が増加することがわかる。この計算に用いた、各々の元素に対応するイオン化エネルギーを表１に示す。  イオン化エネルギー値の出展は、T. Kimoto et al. Jpn. J. Appl. Phys. 54 040103 (2015)、S. A. Reshanov et al., J. Appl. Phys. 99, 123717 (2006)、S. A. Reshanov et al., Mater. Sci. Forum 556-557, pp. 607-610 (2007).である。
【００２９】
【表１】
2019171678.tif 000003
【００３０】
このように、硫黄、セレンおよびテルルを用いることによって閾値電圧が増加するのは、これらの元素が炭化珪素中にては高いイオン化エネルギーを有するため、これらの元素が炭化珪素中に形成する不純物準位に電子が捕獲されることに由来する。図９に、計算に用いたチャネル領域中の硫黄、セレン、テルルおよびｐ型不純物の深さ方向の濃度分布を示す。
硫黄の代わりにセレンを用いた場合は、本実施の形態の硫黄含有領域９０は、セレン含有領域９１になる。また、硫黄の代わりにテルルを用いた場合は、本実施の形態の硫黄含有領域９０は、テルル含有領域９２になる。
【００３１】
なお、イオン添加後の活性化アニールは、Ａｌ、Ｎなどの活性化アニールと同時に行なってもよいが、別に行なってもよい。また、硫黄の注入とＡｌ、Ｎの注入の順序は、入れ替えてもよい。硫黄注入後の活性化アニールは、他のイオンの活性化アニールと同時に行なってもよいし、別に行なってもよい。
また、本実施の形態では硫黄をイオン注入により添加した例を説明したが、硫黄を炭化珪素層のエピタキシャル成長時に添加してもよい。
【００３２】
実施の形態２．
本実施の形態のＳｉＣ−ＭＯＳＦＥＴである炭化珪素半導体装置は、いわゆるチャネルエピ構造のＳｉＣ−ＭＯＳＦＥＴである。本実施の形態では、チャネルエピ構造のＳｉＣ−ＭＯＳＦＥＴについて説明する。その他の点については、実施の形態１と同様であるので、詳しい説明は省略する。
【００３３】
図１０は、実施の形態２にかかる炭化珪素半導体装置であるＳｉＣ−ＭＯＳＦＥＴの断面模式図である。図１０においては、ドリフト層２０にウェル領域３０、ソース領域４０が形成されたものの一対のウェル領域３０、ソース領域４０をつなぐように、ウェル領域３０、ソース領域４０およびドリフト層２０上にチャネルエピ層２１が形成されている。チャネルエピ層２１の上には、実施の形態１のＳｉＣ−ＭＯＳＦＥＴと同様に、ゲート絶縁膜５０、ゲート電極６０が形成されている。
【００３４】
チャネルエピ層２１は、その下部の層に対してエピタキシャル成長するように、ＣＶＤ法で形成される。チャネルエピ層２１は、炭化珪素からなり、ｎ型、ｐ型、もしくは、ｉ型であり、その厚さは、５ｎｍ以上２００ｎｍ以下である。ｎ型、ｐ型の場合は、その不純物濃度は、１×１０１５ｃｍ−３以上２×１０１８ｃｍ−３以下である。
【００３５】
本実施の形態のＳｉＣ−ＭＯＳＦＥＴにおいては、チャネルエピ層２１のゲート絶縁膜５０からの界面から所定の厚さの範囲内に硫黄を含む硫黄含有領域９０が形成されている。硫黄は、チャネルエピ層２１のゲート絶縁膜５０からの界面から少なくとも１０ｎｍ以内の範囲に添加されている。
【００３６】
次に、本実施の形態の炭化珪素半導体装置であるＳｉＣ−ＭＯＳＦＥＴの製造方法について説明する。
まず、第１主面の面方位がオフ角を有する（０００１）面であり、４Ｈのポリタイプを有する、ｎ型で低抵抗の炭化珪素からなる半導体基板１０の上に、ＣＶＤ法により、ｎ型の炭化珪素からなるドリフト層２０をエピタキシャル成長させる。
【００３７】
つづいて、ドリフト層２０上にエピタキシャル成長する、または、ドリフト層２０の上層部にイオン注入することにより、ｐ型炭化珪素からなるウェル領域３０となる層を形成し、その上に、エピタキシャル成長法またはイオン注入法によりソース領域４０となる層を形成する。また、イオン注入法により、コンタクト領域３２となるｐ型の領域を形成する。次に、ドリフト層２０、ウェル領域３０、ソース領域４０、およびコンタクト領域３２の上にＣＶＤ法によりチャネルエピ層２１となる炭化珪素層をエピタキシャル成長し、必要部分以外をエッチングして除去する。つづいて、硫黄をイオン注入した後に、所定の条件で活性化アニールを行なう。硫黄が注入された硫黄含有領域９０は、深さが１０ｎｍ以上５００ｎｍ以下の例えば３００ｎｍ程度であり、硫黄の濃度はピーク値で１×１０１７ｃｍ−３以上２×１０２１ｃｍ−３以下である。
次に、チャネルエピ層２１などの上に、ゲート絶縁膜５０、低抵抗多結晶珪素からなるゲート電極６０を形成し、酸化珪素の層間絶縁膜５５、ソース電極７０、ドレイン電極８０を形成することによって、図１０に示した、本実施の形態の炭化珪素半導体装置であるＳｉＣ−ＭＯＳＦＥＴが完成する。
【００３８】
本実施の形態の炭化珪素半導体装置であるＳｉＣ−ＭＯＳＦＥＴにおいても、実施の形態１のＳｉＣ−ＭＯＳＦＥＴと同様に、チャネル抵抗を低下させつつ、閾値電圧を増加させることができ、低抵抗で高信頼性のＳｉＣ−ＭＯＳＦＥＴを得ることができる。
【００３９】
なお、図１０にその断面模式図を示すように、硫黄含有領域９０は、チャネルエピ層２１の全面にあってもよいし、図１１にその断面模式図を示すように、チャネルエピ層２１のチャネル領域が形成される領域近傍のみに形成されてもよい。
また、図１２にその断面模式図を示すように、硫黄含有領域９０は、ウェル領域３０の上層部に形成されてもよい。この場合は、チャネルエピ層２１を形成する前に硫黄をイオン注入して形成してもよいし、チャネルエピ層２１を形成した後に硫黄をイオン注入してもよい。
【００４０】
さらに、硫黄の代わりにセレン、テルルを不純物として用いてもよいことは、実施の形態１と同様である。硫黄の代わりにセレンを用いる場合は、本実施の形態の硫黄含有領域９０は、セレン含有領域９１になる。また、硫黄の代わりにテルルを用いた場合は、本実施の形態の硫黄含有領域９０は、テルル含有領域９２になる。
【００４１】
実施の形態３．
実施の形態１、２では、プレーナー型ＳｉＣ−ＭＯＳＦＥＴの炭化珪素半導体装置について説明したが、本発明はトレンチ型ＳｉＣ−ＭＯＳＦＥＴの炭化珪素半導体装置においても効果を奏する。本実施の形態では、炭化珪素半導体装置がトレンチ型ＳｉＣ−ＭＯＳＦＥＴである場合について説明する。その他の点については、実施の形態１、２と同様であるので、詳しい説明は省略する。
【００４２】
図１３は、実施の形態３にかかる炭化珪素半導体装置であるＳｉＣ−ＭＯＳＦＥＴの断面模式図である。図１３において、ｎ型で低抵抗の炭化珪素で構成される半導体基板１０の表面上に、ｎ型の炭化珪素で構成されるドリフト層２０が形成されている。ドリフト層２０の上側には、ｐ型の炭化珪素で構成されるウェル領域３０が設けられている。ウェル領域３０の上には、ｎ型の炭化珪素で構成されるソース領域４０が形成されている。また、ソース領域４０に隣接して炭化珪素層の表面からウェル領域３０につながるように、低抵抗ｐ型の炭化珪素で構成されるコンタクト領域３２が形成されている。
【００４３】
ソース領域４０、ウェル領域３０を貫通してドリフト層２０に達するゲートトレンチが形成されており、トレンチの内側には、ゲート絶縁膜５０が形成されている。ゲート絶縁膜５０の内側の少なくともウェル領域３０の対向する箇所には、ゲート電極６０が形成されている。ゲート電極６０が形成されている箇所にゲート絶縁膜５０を介して対向するウェル領域３０の領域がチャネル領域となる。ウェル領域３０を含むゲートトレンチに接する領域には、ゲートトレンチの側壁に沿って所定の幅の硫黄含有領域９０が形成されている。
【００４４】
また、ゲート電極６０を覆うように層間絶縁膜５５が形成されており、さらに、層間絶縁膜５５上、ソース領域４０上、および、コンタクト領域３２上には、ソース電極７０が形成されている。また、半導体基板１０のドリフト層２０と反対側の面の裏面には、ドレイン電極８０が形成されている。
【００４５】
次に、本実施の形態の炭化珪素半導体装置であるＳｉＣ−ＭＯＳＦＥＴの製造方法について説明する。
【００４６】
まず、第１主面の面方位がオフ角を有する（０００１）面であり、４Ｈのポリタイプを有する、ｎ型で低抵抗の炭化珪素からなる半導体基板１０の上に、化学気相堆積法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ法）により、ｎ型の炭化珪素からなるドリフト層２０をエピタキシャル成長させる。
【００４７】
つづいて、ドリフト層２０上にエピタキシャル成長する、または、ドリフト層２０の上層部にイオン注入することにより、ｐ型炭化珪素からなるウェル領域３０となる層を形成し、その上に、エピタキシャル成長法またはイオン注入法によりソース領域４０となる層を形成する。次に、ソース領域４０、ウェル領域３０を貫通してドリフト層２０に達するトレンチを形成する。ゲートトレンチの側壁に、硫黄をイオン注入して硫黄含有領域９０を形成する。また、イオン注入法により、コンタクト領域３２となるｐ型の領域を形成する。イオン注入後、所定の条件で活性化アニールを行なう。
次に、ゲートトレンチ内の酸化珪素からなるゲート絶縁膜５０、低抵抗多結晶珪素からなるゲート電極６０を形成し、酸化珪素の層間絶縁膜５５、ソース電極７０、ドレイン電極８０を形成することによって、図１３に示した、本実施の形態の炭化珪素半導体装置であるトレンチ型ＳｉＣ−ＭＯＳＦＥＴが完成する。
【００４８】
ここで、硫黄を含有する硫黄含有領域９０は、図１４にその断面模式図を示すように、ゲートトレンチ形成のためのエッチング用に形成されたフォトレジスト９９を、トレンチエッチング後に後退させてから、半導体層上からイオンを注入することによって形成してもよい。図中の矢印はイオン注入のイオンを模式的に示したものである。
また、図１５にその断面模式図を示すように、ゲートトレンチ形成のためのエッチング用に形成されたフォトレジスト９９を形成したまま、斜めイオン注入法によってゲートトレンチの側面に硫黄を注入して硫黄含有領域９０を形成してもよい。
さらに、図１６にその断面模式図を示すように、ゲートトレンチ形成前に半導体層上から硫黄を注入して形成し、その後ゲートトレンチを形成して硫黄含有領域９０を形成してもよい。
【００４９】
また、実施の形態２と同様に、チャネルとなる領域にチャネルエピ層２１を形成してチャネルエピ構造とし、その領域に硫黄を注入して硫黄含有領域９０を形成してもよい。
【００５０】
さらに、硫黄の代わりにセレン、テルルを不純物として用いてもよいことは、実施の形態１、２と同様である。硫黄の代わりにセレンを用いる場合は、本実施の形態の硫黄含有領域９０は、セレン含有領域９１になる。また、硫黄の代わりにテルルを用いた場合は、本実施の形態の硫黄含有領域９０は、テルル含有領域９２になる。
【００５１】
本実施の形態の炭化珪素半導体装置であるＳｉＣ−ＭＯＳＦＥＴにおいても、実施の形態１のＳｉＣ−ＭＯＳＦＥＴと同様に、チャネル抵抗を低下させつつ、閾値電圧を増加させることができ、低抵抗で高信頼性のＳｉＣ−ＭＯＳＦＥＴを得ることができる。
【００５２】
なお、実施の形態１〜３においては、ｐ型不純物としてアルミニウム（Ａｌ）を用いたが、ｐ型不純物がホウ素（Ｂ）またはガリウム（Ｇａ）であってもよい。ｎ型不純物は、窒素（Ｎ）で無く燐（Ｐ）であってもよい。実施の形態１〜３で説明したＭＯＳＦＥＴにおいては、ゲート絶縁膜は、必ずしもＳｉＯ２などの酸化膜である必要はなく、酸化膜以外の絶縁膜、または、酸化膜以外の絶縁膜と酸化膜とを組み合わせたものであってもよい。また、ゲート絶縁膜５０として炭化珪素を熱酸化した酸化珪素を用いたが、ＣＶＤ法による堆積膜の酸化珪素であってもよい。また、上記実施形態では、結晶構造、主面の面方位、オフ角および各注入条件等、具体的な例を用いて説明したが、これらの数値範囲に適用範囲が限られるものではない。
【００５３】
また、上記実施形態では、ドレイン電極が半導体基板１０の裏面に形成される、いわゆる縦型ＭＯＳＦＥＴの炭化珪素半導体装置について説明したが、ドレイン電極がドリフト層２０の表面に形成されるＲＥＳＵＲＦ型ＭＯＳＦＥＴ等のいわゆる横型ＭＯＳＦＥＴにも用いることができる。さらに、炭化珪素半導体装置は絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）であってもよい。また、スーパージャンクション構造を有するＭＯＳＦＥＴ、ＩＧＢＴにも適用することができる。
【００５４】
実施の形態４．
本実施の形態は、上述した実施の形態１〜３にかかる炭化珪素半導体装置を電力変換装置に適用したものである。本発明は特定の電力変換装置に限定されるものではないが、以下、実施の形態４として、三相のインバータに本発明を適用した場合について説明する。
【００５５】
図１７は、本実施の形態にかかる電力変換装置を適用した電力変換システムの構成を示すブロック図である。
【００５６】
図１７に示す電力変換システムは、電源１００、電力変換装置２００、負荷３００から構成される。電源１００は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路やＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源１００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。
【００５７】
電力変換装置２００は、電源１００と負荷３００の間に接続された三相のインバータであり、電源１００から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図１０に示すように、直流電力を交流電力に変換して出力する主変換回路２０１と、主変換回路２０１の各スイッチング素子を駆動する駆動信号を出力する駆動回路２０２と、駆動回路２０２を制御する制御信号を駆動回路２０２に出力する制御回路２０３とを備えている。
駆動回路２０２は、ノーマリオフ型の各スイッチング素子を、ゲート電極の電圧とソース電極の電圧とを同電位にすることによってオフ制御している。
【００５８】
負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。
【００５９】
以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源１００から供給される直流電力を交流電力に変換し、負荷３００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。主変換回路２０１の各スイッチング素子には、上述した実施の形態１〜６のいずれかにかかる炭化珪素半導体装置を適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。
【００６０】
駆動回路２０２は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。
【００６１】
制御回路２０３は、負荷３００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、負荷３００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路２０２に制御指令（制御信号）を出力する。駆動回路２０２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。
本実施の形態に係る電力変換装置では、主変換回路２０１のスイッチング素子として実施の形態１〜３にかかる炭化珪素半導体装置を適用するため、低損失、かつ、高速スイッチングの信頼性を高めた電力変換装置を実現することができる。
【００６２】
本実施の形態では、２レベルの三相インバータに本発明を適用する例を説明したが、本発明は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルやマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本発明を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに本発明を適用することも可能である。
【００６３】
また、本発明を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、又は誘導加熱調理器や非接触器給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。
【符号の説明】
【００６４】
１０  半導体基板、２０  ドリフト層、２１  チャネルエピ層、３０  ウェル領域、３２  コンタクト領域、４０  ソース領域、５０  ゲート絶縁膜、５５  層間絶縁膜、６０  ゲート電極、７０  ソース電極、８０  ドレイン電極、９０  硫黄含有領域、９９  フォトレジスト、１００  電源、２００、電力変換装置、２０１  主変換回路、２０２  駆動回路、２０３  制御回路、３００  負荷。
【図１】
2019171678.tif 000004
【図２】
2019171678.tif 000005
【図３】
2019171678.tif 000006
【図４】
2019171678.tif 000007
【図５】
2019171678.tif 000008
【図６】
2019171678.tif 000009
【図７】
2019171678.tif 000010
【図８】
2019171678.tif 000011
【図９】
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【図１０】
2019171678.tif 000013
【図１１】
2019171678.tif 000014
【図１２】
2019171678.tif 000015
【図１３】
2019171678.tif 000016
【図１４】
2019171678.tif 000017
【図１５】
2019171678.tif 000018
【図１６】
2019171678.tif 000019
【図１７】
2019171678.tif 000020
【手続補正書】
【提出日】令和2年6月18日(2020.6.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
炭化珪素で構成される半導体基板と、
前記半導体基板上に形成されたｎ型の炭化珪素半導体で構成されるドリフト層と、
前記ドリフト層の表層に形成されたｐ型のウェル領域と、
前記ウェル領域内の表面側に前記ドリフト層と離間して形成されたｎ型のソース領域と、
前記ソース領域、前記ウェル領域および前記ドリフト層に接して形成されたゲート絶縁膜と、
前記ゲート絶縁膜に接して前記ウェル領域と対向して形成されたゲート電極と、
前記ソース領域と接続されたソース電極と、
前記半導体基板と接続されたドレイン電極と
を備え、
前記ウェル領域の前記ゲート絶縁膜との界面から所定の厚さの前記ウェル領域内に硫黄を含有することを特徴とする
炭化珪素半導体装置。
【請求項２】
前記所定の厚さが１０ｎｍであることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記ゲート絶縁膜に接する箇所の前記ウェル領域において、硫黄の濃度が前記ウェル領域のｐ型不純物濃度より多いことを特徴とする
請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記ゲート絶縁膜に接する箇所の前記ウェル領域の硫黄の濃度が前記ドリフト層のｎ型不純物濃度より多いことを特徴とする
請求項１または２に記載の炭化珪素半導体装置。
【請求項５】
前記ゲート絶縁膜との界面から所定の厚さの前記ウェル領域内の硫黄の濃度の最大値が、１×１０１７ｃｍ−３以上２×１０２１ｃｍ−３以上である
請求項１から請求項４のいずれか１項に記載の炭化珪素半導体装置。
【請求項６】
前記ゲート電極は、硫黄を含む領域の直上にあることを特徴とする
請求項１から請求項５のいずれか１項に記載の炭化珪素半導体装置。
【請求項７】
前記ゲート電極がトレンチ内に形成され、硫黄を含む領域と前記ゲート絶縁膜を介して対向していることを特徴とする
請求項１から請求項５のいずれか１項に記載の炭化珪素半導体装置。
【請求項８】
炭化珪素で構成される半導体基板と、
前記半導体基板上に形成されたｎ型の炭化珪素半導体で構成されるドリフト層と、
前記ドリフト層の表層に形成されたｐ型のウェル領域と、
前記ウェル領域内の表面側に前記ドリフト層と離間して形成されたｎ型のソース領域と、
前記ソース領域、前記ウェル領域および前記ドリフト層に接して形成されたゲート絶縁膜と、
前記ゲート絶縁膜に接して前記ウェル領域と対向して形成されたゲート電極と、
前記ソース領域と接続されたソース電極と、
前記半導体基板と接続されたドレイン電極と
を備え、
前記ウェル領域の前記ゲート絶縁膜との界面から所定の厚さの前記ウェル領域内にセレン、テルルのいずれかを含有し、
前記ゲート絶縁膜に接する箇所の前記ウェル領域のセレン、テルルのいずれかの濃度が前記ドリフト層のｎ型不純物濃度より多いことを特徴とする
炭化珪素半導体装置。
【請求項９】
前記所定の厚さが１０ｎｍであることを特徴とする請求項８に記載の炭化珪素半導体装置。
【請求項１０】
前記ゲート絶縁膜に接する箇所の前記ウェル領域において、セレン、テルルのいずれかの濃度が前記ウェル領域のｐ型不純物濃度より多いことを特徴とする
請求項８または９に記載の炭化珪素半導体装置。
【請求項１１】
前記ゲート絶縁膜との界面から所定の厚さの前記ウェル領域内のセレン、テルルのいずれかの濃度の最大値が、１×１０１７ｃｍ−３以上２×１０２１ｃｍ−３以上である
請求項８から請求項１０のいずれか１項に記載の炭化珪素半導体装置。
【請求項１２】
前記ゲート電極は、セレン、テルルの少なくともいずれかを含む領域の直上にあることを特徴とする
請求項８から請求項１１のいずれか１項に記載の炭化珪素半導体装置。
【請求項１３】
前記ゲート電極がトレンチ内に形成され、硫黄、セレン、テルルの少なくともいずれかを含む領域と前記ゲート絶縁膜を介して対向していることを特徴とする
請求項８から請求項１１のいずれか１項に記載の炭化珪素半導体装置。
【請求項１４】
炭化珪素からなる半導体基板と、
前記半導体基板上に形成されたｎ型の炭化珪素半導体からなるドリフト層と、
前記ドリフト層の表層に形成されたｐ型のウェル領域と、
前記ウェル領域の表面上に形成されたチャネルエピ層と、
前記ウェル領域内の表面側に前記ドリフト層と離間して形成されたｎ型のソース領域と、
前記チャネルエピ層に接して形成されたゲート絶縁膜と、
前記ゲート絶縁膜に接して前記チャネルエピ層と対向して形成されたゲート電極と、
前記ソース領域と接続されたソース電極と、
前記半導体基板と接続されたドレイン電極と
を備え、
前記チャネルエピ層の前記ゲート絶縁膜との界面から所定の厚さの前記チャネルエピ層または前記ウェル領域内に硫黄、セレン、テルルの少なくともいずれかを含有することを特徴とする
炭化珪素半導体装置。
【請求項１５】
前記所定の厚さが１０ｎｍであることを特徴とする請求項１４に記載の炭化珪素半導体装置。
【請求項１６】
硫黄、セレン、テルルの少なくともいずれかが前記ウェル領域内に含有されることを特徴とする請求項１４に記載の炭化珪素半導体装置。
【請求項１７】
前記ゲート電極は、硫黄、セレン、テルルの少なくともいずれかを含む領域の直上にあることを特徴とする
請求項１４から請求項１６のいずれか１項に記載の炭化珪素半導体装置。
【請求項１８】
前記ゲート電極がトレンチ内に形成され、硫黄、セレン、テルルの少なくともいずれかを含む領域と前記ゲート絶縁膜を介して対向していることを特徴とする
請求項１４から請求項１６のいずれか１項に記載の炭化珪素半導体装置。
【請求項１９】
請求項１から１８のいずれか１項に記載の炭化珪素半導体装置を有し、入力される電力を変換して出力する主変換回路と、
前記炭化珪素半導体装置の前記ゲート電極の電圧を前記ソース電極の電圧と同じにすることによってオフ動作させ、前記炭化珪素半導体装置を駆動する駆動信号を前記炭化珪素半導体装置に出力する駆動回路と、
前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、
を備えた電力変換装置。
【請求項２０】
炭化珪素からなる半導体基板上にｎ型の炭化珪素半導体からなるドリフト層を形成する工程と、
前記ドリフト層の上にｐ型のウェル領域を形成する工程と、
前記ウェル領域の表面にｎ型のソース領域を形成する工程と、
前記ウェル領域の一部に硫黄をイオン注入する工程と、
前記ソース領域、前記ウェル領域および前記ドリフト層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ソース領域と接続するソース電極を形成する工程と、
前記半導体基板と接続するドレイン電極を形成する工程と
を備える
炭化珪素半導体装置の製造方法。
【請求項２１】
前記ソース領域、前記ウェル領域を貫通して前記ドリフト層に達するトレンチを形成する工程をさらに備え、
硫黄は、前記トレンチの上部からイオン注入されることを特徴とする
請求項２０に記載の炭化珪素半導体装置の製造方法。
【請求項２２】
前記ソース領域、前記ウェル領域を貫通して前記ドリフト層に達するトレンチを形成する工程をさらに備え、
硫黄は、前記トレンチの上部から斜め方向にイオン注入されることを特徴とする
請求項２０に記載の炭化珪素半導体装置の製造方法。
【請求項２３】
炭化珪素からなる半導体基板上にｎ型の炭化珪素半導体からなるドリフト層を形成する工程と、
前記ドリフト層の上にｐ型のウェル領域を形成する工程と、
前記ウェル領域の表面にｎ型のソース領域を形成する工程と、
前記ウェル領域の一部の前記ドリフト層の表面に、前記ドリフト層のｎ型不純物濃度より多くセレン、テルルのいずれかをイオン注入する工程と、
前記ソース領域、前記ウェル領域および前記ドリフト層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ソース領域と接続するソース電極を形成する工程と、
前記半導体基板と接続するドレイン電極を形成する工程と
を備える
炭化珪素半導体装置の製造方法。
【請求項２４】
前記ソース領域、前記ウェル領域を貫通して前記ドリフト層に達するトレンチを形成する工程をさらに備え、
セレン、テルルのいずれかは、前記トレンチの上部からイオン注入されることを特徴とする
請求項２３に記載の炭化珪素半導体装置の製造方法。
【請求項２５】
前記ソース領域、前記ウェル領域を貫通して前記ドリフト層に達するトレンチを形成する工程をさらに備え、
セレン、テルルのいずれかは、前記トレンチの上部から斜め方向にイオン注入されることを特徴とする
請求項２３に記載の炭化珪素半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
本発明の炭化珪素半導体装置は、炭化珪素で構成される半導体基板と、半導体基板上に形成されたｎ型の炭化珪素半導体で構成されるドリフト層と、ドリフト層の表層に形成されたｐ型のウェル領域と、ウェル領域内の表面にドリフト層と離間して形成されたｎ型のソース領域と、ソース領域、ウェル領域およびドリフト層に接して形成されたゲート絶縁膜と、ゲート絶縁膜に接してウェル領域と対向して形成されたゲート電極と、ソース領域と接続されたソース電極と、半導体基板と接続されたドレイン電極とを備え、ウェル領域のゲート絶縁膜との界面から所定の厚さのウェル領域内に硫黄を含有するものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正の内容】
【００５７】
電力変換装置２００は、電源１００と負荷３００の間に接続された三相のインバータであり、電源１００から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図１７に示すように、直流電力を交流電力に変換して出力する主変換回路２０１と、主変換回路２０１の各スイッチング素子を駆動する駆動信号を出力する駆動回路２０２と、駆動回路２０２を制御する制御信号を駆動回路２０２に出力する制御回路２０３とを備えている。
駆動回路２０２は、ノーマリオフ型の各スイッチング素子を、ゲート電極の電圧とソース電極の電圧とを同電位にすることによってオフ制御している。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正の内容】
【００５９】
以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源１００から供給される直流電力を交流電力に変換し、負荷３００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。主変換回路２０１の各スイッチング素子には、上述した実施の形態１〜３のいずれかにかかる炭化珪素半導体装置を適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。
【国際調査報告】
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