(57)【要約】  パワーゲーティングを採用した半導体集積回路において、制御入力信号（ＳＬＰ）は、伝搬経路（１１）を経て電源スイッチ（１０）に伝搬され、伝搬経路（２１）を経て電源スイッチ（２０）に伝搬される。復帰判定回路（４０）は、伝搬経路（１１）の信号（ＳＬＰ＿Ｈ）と、伝搬経路（２１）の信号（ＳＬＰ＿Ｖ）とを受け、制御出力信号（ＳＬＰ＿Ｏ）を生成する。復帰判定回路（４０）は、制御入力信号（ＳＬＰ）が復帰遷移を行うとき、信号（ＳＬＰ＿Ｈ，ＳＬＰ＿Ｖ）の復帰遷移の遅い方のタイミングに応じて、制御出力信号（ＳＬＰ＿Ｏ）に復帰遷移を行わせる。
2018173615.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路であって、
第１方向に配置された１または複数の第１電源スイッチと、第２方向に配置された１または複数の第２電源スイッチとを備えた回路ブロックを備え、
前記回路ブロックは、
当該回路ブロックに与えられた、前記第１および第２電源スイッチをオン／オフ制御する電源制御信号である制御入力信号を、前記第１電源スイッチに伝搬させる第１伝搬経路と、
前記制御入力信号を、前記第２電源スイッチに伝搬させる第２伝搬経路と、
前記第１伝搬経路における遅延に応じて遅延した前記制御入力信号である第１信号と、前記第２伝搬経路における遅延に応じて遅延した前記制御入力信号である第２信号とを受け、当該回路ブロックから出力する前記電源制御信号である制御出力信号を生成する復帰判定回路とを備え、
前記復帰判定回路は、
前記制御入力信号が、前記第１および第２電源スイッチをオフからオンにする信号遷移である復帰遷移を行うとき、前記第１信号が前記復帰遷移を行うタイミング、および、前記第２信号が前記復帰遷移を行うタイミングのうち遅い方のタイミングに応じて、前記制御出力信号に前記復帰遷移を行わせる
ことを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、
前記復帰判定回路は、前記第１信号として、前記第１伝搬経路の最遠端に伝搬された前記制御入力信号を受けるとともに、前記第２信号として、前記第２伝搬経路の最遠端に伝搬された前記制御入力信号を受ける
ことを特徴とする半導体集積回路。
【請求項３】
請求項１記載の半導体集積回路において、
前記復帰判定回路は、前記第１信号を、前記第１伝搬経路の第１所定位置から受けるとともに、前記第２信号を、前記第２伝搬経路の第２所定位置から受けるものであり、
前記第１所定位置は、前記第１伝搬経路の経路長に応じた位置であり、前記第２所定位置は、前記第２伝搬経路の経路長に応じた位置である
ことを特徴とする半導体集積回路。
【請求項４】
請求項１記載の半導体集積回路において、
前記第１伝搬経路は、前記第１電源スイッチと接続されており、バッファを介して前記制御入力信号を受ける第１配線を含み、
前記第２伝搬経路は、前記第２電源スイッチと接続されており、バッファを介して前記制御入力信号を受ける第２配線を含み、
前記復帰判定回路は、前記第１信号を前記第１配線から受けるとともに、前記第２信号を前記第２配線から受ける
ことを特徴とする半導体集積回路。
【請求項５】
請求項１〜４のうちいずれか１項記載の半導体集積回路において、
前記復帰判定回路は、
前記制御入力信号が、前記第１および第２電源スイッチをオンからオフにする信号遷移である遮断遷移を行うとき、前記制御入力信号が前記遮断遷移を行うタイミングに応じて、前記制御出力信号に前記遮断遷移を行わせる
ことを特徴とする半導体集積回路。
【請求項６】
請求項１〜５のうちいずれか１項記載の半導体集積回路において、
前記回路ブロックを、複数、備え、
前記複数の回路ブロックは、前記電源制御信号を伝搬するよう、チェーン状に接続されている
ことを特徴とする半導体集積回路。
【請求項７】
請求項１〜６のうちいずれか１項記載の半導体集積回路において、
前記回路ブロックは、メモリブロックであり、
前記第１電源スイッチは、カラム方向に配置されており、
前記第２電源スイッチは、ロウ方向に配置されている
ことを特徴とする半導体集積回路。
【請求項８】
半導体集積回路であって、
第１方向に配置された１または複数の第１電源スイッチと、第２方向に配置された１または複数の第２電源スイッチと、第１または第２方向に配置された１または複数の第３電源スイッチとを備えた回路ブロックを備え、
前記回路ブロックは、
当該回路ブロックに与えられた、前記第１および第２電源スイッチをオン／オフ制御する第１電源制御信号、および、前記第１〜第３電源スイッチをオン／オフ制御する第２電源制御信号である、第１および第２制御入力信号に基づいて、前記第１および第２電源スイッチをオン／オフ制御する第１スイッチ信号と、前記第３電源スイッチをオン／オフ制御する第２スイッチ信号とを生成するスイッチ信号生成回路と、
前記第１スイッチ信号を、前記第１電源スイッチに伝搬させる第１伝搬経路と、
前記第１スイッチ信号を、前記第２電源スイッチに伝搬させる第２伝搬経路と、
前記第２スイッチ信号を、前記第３電源スイッチに伝搬させる第３伝搬経路と、
前記第１伝搬経路における遅延に応じて遅延した前記第１スイッチ信号である第１信号と、前記第２伝搬経路における遅延に応じて遅延した前記第１スイッチ信号である第２信号と、前記第３伝搬経路における遅延に応じて遅延した前記第２スイッチ信号である第３信号とを受け、当該回路ブロックから出力する前記第１および第２電源制御信号である第１および第２制御出力信号を生成する復帰判定回路とを備え、
前記第１制御入力信号が、前記第１および第２電源スイッチをオフからオンにする信号遷移である復帰遷移を行うとき、
前記スイッチ信号生成回路は、前記第１スイッチ信号に、前記復帰遷移を行わせ、
前記復帰判定回路は、前記第１信号が前記復帰遷移を行うタイミング、および、前記第２信号が前記復帰遷移を行うタイミングのうち遅い方のタイミングに応じて、前記第１制御出力信号に前記復帰遷移を行わせ、
前記第２制御入力信号が、前記第１〜第３電源スイッチをオフからオンにする信号遷移である第２復帰遷移を行うとき、
前記スイッチ信号生成回路は、前記第１および第２スイッチ信号に、前記第２復帰遷移を行わせ、
前記復帰判定回路は、前記第１信号が前記第２復帰遷移を行うタイミング、前記第２信号が前記第２復帰遷移を行うタイミング、および、前記第３信号が前記第２復帰遷移を行うタイミングのうち最も遅いタイミングに応じて、前記第２制御出力信号に前記第２復帰遷移を行わせる
ことを特徴とする半導体集積回路。
【請求項９】
請求項８記載の半導体集積回路において、
前記復帰判定回路は、
前記第１制御入力信号が、前記第１および第２電源スイッチをオンからオフにする信号遷移である遮断遷移を行うとき、前記第１制御入力信号が前記遮断遷移を行うタイミングに応じて、前記第１制御出力信号に前記遮断遷移を行わせ、
前記第２制御入力信号が、前記第１〜第３電源スイッチをオンからオフにする信号遷移である第２遮断遷移を行うとき、前記第２制御入力信号が前記第２遮断遷移を行うタイミングに応じて、前記第２制御出力信号に前記第２遮断遷移を行わせる
ことを特徴とする半導体集積回路。
【請求項１０】
請求項８または９記載の半導体集積回路において、
前記回路ブロックを、複数、備え、
前記複数の回路ブロックは、前記第１および第２電源制御信号を伝搬するよう、チェーン状に接続されている
ことを特徴とする半導体集積回路。
【請求項１１】
請求項８〜１０のうちいずれか１項記載の半導体集積回路において、
前記回路ブロックは、メモリブロックであり、
前記第１電源スイッチは、カラム方向に配置されており、
前記第２電源スイッチは、ロウ方向に配置されている
ことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体集積回路の低消費電力を図る技術に関する。
【背景技術】
【０００２】
半導体集積回路の低消費電力を図る技術の１つとして、パワーゲーティングが知られている。パワーゲーティングとは、半導体集積回路内の動作していない回路部分に対して電源を遮断し、リーク電流の削減を図る技術である。【０００３】
特許文献１では、各回路部分の電源遮断を行うためのパワーゲーティングスイッチが直列に接続されており、電源遮断を制御するスリープ信号が順次伝達される構成が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第９，３２９，６６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
パワーゲーティングを採用した半導体集積回路では、ある回路部分を電源遮断状態から復帰させるとき、いわゆるラッシュカレントが生じる。このため、例えば多くの回路部分について同時に電源遮断状態から復帰させる場合には、半導体集積回路内で大きなラッシュカレントが生じ、これにより電源電位が低下してしまい、半導体集積回路の誤動作を引き起こす可能性が高まる。【０００６】
一方、このラッシュカレントの問題を回避する手法として、パワーゲーティングスイッチをゆっくりオンさせる方法や、パワーゲーティングスイッチをグループ分けして順次オンさせる方法などが知られている。例えば特許文献１の構成では、各パワーゲーティングスイッチの遅延を大きくすることによって、電源復帰タイミングがずらされ、ラッシュカレントの発生を分散することができる。ところが、これらの手法では、半導体集積回路全体として、電源復帰に要する時間が長くなるという問題が生じる。【０００７】
本開示は、パワーゲーティングを採用した半導体集積回路について、電源復帰に要する時間を短く抑えつつ、ラッシュカレントの影響を抑制可能になる構成を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本開示の一態様に係る半導体集積回路は、第１方向に配置された１または複数の第１電源スイッチと、第２方向に配置された１または複数の第２電源スイッチとを備えた回路ブロックを備え、前記回路ブロックは、当該回路ブロックに与えられた、前記第１および第２電源スイッチをオン／オフ制御する電源制御信号である制御入力信号を、前記第１電源スイッチに伝搬させる第１伝搬経路と、前記制御入力信号を、前記第２電源スイッチに伝搬させる第２伝搬経路と、前記第１伝搬経路における遅延に応じて遅延した前記制御入力信号である第１信号と、前記第２伝搬経路における遅延に応じて遅延した前記制御入力信号である第２信号とを受け、当該回路ブロックから出力する前記電源制御信号である制御出力信号を生成する復帰判定回路とを備える。そして、前記復帰判定回路は、前記制御入力信号が、前記第１および第２電源スイッチをオフからオンにする信号遷移である復帰遷移を行うとき、前記第１信号が前記復帰遷移を行うタイミング、および、前記第２信号が前記復帰遷移を行うタイミングのうち遅い方のタイミングに応じて、前記制御出力信号に前記復帰遷移を行わせる。【０００９】
この態様によると、回路ブロックにおいて、当該回路ブロックに与えられた電源制御信号である制御入力信号が、第１伝搬経路を経て第１電源スイッチに伝搬されるとともに、第２伝搬経路を経て第２電源スイッチに伝搬される。復帰判定回路は、第１伝搬経路における遅延に応じて遅延した制御入力信号である第１信号と、第２伝搬経路における遅延に応じて遅延した制御入力信号である第２信号とを受け、制御入力信号が、第１および第２電源スイッチをオフからオンにする信号遷移である復帰遷移を行うとき、第１信号が復帰遷移を行うタイミング、および、第２信号が復帰遷移を行うタイミングのうち遅い方のタイミングに応じて、制御出力信号に復帰遷移を行わせる。【００１０】
これにより、回路ブロックから出力される制御出力信号は、第１および第２電源スイッチの個数や配置位置に応じたタイミングで、言い換えると回路ブロックのサイズに応じたタイミングで、復帰遷移を行う。この結果、電源制御信号を伝搬するようチェーン状に接続された複数の回路ブロックは、電源復帰タイミングがずらされ、かつ、そのタイミングのずれは、各回路ブロックのサイズに応じた適切なものになる。したがって、電源復帰に要する時間を短く抑えつつ、ラッシュカレントの影響を抑制することができる。【００１１】
本開示の他の態様に係る半導体集積回路は、第１方向に配置された１または複数の第１電源スイッチと、第２方向に配置された１または複数の第２電源スイッチと、第１または第２方向に配置された１または複数の第３電源スイッチとを備えた回路ブロックを備え、前記回路ブロックは、当該回路ブロックに与えられた、前記第１および第２電源スイッチをオン／オフ制御する第１電源制御信号、および、前記第１〜第３電源スイッチをオン／オフ制御する第２電源制御信号、第１および第２制御入力信号に基づいて、前記第１および第２電源スイッチをオン／オフ制御する第１スイッチ信号と、前記第３電源スイッチをオン／オフ制御する第２スイッチ信号とを生成するスイッチ信号生成回路と、前記第１スイッチ信号を、前記第１電源スイッチに伝搬させる第１伝搬経路と、前記第１スイッチ信号を、前記第２電源スイッチに伝搬させる第２伝搬経路と、前記第２スイッチ信号を、前記第３電源スイッチに伝搬させる第３伝搬経路と、前記第１伝搬経路における遅延に応じて遅延した前記第１スイッチ信号である第１信号と、前記第２伝搬経路における遅延に応じて遅延した前記第１スイッチ信号である第２信号と、前記第３伝搬経路における遅延に応じて遅延した前記第２スイッチ信号である第３信号とを受け、当該回路ブロックから出力する前記第１および第２電源制御信号である第１および第２制御出力信号を生成する復帰判定回路とを備える。そして、前記第１制御入力信号が、前記第１および第２電源スイッチをオフからオンにする信号遷移である復帰遷移を行うとき、前記スイッチ信号生成回路は、前記第１スイッチ信号に、前記復帰遷移を行わせ、前記復帰判定回路は、前記第１信号が前記復帰遷移を行うタイミング、および、前記第２信号が前記復帰遷移を行うタイミングのうち遅い方のタイミングに応じて、前記第１制御出力信号に前記復帰遷移を行わせる。また、前記第２制御入力信号が、前記第１〜第３電源スイッチをオフからオンにする信号遷移である第２復帰遷移を行うとき、前記スイッチ信号生成回路は、前記第１および第２スイッチ信号に、前記第２復帰遷移を行わせ、前記復帰判定回路は、前記第１信号が前記第２復帰遷移を行うタイミング、前記第２信号が前記第２復帰遷移を行うタイミング、および、前記第３信号が前記第２復帰遷移を行うタイミングのうち最も遅いタイミングに応じて、前記第２制御出力信号に前記第２復帰遷移を行わせる。【００１２】
この態様によると、スイッチ信号生成回路は、当該回路ブロックに与えられた第１および第２電源制御信号である第１および第２制御入力信号に基づいて、第１および第２電源スイッチをオン／オフ制御する第１スイッチ信号と、第３電源スイッチをオン／オフ制御する第２スイッチ信号とを生成する。第１スイッチ信号が、第１伝搬経路を経て第１電源スイッチに伝搬されるとともに、第２伝搬経路を経て第２電源スイッチに伝搬される。第２スイッチ信号が、第３伝搬経路を経て第３電源スイッチに伝搬される。復帰判定回路は、第１伝搬経路における遅延に応じて遅延した第１スイッチ信号である第１信号と、第２伝搬経路における遅延に応じて遅延した第１スイッチ信号である第２信号と、第３伝搬経路における遅延に応じて遅延した第２スイッチ信号である第３信号を受け、当該回路ブロックから出力する第１および第２電源制御信号である第１および第２制御出力信号を生成する。【００１３】
そして復帰判定回路は、第１制御入力信号が、第１および第２電源スイッチをオフからオンにする信号遷移である復帰遷移を行うとき、第１信号が復帰遷移を行うタイミング、および、第２信号が復帰遷移を行うタイミングのうち遅い方のタイミングに応じて、第１制御出力信号に復帰遷移を行わせる。これにより、回路ブロックから出力される第１制御出力信号は、第１および第２電源スイッチの個数や配置位置に応じたタイミングで、言い換えると回路ブロックのサイズに応じたタイミングで、復帰遷移を行う。また、復帰判定回路は、第２制御入力信号が、第１〜第３電源スイッチをオフからオンにする信号遷移である第２復帰遷移を行うとき、第１信号が第２復帰遷移を行うタイミング、第２信号が第２復帰遷移を行うタイミング、第３信号が第２復帰遷移を行うタイミングのうち最も遅いタイミングに応じて、第２制御出力信号に第２復帰遷移を行わせる。これにより、回路ブロックから出力される第２制御出力信号は、第１〜第３電源スイッチの個数や配置位置に応じたタイミングで、言い換えると回路ブロックのサイズに応じたタイミングで、復帰遷移を行う。この結果、第１および第２電源制御信号を伝搬するようチェーン状に接続された複数の回路ブロックは、電源復帰タイミングがずらされ、かつ、そのタイミングのずれは、各回路ブロックのサイズに応じた適切なものになる。したがって、電源復帰に要する時間を短く抑えつつ、ラッシュカレントの影響を抑制することができる。
【発明の効果】
【００１４】
本開示に係る半導体集積回路によると、電源復帰に要する時間を短く抑えつつ、ラッシュカレントの影響を抑制可能となる。
【図面の簡単な説明】
【００１５】
【図１】第１実施形態に係る半導体集積回路の構成の一部を示すブロック図
【図２】図１に示す回路ブロックの内部構成を示す模式図
【図３】図２に示す復帰判定回路の構成例
【図４】電源スイッチの構成例
【図５】図１に示す他の回路ブロックの内部構成を示す模式図
【図６】図１の構成における信号変化を示すタイミングチャート
【図７】（ａ），（ｂ）は変形例１に係る回路ブロックの内部構成を示す模式図
【図８】変形例２に係る回路ブロックの内部構成を示す模式図
【図９】回路ブロックの接続形態の例
【図１０】第２実施形態に係る半導体集積回路の構成の一部を示すブロック図
【図１１】図１０に示す回路ブロックの内部構成を示す模式図
【図１２】図１１に示すスイッチ信号生成回路および復帰判定回路の構成例
【図１３】図１２の回路構成の動作を示すタイミングチャート
【発明を実施するための形態】
【００１６】
以下、実施の形態について、図面を参照して説明する。
【００１７】
（第１実施形態）
第１実施形態では、半導体集積回路は、低消費電力モード（ローパワーモード）として、スリープモードを有するものとする。例えばメモリブロックでは、スリープモードにおいて、ロウデコーダ、カラムデコーダ、ＩＯ系回路および制御系回路等、メモリセルアレイ以外のほとんどの回路が、電源遮断状態になる。ただし、スリープモードでは、メモリの記憶データは保持される。そして本開示では、半導体集積回路をスリープモードに制御する電源制御信号を、スリープ信号という。ここでは、スリープ信号がハイのとき、対象となる各回路への電源供給が遮断され、スリープ信号がローのとき、各回路への電源供給は維持されるものとする。なお、スリープ信号と電源供給の遮断／維持との関係は、これに限られるものではない。
【００１８】
図１は第１実施形態に係る半導体集積回路の構成の一部を示すブロック図である。図１に示す半導体集積回路１００は、複数のメモリブロックＲＡＭ＜０＞〜＜ｎ＞を備えている。メモリブロックＲＡＭ＜０＞〜＜ｎ＞は例えばＳＲＡＭである。なお、メモリブロックＲＡＭ＜０＞〜＜ｎ＞は回路ブロックの一例である。複数のメモリブロックＲＡＭ＜０＞〜＜ｎ＞は、電源制御信号の一例であるスリープ信号ＳＬＰ＿ｉｎを伝搬するよう、チェーン状に接続されている。すなわち、ＲＡＭ＜０＞は、与えられたスリープ信号ＳＬＰ＿ｉｎを信号ＳＬＰとして受け、信号ＳＬＰに従ってブロック内の電源制御を行うとともに、信号ＳＬＰを遅延させて信号ＳＬＰ＿Ｏとして出力する。ＲＡＭ＜１＞は、ＲＡＭ＜０＞から出力された信号ＳＬＰ＿Ｏを信号ＳＬＰとして受け、信号ＳＬＰに従ってブロック内の電源制御を行うとともに、信号ＳＬＰを遅延させて信号ＳＬＰ＿Ｏとして出力する。以降、同様にしてスリープ信号がＲＡＭ＜２＞…ＲＡＭ＜ｎ＞と伝達される。ＲＡＭ＜ｎ＞が出力した信号ＳＬＰ＿Ｏは、例えば、スリープ信号ＳＬＰ＿ｉｎを出力したコントローラにスリープ信号ＳＬＰ＿ｏｕｔとして戻される。
【００１９】
図２はメモリブロックＲＡＭ＜０＞の内部構成を示す模式図である。図２において、メモリブロックＲＡＭ＜０＞は、メモリセルアレイ部１と、カラムデコーダ部２と、ロウデコーダ部３とを備えている。カラムデコーダ部２には、複数（ここでは（ｌ＋１）個）の第１電源スイッチ１０（ＳＷ＿Ｈ＜０＞〜＜ｌ＞）がカラム方向に配置されており、ロウデコーダ部３には、複数（ここでは２個）の第２電源スイッチ２０（ＳＷ＿Ｖ＜０＞〜＜１＞がロウ方向に配置されている。メモリブロックＲＡＭ＜０＞が受けたスリープ信号である制御入力信号ＳＬＰは、第１伝搬経路１１を介して第１電源スイッチ１０にそれぞれ伝搬され、また、第２伝搬経路２１を介して第２電源スイッチ２０にそれぞれ伝搬される。第１および第２電源スイッチ１０，２０は、制御入力信号ＳＬＰによって、オン／オフ制御される。ここでは、制御入力信号ＳＬＰがハイのとき、第１および第２電源スイッチ１０，２０はオフに制御され、これにより、対応する回路部分への電源供給が遮断されるものとする。
【００２０】
ここで、第１電源スイッチ１０は、例えばＩＯ単位に設けるものとしてもよい。あるいは、ビット線ペア単位に設けるものとしてもよい。また、第２電源スイッチ２０は、例えばロウデコーダ部３の両端に設けるものとしてもよい。
【００２１】
復帰判定回路４０は、メモリブロックＲＡＭ＜０＞から出力するスリープ信号である制御出力信号ＳＬＰ＿Ｏを生成する。復帰判定回路４０は、メモリブロックＲＡＭ＜０＞に与えられた制御入力信号ＳＬＰを受け、また、第１伝搬経路１１を経て遅延した制御入力信号ＳＬＰを第１信号ＳＬＰ＿Ｈとして受けるとともに、第２伝搬経路２１を経て遅延した制御入力信号ＳＬＰを第２信号ＳＬＰ＿Ｖとして受ける。ここでは、復帰判定回路４０は、第１信号ＳＬＰ＿Ｈとして、第１伝搬経路１１の最遠端に伝搬された制御入力信号ＳＬＰを受けるとともに、第２信号ＳＬＰ＿Ｖとして、第２伝搬経路２１の最遠端に伝搬された制御入力信号ＳＬＰを受けるものとする。
【００２２】
図３は復帰判定回路４０の構成例である。図３の構成では、復帰判定回路４０は、３入力ＯＲゲート４１を有している。３入力ＯＲゲート４１は、制御入力信号ＳＬＰ、第１信号ＳＬＰ＿Ｈおよび第２信号ＳＬＰ＿Ｖを入力とし、出力が制御出力信号ＳＬＰ＿Ｏとなる。これにより、制御入力信号ＳＬＰがハイのとき、制御出力信号ＳＬＰ＿Ｏはハイになる。一方、制御入力信号ＳＬＰがハイからローに遷移したとき、第１信号ＳＬＰ＿Ｈおよび第２信号ＳＬＰ＿Ｖは制御入力信号ＳＬＰから遅れてハイからローに遷移し、第１信号ＳＬＰ＿Ｈおよび第２信号ＳＬＰ＿Ｖが両方ともローに遷移したタイミングで、制御出力信号ＳＬＰ＿Ｏはローに遷移する。
【００２３】
図４は第１電源スイッチ１０の構成例である。なお、第２電源スイッチ２０も同様の構成である。図４の構成例では、第１電源スイッチ１０は、対応する各回路部分と電源との間を接続／遮断する電源スイッチトランジスタ１０ａと、制御入力信号ＳＬＰを受け、電源スイッチトランジスタ１０ａのゲートに与えるバッファ１０ｂとを有している。第１伝搬経路１１の最遠端に伝搬された制御入力信号ＳＬＰは、第１信号ＳＬＰ＿Ｈとして、復帰判定回路４０に戻される。制御入力信号ＳＬＰはバッファ１０ｂによって波形成形される。この構成により、制御入力信号ＳＬＰの駆動負荷容量が低減できるので、電源遮断状態からの高速復帰が可能になる。なお、制御入力信号ＳＬＰの極性に合わせて、バッファ１０ｂの代わりにインバータを設けてもよい。また、バッファ１０ｂを省き、制御入力信号ＳＬＰを直接、電源スイッチトランジスタ１０ａのゲートに与えるようにしてもかまわない。電源スイッチトランジスタ１０ａのゲート幅は、回路ブロックの安定的な動作に十分な電流供給能力を持たせるために、一般的に大きい。このため、バッファ１０ｂを省いた場合には、制御入力信号ＳＬＰの負荷は大きくなり、その遷移時間が緩やかとなってラッシュカレントが抑制され、一方で、復帰時間は遅くなる。
【００２４】
他のメモリブロックＲＡＭ＜１＞〜＜ｎ＞の内部構成も、メモリブロックＲＡＭ＜０＞と同様である。すなわち、各メモリブロックＲＡＭ＜１＞〜＜ｎ＞においても、カラムデコーダ部２には、第１電源スイッチ１０がカラム方向に配置されており、ロウデコーダ部３には、第２電源スイッチ２０がロウ方向に配置されている。ただし、メモリブロックのサイズや形状に応じて、第１電源スイッチ１０および第２電源スイッチ２０の個数や配置位置が異なっている場合がある。
【００２５】
図５はメモリブロックＲＡＭ＜１＞の内部構成を示す模式図である。ここでは、メモリブロックＲＡＭ＜０＞が横長形状であるのに対して、メモリブロックＲＡＭ＜１＞は縦長形状である。すなわち、メモリブロックＲＡＭ＜１＞は、メモリブロックＲＡＭ＜０＞と比べて、カラムデコーダ部２が小さく、ロウデコーダ部３が大きいものとしている。図５において、カラムデコーダ部２には、複数（ここでは２個）の第１電源スイッチ１０（ＳＷ＿Ｈ＜０＞〜＜１＞）がカラム方向に配置されており、ロウデコーダ部３には、複数（ここでは（ｍ＋１）個）の第２電源スイッチ２０（ＳＷ＿Ｖ＜０＞〜＜ｍ＞）がロウ方向に配置されている。その他の構成は図２のメモリブロックＲＡＭ＜０＞と同様である。
【００２６】
上述したとおり、本実施形態では、復帰判定回路４０は、第１信号ＳＬＰ＿Ｈとして、第１伝搬経路１１の最遠端に伝搬された制御入力信号ＳＬＰを受けるとともに、第２信号ＳＬＰ＿Ｖとして、第２伝搬経路２１の最遠端に伝搬された制御入力信号ＳＬＰを受ける。この場合、第１信号ＳＬＰ＿Ｈは、第１伝搬経路１１における遅延に応じて遅延した制御入力信号ＳＬＰに相当することになり、第２信号ＳＬＰ＿Ｖは、第２伝搬経路２１における遅延に応じて遅延した制御入力信号ＳＬＰに相当することになる。
【００２７】
このため、メモリブロックＲＡＭ＜０＞では、第１信号ＳＬＰ＿Ｈの方が第２信号ＳＬＰ＿Ｖよりも遅延が大きくなり、メモリブロックＲＡＭ＜１＞では、第２信号ＳＬＰ＿Ｖの方が第１信号ＳＬＰ＿Ｈよりも遅延が大きくなる。
【００２８】
なお、図２や図５では、制御入力信号ＳＬＰが直接、第１伝搬経路１１および第２伝搬経路２１に接続されるものとしたが、例えば、伝搬経路が分岐した位置にバッファを配置してもよい。この場合、第１伝搬経路１１および第２伝搬経路２１の経路長の変化に対する第１信号ＳＬＰ＿Ｈおよび第２信号ＳＬＰ＿Ｖの遅延値の変化が、より正確になる。
【００２９】
図６は本実施形態に係る半導体集積回路１００における信号変化を示すタイミングチャートである。図６に示すように、スリープ信号ＳＬＰ＿ｉｎがローからハイに遷移するとき（遮断遷移に相当）は、復帰判定回路４０は、信号ＳＬＰ＿Ｏを即座にローからハイに遷移させる。すなわち、復帰判定回路４０は、制御入力信号ＳＬＰが遮断遷移を行うとき、制御入力信号ＳＬＰが遮断遷移を行うタイミングに応じて、制御出力信号ＳＬＰ＿Ｏに遮断遷移を行わせる。これにより、スリープ信号ＳＬＰ＿ｉｎによる電源遮断の指示は、ＲＡＭ＜０＞，ＲＡＭ＜１＞，…と各メモリブロックに速やかに伝搬される。
【００３０】
一方、スリープ信号ＳＬＰ＿ｉｎがハイからローに遷移するとき（立ち下がり、復帰遷移に相当）は、復帰判定回路４０は、第１信号ＳＬＰ＿Ｈと第２信号ＳＬＰ＿Ｖの立ち下がりのうち遅い方に応じて、信号ＳＬＰ＿Ｏをハイからローに遷移させる。すなわち、復帰判定回路４０は、制御入力信号ＳＬＰが復帰遷移を行うとき、第１信号ＳＬＰ＿Ｈが復帰遷移を行うタイミング、および、第２信号ＳＬＰ＿Ｖが復帰遷移を行うタイミングのうち遅い方のタイミングに応じて、制御出力信号ＳＬＰ＿Ｏに復帰遷移を行わせる。これにより、例えば、横長形状のメモリブロックＲＡＭ＜０＞では、第１信号ＳＬＰ＿Ｈの立ち下がりの遅延ｔ０Ｈの方が第２信号ＳＬＰ＿Ｖの立ち下がりの遅延ｔ０Ｖよりも大きいので、制御出力信号ＳＬＰ＿Ｏは、第１信号ＳＬＰ＿Ｈの立ち下がりに応じて立ち下がる。一方、縦長形状のメモリブロックＲＡＭ＜１＞では、第１信号ＳＬＰ＿Ｈの立ち下がりの遅延ｔ１Ｈよりも第２信号ＳＬＰ＿Ｖの立ち下がりの遅延ｔ１Ｖの方が大きいので、制御出力信号ＳＬＰ＿Ｏは、第１信号ＳＬＰ＿Ｖの立ち下がりに応じて立ち下がる。
【００３１】
以上のように本実施形態によると、各メモリブロックにおいて、第１の電源スイッチ１０がカラム方向に配置されており、第２電源スイッチ２０がロウ方向に配置されている。メモリブロックに与えられたスリープ信号である制御入力信号ＳＬＰが、第１伝搬経路１１を経て第１電源スイッチ１０に伝搬されるとともに、第２伝搬経路２１を経て第２電源スイッチ２０に伝搬される。復帰判定回路４０は、第１伝搬経路１１の最遠端に伝搬された制御入力信号ＳＬＰである第１信号ＳＬＰ＿Ｈと、第２伝搬経路２１の最遠端に伝搬された制御入力信号ＳＬＰである第２信号ＳＬＰ＿Ｖとを受け、当該メモリブロックから出力するスリープ信号である制御出力信号ＳＬＰ＿Ｏを生成する。
【００３２】
そして復帰判定回路４０は、制御入力信号ＳＬＰが、第１および第２電源スイッチ１０，２０をオフからオンにする信号遷移である復帰遷移を行うとき、第１信号ＳＬＰ＿Ｈが復帰遷移を行うタイミング、および、第２信号ＳＬＰ＿Ｖが復帰遷移を行うタイミングのうち遅い方のタイミングに応じて、制御出力信号ＳＬＰ＿Ｏに復帰遷移を行わせる。
【００３３】
これにより、メモリブロックから出力される制御出力信号ＳＬＰ＿Ｏは、第１および第２電源スイッチ１０，２０の個数や配置位置に応じたタイミングで、言い換えるとメモリブロックのサイズに応じたタイミングで、復帰遷移を行う。この結果、スリープ信号を伝搬するようチェーン状に接続された複数のメモリブロックは、電源復帰タイミングがずらされ、かつ、そのタイミングのずれは、各メモリブロックのサイズに応じた適切なものになる。したがって、電源復帰に要する時間を短く抑えつつ、ラッシュカレントの影響を抑制することができる。
【００３４】
ここで、メモリブロックは一般に、設計ツールにおいてビット数、ワード数、カラム数をパラメタとして指定することによって、自動的にレイアウトが生成される。そして、本実施形態を適用することによって、第１電源スイッチ１０および第２電源スイッチ２０が自動生成されるとともに、メモリブロックの形状に応じた、第１信号ＳＬＰ＿Ｈと第２信号ＳＬＰ＿Ｖの経路を形成することができる。これにより、メモリブロックについて、制御入力信号ＳＬＰと制御出力信号ＳＬＰ＿Ｏとにおける復帰遷移のずれを、適正なものに容易に設定することができる。
【００３５】
（変形例１）
上述の実施形態では、復帰判定回路４０は、第１伝搬経路１１の最遠端に伝搬された第１信号ＳＬＰ＿Ｈを受け、第２伝搬経路２１の最遠端に伝搬された第２信号ＳＬＰ＿Ｖを受けるものとした。ただし、本実施形態はこれに限られるものではなく、第１信号ＳＬＰ＿Ｈは、第１伝搬経路１１における遅延に応じて遅延した信号であればよく、第２信号ＳＬＰ＿Ｖは、第２伝搬経路２１における遅延に応じて遅延した信号であればよい。
【００３６】
本変形例では、復帰判定回路４０は、第１伝搬経路１１および第２伝搬経路２１の最遠端ではなく、その経路長に応じた所定位置から、第１信号ＳＬＰ＿Ｈおよび第２信号ＳＬＰ＿Ｖを受けるものとする。すなわち、復帰判定回路４０は、第１伝搬経路１１の経路長が長いほど、より遠くの位置から第１信号ＳＬＰ＿Ｈを受け、第２伝搬経路２１の経路長が長いほど、より遠くの位置から第２信号ＳＬＰ＿Ｖを受ける。
【００３７】
図７（ａ），（ｂ）は変形例１に係るメモリブロックＲＡＭ＜０＞，ＲＡＭ＜１＞の内部構成を示す模式図である。図７（ａ）の構成は図２とほぼ同様であり、図７（ｂ）の構成は図５とほぼ同様である。ただし、復帰判定回路４０が第１信号ＳＬＰ＿Ｈおよび第２信号ＳＬＰ＿Ｖを受ける信号経路が、図２や図５と異なっている。
【００３８】
図７（ａ）では、復帰判定回路４０は、第１電源スイッチ１０のスイッチＳＷ＿Ｈ＜１＞の辺りから第１信号ＳＬＰ＿Ｈを受けるとともに、第２電源スイッチ２０のスイッチＳＷ＿Ｖ＜０＞の辺りから第２信号ＳＬＰ＿Ｖを受ける。一方、図７（ｂ）では、復帰判定回路４０は、第１電源スイッチ１０のスイッチＳＷ＿Ｈ＜０＞の辺りから第１信号ＳＬＰ＿Ｈを受けるとともに、第２電源スイッチ２０のスイッチＳＷ＿Ｖ＜１＞の辺りから第２信号ＳＬＰ＿Ｖを受ける。
【００３９】
すなわち、復帰判定回路４０は、第１信号ＳＬＰ＿Ｈを第１伝搬経路１１の経路長に応じた所定位置から受ける。第１伝搬経路１１の経路長はＲＡＭ＜０＞の方がＲＡＭ＜１＞よりも長いので、第１信号ＳＬＰ＿Ｈを受ける所定位置は、ＲＡＭ＜０＞の方がＲＡＭ＜１＞よりも遠くなっている。また復帰判定回路４０は、第２信号ＳＬＰ＿Ｖを第２伝搬経路２１の経路長に応じた所定位置から受ける。第２伝搬経路２１の経路長はＲＡＭ＜０＞の方がＲＡＭ＜１＞よりも短いので、第２信号ＳＬＰ＿Ｖを受ける所定位置は、ＲＡＭ＜０＞の方がＲＡＭ＜１＞よりも近くなっている。
【００４０】
なお、経路長に応じた所定位置は、経路長の変化に対して必ずしも連続的に変化させる必要はない。例えば本変形例において、第１伝搬経路１１の経路長が第１の範囲にある場合は、第１の所定位置から第１信号ＳＬＰ＿Ｈを受け、第１伝搬経路１１の経路長が第２の範囲（第２の範囲の経路長＞第１の範囲の経路長）にある場合は、第２の所定位置（第２の所定位置は第１の所定位置よりも遠い）から第１信号ＳＬＰ＿Ｈを受ける、というように、離散的に変化させるものであってもよい。
【００４１】
本変形例によっても、上述の実施形態と同様の作用効果が得られる。また、上述の実施形態のように、第１伝搬経路１１および第２伝搬経路２１の最遠端に伝搬された第１信号ＳＬＰ＿Ｈおよび第２信号ＳＬＰ＿Ｖを受けると、制御出力信号ＳＬＰ＿Ｏの遅延量が必要以上に大きくなってしまう場合がある。これに対して本変形例では、制御出力信号ＳＬＰ＿Ｏの遅延量の最適化が可能となり、最短期間での電源復帰が可能となる。
【００４２】
（変形例２）
本変形例では、復帰判定回路４０は、第１伝搬経路１１および第２伝搬経路２１を構成する配線から、その寄生容量成分を反映した状態で、第１信号ＳＬＰ＿Ｈおよび第２信号ＳＬＰ＿Ｖを受けるものとする。この構成でも、第１信号ＳＬＰ＿Ｈは、第１伝搬経路１１における遅延に応じて遅延した信号となり、第２信号ＳＬＰ＿Ｖは、第２伝搬経路２１における遅延に応じて遅延した信号となる。
【００４３】
図８は変形例２に係るメモリブロックＲＡＭ＜０＞の内部構成を示す模式図である。図８の構成は図２とほぼ同様である。ただし、復帰判定回路４０が第１信号ＳＬＰ＿Ｈおよび第２信号ＳＬＰ＿Ｖを受ける信号経路が、図２と異なっている。図８の構成では、第１伝搬経路１１は、第１電源スイッチ１０と接続されており、バッファ１２を介して制御入力信号ＳＬＰを受ける第１配線１３を含む。また、第２伝搬経路２１は、第２電源スイッチ２０と接続されており、バッファ２２を介して制御入力信号ＳＬＰを受ける第２配線２３を含む。復帰判定回路４０は、メモリブロックＲＡＭ＜０＞に与えられた制御入力信号ＳＬＰを受け、また、第１信号ＳＬＰ＿Ｈを、第１配線１３から受けるとともに、第２信号ＳＬＰ＿Ｖを、第２配線２３から受ける。
【００４４】
ここで、第１配線１３は寄生容量成分１５を有しており、第２配線２３は寄生容量成分２５を有している。そして、第１配線１３における遅延は、第１配線１３の寄生容量および第１電源スイッチ１０の入力容量を合わせた寄生容量成分１５に依存し、第２配線２３における遅延は、第２配線２３の寄生容量および第２電源スイッチ２０の入力容量を合わせた寄生容量成分２５に依存する。このため、第１信号ＳＬＰ＿Ｈは、第１伝搬経路１１における遅延に応じて遅延した制御入力信号ＳＬＰに相当することになり、第２信号ＳＬＰ＿Ｖは、第２伝搬経路２１における遅延に応じて遅延した制御入力信号ＳＬＰに相当することになる。
【００４５】
本変形例によっても、上述の実施形態と同様の作用効果が得られる。また、カラムデコーダ部２およびロウデコーダ部３において、配線リソースを増加させる必要がない。
【００４６】
（メモリブロックの接続形態の例）
図１では、メモリブロックが直列に接続されており、スリープ信号がメモリブロックを１個ずつ順に伝達されるものとした。ただし、メモリブロックの接続形態は、これに限られるものではない。例えば、分岐接続を含み、スリープ信号が複数のメモリブロックに並行して伝搬するように構成されていてもよい。また、半導体集積回路内に、スリープ信号を伝搬するよう接続されたメモリブロック群が、複数存在してもよい。
【００４７】
図９はメモリブロックの接続形態の一例を示す図である。図９の構成では、多数のメモリブロック１０２がチェーン状に接続されており、また複数の箇所で分岐している。コントローラ１０１がスリープ信号ＳＬＰを出力すると、スリープ信号ＳＬＰはチェーン接続に従ってメモリブロック１０２を伝搬し、チェーンの終端からスリープ信号ＳＬＰ＿ｏｕｔが出力される。これらスリープ信号ＳＬＰ＿ｏｕｔはＯＲゲート１０３に入力され、ＯＲゲート１０３の出力が復帰完了信号としてコントローラ１０１に戻される。
【００４８】
（第２実施形態）
第２実施形態では、半導体集積回路は、低消費電力モードとして、第１実施形態で説明したスリープモードに加えて、シャットダウンモードを有するものとする。例えばメモリブロックでは、シャットダウンモードにおいて、メモリセルアレイを含むほとんどの回路が電源遮断状態になる。シャットダウンモードでは、メモリの記憶データも消去される。そして本開示では、半導体集積回路をシャットダウンモードにする電源制御信号を、シャットダウン信号という。ここでは、シャットダウン信号がハイのとき、対象となる各回路への電源供給が遮断され、シャットダウン信号がローのとき、各回路への電源供給は維持されるものとする。なお、シャットダウン信号と電源供給の遮断／維持との関係は、これに限られるものではない。
【００４９】
図１０は第２実施形態に係る半導体集積回路の構成の一部を示すブロック図である。図１０に示す半導体集積回路２００は、複数のメモリブロックＲＡＭ＜０＞〜＜ｎ＞を備えている。メモリブロックＲＡＭ＜０＞〜＜ｎ＞は例えばＳＲＡＭである。なお、メモリブロックＲＡＭ＜０＞〜＜ｎ＞は回路ブロックの一例である。複数のメモリブロックＲＡＭ＜０＞〜＜ｎ＞は、電源制御信号の一例であるスリープ信号ＳＬＰ＿ｉｎおよびシャットダウン信号ＳＤ＿ｉｎを伝搬するよう、チェーン状に接続されている。すなわち、ＲＡＭ＜０＞は、与えられたスリープ信号ＳＬＰ＿ｉｎを信号ＳＬＰとして受け、信号ＳＬＰに従ってブロック内の電源制御を行うとともに、信号ＳＬＰを遅延させて信号ＳＬＰ＿Ｏとして出力する。ＲＡＭ＜１＞は、ＲＡＭ＜０＞から出力された信号ＳＬＰ＿Ｏを信号ＳＬＰとして受け、信号ＳＬＰに従ってブロック内の電源制御を行うとともに、信号ＳＬＰを遅延させて信号ＳＬＰ＿Ｏとして出力する。以降、同様にしてスリープ信号がＲＡＭ＜２＞…ＲＡＭ＜ｎ＞と伝達される。また、ＲＡＭ＜０＞は、与えられたシャットダウン信号ＳＤ＿ｉｎを信号ＳＤとして受け、信号ＳＤに従ってブロック内の電源制御を行うとともに、信号ＳＤを遅延させて信号ＳＤ＿Ｏとして出力する。ＲＡＭ＜１＞は、ＲＡＭ＜０＞から出力された信号ＳＤ＿Ｏを信号ＳＤとして受け、信号ＳＤに従ってブロック内の電源制御を行うとともに、信号ＳＤを遅延させて信号ＳＤ＿Ｏとして出力する。以降、同様にしてシャットダウン信号がＲＡＭ＜２＞…ＲＡＭ＜ｎ＞と伝達される。
【００５０】
図１１はメモリブロックＲＡＭ＜０＞の内部構成を示す模式図である。図１１において、メモリブロックＲＡＭ＜０＞は、メモリセルアレイ部１と、カラムデコーダ部２と、ロウデコーダ部３とを備えている。カラムデコーダ部２には、複数（ここでは（ｌ＋１）個）の第１電源スイッチ１０（ＳＷ＿Ｈ＜０＞〜＜ｌ＞）がカラム方向に配置されており、ロウデコーダ部３には、複数（ここでは２個）の第２電源スイッチ２０（ＳＷ＿Ｖ＜０＞〜＜１＞）がロウ方向に配置されている。これらの構成は、実施形態１の図２の構成と同様である。
【００５１】
図１１の構成では、さらに、メモリセルアレイ部１に、複数（ここでは２個）の第３電源スイッチ３０（ＳＷ＿Ｍ＜０＞〜＜１＞）がカラム方向に配置されている。なお、第３電源スイッチ３０は、ロウ方向に配置されてもよい。また、図１１の構成では、第３電源スイッチ３０は、メモリセルアレイ部１の図面上部に配置されているが、これに限られるものではなく、例えば、メモリセルアレイ部１の図面下部に配置されていてもよい。
【００５２】
ここで、スリープ信号は、第１および第２電源スイッチ１０，２０をオン／オフ制御する第１電源制御信号に相当する。シャットダウン信号は、第１〜第３電源スイッチ１０〜３０をオン／オフ制御する第２電源制御信号に相当する。
【００５３】
スイッチ信号生成回路５０は、メモリブロックＲＡＭ＜０＞が受けたスリープ信号である第１制御入力信号ＳＬＰと、メモリブロックＲＡＭ＜０＞が受けたシャットダウン信号である第２制御入力信号ＳＤとを受ける。そして、第１および第２電源スイッチ２０をオン／オフ制御する第１スイッチ信号ＳＬＰＸと、第３電源スイッチ３０をオン／オフ制御する第２スイッチ信号ＳＤＸを生成する。スイッチ信号生成回路５０は、具体的には、第１制御入力信号ＳＬＰがハイのとき（スリープモード時）、第１および第２電源スイッチ１０，２０をオフにするよう、第１スイッチ信号ＳＬＰＸをハイにする。また、第２制御入力信号ＳＤがハイのとき（シャットダウンモード時）、第１〜第３電源スイッチ１０〜３０を全てオフにするよう、第１および第２スイッチ信号ＳＬＰＸ，ＳＤＸをハイにする。すなわち、第１スイッチ信号ＳＬＰＸがハイになるのは、第１制御入力信号ＳＬＰがハイのとき、および、第２制御入力信号ＳＤがハイのときであり、第２スイッチ信号ＳＤＸがハイになるのは、第２制御入力信号ＳＤがハイのときである。
【００５４】
スイッチ信号生成回路５０から出力された第１スイッチ信号ＳＬＰＸは、第１伝搬経路１１を介して第１電源スイッチ１０にそれぞれ伝搬され、また、第２伝搬経路２１を介して第２電源スイッチ２０にそれぞれ伝搬される。ここでは、第１スイッチ信号ＳＬＰＸがハイのとき、第１および第２電源スイッチ１０，２０はオフに制御され、これにより、対応する回路部分への電源供給が遮断される。また、スイッチ信号生成回路５０から出力された第２スイッチ信号ＳＤＸは、第３伝搬経路３１を介して第３電源スイッチ３０に伝搬される。ここでは、第２スイッチ信号ＳＤＸがハイのとき、第３電源スイッチ３０はオフに制御され、これにより、対応する回路部分への電源供給が遮断される。
【００５５】
復帰判定回路６０は、メモリブロックＲＡＭ＜０＞から出力するスリープ信号およびシャットダウン信号である第１および第２制御出力信号ＳＬＰ＿Ｏ，ＳＤ＿Ｏを生成する。復帰判定回路６０は、メモリブロックＲＡＭ＜０＞に与えられた第１および第２制御入力信号ＳＬＰ，ＳＤを受け、また、第１伝搬経路１１を経て遅延した第１スイッチ信号ＳＬＰＸを第１信号ＳＬＰ＿Ｈとして受けるとともに、第２伝搬経路２１を経て遅延した第１スイッチ信号ＳＬＰＸを第２信号ＳＬＰ＿Ｖとして受ける。また、第３伝搬経路３１を経て遅延した第２スイッチ信号ＳＤＸを第３信号ＳＤ＿Ｍとして受ける。ここでは、復帰判定回路６０は、第１信号ＳＬＰ＿Ｈとして、第１伝搬経路１１の最遠端に伝搬された第１スイッチ信号ＳＬＰＸを受けるとともに、第２信号ＳＬＰ＿Ｖとして、第２伝搬経路２１の最遠端に伝搬された第１スイッチ信号ＳＬＰＸを受け、また、第３信号ＳＤ＿Ｍとして、第３伝搬経路３１の最遠端に伝搬された第２スイッチ信号ＳＤＸを受けるものとする。
【００５６】
図１２はスイッチ信号生成回路５０および復帰判定回路６０の回路構成例である。また、図１３は図１２の回路構成の動作を示すタイミングチャートである。
【００５７】
図１２の回路は、スリープモードでは次のように動作する。第１制御入力信号ＳＬＰがローからハイに遷移すると（遮断遷移に相当）、スリープモードになる。このとき、スイッチ信号生成回路５０は第１スイッチ信号ＳＬＰＸをハイにする。第１スイッチ信号ＳＬＰＸは第１伝搬経路１１を介して第１電源スイッチ１０に伝搬するとともに、第２伝搬経路２１を介して第２電源スイッチ２０に伝搬する。これにより、第１および第２電源スイッチ１０，２０がオフになる。また、第１制御信号ＳＬＰがローからハイに遷移すると、復帰判定回路６０において、ＳＬＰ→ｎｓｌｐ→ｓｌｐ＿ｓ→ｎｓｌｐ＿ｏ→ＳＬＰ＿Ｏという経路により、第１制御出力信号ＳＬＰ＿Ｏが即座にハイになる。この際、信号ｓｌｐ＿ｒがハイなので、ラッチ部６１の機能により、信号ｎｓｌｐ＿ｏのノードはローに固定される。すなわち、復帰判定回路６０は、第１制御入力信号ＳＬＰが遮断遷移を行うとき、第１制御入力信号ＳＬＰが遮断遷移を行うタイミングに応じて、第１制御出力信号ＳＬＰ＿Ｏに遮断遷移を行わせる。これにより、スリープ信号ＳＬＰ＿ｉｎによる電源遮断の指示は、ＲＡＭ＜０＞，ＲＡＭ＜１＞，…と各メモリブロックに速やかに伝搬される。
【００５８】
第１制御入力信号ＳＬＰがハイからローに遷移すると（復帰遷移に相当）、スリープモードが解除される。ただし、信号ｓｌｐ＿ｒがハイのままなので、ラッチ部６１の機能により、信号ｎｓｌｐ＿ｏのノードはローに固定されたままであり、第１制御出力信号ＳＬＰ＿Ｏはハイのままになる。その後、第１伝搬経路１１からの第１信号ＳＬＰ＿Ｈ、第２伝搬経路２１からの第２信号ＳＬＰ＿Ｖがハイからローに遷移すると、そのうち遅い方のタイミングに応じて、信号ｎｉｓｌｐ＿ｅｎｄがハイになり、これによって信号ｓｌｐ＿ｒがローになり、信号ｎｓｌｐ＿ｏがハイになって、第１制御出力信号ＳＬＰ＿Ｏがローになる。
【００５９】
一方、シャットダウンモードでは、図１２の回路は次のように動作する。第２制御入力信号ＳＤがローからハイに遷移すると（第２遮断遷移に相当）、シャットダウンモードになる。このとき、スイッチ信号生成回路５０は第１および第２スイッチ信号ＳＬＰＸ，ＳＤＸをともにハイにする。第１スイッチ信号ＳＬＰＸは、第１伝搬経路１１を介して第１電源スイッチ１０に伝搬するとともに、第２伝搬経路２１を介して第２電源スイッチ２０に伝搬する。これにより、第１および第２電源スイッチ１０，２０がオフになる。第２スイッチ信号ＳＤＸは第３伝搬経路３１を介して第３電源スイッチ３０に伝搬する。これにより、第３電源スイッチ３０がオフになる。また、第２制御入力信号ＳＤがローからハイに遷移すると、復帰判定回路６０において、ＳＤ→ｎｓｄ→ｓｄ＿ｓ→ｎｓｄ＿ｏ→ＳＤ＿Ｏという経路により、第２制御出力信号ＳＤ＿Ｏが即座にハイになる。この際、信号ｓｄ＿ｒがハイなので、ラッチ部６２の機能により、信号ｎｓｄ＿ｏのノードはローに固定される。すなわち、復帰判定回路６０は、第２制御入力信号ＳＤが第２遮断遷移を行うとき、第２制御入力信号ＳＤが第２遮断遷移を行うタイミングに応じて、第２制御出力信号ＳＤ＿Ｏに第２遮断遷移を行わせる。これにより、シャットダウン信号ＳＤ＿ｉｎによる電源遮断の指示は、ＲＡＭ＜０＞，ＲＡＭ＜１＞，…と各メモリブロックに速やかに伝搬される。またこのとき、ラッチ部６１の機能により、第１制御出力信号ＳＬＰ＿Ｏは変化しない。
【００６０】
第２制御入力信号ＳＤがハイからローに遷移すると（第２復帰遷移に相当）、シャットダウンモードが解除される。ただし、信号ｓｄ＿ｒがハイのままなので、ラッチ部６２の機能により信号ｎｓｄ＿ｏのノードはローに固定されたままであり、第２制御出力信号ＳＤ＿Ｏはハイのままになる。その後、第１伝搬経路１１からの第１信号ＳＬＰ＿Ｈ、第２伝搬経路２１からの第２信号ＳＬＰ＿Ｖ、第３伝搬経路３１からの第３信号ＳＤ＿Ｍがハイからローに遷移すると、そのうち最も遅いタイミングに応じて、信号ｓｄ＿ｒがローになり、信号ｎｓｄ＿ｏがハイになって、第２制御出力信号ＳＤ＿Ｏがローになる。図１３の例では、第３信号ＳＤ＿Ｍのハイからローへの遷移が、第１信号ＳＬＰ＿Ｈおよび第２信号ＳＬＰ＿Ｖよりも遅いため、信号ｎｓｄ＿ｅｎｄの立ち上がりに応じて、第２制御出力信号ＳＤ＿Ｏがローになっている。
【００６１】
そして上述したとおり、本実施形態では、復帰判定回路６０は、第１信号ＳＬＰ＿Ｈとして、第１伝搬経路１１の最遠端に伝搬された第１スイッチ信号ＳＬＰＸを受けるとともに、第２信号ＳＬＰ＿Ｖとして、第２伝搬経路２１の最遠端に伝搬された第１スイッチ信号ＳＬＰＸを受ける。また、復帰判定回路６０は、第３信号ＳＤ＿Ｍとして、第３伝搬経路３１の最遠端に伝搬された第２スイッチ信号ＳＤＸを受ける。この場合、第１信号ＳＬＰ＿Ｈは、第１伝搬経路１１における遅延に応じて遅延した第１スイッチ信号ＳＬＰＸに相当することになり、第２信号ＳＬＰ＿Ｖは、第２伝搬経路２１における遅延に応じて遅延した第１スイッチ信号ＳＬＰＸに相当することになり、第３信号ＳＤ＿Ｍは、第３伝搬経路３１における遅延に応じて遅延した第２スイッチ信号ＳＤＸに相当することになる。
【００６２】
したがって、本実施形態では、第１実施形態と同様の作用効果が得られる。すなわち、本実施形態によると、各メモリブロックにおいて、第１の電源スイッチ１０がカラム方向に配置されており、第２電源スイッチ２０がロウ方向に配置されており、また第３の電源スイッチ３０がカラム方向またはロウ方向に配置されている。スイッチ信号生成回路５０は、メモリブロックに与えられたスリープ信号およびシャットダウン信号である第１および第２制御入力信号ＳＬＰ，ＳＤに基づいて、第１および第２電源スイッチ１０，２０を制御する第１スイッチ信号ＳＬＰＸと、第３電源スイッチ３０を制御する第２スイッチ信号ＳＤＸとを生成する。第１スイッチ信号ＳＬＰＸが、第１伝搬経路１１を経て第１電源スイッチ１０に伝搬されるとともに、第２伝搬経路２１を経て第２電源スイッチ２０に伝搬される。第２スイッチ信号ＳＤＸが、第３伝搬経路３１を経て第３電源スイッチ３０に伝搬される。復帰判定回路６０は、第１伝搬経路１１の最遠端に伝搬された第１スイッチ信号ＳＬＰＸである第１信号ＳＬＰ＿Ｈと、第２伝搬経路２１の最遠端に伝搬された第１スイッチ信号ＳＬＰＸである第２信号ＳＬＰ＿Ｖと、第３伝搬経路３１の最遠端に伝搬された第２スイッチ信号ＳＤＸである第３信号ＳＤ＿Ｍを受け、当該メモリブロックから出力するスリープ信号およびシャットダウン信号である第１および第２制御出力信号ＳＬＰ＿Ｏ，ＳＤ＿Ｏを生成する。
【００６３】
そして復帰判定回路６０は、第１制御入力信号ＳＬＰが、第１および第２電源スイッチ１０，２０をオフからオンにする信号遷移である復帰遷移を行うとき、第１信号ＳＬＰ＿Ｈが復帰遷移を行うタイミング、および、第２信号ＳＬＰ＿Ｖが復帰遷移を行うタイミングのうち遅い方のタイミングに応じて、第１制御出力信号ＳＬＰ＿Ｏに復帰遷移を行わせる。これにより、メモリブロックから出力される第１制御出力信号ＳＬＰ＿Ｏは、第１および第２電源スイッチ１０，２０の個数や配置位置に応じたタイミングで、言い換えるとメモリブロックのサイズに応じたタイミングで、復帰遷移を行う。
【００６４】
また、復帰判定回路６０は、第２制御入力信号ＳＤが、第１〜第３電源スイッチ１０〜３０をオフからオンにする信号遷移である第２復帰遷移を行うとき、第１信号ＳＬＰ＿Ｈが第２復帰遷移を行うタイミング、第２信号ＳＬＰ＿Ｖが第２復帰遷移を行うタイミング、第３信号ＳＤ＿Ｍが第２復帰遷移を行うタイミングのうち最も遅いタイミングに応じて、第２制御出力信号ＳＤ＿Ｏに第２復帰遷移を行わせる。これにより、メモリブロックから出力される第２制御出力信号ＳＤ＿Ｏは、第１〜第３電源スイッチ１０〜３０の個数や配置位置に応じたタイミングで、言い換えると回路ブロックのサイズに応じたタイミングで、復帰遷移を行う。
【００６５】
この結果、スリープ信号およびシャットダウン信号を伝搬するようチェーン状に接続された複数のメモリブロックは、電源復帰タイミングがずらされ、かつ、そのタイミングのずれは、各メモリブロックのサイズに応じた適切なものになる。したがって、電源復帰に要する時間を短く抑えつつ、ラッシュカレントの影響を抑制することができる。
【００６６】
なお、本実施形態では、復帰判定回路６０は、第１伝搬経路１１の最遠端に伝搬された第１信号ＳＬＰ＿Ｈを受け、第２伝搬経路２１の最遠端に伝搬された第２信号ＳＬＰ＿Ｖを受け、第３伝搬経路３１の最遠端に伝搬された第３信号ＳＤ＿Ｍを受けるものとした。ただし、本実施形態はこれに限られるものではなく、第１信号ＳＬＰ＿Ｈは、第１伝搬経路１１における遅延に応じて遅延した信号であればよく、第２信号ＳＬＰ＿Ｖは、第２伝搬経路２１における遅延に応じて遅延した信号であればよく、第３信号ＳＤ＿Ｍは、第３伝搬経路３１における遅延に応じて遅延した信号であればよい。したがって、本実施形態において、例えば、第１実施形態で説明した各変形例を適用することが可能である。
【００６７】
なお、上述の各実施形態において、第１〜第３電源スイッチ１０〜３０の配置位置や個数は、ここで説明したものに限られるものではない。また、第１〜第３電源スイッチ１０〜３０の個数は、それぞれ、１つであってもかまわない。
【００６８】
また、上述の各実施形態では、回路ブロックの一例としてメモリブロックを例にとって説明を行ったが、本開示における回路ブロックは、メモリブロックに限られるものではない。また、第１の電源スイッチ１０はカラム方向に配置され、第２電源スイッチ２０はロウ方向に配置されるものとしたが、電源スイッチの配置方向はこれに限られるものではない。
【００６９】
また、上述の各実施形態において、各伝搬経路の途中に適宜、中継バッファを挿入してもよい。この場合、中継バッファを構成するトランジスタサイズの調整を適宜行ってもよく、また各伝搬経路のノイズの影響を受けにくくするため中継バッファをシュミットバッファとしてもよい。
【産業上の利用可能性】
【００７０】
本開示によると、パワーゲーティングを採用した半導体集積回路について、電源復帰に要する時間を短く抑えつつ、ラッシュカレントの影響を抑制可能となるので、例えば、半導体チップの低消費電力と動作安定を両立させるのに有用である。
【符号の説明】
【００７１】
１０  第１電源スイッチ
１１  第１伝搬経路
１２  バッファ
１３  第１配線
２０  第２電源スイッチ
２１  第２伝搬経路
２２  バッファ
２３  第２配線
３０  第３電源スイッチ
３１  第３伝搬経路
４０  復帰判定回路
５０  スイッチ信号生成回路
６０  復帰判定回路
１００，２００  半導体集積回路
ＲＡＭ＜０＞〜＜ｎ＞  メモリブロック（回路ブロック）
ＳＬＰ＿ｉｎ  スリープ信号（電源制御信号、第１電源制御信号）
ＳＬＰ  制御入力信号、第１制御入力信号
ＳＬＰ＿Ｏ  制御出力信号、第１制御出力信号
ＳＬＰ＿Ｈ  第１信号
ＳＬＰ＿Ｖ  第２信号
ＳＤ＿ｉｎ  シャットダウン信号（第２電源制御信号）
ＳＤ  第２制御入力信号
ＳＬＰＸ  第１スイッチ信号
ＳＤＸ  第２スイッチ信号
ＳＤ＿Ｍ  第３信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【手続補正書】
【提出日】令和1年8月21日(2019.8.21)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
一方、スリープ信号ＳＬＰ＿ｉｎがハイからローに遷移するとき（立ち下がり、復帰遷移に相当）は、復帰判定回路４０は、第１信号ＳＬＰ＿Ｈと第２信号ＳＬＰ＿Ｖの立ち下がりのうち遅い方に応じて、信号ＳＬＰ＿Ｏをハイからローに遷移させる。すなわち、復帰判定回路４０は、制御入力信号ＳＬＰが復帰遷移を行うとき、第１信号ＳＬＰ＿Ｈが復帰遷移を行うタイミング、および、第２信号ＳＬＰ＿Ｖが復帰遷移を行うタイミングのうち遅い方のタイミングに応じて、制御出力信号ＳＬＰ＿Ｏに復帰遷移を行わせる。これにより、例えば、横長形状のメモリブロックＲＡＭ＜０＞では、第１信号ＳＬＰ＿Ｈの立ち下がりの遅延ｔ０Ｈの方が第２信号ＳＬＰ＿Ｖの立ち下がりの遅延ｔ０Ｖよりも大きいので、制御出力信号ＳＬＰ＿Ｏは、第１信号ＳＬＰ＿Ｈの立ち下がりに応じて立ち下がる。一方、縦長形状のメモリブロックＲＡＭ＜１＞では、第１信号ＳＬＰ＿Ｈの立ち下がりの遅延ｔ１Ｈよりも第２信号ＳＬＰ＿Ｖの立ち下がりの遅延ｔ１Ｖの方が大きいので、制御出力信号ＳＬＰ＿Ｏは、第２信号ＳＬＰ＿Ｖの立ち下がりに応じて立ち下がる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正の内容】
【００５３】
スイッチ信号生成回路５０は、メモリブロックＲＡＭ＜０＞が受けたスリープ信号である第１制御入力信号ＳＬＰと、メモリブロックＲＡＭ＜０＞が受けたシャットダウン信号である第２制御入力信号ＳＤとを受ける。そして、第１および第２電源スイッチ１０，２０をオン／オフ制御する第１スイッチ信号ＳＬＰＸと、第３電源スイッチ３０をオン／オフ制御する第２スイッチ信号ＳＤＸを生成する。スイッチ信号生成回路５０は、具体的には、第１制御入力信号ＳＬＰがハイのとき（スリープモード時）、第１および第２電源スイッチ１０，２０をオフにするよう、第１スイッチ信号ＳＬＰＸをハイにする。また、第２制御入力信号ＳＤがハイのとき（シャットダウンモード時）、第１〜第３電源スイッチ１０〜３０を全てオフにするよう、第１および第２スイッチ信号ＳＬＰＸ，ＳＤＸをハイにする。すなわち、第１スイッチ信号ＳＬＰＸがハイになるのは、第１制御入力信号ＳＬＰがハイのとき、および、第２制御入力信号ＳＤがハイのときであり、第２スイッチ信号ＳＤＸがハイになるのは、第２制御入力信号ＳＤがハイのときである。
【国際調査報告】
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