(57)【要約】本発明は、同一金属プレート上で，主に，増幅用ＧａＮ系チップとそのプリマッチ回路を形成したＧａＡｓ系チップとをワイヤによって接続した高周波電力増幅器に関するものである。本発明に係る高周波電力増幅器は、減極性の相互インダクタンスを呈するカプラをＧａＡｓ系チップに設けることにより、隣接するワイヤ間の相互インダクタンスを打ち消すことができ、ＧａＮ系チップのゲート端子から信号源を見た２倍波インピーダンスの周波数に対する広がりを抑制でき、所望の基本波帯域における電力増幅器の効率を高く保つことができる。
2019202631.tif 000002
【特許請求の範囲】
【請求項１】
ゲート端子とソース端子とドレイン端子を有する、高周波基本波信号を増幅するための電界効果トランジスタと、
前記電界効果トランジスタを形成した第１の半導体チップと、
前記電界効果トランジスタの入力側基本波整合用の第１の入力端子と第１の出力端子を有するプリマッチ回路と、
前記電界効果トランジスタの入力側２倍波短絡用端子を有する２倍波短絡用容量と、
前記第１の出力端子と接続された第２の入力端子と、前記入力側２倍波短絡用端子と接続された第３の入力端子と、前記第２の入力端子からの信号が出力される第２の出力端子と、前記第３の入力端子から信号が出力される第３の出力端子とを有し、前記第２の入力端子と前記第３の入力端子から同時に信号を入力した場合に減極性の相互インダクタンスを呈するカプラと、
前記プリマッチ回路と前記２倍波短絡用容量と前記カプラとを形成した第２の半導体チップと、
前記第２の出力端子と前記ゲート端子とを接続する第１のワイヤと、
前記第３の出力端子と前記ゲート端子とを接続され、第１のワイヤとの間で加極性の相互インダクタンスを呈する第２のワイヤと、
を備えた、高周波電力増幅器。
【請求項２】
前記第１の半導体チップがＧａＮ系ＨＥＭＴチップ、前記第２の半導体チップがＧａＡｓ系チップであることを特徴とする請求項１に記載の高周波電力増幅器。
【請求項３】
前記第１の半導体チップがＧａＮ系ＨＥＭＴチップ、前記第２の半導体チップがＳＯＩチップであることを特徴とする請求項１に記載の高周波電力増幅器。
【請求項４】
前記第１の半導体チップと前記第２の半導体チップが共にＧａＡｓ系チップであることを特徴とする請求項１に記載の高周波電力増幅器。
【請求項５】
前記第２の半導体チップがＩＰＤチップであることを特徴とする請求項１に記載の高周波電力増幅器。
【請求項６】
ゲート端子とソース端子とドレイン端子を有する、高周波基本波信号を増幅するための電界効果トランジスタと、
前記電界効果トランジスタの入力側基本波整合用の第１の入力端子と第１の出力端子を有するプリマッチ回路と、
前記電界効果トランジスタの入力側２倍波短絡用端子を有する２倍波短絡容量と、
前記第１の出力端子と接続された第２の入力端子と、前記入力側２倍波短絡用端子と接続された第３の入力端子と、前記第２の入力端子からの信号が出力される第２の出力端子と、前記第３の入力端子から信号が出力される第３の出力端子とを有し、前記第２の入力端子と前記第３の入力端子から同時に信号を入力した場合に減極性の相互インダクタンスを呈するカプラと、
前記電界効果トランジスタと前記カプラを形成した第１の半導体チップと、
前記プリマッチ回路と前記２倍波短絡容量とを形成した第２の半導体チップと、
前記第２の出力端子と前記ゲート端子とを接続する第１のワイヤと、
前記第３の出力端子と前記ゲート端子とを接続し、第１のワイヤとの間で加極性の相互インダクタンスを呈する第２のワイヤと、
を備えた、高周波電力増幅器。
【請求項７】
前記第１の半導体チップがＧａＮ系ＨＥＭＴチップ、前記第２の半導体チップがＧａＡｓ系チップであることを特徴とする請求項６に記載の高周波電力増幅器。
【請求項８】
前記第１の半導体チップがＧａＮ系ＨＥＭＴチップ、前記第２の半導体チップがＳＯＩチップであることを特徴とする請求項６に記載の高周波電力増幅器。
【請求項９】
前記第１の半導体チップと前記第２の半導体チップが共にＧａＡｓ系チップであることを特徴とする請求項６に記載の高周波電力増幅器。
【請求項１０】
前記第２の半導体チップがＩＰＤチップであることを特徴とする請求項６に記載の高周波電力増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同一金属プレート上で，主に，ＧａＮ系ＨＥＭＴを用いた増幅用トランジスタとそのプリマッチ回路を形成したＧａＡｓ系半導体とをワイヤによって接続した高周波電力増幅器に関するものである。
【背景技術】
【０００２】
近年、ワイドバンドギャップの特長を活かし、従来のＧａＡｓ系トランジスタやＳｉ系ＬＤＭＯＳトランジスタよりも高い電源電圧で動作可能なＧａＮ系ＨＥＭＴ（高電子移動度トランジスタ）を用いた高周波電力増幅器が民生分野においても普及しつつある。その主要分野の一つが携帯電話用基地局に用いられる高周波電力増幅器である。動作周波数１〜５ＧＨｚ程度が主流で、通常２８〜５０Ｖの高い電源電圧で動作可能であるため、従来のＧａＡｓ系やＳｉ系トランジスタに比べて同じ出力電力を小さなゲート幅のトランジスタを用いて実現できる。ゲート幅が小さいことは標準インピーダンスである５０Ωへのインピーダンス整合時の損失低減や電力分配合成損失の低減に繋がる。そのため、ＧａＮ系ＨＥＭＴを用いた高周波電力増幅器は、ＧａＡｓ系やＳｉ系トランジスタを用いた増幅器に比べて、高利得かつ高効率動作可能であるという特長を持つ（例えば非特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−６０６１６号
【特許文献２】特表２００４−５２３１７２号
【非特許文献】
【０００４】
【非特許文献１】2016 Proceedings of the 46th European Microwave Conference, pp. 572-575, “A 83-W, 51% GaN HEMT Doherty Power Amplifier for 3.5-GHz-Band LTE Base Stations”
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１、２及び非特許文献１には、携帯電話基地局用電力増幅器に用いられるＧａＮ系ＨＥＭＴのパッケージ製品の典型的な例が示されている。図９に非特許文献１に記載のＧａＮ系ＨＥＭＴを用いた１段増幅器のパッケージ内の実装例の上面図を、図１０には同じ実装を横から見た図を示す。図１１はＧａＮチップ（Ｔ１）及びＧａＡｓチップ（Ｐ１）のレイアウトを含めた詳細実装図、図１２は図１１の一部の経路の等価回路図を示す。ここでＧａＮチップＴ１は複数個のＧａＮ系ＨＥＭＴ(High Electron Mobility Transistor)セルから構成され、ＧａＡｓチップＰ１はＧａＮ系ＨＥＭＴの低い入力インピーダンスを少し高いインピーダンスに変換するプリマッチの役割と電力増幅器全体の安定性を保つ役割を担っている。【０００６】
図９において、Ｔ１はＧａＮ系ＨＥＭＴチップ、Ｐ１はプリマッチ用ＧａＡｓチップ、１０は入力用のリードでゲートバイアス端子も兼ねる。１４は出力用のリードでドレインバイアス端子も兼ねる。１２はセラミックパッケージの側壁と放熱用の金属プレートである。Ｗ１１〜Ｗ１５は入力用のリード１０とＧａＡｓチップＰ１とを接続するワイヤ、Ｗ２１〜Ｗ３０はＧａＡｓチップＰ１とＧａＮチップＴ１のゲート電極パッドとを繋ぐワイヤ、Ｗ３１〜Ｗ３５はＧａＮチップＴ１のドレイン電極パッドと出力用のリード１４とを繋ぐワイヤである。【０００７】
図１０において、１２ａはＧａＮチップＴ１での発熱をパッケージ下部に逃がすと同時に接地の役割も担う金属プレート、１２ｂはリード１０、１４と金属プレート１２ａとを電気的に絶縁するための絶縁体、１２ｃはパッケージの側壁と上面のカバーである。【０００８】
図１１において、ＧａＡｓチップＰ１とＧａＮチップＴ１とを繋ぐワイヤ、Ｗ２１Ａ、Ｗ２１Ｂ〜Ｗ２５Ａ、Ｗ２５Ｂは、図８では簡略化のためにＷ２１〜Ｗ２５の５本のワイヤで示されていたが、実際のレイアウトでは、図９に示すように各々ＡとＢの２本のワイヤからなる場合が多い。これは、電力増幅器を高効率で動作させるには、Ｆ１〜Ｆ５で示すＧａＮ系ＨＥＭＴセルのゲート電極パッドＰ３１〜Ｐ３５から入力用のリード１０方向を見たインピーダンスにおいて、基本波インピーダンスだけでなく、２倍波インピーダンスも最適化した方が効果的であることに由来する。【０００９】
この最適化には、基本波の経路（例えばＷ２１Ａの経路）と２倍波の経路（例えばＷ２１Ｂの経路）とを分けた方が設計上最適化には都合がよいので、図１１ではＧａＡｓチップＰ１上のパッドもＷ２１Ａ、Ｗ２１Ｂ〜Ｗ２５Ａ、Ｗ２５Ｂに対応して、パッドＰ２１Ａ、Ｐ２１Ｂ〜Ｐ２５Ａ、Ｐ２５Ｂと分かれている。ＶＨ１１とＶＨ２１は各々ＧａＡｓチップＰ１上、ＧａＮチップＴ１上に形成したビアホールで、チップ裏面の接地電極とチップ表面の接地金属を接続するためのものである。図面の煩雑さを避けるために、全ての箇所のビアホールに記号を付けていないが、同じ形状の丸はビアホールを示す。【００１０】
尚、ＰＰはＧａＡｓチップＰ１の入力パッド、ＴＴはＧａＮチップＴ１のドレイン電極パッドである。また、ＩＮ１〜ＩＮ５は、各々ワイヤＷ１１〜Ｗ１５の入力用のパッド１０との接続点、ＯＵＴ１〜ＯＵＴ５は、各々ワイヤＷ３１〜Ｗ３５の出力用のパッド１４との接続点を示す。【００１１】
図１２の等価回路は、図１１の接続点ＩＮ１からＯＵＴ１までの経路の等価回路を示す。図１２において、Ｌｗ１１、Ｌｗ２１Ａ、Ｌｗ２１Ｂ、Ｌｗ３１は、各々、図１１のワイヤＷ１１、Ｗ２１Ａ、Ｗ２１Ｂ、Ｗ３１が呈するインダクタンスを示す。抵抗Ｒ１１と容量Ｃ１１は安定化回路を形成し、インダクタンスＬｗ２１Ａと容量Ｃ２１は基本波に対するプリマッチ回路を、インダクタンスＬｗ２１Ｂと容量Ｃ３１は２倍波短絡回路を形成している。この２倍波短絡回路により、ＧａＮ系ＨＥＭＴセルＦ１の電力増幅動作時の効率を２倍波短絡回路がない場合に比べて向上させることができる。尚、図１２に示す抵抗Ｒ１１、容量Ｃ１１〜Ｃ３１は図１１のチップレイアウト上に示す記号と対応している。【００１２】
図１３は、ＧａＮ系ＨＥＭＴ（Ｆ１）のゲート電極パッドＰ３１から接続点ＩＮ１方向を見た２倍波インピーダンスの反射係数の大きさを概略１（全反射）とした状態で反射位相を変化させた際に、経路ＩＮ１〜ＯＵＴ１の電力増幅器のドレイン効率をシミュレーションした例を示す。シミュレーションでは、当該反射係数の大きさと位相はゲート電極パッドＰ３１で理想的に変化させているので、図１２のインダクタンスＬｗ２１Ｂと容量Ｃ３は含まれていない。図１３に示すように、増幅器のドレイン効率は前記２倍波反射位相によって変化し、通例、１８０°付近で最大値を示す。【００１３】
図１４は、図１２の等価回路において、ゲート電極パッドＰ３１から接続点ＩＮ１の方向を見たインピーダンスの軌跡の例を示す。基本波帯域ｆｌ〜ｆｈ（ｆｃはセンター周波数）のインピーダンスはほぼ一点に集まっているのに対して、２倍波帯域（２ｆｌ〜２ｆｈ、２ｆｃはセンター）のインピーダンスの軌跡がかなり広がっていることが分かる。この広がりは、図１３に示した１７０°〜１９０°で最大効率が得られる範囲を逸脱し、目的とする帯域内全般に亘って高効率動作が出来ないという課題がある。
【課題を解決するための手段】
【００１４】
本発明に係る高周波電力増幅器は、ゲート端子（Ｐ３１）と、ソース端子と、ドレイン端子（ＴＴ）を有する、高周波基本波信号を増幅するための電界効果トランジスタ（Ｆ１）と、電界効果トランジスタ（Ｆ１）を形成した第１の半導体チップ（Ｔ１）と、電界効果トランジスタ（Ｆ１）の入力側基本波整合用の第１の入力端子（ＰＰ）と第１の出力端子（Ｎ１１）を有するプリマッチ回路と、電界効果トランジスタの入力側２倍波短絡用端子（Ｎ１２）を有する２倍波短絡容量（Ｃ３１）と、第１の出力端子（Ｎ１１）と接続された第２の入力端子（Ｎ１１と同じ箇所）と、入力側２倍波短絡用端子（Ｎ１２）と接続された第３の入力端子（Ｎ１２と同じ箇所）と、第２の入力端子からの信号が出力される第２の出力端子（Ｐ２１Ａ）と、第３の入力端子から信号が出力される第３の出力端子（Ｐ２１Ｂ）とを有し、第２の入力端子と第３の入力端子から同時に信号を入力した場合に減極性の相互インダクタンスを呈する第１のカプラ（ＣＰＬ１）と、プリマッチ回路と２倍波短絡容量とカプラとを形成した第２の半導体チップ（Ｐ１）と、第２の出力端子とゲート端子とを接続する第１のワイヤ（Ｗ２１Ａ）と、第３の出力端子とゲート端子とを接続し、第１のワイヤとの間で加極性の相互インダクタンスを呈する第２のワイヤ（Ｗ２１Ｂ）とを備える。
【発明の効果】
【００１５】
本発明に係る高周波電力増幅器は、同一金属プレート上で，主に，ＧａＮ系ＨＥＭＴを用いた増幅用トランジスタとそのプリマッチ回路を形成したＧａＡｓ系半導体とをワイヤによって接続した際に、ＧａＮ系ＨＥＭＴのゲート電極パッドから入力用のリード方向を見た２倍波インピーダンスの基本波帯域に対する広がりを抑制することができるので、基本波帯域内で高効率に動作できるという効果を有する。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１に係る高周波電力増幅器のプリマッチ部の回路構成。
【図２】実施の形態１に係る高周波電力増幅器のプリマッチ部とＧａＮ系ＨＥＭＴ部のレイアウトとワイヤを含めた実装図。
【図３】実施の形態１に係る高周波電力増幅器のプリマッチ部に設けたカプラ部の拡大レイアウト図。
【図４】実施の形態１に係るインダクタンスＬｗ２１Ａを流れる基本波と２倍波の電流成分のシミュレーション結果。
【図５】実施の形態１と比較のための図１０のインダクタンスＬｗ２１Ａを流れる基本波と２倍波の電流成分のシミュレーション結果。
【図６】実施の形態１に係る高周波電力増幅器のＧａＮ系ＨＥＭＴのゲート電極パッドから信号源側を見たインピーダンスの軌跡。
【図７】実施の形態２に係る高周波電力増幅器のプリマッチ部の回路構成。
【図８】実施の形態２に係る高周波電力増幅器のプリマッチ部の拡大レイアウト図。
【図９】従来のＧａＮ系ＨＥＭＴを用いた１段増幅器のパッケージ内の実装例の上面図。
【図１０】図９の実装を横から見た図。
【図１１】従来の高周波電力増幅器のプリマッチ部とＧａＮ系ＨＥＭＴ部のレイアウトとワイヤを含めた実装図。
【図１２】従来の高周波電力増幅器のプリマッチ部の回路構成。
【図１３】図１２のＧａＮ系ＨＥＭＴ（Ｆ１）のゲート電極パッドＰ３１から接続点ＩＮ１方向を見た２倍波インピーダンスの反射係数の大きさを概略１（全反射）とした状態で反射位相を変化させた際に、経路ＩＮ１〜ＯＵＴ１の電力増幅器のドレイン効率をシミュレーションした例を示す。
【図１４】図１２の高周波電力増幅器のＧａＮ系ＨＥＭＴのゲート電極パッドから信号源側を見たインピーダンスの軌跡。
【発明を実施するための形態】
【００１７】
本発明の実施の形態に係る高周波電力増幅器について図面を参照して説明する。既に述べた図面も含めて、同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。以下に、ＧａＮ系ＨＥＭＴを用いた増幅用トランジスタとそのプリマッチ回路を形成したＧａＡｓ系半導体とをワイヤによって接続した高周波電力増幅器を例に説明する。
【００１８】
［実施の形態１］
（構成の説明）
図１に、本発明の実施の形態１に係る高周波電力増幅器のプリマッチ部の回路構成を示す。先に説明した図１１との大きな違いは、ＧａＡｓチップＰ１上に互いに減極性の相互インダクタンスを呈するインダクタンスＬｃ１ＡとＬｃ１ＢからなるカプラＣＰＬ１をインダクタンスＬｗ２１ＡとＬｗ２１Ｂの手前、即ちワイヤＷ２１ＡとＷ２１ＢのパッドＰ２１ＡとＰ２１Ｂのすぐ左側に設けていることである。
【００１９】
図２は、実施の形態１に係る高周波電力増幅器のプリマッチ部とＧａＮ系ＨＥＭＴ部のレイアウトとワイヤを含めた実装図である。本発明の特徴であるカプラＣＰＬ１〜ＣＰＬ５が、各々、ＩＮ１〜ＯＵＴ１、ＩＮ２〜ＯＵＴ２、ＩＮ３〜ＯＵＴ３、ＩＮ４〜ＯＵＴ４、ＩＮ５〜ＯＵＴ５の各経路に設けられている。その位置は、ＧａＡｓチップＰ１のサイズ増大の最小限にするために、ＧａＡｓチップＰ１上のパッドＰ２１ＡとＰ２１Ｂ、Ｐ２２ＡとＰ２２Ｂ、Ｐ２３ＡとＰ２３Ｂ、Ｐ２４ＡとＰ２４Ｂ、Ｐ２５ＡとＰ２５Ｂに隣接するように配置されている。
【００２０】
図３は、前記カプラ部ＣＰＬ１のレイアウトの拡大図である。カプラＣＰＬ１は平行に配置された伝送線路（ここではマイクロストリップ線路）ＴＲＬ２１ＡとＴＲＬ２１Ｂで構成され、電磁結合が減極性を呈するように、パッドＰ２１Ａに接続された伝送線路ＴＲＬ２１Ｂは容量Ｃ３に、パッドＰ２１Ｂに接続された伝送線路ＴＲＬ２１Ａは容量Ｃ１とＣ２に接続されている。
【００２１】
（動作の説明）
まず、前述した、２倍波帯域のインピーダンスの軌跡が広がってしまうという課題の要因について説明する。図１１のレイアウト図及び図１２の等価回路に示すように、ＧａＡｓチップＰ１とＧａＮチップＴ１との間を繋ぐワイヤ（Ｗ２１Ａ〜Ｗ２５Ｂ）は複数本隣接且つ平行している。この隣接かつ平行していることに起因して、隣接ワイヤ間で電磁結合が生じる。この結合は、図１２のインダクタンスＬｗ２１ＡとＬｗ２１Ｂに付けたドットで分かるように加極性の相互インダクタンスを呈する。ただインダクタンスＬｗ２１Ａは基本波のプリマッチ、Ｌｗ２１Ｂは２倍波短絡に接続されている。そのため、一見、流れる電流の周波数が異なるので、直接影響しないように見える。ここで短絡とは理想的には０Ωのことであるが、基本波のインピーダンスに比べて１／５以下の２倍波インピーダンスでも実用上問題ないことを付記しておく。
【００２２】
図４は、図１２の回路のインダクタンスＬｗ２１Ａを流れる基本波電流成分と２倍波電流成分のシミュレーション結果である。例えば、基本波センター周波数を２．６ＧＨｚとする図１２の回路では、インダクタンスＬｗ２１Ａを流れる基本波電流成分０．７、２倍波電流成分０．１２で、基本波電流成分の約１７％と比較的大きな２倍波電流成分が、インダクタンスＬｗ２１Ａを流れている。その結果、インダクタンスＬｗ２１ＡとＬｗ２１Ｂを流れる２倍波電流成分が互いに加極性で加わり、２倍波インピーダンスの変化を大きくしていることが判明した。
【００２３】
このように２倍波電流成分が基本波プリマッチ経路にも流れていることを鑑みて、図１では減極性を有するカプラＣＰＬ１が加極性を呈するインダクタンスＬｗ２１ＡとＬｗ２１Ｂに接続されている。カプラＣＰＬ１の減極性の相互インダクタンスを適切に設定することにより、インダクタンスＬｗ２１ＡとＬｗ２１Ｂの加極性で実効的に大きくなった２倍波電流のインダクタンスを、減極性の相互インダクタンスを有するカプラＣＰＬ１によって効果的に打ち消すことができ、Ｌｗ２１Ａ及びＬｗ２１Ｂに流れる２倍波電流のインダクタンスの増加を抑制できる。
【００２４】
図６は、図１のゲート電極パッドＰ３１から接続点ＩＮ１の方向を見たインピーダンスの軌跡の例を示す。基本波帯域ｆｌ〜ｆｈ（ｆｃはセンター周波数）のインピーダンスはほぼ一点に集まっているだけでなく、２倍波帯域（２ｆｌ〜２ｆｈ、２ｆｃはセンター）のインピーダンスの軌跡の広がりも、図１４に比べて大幅に抑制されていることが分かる。
特許文献２には、基本波整合のためにワイヤのインダクタンスの増加を、折り返すワイヤによって打ち消す例が記載されている。一方、本発明では２倍波に対する加極性の相互インダクタンスを打ち消すために、減極性の相互インダクタンスを呈するカプラをチップ上に形成している点が異なる。チップ上にカプラを形成することで、２倍波に対する減極性の相互インダクタンスの大きさをワイヤ長のような制約を受けることなく、レイアウトにより適切に設定できる効果を有する。
【００２５】
（実施の形態１の効果）
以上述べたように、実施の形態１に係る減極性の相互インダクタンスを呈するカプラＣＰＬ１をＧａＡｓチップＰ１上に設けることにより、２倍波インピーダンスの広がりを抑制でき、所望の基本波帯域における電力増幅器の効率を高く保つことができる。
【００２６】
尚、図１及び図２で示した例では、減極性の相互インダクタンスを呈するカプラをＧａＡｓチップＰ１上に形成しているが、インダクタンスＬｗ２１ＡとＬｗ２１Ｂの加極性の影響を打ち消すことが出来ればよいので、ＧａＮチップＴ１上、即ち、Ｌｗ２１ＡとＬｗ２１Ｂの右端とゲート電極パッドＰ３１との間に、カプラＣＰＬ１を設けても、２倍波インピーダンスの広がりを抑制する効果が得られる。さらに、カプラＣＰＬ１を分割して、ＧａＡｓチップＰ１上とＧａＮチップＴ１上の両方に設けてもよい。
【００２７】
また図２及び図３では、マイクロストリップ線路間のエッジ結合を利用したカプラＣＰＬ１の例を挙げて説明したが、多層配線を利用できる場合には、上下に線路を配置したブロードサイド結合や、単純なマイクロストリップ線路の代わりにスパイラルインダクタを用いた結合を利用しても、前述と同様の効果が得られる。
【００２８】
［実施の形態２］
図７は、本発明の実施の形態２に係る高周波電力増幅器のプリマッチ部の回路構成で、図２のＩＮ２〜ＯＵＴ２、ＩＮ３〜ＯＵＴ３、ＩＮ４〜ＯＵＴ４の経路に相当する部分の等価回路を示している。図８は、実施の形態２に係るプリマッチ部の拡大レイアウト図である。図７、図８において、Ｒ１２〜Ｒ１４は抵抗、Ｃ１２〜Ｃ１４、Ｃ２２〜Ｃ２４、Ｃ３２〜Ｃ３４は容量、Ｌｗ２２Ａ、Ｌｗ２２Ｂ、Ｌｗ２３Ａ、Ｌｗ２３Ｂ、Ｌｗ２４Ａ、Ｌｗ２４Ｂは各々、図２或いは図８に示すワイヤＷ２２Ａ、Ｗ２２Ｂ、Ｗ２３Ａ、Ｗ２４Ａ、Ｗ２４Ｂに対応するインダクタンスである。
また、インダクタンスＬｃ２ＡとＬｃ２ＢからなるカプラＣＰＬ２、インダクタンスＬｃ３ＡとＬｃ３ＢからなるカプラＣＰＬ３、インダクタンスＬｃ４ＡとＬｃ４ＢからなるカプラＣＰＬ４は、実施の形態１で説明した減極性の相互インダクタンスを呈するカプラである。
【００２９】
実施の形態１では、ＩＮｘ〜ＯＵＴｘ（ｘ＝１〜５）のうち１つの経路内における基本波プリマッチ用ワイヤＷ２ｘＡと２倍波短絡用ワイヤＷ２ｘＢとの間の電磁結合によるインダクタンスの増加をカプラＣＰＬｘで抑制する例を示した。
実施の形態２では、１つの経路だけでなく、隣接する隣の経路との電磁結合も考慮して、インダクタンスの増加を打ち消す例である。図８がその具体的なレイアウト例である。
【００３０】
図８でカプラＣＰＬ３ＡとＣＰＬ３Ｂは、図７のＣＰＬ３で示す実施の形態１と同じ減極性を有するカプラである。図８にはこれに加えてカプラＣＰＬ３２とＣＰＬ３４がある。カプラＣＰＬ３２は、図７のインダクタンスＬｗ２３Ａと隣接する経路のインダクタンスＬｗ２２Ｂとの間の電磁結合を打ち消すためのカプラである。またカプラＣＰＬ３４は、図７のインダクタンスＬｗ２３Ｂと隣接する経路のインダクタンスＬｗ２４Ａとの間の電磁結合を打ち消すためのカプラである。このような隣接する経路からの電磁結合の存在は、図２や図８に示すように同相の信号が隣接するワイヤを通過することから理解できる。
【００３１】
また、図８に示すカプラＣＰＬ３２やＣＰＬ３４のように、隣接する経路のワイヤからの電磁結合の影響も打ち消すことができる点、チップ上のカプラのレイアウト設計により適切に相互インダクタンスを打ち消す量を設定できる点は、特許文献２とは異なる。
【００３２】
（実施の形態２の効果）
以上述べたように、実施の形態２に係る隣接する別の経路からの電磁結合を打ち消すように配置されたカプラをＧａＡｓチップＰ１上に設けることにより、実施の形態１よりもさらに効果的に２倍波インピーダンスの広がりを抑制でき、所望の基本波帯域における電力増幅器の効率を高く保つことができる。
【００３３】
尚、実施の形態１の説明でも述べたように、減極性の相互インダクタンスを呈するカプラを分割して、ＧａＮチップＴ１上に設ける、或いはＧａＡｓチップＰ１上とＧａＮチップＴ１上の両方に設けても同様の効果が得られる。
また図８では、マイクロストリップ線路間のエッジ結合を利用した例を挙げて説明したが、多層配線を利用できる場合には、上下に線路を配置したブロードサイド結合や、単純なマイクロストリップ線路の代わりにスパイラルインダクタを用いた結合を利用しても、前述と同様の効果が得られる。
【００３４】
尚、以上述べた実施の形態は、ＧａＮ系ＨＥＭＴとそのプリマッチ回路をＧａＡｓチップとの間をワイヤで接続した場合における例を用いて説明したが、ＧａＮ系ＨＥＭＴがＧａＡｓ系ＨＥＭＴやＧａＡｓ系ＦＥＴでもよい。また、プリマッチ回路の形成には、容量、抵抗、結合線路を形成できる半導体プロセスであればどれでも適用可能で、特に高周波での低基板損失特性を考慮すると、高抵抗基板が利用できるＧａＮチップ、ＧａＡｓチップだけでなく、ＳＯＩ(Silicon-on-Insulator)チップやＳＯＳ（Silicon-on-Sapphire）チップやガラス基板上に半導体プロセスを適用するＩＰＤ（Integrated Passive Device）チップ上が利用できることは言うまでもない。
尚、プリマッチ回路を形成する基板にＳＯＩを用いると、基板抵抗率が大凡１ｋΩｃｍ〜１０ｋΩｃｍの範囲のため、ＳｉＣ基板上のＧａＮ系ＨＥＭＴプロセスやＧａＡｓ基板の抵抗率１Ｍｃｍに比べると、やや高周波帯で回路損失が増加するが、コストを低く抑えることができる。ガラス基板を用いるＩＰＤは、ＳＯＩ並みのコストで、抵抗率も１Ｍｃｍと高い。しかし、熱伝導率が低いため、プリマッチ回路の発熱が高い場合にはＳｉＣ基板やＧａＡｓ基板に比べて、プリマッチ回路の回路損失がやや増加する。
【符号の説明】
【００３５】
Ｔ１：ＧａＮチップ
Ｐ１：ＧａＡｓチップ
Ｆ１〜Ｆ５：ＧａＮ系ＨＥＭＴ
１０：入力用のリード
１４：出力用のリード
１２：セラミックパッケージの側壁と放熱用の金属プレート
１２ａ：金属プレート
１２ｂ：リード１０、１４と金属プレート１２ａとを電気的に絶縁するための絶縁体１２ｃ：パッケージの側壁と上面のカバー
Ｗ１１〜Ｗ１５：入力用のリード１０とＧａＡｓチップＰ１とを接続するワイヤ
Ｗ２１〜Ｗ３０：ＧａＡｓチップＰ１とＧａＮチップＴ１のゲート電極パッドとを繋ぐワイヤ
Ｗ３１〜Ｗ３５：ＧａＮチップＴ１のドレイン電極パッドと出力用のリード１４とを繋ぐワイヤ
Ｗ２１Ａ、Ｗ２１Ｂ〜Ｗ２５Ａ、Ｗ２５Ｂ：ＧａＡｓチップＰ１とＧａＮチップＴ１とを繋ぐワイヤ
Ｐ３１〜Ｐ３５：ゲート電極パッド
Ｐ２１Ａ，Ｐ２１Ｂ、Ｐ２２Ａ、Ｐ２２Ｂ、Ｐ２３Ａ、Ｐ２３Ｂ、Ｐ２４Ａ、Ｐ２４Ｂ、Ｐ２５Ａ、Ｐ２５Ｂ：ＧａＮチップと繋ぐワイヤのＧａＡｓチップ上のパッド
ＶＨ１１、ＶＨ２１：ビアホール
ＰＰ：ＧａＡｓチップＰ１の入力パッド
ＴＴ：ＧａＮチップＴ１のドレイン電極パッド
ＩＮ１〜ＩＮ５：ワイヤＷ１１〜Ｗ１５の入力用のパッド１０との接続点
ＯＵＴ１〜ＯＵＴ５：ワイヤＷ３１〜Ｗ３５の出力用のパッド１４との接続点
Ｒ１１〜Ｒ１３：抵抗
Ｃ１１〜Ｃ３１、Ｃ２１〜Ｃ３４、Ｃ３１〜Ｃ３４、Ｃ４１〜Ｃ４４：容量
Ｌｗ２１Ａ、Ｌｗ２１Ｂ、Ｌｗ２２Ａ、Ｌｗ２２Ｂ、Ｌｗ２３Ａ、Ｌｗ２３Ｂ、Ｌｗ２４Ａ、Ｌｗ２４Ｂ、Ｌｗ２５Ａ、Ｌｗ２５Ａ：ワイヤのインダクタンス
Ｌｃ１Ａ、Ｌｃ１Ｂ、Ｌｃ２Ａ、Ｌｃ２Ｂ、Ｌｃ３Ａ、Ｌｃ３Ｂ、Ｌｃ４Ａ、Ｌｃ４Ｂ：カプラのインダクタンス
ＣＰＬ１〜ＣＰＬ５、ＣＰＬ３Ａ、ＣＰＬ３Ｂ、ＣＰＬ３２、ＣＰＬ３４：減極性の相互インダクタンスを呈するチップ上に形成されたカプラ
Ｎ１１：基本波プリマッチとカプラの接続点
Ｎ１２：２倍波短絡用容量Ｃ３１とカプラの接続点
【図１】
2019202631.tif 000003
【図２】
2019202631.tif 000004
【図３】
2019202631.tif 000005
【図４】
2019202631.tif 000006
【図５】
2019202631.tif 000007
【図６】
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【図７】
2019202631.tif 000009
【図８】
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【図９】
2019202631.tif 000011
【図１０】
2019202631.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
2019202631.tif 000016
【手続補正書】
【提出日】令和2年6月15日(2020.6.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ゲート端子とソース端子とドレイン端子を有する、高周波基本波信号を増幅するための電界効果トランジスタと、
前記電界効果トランジスタを形成した第１の半導体チップと、
前記電界効果トランジスタの入力側基本波整合用の第１の入力端子と第１の出力端子を有するプリマッチ回路と、
前記電界効果トランジスタの入力側２倍波短絡用端子を有する２倍波短絡用容量と、
前記第１の出力端子と接続された第２の入力端子と、前記入力側２倍波短絡用端子と接続された第３の入力端子と、前記第２の入力端子からの信号が出力される第２の出力端子と、前記第３の入力端子から信号が出力される第３の出力端子とを有し、前記第２の入力端子と前記第３の入力端子から同時に信号を入力した場合に減極性の相互インダクタンスを呈するカプラと、
前記プリマッチ回路と前記２倍波短絡用容量と前記カプラとを形成した第２の半導体チップと、
前記第２の出力端子と前記ゲート端子とを接続する第１のワイヤと、
前記第３の出力端子と前記ゲート端子とを接続され、第１のワイヤとの間で加極性の相互インダクタンスを呈する第２のワイヤと、
を備えた、高周波電力増幅器。
【請求項２】
前記第１の半導体チップがＧａＮ系ＨＥＭＴチップ、前記第２の半導体チップがＧａＡｓ系チップであることを特徴とする請求項１に記載の高周波電力増幅器。
【請求項３】
前記第１の半導体チップがＧａＮ系ＨＥＭＴチップ、前記第２の半導体チップがＳＯＩチップであることを特徴とする請求項１に記載の高周波電力増幅器。
【請求項４】
前記第１の半導体チップと前記第２の半導体チップが共にＧａＡｓ系チップであることを特徴とする請求項１に記載の高周波電力増幅器。
【請求項５】
前記第２の半導体チップがＩＰＤチップであることを特徴とする請求項１に記載の高周波電力増幅器。
【請求項６】
ゲート端子とソース端子とドレイン端子を有する、高周波基本波信号を増幅するための電界効果トランジスタと、
前記電界効果トランジスタの入力側基本波整合用の第１の入力端子と第１の出力端子を有するプリマッチ回路と、
前記電界効果トランジスタの入力側２倍波短絡用端子を有する２倍波短絡容量と、
前記第１の出力端子と接続された第２の入力端子と、前記入力側２倍波短絡用端子と接続された第３の入力端子と、前記第２の入力端子からの信号が出力される第２の出力端子と、前記第３の入力端子から信号が出力される第３の出力端子とを有し、前記第２の入力端子と前記第３の入力端子から同時に信号を入力した場合に減極性の相互インダクタンスを呈するカプラと、
前記電界効果トランジスタを形成した第１の半導体チップと、
前記プリマッチ回路、前記２倍波短絡容量及び前記カプラを形成した第２の半導体チップと、
前記第２の出力端子と前記ゲート端子とを接続する第１のワイヤと、
前記第３の出力端子と前記ゲート端子とを接続し、第１のワイヤとの間で加極性の相互インダクタンスを呈する第２のワイヤと、
を備えた、高周波電力増幅器。
【請求項７】
前記第１の半導体チップがＧａＮ系ＨＥＭＴチップ、前記第２の半導体チップがＧａＡｓ系チップであることを特徴とする請求項６に記載の高周波電力増幅器。
【請求項８】
前記第１の半導体チップがＧａＮ系ＨＥＭＴチップ、前記第２の半導体チップがＳＯＩチップであることを特徴とする請求項６に記載の高周波電力増幅器。
【請求項９】
前記第１の半導体チップと前記第２の半導体チップが共にＧａＡｓ系チップであることを特徴とする請求項６に記載の高周波電力増幅器。
【請求項１０】
前記第２の半導体チップがＩＰＤチップであることを特徴とする請求項６に記載の高周波電力増幅器。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
図１１において、ＧａＡｓチップＰ１とＧａＮチップＴ１とを繋ぐワイヤ、Ｗ２１Ａ、Ｗ２１Ｂ〜Ｗ２５Ａ、Ｗ２５Ｂは、図９では簡略化のためにＷ２１〜Ｗ３０の１０本のワイヤで示されていたが、実際のレイアウトでは、図１１に示すように各々ＡとＢの２本のワイヤからなる場合が多い。これは、電力増幅器を高効率で動作させるには、Ｆ１〜Ｆ５で示すＧａＮ系ＨＥＭＴセルのゲート電極パッドＰ３１〜Ｐ３５から入力用のリード１０方向を見たインピーダンスにおいて、基本波インピーダンスだけでなく、２倍波インピーダンスも最適化した方が効果的であることに由来する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
【図１】実施の形態１に係る高周波電力増幅器のプリマッチ部の回路構成。
【図２】実施の形態１に係る高周波電力増幅器のプリマッチ部とＧａＮ系ＨＥＭＴ部のレイアウトとワイヤを含めた実装図。
【図３】実施の形態１に係る高周波電力増幅器のプリマッチ部に設けたカプラ部の拡大レイアウト図。
【図４】実施の形態１と比較のための図１０のインダクタンスＬｗ２１Ａを流れる基本波と２倍波の電流成分のシミュレーション結果。
【図５】実施の形態１に係るインダクタンスＬｗ２１Ａを流れる基本波と２倍波の電流成分のシミュレーション結果。
【図６】実施の形態１に係る高周波電力増幅器のＧａＮ系ＨＥＭＴのゲート電極パッドから接続点ＩＮ１方向を見たインピーダンスの軌跡。
【図７】実施の形態２に係る高周波電力増幅器のプリマッチ部の回路構成。
【図８】実施の形態２に係る高周波電力増幅器のプリマッチ部の拡大レイアウト図。
【図９】従来のＧａＮ系ＨＥＭＴを用いた１段増幅器のパッケージ内の実装例の上面図。
【図１０】図９の実装を横から見た図。
【図１１】従来の高周波電力増幅器のプリマッチ部とＧａＮ系ＨＥＭＴ部のレイアウトとワイヤを含めた実装図。
【図１２】従来の高周波電力増幅器のプリマッチ部の回路構成。
【図１３】図１２のＧａＮ系ＨＥＭＴ（Ｆ１）のゲート電極パッドＰ３１から接続点ＩＮ１方向を見た２倍波インピーダンスの反射係数の大きさを概略１（全反射）とした状態で反射位相を変化させた際に、経路ＩＮ１〜ＯＵＴ１の電力増幅器のドレイン効率をシミュレーションした例を示す。
【図１４】図１２の高周波電力増幅器のＧａＮ系ＨＥＭＴのゲート電極パッドから信号源側を見たインピーダンスの軌跡。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
図２は、実施の形態１に係る高周波電力増幅器のプリマッチ部とＧａＮ系ＨＥＭＴ部のレイアウトとワイヤを含めた実装図である。本発明の特徴であるカプラＣＰＬ１〜ＣＰＬ５が、各々、ＩＮ１〜ＯＵＴ１、ＩＮ２〜ＯＵＴ２、ＩＮ３〜ＯＵＴ３、ＩＮ４〜ＯＵＴ４、ＩＮ５〜ＯＵＴ５の各経路に設けられている。その位置は、ＧａＡｓチップＰ１のサイズ増大を最小限にするために、ＧａＡｓチップＰ１上のパッドＰ２１ＡとＰ２１Ｂ、Ｐ２２ＡとＰ２２Ｂ、Ｐ２３ＡとＰ２３Ｂ、Ｐ２４ＡとＰ２４Ｂ、Ｐ２５ＡとＰ２５Ｂに隣接するように配置されている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
（動作の説明）
まず、前述した、２倍波帯域のインピーダンスの軌跡が広がってしまうという課題の要因について説明する。図１１のレイアウト図及び図１２の等価回路に示すように、ＧａＡｓチップＰ１とＧａＮチップＴ１との間を繋ぐワイヤ（Ｗ２１Ａ〜Ｗ２５Ｂ）は複数本が隣接し且つ平行している。この隣接かつ平行していることに起因して、隣接ワイヤ間で電磁結合が生じる。この結合は、図１２のインダクタンスＬｗ２１ＡとＬｗ２１Ｂに付けたドットで分かるように加極性の相互インダクタンスを呈する。ただし、インダクタンスＬｗ２１Ａは基本波のプリマッチに、Ｌｗ２１Ｂは２倍波短絡容量Ｃ３１に接続されている。そのため、一見、流れる電流の周波数が異なるので、直接影響しないように見える。ここで短絡とは理想的には０Ωのことであるが、基本波のインピーダンスに比べて１／５以下の２倍波インピーダンスでも実用上問題ないことを付記しておく。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
図４は、図１２の回路のインダクタンスＬｗ２１Ａを流れる基本波電流成分と２倍波電流成分のシミュレーション結果である。例えば、基本波センター周波数を２．６ＧＨｚとする図１２の回路では、インダクタンスＬｗ２１Ａを流れる基本波電流成分は０．７であり、２倍波電流成分は０．１２であって、基本波電流成分の約１７％と比較的大きな２倍波電流成分が、インダクタンスＬｗ２１Ａを流れている。その結果、インダクタンスＬｗ２１ＡとＬｗ２１Ｂを流れる２倍波電流成分が互いに加極性で加わり、２倍波インピーダンスの変化を大きくしていることが判明した。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
（実施の形態１の効果）
以上述べたように、実施の形態１に係る高周波電力増幅器では、減極性の相互インダクタンスを呈するカプラＣＰＬ１をＧａＡｓチップＰ１上に設けることにより、２倍波インピーダンスの広がりを抑制でき、所望の基本波帯域における電力増幅器の効率を高く保つことができる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
［実施の形態２］
図７は、本発明の実施の形態２に係る高周波電力増幅器のプリマッチ部の回路構成で、図２のＩＮ２〜ＯＵＴ２、ＩＮ３〜ＯＵＴ３、ＩＮ４〜ＯＵＴ４の経路に相当する部分の等価回路を示している。図８は、実施の形態２に係るプリマッチ部の拡大レイアウト図である。図７、図８において、Ｒ１２〜Ｒ１４は抵抗、Ｃ１２〜Ｃ１４、Ｃ２２〜Ｃ２４、Ｃ３２〜Ｃ３４は容量、Ｌｗ２２Ａ、Ｌｗ２２Ｂ、Ｌｗ２３Ａ、Ｌｗ２３Ｂ、Ｌｗ２４Ａ、Ｌｗ２４Ｂは各々、図２及び図８に示すワイヤＷ２２Ａ、Ｗ２２Ｂ、Ｗ２３Ａ、Ｗ２４Ａ、Ｗ２４Ｂに対応するインダクタンスである。
また、インダクタンスＬｃ２ＡとＬｃ２ＢからなるカプラＣＰＬ２、インダクタンスＬｃ３ＡとＬｃ３ＢからなるカプラＣＰＬ３、インダクタンスＬｃ４ＡとＬｃ４ＢからなるカプラＣＰＬ４は、実施の形態１で説明した減極性の相互インダクタンスを呈するカプラである。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
図８のカプラＣＰＬ３ＡとＣＰＬ３Ｂは、図７のＣＰＬ３で示す実施の形態１と同じ減極性を有するカプラである。図８にはこれに加えてカプラＣＰＬ３２とＣＰＬ３４がある。カプラＣＰＬ３２は、図７のインダクタンスＬｗ２３Ａと隣接する経路のインダクタンスＬｗ２２Ｂとの間の電磁結合を打ち消すためのカプラである。またカプラＣＰＬ３４は、図７のインダクタンスＬｗ２３Ｂと隣接する経路のインダクタンスＬｗ２４Ａとの間の電磁結合を打ち消すためのカプラである。このような隣接する経路からの電磁結合の存在は、図２や図８に示すように同相の信号が隣接するワイヤを通過することから理解できる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
尚、以上述べた実施の形態は、ＧａＮ系ＨＥＭＴとそのプリマッチ回路をＧａＡｓチップとの間をワイヤで接続した場合における例を用いて説明したが、ＧａＮ系ＨＥＭＴがＧａＡｓ系ＨＥＭＴやＧａＡｓ系ＦＥＴでもよい。また、プリマッチ回路の形成には、容量、抵抗、結合線路を形成できる半導体プロセスであればどれでも適用可能で、特に高周波での低基板損失特性を考慮すると、高抵抗基板が利用できるＧａＮチップ、ＧａＡｓチップだけでなく、ＳＯＩ(Silicon-on-Insulator)チップやＳＯＳ（Silicon-on-Sapphire）チップやガラス基板上に半導体プロセスを適用するＩＰＤ（Integrated Passive Device）チップが利用できることは言うまでもない。
尚、プリマッチ回路を形成する基板にＳＯＩを用いると、基板抵抗率が大凡１ｋΩｃｍ〜１０ｋΩｃｍの範囲のため、ＳｉＣ基板上のＧａＮ系ＨＥＭＴプロセスやＧａＡｓ基板の抵抗率１Ｍｃｍに比べると、やや高周波帯で回路損失が増加するが、コストを低く抑えることができる。ガラス基板を用いるＩＰＤは、ＳＯＩ並みのコストで、抵抗率も１Ｍｃｍと高い。しかし、熱伝導率が低いため、プリマッチ回路の発熱が高い場合にはＳｉＣ基板やＧａＡｓ基板に比べて、プリマッチ回路の回路損失がやや増加する。
【国際調査報告】
2019202631.tif 000017
2019202631.tif 000018
2019202631.tif 000019
2019202631.tif 000020