(57)【要約】  画素信号は、第１の動作により画素から順に読み出される読み出しリセット信号および読み出し輝度信号を含む第１の画素信号と、第２の動作により画素から順に読み出される読み出し輝度信号および読み出しリセット信号を含む第２の画素信号と、を含み、読み出し回路４０は、画素信号を増幅する増幅部４２０と、増幅部で増幅された画素信号を、探索信号に関連付けてアナログ信号からデジタル信号に変換するＡＤ変換部４３０と、を含み、第１の画素信号のときの第１の探索信号Ｖｒａｍｐ１と第２の画素信号のときの第２の探索信号Ｖｒａｍｐ２とは、探索レベルが反転した関係に設定可能である。
2018181463.tif 000002
【特許請求の範囲】
【請求項１】
光電変換を行う画素が配置された画素部と、
前記画素から信号線に読み出される画素信号をアナログ信号からデジタル信号に変換するアナログデジタル（ＡＤ）変換機能を有する読み出し回路と、を有し、
前記画素から読み出される前記画素信号は、
第１の動作により前記画素から順に読み出される読み出しリセット信号および読み出し輝度信号を含む第１の画素信号と、
第２の動作により前記画素から順に読み出される読み出し輝度信号および読み出しリセット信号を含む第２の画素信号と、のうちの少なくともいずれかであり、
前記読み出し回路は、
前記画素信号を増幅する増幅部と、
前記増幅部で増幅された画素信号を、探索信号に関連付けてアナログ信号からデジタル信号に変換するＡＤ変換部と、を含み、
前記第１の画素信号のときの第１の探索信号と前記第２の画素信号のときの第２の探索信号とは、探索レベルが反転した関係に設定可能である
固体撮像装置。
【請求項２】
前記増幅部は、
第１の演算増幅器と、
前記第１の画素信号または前記第２の画素信号の入力ラインと前記第１の演算増幅器の第１の入力端子との間に接続された第１のサンプリングキャパシタと、
前記第１の演算増幅器の出力端子と前記第１の入力端子との間に接続される第１の帰還キャパシタと、
オフセット電位と、
前記帰還キャパシタの一端側を前記第１の演算増幅器の出力端子または前記オフセット電位に選択的に接続する第１のスイッチ部と、を含み、
前記第１の演算増幅器の第２の入力端子は少なくとも参照電位に接続可能である
請求項１記載の固体撮像装置。
【請求項３】
前記増幅部は、
前記第１の画素信号または前記第２の画素信号の入力ラインと前記第１の演算増幅器の第２の入力端子との間に接続された第２のサンプリングキャパシタと、
前記第１の演算増幅器の前記第２の入力端子と基準電位との間に接続された第２の帰還キャパシタと、
前記参照電位を前記第１の演算増幅器の前記第２の入力端子に選択的に接続する第２のスイッチ部と、を含む
請求項２記載の固体撮像装置。
【請求項４】
前記ＡＤ変換部は、
第２の演算増幅器と、
前記増幅部の信号出力ラインに接続されたサンプルホールドスイッチと、
前記第２の演算増幅器の第１の入力端子と前記サンプルホールドスイッチとの間に接続された入力キャパシタと、
前記入力キャパシタの前記サンプルホールドスイッチとの接続端子側と前記探索信号の供給ラインとの間に接続され、前記探索信号を前記入力キャパシタの前記サンプルホールドスイッチとの接続端子側に入力する探索信号入力部と、を含み、
前記第２の演算増幅器の第２の入力端子は参照電位に接続されている
請求項２記載の固体撮像装置。
【請求項５】
前記ＡＤ変換部の前記探索信号入力部は、
一端子側が前記入力キャパシタの前記サンプルホールドスイッチとの接続端子側に接続され、他端子側が前記探索信号の供給ライン側に接続された探索信号入力用キャパシタを含む
請求項４記載の固体撮像装置。
【請求項６】
前記ＡＤ変換部の前記探索信号入力部は、
一端子側が前記入力キャパシタの前記サンプルホールドスイッチとの接続端子側に接続された複数のキャパシタと、
前記複数のキャパシタに対応して配置され、二分探索法に従った制御信号に応じて当該対応するキャパシタの他端側を、参照電位または基準電位に選択的に接続する複数のスイッチと、を含む
請求項４記載の固体撮像装置。
【請求項７】
前記増幅部は、
前記第１の演算増幅器の前記第１の入力端子と出力端子との間に接続された第１のオートゼロスイッチを含み、
前記ＡＤ変換部は、
前記第２の演算増幅器の前記第１の入力端子と出力端子との間に接続された第２のオートゼロスイッチを含む
請求項４記載の固体撮像装置。
【請求項８】
前記第１の画素信号がシングルエンドの信号として前記増幅部の第１のサンプリングキャパシタに入力される場合、
前記増幅部の第１の帰還キャパシタは前記第１のスイッチ部により前記第１の演算増幅器の出力端子に接続され、前記第１の演算増幅器の第２の入力端子が前記参照電位に接続され、
前記ＡＤ変換部には前記第１の探索信号が供給され、
前記第２の画素信号がシングルエンドの信号として前記増幅部の第１のサンプリングキャパシタに入力される場合、
前記増幅部の第１の帰還キャパシタは前記第１のスイッチ部により前記オフセット電位に選択的に接続され、前記第１の演算増幅器の第２の入力端子が前記参照電位に接続され、
前記ＡＤ変換部には前記第１の探索信号とは探索レベルが反転した関係にある前記第２の探索信号が供給される
請求項２記載の固体撮像装置。
【請求項９】
前記第１の画素信号が差動の信号として前記増幅部の第１のサンプリングキャパシタおよび第２のサンプリングキャパシタに入力される場合、
前記増幅部の第１の帰還キャパシタは前記第１のスイッチ部により前記第１の演算増幅器の出力端子に接続され、
前記ＡＤ変換部には前記第１の探索信号が供給される
請求項２記載の固体撮像装置。
【請求項１０】
前記第２の画素信号が差動の信号として前記増幅部の第１のサンプリングキャパシタおよび第２のサンプリングキャパシタに入力される場合、
前記増幅部の第１の帰還キャパシタは前記第１のスイッチ部により前記第１の演算増幅器の出力端子に接続され、
前記ＡＤ変換部には前記第１の探索信号が供給される
請求項２記載の固体撮像装置。
【請求項１１】
光電変換読み出し部および信号保持部を含む第１の画素と前記光電変換読み出し部を含む第２の画素のうち、少なくとも前記第１画素が配置された前記画素部と、
前記画素部から画素信号の読み出しを行う読み出し部と、
前記光電変換読み出し部の読み出し信号が出力される第１の信号線と、
前記信号保持部の保持信号が出力される第２の信号線と、を有し、
少なくとも前記第１の画素の前記光電変換読み出し部は、
出力ノードと、
蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、
前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送されるフローティングディフュージョンと、
前記フローティングディフュージョンの電荷を電荷量に応じた電圧信号に変換し、変換した信号を前記出力ノードに出力するソースフォロワ素子と、
リセット期間に前記フローティングディフュージョンを所定の電位にリセットするリセット素子と、
第１の期間に前記出力ノードを前記第１の信号線と電気的に接続する選択素子と、を含み、
前記信号保持部は、
前記第１の画素の前記光電変換読み出し部の出力ノードから出力される信号を保持可能な信号保持キャパシタと、
第２の期間に前記信号保持キャパシタを前記光電変換読み出し部の出力ノードと選択的に接続するスイッチ素子と、
前記第２の期間に前記信号保持キャパシタに保持された信号を保持電圧に応じて出力するソースフォロワ素子を含み、変換した信号を選択的に前記第２の信号線に出力する出力部と、を含む
請求項１記載の固体撮像装置。
【請求項１２】
前記画素部は、少なくとも、
複数の前記第１の画素の前記光電変換読み出し部が行列状に配置された第１の画素アレイと、
前記複数の前記第１の画素の前記信号保持部が行列状に配置された保持部アレイと、を含む
請求項１１記載の固体撮像装置。
【請求項１３】
前記画素部は、
複数の前記第２の画素の前記光電変換読み出し部が行列状に配置された第２の画素アレイを有し、
前記第２の画素の前記光電変換読み出し部は、
蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、
前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送されるフローティングディフュージョンと、
前記フローティングディフュージョンの電荷を電荷量に応じた電圧信号に変換するソースフォロワ素子と、
リセット期間に前記フローティングディフュージョンを所定の電位にリセットするリセット素子と、
第１の期間に前記ソースフォロワ素子による電圧信号の出力ラインを前記第１の信号線と電気的に接続する選択素子と、を含む
請求項１２記載の固体撮像装置。
【請求項１４】
前記読み出し部は、
第１の動作時には、前記第１の画素の前記第１の画素アレイおよび前記第２の画素の前記第２の画素アレイをアクティブにして画素信号の読み出しを行う
請求項１１記載の固体撮像装置。
【請求項１５】
前記読み出し部は、
第２の動作時には、前記第１の画素および前記第２の画素の前記光電変換読み出し部における前記選択素子を非選択状態とした状態で、前記第１の画素の前記第１の画素アレイおよび前記保持部アレイをアクティブにして画素信号の読み出しを行う
請求項１１記載の固体撮像装置。
【請求項１６】
第１の基板と、
第２の基板と、を含み、
前記第１の基板と前記第２の基板は接続部を通して接続された積層構造を有し、
前記第１の基板には、
少なくとも、前記第１の画素の前記光電変換読み出し部、および前記第１の信号線が形成され、
前記第２の基板には、
少なくとも、前記第１の画素の前記信号保持部、前記第２の信号線、および前記読み出し部の少なくとも一部が形成されている
請求項１１記載の固体撮像装置。
【請求項１７】
光電変換を行う画素が配置された画素部と、
前記画素から信号線に読み出される画素信号をアナログ信号からデジタル信号に変換するアナログデジタル（ＡＤ）変換機能を有する読み出し回路と、を有し、
前記読み出し回路は、
前記画素信号を増幅する増幅部と、
前記増幅部で増幅された画素信号を、探索信号に関連付けてアナログ信号からデジタル信号に変換するＡＤ変換部と、を含む、
固体撮像装置の駆動方法であって、
前記画素から読み出される前記画素信号は、
第１の動作により前記画素から順に読み出される読み出しリセット信号および読み出し輝度信号を含む第１の画素信号と、
第２の動作により前記画素から順に読み出される読み出し輝度信号および読み出しリセット信号を含む第２の画素信号と、のうちの少なくともいずれかであり、
前記読み出し回路に供給する前記探索信号について、
前記第１の画素信号のときの第１の探索信号と前記第２の画素信号のときの第２の探索信号とで、探索レベルが反転した関係に設定する
固体撮像装置の駆動方法。
【請求項１８】
固体撮像装置と、
前記固体撮像装置に被写体像を結像する光学系と、を有し、
前記固体撮像装置は、
光電変換を行う画素が配置された画素部と、
前記画素から信号線に読み出される画素信号をアナログ信号からデジタル信号に変換するアナログデジタル（ＡＤ）変換機能を有する読み出し回路と、を含み、
前記画素から読み出される前記画素信号は、
第１の動作により前記画素から順に読み出される読み出しリセット信号および読み出し輝度信号を含む第１の画素信号と、
第２の動作により前記画素から順に読み出される読み出し輝度信号および読み出しリセット信号を含む第２の画素信号と、のうちの少なくともいずれかであり、
前記読み出し回路は、
前記画素信号を増幅する増幅部と、
前記増幅部で増幅された画素信号を、探索信号に関連付けてアナログ信号からデジタル信号に変換するＡＤ変換部と、を含み、
前記第１の画素信号のときの第１の探索信号と前記第２の画素信号のときの第２の探索信号とは、探索レベルが反転した関係に設定可能である
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、固体撮像装置の駆動方法、および電子機器に関するものである。
【背景技術】
【０００２】
光を検出して電荷を発生させる光電変換素子を用いた固体撮像装置（イメージセンサ）として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが実用に供されている。
ＣＭＯＳイメージセンサは、デジタルカメラ、ビデオカメラ、監視カメラ、医療用内視鏡、パーソナルコンピュータ（ＰＣ）、携帯電話等の携帯端末装置(モバイル機器)等の各種電子機器の一部として広く適用されている。【０００３】
ＣＭＯＳイメージセンサは、画素毎にフォトダイオード（光電変換素子）および浮遊拡散層（ＦＤ：Floating Diffusion、フローティングディフュージョン)を有するＦＤアンプを持ち合わせており、その読み出しは、画素アレイの中のある一行を選択し、それらを同時に列（カラム）出力方向へと読み出すような列並列出力型が主流である。【０００４】
ところで、ＣＭＯＳイメージセンサでは、フォトダイオードで生成しかつ蓄積した光電荷を、画素毎あるいは行毎に順次走査して読み出す動作が行われる。
この順次走査、すなわち、電子シャッタとしてローリングシャッタを採用した場合は、光電荷を蓄積する露光の開始時間、および終了時間を全ての画素で一致させることができない。そのため、順次走査の場合、動被写体の撮像時に撮像画像に歪みが生じるという問題がある。【０００５】
そこで、画像歪みが許容できない、高速に動く被写体の撮像や、撮像画像の同時性を必要とするセンシング用途では、電子シャッタとして、画素アレイ部中の全画素に対して同一のタイミングで露光開始と露光終了とを実行するグローバルシャッタが採用される。【０００６】
電子シャッタとしてグローバルシャッタを採用したＣＭＯＳイメージセンサは、画素内に、たとえば、光電変換読み出し部から読み出された信号を信号保持キャパシタに保持する信号保持部が設けられている。
グローバルシャッタを採用したＣＭＯＳイメージセンサでは、フォトダイオードから電荷を電圧信号として一斉に信号保持部の信号保持キャパシタに蓄積し、そののち順次読み出すことにより、画像全体の同時性を確保している（たとえば、非特許文献１参照）。
また、このＣＭＯＳイメージセンサは、光電変換読み出し部の出力を、信号保持部をバイパスして信号線に転送するバイパススイッチを有しており、グローバルシャッタ機能に加えてローリングシャッタ機能を併せ持つように構成されている。【０００７】
非特許文献１に記載された積層型ＣＭＯＳイメージセンサにおいては、第１の基板（Pixel die）と第２の基板（ASIC die）とがマイクロバンプ（接続部）を通して接続された積層構造を有する。そして、第１の基板には各画素の光電変換読み出し部が形成され、第２の基板には各画素の信号保持部、信号線、垂直走査回路、水平走査回路、カラム読み出し回路等が形成されている。【０００８】
非特許文献２には、ＣＭＯＳイメージセンサのカラム読み出し回路の構成例が記載されている（Ｆｉｇ．５）。
このカラム読み出し回路は、ローリングシャッタ機能に対応した構成を有しており、カラムアンプ、相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）回路、およびアナログデジタル変換器（ＡＤＣ）を含んで構成されている。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】Ｊ．  Ａｏｋｉ，  ｅｔ  ａｌ．，  ”Ａ  Ｒｏｌｌｉｎｇ−Ｓｈｕｔｔｅｒ  Ｄｉｓｔｏｒｔｉｏｎ−Ｆｒｅｅ  ３Ｄ  Ｓｔａｃｋｅｄ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ  ｗｉｔｈ  −１６０ｄＢ  Ｐａｒａｓｉｔｉｃ  Ｌｉｇｈｔ  Ｓｅｎｓｉｔｉｖｉｔｙ  Ｉｎ−Ｐｉｘｅｌ  Ｓｔｏｒａｇｅ  Ｎｏｄｅ”  ＩＳＳＣＣ  ２０１３  ／  ＳＥＳＳＩＯＮ  ２７  ／  ＩＭＡＧＥ  ＳＥＮＳＯＲＳ  ／  ２７．３．
【非特許文献２】Ｓ．  Ｏｋｕｒａ，  ｅｔ  ａｌ．，  ”Ａ  ３．７  Ｍ−Ｐｉｘｅｌ  １３００−ｆｐｓ  ＣＭＯＳ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ  Ｗｉｔｈ  ５．０  Ｇ−Ｐｉｘｅｌ／ｓ  Ｈｉｇｈ−Ｓｐｅｅｄ  Ｒｅａｄｏｕｔ  Ｃｉｒｃｕｉｔ，”  ｉｎ  ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，  ｖｏｌ．  ５０，  ｎｏ．  ４．  ｐｐ．  １０１６−１０２４，  Ａｐｒｉｌ  ２０１５．
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところが、従来のローリングシャッタ機能とグローバルシャッタ機能を備えるＣＭＯＳイメージセンサでは、カラム読み出し回路において、画素出力のリセットレベルと信号レベルのそれぞれを保持するキャパシタ容量を備え、機能毎に異なる画素出力信号を整列し、ＡＤ変換器で処理する必要があり、キャパシタ容量が占める面積とそれを駆動するための消費電力が問題となっている。【００１１】
また、ローリングシャッタモード時は、画素から読み出しリセット信号および読み出し輝度信号が順に読み出されてカラム読み出し回路で処理される。
一方、グローバルシャッタモード時は、画素から読み出し輝度信号および読み出しリセット信号の順に読み出されてカラム読み出し回路で処理される。
そのため、ローリングシャッタ機能とグローバルシャッタ機能でカラム読み出し回路が別構成とせざるを得ないのが現状である。【００１２】
したがって、ローリングシャッタ機能のＣＭＯＳイメージセンサとグローバルシャッタ機能を備えるＣＭＯＳイメージセンサでは、カラム読み出し回路を共用することが困難である。
同様に、ローリングシャッタ機能とグローバルシャッタ機能を備えるＣＭＯＳイメージセンサにおいても、カラム読み出し回路を共用することが困難であり、モードに応じたカラム読み出し回路を個別に設ける必要があり、回路規模の増大や制御の複雑化を招く等の不利益がある。【００１３】
また、画素から読み出す読み出し信号として、シングルエンド信号の場合や、差動信号の場合等が考えられるが、この場合も信号形態に応じたカラム読み出し回路を個別に設ける必要があり、回路規模の増大や制御の複雑化を招く等の不利益がある。【００１４】
本発明は、動作モードや読み出し信号の信号形態にかかわらず読み出し回路を共用することが可能となり、ひいては、回路規模の低減、制御の容易化、低消費電力化を実現することが可能な固体撮像装置、固体撮像装置の駆動方法、および電子機器を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の第１の観点の固体撮像装置は、光電変換を行う画素が配置された画素部と、前記画素から信号線に読み出される画素信号をアナログ信号からデジタル信号に変換するアナログデジタル（ＡＤ）変換機能を有する読み出し回路と、を有し、前記画素から読み出される前記画素信号は、第１の動作により前記画素から順に読み出される読み出しリセット信号および読み出し輝度信号を含む第１の画素信号と、第２の動作により前記画素から順に読み出される読み出し輝度信号および読み出しリセット信号を含む第２の画素信号と、のうちの少なくともいずれかであり、前記読み出し回路は、前記画素信号を増幅する増幅部と、前記増幅部で増幅された画素信号を、探索信号に関連付けてアナログ信号からデジタル信号に変換するＡＤ変換部と、を含み、前記第１の画素信号のときの第１の探索信号と前記第２の画素信号のときの第２の探索信号とは、探索レベルが反転した関係に設定可能である。【００１６】
本発明の第２の観点は、光電変換を行う画素が配置された画素部と、前記画素から信号線に読み出される画素信号をアナログ信号からデジタル信号に変換するアナログデジタル（ＡＤ）変換機能を有する読み出し回路と、を有し、前記読み出し回路は、前記画素信号を増幅する増幅部と、前記増幅部で増幅された画素信号を、探索信号に関連付けてアナログ信号からデジタル信号に変換するＡＤ変換部と、を含む、固体撮像装置の駆動方法であって、前記画素から読み出される前記画素信号は、第１の動作により前記画素から順に読み出される読み出しリセット信号および読み出し輝度信号を含む第１の画素信号と、第２の動作により前記画素から順に読み出される読み出し輝度信号および読み出しリセット信号を含む第２の画素信号と、のうちの少なくともいずれかであり、前記読み出し回路に供給する前記探索信号について、前記第１の画素信号のときの第１の探索信号と前記第２の画素信号のときの第２の探索信号とで、探索レベルが反転した関係に設定する。【００１７】
本発明の第３の観点の電子機器は、固体撮像装置と、前記固体撮像装置に被写体像を結像する光学系と、を有し、前記固体撮像装置は、光電変換を行う画素が配置された画素部と、前記画素から信号線に読み出される画素信号をアナログ信号からデジタル信号に変換するアナログデジタル（ＡＤ）変換機能を有する読み出し回路と、を含み、前記画素から読み出される前記画素信号は、第１の動作により前記画素から順に読み出される読み出しリセット信号および読み出し輝度信号を含む第１の画素信号と、第２の動作により前記画素から順に読み出される読み出し輝度信号および読み出しリセット信号を含む第２の画素信号と、のうちの少なくともいずれかであり、前記読み出し回路は、前記画素信号を増幅する増幅部と、前記増幅部で増幅された画素信号を、探索信号に関連付けてアナログ信号からデジタル信号に変換するＡＤ変換部と、を含み、前記第１の画素信号のときの第１の探索信号と前記第２の画素信号のときの第２の探索信号とは、探索レベルが反転した関係に設定可能である。
【発明の効果】
【００１８】
本発明によれば、動作モードや読み出し信号の信号形態にかかわらず読み出し回路を共用することが可能となり、ひいては、回路規模の低減、制御の容易化、低消費電力化を実現することができる。
【図面の簡単な説明】
【００１９】
【図１】図１は、本発明の第１の実施形態に係る固体撮像装置の構成例を示すブロック図である。
【図２】図２は、本発明の第１の実施形態に係る固体撮像装置の第１の画素および第２の画素の一例を示す回路図である。
【図３】図３は、本発明の第１の実施形態に係る固体撮像装置の画素部における画素アレイについて説明するための図である。
【図４】図４は、本発明の実施形態に係る固体撮像装置の画素部の列出力の読み出し系の構成例を説明するための図である。
【図５】図５は、本発明の第１の実施形態に係る固体撮像装置のカラム読み出し回路の構成例を示す回路図である。
【図６】図６は、本第１の実施形態に係る固体撮像装置の積層構造について説明するための図である。
【図７】図７（Ａ）〜（Ｄ）は、本第１の実施形態に係る固体撮像装置のローリングシャッタモード時の主として画素部における読み出し動作を説明するためのタイミングチャートである。
【図８】図８（Ａ）〜（Ｌ）は、本第１の実施形態に係る固体撮像装置のローリングシャッタモード時の主としてカラム読み出し回路おける読み出し動作を説明するためのタイミングチャートである。
【図９】図９（Ａ）〜（Ｇ）は、本第１の実施形態に係る固体撮像装置のグローバルシャッタモード時の主として画素部における読み出し動作を説明するためのタイミングチャートである。
【図１０】（Ａ）〜（Ｌ）は、本第１の実施形態に係る固体撮像装置のグローバルシャッタモード時の主としてカラム読み出し回路における読み出し動作を説明するためのタイミングチャートである。
【図１１】図１１は、本発明の第２の実施形態に係る固体撮像装置の画素およびカラム読み出し回路の構成例を示す図である。
【図１２】図１２（Ａ）〜（Ｋ）は、本第２の実施形態に係る固体撮像装置の差動のローリングシャッタモード時の主としてカラム読み出し回路における読み出し動作を説明するためのタイミングチャートである。
【図１３】図１３は、本発明の第３の実施形態に係る固体撮像装置の第１の画素の構成例を示す図である。
【図１４】図１４（Ａ）〜（Ｆ）は、本第３の実施形態に係る固体撮像装置のグローバルシャッタモード時の主として画素部における読み出し動作を説明するためのタイミングチャートである。
【図１５】図１５（Ａ）〜（Ｌ）は、本第３の実施形態に係る固体撮像装置のグローバルシャッタモード時の主としてカラム読み出し回路における読み出し動作を説明するためのタイミングチャートである。
【図１６】図１６は、本第３の実施形態に係るカラム読み出し回路の第１のオペアンプの構成例を示す回路図である。
【図１７】図１７は、差動のグローバルシャッタモード時の第１のオペアンプの入力レンジの制御の一例を説明するためのである。
【図１８】図１８は、本発明の第４の実施形態に係るカラム読み出し回路の構成例を示す回路図である。
【図１９】図１９（Ａ）および（Ｂ）は、本第４の実施形態に係るＡＤ変換部に採用される反転二分探索法に対応した探索信号入力部の構成例を説明するための図である。
【図２０】本発明の実施形態に係る固体撮像装置が適用される電子機器の構成の一例を示す図である。
【符号の説明】
【００２０】
１０，１０Ａ〜１０Ｃ・・・固体撮像装置、２０，２０Ａ，２０Ｂ・・・画素部、ＰＤ２１，ＰＤ２２・・・フォトダイオード、ＴＧ１−Ｔｒ、ＴＧ２−Ｔｒ・・・転送トランジスタ、ＲＳＴ１−Ｔｒ，ＲＳＴ２−Ｔｒ・・・リセットトランジスタ、ＳＦ１−Ｔｒ，ＳＦ２−Ｔｒ，ＳＦ３−Ｔｒ・・・ソースフォロワトランジスタ、ＳＥＬ１−Ｔｒ，ＳＥＬ２−Ｔｒ，ＳＥＬ３−Ｔｒ・・・選択トランジスタ、ＦＤ２１，ＦＤ２２・・・フローティングディフュージョン、２１・・・第１の画素、２１１・・・光電変換読み出し部、２１２・・・信号保持部、２２・・・第２の画素、２２１・・・光電変換読み出し部、３０・・・垂直走査回路、４０，４０Ｃ・・・読み出し回路（カラム読み出し回路）、４２０・・・増幅部、４３０・・・ＡＤ変換部、４４０・・・入力部、５０・・・水平走査回路、６０・・・タイミング制御回路、７０・・・読み出し部、３００・・・電子機器、３１０・・・ＣＭＯＳイメージセンサ、３２０・・・光学系、３３０・・・信号処理回路（ＰＲＣ）。
【発明を実施するための形態】
【００２１】
以下、本発明の実施形態を図面に関連付けて説明する。
【００２２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る固体撮像装置の構成例を示すブロック図である。
本実施形態において、固体撮像装置１０は、たとえばＣＭＯＳイメージセンサにより構成される。
【００２３】
この固体撮像装置１０は、図１に示すように、撮像部としての画素部２０、垂直走査回路（行走査回路）３０、読み出し回路（カラム読み出し回路）４０、水平走査回路（列走査回路）５０、およびタイミング制御回路６０を主構成要素として有している。
これらの構成要素のうち、たとえば垂直走査回路３０、読み出し回路４０、水平走査回路５０、およびタイミング制御回路６０により画素信号の読み出し部７０が構成される。
【００２４】
本第１の実施形態において、固体撮像装置１０は、後で詳述するように、画素部２０において、画素として光電変換読み出し部および信号保持部を含む第１の画素と、光電変換読み出し部を含む第２の画素が混在されて、第１の動作であるローリングシャッタと第２の動作であるグローバルシャッタの両動作機能を併せ持つ、たとえば積層型のＣＭＯＳイメージセンサとして構成されている。
本第１の実施形態に係る固体撮像装置１０において、画素部２０は、複数の第１の画素の光電変換読み出し部が行列状に配置された第１の画素アレイと、複数の第１の画素の信号保持部が行列状に配置された保持部アレイと、複数の第２の画素の光電変換読み出し部が行列状に配置された第２の画素アレイと、を含んで構成されている。
そして、第１の動作であるローリングシャッタモード時に、第１の画素および第２の画素の光電変換読み出し部の読み出し信号が第１の垂直信号線にバイパス経路をたどることなく直ちに出力される。
また、第２の動作であるグローバルシャッタモード時に、第１の画素の信号保持部の保持信号が第２の垂直信号線に出力される。
【００２５】
そして、第１の垂直信号線または第２の垂直信号線を伝送される画素読み出し信号に対してカラム読み出し回路４０において、増幅処理およびＡＤ変換処理が行われる。
本第１の実施形態に係る固体撮像装置１０において、カラム読み出し回路４０は、後で詳述するように、動作モードや読み出し信号の信号形態(シングルエンドや差動等の信号)にかかわらず一つの回路構成で共用することが可能に形成されている。
【００２６】
以下、固体撮像装置１０の各部の構成および機能の概要、特に、画素部２０およびカラム読み出し回路４０の構成および機能、それらに関連した読み出し処理、並びに、画素部２０と読み出し部７０の積層構造等について詳述する。
【００２７】
（第１の画素および第２の画素並びに画素部２０の構成）
図２は、本発明の第１の実施形態に係る固体撮像装置１０の第１の画素および第２の画素の一例を示す回路図である。
【００２８】
画素部２０に配置される第１の画素２１は、光電変換読み出し部２１１および信号保持部２１２を含んで構成されている。
画素部２０に配置される第２の画素２２は、光電変換読み出し部２２１を含んで構成されている。
【００２９】
第１の画素２１の光電変換読み出し部２１１は、フォトダイオード（光電変換素子）と画素内アンプとを含んで構成される。
具体的には、この光電変換読み出し部２１１は、たとえば光電変換素子であるフォトダイオードＰＤ２１を有する。
このフォトダイオードＰＤ２１に対して、転送素子としての転送トランジスタＴＧ１−Ｔｒ、リセット素子としてのリセットトランジスタＲＳＴ１−Ｔｒ、ソースフォロワ素子としてのソースフォロワトランジスタＳＦ１−Ｔｒ、出力ノードＮＤ２１、および選択素子(選択スイッチ)としての選択トランジスタＳＥＬ１−Ｔｒをそれぞれ一つずつ有する。
このように、第１の実施形態に係る第１の画素２１の光電変換読み出し部２１１は、転送トランジスタＴＧ１−Ｔｒ、リセットトランジスタＲＳＴ１−Ｔｒ、ソースフォロワトランジスタＳＦ１−Ｔｒ、および選択トランジスタＳＥＬ１−Ｔｒの４トランジスタ（４Ｔｒ）を含んで構成されている。
【００３０】
本第１の実施形態に係る光電変換読み出し部２１１は、出力ノードＮＤ２１が第１の画素２１の信号保持部２１２の入力部に接続され、選択トランジスタＳＥＬ１−Ｔｒを介して第１の垂直信号線ＬＳＧＮ１１に接続されている。
光電変換読み出し部２１１は、ローリングシャッタモード時に第１の画素信号ｐｉｘｏｕｔ１である読み出しリセット信号(信号電圧)（ＶＲＳＴ１）および読み出し輝度信号(信号電圧)（ＶＳＩＧ１）を第１の垂直信号線ＬＳＧＮ１１に出力する。
光電変換読み出し部２１１は、グローバルシャッタモード時に第２の画素信号ｐｘｏｕｔ２である読み出し輝度信号(信号電圧)（ＶＳＩＧ１）および読み出しリセット信号(信号電圧)（ＶＲＳＴ１）を信号保持部２１２に出力する。
【００３１】
本第１の実施形態において、第１の垂直信号線ＬＳＧＮ１１はローリングシャッタモード時に定電流源Ｉｂｉａｓ１により駆動され、第２の垂直信号線ＬＳＧＮ１２はグローバルシャッタモード時に定電流源Ｉｂｉａｓ１により駆動される。
定電流源Ｉｂｉａｓ１は、ローリングシャッタモード時とグローバルシャッタモード時とで共用される。
定電流源Ｉｂｉａｓ１は、図２に示すように、スイッチ部４１０により動作モードに応じて接続先が切り替えられる。ローリングシャッタモード時には、第１の垂直信号線ＬＳＧＮ１１が定電流源Ｉｂｉａｓ１に接続され、第２の垂直信号線ＬＳＧＮ１２が基準電位ＶＳＳ（たとえばグランド）に接続される。一方、グローバルシャッタモード時には、第２の垂直信号線ＬＳＧＮ１２が定電流源Ｉｂｉａｓ１に接続され、第１の垂直信号線ＬＳＧＮ１１が基準電位ＶＳＳ（たとえばグランド）に接続される。
【００３２】
フォトダイオードＰＤ２１は、入射光量に応じた量の信号電荷（ここでは電子）を発生し、蓄積する。
以下、信号電荷は電子であり、各トランジスタがｎ型トランジスタである場合について説明するが、信号電荷が正孔（ホール）であったり、各トランジスタがｐ型トランジスタであっても構わない。
また、本実施形態は、複数のフォトダイオードおよび転送トランジスタ間で、各トランジスタを共有している場合にも有効である。
【００３３】
光電変換読み出し部２１１の転送トランジスタＴＧ１−Ｔｒは、フォトダイオードＰＤ２１とフローティングディフュージョンＦＤ２１の間に接続され、制御線を通じてゲートに印加される制御信号ＴＧにより制御される。
転送トランジスタＴＧ１−Ｔｒは、制御信号ＴＧがハイ（Ｈ）レベルの転送期間に選択されて導通状態となり、フォトダイオードＰＤ２１で光電変換され蓄積された電荷（電子）をフローティングディフュージョンＦＤ２１に転送する。
【００３４】
リセットトランジスタＲＳＴ１−Ｔｒは、電源電位ＶＤＤとフローティングディフュージョンＦＤ２１の間に接続され、制御線を通じてゲートに印加される制御信号ＲＳＴにより制御される。
リセットトランジスタＲＳＴ１−Ｔｒは、制御信号ＲＳＴがＨレベルのリセット期間に選択されて導通状態となり、フローティングディフュージョンＦＤ２１を電源電圧ＶＤＤの電位にリセットする。
【００３５】
ソースフォロワトランジスタＳＦ１−Ｔｒと選択トランジスタＳＥＬ１−Ｔｒは、電源電位ＶＤＤと定電流源Ｉｂｉａｓ１により駆動される第１の垂直信号線ＬＳＧＮ１１の間に直列に接続されている。
ソースフォロワトランジスタＳＦ１−Ｔｒのソースと選択トランジスタＳＥＬ１−Ｔｒのドレインとの接続点により出力ノードＮＤ２１が形成されている。
この出力ノードＮＤ２１と信号保持部２１２の入力部間の信号線ＬＳＧＮ１３は、たとえば信号保持部２１２の入力部に配置された定電流源Ｉｂｉａｓ３により駆動される。
ソースフォロワトランジスタＳＦ１−ＴｒはフローティングディフュージョンＦＤ２１の電荷を電荷量に応じた電圧信号に変換した列出力の読み出しリセット信号（ＶＲＳＴ１）および読み出し輝度信号（ＶＳＩＧ１）または読み出し輝度信号（ＶＳＩＧ１）および読み出しリセット信号（ＶＲＳＴ１）を出力ノードＮＤ２１に出力する。
【００３６】
ソースフォロワトランジスタＳＦ１−ＴｒのゲートにはフローティングディフュージョンＦＤ２１が接続され、選択トランジスタＳＥＬ１−Ｔｒは制御線を通じてゲートに印加される制御信号ＳＥＬにより制御される。
選択トランジスタＳＥＬ１−Ｔｒは、制御信号ＳＥＬがＨレベルの選択期間に選択されて導通状態となる。これにより、ソースフォロワトランジスタＳＦ１−ＴｒはフローティングディフュージョンＦＤ２１の電荷を電荷量に応じた電圧信号に変換した読み出しリセット信号（ＶＲＳＴ１）および読み出し輝度信号（ＶＳＩＧ１）を第１の垂直信号線ＬＳＧＮ１１に出力する。
【００３７】
第１の画素２１の信号保持部２１２は、基本的に、定電流源Ｉｂｉａｓ３が接続されている入力部２１２１、サンプルホールド部２１２２、出力部２１２３、ノードＮＤ２２〜ＮＤ２４を含んで構成されている。
【００３８】
定電流源Ｉｂｉａｓ３は、ノードＮＤ２２と基準電位ＶＳＳとの間に接続され、たとえばグローバルシャッタ期間中の所定の期間にオン状態に制御される。
【００３９】
なお、定電流源Ｉｂｉａｓ３の代わりに、ノードＮＤ２２と基準電位ＶＳＳとの間に接続され、たとえばグローバルシャッタ期間中の所定の期間にオン状態に制御されるスイッチ素子を設けてもよい。
【００４０】
サンプルホールド部２１２２は、第２の期間であるグローバルシャッタ期間に、サンプルホールド部２１２２の信号保持キャパシタを光電変換読み出し部２１１の出力ノードＮＤ２１と選択的に接続するスイッチ素子ＳＷ２１、第１の画素２１の光電変換読み出し部２１１の出力ノードＮＤ２１から出力される信号を保持可能な信号保持キャパシタＣ２１，Ｃ２２と、ノーＮＤ２４をリセットするためのリセットトランジスタＲＳＴ３−Ｔｒを有する。
スイッチ素子ＳＷ２１の端子ａが第３の信号線ＬＳＧＮ１３に接続された入力ノードＮＤ２２と接続され、端子ｂがサンプルホールド部２１２２側と接続されたノードＮＤ２３に接続されている。
スイッチ素子ＳＷ２１は、たとえば信号ｓｗ１がハイレベルの期間に端子ａとｂが接続されて導通状態となる。
信号保持キャパシタＣ２１は、ノードＮＤ２３とノードＮＤ２４との間に接続されている。
信号保持キャパシタＣ２２は、ノードＮＤ２４と基準電位ＶＳＳとの間に接続されている。
【００４１】
リセットトランジスタＲＳＴ３−Ｔｒは、電源電位ＶＤＤとノードＮＤ２４との間に接続され、制御線を通じてゲートに印加される制御信号ＲＳＴ３により制御される。
リセットトランジスタＲＳＴ３−Ｔｒは、制御信号ＲＳＴ３がＨレベルのリセット期間に選択されて導通状態となり、ノードＮＤ２４（およびキャパシタＣ２１、Ｃ２２）を電源電圧ＶＤＤの電位にリセットする。
【００４２】
出力部２１２３は、第２の期間であるグローバルシャッタ期間に信号保持キャパシタＣ２１、Ｃ２２に保持された信号を保持電圧に応じて出力するソースフォロワトランジスタＳＦ３−Ｔｒを含み、保持した信号を選択的に選択トランジスタＳＥＬ３−Ｔｒを介して定電流源Ｉｂｉａｓ１により駆動される第２の垂直信号線ＬＳＧＮ１２に出力する。
【００４３】
ソースフォロワトランジスタＳＦ３−Ｔｒと選択トランジスタＳＥＬ３−Ｔｒは、電源電位ＶＤＤと定電流源Ｉｂｉａｓ１により駆動される第２の垂直信号線ＬＳＧＮ１２の間に直列に接続されている。
【００４４】
ソースフォロワトランジスタＳＦ３−ＴｒのゲートにはノードＮＤ２４が接続され、選択トランジスタＳＥＬ３−Ｔｒは制御線を通じてゲートに印加される制御信号ＳＥＬ３により制御される。
選択トランジスタＳＥＬ３−Ｔｒは、制御信号ＳＥＬ３がＨレベルの選択期間に選択されて導通状態となる。これにより、ソースフォロワトランジスタＳＦ３−Ｔｒは信号保持キャパシタＣ２１、Ｃ２２の保持電圧に応じた列出力の読み出し電圧（ＶＲＳＴ，ＶＳＩＧ）を第２の垂直信号線ＬＳＧＮ１２に出力する。
【００４５】
なお、上述した信号保持部２１２の構成は、一例であり、第２の期間であるグローバルシャッタ期間に、上述した光電変換読み出し部２１１の出力する読み出し輝度信号(ＶＳＩＧ１)および読み出しリセット信号（ＶＲＳＴ１）を保持する機能を備える回路であればその構成を問わない。
【００４６】
画素部２０に配置される第２の画素２２は、光電変換読み出し部２２１を含んで構成されている。
第２の画素２２の光電変換読み出し部２２１は、上述した第１の画素２１の光電変換読み出し部２１１と同様の構成を有する。
【００４７】
すなわち、第２の画素２２の光電変換読み出し部２２１は、フォトダイオード（光電変換素子）と画素内アンプとを含んで構成される。
具体的には、この光電変換読み出し部２２１は、たとえば光電変換素子であるフォトダイオードＰＤ２２を有する。
このフォトダイオードＰＤ２２に対して、転送素子としての転送トランジスタＴＧ２−Ｔｒ、リセット素子としてのリセットトランジスタＲＳＴ２−Ｔｒ、ソースフォロワ素子としてのソースフォロワトランジスタＳＦ２−Ｔｒ、および選択素子(選択スイッチ)としての選択トランジスタＳＥＬ２−Ｔｒをそれぞれ一つずつ有する。
このように、第１の実施形態に係る第２の画素２２の光電変換読み出し部２２１は、転送トランジスタＴＧ２−Ｔｒ、リセットトランジスタＲＳＴ２−Ｔｒ、ソースフォロワトランジスタＳＦ２−Ｔｒ、および選択トランジスタＳＥＬ２−Ｔｒの４トランジスタ（４Ｔｒ）を含んで構成されている。
【００４８】
本第１の実施形態に係る光電変換読み出し部２２１は、ローリングシャッタモード時に読み出しリセット信号(信号電圧)（ＶＲＳＴ２）および読み出し輝度信号(信号電圧)（ＶＳＩＧ２）を第１の垂直信号線ＬＳＧＮ１１に出力する。
【００４９】
フォトダイオードＰＤ２２は、入射光量に応じた量の信号電荷（ここでは電子）を発生し、蓄積する。
信号電荷は電子であり、各トランジスタがｎ型トランジスタである場合について説明するが、信号電荷が正孔（ホール）であったり、各トランジスタがｐ型トランジスタであっても構わない。
また、本実施形態は、複数のフォトダイオードと転送トランジスタ間で、各トランジスタを共有している場合にも有効である。
【００５０】
光電変換読み出し部２２１の転送トランジスタＴＧ２−Ｔｒは、フォトダイオードＰＤ２２とフローティングディフュージョンＦＤ２２の間に接続され、制御線を通じてゲートに印加される制御信号ＴＧにより制御される。
転送トランジスタＴＧ２−Ｔｒは、制御信号ＴＧがＨレベルの転送期間に選択されて導通状態となり、フォトダイオードＰＤ２２で光電変換され蓄積された電荷（電子）をフローティングディフュージョンＦＤ２２に転送する。
【００５１】
リセットトランジスタＲＳＴ２−Ｔｒは、電源電位ＶＤＤとフローティングディフュージョンＦＤ２２の間に接続され、制御線を通じてゲートに印加される制御信号ＲＳＴにより制御される。
リセットトランジスタＲＳＴ２−Ｔｒは、制御信号ＲＳＴがＨレベルのリセット期間に選択されて導通状態となり、フローティングディフュージョンＦＤ２２を電源電圧ＶＤＤの電位にリセットする。
【００５２】
ソースフォロワトランジスタＳＦ２−Ｔｒと選択トランジスタＳＥＬ２−Ｔｒは、電源電位ＶＤＤと定電流源Ｉｂｉａｓ１により駆動される第１の垂直信号線ＬＳＧＮ１１の間に直列に接続されている。
【００５３】
ソースフォロワトランジスタＳＦ２−ＴｒのゲートにはフローティングディフュージョンＦＤ２２が接続され、選択トランジスタＳＥＬ２−Ｔｒは制御線を通じてゲートに印加される制御信号ＳＥＬにより制御される。
選択トランジスタＳＥＬ２−Ｔｒは、制御信号ＳＥＬがＨレベルの選択期間に選択されて導通状態となる。これにより、ソースフォロワトランジスタＳＦ２−ＴｒはフローティングディフュージョンＦＤ２２の電荷を電荷量に応じた電圧信号に変換した列出力の読み出しリセット信号（ＶＲＳＴ２）および読み出し輝度信号（ＶＳＩＧ２）を第１の垂直信号線ＬＳＧＮ１１に出力する。
【００５４】
本第１の実施形態に係る画素部２０は、以上のような構成を有する第１の画素２１および第２の画素２２が、たとえば図３に示すように、画素アレイとして配列され、複数の画素アレイが組み合わされて構成されている。
【００５５】
図３は、本発明の第１の実施形態に係る固体撮像装置１０の画素部２０における画素アレイについて説明するための図である。
【００５６】
第１の実施形態に係る固体撮像装置１０の画素部２０は、第１の画素アレイ２３０、保持部アレイ２４０、上側の第２の画素アレイ２５０−１、および下側の第２の画素アレイ２５０−２を含んで構成されている。
【００５７】
第１の画素アレイ２３０は、複数の第１の画素２１の光電変換読み出し部２１１がＮ行×Ｍ列の２次元の行列状（マトリクス状）に配列されている。
第１の画素アレイ２３０は、たとえば１６：９のアスペクト比の画像が出力可能なように、複数の第１の画素２１の光電変換読み出し部２１１がＮ行×Ｍ列の２次元の行列状（マトリクス状）に配列されている。
【００５８】
保持部アレイ２４０は、複数の第１の画素２１の信号保持部２１２が、第１の画素アレイ２３０に対応してＮ行×Ｍ列の２次元の行列状（マトリクス状）に配列されている。
保持部アレイ２４０は、第１の画素アレイ２３０と同様に、たとえば１６：９のアスペクト比の画像が出力可能なように、複数の第１の画素２１の信号保持部２１２がＮ行×Ｍ列の２次元の行列状（マトリクス状）に配列されている。
【００５９】
上側の第２の画素アレイ２５０−１は、複数の第２の画素２２の光電変換読み出し部２２１がＰ（Ｐ＜Ｎ）行×Ｍ列の２次元の行列状（マトリクス状）に配列されている。
【００６０】
同様に、下側の第２の画素アレイ２５０−２は、複数の第２の画素２２の光電変換読み出し部２２１がＰ（Ｐ＜Ｎ）行×Ｍ列の２次元の行列状（マトリクス状）に配列されている。
【００６１】
図３の例において、第２の画素アレイ２５０−１，２５０−２は、第１の画素アレイ２３０の第１の垂直信号線ＬＳＧＮ１１の配線方向の両側（上側および下側）に配置されている。なお、第２の画素アレイ２５０は、第１の画素アレイ２３０の第１の垂直信号線ＬＳＧＮ１１の配線方向の両側のうち少なくとも一方側に配置されていてもよい。
【００６２】
第２の画素アレイ２５０−１，２５０−２は、ローリングシャッタモード時に、第１の画素アレイ２３０とともに、アクティブとされ、全体としてたとえば１：１のアスペクト比の画像を出力可能なように、複数の第２の画素２２の光電変換読み出し部２２１がＰ（Ｐ＜Ｎ）行×Ｍ列の２次元の行列状（マトリクス状）に配列されている。上記アスペクト比は４：３など任意の比率でも良い。
【００６３】
なお、ローリングシャッタモード時には、第１の画素アレイ２３０を電子式手ぶれ補正用の領域として利用し、１６：９のアスペクト比の画像を出力するようにしてもよい。
【００６４】
また、第１の画素アレイ２３０と第２の画素アレイ２５０−１，２５０−２の同一列の光電変換読み出し部２１１は、共通の第１の垂直信号線ＬＳＧＮ１１に接続されている。
【００６５】
固体撮像装置１０が、後述するように、第１の基板（上基板）と第２の基板（下基板）の積層構造を有する場合、第１の基板に第１の画素アレイ２３０と第２の画素アレイ２５０−１，２５０−２が形成され、第２の基板に保持部アレイ２４０が第１の画素アレイ２３０と対向するように形成される。
【００６６】
画素部２０は、読み出し部７０の制御の下、第１の動作であるローリングシャッタモード時には、第１の画素アレイ２３０および第２の画素アレイ２５０−１，２５０−２をアクティブにして順次画素がアクセスされて画素信号の読み出しが行単位で行われる。
【００６７】
また、画素部２０は、読み出し部７０の制御の下、第２の動作であるグローバルシャッタモード時には、第１の画素アレイ２３０および第２の画素アレイ２５０−１，２５０−２の光電変換読み出し部２２１における選択トランジスタＳＥＬ１−Ｔｒ，ＳＥＬ２−Ｔｒを非選択状態とした状態（信号ＳＥＬがローレベル）で、第１の画素アレイ２３０および保持部アレイ２４０をアクティブにして画素信号の読み出しが行われる。
【００６８】
画素部２０において、たとえば転送トランジスタＴＧ−Ｔｒ、リセットトランジスタＲＳＴ−Ｔｒ、および選択トランジスタＳＥＬ−Ｔｒの各ゲートが行単位で接続されていることから、１行分の各画素について同時並列的に行われる。
【００６９】
画素部２０には、画素が（Ｎ＋２Ｐ）行×Ｍ列配置されているので、各制御線ＬＳＥＬ、ＬＲＳＴ、ＬＴＧはそれぞれ（Ｎ＋２Ｐ）本、第１の垂直信号線ＬＳＧＮ１１および第２の垂直信号線ＬＳＧＮ１２はそれぞれＭ本ある。
【００７０】
垂直走査回路３０は、タイミング制御回路６０の制御に応じてシャッタ行および読み出し行において行走査制御線を通して第１の画素２１の光電変換読み出し部２１１および信号保持部２１２、並びに第２の画素２２の光電変換読み出し部２２１の駆動を行う。
また、垂直走査回路３０は、アドレス信号に従い、信号の読み出しを行うリード行と、フォトダイオードＰＤに蓄積された電荷をリセットするシャッタ行の行アドレスの行選択信号を出力する。
【００７１】
カラム読み出し回路４０は、画素部２０の各列出力に対応して配置された複数の列(カラム)信号処理回路（図示せず）を含み、複数の列信号処理回路で列並列処理が可能に構成されてもよい。
カラム読み出し回路４０は、第１の動作であるローリングシャッタモード時に、第１の垂直信号線ＬＳＧＮ１１に、第１の画素２１の光電変換読み出し部２１１および第２の画素２２の光電変換読み出し部２２１から読み出された第１の画素信号ｐｉｘｏｕｔ１（ＶＳＬ１）、並びに、第２の動作であるグローバルシャッタモード時に、第２の垂直信号線ＬＳＧＮ１２に、第１の画素２１の信号保持部２１２から読み出された第２の画素信号ｐｉｘｏｕｔ２（ＶＳＬ２）に対して、増幅処理およびＡＤ変換処理を行う。
【００７２】
ここで、第１の画素信号ｐｉｘｏｕｔ１（ＶＳＬ１）は、第１の動作であるローリングシャッタモード時に画素（本例では第１の画素２１の光電変換読み出し部２１１および第２の画素２２の光電変換読み出し部２２１）から順に読み出される読み出しリセット信号ＶＲＳＴおよび読み出し輝度信号ＶＳＩＧを含む画素読み出し信号をいう。
第２の画素信号ｐｉｘｏｕｔ２（ＶＳＬ２）は、第２の動作であるグローバルシャッタモード時に画素（本例では第１の画素２１の光電変換読み出し部２１１、さらに信号保持部２１２）から順に読み出される読み出し輝度信号ＶＳＩＧおよび読み出しリセット信号ＶＲＳＴを含む画素読み出し信号をいう。
【００７３】
本第１の実施形態に係る固体撮像装置１０において、カラム読み出し回路４０は、動作モードや読み出し信号の信号形態(シングルエンドや差動等の信号)にかかわらず一つの回路構成で共用することが可能に形成されている。
【００７４】
カラム読み出し回路４０は、たとえば図４に示すように、アンプ（ＡＭＰ，増幅器）４１およびＡＤＣ（アナログデジタルコンバータ；ＡＤ変換器）４２を含んで構成される。
カラム読み出し回路４０は、図５に関連付けて説明するように、第１の画素信号ｐｉｘｏｕｔ１（ＶＳＬ１）および第２の画素信号ｐｉｘｏｕｔ２（ＶＳＬ２）を増幅する増幅部４２０、並びに、増幅部４２０で増幅された画素部２０の各列出力のアナログ読み出し信号ＶＳＬ１、ＶＳＬ２をデジタル信号に変換するＡＤ変換器を含むＡＤ変換部４３０により構成されている。
【００７５】
本第１の実施形態において、カラム読み出し回路４０は、たとえば各列の列信号処理回路に、第１の垂直信号線ＬＳＧＮ１１を伝送された信号と第２の垂直信号線ＬＳＧＮ１２を伝送された信号を動作モードに応じて選択的に入力させる回路が配置されている。
【００７６】
図５は、本発明の第１の実施形態に係る固体撮像装置のカラム読み出し回路の構成例を示す回路図である。
【００７７】
カラム読み出し回路４０は、図５に示すように、第１の画素信号ｐｉｘｏｕｔ１（ＶＳＬ１）、第２の画素信号ｐｉｘｏｕｔ２（ＶＳＬ２）を増幅する増幅部４２０、および増幅部４２０で増幅された画素信号を、探索信号（たとえばＶｒａｍｐ）に関連付けてアナログ信号からデジタル信号に変換するＡＤ変換部４３０が縦続接続されて構成されている。
また、カラム読み出し回路４０は、入力段にモード信号ＭＯＤｘ（ｘ＝１，２，３，４，・・）に応じて画素の読み出し信号ｐｉｘｏｕｔを、増幅部４２０に配置される演算増幅器の２つの入力端子に選択的に入力させる入力部４４０が配置されている。
【００７８】
増幅部４２０は、第１の演算増幅器（以下、オペアンプという）４２１、第１のサンプリングキャパシタ（入力キャパシタ）Ｃｓ１、第１の帰還キャパシタ（フィードバックキャパシタ）Ｃｆ１、第２のサンプリングキャパシタＣｓ２、第２の帰還キャパシタＣｆ２、第１のスイッチ部ＳＷ４２１、第２のスイッチ部ＳＷ４２２、第１のオートゼロスイッチ部ＳＷ４２３、出力ノードＮＤ４２１、オフセット電位ＶＯＳ、および参照電位Ｖｒｅｆを含んで構成されている。
【００７９】
第１のオペアンプ４２１は、第１の入力端子、本実施形態では反転入力端子（−）、および第２の入力端子、本実施形態では非反転入力端子（＋）の２つの入力端子を有し、第１の入力端子（−）への入力電圧Ｖｉｎ１と第２の入力端子（＋）への入力電圧Ｖｉｎ２の差分をゲインＡ０倍して（増幅して）アンプ出力ａｍｐｏｕｔを得る。ここで、ゲイン（A0）が十分に高ければ、第１のスイッチ部ＳＷ４２１または第１のオートゼロスイッチ部ＳＷ４２３を介して負帰還回路が構成される時に、第１の入力端子（−）と第２の入力端子（＋）は仮想接地される。
第１のオペアンプ４２１の出力端子は、出力ノードＮＤ４２１に接続されている。
【００８０】
第１のサンプリングキャパシタＣｓ１は、第１の画素信号または第２の画素信号の入力ライン端としての入力部４４０の第１の出力端子ＴＯ１と第１のオペアンプ４２１の第１の入力端子（−）との間に接続されている。
【００８１】
第２のサンプリングキャパシタＣｓ２は、第１の画素信号または第２の画素信号の入力ライン端としての入力部４４０の第２の出力端子ＴＯ２と第１のオペアンプ４２１の第２の入力端子（＋）との間に接続されている。
【００８２】
入力部４４０の第１の出力端子ＴＯ１からは、４つのモード信号ＭＯＤ１〜ＭＯＤ４に応じて以下の画素信号（信号電圧）が供給される。
第１のモード信号ＭＯＤ１のときは、ローリングシャッタモード時のシングルエンドの第１の画素信号ｐｉｘｏｕｔ１が、入力部４４０の第１の出力端子ＴＯ１から供給される。
第２のモード信号ＭＯＤ２のときは、グローバルシャッタモード時のシングルエンドの第２の画素信号ｐｉｘｏｕｔ２が、入力部４４０の第１の出力端子ＴＯ１から供給される。
第３のモード信号ＭＯＤ３のときは、差動ローリングシャッタモード時の差動信号のうちの一方の第１の画素信号ｐｉｘｏｕｔ１ｄ１が、入力部４４０の第１の出力端子ＴＯ１から供給される。
第４のモード信号ＭＯＤ４のときは、差動グローバルシャッタモード時の差動信号のうちの一方の第２の画素信号ｐｉｘｏｕｔ２ｄ１が、入力部４４０の第１の出力端子ＴＯ１から供給される。
【００８３】
入力部４４０の第２の出力端子ＴＯ２からは、４つのモード信号ＭＯＤ１〜ＭＯＤ４に応じて以下の画素信号（信号電圧）が供給される。
第１のモード信号ＭＯＤ１のときは、画素信号は入力部４４０の第２の出力端子ＴＯ２から供給されない。
第２のモード信号ＭＯＤ２のときは、画素信号は入力部４４０の第２の出力端子ＴＯ２から供給されない。
第３のモード信号ＭＯＤ３のときは、差動ローリングシャッタモード時の差動信号のうちの他方の第１の画素信号ｐｉｘｏｕｔ１ｄ２が、入力部４４０の第２の出力端子ＴＯ２から供給される。
第４のモード信号ＭＯＤ４のときは、差動グローバルシャッタモード時の差動信号のうちの他方の第２の画素信号ｐｉｘｏｕｔ２ｄ２が、入力部４４０の第２の出力端子ＴＯ２から供給される。
【００８４】
第１の帰還キャパシタＣｆ１は、一方の電極端が第１のオペアンプ４２１の第１の入力端子（−）に接続され、他方の電極端が第１のスイッチ部ＳＷ４２１に接続されている。
【００８５】
第２の帰還キャパシタＣｆ２は、一方の電極端が第１のオペアンプ４２１の第２の入力端子（＋）に接続され、他方の電極端が基準電位ＶＳＳ（たとえばグランドＧＮＤ）に接続されている。
【００８６】
第１のスイッチ部ＳＷ４２１は、端子ａが第１のサンプリングキャパシタＣｆ１の他方の電極端に接続され、端子ｂが出力ノードＮＤ４２１（第１のオペアンプ４２１の出力端子）に接続され、端子ｃがオフセット電位ＶＯＳに接続されている。
第１のスイッチ部ＳＷ４２１は、たとえば制御信号ＣＫＯＳがローレベル（Ｌ）のときは端子ａを端子ｂと接続し、制御信号ＣＫＯＳがハイレベル（Ｈ）のときは端子ａを端子ｃと接続する。
【００８７】
本実施形態において、制御信号ＣＫＯＳは、入力部４４０に供給されるモード信号が、第１のモード信号ＭＯＤ１（シングルエンドのローリングシャッタモード）、第３のモード信号ＭＯＤ３（差動のローリングシャッタモード）、および第４のモード信号ＭＯＤ４（差動のグローバルシャッタモード）のときＬレベルで供給され、第２のモード信号ＭＯＤ２（シングルエンドのグローバルシャッタモード）のときクロックで供給される。
すなわち、第１の帰還キャパシタＣｆ１は、入力部４４０に供給されるモード信号が、第１のモード信号ＭＯＤ１（シングルエンドのローリングシャッタモード）、第３のモード信号ＭＯＤ３（差動のローリングシャッタモード）、および第４のモード信号ＭＯＤ４（差動のグローバルシャッタモード）のとき、第１のオペアンプ４２１の第１の入力端子（−）と出力ノードＮＤ４２１との間に接続される。
第１の帰還キャパシタＣｆ１は、入力部４４０に供給されるモード信号が、第２のモード信号ＭＯＤ２（シングルエンドのグローバルシャッタモード）のとき、第１のオペアンプ４２１の第１の入力端子（−）は、出力ノードＮＤ４２１と接続される状態と、オフセット電位ＶＯＳとの間に接続される状態を遷移する。
【００８８】
本第１の実施形態において、オフセット電位ＶＯＳは、参照電位Ｖｒｅｆより電圧Ｖｆｓ分高い値（ＶＯＳ＝Ｖｒｅｆ＋Ｖｆｓ）に設定される。
【００８９】
第２のスイッチ部ＳＷ４２２は、端子ａが第１のオペアンプ４２１の第２の入力端子（＋）に接続され、端子ｂが参照電位Ｖｒｅｆに接続されている。
第２のスイッチ部ＳＷ４２２は、制御信号ＶＲＥＦＳＨがクロックとして供給され、クロックがＨレベルのとき端子ａと端子ｂが導通状態（オン状態）に保持され、Ｌレベルのとき端子ａと端子ｂは非導通状態（オフ状態）に保持される。
第２のスイッチ部ＳＷ４２２は、入力部４４０に供給されるモード信号が、第１のモード信号ＭＯＤ１（シングルエンドのローリングシャッタモード）、第２のモード信号ＭＯＤ２（シングルエンドのグローバルシャッタモード）のとき、端子ａと端子ｂが導通状態（オン状態）に保持され、第３のモード信号ＭＯＤ３（差動のローリングシャッタモード）、第４のモード信号ＭＯＤ４（差動のグローバルシャッタモード）のとき、導通状態（オン状態）と非導通状態（オフ状態）を遷移される。
【００９０】
オートゼロスイッチ部ＳＷ４２３は、端子ａが第１のオペアンプ４２１の第１の入力端子（−）に接続され、端子ｂが出力ノードＮＤ４２１（第１のオペアンプ４２１の出力端子）に接続されている。
オートゼロスイッチ部ＳＷ４２３は、制御信号ＡＺ１がＨレベルのとき端子ａと端子ｂが導通状態（オン状態）に保持され、Ｌレベルのとき端子ａと端子ｂは非導通状態（オフ状態）に保持される。
第１のオペアンプ４２１は、オートゼロスイッチ部ＳＷ４２３が導通状態のとき、リセット状態となる。
【００９１】
ＡＤ変換部４３０は、第２のオペアンプ４３１、探索信号入力部４３２、サンプルホールドスイッチ部ＳＷ４３１、第３のサンプリングキャパシタＣｓ３、第２のオートゼロスイッチ部ＳＷ４３２、入力ノードＮＤ４３１、および出力ノードＮＤ４３２を含んで構成されている。
【００９２】
第２のオペアンプ４３１は、第１の入力端子、本実施形態では反転入力端子（−）、および第２の入力端子、本実施形態では非反転入力端子（＋）の２つの入力端子を有する。
第２のオペアンプ４３１の第１の入力端子（−）に供給される入力信号電圧Ｖｃｍｐは、ＡＤ変換中には、第３のサンプリングキャパシタＣｓ３に保持された電圧、第４のサンプリングキャパシタＣｓ４に保持された電圧、および探索信号入力部４３２による探索信号Ｖｒａｍｐを合成した信号電圧である。
【００９３】
ここでは、探索信号Ｖｒａｍｐは、ある傾きを持った線形に変化するスロープ波形の信号である。
本例では、探索信号Ｖｒａｍｐとしては、たとえば図５中の第１の探索信号Ｖｒａｍｐ１のように左側がレベルが高く右側がレベルが低い右下がりのスロープ波形として供給される。
また、本例では、探索信号Ｖｒａｍｐとしては、たとえば図５中の第２の探索信号Ｖｒａｍｐ２のように左側がレベルが低く右側がレベルが高い右上がりのスロープ波形として供給される。
第１の探索信号Ｖｒａｍｐ１と第２の探索信号Ｖｒａｍｐ２は、探索レベル、ここではスロープ波形のレベルが反転した関係にある。
【００９４】
本実施形態において、探索信号Ｖｒａｍｐとして、入力部４４０に供給されるモード信号が、第１のモード信号ＭＯＤ１（シングルエンドのローリングシャッタモード）、第３のモード信号ＭＯＤ３（差動のローリングシャッタモード）、第４のモード信号ＭＯＤ４（差動のグローバルシャッタモード）のとき第１の探索信号Ｖｒａｍｐ１が探索信号入力部４３２に供給される。
一方、本実施形態において、探索信号Ｖｒａｍｐとして、入力部４４０に供給されるモード信号が、第２のモード信号ＭＯＤ２（シングルエンドのグローバルシャッタモード）のとき第２の探索信号Ｖｒａｍｐ２が探索信号入力部４３２に供給される。
【００９５】
図５の探索信号入力部４３２は、第４のサンプリングキャパシタ(入力キャパシタ)Ｃｓ４を含んで構成されている。
第４のサンプリングキャパシタＣｓ４は、入力ノードＮＤ４３１と探索信号Ｖｒａｍｐの供給ラインとの間に接続されている。
【００９６】
第２のオペアンプ４３１は、第１の入力端子（−）に第３のサンプリングキャパシタＣｓ３を介して入力される入力信号電圧Ｖｃｍｐと第２の入力端子（＋）に供給される参照電位Ｖｒｅｆ２とを比較し、入力信号電圧Ｖｃｍｐが参照電位Ｖｒｅｆ２と交差すると、比較出力信号ｃｍｐｏｕｔをＬレベルからＨレベルに、あるいはＨレベルからＬレベルに切り替える。この交差するまでの時間を図示しないカウンタで測定することにより、ＡＤ変換が行われる。
このように、第２のオペアンプ４３１は、比較器として機能する。
【００９７】
第３のサンプリングキャパシタ（入力キャパシタ）Ｃｓ３は、入力ノードＮＤ４３１と第２のオペアンプ４３１の第１の入力端子（−）との間に接続されている。
【００９８】
サンプルホールドスイッチ部ＳＷ４３１は、端子ａが増幅部４２０の出力ノードＮＤ４２１に接続され、端子ｂが入力ノードＮＤ４３１に接続されている。
サンプルホールドスイッチ部ＳＷ４３１は、たとえば制御信号ＳＨがＨレベルのとき端子ａと端子ｂが導通状態（オン状態）に保持され、Ｌレベルのとき端子ａと端子ｂは非導通状態（オフ状態）に保持される。
ＡＤ変換部４３０は、サンプルホールドスイッチ部ＳＷ４３１が導通状態のときに、増幅部４２０のアンプ出力ａｍｐｏｕｔを入力ノードＮＤ４３１に入力させる。
【００９９】
オートゼロスイッチ部ＳＷ４３２は、たとえば端子ａが第２のオペアンプ４３１の第１の入力端子（−）に接続され、端子ｂが出力ノードＮＤ４３２（第２のオペアンプ４３１の出力端子）に接続されている。
オートゼロスイッチ部ＳＷ４３２は、制御信号ＡＺ２がＨレベルのとき端子ａと端子ｂが導通状態（オン状態）に保持され、Ｌレベルのとき端子ａと端子ｂは非導通状態（オフ状態）に保持される。
第２のオペアンプ４３１は、オートゼロスイッチ部ＳＷ４３２が導通状態のとき、リセット状態となる。
【０１００】
以上の構成を有するカラム読み出し回路４０においては、第１のモード信号ＭＯＤ１に応じたシングルエンド信号の第１の画素信号ｐｉｘｏｕｔ１（ＶＳＬ１）が増幅部４２０の第１のサンプリングキャパシタＣｓ１に入力される場合、増幅部４２０の第１の帰還キャパシタＣｆ１は第１のスイッチ部ＳＷ４２１により出力ノードＮＤ４２１（第１のオペアンプ４２１の出力端子）に接続され、第１のオペアンプ４２１の第２の入力端子（＋）が参照電位Ｖｒｅｆに接続される。
このとき、ＡＤ変換部４３０には、探索信号入力部４３２を通して右下がりのスロープ波形の第１の探索信号Ｖｒａｍｐ１が供給される。
【０１０１】
また、カラム読み出し回路４０においては、第２のモード信号ＭＯＤ２に応じたシングルエンド信号の第２の画素信号ｐｉｘｏｕｔ２（ＶＳＬ２）が増幅部４２０第１のサンプリングキャパシタＣｓ１に入力される場合、増幅部４２０の帰還キャパシタＣｆ１は第１のスイッチ部ＳＷ４２１によりオフセット電位ＶＯＳまたは出力ノードＮＤ４２１（第１のオペアンプ４２１の出力端子）に接続され、第１のオペアンプ４２１の第２の入力端子（＋）が参照電位Ｖｒｅｆに接続される。
このとき、ＡＤ変換部４３０には、探索信号入力部４３２を通して第１の探索信号Ｖｒａｍｐ１とはレベルが反転した関係にある右上がりのスロープ波形の第２の探索信号Ｖｒａｍｐ２が供給される。
【０１０２】
また、カラム読み出し回路４０においては、第３のモード信号ＭＯＤ３に応じた差動信号の第１の画素信号ｐｉｘｏｕｔ１ｄ１（ＶＳＬ１Ｄ１）、ｐｉｘｏｕｔ１ｄ２（ＶＳＬ１Ｄ２）が増幅部４２０の第１のサンプリングキャパシタＣｓ１および第２のサンプリングキャパシタＣｓ２に入力される場合、増幅部４２０の帰還キャパシタＣｆ１は第１のスイッチ部ＳＷ４２１により出力ノードＮＤ４２１（第１のオペアンプ４２１の出力端子）に接続される。
このとき、ＡＤ変換部４３０には、探索信号入力部４３２を通して右下がりのスロープ波形の第１の探索信号Ｖｒａｍｐ１が供給される。
【０１０３】
また、カラム読み出し回路４０においては、第４のモード信号ＭＯＤ４に応じた差動信号の第２の画素信号ｐｉｘｏｕｔ２ｄ１（ＶＳＬ２Ｄ１）、ｐｉｘｏｕｔ２ｄ２（ＶＳＬ２Ｄ２）が増幅部４２０の第１のサンプリングキャパシタＣｓ１および第２のサンプリングキャパシタＣｓ２に入力される場合、増幅部４２０の帰還キャパシタＣｆ１は第１のスイッチ部ＳＷ４２１により出力ノードＮＤ４２１（第１のオペアンプ４２１の出力端子）に接続される。
このとき、ＡＤ変換部４３０には、探索信号入力部４３２を通して右下がりのスロープ波形の第１の探索信号Ｖｒａｍｐ１が供給される。
【０１０４】
このように、本第１の実施形態のカラム読み出し回路４０は、第１のモード信号ＭＯＤ１、第２のモード信号ＭＯＤ２、第３のモード信号ＭＯＤ３、および第４のモード信号ＭＯＤ４に応じた画素信号を処理可能に構成されている。
ただし、本第１の実施形態において、画素部２０は第１のモード信号ＭＯＤ１および第２のモード信号ＭＯＤ２に応じた画素信号を生成するように構成されている。
したがって、本第１の実施形態のカラム読み出し回路４０は、第１のモード信号ＭＯＤ１に応じたローリングシャッタモード時のシングルエンドの第１の画素信号ｐｉｘｏｕｔ１（ＶＳＬ１）、および第２のモード信号ＭＯＤ２に応じたグローバルシャッタモード時のシングルエンドの第２の画素信号ｐｉｘｏｕｔ２（ＶＳＬ２）を処理することになる。
【０１０５】
水平走査回路５０は、カラム読み出し回路４０のＡＤＣ等の複数の列信号処理回路で処理された信号を走査して水平方向に転送し、図示しない信号処理回路に出力する。
【０１０６】
タイミング制御回路６０は、画素部２０、垂直走査回路３０、カラム読み出し回路４０、水平走査回路５０等の信号処理に必要なタイミング信号を生成する。
【０１０７】
本第１の実施形態において、読み出し部７０は、第１の動作であるローリングシャッタモード時に、第１の画素アレイ２３０および第２の画素アレイ２５０−１，２５０−２をアクティブにして順次画素をアクセスさせて、シングルエンドの第１の画素信号ｐｉｘｏｕｔ１の読み出しを行単位で行う。
【０１０８】
本第１の実施形態において、読み出し部７０は、第２の動作であるグローバルシャッタモード時に、第１の画素アレイ２３０および第２の画素アレイ２５０−１，２５０−２の光電変換読み出し部２２１における選択トランジスタＳＥＬ１−Ｔｒ．ＳＥＬ２−Ｔｒを非選択状態とした状態（信号ＳＥＬがローレベル）で、第１の画素アレイ２３０および保持部アレイ２４０をアクティブにして、シングルエンドの第２の画素信号ｐｉｘｏｕｔ２の読み出しを行う。
【０１０９】
（固体撮像装置１０の積層構造）
次に、本第１の実施形態に係る固体撮像装置１０の積層構造について説明する。
【０１１０】
図６は、本第１の実施形態に係る固体撮像装置１０の積層構造について説明するための図である。
【０１１１】
本第１の実施形態に係る固体撮像装置１０は、第１の基板（上基板）１１０と第２の基板（下基板）１２０の積層構造を有する。
固体撮像装置１０は、たとえばウェハレベルで貼り合わせた後、ダイシングで切り出した積層構造の撮像装置として形成される。
本例では、第２の基板１２０上に第１の基板１１０が積層された構造を有する。
【０１１２】
第１の基板１１０には、その中央部を中心として画素部２０の各第１の画素２１の光電変換読み出し部２１１が配列された第１の画素アレイ２３０が形成され、第１の画素アレイ２３０の第１の垂直信号線ＬＳＧＮ１１の配線方向の両側（上側および下側）に第２の画素アレイ２５０−１，２５０−２が形成されている。
また、第１の基板１１０には、第１の垂直信号線ＬＳＧＮ１１が形成されている。
【０１１３】
このように、本第１の実施形態においては、第１の基板１１０には、第１の画素２１の光電変換読み出し部２１１および第２の画素２２の光電変換読み出し部２２１が行列状に形成されている。
【０１１４】
第２の基板１２０には、その中央部を中心として第１の画素アレイ２３０の各光電変換読み出し部２１１の出力ノードＮＤ２１と接続される各第１の画素２１の信号保持部２１２がマトリクス状に配列された保持部アレイ２４０（領域１２１）および第２の垂直信号線ＬＳＧＮ１２が形成されている。
そして、保持部アレイ２４０の周囲、図６の例では、図中の上側および下側にカラム読み出し回路４０用の領域１２２，１２３が形成されている。なお、カラム読み出し回路４０は、保持部アレイ２４０の領域１２１の上側および下側のいずれかに配置されるように構成してもよい。
また、保持部アレイ２４０の側部側に垂直走査回路３０用の領域１２４や、デジタル系や出力系の領域１２５が形成されている。
また、第２の基板１２０には、垂直走査回路３０、水平走査回路５０、およびタイミング制御回路６０も形成されてもよい。
【０１１５】
このような積層構造において、第１の基板１１０の第１の画素アレイ２３０の各光電変換読み出し部２１１の出力ノードＮＤ２１と第２の基板１２０の各第１の画素２１の信号保持部２１２の入力ノードＮＤ２２とが、たとえば図２に示すように、それぞれビア（Ｄｉｅ−ｔｏ−Ｄｉｅ  Ｖｉａ）やマイクロバンプ等を用いて電気的な接続が行われている。
また、第１の基板１１０の第１の垂直信号線ＬＳＧＮ１１と第２の基板１２０のカラム読み出し回路４０の入力部とが、たとえば図２に示すように、それぞれビア（Ｄｉｅ−ｔｏ−Ｄｉｅ  Ｖｉａ）やマイクロバンプ等を用いて電気的な接続が行われている。
【０１１６】
（固体撮像装置１０の読み出し動作）
以上、固体撮像装置１０の各部の特徴的な構成および機能について説明した。
次に、本第１の実施形態に係る固体撮像装置１０のローリングシャッタモード時のシングルエンドの第１の画素信号およびグローバルシャッタモード時のシングルエンドの第２の画素信号の読み出し動作等について詳述する。
【０１１７】
（ローリングシャッタモード時の読み出し動作）
次に、ローリングシャッタモード時の読み出し動作について説明する。
図７（Ａ）〜（Ｄ）は、本第１の実施形態に係る固体撮像装置のローリングシャッタモード時の主として画素部における読み出し動作を説明するためのタイミングチャートである。
図８（Ａ）〜（Ｌ）は、本第１の実施形態に係る固体撮像装置のローリングシャッタモード時の主としてカラム読み出し回路における読み出し動作を説明するためのタイミングチャートである。
【０１１８】
図７（Ａ）は第１の画素２１の光電変換読み出し部２１１および第２の画素２２の光電変換読み出し部２２１の選択トランジスタＳＥＬ１−Ｔｒ、ＳＥＬ２−Ｔｒの制御信号ＳＥＬを示している。図７（Ｂ）は第１の画素２１の光電変換読み出し部２１１および第２の画素２２の光電変換読み出し部２２１のリセットトランジスタＲＳＴ１−Ｔｒ、ＲＳＴ２−Ｔｒの制御信号ＲＳＴを示している。図７（Ｃ）は第１の画素２１の光電変換読み出し部２１１および第２の画素２２の光電変換読み出し部２２１の転送トランジスタＴＧ１−Ｔｒ、ＴＧ２−Ｔｒの制御信号ＴＧを示している。
図７（Ｄ）は第１の画素２１の信号保持部２１２のスイッチ素子ＳＷ２１の制御信号ｓｗ１、選択トランジスタＳＥＬ３−Ｔｒの制御信号ＳＥＬ３を示している。
【０１１９】
図８（Ａ）は画素およびカラム読み出し回路の等価回路を、図８（Ｂ）は第１の画素２１の光電変換読み出し部２１１および第２の画素２２の光電変換読み出し部２２１の選択トランジスタＳＥＬ１−Ｔｒ、ＳＥＬ２−Ｔｒの制御信号ＳＥＬを示している。図８（Ｃ）は第１の画素２１の光電変換読み出し部２１１および第２の画素２２の光電変換読み出し部２２１のリセットトランジスタＲＳＴ１−Ｔｒ、ＲＳＴ２−Ｔｒの制御信号ＲＳＴ、並びに、転送トランジスタＴＧ１−Ｔｒ、ＴＧ２−Ｔｒの制御信号ＴＧを示している。
図８（Ｄ）はローリングシャッタモード時のシングルエンドの第１の画素信号ｐｉｘｏｕｔ１を示し、図８（Ｅ）はオートゼロスイッチ部ＳＷ４２３の制御信号ＡＺ１を示し、図８（Ｆ）は第１のスイッチ部ＳＷ４２１の制御信号ＣＫＯＳを示し、図８（Ｇ）はサンプルホールドスイッチ部ＳＷ４３１の制御信号ＳＨを示し、図８（Ｈ）はオートゼロスイッチ部ＳＷ４３２の制御信号ＡＺ２を示している。
図８（Ｉ）は第１のオペアンプ４２１の出力信号（アンプ出力）ａｍｐｏｕｔを示し、図８（Ｊ）は第１の探索信号Ｖｒａｍｐ１を示し、図８（Ｋ）は第２のオペアンプ４３１の入力信号（信号電圧）Ｖｃｍｐを示し、図８（Ｌ）は第２のオペアンプ４３１の出力信号（比較出力）ｃｍｐｏｕｔを示している。
【０１２０】
なお、このローリングシャッタモード期間においては、保持部アレイ２４０のすべての信号保持部２１２の駆動を制御する、スイッチ素子ＳＷ２１の制御信号ｓｗ１、選択トランジスタＳＥＬ３−Ｔｒを制御する制御信号ＳＥＬ３はＬレベルに設定され、スイッチ素子ＳＷ２１、選択トランジスタＳＥＬ３−Ｔｒが非導通状態に制御されている。また、定電流源Ｉｂｉａｓ３はオフ状態に制御されている。
【０１２１】
すなわち、ローリングシャッタモード期間においては、第２の基板１２０に形成された保持部アレイ２４０の全ての信号保持部２１２はアクセスされない。
ローリングシャッタモード期間においては、第１の基板１１０に形成されただ第１の画素アレイ２３０および第２の画素アレイ２５０−１，２５０−２が行単位で順次にアクセスされる。
【０１２２】
ローリングシャッタモード期間においては、図７（Ａ）に示すように、第１の画素アレイ２３０または第２の画素アレイ２５０−１，２５０−２の中のある一行を選択するために、その選択された行の第１の画素アレイ２３０の各光電変換読み出し部２１１または第２の画素アレイ２５０−１，２５０−２の光電変換読み出し部２２１を制御(駆動)する制御信号ＳＥＬがＨレベルに設定されて画素の選択トランジスタＳＥＬ２−Ｔｒ（またはＳＥＬ１−Ｔｒ）が導通状態となる。
【０１２３】
この選択状態において、リセット期間ＰＲにリセットトランジスタＲＳＴ２−Ｔｒ(またはＲＳＴ１−Ｔｒ)が、制御線ＲＳＴがＨレベルの期間に選択されて導通状態となり、フローティングディフュージョンＦＤが電源電圧ＶＤＤの電位にリセットされる。
このリセット期間ＰＲが経過した後（リセットトランジスタＲＳＴ２−ＴｒまたはＲＳＴ１−Ｔｒが非導通状態）、転送期間ＰＴが開始されるまでの時刻ｔ１を含む期間が、リセット状態時の画素信号を読み出す第１読み出し期間となる。
【０１２４】
時刻ｔ１において、選択された行のソースフォロワトランジスタＳＦ２−Ｔｒ（またはＳＦ１−Ｔｒ）により、フローティングディフュージョンＦＤ２２（またはＦＤ２１）の電荷が電荷量に応じた電圧信号に変換され、列出力の読み出しリセット信号ＶＲＳＴとして第１の垂直信号線ＬＳＧＮ１１に直ちに出力され、カラム読み出し回路４０に供給される。
【０１２５】
ここで、第１読み出し期間が終了し、転送期間ＰＴとなる。
転送期間ＰＴに転送トランジスタＴＧ２−Ｔｒ（またはＴＧ１−Ｔｒ）が、制御信号ＴＧがハイレベル（Ｈ）の期間に選択されて導通状態となり、フォトダイオードＰＤ２２(またはＰＤ２１)で光電変換され蓄積された電荷（電子）がフローティングディフュージョンＦＤ２２（またはＦＤ２１）に転送される。
この転送期間ＰＴが経過した後（転送トランジスタＴＧ２−ＴｒまたはＴＧ１−Ｔｒが非導通状態）、フォトダイオードＰＤ２２（またはＰＤ２１）が光電変換して蓄積した電荷に応じた画素信号を読み出す時刻ｔ２を含む第２読み出し期間となる。
【０１２６】
第２読み出し期間が開始された時刻ｔ２において、選択された行のソースフォロワトランジスタＳＦ２−Ｔｒ（またはＳＦ１−Ｔｒ）により、フローティングディフュージョンＦＤ２２（またはＦＤ２１）の電荷が電荷量に応じた電圧信号に変換され、列出力の読み出し輝度信号ＶＳＩＧとして第１の垂直信号線ＬＳＧＮ１１に直ちに出力され、カラム読み出し回路４０に供給される。
【０１２７】
そして、たとえば読み出し部７０の一部を構成するカラム読み出し回路４０において、順次に供給される第１の画素信号ｐｉｘｏｕｔ１の読み出しリセット信号ＶＲＳＴと読み出し輝度信号ＶＳＩＧに対する増幅処理、ＡＤ変換処理が行われ、また、両信号の差分｛ＶＲＳＴ−ＶＳＩＧ｝がとられてＣＤＳ処理が行われる。
【０１２８】
より具体的には、ローリングシャッタモード期間においては、カラム読み出し回路４０の入力部４４０に対して第１のモード信号ＭＯＤ１が供給されている。
また、ローリングシャッタモード期間において、カラム読み出し回路４０の増幅部４２０の第１のスイッチ部ＳＷ４２１に対して制御信号ＣＫＯＳがＬレベルで供給される。これにより、第１のスイッチ部ＳＷ４２１は、端子ａを端子ｂとが接続されて、第１の帰還キャパシタＣｆ１は、第１のオペアンプ４２１の第１の入力端子（−）と出力ノードＮＤ４２１との間に接続される。
また、ローリングシャッタモード期間において、カラム読み出し回路４０の増幅部４２０の第２のスイッチ部ＳＷ４２２は、導通状態に保持され、第１のオペアンプ４２１の第２の入力端子（＋）が参照電位Ｖｒｅｆに接続されている。
【０１２９】
このような状態において、入力部４４０に第１の画素信号が入力され、ローリングシャッタモード時のシングルエンドの第１の画素信号ｐｉｘｏｕｔ１が、入力部４４０の第１の出力端子ＴＯ１から、第１のサンプリングキャパシタＣｓ１が接続された第１のオペアンプ４２１の第１の入力端子（−）側に供給される。
第１のオペアンプ４２１の第１の入力端子（−）側には、図８（Ｄ）に示すように、第１の画素２１の光電変換読み出し部２１１および第２の画素２２の光電変換読み出し部２２１から順に読み出されるシングルエンドの読み出しリセット信号ＶＲＳＴ、読み出し輝度信号ＶＳＩＧが順に供給される。
【０１３０】
そして、読み出しリセット信号ＶＲＳＴが入力されてから所定期間（リセット状態時の画素信号を読み出す第１読み出し期間が開始されてから所定の期間）、図８（Ｅ），（Ｇ），（Ｈ）に示すように、制御信号ＡＺ１、ＳＨ、およびＡＺ２がＨレベルに設定される。これにより、増幅部４２０のオートゼロスイッチ部ＳＷ４２３、ＡＤ変換部４３０のサンプルホールドスイッチ部ＳＷ４３１、およびオートゼロスイッチ部ＳＷ４３２が導通状態となる。
制御信号ＡＺ１、ＳＨ、およびＡＺ２がＨレベルに設定される期間としては、制御信号ＳＨ、ＡＺ２，ＡＺ１の順で長く設定される。
これにより、増幅部４２０の第１のオペアンプ４２１、およびＡＤ変換部４３０の第２のオペアンプ４３１がリセット状態となる。
その結果、増幅部４２０の第１のオペアンプ４２１の出力信号（アンプ出力）ａｍｐｏｕｔは、参照電位Ｖｒｅｆとなり、サンプルホールドスイッチ部ＳＷ４３１を通してＡＤ変換部４３０に転送され、第３のサンプリングキャパシタＣｓ３と第４のサンプリングキャパシタＣｓ４に保持される。
【０１３１】
次に、ＡＤ変換部４３０には、図８（Ｊ）に示すように、探索信号入力部４３２を通して右下がりのスロープ波形の第１の探索信号Ｖｒａｍｐ１が供給される。
そして、図８（Ｋ）に示すように、第４のサンプリングキャパシタＣｓ４に保持された電圧と探索信号入力部４３２による探索信号Ｖｒａｍｐ１を合成した信号電圧Ｖｃｍｐが第２のオペアンプ４３１の第１の入力端子（−）側に供給される。
第２のオペアンプ４３１においては、第１の入力端子（−）に第３のサンプリングキャパシタＣｓ３を介して入力される入力信号電圧Ｖｃｍｐと第２の入力端子（＋）に供給される参照電位Ｖｒｅｆ２とが比較され、参照電位Ｖｒｅｆ２と交差するまでの間、図８（Ｌ）に示すように、比較出力信号ｃｍｐｏｕｔがＨレベルで出力される。このＨレベル期間を図示しないカウンタに保持することで、ＡＤ変換を行う。
【０１３２】
第１読み出し期間が終了すると、増幅部４２０には読み出しリセット信号ＶＲＳＴより低電位の読み出し輝度信号ＶＳＩＧが供給される。
そして、第１のオペアンプ４２１の出力信号ａｍｐｏｕｔは、参照電位Ｖｒｅｆを基準に、読み出しリセット信号ＶＲＳＴと低電位の読み出し輝度信号ＶＳＩＧの差分に容量比倍Ｇを掛け合わせたレベル増幅された信号（Ｖｒｅｆ＋Ｇ＊（ＶＲＳＴ−ＶＳＩＧ））となる。
そして、転送期間後の所定期間、図８（Ｇ）に示すように、制御信号ＳＨがＨレベルに設定され、ＡＤ変換部４３０のサンプルホールドスイッチ部ＳＷ４３１が導通状態となる。
その結果、増幅部４２０の第１のオペアンプ４２１の出力信号（アンプ出力）ａｍｐｏｕｔは、信号（Ｖｒｅｆ＋Ｇ＊（ＶＲＳＴ−ＶＳＩＧ））となり、サンプルホールドスイッチ部ＳＷ４３１を通してＡＤ変換部４３０に転送され、第４のサンプリングキャパシタＣｓ４に保持される。
【０１３３】
次に、ＡＤ変換部４３０には、図８（Ｊ）に示すように、探索信号入力部４３２を通して右下がりのスロープ波形の第１の探索信号Ｖｒａｍｐ１が供給される。
そして、図８（Ｋ）に示すように、第４のサンプリングキャパシタＣｓ４に保持された電圧と探索信号入力部４３２による探索信号Ｖｒａｍｐ１を合成した信号電圧Ｖｃｍｐが第２のオペアンプ４３１の第１の入力端子（−）側に供給される。
第２のオペアンプ４３１においては、第１の入力端子（−）に第３のサンプリングキャパシタＣｓ３を介して入力される入力信号電圧Ｖｃｍｐと第２の入力端子（＋）に供給される参照電位Ｖｒｅｆ２とが比較され、参照電位Ｖｒｅｆ２と交差するまでの間、図８（Ｌ）に示すように、比較出力信号ｃｍｐｏｕｔがＨレベルで出力される。このＨレベル期間を図示しないカウンタに保持することで、ＡＤ変換を行う。
【０１３４】
そして、たとえば読み出し部７０の一部を構成するカラム読み出し回路４０において、読み出しリセット信号ＶＲＳＴと読み出し輝度信号ＶＳＩＧとの差分｛ＶＲＳＴ−ＶＳＩＧ｝がとられてＣＤＳ処理が行われる。
【０１３５】
上述したように、ローリングシャッタモード期間においては、第１の基板１１０に形成された第１の画素アレイ２３０および第２の画素アレイ２５０−１，２５０−２が行単位で順次にアクセスされ、上記した読み出し動作が順次に行われる。
【０１３６】
（グローバルシャッタモード時の読み出し動作）
次に、グローバルシャッタモード時の読み出し動作について説明する。
図９（Ａ）〜（Ｇ）は、本第１の実施形態に係る固体撮像装置のグローバルシャッタモード時の主として画素部における読み出し動作を説明するためのタイミングチャートである。
図１０（Ａ）〜（Ｌ）は、本第１の実施形態に係る固体撮像装置のグローバルシャッタモード時の主としてカラム読み出し回路における読み出し動作を説明するためのタイミングチャートである。
【０１３７】
図９（Ａ）は第１の画素２１の光電変換読み出し部２１１および第２の画素２２の光電変換読み出し部２２１の選択トランジスタＳＥＬ１−Ｔｒ、ＳＥＬ２−Ｔｒの制御信号ＳＥＬを示している。図９（Ｂ）は第１の画素２１の光電変換読み出し部２１１および第２の画素２２の光電変換読み出し部２２１のリセットトランジスタＲＳＴ１−Ｔｒ、ＲＳＴ２−Ｔｒの制御信号ＲＳＴを示している。図９（Ｃ）は第１の画素２１の光電変換読み出し部２１１および第２の画素２２の光電変換読み出し部２２１の転送トランジスタＴＧ１−Ｔｒ、ＴＧ２−Ｔｒの制御信号ＴＧを示している。
図９（Ｄ）は第１の画素２１の信号保持部２１２のスイッチ素子ＳＷ２１の制御信号ｓｗ１を示している。図９（Ｅ）は第１の画素２１の信号保持部２１２のリッセットトランジスタＲＳＴ３−Ｔｒの制御信号ＲＳＴ３を示している。図９（Ｆ）は第１の画素２１の信号保持部２１２の選択トランジスタＳＥＬ３−Ｔｒの制御信号ＳＥＬ３を示している。図９（Ｇ）は第１の画素２１の信号保持部２１２に配置された定電流源Ｉｂｉａｓ３の駆動状態（オン、オフ状態）を示している。
【０１３８】
図１０（Ａ）は画素およびカラム読み出し回路の等価回路を、図１０（Ｂ）は第１の画素２１の信号保持部２１２の選択トランジスタＳＥＬ３−Ｔｒの制御信号ＳＥＬ３を示している。図１０（Ｃ）は第１の画素２１の信号保持部２１２のリッセットトランジスタＲＳＴ３−Ｔｒの制御信号ＲＳＴ３を示している。
図１０（Ｄ）はグローバルシャッタモード時のシングルエンドの第２の画素信号ｐｉｘｏｕｔ２を示し、図１０（Ｅ）はオートゼロスイッチ部ＳＷ４２３の制御信号ＡＺ１を示し、図１０（Ｆ）は第１のスイッチ部ＳＷ４２１の制御信号ＣＫＯＳを示し、図１０（Ｇ）はサンプルホールドスイッチ部ＳＷ４３１の制御信号ＳＨを示し、図１０（Ｈ）はオートゼロスイッチ部ＳＷ４３２の制御信号ＡＺ２を示している。
図１０（Ｉ）は第１のオペアンプ４２１の出力信号（アンプ出力）ａｍｐｏｕｔを示し、図１０（Ｊ）は第２の探索信号Ｖｒａｍｐ２を示し、図１０（Ｋ）は第２のオペアンプ４２１の入力信号電圧Ｖｃｍｐを示し、図１０（Ｌ）は第２のオペアンプ４３１の出力信号（比較出力）ｃｍｐｏｕｔを示している。
【０１３９】
グローバルシャッタモード時には、図９（Ａ）に示すように、第１の画素２１の光電変換読み出し部２１１および第２の画素２２の光電変換読み出し部２２１の選択トランジスタＳＥＬ１−Ｔｒ、ＳＥＬ２−Ｔｒの制御信号ＳＥＬがグローバルシャッタモードの全期間中ローレベル（Ｌ）に設定される。
これにより、グローバルシャッタモードの全期間中第１の画素アレイ２３０と第２の画素アレイ２５０−１，２５０−２から第１の垂直信号線ＬＳＧＮ１１への電圧信号の出力が抑止（停止）される。
したがって、第２の画素アレイ２５０−１，２５０−２は非アクティブ状態に制御される。
また、第１の画素アレイ２３０は、アクティブ状態であり、出力ノードＮＤ２１からの電圧信号の信号保持部２１２への出力可能状態となっている。
【０１４０】
図９（Ａ）〜（Ｇ）において、時刻ｔ１１〜ｔ１２は、第１の画素アレイ２３０のすべての光電変換読み出し部２１１におけるフォトダイオードＰＤ２１およびフローティングディフュージョンＦＤ２１のリセット期間および電荷の蓄積期間である。
【０１４１】
なお、このリセット期間および電荷の蓄積期間においては、図９（Ｄ）〜（Ｇ）に示すように、保持部アレイ２４０のすべての信号保持部２１２の駆動を制御する、スイッチ素子ＳＷ２１の制御信号ｓｗ１、リセットトランジスタＲＳＴ３−Ｔｒを制御する制御信号ＲＳＴ３、選択トランジスタＳＥＬ３−Ｔｒを制御する制御信号ＳＥＬ３はＬレベルに設定され、スイッチ素子ＳＷ２１、リセットトランジスタＲＳＴ３−Ｔｒ、選択トランジスタＳＥＬ３−Ｔｒが非導通状態に制御され、定電流源Ｉｂｉａｓ３はオフ状態に制御されている。
【０１４２】
このような状態で、リセット期間において、リセットトランジスタＲＳＴ１−Ｔｒが、制御信号ＲＳＴがＨレベルの期間に選択されて導通状態となる。
そして、制御信号ＲＳＴがＨレベル期間中に、転送トランジスタＴＧ１−Ｔｒが、制御信号ＴＧがＨレベルの期間に選択されて導通状態となり、フォトダイオードＰＤ２１で光電変換され蓄積された電荷（電子）の蓄積ノードがフローティングディフュージョンＦＤ２１と導通状態となり、フォトダイオードＰＤ２１およびフローティングディフュージョンＦＤ２１が電源電圧ＶＤＤの電位にリセットされる。
【０１４３】
フォトダイオードＰＤ２１のリセット後、転送トランジスタＴＧ１−Ｔｒの制御信号ＴＧがＬレベルに切り替えられ、転送トランジスタＴＧ１−Ｔｒが非導通状態となり、フォトダイオードＰＤ２１では光電変換された電荷の蓄積が開始される。
このとき、リセットトランジスタＲＳＴ１−Ｔｒの制御信号ＲＳＴはＨレベルに保持されており、フローティングディフュージョンＦＤ２１が電源電圧ＶＤＤの電位にリセットされたままの状態に保持される。
そして、リセット期間の終了のため、時刻ｔ１２の前に、リセットトランジスタＲＳＴ１−Ｔｒの制御信号ＲＳＴはＬレベルに切り替えられ、リセットトランジスタＲＳＴ１−Ｔｒは非導通状態となる。
このリセット期間ＰＲが経過した後（リセットトランジスタＲＳＴ１−Ｔｒが非導通状態）、転送期間ＰＴが開始されるまでの時刻ｔ１２を含む期間が、リセット状態時の画素信号を読み出す第１読み出し期間となる。
【０１４４】
同様に、信号保持部２１２において、時刻ｔ１２を含む所定期間に、リセットトランジスタＲＳＴ３−Ｔｒを制御する制御信号ＲＳＴ３がＨレベルに切り替えられ、リセットトランジスタＲＳＴ３−Ｔｒが導通状態に保持され、ノードＮＤ２４が電源電圧ＶＤＤの電位にリセットされる。
また、時刻ｔ１２，ｔ１３、ｔ１４を含む所定期間、スイッチ素子ＳＷ２１の制御信号ｓｗ１がＨレベルに保持され、スイッチ素子ＳＷ２１がオン状態（導通状態）に保持される。
同様に、時刻ｔ１２，ｔ１３、ｔ１４を含む所定期間、定電流源Ｉｂｉａｓ３がオン状態に制御される。
なお、定電流源Ｉｂｉａｓ３は、時刻ｔ１４を経過し、スイッチ素子ＳＷ２１の制御信号ｓｗ１がＬレベルに切り替えられスイッチ素子ＳＷ２１がオフ状態（非導通状態）となった後に、オフ状態に制御される。
【０１４５】
時刻ｔ１２を含む所定期間において、全画素のソースフォロワトランジスタＳＦ１−Ｔｒにより、フローティングディフュージョンＦＤ２１の電荷が電荷量に応じた電圧信号に変換され、画素の読み出しリセット信号ＶＲＳＴ０として第３の信号線ＬＳＧＮ１３を介して信号保持部２１２に転送され、さらにスイッチ素子ＳＷ２１を通して信号保持キャパシタＣ２１に保持される。
【０１４６】
ここで、第１読み出し期間が終了し、時刻ｔ１３を含む所定期間が転送期間ＰＴとなる。
転送期間ＰＴに転送トランジスタＴＧ１−Ｔｒが、制御信号ＴＧがハイレベル（Ｈ）の期間に選択されて導通状態となり、フォトダイオードＰＤ２１で光電変換され蓄積された電荷（電子）がフローティングディフュージョンＦＤ２１に転送される。
この転送期間ＰＴが経過した後（転送トランジスタＴＧ１−Ｔｒが非導通状態）、フォトダイオードＰＤ２）が光電変換して蓄積した電荷に応じた画素信号を読み出す時刻ｔ１４を含む第２読み出し期間となる。
【０１４７】
第２読み出し期間が開始された時刻ｔ１４において、全画素のソースフォロワトランジスタＳＦ１−Ｔｒにより、フローティングディフュージョンＦＤ２１の電荷が電荷量に応じた電圧信号に変換され、画素の読み出し輝度信号ＶＳＩＧ０として第３の信号線ＬＳＧＮ１３を介して信号保持部２１２に転送され、さらにスイッチ素子ＳＷ２１を通して保持信号ＶＳＩＧ（＝ＶＳＩＧ０−ＶＲＳＴ０）が信号保持キャパシタＣ２１およびＣ２２に保持される。このＣＤＳ動作により、ソースフォロワトランジスタＳＦ１−Ｔｒのオフセット電圧をキャンセルすることができる。
【０１４８】
この状態で保持した保持信号ＶＳＩＧを読み出すため、保持部アレイ２４０の中のある一行を選択するために、その選択された行の各選択トランジスタＳＥＬ３−Ｔｒの制御信号ＳＥＬ３がＨレベルに設定されて、その選択トランジスタＳＥＬ３−Ｔｒが導通状態となる。
そして、時刻ｔ１５において、信号保持キャパシタＣ２１およびＣ２２に保持された保持信号ＶＳＩＧ（ＶＳＩＧ−ＶＲＳＴ）の読み出しが行われる。
このとき、各信号保持部２１２においては、ゲートがノードＮＤ２４に接続されたソースフォロワトランジスタＳＦ３−Ｔｒにより、ノードＮＤ２４に接続された信号保持キャパシタＣ２１およびＣ２２の保持電圧に応じて、列出力の読み出し輝度信号（ＶＳＩＧ−ＶＲＳＴ）として第２の垂直信号線ＬＳＧＮ１２に出力され、カラム読み出し回路４０に供給される。
【０１４９】
次いで、時刻ｔ１６を含む所定期間に、制御信号ＲＳＴ３がＨレベルに切り替えられ、リセットトランジスタＲＳＴ３−Ｔｒが導通状態となり、ノードＮＤ２４がリセットされる。
そして、時刻ｔ１６を含む所定期間において、ノードＮＤ２４に接続された信号保持キャパシタＣ２１およびＣ２２に保持されたリセット保持信号（ＶＲＳＴ）の読み出しが行われる。
このとき、各信号保持部２１２においては、ゲートがノードＮＤ２４に接続されたソースフォロワトランジスタＳＦ３−Ｔｒにより、ノードＮＤ２４に接続された信号保持キャパシタＣ２１およびＣ２２の保持電圧に応じて、列出力の読み出しリセット信号（ＶＲＳＴ）として第２の垂直信号線ＬＳＧＮ１２に出力され、カラム読み出し回路４０に供給される。
【０１５０】
そして、たとえば読み出し部７０の一部を構成するカラム読み出し回路４０において、時刻ｔ１５を含む所定期間に読み出された読み出し輝度信号（ＶＳＩＧ−ＶＲＳＴ）と時刻ｔ１６を含む所定期間に読み出された読み出しリセット信号ＶＲＳＴとが、第２の画素信号ｐｉｘｏｕｔ２として順に増幅部４２０に供給される。
【０１５１】
たとえば読み出し部７０の一部を構成するカラム読み出し回路４０において、入力部４４０を通して順次に供給される第２の画素信号ｐｉｘｏｕｔ２の読み出し輝度信号ＶＳＩＧ（ＣＭＳ）と読み出しリセット信号ＶＲＳＴに対する増幅処理、ＡＤ変換処理が行われる。また、両信号の差分｛ＶＳＩＧ−ＶＲＳＴ｝がとられてさらにＣＤＳ処理が行われ、ソースフォロワトランジスタＳＦ３−Ｔｒのオフセット電圧をキャンセルする。
【０１５２】
より具体的には、シングルエンドのグローバルシャッタモード期間においては、カラム読み出し回路４０の入力部４４０に対して第２のモード信号ＭＯＤ２が供給されている。
また、シングルエンドのグローバルシャッタモード期間において、カラム読み出し回路４０の増幅部４２０の第２のスイッチ部ＳＷ４２２は、導通状態に保持され、第１のオペアンプ４２１の第２の入力端子（＋）が参照電位Ｖｒｅｆに接続されている。
【０１５３】
このような状態において、入力部４４０に第２の画素信号が入力され、グローバルシャッタモード時のシングルエンドの第２の画素信号ｐｉｘｏｕｔ２が、入力部４４０の第１の出力端子ＴＯ１から、第１のサンプリングキャパシタＣｓ１が接続された第１のオペアンプ４２１の第１の入力端子（−）側に供給される。
第１のオペアンプ４２１の第１の入力端子（−）側には、図１０（Ｄ）に示すように、第１の画素２１の光電変換読み出し部２１１から読み出され、さらに信号保持部２１２から順に読み出されるシングルエンドの読み出し輝度信号ＶＳＩＧ、読み出しリセット信号ＶＲＳＴが順に供給される。
【０１５４】
そして、読み出し輝度信号ＶＳＩＧが入力されてから所定期間、図１０（Ｅ）に示すように、制御信号ＡＺ１がＨレベルに設定される。これにより、増幅部４２０のオートゼロスイッチ部ＳＷ４２３が導通状態となる。
これにより、増幅部４２０の第１のオペアンプ４２１がリセット状態となる。
その結果、増幅部４２０の第１のオペアンプ４２１の出力信号（アンプ出力）ａｍｐｏｕｔは、参照電位Ｖｒｅｆとなる。
【０１５５】
次いで、シングルエンドのグローバルシャッタモード期間において、カラム読み出し回路４０の増幅部４２０の第１のスイッチ部ＳＷ４２１に対して制御信号ＣＫＯＳがＬレベルからＨレベルに遷移される。これにより、第１のスイッチ部ＳＷ４２１は、端子ａが端子ｂから端子ｃに接続されて、第１の帰還キャパシタＣｆ１は、オフセット電位ＶＯＳから第１のオペアンプ４２１の出力に接続変更される。
これにより、増幅部４２０の第１のオペアンプ４２１の出力信号（アンプ出力）ａｍｐｏｕｔは、参照電位Ｖｒｅｆにオフセットｖｆｓ分シフトされ、オフセット電位ＶＯＳにオフセットシフトされる。
このオフセットシフトにより、第１のオペアンプ４２１の出力レンジは、上述したローリングシャッタモード時と同じレベルに維持される。
【０１５６】
そして、制御信号ＣＫＯＳがＨレベルに切り替えられてから所定期間、図１０（Ｇ）、（Ｈ）に示すように、制御信号ＳＨおよびＡＺ２がＨレベルに設定される。これにより、ＡＤ変換部４３０のサンプルホールドスイッチ部ＳＷ４３１、およびオートゼロスイッチ部ＳＷ４３２が導通状態となる。
制御信号ＳＨおよびＡＺ２がＨレベルに設定される期間としては、制御信号ＳＨ、ＡＺ２の順で長く設定される。
これにより、ＡＤ変換部４３０の第２のオペアンプ４３１がリセット状態となる。
そして、増幅部４２０の第１のオペアンプ４２１の出力信号（アンプ出力）ａｍｐｏｕｔは、読み出し輝度信号ＶＳＩＧに対応する部分はオフセット電位ＶＯＳとなり、サンプルホールドスイッチ部ＳＷ４３１を通してＡＤ変換部４３０に転送され、第３のサンプリングキャパシタＣｓ３および第４のサンプリングキャパシタＣｓ４に保持される。
【０１５７】
次に、ＡＤ変換部４３０には、図１０（Ｊ）に示すように、探索信号入力部４３２を通して右下がりのスロープ波形の第１の探索信号Ｖｒａｍｐ１とレベルが反転した関係にある右上がりのスロープ波形の第２の探索信号Ｖｒａｍｐ２が供給される。
そして、図８（Ｋ）に示すように、第４のサンプリングキャパシタＣｓ４に保持された電圧と探索信号入力部４３２による探索信号Ｖｒａｍｐ２を合成した信号電圧Ｖｃｍｐが第２のオペアンプ４３１の第１の入力端子（−）側に供給される。
第２のオペアンプ４３１においては、第１の入力端子（−）に第３のサンプリングキャパシタＣｓ３を介して入力される入力信号電圧Ｖｃｍｐと第２の入力端子（＋）に供給される参照電位Ｖｒｅｆ２ｉとが比較され、参照電位Ｖｒｅｆ２ｉと交差するまでの間、図１０（Ｌ）に示すように、比較出力信号ｃｍｐｏｕｔがＨレベルで出力される。この交差するまでの時間を図示しないカウンタで測定することにより、ＡＤ変換が行われる。
【０１５８】
増幅部４２０には読み出し輝度信号ＶＳＩＧより高電位の読み出しリセット信号ＶＲＳＴが供給される。
読み出しリセット信号ＶＲＳＴに対応する部分は、オフセットシフトによりオフセット電位ＶＯＳよりＧ＊（ＶＲＳＴ−ＶＳＩＧ）だけ低い電位（ＶＯＳ−Ｇ＊（ＶＲＳＴ−ＶＳＩＧ））となる。
そして、転送期間後の所定期間、図１０（Ｇ）に示すように、制御信号ＳＨがＨレベルに設定され、ＡＤ変換部４３０のサンプルホールドスイッチ部ＳＷ４３１が導通状態となる。
その結果、増幅部４２０の第１のオペアンプ４２１の出力信号（アンプ出力）ａｍｐｏｕｔは、信号（ＶＯＳ−Ｇ＊（ＶＲＳＴ−ＶＳＩＧ））となり、サンプルホールドスイッチ部ＳＷ４３１を通してＡＤ変換部４３０に転送され、第４のサンプリングキャパシタＣｓ４に保持される。
【０１５９】
このとき、ＡＤ変換部４３０には、図１０（Ｊ）に示すように、探索信号入力部４３２を通して右上がりのスロープ波形の第２の探索信号Ｖｒａｍｐ２が供給される。
そして、図１０（Ｋ）に示すように、サンプリングキャパシタＣｓ４に保持された電圧と探索信号入力部４３２による探索信号Ｖｒａｍｐ２を合成した信号電圧Ｖｃｍｐが第２のオペアンプ４３１の第１の入力端子（−）側に供給される。
第２のオペアンプ４３１においては、第１の入力端子（−）に第３のサンプリングキャパシタＣｓ３を介して入力される入力信号電圧Ｖｃｍｐと第２の入力端子（＋）に供給される参照電位Ｖｒｅｆ２ｉとが比較され、参照電位Ｖｒｅｆと交差するまでの間、図１０（Ｌ）に示すように、比較出力信号ｃｍｐｏｕｔがＨレベルで出力される。この交差するまでの時間を図示しないカウンタで測定することにより、ＡＤ変換が行われる。
【０１６０】
この比較出力信号ｃｍｐｏｕｔは、上述したローリングシャッタモード時の場合と同じ結果が得られる。
【０１６１】
そして、たとえば読み出し部７０の一部を構成するカラム読み出し回路４０において、読み出しリセット信号ＶＲＳＴと読み出し輝度信号ＶＳＩＧとの差分｛ＶＳＩＧ−ＶＲＳＴ｝がとられてＣＤＳ処理が行われる。
【０１６２】
以上説明したように、本第１の実施形態によれば、固体撮像装置１０は、光電変換を行う画素が配置された画素部２０と、画素から垂直信号線に読み出される画素信号をアナログ信号からデジタル信号に変換するＡＤ（アナログデジタル）変換機能を有するカラム読み出し回路４０と、を有する。
固体撮像装置１０において、画素から読み出される画素信号は、第１の動作であるローリングシャッタにより画素から順に読み出される読み出しリセット信号ＶＲＳＴおよび読み出し輝度信号を含む第１の画素信号ｐｉｘｏｕｔ１と、第２の動作であるグローバルシャッタにより画素から順に読み出される読み出し輝度信号ＶＳＩＧおよび読み出しリセット信号ＶＲＳＴを含む第２の画素信号ｐｉｘｏｕｔ２と、のうちの少なくともいずれかである。そして、カラム読み出し回路４０は、画素信号を増幅する増幅部４２０と、増幅部４２０で増幅された画素信号を、探索信号に関連付けてアナログ信号からデジタル信号に変換するＡＤ変換４３０と、を含み、第１の画素信号ｐｉｘｏｕｔ１のときの第１の探索信号Ｖｒａｍｐ１と第２の画素信号ｐｉｘｏｕｔ２のときの第２の探索信号Ｖｒａｍｐ２とは、探索レベルが反転した関係に設定可能である。
【０１６３】
したがって、本第１の実施形態において、カラム読み出し回路４０は、動作モードや読み出し信号の信号形態にかかわらず読み出し回路を共用することが可能となり、ひいては、回路規模の低減、制御の容易化、低消費電力化を実現することができる。
本第１の実施形態によれば、特に、リセットレベルが先行して出力される低ノイズなローリングシャッタモードと、動体歪みのないグローバルシャッタモードの画素信号の両方を取得可能な画素に対して、サンプルホールド回路を追加することなく小面積で、かつ、低電圧で処理することが可能となる。
具体的には、カラムアンプである第１のオペアンプ４２１において、第１の帰還キャパシタＣｆ１の接続先を、第１のオペアンプ４２１の出力端子およびオフセット電位ＶＯＳのいずれかに、シングルエンドのローリングシャッタモードとシングルエンドのグローバルシャッタモードに応じて切り替え可能な第１のスイッチ部ＳＷ４２１とバイアス信号線を追加するだけで、動作モードや読み出し信号の信号形態にかかわらず読み出し回路を共用することが可能となる。
【０１６４】
また、本第１の実施形態によれば、固体撮像装置１０は、画素部２０において、画素として光電変換読み出し部および信号保持部を含む第１の画素２１と、光電変換読み出し部を含む第２の画素２２が混在されて、第１の動作であるローリングシャッタと第２の動作であるグローバルシャッタの両動作機能を併せ持つ、たとえば積層型のＣＭＯＳイメージセンサとして構成されている。
本第１の実施形態に係る固体撮像装置１０において、画素部２０は、複数の第１の画素２１の光電変換読み出し部２１１が行列状に配置された第１の画素アレイ２３０と、複数の第１の画素２１の信号保持部２１２が行列状に配置された保持部アレイ２４０と、複数の第２の画素の光電変換読み出し部が行列状に配置された第２の画素アレイ２５０−１，２５０−２と、を含んで構成されている。
そして、第１の動作であるローリングシャッタモード時に、第１の画素２１および第２の画素２２の光電変換読み出し部２１１，２２１の読み出し信号が第１の垂直信号線ＬＳＧＮ１１にバイパス経路をたどることなく直ちに出力される。また、第２の動作であるグローバルシャッタモード時に、第１の画素の信号保持部２１２の保持信号が第２の垂直信号線ＬＳＧＮ１２に出力される。
【０１６５】
したがって、本第１の実施形態の固体撮像装置１０によれば、構成の複雑化を防止しつつ、レイアウト上の面積効率の低下を防止することができる。
【０１６６】
また、本第１の実施形態の固体撮像装置１０によれば、動作モード時に応じて所望のアスペクト比の画像信号を得ることができる。
【０１６７】
また、本第１の実施形態に係る固体撮像装置１０は、第１の基板（上基板）１１０と第２の基板（下基板）１２０の積層構造を有する。
第１の基板１１０には、その中央部を中心として画素部２０の各第１の画素２１の光電変換読み出し部２１１が配列された第１の画素アレイ２３０が形成され、第１の画素アレイ２３０の第１の垂直信号線ＬＳＧＮ１１の配線方向の両側（上側および下側）に第２の画素アレイ２５０−１，２５０−２が形成されている。
また、第１の基板１１０には、第１の垂直信号線ＬＳＧＮ１１が形成されている。
第２の基板１２０には、その中央部を中心として第１の画素アレイ２３０の各光電変換読み出し部２１１の出力ノードＮＤ２１と接続される各第１の画素２１の信号保持部２１２がマトリクス状に配列された保持部アレイ２４０（領域１２１）および第２の垂直信号線ＬＳＧＮ１２が形成されている。
そして、保持部アレイ２４０の周囲にカラム読み出し回路４０用の領域１２２，１２３等が形成されている。
【０１６８】
したがって、本第１の実施形態において、第１の基板１１０側を、基本的に、ＮＭＯＳ系の素子だけで形成すること、および、第１の画素アレイと第２の画素アレイ画素により有効画素領域を最大限に拡大することにより、コストあたりの価値を最大限に高めることができる。
【０１６９】
（第２の実施形態）
図１１は、本発明の第２の実施形態に係る固体撮像装置の画素およびカラム読み出し回路の構成例を示す図である。
【０１７０】
本第２の実施形態に係る固体撮像装置１０Ａが、上述した第１の実施形態に係る固体撮像装置１０と異なる点は、次のとおりである。
本第２の実施形態に係る固体撮像装置１０Ａでは、ローリングシャッタモード時にカラム読み出し回路４０Ａへの第１の画素信号が、シングルエンドではなく差動の画素信号として供給される。
【０１７１】
具体的には、第１の垂直信号線ＬＳＧＮ１１を転送された第１の画素信号ｐｉｘｏｕｔ１は、カラム読み出し回路４０Ａの入力部４４０を介して増幅部４２０の第１のオペアンプ４２１の第１の入力端子（−）側に、第１のサンプリングキャパシタＣｓ１を介して供給される。
そして、電流源Ｉｂｉａｓ１と基準電位ＶＳＳとの接続ライン側に流れる信号が、入力部４４０を介して増幅部４２０の第１のオペアンプ４２１の第２の入力端子（＋）側に、第２のサンプリングキャパシタＣｓ２を介して供給される。
【０１７２】
第２の実施形態に係る固体撮像装置１０Ａのその他の構成は第１の実施形態に係る固体撮像装置１０と同様である。
【０１７３】
より具体的には、差動のローリングシャッタモード期間においては、カラム読み出し回路４０Ａの入力部４４０に対して第３のモード信号ＭＯＤ３が供給されている。
また、ローリングシャッタモード期間において、カラム読み出し回路４０Ａの増幅部４２０の第１のスイッチ部ＳＷ４２１に対して制御信号ＣＫＯＳがＬレベルで供給される。これにより、第１のスイッチ部ＳＷ４２１は、端子ａを端子ｂとが接続されて、第１の帰還キャパシタＣｆ１は、第１のオペアンプ４２１の第１の入力端子（−）と出力ノードＮＤ４２１との間に接続される。
また、ローリングシャッタモード期間において、カラム読み出し回路４０Ａの増幅部４２０の第２のスイッチ部ＳＷ４２２に対して制御信号ＶＲＥＦＳＨがクロックで供給される。
【０１７４】
図１２（Ａ）〜（Ｋ）は、本第２の実施形態に係る固体撮像装置の差動のローリングシャッタモード時の主としてカラム読み出し回路における読み出し動作を説明するためのタイミングチャートである。
【０１７５】
図１２（Ａ）は第１の画素２１の光電変換読み出し部２１１および第２の画素２２の光電変換読み出し部２２１の選択トランジスタＳＥＬ１−Ｔｒ、ＳＥＬ２−Ｔｒの制御信号ＳＥＬを示している。図１２（Ｂ）は第１の画素２１の光電変換読み出し部２１１および第２の画素２２の光電変換読み出し部２２１のリセットトランジスタＲＳＴ１−Ｔｒ、ＲＳＴ２−Ｔｒの制御信号ＲＳＴ、並びに、転送トランジスタＴＧ１−Ｔｒ、ＴＧ２−Ｔｒの制御信号ＴＧを示している。
図１２（Ｃ）はグローバルシャッタモード時のシングルエンドの第１の画素信号ｐｉｘｏｕｔ１を示し、図１２（Ｄ）はオートゼロスイッチ部ＳＷ４２３の制御信号ＡＺ１および第２のスイッチ部ＳＷ４２２の制御信号ＶＲＥＦＳＨを示し、図１２（Ｅ）は第１のスイッチ部ＳＷ４２１の制御信号ＣＫＯＳを示し、図１２（Ｆ）はサンプルホールドスイッチ部ＳＷ４３１の制御信号ＳＨを示し、図１２（Ｇ）はオートゼロスイッチ部ＳＷ４３２の制御信号ＡＺ２を示している。
図１２（Ｈ）は第１のオペアンプ４２１の出力信号（アンプ出力）ａｍｐｏｕｔを示し、図１２（Ｉ）は第１の探索信号Ｖｒａｍｐ１を示し、図１２（Ｊ）は第２のオペアンプ４３１の入力信号電圧Ｖｃｍｐを示し、図１２（Ｋ）は第２のオペアンプ４３１の出力信号（比較出力）ｃｍｐｏｕｔを示している。
【０１７６】
差動のローリングシャッタモード時の画素およびカラム読み出し回路４０Ａにおける読み出し動作は、図８（Ａ）〜（Ｌ）に関連付けて説明したシングルエンドのローリングシャッタモード時の画素およびカラム読み出し回路４０における読み出し動作、制御信号ＶＲＥＦＳＨが制御信号ＡＺ１と同じように遷移する点を除くと同様である。
したがって、その詳細な動作説明はここでは割愛する。
【０１７７】
本第２の実施形態によれば、上述した第１の実施形態の効果を得られることはもとより、電流源Ｉｂｉａｓ１と基準電位ＶＳＳとの接続ライン側に流れる信号が、入力部４４０を介して増幅部４２０の第１のオペアンプ４２１の第２の入力端子（＋）側に、第２のサンプリングキャパシタＣｓ２を介して供給されることから、ローリングシャッタ画素に対して、カラム（列）ごとのグランド（ＧＮＤ）浮をキャンセルすることができ、ひいては、シェーディングなどのノイズを低減することができる。
また、画素はグローバルシャッタモードで動作しても良い。具体的には、第２の垂直信号線ＬＳＧＮ１２から出力された第２の画素信号ｐｉｘｏｕｔ２は、カラム読み出し回路４０Ａの入力部４４０を介して増幅部４２０の第１のオペアンプ４２１の第１の入力端子（−）側に、第１のサンプリングキャパシタＣｓ１を介して供給される。
そして、電流源Ｉｂｉａｓ１と基準電位ＶＳＳとの接続ライン側に流れる信号が、入力部４４０を介して増幅部４２０の第１のオペアンプ４２１の第２の入力端子（＋）側に、第２のサンプリングキャパシタＣｓ２を介して供給される。この時も同様に、グローバルシャッタ画素に対して、シェーディングなどのノイズを低減することができる。
【０１７８】
（第３の実施形態）
図１３は、本発明の第３の実施形態に係る固体撮像装置の第１の画素の構成例を示す図である。
【０１７９】
本第３の実施形態に係る固体撮像装置１０Ｂが上述した第１の実施形態および第２の実施形態に係る固体撮像装置１０，１０Ａと異なる点は、第１の画素２１Ｂにおける信号保持部２１２Ｂの構成にある。
【０１８０】
第１の画素２１の信号保持部２１２Ｂは、基本的に、定電流源Ｉｂｉａｓ３が接続されている入力部２１２１、サンプルホールド部２１２２Ｂ、出力部２１２３Ｂ、ノードＮＤ２２、ＮＤ２５〜ＮＤ２７を含んで構成されている。
【０１８１】
定電流源Ｉｂｉａｓ３は、ノードＮＤ２２と基準電位ＶＳＳとの間に接続され、たとえばグローバルシャッタ期間中の所定の期間にオン状態に制御される。
【０１８２】
なお、定電流源Ｉｂｉａｓ３の代わりに、ノードＮＤ２２と基準電位ＶＳＳとの間に接続され、たとえばグローバルシャッタ期間中の所定の期間にオン状態に制御されるスイッチ素子を設けてもよい。
【０１８３】
サンプルホールド部２１２２Ｂは、スイッチ素子ＳＳＷ２２〜ＳＷ２４、リセット信号用保持キャパシタＣＲ２１、信号用保持キャパシタＣＳ２１、およびノードＮＤ２５〜ＮＤ２７を含んで構成されている。
【０１８４】
スイッチ素子ＳＷ２２は、第２の期間であるグローバルシャッタ期間に、サンプルホールド部２１２２Ｂの信号用保持キャパシタＣＳ２１をノードＮＤ２６を介して光電変換読み出し部２１１の出力ノードＮＤ２１と選択的に接続する。
スイッチ素子ＳＷ２２は、端子ａが第３の信号線ＬＳＧＮ１３に接続された入力ノードＮＤ２２と接続され、端子ｂがノードＮＤ２６に接続されている。
スイッチ素子ＳＷ２２は、たとえば制御信号ＧＳＨＳがハイレベルに期間に端子ａとｂが接続されて導通状態となる。
信号用保持キャパシタＣＳ２１は、ノードＮＤ２６と基準電位ＶＳＳに接続されたノードＮＤ２７との間に接続されている。
【０１８５】
スイッチ素子ＳＷ２３は、第２の期間であるグローバルシャッタ期間に、サンプルホールド部２１２２Ｂのリセット信号用保持キャパシタＣＲ２１をノードＮＤ２５を介して光電変換読み出し部２１１の出力ノードＮＤ２１と選択的に接続する。
スイッチ素子ＳＷ２３は、端子ａが第３の信号線ＬＳＧＮ１３に接続された入力ノードＮＤ２２と接続され、端子ｂがノードＮＤ２５に接続されている。
スイッチ素子ＳＷ２３は、たとえば制御信号ＧＳＨＲがハイレベルに期間に端子ａとｂが接続されて導通状態となる。
リセット信号用保持キャパシタＣＲ２１は、ノードＮＤ２５と基準電位ＶＳＳに接続されたノードＮＤ２７との間に接続されている。
【０１８６】
スイッチ素子ＳＷ２４は、第２の期間であるグローバルシャッタ期間に、リセット信号用保持キャパシタＣＲ２１に接続されたノードＮＤ２５と信号用保持キャパシタＣＳ２１が接続されたノードＮＤ２６を接続する。
スイッチ素子ＳＷ２４は、端子ａがノードＮＤ２６に接続され、端子ｂがノードＮＤ２５に接続されている。
スイッチ素子ＳＷ２４は、たとえば制御信号ＣＫＳＴがハイレベルに期間に端子ａとｂが接続されて導通状態となる。これにより、選択行のリセットレベルと信号レベルの平均化が行われる。
【０１８７】
なお、スイッチ素子ＳＷ２２〜ＳＷ２４は、ＭＯＳトランジスタ、たとえばｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタにより形成される。
【０１８８】
出力部２１２３Ｂは、第２の期間であるグローバルシャッタ期間に、基本的に信号用保持キャパシタＣＳ２１に保持された信号を保持電圧に応じて出力するソースフォロワトランジスタＳＦ３Ｓ−Ｔｒを含み、保持した信号を選択的に選択トランジスタＳＥＬ３Ｓ−Ｔｒを介して定電流源Ｉｂｉａｓ１−１により駆動される第２の垂直信号線ＬＳＧＮ１２−１に出力する。
【０１８９】
ソースフォロワトランジスタＳＦ３Ｓ−Ｔｒと選択トランジスタＳＥＬ３Ｓ−Ｔｒは、電源電位ＶＤＤと定電流源Ｉｂｉａｓ１−１により駆動される第２の垂直信号線ＬＳＧＮ１２−１の間に直列に接続されている。
【０１９０】
ソースフォロワトランジスタＳＦ３Ｓ−ＴｒのゲートにはノードＮＤ２６が接続され、選択トランジスタＳＥＬ３Ｓ−Ｔｒは制御線を通じてゲートに印加される制御信号ＳＥＬ３により制御される。
選択トランジスタＳＥＬ３Ｓ−Ｔｒは、制御信号ＳＥＬ３がＨレベルの選択期間に選択されて導通状態となる。これにより、ソースフォロワトランジスタＳＦ３Ｓ−Ｔｒは信号用保持キャパシタＣＳ２１の保持電圧または平均化電圧に応じた列出力の読み出し電圧（ＶＲＳＴ，ＶＳＩＧ）を第２の垂直信号線ＬＳＧＮ１２−１に出力する。
【０１９１】
さらに、出力部２１２３Ｂは、第２の期間であるグローバルシャッタ期間に、基本的にリセット信号用保持キャパシタＣＲ２１に保持された信号を保持電圧に応じて出力するソースフォロワトランジスタＳＦ３Ｒ−Ｔｒを含み、保持した信号を選択的に選択トランジスタＳＥＬ３Ｒ−Ｔｒを介して定電流源Ｉｂｉａｓ１−２により駆動される第２の垂直信号線ＬＳＧＮ１２−２に出力する。
【０１９２】
ソースフォロワトランジスタＳＦ３Ｒ−Ｔｒと選択トランジスタＳＥＬ３Ｒ−Ｔｒは、電源電位ＶＤＤと定電流源Ｉｂｉａｓ１−２により駆動される第２の垂直信号線ＬＳＧＮ１２−２の間に直列に接続されている。
【０１９３】
ソースフォロワトランジスタＳＦ３Ｒ−ＴｒのゲートにはノードＮＤ２５が接続され、選択トランジスタＳＥＬ３Ｒ−Ｔｒは制御線を通じてゲートに印加される制御信号ＳＥＬ３により制御される。
選択トランジスタＳＥＬ３Ｒ−Ｔｒは、制御信号ＳＥＬ３がＨレベルの選択期間に選択されて導通状態となる。これにより、ソースフォロワトランジスタＳＦ３Ｒ−Ｔｒはリセット信号用保持キャパシタＣＲ２１の保持電圧または平均化電圧に応じた列出力の読み出し電圧（ＶＲＳＴ，ＶＳＩＧ）を第２の垂直信号線ＬＳＧＮ１２−２に出力する。
【０１９４】
（差動のグローバルシャッタモード時の読み出し動作）
次に、差動のグローバルシャッタモード時の読み出し動作について説明する。
図１４（Ａ）〜（Ｆ）は、本第３の実施形態に係る固体撮像装置のグローバルシャッタモード時の主として画素部における読み出し動作を説明するためのタイミングチャートである。
図１５（Ａ）〜（Ｌ）は、本第３の実施形態に係る固体撮像装置のグローバルシャッタモード時の主としてカラム読み出し回路における読み出し動作を説明するためのタイミングチャートである。
【０１９５】
図１４（Ａ）は第１の画素２１の光電変換読み出し部２１１の転送トランジスタＴＧ１−Ｔｒの制御信号ＴＧを示している。図１４（Ｂ）は第１の画素２１の光電変換読み出し部２１１のリセットトランジスタＲＳＴ１−Ｔｒの制御信号ＲＳＴを示している。
図１４（Ｃ）は第１の画素２１の信号保持部２１２Ｂのスイッチ素子ＳＷ２２の制御信号ＧＳＨＳを示している。図１４（Ｄ）は第１の画素２１の信号保持部２１２Ｂのスイッチ素子ＳＷ２３の制御信号ＧＳＨＲを示している。図１４（Ｅ）は第１の画素２１の信号保持部２１２Ｂのスイッチ素子ＳＷ２４の制御信号ＣＫＳＴを示している。図１４（Ｆ）は第１の画素２１の信号保持部２１２の選択トランジスタＳＥＬ３−Ｔｒの制御信号ＳＥＬ３を示している。
【０１９６】
図１５（Ａ）は画素およびカラム読み出し回路の等価回路を、図１５（Ｂ）は第１の画素２１の信号保持部２１２Ｂの選択トランジスタＳＥＬ３Ｒ−Ｔｒ、ＳＥＬ３Ｓ−Ｔｒの制御信号ＳＥＬ３を示している。図１５（Ｃ）は第１の画素２１の信号保持部２１２Ｂのスイッチ素子ＳＷ２４の制御信号ＣＫＳＴを示している。
図１５（Ｄ）はグローバルシャッタモード時の差動の第２の画素信号ｐｉｘｏｕｔ２を示し、図１５（Ｅ）はオートゼロスイッチ部ＳＷ４２３の制御信号ＡＺ１および第２のスイッチ部ＳＷ４２２の制御信号ＶＲＥＦＳＨを示し、図１５（Ｆ）は第１のスイッチ部ＳＷ４２１の制御信号ＣＫＯＳを示し、図１５（Ｇ）はサンプルホールドスイッチ部ＳＷ４３１の制御信号ＳＨを示し、図１５（Ｈ）はオートゼロスイッチ部ＳＷ４３２の制御信号ＡＺ２を示している。
図１５（Ｉ）は第１のオペアンプ４２１の出力信号（アンプ出力）ａｍｐｏｕｔおよび帰還信号ａｍｐｖｓｔを示し、図１５（Ｊ）は第１の探索信号Ｖｒａｍｐ１を示し、図１５（Ｋ）は第２のオペアンプ４３１の入力信号電圧Ｖｃｍｐを示し、図１５（Ｌ）は第２のオペアンプ４３１の出力信号（比較出力）ｃｍｐｏｕｔを示している。
【０１９７】
グローバルシャッタモード時には、第１の画素２１の光電変換読み出し部２１１および第２の画素２２の光電変換読み出し部２２１の選択トランジスタＳＥＬ１−Ｔｒ、ＳＥＬ２−Ｔｒの制御信号ＳＥＬがグローバルシャッタモードの全期間中ローレベル（Ｌ）に設定される。
これにより、グローバルシャッタモードの全期間中第１の画素アレイ２３０と第２の画素アレイ２５０−１，２５０−２から第１の垂直信号線ＬＳＧＮ１１への電圧信号の出力が抑止（停止）される。
したがって、第２の画素アレイ２５０−１，２５０−２は非アクティブ状態に制御される。
また、第１の画素アレイ２３０は、アクティブ状態であり、出力ノードＮＤ２１からの電圧信号の信号保持部２１２Ｂへの出力可能状態となっている。
【０１９８】
図１４（Ａ）〜（Ｆ）において、時刻ｔ２１〜ｔ２２は、第１の画素アレイ２３０のすべての光電変換読み出し部２１１におけるフォトダイオードＰＤ２１およびフローティングディフュージョンＦＤ２１のリセット期間および電荷の蓄積期間Ｔｉｎｔである。
【０１９９】
なお、このリセット期間および電荷の蓄積期間においては、保持部アレイ２４０のすべての信号保持部２１２Ｂの駆動を制御する、スイッチ素子ＳＷ２２〜ＳＷ２４の制御信号ＧＳＨＳ、ＧＳＨＲ、ＣＫＳＴ、選択トランジスタＳＥＬ３−Ｔｒを制御する制御信号ＳＥＬ３はＬレベルに設定され、スイッチ素子ＳＷ２２〜ＳＷ２４、選択トランジスタＳＥＬ３−Ｔｒが非導通状態に制御され、定電流源Ｉｂｉａｓ３はオフ状態に制御されている。
【０２００】
このような状態で、リセット期間において、リセットトランジスタＲＳＴ１−Ｔｒが、制御信号ＲＳＴがＨレベルの期間に選択されて導通状態となる。
そして、制御信号ＲＳＴがＨレベル期間中に、転送トランジスタＴＧ１−Ｔｒが、制御信号ＴＧがＨレベルの期間に選択されて導通状態となり、フォトダイオードＰＤ２１で光電変換され蓄積された電荷（電子）の蓄積ノードがフローティングディフュージョンＦＤ２１と導通状態となり、フォトダイオードＰＤ２１およびフローティングディフュージョンＦＤ２１が電源電圧ＶＤＤの電位にリセットされる。
【０２０１】
フォトダイオードＰＤ２１のリセット後、転送トランジスタＴＧ１−Ｔｒの制御信号ＴＧがＬレベルに切り替えられ、転送トランジスタＴＧ１−Ｔｒが非導通状態となり、フォトダイオードＰＤ２１では光電変換された電荷の蓄積が開始される。
このとき、リセットトランジスタＲＳＴ１−Ｔｒの制御信号ＲＳＴはＨレベルに保持されており、フローティングディフュージョンＦＤ２１が電源電圧ＶＤＤの電位にリセットされたままの状態に保持される。
この状態で時刻ｔ２２に、各光電変換読み出し部２１１では、ソースフォロワトランジスタＳＦ１−Ｔｒにより、フローティングディフュージョンＦＤ２１の電荷が電荷量に応じた電圧信号に変換され、列出力の読み出しリセット信号ＶＲＳＴとして出力ノードＮＤ２１から出力される。
そして、リセット期間の終了のため、時刻ｔ２２を経過後、リセットトランジスタＲＳＴ１−Ｔｒの制御信号ＲＳＴはＬレベルに切り替えられ、リセットトランジスタＲＳＴ１−Ｔｒは非導通状態となる。
次に、時刻ｔ２３を含む所定期間に、第１の画素２１の信号保持部２１２Ｂのスイッチ素子ＳＷ２２の制御信号ＧＳＨＳおよびスイッチ素子ＳＷ２３の制御信号ＧＳＨＲがＨレベルに切り替えられて、信号用保持キャパシタＣＳ２１およびリセット信号用保持キャパシタＣＲ２１が初期化される。また、定電流源Ｉｂｉａｓ３がオン状態となるように制御される。
かつ、時刻ｔ２３を含む所定期間において、各光電変換読み出し部２１１の出力ノードＮＤ２１から出力される読み出しリセット信号ＶＲＳＴは、第３の信号線ＬＳＧＮ１３を通して対応する信号保持部２１２Ｂに伝送され、スイッチ素子ＳＷ２３を通してリセット信号用保持キャパシタＣＲ２１に保持される。
そして、第１の画素２１Ｂの信号保持部２１２Ｂのスイッチ素子ＳＷ２２の制御信号ＧＳＨＳおよびスイッチ素子ＳＷ２３の制御信号ＧＳＨＲがＬレベルに切り替えられ、スイッチ素子ＳＷ２２およびＳＷ２３が非導通状態となる。
【０２０２】
ここで、時刻ｔ２４を含む所定期間が転送期間となる。
転送期間には、各光電変換読み出し部２１１において、転送トランジスタＴＧ１−Ｔｒが、制御信号ＴＧがＨレベルの期間に選択されて導通状態となり、フォトダイオードＰＤ２１で光電変換され蓄積された電荷（電子）がフローティングディフュージョンＦＤ２１に転送される。
転送期間が終了すると、転送トランジスタＴＧ１−Ｔｒの制御信号ＴＧがＬレベルに切り替えられ、転送トランジスタＴＧ１−Ｔｒが非導通状態となる。
【０２０３】
また、光電変換読み出し部２１１において、転送トランジスタＴＧ１−Ｔｒの制御信号ＴＧがＬレベルに切り替えられ、転送期間が終了されるタイミングに並行して、保持部アレイ２４０のすべての信号保持部２１２Ｂでは、次の制御が行われる。
信号保持部２１２Ｂにおいて、時刻ｔ２５を含む所定期間に制御信号ＧＳＨＳがＨレベルに切り替えられてスイッチ素子ＳＷ２２が導通状態となり、定電流源Ｉｂｉａｓ３がオン状態となるように制御される。
【０２０４】
これにより、時刻ｔ２５を含む所定期間において、各光電変換読み出し部２１１の出力ノードＮＤ２１から出力される読み出し輝度信号ＶＳＩＧは、第３の信号線ＬＳＧＮ１３を通して対応する信号保持部２１２に伝送され、スイッチ素子ＳＷ２２を通して信号用保持キャパシタＣＳ２１に保持される。
【０２０５】
信号用保持キャパシタＣＳ２１に読み出し輝度信号ＶＳＩＧを保持した後、制御信号ＧＳＨＳがＬレベルに切り替えられて、スイッチ素子ＳＷ２２が非導通状態となる。
【０２０６】
この状態で保持した信号を読み出すため、保持部アレイ２４０の中のある一行を選択するために、その選択された行の各選択トランジスタＳＥＬ３−Ｔｒの制御信号ＳＥＬ３がＨレベルに設定されて、その選択トランジスタＳＥＬ３Ｓ−ＴｒおよびＳＥＬ３Ｒ−Ｔｒが導通状態となる。
そして、時刻ｔ２６において、信号用保持キャパシタＣＳ２１に保持された読み出し輝度信号ＶＳＩＧの読み出し、並びに、リセット信号用保持キャパシタＣＲ２１に保持された読み出しリセット信号ＶＲＳＴの読み出しが並行して行われる。
【０２０７】
このとき、各信号保持部２１２Ｂにおいては、ゲートがノードＮＤ２６に接続されたソースフォロワトランジスタＳＦ３Ｓ−Ｔｒにより、ノードＮＤ２６に接続された信号用保持キャパシタＣＳ２１の保持電圧に応じて、列出力の読み出し輝度信号ＶＳＩＧとして第２の垂直信号線ＬＳＧＮ１２−１に出力され、カラム読み出し回路４０に供給される。
同様に、各信号保持部２１２Ｂにおいては、ゲートがノードＮＤ２５に接続されたソースフォロワトランジスタＳＦ３Ｒ−Ｔｒにより、ノードＮＤ２５に接続されたリセット信号用保持キャパシタＣＲ２１の保持電圧に応じて、列出力の読み出しリセット信号ＶＲＳＴとして第２の垂直信号線ＬＳＧＮ１２−２に出力され、カラム読み出し回路４０に供給される。
【０２０８】
次に、信号保持部２１２Ｂにおいて、時刻ｔ２７を含む所定期間に制御信号ＣＫＳＴがＨレベルに切り替えられてスイッチ素子ＳＷ２４が導通状態となる。
これにより、選択行のリセットレベルと信号レベルの平均化が行われる。
そして、時刻ｔ２８において、信号用保持キャパシタＣＳ２１に保持された読み出し輝度信号ＶＳＩＧ、並びに、リセット信号用保持キャパシタＣＲ２１に保持された読み出しリセット信号ＶＲＳＴを平均化して信号の読み出しが並行して行われる。
【０２０９】
このとき、各信号保持部２１２Ｂにおいては、ゲートがノードＮＤ２６に接続されたソースフォロワトランジスタＳＦ３Ｓ−Ｔｒにより、ノードＮＤ２６における平均化電圧に応じて、列出力の平均化信号として第２の垂直信号線ＬＳＧＮ１２−１に出力され、カラム読み出し回路４０に供給される。
同様に、各信号保持部２１２Ｂにおいては、ゲートがノードＮＤ２５に接続されたソースフォロワトランジスタＳＦ３Ｒ−Ｔｒにより、ノードＮＤ２５における平均化電圧に応じて、列出力の平均化信号ＡＶＳＲとして第２の垂直信号線ＬＳＧＮ１２−２に出力され、カラム読み出し回路４０に供給される。
【０２１０】
ここで、信号保持部２１２Ｂから読み出される信号レベルＶＳとリセットレベルＶＲを出力するソースフォロワトランジスタＳＦ３Ｓ−Ｔｒ、ＳＦ３Ｒ−ＴｒのオフセットをそれぞれＶＯＳ１，ＶＯＳ２とすると、次の関係式が得られる。
【０２１１】
［数１］
ＶＯＵＴＲ（ｔ２６）−ＶＯＵＴＳ（ｔ２６）＝ＶＲ＋ＶＯＳ２−（ＶＳ＋ＶＯＳ１）
ＶＯＵＴＲ（ｔ２８）−ＶＯＵＴＳ（ｔ２８）＝
（ＶＲ＋ＶＳ）／２＋ＶＯＳ２−（（ＶＲ＋ＶＳ）／２＋ＶＯＳ１）
ＶＯＵＴＲ（ｔ２６）−ＶＯＵＴＳ（ｔ２６）―｛ＶＯＵＴＲ（ｔ２８）−ＶＯＵＴＳ（ｔ２８）｝
＝ＶＲ−ＶＳ
【０２１２】
ここで、ＶＯＵＴＲ（ｔ２６）は時刻ｔ２６に読み出されるリセット信号電圧を、ＶＯＵＴＳ（ｔ２６）は時刻ｔ２６に読み出される信号電圧を、ＶＯＵＴＲ（ｔ２８）は時刻ｔ２８に読み出されるリセット信号電圧を、ＶＯＵＴＳ（ｔ２８）は時刻ｔ２８に読み出される信号電圧を、それぞれ示している。
【０２１３】
以上より、後段回路で差動信号をＣＤＳ処理することで、ソースフォロワトランジスタＳＦ３Ｓ−Ｔｒ、ＳＦ３Ｒ−Ｔｒのオフセットを除去することができる。
【０２１４】
そして、たとえば読み出し部７０の一部を構成するカラム読み出し回路４０において、時刻ｔ２６に同時並列的に読み出された読み出し輝度信号ＶＳＩＧおよび読み出しリセット信号ＶＲＳＴ、並びに時刻ｔ２８に読み出される平均化信号ＡＶＳＲと、第２の画素信号ｐｉｘｏｕｔ２として並列に増幅部４２０に供給される。
【０２１５】
たとえば読み出し部７０の一部を構成するカラム読み出し回路４０において、入力部４４０を通して同時並列的に供給される第２の画素信号ｐｉｘｏｕｔ２の読み出し輝度信号ＶＳＩＧと読み出しリセット信号ＶＲＳＴ、および平均化信号ＡＶＳＲに対する増幅処理、ＡＤ変換処理が行われ、また、両信号の差分｛ＶＲＳＴ−ＶＳＩＧ−ＡＶＳＲ）｝がとられてＣＤＳ処理が行われる。
【０２１６】
より具体的には、差動のグローバルシャッタモード期間においては、カラム読み出し回路４０の入力部４４０に対して第４のモード信号ＭＯＤ４が供給されている。
また、差動のグローバルシャッタモード期間において、カラム読み出し回路４０の増幅部４２０の第１のスイッチ部ＳＷ４２１に対して制御信号ＣＫＯＳがＬレベルで供給される。これにより、第１のスイッチ部ＳＷ４２１は、端子ａを端子ｂとが接続されて、第１の帰還キャパシタＣｆ１は、第１のオペアンプ４２１の第１の入力端子（−）と出力ノードＮＤ４２１との間に接続される。
また、差動のグローバルシャッタモード期間において、カラム読み出し回路４０の増幅部４２０の第２のスイッチ部ＳＷ４２２に対して制御信号ＶＲＥＦＳＨがクロックで供給される。
【０２１７】
このような状態において、入力部４４０に第２の画素信号ｐｉｘｏｕｔ２が入力され、グローバルシャッタモード時の差動の一方の第２の画素信号ｐｉｘｏｕｔ２ｄ１が、入力部４４０の第１の出力端子ＴＯ１から、第１のサンプリングキャパシタＣｓ１が接続された第１のオペアンプ４２１の第１の入力端子（−）側に供給される。
これと並行して、グローバルシャッタモード時の差動の他方の第２の画素信号ｐｉｘｏｕｔ２ｄ２が、入力部４４０の第２の出力端子ＴＯ２から、第２のサンプリングキャパシタＣｓ２が接続された第１のオペアンプ４２１の第２の入力端子（＋）側に供給される。
【０２１８】
そして、読み出し輝度信号ＶＳＩＧおよび読み出しリセット信号ＶＲＳＴが入力されてから所定期間、図１５（Ｅ）に示すように、制御信号ＡＺ１および制御信号ＶＲＥＦＳＨがＨレベルに設定される。これにより、増幅部４２０のオートゼロスイッチ部ＳＷ４２３およびスイッチ部ＳＷ４２２が導通状態となる。
これにより、増幅部４２０の第１のオペアンプ４２１がリセット状態となる。
その結果、増幅部４２０の第１のオペアンプ４２１の出力信号（アンプ出力）ａｍｐｏｕｔは、所定のＤＣ電位、たとえば参照電位Ｖｒｅｆとなる。
【０２１９】
そして、制御信号ＡＺ１および制御信号ＶＲＥＦＳＨがＬレベルに切り替えられてから所定期間、図１５（Ｇ）、（Ｈ）に示すように、制御信号ＳＨおよびＡＺ２がＨレベルに設定される。これにより、ＡＤ変換部４３０のサンプルホールドスイッチ部ＳＷ４３１、およびオートゼロスイッチ部ＳＷ４３２が導通状態となる。
制御信号ＳＨおよびＡＺ２がＨレベルに設定される期間としては、制御信号ＳＨ、ＡＺ２の順で長く設定される。
これにより、ＡＤ変換部４３０の第２のオペアンプ４３１がリセット状態となる。
【０２２０】
その結果、増幅部４２０の第１のオペアンプ４２１の出力信号（アンプ出力）ａｍｐｏｕｔは、参照電位Ｖｒｅｆとなり、サンプルホールドスイッチ部ＳＷ４３１を通してＡＤ変換部４３０に転送され、第３のサンプリングキャパシタＣｓ３および第４のサンプリングキャパシタＣｓ４に保持される。
【０２２１】
このとき、ＡＤ変換部４３０には、図１５（Ｊ）に示すように、探索信号入力部４３２を通して右下がりのスロープ波形の第１の探索信号Ｖｒａｍｐ１が供給される。
そして、図１５（Ｋ）に示すように、第４のサンプリングキャパシタＣｓ４に保持された電圧と探索信号入力部４３２による探索信号Ｖｒａｍｐ１を合成した信号電圧Ｖｃｍｐが第２のオペアンプ４３１の第１の入力端子（−）に供給される。
第２のオペアンプ４３１においては、第１の入力端子（−）に第３のサンプリングキャパシタＣｓ３を介して入力される入力信号電圧Ｖｃｍｐと第２の入力端子（＋）に供給される参照電位Ｖｒｅｆ２とが比較され、参照電位Ｖｒｅｆ２と交差するまでの間、図１５（Ｌ）に示すように、比較出力信号ｃｍｐｏｕｔがＨレベルで出力される。この交差するまでの時間を図示しないカウンタで測定することにより、ＡＤ変換が行われる。
【０２２２】
続いて、増幅部４２０には読み出し輝度信号ＶＳＩＧおよび読み出しリセット信号ＶＲＳＴの平均化信号ＡＶＳＲが供給される。
そして、第１のオペアンプ４２１１の出力信号ａｍｐｏｕｔは、参照電位Ｖｒｅｆを基準に、読み出しリセット信号電圧ＶＲＳＴと低電位の読み出し輝度信号ＶＳＩＧの差分に容量比倍Ｇを掛け合わせたレベル増幅された信号（Ｖｒｅｆ＋Ｇ＊（ＶＲＳＴ−ＶＳＩＧ））となる。また、帰還信号ａｍｐｖｓｔは（Ｖｒｅｆ＋Ｇ´＊（ＶＲＳＴ−ＶＳＩＧ））となる。
そして、転送期間後の所定期間、図１５（Ｇ）に示すように、制御信号ＳＨがＨレベルに設定され、ＡＤ変換部４３０のサンプルホールドスイッチ部ＳＷ４３１が導通状態となる。
その結果、増幅部４２０の第１のオペアンプ４２１の出力信号（アンプ出力）ａｍｐｏｕｔは、信号（Ｖｒｅｆ＋Ｇ＊（ＶＲＳＴ−ＶＳＩＧ））となり、サンプルホールドスイッチ部ＳＷ４３１を通してＡＤ変換部４３０に転送され、第４のサンプリングキャパシタＣｓ４に保持される。
【０２２３】
このとき、ＡＤ変換部４３０には、図１５（Ｊ）に示すように、探索信号入力部４３２を通して右下がりのスロープ波形の第１の探索信号Ｖｒａｍｐ１が供給される。
そして、図１５（Ｋ）に示すように、第４のサンプリングキャパシタＣｓ４に保持された電圧と探索信号入力部４３２による探索信号Ｖｒａｍｐ１を合成した信号電圧Ｖｃｍｐが第２のオペアンプ４３１の第１の入力端子（−）側に供給される。
第２のオペアンプ４３１においては、第１の入力端子（−）に第３のサンプリングキャパシタＣｓ３を介して入力される入力信号電圧Ｖｃｍｐと第２の入力端子（＋）に供給される参照電位Ｖｒｅｆ２とが比較され、参照電位Ｖｒｅｆ２と交差するまでの間、図１５（Ｌ）に示すように、比較出力信号ｃｍｐｏｕｔがＨレベルで出力される。この交差するまでの時間を図示しないカウンタで測定することにより、ＡＤ変換が行われる。
【０２２４】
そして、たとえば読み出し部７０の一部を構成するカラム読み出し回路４０において、読み出しリセット信号ＶＲＳＴと読み出し輝度信号ＶＳＩＧとの差分｛ＶＲＳＴ−ＶＳＩＧ−ＡＶＳＲ）｝がとられてデジタルＣＤＳ処理が行われる。
【０２２５】
ここで、本第３の実施形態に係るカラム読み出し回路を通してのＣＤＳ処理について図１５（Ａ）〜（Ｌ）に関連付けて考察する。
図１５（Ａ）〜（Ｌ）においては、時刻ｔ３１に第１の画素２１の信号保持部２１２Ｂにより読み出し輝度信号ＶＳＩＧおよび読み出しリセット信号ＶＲＳＴが同時並列的に読み出されてカラム読み出し回路４０の第１のオペアンプ４２１に入力される場合を例としている。
同様に、図１５（Ａ）〜（Ｌ）において、時刻ｔ３２に第１の画素２１の信号保持部２１２Ｂにより読み出し輝度信号ＶＳＩＧおよび読み出しリセット信号ＶＲＳＴの平均化信号ＡＶＳＲが同時並列的に読み出されてカラム読み出し回路４０に入力される場合を例としている。
【０２２６】
時刻ｔ３１における第１のオペアンプ４２１の第２の入力端子（＋）の入力信号Ｖｉｎｐ（ｔ３１）は次式で与えられる。
【０２２７】
［数２］
Ｖｉｎｐ（ｔ３１）＝Ｖｒｅｆ＋（Ｑｉｎｊ／（Ｃｓ＋Ｃｆ））＝Ｖ´ｒｅｆ
【０２２８】
時刻ｔ３１における第１のオペアンプ４２１の第１の入力端子（−）の入力信号Ｖｉｎｎ（ｔ３１）に関連して次式が与えられる。
【０２２９】
［数３］
Ｃｓ×（Ｖ´ｒｅｆ−Ｖｒｓｔ）＋Ｃｆ×０＋Ｑｉｎｊ
＝Ｃｓ×（Ｖ´ｒｅｆ−Ｖｒｓｔ）＋Ｃｆ×（Ｖ´ｒｅｆ−Ｖｏｕｔ）
【０２３０】
したがって、時刻ｔ３１の出力Ｖｏｕｔ（ｔ３１）は次式で与えられる。
【０２３１】
［数４］
Ｖｏｕｔ（ｔ３１）＝Ｖ´ｒｅｆ−Ｑｉｎｊ／Ｃｆ
【０２３２】
時刻ｔ３２における第１のオペアンプ４２１の第２の入力端子（＋）の入力信号Ｖｉｎｐ（ｔ３２）については次式が与えられる。
【０２３３】
［数５］
Ｃｓ×（Ｖ´ｒｅｆ−Ｖｒｓｔ）＋Ｃｆ×Ｖ´ｒｅｆ
＝Ｃｓ×（Ｖｉｎｐ−（Ｖｒｓｔ＋Ｖｓｉｇ）／２）＋Ｃｆ×Ｖｉｎｐ
【０２３４】
したがって、時刻ｔ３２の第１のオペアンプ４２１の第２の入力端子（＋）の入力信号Ｖｉｎｐ（ｔ３２）は次式で与えられる。
【０２３５】
［数６］
Ｖｉｎｐ（ｔ３２）
＝Ｖ´ｒｅｆ＋（Ｃｓ／（Ｃｓ＋Ｃｆ））×（Ｖｒｓｔ−ＶｓｉＧ）／２
【０２３６】
時刻ｔ３２における第１のオペアンプ４２１の第１の入力端子（−）の入力信号Ｖｉｎｎ（ｔ３１）に関連して次式が与えられる。
【０２３７】
［数７］
Ｃｓ×（Ｖ´ｒｅｆ−Ｖｒｓｔ）＋Ｃｆ×０＋Ｑｉｎｊ
＝Ｃｓ×（Ｖｉｎｐ−（Ｖｒｓｔ＋Ｖｓｉｇ）／２）＋Ｃｆ×（Ｖｉｎｐ−Ｖｏｕｔ）
【０２３８】
したがって、時刻ｔ３２の出力Ｖｏｕｔ（ｔ３２）は次式で与えられる。
【０２３９】
［数８］
Ｖｏｕｔ（ｔ３２）
＝Ｖ´ｒｅｆ−（Ｑｉｎｊ／Ｃｆ）＋（Ｃｓ／Ｃｆ）×（Ｖｒｓｔ−Ｖｓｉｇ）
【０２４０】
したがって、デジタルＣＤＳ処理の差分出力は次式で与えられる。
【０２４１】
［数９］
Ｖｏｕｔ（ｔ３２）−Ｖｏｕｔ（ｔ３１）
＝（Ｃｓ／Ｃｆ）×（Ｖｒｓｔ−Ｖｓｉｇ）
【０２４２】
以上より、差動信号をＣＤＳ処理することで、読み出し輝度信号ＶＳＩＧおよび読み出しリセット信号ＶＲＳＴの差分を出力することができる。また、上式では明記されないが、読み出し輝度信号ＶＳＩＧおよび読み出しリセット信号ＶＲＳＴの平均化信号ＡＶＳＲをＣＤＳ処理することで、ソースフォロワトランジスタＳＦ３Ｓ−Ｔｒ、ＳＦ３Ｒ−Ｔｒ等のオフセットを除去することができる。
【０２４３】
ここで、カラム読み出し回路４０の第１のオペアンプ４２１の具体的な構成例について説明する。
【０２４４】
図１６は、本第３の実施形態に係るカラム読み出し回路の第１のオペアンプの構成例を示す回路図である。
図１７は、差動のグローバルシャッタモード時の第１のオペアンプの入力レンジの制御の一例を説明するためのである。
【０２４５】
第１のオペアンプ４２１としては、たとえば図１６に示すようなソースカップルペア入力の高利得オペアンプが適用可能である。
【０２４６】
図１６のオペアンプ４２１Ｂは、ＰＭＯＳトランジスタＰＴ４１〜ＰＴ４４、ＮＭＯＳトランジスタＮＴ４１〜ＮＴ４４、スイッチ部ＳＷ４１、電流源Ｉ４１、およびノードＮＤ４１，ＮＤ４２を含んで構成されている。
【０２４７】
ＰＭＯＳトランジスタＰＴ４１，ＰＴ４２、ＮＭＯＳトランジスタＮＴ４１，ＮＴ４２が電源電位ＶＤＤと基準電位ＶＳＳとの間に縦続接続され、ＰＭＯＳトランジスタＰＴ４３，ＰＴ４４、ＮＭＯＳトランジスタＮＴ４３，ＮＴ４４が電源電位ＶＤＤと基準電位ＶＳＳとの間に縦続接続されている。
そして、ＰＭＯＳトランジスタＰＴ４１のソースとＰＭＯＳトランジスタＰＴ４３のソース同士が接続されて、その接続ノードが電源電位ＶＤＤに接続されている。
ＮＭＯＳトランジスタＰＴ４１のソースとＮＭＯＳトランジスタＰＴ４３のソース同士が接続されて、その接続ノードが基準電位ＶＳＳに接続されて電流源Ｉ４１に接続されている。
【０２４８】
ＰＭＯＳトランジスタＰＴ４２のドレインとＮＭＯＳトランジスタＮＴ４２のドレインとの接続点によりノードＮＤ４１が形成され、ＰＭＯＳトランジスタＰＴ４４のドレインとＮＭＯＳトランジスタＮＴ４４のドレインとの接続点によりノードＮＤ４２が形成されている。
そして、ノードＮＤ４１がＰＭＯＳトランジスタＰＴ４１，ＰＴ４３のゲートに接続され、ノードＮＤ４２が出力ノードＮＤ４２１に接続されている。
また、ＰＭＯＳトランジスタＰＴ４２，ＰＴ４４のゲートがバイアス電位Ｖｂｐの供給端子Ｔｖｂｐに共通に接続されている。
【０２４９】
スイッチ部ＳＷ４１は、端子ａがＮＭＯＳトランジスタＮＴ４２，ＮＴ４４のゲートに共通に接続され、端子ｂが電源電位ＶＤＤに接続され、端子ｃがテレスコピック電位Ｖｔｒの供給端子Ｔｖｔｒに接続されている。
スイッチ部ＳＷ４１は、たとえば制御信号ＣＴＬがＬレベルのときは端子ａと端子ｂとを導通状態に保持し、制御信号ＣＴＬがＨレベルのときは端子ａと端子ｃとを導通状態に保持する。
【０２５０】
第１のオペアンプ４２１は、ゲイン設定Ｇが低いときはスイッチ部ＳＷ４１により、ＮＭＯＳトランジスタＮＴ４２，ＮＴ４４のゲートが電源電位ＶＤＤに接続されるように制御され、いわゆるテレスコピックアンプとして機能しないように制御される。これは、広い入力レンジに対応するためである。
第１のオペアンプ４２１は、ゲイン設定Ｇが高いときはスイッチ部ＳＷ４１により、ＮＭＯＳトランジスタＮＴ４２，ＮＴ４４のゲートがテレスコピック電位Ｖｔｒに接続されるように制御され、いわゆるテレスコピックアンプとして機能するように制御される。これは、ゲインエラーを低減するためである。
【０２５１】
図１７の例では、ゲインが×１、×２の低いゲインの場合、明時のゲインエラーよりも光子（フォトン）ショットノイズが支配的であることから、ＮＭＯＳトランジスタＮＴ４２，ＮＴ４４のゲートを電源電位ＶＤＤに接続し、テレスコピックアンプとして機能させない。
一方、ゲインが×４、×８の高いゲインの場合は、入力レンジが小さいため、ＮＭＯＳトランジスタＮＴ４２，ＮＴ４４のゲートをテレスコピック電位Ｖｔｒに接続し、高いゲインのテレスコピックアンプとして機能させ、明時のゲインエラーを低減する。
【０２５２】
本第３の実施形態によれば、上述した第１および第２の実施形態の効果を得られることはもとより、差動出力型のグローバルシャッタ画素に対して、キャパシタ等を追加することなく、小面積で差動出力信号のＣＤＳ処理を実現することができる。
【０２５３】
（第４の実施形態）
図１８は、本発明の第４の実施形態に係るカラム読み出し回路の構成例を示す回路図である。
図１９（Ａ）および（Ｂ）は、本第４の実施形態に係るＡＤ変換部に採用される反転二分探索法に対応した探索信号入力部の構成例を説明するための図である。
【０２５４】
本第４の実施形態に係る固体撮像装置１０Ｃが上述した第１、第２および第３の実施形態に係る固体撮像装置１０，１０Ａ，１０Ｂと異なる点は、カラム読み出し回路４０におけるＡＤ変換部４３０Ｃの探索信号入力部４３２Ｃの構成にある。
【０２５５】
第１〜第３の実施形態においては、探索信号Ｖｒａｍｐとして、第１のモード信号ＭＯＤ１（シングルエンドのローリングシャッタモード）、第３のモード信号ＭＯＤ３（差動のローリングシャッタモード）、第４のモード信号ＭＯＤ４（差動のグローバルシャッタモード）のとき第１の探索信号Ｖｒａｍｐ１が探索信号入力部４３２に供給される。
そして、第１〜第３の実施形態においては、探索信号Ｖｒａｍｐとして、第２のモード信号ＭＯＤ２（シングルエンドのグローバルシャッタモード）のとき第２の探索信号Ｖｒａｍｐ２が探索信号入力部４３２に供給される。
すなわち、第１〜第３の実施形態においては、ＡＤ変換部４３０にレベル反転させた第１の探索信号Ｖｒａｍｐ１と第２の探索信号Ｖｒａｍｐ２を採用している。
【０２５６】
これに対して、本第４の実施形態においては、ＡＤ変換部４３０ＣをＳＡＲ型（逐次比較型）ＡＤＣとして構成し、探索信号の供給に反転二分探索を採用している。
【０２５７】
探索信号入力部４３２Ｃは、複数（ｘ個）の第４のサンプリングキャパシタＣｓ４−１〜Ｃｓ４−ｘ、および複数のスイッチ部ＳＷ４３２−１〜ＳＷ４３２−ｘを含んで構成されている。
第４のサンプリングキャパシタＣｓ４−１〜Ｃｓ４−ｘは、一方の電極（端子）がＡＤ変換部４３０Ｃの入力ノードＮＤ４３１に共通に接続され、他方の電極（端子）が、対応して配置されたスイッチ部ＳＷ４３２−１〜ＳＷ４３２−ｘの端子ａに接続されている。
スイッチ部ＳＷ４３２−１〜ＳＷ４３２−ｘの端子ｂが参照電位Ｖｒｅｆに接続され、端子ｃがグランドＧＮＤに接続されている。
【０２５８】
カラム読み出し回路４０Ｃに読み出しリセット信号ＶＲＳＴ、読み出し輝度信号ＶＳＩＧの順に読み出される第１の画素信号ｐｉｘｏｕｔ１が入力される場合、スイッチ部ＳＷ４３２−１〜ＳＷ４３２−ｘは制御信号ＣＴＲ ＳＡＲにより参照電位ＶｒｅｆとグランドＧＮＤで、この順に交互にスイッチするように制御される。
このように、スイッチ部ＳＷ４３２−１〜ＳＷ４３２−ｘを制御信号ＣＴＲ ＳＡＲにより参照電位ＶｒｅｆとグランドＧＮＤで、この順に交互にスイッチすることにより、図１９（Ａ）に示すように、読み出しリセット信号ＶＲＳＴ、読み出し輝度信号ＶＳＩＧの順に読み出される第１の画素信号ｐｉｘｏｕｔ１をＡＤ変換することができる。
【０２５９】
カラム読み出し回路４０Ｃに読み出し輝度信号ＶＳＩＧ、読み出しリセット信号ＶＲＳＴの順に読み出される第２の画素信号ｐｉｘｏｕｔ２が入力される場合、スイッチ部ＳＷ４３２−１〜ＳＷ４３２−ｘは制御信号ＣＴＲ ＳＡＲによりグランドＧＮＤと参照電位Ｖｒｅｆで、この順に交互にスイッチするように制御される。
このように、スイッチ部ＳＷ４３２−１〜ＳＷ４３２−ｘを制御信号ＣＴＲ ＳＡＲによりグランドＧＮＤと参照電位Ｖｒｅｆ、この順に交互にスイッチすることにより、図１９（Ｂ）に示すように、読み出し輝度信号ＶＳＩＧ、読み出しリセット信号ＶＲＳＴの順に読み出される第２の画素信号ｐｉｘｏｕｔ２をＡＤ変換することができる。
【０２６０】
本第４の実施形態によれば、上述した第１、第２および第３の実施形態の効果と同様の効果を得ることができる。
【０２６１】
以上説明した固体撮像装置１０，１０Ａ〜１０Ｃは、デジタルカメラやビデオカメラ、携帯端末、あるいは監視用カメラ、医療用内視鏡用カメラなどの電子機器に、撮像デバイスとして適用することができる。
【０２６２】
図２０は、本発明の実施形態に係る固体撮像装置が適用されるカメラシステムを搭載した電子機器の構成の一例を示す図である。
【０２６３】
本電子機器３００は、図２０に示すように、本実施形態に係る固体撮像装置１０，１０Ａ〜１０Ｃが適用可能なＣＭＯＳイメージセンサ３１０を有する。
さらに、電子機器３００は、このＣＭＯＳイメージセンサ３１０の画素領域に入射光を導く（被写体像を結像する）光学系（レンズ等）３２０を有する。
電子機器３２０は、ＣＭＯＳイメージセンサ３１０の出力信号を処理する信号処理回路(ＰＲＣ)３３０を有する。
【０２６４】
信号処理回路３３０は、ＣＭＯＳイメージセンサ３１０の出力信号に対して所定の信号処理を施す。
信号処理回路３３０で処理された画像信号は、液晶ディスプレイ等からなるモニタに動画として映し出し、あるいはプリンタに出力することも可能であり、またメモリカード等の記録媒体に直接記録する等、種々の態様が可能である。
【０２６５】
上述したように、ＣＭＯＳイメージセンサ３１０として、前述した固体撮像装置１０，１０Ａ〜１０Ｃを搭載することで、高性能、小型、低コストのカメラシステムを提供することが可能となる。
そして、カメラの設置の要件に実装サイズ、接続可能ケーブル本数、ケーブル長さ、設置高さなどの制約がある用途に使われる、たとえば、監視用カメラ、医療用内視鏡用カメラなどの電子機器を実現することができる。
【図１】
2018181463.tif 000003
【図２】
2018181463.tif 000004
【図３】
2018181463.tif 000005
【図４】
2018181463.tif 000006
【図５】
2018181463.tif 000007
【図６】
2018181463.tif 000008
【図７】
2018181463.tif 000009
【図８】
2018181463.tif 000010
【図９】
2018181463.tif 000011
【図１０】
2018181463.tif 000012
【図１１】
2018181463.tif 000013
【図１２】
2018181463.tif 000014
【図１３】
2018181463.tif 000015
【図１４】
2018181463.tif 000016
【図１５】
2018181463.tif 000017
【図１６】
2018181463.tif 000018
【図１７】
2018181463.tif 000019
【図１８】
2018181463.tif 000020
【図１９】
2018181463.tif 000021
【図２０】
2018181463.tif 000022
【手続補正書】
【提出日】令和1年12月3日(2019.12.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
光電変換を行う画素が配置された画素部と、
前記画素から信号線に読み出される画素信号をアナログ信号からデジタル信号に変換するアナログデジタル（ＡＤ）変換機能を有する読み出し回路と、を有し、
前記画素から読み出される前記画素信号は、
第１の動作により前記画素から順に読み出される読み出しリセット信号および読み出し輝度信号を含む第１の画素信号と、
第２の動作により前記画素から順に読み出される読み出し輝度信号および読み出しリセット信号を含む第２の画素信号と、のうちの少なくともいずれかであり、
前記読み出し回路は、
前記画素信号を増幅する増幅部と、
前記増幅部で増幅された画素信号を、探索信号に関連付けてアナログ信号からデジタル信号に変換するＡＤ変換部と、を含み、
前記第１の画素信号のときの第１の探索信号と前記第２の画素信号のときの第２の探索信号とは、探索レベルが反転した関係に設定可能である
固体撮像装置。
【請求項２】
前記増幅部は、
第１の演算増幅器と、
前記第１の画素信号または前記第２の画素信号の入力ラインと前記第１の演算増幅器の第１の入力端子との間に接続された第１のサンプリングキャパシタと、
前記第１の演算増幅器の出力端子と前記第１の入力端子との間に接続される第１の帰還キャパシタと、
オフセット電位と、
前記帰還キャパシタの一端側を前記第１の演算増幅器の出力端子または前記オフセット電位に選択的に接続する第１のスイッチ部と、を含み、
前記第１の演算増幅器の第２の入力端子は少なくとも参照電位に接続可能である
請求項１記載の固体撮像装置。
【請求項３】
前記増幅部は、
前記第１の画素信号または前記第２の画素信号の入力ラインと前記第１の演算増幅器の第２の入力端子との間に接続された第２のサンプリングキャパシタと、
前記第１の演算増幅器の前記第２の入力端子と基準電位との間に接続された第２の帰還キャパシタと、
前記参照電位を前記第１の演算増幅器の前記第２の入力端子に選択的に接続する第２のスイッチ部と、を含む
請求項２記載の固体撮像装置。
【請求項４】
前記ＡＤ変換部は、
第２の演算増幅器と、
前記増幅部の信号出力ラインに接続されたサンプルホールドスイッチと、
前記第２の演算増幅器の第１の入力端子と前記サンプルホールドスイッチとの間に接続された入力キャパシタと、
前記入力キャパシタの前記サンプルホールドスイッチとの接続端子側と前記探索信号の供給ラインとの間に接続され、前記探索信号を前記入力キャパシタの前記サンプルホールドスイッチとの接続端子側に入力する探索信号入力部と、を含み、
前記第２の演算増幅器の第２の入力端子は参照電位に接続されている
請求項２または３記載の固体撮像装置。
【請求項５】
前記ＡＤ変換部の前記探索信号入力部は、
一端子側が前記入力キャパシタの前記サンプルホールドスイッチとの接続端子側に接続され、他端子側が前記探索信号の供給ライン側に接続された探索信号入力用キャパシタを含む
請求項４記載の固体撮像装置。
【請求項６】
前記ＡＤ変換部の前記探索信号入力部は、
一端子側が前記入力キャパシタの前記サンプルホールドスイッチとの接続端子側に接続された複数のキャパシタと、
前記複数のキャパシタに対応して配置され、二分探索法に従った制御信号に応じて当該対応するキャパシタの他端側を、参照電位または基準電位に選択的に接続する複数のスイッチと、を含む
請求項４記載の固体撮像装置。
【請求項７】
前記増幅部は、
前記第１の演算増幅器の前記第１の入力端子と出力端子との間に接続された第１のオートゼロスイッチを含み、
前記ＡＤ変換部は、
前記第２の演算増幅器の前記第１の入力端子と出力端子との間に接続された第２のオートゼロスイッチを含む
請求項２から６のいずれか一に記載の固体撮像装置。
【請求項８】
前記第１の画素信号がシングルエンドの信号として前記増幅部の第１のサンプリングキャパシタに入力される場合、
前記増幅部の第１の帰還キャパシタは前記第１のスイッチ部により前記第１の演算増幅器の出力端子に接続され、前記第１の演算増幅器の第２の入力端子が前記参照電位に接続され、
前記ＡＤ変換部には前記第１の探索信号が供給され、
前記第２の画素信号がシングルエンドの信号として前記増幅部の第１のサンプリングキャパシタに入力される場合、
前記増幅部の第１の帰還キャパシタは前記第１のスイッチ部により前記オフセット電位に選択的に接続され、前記第１の演算増幅器の第２の入力端子が前記参照電位に接続され、
前記ＡＤ変換部には前記第１の探索信号とは探索レベルが反転した関係にある前記第２の探索信号が供給される
請求項２から７のいずれか一に記載の固体撮像装置。
【請求項９】
前記第１の画素信号が差動の信号として前記増幅部の第１のサンプリングキャパシタおよび第２のサンプリングキャパシタに入力される場合、
前記増幅部の第１の帰還キャパシタは前記第１のスイッチ部により前記第１の演算増幅器の出力端子に接続され、
前記ＡＤ変換部には前記第１の探索信号が供給される
請求項２から８のいずれか一に記載の固体撮像装置。
【請求項１０】
前記第２の画素信号が差動の信号として前記増幅部の第１のサンプリングキャパシタおよび第２のサンプリングキャパシタに入力される場合、
前記増幅部の第１の帰還キャパシタは前記第１のスイッチ部により前記第１の演算増幅器の出力端子に接続され、
前記ＡＤ変換部には前記第１の探索信号が供給される
請求項２から９のいずれか一に記載の固体撮像装置。
【請求項１１】
光電変換読み出し部および信号保持部を含む第１の画素と前記光電変換読み出し部を含む第２の画素のうち、少なくとも前記第１画素が配置された前記画素部と、
前記画素部から画素信号の読み出しを行う読み出し部と、
前記光電変換読み出し部の読み出し信号が出力される第１の信号線と、
前記信号保持部の保持信号が出力される第２の信号線と、を有し、
少なくとも前記第１の画素の前記光電変換読み出し部は、
出力ノードと、
蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、
前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送されるフローティングディフュージョンと、
前記フローティングディフュージョンの電荷を電荷量に応じた電圧信号に変換し、変換した信号を前記出力ノードに出力するソースフォロワ素子と、
リセット期間に前記フローティングディフュージョンを所定の電位にリセットするリセット素子と、
第１の期間に前記出力ノードを前記第１の信号線と電気的に接続する選択素子と、を含み、
前記信号保持部は、
前記第１の画素の前記光電変換読み出し部の出力ノードから出力される信号を保持可能な信号保持キャパシタと、
第２の期間に前記信号保持キャパシタを前記光電変換読み出し部の出力ノードと選択的に接続するスイッチ素子と、
前記第２の期間に前記信号保持キャパシタに保持された信号を保持電圧に応じて出力するソースフォロワ素子を含み、変換した信号を選択的に前記第２の信号線に出力する出力部と、を含む
請求項１から１０のいずれか一に記載の固体撮像装置。
【請求項１２】
前記画素部は、少なくとも、
複数の前記第１の画素の前記光電変換読み出し部が行列状に配置された第１の画素アレイと、
前記複数の前記第１の画素の前記信号保持部が行列状に配置された保持部アレイと、を含む
請求項１１記載の固体撮像装置。
【請求項１３】
前記画素部は、
複数の前記第２の画素の前記光電変換読み出し部が行列状に配置された第２の画素アレイを有し、
前記第２の画素の前記光電変換読み出し部は、
蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、
前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送されるフローティングディフュージョンと、
前記フローティングディフュージョンの電荷を電荷量に応じた電圧信号に変換するソースフォロワ素子と、
リセット期間に前記フローティングディフュージョンを所定の電位にリセットするリセット素子と、
第１の期間に前記ソースフォロワ素子による電圧信号の出力ラインを前記第１の信号線と電気的に接続する選択素子と、を含む
請求項１２記載の固体撮像装置。
【請求項１４】
前記読み出し部は、
第１の動作時には、前記第１の画素の前記第１の画素アレイおよび前記第２の画素の前記第２の画素アレイをアクティブにして画素信号の読み出しを行う
請求項１１から１３のいずれか一に記載の固体撮像装置。
【請求項１５】
前記読み出し部は、
第２の動作時には、前記第１の画素および前記第２の画素の前記光電変換読み出し部における前記選択素子を非選択状態とした状態で、前記第１の画素の前記第１の画素アレイおよび前記保持部アレイをアクティブにして画素信号の読み出しを行う
請求項１１から１４のいずれか一に記載の固体撮像装置。
【請求項１６】
第１の基板と、
第２の基板と、を含み、
前記第１の基板と前記第２の基板は接続部を通して接続された積層構造を有し、
前記第１の基板には、
少なくとも、前記第１の画素の前記光電変換読み出し部、および前記第１の信号線が形成され、
前記第２の基板には、
少なくとも、前記第１の画素の前記信号保持部、前記第２の信号線、および前記読み出し部の少なくとも一部が形成されている
請求項１１から１５のいずれか一に記載の固体撮像装置。
【請求項１７】
光電変換を行う画素が配置された画素部と、
前記画素から信号線に読み出される画素信号をアナログ信号からデジタル信号に変換するアナログデジタル（ＡＤ）変換機能を有する読み出し回路と、を有し、
前記読み出し回路は、
前記画素信号を増幅する増幅部と、
前記増幅部で増幅された画素信号を、探索信号に関連付けてアナログ信号からデジタル信号に変換するＡＤ変換部と、を含む、
固体撮像装置の駆動方法であって、
前記画素から読み出される前記画素信号は、
第１の動作により前記画素から順に読み出される読み出しリセット信号および読み出し輝度信号を含む第１の画素信号と、
第２の動作により前記画素から順に読み出される読み出し輝度信号および読み出しリセット信号を含む第２の画素信号と、のうちの少なくともいずれかであり、
前記読み出し回路に供給する前記探索信号について、
前記第１の画素信号のときの第１の探索信号と前記第２の画素信号のときの第２の探索信号とで、探索レベルが反転した関係に設定する
固体撮像装置の駆動方法。
【請求項１８】
固体撮像装置と、
前記固体撮像装置に被写体像を結像する光学系と、を有し、
前記固体撮像装置は、
光電変換を行う画素が配置された画素部と、
前記画素から信号線に読み出される画素信号をアナログ信号からデジタル信号に変換するアナログデジタル（ＡＤ）変換機能を有する読み出し回路と、を含み、
前記画素から読み出される前記画素信号は、
第１の動作により前記画素から順に読み出される読み出しリセット信号および読み出し輝度信号を含む第１の画素信号と、
第２の動作により前記画素から順に読み出される読み出し輝度信号および読み出しリセット信号を含む第２の画素信号と、のうちの少なくともいずれかであり、
前記読み出し回路は、
前記画素信号を増幅する増幅部と、
前記増幅部で増幅された画素信号を、探索信号に関連付けてアナログ信号からデジタル信号に変換するＡＤ変換部と、を含み、
前記第１の画素信号のときの第１の探索信号と前記第２の画素信号のときの第２の探索信号とは、探索レベルが反転した関係に設定可能である
電子機器。
【国際調査報告】
2018181463.tif 000023
2018181463.tif 000024