(57)【要約】本発明に係る電子回路装置は、複数層の金属配線層から構成される配線層１３と、この配線層１３上に形成された感光性樹脂からなる感光性樹脂層２１と、この感光性樹脂層２１中に配置された第１の電子回路素子３３を有することを特徴とする。この電子回路装置においては、感光性樹脂層２１に配線層１３の一部を露出する複数の開口４１が形成され、さらに、第１の電子回路素子３３と３次元接続されるとともに、複数の開口を介して配線層１３の一部と３次元接続された複数層の金属配線層から構成される第１の電子回路素子上の再配線層４２と、再配線層４２と接続された複数の第１の外部接続端子５１とが形成される。
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【特許請求の範囲】
【請求項１】
複数層の金属配線層から構成される配線層と、
この配線層上に配置された感光性樹脂からなる感光性樹脂層と、
この感光性樹脂層中に配置された第１の電子回路素子と、
を有することを特徴とする電子回路装置。
【請求項２】
請求項１記載の電子回路装置において、前記第１の電子回路素子を包有する前記感光性樹脂層には、前記配線層の一部を露光、露出させた複数の開口が形成され、
この複数の開口を介して前記配線層の一部と前記第１の電子回路素子上の再配線層の一部とを３次元接続させた構造を特徴とする電子回路装置。
【請求項３】
請求項１記載の電子回路装置において、前記感光性樹脂は３５０ｎｍ以上の波長の光透過率が８５％以上であることを特徴とする電子回路装置。
【請求項４】
請求項１記載の電子回路装置において、前記感光性樹脂は露光量が８００ｍＪ／ｃｍ2以上２６００ｍＪ／ｃｍ2以下で感光することを特徴とする電子回路装置。
【請求項５】
請求項１記載の電子回路装置において、前記感光性樹脂のヤング率は常温で１ＧＰＡ以下であり、１２５℃で０．１ＧＰＡ以下であることを特徴とする電子回路装置。
【請求項６】
請求項２記載の電子回路装置において、前記複数の開口の開口径は、前記第１の電子回路素子上の再配線層における層間接続孔の開口径よりも大きいことを特徴とする電子回路装置。
【請求項７】
第１のベース基板と、前記第１のベース上に形成された離形層と、前記離形層上に形成された複数層の金属配線層から構成される配線層と、この配線層上に形成された感光性樹脂からなる感光性樹脂層とを有する第１の支持部材を準備し、
第２のベース基板と、前記第２のベース基板上に搭載された第１の電子回路素子とを有する第２の支持部材を準備し、
前記第１の電子回路素子を前記感光性樹脂層が覆うように前記第１の支持部材と前記第２の支持部材とを貼り合わせ、
前記第１の支持部材及び前記第１の電子回路素子から、前記第２のベース基板を剥離する、
工程を含むことを特徴とする電子回路装置の製造方法。
【請求項８】
請求項７記載の電子回路装置の製造方法において、さらに、
選択的に光を照射することによって前記感光性樹脂層に前記配線層の一部を露出する複数の開口を形成し、
前記第１の電子回路素子と接続されるとともに、前記複数の開口を介して前記配線層の一部と３次元接続された複数層の金属配線層から構成される再配線層を前記第１の電子回路素子上に形成し、
前記再配線層と接続された複数の第１の外部接続端子を形成する、
工程を含むことを特徴とする電子回路装置の製造方法。
【請求項９】
請求項８記載の電子回路装置の製造方法において、さらに、前記配線層と接続された複数の第２の外部接続端子を形成し、
前記第２の外部接続端子によって前記配線層に接続された第２の電子回路素子を搭載する、
工程を含むことを特徴とする電子回路装置の製造方法。
【請求項１０】
請求項８記載の電子回路装置の製造方法において、選択的に光を照射する工程は、選択的に光ビームを走査することによって行うことを特徴とする電子回路装置の製造方法。
【請求項１１】
請求項８記載の電子回路装置の製造方法において、前記配線層及び前記再配線層を形成する工程は、前記複数層の金属配線層が、いずれも、絶縁膜で包囲された複数の銅配線から形成されることを特徴とする電子回路装置の製造方法。
【請求項１２】
請求項８記載の電子回路装置の製造方法において、前記複数の開口を形成する工程は、前記第１の電子回路素子上の再配線層における層間接続孔の開口径よりも大きい開口を形成することを特徴とする電子回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路装置、電子回路装置の支持部材、電子情報端末及び電子回路装置の製造方法に関する。特に、ファンアウト型のウェハ・レベル・パッケージを低コストで三次元化できる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来より、ウェハ・レベルのパッケージが実用化されてきた。このウェハ・レベルのパッケージは、多数の独立した集積回路が形成された半導体ウェハ上に、単数又は複数の配線層からなる再配線層を形成し、半田ボール等からなる外部電極を形成した後に、ダイシングソーを用いて集積回路単位で個片化して製造する。【０００３】
このような従来のウェハ・レベルのパッケージにおいては、パッケージ面積と集積回路が形成された半導体チップとがほぼ同じ面積である。その結果、チップ面積が小さいと搭載できる端子数も限られてくるという問題が生じていた。特に、多ビットのパラレルデータを高速で出入力するマイクロ・プロセッサ・ユニット（ＭＰＵ）やグラフィック・プロセッサ・ユニット（ＧＰＵ）を含む論理（Ｌｏｇｉｃ）ＬＳＩ（多くの場合、この論理ＬＳＩは、特定用途向け集積回路（ＡＳＩＣ）によって構成される。携帯型通信端末において各種アプリケーションを動作させるアプリケーション・プロセッサや送受信にかかわる信号のデジタル信号処理を行うベースバンド・プロセッサが論理ＬＳＩの一例である。）においては、この問題は顕著である。【０００４】
そこで、ファン・アウト・ウェハ・レベル・パッケージ（ＦＯＷＬＰ）が近時提案された。これは、再配線できるパッケージの面積が半導体チップ面積よりも大きく、チップの外側の樹脂封止部分まで端子を広げることができる。その結果、チップ面積と比べて端子数が多い用途に好適である。【０００５】
ＦＯＷＬＰにおいては、従来のウェハ・レベル・パッケージのようにウェハのみの上でパッケージを形成するのではなく、あらかじめ準備されたベース基板上に集積回路素子を並べ替えて仮のウェハや仮のパネルを形成する。さらに、この仮のウェハや仮のパネルに再配線をする。ベース基板には剛性を持った金属やガラス板を用いる。したがって、一度に形成される半導体装置の数は、ベース基板の大きさによる限界はあるが、集積回路を形成するウェハの大きさにはかかわらない。一般的には、従来のウェハ・レベル・パッケージより多くの半導体装置を同時に形成できる。【０００６】
ＦＯＷＬＰにおいては、従来の一般的なパッケージと異なり、チップの端子から配線を引き出す再配線層を「半導体工程」（半導体装置の配線層と同様の工程であり、その配線ピッチも数〜数十μｍ程度である。）で作り、外部端子につなげる。さらに、従来の一般的な半導体パッケージと異なり、パッケージ基板がないため、薄く、配線長が短くなることから、インダクタンスや浮遊容量も小さくなり、信号の伝送速度の高速化も実現できる。パッケージ基板を用いないために製造コストが低くなることも期待されている。【０００７】
図１１にＦＯＷＬＰ１０１の断面図を示す。半導体チップ１０２は樹脂１０３に取り囲まれており、半導体チップ１０２の集積回路形成面であり電極パッドが形成されている面と樹脂１０３の一面とが面一になっている。【０００８】
半導体チップ１０２の集積回路形成面であり電極パッドが形成されている面と樹脂１０３の一面に接して再配線層１０４が形成されている。再配線層１０４は複数層の金属再配線層１０５から構成されている。異なる層に位置する金属再配線層１０５間、及び、金属再配線層１０５と半導体チップ１０２の電極パッドとはフォトヴィア１０６によって電気的に接続されている。【０００９】
再配線層１０４の半導体チップ１０２と反対側の面には、選択的に絶縁層１０７が形成されており、絶縁層１０７が形成されていない領域で金属再配線層１０５の一部が露出している。この露出部分上に外部電極に相当する半田ボール１０８が形成されている。【００１０】
以上のように構成したＦＯＷＬＰ１０１は、チップ面積よりも広い面積に外部電極を配置したファンアウト型なので、アプリケーション・プロセッサやベースバンド・プロセッサに好適である。そして、パッケージ基板がないため、薄く、配線長も短くなることから、インダクタンスや浮遊容量も小さくなり、信号の伝送速度の高速化も実現できる。パッケージ基板を用いないために製造コストも低くなる。【００１１】
ＦＯＷＬＰ１０１においても、複数のチップを積層させる三次元化が望まれる。三次元化によって、実装面積を減らすことができるからである。とりわけ、アプリケーション・プロセッサは、それ単体で動作するのではなく、大容量ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）やフラッシュ・メモリ（Ｆｌａｓｈメモリ）を外付けして動作する。そして、アプリケーション・プロセッサは積層されたＤＲＡＭやＦｌａｓｈメモリの特殊でない標準パッケージと広いデータバス幅で大量のデータ通信をさせることが望ましい。【００１２】
しかしながら、ＦＯＷＬＰ１０１は三次元化が困難である。ウェハ工程での金属メッキで形成する高さの高い埋込みピラーなどを使った方法は考案されているが、この方法は高価である。低価格、簡易プロセスでの三次元化の要素技術が確立されていない。【００１３】
樹脂１０３を形成する段階で、ピラー長の長い（高い）埋込ピラーを形成し、樹脂１０３における金属再配線層１０５と反対側に埋込ピラーを露出し、露出した埋込ピラーに別の半導体パッケージを接続することによって、半導体チップ１０２と積層させた三次元化を図ることが検討された。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】米国特許第８６４３１６４号公報
【特許文献２】米国特許出願公開第２０１７／００２５３８０号明細書
【非特許文献】
【００１５】
【非特許文献１】Chien-Fu Tseng, Chung-Shi Liu, Chi-Hsi Wu, and Douglas Yu, "InFO (Wafer Level Integrated Fan-Out) Technology", 2016 IEEE 66th Electronic Components and Technology Conference, USA, Electronic Components and Technology Conference, 2016, DOI 10.1109/ECTC.2016.65
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかしながら、埋込ピラーの形成は困難でありＦＯＷＬＰでの埋込ピラーの形成は現実的ではない。これを既存の技術を組み合わせて実現する場合、製造コストの高コスト化を来す。また、埋込ピラーと再配線層における金属配線層との接触抵抗も高速化を阻害する。さらに、埋込ピラーを利用すると半導体素子との相対位置精度が悪くなり設計が困難であるという課題が予想される。【００１７】
そこで、本発明は、ＦＯＷＬＰの三次元化を検討する際に生じる、高コスト、高速化の阻害、設計困難という課題を解決することを目的とする。
【課題を解決するための手段】
【００１８】
本発明の一実施形態に係る電子回路装置は、複数層の金属配線層から構成される配線層と、この配線層上に配置された感光性樹脂からなる感光性樹脂層と、この感光性樹脂層中に配置された第１の電子回路素子と、を有することを特徴とする。【００１９】
本発明の一実施形態に係る電子回路装置は、第１の電子回路素子を包有する感光性樹脂層には、配線層の一部を露光、露出させた複数の開口が形成され、さらに、この複数の開口を介して配線層の一部と第１の電子回路素子上の再配線層の一部とを３次元接続させた構造を特徴とする。【００２０】
本発明の一実施形態に係る電子回路装置においては、感光性樹脂は３５０ｎｍ以上の波長の光透過率が８５％以上であることが望ましい。【００２１】
本発明の一実施形態に係る電子回路装置においては、感光性樹脂は露光量が８００ｍＪ／ｃｍ2以上２６００ｍＪ／ｃｍ2以下で感光することが望ましい。【００２２】
本発明の一実施形態に係る電子回路装置においては、感光性樹脂のヤング率は常温で１ＧＰＡ以下であり、１２５℃で０．１ＧＰＡ以下であることが望ましい。【００２３】
本発明の一実施形態に係る電子回路装置においては、複数の開口の開口径は、第１の電子回路素子上の再配線層における層間接続孔の開口径よりも大きいことが望ましい。【００２４】
本発明の一実施形態に係る電子回路装置の製造方法は、第１のベース基板と、第１のベース上に形成された離形層と、離形層上に形成された複数層の金属配線層から構成される配線層と、この配線層上に形成された感光性樹脂からなる感光性樹脂層とを有する第１の支持部材を準備し、第２のベース基板と、第２のベース基板上に搭載された第１の電子回路素子とを有する第２の支持部材を準備し、第１の電子回路素子を感光性樹脂層が覆うように第１の支持部材と第２の支持部材とを貼り合わせ、第１の支持部材及び第１の電子回路素子から、第２のベース基板を剥離する、工程を含むことを特徴とする。【００２５】
本発明の一実施形態に係る電子回路装置の製造方法は、さらに、選択的に光を照射することによって感光性樹脂層に配線層の一部を露出する複数の開口を形成し、さらに、第１の電子回路素子と３次元接続されるとともに、複数の開口を介して配線層の一部と３次元接続された複数層の金属配線層から構成される再配線層を第１の電子回路素子上に形成し、再配線層と接続された複数の第１の外部接続端子を形成する、工程を含むことを特徴とする。【００２６】
本発明の一実施形態に係る電子回路装置の製造方法は、さらに、配線層と接続された複数の第２の外部接続端子を形成し、第２の外部接続端子によって配線層に接続された第２の電子回路素子を搭載する、工程を含むことを特徴とする。【００２７】
本発明の一実施形態に係る電子回路装置の製造方法においては、選択的に光を照射する工程は、選択的に光ビームを走査することによって行うことが望ましい。【００２８】
本発明の一実施形態に係る電子回路装置の製造方法においては、配線層及び再配線層を形成する工程は、複数層の金属配線層が、いずれも、絶縁膜で包囲された複数の銅配線から形成されることが望ましい。【００２９】
本発明の一実施形態に係る電子回路装置の製造方法においては、複数の開口を形成する工程は、第１の電子回路素子上の再配線層における層間接続孔の開口径よりも大きい開口を形成することが望ましい。
【発明の効果】
【００３０】
本発明により、ＦＯＷＬＰの三次元化を検討する際に生じる、高コスト、高速化の阻害、設計困難という課題を解決する。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施形態に係る半導体装置（半製品１）の断面図である。
【図２】本発明の一実施形態に係る半導体装置（半製品２）の断面図である。
【図３】本発明の一実施形態に係る半導体装置（実装後）の断面図である。
【図４】本発明の一実施形態に係る三次元半導体装置（実装後）の断面図である。
【図５】本発明の一実施形態に係る半導体装置（半製品１）及び支持部材の製造方法を示した断面図である。
【図６】本発明の一実施形態に係る半導体装置（半製品１）及び支持部材の製造方法を示した断面図である。
【図７】本発明の一実施形態に係る半導体装置（半製品１）及び支持部材の製造方法を示した断面図である。
【図８】本発明の一実施形態に係る半導体装置（半製品１）の製造方法を示した断面図である。
【図９】本発明の一実施形態に係る半導体装置（半製品１）の製造方法を示した断面図である。
【図１０】本発明の一実施形態に係る半導体装置（半製品２）の製造方法を示した断面図である。
【図１１】ＦＯＷＬＰの断面図である。
【発明を実施するための形態】
【００３２】
以下、図面を参照して本発明に係る電子回路装置、電子回路装置の支持部材、電子情報端末及び電子回路装置の製造方法の一実施形態を説明する。ここでは、電子回路素子としてアプリケーション・プロセッサ・チップ等の半導体集積回路素子を用いた半導体装置の例を示す。電子回路装置、電子回路装置の支持部材及び電子回路装置の製造方法は、多くの異なる態様で実施することが可能であり、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、本実施の形態で参照する図面において、同一部分には同一の符号を付し、その繰り返しの説明は省略する。
【００３３】
〈半製品１〉
図１は、本発明の実施形態に係る半導体装置１０の断面図である。この半導体装置１０は仮ウェハや仮パネルでの半製品であり、図中の左右端は同様の構成の半導体装置１０とつながっており、後の工程にて個片化されるべきものである。
【００３４】
半導体装置１０は、複数層の銅配線層１７、１９から構成される配線層１３と、配線層１３上に形成された感光性樹脂からなる感光性樹脂層２１と、この感光性樹脂層中に配置されたアプリケーション・プロセッサ・チップ３３（半導体素子、第１の電子回路素子）とを有する。図には示さなかったが、半導体装置１０が流通する場合、素子保護と遮光のために感光性樹脂層２１とアプリケーション・プロセッサ・チップ３３の表面を覆う保護シート（被膜）が取りつけられる場合もある。
【００３５】
ベース基板１１はガラスやプラスチック等の透光性と剛性を持った基板である。ベース基板１１は平面視で０．５インチから１２インチの円形または長方形形状である。典型的には１２インチの円形である。アプリケーション・プロセッサ・チップ３３は数ｍｍ〜数ｃｍ角の長方形形状であるため、一つのベース基板１１を用いることによって数十〜数千のアプリケーション・プロセッサ・チップ３３が同時にパッケージされる。
【００３６】
このベース基板１１上には離形層１２が形成されている。離形層１２の材料は接着層と純剥離層とからなる。接着層は１０μｍ程度の厚さのポリエチレンテレフタレート層からなる。純剥離層は１μｍ以下、典型的には０．３μｍ程度の厚さのヒドロキシル基と吸光基とからなる高分子化合物層で構成されることが望ましい。合計厚さは数μｍ〜数十μｍであり、典型的には約１０μｍである。純剥離層がヒドロキシル基と吸光基とからなる高分子化合物層で構成される理由は、後に、レーザー光を照射して剥離をするためである。接着層が形成される理由はレーザー光の照射よりアプリケーション・プロセッサ・チップ３３を保護する目的も保有する。
【００３７】
離形層１２上に、離形層１２に接して、ソルダー・レジスト又は他の絶縁膜から構成される絶縁層１６が形成されている。絶縁層１６上に、パターニングされた銅配線層１７が形成される。この銅配線層１７の裏面であって絶縁層１６が存在しない部分が電極パッド１５になり、ここにはニッケル層やゴールド層が形成されてもよい。銅配線層１７は絶縁膜１４で覆われている。絶縁膜１４は半導体装置の層間絶縁膜に用いられる絶縁材料（例えば、ポリイミド）で構成される。銅配線層１７の上層にはパターニングされた銅配線層１９が形成され、銅配線層１７と銅配線層１９とはビア１８で接続される。ビア１８は、紫外線を選択的に照射することによって開口した開口孔に金属層を形成するフォトビアやレーザーを選択的に照射することによって開口した開口孔に金属層を形成するレーザービアのいずれでもよい。ビア１８は銅配線層１９と一体に銅配線で形成される。
【００３８】
銅配線層１９は銅配線層１７と同様に絶縁膜１４にて覆われている。絶縁膜１４と銅配線層１９とはその上面が面一であり、この面上に感光性樹脂層２１が形成されている。その内部にアプリケーション・プロセッサ・チップ３３が埋め込まれている。アプリケーション・プロセッサ・チップ３３の回路形成面は図中上面に相当し、この面と感光性樹脂層２１が面一となっている。
【００３９】
離形層１２と配線層１３の合計厚さは２０μｍ〜１２０μｍであり典型的には５０μｍである。その内訳は、離形層１２の厚さが１０μｍ、絶縁層１６及び電極パッドの厚さが１０μｍ、銅配線層１７の厚さが８μｍ、銅配線層１９の厚さが１０μｍ、両配線層の間に存在する絶縁膜の厚さが１５μｍである。銅配線層１７及び銅配線層１９のパターン幅
は数μｍ〜数十μｍであるが、一例としては約２５μｍである。感光性樹脂層２１の厚さは５０μｍ〜２００μｍであり典型的には９０μｍである。半導体素子は１００μｍ以下、典型的には７０μｍの厚さまで裏面研磨されている。
【００４０】
以上のように構成される半導体装置１０はベース基板１１に集積されたかたちで、半製品の状態で保管され、場合によっては流通するであろう。図には示さなかったが、半導体装置１０が流通する場合、素子保護と遮光のために感光性樹脂層２１とアプリケーション・プロセッサ・チップ３３の表面を覆う保護シート（被膜）が取りつけられる場合もある。このような半導体装置１０は、後述する再配線層４２とアプリケーション・プロセッサ・チップ３３や再配線層４２と既存の配線層１３とを３次元でつなぐ銅配線層付きビア４１／４４を、メッキなどで長い埋め込みピラーを形成することなく、フォトビアで低コストかつ容易に形成することができ、半製品である半導体装置４０を製造する部材の一部となる。そして、後述するように仮ウェハやパネルでの半製品である半導体装置４０は三次元のＦＯＷＬＰ６０を製造する部材の一部となる。
【００４１】
なお、後述するように、製造方法によっては、上面が面一の絶縁膜１４と銅配線層１９における面一上にパターニングされた図示しないソルダー・レジスト層が形成されてもよい。
【００４２】
〈仮ウェハや仮パネルでの半製品１の製造方法〉
仮ウェハや仮パネルでの半製品である半導体装置１０の製造工程を図５〜９に示す。
【００４３】
図５〜７は、本発明の一実施形態に係る半導体装置（仮ウェハや仮パネルでの半製品１）及び第１支持部材２０の製造方法を示した断面図である。第１支持部材２０は、後の工程でレーザー照射等で剥離するため、ガラスやプラスチック等の透光性のあるベース基板１１を保有することを特徴とする。第１支持部材２０は、ベース基板１１上に形成された離形層１２と、離形層１２上に形成された複数層の金属配線層（銅配線層１７、１９）を有する配線層１３と、配線層１３上に形成された感光性樹脂からなる感光性樹脂層２１とを有する。第１支持部材２０は、感光性樹脂層２１が形成される前（図６）または形成後（図７）に示した状態で商品として流通する場合もある。この場合、配線層１３または感光性樹脂層２１の表面には、素子を保護し、感光性の劣化を防ぐための遮光性を有する保護シート（被膜）を取りつける場合もある。保護シートは、例えば、アルミニウム蒸着ポリスチレンフィルムであってもよい。また、複数の第１支持部材２０は、粘着性を顧慮した層間紙を挟んで重ね、遮光性のある上記アルミニウム蒸着ポリスチレンフィルム包装紙でくるんで出荷する場合もある。
【００４４】
〈第１の支持部材の製造方法１〉
図５に示すとおり、初めに透光性と剛性を持つベース基板１１が準備される。ベース基板１１の表面には、後の工程で張り合わせるためのターゲットマークが形成されている。ターゲットマークは、スパッタリングによってベース基板１１の全面にチタン薄膜を形成し、このチタン薄膜を適宜フォトリソグラフィー法でパターニングして形成する。ベース基板１１上に離形層１２が形成される。離形層１２の材料は接着層と純剥離層とからなる。接着層は１０μｍ程度のの厚さのポリエチレンテレフタレート層からなる。純剥離層は１μｍ以下、典型的には０．３μｍ程度の厚さのヒドロキシル基と吸光基とからなる高分子化合物層で構成されることが望ましいこと、合計厚さは数μｍ〜数十μｍであり、典型的には約１０μｍであることは前述したとおりである。
【００４５】
図６に示すとおり、離形層１２上に、離形層１２に接して、配線層１３を形成する。配線層は銅配線であり、主に後述するエッチング方法か銅メッキ方法で形成される。絶縁層１６のパターンは電極パッド１５と相補的なパターンである。電極パッド１５と絶縁層１６上に、パターニングされた銅配線層１７を形成する。続いて、銅配線層１７を絶縁膜１４で覆う。絶縁膜１４に用いる材料は一般的には感光性を持った絶縁材料（例えば、ポリイミド）である。絶縁膜１４には開口が形成される。一般的にはフォトリソグラフィー法かレーザー照射によって開口が形成される。前者によって形成された開口に金属層が形成されたものをフォトビアとよび、後者によって形成された開口に金属層をが形成されたものをレーザービアとよぶ。さらに、銅配線が施される。
【００４６】
銅配線層１７及び１９はエッチング方法又は銅メッキ法によって形成する。
【００４７】
エッチング方法による銅配線層１７及び１９の形成方法は以下のとおりである。まず、銅薄膜を全面にラミネートする。次いで、感光性レジストを塗布し、この感光性レジストをパターニングする。パターニングされた感光性レジストをマスクに銅薄膜を選択的にエッチング除去することにより銅配線層１７及び１９を形成する。
【００４８】
銅メッキ方法による銅配線層１７及び１９の形成方法は以下のとおり、まず電極パッド１５と絶縁層１６からなる面（または絶縁膜１４とビア１８からなる面）の全面に銅メッキのシードとなるチタン（Ｔｉ）／銅（Ｃｕ）積層薄膜をスパッタリングまたは無電解メッキにより形成する。その上に、感光性レジストを塗布して配線領域を露出するようにパターニングする。続いて、感光性レジストによって露出されたチタン（Ｔｉ）／銅（Ｃｕ）積層薄膜をシードにして銅（Ｃｕ）メッキを施し、その後感光性レジストを剥離し銅配線パターン以外のシード層をエッチング除去することによって銅配線層１７ないし１９を形成する。本銅メッキ方法による配線は、後の再配線層４２の配線にも使用される。
【００４９】
図７に示すとおり、面一となっている銅配線層１９及び絶縁膜１４の表面に、これらに接して、感光性樹脂からなる感光性樹脂層２１を形成する。感光性樹脂の材料は特に限定しない。感光性樹脂は、シリコーン系樹脂や柔らかい高分子材料から構成されることが望ましい。感光性樹脂は、後述する工程でアプリケーション・プロセッサ・チップ等の半導体チップを取り囲むように貼り合わせるため、弾性係数（Ｙｏｕｎｇ  Ｍｏｄｕｌａｓ）は常温で１ＧＰＡ以下、１２５℃で０．１ＧＰＡ以下であることが望ましい。感光性樹脂層２１がシリコーン系樹脂である場合、架橋密度や分子鎖の長さを適宜調整することで、弾性係数を上記範囲内に設定することができる。一般的なエポキシ封止剤は数十ＧＰＡなので、相当程度弾性係数が低い材料を用いることになる。感光性樹脂層２１としては、上記条件を満たすかぎり、公知の感光性樹脂材料を用いることもできる。弾性係数が常温で１ＧＰＡ以上または１２５℃で０．１ＧＰＡ以上になると、半導体チップの埋め込みが困難になる
【００５０】
感光性樹脂は露光量８００ｍＪ／ｃｍ2以上２６００ｍＪ／ｃｍ2以下で感光することが望ましい。別言すると、上記範囲内の露光量によって後述する工程で開口４１を形成することができるように、感光性樹脂の光架橋材料などが適宜選択される。また、感光性樹脂は５００ｎｍの光透過率が９９．７％、４５０ｎｍの光透過率が９９．１％、４００ｎｍの光透過率が９７．６％、３５０ｎｍの光透過率が８６．４％、３００ｎｍの光透過率が０％であることが望ましい。感光性樹脂は３５０ｎｍ以上の波長の光透過率が８５％以上であることがより望ましい。ここで感光性樹脂の光透過率とは、ガラス基板上に１５μｍ厚の樹脂を成膜・硬化し、各波長における光の吸収・透過から透過率を算出した。感光性樹脂がシリコーン系樹脂である場合、架橋密度や分子鎖の長さなどを適宜調整することで、光透過率を上記範囲内に設定することができる。感光性樹脂層２１および絶縁層５４の感光性樹脂の露光量および光透過率を上記範囲内に設定することで、後述する工程で開口４１を形成することができる。
【００５１】
〈第１の支持部材の製造方法２〉
感光性樹脂層２１が形成される前（図６）または形成後（図７）の第１支持部材２０は別の方法によって製造することも可能である。初めにベース基板１１が準備される。ベース基板１１上に離形層１２が形成される。離形層１２の材料は接着層と純剥離層とから構成されることは前述したとおりである。
【００５２】
続いて、別に製造された配線層１３（一般的には別製造の回路基板）を離形層１２上に貼り合わせる。この場合、配線層１３の裏面（離形層１２と接する面）の絶縁層１６はソルダー・レジスト層になる。また、配線層１３の表面（離形層１２と反対側の面、感光性樹脂層２１と接する面）には図示しない厚さ８μｍ程度のソルダー・レジスト層が形成される。
【００５３】
〈第２の支持部材の製造方法〉
図８は、本発明の一実施形態に係る半導体装置（半製品１）及び第２支持部材３０の製造方法を示した断面図である。
【００５４】
図８に示すとおり、初めに金属やガラス等剛性を持つベース基板３１が準備される。ベース基板３１は透光性を有する必要はない。ベース基板３１の表面にはターゲットマークが形成されている。ターゲットマークは、スパッタリングによってベース基板３１の全面にチタン薄膜を形成し、このチタン薄膜を適宜フォトリソグラフィー法でパターニングして形成する。ベース基板３１上に接着層３２が形成される。接着層３２の材料としては、アクリル系樹脂やエポキシ系樹脂を用いる。この接着層３２上にアプリケーション・プロセッサ・チップ３３等の半導体素子を搭載する。アプリケーション・プロセッサ・チップ３３等の半導体素子は電極パッドが露出している回路形成面を図中下向きにして、ターゲットマークを検出しつつ接合する。このようにして第２支持部材３０が形成される。
【００５５】
〈第１支持部材と第２支持部材の貼り合わせ〉
図９に示すとおり、アプリケーション・プロセッサ・チップ３３等の半導体素子を感光性樹脂層２１が覆うように第１支持部材２０と第２支持部材３０とを貼り合わせる。貼り合わせの際には、ベース基板３１のターゲットマークと、第１支持部材２０の銅配線層１９の配線パターンやベース基板１１のターゲットマークを検出して精度良く貼り付ける。また、感光性樹脂層２１の特性に応じて、例えば、これが熱硬化特性を有している場合には５０℃〜１５０℃程度まで加熱することが望ましい。続いて、ベース基板３１を接着層ごと半導体装置１０から剥離する。このようにして、図１に示した半導体素子の裏面側に配線層を持った、仮ウェハや仮パネルでの半製品である半導体装置１０が製造される。
【００５６】
〈半製品２〉
図２は、本発明の実施形態に係る半導体装置４０の断面図である。この半導体装置４０は半導体装置１０と同様仮ウェハ又は仮パネルでの半製品であり、図中の左右端は同様の構成の半導体装置４０とつながっており、後の工程にて個片化されるべきものである。
【００５７】
半導体装置４０は、半導体装置１０をベースにして、感光性樹脂層２１に配線層１３の銅配線層１９の一部を露出する複数の開口４１が形成され、さらに、開口４１上に配線された銅配線層４４を介してアプリケーション・プロセッサ・チップ３３と接続されるとともに、アプリケーション・プロセッサ・チップ３３上に形成された再配線層４２と３次元的に接続される。再配線層４２は、複数層の銅配線層４４、４６、４８（金属配線層）から構成され、再配線層４２と接続された複数の半田ボール５１（第１の外部接続端子）と接続される。
【００５８】
感光性樹脂層２１に形成された複数の開口４１は、後述するように、感光性樹脂に選択的に光を照射し現像工程を経ることによって樹脂を溶解除去して形成する。
【００５９】
後述するように、アプリケーション・プロセッサ・チップ３３の電極パッドと接続するビア４３と銅配線層４４，４６，４８をつなぐビア４５、４７はフォトビアである。ビア４３の開口は、開口４１と同一の工程にて形成される。したがって、ビア４３の開口の断面形状と開口４１の断面形状はほぼ相似形をしている。
【００６０】
半導体チップ（アプリケーション・プロセッサ・チップ３３）は回路形成面が図中上面に向かって配置されている。この電極パッド上にはビア４３が形成されている。このフォトビアは銅配線層４４と一体に銅で形成される。銅配線層４４は絶縁膜で覆われている。銅配線層４４の上層にはパターニングされた銅配線層４６が形成されている。銅配線層４６はフォトビア４５を介して銅配線層４４と接続されている。銅配線層４６の上層にはパターニングされた銅配線層４８が形成されている。銅配線層４８はフォトビア４７を介して銅配線層４６と接続されている。ビア４５、４７は銅配線層４６、４８と一体に銅で形成される。
【００６１】
以上のような構成により、アプリケーション・プロセッサ・チップ３３の一部の電極パッドは再配線層４２を介して半田ボール５１に電気的に接続されるとともに、他の一部の電極パッドは開口４１を通る銅配線層４４を介して配線層１３中の各銅配線層に電気的に３次元接続される。
【００６２】
以上のように構成される半導体装置４０もベース基板１１に集積されたかたちで、半製品の状態で保管され、場合によっては流通するであろう。そして、このような半導体装置４０は、三次元のＦＯＷＬＰ６０を製造する部材の一部となる。
【００６３】
〈半製品２の製造方法〉
仮ウェハや仮パネルでの半製品である半導体装置４０の製造工程の一部を図１０に示す。
【００６４】
まず、半製品である半導体装置１０の感光性樹脂層２１上及びアプリケーション・プロセッサ・チップ３３上に絶縁層５４を形成する。絶縁層５４は再配線層４２中の絶縁膜の一部を構成する。絶縁層５４も感光性樹脂で構成されており、その感光特性は感光性樹脂層２１の感光特性と同一又はほぼ同一であることが望ましい。
【００６５】
半導体装置１０の感光性樹脂層２１側ないし絶縁層５４側から、感光性樹脂層２１及び絶縁層５４に向けて紫外線５２を選択的に照射する。さらに、現像工程を経ることによって、感光性樹脂を溶解除去して開口４１を形成する。このとき、ビア４３を形成するためにアプリケーション・プロセッサ・チップ３３の電極パッド上の絶縁層５４にもほぼ同時に開口を形成する。紫外線５２はメタルハライドランプや高圧水銀灯により発生させ、可動ミラーを介して、感光性樹脂層２１表面を選択的に走査（Ｓｃａｎｎｉｎｇ）して照射することが望ましい。もしベース基板１１が巨大であり、走査による選択照射に時間がかかりすぎる場合は、ステンシルマスクを用いて選択的に紫外線を照射してもよい。
【００６６】
銅再配線層４４は、前述した銅メッキ方法で形成される。まず絶縁層５４と開口４１およびビア４３を形成するための開口からなる面の全面に銅メッキのシードとなるチタン（Ｔｉ）／銅（Ｃｕ）積層薄膜をスパッタリングにより形成する。その上に、感光性レジストを塗布して配線領域を露出するようにパターニングする。続いて、感光性レジストによって露出されたチタン（Ｔｉ）／銅（Ｃｕ）積層薄膜をシードにして銅（Ｃｕ）メッキを施す。その後感光性レジストを剥離し銅配線パターン以外のシード層をエッチング除去することによって銅配線層４４を形成する。再配線層４２の銅配線層４６，４８およびビア４５、４７も銅配線層４４と同一の工程を繰り返すことによって形成される。
【００６７】
このようにして、配線層１３と再配線層４２、ひいてはアプリケーション・プロセッサ・チップ３３とを、間に挟まれた半導体チップ（アプリケーション・プロセッサ・チップ３３）に起因する大きな距離を、貫通ピラーや貫通電極等のような複雑な技術を利用することなく、低コストなフォトビアにおいて接続することが可能になる。
【００６８】
〈本発明の一実施形態に係る半導体装置の実装〉
図３は本発明の一実施形態に係る半導体装置をプリント基板５３に実装した状態（半導体装置５０）の断面図である。この段階は第１支持部材のベース基板１１を剥離層ごとレーザー照射によって剥離されている。また、この段階ではまだ三次元実装がなされていない。この段階までの実装方法を次に述べる。
【００６９】
図２に示した半製品２をダイシングソーを用いて個片化する。個片化前に電気的特性等の試験工程を経てもよい。個片化された状態でも、ベース基板１１及び離形層１２が付着したままである。ベース基板１１を外すと半製品２は薄いので実装が難しくなる。このため、半製品２は、プリント基板５３に実装後かメモリ６２を取り付ける直前までベース基板１１を剥離しないことを特徴とする。本発明の一実施形態に係る半導体装置は、個片化された状態で保管され流通するであろう。
【００７０】
プリント基板５３への実装は以下の工程を経て行う。まず、個片化された半導体装置を上下反転させて、プリント基板５３に搭載する。半田ボール５１がプリント基板５３の電極ランド上に着地するように搭載する。続いて、熱風を吹きかけ（リフロー工程）、半田ボール５１を融解させ、プリント基板５３の電極ランドと電気的に接続する。その後、ベース基板１１及び離形層１２を剥離する。
【００７１】
〈本発明の一実施形態に係る半導体装置の三次元実装〉
図４は本発明の一実施形態に係る三次元半導体装置（実装後）の状態（三次元半導体装置６０）の断面図である。この段階までの実装方法を次に述べる。
【００７２】
図３に示した状態で、図示しないアンダーフィルで半田ボール５１を覆う。アンダーフィルは流動性の高いエポキシ樹脂であり、個片化された半導体装置の近傍にエポキシ樹脂を滴下すると、毛細管現象により、プリント基板５３と再配線層４２との間にエポキシ樹脂が流れ込む。このようにして半田ボール５１はアンダーフィルで覆われる。
【００７３】
続いて、アプリケーション・プロセッサ・チップ３３と所定のデータ幅で信号をやり取りするＤＲＡＭ又はフラッシュ・メモリ等のメモリ６２（第２の電子回路素子）を準備する。これらメモリ６２はボール・グリッド・アレイ（ＢＧＡ）パッケージであり、多数の半田ボール６１（第２の外部接続端子）が存在する。この半田ボール６１を半導体装置５０の電極パッド１５に着地するようにメモリ６２を搭載する。続いて、熱風を吹きかけ（リフロー工程）、半田ボール６１を融解させ、電極パッド１５と電気的に接続する。上述したアンダーフィルによって、リフロー工程において半田ボール５１にダメージが与えられるのを防ぐことができる。
【００７４】
〈本発明の一実施形態に係る半導体装置の第二の三次元実装〉
図４において、プリント基板５３に実装する前に、メモリ６２をパッド１５に実装し、３次元製品を作った後、３次元ＦＯＷＬＰとしてプリント基板５３に実装を行うことも可能である。この場合、半導体装置４０は、基板等に仮固定をし、第１支持部材のベース基板１１を剥離層ごとレーザー照射によって剥離する。メモリ６２は、半田ボール６１を介してパッド１５と電気的に接続する。メモリ６２と配線層１３との間は、図示しないアンダーフィルで半田ボール６１を覆ってもよい。プリント基板５３への実装前の半導体装置６０はテストされ、３次元ＦＯＷＬＰ製品として流通するであろう。
【００７５】
この結果、三次元実装されたアプリケーション・プロセッサ・チップ３３とメモリ６２が幅広いバンド幅で電気的に接続されるとともに、プリント基板とも接続される。
【００７６】
以上のとおり本発明の一実施形態に係る半導体装置は、ＦＯＷＬＰにおいて三次元実装を可能にする。その方法は、低コストであり、高速化の阻害、設計困難という課題が解決されている。
【００７７】
〈本発明の一実施形態に係る電子情報端末〉
本発明の一実施形態に係る電子情報端末（携帯電話、スマートフォン端末、タブレット端末等を含みこれに限られない。）は、プリント基板５３に搭載された三次元半導体装置６０を含む。アプリケーション・プロセッサ・チップ３３とＤＲＡＭやフラッシュ・メモリ等のメモリ６２とは広いデータバス幅で大量のデータ通信が可能である。本発明の一実施形態においては、各半導体チップの実装面積を減らすことができるので、極めて小型の電子情報端末が実現される。
【００７８】
〈本発明の実施形態の各変形例〉
本発明の一実施形態においては、アプリケーション・プロセッサ・チップとＤＲＡＭやフラッシュ・メモリを三次元実装する例を示したが、電子回路素子はこれに限定されるものではなく、アプリケーション・プロセッサ・チップに代えて他の論理ＬＳＩやメモリ素子であってもかまわないし、ＤＲＡＭやフラッシュ・メモリに代えて他のメモリ素子や論理ＬＳＩであってもかまわない。これら電子回路素子は、半導体装置に限る必要はなく、受動素子、センサ素子、磁気デバイス、アンテナ等の電子回路の各種構成要素となりうる素子であってもよい。
【００７９】
本発明の一実施形態においては三次元実装の例として二層に半導体素子を積層する構成を図４で示したが、これに限るものではなく、図２、図３で示した半導体装置を三層以上に積層してもよい。これにより、一段と高密度に実装をすることが可能になる。
【符号の説明】
【００８０】
１０  半導体装置（半製品１）
１１  ベース基板
１３  配線層
４２  再配線層
１７、１９、４４、４６、４８  銅配線層
２１  感光性樹脂層
３３  半導体素子（アプリケーション・プロセッサ・チップ）
４０  半導体装置（半製品２）
４１  開口
４２  再配線層
１８、４３、４５、４７  ビア
１６、１０７  ソルダー・レジストまたは絶縁層
５１、６１  半田ボール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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