(57)【要約】  一端が第１の出力回路（７）の他端及び第２の出力回路（８）の他端と接続されて、他端が接地されており、第１の動作周波数で９０度の電気長を有し、第１の動作周波数の２分の１の周波数である第２の動作周波数で４５度の電気長を有する補償回路（９）を備えるように構成する。
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【特許請求の範囲】
【請求項１】
増幅対象の信号である第１及び第２の信号の第１の動作周波数で１８０×ｎ（ｎは１以上の整数）度の電気長を有する第１の入力回路と、
前記第１の動作周波数で９０度の電気長を有する第２の入力回路と、
前記第１の入力回路を通過してきた前記第１の信号を増幅する第１の増幅素子と、
前記第２の入力回路を通過してきた前記第２の信号を増幅する第２の増幅素子と、
一端が前記第１の増幅素子の出力端子と接続されており、前記第１の動作周波数で９０度の電気長を有する第１の出力回路と、
一端が前記第２の増幅素子の出力端子と接続されて、他端が前記第１の出力回路の他端と接続されており、前記第１の動作周波数で１８０×ｎ度の電気長を有する第２の出力回路と、
一端が前記第１及び第２の出力回路の他端と接続されて、他端が接地されており、前記第１の動作周波数で９０度の電気長を有し、前記第１の動作周波数の２分の１の周波数である第２の動作周波数で４５度の電気長を有する補償回路と
を備えたドハティ増幅器。
【請求項２】
前記第１及び第２の信号の動作周波数が前記第１の動作周波数であるときの前記第１及び第２の増幅素子の動作級と、前記第１及び第２の信号の動作周波数が前記第２の動作周波数であるときの前記第１及び第２の増幅素子の動作級とを切り替える制御部を備えたことを特徴とする請求項１記載のドハティ増幅器。
【請求項３】
増幅対象の信号を２つに分配して、分配した一方の信号を前記第１の信号として前記第１の入力回路に出力し、分配した他方の信号を前記第２の信号として前記第２の入力回路に出力する分配器を備えたことを特徴とする請求項１記載のドハティ増幅器。
【請求項４】
前記補償回路の一端は、前記第１の動作周波数で開放端となり、
前記補償回路は、前記第２の動作周波数で前記第１の出力回路と共振して、前記第１の出力回路の電気長をキャンセルすることを特徴とする請求項１記載のドハティ増幅器。
【請求項５】
前記第１の動作周波数で１８０×ｎ度の電気長を有する前記第１の入力回路の代わりに、前記第１の増幅素子の入力インピーダンスを変性する第１の整合回路と、
前記第２の動作周波数で９０度の電気長を有する前記第２の入力回路の代わりに、前記第２の増幅素子の入力インピーダンスを変性する第２の整合回路とを備え、
前記第１の整合回路に入力される第１の信号の位相が、前記第２の整合回路に入力される第２の信号の位相よりも、前記第１の動作周波数で９０度遅れ、前記第２の動作周波数で４５度遅れていることを特徴とする請求項１記載のドハティ増幅器。
【請求項６】
増幅対象の信号である第１及び第２の信号の第１の動作周波数で１８０×ｎ（ｎは１以上の整数）度の電気長を有する第１の入力回路と、
前記第１の動作周波数で９０度の電気長を有する第２の入力回路と、
前記第１の入力回路を通過してきた前記第１の信号を増幅する第１の増幅素子と、
前記第２の入力回路を通過してきた前記第２の信号を増幅する第２の増幅素子と、
一端が前記第１の増幅素子の出力端子と接続されており、前記第１の動作周波数で９０度の電気長を有する第１の出力回路と、
一端が前記第２の増幅素子の出力端子と接続されて、他端が前記第１の出力回路の他端と接続されており、前記第１の動作周波数で１８０×ｎ度の電気長を有する第２の出力回路と、
一端が前記第１及び第２の出力回路の他端と接続されて、他端が接地されており、前記第１の動作周波数で９０度の電気長を有し、前記第１の動作周波数の２分の１の周波数である第２の動作周波数で４５度の電気長を有する補償回路とを備えたドハティ増幅器が、複数並列に接続されており、
入力信号を複数に分配して、分配した入力信号である各々の分配信号を増幅対象の信号として、前記複数のドハティ増幅器にそれぞれ出力する分配回路と、
前記複数のドハティ増幅器から出力された信号を合成する合成回路とを備えたことを特徴とするドハティ増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、第１及び第２の増幅素子を備えるドハティ増幅器と、複数のドハティ増幅器を備えるドハティ増幅回路に関するものである。
【背景技術】
【０００２】
例えば、無線通信用の増幅器としてドハティ増幅器が用いられることがある。
ドハティ増幅器は、キャリアアンプとピークアンプとを備え、キャリアアンプの出力信号とピークアンプの出力信号との合成信号を出力する増幅器である。
キャリアアンプは、入力信号の電力に関わらず、入力信号を増幅する増幅器であり、ピークアンプは、入力信号の電力が所定の電力以上であるときだけ、入力信号を増幅する増幅器である。【０００３】
以下の特許文献１には、広帯域に亘って信号を増幅することができるようにするために、適用可能な動作周波数が異なる複数のドハティ増幅器を備えるドハティ増幅回路が開示されている。
このドハティ増幅回路は、複数のドハティ増幅器のうち、入力信号の動作周波数に応じて、入力信号を与えるドハティ増幅器を切り替えるスイッチを備えている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−０２９２３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来のドハティ増幅器は、適用可能な動作周波数が１つに限られ、２つの動作周波数の信号を増幅することができないという課題があった。
従来のドハティ増幅回路は、広帯域に亘って信号を増幅することができるようにするには、適用可能な動作周波数が互いに異なる複数のドハティ増幅器を備える必要があり、また、複数のドハティ増幅器のうち、入力信号の動作周波数に応じて、入力信号を与えるドハティ増幅器を切り替えるスイッチを備える必要がある。このため、回路の大型化を招いてしまうという課題があった。【０００６】
この発明は上記のような課題を解決するためになされたもので、２つの動作周波数の信号を増幅することができるドハティ増幅器を得ることを目的とする。
また、この発明は、適用可能な動作周波数が互いに異なる複数のドハティ増幅器と、複数のドハティ増幅器のうち、入力信号を与えるドハティ増幅器を切り替えるスイッチとを備えることなく、２つの動作周波数の信号を増幅することができるドハティ増幅回路を得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係るドハティ増幅器は、増幅対象の信号である第１及び第２の信号の第１の動作周波数で１８０×ｎ（ｎは１以上の整数）度の電気長を有する第１の入力回路と、第１の動作周波数で９０度の電気長を有する第２の入力回路と、第１の入力回路を通過してきた第１の信号を増幅する第１の増幅素子と、第２の入力回路を通過してきた第２の信号を増幅する第２の増幅素子と、一端が第１の増幅素子の出力端子と接続されており、第１の動作周波数で９０度の電気長を有する第１の出力回路と、一端が第２の増幅素子の出力端子と接続されて、他端が第１の出力回路の他端と接続されており、第１の動作周波数で１８０×ｎ度の電気長を有する第２の出力回路と、一端が第１及び第２の出力回路の他端と接続されて、他端が接地されており、第１の動作周波数で９０度の電気長を有し、第１の動作周波数の２分の１の周波数である第２の動作周波数で４５度の電気長を有する補償回路とを備えるようにしたものである。
【発明の効果】
【０００８】
この発明によれば、一端が第１及び第２の出力回路の他端と接続されて、他端が接地されており、第１の動作周波数で９０度の電気長を有し、第１の動作周波数の２分の１の周波数である第２の動作周波数で４５度の電気長を有する補償回路を備えるように構成したので、２つの動作周波数の信号を増幅することができる効果がある。
【図面の簡単な説明】
【０００９】
【図１】この発明の実施の形態１によるドハティ増幅器を示す構成図である。
【図２】図１のドハティ増幅器において、入力信号の動作周波数が第１の動作周波数Ｆ０であるときのバックオフ動作時の等価回路である。
【図３】図１のドハティ増幅器において、入力信号の動作周波数が第２の動作周波数Ｆ０／２であるときのバックオフ動作時の等価回路である。
【図４】図１のドハティ増幅器におけるバックオフ動作時の周波数に対する電力効率を示す説明図である。
【図５】図５Ａは、補償回路９が、一端が接続点１２と接続されて、他端が接地されている伝送線路２１である例を示す構成図、図５Ｂは、補償回路９が、一端が接続点１２と接続されて、他端が接地されているインダクタ２２である例を示す構成図、図５Ｃは、補償回路９が、インダクタ２３及びコンデンサ２４，２５を備えている例を示す構成図、図５Ｄは、補償回路９が、伝送線路２６及びコンデンサ２７，２８を備えている例を示す構成図である。
【図６】この発明の実施の形態２によるドハティ増幅器を示す構成図である。
【図７】この発明の実施の形態３によるドハティ増幅回路を示す構成図である。
【発明を実施するための形態】
【００１０】
以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。
【００１１】
実施の形態１．
図１は、この発明の実施の形態１によるドハティ増幅器を示す構成図である。
図１において、入力端子１は、増幅対象の信号（以下、入力信号と称する）が入力される端子である。
分配器２は、例えば、ウィルキンソン電力分配器で実現され、入力端子１から入力された入力信号を２つに分配する回路である。
分配器２は、第１の出力端子２ａから、分配した一方の信号を第１の分配信号（第１の信号）として第１の入力回路３に出力し、第２の出力端子２ｂから、分配した他方の信号を第２の分配信号（第２の信号）として第２の入力回路４に出力する。
この実施の形態１では、分配器２から第１の入力回路３に出力される第１の分配信号の振幅と、分配器２から第２の入力回路４に出力される第２の分配信号の振幅とが同じであるものを想定しているが、第１の分配信号の振幅と、第２の分配信号の振幅とが異なっていてもよい。
【００１２】
第１の入力回路３は、一端が分配器２における第１の出力端子２ａと接続されて、他端が第１の増幅素子５の入力端子５ａと接続されており、入力信号の第１の動作周波数Ｆ０で１８０×ｎ（ｎは１以上の整数）度の電気長を有する回路である。
第１の入力回路３は、分配器２における第１の出力端子２ａから出力された第１の分配信号を損失無く第１の増幅素子５に与えるための回路であり、例えば、集中定数素子、分布定数素子、π型の回路、Ｔ型の回路、もしくは、それらの素子又は回路の組み合わせで実現される。
この実施の形態１では、説明の便宜上、ｎ＝１であるとして、第１の入力回路３が、第１の動作周波数Ｆ０で１８０度の電気長を有しているものとする。
【００１３】
第２の入力回路４は、一端が分配器２における第２の出力端子２ｂと接続されて、他端が第２の増幅素子６の入力端子６ａと接続されており、入力信号の第１の動作周波数Ｆ０で９０度の電気長を有する回路である。
第２の入力回路４は、分配器２における第２の出力端子２ｂから出力された第２の分配信号を損失無く第２の増幅素子６に与えるための回路であり、例えば、集中定数素子、分布定数素子、π型の回路、Ｔ型の回路、もしくは、それらの素子又は回路の組み合わせで実現される。
【００１４】
第１の増幅素子５は、第１の入力回路３を通過してきた第１の分配信号を増幅する増幅素子である。
第１の増幅素子５は、入力信号の動作周波数が第１の動作周波数Ｆ０であれば、例えば、ＡＢ級で動作するキャリアンプとして作用し、入力信号の動作周波数が第１の動作周波数Ｆ０の２分の１の周波数である第２の動作周波数Ｆ０／２であれば、例えば、Ｃ級で動作するピークアンプとして作用する。
第１の増幅素子５は、例えば、ＦＥＴ（ＦＩＥＬＤ−ＥＦＦＥＣＴ  ＴＲＡＮＳＩＳＴＯＲ）、あるいは、ＦＥＴとインピーダンス変換回路とを含む増幅回路で実現される。
【００１５】
第２の増幅素子６は、第２の入力回路４を通過してきた第２の分配信号を増幅する増幅素子である。
第２の増幅素子６は、入力信号の動作周波数が第１の動作周波数Ｆ０であれば、例えば、Ｃ級で動作するピークアンプとして作用し、入力信号の動作周波数が第２の動作周波数Ｆ０／２であれば、例えば、ＡＢ級で動作するキャリアンプとして作用する。
第２の増幅素子６は、例えば、ＦＥＴ、あるいは、ＦＥＴとインピーダンス変換回路とを含む増幅回路で実現される。
【００１６】
第１の出力回路７は、一端が第１の増幅素子５の出力端子５ｂと接続されて、他端が合成点１０と接続されており、入力信号の第１の動作周波数Ｆ０で９０度の電気長を有する回路である。
第１の出力回路７は、第１の増幅素子５の出力端子５ｂから出力された増幅後の第１の分配信号を合成点１０に伝達するための回路であり、例えば、集中定数素子、分布定数素子、π型の回路、Ｔ型の回路、もしくは、それらの素子又は回路の組み合わせで実現される。
【００１７】
第２の出力回路８は、一端が第２の増幅素子６の出力端子６ｂと接続されて、他端が合成点１０と接続されており、入力信号の第１の動作周波数Ｆ０で１８０×ｎ（ｎは１以上の整数）度の電気長を有する回路である。
第２の出力回路８は、第２の増幅素子６の出力端子６ｂから出力された増幅後の第２の分配信号を合成点１０に伝達するための回路であり、例えば、集中定数素子、分布定数素子、π型の回路、Ｔ型の回路、もしくは、それらの素子又は回路の組み合わせで実現される。
この実施の形態１では、説明の便宜上、ｎ＝１であるとして、第２の出力回路８が、第１の動作周波数Ｆ０で１８０度の電気長を有しているものとする。
【００１８】
補償回路９は、一端が第１の出力回路７の他端及び第２の出力回路８の他端と接続されて、他端が接地されており、入力信号の第１の動作周波数Ｆ０で９０度の電気長を有し、入力信号の第２の動作周波数Ｆ０／２で４５度の電気長を有している回路である。
補償回路９は、例えば、集中定数素子、分布定数素子、π型の回路、Ｔ型の回路、もしくは、それらの素子又は回路の組み合わせで実現される。
この実施の形態１では、補償回路９が、入力信号の第２の動作周波数Ｆ０／２で４５度の電気長を有する例を説明するが、補償回路９が有する電気長は、第２の動作周波数Ｆ０／２で厳密に４５度である必要はなく、概ね４５度であればよい。このため、補償回路９が有する電気長は、第２の動作周波数Ｆ０／２で４５度付近も含まれる。
合成点１０は、第１の出力回路７を通過してきた第１の増幅素子５による増幅後の第１の分配信号と、第２の出力回路８を通過してきた第２の増幅素子６による増幅後の第２の分配信号とが合成される点である。
合成点１０の後段には、図示せぬ負荷へ信号を伝達するための整合回路などが接続される。
【００１９】
制御部１１は、第１の増幅素子５の制御端子５ｃ及び第２の増幅素子６の制御端子６ｃと接続されている。
制御部１１は、入力信号の動作周波数が第１の動作周波数Ｆ０であるときの第１の増幅素子５及び第２の増幅素子６の動作級と、入力信号の動作周波数が第２の動作周波数Ｆ０／２であるときの第１の増幅素子５及び第２の増幅素子６の動作級とを切り替える回路である。
例えば、制御部１１は、入力信号の動作周波数が第１の動作周波数Ｆ０であれば、第１の増幅素子５がＡＢ級で動作するキャリアンプとなって、第２の増幅素子６がＣ級で動作するピークアンプとなるように、第１の増幅素子５及び第２の増幅素子６を制御する。
また、制御部１１は、入力信号の動作周波数が第２の動作周波数Ｆ０／２であれば、第１の増幅素子５がＣ級で動作するピークアンプとなって、第２の増幅素子６がＡＢ級で動作するキャリアンプとなるように、第１の増幅素子５及び第２の増幅素子６を制御する。
接続点１２は、第１の出力回路７と補償回路９とが接続されている点である。
【００２０】
次に動作について説明する。
制御部１１は、入力信号の動作周波数が第１の動作周波数Ｆ０である場合、第１の増幅素子５がＡＢ級で動作するキャリアンプとなって、第２の増幅素子６がＣ級で動作するピークアンプとなるように、第１の増幅素子５及び第２の増幅素子６を制御する。
図２は、図１のドハティ増幅器において、入力信号の動作周波数が第１の動作周波数Ｆ０であるときのバックオフ動作時の等価回路である。
【００２１】
補償回路９は、入力信号の動作周波数が第１の動作周波数Ｆ０である場合、９０度の電気長を有するショートスタブとなるため、接続点１２に対して開放端となる。
したがって、補償回路９は、ドハティ増幅器に影響を与えない回路となる。
図２では、補償回路９が、接続点１２に対して開放端となることを明示するため、補償回路９と接続点１２との間を破線で表している。
【００２２】
ピークアンプとして作用する第２の増幅素子６の後段は、バックオフ動作時に高インピーダンスとなるため、第２の増幅素子６と第２の出力回路８との間が、等価的に開放端となる。
図２では、第２の増幅素子６と第２の出力回路８との間が等価的に開放端となることを明示するため、第２の増幅素子６と第２の出力回路８との間を破線で表している。
第２の出力回路８は、第１の動作周波数Ｆ０で１８０度の電気長を有するため、合成点１０に対するインピーダンス変成に影響を与えない回路となる。
【００２３】
入力信号の動作周波数が第１の動作周波数Ｆ０である場合、第１の入力回路３は、１８０度の電気長を有し、第２の入力回路４は、９０度の電気長を有しているため、バックオフ動作時の位相関係と飽和時の位相関係とがドハティ増幅器として動作する条件を満足している。ドハティ増幅器として動作する条件自体は、公知であるため詳細な説明を省略する。
したがって、入力信号の動作周波数が第１の動作周波数Ｆ０である場合、図１のドハティ増幅器によって入力信号が増幅される。
【００２４】
制御部１１は、入力信号の動作周波数が第２の動作周波数Ｆ０／２である場合、第１の増幅素子５がＣ級で動作するピークアンプとなって、第２の増幅素子６がＡＢ級で動作するキャリアンプとなるように、第１の増幅素子５及び第２の増幅素子６を制御する。
図３は、図１のドハティ増幅器において、入力信号の動作周波数が第２の動作周波数Ｆ０／２であるときのバックオフ動作時の等価回路である。
【００２５】
補償回路９は、入力信号の動作周波数が第２の動作周波数Ｆ０／２である場合、４５度の電気長を有するショートスタブと等価となる。
ピークアンプとして作用する第１の増幅素子５の後段は、バックオフ動作時に高インピーダンスとなるため、第１の増幅素子５と第１の出力回路７との間は、等価的に開放端となる。
図３では、第１の増幅素子５と第１の出力回路７との間が等価的に開放端となることを明示するため、第１の増幅素子５と第１の出力回路７との間を破線で表している。
【００２６】
これにより、第１の出力回路７と補償回路９は、共振するため、補償回路９は、第１の出力回路７の電気長をキャンセルする。
その結果、第１の出力回路７における容量性インピーダンスと、補償回路９における誘導性インピーダンスとが、互いに打ち消される。そのため、合成点１０に対して、第１の出力回路７と補償回路９とが等価的に接続されていない構成となる。
図３では、合成点１０に対して、第１の出力回路７と補償回路９とが等価的に接続されていない構成となることを明示するため、接続点１２と合成点１０との間を破線で表している。
【００２７】
入力信号の動作周波数が第２の動作周波数Ｆ０／２である場合、第２の出力回路８は、９０度の電気長を有するため、バックオフ動作時の位相関係と飽和時の位相関係とがドハティ増幅器として動作する条件を満足している。
したがって、入力信号の動作周波数が第２の動作周波数Ｆ０／２である場合、図１のドハティ増幅器によって入力信号が増幅される。
以上より、図１のドハティ増幅器は、入力信号の周波数が、第１の動作周波数Ｆ０でも、第２の動作周波数Ｆ０／２でも増幅することが可能なデュアルバンド動作を実現することができる。
【００２８】
図４は、図１のドハティ増幅器におけるバックオフ動作時の周波数に対する電力効率を示す説明図である。
図４は、第１の動作周波数Ｆ０での電力効率Ａと、第２の動作周波数Ｆ０／２での電力効率Ｂとを例示している。
図１のドハティ増幅器は、図４に示すように、入力信号の動作周波数が第１の動作周波数Ｆ０であっても、第２の動作周波数Ｆ０／２であっても、高効率な特性が得られていることがわかる。
【００２９】
ここで、図５は、この発明の実施の形態１によるドハティ増幅器の補償回路９の構成例を示している。
図５Ａは、補償回路９が、一端が接続点１２と接続されて、他端が接地されている伝送線路２１である例を示す構成図である。
図５Ｂは、補償回路９が、一端が接続点１２と接続されて、他端が接地されているインダクタ２２である例を示す構成図である。
【００３０】
図５Ｃは、補償回路９が、インダクタ２３及びコンデンサ２４，２５を備えている例を示す構成図である。
図５Ｃにおいて、インダクタ２３は、一端が接続点１２と接続されて、他端が接地されている。
コンデンサ２４は、一端が接続点１２と接続されて、他端が接地されている。
コンデンサ２５は、一端がインダクタ２３の他端と接続されて、他端が接地されている。
図５Ｄは、補償回路９が、伝送線路２６及びコンデンサ２７，２８を備えている例を示す構成図である。
図５Ｄにおいて、伝送線路２６は、一端が接続点１２と接続されて、他端が接地されている。
コンデンサ２７は、一端が接続点１２と接続されて、他端が接地されている。
コンデンサ２８は、一端が伝送線路２６の他端と接続されて、他端が接地されている。
【００３１】
以上で明らかなように、この実施の形態１によれば、一端が第１の出力回路７の他端及び第２の出力回路８の他端と接続されて、他端が接地されており、第１の動作周波数で９０度の電気長を有し、第１の動作周波数の２分の１の周波数である第２の動作周波数で４５度の電気長を有する補償回路９を備えるように構成したので、２つの動作周波数の信号を増幅することができる効果を奏する。
【００３２】
実施の形態２．
上記実施の形態１では、第１の入力回路３及び第２の入力回路４を備えるドハティ増幅器について示したが、この実施の形態２では、第１の入力回路３の代わりに第１の整合回路３３を備え、第２の入力回路４の代わりに第２の整合回路３４を備えるドハティ増幅器について説明する。
【００３３】
図６は、この発明の実施の形態２によるドハティ増幅器を示す構成図である。図６において、図１と同一符号は同一又は相当部分を示すので説明を省略する。
入力端子３１は、増幅対象の信号である第１の信号が入力される端子であり、入力端子３１から入力された第１の信号は、第１の入力回路３に入力される。第１の信号は、上記実施の形態１における第１の分配信号に相当する。
入力端子３２は、増幅対象の信号である第２の信号が入力される端子であり、入力端子３２から入力された第２の信号は、第２の入力回路４に入力される。第２の信号は、上記実施の形態１における第２の分配信号に相当する。
この実施の形態２では、入力端子３１から入力される第１の信号の位相が、入力端子３２から入力される第２の信号の位相よりも、第１の動作周波数Ｆ０で９０度遅れ、第２の動作周波数Ｆ０／２で４５度遅れている。
また、この実施の形態２では、入力端子３１から入力される第１の信号の振幅と、入力端子３２から入力される第２の信号の振幅とが同じであるものを想定しているが、第１の信号の振幅と、第２の信号の振幅とが異なっていてもよい。
【００３４】
第１の整合回路３３は、入力端子３１と第１の増幅素子５の入力端子５ａとの間に挿入され、第１の増幅素子５の入力インピーダンスを変性する回路である。
第２の整合回路３４は、入力端子３２と第２の増幅素子６の入力端子６ａとの間に挿入され、第２の増幅素子６の入力インピーダンスを変性する回路である。
【００３５】
次に動作について説明する。
第１の整合回路３３が、入力端子３１と第１の増幅素子５の入力端子５ａとの間に挿入されているため、入力端子３１から入力された第１の信号は、第１の増幅素子５の入力端子５ａまで伝送される。
また、第２の整合回路３４が、入力端子３２と第２の増幅素子６の入力端子６ａとの間に挿入されているため、入力端子３２から入力された第２の信号は、第２の増幅素子６の入力端子６ａまで伝送される。
この実施の形態２では、入力端子３１から入力される第１の信号の位相は、入力端子３２から入力される第２の信号の位相よりも、第１の動作周波数Ｆ０で９０度遅れ、第２の動作周波数Ｆ０／２で４５度遅れている。
このため、第１の増幅素子５の入力端子５ａから入力される第１の信号の位相は、上記実施の形態１と同様に、第２の増幅素子６の入力端子６ａから入力される第２の信号の位相よりも、第１の動作周波数Ｆ０で９０度遅れ、第２の動作周波数Ｆ０／２で４５度遅れている。
その他の動作は、上記実施の形態１と同様であるため詳細な説明を省略する。
【００３６】
以上で明らかなように、第１の入力回路３の代わりに第１の整合回路３３を備え、第２の入力回路４の代わりに第２の整合回路３４を備える場合、入力端子３１から入力される第１の信号の位相が、入力端子３２から入力される第２の信号の位相よりも、第１の動作周波数で９０度遅れ、第２の動作周波数で４５度遅れている場合、上記実施の形態１と同様に、２つの動作周波数の信号を増幅することができる効果を奏する。
【００３７】
実施の形態３．
この実施の形態３では、複数のドハティ増幅器が並列に接続されているドハティ増幅回路について説明する。
【００３８】
図７は、この発明の実施の形態３によるドハティ増幅回路を示す構成図である。図７において、図１と同一符号は同一又は相当部分を示すので説明を省略する。
ドハティ増幅器４１，４２は、図１のドハティ増幅器と同じ構成の増幅器であり、適用可能な動作周波数が同じである。
この実施の形態３では、ドハティ増幅回路が、２つのドハティ増幅器４１，４２を備える例を説明するが、３つ以上のドハティ増幅器を備えるようにしてもよい。
適用可能な動作周波数が同じ複数のドハティ増幅器が並列に接続されることで、増幅率を高めることができる。
【００３９】
分配回路５１は、例えば、ウィルキンソン電力分配器で実現され、入力信号を２つに分配する回路である。
分配回路５１は、分配した一方の入力信号を増幅対象の信号として、ドハティ増幅器４１に出力し、分配した他方の入力信号を増幅対象の信号として、ドハティ増幅器４２に出力する。
合成回路５２は、例えば、ウィルキンソン電力合成器で実現され、ドハティ増幅器４１から出力された信号とドハティ増幅器４２から出力された信号とを合成し、合成した信号を出力する回路である。
【００４０】
次に動作について説明する。
分配回路５１は、入力信号を２つに分配し、分配した一方の入力信号を増幅対象の信号として、ドハティ増幅器４１に出力し、分配した他方の入力信号を増幅対象の信号として、ドハティ増幅器４２に出力する。
ドハティ増幅器４１，４２の動作は、上記実施の形態１と同様であるため詳細な説明を省略する。
合成回路５２は、ドハティ増幅器４１の合成点１０から出力された信号と、ドハティ増幅器４２の合成点１０から出力された信号とを合成し、合成した信号を外部に出力する。
【００４１】
以上で明らかなように、この実施の形態３によれば、入力信号を複数に分配して、分配した入力信号である各々の分配信号を増幅対象の信号として、複数のドハティ増幅器にそれぞれ出力する分配回路５１と、複数のドハティ増幅器から出力された信号を合成する合成回路５２とを備えるように構成したので、上記実施の形態１と同様に、適用可能な動作周波数が互いに異なる複数のドハティ増幅器と、複数のドハティ増幅器のうち、入力信号を与えるドハティ増幅器を切り替えるスイッチとを備えることなく、２つの動作周波数の信号を増幅することができる効果を奏する。
【００４２】
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【産業上の利用可能性】
【００４３】
この発明は、第１及び第２の増幅素子を備えるドハティ増幅器に適しており、また、複数のドハティ増幅器を備えるドハティ増幅回路に適している。
【符号の説明】
【００４４】
１  入力端子、２  分配器、２ａ  第１の出力端子、２ｂ  第２の出力端子、３  第１の入力回路、４  第２の入力回路、５  第１の増幅素子、５ａ  入力端子、５ｂ  出力端子、５ｃ  制御端子、６  第２の増幅素子、６ａ  入力端子、６ｂ  出力端子、６ｃ  制御端子、７  第１の出力回路、８  第２の出力回路、９  補償回路、１０  合成点、１１  制御部、１２  接続点、２１  伝送線路、２２  インダクタ、２３  インダクタ、２４，２５  コンデンサ、２６  伝送線路、２７，２８  コンデンサ、３１，３２  入力端子、３３  第１の整合回路、３４  第２の整合回路、４１，４２  ドハティ増幅器、５１  分配回路、５２  合成回路。
【図１】
2019097609.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2019097609.tif 000009
【手続補正書】
【提出日】令和1年11月21日(2019.11.21)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
第１の増幅素子５は、第１の入力回路３を通過してきた第１の分配信号を増幅する増幅素子である。
第１の増幅素子５は、入力信号の動作周波数が第１の動作周波数Ｆ０であれば、例えば、ＡＢ級で動作するキャリアアンプとして作用し、入力信号の動作周波数が第１の動作周波数Ｆ０の２分の１の周波数である第２の動作周波数Ｆ０／２であれば、例えば、Ｃ級で動作するピークアンプとして作用する。
第１の増幅素子５は、例えば、ＦＥＴ（ＦＩＥＬＤ−ＥＦＦＥＣＴ  ＴＲＡＮＳＩＳＴＯＲ）、あるいは、ＦＥＴとインピーダンス変換回路とを含む増幅回路で実現される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
第２の増幅素子６は、第２の入力回路４を通過してきた第２の分配信号を増幅する増幅素子である。
第２の増幅素子６は、入力信号の動作周波数が第１の動作周波数Ｆ０であれば、例えば、Ｃ級で動作するピークアンプとして作用し、入力信号の動作周波数が第２の動作周波数Ｆ０／２であれば、例えば、ＡＢ級で動作するキャリアアンプとして作用する。
第２の増幅素子６は、例えば、ＦＥＴ、あるいは、ＦＥＴとインピーダンス変換回路とを含む増幅回路で実現される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
制御部１１は、第１の増幅素子５の制御端子５ｃ及び第２の増幅素子６の制御端子６ｃと接続されている。
制御部１１は、入力信号の動作周波数が第１の動作周波数Ｆ０であるときの第１の増幅素子５及び第２の増幅素子６の動作級と、入力信号の動作周波数が第２の動作周波数Ｆ０／２であるときの第１の増幅素子５及び第２の増幅素子６の動作級とを切り替える回路である。
例えば、制御部１１は、入力信号の動作周波数が第１の動作周波数Ｆ０であれば、第１の増幅素子５がＡＢ級で動作するキャリアアンプとなって、第２の増幅素子６がＣ級で動作するピークアンプとなるように、第１の増幅素子５及び第２の増幅素子６を制御する。
また、制御部１１は、入力信号の動作周波数が第２の動作周波数Ｆ０／２であれば、第１の増幅素子５がＣ級で動作するピークアンプとなって、第２の増幅素子６がＡＢ級で動作するキャリアアンプとなるように、第１の増幅素子５及び第２の増幅素子６を制御する。
接続点１２は、第１の出力回路７と補償回路９とが接続されている点である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
次に動作について説明する。
制御部１１は、入力信号の動作周波数が第１の動作周波数Ｆ０である場合、第１の増幅素子５がＡＢ級で動作するキャリアアンプとなって、第２の増幅素子６がＣ級で動作するピークアンプとなるように、第１の増幅素子５及び第２の増幅素子６を制御する。
図２は、図１のドハティ増幅器において、入力信号の動作周波数が第１の動作周波数Ｆ０であるときのバックオフ動作時の等価回路である。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
制御部１１は、入力信号の動作周波数が第２の動作周波数Ｆ０／２である場合、第１の増幅素子５がＣ級で動作するピークアンプとなって、第２の増幅素子６がＡＢ級で動作するキャリアアンプとなるように、第１の増幅素子５及び第２の増幅素子６を制御する。
図３は、図１のドハティ増幅器において、入力信号の動作周波数が第２の動作周波数Ｆ０／２であるときのバックオフ動作時の等価回路である。
【国際調査報告】
2019097609.tif 000010
2019097609.tif 000011
2019097609.tif 000012
2019097609.tif 000013