(57)【要約】  画素領域（１１）と、画素領域（１１）に配置された画素から出力される電圧信号をアナログ‐デジタル変換するアナログ‐デジタル変換回路部（１２）とを備え、アナログ‐デジタル変換回路部（１２）は、半導体基板と当該半導体基板上に配置されたゲート酸化膜との界面の近傍にフッ素が集積されているＭＯＳトランジスタを含む固体撮像素子（１）である。
2018216309.tif 000002
【特許請求の範囲】
【請求項１】
画素領域と、
前記画素領域に配置された画素から出力される電圧信号をアナログ‐デジタル変換するアナログ‐デジタル変換回路部と
を備え、
前記アナログ‐デジタル変換回路部は、半導体基板と当該半導体基板上に配置されたゲート酸化膜との界面の近傍にフッ素が集積されているＭＯＳトランジスタを含むことを特徴とする固体撮像素子。
【請求項２】
前記ＭＯＳトランジスタは、前記界面に存在するダングリングボンドがフッ素により終端されていることを特徴とする請求項１に記載の固体撮像素子。
【請求項３】
前記半導体基板、前記ゲート酸化膜及び前記ゲート酸化膜上に配置されたゲート電極における、前記半導体基板に対して垂直な方向に沿ったフッ素濃度プロファイルは、前記界面の近傍において最大値をとることを特徴とする請求項１又は２に記載の固体撮像素子。
【請求項４】
前記ゲート電極から前記半導体基板に向う方向に沿ったイオン注入によるフッ素の平均飛程は、前記ゲート電極の内部における、前記ゲート電極の中間厚位置から前記ゲート電極と前記ゲート酸化膜との界面までの範囲にあることを特徴とする請求項３に記載の固体撮像素子。
【請求項５】
前記アナログ‐デジタル変換回路部は、前記画素から出力される電圧信号のレベルが基準値に達しているか否かを判断する比較器を含み、
前記比較器は、前記ＭＯＳトランジスタを含むＣＭＯＳトランジスタから構成されたインバータ回路であることを特徴とする請求項１から４のいずれか１項に記載の固体撮像素子。
【請求項６】
請求項１から５のいずれか１項に記載の固体撮像素子の製造方法であって、
半導体基板上に、ゲート酸化膜及びゲート電極を、この順で形成する形成工程と、
前記半導体基板と前記ゲート酸化膜との界面の近傍にフッ素を集積する集積工程と
を含むことを特徴とする固体撮像素子の製造方法。
【請求項７】
前記集積工程において、前記ゲート電極に含まれるフッ素を前記界面の近傍まで熱拡散させて前記界面に存在するダングリングボンドをフッ素で終端することを特徴とする請求項６に記載の固体撮像素子の製造方法。
【請求項８】
前記集積工程において、前記ゲート電極から前記ゲート酸化膜に向う方向に沿ったイオン注入により前記ゲート電極にフッ素を導入することを特徴とする請求項７に記載の固体撮像素子の製造方法。
【請求項９】
前記イオン注入のドーズ量は、１×１０１５／ｃｍ２以上、１×１０１６／ｃｍ２以下であることを特徴とする請求項８に記載の固体撮像素子の製造方法。
【請求項１０】
請求項１〜５のいずれか１項に記載の固体撮像素子を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子、固体撮像素子の製造方法及び電子機器に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型イメージセンサは、汎用ＣＭＯＳプロセスである半導体形成プロセスにより生産可能であることから、安価に生産可能な固体撮像素子として注目されている。【０００３】
ところで、高画質静止画や動画を生成する上で、縦線ノイズ（「列毎ノイズ」とも称される。）を低減することにより電圧信号とノイズとの出力比（Ｓ／Ｎ比）を向上させることが重要な事柄となっている。【０００４】
特に、ＣＭＯＳ型イメージセンサでは、暗時においても画像が真黒にならない現象として把握されるベースラインノイズを低減することが大きな課題となっている。ベースラインノイズは、画素に含まれる増幅トランジスタで発生する１／ｆノイズ（「フリッカーノイズ」とも称される。）と強い相関を持つことが知られている。ベースラインノイズを低減するためには、増幅トランジスタで発生する１／ｆノイズを低減することが重要である。【０００５】
１／ｆノイズを低減するためには、増幅トランジスタのシリコン及びゲート酸化膜に存在するダングリングボンド（未結合手）を減らすことが有効であることが知られている。ダングリングボンドを低減する一手法として、フッ素をダングリングボンドに結合させる方法がある。例えば、イオン注入法によって、増幅トランジスタにフッ素を導入することが考えられる。【０００６】
こうした状況を鑑みて、増幅トランジスタにフッ素を注入することにより１／ｆノイズを低減するＣＭＯＳ型イメージセンサが提案されている（特許文献１）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】日本国公開特許公報「特開２０１５−９０９７１号公報（２０１５年５月１１日公開）」
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１のＣＭＯＳ型イメージセンサでも、１／ｆノイズの低減が十分ではないという問題がある。【０００９】
特許文献１は、増幅トランジスタに限定的にフッ素を注入し、画素領域起因の１／ｆノイズを低減する手法であった。本発明者は、画素領域起因の１／ｆノイズの低減により固体撮像素子の性能向上が図られてきた一方で、それだけでは１／ｆノイズの低減に限界があると考えた。【００１０】
そこで、別の視点から、１／ｆノイズを低減することができないか検討した。その結果、アナログ‐デジタル変換回路部起因の１／ｆノイズを低減することによって、さらなる性能向上が図られることを見出し、発明を完成させるに至った。【００１１】
本発明の一態様は、上記問題点に鑑み、固体撮像素子の性能を向上させるさらなる方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記の課題を解決するために、本発明の一態様に係る固体撮像素子は、画素領域と、前記画素領域に配置された画素から出力される電圧信号をアナログ‐デジタル変換するアナログ‐デジタル変換回路部とを備え、前記アナログ‐デジタル変換回路部は、半導体基板と当該半導体基板上に配置されたゲート酸化膜との界面の近傍にフッ素が集積されているＭＯＳトランジスタを含む。
【発明の効果】
【００１３】
本発明の一態様によれば、固体撮像素子において、これまで到底達し得なかった性能が得られるという効果を奏する。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態に係る固体撮像素子の概略構成を示す平面図である。
【図２】上記固体撮像素子に含まれるＡＤＣ回路部の概略構成を示す平面図である。
【図３】上記ＡＤＣ回路部に含まれるＣｏｍｐａｒａｔｏｒの構成を示す回路図である。
【図４】（ａ）〜（ｅ）は、上記Ｃｏｍｐａｒａｔｏｒに含まれるｎ型ＭＯＳトランジスタの製造工程を示す断面図である。
【図５】フッ素注入直後及びプロセス最終処理後の各々における、上記ｎ型ＭＯＳトランジスタ内のフッ素濃度プロファイルを示すグラフ図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について、詳細に説明する。
【００１６】
以下の説明に用いる図面では、同一の部分には同一の符号を付してある。それらの名称及び機能も同一である。したがって、それらについての詳細な説明は繰り返さない。
【００１７】
図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なるものである。図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。
【００１８】
（固体撮像素子１の構成）
本発明の一実施形態に係る固体撮像素子１は、ＣＭＯＳ型イメージセンサである。ＣＭＯＳ型イメージセンサは、一般に、受光領域と、フローティングディフュージョン部（ＦＤ部）と、アナログ‐デジタル変換回路部（Ａｎａｌｏｇ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ、以下、「ＡＤＣ回路部」と称する。）とを有する。受光領域は、画像光の光電変換を行い、フローティングディフュージョン部は、光電変換により得られた信号電荷を電圧信号に変換し、ＡＤＣ回路部は、変換された信号電荷をアナログ‐デジタル変換する。受光領域、フローティングディフュージョン部及びＡＤＣ回路部は共通基板上に設けられる。
【００１９】
受光領域には、光照射により電荷を発生する複数の受光部としてのフォトダイオードが画素毎に設けられており、また、ＦＤ部では、受光領域の各受光部で発生した電荷が信号電荷として画素から読み出される。読み出された信号電荷は画素内にて、アナログ信号である電圧信号に変換される。電圧信号は画素毎に信号配線を介して読み出され、ＡＤＣ回路部に入力される。ＡＤＣ回路部は、入力された電圧信号をデジタル信号に変換する。
【００２０】
以下、固体撮像素子１について、図１に基づいて具体的に説明する。図１は、本発明の一実施形態に係る固体撮像素子１の概略構成を示す平面図である。
【００２１】
図１に示すように、固体撮像素子１は、画素領域１１と、ＡＤＣ回路部１２と、周辺回路部１３とを備える。
【００２２】
画素領域１１は、２次元マトリックス状（アレイ状）に複数の画素５１（図２を参照）が配列されており、方形状の撮像領域を構成する。画素領域１１の周囲には、ＡＤＣ回路部１２及び周辺回路部１３が配置される。ＡＤＣ回路部１２は、画素領域１１の各画素から出力される電圧信号を画素領域１１の列毎にアナログ‐デジタル変換する。周辺回路部１３は、ＡＤＣ回路部１２によりアナログ‐デジタル変換された電圧信号をロジック処理することにより撮像画像を生成する。
【００２３】
（ＡＤＣ回路部１２の構成）
図２は、ＡＤＣ回路部１２の概略構成を示す平面図である。
【００２４】
図２に示すように、画素領域１１には、複数の画素５１が２次元マトリックス状に配列されたＳｅｎｓｏｒ  Ａｒｒａｙ５０が配置されている。ＡＤＣ回路部１２は、画素領域１１に配置されたＳｅｎｓｏｒ  Ａｒｒａｙ５０の各画素５１から出力される電圧信号を列毎にアナログ‐デジタル変換する。
【００２５】
具体的には、ＡＤＣ回路部１２は、ＲＡＭＰ２２と、画素領域１１（より具体的には、Ｓｅｎｓｏｒ  Ａｒｒａｙ５０）の各列に対応し、各列毎に設けられた、複数のＣｏｌｕｍｎＡ／Ｄ２３と、Ｇｒａｙ  Ｃｏｄｅ  Ｃｏｕｎｔｅｒ２４とを含む。なお、Ｇｒａｙ  Ｃｏｄｅ  Ｃｏｕｎｔｅｒ２４は、本実施形態とは直接関係しない部材であるので、説明を省略するが、公知のものと同様であると理解されてよい。
【００２６】
各ＣｏｌｕｍｎＡ／Ｄ２３には、自身に対応する画素領域１１の列に含まれる画素５１から出力される電圧信号が、Ｃａｐａｃｉｔｏｒ２５を介して、入力される。Ｃｏｍｐａｒａｔｏｒ２６（比較器）は、入力された電圧信号と、ＲＡＭＰ２２により生成されたＲＡＭＰ波形（基準値）とを比較し、その比較結果をＷ−Ｌａｔｃｈ２７に出力する。
【００２７】
（Ｃｏｍｐａｒａｔｏｒ２６の構成）
図３は、Ｃｏｍｐａｒａｔｏｒ２６の構成を示す回路図である。図３に示すように、Ｃｏｍｐａｒａｔｏｒ２６は、ｐ型ＭＯＳトランジスタ３２及びｎ型ＭＯＳトランジスタ３３から構成されるＣＭＯＳトランジスタであるインバータ回路３１を含む。
【００２８】
以下、ｎ型ＭＯＳトランジスタ３３を例として、インバータ回路３１の製造方法について説明する。図４の（ａ）〜（ｅ）は、ｎ型ＭＯＳトランジスタ３３の製造工程を示す断面図である。なお、図４の（ａ）〜（ｅ）に示す製造工程は、一般的なＭＯＳトランジスタの製造方法を使用している。このため、詳細説明は省略する。
【００２９】
図４の（ａ）において、シリコン基板１００（半導体基板）に、素子分離領域１０１、ゲート酸化膜１０２、ポリシリコンからなるゲート電極１０３、ソース領域及びドレイン領域である低濃度不純物拡散領域１０４、注入保護膜１０５及びサイドウォールスペーサ１０６を順次形成する。
【００３０】
次に、図４の（ｂ）において、低濃度不純物拡散領域１０４、ゲート電極１０３及びサイドウォールスペーサ１０６を開口するようにレジスト膜１０７を形成する。レジスト膜１０７をマスクとして注入保護膜１０５を介してフッ素をイオン注入する。イオン注入条件は、注入エネルギーを５０ｋｅＶ〜６０ｋｅＶ、ドーズ量を１×１０１５／ｃｍ２〜１×１０１６／ｃｍ２の範囲とすることが望ましい。
【００３１】
ここで注目すべきは、ゲート酸化膜１０２とシリコン基板１００との界面にフッ素を効率的に集積するという観点から、上記イオン注入条件を選定する点にある。以下、この点について説明する。
【００３２】
図５は、フッ素注入直後及びプロセス最終処理後の各々における、ｎ型ＭＯＳトランジスタ３３内のフッ素濃度プロファイルを示すグラフ図である。フッ素濃度プロファイルは、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）プロファイルである。フッ素イオン１９Ｆ＋を、注入エネルギーを５０ｋｅＶ、ドーズ量を５×１０１５／ｃｍ２、でイオン注入した。平均飛程（フッ素注入飛程深さ）は約１１０ｎｍであった。ゲート電極１０３の膜厚は２００ｎｍであった。
【００３３】
なお、平均飛程とは、ある物体中に複数のイオンがイオン注入された時、それぞれのイオンが物体内を進行する飛程の平均値のことをいう。イオン注入されたイオンは最終的に中性の原子となり停止し被イオン注入物体内でガウス分布する。したがって、イオンの平均飛程とは、物体内に停止した不純物のガウス分布のピーク位置を指すことになる。
【００３４】
図５に示すように、フッ素濃度プロファイルのピーク（最大値）は、インバータ回路３１の最終製造工程経過後であっても、平均飛程付近に残存しており、平均飛程よりも浅い側（ゲート酸化膜１０２から見てゲート電極１０３側）のフッ素は、ゲート電極１０３の表面側へ外方拡散したと推定される。一方、平均飛程よりも深い側（ゲート電極１０３から見てゲート酸化膜１０２側）のフッ素は、ゲート酸化膜１０２とシリコン基板１００との界面の近傍に集積していることが判明した。
【００３５】
ゲート酸化膜１０２とシリコン基板１００との界面の近傍にフッ素が集積していることは、当該界面に存在するダングリングボンドをＳｉ−Ｆ結合で終端していることを示すものである。本発明者は、さらに、ドーズ量を、１×１０１５／ｃｍ２以上、１×１０１６／ｃｍ２以下の範囲とすることにより、１／ｆノイズが飽和することを確認し、終端性が充分に行われていることを見出した。
【００３６】
したがって、注入エネルギーを、５０ｋｅＶ以上、６０ｋｅＶ以下の範囲とすることにより、平均飛程がゲート電極１０３の中間厚位置よりもゲート酸化膜１０２側に位置し、フッ素濃度プロファイルのピークよりもゲート酸化膜１０２側のフッ素を効率的にゲート酸化膜１０２とシリコン基板１００との界面の近傍に集積することができる。
【００３７】
ただし、注入エネルギーが６０ｋｅＶを超えると注入時のダメージがゲート酸化膜１０２に影響を与えるようになり、逆に、ノイズが悪化する傾向が見えた。よって、ゲート電極１０３の膜厚に応じて、平均飛程がゲート電極１０３の中間厚位置から、ゲート電極１０３とゲート酸化膜１０２との界面までの範囲にあるように、注入エネルギーを設定することが望ましい。
【００３８】
また、フッ素は、図４の（ｂ）に示したように、フッ素注入により、低濃度不純物拡散領域１０４及びゲート電極１０３には、注入ダメージ層１０８が形成される。注入ダメージ層１０８は、低濃度不純物拡散領域１０４の欠陥起因リークを招くことが懸念点として挙げられたが、フッ素注入の有無によらず、低濃度不純物拡散領域１０４の接合リークレベルはほぼ一定であった。したがって、本実施形態の注入条件の範囲では特に問題は発生しないものといえる。
【００３９】
再び、図４に戻ると、図４の（ｃ）において、注入保護膜１０９を堆積し、高濃度不純物拡散領域１１０を形成する。高濃度不純物拡散領域１１０の形成においては、ｎ型領域を形成するよう注入イオン種を選択する。なお、ｐ型ＭＯＳトランジスタ３２を製造する場合であればｐ型領域を形成するよう注入イオン種を選択することはいうまでもない。また、注入ダメージ層１０８のシリコン基板１００の表面からの深さは、高濃度不純物拡散領域１１０の底面よりも深い位置に存在することになる。
【００４０】
次に、図４の（ｄ）において、注入保護膜１０９を除去した後、ゲート電極１０３、低濃度不純物拡散領域１０４及び高濃度不純物拡散領域１１０上にシリサイド膜１１１を形成する。その後、コンタクトプラグ１１４の形成時のエッチングストッパとなるストッパ膜１１２をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により形成する。なお、シリサイド膜１１１は、例えば、チタンシリサイド膜、コバルトシリサイド膜又はニッケルシリサイド膜である。ストッパ膜１１２は、例えば、窒化シリコン膜である。
【００４１】
次に、図４の（ｅ）において、ストッパ膜１１２上に、例えば、酸化シリコン膜からなる層間絶縁膜１１３を形成する。そして、層間絶縁膜１１３を貫通して、ゲート電極１０３、低濃度不純物拡散領域１０４及び高濃度不純物拡散領域１１０に到達するコンタクトホールが形成され、コンタクトホールを埋め込むようにコンタクトプラグ１１４が形成される。コンタクトプラグ１１４は、例えば、コンタクトホールの内壁に形成されたチタン／窒化チタン膜と、コンタクトホールを埋め込むタングステン膜とから構成することができる。層間絶縁膜１１３上には、配線１１５が形成され、配線１１５は、コンタクトプラグ１１４と電気的に接続されるように形成される。配線１１５の上方には、多層配線構造が形成されるが、その説明は省略する。
【００４２】
（電子機器）
固体撮像素子１は、固体撮像素子１を画像入力デバイスとして撮像部に用いた、例えばデジタルビデオカメラおよびデジタルスチルカメラなどのデジタルカメラや監視カメラなどの画像入力カメラ、スキャナ装置、ファクシミリ装置、テレビジョン電話装置、カメラ付き携帯電話装置などの電子機器に適用可能である。
【００４３】
（本実施形態の効果）
本実施形態によれば、ＡＤＣ回路部１２を構成する回路、特に、Ｃｏｍｐａｒａｔｏｒ２６に含まれるインバータ回路へフッ素注入することにより、ＡＤＣ回路部起因の１／ｆノイズを低減することができる。これにより、固体撮像素子及びその製造方法、並びに、低ノイズ性能を有する固体撮像素子を用いた電子機器を実現することができる。
【００４４】
（まとめ）
本発明の態様１に係る固体撮像素子１は、画素領域１１と、画素領域１１に配置された画素５１から出力される電圧信号をアナログ‐デジタル変換するアナログ‐デジタル変換回路部１２とを備え、アナログ‐デジタル変換回路部１２は、シリコン基板１００とシリコン基板１００上に配置されたゲート酸化膜１０２との界面の近傍にフッ素が集積されているＭＯＳトランジスタ（ｐ型ＭＯＳトランジスタ３２及び／又はｎ型ＭＯＳトランジスタ３３）を含む。
【００４５】
上記構成によれば、アナログ‐デジタル変換回路部起因の１／ｆノイズを低減することによって、さらなる性能向上が図られる。
【００４６】
本発明の態様２に係る固体撮像素子１は、上記態様１において、ＭＯＳトランジスタ（ｐ型ＭＯＳトランジスタ３２及び／又はｎ型ＭＯＳトランジスタ３３）は、前記界面に存在するダングリングボンドがフッ素により終端されていることが好ましい。
【００４７】
本発明の態様３に係る固体撮像素子１は、上記態様１又は２において、シリコン基板１００、ゲート酸化膜１０２及びゲート酸化膜１０２上に配置されたゲート電極１０３における、シリコン基板１００に対して垂直な方向に沿ったフッ素濃度プロファイルは、前記界面の近傍において最大値をとることが好ましい。
【００４８】
本発明の態様４に係る固体撮像素子１は、上記態様３において、ゲート電極１０３からシリコン基板１００に向う方向に沿ったイオン注入によるフッ素の平均飛程は、ゲート電極１０３の内部における、ゲート電極１０３の中間厚位置からゲート電極１０３とゲート酸化膜１０２との界面までの範囲にあることが好ましい。
【００４９】
本発明の態様５に係る固体撮像素子１は、上記態様１〜４のいずれかにおいて、アナログ‐デジタル変換回路部１２は、画素５１から出力される電圧信号のレベルが基準値に達しているか否かを判断する比較器（Ｃｏｍｐａｒａｔｏｒ２６）を含み、比較器（Ｃｏｍｐａｒａｔｏｒ２６）は、ＭＯＳトランジスタ（ｐ型ＭＯＳトランジスタ３２及び／又はｎ型ＭＯＳトランジスタ３３）を含むＣＭＯＳトランジスタから構成されたインバータ回路３１であることが好ましい。
【００５０】
本発明の態様６に係る固体撮像素子１の製造方法は、上記態様１〜５のいずれかにおいて、シリコン基板１００上に、ゲート酸化膜１０２及びゲート電極１０３を、この順で形成する形成工程と、シリコン基板１００とゲート酸化膜１０２との界面の近傍にフッ素を集積する集積工程とを含む。
【００５１】
本発明の態様７に係る固体撮像素子１の製造方法は、上記態様６において、前記集積工程において、ゲート電極１０３に含まれるフッ素を前記界面に存在するダングリングボンドをフッ素で終端することが好ましい。
【００５２】
本発明の態様８に係る固体撮像素子１の製造方法は、上記態様７において、前記集積工程において、ゲート電極１０３からゲート酸化膜１０２に向う方向に沿ったイオン注入によりゲート電極１０３にフッ素を導入することが好ましい。
【００５３】
本発明の態様９に係る固体撮像素子１の製造方法は、上記態様８において、前記イオン注入のドーズ量は、１×１０１５／ｃｍ２以上、１×１０１６／ｃｍ２以下であることが好ましい。
【００５４】
本発明の態様１０に係る電子機器は、上記態様１〜５のいずれかにおいて、固体撮像素子１を備える。
【００５５】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【符号の説明】
【００５６】
１  固体撮像素子
１１  画素領域
１２  アナログ‐デジタル変換回路部
１３  周辺回路部
２２  ＲＡＭＰ
２３  ＣｏｌｕｍｎＡ／Ｄ
２４  Ｇｒａｙ  Ｃｏｄｅ  Ｃｏｕｎｔｅｒ
２５  Ｃａｐａｃｉｔｏｒ
２６  Ｃｏｍｐａｒａｔｏｒ（比較器）
２７  Ｗ−Ｌａｔｃｈ
３１  インバータ回路
３２  ｐ型ＭＯＳトランジスタ
３３  ｎ型ＭＯＳトランジスタ
５０  Ｓｅｎｓｏｒ  Ａｒｒａｙ
５１  画素
１００  シリコン基板（半導体基板）
１０１  素子分離領域
１０２  ゲート酸化膜
１０３  ゲート電極
１０４  低濃度不純物拡散領域
１０５  注入保護膜
１０６  サイドウォールスペーサ
１０７  レジスト膜
１０８  注入ダメージ層
１０９  注入保護膜
１１０  高濃度不純物拡散領域
１１１  シリサイド膜
１１２  ストッパ層
１１３  層間絶縁膜
１１４  コンタクトプラグ
１１５  配線
【図１】
2018216309.tif 000003
【図２】
2018216309.tif 000004
【図３】
2018216309.tif 000005
【図４】
2018216309.tif 000006
【図５】
2018216309.tif 000007
【手続補正書】
【提出日】令和1年10月16日(2019.10.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
画素領域と、
前記画素領域に配置された画素から出力される電圧信号をアナログ‐デジタル変換するアナログ‐デジタル変換回路部と
を備え、
前記アナログ‐デジタル変換回路部は、半導体基板と当該半導体基板上に配置されたゲート酸化膜との界面の近傍にフッ素が集積されているＭＯＳトランジスタを含み、
前記半導体基板、前記ゲート酸化膜及び前記ゲート酸化膜上に配置されたゲート電極における、前記半導体基板に対して垂直な方向に沿ったフッ素濃度プロファイルは、前記半導体基板と前記ゲート酸化膜との界面の近傍において最大値をとり、
前記ゲート電極から前記半導体基板に向う方向に沿ったイオン注入によるフッ素の平均飛程は、前記ゲート電極の内部における、前記ゲート電極の中間厚位置から前記ゲート電極と前記ゲート酸化膜との界面までの範囲にあることを特徴とする固体撮像素子。
【請求項２】
前記ＭＯＳトランジスタは、前記半導体基板と前記ゲート酸化膜との界面に存在するダングリングボンドがフッ素により終端されていることを特徴とする請求項１に記載の固体撮像素子。
【請求項３】
前記アナログ‐デジタル変換回路部は、前記画素から出力される電圧信号のレベルが基準値に達しているか否かを判断する比較器を含み、
前記比較器は、前記ＭＯＳトランジスタを含むＣＭＯＳトランジスタから構成されたインバータ回路であることを特徴とする請求項１又は２に記載の固体撮像素子。
【請求項４】
請求項１から３のいずれか１項に記載の固体撮像素子の製造方法であって、
前記半導体基板上に、前記ゲート酸化膜及び前記ゲート電極を、この順で形成する形成工程と、
前記半導体基板と前記ゲート酸化膜との界面の近傍にフッ素を集積する集積工程と
を含むことを特徴とする固体撮像素子の製造方法。
【請求項５】
前記集積工程において、前記ゲート電極に含まれるフッ素を、前記半導体基板と前記ゲート酸化膜との界面の近傍まで熱拡散させて、前記半導体基板と前記ゲート酸化膜との界面に存在するダングリングボンドをフッ素で終端することを特徴とする請求項４に記載の固体撮像素子の製造方法。
【請求項６】
前記集積工程において、前記ゲート電極から前記ゲート酸化膜に向う方向に沿ったイオン注入により前記ゲート電極にフッ素を導入することを特徴とする請求項５に記載の固体撮像素子の製造方法。
【請求項７】
前記イオン注入のドーズ量は、１×１０１５／ｃｍ２以上、１×１０１６／ｃｍ２以下であることを特徴とする請求項６に記載の固体撮像素子の製造方法。
【請求項８】
請求項１〜３のいずれか１項に記載の固体撮像素子を備える電子機器。
【国際調査報告】
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