(57)【要約】  インピーダンス整合素子（１０）は、半導体基板（２０）、第１端子（Ｐ１１）、および、第２端子（Ｐ１２）を備える。第１端子（Ｐ１１）は、半導体基板（２０）上に形成され、アンテナ（９１）に接続している。第２端子（Ｐ１２）は、半導体基板（２０）上に形成され、高周波回路（９２）に接続している。半導体基板（２０）は、第１領域と第２領域とを有する。第１領域は、第１のＰＮ接合を備え、定常状態において第１端子（Ｐ１１）から第２端子（Ｐ１２）に電流を流す整流作用を有する。第２領域は、第２のＰＮ接合を備え、定常状態において第２端子（Ｐ１２）から第１端子（Ｐ１１）に電流を流す整流作用を有する。第１領域と第２領域とは、第１端子（Ｐ１１）と第２端子（Ｐ１２）との間に接続され、双方向にブレークダウン電圧を有する。
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、アンテナに接続する第１端子と、
前記半導体基板上に形成され、高周波回路に接続する第２端子と、を備え、
前記半導体基板は、
第１のＰＮ接合を備え、定常状態において前記第１端子から前記第２端子に電流を流す整流作用を有する第１領域と、
第２のＰＮ接合を備え、定常状態において前記第２端子から前記第１端子に電流を流す整流作用を有する第２領域と、を有し、
前記第１領域と前記第２領域とは、前記第１端子と前記第２端子との間に接続され、双方向にブレークダウン電圧を有する、
インピーダンス整合素子。
【請求項２】
前記半導体基板は、第１主面を備え、
前記第１主面上には、配線層が形成されており、
前記配線層における前記第１主面に当接する面と反対側の面に、前記第１端子および前記第２端子が形成されている、
請求項１に記載のインピーダンス整合素子。
【請求項３】
前記第１領域と前記第２領域とを用いて、双方向ツェナーダイオードが形成されている、
請求項１または請求項２に記載のインピーダンス整合素子。
【請求項４】
前記第１領域と前記第２領域とを用いて、前記双方向のブレークダウン電圧を有するＭＯＳＦＥＴが形成されている、
請求項１または請求項２に記載のインピーダンス整合素子。
【請求項５】
前記第１領域と前記第２領域とを用いて、前記双方向のブレークダウン電圧を有するトランジスタが形成されている、
請求項１または請求項２に記載のインピーダンス整合素子。
【請求項６】
請求項１乃至請求項５のいずれかに記載の構成を有するインピーダンス整合素子と、
前記高周波回路と、を備え、
前記高周波回路は、前記インピーダンス整合素子に接続される分波回路と、前記分波回路にそれぞれ接続される送信回路および受信回路とを備える、
通信装置。
【請求項７】
前記分波回路は、スイッチ回路である、
請求項６に記載の通信装置。
【請求項８】
前記分波回路は、デュプレクサである、
請求項６に記載の通信装置。
【請求項９】
前記送信回路は、パワーアンプを含み、前記受信回路は、ローノイズアンプを含む、
請求項６乃至請求項８のいずれかに記載の通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インピーダンス整合用のインピーダンス整合素子に関する。
【背景技術】
【０００２】
特許文献１には、アンテナと高周波回路との間のインピーダンス整合を行うインピーダンス整合回路が記載されている。【０００３】
より具体的には、特許文献１では、インピーダンス整合回路の一例として、キャパシタを用いたインピーダンス整合回路が示されている。このインピーダンス整合回路において、整合素子として用いられるキャパシタは、アンテナと高周波回路との間に、直列に接続されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２０５９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、インピーダンス整合素子として、直列接続のキャパシタを用いた場合、インピーダンス整合素子がない場合よりも、アンテナのＱが高くなる。これにより、アンテナの通信可能な帯域（所定の利得が得られる帯域）の幅が狭くなってしまう。【０００６】
したがって、本発明の目的は、アンテナの帯域幅が狭くなるのを抑えつつ、インピーダンス整合を行うことができるインピーダンス整合素子を提供することにある。
【課題を解決するための手段】
【０００７】
この発明のインピーダンス整合素子は、半導体基板、第１端子、および、第２端子を備える。第１端子は、半導体基板上に形成され、アンテナに接続している。第２端子は、半導体基板上に形成され、高周波回路に接続している。半導体基板は、第１領域と第２領域とを備える。第１領域は、ＰＮ接合の構造を備え、定常状態において第１端子から第２端子に電流を流す整流作用を有する。第２領域は、ＰＮ接合の構造を備え、定常状態において第２端子から第１端子に電流を流す整流作用を有する。第１領域と第２領域とは、第１端子と第２端子との間に接続され、双方向にブレークダウン電圧を有する。【０００８】
この構成では、半導体基板における第１領域と第２領域とからなる部分は、高周波信号に対して、一般的な平行平板型のキャパシタとはキャパシタンスの周波数特性が逆となるキャパシタのように作用する。具体的には、周波数が高くなるほど、この部分のキャパシタンスは低くなる。したがって、通常のキャパシタを用いた場合よりも、アンテナのＱが高くなることが抑制される。【０００９】
また、この発明のインピーダンス整合素子では、次の構成であることが好ましい。半導体基板は、第１主面を備える。第１主面上には、配線層が形成されている。配線層における第１主面に当接する面と反対側の面に、第１端子および第２端子が形成されている。【００１０】
この構成では、配線層によって、第１端子と第２端子の配置の自由度が向上する。【００１１】
また、この発明のインピーダンス整合素子では、一例として、第１領域と第２領域とを用いて、双方向ツェナーダイオードが形成されている。【００１２】
また、この発明のインピーダンス整合素子では、一例として、第１領域と第２領域とを用いて、双方向のブレークダウン電圧を有するＭＯＳＦＥＴが形成されている。【００１３】
また、この発明のインピーダンス整合素子では、一例として、第１領域と第２領域とを用いて、双方向のブレークダウン電圧を有するトランジスタが形成されている。【００１４】
このように、双方向のブレークダウン特性を有する半導体素子であれば、インピーダンス整合素子として利用することが可能である。
【発明の効果】
【００１５】
この発明によれば、アンテナの帯域幅を狭くすることなく、インピーダンス整合を行うことができる。
【図面の簡単な説明】
【００１６】
【図１】図１は本発明の第１の実施形態に係るインピーダンス整合素子１０を含む通信装置１の一例を示すブロック図である。
【図２】図２（Ａ）は、双方向ツェナーダイオードのキャパシタンスの周波数特性を示すグラフであり、図２（Ｂ）は、双方向ツェナーダイオードの虚数成分の周波数特性を示すグラフである。
【図３】図３（Ａ）は、アンテナ、通常のキャパシタ、双方向ツェナーダイオードのインピーダンスの虚数成分の周波数特性を示すグラフであり、図３（Ｂ）は、通常のキャパシタを用いた場合、双方向ツェナーダイオードを用いた場合、通常のキャパシタも双方向ツェナーダイオードも用いない場合でのアンテナの通過特性を示すグラフである。
【図４】図４は双方向ツェナーダイオードの通過特性を示すグラフである。
【図５】図５は本発明の第１の実施形態に係るインピーダンス整合素子１０の側面断面図である。
【図６】図６は本発明の第１の実施形態に係るインピーダンス整合素子１０の斜視図である。
【図７】図７（Ａ）は、第１の実施形態に係るインピーダンス整合素子１０の上面図であり、図７（Ｂ）は、配線層４０の途中位置を上面側から視た図であり、図７（Ｃ）は、半導体基板２０の第１主面を視た図である。
【図８】図８（Ａ）は、本発明の第２の実施形態に係るインピーダンス整合素子１０Ａの側面断面図であり、図８（Ｂ）は、本発明の第２の実施形態に係るインピーダンス整合素子１０Ａの各構成要素の位置関係を示す平面図である。
【図９】図９（Ａ）は、本発明の第２の実施形態に係るインピーダンス整合素子１０Ａの等価回路図であり、図９（Ｂ）は、本発明の第２の実施形態に係るインピーダンス整合素子１０Ａの信号伝送の第１態様の等価回路図であり、図９（Ｃ）は、本発明の第２の実施形態に係るインピーダンス整合素子１０Ａの信号伝送の第２態様の等価回路図である。
【図１０】図１０（Ａ）は、本発明の第３の実施形態に係るインピーダンス整合素子１０Ｂの側面断面図であり、図１０（Ｂ）は、本発明の第３の実施形態に係るインピーダンス整合素子１０Ｂの等価回路図である。
【図１１】図１１（Ａ）は、本発明の第４の実施形態に係るインピーダンス整合素子１０Ｃの側面断面図であり、図１１（Ｂ）は、本発明の第４の実施形態に係るインピーダンス整合素子１０Ｃの等価回路図である。
【図１２】図１２（Ａ）、図１２（Ｂ）は、高周波回路の構成例を示す機能ブロック図である。
【発明を実施するための形態】
【００１７】
以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。要点の説明又は理解の容易性を考慮して、便宜上実施形態を分けて示すが、異なる実施形態で示した構成の部分的な置換又は組み合わせが可能である。第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点を中心に説明を行う。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
【００１８】
（回路構成および特性）
本発明の第１の実施形態に係るインピーダンス整合素子について、図を参照して説明する。図１は、本発明の第１の実施形態に係るインピーダンス整合素子１０を含む通信装置１の一例を示すブロック図である。
【００１９】
通信装置１は、アンテナ９１、高周波回路９２、および、インピーダンス整合素子１０を備える。インピーダンス整合素子１０は、第１端子Ｐ１１、第２端子Ｐ１２、双方向ツェナーダイオードＺＤ１０を備える。双方向ツェナーダイオードＺＤ１０は、第１端子Ｐ１１と第２端子Ｐ１２との間に接続されている。
【００２０】
アンテナ９１は、第１端子Ｐ１１に接続されている。高周波回路９２は、第２端子Ｐ１２に接続されている。言い換えれば、インピーダンス整合素子１０は、アンテナ９１と高周波回路９２との間に、直列に接続されている。
【００２１】
双方向ツェナーダイオードＺＤ１０は、双方向のブレークダウン電圧を有する。そして、双方向ツェナーダイオードＺＤ１０は、次に示す各種の特性を有する。
【００２２】
図２（Ａ）は、双方向ツェナーダイオードＺＤ１０のキャパシタンスの周波数特性を示すグラフである。図２（Ｂ）は、双方向ツェナーダイオードＺＤ１０の虚数成分の周波数特性を示すグラフである。図２（Ａ）、図２（Ｂ）において、実線は、双方向ツェナーダイオードＺＤ１０の特性を示し、破線は、通常のキャパシタの特性を示す。
【００２３】
図２（Ａ）に示すように、双方向ツェナーダイオードＺＤ１０は、周波数が高くなるのにしたがって、キャパシタンスは小さくなる。すなわち、キャパシタンスの周波数依存性が負の特性を示す。一方、通常のキャパシタは、周波数が高くなるのにしたがって、キャパシタンスは大きくなる。すなわち、キャパシタンスの周波数依存性が正の特性を示す。なお、通常のキャパシタとは、対向電極間に誘電体を配置した構成からなるキャパシタである。特に、図２（Ａ）に示すように、現在、通信用として多く利用されている約７００ＭＨｚを超える周波数では、その傾向が大きくなる。
【００２４】
そして、図２（Ｂ）に示すように、双方向ツェナーダイオードＺＤ１０は、キャパシタンスの周波数依存性が負の特性を示す領域では、周波数の変化量に対する端子間インピーダンスの虚数成分の変化量が、通常のキャパシタの変化量よりも小さくなる。なお、図２（Ａ）、図２（Ｂ）に示す例では、少なくとも約７００ＭＨｚを超える領域では、キャパシタンスの周波数依存性が負の特性を示しており、周波数の変化量に対する端子間インピーダンスの虚数成分の変化量が、通常のキャパシタの変化量よりも小さくなっていることが分かる。
【００２５】
ここで、アンテナのインピーダンス特性と、通常のキャパシタのインピーダンス特性、および、双方向ツェナーダイオードＺＤ１０のインピーダンス特性との関係について考える。
【００２６】
図３（Ａ）は、アンテナ（整合素子を有さないアンテナ（例えば、アンテナエレメント））、通常のキャパシタ、双方向ツェナーダイオードのインピーダンスの虚数成分の周波数特性を示すグラフである。図３（Ａ）において、実線は、双方向ツェナーダイオードの特性を示し、破線は、通常のキャパシタの特性を示し、二点鎖線は、アンテナ単体の特性を示す。
【００２７】
図３（Ａ）に示すように、アンテナのインピーダンスの虚数成分は、周波数が高くなるほど大きくなる。同様に、通常のキャパシタのインピーダンスの虚数成分も、双方向ツェナーダイオードの虚数成分も、周波数が高くなるほど大きくなる。
【００２８】
しかしながら、図３（Ａ）に示すように、双方向ツェナーダイオードの虚数成分の変化率は、通常のキャパシタの虚数成分の変化率よりも小さい。
【００２９】
したがって、通常のキャパシタをインピーダンス整合素子として用いるよりも、双方向ツェナーダイオードをインピーダンス整合素子として用いる方が、高周波帯域におけるインピーダンスの虚数成分の変化率は、小さくなる。なお、高周波帯域とは、例えば約７００ＭＨｚ以上の周波数帯域であることが好ましい。
【００３０】
ここで、インピーダンスの虚数成分の変化率は、Ｑの高さに対応する。すなわち、インピーダンスの虚数成分の変化率が大きければ、Ｑは高くなり、インピーダンスの虚数成分の変化率が低ければ、Ｑは低くなる。
【００３１】
この結果、双方向ツェナーダイオードをインピーダンス整合素子として用いる方が、通常のキャパシタをインピーダンス整合素子として用いるよりも、アンテナのＱは低くなる。より厳密には、アンテナと双方向ツェナーダイオードによって構成される実質的なアンテナのＱは低くなる。
【００３２】
図３（Ｂ）は、通常のキャパシタを用いた場合、双方向ツェナーダイオードを用いた場合、通常のキャパシタも双方向ツェナーダイオードも用いない場合でのアンテナの通過特性を示すグラフである。図３（Ｂ）において、実線は、双方向ツェナーダイオードを用いた場合の特性を示し、破線は、通常のキャパシタを用いた場合の特性を示し、二点鎖線は、アンテナ単体の特性を示す。
【００３３】
図３（Ｂ）に示すように、通常のキャパシタを用いた場合、双方向ツェナーダイオードを用いた場合の双方において、アンテナ単体よりも共振周波数での極は急峻になる。しかしながら、双方向ツェナーダイオードを用いた場合の方が、共振周波数での極の急峻度は低下する。すなわち、比帯域の幅が広くなる。
【００３４】
例えば、図３（Ｂ）の例では、Ｓ［ｄＢ］＝−１０において、アンテナ単体での比帯域の幅を約１００％とすると、通常のキャパシタを用いた場合には、比帯域の幅は、約７２％になる。しかしながら、双方向ツェナーダイオードを用いた場合には、比帯域の幅は、約８２％になる。すなわち、比帯域の幅の減少を約１０％改善できる。
【００３５】
このように、双方向ツェナーダイオードを用いることによって、容量性のインピーダンス整合素子を接続したことによる、アンテナの通信帯域の幅の減少を抑制できる。
【００３６】
また、双方向ツェナーダイオードは、次に示す通過特性を有する。図４は、双方向ツェナーダイオードの通過特性を示すグラフである。
【００３７】
図４に示すように、双方向ツェナーダイオードは、少なくとも約７００ＭＨｚ以上の周波数帯域において、殆ど減衰することなく、高周波信号を伝送できる。
【００３８】
以上のように、双方向ツェナーダイオードＺＤ１０からなるインピーダンス整合素子１０を、アンテナ９１と高周波回路９２との間に接続することによって、アンテナ９１のインピーダンスと、高周波回路９２のインピーダンスとを整合しながら、アンテナ９１の通信帯域の幅の減少を抑制し、且つ、高周波信号を低損失に伝送できる。
【００３９】
（インピーダンス整合素子１０の具体的な構造）
図５は、本発明の第１の実施形態に係るインピーダンス整合素子１０の側面断面図である。図６は、本発明の第１の実施形態に係るインピーダンス整合素子１０の斜視図である。図６では、インピーダンス整合素子１０の半導体基板と、配線層の電極を図示しており、配線層における絶縁性材料によって形成される部分の図示は省略している。図７（Ａ）は、第１の実施形態に係るインピーダンス整合素子１０の上面図であり、図７（Ｂ）は、配線層４０の途中位置を上面側から視た図であり、図７（Ｃ）は、半導体基板２０の第１主面を視た図である。
【００４０】
図５、図６に示すように、インピーダンス整合素子１０は、半導体基板２０、絶縁膜３１、および、配線層４０を備える。
【００４１】
半導体基板２０は、Ｎｓｕｂ層２１、Ｎエピ層２２、Ｎ型ドーピング部２３１、Ｎ型ドーピング部２３２、Ｐ＋型ドーピング部２４１、および、Ｐ＋型ドーピング部２４２を備える。半導体基板２０は、既知の半導体形成プロセスによって形成されている。
【００４２】
Ｎｓｕｂ層２１は、Ｎ型の半導体からなり、平板状である。Ｎエピ層２２は、Ｎ型の半導体からなる。Ｎエピ層２２は、Ｎｓｕｂ層２１の一方主面上に、Ｎ型半導体をエピタキシャル成長させることによって形成されている。
【００４３】
図５、図６、図７（Ｃ）に示すように、Ｎ型ドーピング部２３１およびＮ型ドーピング部２３２は、Ｎエピ層２２に形成されている。Ｎ型ドーピング部２３１およびＮ型ドーピング部２３２は、Ｎエピ層２２に対して、部分的なＮ型キャリアのドーピングを行うことによって、形成されている。Ｎ型ドーピング部２３１およびＮ型ドーピング部２３２は、Ｎｓｕｂ層２１に当接する高さ（深さ）で形成されている。
【００４４】
Ｎ型ドーピング部２３１およびＮ型ドーピング部２３２は、略直方体形状である。Ｎ型ドーピング部２３１とＮ型ドーピング部２３２とは、Ｘ方向に所定距離で離間して配置されている。
【００４５】
図５、図６、図７（Ｃ）に示すように、Ｐ＋型ドーピング部２４１およびＰ＋型ドーピング部２４２は、Ｎエピ層２２の表面（Ｎｓｕｂ層２１に当接する面と反対の面）側、すなわち、半導体基板２０の第１主面側に形成されている。Ｐ＋型ドーピング部２４１およびＰ＋型ドーピング部２４２は、Ｎエピ層２２に対して、部分的なＰ型キャリアのドーピングを行うことによって、形成されている。
【００４６】
Ｐ＋型ドーピング部２４１は、平面視で（図５のＺ軸方向に視て）、Ｎ型ドーピング部２３１と重なっており、所定の高さ（深さ、すなわち、図５のＺ軸方向に沿った長さ）を有する。Ｐ＋型ドーピング部２４１は、Ｎ型ドーピング部２３１に接合している。これらＰ＋型ドーピング部２４１とＮ型ドーピング部２３１との接合部によって、第１のＰＮ接合が実現される。そして、このＰＮ接合部は、定常状態において第１端子Ｐ１１から第２端子Ｐ１２に電流を流す整流作用を有する第１領域に対応する。なお、定常状態とは、ブレークダウンが生じていない状態を意味する。
【００４７】
Ｐ＋型ドーピング部２４２は、平面視で（図５のＺ軸方向に視て）、Ｎ型ドーピング部２３２と重なっており、所定の高さ（深さ、すなわち、図５のＺ軸方向に沿った長さ）を有する。Ｐ＋型ドーピング部２４２は、Ｎ型ドーピング部２３２に接合している。これらＰ＋型ドーピング部２４２とＮ型ドーピング部２３２との接合部によって、第２のＰＮ接合が実現される。そして、このＰＮ接合部は、定常状態において第２端子Ｐ１２から第１端子Ｐ１１に電流を流す整流作用を有する第２領域に対応する。
【００４８】
また、Ｎ型ドーピング部２３１およびＮ型ドーピング部２３２は、Ｎｓｕｂ層２１に当接しているので、Ｎｓｕｂ層２１が、第１領域と第２領域を電気的に接続する電流経路となる。
【００４９】
そして、この構造では、第１領域のＰＮ接合部の向きと、第２領域のＰＮ接合部の向きとが逆の状態で接続される。これにより、双方向にブレークダウン電圧を有する双方向ツェナーダイオードＺＤ１０が形成される。
【００５０】
絶縁膜３１は、ＳｉＯ２、ＳｉＮ等からなる。Ｎエピ層２２の表面に形成されている。
【００５１】
配線導体３２１および配線導体３２２は、Ａｌ等の高い導電率を有する金属からなる。配線導体３２１および配線導体３２２は、絶縁膜３１の表面（Ｎエピ層２２に当接する面と反対側の面）に形成されている。
【００５２】
図７（Ｃ）に示すように、配線導体３２１と配線導体３２２は、平面視において略矩形であり、Ｘ方向に所定距離で離間している。
【００５３】
配線導体３２１は、平面視において、Ｐ＋型ドーピング部２４１に重なっている。配線導体３２１は、絶縁膜３１を貫通するビア導体を介して、Ｐ＋型ドーピング部２４１に接続している。
【００５４】
配線導体３２２は、平面視において、Ｐ＋型ドーピング部２４２に重なっている。配線導体３２２は、絶縁膜３１を貫通するビア導体を介して、Ｐ＋型ドーピング部２４２に接続している。
【００５５】
配線層４０は、絶縁性樹脂４１、ビア導体４２１、ビア導体４２２、配線導体４３１、配線導体４３２、メッキ層４４１、および、メッキ層４４２を備える。
【００５６】
絶縁性樹脂４１は、例えば、エポキシ樹脂等の加工性に優れた樹脂からなる。絶縁性樹脂４１は、絶縁膜３１の表面に形成されている。
【００５７】
配線導体４３１および配線導体４３２は、例えば、Ｃｕ等の、高い導電率を有し、加工性に優れた金属からなる。絶縁性樹脂４１における絶縁膜３１との当接面と反対側の面（インピーダンス整合素子１０の表面）の近傍に配置されている。
【００５８】
図７（Ｂ）に示すように、配線導体４３１および配線導体４３２は、平面視において略矩形であり、Ｘ方向に所定距離で離間している。
【００５９】
配線導体４３１は、平面視において、配線導体３２１に重なっている。配線導体４３１は、絶縁性樹脂４１の厚み方向（Ｚ方向）に延びるビア導体４２１を介して、配線導体３２１に接続している。
【００６０】
配線導体４３２は、平面視において、配線導体３２２に重なっている。配線導体４３２は、絶縁性樹脂４１の厚み方向（Ｚ方向）に延びるビア導体４２２を介して、配線導体３２２に接続している。
【００６１】
メッキ層４４１、および、メッキ層４４２は、例えば、Ｎｉ／Ａｕメッキによって形成されている。
【００６２】
図５、図７（Ａ）に示すように、メッキ層４４１は、配線導体４３１の一部に重なっており、開口４５１によって、インピーダンス整合素子１０の表面に露出している。この露出部分が、本発明の「第１端子」に対応する。メッキ層４４２は、配線導体４３２の一部に重なっており、開口４５２によって、インピーダンス整合素子１０の表面に露出している。この露出部分が、本発明の「第２端子」に対応する。この構成により、インピーダンス整合素子１０の第１端子および第２端子は、半導体基板２０上に形成される。
【００６３】
そして、このような構成を用いることによって、上述の双方向にブレークダウン電圧を有する双方向ツェナーダイオードＺＤ１０を有するインピーダンス整合素子１０を実現できる。さらに、インピーダンス整合素子１０は、配線層４０を備えることによって、第１端子と第２端子の配置の自由度を向上できる。
【００６４】
次に、本発明の第２の実施形態に係るインピーダンス整合素子について、図を参照して説明する。図８（Ａ）は、本発明の第２の実施形態に係るインピーダンス整合素子１０Ａの側面断面図であり、図８（Ｂ）は、本発明の第２の実施形態に係るインピーダンス整合素子１０Ａの各構成要素の位置関係を示す平面図である。図９（Ａ）は、本発明の第２の実施形態に係るインピーダンス整合素子１０Ａの等価回路図であり、図９（Ｂ）は、本発明の第２の実施形態に係るインピーダンス整合素子１０Ａの信号伝送の第１態様の等価回路図であり、図９（Ｃ）は、本発明の第２の実施形態に係るインピーダンス整合素子１０Ａの信号伝送の第２態様の等価回路図である。
【００６５】
図８（Ａ）、図８（Ｂ）、図９（Ａ）、図９（Ｂ）、図９（Ｃ）に示すように、第２の実施形態に係るインピーダンス整合素子１０Ａは、第１の実施形態に係るインピーダンス整合素子１０と比較して、より多くのダイオードによって構成される点において異なる。インピーダンス整合素子１０Ａのその他の基本的な構成の概念は、インピーダンス整合素子１０と同様であり、同様の箇所の説明は省略する。なお、図８（Ａ）、図８（Ｂ）では、配線部の図示を省略しているが、インピーダンス整合素子１０Ａは、第１の実施形態に係るインピーダンス整合素子１０と同様の配線部を備えていることが好ましい。
【００６６】
図８（Ａ）に示すように、インピーダンス整合素子１０Ａは、半導体基板２０Ａ、および、絶縁膜３１を備える。
【００６７】
半導体基板２０Ａは、Ｐｓｕｂ層２７、Ｎエピ層２２、Ｎ型ドーピング部２３、Ｐ＋型ドーピング部２４１Ａ、Ｐ＋型ドーピング部２４２Ａ、Ｎ＋型ドーピング部２５１Ａ、および、Ｎ＋型ドーピング部２５２Ａを備える。半導体基板２０Ａは、既知の半導体形成プロセスによって形成されている。
【００６８】
Ｐｓｕｂ層２７は、Ｐ型の半導体からなり、平板状である。Ｎエピ層２２は、Ｎ型の半導体からなる。Ｎエピ層２２は、Ｐｓｕｂ層２７の一方主面上に形成されている。
【００６９】
Ｎ型ドーピング部２３は、Ｎエピ層２２内に埋め込まれて形成されている。Ｎ型ドーピング部２３は、Ｐｓｕｂ層２７に当接している。
【００７０】
Ｐ＋型ドーピング部２４１ＡおよびＰ＋型ドーピング部２４２Ａは、Ｎエピ層２２の表面（Ｐｓｕｂ層２７に当接する面と反対の面）側、すなわち、半導体基板２０Ａの第１主面側に形成されている。Ｐ＋型ドーピング部２４１ＡとＰ＋型ドーピング部２４２Ａとは、Ｘ方向に所定距離で離間して配置されている。Ｐ＋型ドーピング部２４１ＡおよびＰ＋型ドーピング部２４２Ａは、半導体基板２０Ａの平面視において（図８（Ａ）のＺ軸方向に視て）、Ｎ型ドーピング部２３に重なっている。ただし、Ｐ＋型ドーピング部２４１ＡおよびＰ＋型ドーピング部２４２Ａは、Ｚ方向において、Ｎ型ドーピング部２３から離間している。
【００７１】
Ｎ＋型ドーピング部２５１ＡおよびＮ＋型ドーピング部２５２Ａは、Ｎエピ層２２の表面（Ｐｓｕｂ層２７に当接する面と反対の面）側、すなわち、半導体基板２０Ａの第１主面側に形成されている。Ｎ＋型ドーピング部２５１ＡとＮ＋型ドーピング部２５２Ａとは、Ｘ方向において、Ｐ＋型ドーピング部２４１ＡおよびＰ＋型ドーピング部２４２Ａを挟む位置に配置されている。この際、Ｎ＋型ドーピング部２５１ＡとＰ＋型ドーピング部２４１Ａとは、隣り合い、Ｎ＋型ドーピング部２５２ＡとＰ＋型ドーピング部２４２Ａとは、隣り合う。Ｎ＋型ドーピング部２５１ＡおよびＮ＋型ドーピング部２５２Ａは、半導体基板２０Ａの平面視において、Ｎ型ドーピング部２３に重なっていない。
【００７２】
図８（Ｂ）に示すように、トレンチ２６１は、絶縁性材料からなり、半導体基板２０Ａを平面視して、Ｎ＋型ドーピング部２５１Ａを囲む枠状である。図８（Ａ）に示すように、トレンチ２６１は、半導体基板２０Ａの表面から所定の深さを有し、その深さ方向の先端は、Ｐｓｕｂ層２７の内部まで達している。
【００７３】
図８（Ｂ）に示すように、トレンチ２６２は、絶縁性材料からなり、半導体基板２０Ａを平面視して、Ｎ＋型ドーピング部２５２Ａを囲む枠状である。図８（Ａ）に示すように、トレンチ２６２は、半導体基板２０Ａの表面から所定の深さを有し、その深さ方向の先端は、Ｐｓｕｂ層２７の内部まで達している。
【００７４】
図８（Ｂ）に示すように、トレンチ２６３は、絶縁性材料からなり、半導体基板２０Ａを平面視して、Ｎ型ドーピング部２３、Ｐ＋型ドーピング部２４１Ａ、および、Ｐ＋型ドーピング部２４２Ａを囲んでいる。図８（Ａ）に示すように、トレンチ２６３は、半導体基板２０Ａの表面から所定の深さを有し、その深さ方向の先端は、Ｐｓｕｂ層２７の内部まで達している。
【００７５】
絶縁膜３１は、ＳｉＯ２、ＳｉＮ等からなる。Ｎエピ層２２の表面に形成されている。
【００７６】
配線導体３２１Ａおよび配線導体３２２Ａは、例えば、Ａｌ等の、高い導電率を有する金属からなる。配線導体３２１Ａおよび配線導体３２２Ａは、絶縁膜３１の表面（Ｎエピ層２２に当接する面と反対側の面）に形成されている。配線導体３２１Ａは、第１端子Ｐ１１に接続しており、配線導体３２２Ａは、第２端子Ｐ１２に接続している。
【００７７】
配線導体３２１Ａは、平面視において、Ｐ＋型ドーピング部２４１ＡおよびＮ＋型ドーピング部２５１Ａに重なっている。配線導体３２１Ａは、絶縁膜３１を貫通するビア導体を介して、Ｐ＋型ドーピング部２４１ＡおよびＮ＋型ドーピング部２５１Ａに接続している。
【００７８】
配線導体３２２Ａは、平面視において、Ｐ＋型ドーピング部２４２ＡおよびＮ＋型ドーピング部２５２Ａに重なっている。配線導体３２２Ａは、絶縁膜３１を貫通するビア導体を介して、Ｐ＋型ドーピング部２４２ＡおよびＮ＋型ドーピング部２５２Ａに接続している。
【００７９】
このような構成では、Ｐｓｕｂ層２７とＮ型ドーピング部２３との接続部によって、定常状態において、Ｐｓｕｂ層２７からＮ型ドーピング部２３に電流が流れるツェナーダイオードＺＤ１１（図９参照）が形成される。すなわち、本発明のおける、双方向ブレークダウン電圧を有するＰＮ接合の構造が実現される。
【００８０】
Ｐ＋型ドーピング部２４１ＡとＮエピ層２２との接続部によって、定常状態において、Ｐ＋型ドーピング部２４１ＡからＮエピ層２２に電流が流れるダイオードＤ３１（図９参照）が形成される。
【００８１】
Ｐ＋型ドーピング部２４２ＡとＮエピ層２２との接続部によって、定常状態において、Ｐ＋型ドーピング部２４２ＡからＮエピ層２２に電流が流れるダイオードＤ３２（図９参照）が形成される。
【００８２】
半導体基板２０Ａの平面視においてＮ＋型ドーピング部２５１Ａと重なり、Ｎエピ層２２とＰｓｕｂ層２７との接続部におけるトレンチ２６１に囲まれる部分（図８（Ｂ）参照）によって、定常状態において、Ｐｓｕｂ層２７からＮエピ層２２に電流が流れるダイオードＤ２１（図９参照）が形成される。
【００８３】
半導体基板２０Ａの平面視においてＮ＋型ドーピング部２５２Ａと重なり、Ｎエピ層２２とＰｓｕｂ層２７との接続部におけるトレンチ２６２に囲まれる部分（図８（Ｂ）参照）によって、定常状態において、Ｐｓｕｂ層２７からＮエピ層２２に電流が流れるダイオードＤ２２が形成される。
【００８４】
そして、このような構造によって、図９（Ａ）に示すような回路が実現される。第１端子Ｐ１１には、ダイオードＤ３１のアノードが接続され、ダイオードＤ３１のカソードには、ダイオードＤ３２のカソードが接続され、ダイオードＤ３２のアノードには、第２端子Ｐ１２が接続される。また、第１端子Ｐ１１には、ダイオードＤ２１のカソードが接続され、ダイオードＤ２１のアノードには、ダイオードＤ２２のアノードが接続され、ダイオードＤ２２のカソードには、第２端子Ｐ１２が接続される。さらに、ダイオードＤ３１のカソードとダイオードＤ３２のカソードとには、ツェナーダイオードＺＤ１１のカソードが接続される。ダイオードＤ２１のアノードとダイオードＤ２２のアノードとには、ツェナーダイオードＺＤ１１のアノードが接続される。
【００８５】
そして、この構成では、図９（Ｂ）に示す信号伝送の第１態様と、図９（Ｃ）に示す信号伝送の第２態様とが実現される。
【００８６】
図９（Ｂ）に示す態様では、第１端子Ｐ１１から第２端子Ｐ１２に向けて、ダイオードＤ３１、ツェナーダイオードＺＤ１１、および、ダイオードＤ２２が、この順で接続される信号伝送経路が構成される。この際、ツェナーダイオードＺＤ１１のアノードは、第２端子Ｐ１２側となり、ツェナーダイオードＺＤ１１のカソードは、第１端子Ｐ１１側となる。この場合、ツェナーダイオードＺＤ１１を形成するＰＮ接合の部分は、定常状態で第２端子Ｐ１２から第１端子Ｐ１１に電流を流すので、第２領域に対応する。
【００８７】
図９（Ｃ）に示す態様では、第１端子Ｐ１１から第２端子Ｐ１２に向けて、ダイオードＤ２１、ツェナーダイオードＺＤ１１、および、ダイオードＤ３２が、この順で接続される信号伝送経路が構成される。この際、ツェナーダイオードＺＤ１１のアノードは、第１端子Ｐ１１側となり、ツェナーダイオードＺＤ１１のカソードは、第２端子Ｐ１２側となる。この場合、ツェナーダイオードＺＤ１１を形成するＰＮ接合の部分は、定常状態で第１端子Ｐ１１から第２端子Ｐ１２に電流を流すので、第１領域に対応する。
【００８８】
このような構成により、インピーダンス整合素子１０Ａは、第１端子Ｐ１１と第２端子Ｐ１２との間に、双方向にブレークダウン電圧を有する回路構成を実現できる。これにより、インピーダンス整合素子１０Ａは、第１の実施形態に係るインピーダンス整合素子１０と同様の作用効果を奏することができる。
【００８９】
次に、本発明の第３の実施形態に係るインピーダンス整合素子について、図を参照して説明する。図１０（Ａ）は、本発明の第３の実施形態に係るインピーダンス整合素子１０Ｂの側面断面図であり、図１０（Ｂ）は、本発明の第３の実施形態に係るインピーダンス整合素子１０Ｂの等価回路図である。
【００９０】
図１０（Ａ）、図１０（Ｂ）に示すように、第３の実施形態に係るインピーダンス整合素子１０Ｂは、第１の実施形態に係るインピーダンス整合素子１０と比較して、ｎ型ＭＯＳ−ＦＥＴによって、双方向ブレークダウン電圧を有する回路構成を実現する点で異なる。インピーダンス整合素子１０Ｂのその他の基本的な構成の概念は、インピーダンス整合素子１０と同様であり、同様の箇所の説明は省略する。なお、図１０（Ａ）では、配線部の図示を省略しているが、インピーダンス整合素子１０Ｂは、第１の実施形態に係るインピーダンス整合素子１０と同様の配線部を備えていることが好ましい。
【００９１】
図１０（Ａ）に示すように、インピーダンス整合素子１０Ｂは、半導体基板２０Ｂ、および、絶縁膜３１を備える。
【００９２】
半導体基板２０Ｂは、Ｐｓｕｂ層２７、Ｐウェル層２８、Ｐ＋型ドーピング部２４Ｂ、Ｎ＋型ドーピング部２５１Ｂ、および、Ｎ＋型ドーピング部２５２Ｂを備える。半導体基板２０Ｂは、既知の半導体形成プロセスによって形成されている。
【００９３】
Ｐｓｕｂ層２７は、Ｐ型の半導体からなり、平板状である。Ｐウェル層２８は、Ｐ型の半導体からなる。Ｐウェル層２８は、Ｐｓｕｂ層２７の一方主面上に形成されている。
【００９４】
Ｐ＋型ドーピング部２４Ｂは、Ｐウェル層２８の表面（Ｐｓｕｂ層２７に当接する面と反対の面）側、すなわち、半導体基板２０Ｂの第１主面側に形成されている。
【００９５】
Ｎ＋型ドーピング部２５１ＢおよびＮ＋型ドーピング部２５２Ｂは、Ｐウェル層２８の表面（Ｐｓｕｂ層２７に当接する面と反対の面）側、すなわち、半導体基板２０Ｂの第１主面側に形成されている。Ｎ＋型ドーピング部２５１ＢとＮ＋型ドーピング部２５２Ｂとは、Ｘ方向において離間して配置されている。さらに、Ｎ＋型ドーピング部２５１ＢとＮ＋型ドーピング部２５２Ｂとは、Ｘ方向において、Ｐ＋型ドーピング部２４Ｂから離間して配置されている。この際、Ｐ＋型ドーピング部２４Ｂは、Ｘ方向において、Ｎ＋型ドーピング部２５１ＢとＮ＋型ドーピング部２５２Ｂとの間に配置されていない。
【００９６】
絶縁膜３１は、ＳｉＯ２、ＳｉＮ等からなる。Ｐウェル層２８の表面に形成されている。
【００９７】
配線導体３２１Ｂ、配線導体３２２Ｂ、配線導体３２３Ｂ、および配線導体３２４Ｂは、例えば、Ａｌ等の、高い導電率を有する金属からなる。配線導体３２１Ｂ、配線導体３２２Ｂ、配線導体３２３Ｂ、および配線導体３２４Ｂは、絶縁膜３１の表面（Ｐウェル層２８に当接する面と反対側の面）に形成されている。配線導体３２１Ｂは、第１端子Ｐ１１に接続しており、配線導体３２２Ｂは、第２端子Ｐ１２に接続している。
【００９８】
配線導体３２１Ｂは、平面視において、Ｎ＋型ドーピング部２５１Ｂに重なっている。配線導体３２１Ｂは、絶縁膜３１を貫通するビア導体を介して、Ｎ＋型ドーピング部２５１Ｂに接続している。
【００９９】
配線導体３２２Ｂは、平面視において、Ｎ＋型ドーピング部２５２Ｂに重なっている。配線導体３２２Ｂは、絶縁膜３１を貫通するビア導体を介して、Ｎ＋型ドーピング部２５２Ｂに接続している。
【０１００】
配線導体３２３Ｂは、平面視において、Ｐ＋型ドーピング部２４Ｂに重なっている。配線導体３２３Ｂは、絶縁膜３１を貫通するビア導体を介して、Ｐ＋型ドーピング部２４Ｂに接続している。配線導体３２４Ｂは、配線導体３２３Ｂに接続している。
【０１０１】
この構成により、インピーダンス整合素子１０Ｂは、図１０（Ｂ）に示すように、第１端子Ｐ１１および第２端子Ｐ１２がドレインおよびソースに接続するｎ型ＭＯＳ−ＦＥＴによって実現される。
【０１０２】
そして、このような構成では、Ｐウェル層２８とＮ＋型ドーピング部２５１Ｂとの接合部によって、第２領域を形成するＰＮ接合の構造が実現される。
【０１０３】
また、Ｐウェル層２８とＮ＋型ドーピング部２５２Ｂとの接合部によって、第１領域を形成するＰＮ接合の構造が実現される。
【０１０４】
このような構成により、インピーダンス整合素子１０Ｂは、第１端子Ｐ１１と第２端子Ｐ１２との間に、双方向にブレークダウン電圧を有する回路構成を実現できる。これにより、インピーダンス整合素子１０Ｂは、第１の実施形態に係るインピーダンス整合素子１０と同様の作用効果を奏することができる。
【０１０５】
なお、上述した実施形態では、Ｐｓｕｂ層２７、Ｐウェル層２８、Ｐ＋型ドーピング部２４Ｂ、Ｎ＋型ドーピング部２５１Ｂ、および、Ｎ＋型ドーピング部２５２Ｂを備えるｎ＋型ＭＯＳ−ＦＥＴを用いた例について説明したが、これに限定されるものではなく、種々のＭＯＳ−ＦＥＴを用いることができる。ｎ＋型ＭＯＳ−ＦＥＴに代えて、ｐ＋型ＭＯＳ−ＦＥＴを用いてもよい。
【０１０６】
次に、本発明の第４の実施形態に係るインピーダンス整合素子について、図を参照して説明する。図１１（Ａ）は、本発明の第４の実施形態に係るインピーダンス整合素子１０Ｃの側面断面図であり、図１１（Ｂ）は、本発明の第４の実施形態に係るインピーダンス整合素子１０Ｃの等価回路図である。
【０１０７】
図１１（Ａ）、図１１（Ｂ）に示すように、第４の実施形態に係るインピーダンス整合素子１０Ｃは、第１の実施形態に係るインピーダンス整合素子１０と比較して、ＰＮＰ型トランジスタによって、双方向ブレークダウン電圧を有する回路構成を実現する点で異なる。インピーダンス整合素子１０Ｃのその他の基本的な構成の概念は、インピーダンス整合素子１０と同様であり、同様の箇所の説明は省略する。なお、図１１（Ａ）では、配線部の図示を省略しているが、インピーダンス整合素子１０Ｃは、第１の実施形態に係るインピーダンス整合素子１０と同様の配線部を備えていることが好ましい。
【０１０８】
図１１（Ａ）に示すように、インピーダンス整合素子１０Ｃは、半導体基板２０Ｃ、および、絶縁膜３１を備える。
【０１０９】
半導体基板２０Ｃは、Ｐｓｕｂ層２７、Ｎウェル層２９、Ｐウェル層２８１Ｃ、Ｐウェル層２８２Ｃ、Ｐ＋型ドーピング部２４１Ｃ、Ｐ＋型ドーピング部２４２Ｃ、Ｎ＋型ドーピング部２５１Ｃ、および、Ｎ＋型ドーピング部２５２Ｃを備える。半導体基板２０Ｃは、既知の半導体形成プロセスによって形成されている。
【０１１０】
Ｐｓｕｂ層２７は、Ｐ型の半導体からなり、平板状である。Ｎウェル層２９は、Ｎ型の半導体からなる。Ｎウェル層２９は、Ｐｓｕｂ層２７の一方主面上に形成されている。
【０１１１】
Ｐウェル層２８１ＣおよびＰウェル層２８２Ｃは、Ｎウェル層２９の表面（Ｐｓｕｂ層２７に当接する面と反対の面）側、すなわち、半導体基板２０Ｃの第１主面側に形成されている。
【０１１２】
Ｐ＋型ドーピング部２４１Ｃは、Ｐウェル層２８１Ｃの表面側、すなわち、半導体基板２０Ｃの第１主面側に形成されている。Ｐ＋型ドーピング部２４２Ｃは、Ｐウェル層２８２Ｃの表面側、すなわち、半導体基板２０Ｃの第１主面側に形成されている。
【０１１３】
Ｎ＋型ドーピング部２５１ＣおよびＮ＋型ドーピング部２５２Ｃは、Ｎウェル層２９の表面（Ｐｓｕｂ層２７に当接する面と反対の面）側、すなわち、半導体基板２０Ｃの第１主面側に形成されている。Ｎ＋型ドーピング部２５１ＢとＮ＋型ドーピング部２５２Ｂとは、Ｘ方向において、Ｐウェル層２８１ＣおよびＰウェル層２８２Ｃを挟んで、離間して配置されている。
【０１１４】
絶縁膜３１は、ＳｉＯ２、ＳｉＮ等からなる。Ｎウェル層２９の表面に形成されている。
【０１１５】
配線導体３２１Ｃ、配線導体３２２Ｃ、配線導体３２３Ｃ、および配線導体３２４Ｃは、例えば、Ａｌ等の、高い導電率を有する金属からなる。配線導体３２１Ｃ、配線導体３２２Ｃ、配線導体３２３Ｃ、および配線導体３２４Ｃは、絶縁膜３１の表面（Ｎウェル層２９に当接する面と反対側の面）に形成されている。配線導体３２１Ｃは、第１端子Ｐ１１に接続しており、配線導体３２２Ｃは、第２端子Ｐ１２に接続している。
【０１１６】
配線導体３２１Ｃは、平面視において、Ｐ＋型ドーピング部２４１Ｃに重なっている。配線導体３２１Ｃは、絶縁膜３１を貫通するビア導体を介して、Ｐ＋型ドーピング部２４１Ｃに接続している。
【０１１７】
配線導体３２２Ｃは、平面視において、Ｐ＋型ドーピング部２４２Ｃに重なっている。配線導体３２２Ｃは、絶縁膜３１を貫通するビア導体を介して、Ｐ＋型ドーピング部２４２Ｃに接続している。
【０１１８】
配線導体３２３Ｃおよび配線導体３２４Ｃは、平面視において、Ｎ＋型ドーピング部２５１ＣおよびＮ＋型ドーピング部２５２Ｃに、それぞれ重なっている。配線導体３２３Ｃは、絶縁膜３１を貫通するビア導体を介して、Ｎ＋型ドーピング部２５１Ｃに接続しており、配線導体３２４Ｃは、絶縁膜３１を貫通するビア導体を介して、Ｎ＋型ドーピング部２５２Ｃに接続している。配線導体３２３Ｃと配線導体３２４Ｃとは、接続されている。
【０１１９】
この構成により、インピーダンス整合素子１０Ｃは、図１１（Ｂ）に示すように、第１端子Ｐ１１および第２端子Ｐ１２がエミッタおよびコレクタに接続するＰＮＰ型トランジスタによって実現される。
【０１２０】
そして、このような構成では、Ｐウェル層２８１ＣとＮウェル層２９との接合部によって、第１領域を形成するＰＮ接合の構成が実現される。
【０１２１】
また、Ｐウェル層２８２ＣとＮウェル層２９との接合部によって、第２領域を形成するＰＮ接合の構成が実現される。
【０１２２】
このような構成により、インピーダンス整合素子１０Ｃは、第１端子Ｐ１１と第２端子Ｐ１２との間に、双方向にブレークダウン電圧を有する回路構成を実現できる。これにより、インピーダンス整合素子１０Ｃは、第１の実施形態に係るインピーダンス整合素子１０と同様の作用効果を奏することができる。
【０１２３】
（高周波回路の具体例）
なお、上述説明では、高周波回路について具体的な構成を示していないが、各実施形態の高周波回路は、例えば、次に示すような回路構成によって実現が可能である。
【０１２４】
高周波回路９２は、例えば、図１２（Ａ）、図１２（Ｂ）に示す回路構成によって実現される。図１２（Ａ）、図１２（Ｂ）は、高周波回路９２の構成例を示す機能ブロック図である。
【０１２５】
なお、図１２（Ａ）、図１２（Ｂ）は、高周波回路９２の簡単な構成例を示すものであり、高周波回路９２には、一般的に、高周波フロントエンド回路と称する回路を用いることができる。
【０１２６】
図１２（Ａ）に示す構成例では、高周波回路９２は、スイッチ回路（ＳＷ回路）９２１、送信回路（ＴＸ回路）９２２、および、受信回路（ＲＸ回路）９２３を備える。スイッチ回路９２１は、本発明のインピーダンス整合素子を介して、アンテナ９１に接続している。また、スイッチ回路９２１は、送信回路９２２および受信回路９２３に接続している。スイッチ回路９２１は、高周波信号の送信時には、送信回路９２２をアンテナ９１に接続し、高周波信号の受信時には、受信回路９２３をアンテナ９１に接続する。この回路において、スイッチ回路９２１が、本発明の分波回路の一種に相当する。
【０１２７】
図１２（Ｂ）に示す構成例では、高周波回路９２は、デュプレクサ（ＤＰＸ）９２４、パワーアンプ（ＰＡ）９２５、ローノイズアンプ（ＬＮＡ）９２６を備える。デュプレクサ９２４は、本発明のインピーダンス整合素子を介して、アンテナ９１に接続している。また、デュプレクサ９２４は、パワーアンプ９２５、および、ローノイズアンプ９２６に接続している。この回路において、デュプレクサ９２４が、本発明の分波回路の一種に相当する。パワーアンプ９２５は、本発明の送信回路に含まれ、ローノイズアンプ９２６は、本発明の受信回路に含まれている。
【０１２８】
送信信号は、パワーアンプ９２５で増幅され、デュプレクサ９２４を介して、アンテナ９１に出力される。アンテナ９１から受信信号は、デュプレクサ９２４を介して、ローノイズアンプ９２６に出力され、ローノイズアンプ９２６で増幅される。
【０１２９】
なお、上述の各実施形態の説明は、すべての点で例示であって、制限的なものではない。当業者にとって変形及び変更が適宜可能である。
【符号の説明】
【０１３０】
１：通信装置
１０、１０Ａ、１０Ｂ、１０Ｃ：インピーダンス整合素子
２０、２０Ａ、２０Ｂ、２０Ｃ：半導体基板
２１：Ｎｓｕｂ層
２２：エピ層
２３：Ｎ型ドーピング部
２４Ｂ：Ｐ＋型ドーピング部
２７：Ｐｓｕｂ層
２８：Ｐウェル層
２９：Ｎウェル層
３１：絶縁膜
４０：配線層
４１：絶縁性樹脂
９１：アンテナ
９２：高周波回路
２３１、２３２：Ｎ型ドーピング部
２４１、２４１Ａ、２４１Ｃ、２４２、２４２Ａ、２４２Ｃ：Ｐ＋型ドーピング部
２５１Ａ、２５１Ｂ、２５１Ｃ、２５２Ａ、２５２Ｂ、２５２Ｃ：Ｎ＋型ドーピング部
２６１、２６２、２６３：トレンチ
２８１Ｃ、２８２Ｃ：Ｐウェル層
３２１、３２１Ａ、３２１Ｂ、３２１Ｃ、３２２、３２２Ａ、３２２Ｂ、３２２Ｃ、３２３Ｂ、３２３Ｃ、３２４Ｂ、３２４Ｃ：配線導体
４２１、４２２：ビア導体
４３１、４３２：配線導体
４４１、４４２：メッキ層
４５１：開口
９２１：スイッチ回路
９２２：送信回路
９２３：受信回路
９２４：デュプレクサ
９２５：パワーアンプ
９２６：ローノイズアンプ
Ｐ１１：第１端子
Ｐ１２：第２端子
ＺＤ１０：双方向ツェナーダイオード
ＺＤ１１：ツェナーダイオード
Ｄ２１、Ｄ２２、Ｄ３１、Ｄ３２：ダイオード
【図１】
2019230027.tif 000003
【図２】
2019230027.tif 000004
【図３】
2019230027.tif 000005
【図４】
2019230027.tif 000006
【図５】
2019230027.tif 000007
【図６】
2019230027.tif 000008
【図７】
2019230027.tif 000009
【図８】
2019230027.tif 000010
【図９】
2019230027.tif 000011
【図１０】
2019230027.tif 000012
【図１１】
2019230027.tif 000013
【図１２】
2019230027.tif 000014
【手続補正書】
【提出日】令和1年6月7日(2019.6.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、アンテナに接続する第１端子と、
前記半導体基板上に形成され、高周波回路に接続する第２端子と、を備え、
前記半導体基板は、
第１のＰＮ接合を備え、定常状態において前記第１端子から前記第２端子に電流を流す整流作用を有する第１領域と、
第２のＰＮ接合を備え、定常状態において前記第２端子から前記第１端子に電流を流す整流作用を有する第２領域と、を有し、
前記第１領域と前記第２領域とは、前記第１端子と前記第２端子との間に接続され、双方向にブレークダウン電圧を有することによって、インピーダンスを調整する、
インピーダンス整合素子。
【請求項２】
前記半導体基板は、第１主面を備え、
前記第１主面上には、配線層が形成されており、
前記配線層における前記第１主面に当接する面と反対側の面に、前記第１端子および前記第２端子が形成されて
請求項１に記載のインピーダンス整合素子。
【請求項３】
前記第１領域と前記第２領域とを用いて、双方向ツェナーダイオードが形成されている、
請求項１または請求項２に記載のインピーダンス整合素子。
【請求項４】
前記第１領域と前記第２領域とを用いて、前記双方向のブレークダウン電圧を有するＭＯＳＦＥＴが形成されている、
請求項１または請求項２に記載のインピーダンス整合素子。
【請求項５】
前記第１領域と前記第２領域とを用いて、前記双方向のブレークダウン電圧を有するトランジスタが形成されている、
請求項１または請求項２に記載のインピーダンス整合素子。
【請求項６】
前記第１端子から前記第２端子に対して流れる電流と、
前記第２端子から前記第１端子に対して流れる電流と、は、同一の双方向ツェナーダイオードを流れる、
請求項１または請求項２に記載のインピーダンス整合素子。
【請求項７】
請求項１乃至請求項６のいずれかに記載の構成を有するインピーダンス整合素子と、
前記高周波回路と、を備え、
前記高周波回路は、前記インピーダンス整合素子に接続される分波回路と、前記分波回路にそれぞれ接続される送信回路および受信回路とを備える、
通信装置。
【請求項８】
前記分波回路は、スイッチ回路である、
請求項７に記載の通信装置。
【請求項９】
前記分波回路は、デュプレクサである、
請求項７に記載の通信装置。
【請求項１０】
前記送信回路は、パワーアンプを含み、前記受信回路は、ローノイズアンプを含む、
請求項７乃至請求項９のいずれかに記載の通信装置。
【手続補正書】
【提出日】令和1年8月19日(2019.8.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、アンテナに接続する第１端子と、
前記半導体基板上に形成され、高周波回路に接続する第２端子と、を備え、
前記半導体基板は、
第１のＰＮ接合を備え、定常状態において前記第１端子から前記第２端子に電流を流す整流作用を有する第１領域と、
第２のＰＮ接合を備え、定常状態において前記第２端子から前記第１端子に電流を流す整流作用を有する第２領域と、を有し、
前記第１領域と前記第２領域とは、前記第１端子と前記第２端子との間に接続され、双方向にブレークダウン電圧を有する構成とすることで、インピーダンス整合素子のキャパシタンスの周波数依存性を負の特性とした、
インピーダンス整合素子。
【請求項２】
前記半導体基板は、第１主面を備え、
前記第１主面上には、配線層が形成されており、
前記配線層における前記第１主面に当接する面と反対側の面に、前記第１端子および前記第２端子が形成されている、
請求項１に記載のインピーダンス整合素子。
【請求項３】
前記第１領域と前記第２領域とを用いて、双方向ツェナーダイオードが形成されている、
請求項１または請求項２に記載のインピーダンス整合素子。
【請求項４】
前記第１領域と前記第２領域とを用いて、前記双方向のブレークダウン電圧を有するＭＯＳＦＥＴが形成されている、
請求項１または請求項２に記載のインピーダンス整合素子。
【請求項５】
前記第１領域と前記第２領域とを用いて、前記双方向のブレークダウン電圧を有するトランジスタが形成されている、
請求項１または請求項２に記載のインピーダンス整合素子。
【請求項６】
前記第１端子から前記第２端子に対して流れる電流と、
前記第２端子から前記第１端子に対して流れる電流と、は、同一の双方向ツェナーダイオードを流れる、
請求項１または請求項２に記載のインピーダンス整合素子。
【請求項７】
第１ダイオード、第２ダイオード、第３ダイオード、および、第４ダイオードをさらに備え、
前記第１ダイオードのカソードは、前記第１端子に接続し、前記第１ダイオードのアノードは、前記第２ダイオードのアノードおよび前記双方向ツェナーダイオードのアノードに接続し、
前記第２ダイオードのカソードは、前記第２端子に接続し、
前記第３ダイオードのアノードは、前記第１端子に接続し、前記第３ダイオードのカソードは、前記第４ダイオードのカソードおよび前記双方向ツェナーダイオードのカソードに接続し、
前記第４ダイオードのアノードは、前記第２端子に接続する、
請求項６に記載のインピーダンス整合素子。
【請求項８】
請求項１乃至請求項７のいずれかに記載のインピーダンス整合素子と、
前記高周波回路と、を備え、
前記高周波回路は、前記インピーダンス整合素子に接続される分波回路と、前記分波回路にそれぞれ接続される送信回路および受信回路とを備える、
通信装置。
【請求項９】
前記分波回路は、スイッチ回路である、
請求項８に記載の通信装置。
【請求項１０】
前記分波回路は、デュプレクサである、
請求項８に記載の通信装置。
【請求項１１】
前記送信回路は、パワーアンプを含み、前記受信回路は、ローノイズアンプを含む、
請求項８乃至請求項１０のいずれかに記載の通信装置。
【国際調査報告】
2019230027.tif 000015
2019230027.tif 000016
2019230027.tif 000017
2019230027.tif 000018