(57)【要約】  本技術は、PIDを低減することができるようにする半導体装置、及び、製造方法に関する。第１の層と、第１の層と積層される第２の層と、第１の層と第２の層に形成される溝部の側面に接触する導電性部材と、第２の層に形成され、溝部の底面に接触する第１の配線とを有し、導電性部材は、溝部内に蓄積された電荷を排出するための保護素子と接続される半導体装置が提供される。本技術は、例えば、積層されたシリコン基板と層間膜に対して、ビアを加工する際に適用することができる。
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【特許請求の範囲】
【請求項１】
第１の層と、
前記第１の層と積層される第２の層と、
前記第１の層と前記第２の層に形成される溝部の側面に接触する導電性部材と、
前記第２の層に形成され、前記溝部の底面に接触する第１の配線と
を有し、
前記導電性部材は、前記溝部内に蓄積された電荷を排出するための保護素子と接続される
半導体装置。
【請求項２】
前記第１の層は、半導体層であり、
前記溝部は、前記半導体層を貫通したビアである
請求項１に記載の半導体装置。
【請求項３】
前記導電性部材は、コンタクト、ゲート電極、又は第２の配線である
請求項２に記載の半導体装置。
【請求項４】
前記保護素子は、前記半導体層への接地又はダイオードである
請求項３に記載の半導体装置。
【請求項５】
前記導電性部材と前記第１の配線とは、電気的に分離されている
請求項４に記載の半導体装置。
【請求項６】
前記導電性部材は、前記第１の配線が前記ビアの底面に接触する位置よりも、加工表面により近い位置で、前記ビアの側面と接触する
請求項５に記載の半導体装置。
【請求項７】
前記導電性部材は、前記ビアの側面の周囲を囲うように形成されるか、又は前記ビアの側面の一部と接触するように形成される
請求項５に記載の半導体装置。
【請求項８】
前記ビアの側面は、絶縁膜により覆われ、前記導電性部材を覆っている
請求項５に記載の半導体装置。
【請求項９】
前記導電性部材は、前記保護素子として、順方向ダイオードと接続され、
前記順方向ダイオードは、N型基板又はN型ウェルで、表面の注入層がP型となるダイオードである
請求項５に記載の半導体装置。
【請求項１０】
前記導電性部材は、前記保護素子として、逆方向ダイオードと接続され、
前記逆方向ダイオードは、P型基板で、表面の注入層がN型となるダイオードである
請求項５に記載の半導体装置。
【請求項１１】
前記導電性部材は、前記ゲート電極であり、
前記ゲート電極は、所定の注入イオン種からなる注入層、又は所定の金属材料からなる金属層が少なくとも一部に含まれる
請求項５に記載の半導体装置。
【請求項１２】
前記導電性部材は、前記第２の配線であり、
前記導電性部材は、前記保護素子として、逆方向ダイオードと接続され、
前記逆方向ダイオードは、P型基板で、表面の注入層がN型となるダイオードであり、
前記絶縁膜は、前記ビアの側面であって、前記第２の配線の領域を少なくとも除いた領域を覆っている
請求項８に記載の半導体装置。
【請求項１３】
前記第１の層は、シリコン基板であり、
前記第２の層は、層間膜であり、
前記層間膜に形成される前記第１の配線は、トランジスタと当該トランジスタを保護する保護素子を含む回路に接続される
請求項１に記載の半導体装置。
【請求項１４】
第１の層と第２の層とを積層し、
前記第１の層と前記第２の層に形成される溝部の側面に接触するように、前記第２の層に、導電性部材を形成し、
前記導電性部材と接続されるように、前記溝部内に蓄積された電荷を排出するための保護素子を形成し、
前記溝部の底面に接触するように、前記第２の層に、第１の配線を形成し、
積層された前記第１の層と前記第２の層に対し、前記第１の層側からエッチングを行い、前記溝部を形成する
半導体装置の製造方法。
【請求項１５】
前記第１の層は、半導体層であり、
前記溝部は、前記半導体層を貫通したビアである
請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記導電性部材は、コンタクト、ゲート電極、又は第２の配線である
請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記保護素子は、前記半導体層への接地又はダイオードである
請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記導電性部材と前記第１の配線とは、電気的に分離されている
請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記エッチングを行うに際して、前記導電性部材は、前記第１の配線が前記ビアの底面に接触する位置よりも、前記半導体層側の加工表面により近い位置で、前記ビアの側面と接触する
請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記第１の層は、シリコン基板であり、
前記第２の層は、層間膜であり、
前記層間膜に形成される前記第１の配線は、トランジスタと当該トランジスタを保護する保護素子を含む回路に接続される
請求項１４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、半導体装置、及び、製造方法に関し、特に、PIDを低減することができるようにした半導体装置、及び、製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化が進んでいる。半導体装置においては、アスペクト比の高いビアの加工を行うに際して、大きなPID(Plasma Induced Damage)によって、トランジスタの特性変動が引き起こされることが知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−２１６１９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、今後の半導体装置の微細化によって、トランジスタのゲート面積が縮小されることが想定されるが、配線やビアに対するアンテナ比が増加して、当該トランジスタを保護するために必要となる保護素子も増えるため、PID自体を低減することが求められる。【０００５】
本技術はこのような状況に鑑みてなされたものであり、PIDを低減することができるようにするものである。
【課題を解決するための手段】
【０００６】
本技術の一側面の半導体装置は、第１の層と、前記第１の層と積層される第２の層と、前記第１の層と前記第２の層に形成される溝部の側面に接触する導電性部材と、前記第２の層に形成され、前記溝部の底面に接触する第１の配線とを有し、前記導電性部材は、前記溝部内に蓄積された電荷を排出するための保護素子と接続される半導体装置である。【０００７】
本技術の一側面の半導体装置においては、積層される第１の層と第２の層に形成される溝部の側面に接触される導電性部材が、当該溝部内に蓄積された電荷を排出するための保護素子と接続され、当該溝部の底面には、第１の配線が接触される。【０００８】
本技術の一側面の半導体装置の製造方法は、第１の層と第２の層とを積層し、前記第１の層と前記第２の層に形成される溝部の側面に接触するように、前記第２の層に、導電性部材を形成し、前記導電性部材と接続されるように、前記溝部内に蓄積された電荷を排出するための保護素子を形成し、前記溝部の底面に接触するように、前記第２の層に、第１の配線を形成し、積層された前記第１の層と前記第２の層に対し、前記第１の層側からエッチングを行い、前記溝部を形成する半導体装置の製造方法である。【０００９】
本技術の一側面の半導体装置の製造方法においては、第１の層と第２の層とが積層され、第１の層と第２の層に形成される溝部の側面に接触するように、第２の層に、導電性部材が形成され、導電性部材と接続されるように、溝部内に蓄積された電荷を排出するための保護素子が形成され、溝部の底面に接触するように、第２の層に、第１の配線が形成され、積層された第１の層と第２の層に対し、第１の層側からエッチングが行われ、溝部が形成される。
【発明の効果】
【００１０】
本技術の一側面によれば、PIDを低減することができる。【００１１】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００１２】
【図１】従来技術でのPIDのメカニズムを説明する図である。
【図２】PIDによる、トランジスタでの閾値電圧のゲート面積依存を説明する図である。
【図３】本技術を適用した場合のPIDのメカニズムを説明する図である。
【図４】第１の実施の形態の半導体装置の構造を説明する図である。
【図５】第２の実施の形態の半導体装置の構造を説明する図である。
【図６】第３の実施の形態の半導体装置の構造を説明する図である。
【図７】第４の実施の形態の半導体装置の構造を説明する図である。
【図８】第５の実施の形態の半導体装置の構造を説明する図である。
【図９】第６の実施の形態の半導体装置の構造を説明する図である。
【図１０】第７の実施の形態の半導体装置の構造を説明する図である。
【図１１】第８の実施の形態の半導体装置の構造を説明する図である。
【図１２】第９の実施の形態の半導体装置の構造を説明する図である。
【図１３】第１０の実施の形態の半導体装置の構造を説明する図である。
【図１４】第１０の実施の形態の半導体装置の製造方法を説明する図である。
【図１５】第１１の実施の形態の半導体装置の構造を説明する図である。
【図１６】第１１の実施の形態の半導体装置の製造方法を説明する図である。
【図１７】第１２の実施の形態の半導体装置の構造を説明する図である。
【図１８】第１３の実施の形態の半導体装置の構造を説明する図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照しながら本技術の実施の形態について説明する。なお、説明は以下の順序で行うものとする。
【００１４】
１．本技術の概要
２．第１の実施の形態：ビア側面にコンタクトが接触し、グランドに接続される構造
３．第２の実施の形態：ビア側面にコンタクトが接触し、順方向ダイオードに接続される構造
４．第３の実施の形態：ビア側面にコンタクトが接触し、逆方向ダイオードに接続される構造
５．第４の実施の形態：コンタクトがビア側面を囲った構造
６．第５の実施の形態：コンダクトがビア側面の一部と接触した構造
７．第６の実施の形態：ビア側面に第１ゲート電極が接触し、グランドに接続される構造
８．第７の実施の形態：ビア側面に第２ゲート電極が接触し、グランドに接続される構造
９．第８の実施の形態：ゲート電極がビア側面を囲った構造
１０．第９の実施の形態：ゲート電極がビア側面の一部と接触した構造
１１．第１０の実施の形態：ビア側面に第１配線が接触し、グランドに接続される構造
１２．第１１の実施の形態：ビア側面に第１配線が接触し、ビア側面との接触部が絶縁膜で覆われていない構造
１３．第１２の実施の形態：第１配線がビア側面を囲った構造
１４．第１３の実施の形態：第１配線がビア側面の一部と接触した構造
１５．変形例
【００１５】
＜１．本技術の概要＞
【００１６】
通常、半導体装置の製造工程では、例えば、トランジスタのゲート電極に接続される配線やビアの形成にあたり、プラズマ励起ガス中におけるドライエッチングや化学気相成長（CVD：Chemical Vapor Deposition）などが行われる。
【００１７】
そのため、正電荷又は負電荷がゲート電極に帯電し、トランジスタの特性を変動させてしまい、結果として、回路が意図しない挙動を示すことがある。この現象は、PID(Plasma Induced Damage)や、プラズマダメージなどと称される。
【００１８】
（従来のPIDメカニズム）
図１は、従来技術でのPIDのメカニズムを説明する図である。
【００１９】
図１においては、シリコン基板１１と層間膜１２を積層して、ビア２１を形成する際に、シリコン基板１１の上面側に、レジスト２３を塗布して、シリコン基板１１側から、ドライエッチングにより加工を行う工程を模式的に表している。
【００２０】
この工程を行う際には、エッチングの上部電極と下部電極が設置され、バイアスをつけた状態で、エッチングが行われる。このとき、一般的に、レジスト２３の表面には、電子（−）が溜まりやすく、加工されるビア２１の側面（側壁）には、エッチャントのイオン（＋）が帯電することになる。
【００２１】
なお、図中の「−」は、電子を表し、その特性として、指向性が弱いという特徴がある。一方で、図中の「＋」は、エッチャントのイオンを表し、その特性として、指向性が高いという特徴がある。
【００２２】
また、層間膜１２には、導電体層として、第１配線３１と第２配線３２が形成される。第１配線３１には、コンタクト４２を介してトランジスタ６１が接続され、さらに保護ダイオード６２も接続されている。
【００２３】
図１のＡに示すように、アスペクト比の高いビア２１の絶縁膜を加工する際に、電子シェーディング効果によって、ビア２１の側面（側壁）に、電荷Q1が蓄積され、帯電している。その結果として、ビア２１内が、高電圧となる。
【００２４】
その後、図１のＢに示すように、ビア２１のエッチングが進んで、ビア２１の底面（底部）が、第１配線３１と接触した瞬間に、ビア２１内に蓄積された電荷Q1が、回路側に流れ込む。
【００２５】
すなわち、ビア２１の側面に蓄積された電荷Q1に応じた電流I1が、第１配線３１に流れ込み、保護ダイオード６２で処理できない電流が、コンタクト４２に接続されたトランジスタ６１のゲート電極に流れ込む。その結果、トランジスタ６１の特性変動が引き起こされる。
【００２６】
このように、従来技術では、トランジスタ６１に対し、保護ダイオード６２を接続して、回路側に流れ込む電流I1を、シリコン基板１１側に逃がす構成を採用しているが、PIDが大きい場合には、その分だけ、保護ダイオード６２を大きくする必要がある。
【００２７】
一方で、今後は、半導体装置のロジックの微細化によって、トランジスタ６１のゲート面積が縮小されることが想定され、ビア２１に対するアンテナ比が増加して、必要となる保護ダイオード６２も増えるため、PID自体を低減することが求められる。
【００２８】
具体的には、図２には、PIDによる、トランジスタでの閾値電圧のゲート面積依存の関係を示している。
【００２９】
なお、図２において、横軸は、トランジスタ６１のゲート面積を表しており、図中の左側から右側に向かうほど、その面積が大きくなることを示している。すなわち、ロジックの微細化によって、ゲート面積は、横軸の左側の方向に向かうことになる。また、縦軸は、トランジスタ６１の閾値電圧を表しており、図中の下側から上側に向かうほど、その差（ΔVth）が大きくなることを示している。
【００３０】
図２においては、トランジスタ６１の閾値電圧とゲート面積の関係を示す折れ線が、３つ示されている。１つ目の折れ線は、設計マージンとして、ビア２１の個数が多い場合、すなわち、ビアの面積が大きい場合の閾値電圧とゲート面積の関係を示している。同様に、２つ目の折れ線は、ビア２１の個数が少ない場合の関係を示し、３つ目の折れ線は、ビア２１の個数が、多い場合と少ない場合の中間の個数の場合の関係を示している。
【００３１】
これらの関係からも、半導体装置のロジックの微細化が進んで、トランジスタ６１のゲート面積が縮小すると、トランジスタ６１のPIDによる閾値電圧（ΔVth）は、増大することは明らかである。また、その一方で、積層チップ間のビア２１は、微細化されないため、アンテナ比が増大していくことになる（特に、ビア２１の個数が多い場合にその傾向が顕著となる）。
【００３２】
そして、その対策としては、保護ダイオード６２の機能を強化するか、あるいは、積層チップ間のビア２１のPID自体を低減することが必要となる。
【００３３】
そこで、本技術では、上記の対策のうち、後者の対策として、PIDを低減することができるようにした半導体装置の構造を提案するものとする。具体的には、本技術では、図３に示すようなPIDのメカニズムが実現されるようにする。
【００３４】
（本技術のPIDメカニズム）
図３は、本技術を適用した場合のPIDのメカニズムを説明する図である。
【００３５】
図３には、半導体装置１００において、半導体層としてのシリコン基板１１１と、導電体層としての層間膜１１２を積層して、ビア１２１を形成する際に、レジスト１２３を塗布して、シリコン基板１１１側から、ドライエッチングにより加工を行う工程を模式的に表している。
【００３６】
この工程を行う際には、エッチングの上部電極と下部電極が設置され、バイアスをつけた状態で、エッチングが行われ、レジスト１２３の表面には、電子（−）が溜まりやすく、加工されるビア１２１の側面（側壁）には、エッチャントのイオン（＋）が帯電することになるのは先に述べた通りである。なお、図３においては、図１と同様に、図中の「−」が電子を表し、図中の「＋」がエッチャントのイオンを表している。
【００３７】
層間膜１１２としては、例えば、BEOL(Back End Of Line)層間膜などを用いることができる。層間膜１１２には、第１配線１３１−１、第１配線１３１−２、及び第１配線１３１−３と、第２配線１３２が形成される。
【００３８】
第１配線１３１−１と第２配線１３２とは接続され、第２配線１３２には、第１配線１３１−３が接続される。また、第１配線１３１−３には、コンタクト１４２を介してトランジスタ１６１が接続され、さらに、保護ダイオード１６２も接続されている。
【００３９】
第２配線１３１−２は、ビア１２１の側面（側壁）の一部の領域に接触するように形成されるコンタクト１４１に接続される。また、第１配線１３１−２は、グランド（GND）１５１と接続され、シリコン基板１１１と接地されている。
【００４０】
図３のＡに示すように、アスペクト比の高いビア１２１の絶縁膜を加工する際に、電子シェーディング効果によって、ビア１２１の側面（側壁）に、電荷Q2が蓄積され、帯電している。
【００４１】
ここで、ビア１２１を形成するために、シリコン基板１１１側からエッチングが行われるが、当該エッチングの途中で、ビア１２１の底面（底部）が、第１配線１３１−１に接触するよりも先に、ビア１２１の側面（側壁）が、コンタクト１４１に接触することになる。
【００４２】
これにより、ビア１２１の側面（側壁）に蓄積された電荷Q2（の一部）が、電流I3として、コンタクト１４１及び第１配線１３１−２を通じて、シリコン基板１１１側に流れるので、結果として、ビア１２１のホール（ビアホール）内の電荷Q2を低減することができる。
【００４３】
そのため、従来技術でのビア２１の側面の電荷Q1（図１のＡ）と、本技術でのビア１２１の側面の電荷Q2（図３のＡ）とを比較すれば、Q2 < Q1 の関係となって、本技術でのビア１２１では、従来技術でのビア２１と比べて、電界を緩和することが可能となる。
【００４４】
その後、図３のＢに示すように、ビア１２１のエッチングが進んで、ビア１２１の底面が、第１配線１３１−１と接触した瞬間に、ビア１２１内に蓄積された電荷Q2が、回路側に流れ込む。すなわち、ビア１２１の側面に蓄積された電荷Q2に応じた電流I2が、第１配線１３１−１に流れ込み、第２配線１３２を通じて、第１配線１３１−３に流入する。
【００４５】
このとき、従来技術での電荷Q1に応じた電流I1（図１のＢ）と、本技術での電荷Q2に応じた電流I2（図３のＢ）とを比較すれば、I2 < I1 の関係となって、第１配線１３１−３に流入される電流I2を、低減することが可能となる。
【００４６】
そのため、第１配線１３１−３に流入される電流I2（低減された電流I2）は、保護ダイオード１６２によって、十分に処理することが可能であり、コンタクト１４２に接続されたトランジスタ１６１のゲート電極側に流れ込むことはない。その結果、トランジスタ１６１の特性変動を、未然に抑制することができる。
【００４７】
このように、本技術では、内部回路と接続されている第１配線１３１−１と、ビア１２１の底面（底部）とが、接触する前に、コンタクト１４１等の導電性の層（導電性部材）を、ビア１２１の側面（側壁）に接触させて、コンタクト１４１（導電性部材）と第１配線１３１−２（配線）を通じて、ビア１２１の側面（側壁）に蓄積された電荷（電荷Q2）を、グランド（GND）に逃がすようにしている。
【００４８】
このとき、ビア１２１の側面（側壁）に蓄積される電荷Q2は、図１に示した従来技術を用いた場合と比べて、低減されているため、ビア１２１の底面（底部）が、第１配線１３１−１と接触したとき、内部回路に流れ込む電流I2を低減することができる。その結果として、PID自体を低減して、保護ダイオード１６２による保護機能が大きくなるのを抑制することができ、ひいては、半導体装置１００のロジックの微細化の要求に十分に応えることが可能となる。
【００４９】
その後、エッチングが終了すると、図３のＣに示すように、ビア１２１の側面は、シリコン窒化膜（SiN）やシリコン酸化膜（SiO2）等の絶縁膜１２２により一度覆われる。そして、選択的に、ビア１２１の側面の絶縁膜１２２のみを残すようにエッチングが行われる。
【００５０】
すなわち、ビア１２１の側面（側壁）が、絶縁膜１２２により保護されることで、コンタクト１４１及び第１配線１３１−２は、他の導電性部材と電気的に分離されることになる。そして、ビア１２１内には、例えば、銅（Cu）やタングステン（W）等の導電性部材が埋め込まれる。
【００５１】
次に、上述した本技術のPIDメカニズムを用いて構成される、本技術を適用した半導体装置１００の構造について説明する。以下の説明では、本技術を適用した半導体装置１００の構造として、PIDを低減することが可能となる、第１の実施の形態乃至第１３の実施の形態に示す構造について説明する。
【００５２】
＜２．第１の実施の形態＞
【００５３】
図４は、第１の実施の形態の半導体装置の構造を説明する図である。
【００５４】
なお、図４においては、第１の実施の形態として、半導体装置１００Ａの一部の構造の断面図を示している。ただし、図４において、半導体装置１００Ａには、図３の半導体装置１００と対応する部分に、同一の符号を付してあり、その対応する部分の説明は適宜省略する。
【００５５】
図４において、半導体装置１００Ａでは、シリコン基板１１１と層間膜１１２とが積層され、ビア１２１が形成されている。
【００５６】
ビア１２１は、例えば、TSV(Through Silicon Via)等に用いられる。ビア１２１の底面の一部の領域は、第１配線１３１−１と接触している。また、ビア１２１の側面の一部の領域に接触するようにコンタクト１４１が形成されているが、絶縁膜１２２により、他の導電性部材と電気的に分離されている。
【００５７】
第１配線１３１−１は、その下層に形成された第２配線１３２と接続される。第２配線１３２は、第１配線１３１−１と同一の層に形成された第１配線１３１−３と接続される。第１配線１３１−３は、コンタクト１４２を介してトランジスタ１６１に接続され、さらに保護ダイオード１６２も接続される。
【００５８】
コンタクト１４１は、第１配線１３１−２を介してグランド（GND）１５１と接続され、シリコン基板１１１と接地されている。この接地方法としては、例えば、コンタクト１４１が、P型ウェル若しくはシリコン基板１１１内のP型拡散層に接触する、又はコンタクト１４１が、N型ウェル若しくはシリコン基板１１１内のN型拡散層に接触することで実現される。
【００５９】
ここで、半導体装置１００Ａの製造時においては、シリコン基板１１１側からエッチングを行うことで、ビア１２１が形成されるが、当該エッチングの途中で、ビア１２１の底面が、第１配線１３１−１と接触するよりも先に、ビア１２１の側面が、コンタクト１４１に接触することになる。
【００６０】
すなわち、シリコン基板１１１側からエッチングされたビア１２１とコンタクト１４１とが、最初にビア１２１の側面で接触し、電子シェーディング効果で、ビア１２１のホール（ビアホール）内に蓄積された電荷の一部が、コンタクト１４１及び第１配線１３１−２を通じて、シリコン基板１１１側に流れ、ビア１２１のホール（ビアホール）内の電荷が低減される。
【００６１】
このように、ビア１２１を形成するためのエッチングの工程において、ビア１２１の側面が、コンタクト１４１と接触することで、ビア１２１内の電界を緩和することができる。
【００６２】
その後、ビア１２１のエッチングが進んで、ビア１２１の底面の一部と、第１配線１３１−１とが接触して、ビア１２１のホール（ビアホール）内の電荷が、第１配線１３１−１を通じて、後段の回路内（例えば、トランジスタ１６１等）へ流入する。
【００６３】
このとき、既に、ビア１２１の側面がコンタクト１４１と接触して、ビア１２１内の電界を緩和しているため（図１の従来技術を用いた場合に比べてホール内の電界が低減されているため）、第１配線１３１−１を通じて、後段の回路内に流入する電流も低減されることになる。これにより、PID自体を低減して、保護ダイオード１６２による保護機能が大きくなるのを抑制することができる。
【００６４】
エッチングが終了した後、ビア１２１の側面は、シリコン窒化膜（SiN）等の絶縁膜１２２により保護される。これにより、図４に示すように、コンタクト１４１及び第１配線１３１−２は、他の導電性部材と電気的に分離されることになる。そして、ビア１２１内には、例えば、銅（Cu）等の導電性部材が埋め込まれる。
【００６５】
以上、第１の実施の形態の半導体装置１００Ａについて説明した。
【００６６】
＜３．第２の実施の形態＞
【００６７】
図５は、第２の実施の形態の半導体装置の構造を説明する図である。
【００６８】
なお、図５においては、第２の実施の形態として、半導体装置１００Ｂの一部の構造の断面図を示している。ただし、図５において、半導体装置１００Ｂには、図３の半導体装置１００と対応する部分に、同一の符号を付してあり、その対応する部分の説明は適宜省略する。
【００６９】
すなわち、図５の半導体装置１００Ｂでは、図３の半導体装置１００と比べて、コンタクト１４１に接続される第１配線１３１−２が、グランド（GND）１５１と接続されて接地されるのではなく、第１配線１３１−２には、シリコン基板１１１の順方向ダイオード１５２が接続されている。
【００７０】
ここで、順方向ダイオード１５２は、例えば、N型基板又はN型ウェルで、表面の注入層がP型となるダイオードとすることができる。これにより、コンタクト１４１は、例えば、N型ウェル又はシリコン基板１１１内のP型拡散層に接触することになる。
【００７１】
このような構造を有する半導体装置１００Ｂの製造時においては、シリコン基板１１１側からエッチングを行うことで、ビア１２１が形成されるが、当該エッチングの途中で、ビア１２１の側面が、コンタクト１４１に接触し、ビア１２１のホール内の電荷を低減することができる。
【００７２】
その後、ビア１２１のエッチングが進んで、ビア１２１の底面の一部と、第１配線１３１−１とが接触して、ビア１２１のホール内の電荷が、第１配線１３１−１を通じて、後段の回路内（例えば、トランジスタ１６１等）へ流入する。
【００７３】
このとき、既に、ビア１２１の側面がコンタクト１４１と接触して、ビア１２１内の電界を緩和しているため、第１配線１３１−１を通じて、後段の回路内に流入する電流も低減されることになる。これにより、第２の実施の形態の半導体装置１００Ｂでは、PID自体を低減して、保護ダイオード１６２による保護機能が大きくなるのを抑制することができる。
【００７４】
以上、第２の実施の形態の半導体装置１００Ｂについて説明した。
【００７５】
＜４．第３の実施の形態＞
【００７６】
図６は、第３の実施の形態の半導体装置の構造を説明する図である。
【００７７】
なお、図６においては、第３の実施の形態として、半導体装置１００Ｃの一部の構造の断面図を示している。ただし、図６において、半導体装置１００Ｃには、図３の半導体装置１００と対応する部分に、同一の符号を付してあり、その対応する部分の説明は適宜省略する。
【００７８】
すなわち、図６の半導体装置１００Ｃでは、図３の半導体装置１００と比べて、コンタクト１４１に接続される第１配線１３１−２が、グランド（GND）１５１と接続されて接地されるのではなく、第１配線１３１−２には、シリコン基板１１１の逆方向ダイオード１５３が接続されている。
【００７９】
ここで、逆方向ダイオード１５３は、例えば、P型基板で、表面の注入層がN型となるダイオードとすることができる。これにより、コンタクト１４１は、例えば、P型ウェル又はシリコン基板１１１内のN型拡散層に接触することになる。
【００８０】
このような構造を有する半導体装置１００Ｃの製造時においては、シリコン基板１１１側からエッチングを行うことで、ビア１２１が形成されるが、当該エッチングの途中で、ビア１２１の側面が、コンタクト１４１に接触し、ビア１２１のホール内の電荷を低減することができる。
【００８１】
その後、ビア１２１のエッチングが進んで、ビア１２１の底面の一部と、第１配線１３１−１とが接触して、ビア１２１のホール内の電荷が、第１配線１３１−１を通じて、後段の回路内（例えば、トランジスタ１６１等）へ流入する。
【００８２】
このとき、既に、ビア１２１の側面がコンタクト１４１と接触して、ビア１２１内の電界を緩和しているため、第１配線１３１−１を通じて、後段の回路内に流入する電流も低減されることになる。これにより、第３の実施の形態の半導体装置１００Ｃでは、PID自体を低減して、保護ダイオード１６２による保護機能が大きくなるのを抑制することができる。
【００８３】
また、第３の実施の形態の半導体装置１００Ｃでは、第１配線１３１−２が逆方向ダイオード１５３に接続されているため、半導体装置１００Ａ（図４）や半導体装置１００Ｂ（図５）と比べて、ダイオードの耐性があるため、絶縁膜１２２を薄くできる。
【００８４】
以上、第３の実施の形態の半導体装置１００Ｃについて説明した。
【００８５】
＜５．第４の実施の形態＞
【００８６】
図７は、第４の実施の形態の半導体装置の構造を説明する図である。
【００８７】
なお、図７においては、第４の実施の形態として、図４に示した半導体装置１００Ａのシリコン基板１１１に形成されたビア１２１の周辺の領域の構造を、シリコン基板１１１側から見た場合の上面図を示している。
【００８８】
図７に示した半導体装置１００Ａでは、シリコン基板１１１と層間膜１１２に形成されたビア１２１の側面の一部の領域には、コンタクト１４１が形成されているが、コンタクト１４１は、ビア１２１の側面（の周囲）を囲うように形成されている。このように形成されるコンタクト１４１が、第１配線１３１−２を介してグランド１５１と接続され、シリコン基板１１１と接地されている。
【００８９】
このように、コンタクト１４１が、ビア１２１の側面（の周囲）を囲うような構造を用いることで、ビア１２１の側面に対し、コンタクト１４１が接触する領域の面積を増加させることができるため、ビア１２１のホール内の電荷を逃がしやすくすることができる。
【００９０】
なお、図７においては、図４に示した半導体装置１００Ａの構造を一例に説明したが、半導体装置１００Ｂ（図５）又は半導体装置１００Ｃ（図６）についても同様に、コンタクト１４１が、ビア１２１の側面（の周囲）を囲うように形成されるような構造とすることができる。
【００９１】
以上、第４の実施の形態の半導体装置１００Ａ（１００Ｂ，１００Ｃ）について説明した。
【００９２】
＜６．第５の実施の形態＞
【００９３】
図８は、第５の実施の形態の半導体装置の構造を説明する図である。
【００９４】
なお、図８においては、第５の実施の形態として、図４に示した半導体装置１００Ａのシリコン基板１１１に形成されたビア１２１の周辺の領域の構造を、シリコン基板１１１側から見た場合の上面図を示している。
【００９５】
図８に示した半導体装置１００Ａでは、シリコン基板１１１と層間膜１１２に形成されたビア１２１の側面の一部の領域には、コンタクト１４１が形成されているが、コンタクト１４１は、ビア１２１の側面の一部と接触するように形成されている。
【００９６】
より具体的には、略矩形状の形状からなるビア１２１の各辺（４辺）の一部の領域に、コンタクト１４１がそれぞれ形成されている。このように形成されるコンタクト１４１が、第１配線１３１−２を介してグランド１５１と接続され、シリコン基板１１１と接地されている。
【００９７】
例えば、半導体装置１００Ａの構造によっては、コンタクト１４１が、ビア１２１の側面の一部と接触するように形成されるような構造とすることで、加工がしやすくなる場合があり、加工上のメリットがある。
【００９８】
なお、図８においては、図４に示した半導体装置１００Ａの構造を一例に説明したが、半導体装置１００Ｂ（図５）又は半導体装置１００Ｃ（図６）についても同様に、コンタクト１４１が、ビア１２１の側面の一部と接触するように形成されるような構造とすることができる。
【００９９】
以上、第５の実施の形態の半導体装置１００Ａ（１００Ｂ，１００Ｃ）について説明した。
【０１００】
＜７．第６の実施の形態＞
【０１０１】
図９は、第６の実施の形態の半導体装置の構造を説明する図である。
【０１０２】
なお、図９においては、第６の実施の形態として、半導体装置１００Ｄの一部の構造の断面図を示している。ただし、図９において、半導体装置１００Ｄには、図３の半導体装置１００と対応する部分に、同一の符号を付してあり、その対応する部分の説明は適宜省略する。
【０１０３】
すなわち、図９の半導体装置１００Ｄでは、図３の半導体装置１００と比べて、コンタクト１４１の代わりに、ゲート電極１４３が形成され、このゲート電極１４３が、コンタクト１４４を介して第１配線１３１−２と接続されている。
【０１０４】
ゲート電極１４３としては、例えば、高ドープの多結晶シリコン（Poly Si）が用いられ、ホウ酸（B）やリン（P）、ヒ素（As）等の不純物が高ドープされ、低抵抗化されている。また、ゲート電極１４３は、コンタクト１４４に接続される第１配線１３１−２を介して、グランド１５１と接続され、シリコン基板１１１と接地されている。この接地方法としては、例えば、P+/WellやN+/Nwellに接触することで実現される。
【０１０５】
ここで、半導体装置１００Ｄの製造時においては、シリコン基板１１１側からエッチングを行うことで、ビア１２１が形成されるが、当該エッチングの途中で、ビア１２１の側面が、ゲート電極１４３に接触し、ビア１２１のホール内に蓄積された電荷の一部が、ゲート電極１４３、コンタクト１４４、及び第１配線１３１−２を通じて、シリコン基板１１１側に流れる。これにより、ビア１２１のホール内の電荷を低減することができる。
【０１０６】
その後、ビア１２１のエッチングが進んで、ビア１２１の底面の一部と、第１配線１３１−１とが接触して、ビア１２１のホール内の電荷が、第１配線１３１−１を通じて、後段の回路内（例えば、トランジスタ１６１等）へ流入する。
【０１０７】
このとき、既に、ビア１２１の側面がゲート電極１４３と接触して、ビア１２１内の電界を緩和しているため、第１配線１３１−１を通じて、後段の回路内に流入する電流も低減されることになる。これにより、第６の実施の形態の半導体装置１００Ｄでは、PID自体を低減して、保護ダイオード１６２による保護機能が大きくなるのを抑制することができる。
【０１０８】
なお、図９においては、ゲート電極１４３が、コンタクト１４４に接続される第１配線１３１−２を介して、グランド１５１に接続され、シリコン基板１１１と接地される構造を一例に説明したが、グランド１５１への接続に限らず、順方向ダイオード１５２又は逆方向ダイオード１５３が接続されるようにしてもよい。
【０１０９】
以上、第６の実施の形態の半導体装置１００Ｄについて説明した。
【０１１０】
＜８．第７の実施の形態＞
【０１１１】
図１０は、第７の実施の形態の半導体装置の構造を説明する図である。
【０１１２】
なお、図１０においては、第７の実施の形態として、半導体装置１００Ｅの一部の構造の断面図を示している。ただし、図１０において、半導体装置１００Ｅには、図９の半導体装置１００Ｄと対応する部分に、同一の符号を付してあり、その対応する部分の説明は適宜省略する。
【０１１３】
すなわち、図１０の半導体装置１００Ｅでは、図９の半導体装置１００Ｄと比べて、ゲート電極１４３の代わりに、ゲート電極１４５が形成されている。
【０１１４】
ゲート電極１４５は、例えば、窒化チタン（TiN）やニッケルシリコン（NiSi）等の金属電極材料であって、低抵抗層を含むように形成される。このような構造からなるゲート電極１４５を用いることで、ビア１２１のホール内に蓄積された電荷を、シリコン基板１１１へ抜きやすくすることができる。
【０１１５】
また、ゲート電極１４５は、コンタクト１４４に接続される第１配線１３１−２を介して、グランド１５１と接続され、シリコン基板１１１と接地されている。この接地方法としては、例えば、P+/WellやN+/Nwellに接触することで実現される。
【０１１６】
ここで、半導体装置１００Ｅの製造時においては、シリコン基板１１１側からエッチングを行うことで、ビア１２１が形成されるが、当該エッチングの途中で、ビア１２１の側面が、ゲート電極１４５に接触し、ビア１２１のホール内に蓄積された電荷の一部が、ゲート電極１４５、コンタクト１４４、及び第１配線１３１−２を通じて、シリコン基板１１１側に流れる。これにより、ビア１２１のホール内の電荷を低減することができる。
【０１１７】
その後、ビア１２１のエッチングが進んで、ビア１２１の底面の一部と、第１配線１３１−１とが接触して、ビア１２１のホール内の電荷が、第１配線１３１−１を通じて、後段の回路内（例えば、トランジスタ１６１等）へ流入する。
【０１１８】
このとき、既に、ビア１２１の側面がゲート電極１４５と接触して、ビア１２１内の電界を緩和しているため、第１配線１３１−１を通じて、後段の回路内に流入する電流も低減されることになる。これにより、第７の実施の形態の半導体装置１００Ｅでは、PID自体を低減して、保護ダイオード１６２による保護機能が大きくなるのを抑制することができる。
【０１１９】
なお、図１０においては、ゲート電極１４５が、コンタクト１４４に接続される第１配線１３１−２を介して、グランド１５１に接続され、シリコン基板１１１と接地される構造を一例に説明したが、グランド１５１への接続に限らず、順方向ダイオード１５２又は逆方向ダイオード１５３が接続されるようにしてもよい。
【０１２０】
以上、第７の実施の形態の半導体装置１００Ｅについて説明した。
【０１２１】
＜９．第８の実施の形態＞
【０１２２】
図１１は、第８の実施の形態の半導体装置の構造を説明する図である。
【０１２３】
なお、図１１においては、第８の実施の形態として、図９に示した半導体装置１００Ｄのシリコン基板１１１に形成されたビア１２１の周辺領域の構造を、シリコン基板１１１側から見た場合の上面図を示している。
【０１２４】
図１１に示した半導体装置１００Ｄでは、シリコン基板１１１と層間膜１１２に形成されたビア１２１の側面の一部の領域には、ゲート電極１４３が形成されているが、ゲート電極１４３は、ビア１２１の側面（の周囲）を囲うように形成されている。このように形成されるゲート電極１４３が、コンタクト１４４に接続された第１配線１３１−２を介してグランド１５１と接続され、シリコン基板１１１と接地されている。
【０１２５】
このように、ゲート電極１４３が、ビア１２１の側面（の周囲）を囲うような構造を用いることで、ビア１２１の側面に対し、ゲート電極１４３が接触する領域の面積を増加させることができるため、ビア１２１のホール内の電荷を逃がしやすくすることができる。
【０１２６】
なお、図１１においては、図９に示した半導体装置１００Ｄの構造を一例に説明したが、半導体装置１００Ｅ（図１０）についても同様に、ゲート電極１４５が、ビア１２１の側面（の周囲）を囲うように形成されるような構造とすることができる。
【０１２７】
以上、第８の実施の形態の半導体装置１００Ｄ（１００Ｅ）について説明した。
【０１２８】
＜１０．第９の実施の形態＞
【０１２９】
図１２は、第９の実施の形態の半導体装置の構造を説明する図である。
【０１３０】
なお、図１２においては、第９の実施の形態として、図９に示した半導体装置１００Ｄのシリコン基板１１１に形成されたビア１２１の周辺領域の構造を、シリコン基板１１１側から見た場合の上面図を示している。
【０１３１】
図１２に示した半導体装置１００Ｄでは、シリコン基板１１１と層間膜１１２に形成されたビア１２１の側面の一部の領域には、ゲート電極１４３が形成されているが、ゲート電極１４３は、ビア１２１の側面の一部と接触するように形成されている。
【０１３２】
より具体的には、略矩形状の形状からなるビア１２１の各辺（４辺）のうち、左右の辺の一部に、ゲート電極１４３がそれぞれ形成されている。このように形成されるゲート電極１４３が、コンタクト１４４に接続された第１配線１３１−２を介して、グランド１５１と接続され、シリコン基板１１１と接地されている。
【０１３３】
例えば、半導体装置１００Ｄの構造によっては、ゲート電極１４３が、ビア１２１の側面の一部と接触するように形成されるような構造とすることで、加工がしやすくなる場合があり、加工上のメリットがある。
【０１３４】
なお、図１２においては、図９に示した半導体装置１００Ｄの構造を一例に説明したが、半導体装置１００Ｅ（図１０）についても同様に、ゲート電極１４５が、ビア１２１の側面の一部と接触するように形成されるような構造とすることができる。
【０１３５】
以上、第９の実施の形態の半導体装置１００Ｄ（１００Ｅ）について説明した。
【０１３６】
＜１１．第１０の実施の形態＞
【０１３７】
図１３は、第１０の実施の形態の半導体装置の構造を説明する図である。
【０１３８】
なお、図１３においては、第１０の実施の形態として、半導体装置１００Ｆの一部の構造の断面図を示している。ただし、図１３において、半導体装置１００Ｆには、図３の半導体装置１００と対応する部分に、同一の符号を付してあり、その対応する部分の説明は適宜省略する。
【０１３９】
すなわち、図１３の半導体装置１００Ｆでは、図３の半導体装置１００と比べて、ビア１２１の底面の領域では、第１配線１３１−１が取り除かれ、第２配線１３２と接触している。また、図１３の半導体装置１００Ｆでは、コンタクト１４１が取り除かれ、ビア１２１の側面の一部の領域に接触するように、第１配線１３１−２が形成されているが、絶縁膜１２２により、他の導電性部材と電気的に分離されている。
【０１４０】
第１配線１３１−２は、グランド１５１と接続され、シリコン基板１１１と接地されている。この接地方法としては、例えば、P+/WellやN+/Wellに接触することで実現される。
【０１４１】
ここで、図１４を参照しながら、第１０の実施の形態の半導体装置１００Ｆの製造時の様子を説明する。
【０１４２】
まず、エッチングの工程では、シリコン基板１１１側からエッチングを行うことで、図１４のＡに示すように、ビア１２１の側面が、第１配線１３１−２に先に接触し、その後のエッチングが進むことで、ビア１２１の底面が、第２配線１３２に到達して接触することになる。
【０１４３】
このとき、ビア１２１のホール内に蓄積された電荷の一部が、第１配線１３１−２を通じて、シリコン基板１１１側に流れる。これによって、ビア１２１のホール内の電荷を低減することができるのは、先に述べた通りである。
【０１４４】
その後、ビア１２１のエッチングが進んで、ビア１２１の底面の一部と、第２配線１３２とが接触して、ビア１２１のホール内の電荷が、第２配線１３２を通じて、後段の回路内（例えば、トランジスタ１６１等）へ流入する。
【０１４５】
このとき、既に、ビア１２１の側面が第１配線１３１−２と接触して、ビア１２１内の電界を緩和しているため、第２配線１３２を通じて、後段の回路内に流入する電流も低減されることになる。これにより、第１０の実施の形態の半導体装置１００Ｆでは、PID自体を低減して、保護ダイオード１６２による保護機能が大きくなるのを抑制することができる。
【０１４６】
次に、エッチングの工程が終了すると、図１４のＢに示すように、絶縁膜成膜の工程が行われ、ビア１２１の側面は、シリコン窒化膜（SiN）等の絶縁膜１２２により覆われる。そして、ビア１２１の側面の絶縁膜１２２のみを残すように、ビア１２１の底面の絶縁膜１２２がエッチバックされる。
【０１４７】
これにより、ビア１２１の側面が絶縁膜１２２により保護され、第１配線１３１−２は、他の導電性部材と電気的に分離される。また、その後の工程で、ビア１２１内に、銅（Cu）等の導電性部材が埋め込まれる。
【０１４８】
また、第１０の実施の形態の半導体装置１００Ｆでは、コンタクト１４１よりも低抵抗となる第１配線１３１−２との接触で、ビア１２１内の電界を緩和することができる。
【０１４９】
なお、図１３においては、第１配線１３１−２が、グランド１５１に接続され、シリコン基板１１１と接地される構造を一例に説明したが、グランド１５１への接続に限らず、順方向ダイオード１５２又は逆方向ダイオード１５３が接続されるようにしてもよい。
【０１５０】
以上、第１０の実施の形態の半導体装置１００Ｆについて説明した。
【０１５１】
＜１２．第１１の実施の形態＞
【０１５２】
図１５は、第１１の実施の形態の半導体装置の構造を説明する図である。
【０１５３】
なお、図１５においては、第１１の実施の形態として、半導体装置１００Ｇの一部の構造の断面図を示している。ただし、図１５において、半導体装置１００Ｇには、図１３の半導体装置１００Ｆと対応する部分に、同一の符号を付してあり、その対応する部分の説明は適宜省略する。
【０１５４】
すなわち、図１５の半導体装置１００Ｇでは、図１３の半導体装置１００Ｆと比べて、ビア１２１の側面の一部の領域には、第１配線１３１−２が接触するように形成される点では、一致しているが、その接触部が、絶縁膜１２２により覆われていない点が異なっている。また、第１配線１３１−２には、シリコン基板１１１の逆方向ダイオード１５３が接続されている。
【０１５５】
ここで、図１６を参照しながら、第１１の実施の形態の半導体装置１００Ｇの製造時の様子を説明する。
【０１５６】
まず、第１エッチングの工程で、ビア１２１を形成するためのエッチングが行われるが、ここでは、ビア１２１の底面が、シリコン基板１１１と第１配線１３１−２との間の層間膜１１２で止められる（図１６のＡ）。そして、第１エッチングの工程が終了すると、図１６のＡに示すように、絶縁膜成膜の工程が行われ、ビア１２１内は、シリコン窒化膜（SiN）等の絶縁膜１２２により覆われる。
【０１５７】
次に、絶縁膜エッチバックの工程で、図１６のＢに示すように、ビア１２１の側面の絶縁膜１２２のみを残すように、ビア１２１の底面の絶縁膜１２２がエッチバックされる。
【０１５８】
次に、第２エッチングの工程で、ビア１２１に対し、再度エッチングが行われるが、ここでは、図１６のＣに示すように、ビア１２１の側面が、第１配線１３１−２に先に接触し、その後のエッチングが進むことで、ビア１２１の底面が、第２配線１３２に到達して接触することになる。
【０１５９】
このとき、ビア１２１のホール内に蓄積された電荷は、第１配線１３１−２から、逆方向ダイオード１５３を通じて、シリコン基板１１１に逃がすことができる。これによって、ビア１２１のホール内の電荷を低減することができるのは、先に述べた通りである。
【０１６０】
また、ビア１２１の底面が、第２配線１３２に接触するに際しては、既に、ビア１２１の側面が第１配線１３１−２と接触して、ビア１２１内の電界を緩和しているため、第２配線１３２を通じて、後段の回路内に流入する電流も低減されることになる。これにより、第１１の実施の形態の半導体装置１００Ｇでは、PID自体を低減して、保護ダイオード１６２による保護機能が大きくなるのを抑制することができる。
【０１６１】
また、その後の工程で、ビア１２１内に、銅（Cu）等の導電性部材が埋め込まれる。その際に、第１配線１３１−２とビア１２１は、導電性部材により繋がっているが、第１配線１３１−２が、シリコン基板１１１と逆方向ダイオード１５３により繋がっているため、回路動作時に、ダイオード耐圧以下の電圧では、リーク電流として、シリコン基板１１１へ流れることはない。
【０１６２】
なお、半導体装置１００Ｇの製造時においては、図１６のＣに示したように、第２エッチングの工程で、ビア１２１の底面が第２配線に接触した後に、絶縁膜エッチバックの工程を行う必要がなく、ビア１２１の底面が、絶縁膜エッチバックのダメージを受けることがない。そのため、回路内部へのプラズマに起因するダメージを軽減することができる。また、半導体装置１００Ｇの構造では、ビア１２１の側面のうち、第２エッチングの工程で加工された下部の側面のPIDの影響を抑制することができるメリットもある。
【０１６３】
以上、第１１の実施の形態の半導体装置１００Ｇについて説明した。
【０１６４】
＜１３．第１２の実施の形態＞
【０１６５】
図１７は、第１２の実施の形態の半導体装置の構造を説明する図である。
【０１６６】
なお、図１７においては、第１２の実施の形態として、図１３に示した半導体装置１００Ｆのシリコン基板１１１に形成されたビア１２１の周辺領域の構造を、シリコン基板１１１側から見た場合の上面図を示している。
【０１６７】
図１７に示した半導体装置１００Ｆでは、シリコン基板１１１に形成されたビア１２１の側面の一部の領域には、第１配線１３１−２が形成されているが、第１配線１３１−２は、ビア１２１の側面（の周囲）を囲うように形成されている。このように形成される第１配線１３１−２がグランド１５１と接続され、シリコン基板１１１と接地されている。
【０１６８】
なお、図１７においては、図１３に示した半導体装置１００Ｆの構造を一例に説明したが、半導体装置１００Ｇ（図１５）についても同様に、第１配線１３１−２が、ビア１２１の側面（の周囲）を囲うように形成されるような構造とすることができる。ただし、半導体装置１００Ｇにおいては、保護素子として、逆方向ダイオード１５３が用いられる。
【０１６９】
以上、第１２の実施の形態の半導体装置１００Ｆ（１００Ｇ）について説明した。
【０１７０】
＜１４．第１３の実施の形態＞
【０１７１】
図１８は、第１３の実施の形態の半導体装置の構造を説明する図である。
【０１７２】
なお、図１８においては、第１３の実施の形態として、図１３に示した半導体装置１００Ｆのシリコン基板１１１に形成されたビア１２１の周辺領域の構造を、シリコン基板１１１側から見た場合の上面図を示している。
【０１７３】
図１８に示した半導体装置１００Ｆでは、シリコン基板１１１に形成されたビア１２１の側面の一部の領域には、第１配線１３１−２が形成されているが、第１配線１３１−２は、ビア１２１の側面の一部と接触するように形成されている。
【０１７４】
より具体的には、略矩形状の形状からなるビア１２１の側面の領域のうち、左側の側面の領域（の周囲）にのみに、第１配線１３１−２が形成されている。このように形成される第１配線１３１−２がグランド１５１と接続され、シリコン基板１１１と接地されている。
【０１７５】
なお、図１８においては、半導体装置１００Ｆの構造を一例に説明したが、半導体装置１００Ｇ（図１５）についても同様に、第１配線１３１−２が、ビア１２１の側面の一部と接触するように形成されるような構造とすることができる。ただし、半導体装置１００Ｇにおいては、保護素子として、逆方向ダイオード１５３が用いられる。
【０１７６】
以上、第１３の実施の形態の半導体装置１００Ｆ（１００Ｇ）について説明した。
【０１７７】
＜１５．変形例＞
【０１７８】
上述した説明では、半導体装置１００において、積層されたシリコン基板１１１と層間膜１１２に形成される溝部として、ビア１２１を説明したが、当該溝部としては、ビア１２１に限らず、例えば、半導体装置１００のパッド部に形成される開口部などであってもよい。
【０１７９】
また、上述した説明では、ビア１２１の側面（側壁）と接触する導電性部材（導体性の層）として、コンタクト１４１、ゲート電極１４３若しくはゲート電極１４５、又は第１配線１３１−２を一例に説明したが、それに限らず、他の導電性部材（導体性の層）を用いるようにしてもよい。また、当該導電性部材は、ビア１２１の側面（側壁）に接触するに限らず、ビア１２１の底面（底部）に接触するようにしてもよい。
【０１８０】
また、上述した説明では、コンタクト１４１、ゲート電極１４３若しくはゲート電極１４５、又は第１配線１３１−２に接続される保護素子として、グランド１５１、順方向ダイオード１５２、又は逆方向ダイオード１５３を一例に説明したが、それに限らず、例えば、保護トランジスタ等の他の保護素子が用いられるようにしてもよい。
【０１８１】
なお、半導体装置１００には、半導体装置全般が含まれるが、例えば、本技術は、半導体装置として、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサ等の固体撮像装置に適用することができる。
【０１８２】
また、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０１８３】
また、本技術は、以下のような構成をとることができる。
【０１８４】
（１）
第１の層と、
前記第１の層と積層される第２の層と、
前記第１の層と前記第２の層に形成される溝部の側面に接触する導電性部材と、
前記第２の層に形成され、前記溝部の底面に接触する第１の配線と
を有し、
前記導電性部材は、前記溝部内に蓄積された電荷を排出するための保護素子と接続される
半導体装置。
（２）
前記第１の層は、半導体層であり、
前記溝部は、前記半導体層を貫通したビアである
前記（１）に記載の半導体装置。
（３）
前記導電性部材は、コンタクト、ゲート電極、又は第２の配線である
前記（２）に記載の半導体装置。
（４）
前記保護素子は、前記半導体層への接地又はダイオードである
前記（２）又は（３）のいずれかに記載の半導体装置。
（５）
前記導電性部材と前記第１の配線とは、電気的に分離されている
前記（２）乃至（４）のいずれかに記載の半導体装置。
（６）
前記導電性部材は、前記第１の配線が前記ビアの底面に接触する位置よりも、加工表面により近い位置で、前記ビアの側面と接触する
前記（２）乃至（５）のいずれかに記載の半導体装置。
（７）
前記導電性部材は、前記ビアの側面の周囲を囲うように形成されるか、又は前記ビアの側面の一部と接触するように形成される
前記（２）乃至（６）のいずれかに記載の半導体装置。
（８）
前記ビアの側面は、絶縁膜により覆われ、前記導電性部材を覆っている
前記（２）乃至（７）のいずれかに記載の半導体装置。
（９）
前記導電性部材は、前記保護素子として、順方向ダイオードと接続され、
前記順方向ダイオードは、N型基板又はN型ウェルで、表面の注入層がP型となるダイオードである
前記（２）乃至（８）のいずれかに記載の半導体装置。
（１０）
前記導電性部材は、前記保護素子として、逆方向ダイオードと接続され、
前記逆方向ダイオードは、P型基板で、表面の注入層がN型となるダイオードである
前記（２）乃至（８）のいずれかに記載の半導体装置。
（１１）
前記導電性部材は、前記ゲート電極であり、
前記ゲート電極は、所定の注入イオン種からなる注入層、又は所定の金属材料からなる金属層が少なくとも一部に含まれる
前記（２）乃至（８）のいずれかに記載の半導体装置。
（１２）
前記導電性部材は、前記第２の配線であり、
前記導電性部材は、前記保護素子として、逆方向ダイオードと接続され、
前記逆方向ダイオードは、P型基板で、表面の注入層がN型となるダイオードであり、
前記絶縁膜は、前記ビアの側面であって、前記第２の配線の領域を少なくとも除いた領域を覆っている
前記（２）乃至（８）のいずれかに記載の半導体装置。
（１３）
前記第１の層は、シリコン基板であり、
前記第２の層は、層間膜であり、
前記層間膜に形成される前記第１の配線は、トランジスタと当該トランジスタを保護する保護素子を含む回路に接続される
前記（１）乃至（１２）のいずれかに記載の半導体装置。
（１４）
第１の層と第２の層とを積層し、
前記第１の層と前記第２の層に形成される溝部の側面に接触するように、前記第２の層に、導電性部材を形成し、
前記導電性部材と接続されるように、前記溝部内に蓄積された電荷を排出するための保護素子を形成し、
前記溝部の底面に接触するように、前記第２の層に、第１の配線を形成し、
積層された前記第１の層と前記第２の層に対し、前記第１の層側からエッチングを行い、前記溝部を形成する
半導体装置の製造方法。
（１５）
前記第１の層は、半導体層であり、
前記溝部は、前記半導体層を貫通したビアである
前記（１４）に記載の半導体装置の製造方法。
（１６）
前記導電性部材は、コンタクト、ゲート電極、又は第２の配線である
前記（１５）に記載の半導体装置の製造方法。
（１７）
前記保護素子は、前記半導体層への接地又はダイオードである
前記（１５）又は（１６）に記載の半導体装置の製造方法。
（１８）
前記導電性部材と前記第１の配線とは、電気的に分離されている
前記（１５）乃至（１７）のいずれかに記載の半導体装置の製造方法。
（１９）
前記エッチングを行うに際して、前記導電性部材は、前記第１の配線が前記ビアの底面に接触する位置よりも、前記半導体層側の加工表面により近い位置で、前記ビアの側面と接触する
前記（１５）乃至（１８）のいずれかに記載の半導体装置の製造方法。
（２０）
前記第１の層は、シリコン基板であり、
前記第２の層は、層間膜であり、
前記層間膜に形成される前記第１の配線は、トランジスタと当該トランジスタを保護する保護素子を含む回路に接続される
前記（１４）乃至（１９）のいずれかに記載の半導体装置の製造方法。
【符号の説明】
【０１８５】
１００，１００Ａ乃至１００Ｇ  半導体装置，  １１１  シリコン基板，  １１２  層間膜，  １２１  ビア，  １２２  絶縁膜，  １３１−１，１３１−２，１３１−３  第１配線，  １３２  第２配線，  １４１，１４２  コンタクト，  １４３，１４５  ゲート電極，  １４４  コンタクト，  １５１  グランド（GND），  １５２  順方向ダイオード，  １５３  逆方向ダイオード，  １６１  トランジスタ，  １６２  保護ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【国際調査報告】
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