(57)【要約】第１から第４のスイッチング素子（Ｑ１〜Ｑ４，Ｑ２１〜Ｑ２４）をそれぞれ有する第１と第２のインバータユニット（ＩＵ１，ＩＵ２）とが並列接続される。この第１のインバータユニットの第１のスイッチング素子（Ｑ１）のエミッタ側は、第１の電力変換トランス（ＭＴｒ１）の１次側を介して第２のインバータユニットの第４のスイッチング素子（Ｑ２４）のコレクタ側へ接続される。第１のインバータユニットの第４のスイッチング素子（Ｑ４）のコレクタ側は、第２の電力変換トランス（ＭＴｒ２）の１次側を介して第２のインバータユニットの第１のスイッチング素子（Ｑ２１）のエミッタ側へ接続される。
2018190093.tif 000002
【特許請求の範囲】
【請求項１】
並列接続された第１および第２のインバータユニットを含み、前記第１および第２のインバータユニットが、それぞれ、直列接続された第１のスイッチング素子と第２のスイッチング素子とを有する第１組と、直列接続された第３のスイッチング素子と第４のスイッチング素子を有し前記第１組と並列接続された第２組とを含む、インバータ回路と、
前記第１のインバータユニット内のそれぞれのスイッチング素子に対してドライブ信号を入力し、前記第１のインバータユニットをスイッチング動作させる第１のドライブ回路と、
前記第２のインバータユニット内のそれぞれのスイッチング素子に対してドライブ信号を入力し、前記第２のインバータユニットをスイッチング動作させる第２のドライブ回路と、
第１の電力変換トランスと、
第２の電力変換トランスと、を備え、
前記第１のインバータユニット内の前記第１のスイッチング素子の低電位側端子は、前記第１の電力変換トランスの１次側を介して前記第２のインバータユニット内の前記第４のスイッチング素子の高電位側端子に接続され、かつ、前記第１のインバータユニット内の前記第４のスイッチング素子の高電位側端子は、前記第２の電力変換トランスの１次側を介して前記第２のインバータユニット内の前記第１のスイッチング素子の低電位側端子に接続されるインバータ電源装置。
【請求項２】
前記第１のインバータユニット内の前記第１のスイッチング素子と前記第４のスイッチング素子は前記第１のドライブ回路からの前記ドライブ信号によりＯＮし、前記第２のインバータユニット内の前記第１のスイッチング素子と前記第４のスイッチング素子は前記第２のドライブ回路からの前記ドライブ信号によりＯＮし、
前記第１のインバータユニットに入力される第１のインバータ電流は前記第１のインバータユニット内の前記第１のスイッチング素子を通り、前記第１の電力変換トランスの１次側を介して前記第２のインバータユニット内の前記第４のスイッチング素子を通り、かつ前記第２のインバータユニットに入力される第２のインバータ電流は前記第２のインバータユニット内の前記第１のスイッチング素子から前記第２の電力変換トランスの１次側を介して、前記第１のインバータユニット内の前記第４のスイッチング素子を通り、前記第１のドライブ回路と前記第２のドライブ回路からの前記ドライブ信号が共にＯＮを示す場合に、前記第１のインバータユニットと前記第２のインバータユニットからそれぞれ前記第１の電力変換トランスと前記第２の電力変換トランスへ電力が同時に出力される請求項１記載のインバータ電源装置。
【請求項３】
前記第１のインバータユニット内の前記第２のスイッチング素子と前記第３のスイッチング素子は前記第１のドライブ回路からの前記ドライブ信号によりＯＮし、前記第２のインバータユニット内の前記第２のスイッチング素子と前記第３のスイッチング素子は前記第２のドライブ回路からの前記ドライブ信号によりＯＮし、
前記第１のインバータユニットに入力される第３のインバータ電流は前記第１のインバータユニット内の前記第３のスイッチング素子を通り、第２の電力変換トランスの１次側を介して前記第２のインバータユニット内の前記第２のスイッチング素子を通り、かつ前記第２のインバータユニットに入力される第４のインバータ電流は前記第２のインバータユニット内の前記第３のスイッチング素子から前記第１の電力変換トランスの１次側を介して、前記第１のインバータユニット内の前記第２のスイッチング素子を通り、前記第１のドライブ回路と前記第２のドライブ回路からの前記ドライブ信号が共にＯＮを示す場合に、前記第１のインバータユニットと前記第２のインバータユニットからそれぞれ前記第１の電力変換トランスと前記第２の電力変換トランスへ電力が同時に出力される請求項１記載のインバータ電源装置。
【請求項４】
前記第１および第２のドライブ回路からの各ドライブ信号は、第１の指令値の信号と、前記第１の指令値の信号のタイミングとはＯＮおよびＯＦＦの動作タイミングが反転した第２の指令値の信号とを含み、
前記第１のインバータユニット内の前記第１のスイッチング素子と前記第４のスイッチング素子と、前記第２のインバータユニット内の前記第１のスイッチング素子と前記第４のスイッチング素子とには前記第１の指令値の信号が入力され、前記第１のインバータユニット内の前記第２のスイッチング素子と前記第３のスイッチング素子と、前記第２のインバータユニット内の前記第２のスイッチング素子と前記第３のスイッチング素子とには前記第２の指令値の信号が入力された請求項２または３に記載のインバータ電源装置。
【請求項５】
前記第１の電力変換トランスと前記第２の電力変換トランスの巻線の巻方向による極性の向きが互いに等しくなるよう配線された請求項４記載のインバータ電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、インバータユニットが並列接続されたインバータ回路を有するアーク溶接機のインバータ電源装置に関する。
【背景技術】
【０００２】
近年、半導体素子の発展に伴い、高電流出力を可能とするアーク溶接機の需要が高まっている。あるアーク溶接機では、複数のインバータ回路を並列に接続することで、さらなる高電流出力を実現している。【０００３】
しかしながら、並列接続された各インバータ回路のスイッチングのタイミングにずれが生じることで、各インバータ回路に流れる電流に不平衡が生じることがある。このタイミングのずれは、例えば、インバータ回路を駆動させるためのドライブ回路内における各素子の特性のばらつきや配線インダクタンスによって生じる。【０００４】
ある従来技術では、不平衡を解消するため、各インバータ回路の後段に接続された主変圧器の２次側の出力電圧を検出し、検出された各出力電圧から各インバータ回路の平均出力電圧を求める。そして、平均電圧と各出力電圧が同一となるように、それぞれのインバータ回路を制御するパルス幅変調信号のパルス幅を補正する。これにより、各インバータ回路のＯＮ期間のばらつきが抑制され、並列に接続された各インバータ回路の出力電流が平衡となる（例えば特許文献１）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１８９１７４号公報
【発明の概要】
【０００６】
従来技術は、それぞれのインバータ回路に流れる電流を平衡にするため、出力電圧検知センサと出力を演算する制御回路を要する。従って、従来技術は、コストの増加、回路構成の複雑化という課題を有していた。
【０００７】
本開示は、回路の簡易化および低コスト化を可能とするインバータ電源装置を提供する。
【０００８】
本開示の一態様に係るインバータ電源装置は、並列接続された第１および第２のインバータユニットを含み、第１および第２のインバータユニットが、それぞれ、直列接続された第１のスイッチング素子と第２のスイッチング素子とを有する第１組と、直列接続された第３のスイッチング素子と第４のスイッチング素子を有し第１組と並列接続された第２組とを含む、インバータ回路と、第１のインバータユニット内のそれぞれのスイッチング素子に対してドライブ信号を入力し、第１のインバータユニットをスイッチング動作させる第１のドライブ回路と、第２のインバータユニット内のそれぞれのスイッチング素子に対してドライブ信号を入力し、第２のインバータユニットをスイッチング動作させる第２のドライブ回路と、第１の電力変換トランスと、第２の電力変換トランスと、を備える。
【０００９】
第１のインバータユニット内の第１のスイッチング素子の低電位側端子は、第１の電力変換トランスの１次側を介して第２のインバータユニット内の第４のスイッチング素子の高電位側端子に接続され、かつ、第１のインバータユニット内の第４のスイッチング素子の高電位側端子は、第２の電力変換トランスの１次側を介して第２のインバータユニット内の第１のスイッチング素子の低電位側端子に接続される。
【００１０】
本開示の一態様に係るインバータ電源装置は、配線方式の工夫によって、並列接続された各インバータユニットに流れる電流の不平衡状態を平衡へと改善する。これにより各スイッチング素子や各トランス等への発熱の偏りを抑えることが可能である。そのため、インバータ電源装置の高寿命化、信頼性向上へ寄与できる。さらには、各トランスの２次側の出力電圧の検知に基づいて各インバータユニットに流れる電流を平衡化するバランス用の制御回路を要しない。そのため、インバータ電源装置の回路の簡易化かつ低コスト化が可能である。
【図面の簡単な説明】
【００１１】
【図１】本開示の実施の形態におけるインバータ電源装置の回路構成を示す図
【図２】本開示の実施の形態における各スイッチング素子の動作状況を示す図
【図３】本開示の実施の形態における電流経路１を示す図
【図４】本開示の実施の形態における電流経路２を示す図
【発明を実施するための形態】
【００１２】
本開示の実施の形態による一例を図１から図４に基づいて説明する。
【００１３】
図１は本開示の実施の形態によるアーク溶接機におけるインバータ電源装置の一部を示している。このインバータ電源装置は、第１および第２のインバータユニットＩＵ１，ＩＵ２と、第１および第２のインバータユニットＩＵ１，ＩＵ２をそれぞれ駆動させるための第１および第２のドライブ回路Ｄｒ１，Ｄｒ２と、アーク溶接に適した電流と電圧を得るために電力変換を行う第１および第２の電力変換トランスＭＴｒ１，ＭＴｒ２とを備える。
【００１４】
第１のインバータユニットＩＵ１は、直列接続された第１のスイッチング素子Ｑ１と第２のスイッチング素子Ｑ２とを有する第１組と、直列接続された第３のスイッチング素子Ｑ３と第４のスイッチング素子Ｑ４とを有し第１組と並列接続された第２組とを含む。第２のインバータユニットＩＵ２は、直列接続された第１のスイッチング素子Ｑ２１と第２のスイッチング素子Ｑ２２とを有する第１組と、直列接続された第３のスイッチング素子Ｑ２３と第４のスイッチング素子Ｑ２４とを有し第１組と並列接続された第２組とを含む。第１および第２のインバータユニットは並列に接続される。第１および第２のインバータユニットＩＵ１，ＩＵ２がインバータ回路３を構成する。
【００１５】
各スイッチング素子Ｑ１〜Ｑ４，Ｑ２１〜Ｑ２４は、制御端子としてのベースＢ、高電位側端子としてのコレクタＣ、低電位側端子としてのエミッタＥの３つの電極を有する。スイッチング素子はＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）やＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等であってもよい。ＩＧＢＴは、ゲート、コレクタ、エミッタの３つの電極を有する。ＩＧＢＴのゲート、コレクタおよびエミッタは、それぞれ、スイッチング素子のベースＢ、コレクタＣおよびエミッタＥに対応する。ＭＯＳＦＥＴは、ゲート、ソース、ドレインの３つの電極を有する。ＭＯＳＦＥＴのゲート、ソースおよびドレインは、それぞれ、スイッチング素子のベースＢ、コレクタＣおよびエミッタＥに対応する。
【００１６】
本実施の形態のインバータ電源装置は、第１および第２のインバータユニットＩＵ１，ＩＵ２にそれぞれ流れるインバータ電流を平衡にするため、第１のインバータユニットＩＵ１と第２のインバータユニットＩＵ２を図１のように接続させることを特徴とするものである。
【００１７】
具体的には、第１のインバータユニットＩＵ１は、直列接続された第１のスイッチング素子Ｑ１と第２のスイッチング素子Ｑ２とを有する第１組と、直列接続された第３のスイッチング素子Ｑ３と第４のスイッチング素子Ｑ４とを有する第２組とを含む。第１組と第２組が並列接続されることにより、第１〜第４のスイッチング素子Ｑ１〜Ｑ４がブリッジ接続される。
【００１８】
また、第２のインバータユニットＩＵ２は、直列接続された第１のスイッチング素子Ｑ２１と第２のスイッチング素子Ｑ２２とを有する第１組と、直列接続された第３のスイッチング素子Ｑ２３と第４のスイッチング素子Ｑ２４とを有する第２組とを含む。第１組と第２組が並列接続されることにより、第１〜第４のスイッチング素子Ｑ２１〜Ｑ２４がブリッジ接続される。
【００１９】
そして、第１のインバータユニットＩＵ１と第２のインバータユニットＩＵ２とが並列接続されている。
【００２０】
さらに、インバータ電源装置は、第１のインバータユニットＩＵ１内の第１〜第４のスイッチング素子Ｑ１〜Ｑ４にドライブ信号を入力し、第１のインバータユニットＩＵ１をスイッチング動作させる第１のドライブ回路Ｄｒ１を備える。加えて、インバータ電源装置は、第２のインバータユニットＩＵ２内の第１〜第４のスイッチング素子Ｑ２１〜Ｑ２４にドライブ信号を入力し、第２のインバータユニットＩＵ２をスイッチング動作させる第２のドライブ回路Ｄｒ２を備える。
【００２１】
インバータ電源装置は、さらに、第１の電力変換トランスＭＴｒ１と第２の電力変換トランスＭＴｒ２を備える。
【００２２】
第１のインバータユニットＩＵ１内の第１のスイッチング素子Ｑ１のエミッタＥ側は、第１の電力変換トランスＭＴｒ１の１次側を介して第２のインバータユニットＩＵ２内の第４のスイッチング素子Ｑ２４のコレクタＣ側へ配線（Ｈ１、Ｈ２）にて接続される。また、これと共に、第１のインバータユニットＩＵ１内の第４のスイッチング素子Ｑ４のコレクタＣ側は、第２の電力変換トランスＭＴｒ２の１次側を介して第２のインバータユニットＩＵ２内の第１のスイッチング素子Ｑ２１のエミッタＥ側へ配線（Ｈ３、Ｈ４）にて接続される。
【００２３】
なお、第１および第２の各インバータユニットＩＵ１，ＩＵ２に流れるインバータ電流を平衡にするため、配線Ｈ１と、配線Ｈ２と、配線Ｈ３と、配線Ｈ４の各配線長が等しいことが好ましい。
【００２４】
配線Ｈ１は、第１のスイッチング素子Ｑ１のエミッタＥ側から第１の電力変換トランスＭＴｒ１の１次側（１次巻線）の一端側へ接続される配線である。
【００２５】
配線Ｈ２は、第１の電力変換トランスＭＴｒ１の１次側（１次巻線）の他端側から第４のスイッチング素子Ｑ２４のコレクタＣ側へ接続される配線である。
【００２６】
配線Ｈ３は、第１のスイッチング素子Ｑ２１のエミッタＥ側から第２の電力変換トランスＭＴｒ２の１次側（１次巻線）の一端側へ接続される配線である。
【００２７】
配線Ｈ４は、第２の電力変換トランスＭＴｒ２の１次側（１次巻線）の他端側から第４のスイッチング素子Ｑ４のコレクタＣ側へ接続される配線である。
【００２８】
第１のインバータユニットＩＵ１と第２のインバータユニットＩＵ２はＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）駆動によって動作する。第１および第２のドライブ回路Ｄｒ１，Ｄｒ２は、それぞれドライブ信号を生成する。各ドライブ信号は、第１の指令値の信号（信号１）および第２の指令値の信号（信号２）を有する。第１の指令値の信号（信号１）と第２の指令値の信号（信号２）は互いにＯＮとＯＦＦの動作タイミングが反転した関係を持つ。第１のドライブ回路Ｄｒ１からの第１の指令値の信号（信号１）は、理想的には第２のドライブ回路Ｄｒ２からの第１の指令値の信号（信号１）と同じである。ただし、後述の通り、これらは現実的には多少のタイミングのずれを有し得る。第１のドライブ回路Ｄｒ１からの第２の指令値の信号（信号２）と第２のドライブ回路Ｄｒ２からの第２の指令値の信号（信号２）についても、同様である。
【００２９】
第１のドライブ回路Ｄｒ１から、第１のインバータユニットＩＵ１における、第１のスイッチング素子Ｑ１、第２のスイッチング素子Ｑ２、第３のスイッチング素子Ｑ３、および、第４のスイッチング素子Ｑ４の少なくとも１つへドライブ信号が入力される。また、第２のドライブ回路Ｄｒ２から、第２のインバータユニットＩＵ２における、第１のスイッチング素子Ｑ２１、第２のスイッチング素子Ｑ２２、第３のスイッチング素子Ｑ２３、および、第４のスイッチング素子Ｑ２４の少なくとも１つへドライブ信号が入力される。
【００３０】
第１のスイッチング素子Ｑ１と第４のスイッチング素子Ｑ４と第１のスイッチング素子Ｑ２１と第４のスイッチング素子Ｑ２４には、それぞれ、第１の指令値の信号（信号１）が入力される。第２のスイッチング素子Ｑ２と第３のスイッチング素子Ｑ３と第２のスイッチング素子Ｑ２２と第３のスイッチング素子Ｑ２３には、それぞれ、第２の指令値の信号（信号２）が入力される。
【００３１】
このように、第１のインバータユニットＩＵ１内の第１のスイッチング素子Ｑ１と第４のスイッチング素子Ｑ４と、第２のインバータユニットＩＵ２内の第１のスイッチング素子Ｑ２１と第４のスイッチング素子Ｑ２４とにはそれぞれ第１の指令値（信号１）の信号が入力される。また、第１のインバータユニットＩＵ１内の第２のスイッチング素子Ｑ２と第３のスイッチング素子Ｑ３と、第２のインバータユニットＩＵ２内の第２のスイッチング素子Ｑ２２と第３のスイッチング素子Ｑ２３とには第１の指令値の信号（信号１）のタイミングとはＯＮおよびＯＦＦの動作タイミングが反転した第２の指令値の信号（信号２）が入力される。
【００３２】
配線（Ｈ１、Ｈ２）により、第１のインバータユニットＩＵ１の第１のスイッチング素子Ｑ１のエミッタＥ側は、第１の電力変換トランスＭＴｒ１の一次側を介して、第２のインバータユニットＩＵ２の第４のスイッチング素子Ｑ２４のコレクタＣ側へ接続される。また、配線（Ｈ３、Ｈ４）により、第１のインバータユニットＩＵ１の第４のスイッチング素子Ｑ４のコレクタＣ側は、第２の電力変換トランスＭＴｒ２の一次側を介して、第２のインバータユニットＩＵ２の第１のスイッチング素子Ｑ２１のエミッタＥ側へ接続される。第１の電力変換トランスＭＴｒ１と第２の電力変換トランスＭＴｒ２の巻線の巻方向による極性の向きを互いに等しくする必要がある。
【００３３】
本実施の形態のインバータ電源装置は、第１の電力変換トランスＭＴｒ１と第２の電力変換トランスＭＴｒ２の巻線の巻方向による極性の向きが互いに等しくなるよう配線されている。
【００３４】
次に図２を用いて回路動作を説明する。
【００３５】
図２に示すのは、各スイッチング素子Ｑ１〜Ｑ４，Ｑ２１〜Ｑ２４における動作状況と、第１のインバータユニットＩＵ１と第２のインバータユニットＩＵ２からなるインバータ回路３の導通動作状況を期間Ｔ１から期間Ｔ８によって表したものである。
【００３６】
ここで、期間Ｔ１、期間Ｔ５は第１のインバータユニットＩＵ１内のスイッチング素子Ｑ１〜Ｑ４と第２のインバータユニットＩＵ２内のスイッチング素子Ｑ２１〜Ｑ２４とのＯＮするタイミングのずれの期間を示す。このずれは、第１および第２のドライブ回路Ｄｒ１，Ｄｒ２内の素子の特性のばらつきや、配線の寄生インダクタンス等によって発生する、設計者の意図しないずれである。
【００３７】
具体的には、期間Ｔ１は、第１のドライブ回路Ｄｒ１のドライブ信号（信号１）により、第１のインバータユニットＩＵ１内の第１のスイッチング素子Ｑ１および第４のスイッチング素子Ｑ４がＯＮするタイミングと、第２のドライブ回路Ｄｒ２のドライブ信号（信号１）により、第２のインバータユニットＩＵ２内の第１のスイッチング素子Ｑ２１および第４のスイッチング素子Ｑ２４がＯＮするタイミングとのずれである。
【００３８】
また、期間Ｔ５は、第１のドライブ回路Ｄｒ１のドライブ信号（信号２）により、第１のインバータユニットＩＵ１内の第２のスイッチング素子Ｑ２および第３のスイッチング素子Ｑ３がＯＮするタイミングと、第２のドライブ回路Ｄｒ２のドライブ信号（信号２）により、第２のインバータユニットＩＵ２内の第２のスイッチング素子Ｑ２２および第３のスイッチング素子Ｑ２３がＯＮするタイミングとのずれである。
【００３９】
期間Ｔ２、期間Ｔ６は、第１のインバータユニットＩＵ１と第２のインバータユニットＩＵ２が共にＯＮすることによりインバータ回路３が導通して、このインバータ回路３が電力を出力する導通期間を示す。
【００４０】
期間Ｔ３、期間Ｔ７は、第１のインバータユニットＩＵ１内のスイッチング素子Ｑ１〜Ｑ４と第２のインバータユニットＩＵ２内のスイッチング素子Ｑ２１〜Ｑ２４とのＯＦＦするタイミングのずれの期間を示し、期間Ｔ１、期間Ｔ５と同様に設計者の意図しないずれの期間を示す。このずれは、第1および第２のドライブ回路Ｄｒ１，Ｄｒ２内の素子の特性のばらつきや、配線の寄生インダクタンス等によって発生する。
【００４１】
期間Ｔ４、期間Ｔ８は第１のインバータユニットＩＵ１と第２のインバータユニットＩＵ２とからなるインバータ回路３内の全てのスイッチング素子がＯＦＦであるデッドタイムの期間を示している。
【００４２】
なお図２に示す例では、第１のスイッチング素子Ｑ１と第４のスイッチング素子Ｑ４からＯＮし始め、期間Ｔ１を経てから、第１のスイッチング素子Ｑ２１と第４のスイッチング素子Ｑ２４がＯＮしているが、ＯＮするタイミングの順番は逆であってもよい。第２のスイッチング素子Ｑ２と第３のスイッチング素子Ｑ３と第２のスイッチング素子Ｑ２２と第３のスイッチング素子Ｑ２３についても同様である。
【００４３】
期間Ｔ１から期間Ｔ４では、第１のスイッチング素子Ｑ１と第４のスイッチング素子Ｑ４と第１のスイッチング素子Ｑ２１と第４のスイッチング素子Ｑ２４が動作し、第２のスイッチング素子Ｑ２と第３のスイッチング素子Ｑ３と第２のスイッチング素子Ｑ２２と第３のスイッチング素子Ｑ２３は常にＯＦＦ状態となる。
【００４４】
期間Ｔ１では第１のスイッチング素子Ｑ１と第４のスイッチング素子Ｑ４が先行してＯＮ状態となり、第１のスイッチング素子Ｑ２１と第４のスイッチング素子Ｑ２４がＯＦＦ状態のままである。第２のインバータユニットＩＵ２がＯＦＦであるため、インバータ回路３は導通せず、電力を出力しない。
【００４５】
期間Ｔ２では第１のスイッチング素子Ｑ１と第４のスイッチング素子Ｑ４と第１のスイッチング素子Ｑ２１と第４のスイッチング素子Ｑ２４が共にＯＮ状態となる。すなわち、第１のインバータユニットＩＵ１と第２のインバータユニットＩＵ２が共にＯＮとなる。これにより、図３に示した電流経路１が形成される。インバータ電流ｉ１とインバータ電流ｉ２が電流経路１を流れることで、第１の電力変換トランスＭＴｒ１と第２の電力変換トランスＭＴｒ２へと電力が供給される。
【００４６】
具体的には、インバータ電流ｉ１は第１のインバータユニットＩＵ１内の第１のスイッチング素子Ｑ１を通り、第１の電力変換トランスＭＴｒ１の１次側を介して、第２のインバータユニットＩＵ２内の第４のスイッチング素子Ｑ２４を通る。インバータ電流ｉ２は第２のインバータユニットＩＵ２内の第１のスイッチング素子Ｑ２１を通り、第２の電力変換トランスＭＴｒ２の１次側を介して、第１のインバータユニットＩＵ１内の第４のスイッチング素子Ｑ４を通る。
【００４７】
このように、第１のインバータユニットＩＵ１内の第１のスイッチング素子Ｑ１と第４のスイッチング素子Ｑ４は第１のドライブ回路Ｄｒ１からのドライブ信号（信号１）によりＯＮする。第２のインバータユニットＩＵ２内の第１のスイッチング素子Ｑ２１と第４のスイッチング素子Ｑ２４は第２のドライブ回路Ｄｒ２からのドライブ信号（信号１）によりＯＮする。
【００４８】
また、第１のインバータユニットＩＵ１に入力される第１のインバータ電流ｉ１は第１のインバータユニットＩＵ１内の第１のスイッチング素子Ｑ１を通り、第１の電力変換トランスＭＴｒ１の１次側を介して第２のインバータユニットＩＵ２内の第４のスイッチング素子Ｑ２４を通る。
【００４９】
また、これと共に、第２のインバータユニットＩＵ２に入力される第２のインバータ電流ｉ２は第２のインバータユニットＩＵ２内の第１のスイッチング素子Ｑ２１を通り、第２の電力変換トランスＭＴｒ２の１次側を介して、第１のインバータユニットＩＵ１内の第４のスイッチング素子Ｑ４を通る。
【００５０】
第１のドライブ回路Ｄｒ１と第２のドライブ回路Ｄｒ２からの各ドライブ信号（信号１）が共にＯＮを示す場合に、第１のインバータユニットＩＵ１と第２のインバータユニットＩＵ２からそれぞれ第１の電力変換トランスＭＴｒ１と第２の電力変換トランスＭＴｒ２へ電力が同時に出力される。
【００５１】
期間Ｔ３では第１のスイッチング素子Ｑ１と第４のスイッチング素子Ｑ４が先行してＯＦＦ状態となり、第１のスイッチング素子Ｑ２１と第４のスイッチング素子Ｑ２４がＯＮ状態のままである。第１のインバータユニットＩＵ１がＯＦＦであるため、インバータ回路３は導通せず電力を出力しない。
【００５２】
期間Ｔ４では第１のスイッチング素子Ｑ１と第４のスイッチング素子Ｑ４と第１のスイッチング素子Ｑ２１と第４のスイッチング素子Ｑ２４が共にＯＦＦ状態である。期間Ｔ４は、設計者によって設定されたデッドタイムであり、第１のインバータユニットＩＵ１と第２のインバータユニットＩＵ２内でブリッジを貫通する短絡電流が流れることを防止するための期間である。デッドタイムが設けられていることにより、各スイッチング素子が破壊することを防止できる。
【００５３】
期間Ｔ５から期間Ｔ８は、第２のスイッチング素子Ｑ２と第３のスイッチング素子Ｑ３と第２のスイッチング素子Ｑ２２と第３のスイッチング素子Ｑ２３が動作し、第１のスイッチング素子Ｑ１と第４のスイッチング素子Ｑ４と第１のスイッチング素子Ｑ２１と第４のスイッチング素子Ｑ２４は常にＯＦＦ状態となる。
【００５４】
期間Ｔ５では第２のスイッチング素子Ｑ２と第３のスイッチング素子Ｑ３が先行してＯＮ状態となり、第２のスイッチング素子Ｑ２２と第３のスイッチング素子Ｑ２３がＯＦＦ状態のままである。第２のインバータユニットＩＵ２がＯＦＦであるため、インバータ回路３は導通せず電力を出力しない。
【００５５】
期間Ｔ６では第２のスイッチング素子Ｑ２と第３のスイッチング素子Ｑ３と第２のスイッチング素子Ｑ２２と第３のスイッチング素子Ｑ２３が共にＯＮ状態となる。すなわち、第１のインバータユニットＩＵ１と第２のインバータユニットＩＵ２とが共にＯＮとなる。これにより、図４に示した電流経路２が形成される。インバータ電流ｉ３とインバータ電流ｉ４が電流経路２を流れることで、第１の電力変換トランスＭＴｒ１と第２の電力変換トランスＭＴｒ２へと電力が供給される。
【００５６】
インバータ電流ｉ３は第１のインバータユニットＩＵ１内の第３のスイッチング素子Ｑ３を通り、第２の電力変換トランスＭＴｒ２の１次側を介して、第２のインバータユニットＩＵ２内の第２のスイッチング素子Ｑ２２を通る。インバータ電流ｉ４は第２のインバータユニットＩＵ２内の第３のスイッチング素子Ｑ２３を通り、第１の電力変換トランスＭＴｒ１の１次側を介して、第１のインバータユニットＩＵ１内の第２のスイッチング素子Ｑ２を通る。
【００５７】
このように、第１のインバータユニットＩＵ１内の第２のスイッチング素子Ｑ２と第３のスイッチング素子Ｑ３は第１のドライブ回路Ｄｒ１からのドライブ信号（信号２）によりＯＮする。第２のインバータユニットＩＵ２内の第２のスイッチング素子Ｑ２２と第３のスイッチング素子Ｑ２３は第２のドライブ回路Ｄｒ２からのドライブ信号（信号２）によりＯＮする。
【００５８】
また、第１のインバータユニットＩＵ１に入力される第３のインバータ電流ｉ３は第１のインバータユニットＩＵ１内の第３のスイッチング素子Ｑ３を通り、第２の電力変換トランスＭＴｒ２の１次側を介して第２のインバータユニットＩＵ２内の第２のスイッチング素子Ｑ２２を通る。
【００５９】
また、これと共に第２のインバータユニットＩＵ２に入力される第４のインバータ電流ｉ４は第２のインバータユニットＩＵ２内の第３のスイッチング素子Ｑ２３を通り、第１の電力変換トランスＭＴｒ１の１次側を介して、第１のインバータユニットＩＵ１内の第２のスイッチング素子Ｑ２を通る。
【００６０】
第１のドライブ回路Ｄｒ１と第２のドライブ回路Ｄｒ２からのドライブ信号（信号２）が共にＯＮを示す場合に、第１のインバータユニットＩＵ１と第２のインバータユニットＩＵ２からそれぞれ第１の電力変換トランスＭＴｒ１と第２の電力変換トランスＭＴｒ２へ電力が同時に出力される。
【００６１】
期間Ｔ７では第２のスイッチング素子Ｑ２と第３のスイッチング素子Ｑ３が先行してＯＦＦ状態となり、第２のスイッチング素子Ｑ２２と第３のスイッチング素子Ｑ２３がＯＮ状態のままである。第１のインバータユニットＩＵ１がＯＦＦであるため、インバータ回路３は導通せず電力を出力しない。
【００６２】
期間Ｔ８では第２のスイッチング素子Ｑ２と第３のスイッチング素子Ｑ３と第２のスイッチング素子Ｑ２２と第３のスイッチング素子Ｑ２３が共にＯＦＦ状態である。期間Ｔ８は、期間Ｔ４と同様、設計者によって設定されたデッドタイムであり、第１のインバータユニットＩＵ１と第２のインバータユニットＩＵ２内でブリッジを貫通する短絡電流が流れることを防止するための期間である。デッドタイムが設けられていることにより、各スイッチング素子が破壊することを防止できる。
【００６３】
以上のように、図２および図３を用いて説明した上記の電流経路１，２は、ドライブ回路の異なるスイッチング素子を交互に取り入れる。言い換えると、インバータ電流が流れる経路を形成する２つのスイッチング素子は、異なるドライブ回路からのドライブ信号により駆動される。例えば、インバータ電流ｉ１の流路は、第１のスイッチング素子Ｑ１と第４のスイッチング素子Ｑ２４とで形成される。第１のスイッチング素子Ｑ１は、第１のドライブ回路Ｄｒ１からのドライブ信号（信号１）により駆動される。第４のスイッチング素子Ｑ２４は、第２のドライブ回路Ｄｒ２からのドライブ信号（信号１）により駆動される。これにより、第１および第２のドライブ回路Ｄｒ１，Ｄｒ２内の素子の特性のばらつきにより、意図しないＯＮまたはＯＦＦのタイミングのずれが生じたとしても、各インバータユニットＩＵ１，ＩＵ２が電力変換を行う期間は等しくなる。また、先行でＯＮ状態となる任意のスイッチング素子が存在したとしても、対となるスイッチング素子がＯＮ状態とならないためインバータ回路３が導通しない。これは第１および第２のドライブ回路Ｄｒ１，Ｄｒ２同士の特性がずれたことを考慮した配線方式であるためである。
【００６４】
また、第１および第２のドライブ回路Ｄｒ１，Ｄｒ２からのドライブ信号に意図しないＯＮタイミングのずれが生じた場合、またはＯＦＦタイミングのずれが生じた場合、またはＯＮタイミングとＯＦＦタイミング両方のずれが生じた場合においても、第１のインバータユニットＩＵ１と第２のインバータユニットＩＵ２の導通期間は等しくなり、各インバータ電流ｉ１〜ｉ４は均等に流れる。
【００６５】
このように、本実施の形態のインバータ電源装置では、第１のインバータユニットＩＵ１内の第１のスイッチング素子Ｑ１のエミッタＥ側が、第１の電力変換トランスＭＴｒ１の１次側を介して第２のインバータユニットＩＵ２内の第４のスイッチング素子Ｑ２４のコレクタＣ側へ接続される。また、第１のインバータユニットＩＵ１内の第４のスイッチング素子Ｑ４のコレクタＣ側は、第２の電力変換トランスＭＴｒ２の１次側を介して第２のインバータユニットＩＵ２内の第１のスイッチング素子Ｑ２１のエミッタＥ側へ接続される。
【００６６】
第１、第２のインバータユニット（ＩＵ１、ＩＵ２）に対して、それぞれ第１、第２のドライブ回路（Ｄｒ１、Ｄｒ２）からドライブ信号が供給される。各ドライブ信号は、スイッチングのＯＮおよびＯＦＦの動作タイミングが反転した信号（信号１，信号２）を含む。上述の通り、第１のドライブ回路Ｄｒ１からのドライブ信号と第２のドライブ回路Ｄｒ２からのドライブ信号との間で、意図しないＯＮタイミングのずれ、またはＯＦＦタイミングのずれ、またはＯＮタイミングとＯＦＦタイミング両方のずれが生じる場合がある。このような場合であっても、第１のドライブ回路Ｄｒ１と第２のドライブ回路Ｄｒ２からのドライブ信号が共にＯＮを示す場合に、第１のインバータユニットＩＵ１と第２のインバータユニットＩＵ２からそれぞれ第１の電力変換トランスＭＴｒ１と第２の電力変換トランスＭＴｒ２へ電力が同時に出力される。すなわち、第１のインバータユニットＩＵ１と第２のインバータユニットＩＵ２とから成るインバータ回路３は、導通して電力を出力することが出来る。一方、第１のドライブ回路Ｄｒ１からのドライブ信号と第２のドライブ回路Ｄｒ２からのドライブ信号のいずれかがＯＦＦを示す場合、インバータ回路３は導通せず、電力を出力しない。
【００６７】
したがって、第１のインバータユニットＩＵ１と第２のインバータユニットＩＵ２の導通期間、言い換えると導通タイミングは等しくなり、インダクタンス等の抵抗成分が平均化されて不平衡が解消される。そのため、第１のインバータユニットＩＵ１と第２のインバータユニットＩＵ２を流れる各インバータ電流ｉ１〜ｉ４は、平衡化され均等に流れることになる。
【産業上の利用可能性】
【００６８】
本開示の技術は、並列接続されたインバータにおいて電流バランスを保つ簡易かつ安価な方法として産業上有用である。
【符号の説明】
【００６９】
Ｑ１、Ｑ２１    第１のスイッチング素子
Ｑ２、Ｑ２２    第２のスイッチング素子
Ｑ３、Ｑ２３    第３のスイッチング素子
Ｑ４、Ｑ２４    第４のスイッチング素子
ＩＵ１    第１のインバータユニット
ＩＵ２    第２のインバータユニット
ＭＴｒ１    第１の電力変換トランス
ＭＴｒ２    第２の電力変換トランス
Ｄｒ１    第１のドライブ回路
Ｄｒ２    第２のドライブ回路
Ｈ１、Ｈ２、Ｈ３、Ｈ４    配線
ｉ１、ｉ２、ｉ３、ｉ４    インバータ電流
３    インバータ回路
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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