(57)【要約】  ノイズ電荷を抑制することができる技術を提供する。単位画素（１０）の各々が、フォトダイオード部（１３０）と、第１の電荷転送部（１０３Ａ）と、電荷保持部（１３１）と、第２の電荷転送部（１０３Ｂ）と、電荷排出部（１８０）を備え、フォトダイオード部（１３０）、第１の電荷転送部（１０３Ａ）、電荷保持部（１３１）、第２の電荷転送部（１０３Ｂ）、および、電荷排出部（１８０）の半導体基板表面が全て第２導電型半導体領域で覆われている。
2018220920.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に設けられた複数の単位画素を備えた固体撮像装置であって、
上記単位画素の各々が、
光を信号電荷に光電変換することによって電荷を生成するフォトダイオード部と、
上記フォトダイオード部に隣接し第１のゲート電極で覆われた第１の電荷転送部と、
上記第１のゲート電極で覆われ、上記第１の電荷転送部により上記フォトダイオード部から転送された電荷を保持する第１導電型半導体領域を含む電荷保持部と、
上記電荷保持部に隣接し第２のゲート電極で覆われた第２の電荷転送部と、
上記フォトダイオード部に第１のゲート電極と異なる部分で隣接し第３のゲート電極で覆われた電荷排出部と、
を備え、
上記フォトダイオード部、上記第１の電荷転送部、上記電荷保持部、上記第２の電荷転送部、および上記電荷排出部の半導体表面が全て第２導電型半導体領域で覆われている
ことを特徴とする固体撮像装置。
【請求項２】
上記フォトダイオード部の第２導電型半導体表面領域の濃度Ｃ１と、上記電荷保持部の第２導電型半導体表面領域の濃度Ｃ２と、それ以外の半導体表面の第２導電型半導体表面領域の濃度Ｃ３との濃度の関係がＣ１＞Ｃ２＞Ｃ３であることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
半導体基板に設けられた複数の単位画素を備え、
上記単位画素の各々が、
光を信号電荷に光電変換することによって電荷を生成するフォトダイオード部と、
上記フォトダイオード部に隣接し第１のゲート電極で覆われた第１の電荷転送部と、
上記第１のゲート電極で覆われ、上記第１の電荷転送部により上記フォトダイオード部から転送された電荷を第１導電型半導体領域に保持する電荷保持部と、を備えた固体撮像装置の製造方法であって、
前記電荷保持部を形成するイオン注入工程において、
イオン注入により第２導電型半導体領域を形成する第１の工程と、
イオン注入により第１導電型半導体領域を形成する第２の工程と、
イオン注入により第２導電型半導体領域を形成する第３の工程とを含んでおり、
上記第１の工程、上記第２の工程、及び上記第３の工程は同一のフォトマスクを用いて実行される
ことを特徴とする請求項１記載の固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、および、固体撮像装置の製造方法に関する。
【背景技術】
【０００２】
従来、フォトダイオード部からの信号電荷を、電荷保持部へ完全に電荷転送したのち、行ごとに順次電荷検出部へ完全に電荷転送して、グローバルシャッタ動作を実現し、ノイズや残像をより抑制した画像を得ることができる固体撮像装置が知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】日本国特許公開公報「特開２００４−１１１５９０号公報（２００４年０４月０８日公開）」
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述のような従来技術は、シリコン／シリコン酸化膜界面準位で発生するノイズ電荷が、電荷保持期間中に前記電荷保持部に蓄積され、行ごとの読み出しタイミングの違いによる画像ノイズ差の原因となるという問題がある。【０００５】
本発明は、上述した事情に鑑みてなされたものであり、ノイズ電荷を抑制することができる技術を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記の課題を解決するために、本発明に係る固体撮像装置は、半導体基板に設けられた複数の単位画素を備えた固体撮像装置であって、上記単位画素の各々が、光を信号電荷に光電変換することによって電荷を生成するフォトダイオード部と、上記フォトダイオード部に隣接し第１のゲート電極で覆われた第１の電荷転送部と、上記第１のゲート電極で覆われ、上記第１の電荷転送部により上記フォトダイオード部から転送された電荷を保持する第１導電型半導体領域を含む電荷保持部と、上記電荷保持部に隣接し第２のゲート電極部で覆われた第２の電荷転送部と、上記フォトダイオード部に第１のゲート電極と異なる部分で隣接し第３のゲート電極で覆われた電荷排出部と、を備え、上記フォトダイオード部、第１の電荷転送部、電荷保持部、第２の電荷転送部、および電荷排出部の半導体表面が全て第２導電型半導体領域で覆われている構成である。
【発明の効果】
【０００７】
本発明の一態様によれば、ノイズ電荷が抑制される。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に係る固体撮像装置の概略構成を示す図である。
【図２】固体撮像装置の撮像部における単位画素の構成を示す等価回路図である。
【図３】単位画素の断面図である。
【図４】単位画素の製造工程の第１ステップを示す図である。
【図５】単位画素の製造工程の第２ステップを示す図である。
【図６】単位画素の製造工程の第３ステップを示す図である。
【図７】単位画素の製造工程の第４ステップを示す図である。
【図８】単位画素の製造工程の第５ステップを示す図である。
【図９】単位画素の製造工程の第６ステップを示す図である。
【発明を実施するための形態】
【０００９】
〔固体撮像装置１の構造〕
以下、本発明の実施の形態について、詳細に説明する。本実施形態では、Ｐ型層のＭＯＳと、Ｎ型層のＭＯＳと、の異なる二つの電界効果トランジスタを、相互に特性を補うように接続した固体撮像装置の一例であるＣＭＯＳ撮像装置を用いて説明する。
【００１０】
図１は、本発明の実施形態に係る固体撮像装置１の概略構成を示す図である。固体撮像装置１は、複数行および複数列に配列された複数の単位画素１０を備えている。
【００１１】
また、固体撮像装置１は、各単位画素１０からの信号電荷を垂直方向に転送する垂直走査回路３と、各単位画素からの信号電荷を水平方向に転送する水平走査回路４と、を備えている。
【００１２】
なお、図１では固体撮像装置１の行および列の一部のみを示しているが、固体撮像装置１の各行および各例には数十から数千の単位画素１０が配列されている。
【００１３】
垂直走査回路３および水平走査回路４は、例えばシフトレジスタによって構成され、不図示の制御回路が発するパルス信号に応じて、走査を行う。垂直制御線５を介して各単位画素１０には、各単位画素を駆動するためのパルス信号が送られる。なお、各単位画素１０において、パルス信号が流れる配線は、行方向および列方向のいずれに配されていてもよい。
【００１４】
各単位画素１０からの出力信号は、垂直信号線６から水平信号線７へと伝達された後、水平走査回路４からの水平選択信号により駆動されて、出力バッファ８へ供給される。なお、垂直信号線６と水平信号線７との間に、各単位画素１０からの出力信号に対して、ノイズを取り除く回路や、増幅回路、アナログデジタル変換回路などが適宜に配設されていてもよい。
【００１５】
図２は、固体撮像装置１の撮像部２における単位画素１０の構成を示す等価回路図である。単位画素１０は、図２に示すように、光を信号電荷に光電変換し、光電変換により発生させた電荷を第１導電型（ｎ型）半導体領域に蓄積するフォトダイオード部１３０を備えている。
【００１６】
フォトダイオード部１３０は、第１導電型（ｎ型）半導体領域と、第２導電型（ｐ型）半導体領域と、を備えている。フォトダイオード部１３０は、入射した光を第１導電型半導体領域と、第２導電型半導体領域と、の空乏層で電子と正孔とに変換する。フォトダイオード部１３０では、発生した電子と正孔とがそれぞれ、電子は第１導電型半導体領域へ、正孔は第２導電型半導体領域へと流れ蓄積される。
【００１７】
なお、以下の記載において、ｎ型及びＮは、第１導電型を表しており、ｐ型及びＰは、第２導電型を表している。
【００１８】
また、単位画素１０は、フォトダイオード部１３０に隣接する転送ゲート部（第１の電荷転送部）１０３Ａと、転送ゲート部１０３Ａによってフォトダイオード部１３０から転送される信号電荷を保持する電荷保持部１３１と、を備えている。また、単位画素１０は、電荷保持部１３１に隣接する読出選択用トランジスタ（第２の電荷転送部）１０３Ｂと、リセットトランジスタ１３５とを備えている。
【００１９】
また、単位画素１０は、垂直選択線１４２に接続されたゲートを有する垂直選択用トランジスタ１４０と、電荷蓄積部の機能を備えた電荷注入部の一例であるフローティングディフュージョン１５０と、フローティングディフュージョン１５０の電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタ１６０と、を備えている。
【００２０】
また、単位画素１０は、電荷蓄積部の機能を備えた電荷注入部の一例であるフローティングディフュージョン１５０を備えたＦＤＡ（Ｆｌｏａｔｉｎｇ  Ｄｉｆｆｕｓｉｏｎ  Ａｍｐｌｉｆｉｅｒ）構成の画素信号生成部１７０と、電荷排出部１８０と、を備えている。
【００２１】
また、図２に示すように、固体撮像装置１の単位画素１０は、出力信号線２００が接続される信号処理回路２０１を列ごとにそなえている。
【００２２】
フォトダイオード部１３０のカソードには転送ゲート部１０３Ａのソースが接続されている。読出選択用トランジスタ１０３Ｂは、ドレインが蓄積部であるフローティングディフュージョン１５０に接続されている。
【００２３】
電荷排出部１８０は、ソース部がフォトダイオード部１３０に接続されており、トランジスタＯＮ状態ではフォトダイオード部１３０に蓄積された全電荷がドレイン部に排出される。また、電荷排出部１８０はトランジスタＯＦＦ状態ではフォトダイオード部１３０で生成された信号電荷のうち、画像形成に寄与しない過剰電荷を排出するようにチャネル部のポテンシャルが設定されている。
【００２４】
リセットトランジスタ１３５は、ソースがフローティングディフュージョン１５０に接続され、ドレインが電源ＶＤＤに接続され、ゲートにはリセットパルスが入力される。リセットトランジスタ１３５は、電気的に導通すると、フローティングディフュージョン１５０に保持されていた電荷がリセットトランジスタ１３５を介して電源ＶＤＤに流出し、フローティングディフュージョン１５０の電位状態を初期のレベルに復帰させるように構成されている。
【００２５】
増幅用トランジスタ１６０は、ゲートがフローティングディフュージョン１５０に接続され、ドレインが電源ＶＤＤに、ソースが垂直選択用トランジスタ１４０のドレインに接続されている。
【００２６】
垂直選択用トランジスタ１４０は、ドレインが増幅用トランジスタ１６０に接続され、ソースが出力信号線２００に、ゲートが、垂直選択信号が入力される垂直選択線１４２に接続されている。
【００２７】
単位画素１０の垂直選択用トランジスタ１４０がＯＮになると、フローティングディフュージョン１５０に読み出された信号電荷が、増幅用トランジスタ１６０で増幅され、出力信号線２００に出力される。
【００２８】
続いて、図３を参照して、単位画素１０の断面構造について説明する。図３は、単位画素１０の断面図である。図３に示すように、単位画素１０には、シリコンからなる半導体基板１００（ｎ−型のＳｉ基板）の内に基板側ポテンシャルバリアを形成するｐ型層であるｐ型ウェル（埋め込み半導体層）１０１が形成されている。
【００２９】
ｐ型ウェル１０１の上には、ｎ型層であるｎ−型ウェル１３２と、ｎ−型ウェル１３２に隣接する第１の半導体ウェル領域１０２（ｐ型層）と、が形成されている。
【００３０】
一方で、図３に示すように、単位画素１０の基板表面は、全てゲート酸化膜１１９で覆われている。また、ゲート酸化膜１１９の上には、電荷排出部１８０のゲート電極（第３のゲート電極）１１１、転送ゲート部１０３Ａと電荷保持部１３１とに共通のゲート電極（第１のゲート電極）１０９、読出選択用トランジスタ１０３Ｂのゲート電極（第２のゲート電極）１１０、および、リセットトランジスタ１３５のゲート電極１１２が形成されている。
【００３１】
電荷排出部１８０のゲート電極（第３のゲート電極）１１１、転送ゲート部１０３Ａと電荷保持部１３１とに共通のゲート電極（第１のゲート電極）１０９、読出選択用トランジスタ１０３Ｂのゲート電極（第２のゲート電極）１１０、および、リセットトランジスタ１３５のゲート電極１１２は、例えばポリシリコンによって単層もしくは２層構造に形成されている。読出選択用トランジスタ１０３Ｂのゲート電極（第２のゲート電極）１１０には、読出パルスが入力される。リセットトランジスタ１３５のゲート電極１１２には、リセットパルスが入力される。
【００３２】
また、転送ゲート部１０３Ａと電荷保持部１３１とに共通のゲート電極（第１のゲート電極）１０９には、ストレージパルスが入力される。
【００３３】
また、電荷排出部１８０のゲート電極（第３のゲート電極）１１１には、グローバルリセットパルスが入力される。
【００３４】
また、ゲート電極１１１、ゲート電極１０９、ゲート電極１１０、及びゲート電極１１２には、それぞれ、信号線ＯＦＧ，ＴＲＸ、ＴＲＧ，及び、ＲＳＴが接続されている。
【００３５】
図３の断面図にも示すように、単位画素１０は、フォトダイオード部１３０と、転送ゲート部（第１の電荷転送部）１０３Ａと、電荷保持部１３１と、読出選択用トランジスタ（第２の電荷転送部）１０３Ｂと、増幅用トランジスタ（図示せず）と、フローティングディフュージョンＮ＋領域１１４と、電荷排出部１８０とを備えて形成されている。
【００３６】
フォトダイオード部１３０は、フォトダイオード表面Ｐ＋層１１３と、フォトダイオードＮ領域１０４と、を備えて形成されている。また、フォトダイオード表面Ｐ＋層１１３に隣接する領域であって、フォトダイオードＮ領域１０４の表面側には、ゲートオーバーラップ部表面Ｐ−層１０５が形成されている。フォトダイオード部１３０は、入射した光を空乏層で電子と正孔とに変換する。フォトダイオード部１３０では、空乏層で発生した電子と正孔とが、電子はフォトダイオードＮ領域１０４へ、正孔はフォトダイオード表面Ｐ＋層１１３へと流れ蓄積される。
【００３７】
フォトダイオード部１３０と、読出選択用トランジスタ１０３Ｂとの間には、転送ゲート部（第１の電荷転送部）１０３Ａと、電荷保持部１３１とが水平方向に並べて形成されている。
【００３８】
転送ゲート部（第１の電荷転送部）１０３Ａは、フォトダイオード部１３０に隣接し、基板表面には例えばポリシリコンによって、上述したゲート電極１０９が配設されている。
【００３９】
また、図３に示すように、電荷保持部１３１に隣接する領域には、ゲート下表面Ｐ−層１０３が形成されている。
【００４０】
また、図３に示すように、ゲート下表面Ｐ−層１０３に隣接して表面側にフローティングディフュージョンＮ＋領域１１４が形成されている。また、図３に示すように、リセットトランジスタ１３５のｎ領域に隣接した位置にもドレイン部Ｎ＋領域１１５が形成されている。
【００４１】
フローティングディフュージョン１５０は、図３に示すように、フローティングディフュージョンＮ＋領域１１４を備えて形成されている。
【００４２】
また、図３に示すように、単位画素１０は、素子分離領域１２０によって他の画素単位と区切られている。
【００４３】
電荷保持部１３１は、フォトダイオード部１３０から、転送ゲート部（第１の電荷転送部）１０３Ａを介して転送された電荷を第１導電型半導体領域に保持する機能を有している。電荷保持部１３１の基板表面には例えばポリシリコンによって、上述したゲート電極１０９が配設されている。
【００４４】
電荷保持部１３１は、基板表面側から、第２導電型半導体領域である電荷保持部表面Ｐ層１０８と、第１導電型半導体領域である電荷保持部Ｎ領域１０７と、第２導電型半導体領域である電荷保持部下Ｐ層１０６との三層構造を有している。換言すれば、電荷保持部１３１は、基板表面側（ゲート酸化膜１１９側）から電荷保持部表面Ｐ層１０８によって、基板裏面側（換言すれば半導体基板１００側）から電荷保持部下Ｐ層１０６によって挟まれた電荷保持部Ｎ領域１０７を備えて形成されている。
【００４５】
このように、電荷を保持する電荷保持部Ｎ領域１０７の上下を電荷保持部表面Ｐ層１０８と、電荷保持部下Ｐ層１０６とで囲むことで、Ｐ層とＮ層の中性領域である空乏層の伸びが抑制される。これにより、Ｐ層とＮ層との接合容量が増加し、電荷保持部１３１で保持することが可能な電荷量を効率的に増やすことができる。
【００４６】
また、単位画素１０は、電荷排出部１８０のゲート電極１１１にグローバルリセットパルスを入力し全画素のフォトダイオード部１３０の電荷を全て同時に排出（グローバルリセット動作）した後、一定期間フォトダイオード部１３０を露光した後に、フォトダイオード部１３０で蓄積された信号電荷をゲート電極（第１のゲート電極、第１の転送ゲート電極）１０９にストレージパルスを入力して電荷保持部１３１に全画素同時に転送させることにより、蓄積時間差を生じることのない電子シャッタ機能であるグローバルシャッタ機能を実現させることができる。
【００４７】
上述したように、単位画素１０の基板表面は、ドレイン部Ｎ＋領域１１５フローティングディフュージョンＮ＋領域１１４を除き第２導電型（ｐ型）半導体領域１０３、１０５、１１３、１０８で覆われている。このように、単位画素１０には、ゲート電極（第３のゲート電極）１１１、フォトダイオード部１３０、ゲート電極（第１のゲート電極、第１の転送ゲート電極）１０９、電荷保持部１３１、および、ゲート電極（第２のゲート電極）１１０に繋がるゲート酸化膜１１９が形成されている。
【００４８】
これらの構成によれば、単位画素１０の内部で発生するノイズ電子が第２導電型（ｐ型）半導体領域１０３、１０５、１１３、１０８に存在するホールでトラップされる。よって、単位画素１０の内部で発生したノイズ電子が画素出力に混ざるのを防ぐことができる。
【００４９】
また、フォトダイオード部１３０の第２導電型半導体表面領域であるフォトダイオード表面Ｐ＋層１１３の不純物濃度を濃度Ｃ１、電荷保持部１３１の第２導電型半導体表面領域である電荷保持部表面Ｐ層１０８の不純物濃度を濃度Ｃ２、ゲート電極（第２のゲート電極）１１０の直下の読出選択用トランジスタ１０３Ｂの不純物濃度を濃度Ｃ３（より一般には、フォトダイオード部１３０及び電荷保持部１３１以外の半導体表面の第２導電型半導体表面領域の濃度Ｃ３）とした場合の、各濃度Ｃ１，Ｃ２，Ｃ３の関係は、Ｃ１  ＞  Ｃ２  ＞  Ｃ３となるように構成されている。この構成によれば、ゲート電極の有無や、半導体表面のゲート酸化膜１１９の直下にＮ型半導体領域が有るか否かなど各部分の構造の違い応じて、各部分に必要なホール濃度分布が形成される。以上の作用により、電荷保持部から読み出しタイミングのずれによる行ごとのノイズ変化を抑制することができる。
【００５０】
〔単位画素１０の製造方法について〕
次に、図４〜図９を用いて単位画素１０の製造方法について説明する。以下に説明する単位画素１０の製造方法は、例えば、イオン注入を行うイオン注入部と、フォトマスクを設定するフォトマスク設定部とを備えた本実施形態に係る半導体製造装置によって実行される。
【００５１】
単位画素１０は、半導体基板１００の上に、ｐ型ウェル１０１が形成され、ｐ型ウェル１０１の上にｎ−型ウェル１３２と、ｎ−型ウェル１３２に隣接する第１の半導体ウェル領域１０２と、が形成され、ゲート酸化膜１１９で全面が覆われた半導体の表面に、フォトレジスト１９０をフォトマスクとして配置して、ｎ−型ウェル１３２、および、第１の半導体ウェル領域１０２内にイオン注入することにより形成される。
【００５２】
（第１ステップ）
図４は、単位画素１０の製造工程の第１ステップを示す図である。この第１ステップでは、まず、フォトダイオード部１３０を形成する領域外の半導体表面をフォトレジスト１９０Ａで覆う。そして、ｎ−型ウェル１３２にイオン注入を行い、フォトダイオードＮ領域１０４、および、ゲートオーバーラップ部表面Ｐ−層１０５を同一のフォトマスクによって形成する。
【００５３】
（第２ステップ）
次に、図５に示す単位画素１０の製造工程の第２ステップにおいて、電荷保持部１３１を形成するイオン注入工程を行う。まず、電荷保持部１３１を形成する領域外の半導体表面をフォトレジスト１９０Ｂで覆う。そして、第１の半導体ウェル領域１０２にイオン注入を行う。
【００５４】
このイオン注入工程は、イオン注入により電荷保持部下Ｐ層１０６を形成する第１の工程と、当該第１の工程の後に、イオン注入により電荷保持部Ｎ領域１０７を形成する第２の工程と、当該第２の工程の後に、イオン注入により電荷保持部表面Ｐ層１０８を形成する第３の工程とを含んでおり、上記第１の工程、上記第２の工程、及び上記第３の工程は同一のフォトマスクを用いて実行される。
【００５５】
（第３ステップ）
電荷保持部１３１を形成した後、図６に示す単位画素１０の製造工程の第３ステップにおいて、リセットトランジスタ１３５のゲート電極１１２部分をフォトレジスト１９０Ｃで覆い、リセットトランジスタ１３５のゲート電極１１２が形成される領域外にイオン注入を行う。これにより、ゲート下表面Ｐ−層１０３が形成される。ゲート下表面Ｐ−層１０３は、上述した転送ゲート部１０３Ａ、読出選択用トランジスタ１０３Ｂ、電荷排出部１８０として構成されている。
【００５６】
（第４ステップ）
ゲート下表面Ｐ−層１０３を形成した後、図７に示す単位画素１０の製造工程の第４ステップにおいて、リセットトランジスタ１３５が形成される領域外をフォトレジスト１９０Ｄで覆ってイオン注入を行い、リセットトランジスタＮ領域１１６を形成する。
【００５７】
また、単位画素１０には、ゲート酸化、ポリシリコンデポ、ゲート電極フォトリソグラフィ、ドライエッチング工程によりゲート電極１１１、ゲート電極１０９、ゲート電極１１０、及びゲート電極１１２が形成される(図示せず)。
【００５８】
（第５ステップ）
続いて、図８に示す単位画素１０の製造工程の第５ステップにおいて、フォトレジスト１９０Ｅと、ゲート電極１１１、ゲート電極１０９、ゲート電極１１０、および、ゲート電極１１２とをフォトマスクとして用いて、イオン注入を行い、フォトダイオード部１３０のフォトダイオード表面Ｐ＋層１１３を形成する。
【００５９】
（第６ステップ）
こうして、フォトダイオード部１３０が形成された後、図９に示す単位画素１０の製造工程の第６ステップにおいて、フォトレジスト１９０Ｆと、ゲート電極１１１、ゲート電極１０９、および、ゲート電極１１０とをフォトマスクとして用いて、イオン注入を行い、フローティングディフュージョンＮ＋領域１１４、および、素子分離領域（レイン部Ｎ＋領域）１２０を形成する。
【００６０】
〔付記事項〕
ところで、電荷保持部Ｎ領域１０７と、電荷保持部下Ｐ層１０６、および、電荷保持部表面Ｐ層１０８との位置関係がずれると、読出選択用トランジスタ（第２の電荷転送部）１０３Ｂへの転送特性が急激に悪化する。上述した製造方法によれば、電荷保持部下Ｐ層１０６、電荷保持部Ｎ領域１０７、および、電荷保持部表面Ｐ層１０８は、同一のフォトレジストをフォトマスクとして用いたイオン注入により形成される。これによって、電荷保持部下Ｐ層１０６、電荷保持部Ｎ領域１０７、および、電荷保持部表面Ｐ層１０８の互いの形成領域がずれることが無く、製造バラツキによる転送特性の悪化を回避することができる。
【００６１】
〔まとめ〕
本発明の態様１に係る固体撮像装置１は、半導体基板１００に設けられた複数の単位画素１０を備えた固体撮像装置１であって、上記単位画素１０の各々が、光を信号電荷に光電変換することによって電荷を生成するフォトダイオード部１３０と、上記フォトダイオード部に隣接し第１のゲート電極１０９で覆われた転送ゲート部（第１の電荷転送部）１０３Ａと、上記第１のゲート電極１０９で覆われ、上記転送ゲート部（第１の電荷転送部）１０３Ａにより上記フォトダイオード部１３０から転送された電荷を保持する電荷保持部Ｎ領域（第１導電型半導体領域）１０７を含む電荷保持部１３１と、上記電荷保持部１３１に隣接し第２のゲート電極１１０で覆われた読出選択用トランジスタ１０３Ｂと、上記フォトダイオード部１３０に第１のゲート電極と異なる部分で隣接し第３のゲート電極１１１で覆われた電荷排出部１８０と、を備え、上記フォトダイオード部１３０、転送ゲート部１０３Ａ、電荷保持部１３１、読出選択用トランジスタ１０３Ｂ、および電荷排出部１８０の半導体表面が全て第２導電型半導体領域１０３、１０５、１１３、１０８で覆われている。
【００６２】
上記の構成によれば、電荷排出部１８０を通じて全画素のフォトダイオード部１３０の電荷を全て同時に排出（グローバルリセット動作）した後、一定期間フォトダイオード部１３０で蓄積された信号電荷を第１のゲート電極１０９により電荷保持部１３１に全画素同時に転送させることにより、蓄積時間差を生じることのない電子シャッタ機能であるグローバルシャッタ機能を実現させることができる。
【００６３】
また、この構成によれば、単位画素１０の内部で発生するノイズ電子が第２導電型（ｐ型）半導体領域１０３、１０５、１１３、１０８に存在するホールでトラップされる。よって、単位画素１０の内部で発生したノイズ電子が画素出力に混ざるのを防ぐことができる。
【００６４】
また、上記電荷保持部Ｎ領域（第１導電型半導体領域）１０７は、基板表面側及び基板裏面側から第２導電型半導体領域（電荷保持部表面Ｐ層，電荷保持部下Ｐ層）１０８，１０６によって挟まれていてもよい。この構成によれば、電荷保持部１３１は、電荷を保持するＮ層がＰ層で挟まれているため、Ｐ層とＮ層の中性領域である空乏層の伸びが抑制される。これにより、Ｐ層とＮ層との接合容量が増加し、電荷保持部１３１で保持することが可能な電荷量を効率的に増やすことができる。
【００６５】
本発明の態様２に係る固体撮像装置１は、上記の態様１において、上記フォトダイオード部１３０のフォトダイオード表面Ｐ＋層１１３の濃度Ｃ１と、上記電荷保持部１３１の電荷保持部表面Ｐ層１０８、および、電荷保持部下Ｐ層１０６の濃度Ｃ２と、それ以外の半導体表面のＰ層の濃度Ｃ３との濃度の関係がＣ１＞Ｃ２＞Ｃ３である構成としてもよい。
【００６６】
上記の構成によれば、ゲート電極の有無や、第２導電型（ｐ型）半導体領域１０３、１０５、１１３、１０８の直下にＮ型半導体領域が有るか否かなど各部分の構造の違い応じて、各部分に必要なホール濃度分布が形成される。これにより、電荷保持部１３１から読み出しタイミングのずれによる行ごとのノイズ変化を抑制することができる。
【００６７】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
【符号の説明】
【００６８】
１  固体撮像装置
２  撮像部
３  垂直走査回路
４  水平走査回路
５  垂直制御線
６  垂直信号線
７  水平信号線
８  出力バッファ
１０  単位画素
１３５  リセットトランジスタ
１４０  垂直選択用トランジスタ
１００  半導体基板
１０１  ｐ型ウェル
１０２  第１の半導体ウェル領域
１０３  ゲート下表面Ｐ−層
１０３Ａ  転送ゲート部（第１の電荷転送部）
１０３Ｂ  読出選択用トランジスタ（第２の電荷転送部）
１０４  フォトダイオードＮ領域
１０５  ゲートオーバーラップ部表面Ｐ−層
１０６  電荷保持部下Ｐ層
１０７  電荷保持部Ｎ領域
１０８  電荷保持部表面Ｐ層
１０９  ゲート電極（第１のゲート電極）
１１０  ゲート電極（第２のゲート電極）
１１１  ゲート電極（第３のゲート電極）
１１２  ゲート電極
１１３  フォトダイオード表面Ｐ＋層
１１４  フローティングディフュージョンＮ＋領域
１１５  ドレイン部Ｎ＋領域
１１６  リセットトランジスタＮ領域
１１９  ゲート酸化膜
１２０  素子分離領域
１３０  フォトダイオード部
１３１  電荷保持部
１３２  ｎ−型ウェル
１３５  リセットトランジスタ
１４０  垂直選択用トランジスタ
１４２  垂直選択線
１５０  フローティングディフュージョン
１６０  増幅用トランジスタ
１７０  画素信号生成部
１８０  電荷排出部
１９０、１９０Ａ、１９０Ｂ、１９０Ｃ、１９０Ｄ、１９０Ｅ、１９０Ｆ  フォトレジスト
２００  出力信号線
２０１  信号処理回路
Ｖｄｄ  電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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