(57)【要約】  本発明は、ゲート構造を有する半導体装置において、工程数を増やすことなく表面電極の平坦性を高めることを目的とする。本発明の半導体装置の製造方法は、半導体基板（１）の第１主面（１Ａ）に複数のゲート構造を離散的に形成し、半導体基板（１）の複数のゲート構造を覆う複数のゲート層間膜（５）を離散的に形成し、ゲート層間膜（５）より厚い第１表面電極（６）を、スパッタにより複数のゲート層間膜（５）間の半導体基板（１）の第１主面（１Ａ）上および複数のゲート層間膜（５）上に形成し、ゲート層間膜（５）と半導体基板（１）の第１主面（１Ａ）との段差に起因して生じた第１表面電極（６）の凹部および凸部のうち凸部を、フォトリソグラフィを用いたドライエッチングにより除去することにより、第１表面電極（６）の上面を平坦化する。
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【特許請求の範囲】
【請求項１】
半導体基板（１）の第１主面（１Ａ）に複数のゲート構造を離散的に形成し、
前記半導体基板（１）の複数の前記ゲート構造を覆う複数のゲート層間膜（５）を離散的に形成し、
前記ゲート層間膜（５）より厚い第１表面電極（６）を、スパッタにより複数の前記ゲート層間膜（５）間の前記半導体基板（１）の前記第１主面（１Ａ）上および複数の前記ゲート層間膜（５）上に形成し、
前記ゲート層間膜（５）と前記半導体基板（１）の前記第１主面（１Ａ）との段差に起因して生じた前記第１表面電極（６）の凹部および凸部のうち前記凸部を、フォトリソグラフィを用いたドライエッチングにより除去することにより、前記第１表面電極（６）の上面を平坦化する、
半導体装置の製造方法。
【請求項２】
前記スパッタはロングスロースパッタである、
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１表面電極（６）の上面を平坦化した後、めっき処理により第２表面電極（７）を前記第１表面電極（６）の上面上に形成する、
請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第２表面電極（７）の形成後、めっき処理によりＡｕからなる第３表面電極（８）を前記第２表面電極（７）の上面上に形成する、
請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１表面電極（６）はＡｌを含む、
請求項１から４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記第１表面電極（６）はＮｉであり、
前記第２表面電極（７）はＮｉを含む、
請求項３又は４に記載の半導体装置の製造方法。
【請求項７】
前記第１表面電極（６）はＣｕであり、
前記第２表面電極（７）はＣｕを含む、
請求項３又は４に記載の半導体装置の製造方法。
【請求項８】
半導体基板（１）の第１主面（１Ａ）に複数のゲート構造を離散的に形成し、
前記半導体基板（１）の複数の前記ゲート構造を覆う複数のゲート層間膜（５）を離散的に形成し、
前記ゲート層間膜（５）よりも薄い第１表面電極（６）を、複数の前記ゲート層間膜（５）間の前記半導体基板（１）の前記第１主面（１Ａ）上および複数の前記ゲート層間膜（５）上に形成し、
第２表面電極（７）を、めっき処理により前記第１表面電極（６）の上面上に形成する、
半導体装置の製造方法。
【請求項９】
前記ゲート層間膜（５）の厚みは２μｍ以下である、
請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第２表面電極（７）の形成後、めっき処理によりＡｕからなる第３表面電極（８）を前記第２表面電極（７）の上面上に形成する、
請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
前記第１表面電極（６）はＡｌを含む、
請求項８から１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記第１表面電極（６）はＮｉであり、
前記第２表面電極（７）はＮｉを含む、
請求項８から１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記第１表面電極（６）はＣｕであり、
前記第２表面電極（７）はＣｕを含む、
請求項８から１１のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ゲート構造を有する半導体装置では、ゲート構造を覆うように半導体基板上に層間絶縁膜が形成される。層間絶縁膜による段差を解消するための構造として、層間絶縁膜間に、層間絶縁膜と同程度の高さのタングステン電極を形成する構造（以下、「プラグ構造」と称する）がある。プラグ構造により、層間絶縁膜の上部に形成する表面電極の平坦性が確保され、半導体装置の信頼性が向上する。【０００３】
なお、他にも従来、トレンチゲート電極を有する半導体装置の表面電極を平坦化するために、種々の構造が提案されている（例えば特許文献１、２）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−９８２２８号公報
【特許文献２】特開２０１１−３７２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１の方法では、層間絶縁膜の開口部がトレンチゲートの真上に達するため、層間絶縁膜を厚くする必要がある他、層間絶縁膜の開口部のテーパー角を厳密に管理する必要があった。また、表面電極の平坦度が不十分であるという問題があった。【０００６】
また、特許文献２の方法では、表面電極の段差を解消するために、成膜工程、リフロー、およびエッチング工程を複数回繰り返す必要があり、工程数が増加するという問題があった。【０００７】
また、プラグ構造を採用する場合には、バリアメタルおよびタングステンプラグの形成工程を追加する必要があり、工程数が増加するという問題があった。【０００８】
本発明は上記問題点を解消するためになされたものであり、ゲート構造を有する半導体装置において、工程数を増やすことなく表面電極の平坦性を高めることを目的とする。
【課題を解決するための手段】
【０００９】
本発明の第１の半導体装置の製造方法は、半導体基板の第１主面に複数のゲート構造を離散的に形成し、半導体基板の複数のゲート構造を覆う複数のゲート層間膜を離散的に形成し、複数のゲート層間膜より厚い第１表面電極を、スパッタにより複数のゲート層間膜間の半導体基板の第１主面上および複数のゲート層間膜上に形成し、ゲート層間膜と半導体基板の第１主面との段差に起因して生じた第１表面電極の凹部および凸部のうち凸部を、フォトリソグラフィを用いたドライエッチングにより除去することにより、第１表面電極の上面を平坦化する。【００１０】
本発明の第２の半導体装置の製造方法は、半導体基板の第１主面に複数のゲート構造を離散的に形成し、半導体基板の複数のゲート構造を覆う複数のゲート層間膜を離散的に形成し、複数のゲート層間膜よりも薄い第１表面電極を、複数のゲート層間膜間の半導体基板の第１主面上および複数のゲート層間膜上に形成し、第２表面電極を、めっき処理により第１表面電極の上面上に形成する。
【発明の効果】
【００１１】
本発明の第１の半導体装置の製造方法によれば、１回のスパッタと１回のドライエッチングにより第１表面電極の上面を平坦化する。また、プラグ構造を採用しないため、タングステンプラグとバリアメタルを形成する工程は不要である。従って、少ない工程数で、表面電極の平坦化が可能である。【００１２】
本発明の第２の半導体装置の製造方法によれば、第１表面電極の平坦化処理を省略するため、本発明の第１の半導体装置の製造方法よりさらに工程数を少なくすることができる。そして、第２表面電極の上面の段差の高さを、ゲート層間膜の厚み以下に抑えることができるため、ゲート層間膜の厚みに応じて表面電極を平坦化することが可能である。【００１３】
本発明の目的、特徴、態様、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１の半導体装置の構成を示す断面図である。
【図２】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３】実施の形態１の半導体装置の製造工程を示す断面図である。
【図４】実施の形態１の半導体装置の製造工程を示す断面図である。
【図５】実施の形態１の半導体装置の製造工程を示す断面図である。
【図６】実施の形態１の半導体装置の製造工程を示す断面図である。
【図７】実施の形態２の半導体装置の構成を示す断面図である。
【図８】実施の形態２の半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【００１５】
＜Ａ．実施の形態１＞
＜Ａ−１．構成＞
図１は、実施の形態１の半導体装置１０１の構成図である。半導体装置１０１は、半導体基板１、ゲート絶縁膜３、ゲート電極４、ゲート層間膜５、第１表面電極６、第２表面電極７および第３表面電極８を備えている。すなわち、半導体装置１０１の表面電極は、第１表面電極６、第２表面電極７および第３表面電極８の３層構造である。
【００１６】
半導体基板１の第１主面１Ａには複数のトレンチ２（図２参照）が形成される。各トレンチ２の内壁表面にはゲート絶縁膜３が形成される。さらに、ゲート絶縁膜３が形成された各トレンチ２の内部にはゲート電極４が形成される。本明細書では、ゲート絶縁膜３とゲート電極４を合せて「ゲート構造」と称する。
【００１７】
半導体基板１の第１主面１Ａ上には、ゲート電極４を覆うゲート層間膜５が形成される。ゲート層間膜５は、各ゲート電極４に対応して半導体基板１の第１主面１Ａ上に離散的に複数設けられる。従って、ゲート層間膜５の上面は半導体基板１の第１主面１Ａとの間に段差を形成する。
【００１８】
ゲート層間膜５間の半導体基板１の第１主面１Ａ上とゲート層間膜５上には、第１表面電極６が形成される。第１表面電極６の材料は、Ａｌを含むＡｌ系であり、例えばＡｌＳｉである。
【００１９】
第１表面電極６の上面上には第２表面電極７が形成される。第２表面電極７の材料は、Ｎｉを含みＮｉ系であり、例えばＮｉＰである。第２表面電極７は、めっき処理により形成される。
【００２０】
第２表面電極７の上面上には第３表面電極８が形成される。第３表面電極８の材料は、Ａｕである。
【００２１】
＜Ａ−２．製造方法＞
半導体装置１０１の製造方法を説明する。まず、図２に示すように、半導体基板１の第１主面１Ａに複数のトレンチ２を形成する。その後、各トレンチ２の内壁表面、すなわち側面と底面にゲート絶縁膜３を形成する。さらに、図３に示すように、各トレンチ２の内部にゲート電極４を形成する。こうして、半導体基板１に複数のゲート構造が形成される。
【００２２】
次に、図４に示すように、半導体基板１の第１主面１Ａ上にゲート電極４を覆うゲート層間膜５を形成する。ゲート層間膜５は、半導体基板１の第１主面１Ａ上の全面に形成されるのではなく、複数のゲート電極４に対応して離散的に複数形成される。
【００２３】
次に、半導体基板１の第１主面１Ａに向けて既知のロングスロースパッタ（ＬＴＳ：Long Throw Sputtering）を行い、図５に示すように、ゲート層間膜５上およびゲート層間膜５間にゲート層間膜５以上の厚さの第１表面電極６を形成する。ＬＴＳとは、ターゲットとウェハ間の距離を、一般的なスパッタよりも長くとるスパッタである。ターゲットとウェハ間の距離を、一般的なスパッタで例えば５４ｍｍとすると、ＬＴＳではその倍以上の例えば１７０ｍｍである。また、ＬＴＳでは、スパッタリング放電圧力を一般的なスパッタよりも低圧にする。スパッタリング放電圧力を、一般的なスパッタで例えば０．２６Ｐａとすると、ＬＴＳではその半分以下の例えば０．０６Ｐａである。ここでＬＴＳが用いられるのは、ゲート層間膜５間に確実に第１表面電極６を形成するためである。ＬＴＳによれば、半導体基板１へ到達するスパッタ粒子の運動方向を、第１主面１Ａと垂直な方向に近づけることが可能であるため、ゲート層間膜５上だけでなくゲート層間膜５間にも確実に第１表面電極６を形成することができる。
【００２４】
その後、ゲート層間膜５上の第１表面電極６を選択的に除去する。その方法として、フォトリソグラフィを用いたドライエッチングがある。上述のスパッタにより第１表面電極６を形成する場合、第１表面電極６の上面には、ゲート層間膜５の上面と半導体基板１の第１主面１Ａの段差を反映して、ゲート層間膜５上の部分とゲート層間膜５間の部分との間に段差が生じている。図６に示すように、第１表面電極６の上面の段差の凹部にレジストなどの保護材９を選択的に形成し、保護材９が形成されていない第１表面電極６の上面の段差の凸部をドライエッチングにより選択的に除去することにより、第１表面電極６の上面を平坦化する。
【００２５】
とりわけ、第１表面電極６の形成をＬＴＳで行った場合、一般的なスパッタに比べて第１表面電極６の上面に段差が顕著に表れる。従って、凹部への保護材９の形成を高精度に行うことができ、その結果として第１表面電極６の平坦化を高精度に行うことができる。
【００２６】
次に、めっき処理によりＮｉを含むＮｉ系の第２表面電極７を第１表面電極６上に形成する。最後に、めっき処理によりＡｕからなる第３表面電極８を第２表面電極７上に形成する。こうして、図１に示した半導体装置１０１が得られる。
【００２７】
＜Ａ−３．効果＞
以上に説明したように、半導体装置１０１の製造方法は、半導体基板１の第１主面１Ａに複数のゲート構造を離散的に形成し、半導体基板１の複数のゲート構造を覆う複数のゲート層間膜５を離散的に形成し、ゲート層間膜５より厚い第１表面電極６を、スパッタにより複数のゲート層間膜５間の半導体基板１の第１主面１Ａ上および複数のゲート層間膜５上に形成し、ゲート層間膜５と半導体基板１の第１主面１Ａとの段差に起因して生じた第１表面電極６の凹部および凸部のうち凸部を、フォトリソグラフィを用いたドライエッチングにより除去することにより、第１表面電極６の上面を平坦化する。このように、１回のスパッタと１回のドライエッチングにより、第１表面電極６の上面を平坦化することができる。また、プラグ構造を採用しないため、タングステンプラグとバリアメタルを形成する工程は不要である。従って、少ない工程数で、表面電極の平坦化が可能となる。
【００２８】
上記の説明では、第１表面電極６の材料をＡｌ系とした。Ａｌは加工が容易かつ電気抵抗が小さいため第１表面電極６の材料に適している。しかし、第１表面電極６の材料はＮｉであっても良い。第１表面電極６の材料がＡｌ系である場合、第２表面電極７を形成する際のめっき処理において、第１表面電極６が含むＡｌをＮｉに置換する処理が必要であった。しかし、第１表面電極６の材料をＮｉとすることにより、上記の置換処理が不要となり、工程数の削減が実現する。
【００２９】
また、第１表面電極６の材料をＣｕとし、第２表面電極７の材料をＣｕを含むＣｕ系としても良い。この場合も、第２表面電極７を形成する際のめっき処理において、上記の置換処理が不要となるため、工程数の削減が実現する。さらに、ＣｕはＡｌより電気抵抗が小さいため、オン抵抗をさらに低減することができる。
【００３０】
＜Ｂ．実施の形態２＞
＜Ｂ−１．構成＞
図７は、実施の形態１の半導体装置１０２の構成図である。半導体装置１０２は、半導体基板１、ゲート絶縁膜３、ゲート電極４、ゲート層間膜５、第１表面電極６、第２表面電極７、および第３表面電極８を備えている。
【００３１】
半導体装置１０２において、第１表面電極６の構成が半導体装置１０１と異なる。第１表面電極６は、半導体装置１０１ではゲート層間膜５よりも厚く形成されたが、半導体装置１０２ではゲート層間膜５よりも薄く形成される。
【００３２】
＜Ｂ−２．製造方法＞
半導体装置１０２の製造方法を説明する。半導体装置１０２の製造方法において、ゲート層間膜５の形成工程までは実施の形態１と同様である。図８に示すように、ゲート層間膜５上とゲート層間膜５間に第１表面電極６を形成する。実施の形態１とは異なり、第１表面電極６はゲート層間膜５よりも薄く形成する。第１表面電極６の形成方法として、例えばスパッタを用いることができる。とりわけ、ロングスロースパッタによれば、ゲート層間膜５上だけでなくゲート層間膜５間にも確実に第１表面電極６を形成することができる。第１表面電極６をゲート層間膜５よりも薄く形成するのは、実施の形態２では第１表面電極６の平坦化処理を行わないためである。
【００３３】
次に、めっき処理によりＮｉを含むＮｉ系の第２表面電極７を第１表面電極６上に形成する。このとき、第１表面電極６の上面には、ゲート層間膜５と半導体基板１の第１主面１Ａとの段差を反映した段差が形成されている。しかし、めっき処理による置換反応を利用することで、第１表面電極６の表面から均一な膜厚で第２表面電極７を成膜することができるため、ゲート層間膜５間の第１表面電極６上にも第２表面電極７を形成することが可能である。また、第１表面電極６の表面から均一な膜厚で第２表面電極７を形成するため、第２表面電極７の上面の段差は第１表面電極６の上面の段差より大きくならない。すなわち、図７に示すように、ゲート層間膜５の上方における第２表面電極７の上面から半導体基板１の第１主面１Ａまでの距離をａとし、ゲート層間膜５間の上方における第２表面電極７の上面から半導体基板１の第１主面１Ａまでの距離をｂとすると、「（ａ−ｂ）≦ゲート層間膜５の厚み」となる。例えば、ゲート層間膜５の厚みが２μｍ以下であれば、第２表面電極７上の段差の高さは２μｍ以下となり、十分な平坦性が得られる。なお、めっきは等方的に成長することから、ゲート層間膜５間に第２表面電極７を埋め込むためには、ゲート層間膜５の上方における第２表面電極７の上面から第１表面電極６までの距離ｄがゲート層間膜５間距離ｃの１／２以上である必要がある。また、ｄを大きくするほど、第２表面電極７の上面の段差が平坦度を増してゆくため、ｄは１．５μｍ以上であることが望ましい。
【００３４】
最後に、めっき処理によりＡｕからなる第３表面電極８を第２表面電極７上に形成する。こうして、図７に示した半導体装置１０１が得られる。
【００３５】
＜Ｂ−３．効果＞
実施の形態２の半導体装置１０２の製造方法は、半導体基板１の第１主面１Ａに複数のゲート構造を離散的に形成し、半導体基板１の複数のゲート構造を覆う複数のゲート層間膜５を離散的に形成し、複数のゲート層間膜５よりも薄い第１表面電極６を、複数のゲート層間膜５間の半導体基板１の第１主面１Ａ上および複数のゲート層間膜５上に形成し、第２表面電極７を、めっき処理により第１表面電極６の上面上に形成する。この製造方法によれば、第１表面電極６の平坦化処理を省略することができる。そして、第１表面電極６をゲート層間膜５よりも厚く形成する必要がなく、第１表面電極６の薄膜化が可能である。
【００３６】
なお、実施の形態１と同様、第１表面電極６の材料はＡｌ系でもＮｉ系でも良い。また、第１表面電極６の材料をＣｕとし、第２表面電極７の材料をＣｕ系としても良い。それぞれの材料の利点は、実施の形態１で説明したとおりである。
【００３７】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
【００３８】
この発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
【符号の説明】
【００３９】
１  半導体基板、１Ａ  第１主面、２  トレンチ、３  ゲート絶縁膜、４  ゲート電極、５  ゲート層間膜、６  第１表面電極、７  第２表面電極、８  第３表面電極、９  保護材、１０１，１０２  半導体装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
2019150541.tif 000011
2019150541.tif 000012
2019150541.tif 000013
2019150541.tif 000014