(57)【要約】  スイッチング素子とスナバ回路とを複合化させた電子モジュールを提供する。  基体層１ａ〜１ｉが積層された積層基板１と、ＦＥＴ１３（スイッチング素子）と、を備え、積層基板１に、第１外部電極２、第２外部電極３、第３外部電極４、第１接続電極９、第２接続電極１０、第３接続電極１１が形成され、第１外部電極２と第１接続電極９が接続され、第２外部電極３と第２接続電極１０が接続され、第３外部電極４と第３接続電極１１が接続され、第１接続電極９、第２接続電極１０、第３接続電極１１にＦＥＴ１３の端子電極が接続され、積層基板１の層間に第２キャパシタ電極８が形成され、第１接続電極９と第２キャパシタ電極８の間に発生する静電容量によってキャパシタが形成され、第２キャパシタ電極８と第２接続電極１０を接続する接続導体１２ｇによってインダクタが形成され、キャパシタとインダクタによってスナバ回路が形成されたものとする。
2019244658.tif 000002
【特許請求の範囲】
【請求項１】
複数の基体層が積層され、対向する第１主面および第２主面と、前記第１主面と前記第２主面とを繋ぐ少なくとも１つの側面とを備えた積層基板と、
複数の端子電極を備え、前記積層基板の前記第２主面に実装されたスイッチング素子と、を備えた電子モジュールであって、
前記第１主面に、第１外部電極、第２外部電極、第３外部電極が形成され、
前記第２主面に、第１接続電極、第２接続電極、第３接続電極が形成され、
前記第１外部電極と前記第１接続電極とが、少なくとも１つの第１接続導体によって電気的に接続され、
前記第２外部電極と前記第２接続電極とが、少なくとも１つの第２接続導体によって電気的に接続され、
前記第３外部電極と前記第３接続電極とが、少なくとも１つの第３接続導体によって電気的に接続され、
前記第１接続電極、前記第２接続電極、前記第３接続電極に、それぞれ、前記スイッチング素子の前記端子電極が接続され、
前記第１接続電極は、第１キャパシタ電極を兼ね、
前記積層基板の前記基体層の層間に第２キャパシタ電極が形成され、
前記第１キャパシタ電極と前記第２キャパシタ電極との間に発生する静電容量によってキャパシタが形成され、
前記第２キャパシタ電極と前記第２接続電極とが、少なくとも１つの第４接続導体によって電気的に接続され、
前記第４接続導体によってインダクタが形成され、
前記キャパシタと前記インダクタとによってスナバ回路が形成された電子モジュール。
【請求項２】
前記基体層の少なくとも１つが、磁性体によって作製された磁性体層であり、
前記第４接続導体が、少なくとも１つの前記磁性体層を貫通した、請求項１に記載された電子モジュール。
【請求項３】
前記第１キャパシタ電極を兼ねる前記第１接続電極の面積が、前記第２接続電極の面積よりも大きく、かつ、前記第３接続電極の面積よりも大きい、請求項１または２に記載された電子モジュール。
【請求項４】
前記スイッチング素子が、前記端子電極としてドレイン電極とソース電極とゲート電極とを備えたＦＥＴであり、
前記ドレイン電極が前記第１接続電極に電気的に接続され、
前記ソース電極が前記第２接続電極に電気的に接続され、
前記ゲート電極が前記第３接続電極に電気的に接続された、請求項１ないし３のいずれか１項に記載された電子モジュール。
【請求項５】
前記スイッチング素子が、前記端子電極としてドレイン電極とソース電極とゲート電極とを備えたＦＥＴであり、
前記ソース電極が前記第１接続電極に電気的に接続され、
前記ドレイン電極が前記第２接続電極に電気的に接続され、
前記ゲート電極が前記第３接続電極に電気的に接続された、請求項１ないし３のいずれか１項に記載された電子モジュール。
【請求項６】
前記第４接続導体の長さが、前記第１キャパシタ電極と前記第２キャパシタ電極との間の距離よりも大きい、請求項１ないし５のいずれか１項に記載された電子モジュール。
【請求項７】
前記第１接続導体が、少なくとも１つの前記磁性体層を貫通し、
前記第２接続導体が、少なくとも１つの前記磁性体層を貫通した、請求項２ないし５のいずれか１項に記載された電子モジュール。
【請求項８】
前記第３接続導体が、前記積層基板の前記側面を経由して、前記第３外部電極と前記第３接続電極とを電気的に接続した、請求項１ないし７のいずれか１項に記載された電子モジュール。
【請求項９】
前記積層基板が、少なくとも１つの前記基体層として、前記積層基板の平面方向の全域にわたる誘電体層、および、前記積層基板の平面方向の一部の領域にわたる誘電体層の少なくとも一方を備え、
前記誘電体層が、前記キャパシタを形成する前記第１キャパシタ電極と前記第２キャパシタ電極との間に配置された、請求項１ないし８のいずれか１項に記載された電子モジュール。
【請求項１０】
基板と、
前記基板に実装された、請求項１ないし９のいずれか１項に記載された電子モジュールと、を備えたスイッチング電源。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層基板にスイッチング素子が実装された電子モジュールに関し、さらに詳しくは、積層基板にスナバ回路が形成された電子モジュールに関する。【０００２】
また、本発明は、本発明の電子モジュールを備えたスイッチング電源に関する。
【背景技術】
【０００３】
スイッチング電源などのスイッチング素子を含む電子機器においては、スイッチングノイズを低減させるために、スナバ回路を設ける場合がある。たとえば、特許文献１（特開２００３-２２４９７５号公報）に、スナバ回路を備えたスイッチング電源が開示されている。図１４に、特許文献１に開示されたスイッチング電源１０００を示す。ただし、図１４は、スイッチング電源１０００の等価回路図である。【０００４】
スイッチング電源１０００は、ダイオード１０１、１０２、キャパシタ１０３、インダクタ１０４、抵抗１０５からなるスナバ回路１０６を備えている。なお、スナバ回路には種々の回路構成が知られており、スイッチング電源１０００の回路構成には限られず、たとえば、ダイオードを使用せずに、インダクタと抵抗とで構成されるものや、インダクタとキャパシタとで構成されるものなどがある。【０００５】
スナバ回路１０６を構成するダイオード１０１、１０２、キャパシタ１０３、インダクタ１０４、抵抗１０５は、通常、スイッチング素子であるＦＥＴ（Field effect transistor；電界効果トランジスタ）１０７や、他の電子部品１０８とともに、基板（図示せず）上に実装される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３-２２４９７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
スイッチング電源などの電子機器において、スナバ回路を構成する電子要素を個々の電子部品で構成した場合、部品点数が増え、製造が煩雑になるという問題があった。また、スナバ回路を構成する電子部品を、スイッチング素子や他の電子部品とともに基板に実装した場合、基板の面積を大きくしなければならないという問題があった。
【課題を解決するための手段】
【０００８】
本発明は、上述した従来の問題を解決するためになされたものである。その手段として、本発明の電子モジュールは、スナバ回路を構成する電子要素を積層基板に造り込み、その積層基板にスイッチング素子を実装した。【０００９】
具体的には、本発明の一実施態様にかかる電子モジュールは、複数の基体層が積層され、対向する第１主面および第２主面と、第１主面と第２主面とを繋ぐ少なくとも１つの側面とを備えた積層基板と、複数の端子電極を備え、積層基板の第２主面に実装されたスイッチング素子と、を備え、第１主面に、第１外部電極、第２外部電極、第３外部電極が形成され、第２主面に、第１接続電極、第２接続電極、第３接続電極が形成され、第１外部電極と第１接続電極とが、少なくとも１つの第１接続導体によって電気的に接続され、第２外部電極と第２接続電極とが、少なくとも１つの第２接続導体によって電気的に接続され、第３外部電極と第３接続電極とが、少なくとも１つの第３接続導体によって電気的に接続され、第１接続電極、第２接続電極、第３接続電極に、それぞれ、スイッチング素子の端子電極が接続され、第１接続電極は、第１キャパシタ電極を兼ね、積層基板の基体層の層間に第２キャパシタ電極が形成され、第１キャパシタ電極と第２キャパシタ電極との間に発生する静電容量によってキャパシタが形成され、第２キャパシタ電極と第２接続電極とが、少なくとも１つの第４接続導体によって電気的に接続され、第４接続導体によってインダクタが形成され、キャパシタとインダクタとによってスナバ回路が形成されたものとする。
【発明の効果】
【００１０】
本発明の電子モジュールは、第１接続電極に、スナバ回路を構成するキャパシタの第１キャパシタ電極の機能をもたせているため、積層基板の層間に別に第１キャパシタ電極を形成した場合に比べて、高さ寸法が小さくなっている。【００１１】
本発明の電子モジュールを使用すれば、スイッチング素子とスナバ回路とを備えたスイッチング電源などの電子機器を、少ない部品点数で作製することができる。また、スイッチング素子とスナバ回路とを備えた電子機器の基板の面積を小さくすることができる。さらに、スイッチング素子とスナバ回路とを備えた電子機器の製造工程を簡略化させることができる。
【図面の簡単な説明】
【００１２】
【図１】図１（Ａ）は、第１実施形態にかかる電子モジュール１００の斜視図である。図１（Ｂ）は、電子モジュール１００の分解斜視図である。
【図２】電子モジュール１００断面図である。
【図３】電子モジュール１００の積層基板１の分解斜視図である。
【図４】電子モジュール１００の等価回路図である。
【図５】図５（Ａ）は、第２実施形態にかかるスイッチング電源２００の平面図である。図５（Ｂ）は、スイッチング電源２００の等価回路図である。
【図６】第３実施形態にかかる電子モジュール３００の分解斜視図である。
【図７】図７（Ａ）は、第４実施形態にかかる電子モジュール４００の分解斜視図である。図７（Ｂ）は、電子モジュール４００の断面図である。
【図８】電子モジュール４００の等価回路図である。
【図９】第５実施形態にかかる電子モジュール５００の断面図である。
【図１０】第６実施形態にかかる電子モジュール６００の断面図である。
【図１１】第７実施形態にかかる電子モジュール７００の断面図である。
【図１２】第８実施形態にかかる電子モジュール８００の積層基板１の分解斜視図である。
【図１３】電子モジュール８００の等価回路図である。
【図１４】特許文献１に開示されたスイッチング電源１０００の等価回路図である。
【発明を実施するための形態】
【００１３】
以下、図面とともに、本発明を実施するための形態について説明する。
【００１４】
本発明の一実施態様にかかる電子モジュールは、上述したとおりである。その電子モジュールにおいて、基体層の少なくとも１つが、磁性体によって作製された磁性体層であり、第４接続導体が、少なくとも１つの磁性体層を貫通したものとしてもよい。この場合には、スナバ回路を構成するインダクタのインダクタンス値を大きくすることができる。あるいは、第４接続導体の長さが短くても十分なインダクタンス値を得ることができる。
【００１５】
また、第１キャパシタ電極を兼ねる第１接続電極の面積を、第２接続電極の面積よりも大きくし、かつ、第３接続電極の面積よりも大きくしてもよい。この場合には、スナバ回路を構成するキャパシタの静電容量を大きくすることができる。また、スイッチング素子が発生させた熱を、第１接続電極（第１キャパシタ電極）を経由させて効率的に放熱させることができる。
【００１６】
また、スイッチング素子が、端子電極としてドレイン電極とソース電極とゲート電極とを備えたＦＥＴであり、ドレイン電極が第１接続電極に電気的に接続され、ソース電極が第２接続電極に電気的に接続され、ゲート電極が第３接続電極に電気的に接続されたものとしてもよい。あるいは、スイッチング素子が、端子電極としてドレイン電極とソース電極とゲート電極とを備えたＦＥＴであり、ソース電極が第１接続電極に電気的に接続され、ドレイン電極が第２接続電極に電気的に接続され、ゲート電極が第３接続電極に電気的に接続されたものとしてもよい。ただし、本発明の電子モジュールにおいて、スイッチング素子はＦＥＴには限られず、バイポーラトランジスタなどの他のスイッチング素子であってもよい。
【００１７】
また、第４接続導体の長さを、第１キャパシタ電極と第２キャパシタ電極との間の距離よりも大きくしてもよい。この場合には、スナバ回路を構成するインダクタのインダクタンス値を大きくすることができる。
【００１８】
また、第１接続導体が少なくとも１つの磁性体層を貫通し、第２接続導体が少なくとも１つの磁性体層を貫通したものとしてもよい。この場合には、第１接続導体および第２接続導体が、それぞれ、磁性体層を貫通した、ノイズの通過を抑制するビーズ素子を構成する。そのため、スイッチング電源などの電子機器のスイッチをオンさせた直後に出力波形に重畳する急峻なノイズ波形を、第１接続導体および第２接続導体によって鈍化させることができ、ノイズ波形を低減または消滅させることができる。
【００１９】
また、第３接続導体が、積層基板の側面を経由して、第３外部電極と第３接続電極とを電気的に接続するようにしてもよい。この場合には、第３接続導体が不所望なインダクタンス成分を持つことを抑制できる。また、第３接続導体が磁性体層を貫通せず、第３接続導体がビーズ素子を構成しないため、第３接続導体を経由してスイッチング素子を制御する制御信号を第３外部電極から第３接続電極に伝送すれば、制御信号の鈍化を回避することができる。
【００２０】
また、積層基板が、少なくとも１つの基体層として、積層基板の平面方向の全域にわたる誘電体層、および、積層基板の平面方向の一部の領域にわたる誘電体層の少なくとも一方を備え、誘電体層が、キャパシタを形成する第１キャパシタ電極と第２キャパシタ電極との間に配置されたものとしてもよい。この場合には、スナバ回路のキャパシタの静電容量値を大きくすることができる。
【００２１】
また、本発明の電子モジュールを基板に実装してスイッチング電源を作製してもよい。この場合には、スイッチング電源の部品点数を削減し、基板の面積を小さくし、製造工程を簡略化させることができる。
【００２２】
以下に、複数の実施形態について説明する。ただし、各実施形態は、本発明の実施の形態を例示的に示したものであり、本発明が実施形態の内容に限定されることはない。また、異なる実施形態に記載された内容を組合せて実施することも可能であり、その場合の実施内容も本発明に含まれる。また、図面は、明細書の理解を助けるためのものであって、模式的に描画されている場合があり、描画された構成要素または構成要素間の寸法の比率が、明細書に記載されたそれらの寸法の比率と一致していない場合がある。また、明細書に記載されている構成要素が、図面において省略されている場合や、個数を省略して描画されている場合などがある。
【００２３】
［第１実施形態］
図１（Ａ）、（Ｂ）、図２、図３、図４に、第１実施形態にかかる電子モジュール１００を示す。ただし、図１（Ａ）は、電子モジュール１００の斜視図である。図１（Ｂ）は、電子モジュール１００の分解斜視図であり、積層基板１からＦＥＴ１３を取り外し、はんだ１７を省略した状態を示している。図２は電子モジュール１００の断面図であり、図１（Ａ）に一点鎖線で示すＸ−Ｘ部分を示している。図３は、電子モジュール１００の積層基板１の分解斜視図であり、積層基板１を９層の基体層１ａ〜１ｉに分解して示している。ただし、図３においては、一番下に積層された基体層１ａの下側主面に形成された第１外部電極２、第２外部電極３、第３外部電極４も破線で示している。図４は、電子モジュール１００の等価回路図である。
【００２４】
電子モジュール１００は、積層基板１を備えている。
【００２５】
積層基板１は、図２、図３に示すように、９層の基体層１ａ〜１ｉが積層されたものからなる。本実施形態においては、基体層１ａ〜１ｉの全てを磁性体層とした。
【００２６】
基体層１ａの下側主面（積層基板１の第１主面）に、４つの第１外部電極２と、３つの第２外部電極３と、１つの第３外部電極４が形成されている。
【００２７】
基体層１ａの上側主面に、第１中継電極５と、第２中継電極６と、第３中継電極７が形成されている。
【００２８】
基体層１ｆの上側主面に、第２キャパシタ電極８が形成されている。
【００２９】
基体層１ｉの上側主面（積層基板１の第２主面）に、第１接続電極９と、第２接続電極１０と、第３接続電極１１が形成されている。なお、第１接続電極９は、第１キャパシタ電極を兼ねている。
【００３０】
本実施形態においては、第１接続電極９、第２接続電極１０、第３接続電極１１の面積が相互に異なっており、第１接続電極９、第２接続電極１０、第３接続電極１１の順番に面積が大きい。
【００３１】
第１外部電極２、第２外部電極３、第３外部電極４、第１中継電極５、第２中継電極６、第３中継電極７、第２キャパシタ電極８、第１接続電極９、第２接続電極１０、第３接続電極１１は、たとえば、銀を主成分としている。ただし、これらの材質は任意であり、銅や、その他の金属を主成分としてもよい。また、複数の種類の金属が含まれていてもよく、それらの金属が合金であってもよい。
【００３２】
また、第１外部電極２、第２外部電極３、第３外部電極４、第１接続電極９、第２接続電極１０、第３接続電極１１の表面には、１層または複数層にわたって、めっきが施されてもよい。めっきを施す場合には、その材質は任意であるが、たとえば、ニッケル、金、白金などを使用することができる。
【００３３】
基体層１ａの両主面間を貫通して、第１接続導体である４本のビア導体１２ａ、第２接続導体である３本のビア導体１２ｂ、第３接続導体である１本のビア導体１２ｃが形成されている。なお、ビア導体１２ａ（第１接続導体）、ビア導体１２ｂ（第２接続導体）、ビア導体１２ｃ（第３接続導体）の本数は、それぞれ、ここに記載した本数には限定されず、ここに記載した本数より多くてもよく、少なくてもよい。また、本実施形態においては、各接続導体を構成するビア導体は連続的かつ直線状に形成されているが、これに限定されず、基体層間を平面方向に伸びる平面導体を介して、平面視で異なる位置に形成されたビア導体どうしを接続してもよい。
【００３４】
４つの第１外部電極２と第１中継電極５とが、ビア導体１２ａ（第１接続導体）によって、それぞれ電気的に接続されている。
【００３５】
３つの第２外部電極３と第２中継電極６とが、ビア導体１２ｂ（第２接続導体）によって、それぞれ電気的に接続している。
【００３６】
第３外部電極４と第３中継電極７とが、ビア導体１２ｃ（第３接続導体）によって電気的に接続されている。
【００３７】
基体層１ｂ〜１ｉの両主面間をそれぞれ貫通して、第１接続導体である４本のビア導体１２ｄ、第２接続導体である３本のビア導体１２ｅ、第３接続導体である１本のビア導体１２ｆが形成されている。なお、ビア導体１２ｄ（第１接続導体）、ビア導体１２ｅ（第２接続導体）、ビア導体１２ｆ（第３接続導体）の本数は、それぞれ、ここに記載した本数には限定されず、ここに記載した本数より多くてもよく、少なくてもよい。
【００３８】
第１中継電極５と第１接続電極９とが、ビア導体１２ｄ（第１接続導体）によって電気的に接続されている。
【００３９】
第２中継電極６と第２接続電極１０とが、ビア導体１２ｅ（第２接続導体）によって電気的に接続されている。
【００４０】
第３中継電極７と第３接続電極１１とが、ビア導体１２ｆ（第３接続導体）によって電気的に接続されている。
【００４１】
基体層１ｇ〜１ｉの両主面間をそれぞれ貫通して、第４接続導体である３本のビア導体１２ｇが形成されている。なお、ビア導体１２ｇ（第４接続導体）の本数は、３本には限定されず、３本より多くてもよく、３本より少なくてもよい。
【００４２】
第２キャパシタ電極８と第２接続電極１０とが、ビア導体１２ｇ（第４接続導体）によって電気的に接続されている。
【００４３】
ビア導体１２ａ〜１２ｇは、たとえば、銀を主成分としている。ただし、これらの材質は任意であり、銅や、その他の金属を主成分としてもよい。また、複数の種類の金属が含まれていてもよく、それらの金属が合金であってもよい。
【００４４】
図１（Ａ）、（Ｂ）、図２に示すように、積層基板１の上側主面（第２主面）に、スイッチング素子であるＦＥＴ１３が実装されている。なお、本実施形態においては、ＦＥＴ１３にＮチャンネル型のＦＥＴを使用した。ただし、ＦＥＴ１３は、Ｐチャンネル型のＦＥＴであってもよい。
【００４５】
ＦＥＴ１３は、下側主面に、ドレイン電極１４と、ソース電極１５と、ゲート電極１６が形成されている。そして、積層基板１の第１接続電極９に、ＦＥＴ１３のドレイン電極１４が、はんだ１７によって接続されている。積層基板１の第２接続電極１０に、ＦＥＴ１３のソース電極１５が、はんだ１７によって接続されている。積層基板１の第３接続電極１１に、ＦＥＴ１３のゲート電極１６が、はんだ１７によって接続されている。
【００４６】
以上の構造からなる電子モジュール１００は、従来から一般的に実施されている電子モジュールの製造方法によって製造することができる。
【００４７】
電子モジュール１００の等価回路を図４に示す。
【００４８】
電子モジュール１００は、第１外部電極２、第２外部電極３、第３外部電極４を備えている。
【００４９】
第１外部電極２と第１接続電極９との間に、第２インダクタＬ２が接続されている。第２インダクタＬ２は、ビア導体１２ａ、第１中継電極５、ビア導体１２ｄを繋ぐ導電経路によって形成されている。
【００５０】
第１接続電極９に、ＦＥＴ１３のドレイン電極１４が接続されている。
【００５１】
第２外部電極３と第２接続電極１０との間に、第３インダクタＬ３が接続されている。第３インダクタＬ３は、ビア導体１２ｂ、第２中継電極６、ビア導体１２ｅを繋ぐ導電経路によって形成されている。
【００５２】
第２接続電極１０に、ＦＥＴ１３のソース電極１５が接続されている。
【００５３】
第３外部電極４と第３接続電極１１との間に、第４インダクタＬ４が接続されている。第４インダクタＬ４は、ビア導体１２ｃ、第３中継電極７、ビア導体１２ｆを繋ぐ導電経路によって形成されている。
【００５４】
第３接続電極１１に、ＦＥＴ１３のゲート電極１６が接続されている。
【００５５】
ＦＥＴ１３と並列に、キャパシタＣ１と第１インダクタＬ１とが直列に接続されたスナバ回路１８が接続されている。具体的には、ＦＥＴ１３のドレイン電極１４（第１接続電極９）とソース電極１５（第２接続電極１０）との間に、キャパシタＣ１と第１インダクタＬ１とが直列に接続されたスナバ回路１８が接続されている。
【００５６】
キャパシタＣ１は、第１キャパシタ電極（第１接続電極９）と第２キャパシタ電極８との間に発生する静電容量によって形成されている。
【００５７】
第１インダクタＬ１は、第２キャパシタ電極８とソース電極１５（第２接続電極１０）とを電気的に接続する、第４接続導体であるビア導体１２ｇによって形成されている。
【００５８】
以上の構造および等価回路からなる電子モジュール１００は、次のような特長を備えている。
【００５９】
電子モジュール１００は、キャパシタＣ１と第１インダクタＬ１とが直列に接続されたスナバ回路１８によって、スイッチングノイズを低減または消滅させることができる。
【００６０】
また、電子モジュール１００は、第２キャパシタ電極８と第２接続電極１０とを接続する第４接続導体を構成するビア導体１２ｇが、磁性体によって作製された磁性体層である基体層１ｇ〜１ｉを貫通しているため、スナバ回路１８を構成する第１インダクタＬ１のインダクタンス値が大きい。
【００６１】
また、電子モジュール１００は、第１接続電極９に、スナバ回路１８を構成するキャパシタＣ１の第１キャパシタ電極の機能をもたせているため、積層基板１の層間に別に第１キャパシタ電極を形成した場合に比べて、高さ寸法が小さい。
【００６２】
また、電子モジュール１００は、第１外部電極２と第１接続電極９とを接続する第１接続導体（第２インダクタＬ２）を構成するビア導体１２ａ、１２ｄ、および、第２外部電極３と第２接続電極１０とを接続する第２接続導体（第３インダクタＬ３）を構成するビア導体１２ｂ、１２ｅが、それぞれ、磁性体によって作製された磁性体層である基体層１ａ〜１ｉを貫通しており、ビーズ素子を構成している。したがって、電子モジュール１００をスイッチング電源などの電子機器に使用すれば、電子機器のスイッチをオンさせた直後に出力波形に重畳する急峻なノイズ波形を、第１接続導体（第２インダクタＬ２）および第２接続導体（第３インダクタＬ３）によって鈍化させることができ、ノイズ波形を低減または消滅させることができる。
【００６３】
また、電子モジュール１００は、第１キャパシタ電極を兼ねる第１接続電極９の面積を、第２接続電極１０の面積よりも大きくし、かつ、第３接続電極１１の面積よりも大きくしているため、スナバ回路１８を構成するキャパシタＣ１の静電容量が大きい。また、電子モジュール１００は、第１キャパシタ電極を兼ねる第１接続電極９の面積が大きいため、ＦＥＴ１３が発生させた熱を、第１接続電極９を経由させて効率的に放熱させることができる。
【００６４】
また、電子モジュール１００を使用すれば、スイッチング素子とスナバ回路とを備えたスイッチング電源などの電子機器を、少ない部品点数で作製することができる。また、電子モジュール１００を使用すれば、スイッチング素子とスナバ回路とを備えたスイッチング電源などの電子機器の基板の面積を小さくすることができる。さらに、電子モジュール１００を使用すれば、スイッチング素子とスナバ回路とを備えたスイッチング電源などの電子機器の製造工程を簡略化させることができる。
【００６５】
［第２実施形態］
図５（Ａ）、（Ｂ）に、第２実施形態にかかるスイッチング電源２００を示す。ただし、図５（Ａ）は、スイッチング電源２００の平面図である。図５（Ｂ）は、スイッチング電源２００の等価回路図である。
【００６６】
スイッチング電源２００は、ＤＣ-ＤＣコンバータである。
【００６７】
スイッチング電源２００は、基板２５を備えている。基板２５の材質は任意であり、セラミック基板であってもよく、樹脂基板であってもよい。また、基板２５は、単層基板であってもよく、積層基板であってもよい。基板２５には、図示を省略するが、所定の外部電極、接続電極、配線が形成されている。
【００６８】
基板２５に、２つの電子モジュール１００Ａ、１００Ｂ、２つのキャパシタＣ２１、Ｃ２２、１つのインダクタＬ２１が実装されている。
【００６９】
２つの電子モジュール１００Ａ、１００Ｂには、それぞれ、上述した第１実施形態にかかる電子モジュール１００を使用している。なお、電子モジュール１００ＡのＦＥＴ１３Ａには、Ｐチャンネル型のＦＥＴを使用している。一方、電子モジュール１００ＢのＦＥＴ１３Ｂには、Ｎチャンネル型のＦＥＴを使用している。
【００７０】
スイッチング電源２００は、図５（Ｂ）に示す等価回路を備えている。すなわち、入力端子ＩＮとグランドとの間に、ＦＥＴ１３Ａを備えた電子モジュール１００Ａと、ＦＥＴ１３Ｂを備えた電子モジュール１００Ｂが接続されている。電子モジュール１００Ａと電子モジュール１００Ｂの接続点が、インダクタＬ２１を介して出力端子ＯＵＴに接続されている。また、入力端子ＩＮが、キャパシタＣ２１を介してグランドに接続されている。出力端子ＯＵＴが、キャパシタＣ２２を介してグランドに接続されている。
【００７１】
スイッチング電源２００は、電子モジュール１００Ａ、１００Ｂに、それぞれ、第１実施形態にかかる電子モジュール１００を使用しているため、それぞれがスナバ回路１８を備えている。したがって、スナバ回路１８によって、ＦＥＴ１３Ａ、１３Ｂが発生させたスイッチングノイズを低減または消滅させることができる。
【００７２】
また、スイッチング電源２００は、スイッチをオンさせた直後に出力波形に重畳する急峻なノイズ波形を、電子モジュール１００Ａ、１００Ｂがそれぞれ備えている第２インダクタＬ２、第３インダクタＬ３によって鈍化させることができ、ノイズ波形を低減または消滅させることができる。
【００７３】
また、スイッチング電源２００は、電子モジュール１００Ａ、１００Ｂに、それぞれ、第１実施形態にかかる電子モジュール１００を使用しているため、部品点数が少ない。また、基板２５の面積を小さくすること可能である。さらに、製造工程が簡略化されている。
【００７４】
［第３実施形態］
図６に、第３実施形態にかかる電子モジュール３００を示す。ただし、図６は、電子モジュール３００の分解斜視図であり、積層基板１からＦＥＴ３３を取り外した状態を示している。
【００７５】
第３実施形態にかかる電子モジュール３００は、第１実施形態にかかる電子モジュール１００の構成の一部に変更を加えた。具体的には、電子モジュール１００では、積層基板１の第１接続電極９にＦＥＴ１３のドレイン電極１４を接続し、積層基板１の第２接続電極１０にＦＥＴ１３のソース電極１５を接続し、積層基板１の第３接続電極１１にＦＥＴ１３のゲート電極１６を接続していた。電子モジュール３００ではこれに変更を加え、ＦＥＴ１３と端子電極の配置が異なるＦＥＴ３３を使用し、積層基板１の第１接続電極９にＦＥＴ３３のソース電極３５を接続し、積層基板１の第２接続電極１０にＦＥＴ３３のドレイン電極３４を接続し、積層基板１の第３接続電極１１にＦＥＴ３３のゲート電極３６を接続した。電子モジュール３００の他の構成は、電子モジュール１００と同じにした。
【００７６】
このように、第１キャパシタ電極を兼ねる第１接続電極９にＦＥＴ３３のソース電極３５を接続し、第２接続電極１０にＦＥＴ３３のドレイン電極３４を接続するようにしてもよい。
【００７７】
［第４実施形態］
図７（Ａ）、（Ｂ）、図８に、第４実施形態にかかる電子モジュール４００を示す。ただし、図７（Ａ）は、電子モジュール４００の分解斜視図である。図７（Ｂ）は、電子モジュール４００の断面図であり、図７（Ａ）に一点鎖線で示すＹ−Ｙ部分を示している。図８は、電子モジュール４００の等価回路図である。
【００７８】
第４実施形態にかかる電子モジュール４００は、第１実施形態にかかる電子モジュール１００の構成の一部に変更を加えた。具体的には、電子モジュール１００では、第３外部電極４と第３接続電極１１とを接続する第３接続導体を、積層基板１の内部に形成されたビア導体１２ｃ、第３中継電極７、ビア導体１２ｆを接続する導電経路によって構成していた。電子モジュール４００ではこれに変更を加え、第３外部電極４と第３接続電極１１とを接続する第３接続導体を、積層基板１の側面に形成した配線４１によって構成した。電子モジュール４００の他の構成は、電子モジュール１００と同じにした。
【００７９】
電子モジュール１００では、第３接続導体を構成するビア導体１２ｃ、１２ｆが、磁性体層である基体層１ａ〜１ｉを貫通しており、ビーズ素子を構成していた。そのため、電子モジュール１００では、図４に示すように、第３外部電極４と第３接続電極１１との間に、第４インダクタＬ４が形成されていた。これに対し、電子モジュール４００では、第３接続導体を構成する配線４１を積層基板１の側面に形成することによって、第３接続導体が不所望なインダクタンス成分をできるだけ持たないようにしている。それでも第３接続導体は不可避的に僅かなインダクタンス成分を持ってしまうが、意図的に持たせたものではないため、図８においては、第３外部電極４と第３接続電極１１との間にインダクタを記載していない。
【００８０】
第３接続導体にはＦＥＴ１３を制御する制御信号が伝送されるが、電子モジュール１００のように、第３接続導体に第４インダクタＬ４（ビーズ素子）が形成されていると、第３接続導体に伝送される制御信号が鈍化されてしまうという問題があった。これに対し、電子モジュール４００は、第３接続導体にビーズ素子が形成されていないため、第３接続導体に伝送される制御信号の鈍化が抑制されている。
【００８１】
［第５実施形態］
図９に、第５実施形態にかかる電子モジュール５００を示す。ただし、図９は、電子モジュール５００の断面図である。
【００８２】
第５実施形態にかかる電子モジュール５００は、第１実施形態にかかる電子モジュール１００の構成の一部に変更を加えた。具体的には、電子モジュール１００では、スナバ回路１８を構成する第１インダクタＬ１を、第２キャパシタ電極８と第２接続電極１０とを接続する、３層の基体層（磁性体層）１ｇ〜１ｉを貫通したビア導体１２ｇによって形成していた。電子モジュール５００ではこれに変更を加え、基体層１ｂの上側主面（あるいは基体層１ｃの下側主面）に第４中継電極５１を形成し、第２キャパシタ電極８と第４中継電極５１とを４層の基体層（磁性体層）１ｃ〜１ｆを貫通したビア導体５２ａで接続し、第４中継電極５１と第２接続電極１０とを７層の基体層（磁性体層）１ｃ〜１ｉを貫通したビア導体５２ｂで接続した。電子モジュール５００の他の構成は、電子モジュール１００と同じにした。
【００８３】
電子モジュール１００では、スナバ回路１８を構成する第１インダクタＬ１を３層の基体層（磁性体層）１ｇ〜１ｉを貫通するビア導体１２ｇで形成していたが、電子モジュール５００では、第１インダクタＬ１を合計１１層の基体層（磁性体層）１ｃ〜１ｆ、１ｃ〜１ｉを貫通する２本のビア導体５２ａ、５２ｂで形成しているため、第１インダクタＬ１の導電経路が長くなっており、第１インダクタＬ１のインダクタンス値が大きくなっている。したがって、第１インダクタＬ１として大きいインダクタンス値が必要な場合に有効である。
【００８４】
［第６実施形態］
図１０に、第６実施形態にかかる電子モジュール６００を示す。ただし、図１０は、電子モジュール６００の断面図である。
【００８５】
第６実施形態にかかる電子モジュール６００は、第５実施形態にかかる電子モジュール５００の構成に更に変更を加えた。具体的には、電子モジュール５００では、積層基板１を、磁性体によって作製された磁性体層である９層の基体層１ａ〜１ｉを積層して形成していた。電子モジュール６００ではこれに変更を加え、上側の３層分の基体層を、誘電体によって作製された誘電体層である基体層６１ｇ〜６１ｉに置換えた。電子モジュール６００の他の構成は、電子モジュール５００と同じにした。
【００８６】
電子モジュール６００は、スナバ回路１８を構成するキャパシタＣ１を構成する第１キャパシタ電極（第１接続電極９）と第２キャパシタ電極８との間に、誘電率が大きい誘電体層である基体層６１ｇ〜６１ｉが設けられているため、キャパシタＣ１の静電容量値が大きくなっている。
【００８７】
［第７実施形態］
図１１に、第７実施形態にかかる電子モジュール７００を示す。ただし、図１１は、電子モジュール７００の断面図である。
【００８８】
第７実施形態にかかる電子モジュール７００は、第１実施形態にかかる電子モジュール１００の構成に変更を加えた。具体的には、電子モジュール１００では、積層基板１を、９層の基体層（磁性体層）１ａ〜１ｉを積層して形成していた。電子モジュール７００ではこれに変更を加え、上側の３層分の基体層（磁性体層）７１ｇ〜７１ｉのそれぞれの中央部分に切欠きを設け、それらの切欠きに誘電体７２を充填して誘電体層を形成した。誘電体７２は、グリーンシートを積層して未焼成の積層基板１を作製する際に、基体層７１ｇ〜７１ｉに該当するグリーンシートに切欠きを設けておき、グリーンシートを積層した後に、それらの切欠きに誘電体材料を充填することによって形成することができる。電子モジュール７００の他の構成は、電子モジュール１００と同じにした。
【００８９】
電子モジュール７００も、第１キャパシタ電極（第１接続電極９）と第２キャパシタ電極８との間に誘電体７２が設けられているため、スナバ回路１８を構成するキャパシタＣ１の静電容量値が大きくなっている。
【００９０】
［第８実施形態］
図１２、図１３に、第８実施形態にかかる電子モジュール８００を示す。ただし、図１２は、電子モジュール８００の分解斜視図である。図１３は、電子モジュール８００の等価回路図である。
【００９１】
第８実施形態にかかる電子モジュール８００は、第１実施形態にかかる電子モジュール１００の構成の一部に変更を加えた。具体的には、電子モジュール１００では、基体層１ｆの上側主面に第２キャパシタ電極８を形成し、基体層１ｉの上側主面に第１キャパシタ電極（第１接続電極９）を形成し、第２キャパシタ電極８と第２接続電極１０をビア導体１２ｇによって接続していた。電子モジュール８００ではこれに変更を加え、基体層１ｆの上側主面に、第２キャパシタ電極８に代えて、第２キャパシタ電極８２、第４キャパシタ電極８４、第６キャパシタ電極８６を形成し、基体層１ｉの上側主面に、第１キャパシタ電極（第１接続電極９）に代えて、第１キャパシタ電極（第１接続電極８１）、第３キャパシタ電極８３、第５キャパシタ電極８５を形成し、第２キャパシタ電極８２と第３キャパシタ電極８３とを基体層１ｇ〜１ｉを貫通して形成されたビア導体８７ａで接続し、第３キャパシタ電極８３と第４キャパシタ電極８４とを基体層１ｇ〜１ｉを貫通して形成されたビア導体８７ｂで接続し、第６キャパシタ電極８６と第２接続電極１０とを基体層１ｇ〜１ｉを貫通して形成されたビア導体８７ｃによって接続した。電子モジュール８００の他の構成は、電子モジュール１００と同じにした。
【００９２】
なお、電子モジュール８００においては、ＦＥＴ１３のドレイン電極１４は、第１キャパシタ電極（第１接続電極８１）にのみ接続され、第３キャパシタ電極８３および第５キャパシタ電極８５には接続されない。ドレイン電極１４は、第３キャパシタ電極８３および第５キャパシタ電極８５と接触しないように、ＦＥＴ１３の下側主面に形成されている。
【００９３】
電子モジュール８００は、図１３に示す等価回路を備えている。具体的には、電子モジュール８００は、第１キャパシタ電極（第１接続電極８１）と第２キャパシタ電極８２との間に発生する静電容量によってキャパシタＣ８１が形成され、第３キャパシタ電極８３と第４キャパシタ電極８４との間に発生する静電容量によってキャパシタＣ８２が形成され、第５キャパシタ電極８５と第６キャパシタ電極８６との間に発生する静電容量によってキャパシタＣ８３が形成されている。また、電子モジュール８００は、ビア導体８７ａによってインダクタＬ８１が形成され、ビア導体８７ｂによってインダクタＬ８２が形成され、ビア導体８７ｃによってインダクタＬ８３が形成されている。そして、電子モジュール８００は、キャパシタＣ８１、インダクタＬ８１、キャパシタＣ８２、インダクタＬ８２、キャパシタＣ８３、インダクタＬ８３が直列に接続されて、スナバ回路８８が形成されている。
【００９４】
なお、電子モジュール８００は、第２キャパシタ電極８２と第２接続電極１０とを接続する第４接続導体が、インダクタＬ８１、キャパシタＣ８２、インダクタＬ８２、キャパシタＣ８３、インダクタＬ８３によって形成されていると考えることができる。
【００９５】
このように、スナバ回路は、キャパシタ電極や接続電極やビア導体の数や形状や形成位置を変更することにより、所望の特性を備えたものに調整することができる。
【００９６】
以上、第１実施形態にかかる電子モジュール１００、第２実施形態にかかるスイッチング電源２００、第３実施形態〜第８実施形態にかかる電子モジュール３００、４００、５００、６００、７００、８００について説明した。しかしながら、本発明が上述した内容に限定されることはなく、発明の趣旨に沿って、種々の変更をなすことができる。
【００９７】
たとえば、電子モジュール１００、３００、４００、５００、６００、７００、８００では、スイッチング素子にＦＥＴ１３、３３を使用したが、スイッチング素子はＦＥＴには限られず、バイポーラトランジスタなどの他のスイッチング素子を使用してもよい。
【００９８】
また、電子モジュール５００、６００では、第２キャパシタ電極８と第２接続電極１０を接続する第４接続導体を長くして、スナバ回路１８を構成する第１インダクタＬ１のインダクタンス値を大きくするために、基体層１ｆの上側主面に第４中継電極５１を設け、第２キャパシタ電極８と第４中継電極５１をビア導体５２ａで接続し、第４中継電極５１と第２接続電極１０をビア導体５２ｂで接続した。しかしながら、第４接続導体を長くする方法はこの方法には限られず、この方法に代えて、あるいは、この方法に加えて、積層基板１の層間に平面方向に延びる導体線路を設け、その導体線路を第４接続導体の一部分とすることによって、第４接続導体を長くするようにしてもよい。
【００９９】
また、スイッチング電源２００は、ＤＣ-ＤＣコンバータであったが、スイッチング電源の種類はＤＣ-ＤＣコンバータには限られず、ＡＣ-ＤＣコンバータなど、他の種類のスイッチング電源であってもよい。
【符号の説明】
【０１００】
１・・・積層基板
１ａ〜１ｉ、７１ｇ〜７１ｉ、８７ａ〜８７ｃ・・・基体層（磁性体層）
６１ｇ〜６１ｉ・・・基体層（誘電体層）
２・・・第１外部電極
３・・・第２外部電極
４・・・第３外部電極
５・・・第１中継電極
６・・・第２中継電極
７・・・第３中継電極
８・・・第２キャパシタ電極
９・・・第１接続電極（第１キャパシタ電極）
１０・・・第２接続電極
１１・・・第３接続電極
１２ａ、１２ｄ・・・ビア導体（第１接続導体）
１２ｂ、１２ｅ・・・ビア導体（第２接続導体）
１２ｃ、１２ｆ・・・ビア導体（第３接続導体）
１２ｇ、５２ａ、５２ｂ、８７ａ、８７ｂ、８７ｃ・・・ビア導体（第４接続導体）
１３、１３Ａ、１３Ｂ、３３・・・ＦＥＴ
１４、３４・・・ドレイン電極
１５、３５・・・ソース電極
１６、３６・・・ゲート電極
１７・・・はんだ
１８、８８・・・スナバ回路
２５・・・基板
４１・・・配線（第３接続導体）
５１・・・第４中継電極
７２・・・誘電体
８１・・・第１接続電極（第１キャパシタ電極）
８２・・・第２キャパシタ電極
８３・・・第３キャパシタ電極
８４・・・第４キャパシタ電極
８５・・・第５キャパシタ電極
８６・・・第６キャパシタ電極
【図１】
2019244658.tif 000003
【図２】
2019244658.tif 000004
【図３】
2019244658.tif 000005
【図４】
2019244658.tif 000006
【図５】
2019244658.tif 000007
【図６】
2019244658.tif 000008
【図７】
2019244658.tif 000009
【図８】
2019244658.tif 000010
【図９】
2019244658.tif 000011
【図１０】
2019244658.tif 000012
【図１１】
2019244658.tif 000013
【図１２】
2019244658.tif 000014
【図１３】
2019244658.tif 000015
【図１４】
2019244658.tif 000016
【手続補正書】
【提出日】令和1年11月19日(2019.11.19)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００９８
【補正方法】変更
【補正の内容】
【００９８】
また、電子モジュール５００、６００では、第２キャパシタ電極８と第２接続電極１０を接続する第４接続導体を長くして、スナバ回路１８を構成する第１インダクタＬ１のインダクタンス値を大きくするために、基体層１ｂの上側主面に第４中継電極５１を設け、第２キャパシタ電極８と第４中継電極５１をビア導体５２ａで接続し、第４中継電極５１と第２接続電極１０をビア導体５２ｂで接続した。しかしながら、第４接続導体を長くする方法はこの方法には限られず、この方法に代えて、あるいは、この方法に加えて、積層基板１の層間に平面方向に延びる導体線路を設け、その導体線路を第４接続導体の一部分とすることによって、第４接続導体を長くするようにしてもよい。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０１００
【補正方法】変更
【補正の内容】
【０１００】
１・・・積層基板
１ａ〜１ｉ、７１ｇ〜７１ｉ・・・基体層（磁性体層）
６１ｇ〜６１ｉ・・・基体層（誘電体層）
２・・・第１外部電極
３・・・第２外部電極
４・・・第３外部電極
５・・・第１中継電極
６・・・第２中継電極
７・・・第３中継電極
８・・・第２キャパシタ電極
９・・・第１接続電極（第１キャパシタ電極）
１０・・・第２接続電極
１１・・・第３接続電極
１２ａ、１２ｄ・・・ビア導体（第１接続導体）
１２ｂ、１２ｅ・・・ビア導体（第２接続導体）
１２ｃ、１２ｆ・・・ビア導体（第３接続導体）
１２ｇ、５２ａ、５２ｂ、８７ａ、８７ｂ、８７ｃ・・・ビア導体（第４接続導体）
１３、１３Ａ、１３Ｂ、３３・・・ＦＥＴ
１４、３４・・・ドレイン電極
１５、３５・・・ソース電極
１６、３６・・・ゲート電極
１７・・・はんだ
１８、８８・・・スナバ回路
２５・・・基板
４１・・・配線（第３接続導体）
５１・・・第４中継電極
７２・・・誘電体
８１・・・第１接続電極（第１キャパシタ電極）
８２・・・第２キャパシタ電極
８３・・・第３キャパシタ電極
８４・・・第４キャパシタ電極
８５・・・第５キャパシタ電極
８６・・・第６キャパシタ電極
【国際調査報告】
2019244658.tif 000017
2019244658.tif 000018