(57)【要約】  第１の抵抗（１１）〜第４の抵抗（１４）と第１のキャパシタ（２１）〜第４のキャパシタ（２４）をリング状に直列接続する。第１の抵抗（１１）〜第４の抵抗（１４）と第１のキャパシタ（２１）〜第４のキャパシタ（２４）の直列接続点に第１の出力端子（４１）〜第４の出力端子（４４）を、第４のキャパシタ（２４）と第１の抵抗（１１）の直列接続点に第１の入力端子（３１）を、第２のキャパシタ（２２）と第３の抵抗（１３）の直列接続点に第２の入力端子（３２）を接続する。また、第１のキャパシタ（２１）と第２の抵抗（１２）の直列接続点と、第３のキャパシタ（２３）と第４の抵抗（１４）の直列接続点との間に第５の抵抗（１５）を接続する。
2019202686.tif 000002
【特許請求の範囲】
【請求項１】
第１の抵抗と第１のリアクタンス素子と第２の抵抗と第２のリアクタンス素子と第３の抵抗と第３のリアクタンス素子と第４の抵抗と第４のリアクタンス素子とをリング状に直列接続すると共に、前記第１のリアクタンス素子と前記第２の抵抗の直列接続点と、前記第３のリアクタンス素子と前記第４の抵抗の直列接続点との間に第５の抵抗を接続し、
かつ、
前記第１の抵抗と前記第１のリアクタンス素子の直列接続点に第１の出力端子を接続し、
前記第２の抵抗と前記第２のリアクタンス素子の直列接続点に第２の出力端子を接続し、
前記第３の抵抗と前記第３のリアクタンス素子の直列接続点に第３の出力端子を接続し、
前記第４の抵抗と前記第４のリアクタンス素子の直列接続点に第４の出力端子を接続し、
前記第４のリアクタンス素子と前記第１の抵抗の直列接続点に第１の入力端子を接続し、
前記第２のリアクタンス素子と前記第３の抵抗の直列接続点に第２の入力端子を接続したことを特徴とするポリフェーズフィルタ。
【請求項２】
第１の抵抗と第１のリアクタンス素子と第２の抵抗と第２のリアクタンス素子と第３の抵抗と第３のリアクタンス素子と第４の抵抗と第４のリアクタンス素子とをリング状に直列接続すると共に、前記第２の抵抗と前記第２のリアクタンス素子の直列接続点と、前記第４の抵抗と前記第４のリアクタンス素子の直列接続点との間に第５の抵抗を接続し、
かつ、
前記第４のリアクタンス素子と前記第１の抵抗の直列接続点に第１の出力端子を接続し、
前記第１のリアクタンス素子と前記第２の抵抗の直列接続点に第２の出力端子を接続し、
前記第２のリアクタンス素子と前記第３の抵抗の直列接続点に第３の出力端子を接続し、
前記第３のリアクタンス素子と前記第４の抵抗の直列接続点に第４の出力端子を接続し、
前記第１の抵抗と前記第１のリアクタンス素子の直列接続点に第１の入力端子を接続し、
前記第３の抵抗と前記第３のリアクタンス素子の直列接続点に第２の入力端子を接続したことを特徴とするポリフェーズフィルタ。
【請求項３】
前記第１から第４のリアクタンス素子は、キャパシタであることを特徴とする請求項１または請求項２記載のポリフェーズフィルタ。
【請求項４】
前記第１から第４のリアクタンス素子は、インダクタであることを特徴とする請求項１または請求項２記載のポリフェーズフィルタ。
【請求項５】
前記第１から第４のリアクタンス素子は、伝送線路であることを特徴とする請求項１または請求項２記載のポリフェーズフィルタ。
【請求項６】
前記第１から第４の抵抗は、トランジスタのドレイン・ソース間抵抗であり、前記第１から第４のリアクタンス素子は、トランジスタのゲート・ソース間容量であることを特徴とする請求項１または請求項２記載のポリフェーズフィルタ。
【請求項７】
前記第５の抵抗は、第１の入力端子と第２の入力端子間のインピーダンスと絶対値が等しいことを特徴とする請求項１または請求項２に記載のポリフェーズフィルタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＲＣ型のポリフェーズフィルタに関するものである。
【背景技術】
【０００２】
ポリフェーズフィルタとして、ＲＣ型ポリフェーズフィルタがある。従来のＲＣ型ポリフェーズフィルタは、抵抗ＲとキャパシタＣが交互に直列に接続され、４つの抵抗と４つのキャパシタとでリング状に回路を構成し、第１及び第２の入力端子と第１〜第４の出力端子を備えていた（例えば、特許文献１参照）。このようなポリフェーズフィルタは、第１の入力端子と第２の入力端子から差動入力された所定の周波数は、第１から第４の出力端子から直交差動の所定の周波数が出力される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２０１３−５０９０９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来のポリフェーズフィルタは、非対称な回路構成のため、第１から第４の出力端子へ出力される電圧及び電流がアンバランスとなり、インピーダンスのばらつき、振幅誤差又は位相誤差が生じてしまう問題があった。【０００５】
この発明は上記のような課題を解決するためになされたもので、インピーダンスのばらつき、振幅誤差及び位相誤差が抑圧された出力を得ることのできるポリフェーズフィルタを提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明に係るポリフェーズフィルタは、第１の抵抗と第１のリアクタンス素子と第２の抵抗と第２のリアクタンス素子と第３の抵抗と第３のリアクタンス素子と第４の抵抗と第４のリアクタンス素子とをリング状に直列接続すると共に、第１のリアクタンス素子と第２の抵抗の直列接続点と、第３のリアクタンス素子と第４の抵抗の直列接続点との間に第５の抵抗を接続し、かつ、第１の抵抗と第１のリアクタンス素子の直列接続点に第１の出力端子を接続し、第２の抵抗と第２のリアクタンス素子の直列接続点に第２の出力端子を接続し、第３の抵抗と第３のリアクタンス素子の直列接続点に第３の出力端子を接続し、第４の抵抗と第４のリアクタンス素子の直列接続点に第４の出力端子を接続し、第４のリアクタンス素子と第１の抵抗の直列接続点に第１の入力端子を接続し、第２のリアクタンス素子と第３の抵抗の直列接続点に第２の入力端子を接続したものである。ただし、ここで言うリング状とは円形のみを示すわけではなく、形状に関わらず電流が還流できる経路を形成する回路である。
【発明の効果】
【０００７】
この発明のポリフェーズフィルタは、４つずつの抵抗とリアクタンス素子が交互に直列接続され、リング状の回路を構成し、第１〜第４の抵抗と第１〜第４のリアクタンス素子の直列接続点に第１〜第４の出力端子を、第４のリアクタンス素子と第１の抵抗との直列接続点に第１の入力端子を、第２のリアクタンス素子と第３の抵抗との直列接続点に第２の入力端子を接続する。また、第１のリアクタンス素子と第２の抵抗の直列接続点と、第３のリアクタンス素子と第４の抵抗の直列接続点との間に第５の抵抗を接続したものである。これにより、回路の対称性が改善され、インピーダンスのばらつき、振幅誤差及び位相誤差の抑圧が可能となる。
【図面の簡単な説明】
【０００８】
【図１】この発明の実施の形態１によるポリフェーズフィルタを示す構成図である。
【図２】この発明の実施の形態２によるポリフェーズフィルタを示す構成図である。
【図３】この発明の実施の形態３によるポリフェーズフィルタを示す構成図である。
【図４】この発明の実施の形態４によるポリフェーズフィルタを示す構成図である。
【図５】この発明の実施の形態４によるポリフェーズフィルタのトランジスタの等価回路図である。
【発明を実施するための形態】
【０００９】
以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態１．
図１は、本実施の形態によるポリフェーズフィルタを示す構成図である。
図１に示すポリフェーズフィルタは、抵抗とリアクタンス素子であるキャパシタが交互に直列に接続されてリング状の回路を形成し、抵抗とキャパシタの接続点に入力端子と出力端子を備える。具体的には、第１の抵抗１１、第２の抵抗１２、第３の抵抗１３、第４の抵抗１４、第５の抵抗１５、第１のキャパシタ２１、第２のキャパシタ２２、第３のキャパシタ２３、第４のキャパシタ２４、第１の入力端子３１、第２の入力端子３２、第１の出力端子４１、第２の出力端子４２、第３の出力端子４３、第４の出力端子４４を備える。ただし、ここで言うリング状とは円のみを示すわけではなく、角がある形状（図１における第１の抵抗１１、第１のキャパシタ２１、第２の抵抗１２、第２のキャパシタ２２、第３の抵抗１３、第３のキャパシタ２３、第４の抵抗１４、及び第４のキャパシタ２４からなる配置形状）も含む。
【００１０】
第１の抵抗１１と第４のキャパシタ２４との直列接続点１０１に第１の入力端子３１が接続され、第３の抵抗１３と第２のキャパシタ２２との直列接続点１０３に第２の入力端子３２が接続される。第１の抵抗１１と第１のキャパシタ２１との直列接続点２０１に第１の出力端子４１が接続され、第２の抵抗１２と第２のキャパシタ２２との直列接続点２０２に第２の出力端子４２が接続され、第３の抵抗１３と第３のキャパシタ２３との直列接続点２０３に第３の出力端子４３が接続され、第４の抵抗１４と第４のキャパシタ２４との直列接続点２０４に第４の出力端子４４が接続される。第１のキャパシタ２１と第２の抵抗１２との直列接続点１０２に第５の抵抗１５の一端が、第３のキャパシタ２３と第４の抵抗１４との直列接続点１０４に第５の抵抗１５の他端が接続される。第１の抵抗１１〜第４の抵抗１４と第１のキャパシタ２１〜第４のキャパシタ２４のそれぞれのインピーダンスの絶対値は所定の周波数で第１の入力端子３１のインピーダンスと同一である。
【００１１】
次に実施の形態１のポリフェーズフィルタの動作について説明する。
第１の入力端子３１から入力された電波は第１の抵抗１１と第４のキャパシタ２４との直列接続点１０１に入力され、第１の入力端子３１から入力された電波と差動関係にある第２の入力端子３２から入力された電波は第３の抵抗１３と第２のキャパシタ２２との直列接続点１０３に入力される。図中、Ｉｉ１は第１の入力端子３１の入力電流、Ｉｉ３は第２の入力端子３２の入力電流、Ｖｉ１は第１の入力端子３１の入力電圧、Ｖｉ３は第２の入力端子３２の入力電圧を示す。
【００１２】
第１の出力端子４１は、第１のキャパシタ２１を介して第２の出力端子４２と、第２の出力端子４２は第２のキャパシタ２２を介して第３の出力端子４３と、第３の出力端子４３は第３のキャパシタ２３を介して第４の出力端子４４と、第４の出力端子４４は第４のキャパシタ２４を介して第１の出力端子４１と接続されているため、各出力端子４１，４２，４３，４４の出力は９０度ずつ位相が異なる。キャパシタと出力端子との間の抵抗は移相量に寄与しない。従って、直交差動（例えば、０°、−９０°、−１８０°、−２７０°）の出力が得られる。図中、ＩＲ１は第１の抵抗１１を流れる電流、Vｏ１，Ｉｏ１は第１の出力端子４１の出力電圧と出力電流を示す。同様に、ＩＲ２は第２の抵抗１２を流れる電流、Vｏ２，Ｉｏ２は第２の出力端子４２の出力電圧と出力電流、ＩＲ３は第３の抵抗１３を流れる電流、Vｏ３，Ｉｏ３は第３の出力端子４３の出力電圧と出力電流、ＩＲ４は第４の抵抗１４を流れる電流、Vｏ４，Ｉｏ４は第４の出力端子４４の出力電圧と出力電流を示している。また、ＩC１〜ＩC４は、それぞれ第１のキャパシタ２１〜第４のキャパシタ２４を流れる電流、Ｖｉ２，Ｖｉ４は、それぞれ直列接続点１０２及び直列接続点１０４の電圧、ＩＲ５は、第５の抵抗１５を流れる電流を示す。
【００１３】
振幅に関しては、第４のキャパシタ２４を流れる電流ＩC４は第１の入力端子３１に流れる電流Ｉｉ１と合流して第１の抵抗１１を流れ、第１の抵抗１１を流れる電流ＩＲ１が第１の出力端子４１と第１のキャパシタ２１に分配される。第１のキャパシタ２１を流れる電流ＩC１は第５の抵抗１５に流れる電流ＩＲ５と合流して第２の抵抗１２を流れ、第２の抵抗１２を流れる電流ＩＲ２が第２の出力端子４２と第２のキャパシタ２２に分配される。第５の抵抗１５がない場合は第２の抵抗１２に流れる電流ＩＲ２は第１のキャパシタ２１を流れる電流ＩC１（＜ＩＲ１）のみを含むことになり、第１の抵抗１１を流れる電流ＩＲ１とバランスがとれた電流とはならない。
【００１４】
また、第２のキャパシタ２２に流れる電流ＩC２は第２の入力端子３２に流れる電流Ｉｉ３（第１の入力端子３１と逆相の関係）と第３の抵抗１３に分配され、第３の抵抗１３を流れる電流ＩＲ３が第３の出力端子４３と第３のキャパシタ２３に分配される。第３のキャパシタ２３に流れる電流ＩC３は第５の抵抗１５と第４の抵抗１４に分配され、第４の抵抗１４に流れる電流ＩＲ４は第４の出力端子４４と第４のキャパシタ２４に分配される。第５の抵抗１５がない場合は第４の抵抗１４に流れる電流ＩＲ４は第３のキャパシタ２３を流れる電流ＩＣ３（＜ＩＲ３）のみを含むことになり、第３の抵抗１３を流れる電流ＩＲ３とバランスがとれた電流とはならない。
これらより、第５の抵抗１５を備えることで対称性の高い電圧及び電流関係が形成される。インピーダンスは電圧と電流の比であるから、電圧と電流のバランスが良いことにより、インピーダンスが等しくなり、インピーダンス整合のずれを解消できるようになる。また、電圧と電流のバランスが取れているため、振幅誤差及び位相誤差が抑圧される。また、振幅誤差はベクトル合成を考えると位相誤差の要因となることから、振幅誤差を抑えることは位相誤差を抑えることにもなる。
【００１５】
また、第１の抵抗１１〜第４の抵抗１４の抵抗値を、第１の入力端子３１、第２の入力端子３２及び第１の出力端子４１〜第４の出力端子４４のインピーダンスと等しくし、第５の抵抗１５の抵抗値を第１の入力端子３１のインピーダンスの２倍（第１の入力端子３１と第２の入力端子３２間の負荷インピーダンスと絶対値が等しい）とすることで、原理的に全ての入出力端子でインピーダンス整合を取ることができ、振幅誤差及び位相誤差をゼロとすることができる。例えば、第１の入力端子３１及び第２の入力端子３２の負荷インピーダンスがそれぞれ５０Ωのとき、第１の入力端子３１と第２の入力端子３２との間のインピーダンスは１００Ωであり、第１の出力端子４１〜第４の出力端子４４及び第１の抵抗１１〜第４の抵抗１４の抵抗値はそれぞれ５０Ωであり、第５の抵抗１５の抵抗値は１００Ωである。また、第１のキャパシタ２１〜第４のキャパシタ２４のそれぞれのインピーダンスの絶対値は５０Ωである。このとき、入出力のインピーダンス整合を完全にとることが可能となり、反射による電力損失を抑圧することができる。第５の抵抗１５がない場合は完全なインピーダンス整合はとれず、電力損失が生じてしまう。
【００１６】
以上説明したように実施の形態１のポリフェーズフィルタによれば、第１の抵抗と第１のリアクタンス素子と第２の抵抗と第２のリアクタンス素子と第３の抵抗と第３のリアクタンス素子と第４の抵抗と第４のリアクタンス素子とをリング状に直列接続すると共に、第１のリアクタンス素子と第２の抵抗の直列接続点と、第３のリアクタンス素子と第４の抵抗の直列接続点との間に第５の抵抗を接続し、かつ、第１の抵抗と第１のリアクタンス素子の直列接続点に第１の出力端子を接続し、第２の抵抗と第２のリアクタンス素子の直列接続点に第２の出力端子を接続し、第３の抵抗と第３のリアクタンス素子の直列接続点に第３の出力端子を接続し、第４の抵抗と第４のリアクタンス素子の直列接続点に第４の出力端子を接続し、第４のリアクタンス素子と第１の抵抗の直列接続点に第１の入力端子を接続し、第２のリアクタンス素子と第３の抵抗の直列接続点に第２の入力端子を接続したので、インピーダンスのばらつきを抑圧でき、かつ、振幅誤差と位相誤差が抑圧された出力を得ることができる。
【００１７】
また、実施の形態１のポリフェーズフィルタによれば、第１から第４のリアクタンス素子は、キャパシタであるようにしたので、ポリフェーズフィルタを容易に実現することができる。
【００１８】
また、実施の形態１のポリフェーズフィルタによれば、第５の抵抗は、第１の入力端子と第２の入力端子間のインピーダンスと絶対値が等しいようにしたので、入出力のインピーダンス整合が完全にとれ、反射による電力損失を抑圧することができ、振幅誤差と位相誤差が抑圧された出力を得ることができる。
【００１９】
実施の形態２．
図２は、実施の形態２によるポリフェーズフィルタを示す構成図である。
図２に示すポリフェーズフィルタは、抵抗とキャパシタが交互に直列に接続されてリング状の回路を形成し、抵抗とキャパシタの接続点に入力端子と出力端子を備えるのは図１に示した実施の形態１と同様であるが、抵抗とキャパシタの接続方法が異なる。具体的には、第１の抵抗１１と第１のキャパシタ２１との直列接続点３０１に第１の入力端子３１が接続され、第３の抵抗１３と第３のキャパシタ２３との直列接続点３０３に第２の入力端子３２が接続される。また、第１の抵抗１１と第４のキャパシタ２４との直列接続点４０１に第１の出力端子４１が接続され、第２の抵抗１２と第１のキャパシタ２１との直列接続点４０２に第２の出力端子４２が接続され、第３の抵抗１３と第２のキャパシタ２２との直列接続点４０３に第３の出力端子４３が接続され、第４の抵抗１４と第３のキャパシタ２３との直列接続点４０４に第４の出力端子４４が接続される。さらに、第２のキャパシタ２２と第２の抵抗１２との直列接続点３０２に第５の抵抗１５の一端が、第４のキャパシタ２４と第４の抵抗１４との直列接続点３０４に第５の抵抗１５の他端が接続される。第１の抵抗１１〜第４の抵抗１４と、第１のキャパシタ２１〜第４のキャパシタ２４のインピーダンスの絶対値は所定の周波数で第１の入力端子３１及び第２の入力端子３２のインピーダンスと同一である。ただし、ここで言うリング状とは円のみを示すわけではなく、角がある形状（図２における第１の抵抗１１、第１のキャパシタ２１、第２の抵抗１２、第２のキャパシタ２２、第３の抵抗１３、第３のキャパシタ２３、第４の抵抗１４、及び第４のキャパシタ２４からなる配置形状）も含む。
【００２０】
次に、実施の形態２のポリフェーズフィルタの動作について説明する。
第１の入力端子３１から入力された電波は第１の抵抗１１と第１のキャパシタ２１との直列接続点３０１に入力され、第１の入力端子３１から入力された電波と差動関係にある第２の入力端子３２から入力された電波は第３の抵抗１３と第３のキャパシタ２３との直列接続点３０３に入力される。第１の出力端子４１は、第１のキャパシタ２１を介して第２の出力端子４２と、第２の出力端子４２は第２のキャパシタ２２を介して第３の出力端子４３と、第３の出力端子４３は第３のキャパシタ２３を介して第４の出力端子４４と、第４の出力端子４４は第４のキャパシタ２４を介して第１の出力端子４１と接続されている。このため、各出力端子４１、４２、４３、４４の出力は９０度ずつ位相が異なる。キャパシタと出力端子との間の抵抗は移相量に寄与しない。従って、直交差動（例えば、０°、−９０°、−１８０°、−２７０°）の出力が得られる。
【００２１】
振幅に関しては、第１のキャパシタ２１を流れる電流は第１の入力端子３１に流れる電流と合わさり第１の抵抗１１を流れ、第１の抵抗１１を流れる電流が第１の出力端子４１と第４のキャパシタ２４に分配される。第２のキャパシタ２２を流れる電流は第５の抵抗１５に流れる電流と合わさり第２の抵抗１２を流れ、第２の抵抗１２を流れる電流が第２の出力端子４２と第１のキャパシタ２１に分配される。第５の抵抗１５がない場合は第２の抵抗１２に流れる電流は第２のキャパシタ２２を流れる電流のみを含むことになり、第１の抵抗１１を流れる電流とバランスがとれた電流とはならない。
また、第３のキャパシタ２３に流れる電流は第２の入力端子３２に流れる電流（第１の入力端子３１と逆相の関係）と第３の抵抗１３に分配され、第３の抵抗１３を流れる電流が第３の出力端子４３と第２のキャパシタ２２に分配される。第４のキャパシタ２４に流れる電流は第５の抵抗１５と第４の抵抗１４に分配され、第４の抵抗１４に流れる電流は第４の出力端子４４と第３のキャパシタ２３に分配される。第５の抵抗１５がない場合は第４の抵抗１４に流れる電流は第４のキャパシタ２４を流れる電流のみを含むことになり、第３の抵抗１３を流れる電流とバランスがとれた電流とはならない。
これらより、第５の抵抗１５を備えることで、対称性の高い電圧及び電流関係が形成される。インピーダンスは電圧と電流の比であるから、電圧と電流のバランスが良いことにより、インピーダンスが等しくなり、インピーダンス整合のずれを解消できるようになる。また、電圧と電流のバランスが取れているため、振幅誤差及び位相誤差が抑圧される。また、振幅誤差はベクトル合成を考えると位相誤差の要因となることから、振幅誤差を抑えることは位相誤差を抑えることにもなる。
【００２２】
また、第１の抵抗１１〜第４の抵抗１４の抵抗値を、第１の入力端子３１、第２の入力端子３２及び第１の出力端子４１〜第４の出力端子４４のインピーダンスと等しくし、第５の抵抗１５の抵抗値を第１の入力端子３１のインピーダンスの２倍（第１の入力端子３１と第２の入力端子３２との間の負荷インピーダンスに等しい）とすることで、原理的に全ての入出力端子でインピーダンス整合を取ることができ、振幅誤差及び位相誤差をゼロとすることができる。例えば、第１の入力端子３１及び第２の入力端子３２の負荷インピーダンスがそれぞれ５０Ωのとき、第１の入力端子３１と第２の入力端子３２との間のインピーダンスは１００Ωであり、第１の出力端子４１〜第４の出力端子４４及び第１の抵抗１１〜第４の抵抗１４の抵抗値はそれぞれ５０Ωであり、第５の抵抗１５の抵抗値は１００Ωである。また、第１のキャパシタ２１〜第４のキャパシタ２４のそれぞれのインピーダンスの絶対値は５０Ωである。このとき、入出力のインピーダンス整合を完全にとることが可能となり、反射による電力損失を抑圧することができる。第５の抵抗１５がない場合は完全なインピーダンス整合はとれず、電力損失が生じてしまう。
【００２３】
以上説明したように、実施の形態２のポリフェーズフィルタによれば、第１の抵抗と第１のリアクタンス素子と第２の抵抗と第２のリアクタンス素子と第３の抵抗と第３のリアクタンス素子と第４の抵抗と第４のリアクタンス素子とをリング状に直列接続すると共に、第２の抵抗と第２のリアクタンス素子の直列接続点と、第４の抵抗と第４のリアクタンス素子の直列接続点との間に第５の抵抗を接続し、かつ、第４のリアクタンス素子と第１の抵抗の直列接続点に第１の出力端子を接続し、第１のリアクタンス素子と第２の抵抗の直列接続点に第２の出力端子を接続し、第２のリアクタンス素子と第３の抵抗の直列接続点に第３の出力端子を接続し、第３のリアクタンス素子と第４の抵抗の直列接続点に第４の出力端子を接続し、第１の抵抗と第１のリアクタンス素子の直列接続点に第１の入力端子を接続し、第３の抵抗と第３のリアクタンス素子の直列接続点に第２の入力端子を接続したので、インピーダンスのばらつきを抑圧でき、かつ、振幅誤差と位相誤差が抑圧された出力を得ることができる。
【００２４】
実施の形態３．
実施の形態３は、実施の形態１における第１のキャパシタ２１〜第４のキャパシタ２４をインダクタに置き換えた例である。図３に実施の形態３のポリフェーズフィルタの構成を示す。
図３に示すように、実施の形態３のポリフェーズフィルタは、実施の形態１の第１のキャパシタ２１を第１のインダクタ６１に、第２のキャパシタ２２を第２のインダクタ６２に、第３のキャパシタ２３を第３のインダクタ６３に、第４のキャパシタ２４を第４のインダクタ６４に置き換えたものである。また、実施の形態１における直列接続点１０１が直列接続点５０１に、直列接続点１０２が直列接続点５０２に、直列接続点１０３が直列接続点５０３に、直列接続点１０４が直列接続点５０４に対応している。さらに、実施の形態１における直列接続点２０１が直列接続点６０１に、直列接続点２０２が直列接続点６０２に、直列接続点２０３が直列接続点６０３に、直列接続点２０４が直列接続点６０４にそれぞれ対応している。図中、ＩＬ１〜ＩＬ４は、それぞれ第１のインダクタ６１〜第４のインダクタ６４を流れる電流を示している。
【００２５】
次に、実施の形態３のポリフェーズフィルタの動作について説明する。
基本的な動作は実施の形態１のポリフェーズフィルタと同様である。実施の形態１との差異としては、キャパシタとインダクタの位相回りが逆であることであり、第１の出力端子４１〜第４の出力端子４４からの出力波の位相関係は、例えば、０°、９０°、１８０°、２７０°となる。これらより、第５の抵抗１５を備えることで対称性の高い電圧及び電流関係が形成され、インピーダンスのばらつきを抑圧でき、振幅誤差と位相誤差が抑圧される。
【００２６】
また、第１の抵抗１１〜第４の抵抗１４の抵抗値を、第１の入力端子３１と第２の入力端子３２、第１の出力端子４１〜第４の出力端子４４と等しくし、第５の抵抗１５の抵抗値を第１の入力端子３１のインピーダンスの２倍（第１の入力端子３１と第２の入力端子３２との間の負荷インピーダンスに等しい）とすることで、原理的に全ての入出力端子でインピーダンス整合を取ることができ、振幅誤差及び位相誤差をゼロとすることができる。
【００２７】
また、第１のインダクタ６１〜第４のインダクタ６４を所定の周波数で１／４波長の長さを有する伝送線路で置き換えても良い。伝送線路の特性インピーダンスを第１の入力端子３１のインピーダンスと等しくすることで対称性の高い電圧・電流関係が形成される。
【００２８】
以上説明したように、実施の形態３のポリフェーズフィルタによれば、第１から第４のリアクタンス素子は、インダクタであるようにしたので、ポリフェーズフィルタを容易に実現することができる。
【００２９】
また、実施の形態３のポリフェーズフィルタによれば、第１から第４のリアクタンス素子は、伝送線路であるようにしたので、ポリフェーズフィルタを容易に実現することができる。
【００３０】
実施の形態４．
実施の形態４は、実施の形態１における第１の抵抗１１〜第４の抵抗１４と第１のキャパシタ２１〜第４のキャパシタ２４を、トランジスタのドレイン・ソース間抵抗とゲート・ソース間容量に置き換えた例である。図４に実施の形態４のポリフェーズフィルタの構成を示す。
【００３１】
図４に示すように、実施の形態４のポリフェーズフィルタは、第１のトランジスタ７１〜第４のトランジスタ７４を備える。第１のトランジスタ７１のドレイン端子と第４のトランジスタ７４のゲート端子との接続点７０１に第１の入力端子３１が接続され、第３のトランジスタ７３のドレイン端子と第２のトランジスタ７２のゲート端子との接続点７０３に第２の入力端子３２が接続されている。また、第１のトランジスタ７１のソース端子に第１の出力端子４１が接続され、第２のトランジスタ７２のソース端子に第２の出力端子４２が接続され、第３のトランジスタ７３のソース端子に第３の出力端子４３が接続され、第４のトランジスタ７４のソース端子に第４の出力端子４４が接続されている。また、第１のトランジスタ７１のゲート端子と第２のトランジスタ７２のドレイン端子が接続点７０２で接続され、第３のトランジスタ７３のゲート端子と第４のトランジスタ７４のドレイン端子が接続点７０４で接続されている。そして、接続点７０２と接続点７０４との間に第５の抵抗１５が接続されている。
【００３２】
図５は、トランジスタの基本的な等価回路である。ドレイン・ソース間に抵抗Ｒｄｓと相互コンダクタンスｇｍを有し、ゲート・ソース間に容量Ｃｇｓを有する。ここで、トランジスタへのバイアス電圧がない場合、相互コンダクタンスを表す電流源は非常に大きなインピーダンスであり無視できる。従って、図４は、図１と等価である。
【００３３】
次に、実施の形態４のポリフェーズフィルタの動作について説明する。
図１と等価の回路構成であるため、実施の形態１と同様の動作を行う。
第１の入力端子３１から入力された電波は第１のトランジスタ７１のドレイン端子と第４のトランジスタ７４のゲート端子との接続点７０１に入力され、第１の入力端子３１から入力された電波と差動関係にある第２の入力端子３２から入力された電波は第３のトランジスタ７３のドレイン端子と第２のトランジスタ７２のゲート端子との接続点７０３に入力される。第１の出力端子４１は、第１のトランジスタ７１のゲート・ソース間容量を介して第２の出力端子４２と、第２の出力端子４２は第２のトランジスタ７２のゲート・ソース間容量を介して第３の出力端子４３と、第３の出力端子４３は第３のトランジスタ７３のゲート・ソース間容量を介して第４の出力端子４４と、第４の出力端子４４は第４のトランジスタ７４のゲート・ソース間容量を介して第１の出力端子４１と接続されている。このため、各出力端子４１、４２、４３、４４の出力は９０度ずつ位相が異なる。各トランジスタ７１〜７４のドレイン・ソース間抵抗は移相量に寄与しない。従って、直交差動（例えば、０°、−９０°、−１８０°、−２７０°）の出力が得られる。
【００３４】
振幅に関しては、第４のトランジスタ７４のゲート・ソース間容量を流れる電流は第１の入力端子３１に流れる電流と合わさり、第１のトランジスタ７１のドレイン・ソース間抵抗を流れ、第１のトランジスタ７１のドレイン・ソース間抵抗を流れる電流が第１の出力端子４１と第１のトランジスタ７１のゲート・ソース間容量に分配される。第１のトランジスタ７１のゲート・ソース間容量を流れる電流は第５の抵抗１５に流れる電流と合わさり、第２のトランジスタ７２のドレイン・ソース間容量を流れ、第２のトランジスタ７２のドレイン・ソース間抵抗を流れる電流が第２の出力端子４２と第２のトランジスタ７２のゲート・ソース間容量に分配される。第５の抵抗１５がない場合は第２のトランジスタ７２のドレイン・ソース間抵抗に流れる電流は第１のトランジスタ７１のゲート・ソース間容量を流れる電流のみを含むことになり、第１のトランジスタ７１のドレイン・ソース間抵抗を流れる電流とバランスがとれた電流とはならない。
【００３５】
また、第２のトランジスタ７２のゲート・ソース間容量を流れる電流は第２の入力端子３２に流れる電流（第１の入力端子３１と逆相の関係）と第３のトランジスタ７３のドレイン・ソース間抵抗に分配され、第３のトランジスタ７３のドレイン・ソース間抵抗を流れる電流が第３の出力端子４３と第３のトランジスタ７３のゲート・ソース間容量に分配される。第３のトランジスタ７３のゲート・ソース間容量に流れる電流は第５の抵抗１５と第４のトランジスタ７４のドレイン・ソース間抵抗に分配され、第４のトランジスタ７４のドレイン・ソース間抵抗に流れる電流は第４の出力端子４４と第４のトランジスタ７４のゲート・ソース間容量に分配される。第５の抵抗１５がない場合は第４のトランジスタ７４のドレイン・ソース間抵抗に流れる電流は第３のトランジスタ７３のゲート・ソース間容量を流れる電流と等しくなり、第３のトランジスタ７３のドレイン・ソース間抵抗を流れる電流とバランスがとれた電流とはならない。
【００３６】
これらより、第５の抵抗１５を備えることで対称性の高い電圧及び電流関係が形成され、インピーダンスのばらつきを抑圧でき、振幅誤差と位相誤差が抑圧される。
【００３７】
また、第１のトランジスタ７１〜第４のトランジスタ７４のドレイン・ソース間抵抗の値を、第１の入力端子３１と第２の入力端子３２間のインピーダンス及び第１の出力端子４１〜第４の出力端子４４のインピーダンスと等しくし、第５の抵抗１５の抵抗値を第１の入力端子３１のインピーダンスの２倍（第１の入力端子３１と第２の入力端子３２との間の負荷インピーダンスに等しい）とすることで、原理的に全ての入出力端子でインピーダンス整合を取ることができ、振幅誤差及び位相誤差をゼロとすることができる。
【００３８】
また、トランジスタのドレイン・ソース間抵抗は並列に抵抗を装荷しても良く、ゲート・ソース間容量は並列にキャパシタを装荷しても良い。
【００３９】
また、実施の形態４ではトランジスタの増幅作用を利用しているわけではないため、トランジスタには直流電圧を印加する必要はない。ただし、トランジスタに直流電圧を印加して、相互コンダクタンスやゲート・ソース間容量などを制御しても良い。
【００４０】
以上説明したように、実施の形態４のポリフェーズフィルタによれば、第１から第４の抵抗は、トランジスタのドレイン・ソース間抵抗であり、第１から第４のリアクタンス素子は、トランジスタのゲート・ソース間容量であるようにしたので、インピーダンスのばらつきを抑圧でき、かつ、振幅誤差と位相誤差が抑圧された出力を得ることができる。
【００４１】
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【産業上の利用可能性】
【００４２】
以上のように、この発明に係るポリフェーズフィルタは、ＲＣ型のポリフェーズフィルタの構成に関するものであり、高周波回路に用いるのに適している。
【符号の説明】
【００４３】
１１  第１の抵抗、１２  第２の抵抗、１３  第３の抵抗、１４  第４の抵抗、２１  第１のキャパシタ、２２  第２のキャパシタ、２３  第３のキャパシタ、２４  第４のキャパシタ、３１  第１の入力端子、３２  第２の入力端子、４１  第１の出力端子、４２  第２の出力端子、４３  第３の出力端子、４４  第４の出力端子、７１  第１のトランジスタ、７２  第２のトランジスタ、７３  第３のトランジスタ、７４  第４のトランジスタ、１０１〜１０４，２０１〜２０４，３０１〜３０４，４０１〜４０４，５０１〜５０４，６０１〜６０４，７０１〜７０４  直列接続点。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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