(57)【要約】  過渡電圧保護装置（１０１Ａ，１０１Ｂ）は、１つの共通端子（Ｐｃ）と、複数の入出力端子（Ｐ１，Ｐ２）と、第１端（Ｔ１）が共通端子（Ｐｃ）に直接的に又は間接的に接続された過渡電圧抑制素子（１０）と、を備え、過渡電圧抑制素子（１０）の第２端（Ｔ２）と複数の入出力端子（Ｐ１，Ｐ２）との間に、ブレークダウン電圧が過渡電圧抑制素子（１０）のブレークダウン電圧より高く、かつ過渡電圧抑制素子（１０）のブレークダウン電流が流れる方向を順方向とする、逆流防止回路（１１，１２）が接続されている。この構成により、過渡電圧保護装置の複数の端子について、過渡電圧に対して適正に保護される。
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【特許請求の範囲】
【請求項１】
１つの共通端子と、複数の入出力端子と、第１端が前記共通端子に直接的に又は間接的に接続された過渡電圧抑制素子と、を備え、
前記過渡電圧抑制素子の第２端と前記複数の入出力端子との間に、ブレークダウン電圧が前記過渡電圧抑制素子のブレークダウン電圧より高く、かつ前記過渡電圧抑制素子のブレークダウン電流が流れる方向を順方向とする、逆流防止回路が接続された、
過渡電圧保護装置。
【請求項２】
前記過渡電圧抑制素子は、前記入出力端子に接続される回路を保護すべき電圧でブレークダウンするツェナーダイオードである、請求項１に記載の過渡電圧保護装置。
【請求項３】
前記逆流防止回路は、ゲートとドレインとが接続されたＭＯＳ−ＦＥＴを含む、請求項１又は２に記載の過渡電圧保護装置。
【請求項４】
前記逆流防止回路は、Ｐ層とＮ層との接合部に形成されるＰＮ接合ダイオードを含む、請求項１又は２に記載の過渡電圧保護装置。
【請求項５】
前記逆流防止回路はツェナーダイオードを含む、請求項１から４のいずれかに記載の過渡電圧保護装置。
【請求項６】
前記逆流防止回路は、前記ブレークダウン電流が流れる経路に直列接続されたインダクタをさらに備える、請求項１から５のいずれかに記載の過渡電圧保護装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気放電等による過渡電圧から電子回路を保護する過渡電圧保護装置に関する。
【背景技術】
【０００２】
特許文献１には、静電気放電（ESD：Electrostatic Discharge ）から電子回路を保護する静電気放電保護回路を備えた半導体集積回路が示されている。特許文献１に示されている半導体集積回路は、信号を入出力する外部パッドと内部回路とを接続する接続経路と、この接続経路に接続された二つの保護回路とを備える。第１の保護回路は接続経路と接地ラインとの間に接続されたダイオードで構成され、第２の保護回路は接続経路と電源ラインとの間、又は接続経路と接地ラインとの間に接続されたダイオードで構成される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−５４８５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載の半導体集積回路は、単一の入出力端子について、外部からの静電気放電に対して内部回路を保護する回路であるが、複数の入力端子について静電気放電などの過渡電圧に対して保護する回路を構成すると以降に述べるような問題が生じる。【０００５】
図１１は、本発明の課題を説明するために構成した、二つの入出力端子Ｐ１，Ｐ２及び共通端子Ｐｃを備える過渡電圧保護装置の回路図である。この過渡電圧保護装置は、入出力端子Ｐ１，Ｐ２と共通端子Ｐｃとの間にツェナーダイオードＺＤ０，ＺＤ１，ＺＤ２を備える。通常、入出力端子Ｐ１，Ｐ２は外部端子であり、共通端子Ｐｃはグランド端子である。ツェナーダイオードＺＤ１のアノードは入出力端子Ｐ１に接続され、ツェナーダイオードＺＤ２のアノードは入出力端子Ｐ２に接続され、ツェナーダイオードＺＤ０のアノードは共通端子Ｐｃに接続され、ツェナーダイオードＺＤ１，ＺＤ２，ＺＤ３のカソードは共通接続される。【０００６】
ところが、このように複数の入出力端子と共通端子との間にツェナーダイオード等の過渡電圧抑制素子（TVS：transient-voltage-suppressor ）を接続した回路では、例えば入出力端子Ｐ１に過渡電圧が印加されてツェナーダイオードＺＤ０がブレークダウンするとき、ツェナーダイオードＺＤ２もブレークダウンしてしまう。そのことで、過渡電流ｉ０が共通端子Ｐｃに流れると共に、入出力端子Ｐ２に過渡電流ｉ２が漏洩しまう。そのため、入出力端子Ｐ２に接続されている回路に対する過渡電圧保護が有効に成されない。同様に、入出力端子Ｐ２に過渡電圧が印加されてツェナーダイオードＺＤ０がブレークダウンするときも、ツェナーダイオードＺＤ１がブレークダウンしてしまう。そのことで、過渡電流が共通端子Ｐｃに流れると共に、入出力端子Ｐ１に漏洩しまう。そのため、入出力端子Ｐ１に接続されている回路に対する過渡電圧保護が有効に成されない。【０００７】
そこで、本発明の目的は、複数の入出力端子と共通端子との間に過渡電圧抑制素子が接続された回路において、複数の端子について過渡電圧に対して適正に保護できるようにした過渡電圧保護装置を提供することにある。
【課題を解決するための手段】
【０００８】
本開示の一例としての過渡電圧保護装置は、
１つの共通端子と、複数の入出力端子と、第１端が前記共通端子に直接的に又は間接的に接続された過渡電圧抑制素子と、を備え、
前記過渡電圧抑制素子の第２端と前記複数の入出力端子との間に、ブレークダウン電圧が前記過渡電圧抑制素子のブレークダウン電圧より高く、かつ前記過渡電圧抑制素子のブレークダウン電流が流れる方向を順方向とする、逆流防止回路が接続されている。【０００９】
上記構成によれば、過渡電圧抑制素子がブレークダウンする状態でも、逆流防止回路の作用により、外部から過渡電圧が印加されない入出力端子に、過渡電圧保護装置側から過渡電圧が印加されることはない。そのため、各入出力端子に接続されている回路が保護される。
【発明の効果】
【００１０】
本発明によれば、複数の入出力端子と共通端子との間に過渡電圧抑制素子が接続された回路において、複数の端子について過渡電圧に対して適正に保護できるようにした過渡電圧保護装置が得られる。
【図面の簡単な説明】
【００１１】
【図１】図１（Ａ）は第１の実施形態に係る過渡電圧保護装置１０１Ａの回路図である。図１（Ｂ）は第１の実施形態に係る過渡電圧保護装置１０１Ｂの回路図である。
【図２】図２は、過渡電圧保護装置１０１Ｂが接続された電子回路の主要部を示す回路図である。
【図３】図３は、過渡電圧保護装置１０１Ｂを単一の半導体集積回路で構成した場合の半導体集積回路の主要部の断面図である。
【図４】図４は三つの入出力端子Ｐ１，Ｐ２，Ｐ３を有する過渡電圧保護装置１０１Ｃの回路図である。
【図５】図５は第２の実施形態に係る過渡電圧保護装置１０２の回路図である。
【図６】図６は第３の実施形態に係る過渡電圧保護装置１０３の回路図である。
【図７】図７は第４の実施形態に係る過渡電圧保護装置１０４の回路図である。
【図８】図８は第５の実施形態に係る過渡電圧保護装置１０５の回路図である。
【図９】図９は第６の実施形態に係る過渡電圧保護装置１０６Ａの回路図である。
【図１０】図１０は第６の実施形態に係る別の過渡電圧保護装置１０６Ｂの回路図である。
【図１１】図１１は、本発明の課題を説明するために構成した、二つの入出力端子Ｐ１，Ｐ２及び共通端子Ｐｃを備える過渡電圧保護装置の回路図である。
【発明を実施するための形態】
【００１２】
まず、本発明に係る過渡電圧保護装置における幾つかの態様について記載する。
【００１３】
本発明に係る第１の態様の過渡電圧保護装置では、１つの共通端子と、複数の入出力端子と、第１端が共通端子に直接的に又は間接的に接続された過渡電圧抑制素子と、を備える。そして、過渡電圧抑制素子の第２端と複数の入出力端子との間に、ブレークダウン電圧が過渡電圧抑制素子のブレークダウン電圧より高く、かつ過渡電圧抑制素子のブレークダウン電流が流れる方向を順方向とする、逆流防止回路が接続されている。この構成によれば、過渡電圧抑制素子がブレークダウンする状態でも、逆流防止回路の作用により、外部から過渡電圧が印加されない入出力端子には、過渡電圧保護装置側から過渡電圧が印加されない。そのため、各入出力端子に接続されている回路が保護される。
【００１４】
本発明に係る第２の態様の過渡電圧保護装置では、前記過渡電圧抑制素子は、前記入出力端子に接続される回路を保護すべき電圧でブレークダウンするツェナーダイオードである。この構成によれば、比較的低い電圧でブレークダウンする過渡電圧抑制素子を設けることができ、電源電圧の低い電子機器において過渡電圧保護を行える。
【００１５】
本発明に係る第３の態様の過渡電圧保護装置では、前記逆流防止回路は、ゲートとドレインとが接続されたＭＯＳ−ＦＥＴである。この構成によれば、順方向バイアス状態での電圧降下が小さく、オン抵抗が低いので、過渡電圧保護動作時の入出力端子の電圧をより低く抑えられる。
【００１６】
本発明に係る第４の態様の過渡電圧保護装置では、前記逆流防止回路は、Ｐ層とＮ層との接合部に形成されるＰＮ接合ダイオードである。この構成によれば、簡素な回路、簡素な素子構造で逆流防止回路を構成でき、小型・低コストの過渡電圧保護装置が得られる。
【００１７】
本発明に係る第５の態様の過渡電圧保護装置では、前記逆流防止回路はツェナーダイオードである。この構成によれば、簡素な回路、簡素な素子構造で、ブレークダウン電圧が過渡電圧抑制素子のブレークダウン電圧より高い逆流防止回路を構成でき、小型・低コストの過渡電圧保護装置が得られる。
【００１８】
本発明に係る第６の態様の過渡電圧保護装置では、前記逆流防止回路は、前記ブレークダウン電流が流れる経路に直列接続されたインダクタをさらに備える。この構成によれば、ブレークダウン電流の高周波成分が抑制され、入出力端子の印加電圧の高周波成分が抑制される。また、ブレークダウン電流の経路中の各素子に流れる電流の上限が制限されて、それら素子の破壊が予防できる。
【００１９】
以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。要点の説明又は理解の容易性を考慮して、実施形態を説明の便宜上分けて示すが、異なる実施形態で示した構成の部分的な置換又は組み合わせは可能である。第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
【００２０】
《第１の実施形態》
図１（Ａ）は第１の実施形態に係る過渡電圧保護装置１０１Ａの回路図である。また、図１（Ｂ）は第１の実施形態に係る過渡電圧保護装置１０１Ｂの回路図である。
【００２１】
図１（Ａ）に示す過渡電圧保護装置１０１Ａは、１つの共通端子Ｐｃと、二つの入出力端子Ｐ１，Ｐ２と、第１端Ｔ１が共通端子Ｐｃに直接的に又は間接的に接続された過渡電圧抑制素子１０と、を備える。過渡電圧抑制素子１０の第２端Ｔ２と入出力端子Ｐ１，Ｐ２との間には、ブレークダウン電圧が過渡電圧抑制素子１０のブレークダウン電圧より高く、かつ過渡電圧抑制素子１０のブレークダウン電流が流れる方向を順方向とする、逆流防止回路１１，１２がそれぞれ接続されている。図１（Ａ）、図１（Ｂ）に示す例では、過渡電圧抑制素子１０と逆流防止回路１１，１２との共通接続点ＣＮに過渡電圧抑制素子１０の第２端Ｔ２が接続されている。
【００２２】
上記過渡電圧抑制素子１０は、入出力端子Ｐ１に繋がっている回路を、外部から入出力端子Ｐ１に印加される静電気放電（以下、ESD）等による過渡電圧から保護する。同様に、上記過渡電圧抑制素子１０は、入出力端子Ｐ２に繋がっている回路を、外部から入出力端子Ｐ２に印加されるESD等による過渡電圧から保護する。
【００２３】
図１（Ｂ）は上記過渡電圧抑制素子１０及び上記逆流防止回路１１，１２を具体的な素子で構成した例の回路図である。図１（Ｂ）に示す過渡電圧保護装置１０１Ｂにおいて、過渡電圧抑制素子１０はツェナーダイオードＺＤ０で構成されている。逆流防止回路１１はツェナーダイオードＺＤ１及びMOS-FET  Ｑ１で構成されている。逆流防止回路１２はツェナーダイオードＺＤ２及びMOS-FET  Ｑ２で構成されている。
【００２４】
ツェナーダイオードＺＤ１のブレークダウン電圧は、定常時に入出力端子Ｐ１，Ｐ２に印加される電圧より高く、かつ入出力端子Ｐ１，Ｐ２に繋がっている回路を保護するに要する上限電圧より低い電圧である。ツェナーダイオードＺＤ０のブレークダウン電圧は例えば７Ｖから１３Ｖの範囲内の電圧であり、ツェナーダイオードＺＤ１，ＺＤ２のブレークダウン電圧は７Ｖから１３Ｖの範囲内の電圧である。ツェナーダイオードＺＤ１，ＺＤ２は、後に示すように、ツェナーダイオードＺＤ０と共に一つのチップ内に構成される素子である。
【００２５】
図１（Ｂ）において、MOS-FET  Ｑ１はＮチャンネルMOS-FETであり、ゲートＧとドレインＤとが接続されている。同様に、MOS-FET  Ｑ２はＮチャンネルMOS-FETであり、ゲートＧとドレインＤとが接続されている。ゲートＧとドレインＤとが接続されたＮチャンネルMOS-FET  Ｑ１は、ソースＳに対して正の電圧がドレインＤに印加される状態で、ゲート・ソース間電圧がゲートしきい値電圧 (Vth)を超えて、MOS-FET  Ｑ１はオンする。逆に、MOS-FET  Ｑ１のソースＳに対して低い電圧がドレインＤに印加される状態、又はドレイン・ソース間電圧が０である状態で、ゲート・ソース間電圧はゲートしきい値電圧 (Vth)を超えないので、MOS-FET  Ｑ１はオフする。つまり、ゲートＧとドレインＤとが接続されたMOS-FET  Ｑ１は、ドレインＤをアノード、ソースＳをカソードとするダイオードとして作用する。同様に、ゲートＧとドレインＤとが接続されたMOS-FET  Ｑ２も、ドレインＤをアノード、ソースＳをカソードとするダイオードとして作用する。
【００２６】
図２は、過渡電圧保護装置１０１Ｂが接続された電子回路の主要部を示す回路図である。この例では、第１電子回路５１の信号入出力ライン及び第２電子回路５２の信号入出力ラインとグランドとの間に過渡電圧保護装置１０１Ｂが接続されている。
【００２７】
図１（Ｂ）、図２において、例えば入出力端子Ｐ１に正のＥＳＤが印加されると、ツェナーダイオードＺＤ１に順方向バイアス電圧が印加される。また、ゲートＧとドレインＤとが接続されたMOS-FET  Ｑ１で構成されるダイオードに順方向バイアス電圧が印加される。したがって、ツェナーダイオードＺＤ０のアノードに対するカソードの電位がブレークダウン電圧を超えて、ツェナーダイオードＺＤ０はブレークダウンする。これにより、入出力端子Ｐ１→逆流防止回路１１→過渡電圧抑制素子１０→共通端子Ｐｃの経路で電流ｉｄが流れる。この電流ｉｄはツェナーダイオードＺＤ０のブレークダウン電流である。
【００２８】
上述のとおり、ツェナーダイオードＺＤ０がブレークダウンすることで入出力端子Ｐ１に繋がっている第１電子回路５１はＥＳＤによる過渡電圧から保護される。また、入出力端子Ｐ１に正のＥＳＤが印加される状態で、ゲートＧとドレインＤとが接続されたMOS-FET  Ｑ２で構成されるダイオードに逆方向バイアス電圧が印加される。したがって、ツェナーダイオードＺＤ２はブレークダウンせず、ＥＳＤが入出力端子Ｐ２に印加されることはない。そのため、入出力端子Ｐ２に繋がっている第２電子回路５２はＥＳＤの影響を受けない。
【００２９】
上述の例は、入出力端子Ｐ１にＥＳＤが印加される場合であるが、入出力端子Ｐ２にＥＳＤが印加される場合、同様にして入出力端子Ｐ２→逆流防止回路１２→過渡電圧抑制素子１０→共通端子Ｐｃの経路で、ブレークダウン電流が流れる。つまり、ツェナーダイオードＺＤ０がブレークダウンすることで入出力端子Ｐ２に繋がっている第２電子回路５２はＥＳＤによる過渡電圧から保護される。また、ツェナーダイオードＺＤ１はブレークダウンせず、ＥＳＤが入出力端子Ｐ１に印加されることはない。そのため、入出力端子Ｐ１に繋がっている第１電子回路５１はＥＳＤの影響を受けない。
【００３０】
なお、MOS-FETのゲートＧとドレインＤとが接続されることで構成されるダイオードは、ＰＮ接合ダイオードに比べて順方向バイアスの降下電圧が低いので、より低い過渡電圧に対しての保護にも適する。また、ＰＮ接合ダイオードに比べてオン抵抗が低いので、過渡電圧保護動作時の入出力端子の電圧をより低く抑えられる。
【００３１】
図３は過渡電圧保護装置１０１Ｂを単一の半導体集積回路で構成した場合の半導体集積回路の主要部の断面図である。図３において、P-SUBはＰ型半導体基板、NWELLはＮ型ウェルである。P+はＰ型領域、N+はＮ型領域である。OFは酸化絶縁層である。
【００３２】
Ｎ型ウェルNWELLと、そこに形成されたＰ型領域P+及びＮ型領域N+とでツェナーダイオードが構成されている。また、Ｐ型基板P-SUBと二つのＮ型領域N+と酸化絶縁層OFとでＮチャンネルMOS-FETが構成されている。Ｎ型領域N+の表面には、ドレインＤ及びソースＳに対応する金属膜がそれぞれ形成されている。酸化絶縁層OFの表面にはゲートＧに対応する金属膜が形成されている。
【００３３】
このようにして、過渡電圧保護装置１０１Ｂは単一の半導体集積回路で構成できる。
【００３４】
以上に示した例では二つの入出力端子Ｐ１，Ｐ２を有する過渡電圧保護装置の例であったが、同様にして三つ以上の入出力端子を有する過渡電圧保護装置を構成することができる。例えば、図４は三つの入出力端子Ｐ１，Ｐ２，Ｐ３を有する過渡電圧保護装置１０１Ｃの回路図である。図４に示す過渡電圧保護装置１０１Ｃは、１つの共通端子Ｐｃと、三つの入出力端子Ｐ１，Ｐ２，Ｐ３と、ツェナーダイオードＺＤ１，ＺＤ２，ＺＤ３と、MOS-FET  Ｑ１，Ｑ２，Ｑ３を備える。ツェナーダイオードＺＤ１とMOS-FET  Ｑ１とで第１の逆流防止回路が構成され、ツェナーダイオードＺＤ２とMOS-FET  Ｑ２とで第２の逆流防止回路が構成され、ツェナーダイオードＺＤ３とMOS-FET  Ｑ３とで第３の逆流防止回路が構成される。
【００３５】
このように、１つの共通端子Ｐｃと、複数の入出力端子Ｐ１，Ｐ２，Ｐ３と、第１端が共通端子Ｐｃに接続された過渡電圧抑制素子（ツェナーダイオードＺＤ０）と、を備え、過渡電圧抑制素子（ツェナーダイオードＺＤ０）の第２端と複数の入出力端子Ｐ１，Ｐ２，Ｐ３との間に、ブレークダウン電圧が過渡電圧抑制素子（ツェナーダイオードＺＤ０）のブレークダウン電圧より高く、かつ過渡電圧抑制素子（ツェナーダイオードＺＤ０）のブレークダウン電流が流れる方向を順方向とする、逆流防止回路が接続されることで、三つ以上の入出力端子を有する過渡電圧保護装置を構成することができる。
【００３６】
《第２の実施形態》
第２の実施形態では、逆流防止回路の構成が第１の実施形態で示したものとは異なる過渡電圧保護装置の例を示す。
【００３７】
図５は第２の実施形態に係る過渡電圧保護装置１０２の回路図である。図５に示す過渡電圧保護装置１０２は、１つの共通端子Ｐｃと、二つの入出力端子Ｐ１，Ｐ２と、アノードが共通端子Ｐｃに接続されたツェナーダイオードＺＤ０と、を備える。ツェナーダイオードＺＤ０のカソードと入出力端子Ｐ１，Ｐ２との間には、逆流防止回路１１，１２がそれぞれ接続されている。
【００３８】
図１（Ｂ）に示した過渡電圧保護装置１０１ＢではMOS-FET  Ｑ１，Ｑ２でそれぞれダイオードを構成していたが、本実施形態では、逆流防止回路１１，１２に、ＰＮ接合ダイオードＤ１，Ｄ２をそれぞれ設けている。その他の構成は第１の実施形態で示したとおりである。
【００３９】
本実施形態によれば、ダイオードＤ１，Ｄ２の構成が簡素化され、過渡電圧保護装置をより小型化できる。
【００４０】
《第３の実施形態》
第３の実施形態では、逆流防止回路の構成が第１の実施形態で示したものとは異なる過渡電圧保護装置の例を示す。
【００４１】
図６は第３の実施形態に係る過渡電圧保護装置１０３の回路図である。図６に示す過渡電圧保護装置１０３は、１つの共通端子Ｐｃと、二つの入出力端子Ｐ１，Ｐ２と、第１端が共通端子Ｐｃに接続された過渡電圧抑制素子１０と、を備える。過渡電圧抑制素子１０の第２端と入出力端子Ｐ１，Ｐ２との間には、逆流防止回路１１，１２がそれぞれ接続されている。
【００４２】
本実施形態では、過渡電圧抑制素子１０はツェナーダイオードＺＤ０で構成されている。また、逆流防止回路１１はツェナーダイオードＺＤ１，ＺＤ２１で構成されている。同様に、逆流防止回路１２はツェナーダイオードＺＤ２，ＺＤ２２で構成されている。その他の構成は第１の実施形態で示したとおりである。
【００４３】
ツェナーダイオードＺＤ０，ＺＤ１，ＺＤ２，ＺＤ２１，ＺＤ２２のブレークダウン電圧は同じである。
【００４４】
本実施形態のように、逆流防止回路１１，１２それぞれを、多段接続したツェナーダイオードで構成することで、逆流防止回路の実質的なブレークダウン電圧が高くなるため、ツェナーダイオードＺＤ０が先にブレークダウンする。例えば、入出力端子Ｐ１にＥＳＤが印加されると、入出力端子Ｐ１→ツェナーダイオードＺＤ１→ツェナーダイオードＺＤ２１→ツェナーダイオードＺＤ０→共通端子Ｐｃの経路でブレークダウン電流ｉｄが流れる。つまり、ツェナーダイオードＺＤ０がブレークダウンすることで、入出力端子Ｐ１に繋がっている電子回路はＥＳＤによる過渡電圧から保護される。このとき、ツェナーダイオードＺＤ２２，ＺＤ２はブレークダウンしない。このことで、ＥＳＤが入出力端子Ｐ２に印加されることはない。そのため、入出力端子Ｐ２に繋がっている電子回路もＥＳＤから保護される。
【００４５】
本実施形態によれば、過渡電圧抑制素子１０を構成するツェナーダイオードＺＤ０と、逆流防止回路を構成するツェナーダイオードＺＤ１，ＺＤ２，ＺＤ２１，ＺＤ２２とは、同じブレークダウン電圧のツェナーダイオードで構成できるので、ブレークダウン電圧を特別に調整することなく、同一のプロセスで容易に製造できる。
【００４６】
《第４の実施形態》
第４の実施形態では、逆流防止回路の構成が第１の実施形態で示したものとは異なる過渡電圧保護装置の例を示す。
【００４７】
図７は第４の実施形態に係る過渡電圧保護装置１０４の回路図である。図７に示す過渡電圧保護装置１０４は、１つの共通端子Ｐｃと、二つの入出力端子Ｐ１，Ｐ２と、第１端が共通端子Ｐｃに接続された過渡電圧抑制素子１０と、を備える。過渡電圧抑制素子１０の第２端と入出力端子Ｐ１，Ｐ２との間には、逆流防止回路１１，１２がそれぞれ接続されている。
【００４８】
本実施形態では、過渡電圧抑制素子１０はツェナーダイオードＺＤ０で構成されている。また、逆流防止回路１１はツェナーダイオードＺＤ３１で構成されている。同様に、逆流防止回路１２はツェナーダイオードＺＤ３２で構成されている。その他の構成は第１の実施形態で示したとおりである。
【００４９】
ここで、ツェナーダイオードＺＤ０のブレークダウン電圧をＶＢ０、ツェナーダイオードＺＤ３１のブレークダウン電圧をＶＢ３１、ツェナーダイオードＺＤ３２のブレークダウン電圧をＶＢ３２、でそれぞれ表すと、ＶＢ０＜ＶＢ３１，ＶＢ０＜ＶＢ３２、の関係にある。ツェナーダイオードＺＤ０のブレークダウン電圧ＶＢ０は例えば７Ｖから８Ｖの範囲内の電圧であり、ツェナーダイオードＺＤ３１，ＺＤ３２のブレークダウン電圧ＶＢ３１，ＶＢ３２はいずれも例えば１０Ｖから１３Ｖの範囲内の電圧である。
【００５０】
つまり、ツェナーダイオードＺＤ０のカソード（過渡電圧抑制素子１０の第２端）と入出力端子Ｐ１，Ｐ２との間に接続されたツェナーダイオードＺＤ３１，ＺＤ３２は、ブレークダウン電圧がツェナーダイオードＺＤ０のブレークダウン電圧ＶＢ０より高く、かつツェナーダイオードＺＤ０のブレークダウン電流が流れる方向を順方向とする素子である。
【００５１】
本実施形態によれば、例えば入出力端子Ｐ１に正のＥＳＤが印加されると、ツェナーダイオードＺＤ０がブレークダウンすることで、入出力端子Ｐ１に繋がっている電子回路はＥＳＤによる過渡電圧から保護される。逆流防止回路１２を構成するツェナーダイオードＺＤ３２のブレークダウン電圧は過渡電圧抑制素子１０を構成するツェナーダイオードＺＤ０より高いため、ツェナーダイオードＺＤ０のブレークダウン時にも、ツェナーダイオードＺＤ３２はブレークダウンせず、ＥＳＤが入出力端子Ｐ２に印加されることはない。そのため、入出力端子Ｐ２に繋がっている電子回路もＥＳＤから保護される。入出力端子Ｐ２にＥＳＤが印加される場合、同様にしてツェナーダイオードＺＤ０がブレークダウンすることで入出力端子Ｐ２に繋がっている電子回路はＥＳＤによる過渡電圧から保護され、ツェナーダイオードＺＤ３１はブレークダウンせず、ＥＳＤが入出力端子Ｐ１に印加されることはない。そのため、入出力端子Ｐ１に繋がっている電子回路もＥＳＤから保護される。
【００５２】
《第５の実施形態》
第５の実施形態では、逆流防止回路の構成が第１の実施形態で示したものとは異なる過渡電圧保護装置の例を示す。
【００５３】
図８は第５の実施形態に係る過渡電圧保護装置１０５の回路図である。図８に示す過渡電圧保護装置１０５は、１つの共通端子Ｐｃと、二つの入出力端子Ｐ１，Ｐ２と、第１端が共通端子Ｐｃに接続された過渡電圧抑制素子１０と、を備える。過渡電圧抑制素子１０の第２端と入出力端子Ｐ１，Ｐ２との間には、逆流防止回路１１，１２がそれぞれ接続されている。
【００５４】
本実施形態では、過渡電圧抑制素子１０はツェナーダイオードＺＤ０で構成されている。また、逆流防止回路１１はツェナーダイオードＺＤ１、MOS-FET  Ｑ１及びインダクタＬ１で構成されている。同様に、逆流防止回路１２はツェナーダイオードＺＤ２、MOS-FET  Ｑ２及びインダクタＬ２で構成されている。その他の構成は第１の実施形態で示したとおりである。
【００５５】
本実施形態の過渡電圧保護装置１０５は、図１（Ｂ）に示した過渡電圧保護装置１０１ＢにインダクタＬ１，Ｌ２を付加したものである。インダクタＬ１は、入出力端子Ｐ１から共通端子Ｐｃへ流れるブレークダウン電流の経路に直列接続されている。同様に、インダクタＬ２は、入出力端子Ｐ２から共通端子Ｐｃへ流れるブレークダウン電流の経路に直列接続されている。
【００５６】
例えば、入出力端子Ｐ１にＥＳＤが印加されると、MOS-FET  Ｑ１は順方向バイアスのダイオードとして作用し、入出力端子Ｐ１→ツェナーダイオードＺＤ１→インダクタＬ１→MOS-FET  Ｑ１→ツェナーダイオードＺＤ０→共通端子Ｐｃの経路でブレークダウン電流ｉｄが流れる。このとき、逆流防止回路１２内のMOS-FET  Ｑ２で構成されるダイオードには逆方向バイアス電圧が印加されるのでオフしたままである。
【００５７】
上記ブレークダウン電流の電流経路にインダクタＬ１が挿入されているため、このインダクタＬ１でブレークダウン電流の高周波成分が抑制され、入出力端子Ｐ１の印加電圧の高周波成分が抑制される。つまり、入出力端子Ｐ１にＥＳＤが印加されて、ツェナーダイオードＺＤ０がブレークダウンするときの、入出力端子Ｐ１の過渡的な電圧変動が抑制される。また、ブレークダウン電流の経路中の各素子に流れる電流の上限が制限されて、それら素子の破壊が予防される。
【００５８】
逆流防止回路１２内のインダクタＬ２についても同様である。つまり、入出力端子Ｐ２にＥＳＤが印加されて、ツェナーダイオードＺＤ０がブレークダウンするときの、入出力端子Ｐ２の過渡的な電圧変動が抑制される。また、ブレークダウン電流の経路中の各素子に流れる電流の上限が制限されて、それら素子の破壊が予防される。
【００５９】
なお、過渡電圧抑制素子１０の第２端Ｔ２（ツェナーダイオードＺＤ０のカソード）と共通接続点ＣＮとの間にインダクタを挿入してもよい。その構成によれば、上記インダクタＬ１，Ｌ２は不要である。
【００６０】
《第６の実施形態》
第６の実施形態では、両極性の過渡電圧に対して保護する過渡電圧保護装置の例を示す。
【００６１】
図９は第６の実施形態に係る過渡電圧保護装置１０６Ａの回路図である。図９に示す過渡電圧保護装置１０６Ａは、共通端子Ｐｃと、入出力端子Ｐ１，Ｐ２と、第１端Ｔ１が共通端子Ｐｃに接続された過渡電圧抑制素子１０ｐ，１０ｎと、を備える。過渡電圧抑制素子１０ｐの第２端と入出力端子Ｐ１，Ｐ２との間には、逆流防止回路１１ｐ，１２ｐがそれぞれ接続されている。同様に、過渡電圧抑制素子１０ｎの第２端と入出力端子Ｐ１，Ｐ２との間には、逆流防止回路１１ｎ，１２ｎがそれぞれ接続されている。
【００６２】
図９において、過渡電圧抑制素子１０ｐ及び逆流防止回路１１ｐ，１２ｐによって、正の過渡電圧に対する過渡電圧保護用回路が構成されていて、過渡電圧抑制素子１０ｎ及び逆流防止回路１１ｎ，１２ｎによって、負の過渡電圧に対する過渡電圧保護用回路が構成されている。過渡電圧抑制素子１０ｐ及び逆流防止回路１１ｐ，１２ｐによる過渡電圧保護用回路は図１（Ｂ）に示した過渡電圧保護装置の構成と同じである。
【００６３】
過渡電圧抑制素子１０ｐはツェナーダイオードＺＤ０ｐで構成されている。同様に、過渡電圧抑制素子１０ｎはツェナーダイオードＺＤ０ｎで構成されている。逆流防止回路１１ｐはツェナーダイオードＺＤ１ｐ及びMOS-FET  Ｑ１ｐで構成されていて、逆流防止回路１２ｐはツェナーダイオードＺＤ２ｐ及びMOS-FET  Ｑ２ｐで構成されている。同様に、逆流防止回路１１ｎはツェナーダイオードＺＤ１ｎ及びMOS-FET  Ｑ１ｎで構成されていて、逆流防止回路１２ｎはツェナーダイオードＺＤ２ｎ及びMOS-FET  Ｑ２ｎで構成されている。
【００６４】
上記正の過渡電圧保護用回路と負の過渡電圧保護用回路とは、各ツェナーダイオードの方向、MOS-FETの方向が逆になっているだけであり、その他の回路構成は同じである。
【００６５】
例えば、入出力端子Ｐ１に正のＥＳＤが印加されると、ツェナーダイオードＺＤ１ｐに順方向バイアス電圧が印加される。また、ゲートＧとドレインＤとが接続されたMOS-FET  Ｑ１ｐで構成されるダイオードに順方向バイアス電圧が印加される。したがって、ツェナーダイオードＺＤ０ｐのアノードに対するカソードの電位がブレークダウン電圧を超えて、ツェナーダイオードＺＤ０ｐはブレークダウンする。これにより、入出力端子Ｐ１→逆流防止回路１１ｐ→過渡電圧抑制素子１０ｐ→共通端子Ｐｃの経路で電流ｉｄｐが流れる。これにより、入出力端子Ｐ１は正のＥＳＤから保護される。
【００６６】
また、例えば、入出力端子Ｐ１に負のＥＳＤが印加されると、ツェナーダイオードＺＤ１ｎに順方向バイアス電圧が印加される。また、ゲートＧとドレインＤとが接続されたMOS-FET  Ｑ１ｎで構成されるダイオードに順方向バイアス電圧が印加される。したがって、ツェナーダイオードＺＤ０ｎのアノードに対するカソードの電位がブレークダウン電圧を超えて、ツェナーダイオードＺＤ０ｎはブレークダウンする。これにより、共通端子Ｐｃ→過渡電圧抑制素子１０ｎ→逆流防止回路１１ｎ→入出力端子Ｐ１の経路で電流ｉｄｎが流れる。これにより、入出力端子Ｐ１は負のＥＳＤから保護される。
【００６７】
上述の例は、入出力端子Ｐ１にＥＳＤが印加される場合であるが、入出力端子Ｐ２に正又は負のＥＳＤが印加される場合も同様である。例えば、入出力端子Ｐ２に正のＥＳＤが印加されると、入出力端子Ｐ２→逆流防止回路１２ｐ→過渡電圧抑制素子１０ｐ→共通端子Ｐｃの経路でブレークダウン電流が流れる。これにより、入出力端子Ｐ２は正のＥＳＤから保護される。また、例えば、入出力端子Ｐ２に負のＥＳＤが印加されると、共通端子Ｐｃ→過渡電圧抑制素子１０ｎ→逆流防止回路１２ｎ→入出力端子Ｐ２の経路でブレークダウン電流が流れる。これにより、入出力端子Ｐ２は負のＥＳＤから保護される。
【００６８】
図１０は本実施形態に係る別の過渡電圧保護装置１０６Ｂの回路図である。この過渡電圧保護装置１０６Ｂは三つの入出力端子Ｐ１，Ｐ２，Ｐ３について過渡電圧保護を行う装置である。図１０に示す過渡電圧保護装置１０６Ｂは、１つの共通端子Ｐｃと、三つの入出力端子Ｐ１，Ｐ２，Ｐ３と、ツェナーダイオードＺＤ０ｐ，ＺＤ０ｎ，ＺＤ３１ｐ，ＺＤ３１ｎ，ＺＤ３２ｐ，ＺＤ３２ｎ，ＺＤ３３ｐ，ＺＤ３３ｎと、を備える。ツェナーダイオードＺＤ０ｐは正の過渡電圧保護用の過渡電圧抑制素子であり、ツェナーダイオードＺＤ０ｎは負の過渡電圧保護用の過渡電圧抑制素子である。また、ツェナーダイオードＺＤ３１ｐ，ＺＤ３２ｐ，ＺＤ３３ｐは正の過渡電圧保護用の逆流防止回路を構成する素子であり、ツェナーダイオードＺＤ３１ｎ，ＺＤ３２ｎ，ＺＤ３３ｎは負の過渡電圧保護用の逆流防止回路を構成する素子である。
【００６９】
ここで、ツェナーダイオードＺＤ０ｐのブレークダウン電圧をＶＢ０ｐ、ツェナーダイオードＺＤ３１ｐのブレークダウン電圧をＶＢ３１ｐ、ツェナーダイオードＺＤ３２ｐのブレークダウン電圧をＶＢ３２ｐ、ツェナーダイオードＺＤ３３ｐのブレークダウン電圧をＶＢ３３ｐ、でそれぞれ表すと、
ＶＢ０ｐ＜ＶＢ３１ｐ
ＶＢ０ｐ＜ＶＢ３２ｐ
ＶＢ０ｐ＜ＶＢ３３ｐ
である。また、ツェナーダイオードＺＤ０ｎのブレークダウン電圧をＶＢ０ｎ、ツェナーダイオードＺＤ３１ｎのブレークダウン電圧をＶＢ３１ｎ、ツェナーダイオードＺＤ３２ｎのブレークダウン電圧をＶＢ３２ｎ、ツェナーダイオードＺＤ３３ｎのブレークダウン電圧をＶＢ３３ｎ、でそれぞれ表すと、
｜ＶＢ０ｎ｜＜｜ＶＢ３１ｎ｜
｜ＶＢ０ｎ｜＜｜ＶＢ３２ｎ｜
｜ＶＢ０ｎ｜＜｜ＶＢ３３ｎ｜
である。
【００７０】
本実施形態によれば、例えば入出力端子Ｐ１に正のＥＳＤが印加されると、ツェナーダイオードＺＤ０ｐがブレークダウンすることで、入出力端子Ｐ１に繋がっている電子回路は正のＥＳＤによる過渡電圧から保護される。また、例えば入出力端子Ｐ１に負のＥＳＤが印加されると、ツェナーダイオードＺＤ０ｎがブレークダウンすることで、入出力端子Ｐ１に繋がっている電子回路は負のＥＳＤによる過渡電圧から保護される。入出力端子Ｐ２，Ｐ３についても同様に、正負の過渡電圧から保護される。
【００７１】
以上に示した実施形態では、過渡電圧抑制素子１０，１０ｐ，１０ｎの第１端を共通端子Ｐｃに直接接続した例を示したが、過渡電圧抑制素子１０，１０ｐ，１０ｎの第１端は共通端子Ｐｃに間接的に接続されていてもよい。例えば、過渡電圧抑制素子１０，１０ｐ，１０ｎの第１端と共通端子Ｐｃとの間にインダクタが挿入されていてもよい。
【００７２】
さらに、共通端子Ｐｃをグランドに直接接続せず、間接的に接続してもよい。例えば、共通端子Ｐｃとグランドとの間に、インダクタを挿入してもよい。その構成によれば、過渡電圧抑制素子のブレークダウン電流の高周波成分が抑制され、ブレークダウン電流の高周波成分が抑制される。これにより、入出力端子（Ｐ１，Ｐ２等）の過渡的な電圧変動が抑制される。また、ブレークダウン電流の経路中の各素子に流れる電流の上限が制限されて、それら素子が破壊から保護される。
【００７３】
最後に、上述の実施形態の説明は、すべての点で例示であって、制限的なものではない。当業者にとって変形及び変更が適宜可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲内と均等の範囲内での実施形態からの変更が含まれる。
【符号の説明】
【００７４】
ＣＮ…共通接続点
Ｄ…ドレイン
Ｄ１，Ｄ２…ダイオード
Ｇ…ゲート
ｉｄ，ｉｄｐ，ｉｄｎ…ブレークダウン電流
Ｌ１，Ｌ２…インダクタ
Ｐ１，Ｐ２，Ｐ３…入出力端子
Ｐｃ…共通端子
Ｑ１，Ｑ２…MOS-FET
Ｓ…ソース
Ｔ１…第１端
Ｔ２…第２端
ＺＤ０，ＺＤ１，ＺＤ２，ＺＤ３…ツェナーダイオード
ＺＤ０ｎ，ＺＤ１ｎ，ＺＤ２ｎ…ツェナーダイオード
ＺＤ０ｐ，ＺＤ１ｐ，ＺＤ２ｐ…ツェナーダイオード
ＺＤ２１，ＺＤ２２…ツェナーダイオード
ＺＤ３１，ＺＤ３２…ツェナーダイオード
ＺＤ３１ｎ，ＺＤ３２ｎ，ＺＤ３３ｎ…ツェナーダイオード
ＺＤ３１ｐ，ＺＤ３２ｐ，ＺＤ３３ｐ…ツェナーダイオード
１０，１０ｐ，１０ｎ…過渡電圧抑制素子
１１，１２…逆流防止回路
１１ｎ，１２ｎ…逆流防止回路
１１ｐ，１２ｐ…逆流防止回路
５１…第１電子回路
５２…第２電子回路
１０１Ａ，１０１Ｂ，１０１Ｃ…過渡電圧保護装置
１０２，１０３，１０４，１０５…過渡電圧保護装置
１０６Ａ，１０６Ｂ…過渡電圧保護装置
【図１】
2020049787.tif 000003
【図２】
2020049787.tif 000004
【図３】
2020049787.tif 000005
【図４】
2020049787.tif 000006
【図５】
2020049787.tif 000007
【図６】
2020049787.tif 000008
【図７】
2020049787.tif 000009
【図８】
2020049787.tif 000010
【図９】
2020049787.tif 000011
【図１０】
2020049787.tif 000012
【図１１】
2020049787.tif 000013
【手続補正書】
【提出日】令和1年8月1日(2019.8.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
１つの共通端子と、複数の入出力端子と、第１端が前記共通端子に直接的に又は間接的に接続された過渡電圧抑制素子と、を備え、
前記過渡電圧抑制素子の第２端と前記複数の入出力端子との間に、ブレークダウン電圧が前記過渡電圧抑制素子のブレークダウン電圧より高く、かつ前記過渡電圧抑制素子のブレークダウン電流が流れる方向を順方向とする、逆流防止回路が接続され、
前記逆流防止回路はツェナーダイオードを含む
過渡電圧保護装置。
【請求項２】
１つの共通端子と、複数の入出力端子と、第１端が前記共通端子に直接的に又は間接的に接続された過渡電圧抑制素子と、を備え、
前記過渡電圧抑制素子の第２端と前記複数の入出力端子との間に、ブレークダウン電圧が前記過渡電圧抑制素子のブレークダウン電圧より高く、かつ前記過渡電圧抑制素子のブレークダウン電流が流れる方向を順方向とする、逆流防止回路が接続され、
前記逆流防止回路は、前記ブレークダウン電流が流れる経路に直列接続されたインダクタをさらに備える、
過渡電圧保護装置。
【請求項３】
前記過渡電圧抑制素子は、前記入出力端子に接続される回路を保護すべき電圧でブレークダウンするツェナーダイオードである、請求項１又は２に記載の過渡電圧保護装置。
【請求項４】
前記逆流防止回路は、ゲートとドレインとが接続されたＭＯＳ−ＦＥＴを含む、請求項１から３のいずれかに記載の過渡電圧保護装置。
【請求項５】
前記逆流防止回路は、Ｐ層とＮ層との接合部に形成されるＰＮ接合ダイオードを含む、請求項１から３のいずれかに記載の過渡電圧保護装置。
【国際調査報告】
2020049787.tif 000014
2020049787.tif 000015
2020049787.tif 000016