(57)【要約】【課題】半導体基板の表面に形成される酸化膜による電圧降下を回避しつつ、メモリセルアレイとした場合にも適切に動作する半導体記憶装置を提供する。【解決手段】第１トランジスタと、絶縁体を介して対向する一対のキャパシタ電極にて設けられ、前記キャパシタ電極の一方が前記第１トランジスタのゲート電極と電気的に接続されるキャパシタと、ソース又はドレインの一方が前記第１トランジスタのソース又はドレインの一方、及び前記キャパシタ電極の他方と電気的に接続される第２トランジスタと、前記第１トランジスタのゲート電極、及び前記キャパシタ電極の一方と電気的に接続されるプレート線と、を備える、半導体記憶装置。【選択図】図２
2019111525.tif 000002
【特許請求の範囲】
【請求項１】
第１トランジスタと、
絶縁体を介して対向する一対のキャパシタ電極にて設けられ、前記キャパシタ電極の一方が前記第１トランジスタのゲート電極と電気的に接続されるキャパシタと、
ソース又はドレインの一方が前記第１トランジスタのソース又はドレインの一方、及び前記キャパシタ電極の他方と電気的に接続される第２トランジスタと、
前記第１トランジスタのゲート電極、及び前記キャパシタ電極の一方と電気的に接続されるプレート線と、
を備える、半導体記憶装置。
【請求項２】
前記絶縁体は、強誘電体である、請求項１に記載の半導体記憶装置。
【請求項３】
前記第１トランジスタのソース又はドレインの他方と電気的に接続されるソース線と、
前記第２トランジスタのソース又はドレインの他方と電気的に接続されるビット線と、
前記第２トランジスタのゲート電極と電気的に接続されるワード線と、
をさらに備える、請求項１に記載の半導体記憶装置。
【請求項４】
前記ビット線は、前記第１トランジスタ及び前記第２トランジスタが配列された第１方向に延伸して設けられる、請求項３に記載の半導体記憶装置。
【請求項５】
前記ソース線は、前記第１方向と直交する第２方向に延伸して設けられる、請求項４に記載の半導体記憶装置。
【請求項６】
前記ワード線及び前記プレート線は、前記第２方向に延伸して設けられる、請求項５に記載の半導体記憶装置。
【請求項７】
前記キャパシタは、前記第１トランジスタの前記ゲート電極の上に設けられる、請求項１に記載の半導体記憶装置。
【請求項８】
前記キャパシタは、前記第１トランジスタ及び前記第２トランジスタを埋め込む平坦化膜に形成された開口の内部に設けられる、請求項７に記載の半導体記憶装置。
【請求項９】
前記キャパシタは、前記開口に沿って設けられた前記キャパシタ電極の一方、前記開口に沿って前記キャパシタ電極の一方の上に設けられた前記絶縁体、及び前記開口を埋め込むように前記絶縁体の上に設けられた前記キャパシタ電極の他方にて構成される、請求項８に記載の半導体記憶装置。
【請求項１０】
前記キャパシタ電極の他方は、前記平坦化膜を貫通して設けられたコンタクトを介して、前記第１トランジスタのソース又はドレインの一方、及び前記第２トランジスタのソース又はドレインの一方と電気的に接続される、請求項８に記載の半導体記憶装置。
【請求項１１】
半導体記憶装置を備え、
前記半導体記憶装置は、
第１トランジスタと、
絶縁体を介して対向する１対のキャパシタ電極にて設けられ、前記キャパシタ電極の一方が前記第１トランジスタのゲート電極と電気的に接続されるキャパシタと、
ソース又はドレインの一方が前記第１トランジスタのソース又はドレインの一方、及び前記キャパシタ電極の他方と電気的に接続される第２トランジスタと、
前記第１トランジスタのゲート電極、及び前記キャパシタ電極の一方と電気的に接続されるプレート線と、
を備える、電子機器。
【請求項１２】
第１トランジスタと、
絶縁体を介して対向する１対のキャパシタ電極にて設けられ、前記キャパシタ電極の一方が前記第１トランジスタのゲート電極と電気的に接続されるキャパシタと、
ソース又はドレインの一方が前記第１トランジスタのソース又はドレインの一方、及び前記キャパシタ電極の他方と電気的に接続される第２トランジスタと、
前記第１トランジスタのゲート電極、及び前記キャパシタ電極の一方と電気的に接続されるプレート線と、
前記第２トランジスタのゲート電極と電気的に接続されるワード線と、
前記第１トランジスタのソース又はドレインの他方と電気的に接続されるソース線と、
前記第２トランジスタのソース又はドレインの他方と電気的に接続されるビット線と、
を備える半導体記憶装置に対して、
前記プレート線をフローティング状態とし、前記ワード線に前記第２トランジスタの閾値電圧以上の電圧を印加し、前記ビット線と前記ソース線との間に所定の電圧を印加することで、前記キャパシタに記憶された情報を読み出す、情報の読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体記憶装置、電子機器及び情報の読み出し方法に関する。
【背景技術】
【０００２】
同一基板上に設けられたｎＭＯＳＦＥＴ（ｎ型Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）及びｐＭＯＳＦＥＴ（ｐ型ＭＯＳＦＥＴ）から構成されるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）回路は、消費電力が少なく、高速動作が可能であり、かつ微細化及び高集積化が容易な回路として知られている。【０００３】
そのため、ＣＭＯＳ回路は、多くのＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）デバイスにて用いられている。なお、このようなＬＳＩデバイスは、近年、アナログ回路、メモリ及び論理回路などを１チップに混載したＳｏＣ（Ｓｙｓｔｅｍ  ｏｎ  ａ  Ｃｈｉｐ）として製品化されている。【０００４】
ＬＳＩデバイスに搭載されるメモリには、例えば、Ｓｔａｔｉｃ  ＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＳＲＡＭ）等が用いられる。近年、ＬＳＩデバイスのコスト及び消費電力をより低減するために、ＳＲＡＭに替えて、Ｄｙｎａｍｉｃ  ＲＡＭ（ＤＲＡＭ）、Ｍａｇｎｅｔｉｃ  ＲＡＭ（ＭＲＡＭ）又はＦｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ（ＦｅＲＡＭ）等を用いることが検討されている。【０００５】
ここで、ＦｅＲＡＭとは、強誘電体の残留分極の方向を用いて情報を記憶する半導体記憶装置である。ＦｅＲＡＭの構造として、例えば、強誘電体材料をゲート絶縁膜に用いた電界効果トランジスタをメモリセルとして用いる１Ｔ（１Ｔｒａｎｓｉｓｔｏｒ）型構造が提案されている。【０００６】
このような１Ｔ型構造のＦｅＲＡＭは、半導体基板上に強誘電体膜及びゲート電極を積層し、ゲート電極と半導体基板（又はウェル）との間、又はゲート電極とソース／ドレインとの間の電界によって、強誘電体膜の残留分極を制御している。ただし、１Ｔ型構造のＦｅＲＡＭでは、半導体基板の表面に酸化膜が形成されてしまうため、該酸化膜による電圧降下によって、強誘電体膜に実効的に印加される電圧が低下してしまう。【０００７】
そこで、半導体基板の表面に形成された酸化膜による電圧降下を回避するために、例えば、下記の特許文献１に開示されるような技術が提案されている。【０００８】
具体的には、特許文献１には、金属−強誘電体−金属−絶縁体−半導体（Ｍｅｔａｌ−Ｆｅｒｒｏｅｌｅｃｔｒｉｃ−Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＭＦＭＩＳ）型の電界効果トランジスタを用いた強誘電体記憶素子が開示されている。特許文献１に開示された強誘電体記憶素子は、金属−強誘電体−金属の積層構造に電圧を印加するため、酸化膜（Ｉｎｓｕｌａｔｏｒ）による電圧降下を回避することができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平１１−１７７０３８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかし、上記の特許文献１に開示された強誘電体記憶素子は、１メモリセルの構造についてしか検討していなかった。そのため、特許文献１に開示された強誘電体記憶素子をアレイ状に配列してメモリセルアレイを形成した場合、メモリセルに記憶された情報が他のメモリセルへの情報の書き込み又は読み出しによって、影響を受けることがあった。具体的には、強誘電体記憶素子に電圧を印加して情報の書き込みを行った場合、他の強誘電体記憶素子にも電圧が印加され、他の強誘電体記憶素子に記憶されている情報も書き換わってしまうこと（Ｗｒｉｔｅ  Ｄｉｓｔｕｒｂとも称される）があった。【００１１】
そのため、半導体基板の表面に形成される酸化膜による書き込みの際の電圧降下を回避しつつ、メモリセルアレイとした場合にも適切に動作することが可能な半導体記憶装置が求められていた。
【課題を解決するための手段】
【００１２】
本開示によれば、第１トランジスタと、絶縁体を介して対向する一対のキャパシタ電極にて設けられ、前記キャパシタ電極の一方が前記第１トランジスタのゲート電極と電気的に接続されるキャパシタと、ソース又はドレインの一方が前記第１トランジスタのソース又はドレインの一方、及び前記キャパシタ電極の他方と電気的に接続される第２トランジスタと、前記第１トランジスタのゲート電極、及び前記キャパシタ電極の一方と電気的に接続されるプレート線と、を備える、半導体記憶装置が提供される。【００１３】
また、本開示によれば、半導体記憶装置を備え、前記半導体記憶装置は、第１トランジスタと、絶縁体を介して対向する１対のキャパシタ電極にて設けられ、前記キャパシタ電極の一方が前記第１トランジスタのゲート電極と電気的に接続されるキャパシタと、ソース又はドレインの一方が前記第１トランジスタのソース又はドレインの一方、及び前記キャパシタ電極の他方と電気的に接続される第２トランジスタと、前記第１トランジスタのゲート電極、及び前記キャパシタ電極の一方と電気的に接続されるプレート線と、を備える、電子機器が提供される。【００１４】
また、本開示によれば、第１トランジスタと、絶縁体を介して対向する１対のキャパシタ電極にて設けられ、前記キャパシタ電極の一方が前記第１トランジスタのゲート電極と電気的に接続されるキャパシタと、ソース又はドレインの一方が前記第１トランジスタのソース又はドレインの一方、及び前記キャパシタ電極の他方と電気的に接続される第２トランジスタと、前記第１トランジスタのゲート電極、及び前記キャパシタ電極の一方と電気的に接続されるプレート線と、前記第２トランジスタのゲート電極と電気的に接続されるワード線と、前記第１トランジスタのソース又はドレインの他方と電気的に接続されるソース線と、前記第２トランジスタのソース又はドレインの他方と電気的に接続されるビット線と、を備える半導体記憶装置に対して、前記プレート線をフローティング状態とし、前記ワード線に前記第２トランジスタの閾値電圧以上の電圧を印加し、前記ビット線と前記ソース線との間に所定の電圧を印加することで、前記キャパシタに記憶された情報を読み出す、情報の読み出し方法が提供される。【００１５】
本開示によれば、読み出しトランジスタである第１トランジスタのゲート電極と、情報を記憶するキャパシタの電極とを電気的に接続することで、第１トランジスタ及びキャパシタへのアクセスを第２トランジスタにて制御することができる。また、第１トランジスタのゲート電極、及びキャパシタの電極と電気的に接続するプレート線を設けることにより、キャパシタの一対の電極間に印加する電圧を独立して制御することができる。
【発明の効果】
【００１６】
以上説明したように本開示によれば、半導体基板の表面に形成される酸化膜による書き込みの際の電圧降下を回避しつつ、メモリセルアレイとした場合にも適切に動作することが可能な半導体記憶装置を提供することができる。【００１７】
なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
【図面の簡単な説明】
【００１８】
【図１】本開示の一実施形態に係る半導体記憶装置の等価回路を示した回路図である。
【図２】同実施形態に係る半導体記憶装置の平面構造及び断面構造を示す模式図である。
【図３】同実施形態に係る半導体記憶装置の製造方法の一工程を説明する平面図及び断面図である。
【図４】同実施形態に係る半導体記憶装置の製造方法の一工程を説明する平面図及び断面図である。
【図５】同実施形態に係る半導体記憶装置の製造方法の一工程を説明する平面図及び断面図である。
【図６】同実施形態に係る半導体記憶装置の製造方法の一工程を説明する平面図及び断面図である。
【図７】同実施形態に係る半導体記憶装置の製造方法の一工程を説明する平面図及び断面図である。
【図８】同実施形態に係る半導体記憶装置の製造方法の一工程を説明する平面図及び断面図である。
【図９】強誘電体膜の分極量と、印加電圧とのヒステリシス曲線の一例を示すグラフ図である。
【図１０】第１トランジスタのゲートに印加された電圧と、ソース及びドレイン間に流れる電流との関係の一例を示すグラフ図である。
【図１１Ａ】本開示の一実施形態に係る電子機器の一例を示す外観図である。
【図１１Ｂ】本開示の一実施形態に係る電子機器の他の例を示す外観図である。
【図１１Ｃ】本開示の一実施形態に係る電子機器の他の例を示す外観図である。
【発明を実施するための形態】
【００１９】
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００２０】
以下の説明にて参照する各図面では、説明の便宜上、一部の構成部材の大きさを誇張して表現している場合がある。したがって、各図面において図示される構成部材同士の相対的な大きさは、必ずしも実際の構成部材同士の大小関係を正確に表現するものではない。また、以下の説明では、基板又は層が積層される方向を上方向と表すことがある。
【００２１】
なお、説明は以下の順序で行うものとする。
１．概要
２．構造例
３．製造方法
４．動作例
５．適用例
【００２２】
＜１．概要＞
まず、図１を参照して、本開示の一実施形態に係る半導体記憶装置の概要について説明する。図１は、本実施形態に係る半導体記憶装置の等価回路を示した回路図である。なお、図１では、「ゲート」は、電界効果トランジスタのゲート電極を表し、「ドレイン」は、電界効果トランジスタのドレイン電極又はドレイン領域を表し、「ソース」は、電界効果トランジスタのソース電極又はソース領域を表すものとする。
【００２３】
図１に示すように、半導体記憶装置１は、情報を記憶するキャパシタ３０と、キャパシタ３０に記憶された情報を読み出す際に用いられる第１トランジスタ１０と、キャパシタ３０の選択又は非選択を制御する第２トランジスタ２０と、を備える。例えば、図１では、破線で囲われた構成によって、１ビットの情報を０又は１で記憶する１つのメモリセルが構成される。
【００２４】
キャパシタ３０は、強誘電体を介して対向する一対の電極にて構成される強誘電体キャパシタである。キャパシタ３０は、一対の電極に印加される電界の向きにて制御される強誘電体の残留分極の方向によって情報を記憶することができる。キャパシタ３０の一対の電極の一方は、プレート線ＰＬ及び第１トランジスタ１０のゲートと電気的に接続する。キャパシタ３０の一対の電極の他方は、第１トランジスタ１０のソース又はドレインの一方、及び第２トランジスタ２０のソース又はドレインの一方と電気的に接続する。
【００２５】
また、プレート線ＰＬには、同様に、他のメモリセルのキャパシタの一対の電極の一方、及び第１トランジスタ１０のゲートが電気的に接続される。これにより、半導体記憶装置１は、１ビットの情報を記憶するメモリセルをアレイ状に複数配列されたメモリセルアレイを構成する。
【００２６】
第１トランジスタ１０は、キャパシタ３０に記憶された情報を読み出す際に用いられる電界効果トランジスタである。第１トランジスタ１０は、ソース又はドレインの一方が第２トランジスタ２０のソース又はドレインの一方と電気的に接続し、ソース又はドレインの他方がソース線と電気的に接続している。また、第１トランジスタ１０のゲートは、キャパシタ３０の一対の電極の一方と電気的に接続している。
【００２７】
第１トランジスタ１０は、ゲートと電気的に接続されたキャパシタ３０の強誘電体の残留分極の方向によって、チャネルを制御する閾値電圧の大きさが変化する。したがって、第１トランジスタ１０のゲートに電圧を印加した際に、第１トランジスタ１０のチャネルを流れる電流の大きさを検出することによって、キャパシタ３０の強誘電体の残留分極の方向を検出することができる。
【００２８】
第２トランジスタ２０は、キャパシタ３０の選択及び非選択を制御する電界効果トランジスタである。第２トランジスタ２０は、ソース又はドレインの一方がキャパシタ３０の一対の電極の他方と電気的に接続し、ソース又はドレインの他方がビット線ＢＬと電気的に接続している。また、第２トランジスタ２０のゲートは、ワード線ＷＬと電気的に接続しており、第２トランジスタ２０のチャネルの状態は、ワード線ＷＬからの印加電圧によって制御される。
【００２９】
このような半導体記憶装置１において、キャパシタ３０に情報を書き込む場合、まず、ワード線ＷＬに電圧を印加することで、第２トランジスタ２０のチャネルをオン状態に遷移させる。その後、プレート線ＰＬ及びビット線ＢＬの間に所定の電位差を印加することで、キャパシタ３０の一対の電極の間に設けられた強誘電体に電界を印加する。これにより、半導体記憶装置１は、キャパシタ３０の強誘電体の残留分極の方向を外部電界によって制御することができるため、キャパシタ３０に情報を書き込むことができる。
【００３０】
一方、半導体記憶装置１において、キャパシタ３０から情報を読み出す場合、まず、ワード線ＷＬに電圧を印加することで、第２トランジスタ２０のチャネルをオン状態に遷移させる。その後、プレート線ＰＬをフローティング状態としつつ、ビット線ＢＬに比較的低い電圧を印加し、第１トランジスタ１０のゲートに電圧を印加する。このとき、第１トランジスタ１０では、キャパシタ３０の強誘電体の残留分極の方向によって、チャネルをオン状態に遷移させる閾値電圧が変化するため、ソース及びドレイン間に流れる電流の大小（又は有無）が変化する。したがって、半導体記憶装置１では、第１トランジスタ１０のソース及びドレイン間に流れる電流を計測することによって、キャパシタ３０に記憶された情報を読み出すことができる。
【００３１】
これによれば、半導体記憶装置１は、キャパシタ３０に情報を記憶させるＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）として動作することができる。
【００３２】
一方、強誘電体の残留分極にて情報を記憶するＦｅＲＡＭの構造としては、１Ｔ１Ｃ（１Ｔｒａｎｓｉｓｔｏｒ−１Ｃａｐａｃｉｔｏｒ）型構造、及び１Ｔ（１Ｔｒａｎｓｉｓｔｏｒ）型構造が提案されている。
【００３３】
１Ｔ１Ｃ型構造のＦｅＲＡＭは、１つの電界効果トランジスタ、及び１つの強誘電体キャパシタにて構成され、電界効果トランジスタにて選択又は非選択が制御される強誘電体キャパシタの残留分極の方向によって情報を記憶する。
【００３４】
ただし、１Ｔ１Ｃ型構造のＦｅＲＡＭは、記憶された情報を読み出す際にセンスアンプにて検出可能な信号量を得るためには、大容量の強誘電体キャパシタが必要となる。このため、１Ｔ１Ｃ型構造のＦｅＲＡＭは、強誘電体キャパシタの大きさが増大し、メモリセルの占有面積が増大してしまう。また、１Ｔ１Ｃ型構造のＦｅＲＡＭは、強誘電体キャパシタに所定の情報（０又は１のいずれか）を書き込むことによって、強誘電体キャパシタから情報を読み出す（すなわち、破壊読み出しである）ため、読み出し後に強誘電体キャパシタへ情報の再書き込みを行う必要があった。
【００３５】
１Ｔ型構造のＦｅＲＡＭは、強誘電体膜をゲート絶縁膜として用いる強誘電体ＦＥＴ（電界効果トランジスタ）にて構成され、ゲート絶縁膜の残留分極の方向によって情報を記憶する。
【００３６】
ただし、１Ｔ型構造のＦｅＲＡＭは、強誘電体ＦＥＴを形成する半導体基板の表面に酸化膜が形成されてしまうため、ゲートと半導体基板（又はウェル）との間、又はゲートとソース／ドレインとの間に印加された電界は、一部しかゲート絶縁膜に印加されていなかった。そのため、１Ｔ型構造のＦｅＲＡＭは、メモリセルに情報を書き込む際に強誘電体ＦＥＴのゲートに印加する電圧が上昇していた。また、１Ｔ型構造のＦｅＲＡＭは、複数の強誘電体ＦＥＴがアレイ状に配列される。そのため、非選択の強誘電体ＦＥＴに記憶された情報が書き換わってしまうこと（Ｗｒｉｔｅ  Ｄｉｓｔｕｒｂ）を防止するためには、強誘電体ＦＥＴの選択又は非選択を制御する電界効果トランジスタを設けるなどの対策が必要であった。
【００３７】
本実施形態に係る半導体記憶装置１では、金属−強誘電体−金属（Ｍｅｔａｌ−Ｆｅｒｒｏｅｌｅｃｔｒｉｃ−Ｍｅｔａｌ）にて構成され、第２トランジスタ２０によって選択又は非選択が制御されるキャパシタ３０に情報を記憶させる。この構成によれば、半導体記憶装置１は、キャパシタ３０の一対の電極の間に酸化膜が介在せず、強誘電体に直接電界を印加することができるため、酸化膜による電圧降下の発生を回避し、書き込み電圧の上昇を抑制することができる。
【００３８】
また、半導体記憶装置１では、キャパシタ３０の選択及び非選択を制御する第２トランジスタ２０が設けられるため、第２トランジスタ２０によってキャパシタ３０への電圧印加の有無を制御することができる。したがって、半導体記憶装置１では、選択されたメモリセルへの情報の書き込みの際に、非選択のメモリセルに記憶された情報が書き換わることを防止することができる。加えて、半導体記憶装置１は、情報の書き込みの際に、選択されたメモリセルのキャパシタ３０にのみ電圧を印加することができるため、キャパシタ３０の強誘電体の劣化を抑制することができる。
【００３９】
さらに、半導体記憶装置１は、キャパシタ３０の強誘電体の残留分極の方向によって第１トランジスタ１０の閾値電圧を変化させることができる。これによれば、半導体記憶装置１は、情報を読み出す際に、キャパシタ３０の強誘電体の残留分極を第１トランジスタ１０のソース／ドレイン間に流れる電流量として増幅して検出することができる。すなわち、半導体記憶装置１は、ゲインセルとして動作することができる。これによれば、半導体記憶装置１は、キャパシタ３０の分極量が小さい場合でも、信号検出のマージンを大きくすることができるため、より安定して動作することができる。
【００４０】
＜２．構造例＞
続いて、図２を参照して、本実施形態に係る半導体記憶装置１の具体的な構造について説明する。図２は、本実施形態に係る半導体記憶装置１の平面構造及び断面構造を示す模式図である。
【００４１】
なお、図２の平面図は、各構成の配置を明確にするために、半導体基板１００の全面に亘って形成された層は省略して平面透過図として記載している。図２の断面図の各々は、平面図をＡ−Ａ線、Ｂ−Ｂ線又はＣ−Ｃ線の各々で切断した断面を示す。
【００４２】
また、以下では、「第１導電型」は、「ｐ型」又は「ｎ型」の一方を表し、「第２導電型」は、「第１導電型」と異なる「ｐ型」又は「ｎ型」の他方を表すこととする。
【００４３】
図２に示すように、半導体記憶装置１は、半導体基板１００の上に設けられる。半導体記憶装置１は、半導体基板１００上に１ビットの情報を記憶するメモリセルがマトリクス状に多数配置されることで、大容量の情報を記憶可能な記憶装置を構成する。図２では、破線で囲った領域Ｃｅｌｌが１つのメモリセルに相当する。
【００４４】
第１トランジスタ１０は、半導体基板１００の上に設けられたゲート絶縁膜１４０と、ゲート絶縁膜１４０の上に設けられたゲート電極１３１と、半導体基板１００に設けられたソース又はドレイン領域１５１、１５３と、によって構成される。ゲート電極１３１は、メモリセル間を跨いで設けられることで、プレート線ＰＬとして機能し、ゲート電極１３１の上に設けられた第１キャパシタ電極１１１と電気的に接続する。ソース又はドレイン領域１５１は、コンタクト２１１を介して第１配線層３１１（ソース線ＳＬ）と電気的に接続する。ソース又はドレイン領域１５３は、第２トランジスタ２０のソース又はドレイン領域としても機能し、コンタクト２１３及び第１配線層３１３を介して第２キャパシタ電極１１５と電気的に接続する。
【００４５】
第２トランジスタ２０は、半導体基板１００の上に設けられたゲート絶縁膜１４０と、ゲート絶縁膜１４０の上に設けられたゲート電極１３３と、半導体基板１００に設けられたソース又はドレイン領域１５３、１５５と、によって構成される。ゲート電極１３３は、メモリセル間を跨いで設けられることで、ワード線ＷＬとして機能する。ソース又はドレイン領域１５３は、第１トランジスタ１０のソース又はドレイン領域としても機能し、コンタクト２１３及び第１配線層３１３を介して第２キャパシタ電極１１５と電気的に接続する。ソース又はドレイン領域１５５は、コンタクト２１５を介して第２配線層５１０（ビット線ＢＬ）と電気的に接続する。
【００４６】
キャパシタ３０は、平坦化膜２００の開口の内側に沿って設けられた第１キャパシタ電極１１１と、開口に沿って第１キャパシタ電極１１１の上に設けられた強誘電体膜１１３と、開口を埋め込むように設けられた第２キャパシタ電極１１５と、によって構成される。第１キャパシタ電極１１１は、第１トランジスタ１０のゲート電極１３１と電気的に接続する。第２キャパシタ電極１１５は、コンタクト２１３及び第１配線層３１３を介してソース又はドレイン領域１５３と電気的に接続する。なお、キャパシタ３０は、図２に示すようなトレンチ型構造にて設けられてもよく、平行平板型構造又はスタック型構造などの他の構造にて設けられてもよい。
【００４７】
以下、半導体記憶装置１の各構成についてより具体的に説明する。
【００４８】
半導体基板１００は、半導体材料にて構成され、第１トランジスタ１０及び第２トランジスタ２０が形成される基板である。半導体基板１００は、シリコン基板であってもよく、シリコン基板の中にＳｉＯ２などの絶縁膜を挟み込んだＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板であってもよい。または、半導体基板１００は、ゲルマニウムなどの他の元素半導体で形成された基板、又はガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）若しくはシリコンカーバイド（ＳｉＣ）等の化合物半導体で形成された基板であってもよい。
【００４９】
素子分離層１０５は、絶縁性材料にて構成され、半導体基板１００に設けられるメモリセルの各々を互いに電気的に分離する。素子分離層１０５は、例えば、互いに離隔された平行な帯状領域にて半導体基板１００の第１方向（すなわち、図２に正対した場合の横方向、以下同じ）に延伸して設けられてもよい。例えば、素子分離層１０５は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
【００５０】
例えば、素子分離層１０５は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法を用いて、所定領域の半導体基板１００の一部をエッチング等で除去した後、エッチング等によって形成された開口を酸化シリコン（ＳｉＯｘ）で埋め込むことで形成されてもよい。また、素子分離層１０５は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法を用いて、所定領域の半導体基板１００を熱酸化することで形成されてもよい。
【００５１】
なお、素子分離層１０５によって互いに平行な帯状領域に離隔された領域は、第１トランジスタ１０及び第２トランジスタ２０が形成される素子領域として機能する。素子領域の半導体基板１００には、例えば、第１導電型不純物（例えば、ホウ素（Ｂ）又はアルミニウム（Ａｌ）などのｐ型不純物）が導入されていてもよい。
【００５２】
ゲート絶縁膜１４０は、絶縁性材料で構成され、半導体基板１００の上に設けられる。なお、ゲート絶縁膜１４０は、素子分離層１０５によって分離された素子領域の半導体基板１００の上に設けられる。これにより、半導体記憶装置１は、意図しない領域がトランジスタとして機能することを防止することができる。ゲート絶縁膜１４０は、電界効果トランジスタのゲート絶縁膜として公知の絶縁性材料で形成されてもよい。例えば、ゲート絶縁膜１４０は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
【００５３】
ゲート電極１３１、１３３は、導電性材料で構成され、ゲート絶縁膜１４０の上に設けられる。具体的には、ゲート電極１３１、１３３は、素子分離層１０５が延伸する第１方向と直交する第２方向に延伸されて、第１方向に所定の間隔を空けて設けられる。ゲート電極１３１、１３３は、素子分離層１０５を越えて延伸し、複数の素子領域に亘って設けられる。これにより、ゲート電極１３１は、各メモリセルの第１トランジスタ１０のゲート電極１３１の各々を電気的に接続するプレート配線ＰＬとして機能し、ゲート電極１３３は、各メモリセルの第２トランジスタ２０のゲート電極１３３の各々を電気的に接続するワード配線ＷＬとして機能する。すなわち、ゲート電極１３１、１３３は、素子分離層１０５の上では配線としてのみ機能する。
【００５４】
例えば、ゲート電極１３１、１３３は、ポリシリコン等にて形成されてもよく、金属、合金、金属化合物、又は高融点金属（Ｎｉなど）とポリシリコンとの合金（いわゆるシリサイド）にて形成されてもよい。具体的には、ゲート電極１３１、１３３は、金属層と、ポリシリコン層との積層構造にて形成されてもよい。例えば、ゲート電極１３１、１３３は、ゲート絶縁膜１４０の上に設けられたＴｉＮ又はＴａＮからなる金属層と、ポリシリコン層との積層構造にて形成されてもよい。このような積層構造によれば、ゲート電極１３１、１３３は、ポリシリコン層のみで形成される場合と比較して配線抵抗を低下させることができる。
【００５５】
ソース又はドレイン領域１５１、１５３、１５５は、半導体基板１００に形成された第２導電型の領域である。ソース又はドレイン領域１５１、１５３、１５５は、ゲート電極１３１、１３３を挟むように半導体基板１００にそれぞれ設けられる。具体的には、ソース又はドレイン領域１５３は、ゲート電極１３１、１３３の間に設けられ、ソース又はドレイン領域１５１は、ゲート電極１３１を挟んでソース又はドレイン領域１５３と反対側に設けられ、ソース又はドレイン領域１５５は、ゲート電極１３３を挟んでソース又はドレイン領域１５３と反対側に設けられる。なお、ソース又はドレイン領域１５１は、ソース線ＳＬとして機能する第１配線層３１１と、コンタクト２１１を介して電気的に接続する。ソース又はドレイン領域１５３は、第２キャパシタ電極１１５と、コンタクト２１３及び第１配線層３１３を介して電気的に接続する。ソース又はドレイン領域１５５は、ビット線ＢＬとして機能する第２配線層５１０と、コンタクト２１５を介して電気的に接続する。
【００５６】
例えば、ソース又はドレイン領域１５１、１５３、１５５は、素子分離層１０５によって分離された素子領域の半導体基板１００に第２導電型不純物（例えば、リン（Ｐ）、ヒ素（Ａｓ）などのｎ型不純物）を導入することで形成されてもよい。また、ソース又はドレイン領域１５１、１５３、１５５と、ゲート電極１３１、１３３との間の半導体基板１００には、ソース又はドレイン領域１５１、１５３、１５５と同じ導電型であり、かつソース又はドレイン領域１５１、１５３、１５５よりも導電型不純物の濃度が低いＬＤＤ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ  Ｄｒａｉｎ）領域が形成されていてもよい。
【００５７】
なお、ゲート電極１３１、１３３を挟んで設けられたソース又はドレイン領域１５１、１５３、１５５は、いずれがソース領域として機能してもよく、いずれがドレイン領域として機能してもよい。これらは、導電型不純物の極性又は接続される配線によって任意に変更され得る。
【００５８】
サイドウォール絶縁膜１３５は、絶縁性材料で構成され、ゲート電極１３１、１３３の側面に側壁として設けられる。具体的には、サイドウォール絶縁膜１３５は、ゲート電極１３１、１３３を含む領域に一様に絶縁膜を成膜した後、該絶縁膜を垂直異方性エッチングすることで形成することができる。例えば、サイドウォール絶縁膜１３５は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物によって、単層又は複数層にて形成されてもよい。
【００５９】
サイドウォール絶縁膜１３５は、第２導電型不純物を半導体基板１００に導入する際に、第２導電型不純物を遮蔽することで、ゲート電極１３１、１３３と、ソース又はドレイン領域１５１、１５３、１５５との位置関係を自己整合的に制御する。サイドウォール絶縁膜１３５を用いることによって、半導体基板１００への不純物の導入を段階的に行うことができる。そのため、ソース又はドレイン領域１５１、１５３、１５５と、ゲート電極１３１、１３３との間にＬＤＤ領域を自己整合的に形成することが可能となる。
【００６０】
導通層１３２、１３４は、それぞれゲート電極１３１、１３３の上に設けられ、ゲート電極１３１、１３３の各々を電気的に接続する配線として機能する。具体的には、導通層１３２は、ゲート電極１３１の上面に設けられ、プレート線ＰＬとして機能する。導通層１３４は、ゲート電極１３３の上面に設けられ、ワード線ＷＬとして機能する。例えば、導通層１３２、１３４は、低抵抗の金属又は金属化合物で形成されてもよい。
【００６１】
コンタクト領域１５１Ｓ、１５３Ｓ、１５５Ｓは、それぞれソース又はドレイン領域１５１、１５３、１５３の半導体基板１００の表面に設けられ、それぞれソース又はドレイン領域１５１、１５３、１５３と、コンタクト２１１、２１３、２１５との接触抵抗を低下させる。具体的には、コンタクト領域１５１Ｓ、１５３Ｓ、１５５Ｓは、Ｎｉなどの高融点金属と、シリコンとの合金（いわゆるシリサイド）にて形成されてもよい。
【００６２】
平坦化膜２００は、絶縁性材料で構成され、第１トランジスタ１０及び第２トランジスタ２０を埋め込み、半導体基板１００の全面に亘って設けられる。また、平坦化膜２００には、素子領域上の導通層１３２を露出させる開口が設けられ、該開口の内部にトレンチ型構造のキャパシタ３０が設けられる。例えば、平坦化膜２００は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
【００６３】
なお、図２では図示しないが、半導体基板１００、サイドウォール絶縁膜１３５及び導通層１３２、１３４の上には、全面に亘って絶縁性材料で構成されたライナー層が設けられてもよい。ライナー層は、コンタクト２１１、２１３、２１５を形成する工程において、ライナー層と平坦化膜２００との間で高いエッチング選択比を提供することで、半導体基板１００へのエッチングの進行を防止することができる。例えば、ライナー層は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。具体的には、平坦化膜２００が酸化シリコン（ＳｉＯｘ）である場合、ライナー層は、窒化シリコン（ＳｉＮｘ）で形成されてもよい。
【００６４】
また、ライナー層は、ゲート絶縁膜１４０の下の半導体基板１００に対して、圧縮応力又は引張応力を付与する層として形成されてもよい。このような場合、ライナー層は、応力効果によって、半導体基板１００に形成されるチャネルのキャリア移動度を向上させることができる。
【００６５】
第１キャパシタ電極１１１は、導電性材料で構成され、平坦化膜２００に形成された開口の内側に沿って設けられる。平坦化膜２００に形成された開口は、素子領域上の導通層１３２を露出させるように設けられ、第１キャパシタ電極１１１は、開口によって露出された導通層１３２の上に設けられることにより、第１トランジスタ１０のゲート電極１３１と電気的に接続される。このため、キャパシタ３０は、互いに離隔して、第１トランジスタ１０ごとに設けられることになる。
【００６６】
例えば、第１キャパシタ電極１１１は、チタン（Ｔｉ）若しくはタングステン（Ｗ）などの低抵抗の金属、又は窒化チタン（ＴｉＮ）若しくは窒化タンタル（ＴａＮ）などの金属化合物で形成されてもよい。また、第１キャパシタ電極１１１は、ルテニウム（Ｒｕ）又は酸化ルテニウム（ＲｕＯ２）などで形成されてもよい。第１キャパシタ電極１１１は、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）又はＩＭＰ（Ｉｏｎｉｚｅｄ  Ｍｅｔａｌ  Ｐｌａｓｍａ）によるスパッタ等を用いて形成することができる。
【００６７】
強誘電体膜１１３は、強誘電体材料にて構成され、平坦化膜２００に形成された開口の内側に沿って、第１キャパシタ電極１１１の上に設けられる。強誘電体膜１１３は、自発的に分極し、かつ残留分極の方向を外部電界にて制御可能な強誘電体材料にて形成される。例えば、強誘電体膜１１３は、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３：ＰＺＴ）又はタンタル酸ビスマス酸ストロンチウム（ＳｒＢｉ２Ｔａ２Ｏ９：ＳＢＴ）などのペレブスカイト構造の強誘電体材料にて形成されてもよい。また、強誘電体膜１１３は、ＨｆＯｘ、ＺｒＯｘ又はＨｆＺｒＯｘなどの高誘電体材料からなる膜を熱処理等によって変質させた強誘電体膜であってもよく、上記の高誘電体材料からなる膜にランタン（Ｌａ）、シリコン（Ｓｉ）又はガドリニウム（Ｇｄ）などの原子を導入することで変質させた強誘電体膜であってもよい。さらに、強誘電体膜１１３は、単層にて形成されてもよく、複数層にて形成されてもよい。例えば、強誘電体膜１１３は、ＨｆＯｘなどの強誘電体材料からなる単層膜であってもよい。強誘電体膜１１３は、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）、又はＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等を用いることで形成することができる。
【００６８】
第２キャパシタ電極１１５は、導電性材料にて構成され、平坦化膜２００に形成された開口を埋め込むように、強誘電体膜１１３の上に設けられる。例えば、第２キャパシタ電極１１５は、チタン（Ｔｉ）若しくはタングステン（Ｗ）などの低抵抗の金属、又は窒化チタン（ＴｉＮ）若しくは窒化タンタル（ＴａＮ）などの金属化合物で形成されてもよい。また、第２キャパシタ電極１１５は、ルテニウム（Ｒｕ）又は酸化ルテニウム（ＲｕＯ２）などで形成されてもよい。第２キャパシタ電極１１５は、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）、又はＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等を用いることで形成することができる。
【００６９】
キャパシタ３０は、上述した強誘電体膜１１３が第１キャパシタ電極１１１及び第２キャパシタ電極１１５によって挟持されることによって構成される。これにより、半導体記憶装置１は、キャパシタ３０の強誘電体膜１１３の分極方向によって情報を記憶することができる。
【００７０】
ここで、強誘電体膜１１３は、酸化膜が形成されやすいシリコン等で形成された半導体基板１００の上ではなく、第１キャパシタ電極１１１の上に設けられる。このため、半導体記憶装置１では、第１キャパシタ電極１１１及び第２キャパシタ電極１１５の間に強誘電体膜１１３以外の酸化膜等が介在することを防止することができる。したがって、半導体記憶装置１は、第１キャパシタ電極１１１及び第２キャパシタ電極１１５の間に電圧を印加した際に、酸化膜による電圧降下の発生を防止することができるため、書き込み電圧の上昇を抑制することができる。
【００７１】
コンタクト２１１、２１３、２１５は、導電性材料で構成され、平坦化膜２００を貫通して設けられる。具体的には、コンタクト２１１は、ソース又はドレイン領域１５１の上に設けられ、第１トランジスタ１０のソース又はドレインの他方と、第１配線層３１１（ソース線ＳＬ）とを電気的に接続する。コンタクト２１３は、ソース又はドレイン領域１５３の上に設けられ、第１配線層３１３を介して、第１トランジスタ１０のソース又はドレインの一方及び第２トランジスタ２０の一方と、第２キャパシタ電極１１５とを電気的に接続する。コンタクト２１５は、ソース又はドレイン領域１５５の上に設けられ、第２トランジスタ２０のソース又はドレインの他方と、第２配線層５１０（ビット線ＢＬ）とを電気的に接続する。
【００７２】
例えば、コンタクト２１１、２１３、２１５は、チタン（Ｔｉ）若しくはタングステン（Ｗ）などの低抵抗の金属、又は窒化チタン（ＴｉＮ）又は窒化タンタル（ＴａＮ）などの金属化合物で形成されてもよい。コンタクト２１１、２１３、２１５は、単層で形成されてもよく、複数層の積層体で形成されてもよい。例えば、コンタクト２１１、２１３、２１５は、Ｔｉ又はＴｉＮと、Ｗとの積層体にて形成されてもよい。
【００７３】
第１層間絶縁膜３００は、第１配線層３１１、３１３、３１５を埋め込み、平坦化膜２００の上に半導体基板１００の全面に亘って設けられる。第１層間絶縁膜３００は、例えば、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
【００７４】
第１配線層３１１、３１３、３１５は、導電性材料にて構成され、平坦化膜２００の上に設けられる。具体的には、第１配線層３１１は、第１トランジスタ１０及び第２トランジスタ２０が配列される第１方向と直交する第２方向に延伸する配線として、コンタクト２１１の上に設けられる。第１配線層３１１は、コンタクト２１１を介して第１トランジスタ１０のソース又はドレイン領域の他方と電気的に接続することで、ソース線ＳＬとして機能する。第１配線層３１３は、コンタクト２１３及び第２キャパシタ電極１１５を電気的に接続する配線として、コンタクト２１３及び第２キャパシタ電極１１５の上に設けられる。第１配線層３１５は、下層のコンタクト２１５と、上層のビア４１０とを電気的に接続するビアとして、コンタクト２１５の上に設けられる。第１配線層３１１、３１３、３１５は、例えば、銅（Ｃｕ）又はアルミニウム（Ａｌ）等の金属材料で形成されてもよく、Ｃｕのダマシン構造又はデュアルダマシン構造にて形成されてもよい。
【００７５】
第２層間絶縁膜４００は、ビア４１０を埋め込み、第１層間絶縁膜３００の上に半導体基板１００の全面に亘って設けられる。第２層間絶縁膜４００は、例えば、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
【００７６】
ビア４１０は、導電性材料にて構成され、第２層間絶縁膜４００を貫通して設けられる。具体的には、ビア４１０は、下層の第１配線層３１５と、上層の第２配線層５１０とを電気的に接続するビアとして、第１配線層３１５の上に設けられる。ビア４１０は、例えば、チタン（Ｔｉ）若しくはタングステン（Ｗ）などの低抵抗の金属、又は窒化チタン（ＴｉＮ）又は窒化タンタル（ＴａＮ）などの金属化合物で形成されてもよい。ビア４１０は、単層で形成されてもよく、複数層の積層体で形成されてもよく、例えば、Ｔｉ又はＴｉＮと、Ｗとの積層体にて形成されてもよい。
【００７７】
第３層間絶縁膜５００は、第２配線層５１０を埋め込み、第２層間絶縁膜４００の上に半導体基板１００の全面に亘って設けられる。第３層間絶縁膜５００は、例えば、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
【００７８】
第２配線層５１０は、導電性材料にて構成され、第１トランジスタ１０及び第２トランジスタ２０が配列される第１方向に延伸する配線として、ビア４１０の上に設けられる。第２配線層５１０は、ビア４１０、第１配線層３１５及びコンタクト２１５を介して、第２トランジスタ２０のソース又はドレイン領域の他方と電気的に接続することで、ビット線ＢＬとして機能する。第２配線層５１０は、例えば、銅（Ｃｕ）又はアルミニウム（Ａｌ）等の金属材料で形成されてもよく、Ｃｕのダマシン構造又はデュアルダマシン構造にて形成されてもよい。
【００７９】
上記の構造によれば、半導体記憶装置１では、第１キャパシタ電極１１１及び第２キャパシタ電極１１５によって、酸化膜の介在なく挟持された強誘電体膜１１３に電界を印加することができるため、酸化膜による電圧降下の発生を回避することができる。
【００８０】
また、上記の構造によれば、半導体記憶装置１では、キャパシタ３０の選択及び非選択を制御する第２トランジスタ２０によってキャパシタ３０への電圧印加を制御することができる。さらに、半導体記憶装置１は、強誘電体膜１１３の残留分極の方向を第１トランジスタ１０のソース及びドレイン間に流れる電流量に変換するゲインセルとして動作することができる。これによれば、半導体記憶装置１は、強誘電体膜１１３の分極量が小さい場合でも、より大きく増幅された検出信号を得ることができるため、より安定して動作することができる。
【００８１】
＜３．製造方法＞
続いて、図３〜図８を参照して、本実施形態に係る半導体記憶装置１の製造方法について説明する。図３〜図８は、半導体記憶装置１の製造方法の各工程を説明する平面図及び断面図である。
【００８２】
なお、図３〜図８においても、図２と同様に、半導体基板１００の全面に亘って形成された層の記載は省略している。また、断面図の各々は、平面図をＡＡ線、ＢＢ線又はＣＣ線の各々で切断した断面を示す。
【００８３】
まず、図３に示すように、半導体基板１００に素子分離層１０５を形成することで、第１トランジスタ１０及び第２トランジスタ２０が設けられる素子領域を形成する。
【００８４】
具体的には、Ｓｉからなる半導体基板１００上に、ドライ酸化等にてＳｉＯ２膜を形成し、さらに減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等にてＳｉ３Ｎ４膜を形成する。続いて、素子領域を保護するようにパターニングされたレジスト層をＳｉ３Ｎ４膜の上に形成し、ＳｉＯ２膜、Ｓｉ３Ｎ４膜及び半導体基板１００を３５０ｎｍ〜４００ｎｍの深さでエッチングする。次に、膜厚６５０ｎｍ〜７００ｎｍにてＳｉＯ２を成膜し、エッチングによる開口を埋め込むことで、素子分離層１０５を形成する。ＳｉＯ２の成膜には、例えば、段差被覆性が良好であり、かつ緻密なＳｉＯ２膜を形成することが可能な高密度プラズマＣＶＤを用いてもよい。
【００８５】
続いて、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）等を用いて、過剰に成膜されたＳｉＯ２膜を除去することで、半導体基板１００の表面を平坦化する。ＣＭＰによるＳｉＯ２膜の除去は、例えば、Ｓｉ３Ｎ４膜が露出するまで行えばよい。
【００８６】
さらに、熱リン酸等を用いてＳｉ３Ｎ４膜を除去する。なお、素子分離層１０５のＳｉＯ２膜をより緻密な膜とするため、又は素子領域の角を丸めるために、Ｓｉ３Ｎ４膜の除去の前に半導体基板１００をＮ２、Ｏ２又はＨ２／Ｏ２環境下でアニーリングすることも可能である。次に、半導体基板１００の素子領域の表面を１０ｎｍ程度酸化して酸化膜１００Ａを形成した後、第１導電型不純物（例えば、ホウ素（Ｂ）など）をイオン注入することで、素子領域の半導体基板１００を第１導電型のウェル領域に変換する。
【００８７】
次に、図４に示すように、ゲート絶縁膜１４０を成膜した後、ゲート絶縁膜１４０の上にゲート電極１３１、１３３を形成する。その後、ゲート電極１３１、１３３の両側面にサイドウォール絶縁膜１３５を形成し、半導体基板１００にソース又はドレイン領域１５１、１５３、１５５を形成する。
【００８８】
具体的には、まず、半導体基板１００の表面を覆う酸化膜１００Ａをフッ化水素酸溶液等で剥離する。その後、７００℃のＯ２を用いたドライ酸化又はＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）処理によって、半導体基板１００の上にＳｉＯ２からなるゲート絶縁膜１４０を膜厚１．５ｎｍ〜１０ｎｍにて形成する。なお、ドライ酸化に用いるガスとしては、Ｏ２の他に、Ｈ２／Ｏ２、Ｎ２Ｏ又はＮＯの混合ガスを用いてもよい。また、ゲート絶縁膜１４０を形成する際に、プラズマ窒化を用いることで、ＳｉＯ２膜中に窒素ドーピングを行うことも可能である。
【００８９】
次に、ＳｉＨ４ガスを原料ガスとし、成膜温度を５８０℃〜６２０℃とする減圧ＣＶＤを用いて、ポリシリコンを膜厚５０ｎｍ〜１５０ｎｍにて成膜する。その後、パターニングされたレジストをマスクとして、成膜されたポリシリコンに対して異方性エッチングを行うことにより、ゲート電極１３１、１３３を形成する。異方性エッチングには、例えば、ＨＢｒ又はＣｌ系のガスを用いることができる。例えば、４５ｎｍノードでは、ゲート幅を４０ｎｍ〜５０ｎｍ程度として、ゲート電極１３１、１３３を形成してもよい。
【００９０】
続いて、ゲート電極１３１、１３３の両側に、第２導電型不純物であるヒ素（Ａｓ）を５ｋｅＶ〜２０ｋｅＶにて、５×１０１３個／ｃｍ２〜２０×１０１３個／ｃｍ２の濃度でイオン注入することで、ＬＤＤ領域を形成する。ＬＤＤ領域を形成することで、短チャネル効果を抑制することができるため、第１トランジスタ１０及び第２トランジスタ２０の特性ばらつきを抑制することが可能である。なお、第２導電型不純物として、リン（Ｐ）を用いることも可能である。
【００９１】
次に、プラズマＣＶＤによってＳｉＯ２を膜厚１０ｎｍ〜３０ｎｍで成膜した後、プラズマＣＶＤによってＳｉ３Ｎ４を膜厚３０ｎｍ〜５０ｎｍで成膜し、サイドウォール用の絶縁膜を形成する。その後、サイドウォール用の絶縁膜に対して、異方性エッチングを行うことで、ゲート電極１３１、１３３の両側面にサイドウォール絶縁膜１３５を形成する。
【００９２】
その後、第２導電型不純物であるヒ素（Ａｓ）を２０ｋｅＶ〜５０ｋｅＶにて、１×１０１５個／ｃｍ２〜２×１０１５個／ｃｍ２の濃度でイオン注入し、ゲート電極１３１、１３３及びゲート電極１３１、１３３の両側に第２導電型不純物を導入する。これにより、ゲート電極１３１、１３３の両側の半導体基板１００にソース又はドレイン領域１５１、１５３、１５５がそれぞれ形成される。さらに、１０００℃にて５秒間のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）を行うことにより、イオン注入した不純物を活性化させる。これにより、第１トランジスタ１０及び第２トランジスタ２０が形成される。なお、導入した不純物の活性化を促進し、かつ不純物の拡散を抑制するために、スパイクＲＴＡにて不純物の活性化を行うことも可能である。
【００９３】
次に、図５に示すように、ゲート電極１３１、１３３と、及びソース又はドレイン領域１５１、１５３、１５５に、導通層１３２、１３４、及びコンタクト領域１５１Ｓ、１５３Ｓ、１５５Ｓを形成する。その後、半導体基板１００の全面に亘って平坦化膜２００を形成した後、コンタクト２１１、２１３、２１５を形成する。
【００９４】
具体的には、スパッタ等にて、半導体基板１００の全面に亘って、Ｎｉを膜厚６ｎｍ〜８ｎｍにて成膜した後、３００℃〜４５０℃にて１０秒〜６０秒のＲＴＡを行うことで、Ｓｉ上のＮｉをシリサイド（ＮｉＳｉ）化させる。ＳｉＯ２上のＮｉは、未反応のまま残るため、Ｈ２ＳＯ４／Ｈ２Ｏ２を用いて未反応のＮｉを除去することで、ゲート電極１３１、１３３、及びソース又はドレイン領域１５１、１５３、１５５に、低抵抗のＮｉＳｉからなる導通層１３２、１３４、及びコンタクト領域１５１Ｓ、１５３Ｓ、１５５Ｓを形成する。なお、Ｎｉに替えてＣｏ又はＮｉＰｔを成膜することで、ＣｏＳｉ２又はＮｉＳｉにて導通層１３２、１３４、及びコンタクト領域１５１Ｓ、１５３Ｓ、１５５Ｓを形成してもよい。Ｃｏ又はＮｉＰｔを成膜した場合のＲＴＡの温度は、適宜設定すればよい。
【００９５】
続いて、図示しないが、半導体基板１００の上に、ＳｉＮからなるライナー層を半導体基板１００の全面に亘って形成する。具体的には、プラズマＣＶＤを用いて、ＳｉＮを膜厚１０ｎｍ〜５０ｎｍにて成膜することで、ライナー層を形成する。なお、ライナー層は、圧縮応力又は引張応力を付与する層として形成することも可能である。ライナー層を形成することにより、平坦化膜２００とライナー層とのエッチング選択比が高くなる条件で平坦化膜２００をエッチングすることができるため、より高い制御性にてエッチングを行うことができる。
【００９６】
その後、半導体基板１００の上に、ＣＶＤ等を用いて、ＳｉＯ２を膜厚１００ｎｍ〜５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、平坦化膜２００を形成する。次に、平坦化膜２００をエッチングすることで、コンタクト領域１５１Ｓ、１５３Ｓ、１５５Ｓを露出させるように、平坦化膜２００に開口を形成する。続いて、平坦化膜２００の開口に対して、ＣＶＤ等にて、Ｔｉ及びＴｉＮを成膜し、さらにＷを成膜した後、ＣＭＰ法にて平坦化することで、コンタクト領域１５１Ｓ、１５３Ｓ、１５５Ｓの上に、コンタクト２１１、２１３、２１５を形成する。なお、Ｔｉ及びＴｉＮは、ＩＭＰ（Ｉｏｎ  Ｍｅｔａｌ  Ｐｌａｓｍａ）を用いたスパッタ法等で成膜してもよい。また、ＣＭＰ法の替わりに全面エッチバックを用いて平坦化を行ってもよい。
【００９７】
続いて、図６に示すように、平坦化膜２００を貫通し、第１トランジスタ１０の導通層１３２を露出させる開口を形成することで、該開口の内部にキャパシタ３０を形成する。
【００９８】
具体的には、リソグラフィにてパターニングされたレジストをマスクとする異方性エッチングにて、第１トランジスタ１０のゲート電極１３１の上に、導通層１３２を露出させるように開口を形成する。開口の平面形状は、例えば、コンタクト２１１、２１３、２１５の平面形状と同じであってもよいが、異なっていてもよい。異方性エッチングには、例えば、フルオロカーボン系のガスを用いることができる。
【００９９】
次に、ＡＬＤ、ＣＶＤ又はＩＭＰによるスパッタを用いて、平坦化膜２００に形成した開口の内部形状に沿って、導通層１３２の上に、ＴｉＮを膜厚５ｎｍ〜２０ｎｍで成膜する。なお、第１キャパシタ電極１１１を形成する材料として、ＴｉＮに替えて、ＴａＮ、Ｒｕ、又はＲｕＯ２などを用いることも可能である。その後、成膜したＴｉＮに対して異方性エッチングを行うことで、開口の内部にてリセスを行い、第１キャパシタ電極１１１を形成する。具体的には、成膜したＴｉＮの上にレジストを塗布した後、ＴｉＮ及びレジストのエッチングレートが同程度となる条件でエッチングを行うことによって、開口の底部にＴｉＮを残しつつ、リセスを形成することができる。なお、リセスの深さは、任意の深さで調整すればよい。
【０１００】
続いて、第１キャパシタ電極１１１の上に、平坦化膜２００に設けた開口の内部形状に沿って、高誘電体材料である酸化ハフニウム（ＨｆＯｘ）をＣＶＤ又はＡＬＤにて膜厚３ｎｍ〜１０ｎｍにて成膜し、強誘電体膜１１３を形成する。なお、高誘電体材料である酸化ハフニウム（ＨｆＯｘ）は、後段にて、アニール処理が行われることで強誘電体材料に変換される。
【０１０１】
なお、酸化ハフニウムに替えて、酸化ジルコニウム（ＺｒＯｘ）又は酸化ハフニウムジルコニウム（ＨｆＺｒＯｘ）などの高誘電体材料を用いることも可能である。また、これらの高誘電体材料にランタン（Ｌａ）、シリコン（Ｓｉ）又はガドリニウム（Ｇｄ）等をドープすることで強誘電体材料に変換することも可能である。さらには、強誘電体膜１１３として、チタン酸ジルコン酸鉛（ＰＺＴ）、又はタンタル酸ビスマス酸ストロンチウム（ＳＢＴ）などのペレブスカイト系の強誘電体材料を用いることも可能である。
【０１０２】
その後、平坦化膜２００に形成した開口を埋め込むように、強誘電体膜１１３の上にＣＶＤ、ＡＬＤ又はスパッタ等を用いて、ＴｉＮを膜厚５ｎｍ〜２０ｎｍで成膜することで、第２キャパシタ電極１１５を形成する。なお、第２キャパシタ電極１１５を形成する材料として、ＴａＮ、Ｒｕ又はＲｕＯ２を用いることも可能である。続いて、強誘電体膜１１３を構成するＨｆＯｘ（現時点では、高誘電体材料）を強誘電体材料に変換するための結晶化アニールが行われる。なお、ＨｆＯｘを強誘電体材料に変換する結晶化アニールは、本工程にて行ってもよく、以下のＣＭＰ後に行われてもよい。結晶化アニールは、例えば、４００℃〜６００℃の範囲で１０秒〜３分間程度行われればよい。その後、ＣＭＰ又は全面エッチバックを行うことで、平坦化膜２００の上に、過剰に成膜された強誘電体膜１１３及び第２キャパシタ電極１１５を除去する。
【０１０３】
次に、図７に示すように、半導体基板１００の全面に亘って第１層間絶縁膜３００を形成した後、第１配線層３１１、３１３、３１５を形成する。
【０１０４】
具体的には、ＣＶＤ等を用いて、平坦化膜２００の上に全面に亘ってＳｉＯ２を膜厚１００ｎｍ〜５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、第１層間絶縁膜３００を形成する。続いて、第１層間絶縁膜３００をエッチングすることで、コンタクト２１１、２１３、２１５との電気的な接続を形成するための開口を形成した後、ダマシン構造又はデュアルダマシン構造を用いることで、Ｃｕ等を配線材料として、第１配線層３１１、３１３、３１５を形成する。なお、第１配線層３１１、３１３、３１５は、Ａｌ等にて形成されてもよい。
【０１０５】
第１配線層３１１は、コンタクト２１１の上に、第１トランジスタ１０及び第２トランジスタ２０が配列される第１方向と直交する第２方向に延伸されることで、ソース線ＳＬとして機能する。また、第１配線層３１３は、第２キャパシタ電極１１５及びコンタクト２１３を電気的に接続する。第１配線層３１５は、ビア４１０及びコンタクト２１５を電気的に接続する。
【０１０６】
続いて、図８に示すように、第１層間絶縁膜３００の上に、半導体基板１００の全面に亘って第２層間絶縁膜４００を形成した後、ビア４１０を形成する。その後、第２層間絶縁膜４００の上に、半導体基板１００の全面に亘って第３層間絶縁膜５００を形成した後、第２配線層５１０を形成する。
【０１０７】
具体的には、ＣＶＤ等を用いて、第１層間絶縁膜３００の上に全面に亘ってＳｉＯ２を膜厚１００ｎｍ〜５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、第２層間絶縁膜４００を形成する。続いて、第２層間絶縁膜４００をエッチングすることで、第１配線層３１５と電気的な接続を形成するための開口を形成する。次に、形成した開口に対して、ＣＶＤ等にてＴｉＮを成膜し、さらにＷを成膜した後、ＣＭＰにて平坦化することで、ビア４１０を形成する。なお、ＴｉＮは、ＩＭＰを用いたスパッタ法等で成膜してもよい。また、ＣＭＰの替わりに全面エッチバックを用いて平坦化を行ってもよい。
【０１０８】
次に、ＣＶＤ等を用いて、第２層間絶縁膜４００の上に全面に亘ってＳｉＯ２を膜厚１００ｎｍ〜５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、第３層間絶縁膜５００を形成する。次に、第３層間絶縁膜５００をエッチングすることで、ビア４１０とのコンタクトのための開口を形成した後、ダマシン構造又はデュアルダマシン構造を用いることで、Ｃｕ等を配線材料とする第２配線層５１０を形成する。なお、第２配線層５１０は、Ａｌ等にて形成されてもよい。なお、第２配線層５１０は、ビア４１０の上に、第１トランジスタ１０及び第２トランジスタ２０が配列される第１方向に延伸されることで、ビット線ＢＬとして機能する。
【０１０９】
以上の工程により、本実施形態に係る半導体記憶装置１を形成することができる。
【０１１０】
＜４．動作例＞
続いて、図９及び１０を参照して、上記で説明した半導体記憶装置１の書き込み動作及び読み出し動作について説明する。図９は、強誘電体膜１１３の分極量と、印加電圧とのヒステリシス曲線の一例を示すグラフ図である。図１０は、第１トランジスタ１０のゲートに印加された電圧と、ソース及びドレイン間に流れる電流との関係の一例を示すグラフ図である。
【０１１１】
以下の表１は、半導体記憶装置１の書き込み動作及び読み出し動作において、それぞれの配線に印加される電圧（単位：Ｖ）の一例を示した表である。なお、表１において、「Ｖｔ」は、第２トランジスタ２０のチャネルをオン状態にするための閾値電圧であり、「Ｖｄｄ」は、Ｖｔよりも高い所定の電圧であり、「Ｖｐｐ」は、キャパシタ３０の分極状態を反転可能な電圧である。また、「ＯＦＦ」は、該当する配線をフローティング状態とすることを表す。
【０１１２】
【表１】
2019111525.tif 000003
【０１１３】
例えば、半導体記憶装置１のメモリセルに「１」の情報を書き込む場合、表１に示すように、選択したメモリセルに接続するワード線ＷＬにＶｐｐ＋Ｖｔを印加し、ビット線ＢＬにＶｐｐを印加する。プレート線ＰＬは０Ｖとし、ソース線ＳＬはフローティング状態とする。なお、ワード線ＷＬには、第２トランジスタ２０がトランスファー動作する際に生じる電圧降下を考慮して、閾値電圧ＶｔにＶｐｐを加えた電圧が印加される。
【０１１４】
このような場合、第２キャパシタ電極１１５には、第２トランジスタ２０を介して、ビット線ＢＬから電位Ｖｐｐが印加される。一方、第１キャパシタ電極１１１には、プレート線ＰＬから電位０Ｖが印加される。これにより、キャパシタ３０の強誘電体膜１１３には、第２キャパシタ電極１１５側を高電位とするＶｐｐの電位差が印加されるため、図１０に示すヒステリシス曲線の正方向に、強誘電体膜１１３の残留分極が制御される。したがって、半導体記憶装置１は、選択したメモリセルに、例えば、「１」の情報を書き込むことができる。
【０１１５】
また、半導体記憶装置１のメモリセルに「０」の情報を書き込む場合、表１に示すように、選択したメモリセルに接続するワード線ＷＬにＶｐｐ＋Ｖｔを印加し、プレート線ＰＬにＶｐｐを印加する。ビット線ＢＬは０Ｖとし、ソース線ＳＬはフローティング状態とする。なお、ワード線ＷＬには、上述したように、第２トランジスタ２０がトランスファー動作する際に生じる電圧降下を考慮して、閾値電圧ＶｔにＶｐｐを加えた電圧が印加される。
【０１１６】
このような場合、第２キャパシタ電極１１５には、第２トランジスタ２０を介して、ビット線ＢＬから電位０Ｖが印加される。一方、第１キャパシタ電極１１１には、プレート線ＰＬから電位Ｖｐｐが印加される。これにより、キャパシタ３０の強誘電体膜１１３には、第１キャパシタ電極１１１側を高電位とするＶｐｐの電位差が印加されるため、図１０に示すヒステリシス曲線の負方向に、強誘電体膜１１３の残留分極が制御される。したがって、半導体記憶装置１は、選択したメモリセルに、例えば、「０」の情報を書き込むことができる。
【０１１７】
一方、半導体記憶装置１のメモリセルからの情報の読み出しは、キャパシタ３０に記憶された情報が「０」であるのか「１」であるのかによって、第１トランジスタ１０の閾値電圧が変動することを利用して行われる。
【０１１８】
例えば、半導体記憶装置１のメモリセルから情報を読み出す場合、表１に示すように、選択したメモリセルに接続するワード線ＷＬにＶｄｄを印加し、ビット線ＢＬにＶｐｐ／３を印加する。プレート線ＰＬはフローティング状態とし、ソース線ＳＬは０Ｖとする。なお、ビット線ＢＬに印加される電圧は、強誘電体膜１１３の分極状態が反転しない程度に低い電圧であればよく、例えば、Ｖｐｐ／３以下の任意の値を設定することができる。
【０１１９】
このような場合、ビット線ＢＬに印加された電圧Ｖｐｐ／３は、第２トランジスタ２０を介して、第２キャパシタ電極１１５に印加される。ここで、第１キャパシタ電極１１１及びゲート電極１３１と電気的に接続するプレート線ＰＬはフローティング状態である。そのため、第１トランジスタ１０のゲート電極１３１には、電圧Ｖｐｐ／３を第１トランジスタ１０のゲート絶縁膜１４０の寄生容量及びキャパシタ３０の容量の逆比にて分配した電圧が印加される。具体的には、第１トランジスタ１０のゲート電極１３１には、下記の式１中のＶＩＬが印加される。
【０１２０】
【数１】
2019111525.tif 000004
【０１２１】
式１において、ＶＩＬは、第１トランジスタ１０のゲート絶縁膜１４０に印加される電圧であり、ＶＦＥは、キャパシタ３０の強誘電体膜１１３に印加される電圧であり、Ｖｇｃは、第２キャパシタ電極１１５とソース線ＳＬとの電位差（すなわち、Ｖｐｐ／３）である。また、ＣＩＬは、第１トランジスタ１０のゲート絶縁膜１４０の寄生容量であり、ＣＦＥは、キャパシタ３０の容量である。
【０１２２】
したがって、記憶された情報を読み出す際に第１トランジスタ１０のゲート電極１３１には、ビット線ＢＬに印加された電圧Ｖｐｐ／３の一部が印加され、第１トランジスタ１０のソース及びドレイン間の電圧Ｖｄｓは、Ｖｐｐ／３となる。
【０１２３】
第１トランジスタ１０の閾値電圧は、図１０に示すように、ゲート電極１３１に電気的に接続されたキャパシタ３０の残留分極の方向に大きく影響される。例えば、図１０に示すように、キャパシタ３０に第２キャパシタ電極１１５側が高電位となる「１」の情報が記憶されている場合、第１トランジスタ１０の閾値電圧は上昇する。一方、キャパシタ３０に第１キャパシタ電極１１１側が高電位となる「０」の情報が記憶されている場合、第１トランジスタ１０の閾値電圧は低下する。
【０１２４】
そのため、強誘電体膜１１３の残留分極の方向によって、第１トランジスタ１０のソース及びドレイン間電流Ｉｄｓの有無が分かれるように第１トランジスタ１０の閾値電圧を制御することで、強誘電体膜１１３に記憶された情報を読み出すことができる。
【０１２５】
また、式１からわかるように、キャパシタ３０の強誘電体膜１１３に印加される電圧ＶＦＥは、第２キャパシタ電極１１５とソース線ＳＬとの電位差（すなわち、Ｖｐｐ／３）よりも小さくなる。したがって、ビット線ＢＬ及びソース線ＳＬの間の電位差がＶｐｐよりも小さければ、キャパシタ３０の分極状態は変化しない。これによれば、半導体記憶装置１は、情報の読み出しの際に、キャパシタ３０に記憶された情報が書き換わることを防止することができる。
【０１２６】
さらに、半導体記憶装置１では、プレート線ＰＬに沿って複数のメモリセルが設けられているため、式１のＣＩＬは、同一のプレート線ＰＬに沿って設けられた複数のメモリセルにおける第１トランジスタ１０のゲート絶縁膜１４０の寄生容量の和となる。したがって、半導体記憶装置１では、ＣＩＬは、ＣＦＥに対して極めて大きくなるため、キャパシタ３０において分極状態が解消される脱分極現象が生じることを防止することができる。
【０１２７】
＜５．適用例＞
続いて、本開示の一実施形態に係る電子機器について説明する。本開示の一実施形態に係る電子機器は、上述した半導体記憶装置１を含む回路が搭載された種々の電子機器である。図１１Ａ〜図１１Ｃを参照して、このような本実施形態に係る電子機器の例について説明する。図１１Ａ〜図１１Ｃは、本実施形態に係る電子機器の一例を示す外観図である。
【０１２８】
例えば、本実施形態に係る電子機器は、スマートフォンなどの電子機器であってもよい。具体的には、図１１Ａに示すように、スマートフォン９００は、各種情報を表示する表示部９０１と、ユーザによる操作入力を受け付けるボタン等から構成される操作部９０３と、を備える。ここで、スマートフォン９００に搭載される回路には、上述した半導体記憶装置１が設けられてもよい。
【０１２９】
例えば、本実施形態に係る電子機器は、デジタルカメラなどの電子機器であってもよい。具体的には、図１１Ｂ及び図１１Ｃに示すように、デジタルカメラ９１０は、本体部（カメラボディ）９１１と、交換式のレンズユニット９１３と、撮影時にユーザによって把持されるグリップ部９１５と、各種情報を表示するモニタ部９１７と、撮影時にユーザによって観察されるスルー画を表示するＥＶＦ（Ｅｌｅｃｔｒｏｎｉｃ  Ｖｉｅｗ  Ｆｉｎｄｅｒ）９１９と、を備える。なお、図１１Ｂは、デジタルカメラ９１０を前方（すなわち、被写体側）から眺めた外観図であり、図１１Ｃは、デジタルカメラ９１０を後方（すなわち、撮影者側）から眺めた外観図である。ここで、デジタルカメラ９１０に搭載される回路には、上述した半導体記憶装置１が設けられてもよい。
【０１３０】
なお、本実施形態に係る電子機器は、上記例示に限定されない。本実施形態に係る電子機器は、あらゆる分野の電子機器であってもよい。このような電子機器としては、例えば、眼鏡型ウェアラブルデバイス、ＨＭＤ（Ｈｅａｄ  Ｍｏｕｎｔｅｄ  Ｄｉｓｐｌａｙ）、テレビジョン装置、電子ブック、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、ノート型パーソナルコンピュータ、ビデオカメラ又はゲーム機器等を例示することができる。
【０１３１】
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
【０１３２】
また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
【０１３３】
なお、以下のような構成も本開示の技術的範囲に属する。
（１）
第１トランジスタと、
絶縁体を介して対向する一対のキャパシタ電極にて設けられ、前記キャパシタ電極の一方が前記第１トランジスタのゲート電極と電気的に接続されるキャパシタと、
ソース又はドレインの一方が前記第１トランジスタのソース又はドレインの一方、及び前記キャパシタ電極の他方と電気的に接続される第２トランジスタと、
前記第１トランジスタのゲート電極、及び前記キャパシタ電極の一方と電気的に接続されるプレート線と、
を備える、半導体記憶装置。
（２）
前記絶縁体は、強誘電体である、前記（１）に記載の半導体記憶装置。
（３）
前記第１トランジスタのソース又はドレインの他方と電気的に接続されるソース線と、
前記第２トランジスタのソース又はドレインの他方と電気的に接続されるビット線と、
前記第２トランジスタのゲート電極と電気的に接続されるワード線と、
をさらに備える、前記（１）又は（２）に記載の半導体記憶装置。
（４）
前記ビット線は、前記第１トランジスタ及び前記第２トランジスタが配列された第１方向に延伸して設けられる、前記（３）に記載の半導体記憶装置。
（５）
前記ソース線は、前記第１方向と直交する第２方向に延伸して設けられる、前記（４）に記載の半導体記憶装置。
（６）
前記ワード線及び前記プレート線は、前記第２方向に延伸して設けられる、前記（５）に記載の半導体記憶装置。
（７）
前記キャパシタは、前記第１トランジスタの前記ゲート電極の上に設けられる、前記（１）〜（６）のいずれか一項に記載の半導体記憶装置。
（８）
前記キャパシタは、前記第１トランジスタ及び前記第２トランジスタを埋め込む平坦化膜に形成された開口の内部に設けられる、前記（７）に記載の半導体記憶装置。
（９）
前記キャパシタは、前記開口に沿って設けられた前記キャパシタ電極の一方、前記開口に沿って前記キャパシタ電極の一方の上に設けられた前記絶縁体、及び前記開口を埋め込むように前記絶縁体の上に設けられた前記キャパシタ電極の他方にて構成される、前記（８）に記載の半導体記憶装置。
（１０）
前記キャパシタ電極の他方は、前記平坦化膜を貫通して設けられたコンタクトを介して、前記第１トランジスタのソース又はドレインの一方、及び前記第２トランジスタのソース又はドレインの一方と電気的に接続される、前記（８）又は（９）に記載の半導体記憶装置。
（１１）
半導体記憶装置を備え、
前記半導体記憶装置は、
第１トランジスタと、
絶縁体を介して対向する１対のキャパシタ電極にて設けられ、前記キャパシタ電極の一方が前記第１トランジスタのゲート電極と電気的に接続されるキャパシタと、
ソース又はドレインの一方が前記第１トランジスタのソース又はドレインの一方、及び前記キャパシタ電極の他方と電気的に接続される第２トランジスタと、
前記第１トランジスタのゲート電極、及び前記キャパシタ電極の一方と電気的に接続されるプレート線と、
を備える、電子機器。
（１２）
第１トランジスタと、
絶縁体を介して対向する１対のキャパシタ電極にて設けられ、前記キャパシタ電極の一方が前記第１トランジスタのゲート電極と電気的に接続されるキャパシタと、
ソース又はドレインの一方が前記第１トランジスタのソース又はドレインの一方、及び前記キャパシタ電極の他方と電気的に接続される第２トランジスタと、
前記第１トランジスタのゲート電極、及び前記キャパシタ電極の一方と電気的に接続されるプレート線と、
前記第２トランジスタのゲート電極と電気的に接続されるワード線と、
前記第１トランジスタのソース又はドレインの他方と電気的に接続されるソース線と、
前記第２トランジスタのソース又はドレインの他方と電気的に接続されるビット線と、
を備える半導体記憶装置に対して、
前記プレート線をフローティング状態とし、前記ワード線に前記第２トランジスタの閾値電圧以上の電圧を印加し、前記ビット線と前記ソース線との間に所定の電圧を印加することで、前記キャパシタに記憶された情報を読み出す、情報の読み出し方法。
【符号の説明】
【０１３４】
１        半導体記憶装置
１０      第１トランジスタ
２０      第２トランジスタ
３０      キャパシタ
１００    半導体基板
１０５    素子分離層
１１１    第１キャパシタ電極
１１３    強誘電体膜
１１５    第２キャパシタ電極
１３１、１３３        ゲート電極
１３２、１３４    導通層
１３５    サイドウォール絶縁膜
１４０    ゲート絶縁膜
１５１、１５３、１５５    ドレイン領域
１５１Ｓ、１５３Ｓ、１５５Ｓ    コンタクト領域
２００    平坦化膜
２１１、２１３、２１５    コンタクト
３００    第１層間絶縁膜
３１１、３１３、３１５    第１配線層
４００    第２層間絶縁膜
４１０    ビア
５００    第３層間絶縁膜
５１０    第２配線層
【図１】
2019111525.tif 000005
【図２】
2019111525.tif 000006
【図３】
2019111525.tif 000007
【図４】
2019111525.tif 000008
【図５】
2019111525.tif 000009
【図６】
2019111525.tif 000010
【図７】
2019111525.tif 000011
【図８】
2019111525.tif 000012
【図９】
2019111525.tif 000013
【図１０】
2019111525.tif 000014
【図１１Ａ】
2019111525.tif 000015
【図１１Ｂ】
2019111525.tif 000016
【図１１Ｃ】
2019111525.tif 000017
【国際調査報告】
2019111525.tif 000018
2019111525.tif 000019
2019111525.tif 000020
2019111525.tif 000021