(57)【要約】  短絡保護回路（１１）において、第１のゲート抵抗（１２）は、ゲートドライバ（２７）の第１の出力ノード（５０）と第１のゲート端子（４０）との間に接続される。第１のリアルタイム制御回路（１０）は、第１の半導体スイッチング素子（９）に短絡電流が流れていることを検出した場合に、第１のゲート端子（４０）の電位を減少させるように動作する。動作監視回路（１１）は、第１のゲート抵抗（１２）の両端の電位差に比例した電位と第１電源（６）の電位との電位差を出力するように構成された差電圧回路（２０）を含む。動作監視回路（１１）は、差電圧回路（２０）の出力に基づいて第１のリアルタイム制御回路（１０）が動作しているか否かを監視する。
2019008817.tif 000002
【特許請求の範囲】
【請求項１】
半導体スイッチング素子の短絡保護回路であって、
前記短絡保護回路によって保護される第１の半導体スイッチング素子は、第１のゲート端子を有し、ゲートドライバの第１の出力ノードから前記第１のゲート端子に第１電源の電位が供給されることによってターンオンし、
前記短絡保護回路は、
前記ゲートドライバの前記第１の出力ノードと前記第１のゲート端子との間に接続された第１のゲート抵抗と、
前記第１の半導体スイッチング素子に短絡電流が流れていることを検出した場合に、前記第１のゲート端子の電位を減少させるように動作する第１のリアルタイム制御回路と、
動作監視回路とを備え、
前記動作監視回路は、前記第１のゲート抵抗の両端の電位差に比例した電位と前記第１電源の電位との電位差を出力するように構成された差電圧回路を含み、前記差電圧回路の出力に基づいて前記第１のリアルタイム制御回路が動作しているか否かを監視する、半導体スイッチング素子の短絡保護回路。
【請求項２】
前記短絡保護回路によって保護される第２の半導体スイッチング素子は、第２のゲート端子を有し、前記ゲートドライバの前記第１の出力ノードから前記第２のゲート端子に前記第１電源の電位が供給されることによってターンオンし、
前記短絡保護回路は、さらに、
前記ゲートドライバの前記第１の出力ノードと前記第２のゲート端子との間に接続された第２のゲート抵抗と、
前記第２の半導体スイッチング素子に短絡電流が流れていることを検出した場合に、前記第２のゲート端子の電位を減少させるように動作する第２のリアルタイム制御回路とを備え、
前記差電圧回路は、さらに、前記第２のゲート抵抗の両端の電位差に比例した電位と前記第１電源の電位との電位差を出力するように構成される、請求項１に記載の半導体スイッチング素子の短絡保護回路。
【請求項３】
前記短絡保護回路は、
前記第１のゲート端子がカソード側になるように前記第１のゲート端子に接続された第１のダイオードと、
前記第２のゲート端子がカソード側になるように前記第２のゲート端子に接続された第２のダイオードと、
前記第１のダイオードのアノードと前記第２のダイオードのアノードとが共通に接続された接続ノードとをさらに備え、
前記差電圧回路は、前記ゲートドライバの前記第１の出力ノードと、前記接続ノードとの電位差に比例した電圧を前記第１電源との電位差として出力するように構成される、請求項２に記載の半導体スイッチング素子の短絡保護回路。
【請求項４】
前記差電圧回路は、
前記ゲートドライバの第１の出力ノードに接続された正側入力端子と、前記接続ノードに接続された負側入力端子と、前記正側入力端子の電位から前記負側入力端子の電位を減じた電位差を出力する出力端子とを有する第１の差動増幅器と、
前記第１電源に接続された正側入力端子と、前記第１の差動増幅器の前記出力端子に接続された負側入力端子と、前記正側入力端子の電位から前記負側入力端子の電位を減じた電位差の定数倍を出力する出力端子とを有する第２の差動増幅器とを含み、
前記動作監視回路は、前記第２の差動増幅器の前記出力端子の電位に基づいて、前記第１のリアルタイム制御回路が動作しているか否かを監視する、請求項３に記載の半導体スイッチング素子の短絡保護回路。
【請求項５】
前記動作監視回路は、
前記第２の差動増幅器の前記出力端子に接続されたベース端子と、前記第１電源に接続されたエミッタ端子とを有するＰＮＰトランジスタをさらに含み、
前記ＰＮＰトランジスタのコレクタ端子から、前記第１および第２のリアルタイム制御回路が動作状態か否かを表す信号が出力される、請求項４に記載の半導体スイッチング素子の短絡保護回路。
【請求項６】
前記差電圧回路は、
前記ゲートドライバの第１の出力ノードに接続された負側入力端子と、前記接続ノードに接続された正側入力端子と、前記第１電源と接続された参照端子と、前記正側入力端子の電位から前記負側入力端子の電位を減じた電位差の定数倍に前記参照端子の電位を加算した電位を出力する出力端子とを有する第１の差動増幅器を含み、
前記動作監視回路は、前記第１の差動増幅器の前記出力端子の電位に基づいて、前記第１のリアルタイム制御回路が動作しているか否かを監視する、請求項３に記載の半導体スイッチング素子の短絡保護回路。
【請求項７】
前記動作監視回路は、
前記第１の差動増幅器の前記出力端子に接続されたベース端子と、前記第１電源に接続されたエミッタ端子とを有するＰＮＰトランジスタをさらに含み、
前記ＰＮＰトランジスタのコレクタ端子から、前記第１および第２のリアルタイム制御回路が動作状態か否かを表す信号が出力される、請求項６に記載の半導体スイッチング素子の短絡保護回路。
【請求項８】
前記短絡保護回路は、
前記ゲートドライバの前記第１の出力ノードと前記第１のゲート端子との間に、前記第１のゲート抵抗と並列に接続された第３のゲート抵抗と、
前記ゲートドライバの前記第１の出力ノードと前記第２のゲート端子との間に、前記第２のゲート抵抗と並列に接続された第４のゲート抵抗と、
前記ゲートドライバの前記第１の出力ノードと前記第１のゲート端子との間に、前記第１のゲート端子がカソード側となるように前記第１のゲート抵抗と直列に接続された第３のダイオードと、
前記ゲートドライバの前記第１の出力ノードと前記第１のゲート端子との間に、前記第１のゲート端子がアノード側となるように前記第３のゲート抵抗と直列に接続された第４のダイオードと、
前記ゲートドライバの前記第１の出力ノードと前記第２のゲート端子との間に、前記第２のゲート端子がカソード側となるように前記第２のゲート抵抗と直列に接続された第５のダイオードと、
前記ゲートドライバの前記第１の出力ノードと前記第２のゲート端子との間に、前記第２のゲート端子がアノード側となるように前記第４のゲート抵抗と直列に接続された第６のダイオードとをさらに備える、請求項２〜７のいずれか１項に記載の半導体スイッチング素子の短絡保護回路。
【請求項９】
前記ゲートドライバは、
前記第１の出力ノードと、
前記第１の出力ノードと前記第１電源との間に接続された第１のトランジスタと、
前記第１の出力ノードと異なる第２の出力ノードと、
前記第２の出力ノードと第２電源との間に接続された第２のトランジスタとを含み、
前記短絡保護回路は、さらに、
前記第２の出力ノードと前記第２電源との間に前記第２のトランジスタと直列に接続された第５のゲート抵抗と、
前記第１のゲート端子と前記第２の出力ノードとの間に前記第１のゲート端子がアノード側となるように接続された第７のダイオードと、
前記第２のゲート端子と前記第２の出力ノードとの間に前記第２のゲート端子がアノード側となるように接続された第８のダイオードとを備える、請求項２〜７のいずれか１項に記載の半導体スイッチング素子の短絡保護回路。
【請求項１０】
前記短絡保護回路は、さらに、前記第１の出力ノードと前記第１電源との間に前記第１のトランジスタと直列に接続された第６のゲート抵抗をさらに備える、請求項９に記載の半導体スイッチング素子の短絡保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体スイッチング素子の駆動時に短絡が発生した場合に駆動を停止し半導体スイッチング素子を保護するための短絡保護回路に関する。
【背景技術】
【０００２】
半導体スイッチング素子、特に電力制御に使用されるパワー半導体スイッチング素子では、素子の駆動時に短絡が発生した場合、素早く駆動を停止することで半導体スイッチング素子をオフにすることが必要である。これを実現するためには、短絡の発生時にそれを遅滞なく検出することと、その検出によって駆動を遅滞なく停止させることとの両方が必要である。【０００３】
短絡の発生を検出する回路として、ＲＴＣ（Real-Time  Control）回路が知られている。ＲＴＣ回路は、半導体スイッチング素子内の電流の一部を取り出すためのセンスセルを流れる電流を監視し、センスセル電流が過大な場合に、即座に半導体スイッチング素子のゲート電圧を引き下げるものである。そして、そのＲＴＣ回路が動作したか否かをゲート電流の監視により判断して半導体スイッチング素子の駆動を停止する既存技術が特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２０１６／０３８７１７号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本願発明者は、上記の特許文献１に開示された短絡保護回路を検討した結果、半導体スイッチング素子がオフ状態からオン状態へ切り替わる際に短絡故障が発生した場合に、短絡の検出が遅れるために保護動作が遅くなり、必要な時間内に半導体スイッチング素子を保護できない場合があることを見出した。【０００６】
また、上記の特許文献１では、半導体スイッチング素子を並列接続する場合について検討されていない。本願発明者は、上記の特許文献１に記載された短絡保護回路を単純に並列接続された半導体スイッチング素子に適用しようとすると、ゲート抵抗に生じる電圧が小さくなるために短絡の検出が遅れ、結果として保護動作が遅れる場合があることを見出した。【０００７】
本願発明者による上記の検討結果については、以下の発明の詳細な説明において詳しく述べる。この開示は、上記の問題点を考慮したものであり、その主な目的は、遅滞なく短絡の発生を検知して半導体スイッチング素子を速やかに保護することが可能な短絡保護回路を提供することである。
【課題を解決するための手段】
【０００８】
一実施形態の短絡保護回路によって保護される第１の半導体スイッチング素子は、第１のゲート端子を有し、ゲートドライバの第１の出力ノードから第１のゲート端子に第１電源の電位が供給されることによってターンオンする。短絡保護回路は、第１のゲート抵抗と、第１のリアルタイム制御回路と、動作監視回路とを備える。第１のゲート抵抗は、ゲートドライバの第１の出力ノードと第１のゲート端子との間に接続される。第１のリアルタイム制御回路は、第１の半導体スイッチング素子に短絡電流が流れていることを検出した場合に、第１のゲート端子の電位を減少させるように動作する。動作監視回路は、第１のゲート抵抗の両端の電位差に比例した電位と第１電源の電位との電位差を出力するように構成された差電圧回路を含む。動作監視回路は、差電圧回路の出力に基づいて第１のリアルタイム制御回路が動作しているか否かを監視する。【０００９】
他の実施形態の短絡保護回路は、さらに第２の半導体スイッチング素子を保護する。第２の半導体スイッチング素子は、第２のゲート端子を有し、ゲートドライバの第１の出力ノードから第２のゲート端子に第１電源の電位が供給されることによってターンオンする。この場合、短絡保護回路は、さらに、第２のゲート抵抗と、第２のリアルタイム制御回路とを備える。第２のゲート抵抗は、ゲートドライバの第１の出力ノードと第２のゲート端子との間に接続される。第２のリアルタイム制御回路は、第２の半導体スイッチング素子に短絡電流が流れていることを検出した場合に、第２のゲート端子の電位を減少させるように動作する。差電圧回路は、さらに、第２のゲート抵抗の両端の電位差に比例した電位と第１電源の電位との電位差を出力するように構成される。
【発明の効果】
【００１０】
上記の一実施形態によれば、差電圧回路の動作には、ゲート抵抗の両端電位の同相成分が影響しないので、寄生容量の充放電に起因する動作遅延がほとんど生じない。したがって、半導体スイッチング素子の短絡の発生を遅滞なく検知して速やかに保護動作を行うことができる。【００１１】
上記の他の実施形態によれば、ゲート抵抗が半導体スイッチング素子ごとに設けられ、各ゲート抵抗の両端の電位差に基づいてそれぞれに対応するリアルタイム制御回路の動作を監視することができる。したがって、複数の半導体スイッチング素子が並列に接続されている場合であっても、高速に半導体スイッチング素子を保護することができる。
【図面の簡単な説明】
【００１２】
【図１】比較例１としての半導体スイッチング素子の短絡保護回路の構成を示す回路図である。
【図２】比較例２としての半導体スイッチング素子の短絡保護回路の構成を示す回路図である。
【図３】図２において半導体スイッチング素子が並列化された構成を示す回路図である。
【図４】実施の形態１による短絡保護回路が適用された半導体システムの構成を示す回路図である。
【図５】図４のＲＴＣ回路の一例を示す回路図である。
【図６】図４の差動増幅器の詳細な構成の一例を示す回路図である。
【図７】図４の差電圧回路とその周辺部を取り出して示した回路図である。
【図８】図７の各部における電圧波形を示す図である。
【図９】図７の差電圧回路の変形例の構成を示す回路図である。
【図１０】図９の各部における電圧波形を示す図である。
【図１１】実施の形態２による短絡保護回路が適用された半導体システムの構成を示す回路図である。
【図１２】図１１の差電圧回路の変形例の構成を示す回路図である。
【図１３】実施の形態３による短絡保護回路を備えた半導体システムの構成を示す回路図である。
【図１４】実施の形態４による短絡保護回路を備えた半導体システムの構成を示す回路図である。
【図１５】実施の形態５による短絡保護回路を備えた半導体システムの構成を示す回路図である。
【発明を実施するための形態】
【００１３】
以下、各実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない場合がある。
【００１４】
序論．
まず、図１〜図３を参照して、特許文献１に記載された短絡保護回路の問題点について説明する。なお、図１〜図３の回路図は、本願の各実施の形態と対比するための比較例とすることを意図したものであり、特許文献１に開示された短絡保護回路に関連しているが、同文献に開示された回路と同一ではない。
【００１５】
［比較例１］
図１は、比較例１としての半導体スイッチング素子の短絡保護回路の構成を示す回路図である。図１の回路図は、特許文献１の図７に対応するものである。
【００１６】
図１を参照して、駆動回路１０１から出力された駆動信号ＤＳはゲートドライバ１２７に入力される。ゲートドライバ１２７はゲート出力用トランジスタ１０２，１０３を有する。トランジスタ１０２はＮチャネルＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）であり、そのドレイン端子は正電源１０６に接続されている。トランジスタ１０３はＰチャネルＭＯＳＦＥＴであり、そのドレイン端子は負電源１０７に接続されている。
【００１７】
トランジスタ１０２のソース端子とトランジスタ１０３のソース端子とは接続ノード１５０を介して互いに結合される。接続ノード１５０は、半導体スイッチング素子１０９のゲート端子１４０とゲート配線１０８を介して接続されている。ゲート配線１０８にはゲート抵抗１１２が設けられている。
【００１８】
半導体スイッチング素子１０９にはセンスセルが内蔵されている。センスセルはセンス電極とも称する。第１の保護回路としてのリアルタイム制御（ＲＴＣ：Real-Time  Control）回路１１０はこのセンスセルと接続される。ＲＴＣ回路１１０は、センスセルを流れる電流の大小を判定し過電流であると判断した場合に半導体スイッチング素子のゲート電圧を引き下げるように動作する。
【００１９】
ＲＴＣ回路１１０は、緊急的にゲート電圧を引き下げることで半導体スイッチング素子１０９の破壊を防止するものである。したがって、ＲＴＣ回路１１０によって半導体スイッチング素子１０９の短絡電流は制限されるものの完全には遮断されないので、そのままではやがて半導体スイッチング素子１０９は過熱し破壊に至るおそれがある。このため、ＲＴＣ回路１１０の動作を検知して駆動信号ＤＳの遮断を行う遮断回路１１６と、最終的に駆動回路１０１を停止させる非常停止回路１１７とが用意されている。遮断回路１１６と非常停止回路１１７とはＲＴＣ回路１１０の動作後直ちに動作する必要がある。
【００２０】
一般にＲＴＣ回路１１０には、短絡を検知したことを上記の遮断回路１１６および非常停止回路１１７に知らせるためのＳＣ（Short  Circuit）信号を発報するものがある。しかし、ＳＣ信号はノイズに汚染されやすく、ノイズを排除するためにフィルタを必要とする。フィルタの時定数を大きくしなければならないほどにノイズの多い環境下ではＳＣ信号の判定に時間がかかり保護動作が遅くなってしまう。
【００２１】
上記の問題を避けるためにゲート電流を監視することでＲＴＣ回路１１０の動作を検知する方法があり、この方法が特許文献１に記載されている。ゲート電流は強力な正電源１０６で駆動されているためノイズの影響を受けにくい。ゲート電流を監視する方法として、半導体スイッチング素子１０９がオンのときにゲート抵抗１１２に生じる電圧を監視する方法がある。
【００２２】
この方法では第２の保護回路として動作監視回路１１１が用意されており、その中のＰＮＰトランジスタ１１３のベース端子およびエミッタ端子にゲート抵抗１１２の両端の端子がそれぞれ接続されている。さらに、ＰＮＰトランジスタ１１３のベース・エミッタ間には比較的大きな抵抗値の抵抗素子１１４が接続されている。
【００２３】
動作監視回路１１１の具体的動作は以下のとおりである。抵抗素子１１４によって、ベース電位はエミッタ電位にプルアップされているためにＰＮＰトランジスタ１１３は通常時はオフ状態である。半導体スイッチング素子１０９に短絡が生じＲＴＣ回路１１０が動作すると、半導体スイッチング素子１０９のゲート電位が強制的に引き下げられるためゲート電流が増加する。この増加したゲート電流はゲート抵抗１１２の両端間の電位差を大きくする。これによって、ゲート抵抗１１２に接続されたＰＮＰトランジスタ１１３のベース・エミッタ間の電位差も大きくなり、結果としてＰＮＰトランジスタ１１３がオン状態になる。ＰＮＰトランジスタ１１３がオンになると、正電源１０６の電圧ＶｓがＰＮＰトランジスタ１１３のコレクタ端子１１５を介して遮断回路１１６と非常停止回路１１７に入力される。正電圧Ｖｓが入力された遮断回路１１６と非常停止回路１１７はそれぞれ動作して駆動信号ＤＳを遮断し、駆動回路１０１を停止させる。
【００２４】
図１の回路では、半導体スイッチング素子１０９がオフ状態のときは、トランジスタ１０３がオン状態であるので、半導体スイッチング素子１０９のゲート電位は負電源１０７の電位である−Ｖｓまで低下している。このため、ゲート抵抗１１２の両端とも負電源１０７の電位（−Ｖｓ）であり、これによりＰＮＰトランジスタ１１３のエミッタ端子、ベース端子とも負電源１０７の電位（−Ｖｓ）に等しい。この場合、遮断回路１１６および非常停止回路１１７の各々の入力ノードの電位よりもＰＮＰトランジスタ１１３のコレクタ端子の電位が下がるとＰＮＰトランジスタ１１３は逆バイアス状態となり破壊のおそれがある。したがって、これを防ぐ目的で、ダイオード１１８が、ＰＮＰトランジスタ１１３のコレクタ端子と、遮断回路１１６および非常停止回路１１７の各々の入力ノードとの間に設けられている。
【００２５】
ところが、図１の短絡保護回路には保護動作の遅れという問題がある。この理由は、上述のように半導体スイッチング素子１０９がオフ状態のときに、動作監視回路１１１の全体の電位が負電源１０７の電位である−Ｖｓまで低下するからである。短絡故障が発生するのは半導体スイッチング素子１０９がオン状態のときであり、一般に半導体スイッチング素子１０９がオフ状態からオン状態に変化するターンオンの時点から短絡が開始する。図１の短絡保護回路では半導体スイッチング素子１０９のターンオンの瞬間には、動作監視回路１１１のＰＮＰトランジスタ１１３のエミッタ端子は正電源１０６に接続されるものの、動作監視回路１１１の他の部分の電位は寄生容量のためにすぐには上昇しない。このため、動作監視回路１１１が正常な動作状態に移行するまでに時間がかかり、結果として短絡保護回路による保護動作が遅延する。換言すると、この問題は、動作監視回路１１１の各部の電位が、ゲート抵抗１１２の両端の電位の同相成分とともに変動することに起因する。
【００２６】
以下の実施の形態１では、上記の比較例１における問題点を回避可能な短絡保護回路の構成について説明する。
【００２７】
［比較例２］
図２は、比較例２としての半導体スイッチング素子の短絡保護回路の構成を示す回路図である。この回路は、特許文献１の図１０に対応するものである。
【００２８】
図２の回路は、図１のゲート抵抗１１２に代えて、トランジスタ１０２のドレイン端子と正電源１０６との間に接続されたゲート抵抗１０４と、トランジスタ１０３のドレイン端子と負電源１０７との間に接続されたゲート抵抗１０５とを備える点で図１の回路と異なる。さらに、図２の回路は、動作監視回路１１１を構成するＰＮＰトランジスタ１１３のベース端子およびエミッタ端子がゲート抵抗１０４の両端の端子にそれぞれ接続されている点で図１の回路と異なる。
【００２９】
図２の回路の場合には、半導体スイッチング素子１０９のオンオフにかかわらず、すなわち、トランジスタ１０２，１０３のオンオフにかかわらず、動作監視回路１１１の各部の電位は、正電源１０６の電位である＋Ｖｓにほぼ等しい。したがって、図１の回路の場合に生じたような保護動作の遅延は図２の回路の場合には生じない。しかしながら、複数の半導体スイッチング素子１０９を並列接続して制御できる電力を増やそうとした場合、図２の短絡保護回路の場合には保護動作が遅くなるという問題がある。以下、図３を参照してさらに説明する。
【００３０】
図３は、図２において半導体スイッチング素子が並列化された構成を示す回路図である。図３において、半導体スイッチング素子１０９と並列に半導体スイッチング素子１０９Ｂが設置される。半導体スイッチング素子１０９Ｂのゲート端子１４０Ｂは半導体スイッチング素子１０９のゲート端子１４０と結合されている。これにより半導体スイッチング素子１０９と半導体スイッチング素子１０９Ｂとはゲートドライバ１２７によって同時に駆動される。
【００３１】
半導体スイッチング素子１０９Ｂには、第１のＲＴＣ回路１１０と同じ構成の第２のＲＴＣ回路１１０Ｂが設置されている。第２のＲＴＣ回路１１０Ｂは、半導体スイッチング素子１０９Ｂが短絡状態となった場合に半導体スイッチング素子１０９Ｂのゲート電圧を強制的に引き下げるように動作する。
【００３２】
さて、図３の並列駆動回路において、半導体スイッチング素子１０９および１０９Ｂの通常動作時の駆動速度を、図２の単独駆動の場合の半導体スイッチング素子１０９の駆動速度と同じにするためには、ゲート抵抗１０４を流れる電流を２倍にしなければならない。なぜならば、図３の半導体スイッチング素子１０９，１０９Ｂの各々のゲート端子を流れるゲート電流は、図２の場合と同じにしなければならないからである。このため、ゲート抵抗１０４，１０５の各々の抵抗値を図２の場合の半分にする必要がある。図３の場合には、図２の場合と同じ抵抗値を有する抵抗素子を並列化することによって、ゲート抵抗１０４，１０５の各々の抵抗値を図２の場合の半分にしている。
【００３３】
しかしながら、図３のように、ゲート抵抗１０４の抵抗値を半分にすると、ＲＴＣ回路１１０，１１０Ｂの動作の検知が遅れ、短絡保護動作が遅れる原因となる場合がある。以下、図３を参照して具体的に説明する。
【００３４】
まず、駆動中の半導体スイッチング素子１０９と半導体スイッチング素子１０９Ｂとに同時に短絡が発生したとする。このような同時短絡は、駆動信号ＤＳの設定の誤りによってオンすべきでないときにオンの駆動信号ＤＳが発せられた場合などに生じる。
【００３５】
このような同時短絡の場合、ＲＴＣ回路１１０，１１０Ｂは同時に動作する。そうすると、ゲート配線１０８の電位を引き下げる能力は図２の場合の２倍になる。そのため、ゲート抵抗１０４を流れるゲート電流も図２の場合の２倍になる。したがって、図３のゲート抵抗１０４の抵抗値が図２の場合の半分しかなくても、図３のゲート抵抗１０４に生じる電圧は図２の場合と同じである。この結果、動作監視回路１１１によるＲＴＣ回路１１０，１１０Ｂの動作検知速度は図２の場合と同じであるので、短絡保護動作に遅れは生じない。
【００３６】
一方、半導体スイッチング素子１０９，１０９Ｂのうちの一方の半導体スイッチング素子のみが短絡を起こした場合には、事情が異なる。たとえば、半導体スイッチング素子１０９のみが短絡し、半導体スイッチング素子１０９Ｂは短絡しなかった場合について考える。このようなアンバランスな短絡は素子の過熱により発生することがある。
【００３７】
半導体スイッチング素子１０９のみが短絡した場合、ＲＴＣ回路１１０は動作するがＲＴＣ回路１１０Ｂは動作しない。このことは、ゲート配線１０８の電位を引き下げる能力が図２の場合と同じだけしかないことを意味する。しかるに図３のゲート抵抗１０４の大きさは図２のゲート抵抗１０２の半分にしてあるので、ゲート抵抗１０４に生じる電圧は図２の場合の半分になる。この結果、動作監視回路１１１の動作が遅れ、遮断回路１１６および非常停止回路１１７の動作も遅れることになる。このような短絡保護動作の遅れは半導体スイッチング素子１０９の破壊を引き起こすことがあり、大きな問題である。
【００３８】
以下の実施の形態２では、上記の比較例２における問題点を回避可能な短絡保護回路の構成について説明する。
【００３９】
実施の形態１．
［短絡保護回路を含む半導体システムの全体構成］
図４は、実施の形態１による短絡保護回路が適用された半導体システムの構成を示す回路図である。
【００４０】
図４を参照して、短絡保護回路は、半導体スイッチング素子９を保護するものである。短絡保護回路は、リアルタイム制御（ＲＴＣ：Real-Time  Control）回路１０と、動作監視回路１１と、遮断回路１６と、非常停止回路１７と、ゲート抵抗１２とを備える。
【００４１】
半導体スイッチング素子９は、自己消弧型の半導体スイッチング素子であり、駆動回路１によって駆動制御される。半導体スイッチング素子９の種類は特に限定されない。たとえば、半導体スイッチング素子９は、図に示すＮチャネルＭＯＳＦＥＴであってもよいし、ＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）であってもよいし、バイポーラトランジスタであってもよい。
【００４２】
駆動回路１から出力された駆動信号ＤＳはゲートドライバ２７に入力され、ゲートドライバ２７によって半導体スイッチング素子９が駆動される。ゲートドライバ２７はゲート出力用トランジスタ２，３を有する。トランジスタ２はＮチャネルＭＯＳＦＥＴであり、そのドレイン端子は正電源６に接続されている。トランジスタ３はＰチャネルＭＯＳＦＥＴであり、そのドレイン端子は負電源７に接続されている。
【００４３】
なお、ゲートドライバ２７を構成するトランジスタ２，３のチャネル極性は図４に限るものではなく、たとえば、両方ともＮチャネルＭＯＳＦＥＴであってもよい。この場合、一方のトランジスタのゲート端子に入力される駆動信号ＤＳは、他方のトランジスタのゲート端子に入力される駆動信号ＤＳの論理レベルを反転したものとなっている。また、トランジスタ２，３の種類はＭＯＳＦＥＴに限るものではない。たとえば、ＭＯＳＦＥＴに代えてバイポーラトランジスタであってもよい。
【００４４】
トランジスタ２のソース端子とトランジスタ３のソース端子とは接続ノード（以下、ゲートドライバ２７の出力ノード５０と称する）を介して互いに結合される。出力ノード５０は、半導体スイッチング素子９のゲート端子４０とゲート配線８を介して接続されている。ゲート配線８にはゲート抵抗１２が設けられている。
【００４５】
半導体スイッチング素子９にはセンスセルが内蔵されている。ＲＴＣ回路１０はこのセンスセルと接続される。ＲＴＣ回路１０は、センスセルを流れる電流の大小を判定し過電流であると判断した場合に半導体スイッチング素子９のゲート電圧を引き下げるように動作する。
【００４６】
図５は、図４のＲＴＣ回路の一例を示す回路図である。図５を参照して、ＲＴＣ回路１０は、抵抗素子４３，４５と、短絡電流を検出する検出回路４２と、ダイオード４４と、トランジスタ４６とを含む。
【００４７】
抵抗素子４３は、半導体スイッチング素子９のセンスセル４１と基準電位Ｇｎｄを与えるノードとの間に接続される。抵抗素子４３は、センス電流Ｉｓを検出するための電流センス抵抗として用いられる。
【００４８】
ダイオード４４、抵抗素子４５、およびトランジスタ４６は、この並び順でダイオード４４の極性が順方向となるように、ゲート配線８と基準電位Ｇｎｄを与えるノードとの間に直列に接続される。トランジスタ４６は、たとえば、ＭＯＳＦＥＴでも、バイポーラトランジスタでもよい。図４には、トランジスタ４６がＮＰＮ型のバイポーラトランジスタである場合が例示されている。トランジスタ４６の制御電極（ゲートまたはベース）は、検出回路４２と接続される。
【００４９】
検出回路４２は、抵抗素子４３の両端間の電圧を検出し、検出した電圧が閾値を超えるか否かを判定する。検出回路４２は、抵抗素子４３の電圧が閾値を超えた場合に、トランジスタ４６をオフ状態からオン状態に切り替える。これによって、ダイオード４４、抵抗素子４５、およびトランジスタ４６を介してゲート電流Ｉｇが流れるようになる。
【００５０】
なお、半導体スイッチング素子９のゲート端子４０はオン状態のトランジスタ２を介して正電源６に接続されている。したがって、ＲＴＣ回路１０は、半導体スイッチング素子９のゲート端子４０の電位を緊急的に引き下げることによって半導体スイッチング素子９を流れる短絡電流を制限することはできても、半導体スイッチング素子９を完全にオフすることはできない。
【００５１】
再び、図４を参照して、動作監視回路１１は、ゲート抵抗１２を流れるゲート電流を監視することでＲＴＣ回路１０の動作を検知する。具体的には、動作監視回路１１は、半導体スイッチング素子９がオンのときにゲート抵抗１２の両端間の電位差を検出する。
【００５２】
図４に示すように、動作監視回路１１は、差電圧回路２０と、ＰＮＰ型のバイポーラトランジスタ（ＰＮＰトランジスタ）１３とを含む。
【００５３】
差電圧回路２０は、ゲート抵抗１２の両端の電位差を取り出して出力する。言い替えると、ゲート抵抗１２の両端の電位のうち同相成分は除去され、差動成分のみが取り出される。差電圧回路２０によって取り出された差動成分の絶対値は、ＰＮＰトランジスタ１３のエミッタ端子とベース端子との間に出力される。ＰＮＰトランジスタ１３のエミッタ端子は正電源６に接続されているので、結局のところ、差電圧回路２０は、ゲート抵抗１２の両端の電位差に比例した電位と正電源６の電位との電位差、もしくはこの電位差に比例した電圧を、ＰＮＰトランジスタ１３のエミッタ端子とベース端子との間に出力する。
【００５４】
動作監視回路１１にはさらに抵抗素子１４が設けられている。抵抗素子１４は、ＰＮＰトランジスタ１３のベース端子とエミッタ端子との間に接続される。また、ＰＮＰトランジスタ１３のコレクタ端子は、遮断回路１６および非常停止回路１７に接続される。
【００５５】
上記の動作監視回路１１の回路構成によれば、抵抗素子１４によって、ベース電位はエミッタ電位（すなわち、正電源６の電位＋Ｖｓ）にプルアップされているためにＰＮＰトランジスタ１３は通常時はオフ状態である。半導体スイッチング素子９に短絡が生じＲＴＣ回路１０が動作すると、半導体スイッチング素子９のゲート電位が強制的に引き下げられるためゲート電流が増加する。この増加したゲート電流はゲート抵抗１２の両端間の電位差を大きくする。これによって、差電圧回路２０の出力電圧が増加するので、ＰＮＰトランジスタ１３のベース・エミッタ間の電位差も大きくなり、結果としてＰＮＰトランジスタ１３がオン状態になる。ＰＮＰトランジスタ１３がオンになると、正電源６の電位ＶｓがＰＮＰトランジスタ１３のコレクタ端子１５を介して遮断回路１６と非常停止回路１７に入力される。
【００５６】
上記のように、ＰＮＰトランジスタ１３のエミッタ端子は正電源６に接続され、ゲート抵抗１２の一端に接続されていない。この点で図４の動作監視回路１１は、図１の動作監視回路１１１と異なる。したがって、図１の場合と異なり、半導体スイッチング素子９がオフ状態になっている場合でも動作監視回路１１の全体の電位が負電源７の電位である−Ｖｓまで低下してしまうことがない。このため、半導体スイッチング素子９のターンオンおよびターンオフ時に動作監視回路１１では寄生容量の充放電が発生せず、動作に遅延が生じることはない。また、動作監視回路１１の電位は変動しないので、ＰＮＰトランジスタ１３のコレクタ端子側に図１に示したようなダイオード１１８は不要である。
【００５７】
遮断回路１６は、動作監視回路１１から正電圧＋Ｖｓの信号を受けたときに、駆動信号ＤＳの遮断を行う。たとえば、遮断回路１６は、駆動回路１の出力ノードとゲートドライバ２７の入力ノードとを接続する配線の電位を負電源７の電位である−Ｖｓに固定する。
【００５８】
非常停止回路１７は、動作監視回路１１から正電圧＋Ｖｓの信号を受けたときに、駆動信号ＤＳの論理レベルがローレベル（Ｌレベル）に固定されるように、駆動回路１を制御する。
【００５９】
［差電圧回路の構成］
以下、差電圧回路２０の構成についてさらに詳しく説明する。図４に示すように、差電圧回路２０は、第１の差動増幅器２１と、第２の差動増幅器２２とを含む。差動増幅器２１，２２の各々は、２つの入力端子である正側入力端子および負側入力端子を有し、その端子間の電位差を絶対値として出力端子Ｏｕｔから出力する。
【００６０】
差動増幅器２１の正側入力端子（高電位側入力端子ＶｉｎＨとも称する）は、ゲート抵抗１２とゲートドライバ２７との接続ノードに接続される。差動増幅器２１の負側入力端子（低電位側入力端子ＶｉｎＬとも称する）は、ゲート抵抗１２と半導体スイッチング素子９のゲート端子４０との接続ノードに接続される。差動増幅器２１の出力端子Ｏｕｔは、差動増幅器２２の負側入力端子と接続される。差動増幅器２２の正側入力端子は正電源６と接続される。差動増幅器２２の出力端子Ｏｕｔは、ＰＮＰトランジスタ１３のベース端子と接続される。
【００６１】
図６は、図４の差動増幅器の詳細な構成の一例を示す回路図である。図５に示すように、図４の差動増幅器２１，２２の各々は、演算増幅器ＯＰＡと抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４と用いて構成することができる。
【００６２】
図６に示すように、演算増幅器ＯＰＡの正側入力端子は、高電位側入力端子ＶｉｎＨと抵抗素子Ｒ３を介して接続され、参照端子Ｒｅｆと抵抗素子Ｒ４を介して接続される。演算増幅器ＯＰＡの負側入力端子は、低電位側入力端子ＶｉｎＬと抵抗素子Ｒ１を介して接続され、演算増幅器ＯＰＡの出力端子と抵抗素子Ｒ２を介して接続される。演算増幅器ＯＰＡの出力端子は、差動増幅器の出力端子Ｏｕｔと接続される。
【００６３】
ここで、抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４の抵抗値をＲ１，Ｒ２，Ｒ３，Ｒ４とし、Ｒ１＝Ｒ３かつＲ２＝Ｒ４とする。さらに、高電位側入力端子ＶｉｎＨ、低電位側入力端子ＶｉｎＬ、出力端子Ｏｕｔ、および参照端子Ｒｅｆの電位をそれぞれ、ＶｉｎＨ、ＶｉｎＬ、Ｏｕｔ、Ｒｅｆとする。そうすると、
Ｏｕｔ＝（ＶｉｎＨ−ＶｉｎＬ）×Ｒ２／Ｒ１＋Ｒｅｆ    …(1)
が成り立つ。特にＲ１＝Ｒ２＝Ｒ３＝Ｒ４とすれば、差動増幅器の出力端子Ｏｕｔの電位は、高電位側入力端子ＶｉｎＨの電位から低電位側入力端子ＶｉｎＬの電位を差し引いたものに、参照端子Ｒｅｆの電位を加算したものに等しくなる。
【００６４】
［動作監視回路の動作］
次に、動作監視回路１１の動作について説明する。
【００６５】
図７は、図４の差電圧回路とその周辺部を取り出して示した回路図である。図７では、差電圧回路２０を構成する差動増幅器２１，２２の入力側および出力側の各部に参照符号が付されている。
【００６６】
図８は、図７の各部における電圧波形を示す図である。具体的に、図８（Ａ）のグラフは、差動増幅器２１の正側入力電位２６Ａ、差動増幅器２１の負側入力電位２６Ｂ、および差動増幅器２１の出力電位２６Ｄを示す。差動増幅器２１の正側入力電位２６Ａは、ゲートドライバ２７の出力ノード５０の電位に等しい。差動増幅器２１の負側入力電位２６Ｂは、半導体スイッチング素子９のゲート電位に等しい。
【００６７】
図８（Ｂ）のグラフは、差動増幅器２２の正側入力電位２６Ｅ、差動増幅器２２の出力電位２６Ｆ、およびＰＮＰトランジスタ１３のゲート・エミッタ間の電位差２６Ｇを示す。差動増幅器２２の正側入力電位２６Ｅは、正電源６の電位である＋Ｖｓに等しい。
【００６８】
図７および図８を参照して、図８の時刻ｔ０においてトランジスタ２がターンオンする。半導体スイッチング素子９に短絡が発生している場合、時刻ｔ１においてＲＴＣ回路１０が動作し、半導体スイッチング素子９のゲート電位、すなわち、差動増幅器２１の負側入力電位２６Ｂは、ＲＴＣ回路１０によって強制的に引き下げられる。差動増幅器２１の正側入力電位２６Ａから負側入力電位２６Ｂを引き去った差電圧は、差動増幅器２１の出力電位２６Ｄに等しい（差動増幅器２１の増幅率を１としている）。
【００６９】
この差動増幅器２１の出力電位２６Ｄは、差動増幅器２２の低電位側入力端子ＶｉｎＬに入力される。正電源６の電位である＋Ｖｓ、すなわち、差動増幅器２２の正側入力電位２６Ｅから差動増幅器２１の出力電位２６Ｄを減じた差電圧は、差動増幅器２２の出力電位２６Ｆに等しい（差動増幅器２２の増幅率を１としている）。
【００７０】
よって、ＰＮＰトランジスタ１３のベース・エミッタ間電圧である電位差２６Ｇは、差動増幅器２２の出力電位２６Ｆから正電源６の電位Ｖｓ（２６Ｅに等しい）を引き去ったものである。この電位差２６Ｇは、ＲＴＣ回路１０が動作すると負に引き下げられ、ＰＮＰトランジスタ１３はオンする。これにより、図４の遮断回路１６および非常停止回路１７による保護動作が行われる。この保護動作は、動作監視回路１１の寄生容量の充放電がないため遅延は生じない。
【００７１】
また、図７の差電圧回路２０の構成は、差動増幅器２１、２２のそれぞれの参照端子Ｒｅｆの電位が０Ｖとなるように工夫したものであり、電圧出力の高精度な動作を保証している。
【００７２】
［差電圧回路の他の構成例］
保護速度に余裕があり、差動増幅器２１の参照端子Ｒｅｆの電位を高電圧にできる場合、差電圧回路２０を構成する差動増幅器を１個に削減することができる。
【００７３】
図９は、図７の差電圧回路の変形例の構成を示す回路図である。図９の差電圧回路２０Ａは、差動増幅器２１のみを含み、差動増幅器２２を含まない点で図７の差電圧回路２０と異なる。
【００７４】
さらに、図９の差電圧回路２０Ａは、差動増幅器２１の正側入力端子、負側入力端子、および参照端子Ｒｅｆの接続が図７の差電圧回路２０の場合と異なる。具体的に、図９の差電圧回路２０Ａの場合には、差動増幅器２１の正側入力端子はゲート抵抗１２と半導体スイッチング素子９のゲート端子４０との接続ノードに接続される。差動増幅器２１の負側入力端子はゲート抵抗１２とゲートドライバ２７との接続ノードに接続される。これらの接続関係は図７の場合と逆である。さらに、差動増幅器２１の参照端子Ｒｅｆは正電源６と接続される。
【００７５】
上記の構成によって、差動増幅器２１の出力端子ＯｕｔをＰＮＰトランジスタ１３のゲートに接続することできるので、差動増幅器２２が不要となり、差動増幅器２２のコストを削減することができる。図９のその他の点は図７と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。次に、図９の差電圧回路２０Ａの動作について説明する。
【００７６】
図１０は、図９の各部における電圧波形を示す図である。具体的に、図１０（Ａ）のグラフは、差動増幅器２１の正側入力電位２６Ｂ、差動増幅器２１の負側入力電位２６Ａ、および、これらの電位差（すなわち、２６Ｂ−２６Ａ）を示す。差動増幅器２１の負側入力電位２６Ａは、ゲートドライバ２７の出力ノード５０の電位に等しい。差動増幅器２１の正側入力電位２６Ｂは、半導体スイッチング素子９のゲート電位に等しい。
【００７７】
図１０（Ｂ）のグラフは、差動増幅器２１の出力電位２６Ｄ、およびＰＮＰトランジスタ１３のゲート・エミッタ間の電位差２６Ｇを示す。
【００７８】
図９および図１０を参照して、図１０の時刻ｔ０においてトランジスタ２がターンオンする。半導体スイッチング素子９に短絡が発生している場合、時刻ｔ１においてＲＴＣ回路１０が動作し、半導体スイッチング素子９のゲート電位、すなわち、差動増幅器２１の正側入力電位２６Ｂは、ＲＴＣ回路１０によって強制的に引き下げられる。差動増幅器２１の正側入力電位２６Ｂから負側入力電位２６Ａを引き去った差電圧（図１０（Ａ）の破線で示す）に、差動増幅器２１の参照端子Ｒｅｆの電位である＋Ｖｓを加算した電圧が、差動増幅器２１の出力電位２６Ｄとして出力される（差動増幅器２１の増幅率を１としている）。
【００７９】
よって、ＰＮＰトランジスタ１３のベース・エミッタ間電圧である電位差２６Ｇは、差動増幅器２１の出力電位２６Ｄから正電源６の電位Ｖｓ（２６Ｅに等しい）を引き去ったものである。この電位差２６Ｇは、ＲＴＣ回路１０が動作すると負に引き下げられ、ＰＮＰトランジスタ１３はオンする。これにより、図４の遮断回路１６および非常停止回路１７による保護動作が行われる。
【００８０】
［効果］
以上のとおり、実施の形態１の短絡保護回路によれば、比較例１の場合と異なり、半導体スイッチング素子９のターンオン時およびターンオフ時に動作監視回路１１の充放電が生じないので、比較例１の場合に比べて高速に保護動作を実現することができる。さらに、次の実施の形態２で説明するように、実施の形態１の短絡保護回路の構成は、半導体スイッチング素子９が並列化された場合にも容易に適用することができる。
【００８１】
なお、ノイズ対策が施されていれば、ＰＮＰトランジスタ１３に代えて、たとえば、差動増幅器２１の出力と参照電圧とを比較する比較器を動作監視回路１１に設け、この比較器の出力が遮断回路１６および非常停止回路１７に伝達されるようにしてもよい。
【００８２】
実施の形態２．
実施の形態２では、制御する電力を増やすために複数個の半導体スイッチング素子を並列に接続した場合を取り扱う。比較例２で説明したように、並列接続された半導体スイッチング素子を駆動する場合に駆動速度を落とさないようにゲート抵抗を減少させると、半導体スイッチング素子の短絡故障の検知の遅れの原因となる。この問題を回避するために、図３の場合と異なり、実施の形態２ではゲート抵抗は、ゲートドライバ２７と各半導体スイッチング素子との間に設置される。したがって、実施の形態２は実施の形態１を拡張したものとなっている。
【００８３】
以下では、実施の形態１と異なる点を中心に説明する。実施の形態１と共通する部分については同一の参照符号を付して説明を繰り返さない場合がある。
【００８４】
［短絡保護回路を含む半導体システムの全体構成］
図１１は、実施の形態２による短絡保護回路が適用された半導体システムの構成を示す回路図である。図１１では、簡単のために並列接続された２個の半導体スイッチング素子９，９Ｂの場合を取り扱うが、より多くの半導体スイッチング素子が並列に接続された場合も同様に取り扱うことができる。
【００８５】
半導体スイッチング素子９，９Ｂは、実施の形態１の場合と同様に、自己消弧型の半導体スイッチング素子であり、共通の駆動回路１によって駆動制御される。駆動回路１から出力された駆動信号ＤＳは共通のゲートドライバ２７に入力される。したがって、半導体スイッチング素子９，９Ｂは、ゲートドライバ２７から共通の駆動電圧（すなわち、正電源６の電位である＋Ｖｓおよび負電源７の電位である−Ｖｓ）を受けることによって同時に駆動される。ゲートドライバ２７の具体的構成例は図４の場合と同じであるので説明を繰り返さない。
【００８６】
ゲートドライバ２７の出力ノード５０と半導体スイッチング素子９のゲート端子４０との間にゲート抵抗１２が接続され、ゲートドライバ２７の出力ノード５０と半導体スイッチング素子９Ｂのゲート端子４０Ｂとの間にゲート抵抗１２Ｂが接続される。すなわち、ゲートドライバ２７の出力ノード５０から延在するゲート配線は分岐点５２において分岐し、半導体スイッチング素子９用のゲート配線８にゲート抵抗１２が設けられ、半導体スイッチング素子９Ｂ用のゲート配線８Ｂにゲート抵抗１２Ｂが設けられる。したがって、ゲート抵抗１２，１２Ｂは半導体スイッチング素子９，９Ｂごとにそれぞれ設けられている。
【００８７】
短絡保護回路は、半導体スイッチング素子９のためのＲＴＣ回路１０と、半導体スイッチング素子９ＢのためのＲＴＣ回路１０Ｂと、動作監視回路１１と、遮断回路１６と、非常停止回路１７と、上記のゲート抵抗１２，１２Ｂと、ダイオード１９，１９Ｂとを備える。動作監視回路１１、遮断回路１６、および非常停止回路１７は、半導体スイッチング素子９，９Ｂに対して共通に設けられている。
【００８８】
ＲＴＣ回路１０は半導体スイッチング素子９のセンスセルと接続され、センスセルを流れる電流の大小を判定し過電流であると判断した場合に半導体スイッチング素子９のゲート電圧を引き下げるように動作する。同様に、ＲＴＣ回路１０Ｂは半導体スイッチング素子９Ｂのセンスセルと接続され、センスセルを流れる電流の大小を判定し過電流であると判断した場合に半導体スイッチング素子９Ｂのゲート電圧を引き下げるように動作する。ＲＴＣ回路１０，１０Ｂの構成例は実施の形態１の場合と同様であるので説明を繰り返さない。
【００８９】
動作監視回路１１は、ゲート抵抗１２を流れるゲート電流を監視することでＲＴＣ回路１０の動作を検知するとともに、ゲート抵抗１２Ｂを流れるゲート電流を監視することでＲＴＣ回路１０Ｂの動作を検知する。具体的には、動作監視回路１１は、半導体スイッチング素子９がオンのときにゲート抵抗１２に生じる電圧を検出するとともに、半導体スイッチング素子９Ｂがオンのときにゲート抵抗１２Ｂに生じる電圧を検出する。
【００９０】
動作監視回路１１の具体的構成例は実施の形態１の場合と同じである。具体的に図４および図７で説明したように、動作監視回路１１は、差電圧回路２０と、ＰＮＰトランジスタ１３と、抵抗素子１４とを含む。さらに、差電圧回路２０は、差動増幅器２１，２２を含む。
【００９１】
動作監視回路１１とゲート抵抗１２，１２Ｂとの接続関係は、実施の形態１の図４および図７の場合と異なる。図１１の場合には、動作監視回路１１によってゲート抵抗１２，１２Ｂの各々に生じる電圧を同時に監視可能にするために、ダイオード１９，１９Ｂが設けられている。具体的に、ダイオード１９のカソード端子は、ゲート抵抗１２と半導体スイッチング素子９のゲート端子４０との間の接続ノード５１に接続される。ダイオード１９Ｂのカソード端子は、ゲート抵抗１２Ｂと半導体スイッチング素子９Ｂのゲート端子４０Ｂとの間の接続ノード５１Ｂに接続される。ダイオード１９のアノード端子とダイオード１９Ｂのアノード端子は、アノード側の接続ノード５３を介して差動増幅器２１の負側入力端子と接続される。また、差動増幅器２１の正側入力端子は、ゲートドライバ２７の出力ノード５０とゲート配線の分岐点５２との間に接続される。
【００９２】
［動作監視回路の動作について］
上記の動作監視回路１１とゲート抵抗１２，１２Ｂとの接続によれば、互いに影響を及ぼすことなく、半導体スイッチング素子９，９Ｂの各々が短絡故障の場合を検出することができる。
【００９３】
たとえば、半導体スイッチング素子９が短絡故障したためにＲＴＣ回路１０が動作すると、半導体スイッチング素子９のゲート電圧が低下するためにゲート抵抗１２にゲート電流が流れる。この場合、ダイオード１９のカソード側の接続ノード５１の電位が低下し、これに伴ってダイオード１９のアノード側の接続ノード５３の電位も低下する。しかしながら、半導体スイッチング素子９Ｂが短絡故障していない場合には、ダイオード１９Ｂのカソード側の接続ノード５１Ｂの電位は、アノード側の接続ノード５３の電位よりも高いので、接続ノード５３の電位低下は、ダイオード１９Ｂによってブロックされる。したがって、半導体スイッチング素子９が短絡故障したためにＲＴＣ回路１０が動作したとしても、半導体スイッチング素子９Ｂのゲート端子４０Ｂの電位が低下することはない。
【００９４】
また、図１１の半導体システムの通常時の動作速度および故障時の保護速度は、図４の実施の形態１の場合と同じである。ここで、図１１のゲート抵抗１２，１２Ｂの各々の抵抗値は、図４のゲート抵抗１２の抵抗値に等しいとする。図１１の正電源６の電位（＋Ｖｓ）および負電源７の電位（−Ｖｓ）の大きさは、図４の場合と同じとする。
【００９５】
まず、通常時の動作速度に関して説明する。図１１において半導体スイッチング素子９，９Ｂのターンオン時にゲート抵抗１２，１２Ｂに流れる電流は、図４の単一のゲート抵抗１２に流れる電流と同じである。なぜなら、並列接続されたゲート抵抗１２，１２Ｂの各々には、図４の場合と同じ正電源６の電位が印加されているからである。したがって、図１１のように半導体スイッチング素子９が並列接続された場合と、図４のように単一の半導体スイッチング素子９の場合とで動作速度に違いはない。
【００９６】
次に、短絡保護回路による故障検知の速度について説明する。まず、いずれか一方の半導体スイッチング素子９が短絡故障した場合、たとえば、半導体スイッチング素子９のみが短絡故障した場合、ＲＴＣ回路１０のみが動作する。この場合、電位が引き下げられるゲート端子は、半導体スイッチング素子９のゲート端子４０のみであり、半導体スイッチング素子９Ｂのゲート端子４０Ｂの電位は引き下げられない。このため、増加したゲート電流はゲート抵抗１２のみを流れ、ゲート抵抗１２の両端間の電位差を増大させる。このように、図１１の場合において、単一のＲＴＣ回路１０によってゲート電圧が引き下げられることによって生じたゲート電流が単一のゲート抵抗１２のみを流れるので、ゲート抵抗１２に生じる電圧は実施の形態１の図４の場合と同じである。したがって、図１１の場合と図４の場合とで、動作監視回路１１の短絡検知能力に差が生じず、半導体スイッチング素子の保護速度は同じである。
【００９７】
次に両方の半導体スイッチング素子９，９Ｂが同時に短絡故障した場合について説明する。この場合、ＲＴＣ回路１０，１０Ｂの両方とも動作するので、ＲＴＣ回路１０によって半導体スイッチング素子９のゲート端子４０の電位が引き下げられ、ＲＴＣ回路１０Ｂによって半導体スイッチング素子９Ｂのゲート端子４０Ｂの電位が引き下げられる。これによって、ゲート抵抗１２，１２Ｂの各々の両端の電位差が増大するので、ゲート抵抗１２，１２Ｂの各々に生じる電圧は実施の形態１の図４の場合と同じである。したがって、図１１の場合と図４の場合とで、動作監視回路１１の短絡検知能力に差が生じず、半導体スイッチング素子の保護速度は同じである。
【００９８】
［差電圧回路の変形例］
図９で説明したように、差電圧回路２０に代えて差動増幅器２１のみを含む差電圧回路２０Ａを設けてもよい。この場合の接続について以下に説明する。
【００９９】
図１２は、図１１の差電圧回路の変形例の構成を示す回路図である。図１２の差電圧回路２０Ａは、差動増幅器２１のみを含み、差動増幅器２２を含まない点で図１１の差電圧回路２０と異なる。
【０１００】
さらに、図１２の差電圧回路２０Ａは、差動増幅器２１の正側入力端子、負側入力端子、および参照端子Ｒｅｆの接続が図１１の差電圧回路２０の場合と異なる。具体的に、図１２の差電圧回路２０Ａの場合には、差動増幅器２１の正側入力端子はダイオード１９，１９Ｂのアノード側の接続ノード５３に接続される。差動増幅器２１の負側入力端子はゲートドライバ２７の出力ノード５０とゲート配線の分岐点５２との間に接続される。これらの接続関係は図１１の場合と逆である。さらに、差動増幅器２１の参照端子Ｒｅｆは正電源６と接続される。
【０１０１】
上記の構成によって、差動増幅器２１の出力端子ＯｕｔをＰＮＰトランジスタ１３のゲートに接続することできるので、差動増幅器２２が不要となり、差動増幅器２２のコストを削減することができる。図１２のその他の点は図１１と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
【０１０２】
また、図１２の差電圧回路２０Ａの動作に関して、ゲート抵抗１２，１２Ｂのいずれか一方に生じた電圧が差動増幅器２１の正側入力端子に入力される点で違いがあるものの、その他の点は図１０で説明したものと同様である。したがって、詳しい説明を繰り返さない。
【０１０３】
［効果］
このように実施の形態２の短絡保護回路を備えた半導体システムによれば、複数の半導体スイッチング素子を並列に接続して駆動する場合において、一部の素子のみが短絡した場合であっても、全部の素子が同時に短絡した場合であっても、遅滞なく高速に半導体スイッチング素子を保護することができる。
【０１０４】
実施の形態３．
図１３は、実施の形態３による短絡保護回路を備えた半導体システムの構成を示す回路図である。実施の形態３の短絡保護回路は、半導体スイッチング素子９，９Ｂのゲート抵抗１２，１２Ｂの抵抗値が、ターンオン時とターンオフ時とで異なる値となるように構成されている。このため、実施の形態３の短絡保護回路は、ゲート抵抗１２，１２Ｂに加えて、ゲート抵抗２３，２３Ｂをさらに備える。
【０１０５】
具体的に図１３を参照して、ゲートドライバ２７の出力ノード５０と半導体スイッチング素子９のゲート端子４０との間には、ターンオン用のゲート抵抗１２とターンオフ用のゲート抵抗２３とが並列に設けられる。ゲート抵抗１２と直列に半導体スイッチング素子９のゲート端子４０がカソード側となるように、ダイオード２４が接続されている。また、ゲート抵抗２３と直列に半導体スイッチング素子９のゲート端子４０がアノード側となるようにダイオード２５が接続されている。
【０１０６】
同様に、ゲートドライバ２７の出力ノード５０と半導体スイッチング素子９Ｂのゲート端子４０Ｂとの間には、ターンオン用のゲート抵抗１２Ｂとターンオフ用のゲート抵抗２３Ｂとが並列に設けられる。ゲート抵抗１２Ｂと直列に半導体スイッチング素子９Ｂのゲート端子４０Ｂがカソード側となるように、ダイオード２４Ｂが接続されている。また、ゲート抵抗２３Ｂと直列に半導体スイッチング素子９Ｂのゲート端子４０Ｂがアノード側となるようにダイオード２５Ｂが接続されている。
【０１０７】
ターンオン時には、ダイオード２５，２５Ｂによって電流が阻止されるので、ゲート抵抗１２，１２Ｂにのみ電流が流れる。ターンオフ時には、ダイオード２４，２４Ｂによって電流が阻止されるので、ゲート抵抗２３，２３Ｂにのみ電流が流れる。
【０１０８】
上記の構成により、半導体スイッチング素子９，９Ｂの駆動時のターンオン速度とターンオフ速度を個別に制御できる。すなわち、半導体スイッチング素子のスイッチング損失とサージ電圧のトレードオフを調整しながら最適なスイッチング速度をターンオンとターンオフで個別に選択できる。これにより装置の小型化、低消費電力化が実現される。
【０１０９】
図１３のその他の点は図１１の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。また、図１２で説明した差電圧回路２０の変形例の回路は、図１３の場合にも適用可能である。
【０１１０】
実施の形態４．
実施の形態４においてもゲート抵抗の構成を変更した例について説明する。実施の形態４の短絡保護回路は、ゲート抵抗１２，１２Ｂに加えてゲート抵抗５をさらに備える。
【０１１１】
図１４は、実施の形態４による短絡保護回路を備えた半導体システムの構成を示す回路図である。以下、図１４の半導体システムの特徴について説明する。
【０１１２】
(i)  図１４の半導体システムは、ゲートドライバ２７が２個の出力ノード５５，５５Ｂを有する点で、図１１および図１３の半導体システムと異なる。出力ノード５５はトランジスタ２を介して正電源６と接続される。出力ノード５５Ｂはトランジスタ３を介して負電源７と接続される。
【０１１３】
(ii)  図１４の半導体システムは、出力ノード５５Ｂと負電源７との間にトランジスタ３と直列にターンオフ用のゲート抵抗５が設けられる点で図１１および図１３の半導体システムと異なる。ゲート抵抗５は半導体スイッチング素子９，９Ｂの並列数に応じて並列化され、その大きさが小さくなるように構成される。これにより、半導体スイッチング素子９，９Ｂのターンオフ時には共通のゲート抵抗５によってターンオフ速度が決定されるので、ゲート抵抗の抵抗値のバラつきによる影響を受けないというメリットがある。
【０１１４】
これに対して、図１３の実施の形態３ではターンオフ用ゲート抵抗２３、２３Ｂが半導体スイッチング素子９，９Ｂごとに設置されていたため、ゲート抵抗の大きさに製造条件によるバラつきがあるとターンオフ速度にもバラつきが生じてしまうというディメリットがあった。図１４の実施の形態４によればそのようなバラつきは発生しない。これによりターンオフ速度を均一化し、電流アンバランスの発生を防ぎ、素子の発熱不均一による温度差の発生や疲労破壊を防ぐことができる。
【０１１５】
(iii)  図１４の半導体システムでは、ゲートドライバ２７の出力ノード５５（すなわち、トランジスタ２のソース端子）は、ターンオン用のゲート抵抗１２を介して半導体スイッチング素子９のゲート端子４０と接続され、ターンオン用のゲート抵抗１２Ｂを介して半導体スイッチング素子９Ｂのゲート端子４０Ｂと接続される。この構成により、ターンオン用のゲート抵抗１２、１２Ｂとそれぞれに直列に接続されていたダイオードは不要となる。このことは、ターンオン用ゲート抵抗１２、１２Ｂの抵抗値を大きく維持できることを意味する。
【０１１６】
より詳しく説明すると、図１３の実施の形態３の場合には、ターンオン用のゲート抵抗１２、１２Ｂと直列に電流方向制限用のダイオード２４、２４Ｂがそれぞれ接続されていた。このため、ターンオン時のスイッチング速度を変えないためにはターンオン用のゲート抵抗１２、１２Ｂの抵抗値を小さくしなければならなかった。なぜなら、ダイオードの過渡的な順方向電圧降下がゲート抵抗と同様の効果を発揮するため、その分だけゲート抵抗の抵抗値をあらかじめ小さくしておく必要があるからである。ところが、定常状態におけるダイオードの順方向電圧降下は過渡的なものよりも小さいため、半導体スイッチング素子９，９Ｂのターンオン動作が終わった後にＲＴＣ回路１０または１０Ｂが動作して半導体スイッチング素子９または９Ｂのゲート電圧を引き下げた場合には、動作監視回路に入力される電位差は実質的に過渡状態の場合よりも小さくなってしまう。これによって保護動作の遅れがもたらされる。これに対して、図１４の実施の形態４の場合には、電流方向制限用のダイオード２４，２４Ｂが設けられていないので、ターンオン用のゲート抵抗１２、１２Ｂの抵抗値を小さくする必要がない。よって保護動作の遅延は発生しない。
【０１１７】
なお、図１４の場合、差電圧回路２０を構成する差動増幅器２１の正側入力端子は、ゲート抵抗１２，１２Ｂが共通に接続される接続ノード５４とゲートドライバ２７の出力ノード５５との間に接続される。
【０１１８】
(iv)  図１４の半導体システムでは、ゲートドライバ２７の出力ノード５５Ｂと半導体スイッチング素子９のゲート端子４０との間に、ゲート端子４０がアノード側となるようにダイオード２５が設けられる。さらに、ゲートドライバ２７の出力ノード５５Ｂと半導体スイッチング素子９Ｂのゲート端子４０Ｂとの間に、ゲート端子４０Ｂがアノード側となるようにダイオード２５Ｂが設けられる。
【０１１９】
このダイオード２５、２５Ｂはスイッチング時の電流方向を制御する目的のものではなく、ＲＴＣ回路１０，１０Ｂの一方のみが動作し、対応する一方のゲート端子の電位が引き下げられた場合に他方のゲート端子にその影響が波及することがないようにするためのものである。
【０１２０】
図１４のその他の点は図１１の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。また、図１２で説明した動作監視回路１１の差電圧回路２０の変形例の回路は、図１４の場合にも適用可能である。
【０１２１】
このように実施の形態４の半導体システムによれば、半導体スイッチング素子の短絡保護が高速かつ精度良く実現できる。この場合、並列接続された半導体スイッチング素子のうちの一部の半導体スイッチング素子のみが短絡した場合でも全部の半導体スイッチング素子が同時に短絡した場合でも遅延なく短絡保護を実現できる。さらに、実施の形態４の半導体システムによれば、ターンオフ時の電流アンバランスを抑制し発熱を均一化できる。
【０１２２】
実施の形態５．
図１５は、実施の形態５による短絡保護回路を備えた半導体システムの構成を示す回路図である。
【０１２３】
図１５の半導体システムは、正電源６とゲートドライバ２７の出力ノード５５との間にトランジスタ２と直列にターンオン用のゲート抵抗４がさらに設けられる点で図１４の半導体システムと異なる。すなわち、図１５の半導体システムでは、ターンオン用のゲート抵抗が分割され、一部は半導体スイッチング素子９，９Ｂのゲート端子４０，４０Ｂにゲート抵抗１２、１２Ｂとして接続され、残りの一部がゲートドライバの正電源６にゲート抵抗４として接続されている。
【０１２４】
上記の理由は、短絡保護回路の速度に十分な余裕がある場合に、ターンオン用のゲート抵抗の一部を、半導体スイッチング素子９，９Ｂで共用されるように集約することでゲート抵抗の値のバラつきの影響を小さくするためである。集約されたゲート抵抗４ではバラつきが均一化されるとともにすべての半導体スイッチング素子に共通に働くため電流アンバランスの原因とならない。これにより必要最小限な値にゲート抵抗１２、１２Ｂの大きさを抑え、ターンオンのスイッチング時に生じる電流アンバランスを最小限に抑えられる。
【０１２５】
図１５のその他の点は図１４の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。また、図１２で説明した差電圧回路２０の変形例の回路は、図１５の場合にも適用可能である。
【０１２６】
このように実施の形態５の半導体システムによれば、実施の形態４の効果に加えて、ターンオン時の電流アンバランスも最小限に抑えることができる。
【０１２７】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１２８】
２，３  ゲート出力用トランジスタ、４，５，１２，１２Ｂ，２３，２３Ｂ  ゲート抵抗、６  正電源、７  負電源、８，８Ｂ  ゲート配線、９，９Ｂ，１０９，１０９Ｂ  半導体スイッチング素子、１０，１０Ｂ  ＲＴＣ回路、１１  動作監視回路、１３  ＰＮＰトランジスタ、１４  抵抗素子、１５  コレクタ端子、１６  遮断回路、１７  非常停止回路、１９，１９Ｂ，２４，２４Ｂ，２５，２５Ｂ  ダイオード、２０，２０Ａ  差電圧回路、２１  第１の差動増幅器、２２  第２の差動増幅器、２７  ゲートドライバ、４０，４０Ｂ  ゲート端子、４１  センスセル、５０，５５，５５Ｂ  出力ノード、５３  接続ノード、ＯＰＡ  演算増幅器、Ｏｕｔ  出力端子、Ｒｅｆ  参照端子、ＶｉｎＨ  高電位側入力端子（正側入力端子）、ＶｉｎＬ  低電位側入力端子（負側入力端子）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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