(57)【要約】  高温動作時のゲート抵抗素子の信頼性を向上させる。半導体装置は、ドリフト層（１）と、ベース層（５）と、エミッタ層（９）と、ゲート絶縁膜（７）と、ゲート電極（６Ａ）と、ゲートパッド電極（１３）と、第１の抵抗層（２００）と、第１の窒化物層（３００）とを備え、第１の抵抗層の抵抗は、負の温度係数を有し、第１の抵抗層は、水素がドープされたアモルファスシリコンで形成され、第１の窒化物層は、窒化シリコン層または窒化アルミニウム層で形成される。
2019187509.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電型のドリフト層（１）と、
前記ドリフト層（１）の表層に形成される第２の導電型のベース層（５）と、
前記ベース層（５）の表層に選択的に形成される第１の導電型のエミッタ層（９）と、
前記ドリフト層（１）と前記エミッタ層（９）とに挟まれた前記ベース層（５）に接触して形成されるゲート絶縁膜（７）と、
前記ゲート絶縁膜（７）に接触して形成されるゲート電極（６Ａ、６Ｂ、６Ｃ、６Ｄ）と、
前記ゲート電極（６Ａ、６Ｂ、６Ｃ、６Ｄ）と離間して形成されるゲートパッド電極（１３）と、
前記ゲート電極（６Ａ、６Ｂ、６Ｃ、６Ｄ）と前記ゲートパッド電極（１３）とを電気的に接続する第１の抵抗層（２００，２００Ｂ，２０１，２０１Ｄ、２００Ｉ）と、
前記第１の抵抗層（２００，２００Ｂ，２０１，２０１Ｄ、２００Ｉ）の上面を覆って形成される第１の窒化物層（３００，３００Ｂ，３００Ｃ，３００Ｄ）とを備え、
前記第１の抵抗層（２００，２００Ｂ，２０１，２０１Ｄ、２００Ｉ）の抵抗は、負の温度係数を有し、
前記第１の抵抗層（２００，２００Ｂ，２０１，２０１Ｄ、２００Ｉ）は、水素がドープされたアモルファスシリコンで形成され、
前記第１の窒化物層（３００，３００Ｂ，３００Ｃ，３００Ｄ）は、窒化シリコン層または窒化アルミニウム層で形成される、
半導体装置。
【請求項２】
前記ドリフト層（１）の上面から前記エミッタ層（９）および前記ベース層（５）を貫通して、前記ドリフト層（１）内に達して形成されるトレンチ（２０）をさらに備え、
前記ゲート絶縁膜（７）は、前記トレンチ（２０）の底面および側面に沿って形成され、
前記ゲート電極（６Ａ、６Ｂ、６Ｃ、６Ｄ）は、前記ゲート絶縁膜（７）に囲まれる前記トレンチ（２０）内に形成される、
請求項１に記載の半導体装置。
【請求項３】
前記第１の抵抗層（２００，２００Ｂ，２０１，２０１Ｄ、２００Ｉ）の少なくとも一部は、水素を原子組成比で１％以上含有する、
請求項１または請求項２に記載の半導体装置。
【請求項４】
前記ゲート電極（６Ａ、６Ｂ、６Ｃ、６Ｄ）は、ポリシリコンで形成される、
請求項１から請求項３のうちのいずれか１項に記載の半導体装置。
【請求項５】
前記第１の抵抗層（２００Ｂ、２００Ｉ）の下面を覆って形成される第２の窒化物層（３０１、４００Ｉ）をさらに備える、
請求項１から請求項４のうちのいずれか１項に記載の半導体装置。
【請求項６】
前記第２の窒化物層（４００Ｉ）の下面の一部または全部に直接接触して形成される、第２の導電型のウェル層（１２）をさらに備える、
請求項５に記載の半導体装置。
【請求項７】
前記第１の抵抗層（２０１）の上面に形成される第２の抵抗層（２０２）をさらに備え、
前記第１の窒化物層（３００Ｃ）は、前記第２の抵抗層（２０２）の上面を覆って形成され、
前記第１の抵抗層（２０１）および前記第２の抵抗層（２０２）は、水素を原子組成比で１％以上含有し、
前記第２の抵抗層（２０２）の結晶化率は、前記第１の抵抗層（２０１）の結晶化率よりも高い、
請求項１から請求項６のうちのいずれか１項に記載の半導体装置。
【請求項８】
前記第１の抵抗層（２０１Ｄ）の上面、側面および下面に形成される第２の抵抗層（２０２Ｄ）をさらに備え、
前記第１の窒化物層（３００Ｄ）は、前記第２の抵抗層（２０２Ｄ）の上面を覆って形成され、
前記第１の抵抗層（２０１Ｄ）および前記第２の抵抗層（２０２Ｄ）は、水素を原子組成比で１％以上含有し、
前記第２の抵抗層（２０２Ｄ）の結晶化率は、前記第１の抵抗層（２０１Ｄ）の結晶化率よりも高い、
請求項１から請求項６のうちのいずれか１項に記載の半導体装置。
【請求項９】
前記第１の抵抗層（２０１、２０１Ｄ）は、水素を原子組成比で１％以上含有するアモルファスシリコンであり、
前記第２の抵抗層（２０２、２０２Ｄ）は、水素を原子組成比で１％以上含有する微結晶シリコンである、
請求項７または請求項８に記載の半導体装置。
【請求項１０】
前記ゲート電極（６Ａ、６Ｂ、６Ｃ、６Ｄ）は、前記第１の抵抗層（２００，２００Ｂ，２０１，２０１Ｄ、２００Ｉ）と直接接触する、
請求項１から請求項９のうちのいずれか１項に記載の半導体装置。
【請求項１１】
第１の導電型のドリフト層（１）と、
前記ドリフト層（１）の表層に形成される第２の導電型のベース層（５）と、
前記ベース層（５）の表層に選択的に形成される第１の導電型のエミッタ層（９）と、
前記ドリフト層（１）の上面から前記エミッタ層（９）および前記ベース層（５）を貫通して、前記ドリフト層（１）内に達して形成されるトレンチ（２０）と、
前記トレンチ（２０）の底面および側面に沿って形成されるゲート絶縁膜（７）と、
前記ゲート絶縁膜（７）に囲まれる前記トレンチ（２０）内に形成される第１のゲート電極（２００Ｅ，２００Ｆ，２０１Ｇ，２０１Ｈ）と、
前記第１のゲート電極（２００Ｅ，２００Ｆ，２０１Ｇ，２０１Ｈ）の少なくとも上面を覆って形成される第１の窒化物層（３００Ｅ，３００Ｆ，３００Ｇ，３００Ｈ）とを備え、
前記第１のゲート電極（２００Ｅ，２００Ｆ，２０１Ｇ，２０１Ｈ）の抵抗は、負の温度係数を有し、
前記第１のゲート電極（２００Ｅ，２００Ｆ，２０１Ｇ，２０１Ｈ）は、水素がドープされたアモルファスシリコンで形成され、
前記第１のゲート電極（２００Ｅ，２００Ｆ，２０１Ｇ，２０１Ｈ）の少なくとも一部は、水素を原子組成比で１％以上含有し、
前記第１の窒化物層（３００Ｅ，３００Ｆ，３００Ｇ，３００Ｈ）は、窒化シリコン層または窒化アルミニウム層で形成される、
半導体装置。
【請求項１２】
前記第１の窒化物層（３００Ｆ）は、前記第１のゲート電極（２００Ｆ）の上面、側面および底面を覆って形成される、
請求項１１に記載の半導体装置。
【請求項１３】
前記第１のゲート電極（２０１Ｇ、２０１Ｈ）の上面に形成される第２のゲート電極（２０２Ｇ、２０２Ｈ）をさらに備え、
前記第１の窒化物層（３００Ｇ，３００Ｈ）は、前記第２のゲート電極（２０２Ｇ、２０２Ｈ）の少なくとも上面を覆って形成され、
前記第１のゲート電極（２０１Ｇ、２０１Ｈ）および前記第２のゲート電極（２０２Ｇ、２０２Ｈ）は、水素を原子組成比で１％以上含有し、
前記第２のゲート電極（２０２Ｇ、２０２Ｈ）の結晶化率は、前記第１のゲート電極（２０１Ｇ、２０１Ｈ）の結晶化率よりも高い、
請求項１１または請求項１２に記載の半導体装置。
【請求項１４】
前記第１のゲート電極（２０１Ｇ、２０１Ｈ）は、水素を原子組成比で１％以上含有するアモルファスシリコンであり、
前記第２のゲート電極（２０２Ｇ、２０２Ｈ）は、水素を原子組成比で１％以上含有する微結晶シリコンである、
請求項１３に記載の半導体装置。
【請求項１５】
前記第１の窒化物層（３００Ｈ）は、前記第２のゲート電極（２０２Ｈ）の上面および側面、前記第１のゲート電極（２０１Ｈ）の側面および底面を覆って形成される、
請求項１３または請求項１４に記載の半導体装置。
【請求項１６】
前記第１のゲート電極（２００Ｅ，２００Ｆ，２０１Ｇ，２０１Ｈ）と離間して形成されるゲートパッド電極（１３）と、
前記第１のゲート電極（２００Ｅ，２００Ｆ，２０１Ｇ，２０１Ｈ）と前記ゲートパッド電極（１３）とを電気的に接続する抵抗層（２００，２００Ｂ，２０１，２０１Ｄ）と、
前記抵抗層（２００，２００Ｂ，２０１，２０１Ｄ）の上面を覆って形成される第２の窒化物層（３００，３００Ｂ，３００Ｃ，３００Ｄ）とをさらに備え、
前記抵抗層（２００，２００Ｂ，２０１，２０１Ｄ）の抵抗は、負の温度係数を有し、
前記抵抗層（２００，２００Ｂ，２０１，２０１Ｄ）は、水素がドープされたアモルファスシリコンで形成され、
前記第２の窒化物層（３００，３００Ｂ，３００Ｃ，３００Ｄ）は、窒化シリコン層または窒化アルミニウム層で形成される、
請求項１１から請求項１５のうちのいずれか１項に記載の半導体装置。
【請求項１７】
第１の導電型のドリフト層（１）と、
前記ドリフト層（１）の表層に形成される第２の導電型のベース層（５）と、
前記ベース層（５）の表層に選択的に形成される第１の導電型のエミッタ層（９）と、
前記ドリフト層（１）の上面から前記ベース層（５）を貫通して、前記ドリフト層（１）内に達して形成される第１のトレンチ（２３）および複数の第２のトレンチ（２２）と、
前記ドリフト層（１）の上面から前記エミッタ層（９）および前記ベース層（５）を貫通して、前記ドリフト層（１）内に達して形成される第３のトレンチ（２１）と、
前記第１のトレンチ（２３）、第２のトレンチ（２２）および第３のトレンチ（２１）の底面および側面に沿って形成されるゲート絶縁膜（７）と、
前記ゲート絶縁膜（７）に囲まれる前記第１のトレンチ（２３）内に形成される第１のゲート電極（２００Ｊ）と、
前記ゲート絶縁膜（７）に囲まれる前記第２のトレンチ（２２）内、および、前記ゲート絶縁膜（７）に囲まれる前記第３のトレンチ（２１）内に形成される第２のゲート電極（２００Ｋ）と、
前記第１のゲート電極（２００Ｊ）の少なくとも上面を覆って形成される窒化物層（３００Ｊ）とを備え、
前記第３のトレンチ（２１）内の前記第２のゲート電極（２００Ｋ）、および、前記第２のトレンチ（２３）内の前記第１のゲート電極（２００Ｊ）は、ゲート端子（１５）に接続され、
前記第１のゲート電極（２００Ｊ）の抵抗は、負の温度係数を有し、
前記第１のゲート電極（２００Ｊ）は、水素がドープされたアモルファスシリコンで形成され、
前記第１のゲート電極（２００Ｊ）の少なくとも一部は、水素を原子組成比で１％以上含有し、
前記窒化物層（３００Ｊ）は、窒化シリコンまたは窒化アルミニウムで形成される、
半導体装置。
【請求項１８】
前記第２のトレンチ（２２）内、および、前記第３のトレンチ（２１）内に形成される前記第２のゲート電極（２００Ｋ）は、ポリシリコンで形成される、
請求項１７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本願明細書に開示される技術は、半導体装置に関するものである。
【背景技術】
【０００２】
産業機器、自動車または電鉄などの身の回りの様々な場所で用いられるインバータは、金属−酸化膜−半導体電界効果トランジスタ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ、すなわち、ＭＯＳＦＥＴ）または絶縁ゲート型バイポーラトランジスタ（ｉｎｓｕｌａｔｅｄ  ｇａｔｅ  ｂｉｐｏｌａｒ  ｔｒａｎｓｉｓｔｏｒ、すなわち、ＩＧＢＴ）などの半導体スイッチング素子が搭載されるパワーモジュールなどによって制御されている。このようなインバータの省エネルギー化には、電力制御を担う半導体素子における電力損失の低減が不可欠である。【０００３】
ＩＧＢＴまたはパワーＭＯＳＦＥＴなどのＭＯＳ型パワー半導体装置では、高温動作と電力損失の低減との両立が求められている。そのための方法として、ＭＯＳ型パワー半導体装置のゲート電極と駆動回路との間に挿入されるゲート抵抗の温度特性を制御する方法が知られている。【０００４】
ゲート抵抗の温度特性を制御する方法として、たとえば、負の温度特性を有する抵抗素子と正の温度特性を有する抵抗素子とを組み合わせてゲート抵抗の温度変化を低減する方法が知られている（たとえば、特許文献１および特許文献２を参照）。【０００５】
ここで、負の温度特性を有する抵抗素子としては、たとえば、水素が不純物として添加されたアモルファスシリコンまたは微結晶シリコンが知られている（たとえば、非特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】国際公開第２０１７／０２９７４８号
【特許文献２】特許第４７９１７００号公報
【非特許文献】
【０００７】
【非特許文献１】Ｃｈｅｎ  Ｑｉｎｇｄｏｎｇ  ｅｔ  ａｌ．，  Ｏｐｔｉｋ  １２７  （２０１６）  ７３１２−７３１８．“Ａｃｔｉｖａｔｉｏｎ  ｅｎｅｒｇｙ  ｓｔｕｄｙ  ｏｆ  ｉｎｔｒｉｎｓｉｃ  ｍｉｃｒｏｃｒｙｓｔａｌｌｉｎｅ  ｓｉｌｉｃｏｎ  ｔｈｉｎ  ｆｉｌｍ  ｐｒｅｐａｒｅｄ  ｂｙ  ＶＨＦ−ＰＥＣＶＤ”
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ゲート抵抗を内蔵するＭＯＳ型パワー半導体装置を高温で使用する場合、水素が不純物として添加されたアモルファスシリコンを負の温度特性を有するゲート抵抗として用いると、高温動作時にアモルファスシリコンから水素が脱離して、ゲート抵抗の温度特性が変動したり、抵抗値が変動したりして、ゲート抵抗の信頼性が低下する場合があった。【０００９】
本願明細書に開示される技術は、以上に記載されたような問題を解決するためになされたものであり、高温動作時のゲート抵抗の信頼性を向上させる技術を提供することを目的とするものである。
【課題を解決するための手段】
【００１０】
本願明細書に開示される技術の第１の態様は、第１の導電型のドリフト層と、前記ドリフト層の表層に形成される第２の導電型のベース層と、前記ベース層の表層に選択的に形成される第１の導電型のエミッタ層と、前記ドリフト層と前記エミッタ層とに挟まれた前記ベース層に接触して形成されるゲート絶縁膜と、前記ゲート絶縁膜に接触して形成されるゲート電極と、前記ゲート電極と離間して形成されるゲートパッド電極と、前記ゲート電極と前記ゲートパッド電極とを電気的に接続する第１の抵抗層と、前記第１の抵抗層の上面を覆って形成される第１の窒化物層とを備え、前記第１の抵抗層の抵抗は、負の温度係数を有し、前記第１の抵抗層は、水素がドープされたアモルファスシリコンで形成され、前記第１の窒化物層は、窒化シリコン層または窒化アルミニウム層で形成される。【００１１】
本願明細書に開示される技術の第２の態様は、第１の導電型のドリフト層と、前記ドリフト層の表層に形成される第２の導電型のベース層と、前記ベース層の表層に選択的に形成される第１の導電型のエミッタ層と、前記ドリフト層の上面から前記エミッタ層および前記ベース層を貫通して、前記ドリフト層内に達して形成されるトレンチと、前記トレンチの底面および側面に沿って形成されるゲート絶縁膜と、前記ゲート絶縁膜に囲まれる前記トレンチ内に形成される第１のゲート電極と、前記第１のゲート電極の少なくとも上面を覆って形成される第１の窒化物層とを備え、前記第１のゲート電極の抵抗は、負の温度係数を有し、前記第１のゲート電極は、水素がドープされたアモルファスシリコンで形成され、前記第１のゲート電極の少なくとも一部は、水素を原子組成比で１％以上含有し、前記第１の窒化物層は、窒化シリコン層または窒化アルミニウム層で形成される。【００１２】
本願明細書に開示される技術の第３の態様は、第１の導電型のドリフト層と、前記ドリフト層の表層に形成される第２の導電型のベース層と、前記ベース層の表層に選択的に形成される第１の導電型のエミッタ層と、前記ドリフト層の上面から前記ベース層を貫通して、前記ドリフト層内に達して形成される第１のトレンチおよび複数の第２のトレンチと、前記ドリフト層の上面から前記エミッタ層および前記ベース層を貫通して、前記ドリフト層内に達して形成される第３のトレンチと、前記第１のトレンチ、第２のトレンチおよび第３のトレンチの底面および側面に沿って形成されるゲート絶縁膜と、前記ゲート絶縁膜に囲まれる前記第１のトレンチ内に形成される第１のゲート電極と、前記ゲート絶縁膜に囲まれる前記第２のトレンチ内、および、前記ゲート絶縁膜に囲まれる前記第３のトレンチ内に形成される第２のゲート電極と、前記第１のゲート電極の少なくとも上面を覆って形成される窒化物層とを備え、前記第３のトレンチ内の前記第２のゲート電極、および、前記第２のトレンチ内の前記第１のゲート電極は、ゲート端子に接続され、前記第１のゲート電極の抵抗は、負の温度係数を有し、前記第１のゲート電極は、水素がドープされたアモルファスシリコンで形成され、前記第１のゲート電極の少なくとも一部は、水素を原子組成比で１％以上含有し、前記窒化物層は、窒化シリコンまたは窒化アルミニウムで形成される。
【発明の効果】
【００１３】
本願明細書に開示される技術の第１の態様は、第１の導電型のドリフト層と、前記ドリフト層の表層に形成される第２の導電型のベース層と、前記ベース層の表層に選択的に形成される第１の導電型のエミッタ層と、前記ドリフト層と前記エミッタ層とに挟まれた前記ベース層に接触して形成されるゲート絶縁膜と、前記ゲート絶縁膜に接触して形成されるゲート電極と、前記ゲート電極と離間して形成されるゲートパッド電極と、前記ゲート電極と前記ゲートパッド電極とを電気的に接続する第１の抵抗層と、前記第１の抵抗層の上面を覆って形成される第１の窒化物層とを備え、前記第１の抵抗層の抵抗は、負の温度係数を有し、前記第１の抵抗層は、水素がドープされたアモルファスシリコンで形成され、前記第１の窒化物層は、窒化シリコン層または窒化アルミニウム層で形成されるものである。このような構成によれば、水素が添加されたアモルファスシリコンである第１の抵抗層の上面に、第１の窒化物層が形成されているため、高温動作時にも、アモルファスシリコンである第１の抵抗層からの水素脱離が低減される。そのため、ゲート抵抗素子の温度特性および抵抗値の変動が抑制され、ゲート抵抗素子の信頼性を高めることができる。【００１４】
本願明細書に開示される技術の第２の態様は、第１の導電型のドリフト層と、前記ドリフト層の表層に形成される第２の導電型のベース層と、前記ベース層の表層に選択的に形成される第１の導電型のエミッタ層と、前記ドリフト層の上面から前記エミッタ層および前記ベース層を貫通して、前記ドリフト層内に達して形成されるトレンチと、前記トレンチの底面および側面に沿って形成されるゲート絶縁膜と、前記ゲート絶縁膜に囲まれる前記トレンチ内に形成される第１のゲート電極と、前記第１のゲート電極の少なくとも上面を覆って形成される第１の窒化物層とを備え、前記第１のゲート電極の抵抗は、負の温度係数を有し、前記第１のゲート電極は、水素がドープされたアモルファスシリコンで形成され、前記第１のゲート電極の少なくとも一部は、水素を原子組成比で１％以上含有し、前記第１の窒化物層は、窒化シリコン層または窒化アルミニウム層で形成される。このような構成によれば、負の温度係数を有する第１のゲート電極がトレンチ内において形成されることによって、素子の温度変化に対し敏感にゲート抵抗を変化させることができる。したがって、電流集中を抑制しつつ、素子の温度上昇を緩和することができる。そのため、ゲート抵抗の信頼性の向上と電力損失の低減とを双方実現することができる。また、第１のゲート電極の上面に第１の窒化物層を形成することによって、第１のゲート電極からの水素脱離を低減することができる。これによって、ゲート抵抗の長期信頼性を向上させることができる。【００１５】
本願明細書に開示される技術の第３の態様は、第１の導電型のドリフト層と、前記ドリフト層の表層に形成される第２の導電型のベース層と、前記ベース層の表層に選択的に形成される第１の導電型のエミッタ層と、前記ドリフト層の上面から前記ベース層を貫通して、前記ドリフト層内に達して形成される第１のトレンチおよび複数の第２のトレンチと、前記ドリフト層の上面から前記エミッタ層および前記ベース層を貫通して、前記ドリフト層内に達して形成される第３のトレンチと、前記第１のトレンチ、第２のトレンチおよび第３のトレンチの底面および側面に沿って形成されるゲート絶縁膜と、前記ゲート絶縁膜に囲まれる前記第１のトレンチ内に形成される第１のゲート電極と、前記ゲート絶縁膜に囲まれる前記第２のトレンチ内、および、前記ゲート絶縁膜に囲まれる前記第３のトレンチ内に形成される第２のゲート電極と、前記第１のゲート電極の少なくとも上面を覆って形成される窒化物層とを備え、前記第３のトレンチ内の前記第２のゲート電極、および、前記第２のトレンチ内の前記第１のゲート電極は、ゲート端子に接続され、前記第１のゲート電極の抵抗は、負の温度係数を有し、前記第１のゲート電極は、水素がドープされたアモルファスシリコンで形成され、前記第１のゲート電極の少なくとも一部は、水素を原子組成比で１％以上含有し、前記窒化物層は、窒化シリコンまたは窒化アルミニウムで形成される。このような構成によれば、高温動作時のゲート抵抗の信頼性を向上させることができる。【００１６】
本願明細書に開示される技術に関する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、さらに明白となる。
【図面の簡単な説明】
【００１７】
【図１】実施の形態に関する半導体装置の、活性領域の構成の例を示す断面模式図である。
【図２】半導体チップに内蔵されるゲート抵抗領域の周辺構成の例を示す断面模式図である。
【図３】半導体チップに内蔵されるゲート抵抗領域の周辺構成の例を示す断面模式図である。
【図４】実施の形態に関する、半導体チップに内蔵されるゲート抵抗領域の周辺構成の例を示す断面模式図である。
【図５】実施の形態に関する、半導体チップに内蔵されるゲート抵抗領域の周辺構成の例を示す断面模式図である。
【図６】実施の形態に関する、半導体チップに内蔵されるゲート抵抗領域の周辺構成の例を示す断面模式図である。
【図７】実施の形態に関する半導体装置の、活性領域の構成の例を示す断面模式図である。
【図８】実施の形態に関する半導体装置の、活性領域の構成の変形例を示す断面模式図である。
【図９】実施の形態に関する半導体装置の、活性領域の構成の例を示す断面模式図である。
【図１０】実施の形態に関する半導体装置の、活性領域の構成の変形例を示す断面模式図である。
【図１１】ゲート抵抗領域の周辺構成の例を示す平面模式図である。
【図１２】実施の形態に関する、半導体チップに内蔵されるゲート抵抗領域の周辺構成の例を示す断面模式図である。
【図１３】実施の形態に関する半導体装置の、活性領域の構成の例を示す断面模式図である。
【発明を実施するための形態】
【００１８】
以下、添付される図面を参照しながら実施の形態について説明する。
【００１９】
なお、図面は概略的に示されるものであり、説明の便宜のため、適宜、構成の省略、または、構成の簡略化がなされるものである。また、異なる図面にそれぞれ示される構成などの大きさおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。また、断面図ではない平面図などの図面においても、実施の形態の内容を理解することを容易にするために、ハッチングが付される場合がある。
【００２０】
また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。したがって、それらについての詳細な説明を、重複を避けるために省略する場合がある。
【００２１】
また、以下に記載される説明において、「上」、「下」、「左」、「右」、「側」、「底」、「表」または「裏」などの特定の位置と方向とを意味する用語が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、実際に実施される際の方向とは関係しないものである。
【００２２】
また、以下に記載される説明において、「第１の」、または、「第２の」などの序数が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、これらの序数によって生じ得る順序などに限定されるものではない。
【００２３】
また、以下の説明において、ｎおよびｐはそれぞれ半導体の導電型を示す。また、ｎ−−は不純物濃度がｎ−よりも低濃度であることを示し、ｎ−は不純物濃度がｎよりも低濃度であることを示し、ｎ＋は不純物濃度がｎよりも高濃度であることを示す。同様に、ｐ−は不純物濃度がｐよりも低濃度であることを示し、ｐ＋は不純物濃度がｐよりも高濃度であることを示す。
【００２４】
また、以下の説明において、後述する半導体層の積層の順方向である第１の方向を上方向とし、順方向の逆方向である第２の方向を下方向とする。そして、上方向を向く表面を上面として記載し、下方向を向く表面を下面として記載する。
【００２５】
加えて、以下の説明では、第１の導電型はｎ、ｎ−、ｎ−−またはｎ＋であるとし、第２の導電型はｐ、ｐ−またはｐ＋であるとして説明するが、これらが互いに逆であってもよい。
【００２６】
＜第１の実施の形態＞
以下、本実施の形態に関する半導体装置について説明する。本実施の形態では、半導体装置の一例としてのＩＧＢＴについて説明する。
【００２７】
＜半導体装置の構成について＞
図１は、本実施の形態に関する半導体装置の、活性領域の構成の例を示す断面模式図である。
【００２８】
図１に例が示されるように、半導体装置１００は、ｎ−型のシリコン基板をｎ−型のドリフト層１として用いる。そして、ｎ−型のドリフト層１の表層に、ｐ型のベース層５が形成される。
【００２９】
さらに、ｐ型のベース層５の表層には、ｎ＋型のエミッタ層９およびｐ＋型のコンタクト層１０が選択的に形成される。
【００３０】
また、トレンチ２０がｎ−型のドリフト層１の上面からｎ＋型のエミッタ層９およびｐ型のベース層５を貫通して、ｎ−型のドリフト層１内にまで達して形成される。トレンチ２０の底面および側面に沿ってゲート絶縁膜７が形成され、ゲート絶縁膜７に囲まれるトレンチ２０内にはゲート電極６が形成される。ゲート電極６には、たとえば、低抵抗のポリシリコンが用いられる。
【００３１】
トレンチ２０は、図１の奥行き方向に引き回され、ゲートパッド電極（ここでは、図示しない）へと接続される。
【００３２】
さらに、トレンチ２０を覆う層間絶縁膜８が形成され、層間絶縁膜８および露出しているｎ＋型のエミッタ層９およびｐ＋型のコンタクト層１０を覆うエミッタ電極１１が形成される。
【００３３】
また、ｎ−型のドリフト層１の下面にはｎ型のバッファ層２が形成され、ｎ型のバッファ層２の下面にはｐ＋型のコレクタ層３が形成され、ｐ＋型のコレクタ層３の下面にはコレクタ電極４が形成される。
【００３４】
ところで、ＩＧＢＴのスイッチング速度を調整するためには、ゲート抵抗が用いられる。従来は、ゲートパッド電極と半導体チップ外部のゲート駆動回路とに、それぞれ外付けで所望の抵抗素子が取り付けられていた。
【００３５】
一方で、外付け部品の部品点数を削減するために、半導体チップに抵抗素子を内蔵する場合がある。図２は、半導体チップに内蔵されるゲート抵抗領域の周辺構成の例を示す断面模式図である。
【００３６】
ゲート電極６は、図１に例が示された活性領域のトレンチ２０から引き回され、半導体チップの端部でｎ−型のドリフト層１の上面に引き上げられる。引き上げられたゲート電極６の下面には、ゲート絶縁膜７を介してｐ型のウェル層１２が形成される。また、引き上げられたゲート電極６の上面には、層間絶縁膜８が形成される。
【００３７】
そして、ゲート電極６がゲートパッド電極１３に電気的に接続されるまでのゲート配線引き回し領域が内蔵ゲート抵抗３０となる。このゲート配線引き回し領域の長さを調整することによって、内蔵ゲート抵抗３０の抵抗値を制御することができる。なお、ゲートパッド電極１３は、ゲート電極６の上面に接触して形成される。
【００３８】
図１１は、ゲート抵抗領域の周辺構成の例を示す平面模式図である。活性領域から延びるトレンチ２０は、コンタクトホール１４を介してｎ−型のドリフト層１の表面に引き上げられる。ｎ−型のドリフト層１の上面には、内蔵ゲート抵抗３０が形成されている。内蔵ゲート抵抗３０は、さらにゲートパッド電極１３に接続される。
【００３９】
ＩＧＢＴには、高温動作と電力損失の低減との両立が求められている。これを実現するためにはゲート抵抗の温度特性を制御する必要があるが、ＩＧＢＴのゲートパッド電極とゲート駆動回路との間に、温度の上昇に伴い抵抗が低下する負の温度係数を有する部材、たとえば、サーミスタを接続することによって、ゲート抵抗の温度特性を制御する手法が考えられる。
【００４０】
しかしながら、部品を半導体チップに外付けする場合は、モジュールの部品点数の増加を招いてしまう。そのため、内蔵ゲート抵抗３０の一部または全部に、温度の上昇に伴い抵抗が低下する負の温度係数を有する材料を適用する方法を考える。
【００４１】
これによれば、低温ではある程度の大きさの抵抗を維持してターンオフ電圧の発振またはサージ電圧を抑制しながら、高温ではゲート抵抗を低減させスイッチング損失を抑制することが可能となる。この手法では、半導体チップに負の温度係数を有する材料を内蔵するため、部品点数も増加しない。
【００４２】
半導体スイッチング素子のゲート電極に負の温度係数を有する抵抗素子を接続する取り組みは、正の温度係数を有する抵抗素子と組み合わせることで、温度に対するゲート抵抗値を一定にする方向で検討されてきた（たとえば、特許文献１または特許文献２）。
【００４３】
しかしながら、ゲート抵抗全体が負の温度係数を有する手法は検討されていなかった。抵抗が負の温度係数を示す材料として、たとえば、非特許文献１に例が示されたように、水素が不純物として添加されたアモルファスシリコンまたは微結晶シリコンが知られている。
【００４４】
図３は、これらの材料を内蔵ゲート抵抗として用いる場合の、半導体チップに内蔵されるゲート抵抗領域の周辺構成の例を示す断面模式図である。
【００４５】
図３に例が示されるように、半導体装置１００Ａは、ｎ−型のドリフト層１と、ｎ−型のドリフト層１の表層に形成されるトレンチ２０と、ゲート絶縁膜７と、ゲート電極６Ａと、層間絶縁膜８と、半導体層２００と、窒化物層３００と、ｐ型のウェル層１２と、エミッタ電極１１と、ゲートパッド電極１３と、ｎ型のバッファ層２と、ｐ＋型のコレクタ層３と、コレクタ電極４とを備える。
【００４６】
ゲート絶縁膜７は、トレンチ２０の底面から引き上げられ、ｎ−型のドリフト層１の上面にも形成される。ゲート電極６Ａは、ｎ−型のドリフト層１の上面の一部およびトレンチ２０内に、ゲート絶縁膜７を介して形成される。ゲート電極６Ａには、たとえば、低抵抗のポリシリコンが用いられる。
【００４７】
層間絶縁膜８は、ゲート電極６Ａの上面に形成される。半導体層２００は、ｎ−型のドリフト層１の上面の一部に、ゲート絶縁膜７を介して形成される。
【００４８】
窒化物層３００は、層間絶縁膜８の上面の一部と、ゲート電極６Ａの上面の一部と、半導体層２００の上面の一部とを覆って形成される。
【００４９】
ｐ型のウェル層１２は、ｎ−型のドリフト層１の上面に形成されたゲート絶縁膜７の下面に形成される。エミッタ電極１１は、層間絶縁膜８の上面の一部に形成される。ゲートパッド電極１３は、半導体層２００の上面の一部を覆って形成される。
【００５０】
また、ｎ−型のドリフト層１の下面にはｎ型のバッファ層２が形成され、ｎ型のバッファ層２の下面にはｐ＋型のコレクタ層３が形成され、ｐ＋型のコレクタ層３の下面にはコレクタ電極４が形成される。
【００５１】
半導体層２００は、負の温度係数を有する、水素ドープされたアモルファスシリコンまたは微結晶シリコンである。また、半導体層２００の少なくとも一部は、水素を原子組成比で１％以上含有する。
【００５２】
水素を含まないアモルファスシリコンは多数の未結合手（ダングリングボンド）を含有しているため、欠陥準位が多数形成される。このため、水素を添加することでこのダングリングボンドを終端させ、半導体的な性質を付与することができる。この場合、水素添加量は少なくとも原子組成比で１％以上であるものとし、特に、１０％以上であることがより好ましい。
【００５３】
この半導体層２００は、ゲートパッド電極１３とゲート電極６Ａとの間に形成され、内蔵ゲート抵抗３０Ａの一部または全部を構成する。この半導体層２００は、ゲートパッド電極１３とゲート電極６Ａとを電気的に接続する。内蔵ゲート抵抗３０Ａの抵抗値は、内蔵ゲート抵抗３０Ａが引き回される長さ、または、半導体層２００の比抵抗値によって決定される。
【００５４】
半導体層２００の比抵抗は半導体層２００中の水素、または、リン、ボロンまたはヒ素などの不純物を任意の濃度で添加することで調整される。この構成によって、任意の抵抗値で、かつ、負の温度係数を有する内蔵ゲート抵抗を形成することができる。
【００５５】
また、半導体層２００の結晶化率が高いほど活性化エネルギーが増加するため、抵抗の温度依存性が緩やかになる。このため、半導体層２００の結晶化率に基づいて、抵抗の温度依存性を設計することができる。
【００５６】
このようなアモルファスシリコンまたは微結晶シリコンは、たとえば、シラン（ＳｉＨ４）とホスフィン（ＰＨ３）との混合ガスを用いるプラズマ化学気相堆積（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ、すなわち、ＣＶＤ）法で作製され、ガスの流量比によって、水素またはリンのドープ濃度を調整することができる。
【００５７】
また、本実施の形態においては、図３で例が示されたように、ドープドポリシリコンなどで構成されるゲート電極６Ａと半導体層２００とが直接接続されている。
【００５８】
このような構成によれば、ゲート電極６Ａに浮遊容量が追加されないため、ゲート電極６Ａの充放電に必要な電荷量を増大させずに、負の温度係数を有する内蔵ゲート抵抗を形成することができる。
【００５９】
この半導体層２００中の水素は、製造プロセスの途中、または、半導体装置の使用中に高温にさらされると、半導体層２００から脱離し、大気中に放出される。この場合、半導体層２００の抵抗が変動するため、ＩＧＢＴ素子の長期信頼性が低下するという問題が生じる。近年、ＩＧＢＴの動作保証温度は向上しているため、高温動作での長期信頼性は強く求められる。
【００６０】
そこで、半導体層２００から水素が脱離することを抑制するために、半導体層２００を覆う窒化物層３００を形成する。窒化物層３００には、窒化シリコン（ＳｉＮ）または窒化アルミニウム（ＡｌＮ）が用いられる。窒化物層３００の厚みは１０ｎｍ以上であるものとし、特に、５０ｎｍ以上であることが好ましい。
【００６１】
このような構成によれば、内蔵ゲート抵抗３０Ａに負の温度係数を有しつつ、半導体層２００からの水素の脱離を抑制することができる。これによって、半導体装置の、負の温度係数を有するゲート抵抗に起因するスイッチング損失の低減効果を生じさせつつ、ゲート抵抗の長期信頼性を向上させることができる。
【００６２】
＜第２の実施の形態＞
本実施の形態に関する半導体装置について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
【００６３】
＜半導体装置の構成について＞
図４は、本実施の形態に関する、半導体チップに内蔵されるゲート抵抗領域の周辺構成の例を示す断面模式図である。
【００６４】
図４に例が示されるように、半導体装置１００Ｂは、第１の実施の形態における場合と同様に、内蔵ゲート抵抗３０Ｂの一部または全部が半導体層２００Ｂで形成される。半導体層２００Ｂは、負の温度係数を有する水素ドープされたアモルファスシリコンまたは微結晶シリコンである。また、半導体層２００Ｂには、リン、ボロンまたはヒ素などの不純物が任意の濃度でドープされていても構わない。
【００６５】
半導体層２００Ｂの上面には窒化物層３００Ｂが形成されている。窒化物層３００Ｂは、窒化シリコン（ＳｉＮ）または窒化アルミニウム（ＡｌＮ）で形成される。窒化物層３００Ｂは、層間絶縁膜８の上面の一部と、ゲート電極６Ｂの上面の一部と、半導体層２００Ｂの上面の一部とを覆って形成される。ゲート電極６Ｂは、ｎ−型のドリフト層１の上面の一部およびトレンチ２０内に、ゲート絶縁膜７を介して形成される。
【００６６】
また、本実施の形態では、半導体層２００Ｂの下面には窒化物層３０１が形成される。窒化物層３０１は、ゲート絶縁膜７を介してｐ型のウェル層１２の上面に形成される。
【００６７】
このような構成によれば、半導体層２００Ｂからゲート絶縁膜７への水素の脱離を抑制することができる。これによって、内蔵ゲート抵抗３０Ｂの長期信頼性を向上させることができる。また、ゲート絶縁膜７に水素原子が入り込むことによる半導体装置の性能劣化を抑制することができる。これらによって、内蔵ゲート抵抗３０Ｂの抵抗値の大きさが変動することを抑制しつつ、ゲート絶縁膜７の信頼性を向上させて、長期信頼性の高い半導体装置を提供することができる。
【００６８】
＜第３の実施の形態＞
本実施の形態に関する半導体装置について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
【００６９】
＜半導体装置の構成について＞
図５は、本実施の形態に関する、半導体チップに内蔵されるゲート抵抗領域の周辺構成の例を示す断面模式図である。
【００７０】
本実施の形態における半導体装置１００Ｃでは、内蔵ゲート抵抗３０Ｃを構成する半導体層２００Ｃが、半導体基板に垂直方向に２層に分離して積層されている。
【００７１】
図５に例が示されるように、半導体層２００Ｃは、ゲート絶縁膜７を介してｐ型のウェル層１２の上面に形成される。また、半導体層２００Ｃは、ゲート絶縁膜７に接触して形成される半導体層２０１と、半導体層２０１の上面に形成される半導体層２０２とを備える。
【００７２】
半導体層２０１は、水素ドープされたアモルファスシリコンから形成される。一方で、半導体層２０２は、半導体層２０１よりも結晶化率が高いアモルファスシリコンまたは微結晶シリコンから形成される。また、半導体層２０１および半導体層２０２の少なくとも一部は、水素を原子組成比で１％以上含有する。
【００７３】
また、半導体層２０１および半導体層２０２には、リン、ボロンまたはヒ素などの不純物が任意の濃度でドープされていても構わない。
【００７４】
さらに、窒化物層３００Ｃは、半導体層２０２を覆って形成される。窒化物層３００Ｃには、窒化シリコン（ＳｉＮ）または窒化アルミニウム（ＡｌＮ）が用いられる。窒化物層３００Ｃは、層間絶縁膜８の上面の一部と、ゲート電極６Ｃの上面の一部と、半導体層２０２の上面の一部とを覆って形成される。ゲート電極６Ｃは、ｎ−型のドリフト層１の上面の一部およびトレンチ２０内に、ゲート絶縁膜７を介して形成される。
【００７５】
このような構成によれば、半導体層２０１からの水素の脱離を半導体層２０２と窒化物層３００Ｃとによって抑制することができる。そのため、内蔵ゲート抵抗３０Ｃの大きさが経時的に変化することを抑制することができ、長期信頼性の高い半導体装置を提供することができる。
【００７６】
＜第４の実施の形態＞
本実施の形態に関する半導体装置について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
【００７７】
＜半導体装置の構成について＞
図６は、本実施の形態に関する、半導体チップに内蔵されるゲート抵抗領域の周辺構成の例を示す断面模式図である。
【００７８】
本実施の形態における半導体装置１００Ｄでは、半導体層２０１Ｄが半導体層２０２Ｄに覆われている。
【００７９】
図６に例が示されるように、半導体層２００Ｄは、半導体層２０１Ｄと、半導体層２０１Ｄの上面、側面および下面に形成される半導体層２０２Ｄとを備える。
【００８０】
半導体層２０１Ｄは、水素ドープされたアモルファスシリコンから形成される。一方で、半導体層２０２Ｄは、半導体層２０１Ｄよりも結晶化率が高いアモルファスシリコンまたは微結晶シリコンから形成される。半導体層２０１Ｄおよび半導体層２０２Ｄの少なくとも一部は、水素を原子組成比で１％以上含有する。
【００８１】
また、半導体層２０１Ｄおよび半導体層２０２Ｄには、リン、ボロンまたはヒ素などの不純物が任意の濃度でドープされていても構わない。
【００８２】
さらに、窒化物層３００Ｄは、半導体層２０２Ｄを覆って形成される。窒化物層３００Ｄには、窒化シリコン（ＳｉＮ）または窒化アルミニウム（ＡｌＮ）が用いられる。窒化物層３００Ｄは、層間絶縁膜８の上面の一部と、ゲート電極６Ｄの上面の一部と、半導体層２０２Ｄの上面の一部とを覆って形成される。ゲート電極６Ｄは、ｎ−型のドリフト層１の上面の一部およびトレンチ２０内に、ゲート絶縁膜７を介して形成される。
【００８３】
図６に例が示された構造を製造する場合、まず、半導体層２０２Ｄを内蔵ゲート抵抗３０Ｄとなる領域に形成する。そして、写真製版の手法を用いて、半導体層２０２Ｄの上面の一部の領域にのみ、半導体層２０１Ｄを形成する。その後、再度内蔵ゲート抵抗３０Ｄとなる領域全体に半導体層２０２Ｄを形成する。
【００８４】
このような構成によれば、半導体層２０１Ｄから水素が脱離することをさらに抑制することができる。また、内蔵ゲート抵抗３０Ｄの大きさが経時的に変化することを抑制することができる。したがって、長期信頼性の高い半導体装置を提供することができる。
【００８５】
なお、本実施の形態に関する構成の変形例として、半導体層２０１Ｄの上部および半導体層２０１Ｄの下部にのみ半導体層２０２Ｄを形成してもよい。そのような場合であっても、半導体層２０１Ｄからの水素の脱離を抑制する効果を得ることができる。
【００８６】
＜第１から第４の実施の形態の変形例＞
以上に記載された実施の形態では、スイッチング素子としてトレンチゲート型のＩＧＢＴの例が示されたが、プレーナ型のＩＧＢＴまたはＭＯＳＦＥＴであっても、上記の実施の形態は適用可能である。
【００８７】
＜第５の実施の形態＞
本実施の形態に関する半導体装置について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
【００８８】
＜半導体装置の構成について＞
図７は、本実施の形態に関する半導体装置の、活性領域の構成の例を示す断面模式図である。
【００８９】
本実施の形態に関する半導体装置１００Ｅでは、トレンチ２０の内部に埋め込まれるゲート電極６の一部または全部が、半導体層２００Ｅに置き換えられている。
【００９０】
なお、本実施の形態に関する半導体装置の、ゲート抵抗領域の周辺構成は、第１の実施の形態、第２の実施の形態、第３の実施の形態および第４の実施の形態のいずれの構成であってもよい。すなわち、図２、図３、図４、図５および図６に例が示されたいずれの構成であってもよい。
【００９１】
半導体層２００Ｅは、負の温度係数を有する水素ドープされたアモルファスシリコンまたは微結晶シリコンである。また、半導体層２００Ｅには、リン、ボロンまたはヒ素などの不純物が任意の濃度でドープされていても構わない。
【００９２】
半導体層２００Ｅは、ゲート絶縁膜７に囲まれるトレンチ２０内に形成される。また、半導体層２００Ｅの少なくとも一部は、水素を原子組成比で１％以上含有する。
【００９３】
さらに、トレンチ２０内における半導体層２００Ｅの上面には、窒化物層３００Ｅが形成される。窒化物層３００Ｅには、窒化シリコン（ＳｉＮ）または窒化アルミニウム（ＡｌＮ）が用いられる。
【００９４】
この窒化物層３００Ｅは、半導体層２００Ｅからの水素の脱離を抑制し、ゲート抵抗の大きさが長期的に変動することを抑制する。
【００９５】
また、ＩＧＢＴのスイッチング動作時には、スイッチング素子の表面側に電流が集中し、発熱が生じやすい。このような発熱が発生する箇所の近傍に負の温度係数を有する半導体層２００Ｅを設けることによって、半導体装置の発熱に対して敏感にゲート抵抗を変化させることができる。
【００９６】
また、この構造において、半導体基板の面内で電流ばらつきが生じて特定の箇所に電流が集中した場合、該当箇所の発熱が大きくなる。これに伴い、半導体層２００Ｅの抵抗が小さくなるので、当該セル領域のスイッチング速度が増加し、通電時間が短くなる。
【００９７】
したがって、電流集中が抑制されるため、素子の過度な発熱または電流集中による素子破壊を抑制することができる。また、スイッチング素子の温度上昇を抑制するため、実動作時におけるスイッチング損失または導通損失を低減することができる。
【００９８】
以上のように、本実施の形態における構成によれば、半導体装置１００Ｅの長期信頼性の向上と電力損失の低減とをともに実現させることができる。
【００９９】
また、図８は、本実施の形態に関する半導体装置の、活性領域の構成の変形例を示す断面模式図である。
【０１００】
半導体装置１００Ｆでは、トレンチ２０の内部に埋め込まれるゲート電極６の一部または全部が、半導体層２００Ｆに置き換えられている。
【０１０１】
半導体層２００Ｆは、負の温度係数を有する水素ドープされたアモルファスシリコンまたは微結晶シリコンである。また、半導体層２００Ｆには、リン、ボロンまたはヒ素などの不純物が任意の濃度でドープされていても構わない。
【０１０２】
さらに、トレンチ２０内における半導体層２００Ｆの上面、側面および底面には、窒化物層３００Ｆが形成される。窒化物層３００Ｆには、窒化シリコン（ＳｉＮ）または窒化アルミニウム（ＡｌＮ）が用いられる。
【０１０３】
このような構成によれば、半導体層２００Ｆからの水素の脱離を抑制することができるため、ゲート抵抗の長期信頼性を向上させることができる。
【０１０４】
＜第６の実施の形態＞
本実施の形態に関する半導体装置について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
【０１０５】
＜半導体装置の構成について＞
図９は、本実施の形態に関する半導体装置の、活性領域の構成の例を示す断面模式図である。
【０１０６】
本実施の形態に関する半導体装置１００Ｇでは、トレンチ２０の内部に埋め込まれるゲート電極６の一部または全部が、半導体層２００Ｇに置き換えられている。
【０１０７】
図９に例が示されるように、半導体層２００Ｇは、半導体層２０１Ｇと、半導体層２０１Ｇの上面に形成される半導体層２０２Ｇとを備える。
【０１０８】
半導体層２０１Ｇは、水素ドープされたアモルファスシリコンから形成される。一方で、半導体層２０２Ｇは、半導体層２０１Ｇよりも結晶化率が高いアモルファスシリコンまたは微結晶シリコンから形成される。また、半導体層２０１Ｇおよび半導体層２０２Ｇの少なくとも一部は、水素を原子組成比で１％以上含有する。
【０１０９】
また、半導体層２０１Ｇおよび半導体層２０２Ｇには、リン、ボロンまたはヒ素などの不純物が任意の濃度でドープされていても構わない。
【０１１０】
さらに、トレンチ２０内における半導体層２０２Ｇの上面には、窒化物層３００Ｇが形成される。窒化物層３００Ｇには、窒化シリコン（ＳｉＮ）または窒化アルミニウム（ＡｌＮ）が用いられる。
【０１１１】
この窒化物層３００Ｇは、半導体層２００Ｇからの水素の脱離を抑制し、ゲート抵抗の大きさが長期的に変動することを抑制する。
【０１１２】
このような構成によれば、半導体層２０１Ｇからの水素の脱離をその上面に形成された半導体層２０２Ｇが抑制するため、内蔵ゲート抵抗の信頼性が向上する。
【０１１３】
また、図１０は、本実施の形態に関する半導体装置の、活性領域の構成の変形例を示す断面模式図である。
【０１１４】
半導体装置１００Ｈでは、トレンチ２０の内部に埋め込まれるゲート電極６の一部または全部が、半導体層２００Ｈに置き換えられている。
【０１１５】
図１０に例が示されるように、半導体層２００Ｈは、半導体層２０１Ｈと、半導体層２０１Ｈの上面に形成される半導体層２０２Ｈとを備える。
【０１１６】
半導体層２０１Ｈは、水素ドープされたアモルファスシリコンから形成される。一方で、半導体層２０２Ｈは、半導体層２０１Ｈよりも結晶化率が高いアモルファスシリコンまたは微結晶シリコンから形成される。また、半導体層２０１Ｈおよび半導体層２０２Ｈの少なくとも一部は、水素を原子組成比で１％以上含有する。
【０１１７】
また、半導体層２０１Ｈおよび半導体層２０２Ｈには、リン、ボロンまたはヒ素などの不純物が任意の濃度でドープされていても構わない。
【０１１８】
さらに、トレンチ２０内における半導体層２００Ｈの上面、側面および底面には、窒化物層３００Ｈが形成される。すなわち、窒化物層３００Ｈは、半導体層２０２Ｈの上面および側面、半導体層２０１Ｈの側面および底面を覆って形成される。窒化物層３００Ｈには、窒化シリコン（ＳｉＮ）または窒化アルミニウム（ＡｌＮ）が用いられる。
【０１１９】
このような構造によれば、半導体層２００Ｈからの水素の脱離を抑制することができるため、ゲート抵抗の長期信頼性を向上させることができる。
【０１２０】
＜第７の実施の形態＞
本実施の形態に関する半導体装置について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
【０１２１】
＜半導体装置の構成について＞
図１２は、本実施の形態に関する、半導体チップに内蔵されるゲート抵抗領域周辺構成の例を示す断面模式図である。
【０１２２】
図１２に例が示されるように、半導体装置１００Ｉでは、負の温度係数を有し、かつ、内蔵ゲート抵抗３０Ｉを構成する半導体層２００Ｉ（第１の抵抗層）の直下の領域の一部または全部において、ゲート絶縁膜７であるＳｉＯ２膜が除去され、窒化シリコンまたは窒化アルミニウム膜からなる窒化物層４００Ｉ（第２の窒化物層）が形成されている。
【０１２３】
図１２に例が示されるように、半導体層２００Ｉは、窒化物層４００Ｉを介してｐ型のウェル層１２の上面に形成される。すなわち、窒化物層４００Ｉは、ｐ型のウェル層１２の上面に直接接触して形成されている。
【０１２４】
半導体層２００Ｉは、負の温度係数を有する、水素ドープされたアモルファスシリコンまたは微結晶シリコンである。また、半導体層２００Ｉには、リン、ボロンまたはヒ素などが任意の濃度でドープされていても構わない。
【０１２５】
さらに、窒化物層３００Ｉは、半導体層２００Ｉを覆って形成される。窒化物層３００Ｉには、窒化シリコン（ＳｉＮ）または窒化アルミニウム（ＡｌＮ）が用いられる。窒化物層３００Ｉは、層間絶縁膜８の上面の一部と、ゲート電極６Ｉの上面の一部と、半導体層２００Ｉの上面の一部とを覆って形成される。ゲート電極６Ｉは、ｎ−型のドリフト層１の上面の一部およびトレンチ２０内に、ゲート絶縁膜７を介して形成される。
【０１２６】
窒化物は、ＳｉＯ２と比較して一桁程度から二桁程度高い熱伝導率を有する。このため、窒化物層４００Ｉを介して活性領域で生じた熱が効率よく半導体層２００Ｉに到達することによって、活性領域と抵抗層（半導体層２００Ｉ）とにおける温度差を軽減することができる。
【０１２７】
これによって、温度変化に対する抵抗層（半導体層２００Ｉ）の抵抗変化の追従性を向上させることができる。また、窒化物層４００Ｉは、抵抗層（半導体層２００Ｉ）からの水素の脱離を抑制することができるので、ゲート抵抗の長期信頼性も向上させることができる。
【０１２８】
＜第８の実施の形態＞
本実施の形態に関する半導体装置について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
【０１２９】
＜半導体装置の構成について＞
図１３は、本実施の形態に関する半導体装置の、活性領域の構成の例を示す断面模式図である。
【０１３０】
図１３に例が示されるように、トレンチゲート型半導体装置である半導体装置１００Ｊは、ｎ−型のシリコン基板をｎ−型のドリフト層１として用いる。そして、ｎ−型のドリフト層１の表層に、ｐ型のベース層５が形成される。
【０１３１】
ここで、トレンチゲート型半導体装置におけるトレンチゲートは、３種類に分別される。１つ目は、片側または両側の側壁にチャネルが形成されるアクティブゲート２１（第３のトレンチ）である。図１３においてアクティブゲート２１は、ゲート端子１５に接続されている。２つ目は、ゲート電極と接続されず、浮遊電位またはエミッタ電位と接続されるダミーゲート２２（第２のトレンチ）である。図１３においてダミーゲート２２は、エミッタ端子１６に接続されている。そして、３つ目は、ゲート電極と接続されるが、側壁にチャネルが形成されないアクティブダミーゲート２３（第１のトレンチ）である。図１３においてアクティブダミーゲート２３は、ゲート端子１５に接続されている。
【０１３２】
本実施の形態では、アクティブダミーゲート２３のトレンチ内部に埋め込まれるゲート電極が、半導体層２００Ｊ（第１のゲート電極）と、半導体層２００の上面における窒化物層３００Ｊとに置き換えられている。
【０１３３】
半導体層２００Ｊは、負の温度係数を有する水素ドープされたアモルファスシリコンまたは微結晶シリコンである。また、半導体層２００Ｊには、リン、ボロンまたはヒ素などが任意の濃度でドープされていても構わない。また、半導体層２００Ｊの少なくとも一部は、水素を原子組成比で１％以上含有する。
【０１３４】
また、窒化物層３００Ｊは、窒化シリコンまたは窒化アルミニウムで形成されている。
【０１３５】
一方、アクティブゲート２１の内部およびダミーゲート２２の内部には、温度に対する抵抗変化が微小な半導体層２００Ｋ（第２のゲート電極）が埋め込まれる。半導体層２００Ｋは、たとえば、高濃度にホウ素またはリンがドープされたポリシリコンである。
【０１３６】
このような構成によれば、温度の上昇に伴いアクティブダミーゲート２３の内部における抵抗が小さくなる。そのため、素子全体のスイッチング速度は増加する。これによって、高温下でのスイッチング損失を低減することができる。
【０１３７】
一方、アクティブゲート２１の内部の抵抗は温度によって変化しないので、チャネルがＯＮまたはＯＦＦするタイミングは温度に依存しない。アクティブゲート２１の内部電極に負の温度係数を有する半導体層２００Ｊを適用すると、局所的に熱が発生した場合に、当該領域のチャネルが優先的にＯＮすることで電流が集中し、素子が破損する可能性がある。
【０１３８】
一方で、本実施の形態によれば、アクティブゲート２１のスイッチング速度は温度によらず一定である。これによって、高温下であっても、電流を活性領域中で均一に流すことができるため、半導体装置の信頼性を向上させることができる。
【０１３９】
＜第１から第８の実施の形態の変形例＞
以上に記載された実施の形態では、ｎ−型のドリフト層１の材料としてｎ−型のシリコン基板が想定されたが、ｎ−型のドリフト層１の材料はシリコンに限られるものではなく、たとえば、窒化ガリウム、炭化珪素、窒化アルミニウム、ダイヤモンドまたは酸化ガリウムなどのワイドバンドギャップ半導体であってもよい。
【０１４０】
ここで、ワイドギャップ半導体とは、一般に、およそ２ｅＶ以上の禁制帯幅をもつ半導体を指し、窒化ガリウム（ＧａＮ）などの３族窒化物、酸化亜鉛（ＺｎＯ）などの２族酸化物、セレン化亜鉛（ＺｎＳｅ）などの２族カルコゲナイド、ダイヤモンドおよび炭化珪素などが知られる。
【０１４１】
また、以上に記載された実施の形態では、スイッチング素子としてトレンチゲート型のＩＧＢＴの例が示されたが、縦型のＭＯＳトランジスタまたは逆導通ＩＧＢＴ（ＲＣ−ＩＧＢＴ）などであっても、上記の実施の形態は適用可能である。
【０１４２】
＜以上に記載された実施の形態によって生じる効果について＞
次に、以上に記載された実施の形態によって生じる効果の例を示す。なお、以下の説明においては、以上に記載された実施の形態に例が示された具体的な構成に基づいて当該効果が記載されるが、同様の効果が生じる範囲で、本願明細書に例が示される他の具体的な構成と置き換えられてもよい。
【０１４３】
また、当該置き換えは、複数の実施の形態に跨ってなされてもよい。すなわち、異なる実施の形態において例が示されたそれぞれの構成が組み合わされて、同様の効果が生じる場合であってもよい。
【０１４４】
以上に記載された実施の形態によれば、半導体装置は、ｎ−型のドリフト層１と、ｐ型のベース層５と、ｎ＋型のエミッタ層９と、ゲート絶縁膜７と、ゲート電極６Ａと、ゲートパッド電極１３と、第１の抵抗層と、第１の窒化物層とを備える。ここで、第１の抵抗層は、たとえば、半導体層２００、半導体層２００Ｂ、半導体層２０１および半導体層２０１Ｄのうちの少なくとも１つに対応するものである。また、第１の窒化物層は、たとえば、窒化物層３００、窒化物層３００Ｂ、窒化物層３００Ｃおよび窒化物層３００Ｄのうちの少なくとも１つに対応するものである。ｐ型のベース層５は、ｎ−型のドリフト層１の表層に形成される。ｎ＋型のエミッタ層９は、ｐ型のベース層５の表層に選択的に形成される。ゲート絶縁膜７は、ｎ−型のドリフト層１とｎ＋型のエミッタ層９とに挟まれたｐ型のベース層５に接触して形成される。ゲート電極６Ａは、ゲート絶縁膜７に接触して形成される。ゲートパッド電極１３は、ゲート電極６Ａと離間して形成される。半導体層２００は、ゲート電極６Ａとゲートパッド電極１３とを電気的に接続する。窒化物層３００は、半導体層２００の上面を覆って形成される。そして、半導体層２００の抵抗は、負の温度係数を有する。また、半導体層２００は、水素がドープされたアモルファスシリコンで形成される。また、窒化物層３００は、窒化シリコン層または窒化アルミニウム層で形成される。
【０１４５】
このような構成によれば、水素が添加されたアモルファスシリコンである半導体層２００の上面に、窒化物層３００が形成されているため、高温動作時にも、アモルファスシリコンである半導体層２００からの水素脱離が低減される。そのため、ゲート抵抗の温度特性および抵抗値の変動が抑制され、ゲート抵抗の信頼性を高めることができる。
【０１４６】
なお、これらの構成以外の本願明細書に例が示される他の構成については適宜省略することができる。すなわち、少なくともこれらの構成を備えていれば、以上に記載された効果を生じさせることができる。
【０１４７】
しかしながら、本願明細書に例が示される他の構成のうちの少なくとも１つを、以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては言及されなかった本願明細書に例が示される他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
【０１４８】
また、以上に記載された実施の形態によれば、半導体装置は、ｎ−型のドリフト層１の上面からｎ＋型のエミッタ層９およびｐ型のベース層５を貫通して、ｎ−型のドリフト層１内に達して形成されるトレンチ２０を備える。ゲート絶縁膜７は、トレンチ２０の底面および側面に沿って形成される。また、ゲート電極６Ａは、ゲート絶縁膜７に囲まれるトレンチ２０内に形成される。このような構成によれば、高温動作時にも、アモルファスシリコンである半導体層２００からの水素脱離が低減される。そのため、ゲート抵抗の温度特性および抵抗値の変動が抑制され、ゲート抵抗の信頼性を高めることができる。
【０１４９】
また、以上に記載された実施の形態によれば、半導体層２００の少なくとも一部は、水素を原子組成比で１％以上含有する。このような構成によれば、水素が添加されたアモルファスシリコンである半導体層２００の上面に、窒化物層３００が形成されているため、高温動作時にも、アモルファスシリコンである半導体層２００からの水素脱離が低減される。
【０１５０】
また、以上に記載された実施の形態によれば、ゲート電極６Ａは、ポリシリコンで形成される。このような構成によれば、水素が添加されたアモルファスシリコンである半導体層２００の上面に、窒化物層３００が形成されているため、高温動作時にも、アモルファスシリコンである半導体層２００からの水素脱離が低減される。
【０１５１】
また、以上に記載された実施の形態によれば、半導体装置は、半導体層２００Ｂの下面を覆って形成される第２の窒化物層を備える。ここで、第２の窒化物層は、たとえば、窒化物層３０１に対応するものである。このような構成によれば、半導体層２００Ｂからゲート絶縁膜７への水素の脱離を抑制することができる。これによって、内蔵ゲート抵抗３０Ｂの長期信頼性を向上させることができる。また、ゲート絶縁膜７に水素原子が入り込むことによる半導体装置の性能劣化を抑制することができる。
【０１５２】
また、以上に記載された実施の形態によれば、半導体装置は、半導体層２０１の上面に形成される第２の抵抗層を備える。ここで、第２の抵抗層は、たとえば、半導体層２０２に対応するものである。また、窒化物層３００Ｃは、半導体層２０２の上面を覆って形成される。また、半導体層２０１および半導体層２０２は、水素を原子組成比で１％以上含有する。また、半導体層２０２の結晶化率は、半導体層２０１の結晶化率よりも高い。このような構成によれば、半導体層２０１からの水素の脱離を半導体層２０２と窒化物層３００Ｃとによって抑制することができる。そのため、内蔵ゲート抵抗３０Ｃの大きさが経時的に変化することを抑制することができ、長期信頼性の高い半導体装置を提供することができる。
【０１５３】
また、以上に記載された実施の形態によれば、半導体装置は、半導体層２０１Ｄの上面、側面および下面に形成される第２の抵抗層を備える。ここで、第２の抵抗層は、たとえば、半導体層２０２Ｄに対応するものである。また、窒化物層３００Ｄは、半導体層２０２Ｄの上面を覆って形成される。また、半導体層２０１Ｄおよび半導体層２０２Ｄは、水素を原子組成比で１％以上含有する。また、半導体層２０２Ｄの結晶化率は、半導体層２０１Ｄの結晶化率よりも高い。このような構成によれば、半導体層２０１Ｄから水素が脱離することを半導体層２０２Ｄと窒化物層３００Ｄとによって抑制することができる。
【０１５４】
また、以上に記載された実施の形態によれば、第１の抵抗層は、水素を原子組成比で１％以上含有するアモルファスシリコンである。また、第２の抵抗層は、水素を原子組成比で１％以上含有する微結晶シリコンである。このような構成によれば、第１の抵抗層からの水素の脱離を第２の抵抗層と第１の窒化物層とによって抑制することができる。
【０１５５】
また、以上に記載された実施の形態によれば、半導体装置は、ｎ−型のドリフト層１と、ｐ型のベース層５と、ｎ＋型のエミッタ層９と、トレンチ２０と、ゲート絶縁膜７と、第１のゲート電極と、第１の窒化物層とを備える。ここで、第１のゲート電極は、たとえば、半導体層２００Ｅ、半導体層２００Ｆ、半導体層２０１Ｇおよび半導体層２０１Ｈのうちの少なくとも１つに対応するものである。また、第１の窒化物層は、たとえば、窒化物層３００Ｅ、窒化物層３００Ｆ、窒化物層３００Ｇおよび窒化物層３００Ｈのうちの少なくとも１つに対応するものである。ｐ型のベース層５は、ｎ−型のドリフト層１の表層に形成される。ｎ＋型のエミッタ層９は、ｐ型のベース層５の表層に選択的に形成される。トレンチ２０は、ｎ−型のドリフト層１の上面からｎ＋型のエミッタ層９およびｐ型のベース層５を貫通して、ｎ−型のドリフト層１内に達して形成される。ゲート絶縁膜７は、トレンチ２０の底面および側面に沿って形成される。半導体層２００Ｅは、ゲート絶縁膜７に囲まれるトレンチ２０内に形成される。窒化物層３００Ｅは、半導体層２００Ｅの少なくとも上面を覆って形成される。そして、半導体層２００Ｅの抵抗は、負の温度係数を有する。また、半導体層２００Ｅは、水素がドープされたアモルファスシリコンで形成される。また、半導体層２００Ｅの少なくとも一部は、水素を原子組成比で１％以上含有する。また、窒化物層３００Ｅは、窒化シリコン層または窒化アルミニウム層で形成される。このような構成によれば、負の温度係数を有する半導体層２００Ｅがトレンチ２０内においてゲート電極として形成されることによって、素子の温度変化に対し敏感にゲート抵抗を変化させることができる。したがって、電流集中を抑制しつつ、素子の温度上昇を緩和することができる。そのため、ゲート抵抗の信頼性の向上と電力損失の低減とを双方実現することができる。また、半導体層２００Ｅの上面に窒化物層３００Ｅを形成することによって、半導体層２００Ｅからの水素脱離を低減することができる。これによって、ゲート抵抗の長期信頼性を向上させることができる。
【０１５６】
なお、これらの構成以外の本願明細書に例が示される他の構成については適宜省略することができる。すなわち、少なくともこれらの構成を備えていれば、以上に記載された効果を生じさせることができる。
【０１５７】
しかしながら、本願明細書に例が示される他の構成のうちの少なくとも１つを、以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては言及されなかった本願明細書に例が示される他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
【０１５８】
また、以上に記載された実施の形態によれば、窒化物層３００Ｆは、半導体層２００Ｆの上面、側面および底面を覆って形成される。このような構成によれば、半導体層２００Ｆからの水素の脱離を抑制することができるため、ゲート抵抗の長期信頼性を向上させることができる。
【０１５９】
また、以上に記載された実施の形態によれば、半導体装置は、第１のゲート電極の上面に形成される第２のゲート電極を備える。ここで、第２のゲート電極は、たとえば、半導体層２０２Ｇおよび半導体層２０２Ｈのうちの少なくとも１つに対応するものである。窒化物層３００Ｇは、半導体層２０２Ｇの少なくとも上面を覆って形成される。また、半導体層２０１Ｇおよび半導体層２０２Ｇは、水素を原子組成比で１％以上含有する。また、半導体層２０２Ｇの結晶化率は、半導体層２０１Ｇの結晶化率よりも高い。このような構成によれば、半導体層２０１Ｇからの水素の脱離をその上面に形成された半導体層２０２Ｇが抑制するため、内蔵ゲート抵抗の信頼性が向上する。
【０１６０】
また、以上に記載された実施の形態によれば、半導体層２０１Ｇは、水素を原子組成比で１％以上含有するアモルファスシリコンである。また、半導体層２０２Ｇは、水素を原子組成比で１％以上含有する微結晶シリコンである。このような構成によれば、半導体層２０１Ｇからの水素の脱離をその上面に形成された半導体層２０２Ｇが抑制するため、内蔵ゲート抵抗の信頼性が向上する。
【０１６１】
また、以上に記載された実施の形態によれば、窒化物層３００Ｈは、半導体層２０２Ｈの上面および側面、半導体層２０１Ｈの側面および底面を覆って形成される。このような構成によれば、半導体層２０１Ｈおよび半導体層２０２Ｈの外周を窒化物層３００Ｈで覆うことによって、半導体層２００Ｈからの水素の脱離を抑制することができるため、ゲート抵抗の長期信頼性を向上させることができる。
【０１６２】
また、以上に記載された実施の形態によれば、半導体装置は、ゲートパッド電極１３と、抵抗層と、第２の窒化物層とを備える。ここで、抵抗層は、たとえば、半導体層２００、半導体層２００Ｂ、半導体層２０１および半導体層２０１Ｄのうちの少なくとも１つに対応するものである。また、第２の窒化物層は、たとえば、窒化物層３００、窒化物層３００Ｂ、窒化物層３００Ｃおよび窒化物層３００Ｄのうちの少なくとも１つに対応するものである。ゲートパッド電極１３は、半導体層２００Ｅと離間して形成される。半導体層２００は、半導体層２００Ｅとゲートパッド電極１３とを電気的に接続する。窒化物層３００は、半導体層２００の上面を覆って形成される。そして、半導体層２００の抵抗は、負の温度係数を有する。また、半導体層２００は、水素がドープされたアモルファスシリコンで形成される。また、窒化物層３００は、窒化シリコン層または窒化アルミニウム層で形成される。このような構成によれば、水素が添加されたアモルファスシリコンである半導体層２００の上面に、窒化物層３００が形成されているため、高温動作時にも、アモルファスシリコンである半導体層２００からの水素脱離が低減される。そのため、ゲート抵抗の温度特性および抵抗値の変動が抑制され、ゲート抵抗の信頼性を高めることができる。
【０１６３】
＜以上に記載された実施の形態における変形例について＞
以上に記載された実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面においてひとつの例であって、本願明細書に記載されたものに限られることはないものとする。
【０１６４】
したがって、例が示されていない無数の変形例、および、均等物が、本願明細書に開示される技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
【０１６５】
さらに、以上に記載された実施の形態におけるそれぞれの構成要素は概念的な単位であって、本願明細書に開示される技術の範囲内には、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含むものとする。
【０１６６】
また、以上に記載された実施の形態におけるそれぞれの構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれるものとする。
【０１６７】
また、本願明細書における説明は、本技術に関するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
【０１６８】
また、以上に記載された実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
【符号の説明】
【０１６９】
１  ドリフト層、２  バッファ層、３  コレクタ層、４  コレクタ電極、５  ベース層、６，６Ａ，６Ｂ，６Ｃ，６Ｄ，６Ｉ  ゲート電極、７  ゲート絶縁膜、８  層間絶縁膜、９  エミッタ層、１０  コンタクト層、１１  エミッタ電極、１２  ウェル層、１３  ゲートパッド電極、１４  コンタクトホール、１５  ゲート端子、１６  エミッタ端子、２０  トレンチ、２１  アクティブゲート、２２  ダミーゲート、２３  アクティブダミーゲート、３０，３０Ａ，３０Ｂ，３０Ｃ，３０Ｄ，３０Ｉ  内蔵ゲート抵抗、１００，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅ，１００Ｆ，１００Ｇ，１００Ｈ，１００Ｉ，１００Ｊ  半導体装置、２００，２００Ｂ，２００Ｃ，２００Ｄ，２００Ｅ，２００Ｆ，２００Ｇ，２００Ｈ，２００Ｉ，２００Ｊ，２００Ｋ，２０１，２０１Ｄ，２０１Ｇ，２０１Ｈ，２０２，２０２Ｄ，２０２Ｇ，２０２Ｈ  半導体層、３００，３００Ｂ，３００Ｃ，３００Ｄ，３００Ｅ，３００Ｆ，３００Ｇ，３００Ｈ，３００Ｉ，３００Ｊ，３０１，４００Ｉ  窒化物層。
【図１】
2019187509.tif 000003
【図２】
2019187509.tif 000004
【図３】
2019187509.tif 000005
【図４】
2019187509.tif 000006
【図５】
2019187509.tif 000007
【図６】
2019187509.tif 000008
【図７】
2019187509.tif 000009
【図８】
2019187509.tif 000010
【図９】
2019187509.tif 000011
【図１０】
2019187509.tif 000012
【図１１】
2019187509.tif 000013
【図１２】
2019187509.tif 000014
【図１３】
2019187509.tif 000015
【手続補正書】
【提出日】令和2年3月25日(2020.3.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の導電型のドリフト層と、
前記ドリフト層の表層に形成される第２の導電型のベース層と、
前記ベース層の表層に選択的に形成される第１の導電型のエミッタ層と、
前記ドリフト層と前記エミッタ層とに挟まれた前記ベース層に接触して形成されるゲート絶縁膜と、
前記ゲート絶縁膜に接触して形成されるゲート電極と、
前記ゲート電極と離間して形成されるゲートパッド電極と、
前記ゲート電極と前記ゲートパッド電極とを電気的に接続する第１の抵抗層と、
前記第１の抵抗層の上面を覆って形成される第１の窒化物層とを備え、
前記第１の抵抗層の抵抗は、負の温度係数を有し、
前記第１の抵抗層は、水素がドープされたアモルファスシリコンで形成され、
前記第１の窒化物層は、窒化シリコン層または窒化アルミニウム層で形成され、
前記第１の抵抗層の上面に形成される第２の抵抗層をさらに備え、
前記第１の窒化物層は、前記第２の抵抗層の上面を覆って形成され、
前記第１の抵抗層および前記第２の抵抗層は、水素を原子組成比で１％以上含有し、
前記第２の抵抗層の結晶化率は、前記第１の抵抗層の結晶化率よりも高い、
半導体装置。
【請求項２】
前記第２の抵抗層は、前記第１の抵抗層の上面、側面および下面に形成される、
請求項１に記載の半導体装置。
【請求項３】
前記第２の抵抗層は、水素を原子組成比で１％以上含有する微結晶シリコンである、
請求項１または請求項２に記載の半導体装置。
【請求項４】
前記ゲート電極は、ポリシリコンで形成される、
請求項１から請求項３のうちのいずれか１項に記載の半導体装置。
【請求項５】
前記第１の抵抗層の下面を覆って形成される第２の窒化物層をさらに備える、
請求項１から請求項４のうちのいずれか１項に記載の半導体装置。
【請求項６】
前記第２の窒化物層の下面の一部または全部に直接接触して形成される、第２の導電型のウェル層をさらに備える、
請求項５に記載の半導体装置。
【請求項７】
前記ゲート電極は、前記第１の抵抗層と直接接触する、
請求項１から請求項６のうちのいずれか１項に記載の半導体装置。
【請求項８】
第１の導電型のドリフト層と、
前記ドリフト層の表層に形成される第２の導電型のベース層と、
前記ベース層の表層に選択的に形成される第１の導電型のエミッタ層と、
前記ドリフト層の上面から前記エミッタ層および前記ベース層を貫通して、前記ドリフト層内に達して形成されるトレンチと、
前記トレンチの底面および側面に沿って形成されるゲート絶縁膜と、
前記ゲート絶縁膜に囲まれる前記トレンチ内に形成される第１のゲート電極と、
前記第１のゲート電極の少なくとも上面を覆って形成される第１の窒化物層とを備え、
前記第１のゲート電極の抵抗は、負の温度係数を有し、
前記第１のゲート電極は、水素がドープされたアモルファスシリコンで形成され、
前記第１のゲート電極の少なくとも一部は、水素を原子組成比で１％以上含有し、
前記第１の窒化物層は、窒化シリコン層または窒化アルミニウム層で形成され、
前記第１のゲート電極の上面に形成される第２のゲート電極をさらに備え、
前記第１の窒化物層は、前記第２のゲート電極の少なくとも上面を覆って形成され、
前記第１のゲート電極および前記第２のゲート電極は、水素を原子組成比で１％以上含有し、
前記第２のゲート電極の結晶化率は、前記第１のゲート電極の結晶化率よりも高い、
半導体装置。
【請求項９】
前記第１の窒化物層は、前記第１のゲート電極および前記第２のゲート電極の上面、側面および底面を覆って形成される、
請求項８に記載の半導体装置。
【請求項１０】
前記第２のゲート電極は、水素を原子組成比で１％以上含有する微結晶シリコンである、
請求項８または請求項９に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
本願明細書に開示される技術の第１の態様は、第１の導電型のドリフト層と、前記ドリフト層の表層に形成される第２の導電型のベース層と、前記ベース層の表層に選択的に形成される第１の導電型のエミッタ層と、前記ドリフト層と前記エミッタ層とに挟まれた前記ベース層に接触して形成されるゲート絶縁膜と、前記ゲート絶縁膜に接触して形成されるゲート電極と、前記ゲート電極と離間して形成されるゲートパッド電極と、前記ゲート電極と前記ゲートパッド電極とを電気的に接続する第１の抵抗層と、前記第１の抵抗層の上面を覆って形成される第１の窒化物層とを備え、前記第１の抵抗層の抵抗は、負の温度係数を有し、前記第１の抵抗層は、水素がドープされたアモルファスシリコンで形成され、前記第１の窒化物層は、窒化シリコン層または窒化アルミニウム層で形成され、前記第１の抵抗層の上面に形成される第２の抵抗層をさらに備え、前記第１の窒化物層は、前記第２の抵抗層の上面を覆って形成され、前記第１の抵抗層および前記第２の抵抗層は、水素を原子組成比で１％以上含有し、前記第２の抵抗層の結晶化率は、前記第１の抵抗層の結晶化率よりも高い。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
本願明細書に開示される技術の第２の態様は、第１の導電型のドリフト層と、前記ドリフト層の表層に形成される第２の導電型のベース層と、前記ベース層の表層に選択的に形成される第１の導電型のエミッタ層と、前記ドリフト層の上面から前記エミッタ層および前記ベース層を貫通して、前記ドリフト層内に達して形成されるトレンチと、前記トレンチの底面および側面に沿って形成されるゲート絶縁膜と、前記ゲート絶縁膜に囲まれる前記トレンチ内に形成される第１のゲート電極と、前記第１のゲート電極の少なくとも上面を覆って形成される第１の窒化物層とを備え、前記第１のゲート電極の抵抗は、負の温度係数を有し、前記第１のゲート電極は、水素がドープされたアモルファスシリコンで形成され、前記第１のゲート電極の少なくとも一部は、水素を原子組成比で１％以上含有し、前記第１の窒化物層は、窒化シリコン層または窒化アルミニウム層で形成され、前記第１のゲート電極の上面に形成される第２のゲート電極をさらに備え、前記第１の窒化物層は、前記第２のゲート電極の少なくとも上面を覆って形成され、前記第１のゲート電極および前記第２のゲート電極は、水素を原子組成比で１％以上含有し、前記第２のゲート電極の結晶化率は、前記第１のゲート電極の結晶化率よりも高い。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】削除
【補正の内容】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
本願明細書に開示される技術の第１の態様によれば、水素が添加されたアモルファスシリコンである第１の抵抗層の上面に、第１の窒化物層が形成されているため、高温動作時にも、アモルファスシリコンである第１の抵抗層からの水素脱離が低減される。そのため、ゲート抵抗素子の温度特性および抵抗値の変動が抑制され、ゲート抵抗素子の信頼性を高めることができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
本願明細書に開示される技術の第２の態様によれば、負の温度係数を有する第１のゲート電極がトレンチ内において形成されることによって、素子の温度変化に対し敏感にゲート抵抗を変化させることができる。したがって、電流集中を抑制しつつ、素子の温度上昇を緩和することができる。そのため、ゲート抵抗の信頼性の向上と電力損失の低減とを双方実現することができる。また、第１のゲート電極の上面に第１の窒化物層を形成することによって、第１のゲート電極からの水素脱離を低減することができる。これによって、ゲート抵抗の長期信頼性を向上させることができる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】削除
【補正の内容】
【国際調査報告】
2019187509.tif 000016
2019187509.tif 000017
2019187509.tif 000018
2019187509.tif 000019