(57)【要約】  出力判定回路（４）は、ハードウェアの結線により命令を実行するハードワイヤード方式により作成されている。出力判定回路（４）は、論理情報により動作するＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）の出力信号（９）を決定する。出力判定回路（４）は、多数決回路（５）を備える。多数決回路（５）には、同一の動作を行う複数のＦＰＧＡの各々の出力が接続される。また、多数決回路（５）は、複数のＦＰＧＡの出力に対して多数決判定を行うことにより、複数のＦＰＧＡからの出力を出力信号（９）として決定する。多数決回路（５）は、論理演算素子のみで構成されている。
2019167193.tif 000002
【特許請求の範囲】
【請求項１】
ハードウェアの結線により命令を実行するハードワイヤード方式により作成されており、論理情報により動作するＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）の出力信号を決定する出力判定回路であって、
同一の動作を行う複数のＦＰＧＡの各々の出力が接続され、前記複数のＦＰＧＡの出力に対して多数決判定を行うことにより、前記複数のＦＰＧＡからの出力を前記出力信号として決定する多数決回路であって、論理演算素子のみで構成された多数決回路を備えた出力判定回路。
【請求項２】
前記多数決回路は、
前記複数のＦＰＧＡのうちエラーが発生したＦＰＧＡを伝えるエラー信号を出力し、
前記出力判定回路は、
前記エラー信号に基づいて、エラーが発生したＦＰＧＡに再コンフィギュレーションを実施させる再コンフィギュレーション信号を出力する再コンフィギュレーション回路であって、論理演算素子のみで構成された再コンフィギュレーション回路を備えた請求項１に記載の出力判定回路。
【請求項３】
前記出力判定回路は、
前記複数のＦＰＧＡの各々に接続される信号の入出力を切り替えるセレクタであって、論理演算素子のみで構成されたセレクタを備えた請求項１または２に記載の出力判定回路。
【請求項４】
前記セレクタは、前記複数のＦＰＧＡの各々に接続される信号の入出力をセレクタ信号により切り替え、
前記セレクタ信号は、電源またはＧＮＤに接続され、プルアップまたはプルダウンにより前記複数のＦＰＧＡの各々に接続される信号の入出力を切り替える請求項３に記載の出力判定回路。
【請求項５】
前記セレクタは、前記複数のＦＰＧＡの各々に接続される信号の入出力をセレクタ信号により切り替え、
前記セレクタ信号は、前記複数のＦＰＧＡにより設定され、
前記出力判定回路は、
前記複数のＦＰＧＡの各々から、前記セレクタに入力される信号を取得し、多数決判定を行うことにより前記複数のＦＰＧＡにより設定された前記セレクタ信号を決定するセレクタ用多数決回路を備えた請求項３に記載の出力判定回路。
【請求項６】
前記複数のＦＰＧＡは、１つのＦＰＧＡに搭載されている請求項１から５のいずれか１項に記載の出力判定回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部の論理回路を繰り返し再構成できるＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）の信頼性に関するものである。
【背景技術】
【０００２】
機器には、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）といった専用のＬＳＩ（Ｌａｒｇｅ−Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）が使用されるケースが多い。しかし、近年、半導体の微細化により開発費が高騰し、生産数量が少ない場合はＦＰＧＡを使用するケースが増えている。
ＦＰＧＡはユーザによって内部論理が変更できるデバイスである。ＦＰＧＡは、ＡＳＩＣと比較して製品単価は高いが、汎用のＬＳＩであるため、ＬＳＩの開発費は発生しない。よって、ＦＰＧＡは、少量多品種の生産に適している。【０００３】
ＦＰＧＡでは、電源投入時に外部から論理回路情報のデータを内部のコンフィギュレーションＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に保存する。そして、ＦＰＧＡは、その論理回路情報に従い、内部の論理が決定される。よって、ＦＰＧＡでは、論理情報のＲＡＭのデータが変化すると論理回路情報が変化し、正常な動作が実施されなくなる。そこでＦＰＧＡの製造各社は論理情報のＲＡＭに対して誤り訂正回路を搭載するといった対策を行っている。近年、ＦＰＧＡの微細化が進み、宇宙線中性子によるソフトエラーによってＲＡＭのデータが変化し、ＦＰＧＡの論理回路情報が本来の動作を実施しないことが問題となっている。同じ論理回路を複数もたせ、その出力を多数決で決定することにより本来の動作を担保させる方法がある。【０００４】
特許文献１では、エラーの発生を検出する検出回路をＦＰＧＡではなく、別の放射線耐性強化ＡＳＩＣで構成している。しかし、放射線耐性強化ＡＳＩＣは宇宙放射線の影響がまったく無いとは言い切れない。放射線耐性強化ＡＳＩＣにおいて回路にフリップフロップなどの記憶素子を使用している場合、宇宙放射線によりデータが書き換わらないことは否定できない。よって、放射線耐性強化ＡＳＩＣを使用することだけではソフトエラーを回避できない場合がある。【０００５】
特許文献２では、ＦＰＧＡに、ソフトエラー耐性が強い高信頼実装部を設け、多数決回路といった検出回路を高信頼性実装部に搭載する。これにより検出回路の論理回路情報を保存しているＲＡＭがソフトエラーにより変化しないとある。しかし、高信頼性実装部において完全にＲＡＭのソフトエラーを回避する方法は記載されていない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−５３４７３８号公報
【特許文献２】国際公開２０１５／０４５１３５号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
従来の方法では、エラーの発生を検出する回路について、ソフトエラーの発生に対する対策が不十分であった。
本発明は、ＦＰＧＡがソフトエラーにより動作が変更になり正常な動作が行われない場合でも、他のＦＰＧＡが正常動作していることで、正常な信号を出力すること目的としている。
【課題を解決するための手段】
【０００８】
本発明に係る出力判定回路は、
ハードウェアの結線により命令を実行するハードワイヤード方式により作成されており、論理情報により動作するＦＰＧＡの出力信号を決定する出力判定回路であって、
同一の動作を行う複数のＦＰＧＡの各々の出力が接続され、前記複数のＦＰＧＡの出力に対して多数決判定を行うことにより、前記複数のＦＰＧＡからの出力を前記出力信号として決定する多数決回路であって、論理演算素子のみで構成された多数決回路を備えた。
【発明の効果】
【０００９】
本発明に係る出力判定回路は、ハードワイヤード方式により作成されている。また、出力判定回路は、同一の動作を行う複数のＦＰＧＡの各々の出力が接続され、複数のＦＰＧＡの出力に対して多数決判定を行うことにより、複数のＦＰＧＡからの出力を出力信号として決定する多数決回路を備える。また、多数決回路は、論理演算素子のみで構成されている。よって、本発明に係る出力判定回路によれば、ソフトエラーおよびフリップフロップによるエラーが発生しない回路により、複数のＦＰＧＡの出力を多数決判定することができるので、ＦＰＧＡの出力を的確に判定することができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１に係る処理回路の構成図。
【図２】実施の形態１に係る出力判定回路による出力判定処理のフロー図。
【図３】実施の形態１に係る多数決回路の構成例。
【図４】実施の形態１に係る再コンフィギュレーション回路の構成例。
【図５】実施の形態２に係る処理回路の構成図。
【図６】実施の形態２に係るセレクタの構成例。
【図７】実施の形態３に係る処理回路の構成図。
【図８】実施の形態４に係る処理回路の構成図。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、図を用いて説明する。なお、各図中、同一または相当する部分には、同一符号を付している。実施の形態の説明において、同一または相当する部分については、説明を適宜省略または簡略化する。
【００１２】
実施の形態１．
＊＊＊構成の説明＊＊＊
図１を用いて、本実施の形態に係る処理回路１００について説明する。
本実施の形態に係る処理回路１００は、複数のＦＰＧＡと、ＦＰＧＡの出力信号９を決定する出力判定回路４とを備える。複数のＦＰＧＡは、ＦＰＧＡ１、ＦＰＧＡ２、およびＦＰＧＡ３である。本実施の形態の処理回路１００では、同一の動作を行うＦＰＧＡを３個使用して多数決判定を行う。本実施の形態では、ＦＰＧＡを３個使用しているが、５個、７個、あるいは９個のように、ＦＰＧＡの数が奇数個であればよい。
【００１３】
処理回路１００は、論理情報により動作する３つのＦＰＧＡ、すなわちＦＰＧＡ１、ＦＰＧＡ２、およびＦＰＧＡ３を備える。ＦＰＧＡ１とＦＰＧＡ２とＦＰＧＡ３とは、同一の動作を行う回路である。なお、ＦＰＧＡ１とＦＰＧＡ２とＦＰＧＡ３とは、ＦＰＧＡの入出力信号が同じであれば、ＦＰＧＡの回路として同じものである必要は無い。
出力判定回路４は、ハードウェアの結線により命令を実行するハードワイヤード方式により作成されている。出力判定回路４はＡＳＩＣで実現することも可能であるが、ＡＳＩＣに限定しているものではなく、ハードウェア的に作成可能であればどのような作成方法で作成されていてもよい。
出力判定回路４は、ＦＰＧＡの出力を出力信号９として決定するとともに、エラーを発生したＦＰＧＡを検出する回路である。出力判定回路４は、多数決回路５と再コンフィギュレーション回路６とを備える。
【００１４】
多数決回路５には、同一の動作を行う複数のＦＰＧＡの各々の出力が接続される。多数決回路５は、複数のＦＰＧＡの出力に対して多数決判定を行うことにより、複数のＦＰＧＡからの出力を出力信号９として決定する。なお、多数決回路５は、論理演算素子のみで構成されている。
また、多数決回路５は、複数のＦＰＧＡのうちエラーが発生したＦＰＧＡを伝えるエラー信号ＥＲＲを出力する。すなわち、多数決回路５は、ＦＰＧＡの出力を判定する回路である。
【００１５】
再コンフィギュレーション回路６は、多数決回路５からエラー信号ＥＲＲを取得する。再コンフィギュレーション回路６は、エラー信号ＥＲＲに基づいて、エラーが発生したＦＰＧＡに再コンフィギュレーションを実施させる再コンフィギュレーション信号７を出力する。なお、再コンフィギュレーション回路６は、論理演算素子のみで構成されている。具体的には、再コンフィギュレーション信号７は、多数決回路５で不一致であったＦＰＧＡに再コンフィギュレーションを実施させる信号である。再コンフィギュレーション回路６は、再コンフィギュレーション信号生成回路ともいう。
再コンフィギュレーション信号７は、再コンフィギュレーション回路６で生成される信号である。再コンフィギュレーション信号７は、ＦＰＧＡ１、ＦＰＧＡ２、またはＦＰＧＡ３に出力され、ＦＰＧＡ１、ＦＰＧＡ２、またはＦＰＧＡ３の再コンフィギュレーションを実施させる信号である。
【００１６】
入力信号８は、各ＦＰＧＡに入力される信号である。各ＦＰＧＡのＩＮには、入力信号８が出力判定回路４を介して入力される。
出力信号９は、多数決回路５によりＦＰＧＡの出力として決定された出力信号である。ＯＵＴ１はＦＰＧＡ１の出力、ＯＵＴ２はＦＰＧＡ２の出力、そして、ＯＵＴ３はＦＰＧＡ３の出力である。多数決回路５には、各ＦＰＧＡの出力ＯＵＴ１，ＯＵＴ２，ＯＵＴ３が入力され、多数決による判定が行われる。そして、多数決回路５から、判定結果として出力信号９が出力される。また、エラーにより不一致となったＦＰＧＡがある場合には、多数決回路５から、エラーが発生したＦＰＧＡを伝えるエラー信号ＥＲＲが出力される。
【００１７】
エラー信号ＥＲＲは、多数決回路５により検出される信号である。エラー信号ＥＲＲは、どのＦＰＧＡでエラーが発生したかを再コンフィギュレーション回路６に伝える。
例えば、ＦＰＧＡ１にエラーが発生した場合、多数決回路５はエラー信号ＥＲＲにより、ＦＰＧＡ１にエラーが発生したことを再コンフィギュレーション回路６に伝える。再コンフィギュレーション回路６は、エラーが発生したＦＰＧＡ１に、再コンフィギュレーションを実施させる再コンフィギュレーション信号７を送信し、ＦＰＧＡ１に再コンフィギュレーションを実施させる。
【００１８】
出力判定回路４は、ハードワイヤの回路で生成されている。また、出力判定回路４に搭載される多数決回路５および再コンフィギュレーション回路６は、記憶素子であるＲＡＭおよびフリップフロップを使用せず、論理演算素子のみで構成される。これにより、出力判定回路４において記憶素子に対するソフトエラーを考慮する必要が無くなる。その結果、ＦＰＧＡ１、ＦＰＧＡ２、あるいは、ＦＰＧＡ３にソフトエラーが発生し、出力信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３の一つの出力が異常となった際でも、多数決回路５により正常な出力信号９を出力することができる。
【００１９】
＊＊＊動作の説明＊＊＊
図２を用いて、本実施の形態に係る出力判定回路４による出力判定処理Ｓ１００について説明する。
ステップＳ１０１において、出力判定回路４は、入力信号８をＦＰＧＡ１、ＦＰＧＡ２、および、ＦＰＧＡ３に入力する。
ステップＳ１０２において、多数決回路５が、各ＦＰＧＡの出力ＯＵＴ１，ＯＵＴ２，ＯＵＴ３を取得する。
ステップＳ１０３において、多数決回路５は、複数のＦＰＧＡの出力に対して多数決判定を行うことにより、複数のＦＰＧＡからの出力を出力信号９として決定する。
ステップＳ１０４において、エラーが発生したＦＰＧＡがあるか判定する。
エラーが発生したＦＰＧＡがある場合、ステップＳ１０５において、多数決回路５は、複数のＦＰＧＡのうちエラーが発生したＦＰＧＡを伝えるエラー信号ＥＲＲを出力する。
ステップＳ１０６において、再コンフィギュレーション回路６は、エラー信号ＥＲＲを取得し、エラーが発生したＦＰＧＡに、再コンフィギュレーションを実施させる再コンフィギュレーション信号７を出力する。そして、再コンフィギュレーション回路６は、エラーが発生したＦＰＧＡに再コンフィギュレーションを実施させる。
【００２０】
図３を用いて、本実施の形態に係る多数決回路５の一例について説明する。
図３の多数決回路５は、ＦＰＧＡ１、ＦＰＧＡ２、および、ＦＰＧＡ３の出力信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３をＡＮＤ回路とＯＲ回路の組み合わせで多数決を行い、出力信号９に出力する。また、多数決回路５は、ＸＯＲ回路にて出力信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３の一致性を確認し、不一致がある場合は、不一致のＦＰＧＡを示すエラー信号ＥＲＲを生成する。そして、多数決回路５は、エラー信号ＥＲＲを再コンフィギュレーション回路６に送る。
【００２１】
図４を用いて、本実施の形態に係る再コンフィギュレーション回路６の一例について説明する。再コンフィギュレーション回路６は、エラー信号ＥＲＲを受け取ると、対応するＦＰＧＡに再コンフィギュレーションを実施させる再コンフィギュレーション信号７を生成する。
図４の再コンフィギュレーション回路６は、多数決回路５から出力された複数のエラー信号ＥＲＲのＯＲを取り、グリッジを削除するための回路、すなわちグリッジ防止の遅延素子を経由し、再コンフィギュレーション信号７として出力する。図４では、ＦＰＧＡ１にエラーが発生したものとする。再コンフィギュレーション回路６は、ＦＰＧＡ１のリセット、または、ＦＰＧＡ１のコンフィギュレーション回路を起動させる再コンフィギュレーション信号７を出力する。
【００２２】
＊＊＊他の構成＊＊＊
本実施の形態の処理回路１００では３つのＦＰＧＡを複数のＦＰＧＡの例としているが、ＦＰＧＡの数を３つに制限しているものではない。処理回路１００におけるＦＰＧＡの数は一例であり、ＦＰＧＡの数が奇数個であれば本実施の形態を適用することができる。
また、本実施の形態の処理回路１００ではＦＰＧＡを複数用いているが、ＦＰＧＡに限定するものではない。ソフトエラーが発生する可能性のある回路あるいはデバイスであれば種類は問わない。
【００２３】
＊＊＊本実施の形態の効果の説明＊＊＊
本実施の形態に係る出力判定回路４は、ハードワイヤの回路で生成される。また、出力判定回路４に搭載される多数決回路５および再コンフィギュレーション回路６は、記憶素子であるＲＡＭおよびフリップフロップを使用せず、論理演算素子のみで構成される。これにより、出力判定回路４において記憶素子に対するソフトエラーを考慮する必要が無くなる。その結果、ＦＰＧＡ１、ＦＰＧＡ２、あるいは、ＦＰＧＡ３にソフトエラーが発生し、出力ＯＵＴ１，ＯＵＴ２，ＯＵＴ３の一つが異常となった際でも、多数決回路５により正常な出力信号を的確に出力することができる。
このように、本実施の形態に係る出力判定回路４では、ハードワイヤード方式で構成されているため、ＦＰＧＡのような論理回路情報を保存しているＲＡＭは使用しておらずソフトエラーの影響は受けない。また回路をフリップフロップなどの記憶素子を使用せず構成することで、宇宙放射線によりデータが書き換わる可能性もなく、宇宙放射線の影響をうけずに複数のＦＰＧＡの出力を多数決判定することができる。
【００２４】
また、本実施の形態に係る出力判定回路４は、多数決回路５でエラーが発生したＦＰＧＡを検出し、再コンフィギュレーション回路６に通知する。そして、再コンフィギュレーション回路６は、エラーが発生したＦＰＧＡに対して再コンフィギュレーションを実施させることができる。また、多数決回路５および再コンフィギュレーション回路６は、記憶素子であるＲＡＭおよびフリップフロップを使用せず、論理演算素子のみで構成される。よって、本実施の形態に係る処理回路１００によれば、ＦＰＧＡにエラーが発生した場合でも、適切に再コンフィギュレーションを実施させることができる。
【００２５】
実施の形態２．
本実施の形態では、主に、実施の形態１と異なる点について説明する。
なお、本実施の形態において、実施の形態１と同様の構成には同一の符号を付し、その説明を省略する。
【００２６】
実施の形態１では、出力判定回路４をハードワイヤで構成するため、ＦＰＧＡへのＩＮおよびＯＵＴが固定されてしまい、設計の自由度が失われる。そこで、本実施の形態ではＦＰＧＡ１、ＦＰＧＡ２、および、ＦＰＧＡ３の入出力ピンに対して双方向の選択が可能なセレクタを接続し、自由に入出力方向を選択する機能を追加する。
【００２７】
図５を用いて、本実施の形態に係る処理回路１００ａについて説明する。
ＦＰＧＡ１、ＦＰＧＡ２、ＦＰＧＡ３、多数決回路５、再コンフィギュレーション回路６、再コンフィギュレーション信号７、入力信号８、出力信号９、およびエラー信号ＥＲＲについては、実施の形態１で説明したものと同様である。
ただし本実施の形態では、ＦＰＧＡ１、ＦＰＧＡ２、およびＦＰＧＡ３の各々について、入出力ピンである入出力ＩＮＯＵＴ１，ＩＮＯＵＴ２，ＩＮＯＵＴ３が接続されている。
【００２８】
出力判定回路４ａは、複数のＦＰＧＡの各々に接続される信号の入出力を切り替えるセレクタ１０を備える。セレクタ１０は、論理演算素子のみで構成されている。セレクタ１０は、複数のＦＰＧＡの各々に接続される信号の入出力をセレクタ信号１１により切り替える。
入出力ＩＮＯＵＴ１に接続されたセレクタ１０は、ＦＰＧＡ１に接続されるＩＮＯＵＴ１をＩＮと接続するかＯＵＴ１と接続するかを選択する回路である。セレクタ信号１１は、セレクタ１０を制御する信号である。セレクタ信号１１は、電源またはＧＮＤに接続され、プルアップまたはプルダウンにより複数のＦＰＧＡの各々に接続される信号の入出力を切り替える。
【００２９】
図６を用いて、本実施の形態に係るセレクタ１０の例について説明する。
図６では、セレクタ１０の構成と、セレクタ信号１１がＬおよびＨの各々の場合の接続とを示している。
セレクタ信号１１を電源、またはＧＮＤに接続することで、ＦＰＧＡ１へのＩＮＯＵＴ１を、ＩＮと接続するか、ＯＵＴ１に接続するかを選択可能となる。セレクタ１０の回路は記憶素子を使用していないのでソフトエラーの影響を受けない。また、セレクタ１０では、セレクタ信号１１をプルアップあるいはプルダウンすることで動作を決定するのでソフトエラーの影響は受けない。
【００３０】
実施の形態３．
本実施の形態では、主に、実施の形態２と異なる点について説明する。
なお、本実施の形態において、実施の形態２と同様の構成には同一の符号を付し、その説明を省略する。
【００３１】
本実施の形態では、セレクタ信号１１を電源またはＧＮＤに接続するため、ＦＰＧＡの入出力ピンの数のセレクタ信号１１の端子数が必要となり、端子数の増加してしまう。そこで、本実施の形態ではセレクタ信号１１をＦＰＧＡから設定可能とする。
【００３２】
図７を用いて、本実施の形態に係る処理回路１００ｂについて説明する。
ＦＰＧＡ１、ＦＰＧＡ２、ＦＰＧＡ３、多数決回路５、再コンフィギュレーション回路６、再コンフィギュレーション信号７、入力信号８、出力信号９、エラー信号ＥＲＲ、セレクタ１０、およびセレクタ信号１１については、実施の形態２で説明したものと同様である。
本実施の形態では、セレクタ信号１１は、複数のＦＰＧＡにより設定される。そして、本実施の形態に係る出力判定回路４ｂは、複数のＦＰＧＡにより設定されたセレクタ信号１１を決定するセレクタ用多数決回路１３を備える。
セレクタ用多数決回路１３は、複数のＦＰＧＡの各々から、セレクタ１０に入力される信号１２を取得し、多数決判定を行うことにより複数のＦＰＧＡにより設定されたセレクタ信号１１を決定する。
【００３３】
信号１２は、ＦＰＧＡ１、ＦＰＧＡ２、およびＦＰＧＡ３の各々から出力される。信号１２は、実施の形態２でのセレクタ信号１１に相当する信号である。
セレクタ用多数決回路１３は、ＦＰＧＡ１、ＦＰＧＡ２、およびＦＰＧＡ３の各々から出力される信号１２を多数決で判定を行う回路である。セレクタ用多数決回路１３の回路例は、多数決回路５と同じである。信号１２を多数決判定することにより、ＦＰＧＡ１、ＦＰＧＡ２、あるいはＦＰＧＡ３がソフトエラーの影響を受け、信号１２のうちの１つの出力が異常となっても、セレクタ用多数決回路１３により正常な信号をセレクタ信号１１として出力することが可能である。
【００３４】
実施の形態４．
本実施の形態では、主に、実施の形態１から３と異なる点について説明する。
なお、本実施の形態において、実施の形態１から３と同様の構成には同一の符号を付し、その説明を省略する。
実施の形態１から３では、ＦＰＧＡ１、ＦＰＧＡ２、およびＦＰＧＡ３の各々は独立したＦＰＧＡである。近年では、ＦＰＧＡの特定のエリアのみについて、再コンフィギュレーションを実施することができるＦＰＧＡが開発されている。そこで、本実施の形態では、同一の動作を行う複数のＦＰＧＡが、１つのＦＰＧＡ１４に搭載されている処理回路１００ｃについて説明する。
【００３５】
図８を用いて、本実施の形態に係る処理回路１００ｃについて説明する。
図８の処理回路１００ｃでは、同一の動作を行うＦＰＧＡを奇数個、１つのＦＰＧＡ１４に構成する。その他の構成については、実施の形態１と同様である。
ＦＰＧＡ１、ＦＰＧＡ２、およびＦＰＧＡ３を一つのＦＰＧＡ１４で構成することで、複数のＦＰＧＡを一つのＦＰＧＡで構成することができる。
図８のように構成した場合でも、実施の形態１と同様の効果を奏することができる。また、ＦＰＧＡ１、ＦＰＧＡ２、およびＦＰＧＡ３を一つのＦＰＧＡ１４で実現する構成を、実施の形態２または３に適用することにより、実施の形態２または３と同様の効果を奏することができる。
【００３６】
実施の形態１から４のうち、複数の部分を組み合わせて実施しても構わない。あるいは、これらの実施の形態のうち、１つの部分を実施しても構わない。その他、これらの実施の形態を、全体としてあるいは部分的に、どのように組み合わせて実施しても構わない。
なお、上述した実施の形態は、本質的に好ましい例示であって、本発明の範囲、本発明の適用物の範囲、および本発明の用途の範囲を制限することを意図するものではない。上述した実施の形態は、必要に応じて種々の変更が可能である。
【符号の説明】
【００３７】
１，２，３，１４  ＦＰＧＡ、４，４ａ，４ｂ  出力判定回路、５  多数決回路、６  再コンフィギュレーション回路、７  再コンフィギュレーション信号、８  入力信号、９  出力信号、ＥＲＲ  エラー信号、１０  セレクタ、１１  セレクタ信号、１２  信号、１３  セレクタ用多数決回路、１００，１００ａ，１００ｂ，１００ｃ  処理回路。
【図１】
2019167193.tif 000003
【図２】
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【図３】
2019167193.tif 000005
【図４】
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【図５】
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【図６】
2019167193.tif 000008
【図７】
2019167193.tif 000009
【図８】
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【手続補正書】
【提出日】平成30年8月27日(2018.8.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ハードウェアの結線により命令を実行するハードワイヤード方式により作成されており、論理情報により動作するＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）の出力信号を決定する出力判定回路であって、
同一の動作を行う複数のＦＰＧＡの各々の出力が接続され、前記複数のＦＰＧＡの出力に対して多数決判定を行うことにより、前記複数のＦＰＧＡからの出力を前記出力信号として決定する多数決回路であって、ソフトエラーおよびフリップフロップによるエラーが発生しない論理演算素子のみで構成された多数決回路を備えた出力判定回路。
【請求項２】
前記多数決回路は、
前記複数のＦＰＧＡのうちエラーが発生したＦＰＧＡを伝えるエラー信号を出力し、
前記出力判定回路は、
前記エラー信号に基づいて、エラーが発生したＦＰＧＡに再コンフィギュレーションを実施させる再コンフィギュレーション信号を出力する再コンフィギュレーション回路であって、論理演算素子のみで構成された再コンフィギュレーション回路を備えた請求項１に記載の出力判定回路。
【請求項３】
前記出力判定回路は、
前記複数のＦＰＧＡの各々に接続される信号の入出力を切り替えるセレクタであって、論理演算素子のみで構成されたセレクタを備えた請求項１または２に記載の出力判定回路。
【請求項４】
前記セレクタは、前記複数のＦＰＧＡの各々に接続される信号の入出力をセレクタ信号により切り替え、
前記セレクタ信号は、電源またはＧＮＤに接続され、プルアップまたはプルダウンにより前記複数のＦＰＧＡの各々に接続される信号の入出力を切り替える請求項３に記載の出力判定回路。
【請求項５】
前記セレクタは、前記複数のＦＰＧＡの各々に接続される信号の入出力をセレクタ信号により切り替え、
前記セレクタ信号は、前記複数のＦＰＧＡにより設定され、
前記出力判定回路は、
前記複数のＦＰＧＡの各々から、前記セレクタに入力される信号を取得し、多数決判定を行うことにより前記複数のＦＰＧＡにより設定された前記セレクタ信号を決定するセレクタ用多数決回路を備えた請求項３に記載の出力判定回路。
【請求項６】
前記複数のＦＰＧＡは、１つのＦＰＧＡに搭載されている請求項１から５のいずれか１項に記載の出力判定回路。
【手続補正書】
【提出日】平成31年1月16日(2019.1.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ハードウェアの結線により命令を実行するハードワイヤード方式により作成されており、論理情報により動作するＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ
Ａｒｒａｙ）の出力信号を決定する出力判定回路であって、
同一の動作を行う複数のＦＰＧＡの各々の出力が接続され、前記複数のＦＰＧＡの出力に対して多数決判定を行うことにより、前記複数のＦＰＧＡからの出力を前記出力信号として決定する多数決回路であって、ソフトエラーおよびフリップフロップによるエラーが発生しない論理演算素子のみで構成された多数決回路と、
前記複数のＦＰＧＡの各々の入出力ピンに接続される信号の入出力を切り替えるセレクタであって、論理演算素子のみで構成されたセレクタと
を備えた出力判定回路。
【請求項２】
前記多数決回路は、
前記複数のＦＰＧＡのうちエラーが発生したＦＰＧＡを伝えるエラー信号を出力し、
前記出力判定回路は、
前記エラー信号に基づいて、エラーが発生したＦＰＧＡに再コンフィギュレーションを実施させる再コンフィギュレーション信号を出力する再コンフィギュレーション回路であって、論理演算素子のみで構成された再コンフィギュレーション回路を備えた請求項１に記載の出力判定回路。
【請求項３】
前記セレクタは、前記複数のＦＰＧＡの各々に接続される信号の入出力をセレクタ信号により切り替え、
前記セレクタ信号は、電源またはＧＮＤに接続され、プルアップまたはプルダウンにより前記複数のＦＰＧＡの各々に接続される信号の入出力を切り替える請求項１または請求項２に記載の出力判定回路。
【請求項４】
前記セレクタは、前記複数のＦＰＧＡの各々に接続される信号の入出力をセレクタ信号により切り替え、
前記セレクタ信号は、前記複数のＦＰＧＡにより設定され、
前記出力判定回路は、
前記複数のＦＰＧＡの各々から、前記セレクタに入力される信号を取得し、多数決判定を行うことにより前記複数のＦＰＧＡにより設定された前記セレクタ信号を決定するセレクタ用多数決回路を備えた請求項１または請求項２に記載の出力判定回路。
【請求項５】
前記複数のＦＰＧＡは、１つのＦＰＧＡに搭載されている請求項１から請求項４のいずれか１項に記載の出力判定回路。
【国際調査報告】
2019167193.tif 000011
2019167193.tif 000012
2019167193.tif 000013