(57)【要約】  第１のクランプ回路４が、スイッチング素子Ｑ１のゲートと第１端子との間の電圧を第１のクランプ電圧以下にクランプする。スイッチング素子Ｑ１を制御する制御回路２は、スイッチング素子Ｑ１を駆動する駆動部５と、動作異常を検出した際に駆動部５を停止させる異常検出部９と、第２のクランプ回路１０とを有する。異常検出部９が駆動部５を停止させる際に、第２のクランプ回路１０は、ゲートと第１端子との間の電圧を第１のクランプ電圧より低い第２のクランプ電圧以下にクランプする。
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【特許請求の範囲】
【請求項１】
ゲートと、負荷に接続される第１端子と、第２端子とを有するスイッチング素子と、
前記ゲートと前記第１端子との間の電圧を第１のクランプ電圧以下にクランプする第１のクランプ回路と、
前記スイッチング素子を制御する制御回路とを備え、
前記制御回路は、
前記スイッチング素子を駆動する駆動部と、
動作異常を検出した際に前記駆動部を停止させる異常検出部と、
前記異常検出部が前記駆動部を停止させる際に、前記ゲートと前記第１端子との間の電圧を前記第１のクランプ電圧より低い第２のクランプ電圧以下にクランプする第２のクランプ回路とを有することを特徴とする半導体装置。
【請求項２】
前記第２のクランプ回路は、前記第１端子に接続されたカソードと前記ゲートに接続されたアノードを持つツェナーダイオードと、前記ツェナーダイオードに直列に接続されたトランジスタとを有し、
前記異常検出部は、動作異常を検出すると前記トランジスタをオンにすることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記トランジスタのゲート容量は前記スイッチング素子のゲート容量より小さいことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記制御回路は、前記異常検出部が前記駆動部を制御する信号を遅延させる遅延タイマーを更に備えることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記制御回路は、
前記スイッチング素子の主電流を検出する電流検出部と、
前記異常検出部が動作異常を検出した後に前記スイッチング素子の主電流が一定の値を下回ると、前記トランジスタをオフにし、前記スイッチング素子の前記ゲートと接地端子との間の抵抗値を高くする遮断制御部とを更に有することを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記制御回路は、
前記スイッチング素子の主電流を検出する電流検出部と、
前記異常検出部が動作異常を検出した後に前記主電流が一定の値を下回ると、前記トランジスタをオフにし、前記スイッチング素子のゲート電荷を定電流放電させる遮断制御部とを更に有することを特徴とする請求項２に記載の半導体装置。
【請求項７】
前記制御回路は、前記電流検出部と前記遮断制御部との間に接続されたラッチ回路を更に有することを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
前記トランジスタは縦型絶縁ゲートトランジスタであることを特徴とする請求項２〜７の何れか１項に記載の半導体装置。
【請求項９】
前記電流検出部は、前記スイッチング素子のセンス電流により前記主電流を検出することを特徴とする請求項５又は６に記載の半導体装置。
【請求項１０】
前記スイッチング素子、前記第１のクランプ回路及び前記制御回路が１チップ化されていることを特徴とする請求項１〜９の何れか１項に記載の半導体装置。
【請求項１１】
前記スイッチング素子はワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１〜９の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
自動車エンジン等の内燃機関用イグニッションシステムではトランス等のＬ負荷を駆動する電力用半導体装置が用いられている。このような半導体装置は、焼損破壊を回避するために、異常発熱を検出して主電流を遮断する機能、又は、一定時間以上持続してオン信号が印加された際に主電流を遮断する機能を有する。この遮断動作は、半導体装置の自己保護によるものであるため、エンジン制御コンピュータの着火信号とはタイミングが異なる可能性が極めて高い。遮断動作のタイミングによっては、エンジンのバックファイア、ノッキング等の問題が発生し、エンジン機構の破壊を招く恐れがある。これを防ぐために、緩慢な主電流遮断を実現し、不要な点火動作を防止する必要がある。これに対して、大きな時定数を持つ高キャパシタ又は絶縁ゲート型スイッチング素子のゲート容量を利用して緩慢にゲート電圧を低下させる方法がある（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】日本特開２０１１−１２７４４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
緩慢な主電流遮断を制御回路内で実現するには大きな時定数を持つ高キャパシタが必要となり大型化・高コスト化する。また、絶縁ゲート型スイッチング素子のゲート容量を利用した場合、容量値を小さくして安定した電流で放電すると遮断時間を延ばすことが難しく、遮断時間を延ばすために電流を低く設定すると動作が不安定になるという問題があった。【０００５】
本発明は、上述のような課題を解決するためになされたもので、その目的は小型・低コストで緩慢な主電流遮断動作を安定して実現することができる半導体装置を得るものである。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置は、ゲートと、負荷に接続される第１端子と、第２端子とを有するスイッチング素子と、前記ゲートと前記第１端子との間の電圧を第１のクランプ電圧以下にクランプする第１のクランプ回路と、前記スイッチング素子を制御する制御回路とを備え、前記制御回路は、前記スイッチング素子を駆動する駆動部と、動作異常を検出した際に前記駆動部を停止させる異常検出部と、前記異常検出部が前記駆動部を停止させる際に、前記ゲートと前記第１端子との間の電圧を前記第１のクランプ電圧より低い第２のクランプ電圧以下にクランプする第２のクランプ回路とを有することを特徴とする。
【発明の効果】
【０００７】
本発明では、動作異常を検出した際に、スイッチング素子のゲートと第１端子との間の電圧を通常動作時の第１のクランプ電圧より低い第２のクランプ電圧以下にクランプする。これにより、高キャパシタ及びスイッチング素子のゲート容量を利用せずに遮断速度を緩慢にして不要な点火動作を防止することができる。従って、小型・低コストで緩慢な主電流遮断動作を安定して実現することができる。
【図面の簡単な説明】
【０００８】
【図１】実施の形態１に係る半導体装置を示す回路図である。
【図２】実施の形態１に係る半導体装置の制御回路を示す回路図である。
【図３】実施の形態１に係る半導体装置の動作を示すタイミングチャートである。
【図４】クランプ電圧と遮断時間の依存性を示す図である。
【図５】実施の形態２に係る半導体装置の動作波形を示す図である。
【図６】実施の形態３に係る半導体装置を示す回路図である。
【図７】実施の形態４に係る半導体装置を示す回路図である。
【図８】実施の形態４に係る半導体装置の動作を示すタイミングチャートである。
【図９】実施の形態５に係る半導体装置を示す回路図である。
【図１０】実施の形態６に係る半導体装置を示す回路図である。
【図１１】実施の形態６に係る半導体装置の動作波形を示す図である。
【図１２】実施の形態７に係る半導体装置を示す回路図である。
【図１３】実施の形態８に係る半導体装置を示す回路図である。
【図１４】実施の形態９に係る半導体装置を示す平面図である。
【図１５】実施の形態１０に係る半導体装置を示す回路図である。
【発明を実施するための形態】
【０００９】
実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１０】
実施の形態１．
図１は、実施の形態１に係る半導体装置を示す回路図である。この半導体装置は、自動車エンジン等の内燃機関用の誘導点火形イグニッションシステムに用いられる。Ｌ負荷である点火コイル１の一次側コイル１ａの一端と二次側コイル１ｂの一端にバッテリー等の電源Ｖｂａｔが接続されている。電源電圧Ｖｂａｔは１４Ｖである。絶縁ゲート型のスイッチング素子Ｑ１のゲートが制御回路２に接続され、コレクタが一次側コイル１ａの他端に接続され、エミッタが抵抗Ｒｓ１を介して接地されている。スイッチング素子Ｑ１の閾値電圧Ｖｔｈは２Ｖである。抵抗Ｒｇ１の抵抗値は数１０ｋΩオーダーである。点火プラグ３の一端が二次側コイル１ｂの他端に接続され、他端が接地されている。制御回路２は、制御コンピュータＥＣＵ及びドライブ回路からの制御信号に応じてスイッチング素子Ｑ１を制御する。
【００１１】
通常飛火動作時の耐圧保護用の第１のクランプ回路４として、スイッチング素子Ｑ１のコレクタに接続されたカソードとゲートに接続されたアノードを持つツェナーダイオードＺｄ１が設けられている。スイッチング素子Ｑ１は、Ｚｄ１の漏れ電流によりゲート電圧が自己バイアスされるアクティブクランプ動作で放電される。従って、Ｚｄ１はスイッチング素子Ｑ１のゲート・コレクタ電圧を第１のクランプ電圧以下にクランプする。これにより、トランス巻き線の絶縁破壊を防止することができる。なお、第１のクランプ電圧はＺｄ１の耐圧であり、例えば５００Ｖ又は７００Ｖと大きいため、通常動作及び後述の異常時の遮断動作には影響しない。
【００１２】
図２は、実施の形態１に係る半導体装置の制御回路を示す回路図である。駆動部５は、ＰｃｈＭＯＳトランジスタＰＭ５，ＰＭ６で構成されるカレントミラー回路であり、スイッチング素子Ｑ１を駆動する。ＥＣＵ及びドライブ回路から制御回路２の入力端子Ｖｏｎに入力された制御信号は、シュミットトリガ回路６によって波形整形された後、ＰｃｈＭＯＳトランジスタＰＭ１に入力される。制御信号に応じてＰＭ１がオン・オフすることで定電流源Ｉ＿ｂａｓｅ１に流入する電流が変化し、駆動部５の動作が制御される。
【００１３】
コンパレータ７は主電流Ｉｃと抵抗Ｒｓ１によって発生する電圧と基準電圧Ｖｒｅｆの差を増幅する。Ｖ−Ｉ変換回路８はコンパレータ７の出力電圧を電流Ｉｆ１に変換する。ＰｃｈＭＯＳトランジスタＰＭ２，ＰＭ３で構成されるカレントミラー回路が、そのカレントミラー比に応じて電流Ｉｆ１から電流Ｉｆ２を生成する。この電流Ｉｆ２が定電流源Ｉ＿ｂａｓｅ１に流入することで駆動部５の動作が制御される。従って、主電流Ｉｃが増えるほど、駆動部５の出力電流Ｉｇ２が低下し、抵抗Ｒｇ１によって発生する電圧が低下する。このようにして主電流Ｉｃを抑制する負帰還制御が行われる。
【００１４】
ＰＭＯＳトランジスタＰＭ４がＰＭ５と並列に接続されている。異常検出部９は異常連続通電などの異常を検出すると、インバータＩＮＶ１を介してＰＭ４に信号を供給してＰＭ４をオンにする。これにより、異常検出部９は、半導体装置の動作異常を検出した際に駆動部５を停止させる。
【００１５】
第２のクランプ回路１０は、スイッチング素子Ｑ１のコレクタに接続されたカソードとゲートに接続されたアノードを持つツェナーダイオードＺｄ２と、Ｚｄ２に直列に接続されたＮｃｈＭＯＳトランジスタＮＭ２とを有する。Ｚｄ２の耐圧は２０Ｖであり、Ｚｄ１の耐圧に比べて低い。ＮＭ２の耐圧はＺｄ１の耐圧より高い。通常動作時にＮＭ２はオフであり、異常検出部９は動作異常を検出するとＮＭ２をオンにする。従って、異常検出部９が駆動部５を停止させる時だけに第２のクランプ回路１０が動作し、通常時にはクランプ動作しないため、通常動作には影響しない。
【００１６】
図３は、実施の形態１に係る半導体装置の動作を示すタイミングチャートである。時刻ｔ１でハイレベルの制御信号が入力されるとＰＭ１はオフになる。通常動作時には異常検出部９の出力信号はローレベルであるため、ＰＭ４はオフになる。これにより、駆動部５のカレントミラー回路の基準側電流Ｉｇ１が流れる。この基準側電流Ｉｇ１に対してカレントミラー回路のミラー比に応じた電流Ｉｇ２が抵抗Ｒｇ１に流れる。これにより、ゲート電圧が発生してスイッチング素子Ｑ１がオンとなる。そして、一次側コイル１ａのインダクタンスと配線抵抗で決まる時定数に応じて、スイッチング素子Ｑ１と一次側コイル１ａに主電流Ｉｃが流れる。
【００１７】
ＥＣＵは、燃料を点火させたいタイミングである時刻ｔ２に制御信号をローレベルにする。これに応じてＰＭ１がオンすることで駆動部５のカレントミラー回路が停止する。スイッチング素子Ｑ１のゲートに蓄積された電荷は抵抗Ｒｇ１を通じて短時間で放電されるのでスイッチング素子Ｑ１はターンオフし、主電流Ｉｃは遮断される。このとき、一次側コイル１ａによって、今まで流れていた電流を流し続けようとする向きに高電圧がスイッチング素子Ｑ１のコレクタに発生する。この電圧は点火コイル１の巻線比に応じて３０ｋＶ以上に昇圧され、二次側コイル１ｂに接続された点火プラグ３を飛火させる。
【００１８】
時刻ｔ３から比較的長い時間にわたってハイレベルの制御入信号が入力されると、スイッチング素子Ｑ１の主電流Ｉｃは徐々に増加していく。主電流Ｉｃに応じた電圧が抵抗Ｒｓ１に発生する。この電圧はコンパレータ７によって基準電圧Ｖｒｅｆと比較され、その差に応じた電流Ｉｆ１がＶ−Ｉ変換回路８によって出力される。この電流Ｉｆ１はＰＭ２，ＰＭ３によって構成されるカレントミラー回路に入力され、そのミラー比に応じた出力電流が電流制限信号Ｉｆ２として出力される。基準側電流Ｉｇ１は定電流源Ｉ＿ｂａｓｅ１の出力電流から電流制限信号Ｉｆ２を減じた電流値となる。従って、電流制限信号Ｉｆ２が電流Ｉｇ２を減らし、スイッチング素子Ｑ１のゲート電圧は低下し、主電流Ｉｃの増加を妨げる。
【００１９】
このように、制御回路２は主電流Ｉｃを検出して主電流Ｉｃが電流制限値以上にならないよう負帰還制御を行う電流制限機能を備えている。電流制限値は例えば１０Ａ又は１４Ａなどである。これにより、過電流による点火コイル１の巻き線の溶断、リラクタンス（磁気抵抗）を調整するためのマグネットの減磁、及びコア素材の磁気飽和を抑制することができる。なお、通常の通電時間は数ｍｓｅｃ程度であるから、１００ｍｓｅｃオーダーの通電により上記の電流制限動作が行われる。
【００２０】
時刻ｔ４において、主電流Ｉｃが電流制限値に達したとき、主電流Ｉｃが流れている状態でコレクタ電圧が十分低下しておらず、スイッチング素子Ｑ１にジュール損失が発生している。
【００２１】
時刻ｔ５から異常状態である連続通電状態が発生し、本来は制御信号がローレベルとなるべき期間が経過してもハイレベルが続いている。このジュール損失が発生している状態が長く続いてしまうとチップ温度が上昇していくので、許容損失を超えないようにスイッチング素子Ｑ１をオフさせる必要がある。
【００２２】
例えば１００〜２００ｍｓｅｃほど連続して制御信号のハイレベルが続いた時刻ｔ６に異常検出部９は異常通電と判断して、出力信号をハイレベルにする。これにより、ＰＭ４がオンするため、このＰＭ４が定電流源Ｉ＿ｂａｓｅ１への供給電流をまかなう。従って、駆動部５のカレントミラー回路が停止し、スイッチング素子Ｑ１のゲート電圧を生成するＰＭ６の電流Ｉｇ２はゼロになる。
【００２３】
また、異常検出部９は駆動部５を停止させる際にＮＭ２をオンさせるため、低耐圧のツェナーダイオードＺｄ２が有効になり、低電圧でのアクティブクランプ動作に移行する。即ち、第２のクランプ回路１０は、スイッチング素子Ｑ１のゲート・コレクタ電圧を第１のクランプ電圧より低い第２のクランプ電圧以下にクランプする。
【００２４】
図４は、クランプ電圧と遮断時間の依存性を示す図である。スイッチング素子Ｑ１のゲート・コレクタ間のクランプ電圧が低いほど、スイッチング素子Ｑ１の遮断速度が緩慢になることが分かる。発生する電圧はＶ＝Ｌｄｉ／ｄｔであり、インダクタンス固定で電圧が低いため、簡易な構成で安定して緩慢な遮断を実現できる。
【００２５】
以上、説明したように、本実施の形態では、半導体装置の過剰発熱又は通電異常などの動作異常を検出した際に、スイッチング素子Ｑ１のゲート・コレクタ電圧を通常動作時の第１のクランプ電圧より低い第２のクランプ電圧以下にクランプする。これにより、高キャパシタ及びスイッチング素子Ｑ１のゲート容量を利用せずに遮断速度を緩慢にして不要な点火動作を防止することができる。従って、小型・低コストで緩慢な主電流遮断動作を安定して実現することができる。
【００２６】
実施の形態２．
図５は、実施の形態２に係る半導体装置の動作波形を示す図である。本実施の形態では、ＮＭ２のゲート容量をスイッチング素子Ｑ１のゲート容量より小さく設定する。これにより、動作異常を検出した際にスイッチング素子Ｑ１が遮断されるより前にＮＭ２がオンになるため、安定した第２のクランプ回路１０の遮断動作が可能となる。その他の構成及び効果は実施の形態１と同様である。
【００２７】
実施の形態３．
図６は、実施の形態３に係る半導体装置を示す回路図である。本実施の形態では、遅延タイマー１１がＩＮＶ１とＰＭ４のゲートの間に接続されている。この遅延タイマー１１は、異常検出部９が駆動部５を制御する信号を遅延させる。これにより、動作異常を検出した際にスイッチング素子Ｑ１が遮断されるより前にＮＭ２がオンになるため、安定した第２のクランプ回路１０の遮断動作が可能となる。その他の構成及び効果は実施の形態１と同様である。
【００２８】
実施の形態４．
図７は、実施の形態４に係る半導体装置を示す回路図である。図８は、実施の形態４に係る半導体装置の動作を示すタイミングチャートである。本実施の形態では、低電圧のアクティブクランプ用のＺｄ２の耐圧を実施の形態１よりさらに小さくする。例えば、Ｚｄ２の耐圧を「Ｖｂａｔ−Ｖｔｈ」以下にする。
【００２９】
制御回路２は電流検出部１２と遮断制御部１３を更に有する。電流検出部１２はコンパレータ１４、Ｖ−Ｉ変換回路１５及びアンプ１６を有する。コンパレータ１４は主電流Ｉｃと抵抗Ｒｓ１によって発生する電圧と基準電圧Ｖｒｅｆの差を増幅する。Ｖ−Ｉ変換回路１５はコンパレータ１４の出力電圧を電流に変換し、その電流をアンプ１６が増幅する。これにより、電流検出部１２はスイッチング素子Ｑ１の主電流を検出する。
【００３０】
遮断制御部１３は、ＡＮＤ回路１７、インバータＩＮＶ２、ＮＡＮＤ回路１８、ｎｃｈＭＯＳトランジスタＮＭ１、及び高抵抗Ｒｇ２とを有する。ＮＭ１は抵抗Ｒｇ１と直列に接続され、それらに並列に高抵抗Ｒｇ２が接続されている。
【００３１】
強制停止の際にコレクタ電圧はＬ負荷により一旦上昇してＶｂａｔ＋数Ｖ〜数十Ｖになる。その後、コレクタ電圧の低下とともに緩慢に電流が減少するが、そのままではスイッチング素子Ｑ１のゲートに「Ｖｂａｔ−Ｚｄ２の耐圧」の電圧がバイアスされ自己バイアス状態になる。このため、異常検出部９が動作異常を検出した後に主電流Ｉｃがある一定の電流値、例えば５Ａを下回ると、遮断制御部１３のＡＮＤ回路１７はＮＭ２を遮断し、アクティブクランプ動作を止める。これと同時に、遮断制御部１３のＮＡＮＤ回路１８は、ＮＭ１をオフにし、スイッチング素子Ｑ１のゲートと接地端子との間の抵抗値を高くする。これにより、緩やかにゲート電荷を自由放電し主電流Ｉｃを緩慢に遮断することができる。
【００３２】
実施の形態５．
図９は、実施の形態５に係る半導体装置を示す回路図である。実施の形態４のように抵抗を介してゲート電荷を放電させるとゲート電圧低下に伴って放電速度が低下する。そこで、本実施の形態では、遮断制御部１３の高抵抗Ｒｇ２を定電流源Ｉ＿ｂａｓｅ２に置き換えている。このため、遮断制御部１３は、異常検出部９が動作異常を検出した後に主電流が一定の値を下回ると、ＮＭ１をオフにし、スイッチング素子Ｑ１のゲート電荷を定電流放電させる。従って、放電速度が一定であるため、主電流Ｉｃを緩慢に遮断することができる。また、高抵抗Ｒｇ２による自由放電に比べて、半導体プロセスによる特性ばらつきが少ない。
【００３３】
実施の形態６．
図１０は、実施の形態６に係る半導体装置を示す回路図である。図１１は、実施の形態６に係る半導体装置の動作波形を示す図である。本実施の形態では、インバータＩＮＶ２の代わりに、電流検出部１２と遮断制御部１３との間にラッチ回路ＦＦ１が接続されている。これにより、遮断時又は電流検出時に電流発振などの不安定な動作が起きた場合でも、ラッチ回路ＦＦ１が動作を固定するため、ＮＭ２が再オンするのを防止して動作を安定化できる。なお、ラッチ回路ＦＦ１のリセット信号をＥＣＵからのオフ信号とすることで、不安定な動作を回避できる。その他の構成及び効果は実施の形態４と同様である。
【００３４】
実施の形態７．
図１２は、実施の形態７に係る半導体装置を示す回路図である。本実施の形態では、ＮＭ２の代わりに、縦型絶縁ゲートトランジスタＱ２を用いる。高耐圧のＱ２を制御回路２の他の構成と同一チップ内に形成する場合、ドレイン・ソース間に耐圧を保持するための領域が不要となり、デバイスの縮小、短配線化によるコスト削減が可能となる。また、外部素子としてＱ２を配置する場合においても、部材削減、配線削減により、コスト削減が可能となる。その他の構成及び効果は実施の形態１と同様である。
【００３５】
実施の形態８．
図１３は、実施の形態８に係る半導体装置を示す回路図である。本実施の形態では、スイッチング素子Ｑ１として、小型センス用の絶縁ゲート型スイッチング素子を用いる。このスイッチング素子Ｑ１は、主電流Ｉｃを検知するために、これに比例した例えば１／１０００程度のセンス電流Ｉｓｅｎｓｅが流れるセンスエミッタを有している。そして、電流検出部１２は、センス電流Ｉｓｅｎｓｅと制御回路２内のセンス抵抗Ｒｓ２により主電流Ｉｃを検出する。このため、電流が多く流れるスイッチング素子Ｑ１のエミッタ側から抵抗Ｒｓ１を省略できる。従って、短配線化、少部材化による低コスト化、小型化が可能となる。また、検出抵抗Ｒｓ１による電圧ドロップも生じなくなるため、スイッチング素子Ｑ１のゲート電圧の低下を防ぐことができる。その他の構成及び効果は実施の形態４と同様である。
【００３６】
実施の形態９．
図１４は、実施の形態９に係る半導体装置を示す平面図である。本実施の形態では、スイッチング素子Ｑ１、第１のクランプ回路４及び制御回路２が１チップ化されている。これにより、ワイヤを減らし、アセンブリ工程を少なくできるため、小型化・低コスト化が可能となる。その他の構成及び効果は実施の形態１〜８と同様である。
【００３７】
実施の形態１０．
図１５は、実施の形態１０に係る半導体装置を示す回路図である。スイッチング素子Ｑ１は、実施の形態１〜９では珪素によって形成されたＳｉ−ＩＧＢＴであったが、本実施の形態ではＳｉＣ−ＭＯＳＦＥＴである。このようにスイッチング素子Ｑ１は、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成されたスイッチング素子Ｑ１は、耐電圧性と許容電流密度が高いため、小型化できる。この小型化された素子を用いることで、この素子を組み込んだ半導体装置も小型化できる。また、素子の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体装置を更に小型化できる。また、素子の電力損失が低く高効率であるため、半導体装置を高効率化できる。
【符号の説明】
【００３８】
２  制御回路、４  第１のクランプ回路、５  駆動部、９  異常検出部、１０  第２のクランプ回路、１１  遅延タイマー、１２  電流検出部、１３  遮断制御部、ＦＦ１  ラッチ回路、ＮＭ２  トランジスタ、Ｑ１  スイッチング素子、Ｚｄ２  ツェナーダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2019155613.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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2019155613.tif 000019
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