(57)【要約】ループフィルタ、ループフィルタの出力をデジタル値に変換する量子化回路部、及び、量子化回路部の出力をループフィルタにフィードバックするループ中に設けられたカレントステアリング型デジタル−アナログ変換部を備える。そして、第１の入力信号電流をループフィルタの１段目の積分器の入力端に流す第１の入力信号電流パス、第１の入力信号電流と逆符号の第２の入力信号電流をループフィルタの２段目の積分器の入力端に流す第２の入力信号電流パス、デジタル−アナログ変換部の一方のフィードバック出力端を、ループフィルタの１段目の積分器の入力端に接続する第１のフィードバック電流パス、及び、デジタル−アナログ変換部の他方のフィードバック出力端を、ループフィルタの２段目の積分器の入力端に接続する第２のフィードバック電流パスを含む。
2018163679.tif 000002
【特許請求の範囲】
【請求項１】
縦続接続された少なくとも２つの積分器を有するループフィルタ、
ループフィルタの出力をデジタル値に変換する量子化回路部、及び、
量子化回路部の出力をループフィルタにフィードバックするフィードバックループ中に設けられたカレントステアリング型デジタル−アナログ変換部を備え、
第１の入力信号電流をループフィルタの１段目の積分器の入力端に流す第１の入力信号電流パス、
第１の入力信号電流と逆符号の第２の入力信号電流をループフィルタの２段目の積分器の入力端に流す第２の入力信号電流パス、
カレントステアリング型デジタル−アナログ変換部の一方のフィードバック出力端を、ループフィルタの１段目の積分器の入力端に接続する第１のフィードバック電流パス、及び、
カレントステアリング型デジタル−アナログ変換部の他方のフィードバック出力端を、ループフィルタの２段目の積分器の入力端に接続する第２のフィードバック電流パスを含む、
アナログ−デジタル変換器。
【請求項２】
ループフィルタは、２段目の積分器を反転動作させる、
請求項１に記載のアナログ−デジタル変換器。
【請求項３】
入力段に、第１の入力信号電流及び第２の入力信号電流を供給する電圧−電流変換回路部を有する、
請求項１に記載のアナログ−デジタル変換器。
【請求項４】
電圧−電流変換回路部は、バイアス電流を流す電流源、及び、バイアス電流を第１の入力信号電流と第２の入力信号電流とに振り分ける回路部とから成る、
請求項３に記載のアナログ−デジタル変換器。
【請求項５】
電圧−電流変換回路部は、差動トランスコンダクタンスアンプから成る、
請求項３に記載のアナログ−デジタル変換器。
【請求項６】
ループフィルタは、アクティブＲＣ型積分器を用いて構成される、
請求項１に記載のアナログ−デジタル変換器。
【請求項７】
光電変換部を含む単位画素が行列状に配置されて成る画素アレイ部、及び、
単位画素から出力されるアナログ画素信号をデジタル画素信号に変換するアナログ−デジタル変換器を含むカラム処理部を備え、
アナログ−デジタル変換器は、
縦続接続された少なくとも２つの積分器を有するループフィルタ、
ループフィルタの出力をデジタル値に変換する量子化回路部、及び、
量子化回路部の出力をループフィルタにフィードバックするフィードバックループ中に設けられたカレントステアリング型デジタル−アナログ変換部を備え、
第１の入力信号電流をループフィルタの１段目の積分器の入力端に流す第１の入力信号電流パス、
第１の入力信号電流と逆符号の第２の入力信号電流をループフィルタの２段目の積分器の入力端に流す第２の入力信号電流パス、
カレントステアリング型デジタル−アナログ変換部の一方のフィードバック出力端を、ループフィルタの１段目の積分器の入力端に接続する第１のフィードバック電流パス、及び、
カレントステアリング型デジタル−アナログ変換部の他方のフィードバック出力端を、ループフィルタの２段目の積分器の入力端に接続する第２のフィードバック電流パスを含む、
固体撮像素子。
【請求項８】
ループフィルタは、２段目の積分器を反転動作させる、
請求項７に記載の固体撮像素子。
【請求項９】
入力段に、第１の入力信号電流及び第２の入力信号電流を供給する電圧−電流変換回路部を有する、
請求項７に記載の固体撮像素子。
【請求項１０】
電圧−電流変換回路部は、バイアス電流を流す電流源、及び、バイアス電流を第１の入力信号電流と第２の入力信号電流とに振り分ける回路部とから成る、
請求項９に記載の固体撮像素子。
【請求項１１】
電圧−電流変換回路部は、差動トランスコンダクタンスアンプから成る、
請求項９に記載の固体撮像素子。
【請求項１２】
単位画素からはアナログ画素信号として、電荷蓄積部をリセットしたときのリセットレベル、及び、光電変換素子で光電変換したときの信号レベルが出力され、
電圧−電流変換回路部は、リセットレベルと信号レベルとの差分をとる、
請求項１１に記載の固体撮像素子。
【請求項１３】
ループフィルタは、アクティブＲＣ型積分器を用いて構成される、
請求項７に記載の固体撮像素子。
【請求項１４】
光電変換部を含む単位画素が行列状に配置されて成る画素アレイ部、及び、
単位画素から出力されるアナログ画素信号をデジタル画素信号に変換するアナログ−デジタル変換器を含むカラム処理部を備え、
アナログ−デジタル変換器は、
縦続接続された少なくとも２つの積分器を有するループフィルタ、
ループフィルタの出力をデジタル値に変換する量子化回路部、及び、
量子化回路部の出力をループフィルタにフィードバックするフィードバックループ中に設けられたカレントステアリング型デジタル−アナログ変換部を備え、
第１の入力信号電流をループフィルタの１段目の積分器の入力端に流す第１の入力信号電流パス、
第１の入力信号電流と逆符号の第２の入力信号電流をループフィルタの２段目の積分器の入力端に流す第２の入力信号電流パス、
カレントステアリング型デジタル−アナログ変換部の一方のフィードバック出力端を、ループフィルタの１段目の積分器の入力端に接続する第１のフィードバック電流パス、及び、
カレントステアリング型デジタル−アナログ変換部の他方のフィードバック出力端を、ループフィルタの２段目の積分器の入力端に接続する第２のフィードバック電流パスを含む、
固体撮像素子を有する電子機器。
【請求項１５】
ループフィルタは、２段目の積分器を反転動作させる、
請求項１４に記載の電子機器。
【請求項１６】
入力段に、第１の入力信号電流及び第２の入力信号電流を供給する電圧−電流変換回路部を有する、
請求項１４に記載の電子機器。
【請求項１７】
電圧−電流変換回路部は、バイアス電流を流す電流源、及び、バイアス電流を第１の入力信号電流と第２の入力信号電流とに振り分ける回路部とから成る、
請求項１６に記載の電子機器。
【請求項１８】
電圧−電流変換回路部は、差動トランスコンダクタンスアンプから成る、
請求項１６に記載の電子機器。
【請求項１９】
単位画素からはアナログ画素信号として、電荷蓄積部をリセットしたときのリセットレベル、及び、光電変換素子で光電変換したときの信号レベルが出力され、
電圧−電流変換回路部は、リセットレベルと信号レベルとの差分をとる、
請求項１８に記載の電子機器。
【請求項２０】
ループフィルタは、アクティブＲＣ型積分器を用いて構成される、
請求項１４に記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、アナログ−デジタル変換器、固体撮像素子、及び、電子機器に関する。
【背景技術】
【０００２】
アナログ−デジタル変換器（ＡＤ変換器）の一つとして、例えば、ΔΣアナログ−デジタル変換器が知られている（例えば、特許文献１参照）。ΔΣアナログ−デジタル変換器のうち、連続時間型のΔΣアナログ−デジタル変換器では、通常、フィードバックループの安定性のために、フィードバックループ中にデジタル−アナログ変換部（ＤＡ変換部）を複数設けることが多い。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１６５０８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述したように、フィードバックループ中にデジタル−アナログ変換部（変換器）を複数設けることで、フィードバックループの安定性を図ることができる。しかしながら、デジタル−アナログ変換部の数が増える分だけ、フィードバックループ中におけるデジタル−アナログ変換部での消費電力が増えることになる。【０００５】
そこで、本開示は、消費電力の低減を図ることができるアナログ−デジタル変換器、当該アナログ−デジタル変換器を用いる固体撮像素子、及び、当該固体撮像素子を有する電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記の目的を達成するための本開示のアナログ−デジタル変換器は、
縦続接続された少なくとも２つの積分器を有するループフィルタ、
ループフィルタの出力をデジタル値に変換する量子化回路部、及び、
量子化回路部の出力をループフィルタにフィードバックするフィードバックループ中に設けられたカレントステアリング型デジタル−アナログ変換部を備える。そして、
第１の入力信号電流をループフィルタの１段目の積分器の入力端に流す第１の入力信号電流パス、
第１の入力信号電流と逆符号の第２の入力信号電流をループフィルタの２段目の積分器の入力端に流す第２の入力信号電流パス、
カレントステアリング型デジタル−アナログ変換部の一方のフィードバック出力端を、ループフィルタの１段目の積分器の入力端に接続する第１のフィードバック電流パス、及び、
カレントステアリング型デジタル−アナログ変換部の他方のフィードバック出力端を、ループフィルタの２段目の積分器の入力端に接続する第２のフィードバック電流パスを含む。【０００７】
上記の目的を達成するための本開示の固体撮像素子は、
光電変換部を含む単位画素が行列状に配置されて成る画素アレイ部、及び、
単位画素から出力されるアナログ画素信号をデジタル画素信号に変換するアナログ−デジタル変換器を含むカラム処理部を備える。そして、
アナログ−デジタル変換器は、
縦続接続された少なくとも２つの積分器を有するループフィルタ、
ループフィルタの出力をデジタル値に変換する量子化回路部、及び、
量子化回路部の出力をループフィルタにフィードバックするフィードバックループ中に設けられたカレントステアリング型デジタル−アナログ変換部を備え、
第１の入力信号電流をループフィルタの１段目の積分器の入力端に流す第１の入力信号電流パス、
第１の入力信号電流と逆符号の第２の入力信号電流をループフィルタの２段目の積分器の入力端に流す第２の入力信号電流パス、
カレントステアリング型デジタル−アナログ変換部の一方のフィードバック出力端を、ループフィルタの１段目の積分器の入力端に接続する第１のフィードバック電流パス、及び、
カレントステアリング型デジタル−アナログ変換部の他方のフィードバック出力端を、ループフィルタの２段目の積分器の入力端に接続する第２のフィードバック電流パスを含む。また、上記の目的を達成するための本開示の電子機器は、上記の構成の固体撮像素子を有する。【０００８】
上記の構成のアナログ−デジタル変換器、固体撮像素子、又は、電子機器において、第２の入力信号電流パスと第２のフィードバック電流パスとが共に２段目の積分器の入力端に接続されていることで、カレントステアリング型デジタル−アナログ変換部の片側の出力電流と第２の入力信号電流とが相殺される。
【発明の効果】
【０００９】
本開示によれば、デジタル−アナログ変換部の片側の出力電流と第２の入力信号電流とが相殺されるため、消費電力の低減を図りつつ、消費電流の入力レベル依存性を低減できる。尚、ここに記載された効果に必ずしも限定されるものではなく、本明細書中に記載されたいずれかの効果であってもよい。また、本明細書に記載された効果はあくまで例示であって、これに限定されるものではなく、また付加的な効果があってもよい。
【図面の簡単な説明】
【００１０】
【図１】図１は、従来例１に係る連続時間型のΔΣアナログ−デジタル変換器の回路構成を示す回路図である。
【図２】図２は、従来例２に係る連続時間型のΔΣアナログ−デジタル変換器の回路構成を示す回路図である。
【図３】図３は、実施例１に係る連続時間型のΔΣアナログ−デジタル変換器の回路構成を示す回路図である。
【図４】図４は、実施例２に係る連続時間型のΔΣアナログ−デジタル変換器の回路構成を示す回路図である。
【図５】図５は、実施例３に係る連続時間型のΔΣアナログ−デジタル変換器の回路構成を示す回路図である。
【図６】図６は、実施例４に係る連続時間型のΔΣアナログ−デジタル変換器の回路構成を示す回路図である。
【図７】図７は、実施例５に係る連続時間型のΔΣアナログ−デジタル変換器の回路構成を示す回路図である。
【図８】図８は、本開示の固体撮像素子の基本的なシステム構成を示す概略構成図である。
【図９】図９は、積層構造のＣＭＯＳイメージセンサの構成の概略を示す分解斜視図である。
【図１０】図１０は、本開示の電子機器の一例である撮像装置の構成を示すブロック図である。
【発明を実施するための形態】
【００１１】
以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示の技術は実施形態に限定されるものではなく、実施形態における種々の数値などは例示である。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
１．本開示のアナログ−デジタル変換器、固体撮像素子、及び、電子機器、全般に関する説明
２．本開示のアナログ−デジタル変換器
２−１．従来例１（フィードバックループ中のデジタル−アナログ変換部が２つの場合の例）
２−２．従来例２（フィードバックループ中のデジタル−アナログ変換部が１つの場合の例）
２−３．実施例１（本実施形態に係るΔΣアナログ−デジタル変換器の基本形：２次のΔΣアナログ−デジタル変換器の例）
２−４．実施例２（実施例１の変形例：入力段に電圧−電流変換回路部を有する例）
２−５．実施例３（実施例２の変形例：電圧−電流変換回路部として差動トランスコンダクタンスアンプを用いる例）
２−６．実施例４（実施例１の変形例：ループフィルタがアクティブＲＣ型積分器を用いて構成される例）
２−７．実施例５（３次のΔΣアナログ−デジタル変換器の例）
２−８．変形例
３．本開示の固体撮像素子（ＣＭＯＳイメージセンサの例）
３−１．基本的なシステム構成
３−２．積層構造
４．本開示の電子機器（撮像装置の例）
５．本開示がとることができる構成
【００１２】
＜本開示のアナログ−デジタル変換器、固体撮像素子、及び、電子機器、全般に関する説明＞
本開示のアナログ−デジタル変換器、固体撮像素子、及び、電子機器にあっては、ループフィルタについて、２段目の積分器を反転動作させる構成とすることができる。
【００１３】
上述した好ましい構成を含む本開示のアナログ−デジタル変換器、固体撮像素子、及び、電子機器にあっては、入力段に、第１の入力信号電流及び第２の入力信号電流を供給する電圧−電流変換回路部を有する構成とすることができる。そして、電圧−電流変換回路部について、バイアス電流を流す電流源、及び、バイアス電流を第１の入力信号電流と第２の入力信号電流とに振り分ける回路部とから成る構成、あるいは又、差動トランスコンダクタンスアンプから成る構成とすることができる。
【００１４】
更に、上述した好ましい構成を含む本開示のアナログ−デジタル変換器、固体撮像素子、及び、電子機器にあっては、ループフィルタについて、アクティブＲＣ型積分器を用いて構成することができる。
【００１５】
また、上述した好ましい構成を含む本開示の固体撮像素子、及び、電子機器にあっては、単位画素からはアナログ画素信号として、電荷蓄積部をリセットしたときのリセットレベル、及び、光電変換素子で光電変換したときの信号レベルが出力される。このとき、電圧−電流変換回路部について、リセットレベルと信号レベルとの差分をとる構成することができる。
【００１６】
＜本開示のアナログ−デジタル変換器＞
本開示のアナログ−デジタル変換器（ＡＤ変換器）は、直流信号や低周波の入力信号を低分解能（１ｂｉｔ〜数ｂｉｔ）で高サンプリンレートのデジタル信号に変換するΔΣ変調器を用いるΔΣアナログ−デジタル変換器である。また、本開示の実施形態に係るアナログ−デジタル変換器は、フィードバックループ中にカレントステアリング型デジタル−アナログ変換部（ＤＡ変換部）を有する連続時間型のΔΣアナログ−デジタル変換器である。フィードバックループ中にデジタル−アナログ変換部を有することで、フィードバックループの安定性を図ることができる。
【００１７】
本実施形態に係る連続時間型のΔΣアナログ−デジタル変換器は、第１の入力信号と当該第１の入力信号と逆符号（逆極性）の第２の入力信号とを電流入力とする。例えば、第１の入力信号が電流Ｉsigとして入力されるとき、第２の入力信号は、所定のバイアス電流Ｉbiasに対して、Ｉbias−Ｉsigの電流として入力される。
【００１８】
本実施形態に係る連続時間型のΔΣアナログ−デジタル変換器の具体的な実施例について説明する前に、フィードバックループ中にデジタル−アナログ変換部を有する連続時間型のΔΣアナログ−デジタル変換器の従来例について、従来例１及び従来例２として以下に説明する。
【００１９】
［従来例１］
従来例１は、フィードバックループ中のデジタル−アナログ変換部が２つの場合の例である。従来例１に係る連続時間型のΔΣアナログ−デジタル変換器の回路構成を図１に示す。
【００２０】
連続時間型のΔΣアナログ−デジタル変換器１は、ループフィルタ１０、量子化回路部２０、デジタルフィルタの一例であるデシメーションフィルタ３０、第１のデジタル−アナログ変換部４０、第２のデジタル−アナログ変換部５０、及び、制御回路部６０を備える構成となっている。ループフィルタ１０、量子化回路部２０、第１のデジタル−アナログ変換部４０、第２のデジタル−アナログ変換部５０、及び、制御回路部６０は、ΔΣ変調器を構成している。
【００２１】
ループフィルタ１０は、シングルエンド型のループフィルタである。ループフィルタ１０は、例えば、縦続接続された２つの積分器、即ち、１段目の積分器１１及び２段目の積分器１２を有する積分回路部によって構成され、アナログ入力信号である第１の入力信号電流Ｉsigとフィードバック値との差分を積分する。
【００２２】
ループフィルタ１０において、１段目の積分器１１は、当該積分器１１の電流入力端Ｎ1と基準電位点（例えば、ＧＮＤ）との間に接続された容量素子Ｃ1によって構成されている。２段目の積分器１２は、電圧を電流に変換するｇmアンプ１２１を有し、当該ｇmアンプ１２１の出力端（積分器１２の電流入力端）Ｎ2と基準電位点（例えば、ＧＮＤ）との間に、抵抗素子Ｒ2及び容量素子Ｃ2が直列に接続された構成となっている。
【００２３】
量子化回路部２０は、例えば比較器２１から構成されており、クロック信号ＣＬＫに同期して、ループフィルタ１０の出力を基準電圧Ｖrefと比較することによってループフィルタ１０の出力を量子化し、例えば１ｂｉｔのデジタル信号として出力する。このデジタル信号は、デシメーションフィルタ３０及び制御回路部６０に供給される。
【００２４】
デシメーションフィルタ３０は、ループフィルタ１０、量子化回路部２０、第１のデジタル−アナログ変換部４０、第２のデジタル−アナログ変換部５０、及び、制御回路部６０から成るΔΣ変調器で発生した量子化ノイズを取り除くとともに、間引き（デシメーション）によってサンプリング周波数を低くする処理を行い、デジタル信号ＯＵＴとして出力する。
【００２５】
第１のデジタル−アナログ変換部４０及び第２のデジタル−アナログ変換部５０は、カレントステアリング型のデジタル−アナログ変換部であり、ΔΣアナログ−デジタル変換器１のフィードバックループ中に設けられている。
【００２６】
第１のデジタル−アナログ変換部４０は、電流源４１及び２つのスイッチ素子４２，４３から成る差動スイッチ回路によって構成されている。スイッチ素子４２，４３の各一端は、一端が接地された電流源４１の他端に共通に接続されている。スイッチ素子４２の他端は、１段目の積分器１１の電流入力端Ｎ1に電気的に接続されている。スイッチ素子４３の他端は、トランジスタ４４を介して電源電圧Ｖddのノードに接続されている。トランジスタ４４は、所定のバイアス電圧がゲート電極に印加されることによって負荷素子として機能する。
【００２７】
第２のデジタル−アナログ変換部５０は、第１のデジタル−アナログ変換部４０と同様に、電流源５１及び２つのスイッチ素子５２，５３から成る差動スイッチ回路によって構成されている。スイッチ素子５２，５３の各一端は、一端が接地された電流源５１の他端に共通に接続されている。スイッチ素子５２の他端は、２段目の積分器１２の電流入力端Ｎ2に電気的に接続されている。スイッチ素子５３の他端は、トランジスタ５４を介して電源電圧Ｖddのノードに接続されている。トランジスタ５４は、所定のバイアス電圧がゲート電極に印加されることによって負荷素子として機能する。
【００２８】
上記の構成の第１のデジタル−アナログ変換部４０は、制御部６０による制御の下に、量子化回路部２０の出力に応じたフィードバック値を生成し、１段目の積分器１１に供給する。また、上記の構成の第２のデジタル−アナログ変換部５０は、制御部６０による制御の下に、量子化回路部２０の出力に応じたフィードバック値を生成し、２段目の積分器１２に供給する。
【００２９】
制御部６０は、例えば、量子化回路部２０の出力をＤ入力とするＤ−ＦＦ（フリップフロップ）６１によって構成されている。Ｄ−ＦＦ６１は、Ｑ出力によって第１のデジタル−アナログ変換部４０のスイッチ素子４２、及び、第２のデジタル−アナログ変換部５０のスイッチ素子５２のオン／オフ制御を行う。また、Ｄ−ＦＦ６１は、Ｑ出力の反転出力によって第１のデジタル−アナログ変換部４０のスイッチ素子４３、及び、第２のデジタル−アナログ変換部５０のスイッチ素子５３のオン／オフ制御を行う。
【００３０】
従来例１に係るΔΣアナログ−デジタル変換器１は、電流生成部７０を備えている。電流生成部７０は、電流源７１及び２つのＰチャネルＭＯＳトランジスタ７２，７３によって構成されている。電流源７１は、ＭＯＳトランジスタ７２のドレイン電極と、基準電位点（例えば、ＧＮＤ）との間に接続されている。ＭＯＳトランジスタ７２，７３は、各ソース電極が電源電圧Ｖddのノードに接続され、各ゲート電極が共通に接続され、その共通接続ノードがＭＯＳトランジスタ７２のドレイン電極に接続されたカレントミラー回路の構成となっている。ＭＯＳトランジスタ７３のドレイン電極は、２段目の積分器１２の電流入力端Ｎ2に電気的に接続されている。
【００３１】
上記の構成の電流生成部７０は、第２の入力信号電流Ｉbias−Ｉsigが電流源７１に供給されることで、その電流を折り返して第１の入力信号電流Ｉsigと同じ電流Ｉsig_copyを生成し、２段目の積分器１２の電流入力端Ｎ2に供給する。これにより、１段目の積分器１１及び２段目の積分器１２には、同じ電流Ｉsig（＝Ｉsig_copy）が入力されることになる。
【００３２】
上述したように、従来例１に係る連続時間型のΔΣアナログ−デジタル変換器１は、フィードバックループ中に複数のデジタル−アナログ変換部、例えば２つのデジタル−アナログ変換部４０，５０を有することで、フィードバックループの安定化を図った構成となっている。そして、従来例１に係るΔΣアナログ−デジタル変換器１では、２段目の積分器１２にも、第１の入力信号電流Ｉsigのコピー電流Ｉsig_copyを供給する構成を採っている。
【００３３】
２段目の積分器１２にコピー電流Ｉsig_copyを供給することによって、後段に接続された第２のデジタル−アナログ変換部５０によって２段目の積分器１２から引かれる平均電流とバランスをとることができる。これにより、ループフィルタ１０の内部信号振幅を抑えることができるため、低電源電圧設計の容易性やダイナミックレンジの損失低減に効果がある。
【００３４】
しかしながら、上記の構成の従来例１に係るΔΣアナログ−デジタル変換器１にあっては、フィードバックループの安定化のために、フィードバックループ中にデジタル−アナログ変換部を複数設けることになるため、デジタル−アナログ変換部での消費電力が増えるという問題がある。しかも、２段目の積分器１２にコピー電流Ｉsig_copyを供給することで、デジタル−アナログ変換部での消費電力が更に増えるという問題がある。
【００３５】
［従来例２］
従来例２は、フィードバックループ中のデジタル−アナログ変換部が１つの場合の例である。従来例２に係る連続時間型のΔΣアナログ−デジタル変換器の回路構成を図２に示す。
【００３６】
従来例２に係るΔΣアナログ−デジタル変換器１は、１段目の積分器１１を構成する容量素子Ｃ1に対して抵抗素子Ｒ1を直列に接続することで、フィードバックループ中にデジタル−アナログ変換部４０が１つ配された構成であっても、ループの安定性がとれた設計を可能にしている。これにより、減らしたデジタル−アナログ変換部５０（図１参照）の分の消費電流を低減できる。
【００３７】
従来例２に係るΔΣアナログ−デジタル変換器１では、フィードバックループ中に、２段目の積分器１２に対応するデジタル−アナログ変換部が配されていないことで、２段目の積分器１２から電流が引かれないため、電流生成部７０から２段目の積分器１２に電流を供給する必要がない。但し、後述するように、例えばＣＭＯＳイメージセンサのカラム処理部のアナログ−デジタル変換器として用いる場合、アナログ−デジタル変換器の消費電流に入力レベル依存性があると、電源配線のＩＲドロップを介して他のアナログ−デジタル変換器への干渉が発生し、ストリーキングと呼ばれる画質劣化につながる。
【００３８】
このストリーキングと呼ばれ画質劣化を防ぐためには、アナログ−デジタル変換器の消費電流を入力レベルによらず一定に保つことが求められる。このような観点から、従来例２に係るΔΣアナログ−デジタル変換器１では、電流生成部７０を完全に排除することはできず、電流生成部７０は、電流源７１と、ゲート電極とドレイン電極とが共通接続されたＰチャネルＭＯＳトランジスタ７２とを有する回路構成となっている。
【００３９】
上記の構成の従来例２に係るΔΣアナログ−デジタル変換器１において、デジタル−アナログ変換部４０の一方のフィードバック出力端と、１段目の積分器１１の入力端Ｎ1とを繋ぐフィードバック電流パスＬfeedback_1には、パルス幅・密度が入力レベルに応じて変化する矩形波状のフィードバック電流が流れる。このフィードバック電流の平均電流は、第１の入力信号電流Ｉsigにほぼ等しくなる。
【００４０】
一方、デジタル−アナログ変換部４０の他方のフィードバック出力端から電源電圧Ｖddのノードに電流を捨てることになる。この捨て電流の平均電流は、電流源４１の電流をＩdacとするとき、ほぼ（Ｉdac−Ｉsig）となる。そして、捨て電流の部分の消費電流がΔΣアナログ−デジタル変換器１の入力レベル依存性を持ってしまうため、上記のストリーキングの問題が発生することになる。
【００４１】
この消費電流の入力レベル依存性を打ち消すためには、第１の入力信号電流Ｉsigと逆符号の第２の入力信号電流Ｉbias−Ｉsigを電流生成部７０で折り返して電源電圧Ｖddのノードから余分に引くことが考えられる。しかし、この方法では、余分な電力を消費してしまうという問題がある。
【００４２】
［実施例１］
実施例１は、本実施形態に係る連続時間型のΔΣアナログ−デジタル変換器の基本形である。ここでは、実施例１について、２次のΔΣアナログ−デジタル変換器を例に挙げて説明する。実施例１に係る連続時間型のΔΣアナログ−デジタル変換器の回路構成を図３に示す。
【００４３】
実施例１に係るΔΣアナログ−デジタル変換器１は、ΔΣ変調器を構成するループフィルタ１０及び量子化回路部２０と、デジタルフィルタの一例であるデシメーションフィルタ３０を備えている。そして、ΔΣアナログ−デジタル変換器１は、量子化回路部２０の出力をループフィルタ１０にフィードバックするフィードバックループ中に、デジタル−アナログ変換部が１つ、具体的には、カレントステアリング型デジタル−アナログ変換部４０が配された構成となっている。
【００４４】
ループフィルタ１０は、１段目の積分器１１及び２段目の積分器１２の２つの積分器を有する構成となっている。ループフィルタ１０において、２段目の積分器１２を構成するｇmアンプ１２１は、１段目の積分器１１の出力を反転（−）入力とし、基準電圧Ｖrefを非反転（＋）入力としている。量子化回路部２０を構成する比較器２１は、ループフィルタ１０の出力を反転入力とし、基準電圧Ｖrefを非反転入力としている。
【００４５】
上記の構成の実施例１に係るΔΣアナログ−デジタル変換器１において、第１の入力信号電流Ｉsigは、第１の入力信号電流パスＬinput_1を通してループフィルタ１０の１段目の積分器１１の入力端Ｎ1に供給される。第１の入力信号電流Ｉsigと逆符号の第２の入力信号電流Ｉbias−Ｉsigは、第２の入力信号電流パスＬinput_2を通してループフィルタ１０の２段目の積分器１２の電流入力端Ｎ2に供給される。
【００４６】
また、カレントステアリング型デジタル−アナログ変換部４０の一方のフィードバック出力端、即ち、スイッチ素子４２の他端は、第１のフィードバック電流パスＬfeedback_1を通してループフィルタ１０の１段目の積分器１１の入力端Ｎ1に接続されている。カレントステアリング型デジタル−アナログ変換部４０の他方のフィードバック出力端、即ち、スイッチ素子４３の他端は、第２のフィードバック電流パスＬfeedback_2を通してループフィルタ１０の２段目の積分器１２の電流入力端Ｎ2に接続されている。
【００４７】
上述したように、実施例１に係るΔΣアナログ−デジタル変換器１では、第２の入力信号電流を流す第２の入力信号電流パスＬinput_2と、デジタル−アナログ変換部４０の片側（他方のフィードバック出力端側）の出力電流を流す第２のフィードバック電流パスＬfeedback_2とを共に、２段目の積分器１２の電流入力端Ｎ2に接続する構成を採っている。
【００４８】
ここで、第２の入力信号電流のバイアス成分ＩbiasをＩbias＝Ｉdacとすると、第２の入力信号電流パスＬinput_2に流れる電流と、第２のフィードバック電流パスＬfeedback_2に流れる電流の平均値はいずれも、第１の入力信号電流Ｉsigの逆符号であり、ほぼ同じとなる。従って、電流バランスをとることができる。
【００４９】
このとき、第２の入力信号電流パスＬinput_2及び第２のフィードバック電流パスＬfeedback_2が接続された２段目の積分器１２は、従来例１及び従来例２の場合と逆符号の信号が入力されることになる。そこで、上述したように、１段目の積分器１１の出力をｇmアンプ１２１の反転入力とするとともに、ループフィルタ１０の出力を比較器２１の反転入力としている。そして、２段目の積分器１２だけを丸ごと逆極性で動作、即ち、反転動作させることにより、安定性等のΔΣループ特性を維持することができる。
【００５０】
因みに、第２の入力信号電流パスＬinput_2と第２のフィードバック電流パスＬfeedback_2とを共通接続しつつも、それらをループフィルタ１０には接続しないという手法も考えられるが、当該手法には次の２つの問題がある。その１つは、第２の入力信号電流パスＬinput_2に流れる電流と、第２のフィードバック電流パスＬfeedback_2に流れる電流とが平均的には釣り合っていても、瞬間的には異なるためバランスがとり切れない点である。２つ目は、これらの電流を設計上は一致させても実際にはミスマッチが生じ、それによって接続点の電圧が接地電位又は電源電位に張り付いて回路が正常動作しなくなってしまう点である。
【００５１】
このような観点から、第２の入力信号電流パスＬinput_2と第２のフィードバック電流パスＬfeedback_2とを共通接続するとともに、ループフィルタ１０に接続する実施例１の手法が好ましい。このように、第２の入力信号電流パスＬinput_2と第２のフィードバック電流パスＬfeedback_2との共通接続点をループフィルタ１０に組み込むことにより、フィードバックの働きによって上述のミスマッチ及び瞬間的な電流差分が吸収されるため、共通接続点の電圧をある範囲内に抑えることができる。
【００５２】
以上説明したように、実施例１に係るΔΣアナログ−デジタル変換器１では、第２の入力信号電流パスＬinput_2と第２のフィードバック電流パスＬfeedback_2とを共に、２段目の積分器１２の入力端Ｎ2に接続している。これにより、デジタル−アナログ変換部４０の片側（他方のフィードバック出力端側）の出力電流と第２の入力信号電流とが相殺されるため、消費電力の低減を図ることができる。また、消費電流の入力レベル依存性が大きく低減され、電流一定性が高まる。
【００５３】
［実施例２］
実施例２は、実施例１の変形例であり、ΔΣアナログ−デジタル変換器の入力段に電圧−電流変換回路部を有する例である。実施例２に係る連続時間型のΔΣアナログ−デジタル変換器の回路構成を図４に示す。
【００５４】
実施例２に係る連続時間型のΔΣアナログ−デジタル変換器１は、その入力段に電圧−電流変換回路部８０を有している。電圧−電流変換回路部８０は、電流源８１、２つのバッファアンプ８２，８３、２つのＰチャネルＭＯＳトランジスタ８４，８５、及び、抵抗素子８６から成り、バイアス電流Ｉbiasを振り分ける形式の回路構成となっている。
【００５５】
電圧−電流変換回路部８０において、電流源８１はその一端が電源電圧Ｖddのノードに接続され、バイアス電流Ｉbiasを流す。バッファアンプ８２は、第１の入力電圧Ｖin+を入力とし、その出力端がＰチャネルＭＯＳトランジスタ８４のゲート電極に接続されている。バッファアンプ８３は、第２の入力電圧Ｖin-を入力とし、その出力端がＰチャネルＭＯＳトランジスタ８５のゲート電極に接続されている。
【００５６】
ＰチャネルＭＯＳトランジスタ８４は、ソース電極が電流源８１の他端に接続されており、第２の入力信号電流パスＬinput_2に第２の入力信号電流Ｉbias−Ｉsigを供給する。ＰチャネルＭＯＳトランジスタ８５は、ソース電極が電流源８１の他端に抵抗素子８６を介して接続されており、第１の入力信号電流パスＬinput_1に第１の入力信号電流Ｉsigを供給する。
【００５７】
入力段に電圧−電流変換回路部８０を設けた以外の構成、即ち、ループフィルタ１０、量子化回路部２０、デシメーションフィルタ３０、デジタル−アナログ変換部４０、及び、制御回路部６０の構成は、実施例１の場合と基本的に同じである。従って、実施例２に係るΔΣアナログ−デジタル変換器１においても、実施例１の場合と同様に、消費電力の低減を図ることができるとともに、消費電流の入力レベル依存性が大きく低減され、電流一定性が高まる。
【００５８】
［実施例３］
実施例３は、実施例２の変形例であり、電圧−電流変換回路部として差動トランスコンダクタンスアンプを用いる例である。実施例３に係る連続時間型のΔΣアナログ−デジタル変換器の回路構成を図５に示す。
【００５９】
実施例３に係る連続時間型のΔΣアナログ−デジタル変換器１は、実施例２の電圧−電流変換回路部８０に代えて、電圧−電流変換回路部８０として差動トランスコンダクタンスアンプ８７を用いた構成となっている。差動トランスコンダクタンスアンプ８７は、第１の入力電圧Ｖin+及び第２の入力電圧Ｖin-を入力とし、第１の入力信号電流パスＬinput_1に第１の入力信号電流Ｉsigを供給し、第２の入力信号電流パスＬinput_2に第２の入力信号電流Ｉbias−Ｉsigを供給する。
【００６０】
差動トランスコンダクタンスアンプ８７を用いた電圧−電流変換回路部８０を入力段に設けた以外の構成、即ち、ループフィルタ１０、量子化回路部２０、デシメーションフィルタ３０、デジタル−アナログ変換部４０、及び、制御回路部６０の構成は、実施例１の場合と基本的に同じである。従って、実施例３に係るΔΣアナログ−デジタル変換器１においても、実施例１の場合と同様に、消費電力の低減を図ることができるとともに、消費電流の入力レベル依存性が大きく低減され、電流一定性が高まる。
【００６１】
［実施例４］
実施例４は、実施例１の変形例であり、ループフィルタがアクティブＲＣ型積分器を用いて構成される例である。実施例４に係る連続時間型のΔΣアナログ−デジタル変換器の回路構成を図６に示す。
【００６２】
実施例４に係る連続時間型のΔΣアナログ−デジタル変換器１において、ループフィルタ１０は、アクティブＲＣ型積分器を用いて構成されている。ループフィルタ１０には、第１の入力電圧Ｖin+が抵抗素子Ｒ1pを通して入力され、第２の入力電圧Ｖin-が抵抗素子Ｒ1mを通して入力される。
【００６３】
第１の入力電圧Ｖin+は、抵抗素子Ｒ1pを経て第１の入力信号電流Ｉsigとして、第１の入力信号電流パスＬinput_1によって１段目の積分器１１の電流入力端Ｎ1に供給される。第２の入力電圧Ｖin-は、抵抗素子Ｒ1mを経て第２の入力信号電流Ｉbias−Ｉsigとして、第２の入力信号電流パスＬinput_2によって２段目の積分器１２の電流入力端Ｎ2に供給される。
【００６４】
１段目の積分器１１は、演算増幅器ＯＰ1を用いた回路構成となっている。演算増幅器ＯＰ1の反転（−）入力端には、抵抗素子Ｒ1pを通して第１の入力信号電流Ｉsigが入力されるとともに、第１のフィードバック電流パスＬfeedback_1を通してフィードバック電流が入力される。演算増幅器ＯＰ1の非反転（＋）入力端には、基準電圧Ｖrefが入力される。また、演算増幅器ＯＰ1mの反転入力端と出力端との間には容量素子Ｃ1が接続されている。
【００６５】
２段目の積分器１２は、演算増幅器ＯＰ2を用いた回路構成となっている。演算増幅器ＯＰ2の反転入力端には、抵抗素子Ｒ2を介して１段目の積分器１１の出力が入力され、抵抗素子Ｒ1mを通して第２の入力信号電流Ｉbias−Ｉsigが入力されるとともに、第２の入力信号電流パスＬinput_2を通してフィードバック電流が入力される。演算増幅器ＯＰ2の非反転入力端には、基準電圧Ｖrefが入力される。また、演算増幅器ＯＰ2の反転入力端と出力端との間には、容量素子Ｃ2及び抵抗素子Ｒcが直列に接続されている。
【００６６】
ループフィルタ１０がアクティブＲＣ型積分器から成る以外の構成、即ち、量子化回路部２０、デシメーションフィルタ３０、デジタル−アナログ変換部４０、及び、制御回路部６０の構成は、実施例１の場合と基本的に同じである。従って、実施例５に係るΔΣアナログ−デジタル変換器１においても、実施例１の場合と同様に、消費電力の低減を図ることができるとともに、消費電流の入力レベル依存性が大きく低減され、電流一定性が高まる。
【００６７】
実施例４の技術は、実施例１乃至実施例３に係る連続時間型のΔΣアナログ−デジタル変換器１に対しても適用することができる。
【００６８】
［実施例５］
実施例５は、３次のΔΣアナログ−デジタル変換器の例である。実施例５に係る連続時間型のΔΣアナログ−デジタル変換器の回路構成を図７に示す。
【００６９】
実施例５に係るΔΣアナログ−デジタル変換器１において、１段目の積分器１１及び２段目の積分器１２は、実施例１の場合と同じ回路構成となっている。但し、この回路構成に限られるものではなく、例えば１段目の積分器１１及び２段目の積分器１２について、実施例４のように、演算増幅器ＯＰ1及び演算増幅器ＯＰ2を用いた回路構成であってもよい。
【００７０】
３段目の積分器１３は、ｇmアンプ１３１を有し、当該ｇmアンプ１３１の出力端Ｎ3と基準電位点（例えば、ＧＮＤ）との間に、抵抗素子Ｒ3及び容量素子Ｃ3が直列に接続された回路構成となっている。
【００７１】
ループフィルタ１０が３段の積分器１１，１２，１３から成る以外の構成、即ち、量子化回路部２０、デシメーションフィルタ３０、デジタル−アナログ変換部４０、及び、制御回路部６０の構成は、実施例１の場合と基本的に同じである。従って、実施例５に係るΔΣアナログ−デジタル変換器１においても、実施例１の場合と同様に、消費電力の低減を図ることができるとともに、消費電流の入力レベル依存性が大きく低減され、電流一定性が高まる。
【００７２】
以上説明した実施例１乃至実施例５に係るΔΣアナログ−デジタル変換器１によれば、フィードバックループ中に設けるデジタル−アナログ変換部の数や余分な電流源等を、従来例１に比べて減らすことができるため、回路面積の低減及びコストの削減を図ることができる。また、第２の入力信号電流パスＬinput_2に流れる電流と、第２のフィードバック電流パスＬfeedback_2に流れる電流とが、平均的には釣り合う状態となるために、ループフィルタ１０内の電流バランスが良好となり、余計な内部振幅の増加を避けることができる。これにより、低電源電圧への対応性が向上し、ダイナミックレンジの損失を最小限に抑えることができる。そして、これらの効果について、余分な電力を消費することなく実現できる。
【００７３】
［変形例］
上記の実施例１乃至実施例５では、１ｂｉｔのΔΣアナログ−デジタル変換器に適用した場合について説明したが、１ｂｉｔのΔΣアナログ−デジタル変換器への適用に限られるものではない。すなわち、本開示の技術は、マルチｂｉｔのΔΣアナログ−デジタル変換器に対しても同様に適用することができる。
【００７４】
＜本開示の固体撮像素子＞
［基本的なシステム構成］
図８は、本開示の固体撮像素子の基本的なシステム構成を示す概略構成図である。ここでは、固体撮像素子として、Ｘ−Ｙアドレス方式の固体撮像素子の一種であるＣＭＯＳイメージセンサを例に挙げて説明する。ＣＭＯＳイメージセンサとは、ＣＭＯＳプロセスを応用して、または、部分的に使用して作成されたイメージセンサである。
【００７５】
本例に係るＣＭＯＳイメージセンサ９０は、図示せぬ半導体基板（チップ）上に形成された画素アレイ部９１、及び、当該画素アレイ部９１と同じ半導体基板上に集積された周辺回路部を有する構成となっている。周辺回路部は、例えば、垂直駆動部９２、カラム処理部９３、水平駆動部９４、及び、システム制御部９５によって構成されている。
【００７６】
ＣＭＯＳイメージセンサ９０は更に、信号処理部９８及びデータ格納部９９を備えている。信号処理部９８及びデータ格納部９９については、ＣＭＯＳイメージセンサ９０と同じ基板上に搭載しても構わないし、ＣＭＯＳイメージセンサ９０とは別の基板上に配置するようにしても構わない。また、信号処理部９８及びデータ格納部９９の各処理については、ＣＭＯＳイメージセンサ９０とは別の基板に設けられる外部信号処理部、例えば、ＤＳＰ(Digital Signal Processor)回路やソフトウェアによる処理でも構わない。
【００７７】
画素アレイ部９１は、光電変換を行うことで、受光した光量に応じた光電荷を生成し、かつ、蓄積する光電変換部を含む単位画素（以下、単に「画素」と記述する場合がある）２が行方向及び列方向に、即ち、行列状に２次元配置された構成となっている。ここで、行方向とは画素行の画素の配列方向（所謂、水平方向）を言い、列方向とは画素列の画素の配列方向（所謂、垂直方向）を言う。
【００７８】
画素アレイ部９１において、行列状の画素配列に対し、画素行毎に画素駆動線９６（９６1〜９６m）が行方向に沿って配線され、画素列毎に垂直信号線９７（９７1〜９７n）が列方向に沿って配線されている。画素駆動線９６は、画素から信号を読み出す際の駆動を行うための、後述する駆動信号を伝送する。図８では、画素駆動線９６について１本の配線として示しているが、１本に限られるものではない。画素駆動線９６の一端は、垂直駆動部９２の各行に対応した出力端に接続されている。
【００７９】
垂直駆動部９２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部９１の各画素２を全画素同時あるいは行単位等で駆動する。すなわち、垂直駆動部９２は、当該垂直駆動部９２を制御するシステム制御部９５と共に、画素アレイ部９１の各画素２を駆動する駆動部を構成している。この垂直駆動部９２はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
【００８０】
読出し走査系は、単位画素２から信号を読み出すために、画素アレイ部９１の単位画素２を行単位で順に選択走査する。単位画素２から読み出される信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対し、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
【００８１】
この掃出し走査系による掃出し走査により、読出し行の単位画素２の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す（リセットする）ことにより、所謂電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
【００８２】
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に受光した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素２における光電荷の露光期間となる。
【００８３】
垂直駆動部９２によって選択走査された画素行の各画素２から出力される信号は、画素列毎に垂直信号線９７の各々を通してカラム処理部９３に入力される。
【００８４】
カラム処理部９３は、画素アレイ部９１の画素列毎に、あるいは複数の画素列を単位として、選択行の各画素２から垂直信号線９７を通して出力されるアナログの画素信号をデジタル信号に変換するアナログ−デジタル変換器（ＡＤ変換器）９３１を有している。
【００８５】
水平駆動部９４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部９３の１つの画素列、あるいは複数の画素列に対応する単位回路を順番に選択走査する。この水平駆動部９４による選択走査により、カラム処理部９３において単位回路毎にＡＤ変換等の信号処理が施された画素信号が順番に出力される。
【００８６】
システム制御部９５は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、当該タイミングジェネレータで生成された各種のタイミングを基に、垂直駆動部９２、カラム処理部９３、及び、水平駆動部９４などの駆動制御を行う。
【００８７】
信号処理部９８は、少なくとも演算処理機能を有し、カラム処理部９３から出力される画素信号に対して演算処理等の種々の信号処理を行う。データ格納部９９は、信号処理部９８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
【００８８】
上記の構成のＣＭＯＳイメージセンサ９０において、カラム処理部９３に、画素アレイ部９１の画素列毎に、あるいは複数の画素列を単位として設けられるアナログ−デジタル変換器９３１として、先述した実施例１乃至実施例５に係るΔΣアナログ−デジタル変換器１を用いることができる。
【００８９】
実施例１乃至実施例５に係るΔΣアナログ−デジタル変換器１によれば、消費電力の低減を図ることができる。従って、アナログ−デジタル変換器９３１として、実施例１乃至実施例５に係るΔΣアナログ−デジタル変換器１を用いることにより、アナログ−デジタル変換器９３１、ひいてはＣＭＯＳイメージセンサ９０の消費電力の低減を図ることができる。
【００９０】
また、実施例１乃至実施例５に係るΔΣアナログ−デジタル変換器１によれば、消費電流の入力レベル依存性が大きく低減され、電流一定性が高まる。従って、アナログ−デジタル変換器９３１として、実施例１乃至実施例５に係るΔΣアナログ−デジタル変換器１を用いることで、電源配線のＩＲドロップを介して他のアナログ−デジタル変換器への干渉（ストリーキング）を抑えることができる。
【００９１】
ところで、ＣＭＯＳイメージセンサ９０では、一般的に、単位画素２のリセット動作時のノイズを除去するために、相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）によるノイズ除去処理が行わる。単位画素２からは、例えば、リセットレベル（Ｐ相）及び信号レベル（Ｄ相）の順に読み出される。リセットレベルは、単位画素２の電荷蓄積部（フローティング・ディフュージョン）をリセットしたときの当該電荷蓄積部の電位に相当する。信号レベルは、光電変換素子での光電変換によって得られる電位、即ち、光電変換素子に蓄積された電荷を電荷蓄積部へ転送したときの当該電荷蓄積部の電位に相当する。
【００９２】
リセットレベルを先に読み出す読み出し方式においては、リセットしたときに発生するランダムノイズは電荷蓄積部で保持されているため、信号電荷を加えて読み出された信号レベルには、リセットレベルと同じノイズ量が保持されている。このため、信号レベルからリセットレベルを減算する相関二重サンプリング動作を行うことにより、これらのノイズを除去した信号を得ることが可能となる。
【００９３】
上記の構成のＣＭＯＳイメージセンサ９０において、アナログ−デジタル変換器９３１として、実施例２又は実施例３に係るΔΣアナログ−デジタル変換器１を用いることにより、アナログ−デジタル変換器９３１において、アナログ−デジタル変換動作に加えて、相関二重サンプリング動作を行うことができる。具体的には、図４（実施例２）の場合には、第１の入力電圧Ｖin+としてリセットレベル（Ｐ相）を入力し、第２の入力電圧Ｖin-として信号レベル（Ｄ相）を入力することで、相関二重サンプリング動作を実現できる。また、図５（実施例３）の場合には、第１の入力電圧Ｖin+として信号レベル（Ｄ相）を入力し、第２の入力電圧Ｖin-としてリセットレベル（Ｐ相）を入力することで、相関二重サンプリング動作を実現できる。
【００９４】
尚、上述したＣＭＯＳイメージセンサ９０のシステム構成は、一例であって、これに限られるものではない。例えば、データ格納部９９をカラム処理部９３の後段に配置し、カラム処理部９３から出力される画素信号を、データ格納部９９を経由して信号処理部９８に供給するシステム構成であってもよい。あるいは又、カラム処理部９３に対してデータ格納部９９及び信号処理部９８を並列的に設けるシステム構成であってもよい。
【００９５】
［積層構造］
また、上記のＣＭＯＳイメージセンサ９０では、画素アレイ部９１と同じ半導体基板上に、アナログ−デジタル変換器９３１を含むカラム処理部９３や、信号処理部９８などの周辺回路部を形成した、所謂、平置構造のＣＭＯＳイメージセンサを例に挙げて説明したが、平置構造のＣＭＯＳイメージセンサへの適用に限られるものではない。すなわち、複数の半導体基板が互いに積層されて成る、所謂、積層構造のＣＭＯＳイメージセンサにも適用することができる。積層構造の一具体例としては、例えば図９に示すように、画素アレイ部９１が形成された半導体基板２０１と、アナログ−デジタル変換器９３１を含むカラム処理部９３や、信号処理部９８、データ格納部９９等の周辺回路部が形成された半導体基板２０２とが積層されて成る積層構造を例示することができる。
【００９６】
この積層構造のＣＭＯＳイメージセンサ９０によれば、１層目の半導体基板２０１として画素アレイ部９１を形成できるだけの大きさ（面積）のもので済むため、１層目の半導体基板２０１のサイズ（面積）、ひいては、チップ全体のサイズを小さくできる。更に、１層目の半導体基板２０１には画素の作成に適したプロセスを適用でき、２層目の半導体基板２０２には回路の作成に適したプロセスを適用できるため、ＣＭＯＳイメージセンサ９０の製造に当たって、プロセスの最適化を図ることができるメリットもある。
【００９７】
尚、ここでは、２層の積層構造を例示したが、２層に限られるものではなく、３層以上の積層構造であってもよい。
【００９８】
＜本開示の電子機器＞
上述した本開示の固体撮像素子は、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機などの電子機器全般において、その撮像部（画像取込部）として用いることができる。尚、固体撮像素子はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。電子機器に搭載される上記モジュール状の形態、即ち、カメラモジュールを撮像装置とする場合もある。
【００９９】
［撮像装置］
図１０は、本開示の電子機器の一例である撮像装置の構成を示すブロック図である。図１０に示すように、本例に係る撮像装置１００は、レンズ群等を含む撮像光学系１０１、撮像部１０２、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８がバスライン１０９を介して相互に接続された構成となっている。
【０１００】
撮像光学系１０１は、被写体からの入射光（像光）を取り込んで撮像部１０２の撮像面上に結像する。撮像部１０２は、光学系１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。ＤＳＰ回路１０３は、一般的なカメラ信号処理、例えば、ホワイトバランス処理、デモザイク処理、ガンマ補正処理などを行う。
【０１０１】
フレームメモリ１０４は、ＤＳＰ回路１０３での信号処理の過程で適宜データの格納に用いられる。表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置から成り、撮像部１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像部１０２で撮像された動画または静止画を、可搬型の半導体メモリや、光ディスク、ＨＤＤ(Hard Disk Drive)等の記録媒体に記録する。
【０１０２】
操作系１０７は、ユーザによる操作の下に、本撮像装置１００が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、及び、操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０１０３】
上記の構成の撮像装置１００において、撮像部１０２として、先述した本開示に係るＣＭＯＳイメージセンサ９０を用いることができる。本開示に係るＣＭＯＳイメージセンサ９０によれば、ΔΣアナログ−デジタル変換器１において消費電力を低減できる。従って、撮像部１０２として、本開示に係るＣＭＯＳイメージセンサ９０を用いることで、撮像装置１００の低消費電力化を図ることができる。また、本開示に係るＣＭＯＳイメージセンサ９０は、消費電流の入力レベル依存性が大きく低減され、電流一定性が高まるため、ストリーキングを抑えることができる。従って、撮像部１０２として、本開示に係るＣＭＯＳイメージセンサ９０を用いることで、ストリーキングと呼ばれる画質劣化のない、表示画像を提供できる。
【０１０４】
＜本開示がとることができる構成＞
尚、本開示は、以下のような構成をとることもできる。
≪Ａ．アナログ−デジタル変換器≫
［Ａ−１］縦続接続された少なくとも２つの積分器を有するループフィルタ、
ループフィルタの出力をデジタル値に変換する量子化回路部、及び、
量子化回路部の出力をループフィルタにフィードバックするフィードバックループ中に設けられたカレントステアリング型デジタル−アナログ変換部を備え、
第１の入力信号電流をループフィルタの１段目の積分器の入力端に流す第１の入力信号電流パス、
第１の入力信号電流と逆符号の第２の入力信号電流をループフィルタの２段目の積分器の入力端に流す第２の入力信号電流パス、
カレントステアリング型デジタル−アナログ変換部の一方のフィードバック出力端を、ループフィルタの１段目の積分器の入力端に接続する第１のフィードバック電流パス、及び、
カレントステアリング型デジタル−アナログ変換部の他方のフィードバック出力端を、ループフィルタの２段目の積分器の入力端に接続する第２のフィードバック電流パスを含む、
アナログ−デジタル変換器。
［Ａ−２］ループフィルタは、２段目の積分器を反転動作させる、
上記［Ａ−１］に記載のアナログ−デジタル変換器。
［Ａ−３］入力段に、第１の入力信号電流及び第２の入力信号電流を供給する電圧−電流変換回路部を有する、
上記［Ａ−１］又は上記［Ａ−２］に記載のアナログ−デジタル変換器。
［Ａ−４］電圧−電流変換回路部は、バイアス電流を流す電流源、及び、バイアス電流を第１の入力信号電流と第２の入力信号電流とに振り分ける回路部とから成る、
上記［Ａ−３］に記載のアナログ−デジタル変換器。
［Ａ−５］電圧−電流変換回路部は、差動トランスコンダクタンスアンプから成る、
上記［Ａ−３］に記載のアナログ−デジタル変換器。
［Ａ−６］ループフィルタは、アクティブＲＣ型積分器を用いて構成される、
上記［Ａ−１］から上記［Ａ−５］のいずれかに記載のアナログ−デジタル変換器。
≪Ｂ．固体撮像素子≫
［Ｂ−１］光電変換部を含む単位画素が行列状に配置されて成る画素アレイ部、及び、
単位画素から出力されるアナログ画素信号をデジタル画素信号に変換するアナログ−デジタル変換器を含むカラム処理部を備え、
アナログ−デジタル変換器は、
縦続接続された少なくとも２つの積分器を有するループフィルタ、
ループフィルタの出力をデジタル値に変換する量子化回路部、及び、
量子化回路部の出力をループフィルタにフィードバックするフィードバックループ中に設けられたカレントステアリング型デジタル−アナログ変換部を備え、
第１の入力信号電流をループフィルタの１段目の積分器の入力端に流す第１の入力信号電流パス、
第１の入力信号電流と逆符号の第２の入力信号電流をループフィルタの２段目の積分器の入力端に流す第２の入力信号電流パス、
カレントステアリング型デジタル−アナログ変換部の一方のフィードバック出力端を、ループフィルタの１段目の積分器の入力端に接続する第１のフィードバック電流パス、及び、
カレントステアリング型デジタル−アナログ変換部の他方のフィードバック出力端を、ループフィルタの２段目の積分器の入力端に接続する第２のフィードバック電流パスを含む、
固体撮像素子。
［Ｂ−２］ループフィルタは、２段目の積分器を反転動作させる、
上記［Ｂ−１］に記載の固体撮像素子。
［Ｂ−３］入力段に、第１の入力信号電流及び第２の入力信号電流を供給する電圧−電流変換回路部を有する、
上記［Ｂ−１］又は上記［Ｂ−２］に記載の固体撮像素子。
［Ｂ−４］電圧−電流変換回路部は、バイアス電流を流す電流源、及び、バイアス電流を第１の入力信号電流と第２の入力信号電流とに振り分ける回路部とから成る、
上記［Ｂ−３］に記載の固体撮像素子。
［Ｂ−５］電圧−電流変換回路部は、差動トランスコンダクタンスアンプから成る、
上記［Ｂ−３］に記載の固体撮像素子。
［Ｂ−６］単位画素からはアナログ画素信号として、電荷蓄積部をリセットしたときのリセットレベル、及び、光電変換素子で光電変換したときの信号レベルが出力され、
電圧−電流変換回路部は、リセットレベルと信号レベルとの差分をとる、
上記［Ｂ−４］又は上記［Ｂ−５］に記載の固体撮像素子。
［Ｂ−７］ループフィルタは、アクティブＲＣ型積分器を用いて構成される、
上記［Ｂ−１］から上記［Ｂ−６］のいずれかに記載の固体撮像素子。
≪Ｃ．電子機器≫
［Ｃ−１］光電変換部を含む単位画素が行列状に配置されて成る画素アレイ部、及び、
単位画素から出力されるアナログ画素信号をデジタル画素信号に変換するアナログ−デジタル変換器を含むカラム処理部を備え、
アナログ−デジタル変換器は、
縦続接続された少なくとも２つの積分器を有するループフィルタ、
ループフィルタの出力をデジタル値に変換する量子化回路部、及び、
量子化回路部の出力をループフィルタにフィードバックするフィードバックループ中に設けられたカレントステアリング型デジタル−アナログ変換部を備え、
第１の入力信号電流をループフィルタの１段目の積分器の入力端に流す第１の入力信号電流パス、
第１の入力信号電流と逆符号の第２の入力信号電流をループフィルタの２段目の積分器の入力端に流す第２の入力信号電流パス、
カレントステアリング型デジタル−アナログ変換部の一方のフィードバック出力端を、ループフィルタの１段目の積分器の入力端に接続する第１のフィードバック電流パス、及び、
カレントステアリング型デジタル−アナログ変換部の他方のフィードバック出力端を、ループフィルタの２段目の積分器の入力端に接続する第２のフィードバック電流パスを含む、
固体撮像素子を有する電子機器。
［Ｃ−２］ループフィルタは、２段目の積分器を反転動作させる、
上記［Ｃ−１］に記載の電子機器。
［Ｃ−３］入力段に、第１の入力信号電流及び第２の入力信号電流を供給する電圧−電流変換回路部を有する、
上記［Ｃ−１］又は上記［Ｃ−２］に記載の電子機器。
［Ｃ−４］電圧−電流変換回路部は、バイアス電流を流す電流源、及び、バイアス電流を第１の入力信号電流と第２の入力信号電流とに振り分ける回路部とから成る、
上記［Ｃ−３］に記載の電子機器。
［Ｃ−５］電圧−電流変換回路部は、差動トランスコンダクタンスアンプから成る、
上記［Ｃ−３］に記載の電子機器。
［Ｃ−６］単位画素からはアナログ画素信号として、電荷蓄積部をリセットしたときのリセットレベル、及び、光電変換素子で光電変換したときの信号レベルが出力され、
電圧−電流変換回路部は、リセットレベルと信号レベルとの差分をとる、
上記［Ｃ−４］又は上記［Ｃ−５］に記載の電子機器。
［Ｃ−７］ループフィルタは、アクティブＲＣ型積分器を用いて構成される、
上記［Ｃ−１］から上記［Ｃ−６］のいずれかに記載の電子機器。
【符号の説明】
【０１０５】
１・・・連続時間型のΔΣアナログ−デジタル変換器、２・・・単位画素、１０・・・ループフィルタ、２０・・・量子化回路部、３０・・・デシメーションフィルタ、４０・・・第１のデジタル−アナログ変換部、５０・・・第２のデジタル−アナログ変換部、６０・・・制御回路部、７０・・・電流生成部、８０・・・電圧−電流変換回路部、９０・・・ＣＭＯＳイメージセンサ、９１・・・画素アレイ部、９２・・・垂直駆動部、９３・・・カラム処理部、９４・・・水平駆動部、９５・・・システム制御部、９６（９６1〜９６m）・・・画素駆動線、９７（９７1〜９７n）・・・垂直信号線、９８・・・信号処理部、９９・・・データ格納部、Ｌinput_1・・・第１の入力信号電流パス、Ｌinput_2・・・第２の入力信号電流パス、Ｌfeedback_1・・・第１のフィードバック電流パス、Ｌfeedback_2・・・第２のフィードバック電流パス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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