(57)【要約】  絶縁膜の誘電率が高く、バンドギャップが広く、半導体と絶縁膜の間に中間層を形成しにくく、界面準位が小さく、かつリーク電流の少ないＭＩＳ型半導体装置を提供する。該課題は、半導体層と絶縁体層と導電体層を有し、絶縁体層が半導体層と導電体層で挟まれたＭＩＳ型半導体装置であって、絶縁体層は、ハフニウムフッ化物およびランタンフッ化物を含み、ランタンフッ化物に対するハフニウムフッ化物の体積比率が０．３５以上０．６以下であるＭＩＳ型半導体装置によって解決される。
2019142581.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と絶縁体層と導電体層を有し、前記絶縁体層が前記半導体層と前記導電体層で挟まれたＭＩＳ型半導体装置であって、
前記絶縁体層は、ハフニウムフッ化物およびランタンフッ化物を含み、
前記ランタンフッ化物に対する前記ハフニウムフッ化物の体積比率が０．３５以上０．６以下である、ＭＩＳ型半導体装置。
【請求項２】
前記絶縁体層は、ハフニウムフッ化物およびランタンフッ化物からなる非晶質絶縁膜であり、
前記ランタンフッ化物に対する前記ハフニウムフッ化物の体積比率が０．３５以上０．６以下である、請求項１に記載のＭＩＳ型半導体装置。
【請求項３】
前記ハフニウムフッ化物はＨｆＦ４であり、前記ランタンフッ化物はＬａＦ３である、請求項１または２に記載のＭＩＳ型半導体装置。
【請求項４】
前記ランタンフッ化物に対する前記ハフニウムフッ化物の体積比率が０．４以上０．６以下である、請求項１から３の何れか１に記載のＭＩＳ型半導体装置。
【請求項５】
前記ランタンフッ化物に対する前記ハフニウムフッ化物の体積比率が０．５以上０．６以下である、請求項１から３の何れか１に記載のＭＩＳ型半導体装置。
【請求項６】
前記半導体層は非酸化物半導体からなる、請求項１から５の何れか１に記載のＭＩＳ型半導体装置。
【請求項７】
前記半導体層は、ＧａＮ、Ｇｅ、Ｓｉ、ＳｉＣ、ダイヤモンドの群から選ばれる何れか１を含む半導体からなる、請求項１から６の何れか１に記載のＭＩＳ型半導体装置。
【請求項８】
半導体層を少なくとも表面に有する基板上に絶縁体層を形成する絶縁体層形成工程と、前記絶縁体層上に導電体層を形成する導電体層形成工程を含むＭＩＳ型半導体装置の製造方法において、
前記絶縁体層は、ハフニウムフッ化物およびランタンフッ化物を含み、
前記ランタンフッ化物に対する前記ハフニウムフッ化物の体積比率が０．３５以上０．６以下である、ＭＩＳ型半導体装置の製造方法。
【請求項９】
前記絶縁体層は、ハフニウムフッ化物およびランタンフッ化物からなる非晶質絶縁膜であり、
前記ランタンフッ化物に対する前記ハフニウムフッ化物の体積比率が０．３５以上０．６以下である、請求項８に記載のＭＩＳ型半導体装置の製造方法。
【請求項１０】
前記ハフニウムフッ化物はＨｆＦ４であり、前記ランタンフッ化物はＬａＦ３である、請求項８または９に記載のＭＩＳ型半導体装置の製造方法。
【請求項１１】
前記ランタンフッ化物に対する前記ハフニウムフッ化物の体積比率が０．４以上０．６以下である、請求項８から１０の何れか１に記載のＭＩＳ型半導体装置の製造方法。
【請求項１２】
前記ランタンフッ化物に対する前記ハフニウムフッ化物の体積比率が０．５以上０．６以下である、請求項８から１０の何れか１に記載のＭＩＳ型半導体装置の製造方法。
【請求項１３】
前記半導体層は非酸化物半導体からなる、請求項８から１２の何れか１に記載のＭＩＳ型半導体装置の製造方法。
【請求項１４】
前記半導体層は、ＧａＮ、Ｇｅ、Ｓｉ、ＳｉＣ、ダイヤモンドの群から選ばれる何れか１を含む半導体からなる、請求項８から１３の何れか１に記載のＭＩＳ型半導体装置の製造方法。
【請求項１５】
前記絶縁体層は、蒸着法によって形成される、請求項８から１４の何れか１に記載のＭＩＳ型半導体装置の製造方法。
【請求項１６】
前記絶縁体層は、スパッタリング法によって形成される、請求項８から１４の何れか１に記載のＭＩＳ型半導体装置の製造方法。
【請求項１７】
ハフニウムフッ化物およびランタンフッ化物を含む、スパッタリングターゲット。
【請求項１８】
ハフニウムフッ化物およびランタンフッ化物からなる、スパッタリングターゲット。
【請求項１９】
前記ランタンフッ化物に対する前記ハフニウムフッ化物の体積比率が０．３５以上０．６以下である、請求項１７または１８に記載のスパッタリングターゲット。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＳ型半導体装置およびその製造方法、並びにその製造に用いるスパッタリングターゲットに係り、特に、絶縁膜の誘電率が高く、バンドギャップが広く、その上で界面準位を作りにくく、リーク電流特性に優れるＭＩＳ型半導体装置に関する。
【背景技術】
【０００２】
ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置であるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の高速化に伴い、電界一定のスケーリングのために、トランジスタの微細化が進んでいる。
ＭＩＳＦＥＴの性能指標の一つは電流駆動能力Ｇｍである。Ｇｍは、移動度μと、ゲート幅Ｗと、ゲート電極、ゲート絶縁膜および半導体基板とで構成されるキャパシタの静電容量（ゲート容量）Ｃｏｘに比例し、ゲート長Ｌに反比例する。そこで、ゲート絶縁膜の薄膜化とゲート長Ｌの微細化によってＭＩＳＦＥＴの高速化が図られてきている。【０００３】
ゲート絶縁膜の物理的厚さを２ｎｍ以下まで薄膜化した場合、トンネルリーク電流が増加してゲート電圧印加時の絶縁耐性が著しく低下し、ＭＩＳＦＥＴの消費電力が増加する。
ゲート容量Ｃｏｘは比誘電率に比例し、ゲート絶縁膜の厚さに反比例する。この関係に着目して、従来、ゲート絶縁膜として主流として使用されてきたシリコン酸化膜（ＳｉＯ２膜）よりも誘電率の高い絶縁膜を用いる高誘電率絶縁膜（Ｈｉｇｈ−ｋ膜）を用いたトランジスタの開発が精力的に進められている（特許文献１参照）。Ｈｉｇｈ−ｋ膜を用いると、同一のゲート容量Ｃｏｘを得るのに必要な物理的膜厚を厚くすることができ、トンネルリーク電流を抑制できる。なお、ＳｉＯ２膜の比誘電率は約３．９である。このようなことから、開発が進められているＨｉｇｈ−ｋ膜（Ｈｉｇｈ−ｋゲート絶縁膜）としては、ハフニウム酸化膜（ＨｆＯ２）、ジルコニウム酸化膜（ＺｒＯ２）、アルミナ（Ａｌ２Ｏ３）、それらのシリケートおよびアルミネート、並びに希土類酸化物膜等の酸化膜が挙げられる。【０００４】
しかしながら、酸化膜系のＨｉｇｈ−ｋゲート絶縁膜は、半導体界面に所望ではない酸化層を形成する傾向があり、その酸化層がゲート容量Ｃｏｘを減らし、電流駆動能力Ｇｍなどを低下させるという問題があった。すなわち、ゲート絶縁膜がＨｉｇｈ−ｋ膜とその酸化層との積層膜となって実効的なゲート絶縁膜の誘電率を低下させ、また、実効的なゲート絶縁膜の膜厚が厚くなって、電流駆動能力Ｇｍなどを低下させるという問題があった。
さらに、その所望ではない酸化層内やその界面に準位が生じやすく、電気特性の低下や不安定化が起こりやすいという問題があった。【０００５】
そこで、Ｈｉｇｈ−ｋゲート絶縁膜として、酸化膜系の膜ではなくフッ化物系の膜を用いることにより、所望ではない膜、特に酸化膜の生成を抑制するという取り組みがある。その例として、ガドリニウム（Ｇｄ）およびランタン（Ｌａ）のフッ化物を用いた記載が特許文献２にある。【０００６】
また、近年、電力、送電、サーバー、鉄道、ハイブリッドを含む電気自動車などの旺盛な需要に基づく要求から、高パワー用途の半導体の市場が急激に拡大している。そして、高い耐圧を得るために、ＧａＮ、ＳｉＣ、ダイヤモンドなどの半導体とワイドバンドギャップのゲート絶縁膜を組み合わせたＭＩＳ型半導体装置の開発が精力的に進められている。
ランタンフッ化物は、ワイドバンドギャップの絶縁膜であることから、高パワーＭＩＳ型半導体装置用途の絶縁膜としても期待されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−５４８７２号公報
【特許文献２】特許第５１１８２７６号公報
【非特許文献】
【０００８】
【非特許文献１】２０１７  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｗｏｒｋｓｈｏｐ  ｏｎ  ＤＩＥＬＥＣＴＲＩＣ  ＴＨＩＮ  ＦＩＬＭＳ  ＦＯＲ  ＦＵＴＵＲＥ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥＳ：ＳＣＩＥＮＣＥ  ＡＮＤ  ＴＥＣＨＮＯＬＯＧＹ，Ｔｅｃｈｎｉｃａｌ  Ｐｒｏｇｒａｍ，ｐｐ．１００−１０１，Ｎｏｂｅｍｂｅｒ  ２０−２２，２０１７
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、ＬａＦ３を絶縁膜としたＭＩＳ半導体装置を作製してその電気特性を調べてみると、その絶縁膜を介して大きなリーク電流が流れるという問題があることがわかった（非特許文献１参照）。パワー半導体では、低リーク電流が重要な要求性能なので、リーク電流の低減が強く求められる。【００１０】
本発明の目的は、ゲート容量Ｃｏｘが比較的大きく、高電界用途、特にパワー半導体用途に適応するＭＩＳ型半導体装置を提供すること、およびそのＭＩＳ型半導体装置の製造方法を提供することである。【００１１】
その目的を達成するために、本発明が解決するべき課題は、リーク電流が少なく、半導体と絶縁膜との界面に中間層を形成することなく、かつ高誘電率絶縁膜を有するＭＩＳ型半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１２】
本発明及びその実施形態の構成を下記に示す。
（構成１）
半導体層と絶縁体層と導電体層を有し、前記絶縁体層が前記半導体層と前記導電体層で挟まれたＭＩＳ型半導体装置であって、
前記絶縁体層は、ハフニウムフッ化物およびランタンフッ化物を含み、
前記ランタンフッ化物に対する前記ハフニウムフッ化物の体積比率が０．３５以上０．６以下である、ＭＩＳ型半導体装置。
（構成２）
前記絶縁体層は、ハフニウムフッ化物およびランタンフッ化物からなる非晶質絶縁膜であり、
前記ランタンフッ化物に対する前記ハフニウムフッ化物の体積比率が０．３５以上０．６以下である、構成１に記載のＭＩＳ型半導体装置。
（構成３）
前記ハフニウムフッ化物はＨｆＦ４であり、前記ランタンフッ化物はＬａＦ３である、構成１または２に記載のＭＩＳ型半導体装置。
（構成４）
前記ランタンフッ化物に対する前記ハフニウムフッ化物の体積比率が０．４以上０．６以下である、構成１から３の何れか１に記載のＭＩＳ型半導体装置。
（構成５）
前記ランタンフッ化物に対する前記ハフニウムフッ化物の体積比率が０．５以上０．６以下である、構成１から３の何れか１に記載のＭＩＳ型半導体装置。
（構成６）
前記半導体層は非酸化物半導体からなる、構成１から５の何れか１に記載のＭＩＳ型半導体装置。
（構成７）
前記半導体層は、ＧａＮ、Ｇｅ、Ｓｉ、ＳｉＣ、ダイヤモンドの群から選ばれる何れか１を含む半導体からなる、構成１から６の何れか１に記載のＭＩＳ型半導体装置。
（構成８）
半導体層を少なくとも表面に有する基板上に絶縁体層を形成する絶縁体層形成工程と、前記絶縁体層上に導電体層を形成する導電体層形成工程を含むＭＩＳ型半導体装置の製造方法において、
前記絶縁体層は、ハフニウムフッ化物およびランタンフッ化物を含み、
前記ランタンフッ化物に対する前記ハフニウムフッ化物の体積比率が０．３５以上０．６以下である、ＭＩＳ型半導体装置の製造方法。
（構成９）
前記絶縁体層は、ハフニウムフッ化物およびランタンフッ化物からなる非晶質絶縁膜であり、
前記ランタンフッ化物に対する前記ハフニウムフッ化物の体積比率が０．３５以上０．６以下である、構成８に記載のＭＩＳ型半導体装置の製造方法。
（構成１０）
前記ハフニウムフッ化物はＨｆＦ４であり、前記ランタンフッ化物はＬａＦ３である、構成８または９に記載のＭＩＳ型半導体装置の製造方法。
（構成１１）
前記ランタンフッ化物に対する前記ハフニウムフッ化物の体積比率が０．４以上０．６以下である、構成８から１０の何れか１に記載のＭＩＳ型半導体装置の製造方法。
（構成１２）
前記ランタンフッ化物に対する前記ハフニウムフッ化物の体積比率が０．５以上０．６以下である、構成８から１０の何れか１に記載のＭＩＳ型半導体装置の製造方法。
（構成１３）
前記半導体層は非酸化物半導体からなる、構成８から１２の何れか１に記載のＭＩＳ型半導体装置の製造方法。
（構成１４）
前記半導体層は、ＧａＮ、Ｇｅ、Ｓｉ、ＳｉＣ、ダイヤモンドの群から選ばれる何れか１を含む半導体からなる、構成８から１３の何れか１に記載のＭＩＳ型半導体装置の製造方法。
（構成１５）
前記絶縁体層は、蒸着法によって形成される、構成８から１４の何れか１に記載のＭＩＳ型半導体装置の製造方法。
（構成１６）
前記絶縁体層は、スパッタリング法によって形成される、構成８から１４の何れか１に記載のＭＩＳ型半導体装置の製造方法。
（構成１７）
ハフニウムフッ化物およびランタンフッ化物を含む、スパッタリングターゲット。
（構成１８）
ハフニウムフッ化物およびランタンフッ化物からなる、スパッタリングターゲット。
（構成１９）
前記ランタンフッ化物に対する前記ハフニウムフッ化物の体積比率が０．３５以上０．６以下である、構成１７または１８に記載のスパッタリングターゲット。
【発明の効果】
【００１３】
本発明によれば、高誘電率のワイドバンドギャップ絶縁膜を、酸化層などの所望ではない中間層を形成することなく、半導体上に形成できる。その上で、パワー半導体にとって重要なリーク電流も少ない。
このため、本発明により、ワイドバンドギャップＨｉｇｈ−ｋ絶縁膜をもち、界面などに準位が少なく、かつリーク電流の少ないＭＩＳ型半導体装置およびＭＩＳ型半導体装置の製造方法が提供される。
本発明によるＭＩＳ型半導体装置は、ロジック用途はもとより、低リーク電流が求められるパワー用途に好適である。
【図面の簡単な説明】
【００１４】
【図１】本発明のＭＩＳ構造を示す断面図。
【図２】半導体層と絶縁膜の界面の状態を示すＴＥＭ像。
【図３】本発明のＭＩＳＦＥＴの構造を示す断面図。
【図４】本発明による第２のＭＩＳＦＥＴの構造を示す断面図。
【図５】第２のＭＩＳＦＥＴの製造工程を示す要部断面図。
【図６】本発明による第３のＭＩＳＦＥＴの構造を示す断面図。
【図７】物質のバンドギャップの関係を示す関係図。
【図８】価電子帯上端とバンドギャップの組成比依存性を示す特性図。
【図９】電流密度と実効誘電率の組成比依存性を示す特性図。
【図１０】硬Ｘ線光電子分光特性図。
【図１１】図１０記載の硬Ｘ線光電子分光特性図のうち体積比率ｘ＝１の場合のもの。
【図１２】図１０記載の硬Ｘ線光電子分光特性図のうち体積比率ｘ＝１の場合のもの（信号強度を１０倍に拡大）。
【図１３】図１０記載の硬Ｘ線光電子分光特性図のうち体積比率ｘ＝０．７１の場合のもの。
【図１４】図１０記載の硬Ｘ線光電子分光特性図のうち体積比率ｘ＝０．７１の場合のもの（信号強度を１０倍に拡大）。
【図１５】図１０記載の硬Ｘ線光電子分光特性図のうち体積比率ｘ＝０．４２の場合のもの。
【図１６】図１０記載の硬Ｘ線光電子分光特性図のうち体積比率ｘ＝０．４１の場合のもの（信号強度を１０倍に拡大）。
【図１７】図１０記載の硬Ｘ線光電子分光特性図のうち体積比率ｘ＝０．１３の場合のもの。
【図１８】図１０記載の硬Ｘ線光電子分光特性図のうち体積比率ｘ＝０．１３の場合のもの（信号強度を１０倍に拡大）。
【発明を実施するための形態】
【００１５】
以下、本発明を実施するための形態を、図面を参照しながら説明する。
本発明のＭＩＳ構造１０１は、図１に示すように、半導体層１上にハフニウムフッ化物およびランタンフッ化物を含むフッ化物層（以下、Ｈｆ＋Ｌａフッ化物層とも称す）２および導電体層３が順次形成された構造になっている。
【００１６】
半導体層１の材料としては、Ｈｆ＋Ｌａフッ化物層２が広いバンドギャップを有するので、汎用な半導体を用いることができる。その上で、半導体層１とＨｆ＋Ｌａフッ化物層２との界面に所望ではない酸化物中間層を生成しにくいという特性を活かす観点からは、非酸化性の半導体を好んで用いることができる。
具体的には、半導体として広く用いられているＳｉ、ＧａＡｓ、Ｇｅなどに加え、バンドギャップの比較的広いＧａＮ（３．４ｅＶ）、ＳｉＣ（２．８６ｅＶ）、ＺｎＳ（３．６ｅＶ）、ＡｌＮ（６．３ｅＶ）、ダイヤモンド（６．５ｅＶ）を挙げることができる。この中で、Ｓｉ、Ｇｅは汎用に用いられている観点から、また、ＧａＮ、ＳｉＣ、ダイヤモンドは、本発明の特徴である高耐圧、高パワー対応という観点から、特に好ましく用いることができる。
【００１７】
その中でもＧａＮは、バンドギャップが３．４ｅＶであり、ＳｉやＧａＡｓと比較して２倍以上の飽和電子速度（Ｖｓａｔ）と、Ｓｉの約１０倍、ＧａＡｓの約７．５倍の絶縁破壊電界強度（Ｅｃ）を有する。半導体を用いた高周波・高出力増幅器の性能を比較する指標としてよく用いられるＶｓａｔ・Ｅｃ／２πで表されるＪｏｈｎｓｏｎ指数で比較すると、ＧａＮは、Ｓｉと比較して約２７倍、ＧａＡｓと比較しても約１５倍の大きさであり、これらのことからＧａＮは圧倒的な優位性を有する半導体であり、特に好ましく用いることができる。
【００１８】
これらの半導体は、単独でもよいし、半導体層１を領域ごとに区分して、各領域にこれらの何れか１以上の材料、またはこれらの何れか１以上に他の半導体材料が組み合わさったものを用いてもよい。Ｈｆ＋Ｌａフッ化物層２は、後述のように、バンドギャップが９．４ｅＶと広いので、様々な半導体材料の組み合わせ使用を可能にするポテンシャルをもつ。
【００１９】
半導体層１にはドーパントを添加して、ｎ型、ｐ型など所望の型の半導体層１とする。ドーパントはその半導体材料に対して通常用いられているものでよい。例えば、ＧａＮを用いてｎ型の半導体層１を形成するには、Ｇａが好んで用いられる。
【００２０】
Ｈｆ＋Ｌａフッ化物層２は、ハフニウムフッ化物とランタンフッ化物を含み、ランタンフッ化物に対するハフニウムフッ化物の体積比率が、０．３５以上０．６以下、好ましくは０．４以上０．６以下、さらに好ましくは０．５以上０．６以下である層または膜である。
ここで、Ｈｆ＋Ｌａフッ化物層２は、ハフニウムフッ化物とランタンフッ化物からなり、ランタンフッ化物に対するハフニウムフッ化物の体積比率が、０．３５以上０．６以下、好ましくは０．４以上０．６以下、さらに好ましくは０．５以上０．６以下である層または膜であることがさらにより好ましい。
また、ランタンフッ化物としてはＬａＦ３が好ましく、ハフニウムフッ化物としてはＨｆＦ４が好ましい。
【００２１】
また、Ｈｆ＋Ｌａフッ化物層２は、半導体層１との結晶格子整合性などの影響を受けにくく、安定した電気特性を得るという観点からアモルファス（非晶質絶縁膜）であることが好ましい。
【００２２】
ＬａＦ３およびＨｆＦ４のイオン半径は、各々約０．１２ｎｍ、０．０８ｎｍであり、両者のイオン半径には約５０％の差がある。一般に、イオン半径差が１５％より大きいと非晶質化が進みやすいので、Ｈｆ＋Ｌａフッ化物層２は、アモルファスになりやすい性質を有している。
【００２３】
実施例のところで述べるように、Ｈｆ＋Ｌａフッ化物層２をこのような構成にすることにより、広いバンドギャップ、高い価電子帯上端、高い実効誘電率、そして低い電流密度（低いリーク電流）を得ることができる。また、この構成では、Ｈｆ＋Ｌａフッ化物層２と半導体層１との界面に中間層を作りにくく、Ｈｆ＋Ｌａフッ化物層２の層内および界面に準位を生じにくい。このため、ゲート容量Ｃｏｘが比較的大きく、高電界用途、特にパワー半導体用途に適応するＭＩＳ型半導体装置を提供することが可能になる。
【００２４】
Ｈｆ＋Ｌａフッ化物層２は蒸着法により成膜することができる。また、スパッタリング法によって成膜することも可能である。
【００２５】
Ｈｆ＋Ｌａフッ化物層２を真空蒸着法により成膜する場合は、基板温度を室温（２３℃）以上４００℃以下とすることが好ましい。基板温度が室温を下回ると誘電率が低下する傾向にある。また、基板温度が４５０℃を超えると電気特性が劣化し、５００℃を超えるような温度になると半導体基板の表面ラフネスも肉眼でわかるほど大きくなって特性劣化が顕著になる。
【００２６】
Ｈｆ＋Ｌａフッ化物層２の成膜をスパッタリング法で行うと、スループットに優れ、また面内均一性を高めやすいことから好ましい。特に、ＲＦスパッタリング法はスループットを高めやすいので好ましい。ここで、スパッタリングガスとしてはアルゴン（Ａｒ）ガス、クリプトン（Ｋｒ）ガスなどの貴ガスを好んで用いることができる。
【００２７】
この際のスパッタリングターゲットとしては、ハフニウムおよびランタンフッ化物を含むスパッタリングターゲット、さらに好ましくはハフニウムおよびランタンフッ化物からなるスパッタリングターゲットを好んで用いることができる。
そして、そのスパッタリングターゲットにおけるランタンフッ化物に対するハフニウムフッ化物の体積比率は、０．３５以上０．６以下が好ましい。
なお、このスパッタリングターゲットは焼結法によって作製することができる。
このスパッタリングターゲットを用いると、取扱いが容易で、高い面内均一性をもつ所望のＨｆ＋Ｌａフッ化物層２を高いスループットで形成することが可能になる。
【００２８】
なお、Ｈｆに替えてＮｂ（ニオブ）としたＮｂＦ５とＬａＦ３からなる絶縁膜も検討したが、ＮｂＦ５は昇華温度が約１００℃であり、膜を形成するときの制御性は不十分であった。一方、ＨｆＦ４の昇華温度は約３５０℃であることから、Ｈｆ＋Ｌａフッ化物層２形成の制御性には特段の問題はない。
【００２９】
Ｈｆ＋Ｌａフッ化物層２の厚さは、１ｎｍ以上１００ｎｍ以下が好ましく、５ｎｍ以上１０ｎｍ以下がより好ましい。膜厚が５ｎｍを下回るとトンネルリーク電流が現れ始め、１ｎｍ以下でトンネル電流は顕著になる。膜厚が１００ｎｍを上回ると十分な静電容量Ｃｏｘを得るのが困難になる。
【００３０】
本発明の特徴の１つは、バッファー層を設けることなく半導体層１を構成する物質のＨｆ＋Ｌａフッ化物層２への拡散抑制、界面準位生成抑制（界面制御）が可能なことである。また、半導体層１とＨｆ＋Ｌａフッ化物層２が接する界面にこれら以外からなる層が形成されないことである。
図２は、ＧａＮ基板上にＨｆＦ４層（（ａ）の場合）およびＨｆ＋Ｌａフッ化物層（（ｂ）の場合）を真空蒸着法で形成したときの断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）写真である。真空蒸着時の基板温度は３００℃とし、ＴＥＭ装置としてはＪＥＭ−２１００Ｆ（ＪＥＯＬ製）を用いた。この結果から、ＧａＮ半導体上にＨｆ＋Ｌａフッ化物層が、ＨｆＦ４層と同様に、酸化や相互拡散などによる中間層を形成することなく直に形成されていることが分かる。
【００３１】
導電体層３は、金属あるいはドーパントが添加されたポリシリコンなどの導電膜からなる。金属としては、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タングステン（Ｗ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、タンタル（Ｔａ）などを挙げることができる。また、ＡｌＣｕ、ＣｕＮｉＦｅ、ＮｉＣｒなどの合金、ＷＳｉ、ＴｉＳｉなどのシリサイド、ＷＮ、ＴｉＮ、ＣｒＮ、ＴａＮなどの金属化合物も用いることができる。導電体層３は、このような材料の中から導電率、仕事関数、加工性などを適宜勘案して適当な材料を選択すればよい。なお、集積回路として本発明のＭＩＳ半導体装置を用いる場合は、インテグレーションとしての各種熱処理が加わることから、それらの熱処理も勘案した材料の拡散を考慮の上、材料を選択する。
【００３２】
次に、本発明のＭＩＳＦＥＴについて説明する。
【００３３】
本発明の第１のＭＩＳＦＥＴ（１０２）は、要部断面図である図３に示すように、半導体層１、Ｈｆ＋Ｌａフッ化物層にドレインおよびソース用のパターンが形成されたＨｆ＋Ｌａフッ化物層パターン２ａ、ゲート３ａ、ソース４ａおよびドレイン５ａからなる。
【００３４】
Ｈｆ＋Ｌａフッ化物層パターン２ａは、ランタンフッ化物に対するハフニウムフッ化物の体積比率が、０．３５以上０．６以下、好ましくは０．４以上０．６以下、さらに好ましくは０．５以上０．６以下からなる材料で構成される。
ここで、ランタンフッ化物としてはＬａＦ３が好ましく、ハフニウムフッ化物としてはＨｆＦ４が好ましい。
また、Ｈｆ＋Ｌａフッ化物層パターン２ａは、半導体層１との結晶格子整合性などの影響を受けにくく、安定した電気特性を得るという観点から、アモルファス（非晶質絶縁膜）状態の膜からなることが好ましい。
【００３５】
ゲート３ａ、ソース４ａおよびドレイン５ａは、金属、合金、金属化合物、シリサイド、ポリサイドまたはドーパントが添加されたポリシリコンなどの導電膜からなる。具体的には、上記導電体層３として例示した材料を挙げることができる。
【００３６】
Ｈｆ＋Ｌａフッ化物層を真空蒸着法で形成する場合の温度は、良好な電気特性を得る上で、室温（２３℃）以上４５０℃以下が好ましい。
また、Ｈｆ＋Ｌａフッ化物層を形成後でゲート３ａを構成する導電膜を形成する前に、窒素ガス（Ｎ２ガス）を用いた熱処理が行われることがＭＩＳＦＥＴの電気特性を改善する上で好ましい。その熱処理の条件としては、窒素ガスの圧力が１Ｐａ以上２０００ｈＰａ以下、温度が２００℃以上５００℃以下が好ましい。
さらに、ゲート３ａを構成する導電膜を形成後に、窒素ガスと水素ガス（Ｈ２ガス）の混合ガスを用いた熱処理が行われることがＭＩＳＦＥＴの電気特性を改善する上で好ましい。その熱処理の条件としては、窒素ガスと水素ガスの混合比率が窒素ガス１に対して水素ガスが体積比で１％以上５％以下、混合ガスの圧力が１Ｐａ以上２０００ｈＰａ以下、そして温度が２００℃以上５００℃以下が好ましい。
なお、熱処理は、ヒーターによる加熱炉、ランプによる加熱炉、ホットプレートなどのほか、レーザーアニール、フラッシュランプアニールなどによって行ってもよい。
【００３７】
本発明の第２のＭＩＳＦＥＴ（１０３）は、要部断面図である図４に示すように、半導体層１、Ｈｆ＋Ｌａフッ化物層１２ｂ、ゲート１３ｂ、ソース１４ｂ、ドレイン１５ｂおよびパターン化された層間膜２１ｂからなる。この構造では、ゲート１３ｂは埋め込み構造をとる。ここで、ゲート１３ｂ、ソース１４ｂおよびドレイン１５ｂは、第１のＭＩＳＦＥＴ（１０２）と同様に、金属、合金、金属化合物、シリサイド、ポリサイドまたはドーパントが添加されたポリシリコンなどの導電膜からなる。
【００３８】
第２のＭＩＳＦＥＴ（１０３）は、下記に示す工程により製造することができる。要部断面図を用いてその製造工程を説明した図５を参照しながら、その製造方法を説明する。
まず、半導体層１の上に層間膜２１を形成する（図５（ａ）参照）。層間膜２１としては、例えばプラズマＣＶＤ法によるＳｉＯｘなどの絶縁膜を挙げることができる。
次に、層間膜２１にゲートを作製するための開口をリソグラフィとドライエッチングにより形成し、層間膜パターン２１ａとする（図５（ｂ））。
その後、半導体基板１上にＨｆ＋Ｌａフッ化物層１２ａを成膜形成する（図５（ｃ））。この膜はコンフォーマルに被着されるのが好ましい。
次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）やエッチバックなどの方法により、層間膜パターン２１ａの上面上に形成されているランタンフッ化物層１２ａを除去して、層間膜パターン２１ａの開口部にのみ形成されているＨｆ＋Ｌａフッ化物層１２ｂを得る（図５（ｄ））。
しかる後、導電体膜１３ａを被着（図５（ｅ））し、引き続いてＣＭＰやエッチバックなどの方法により層間膜パターン２１ａの上面上に形成されている導電体膜１３ａを除去して、Ｈｆ＋Ｌａフッ化物層１２ｂが露出している溝部に導電体膜が埋め込まれた導電体膜パターンを形成し、その導電体膜パターンをゲート１３ｂとする（図５（ｆ））。
その後、リソグラフィとドライエッチングを用いて、層間膜パターン２１ａに開口部２２および２３を有する層間膜パターン２１ｂを形成する（図５（ｇ））。
そして、開口部２２および２３に導電体膜を埋め込んで、その導電体膜パターンをそれぞれソース１４ｂとドレイン１５ｂとして第２のＭＩＳＦＥＴ（１０３）とする（図５（ｈ））。
【００３９】
第２のＭＩＳＦＥＴの製造方法によれば、Ｈｆ＋Ｌａフッ化物層１２ｂの加工をＣＭＰやエッチバックで行っているので、半導体層へのダメージが少ないドライエッチングを行うことが容易ではないハフニウムフッ化物とランタンフッ化物よりなる膜（ＨＦ４とＬａＦ３からなる膜）においても電気的ダメージの少ないＭＩＳＦＥＴを得ることができる。
【００４０】
本発明の第３のＭＩＳＦＥＴ（１０３）は、要部断面図である図６に示すように、半導体層３１ａ、３１ｂ、３１ｃ、Ｈｆ＋Ｌａフッ化物層３２、ゲート３３、ソース３４、およびドレイン３５からなる。ここで、半導体層３１ａ、３１ｂ、３１ｃは異種の材料からなる半導体層であり、例えば、３１ａはＩｎＡｓからなるｎ型半導体、３１ｂはＧａＮからなるイントリンシック半導体、３１ｃはＧａＳｂからなるｐ型半導体を挙げることができる。
Ｈｆ＋Ｌａフッ化物層３２はバンドギャップが９．４ｅＶと広く、しかもその価電子帯上限（価電子帯上端）ＥＶＢＭと伝導体下端ＥＣＢＭの中に、上記の半導体材料を含め多くの半導体材料のＥＶＢＭとＥＣＢＭが納まるバンドアライメントを有する（図７参照）。このため、このようなバンドギャップの異なる複数からなる半導体に対してもＭＩＳ構造半導体装置のゲート絶縁膜として機能する。なお、ＧａＳｂ、ＧａＮ、ＩｎＡｓのバンドギャップは、それぞれ、０．７ｅＶ、３．４ｅＶおよび０．３６ｅＶであり、図７中のＥＣＮＬは電荷中性準位を表す。
【００４１】
ゲート３３はサイドウォールを利用した加工法で形成することができる。サイドウォール利用加工法とは、異方性ドライエッチングを行ったときの縦方向と横方向のエッチング速度差および側壁周辺でのエッチング速度差を利用した加工法で、側壁（サイドウォール）に沿って被加工物が残る加工法である。この加工法により、サイドウォール部にゲート（電極）を自己整合的に形成でき、ゲートとして重要な寸法精度も高いものとなる。ここで、形成されるゲートの寸法精度を高めるためには、このサイドウォールは垂直に形成されていることが好ましい。なお、サイドウォール利用加工法を適用するとゲート３３の上端部（肩の部分）は角が削れた形状になる。
【実施例】
【００４２】
以下、本発明のＭＩＳ半導体装置の特性を、キャパシタ特性によって調べた実施例について説明する。当然ながら、本発明はこのような特定の形式に限定されるものではなく、本発明の技術的範囲は特許請求の範囲により規定されるものである。【００４３】
（実施例１）
実施例１では、Ｈｆ＋Ｌａフッ化物層のバンドギャップ、価電子帯上端およびリーク電流特性の組成比依存性について評価した。
具体的には、ＨｆＦ４とＬａＦ３からなるＨｆ＋Ｌａフッ化物膜をその体積比率ｘを変えて形成し、その膜のバンドギャップ、価電子帯上端およびリーク電流特性を測定した。ここで、この膜を（ＨｆＦ４）ｘ（ＬａＦ３）１−ｘ（ｘは０から１の値）と記す。【００４４】
この評価においては、基板の影響を極力少なくすることを目的として、ＨｆＦ４とＬａＦ３からなる材料に対して安定で原子層レベルの平坦な表面が得られるＳｒＴｉＯ３基板を用いた。結晶面は（１００）である。ここで、導電性基板にする目的で、この基板には０．５ｗｔ％のＮｂをドープしてある。【００４５】
（ＨｆＦ４）ｘ（ＬａＦ３）１−ｘ膜は真空蒸着により形成した。その膜厚は５０ｎｍであり、真空度５×１０−８Ｐａ、基板温度１００℃で成膜した。形成された（ＨｆＦ４）ｘ（ＬａＦ３）１−ｘ膜の表面粗さは基板の表面粗さとほぼ同じであった。また、この膜の状態をＸＲＤ（Ｘ−ｒａｙ  ｄｉｆｆｒａｃｔｉｏｎ：Ｘ線回折、Ｄ８  Ｄｉｓｃｏｖｅｒ  Ｓｕｐｅｒ  Ｓｐｅｅｄ  ｗｉｔｈ  ＧＡＤＤＳ、ブルカーＡＸＳ製）で測定して、この膜がアモルファス（非晶質）膜であることを確認した。【００４６】
（ＨｆＦ４）ｘ（ＬａＦ３）１−ｘ膜の価電子帯上端ＥＶＢＭとその膜のバンドギャップＥｇをＳＰｒｉｎｇ−８においてＨＡＸＰＳ（Ｈａｒｄ  Ｘ−ｒａｙ  Ｐｈｏｔｏｅｒｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：硬Ｘ線電子分光法）を用いて調べた。その結果を図８に示す。ここで、同図中のバーはエラーバーを示す。【００４７】
価電子帯上端ＥＶＢＭは、６ｅＶ前後で推移し、特にＬａＦ３に対するＨｆＦ４の体積比率ｘが０．３５から０．６の範囲では６ｅＶを超えて極大値となる。一方、バンドギャップＥｇは、体積比率ｘが０以上０．６までは約９．５を維持しているが、０．６を超えると値がその小さくなり、体積比率ｘが０．８５で約８．７５とＨｆＦ４のバンドギャップＥｇとほぼ同じになる。したがって、広いバンドギャップＥｇを得るためには体積比率ｘを０．６以下とするのが好ましい。【００４８】
また、体積比率ｘが０．６以下では、バンドギャップＥｇが９を超える値を維持するとともに、価電子帯上端ＥＶＢＭのエネルギー位置も６ｅＶ前後で推移することから、半導体層としてＧａＮを用いた場合は、３ｅＶ程度の導電体下端のエネルギー差を維持できることが確認された。【００４９】
電流密度Ｊと実効誘電率εの測定結果を図９に示す。
実効誘電率εは、体積比率ｘが大きくなるほど、すなわちＨｆＦ４の占める比率が増えるほど単調に小さくなるが、体積比率ｘが０．６以下では約１２以上と比較的高い値となっている。ちなみに、Ｈｉｇｈ−ｋ膜として使用されているＨｆＯ２膜の実効誘電率εは１３−１８なので、体積比率ｘが０．６以下の（ＨｆＦ４）ｘ（ＬａＦ３）１−ｘ膜はＨｆＯ２膜と同程度の実効誘電率εを有しているといえる。【００５０】
電流密度Ｊは、体積比率ｘが０より増えるにともなって下がり、体積比率ｘが約０．５５で極小となった後、体積比率ｘの増加とともに増えるという特性を有する。
１０−６Ａ／ｃｍ２より低いレベルのリーク電流がパワー用途のＭＩＳ型半導体装置に求められるので、その観点からは、体積比率ｘは０．３５以上０．７以下が好ましい。
さらに、ＨｆＯ２膜並みの実効誘電率εと、パワー用途の電流密度（リーク電流）Ｊの両立という観点に立つと、体積比率ｘは０．３５以上０．６以下が求められ、よりリーク電流を下げるという観点からは、体積比率ｘは、０．４以上０．６以下が好ましく、０．５以上０．６以下がより好ましい。体積比率ｘが０．５以上０．６以下の場合には、リーク電流を１０−８Ａ／ｃｍ２のオーダーに収めることが可能になる。【００５１】
（ＨｆＦ４）ｘ（ＬａＦ３）１−ｘ膜をＳＰｒｉｎｇ−８でＨＡＸＰＳ分析行った結果を図１０に示す。同図には、結合エネルギーが９ｅＶ以下の状態をわかりやすくするために、その領域に関して信号強度を１０倍にした結果も合わせて載せている。
図１０に記載の複数の硬Ｘ線光電子分光特性図が、それぞれどの体積比率ｘに対応するかを一層明確にするため、図１１から１８に、各硬Ｘ線光電子分光特性図を単独で示した。
体積比率ｘが０．７１の場合には、結合エネルギーが２から５ｅＶの領域にギャップ内準位の増加が認められる。
体積比率ｘが０．６より大きなハフニウムフッ化物がリッチな領域では、バンドギャップは減少していたこと（図８）を合わせて鑑みると、体積比率ｘが０．６より大きい領域では、バンドを形成する電子構造がＨｆＦ４の構造が支配的になる過程で欠陥構造が生成されていると考えられる。
【産業上の利用可能性】
【００５２】
以上説明したように、本発明によれば、誘電率が比較的高く、かつ約９．４ｅＶというワイドバンドギャップをもった絶縁膜を、酸化層などの所望ではない中間層を形成することなく、半導体上に形成できる。その上で、パワー半導体にとって重要なリーク電流も少ない。
したがって、本発明により、ワイドバンドギャップＨｉｇｈ−ｋ絶縁膜をもち、界面などに準位が少なく、かつリーク電流の少ないＭＩＳ型半導体装置が提供される。
ＧａＮ等の広いバンドギャップをもつ半導体のもつ高電界対応の性能を引き出すことができるＭＩＳ型半導体装置が提供されるので、ロジック用途はもとより、低リーク電流が求められるパワー用途への適用が期待される。
また、この絶縁膜をゲート絶縁膜として用いたＭＩＳＦＥＴは、ゲート絶縁膜のバンドギャップが広いので、様々な半導体と組み合わせることができる汎用性を有する。
以上のことから、本発明のＭＩＳ型半導体装置は多くの産業分野で利用される可能性がある。
【符号の説明】
【００５３】
１：半導体層
２：Ｈｆ＋Ｌａフッ化物層
２ａ：Ｈｆ＋Ｌａフッ化物層パターン
３：導電体層
３ａ： ゲート
４ａ：ソース
５ａ：ドレイン
１２ａ：Ｈｆ＋Ｌａフッ化物層
１２ｂ：Ｈｆ＋Ｌａフッ化物層
１３ａ：導電体膜
１３ｂ： ゲート
１４ｂ：ソース
１５ｂ：ドレイン
２１：層間膜
２１ａ：層間膜パターン
２１ｂ：パターン化された層間膜
２２：開口部
２３：開口部
３１ａ：半導体（ＩｎＡｓ）
３１ｂ：半導体（ＧａＮ）
３１ｃ：半導体（ＧａＳｂ）
３２：Ｈｆ＋Ｌａフッ化物層
３３： ゲート
３４：ソース
３５：ドレイン
１０１：ＭＩＳ構造
１０２：ＭＩＳＦＥＴ
１０３：ＭＩＳＦＥＴ
１０４：ＭＩＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【国際調査報告】
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