(57)【要約】  過渡電圧抑制素子は、複数の過渡電圧抑制回路部が配線部で接続されることで構成される過渡電圧抑制回路を備える。複数の過渡電圧抑制回路部は、それぞれツェナーダイオードと第１ダイオードとの直列接続回路を有する複数の第１過渡電圧抑制回路部と、それぞれ第２ダイオードを有する複数の第２過渡電圧抑制回路部とで構成される。そして、第１過渡電圧抑制回路部と第２過渡電圧抑制回路部とは互いに補間する関係で、分散配置される。また、第１過渡電圧抑制回路部は少なくとも一部が対称配置され、第２過渡電圧抑制回路部は少なくとも一部が対称配置される。
2019142394.tif 000002
【特許請求の範囲】
【請求項１】
過渡電圧抑制回路部、配線部および外部接続端子が形成された半導体基板を有し、前記過渡電圧抑制回路部と前記配線部とによって過渡電圧抑制回路が構成された過渡電圧抑制素子であって、
前記外部接続端子は、前記半導体基板の主面に沿って配置された３つ以上の端子であり、
前記過渡電圧抑制回路部は、それぞれツェナーダイオードと第１ダイオードとの直列接続回路を有する複数の第１過渡電圧抑制回路部と、それぞれ第２ダイオードを有する複数の第２過渡電圧抑制回路部とを有し、
前記半導体基板の主面に垂直な方向から平面視して、前記複数の第１過渡電圧抑制回路部が前記複数の第２過渡電圧抑制回路部のうち少なくとも１つの前記第２過渡電圧抑制回路部を挟み、且つ前記複数の第２過渡電圧抑制回路部が前記複数の第１過渡電圧抑制回路部のうち少なくとも１つの前記第１過渡電圧抑制回路部を挟むように、前記複数の第１過渡電圧抑制回路部と前記複数の第２過渡電圧抑制回路部とが配置されており、
前記半導体基板の主面に垂直な方向から平面視して、前記複数の第１過渡電圧抑制回路部は少なくとも一部が対称配置されていて、前記複数の第２過渡電圧抑制回路部は少なくとも一部が対称配置されている、
過渡電圧抑制素子。
【請求項２】
前記半導体基板の主面に垂直な方向から平面視して、前記複数の第１過渡電圧抑制回路部は少なくとも一部が基準線を中心に線対称に配置されていて、前記第２過渡電圧抑制回路部は少なくとも一部が前記基準線を中心に線対称に配置されており、
前記外部接続端子の少なくとも１つは、前記半導体基板の主面に垂直な方向から視て、前記基準線上に配置されている、
請求項１に記載の過渡電圧抑制素子。
【請求項３】
前記外部接続端子のうち、前記基準線上に設けられている外部接続端子はグランドに直接接続される、
請求項２に記載の過渡電圧抑制素子。
【請求項４】
前記複数の第１過渡電圧抑制回路部および前記複数の第２過渡電圧抑制回路部は、前記半導体基板の主面に垂直な方向に電流経路が生じるように形成されている、
請求項１から３のいずれかに記載の過渡電圧抑制素子。
【請求項５】
前記複数の第１過渡電圧抑制回路部は、四角形の四つの頂点と、前記四角形の内部とにそれぞれ配置され、前記複数の第２過渡電圧抑制回路部は、前記四つの頂点のうち隣接する頂点の間にそれぞれ配置された、
請求項１から４のいずれかに記載の過渡電圧抑制素子。
【請求項６】
前記半導体基板は互いに対向する第１辺および第２辺を有し、
前記外部接続端子は、第１外部接続端子、第２外部接続端子および第３外部接続端子を有し、
前記第１外部接続端子は前記半導体基板の第１辺の近傍に配置され、前記第２外部接続端子は前記半導体基板の第２辺の近傍に配置され、前記第１外部接続端子と前記第２外部接続端子との間に前記第３外部接続端子が配置され、
前記第１外部接続端子と前記第２外部接続端子とは前記配線部を介して接続され、
前記第１外部接続端子と前記第３外部接続端子との間、および前記第２外部接続端子と前記第３外部接続端子との間に前記過渡電圧抑制回路がそれぞれ接続され、
前記第１外部接続端子および前記第２外部接続端子は信号ラインにそれぞれ接続され、前記第３外部接続端子はグランドに接続される、
請求項１から５のいずれかに記載の過渡電圧抑制素子。
【請求項７】
前記半導体基板は互いに対向する第１辺および第２辺を有し、
前記外部接続端子は、第１外部接続端子、第２外部接続端子および第３外部接続端子を有し、
前記第１外部接続端子は前記半導体基板の第１辺の近傍に配置され、前記第２外部接続端子は前記半導体基板の第２辺の近傍に配置され、前記第１外部接続端子と前記第２外部接続端子との間に前記第３外部接続端子が配置され、
前記過渡電圧抑制回路は第１の過渡電圧抑制回路と第２の過渡電圧抑制回路とを含み、
前記第１外部接続端子と前記第３外部接続端子との間に前記第１の過渡電圧抑制回路が接続され、
前記第２外部接続端子と前記第３外部接続端子との間に前記第２の過渡電圧抑制回路が接続され、
前記第１外部接続端子は第１信号ラインに接続され、前記第２外部接続端子は第２信号ラインに接続され、前記第３外部接続端子はグランドに接続される、
請求項１から５のいずれかに記載の過渡電圧抑制素子。
【請求項８】
前記複数の第１過渡電圧抑制回路部のうち、少なくとも一つの第１過渡電圧抑制回路は前記外部接続端子に接続されていない、
請求項１から７のいずれかに記載の過渡電圧抑制素子。
【請求項９】
前記複数の第２過渡電圧抑制回路部のうち、少なくとも一つの第２過渡電圧抑制回路は前記外部接続端子に接続されていない、
請求項１から８のいずれかに記載の過渡電圧抑制素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路を静電気放電などによる過渡電圧から保護する過渡電圧抑制素子に関する。
【背景技術】
【０００２】
特許文献１には、二つの外部接続端子を有する、双方向型の過渡電圧抑制素子が示されている。【０００３】
特許文献１に記載の過渡電圧抑制素子は、過渡電圧抑制回路部、配線部、および外部接続端子が形成された半導体基板を有し、半導体基板の対向する２辺に沿ってそれぞれ外部接続端子が形成されたCSP型（Chip Size Package）の過渡電圧抑制素子である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−１６７８７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に示されているCSP型の過渡電圧抑制素子は、半導体基板の平面視において、二つの外部接続端子の間に過渡電圧抑制回路部が形成されている。ここで、CSP型の過渡電圧抑制素子は、半導体基板を外部接続端子の総面積より小さくできない。つまり、半導体基板は、少なくとも外部接続端子の総面積より大きくする必要がある。一方、端子間の容量が例えば0.5pF以下の低容量の過渡電圧抑制素子をCSP型で構成する場合、過渡電圧抑制回路部は、半導体基板上の非常に小さな領域に形成される。すなわち、半導体基板の面積に対して、相対的に非常に小さな領域に過渡電圧抑制回路部が形成されることになる。【０００６】
したがって、半導体基板の面積が有効に利用されていないという問題があった。また、過渡電圧抑制特性や高周波特性の異なる多種の過渡電圧抑制素子を商品化する際、それら特性に応じて個別に過渡電圧抑制素子を設計し、製造する必要があったため、低コスト化が困難であるという問題があった。【０００７】
そこで、本発明の目的は、半導体基板の面積を有効に利用して、過渡電圧抑制特性や高周波特性の異なる多種の過渡電圧抑制素子を低コストで構成できるようにした過渡電圧抑制素子を提供することにある。
【課題を解決するための手段】
【０００８】
（１）本発明の過渡電圧抑制素子は、過渡電圧抑制回路部、配線部および外部接続端子が形成された半導体基板を有し、過渡電圧抑制回路部と配線部とによって過渡電圧抑制回路が構成された過渡電圧抑制素子である。外部接続端子は、半導体基板の主面に沿って配置された３つ以上の端子である。過渡電圧抑制回路部は、それぞれツェナーダイオードと第１ダイオードとの直列接続回路を有する複数の第１過渡電圧抑制回路部と、それぞれ第２ダイオードを有する複数の第２過渡電圧抑制回路部とを有する。そして、半導体基板の主面に垂直な方向から平面視して、複数の第１過渡電圧抑制回路部が複数の第２過渡電圧抑制回路部のうち少なくとも１つの第２過渡電圧抑制回路部を挟み、且つ複数の第２過渡電圧抑制回路部が複数の第１過渡電圧抑制回路部のうち少なくとも１つの第１過渡電圧抑制回路部を挟むように、複数の第１過渡電圧抑制回路部と複数の第２過渡電圧抑制回路部とが配置される。また、半導体基板の主面に垂直な方向から平面視して、複数の第１過渡電圧抑制回路部は少なくとも一部が対称配置されていて、複数の第２過渡電圧抑制回路部は少なくとも一部が対称配置されている。【０００９】
上記構成によれば、複数の第１過渡電圧抑制回路部と、複数の第２過渡電圧抑制回路部とを備えることで、例えば複数チャンネルの過渡電圧抑制回路部を構成できる。また、複数の第１過渡電圧抑制回路部と、複数の第２過渡電圧抑制回路部とを用い、配線部の接続構造を選ぶことで、例えば過渡電圧抑制特性や高周波特性の異なる過渡電圧抑制素子が構成できる。【００１０】
また、上記構成によれば、配線部も対称にできるので、配線部の寄生成分（寄生インダクタンスまたは寄生容量）の影響は、外部接続端子間またはチャンネル間で等しくできる。そのため、回路基板への実装状態での外部接続端子の向きが異なっても、高周波特性を等しくできる。また、複数チャンネル分の過渡電圧抑制回路が構成される場合に、チャンネル間での高周波特性を等しくできる。【００１１】
（２）半導体基板の主面に垂直な方向から平面視して、複数の第１過渡電圧抑制回路部は少なくとも一部が基準線を中心に線対称に配置されていて、第２過渡電圧抑制回路部は少なくとも一部が基準線を中心に線対称に配置されており、外部接続端子の少なくとも１つは、半導体基板の主面に垂直な方向から視て、上記対称配置の基準線上に配置されていることが好ましい。この構造によれば、基準線上に配置されている外部接続端子に接続される配線部の配線の経路長を等しくしやすく、そのことで、配線部の寄生成分（寄生インダクタンスまたは寄生容量）のばらつきをより小さくできる。そのため、回路基板への実装状態での外部接続端子の向きが異なっても、高周波特性をより等しくできる。また、複数チャンネル分の過渡電圧抑制回路が構成される場合に、チャンネル間での高周波特性をより等しくできる。【００１２】
（３）外部接続端子のうち、上記基準線上に設けられている外部接続端子はグランドに直接接続されることが好ましい。この構造によれば、共通の導体であるグランドに接続される外部接続端子が過渡電圧抑制素子の中央に配置されることになるので、複数の過渡電圧抑制回路部を容易に対称配置できる。【００１３】
（４）複数の第１過渡電圧抑制回路部および複数の第２過渡電圧抑制回路部は、半導体基板の主面に垂直な方向に電流経路が生じるように形成されていることが好ましい。この構造によれば、第１過渡電圧抑制回路部および第２過渡電圧抑制回路部の平面積をそれぞれ小さくでき、半導体基板の限られた面積内に多数の第１過渡電圧抑制回路部および第２過渡電圧抑制回路部を配置できる。【００１４】
（５）複数の第１過渡電圧抑制回路部は、四角形の四つの頂点と、この四角形の内部とにそれぞれ配置され、複数の第２過渡電圧抑制回路部は、上記四つの頂点のうち隣接する頂点の間にそれぞれ配置されることが好ましい。この構造によれば、複数の第１過渡電圧抑制回路部と複数の第２過渡電圧抑制回路部とが互いに近接配置されるので、配線部の配線を長く引き回すことなく、複数の第１過渡電圧抑制回路部と複数の第２過渡電圧抑制回路部とを備える過渡電圧抑制回路部が構成できる。【００１５】
（６）例えば、前記半導体基板は互いに対向する第１辺および第２辺を有し、外部接続端子は、第１外部接続端子、第２外部接続端子および第３外部接続端子を有し、第１外部接続端子は半導体基板の第１辺の近傍に配置され、第２外部接続端子は半導体基板の第２辺の近傍に配置され、第１外部接続端子と第２外部接続端子との間に第３外部接続端子が配置される。そして、第１外部接続端子と第２外部接続端子とは配線部を介して接続され、第１外部接続端子と第３外部接続端子との間、および第２外部接続端子と第３外部接続端子との間に過渡電圧抑制回路がそれぞれ接続される。ここで、第１外部接続端子および第２外部接続端子は信号ラインにそれぞれ接続され、第３外部接続端子はグランドに接続される。【００１６】
上記構成により、回路基板上のグランドを跨いで信号ラインを繋ぐとともに、この信号ラインとグランドとの間に過渡電圧抑制回路が接続される。【００１７】
（７）例えば、半導体基板は互いに対向する第１辺および第２辺を有し、外部接続端子は、第１外部接続端子、第２外部接続端子および第３外部接続端子を有し、第１外部接続端子は半導体基板の第１辺の近傍に配置され、第２外部接続端子は半導体基板の第２辺の近傍に配置され、第１外部接続端子と第２外部接続端子との間に第３外部接続端子が配置される。過渡電圧抑制回路は第１の過渡電圧抑制回路と第２の過渡電圧抑制回路とを含む。そして、第１外部接続端子と第３外部接続端子との間に第１の過渡電圧抑制回路が接続され、第２外部接続端子と第３外部接続端子との間に第２の過渡電圧抑制回路が接続される。ここで、第１外部接続端子は第１信号ラインに接続され、第２外部接続端子は第２信号ラインに接続され、第３外部接続端子はグランドに接続される。【００１８】
上記構成により、回路基板上のグランドを跨いで、二つの信号ラインとグランドとの間に過渡電圧抑制回路がそれぞれ接続される。【００１９】
（８）複数の第１過渡電圧抑制回路部のうち、少なくとも一つの第１過渡電圧抑制回路部は外部接続端子に接続されていない構造であってもよい。この構造によれば、必要な第１過渡電圧抑制回路部を選択的に用いて、過渡電圧抑制回路のチャンネル数を設定できる。また、過渡電圧抑制特性や高周波特性の異なる多種の過渡電圧抑制素子を低コストで商品化できる。【００２０】
（９）複数の第２過渡電圧抑制回路部のうち、少なくとも一つの第２過渡電圧抑制回路部は外部接続端子に接続されていない構造であってもよい。この構造によっても、必要な第２過渡電圧抑制回路部を選択的に用いて、過渡電圧抑制回路のチャンネル数を設定できる。また、過渡電圧抑制特性や高周波特性の異なる多種の過渡電圧抑制素子を低コストで商品化できる。
【発明の効果】
【００２１】
本発明によれば、半導体基板の面積を有効に利用して、過渡電圧抑制特性や高周波特性の異なる多種の過渡電圧抑制素子を低コストで商品化できるようにした過渡電圧抑制素子が得られる。
【図面の簡単な説明】
【００２２】
【図１】図１は第１の実施形態に係る過渡電圧抑制素子の過渡電圧抑制回路部を示す平面図である。
【図２】図２（Ａ）は第１過渡電圧抑制回路部の構造を示す平面図であり、図２（Ｂ）はその断面図であり、図２（Ｃ）はその回路図である。
【図３】図３（Ａ）は第２過渡電圧抑制回路部の構造を示す平面図であり、図３（Ｂ）はその断面図であり、図３（Ｃ）はその回路図である。
【図４】図４は、第１過渡電圧抑制回路部と第２過渡電圧抑制回路部とを並列接続するための第１配線部の構成を示す平面図である。
【図５】図５は、第１過渡電圧抑制回路部ＳＣ１０と第２過渡電圧抑制回路部ＳＣ２１４１とを通る位置での部分断面図である。
【図６】図６（Ａ）、図６（Ｂ）、図６（Ｃ）、図６（Ｄ）、図６（Ｅ）、図６（Ｆ）、図６（Ｇ）は、過渡電圧抑制素子の半導体基板上の各層における各パターンを示す平面図である。
【図７】図７は過渡電圧抑制素子の所定位置での断面図である。
【図８】図８は第１の本実施形態の過渡電圧抑制素子の回路図である。
【図９】図９は、回路基板への過渡電圧抑制素子１０１の実装状態を示す図である。
【図１０】図１０（Ａ）、図１０（Ｂ）、図１０（Ｃ）は第２の実施形態の比較例としての過渡電圧抑制素子１０１について示す図である。
【図１１】図１１（Ａ）、図１１（Ｂ）、図１１（Ｃ）は第２の実施形態に係る過渡電圧抑制素子１０２について示す図である。
【図１２】図１２は二つの過渡電圧抑制素子１０２を差動線路に適用する場合の回路基板への実装状態を示す図である。
【図１３】図１３（Ａ）は第３の実施形態の過渡電圧抑制素子１０３において、複数の過渡電圧抑制素子を接続する第１配線部のパターンを示す平面図である。図１３（Ｂ）は第３の実施形態の過渡電圧抑制素子１０３の回路図である。
【図１４】図１４は第４の実施形態に係る過渡電圧抑制素子１０４の第１配線部構成を示す平面図である。
【図１５】図１５（Ａ）、図１５（Ｂ）、図１５（Ｃ）、図１５（Ｄ）、図１５（Ｅ）、図１５（Ｆ）、図１５（Ｇ）は過渡電圧抑制素子の半導体基板上の各層における各パターンを示す平面図である。
【図１６】図１６は過渡電圧抑制素子１０４の回路図である。
【図１７】図１７は、回路基板への過渡電圧抑制素子１０４の実装状態を示す図である。
【図１８】図１８は第５の実施形態に係る過渡電圧抑制素子の、複数の過渡電圧抑制回路部の形状および配置を示す平面図である。
【発明を実施するための形態】
【００２３】
以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。要点の説明または理解の容易性を考慮して、便宜上実施形態を分けて示すが、異なる実施形態で示した構成の部分的な置換または組み合わせは可能である。第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
【００２４】
《第１の実施形態》
図１は第１の実施形態に係る過渡電圧抑制素子の過渡電圧抑制回路部を示す平面図である。
【００２５】
図１において、“ＳＣ”で始まる符号を付した箇所はそれぞれ過渡電圧抑制回路部である。このように、半導体基板１に複数の過渡電圧抑制回路部が形成されている。半導体基板１には、過渡電圧抑制回路部以外に配線部および外部接続端子が形成されるが、それらについては後に示す。
【００２６】
図１において、“ＳＣ１”で始まる符号を付した箇所はそれぞれ第１過渡電圧抑制回路部であり、“ＳＣ２”で始まる符号を付した箇所はそれぞれ第２過渡電圧抑制回路部である。第１過渡電圧抑制回路部は、それぞれツェナーダイオードと第１ダイオードとの直列接続回路を有する。また、第２過渡電圧抑制回路部はそれぞれ第２ダイオードで構成される。
【００２７】
本実施形態の過渡電圧抑制素子は、複数の第１過渡電圧抑制回路部のうち、第１過渡電圧抑制回路部ＳＣ１１，ＳＣ１２，ＳＣ１３，ＳＣ１４は、これら４つの第１過渡電圧抑制回路部を結んでできる仮想的な四角形の内部（好ましくは四角形の中心）に、第１過渡電圧抑制回路部ＳＣ１０が配置されている。なお、この配置関係は、第１過渡電圧抑制回路部ＳＣ１１，ＳＣ１３を通る第１の直線と、第１過渡電圧抑制回路部ＳＣ１２，ＳＣ１４を通る第２の直線が交点を形成し、この交点または交点の近傍に第１過渡電圧抑制回路部ＳＣ１０が配置されていると言い換えることもできる。第１過渡電圧抑制回路部ＳＣ１０は、第１過渡電圧抑制回路部ＳＣ１１，ＳＣ１２，ＳＣ１３，ＳＣ１４に比べて、半導体基板１の主面に垂直な方向から平面視した場合の面積が２倍である。
【００２８】
本実施形態の過渡電圧抑制素子は、半導体基板１の主面に垂直な方向から平面視して、第１過渡電圧抑制回路部が第２過渡電圧抑制回路部を挟む箇所があり、且つ第２過渡電圧抑制回路部が第１過渡電圧抑制回路部を挟む箇所がある。このような関係で、複数の第１過渡電圧抑制回路部と複数の第２過渡電圧抑制回路部とが配置されている。具体的には次のとおりである。
【００２９】
先ず、第２過渡電圧抑制回路部ＳＣ２１１，ＳＣ２１２，ＳＣ２２１，ＳＣ２２２は第１過渡電圧抑制回路部ＳＣ１１と第１過渡電圧抑制回路部ＳＣ１２とで挟まれている。同様に、第２過渡電圧抑制回路部ＳＣ２３１，ＳＣ２３２，ＳＣ２４１，ＳＣ２４２は第１過渡電圧抑制回路部ＳＣ１３と第１過渡電圧抑制回路部ＳＣ１４とで挟まれている。
【００３０】
また、第２過渡電圧抑制回路部ＳＣ２１４１，ＳＣ２１４２は第１過渡電圧抑制回路部ＳＣ１１と第１過渡電圧抑制回路部ＳＣ１４とで挟まれている。同様に、第２過渡電圧抑制回路部ＳＣ２２３１，ＳＣ２２３２は第１過渡電圧抑制回路部ＳＣ１２と第１過渡電圧抑制回路部ＳＣ１３とで挟まれている。
【００３１】
また、第１過渡電圧抑制回路部ＳＣ１０は第２過渡電圧抑制回路部ＳＣ２１１，ＳＣ２２１と第２過渡電圧抑制回路部ＳＣ２３１，ＳＣ２４１とで挟まれている。また、第１過渡電圧抑制回路部ＳＣ１０は第２過渡電圧抑制回路部ＳＣ２１４１、と第２過渡電圧抑制回路部ＳＣ２２３１とで挟まれている。
【００３２】
ここで、第１過渡電圧抑制回路部ＳＣ１１，ＳＣ１３を通る第１の直線と、第１過渡電圧抑制回路部ＳＣ１２，ＳＣ１４を通る第２の直線とにより、半導体基板１上の領域を４つに分割した場合、４つの領域にそれぞれ少なくとも１つ以上の第２過渡電圧抑制回路部が配置されていることが好ましい。
【００３３】
上述の、第１過渡電圧抑制回路部と第２過渡電圧抑制回路部の位置関係は、第１過渡電圧抑制回路部と第２過渡電圧抑制回路部とが、互いに補間する関係で分散配置されている、ということもできる。
【００３４】
本実施形態の過渡電圧抑制素子は、半導体基板１の主面に垂直な方向から平面視して、第１過渡電圧抑制回路部は対称配置されていて、第２過渡電圧抑制回路部は対称配置されている。具体的には次のとおりである。
【００３５】
先ず、半導体基板１の主面に垂直な方向から平面視して、第１過渡電圧抑制回路部ＳＣ１１，ＳＣ１２は基準線ＳＬＹに対して線対称に配置されている。同様に、第１過渡電圧抑制回路部ＳＣ１３，ＳＣ１４は基準線ＳＬＹに対して線対称に配置されている。また、第１過渡電圧抑制回路部ＳＣ１１，ＳＣ１４は基準線ＳＬＸに対して線対称に配置されている。同様に、第１過渡電圧抑制回路部ＳＣ１２，ＳＣ１３は基準線ＳＬＸに対して線対称に配置されている。
【００３６】
また、第２過渡電圧抑制回路部ＳＣ２１１，ＳＣ２１２，ＳＣ２１３，ＳＣ２４１，ＳＣ２４２，ＳＣ２４３，ＳＣ２１４１，ＳＣ２１４２と、第２過渡電圧抑制回路部ＳＣ２２１，ＳＣ２２２，ＳＣ２２３，ＳＣ２３１，ＳＣ２３２，ＳＣ２３３，ＳＣ２２３１，ＳＣ２２３２とは、基準線ＳＬＹに対して線対称に配置されている。同様に、第２過渡電圧抑制回路部ＳＣ２１１，ＳＣ２１２，ＳＣ２１３，ＳＣ２２１，ＳＣ２２２，ＳＣ２２３と、第２過渡電圧抑制回路部ＳＣ２４１，ＳＣ２４２，ＳＣ２４３，ＳＣ２３１，ＳＣ２３２，ＳＣ２３３とは、基準線ＳＬＸに対して線対称に配置されている。
【００３７】
基準線ＳＬＹ，ＳＬＸは複数の過渡電圧抑制回路部形成領域の中心を通る直線である。
【００３８】
なお、図１に示した例では、全ての第１過渡電圧抑制回路部と全ての第２過渡電圧抑制回路部とが、半導体基板１の主面に垂直な方向から平面視して対称配置されているが、第１過渡電圧抑制回路部の少なくとも一部が対称配置されていてもよい。同様に、第２過渡電圧抑制回路部の少なくとも一部が対称配置されていてもよい。
【００３９】
ここで、「少なくとも一部が対称配置」の第１の意味は、「複数個の過渡電圧抑制回路部（例えば１０個）のうち一部の回路部（例えば８個）が対称に配置されている」ということである。また、この「少なくとも一部が対称配置」の第２の意味は、「一対の過渡電圧抑制回路部（１個の過渡電圧抑制回路部と、それに対を成す別の過渡電圧抑制回路部と）が、対称な部分と、対称でない部分とを含む」ということである。
【００４０】
また、「対称配置」とは、必ずしも厳密な意味で対称に配置されていることを意味するものではない。例えば、半導体基板１の主面に垂直な方向から平面視して、第１過渡電圧抑制回路部ＳＣ１１を基準線ＳＬＹに対して線対称となる位置に移動させた場合、ＳＣ１２と一部が重なりあうような配置関係であっても、第１過渡電圧抑制回路部ＳＣ１１と第１過渡電圧抑制回路部ＳＣ１２は対称配置されているといえる。
【００４１】
また、「対称配置」とは、基準線ＳＬＹ，ＳＬＸ等の基準線に対して線対称となる配置関係のみならず、基準点に対して点対称となる配置関係を意味していてもよい。例えば図１において、基準線ＳＬＸと基準線ＳＬＹとの交点を基準点と見なせば、第１過渡電圧抑制回路部ＳＣ１１と、第１過渡電圧抑制回路部ＳＣ１３とは点対称の関係にある。同様に、第１過渡電圧抑制回路部ＳＣ１２と、第１過渡電圧抑制回路部ＳＣ１４とは点対称の関係にある。
【００４２】
また、「対称配置」とは、基準点に対して点対称となる配置関係だけでなく、基準点を回転中心として回転対称の関係であることを意味していてもよい。例えば図１において、基準線ＳＬＸと基準線ＳＬＹとの交点を基準点と見なせば、第１過渡電圧抑制回路部ＳＣ１１と、第１過渡電圧抑制回路部ＳＣ１２とは略９０度回転対称の関係にある。また、第１過渡電圧抑制回路部ＳＣ１１と、第１過渡電圧抑制回路部ＳＣ１４とは略９０度回転対称の関係にある。同様に、第１過渡電圧抑制回路部ＳＣ１３と、第１過渡電圧抑制回路部ＳＣ１４とは略９０度回転対称の関係にある。また、第１過渡電圧抑制回路部ＳＣ１３と、第１過渡電圧抑制回路部ＳＣ１２とは略９０度回転対称の関係にある。
【００４３】
図２（Ａ）は第１過渡電圧抑制回路部の構造を示す平面図であり、図２（Ｂ）はその断面図であり、図２（Ｃ）はその回路図である。
【００４４】
第１過渡電圧抑制回路部において、Ｓｉ−Ｐ型半導体基板１の表面にＮ型エピタキシャル層N-EPI1，N-EPI2が形成されていて、このＮ型エピタキシャル層N-EPI1にＮ型領域が形成されていて、Ｎ型エピタキシャル層N-EPI2にＰ型領域が形成されている。これらの層は、先ず、Ｐ型半導体基板表面に第１のＮ型エピタキシャル層N-EPI1を成膜し、この層にＮ型拡散領域を形成し、次に、第２のＮ型エピタキシャル層N-EPI2を成膜し、この層にＰ型拡散領域を形成する、という工程で形成される。
【００４５】
図２（Ｂ）において、Ｐ型半導体基板１とＮ型拡散領域とで（その界面で）ツェナーダイオードＺＤが構成され、第２Ｎ型エピタキシャル層N-EPI2とＰ型拡散領域とで（第２Ｎ型エピタキシャル層N-EPI2とＰ型拡散領域との界面で）第１ダイオードＨＳＤが構成される。
【００４６】
このように、第１過渡電圧抑制回路部は、ツェナーダイオードＺＤと第１ダイオードＨＳＤとの直列接続回路で構成される。また、第１過渡電圧抑制回路部は、半導体基板の主面に垂直な方向に電流経路が生じるように形成されている。第１過渡電圧抑制回路部の周囲はトレンチＴＲで他の領域から隔離されている。
【００４７】
図３（Ａ）は第２過渡電圧抑制回路部の構造を示す平面図であり、図３（Ｂ）はその断面図であり、図３（Ｃ）はその回路図である。
【００４８】
第２過渡電圧抑制回路部において、Ｐ型半導体基板１の表面にＮ型エピタキシャル層N-EPI1，N-EPI2が形成されていて、Ｎ型エピタキシャル層N-EPI2にＮ型領域が形成されている。これらの層は、先ず、Ｐ型半導体基板１の表面に第１のＮ型エピタキシャル層N-EPI1を成膜し、次に、第２のＮ型エピタキシャル層N-EPI2を成膜し、この第２のＮ型エピタキシャル層N-EPI2にＮ型拡散領域を形成する、という手順で形成される。
【００４９】
図３（Ｂ）において、Ｐ型半導体基板１とＮ型エピタキシャル層N-EPI1とで（その界面で）第２ダイオードＬＳＤが構成される。
【００５０】
このように、第２過渡電圧抑制回路部は、第２ダイオードＬＳＤで構成される。また、第２過渡電圧抑制回路部は、半導体基板の主面に垂直な方向に電流経路が生じるように形成されている。第２過渡電圧抑制回路部の周囲はトレンチＴＲで他の領域から隔離されている。
【００５１】
なお、本発明において「ツェナーダイオード」は、ＰＮ接合領域に逆バイアス電圧が印加されて、そのツェナー効果を利用するダイオードである。また、「第１ダイオード」、「第２ダイオード」は、ＰＮ接合領域に順バイアスまたは逆バイアスの電圧が印加されてその整流作用を利用するダイオードである。
【００５２】
図４は、第１過渡電圧抑制回路部と第２過渡電圧抑制回路部とを並列接続するための第１配線部の構成を示す平面図である。図５は、第１過渡電圧抑制回路部ＳＣ１０と第２過渡電圧抑制回路部ＳＣ２１４１とを通る位置（図４において一点鎖線で示す位置）での部分断面図である。
【００５３】
この例では、第１過渡電圧抑制回路部ＳＣ１０の第１ダイオードのアノードと、第２過渡電圧抑制回路部ＳＣ２１４１，ＳＣ２２３１の第２ダイオードのカソードとが、第１配線部ＷＰ１０によって接続されている。また、第１過渡電圧抑制回路部ＳＣ１２の第１ダイオードのアノードと、第２過渡電圧抑制回路部ＳＣ２２１の第２ダイオードのカソードとが、第１配線部ＷＰ１１によって接続されている。同様に、第１過渡電圧抑制回路部ＳＣ１４の第１ダイオードのアノードと、第２過渡電圧抑制回路部ＳＣ２４１の第２ダイオードのカソードとが、第１配線部ＷＰ１２によって接続されている。
【００５４】
第１配線部ＷＰ１０，ＷＰ１１，ＷＰ１２は、複数の過渡電圧抑制回路部形成領域の中心を中心とする点対称の形状（１８０度回転対称形）である。
【００５５】
この構造により、一つの第１過渡電圧抑制回路部と二つの第２過渡電圧抑制回路部との並列接続回路一組と、一つの第１過渡電圧抑制回路部と一つの第２過渡電圧抑制回路部との並列接続回路二組が構成される。
【００５６】
図４に示す第１過渡電圧抑制回路部ＳＣ１０，ＳＣ１２，ＳＣ１４と第２過渡電圧抑制回路部ＳＣ２１４１，ＳＣ２２３１，ＳＣ２２１，ＳＣ２４１以外の第１過渡電圧抑制回路部および第２過渡電圧抑制回路部は外部接続端子に接続されない、つまり、それらは不使用の回路部である。
【００５７】
図６（Ａ）、図６（Ｂ）、図６（Ｃ）、図６（Ｄ）、図６（Ｅ）、図６（Ｆ）、図６（Ｇ）は、過渡電圧抑制素子の半導体基板上の各層における各パターンを示す平面図である。図７は過渡電圧抑制素子の所定位置での断面図を簡略的に示したものである。より詳細には、次に述べるとおりである。
【００５８】
図６（Ａ）は、半導体基板１に、第１過渡電圧抑制回路部ＳＣ１０，ＳＣ１２，ＳＣ１４を含む複数の第１過渡電圧抑制回路部と、第２過渡電圧抑制回路部ＳＣ２２１，ＳＣ２４１，ＳＣ２１４１，ＳＣ２２３１を含む複数の第２過渡電圧抑制回路部を形成した状態を示す。図７においては、これら回路部の一つを代表して回路部“ＳＣ”として表している。
【００５９】
図６（Ｂ）は、図６（Ａ）に示した回路形成部の上部に第１絶縁膜ＩＦ１を形成し、その後、第１絶縁膜ＩＦ１にビア形成用の開口ＡＰ１を形成した状態を示す。
【００６０】
図６（Ｃ）は、図６（Ｂ）に示した第１絶縁膜ＩＦ１の上に、第１配線部ＷＰ１０，ＷＰ１１，ＷＰ１２を形成した状態を示す。図７においては、これら第１配線部の一つを代表して第１配線部“ＷＰ１”として表している。第１配線部のうち上記開口ＡＰ１に形成された部分が第１ビアＶ１である。
【００６１】
図６（Ｄ）は、第１配線部ＷＰ１０，ＷＰ１１，ＷＰ１２上に、第２絶縁膜ＩＦ２を形成し、その後、第２絶縁膜ＩＦ２にビア形成用の開口ＡＰ２を形成した状態を示す。
【００６２】
図６（Ｅ）は、第２絶縁膜ＩＦ２上に第２配線部ＷＰ２０，ＷＰ２１，ＷＰ２２を形成した状態を示す。図７においては、これら第２配線部の一つを代表して第２配線部“ＷＰ２”として表している。第２配線部のうち上記開口ＡＰ２に形成された部分が第２ビアＶ２である。
【００６３】
図６（Ｆ）は、第２配線部ＷＰ２上に、さらにめっき膜Ｍを形成した状態を示す。
【００６４】
図６（Ｇ）は、第２配線部ＷＰ２上およびめっき膜Ｍ上に、第３絶縁膜ＩＦ３を形成し、その後、めっき開口ＡＰ３を形成した状態を示す。このめっき開口ＡＰ３から露出するめっき膜Ｍの一部が外部接続端子Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６である。
【００６５】
図６（Ａ）に示す回路形成層のパターンは図１に示したとおりである。第１配線部のパターンは図４に示したとおりである。
【００６６】
上述のとおり、第１ビアＶ１は過渡電圧抑制回路部ＳＣと第１配線部ＷＰ１とを所定位置で層間接続する。第２配線部ＷＰ２は、過渡電圧抑制回路部ＳＣを外部端子へ引き出すための配線である。第２ビアＶ２は第１配線部ＷＰ１と第２配線部ＷＰ２とを所定位置で層間接続する。めっき膜Ｍは第２配線部ＷＰ２の所定位置に形成される。めっき開口ＡＰ３は、外部接続端子となる部分で上記めっき膜を露出させるものである。
【００６７】
図６に示す外部接続端子Ｐ１，Ｐ４は本発明に係る「第１外部接続端子」に相当し、外部接続端子Ｐ３，Ｐ６は本発明に係る「第２外部接続端子」に相当し、外部接続端子Ｐ２，Ｐ５は本発明に係る「第３外部接続端子」に相当する。グランドに接続される外部接続端子Ｐ２，Ｐ５は、半導体基板の主面に垂直な方向から視て、対称配置の基準線ＳＬＹ上に配置されている。後に示すように、外部接続端子Ｐ２，Ｐ５はグランドに接続される端子である。
【００６８】
本実施形態の過渡電圧抑制素子１０１の半導体基板１は互いに対向する第１辺Ｓ１および第２辺Ｓ２を有し、第１外部接続端子（Ｐ１，Ｐ４）は半導体基板１の第１辺Ｓ１の近傍に配置され、第２外部接続端子（Ｐ３，Ｐ６）は半導体基板１の第２辺Ｓ２の近傍に配置され、第１外部接続端子（Ｐ１，Ｐ４）と第２外部接続端子（Ｐ３，Ｐ６）との間に第３外部接続端子（Ｐ２，Ｐ５）が配置されている。
【００６９】
上記第１絶縁膜ＩＦ１はＳｉＮ膜、第１配線部ＷＰ１はパターン化されたＡｌ膜、第２絶縁膜ＩＦ２はエポキシ樹脂膜、第２配線部ＷＰ２はパターン化されたＣｕ膜である。めっき膜Ｍは下地をＮｉ膜、表面をＡｕ膜とするめっき膜である。第３絶縁膜ＩＦ３はエポキシ樹脂膜である。第２絶縁膜ＩＦ２以上の各層は再配線プロセスによって形成される。
【００７０】
図８は本実施形態の過渡電圧抑制素子の回路図である。図９は、回路基板への過渡電圧抑制素子１０１の実装状態を示す図である。
【００７１】
図６、図８に示すように、第１外部接続端子（Ｐ１，Ｐ４）と第２外部接続端子（Ｐ３，Ｐ６）とは第２配線部ＷＰ２０を介して接続されている。この過渡電圧抑制素子１０１は、第１外部接続端子（Ｐ１，Ｐ４）および第２外部接続端子（Ｐ３，Ｐ６）と第３外部接続端子（Ｐ２，Ｐ５）との間に過渡電圧抑制回路が接続された構造である。
【００７２】
図８、図９に示すように、第１外部接続端子（Ｐ１，Ｐ４）および第２外部接続端子（Ｐ３，Ｐ６）は信号ラインＳＬに接続される。また、第３外部接続端子（Ｐ２，Ｐ５）はグランド導体パターンＧＮＤに接続される。
【００７３】
図９に表れているように、過渡電圧抑制素子１０１はグランド導体パターンＧＮＤを跨いで実装され、信号ラインＳＬと信号ラインＳＬとが過渡電圧抑制素子１０１を介して接続される。
【００７４】
本実施形態によれば、次のような効果を奏する。
【００７５】
（ａ）第１配線部ＷＰ１（ＷＰ１０，ＷＰ１１，ＷＰ１２）および第２配線部ＷＰ２（ＷＰ２０，ＷＰ２１，ＷＰ２２）は対称形であるので、配線部の寄生成分（寄生インダクタンスまたは寄生容量）の影響は、外部接続端子間で等しい。そのため、過渡電圧抑制素子の実装の向きに関わらず、等しい高周波特性が得られる。
【００７６】
（ｂ）静電気（ＥＳＤ）放電等によって過渡電圧抑制素子が破壊される主要因は、過渡電圧抑制素子に電流が流れて、この過渡電圧抑制素子の抵抗成分が発熱することであるが、本実施形態によれば、半導体基板１の全体に分散して電流が流れるので、発熱箇所が分散され、熱の放熱効率が高い。そのため、高いＥＳＤ放電特性、高いＥＳＤ耐量が得られる。
【００７７】
（ｃ）外部接続端子Ｐ２，Ｐ５は、半導体基板１の主面に垂直な方向から視て、対称配置の基準線ＳＬＹ上に配置され、外部接続端子Ｐ２，Ｐ５にそれぞれ接続される配線部（第１配線部ＷＰ１または第２配線部ＷＰ２）の配線の経路長は等しくされている。そのため、配線部の寄生成分（寄生インダクタンスまたは寄生容量）の影響は、外部接続端子間で等しい。したがって、過渡電圧抑制素子の実装の向きに関わらず、等しい高周波特性が得られる。
【００７８】
（ｄ）複数の外部接続端子のうち、基準線ＳＬＹ上に設けられている外部接続端子Ｐ２，Ｐ５はグランドに接続される端子であるので、つまり、共通の導体であるグランドに接続される外部接続端子が過渡電圧抑制素子の中央に配置されることになるので、複数の過渡電圧抑制回路部を容易に対称配置できる。
【００７９】
（ｅ）第１過渡電圧抑制回路部および第２過渡電圧抑制回路部は、半導体基板１の主面に垂直な方向に電流経路が生じるように形成されているので、第１過渡電圧抑制回路部および第２過渡電圧抑制回路部の面積をそれぞれ小さくでき、半導体基板の限られた面積内に多数の第１過渡電圧抑制回路部および第２過渡電圧抑制回路部を配置できる。
【００８０】
（ｆ）第１過渡電圧抑制回路部は、仮想的な四角形の四つの頂点と、この四角形の中心（または中心近傍）とにそれぞれ配置され、第２過渡電圧抑制回路部は、四つの頂点のうち隣接する頂点の間にそれぞれ配置されるので、複数の第１過渡電圧抑制回路部と複数の第２過渡電圧抑制回路部とが互いに近接配置される。このことにより、配線部の配線を長く引き回すことなく、複数の第１過渡電圧抑制回路部と複数の第２過渡電圧抑制回路部とを備える過渡電圧抑制回路部が構成できる。
【００８１】
（ｇ）複数の第１過渡電圧抑制回路部のうち、外部接続端子に接続されない不使用の第１過渡電圧抑制回路部を備え、また、複数の第２過渡電圧抑制回路部のうち、外部接続端子に接続されない不使用の第２過渡電圧抑制回路部を備えるので、必要な第１過渡電圧抑制回路部および第２過渡電圧抑制回路部を選択的に用いて、過渡電圧抑制特性や高周波特性の異なる多種の過渡電圧抑制素子を低コストで商品化できる。
【００８２】
《第２の実施形態》
第２の実施形態では、第１の実施形態で示した、特に第１配線部ＷＰ１のパターンを変更することにより、特性の異なる過渡電圧抑制素子を得る例について示す。
【００８３】
図１０（Ａ）は、複数の過渡電圧抑制素子を接続する第１配線部のパターンを示す平面図であり、図１０（Ｂ）は第２配線部と外部接続端子のパターンを示す平面図である。図１０（Ｃ）は外部接続端子Ｐ２，Ｐ５へ流れる放電電流の経路を矢印で示す図である。図１０（Ａ）、図１０（Ｂ）、図１０（Ｃ）に示す構造は第１の実施形態で示した過渡電圧抑制素子１０１と同じである。
【００８４】
図１１（Ａ）、図１１（Ｂ）、図１１（Ｃ）は第２の実施形態に係る過渡電圧抑制素子１０２について示す図である。図１１（Ａ）は第１配線部ＷＰ１（ＷＰ１０，ＷＰ１１，ＷＰ１３）のパターンを示す平面図であり、図１１（Ｂ）は、第２配線部ＷＰ２（ＷＰ２０，ＷＰ２１，ＷＰ２２）と外部接続端子Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６のパターンを示す平面図である。図１１（Ｃ）は外部接続端子Ｐ２へ流れる放電電流の経路を矢印で示す図である。過渡電圧抑制素子１０２と過渡電圧抑制素子１０１とは、第１配線部ＷＰ１のパターンだけが異なり、その他の構成は同じである。
【００８５】
図１１（Ａ）に示すように、第１配線部ＷＰ１０，ＷＰ１１，ＷＰ１３は基準線ＳＬＹに対して線対称形である。
【００８６】
図１１（Ａ）に示すように、第１配線部ＷＰ１３は第１過渡電圧抑制回路部ＳＣ１１と第２過渡電圧抑制回路部ＳＣ２１１とを接続する。図１１（Ａ）、図１１（Ｂ）、図１１（Ｃ）に示す過渡電圧抑制素子においては、外部接続端子Ｐ２に第１配線部ＷＰ１１，ＷＰ１３が導通するので、この外部接続端子Ｐ２には、第１過渡電圧抑制回路部ＳＣ１１，ＳＣ１２、第２過渡電圧抑制回路部ＳＣ２１１，ＳＣ２２１が接続される。また、外部接続端子Ｐ５はどの過渡電圧抑制素子にも接続されない。したがって、図１０（Ａ）、図１０（Ｂ）、図１０（Ｃ）に示す過渡電圧抑制素子と、図１１（Ａ）、図１１（Ｂ）、図１１（Ｃ）に示す過渡電圧抑制素子との回路は同じである。そのため、外部接続端子Ｐ１，Ｐ３，Ｐ４，Ｐ６と、外部接続端子Ｐ２との間の端子間容量は、図１０（Ｂ）、図１０（Ｃ）における外部接続端子Ｐ１，Ｐ３，Ｐ４，Ｐ６と外部接続端子Ｐ２，Ｐ５との間の端子間容量と同じである。
【００８７】
図１２は二つの過渡電圧抑制素子１０２を差動線路に適用する場合の回路基板への実装状態を示す図である。第１信号ラインＳＬ１に接続される過渡電圧抑制素子１０２と第２信号ラインＳＬ２に接続される過渡電圧抑制素子１０２とは、外部接続端子Ｐ２が互いに隣接する向きに実装される。
【００８８】
差動線路に二つの過渡電圧抑制素子を接続すると、回路基板上のグランド導体パターンＧＮＤを経由して二つの過渡電圧抑制素子が接続される構造となるので、差動線路はこのグランド導体パターンの寄生インダクタンスの影響を受ける。
【００８９】
第１の実施形態の過渡電圧抑制素子１０１を回路基板に実装すると、回路基板上のグランド導体パターンＧＮＤに流れる電流経路は、外部接続端子Ｐ２同士を繋ぐ経路ＣＰ１と、外部接続端子Ｐ５同士を繋ぐ経路ＣＰ２が形成される。これに対し、第２の実施形態の過渡電圧抑制素子１０２を図１２に示すように実装すると、回路基板上のグランド導体パターンＧＮＤに流れる電流経路は外部接続端子Ｐ２同士を繋ぐ経路ＣＰ１だけとなる。そのため、過渡電圧抑制素子１０２を図１２に示すように実装することで、寄生インダクタンスが小さくなり、差動線の高周波特性の劣化が抑えられる。
【００９０】
本実施形態によれば、複数の第１過渡電圧抑制回路部と、複数の第２過渡電圧抑制回路部とを用い、配線部の接続構造を選ぶことで、過渡電圧抑制特性や高周波特性の異なる過渡電圧抑制素子が構成できる。
【００９１】
《第３の実施形態》
第３の実施形態では、過渡電圧抑制回路部の接続数を定めることで、特性の異なる過渡電圧抑制素子を構成する例について示す。
【００９２】
図１３（Ａ）は第３の実施形態の過渡電圧抑制素子１０３において、複数の過渡電圧抑制素子を接続する第１配線部のパターンを示す平面図である。
【００９３】
図１３（Ａ）に示すように、第１配線部ＷＰ１０は第１過渡電圧抑制回路部ＳＣ１０と第２過渡電圧抑制回路部ＳＣ２１４１，ＳＣ２１４２，ＳＣ２２３１，ＳＣ２２３２とを接続する。また、第１配線部ＷＰ１１は第１過渡電圧抑制回路部ＳＣ１２と第２過渡電圧抑制回路部ＳＣ２１１，ＳＣ２２１とを接続する。同様に、第１配線部ＷＰ１２は第１過渡電圧抑制回路部ＳＣ１４と第２過渡電圧抑制回路部ＳＣ２３１，ＳＣ２４１とを接続する。この第１配線部以外の構成は第１の実施形態で示したものと同じである。
【００９４】
第１配線部ＷＰ１０，ＷＰ１１，ＷＰ１２は複数の過渡電圧抑制回路部形成領域の中心を中心とする点対称の形状（１８０度回転対称形）である。
【００９５】
図１３（Ｂ）は第３の実施形態の過渡電圧抑制素子１０３の回路図である。第８に示した過渡電圧抑制素子１０１の回路とは、第２過渡電圧抑制回路部ＳＣ２３１，ＳＣ２１４２，ＳＣ２２３２，ＳＣ２１１が接続されている点で異なる。
【００９６】
本実施形態によれば、第２過渡電圧抑制回路部（第２ダイオード）の数が多くなって、第１の実施形態で示した過渡電圧抑制素子１０１より、更に高いＥＳＤ放電特性および高いＥＳＤ耐量が得られる。
【００９７】
《第４の実施形態》
第４の実施形態では、２チャンネル分の過渡電圧抑制回路を備える過渡電圧抑制素子の例について示す。
【００９８】
図１４は第４の実施形態に係る過渡電圧抑制素子１０４の第１配線部構成を示す平面図である。半導体基板に形成される複数の過渡電圧抑制回路部の構成は図１に示したものと同じである。
【００９９】
図１４に示す第１配線部ＷＰ１４は、第１過渡電圧抑制回路部ＳＣ１１，ＳＣ１４と、第２過渡電圧抑制回路部ＳＣ２１４２，ＳＣ２１１，ＳＣ２４１とを接続する。同様に、第１配線部ＷＰ１５は、第１過渡電圧抑制回路部ＳＣ１２，ＳＣ１３と、第２過渡電圧抑制回路部ＳＣ２２３２，ＳＣ２２１，ＳＣ２３１とを接続する。第１配線部ＷＰ１０については第１、第２の実施形態で示したものと同じである。
【０１００】
図１５（Ａ）、図１５（Ｂ）、図１５（Ｃ）、図１５（Ｄ）、図１５（Ｅ）、図１５（Ｆ）、図１５（Ｇ）は過渡電圧抑制素子の半導体基板上の各層における各パターンを示す平面図である。
【０１０１】
回路形成層のパターンは図１に示したとおりである。第１配線部のパターンは図１４に示したとおりである。第１ビアは過渡電圧抑制回路部と第１配線部とを所定位置で層間接続する。第２配線部は、複数の過渡電圧抑制回路部を外部端子へ引き出すための配線である。第２ビアは第１配線部と第２配線部とを所定位置で層間接続する。めっき膜は第２配線部の所定位置に形成される。めっき開口は、外部接続端子となる部分で上記めっき膜を露出させるものである。第２配線部ＷＰ２３は第２ビアを介して第１配線部ＷＰ１０と導通する。第２配線部ＷＰ２４は第２ビアを介して第１配線部ＷＰ１４と導通する。同様に、第２配線部ＷＰ２５は第２ビアを介して第１配線部ＷＰ１５と導通する。
【０１０２】
第１の実施形態において図６に示したものとは、第１ビア、第１配線部、第２ビア、第２配線部のパターンが異なる。その他は同じである。
【０１０３】
図１５に示す外部接続端子Ｐ１，Ｐ４は本発明に係る「第１外部接続端子」に相当し、外部接続端子Ｐ３，Ｐ６は本発明に係る「第２外部接続端子」に相当し、外部接続端子Ｐ２，Ｐ５は本発明に係る「第３外部接続端子」に相当する。これらは第１の実施形態で示した過渡電圧抑制素子１０１と同じである。
【０１０４】
図１６は本実施形態の過渡電圧抑制素子１０４の回路図である。図１７は、回路基板への過渡電圧抑制素子１０４の実装状態を示す図である。
【０１０５】
この過渡電圧抑制素子１０４は、第１外部接続端子（Ｐ１，Ｐ４）と第３外部接続端子（Ｐ２，Ｐ５）との間に第１の過渡電圧抑制回路が接続され、第２外部接続端子（Ｐ３，Ｐ６）と第３外部接続端子（Ｐ２，Ｐ５）との間に第２の過渡電圧抑制回路が接続された構造である。
【０１０６】
図１７に示すように、第１外部接続端子（Ｐ１，Ｐ４）は第１信号ラインＳＬ１に接続される。同様に、第２外部接続端子（Ｐ３，Ｐ６）は第２信号ラインＳＬ２に接続される。また、第３外部接続端子（Ｐ２，Ｐ５）はグランド導体パターンＧＮＤに接続される。
【０１０７】
本実施形態によれば、２チャンネル分の過渡電圧抑制回路部を有する過渡電圧抑制素子として利用できる。図６に示した例と比較すれば明らかなように、同じ半導体基板を用いながら、配線部およびビアのパターンを変更するだけで、１チャンネルの過渡電圧抑制素子と２チャンネルの過渡電圧抑制素子とを選択的に製造することができる。
【０１０８】
また、複数の第１過渡電圧抑制回路部と、複数の第２過渡電圧抑制回路部とがそれぞれ対称配置されていて、第１配線部ＷＰ１０，ＷＰ１４，ＷＰ１５、第２配線部ＷＰ２３，ＷＰ２４，ＷＰ２５もそれぞれ対称形であるので、配線部の寄生成分（寄生インダクタンスまたは寄生容量）の影響は、二つのチャンネルについて等しい。そのため、チャンネル間での高周波特性を等しくできる。
【０１０９】
《第５の実施形態》
図１８は第５の実施形態に係る過渡電圧抑制素子の、複数の過渡電圧抑制回路部の形状および配置を示す平面図である。これまでに示した各実施形態とは、第１過渡電圧抑制回路部ＳＣ１０Ａ，ＳＣ１０Ｂを備える点で異なる。この例では、全ての第１過渡電圧抑制回路部ＳＣ１０Ａ，ＳＣ１０Ｂ，ＳＣ１１，ＳＣ１２，ＳＣ１３，ＳＣ１４の平面積は同じである。第１過渡電圧抑制回路部ＳＣ１０Ａ，ＳＣ１０Ｂは基準線ＳＬＹに対して線対称に配置されている。
【０１１０】
このように、複数の第１過渡電圧抑制回路部の全てが同一面積であってもよい。
【０１１１】
最後に、上述の実施形態の説明は、すべての点で例示であって、制限的なものではない。当業者にとって変形および変更が適宜可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲内と均等の範囲内での実施形態からの変更が含まれる。
【０１１２】
例えば、半導体基板はＰ型に限らず、Ｎ型であってもよい。つまり、ツェナーダイオードＺＤ、第１ダイオード、第２ダイオードそれぞれは、各図に示したＰ型とＮ型が逆の関係であってもよい。
【０１１３】
また、外部接続端子は三つであってもよい。例えば、図１１（Ｂ）、図１１（Ｃ）に示した外部接続端子Ｐ１，Ｐ４を一つに纏め、外部接続端子Ｐ３，Ｐ６を一つに纏め、外部接続端子Ｐ２，Ｐ５を一つに纏めることによって、３端子の過渡電圧抑制素子を構成してもよい。
【０１１４】
また、サイズの異なる複数種の第１過渡電圧抑制回路部を備えてもよい。同様に、サイズの異なる複数種の第２過渡電圧抑制回路部を備えてもよい。
【符号の説明】
【０１１５】
ＣＰ１，ＣＰ２…電流経路
ＧＮＤ…グランド導体パターン
ＨＳＤ…第１ダイオード
ＩＦ１…第１絶縁膜
ＩＦ２…第２絶縁膜
ＩＦ３…第３絶縁膜
ＬＳＤ…第２ダイオード
Ｐ１〜Ｐ６…外部接続端子
Ｓ１…第１辺
Ｓ２…第２辺
ＳＣ１０，ＳＣ１０Ａ，ＳＣ１０Ｂ，ＳＣ１１，ＳＣ１２，ＳＣ１３，ＳＣ１４…第１過渡電圧抑制回路部
ＳＣ２１１，ＳＣ２１２，ＳＣ２１３，ＳＣ２２１，ＳＣ２２２，ＳＣ２２３，ＳＣ２３１，ＳＣ２３２，ＳＣ２３３，ＳＣ２４１，ＳＣ２４２，ＳＣ２４３，ＳＣ２１４１，ＳＣ２１４２，ＳＣ２２３１，ＳＣ２２３２…第２過渡電圧抑制回路部
ＳＬ…信号ライン
ＳＬ１…第１信号ライン
ＳＬ２…第２信号ライン
ＳＬＸ，ＳＬＹ…基準線
ＴＲ…トレンチ
ＷＰ１，ＷＰ１０〜ＷＰ１５…第１配線部
ＷＰ２，ＷＰ２０〜ＷＰ２５…第２配線部
ＺＤ…ツェナーダイオード
１…半導体基板
１０１〜１０４…過渡電圧抑制素子
【図１】
2019142394.tif 000003
【図２】
2019142394.tif 000004
【図３】
2019142394.tif 000005
【図４】
2019142394.tif 000006
【図５】
2019142394.tif 000007
【図６】
2019142394.tif 000008
【図７】
2019142394.tif 000009
【図８】
2019142394.tif 000010
【図９】
2019142394.tif 000011
【図１０】
2019142394.tif 000012
【図１１】
2019142394.tif 000013
【図１２】
2019142394.tif 000014
【図１３】
2019142394.tif 000015
【図１４】
2019142394.tif 000016
【図１５】
2019142394.tif 000017
【図１６】
2019142394.tif 000018
【図１７】
2019142394.tif 000019
【図１８】
2019142394.tif 000020
【手続補正書】
【提出日】平成31年1月17日(2019.1.17)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１６
【補正方法】変更
【補正の内容】
【図１６】
2019142394.tif 000021
【国際調査報告】
2019142394.tif 000022
2019142394.tif 000023