(57)【要約】画素内に備えた複数のメモリ回路を用いて複数の画像を重ねあわせて表示することができる表示装置を提供すること。画素に複数のメモリ回路を設け、当該複数のメモリ回路毎に重ねあわせるための画像に応じた信号を保持させる。画素には、複数のメモリ回路毎に重ねあわせるための画像に応じた信号が付加される。当該信号は、容量結合によってメモリ回路に保持された信号に付加される。表示素子は、複数のメモリ回路に保持された信号に、配線を介して画素に書き込んだ信号が付加された信号に応じた画像を表示することができる。画像を重ねあわせて表示するための演算処理量の低減を図ることができる。
2019092549.tif 000002
【特許請求の範囲】
【請求項１】
第１のメモリ回路と、第２のメモリ回路と、第１のトランジスタと、表示素子と、を有する画素を有し、
前記画素は、第１の配線、第２の配線、および第３の配線と電気的に接続され、
前記第１の配線は、第１の信号および第２の信号を前記画素に与える機能を有し、
前記第２の配線は、第３の信号および第４の信号を前記画素に与える機能を有し、
前記第３の配線は、第５の信号を前記画素に与える機能を有し、
前記第１のメモリ回路は、第１の信号を保持する機能を有し、
前記第２のメモリ回路は、第３の信号を保持する機能を有し、
前記第１のトランジスタは、前記第１の信号乃至前記第４の信号を足し合わせた電圧がゲートに印加され、前記表示素子に流れる電流を制御する機能を有する表示装置。
【請求項２】
請求項１において、
前記第１のメモリ回路は、第２のトランジスタ、第３のトランジスタ、および第１の容量素子を有し、
前記第２のメモリ回路は、前記第２のトランジスタ、第４のトランジスタ、および第２の容量素子を有し、
前記第２のトランジスタ乃至前記第４のトランジスタは、チャネル形成領域に金属酸化物を有し、前記金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有する表示装置。
【請求項３】
請求項２において、
前記第１の容量素子の一方の電極は、前記第２のトランジスタを介して前記第１の配線と電気的に接続され、
前記第１の容量素子の他方の電極は、前記第３のトランジスタを介して前記第２の配線と電気的に接続され、
前記第２の容量素子の一方の電極は、前記第２のトランジスタを介して前記第１の配線と電気的に接続され、
前記第２の容量素子の他方の電極は、前記第４のトランジスタを介して前記第３の配線と電気的に接続される表示装置。
【請求項４】
請求項３において、
前記画素は、第３の容量素子を有し、
前記第３の容量素子の一方の電極は、前記第１のトランジスタのゲートと電気的に接続され、
前記第３の容量素子の他方の電極は、前記第１のトランジスタのソース又はドレインの一方と電気的に接続される表示装置。
【請求項５】
請求項４において、
前記画素は、前記発光素子に電流を流すための第４の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記第４の配線と電気的に接続される表示装置。
【請求項６】
請求項１乃至４のいずれか一項において、
前記画素は、定電位を与える機能を有する第５の配線に電気的に接続され、
前記画素は、第５のトランジスタを有し、
前記第５のトランジスタのソースまたはドレインの一方は、前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第５のトランジスタのソースまたはドレインの他方は、前記第５の配線と電気的に接続される表示装置。
【請求項７】
請求項１乃至６のいずれか一項において、
前記画素は、第６のトランジスタを有し、
前記第６のトランジスタのソースまたはドレインの一方は、前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第６のトランジスタのソースまたはドレインの他方は、前記表示素子の一方の電極と電気的に接続される表示装置。
【請求項８】
請求項１乃至７のいずれか一項において、
前記表示素子は、ＥＬ素子である表示装置。
【請求項９】
請求項１乃至８のいずれか一項に記載の表示装置と、カメラと、を有する電子機器。
【請求項１０】
表示素子と、第１のメモリ回路と、第２のメモリ回路と、第１のトランジスタと、が設けられた画素を有する表示装置の駆動方法であって、
前記第１のメモリ回路に、第１の信号を保持させ、
前記第２のメモリ回路に、第２の信号を保持させ、
前記第１の信号が保持された前記第１のメモリ回路に第３の信号を供給すること、前記第２の信号が保持された前記第２のメモリ回路に第４の信号を供給すること、および前記第１のメモリ回路および前記第２のメモリ回路のそれぞれが有するスイッチのオンまたはオフを制御することで、前記第１の信号、前記第１の信号および前記第２の信号を足し合わせた信号、前記第１の信号乃至記第３の信号を足し合わせた信号、前記第１の信号乃至前記第４の信号を足し合わせた信号を組み合わせて画像を表示する、表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明の一態様は、表示装置、表示装置の駆動方法、および電子機器に関する。
【背景技術】
【０００２】  画素内に記憶回路、演算処理回路、表示処理回路を内蔵し、複数の画像データの合成を行うことが可能な表示装置が知られている（例えば、特許文献１を参照）。【０００３】  表示装置は、高い画質であることが望まれる。高い画質を得るためには、表示する画像の階調数を増加させることが有効である。例えば特許文献２では、複数ビットから成る階調コードと各ビット数の重みに応じた駆動間隔とを用いて画素を駆動する駆動部を備えることで、画素の輝度が滑らかに変化するように補正することが可能な表示装置にについて開示している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２００３／００９８８７５号明細書
【特許文献２】米国特許出願公開第２０１３／００７６８０１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】  画素内の演算処理回路で画像の合成等を行う構成では、画像データの増大に伴い、演算処理量が膨大になるといった問題がある。加えて、画素に入力可能な信号の電圧振幅に上限があるため、高いダイナミックレンジでの表示を行うことが難しいといった問題がある。【０００６】  また階調コードのような信号と駆動間隔とを組み合わせる構成では、表示装置の駆動が複雑になる。一方で、画素で表示可能な階調数はソースドライバが出力可能なビット数で決まる。そのため、ソースドライバが出力可能な信号を用いて、ソースドライバが出力可能なビット数以上の階調数での表示を画素で行うことが難しかった。【０００７】  本発明の一態様では、ソースドライバが出力可能なビット数以上の階調数での表示を行うことができる表示装置を提供することを課題の一つとする。または本発明の一態様では、演算処理量を膨大にすることなく、画素内での画像の合成を行うことができる表示装置を提供することを課題の一つとする。または本発明の一態様は、画素に入力可能な信号の電圧振幅を超えて画像の表示を可能にすることで高いダイナミックレンジでの表示を行うことができる表示装置を提供することを課題の一つとする。【０００８】  なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【０００９】  本発明の一態様は、第１のメモリ回路と、第２のメモリ回路と、第１のトランジスタと、表示素子と、を有する画素を有し、画素は、第１の配線、第２の配線、および第３の配線と電気的に接続され、第１の配線は、第１の信号及び第２の信号を画素に与える機能を有し、第２の配線は、第３の信号および第４の信号を画素に与える機能を有し、第３の配線は、第５の信号を画素に与える機能を有し、第１のメモリ回路は、第１の信号を保持する機能を有し、第２のメモリ回路は、第３の信号を保持する機能を有し、第１のトランジスタは、第１の信号乃至第４の信号を足し合わせた電圧がゲートに印加され、表示素子に流れる電流を制御する機能を有する表示装置である。【００１０】  本発明の一態様において、第１のメモリ回路は、第２のトランジスタ、第３のトランジスタ、および第１の容量素子を有し、第２のメモリ回路は、第２のトランジスタ、第４のトランジスタ、および第２の容量素子を有し、第２のトランジスタ乃至第４のトランジスタは、チャネル形成領域に金属酸化物を有し、金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有する表示装置が好ましい。【００１１】  本発明の一態様において、第１の容量素子の一方の電極は、第２のトランジスタを介して第１の配線と電気的に接続され、第１の容量素子の他方の電極は、第３のトランジスタを介して第２の配線と電気的に接続され、第２の容量素子の一方の電極は、第２のトランジスタを介して第１の配線と電気的に接続され、第２の容量素子の他方の電極は、第４のトランジスタを介して第３の配線と電気的に接続される表示装置が好ましい。【００１２】  本発明の一態様において、画素は、第３の容量素子を有し、第３の容量素子の一方の電極は、第１のトランジスタのゲートと電気的に接続され、第３の容量素子の他方の電極は、第１のトランジスタのソース又はドレインの一方と電気的に接続される表示装置が好ましい。【００１３】  本発明の一態様において、画素は、発光素子に電流を流すための第４の配線と電気的に接続され、第１のトランジスタのソース又はドレインの他方は、第４の配線と電気的に接続される表示装置が好ましい。【００１４】  本発明の一態様において、画素は、定電位を与える機能を有する第５の配線に電気的に接続され、画素は、第５のトランジスタを有し、第５のトランジスタのソースまたはドレインの一方は、第１のトランジスタのソース又はドレインの一方と電気的に接続され、第５のトランジスタのソースまたはドレインの他方は、第５の配線と電気的に接続される表示装置が好ましい。【００１５】  本発明の一態様において、画素は、第６のトランジスタを有し、第６のトランジスタのソースまたはドレインの一方は、第１のトランジスタのソース又はドレインの一方と電気的に接続され、第６のトランジスタのソースまたはドレインの他方は、表示素子の一方の電極と電気的に接続される表示装置が好ましい。【００１６】  本発明の一態様において、表示素子は、ＥＬ素子である表示装置が好ましい。【００１７】  本発明の一態様は、上記記載の表示装置と、カメラと、を有する電子機器である。【００１８】  本発明の一態様は、表示素子と、第１のメモリ回路と、第２のメモリ回路と、第１のトランジスタと、が設けられた画素を有する表示装置の駆動方法であって、第１のメモリ回路に、第１の画像に応じた第１の信号を保持させ、第２のメモリ回路に、第２の画像に応じた第２の信号を保持させ、第１の信号が保持された第１のメモリ回路に、第３の画像に応じた第３の信号を供給することにより、第１の信号に第３の信号を付加し、第２の信号が保持された第２のメモリ回路に、第４の画像に応じた第４の信号を供給することにより、第２の信号に第４の信号を付加し、表示素子により、第１の信号乃至第４の信号に対応する第１の画像乃至第４の画像を重ね合わせた画像を表示する表示装置の駆動方法である。【００１９】  本発明の一態様は、第１のメモリ回路と、第２のメモリ回路と、第１のトランジスタと、表示素子と、を有する画素を有し、画素は、第１の信号または第２の信号を与える第１の配線と電気的に接続され、画素は、参照電圧または第３の信号を与える第３の配線と電気的に接続され、画素は、参照電圧または第４の信号を与える第４の配線と電気的に接続され、第１のメモリ回路は、第１の信号を記憶する機能を有し、第２のメモリ回路は、第２の信号を記憶する機能を有し、第１のトランジスタは、第１乃至第４の信号を足し合わせた電圧がゲートに印加され、表示素子に流れる電流を制御する機能を有する表示装置である。【００２０】  本発明の一態様は、表示素子と、第１のメモリ回路と、第２のメモリ回路と、第１のトランジスタと、が設けられた画素を有する表示装置の駆動方法であって、第１のメモリ回路に、第１の信号を保持させ、第２のメモリ回路に、第２の信号を保持させ、第１の信号が保持された第１のメモリ回路に第３の信号を供給すること、第２の信号が保持された第２のメモリ回路に第４の信号を供給すること、および第１のメモリ回路および第２のメモリ回路のそれぞれが有するスイッチのオンまたはオフを制御することで、第１の信号、第１の信号および第２の信号を足し合わせた信号、第１の信号乃至第３の信号を足し合わせた信号、第１の信号乃至第４の信号を足し合わせた信号を組み合わせて画像を表示することを特徴とする表示装置の駆動方法である。【００２１】  なおその他の本発明の態様については、以下で述べる実施の形態における説明、および図面に記載されている。
【発明の効果】
【００２２】  本発明の一態様では、ソースドライバが出力可能なビット数以上の階調数での表示を行うことができる表示装置を提供することができる。または本発明の一態様は、演算処理量を膨大にすることなく、画素内での画像の合成を行うことができる表示装置を提供することができる。または本発明の一態様は、画素に入力可能な信号の電圧振幅を超えて画像の表示を可能にすることで高いダイナミックレンジでの表示を行うことができる表示装置を提供することを目的の一つとする。【００２３】  なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００２４】
【図１】表示装置の構成例を説明するブロック図、回路図。
【図２】表示装置の構成例を説明するタイミングチャート。
【図３】表示装置の構成例を説明する回路図。
【図４】表示装置の動作例を説明する図。
【図５】表示装置の動作例を説明する図。
【図６】表示装置の動作例を説明する図。
【図７】表示装置の構成例を説明する回路図。
【図８】表示装置の構成例を説明する回路図。
【図９】表示装置の構成例を説明するブロック図。
【図１０】表示装置の構成例を説明する回路図。
【図１１】表示装置の構成例を説明するタイミングチャート。
【図１２】表示装置の構成例を説明する回路図。
【図１３】表示装置の動作例を説明する図。
【図１４】表示装置の構成例を説明する図。
【図１５】表示装置の構成例を説明する図。
【図１６】タッチパネルの構成例を説明する図。
【図１７】表示装置の構成例を説明する図。
【図１８】トランジスタの構成例を説明する図。
【図１９】トランジスタの構成例を説明する図。
【図２０】ＤＯＳＲＡＭの構成例を示す断面図。
【図２１】電子機器の一例を説明する図。
【図２２】表示装置の動作例を説明する図。
【発明を実施するための形態】
【００２５】  以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００２６】  なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
【００２７】  なお図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
【００２８】（実施の形態１）
本実施の形態では、本発明の一態様である表示装置について、図面を参照して説明する。
【００２９】  図１（Ａ）には、表示装置１００のブロック図を示す。表示装置１００は、複数の画素１１１を有する表示部１１０、ゲートドライバ１３０、およびデータドライバ１４０を有する。
【００３０】  画素１１１は、メモリ回路１１２およびメモリ回路１１３を有する。図１（Ａ）では図示を省略しているが、画素１１１は、表示素子および表示素子を駆動するためのトランジスタ等を有する。また画素１１１は、ゲートドライバ１３０から複数の配線ＧＬを介して信号が与えられ、駆動が制御される。また、画素１１１は、データドライバ１４０から複数の配線ＤＬを介して信号が与えられ、駆動が制御される。
【００３１】  複数の配線ＧＬは、走査線としての機能を有する。配線ＧＬが伝える信号は、走査信号としての機能を有する。走査信号は、制御信号ともいう。走査信号は、画素１１１内のスイッチとして機能するトランジスタの導通状態または非導通状態（オンまたはオフ）を制御するための信号である。配線ＧＬが伝える信号は、ゲートドライバ１３０から出力される。
【００３２】  複数の配線ＤＬは、データ線としての機能を有する。配線ＤＬが伝える信号は、データ信号としての機能を有する。データ信号は、画像データあるいは画像信号ともいう。データ信号は、画像の表示を行うための信号である。データ信号は、メモリ回路１１２およびメモリ回路１１３で保持される信号の他、メモリ回路１１２およびメモリ回路１１３に信号が保持された状態で、後から与える信号がある。また配線ＤＬは、画素１１１の駆動に必要な電圧、例えば参照電圧を与えるための配線としての機能を有する。配線ＤＬが伝える信号は、データドライバ１４０から出力される。
【００３３】  メモリ回路１１２およびメモリ回路１１３は、容量素子およびトランジスタを有する。メモリ回路１１２およびメモリ回路１１３は、配線ＤＬを介して与えられる信号を電荷（電位）として容量素子に保持する機能を有する。またメモリ回路１１２およびメモリ回路１１３は、配線ＤＬを介して別の信号を与えることで、保持している電位に対して後から書き込んだ信号による電位を足し合わせた電圧を保持する機能を有する。具体的には、容量素子における容量結合を利用して信号の足し合わせを行うことができる。なおメモリ回路１１２およびメモリ回路１１３が配線ＤＬを介して与えられる信号を電荷として容量素子に保持することを、信号を保持するともいう。
【００３４】  なお本明細書において画素とは、例えば、明るさを制御できる要素一つ分を示すものとする。よって、一例としては、一画素とは、一つの色要素を示すものとし、その色要素一つで明るさを表現する。従って、そのときは、Ｒ（赤）Ｇ（緑）Ｂ（青）の色要素からなるカラー表示装置の場合には、画像の最小単位は、Ｒの画素とＧの画素とＢの画素との三画素から構成されるものとする。この場合、ＲＧＢのそれぞれの画素は副画素（サブ画素）と呼び、ＲＧＢの画素を併せて画素と呼ぶ。
【００３５】  次いで図１（Ｂ）には、画素１１１の構成例について図示する。画素１１１は、トランジスタ１１４、トランジスタ１１７、トランジスタ１１８、トランジスタ１２０、トランジスタ１２１、トランジスタ１２２、容量素子１１５、容量素子１１６、容量素子１１９、および発光素子１２３を有する。また図１（Ｂ）では、トランジスタ１２０のゲートが接続されるノードを、ノードＮＭとして図示している。なお図１（Ｂ）に図示するトランジスタは、いずれもｎチャネル型のトランジスタを図示しているが、ｐチャネル型を用いることもできる。
【００３６】  トランジスタ１２０は、発光素子１２３に流す電流量を制御する機能を有する。トランジスタ１２０以外のトランジスタは、スイッチとしての機能を有する。メモリ回路１１２は容量素子１１５、トランジスタ１１４、およびトランジスタ１１７を有する。メモリ回路１１３は容量素子１１６、トランジスタ１１４、およびトランジスタ１１８を有する。なおメモリ回路１１２およびメモリ回路１１３は、容量素子の一方の電極に電荷を保持して信号の足しあわせを行うため、トランジスタ１１７およびトランジスタ１１８はメモリ回路１１２およびメモリ回路１１３に含めない場合もある。
【００３７】  また図１（Ｂ）では、図１（Ａ）で図示した配線ＧＬとして、配線ＧＬ＿１、配線ＧＬ＿２、および配線ＧＬ＿３を図示している。配線ＧＬ＿１、配線ＧＬ＿２、および配線ＧＬ＿３は、スイッチとして機能するトランジスタのオンまたはオフを制御するための信号を画素１１１に伝える機能を有する。
【００３８】  また図１（Ｂ）では、図１（Ａ）で図示した配線ＤＬとして、配線ＤＬ＿１、配線ＤＬ＿２、および配線ＤＬ＿Ｒを図示している。配線ＤＬ＿１、配線ＤＬ＿２は、画像の表示を行うための信号を画素１１１に伝える機能を有する。配線ＤＬ＿Ｒは、画素１１１の駆動に必要な参照電圧を与えるための配線としての機能を有する。
【００３９】  容量素子１１５または容量素子１１６は、メモリ回路１１２またはメモリ回路１１３に書き込まれる信号を電荷として保持する機能を有する。容量素子１１５または容量素子１１６の一方の電極または他方の電極に電気的に接続されるトランジスタ１１４、トランジスタ１１７、およびトランジスタ１１８は、オンとすることで、容量素子１１５または容量素子１１６の電極に信号に応じた電荷を保持する機能を有する。またトランジスタ１１４、トランジスタ１１７、およびトランジスタ１１８は、オフとすることで、容量素子１１５または容量素子１１６の電極に電荷を保持する機能を有する。またトランジスタ１１４、トランジスタ１１７、およびトランジスタ１１８は、オフとすることで、容量素子１１５または容量素子１１６の一方の電極のノードを電気的に浮遊状態（フローティング）にする機能を有する。
【００４０】  図１（Ｂ）に図示するように、容量素子１１５の一方の電極は、トランジスタ１１４を介して配線ＤＬ＿Ｒと接続される。容量素子１１５の他方の電極は、トランジスタ１１７を介して配線ＤＬ＿１と接続される。容量素子１１６の一方の電極は、トランジスタ１１４を介して配線ＤＬ＿Ｒと接続される。容量素子１１６の他方の電極は、トランジスタ１１８を介して配線ＤＬ＿２と接続される。
【００４１】  トランジスタ１１４、トランジスタ１１７、およびトランジスタ１１８は、オフ時に流れる電流（オフ電流）が低いことが好適である。極めてオフ電流の低いトランジスタを用いることで、ノードＮＭの電位を長時間保持することができる。当該トランジスタには、例えば、金属酸化物をチャネル形成領域に用いたトランジスタ（以下、ＯＳトランジスタ）を用いることができる。金属酸化物としては、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有する構成とする。ＯＳトランジスタについては、後の実施の形態で詳述する。
【００４２】  容量素子１１９は、トランジスタ１２０のゲートとソースとの間の電圧を保持する機能を有する。容量素子１１９の一方の電極は、トランジスタ１２０のゲートと接続される。容量素子１１９の他方の電極は、トランジスタ１２０のソース又はドレインの一方の電極（ソース側）と接続される。トランジスタ１２０のソースまたはドレインの他方（ドレイン側）は、配線ＡＬに接続される。配線ＡＬは、発光素子１２３に電流を流すための電圧が与えられる。配線ＡＬは、電流供給線、あるいはアノード線としての機能を有する。
【００４３】  トランジスタ１２１は、配線ＶＬと、トランジスタ１２０のソースまたはドレインの一方（ソース側）との間の導通状態を制御するスイッチとしての機能を有する。トランジスタ１２１のソースまたはドレインの一方は、トランジスタ１２０のソース又はドレインの一方と接続される。トランジスタ１２１のソースまたはドレインの他方は、配線ＶＬと接続される。配線ＶＬは、定電位（Ｖ０）を与えるための配線である。また配線ＶＬは、トランジスタ１２０に流れる電流を外部に出力するための機能を有する構成としてもよい。当該構成とすることで、定期的にトランジスタ１２０に流れる電流をモニターすることができるため、トランジスタ１２０のばらつきに応じた補正を行うことができる。
【００４４】  トランジスタ１２２は、トランジスタ１２０のソースまたはドレインの一方（ソース側）と、発光素子１２３の一方の電極と、の間の導通状態を制御するスイッチとしての機能を有する。トランジスタ１２２のソースまたはドレインの一方は、トランジスタ１２０のソース又はドレインの一方と接続される。トランジスタ１２２のソースまたはドレインの他方は、発光素子１２３の一方の電極と接続される。発光素子１２３の他方の電極は、配線１２４に接続される。配線１２４は、カソード線としての機能を有する。トランジスタ１２２は、ノードＮＭの電位がトランジスタ１２０のしきい値電圧（Ｖｔｈ）以上である場合に意図しない電流が流れるといった不具合がないようするための素子である。具体的にはトランジスタ１２２は、発光素子１２３に電流を流す期間（発光期間）以外の期間で電流が流れないようにするためのスイッチとして機能する。本発明の一態様に構成では、トランジスタ１２０のゲートに電荷を保持して信号の重ねあわせをする動作を行うため、ノードＮＭの電位が上昇しやすい。そのため、発光素子１２３が発光しないようにする構成が有効である。なお発光素子１２３は、流れる電流量に応じて輝度の制御が可能な表示素子であり、例えば有機ＥＬ素子を適用することができる。
【００４５】  本発明の一態様は、画像を表示するための信号を画素に供給して複数のメモリ回路にそれぞれ保持しておき、別の画像を表示するための複数の信号を画素に供給する。図１（Ｂ）では、２つのメモリ回路に画像を表示するための信号をそれぞれ保持しておき、配線ＤＬ＿１および配線ＤＬ＿２から別の画像を表示するための複数の信号を画素に供給する構成とする。
【００４６】  当該構成とすることで、予め２つの信号が保持されたメモリ回路に、別の２つの信号が付加され、４つの画像に基づく信号に応じた信号に基づいて、発光素子に流れる電流を制御する構成とすることができる。したがって、当該画素を備えた表示部では、４つの信号に基づく画像を重ね合わせて表示することができる。これにより、画素内に演算処理回路を設ける構成と比べて簡易な構成で、演算処理量を膨大にすることなく、画素内での画像の合成を行うことができる。加えて、ソースドライバ等が生成可能な電位より高い電位の画像信号に対応する画像を表示装置で表示することができるため、表示装置のダイナミックレンジを高めることができる。
【００４７】  図２（Ａ）、（Ｂ）に示すタイミングチャートおよび図３（Ａ）乃至（Ｃ）に示す回路図を用いて、画素１１１の駆動方法の一例を説明する。図２（Ａ）では、メモリ回路１１２およびメモリ回路１１３に保持させる信号の書き込み動作について、図２（Ｂ）では、メモリ回路１１２およびメモリ回路１１３に保持された信号に、別の信号を付加して画像の重ねあわせを行う際の動作について図示している。なお図２（Ａ）、（Ｂ）に示すタイミングチャートでは、配線ＧＬ＿１乃至ＧＬ＿３、ＤＬ＿１、ＤＬ＿２およびＤＬ＿Ｒに与える信号波形を図示している。
【００４８】  なお、配線ＤＬ＿１に供給される信号をＷ１とし、信号によってメモリ回路１１２に保持される電圧をＶｗ１とする。なお、配線ＤＬ＿２に供給される信号をＷ２とし、信号によってメモリ回路１１３に保持される電圧をＶｗ２とする。また、メモリ回路１１２に電圧Ｖｗ１を保持した状態で配線ＤＬ＿１を介して画素１１１に書き込まれる信号をｄａｔａ＿１とし、信号によってメモリ回路１１２に付加される電圧をＶｄａｔａ１とする。また、メモリ回路１１３に電圧Ｖｗ２を保持した状態で配線ＤＬ＿２を介して画素１１１に書き込まれる信号をｄａｔａ＿２とし、信号によってメモリ回路１１３に付加される電圧をＶｄａｔａ２とする。
【００４９】  まず、図２（Ａ）を用いてメモリ回路１１２およびメモリ回路１１３に保持させる信号Ｗ１、Ｗ２の書き込み動作を説明する。また図２（Ａ）、（Ｂ）の動作の説明については、説明を簡略化するため、図３（Ａ）乃至（Ｃ）の回路図を参照して説明する。図３（Ａ）乃至（Ｃ）は、図１（Ｂ）の回路図の主要部について抜き出して示したものであり、スイッチとして機能するトランジスタをスイッチＳＷ１乃至ＳＷ４、容量素子１１５、１１６、１１９の容量（キャパシタンス）をＣ１，Ｃ２，Ｃ３として図示している。スイッチＳＷ１乃至ＳＷ４は、図１（Ｂ）におけるトランジスタ１１７、トランジスタ１１８、トランジスタ１１４、トランジスタ１２１に相当する。
【００５０】  メモリ回路１１２およびメモリ回路１１３に信号Ｗ１、Ｗ２に基づく電圧Ｖｗ１、Ｖｗ２を書き込む場合、配線ＤＬ＿１を電圧Ｖｗ１とし、配線ＤＬ＿２を電圧Ｖｗ２とし、配線ＤＬ＿ＲをＶｒｅｆ（参照電圧）とし、配線ＶＬを電圧Ｖ０とした状態とする。なお配線ＤＬ＿Ｒに与えるＶｒｅｆは、Ｖｒｅｆ−Ｖｗ１が正の値となるように値を決めておくことが好ましい。また電圧Ｖｗ１は画像データの場合、反転したデータを与えておくことで画像の反転を抑制することができる。各配線の電位を予定の電圧に設定した状態で、配線ＧＬ＿１、配線ＧＬ＿２に与える信号をＨレベルとする。つまり図３（Ｂ）に図示するようにスイッチＳＷ１乃至ＳＷ４をオンにする。すると、容量素子１１５の両端の電極には電圧Ｖｒｅｆ、Ｖｗ１が印加される。このとき容量素子１１５のノードＮＭ側の電極に蓄積される電荷量をＱ１とすると式（１）のようになる。
【００５１】  Ｑ１＝Ｃ１（Ｖｒｅｆ−Ｖｗ１）（１）
【００５２】  同様にしてこのとき容量素子１１５、容量素子１１９のノードＮＭ側の電極に蓄積される電荷量をＱ２、Ｑ３とすると式（２）、（３）のようになる。
【００５３】  Ｑ２＝Ｃ２（Ｖｒｅｆ−Ｖｗ２）（２）
【００５４】  Ｑ３＝Ｃ３（Ｖｒｅｆ−Ｖ０）（３）
【００５５】  次いで図２（Ｂ）を用いてメモリ回路１１２およびメモリ回路１１３に信号Ｗ１、Ｗ２に基づく電圧Ｖｗ１、電圧Ｖｗ２を保持した状態で配線ＤＬ＿１、ＤＬ＿２を介して画素１１１に信号をｄａｔａ＿１、ｄａｔａ＿２を付加する動作を説明する。
【００５６】  メモリ回路１１２およびメモリ回路１１３に信号ｄａｔａ＿１、ｄａｔａ＿２を書き込む場合、配線ＤＬ＿１をＶｄａｔａ１とし、配線ＤＬ＿２をＶｄａｔａ２とし、配線ＤＬ＿ＲをＶＳＳ等のＬレベルとし、配線ＶＬを電圧Ｖ０とした状態で、配線ＧＬ＿１に与える信号をＨレベル、配線ＧＬ＿２に与える信号をＬレベルとする。またメモリ回路１１２およびメモリ回路１１３に電圧Ｖｄａｔａ１、Ｖｄａｔａ２を書き込み期間では、配線ＧＬ＿３に与える信号をＬレベルとする。つまり図３（Ｃ）に図示するようにスイッチＳＷ１、ＳＷ２、ＳＷ４をオンにし、スイッチＳＷ３をオフにする。すると、容量素子１１５は、一方の電極が電気的に浮遊状態となり、他方の電極の電圧がＶｗ１からｖｄａｔａ１に変化する。容量素子１１５のノードＮＭの電圧をＶｇとし、このときのノードＮＭ側の電極に蓄積される電荷量をＱ１’とすると、式（４）のようになる。Ｖｇは容量結合によって変化する電圧である。
【００５７】  Ｑ１’＝Ｃ１（Ｖｇ−Ｖｄａｔａ１）（４）
【００５８】  同様にしてこのとき容量素子１１６、容量素子１１９のノードＮＭ側の電極に蓄積される電荷量をＱ２’、Ｑ３’とすると式（５）、（６）のようになる。
【００５９】  Ｑ２’＝Ｃ２（Ｖｇ−Ｖｄａｔａ２）（５）
【００６０】  Ｑ３’＝Ｃ３（Ｖｇ−Ｖ０）（６）
【００６１】  図２（Ａ）と図２（Ｂ）の動作の間でノードＮＭでは、スイッチＳＷ１乃至ＳＷ３のオフ電流が極めて低いため、電荷保存則が成り立つ。つまり式（７）が成り立つ。
【００６２】  Ｑ１＋Ｑ２＋Ｑ３＝Ｑ１’＋Ｑ２’＋Ｑ３’（７）
【００６３】  式（７）をＶｇについて解くと、式（８）が成り立つ。
【００６４】［数１］
【００６５】  式（８）から電圧Ｖｇは、電圧−Ｖｗ１、電圧−Ｖｗ２、電圧Ｖｄａｔａ１、電圧Ｖｄａｔａ２を合算した値で得られるため、メモリ回路に保持した信号と、後から信号とを用いて画像の重ねあわせを行うことができる。
【００６６】  本発明の一態様の表示装置は、メモリ回路に保持させた信号Ｗ１、Ｗ２と、その後に書き込む信号ｄａｔａ＿１、ｄａｔａ＿２を用いることで、最大４枚の画像を重ねあわせて表示することができる。
【００６７】  具体的には、図４に図示するように信号Ｗ１を画素に保持した後、その他の信号を書き込まない構成では、信号Ｗ１を可変（＝ｖａｒｉａｂｌｅ）とし、その他の信号を固定あるいは書き込まない（＝０）にすることで、信号Ｗ１に基づく画像を表示することができる。あるいは、信号Ｗ１、Ｗ２を可変（＝ｖａｒｉａｂｌｅ）とし、その他の信号を固定あるいは書き込まない（＝０）にすることで、信号Ｗ１、Ｗ２に基づく画像、つまり２つの画像を重ねあわせた表示をすることができる。あるいは、信号Ｗ１、Ｗ２、ｄａｔａ＿１を可変（＝ｖａｒｉａｂｌｅ）とし、その他の信号を固定あるいは書き込まない（＝０）にすることで、信号Ｗ１、Ｗ２、ｄａｔａ＿１に基づく画像、つまり３つの画像を重ねあわせた表示をすることができる。あるいは、信号Ｗ１、Ｗ２、ｄａｔａ＿１、ｄａｔａ＿２を可変（＝ｖａｒｉａｂｌｅ）とすることで、信号Ｗ１、Ｗ２、ｄａｔａ＿１、ｄａｔａ＿２に基づく画像、つまり４つの画像を重ねあわせた表示をすることができる。なお信号Ｗ１、Ｗ２はメモリ回路１１２およびメモリ回路１１３に保持される信号のため、更新頻度の小さい画像データに基づく信号であることが好ましい。
【００６８】  より具体的な構成例について図５、図６を参照して説明する。図５、図６では、画像データによって表示装置に表示される画像、および画像内で表示される表示物を用いて本発明の一態様の表示装置について説明する。図５、図６では、上記説明における信号の重ねあわせを、画像の重ねあわせとして説明する。
【００６９】  図５（Ａ）には、画像１６０を図示している。画像１６０には、表示物１６１、表示物１６２、表示物１６３、および表示物１６４を図示している。また、図５（Ｂ）乃至（Ｅ）には、画像１６０Ａ乃至１６０Ｄを図示している。画像１６０Ａ乃至１６０Ｄは、図示するように、図５（Ａ）で図示した表示物１６１乃至１６４が別々に表示された画像である。本発明の一態様の表示装置は、メモリ回路に保持させた信号Ｗ１、Ｗ２と、その後に書き込む信号ｄａｔａ＿１、ｄａｔａ＿２を用いることで、最大４枚の画像を重ねあわせて表示することができる。例えば、図５（Ｂ）、（Ｃ）に図示する画像１６０Ａおよび１６０Ｂをメモリ回路１１２およびメモリ回路１１３に保持する信号Ｗ１およびＷ２によって予め保持しておき、信号ｄａｔａ＿１および信号ｄａｔａ＿２として図５（Ｄ）、（Ｅ）に図示する画像１６０Ｃおよび１６０Ｄを書き込むことで所望の画像である図５（Ａ）の画像１６０を重ねあわせて表示することができる。
【００７０】  また別の画像として、図５（Ｆ）には画像１７０を図示している。画像１７０には、表示物１６１、表示物１６２、表示物１７１、および表示物１７２を図示している。また、図５（Ｇ）および（Ｈ）には、画像１７０Ａおよび１７０Ｂを図示している。画像１７０Ａおよび１７０Ｂは、図示するように、図５（Ｆ）で図示した表示物１７１および１７２が別々に表示された画像である。本発明の一態様の表示装置は、メモリ回路に保持させた信号Ｗ１、Ｗ２と、その後に書き込む信号ｄａｔａ＿１、ｄａｔａ＿２を用いることで、最大４枚の画像を重ねあわせて表示することができる。例えば、図５（Ｂ）、（Ｃ）に図示する画像１６０Ａおよび１６０Ｂをメモリ回路１１２およびメモリ回路１１３に保持する信号Ｗ１およびＷ２によって予め保持しておき、信号ｄａｔａ＿１および信号ｄａｔａ＿２として図５（Ｇ）、（Ｈ）に図示する画像１７０Ａおよび１７０Ｂを書き込むことで所望の画像である図５（Ｆ）の画像１７０を重ねあわせて表示することができる。メモリ回路１１２およびメモリ回路１１３に保持する信号Ｗ１およびＷ２を用いることで、繰り返しの画像の書き込みを減らせるため、消費電力の低減に有効である。
【００７１】  なお図５（Ａ）乃至（Ｈ）で説明した例では、異なる表示物を重ねあわせて一枚の画像を表示させる構成について説明したが、本発明の一態様は他の構成においても有効である。例えば図６に図示するようにメモリ回路に保持する信号Ｗとして画像１６０Ｃの表示物１６３のように輝度が高い画像（例えば太陽の画像）の信号を保持する構成が有効である。そして後から書き込む信号ｄａｔａとして画像１６０のように表示物１６１乃至１６４を含む信号を書き込み、重ねあわせた表示（ｄａｔａ＋Ｗ）を行うことで、得られる画像１６０ＨＤの表示物１６３の輝度を高める（太線で輝度の向上を図示）ことができる。このように本発明の一態様は、ハイダイナミックレンジ（Ｈｉｇｈ−Ｄｙｎａｍｉｃ  Ｒａｎｇｅ：ＨＤＲ）処理のような画像処理も簡便な構成で実現することができる。また重ねあわせた表示にテキストなどの情報を含めることも可能である。
【００７２】  次に、画素１１１の変形例について説明する。画素１１１は、図７（Ａ）に示す画素１１１Ａの構成とすることもできる。画素１１１Ａは、画素１１１からトランジスタ１２２を省いた構成である。
【００７３】  前述したように、トランジスタ１２２はノードＮＭに書き込む信号がトランジスタ１２０のしきい値電圧（Ｖｔｈ）以上である場合に起こる不具合を解消するために設けられる。ただし、ノードＮＭに書き込まれる信号がＶｔｈより低い値に限定されていればトランジスタ１２２を省くことができる。
【００７４】  また、画素１１１は、図７（Ｂ）に示す画素１１１Ｂの構成とすることもできる。画素１１１Ｂは、それぞれのトランジスタにバックゲートを設けた構成を有する。当該バックゲートはフロントゲートと電気的に接続されており、オン電流を高める効果を有する。また、バックゲートにフロントゲートと異なる定電位を供給できる構成としてもよい。当該構成とすることで、トランジスタのしきい値電圧を制御することができる。なお、図７（Ｂ）においては、全てのトランジスタにバックゲートを設けた構成を図示しているが、バックゲートが設けられないトランジスタを有していてもよい。また、トランジスタがバックゲートを有する構成は、本実施の形態における他の画素回路にも有効である。
【００７５】  また、画素１１１は、図８（Ａ）に示す画素１１１Ｃの構成とすることもできる。画素１１１Ｃの回路は、メモリ回路として機能するトランジスタ１２５および容量素子１２６を追加した構成である。画素１１１に追加した当該メモリ回路には、配線ＤＬ＿３を介して信号が与えられる。図８（Ａ）のようにメモリ回路を追加することで、３つ以上のメモリ回路を備えた画素を有する表示装置とすることができる。
【００７６】  また、画素１１１は、図８（Ｂ）に示す画素１１１Ｄの構成とすることもできる。画素１１１Ｄでは、配線ＧＬ＿１の機能を配線ＧＬ＿１Ａおよび配線ＧＬ＿１Ｂに分け、トランジスタ１１７およびトランジスタ１１８、トランジスタ１２１および追加したトランジスタ１２７を別々の信号で制御する構成を有する。当該構成とすることで、複数のメモリ回路に保持された信号を選択して画像の重ねあわせに用いることが可能になる。
【００７７】  図９（Ａ）には、図１（Ａ）で図示したブロック図の構成に加えて、信号変換回路１５０およびメモリ回路１５１を図示している。
【００７８】  表示装置１００で複数の画像を重ねあわた表示する場合、画素１１１内のメモリ回路１１２、１１３に保持するための信号Ｗ１、Ｗ２は、信号変換回路１５０でメモリ回路１５１を参照して変換し、表示装置１００に出力する構成が好ましい。
【００７９】  また上記説明では、画素１１１について説明したが、カラー表示を行う場合、画素１１１は図９（Ｂ）に図示するようにＲＧＢ（赤、緑、青）の３原色の副画素１１１Ｒ、１１１Ｇ、１１１Ｂのそれぞれに相当し、複数の副画素を組み合わせて、ひとつの画素を構成する。なお副画素の数は、図９（Ｂ）に図示するＲＧＢの３つに限らず、図９（Ｃ）に図示するようにＲＧＢＷ（赤、緑、青、白）の副画素１１１Ｒ、１１１Ｇ、１１１Ｂ、１１１Ｗを組み合わせて、ひとつの画素を構成することも有効である。
【００８０】  本実施の形態は、他の実施の形態等に記載した構成と適宜組み合わせて実施することが可能である。
【００８１】（実施の形態２）
本実施の形態では、上記実施の形態１で説明した構成とは異なる表示装置の構成例について図面を参照して説明する。本実施の形態では、上記実施の形態１と異なる点について詳細に説明し、重複する記載については説明を省略する場合がある。
【００８２】  図１０には、図１（Ａ）の画素１１１に適用可能な画素１１１Ｅの構成例について図示する。画素１１１Ｅは、トランジスタＭ１、トランジスタＭ２、トランジスタＭ４、トランジスタＭ５、容量素子Ｃ１、容量素子Ｃ２、容量素子Ｃ３、および発光素子ＯＬＥＤを有する。また図１０では、トランジスタＭ２のゲートが接続されるノードを、ノードＮＭとして図示している。なお図１０に図示するトランジスタは、いずれもｎチャネル型のトランジスタを図示しているが、ｐチャネル型を用いることもできる。
【００８３】  トランジスタＭ２は、発光素子ＯＬＥＤに流す電流量を制御する機能を有する。トランジスタＭ２以外のトランジスタは、スイッチとしての機能を有する。メモリ回路ＭＥＭ１は容量素子Ｃ１、トランジスタＭ１、およびトランジスタＭ４を有する。メモリ回路ＭＥＭ２は容量素子Ｃ２、トランジスタＭ４、およびトランジスタＭ５を有する。
【００８４】  また図１０では、図１（Ａ）で図示した配線ＧＬとして、配線ＧＬ＿１、配線ＧＬ＿２、および配線ＧＬ＿３を図示している。配線ＧＬ＿１、配線ＧＬ＿２、および配線ＧＬ＿３は、スイッチとして機能するトランジスタのオンまたはオフを制御するための信号を画素１１１Ｅに伝える機能を有する。
【００８５】  また図１０では、図１（Ａ）で図示した配線ＤＬとして、配線ＤＬ＿１、配線ＤＬ＿２、および配線ＤＬ＿Ｗを図示している。配線ＤＬ＿１、配線ＤＬ＿２は、画像の表示を行うための信号および参照電圧を画素１１１Ｅに伝える機能を有する。配線ＤＬ＿Ｗは、画像の表示を行うための信号を画素１１１Ｅに伝える機能を有する。
【００８６】  容量素子Ｃ１または容量素子Ｃ２は、メモリ回路ＭＥＭ１またはメモリ回路ＭＥＭ２に書き込まれる信号を電荷として保持する機能を有する。容量素子Ｃ１または容量素子Ｃ２の一方の電極または他方の電極に電気的に接続されるトランジスタＭ１、トランジスタＭ４、およびトランジスタＭ５は、オンとすることで、容量素子Ｃ１または容量素子Ｃ２の電極に信号に応じた電荷を与える機能を有する。またトランジスタＭ１、トランジスタＭ４、およびトランジスタＭ５は、オフとすることで、容量素子Ｃ１または容量素子Ｃ２の電極に電荷を保持する機能を有する。またトランジスタＭ１、トランジスタＭ４、およびトランジスタＭ５は、オフとすることで、容量素子Ｃ１または容量素子Ｃ２の一方の電極のノードを電気的に浮遊状態（フローティング）にする機能を有する。
【００８７】  図１０に図示するように、容量素子Ｃ１の一方の電極は、トランジスタＭ１を介して配線ＤＬ＿１と接続される。容量素子Ｃ１の他方の電極は、トランジスタＭ４を介して配線ＤＬ＿Ｗと接続される。容量素子Ｃ２の一方の電極は、トランジスタＭ５を介して配線ＤＬ＿２と接続される。容量素子Ｃ２の他方の電極は、トランジスタＭ４を介して配線ＤＬ＿Ｗと接続される。
【００８８】  トランジスタＭ１、トランジスタＭ４、およびトランジスタＭ５は、オフ時に流れる電流（オフ電流）が低いことが好適である。極めてオフ電流の低いトランジスタを用いることで、ノードＮＭの電位を長時間保持することができる。当該トランジスタには、例えば、ＯＳトランジスタを用いることができる。
【００８９】  容量素子Ｃ３は、トランジスタＭ２のゲートとソースとの間の電圧を保持する機能を有する。容量素子Ｃ３の一方の電極は、トランジスタＭ２のゲートと接続される。容量素子Ｃ３の他方の電極は、トランジスタＭ２のソース又はドレインの一方の電極（ソース側）と接続される。トランジスタＭ２のソースまたはドレインの他方（ドレイン側）は、配線ＡＮＯに接続される。配線ＡＮＯは、発光素子ＯＬＥＤに電流を流すための電圧が与えられる。配線ＡＮＯは、電流供給線、あるいはアノード線としての機能を有する。なおトランジスタＭ２のソース又はドレインの一方は、固定電位が与えられた配線との間でスイッチとして機能するトランジスタが設けられることが好適である。当該構成とすることで、信号の書き込み期間において、トランジスタＭ２のソース又はドレインの一方における電位の変動を抑制することができる。
【００９０】  発光素子ＯＬＥＤの一方の電極は、トランジスタＭ２のソースまたはドレインの一方（ソース側）に接続される。発光素子ＯＬＥＤの他方の電極は、配線ＣＡＴに接続される。配線ＣＡＴは、共通電位線、あるいはカソード線としての機能を有する。なお発光素子ＯＬＥＤは、流れる電流量に応じて輝度の制御が可能な表示素子であり、例えば有機ＥＬ素子を適用することができる。なおトランジスタＭ２のソースまたはドレインの一方と、発光素子ＯＬＥＤの一方の電極の間には、非発光期間以外に発光素子ＯＬＥＤに電流が流れて発光してしまうのを防ぐためにスイッチとして機能するトランジスタが設けられることが好適である。なお有機ＥＬ素子等の発光素子以外の表示素子としては、液晶素子を用いることも可能である。
【００９１】  本発明の一態様は、ソースドライバ１４０から出力される階調表示を行うための信号を画素に供給して複数のメモリ回路にそれぞれ保持しておき、複数のメモリ回路に保持した信号とは別の階調表示を行うための信号をソースドライバ１４０から画素に供給する。図１０では、２つのメモリ回路にソースドライバ１４０から出力される階調表示を行うための信号をそれぞれ保持しておき、階調表示を行うための信号をソースドライバ１４０から配線ＤＬ＿１および配線ＤＬ＿２を介して画素に供給する構成とする。
【００９２】  当該構成とすることで、予め２つの信号が保持されたメモリ回路に、別の２つの信号が付加された４つの信号に基づいて、発光素子に流れる電流を制御する構成とすることができる。したがって、当該画素を備えた表示部では、４つの信号に基づく表示を行うことができる。これにより画素内の２つのメモリ回路にそれぞれ、ソースドライバが出力可能なビット数（例えば８ｂｉｔ：２５６階調）の信号を保持させることができるのに加えて、後から画素に書き込む２つの信号のそれぞれをソースドライバが出力可能なビット数（例えば８ｂｉｔ：２５６階調）の信号を画素に書き込む構成を実現することができる。そのため、４つの信号の階調数の合計である２５６＋２５６＋２５６＋２５６＝１０２４相当の階調数（１０ｂｉｔ）の信号、つまりソースドライバが出力可能なビット数以上の階調数の書き込みによる表示を行う構成とすることができる。当該構成では、ソースドライバ等が生成可能な電位より高い電位の画像信号に対応する画像を表示装置で表示することができるため、表示装置のダイナミックレンジを高めることができる。
【００９３】  図１１（Ａ）、（Ｂ）に示すタイミングチャートおよび図１２（Ａ）乃至（Ｄ）に示す回路図を用いて、画素１１１Ｅの駆動方法の一例を説明する。図１１（Ａ）では、メモリ回路ＭＥＭ１およびメモリ回路ＭＥＭ２に保持させる信号の書き込み動作について、図１１（Ｂ）では、メモリ回路ＭＥＭ１およびメモリ回路ＭＥＭ２に保持された信号に、別の信号を付加して表示を行う際の動作について図示している。なお図１１（Ａ）、（Ｂ）に示すタイミングチャートでは、配線ＧＬ＿１乃至ＧＬ＿３、ＤＬ＿１、ＤＬ＿２およびＤＬ＿Ｗに与える信号波形を図示している。
【００９４】  なお、配線ＤＬ＿Ｗに供給される信号をＷ１、Ｗ２とし、信号によってメモリ回路ＭＥＭ１に保持される電圧をＶｗ１、信号によってメモリ回路ＭＥＭ２に保持される電圧をＶｗ２とする。また、メモリ回路ＭＥＭ１に電圧Ｖｗ１を保持した状態で配線ＤＬ＿１を介して画素１１１Ｅに書き込まれる信号をｄａｔａ１とし、信号によってメモリ回路ＭＥＭ１に付加される電圧をＶｄａｔａ１とする。また、メモリ回路ＭＥＭ２に電圧Ｖｗ２を保持した状態で配線ＤＬ＿２を介して画素１１１Ｅに書き込まれる信号をｄａｔａ２とし、信号によってメモリ回路ＭＥＭ２に付加される電圧をＶｄａｔａ２とする。
【００９５】  まず、図１１（Ａ）を用いてメモリ回路ＭＥＭ１およびメモリ回路ＭＥＭ２に保持させる信号Ｗ１、Ｗ２の書き込み動作を説明する。また図１１（Ａ）、（Ｂ）の動作の説明については、説明を簡略化するため、図１２（Ａ）乃至（Ｄ）の回路図を参照して説明する。図１２（Ａ）乃至（Ｄ）は、図１０の回路図の主要部について抜き出して示したものである。図１２（Ａ）では、図１０に対応する構成としてスイッチとして機能するトランジスタをスイッチＳＷ１乃至ＳＷ４、容量素子Ｃ１、Ｃ２、Ｃ３を図示している。なお容量素子Ｃ１、Ｃ２、Ｃ３の容量（キャパシタンス）はＣ１，Ｃ２，Ｃ３として図示する。スイッチＳＷ１乃至ＳＷ３は、図１０におけるトランジスタＭ１、トランジスタＭ４、トランジスタＭ５に相当する。スイッチＳＷ４は、信号書き込み時に、トランジスタＭ２のソース又はドレインの一方における電位の変動を抑制するためのスイッチである。スイッチＳＷ４は、信号書き込み時にオンとするスイッチである。スイッチＳＷ４に接続される配線ＬＥＬは、固定電位Ｖｅｌを与える配線である。
【００９６】  メモリ回路ＭＥＭ１およびメモリ回路ＭＥＭ２に信号Ｗ１、Ｗ２に基づく電圧Ｖｗ１、Ｖｗ２を書き込む場合、まずは配線ＤＬ＿Ｗを電圧Ｖｗ１とし、配線ＤＬ＿１をＶｒｅｆ（参照電圧）とした状態とする。配線ＤＬ＿２の電位は特に設定されない。なお配線ＤＬ＿１に与えるＶｒｅｆは、Ｖｗ１−Ｖｒｅｆが正の値となるように値を決めておくことが好ましい。各配線の電位を所定の電圧に設定した状態で、図１１（Ａ）の時刻Ｔ１のように、配線ＧＬ＿１、配線ＧＬ＿３に与える信号をＨレベルとする。つまり図１２（Ｂ）に図示するようにスイッチＳＷ１、ＳＷ３、ＳＷ４をオンにする。すると、容量素子Ｃ１の両端の電極には電圧Ｖｒｅｆ、Ｖｗ１が印加される。このとき容量素子Ｃ１のノードＮＭ側の電極に蓄積される電荷量をＱ１とすると式（９）のようになる。
【００９７】  Ｑ１＝Ｃ１（Ｖｗ１−Ｖｒｅｆ）（９）
【００９８】  次いで配線ＤＬ＿Ｗを電圧Ｖｗ２とし、配線ＤＬ＿２をＶｒｅｆとした状態とする。配線ＤＬ＿１の電位は特に設定されない。なお配線ＤＬ＿２に与えるＶｒｅｆは、Ｖｗ２−Ｖｒｅｆが正の値となるように値を決めておくことが好ましい。各配線の電位を所定の電圧に設定した状態で、図１１（Ａ）の時刻Ｔ２のように、配線ＧＬ＿２、配線ＧＬ＿３に与える信号をＨレベルとする。つまり図１２（Ｃ）に図示するようにスイッチＳＷ２、ＳＷ３、ＳＷ４をオンにする。すると、容量素子Ｃ２の両端の電極には電圧Ｖｒｅｆ、Ｖｗ２が印加される。このとき容量素子Ｃ２のノードＮＭ側の電極に蓄積される電荷量をＱ２とすると式（１０）のようになる。
【００９９】  Ｑ２＝Ｃ２（Ｖｗ２−Ｖｒｅｆ）（１０）
【０１００】  時刻Ｔ２、つまり図１２（Ｃ）の状態では、スイッチＳＷ１はオフである。そのため、容量素子Ｃ１の一方の電極のノード（図１２（Ｃ）のノードＮｒ１）は、電気的に浮遊状態であり、電荷保存則が成り立つ。そのため、時刻Ｔ２、つまり図１２（Ｃ）の状態では、容量素子Ｃ２の両端の電極に保持される電荷量Ｑ１は、式（９）と同様に保持され続ける。
【０１０１】  なお図１１（Ａ）に図示する時刻Ｔ１、Ｔ２における信号Ｗ１、Ｗ２の書き込みは、フレーム期間毎に分けて書き込んでもよいし、１水平走査期間内に１値ずつ書き込む動作としてもよい。
【０１０２】  次いで図１１（Ｂ）を用いてメモリ回路ＭＥＭ１およびメモリ回路ＭＥＭ２に信号Ｗ１、Ｗ２に基づく電圧Ｖｗ１、電圧Ｖｗ２を保持した状態で配線ＤＬ＿１、ＤＬ＿２を介して画素１１１Ｅに信号ｄａｔａ１、ｄａｔａ２を付加する動作を説明する。
【０１０３】  メモリ回路ＭＥＭ１およびメモリ回路ＭＥＭ２に信号ｄａｔａ１、ｄａｔａ２を書き込む場合、配線ＤＬ＿１をＶｄａｔａ１とし、配線ＤＬ＿２をＶｄａｔａ２とし、配線ＤＬ＿ＷをＶＳＳ等のＬレベルとした状態で、配線ＧＬ＿１、ＧＬ＿２に与える信号をＨレベル、配線ＧＬ＿３に与える信号をＬレベルとする。つまり図１２（Ｄ）に図示するようにスイッチＳＷ１、ＳＷ２、ＳＷ４をオンにし、スイッチＳＷ３をオフにする。すると、容量素子Ｃ１，Ｃ２，Ｃ３の一方の電極が電気的に浮遊状態となり、容量素子Ｃ１，Ｃ２の他方の電極の電圧がＶｗ１、Ｖｗ２からＶｄａｔａ１、Ｖｄａｔａ２にそれぞれ変化する。ノードＮＭの電圧をＶｇとし、容量素子Ｃ１でのノードＮＭ側の電極に蓄積される電荷量をＱ１’とすると、式（１１）のようになる。Ｖｇは容量結合によって変化する電圧である。
【０１０４】  Ｑ１’＝Ｃ１（Ｖｄａｔａ１−Ｖｇ）（１１）
【０１０５】  同様にしてこのとき容量素子Ｃ２、容量素子Ｃ３のノードＮＭ側の電極に蓄積される電荷量をＱ２’、Ｑ３’とすると式（１２）、（１３）のようになる。
【０１０６】  Ｑ２’＝Ｃ２（Ｖｄａｔａ２−Ｖｇ）（１２）
【０１０７】  Ｑ３’＝Ｃ３（Ｖｇ−Ｖｅｌ）（１３）
【０１０８】  図１１（Ａ）と図１１（Ｂ）の動作の間でノードＮＭでは、スイッチＳＷ１乃至ＳＷ４のオフ電流が極めて低いため、電荷保存側が成り立つ。つまり式（７）が成り立つ。
【０１０９】  Ｑ１＋Ｑ２＋Ｑ３＝Ｑ１’＋Ｑ２’＋Ｑ３’（７）
【０１１０】  式（７）をＶｇについて解くと、式（１４）が成り立つ。なお式（１４）では簡略化のため、電圧Ｖｗ１、Ｖｗ２、Ｖｄａｔａ１、Ｖｄａｔａ２に対し、参照電圧ＶｒｅｆおよびＶｅｌを０Ｖとし、容量Ｃ１とＣ２とが等しいとし、容量Ｃ３が容量Ｃ１およびＣ２に対して十分小さいものとしている。
【０１１１】［数２］
【０１１２】  式（１４）から電圧Ｖｇは、電圧Ｖｗ１、電圧Ｖｗ２、電圧Ｖｄａｔａ１、電圧Ｖｄａｔａ２を合算した値で得られるため、メモリ回路に保持した信号と、後から書き込む信号と、の足しあわせ（足し算）を行うことができる。なお電圧Ｖｗ１、電圧Ｖｗ２、電圧Ｖｄａｔａ１、電圧Ｖｄａｔａ２は、負の値となるよう信号を書き込むことで、信号の足しあわせに加えて、信号の引き算を行うことも可能である。
【０１１３】  本発明の一態様の表示装置は、メモリ回路に保持させた信号Ｗ１、Ｗ２と、その後に書き込む信号ｄａｔａ１、ｄａｔａ２を用いることで、最大４つの信号に基づいて、発光素子に流れる電流を制御する構成とすることができる。したがって、当該画素を備えた表示部では、４つの信号に基づく表示を行うことができる。これにより画素内の２つのメモリ回路にそれぞれ、ソースドライバが出力可能なビット数（例えば８ｂｉｔ：２５６階調）の信号を保持させることができるのに加えて、後から画素に書き込む２つの信号のそれぞれをソースドライバが出力可能なビット数（例えば８ｂｉｔ：２５６階調）の信号を画素に書き込む構成を実現することができる。そのため、４つの信号の階調数の合計である２５６＋２５６＋２５６＋２５６＝１０２４相当の階調数（１０ｂｉｔ）の信号、つまりソースドライバが出力可能なビット数以上の階調数の書き込みによる表示を行う構成とすることができる。当該構成では、ソースドライバ等が生成可能な電位より高い電位の画像信号に対応する画像を表示装置で表示することができるため、表示装置のダイナミックレンジを高めることができる。
【０１１４】  上記説明した本発明の一態様の表示装置による効果について、図１３に図示するグラフを用いて説明する。図１３に示すグラフは、横軸が階調数、縦軸が出力、具体的には発光素子の輝度を表している。
【０１１５】  上述したように本発明の一態様の構成では、最大４つの信号に基づいて、発光素子に流れる電流を制御する構成とすることができる。例えば信号Ｗ１がソースドライバの出力可能なビット数である８ビットで書き込まれた場合、当該信号Ｗ１だけでは２５６値の階調数しか表現できないが、信号Ｗ２、ｄａｔａ１、ｄａｔａ２といったソースドライバの出力可能なビット数である８ビットの信号と組み合わせて表現可能な階調数を増やすことにより、最大１０２４階調、つまり１０ｂｉｔ相当のビット数で表示することが可能となる。
【０１１６】  次に、画素１１１Ｅの変形例について説明する。画素１１１Ｅは、図１４（Ａ）に示す画素１１１Ｆの構成とすることもできる。画素１１１Ｆは、画素１１１ＥにトランジスタＭ３およびＭ６を追加した構成である。
【０１１７】  トランジスタＭ３およびＭ６は、配線ＶＬと、トランジスタＭ２のソースまたはドレインの一方（ソース側）との間の導通状態を制御するスイッチとしての機能を有する。トランジスタＭ３のゲートは、配線ＧＬ＿１と接続される。トランジスタＭ３のソースまたはドレインの一方は、トランジスタＭ２のソース又はドレインの一方と接続される。トランジスタＭ３のソースまたはドレインの他方は、配線ＶＬと接続される。トランジスタＭ６のゲートは、配線ＧＬ＿２と接続される。トランジスタＭ６のソースまたはドレインの一方は、トランジスタＭ２のソース又はドレインの一方と接続される。トランジスタＭ６のソースまたはドレインの他方は、配線ＶＬと接続される。なお配線ＶＬは、定電位、例えば上述した電圧Ｖｅｌを与えるための配線である。また配線ＶＬは、トランジスタＭ２に流れる電流を外部に出力するための機能を有する構成としてもよい。当該構成とすることで、定期的にトランジスタＭ２に流れる電流をモニターすることができるため、トランジスタＭ２のばらつきに応じた補正を行うことができる。
【０１１８】  また、図１４（Ａ）に図示する画素１１１Ｆは、図１４（Ｂ）に示す画素１１１Ｇの構成とすることもできる。画素１１１Ｇは、図１４（Ａ）に図示する画素１１１Ｆのそれぞれのトランジスタにバックゲートを設けた構成を有する。当該バックゲートはフロントゲートと電気的に接続されており、オン電流を高める効果を有する。また、バックゲートにフロントゲートと異なる定電位を供給できる構成としてもよい。当該構成とすることで、トランジスタのしきい値電圧を制御することができる。なお、図１４（Ｂ）においては、全てのトランジスタにバックゲートを設けた構成を図示しているが、バックゲートが設けられないトランジスタを有していてもよい。
【０１１９】  本実施の形態は、他の実施の形態等に記載した構成と適宜組み合わせて実施することが可能である。
【０１２０】（実施の形態３）
本実施の形態では、実施の形態１および２で説明したＯＳトランジスタの詳細について説明する。
【０１２１】  ＯＳトランジスタに用いる半導体材料としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である金属酸化物を用いることができる。代表的には、インジウムを含む酸化物半導体等であり、例えば、後述するＣＡＡＣ−ＯＳ又はＣＡＣ−ＯＳ等を用いることができる。ＣＡＡＣ−ＯＳは結晶を構成する原子が安定であり、信頼性を重視するトランジスタ等に適する。また、ＣＡＣ−ＯＳは、高移動度特性を示すため、高速駆動を行うトランジスタ等に適する。
【０１２２】  ＯＳトランジスタはエネルギーギャップが大きいため、極めて低いオフ電流特性を示す。また、ＯＳトランジスタは、インパクトイオン化、アバランシェ降伏、及び短チャネル効果等が生じない等Ｓｉトランジスタとは異なる特徴を有し、信頼性の高い回路を形成することができる。
【０１２３】  ＯＳトランジスタが有する半導体層は、例えばインジウム、亜鉛及びＭ（アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジム又はハフニウム等の金属）を含むＩｎ−Ｍ−Ｚｎ系酸化物で表記される膜とすることができる。
【０１２４】  半導体層を構成する酸化物半導体がＩｎ−Ｍ−Ｚｎ系酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８等が好ましい。なお、成膜される半導体層の原子数比はそれぞれ、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。
【０１２５】  半導体層としては、キャリア密度の低い酸化物半導体を用いる。例えば、半導体層は、キャリア密度が１×１０１７／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下、さらに好ましくは１×１０１３／ｃｍ３以下、より好ましくは１×１０１１／ｃｍ３以下、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体を用いることができる。そのような酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ。これにより不純物濃度が低く、欠陥準位密度が低いため、安定な特性を有する酸化物半導体であるといえる。
【０１２６】  なお、これらに限られず、必要とするトランジスタの半導体特性及び電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
【０１２７】  半導体層を構成する酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸素欠損が増加し、ｎ型化してしまう。このため、半導体層におけるシリコンや炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１２８】  また、アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、半導体層におけるアルカリ金属又はアルカリ土類金属の濃度（二次イオン質量分析法により得られる濃度）を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
【０１２９】  また、半導体層を構成する酸化物半導体に窒素が含まれていると、キャリアである電子が生じてキャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため半導体層における窒素濃度（二次イオン質量分析法により得られる濃度）は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
【０１３０】  また、半導体層は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、ｃ軸に配向した結晶を有するＣＡＡＣ−ＯＳ（Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、又は非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。
【０１３１】  非晶質構造の酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。又は、非晶質構造の酸化物膜は、例えば、完全な非晶質構造であり、結晶部を有さない。
【０１３２】  なお、半導体層が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のうち、二種以上を有する混合膜であってもよい。混合膜は、例えば上述した領域のうち、いずれか二種以上の領域を含む単層構造、又は積層構造を有する場合がある。
【０１３３】  以下では、非単結晶の半導体層の一態様であるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ  Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
【０１３４】  ＣＡＣ−ＯＳとは、例えば、酸化物半導体を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、又はその近傍のサイズで偏在した材料の一構成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、又はその近傍のサイズで混合した状態をモザイク状、又はパッチ状ともいう。
【０１３５】  なお、酸化物半導体は、少なくともインジウムを含むことが好ましい。特にインジウム及び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウム等から選ばれた一種、又は複数種が含まれていてもよい。
【０１３６】  例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、又はインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、及びＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする。）、又はガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、及びＺ４は０よりも大きい実数）とする。）等と、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、又はＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。
【０１３７】  つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合酸化物半導体である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。
【０１３８】  なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、及びＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、又はＩｎ（１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。
【０１３９】  上記結晶性の化合物は、単結晶構造、多結晶構造、又はＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。
【０１４０】  一方、ＣＡＣ−ＯＳは、酸化物半導体の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、及びＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。したがって、ＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。
【０１４１】  なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。
【０１４２】  なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域とは、明確な境界が観察できない場合がある。
【０１４３】  なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウム等から選ばれた一種、又は複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
【０１４４】  ＣＡＣ−ＯＳは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、及び窒素ガスの中から選ばれたいずれか一つ又は複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。
【０１４５】  ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ  ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域のａ−ｂ面方向、及びｃ軸方向の配向は見られないことが分かる。
【０１４６】  また、ＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング領域に複数の輝点が観測される。したがって、電子線回折パターンから、ＣＡＣ−ＯＳの結晶構造が、平面方向、及び断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。
【０１４７】  また、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ  Ｄｉｓｐｅｒｓｉｖｅ  Ｘ−ｒａｙ  ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
【０１４８】  ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３等が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
【０１４９】  ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域は、ＧａＯＸ３等が主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。したがって、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。
【０１５０】  一方、ＧａＯＸ３等が主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３等が主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
【０１５１】  したがって、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯＸ３等に起因する絶縁性と、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、及び高い電界効果移動度（μ）を実現することができる。
【０１５２】  また、ＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。したがって、ＣＡＣ−ＯＳは、様々な半導体装置の構成材料として適している。
【０１５３】  本実施の形態は、他の実施の形態等に記載した構成と適宜組み合わせて実施することが可能である。
【０１５４】（実施の形態４）
本実施の形態では、ＥＬ素子を用いた表示装置の構成例について説明する。
【０１５５】  図１５（Ａ）において、第１の基板４００１上に設けられた表示部２１５を囲むようにして、シール材４００５が設けられ、表示部２１５がシール材４００５及び第２の基板４００６によって封止されている。
【０１５６】  表示部２１５には、実施の形態１に示した画素を有する画素アレイが設けられる。
【０１５７】  なお画素アレイに設けられる画素数は、画素数を３８４０×２１６０、７６８０×４３２０といったウルトラハイビジョン（「４Ｋ解像度」、「４Ｋ２Ｋ」、「４Ｋ」）、スーパーハイビジョン（「８Ｋ解像度」、「８Ｋ４Ｋ」、「８Ｋ」）の画像を表示可能な画素数とすることが好適である。当該構成とすることで、大型の表示装置において、高解像度の画像を視聴可能な構成とすることができる。
【０１５８】  ８Ｋ４Ｋあるいは４Ｋ２Ｋといった画像を表示する構成とする場合は、駆動回路を画素アレイの両辺に配置し、走査線や信号線等の配線の数を増やす構成が好適である。当該構成とすることで画素数の増加に伴う配線抵抗の増加に伴う信号遅延や、電圧降下といった不具合を低減することが可能である。
【０１５９】  図１５（Ａ）では、走査線駆動回路２２１ａ、信号線駆動回路２３１ａ、信号線駆動回路２３２ａ、及び共通線駆動回路２４１ａは、それぞれがプリント基板４０４１上に設けられた集積回路４０４２を複数有する。集積回路４０４２は、単結晶半導体又は多結晶半導体で形成されている。信号線駆動回路２３１ａ及び信号線駆動回路２３２ａは、ソースドライバの機能を有する。走査線駆動回路２２１ａは、上記実施の形態に示したゲートドライバの機能を有する。共通線駆動回路２４１ａは、共通配線に規定の電位を供給する機能を有する。
【０１６０】  走査線駆動回路２２１ａ、共通線駆動回路２４１ａ、信号線駆動回路２３１ａ、及び信号線駆動回路２３２ａに与えられる各種信号及び電位は、ＦＰＣ（ＦＰＣ：Ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ）４０１８を介して供給される。
【０１６１】  走査線駆動回路２２１ａ及び共通線駆動回路２４１ａが有する集積回路４０４２は、表示部２１５に選択信号を供給する機能を有する。信号線駆動回路２３１ａ及び信号線駆動回路２３２ａが有する集積回路４０４２は、表示部２１５に画像信号を供給する機能を有する。集積回路４０４２は、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に実装されている。
【０１６２】  なお、集積回路４０４２の接続方法は、特に限定されるものではなく、ワイヤボンディング法、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）法、ＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）法、ＣＯＦ（Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ）法等を用いることができる。
【０１６３】  図１５（Ｂ）は、信号線駆動回路２３１ａ及び信号線駆動回路２３２ａに含まれる集積回路４０４２をＣＯＧ法により実装する例を示している。また、駆動回路の一部又は全体を表示部２１５と同じ基板上に一体形成して、システムオンパネルを形成することができる。
【０１６４】  図１５（Ｂ）では、走査線駆動回路２２１ａ及び共通線駆動回路２４１ａを、表示部２１５と同じ基板上に形成する例を示している。駆動回路を表示部２１５内の画素回路と同時に形成することで、部品点数を削減することができる。よって、生産性を高めることができる。
【０１６５】  また、図１５（Ｂ）では、第１の基板４００１上に設けられた表示部２１５と、走査線駆動回路２２１ａ及び共通線駆動回路２４１ａと、を囲むようにして、シール材４００５が設けられている。また表示部２１５、走査線駆動回路２２１ａ、及び共通線駆動回路２４１ａの上に第２の基板４００６が設けられている。よって、表示部２１５、走査線駆動回路２２１ａ、及び共通線駆動回路２４１ａは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、表示素子と共に封止されている。
【０１６６】  また、図１５（Ｂ）では、信号線駆動回路２３１ａ及び信号線駆動回路２３２ａを別途形成し、第１の基板４００１に実装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部又は走査線駆動回路の一部を別途形成して実装しても良い。
【０１６７】  また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む場合がある。
【０１６８】  また第１の基板上に設けられた表示部及び走査線駆動回路は、トランジスタを複数有している。当該トランジスタとして、上記実施の形態で示したトランジスタを適用することができる。
【０１６９】  周辺駆動回路が有するトランジスタと、表示部の画素回路が有するトランジスタの構造は同じであってもよく、異なっていてもよい。周辺駆動回路が有するトランジスタは、全て同じ構造であってもよく、２種類以上の構造が組み合わせて用いられていてもよい。同様に、画素回路が有するトランジスタは、全て同じ構造であってもよく、２種類以上の構造が組み合わせて用いられていてもよい。
【０１７０】  また、図１６に示すように、第２の基板４００６上には入力装置４２００を設けることができる。図１５（Ａ）、（Ｂ）に示す表示装置に入力装置４２００を設けた構成はタッチパネルとして機能させることができる。
【０１７１】  本発明の一態様のタッチパネルが有する検知素子（センサ素子ともいう）に限定は無い。指やスタイラス等の被検知体の近接又は接触を検知することのできる様々なセンサを、検知素子として適用することができる。
【０１７２】  センサの方式としては、例えば、静電容量方式、抵抗膜方式、表面弾性波方式、赤外線方式、光学方式、感圧方式等様々な方式を用いることができる。
【０１７３】  本実施の形態では、静電容量方式の検知素子を有するタッチパネルを例に挙げて説明する。
【０１７４】  静電容量方式としては、表面型静電容量方式、投影型静電容量方式等がある。また、投影型静電容量方式としては、自己容量方式、相互容量方式等がある。相互容量方式を用いると、同時多点検知が可能となるため好ましい。
【０１７５】  本発明の一態様のタッチパネルは、別々に作製された表示装置と検知素子とを貼り合わせる構成、表示素子を支持する基板及び対向基板の一方又は双方に検知素子を構成する電極等を設ける構成等、様々な構成を適用することができる。
【０１７６】  図１６（Ａ）、（Ｂ）に、タッチパネルの一例を示す。図１６（Ａ）は、タッチパネル４２１０の斜視図である。図１６（Ｂ）は、入力装置４２００の斜視概略図である。なお、明瞭化のため、代表的な構成要素のみを示している。
【０１７７】  タッチパネル４２１０は、別々に作製された表示装置と検知素子とを貼り合わせた構成である。
【０１７８】  タッチパネル４２１０は、入力装置４２００と、表示装置とを有し、これらが重ねて設けられている。
【０１７９】  入力装置４２００は、基板４２６３、電極４２２７、電極４２２８、複数の配線４２３７、複数の配線４２３８及び複数の配線４２３９を有する。例えば、電極４２２７は配線４２３７又は配線４２３９と電気的に接続することができる。また、電極４２２８は配線４２３９と電気的に接続することができる。ＦＰＣ４２７２ｂは、複数の配線４２３７及び複数の配線４２３８の各々と電気的に接続する。ＦＰＣ４２７２ｂにはＩＣ４２７３ｂを設けることができる。
【０１８０】  又は、表示装置の第１の基板４００１と第２の基板４００６との間にタッチセンサを設けてもよい。第１の基板４００１と第２の基板４００６との間にタッチセンサを設ける場合は、静電容量方式のタッチセンサのほか、光電変換素子を用いた光学式のタッチセンサを適用してもよい。
【０１８１】  図１７は、図１５（Ｂ）中でＮ１−Ｎ２の鎖線で示した部位の断面図である。図１７に示す表示装置は電極４０１５を有しており、電極４０１５はＦＰＣ４０１８が有する端子と異方性導電層４０１９を介して、電気的に接続されている。また、図１７では、電極４０１５は、絶縁層４１１２、絶縁層４１１１、及び絶縁層４１１０に形成された開口において配線４０１４と電気的に接続されている。
【０１８２】  電極４０１５は、第１の電極層４０３０と同じ導電層から形成され、配線４０１４は、トランジスタ４０１０、及びトランジスタ４０１１のソース電極及びドレイン電極と同じ導電層で形成されている。
【０１８３】  また、第１の基板４００１上に設けられた表示部２１５と走査線駆動回路２２１ａは、トランジスタを複数有しており、図１７では、表示部２１５に含まれるトランジスタ４０１０、及び走査線駆動回路２２１ａに含まれるトランジスタ４０１１を例示している。なお、図１７では、トランジスタ４０１０及びトランジスタ４０１１としてボトムゲート型のトランジスタを例示しているが、トップゲート型のトランジスタであってもよい。
【０１８４】  図１７では、トランジスタ４０１０及びトランジスタ４０１１上に絶縁層４１１２が設けられている。また、絶縁層４１１２上に隔壁４５１０が形成されている。
【０１８５】  また、トランジスタ４０１０及びトランジスタ４０１１は、絶縁層４１０２上に設けられている。また、トランジスタ４０１０及びトランジスタ４０１１は、絶縁層４１１１上に形成された電極４０１７を有する。電極４０１７はバックゲート電極として機能することができる。
【０１８６】  また、図１７に示す表示装置は、容量素子４０２０を有する。容量素子４０２０は、トランジスタ４０１０のゲート電極と同じ工程で形成された電極４０２１と、ソース電極及びドレイン電極と同じ工程で形成された電極と、を有する。容量素子４０２０のそれぞれの電極は、絶縁層４１０３を介して重なっている。
【０１８７】  一般に、表示装置の画素部に設けられる容量素子の容量は、画素部に配置されるトランジスタのリーク電流等を考慮して、所定の期間電荷を保持できるように設定される。容量素子の容量は、トランジスタのオフ電流等を考慮して設定すればよい。
【０１８８】  表示部２１５に設けられたトランジスタ４０１０は表示素子と電気的に接続する。
【０１８９】  また、図１７に示す表示装置は、絶縁層４１１１と絶縁層４１０４を有する。絶縁層４１１１と絶縁層４１０４として、不純物元素を透過しにくい絶縁層を用いる。絶縁層４１１１と絶縁層４１０４でトランジスタの半導体層を挟むことで、外部からの不純物の浸入を防ぐことができる。
【０１９０】  表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素子（ＥＬ素子）を適用することができる。ＥＬ素子は、一対の電極の間に発光性の化合物を含む層（「ＥＬ層」ともいう。）を有する。一対の電極間に、ＥＬ素子の閾値電圧よりも大きい電位差を生じさせると、ＥＬ層に陽極側から正孔が注入され、陰極側から電子が注入される。注入された電子と正孔はＥＬ層において再結合し、ＥＬ層に含まれる発光物質が発光する。
【０１９１】  また、ＥＬ素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
【０１９２】  有機ＥＬ素子は、電圧を印加することにより、一方の電極から電子、他方の電極から正孔がそれぞれＥＬ層に注入される。そして、それらキャリア（電子及び正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
【０１９３】  なお、ＥＬ層は、発光性の化合物以外に、正孔注入性の高い物質、正孔輸送性の高い物質、正孔ブロック材料、電子輸送性の高い物質、電子注入性の高い物質、又はバイポーラ性の物質（電子輸送性及び正孔輸送性が高い物質）等を有していてもよい。
【０１９４】  ＥＬ層は、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法等の方法で形成することができる。
【０１９５】  無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。
【０１９６】  発光素子は発光を取り出すために少なくとも一対の電極の一方が透明であればよい。そして、基板上にトランジスタ及び発光素子を形成し、当該基板とは逆側の面から発光を取り出す上面射出（トップエミッション）構造や、基板側の面から発光を取り出す下面射出（ボトムエミッション）構造や、両面から発光を取り出す両面射出（デュアルエミッション）構造の発光素子があり、どの射出構造の発光素子も適用することができる。
【０１９７】  図１７は、表示素子として発光素子を用いた発光表示装置（「ＥＬ表示装置」ともいう。）の一例である。表示素子である発光素子４５１３は、表示部２１５に設けられたトランジスタ４０１０と電気的に接続している。なお発光素子４５１３の構成は、第１の電極層４０３０、発光層４５１１、第２の電極層４０３１の積層構造であるが、この構成に限定されない。発光素子４５１３から取り出す光の方向等に合わせて、発光素子４５１３の構成は適宜変えることができる。
【０１９８】  隔壁４５１０は、有機絶縁材料、又は無機絶縁材料を用いて形成する。特に感光性の樹脂材料を用い、第１の電極層４０３０上に開口部を形成し、その開口部の側面が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
【０１９９】  発光層４５１１は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
【０２００】  発光素子４５１３の発光色は、発光層４５１１を構成する材料によって、白、赤、緑、青、シアン、マゼンタ、又は黄などとすることができる。
【０２０１】  カラー表示を実現する方法としては、発光色が白色の発光素子４５１３と着色層を組み合わせて行う方法と、画素毎に発光色の異なる発光素子４５１３を設ける方法がある。前者の方法は後者の方法よりも生産性が高い。一方、後者の方法では画素毎に発光層４５１１を作り分ける必要があるため、前者の方法よりも生産性が劣る。ただし、後者の方法では、前者の方法よりも色純度の高い発光色を得ることができる。後者の方法に加えて、発光素子４５１３にマイクロキャビティ構造を付与することにより色純度をさらに高めることができる。
【０２０２】  なお、発光層４５１１は、量子ドット等の無機化合物を有していてもよい。例えば、量子ドットを発光層に用いることで、発光材料として機能させることもできる。
【０２０３】  発光素子４５１３に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層４０３１及び隔壁４５１０上に保護層を形成してもよい。保護層としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、ＤＬＣ（Ｄｉａｍｏｎｄ  Ｌｉｋｅ  Ｃａｒｂｏｎ）等を形成することができる。また、第１の基板４００１、第２の基板４００６、及びシール材４００５によって封止された空間には充填材４５１４が設けられ密封されている。このように、外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
【０２０４】  充填材４５１４としては窒素やアルゴン等の不活性な気体の他に、紫外線硬化樹脂又は熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル系樹脂、ポリイミド、エポキシ系樹脂、シリコーン系樹脂、ＰＶＢ（ポリビニルブチラル）又はＥＶＡ（エチレンビニルアセテート）等を用いることができる。また、充填材４５１４に乾燥剤が含まれていてもよい。
【０２０５】  シール材４００５には、ガラスフリット等のガラス材料や、二液混合型の樹脂等の常温で硬化する硬化樹脂、光硬化性の樹脂、熱硬化性の樹脂等の樹脂材料を用いることができる。また、シール材４００５に乾燥剤が含まれていてもよい。
【０２０６】  また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタ等の光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
【０２０７】  また、発光素子をマイクロキャビティ構造とすることで、色純度の高い光を取り出すことができる。また、マイクロキャビティ構造とカラーフィルタを組み合わせることで、映り込みが低減し、表示画像の視認性を高めることができる。
【０２０８】  表示素子に電圧を印加する第１の電極層及び第２の電極層（画素電極層、共通電極層、対向電極層等ともいう）においては、取り出す光の方向、電極層が設けられる場所、及び電極層のパターン構造によって透光性、反射性を選択すればよい。
【０２０９】  第１の電極層４０３０、第２の電極層４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、インジウム錫酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物等の透光性を有する導電性材料を用いることができる。
【０２１０】  また、第１の電極層４０３０、第２の電極層４０３１はタングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）等の金属、又はその合金、若しくはその金属窒化物から一種以上を用いて形成することができる。
【０２１１】  また、第１の電極層４０３０、第２の電極層４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、又は、アニリン、ピロール及びチオフェンの２種以上からなる共重合体若しくはその誘導体等があげられる。
【０２１２】  また、トランジスタは静電気等により破壊されやすいため、駆動回路保護用の保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
【０２１３】  本実施の形態は、他の実施の形態等に記載した構成と適宜組み合わせて実施することが可能である。
【０２１４】（実施の形態５）
本実施の形態では、上記実施の形態に示した各トランジスタに置き換えて用いることのできるトランジスタの一例について、図面を用いて説明する。
【０２１５】  本発明の一態様の表示装置は、ボトムゲート型のトランジスタや、トップゲート型トランジスタ等の様々な形態のトランジスタを用いて作製することができる。よって、既存の製造ラインに合わせて、使用する半導体層の材料やトランジスタ構造を容易に置き換えることができる。
【０２１６】〔ボトムゲート型トランジスタ〕
図１８（Ａ１）は、ボトムゲート型のトランジスタの一種であるチャネル保護型のトランジスタ８１０の断面図である。図１８（Ａ１）において、トランジスタ８１０は基板７７１上に形成されている。また、トランジスタ８１０は、基板７７１上に絶縁層７７２を介して電極７４６を有する。また、電極７４６上に絶縁層７２６を介して半導体層７４２を有する。電極７４６はゲート電極として機能できる。絶縁層７２６はゲート絶縁層として機能できる。
【０２１７】  また、半導体層７４２のチャネル形成領域上に絶縁層７４１を有する。また、半導体層７４２の一部と接して、絶縁層７２６上に電極７４４ａ及び電極７４４ｂを有する。電極７４４ａは、ソース電極又はドレイン電極の一方として機能できる。電極７４４ｂは、ソース電極又はドレイン電極の他方として機能できる。電極７４４ａの一部、及び電極７４４ｂの一部は、絶縁層７４１上に形成される。
【０２１８】  絶縁層７４１は、チャネル保護層として機能できる。チャネル形成領域上に絶縁層７４１を設けることで、電極７４４ａ及び電極７４４ｂの形成時に生じる半導体層７４２の露出を防ぐことができる。よって、電極７４４ａ及び電極７４４ｂの形成時に、半導体層７４２のチャネル形成領域がエッチングされることを防ぐことができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現することができる。
【０２１９】  また、トランジスタ８１０は、電極７４４ａ、電極７４４ｂ及び絶縁層７４１上に絶縁層７２８を有し、絶縁層７２８の上に絶縁層７２９を有する。
【０２２０】  半導体層７４２に酸化物半導体を用いる場合、電極７４４ａ及び電極７４４ｂの、少なくとも半導体層７４２と接する部分に、半導体層７４２の一部から酸素を奪い、酸素欠損を生じさせることが可能な材料を用いることが好ましい。半導体層７４２中の酸素欠損が生じた領域はキャリア濃度が増加し、当該領域はｎ型化し、ｎ型領域（ｎ＋層）となる。したがって、当該領域はソース領域又はドレイン領域として機能することができる。半導体層７４２に酸化物半導体を用いる場合、半導体層７４２から酸素を奪い、酸素欠損を生じさせることが可能な材料の一例として、タングステン、チタン等を挙げることができる。
【０２２１】  半導体層７４２にソース領域及びドレイン領域が形成されることにより、電極７４４ａ及び電極７４４ｂと半導体層７４２の接触抵抗を低減することができる。よって、電界効果移動度や、しきい値電圧等の、トランジスタの電気特性を良好なものとすることができる。
【０２２２】  半導体層７４２にシリコン等の半導体を用いる場合は、半導体層７４２と電極７４４ａの間、及び半導体層７４２と電極７４４ｂの間に、ｎ型半導体又はｐ型半導体として機能する層を設けることが好ましい。ｎ型半導体又はｐ型半導体として機能する層は、トランジスタのソース領域又はドレイン領域として機能することができる。
【０２２３】  絶縁層７２９は、外部からのトランジスタへの不純物の拡散を防ぐ、又は低減する機能を有する材料を用いて形成することが好ましい。なお、必要に応じて絶縁層７２９を省略することもできる。
【０２２４】  図１８（Ａ２）に示すトランジスタ８１１は、絶縁層７２９上にバックゲート電極として機能できる電極７２３を有する点が、トランジスタ８１０と異なる。電極７２３は、電極７４６と同様の材料及び方法で形成することができる。
【０２２５】  一般に、バックゲート電極は導電層で形成され、ゲート電極とバックゲート電極で半導体層のチャネル形成領域を挟むように配置される。よって、バックゲート電極は、ゲート電極と同様に機能させることができる。バックゲート電極の電位は、ゲート電極と同電位としてもよいし、接地電位（ＧＮＤ電位）や、任意の電位としてもよい。また、バックゲート電極の電位をゲート電極と連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。
【０２２６】  電極７４６及び電極７２３は、どちらもゲート電極として機能することができる。よって、絶縁層７２６、絶縁層７２８、及び絶縁層７２９は、それぞれがゲート絶縁層として機能することができる。なお、電極７２３は、絶縁層７２８と絶縁層７２９の間に設けてもよい。
【０２２７】  なお、電極７４６又は電極７２３の一方を、「ゲート電極」という場合、他方を「バックゲート電極」という。例えば、トランジスタ８１１において、電極７２３を「ゲート電極」と言う場合、電極７４６を「バックゲート電極」と言う。また、電極７２３を「ゲート電極」として用いる場合は、トランジスタ８１１をトップゲート型のトランジスタの一種と考えることができる。また、電極７４６及び電極７２３のどちらか一方を、「第１のゲート電極」といい、他方を「第２のゲート電極」という場合がある。
【０２２８】  半導体層７４２を挟んで電極７４６及び電極７２３を設けることで、更には、電極７４６及び電極７２３を同電位とすることで、半導体層７４２においてキャリアの流れる領域が膜厚方向においてより大きくなるため、キャリアの移動量が増加する。この結果、トランジスタ８１１のオン電流が大きくとなると共に、電界効果移動度が高くなる。
【０２２９】  したがって、トランジスタ８１１は、占有面積に対して大きいオン電流を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ８１１の占有面積を小さくすることができる。本発明の一態様によれば、トランジスタの占有面積を小さい表示装置とすることができる。
【０２３０】  また、ゲート電極とバックゲート電極は導電層で形成されるため、トランジスタの外部で生じる電界が、チャネルが形成される半導体層に作用しないようにする機能（特に静電気等に対する電界遮蔽機能）を有する。なお、バックゲート電極を半導体層よりも大きく形成し、バックゲート電極で半導体層を覆うことで、電界遮蔽機能を高めることができる。
【０２３１】  また、バックゲート電極を、遮光性を有する導電膜で形成することで、バックゲート電極側から半導体層に光が入射することを防ぐことができる。よって、半導体層の光劣化を防ぎ、トランジスタのしきい値電圧がシフトする等の電気特性の劣化を防ぐことができる。
【０２３２】  本発明の一態様によれば、信頼性の良好なトランジスタを備えた表示装置が実現できる。
【０２３３】  図１８（Ｂ１）に、ボトムゲート型のトランジスタの１つであるチャネル保護型のトランジスタ８２０の断面図を示す。トランジスタ８２０は、トランジスタ８１０とほぼ同様の構造を有しているが、絶縁層７４１が半導体層７４２の端部を覆っている点が異なる。また、半導体層７４２と重なる絶縁層７４１の一部を選択的に除去して形成した開口部において、半導体層７４２と電極７４４ａが電気的に接続している。また、半導体層７４２と重なる絶縁層７４１の一部を選択的に除去して形成した他の開口部において、半導体層７４２と電極７４４ｂが電気的に接続している。絶縁層７４１の、チャネル形成領域と重なる領域は、チャネル保護層として機能できる。
【０２３４】  図１８（Ｂ２）に示すトランジスタ８２１は、絶縁層７２９上にバックゲート電極として機能できる電極７２３を有する点が、トランジスタ８２０と異なる。
【０２３５】  絶縁層７４１を設けることで、電極７４４ａ及び電極７４４ｂの形成時に生じる半導体層７４２の露出を防ぐことができる。よって、電極７４４ａ及び電極７４４ｂの形成時に半導体層７４２の薄膜化を防ぐことができる。
【０２３６】  また、トランジスタ８２０及びトランジスタ８２１は、トランジスタ８１０及びトランジスタ８１１よりも、電極７４４ａと電極７４６の間の距離と、電極７４４ｂと電極７４６の間の距離が長くなる。よって、電極７４４ａと電極７４６の間に生じる寄生容量を小さくすることができる。また、電極７４４ｂと電極７４６の間に生じる寄生容量を小さくすることができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現できる。
【０２３７】  図１８（Ｃ１）に示すトランジスタ８２５は、ボトムゲート型のトランジスタの１つであるチャネルエッチング型のトランジスタである。トランジスタ８２５は、絶縁層７４１を用いずに電極７４４ａ及び電極７４４ｂを形成する。このため、電極７４４ａ及び電極７４４ｂの形成時に露出する半導体層７４２の一部がエッチングされる場合がある。一方、絶縁層７４１を設けないため、トランジスタの生産性を高めることができる。
【０２３８】  図１８（Ｃ２）に示すトランジスタ８２６は、絶縁層７２９上にバックゲート電極として機能できる電極７２３を有する点が、トランジスタ８２５と異なる。
【０２３９】〔トップゲート型トランジスタ〕
図１９（Ａ１）に例示するトランジスタ８４２は、トップゲート型のトランジスタの１つである。電極７４４ａ及び電極７４４ｂは、絶縁層７２８及び絶縁層７２９に形成した開口部において半導体層７４２と電気的に接続する。
【０２４０】  また、電極７４６と重ならない絶縁層７２６の一部を除去し、電極７４６と残りの絶縁層７２６をマスクとして用いて不純物７５５を半導体層７４２に導入することで、半導体層７４２中に自己整合（セルフアライメント）的に不純物領域を形成することができる。トランジスタ８４２は、絶縁層７２６が電極７４６の端部を越えて延伸する領域を有する。不純物７５５を半導体層７４２に導入する際に、半導体層７４２の絶縁層７２６を介して不純物７５５が導入された領域の不純物濃度は、絶縁層７２６を介さずに不純物７５５が導入された領域よりも小さくなる。よって、半導体層７４２は、電極７４６と重ならない領域にＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域が形成される。
【０２４１】  図１９（Ａ２）に示すトランジスタ８４３は、電極７２３を有する点がトランジスタ８４２と異なる。トランジスタ８４３は、基板７７１の上に形成された電極７２３を有する。電極７２３は、絶縁層７７２を介して半導体層７４２と重なる領域を有する。電極７２３は、バックゲート電極として機能することができる。
【０２４２】  また、図１９（Ｂ１）に示すトランジスタ８４４及び図１９（Ｂ２）に示すトランジスタ８４５のように、電極７４６と重ならない領域の絶縁層７２６を全て除去してもよい。また、図１９（Ｃ１）に示すトランジスタ８４６及び図１９（Ｃ２）に示すトランジスタ８４７のように、絶縁層７２６を残してもよい。
【０２４３】  トランジスタ８４３乃至トランジスタ８４７も、電極７４６を形成した後に、電極７４６をマスクとして用いて不純物７５５を半導体層７４２に導入することで、半導体層７４２中に自己整合的に不純物領域を形成することができる。本発明の一態様によれば、集積度の高く、かつ電気特性の良好なトランジスタを備えた表示装置が実現できる。
【０２４４】  本実施の形態は、他の実施の形態等に記載した構成と適宜組み合わせて実施することが可能である。
【０２４５】（実施の形態６）
本実施の形態では、上記実施の形態で例示した表示装置に適用可能な半導体装置について説明する。以下で例示する半導体装置は、記憶装置として機能することができる。
【０２４６】  本実施の形態では、酸化物半導体を用いた記憶装置の一例として、ＤＯＳＲＡＭ（登録商標）について説明する。なお、「ＤＯＳＲＡＭ」の名称は、Ｄｙｎａｍｉｃ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙに由来する。ＤＯＳＲＡＭとは、メモリセルが、１Ｔ１Ｃ（１トランジスタ１容量）型セルであり、かつ書込みトランジスタが、酸化物半導体が適用されたトランジスタである記憶装置のことである。
【０２４７】  図２０を用いて、ＤＯＳＲＡＭ１０００の積層構造例について説明する。ＤＯＳＲＡＭ１０００は、データの読み出しを行うセンスアンプ部１００２と、データを格納するセルアレイ部１００３とが積層されている。
【０２４８】  図２０に示すように、センスアンプ部１００２には、ビット線ＢＬ、ＳｉトランジスタＴａ１０、Ｔａ１１が設けられている。ＳｉトランジスタＴａ１０、Ｔａ１１は、単結晶シリコンウエハに半導体層をもつ。ＳｉトランジスタＴａ１０、Ｔａ１１は、センスアンプを構成し、ビット線ＢＬに電気的に接続されている。
【０２４９】  セルアレイ部１００３は複数のメモリセル１００１を有する。メモリセル１００１は、トランジスタＴｗ１及び容量素子Ｃ１を有する。セルアレイ部１００３において、２個のトランジスタＴｗ１は半導体層を共有する。半導体層とビット線ＢＬとは図示しない導電体により電気的に接続されている。
【０２５０】  図２０に示すような積層構造は、トランジスタ群を有する回路を複数積層して構成される様々な半導体装置に適用できる。
【０２５１】  図２０中の金属酸化物、絶縁体、導電体等は、単層でも積層でもよい。これらの作製には、スパッタリング法、分子線エピタキシー法（ＭＢＥ法）、パルスレーザアブレーション法（ＰＬＡ法）、ＣＶＤ法、原子層堆積法（ＡＬＤ法）などの各種の成膜方法を用いることができる。なお、ＣＶＤ法には、プラズマＣＶＤ法、熱ＣＶＤ法、有機金属ＣＶＤ法などがある。
【０２５２】  ここでは、トランジスタＴｗ１の半導体層は、金属酸化物（酸化物半導体）で構成されている。ここでは、半導体層が３層の金属酸化物層で構成されている例を示している。半導体層は、Ｉｎ、Ｇａ、およびＺｎを含む金属酸化物で構成されることが好ましい。
【０２５３】  ここで、金属酸化物は、酸素欠損を形成する元素、または酸素欠損と結合する元素を添加されることで、キャリア密度が増大し、低抵抗化する場合がある。例えば、金属酸化物を用いた半導体層を選択的に低抵抗化することで、半導体層にソース領域またはドレイン領域を設けることができる。
【０２５４】  なお、金属酸化物を低抵抗化する元素としては、代表的には、ホウ素、またはリンが挙げられる。また、水素、炭素、窒素、フッ素、硫黄、塩素、チタン、希ガス等を用いてもよい。希ガスの代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。当該元素の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて測定することができる。
【０２５５】  特に、ホウ素、及びリンは、アモルファスシリコン、または低温ポリシリコンの製造ラインの装置を使用することができるため、好ましい。既存の設備を転用することができ、設備投資を抑制することができる。
【０２５６】  選択的に低抵抗化した半導体層を有するトランジスタは、例えば、ダミーゲートを用いることで形成することができる。具体的には、半導体層上にダミーゲートを設け、当該ダミーゲートをマスクとして用い、上記半導体層を低抵抗化する元素を添加するとよい。つまり、半導体層が、ダミーゲートと重畳していない領域に、当該元素が添加され、低抵抗化した領域が形成される。なお、当該元素の添加方法としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
【０２５７】  導電体に用いられる導電材料には、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイド、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属、または上述した金属を成分とする金属窒化物（窒化タンタル、窒化チタン、窒化モリブデン、窒化タングステン）等がある。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を用いることができる。
【０２５８】  絶縁体に用いられる絶縁材料には、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどがある。なお、本明細書等において、酸化窒化物とは、酸素の含有量が窒素よりも多い化合物であり、窒化酸化物とは、窒素の含有量が酸素よりも多い化合物のことをいう。
【０２５９】  本実施の形態は、他の実施の形態等に記載した構成と適宜組み合わせて実施することが可能である。
【０２６０】（実施の形態７）
本発明の一態様に係る表示装置を用いることができる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装置又は画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機等が挙げられる。これら電子機器の具体例を図２１に示す。
【０２６１】  図２１（Ａ）はテレビを示す図であり、筐体９７１、表示部９７３、操作キー９７４、スピーカ９７５、通信用接続端子９７６、光センサ９７７等を示す。表示部９７３にはタッチセンサが設けられ、入力操作を行うこともできる。表示部９７３に本発明の一態様の表示装置を用いることで、表示部９７３で画像を重ねあわせて表示を行う際に演算処理量の低減を図ることができる。あるいは、表示部９７３に本発明の一態様の表示装置を用いることで、ソースドライバが出力可能なビット数以上の階調数での表示を行うことができる。
【０２６２】  図２１（Ｂ）は情報処理端末を示す図であり、筐体９０１、表示部９０２、表示部９０３、センサ９０４等を示す。表示部９０２及び表示部９０３は一つの表示パネルから成り、可撓性を有する。また、筐体９０１も可撓性を有し、図示するように折り曲げて使用することができるほか、タブレット端末のように平板状にして使用することもできる。センサ９０４は筐体９０１の形状を感知することができ、例えば、筐体が曲げられたときに表示部９０２及び表示部９０３の表示を切り替えることができる。表示部９０２及び表示部９０３に本発明の一態様の表示装置を用いることで、表示部９０２及び表示部９０３で画像を重ねあわせて表示を行う際に演算処理量の低減を図ることができる。あるいは、表示部９０２及び表示部９０３に本発明の一態様の表示装置を用いることで、ソースドライバが出力可能なビット数以上の階調数での表示を行うことができる。
【０２６３】  図２１（Ｃ）はデジタルカメラを示す図であり、筐体９６１、シャッターボタン９６２、マイク９６３、スピーカ９６７、表示部９６５、操作キー９６６、ズームレバー９６８、レンズ９６９等を示す。表示部９６５に本発明の一態様の表示装置を用いることで、表示部９６５で画像を重ねあわせて表示を行う際に演算処理量の低減を図ることができる。
【０２６４】  図２１（Ｄ）はデジタルサイネージを示す図であり、柱９２１の側面に大型の表示部９２２が取り付けられた構成を示す。表示部９２２に本発明の一態様の表示装置を用いることで、表示部９２２で画像を重ねあわせて表示を行う際に演算処理量の低減を図ることができる。あるいは、表示部９２２に本発明の一態様の表示装置を用いることで、ソースドライバが出力可能なビット数以上の階調数での表示を行うことができる。
【０２６５】  図２１（Ｅ）は携帯電話機の一例を示す図であり、筐体９５１、表示部９５２、操作ボタン９５３、外部接続ポート９５４、スピーカ９５５、マイク９５６、カメラ９５７等を示す。当該携帯電話機は、表示部９５２にタッチセンサを備える。電話を掛ける、或いは文字を入力する等のあらゆる操作は、指やスタイラス等で表示部９５２に触れることで行うことができる。また、筐体９５１及び表示部９５２は可撓性を有し、図示するように折り曲げて使用することができる。表示部９５２に本発明の一態様の表示装置を用いることで、表示部９５２で画像を重ねあわせて表示を行う際に演算処理量の低減を図ることができる。あるいは、表示部９５２に本発明の一態様の表示装置を用いることで、ソースドライバが出力可能なビット数以上の階調数での表示を行うことができる。
【０２６６】  図２１（Ｆ）は携帯データ端末を示す図であり、筐体９１１、表示部９１２、スピーカ９１３、カメラ９１９等を示す。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる。表示部９１２に本発明の一態様の表示装置を用いることで、表示部９１２で画像を重ねあわせて表示を行う際に演算処理量の低減を図ることができる。あるいは、表示部９１２に本発明の一態様の表示装置を用いることで、ソースドライバが出力可能なビット数以上の階調数での表示を行うことができる。
【０２６７】  本実施の形態は、他の実施の形態等に記載した構成と適宜組み合わせて実施することが可能である。
【実施例】
【０２６８】  本実施例では、回路シミュレーションを用いて、図１０に示す画素回路の構成での、信号Ｗ１、Ｗ２、信号ｄａｔａ１、およびｄａｔａ２の足し合わせによって得られる出力が所望の階調となるかについて確認した。【０２６９】  回路シミュレーションに用いたパラメータは以下の通りであり、トランジスタサイズはトランジスタＭ２をＬ（チャネル長）／Ｗ（チャネル幅）＝９μｍ／６μｍとし、トランジスタＭ２以外のトランジスタをＬ／Ｗ＝４μｍ／４μｍとした。また容量素子Ｃ１、Ｃ２の容量を１００ｆＦとし、容量素子Ｃ３の容量を３０ｆＦとした。発光素子ＯＬＥＤはＦＮダイオードモデル、配線ＡＮＯはアノード電位として＋１０Ｖ、参照電圧Ｖｒｅｆとして０Ｖ、配線ＣＡＴはカソード電位として−９Ｖ乃至−５Ｖで１Ｖずつ変化させた。信号Ｗ１、信号Ｗ２、信号ｄａｔａ１、および信号ｄａｔａ２の最小値は０Ｖ、最大値は＋５Ｖとした。なお、回路シミュレーション用のソフトウェアにはＳＰＩＣＥを用いた。【０２７０】  図２２（Ａ）は、信号Ｗ１、信号Ｗ２、信号ｄａｔａ１、および信号ｄａｔａ２をそれぞれ変化させて複数の信号の足し合わせによって表現可能な階調（１０ｂｉｔ相当。０から１０２４まで。）に対して、一画素あたりの発光素子に流れる電流量がどのように変化するかを見積もったグラフである。また図２２（Ａ）では、配線ＣＡＴの電圧を−９Ｖ乃至−５Ｖで１Ｖずつ変化させて、信号Ｗ１、信号Ｗ２、信号ｄａｔａ１、および信号ｄａｔａ２を変化させた際の一画素あたりの発光素子に流れる電流量（Ｉｏｌｅｄ）を見積もった。【０２７１】  同様に図２２（Ｂ）は、信号Ｗ１、信号Ｗ２、信号ｄａｔａ１、および信号ｄａｔａ２をそれぞれ変化させて複数の信号の足し合わせによって表現可能な階調（１０ｂｉｔ相当。０から１０２４まで。）に対して、書き込んだ複数の信号の足し合わせによって変化するトランジスタＭ２のゲート−ソース間電圧（Ｖｇｓ）がどのように変化するかを見積もったグラフである。また図２２（Ｂ）では、図２２（Ａ）と同様に、配線ＣＡＴの電圧を−９Ｖ乃至−５Ｖで１Ｖずつ変化させて、信号Ｗ１、信号Ｗ２、信号ｄａｔａ１、および信号ｄａｔａ２を変化させた際のトランジスタＭ２のゲート−ソース間に印加される電圧を見積もった。【０２７２】  以上の図２２（Ａ）、（Ｂ）に示すグラフから、図１０に図示する画素が図１１および図１２で説明した駆動方法で動作させることで、良好に階調表示ができることが確認できた。
【符号の説明】
【０２７３】  １００：表示装置、１１０：表示部、１１１：画素、１１２：メモリ回路、１１３：メモリ回路、１１４：トランジスタ、１１５：容量素子、１１６：容量素子、１１７：トランジスタ、１１８：トランジスタ、１１９：容量素子、１２０：トランジスタ、１２１：トランジスタ、１２２：トランジスタ１２３：発光素子、１２４：配線、１３０：ゲートドライバ、１４０：データドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【国際調査報告】
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