(57)【要約】  電源ＩＣ１００は、スイッチング電源の制御主体となる半導体集積回路装置であり、スイッチング電源の出力電圧（または絶縁型スイッチング電源に含まれるトランスの一次側に設けられた補助巻線に現れる誘起電圧）を分圧して帰還電圧を生成する帰還抵抗２０１と、帰還電圧に応じてスイッチング電源の出力帰還制御を行う出力帰還制御部２０２と、を単一の半導体基板２００に集積化して成る。帰還抵抗２０１は、１００Ｖ以上の耐圧を持つポリシリコン抵抗である。半導体基板２００には、その他の領域よりも基板厚さ方向の耐圧が高い高耐圧領域２０３が形成されており、帰還抵抗２０１は、高耐圧領域２０３上に形成されている。高耐圧領域２０３は、例えば、ＬＤＭＯＳＦＥＴ領域である。
2019065049.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング電源の制御主体となる電源ＩＣであって、
前記スイッチング電源の出力電圧またはこれに応じた電圧を分圧して帰還電圧を生成する帰還抵抗と、
前記帰還電圧に応じて前記スイッチング電源の出力帰還制御を行う出力帰還制御部と、
を単一の半導体基板に集積化して成り、
前記帰還抵抗は、１００Ｖ以上の耐圧を持つポリシリコン抵抗であることを特徴とする電源ＩＣ。
【請求項２】
前記帰還抵抗は、絶縁型の前記スイッチング電源に含まれるトランスの一次側に設けられた補助巻線に現れる誘起電圧を分圧して前記帰還電圧を生成することを特徴とする請求項１に記載の電源ＩＣ。
【請求項３】
前記半導体基板には、その他の領域よりも基板厚さ方向の耐圧が高い高耐圧領域が形成されており、前記帰還抵抗は、前記高耐圧領域上に形成されていることを特徴とする請求項１または請求項２に記載の電源ＩＣ。
【請求項４】
前記高耐圧領域は、ＬＤＭＯＳＦＥＴ領域であることを特徴とする請求項３に記載の電源ＩＣ。
【請求項５】
前記ＬＤＭＯＳＦＥＴ領域には、その平面視において同心環状のドレイン領域とソース領域が交互に複数形成されており、前記帰還抵抗は、最内周のドレイン領域に囲まれたフィールド酸化膜上に形成されていることを特徴とする請求項４に記載の電源ＩＣ。
【請求項６】
前記帰還抵抗は、複数の単位抵抗を組み合わせて成ることを特徴とする請求項５に記載の電源ＩＣ。
【請求項７】
前記出力電圧の入力を受け付けるための第１外部端子とそれ以外の第２外部端子との端子間距離は、前記第２外部端子同士の端子間距離以上であることを特徴とする請求項１〜請求項６のいずれか一項に記載の電源ＩＣ。
【請求項８】
前記出力電圧の入力を受け付けるための第１外部端子は、パッケージの端部に設けられていることを特徴とする請求項１〜請求項７のいずれか一項に記載の電源ＩＣ。
【請求項９】
請求項１〜請求項８のいずれか一項に記載の電源ＩＣと、
前記電源ＩＣにより制御されるスイッチング出力段と、
を有することを特徴とするスイッチング電源。
【請求項１０】
前記スイッチング出力段は、直流入力電圧から直流出力電圧を生成するＤＣ／ＤＣ変換部の構成要素として機能することを特徴とする請求項９に記載のスイッチング電源。
【請求項１１】
前記ＤＣ／ＤＣ変換部は、トランスを用いて一次回路系と二次回路系を電気的に絶縁しつつ、前記一次回路系に供給される前記直流入力電圧から前記直流出力電圧を生成して前記二次回路系の負荷に供給することを特徴とする請求項１０に記載のスイッチング電源。
【請求項１２】
交流入力電圧から前記直流入力電圧を生成する整流部をさらに有することを特徴とする請求項１０または請求項１１に記載のスイッチング電源。
【請求項１３】
前記電源ＩＣは、前記交流入力電圧の位相と交流入力電流の位相を揃えるための力率改善機能を備えることを特徴とする請求項１２に記載のスイッチング電源。
【請求項１４】
請求項９〜請求項１３のいずれか一項に記載のスイッチング電源と、
前記スイッチング電源から電力供給を受けて動作する負荷と、
を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源ＩＣに関する。
【背景技術】
【０００２】
スイッチング電源の制御主体となる電源ＩＣは、一般的に、出力電圧に応じた帰還電圧（＝出力電圧の分圧電圧）の入力を受け付けて出力帰還制御を行う。【０００３】
また、絶縁型スイッチング電源の制御主体となる電源ＩＣには、トランスの一次側に設けられた補助巻線の誘起電圧に応じた帰還電圧（＝誘起電圧の分圧電圧）の入力を受け付けて出力帰還制御を行うものがある。【０００４】
なお、上記に関連する従来技術の一例としては、特許文献１や特許文献２を挙げることができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１４−０２７７５１号公報
【特許文献２】特開２０１４−１１２９９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の電源ＩＣでは、出力電圧ないしは誘起電圧を分圧して帰還電圧を生成するための帰還抵抗が外付けとされていた。そのため、帰還抵抗の外付けに伴う種々の課題（例えば、部品点数が増大する、ノイズ耐量が悪化する、簡単に出力電圧を可変制御することができない、二重の過電圧保護が必要となる、若しくは、帰還抵抗接続端子のオープン／ショート保護が必要となる）があった。【０００７】
本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、帰還抵抗の外付けに伴う種々の課題を解消することのできる電源ＩＣを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本明細書中に開示されている電源ＩＣは、スイッチング電源の制御主体となる半導体集積回路装置であって、前記スイッチング電源の出力電圧またはこれに応じた電圧を分圧して帰還電圧を生成する帰還抵抗と、前記帰還電圧に応じて前記スイッチング電源の出力帰還制御を行う出力帰還制御部とを単一の半導体基板に集積化して成り、前記帰還抵抗は、１００Ｖ以上の耐圧を持つポリシリコン抵抗である構成とされている。【０００９】
なお、本発明のその他の特徴、要素、ステップ、利点、及び、特性については、以下に続く最良の形態の詳細な説明やこれに関する添付の図面によって、さらに明らかとなる。
【発明の効果】
【００１０】
本明細書中に開示されている発明によれば、帰還抵抗の外付けに伴う種々の課題を解消することのできる電源ＩＣを提供することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】スイッチング電源を備えた電子機器の全体構成（第１実施形態）を示すブロック図
【図２】第１実施形態における電源ＩＣの一構成例を示すブロック図
【図３】絶縁型スイッチング電源を備えた電子機器の全体構成（第２実施形態）を示すブロック図
【図４】第２実施形態における電源ＩＣの一構成例を示すブロック図
【図５】帰還抵抗の形成領域を模式的に示す縦断面図
【図６】高耐圧領域の一構造例を示す縦断面図
【図７】高耐圧領域の一構造例を示す上面図
【図８】ピン配置の第１例を示す平面図
【図９】ピン配置の第２例を示す平面図
【図１０】ピン配置の第３例を示す平面図
【図１１】ピン配置の第４例を示す平面図
【発明を実施するための形態】
【００１２】
＜スイッチング電源（第１実施形態）＞
図１は、非絶縁型のスイッチング電源を備えた電子機器の全体構成を示すブロック図である。本構成例の電子機器Ｘは、スイッチング電源１ｘと、スイッチング電源１ｘから電力供給を受けて動作する負荷２と、を有する。
【００１３】
スイッチング電源１ｘは、商用交流電源ＰＷから供給される交流入力電圧Ｖａｃ（例えばＡＣ８５〜２６５Ｖ）を所望の直流出力電圧Ｖｏ（例えばＤＣ４００Ｖ）に変換して負荷２に供給する手段であり、整流部１０ｘと、ＤＣ／ＤＣ変換部２０ｘを含む。
【００１４】
整流部１０ｘは、交流入力電圧Ｖａｃから直流入力電圧Ｖｉ（例えばＤＣ１２０〜３７５Ｖ）を生成してＤＣ／ＤＣ変換部２０ｘに供給する回路ブロックであり、フィルタ１１と、ダイオードブリッジ１２と、キャパシタ１３及び１４と、を含む。フィルタ１１は、交流入力電圧Ｖａｃからノイズやサージを除去する。ダイオードブリッジ１２は、交流入力電圧Ｖａｃを全波整流して直流入力電圧Ｖｉを生成する。キャパシタ１３は、交流入力電圧Ｖａｃの高調波ノイズを除去する。キャパシタ１４は、直流入力電圧Ｖｉを平滑化する。なお、整流部１０ｘの前段には、フューズなどの保護素子を設けてもよい。
【００１５】
ＤＣ／ＤＣ変換部２０ｘは、直流入力電圧Ｖｉから所望の直流出力電圧Ｖｏを生成して負荷２に供給する回路ブロックであり、電源ＩＣ１００ｘと、これに外付けされる種々のディスクリート部品（Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１、コイルＬ１、ダイオードＤ１、抵抗Ｒ１〜Ｒ７、及び、キャパシタＣ１〜Ｃ３）と、を含む。
【００１６】
電源ＩＣ１００ｘは、スイッチング電源１ｘ（特にＤＣ／ＤＣ変換部２０ｘ）の制御主体となる半導体集積回路装置であり、装置外部との電気的な接続を確立するための手段として、外部端子Ｔ１〜Ｔ８を備えている。もちろん、電源ＩＣ１００ｘには、これら以外の外部端子を設けても構わない。
【００１７】
外部端子Ｔ１（＝出力帰還端子）は、直流出力電圧Ｖｏの出力端に接続されている。なお、電源ＩＣ１００ｘは、直流出力電圧Ｖｏを分圧するための帰還抵抗を内蔵した点に特徴を有しているが、この点については後ほど詳述する。
【００１８】
外部端子Ｔ２（＝位相補償端子）は、キャパシタＣ２と抵抗Ｒ６それぞれの第１端に接続されている。抵抗Ｒ６の第２端は、キャパシタＣ３の第１端に接続されている。キャパシタＣ２及びＣ３それぞれの第２端は、いずれも接地端に接続されている。このように接続されたキャパシタＣ２及びＣ３と抵抗Ｒ６は、電源ＩＣ１００ｘに集積化された出力帰還制御部（詳細は後述）の位相補償手段として機能する。
【００１９】
外部端子Ｔ３（クロック制御端子）は、抵抗Ｒ７の第１端に接続されている。抵抗Ｒ７の第２端は、接地端に接続されている。なお、抵抗Ｒ７は、電源ＩＣ１００ｘに集積化されたオシレータ（詳細は後述）の周波数調整手段として機能する。
【００２０】
外部端子Ｔ４（＝過電圧検出端子）は、直流出力電圧Ｖｏの出力端と接地端との間に直列接続された抵抗Ｒ１及びＲ２相互間の接続ノードに接続されている。なお、抵抗Ｒ１及びＲ２は、相互間の接続ノードから直流出力電圧Ｖｏに応じた検出電圧Ｖｄｅｔ（＝Ｖｏ×Ｒ２／（Ｒ１＋Ｒ２））を出力する分圧手段として機能する。
【００２１】
外部端子Ｔ５（＝電流検出端子）は、抵抗Ｒ３の第１端とダイオードブリッジ１２の負側出力端との接続ノードに接続されている。なお、抵抗Ｒ３の第２端は、接地端に接続されている。すなわち、外部端子Ｔ５には、接地端から抵抗Ｒ３を介してダイオードブリッジ１２の負側出力端に流れる直流入力電流Ｉｉ（＜０）に応じたセンス電圧ＶＩＳ（＝Ｉｉ×Ｒ３）が印加される。
【００２２】
外部端子Ｔ６（＝接地端子）は、接地端に接続されている。
【００２３】
外部端子Ｔ７（＝出力端子）は、抵抗Ｒ４を介してトランジスタＮ１のゲートに接続されている。トランジスタＮ１のゲートとソースとの間には、抵抗Ｒ５が接続されている。トランジスタＮ１のソースとバックゲートは、いずれも接地端に接続されている。コイルＬ１の第１端は、ダイオードブリッジ１２の正側出力端（＝直流入力電圧Ｖｉの出力端に相当）に接続されている。コイルＬ１の第２端は、トランジスタＮ１のドレインとダイオードＤ１のアノードに接続されている。ダイオードＤ１のカソードとキャパシタＣ１の第１端は、いずれも直流出力電圧Ｖｏの出力端に接続されている。キャパシタＣ１の第２端は、接地端に接続されている。
【００２４】
このように接続されたトランジスタＮ１、コイルＬ１、ダイオードＤ１、及び、キャパシタＣ１は、直流入力電圧Ｖｉから直流出力電圧Ｖｏを生成する昇圧型のスイッチング出力段として機能する。なお、トランジスタＮ１は、外部端子Ｔ７から入力されるゲート信号ＧＯに応じてオン／オフ制御される。より具体的に述べると、トランジスタＮ１は、ゲート信号ＧＯがハイレベルであるときにオンし、ゲート信号ＧＯがローレベルであるときにオフする。
【００２５】
上記スイッチング出力段の昇圧動作について簡単に説明する。トランジスタＮ１がオンされると、コイルＬ１にはトランジスタＮ１を介して接地端に向けたコイル電流ＩＬが流れ、その電気エネルギが蓄えられる。このとき、ダイオードＤ１のアノードに現れるスイッチ電圧Ｖｓｗは、トランジスタＮ１を介してほぼ接地電位まで低下する。従って、ダイオードＤ１が逆バイアス状態となるので、キャパシタＣ１からトランジスタＮ１に向けて電流が流れ込むことはない。
【００２６】
一方、トランジスタＮ１がオフされると、コイルＬ１に生じた逆起電力により、そこに蓄積されていた電気エネルギが電流として放出される。このとき、ダイオードＤ１は、順バイアス状態となるため、ダイオードＤ１を介して流れるコイル電流ＩＬは、直流出力電流Ｉｏとして直流出力電圧Ｖｏの出力端から負荷２に流れ込むとともに、キャパシタＣ１を介して接地端にも流れ込み、キャパシタＣ１が充電される。上記の動作が繰り返されることにより、負荷２には、直流入力電圧Ｖｉを昇圧した直流出力電圧Ｖｏが供給される。
【００２７】
外部端子Ｔ８（＝電源端子）は、電源電圧Ｖｃｃの印加端に接続されている。
【００２８】
＜電源ＩＣ（第１実施形態）＞
図２は、電源ＩＣ１００ｘの一構成例を示すブロック図である。本構成例の電源ＩＣ１００ｘは、抵抗分圧部１０１と、エラーアンプ１０２と、オシレータ１０３と、コンパレータ１０４と、フィルタ１０５と、コンパレータ１０６と、信号遅延部１０７と、タイマ１０８と、論理積演算器１０９と、ＲＳフリップフロップ１１０と、コンパレータ１１１及び１１２と、インバータ１１３及び１１４と、論理積演算器１１５と、プリドライバ１１６と、Ｐチャネル型ＭＯＳ電界効果トランジスタ１１７と、Ｎチャネル型ＭＯＳ電界効果トランジスタ１１８と、クランパ１１９と、を集積化して成る。
【００２９】
抵抗分圧部１０１は、外部端子Ｔ１（＝直流出力電圧Ｖｏの印加端）と接地端との間に直列接続された帰還抵抗Ｒａ及びＲｂを含み、相互間の接続ノードから直流出力電圧Ｖｏに応じた帰還電圧Ｖｆｂ（＝Ｖｏ×Ｒｂ／（Ｒａ＋Ｒｂ））を生成する。なお、電源ＩＣ１００ｘの待機電力を低減するためには、帰還抵抗Ｒａ及びＲｂの抵抗値をＭΩオーダーとすることが望ましい。
【００３０】
このように、帰還抵抗Ｒａ及びＲｂを内蔵することにより、部品点数の削減やノイズ耐量の向上を実現することが可能となる。また、帰還抵抗Ｒａ及びＲｂを可変抵抗とすることにより、直流出力電圧Ｖｏの目標値を簡単に可変制御することが可能となる。さらに、外部端子Ｔ１には、外付けの帰還抵抗が接続されないので、そのオープン／ショート保護も不要となる。なお、帰還抵抗Ｒａ及びＲｂの集積化構造については後ほど詳述する。
【００３１】
エラーアンプ１０２は、反転入力端（−）に入力される帰還電圧Ｖｆｂと、非反転入力端（＋）に入力される基準電圧Ｖｒｅｆ（例えば２．５Ｖ）との差分に応じた誤差信号Ｖｅｏを生成する。より具体的に述べると、エラーアンプ１０２は、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高いときに誤差信号Ｖｅｏを引き下げ、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低いときに誤差信号Ｖｅｏを引き上げる。なお、エラーアンプ１０２の出力端（＝誤差信号Ｖｅｏの出力端）は、外部端子Ｔ２に接続されている。
【００３２】
オシレータ１０３は、所定の発振周波数ｆｏｓｃでクロック信号ＣＫとスロープ信号Ｖｓｌｐのパルス生成を行う。なお、発振周波数ｆｏｓｃは、外部端子Ｔ３に外付けされる抵抗Ｒ７（図１を参照）の抵抗値に応じて、任意に調整することが可能である。
【００３３】
コンパレータ１０４は、反転入力端（−）に入力される誤差信号Ｖｆｂと、非反転入力端（＋）に入力されるスロープ信号Ｖｓｌｐを比較してオフ信号Ｓ２を生成する。オフ信号Ｓ２は、誤差信号Ｖｆｂがスロープ信号Ｖｓｌｐよりも高いときにローレベルとなり、誤差電圧Ｖｆｂがスロープ信号Ｖｓｌｐよりも低いときにハイレベルとなる。
【００３４】
フィルタ１０５は、外部端子Ｔ５に入力されるセンス電圧ＶＩＳのノイズを除去する。
【００３５】
コンパレータ１０６は、非反転入力端（＋）に入力されるフィルタ済みのセンス電圧ＶＩＳと反転入力端（−）に入力される閾値電圧Ｖｔｈ（≒０Ｖ）とを比較してゼロクロス検出信号Ｓｚを生成する。ゼロクロス検出信号Ｓｚは、センス電圧ＶＩＳが閾値電圧Ｖｔｈよりも低いときにローレベル（＝ゼロクロス未検出時の論理レベル）となり、センス電圧ＶＩＳが閾値電圧Ｖｔｈよりも高いときにハイレベル（＝ゼロクロス検出時の論理レベル）となる。
【００３６】
信号遅延部１０７は、ゼロクロス検出信号Ｓｚに所定の遅延を与えて遅延ゼロクロス検出信号ＳｚＤを生成する。
【００３７】
タイマ１０８は、遅延ゼロクロス検出信号ＳｚＤに応じてマスク信号Ｓｍｓｋを生成する。なお、マスク信号Ｓｍｓｋは、クロック信号ＣＫのマスク（＝無効化）を行うときにローレベルとなり、クロック信号ＣＫのマスクを解除するときにハイレベルとなる。
【００３８】
論理積演算器１０９は、クロック信号ＣＫとマスク信号Ｓｍｓｋとの論理積演算を行うことによりオン信号Ｓ１を生成する。なお、オン信号Ｓ１は、クロック信号ＣＫとマスク信号Ｓｍｓｋの両方がハイレベルであるときにハイレベルとなり、クロック信号ＣＫとマスク信号Ｓｍｓｋの少なくとも一方がローレベルであるときにローレベルとなる。
【００３９】
すなわち、マスク信号Ｓｍｓｋのハイレベル期間（＝マスク解除期間）には、クロック信号ＣＫがオン信号Ｓ１としてスルー出力される一方、マスク信号Ｓｍｓｋのローレベル期間（＝マスク期間）には、オン信号Ｓ１がローレベルに固定される。従って、オン信号Ｓ１のパルス周波数（延いてはＤＣ／ＤＣ変換部２０ｘのスイッチング周波数）は、マスク信号Ｓｍｓｋに応じて可変制御される。
【００４０】
なお、上記したフィルタ１０５、コンパレータ１０６、信号遅延部１０７、タイマ１０８、並びに、論理積演算器１０９は、直流入力電圧Ｖｉの位相と直流入力電流Ｉｉの位相（延いては交流入力電圧Ｖａｃの位相と交流入力電流Ｉａｃの位相）を揃えるための力率改善機能部（ＰＦＣ［power  factor  correction］機能部）として機能する。
【００４１】
ＲＳフリップフロップ１１０は、セット端（Ｓ）に入力されるオン信号Ｓ１と、リセット端（Ｒ）に入力されるオフ信号Ｓ２に応じて、パルス幅変調信号Ｓ３を生成する。より具体的に述べると、ＲＳフリップフロップ１１０は、オン信号Ｓ１の立上りエッジでパルス幅変調信号Ｓ３をハイレベル（＝トランジスタＮ１をオンするときの論理レベル）にセットし、オフ信号Ｓ２の立上りエッジでパルス幅変調信号Ｓ３をローレベル（＝トランジスタＮ１をオフするための論理レベル）にリセットする。
【００４２】
コンパレータ１１１は、非反転入力端（＋）に入力される帰還電圧Ｖｆｂと、反転入力端（−）に入力される閾値電圧Ｖｔｈ１を比較して過電圧保護信号Ｓ４を生成する。過電圧保護信号Ｓ４は、帰還電圧Ｖｆｂが閾値電圧Ｖｔｈ１よりも高いときにハイレベル（＝過電圧検出時の論理レベル）となり、帰還電圧Ｖｆｂが閾値電圧Ｖｔｈ１よりも低いときにローレベル（＝過電圧未検出時の論理レベル）となる。
【００４３】
なお、閾値電圧Ｖｔｈ１には、ヒステリシス特性を持たせておくことが望ましい。例えば、過電圧保護信号Ｓ４がローレベルであるときには、閾値電圧Ｖｔｈ１を上側閾値電圧Ｖｔｈ１Ｈ（例えば２．７Ｖ）とし、過電圧保護信号Ｓ４がハイレベルであるときには、閾値電圧Ｖｔｈ１を下側閾値電圧Ｖｔｈ１Ｌ（例えば２．６Ｖ）に切り替えるとよい。
【００４４】
コンパレータ１１２は、非反転入力端（＋）に入力される分圧電圧Ｖｄｅｔと、反転入力端（−）に入力される閾値電圧Ｖｔｈ２とを比較して過電圧保護信号Ｓ５を生成する。過電圧保護信号Ｓ５は、分圧電圧Ｖｄｅｔが閾値電圧Ｖｔｈ２よりも高いときにハイレベル（＝過電圧検出時の論理レベル）となり、分圧電圧Ｖｄｅｔが閾値電圧Ｖｔｈ２よりも低いときにローレベル（＝過電圧未検出時の論理レベル）となる。
【００４５】
なお、閾値電圧Ｖｔｈ２には、ヒステリシス特性を持たせておくことが望ましい。例えば、過電圧保護信号Ｓ５がローレベルであるときには、閾値電圧Ｖｔｈ２を上側閾値電圧Ｖｔｈ２Ｈ（例えば２．７Ｖ）とし、過電圧保護信号Ｓ５がハイレベルであるときには、閾値電圧Ｖｔｈ２を下側閾値電圧Ｖｔｈ２Ｌ（例えば２．６Ｖ）に切り替えるとよい。
【００４６】
インバータ１１３は、過電圧保護信号Ｓ４を論理反転することにより反転過電圧保護信号Ｓ４Ｂを生成する。従って、反転過電圧保護信号Ｓ４Ｂは、過電圧保護信号Ｓ４がハイレベルであるときにローレベル（＝過電圧検出時の論理レベル）となり、過電圧保護信号Ｓ４がローレベルであるときにハイレベル（＝過電圧未検出時の論理レベル）となる。
【００４７】
インバータ１１４は、過電圧保護信号Ｓ５を論理反転することにより反転過電圧保護信号Ｓ５Ｂを生成する。従って、反転過電圧保護信号Ｓ５Ｂは、過電圧保護信号Ｓ５がハイレベルであるときにローレベル（＝過電圧検出時の論理レベル）となり、過電圧保護信号Ｓ５がローレベルであるときにハイレベル（＝過電圧未検出時の論理レベル）となる。
【００４８】
論理積演算器１１５は、パルス幅変調信号Ｓ３と反転過電圧保護信号Ｓ４Ｂ及びＳ５Ｂとの論理積演算を行うことによりスイッチング制御信号Ｓ６を生成する。なお、スイッチング制御信号Ｓ６は、パルス幅変調信号Ｓ３と反転過電圧保護信号Ｓ４Ｂ及びＳ５Ｂの全てがハイレベルであるときにハイレベルとなり、パルス幅変調信号Ｓ３と反転過電圧保護信号Ｓ４Ｂ及びＳ５Ｂの少なくとも一つがローレベルであるときにローレベルとなる。すなわち、反転過電圧保護信号Ｓ４Ｂ及びＳ５Ｂの双方がハイレベル（＝過電圧未検出時の論理レベル）であるときには、パルス幅変調信号Ｓ３がスイッチング制御信号Ｓ６としてスルー出力される一方、反転過電圧保護信号Ｓ４Ｂ及びＳ５Ｂの少なくとも一方がローレベル（＝過電圧検出時の論理レベル）であるときには、スイッチング制御信号Ｓ６がローレベルに固定される。
【００４９】
このように、帰還電圧Ｖｆｂと分圧電圧Ｖｄｅｔの双方を監視して二重の過電圧保護を掛けることにより、電源ＩＣ１００ｘの安全性を高めることが可能となる。
【００５０】
ただし、本構成例の電源ＩＣ１００ｘは、抵抗分圧部１０１の集積化に伴い、直流出力電圧Ｖｏの直接入力を受け付けることができるので、帰還抵抗Ｒａ及びＲｂを外付けしていた従来構成と異なり、そのオープン／ショート異常を懸念する必要はない。
【００５１】
これを鑑みると、帰還電圧Ｖｆｂに基づく過電圧保護の信頼性は十分に高いと考えられるので、部品点数の削減やチップ面積の縮小を優先して、二重の過電圧保護（抵抗Ｒ１及びＲ２、コンパレータ１１２、及び、インバータ１１４）を省略することも可能である。
【００５２】
なお、不要となる外部端子Ｔ４については、例えば、不使用端子（Ｎ．Ｃ．ピン）として外部端子Ｔ１の隣に配設するとよい。このような構成とすることにより、高電圧が印加される外部端子Ｔ１とその他の外部端子との間に十分な沿面距離を設けることができるので、両端子間の絶縁性を確保することが可能となる。
【００５３】
プリドライバ１１６は、スイッチング制御信号Ｓ６に応じてゲート信号Ｇ１及びＧ２を生成する。より具体的に述べると、プリドライバ１１６は、基本的に、トランジスタ１１７及び１１８を相補的にオン／オフすべく、スイッチング制御信号Ｓ６がハイレベルであるときにゲート信号Ｇ１及びＧ２をいずれもローレベルとし、スイッチング制御信号Ｓ６がローレベルであるときにゲート信号Ｇ１及びＧ２をいずれもハイレベルとする。
【００５４】
ただし、トランジスタ１１７及び１１８に過大な貫通電流が流れないように、それぞれのオン／オフ状態を切り替えるタイミングでは、ゲート信号Ｇ１をハイレベルとしてゲート信号Ｇ２をローレベルとする同時オフ時間（いわゆるデッドタイム）が設けられる。
【００５５】
トランジスタ１１７及び１１８は、ゲート信号ＧＯを生成するためのハーフブリッジ出力段として機能する。トランジスタ１１７のソースとバックゲートは、いずれも、クランパ１１９を介して外部端子Ｔ８（＝電源端子）に接続されている。トランジスタ１１７及び１１８それぞれのドレインは、ゲート信号ＧＯの出力端として外部端子Ｔ７（＝出力端子）に接続されている。トランジスタ１１８のソースとバックゲートは、いずれも外部端子Ｔ６（＝接地端子）に接続されている。
【００５６】
なお、トランジスタ１１７のゲートには、ゲート信号Ｇ１が入力されている。トランジスタ１１７は、ゲート信号Ｇ１がハイレベルであるときにオフし、ゲート信号Ｇ１がローレベルであるときにオフする。
【００５７】
一方、トランジスタ１１８のゲートには、ゲート信号Ｇ２が入力されている。トランジスタ１１８は、ゲート信号Ｇ２がハイレベルであるときにオンし、ゲート信号Ｇ２がローレベルであるときにオフする。
【００５８】
クランパ１１９は、トランジスタ１１７のソースに印加される電源電圧Ｖｃｃを所定値以下に制限する。
【００５９】
なお、上記した構成要素のうち、エラーアンプ１０２、オシレータ１０３、コンパレータ１０４、ＲＳフリップフロップ１１０、プリドライバ１１６、並びに、トランジスタ１１７及び１１８は、帰還電圧Ｖｆｂに応じてスイッチング電源１ｘ（ＤＣ／ＤＣ変換部２０ｘ）の出力帰還制御を行う出力帰還制御部として機能する。
【００６０】
また、本図では明示されていないが、電源ＩＣ１００ｘには、上記した構成要素以外にも、ソフトスタート回路、基準電圧源、各種保護回路（温度保護回路、過電流保護回路、及び、減電圧保護回路など）を集積化するとよい。
【００６１】
＜絶縁型スイッチング電源（第２実施形態）＞
図３は、絶縁型スイッチング電源を備えた電子機器の全体構成（第２実施形態）を示したブロック図である。本構成例の電子機器Ｙは、絶縁型スイッチング電源１ｙと、絶縁型スイッチング電源１ｙから電力供給を受けて動作する負荷２と、を有する。
【００６２】
絶縁型スイッチング電源１ｙは、一次回路系１ｐ（ＧＮＤ１系）と二次回路系１ｓ（ＧＮＤ２系）との間を電気的に絶縁しつつ、商用交流電源ＰＷから一次回路系１ｐに供給される交流入力電圧Ｖａｃ（例えばＡＣ８５〜２６５Ｖ）を所望の直流出力電圧Ｖｏ（例えばＤＣ１０〜３０Ｖ）に変換して、二次回路系１ｓの負荷２に供給する手段であり、整流部１０ｙと、ＤＣ／ＤＣ変換部２０ｙと、を含む。
【００６３】
整流部１０ｙは、交流入力電圧Ｖａｃから直流入力電圧Ｖｉ（例えばＤＣ１２０〜３７５Ｖ）を生成してＤＣ／ＤＣ変換部２０ｙに供給する回路ブロックであり、フィルタ１１と、ダイオードブリッジ１２と、キャパシタ１３及び１４と、を含む。フィルタ１１は、交流入力電圧Ｖａｃからノイズやサージを除去する。ダイオードブリッジ１２は、交流入力電圧Ｖａｃを全波整流して直流入力電圧Ｖｉを生成する。キャパシタ１３は、交流入力電圧Ｖａｃの高調波ノイズを除去する。キャパシタ１４は、直流入力電圧Ｖｉを平滑化する。なお、整流部１０ｙの前段には、フューズなどの保護素子を設けてもよい。
【００６４】
ＤＣ／ＤＣ変換部２０ｙは、直流入力電圧Ｖｉから所望の直流出力電圧Ｖｏを生成して負荷２に供給する回路ブロックであり、電源ＩＣ１００ｙと、これに外付けされる種々のディスクリート部品（トランスＴＲ、抵抗Ｒ１１〜Ｒ１８、キャパシタＣ１１〜Ｃ１４、ダイオードＤ１１及びＤ１２、発光ダイオードＬＥＤ、フォトトランジスタＰＴ、並びにシャントレギュレータＲＥＧ）と、を含む。
【００６５】
トランスＴＲは、一次回路系１ｐと二次回路系１ｓとの間を電気的に絶縁しつつ互いに逆極性で磁気結合された一次巻線Ｌ１１（巻数Ｎｐ）及び二次巻線Ｌ１２（巻数Ｎｓ）を含む。また、トランスＴＲは、電源ＩＣ１００ｙの電源電圧Ｖｃｃや帰還電圧Ｖｆｂを生成する手段として、一次回路系１ｐに設けられた補助巻線Ｌ１３（巻数Ｎｄ）を含む。
【００６６】
一次巻線Ｌ１１の第１端は、直流入力電圧Ｖｉの印加端に接続されている。一次巻線Ｌ１１の第２端は、電源ＩＣ１００ｙの外部端子Ｔ１７（詳細は後述）に接続されている。二次巻線Ｌ１２の第１端は、ダイオードＤ１２のアノードに接続されている。二次巻線Ｌ１２の第２端は、二次回路系１ｓの接地端ＧＮＤ２に接続されている。
【００６７】
なお、巻数Ｎｐ及びＮｓについては、所望の直流出力電圧Ｖｏが得られるように任意に調整すればよい。例えば、巻数Ｎｐが多いほど又は巻数Ｎｓが少ないほど直流出力電圧Ｖｏは低くなり、逆に、巻数Ｎｐが少ないほど又は巻数Ｎｓが多いほど直流出力電圧Ｖｏは高くなる。
【００６８】
電源ＩＣ１００ｙは、一次回路系１ｐに設けられた半導体集積回路装置であり、絶縁型スイッチング電源１ｙ（特にＤＣ／ＤＣ変換部２０ｙ）の制御主体となる。なお、電源ＩＣ１００ｙは、装置外部との電気的な接続を確立するための手段として、外部端子Ｔ１１〜Ｔ１７を備えている。もちろん、電源ＩＣ１００ｙには、上記以外の外部端子を設けても構わない。
【００６９】
外部端子Ｔ１１（ソース端子）は、抵抗Ｒ１１の第１端に接続されている。抵抗Ｒ１１の第２端は、一次回路系１ｐの接地端ＧＮＤ１に接続されている。なお、抵抗Ｒ１１は、電源ＩＣ１００ｙに集積化された出力スイッチに流れる一次電流Ｉｐを電圧信号として検出するためのセンス抵抗として機能する。
【００７０】
外部端子Ｔ１２（＝ブラウンアウト端子）は、直流入力電圧Ｖｉの印加端と接地端ＧＮＤ１の間に直列接続された抵抗Ｒ１２及びＲ１３相互間の接続ノードに接続されている。なお、抵抗Ｒ１２及びＲ１３は、相互間の接続ノードから直流入力電圧Ｖｉに応じた検出電圧ＶＢＲ（＝Ｖｉ×Ｒ１３／（Ｒ１２＋Ｒ１３））を出力する分圧部として機能する。
【００７１】
外部端子Ｔ１３（＝接地端子）は、接地端ＧＮＤ１に接続されている。
【００７２】
外部端子Ｔ１４（＝帰還電流入力端子）は、フォトトランジスタＰＴのコレクタとキャパシタＣ１１の第１端に接続されている。フォトトランジスタＰＴのエミッタとキャパシタＣ１１の第２端は、いずれも接地端ＧＮＤ１に接続されている。なお、フォトトランジスタＰＴは、二次回路系１ｓに設けられた発光ダイオードＬＥＤと共にフォトカプラとして機能し、発光ダイオードＬＥＤからの光信号に応じた帰還電流Ｉｆｂを生成する。
【００７３】
外部端子Ｔ１５（＝誘起電圧入力端子）は、補助巻線Ｌ１３の第１端（＝誘起電圧Ｖｐの印加端に相当）に接続されている。なお、電源ＩＣ１００ｙは、誘起電圧Ｖｐを分圧するための帰還抵抗を内蔵した点に特徴を有するが、この点については後ほど詳述する。
【００７４】
外部端子Ｔ１６（＝電源端子）は、ダイオードＤ１１のカソードとキャパシタＣ１２の第１端との接続ノード（＝電源電圧Ｖｃｃの印加端相当）に接続されている。ダイオードＤ１１のアノードは、補助巻線Ｌ１３の第１端に接続されている。キャパシタＣ１２及び補助巻線Ｌ１３それぞれの第２端は、いずれも接地端ＧＮＤ１に接続されている。
【００７５】
このように接続されたダイオードＤ１１とキャパシタＣ１２は、補助巻線Ｌ１３に生じる誘起電圧Ｖｐを整流及び平滑して電源ＩＣ１００ｙの電源電圧Ｖｃｃを生成する電源電圧生成部として機能する。なお、トランスＴＲの一次巻線Ｌ１１と補助巻線Ｌ１３の巻線比については、電源ＩＣ１００ｙに必要な電源電圧Ｖｃｃを鑑みて適宜設定すればよい。
【００７６】
外部端子Ｔ１７（＝ドレイン端子）は、先にも述べたように、一次巻線Ｌ１１の第２端（＝スイッチ電圧Ｖｓｗの印加端に相当）に接続されている。なお、外部端子Ｔ１６と外部端子Ｔ１７との端子間距離は、相互間の外部端子を間引くことにより、規定値の２倍に広げられている。
【００７７】
次に、二次回路系１ｓに設けられた回路要素の接続関係について述べる。
【００７８】
ダイオードＤ１２のアノードは、先述のように、二次巻線Ｌ１２の第１端に接続されている。ダイオードＤ１２のカソードとキャパシタＣ１３の第１端は、いずれも直流出力電圧Ｖｏの出力端に接続されている。キャパシタＣ１３の第２端は、接地端ＧＮＤ２に接続されている。このように接続されたダイオードＤ１２とキャパシタＣ１３は、二次巻線Ｌ１２に生じる誘起電圧を整流及び平滑して直流出力電圧Ｖｏを生成する整流平滑部として機能する。
【００７９】
抵抗Ｒ１４の第１端は、直流出力電圧Ｖｏの出力端に接続されている。抵抗Ｒ１４の第２端は、発光ダイオードＬＥＤのアノードと抵抗Ｒ１５の第１端に接続されている。発光ダイオード９１のカソードと抵抗Ｒ１５の第２端は、いずれもシャントレギュレータＲＥＧのカソードに接続されている。シャントレギュレータＲＥＧのアノードは、接地端ＧＮＤ２に接続されている。シャントレギュレータＲＥＧのゲート（＝制御端子に相当）は、直流出力電圧Ｖｏの出力端と接地端ＧＮＤ２との間に直列接続された抵抗Ｒ１７及びＲ１８相互間の接続ノード（＝分圧電圧Ｖｄｉｖ（＝Ｖｏ×Ｒ１８／（Ｒ１７＋Ｒ１８））の印加端に相当）に接続されている。抵抗Ｒ１６とキャパシタＣ１４は、シャントレギュレータＲＥＧのゲートとカソードとの間に直列接続されている。
【００８０】
なお、シャントレギュレータＲＥＧは、ゲートに印加される分圧電圧Ｖｄｉｖに応じて発光ダイオードＬＥＤに流れる電流を制御する。すなわち、上記の回路要素群（Ｒ１４〜Ｒ１８、Ｃ１４、ＬＥＤ、ＲＥＧ）は、直流出力電圧Ｖｏに応じた光信号を生成し、これを一次回路系１ｐのフォトダイオードＰＴに伝達する出力帰還部として機能する。
【００８１】
また、上記構成から成るＤＣ／ＤＣ変換部２０ｙにおいて、トランスＴＲ、ダイオードＤ１２、及び、キャパシタＣ１３は、直流入力電圧Ｖｉから直流出力電圧Ｖｏを生成するフライバック方式の降圧型スイッチング出力段として機能する。
【００８２】
当該スイッチング出力段の降圧動作について簡単に説明する。電源ＩＣ１００ｙの外部端子Ｔ１１と外部端子Ｔ１７との間に集積化された出力スイッチ（詳細は後述）がオンしているときには、直流入力電圧Ｖｉの印加端から一次巻線Ｌ１１、出力スイッチ、及び、抵抗Ｒ１１を介して接地端ＧＮＤ１に向けた一次電流Ｉｐが流れるので、一次巻線Ｌ１１に電気エネルギが蓄えられる。
【００８３】
その後、出力スイッチがオフされると、一次巻線Ｌ１１と磁気結合された二次巻線Ｌ１２に誘起電圧が発生し、二次巻線Ｌ１２からダイオードＤ１２を介して接地端ＧＮＤ２に向けた二次電流Ｉｓが流れる。このとき、負荷２には、二次巻線Ｌ１２の誘起電圧を整流及び平滑した直流出力電圧Ｖｏが供給される。
【００８４】
以降も、出力スイッチがオン／オフされることにより、上記と同様のスイッチング動作が繰り返される。
【００８５】
このように、本構成例の絶縁型スイッチング電源１ｙによれば、一次回路系１ｐと二次回路系１ｓとの間を電気的に絶縁しつつ、交流入力電圧Ｖａｃから直流出力電圧Ｖｏを生成して負荷２に供給することができる。
【００８６】
＜電源ＩＣ（第２実施形態）＞
図４は、第２実施形態における電源ＩＣ１００ｙの一構成例を示すブロック図である。本構成例の電源ＩＣ１００ｙは、抵抗分圧部１２１と、サンプル／ホールド部１２２と、エラーアンプ１２３と、コンパレータ１２４及び１２５と、コントローラ１２６と、オシレータ１２７と、ＲＳフリップフロップ１２８と、出力スイッチ１２９と、マスク処理部１３０を集積化して成る。
【００８７】
抵抗分圧部１２１は、外部端子Ｔ１５（＝誘起電圧Ｖｐの印加端）と接地端ＧＮＤ１との間に直列接続された帰還抵抗Ｒａ及びＲｂを含み、相互間の接続ノードから誘起電圧Ｖｐに応じた帰還電圧Ｖｆｂ（＝Ｖｐ×Ｒｂ／（Ｒａ＋Ｒｂ））を生成する。なお、電源ＩＣ１００ｙの待機電力を低減するためには、帰還抵抗Ｒａ及びＲｂの抵抗値をＭΩオーダーとすることが望ましい。
【００８８】
ここで、出力スイッチ１２９のオン期間中における誘起電圧Ｖｐの電圧値をＶｐｏｎとし、出力スイッチ１２９のオフ期間中における誘起電圧Ｖｐの電圧値をＶｐｏｆｆとした場合、Ｖｐｏｎ≒−Ｖｉ×（Ｎｄ／Ｎｐ）＝−５０Ｖ〜−２００Ｖとなり、Ｖｐｏｆｆ≒Ｖｏ×（Ｎｄ／Ｎｓ）＝＋１０Ｖ〜＋３０Ｖとなる。
【００８９】
つまり、電圧値Ｖｐｏｎは、直流入力電圧Ｖｉに応じて変動し、電圧値Ｖｐｏｆｆは、直流出力電圧Ｖｏに依存して変動する。従って、例えば、出力スイッチ１２９のオフ期間中において、補助巻線Ｌ１３に現れる誘起電圧Ｖｐから生成された帰還電圧Ｖｆｂを監視することにより、直流出力電圧Ｖｏの帰還制御を行ったり過電圧保護を掛けたりすることが可能となる。
【００９０】
また、帰還抵抗Ｒａ及びＲｂを内蔵することにより、部品点数の削減やノイズ耐量の向上を実現することが可能となる。また、帰還抵抗Ｒａ及びＲｂを可変抵抗とすることにより、直流出力電圧Ｖｏの目標値を簡単に可変制御することが可能となる。さらに、外部端子Ｔ１５には、外付けの帰還抵抗が接続されないので、そのオープン／ショート保護も不要となる。なお、帰還抵抗Ｒａ及びＲｂの集積化構造については、後ほど詳述する。
【００９１】
サンプル／ホールド回路１２２は、帰還電圧Ｖｆｂをサンプル／ホールドして保持電圧Ｖ１を生成する。
【００９２】
エラーアンプ１２３は、反転入力端（−）に印加される保持電圧Ｖ１と、非反転入力端（＋）に印加される基準電圧Ｖｒｅｆ１との差分に応じた誤差電圧Ｖ２を生成する。より具体的に述べると、エラーアンプ１２３は、保持電圧Ｖ１が基準電圧Ｖｒｅｆ１よりも高いときには誤差電圧Ｖ２を引き下げ、保持電圧Ｖ１が基準電圧Ｖｒｅｆ１よりも低いときには誤差電圧Ｖ２を引き上げる。
【００９３】
コンパレータ１２４は、反転入力端（−）に印加される誤差電圧Ｖ２と、非反転入力端（＋）に印加される検出電圧Ｖ４を比較して比較信号Ｓａを生成する。比較信号Ｓａは、検出電圧Ｖ４が誤差電圧Ｖ２よりも高いときにハイレベルとなり、検出電圧Ｖ４が誤差電圧Ｖ２よりも低いときにローレベルとなる。
【００９４】
コンパレータ１２５は、反転入力端（−）に印加される基準電圧Ｖｒｅｆ２と、非反転入力端（＋）に印加される検出電圧Ｖ４を比較して比較信号Ｓｂを生成する。比較信号Ｓｂは、検出電圧Ｖ４が基準電圧Ｖｒｅｆ２よりも高いときにハイレベルとなり、検出電圧Ｖ４が基準電圧Ｖｒｅｆ２よりも低いときにローレベルとなる。
【００９５】
コントローラ１２６は、比較信号Ｓａ及びＳｂに応じてオフ信号Ｓ２にパルスを生成する。より具体的に述べると、コントローラ１２６は、比較信号Ｓａ及びＳｂの立上りエッジを検出してオフ信号Ｓ２にパルスを生成する。
【００９６】
オシレータ１２７は、所定の発振周波数ｆｏｓｃでオン信号Ｓ１にパルスを生成する。
【００９７】
ＲＳフリップフロップ１２８は、セット端（Ｓ）に入力されるオン信号Ｓ１と、リセット端（Ｒ）に入力されるオフ信号Ｓ２に応じて、ゲート信号Ｇ１（出力制御信号に相当）を生成する。より具体的に述べると、ＲＳフリップフロップ１２８は、オン信号Ｓ１の立上りエッジでゲート信号Ｇ１をハイレベルにセットし、オフ信号Ｓ２の立上りエッジでゲート信号Ｇ１をローレベルにリセットする。
【００９８】
出力スイッチ１２９は、直流入力電圧Ｖｉの印加端から一次巻線Ｌ１１を介して接地端ＧＮＤ１に至る電流経路をゲート信号Ｇ１に応じて導通／遮断することにより、一次巻線Ｌ１１に流れる一次電流Ｉｐをオン／オフするスイッチ素子である。本構成例では、出力スイッチ１２９として、Ｎチャネル型ＭＯＳ［metal  oxide  semiconductor］電界効果トランジスタが用いられている。接続関係について述べると、出力スイッチ１２９のドレインは、外部端子Ｔ１７に接続されている。出力スイッチ１２９のソース及びバックゲートは、いずれも外部端子Ｔ１１に接続されている。出力スイッチ１２９のゲートは、ゲート信号Ｇ１の印加端に接続されている。出力スイッチ１２９は、ゲート信号Ｇ１がハイレベルであるときにオンとなり、ゲート信号Ｇ１がローレベルであるときにオフとなる。
【００９９】
なお、先出の図３で示したように、外部端子Ｔ１１と接地端ＧＮＤ１との間には、センス抵抗として、抵抗Ｒ１１が外付けされている。従って、外部端子Ｔ１１には、一次電流Ｉｐに応じたセンス電圧Ｖ３（＝Ｉｐ×Ｒ１１）が生成される。
【０１００】
マスク処理部１３０は、センス電圧Ｖ３に所定のマスク処理を施して検出電圧Ｖ４を生成する。より具体的に述べると、マスク処理部１３０は、出力スイッチ１２９がオンされてから所定のマスク期間に亘って検出電圧Ｖ４をゼロ値に固定する。このような構成とすることにより、出力スイッチ１２９のオン時に生じるセンス電圧Ｖ３のリンギングノイズの影響を受けずに済むので、スイッチング制御動作の安定性を高めることが可能となる。
【０１０１】
なお、上記構成要素のうち、サンプル／ホールド部１２２、エラーアンプ１２３、コンパレータ１２４及び１２５、コントローラ１２６、オシレータ１２７、並びに、ＲＳフリップフロップ１２８は、帰還電圧Ｖｆｂに応じて絶縁型スイッチング電源１ｙ（ＤＣ／ＤＣ変換部２０ｙ）の出力帰還制御を行う出力帰還制御部として機能する。
【０１０２】
また、本図では明示されていないが、電源ＩＣ１００ｙには、上記した構成要素以外にも、ソフトスタート回路、基準電圧源、各種保護回路（温度保護回路、過電流保護回路、及び、減電圧保護回路など）を集積化するとよい。
【０１０３】
＜帰還抵抗＞
図５は、電源ＩＣ１００ｘまたは１００ｙ（以下では、これらをまとめて電源ＩＣ１００と呼ぶ）における帰還抵抗Ｒａ及びＲｂの形成領域を模式的に示す縦断面図である。本図で示したように、電源ＩＣ１００は、帰還抵抗２０１と出力帰還制御部２０２を単一の半導体基板２００に集積化して成る。
【０１０４】
帰還抵抗２０１は、スイッチング電源１ｘの直流出力電圧Ｖｏ、または、絶縁型スイッチング電源１ｙの補助巻線Ｌ１３に現れる誘起電圧Ｖｐを分圧して帰還電圧Ｖｆｂを生成するための手段であり、先出の帰還抵抗Ｒａ及びＲｂがこれに相当する。なお、帰還抵抗２０１の第１端には、外部端子Ｔ１（＝出力帰還端子）または外部端子Ｔ１５（誘起電圧入力端子）に至るメタル配線２０４がビアを介して接続されている。また、帰還抵抗２０１の第２端には、外部端子Ｔ６またはＴ１３（＝接地端子）に至るメタル配線２０５がビアを介して接続されている。また、本図では明示されていないが、帰還抵抗２０１には、帰還電圧Ｖｆｂの出力端（＝帰還抵抗Ｒａ及びＲｂ相互間の接続ノードに相当）も設けられている。
【０１０５】
出力帰還制御部２０２は、帰還電圧Ｖｆｂに応じてスイッチング電源１ｘまたは絶縁型スイッチング電源１ｙの出力帰還制御を行うための手段である。なお、第１実施形態（図２）においては、エラーアンプ１０２、オシレータ１０３、コンパレータ１０４、ＲＳフリップフロップ１１０、プリドライバ１１６、並びに、トランジスタ１１７及び１１８などがこれに相当する。また、第２実施形態（図４）においては、サンプル／ホールド部１２２、エラーアンプ１２３、コンパレータ１２４及び１２５、コントローラ１２６、オシレータ１２７、並びに、ＲＳフリップフロップ１２８などがこれに相当する。
【０１０６】
ここで、帰還抵抗２０１としては、１００Ｖ以上（本構成例では４００Ｖ以上）の耐圧を持つポリシリコン抵抗を用いることが望ましい。
【０１０７】
また、帰還抵抗２０１の集積化に際しては、帰還抵抗２０１を介する経路（横方向）の高耐圧化だけでなく、帰還抵抗２０１と基板電位端との間（縦方向）の高耐圧化も必要となる。そこで、半導体基板２００には、その他の領域よりも基板厚さ方向（縦方向）の耐圧が高い高耐圧領域２０３が形成されており、帰還抵抗２０１は、高耐圧領域２０３上に形成されている。
【０１０８】
このような構成とすることにより、帰還抵抗２０１を高耐圧化することができるので、直流出力電圧Ｖｏ（例えばＤＣ４００Ｖ）、若しくは、正負双方に大きく変動する誘起電圧Ｖｐ（例えば−２００Ｖ〜＋３０Ｖ）の直接入力を受け付けることが可能となる。
【０１０９】
なお、上記した高耐圧領域２０３としては、高耐圧化の実績が豊富なＬＤＭＯＳＦＥＴ［lateral  double  diffused  metal  oxide  semiconductor  field  effect  transistor］領域を流用することができる。以下では、ＬＤＭＯＳＦＥＴ領域の構造について、具体的に説明する。
【０１１０】
＜高耐圧領域（ＬＤＭＯＳＦＥＴ領域）＞
図６及び図７は、それぞれ、電源ＩＣ１００（特に、高耐圧領域２０３の中央部周辺）の一構造例を示す縦断面図及び上面図である。なお、図６の縦断面図は、図７のα１−α２断面を模式的に示したものである。
【０１１１】
本図の電源ＩＣ１００は、ｐ型半導体基板３０１（先出の半導体基板２００に相当）を有し、これに高耐圧領域２０３（＝ＬＤＭＯＳＦＥＴ領域）が形成されている。より具体的に述べると、ｐ型半導体基板３０１には、高耐圧領域２０３の中央部において、低濃度ｎ型半導体領域３０２とこれを取り囲む高濃度ｐ型半導体領域３０３が形成されている。なお、高耐圧領域２０３における基板厚み方向の耐圧は、低濃度ｎ型半導体領域３０２の不純物濃度を下げたり厚みを増すほど高くなる。
【０１１２】
低濃度ｎ型半導体領域３０２には、高濃度ｎ型半導体領域３０４が形成されており、高濃度ｐ型半導体領域３０３には、高濃度ｎ型半導体領域３０５が形成されている。これらの高濃度ｎ型半導体領域３０４及び３０５は、それぞれ、ＬＤＭＯＳＦＥＴのドレイン領域（Ｄ）及びソース領域（Ｓ）に相当する。なお、図７で示したように、高耐圧領域２０３には、その平面視において同心環状のドレイン領域（Ｄ）とソース領域（Ｓ）が交互に複数形成されている。
【０１１３】
また、低濃度ｎ型半導体領域３０２の外縁表層には、高濃度ｎ型半導体領域３０４を取り囲むように、フィールド酸化膜３０６が形成されている。また、ｐ型半導体基板３０１の表層には、高濃度ｎ型半導体領域３０５とフィールド酸化膜３０６との間に亘り、ゲート酸化膜３０７が形成されている。なお、ゲート酸化膜上３０７には、ポリシリコンを素材とするゲート領域（Ｇ）が形成されている。
【０１１４】
また、フィールド酸化膜３０６上には、電界分布（＝等電位線の間隔）を均等化して耐圧破壊を防止するための手段として、ポリシリコンを素材とするフィールドプレート３０９が形成されている。
【０１１５】
また、フィールド酸化膜３０６の直下には、フィールド酸化膜３０６と低濃度ｎ型半導体領域３０２との間に寄生容量を形成するための手段として、低濃度ｐ型半導体領域３１０が形成されている。このような構成とすることにより、寄生容量の保持電圧分だけ、基板厚み方向の耐圧を高めることができる。
【０１１６】
さらに、高濃度ｎ型半導体領域３０５（＝最内周のドレイン領域（Ｄ）に相当）に囲まれた低濃度ｎ型半導体領域３０２の中央部表層には、フィールド酸化膜３１１が形成されており、先述の帰還抵抗２０１は、このフィールド酸化膜３１１上に形成されている。なお、帰還抵抗２０１は、ゲート領域３０８やフィールドプレート３０９と同一のポリシリコン層を用いて形成すればよい。なお、本図の例では、帰還抵抗２０１の両端部がそれぞれビアを介して第１メタル層１Ｍに接続されており、さらには、第１メタル層１Ｍがビアを介して第２メタル層２Ｍに接続されている。ただし、メタル層の積層数については、これに限定されるものではなく、１層のみであってもよいし３層以上であってもよい。
【０１１７】
また、帰還抵抗２０１は、図７で示したように、複数本の単位抵抗２０１（１）〜２０１（ｍ）（ただしｍ≧２）を組み合わせて形成するとよい。例えば、単位抵抗１本当たりの抵抗値が１ＭΩである場合において、帰還抵抗２０１の合成抵抗（＝Ｒａ＋Ｒｂ）を１０ＭΩとしたければ、１０本の単位抵抗を直列に接続すればよい。また、単位抵抗２０１（１）〜２０１（ｍ）の接続形態（直列／並列）や帰還電圧Ｖｆｂの出力端を任意に切り替えることのできる構成としておけば、直流出力電圧Ｖｏの分圧比を調整することができるので、直流出力電圧Ｖｏの目標値を容易に可変制御することが可能となる。
【０１１８】
このように、高耐圧領域２０３としてＬＤＭＯＳＦＥＴ領域（例えば６００Ｖ耐圧）を流用を流用することにより、帰還抵抗２０１とｐ型半導体基板３０１との間の高耐圧化を実現することができる。
【０１１９】
＜ピン配置＞
図８〜図１１は、それぞれ、電源ＩＣ１００におけるピン配置の第１例〜第４例を示す平面図である。各図の電源ＩＣ１００では、パッケージの長辺から２方向にｎ本ずつ（合計（２×ｎ）本）の外部端子が導出されている。このようなパッケージの一例としては、ＳＯＰ［small  outline  package］やＤＩＰ［dual  in-line  package］などを挙げることができる。なお、図８及び図９では、８ピンパッケージ（ｎ＝４）が示されており、図１０及び図１１では、１６ピンパッケージ（ｎ＝８）が示されている。
【０１２０】
また、各図中において、ハッチングが付されている外部端子ＴＡは、直流出力電圧Ｖｏ（例えばＤＣ４００Ｖ）の入力を受け付けるための高耐圧端子（図１または図２の外部端子Ｔ１、ないしは、図３または図４の外部端子Ｔ１５に相当）である。一方、白抜きの外部端子ＴＢ（符号が付されていないものについても同様）は、直流出力電圧Ｖｏほどの高電圧が印加されない低耐圧端子である。以下では、外部端子ＴＡとこれに隣接する外部端子ＴＢとの端子間距離をｄ１とし、互いに隣接する外部端子ＴＢ同士の端子間距離（＝パッケージに規定されているピン間隔に相当）をｄ２として、ピン配置に関する説明を行うことにする。
【０１２１】
高電圧が印加される外部端子ＴＡとこれに隣接する外部端子ＴＢとの絶縁性を確保するためには、十分な沿面距離ｄｘを隔てて両端子を配置しなければならない。ここで、ｄ２＞ｄｘである場合には、図８で示したように、ｄ１＝ｄ２（＞ｄｘ）とすることができるので、外部端子ＴＡと外部端子ＴＢを同等に取り扱うことが可能となる。
【０１２２】
一方、ｄｘ＞ｄ２である場合には、ｄ１＞ｄｘ＞ｄ２という関係を成立させるべく、図９〜図１１で示したように、外部端子ＴＡと外部端子ＴＢとの間に本来設けられるべき外部端子を間引いたり、或いは、当該外部端子を不使用としたりすればよい。
【０１２３】
また、高耐圧端子に隣接する低耐圧端子の本数削減を鑑みると、外部端子ＴＡは、図８〜図１０で示したように、パッケージの長辺端部に設けておくことが望ましい。特に、８ピン以下のパッケージでは、図８及び図９で示したように、外部端子ＴＡをパッケージの長辺端部に設けることが必須となる。一方、よりピン数の多いパッケージ（例えば１６ピンパッケージ）であれば、図１１で示したように、外部端子ＴＡをパッケージの長辺端部以外に設けることも任意となる。
【０１２４】
＜総括＞
以下では、本明細書中に開示されている種々の実施形態について総括的に述べる。
【０１２５】
本明細書中に開示されている電源ＩＣは、スイッチング電源の制御主体となる半導体集積回路装置であって、前記スイッチング電源の出力電圧を分圧して帰還電圧を生成する帰還抵抗と、前記帰還電圧に応じて前記スイッチング電源の出力帰還制御を行う出力帰還制御部と、を単一の半導体基板に集積化して成り、前記帰還抵抗は、１００Ｖ以上の耐圧を持つポリシリコン抵抗である構成（第１の構成）とされている。
【０１２６】
なお、上記第１の構成から成る電源ＩＣにおいて、前記半導体基板には、その他の領域よりも基板厚さ方向の耐圧が高い高耐圧領域が形成されており、前記帰還抵抗は、前記高耐圧領域上に形成されている構成（第２の構成）にするとよい。
【０１２７】
また、上記第２の構成から成る電源ＩＣにおいて、前記高耐圧領域は、ＬＤＭＯＳＦＥＴ領域である構成（第３の構成）にするとよい。
【０１２８】
また、上記第３の構成から成る電源ＩＣにおいて、前記ＬＤＭＯＳＦＥＴ領域には、その平面視において同心環状のドレイン領域とソース領域が交互に複数形成されており、前記帰還抵抗は、最内周のドレイン領域に囲まれたフィールド酸化膜上に形成されている構成（第４の構成）にするとよい。
【０１２９】
また、上記第４の構成から成る電源ＩＣにおいて、前記帰還抵抗は、複数の単位抵抗を組み合わせて成る構成（第５の構成）にするとよい。
【０１３０】
また、上記第１〜第５いずれかの構成から成る電源ＩＣにおいて、前記出力電圧の入力を受け付けるための第１外部端子とそれ以外の第２外部端子との端子間距離は、前記第２外部端子同士の端子間距離以上である構成（第６の構成）にするとよい。
【０１３１】
また、上記第１〜第６いずれかの構成から成る電源ＩＣにおいて、前記出力電圧の入力を受け付けるための第１外部端子は、パッケージの端部に設けられている構成（第７の構成）にするとよい。
【０１３２】
また、本明細書中に開示されているスイッチング電源は、上記第１〜第７いずれかの構成から成る電源ＩＣと、前記電源ＩＣにより制御されるスイッチング出力段と、を有する構成（第８の構成）とされている。
【０１３３】
また、上記第８の構成から成るスイッチング電源において、前記スイッチング出力段は直流入力電圧から直流出力電圧を生成するＤＣ／ＤＣ変換部の構成要素として機能する構成（第９の構成）にするとよい。
【０１３４】
また、上記第９の構成から成るスイッチング電源は、交流入力電圧から前記直流入力電圧を生成する整流部をさらに有する構成（第１０の構成）にするとよい。
【０１３５】
また、上記第１０の構成から成るスイッチング電源において、前記電源ＩＣは、前記交流入力電圧の位相と交流入力電流の位相を揃えるための力率改善機能を備える構成（第１１の構成）にするとよい。
【０１３６】
また、本明細書中に開示されている電子機器は、上記第８〜第１１いずれかの構成から成るスイッチング電源と、前記スイッチング電源から電力供給を受けて動作する負荷と、を有する構成（第１２の構成）とされている。
【０１３７】
また、本明細書中に開示されている電源ＩＣは、絶縁型スイッチング電源の制御主体となる電源ＩＣであって、前記絶縁型スイッチング電源に含まれるトランスの一次側に設けられた補助巻線に現れる誘起電圧を分圧して帰還電圧を生成する帰還抵抗と、前記帰還電圧に応じて前記絶縁型スイッチング電源の出力帰還制御を行う出力帰還制御部と、を単一の半導体基板に集積化して成り、前記帰還抵抗は、１００Ｖ以上の耐圧を持つポリシリコン抵抗である構成（第１３の構成）とされている。
【０１３８】
なお、上記第１３の構成から成る電源ＩＣにおいて、前記半導体基板には、その他の領域よりも基板厚さ方向の耐圧が高い高耐圧領域が形成されており、前記帰還抵抗は、前記高耐圧領域上に形成されている構成（第１４の構成）にするとよい。
【０１３９】
また、上記第１４の構成から成る電源ＩＣにおいて、前記高耐圧領域は、ＬＤＭＯＳＦＥＴ領域である構成（第１５の構成）にするとよい。
【０１４０】
また、上記第１５の構成から成る電源ＩＣにおいて、前記ＬＤＭＯＳＦＥＴ領域には、その平面視において同心環状のドレイン領域とソース領域が交互に複数形成されており、前記帰還抵抗は、最内周のドレイン領域に囲まれたフィールド酸化膜上に形成されている構成（第１６の構成）にするとよい。
【０１４１】
また、上記第１６の構成から成る電源ＩＣにおいて、前記帰還抵抗は、複数の単位抵抗を組み合わせて成る構成（第１７の構成）にするとよい。
【０１４２】
また、上記第１３〜第１７いずれかの構成から成る電源ＩＣにおいて、前記誘起電圧の入力を受け付けるための第１外部端子とそれ以外の第２外部端子との端子間距離は、前記第２外部端子同士の端子間距離以上である構成（第１８の構成）にするとよい。
【０１４３】
また、上記第１３〜第１８いずれかの構成から成る電源ＩＣにおいて、前記誘起電圧の入力を受け付けるための第１外部端子は、パッケージの端部に設けられている構成（第１９の構成）にするとよい。
【０１４４】
また、本明細書中に開示されている絶縁型スイッチング電源は、上記第１３〜第１９いずれかの構成から成る電源ＩＣと、前記電源ＩＣにより制御されるスイッチング出力段とを有する構成（第２０の構成）とされている。
【０１４５】
また、上記第２０の構成から成る絶縁型スイッチング電源において、前記スイッチング出力段は、トランスを用いて一次回路系と二次回路系を電気的に絶縁しつつ、前記一次回路系に供給される直流入力電圧から直流出力電圧を生成して前記二次回路系の負荷に供給するＤＣ／ＤＣ変換部の構成要素として機能する構成（第２１の構成）にするとよい。
【０１４６】
また、上記第２１の構成から成る絶縁型スイッチング電源は、交流入力電圧から前記直流入力電圧を生成する整流部を更に有する構成（第２２の構成）にするとよい。
【０１４７】
また、本明細書中に開示されている電子機器は、上記第２０〜第２２いずれかの構成から成る絶縁型スイッチング電源と、前記絶縁型スイッチング電源から電力供給を受けて動作する負荷と、を有する構成（第２３の構成）とされている。
【０１４８】
＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【０１４９】
本明細書中に開示されている発明は、あらゆる分野（家電分野、自動車分野、産業機械分野など）で用いられる非絶縁型ないしは絶縁型のスイッチング電源に利用することが可能である。
【符号の説明】
【０１５０】
１Ｍ    第１メタル層
２Ｍ    第２メタル層
１ｐ    一次回路系（ＧＮＤ１系）
１ｓ    二次回路系（ＧＮＤ２系）
１ｘ    スイッチング電源
１ｙ    絶縁型スイッチング電源
２    負荷
１０ｘ、１０ｙ    整流部
１１    フィルタ
１２    ダイオードブリッジ
１３、１４    キャパシタ
２０ｘ、２０ｙ    ＤＣ／ＤＣ変換部
１００（１００ｘ、１００ｙ）    電源ＩＣ
１０１    抵抗分圧部
１０２    エラーアンプ
１０３    オシレータ
１０４    コンパレータ
１０５    フィルタ
１０６    コンパレータ
１０７    信号遅延部
１０８    タイマ
１０９    論理積演算器
１１０    ＲＳフリップフロップ
１１１、１１２    コンパレータ
１１３、１１４    インバータ
１１５    論理積演算器
１１６    プリドライバ
１１７    Ｐチャネル型ＭＯＳ電界効果トランジスタ
１１８    Ｎチャネル型ＭＯＳ電界効果トランジスタ
１１９    クランパ
１２１    抵抗分圧部
１２２    サンプル／ホールド部
１２３    エラーアンプ
１２４、１２５    コンパレータ
１２６    コントローラ
１２７    オシレータ
１２８    ＲＳフリップフロップ
１２９    出力スイッチ
１３０    マスク処理部
２００    半導体基板
２０１    帰還抵抗（ポリシリコン抵抗）
２０１（１）〜２０１（ｍ）    単位抵抗
２０２    出力帰還制御部
２０３    高耐圧領域（ＬＤＭＯＳＦＥＴ領域）
２０４、２０５    メタル配線
３０１    ｐ型半導体基板
３０２    低濃度ｎ型半導体領域
３０３    高濃度ｐ型半導体領域
３０４、３０５    高濃度ｎ型半導体領域
３０６    フィールド酸化膜
３０７    ゲート酸化膜
３０８    ゲート領域
３０９    フィールドプレート
３１０    低濃度ｐ型半導体領域
３１１    フィールド酸化膜
Ｃ１〜Ｃ３、Ｃ１１〜Ｃ１４    キャパシタ
Ｄ１、Ｄ１１、Ｄ１２    ダイオード
Ｌ１    コイル
Ｌ１１    一次巻線
Ｌ１２    二次巻線
Ｌ１３    補助巻線
ＬＥＤ    発光ダイオード
Ｎ１    Ｎチャネル型ＭＯＳ電界効果トランジスタ
ＰＴ    フォトトランジスタ
ＰＷ    商用交流電源
Ｒ１〜Ｒ７、Ｒ１１〜Ｒ１８    抵抗
Ｒａ、Ｒｂ    帰還抵抗
ＲＥＧ    シャントレギュレータ
Ｔ１〜Ｔ８、Ｔ１１〜Ｔ１７    外部端子
ＴＡ    第１外部端子（高耐圧端子）
ＴＢ    第２外部端子（低耐圧端子）
ＴＲ    トランス
Ｘ、Ｙ    電子機器
【図１】
2019065049.tif 000003
【図２】
2019065049.tif 000004
【図３】
2019065049.tif 000005
【図４】
2019065049.tif 000006
【図５】
2019065049.tif 000007
【図６】
2019065049.tif 000008
【図７】
2019065049.tif 000009
【図８】
2019065049.tif 000010
【図９】
2019065049.tif 000011
【図１０】
2019065049.tif 000012
【図１１】
2019065049.tif 000013
【手続補正書】
【提出日】令和2年3月4日(2020.3.4)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
外部端子Ｔ４（＝過電圧検出端子）は、直流出力電圧Ｖｏの出力端と接地端との間に直列接続された抵抗Ｒ１及びＲ２相互間の接続ノードに接続されている。なお、抵抗Ｒ１及びＲ２は、相互間の接続ノードから直流出力電圧Ｖｏに応じた分圧電圧Ｖｄｅｔ（＝Ｖｏ×Ｒ２／（Ｒ１＋Ｒ２））を出力する分圧手段として機能する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
コンパレータ１０４は、反転入力端（−）に入力される誤差信号Ｖｅｏと、非反転入力端（＋）に入力されるスロープ信号Ｖｓｌｐを比較してオフ信号Ｓ２を生成する。オフ信号Ｓ２は、誤差信号Ｖｅｏがスロープ信号Ｖｓｌｐよりも高いときにローレベルとなり、誤差信号Ｖｅｏがスロープ信号Ｖｓｌｐよりも低いときにハイレベルとなる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
なお、トランジスタ１１７のゲートには、ゲート信号Ｇ１が入力されている。トランジスタ１１７は、ゲート信号Ｇ１がハイレベルであるときにオフし、ゲート信号Ｇ１がローレベルであるときにオンする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００７９
【補正方法】変更
【補正の内容】
【００７９】
抵抗Ｒ１４の第１端は、直流出力電圧Ｖｏの出力端に接続されている。抵抗Ｒ１４の第２端は、発光ダイオードＬＥＤのアノードと抵抗Ｒ１５の第１端に接続されている。発光ダイオードＬＥＤのカソードと抵抗Ｒ１５の第２端は、いずれもシャントレギュレータＲＥＧのカソードに接続されている。シャントレギュレータＲＥＧのアノードは、接地端ＧＮＤ２に接続されている。シャントレギュレータＲＥＧのゲート（＝制御端子に相当）は、直流出力電圧Ｖｏの出力端と接地端ＧＮＤ２との間に直列接続された抵抗Ｒ１７及びＲ１８相互間の接続ノード（＝分圧電圧Ｖｄｉｖ（＝Ｖｏ×Ｒ１８／（Ｒ１７＋Ｒ１８））の印加端に相当）に接続されている。抵抗Ｒ１６とキャパシタＣ１４は、シャントレギュレータＲＥＧのゲートとカソードとの間に直列接続されている。
【国際調査報告】
2019065049.tif 000014
2019065049.tif 000015
2019065049.tif 000016
2019065049.tif 000017