(57)【要約】  サイリスタ整流器のアーム（１１）は、第１および第２の導体（２１，２２）と第１〜第８のサイリスタ（Ｑ１〜Ｑ８）とを含む。第１〜第８のサイリスタ（Ｑ１〜Ｑ８）を第１および第２の導体（２１，２２）と同方向に順次配置し、それらのアノード電極（３１）を第１の導体（２１）に接続し、それらのカソード電極（３２）を第２の導体（２２）に接続する。第１のサイリスタ（Ｑ１）の電流経路（Ｐ１）のインピーダンスを増大させるスリット（２１ａ）を第１の導体（２１）に形成し、第１〜第８のサイリスタ（Ｑ１〜Ｑ８）の電流（Ｉｑ１〜Ｉｑ８）のばらつきを低減する。
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【特許請求の範囲】
【請求項１】
同方向に延在する第１および第２の導体と、
前記第１および第２の導体と同方向に順次配置され、前記第１および第２の導体間に並列接続された第１〜第Ｎの整流素子とを備え、前記Ｎは２以上の整数であり、
前記第１の導体には、少なくとも前記第１の整流素子の電流経路のインピーダンスを増大させるスリットが形成されている、整流器。
【請求項２】
前記第１〜第Ｎの整流素子の第１の電極は、前記第１の導体の長さ方向に分散配置されて前記第１の導体に接続され、
前記第１〜第Ｎの整流素子の第２の電極は、前記第２の導体の長さ方向に分散配置されて前記第２の導体に接続されている、請求項１に記載の整流器。
【請求項３】
前記第１の整流素子の第１および第２の電極は、それぞれ前記第１および第２の導体の一方端部に接続され、
前記スリットは前記第１の導体の一方端部に形成されている、請求項２に記載の整流器。
【請求項４】
前記第１および第２の導体の各々は帯状に形成され、
前記スリットは、前記第１の導体の一方端から前記第１の導体の長さ方向に形成されている、請求項３に記載の整流器。
【請求項５】
前記第１および第２の導体は平行に配置され、
前記第１の導体は前記第２の導体の幅方向に配置され、
前記第１の導体の一方端部は、前記スリットにより、前記第２の導体と反対側の第１の部分と、前記第２の導体側の第２の部分とに分割され、
前記第１の整流素子の第１の電極は前記第１の部分に接続されている、請求項４に記載の整流器。
【請求項６】
前記第２の整流素子の第１の電極は前記第２の部分に接続されている、請求項５に記載の整流器。
【請求項７】
前記第１の導体の幅は前記第２の導体の幅よりも広い、請求項４に記載の整流器。
【請求項８】
前記整流器は、交流電圧を整流して負荷に供給し、
前記交流電圧は前記第１の導体の他方端部に印加され、
前記負荷は前記第２の導体の一方端部に接続される、請求項３に記載の整流器。
【請求項９】
前記整流器は、交流電圧を整流して負荷に供給し、
前記交流電圧は前記第１の導体に印加され、
前記負荷は前記第２の導体に接続される、請求項１に記載の整流器。
【請求項１０】
前記複数の整流素子の各々はサイリスタであり、
前記複数の整流素子の第１および第２の電極はそれぞれアノードおよびカソードである、請求項１に記載の整流器。
【請求項１１】
前記複数の整流素子の各々はサイリスタであり、
前記複数の整流素子の第１および第２の電極はそれぞれカソードおよびアノードである、請求項１に記載の整流器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は整流器に関し、特に、並列接続された複数の整流素子を備えた整流器に関する。
【背景技術】
【０００２】
たとえば特開２００８−９２７９９号公報（特許文献１）には、並列接続された複数のサイリスタ整流器と、それぞれ複数のサイリスタ整流器を点弧するための複数のゲートパルス信号を出力するゲートドライブ回路と、複数のゲートパルス信号の各々の位相を手動で調整することにより、複数のサイリスタ整流器に流れる電流のばらつきを低減するための位相調整スイッチとを備えた励磁装置が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−９２７９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、特許文献１では、位相調整スイッチを設け、複数のゲートパルス信号の各々の位相を手動で調整する必要があったので、装置がコスト高になるという問題があった。【０００５】
それゆえに、この発明の主たる目的は、装置の低コスト化を図ることが可能な整流器を提供することである。
【課題を解決するための手段】
【０００６】
この発明に係る整流器は、同方向に延在する第１および第２の導体と、第１および第２の導体と同方向に順次配置され、第１および第２の導体間に並列接続された第１〜第Ｎの整流素子とを備えたものである。Ｎは２以上の整数である。第１の導体には、少なくとも第１の整流素子の電流経路のインピーダンスを増大させるスリットが形成されている。
【発明の効果】
【０００７】
この発明に係る整流器では、第１〜第Ｎの整流素子が第１および第２の導体と同方向に順次配置されて第１および第２の導体間に並列接続され、少なくとも第１の整流素子の電流経路のインピーダンスを増大させるスリットが第１の導体に形成されている。したがって、第１〜第Ｎの整流素子の電流経路のインピーダンスのばらつきを低減し、第１〜第Ｎの整流素子の電流のばらつきを低減することができる。よって、複数のゲートパルス信号の各々の位相を手動で調整する必要性が低下するので、装置の低コスト化を図ることができる。
【図面の簡単な説明】
【０００８】
【図１】この発明の一実施の形態による電力変換装置の構成を示すブロック図である。
【図２】図１に示したアームの構成を示す回路図である。
【図３】図２に示したアームの構成を示す正面図である。
【図４】図３に示した複数のサイリスタに流れる電流のばらつきを示す図である。
【図５】図１に示したアームの構成を示す正面図である。
【図６】本実施の形態の比較例となるアームの構成を示す正面図である。
【図７】図６に示した複数のサイリスタに流れる電流のばらつきを示す図である。
【図８】図６に示した両端のサイリスタの電流経路を示す図である。
【図９】図３に示した両端のサイリスタの電流経路を示す図である。
【発明を実施するための形態】
【０００９】
図１は、この発明の一実施の形態による電力変換装置の構成を示すブロック図である。図１において、この電力変換装置は、サイリスタ整流器１および制御装置２を備える。サイリスタ整流器１は、制御装置２によって制御され、交流電源３から供給される三相交流電圧Ｖａ，Ｖｂ，Ｖｃを三相全波整流して直流電圧ＶＤＣに変換し、負荷４に供給する。負荷４は、サイリスタ整流器１から供給される直流電力によって駆動される。制御装置２は、交流電源３からの三相交流電圧Ｖａ，Ｖｂ，Ｖｃに同期して動作し、直流出力電圧ＶＤＣが目標直流電圧ＶＤＣＴになるようにサイリスタ整流器１を制御する。
【００１０】
詳しく説明すると、サイリスタ整流器１は、交流入力端子Ｔ１〜Ｔ３、直流出力端子Ｔ４，Ｔ５、およびアーム１１〜１６を含む。交流入力端子Ｔ１〜Ｔ３は、交流電源３から供給される三相交流電圧Ｖａ，Ｖｂ，Ｖｃをそれぞれ受ける。直流出力端子Ｔ４，Ｔ５は、それぞれ負荷４の正極４ａおよび負極４ｂに接続される。
【００１１】
アーム１１は、図２に示すように、アノード端子１１ａ、カソード端子１１ｂ、およびＮ個のサイリスタＱ１〜ＱＮ（第１〜第Ｎの整流素子）を含む。Ｎは、２以上の整数である。サイリスタＱ１〜ＱＮのアノードはともにアノード端子１１ａに接続され、サイリスタＱ１〜ＱＮのカソードはともにカソード端子１１ｂに接続される。サイリスタＱ１〜ＱＮのゲートは、制御装置２からのゲートパルス信号Ｇ１を受ける。
【００１２】
サイリスタＱ１〜ＱＮは、アノード端子１１ａおよびカソード端子１１ｂ間に順バイアス電圧が印加されているとき、ゲートパルス信号Ｇ１に応答してオンする。サイリスタＱ１〜ＱＮは、アノード端子１１ａおよびカソード端子１１ｂ間に逆バイアス電圧が印加されるとオフする。
【００１３】
サイリスタの数Ｎは、アームＡ１に流れる電流Ｉａに応じて設定されている。アームＡ１に流れる電流をＩａとし、１つのサイリスタＱの定格電流をＩｃとすると、Ｉｃ×Ｎ＞ＩａとなるようにサイリスタＱの数Ｎが設定されている。
【００１４】
他のアーム１２〜１６の各々は、アーム１１と同じ構成である。アーム１２〜１６の各々は、並列接続されたＮ個のサイリスタＱ１〜ＱＮを含む。アーム１２〜１６のサイリスタＱ１〜ＱＮのゲートは、それぞれ制御装置２からのゲートパルス信号Ｇ２〜Ｇ６を受ける。
【００１５】
図１に戻って、アーム１１〜１３のアノード端子１１ａ〜１３ａはそれぞれ交流入力端子Ｔ１〜Ｔ３に接続され、アーム１１〜１３のカソード端子１１ｂ〜１３ｂはともに正側の直流出力端子Ｔ４に接続される。アーム１４〜１６のアノード端子１４ａ〜１６ａはともに負側の直流出力端子Ｔ５に接続され、アーム１４〜１６のカソード端子１４ｂ〜１６ｂはそれぞれ交流入力端子Ｔ１〜Ｔ３に接続される。
【００１６】
制御装置２は、交流電源３からの三相交流電圧Ｖａ，Ｖｂ，Ｖｃに同期して動作し、直流出力電圧ＶＤＣが目標直流電圧ＶＤＣＴになるようにゲートパルス信号Ｇ１〜Ｇ６を生成してそれぞれアーム１１〜１６に与える。
【００１７】
なお、交流電圧Ｖａ〜Ｖｃの位相は、２π／３ずつずれている。ゲートパルス信号Ｇ１は、上昇中の交流電圧Ｖａが下降中の交流電圧Ｖｃに一致してから制御角αの経過後に出力される。ゲートパルス信号Ｇ２は、上昇中の交流電圧Ｖｂが下降中の交流電圧Ｖａに一致してから制御角αの経過後に出力される。ゲートパルス信号Ｇ３は、上昇中の交流電圧Ｖｃが下降中の交流電圧Ｖｂに一致してから制御角αの経過後に出力される。
【００１８】
ゲートパルス信号Ｇ４は、下降中の交流電圧Ｖａが上昇中の交流電圧Ｖｃに一致してから制御角αの経過後に出力される。ゲートパルス信号Ｇ５は、下降中の交流電圧Ｖｂが上昇中の交流電圧Ｖａに一致してから制御角αの経過後に出力される。ゲートパルス信号Ｇ６は、下降中の交流電圧Ｖｃが上昇中の交流電圧Ｖｂに一致してから制御角αの経過後に出力される。
【００１９】
したがって、アーム１１〜１３は２π／３（ｒａｄ）ずつ順次オンされ、アーム１４〜１６はアーム１１〜１３よりもπ（ｒａｄ）だけ遅延して２π／３（ｒａｄ）ずつ順次オンされる。アーム１１〜１６がオンされるタイミング、すなわちゲートパルス信号Ｇ１〜Ｇ６が出力されるタイミングは、制御角αによって調整される。制御角αは、サイリスタ整流器１の直流出力電圧ＶＤＣが目標直流電圧ＶＤＣＴになるように制御装置２によって調整される。
【００２０】
上述したように、アーム１１〜１６の各々は、並列接続されたＮ個のサイリスタＱ１〜ＱＮを含む。アーム１１〜１６の各々に流れる電流ＩａがＮ個のサイリスタＱ１〜ＱＮに均等に分流する場合には、各サイリスタＱに流れる電流ＩｑはＩａ／Ｎとなる。この場合は、定格電流ＩｃがＩａ／Ｎよりも若干大きな低価格のサイリスタを使用することができる。
【００２１】
しかし、アーム電流ＩａがＮ個のサイリスタＱ１〜ＱＮに均等に分流せず、サイリスタＱ１〜ＱＮに流れる電流Ｉｑのばらつきが大きい場合には、電流Ｉｑの最大値ＩＨは平均値Ｉａ／Ｎよりもかなり大きくなる。この場合、定格電流Ｉｃが最大値ＩＨよりも大きな高価格のサイリスタＱを使用することが必要となり、コスト高になる。実施の形態では、この問題の解決が図られる。
【００２２】
図３は、アーム１１の構成を示す正面図である。図３では、Ｎ＝８の場合が示されている。アーム１１は、サイリスタＱ１〜Ｑ８および導体２１〜２３を含む。導体２１（第１の導体）は、帯状（または長方形状）の金属板（たとえば銅板）で形成されており、図中の上下方向に延在している。導体２２（第２の導体）は、帯状（または長方形状）の金属板（たとえば銅板）で形成されており、図中の上下方向に延在している。導体２２の上端部は、カソード端子１１ｂを構成している。導体２１と導体２２とは、所定の間隔を開けて平行に配置されている。導体２１は、導体２２の幅方向に配置されている。
【００２３】
導体２３は、帯状（または長方形状）の金属板（たとえば銅板）で形成されており、図中の左右方向に延在している。導体２３の左端部は、導体２１の右下端部に接続されている。導体２３の右端部は、アノード端子１１ａを構成している。
【００２４】
導体２１の上端の短辺の中央部から下方に向けて所定寸法（所定幅および所定長さ）のスリット２１ａが形成されている。導体２１の上端部は、スリット２１ａにより、導体２２の反対側の第１の部分２１ｂと、導体２２側の第２の部分２１ｃとに分割されている。スリット２１ａを設け、導体２３に接続する必要があるので、導体２１の幅は導体２２の幅よりも大きい。
【００２５】
サイリスタＱ１〜Ｑ８の本体は、導体２１と導体２２の間に配置され、図中の上側から下側に向かって順に配置されている。サイリスタＱ１〜Ｑ８の各々のアノード電極３１（第１の電極）は、図中の右方向に延在している。また、サイリスタＱ１〜Ｑ８のアノード電極３１の先端部は、導体２１の長さ方向に分散配置され、導体２１の表面に接続されている。
【００２６】
特に、サイリスタＱ１のアノード電極３１の先端部は、導体２１の第１の部分２１ｂの表面に接続される。サイリスタＱ２のアノード電極３１の先端部は、導体２１の第２の部分２１ｃの表面に接続される。サイリスタＱ２〜Ｑ８のアノード電極３１の先端部は、導体２１の左側（導体２２側）の端部に接続される。
【００２７】
サイリスタＱ１〜Ｑ８の各々のカソード電極３２（第２の電極）は、図中の左方向に延在している。また、サイリスタＱ１〜Ｑ８のカソード電極３２の先端部は、導体２２の長さ方向に分散配置され、導体２２の表面に接続されている。
【００２８】
スリット２１ａは、導体２１の上端からサイリスタＱ３のアノード電極３１の先端部の近傍まで形成されている。スリット２１ａは、サイリスタＱ１の電流経路のインピーダンスを増大させてサイリスタＱ１〜Ｑ８の電流Ｉｑ１〜Ｉｑ８のばらつきを低減させるために設けられている。スリット２１ａによって電流Ｉｑ１〜Ｉｑ８のばらつきを低減できるメカニズムについては後述する。アーム１２，１３の各々は、アーム１１と同じ構成である。
【００２９】
図４は、図３に示したサイリスタＱ１〜Ｑ８に流れる電流Ｉｑ１〜Ｉｑ８のばらつきを示す図である。図４では、アーム１１に流れる電流ＩａをサイリスタＱ１〜Ｑ８の数で除算した値Ｉａ／８が１００（％）と表されている。図４から分かるように、８個のサイリスタＱ１〜Ｑ８に流れる電流Ｉｑ１〜Ｉｑ８はともに略１００（％）になっており、アーム電流Ｉａは８個のサイリスタＱ１〜Ｑ８にほぼ均等に分流されていることが分かる。
【００３０】
したがって、このアーム１１では、たとえば定格電流Ｉｃが図４中の１２０（％）である低価格のサイリスタＱ１〜Ｑ８を使用すれば足り、また、サイリスタＱ１〜Ｑ８にそれぞれ８個のゲートパルス信号を与えて各ゲートパルス信号の位相を調整する必要性が低下するので、装置の低コスト化を図ることができる。
【００３１】
図５は、図１に示したアーム１４の構成を示す正面図であって、図３と対比される図である。図５を参照して、アーム１４がアーム１１と異なる点は、サイリスタＱ１〜Ｑ８の各々の向きが逆にされ、導体２２の上端部がアノード端子１４ａを構成し、導体２３の右端部がカソード端子１４ｂを構成している点である。
【００３２】
サイリスタＱ１〜Ｑ８の各々のアノード電極３１（第２の電極）は、図中の左方向に延在している。サイリスタＱ１〜Ｑ８のアノード電極３１の先端部は、導体２２の長さ方向に分散配置され、導体２２の表面に接続されている。
【００３３】
サイリスタＱ１〜Ｑ８の各々のカソード電極３２（第１の電極）は、図中の右方向に延在している。サイリスタＱ１〜Ｑ８のカソード電極３２の先端部は、導体２１の長さ方向に分散配置され、導体２１の表面に接続されている。
【００３４】
特に、サイリスタＱ１のカソード電極３２の先端部は、導体２１の第１の部分２１ｂの表面に接続される。サイリスタＱ２のカソード電極３２の先端部は、導体２１の第２の部分２１ｃの表面に接続される。サイリスタＱ２〜Ｑ８のカソード電極３２の先端部は、導体２１の左側（導体２２側）の端部に接続される。アーム１５，１６の各々の構成は、アーム１４と同じである。アーム１４においても、アーム１１と同様に、アーム電流Ｉａは８個のサイリスタＱ１〜Ｑ８にほぼ均等に分流された。
【００３５】
図６は、本実施の形態の比較例となるアーム１１Ａの構成を示す正面図であって、図３と対比される図である。図６を参照して、アーム１１Ａは図３のアーム１１の導体２１を導体２１Ａで置換したものである。導体２１Ａが導体２１と異なる点は、スリット２１ａが形成されていない点である。サイリスタＱ１のアノード電極３１の先端部は、他のサイリスタＱ２〜Ｑ８と同様に、導体２１Ａの左端部に接続されている。
【００３６】
図７は、図６に示したサイリスタＱ１〜Ｑ８に流れる電流Ｉｑ１〜Ｉｑ８のばらつきを示す図であって、図４と対比される図である。図７では、図４と同様に、アーム１１Ａに流れる電流ＩａをサイリスタＱ１〜Ｑ８の数で除算した値Ｉａ／８が１００（％）と表されている。図７に示すように、このアーム１１Ａでは、１段目（最上段）のサイリスタＱ１の電流Ｉｑ１が最大値（約１４５％）になり、上から２段目のサイリスタＱ２の電流Ｉｑ２、３段目のサイリスタＱ３の電流Ｉｑ３、４段目のサイリスタＱ４の電流Ｉｑ４の順に減少し、サイリスタＱ４の電流Ｉｑ４が最小値（８０％）になっている。
【００３７】
そして、５段目のサイリスタＱ５の電流Ｉｑ５はサイリスタＱ４の電流Ｉｑ４と略同じであり、６段目のサイリスタＱ６の電流Ｉｑ６、７段目のサイリスタＱ７の電流Ｉｑ７、８段目（最下段）のサイリスタＱ８の電流Ｉｑ８の順に増大している。１段目のサイリスタＱ１の電流Ｉｑ１（約１４５％）は、８段目のサイリスタＱ８の電流Ｉｑ８（約１０５％）よりも大きい。
【００３８】
次に、アーム１１ＡのサイリスタＱ１〜Ｑ８の電流Ｉｑ１〜Ｉｑ８が図７で示されるようにばらつくメカニズムについて説明する。ある電流経路の電流Ｉｑが変化すると、相互誘導現象により、他の電流経路に起電力Ｅが発生する。ある電流経路の電流Ｉｑが時間Δｔの間にΔＩｑだけ変化するとき、他の電流経路に発生する起電力Ｅは、Ｅ＝−Ｍ（ΔＩｑ／Δｔ）となる。比例定数Ｍは、相互インダクタンスと呼ばれる。
【００３９】
アーム１１Ａでは、それぞれサイリスタＱ１〜Ｑ８を含む８個の電流経路Ｐ１〜Ｐ８が存在し、８個の電流経路Ｐ１〜Ｐ８の電流Ｉｑ１〜Ｉｑ８が同時に変化する。８個の電流経路Ｐ１〜Ｐ８の電流Ｉｑ１〜Ｉｑ８が変化すると、電流経路Ｐ１〜Ｐ８にそれぞれ起電力Ｅ１〜Ｅ８が発生する。各電流経路Ｐの起電力Ｅは、他の７つの電流経路Ｐの電流Ｉｑに起因する。２つの電流経路Ｐ間の相互インダクタンスＭは、２つの電流経路Ｐ間の距離、すなわち２つのサイリスタＱ間の距離）が小さいほど大きく、２つのサイリスタＱ間の距離が大きいほど小さい。
【００４０】
隣接する２つのサイリスタＱの間隔をｄとすると、サイリスタＱ１と他の７つのサイリスタＱ２〜Ｑ８との間の平均距離Ｄ１は、Ｄ１＝（ｄ＋２ｄ＋３ｄ＋４ｄ＋５ｄ＋６ｄ＋７ｄ）／７＝４ｄとなる。サイリスタＱ２と他の７つのサイリスタＱ１，Ｑ３〜Ｑ８との間の平均距離Ｄ２は、Ｄ２＝（ｄ＋ｄ＋２ｄ＋３ｄ＋４ｄ＋５ｄ＋６ｄ）／７≒３．１４ｄとなる。サイリスタＱ３と他の７つのサイリスタＱ１，Ｑ２，Ｑ４〜Ｑ８との間の平均距離Ｄ３は、Ｄ３＝（２ｄ＋ｄ＋ｄ＋２ｄ＋３ｄ＋４ｄ＋５ｄ）／７≒２．５７ｄとなる。サイリスタＱ４と他の７つのサイリスタＱ１〜Ｑ３，Ｑ５〜Ｑ８との間の平均距離Ｄ４は、Ｄ４＝（３ｄ＋２ｄ＋ｄ＋ｄ＋２ｄ＋３ｄ＋４ｄ）／７≒２．２９ｄとなる。
【００４１】
サイリスタＱ５と他の７つのサイリスタＱ１〜Ｑ４，Ｑ６〜Ｑ８との間の平均距離Ｄ５は、Ｄ５＝Ｄ４≒２．２９ｄとなる。サイリスタＱ６と他の７つのサイリスタＱ１〜Ｑ５，Ｑ７，Ｑ８との間の平均距離Ｄ６は、Ｄ６＝Ｄ３≒２．５７ｄとなる。サイリスタＱ７と他の７つのサイリスタＱ１〜Ｑ６，Ｑ８との間の平均距離Ｄ７は、Ｄ７＝Ｄ２≒３．１４ｄとなる。サイリスタＱ８と他の７つのサイリスタＱ１〜Ｑ７との間の平均距離Ｄ８は、Ｄ８＝Ｄ１＝４ｄとなる。
【００４２】
まとめると、Ｄ１＝Ｄ８＝４ｄ、Ｄ２＝Ｄ７≒３．１４ｄ、Ｄ３＝Ｄ６≒２．５７ｄ、Ｄ４＝Ｄ５≒２．２９ｄとなる。したがって、Ｄ１＝Ｄ８＞Ｄ２＝Ｄ７＞Ｄ３＝Ｄ６＞Ｄ４＝Ｄ５である。電流経路Ｐ１〜Ｐ８の各々と他の７つの電流経路Ｐとの相互インダクタンスの和をそれぞれＭ１〜Ｍ８とすると、Ｍ１〜Ｍ８の大小関係はＤ１〜Ｄ８と逆になり、Ｍ１＝Ｍ８＜Ｍ２＝Ｍ７＜Ｍ３＝Ｍ６＜Ｍ４＝Ｍ５となる。
【００４３】
Ｅ＝−Ｍ（ΔＩｑ／Δｔ）であるので、電流経路Ｐ１〜Ｐ８に流れる電流Ｉｑ１〜Ｉｑ８が変化したときに電流経路Ｐ１〜Ｐ８に発生する起電力Ｅ１〜Ｅ８は、それぞれ電流経路Ｐ１〜Ｐ８に流れる電流Ｉｑ１〜Ｉｑ８を減少させる方向に作用する。したがって、電流経路Ｐ１〜Ｐ８の電流Ｉｑ１〜Ｉｑ８の大小関係はＭ１〜Ｍ８と逆になり、Ｉｑ１＝Ｉｑ８＞Ｉｑ２＝Ｉｑ７＞Ｉｑ３＝Ｉｑ６＞Ｉｑ４＝Ｉｑ５となる。この大小関係は、図７に示されるＩｑ１〜Ｉｑ８の大小関係と略一致している。
【００４４】
図８は、比較例のアーム１１Ａにおいて、最上段のサイリスタＱ１の電流Ｉｑ１が流れる経路Ｐ１と、最下段のサイリスタＱ８の電流Ｉｑ８が流れる経路Ｐ８とを示す図である。図８に示すように、電流Ｉｑ１は、アノード端子１１ａから導体２３、導体２１Ａ、サイリスタＱ１、および導体２２の上端部を通ってカソード端子１１ｂに流れる。これに対して電流Ｉｑ８は、アノード端子１１ａから導体２３、導体２１Ａの下端部、サイリスタＱ８、および導体２２全体を通ってカソード端子１１ｂに流れる。
【００４５】
したがって、電流経路Ｐ１の長さは、電流経路Ｐ８の長さよりも短い。また、電流Ｉｑ１が主に流れる導体２１の幅は、電流ｑ２が主に流れる導体２２の幅よりも広い。したがって、電流経路Ｐ１のインピーダンスＺ１は、電流経路Ｐ２のインピーダンスＺ２よりも小さい。このため、サイリスタＱ１の電流Ｉｑ１は、サイリスタＱ８の電流Ｉｑ８よりも大きくなっている（図７）。
【００４６】
図９は、実施の形態のアーム１１において、最上段のサイリスタＱ１の電流Ｉｑ１が流れる経路Ｐ１と、最下段のサイリスタＱ８の電流Ｉｑ８が流れる経路Ｐ８とを示す図である。図９に示すように、電流Ｉｑ１は、アノード端子１１ａから導体２３、導体２１、第１の部分２１ｂ、サイリスタＱ１、および導体２２の上端部を通ってカソード端子１１ｂに流れる。電流Ｉｑ８は、図８で示したように、アノード端子１１ａから導体２３、導体２１Ａの下端部、サイリスタＱ８、および導体２１全体を通ってカソード端子１１ｂに流れる。
【００４７】
したがって、比較例と比べて、電流経路Ｐ１が長くなり、電流経路Ｐ１の幅が狭くなっている。このため、電流経路Ｐ１のインピーダンスＺ１が増大してサイリスタＱ１の電流Ｉｑ１が減少し、その減少分が他のサイリスタＱに分配されている。また、スリット２１ａによってサイリスタＱ２の電流経路Ｐ２の幅も狭められており、このためサイリスタＱ２の電流Ｉｑ２の増大が抑制されている。この結果、図４で示したように、８個のサイリスタＱ１〜Ｑ８の電流Ｉｑ１〜Ｉｑ８のばらつきが低減されている。
【００４８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００４９】
１  サイリスタ整流器、２  制御装置、３  交流電源、４  負荷、４ａ  正極、４ｂ  負極、Ｔ１〜Ｔ３  交流入力端子、Ｔ４，Ｔ５  直流出力端子、１１〜１６，１１Ａ  アーム、１１ａ〜１６ａ  アノード端子、１１ｂ〜１６ｂ  カソード端子、Ｑ１〜ＱＮ  サイリスタ、２１〜２３，２１Ａ  導体、２１ａ  スリット、２１ｂ  第１の部分、２１ｃ  第２の部分、３１  アノード電極、３２  カソード電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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2019176008.tif 000013