(57)【要約】  書換え回数を増加させる抵抗変化素子の書換え方法、および抵抗変化素子を用いた不揮発性記憶装置を提供する。第１電極と第２電極の間に抵抗変化層が配置され、上記第１電極と上記第２電極との間に書き込み電圧を印加することにより、上記第１電極と上記第２電極との間の抵抗が可逆的に変化する抵抗変化素子の書換え方法であって、上記抵抗変化素子に書き込みを行った後で、上記抵抗変化素子の読み出しを行って読み出し電流を測定し、上記測定された読み出し電流と参照電流とを比較し、比較した結果に基づいて上記書き込みの条件を変更した後、再び上記抵抗変化素子に書き込みを行う。
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【特許請求の範囲】
【請求項１】
第１電極と第２電極の間に抵抗変化層が配置され、前記第１電極と前記第２電極との間に書き込み電圧を印加することにより、前記第１電極と前記第２電極との間の抵抗が可逆的に変化する抵抗変化素子の書換え方法であって、
前記抵抗変化素子に書き込みを行った後で、前記抵抗変化素子の読み出しを行って読み出し電流を測定し、
前記測定された読み出し電流と参照電流とを比較し、比較した結果に基づいて前記書き込みの条件を変更した後、再び前記抵抗変化素子に書き込みを行う、抵抗変化素子の書換え方法。
【請求項２】
前記書き込みの条件は、前記抵抗変化素子に印加される電圧、前記抵抗変化素子を流れる電流、電圧の印加時間、前記参照電流を含む、請求項１に記載の抵抗変化素子の書換え方法。
【請求項３】
前記抵抗変化素子の書き込みが、前記抵抗変化素子のセット動作であり、前記測定された読み出し電流と前記参照電流との比較の結果、前記測定された読み出し電流が前記参照電流より大きいときはセット動作を終了させる、請求項１又は請求項２に記載の抵抗変化素子の書換え方法。
【請求項４】
前記測定された読み出し電流と前記参照電流との比較の結果、前記測定された読み出し電流が前記参照電流より小さいときは、前記書き込みの条件を変更した後、前記抵抗変化素子のセット動作を再び行う、請求項３に記載の抵抗変化素子の書換え方法。
【請求項５】
前記測定された読み出し電流と前記参照電流との比較の結果、前記測定された読み出し電流が前記参照電流より小さいときは、前記抵抗変化素子のリセット動作を行った後、前記抵抗変化素子のセット動作を再び行う、請求項３に記載の抵抗変化素子の書換え方法。
【請求項６】
前記抵抗変化素子の書き込みが、前記抵抗変化素子のリセット動作であり、前記測定された読み出し電流と前記参照電流との比較の結果、前記測定された読み出し電流が前記参照電流より小さいときはリセット動作を終了させる、請求項２に記載の抵抗変化素子の書換え方法。
【請求項７】
前記測定された読み出し電流と前記参照電流との比較の結果、前記測定された読み出し電流が前記参照電流より大きいときは、前記書き込みの条件を変更した後、前記抵抗変化素子のリセット動作を再び行う、請求項６に記載の抵抗変化素子の書換え方法。
【請求項８】
前記測定された読み出し電流と前記参照電流との比較の結果、前記測定された読み出し電流が前記参照電流より大きいときは、前記抵抗変化素子のセット動作を行った後、前記抵抗変化素子のリセット動作を再び行う、請求項６に記載の抵抗変化素子の書換え方法。
【請求項９】
前記抵抗変化素子の書換えにおいて、抵抗変化素子のセット不良数が多く、抵抗変化素子のリセット不良数が少ない場合、あるいは前記抵抗変化素子のリセット不良数が多く、前記抵抗変化素子のセット不良数が少ない場合には、前記抵抗変化素子のセット不良数と前記抵抗変化素子のリセット不良数とがほぼ等しくなるように、前記書き込みの条件を変更する、請求項１乃至請求項８のいずれか一項に記載の抵抗変化素子の書換え方法。
【請求項１０】
第１電極と第２電極の間に抵抗変化層が配置され、前記第１電極と前記第２電極との間に書き込み電圧を印加することにより、前記第１電極と前記第２電極との間の抵抗が可逆的に変化する抵抗変化素子と、
前記抵抗変化素子に電圧を印加することが可能であるとともに、前記抵抗変化素子を流れる電流と参照電流とを比較することが可能な制御手段と、を備え、
前記制御手段は、
前記抵抗変化素子に書き込みを行った後で、前記抵抗変化素子の読み出しを行って読み出し電流を測定する測定処理と、
前記測定された読み出し電流と参照電流とを比較する比較処理と、
前記比較処理の比較した結果に基づいて前記書き込みの条件を変更した後、再び前記抵抗変化素子に書き込みを行う、抵抗変化素子を用いた不揮発性記憶装置。
【請求項１１】
前記書き込みの条件は、前記抵抗変化素子に印加される電圧、前記抵抗変化素子を流れる電流、電圧の印加時間、前記参照電流を含む、請求項１０に記載の抵抗変化素子を用いた不揮発性記憶装置。
【請求項１２】
前記抵抗変化素子の書き込みが、前記抵抗変化素子のセット動作であるとき、
前記制御手段は、前記測定された読み出し電流と前記参照電流との比較の結果、前記測定された読み出し電流が前記参照電流より大きいときはセット動作を終了させる、請求項１０又は請求項１１に記載の抵抗変化素子を用いた不揮発性記憶装置。
【請求項１３】
前記制御手段は、前記測定された読み出し電流と前記参照電流との比較の結果、前記測定された読み出し電流が前記参照電流より小さいときは、前記書き込みの条件を変更した後、前記抵抗変化素子のセット動作を再び行う、請求項１２に記載の抵抗変化素子を用いた不揮発性記憶装置。
【請求項１４】
前記制御手段は、前記測定された読み出し電流と前記参照電流との比較の結果、前記測定された読み出し電流が前記参照電流より小さいときは、前記抵抗変化素子のリセット動作を行った後、前記抵抗変化素子のセット動作を再び行う、請求項１２に記載の抵抗変化素子を用いた不揮発性記憶装置。
【請求項１５】
前記抵抗変化素子の書き込みが、前記抵抗変化素子のリセット動作であるとき、
前記制御手段は、前記測定された読み出し電流と前記参照電流との比較の結果、前記測定された読み出し電流が前記参照電流より小さいときはリセット動作を終了させる、請求項１０又は請求項１１に記載の抵抗変化素子を用いた不揮発性記憶装置。
【請求項１６】
前記制御手段は、前記測定された読み出し電流と前記参照電流との比較の結果、前記測定された読み出し電流が前記参照電流より大きいときは、前記書き込みの条件を変更した後、前記抵抗変化素子のリセット動作を再び行う、請求項１５に記載の抵抗変化素子を用いた不揮発性記憶装置。
【請求項１７】
前記制御手段は、前記測定された読み出し電流と前記参照電流との比較の結果、前記測定された読み出し電流が前記参照電流より大きいときは、前記抵抗変化素子のセット動作を行った後、前記抵抗変化素子のリセット動作を再び行う、請求項１５に記載の抵抗変化素子を用いた不揮発性記憶装置。
【請求項１８】
前記抵抗変化素子の書換えにおいて、抵抗変化素子のセット不良数が多く、抵抗変化素子のリセット不良数が少ない場合、あるいは前記抵抗変化素子のリセット不良数が多く、前記抵抗変化素子のセット不良数が少ない場合には、前記制御手段は、前記抵抗変化素子のセット不良数と前記抵抗変化素子のリセット不良数とがほぼ等しくなるように、前記書き込みの条件を変更する、請求項１０乃至請求項１７のいずれか一項に記載の抵抗変化素子を用いた不揮発性記憶装置。
【請求項１９】
前記抵抗変化素子の書換えにおいて、抵抗変化素子のセット不良数が多く、抵抗変化素子のリセット不良数が少ない場合には、前記制御手段は、前記抵抗変化素子の書換えのためのセット電圧を高くするか、前記抵抗変化素子の書換えのためのリセット電圧を下げて、前記書き込みの条件を変更する、請求項１８に記載の抵抗変化素子を用いた不揮発性記憶装置。
【請求項２０】
前記抵抗変化素子の書換えにおいて、抵抗変化素子のリセット不良数が多く、抵抗変化素子のセット不良数が少ない場合には、前記制御手段は、前記抵抗変化素子の書換えのためのリセット電圧を高くするか、前記抵抗変化素子の書換えのためのセット電圧を下げて、前記書き込みの条件を変更する、請求項１８に記載の抵抗変化素子を用いた不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化素子の書換え方法、および抵抗変化素子を用いた不揮発性記憶装置に関し、特に抵抗変化素子の書換え回数を増加させる書換え方法に関する。
【背景技術】
【０００２】
抵抗変化型不揮発素子（以下、抵抗変化素子）は、２端子構造を持ち、両端子間に電圧を印加することでその端子間の抵抗状態が変化し、電圧を印加しない状態でその抵抗値が維持される不揮発記憶素子の一つである。非特許文献１では、２つの金属電極（第１電極と第２電極）に挟まれた抵抗変化層から構成される抵抗変化素子が提案されている。抵抗変化層の抵抗状態は、両電極間に電圧を印加することにより可逆的に変化する。抵抗値が低い状態（オン状態）においては、抵抗変化層中に金属架橋または酸素欠損が電圧の印加により形成される。一方、抵抗値が高い状態（オフ状態）へ遷移する際には、オン状態に遷移する電圧とは逆の電圧を印加することにより、抵抗変化層に形成されていた上記の金属架橋または酸素欠損の一部または全部が取り除かれる。【０００３】
このような抵抗変化素子は、非特許文献２に開示された不揮発性メモリや、非特許文献３に開示された不揮発性プログラマブルロジックの不揮発性スイッチなどに利用されている。不揮発性メモリや不揮発性スイッチでは、製品寿命に相当する１０年以上の間、抵抗値が保持されている性能が求められる。また、オン状態とオフ状態の違いを読み出すには、オン／オフ抵抗値の差が大きいことが望ましい。不揮発性メモリでは１桁、不揮発性スイッチでは４桁以上の抵抗比が必要である。【０００４】
抵抗変化素子をオン状態へ書換えする動作はセット動作、オフ状態へ書換えする動作はリセット動作と呼ばれている。また、製造後の最初のセット動作は、フォーミング動作と呼ばれている。フォーミング動作のための電圧（または、フォーミング電圧）は、一般には、セット動作に必要な電圧はよりも高い。非特許文献１から非特許文献３に開示されている抵抗変化素子はフォーミングを必要としない。本件特許出願でも、フォーミングは考慮しないこととする。【０００５】
上記オン状態の抵抗（オン抵抗）は、非特許文献１の図３にあるようにセット動作時に流れる電流および電流印加時間（ＴＰ）によって制御することができる。おおまかには、オン抵抗の逆数（オン伝導度）と電流との間に比例関係がある。また、オン伝導度は電流印加時間の対数に比例する。また、リセット動作に必要な電流はオン伝導度に比例する。非特許文献１においては、また、電流および電流印加時間が同じであっても、得られるオン抵抗にはバラツキがあることに関しても述べられている。オン抵抗はリセット動作に必要な電流に影響を及ぼすため、ばらつきをできるだけ減らすことが望ましい。【０００６】
特許文献１および特許文献２には、セット動作およびリセット動作において、所望のオン抵抗を得るための書換え方法が提案されている。特許文献１によると、セット動作あるいはリセット動作において、まず、所定のパルス幅の電圧パルスを印加する。抵抗変化素子の抵抗値を読み出し、抵抗値が目標範囲にないと判定した場合には、書き込み処理が正常に完了しなかったと判定し、第２の印加条件で電圧パルスを印加する。読み出された抵抗値が目標範囲に入るまで、繰り返し、電圧パルスを加える。目標の値となるまで電圧の印加を行う動作は、ベリファイ動作と呼ばれている。特許文献１では、電圧パルスの電圧値およびパルス幅は、読み出された抵抗値に従って設定される。特許文献２では、ベリファイ動作時において、電圧パルス電圧を増加させる方法が記載されている。【０００７】
特許文献３には、セットおよびリセット動作時に、正負の極性の異なるパルス電圧を順番に印加する方法が提案されている。ベリファイ動作時においても同様のパルス電圧対を印加する。ここで、２つのパルスの内、最初のパルス電圧の振幅は次に続くパルス電圧よりも小さく設定されている。【０００８】
特許文献４には、フォーミング動作において、抵抗変化素子の両電極間に極性の異なる電圧を交互に印加する方法が提案されている。まず、両電極間に所定のパルス幅の電圧パルスを印加する。抵抗変化素子の抵抗値を読み出し、製造後の高抵抗状態から低抵抗状態に変化しているかを判断する。低抵抗状態に変化していない場合、当初印加した逆の極性の電圧を印加する。このとき、最初に印加した電圧よりも低い電圧で低抵抗状態に変化する。逆の極性の電圧を印加しても、低抵抗状態に変化しない場合は、同じ動作、すなわち、極性の異なる電圧パルスを交互に印加する動作を、抵抗変化素子が低抵抗状態に変化するまで繰り返す。特許文献４では、負電圧でフォーミングが起こることを用いている。【０００９】
特許文献５には、両端に書き込み電圧が印加されることで印加条件に依存して第１抵抗状態と第１抵抗状態とは異なる第２抵抗状態の二状態間で相互に遷移可能であると共に、抵抗状態の遷移を可能にする印加条件が直前の遷移時に印加された書き込み電圧の印加条件に依存する可変抵抗素子を備えてなる不揮発性半導体記憶装置の駆動方法が提案されている。特許文献６には、抵抗変化型素子に１回以上の第１のパルス電圧を印加することによって抵抗変化型素子の抵抗状態を高抵抗状態から低抵抗状態に切り替えるセットと、抵抗変化型素子に１回以上の第１のパルス電圧とは異なる第２のパルス電圧を印加することによって抵抗変化型素子の抵抗状態を高抵抗状態から低抵抗状態に切り替えるリセットと、の実行によって抵抗変化型素子の抵抗状態を変化させる抵抗変化型素子の抵抗状態変化方法が提案されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１２−６４２８６号公報
【特許文献２】特開２００５−２５９１４号公報
【特許文献３】特開２０１４−２２５３１６号公報
【特許文献４】特開２０１６−２１２９４２号公報
【特許文献５】特開２００９−１４６４６９号公報
【特許文献６】特開２０１３−４８００４号公報
【非特許文献】
【００１１】
【非特許文献１】"Impact of overshoot current on set operation of atom switch", Japanese Journal of Applied Physics 53, 04ED07 (2014).
【非特許文献２】"Low-power embedded read-only memory using atom switch and silicon-on-thin-buried-oxide transistor", Applied Physics Express 8, 045201 (2015).
【非特許文献３】"0.5-V Highly Power-Efficient Programmable Logic using Nonvolatile Configuration Switch in BEOL", Proceeding, FPGA '15 Proceedings of the 2015 ACM/SIGDA International Symposium on Field-Programmable Gate Arrays, Pages 236-239.
【発明の概要】
【発明が解決しようとする課題】
【００１２】
特性ばらつきを含む多数の抵抗変化素子を抵抗変化させるには、印加電圧、印加時間、印加電流をできるだけ大きくするとよい。一方で、書換え不良が発生しやすい少数の抵抗変化素子をも書換えようとして印加電圧、印加時間、印加電流を大きくすると、大多数の抵抗変化素子に対しては過剰な電圧・電流が長時間にわたって印加されることとなる。その結果、抵抗変化素子の素子劣化が進むことになり、抵抗変化素子の書換え回数が制限されることになる。【００１３】
本発明の目的は、書換え回数を増加させる抵抗変化素子の書換え方法、および抵抗変化素子を用いた不揮発性記憶装置を提供することにある。
【課題を解決するための手段】
【００１４】
前記目的を達成するため、本発明に係る抵抗変化素子の書換え方法は、第１電極と第２電極の間に抵抗変化層が配置され、上記第１電極と上記第２電極との間に書き込み電圧を印加することにより、上記第１電極と上記第２電極との間の抵抗が可逆的に変化する抵抗変化素子の書換え方法であって、
上記抵抗変化素子に書き込みを行った後で、上記抵抗変化素子の読み出しを行って読み出し電流を測定し、
上記測定された読み出し電流と参照電流とを比較し、比較した結果に基づいて上記書き込みの条件を変更した後、再び上記抵抗変化素子に書き込みを行う。【００１５】
本発明に係る抵抗変化素子を用いた不揮発性記憶装置は、
第１電極と第２電極の間に抵抗変化層が配置され、上記第１電極と上記第２電極との間に書き込み電圧を印加することにより、上記第１電極と上記第２電極との間の抵抗が可逆的に変化する抵抗変化素子と、
上記抵抗変化素子に電圧を印加することが可能であるとともに、上記抵抗変化素子を流れる電流と参照電流とを比較することが可能な制御部と、を備え、
上記制御部は、
上記抵抗変化素子に書き込みを行った後で、上記抵抗変化素子の読み出しを行って読み出し電流を測定する測定処理と、
上記測定された読み出し電流と参照電流とを比較する比較処理と、
上記比較処理の比較した結果に基づいて上記書き込みの条件を変更した後、再び上記抵抗変化素子に書き込みを行う。
【発明の効果】
【００１６】
本発明によれば、抵抗変化素子の書換え回数を増加させる書換え方法、および不揮発性記憶装置を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】実施形態１に係る不揮発性記憶装置において用いられる抵抗変化素子セルの構成を示した模式図である。
【図２】実施形態１および２に係る不揮発性記憶装置において用いられる電流値によってオン抵抗が決まる機構を示した模式図であり、（ａ）は電流が大きい場合、（ｂ）は電流が小さい場合の模式図である。
【図３】実施形態１および２に係る不揮発性記憶装置において用いられる抵抗変化素子に金属架橋が形成・消滅する際の変化を説明する模式図である。
【図４】実施形態１および２に係る１２８ｋビットの抵抗変化素子において、ベリファイを用いずに書換えを行った際の不良数を示すグラフであり、（ａ）はセット動作時の場合、（ｂ）はリセット動作時のグラフである。
【図５】実施形態１に係る不揮発性記憶装置の一部の構成を示した回路図である。
【図６Ａ】実施形態１に係る不揮発性記憶装置におけるセット動作の印加条件、および読み出し時の参照電流の一例を示すテーブルである。
【図６Ｂ】実施形態１に係る不揮発性記憶装置におけるセット動作を説明するためのフローチャートである。
【図７Ａ】実施形態１に係る不揮発性記憶装置におけるリセット動作の印加条件、および読み出し時の参照電流の一例を示すテーブルである。
【図７Ｂ】実施形態１に係る不揮発性記憶装置におけるリセット動作を説明するためのフローチャートである。
【図８Ａ】実施形態２に係る不揮発性記憶装置におけるセット動作の印加条件、および読み出し時の参照電流の一例を示すテーブルである。
【図８Ｂ】実施形態２に係る不揮発性記憶装置におけるセット動作を説明するためのフローチャートである。
【図９】実施形態２に係るベリファイ動作の際の、各ベリファイ時の不良ビット数の推移を示すグラフである。
【図１０Ａ】実施形態２に係る不揮発性記憶装置におけるリセット動作の印加条件、および読み出し時の参照電流の一例を示すテーブルである。
【図１０Ｂ】実施形態２に係る不揮発性記憶装置におけるリセット動作を説明するためのフローチャートである。
【図１１】実施形態２に係る１２８ｋビットの抵抗変化素子において、ベリファイを用いてに書換えを行った際の不良数を示すグラフであり、（ａ）はセット動作時の場合、（ｂ）はリセット動作時のグラフである。
【発明を実施するための形態】
【００１８】
本発明の好ましい実施形態について、図面を参照しながら詳細に説明する。
【００１９】
〔本発明の基礎となった知見〕
以下の分析は、本件特許出願の発明者により与えられる。
【００２０】
抵抗変化素子には、トランジスタが直列に接続され、書換え時に流れる電流・電圧を制御する。図１は、不揮発性記憶装置において用いられる抵抗変化素子セルの構成を示した模式図である。図１の抵抗変化素子セルでは、抵抗変化素子１０がｎ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）２０と直列に接続されている。抵抗変化素子１０は、第１電極１１、抵抗変化層１２、第２電極１３の３層から構成され、第１電極１１と第２電極１３との間に書き込み電圧を印加することにより、第１電極１１と第２電極１３との間の抵抗が可逆的に変化する。ｎ型ＭＯＳＦＥＴ２０のドレインと抵抗変化素子１０の第２電極１３が接続されている。抵抗変化素子１０の第１電極１１には上部端子１５が接続され、ｎ型ＭＯＳＦＥＴ２０のソースには下部端子１６が接続されている。また、ｎ型ＭＯＳＦＥＴ２０は、ゲート電極１４を備えている。抵抗変化素子１０の第１電極１１はイオン化が容易な金属、例えば銅で構成され、第２電極１３はイオン化が容易でない金属、例えばルテニウムで構成され、抵抗変化層１２は銅イオンが伝導可能な固体電解質で構成される。
【００２１】
図３は、不揮発性記憶装置において用いられる抵抗変化素子に金属架橋が形成・消滅する際の変化を説明する模式図である。製造後の抵抗変化素子はオフ状態（図３のＡ）にある。セット動作では、上部端子１５に正の電圧ＶＰ、下部端子１６に０Ｖ、ゲート電極１４に正の電圧を印加する。図２は、不揮発性記憶装置において用いられる電流値によってオン抵抗が決まる機構を示した模式図であり、（ａ）は電流が大きい場合、（ｂ）は電流が小さい場合の模式図である。抵抗変化が起こる前のオフ状態にある抵抗変化素子を負荷抵抗としたときの動作点は、図２（ａ）や図２（ｂ）のＡ点で表すことができる。すなわち、ｎ型ＭＯＳＦＥＴ２０の電圧・電流特性と、抵抗変化素子１０による負荷直線の交点（Ａ点）で与えられる。抵抗変化素子１０の初期抵抗値をＲ０とすると、抵抗変化素子１０による負荷直線（電圧Ｖ、電圧Ｉの関係式）は、Ｉ＝（ＶＰ−Ｖ）／Ｒ０で与えられる。このとき、抵抗変化素子１０の第１電極１１と第２電極１３の間に（ＶＰ−Ｖ０）の電圧が印加され、電圧印加によって第１電極１１の材料である銅がイオン化して抵抗変化層１２の固体電解質中を拡散する。拡散した銅イオンが第２電極１３に到達すると、電子を受け取って金属銅となって抵抗変化層１２の固体電解質中に析出する（図３のＢ）。析出した銅が第１電極１１に達すると、銅架橋が第１電極１１と第２電極１３の間に形成され、抵抗変化素子１０の抵抗値が低抵抗状態へと変化する（図３のＣ）。このとき、動作点は図２（ａ）や図２（ｂ）のＡ点からＢ点へとｎ型ＭＯＳＦＥＴ２０の電流・電圧特性上を辿る。Ｂ点では、抵抗変化素子１０に印加される電圧は（ＶＰ−Ｖ１）となって、抵抗変化が始まる前と比べると、電圧が低下する。その結果、銅架橋が成長する速度が抑制される。
【００２２】
非特許文献１の図３に示されているように、電圧印加時間の対数に抵抗変化素子のオン抵抗が比例するのはこのためである。電圧印加時間が長いほど、銅架橋の太さは大きくなり、低抵抗化するが、同時に抵抗変化素子に印加される電圧が減少するため、成長速度はより抑制される。
【００２３】
図１のように、抵抗変化素子１０にｎ型ＭＯＳＦＥＴ２０を直列に接続することで、銅架橋の成長速度に対し抑制機能が働き、オン抵抗が決まる。本抑制機能を利用して、抵抗変化素子１０のオン抵抗は、ｎ型ＭＯＳＦＥＴ２０の飽和電流（ＩＳ）を用いて制御することができる。図２（ｂ）は、飽和電流が図２（ａ）に比べて小さい場合（ＩＳ２＜ＩＳ１）である。抵抗変化素子１０による上記負荷直線の関係から、図２（ａ）ではオン抵抗ＲＳＷ１＝（ＶＰ−Ｖ１）／ＩＳ１であり、図２（ｂ）ではオン抵抗ＲＳＷ２＝（ＶＰ−Ｖ１）／ＩＳ２である。図２（ｂ）では同じ電圧Ｖ１において、抵抗変化素子１０のオン抵抗が高くなっている（ＲＳＷ２＞ＲＳＷ１）ことが分かる。このことから、非特許文献１の図３に示されているように、トランジスタの飽和電流（または、ゲート電圧）によってオン抵抗が変化する実験結果を説明することができる。
【００２４】
リセット動作においては、電極間に形成した銅架橋を切断し（図３のＥ）、また、銅を第１電極１１へと回収（図３のＦ）することで抵抗変化素子１０を低抵抗状態から高抵抗状態へと変化させる。銅架橋の切断は、銅を成長させる方向とは逆の方向に電流が流れることによって行われる。銅架橋の一部が切断されると、電圧が両電極間に加わり、残留した銅をイオン化させて回収することができる。リセット時は、図１の抵抗変化素子セルの上部端子１５に０Ｖを、下部端子１６に正の電圧を、ゲート電極１４に正の電圧を印加する。
【００２５】
抵抗変化素子１０のオン抵抗値は、オン状態の信頼性に影響を与える。すなわち、オン抵抗が低いほど、オン状態を維持している時間が長くなる。オン状態またはオフ状態を保つことは、不揮発性素子にとって重要である。一方、オン抵抗を低くするには、上述したように、リセット動作のために大きな電流値、つまり、サイズが大きなトランジスタが必要となる。その結果、メモリには重要な要素となるセルサイズが大きくなってしまう。
【００２６】
また、多数個の抵抗変化素子をセット動作あるいはリセット動作すると、素子特性がばらついているために、その抵抗状態が変化しない不良素子が存在する。
【００２７】
図４は、抵抗変化素子においてベリファイを用いずに書換えを行った際の不良数を示すグラフであり、（ａ）はセット動作時の場合、（ｂ）はリセット動作時のグラフである。図４（ａ）および図４（ｂ）は、４０００回までの書換えに対するセット時およびリセット時の不良数を示している。抵抗変化素子の素子数は、全体で１２８ｋビットである。図４（ａ）のセット動作時においては、各書換えにおいて２０個から１００個程度の不良が見られる。図４（ｂ）のリセット動作時においても不良がない場合が大半であるが、１個から３個程度のビットが低抵抗状態に変化していない。本実験では、後に説明する図５の不揮発性記憶装置１００を用いている。
【００２８】
セット動作時において、ばらつきによって発生した不良要因としては、以下がある。
（S-i）抵抗変化が起こるしきい電圧が、印加した電圧よりも大きい。
（S-ii）電圧を印加してから抵抗変化が始まるまでに、時間を要している。
（S-iii）生成された銅架橋が細かったために、架橋を流れる電流によって切断される。
（S-iv）多数回の書換えによって銅電極または固体電解質が劣化し、銅の拡散が抑制されている。
【００２９】
まず、（S-i）については、抵抗変化素子１０の第１電極１１と第２電極１３に印加される電圧を増やすことによって不良数が減少した実験事実により、判明したものである。（S-ii）については、印加時間を増やすことによって抵抗変化が起きていない素子数が減少する実験事実による。（S-iii）については、セット動作時に抵抗変化素子に流れる電流を観測すると、電流が変動する場合があり、一旦、低抵抗状態に変化したにも関わらず、元の高抵抗状態に戻った実験事実による。保持時間が極端に短い場合に相当する。セット時の電流を増やしてより低抵抗状態に書き込むことで本不良を防止することができる。（S-iv）では、図４にあるように、書換え回数が多くなるにしたがって不良数が増大していることに拠る。
【００３０】
一方、リセット動作時において、ばらつきによって発生した不良要因としては、以下がある。
（R-i）抵抗変化が起こる電流が、印加した電流よりも大きい。ここで、電圧はキルヒホッフの法則により電流に比例するため、以下、しきい電圧と考えることができる。
（R-ii）電圧を印加してから抵抗変化が始まるまでに、時間を要している。
（R-iii）多数回の書換えによって固体電解質が劣化し、銅の拡散が抑制されている。
【００３１】
以上の３つの不良要因が考えられる。
【００３２】
〔実施形態１〕
上述するように、特性ばらつきを含む多数の素子を抵抗変化させるには、印加電圧、印加時間、印加電流をできるだけ大きくするとよい。一方で、書換え不良が発生しやすい少数の抵抗変化素子をも書換えようとして印加電圧、印加時間、印加電流を大きくすると、大多数の抵抗変化素子に対しては過剰な電圧・電流が長時間にわたって印加されることとなる。その結果、抵抗変化素子の素子劣化が進むことになり、セット動作時の不良要因（S-iv）やリセット動作時の不良要因（R-iii）で述べたように、抵抗変化素子の書換え回数が制限されることになる。そのため、大多数のビットから特性がずれた不良ビットは、ベリファイ書き込みによって抵抗変化させるのが適切である。
【００３３】
次に、実施形態１に係る抵抗変化素子の書換え方法を、実施形態１に係るベリファイ機能を備えた不揮発性記憶装置と共に説明する。図５は、実施形態１に係る不揮発性記憶装置の一部の構成を示した回路図である。
【００３４】
不揮発性記憶装置１００は、不揮発性素子として図１に示した抵抗変化素子１０を有する記憶装置である（図５参照）。図５の不揮発性記憶装置１００は、抵抗変化素子セルアレイ２と、ロウデコーダ５１と、カラムデコーダ５２と、カラムスイッチ５３と、読み出し回路６０と、制御部の一例としての制御回路７０と、を備える。
【００３５】
抵抗変化素子セルアレイ２は、複数の抵抗変化素子セル１が２次元状に配置された部分である。図５の抵抗変化素子セルアレイ２では、抵抗変化素子セル１がＸ行Ｙ列に配置されている。抵抗変化素子セル１（抵抗変化素子１０、ｎ型ＭＯＳＦＥＴ２０）の構成は、前述したとおりである（図１参照）。抵抗変化素子セルアレイ２では、同じ列にある各抵抗変化素子セル１の抵抗変化素子１０の一端は、対応するビット線（図５ではＢＬ１〜ＢＬyのいずれか１つ）、カラムスイッチ５３を介して制御回路７０のＳＥＴ端子および読み出し回路６０と電気的に接続されている。また、同じ列にある各抵抗変化素子セル１のｎ型ＭＯＳＦＥＴ２０の一端は、対応するビット線（図５ではＢＬＢ１〜ＢＬＢｙのいずれか１つ）、カラムスイッチ５３を介して制御回路７０のＲＳＴ端子と電気的に接続されている。また、抵抗変化素子セルアレイ２では、同じ行にある各抵抗変化素子セル１のｎ型ＭＯＳＦＥＴ２０のゲート電極は、対応するワード線（図５ではＷＬ１〜ＷＬｘのいずれか１つ）を介してロウデコーダ５１と電気的に接続されている。
【００３６】
ロウデコーダ５１は、ｘ行に並んだ複数のワード線ＷＬ１〜ＷＬｘの中から１つのワード線を選択することが可能なデコーダである。また、選択されたワード線にはＷＬ端子と同じ電圧が出力される。ロウデコーダ５１の入力端子ＷＬは、制御回路７０のＷＬ端子に接続されている。ロウ制御信号にはアドレス用端子が含まれる。ロウデコーダ５１は、カラムデコーダ５２との協働により、抵抗変化素子セルアレイ２の中からそれぞれ１つの抵抗変化素子１０を選択するセル選択回路として機能する。ロウデコーダ５１は、制御回路７０からのアドレス信号に従って、ワード線ＷＬ１〜ＷＬｘの中から１つのワード線を選択し、選択されたワード線を介して、選択されたワード線に電気的に接続されたｎ型ＭＯＳＦＥＴ２０に電圧を印加する。これにより、ロウデコーダ５１は、抵抗変化素子セルアレイ２の中から１つの行にある抵抗変化素子セル１（抵抗変化素子１０、ｎ型ＭＯＳＦＥＴ２０）を選択することができる。
【００３７】
カラムデコーダ５２は、ｙ×２列に並んだ複数のビット線ＢＬ１〜ＢＬｙ、ＢＬＢ１〜ＢＬＢｙの中から１つのビット線を選択することが可能なデコーダである。セット動作の際には、ビット線ＢＬ１からＢＬｙの中から１つのビット線が選ばれる。例えば、ビット線ＢＬｙが選ばれたときは、対応するｙ×２個のカラムスイッチ５３の中の１つが選択され、ビットＢＬｙと制御回路７０のＳＥＴ端子と、読み出し回路６０とを電気的に接続する。選ばれなかったＢＬ１からＢＬｙ−１までのビット線はカラムスイッチ５３を介して接地される。リセット動作の際には、ビット線ＢＬＢ１〜ＢＬＢｙの中から１つのビット線が選ばれる。例えば、ビット線ＢＬＢｙが選ばれたときは、対応するｙ×２個のカラムスイッチ５３の中の１つが選択され、ビットＢＬＢｙと制御回路７０のＲＳＴ端子と電気的に接続される。選ばれなかったＢＬＢ１からＢＬＢｙ−１までのビット線は、カラムスイッチ５３を介して接地される。
【００３８】
カラムデコーダ５２は、ロウデコーダ５１との協働により、抵抗変化素子セルアレイ２の中からそれぞれ１つの抵抗変化素子１０を選択するセル選択回路として機能する。カラムデコーダ５２は、制御回路７０からのアドレス信号に従って、カラムトランジスタのいずれか１つのゲート電極に電圧を印加することによりビット線ＢＬ１〜ＢＬｙ、ＢＬＢ１〜ＢＬＢｙの中から１つのビット線を選択し、選択されたビット線を介して、選択されたビット線に電気的に接続された抵抗変化素子１０と読み出し回路６０および制御回路７０とを電気的に接続させる。
【００３９】
読み出し回路６０は、抵抗変化素子１０の抵抗値を読み出すことが可能な回路である。読み出し回路６０は、選択された抵抗変化素子１０に読み出し電圧を印加することが可能である。また、読み出し回路６０は、選択された抵抗変化素子１０を流れる電流と参照電流ＩＲとを比較することが、可能である。読み出し回路６０は、制御回路７０の制御を受けて、選択された抵抗変化素子１０の読み出しを行い、その結果ＳＥＮＳＥを制御回路７０へ出力する。
【００４０】
制御回路７０は、ロウデコーダ５１、カラムデコーダ５２、読み出し回路６０を制御する回路である。制御回路７０は、ロウデコーダ５１、カラムデコーダ５２、ｎ型ＭＯＳＦＥＴ２０を介して、抵抗変化素子１０を選択する。制御回路７０は、読み出し回路６０を介して、選択された抵抗変化素子１０へ読み出し電圧を印加する。制御回路７０は、読み出し回路６０によって抵抗変化素子１０への正常な書き込みが行われなかったと判定されたときに、対応する抵抗変化素子１０に再度、書き込み処理を行う。制御回路７０は、印加条件を設定し、抵抗変化素子１０へ書き込み電圧を印加する。
【００４１】
次に、各抵抗変化素子１０のセット動作について、図６Ｂのフローチャートを用いて説明する。セット動作は、アドレス信号に従って、ロウデコーダ５１およびカラムデコーダ５２によって選択された抵抗変化素子１０に対して実施される。各端子に電圧を印加する印加条件を設定し、セット動作の回数としてＮ＝１とする（ステップＳ１）。１回目のセット動作の電圧印加条件で各端子に電圧が印加される（ステップＳ２）。各パラメータとして、例えば、セット電圧ＶＳＥＴは３．０Ｖ、ｎ型ＭＯＳＦＥＴ２０に印加されるゲート電圧ＶＷＬは０．７Ｖ、印加時間は１μ秒、参照電流は２０μＡである。ゲート電圧ＶＷＬ＝０．７Ｖを印加したとき、ｎ型ＭＯＳＦＥＴ２０の飽和電流値は２００μＡ程度である。次に、抵抗変化素子１０の読み出しを行い、電流測定および測定された電流が参照電流ＩＲＳＥＴより大きいか判定する（ステップＳ３）。参照電流ＩＲＳＥＴよりも抵抗変化素子１０を流れる電流が大きい場合（ステップＳ３のＹＥＳ）は、セット動作を終了する。抵抗変化素子１０を流れる電流が参照電流ＩＲＳＥＴ以下の場合（ステップＳ３のＮＯ）には、２回（＝Ｎ）のセット動作を行うべく、各端子に電圧を印加する印加条件を設定し、Ｎ＝Ｎ＋１として（ステップＳ５）、各端子に電圧が印加される（ステップＳ２）。
【００４２】
ベリファイ１回目となる２回目のセット動作の印加条件は、図６Ａの表のとおりである。上述したセット時の不良要因（S-i）に対処するために、ＳＥＴ端子に印加される電圧を１０％増加させる。さらに、不良要因（S-ii）に対処するために、印加時間を１０倍とする。さらに、要因（S-iii）に対処するために、ｎ型ＭＯＳＦＥＴ２０のゲート電圧となるＷＬ端子への電圧を５％増やす。このとき、ｎ型ＭＯＳＦＥＴ２０の飽和電流は５％程度増大する。不良要因（S-iv）についても、ベリファイ時に電圧および印加時間がＮに従って増大することで対処可能である。さらに、読み出し時のマージンを確保するために、低抵抗側にオン・オフの判定基準を移動させる。つまり、参照電流を９％増やす。低抵抗側に判定基準を移動することで、判定時のばらつきを低減することできる。Ｎが大きくなるにしたがって、元の判定基準に近づくようにして、判定基準を緩和し、セット不良となることを防止する。
【００４３】
２回目のセット動作の後、ステップＳ３で抵抗変化素子１０の読み出しを行い、電流測定および測定された電流が参照電流ＩＲＳＥＴより大きいか判定する。参照電流ＩＲＳＥＴよりも抵抗変化素子１０を流れる電流が大きく、読み出しの判定にパスするとセット動作終了となり、次の抵抗変化素子１０を選択して、図６Ｂに示す同様の動作を繰り返す。
【００４４】
セット動作の回数Ｎが上限回数ＮＭＡＸ（図６Ａ、図６Ｂの場合はＮＭＡＸ＝１１）よりも大きくなった場合（ステップＳ４のＹＥＳ）は、セット不良とする。
【００４５】
次に、各抵抗変化素子１０のリセット動作について、図７Ｂのフローチャートを用いて説明する。リセット動作は、アドレス信号に従って、ロウデコーダ５１およびカラムデコーダ５２によって選択された抵抗変化素子１０に対して実施される。各端子に電圧を印加する印加条件を設定し、リセット動作の回数としてＮ＝１とする（ステップＳ１１）。１回目のリセット動作の電圧印加条件で各端子に電圧が印加される（ステップＳ１２）。各パラメータとして、例えば、リセット電圧ＶＲＳＴは２．４Ｖ、ｎ型ＭＯＳＦＥＴ２０に印加されるゲート電圧ＶＷＬは２．８Ｖ、印加時間は２００ｎ秒、参照電流は２０μＡである。次に、抵抗変化素子１０の読み出しを行い、電流測定および測定された電流が参照電流ＩＲＲＳＴより小さいか判定する（ステップＳ１３）。参照電流ＩＲＲＳＴよりも抵抗変化素子１０を流れる電流が小さい場合（ステップＳ１３のＹＥＳ）は、リセット動作を終了する。抵抗変化素子１０を流れる電流が参照電流ＩＲＲＳＴ以上の場合には、２回（＝Ｎ）のリセット動作を行うべく、各端子に電圧を印加する印加条件を設定し、Ｎ＝Ｎ＋１として（ステップＳ１５）、各端子に電圧が印加される（ステップＳ１２）。
【００４６】
ベリファイ１回目となる２回目のリセット動作の印加条件は、図７Ａの表のとおりである。上述したリセット時の不良要因（R-i）に対処するために、ＳＥＴ端子に印加される電圧を１０％増加させる。さらに、不良要因（R-ii）に対処するために、印加時間を１０倍とする。さらに、要因（R-iii）についても、ベリファイ時に電圧および印加時間がＮに従って増大することで対処可能である。さらに、読み出し時のマージンを確保するために、低抵抗側にオン・オフの判定基準を移動させる。つまり、参照電流ＩＲＲＳＴを１０％減らす。高抵抗側に判定基準を移動することで、判定時のばらつきを低減することできる。リセット動作の回数Ｎが大きくなるにしたがって、元の判定基準に近づくようにして、判定基準を緩和し、リセット不良となることを防止する。
【００４７】
２回目のリセット動作の後、ステップＳ１３で抵抗変化素子１０の読み出しを行い、電流測定および測定された電流が参照電流ＩＲＲＳＴより小さいか判定する。参照電流ＩＲＲＳＴよりも抵抗変化素子１０を流れる電流が小さく、読み出しの判定にパスするとリセット動作終了となり、次の抵抗変化素子１０を選択して、図６Ｂに示す同様の動作を繰り返す。
【００４８】
リセット動作の回数Ｎが上限回数ＮＭＡＸ（図７Ａ、図７Ｂの場合はＮＭＡＸ＝１１）よりも大きくなった場合（ステップＳ１４のＹＥＳ）は、リセット不良とする。
【００４９】
図６Ａ、図６Ｂのセット動作、および図７Ａ、図７Ｂのリセット動作の技術を適用し、１２８ｋビットの書換え回数を調べたところ、図４で見られた不良ビットを減らすことができ、書換え回数３０００回までの範囲で、セットおよびリセット不良が０となった。
【００５０】
図６Ａ、図６Ｂおよび図７Ａ、図７Ｂの印加条件は、不良ビットが最小となるように最適化した結果であり、電圧の調整、印加時間の調整、参照電流の調整のいずれかを行っても不良数を削減することは可能である。また、調整の範囲は図６Ａ、図６Ｂおよび図７Ａ、図７Ｂに具体的に示した値以外の値であってもよい。また、ＮＭＡＸは１１に限らない。
【００５１】
〔実施形態２〕
次に、実施形態２に係る抵抗変化素子の書換え方法を説明する。実施形態１の１２８ｋビットの書換え実験においては、３０００回以降で不良が数ビット観測されている。ここで、セット動作で不良が観測されたのち、リセット動作さらにセット動作を実施すると不良が０となることから、図８Ｂのフローでベリファイを行えば、さらに不良が減らすことができるはずである。つまり、セット動作において、実施形態２のベリファイ動作を実施した後、リセット動作を実施し、さらにセット動作時のベリファイを実施する。本実施形態では、実施形態１に係るベリファイ機能を備えた不揮発性記憶装置を用いるので、不揮発性記憶装置に対する詳細な説明は省略することとする。
【００５２】
図８Ｂを用いて、本実施形態のセット動作のフローを説明する。セット動作は、アドレス信号に従って、ロウデコーダ５１およびカラムデコーダ５２によって選択された抵抗変化素子１０に対して実施される。各端子に電圧を印加する印加条件を設定し、セット動作の回数としてＮ＝１とし、リセット動作の回数としてＭ＝０とする（ステップＳ２１）。１回目のセット動作の電圧印加条件で各端子に電圧が印加される（ステップＳ２２）。次に、抵抗変化素子１０の読み出しを行い、電流測定および測定された電流が参照電流ＩＲＳＥＴより大きいか判定する（ステップＳ２３）。参照電流ＩＲＳＥＴよりも抵抗変化素子１０を流れる電流が大きい場合（ステップＳ２３のＹＥＳ）は、セット動作を終了する。抵抗変化素子１０を流れる電流が参照電流ＩＲＳＥＴ以下の場合（ステップＳ２３のＮＯ）には、２回（＝Ｎ）のセット動作を行うべく、各端子に電圧を印加する印加条件を設定し、Ｎ＝Ｎ＋１として（ステップＳ２８）、各端子に電圧が印加される（ステップＳ２２）。ベリファイ１回目となる２回目のセット動作の印加条件は図８Ａの表のとおりである。ここで、ＳＥＴ端子に印加される電圧を１０％増加させる。さらに、印加時間を１０倍とする。さらに、ｎ型ＭＯＳＦＥＴ２０のゲート電圧となるＷＬ端子への電圧を５％増やす。さらに、読み出し時のマージンを確保するために、低抵抗側にオン・オフの判定基準を移動させる。
【００５３】
セット動作の回数Ｎが上限回数ＮＭＡＸ（ＮＭＡＸ＝１１）よりも大きくなった場合は、実施形態１で説明した図７ＢのＮ＝１の印加条件を用いてリセット動作を行う（ステップＳ２７）。ここで、Ｎは１に設定され、リセット動作の後、セット動作のベリファイを引き続き実施する。ＭＭＡＸは１とし、リセット動作は１回だけ実施するものとする。
【００５４】
１回目のセット動作で不良が観測されたのち、リセット動作さらにセット動作を実施すると、不良が０となりやすい。リセット動作さらにセット動作を実施したのち、抵抗変化素子１０の読み出しを行い、電流測定および測定された電流が参照電流ＩＲＳＥＴより大きいか判定する（ステップＳ２３）。参照電流ＩＲＳＥＴよりも抵抗変化素子１０を流れる電流が大きい場合（ステップＳ２３のＹＥＳ）は、セット動作を終了する。
【００５５】
ここで、仮に抵抗変化素子１０を流れる電流が参照電流ＩＲＳＥＴ以下の場合（ステップＳ２３のＮＯ）には、セット動作の回数Ｎが上限回数ＮＭＡＸよりも大きくなっており（ステップＳ２４のＹＥＳ）、リセット動作の回数Ｍが上限回数ＭＭＡＸ（ＭＭＡＸ＝１）よりも大きくなっており（ステップＳ２６のＹＥＳ）、セット不良とする。
【００５６】
以上の動作により、繰り返し回数３０００回以上で発生していたセット動作時に不良をなくすことができた。図９は、セット時のベリファイによって不良ビット数が０個になる様子を示している。横軸はベリファイの回数であり、１２回目がリセット動作およびセット動作、それ以外はセット動作に対応する。１３回目のベリファイ動作によって不良ビット数が０となっている。
【００５７】
次に、各抵抗変化素子１０のリセット動作について、図１０Ｂのフローチャートを用いて説明する。リセット動作は、アドレス信号に従って、ロウデコーダ５１およびカラムデコーダ５２によって選択された抵抗変化素子１０に対して実施される。各端子に電圧を印加する印加条件を設定し、リセット動作の回数としてＮ＝１とし、セット動作の回数としてＭ＝０とする（ステップＳ３１）。１回目のリセット動作の電圧印加条件で各端子に電圧が印加される（ステップＳ３２）。次に、抵抗変化素子１０の読み出しを行い、電流測定および測定された電流が参照電流ＩＲＲＳＴより小さいか判定する（ステップＳ３３）。参照電流ＩＲＲＳＴよりも抵抗変化素子１０を流れる電流が小さい場合（ステップＳ３３のＹＥＳ）は、リセット動作を終了する。抵抗変化素子１０を流れる電流が参照電流ＩＲＲＳＴ以上の場合（ステップＳ３３のＮＯ）には、２回（＝Ｎ）のリセット動作を行うべく、各端子に電圧を印加する印加条件を設定し、Ｎ＝Ｎ＋１として（ステップＳ３８）、各端子に電圧が印加される（ステップＳ３２）。ベリファイ１回目となる２回目のリセット動作の印加条件は、図１０Ａの表のとおりである。ここで、ＲＳＴ端子に印加される電圧を１０％増加させる。さらに、印加時間を１０倍とする。さらに、読み出し時のマージンを確保するために、高抵抗側にオン・オフの判定基準を移動させる。
【００５８】
リセット動作の回数Ｎが上限回数ＮＭＡＸ（ＮＭＡＸ＝１１）よりも大きくなった場合は、実施形態１で説明した図６ＢのＮ＝１の印加条件を用いてセット動作を行う（ステップＳ３７）。ここで、Ｎは１に設定され、セット動作の後、リセット動作のベリファイを引き続き実施する。ＭＭＡＸは１とし、セット動作は１回だけ実施するものとする。
【００５９】
１回目のリセット動作で不良が観測されたのち、セット動作さらにリセット動作を実施すると、不良が０となりやすい。セット動作さらにリセット動作を実施したのち、抵抗変化素子１０の読み出しを行い、電流測定および測定された電流が参照電流ＩＲＲＳＴより小さいか判定する（ステップＳ３３）。参照電流ＩＲＲＳＴよりも抵抗変化素子１０を流れる電流が小さい場合（ステップＳ３３のＹＥＳ）は、リセット動作を終了する。
【００６０】
ここで、仮に抵抗変化素子１０を流れる電流が参照電流ＩＲＲＳＴ以上の場合（ステップＳ３３のＮＯ）には、リセット動作の回数Ｎが上限回数ＮＭＡＸよりも大きくなっており（ステップＳ３４のＹＥＳ）、セット動作の回数Ｍが上限回数ＭＭＡＸ（ＭＭＡＸ＝１）よりも大きくなっており（ステップＳ３６のＹＥＳ）、リセット不良とする。
【００６１】
図１１（ａ）および図１１（ｂ）は、実施形態２の技術を適用し１２８ｋビットを４０００回まで書換え実験を行った結果の不良数を示している。図１１（ａ）のセット動作、図１１（ｂ）のリセット動作では、ともに不良はなくせている。
【００６２】
図８Ａ、図８Ｂおよび図１０Ａ、図１０Ｂの印加条件は、不良ビットが最小となるように最適化した結果であり、電圧の調整、印加時間の調整、参照電流の調整のいずれかを行っても不良数を削減することは可能である。また、調整の範囲は図８Ａ、図８Ｂおよび図１０Ａ、図１０Ｂに具体的に示した値以外の値であってもよい。また、ＮＭＡＸ、ＭＭＡＸは１１および１に限らない。
【００６３】
〔実施形態３〕
次に、実施形態３による抵抗変化素子の書換え方法を説明する。本実施形態では、セット動作およびリセット動作に必要な印加条件を最適化する方法について述べる。不良要因の（S-iv）および（R-iii）を回避するためには、印加条件が過度に大きくないことが望ましい。すなわち、セット電圧ＶＳＥＴ、リセット電圧ＶＲＳＴ、ゲート電圧ＶＷＬはできるだけ小さな値であることが望ましく、印加時間ＴＰにおいても短時間であることが望ましい。さらには、ベリファイを実施しない場合でのセット動作およびリセット動作で発生するそれぞれの不良数が等しいことが望ましい。
【００６４】
図４では、リセット動作時の不良数よりも、セット動作時の不良数が多い。リセット電圧ＶＲＳＴのみを下げることで、リセット動作時の不良数は多くなるものの、セット時の不良数が減少することが、発明者らの実験により明らかになっている。リセット時の不良数とセット時の不良数を同程度とすることで、書換え回数の上限数は増大する。
【００６５】
セット不良数が多く、リセット不良数が少ない場合には、Ｎ＝１回目のセット電圧を高くする、あるいはＮ＝１回目のリセット電圧を下げるようにする。
【００６６】
リセット不良数が多く、セット不良数が少ない場合には、Ｎ＝１回目のリセット電圧を高くする、あるいはＮ＝１回目のセット電圧を下げるようにする。
【００６７】
また、印加条件を出荷前テストによってチップ毎に、調整することで、ウエハ面内でのばらつきを抑制することができる。１０回程度の書換えをベリファイなしで代表的なチップで実施し、印加条件を調整する。
【００６８】
以上、本発明の好ましい実施形態を参照して説明したが、本発明はこれに限定されるものではない。上記の実施形態の一部または全部は、以下の付記のようにも記載されうるが、以下には限られない。
（付記１）第１電極と第２電極の間に抵抗変化層が配置され、前記第１電極と前記第２電極との間に書き込み電圧を印加することにより、前記第１電極と前記第２電極との間の抵抗が可逆的に変化する抵抗変化素子の書換え方法であって、前記抵抗変化素子に書き込みを行った後で、前記抵抗変化素子の読み出しを行って読み出し電流を測定し、前記測定された読み出し電流と参照電流とを比較し、比較した結果に基づいて前記書き込みの条件を変更した後、再び前記抵抗変化素子に書き込みを行う、抵抗変化素子の書換え方法。
（付記２）前記書き込みの条件は、前記抵抗変化素子に印加される電圧、前記抵抗変化素子を流れる電流、電圧の印加時間、前記参照電流を含む、付記１に記載の抵抗変化素子の書換え方法。
（付記３）前記抵抗変化素子の書き込みが、前記抵抗変化素子のセット動作であり、前記測定された読み出し電流と前記参照電流との比較の結果、前記測定された読み出し電流が前記参照電流より大きいときはセット動作を終了させる、付記１又は付記２に記載の抵抗変化素子の書換え方法。
（付記４）前記測定された読み出し電流と前記参照電流との比較の結果、前記測定された読み出し電流が前記参照電流より小さいときは、前記書き込みの条件を変更した後、前記抵抗変化素子のセット動作を再び行う、付記３に記載の抵抗変化素子の書換え方法。
（付記５）前記測定された読み出し電流と前記参照電流との比較の結果、前記測定された読み出し電流が前記参照電流より小さいときは、前記抵抗変化素子のリセット動作を行った後、前記抵抗変化素子のセット動作を再び行う、付記３に記載の抵抗変化素子の書換え方法。
（付記６）前記抵抗変化素子の書き込みが、前記抵抗変化素子のリセット動作であり、前記測定された読み出し電流と前記参照電流との比較の結果、前記測定された読み出し電流が前記参照電流より小さいときはリセット動作を終了させる、付記２に記載の抵抗変化素子の書換え方法。
（付記７）前記測定された読み出し電流と前記参照電流との比較の結果、前記測定された読み出し電流が前記参照電流より大きいときは、前記書き込みの条件を変更した後、前記抵抗変化素子のリセット動作を再び行う、付記６に記載の抵抗変化素子の書換え方法。
（付記８）前記測定された読み出し電流と前記参照電流との比較の結果、前記測定された読み出し電流が前記参照電流より大きいときは、前記抵抗変化素子のセット動作を行った後、前記抵抗変化素子のリセット動作を再び行う、付記６に記載の抵抗変化素子の書換え方法。
（付記９）前記抵抗変化素子の書換えにおいて、抵抗変化素子のセット不良数が多く、抵抗変化素子のリセット不良数が少ない場合、あるいは前記抵抗変化素子のリセット不良数が多く、前記抵抗変化素子のセット不良数が少ない場合には、前記抵抗変化素子のセット不良数と前記抵抗変化素子のリセット不良数とがほぼ等しくなるように、前記書き込みの条件を変更する、付記１乃至付記８のいずれか一つに記載の抵抗変化素子の書換え方法。
（付記１０）第１電極と第２電極の間に抵抗変化層が配置され、前記第１電極と前記第２電極との間に書き込み電圧を印加することにより、前記第１電極と前記第２電極との間の抵抗が可逆的に変化する抵抗変化素子と、前記抵抗変化素子に電圧を印加することが可能であるとともに、前記抵抗変化素子を流れる電流と参照電流とを比較することが可能な制御部と、を備え、前記制御部は、前記抵抗変化素子に書き込みを行った後で、前記抵抗変化素子の読み出しを行って読み出し電流を測定する測定処理と、前記測定された読み出し電流と参照電流とを比較する比較処理と、前記比較処理の比較した結果に基づいて前記書き込みの条件を変更した後、再び前記抵抗変化素子に書き込みを行う、抵抗変化素子を用いた不揮発性記憶装置。
（付記１１）前記書き込みの条件は、前記抵抗変化素子に印加される電圧、前記抵抗変化素子を流れる電流、電圧の印加時間、前記参照電流を含む、付記１０に記載の抵抗変化素子を用いた不揮発性記憶装置。
（付記１２）前記抵抗変化素子の書き込みが、前記抵抗変化素子のセット動作であるとき、
前記制御部は、前記測定された読み出し電流と前記参照電流との比較の結果、前記測定された読み出し電流が前記参照電流より大きいときはセット動作を終了させる、付記１０又は付記１１に記載の抵抗変化素子を用いた不揮発性記憶装置。
（付記１３）前記制御部は、前記測定された読み出し電流と前記参照電流との比較の結果、前記測定された読み出し電流が前記参照電流より小さいときは、前記書き込みの条件を変更した後、前記抵抗変化素子のセット動作を再び行う、付記１２に記載の抵抗変化素子を用いた不揮発性記憶装置。
（付記１４）前記制御部は、前記測定された読み出し電流と前記参照電流との比較の結果、前記測定された読み出し電流が前記参照電流より小さいときは、前記抵抗変化素子のリセット動作を行った後、前記抵抗変化素子のセット動作を再び行う、付記１２に記載の抵抗変化素子を用いた不揮発性記憶装置。
（付記１５）前記抵抗変化素子の書き込みが、前記抵抗変化素子のリセット動作であるとき、前記制御部は、前記測定された読み出し電流と前記参照電流との比較の結果、前記測定された読み出し電流が前記参照電流より小さいときはリセット動作を終了させる、付記１０又は付記１１に記載の抵抗変化素子を用いた不揮発性記憶装置。
（付記１６）前記制御部は、前記測定された読み出し電流と前記参照電流との比較の結果、前記測定された読み出し電流が前記参照電流より大きいときは、前記書き込みの条件を変更した後、前記抵抗変化素子のリセット動作を再び行う、付記１５に記載の抵抗変化素子を用いた不揮発性記憶装置。
（付記１７）前記制御部は、前記測定された読み出し電流と前記参照電流との比較の結果、前記測定された読み出し電流が前記参照電流より大きいときは、前記抵抗変化素子のセット動作を行った後、前記抵抗変化素子のリセット動作を再び行う、付記１５に記載の抵抗変化素子を用いた不揮発性記憶装置。
（付記１８）前記抵抗変化素子の書換えにおいて、抵抗変化素子のセット不良数が多く、抵抗変化素子のリセット不良数が少ない場合、あるいは前記抵抗変化素子のリセット不良数が多く、前記抵抗変化素子のセット不良数が少ない場合には、前記制御部は、前記抵抗変化素子のセット不良数と前記抵抗変化素子のリセット不良数とがほぼ等しくなるように、前記書き込みの条件を変更する、付記１０乃至付記１７のいずれか一つに記載の抵抗変化素子を用いた不揮発性記憶装置。
（付記１９）前記抵抗変化素子の書換えにおいて、抵抗変化素子のセット不良数が多く、抵抗変化素子のリセット不良数が少ない場合には、前記制御部は、前記抵抗変化素子の書換えのためのセット電圧を高くするか、前記抵抗変化素子の書換えのためのリセット電圧を下げて、前記書き込みの条件を変更する、付記１８に記載の抵抗変化素子を用いた不揮発性記憶装置。
（付記２０）前記抵抗変化素子の書換えにおいて、抵抗変化素子のリセット不良数が多く、抵抗変化素子のセット不良数が少ない場合には、前記制御部は、前記抵抗変化素子の書換えのためのリセット電圧を高くするか、前記抵抗変化素子の書換えのためのセット電圧を下げて、前記書き込みの条件を変更する、付記１８に記載の抵抗変化素子を用いた不揮発性記憶装置。
【００６９】
以上、上述した実施形態を模範的な例として本発明を説明した。しかしながら、本発明は、上述した実施形態には限定されない。即ち、本発明は、本発明のスコープ内において、当業者が理解し得る様々な態様を適用することができる。
【００７０】
この出願は、２０１７年１０月２５日に出願された日本出願特願２０１７−２０６２６７号を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【符号の説明】
【００７１】
１    抵抗変化素子セル
２    抵抗変化素子セルアレイ
１０    抵抗変化素子
１１    第１電極
１２    抵抗変化層
１３    第２電極
１４    ゲート電極
１５    上部端子
１６    下部端子
２０    ｎ型ＭＯＳＦＥＴ
５１    ロウデコーダ
５２    カラムデコーダ
５３    カラムスイッチ
６０    読み出し回路
７０    制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【手続補正書】
【提出日】令和2年3月25日(2020.3.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１電極と第２電極の間に抵抗変化層が配置され、前記第１電極と前記第２電極との間に書き込み電圧を印加することにより、前記第１電極と前記第２電極との間の抵抗が可逆的に変化する抵抗変化素子の書換え方法であって、
前記抵抗変化素子に書き込みを行った後で、前記抵抗変化素子の読み出しを行って読み出し電流を測定し、
前記測定された読み出し電流と参照電流とを比較し、比較した結果に基づいて前記書き込みの条件を変更した後、再び前記抵抗変化素子に書き込みを行う、抵抗変化素子の書換え方法。
【請求項２】
前記書き込みの条件は、前記抵抗変化素子に印加される電圧、前記抵抗変化素子を流れる電流、電圧の印加時間、前記参照電流を含む、請求項１に記載の抵抗変化素子の書換え方法。
【請求項３】
前記抵抗変化素子の書き込みが、前記抵抗変化素子のセット動作であり、前記測定された読み出し電流と前記参照電流との比較の結果、前記測定された読み出し電流が前記参照電流より大きいときはセット動作を終了させる、請求項１又は請求項２に記載の抵抗変化素子の書換え方法。
【請求項４】
前記測定された読み出し電流と前記参照電流との比較の結果、前記測定された読み出し電流が前記参照電流より小さいときは、前記書き込みの条件を変更した後、前記抵抗変化素子のセット動作を再び行う、請求項３に記載の抵抗変化素子の書換え方法。
【請求項５】
前記測定された読み出し電流と前記参照電流との比較の結果、前記測定された読み出し電流が前記参照電流より小さいときは、前記抵抗変化素子のリセット動作を行った後、前記抵抗変化素子のセット動作を再び行う、請求項３に記載の抵抗変化素子の書換え方法。
【請求項６】
前記抵抗変化素子の書き込みが、前記抵抗変化素子のリセット動作であり、前記測定された読み出し電流と前記参照電流との比較の結果、前記測定された読み出し電流が前記参照電流より小さいときはリセット動作を終了させる、請求項２に記載の抵抗変化素子の書換え方法。
【請求項７】
前記測定された読み出し電流と前記参照電流との比較の結果、前記測定された読み出し電流が前記参照電流より大きいときは、前記書き込みの条件を変更した後、前記抵抗変化素子のリセット動作を再び行う、請求項６に記載の抵抗変化素子の書換え方法。
【請求項８】
前記測定された読み出し電流と前記参照電流との比較の結果、前記測定された読み出し電流が前記参照電流より大きいときは、前記抵抗変化素子のセット動作を行った後、前記抵抗変化素子のリセット動作を再び行う、請求項６に記載の抵抗変化素子の書換え方法。
【請求項９】
前記抵抗変化素子の書換えにおいて、抵抗変化素子のセット不良数が多く、抵抗変化素子のリセット不良数が少ない場合、あるいは前記抵抗変化素子のリセット不良数が多く、前記抵抗変化素子のセット不良数が少ない場合には、前記抵抗変化素子のセット不良数と前記抵抗変化素子のリセット不良数とがほぼ等しくなるように、前記書き込みの条件を変更する、請求項１乃至請求項８のいずれか一項に記載の抵抗変化素子の書換え方法。
【請求項１０】
第１電極と第２電極の間に抵抗変化層が配置され、前記第１電極と前記第２電極との間に書き込み電圧を印加することにより、前記第１電極と前記第２電極との間の抵抗が可逆的に変化する抵抗変化素子と、
前記抵抗変化素子に電圧を印加することが可能であるとともに、前記抵抗変化素子を流れる電流と参照電流とを比較することが可能な制御手段と、を備え、
前記制御手段は、
前記抵抗変化素子に書き込みを行った後で、前記抵抗変化素子の読み出しを行って読み出し電流を測定する測定処理と、
前記測定された読み出し電流と参照電流とを比較する比較処理と、
前記比較処理の比較した結果に基づいて前記書き込みの条件を変更した後、再び前記抵抗変化素子に書き込みを行う、抵抗変化素子を用いた不揮発性記憶装置。
【国際調査報告】
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