(57)【要約】  参照信号を生成する参照信号生成部（１８）を備え、制御部（１２）が、参照信号生成部（１８）により生成される参照信号の信号レベルを切り替える制御を実施するとともに、Ａ／Ｄ変換器（２０）により変換されたデジタルデータを保存し、保存した複数のデジタルデータの重ね合わせを行うように、反射波検知装置（１）を構成した。
2019234853.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号を出力するとともに、前記クロック信号に同期しているステップ信号を出力する信号源と、
前記信号源から出力されたステップ信号をランプ信号に変換する信号変換部と、
参照信号を生成する参照信号生成部と、
前記ランプ信号の信号レベルと前記参照信号の信号レベルとを比較し、信号レベルの比較結果を示す信号を測定対象物に出力するコンパレータと、
前記信号源から出力されたクロック信号に同期して、前記コンパレータの出力信号と、前記測定対象物に反射された前記出力信号の反射波である反射信号とが重ね合わされた信号をサンプリングし、サンプリングした信号をデジタルデータに変換するアナログデジタル変換器と、
前記参照信号生成部により生成される参照信号の信号レベルを切り替える制御を実施するとともに、前記アナログデジタル変換器により変換されたデジタルデータを保存し、保存した複数のデジタルデータの重ね合わせを行う制御部と
を備えた反射波検知装置。
【請求項２】
前記制御部は、前記ランプ信号に対する前記コンパレータの出力信号の遅延時間が、前記クロック信号の周期よりも短い時間間隔でずれるように、前記参照信号生成部により生成される参照信号の信号レベルを切り替える制御を実施することを特徴とする請求項１記載の反射波検知装置。
【請求項３】
前記参照信号生成部は、
前記制御部から出力された制御信号に対応する信号レベルを有する参照信号を生成することを特徴とする請求項１記載の反射波検知装置。
【請求項４】
前記制御部から出力された制御信号は、Ｍ（Ｍは２以上の整数）ビットの制御信号であり、
前記参照信号生成部は、前記制御部から出力された制御信号に従って、信号レベルが２のＭ乗通りで切り替えられる参照信号を生成することを特徴とする請求項３記載の反射波検知装置。
【請求項５】
前記信号変換部は、
前記信号源から出力されたステップ信号の信号レベルを変換するレベル変換回路と、
前記レベル変換回路により信号レベルが変換されたステップ信号を積分し、積分後のステップ信号を前記ランプ信号として前記コンパレータに出力する積分回路とを備えていることを特徴とする請求項１記載の反射波検知装置。
【請求項６】
前記レベル変換回路は、カレントミラー回路を含む回路であり、
前記積分回路は、コンデンサを含む回路であることを特徴とする請求項５記載の反射波検知装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、測定対象物の反射波である反射信号をサンプリングする反射波検知装置に関するものである。
【背景技術】
【０００２】
測定対象物の反射波である反射信号をサンプリングする反射波検知装置は、アナログデジタル変換器（以下、「ＡＤコンバータ」と称する）を用いて、反射信号をサンプリングする。
以下の特許文献１には、低速なサンプリングレートのＡＤコンバータを用いて、高速サンプリングを実現する画像収集装置が開示されている。
特許文献１に開示されている画像収集装置は、高速サンプリングを実現するため、ＡＤコンバータのクロックの位相を順次変化させるディレイラインと、ディレイラインのタップ出力を選択する選択回路とを備えている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−４６６０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示されている画像収集装置が備えるディレイライン及び選択回路のそれぞれを反射波検知装置に適用することが可能であるとすれば、低速なサンプリングレートのＡＤコンバータを用いても、反射信号を等価的に高速サンプリングすることができる。
サンプリングレートをＮ倍にするには、Ｎ個のディレイラインを実装する必要があり、ディレイラインの回路占有面積は大きいため、Ｎ倍の値が大きいほど、反射波検知装置が大型化してしまうという課題があった。【０００５】
この発明は上記のような課題を解決するためになされたもので、ディレイラインを用いることなく、測定対象物の反射波である反射信号を等価的に高速サンプリングすることができる反射波検知装置を得ることを目的とする。
【課題を解決するための手段】
【０００６】
この発明に係る反射波検知装置は、クロック信号を出力するとともに、クロック信号に同期しているステップ信号を出力する信号源と、信号源から出力されたステップ信号をランプ信号に変換する信号変換部と、参照信号を生成する参照信号生成部と、ランプ信号の信号レベルと参照信号の信号レベルとを比較し、信号レベルの比較結果を示す信号を測定対象物に出力するコンパレータと、信号源から出力されたクロック信号に同期して、コンパレータの出力信号と、測定対象物に反射されたコンパレータの出力信号の反射波である反射信号とが重ね合わされた信号をサンプリングし、サンプリングした信号をデジタルデータに変換するアナログデジタル変換器と、参照信号生成部により生成される参照信号の信号レベルを切り替える制御を実施するとともに、アナログデジタル変換器により変換されたデジタルデータを保存し、保存した複数のデジタルデータの重ね合わせを行う制御部とを備えるようにしたものである。
【発明の効果】
【０００７】
この発明によれば、参照信号を生成する参照信号生成部を備え、制御部が、参照信号生成部により生成される参照信号の信号レベルを切り替える制御を実施するとともに、アナログデジタル変換器により変換されたデジタルデータを保存し、保存した複数のデジタルデータの重ね合わせを行うように、反射波検知装置を構成した。したがって、この発明に係る反射波検知装置は、ディレイラインを用いることなく、測定対象物の反射波である反射信号を等価的に高速サンプリングすることができる。
【図面の簡単な説明】
【０００８】
【図１】実施の形態１による反射波検知装置１を示す構成図である。
【図２】実施の形態１による反射波検知装置１の信号変換部１７を示す構成図である。
【図３】実施の形態１による反射波検知装置１の参照信号生成部１８を示す構成図である。
【図４】信号変換部１７から出力されるランプ信号Ｒａｍｐ、参照信号生成部１８から出力される参照信号ＲＥＦ及びコンパレータ１９の出力信号ＯＵＴを示す説明図である。
【図５】遅延時間が異なるコンパレータ１９の出力信号ＯＵＴの一例を示す説明図である。
【図６】制御部１２の処理内容をフローチャートである。
【図７】Ａ／Ｄ変換器２０のサンプリングタイミング、信号ＯＵＴ＋ＲＣ及び等価サンプリング波形を示す説明図である。
【図８】実施の形態２による反射波検知装置１の信号変換部１７を示す構成図である。
【発明を実施するための形態】
【０００９】
以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。
【００１０】
実施の形態１．
図１は、実施の形態１による反射波検知装置１を示す構成図である。
図１において、反射波検知装置１は、制御回路１１、遅延回路１６、アナログデジタル変換器（以下、「Ａ／Ｄ変換器」と称する）２０及び記憶部２１を備えている。
反射波検知装置１は、測定対象物２の反射波である反射信号をサンプリングする装置である。
【００１１】
制御回路１１は、制御部１２及び信号源１３を備えている。
制御部１２は、クロック信号ＣＬＫの出力を指示する制御信号Ｓ１をクロック回路１４及びステップ信号生成回路１５のそれぞれに出力する。
制御部１２は、参照信号ＲＥＦの信号レベルを指示する制御信号Ｓ２を参照信号生成部１８に出力することで、参照信号生成部１８により生成される参照信号ＲＥＦの信号レベルを切り替える制御を実施する。
即ち、制御部１２は、ランプ信号Ｒａｍｐに対するコンパレータ１９の出力信号ＯＵＴの遅延時間が、クロック信号ＣＬＫの周期よりも短い時間間隔でずれるように、参照信号ＲＥＦの信号レベルを切り替える制御を実施する。
また、制御部１２は、Ａ／Ｄ変換器２０により変換されたデジタルデータＤを記憶部２１に保存する。
制御部１２は、記憶部２１により保存されている複数のデジタルデータＤの重ね合わせを行う。
【００１２】
信号源１３は、クロック回路１４及びステップ信号生成回路１５を備えている。
信号源１３は、制御部１２から制御信号Ｓ１を受けると、クロック信号ＣＬＫをＡ／Ｄ変換器２０に出力するとともに、クロック信号ＣＬＫに同期しているステップ信号ＳＴＰを信号変換部１７に出力する。
クロック回路１４は、制御部１２から制御信号Ｓ１を受けると、クロック信号ＣＬＫをＡ／Ｄ変換器２０及びステップ信号生成回路１５のそれぞれに出力する。
ステップ信号生成回路１５は、制御部１２から制御信号Ｓ１を受けると、クロック信号ＣＬＫに同期しているステップ信号ＳＴＰを信号変換部１７に出力する。
【００１３】
遅延回路１６は、信号変換部１７、参照信号生成部１８及びコンパレータ１９を備えている。
信号変換部１７は、ステップ信号生成回路１５から出力されたステップ信号ＳＴＰをランプ信号Ｒａｍｐに変換し、ランプ信号Ｒａｍｐをコンパレータ１９に出力する。
参照信号生成部１８は、制御部１２から出力された制御信号Ｓ２に対応する信号レベルを有する参照信号ＲＥＦを生成し、参照信号ＲＥＦをコンパレータ１９に出力する。
制御部１２から出力された制御信号Ｓ２が、例えば、Ｍ（Ｍは２以上の整数）ビットの制御信号であれば、参照信号生成部１８は、制御信号Ｓ２に従って、信号レベルが２のＭ乗通りで切り替えられる参照信号ＲＥＦを生成する。
コンパレータ１９は、信号変換部１７から出力されたランプ信号Ｒａｍｐの信号レベルと参照信号生成部１８から出力された参照信号ＲＥＦの信号レベルとを比較する。
コンパレータ１９は、出力信号ＯＵＴとして、信号レベルの比較結果を示す信号を測定対象物２及びＡ／Ｄ変換器２０のそれぞれに出力する。
【００１４】
Ａ／Ｄ変換器２０は、クロック回路１４から出力されたクロック信号ＣＬＫに同期して、コンパレータ１９の出力信号ＯＵＴと、測定対象物２に反射された出力信号ＯＵＴの反射波である反射信号ＲＣとが重ね合わされた信号ＯＵＴ＋ＲＣをサンプリングする。
Ａ／Ｄ変換器２０は、サンプリングした信号ＯＵＴ＋ＲＣをデジタルデータＤに変換し、デジタルデータＤを制御部１２に出力する。
記憶部２１は、メモリによって実現される。
記憶部２１は、制御部１２から出力された複数のデジタルデータＤを記憶するとともに、制御部１２により重ね合わされたデジタルデータを記憶する。
【００１５】
図２は、実施の形態１による反射波検知装置１の信号変換部１７を示す構成図である。
図２において、レベル変換回路３１は、プルアップ抵抗３２及びＮチャネルＦＥＴ（電界効果トランジスタ）３３を備えている。
レベル変換回路３１は、ステップ信号生成回路１５から出力されたステップ信号ＳＴＰの信号レベルを変換し、かつ、論理を反転したステップ信号を積分回路３４に出力する。
プルアップ抵抗３２は、一端が基準電位Ｖｃｃと接続され、他端がＮチャネルＦＥＴ３３のドレイン及び抵抗３５の一端のそれぞれと接続されている。
ＮチャネルＦＥＴ３３は、ゲートがステップ信号生成回路１５の出力と接続され、ドレインがプルアップ抵抗３２の他端及び抵抗３５の一端のそれぞれと接続され、ソースがグランドと接続されている。
【００１６】
積分回路３４は、抵抗３５，３６，３７、オペアンプ３８、抵抗３９及びコンデンサ４０を備えている。
積分回路３４は、レベル変換回路３１から出力されたステップ信号を積分し、積分後のステップ信号をランプ信号Ｒａｍｐとしてコンパレータ１９に出力する。
抵抗３５は、一端がプルアップ抵抗３２の他端及びＮチャネルＦＥＴ３３のドレインのそれぞれと接続され、他端がオペアンプ３８の反転入力端子（−）等と接続されている。
抵抗３６は、オフセット調整用の抵抗であり、一端が基準電位Ｖｃｃと接続され、他端が抵抗３７の一端及びオペアンプ３８の非反転入力端子（＋）のそれぞれと接続されている。
抵抗３７は、オフセット調整用の抵抗であり、一端が抵抗３６の他端及びオペアンプ３８の非反転入力端子（＋）のそれぞれと接続され、他端がグランドと接続されている。
【００１７】
オペアンプ３８は、反転入力端子（−）が抵抗３５の他端等と接続され、非反転入力端子（＋）が抵抗３６と抵抗３７との接続点と接続され、出力端子がコンパレータ１９の非反転入力端子（＋）等と接続されている。
オペアンプ３８は、非反転入力端子（＋）の電位と反転入力端子（−）の電位との差に正比例している電位の信号をランプ信号Ｒａｍｐとしてコンパレータ１９に出力する。
抵抗３９は、一端がオペアンプ３８の反転入力端子（−）と接続され、他端がオペアンプ３８の出力端子と接続されている。
コンデンサ４０は、一端がオペアンプ３８の反転入力端子（−）と接続され、他端がオペアンプ３８の出力端子と接続されている。
オペアンプ３８から出力されるランプ信号Ｒａｍｐのスルーレートαは、抵抗３９とコンデンサ４０の時定数によって決定される。
オペアンプ３８における直流の増幅率が無限大になるのを避けるために、抵抗３９及びコンデンサ４０が設けられている。
【００１８】
図３は、実施の形態１による反射波検知装置１の参照信号生成部１８を示す構成図である。
図３において、加算回路５１は、スイッチ５２〜５５、抵抗５６〜６０及びオペアンプ６１を備えている。
加算回路５１は、制御部１２から出力された例えば４ビットの制御信号Ｓ２に対応する信号レベルを有する信号を反転増幅器６２に出力する。
【００１９】
スイッチ５２〜５５は、一端が基準電位Ｖｃｃと接続され、他端が抵抗５６〜５９の一端のそれぞれと接続されている。
スイッチ５２は、制御部１２から出力された４ビットの制御信号Ｓ２における下位１ビット目に対応しており、下位１ビット目が１であればオンになり、下位１ビット目が０であればオフになる。
スイッチ５３は、制御信号Ｓ２における下位２ビット目に対応しており、下位２ビット目が１であればオンになり、下位２ビット目が０であればオフになる。
スイッチ５４は、制御信号Ｓ２における下位３ビット目に対応しており、下位３ビット目が１であればオンになり、下位３ビット目が０であればオフになる。
スイッチ５５は、制御信号Ｓ２における下位４ビット目に対応しており、下位４ビット目が１であればオンになり、下位４ビット目が０であればオフになる。
【００２０】
抵抗５６〜５９は、一端がスイッチ５２〜５５の他端のそれぞれと接続され、他端がオペアンプ６１の反転入力端子（−）及び抵抗６０の一端のそれぞれと接続されている。
抵抗６０は、一端がオペアンプ６１の反転入力端子（−）と接続され、他端がオペアンプ６１の出力端子及び抵抗６３の一端のそれぞれと接続されている。
抵抗５６は、抵抗値Ｒ１を有し、抵抗５７は、抵抗値Ｒ２を有している。
抵抗５８は、抵抗値Ｒ３を有し、抵抗５９は、抵抗値Ｒ４を有している。
抵抗６０は、抵抗値Ｒ５を有している。
オペアンプ６１は、反転入力端子（−）が抵抗５６〜５９の他端及び抵抗６０の一端のそれぞれと接続され、非反転入力端子（＋）がグランドと接続され、出力端子が抵抗６０の他端及び抵抗６３の一端のそれぞれと接続されている。
オペアンプ６１は、非反転入力端子（＋）の電位と反転入力端子（−）の電位との差に正比例している電位の信号を反転増幅器６２に出力する。
【００２１】
反転増幅器６２は、抵抗６３，６４及びオペアンプ６５を備えている。
反転増幅器６２は、加算回路５１の出力信号を反転増幅し、反転増幅後の信号を参照信号ＲＥＦとしてコンパレータ１９に出力する。
抵抗６３は、一端がオペアンプ６１の出力端子及び抵抗６０の他端のそれぞれと接続され、他端が抵抗６４の一端及びオペアンプ６５の反転入力端子（−）のそれぞれと接続されている。
抵抗６３は、抵抗値Ｒｆを有している。
抵抗６４は、一端がオペアンプ６５の反転入力端子（−）及び抵抗６３の他端のそれぞれと接続され、他端がオペアンプ６５の出力端子及びコンパレータ１９の反転入力端子（−）のそれぞれと接続されている。
抵抗６４は、抵抗値Ｒｓを有している。
オペアンプ６５は、反転入力端子（−）が抵抗６３の他端及び抵抗６４の一端のそれぞれと接続され、非反転入力端子（＋）がグランドと接続され、出力端子が抵抗６４の他端及びコンパレータ１９の反転入力端子（−）のそれぞれと接続されている。
オペアンプ６５は、非反転入力端子（＋）の電位と反転入力端子（−）の電位との差に正比例している電位の信号をコンパレータ１９に出力する。
【００２２】
次に、図１に示す反射波検知装置１の動作について説明する。
制御部１２は、クロック信号ＣＬＫの出力を指示する制御信号Ｓ１をクロック回路１４及びステップ信号生成回路１５のそれぞれに出力する。
制御部１２は、参照信号ＲＥＦの信号レベルを指示する制御信号Ｓ２を参照信号生成部１８に出力することで、参照信号生成部１８により生成される参照信号ＲＥＦの信号レベルを切り替える制御を実施する。
即ち、制御部１２は、ランプ信号Ｒａｍｐに対するコンパレータ１９の出力信号ＯＵＴの遅延時間が、クロック信号ＣＬＫの周期よりも短い時間間隔でずれるように、参照信号ＲＥＦの信号レベルを切り替える制御を実施する。
制御部１２の処理内容の詳細は後述する。
【００２３】
クロック回路１４は、制御部１２から制御信号Ｓ１を受けると、クロック信号ＣＬＫをＡ／Ｄ変換器２０及びステップ信号生成回路１５のそれぞれに出力する。
ステップ信号生成回路１５は、制御部１２から制御信号Ｓ１を受けると、クロック信号ＣＬＫに同期しているステップ信号ＳＴＰを信号変換部１７に出力する。
【００２４】
信号変換部１７は、ステップ信号生成回路１５からステップ信号ＳＴＰを受けると、ステップ信号ＳＴＰをランプ信号Ｒａｍｐに変換し、ランプ信号Ｒａｍｐをコンパレータ１９に出力する。
即ち、信号変換部１７のレベル変換回路３１は、ステップ信号生成回路１５からステップ信号ＳＴＰを受けると、ステップ信号ＳＴＰの信号レベルを変換し、かつ、論理を反転したステップ信号を積分回路３４に出力する。
信号変換部１７の積分回路３４は、レベル変換回路３１からステップ信号を受けると、ステップ信号を積分し、積分後のステップ信号をランプ信号Ｒａｍｐとしてコンパレータ１９に出力する。
ここで、図４は、信号変換部１７から出力されるランプ信号Ｒａｍｐ、参照信号生成部１８から出力される参照信号ＲＥＦ及びコンパレータ１９の出力信号ＯＵＴを示す説明図である。
【００２５】
参照信号生成部１８は、制御部１２から例えばＭ＝４ビットの制御信号Ｓ２を受けると、制御信号Ｓ２に対応する信号レベルを有する参照信号ＲＥＦを生成し、参照信号ＲＥＦをコンパレータ１９に出力する。
以下、参照信号生成部１８の動作を具体的に説明する。
【００２６】
ここでは、説明の便宜上、制御部１２から出力された制御信号Ｓ２は、Ｍ＝４ビットの制御信号Ｓ２であるとする。
スイッチ５２は、制御信号Ｓ２における下位１ビット目が１であればオンになり、下位１ビット目が０であればオフになる。
スイッチ５２がオンであるときは、抵抗５６の一端の電位Ｖ１は、基準電位Ｖｃｃになり、スイッチ５２がオフであるときは、抵抗５６の一端の電位Ｖ１は、ゼロになる。
スイッチ５３は、制御信号Ｓ２における下位２ビット目が１であればオンになり、下位２ビット目が０であればオフになる。
スイッチ５３がオンであるときは、抵抗５７の一端の電位Ｖ２は、基準電位Ｖｃｃになり、スイッチ５３がオフであるときは、抵抗５７の一端の電位Ｖ２は、ゼロになる。
【００２７】
スイッチ５４は、制御信号Ｓ２における下位３ビット目が１であればオンになり、下位３ビット目が０であればオフになる。
スイッチ５４がオンであるときは、抵抗５８の一端の電位Ｖ３は、基準電位Ｖｃｃになり、スイッチ５４がオフであるときは、抵抗５８の一端の電位Ｖ３は、ゼロになる。
スイッチ５５は、制御信号Ｓ２における下位４ビット目が１であればオンになり、下位４ビット目が０であればオフになる。
スイッチ５５がオンであるときは、抵抗５９の一端の電位Ｖ４は、基準電位Ｖｃｃになり、スイッチ５５がオフであるときは、抵抗５９の一端の電位Ｖ４は、ゼロになる。
【００２８】
オペアンプ６１は、非反転入力端子（＋）の電位と反転入力端子（−）の電位との差に正比例している電位ａｄｄの信号を反転増幅器６２に出力する。
オペアンプ６１の出力信号の電位ａｄｄは、以下の式（１）のように表される。
2019234853.tif 000003
例えば、Ｒ１＝２×Ｒ２＝４×Ｒ３＝８×Ｒ４であれば、制御部１２が、スイッチ５２〜５５のオンオフを制御することで、オペアンプ６１の出力信号の電位ａｄｄを１６段階で均等に切り替えることができる。
【００２９】
加算回路５１の利得は、負の利得であり、負の利得を正の利得に変えるために反転増幅器６２が設けられている。
反転増幅器６２は、加算回路５１の出力信号を反転増幅し、反転増幅後の信号を参照信号ＲＥＦとしてコンパレータ１９に出力する。
反転増幅器６２の利得Ｇは、以下の式（２）のように表される。
2019234853.tif 000004
抵抗６３の抵抗値Ｒｆと抵抗６４の抵抗値Ｒｓが同じ値であるとすれば、Ｇ＝−１となり、反転増幅器６２による反転増幅後の信号である参照信号ＲＥＦの電位は、−Ｖａｄｄとなる。
【００３０】
コンパレータ１９は、信号変換部１７から出力されたランプ信号Ｒａｍｐの信号レベルと参照信号生成部１８から出力された参照信号ＲＥＦの信号レベルとを比較する。
コンパレータ１９は、ランプ信号Ｒａｍｐの信号レベルが参照信号ＲＥＦの信号レベル未満であれば、図４に示すように、信号レベルがローレベルの出力信号ＯＵＴを測定対象物２及びＡ／Ｄ変換器２０のそれぞれに出力する。
コンパレータ１９は、ランプ信号Ｒａｍｐの信号レベルが参照信号ＲＥＦの信号レベル以上であれば、図４に示すように、信号レベルがハイレベルの出力信号ＯＵＴを測定対象物２及びＡ／Ｄ変換器２０のそれぞれに出力する。
コンパレータ１９の出力信号ＯＵＴは、測定対象物２に反射される。
測定対象物２に反射された出力信号ＯＵＴの反射波である反射信号ＲＣは、コンパレータ１９の出力信号ＯＵＴと重ね合わされる。コンパレータ１９の出力信号ＯＵＴと反射信号ＲＣとが重ね合わされた信号ＯＵＴ＋ＲＣがＡ／Ｄ変換器２０にサンプリングされる。
【００３１】
参照信号生成部１８により生成される参照信号ＲＥＦの信号レベルが低いときは、ランプ信号Ｒａｍｐの信号レベルが、ゼロから参照信号ＲＥＦの信号レベル以上になるまでに要する時間が短くなるため、図４に示している遅延時間が小さくなる。
参照信号生成部１８により生成される参照信号ＲＥＦの信号レベルが高いときは、ランプ信号Ｒａｍｐの信号レベルが、ゼロから参照信号ＲＥＦの信号レベル以上になるまでに要する時間が長くなるため、図４に示している遅延時間が大きくなる。
【００３２】
参照信号ＲＥＦの信号レベルが、例えば、小さいレベルから大きなレベルに切り替わるように、制御部１２が、スイッチ５２〜５５のオンオフを制御すれば、図５に示すように、コンパレータ１９の出力信号ＯＵＴとして、遅延時間が異なる複数の信号が得られる。
図５は、遅延時間が異なるコンパレータ１９の出力信号ＯＵＴの一例を示す説明図である。
図５では、遅延時間が異なる８つの出力信号ＯＵＴを例示している。
図５では、設定（８）と表記しているコンパレータ１９の出力信号ＯＵＴの遅延時間が最も小さく、次に、設定（７）と表記しているコンパレータ１９の出力信号ＯＵＴの遅延時間が小さくなっている。
そして、設定（１）と表記しているコンパレータ１９の出力信号ＯＵＴの遅延時間が最も大きくなっている。
【００３３】
以下、制御部１２の処理内容を具体的に説明する。
図６は、制御部１２の処理内容をフローチャートである。
図７は、Ａ／Ｄ変換器２０のサンプリングタイミング、信号ＯＵＴ＋ＲＣ及び等価サンプリング波形を示す説明図である。
【００３４】
ここでは、Ａ／Ｄ変換器２０のサンプリングレートの１０倍のサンプリングレートで、信号ＯＵＴ＋ＲＣが等価的にサンプリングされる例を説明する。
まず、制御部１２は、コンパレータ１９の出力信号ＯＵＴの遅延時間を決定する変数ｉを０に初期設定する（図６のステップＳＴ１）。
Ａ／Ｄ変換器２０のサンプリングレートの１０倍のサンプリングレートで、信号ＯＵＴ＋ＲＣが等価的にサンプリングされる場合、変数ｉは、０、１、２、・・・又は９に設定される変数である。
制御部１２は、以下の式（３）に示すように、変数ｉに基づいて、出力信号ＯＵＴの遅延時間Ｔｉを設定する（図６のステップＳＴ２）。
Ｔｉ＝Ｔｄ×ｉ          （３）
式（３）において、Ｔｄは、遅延時間Ｔｉの１ステップ毎の変化量であり、Ａ／Ｄ変換器２０のサンプリングレートの１０分の１である。
ここでは、変数ｉ＝０であるため、制御部１２は、Ｔ０＝０を設定する
【００３５】
制御部１２は、出力信号ＯＵＴの遅延時間Ｔｉを設定すると、遅延時間Ｔｉが得られるように、スイッチ５２〜５５のオンオフを制御する（図６のステップＳＴ３）。
ここでは、変数ｉ＝０であるため、出力信号ＯＵＴの遅延時間がＴ０＝０になるように、制御部１２が、スイッチ５２〜５５の全てをオフに制御する。
遅延時間がＴ０＝０であれば、コンパレータ１９の出力信号ＯＵＴの立ち上がりは、ランプ信号Ｒａｍｐの立ち上がりと同じタイミングである。
【００３６】
Ａ／Ｄ変換器２０は、図７に示すように、クロック回路１４から出力されたクロック信号ＣＬＫが立ち上がるタイミングで、信号ＯＵＴ＋ＲＣをサンプリングする。
ここでは、遅延時間がＴ０＝０であるため、Ａ／Ｄ変換器２０によりサンプリングされる信号ＯＵＴ＋ＲＣは、クロック信号ＣＬＫに対して遅れを生じていない。
Ａ／Ｄ変換器２０は、サンプリングした信号ＯＵＴ＋ＲＣをデジタルデータＤｉに変換し、デジタルデータＤｉを制御部１２に出力する。
ここでは、変数ｉ＝０であるため、Ａ／Ｄ変換器２０は、サンプリングした信号ＯＵＴ＋ＲＣをデジタルデータＤ０に変換し、デジタルデータＤ０を制御部１２に出力する。
【００３７】
制御部１２は、Ａ／Ｄ変換器２０からデジタルデータＤｉを受けると、デジタルデータＤｉを記憶部２１に保存する（図６のステップＳＴ４）。
ここでは、変数ｉ＝０であるため、制御部１２は、Ａ／Ｄ変換器２０から出力されたデジタルデータＤ０を記憶部２１に保存する。
制御部１２は、現在の変数ｉが、最大値である９であるか否かを判定する（図６のステップＳＴ５）。
制御部１２は、現在の変数ｉが９未満であれば（図６のステップＳＴ５：ＮＯの場合）、変数ｉに１を加算する（図６のステップＳＴ６）。
【００３８】
制御部１２は、変数ｉに１を加算すると、式（３）に示すように、変数ｉに基づいて、出力信号ＯＵＴの遅延時間Ｔｉを設定する（図６のステップＳＴ２）。
制御部１２は、出力信号ＯＵＴの遅延時間Ｔｉを設定すると、遅延時間Ｔｉが得られるように、スイッチ５２〜５５のオンオフを制御する（図６のステップＳＴ３）。
遅延時間がＴｉ≠０であれば、コンパレータ１９の出力信号ＯＵＴの立ち上がりは、図４に示すように、遅延時間Ｔｉだけ、ランプ信号Ｒａｍｐの立ち上がりよりも遅いタイミングである。
【００３９】
Ａ／Ｄ変換器２０は、図７に示すように、クロック回路１４から出力されたクロック信号ＣＬＫが立ち上がるタイミングで、信号ＯＵＴ＋ＲＣをサンプリングする。
遅延時間がＴｉ≠０であれば、Ａ／Ｄ変換器２０によりサンプリングされる信号ＯＵＴ＋ＲＣは、クロック信号ＣＬＫよりも遅延時間Ｔｉだけ遅れている。
Ａ／Ｄ変換器２０は、サンプリングした信号ＯＵＴ＋ＲＣをデジタルデータＤｉに変換し、デジタルデータＤｉを制御部１２に出力する。
【００４０】
制御部１２は、Ａ／Ｄ変換器２０からデジタルデータＤｉを受けると、デジタルデータＤｉを記憶部２１に保存する（図６のステップＳＴ４）。
制御部１２は、現在の変数ｉが、最大値である９であるか否かを判定する（図６のステップＳＴ５）。
制御部１２は、現在の変数ｉが９未満であれば（図６のステップＳＴ５：ＮＯの場合）、変数ｉに１を加算し（図６のステップＳＴ６）、ステップＳＴ２〜ＳＴ５の処理を再度実施する。
制御部１２は、現在の変数ｉが９であれば（図６のステップＳＴ５：ＹＥＳの場合）、  記憶部２１により保存されているデジタルデータＤ０〜Ｄ９の重ね合わせを行う（図６のステップＳＴ７）。
制御部１２がデジタルデータＤ０〜Ｄ９の重ね合わせを行うことで、図７に示すような等価サンプリング波形が得られる。
等価サンプリング波形のサンプリングレートは、Ａ／Ｄ変換器２０のサンプリングレートよりも等価的に１０倍高速化されている。
制御部１２は、重ね合わせ後のデジタルデータを記憶部２１に保存する。
【００４１】
以上の実施の形態１は、参照信号を生成する参照信号生成部１８を備え、制御部１２が、参照信号生成部１８により生成される参照信号の信号レベルを切り替える制御を実施するとともに、Ａ／Ｄ変換器２０により変換されたデジタルデータを保存し、保存した複数のデジタルデータの重ね合わせを行うように、反射波検知装置１を構成した。したがって、反射波検知装置１は、ディレイラインを用いることなく、測定対象物の反射波である反射信号を等価的に高速サンプリングすることができる。
【００４２】
参照信号生成部１８は、反射信号を等価的に高速サンプリングするために設けられているという点で、特許文献１に開示されている画像収集装置が備えるディレイラインと同様である。
しかし、参照信号生成部１８は、図３に示すように、ディレイラインを用いることなく、構成されている。
ディレイラインを用いて、例えば、１ｎｓの時間ずつずれているコンパレータ１９の出力信号ＯＵＴを得る場合、反射波検知装置１を実装する基板の誘電率が４であれば、ディレイラインの実装面積として、約１５×１５ｃｍを確保する必要がある。
一方、参照信号生成部１８の実装面積としては、約５×５ｃｍを確保すれば足り、反射波検知装置１の小型化を図ることが可能である。
【００４３】
実施の形態２． 
実施の形態２では、レベル変換回路３１がカレントミラー回路７０を含む回路であり、積分回路３４がコンデンサ７６を含む回路である反射波検知装置１について説明する。
【００４４】
実施の形態２による反射波検知装置１の構成図は、実施の形態１の反射波検知装置１と同様に図１である。
図８は、実施の形態２による反射波検知装置１の信号変換部１７を示す構成図である。
図８において、レベル変換回路３１は、カレントミラー回路７０及びＮチャネルＦＥＴ７５を備えている。
カレントミラー回路７０は、ＰチャネルＦＥＴ（電界効果トランジスタ）７１，７２及び抵抗７３，７４を備えている。
ＰチャネルＦＥＴ７１は、ゲートがＰチャネルＦＥＴ７２のゲート等と接続され、ソースが基準電位Ｖｃｃと接続され、ドレインが抵抗７３の一端と接続されている。
ＰチャネルＦＥＴ７２は、ゲートがＰチャネルＦＥＴ７１のゲート等と接続され、ソースが基準電位Ｖｃｃと接続され、ドレインが抵抗７４の一端と接続されている。
【００４５】
抵抗７３は、一端がＰチャネルＦＥＴ７１のドレイン及びＰチャネルＦＥＴ７１，７２におけるそれぞれのゲートと接続され、他端がグランドと接続されている。
抵抗７４は、一端がＰチャネルＦＥＴ７２のドレインと接続され、他端がＮチャネルＦＥＴ７５のドレイン、コンデンサ７６の一端及びコンパレータ１９の非反転入力端子（＋）のそれぞれと接続されている。
ＮチャネルＦＥＴ７５は、ゲートがステップ信号生成回路１５の出力と接続され、ドレインが抵抗７４の他端、コンデンサ７６の一端及びコンパレータ１９の非反転入力端子（＋）のそれぞれと接続され、ソースがグランドと接続されている。
ＮチャネルＦＥＴ７５は、ステップ信号生成回路１５から出力されたステップ信号ＳＴＰの論理を反転するために設けられている。
【００４６】
積分回路３４は、コンデンサ７６を備えている。
コンデンサ７６は、一端が抵抗７４の他端、ＮチャネルＦＥＴ７５のドレイン及びコンパレータ１９の非反転入力端子（＋）のそれぞれと接続され、他端がグランドと接続されている。
コンデンサ７６は、コンパレータ１９の非反転入力端子（＋）に出力するランプ信号Ｒａｍｐの波形を滑らかにするために設けられている。
【００４７】
次に動作について説明する。
図８に示す信号変換部１７以外は、実施の形態１と同様であるため、ここでは、図８に示す信号変換部１７の動作だけを説明する。
ＰチャネルＦＥＴ７１とＰチャネルＦＥＴ７２は、同一特性のＦＥＴであり、カレントミラー回路７０は、定電流源として動作する。
抵抗７４を流れる電流Ｉｄは、以下の式（４）に示すように、抵抗７３の抵抗値Ｒ６、基準電位Ｖｃｃ及びＰチャネルＦＥＴ７１の閾値電圧Ｖｇｓによって決まる。
2019234853.tif 000005
【００４８】
ＮチャネルＦＥＴ７５は、ステップ信号生成回路１５から出力されたステップ信号ＳＴＰの論理を反転し、論理反転後のステップ信号を積分回路３４に出力する。
積分回路３４は、レベル変換回路３１から出力されたステップ信号を積分し、積分後のステップ信号をランプ信号Ｒａｍｐとしてコンパレータ１９に出力する。
【００４９】
ＮチャネルＦＥＴ７５がオンであるとき、コンデンサ７６の一端に生じるランプ信号Ｒａｍｐの傾きであるスルーレートαは、以下の式（５）に示すように、コンデンサ７６の静電容量Ｃ１によって決まる。
2019234853.tif 000006
ＮチャネルＦＥＴ７５がオフであるとき、コンデンサ７６にチャージされた電荷は、ＮチャネルＦＥＴ７５を介してグランドに流れ、コンデンサ７６にチャージされた電荷は、リセットされる。
【００５０】
以上より、レベル変換回路３１がカレントミラー回路７０を含む回路であり、積分回路３４がコンデンサ７６を含む回路である反射波検知装置１であっても、実施の形態１の反射波検知装置１と同様に、ディレイラインを用いることなく、測定対象物の反射波である反射信号を等価的に高速サンプリングすることができる。
【００５１】
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【産業上の利用可能性】
【００５２】
この発明は、測定対象物の反射波である反射信号をサンプリングする反射波検知装置に適している。
【符号の説明】
【００５３】
１  反射波検知装置、２  測定対象物、１１  制御回路、１２  制御部、１３  信号源、１４  クロック回路、１５  ステップ信号生成回路、１６  遅延回路、１７  信号変換部、１８  参照信号生成部、１９  コンパレータ、２０  Ａ／Ｄ変換器、２１  記憶部、３１  レベル変換回路、３２  プルアップ抵抗、３３  ＮチャネルＦＥＴ、３４  積分回路、３５，３６，３７  抵抗、３８  オペアンプ、３９  抵抗、４０  コンデンサ、５１  加算回路、５２〜５５  スイッチ、５６〜６０  抵抗、６１  オペアンプ、６２  反転増幅器、６３，６４  抵抗、６５  オペアンプ、７０  カレントミラー回路、７１，７２  ＰチャネルＦＥＴ、７３，７４  抵抗、７５  ＮチャネルＦＥＴ、７６  コンデンサ。
【図１】
2019234853.tif 000007
【図２】
2019234853.tif 000008
【図３】
2019234853.tif 000009
【図４】
2019234853.tif 000010
【図５】
2019234853.tif 000011
【図６】
2019234853.tif 000012
【図７】
2019234853.tif 000013
【図８】
2019234853.tif 000014
【国際調査報告】
2019234853.tif 000015
2019234853.tif 000016
2019234853.tif 000017
2019234853.tif 000018