(57)【要約】  不揮発性メモリ装置（１０）は、抵抗値の大きさに応じてディジタルデータが記録される抵抗変化型の複数のメモリセル（２１）として、少なくとも１つのデータセルと少なくとも１つのダミーセルとが関連付けられて構成されたメモリグループと、メモリグループを構成する複数のメモリセル（２１）のそれぞれに対し、並列に読出し動作を行う読出し回路（１１）と、を備え、少なくとも１つのダミーセルには、読出し回路（１１）による読出し動作が実行された際に発生するサイドチャネルリークと少なくとも１つのデータセルに記録される情報データとの相関関係を小さくするためのダミーデータが記録される。
2019146198.tif 000002
【特許請求の範囲】
【請求項１】
抵抗値の大きさに応じてディジタルデータが記録される抵抗変化型の複数のメモリセルとして、少なくとも１つのデータセルと少なくとも１つのダミーセルとが関連付けられて構成されたメモリグループと、
前記メモリグループを構成する複数のメモリセルのそれぞれに対し、並列に読出し動作を行う読出し回路と、を備え、
前記少なくとも１つのダミーセルには、前記読出し回路による読出し動作が実行された際に発生するサイドチャネルリークと前記少なくとも１つのデータセルに記録される情報データとの相関関係を小さくするためのダミーデータが記録される、
不揮発性メモリ装置。
【請求項２】
前記不揮発性メモリ装置は、前記少なくとも１つのデータセルに記録される情報データに基づき、前記少なくとも１つのダミーセルに前記ダミーデータの書込み動作を行う書込み回路を備える、
請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記複数のメモリセルには、物理的なばらつき特性を利用したデバイス固有のＰＵＦ（Ｐｈｙｓｉｃａｌｌｙ  Ｕｎｃｌｏｎａｂｌｅ  Ｆｕｎｃｔｉｏｎ）データが記録される、
請求項１または２に記載の不揮発性メモリ装置。
【請求項４】
前記複数のメモリセルには、互いに異なる複数の電気的信号が印加されることによって、抵抗値が複数の可変抵抗値範囲を可逆的に遷移する、可変状態のメモリセルが含まれ、
前記ＰＵＦデータで用いられる物理的な特性ばらつきは、前記可変状態のメモリセルの同一抵抗状態における抵抗値のばらつきを利用している、
請求項３に記載の不揮発性メモリ装置。
【請求項５】
前記複数のメモリセルには、
互いに異なる複数の電気的信号が印加されることによって、抵抗値が複数の可変抵抗値範囲を可逆的に遷移する、可変状態のメモリセルと、
前記可変状態に変化させるような電気的ストレスであるフォーミングストレスが印加されない限り前記可変状態とならず、かつ、抵抗値が前記複数の可変抵抗値範囲のいずれとも重複しない初期抵抗値範囲にある、初期状態のメモリセルとが含まれ、
前記ＰＵＦデータで用いられる物理的な特性ばらつきは、前記フォーミングストレスに必要な累積パルス時間のばらつきを利用している、
請求項３に記載の不揮発性メモリ装置。
【請求項６】
前記少なくとも１つのデータセルには、前記ＰＵＦデータが記録され、
前記メモリグループを構成する複数のメモリセルには、前記ＰＵＦデータの誤り訂正データが記録されない、
請求項３〜５のいずれか１項に記載の不揮発性メモリ装置。
【請求項７】
前記ダミーデータは、前記少なくとも１つのデータセルと前記少なくとも１つのダミーセルとのハミングウェイトを所定の値とするためのデータである、
請求項１〜６のいずれか１項に記載の不揮発性メモリ装置。
【請求項８】
前記ダミーデータは、乱数データである、
請求項１〜６のいずれか１項に記載の不揮発性メモリ装置。
【請求項９】
前記複数のメモリセルには、互いに異なる複数の電気的信号が印加されることによって、抵抗値が複数の可変抵抗値範囲を可逆的に遷移する、可変状態のメモリセルが含まれ、
前記少なくとも１つのダミーセルは、前記可変状態のメモリセルであり、
前記ダミーデータは、同一抵抗状態における抵抗値である、
請求項６に記載の不揮発性メモリ装置。
【請求項１０】
抵抗値の大きさに応じて、ディジタルデータが記録される抵抗変化型の複数のメモリセルとして、少なくとも１つのデータセルと少なくとも１つのダミーセルとが関連付けられて構成されたメモリグループと、前記複数のメモリセルのそれぞれに対し、並列に読出し動作を行う読出し回路と、を備える不揮発性メモリ装置の書込み方法であって、
前記少なくとも１つのダミーセルに、前記読出し回路による読出し動作が実行された際に発生するサイドチャネルリークと前記少なくとも１つのデータセルに記録される情報データとの相関関係を小さくするためのダミーデータを書込む、
書込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、不揮発性メモリ装置に関し、特に、抵抗変化型の不揮発性メモリセルを複数有する不揮発性メモリ装置等に関する。
【背景技術】
【０００２】
ネットバンキングやネットショッピングなど、インターネットを介して行われる電子商取引サービスの市場は急速に拡大している。このときの決済方法として電子マネーが用いられ、その媒体として利用されるＩＣ（”Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ”、以下同じ。）カードやスマートフォン端末も同様に利用が拡大している。これらのサービスには、決済時の安全性のため、通信における相互認証や通信データの暗号化にあたって常により高いレベルのセキュリティ技術が求められる。【０００３】
ソフトウェア技術に関しては、高度な暗号化アルゴリズムを中心としたプログラム処理の暗号化技術が蓄積されており、十分なセキュリティが達成されている。しかし、技術進歩により、回路内部の情報をハードウェア的に外部から直接読み取られる懸念が急速に高まっている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−６７９４２号公報
【特許文献２】特開２００６−２５３６６号公報
【特許文献３】特開２０１６−１０５５８５号公報
【特許文献４】国際公開第２０１４／１１９３２９号
【特許文献５】国際公開第２０１０／１０００１５号
【非特許文献】
【０００５】
【非特許文献１】Ｐａｕｌ  Ｋｏｃｈｅｒ,  ｅｔ  ａｌ．  “Ｉｎｔｒｏｄｕｃｔｉｏｎ  ｔｏ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｐｏｗｅｒ  Ａｎａｌｙｓｉｓ  ａｎｄ  Ｒｅｌａｔｅｄ  Ａｔｔａｃｋｓ”  １９９８
【非特許文献２】Ｇｅｏｒｇｉｏｓ  Ｓｅｌｉｍｉｓ,  ｅｔ  ａｌ．“Ｅｖａｌｕａｔｉｏｎ  ｏｆ  ９０ｎｍ  ６Ｔ−ＳＲＡＭ  ａｓ  Ｐｈｙｓｉｃａｌ  Ｕｎｃｌｏｎａｂｌｅ  Ｆｕｎｃｔｉｏｎ  ｆｏｒ  Ｓｅｃｕｒｅ  Ｋｅｙ  Ｇｅｎｅｒａｔｉｏｎ  ｉｎ  Ｗｉｒｅｌｅｓｓ  Ｓｅｎｓｏｒ  Ｎｏｄｅｓ”
【非特許文献３】Ａｎ  Ｃｈｅｎ，“Ｃｏｍｐｒｅｈｅｎｓｉｖｅ  Ａｓｓｅｓｓｍｅｎｔ  ｏｆ  ＲＲＡＭ−ｂａｓｅｄ  ＰＵＦ  ｆｏｒ  Ｈａｒｄｗａｒｅ  Ｓｅｃｕｒｉｔｙ  Ａｐｐｌｉｃａｔｉｏｎｓ”  ＩＥＤＭ２０１５
【非特許文献４】Ｐ．Ｈ．Ｔｓｅｎｇ，  ｅｔ  ａｌ．“Ｅｒｒｏｒ  Ｆｒｅｅ  Ｐｈｙｓｉｃａｌｌｙ  Ｕｎｃｌｏｎａｂｌｅ  Ｆｕｎｃｔｉｏｎ  （ＰＵＦ）  ｗｉｔｈ  Ｐｒｏｇｒａｍｍｅｄ  ＲｅＲＡＭ  ｕｓｉｎｇ  Ｒｅｌｉａｂｌｅ  Ｒｅｓｉｓｔａｎｃｅ  Ｓｔａｔｅｓ  ｂｙ  Ｎｏｖｅｌ  ＩＤ−Ｇｅｎｅｒａｔｉｏｎ  Ｍｅｔｈｏｄ”  ＳＳＤＭ２０１７
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本開示は、高い耐タンパ性を有する不揮発性メモリ装置を提供する。
【課題を解決するための手段】
【０００７】
本開示の一態様にかかる不揮発性メモリ装置は、抵抗値の大きさに応じてディジタルデータが記録される抵抗変化型の複数のメモリセルとして、少なくとも１つのデータセルと少なくとも１つのダミーセルとが関連付けられて構成されたメモリグループと、前記メモリグループを構成する複数のメモリセルのそれぞれに対し、並列に読出し動作を行う読出し回路と、を備え、前記少なくとも１つのダミーセルには、前記読出し回路による読出し動作が実行された際に発生するサイドチャネルリークと前記少なくとも１つのデータセルに記録される情報データとの相関関係を小さくするためのダミーデータが記録される。
【発明の効果】
【０００８】
本開示により、高い耐タンパ性を有する不揮発性メモリ装置が提供される。
【図面の簡単な説明】
【０００９】
【図１】図１は、実施の形態にかかる抵抗変化型不揮発性メモリ装置の概略構成の一例を示すブロック図である。
【図２】図２は、実施の形態にかかる抵抗変化型不揮発性メモリ装置が備えるメモリセルの概略構成の一例を示す断面図である。
【図３】図３は、同一抵抗状態における規格化抵抗値情報とそのばらつきについての標準正規分布の偏差との関係をプロットした図である。
【図４】図４は、フォーミングが完了するまでの累積パルス印加時間を規格化した情報とそのばらつきについての標準正規分布の偏差との関係をプロットした図である。
【図５】図５は、実施の形態の不揮発性メモリ装置の具体的な構成例を示すブロック図である。
【図６】図６は、不揮発性メモリ装置が備える読出し回路の構成例を示す図である。
【図７】図７は、読出し回路が備えるセンスアンプ回路の構成例を示す回路図である。
【図８】図８は、選択されたメモリセルを読出し回路が読出す場合のタイミングチャートである。
【図９】図９は、実施例１の不揮発性メモリ装置の動作によって生成されたメモリグループのデータパターンを示す図である。
【図１０】図１０は、実施例１の不揮発性メモリ装置の動作例を示すフローチャートである。
【図１１】図１１は、実施例２の不揮発性メモリ装置のＰＵＦデータ登録時の動作例を示すフローチャートである。
【図１２】図１２は、実施例２の不揮発性メモリ装置のＰＵＦデータ登録時の動作を説明するための図である。
【図１３】図１３は、実施例２の不揮発性メモリ装置のＰＵＦデータ再生時の動作例を示すフローチャートである。
【図１４】図１４は、実施例２の不揮発性メモリ装置のＰＵＦデータ再生時の動作を説明するための図である。
【図１５】図１５は、実施例２の不揮発性メモリ装置のメモリセルアレイのデータ構成を示す図である。
【図１６】図１６は、実施例２の不揮発性メモリ装置の動作例を示すフローチャートである。
【図１７】図１７は、サイドチャネル攻撃の評価環境を示す図である。
【図１８】図１８は、サイドチャネル情報を示す図である。
【図１９】図１９は、実施例１の不揮発性メモリ装置のメモリセルアレイにおける、ハミングウェイトと磁界強度との相関関係を示す図である。
【図２０】図２０は、実施例１の不揮発性メモリ装置のメモリセルアレイにおける、ハミングウェイトを一定としたときの磁界強度を示す図である。
【図２１】図２１は、実施例２の不揮発性メモリ装置のメモリセルアレイにおける、ハミングウェイトと磁界強度との相関関係を示す図である。
【図２２】図２２は、実施例２の不揮発性メモリ装置のメモリセルアレイにおける、ハミングウェイトを一定としたときの磁界強度を示す図である。
【発明を実施するための形態】
【００１０】
（本開示の基礎となる知見）
一般的にはセキュリティを強化したＩＣでは、内部に搭載する暗号鍵を用いて秘密情報を暗号化して利用しており、情報の漏洩を防止している。この場合、内部に保持している暗号鍵（「秘密鍵」ともいう。）の情報を外部に漏洩させないことが必須となる。
【００１１】
これについて、１９９９年にＰａｕｌ  Ｋｏｃｈｅｒらによって提案された、非特許文献１に記載のサイドチャネル攻撃（ＳＣＡ：Ｓｉｄｅ  Ｃｈａｎｎｅｌ  Ａｔｔａｃｋ）という手法が脅威とされている。この手法は、各信号処理回路の実行時の半導体デバイスの消費電力、および消費電力に依存する輻射電磁波などのサイドチャネル情報を用いることで、暗号鍵を特定する。この手法が脅威である理由は、攻撃者（ハッカー）が、オシロスコープや市販のＰＣといった比較的安価な装置で攻撃環境が実現できることに加え、ＩＣに物理的に損傷を与えず、実動作中に鍵情報をハッキングできることにある。
【００１２】
一般的なＳＣＡとして、大きく２つの種類が存在する。１つは、暗号処理回路の動作時に発生する消費電力に着目したものであり、暗号演算処理のタイミングを特定し、そのときの消費電力の変動を解析することで、秘密鍵を特定する単純電力解析（ＳＰＡ：Ｓｉｍｐｌｅ  Ｐｏｗｅｒ  Ａｎａｌｙｓｉｓ）である。もう１つは、暗号処理回路内で出力されるデータと発生する消費電力とを繰り返し測定し統計的に解析することで、秘密鍵を推定する差分電力解析（ＤＰＡ：Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｐｏｗｅｒ  Ａｎａｌｙｓｉｓ）である。このような、ＳＣＡの攻撃対象は、暗号鍵を実際に使用する暗号処理回路の暗号処理となることが多く、暗号処理に対する様々なＳＣＡ対策が提案されている。
【００１３】
特許文献１では、秘密鍵を使用した暗号処理と、ダミー鍵を使用した暗号処理とをランダムな順番で実行することで、サイドチャネルリークと秘密鍵との間の相関を小さくすることが試みられている。なお、サイドチャネルリークは、電力、磁界および熱の何れかである。
【００１４】
特許文献２では、暗号処理回路内のハミングウェイトを一定にして暗号処理時の消費電力を一定にすることで、ＤＰＡに耐性を持たせつつ、ダミー演算を混ぜることで、暗号処理のタイミングを特定しにくくする暗号処理技術が開示されている。
【００１５】
また、上述したサイドチャネル対策の他に、近年、ＰＵＦ（物理的複製困難関数；Ｐｈｙｓｉｃａｌｌｙ  Ｕｎｃｌｏｎａｂｌｅ  Ｆｕｎｃｔｉｏｎ）と呼ばれる、新たなハードウェア技術が提案されている。ＰＵＦ技術は、製造ばらつきを活用してＩＣごとに異なるユニークな個体識別情報を生成する技術である。以降、本明細書ではＰＵＦ技術により生成される個体識別情報を「ＰＵＦデータ」と呼ぶ。ＰＵＦデータはＩＣの物理特性のばらつきに関連づけられた各デバイス固有の乱数データであると言え、物理特性の僅かなばらつきを利用するため、物理的解析が困難かつ、ＩＣ毎にその物理特性を人為的に再現することが不可能であるため、物理的な複製が不可能なデータを生成することができる。
【００１６】
具体的な先行例として、非特許文献２のようなＳＲＡＭ  ＰＵＦが例示され得る。これらの例では、ＳＲＡＭにおける各メモリセルにおいて、主にトランジスタのＶｔばらつき（動作電圧のばらつき）により電源投入時の初期値のディジタルデータが１状態になりやすいか、０状態になりやすいかが異なる現象を用いている。これは、各ＩＣに搭載されたＳＲＡＭのセルごとに固有であり、異なっている。つまり、ＳＲＡＭに電源投入したときの初期値データがＰＵＦデータとして用いられる。
【００１７】
その他にも、特許文献３、特許文献４、非特許文献３、非特許文献４のような、ＲｅＲＡＭ  ＰＵＦが例示され得る。特許文献３の例では、ＲｅＲＡＭのメモリセルの抵抗ばらつきを利用している。そして、メモリグループ内の抵抗値情報を取得し、それらの抵抗値情報より、２値化するための基準となる判定値を求め、ＰＵＦデータを生成する。非特許文献３では、２つのセルを同一状態に書込み、書込み後の抵抗値ばらつきによる大小関係を比較することで、ＰＵＦデータを生成する方式である。また、特許文献４や非特許文献４では、ＲｅＲＡＭのフォーミングのランダム性をＰＵＦとして利用している。ＲｅＲＡＭのメモリセルでは、抵抗値の高い初期状態に対し、フォーミングと呼ばれる通常の書き換え電圧よりも大きな電圧ストレスを印加して絶縁破壊を引き起こさせることで、書き換えが可能な可変状態へと遷移させることができる。そしてこのフォーミングの過程において必要とされる電圧ストレスの印加時間は、メモリセル毎にランダムな特性を有する。上記文献における本方式では、固定時間の電圧ストレスをメモリグループに与え、約半数のメモリセルのフォーミングが完了した時点で、電圧ストレス印加の処理を終了させる。すると、終了後のメモリセルグループには、初期状態と可変状態のメモリセルが約半数かつ、デバイス毎に固有なランダムなデータとして記録されることになる。当該方式は、当該ランダムなデータをＰＵＦデータとして利用する方式である。
【００１８】
このようなＰＵＦ技術により、各ＩＣ固有の乱数となるＰＵＦデータを記録することで、解析されにくくかつ、複製できないデータとして扱うことができる。このＰＵＦデータは、例えば、前述した秘密鍵を暗号化するデバイス鍵として用いられる。デバイス鍵（ＰＵＦデータ）によって暗号化された秘密鍵は、暗号化された状態で不揮発性メモリに保存される。すなわち、不揮発性メモリに記録された暗号化秘密鍵はデバイス鍵でしか元の秘密鍵データに復号できないため、秘密鍵のセキュリティ強度は、ＰＵＦのセキュリティ強度に依存する。
【００１９】
一方、ＰＵＦは、物理特性の僅かなばらつきを利用していることから、同一のデバイスに対してＰＵＦデータを再生する場合、温度や電源といった環境変動の影響を受けやすく再現性の低下や、製造での物理的な依存性によるユニーク性の低下など、いくつかの課題が存在する。
【００２０】
特許文献５には、これらの再現性やユニーク性を改善するための対策として、Ｆｕｚｚｙ  Ｅｘｔｒａｃｔｏｒと呼ばれる技術が用いられている。これはＰＵＦのセキュリティ強度を維持しつつ誤り訂正が可能なアルゴリズムやハッシュ関数などのＰＵＦデータへのポスト処理が搭載された技術である。
【００２１】
本願発明者らによる知見に基づいて、本開示の一態様の概要は以下のとおりである。
【００２２】
本開示の一形態にかかる不揮発性メモリ装置は、抵抗値の大きさに応じてディジタルデータが記録される抵抗変化型の複数のメモリセルとして、少なくとも１つのデータセルと少なくとも１つのダミーセルとが関連付けられて構成されたメモリグループと、前記メモリグループを構成する複数のメモリセルのそれぞれに対し、並列に読出し動作を行う読出し回路と、を備え、前記少なくとも１つのダミーセルには、前記読出し回路による読出し動作が実行された際に発生するサイドチャネルリークと前記少なくとも１つのデータセルに記録される情報データとの相関関係を小さくするためのダミーデータが記録される。
【００２３】
これによれば、少なくとも１つのダミーセルには、サイドチャネルリークと情報データ（秘密にしたいデータであって、例えばＰＵＦデータやその他重要なデータ）との相関関係を小さくするためのダミーデータが記録されているため、情報データに起因して発生するサイドチャネルリークとは異なるサイドチャネルリークが発生する。したがって、読出し回路による読出し動作が実行された際に発生するサイドチャネルリークから情報データが推定されにくくなる。このため、耐タンパ性を高めることができる。
【００２４】
また、前記不揮発性メモリ装置は、前記少なくとも１つのデータセルに記録される情報データに基づき、前記少なくとも１つのダミーセルに前記ダミーデータの書込み動作を行う書込み回路を備えていてもよい。
【００２５】
これによれば、上記相関関係を小さくするためのダミーデータをダミーセルに書込むことができる。
【００２６】
また、前記複数のメモリセルには、物理的なばらつき特性を利用したデバイス固有のＰＵＦデータが記録されてもよい。
【００２７】
これによれば、セキュリティ強度の高いＰＵＦデータが用いられるため、耐タンパ性をより高めることができる。
【００２８】
また、前記複数のメモリセルには、互いに異なる複数の電気的信号が印加されることによって、抵抗値が複数の可変抵抗値範囲を可逆的に遷移する、可変状態のメモリセルが含まれ、前記ＰＵＦデータで用いられる物理的な特性ばらつきは、前記可変状態のメモリセルの同一抵抗状態における抵抗値のばらつきを利用していてもよい。
【００２９】
これによれば、複数のメモリセルをそれぞれ同一抵抗状態とすることで、容易にＰＵＦデータを生成できる。
【００３０】
また、前記複数のメモリセルには、互いに異なる複数の電気的信号が印加されることによって、抵抗値が複数の可変抵抗値範囲を可逆的に遷移する、可変状態のメモリセルと、前記可変状態に変化させるような電気的ストレスであるフォーミングストレスが印加されない限り前記可変状態とならず、かつ、抵抗値が前記複数の可変抵抗値範囲のいずれとも重複しない初期抵抗値範囲にある、初期状態のメモリセルとが含まれ、前記ＰＵＦデータで用いられる物理的な特性ばらつきは、前記フォーミングストレスに必要な累積パルス時間のばらつきを利用していてもよい。
【００３１】
これによれば、複数のメモリセルにフォーミングストレスを印加することで、容易にＰＵＦデータを生成できる。
【００３２】
また、前記少なくとも１つのデータセルには、前記ＰＵＦデータが記録され、前記メモリグループを構成する複数のメモリセルには、前記ＰＵＦデータの誤り訂正データが記録されなくてもよい。
【００３３】
これによれば、メモリグループを構成する複数のメモリセルにＰＵＦデータの誤り訂正データ（例えば、ＰＵＦデータと一対一で紐付けられている誤り訂正データ）が記録されていれば、当該誤り訂正データからＰＵＦデータが解析され得るが、当該誤り訂正データが記録されないため、耐タンパ性をより高めることができる。なお、ＰＵＦデータの誤り訂正は、当該誤り訂正データを用いなくてもＦｕｚｚｙ  Ｅｘｔｒａｃｔｏｒにより生成されるヘルパーデータにより可能となっている。また、当該誤り訂正データが記録されない分の空いた領域（例えばダミーセル）にダミーデータを記録することができるため、耐タンパ性を高めることができる。
【００３４】
また、前記ダミーデータは、前記少なくとも１つのデータセルと前記少なくとも１つのダミーセルとのハミングウェイトを所定の値とするためのデータであってもよい。
【００３５】
これによれば、ハミングウェイトが所定の値となるため、サイドチャネルリークが当該所定の値に応じたものとなり、情報データとの相関関係を小さくすることができる。
【００３６】
また、前記ダミーデータは、乱数データであってもよい。
【００３７】
これによれば、ハミングウェイトが乱数データに応じた値となるため、サイドチャネルリークが当該乱数データに応じたものとなり、情報データとの相関関係を小さくすることができる。
【００３８】
また、前記複数のメモリセルには、互いに異なる複数の電気的信号が印加されることによって、抵抗値が複数の可変抵抗値範囲を可逆的に遷移する、可変状態のメモリセルが含まれ、前記少なくとも１つのダミーセルは、前記可変状態のメモリセルであり、前記ダミーデータは、同一抵抗状態における抵抗値であってもよい。
【００３９】
これによれば、データセルとともにダミーセルにおいても、ダミーデータとしてＰＵＦデータを使用することができる。
【００４０】
本開示の一形態にかかる書込み方法は、抵抗値の大きさに応じて、ディジタルデータが記録される抵抗変化型の複数のメモリセルとして、少なくとも１つのデータセルと少なくとも１つのダミーセルとが関連付けられて構成されたメモリグループと、前記複数のメモリセルのそれぞれに対し、並列に読出し動作を行う読出し回路と、を備える不揮発性メモリ装置の書込み方法であって、前記少なくとも１つのダミーセルに、前記読出し回路による読出し動作が実行された際に発生するサイドチャネルリークと前記少なくとも１つのデータセルに記録される情報データとの相関関係を小さくするためのダミーデータを書込む。
【００４１】
これにより、高い耐タンパ性を有する不揮発性メモリを提供できる。
【００４２】
以下、添付図面を参照しながら、これらの知見に基づく本開示の詳細を説明する。
【００４３】
以下で説明する実施の形態は、いずれも一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態、ステップ、ステップの順序などは、あくまで一例であり、本開示を限定するものではない。以下の実施の形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、図面において、同じ符号が付いたものは、説明を省略する場合がある。また、図面は理解しやすくするために、それぞれの構成要素を模式的に示したもので、形状および寸法比等については正確な表示ではない場合がある。また、製造方法においては、必要に応じて、各工程の順序等を変更でき、かつ、他の公知の工程を追加できる。
【００４４】
（実施の形態）
［本開示で用いる抵抗変化型不揮発性メモリ装置の概要］
図１は、実施の形態にかかる抵抗変化型不揮発性メモリ装置１００の概略構成の一例を示すブロック図である。また、図２は、実施の形態にかかる抵抗変化型不揮発性メモリ装置１００が備えるメモリセル９１の概略構成の一例を示す断面図である。なお、本明細書では、抵抗変化型不揮発性メモリ装置を、単に不揮発性メモリ装置ともいう。
【００４５】
図１に示す例では、本実施の形態の不揮発性メモリ装置１００は、少なくともメモリセルアレイ９０と、制御装置９３とを備えている。なお、制御装置９３は必ずしも不揮発性メモリ装置１００の一部である必要はなく、不揮発性メモリ装置１００外に接続された制御装置を用いて、以下に説明する動作が行われてもよい。
【００４６】
メモリセルアレイ９０は、抵抗値の大きさに応じてディジタルデータが記録される抵抗変化型の複数のメモリセル９１がアレイ状に配置された構成を有する。詳細は後述するが、メモリセルアレイ９０には、複数のメモリセル９１として、少なくとも１つのデータセルと少なくとも１つのダミーセルとが関連付けられて構成されたメモリグループが含まれる。本実施の形態では、メモリセルアレイ９０には、複数のメモリグループが含まれる。データセルは、秘密鍵やユーザデータなどの実際の情報データを記録する情報セルであり、ダミーセルは、メモリグループから情報を読出す際に発生するサイドチャネルリークと情報データとの相関関係を小さくするためのダミーデータが記録される。なお、「記録される」とは、現在記録されていること、および、将来記録されることのいずれであってもよい。以下の説明における「記録される」についても同様である。
【００４７】
制御装置９３は、データセルに記録されるメモリセル９１の抵抗状態に応じて、ダミーセルへ書込みを実行する。データセルに記録されたデータを読出す際には、そのデータセルと、当該データセルに関連付けられたダミーセルと合わせて、並列に読出し動作が実行される。つまり、メモリグループの単位で、並列に読出し動作が行われる。ダミーセルは、読出し動作が実行された際に発生するサイドチャネルリークとデータセルに記録される情報データとの相関関係を小さくするための抵抗値に書込まれる。
【００４８】
図２に示す例では、メモリセル９１が備える抵抗変化素子１２０が、下地層１２２（例えば、Ｔａ２Ｏ５）と、第１電極１２４（例えば、Ｉｒ）と、抵抗変化層１２６（例えば、ＴａＯｘ）と、第２電極１２８（例えば、ＴａＮ）とを備えている。それぞれのメモリセル９１には、特定のメモリセルを選択するためのトランジスタ１２９が接続されている。
【００４９】
メモリセル９１は、異なる複数の電気的信号が印加されることによって、抵抗値が複数の可変抵抗値範囲の間を可逆的に遷移する可変状態を取りうる性質を有する。可変抵抗値範囲には、ディジタル情報のある１つの状態として低抵抗状態となる抵抗値範囲と、他の１つの状態として上記低抵抗状態よりも高抵抗な高抵抗状態となる抵抗値範囲とがある。このように、可変状態では、抵抗値を低抵抗状態と高抵抗状態とで可逆的に遷移させることができる。
【００５０】
また、メモリセル９１は、初期状態を取りうる性質を有する。「初期状態」とは、抵抗値が可変抵抗値範囲のいずれとも重複しない初期抵抗値範囲にある状態をいう。初期状態にあるメモリセルは、フォーミングが行われない限り可変状態とならない。「フォーミング」とは、所定の電気的ストレスをメモリセルに印加して、メモリセルの抵抗値が複数の可変抵抗値範囲の間を可逆的に遷移する状態へと、メモリセルを変化させることをいう。
【００５１】
フォーミングのために印加される電気的ストレス（フォーミングストレス）は、例えば、所定の電圧と時間幅を有する電気的パルスである場合もあるし、複数の電気的パルスを組み合わせたものである場合もある。フォーミングストレスは累積的なストレスであってもよい。その場合、ストレスの累積量が所定量を超えたときに、メモリセル９１は初期状態から可変状態に遷移する。
【００５２】
本実施の形態では、メモリセル９１は、製造後、フォーミングをしなければ抵抗値が複数の可変抵抗値範囲の間を可逆的に遷移する状態とならないような性質を有しているとする。つまり、半導体プロセス等により製造した後、フォーミングストレスが印加される前の抵抗変化素子は、初期状態にあるとして説明する。
【００５３】
しかしながら、この性質は一例であり必須ではない。メモリセル９１は、初期状態を取りうる素子でなくてもよく、例えば、可変状態のみを有する、いわゆるフォーミングレスの素子であってもよい。
【００５４】
メモリセルアレイ９０には、任意に設定したデータパターンを可変状態の違いで記録する以外にも、物理的な特性からランダムな個体識別情報であるＰＵＦとして利用される場合もある。
【００５５】
一例のＰＵＦでは、同一の抵抗状態の各メモリセルの抵抗値ばらつきを利用する。同一の抵抗状態であっても、微小な抵抗値のばらつきが存在し、当該一例のＰＵＦでは、当該特性が利用される。メモリセルアレイ９０の中から、複数のメモリセル９１が可変状態として全て同一の抵抗状態に設定され、ＰＵＦデータが記録されたメモリグループとして扱われる。
【００５６】
図３は、同一抵抗状態における規格化抵抗値情報とそのばらつきについての標準正規分布の偏差との関係をプロットした図である。図３に示されるように、メモリセルの抵抗値ばらつきの分布は、正規分布に従い、ほぼ直線に分布している。このことから、抵抗値ばらつきは極めてランダムな現象であることが確認できる。図３には、抵抗値ばらつき分布の中央値を判定値として設定し、例えば、判定値よりも抵抗値が大きければ１データ、小さければ０データとして割り当てることでディジタルデータを出力する例が示される。
【００５７】
もう１つの例では、初期状態のメモリセルからフォーミングが完了する累積パルス印加時間のばらつきを利用する。
【００５８】
図４は、フォーミングが完了するまでの累積パルス印加時間を規格化した情報とそのばらつきについての標準正規分布の偏差との関係をプロットした図である。メモリセルのフォーミング特性は、累積パルス印加時間に対してほぼ直線に分布していることが確認できる。このことから、抵抗値ばらつきと同様に、フォーミング処理における累積パルス印加時間のばらつきは極めてランダムな現象であるといえる。図４に示す例では、フォーミングパルスパラメータとして、ＰＵＦデータ領域におけるメモリセルのうちの約半数のメモリセルが、フォーミングが完了するときの固定時間のパラメータを設定し、当該ＰＵＦデータ領域におけるメモリセルに対して、当該固定時間の間、フォーミング処理を行う。すると、フォーミングパルス印加後のＰＵＦデータ領域内において、約半数のメモリセルのフォーミングが完了し、可変状態に遷移することとなる（言い換えると、残りの約半数は、初期状態のままである）。図４には、例えば、可変状態に遷移したメモリセルを１、初期状態のままのメモリセルを０として割り当てることでディジタルデータを出力する例が示される。
【００５９】
［抵抗変化型不揮発性メモリ装置の構成と回路基本動作］
図５は、実施の形態の不揮発性メモリ装置１０の具体的な構成例を示すブロック図である。なお、不揮発性メモリ装置１０は、上記説明した不揮発性メモリ装置１００の一具体例であり、実施の形態の不揮発性メモリ装置の具体的構成が図５に示される構成に限定されるものではない。
【００６０】
図５に示すように、実施の形態の不揮発性メモリ装置１０は、半導体基板上に、メモリ本体部２２を備えている。また、不揮発性メモリ装置１０は、さらにデータ入出力回路６と、制御回路１５と、アドレス入力回路１６とを備えている。
【００６１】
メモリ本体部２２は、読出し回路１１と、書込み回路１４と、カラムデコーダ回路１７と、ロウデコーダ回路１８と、ＰＵＦデータ生成回路１９と、メモリセルアレイ２０とを備えている。
【００６２】
書込み回路１４は、選択されたメモリセル２１へ各動作における所定の電圧を印加してデータを書込む。例えば、書込み回路１４は、後述する情報領域７における少なくとも１つのデータセルに記録される情報データに基づき、後述するダミー領域８における少なくとも１つのダミーセルにダミーデータの書込み動作を行う。
【００６３】
読出し回路１１は、メモリグループを構成する複数のメモリセル２１のそれぞれに対し、並列に読出し動作を行う。例えば、メモリグループは、ワード線に対応付けられた複数のメモリセル２１からなるグループであり、メモリセルアレイ２０には、ワード線ごとにメモリグループが存在する。このため、読出し回路１１は、例えば、メモリグループの単位で読出し動作を行う。読出し回路１１は、ビット線に流れる電流の変化を、後述する読出し方式により検知し、選択メモリセルのディジタルデータとして出力する。
【００６４】
ＰＵＦデータ生成回路１９は、ＰＵＦデータを生成する。具体的には、ＰＵＦデータ生成回路１９は、同一抵抗状態にされた複数のメモリセル２１の抵抗値を取得し、取得した抵抗値の中央値を判定値として算出する。そして、ＰＵＦデータ生成回路１９は、取得した抵抗値が判定値よりも大きいか否かを判定することで、ＰＵＦデータを生成する。なお、取得した抵抗値の中央値を判定値として算出すること、取得した抵抗値が判定値よりも大きいか否かを判定すること、および、ＰＵＦデータを生成することは、メモリ本体部２２で行われなくてもよく、メモリ本体部２２の外部で行われてもよい。
【００６５】
ロウデコーダ回路１８は、メモリセルアレイ２０に接続されている複数のｍ本のワード線ＷＬの中から１つのワード線ＷＬを選択する。
【００６６】
カラムデコーダ回路１７は、複数のｎ本のビット線ＢＬと複数のｎ本のソース線ＳＬの中から並列読出し数（メモリグループを構成するメモリセル数）であるｋ本のビット線ＢＬと、それに対応するｋ本のソース線ＳＬとを選択し、書込み回路１４および読出し回路１１へ接続する。
【００６７】
これら（書込み回路１４、読出し回路１１、ＰＵＦデータ生成回路１９、ロウデコーダ回路１８およびカラムデコーダ回路１７）は並列的に読出しおよび／または書込みが行われる行および／または列の数に応じて動作する。
【００６８】
不揮発性メモリ装置１０の読出し回路１１は出力Ｄｏｕｔを有する。読出し回路１１は、カラムデコーダ回路１７とロウデコーダ回路１８により選択されたｋ個のメモリセルがｋ本のビット線を介して、接続され、ｋ個のメモリセルのディジタルデータであるＤｏｕｔをデータ入出力回路６へ送信する。また、ＰＵＦデータ生成回路１９は、カラムデコーダ回路１７とロウデコーダ回路１８により選択されたｋ個のメモリセルがｋ本のビット線を介して、接続され、ｋ個のメモリセルについてのＰＵＦデータをデータ入出力回路６へ送信する。
【００６９】
メモリ本体部２２は、記憶領域として、情報領域７とダミー領域８とを有する。情報領域７はデータセルを含み、情報領域７には任意のデータ（ユーザデータ）や暗号鍵やＰＵＦデータなどのセキュリティデータが記憶される。一方、ダミー領域８はダミーセルを含み、ダミー領域８には、情報領域７に書込まれたデータに基づき、並列読出し動作を行った際に発生するサイドチャネルリークとの相関関係を小さくするためのデータが書込まれている。
【００７０】
なお、情報領域７とダミー領域８は図５のようにビット線で分けられる必要はなく、メモリセルアレイ２０上の任意の領域で区分けしても良い。物理的な領域区分の規則性を複雑にするほどハッキングなどの攻撃への耐性を高めることができる。また、情報領域７は、セキュリティの重要性に応じて、アクセスを制限できるように更に細分化した区分けをしてもよい。例えば、暗号鍵やＰＵＦデータなどのセキュリティデータについては、ユーザ側ではアクセスできないように制限するなどが挙げられる。また、ダミー領域８においても、例えば、誤り訂正に使うパリティ情報を書込んでおいてもよいし、検査時の不良ビット線に対する置換えとして扱う冗長ビットとして利用してもよい。
【００７１】
メモリセルアレイ２０は、ワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・ＷＬｍと、複数のワード線と交差し、かつ互いに平行に延びるようにして形成された複数のビット線ＢＬ０、ＢＬ１、・・・ＢＬｎと、複数のワード線と交差し、かつ互いに平行に、かつビット線と平行に延びるようにして形成されたソース線ＳＬ０、ＳＬ１、ＳＬ２、・・・ＳＬｎと、を備える。これらの複数のビット線ＢＬ０、ＢＬ１、・・・ＢＬｎと複数のソース線ＳＬ０、ＳＬ１、ＳＬ２、・・・ＳＬｎのうち、ｐ本（ｐは１≦ｐ≦ｎを満たす整数）はダミー領域８として割り当てられ、残りが情報領域７として割り当てられている。そして、ワード線と複数のビット線の立体交差点には、それぞれメモリセル２１が配置されている。
【００７２】
それぞれのメモリセル２１は抵抗変化素子２３とトランジスタ２４とを備える。ワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・ＷＬｍはそれぞれのトランジスタ２４のゲート端子に接続され、ビット線ＢＬ０、ＢＬ１、・・・ＢＬｎは、それぞれのメモリセル２１が備える抵抗変化素子２３の第２電極に接続され、抵抗変化素子２３の第１電極はトランジスタ２４の第２主端子に各々接続され、ソース線ＳＬ０、ＳＬ１、ＳＬ２、・・・ＳＬｎは、トランジスタ２４の第１主端子にそれぞれ接続されている。
【００７３】
抵抗変化素子２３はメモリセル２１において不揮発性メモリ素子として動作する。不揮発性メモリ装置１０は、各メモリセル２１が１個のトランジスタ２４と１個の抵抗変化素子２３とから構成される、いわゆる１Ｔ１Ｒ型の抵抗変化型不揮発性メモリ装置である。メモリセルの選択素子は前述のトランジスタに限定されない。例えばダイオードなどの２端子素子を用いても良い。
【００７４】
制御回路１５はコントロール信号に基づき、カラムデコーダ回路１７に対し、ビット線あるいはソース線のいずれか一方を選択し、書込み時は書込み回路１４、読出し時は読出し回路１１に接続させる。その上で、書込み回路１４あるいは読出し回路１１を動作させる。
【００７５】
抵抗変化素子２３については、実施の形態において上述した抵抗変化素子１２０と同様の構成とすることができるので、詳細な説明を省略する。
【００７６】
図５に示す例では、メモリセルアレイ２０の選択トランジスタとしてＮＭＯＳトランジスタが用いられているが、これに限定されず、ＰＭＯＳトランジスタを用いても良い。
【００７７】
図６は、不揮発性メモリ装置１０が備える読出し回路１１の構成例を示す図である。なお、図６には、読出し回路１１の他に、メモリセルアレイ２０及びカラムデコーダ回路１７も示している。読出し回路１１は、ｋ個のメモリセル２１からなるメモリグループの単位で並列に読出し動作を行うために、ｋ個（ｋは、１≦ｋ≦ｎを満たす整数）のセンスアンプ回路３０（ＳＡ０、ＳＡ１、ＳＡ２、・・・ＳＡｋ）を有している。カラムデコーダ回路１７により選択されたｋ本のビット線が、ｋ個のセンスアンプ回路３０に各々接続される。各々のセンスアンプ回路３０は、接続されたメモリセル２１のディジタルデータを出力する。
【００７８】
図７は、読出し回路１１が備えるセンスアンプ回路３０の構成例を示す回路図である。なお、本図には、センスアンプ回路３０に接続されるメモリセル２１も併せて図示されている。センスアンプ回路３０は、コンパレータ８０とイコライズトランジスタ８１と、クランプトランジスタ８２、８３とを備える。コンパレータ８０には、ＳＡ＿ＥＮ信号が接続され、一方の入力端子には、イコライズトランジスタ８１の第１主端子とクランプトランジスタ８２の第１主端子が接続され、もう一方の入力端子には、イコライズトランジスタ８１の第２主端子とクランプトランジスタ８３の第１主端子が接続されている。イコライズトランジスタ８１のゲート端子には、ＥＱ信号が接続されている。クランプトランジスタ８２の第２主端子には、選択メモリセル２１が接続され、クランプトランジスタ８３の第２主端子には、参照セル８５が接続されている。
【００７９】
ここで、読出し回路１１が選択メモリセル２１のディジタルデータを出力する動作について、図７の読出し回路の構造図と図８のタイミングチャートを用いて、具体的に説明する。図８は、選択されたメモリセル２１を読出し回路１１が読出す場合のタイミングチャートである。
【００８０】
Ｔ０のタイミングで、選択メモリセル２１のワード線ＷＬと参照セル８５のワード線ＷＬがハイレベルとなり（つまり、選択メモリセル２１に対応するトランジスタ２４および参照セル８５に対応するトランジスタ８４がオンとなり）、各々の選択メモリセル２１とセンスアンプ回路３０とが接続される。
【００８１】
Ｔ１のタイミングで、センスアンプ回路３０のイネーブル信号ＳＥＮ＿ＥＮがハイレベルとなることで、センスアンプ回路３０内のコンパレータ８０がスタンバイ状態に遷移する。このとき、イコライズトランジスタ８１のゲート端子に接続されたイコライズ信号ＥＱはハイレベルであるため、コンパレータ８０の入力端子は互いに電気的に接続され、同電位に設定されている。
【００８２】
Ｔ２のタイミングで、イコライズ信号ＥＱがロウレベルとなることで、それぞれの入力端子の同電位の状態が解除され、コンパレータ８０の一つの入力端子が選択メモリセル２１の抵抗値に依存して、放電を開始し、もう一方の入力端子が参照セル８５の抵抗値に依存して、放電を開始する。このとき、参照セル８５の抵抗値よりも、選択メモリセル２１の抵抗値が大きければ、コンパレータ８０の出力Ｄｏｕｔからは、ロウレベルが出力され、小さければハイレベルが出力され、その後、データ入出力回路６にディジタルデータの値が取り込まれる。
【００８３】
Ｔ３のタイミングでは、ＳＥＮ＿ＥＮ信号をロウレベルにすることで、コンパレータ８０の動作が停止する。
【００８４】
Ｔ４のタイミングで、ＥＱ信号を再びハイレベルにすることで、コンパレータ８０の入力端子が互いに電気的に接続され同電位となる。
【００８５】
なお、図７で構成された読出し回路１１は本実施の形態の不揮発性メモリ装置１０においては、ｋ個のセンスアンプ回路３０を有するため、最大ｋ個のセンスアンプ回路３０を並列動作させることができる。
【００８６】
［実施例１］
図９は、実施例１の不揮発性メモリ装置１０の動作によって生成されたメモリグループのデータパターンを示す図である。メモリグループは、少なくとも１つのデータセルと少なくとも１つのダミーセルとが関連付けられて構成される。データセルは、情報領域７に含まれるメモリセルであり、ダミーセルは、ダミー領域８に含まれるメモリセルである。ここでは、ワード線ＷＬ０〜ＷＬ３のそれぞれに対応するメモリグループが示されている。なお、本実施例においては、ｋ＝１６とし、センスアンプ回路３０の数を１６個としており、データセルは８個、ダミーセルは８個となっている。例えば、ワード線ＷＬ０に着目すると、ワード線ＷＬ０に対応するメモリグループは、１６個のメモリセルａ〜ｐにより構成されている。具体的には、メモリセルａ〜ｈは、情報領域７に含まれるデータセルであり、メモリセルｉ〜ｐはダミー領域８に含まれるダミーセルである。メモリセルａ〜ｐは並列に読出し動作が行われ、また、並列に書込み動作が行われる。
【００８７】
図１０は、実施例１の不揮発性メモリ装置１０の動作例を示すフローチャートである。以下、図９と図１０を参照しながら、不揮発性メモリ装置１０の動作を説明する。
【００８８】
ステップＳ１１では、書込み回路１４は、データ入出力回路６から、情報領域７の書込みデータパターン情報を受信する。ステップＳ１２において、ステップＳ１１で受信した書込みデータに基づき、書込み回路１４は、ダミー領域８へ書込むデータパターンを設定する。例えば、ダミー領域８に書込まれるデータは、共通のワード線ＷＬで選択された、複数のメモリセルからなるメモリグループの情報領域７とダミー領域８とのハミングウェイトが常に一定（所定の値）になるように設定される。
【００８９】
例えば、図９に示すように、センスアンプ回路ＳＡ０〜ＳＡ７で読出されるメモリセルのグループは情報領域７に含まれ、センスアンプ回路ＳＡ８〜ＳＡ１５で読出されるメモリセルのグループはダミー領域８に含まれ、所定の値としてハミングウェイトが常に“８”になるように設定することを考える。例えば、高抵抗状態のメモリセルを０データ、低抵抗状態のメモリセルを１データとした場合、ワード線ＷＬ０が選択された場合には、情報領域７のメモリセルａ〜ｈに書込むデータパターンは“００００１１１１”とハミングウェイトが“４”であるため、ダミー領域８のメモリセルｉ〜ｐには、例えば“１１１１００００”といったハミングウェイト“４”のデータパターンを書込むことで、ワード線ＷＬ０のメモリグループにおける並列読出しのハミングウェイトは、“８”となる。同様に、ワード線ＷＬ２においても、情報領域７に書込むデータパターンは、“１０１０１１０１”とハミングウェイトは“５”となるため、ダミー領域８のメモリセルには例えば“１１１０００００”のハミングウェイト“３”のデータが設定される。なお、ダミー領域８のデータパターンはハミングウェイトが一定となるパターンであれば、どんなパターンであってもよい。このように、並列読出しが行われるメモリグループに対して、ハミングウェイトが常に一定となるようにダミー領域８のメモリセルを調整することで、読出し動作時のサイドチャネルリークと情報領域７のメモリセルに記録されたデータとの相関を小さくしている。
【００９０】
そして、ステップＳ１３では、情報領域７とダミー領域８について、ステップＳ１２にて設定されたデータパターンの書込みが実行され、不揮発性メモリ装置１０にデータが記録される。このように、書込み回路１４は、少なくとも１つのデータセルに記録される情報データに基づき、少なくとも１つのダミーセルにダミーデータの書込み動作を行う。なお、本一例では、書込み回路１４が書込みデータを受信した後に、書込み回路１４がダミーセルのデータパターンを生成しているが、外部で事前にダミーセルに書込むデータを生成しておいてもよい。また、情報領域７におけるデータセルへ書込むタイミングでダミーセルへの書込みも実行しているが、例えば、情報領域７に対して書込み処理を行った後、情報領域７に書込まれたデータの読出しを行い、読出し結果に応じてダミーセルへ書込むような方法もあり得る。
【００９１】
以上説明したように、不揮発性メモリ装置１０は、抵抗値の大きさに応じてディジタルデータが記録される抵抗変化型の複数のメモリセルとして、少なくとも１つのデータセルと少なくとも１つのダミーセルとが関連付けられて構成されたメモリグループと、メモリグループを構成する複数のメモリセルのそれぞれに対し、並列に読出し動作を行う読出し回路１１と、を備える。少なくとも１つのダミーセルには、読出し回路１１による読出し動作が実行された際に発生するサイドチャネルリークと少なくとも１つのデータセルに記録される情報データとの相関関係を小さくするためのダミーデータが記録される。
【００９２】
これによれば、少なくとも１つのダミーセルには、サイドチャネルリークと情報データとの相関関係を小さくするためのダミーデータが記録されているため、情報データに起因して発生するサイドチャネルリークとは異なるサイドチャネルリークが発生する。したがって、読出し回路１１による読出し動作が実行された際に発生するサイドチャネルリークから情報データが推定されにくくなる。このため、耐タンパ性を高めることができる。
【００９３】
具体的には、ダミー領域８における少なくとも１つ（ここでは８個）のダミーセルに記録されるダミーデータは、少なくとも１つ（ここでは８個）のデータセルと少なくとも１つのダミーセルとのハミングウェイトを所定の値（ここでは８）とするためのデータであるため、サイドチャネルリークが当該所定の値に応じたものとなり、データセルに記録された情報データとの相関関係を小さくすることができる。
【００９４】
［実施例２］
実施例２は、ＰＵＦデータに関する内容であるため、始めに一般的なＰＵＦの動作システムについて説明した後、実施例２における不揮発性メモリ装置１０の動作の例について説明する。
【００９５】
まずは、図１１、図１２を参照しながら、ＰＵＦデータ登録のフローについて説明する。
【００９６】
図１１は、実施例２の不揮発性メモリ装置１０のＰＵＦデータ登録時の動作例を示すフローチャートである。図１２は、実施例２の不揮発性メモリ装置１０のＰＵＦデータ登録時の動作を説明するための図である。
【００９７】
ステップＳ２１では、例えば、低抵抗状態に設定されたＰＵＦ領域内のメモリセルの抵抗値ばらつきが検出され、ｎビットのＰＵＦデータ（Ｐ）が生成される。ステップＳ２２では、ＰＵＦデータとは別に乱数データ（Ｒ）が生成され、ステップＳ２３では、生成された乱数データ（Ｒ）と誤り訂正データであるパリティデータ（Ｅ）を合わせた、ビット長がｎビットとなる符号データ（Ｃ）が生成される。一例としては、ＰＵＦデータ（Ｐ）は１６ビット（ｎ＝１６）であり、それに合わせて、乱数データ（Ｒ）は５ビット、パリティデータ（Ｅ）は１１ビット、符号データ（Ｃ）は１６ビットとなっている。ステップＳ２４では、ステップＳ２１で生成されたＰＵＦデータ（Ｐ）とステップＳ２１で生成された符号データ（Ｃ）とをＸＯＲで暗号化することで、ヘルパーデータ（Ｈ）が生成される。このヘルパーデータ（Ｈ）は、通常のメモリデータと同様の方法で、情報領域７に格納される。
【００９８】
ＰＵＦデータの登録は、例えば工場等での不揮発性メモリ装置１０の生産時に行われ、乱数データ（Ｒ）、パリティデータ（Ｅ）および符号データ（Ｃ）は、そのときに使用され、不揮発性メモリ装置１０には記録されないデータである。したがって、もしも符号データ（Ｃ）が特定されれば、符号データ（Ｃ）からＰＵＦデータ（Ｐ）を推定することは可能ではあるが、符号データ（Ｃ）が流出等されない限り、符号データ（Ｃ）からＰＵＦデータ（Ｐ）を推定することはできない。
【００９９】
また、ヘルパーデータ（Ｈ）は、情報領域７に格納され、解析され得るデータではあるが、ＰＵＦデータ（Ｐ）と符号データ（Ｃ）とをＸＯＲで暗号化されたデータであるため、ヘルパーデータ（Ｈ）からＰＵＦデータ（Ｐ）を推定することはできない。
【０１００】
次に、図１３と図１４を用いて、ＰＵＦデータ再生のフローについて説明する。
【０１０１】
図１３は、実施例２の不揮発性メモリ装置１０のＰＵＦデータ再生時の動作例を示すフローチャートである。図１４は、実施例２の不揮発性メモリ装置１０のＰＵＦデータ再生時の動作を説明するための図である。
【０１０２】
ステップＳ３１では、情報領域７に記録されたヘルパーデータ（Ｈ）が読出され、ステップＳ３２にて、ＰＵＦ領域からＰＵＦデータ（Ｐ´）が再生される。この時に得られるＰＵＦデータ（Ｐ´）は、ＰＵＦデータ（Ｐ）と等しい場合もあるし、誤りを含む可能性もある。ＰＵＦデータは、同一抵抗状態における抵抗値のばらつきを利用しているが、当該ばらつきは微小なばらつきであり、温度や電源といった環境変動の影響を受けやすく再現性は高いとは言えず、ＰＵＦ領域からＰＵＦデータを再生する毎に異なるデータとなることがあるためである。
【０１０３】
ステップＳ３３では、ステップＳ３１で読出されたヘルパーデータ（Ｈ）とステップＳ３２で再生されたＰＵＦデータ（Ｐ´）とをＸＯＲで復号することで、符号データ（Ｃ´）が生成される。この得られた符号データ（Ｃ´）に対して誤り訂正を実行することで、元の符号データ（Ｃ）が得られる。ステップＳ３４では、ステップＳ３３で訂正した符号データ（Ｃ）とヘルパーデータ（Ｈ）とをＸＯＲで復号することで、登録時のＰＵＦデータ（Ｐ）を再生することができる。このように、ＰＵＦデータに対する誤り訂正データがなくても、ＰＵＦデータ（Ｐ´）を訂正したＰＵＦデータ（Ｐ）を再生することができる。なお、図１１および図１３で説明した処理は、例えば、ＰＵＦデータ生成回路１９等により行われるが、これに限らず、不揮発性メモリ装置１０が有する他の構成要素によって行われてもよいし、不揮発性メモリ装置１０の外部の構成要素によって行われてもよい。
【０１０４】
一般的な誤り訂正は、誤り訂正を行うためにデータに対応したパリティデータ（誤り訂正データ）が付加され、データとパリティデータの両方が不揮発性メモリに格納される。例えば、ＰＵＦデータに対し、パリティデータを付加し不揮発性メモリに格納した場合、このパリティデータは、ＰＵＦデータと一対一で紐づけられているため、パリティデータの情報から、ＰＵＦデータが推測されるリスクを持つこととなる。しかし、本実施例で説明したＰＵＦデータの誤り訂正方式は、Ｆｕｚｚｙ  Ｅｘｔｒａｃｔｏｒと呼ばれる誤り訂正方式の一例で、予測できない乱数データに対してパリティデータを付加し、生成したＰＵＦデータとのＸＯＲによる暗号化によって生成されたデータをヘルパーデータとして保存しているため、ヘルパーデータからＰＵＦデータを予測することが困難となる。つまり、このＦｕｚｚｙ  Ｅｘｔｒａｃｔｏｒによって、従来の誤り訂正方式よりも、高セキュアな誤り訂正が実現できる。
【０１０５】
以上のＰＵＦの動作システムを踏まえ、以降からは実施例２の不揮発性メモリ装置１０の動作例について説明する。
【０１０６】
図１５は、実施例２の不揮発性メモリ装置１０のメモリセルアレイのデータ構成を示す。本実施例２では、ｋ＝２１とし、センスアンプ回路３０を２１個としており、データセルは１６個、ダミーセルは５個となっている。不揮発性メモリ装置１０において、センスアンプ回路ＳＡ０〜ＳＡ１５で読出されるメモリセルのグループを情報領域７、ＳＡ１６〜２０で読出されるメモリセルのグループをダミー領域８として割り当てている。
【０１０７】
情報領域７には、ＰＵＦデータとＰＵＦデータの誤り訂正に使用するヘルパーデータとが記録されている。また、実施例２におけるＰＵＦデータは、抵抗ばらつきを固有ＩＤデータとして利用しているため、見かけ上はすべて同一抵抗状態であり、例えば低抵抗状態（例えば１状態）である。なお、データセルにＰＵＦデータが記録されているメモリグループにおいて、当該データセルに同一抵抗状態でないメモリセルが含まれていてもよい。一方、ヘルパーデータは、通常のメモリデータと同様、低抵抗状態（例えば１状態）と高抵抗状態（例えば０状態）の２つの状態によりデータが記録されている。
【０１０８】
図１６は、実施例２の不揮発性メモリ装置１０の動作例を示すフローチャートである。以下では、図１５と図１６を参照しながら、ダミー領域８の抵抗値設定までの動作の説明をする。
【０１０９】
ステップＳ４１では、乱数データが生成される。当該乱数データは、チップ内部に搭載した乱数生成器で生成された乱数データであってもよいし、外部から入力された乱数データであってもよい。なお、当該乱数データは、図１１および図１２で説明した乱数データ（Ｒ）とは関係のない乱数である。ステップＳ４２において、ＰＵＦデータと並列に読出し動作が実行されるダミー領域８のメモリセルに乱数データが設定される。ステップＳ４３では、ステップＳ４２で設定された乱数データが、書込み回路１４によって、ダミー領域８のメモリセルに書込まれる。
【０１１０】
上述した通り、ＰＵＦデータの誤り訂正には、Ｆｕｚｚｙ  Ｅｘｔｒａｃｔｏｒが用いられる。すなわち、情報領域７内のヘルパーデータに対応する、ダミー領域８のメモリセルには、ヘルパーデータに対する誤り訂正のパリティデータが格納される。一方で、ＰＵＦデータに対応するダミー領域８のメモリセルには、ＰＵＦデータに対する誤り訂正データを格納する必要がないため、例えば乱数データを書込むことで、ＰＵＦデータとサイドチャネルリークとの相関関係を小さくすることができる。
【０１１１】
なお、本実施例では、ダミーセルへ書込まれるデータは乱数データであったが、その限りではない。実施例２でのＰＵＦデータは、同一抵抗状態のばらつきから固有ＩＤデータを生成しているため、例えば、ダミー領域８のメモリセルをすべてＰＵＦと同じ抵抗状態（例えば低抵抗状態）に設定するだけでも、相関関係の複雑性を向上させることができる。
【０１１２】
［不揮発性メモリ装置へのサイドチャネル攻撃に対する耐性評価］
次に、実施例１、２の不揮発性メモリ装置へのサイドチャネル攻撃に対する耐性評価について説明する。
【０１１３】
図１７は、サイドチャネル攻撃の評価環境を示す図である。評価環境は、例えば、パーソナルコンピュータ（ＰＣ）５０、オシロスコープ５１、電磁界（ＥＭ）プローブ５２、チップ評価ボード５３、不揮発性メモリ装置５４で構成される。ＰＣ５０は、チップ評価ボード５３およびオシロスコープ５１に接続され、オシロスコープ５１には、ＥＭプローブ５２が接続されている。ＰＣ５０から、チップ評価ボード５３に対し、読出し動作のコマンドが送信されると、不揮発性メモリ装置５４は読出し動作を開始する。読出し動作が実行されると、不揮発性メモリ装置５４は、読出し動作の電力を消費するため、それに伴って回路上に流れる電流が磁界となってチップ表面に発生する。この発生する磁界がＥＭプローブ５２によって、サイドチャネル情報として検知され、波形データがオシロスコープ５１に出力される。オシロスコープ５１に表示された波形データはＰＣ５０に取得され、解析が行われる。
【０１１４】
図１８は、図１７の評価環境において、不揮発性メモリ装置５４の読出し回路を１サイクル動作させたときの、ＥＭプローブ５２が取得したサイドチャネル情報を示している。図８に示されるタイミングチャートに対応する各信号の切り替わりのタイミング（Ｔ１〜Ｔ４）で、消費電力に大きな変化が見られ、サイドチャネルリークを検知できていることが確認できる。以下で説明する、実施例１、２の不揮発性メモリ装置１０に対するサイドチャネルの攻撃耐性評価結果は、Ｔ３のリークを評価対象として示したときの結果である。
【０１１５】
図１９は、実施例１の不揮発性メモリ装置１０のメモリセルアレイにおける、ハミングウェイトと磁界強度との相関関係を示す図である。具体的には、実施例１のメモリセルアレイに対し、情報領域７とダミー領域８とに分離せずに、ハミングウェイト０〜１６のデータパターンを有するメモリグループをそれぞれ複数生成する。次に、各メモリグループに対し１００回読出し動作を行う。つまり、ハミングウェイト０の複数のメモリグループのそれぞれについて１００回読出し動作を行い、ハミングウェイト１の複数のメモリグループのそれぞれについて１００回読出し動作を行い、・・・、ハミングウェイト１６の複数のメモリグループのそれぞれについて１００回読出し動作を行う。図１９には、複数のメモリグループのそれぞれについてＥＭプローブ５２で１００回取得した波形を平均化したときの磁界強度をプロットしたものを示している。なお、図１９におけるひし形の点は、ハミングウェイト毎のプロットした磁界強度の中央値を示し、エラーバーは、ハミングウェイト毎のプロットした磁界強度の最小値と最大値とを結んだものである。この図からも、ハミングウェイトとサイドチャネルリーク（ここでは磁界強度）には、強い相関関係を持っていることがわかる。なお、以降説明する図における磁界強度のプロット方法は、図１９におけるものと同じであるため、説明を省略する。
【０１１６】
図２０は、実施例１の不揮発性メモリ装置１０のメモリセルアレイにおける、メモリグループのハミングウェイトを一定としたときの磁界強度を示す図である。具体的には、実施例１のメモリセルアレイに対し、情報領域７とダミー領域８とに分離し、情報領域７のハミングウェイトが０〜８のものに対して、それぞれメモリグループ全体のハミングウェイトが一定の８となるように調整したときの結果である。ハミングウェイトを一定とする対策では、情報領域７のハミングウェイトに対してダミー領域８のハミングウェイトが調整されているため、情報領域７のメモリセルとサイドチャネルリークの相関関係が小さくなっていることが確認できる。例えば、情報領域７単体でのハミングウェイトが０のときのメモリグループのサイドチャネルリークと、情報領域７単体でのハミングウェイトが８のときのメモリグループのサイドチャネルリークとがほぼ同じになっており、サイドチャネルリークとデータセルに記録される情報データとの相関関係が小さくなっていることがわかる。
【０１１７】
図２１は、実施例２の不揮発性メモリ装置１０のメモリセルアレイにおける、ハミングウェイトと磁界強度との相関関係を示す図である。具体的には、実施例２のメモリセルアレイに対し、ＰＵＦデータが記録された情報領域７に関連付けられたダミー領域８を初期状態（絶縁状態）にした場合の、当該ＰＵＦデータのハミングウェイトとＥＭプローブ５２で取得した磁界強度との関係を示している。実施例２でのＰＵＦデータは、同一抵抗状態の僅かな抵抗ばらつきから固有ＩＤデータを生成するため、見た目上はすべて低抵抗状態であり、実施例１のような強い相関関係は見られない。しかし、図２１に示されるように、ハミングウェイトが大きいほど磁界強度が小さくなっており、僅かながら相関を持っている。なお、図２１において、ハミングウェイトが０〜２、１５、１６のときのデータが示されていない。これは、ＰＵＦデータが、ランダム性の高い、同一抵抗状態の僅かな抵抗ばらつきから生成されるものであり、メモリグループにおけるメモリセルのほぼすべてに、図３等でいう１データまたは０データを割り当てることができる確率が低いためである。
【０１１８】
図２２は、実施例２の不揮発性メモリ装置のメモリセルアレイにおける、ハミングウェイトを一定としたときの磁界強度を示す図である。具体的には、実施例２のメモリセルアレイに対し、ダミー領域８に乱数データを書込んだ場合の情報領域７のハミングウェイトとサイドチャネルリークの相関を示す。ダミー領域８に書込まれた乱数データが影響しているため、各ハミングウェイトとそれに対応する磁界強度のばらつきが大きくなっていることが分かる。また、エラーバーの幅も大きくなっていることが分かる。すなわち、ダミー領域８に乱数データを書込むことで、ハミングウェイトによるデータの絞り込みの複雑性が向上したことを意味している。
【０１１９】
以上説明したように、複数のメモリセルには、物理的なばらつき特性を利用したデバイス固有のＰＵＦデータが記録されるため、耐タンパ性をより高めることができる。
【０１２０】
例えば、複数のメモリセルには、互いに異なる複数の電気的信号が印加されることによって、抵抗値が複数の可変抵抗値範囲を可逆的に遷移する、可変状態のメモリセルが含まれ、ＰＵＦデータで用いられる物理的な特性ばらつきは、可変状態のメモリセルの同一抵抗状態における抵抗値のばらつきを利用している。これにより、容易にＰＵＦデータを生成できる。
【０１２１】
さらに、少なくとも１つのデータセルには、ＰＵＦデータが記録され、メモリグループを構成する複数のメモリセルには、ＰＵＦデータと一対一で紐づけられている誤り訂正データが記録されない。なお、ＰＵＦデータと一対一で紐づけられている誤り訂正データとは、当該ＰＵＦデータが記録されるデータセルと関連付けられたダミーセルに記録され得る誤り訂正データのことであり、当該ＰＵＦデータと並列読出しされ得るデータのことである。実施例２では、図１５に示されるように、当該ダミーセルには乱数データが記録され、ＰＵＦデータと一対一で紐づけられている誤り訂正データは記録されていない。
【０１２２】
これによれば、メモリグループを構成する複数のメモリセルにＰＵＦデータの誤り訂正データ（ＰＵＦデータと一対一で紐付けられている誤り訂正データ）が記録されていれば、当該誤り訂正データからＰＵＦデータが解析され得るが、当該誤り訂正データが記録されないため、耐タンパ性をより高めることができる。なお、ＰＵＦデータの誤り訂正は、当該誤り訂正データを用いなくてもＦｕｚｚｙ  Ｅｘｔｒａｃｔｏｒにより生成されるヘルパーデータにより、誤り訂正が可能となっている。また、当該誤り訂正データが記録されない分の空いた領域（例えばダミーセル）にダミーデータを記録することができるため、耐タンパ性を高めることができる。
【０１２３】
また、ダミーデータは、乱数データである。これにより、ハミングウェイトが乱数データに応じた値となるため、サイドチャネルリークが当該乱数データに応じたものとなり、情報データとの相関関係を小さくすることができる。なお、少なくとも１つのダミーセルは、可変状態のメモリセルであってもよく、ダミーデータは、同一抵抗状態における抵抗値であってもよい。この場合、データセルとともにダミーセルにおいても、ダミーデータとしてＰＵＦデータを使用することができる。
【０１２４】
上述した不揮発性メモリ装置により、秘密鍵をより強固に保護することが可能となる。例えば、不揮発性メモリ装置に対するサイドチャネル攻撃によって、ハミングウェイトを絞り込もうとしても、ハミングウェイトとサイドチャネルリーク（例えば、磁界波形）の相関関係が小さくなっているため、攻撃者は総当たり攻撃に対して、候補となるデータを絞り込むことが困難となり、計算量が大幅に増えるため、結果として、セキュリティ性を向上させることができる。
【０１２５】
（その他の実施の形態）
以上、実施の形態に係る不揮発性メモリ装置１０について説明したが、本開示は、上記実施の形態に限定されるものではない。
【０１２６】
例えば、上記実施の形態では、不揮発性メモリ装置１０は、書込み回路１４を備えていなくてもよく、ダミーデータは予めダミーセルに記録されていてもよい。
【０１２７】
また、例えば、ＰＵＦデータとは、ＰＵＦ技術により生成される個体識別情報（例えば、同一抵抗状態における抵抗値のばらつきを利用して生成されたデータ）であってもよいし、当該個体識別情報の基となるデータ（例えば、抵抗値のばらつきを含む同一抵抗状態を示すデータ）であってもよい。
【０１２８】
また、例えば、上記実施の形態では、ＰＵＦデータで用いられる物理的な特性ばらつきは、図３で説明した、可変状態のメモリセルの同一抵抗状態における抵抗値のばらつきを利用していたが、これに限らない。例えば、ＰＵＦデータで用いられる物理的な特性ばらつきは、図４で説明したフォーミングストレスに必要な累積パルス時間のばらつきを利用していてもよい。
【０１２９】
また、例えば、上記実施の形態では、情報領域７に複数のデータセルが含まれていたが、少なくとも１つのデータセルが含まれていればよく、ダミー領域８に複数のダミーセルが含まれていたが、少なくとも１つのダミーセルが含まれていればよい。
【０１３０】
また、本開示は、不揮発性メモリ装置として実現できるだけでなく、不揮発性メモリ装置を構成する各構成要素が行うステップ（処理）を含む書込み方法として実現できる。
【０１３１】
具体的には、抵抗値の大きさに応じて、ディジタルデータが記録される抵抗変化型の複数のメモリセルとして、少なくとも１つのデータセルと少なくとも１つのダミーセルとが関連付けられて構成されたメモリグループと、複数のメモリセルのそれぞれに対し、並列に読出し動作を行う読出し回路１１と、を備える不揮発性メモリ装置１０の書込み方法である。当該書込み方法では、少なくとも１つのダミーセルに、読出し回路１１による読出し動作が実行された際に発生するサイドチャネルリークと少なくとも１つのデータセルに記録される情報データとの相関関係を小さくするためのダミーデータを書込む（図１０のステップＳ１３または図１６のステップＳ４３）。
【０１３２】
例えば、それらのステップは、コンピュータ（コンピュータシステム）によって実行されてもよい。そして、本開示は、それらの方法に含まれるステップを、コンピュータに実行させるためのプログラムとして実現できる。さらに、本開示は、そのプログラムを記録したＣＤ−ＲＯＭ等である非一時的なコンピュータ読み取り可能な記録媒体として実現できる。
【０１３３】
例えば、本開示が、プログラム（ソフトウェア）で実現される場合には、コンピュータのＣＰＵ、メモリおよび入出力回路等のハードウェア資源を利用してプログラムが実行されることによって、各ステップが実行される。つまり、ＣＰＵがデータをメモリまたは入出力回路等から取得して演算したり、演算結果をメモリまたは入出力回路等に出力したりすることによって、各ステップが実行される。
【０１３４】
また、上記実施の形態の不揮発性メモリ装置１０に含まれる各構成要素は、専用または汎用の回路として実現されてもよい。
【０１３５】
また、上記実施の形態の不揮発性メモリ装置１０に含まれる各構成要素は、集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）であるＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）として実現されてもよい。
【０１３６】
また、集積回路はＬＳＩに限られず、専用回路または汎用プロセッサで実現されてもよい。プログラム可能なＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、または、ＬＳＩ内部の回路セルの接続および設定が再構成可能なリコンフィギュラブル・プロセッサが、利用されてもよい。
【０１３７】
さらに、半導体技術の進歩または派生する別技術によりＬＳＩに置き換わる集積回路化の技術が登場すれば、当然、その技術を用いて、不揮発性メモリ装置１０に含まれる各構成要素の集積回路化が行われてもよい。
【０１３８】
なお、上記説明から、当業者にとっては、本開示の多くの改良や他の実施の形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本開示を具体化する最良の態様を当業者に教示する目的で提供されたものである。本開示の精神を逸脱することなく、その構造および／又は機能の詳細を実質的に変更できる。
【産業上の利用可能性】
【０１３９】
本開示にかかる不揮発性メモリ装置は、ディジタルＩＤデータを用いたデータ暗号による認証を行い、ホストコンピュータ及びサーバにアクセスするＩＣまたはＳｏＣ（Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ）などに搭載することができる。
【符号の説明】
【０１４０】
６  データ入出力回路
７  情報領域
８  ダミー領域
１０、５４、１００  不揮発性メモリ装置
１１  読出し回路
１４  書込み回路
１５  制御回路
１６  アドレス入力回路
１７  カラムデコーダ回路
１８  ロウデコーダ回路
１９  ＰＵＦデータ生成回路
２０、９０  メモリセルアレイ
２１、９１  メモリセル
２２  メモリ本体部
２３  抵抗変化素子
２４、８４  トランジスタ
３０  センスアンプ回路
５０  パーソナルコンピュータ（ＰＣ）
５１  オシロスコープ
５２  電磁界（ＥＭ）プローブ
５３  チップ評価ボード
８０  コンパレータ
８１  イコライズトランジスタ
８２、８３  クランプトランジスタ
８５  参照セル
９３  制御装置
１２０  抵抗変化素子
１２２  下地層
１２４  第１電極
１２６  抵抗変化層
１２８  第２電極
１２９  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【国際調査報告】
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