(57)【要約】  順序回路１は、入力信号に基づいてイベントの発生を検知する検知部（２）と、発生が前記検知部によって検知された前記イベントを受け付ける受付部（４）と、前記受付部が一の前記イベントを受け付けたことをトリガーとして、前記受付部による他の前記イベントの受け付けを第１の期間禁止する禁止部（４）と、前記第１の期間の開始から前記第１の期間より短い第２の期間が経過した後であって前記第１の期間の終了までの間に、１以上のクロックパルスを生成するクロックパルス生成部（３）と、現在のステートと前記受付部が受け付けた前記イベントとから次のステートを決定する決定部（５）と、前記クロックパルスを用いて前記次のステートをラッチするラッチ部（６）と、を有する。前記ラッチ部の出力が前記現在のステートである。
2019073840.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に基づいてイベントの発生を検知する検知部と、
発生が前記検知部によって検知された前記イベントを受け付ける受付部と、
前記受付部が一の前記イベントを受け付けたことをトリガーとして、前記受付部による他の前記イベントの受け付けを第１の期間禁止する禁止部と、
前記第１の期間の開始から前記第１の期間より短い第２の期間が経過した後であって前記第１の期間の終了までの間に、１以上のクロックパルスを生成するクロックパルス生成部と、
現在のステートと前記受付部が受け付けた前記イベントとから次のステートを決定する決定部と、
前記クロックパルスを用いて前記次のステートをラッチするラッチ部と、
を有し、
前記ラッチ部の出力が前記現在のステートであることを特徴とする順序回路。
【請求項２】
前記イベントの発生タイミングはいかなるクロック信号にも同期していないことを特徴とする請求項１に記載の順序回路。
【請求項３】
前記禁止部は、前記第１の期間の終了から第３の期間が経過するまでの間、前記受付部による全ての前記イベントの受け付けを禁止することを特徴とする請求項１又は請求項２に記載の順序回路。
【請求項４】
前記検知部は、前記現在のステートと前記入力信号の状態とに基づいて前記イベントの種別を検知し、前記イベントの種別を前記受付部に通知することを特徴とする請求項１〜３のいずれか一項に記載の順序回路。
【請求項５】
前記第２の期間は、前記ラッチ部のセットアップ時間より長いことを特徴とする請求項１〜４のいずれか一項に記載の順序回路。
【請求項６】
前記第２の期間は、前記受付部のメタステーブル状態が解消されるのに要する時間と前記ラッチ部のセットアップ時間との合計時間より長いことを特徴とする請求項５に記載の順序回路。
【請求項７】
前記検知部は前記入力信号のレベルに基づいて前記イベントの発生を検知することを特徴とする請求項１〜６のいずれか一項に記載の順序回路。
【請求項８】
前記クロックパルス生成部は、前記順序回路の使用環境温度に応じて前記第２の期間の長さを変化させることを特徴とする請求項１〜７のいずれか一項に記載の順序回路。
【請求項９】
入力される信号の状態をクロックパルスを用いてラッチするラッチ部と、
前記ラッチ部から出力される信号の状態に応じた信号を生成して出力する第１の組み合わせ論理部と、
前記ラッチ部に入力される信号と同一の信号の状態に応じた信号を生成して出力する第２の組み合わせ論理部と、
前記第１の組み合わせ論理部の出力信号と前記第２の組み合わせ論理部の出力信号のいずれか一方を選択して出力する選択部と、
を有し、
前記第１の組み合わせ論理部と前記第２の組み合わせ論理部とは同一の論理構成であることを特徴とする論理回路。
【請求項１０】
前記選択部は、
前記ラッチ部がラッチしている信号の状態が遷移する直前に、又は、前記ラッチ部がラッチしている信号の状態が遷移すると同時に、前記第１の組み合わせ論理部の出力信号から前記第２の組み合わせ論理部の出力信号に選択する信号を切り替え、
その後、選択する信号を前記第１の組み合わせ論理部の出力信号に戻すことを特徴とする請求項９に記載の論理回路。
【請求項１１】
前記選択部が前記第１の組み合わせ論理部の出力信号から前記第２の組み合わせ論理部の出力信号に選択する信号を切り替えてから、前記選択部が選択する信号を前記第１の組み合わせ論理部の出力信号に戻すまでの期間は、前記クロックパルスのパルス幅に対応する時間と略同一の長さであることを特徴とする請求項１０に記載の論理回路。
【請求項１２】
請求項９〜１１のいずれか一項に記載の論理回路と、
前記ラッチ部から出力される信号の状態とイベントとから前記ラッチ部に入力される信号の状態を決定する決定部と、
を有することを特徴とする順序回路。
【請求項１３】
スイッチング電源装置のステートを制御する電源制御回路であって、
請求項１〜８のいずれか一項に記載の順序回路を有することを特徴とする電源制御回路。
【請求項１４】
前記クロックパルス生成部は、前記スイッチング電源装置の入力電圧に応じて前記第２の期間の長さを変化させることを特徴とする請求項１３に記載の電源制御回路。
【請求項１５】
スイッチング電源装置のステートを制御する電源制御回路であって、
請求項１２に記載の順序回路を有することを特徴とする電源制御回路。
【請求項１６】
請求項１３〜１５のいずれか一項に記載の電源制御回路と、
前記スイッチング電源装置の入力電圧から前記スイッチング電源装置の出力電圧を生成するスイッチ出力段と、
を有することを特徴とするスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、順序回路、並びに、これを用いた電源制御回路及びスイッチング電源装置に関する。また、本発明は、論理回路、並びに、これを用いた順序回路、電源制御回路、及びスイッチング電源装置に関する。
【背景技術】
【０００２】
従来より、論理回路の低消費電力化を図るためにクロックゲーティング手法が用いられている（例えば特許文献１参照）。【０００３】
論理回路では、低消費電力化以外にグリッチの出力防止も重要な技術課題である。ここで、図１０に示す論理回路において、ラッチ部１０１と出力デコーダ１０２とが２本のバスで接続されており、ラッチ部１０１の出力のステートが００から１１に遷移する場合を考える。この場合、ラッチ部１０１の出力のステートは００から１１に遷移する途中に０１や１０になる可能性がある。例えば出力デコーダ１０２がＸＯＲゲートである場合、ラッチ部１０１の出力のステートが００から１１に遷移する途中に０１や１０になることで出力デコーダ１０２の出力にグリッチが発生する。【０００４】
図１０に示すような論理回路において、例えば特許文献２で開示されているグリッチ除去回路を出力デコーダ１０２の後段に追加することで、グリッチの出力を防止することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１７６４４０号公報
【特許文献２】特開２００２−２０８８４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
クロックゲーティング手法では、クロック信号の供給を制御することで消費電力を低減しているけれども、クロック信号を発生させるクロック信号発生器が常時動作しているためクロック信号発生器での電力消費を抑制できないという課題がある。【０００７】
特許文献２で開示されているグリッチ除去回路を出力デコーダ１０２の後段に追加した場合、ノイズ等の影響によりグリッチ除去回路が異常動作してグリッチ除去回路の出力がラッチ部１０１の出力のステートと全く無関係なものになってしまい、論理回路の出力を用いた制御が不能状態に陥るおそれがある。【０００８】
図１１に示すように、図１０に示す論理回路に遅延回路１０３及びラッチ部１０４を追加した場合も同様の懸念がある。【０００９】
本発明は、上記の状況に鑑み、より一層低消費電力化を図ることができる順序回路、並びに、これを用いた電源制御回路及びスイッチング電源装置を提供することを第１の目的とする。【００１０】
本発明は、上記の状況に鑑み、グリッチの出力を防止でき且つ制御不能状態を引き起こさない論理回路、並びに、これを用いた順序回路、電源制御回路、及びスイッチング電源装置を提供することを第２の目的とする。
【課題を解決するための手段】
【００１１】
本明細書中に開示された一の順序回路は、入力信号に基づいてイベントの発生を検知する検知部と、発生が前記検知部によって検知された前記イベントを受け付ける受付部と、前記受付部が一の前記イベントを受け付けたことをトリガーとして、前記受付部による他の前記イベントの受け付けを第１の期間禁止する禁止部と、前記第１の期間の開始から前記第１の期間より短い第２の期間が経過した後であって前記第１の期間の終了までの間に、１以上のクロックパルスを生成するクロックパルス生成部と、現在のステートと前記受付部が受け付けた前記イベントとから次のステートを決定する決定部と、前記クロックパルスを用いて前記次のステートをラッチするラッチ部と、を有し、前記ラッチ部の出力が前記現在のステートである構成（第１の構成）とされている。【００１２】
上記第１の構成から成る順序回路において、前記イベントの発生タイミングはいかなるクロック信号にも同期していない構成（第２の構成）としてもよい。【００１３】
上記第１又は第２の構成から成る順序回路において、前記禁止部は、前記第１の期間の終了から第３の期間が経過するまでの間、前記受付部による全ての前記イベントの受け付けを禁止する構成（第３の構成）としてもよい。【００１４】
上記第１〜第３いずれかの構成から成る順序回路において、前記検知部は、前記現在のステートと前記入力信号の状態とに基づいて前記イベントの種別を検知し、前記イベントの種別を前記受付部に通知する構成（第４の構成）としてもよい。【００１５】
上記第１〜第４いずれかの構成から成る順序回路において、前記第２の期間は、前記ラッチ部のセットアップ時間より長い構成（第５の構成）としてもよい。【００１６】
上記第５の構成から成る順序回路において、前記第２の期間は、前記受付部のメタステーブル状態が解消されるのに要する時間と前記ラッチ部のセットアップ時間との合計時間より長い構成（第６の構成）としてもよい。【００１７】
上記第１〜第６いずれかの構成から成る順序回路において、前記検知部は前記入力信号のレベルに基づいて前記イベントの発生を検知する構成（第７の構成）としてもよい。【００１８】
上記第１〜第７いずれかの構成から成る順序回路において、前記クロックパルス生成部は、前記順序回路の使用環境温度に応じて前記第２の期間の長さを変化させる構成（第８の構成）としてもよい。【００１９】
また、本明細書中に開示されている一の電源制御回路は、スイッチング電源装置のステートを制御する電源制御回路であって、上記第１〜第８いずれかの構成から成る順序回路を有する構成（第９の構成）とされている。【００２０】
上記第９の構成から成る電源制御回路において、前記クロックパルス生成部は、前記スイッチング電源装置の入力電圧に応じて前記第２の期間の長さを変化させる構成（第１０の構成）としてもよい。【００２１】
また、本明細書中に開示されている一のスイッチング電源装置は、上記第８又は第９の構成から成る電源制御回路と、前記スイッチング電源装置の入力電圧から前記スイッチング電源装置の出力電圧を生成するスイッチ出力段と、を有する構成（第１１の構成）とされている。【００２２】
本明細書中に開示された論理回路は、入力される信号の状態をクロックパルスを用いてラッチするラッチ部と、前記ラッチ部から出力される信号の状態に応じた信号を生成して出力する第１の組み合わせ論理部と、前記ラッチ部に入力される信号と同一の信号の状態に応じた信号を生成して出力する第２の組み合わせ論理部と、前記第１の組み合わせ論理部の出力信号と前記第２の組み合わせ論理部の出力信号のいずれか一方を選択して出力する選択部と、を有し、前記第１の組み合わせ論理部と前記第２の組み合わせ論理部とは同一の論理構成である構成（第１２の構成）とされている。【００２３】
上記第１２の構成から成る論理回路において、前記選択部は、前記ラッチ部がラッチしている信号の状態が遷移する直前に、又は、前記ラッチ部がラッチしている信号の状態が遷移すると同時に、前記第１の組み合わせ論理部の出力信号から前記第２の組み合わせ論理部の出力信号に選択する信号を切り替え、その後、選択する信号を前記第１の組み合わせ論理部の出力信号に戻す構成（第１３の構成）としてもよい。【００２４】
上記第１３の構成から成る論理回路において、前記選択部が前記第１の組み合わせ論理部の出力信号から前記第２の組み合わせ論理部の出力信号に選択する信号を切り替えてから、前記選択部が選択する信号を前記第１の組み合わせ論理部の出力信号に戻すまでの期間は、前記クロックパルスのパルス幅に対応する時間と略同一の長さである構成（第１４の構成）としてもよい。【００２５】
また、本明細書中に開示されている他の順序回路は、上記第１２〜第１４いずれかの構成から成る論理回路と、前記ラッチ部から出力される信号の状態とイベントとから前記ラッチ部に入力される信号の状態を決定する決定部と、を有する構成（第１５の構成）とされている。【００２６】
また、本明細書中に開示されている他の電源制御回路は、スイッチング電源装置のステートを制御する電源制御回路であって、上記第１５の構成から成る順序回路を有する構成（第１６の構成）とされている。【００２７】
また、本明細書中に開示されている他のスイッチング電源装置は、上記第１６の構成から成る電源制御回路と、前記スイッチング電源装置の入力電圧から前記スイッチング電源装置の出力電圧を生成するスイッチ出力段と、を有する構成（第１７の構成）とされている。
【発明の効果】
【００２８】
本明細書中に開示されている一の発明によれば、より一層低消費電力化を図ることができる順序回路、並びに、これを用いた電源制御回路及びスイッチング電源装置を提供することが可能となる。【００２９】
本明細書中に開示されている他の発明によれば、グリッチの出力を防止でき且つ制御不能状態を引き起こさない論理回路、並びに、これを用いた順序回路、電源制御回路、及びスイッチング電源装置を提供することが可能となる。
【図面の簡単な説明】
【００３０】
【図１】第１実施形態に係る順序回路の構成を示すブロック図
【図２】図１に示す順序回路の動作例を示すタイミングチャート
【図３】遅延時間と入力電圧との関係を示すグラフ
【図４】遅延時間と使用環境温度との関係を示すグラフ
【図５】第２実施形態に係る順序回路の構成を示すブロック図
【図６】図５に示す順序回路の動作例を示すタイミングチャート
【図７】ボトム検出オン時間固定方式スイッチング電源装置の一構成例を示す図
【図８】スイッチング電源装置を搭載したテレビの一構成例を示すブロック図
【図９Ａ】スイッチング電源装置を搭載したテレビの正面図
【図９Ｂ】スイッチング電源装置を搭載したテレビの側面図
【図９Ｃ】スイッチング電源装置を搭載したテレビの背面図
【図１０】一般的な論理回路の一構成例を示すブロック図
【図１１】一般的な論理回路の他の構成例を示すブロック図
【発明を実施するための形態】
【００３１】
＜１．第１実施形態に係る順序回路＞
図１は、第１実施形態に係る順序回路の構成を示すブロック図である。第１実施形態に係る順序回路１（以下、順序回路１という）は、イベントトリガー管理部２と、遅延部３と、イベント処理部４と、ステートデコーダ５と、ラッチ部６と、出力デコーダ７と、を有する。
【００３２】
イベントトリガー管理部２は請求項に記載の「検知部」の一例に相当する。イベント処理部４は請求項に記載の「受付部」及び「禁止部」の一例に相当する。遅延部３は請求項に記載の「クロックパルス生成部」の一例に相当する。ステートデコーダ５は請求項に記載の「決定部」の一例に相当する。ラッチ部６は請求項に記載の「ラッチ部」の一例に相当する。
【００３３】
イベントトリガー管理部２は、ステート信号ＳＴ２が示す現在のステートにおける複数の入力信号ＳＩＮ１〜ＳＩＮｎ（ｎは２以上の自然数）の状態がどのイベントに対応しているかを論理演算する組み合わせ論理回路である。
【００３４】
イベントトリガー管理部２は、イベントの発生を示す情報を含むイベントトリガー信号ＴＲＧを遅延部３に出力する。また、イベントトリガー管理部２は、イベントの種別を示すイベント信号ＥＶＴ１をイベント処理部４に出力する。
【００３５】
各入力信号ＳＩＮｋ（ｋは自然数）がどのような信号であるかは特に限定されないが、例えばコンパレータの出力信号が用いられる場合が考えられる。なお、例えば、順序回路１又は後述する順序回路１０をスイッチング電源装置のステートを制御する電源制御回路の少なくとも一部として用いる場合等では、イベントの発生タイミングはいかなるクロック信号にも同期していない。
【００３６】
本構成例ではステート信号ＳＴ２が示す現在のステートにおける複数の入力信号ＳＩＮ１〜ＳＩＮｎの状態がイベントの種別に対応しているが、ステート信号ＳＴ２が示す現在のステートにかかわらず複数の入力信号ＳＩＮ１〜ＳＩＮｎの状態のみによってイベントの種別が定まる構成であってもよい。なお、この構成を採用する場合、ステート信号ＳＴ２はイベントトリガー管理部２に供給されなくてよい。また、本構成例ではイベントトリガー管理部２が複数の入力信号ＳＩＮ１〜ＳＩＮｎを入力しているが、イベントトリガー管理部２が単一の入力信号を入力する構成であってもよい。
【００３７】
遅延部３は、イベントトリガー信号ＴＲＧに基づいて、イベントの発生から遅延してクロックパルスを生成し、その生成したクロックパルスを含むクロック信号ＣＬＫをラッチ部６に供給する。また、遅延部３は、イベントトリガー信号ＴＲＧに基づいて、イベントの発生をトリガーとしてイベント処理部４をホールド状態にし、クロックパルスの生成からさらに遅延してイベント処理部４のホールド状態を解除するためのホールド信号ＨＬＤを生成し、その生成したホールド信号ＨＬＤをイベント処理部４に供給する。さらに、遅延部３は、イベント処理部４のホールド状態が解除されたタイミングから一定時間経過するまでの間イベント処理部４が全てのイベントの受け付けを禁止するためのリセット信号ＲＳＴをイベント処理部４に供給する。本実施例とは異なり、リセット信号ＲＳＴは、イベント処理部４内部で生成されてもよい。
【００３８】
イベント処理部４は、ホールド信号ＨＬＤに基づいて、一のイベントを受け付けたことをトリガーとして、他のイベント（先述した一のイベントを除くイベント）の受け付けを所定の期間禁止するホールド状態になる。また、イベント処理部４は、ホールド信号ＨＬＤに基づいて、一のイベントを受け付けたタイミングでステート信号ＳＴ２が示す現在のステートを受け付け、受け付けた一のイベント及び受け付けた現在のステートをホールド状態中保持する。そして、イベント処理部４は、受け付けたイベントの種別を示すイベント信号ＥＶＴ２及び受け付けた現在のステートを示すステート信号ＳＴ１をステートデコーダ５に出力する。
【００３９】
なお、複数のイベントが同時に発生することがあり得る。このため、ステートデコーダ５は、ステート信号ＳＴ２が示す現在のステート毎に各イベントの優先度を規定しており、複数のイベントが同時に発生した場合には、同時に発生した複数のイベントのうち最も優先度が高いイベントのみを受け付ける構成であることが望ましい。ステートデコーダ５の代わりにイベント処理部４が、ステート信号ＳＴ２が示す現在のステート毎に各イベントの優先度を規定しており、複数のイベントが同時に発生した場合には、同時に発生した複数のイベントのうち最も優先度が高いイベントのみを受け付ける構成としてもよい。
【００４０】
ステートデコーダ５は、イベント処理部４が受け付けた現在のステートを示すステート信号ＳＴ１及びイベント処理部４が受け付けたイベントを示すイベント信号ＥＶＴ２から次のステートを示すステート信号ＮＳＴを論理演算する組み合わせ論理回路である。ステートデコーダ５は、次のステートを示すステート信号ＮＳＴをラッチ部６に出力する。
【００４１】
ラッチ部６は、クロック信号ＣＬＫに含まれるクロックパルスを用いて次のステートをラッチする。ラッチ部６の出力は、現在のステートを示すステート信号ＳＴ２としてイベントトリガー管理部２、イベント処理部４、及び出力デコーダ７に供給される。
【００４２】
出力デコーダ７は、現在のステートを示すステート信号ＳＴ２から出力信号ＳＯＵＴを論理演算する組み合わせ論理回路である。
【００４３】
図２は、図１に示す順序回路の動作例を示すタイミングチャートである。図２では、現在のステートを示すステート信号ＳＴ２が「３」である場合に入力信号ＳＩＮ１がＬＯＷレベルになっていると、イベント信号ＥＶＴ１が「１」となるイベントが発生しているものとする。
【００４４】
イベントトリガー管理部２は、入力信号ＳＩＮ１のＬＯＷレベルを検知すると、イベントトリガー信号ＴＲＧをＬＯＷレベルからＨＩＧＨレベルに切り替える。その後、ステート信号ＳＴ２が変化すると、イベントトリガー管理部２は、イベントトリガー信号ＴＲＧをＨＩＧＨレベルからＬＯＷレベルに戻す。
【００４５】
遅延部３は、イベントトリガー信号ＴＲＧがＬＯＷレベルからＨＩＧＨレベルに切り替わった時点で、ホールド信号ＨＬＤをＬＯＷレベルからＨＩＧＨレベルに切り替える。遅延部３は、ホールド信号ＨＬＤをＬＯＷレベルからＨＩＧＨレベルに切り替えてからホールド期間Ｔ１が経過すると、ホールド信号ＨＬＤをＨＩＧＨレベルからＬＯＷレベルに戻す。なお、ホールド期間Ｔ１は遅延時間Ｔ２より長く設定される。
【００４６】
上述した通り、現在のステートを示すステート信号ＳＴ２が「３」である場合に入力信号ＳＩＮ１がＬＯＷレベルになっていると、イベント信号ＥＶＴ１は「１」となる。なお、イベントが発生していなければ、イベント信号ＥＶＴ１は「０」となる。
【００４７】
ステートデコーダ５は、イベント処理部４が受け付けた現在のステートを示すステート信号ＳＴ１が「３」であり、イベント処理部４が受け付けたイベントを示すイベント信号ＥＶＴ２が「１」であれば、次のステートを示すステート信号ＮＳＴを「５」にする。したがって、イベントトリガー信号ＴＲＧがＬＯＷレベルからＨＩＧＨレベルに切り替わった時点で、次のステートを示すステート信号ＮＳＴは「３」から「５」に切り替わる。
【００４８】
遅延部３は、イベントトリガー信号ＴＲＧがＬＯＷレベルからＨＩＧＨレベルに切り替わった時点から遅延時間Ｔ２が経過すると、クロック信号ＣＬＫをＬＯＷレベルからＨＩＧＨレベルに切り替える。遅延部３は、ホールド信号ＨＬＤをＬＯＷレベルからＨＩＧＨレベルに切り替えてからホールド期間Ｔ１が経過すると、クロック信号ＣＬＫをＨＩＧＨレベルからＬＯＷレベルに戻す。これにより、単一のクロックパルスが生成される。クロックパルスの立ち上がりエッジによりラッチ部６がラッチ動作を行い、現在のステートを示すステート信号ＳＴ２が「３」から「５」に切り替わる。そして、現在のステートを示すステート信号ＳＴ２の「３」から「５」への切り替わりに応じて、出力信号ＳＯＵＴがＬＯＷレベルからＨＩＧＨレベルに切り替わる。また、遅延部３は、ホールド期間Ｔ１が終了すると、リセット信号ＲＳＴを所定期間Ｔ３のみＨＩＧＨレベルにする。所定期間Ｔ３はホールド期間Ｔ１よりも短い期間である。例えば、所定期間Ｔ３は、クロック信号ＣＬＫに含まれるクロックパルスのパルス幅に対応する時間より短くすればよい。
【００４９】
なお、ラッチ部６での誤動作を防止するために、本実施形態では、遅延時間Ｔ２をラッチ部６のセットアップ時間より長くしている。より詳細には、ステート信号ＮＳＴが不定状態であるときにステート信号ＮＳＴがラッチ部６でラッチされることを防止するために、イベント処理部４のメタステーブル状態が解消されるのに要する時間とラッチ部６のセットアップ時間との合計時間より長くしている。
【００５０】
一方、遅延時間Ｔ２を長くするほど、順序回路１における処理が遅延することになるので、遅延時間Ｔ２は可能な限り短いことが望ましい。
【００５１】
したがって、ラッチ部６のセットアップ時間やイベント処理部４のメタステーブル状態が解消されるのに要する時間の入力電圧特性を考慮して、入力電圧Ｖｉｎに応じて遅延時間Ｔ２の長さを変化させてもよい。例えば入力電圧Ｖｉｎが小さいほどラッチ部６のセットアップ時間やイベント処理部４のメタステーブル状態が解消されるのに要する時間が長い場合には、図３に示すように入力電圧Ｖｉｎが小さいほど遅延時間Ｔ２を長くすればよい。逆に、入力電圧Ｖｉｎが小さいほどラッチ部６のセットアップ時間やイベント処理部４のメタステーブル状態が解消されるのに要する時間が短い場合には、入力電圧Ｖｉｎが小さいほど遅延時間Ｔ２を短くすればよい。この場合、遅延部３が入力電圧Ｖｉｎに関する情報を取得する構成にすればよい。なお、入力電圧Ｖｉｎは順序回路１を搭載するスイッチング電源装置に搭載した場合のスイッチング電源装置の入力電圧である。また、ラッチ部６のセットアップ時間やイベント処理部４のメタステーブル状態が解消されるのに要する時間の温度特性を考慮して、使用環境温度に応じて遅延時間Ｔ２の長さを変化させてもよい。例えば使用環境温度が高いほどラッチ部６のセットアップ時間やイベント処理部４のメタステーブル状態が解消されるのに要する時間が長い場合には、図４に示すように使用環境温度が高いほど遅延時間Ｔ２を長くすればよい。逆に、使用環境温度が高いほどラッチ部６のセットアップ時間やイベント処理部４のメタステーブル状態が解消されるのに要する時間が短い場合には、使用環境温度が高いほど遅延時間Ｔ２を短くすればよい。この場合、遅延部３が順序回路１の使用環境温度に関する情報を取得する構成にすればよい。
【００５２】
なお、上述した入力電圧Ｖｉｎに応じた遅延時間Ｔ２の調整と上述した順序回路１の使用環境温度に応じた遅延時間Ｔ２の調整とを組み合わせて実施してもよい。
【００５３】
以上説明した順序回路１は、順序回路１の動作中に常時周期的にクロックパルスを生成する必要がないため、クロックゲーティング手法を用いる構成よりも消費電力を低減することができる。
【００５４】
＜２．第２実施形態に係る順序回路＞
図５は、第２実施形態に係る順序回路の構成を示すブロック図である。第２実施形態に係る順序回路１０は、イベントトリガー管理部２と、遅延部３と、イベント処理部４と、ステートデコーダ５と、ラッチ部６と、出力デコーダ７及び８と、出力マルチプレクサ９と、を有する。図５において図１と同一の部分には同一の符号を付し詳細な説明を省略する。
【００５５】
出力デコーダ７は請求項に記載の「第１の組み合わせ論理部」の一例に相当する。出力デコーダ８は請求項に記載の「第２の組み合わせ論理部」の一例に相当する。出力マルチプレクサ９は請求項に記載の「選択部」の一例に相当する。
【００５６】
本実施形態では、遅延部３は、第１実施形態で説明した動作の他に、クロック信号ＣＬＫよりも僅かに先行する信号である選択信号ＳＥＬを出力マルチプレクサ９に供給する。
【００５７】
なお、本実施形態では選択信号ＳＥＬをクロック信号ＣＬＫよりも僅かに先行する信号としたが、選択信号ＳＥＬをクロック信号ＣＬＫと同一の信号にしてもよい。
【００５８】
本実施形態では、出力デコーダ７は、現在のステートを示すステート信号ＳＴ２から出力信号ＳＯＵＴではなくデコード信号を論理演算する。
【００５９】
出力デコーダ８は、次のステートを示すステート信号ＮＳＴからデコード信号を論理演算する組み合わせ論理回路である。
【００６０】
出力デコーダ７と出力デコーダ８とは同一の論理構成である。言い換えると、出力デコーダ７と出力デコーダ８とは同一の入出力特性である。
【００６１】
出力マルチプレクサ９は、選択信号ＳＥＬに基づいて、出力デコーダ７から出力されるデコード信号と出力デコーダ８から出力されるデコード信号のいずれか一方を選択し、選択した信号を出力信号ＳＯＵＴとして出力する。
【００６２】
図６は、順序回路１０の動作例を示すタイミングチャートである。図２と同様に図６でも、現在のステートを示すステート信号ＳＴ２が「３」である場合に入力信号ＳＩＮ１がＬＯＷレベルになっていると、イベント信号ＥＶＴ１が「１」となるイベントが発生しているものとする。なお、図６に示す順序回路１０の動作例のうち、図２に示す順序回路１の動作例と同様の部分については詳細な説明を省略する。
【００６３】
選択信号ＳＥＬは、クロック信号ＣＬＫが立ち上がる直前に立ち上がり、クロック信号ＣＬＫが立ち下がる直前に立ち下がる。したがって、選択信号ＳＥＬがＨＩＧＨレベルである期間Ｔ４は、クロック信号ＣＬＫに含まれるクロックパルスのパルス幅に対応する時間と略同一の長さになる。
【００６４】
出力マルチプレクサ９は、選択信号ＳＥＬがＨＩＧＨレベルであれば、出力デコーダ８から出力されるデコード信号を出力信号ＳＯＵＴとして出力する。また、出力マルチプレクサ９は、選択信号ＳＥＬがＬＯＷレベルであれば、出力デコーダ７から出力されるデコード信号を出力信号ＳＯＵＴとして出力する。すなわち、ラッチ部６のラッチ動作によって、ラッチ部６から出力されるステート信号ＳＴ２のステートが遷移しているときのみ、ラッチ部６に入力されるステート信号ＮＳＴをデコードした信号を出力信号ＳＯＵＴとし、それ以外のときにはラッチ部６から出力されるステート信号ＳＴ２をデコードした信号を出力信号ＳＯＵＴとしている。
【００６５】
これにより、ラッチ部６から出力されるステート信号ＳＴ２のステートが遷移しているときに出力デコーダ７から出力されるデコード信号にグリッチが発生しても、出力信号ＳＯＵＴにグリッチが出現しないようにすることができる。また、出力信号ＳＯＵＴがラッチ部６から出力されるステート信号ＳＴ２と無関係である期間（期間Ｔ４）は一時的であり、期間Ｔ４が終了すると、出力信号ＳＯＵＴがラッチ部６から出力されるステート信号ＳＴ２に対応している状態に戻る。したがって、出力信号ＳＯＵＴを用いた制御が不能状態に陥るおそれがなくなる。
【００６６】
順序回路１と同様に、順序回路１０は、クロックゲーティング手法を用いる構成よりも消費電力を低減することができる。また、以上説明したラッチ部６と、出力デコーダ７及び８と、出力マルチプレクサ９とによって構成される論理回路は、グリッチの出力を防止することができ且つ制御不能状態を引き起こさない。
【００６７】
＜３．スイッチング電源装置への適用＞
先述した順序回路１又は順序回路１０は例えば図７に示すボトム検出オン時間固定方式スイッチング電源装置に用いることができる。図７に示すボトム検出オン時間固定方式スイッチング電源装置は、入力電圧Ｖｉｎを降圧して所望の出力電圧Ｖｏｕｔを生成する降圧型ＤＣ／ＤＣコンバータである。
【００６８】
図７に示すボトム検出オン時間固定方式スイッチング電源装置では、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆまで下がったことを検出すると、ドライバ１２は、所定のオン時間Ｔｏｎを設定するオン時間設定回路１３からの出力に基づいて、所定のオン時間Ｔｏｎだけスイッチ電圧Ｖｓｗがハイレベルになるように上側トランジスタＮ１をオン状態にする。なお、ドライバ１２は、所定のオン時間Ｔｏｎ以外では上側トランジスタＮ１をオフ状態にする。また、上側トランジスタＮ１及び下側トランジスタＮ２はドライバ１２によって相補的にスイッチングされる。
【００６９】
また、図７に示すボトム検出オン時間固定方式スイッチング電源装置では、過電流保護機能や過熱保護機能等を実現するために、ドライバ１２が電流センサや温度センサ等の出力に応じた動作を実行する。
【００７０】
ドライバ１２はボトム検出オン時間固定方式スイッチング電源装置のステートを制御する電源制御回路であり、ドライバ１２の少なくとも一部として先述の順序回路１又は順序回路１０を用いることができる。
【００７１】
なお、先述した順序回路１及び順序回路１０それぞれはボトム検出オン時間固定方式以外のスイッチング電源装置に用いることもできる。また、先述した順序回路１及び順序回路１０それぞれはスイッチング電源装置に限らず例えばモータ駆動装置等にも用いることができる。
【００７２】
＜４．テレビへの適用＞
図８は、先述のスイッチング電源装置を搭載したテレビの一構成例を示すブロック図である。また、図９Ａ〜図９Ｃは、それぞれ、先述のスイッチング電源装置を搭載したテレビの正面図、側面図、及び、背面図である。本構成例のテレビＡは、チューナ部Ａ１と、デコーダ部Ａ２と、表示部Ａ３と、スピーカ部Ａ４と、操作部Ａ５と、インタフェイス部Ａ６と、制御部Ａ７と、電源部Ａ８と、を有する。
【００７３】
チューナ部Ａ１は、テレビＡに外部接続されるアンテナＡ０で受信された受信信号から所望チャンネルの放送信号を選局する。
【００７４】
デコーダ部Ａ２は、チューナＡ１で選局された放送信号から映像信号と音声信号を生成する。また、デコーダ部Ａ２は、インタフェイス部Ａ６からの外部入力信号に基づいて、映像信号と音声信号を生成する機能も備えている。
【００７５】
表示部Ａ３は、デコーダ部Ａ２で生成された映像信号を映像として出力する。
【００７６】
スピーカ部Ａ４は、デコーダ部Ａ２で生成された音声信号を音声として出力する。
【００７７】
操作部Ａ５は、ユーザ操作を受け付けるヒューマンインタフェイスの一つである。操作部Ａ５としては、ボタン、スイッチ、リモートコントローラなどを用いることができる。
【００７８】
インタフェイス部Ａ６は、外部デバイス（光ディスクプレーヤやハードディスクドライブなど）から外部入力信号を受け付けるフロントエンドである。
【００７９】
制御部Ａ７は、上記各部Ａ１〜Ａ６の動作を統括的に制御する。制御部Ａ７としては、ＣＰＵ［central  processing  unit］などを用いることができる。
【００８０】
電源部Ａ８は、上記各部Ａ１〜Ａ７に電力供給を行う。電源部Ａ８としては、先述のスイッチング電源装置を好適に用いることができる。
【００８１】
なお、先述のスイッチング電源装置は、テレビに搭載される電源装置に限定されることはなく、液晶ディスプレイ、プラズマディスプレイ、ＢＤレコーダ／プレーヤ、セットトップボックス、並びに、パーソナルコンピュータなど、種々の電子機器に搭載される電源装置（例えば、ＳＯＣ［system-on-chip］用あるいは周辺機器用の電源装置）として利用することが可能である。
【００８２】
＜５．その他＞
本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【００８３】
上記第１実施形態及び第２実施形態では、イベントトリガー管理部２が入力信号のレベルに基づいてイベントの発生を検知する構成であったが、イベントトリガー管理部２が入力信号のエッジに基づいてイベントの発生を検知する構成であってもよい。ただし、ホールド期間とホールド期間解除後に跨がって発生する他のイベントを取りこぼすことなく検知することを容易にする観点から、イベントトリガー管理部２が入力信号のレベルに基づいてイベントの発生を検知する構成である方が望ましい。
【００８４】
上記第１実施形態及び第２実施形態では、リセット信号ＲＳＴが生成される構成であったが、リセット信号ＲＳＴが生成されない構成であってもよい。また、上記第１実施形態及び第２実施形態では、一のホールド期間中に単一のクロックパルスが生成される構成であったが、ラッチ部７のラッチ動作に複数のクロックパルスが必要である場合等には一のホールド期間中に複数のクロックパルスが生成される構成であってもよい。
【００８５】
ラッチ部６と、出力デコーダ７及び８と、出力マルチプレクサ９とによって構成される論理回路は、先述の順序回路１０に限らず他の順序回路に用いてもよい。なお、ラッチ部６と、出力デコーダ７及び８と、出力マルチプレクサ９とによって構成される論理回路は、ラッチ部６がラッチ動作を行う機会が少ない先述の順序回路１０やゲーテッドクロック信号を用いる順序回路に特に好適に用いることができる。
【符号の説明】
【００８６】
１    第１実施形態に係る順序回路
２    イベントトリガー管理部
３    遅延部
４    イベント処理部
５    ステートデコーダ
６    ラッチ部
７、８    出力デコーダ
９    出力マルチプレクサ
１０    第２実施形態に係る順序回路
Ａ    テレビ
Ａ０    アンテナ
Ａ１    チューナ部
Ａ２    デコーダ部
Ａ３    表示部
Ａ４    スピーカ部
Ａ５    操作部
Ａ６    インタフェイス部
Ａ７    制御部
Ａ８    電源部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０】
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【図１１】
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【国際調査報告】
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