(57)【要約】省電力化に有利にしながら小面積化を図ることができる抵抗変化型メモリ装置の読み出し回路及びその読み出し方法を提供する。ビット線ＢＬは、メモリセル１２が接続され、ダミービット線ＤＢＬは、リファレンスセル１４が接続されており、それぞれプリチャージされる。センスアンプは、プリチャージ後のメモリセル１２、リファレンスセル１４を介したビット線ＢＬ、ダミービット線ＤＢＬの放電時の電位の差を検出する。リファレンスセル１４は、ダミービット線ＤＢＬの放電時の抵抗として機能するリファレンストランジスタ２７、選択トランジスタ２８及び帰還部３０を有する。帰還部３０は、ダミービット線ＤＢＬの放電時の電位の変化に従いリファレンストランジスタ２７のゲートの電位を変化させる。
2019087769.tif 000002
【特許請求の範囲】
【請求項１】
抵抗変化型の記憶素子を含むメモリセルを備える抵抗変化型メモリ装置の読み出し回路において、
前記メモリセルが接続された第１のビット線と、この第１のビット線と対をなす第２のビット線との電位の差を検出するセンス回路部と、
前記第２のビット線にリファレンス電位を生じさせるリファレンスセルとを備え、
前記リファレンスセルは、
前記第２のビット線とドレインが接続されたリファレンストランジスタと、
前記リファレンストランジスタのソースと接地との間に接続され、ゲートにワード線が接続された選択トランジスタと、
前記第２のビット線の電位を前記リファレンストランジスタのゲートに帰還し、前記第２のビット線の電位の変化に従い当該変化と同方向に前記リファレンストランジスタのゲートの電位を変化させる帰還部と
を有することを特徴とする抵抗変化型メモリ装置の読み出し回路。
【請求項２】
前記帰還部は、前記第１のビット線と前記第２のビット線との電位の差を前記センス回路部が検出する読み出し動作に先立ってオンになり、前記第２のビット線と前記リファレンストランジスタのゲートとの間のビット線側静電容量成分と前記リファレンストランジスタのゲートと接地との間の接地側静電容量成分とを充電し、前記リファレンストランジスタのゲートの電位を初期ゲート電位にした後にオフするスイッチ素子を有することを特徴とする請求項１に記載の抵抗変化型メモリ装置の読み出し回路。
【請求項３】
前記ビット線側静電容量成分として、一端が前記第２のビット線に接続され他端が前記リファレンストランジスタのゲートに接続されたビット線側キャパシタを有することを特徴とする請求項２に記載の抵抗変化型メモリ装置の読み出し回路。
【請求項４】
前記ビット線側キャパシタは、ＭＯＳキャパシタであることを特徴とする請求項３に記載の抵抗変化型メモリ装置の読み出し回路。
【請求項５】
前記帰還部は、
ゲートが前記第２のビット線に接続されドレインが接地されソースが前記リファレンストランジスタのゲートに接続された帰還用トランジスタと、
前記第１のビット線と前記第２のビット線との電位の差を前記センス回路部が検出する読み出し動作に先立ってオンになり、前記リファレンストランジスタのゲートと接地との間の接地側静電容量成分を充電し、前記リファレンストランジスタのゲートの電位を初期ゲート電位にした後にオフするスイッチ素子と
を有することを特徴とする請求項１に記載の抵抗変化型メモリ装置の読み出し回路。
【請求項６】
前記帰還部は、
前記第２のビット線と前記リファレンストランジスタのゲートとの間に接続されたＭＯＳダイオードと、
前記第１のビット線と前記第２のビット線との電位の差を前記センス回路部が検出する読み出し動作に先立ってオンになり、前記リファレンストランジスタのゲートと接地との間の接地側静電容量成分を充電し、前記リファレンストランジスタのゲートの電位を初期ゲート電位にした後にオフするスイッチ素子と
を有することを特徴とする請求項１に記載の抵抗変化型メモリ装置の読み出し回路。
【請求項７】
前記接地側静電容量成分として、一端が前記リファレンストランジスタのゲートに接続され他端が接地された接地側キャパシタを有することを特徴とする請求項２ないし６のいずれか１項に記載の抵抗変化型メモリ装置の読み出し回路。
【請求項８】
前記接地側キャパシタは、ＭＯＳキャパシタであることを特徴とする請求項７に記載の抵抗変化型メモリ装置の読み出し回路。
【請求項９】
前記帰還部は、入力端が前記第２のビット線に接続され、出力端が前記リファレンストランジスタのゲートに接続されたソースフォロワ回路であることを特徴とする請求項１に記載の抵抗変化型メモリ装置の読み出し回路。
【請求項１０】
前記センス回路部は、前記第１のビット線と前記第２のビット線との電位の差を検出する読み出し動作に先立って前記第１のビット線とともに前記第２のビット線を所定の電位にプリチャージするプリチャージ回路を備えること特徴とする請求項１ないし９のいずれか１項に記載の抵抗変化型メモリ装置の読み出し回路。
【請求項１１】
前記センス回路部は、前記第１のビット線と前記第２のビット線との電位の差を前記センス回路部が検出する読み出し動作の間に前記第１のビット線とともに前記第２のビット線をプルアップするプルアップ回路を備えることを特徴とする請求項１ないし９のいずれか１項に記載の抵抗変化型メモリ装置の読み出し回路。
【請求項１２】
抵抗変化型の記憶素子を含むメモリセルが接続された第１のビット線と、リファレンスセルが接続された第２のビット線との電位の差に基づき前記メモリセルが記憶しているデータを読み出す抵抗変化型メモリ装置の読み出し方法において、
データの読み出しの際に、前記第２のビット線からの電流を、前記第２のビット線に接続されたリファレンストランジスタを介して流し、前記第２のビット線にリファレンス電位を発生させるリファレンス電位発生ステップと、
前記リファレンス電位の発生中に行われ、前記第２のビット線の電位の変化に従い当該変化と同方向に前記リファレンストランジスタのゲートの電位を変化させるように、前記第２のビット線の電位を前記リファレンストランジスタのゲートに帰還する帰還ステップと
を有することを特徴とする抵抗変化型メモリ装置の読み出し方法。
【請求項１３】
前記帰還ステップの前に行われ、前記リファレンストランジスタのゲートに所定の電位を印加し、前記第２のビット線と前記リファレンストランジスタのゲートとの間のビット線側静電容量成分と前記リファレンストランジスタのゲートと接地との間の接地側静電容量成分とを充電する充電ステップを有し、
前記帰還ステップは、前記第２のビット線の電位の変化により、前記ビット線側静電容量成分と前記接地側静電容量成分とに充電されている電荷量を変化することによって、前記リファレンストランジスタのゲートの電位を変化させることを特徴とする請求項１２に記載の抵抗変化型メモリ装置の読み出し方法。
【請求項１４】
前記帰還ステップの前に行われ、前記リファレンストランジスタのゲートに所定の電位を印加し、前記リファレンストランジスタのゲートと接地との間の接地側静電容量成分を充電する充電ステップを有し、
前記帰還ステップは、前記第２のビット線の電位がゲートに入力される帰還用トランジスタにより、前記接地側静電容量成分に充電されている電荷量を変化することによって前記リファレンストランジスタのゲートの電位を変化させることを特徴とする請求項１２に記載の抵抗変化型メモリ装置の読み出し方法。
【請求項１５】
前記帰還ステップの前に行われ、前記リファレンストランジスタのゲートに所定の電位を印加し、前記リファレンストランジスタのゲートと接地との間の接地側静電容量成分を充電する充電ステップを有し、
前記帰還ステップは、前記第２のビット線と前記リファレンストランジスタのゲートとの間に接続されたＭＯＳダイオードによって前記接地側静電容量成分に充電されている電荷量を変化することによって前記リファレンストランジスタのゲートの電位を変化させることを特徴とする請求項１２に記載の抵抗変化型メモリ装置の読み出し方法。
【請求項１６】
前記帰還ステップは、ソースフォロワ回路により前記第２のビット線の電位を前記リファレンストランジスタのゲートに帰還することを特徴とする請求項１２に記載の抵抗変化型メモリ装置の読み出し方法。
【請求項１７】
前記リファレンス電位発生ステップの前に行われ、前記第１のビット線及び前記第２のビット線をプリチャージするプリチャージステップを有することを特徴とする請求項１２ないし１６のいずれか１項に記載の抵抗変化型メモリ装置の読み出し方法。
【請求項１８】
前記リファレンス電位発生ステップの際に、前記第１のビット線及び前記第２のビット線を所定の電位にプルアップすることを特徴とする請求項１２ないし１６のいずれか１項に記載の抵抗変化型メモリ装置の読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化型メモリ装置の読み出し回路及びその読み出し方法に関する。
【背景技術】
【０００２】
抵抗変化型の記憶素子を用いてメモリセルを構成した抵抗変化型メモリ装置（以下、単にメモリ装置という）が知られている。このようなメモリ装置としては、例えば、電界誘起巨大抵抗変化により電気抵抗が変化する記憶素子を備えたＲｅＲＡＭ（Resistive Random Access Memory）、強誘電体キャパシタを記憶素子とした強誘電体メモリ(Ferroelectric Random Access Memory)、トンネル磁気抵抗効果を用いたと磁気トンネル接合（Magnetic Tunnel Junction）素子を記憶素子とした磁気抵抗メモリ装置等がある。いずれの記憶素子においても、記憶素子の高抵抗状態と低抵抗状態に二値（１または０）の記憶データが割り当てられる。【０００３】
上記のようなメモリ装置の読み出し回路は、格納されているデータの判別の基準となるリファレンスセルを有している。リファレンスセルは、メモリセルの記憶素子の高抵抗状態と低抵抗状態との中間の抵抗値を示すように調整されている。【０００４】
データの読み出し方式としては、プリチャージ方式（例えば特許文献１を参照）と、プルアップ方式（例えば特許文献２を参照）とが知られている。プリチャージ方式のデータ読み出しは、メモリセルが接続されたビット線とリファレンスセルが接続されたダミービット線が有する寄生容量を利用したものであり、プリチャージ動作と読み出し動作とを順番に行う。プリチャージ動作では、スイッチ素子を含むビット線負荷を通してビット線とダミービット線とに電荷を供給し、それらを特定の電位に充電（プリチャージ）する。読み出し動作では、ビット線とダミービット線をメモリセルとリファレンスセルを介して放電し、この時の放電速度、すなわち放電中のビット線とダミービット線の電位の差を検出する。【０００５】
一方、プルアップ方式のデータ読み出しでは、ビット線負荷回路からビット線を介してメモリセルにプルアップ電流を流すと同時に、ダミービット線を介してリファレンスセルにプルアップ電流を流し、このときのビット線とダミービット線との電位の差を検出する読み出し動作を行う。【０００６】
リファレンスセルとしては、例えばドレインがビット線に接続されたＭＯＳトランジスタであるリファレンストランジスタに所定のゲート電圧を印加し、リファレンストランジスタをリファレンスセルの抵抗として機能させるもの（以下、ＭＯＳタイプという）が知られている（例えば、特許文献３を参照）。また、メモリセルと同じ記憶素子を用いたもの（以下、記憶素子タイプという）が知られている。【０００７】
上記記憶素子タイプのリファレンスセルでは、低抵抗状態の記憶素子と高抵抗状態の記憶素子とを接続し、全体として低抵抗状態の記憶素子の抵抗値ＲＬと高抵抗状態の記憶素子の抵抗値ＲＨとの中間抵抗値（＝（ＲＬ＋ＲＨ）／２）としている。一般的には、製造プロセスのばらつきや温度特性のばらつきの影響を抑えるために、それぞれ複数の低抵抗状態の記憶素子と高抵抗状態の記憶素子を接続して１個のリファレンスセルを構成する。【０００８】
図２２は、従来の記憶素子タイプのリファレンスセル９０の構成を示している。このリファレンスセル９０では、並列接続された４個のサブ回路９１を有している。各サブ回路９１は、それぞれ２個の高抵抗状態のＭＴＪ素子９３ａ、９３ｂと２個の低抵抗状態のＭＴＪ素子９３ｃ、９３ｄとを直列に接続した直列回路と、ＭＴＪ素子９３ａ〜９３ｄを初期化するためのトランジスタ９４ａ〜９４ｄ、９５ａ〜９５ｃ及びスイッチ素子９６とが設けられている。初期化する場合には、スイッチ素子９６をオンとした状態で、トランジスタ９４ａ〜９４ｄ、９５ａ〜９５ｃを組み合わせてオンとすることにより、ＭＴＪ素子９３ａ〜９３ｄに順番に書き込み電流を流して、各々のＭＴＪ素子９３ａ〜９３ｄを高抵抗状態と低抵抗状態のいずれかに設定する。例えば、トランジスタ９４ａとトランジスタ９５ａとをオンすることで、ＭＴＪ素子９３ａを高抵抗状態にする。また、トランジスタ９５ｃとトランジスタ９４ｄをオンすることで、ＭＴＪ素子９３ｄを低抵抗状態にする。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−２３０７９８号公報
【特許文献２】特開２０１２−２４３３６４号公報
【特許文献３】特開２０１０−９２５２１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで、上記の記憶素子タイプのリファレンスセルは、プリチャージ方式、プルアップ方式のいずれのデータ読み出しにも利用可能であるが、各記憶素子のそれぞれについて１個以上の初期化のためのトランジスタが必要であり、メモリ装置の回路面積を大きくするという問題があった。例えば、図２２の構成例では、４個のＭＴＪ素子に対して７個の初期化用のトランジスタが必要であり、１個のリファレンスセルでは２８個のトランジスタを要する。直列接続された複数の記憶素子に同一電流を流して、それら記憶素子の抵抗状態を一括で変更することも考えられるが、この場合では、高い書き込み電圧が必要になる他、記憶素子の書き込み特性にばらつきがあり抵抗値の精度が低下するため好ましくない。【００１１】
一方、ＭＯＳタイプのリファレンスセルは、記憶素子タイプのものに比べて回路面積を小さくできるが、ダミービット線の電位が変化している間にビット線とダミービット線との電位の差を検出するプリチャージ方式のデータ読み出しにおいては、動作マージンが小さくなるため不向きであった。すなわち、ダミービット線の電位に依存してリファレンストランジスタの抵抗値が変化するため、メモリセルから読み出すべきデータに応じたビット線とダミービット線の電位の差が得られる期間が極めて短く、正常なデータの読み出しを行うことが困難であった。また、プルアップ方式のデータ読み出しは、メモリセル及びリファレンスセルにプルアップ電流を定常的に流している間のビット線及びダミービット線の電位の差を検出するため、ビット線及びダミービット線の寄生容量に充電するプリチャージ方式に比べて消費電力が大きくなるという問題があった。【００１２】
本発明は、上記事情を鑑みてなされたものであり、省電力化に有利にしながら小面積化を図ることができる抵抗変化型メモリ装置の読み出し回路及びその読み出し方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明は、抵抗変化型の記憶素子を含むメモリセルを備える抵抗変化型メモリ装置の読み出し回路において、前記メモリセルが接続された第１のビット線と、この第１のビット線と対をなす第２のビット線との電位の差を検出するセンス回路部と、前記第２のビット線にリファレンス電位を生じさせるリファレンスセルとを備え、前記リファレンスセルは、前記第２のビット線とドレインが接続されたリファレンストランジスタと、前記リファレンストランジスタのソースと接地との間に接続され、ゲートにワード線が接続された選択トランジスタと、前記第２のビット線の電位を前記リファレンストランジスタのゲートに帰還し、前記第２のビット線の電位の変化に従い当該変化と同方向に前記リファレンストランジスタのゲートの電位を変化させる帰還部とを有するものである。【００１４】
また、本発明は、抵抗変化型の記憶素子を含むメモリセルが接続された第１のビット線と、リファレンスセルが接続された第２のビット線との電位の差に基づき前記メモリセルが記憶しているデータを読み出す抵抗変化型メモリ装置の読み出し方法において、データの読み出しの際に、前記第２のビット線からの電流を、前記第２のビット線に接続されたリファレンストランジスタを介して流し、前記第２のビット線にリファレンス電位を発生させるリファレンス電位発生ステップと、前記リファレンス電位の発生中に行われ、前記第２のビット線の電位の変化に従い当該変化と同方向に前記リファレンストランジスタのゲートの電位を変化させるように、前記第２のビット線の電位を前記リファレンストランジスタのゲートに帰還する帰還ステップとを有するものである。
【発明の効果】
【００１５】
本発明によれば、第２のビット線の電位をリファレンストランジスタのゲートに帰還して、第２のビット線の電位の変化にしたがってリファレンストランジスタのゲートの電位を変化させるので、リファレンストランジスタの等価抵抗が第２のビット線の電位の変化によらずほぼ一定に維持される。このため、リファレンストランジスタを用いて小面積化を図ることができるとともに、動作マージンを確保しながらプリチャージ方式によるデータの読み出しが可能となり、またプルアップ方式のデータの読み出しでは早期に第１のビット線と第２のビット線との電位の差を検出することが可能になって省電力化することができる。
【図面の簡単な説明】
【００１６】
【図１】第１実施形態の抵抗変化型メモリ装置の要部を示す回路図である。
【図２】センス回路部を示す回路図である。
【図３】リファレンストランジスタのゲートとソース、ダミービット線の電位の変化を模式的に示すグラフである。
【図４】ビット線とダミービット線の電位の変化のシミュレーションの結果を示すグラフである。
【図５】リファレンスセルに帰還部を設けていない場合のビット線とダミービット線の電位の変化のシミュレーションの結果を示すグラフである。
【図６】メモリセルがデータ“１”を記憶している場合のセンスアンプの出力のシミュレーションの結果を示すグラフである。
【図７】メモリセルがデータ“０”を記憶している場合のセンスアンプの出力のシミュレーションの結果を示すグラフである。
【図８】第２実施形態の抵抗変化型メモリ装置のセンス回路部を示す回路図である。
【図９】第２実施形態におけるセンスアンプの入力である一対の信号線の電位変化のシミュレーション結果を示すグラフである。
【図１０】図９のシミュレーションに用いたセンス回路部を示す回路図である。
【図１１】図９のシミュレーションと同様な回路構成でリファレンスセルに帰還部を設けていない場合の一対の信号線の電位変化のシミュレーション結果を示すグラフである。
【図１２】第２実施形態におけるメモリセルがデータ“１”を記憶している場合のビット線、ダミービット線及びセンスアンプの出力のシミュレーションの結果を示すグラフである。
【図１３】第２実施形態におけるメモリセルがデータ“０”を記憶している場合のビット線、ダミービット線及びセンスアンプの出力のシミュレーションの結果を示すグラフである。
【図１４】第３実施形態の抵抗変化型メモリ装置のプルアップ方式のセンス回路部を示す回路図である。
【図１５】第３実施形態における各信号線の電位の変化のシミュレーションの結果を示すグラフである。
【図１６】リファレンスセルに帰還部を設けていない場合のプルアップ方式の各信号線の電位の変化のシミュレーションの結果を示すグラフである。
【図１７】トランジスタを用いてダミービット線電位をリファレンストランジスタのゲートに帰還する帰還部を示す回路図である。
【図１８】ＭＯＳダイオードによりダミービット線電位をリファレンストランジスタのゲートに帰還する帰還部を示す回路図である。
【図１９】ソースフォロワ回路によりダミービット線電位をリファレンストランジスタのゲートに帰還する帰還部を示す回路図である。
【図２０】メモリセルとリファレンスとが共通のビット線に接続されたメモリアレイのレイアウトの一例を示す説明図である。
【図２１】メモリセルとリファレンスとが共通のビット線に接続されたメモリアレイのレイアウトの別の一例を示す説明図である。
【図２２】従来のリファレンスセルを示す回路図である。
【発明を実施するための形態】
【００１７】
［第１実施形態］
図１に抵抗変化型メモリ装置（以下、単にメモリ装置という）１０の概略を示すように、メモリ装置１０は、複数のメモリセル１２とリファレンスセル１４とがマトリクス状に配列されたメモリアレイを備えている。また、メモリアレイの各列には、センス回路部１５が設けられている。なお、図１では、１つのメモリセル１２とその列に対応して設けた１つのリファレンスセル１４と、センス回路部１５のみを描いてある。また、メモリ装置１０には、図示を省略するが、各種の信号線を通してメモリセル１２やリファレンスセル１４の選択や電位の供給等を行う列デコーダ、行デコーダを含む周辺回路が設けられている。
【００１８】
メモリ装置１０では、第１のビット線としてのビット線ＢＬが列ごとに、また第１のワード線としてのワード線ＷＬが行ごとにそれぞれ設けられている。ビット線ＢＬは、列方向（図中上下方向）に延在し、ワード線ＷＬは、行方向（図中左右方向）に延在する。メモリセル１２は、ビット線ＢＬと、ワード線ＷＬとの交差部に設けられている。同一列にあるメモリセル１２は、同一のビット線ＢＬに接続され、同一行にある各メモリセル１２は、同一のワード線ＷＬに接続されている。
【００１９】
また、メモリアレイには、その各列に対応して第２のビット線としてのダミービット線ＤＢＬがそれぞれ設けられ、各リファレンスセル１４が並んだ行には、第２のワード線としてのダミーワード線ＤＷＬが設けられている。ダミービット線ＤＢＬは、列方向に延在し、ダミーワード線ＤＷＬは、行方向に延在する。各ダミービット線ＤＢＬには、それぞれリファレンスセル１４が接続されている。また、ダミーワード線ＤＷＬには各リファレンスセル１４が接続されている。
【００２０】
データの読み出しの際に、読み出し対象となるメモリセル１２が接続され、そのメモリセル１２が記憶しているデータに基づいた態様で電位が変化するビット線が第１のビット線である。また、メモリセル１２からデータを読み出す際に用いられるリファレンスセル１４が接続されたビット線が第２のビット線である。読み出し対象のメモリセル１２の行を選択するワード線が第１のワード線であり、そのメモリセル１２を読み出す際に用いられるリファレンスセル１４の行を選択するワード線が第２のワードである。
【００２１】
メモリセル１２は、抵抗変化型の記憶素子としてのＭＴＪ（Magnetic Tunnel Junction）素子（磁気トンネル接合素子）１７と、ＮＭＯＳトランジスタの選択トランジスタ１８とを有している。ＭＴＪ素子１７としては、絶縁膜を挟んで磁化固定層と磁化自由層とが積層された構成を有し、磁化固定層と磁化自由層にそれぞれ端子が設けられた２端子型のものが用いられている。メモリセル１２は、ＭＴＪ素子１７の磁化状態、すなわち磁化の向きが固定された磁化固定層に対する磁化自由層の磁化の向きで１ビットを記憶することができる。ＭＴＪ素子１７は、磁化固定層と磁化自由層の磁化の向きが一致する平行状態のときに抵抗値が小さい低抵抗状態になり、磁化固定層に対して磁化自由層の磁化が反対向きである反平行状態のときに抵抗値が大きい高抵抗状態になる。例えば、ＭＴＪ素子１７は、データ“０”に対して低抵抗状態が、データ“１”に対して高抵抗状態が割り当てられる。なお、以下の説明では、ＭＴＪ素子１７の低抵抗状態のときの抵抗値をＲＬ、高抵抗状態のときの抵抗値をＲＨとし、それらの中間抵抗値をＲＡＶＥ（＝（ＲＬ＋ＲＨ）／２）とする。
【００２２】
ＭＴＪ素子１７と選択トランジスタ１８は、直列に接続され、その直列回路が読み出し時においてビット線ＢＬと接地との間に接続される。具体的には、ＭＴＪ素子１７の一端がビット線ＢＬに接続され他端が選択トランジスタ１８のドレインに接続され、選択トランジスタ１８のソースが第１ソース線ＳＬ１に接続されており、読み出し時に第１ソース線ＳＬ１が、それに接続された第１ソース線スイッチ部（図示省略）を介して接地される。また、選択トランジスタ１８は、そのゲートがワード線ＷＬに接続されており、接続されたワード線ＷＬが行デコーダによって活性化（Ｈレベル）することでオンになる。
【００２３】
なお、上記の選択トランジスタ１８をはじめ各トランジスタの一部または全てについて、高密度実装に有利な縦型ＭＯＳトランジスタを用いて構成することも可能であって、こうした構成により回路面積のさらなる低減が可能となる。
【００２４】
メモリセル１２へのデータの書き込み及び読み出しをする場合には、書き込みまたは読み出しする行のワード線ＷＬが活性化される。データを書き込む場合には、選択トランジスタ１８がオンの状態で、データを書き込むべきメモリセル１２が接続されているビット線ＢＬの電位を、書き込むべきデータ（１または０）に応じてソース線よりも高くしまたは低くすることにより、ＭＴＪ素子１７に流れる書き込み電流の向きを変える。この電流の向きの制御の際には、ビット線ＢＬを接地した状態と電源電圧ＶＤＤに接続した状態とに切り替えるとともに、第１ソース線ＳＬ１を電源電圧ＶＤＤに接続した状態と接地した状態とに切り替える。なお、第１ソース線ＳＬ１は、上述の第１ソース線スイッチ部により接続の状態が切り替えられる。
【００２５】
リファレンスセル１４は、読み出し回路２０を構成する。読み出し回路２０は、メモリセル１２に記憶されているデータを読み出すためのものであり、リファレンスセル１４の他に、ビット線ＢＬ、ダミービット線ＤＢＬ、センス回路部１５等で構成される。この例では、データの読み出し方式としてプリチャージ方式を採用しており、読み出し回路２０によるデータ読み出しは、ビット線ＢＬ及びダミービット線ＤＢＬの寄生容量にプリチャージ（充電）するプリチャージ動作と、このプリチャージ動作の後の読み出し期間に行われ、ビット線ＢＬ及びダミービット線ＤＢＬの放電速度の違いを電位の差として検出する読み出し動作とがある。
【００２６】
リファレンスセル１４は、読み出し動作の際に、ダミービット線ＤＢＬに、ビット線ＢＬのビット線電位ＶＢＬの高低のリファレンス電位となるダミービット線電位ＶＤＢＬを生じさせる。このリファレンスセル１４は、リファレンストランジスタ２７、選択トランジスタ２８、帰還部３０を有している。リファレンストランジスタ２７、選択トランジスタ２８は、いずれもＮＭＯＳトランジスタである。
【００２７】
リファレンストランジスタ２７、選択トランジスタ２８は、直列に接続され、その直列回路がダミービット線ＤＢＬと接地との間に接続されている。具体的には、リファレンストランジスタ２７は、ドレインがダミービット線ＤＢＬに接続されソースが選択トランジスタ２８のドレインに接続されている。選択トランジスタ２８は、そのソースが接地された第２ソース線ＳＬ２に接続されている。また、リファレンストランジスタ２７は、そのゲートが帰還部３０に接続されており、帰還部３０によってそのゲート電位Ｖｇが制御される。選択トランジスタ２８は、そのゲートがダミーワード線ＤＷＬに接続されており、行デコーダによってダミーワード線ＤＷＬが活性化（Ｈレベル）することによってオンになる。
【００２８】
なお、後述するようにメモリセル１２が接続されたビット線が第１のビット線及び第２のビット線になり得る構成においては、第１ソース線スイッチ部と同様な第２ソース線スイッチ部（図示省略）が第２ソース線ＳＬ２に接続され、その第２ソース線スイッチ部によって、前記第２ソース線ＳＬ２が電源電圧ＶＤＤに接続された状態と接地された状態とに切り替えられる。
【００２９】
帰還部３０は、ダミービット線ＤＢＬのダミービット線電位ＶＤＢＬをリファレンストランジスタ２７のゲートに帰還し、ダミービット線電位ＶＤＢＬの変化に従い、その変化と同方向にリファレンストランジスタ２７のゲート電位Ｖｇを変化させる。この例では、帰還部３０は、キャパシタ３１、３２とスイッチ素子３３とで構成される。
【００３０】
ビット線側静電容量成分としてのキャパシタ３１は、その一端がダミービット線ＤＢＬに接続され、他端がリファレンストランジスタ２７のゲートに接続されている。このように接続されたキャパシタ３１によって、ダミービット線ＤＢＬとリファレンストランジスタ２７のゲートとを容量結合し、読み出し期間において、キャパシタ３２と協働して、ダミービット線電位ＶＤＢＬの低下にしたがってリファレンストランジスタ２７のゲート電位Ｖｇも低下するようにしている。ビット線側静電容量成分は、必ずしも素子の形態で設けられる必要はなく、リファレンストランジスタ２７のゲート-ドレイン間容量（帰還容量）を十分に大きくすることで、そのゲート-ドレイン間容量をビット線側静電容量成分として実装することも可能である。
【００３１】
接地側静電容量成分としてのキャパシタ３２は、その一端がリファレンストランジスタ２７のゲートに接続され、他端が接地されている。このキャパシタ３２は、ノイズに対してリファレンストランジスタ２７のゲート電位Ｖｇを安定に保つために設けられている。また、後述するように、キャパシタ３１の容量とキャパシタ３２の容量とを適宜設定することで、読み出し動作におけるリファレンストランジスタ２７のゲート電位Ｖｇの変化量を調整できる。キャパシタ３１、３２は、例えばＭＯＳキャパシタとして形成されている。なお、接地側静電容量成分は、ビット線側静電容量成分と同様に、必ずしも素子の形態で設けられる必要はない。例えば、接地側静電容量成分として、配線容量やスイッチ素子３３の寄生容量などにより、リファレンストランジスタ２７のゲートと接地間に、ゲート電位Ｖｇの変化量を適宜調整できるような所定の等価容量が実装されていればよい。なお、キャパシタ３１がビット線側キャパシタであり、キャパシタ３２が接地側キャパシタである。
【００３２】
スイッチ素子３３は、一端がリファレンストランジスタ２７のゲートに接続され、他端が初期ゲート電位ＶＲ１を出力する電位供給部（図示省略）に接続されている。スイッチ素子３３は、例えばトランジスタで構成されており、プリチャージ動作時にオンとされ、リファレンストランジスタ２７のゲート電位Ｖｇを初期ゲート電位ＶＲ１にする。このスイッチ素子３３は、読み出し動作時にはオフとされる。
【００３３】
初期ゲート電位ＶＲ１は、読み出し期間の開始時に、リファレンストランジスタ２７の等価抵抗（ドレインソース間オン抵抗）Ｒｏｎを中間抵抗値ＲＡＶＥと等しくするゲート電位Ｖｇである。ダミービット線ＤＢＬの読み出し期間の開始時の電位である初期ビット線電位ＶＢ０をリファレンストランジスタ２７のドレイン電位として、リファレンストランジスタ２７の特性に基づいて初期ゲート電位ＶＲ１を決めることができる。なお、検出期間の開始時では、ビット線ＢＬのビット線電位ＶＢＬ及びダミービット線ＤＢＬのダミービット線電位ＶＤＢＬは、同じ初期ビット線電位ＶＢ０にされる。
【００３４】
上記の電位供給部は、例えばメモリセル１２と同じＭＴＪ素子を複数接続した回路を有しており、その回路により初期ゲート電位ＶＲ１を変化させる。これにより、ＭＴＪ素子の製造プロセスのばらつきについての変動補償や、温度補償を行っている。メモリ装置１０の各リファレンスセル１４に対して、例えば１個の電位供給部から初期ゲート電位ＶＲ１を供給することにより、メモリ装置１０の回路面積の増加を抑制できる。
【００３５】
上記のように構成された帰還部３０は、読み出し期間（その全期間ないし大半の期間）においてリファレンストランジスタ２７の等価抵抗Ｒｏｎを中間抵抗値ＲＡＶＥに安定的に維持する。すなわち、リファレンストランジスタ２７のソース電位をＶｓ、閾値電圧をＶｔとしたときに、読み出し期間において「（Ｖｇ−Ｖｓ）≧｛（ＶＤＢＬ−Ｖｓ）＋Ｖｔ｝≧Ｖｔ」を満たすように、初期ビット線電位ＶＢ０、初期ゲート電位ＶＲ１、キャパシタ３１、３２の容量、リファレンストランジスタ２７の閾値電圧Ｖｔが適宜に選択される。
【００３６】
センス回路部１５は、ビット線ＢＬとダミービット線ＤＢＬとに接続されている。このセンス回路部１５は、読み出し動作の際に、読み出し対象となるメモリセル１２が接続されたビット線ＢＬと、このビット線ＢＬと対をなしリファレンスセル１４が接続されたダミービット線ＤＢＬとの電位の差を検出する。
【００３７】
図２に示すように、この例におけるセンス回路部１５は、プリチャージ回路３６と、電位制限回路３７と、センスアンプ３８とから構成される。プリチャージ回路３６は、ビット線負荷としてのトランジスタＰＲ１、ＰＲ２から構成され、電位制限回路３７は、トランジスタ３７ａ、３７ｂから構成される。トランジスタＰＲ１、ＰＲ２は、ＰＭＯＳトランジスタであり、トランジスタ３７ａ、３７ｂは、ＮＭＯＳトランジスタである。
【００３８】
トランジスタＰＲ１、ＰＲ２は、それぞれソースが電源電圧ＶＤＤに接続されている。また、トランジスタＰＲ１、ＰＲ２は、それぞれ電位制限回路３７を介してビット線ＢＬ、ダミービット線ＤＢＬに接続されている。すなわち、トランジスタＰＲ１は、そのドレインがトランジスタ３７ａのドレインに接続され、トランジスタ３７ａのソースがビット線ＢＬに接続されている。また、トランジスタＰＲ２は、そのドレインがトランジスタ３７ｂのドレインに接続され、トランジスタ３７ｂのソースがダミービット線ＤＢＬに接続されている。
【００３９】
上記トランジスタＰＲ１、ＰＲ２は、プリチャージ信号／ＰＲＣが活性化（Ｌレベル）したときにオンとなる。プリチャージ信号／ＰＲＣは、プリチャージ動作時に活性化される。これにより、電源電圧ＶＤＤを電位制限回路３７を介してビット線ＢＬとダミービット線ＤＢＬとに印加し、ビット線ＢＬとダミービット線ＤＢＬとをプリチャージする。
【００４０】
トランジスタ３７ａ、３７ｂは、プリチャージ動作時に各ゲートにゲート電圧Ｖｇｎが印加される。これにより、プリチャージ動作におけるビット線電位ＶＢＬとダミービット線電位ＶＤＢＬを、電源電圧ＶＤＤよりも小さい初期ビット線電位ＶＢ０に制限してプリチャージし、リードディスターブを防止する。
【００４１】
センスアンプ３８は、ビット線ＢＬとダミービット線ＤＢＬとに接続されている。このセンスアンプ３８は、読み出し期間におけるビット線ＢＬ及びダミービット線ＤＢＬの放電時のビット線電位ＶＢＬとダミービット線電位ＶＤＢＬとの電位の差を検出する。
【００４２】
図２に一例が示されるように、センスアンプ３８は、インバータＩＮＶ１、ＩＮＶ２と、ＰＭＯＳトランジスタのトランジスタ４１〜４３、ＮＭＯＳトランジスタのトランジスタ４９ａ、４９ｂとで構成される。インバータＩＮＶ１は、トランジスタ４５、４６からなり、インバータＩＮＶ２は、トランジスタ４７、４８からなる。トランジスタ４５、４７は、ＰＭＯＳトランジスタであり、トランジスタ４６、４８は、ＮＭＯＳトランジスタである。
【００４３】
トランジスタ４１は、そのソースに電源電圧ＶＤＤが接続され、ドレインがトランジスタ４２、４３の各ソースに接続されている。トランジスタ４１は、ゲートに入力されるセンス信号／ＳＥが活性化（Ｌレベル）することでオンになって、センスアンプ３８の動作を開始させる。センス信号／ＳＥは、読み出し期間内に設定されたセンス可能期間の開始と同時に活性化される。トランジスタ４２は、そのゲートにビット線ＢＬが接続され、ドレインがトランジスタ４５のソースに接続されている。同様に、トランジスタ４３は、そのゲートにダミービット線ＤＢＬが接続され、ドレインがトランジスタ４７のソースに接続されている。
【００４４】
インバータＩＮＶ１では、トランジスタ４５、４６のゲート同士が接続されている。トランジスタ４５は、そのドレインがトランジスタ４６のドレインに接続されている。これらトランジスタ４５、４６のドレイン同士の接続点がインバータＩＮＶ１の出力ノードｎ１になっている。インバータＩＮＶ２では、トランジスタ４７、４８のゲート同士が接続されており、これに出力ノードｎ１が接続されている。トランジスタ４７は、そのドレインがトランジスタ４８のドレインに接続されている。これらトランジスタ４７、４８のドレイン同士の接続点がインバータＩＮＶ２の出力ノードｎ２になっている。また、出力ノードｎ２がトランジスタ４５、４６のゲートに接続されている。
【００４５】
トランジスタ４９ａ、４９ｂは、出力ノードｎ１，ｎ２をＬレベルにしてセンスアンプ３８を初期化する。トランジスタ４９ａは、そのドレインが出力ノードｎ１に接続され、ソースが接地されている。同様に、トランジスタ４９ｂは、そのドレインが出力ノードｎ２に接続され、ソースが接地されている。トランジスタ４９ａ、４９ｂの各ゲートにはセンス信号／ＳＥが入力される。これにより、トランジスタ４９ａ、４９ｂは、読み出し動作前のプリチャージ動作時、すなわち読み出し期間前の不活性化（Ｈレベル）されたセンス信号／ＳＥによってオンとなり、出力ノードｎ１，ｎ２をＬレベルにする。読み出し期間では、トランジスタ４９ａ、４９ｂは、センス信号／ＳＥが活性化することによりオフとなって、出力ノードｎ１，ｎ２の電位が変化することを許容する。
【００４６】
上記構成のセンスアンプ３８は、ビット線電位ＶＢＬとダミービット線電位ＶＤＢＬとの電位の差に基づいて、出力ノードｎ１，ｎ２から相補的な出力信号／Ｄ、Ｄを出力する。メモリセル１２がデータ“１”を記憶している場合、出力ノードｎ１からのＬレベルの出力信号／Ｄを出力し、出力ノードｎ２からのＨレベルの出力信号Ｄを出力する。また、メモリセル１２がデータ“０”を記憶している場合、出力ノードｎ１からのＨレベルの出力信号／Ｄを出力し、出力ノードｎ２からのＬレベルの出力信号Ｄを出力する。なお、出力信号Ｄ、／Ｄのいずれか一方だけを出力してもよい。
【００４７】
次に帰還部３０のキャパシタ３１、３２の容量について説明する。なお、以下の説明においては、センス信号／ＳＥの活性化によるセンスアンプ３８の動作の開始を読み出し開始とし、センスアンプ３８の状態が安定的に確定する時刻を読み出し完了時刻と称する。また、キャパシタ３１について、その容量をＣ３１、読み出し開始時点での電荷をＱ３１s、読み出し完了時刻での電荷をＱ３１fとし、キャパシタ３２の容量をＣ３２、読み出し開始時点での電荷をＱ３２s、読み出し完了時刻での電荷をＱ３２fとする。また、キャパシタ３１の電荷は、ダミービット線ＤＢＬに接続されているキャパシタ３１の電極を正極とし、キャパシタ３２の電荷は、リファレンストランジスタ２７のゲートに接続されているキャパシタ３２の電極を正極としてそれぞれ正負を定義する。さらに、読み出し完了時刻におけるダミービット線電位ＶＤＢＬをＶＢｆ、リファレンストランジスタ２７のゲート電位ＶｇをＶｇfとする。なお、説明を簡単にするために、リファレンストランジスタ２７のゲート-ドレイン間容量成分及びリファレンストランジスタ２７のゲートと接地との間に寄生する容量成分は、容量Ｃ３１および容量Ｃ３２に対し十分小さいか、または容量Ｃ３１および容量Ｃ３２のそれぞれに含まれているものとする。
【００４８】
読み出し開始時点では、下記式（１）、式（２）が成り立つ。この例では、読み出し開始に先立って、各キャパシタ３１、３２がそれぞれ充電されるので、キャパシタ３１、３２ごとに初期の電荷Ｑ３１s、Ｑ３２sが異なる。
【００４９】
【数１】
2019087769.tif 000003
【００５０】
読み出し完了時刻では、下記式（３）、式（４）が成り立つ。
【００５１】
【数２】
2019087769.tif 000004
【００５２】
上記式（２）と式（４）とから、読み出し開始から読み出し完了の間に生じる、キャパシタ３１の電荷量の変化ΔＱ３１は、下記式（５）のように表される。
【００５３】
【数３】
2019087769.tif 000005
【００５４】
ダミービット線電位ＶＤＢＬの電位変化をΔＶＢ、リファレンストランジスタ２７のゲート電位Ｖｇの電位変化をΔＶｇとすると、上記式（５）は下記式（６）のように表される。
【００５５】
【数４】
2019087769.tif 000006
【００５６】
読み出し動作においてダミービット線電位ＶＤＢＬは低下するので、「ＶＢ０＞＞ＶＢｆ」であり「ΔＶＢ＜０」となる。また、電位変化ΔＶｇについては、「ΔＶｇ＜０」であるが、「｜ΔＶＢ｜＞｜ΔＶｇ｜」であり、ΔＱ３１は負となる（ΔＱ３１＜０）。すなわち、読み出し期間においては、キャパシタ３１の正極からリファレンストランジスタ２７を通して「｜ΔＱ３１｜」なる電荷が放電される。この読み出し期間では、スイッチ素子３３がオフであるから、キャパシタ３２の正極から「｜ΔＱ３１｜」と等しい電荷がキャパシタ３１へと移行する。したがって、式（１）、式（３）、式（６）から下記の式（７）が成り立つ。
【００５７】
【数５】
2019087769.tif 000007
【００５８】
式（７）中の値（Ｖｇｆ−ＶＲ１）は、リファレンストランジスタ２７のゲート電位Ｖｇの電位変化ΔＶｇであるから、下記式（８）のように変形できる。
【００５９】
【数６】
2019087769.tif 000008
【００６０】
式（８）に示すように、この例では読み出し期間におけるダミービット線ＤＢＬの電位変化ΔＶＢとリファレンストランジスタ２７のゲート電位Ｖｇの電位変化ΔＶｇの関係を、各キャパシタ３１、３２の容量Ｃ３１、Ｃ３２を適宜定めることで調整できる。こうした調整を行い、かつリファレンストランジスタ２７のゲート幅、ゲート長、そして初期ゲート電位ＶＲ１を適宜設定することで、リファレンストランジスタ２７が、読み出し動作（期間）の大半の間、線形状態となるようにする。すなわち、「（Ｖｇ−Ｖｓ）≧｛（ＶＤＢＬ−Ｖｓ）＋Ｖｔ｝」が成り立つように調整する。かかる調整により、読み出し期間におけるリファレンストランジスタ２７の等価抵抗Ｒｏｎを、中間抵抗値ＲＡＶＥに安定的に維持することが可能となる。
【００６１】
実際にはダミービット線電位ＶＤＢＬの変化に応答してゲート電位Ｖｇが変化することを考慮すると、読み出し期間においてゲート電位Ｖｇがダミービット線電位ＶＤＢＬと同方向に並行して変化し、かつゲート電位Ｖｇの変化率がダミービット線電位ＶＤＢＬの変化率以下になるように、上記式（８）に基づき各キャパシタ３１、３２の容量Ｃ３１、Ｃ３２の比を調整する。ダミービット線電位ＶＤＢＬの変化に応答してゲート電位Ｖｇが変化することは、ダミービット線電位ＶＤＢＬの変化から僅かな応答時間の経過後にゲート電位Ｖｇが変化を開始することを意味する。また、ゲート電位Ｖｇがダミービット線電位ＶＤＢＬと同方向に並行して変化するとは、この例ではダミービット線電位ＶＤＢＬの低下にしたがって、それと概ね同時にゲート電位Ｖｇが低下することを意味する。さらに、読み出し期間中に「Ｖｇ−Ｖｓ≧Ｖｔ」（好ましくは「（Ｖｇ−Ｖｓ）≧{（ＶＤＢＬ−Ｖｓ)＋Ｖｔ}≧Ｖｔ」）を維持し、かつ読み出し完了時刻において、リファレンストランジスタ２７の等価抵抗Ｒｏｎが中間抵抗値ＲＡＶＥから大きく乖離しないようにするため「（Ｖｇ−Ｖｓ）≧Ｖｔ」となるようにする。このために、上記式（８）に基づき各キャパシタ３１、３２の容量Ｃ３１、Ｃ３２の比を調整するとともに、リファレンストランジスタ２７のゲート幅及びゲート長、そして初期ゲート電位ＶＲ１を適宜定める。
【００６２】
読み出し完了時刻で「（Ｖｇ−Ｖｓ）≧Ｖｔ」の関係を電位的な余裕をもって満足するために、ダミービット線電位ＶＤＢＬが変化しなくなるタイミングよりも少し遅れてゲート電位Ｖｇが変化しなくなる程度に調整するのがよい。このためには、例えば帰還部３０のキャパシタ３１をキャパシタと抵抗ｒとが直列接続された回路と置き換えればよい。これにより、ダミービット線電位ＶＤＢＬの変化に対して、所定の時定数τだけ遅延して変化するゲート電位Ｖｇが得られる。なお、上記時定数τは、「ｒ」によりその大きさを調整できる。
【００６３】
次に上記構成のデータ読み出しについて説明する。データ読み出しでは、まずプリチャージ動作が行われる。プリチャージ動作では、最初に電位制限回路３７のトランジスタ３７ａ、３７ｂにそれぞれゲート電圧Ｖｇｎが印加された状態にされる。この後に、プリチャージ信号／ＰＲＣが活性化されてトランジスタＰＲ１、ＰＲ２がそれぞれオンとされるとともに、リファレンスセル１４のスイッチ素子３３がオンされる。
【００６４】
トランジスタＰＲ１、ＰＲ２がオンになると、電源の電位ＶＤＤがトランジスタ３７ａ、３７ｂを介してビット線ＢＬ及びダミービット線ＤＢＬにそれぞれ印加され、ビット線ＢＬ及びダミービット線ＤＢＬがプリチャージされる。これにより、ビット線電位ＶＢＬ及びダミービット線電位ＶＤＢＬが上昇し、それぞれ初期ビット線電位ＶＢ０で一定になる。
【００６５】
一方、スイッチ素子３３がオンすることにより、キャパシタ３１、３２が充電されて、リファレンストランジスタ２７のゲート電位Ｖｇが初期ゲート電位ＶＲ１となる。このときに、キャパシタ３１は、その一端が初期ビット線電位ＶＢ０であり、他端が初期ゲート電位ＶＲ１である。
【００６６】
また、プリチャージ動作のときには、センス信号／ＳＥは、非活性化（Ｈレベル）されている。このため、トランジスタ４９ａ、４９ｂがそれぞれオンとなり、出力ノードｎ１，ｎ２がＬレベルにされ、センスアンプ３８が初期化された状態になる。したがって、出力ノードｎ１，ｎ２が等電位になっている。
【００６７】
プリチャージ信号／ＰＲＣが活性化した時点から、上記のようにビット線電位ＶＢＬ及びダミービット線電位ＶＤＢＬが初期ビット線電位ＶＢ０となり、またゲート電位Ｖｇが初期ゲート電位ＶＲ１となるのに必要な時間が経過すると、プリチャージ信号／ＰＲＣが非活性化（Ｈレベル）されてトランジスタＰＲ１、ＰＲ２がオフとされるとともに、スイッチ素子３３がオフにされる。また、電位制限回路３７へのゲート電圧Ｖｇｎの印加が停止される。これにより、プリチャージ動作が終了する。
【００６８】
プリチャージ動作の終了後、ワード線ＷＬとダミーワード線ＤＷＬとが同時に活性化され、読み出し期間になって読み出し動作が開始される。ワード線ＷＬとダミーワード線ＤＷＬが同時に活性化することにより、メモリセル１２の選択トランジスタ１８とリファレンスセル１４の選択トランジスタ２８とが同時にオンになる。
【００６９】
選択トランジスタ１８のオンにより、プリチャージ動作で充電されたビット線ＢＬの電荷がＭＴＪ素子１７と選択トランジスタ１８とを介して放電され（放電電流が流れ）、ビット線電位ＶＢＬが初期ビット線電位ＶＢ０から徐々に低下する。このときのビット線ＢＬの放電速度は、ＭＴＪ素子１７の一定な抵抗値に依存する時定数で決まるから、メモリセル１２が記憶しているデータに応じたものとなる。
【００７０】
また、リファレンスセル１４の選択トランジスタ２８がオンになることにより、プリチャージ動作で充電されたダミービット線ＤＢＬの電荷がリファレンストランジスタ２７と選択トランジスタ２８とを介して放電される（放電電流が流れる）。このときのダミービット線ＤＢＬの放電速度は、リファレンストランジスタ２７の等価抵抗Ｒｏｎで決まる。図３に示すように、ダミーワード線ＤＷＬが活性化されると、そのダミービット線電位ＶＤＢＬは、初期ビット線電位ＶＢ０から徐々に低下する。このダミービット線電位ＶＤＢＬの低下にともない、リファレンストランジスタ２７のソース電位Ｖｓが低下する。一方で、ダミービット線電位ＶＤＢＬの低下は、帰還部３０のキャパシタ３１を通してリファレンストランジスタ２７のゲートに帰還される。これにより、ダミービット線電位ＶＤＢＬの低下にしたがって、リファレンストランジスタ２７のゲート電位Ｖｇが初期ゲート電位ＶＲ１から低下する。このため、リファレンストランジスタ２７のゲート・ソース電圧（＝Ｖｇ−Ｖｓ）とドレイン・ソース電圧（＝Ｖｄ−Ｖｓ）との関係が大きく変化することがない。すなわち、リファレンストランジスタ２７のゲート・ソース電圧がドレイン・ソース電圧（＝Ｖｄ−Ｖｓ）に対して高くなりすぎたり、低くなりすぎたりすることがないので、読み出し期間におけるリファレンストランジスタ２７の等価抵抗Ｒｏｎが中間抵抗値ＲＡＶＥに安定的に維持される。
【００７１】
ワード線ＷＬとダミーワード線ＤＷＬとが活性化されてから、所定の遅延時間が経過してセンス可能期間になると、センス信号／ＳＥが活性化される。これにより、トランジスタ４１がオンになるとともに、トランジスタ４９ａ、４９ｂがオフになる。トランジスタ４９ａ、４９ｂのオフにより、等電位とされていた出力ノードｎ１，ｎ２の電位の変化が許容される。また、トランジスタ４１のオンにより、ビット線電位ＶＢＬとダミービット線電位ＶＤＢＬとの電位の差がトランジスタ４２、４３を通して出力ノードｎ１、ｎ２の電位の差として伝搬する。この例では、ダミービット線電位ＶＤＢＬに対するビット線電位ＶＢＬの高低が、出力ノードｎ１の電位に対する出力ノードｎ２の電位の高低として、出力ノードｎ１と出力ノードｎ２とに電位の差が生じる。そして、出力ノードｎ１と出力ノードｎ２とに微小な電位の差が生じると、インバータＩＮＶ１とインバータＩＮＶ２との相互の正帰還作用により、出力ノードｎ１、ｎ２の電位は、一方がＨレベル（ＶＤＤ）、他方がＬレベル（０Ｖ）となるまで増幅されてラッチされる。
【００７２】
例えば、メモリセル１２がデータ“１”を記憶している場合、ＭＴＪ素子１７は、高抵抗状態であり、リファレンスセル１４のリファレンストランジスタ２７の等価抵抗Ｒｏｎよりも抵抗値が高い。このため、ビット線電位ＶＢＬの放電速度は、ダミービット線電位ＶＤＢＬの放電速度よりも遅く、ビット線電位ＶＢＬがダミービット線電位ＶＤＢＬよりも高くなる。これにより、出力ノードｎ１よりも出力ノードｎ２の電位が高くなり、出力ノードｎ１がＬレベル、出力ノードｎ２がＨレベルとなる。この結果、出力ノードｎ１からのＬレベルの出力信号／Ｄと、出力ノードｎ２からのＨレベルの出力信号Ｄが出力され、データ“１”が得られる。
【００７３】
また、メモリセル１２がデータ“０”を記憶している場合、ＭＴＪ素子１７は、低抵抗状態であり、リファレンスセル１４のリファレンストランジスタ２７の等価抵抗Ｒｏｎよりも抵抗値が低い。このため、ビット線電位ＶＢＬの放電速度は、ダミービット線電位ＶＤＢＬの放電速度よりも速く、ビット線電位ＶＢＬがダミービット線電位ＶＤＢＬよりも低くなる。これにより、出力ノードｎ２よりも出力ノードｎ１の電位が高くなり、出力ノードｎ１がＨレベル、出力ノードｎ２がＬレベルとなる。この結果、出力ノードｎ１からのＨレベルの出力信号／Ｄと、出力ノードｎ２からのＬレベルの出力信号Ｄが出力され、データ“０”が得られる。
【００７４】
以上のようにして、プリチャージ動作と読み出し動作とを順次に行って、メモリセル１２に対するデータの読み出しが行われ、メモリセル１２に記憶されているデータに応じた出力信号Ｄ、／Ｄが出力される。
【００７５】
ところで、リファレンスセル１４に帰還部３０を設けず、読み出し期間中に、リファレンストランジスタ２７のゲートに一定の電位を与える構成（以下、このような構成を比較構成という）では、ダミービット線ＤＢＬの放電が進むにつれて、リファレンストランジスタ２７のゲート・ソース電圧（＝Ｖｇ−Ｖｓ）とドレイン・ソース電圧（＝Ｖｄ−Ｖｓ）との関係が大きく変化する。このため、読み出し期間において等価抵抗Ｒｏｎを一定に維持できない。この比較構成において、例えば、等価抵抗Ｒｏｎがダミービット線ＤＢＬの放電中のある時刻に中間抵抗値ＲＡＶＥとなるように調整した場合、ダミービット線電位ＶＤＢＬの放電前では、等価抵抗Ｒｏｎが中間抵抗値ＲＡＶＥに対して高くなりすぎ、放電終了時には、等価抵抗Ｒｏｎが中間抵抗値ＲＡＶＥに対して低くなりすぎるような変化を示し、所望の特性が得られない。この結果、ダミービット線ＤＢＬの放電中において、低抵抗状態及び高抵抗状態のＭＴＪ素子１７に対応した変化を示す各ビット線電位ＶＢＬのそれぞれとの間に、ダミービット線電位ＶＤＢＬが有効な差を持つセンス可能期間が極めて短くなり、動作マージンが確保できない。
【００７６】
これに対して、この例の読み出し回路２０では、上記のようにリファレンスセル１４に設けた帰還部３０のキャパシタ３１によって、ダミービット線電位ＶＤＢＬの低下に追従させてリファレンスセル１４のゲート電位Ｖｇを低下させているから、そのゲート・ソース電圧（＝Ｖｇ−Ｖｓ）とドレイン・ソース電圧（＝Ｖｄ−Ｖｓ）との関係が大きく変化することがなく、読み出し期間におけるリファレンストランジスタ２７の等価抵抗Ｒｏｎが中間抵抗値ＲＡＶＥに安定的に維持される。この結果、ダミービット線ＤＢＬの放電中において、低抵抗状態及び高抵抗状態のＭＴＪ素子１７に対応した変化を示す各ビット線電位ＶＢＬのそれぞれとの間に、ダミービット線電位ＶＤＢＬが有効な差を持つセンス可能期間が長くなり、十分な動作マージンがある。
【００７７】
また、この例における読み出し回路２０は、上記のようにプリチャージ方式のものであり、プリチャージされたビット線ＢＬとダミービット線ＤＢＬとの放電時の電位の差を検出するので、プルアップ方式のように定常的に流れる電流の大きさを検出する必要がなく、省電力化に有利である。例えばプルアップ方式のデータ読み出しに対して、この例のデータ読み出しにおける消費電力は、１／１０程度にまで低減することができる。しかも、リファレンスセル１４は、リファレンストランジスタ２７を抵抗として機能させるＭＯＳタイプのものであるから、ＭＴＪ素子を用いたリファレンスセルに比べて回路面積が小さい。
【００７８】
さらに、帰還部３０により、ビット線電位ＶＢＬの高低を識別する閾値として、安定した精度の高いダミービット線電位ＶＤＢＬが得られるため、データ“１”に対応したビット線電位ＶＢＬとデータ“０”に対応したビット線電位ＶＢＬとの差を小さくすることが可能となる。これは、ビット線ＢＬの放電の際にデータ“１”及びデータ“０”に対応したＭＴＪ素子１７に流れる読み出し電流（放電電流）を小さくできることを意味する。ＭＴＪ素子１７においては、その磁化状態を変化させる書き込み電流が読み出し電流よりも大きくされるが、読み出し電流を小さくすれば、それに応じて書き込み電流をも小さくするようにＭＴＪ素子１７のスケーリングが可能となる。この結果、メモリ装置１０の書き込み動作までを含めた消費電力の低減を図ることができる。
【００７９】
図４は、読み出し回路２０の構成において、メモリセル１２がデータ“１”及びデータ“０”を記憶している場合の各ビット線電位ＶＢＬと、ダミービット線電位ＶＤＢＬの読み出し期間における変化をシミュレーションした結果を、ワード線ＷＬ及びダミーワード線ＤＷＬ、プリチャージ信号／ＰＲＣの各電位の変化とともに示している。また、図５には、上記比較構成における各ビット線電位ＶＢＬとダミービット線電位ＶＤＢＬの読み出し期間における変化をシミュレーションした結果を同様に示している。
【００８０】
図４からわかるように、ワード線ＷＬ及びダミーワード線ＤＷＬを活性化して放電を開始すると、その放電中においては、ダミービット線電位ＶＤＢＬは、データ“１”に対応したビット線電位ＶＢＬとデータ“０”を記憶したビット線電位ＶＢＬとの中間の電位にあり、帰還部３０によってリファレンスセル１４の等価抵抗Ｒｏｎが前述の中間抵抗値ＲＡＶＥにほぼ維持されていることがわかる。ダミービット線電位ＶＤＢＬが、データ“１”及びデータ“０”のいずれのビット線電位ＶＢＬに対しても、６０ｍＶ（＝｜ＶＢＬ−ＶＤＢＬ｜）を超える期間をセンス可能期間ｔＳＥとした場合、そのセンス可能期間ｔＳＥは１．５６ｎｓｅｃとなった。このセンス可能期間ｔＳＥは、比較構成の後述するセンス可能期間ｔＳＥの約２．７倍の長さである。
【００８１】
一方、比較構成では、図５からわかるように、ダミービット線電位ＶＤＢＬは、放電開始直後では、データ“１”に対応したビット線電位ＶＢＬよりも高く、その後データ“１”及び“０”に対応した各ビット線電位ＶＢＬとの間の電位になる。さらに放電が進むと、データ“１”に対応したビット線電位ＶＢＬとの差が大きくなるが、データ“０”に対応したビット線電位ＶＢＬとの差が小さくなり、放電の終了に近づくとデータ“０”に対応したビット線電位ＶＢＬよりも低くなる。このようなダミービット線電位ＶＤＢＬの変化を示す比較構成では、上記と同様に設定可能なセンス可能期間ｔＳＥは、０．５８ｎｓｅｃであり、極めて短いことがわかる。
【００８２】
また、図６、図７に、帰還部３０を設けた構成での出力ノードｎ１、ｎ２の電位変化のシミュレーション結果を示すように、センス可能期間ｔＳＥにおいて、センス信号／ＳＥを活性化することにより、上述のように出力ノードｎ１、ｎ２の信号レベルが変化し、正常にデータをメモリセル１２から読み出させることもわかる。なお、図６がメモリセル１２にデータ“１”が記憶されている場合であり、図７がデータ“０”が記憶されている場合である。
【００８３】
［第２実施形態］
第２実施形態のメモリ装置は、以下に詳細を説明するセンス回路部以外の構成は、第１実施形態のものと同じである。このため、以下の説明では、同一の部材については同じ符号を付し、その詳細な説明を省略するとともに、センス回路部以外の回路構成の図示を省略する。
【００８４】
この例では、図８に示すように、センス回路部１５Ａは、プリチャージ回路５６と、電位制限回路５７と、センスアンプ５８とから構成される。プリチャージ回路５６は、トランジスタＰＲ１、ＰＲ２から構成され、電位制限回路５７は、ＮＭＯＳトランジスタのトランジスタ５７ａ、５７ｂから構成される。センスアンプ５８は、インバータＩＮＶ１Ａ、ＩＮＶ２Ａとから構成される。インバータＩＮＶ１Ａは、トランジスタ６１、６２からなり、インバータＩＮＶ２Ａは、トランジスタ６３、６４からなる。トランジスタ６１、６３は、ＰＭＯＳトランジスタであり、トランジスタ６２、６４はＮＭＯＳトランジスタである。
【００８５】
インバータＩＮＶ１Ａでは、トランジスタ６１、６２のゲート同士が接続され、これがインバータＩＮＶ１Ａの入力になっている。トランジスタ６１は、そのソースが電源電圧ＶＤＤに接続され、ドレインがトランジスタ６２のドレインに接続されている。トランジスタ６２は、そのソースが信号線ＳＢＬに接続され、信号線ＳＢＬが電位制限回路５７のトランジスタ５７ａを介してビット線ＢＬに接続されている。また、インバータＩＮＶ２Ａでは、トランジスタ６３、６４のゲート同士が接続され、これがインバータＩＮＶ２Ａの入力になっている。トランジスタ６３は、そのソースが電源電圧ＶＤＤに接続され、ドレインがトランジスタ６４のドレインに接続されている。トランジスタ６４は、そのソースが信号線ＳＤＢＬに接続され、信号線ＳＤＢＬが電位制限回路５７のトランジスタ５７ｂを介してダミービット線ＤＢＬに接続されている。この例では、信号線ＳＢＬ及び信号線ＳＤＢＬがセンスアンプ５８の入力となる。
【００８６】
トランジスタ６１、６２のドレイン同士の接続点が出力ノードｎ１であり、トランジスタ６３、６４のドレイン同士の接続点が出力ノードｎ２である。出力ノードｎ１は、トランジスタ６３、６４のゲートにそれぞれ接続され、出力ノードｎ２は、トランジスタ６１、６２のゲートにそれぞれ接続されている。センスアンプ５８は、出力ノードｎ１，ｎ２から相補的な出力信号Ｄ、／Ｄを出力する。この例では、出力ノードｎ１の信号レベルが出力信号Ｄとして、出力ノードｎ２の信号レベルが出力信号／Ｄとしてそれぞれ出力される。
【００８７】
プリチャージ回路５６のトランジスタＰＲ１、ＰＲ２は、それぞれソースが電源電圧ＶＤＤに接続されている。また、トランジスタＰＲ１は、そのドレインが出力ノードｎ１に接続され、トランジスタＰＲ２は、そのドレインが出力ノードｎ２に接続されている。
【００８８】
電位制限回路５７のトランジスタ５７ａ、５７ｂは、プリチャージ動作の開始時から読み出し動作の終了時まで、それらにゲート電圧Ｖｇｎが印加される。これらトランジスタ５７ａ、５７ｂは、プリチャージ動作時においては、第１実施形態と同様に、ビット線電位ＶＢＬとダミービット線電位ＶＤＢＬを制限し、リードディスターブを防止する。また、読み出し動作時では、トランジスタ５７ａ、５７ｂは、ビット線電位ＶＢＬとダミービット線電位ＶＤＢＬを増幅するプリアンプとして動作する。
【００８９】
上記センスアンプ５８は、トランジスタ６２、６４の各のソースと電位制限回路５７のトランジスタ５７ａ、５７ｂの各ドレインとを接続する信号線ＳＢＬの信号線電位ＶＳＢＬと信号線ＳＤＢＬの信号線電位ＶＳＤＢＬの差を検出する。すなわち、ビット線電位ＶＢＬ及びダミービット線電位ＶＤＢＬをトランジスタ５７ａ、５７ｂで増幅した信号線電位ＶＳＢＬと信号線電位ＶＳＤＢＬとの差に基づく出力信号Ｄ、／Ｄを出力する。
【００９０】
上記構成のデータ読み出しでは、プリチャージ動作において、まず電位制限回路５７のトランジスタ５７ａ、５７ｂにゲート電圧Ｖｇｎが印加された状態にされる。この後に、プリチャージ信号／ＰＲＣが活性化され、トランジスタＰＲ１、ＰＲ２がそれぞれオンになる。これと同時にスイッチ素子３３（図１参照）がオンされる。トランジスタＰＲ１、ＰＲ２がオンになると、これらトランジスタＰＲ１、ＰＲ２を介して各出力ノードｎ１、ｎ２がそれぞれ電位ＶＤＤ、すなわちＨレベルとなってセンスアンプ５８が初期化される。このときに、トランジスタ６１、６３がオフ、トランジスタ６２、６４がオンになっている。
【００９１】
また、トランジスタ６２、６４がオンになると、電源電圧ＶＤＤがトランジスタＰＲ１、６２、５７ａを介してビット線ＢＬに印加され、またトランジスタＰＲ２、６４、５７ｂを介してダミービット線ＤＢＬに印加される。これにより、ビット線ＢＬ及びダミービット線ＤＢＬがそれぞれプリチャージされ、ビット線電位ＶＢＬ及びダミービット線電位ＶＤＢＬがそれぞれ初期ビット線電位ＶＢ０になる。このときの信号線電位ＶＳＢＬ、信号線電位ＶＳＤＢＬは、ビット線電位ＶＢＬ、ダミービット線電位ＶＤＢＬを増幅したものなので等しい。
【００９２】
ビット線ＢＬ及びダミービット線ＤＢＬを初期ビット線電位ＶＢ０までプリチャージした後に、プリチャージ信号／ＰＲＣが非活性化される。これにより、トランジスタＰＲ１、ＰＲ２がそれぞれオフにされる、またスイッチ素子３３がオフにされる。これによりプリチャージ動作が終了する。
【００９３】
プリチャージ動作の終了後に、ワード線ＷＬ及びダミーワード線ＤＷＬがそれぞれ活性化されて読み出し期間となり、読み出し動作が行われる。ワード線ＷＬ及びダミーワード線ＤＷＬが活性化することにより、ＭＴＪ素子１７（図１参照）を介したビット線ＢＬの放電とリファレンストランジスタ２７（図１参照）を介したダミービット線ＤＢＬの放電とがそれぞれ開始され、ビット線電位ＶＢＬ及びダミービット線電位ＶＤＢＬが徐々に低下する。
【００９４】
ビット線電位ＶＢＬ及びダミービット線電位ＶＤＢＬが低下すると、トランジスタ５７ａ、５７ｂの増幅作用により、信号線ＳＢＬ、ＳＤＢＬの信号線電位ＶＳＢＬ、ＶＳＤＢＬも比例的に低下する。また、ビット線電位ＶＢＬとダミービット線電位ＶＤＢＬとに電位の差が生じると、信号線電位ＶＳＢＬと信号線電位ＶＳＤＢＬとに増幅された電位の差が生じる。そして、この信号線電位ＶＳＢＬと信号線電位ＶＳＤＢＬとの差がトランジスタ６２、６４を通して出力ノードｎ１、ｎ２の電位の差として伝搬する。
【００９５】
センスアンプ５８は、プリチャージ動作の終了時にトランジスタＰＲ１、ＰＲ２がオフとなることで動作可能な状態で待機しており、ワード線ＷＬおよびダミーワード線ＤＷＬの活性化により動作開始となる。かくて、信号線電位ＶＳＢＬと信号線電位ＶＳＤＢＬとの電位の差により、出力ノードｎ１と出力ノードｎ２に微小な電位の差が生じると、インバータＩＮＶ１Ａ、ＩＮＶ２Ａの相互の正帰還作用により、出力ノードｎ１、ｎ２は、その一方がＨレベル、他方がＬレベルとなるまで増幅されてラッチされる。この結果、ビット線ＢＬとダミービット線ＤＢＬとの放電速度との違い、すなわちリファレンストランジスタ２７の等価抵抗Ｒｏｎに対するＭＴＪ素子１７の抵抗値の高低に応じた出力信号Ｄ、／Ｄが出力され、メモリセル１２に記憶されているデータを読み出すことができる。
【００９６】
図９は、メモリセル１２（図１参照）がデータ“１”及びデータ“０”を記憶している場合の読み出し期間における信号線ＳＢＬの信号線電位ＶＳＢＬ及び信号線ＳＤＢＬの信号線電位ＶＳＤＢＬの変化をシミュレーションした結果を、ワード線ＷＬ及びダミーワード線ＤＷＬ、プリチャージ信号／ＰＲＣの各電位の変化とともに示している。なお、このシミュレーションでは、センスアンプ５８のラッチ動作に起因した信号線電位ＶＳＢＬ及び信号線電位ＶＳＤＢＬの変化を排除するために、センス回路部１５Ａとして、図１０に示すように、センスアンプ５８を省略し、プリチャージ回路５６のトランジスタＰＲ１、ＰＲ２を電位制限回路５７のトランジスタ５７ａ、５７ｂに直接接続した回路を用いている。
【００９７】
図９からわかるように、信号線電位ＶＳＤＢＬは、放電中においては、データ“１”に対応した信号線電位ＶＳＢＬとデータ“０”を記憶した信号線電位ＶＳＢＬとの中間の電位にあり、帰還部３０（図１参照）によってリファレンスセル１４の等価抵抗Ｒｏｎが前述の中間抵抗値ＲＡＶＥにほぼ維持されていることがわかる。また、データ“１”及びデータ“０”のいずれの場合においても、センス可能期間ｔＳＥは１．７ｎｓｅｃであり、これは帰還部３０をリファレンスセル１４に設けない比較構成（後述）の約３．５倍であった。なお、この例では、ビット線電位ＶＢＬ、ダミービット線電位ＶＤＢＬを増幅した信号線電位ＶＳＢＬ、信号線電位ＶＳＤＢＬをセンスアンプ５８の検出に用いることから、上記センス可能期間ｔＳＥは、信号線電位ＶＳＢＬ、信号線電位ＶＳＤＢＬとの差が８０ｍＶを超える期間としている。
【００９８】
図１１は、リファレンスセルに帰還部を設けない比較構成における、信号線ＳＢＬの信号線電位ＶＳＢＬ及び信号線ＳＤＢＬの信号線電位ＶＳＤＢＬの変化をシミュレーションした結果を示している。この比較構成においても、センス回路部１５Ａとして、図１０に示すセンスアンプ５８を省略した構成とし、メモリセル１２がデータ“１”及びデータ“０”を記憶している場合のそれぞれについてシミュレーションしている。帰還部を設けない比較構成においては、読み出し動作の進行とともにリファレンスセルの等価抵抗Ｒｏｎが変化してしまうことから、センス可能期間ｔＳＥが短くなる。例えば、読み出し開始時点でのリファレンスセルの等価抵抗Ｒｏｎが、前述の中間抵抗値ＲＡＶＥになるように調整すると、読み出し動作の早い時点で等価抵抗Ｒｏｎが低くなり過ぎ、その結果リファレンス側の信号線電位ＶＳＤＢＬが“０”と判定されるべき信号線電位ＶＳＢＬより低下してしまい誤動作となる。かくて、比較構成におけるセンス可能期間ｔＳＥは０．４８ｎｓｅｃと短くなり、これは帰還部３０を設けた、この例のリファレンスセル１４（図９）と比べて著しく短い。
【００９９】
また、センス回路部１５Ａを用いた場合における、プリチャージ信号／ＰＲＣ、ワード線ＷＬ及びダミーワード線ＤＷＬの各電位、ビット線電位ＶＢＬ及びダミービット線電位ＶＤＢＬ、出力ノードｎ１、ｎ２の各電位の変化を図１２、図１３に示す。図１２は、メモリセル１２にデータ“１”が記憶されている場合、図１３は、データ“０”が記憶されている場合のものである。これらの各電位の変化より、出力ノードｎ１、ｎ２の信号レベルがメモリセル１２に記憶されているデータに応じて変化し、正常にデータをメモリセル１２から読み出させることもわかる。センスアンプ５８が出力ノードｎ１、ｎ２の電位の差を増幅することにともなって、ビット線電位ＶＢＬとダミービット線電位ＶＤＢＬの差が減少するが、その時点でセンスアンプ５８は、その増幅動作をほぼ完了して安定状態になっているため問題にはならない。
【０１００】
［第３実施形態］
第３実施形態のメモリ装置は、データ読み出しをプルアップ方式で行うものである。なお、以下に詳細を説明するセンス回路部以外の構成は、第１実施形態のものと同じである。このため、以下の説明では、同一の部材については同じ符号を付し、その詳細な説明を省略するとともに、センス回路部以外の回路構成の図示を省略する。
【０１０１】
この例では、図１４に示すように、センス回路部１５Ｂは、プルアップ回路７１と、センスアンプ７２と、電位制限回路７３とから構成される。プルアップ回路７１は、ビット線負荷としてのトランジスタＰＬ１、ＰＬ２から構成され、電位制限回路７３は、トランジスタ７３ａ、７３ｂから構成される。トランジスタＰＬ１、ＰＬ２は、ＰＭＯＳトランジスタであり、トランジスタ７３ａ、７３ｂは、ＮＭＯＳトランジスタである。
【０１０２】
トランジスタＰＬ１、ＰＬ２は、ソースが電源電圧ＶＤＤに接続されている。また、トランジスタＰＬ１、ＰＬ２は、それぞれ電位制限回路７３を介してビット線ＢＬ、ダミービット線ＤＢＬに接続されている。すなわち、トランジスタＰＬ１は、そのドレインがトランジスタ７３ａのドレインに接続され、トランジスタ７３ａのソースがビット線ＢＬに接続されている。また、トランジスタＰＬ２は、そのドレインがトランジスタ７３ｂのドレインに接続され、トランジスタ７３ｂのソースがダミービット線ＤＢＬに接続されている。電位制限回路７３の機能は、第２実施形態の電位制限回路５７（図８参照）と同じである。
【０１０３】
センスアンプ７２は、トランジスタＰＬ１とトランジスタ７３ａとを接続する信号線ＳＢＬと、トランジスタＰＬ２とトランジスタ７３ｂとを接続する信号線ＳＤＢＬとの間に接続されている。このセンスアンプ７２は、信号線ＳＢＬの信号線電位ＶＳＢＬと信号線ＳＤＢＬの信号線電位ＶＳＤＢＬとの差を検出する。センスアンプ７２の回路は、例えば図２に示すものと同様な回路構成のものが用いられるが、各トランジスタの極性（ＰＭＯＳとＮＭＯＳ）が逆であり、またセンス信号ＳＥが活性化（Ｈレベル）することで動作を開始する点で異なる。
【０１０４】
この例におけるデータ読み出しでは、読み出し動作だけが行われる。この読み出し動作では、まずスイッチ素子３３（図１参照）がオンにされるとともに、電位制限回路７３のトランジスタ７３ａ、７３ｂにゲート電圧Ｖｇｎをそれぞれ印加した状態にする。また、プルアップ信号／ＰＬＵが活性化（Ｌレベル）される。スイッチ素子３３は、リファレンストランジスタ２７（図１参照）のゲート電位Ｖｇを初期ゲート電位ＶＲ１とするのに十分な時間が経過してからオフにされる。一方、ゲート電圧Ｖｇｎ、プルアップ信号／ＰＬＵは、読み出し動作に先立って活性化され、その状態が読み出し動作が完了するまで継続される。
【０１０５】
プルアップ信号／ＰＬＵの活性化によりトランジスタＰＲ１、ＰＲ２がそれぞれオンする。これにより、ビット線ＢＬ及びダミービット線ＤＢＬには、互いに同じ電圧（＜ＶＤＤ）が印加される。このようにトランジスタＰＲ１、ＰＲ２をオンした後にワード線ＷＬとダミーワード線ＤＷＬをそれぞれ活性化する。ワード線ＷＬとダミーワード線ＤＷＬをそれぞれ活性化してから所定のセンス遅延時間ｔＤＳＥが経過した時点で、センス信号ＳＥが活性化され、センスアンプ７２の動作が開始する。
【０１０６】
ワード線ＷＬとダミーワード線ＤＷＬとの活性化により、選択トランジスタ１８、２８（図１参照）がオンになると、ビット線ＢＬにはＭＴＪ素子１７（図１参照）と選択トランジスタ１８を介して電流が流れ、ダミービット線ＤＢＬにはリファレンストランジスタ２７（図１参照）と選択トランジスタ２８を介して電流が流れる。この結果、ビット線ＢＬは、ＭＴＪ素子１７の抵抗値に応じたビット線電位ＶＢＬとなり、ダミービット線ＤＢＬは、リファレンストランジスタ２７の等価抵抗Ｒｏｎに応じたダミービット線電位ＶＤＢＬとなる。このビット線電位ＶＢＬ及びダミービット線電位ＶＤＢＬは、トランジスタ７３ａ、７３ｂに増幅されて信号線ＳＢＬ、ＳＤＢＬの信号線電位ＶＳＢＬ、ＶＳＤＢＬとして現われ、ビット線電位ＶＢＬとダミービット線電位ＶＤＢＬとに電位の差が生じると、信号線電位ＶＳＢＬと信号線電位ＶＳＤＢＬとに増幅された電位の差が生じる。そして、信号線電位ＶＳＢＬと信号線電位ＶＳＤＢＬがセンスアンプ７２によって検出され、ＭＴＪ素子１７の抵抗値の高低に応じた出力信号Ｄ、／Ｄが出力される。このようにして、メモリセル１２（図１参照）に記憶されているデータが読み出される。
【０１０７】
なお、リファレンストランジスタ２７の定数及び初期ゲート電位ＶＲ１等は、ワード線ＷＬ及びダミーワード線ＤＷＬが活性化されてから十分な時間が経過した時点において、信号線ＳＤＢＬの信号線電位ＶＳＤＢＬが、データ“１”の読み出し時の信号線ＳＢＬの信号線電位ＶＳＢＬとデータ“０”の読み出し時の信号線ＳＢＬの信号線電位ＶＳＢＬとの中間の電位となるように調整される。
【０１０８】
図１５は、上記構成において、メモリセル１２がデータ“１”及びデータ“０”を記憶している場合の各信号線電位ＶＳＢＬと信号線電位ＶＳＤＢＬとの変化をシミュレーションした結果を、ワード線ＷＬ及びダミーワード線ＤＷＬの各電位の変化とともに示している。また、図１６には、帰還部を設けない構成の場合の各信号線電位ＶＳＢＬと信号線電位ＶＳＤＢＬの変化のシミュレーションの結果を同様に示す。
【０１０９】
図１５のグラフからわかるように、帰還部３０（図１参照）を設けた構成では、それを設けない構成に比べて、ワード線ＷＬ及びダミーワード線ＤＷＬの活性化から早く信号線電位ＶＳＢＬと信号線電位ＶＳＤＢＬとに大きな差が生じ、センスアンプ７２によってセンス可能な期間となることがわかる。これは、ダミーワード線ＤＷＬが立ち上がる（活性化するとき）ときのその電位の変化に追従するようにして、ダミービット線電位ＶＤＢＬも変化するが、このときのダミービット線電位ＶＤＢＬの変化によっても、帰還部３０によってリファレンストランジスタ２７の等価抵抗Ｒｏｎが中間抵抗値ＲＡＶＥにほぼ維持されるからである。
【０１１０】
ワード線ＷＬ及びダミーワード線ＤＷＬの電位がＶＤＤ／２となってからセンス可能となるまでのセンス遅延時間をｔＤＳＥとしたときに、図１５に示される帰還部３０を設けた構成のシミュレーション結果におけるセンス遅延時間ｔＤＳＥは、０．３４ｎｓであった。一方、図１６に示される帰還部３０を設けない構成のシミュレーション結果におけるセンス遅延時間ｔＤＳＥは０．６０ｎｓであり、帰還部３０を設けた構成は、それを設けない構成に比べてセンス遅延時間ｔＤＳＥが約４０％の短縮されている。
【０１１１】
上記のようにセンス遅延時間ｔＤＳＥが小さくなることにより、読み出し動作のために、ビット線ＢＬ及びダミービット線ＤＢＬに電流が流れている時間を短くすることができ、省電力化を図ることができる。
【０１１２】
上記各実施形態で説明した帰還部の構成は、一例であり、本発明は、その構成に限定されない。図１７に示す帰還部３０Ａは、キャパシタ３２及びスイッチ素子３３と、ＰＭＯＳトランジスタの帰還用トランジスタ８１とで構成される。帰還用トランジスタ８１は、そのゲートがダミービット線ＤＢＬに接続され、ドレインが接地され、ソースがリファレンストランジスタ２７のゲートに接続されている。キャパシタ３２及びスイッチ素子３３の接続は、第１実施形態と同じであり、スイッチ素子３３は、読み出し動作の前にオンされ、リファレンストランジスタ２７のゲート電位Ｖｇを初期ゲート電位ＶＲ１にした後にオフにされる。読み出し期間では、ダミービット線電位ＶＤＢＬの低下に追従して帰還用トランジスタ８１がリファレンストランジスタ２７のゲート電位Ｖｇを低下させ、リファレンストランジスタ２７の等価抵抗Ｒｏｎが一定に保たれる。
【０１１３】
図１８の帰還部３０Ｂは、キャパシタ３２及びスイッチ素子３３と、ＮＭＯＳトランジスタのドレインとゲートを接続したＭＯＳダイオード８２、８３とで構成される。ＭＯＳダイオード８２、８３は、直列に接続されており、ダミービット線ＤＢＬとリファレンストランジスタ２７のゲートとの間に接続されている。すなわち、ＭＯＳダイオード８２のソースがダミービット線ＤＢＬに接続され、ＭＯＳダイオード８２のゲート（ドレイン）とＭＯＳダイオード８３のソースが接続され、ＭＯＳダイオード８３のゲート（ドレイン）がリファレンストランジスタ２７のゲートに接続されている。この例でキャパシタ３２及びスイッチ素子３３の接続は、第１実施形態と同じであり、スイッチ素子３３は、読み出し動作の前にオンされ、リファレンストランジスタ２７のゲート電位Ｖｇを初期ゲート電位ＶＲ１にした後にオフにされる。
【０１１４】
読み出し期間では、帰還部３０ＢのＭＯＳダイオード８２、８３により、ダミービット線電位ＶＤＢＬの低下に追従してリファレンストランジスタ２７のゲート電位Ｖｇが低下され、リファレンストランジスタ２７の等価抵抗Ｒｏｎが一定に保たれる。この構成では、Ｎ型のＭＯＳダイオード８２、８３を用いてダミービット線電位ＶＤＢＬを同極性のＮＭＯＳであるリファレンストランジスタ２７のゲートに帰還しているため、プロセス変動の影響を受け難い。
【０１１５】
図１９の帰還部３０Ｃは、電流源８５とＰＭＯＳトランジスタのトランジスタ８６とからなり、これらによってソースフォロワ回路が構成されている。ソースフォロワ回路の入力端となるトランジスタ８６のゲートは、ダミービット線ＤＢＬに接続されて、ダミービット線電位ＶＤＢＬが入力される。また、トランジスタ８６は、そのソースが電流源８５に接続され、これらの接続点がソースフォロワ回路の出力端として、リファレンストランジスタ２７のゲートに接続されている。トランジスタ８６のドレインは、接地されている。ソースフォロワ回路の入力端の電位であるダミービット線電位ＶＤＢＬに応じて、出力端に接続されたリファレンストランジスタ２７のゲート電位Ｖｇが変化し、リファレンストランジスタ２７の等価抵抗Ｒｏｎが一定に保たれる。なお、電流源８５を調整することにより、等価抵抗Ｒｏｎを微調整できるので、例えば温度や電圧変化に対応した調整をおこなうことで読み出し動作の動作マージンを向上させることができる。
【０１１６】
図１７、図１８及び図１９に示す例では、ダミービット線ＤＢＬとリファレンストランジスタ２７との間に接続されるキャパシタが不要であるため、素子の種類を減らして製造を容易にすることができる。
【０１１７】
上記各実施形態におけるメモリ装置のメモリセル、リファレンスセル、ビット線、ダミービット線等の配置は、一例であり、それに限定されない。例えば、後述する図２０や図２１の例のように、メモリセルの各列において、メモリセルとリファレンスセルとを共通のビット線に接続した構成としてもよい。この構成では、各ビット線が第１のビット線、第２のビット線になり得る。すなわち、任意の列のビット線に接続されたメモリセルからデータを読み出す際に、他のビット線に接続されたリファレンスセルを用いる場合には、当該メモリセルが接続されたビット線が第１のビット線であり、当該リファレンスセルが接続されたビット線が第２のビット線となる。また、ダミーワード線については、例えば、各行において、複数のメモリセルと１個のリファレンスセルとが共通のワード線に接続され、メモリセルが接続されたビット線を順次に選択して、選択したビット線とリファレンスセルが接続されたダミービット線とを組み合わせる構成としてもよい。
【０１１８】
図２０に示すメモリ装置１０では、上下方向に第１メモリアレイ８７ａと第２メモリアレイ８７ｂとが配置され、それらの間に複数のセンス回路部１５が行方向（図中左右方向）に並べて配置されている。第１メモリアレイ８７ａ及び第２メモリアレイ８７ｂは、それぞれメモリセル１２が行列状に配置されている。第１メモリアレイ８７ａでは、列ごとにビット線ＢＬａ１、ＢＬａ２・・・が、また行ごとにワード線ＷＬａ１、ＷＬａ２・・・が設けられている。ビット線ＢＬａ１、ＢＬａ２・・・は、列方向（図中上下方向）にそれぞれ延在し、ワード線ＷＬａ１、ＷＬａ２・・・は、行方向にそれぞれ延在する。第１メモリアレイ８７ａ内においては、同一列にあるメモリセル１２は、同一のビット線ＢＬａ１、ＢＬａ２・・・のいずれかに接続され、同一行にある各メモリセル１２は、同一のワード線ＷＬａ１、ＷＬａ２・・・のいずれかに接続されている。また、第１メモリアレイ８７ａには、複数のリファレンスセル１４が行方向に並べて配置されている。第１メモリアレイ８７ａでは、各ビット線ＢＬａ１、ＢＬａ２・・・にそれぞれ１つのリファレンスセル１４が接続され、各リファレンスセル１４が同一のダミーワード線ＤＷＬａに接続されている。
【０１１９】
同様に、第２メモリアレイ８７ｂには、列ごとに列方向に延在するビット線ＢＬｂ１、ＢＬｂ２・・・が設けられ、また行ごとに行方向に延在するワード線ＷＬｂ１、ＷＬｂ２・・・が設けられている。第２メモリアレイ８７ｂ内においては、同一列にあるメモリセル１２は、同一のビット線ＢＬｂ１、ＢＬｂ２・・・のいずれかに接続され、同一行にある各メモリセル１２は、同一のワード線ＷＬｂ１、ＷＬｂ２・・・のいずれかに接続されている。また、第２メモリアレイ８７ｂには、複数のリファレンスセル１４が行方向に並べて配置されている。第２メモリアレイ８７ｂでは、各ビット線ＢＬｂ１、ＢＬｂ２・・・にそれぞれ１つのリファレンスセル１４が接続され、各リファレンスセル１４に同一のダミーワード線ＤＷＬｂが接続されている。この第２メモリアレイ８７ｂのメモリセル１２等の配置は、センス回路部１５の行を対称軸として第１メモリアレイ８７ａのものと線対称である。
【０１２０】
センス回路部１５は、列ごとに設けられており、各々のセンス回路部１５は、同一列の第１メモリアレイ８７ａのビット線と第２メモリアレイ８７ｂのビット線にそれぞれ接続されている。例えば、第１列Ｃ１のセンス回路部１５には、第１メモリアレイ８７ａのビット線ＢＬａ１と第２メモリアレイ８７ｂのビット線ＢＬｂ１とが接続されている。
【０１２１】
このような構成のメモリ装置１０では、第１メモリアレイ８７ａと第２メモリアレイ８７ｂとのうちの一方のメモリアレイの１行の各メモリセル１２からデータを読み出す場合には、その読み出し対象となるメモリセル１２の行のワード線が活性化されるとともに、他方のメモリアレイのリファレンスセル１４に接続されたダミーワード線が活性化される。例えば第１メモリアレイ８７ａの第２行の各メモリセル１２からデータを読み出す場合には、それに対応したワード線ＷＬａ２が活性化されるとともに、第２メモリアレイ８７ｂのリファレンスセル１４が接続されたダミーワード線ＤＷＬｂが活性化される。そして、各センス回路部１５は、各ビット線ＢＬａ１、ＢＬａ２・・・の電位の高低を、それぞれ対応する各ビット線ＢＬｂ１、ＢＬｂ２・・・の電位を基準にして検出する。
【０１２２】
また、例えば第２メモリアレイ８７ｂの第１行の各メモリセル１２からデータを読み出す場合には、それに対応したワード線ＷＬｂ１が活性化されるとともに、第１メモリアレイ８７ａのリファレンスセル１４が接続されたダミーワード線ＤＷＬａが活性化される。この場合には、各センス回路部１５は、各ビット線ＢＬｂ１、ＢＬｂ２・・・の電位の高低を、それぞれ対応する各ビット線ＢＬａ１、ＢＬａ２・・・の電位を基準にして検出する。
【０１２３】
したがって、上記の図２０に示すメモリ装置１０では、第１メモリアレイ８７ａのメモリセル１２からデータを読み出す場合には、第１メモリアレイ８７ａの各ビット線ＢＬａ１、ＢＬａ２・・・が第１のビット線、ワード線ＷＬａ１、ＷＬａ２・・・が第１のワード線となり、第２メモリアレイ８７ｂの各ビット線ＢＬｂ１、ＢＬｂ２・・・が第２のビット線、ダミーワード線ＤＷＬｂが第２のワード線となる。逆に第２メモリアレイ８７ｂのメモリセル１２からデータを読み出す場合には、第２メモリアレイ８７ｂの各ビット線ＢＬｂ１、ＢＬｂ２・・・が第１のビット線、ワード線ＷＬｂ１、ＷＬｂ２・・・が第１のワード線となり、第１メモリアレイ８７ａの各ビット線ＢＬａ１、ＢＬａ２・・・が第２のビット線、ダミーワード線ＤＷＬａが第２のワード線となる。
【０１２４】
図２１に示すメモリ装置１０のメモリアレイ８８では、メモリセル１２が行列状に配置されており、列ごとに列方向に延在するビット線ＢＬ１、ＢＬ２・・・が設けられている。また、行ごとに、２本のワード線が設けられており、同一行の一方のワード線には奇数列のメモリセル１２が接続され、他方のワード線には偶数列のメモリセル１２が接続されている。例えば、第１行については、ワード線ＷＬａ１に奇数列のメモリセル１２が接続され、他方のワード線ＷＬｂ１には偶数列のメモリセル１２が接続されている。同様に、第２行については、ワード線ＷＬａ２に奇数列のメモリセル１２が接続され、他方のワード線ＷＬｂ２には偶数列のメモリセル１２が接続されている。
【０１２５】
また、メモリアレイ８８には、複数のリファレンスセル１４が行方向に並べて配置されており、各ビット線ＢＬ１、ＢＬ２・・・には、それぞれ１つのリファレンスセル１４が接続されている。リファレンスセル１４の行には、ダミーワード線ＤＷＬａ、ＤＷＬｂが設けられている。ダミーワード線ＤＷＬａには、奇数列のリファレンスセル１４が接続され、ダミーワード線ＤＷＬｂには、偶数列のリファレンスセル１４が接続されている。
【０１２６】
奇数列と偶数列の１組のビット線に対して、１個のセンス回路部１５が設けられている。すなわち、ｍを１以上の整数としたときに、第（２ｍ−１）列と第２ｍ列の１組のビット線に対して１個のセンス回路部１５が設けられている。例えば、第１列のビット線ＢＬ１と第２列のビット線ＢＬ２に対して１個のセンス回路部１５が設けられ、第３列のビット線ＢＬ３と第４列のビット線ＢＬ４に対して１個のセンス回路部１５が設けられる。
【０１２７】
この構成では、例えば第２行の奇数列（第１列、第３列・・・）の各メモリセル１２からデータを読み出す場合には、ワード線ＷＬａ２と、ダミーワード線ＤＷＬｂとをそれぞれ活性化する。そして、各センス回路部１５は、各ビット線ＢＬ１、ＢＬ３・・・の電位の高低を、それぞれ対応する各ビット線ＢＬ２、ＢＬ４・・・の電位を基準にして検出する。第２行の偶数列（第２列、第４列・・・）の各メモリセル１２からデータを読み出す場合には、ワード線ＷＬｂ２とダミーワード線ＤＷＬａとをそれぞれ活性化し、センス回路部１５で各ビット線ＢＬ２、ＢＬ４・・・の電位の高低を各ビット線ＢＬ１、ＢＬ３・・・の電位を基準にして検出する。
【０１２８】
上記の図２１のメモリ装置１０では、奇数列のメモリセル１２からデータを読み出す場合には、奇数列に対応して設けられたビット線ＢＬ１、ＢＬ３・・・が第１のビット線となり、読み出す行のワード線ＷＬａ１、ＷＬａ２・・・のいずれかが第１のワード線となる。また、偶数列に対応して設けられたビット線ＢＬ２、ＢＬ４・・・が第２のビット線となり、ダミーワード線ＤＷＬｂが第２のワード線となる。一方、偶数列のメモリセル１２からデータを読み出す場合には、偶数列に対応して設けられたビット線ＢＬ２、ＢＬ４・・・が第１のビット線となり、読み出す行のワード線ＷＬｂ１、ＷＬｂ２・・・のいずれかが第１のワード線となり、奇数列に対応して設けられたビット線ＢＬ１、ＢＬ３・・・が第２のビット線となり、ダミーワード線ＤＷＬａが第２のワード線となる。
【０１２９】
上記では、抵抗変化型の記憶素子として２端子型のＭＴＪ素子を用いた例を説明しているが、抵抗変化型の記憶素子は、これに限定されるものではない。例えば、３端子型のＭＴＪ素子や、電界誘起巨大抵抗変化により電気抵抗が変化する記憶素子、強誘電体キャパシタを記憶素子とした強誘電体メモリ(Ferroelectric Random Access Memory)、相変化メモリ（Phase Change Random Access Memory）などでもよい。
【符号の説明】
【０１３０】
１０  メモリ装置
１２  メモリセル
１４  リファレンスセル
１７  ＭＴＪ素子
２０  読み出し回路
２７  リファレンストランジスタ
３０、３０Ａ、３０Ｂ、３０Ｃ  帰還部
３１、３２  キャパシタ
３３  スイッチ素子
３６、５６  プリチャージ回路
７１  プルアップ回路
８１  帰還用トランジスタ
８２、８３  ＭＯＳダイオード
ＢＬ、ＢＬａ１、ＢＬａ２、ＢＬｂ１、ＢＬｂ２、ＢＬ１〜ＢＬ４  ビット線
ＤＢＬ  ダミービット線
ＶＢＬ  ビット線電位
ＶＤＢＬ  ダミービット線電位
ＶＲ１  初期ゲート電位
ＶＳＢＬ、ＶＳＤＢＬ  信号線電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【国際調査報告】
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