(57)【要約】  セレクタは、ワード線を選択するための第１アドレス信号を第１期間に選択し、プレート線を選択するための第２アドレス信号を第２期間に選択する。デコード回路は、セレクタにより選択された第１および第２アドレス信号を順次にデコードして、デコードアドレス信号のいずれかを順次に活性化する。ワードプレートドライバは、第１アドレス信号により活性化されたデコードアドレス信号に応じてワード線を駆動し、第２アドレス信号により活性化されたデコードアドレス信号に応じてプレート線を駆動する。第１および第２アドレス信号をデコード回路に順次に供給することで、ワード線用のデコード回路とプレート線用のデコード回路を共通にでき、半導体メモリのチップサイズを削減できる。
2010100673.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルと、
前記メモリセルに接続された複数のワード線と、
前記メモリセルに接続された複数のプレート線と、
前記ワード線を選択するための第１アドレス信号を第１期間に選択し、前記プレート線を選択するための第２アドレス信号を第２期間に選択するセレクタと、
前記セレクタにより選択された前記第１および第２アドレス信号を順次にデコードして、デコードアドレス信号のいずれかを順次に活性化するデコード回路と、
前記第１アドレス信号により活性化されたデコードアドレス信号に応じてワード線を駆動し、前記第２アドレス信号により活性化されたデコードアドレス信号に応じてプレート線を駆動するドライバ回路と
を備えていることを特徴とする半導体メモリ。
【請求項２】
請求項１記載の半導体メモリにおいて、
前記デコード回路は、前記第１および第２アドレス信号とともに、前記ワード線と前記プレート線に共通に第３アドレス信号をデコードして前記デコードアドレス信号のいずれかを順次に活性化し、
前記ドライバ回路は、前記第１および第３アドレス信号により活性化されたデコードアドレス信号に応じてワード線を駆動し、前記第２および第３アドレス信号により活性化されたデコードアドレス信号に応じてプレート線を駆動すること
を特徴とする半導体メモリ。
【請求項３】
請求項２記載の半導体メモリにおいて、
前記第３アドレス信号により識別される複数のメモリグループと、
前記各メモリグループに設けられ、前記第２アドレス信号により識別され、前記メモリセルを有する複数のメモリブロックと
を備え、
前記プレート線は、前記メモリブロック毎に配線され、
前記第１アドレス信号で識別される複数の前記ワード線は、前記メモリグループ毎に、前記メモリグループ内のメモリブロックに共通に配線されていること
を特徴とする半導体メモリ。
【請求項４】
請求項３記載の半導体メモリにおいて、
前記ワード線の数は、前記メモリブロックの数に等しいことを特徴とする半導体メモリ。
【請求項５】
請求項２記載の半導体メモリにおいて、
前記メモリセルに接続された複数のビット線を備え、
前記第１および第３アドレス信号は、ワード線を選択するためのロウアドレスであり、
前記第２アドレス信号は、前記ビット線を選択するためのコラムアドレスであること
を特徴とする半導体メモリ。
【請求項６】
請求項２ないし請求項５のいずれか１項記載の半導体メモリにおいて、
前記ドライバ回路は、前記デコードアドレス信号をそれぞれ受け、前記ワード線の１つおよび前記プレート線の１つに接続された複数のサブドライバ回路を備え、
前記各サブドライバ回路は、
対応するデコードアドレス信号のレベルを第１タイミング信号に同期してラッチする第１ラッチ回路と、
対応するデコードアドレス信号の活性化レベルを前記第１ラッチ回路がラッチしているときに、第２タイミング信号に同期して前記ワード線を活性化する第１活性化回路と、
対応するデコードアドレス信号のレベルを第３タイミング信号に同期してラッチする第２ラッチ回路と、
対応するデコードアドレス信号の活性化レベルを前記第２ラッチ回路がラッチしているときに、第４タイミング信号に同期して前記プレート線を活性化する第２活性化回路と
を備えていることを特徴とする半導体メモリ。
【請求項７】
請求項６記載の半導体メモリにおいて、
読み出しコマンドまたは書き込みコマンドを受けてから所定時間後に、選択信号を第１レベルから第２レベルに変化し、前記選択信号が前記第１レベルの間に前記第１タイミング信号を生成し、前記第２レベルの間に前記第２、第３および第４タイミング信号を生成する動作制御回路を備え、
前記セレクタは、前記選択信号が前記第１レベルの間、前記第１アドレス信号を選択し、前記選択信号が前記第２レベルの間、前記第２アドレス信号を選択すること
を特徴とする半導体メモリ。
【請求項８】
請求項１記載の半導体メモリにおいて、
読み出しコマンドまたは書き込みコマンドを受けてから所定時間後に、選択信号を第１レベルから第２レベルに変化する動作制御回路を備え、
前記セレクタは、前記選択信号が前記第１レベルの間、前記第１アドレス信号を選択し、前記選択信号が前記第２レベルの間、前記第２アドレス信号を選択すること
を特徴とする半導体メモリ。
【請求項９】
請求項１記載の半導体メモリにおいて、
前記デコード回路は、前記第１および第２アドレス信号とともに、前記ワード線と前記プレート線に共通に第３アドレス信号をデコードして前記デコードアドレス信号のいずれかを活性化し、
前記ドライバ回路は、前記第１および第３アドレス信号により活性化されたデコードアドレス信号に応じて選択される一対の前記ワード線の１つを第４アドレス信号に応じて駆動し、前記第２および第３アドレス信号により活性化されたデコードアドレス信号に応じてプレート線を駆動すること
を特徴とする半導体メモリ。
【請求項１０】
請求項９記載の半導体メモリにおいて、
前記ドライバ回路は、前記デコードアドレス信号をそれぞれ受け、前記ワード線の２つおよび前記プレート線の１つに接続された複数のサブドライバ回路を備え、
前記各サブドライバ回路は、
対応するデコードアドレス信号のレベルを第１タイミング信号に同期してラッチする第１ラッチ回路と、
前記ワード線の２つにそれぞれ接続された一対の第１活性化回路と、
前記第１ラッチ回路の出力を前記第４アドレス信号に応じて前記第１活性化回路の一方に接続するワードセレクタと、
対応するデコードアドレス信号のレベルを第３タイミング信号に同期してラッチする第２ラッチ回路と、
対応するデコードアドレス信号の活性化レベルを前記第２ラッチ回路がラッチしているときに、第４タイミング信号に同期して前記プレート線を活性化する第２活性化回路と
を備え、
前記各第１活性化回路は、対応するデコードアドレス信号の活性化レベルをラッチしている前記第１ラッチ回路からの出力を、前記ワードセレクタを介して受けているときに、第２タイミング信号に同期して対応するワード線を活性化する
ことを特徴とする半導体メモリ。
【請求項１１】
複数のメモリセルと、前記メモリセルに接続された複数のワード線と、前記メモリセルに接続された複数のプレート線とを備えた半導体メモリの動作方法であって、
前記ワード線を選択するための第１アドレス信号を第１期間に選択し、
前記プレート線を選択するための第２アドレス信号を第２期間に選択し、
選択された前記第１および第２アドレス信号を順次にデコードして、デコードアドレス信号のいずれかを順次に活性化し、
前記第１アドレス信号により活性化されたデコードアドレス信号に応じてワード線を駆動し、
前記第２アドレス信号により活性化されたデコードアドレス信号に応じてプレート線を駆動する
ことを特徴とする半導体メモリの動作方法。
【請求項１２】
請求項１１記載の半導体メモリの動作方法において、
前記第１および第２アドレス信号とともに、前記ワード線と前記プレート線に共通に第３アドレス信号をデコードして前記デコードアドレス信号のいずれかを順次に活性化し、
前記第１および第３アドレス信号により活性化されたデコードアドレス信号に応じてワード線を駆動し、
前記第２および第３アドレス信号により活性化されたデコードアドレス信号に応じてプレート線を駆動する
ことを特徴とする半導体メモリの動作方法。
【請求項１３】
請求項１２記載の半導体メモリの動作方法において、
前記半導体メモリは、前記メモリセルに接続された複数のビット線を備え、
前記第１および第３アドレス信号は、ワード線を選択するためのロウアドレスであり、
前記第２アドレス信号は、前記ビット線を選択するためのコラムアドレスであること
を特徴とする半導体メモリの動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルに接続されたワード線およびプレート線を有する半導体メモリに関する。
【背景技術】
【０００２】
強誘電体メモリ等の半導体メモリでは、プレート線は、複数のメモリセルの強誘電体キャパシタに共通に接続され、プレート線の負荷容量は大きい。このため、プレート線に伝達される信号の波形は鈍り、プレート線の駆動時間は長くなる。この結果、メモリセルのアクセス時間は長くなる。プレート線の負荷容量を減らすために、プレート線を分割し、各プレート線に接続されるメモリセルの数を減らす手法が提案されている（例えば、特許文献1参照）。
【特許文献１】特開平１０−２２９１７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、プレート線を分割すると、プレート線の数は増える。この結果、プレート線を選択するための論理回路の規模は大きくなり、半導体メモリのチップサイズは増加する。【０００４】
本発明の目的は、プレート線の分割数が多い半導体メモリにおいて、プレート線を選択するための論理回路の規模を小さくし、半導体メモリのチップサイズを削減することである。
【課題を解決するための手段】
【０００５】
本発明の一形態では、半導体メモリは、複数のメモリセルと、メモリセルに接続された複数のワード線と、メモリセルに接続された複数のプレート線とを有している。セレクタは、ワード線を選択するための第１アドレス信号を第１期間に選択し、プレート線を選択するための第２アドレス信号を第２期間に選択する。デコード回路は、セレクタにより選択された第１および第２アドレス信号を順次にデコードして、デコードアドレス信号のいずれかを順次に活性化する。ワードプレートドライバは、第１アドレス信号により活性化されたデコードアドレス信号に応じてワード線を駆動し、第２アドレス信号により活性化されたデコードアドレス信号に応じてプレート線を駆動する。
【発明の効果】
【０００６】
第１および第２アドレス信号をデコード回路に順次に供給することで、ワード線用のデコード回路とプレート線用のデコード回路を共通にできる。また、デコードアドレス信号はワード線およびプレート線を選択するために共通に使用される。これにより、プレート線を選択するための論理回路の規模を小さくでき、デコードアドレス信号をワードプレートドライバに伝達する信号線の配線領域を小さくできる。この結果、半導体メモリのチップサイズを削減できる。
【図面の簡単な説明】
【０００７】
【図１】一実施形態における半導体メモリを示している。
【図２】図１に示した共通ワードデコーダの例を示している。
【図３】図１に示したワードプレートドライバの例を示している。
【図４】図１に示したメモリセルアレイの例を示している。
【図５】図４に示したメモリセルアレイの配線レイアウトの例を示している。
【図６】図１に示した半導体メモリが搭載されるシステムの例を示している。
【図７】図１に示した半導体メモリの読み出し動作の例を示している。
【図８】図１に示した半導体メモリの書き込み動作の例を示している。
【図９】図１に示した半導体メモリのメモリセルアレイの動作の例を示している。
【図１０】別の実施形態の半導体メモリにおける共通ワードデコーダの例を示している。
【図１１】図１０に示した共通ワードデコーダを有する半導体メモリにおけるメモリセルアレイの例を示している。
【図１２】図１１に示したメモリセルアレイの配線レイアウトの例を示している。
【図１３】別の実施形態における半導体メモリの例を示している。
【図１４】図１３に示したワードプレートドライバの例を示している。
【図１５】図１３に示したメモリセルアレイの例を示している。
【発明を実施するための最良の形態】
【０００８】
以下、図面を用いて実施形態を説明する。図中、太線で示した信号線は、特に断らない限り複数本を示す。また、太線が接続されているブロックの一部は、複数の回路を有する。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｚ”の付く信号は、正論理を示している。先頭に”／”の付く信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。【０００９】
図１は、一実施形態における半導体メモリＭＥＭを示している。例えば、半導体メモリＭＥＭは、シリコン基板上にＣＭＯＳプロセスを使用して強誘電体メモリとして形成されている。強誘電体メモリは、例えば、ＩＣカードや無線タグ（ＲＦＩＤ）等のワークメモリ、携帯電話やデジタルカメラ等の携帯機器のワークメモリ、あるいはビデオレコーダ等の民生機器のワークメモリとして使用される。半導体メモリＭＥＭは、クロックに同期して動作してもよく、クロックに非同期で動作してもよい。半導体メモリＭＥＭは、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよく、パッケージに封入された半導体記憶装置として設計されてもよい。【００１０】
半導体メモリＭＥＭは、アドレスバッファＡＤＢ、コマンドバッファＣＭＤＢ、共通ワードデコーダＣＷＤＥＣ、ワードプレートドライバＷＰＤＲＶ、コラムデコーダＣＤＥＣ、動作制御回路ＣＴＲＬ、メモリセルアレイＡＲＹ、コラムセレクタＣＳＥＬ、センスアンプＳＡ、ライトアンプＷＡおよびデータ入出力回路ＩＯＢを有している。【００１１】
アドレスバッファＡＤＢは、アドレス信号ＡＤをアドレス端子を介して受信し、受信した信号をロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡとして共通ワードデコーダＣＷＤＥＣおよびコラムデコーダＣＤＥＣに出力する。アドレスバッファＡＤＢは、アドレス信号をラッチする機能を有している。例えば、ロウアドレス信号ＲＡは、アドレス信号ＡＤの上位ビットであり、ワード線ＷＬを選択するために供給される。コラムアドレス信号ＣＡは、アドレス信号ＡＤの下位ビットであり、ビット線ＢＬを選択するために供給される。ロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡは、互いに異なるアドレス端子ＡＤに同時に供給される。なお、アドレスバッファＡＤＢは、アドレス信号ＡＤをプリデコードする機能を有してもよい。このとき、ロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡは、プリデコード信号である。【００１２】
コマンドバッファＣＭＤＢは、メモリアレイＡＲＹを動作するためのコマンド信号ＣＭＤを受け、受けたコマンド信号ＣＭＤをデコードする。例えば、コマンド信号ＣＭＤは、チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥである。コマンドバッファＣＭＤＢは、コマンド信号ＣＭＤが読み出しコマンドを示すときに読み出し制御信号ＲＤＺを出力する。コマンドバッファＣＭＤＢは、コマンド信号ＣＭＤが書き込みコマンドを示すときに書き込み制御信号ＷＲＺを出力する。また、コマンドバッファＣＭＤＢは、チップイネーブル信号／ＣＥに応答して、アドレスラッチ信号ＡＬＴを出力する。アドレスラッチ信号ＡＬＴは、動作制御回路ＣＴＲＬにより生成されてもよい。なお、半導体メモリＭＥＭが複数の動作モードを有するとき、コマンドバッファＣＭＤＢは、動作モードを変更するためのコマンド信号ＣＭＤをデコードし、動作モード変更信号として動作制御回路ＣＴＲＬに出力する機能を有する。【００１３】
共通ワードデコーダＣＷＤＥＣは、ロウアドレス信号ＲＡ、コラムアドレス信号ＣＡおよびプレート選択信号ＰＬＣＬＫを受ける。共通ワードデコーダＣＷＤＥＣは、プレート選択信号ＰＬＣＬＫが低レベルの期間にワード線ＷＬを選択するためのロウデコードアドレス信号ＲＤＡを出力する。共通ワードデコーダＣＷＤＥＣは、プレート選択信号ＰＬＣＬＫが高レベルの期間にプレート線ＰＬを選択するためのロウデコードアドレス信号ＲＤＡを出力する。このように、ロウデコードアドレス信号ＲＤＡは、ワード線ＷＬおよびプレート線ＰＬを選択するために共通に使用される。これにより、ワード線ＷＬおよびプレート線ＰＬを選択するためのデコードアドレス信号線の数を少なくでき、信号線の配線領域を削減できる。共通ワードデコーダＣＷＤＥＣの例は、図２に示す。【００１４】
ワードプレートドライバＷＰＤＲＶは、ロウデコードアドレス信号ＲＤＡ、ワードラッチ信号ＷＬＴＺ、プレートラッチ信号ＰＬＴＺ、ワード活性化信号ＷＡＣＴＺおよびプレート活性化信号ＰＡＣＴＺを受ける。ワードプレートドライバＷＰＤＲＶは、ワード線ＷＬを選択するためのロウデコードアドレス信号ＲＤＡを、ワードラッチ信号ＷＬＴＺに同期してラッチする。ワードプレートドライバＷＰＤＲＶは、プレート線ＰＬを選択するためのロウデコードアドレス信号ＲＤＡを、プレートラッチ信号ＰＬＴＺに同期してラッチする。ワードプレートドライバＷＰＤＲＶは、ワード線ＷＬに対応する有効なロウデコードアドレス信号ＲＤＡがラッチされているときに、ワード活性化信号ＷＡＣＴＺに同期してワード線ＷＬのいずれかを高レベルに活性化する。ワードプレートドライバＷＰＤＲＶは、プレート線ＰＬに対応する有効なロウデコードアドレス信号ＲＤＡがラッチされているときに、プレート活性化信号ＰＡＣＴＺに同期してプレート線ＰＬのいずれかを高レベルに活性化する。ワードプレートドライバＷＰＤＲＶの例は、図３に示す。【００１５】
コラムデコーダＣＤＥＣは、コラムアドレス信号ＣＡをデコードし、デコード結果に応じてコラムデコード信号ＣＤＡを生成する。コラムデコーダＣＤＥＣは、コラムデコード信号ＣＤＡをコラムセレクタＣＳＥＬに出力する。【００１６】
動作制御回路ＣＴＲＬは、読み出し制御信号ＲＤＺまたは書き込み制御信号ＷＲＺを受け、共通ワードデコーダＣＷＤＥＣ、ワードプレートドライバＷＰＤＲＶ、コラムデコーダＣＤＥＣ、コラムセレクタＣＳＥＬ、センスアンプＳＡ、ライトアンプＷＡおよびデータ入出力回路ＩＯＢ等を動作させる複数の制御信号を順次に生成し、出力する。例えば、制御信号は、プレート選択信号ＰＬＣＬＫ、ワードラッチ信号ＷＬＴＺ、プレートラッチ信号ＰＬＴＺ、ワード活性化信号ＷＡＣＴＺ、プレート活性化信号ＰＡＣＴＺ、センスアンプイネーブル信号ＳＡＥＮ、ライトアンプイネーブル信号ＷＡＥＮ、データ入力制御信号ＤＩＮＺおよびデータ出力制御信号ＤＯＵＴＺである。制御信号は、共通ワードデコーダＣＷＤＥＣ、ワードプレートドライバＷＰＤＲＶ、コラムデコーダＣＤＥＣ、コラムセレクタＣＳＥＬ、センスアンプＳＡ、ライトアンプＷＡおよびデータ入出力回路ＩＯＢ等の動作タイミングを決めるタイミング信号である。【００１７】
メモリセルアレイＡＲＹは、マトリックス状に配置された複数の強誘電体メモリセルＭＣを有している。図の横方向に並ぶメモリセルＭＣの列は、共通のワード線ＷＬ（ＷＬ０、ＷＬ１等）に接続されている。図の縦方向に並ぶメモリセルＭＣの列は、共通のビット線ＢＬ（ＢＬ００、ＢＬ０１等）に接続されている。矩形状の領域に配置され、図の横方向および縦方向に並ぶ所定数のメモリセルＭＣは、共通のプレート線ＰＬ（ＰＬ００等）に接続されている。図１に示したメモリセルアレイＡＲＹは、図４のメモリブロックＭＢ００の一部を示している。メモリセルＭＣとプレート線ＰＬの接続関係は、図４に示す。【００１８】
メモリセルＭＣは、ビット線ＢＬとプレート線ＰＬの間に直列に配置された選択トランジスタＴ１（ｎＭＯＳトランジスタ）および強誘電体キャパシタＦ１を有している。すなわち、メモリセルＭＣは、いわゆる１Ｔ１Ｃタイプである。選択トランジスタＴ１は、ゲートで高レベルのワード線信号ＷＬを受けたときにオンする。強誘電体キャパシタＦ１は、印加電圧をゼロにしても残留分極が残ることを利用し、可変容量キャパシタとして動作する。強誘電体キャパシタＦ１の残留分極値は、メモリセルＭＣの書き込み動作により変更される。そして、メモリセルＭＣは、残留分極値に応じてデータの論理値を記憶する。すなわち、半導体メモリＭＥＭは、書き換え可能な不揮発性メモリとして動作する。【００１９】
なお、メモリセルＭＣは、いわゆる２Ｔ２Ｃタイプでもよい。２Ｔ２ＣタイプのメモリセルＭＣは、一対の選択トランジスタ（ｎＭＯＳトランジスタ）および一対の強誘電体キャパシタを有している。選択トランジスタ対のゲートは、共通のワード線ＷＬに接続される。強誘電体キャパシタ対は、互いに逆の論理のデータを記憶し、相補のビット線にそれぞれ接続されている。【００２０】
コラムセレクタＣＳＥＬは、ビット線ＢＬをセンスアンプＳＡおよびライトアンプＷＡに接続する複数のコラムスイッチを有している。有効なコラムデコード信号ＣＤＡに対応するコラムスイッチは、読み出し動作時および書き込み動作時に動作制御回路ＣＴＲＬから出力される制御信号に同期してオンする。【００２１】
センスアンプＳＡは、読み出し動作時にセンスアンプイネーブル信号ＳＡＥＮに同期して動作する。センスアンプＳＡは、読み出し動作時にコラムスイッチにより選択されたビット線ＢＬ上に読み出された電圧と基準電圧ＶＲＥＦ（図９）との差を増幅し、増幅した信号を読み出しデータとしてデータ入出力回路ＩＯＢに出力する。センスアンプＳＡは、コラムセレクタＣＳＥＬを介して複数のビット線ＢＬに共有される。これにより、センスアンプＳＡの数を少なくできる。なお、センスアンプＳＡは、コラムセレクタＣＳＥＬとメモリセルアレイＡＲＹの間に配置されてもよい。このとき、ビット線ＢＬ毎にセンスアンプが配置される。【００２２】
ライトアンプＷＡは、書き込み動作時にライトアンプイネーブル信号ＷＡＥＮに同期して動作する。ライトアンプＷＡは、書き込み動作時にデータ入出力回路ＩＯＢを介して供給される書き込みデータを、コラムスイッチにより選択されたビット線ＢＬに出力する。【００２３】
データ入出力回路ＩＯＢは、データ入出力端子Ｉ／Ｏに供給される書き込みデータをデータ入力制御信号ＤＩＮＺに同期して受信し、受信したデータをライトアンプＷＡに出力する。また、データ入出力回路ＩＯＢは、メモリセルＭＣからの読み出しデータをセンスアンプＳＡを介して受信し、受信したデータをデータ出力制御回路ＤＯＵＴＺに同期してデータ入出力端子Ｉ／Ｏに出力する。データ入出力端子Ｉ／Ｏは、例えば、１６ビット（Ｉ／Ｏ０−１５）である。【００２４】
図２は、図１に示した共通ワードデコーダＣＷＤＥＣの例を示している。ここでは、説明を簡単にするために、ロウアドレス信号ＲＡが４ビット（ＲＡ０−３）、コラムアドレス信号ＣＡが２ビット（ＣＡ０−１）の例を示している。共通ワードデコーダＣＷＤＥＣは、１６個のロウデコード信号ＲＤＡ０−１５を生成する。実際の半導体メモリＭＥＭでは、例えば、ロウアドレス信号ＲＡは８ビットであり、コラムアドレス信号ＣＡは６ビットである。このとき、共通ワードデコーダＣＷＤＥＣは、２５６個のロウデコード信号ＲＤＡ０−２５５を生成する。【００２５】
共通ワードデコーダＣＷＤＥＣは、セレクタＳＥＬ（ＳＥＬ０−１）および複数のＡＮＤ回路を有している。セレクタＳＥＬ０は、プレート選択信号ＰＬＣＬＫが低レベルのとき、ロウアドレス信号ＲＡ０をアドレス信号Ａ０として出力し、プレート選択信号ＰＬＣＬＫが高レベルのとき、コラムアドレス信号ＣＡ０をアドレス信号Ａ０として出力する。同様に、セレクタＳＥＬ１は、プレート選択信号ＰＬＣＬＫが低レベルのとき、ロウアドレス信号ＲＡ１をアドレス信号Ａ１として出力し、プレート選択信号ＰＬＣＬＫが高レベルのとき、コラムアドレス信号ＣＡ１をアドレス信号Ａ１として出力する。【００２６】
なお、セレクタＳＥＬの数は、メモリセルアレイＡＲＹのコラム（図４の横方向）の分割数に応じて決められる。この実施形態では、図４に示すように、コラムの分割数は、１つのワード線ＷＬに接続されるメモリブロックＭＢの数に等しい。また、コラムの分割数は、１つのメモリブロックＭＢに接続されるワード線ＷＬの数に等しい。メモリブロックＭＢは、互いに異なるプレート線ＰＬに接続される。図４では、コラムの分割数および１つのメモリブロックＭＢに接続されるワード線ＷＬの数は４である。【００２７】
例えば、コラムの分割数が８個のとき、図２に加えてロウアドレス信号ＲＡ２およびコラムアドレス信号ＣＡ２を受けるセレクタＳＥＬ２が配置される。このとき、１つのメモリブロックＭＢに接続されるワード線ＷＬの数は８である。コラムの分割数が２個のとき、ロウアドレス信号ＲＡ０およびコラムアドレス信号ＣＡ０を受ける１個のセレクタＳＥＬのみが配置される。このとき、１つのメモリブロックＭＢに接続されるワード線ＷＬの数は２である。【００２８】
ＡＮＤ回路は、４ビットのアドレス信号Ａ０（または／Ａ０）、Ａ１（または／Ａ１）、Ａ２（または／Ａ２）、Ａ３（または／Ａ３）をデコードし、受けた信号が全て高レベルのときに、ロウデコードアドレス信号ＲＤＡ（ＲＤＡ０−１５のいずれか）を高レベルに設定する。複数のＡＮＤ回路は、４ビットのアドレス信号Ａ０−Ａ３（または／Ａ０−／Ａ３）をデコードし、ロウデコードアドレス信号ＲＤＡ０−１５のいずれかを活性化するデコード回路として動作する。【００２９】
共通ワードデコーダＣＷＤＥＣは、プレート選択信号ＰＬＣＬＫが低レベルのときに、ロウアドレス信号ＲＡ０−３に応じてロウデコードアドレス信号ＲＤＡ０−１５のいずれかを高レベルに設定し、残りのロウデコードアドレス信号ＲＤＡを低レベルに保持する。このとき、図３で説明するように、ワード線ＷＬのいずれかが選択される。共通ワードデコーダＣＷＤＥＣは、プレート選択信号ＰＬＣＬＫが高レベルのとき、コラムアドレス信号ＣＡ０−１およびロウアドレス信号ＲＡ２−３に応じてロウデコードアドレス信号ＲＤＡ０−１５のいずれかを高レベルに設定し、残りのロウデコードアドレス信号ＲＤＡを低レベルに保持する。このとき、図３で説明するように、プレート線ＰＬのいずれかが選択される。【００３０】
このように、ＡＮＤ回路は、セレクタＳＥＬ０−１に応じて、ワード線ＷＬを選択するためのロウデコードアドレス信号ＲＤＡ０−１５を生成するアドレスデコード回路およびプレート線ＰＬを選択するためのロウデコードアドレス信号ＲＤＡ０−１５を生成するアドレスデコード回路として動作する。この実施形態では、ワード線ＷＬを選択するためのワードデコーダとプレート線ＰＬを選択するためのプレートデコーダを、共通ワードデコーダＣＷＤＥＣに置き換えることができる。このため、プレートデコーダ（この例では、共通ワードデコーダＣＷＤＥＣ）の回路規模を小さくできる。特に、プレート線ＰＬの分割数が多いときに、プレートデコーダの回路規模を小さくできる。具体的には、１本のワード線に対応して複数のプレート線ＰＬが配線されるときに、プレートデコーダの回路規模を小さくできる。【００３１】
共通ワードデコーダＣＷＤＥＣは、外部アドレス端子ＡＤに供給されるロウアドレス信号ＲＡ０−３およびコラムアドレス信号ＣＡ０−１を直接デコードしてロウデコードアドレス信号ＲＤＡを生成する。換言すれば、ロウデコードアドレス信号ＲＤＡは、デコード回路（ＡＮＤ回路）から先の信号を用いることなく生成される。このため、ロウデコードアドレス信号ＲＤＡが生成されるために必要な回路（トランジスタ）の段数を少なくできる。したがって、ロウデコードアドレス信号ＲＤＡを迅速に生成でき、半導体メモリＭＥＭのアクセス時間（読み出し動作時間および書き込み動作時間）を短縮できる。【００３２】
なお、ＡＮＤ回路は、読み出し動作または書き込み動作が実行されないスタンバイ期間に、低レベルのアドレス信号Ａ０−Ａ３、／Ａ０−／Ａ３を受け、全てのロウデコードアドレス信号ＲＤＡ０−１５を低レベルに保持する。全てのアドレス信号Ａ０−Ａ３、／Ａ０−／Ａ３を低レベルに設定するために、アドレス信号Ａ０−Ａ３、／Ａ０−／Ａ３は、イネーブル回路を介してＡＮＤ回路に供給される。例えば、イネーブル回路は、アドレス信号Ａ０−Ａ３、／Ａ０−／Ａ３のいずれかとイネーブル信号とを受けるＡＮＤ回路である。イネーブル信号は、アクセス動作時（読み出し動作時または書き込み動作時）に高レベルに設定され、スタンバイ期間に低レベルに設定される。スタンバイ期間に、全てのイネーブル回路が低レベルをＡＮＤ回路に出力することで、全てのロウデコードアドレス信号ＲＤＡ０−１５は低レベルに保持される。【００３３】
図３は、図１に示したワードプレートドライバＷＰＤＲＶの例を示している。ワードプレートドライバＷＰＤＲＶは、ドライバ回路であり、ワード線ＷＬおよびプレート線ＰＬのペアを駆動する複数のサブワードプレートドライバＳＷＰＤＲＶを有している。サブワードプレートドライバＳＷＰＤＲＶは、互いに同じ回路のため、ワード線ＷＬ１５およびプレート線ＰＬ３３を駆動するサブワードプレートドライバＳＷＰＤＲＶについてのみ説明する。【００３４】
サブワードプレートドライバＳＷＰＤＲＶは、スイッチ回路ＷＳＷ、ＰＳＷ、ラッチ回路ＷＬＴ、ＰＬＴおよび２つのＡＮＤ回路を有している。スイッチ回路ＷＳＷは、ワードラッチ信号ＷＬＴＺが高レベルの間、ロウデコードアドレス信号ＲＤＡ１５をラッチ回路ＷＬＴに供給する。スイッチ回路ＰＳＷは、プレートラッチ信号ＰＬＴＺが高レベルの間、ロウデコードアドレス信号ＲＤＡ１５をラッチ回路ＰＬＴに供給する。各ラッチ回路ＷＬＴ、ＰＬＴは、ロウデコードアドレス信号ＲＤＡ１５の論理レベルを保持するために、例えば、入力と出力を互いに接続した一対のインバータを有している。ラッチ回路ＷＬＴに高レベルが保持されているとき、ワード線ＷＬ１５に接続されたＡＮＤ回路は、ワード活性化信号ＷＡＣＴＺに同期してワード線ＷＬ１５を駆動し、ワード線ＷＬ１５を高レベルに活性化する。ラッチ回路ＰＬＴに高レベルが保持されているとき、プレート線ＰＬ３３に接続されたＡＮＤ回路は、プレート活性化信号ＰＡＣＴＺに同期してプレート線ＰＬ３３を駆動し、プレート線ＰＬ３３を高レベルに活性化する。【００３５】
ワードプレートドライバＷＰＤＲＶは、読み出し動作時および書き込み動作時に、ワード線ＷＬを選択するためのロウデコードアドレス信号ＲＤＡ０−１５のいずれかの高レベルと、プレート線ＰＬを選択するためのロウデコードアドレス信号ＲＤＡ０−１５のいずれかの高レベルとを順次に受ける。ラッチ回路ＷＬＴのいずれか１つは、高レベルのロウデコードアドレス信号ＲＤＡをラッチして高レベルを出力する。他のラッチ回路ＷＬＴは、低レベルを出力する。ラッチ回路ＰＬＴのいずれか１つは、高レベルのロウデコードアドレス信号ＲＤＡをラッチして高レベルを出力する。他のラッチ回路ＰＬＴは、低レベルを出力する。そして、ワードプレートドライバＷＰＤＲＶは、ワード線ＷＬ０−１５のいずれかと、プレート線ＰＬ００−０３、ＰＬ１０−１３、ＰＬ２０−２３、ＰＬ３０−３３のいずれかを、高レベルに順次に駆動する。【００３６】
この実施形態では、ワードプレートドライバＷＰＤＲＶに順次に供給されるロウデコードアドレス信号ＲＤＡ０−１５は、スイッチ回路ＷＳＷ、ＰＳＷを用いてラッチ回路ＷＬＴ、ＰＬＴのいずれかに選択的にラッチされる。これにより、共通の信号線ＲＤＡ０−１５に伝達されるワード線ＷＬ用のロウデコードアドレス信号ＲＤＡ０−１５とプレート線ＰＬ用のロウデコードアドレス信号ＲＤＡ０−１５とにそれぞれ応じて、ワード線ＷＬおよびプレート線ＰＬを確実に活性化できる。【００３７】
ラッチ回路ＷＬＴにラッチされたロウデコードアドレス信号ＲＤＡ０−１５の論理レベルは、ワード活性化信号ＷＡＣＴＺに同期してワード線信号ＷＬとして出力される。ラッチ回路ＰＬＴにラッチされたロウデコードアドレス信号ＲＤＡ０−１５の論理レベルは、プレート活性化信号ＰＡＣＴＺに同期してプレート線信号ＰＬとして出力される。したがって、ワード線ＷＬ用のロウデコードアドレス信号ＲＤＡ０−１５とプレート線ＰＬ用のロウデコードアドレス信号ＲＤＡ０−１５とが、共通の信号線ＲＤＡ０−１５に時分割で供給されても、所望のタイミングでワード線ＷＬおよびプレート線ＰＬを活性化できる。換言すれば、図９に示すように、ワード線ＷＬおよびプレート線ＰＬを互いに重複して活性化できる。【００３８】
図４は、図１に示したメモリセルアレイＡＲＹの例を示している。例えば、メモリセルアレイＡＲＹは、マトリックス状に配置された１６個のメモリブロックＭＢ（ＭＢ００−０３、ＭＢ１０−１３、ＭＢ２０−２３、ＭＢ３０−３３）を有している。図の横方向に並ぶ４つのメモリブロックＭＢにより、メモリグループＭＧ（ＭＧ０−３）が構成されている。メモリグループＭＧに付けられる数字は、ロウアドレス信号ＲＡ３−２により示される。メモリブロックＭＢは、互いに異なるプレート線ＰＬ（ＰＬ００−０３、ＰＬ１０−１３、ＰＬ２０−２３、ＰＬ３０−３３）に接続されている。すなわち、メモリブロックＭＢの数は、プレート線ＰＬの数に等しい。メモリブロックＭＢおよびプレート線ＰＬに付けられる２桁の数字のうち上位のビットは、メモリグループＭＧに付けられる数字と同じ値であり、ロウアドレス信号ＲＡ３−２により示される。２桁の数字のうち下位のビットは、コラムアドレス信号ＣＡ１−０により示される。【００３９】
各メモリブロックＭＢは、４つのワード線ＷＬに接続されている。各メモリグループＭＧ内の４つのメモリブロックＭＢは、共通の４つのワード線ＷＬに接続されている。ワード線ＷＬおよび太い実線で示したプレート線ＰＬは、交互に配線されている。すなわち、各メモリグループＭＧ内の４つのメモリブロックＭＢ上に、４つのプレート線ＰＬ（例えば、ＰＬ００−０３）が配線される。各プレート線ＰＬは、番号が同じメモリブロックＭＢ内で、太い破線で示すプレート線に分岐され、メモリセルＭＣに接続される。すなわち、４つのプレート線ＰＬ（例えば、ＰＬ００−０３）の１つが、各メモリブロックＭＢに接続される。図中の黒い四角印は、プレート線ＰＬを分岐させるためのコンタクトを示す。【００４０】
ワード線ＷＬおよびプレート線ＰＬは、共通のロウアドレス信号ＲＡ２−３を用いて選択される。このため、ＡＮＤ回路を増やすだけで、複数のメモリグループＭＧを形成でき、プレート線ＰＬの分割数を増やすことができる。すなわち、多数に分割されたプレート線ＰＬの各々を、簡易なデコード回路により選択できる。この結果、プレート線ＰＬの分割数が多い半導体メモリＭＥＭにおいて、プレート線ＰＬを選択するための論理回路の規模を小さくでき、半導体メモリＭＥＭのチップサイズを削減できる。【００４１】
各メモリブロックＭＢは、４つのビット線ＢＬ０−３（ＢＬ００−０３、ＢＬ１０−１３、ＢＬ２０−２３、ＢＬ３０−３３）に接続されている。図の縦方向に並ぶ４つのメモリブロックＭＢは、共通の４つのビット線ＢＬ０−３（例えば、ＢＬ００−０３）に接続されている。ビット線ＢＬに付けられる２桁の数字のうち上位のビットは、コラムアドレス信号ＣＡにより示される。２桁の数字のうち下位のビットは、データ端子Ｉ／Ｏの番号を示す。読み出し動作または書き込み動作において、図１に示したコラムセレクタＣＳＥＬは、４つのビット線グループＢＬ００−０３、ＢＬ１０−１３、ＢＬ２０−２３、ＢＬ３０−３３のいずれかを、コラムアドレス信号ＣＡの下位ビットの値に応じてセンスアンプＳＡまたはライトアンプＷＡに接続する。【００４２】
ここでは、説明を簡単にするために、各ビット線グループが４本のビット線を有する例を示している。実際には、各ビット線グループは、データ端子Ｉ／Ｏ０−１５に対応する１６本のビット線ＢＬを有する。なお、データ端子Ｉ／Ｏが１ビット（Ｉ／Ｏ０）のとき、各ビット線グループは、１本のビット線のみを有する。【００４３】
各メモリブロックＭＢは、マトリックス状に配置された１６個のメモリセルＭＣを有している。例えば、読み出し動作または書き込み動作において、２進数で”１０１１”のロウアドレス信号ＲＡ３−０と、２進数で”１０”のコラムアドレス信号ＣＡ１−０が供給されるとする。このとき、ロウアドレス信号ＲＡ３−０で示されるワード線ＷＬ１１と、ロウアドレス信号ＲＡ３−２とコラムアドレス信号ＣＡ１−０で示されるプレート線ＰＬ２２が選択される。そして、メモリブロックＭＢ２２内の太い丸印で示したメモリセルＭＣからビット線ＢＬ２０−２３にデータが読み出される。あるいは、メモリブロックＭＢ２２内の太い丸印で示したメモリセルＭＣにビット線ＢＬ２０−２３を介してデータが書き込まれる。【００４４】
なお、図２に示した共通ワードデコーダＣＷＤＥＣが、３つのセレクタＳＥＬ０−２を有するとき、上述したように、ワード線ＷＬ（図の横方向）に沿って８個のメモリブロックＭＢが形成される。すなわち、８個のメモリグループＭＧが形成される。各メモリグループＭＧの８個のメモリブロックＭＢは、８個の共通のワード線ＷＬに接続される。セレクタＳＥＬ０−２は、プレート選択信号ＰＬＣＬＫに応じてロウアドレス信号ＲＡ０−２またはコラムアドレス信号ＣＡ０−２を受ける。読み出し動作または書き込み動作において、メモリグループＭＧ内の８個のメモリブロックＭＢのいずれかは、コラムドレス信号ＣＡ０−２に応じて選択される。メモリグループＭＧ内の８個のメモリブロックＭＢ上には、８個のプレート線ＰＬが配線され、８個のメモリブロックＭＢのいずれかに接続される。ロウアドレス信号ＲＡが８ビット（ＲＡ０−７）のとき、メモリセルアレイＡＲＹは、２５６個のワード線ＷＬを有する。メモリブロックＭＢ毎に８個のワード線ＷＬが接続されるため、図の縦方向に８個のメモリブロックＭＢが配列される。すなわち、メモリグループＭＧの数は８個である。メモリブロックＭＢの総数は、２５６個（横８個と縦８個）であり、プレート線ＰＬおよびワード線ＷＬの数に等しい。【００４５】
このように、セレクタＳＥＬの数をｍとするとき、ワード線ＷＬ（図の横方向）に沿って２のｍ乗個のメモリブロックＭＢが配置される。プレート線ＰＬは、メモリブロックＭＢ毎に配線される。各メモリグループＭＧおよび各メモリブロックＭＢは、２のｍ乗個のワード線ＷＬに接続される。ロウアドレス信号ＲＡのビット数をｎとするとき、ワード線ＷＬの数、プレート線ＰＬの数およびメモリブロックＭＢの数は、共に２のｎ乗個である。メモリグループＭＧの数は、２の（ｎ−ｍ）乗個である。【００４６】
図５は、図４に示したメモリセルアレイＡＲＹの配線レイアウトの例を示している。ここでは、図４に示したメモリグループＭＧ３（メモリブロックＭＢ３０−３３）のみを示している。図では、プレート線の配線を分かりやすくするために、プレート線ＰＬ３１を網掛けで示している。ポリシリコン層Ｐｏｌｙは、トランジスタのゲートを形成するための配線層である。第１、第２、第３、第４および第５金属配線層は、ポリシリコン層Ｐｏｌｙの上方の層であり、数字が大きいほど半導体基板から離れている。【００４７】
ワード線ＷＬは、ポリシリコン層Ｐｏｌｙと第３金属配線層Ｍ３とを用いて配線されている。ポリシリコン層Ｐｏｌｙは、トランジスタのゲートを形成するための配線層である。ポリシリコン配線Ｐｏｌｙで形成されたワード線ＷＬは、黒い四角印で示したコンタクトを介して第３金属配線Ｍ３で形成されたワード線ＷＬに接続されている。プレート線ＰＬは、第１金属配線層Ｍ１、第４金属配線層Ｍ４および第５金属配線層Ｍ５を用いて配線されている。第５金属配線Ｍ５で形成されたプレート線は、図の横方向に配線され、コンタクトを介して第４金属配線Ｍ４で形成されたプレート線ＰＬに接続されている。第４金属配線Ｍ４で形成されたプレート線ＰＬは、コンタクトを介して第１金属配線Ｍ１で形成されたプレート線ＰＬに接続されている。【００４８】
各メモリセルＭＣは、ポリシリコン配線Ｐｏｌｙで形成されたワード線ＷＬおよび第１金属配線Ｍ１で形成されたプレート線ＰＬに接続されている。特に限定されないが、メモリセルＭＣは、例えば、スタック型の製造プロセスで製造される。ビット線ＢＬは、図に示していないが、図の縦方向に並ぶメモリセルＭＣ上に第２金属配線層を用いて形成されている。【００４９】
図６は、図１に示した半導体メモリＭＥＭが搭載されるシステムＳＹＳの例を示している。システムＳＹＳ（ユーザシステム）は、例えば、携帯機器等のマイクロコンピュータシステムの少なくとも一部を構成する。なお、後述する実施形態においても、半導体メモリＭＥＭは、図６と同じシステムＳＹＳに搭載される。システムＳＹＳは、シリコン基板上に複数のマクロが集積されたシステムオンチップＳｏＣを有している。あるいは、システムＳＹＳは、パッケージ基板上に複数のチップが積層されたマルチチップパッケージＭＣＰを有している。あるいは、システムＳＹＳは、リードフレーム等のパッケージ基板上に複数のチップが搭載されたシステムインパッケージＳｉＰを有している。さらに、システムＳＹＳは、チップオンチップＣｏＣあるいはパッケージオンパッケージＰｏＰの形態で構成されてもよい。【００５０】
例えば、ＳｏＣは、ＣＰＵ（コントローラ）、図１に示した半導体メモリＭＥＭおよび周辺回路ＰＥＲＩを有している。ＣＰＵ、半導体メモリＭＥＭおよび周辺回路ＰＥＲＩは、システムバスＳＢＵＳにより互いに接続されている。ＣＰＵは、半導体メモリＭＥＭおよび周辺回路ＰＥＲＩをアクセスするとともにシステム全体の動作を制御する。半導体メモリＭＥＭは、ＣＰＵからのアクセスコマンドＣＭＤ（アクセス要求）およびアドレス信号ＡＤに応じて、読み出し動作および書き込み動作を実行する。例えば、ＳｏＣは、外部バスＳＣＮＴを介して上位のシステムに接続される。なお、システムＳＹＳの最小構成は、ＣＰＵと半導体メモリＭＥＭである。【００５１】
図７は、図１に示した半導体メモリＭＥＭの読み出し動作の例を示している。半導体メモリＭＥＭは、読み出しコマンド（低レベルＬのチップイネーブル信号／ＣＥ、高レベルＨのライトイネーブル信号／ＷＥおよび低レベルＬのアウトプットイネーブル信号／ＯＥ）を受けたときに読み出し動作を実行する（図７（ａ））。図６に示したＣＰＵは、読み出しコマンドとともにアドレス信号ＡＤを半導体メモリＭＥＭに出力する（図７（ｂ））。図１に示したコマンドバッファＣＭＤＢは、読み出しコマンドに応答して読み出し制御信号ＲＤＺおよびアドレスラッチ信号ＡＬＴＺを高レベルに活性化する（図７（ｃ、ｄ））。書き込み制御信号ＷＲＺは、低レベルＬに保持される（図７（ｅ））。【００５２】
アドレスバッファＡＤＢは、アドレスラッチ信号ＡＬＴＺに同期してアドレス信号ＡＤをラッチし、ラッチしたアドレス信号ＡＤをロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡとして出力する（図７（ｆ））。図２に示した共通ワードデコーダＣＷＤＥＣのセレクタＳＥＬ０−１は、プレート選択信号ＰＬＣＬＫが低レベルの期間にロウアドレス信号ＲＡ０−１をアドレス信号Ａ０−１、／Ａ０−１として出力する（図７（ｇ））。共通ワードデコーダＣＷＤＥＣは、ロウアドレス信号ＲＡ０−３に基づいてワード線ＷＬを選択するためのロウデコードアドレス信号ＲＤＡ（例えば、ＲＤＡａ：ａは０−１５のいずれか）を高レベルに設定する（図７（ｈ））。他のロウデコードアドレス信号ＲＤＡは低レベルに保持される。ワードプレートドライバＷＰＤＲＶは、ワードラッチ信号ＷＬＴＺに同期してロウデコードアドレス信号ＲＤＡａをラッチする（図７（ｉ））。【００５３】
次に、共通ワードデコーダＣＷＤＥＣのセレクタＳＥＬ０−１は、高レベルのプレート選択信号ＰＬＣＬＫを受け、コラムアドレス信号ＣＡ０−１をアドレス信号Ａ０−１、／Ａ０−１として出力する（図７（ｊ））。動作制御回路ＣＴＲＬは、読み出しコマンドまたは書き込みコマンドを受けてから所定時間後（例えば、１０ｎｓ後）に、プレート選択信号ＰＬＣＬＫを低レベルから高レベルに変化する。共通ワードデコーダＣＷＤＥＣは、コラムアドレス信号ＣＡ０−１およびロウアドレス信号ＲＡ２−３に基づいてプレート線ＰＬを選択するためのロウデコードアドレス信号ＲＤＡ（例えば、ＲＤＡｂ：ｂは０−１５のいずれか）を高レベルに設定する（図７（ｋ））。他のロウデコードアドレス信号ＲＤＡは低レベルに保持される。ワードプレートドライバＷＰＤＲＶは、プレートラッチ信号ＰＬＴＺに同期してロウデコードアドレス信号ＲＤＡｂをラッチする（図７（ｌ））。【００５４】
ワードプレートドライバＷＰＤＲＶは、ワード活性化信号ＷＡＣＴＺに同期して、ロウデコードアドレス信号ＲＤＡａに対応するワード線ＷＬａを高レベルに活性化する（図７（ｍ））。他のワード線ＷＬは、低レベルに保持される。ワード線ＷＬａの活性化により、メモリセルＭＣの強誘電体キャパシタＦ１は、ビット線ＢＬに接続される。次に、ワードプレートドライバＷＰＤＲＶは、プレート活性化信号ＰＡＣＴＺに同期して、ロウデコードアドレス信号ＲＤＡｂに対応するプレート線ＰＬｂを高レベルに活性化する（図７（ｎ））。他のプレート線ＰＬは、低レベルに保持される。プレート線ＰＬｂの活性化期間は、ワード線ＷＬａの活性化期間に含まれている。【００５５】
プレート線ＰＬｂの活性化に同期して、強誘電体キャパシタＦ１の残留分極に応じた電荷（電圧）がビット線ＢＬに読み出される（図７（ｏ））。実線は、メモリセルＭＣからビット線ＢＬに論理１が読み出されるときの波形を示す。破線は、メモリセルＭＣからビット線ＢＬに論理０が読み出されるときの波形を示す。メモリセルＭＣからビット線ＢＬへのデータの読み出しと同時に、例えば、リファレンスメモリセルから基準の電荷（電圧）が読み出される。コラムセレクタＣＳＥＬは、コラムアドレス信号ＣＡに対応するビット線ＢＬをセンスアンプＳＡに接続する。センスアンプＳＡは、ビット線ＢＬの電圧と基準電圧との差を差動増幅し、メモリセルＭＣに保持されているデータの論理を判定する（図７（ｐ））。データ入出力回路ＩＯＢは、センスアンプＳＡにより増幅された読み出しデータをデータ端子Ｉ／Ｏに出力する（図７（ｑ））。この後、センスアンプＳＡが非活性化されてビット線ＢＬが低レベルに設定される（図７（ｒ））。次に、ワード活性化信号ＷＡＣＴＺおよびワード線ＷＬａが低レベルに非活性化され、読み出し動作が終了する（図７（ｓ））。【００５６】
図８は、図１に示した半導体メモリＭＥＭの書き込み動作の例を示している。図７と同じ動作については、詳細な説明は省略する。半導体メモリＭＥＭは、書き込みコマンド（低レベルＬのチップイネーブル信号／ＣＥ、低レベルＬのライトイネーブル信号／ＷＥおよび高レベルＨのアウトプットイネーブル信号／ＯＥ）を受けたときに書き込み動作を実行する（図８（ａ））。図６に示したＣＰＵは、書き込みコマンドとともにアドレス信号ＡＤおよびデータ信号Ｉ／Ｏ（書き込みデータ）を半導体メモリＭＥＭに出力する（図８（ｂ、ｃ））。コマンドバッファＣＭＤＢは、書き込みコマンドに応答して書き込み制御信号ＷＲＺおよびアドレスラッチ信号ＡＬＴＺを高レベルに活性化する（図８（ｄ、ｅ））。読み出し制御信号ＲＤＺは、低レベルに保持される（図８（ｆ））。【００５７】
アドレスラッチ信号ＡＬＴＺからプレート活性化信号ＰＡＣＴＺおよびプレート線ＰＬｂまでの波形は、図７と同じである。プレート線ＰＬｂの活性化に同期して、強誘電体キャパシタＦ１の残留分極に応じた電荷（電圧）がビット線ＢＬに読み出される（図８（ｇ））。このとき、図９で説明するように、論理１を保持しているメモリセルＭＣのデータは失われ、論理０に書き換えられる。コラムセレクタＣＳＥＬは、コラムアドレス信号ＣＡに対応するビット線ＢＬをライトアンプＷＡに接続する。ライトアンプＷＡは、書き込みデータの論理に応じたレベルをビット線ＢＬに出力する。プレート線ＰＬは、ライトアンプＷＡからの書き込みデータによりビット線ＢＬの電圧が変化する前に、低レベルに非活性化される（図８（ｈ））。そして、プレート線ＰＬの低レベルとビット線ＢＬの電圧レベルとに応じて、論理１または論理０がメモリセルＭＣに書き込まれる（図８（ｉ））。この後、ライトアンプＷＡによりビット線ＢＬが低レベルに設定される（図８（ｊ））。次に、ワード活性化信号ＷＡＣＴＺおよびワード線ＷＬａが低レベルに非活性化され、書き込み動作が終了する（図８（ｋ））。【００５８】
図９は、図１に示した半導体メモリＭＥＭのメモリセルアレイＡＲＹの動作の例を示している。図９は、図７および図８において、ワード線ＷＬおよびプレート線ＰＬが高レベルに活性化される期間を示している。【００５９】
読み出し動作ＲＤでは、プレート線ＰＬが高レベルに駆動されるときのビット線ＢＬの電圧上昇は僅かである。このため、メモリセルＭＣから読み出されるデータの論理に拘わりなく、ビット線ＢＬは、高レベルのプレート線ＰＬに対して低レベルになる（図９（ａ））。この状態は、メモリセルＭＣへの論理０の書き込みを示す。すなわち、メモリセルＭＣからビット線ＢＬに論理１が読み出されるとき、強誘電体キャパシタＦ１の残留分極値は反転し、メモリセルＭＣに保持されているデータは論理０に書き換えられる。【００６０】
例えば、センスアンプＳＡは、センスアンプイネーブル信号ＳＡＥＮにより、プレート線ＰＬが低レベルに変化する前に活性化される（図９（ｂ））。ビット線ＢＬに論理１が読み出されるとき、センスアンプＳＡは、ビット線（例えば、電源電圧）ＢＬの電圧と基準電圧Ｖｒｅｆとを差動増幅し、ビット線ＢＬの電圧を高レベルまで上昇する（図９（ｃ））。そして、ビット線ＢＬが低レベルのプレート線ＰＬに対して高レベルになることで、論理１がメモリセルＭＣに再書き込みされる。【００６１】
書き込み動作ＷＲでは、読み出し動作ＲＤと同様に、プレート線ＰＬの高レベル期間にメモリセルＭＣへの論理０の書き込みが発生する（図９（ｄ））。すなわち、論理１を保持するメモリセルＭＣは、論理０に書き換えられる。例えば、ライトアンプＷＡは、ライトアンプイネーブル信号ＷＡＥＮにより、プレート線ＰＬが低レベルに変化した後に活性化される（図９（ｅ））。書き込みデータが論理０のとき、プレート線ＰＬおよびビット線ＢＬは共に低レベルに設定され、強誘電体キャパシタＦ１の残留分極値は変化しない。すなわち、メモリセルＭＣは、プレート線ＰＬの活性化により書き換えられた論理０を維持する（図９（ｆ））。書き込みデータが論理１のとき、プレート線ＰＬは低レベルに設定され、ビット線ＢＬは高レベル（例えば、電源電圧）に設定される。このとき、メモリセルＭＣは、論理１に書き換えられる（図９（ｇ））。そして、メモリセルＭＣへの論理０、論理１の書き込み動作が終了する。【００６２】
なお、読み出し動作ＲＤおよび書き込み動作ＷＲにおいて、ビット線ＢＬの高レベル（電源電圧）は、強誘電体キャパシタＦ１に確実に伝える必要がある。このため、センスアンプＳＡまたはライトアンプＷＡが動作する期間に、ワード線ＷＬの高レベル電圧を電源電圧より高い電圧にしてもよい。この際、高い電圧は、電源電圧に選択トランジスタＴ１の閾値電圧を加えた値以上が望ましい。【００６３】
以上、この実施形態では、ワード線ＷＬを選択するためのワードデコーダとプレート線ＰＬを選択するためのプレートデコーダを、共通ワードデコーダＣＷＤＥＣに置き換えることができる。このため、プレートデコーダ（この例では、共通ワードデコーダＣＷＤＥＣ）の回路規模を小さくできる。特に、プレート線ＰＬの分割数が多いときに、プレートデコーダの回路規模を小さくできる。具体的には、１本のワード線に対応して複数のプレート線ＰＬが配線されるときに、プレートデコーダの回路規模を小さくできる。さらに、ロウデコードアドレス信号ＲＤＡは、ワード線ＷＬおよびプレート線ＰＬを選択するために共通に使用される。これにより、ワード線ＷＬおよびプレート線ＰＬを選択するためのロウデコードアドレス信号線ＲＤＡの数を少なくでき、信号線の配線領域を削減できる。この結果、半導体メモリＭＥＭのチップサイズを削減できる。【００６４】
図１０は、別の実施形態の半導体メモリＭＥＭにおける共通ワードデコーダＣＷＤＥＣの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリＭＥＭは、強誘電体メモリである。半導体メモリＭＥＭは、共通ワードデコーダＣＷＤＥＣが図２と相違し、図１１および図１２に示すメモリセルアレイＡＲＹが図４および図５と相違している。その他の構成は、図１および図３と同じである。すなわち、半導体メモリＭＥＭは、例えば、ＩＣカードや無線タグ（ＲＦＩＤ）等のワークメモリ、携帯電話やデジタルカメラ等の携帯機器のワークメモリ、あるいはビデオレコーダ等の民生機器のワークメモリとして使用される。半導体メモリＭＥＭは、クロックに同期して動作してもよく、クロックに非同期で動作してもよい。半導体メモリＭＥＭは、例えば、図６に示したシステムＳＹＳに搭載される。【００６５】
共通ワードデコーダＣＷＤＥＣは、セレクタＳＥＬ０−１がコラムアドレス信号ＣＡ１−０の論理を反転した信号を受ける。共通ワードデコーダＣＷＤＥＣのその他の構成は、図２と同じである。例えば、共通ワードデコーダＣＷＤＥＣは、コラムアドレス信号ＣＡ１−０が”００”のとき、ロウアドレス信号ＲＡ３−２に応じてロウデコードアドレス信号ＲＤＡ３、ＲＤＡ７、ＲＤＡ１１、ＲＤＡ１５のいずれかを高レベルに設定する。共通ワードデコーダＣＷＤＥＣは、コラムアドレス信号ＣＡ１−０が”０１”のとき、ロウアドレス信号ＲＡ３−２に応じてロウデコードアドレス信号ＲＤＡ２、ＲＤＡ６、ＲＤＡ１０、ＲＤＡ１４のいずれかを高レベルに設定する。同様に、コラムアドレス信号ＣＡ１−０が”１０”のとき、ロウデコードアドレス信号ＲＤＡ１、ＲＤＡ５、ＲＤＡ９、ＲＤＡ１３のいずれかが高レベルに設定される。コラムアドレス信号ＣＡ１−０が”１１”のとき、ロウデコードアドレス信号ＲＤＡ０、ＲＤＡ４、ＲＤＡ８、ＲＤＡ１２のいずれかが高レベルに設定される。【００６６】
図１１は、図１０に示した共通ワードデコーダＣＷＤＥＣを有する半導体メモリＭＥＭにおけるメモリセルアレイＡＲＹの例を示している。図４と同じ構成については、詳細な説明は省略する。メモリグループＭＧ、メモリブロックＭＢ、ワード線ＷＬおよびビット線ＢＬのレイアウトは、図４と同じである。プレート線ＰＬ３３−３０、ＰＬ２３−２０、ＰＬ１３−１０、ＰＬ０３−００の関係は、互いに同じため、以下では、プレート線ＰＬ３３−３０について説明する。【００６７】
この実施形態では、共通ワードデコーダＣＷＤＥＣに供給されるコラムアドレス信号ＣＡ１−０の論理は反転している。このため、例えば、プレート線ＰＬ３３は、コラムアドレス信号ＣＡ１−０が”００”のときに選択される。プレート線ＰＬ３２は、コラムアドレス信号ＣＡ１−０が”０１”のときに選択される。プレート線ＰＬ３１は、コラムアドレス信号ＣＡ１−０が”１０”のときに選択される。プレート線ＰＬ３０は、コラムアドレス信号ＣＡ１−０が”１１”のときに選択される。このため、プレート線ＰＬ３３、ＰＬ３２、ＰＬ３１、ＰＬ３０を、符号ＰＬ３０ｂ、ＰＬ３１ｂ、ＰＬ３２ｂ、ＰＬ３３ｂとしても示している。符号の０ｂ、１ｂ、２ｂ、３ｂの数値は、コラムアドレス信号ＣＡ１−０の値（１０進数）を示す。符号の０ｂ、１ｂ、２ｂ、３ｂの”ｂ”は、論理の反転（”／”；バー）を示す。【００６８】
各プレート線ＰＬ３３−３０は、符号ＰＬ３０ｂ−３３ｂの数字と同じ値のメモリブロックＭＢに接続されている。このために、プレート線ＰＬを分岐させるためのコンタクト（黒い四角印）の位置は、図４と相違している。【００６９】
図１２は、図１１に示したメモリセルアレイＡＲＹの配線レイアウトの例を示している。図５と同じ構成については、詳細な説明は省略する。ここでは、図５と同様に、メモリグループＭＧ３（メモリブロックＭＢ３０−３３）のみを示している。図では、説明を分かりやすくするために、メモリセルアレイＡＲＹの左端からメモリブロックＭＢまで図の横方向に配線されるプレート線ＰＬ（第５金属配線層Ｍ５）を網掛けで示している。【００７０】
図１に示したように、プレート活性化信号線ＰＡＣＴＺ等の制御信号線は、メモリセルアレイＡＲＹの右下に配置された動作制御回路ＣＴＲＬからサブワードプレートドライバＳＷＰＤＲＶまで図１の上側に向けて配線される。図３の上側のサブワードプレートドライバＳＷＰＤＲＶは、図３の下側のサブワードプレートドライバＳＷＰＤＲＶに比べて、プレート活性化信号ＰＡＣＴＺを遅く受ける。したがって、読み出し動作および書き込み動作において、プレート線ＰＬ３３は相対的に遅く活性化され、プレート線ＰＬ３０は相対的に早く活性化される。【００７１】
この実施形態では、プレート活性化信号ＰＡＣＴＺが遅く伝達されるサブワードプレートドライバＳＷＰＤＲＶに対応するプレート線ＰＬ３３は、図１２に網掛けで示した横方向の長さが短く、負荷容量が小さい。プレート活性化信号ＰＡＣＴＺが早く伝達されるサブワードプレートドライバＳＷＰＤＲＶに対応するプレート線ＰＬ３０は、網掛けで示した横方向の長さが長く、負荷容量が大きい。したがって、プレート線ＰＬ３０−３３に発生する高レベルパルスがメモリセルＭＣに伝達されるタイミングを、互いに揃えることができる。換言すれば、プレート線信号ＰＬ３０−３３の活性化タイミングを互いに揃えることができる。【００７２】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、プレート線信号ＰＬの活性化期間を揃えることができるため、半導体メモリＭＥＭの動作マージンを向上できる。【００７３】
図１３は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリＭＥＭは、強誘電体メモリである。半導体メモリＭＥＭは、例えば、ＩＣカードや無線タグ（ＲＦＩＤ）等のワークメモリ、携帯電話やデジタルカメラ等の携帯機器のワークメモリ、あるいはビデオレコーダ等の民生機器のワークメモリとして使用される。半導体メモリＭＥＭは、クロックに同期して動作してもよく、クロックに非同期で動作してもよい。半導体メモリＭＥＭは、例えば、図６に示したシステムＳＹＳに搭載される。【００７４】
半導体メモリＭＥＭは、ワードプレートドライバＷＰＤＲＶおよびメモリセルアレイＡＲＹが図１と相違している。半導体メモリＭＥＭは、図１に比べて１ビット多いロウアドレス信号ＲＡを受ける。その他の構成は、図１と同じである。図１３に示したメモリセルアレイＡＲＹは、図１５のメモリブロックＭＢ００の一部を示している。メモリセルアレイＡＲＹにおいて、各プレート線ＰＬは、２つのワード線ＷＬＥ、ＷＬＯに共通に配線される。ワードプレートドライバＷＰＤＲＶは、例えば、ロウアドレス信号ＲＡの最上位ビットの論理に応じて、ワード線ＷＬＥ、ＷＬＯのいずれかを選択する。なお、ワード線ＷＬＥ、ＷＬＯは、ロウアドレス信号ＲＡの最下位ビットを用いて選択されてもよい。【００７５】
図１４は、図１３に示したワードプレートドライバＷＰＤＲＶの例を示している。図３と同じ構成については、詳細な説明は省略する。ワードプレートドライバＷＰＤＲＶは、一対のワード線ＷＬＥ、ＷＬＯおよび１つのプレート線ＰＬを駆動する複数のサブワードプレートドライバＳＷＰＤＲＶを有している。サブワードプレートドライバＳＷＰＤＲＶは、互いに同じ回路のため、ワード線ＷＬＥ１５、ＷＬＯ１５およびプレート線ＰＬ３３を駆動するサブワードプレートドライバＳＷＰＤＲＶについてのみ説明する。【００７６】
サブワードプレートドライバＳＷＰＤＲＶは、図３に示したサブワードプレートドライバＳＷＰＤＲＶにワードセレクタＷＳＥＬおよびＡＮＤ回路を追加している。例えば、ワードセレクタＷＳＥＬは、ロウアドレス信号ＲＡ４の論理に応じてオンまたはオフするＣＭＯＳ伝達ゲートを有する。ワードセレクタＷＳＥＬは、ロウアドレス信号ＲＡ４が低レベルのときにラッチＷＬＴの出力を、ワード線ＷＬＥ１５に接続されたＡＮＤ回路に接続する。ワードセレクタＷＳＥＬは、ロウアドレス信号ＲＡ４が高レベルのときにラッチＷＬＴの出力を、ワード線ＷＬＯ１５に接続されたＡＮＤ回路に接続する。ワード線ＷＬＥ１５、ＷＬＯ１５に接続されたＡＮＤ回路は、ワード活性化信号ＷＡＣＴＺに同期して動作する。【００７７】
なお、実際の半導体メモリＭＥＭでは、例えば、ロウアドレス信号ＲＡは９ビット（ＲＡ０−８）であり、コラムアドレス信号ＣＡは６ビットである。このとき、ロウアドレス信号ＲＡ０−７は、共通ワードデコーダＣＷＤＥＣに供給され、ロウアドレス信号ＲＡ８は、ワードセレクタＷＳＥＬに供給される。【００７８】
図１５は、図１３に示したメモリセルアレイＡＲＹの例を示している。図４と同じ構成については、詳細な説明は省略する。例えば、メモリセルアレイＡＲＹは、図４と同様に、マトリックス状に配置された１６個のメモリブロックＭＢ（ＭＢ００−０３、ＭＢ１０−１３、ＭＢ２０−２３、ＭＢ３０−３３）を有している。図４との違いは、各メモリグループＭＧおよび各メモリブロックＭＢは、４つのワード線対ＷＬＥ、ＷＬＯに接続されることである。各メモリブロックＭＢは、３２個のメモリセルＭＣを有する。その他の構成は、図４と同じである。【００７９】
ここでは、説明を簡単にするために、各ビット線グループＢＬ００−０３、ＢＬ１０−１３、ＢＬ２０−２３、ＢＬ３０−３３が４本のビット線を有する例を示している。実際には、各ビット線グループは、データ端子Ｉ／Ｏ０−１５に対応する１６本のビット線ＢＬを有する。データ端子Ｉ／Ｏが１ビット（Ｉ／Ｏ０）のとき、各ビット線グループは、１本のビット線のみを有する。【００８０】
なお、図２に示した共通ワードデコーダＣＷＤＥＣが、３つのセレクタＳＥＬを有するとき、上述したように、各メモリグループＭＧは、８個のメモリブロックＭＢを有する。コラムセレクタＳＥＬは、プレート選択信号ＰＬＣＬＫに応じてロウアドレス信号ＲＡ０−２またはコラムアドレス信号ＣＡ０−２を受ける。読み出し動作または書き込み動作において、１つのメモリグループＭＧ内の８個のメモリブロックＭＢのいずれかは、コラムドレス信号ＣＡ０−２に応じて選択される。【００８１】
各メモリブロックＭＢは、１６個のワード線ＷＬ（８個のワード線対ＷＬＥ、ＷＬＯ）に接続される。各メモリグループＭＧ内の８個のメモリブロックＭＢ上には、８個のプレート線ＰＬが配線され、８個のメモリブロックＭＢのいずれかに接続される。ロウアドレス信号ＲＡが９ビット（ＲＡ０−８）のとき、メモリセルアレイＡＲＹは、５１２個のワード線ＷＬ（２５６個のワード線対ＷＬＥ、ＷＬＯ）を有する。メモリブロックＭＢ毎に１６個のワード線ＷＬが接続されるため、図の縦方向に８個のメモリブロックＭＢが配列される。すなわち、メモリグループＭＧの数は８個である。メモリブロックＭＢの総数は、２５６個（横８個と縦８個）であり、プレート線ＰＬおよびワード線対（ＷＬＥ、ＷＬＯ）の数に等しい。【００８２】
図１５に示したように、各プレート線ＰＬが２つのワード線ＷＬＥ、ＷＬＯに共通に配線されるとき、ワード線ＷＬ（図の横方向）に沿って２のｍ乗個（ｍはセレクタＳＥＬの数）のメモリブロックＭＢが配置される。プレート線ＰＬは、メモリブロックＭＢ毎に配線される。各メモリグループＭＧおよび各メモリブロックＭＢは、２のｍ乗個のワード線対（ＷＬＥ、ＷＬＯ）に接続される。共通ワードデコーダＣＷＤＥＣに供給されるロウアドレス信号ＲＡのビット数をｎとするとき、ワード線対（ＷＬＥ、ＷＬＯ）の数、プレート線ＰＬの数およびメモリブロックＭＢの数は、共に２の（ｎ−１）乗個である。メモリグループＭＧの数は、２の（ｎ−１−ｍ）乗個である。【００８３】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、各プレート線ＰＬが一対のワード線ＷＬＥ、ＷＬＯに共通に配線される半導体メモリＭＥＭにおいても、共通ワードデコーダＣＷＤＥＣの回路規模を小さくできる。さらに、ロウデコードアドレス信号線ＲＤＡの数を少なくでき、信号線の配線領域を削減できる。この結果、半導体メモリＭＥＭのチップサイズを削減できる。【００８４】
なお、図１３に示した共通ワードデコーダＣＷＤＥＣに、図１０に示したように、コラムアドレス信号ＣＡ０−１の論理を反転した信号を供給してもよい。このとき、メモリセルアレイＡＲＹ（図１５）は、図１１と同様に変更される。すなわち、プレート線ＰＬ３３はメモリブロックＭＢ３０に接続され、プレート線ＰＬ３２はメモリブロックＭＢ３１に接続される。プレート線ＰＬ３１はメモリブロックＭＢ３２に接続され、プレート線ＰＬ３０はメモリブロックＭＢ３３に接続される。プレート線ＰＬ００−０３、ＰＬ１０−１３、ＰＬ２０−２３も同様である。これにより、プレート線ＰＬの活性化タイミングを互いに揃えることができる。【００８５】
以上の詳細な説明により、実施形態の特徴点及び利点は明らかになるであろう。これは、特許請求の範囲がその精神及び権利範囲を逸脱しない範囲で前述のような実施形態の特徴点及び利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良及び変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物及び均等物に拠ることも可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【手続補正書】
【提出日】平成23年8月31日(2011.8.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のメモリセルと、
前記メモリセルに接続された複数のワード線と、
前記メモリセルに接続された複数のプレート線と、
前記ワード線を選択するための第１アドレス信号を第１期間に選択し、前記プレート線を選択するための第２アドレス信号を第２期間に選択するセレクタと、
前記セレクタにより選択された前記第１および第２アドレス信号を順次にデコードして、デコードアドレス信号のいずれかを順次に活性化するデコード回路と、
前記第１アドレス信号により活性化されたデコードアドレス信号に応じてワード線を駆動し、前記第２アドレス信号により活性化されたデコードアドレス信号に応じてプレート線を駆動するドライバ回路と、を備えていることを特徴とする半導体メモリ。
【請求項２】
請求項１記載の半導体メモリにおいて、
前記デコード回路は、前記第１および第２アドレス信号とともに、前記ワード線と前記プレート線に共通に第３アドレス信号をデコードして前記デコードアドレス信号のいずれかを順次に活性化し、
前記ドライバ回路は、前記第１および第３アドレス信号により活性化されたデコードアドレス信号に応じてワード線を駆動し、前記第２および第３アドレス信号により活性化されたデコードアドレス信号に応じてプレート線を駆動することを特徴とする半導体メモリ。
【請求項３】
請求項２記載の半導体メモリにおいて、
前記第３アドレス信号により識別される複数のメモリグループと、
前記各メモリグループに設けられ、前記第２アドレス信号により識別され、前記メモリセルを有する複数のメモリブロックと、
を備え、
前記プレート線は、前記メモリブロック毎に配線され、
前記第１アドレス信号で識別される複数の前記ワード線は、前記メモリグループ毎に、前記メモリグループ内のメモリブロックに共通に配線されていることを特徴とする半導体メモリ。
【請求項４】
請求項３記載の半導体メモリにおいて、
前記ワード線の数は、前記メモリブロックの数に等しいことを特徴とする半導体メモリ。
【請求項５】
請求項２ないし４のいずれか１項記載の半導体メモリにおいて、
前記ドライバ回路は、前記デコードアドレス信号をそれぞれ受け、前記ワード線の１つおよび前記プレート線の１つに接続された複数のサブドライバ回路を備え、
前記各サブドライバ回路は、
対応するデコードアドレス信号のレベルを第１タイミング信号に同期してラッチする第１ラッチ回路と、
対応するデコードアドレス信号の活性化レベルを前記第１ラッチ回路がラッチしているときに、第２タイミング信号に同期して前記ワード線を活性化する第１活性化回路と、
対応するデコードアドレス信号のレベルを第３タイミング信号に同期してラッチする第２ラッチ回路と、
対応するデコードアドレス信号の活性化レベルを前記第２ラッチ回路がラッチしているときに、第４タイミング信号に同期して前記プレート線を活性化する第２活性化回路と、
を備えていることを特徴とする半導体メモリ。
【請求項６】
請求項１記載の半導体メモリにおいて、
前記デコード回路は、前記第１および第２アドレス信号とともに、前記ワード線と前記プレート線に共通に第３アドレス信号をデコードして前記デコードアドレス信号のいずれかを活性化し、
前記ドライバ回路は、前記第１および第３アドレス信号により活性化されたデコードアドレス信号に応じて選択される一対の前記ワード線の１つを第４アドレス信号に応じて駆動し、前記第２および第３アドレス信号により活性化されたデコードアドレス信号に応じてプレート線を駆動することを特徴とする半導体メモリ。
【請求項７】
請求項６記載の半導体メモリにおいて、
前記ドライバ回路は、前記デコードアドレス信号をそれぞれ受け、前記ワード線の２つおよび前記プレート線の１つに接続された複数のサブドライバ回路を備え、
前記各サブドライバ回路は、
対応するデコードアドレス信号のレベルを第１タイミング信号に同期してラッチする第１ラッチ回路と、
前記ワード線の２つにそれぞれ接続された一対の第１活性化回路と、
前記第１ラッチ回路の出力を前記第４アドレス信号に応じて前記第１活性化回路の一方に  接続するワードセレクタと、
対応するデコードアドレス信号のレベルを第３タイミング信号に同期してラッチする第２ラッチ回路と、
対応するデコードアドレス信号の活性化レベルを前記第２ラッチ回路がラッチしているときに、第４タイミング信号に同期して前記プレート線を活性化する第２活性化回路と、
を備え、
前記各第１活性化回路は、対応するデコードアドレス信号の活性化レベルをラッチしている前記第１ラッチ回路からの出力を、前記ワードセレクタを介して受けているときに、第２タイミング信号に同期して対応するワード線を活性化することを特徴とする半導体メモリ。
【請求項８】
複数のメモリセルと、前記メモリセルに接続された複数のワード線と、前記メモリセルに接続された複数のプレート線とを備えた半導体メモリの動作方法であって、
前記ワード線を選択するための第１アドレス信号を第１期間に選択し、
前記プレート線を選択するための第２アドレス信号を第２期間に選択し、
選択された前記第１および第２アドレス信号を順次にデコードして、デコードアドレス信号のいずれかを順次に活性化し、
前記第１アドレス信号により活性化されたデコードアドレス信号に応じてワード線を駆動し、
前記第２アドレス信号により活性化されたデコードアドレス信号に応じてプレート線を駆動することを特徴とする半導体メモリの動作方法。
【請求項９】
請求項８記載の半導体メモリの動作方法において、
前記第１および第２アドレス信号とともに、前記ワード線と前記プレート線に共通に第３アドレス信号をデコードして前記デコードアドレス信号のいずれかを順次に活性化し、
前記第１および第３アドレス信号により活性化されたデコードアドレス信号に応じてワード線を駆動し、
前記第２および第３アドレス信号により活性化されたデコードアドレス信号に応じてプレート線を駆動することを特徴とする半導体メモリの動作方法。
【国際調査報告】
2010100673.tif 000018
2010100673.tif 000019