(57)【要約】  三次元積層集積回路は、三次元積層集積回路のそれぞれの集積回路間及び最下面の集積回路の下にそれぞれインターポーザを備え、複数の前記インターポーザのそれぞれに、冷媒の移動経路を設け、前記複数のインターポーザに設けられた複数の前記冷媒の移動経路が互いに接続されている。  あるいは、液浸で構成され、インターポーザの端まで設けた溝で各層ごとに冷媒が外部と交流することにより、システムの構成を簡略化させた三次元積層集積回路。その場合は層方向の冷媒を流通させる回路は必要ない。
2019146724.tif 000002
【特許請求の範囲】
【請求項１】
三次元積層集積回路のそれぞれの集積回路間及び最下面の集積回路の下にそれぞれ複数のインターポーザを備え、複数の前記インターポーザのそれぞれに、冷媒の移動経路を設け、前記複数のインターポーザに設けられた複数の前記冷媒の移動経路が互いに接続されている三次元積層集積回路。
【請求項２】
前記複数のインターポーザは、
溝が設けられた第１のインターポーザと、
前記第１のインターポーザの前記溝が設けられた面と前記集積回路の下面との間に設けられ、前記第１のインターポーザに設けられた前記溝を塞ぐ第２のインターポーザと
を有し、
前記冷媒の移動経路は、前記第１のインターポーザのそれぞれに形成された前記溝と前記第２のインターポーザに挟まれた空間、並びに前記集積回路、前記第１のインターポーザならびに前記第２のインターポーザを貫通する穴で形成され、前記冷媒は、前記溝と前記第２のインターポーザで挟まれた空間、並びに複数の前記集積回路、前記第１のインターポーザならびに前記第２のインターポーザを貫通する穴とで形成される空間を通流する請求項１に記載の三次元積層集積回路。
【請求項３】
前記冷媒の移動経路は、前記複数のインターポーザのそれぞれに形成された溝と前記集積回路に挟まれた溝を走るヒートパイプで形成され、前記移動経路は、前記溝に配置された前記ヒートパイプが前記三次元積層集積回路の外側を通って次層の前記インターポーザの前記ヒートパイプの経路となり前記冷媒を流通する請求項１に記載の三次元積層集積回路。
【請求項４】
前記複数のインターポーザのうちの少なくとも１つのインターポーザに形成された溝は、当該インターポーザの縁まで形成された第１の溝及び第２の溝を含み、
前記ヒートパイプは、
前記第１の溝に配置された第１の部分と、
前記第２の溝に配置された第２の部分と、
前記インターポーザの外部において湾曲し、前記第１の部分と前記第２の部分とを接続する第３の部分とを有する請求項３に記載の三次元積層集積回路。
【請求項５】
前記複数のインターポーザで、隣接するインターポーザに刻まれた溝は、隣接するインターポーザ間で互いに実質的に直交する、請求項２から４の何れか一項に記載の三次元積層集積回路。
【請求項６】
複数の前記集積回路は貫通ビアを介して接続された、請求項１から５のいずれか一項に記載の三次元積層集積回路。
【請求項７】
前期複数の集積回路層と溝を形成したインターポーザ層がダイボンディング剤、ボンディングテープを含む接着剤で接着、または圧着されている
請求項１から６の何れか一項に記載の三次元積層集積回路。
【請求項８】
前記三次元積層集積回路は、基板と、前記基板に設けられたＨＢＭ（高帯域メモリ）と、前記基板に設けられた複数の演算装置並びに複数の汎用ＧＰＵ、並びに複数の汎用ＤＳＰ装置の三次元アレイとを含み、前記複数の演算装置、前記複数の汎用ＧＰＵ、及び前記複数の汎用ＤＳＰ装置と前記ＨＢＭとの間に前記基板が配置される、又は、前記複数の演算装置、前記複数の汎用ＧＰＵ、及び前記複数の汎用ＤＳＰ装置と前記基板との間に前記ＨＢＭが配置される
請求項１から７の何れか一項に記載の三次元積層集積回路。
【請求項９】
請求項１から８の何れか一項に記載の三次元積層集積回路であって、冷却管を使用せずに、銅、あるいはアルミ板、あるいはシリコンサブストレート基板に冷媒を通す溝を作成し、垂直方向の穴を通じて上下の層を繋ぎ、管路を構成する三次元積層集積回路。
【請求項１０】
請求項１に記載の三次元積層集積回路であって、冷却管を使用せずに、銅、あるいはアルミ、あるいはシリコンサブストレート基板に冷媒を通す縦横の溝を作成し、溝を、基板の端まで伸ばして、解放することにより層方向の冷媒を流通させる管路を構成すること無く、液浸により半導体の周囲面から層ごとに冷媒が侵入、放出することにより半導体の内側を冷却する。縦横の溝はＴＳＶを構成する部分を避ける。インターポーザーの端まで設けた溝で各層ごとに冷媒を外部と流通させることにより、冷却システムの構成を簡略化した三次元積層集積回路。
銅あるいは、アルミの層を溝を構成する物として挿入する場合には、垂直方向のＴＳＶを構成する部分の、銅あるいはアルミ板の穴の部分を、シリコンサブスレートで充満する事が必要になる三次元積層集積回路。
【請求項１１】
請求項９又は１０に記載の三次元積層集積回路であって、冷媒を通す溝は、サブストレート層に、エッチング、エングレービング、コンピューターＮＣで削る、又はプレスで縦横に溝を掘ることにより構成され、冷媒を通す溝は、Ｖ字型、Ｕ字型、又はコの字型である。
【請求項１２】
請求項１から１１の何れか一項に記載の溝が一方向のみの場合で、パッキンが付いており、液浸ではなく注入口と排出口を備えた密閉式のキャビテーションを防ぐ三次元半導体冷却装置と方法。液浸されている場合は、一方向、あるいは縦横であって、開放式で注入口のみあり、排出口は液中に開放されることにより、注入口より陽圧を加えることによってキャビテーションを防ぐ三次元積層集積回路。
【請求項１３】
従来と同じ個別のＢＧＡ或いはそれに準じる半導体パッケージで個別の半導体を実装し、その際、パッケージの上面にＢＧＡ端子を連結する幾何学形状のパッドを設けることにより、縦方向に個別の半導体パッケージを上下に何層もスタックすることを可能にする。スタックしたＢＧＡ端子等のボールグリッドの隙間を利用して液浸で冷却する。半導体の下部にＢＧＡのボールグリッド、上部表面にＢＧＡをコンタクトする幾何学形状のパッドを実装した、液浸を前提とした半導体パッケージングと冷却方法。本項記載の工夫を行った積層集積回路を上下にスタックして液浸を前提として三次元積層集積回路を構成する。
各半導体パッケージは上下にスタックしてズレないように、保持して押さえつける。保持機構には、スタックした半導体がずれないように、ガイドがあって良い。冷却液はＢＧＡ端子等のボールグリッドの隙間を流れる。また、冷却液は、インターポーザーの間を流れるわけではなく、各の半導体は上面に幾何学形状のパッドが追加される以外は、今まで通りの半導体パッケージで構成されるので、製造上の困難性は増大しない。データパスは、接点を含む縦方向の厚さ分だけとなるので高速な相互接続が可能となり、既存の半導体の製造方法を何も変更することなく、本発明のエッセンスを実現できる。
【請求項１４】
請求項１３に記載の三次元積層集積回路であって、パッドは、ばねによるコンタクトである。
【請求項１５】
請求項１３，１４記載の3次元半導体の冷却方法であって、パッドによってスタックした半導体の縦方向の接続を縦方向のバスとすることでスタックされたメモリやプロセッサの動作を高速化する方法
【請求項１６】
請求項１から１５の何れか一項に記載の三次元積層集積回路であって、ＣＰＵ、ＧＰＧＰＵ、仮想通貨マイニングの中央演算装置の演算部分だけでなく、ＨＢＭも本方式の冷却方式の三次元半導体の上に搭載するか、あるいは層間にメモリ層を挿入する。
【請求項１７】
請求項１６に記載のメモリ層をサンドイッチした場合は、演算層とメモリ層の間だけＴＳＶを通して結合すればよくなるので、メモリバスの浮遊容量は最小化し、超高速演算を可能とする、演算装置を構成する装置と方法。
【請求項１８】
請求項１から１７の何れか一項に記載の三次元積層集積回路であって、ＢＧＡをコンタクトするだけではなく、キャビテーションの圧から三次元冷却半導体の分解を防ぐ物として、上下（ＰＣＢの裏と、半導体裏）にアルミ板を含む金属板を用意して、４点以上をクリップで把持する。アルミ板とＰＣＢの間は、絶縁体を含む部材を挟む。
【請求項１９】
請求項１から１８の何れか一項に記載の三次元積層集積回路であって、冗長性の為のデータパスのＴＳＶを複数箇所設け、不良箇所を含んだプロセッサーアレイを複数枚重ねることにより、データパスも不良箇所があってもよく、プロセッサーエレメントも不良箇所を最初から含む微細な半導体の三次元実装で、徐々に不良箇所が増えていく形で使用される。
【請求項２０】
請求項１から１９の何れか一項に記載の三次元積層集積回路であって、液浸でキャビテーションを起こさない温度で運用する三次元積層集積回路。
【請求項２１】
請求項１から２０の何れか一項に記載の三次元積層集積回路であって、液浸であるにもかかわらず、半導体のいずれかの一側面に、アダプタを取り付け、ポンプで陽圧で溶液を注入することによって、キャビテーションを防ぐ三次元積層集積回路。
【請求項２２】
請求項１から２１の何れか一項に記載の三次元積層集積回路であって、音響センサーを設けて、音響センサーの出力を用いて、クロック周波数を制御してキャビテーションが発生する事を防いで運用する三次元積層集積回路。
【請求項２３】
請求項２２に記載の三次元積層集積回路であって、キャビテーションを防ぐための三次元冷却半導体の分解を防ぐ物として、上下（ＰＣＢの裏と、半導体裏）にアルミ板を含む金属板を用意して、４点以上をクリップで把持する。アルミ板とＰＣＢの間は、絶縁体を含む部材を挟む三次元積層集積回路。
【請求項２４】
請求項２３に記載の三次元積層集積回路であって、冷媒が沸騰することによって発生するホイッスリングを音響センサで検出して、ホイッスリングを起こさない範囲で周波数を制御して運用する三次元積層集積回路。
【請求項２５】
請求項２４に記載の三次元積層集積回路であって、ホイッスリングが共鳴しないように、溝の深さや長さが、共鳴を防ぐために変えられている。この場合、溝の長さを変えるために半導体は台形状になる。縦横の溝がある場合は、縦横のそれぞれの共振を防ぐために、台形は不整形になる。
【請求項２６】
請求項１３に記載の半導体であって、ＢＧＡパッケージを積層した半導体の角あるいは、辺縁部、あるいは双方に電極を設置し、そこに金属の棒状の電極を接触させることにより、インピーダンスが低く安定したＧＮＤ並びに、給電電位を給電する。金属の棒状の電極には、プラスとマイナスの二つの間にコンデンサを有する構造になっていてもよい。 
【請求項２７】
請求項２６に記載の半導体であって、積層した半導体を押さえつけ、かつインピーダンス低く安定した電位を供給するために、それぞれの電極を互いに接続する機能を有した蓋を有していてもよい。蓋は半導体を押さえつけるために、ばね等がついていてもよい。また蓋は、プラスとマイナスそれぞれの電位を接続するために、それぞれの電位を互いに接続する経路を有してもよい。
【請求項２８】
請求項１０、請求項１１、請求項１２に記載の半導体は、１層目のサブストレートは溝のついていない通常のＦＣ−ＢＧＡサブストレートであって良い。１層目の半導体と１層目のインターポーザはＴＳＶで接続する。１層目のＦＣ−ＢＧＡサブストレートと１層目の半導体の間は、１層目の半導体との間のＦＣパッドに水が入らないように、ＦＣパッドの周りをアンダーフィルなどで固める。
【請求項２９】
請求項２８に記載の半導体であって、そのサブストレートと半導体チップの積層部分は、ＦＣパッドに冷媒液が浸透しないように、ＦＣパッドをアンダーフィルなどで固める。
【請求項３０】
請求項１０、請求項１１、請求項１２、請求項２８、ならびに請求項２９に記載の半導体の場合、必ずしも冷媒を通す溝と、ＴＳＶのあるＦＣパッドのエリアは互いに交互に存在する必要はなく、縦のＴＳＶゾーンが多すぎると半導体を構成するエリアがなくなってしまうので、ＴＳＶのあるＦＣパッドのエリアは限定的な数であっても良い。溝と溝を隣接しても良い。
【請求項３１】
請求項１０、請求項１１、請求項１２、請求項２８、請求項２９、ならびに請求項３０に記載の半導体においても、請求項２６、請求項２７同様に半導体の角あるいは、辺縁部、あるいは双方に電極を設置し、そこに金属の棒状の電極を接触させることにより、インピーダンスが低く安定したＧＮＤ並びに、給電電位を給電する。金属の棒状の電極には、プラスとマイナスの二つの間にコンデンサを有する構造になっていてもよい。積層した半導体を押さえつけ、かつインピーダンス低く安定した電位を供給するために、それぞれの電極を互いに接続する機能を有した蓋を有していてもよい。蓋は半導体を押さえつけるために、ばね等がついていてもよい。また蓋は、プラスとマイナスそれぞれの電位を接続するために、それぞれの電位を互いに接続する経路を有してもよい。
【請求項３２】
請求項１３に記載の半導体であって、上層のＢＧＡ端子と上下に接続するための請求項１３記載の上面にパッドがついたパッケージは、パッケージ自体が半導体を収納するくぼみを設けたＦＣ−ＢＧＡサブストレートとヒートスプレッダーの蓋で構成される。
通常のＦＣ−ＢＧＡサブストレートとの違いの部分は、くぼみを除いた上面に一層上のＢＧＡパッケージに接続するための幾何学形状のパッド電極（ランド）を持つところにある。くぼみの部分には半導体と接合するＦＣバンプがある。通常のＦＣ−ＢＧＡサブストレートに追加すべき部分は、中央に半導体を収納する穴が開いたサブストレートを追加してスルーホールで上に伸ばして上部パッケージのＢＧＡバンプを接続するためのパッド（ランド）を表面に設けたものである。
半導体表面の場所の上面にＢＧＡパッドを設置しないのは、半導体部分のサブストレートのくぼみの上にヒートスプレッダーを設置し、コンパウンドを塗布して蓋をするためである。
窪みの部分は、サブストレートの製造工程で中央に半導体を収納する穴が空いたサブストレートを接合して、パッケージ下部を構成するサブストレートと、上部のパッド（ランド）部分までスルーホールで連結した状態としたもので構成してもよい。一層目と二層目以降のＢＧＡバンプとパッド（ランド）の間隔が同じ間隔の場合は、全層ＢＧＡバンプとランドが垂直にスルーホールで結合して、今回構成する三次元半導体の内部バスを構成しても良い。
あるいは、半導体チップと上蓋のＦＣ−ＢＧＡサブストレートを直接、ＦＣボールで接合して、サブストレート部と、半導体チップはＦＣボールで縦に接合しても良い。
【請求項３３】
請求項１３、請求項３２に記載の半導体であって、半導体自体は全層同じものであっても良い。１層目のＦＣ−ＢＧＡサブストレートには上の層に接続するパッドを上にもち上蓋のサブストレートは貫通してパッドを持つ。２層目以降のＦＣ−ＢＧＡサブストレートは辺縁部のＢＧＡはサブストレート内で縦に貫通して上蓋に接続するパッドを設ける。
ＰＣＢにはんだ付けする１層目以外の２層目以降は、小さなバンプのＢＧＡで構成しても良い。
１層目の上面のＢＧＡパッド並びに２層目以降のＢＧＡバンプ並びにパッドは層間結合のためのものであり、１層目よりも小さなバンプならびにバンプ間隔を採用してもよい。１層目の上面のＢＧＡパッド並びに２層目以降のＢＧＡバンプ並びにパッドは外部バス接続を含んでいても、含んでいなくても良い。
最下層のチップのみが外部バスとの相互接続を担っても良い。小さなバンプのＢＧＡ接続が外部バス接続を含まない場合は、信号伝搬距離が極めて短くなるため、高速なクロック動作が可能となる。また信号は非終端接続なので、ＰＣＩバス同様反射を考慮した動作形態となる。小さなバンプのＢＧＡで構成されるため、積層のアライメントの精度を上げるため、上部ＦＣ−ＢＧＡサブストレートおよび、下部ＦＣ−ＢＧＡサブストレート層に穴をあけて、ガイドピンなどを通して積層しても良い。
請求項２６、請求項２７記載の、電源供給方法でガイドピンの穴にメッキで電極を設け、ガイドピンを電源供給の為のバーとして兼用しても良い。
【請求項３４】
請求項１３、請求項３２、請求項３３記載の半導体であって、請求項３３記載の小さなバンプのＢＧＡバンプを用いることなく、全層同じ大きさのＢＧＡバンプを採用することにより、２層目以降も、１層目と全く同じ半導体チップを収容する窪みのついたＦＣ―ＢＧＡサブストレートでパッケージを構成し、コンパウンドとともにヒートスプレッダーでパッケージを閉じる。パッケージの蓋をする、ヒートスプレッダーの部分のＢＧＡバンプを外すことにより、外部接続バス用のＢＧＡバンプを、チップに阻まれて縦に貫通できないチップの下部の内側に配置し外側にチップ間相互接続用のＢＧＡバンプを配置することにより、２層目以降を、外部接続用の一部のＢＧＡバンプを外すだけで、一部ＢＧＡバンプが無い事以外、全層同じ半導体、並びに全層同じサブストレートをベースとしたパッケージで構成しても良い。 
【請求項３５】
請求項１０、請求項１１、請求項１２、請求項２８、請求項２９、ならびに請求項３０に記載の半導体の場合、必ずしも冷媒を通す溝をインターポーザ上に掘るわけではなく、半導体の裏面に掘ってもよい。その場合、インターポーザはＴＳＶを通す役割と、コンパウンドが乗った半導体表面を保護する役割となる。積層する半導体・インターポーザ間はアンダーフィル、Ａｄｈｅｓｉｖｅ（のり）あるいはＡｄｈｅｓｉｖｅフィルム等で防水固着してもよい。そうすることにより、インターポーザに溝を掘らない分だけ半導体は薄くなりインターポーザの熱抵抗は低減する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及びコンピュータに関する。
本出願は、下記の国際出願に関連する。本出願は、米国においては下記の国際出願の一部継続出願とする。本出願は、下記の国際出願からの優先権を主張する出願であり、文献の参照による組み込みが認められる指定国については、下記の国際出願に記載された内容を参照により本出願に組み込本出願の一部とする。
１．国際出願ＰＣＴ／ＪＰ２０１８／００２３１０    出願日  ２０１８年  １月２５日
２．国際出願ＰＣＴ／ＪＰ２０１８／０３８３７９    出願日  ２０１８年１０月１５日
３．国際出願ＰＣＴ／ＪＰ２０１８／０４１１８４    出願日  ２０１８年１１月  ６日
【背景技術】
【０００２】
ＳｉＰ形態の半導体素子から熱を放出する技術が知られていた（例えば、特許文献１参照）。
［先行技術文献］
［特許文献］
［特許文献１］特開２００８−４７８９４号公報
【解決しようとする課題】
【０００３】
さらなる演算装置の演算能力の向上には、メモリー素子を垂直スタッキングするＨＢＭ（Ｈｉｇｈ  Ｂａｎｄｗｉｄｔｈ  Ｍｅｍｏｒｙ）だけでなく、ＣＰＵ、ＧＰＵなどの高発熱な複数の半導体チップも垂直スタッキングして、積層三次元演算回路を構成し、その時の発熱を効率的に逃す冷却技術がなければ、メモリー以外は積層三次元集積回路を構成することはできず、クラウドサーバー等に使用する、更に高性能な演算装置は実現できず、演算装置の性能向上は限界に来ていた。本発明で提案する冷却方式を用いて三次元集積回路を構成すれば、性能向上限界は容易に打破できる。
【一般的開示】
【０００４】
本発明の第１の態様によれば、半導体装置が提供される。半導体装置は、積層された複数の半導体チップを備えてよい。半導体装置は、複数の半導体チップのそれぞれの間、又は、複数の三次元実装する半導体チップのそれぞれの間にインターポーザを備えてよい。インターポーザのそれぞれには、冷媒の移動経路が設けられてよい。複数のインターポーザに設けられた複数の冷媒の移動経路は互いに接続されてよい。
【０００５】
複数のインターポーザは、溝が設けられた第１のインターポーザと、第１のインターポーザの溝が設けられた面と集積回路の下面との間に設けられ、第１のインターポーザに設けられた溝を塞ぐ第２のインターポーザとを有してよい。冷媒の移動経路は、第１のインターポーザのそれぞれに形成された溝と第２のインターポーザに挟まれた空間、並びに集積回路、第１のインターポーザならびに第２のインターポーザを貫通する穴で形成されてよい。冷媒は、溝と第２のインターポーザで挟まれた空間、並びに複数の集積回路、第１のインターポーザならびに第２のインターポーザを貫通する穴とで形成される空間を通流する。
【０００６】
冷媒移動経路は、溝に配置されたヒートパイプにより提供されてよい。
【０００７】
ヒートパイプは、半導体装置の外で層を斜めに跨って複数のインターポーザの間を接続してよい。
【０００８】
複数のインターポーザのうちの第１のインターポーザに形成された溝は、第１の方向に延伸する複数の第１溝部を含んでよい。複数のインターポーザのうちの第２のインターポーザに形成された溝は、第１の方向とは異なる第２の方向に延伸する複数の第１溝部を含んでよい。
【０００９】
第１の方向と第２の方向とは実質的に直交してよい。
【００１０】
複数の半導体チップは、複数の階層を走る溝の間に、貫通ビアを介して接続されてよい。複数の半導体チップの積層方向に見た場合に、貫通ビアは、溝に囲まれる位置に設けられてよい。また、貫通ビアは半導体の該当する位置に設けられ、冷媒の通る溝の設けられたインターポーザーの溝の間に構成されて、層間を結合して良い。
【００１１】
複数の半導体チップは貫通ビアを介して上下に層間接続されてよい。複数のインターポーザには、貫通ビアを囲う環囲溝が形成されてよい。複数の半導体チップのそれぞれは、環囲溝に配された接着剤により、それぞれ隣接するインターポーザと接合されてよい。
【００１２】
複数の半導体チップは、それぞれＣＰＵ、ＧＰＵ等の演算装置であってよい。複数のロジックチップ及び複数のインターポーザを含むロジックブロックは、基板の第１の主面側に実装されてよい。半導体装置は、基板の第１の主面とは反対側の第２の主面、又は、ロジックブロックと第１の主面との間に設けられた１以上の三次元メモリチップをさらに備えてよい。本構成を取ることにより、複数の層の演算装置を含む三次元集積回路と三次元メモリーチップとの間に最短の電気回路を構成することにより、発熱が抑えられ高速なクロックでメモリー、ＣＰＵ、並びにＧＰＵの間のデータ通信が実現できて良い。
【００１３】
冷却管を使用せずに、冷却管路を銅、あるいはアルミ板、あるいはシリコンサブストレート基板に冷媒を通す溝を作成し、垂直方向の穴を通じて上下の層を繋ぎ、管路を構成して冷却する。
【００１４】
さらに今回提唱する別な方式では、冷却管を使用せずに、冷却管路を銅、あるいはアルミ、あるいはシリコンサブストレート基板に冷媒を通す縦横の溝を作成し、溝を、基板の端まで伸ばして、解放することにより垂直方向の穴を通じて垂直方向の管路を構成すること無く、液浸により側面から冷媒が侵入することにより半導体の内側から冷却する。縦横の溝はＴＳＶを構成する部分を避ける。銅あるいは、アルミの層を挿入する場合には、溝以外の垂直方向のＴＳＶを構成する部分は、銅あるいはアルミ板の穴の部分にシリコンサブスレートが必要になる。
【００１５】
冷媒を通す溝は、サブストレート層に縦横に、エッチングや、ＣＮＣエングレービングや、レーザーエングレービング、或いはプレスで溝を掘るなりして構成する、また、冷媒を通す溝は、Ｖ字型、Ｕ字型、コの字型であってよい。
【００１６】
本発明の第２の態様によれば、従来と同じ個別のＢＧＡ或いはそれに準じる半導体パッケージで個別の半導体を実装し、その際、パッケージの上面にＢＧＡ端子を連結する幾何学形状のパッドを設けることにより、縦方向に個別の半導体パッケージを上下に何層もスタックすることを可能にする。スタックしたＢＧＡ端子等のボールグリッドの隙間を利用して液浸で冷却する。半導体の下部にＢＧＡのボールグリッド、上部表面にＢＧＡをコンタクトする幾何学形状のパッドを実装した、液浸を前提とした半導体パッケージングと冷却方法。本項記載の工夫を行った積層集積回路を上下にスタックして液浸を前提として三次元積層集積回路を構成する。
各半導体パッケージは上下にスタックしてズレないように、保持して押さえつける。保持機構には、スタックした半導体がずれないように、ガイドがあって良い。冷却液はＢＧＡ端子等のボールグリッドの隙間を流れる。また、冷却液は、インターポーザーの間を流れるわけではなく、各の半導体は上面に幾何学形状のパッドが追加される以外は、今まで通りの半導体パッケージで構成されるので、製造上の困難性は増大しない。データパスは、接点を含む縦方向の厚さ分だけとなるので高速な相互接続が可能となり、既存の半導体の製造方法を何も変更することなく、本発明のエッセンスを実現できる。
【００１７】
請求項１３で記載の３次元半導体は、給電を行う際にインピーダンスが高くなるため、
請求項２６では、辺縁部に給電電極を設け、インピーダンスを下げて大電流給電を可能にした。  
【００１８】
請求項２７では、請求項２６に記載の給電電極に蓋を設け、さらにインピーダンスを下げた。プラスマイナスの電極間に積層セラミックコンデンサがついていてもよい。
【００１９】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
［課題を解決するための手段］
【００２０】
請求項１では、三次元積層集積回路のそれぞれの集積回路間及び最下面の集積回路の下にそれぞれ複数のインターポーザを備え、複数の前記インターポーザのそれぞれに、冷媒の移動経路を設け、前記複数のインターポーザに設けられた複数の前記冷媒の移動経路が互いに接続されている三次元積層集積回路を示す。
【００２１】
請求項２では、前記複数のインターポーザは、溝が設けられた第１のインターポーザと、前記第１のインターポーザの前記溝が設けられた面と前記集積回路の下面との間に設けられ、前記第１のインターポーザに設けられた前記溝を塞ぐ第２のインターポーザとを有し、  前記冷媒の移動経路は、前記第１のインターポーザのそれぞれに形成された前記溝と前記第２のインターポーザに挟まれた空間、並びに前記集積回路、前記第１のインターポーザならびに前記第２のインターポーザを貫通する穴で形成され、前記冷媒は、前記溝と前記第２のインターポーザで挟まれた空間、並びに複数の前記集積回路、前記第１のインターポーザならびに前記第２のインターポーザを貫通する穴とで形成される空間を通流する請求項１に記載の三次元積層集積回路を示す。
【００２２】
請求項３では、前記冷媒の移動経路は、前記複数のインターポーザのそれぞれに形成された溝と前記集積回路に挟まれた溝を走るヒートパイプで形成され、前記移動経路は、前記溝に配置された前記ヒートパイプが前記三次元積層集積回路の外側を通って次層の前記インターポーザの前記ヒートパイプの経路となり前記冷媒を流通する請求項１に記載の三次元積層集積回路を示す。
【００２３】
請求項４では、前記複数のインターポーザのうちの少なくとも１つのインターポーザに形成された溝は、当該インターポーザの縁まで形成された第１の溝及び第２の溝を含み、前記ヒートパイプは、
前記第１の溝に配置された第１の部分と、
前記第２の溝に配置された第２の部分と、
前記インターポーザの外部において湾曲し、前記第１の部分と前記第２の部分とを接続する第３の部分とを有する請求項３に記載の三次元積層集積回路を示す。
【００２４】
請求項５では、前記複数のインターポーザで、隣接するインターポーザに刻まれた溝は、隣接するインターポーザ間で互いに実質的に直交する、請求項２から４の何れか一項に記載の三次元積層集積回路を示す。
【００２５】
請求項６では、複数の前記集積回路は貫通ビアを介して接続された、請求項１から５のいずれか一項に記載の三次元積層集積回路を示す。
【００２６】
請求項７では、前期複数の集積回路層と溝を形成したインターポーザ層がダイボンディング剤、ボンディングテープを含む接着剤で接着、または圧着されている請求項１から６の何れか一項に記載の三次元積層集積回路を示す。
【００２７】
請求項８では、前記三次元積層集積回路は、基板と、前記基板に設けられたＨＢＭ（高帯域メモリ）と、前記基板に設けられた複数の演算装置並びに複数の汎用ＧＰＵ、並びに複数の汎用ＤＳＰ装置の三次元アレイとを含み、前記複数の演算装置、前記複数の汎用ＧＰＵ、及び前記複数の汎用ＤＳＰ装置と前記ＨＢＭとの間に前記基板が配置される、又は、前記複数の演算装置、前記複数の汎用ＧＰＵ、及び前記複数の汎用ＤＳＰ装置と前記基板との間に前記ＨＢＭが配置される請求項１から７の何れか一項に記載の三次元積層集積回路を示す。
【００２８】
請求項９では、
請求項１から８の何れか一項に記載の三次元積層集積回路であって、冷却管を使用せずに、銅、あるいはアルミ板、あるいはシリコンサブストレート基板に冷媒を通す溝を作成し、垂直方向の穴を通じて上下の層を繋ぎ、管路を構成する三次元積層集積回路を示す。
【００２９】
請求項１０では、請求項１に記載の三次元積層集積回路であって、冷却管を使用せずに、銅、あるいはアルミ、あるいはシリコンサブストレート基板に冷媒を通す縦横の溝を作成し、溝を、基板の端まで伸ばして、解放することにより層方向の冷媒を流通させる管路を構成すること無く、液浸により半導体の周囲面から層ごとに冷媒が侵入、放出することにより半導体の内側を冷却する。縦横の溝はＴＳＶを構成する部分を避ける。インターポーザーの端まで設けた溝で各層ごとに冷媒を外部と流通させることにより、冷却システムの構成を簡略化した三次元積層集積回路を示す。
銅あるいは、アルミの層を溝を構成する物として挿入する場合には、垂直方向のＴＳＶを構成する部分の、銅あるいはアルミ板の穴の部分を、シリコンサブスレートで充満する事が必要になる三次元積層集積回路を示す。
【００３０】
請求項１１では、請求項９又は１０に記載の三次元積層集積回路であって、冷媒を通す溝は、サブストレート層に、エッチング、エングレービング、コンピューターＮＣで削る、又はプレスで縦横に溝を掘ることにより構成され、冷媒を通す溝は、Ｖ字型、Ｕ字型、又はコの字型であることを示す。
【００３１】
請求項１２では、請求項１から１１の何れか一項に記載の溝が一方向のみの場合で、パッキンが付いており、液浸ではなく注入口と排出口を備えた密閉式のキャビテーションを防ぐ三次元半導体冷却装置と方法。液浸されている場合は、一方向、あるいは縦横であって、開放式で注入口のみあり、排出口は液中に開放されることにより、注入口より陽圧を加えることによってキャビテーションを防ぐ三次元積層集積回路を示す。
【００３２】
請求項１３では、従来と同じ個別のＢＧＡ或いはそれに準じる半導体パッケージで個別の半導体を実装し、その際、パッケージの上面にＢＧＡ端子を連結する幾何学形状のパッドを設けることにより、縦方向に個別の半導体パッケージを上下に何層もスタックすることを可能にする。スタックしたＢＧＡ端子等のボールグリッドの隙間を利用して液浸で冷却する。半導体の下部にＢＧＡのボールグリッド、上部表面にＢＧＡをコンタクトする幾何学形状のパッドを実装した、液浸を前提とした半導体パッケージングと冷却方法。本項記載の工夫を行った積層集積回路を上下にスタックして液浸を前提として三次元積層集積回路を構成する。
各半導体パッケージは上下にスタックしてズレないように、保持して押さえつける。保持機構には、スタックした半導体がずれないように、ガイドがあって良い。冷却液はＢＧＡ端子等のボールグリッドの隙間を流れる。また、冷却液は、インターポーザーの間を流れるわけではなく、各の半導体は上面に幾何学形状のパッドが追加される以外は、今まで通りの半導体パッケージで構成されるので、製造上の困難性は増大しない。データパスは、接点を含む縦方向の厚さ分だけとなるので高速な相互接続が可能となり、既存の半導体の製造方法を何も変更することなく、本発明のエッセンスを実現できる事を示す。
【００３３】
請求項１４では、請求項１３に記載の三次元積層集積回路であって、パッドは、ばねによるコンタクトであることを示す。
【００３４】
請求項１５では、請求項１３，１４記載の3次元半導体の冷却方法であって、パッドによってスタックした半導体の縦方向の接続を縦方向のバスとすることでスタックされたメモリやプロセッサの動作を高速化する方法を示す。
【００３５】
請求項１６では、請求項１から１５の何れか一項に記載の三次元積層集積回路であって、ＣＰＵ、ＧＰＧＰＵ、仮想通貨マイニングの中央演算装置の演算部分だけでなく、ＨＢＭも本方式の冷却方式の三次元半導体の上に搭載するか、あるいは層間にメモリ層を挿入する事を示す。
【００３６】
請求項１７では、
請求項１６に記載のメモリ層をサンドイッチした場合は、演算層とメモリ層の間だけＴＳＶを通して結合すればよくなるので、メモリバスの浮遊容量は最小化し、超高速演算を可能とする、演算装置を構成する装置と方法を示す。
【００３７】
請求項１８では、
請求項１から１７の何れか一項に記載の三次元積層集積回路であって、ＢＧＡをコンタクトするだけではなく、キャビテーションの圧から三次元冷却半導体の分解を防ぐ物として、上下（ＰＣＢの裏と、半導体裏）にアルミ板を含む金属板を用意して、４点以上をクリップで把持する。アルミ板とＰＣＢの間は、絶縁体を含む部材を挟む事を示す。
【００３８】
請求項１９では、請求項１から１８の何れか一項に記載の三次元積層集積回路であって、冗長性の為のデータパスのＴＳＶを複数箇所設け、不良箇所を含んだプロセッサーアレイを複数枚重ねることにより、データパスも不良箇所があってもよく、プロセッサーエレメントも不良箇所を最初から含む微細な半導体の三次元実装で、徐々に不良箇所が増えていく形で使用される事を示す。
【００３９】
請求項２０では、請求項１から１９の何れか一項に記載の三次元積層集積回路であって、液浸でキャビテーションを起こさない温度で運用する三次元積層集積回路を示す。
【００４０】
請求項２１では、請求項１から２０の何れか一項に記載の三次元積層集積回路であって、液浸であるにもかかわらず、半導体のいずれかの一側面に、アダプタを取り付け、ポンプで陽圧で溶液を注入することによって、キャビテーションを防ぐ三次元積層集積回路を示す。
【００４１】
請求項２２では、請求項１から２１の何れか一項に記載の三次元積層集積回路であって、音響センサーを設けて、音響センサーの出力を用いて、クロック周波数を制御してキャビテーションが発生する事を防いで運用する三次元積層集積回路を示す。
【００４２】
請求項２３では、
請求項２２に記載の三次元積層集積回路であって、キャビテーションを防ぐための三次元冷却半導体の分解を防ぐ物として、上下（ＰＣＢの裏と、半導体裏）にアルミ板を含む金属板を用意して、４点以上をクリップで把持する。アルミ板とＰＣＢの間は、絶縁体を含む部材を挟む三次元積層集積回路を示す。
【００４３】
請求項２４では、請求項２３に記載の三次元積層集積回路であって、冷媒が沸騰することによって発生するホイッスリングを音響センサーで検出して、ホイッスリングを起こさない範囲で周波数を制御して運用する三次元積層集積回路を示す。
【００４４】
請求項２５では、
請求項２４に記載の三次元積層集積回路であって、ホイッスリングが共鳴しないように、溝の深さや長さが、共鳴を防ぐために変えられている。この場合、溝の長さを変えるために半導体は台形状になる。縦横の溝がある場合は、縦横のそれぞれの共振を防ぐために、台形は不整形になる。
【００４５】
請求項２６では、請求項１３に記載の半導体であって、ＢＧＡパッケージを積層した半導体の角あるいは、辺縁部、あるいは双方に電極を設置し、そこに金属の棒状の電極を接触させることにより、インピーダンスが低く安定したＧＮＤ並びに、給電電位を給電する。金属の棒状の電極には、プラスとマイナスの二つの間にコンデンサを有する構造になっていてもよい。 
【００４６】
請求項２７では、
請求項２６に記載の半導体であって、積層した半導体を押さえつけ、かつインピーダンス低く安定した電位を供給するために、それぞれの電極を互いに接続する機能を有した蓋を有していてもよい。蓋は半導体を押さえつけるために、ばね等がついていてもよい。また蓋は、プラスとマイナスそれぞれの電位を接続するために、それぞれの電位を互いに接続する経路を有してもよい。
【００４７】
請求項２８では、請求項１０、請求項１１、請求項１２に記載の半導体は、１層目のサブストレートは溝のついていない通常のＦＣ−ＢＧＡサブストレートであって良い。１層目の半導体と１層目のインターポーザはＴＳＶで接続する。１層目のＦＣ−ＢＧＡサブストレートと１層目の半導体の間は、１層目の半導体との間のＦＣパッドに水が入らないように、ＦＣパッドの周りをアンダーフィルなどで固める。
【００４８】
請求項２９では、  請求項２８に記載の半導体であって、そのインターポーザと半導体チップの積層部分は、ＦＣパッドに冷媒液が浸透しないように、ＦＣパッドをアンダーフィルなどで固める事を示す。
【００４９】
請求項３０では、請求項２８、請求項２９に記載の半導体の場合、必ずしも冷媒を通す溝と、ＴＳＶのあるＦＣパッドのエリアは互いに交互に存在する必要はなく、縦のＴＳＶゾーンが多すぎると半導体を構成するエリアがなくなってしまうので、ＴＳＶのあるＦＣパッドのエリアは限定的な数であっても良い。溝と溝を隣接しても良い。
【００５０】
請求項３１では、請求項１０、請求項１１、請求項１２、請求項２８、請求項２９、ならびに請求項３０に記載の半導体においても、請求項２６、請求項２７同様に半導体の角あるいは、辺縁部、あるいは双方に電極を設置し、そこに金属の棒状の電極を接触させることにより、インピーダンスが低く安定したＧＮＤ並びに、給電電位を給電する。金属の棒状の電極には、プラスとマイナスの二つの間にコンデンサを有する構造になっていてもよい。積層した半導体を押さえつけ、かつインピーダンス低く安定した電位を供給するために、それぞれの電極を互いに接続する機能を有した蓋を有していてもよい。蓋は半導体を押さえつけるために、ばね等がついていてもよい。また蓋は、プラスとマイナスそれぞれの電位を接続するために、それぞれの電位を互いに接続する経路を有してもよい。
【００５１】
請求項３２では、請求項１３に記載の半導体であって、上層のＢＧＡ端子と上下に接続するための請求項１３記載の上面にパッドがついたパッケージは、パッケージ自体が半導体を収納するくぼみを設けたＦＣ−ＢＧＡサブストレートとヒートスプレッダーの蓋で構成される。
通常のＦＣ−ＢＧＡサブストレートとの違いの部分は、くぼみを除いた上面に一層上のＢＧＡパッケージに接続するための幾何学形状のパッド電極（ランド）を持つところにある。くぼみの部分には半導体と接合するＦＣバンプがある。通常のＦＣ−ＢＧＡサブストレートに追加すべき部分は、中央に半導体を収納する穴が開いたサブストレートを追加してスルーホールで上に伸ばして上部パッケージのＢＧＡバンプを接続するためのパッド（ランド）を表面に設けたものである。
半導体表面の場所の上面にＢＧＡパッドを設置しないのは、半導体部分のサブストレートのくぼみの上にヒートスプレッダーを設置し、コンパウンドを塗布して蓋をするためである。
窪みの部分は、サブストレートの製造工程で中央に半導体を収納する穴が空いたサブストレートを接合して、パッケージ下部を構成するサブストレートと、上部のパッド（ランド）部分までスルーホールで連結した状態としたもので構成してもよい。一層目と二層目以降のＢＧＡバンプとパッド（ランド）の間隔が同じ間隔の場合は、全層ＢＧＡバンプとランドが垂直にスルーホールで結合して、今回構成する三次元半導体の内部バスを構成しても良い。
あるいは、半導体チップと上蓋のＦＣ−ＢＧＡサブストレートを直接、ＦＣボールで接合して、サブストレート部と、半導体チップはＦＣボールで縦に接合しても良い。
【００５２】
請求項３３では、  請求項３２に記載の半導体であって、半導体自体は全層同じものであっても良い。１層目のＦＣ−ＢＧＡサブストレートには上の層に接続するパッドを上にもち上蓋のサブストレートは貫通してパッドを持つ。２層目以降のＦＣ−ＢＧＡサブストレートは辺縁部のＢＧＡはサブストレート内で縦に貫通して上蓋に接続するパッドを設ける。
ＰＣＢにはんだ付けする１層目以外の２層目以降は、小さなバンプのＢＧＡで構成しても良い。
１層目の上面のＢＧＡパッド並びに２層目以降のＢＧＡバンプ並びにパッドは層間結合のためのものであり、１層目よりも小さなバンプならびにバンプ間隔を採用してもよい。１層目の上面のＢＧＡパッド並びに２層目以降のＢＧＡバンプ並びにパッドは外部バス接続を含んでいても、含んでいなくても良い。
最下層のチップのみが外部バスとの相互接続を担っても良い。小さなバンプのＢＧＡ接続が外部バス接続を含まない場合は、信号伝搬距離が極めて短くなるため、高速なクロック動作が可能となる。また信号は非終端接続なので、ＰＣＩバス同様反射を考慮した動作形態となる。小さなバンプのＢＧＡで構成されるため、積層のアライメントの精度を上げるため、上部ＦＣ−ＢＧＡサブストレートおよび、下部ＦＣ−ＢＧＡサブストレート層に穴をあけて、ガイドピンなどを通して積層しても良い。
請求項２６、請求項２７記載の、電源供給方法でガイドピンの穴にメッキで電極を設け、ガイドピンを電源供給の為のバーとして兼用しても良い。
【００５３】
請求項３４では、請求項３２、請求項３３記載の半導体であって、請求項３３記載の小さなバンプのＢＧＡバンプを用いることなく、全層同じ大きさのＢＧＡバンプを採用することにより、２層目以降も、１層目と全く同じ半導体チップを収容する窪みのついたＦＣ―ＢＧＡサブストレートでパッケージを構成し、コンパウンドとともにヒートスプレッダーでパッケージを閉じる。パッケージの蓋をする、ヒートスプレッダーの部分のＢＧＡバンプを外すことにより、外部接続バス用のＢＧＡバンプを、チップに阻まれて縦に貫通できないチップの下部の内側に配置し外側にチップ間相互接続用のＢＧＡバンプを配置することにより、２層目以降を、外部接続用の一部のＢＧＡバンプを外すだけで、一部ＢＧＡバンプが無い事以外、全層同じ半導体、並びに全層同じサブストレートをベースとしたパッケージで構成しても良い。
【００５４】
請求項３５では、請求項１０、請求項１１、請求項１２、請求項２８、請求項２９、ならびに請求項３０に記載の半導体の場合、必ずしも冷媒を通す溝をインターポーザ上に掘るわけではなく、半導体の裏面に掘ってもよい。その場合、インターポーザはＴＳＶを通す役割と、コンパウンドが乗った半導体表面を保護する役割となる。積層する半導体・インターポーザ間はアンダーフィル、Ａｄｈｅｓｉｖｅ（のり）あるいはＡｄｈｅｓｉｖｅフィルム等で防水固着してもよい。そうすることにより、インターポーザに溝を掘らない分だけ半導体は薄くなりインターポーザの熱抵抗は低減する。
【図面の簡単な説明】
【００５５】
【図１】半導体装置１０の分解斜視図を概略的に示す。
【図２】基板２４０、ロジックブロック５０、及びメモリブロック６０の斜視図を概略的に示す。
【図３】インターポーザ１００、インターポーザ１１０、及びインターポーザ１２０を積層方向に重ねた状態を概略的に示す斜視図である。
【図４】半導体装置１０の断面を概略的に示す。
【図５】半導体チップの冷媒の通流経路を示す透視断面図である。
【図６】インターポーザ１００、インターポーザ１１０、及びインターポーザ１２０の概略的な斜視図を示す。
【図７】インターポーザ１２０を積層方向に見た場合の平面図を概略的に示す。
【図８】第２実施形態における半導体装置６００の断面図をヒートパイプ５００とともに模式的に示す。
【図９】半導体装置６００を形成するインターポーザ４２０の概略的な斜視図を示す。
【図１０】半導体装置６００のうち、インターポーザ４２０と、半導体チップ２２０と、インターポーザ４１０とを備える部分の概略的な斜視図を示す。
【図１１】ヒートパイプの配置構造を表す概略的な斜視図を示す。
【図１２】ヒートパイプの配置構造の変形例を表す斜視図を示す。
【図１３】半導体装置６００の変形例におけるインターポーザ１１００、インターポーザ１１１０、インターポーザ１１２０、及びヒートパイプ１５００を示す。
【図１４】変形例におけるインターポーザ１１００、インターポーザ１１１０、インターポーザ１１２０、ヒートパイプ１５００、及び半導体チップ２００の配置を示す正面図である。
【図１５】他の実施形態における半導体装置１７００の斜視図を概略的に示す。
【図１６】半導体装置１７００の分解斜視図を概略的に示す。
【図１７】半導体装置１７００を備えるコンピュータ１８１０の斜視図を概略的に示す。
【図１８】コンピュータユニット１８００及び冷却システム１８５０を備えるコンピュータシステム１８４０を概略的に示す。
【図１９】上述した溝の構成を概略的に示す。
【図２０】三次元冷却半導体の分解を防ぐための構成を概略的に示す。
【図２１】冷媒のキャビテーションを防ぐための構成を概略的に示す。
【図２２】冷媒のキャビテーションを防ぐための構成を概略的に示す。
【図２３】冷媒のキャビテーションを防ぐための構成を概略的に示す。
【図２４】キャビテーションが発生する事を防いで運用するための構成を概略的に示す。
【図２５】ホイッスリングが共鳴しないようにするための構成を概略的に示す。
【図２６】ホイッスリングが共鳴しないようにするための他の構成を概略的に示す。
【図２７】ホイッスリングが共鳴しないようにするための他の構成を概略的に示す。
【図２８】三次元積層集積回路を液浸で冷却するための半導体パッケージを概略的に示す。
【図２９】ＢＧＡパッケージを積層した半導体の角での給電の場合を示す。
【図３０】ＢＧＡパッケージを積層した半導体の側面での給電の場合を示す。
【図３１】ＢＧＡパッケージを積層した半導体の側面でのプラスとマイナスの給電の場合を示す。
【図３２】金属の棒状の電極の構造を示す。
【図３３】電極を互いに接続する機能を有した蓋の構造（表）を示す。
【図３４】蓋の構造（裏）を示す。
【図３５】蓋の構造（裏）にバネおよび、コンデンサがついた場合を示す。
【図３６】溝付き積層半導体の構造（上側）を示す。
【図３７】溝付き積層半導体の構造（下側）を示す。
【図３８】溝付き半導体のインターポーザ部分において、ＴＳＶの周りを接着剤などで覆っている様子を示す。
【図３９】ＢＧＡ積層半導体の１層の構造を示す。
【図４０】ＢＧＡ積層半導体の蓋に対する構造を示す。
【図４１】ＢＧＡ積層半導体を横から見た構造を示す。
【図４２】ＢＧＡ積層半導体の１層目を裏から見た構造を示す。
【図４３】ＢＧＡ積層半導体の２層目を裏から見た構造を示す。
【図４４】溝付き半導体の溝の幅が変化したインターポーザを示す。
【図４５】１層目も２層目以降も同じサイズのＢＧＡバンプを用いた積層半導体の場合を横から見た構造を示す。
【図４６】半導体側に溝を設けた溝付き積層半導体の実装の一例
【発明を実施するための形態】
【００５６】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００５７】
図１は、半導体装置１０が有する基板２４０、ロジックブロック５０、及びメモリブロック６０の分解斜視図を概略的に示す。図２は、基板２４０、ロジックブロック５０、及びメモリブロック６０の斜視図を概略的に示す。図１及び図２において、半導体装置１０を構成する一部の部材が透視して示されている。図３は、インターポーザ１００、インターポーザ１１０、及びインターポーザ１２０を積層方向に重ねた状態を概略的に示す斜視図である。図３において、インターポーザ１００、インターポーザ１１０、及びインターポーザ１２０は透視して示されている。図４は、半導体装置１０の断面を概略的に示す。図５は、半導体チップ２００、半導体チップ２１０及び半導体チップ２２０を冷却する冷媒の通流経路を示す透視断面図である。図６は、インターポーザ１００、インターポーザ１１０、及びインターポーザ１２０の概略的な斜視図を示す。半導体装置１０は、コンピュータに備えられる。半導体装置１０は、三次元積層集積回路である。
【００５８】
半導体装置１０は、基板２４０と、半導体チップ２００と、半導体チップ２１０と、半導体チップ２２０と、インターポーザ１００と、インターポーザ１１０と、インターポーザ１２０と、インターポーザ１５０と、インターポーザ１６０と、インターポーザ１７０と、メモリチップ２５０と、メモリチップ２６０と、メモリチップ２７０と、冷却装置１９０とを備える。なお、実施の形態の説明に用いる図面において、部材を分かり易く示すこと等を目的として、各部材は一律のスケールで描かれておらず、模式的に描かれている場合がある。図１から図３において、溝１０７、１１７、及び溝１２７は省略して描かれている。
【００５９】
半導体チップ２００と、半導体チップ２１０と、半導体チップ２２０と、インターポーザ１００と、インターポーザ１１０と、インターポーザ１２０と、インターポーザ１５０と、インターポーザ１６０と、インターポーザ１７０とは、ロジックブロック５０に含まれる。メメモリチップ２５０と、メモリチップ２６０と、メモリチップ２７０とは、メモリブロック６０に含まれる。メモリブロック６０は、ＨＢＭであってよい。冷却装置１９０は、ロジックブロック５０の上部に設けられる。
【００６０】
メモリチップ２５０、メモリチップ２６０、及びメモリチップ２７０は、コンピュータにおけるメインメモリとして機能する。半導体チップ２００、半導体チップ２１０、及び半導体チップ２２０は、それぞれ内部にキャッシュメモリを有してよい。
【００６１】
半導体チップ２００、半導体チップ２１０、半導体チップ２２０は、それぞれ集積回路を含むロジックチップである。一例として、半導体チップ２００、半導体チップ２１０、及び半導体チップ２２０は、それぞれＤＳＰ、ＧＰＵ、及びＣＰＵである。ＤＳＰは、汎用ＤＳＰであってよい。ＧＰＵは、汎用ＧＰＵであってよい。なお、半導体装置１０は、１つ以上のＣＰＵと、１つ以上のＤＳＰと、１つ以上のＧＰＵを備えてよい。半導体装置１０は、複数のＣＰＵと、複数のＤＳＰと、複数のＧＰＵとをそれぞれ備えてよい。
【００６２】
半導体チップ２００と、半導体チップ２１０と、半導体チップ２２０と、インターポーザ１００と、インターポーザ１１０と、インターポーザ１２０と、インターポーザ１５０と、インターポーザ１６０と、インターポーザ１７０とは、基板２４０の第１の主面２４１側に実装される。メモリチップ２５０と、メモリチップ２６０と、メモリチップ２７０は、基板２４０の第１の主面２４１とは反対側の第２の主面２４２に実装される。
【００６３】
半導体チップ２００、半導体チップ２１０、及び半導体チップ２２０は、積層されて基板２４０に実装される。半導体チップ２００は、最下面に配置された集積回路である。インターポーザ１００及びインターポーザ１５０は、基板２４０と半導体チップ２００との間に設けられる。インターポーザ１１０及びインターポーザ１６０は、半導体チップ２００と半導体チップ２１０との間に設けられる。インターポーザ１２０及びインターポーザ１７０は、半導体チップ２１０と半導体チップ２２０との間に設けられる。基板２４０の主面２４１側から順に、インターポーザ１００、インターポーザ１５０、半導体チップ２００、インターポーザ１１０、インターポーザ１６０、半導体チップ２１０、インターポーザ１２０、インターポーザ１７０、半導体チップ２２０の順で設けられる。半導体チップ２００、半導体チップ２１０、及び半導体チップ２２０のそれぞれの半導体層とインターポーザ１００、インターポーザ１１０、及びインターポーザ１２０を含むインターポーザ層とは、ダイボンディング剤、ボンディングテープを含む接着剤で接着、または圧着されている。
【００６４】
半導体チップ２００、半導体チップ２１０、半導体チップ２２０、及びメモリブロック６０は、ビア２０及びマイクロバンプ３０を介して接続されている。ビア２０は、貫通ビアである。ビア２０は、インターポーザ１００、インターポーザ１１０、インターポーザ１２０、半導体チップ２００、半導体チップ２１０、半導体チップ２２０、メモリチップ２５０、メモリチップ２６０、及びメモリチップ２７０のそれぞれに設けられる。ビア２０は、シリコン貫通ビア（ＴＳＶ）である。なお、図１においてビア２０は省略して示されている。
【００６５】
このように、半導体装置１０は、メモリブロック６０が設けられた基板２４０と、基板２４０の上方に設けられたＣＰＵ、汎用ＧＰＵ、汎用ＤＳＰ装置の三次元アレイを含む。ＣＰＵ、ＧＰＵ、及びＤＳＰとＨＢＭとの間に基板２４０が配置される。
【００６６】
インターポーザ１００には溝１０４が形成されている。インターポーザ１１０には溝１１４が形成されている。インターポーザ１２０には溝１２４が形成されている。溝１０４、溝１１４及び溝１２４は、冷却装置１９０からの冷媒が通流する。インターポーザ１５０及び半導体チップ２００には積層方向に縦穴が設けられており、それらの縦穴により冷媒通路１３１が形成されている。インターポーザ１６０、半導体チップ２１０、インターポーザ１２０のそれぞれには、積層方向に縦穴が設けられており、それらの縦穴により冷媒通路１３２が形成されている。インターポーザ１５０、半導体チップ２００、インターポーザ１１０、インターポーザ１６０、半導体チップ２１０、インターポーザ１２０、インターポーザ１７０、半導体チップ２２０のそれぞれには貫通穴が形成されており、それらの貫通穴により、溝１０４から冷却装置１９０に通じる冷媒通路１３０が形成されている。冷却装置１９０から冷媒は、溝１２４、冷媒通路１３２、溝１１４、冷媒通路１３１、溝１０４、及び冷媒通路１３０を通じて冷却装置１９０に戻される。
【００６７】
インターポーザ１００は、基板２４０と対向する面１０２と、面１０２とは反対側の面１０１とを有する。インターポーザ１００には、溝１０４及び溝３０１が形成されている。具体的には、インターポーザ１００において、半導体チップ２００に対向する面１０１に溝１０４及び溝３０１が形成されている。溝３０１は、溝１０４に沿って、溝１０４を囲うように設けられる。溝１０４及び溝３０１は、レーザ加工、エッチング、ＮＣ加工等を用いた微細加工により形成される。
【００６８】
インターポーザ１１０は、半導体チップ２００と対向する面１１２と、面１１２とは反対側の面１１１とを有する。インターポーザ１１０には、溝１１４及び溝３０２が設けられる。具体的には、インターポーザ１１０において、半導体チップ２１０に対向する面１１１に溝１１４及び溝３０２が形成されている。溝１１４及び溝３０２は、レーザ加工、エッチング、ＮＣ加工等を用いた微細加工により形成される。
【００６９】
インターポーザ１２０は、半導体チップ２１０と対向する面１２２と、面１２２とは反対側の面１２１とを有する。インターポーザ１２０には、溝１２４及び溝３０３が形成されている。具体的には、インターポーザ１２０において、半導体チップ２２０に対向する面１２１に溝１２４及び溝３０３が形成されている。溝１１４及び溝３０２は、レーザ加工、エッチング、ＮＣ加工等を用いた微細加工により形成される。
【００７０】
溝１０４、溝１１４、溝１２４、溝３０１、溝３０２、及び溝３０３の上部は、それぞれインターポーザ１５０、インターポーザ１６０、及びインターポーザ１７０によって塞がれる。インターポーザ１５０、インターポーザ１６０、及びインターポーザ１７０は、ビア２０が貫通する領域のみに開口を有してよい。
【００７１】
溝１０４、溝１１４、及び溝１２４には、冷媒が通流する。具体的には、冷媒は、溝１０４とインターポーザ１５０とで形成される空間を通流する。同様に、冷媒は、溝１１４とインターポーザ１６０とで形成される空間と、溝１２４とインターポーザ１７０とで形成される空間とを通流する。半導体チップ２００、半導体チップ２１０、及び半導体チップ２２０は、溝１０４、溝１１４、及び溝１２４を通流する冷媒により冷却される。冷媒は、液体であってよい。冷媒は、例えばアンモニア系の液体である。冷媒は、ペルフルオロカーボンであってよい。冷媒は、腐食性を実質的に有しないことが望ましい。
【００７２】
半導体チップ２２０には、積層方向に半導体チップ２２０を貫通する貫通穴が形成されており、冷却装置１９０からの冷媒は、当該貫通穴を通流して溝１２４の一端１２３に導かれる。
【００７３】
インターポーザ１２０の溝１２４の他端には、面１２２まで貫通する貫通穴１２９が形成されている。また、半導体チップ２１０には、積層方向に半導体チップ２１０を貫通する貫通穴が形成されており、インターポーザ１２０の溝１２４を通流した冷媒は、貫通穴１２９及び半導体チップ２１０の貫通穴を通流してインターポーザ１１０の溝１１４の一端１１３に導かれる。
【００７４】
インターポーザ１１０の溝１１４の他端には、面１１２まで貫通する貫通穴１１９が形成されている。半導体チップ２００には、積層方向に半導体チップ２００を貫通する貫通穴が形成されており、インターポーザ１１０の溝１１４を通流した冷媒は、貫通穴１１９及び半導体チップ２００の貫通穴を通流してインターポーザ１００の溝１０４の一端１０３に導かれる。
【００７５】
インターポーザ１００の溝１０４の一端１０３に導かれた冷媒は、溝１０４内を他端１０９へと通流する。インターポーザ１１０及びインターポーザ１２０には、インターポーザ１００の溝１０４の他端１０９に対応する位置に、それぞれ貫通穴１１８及び貫通穴１２８が形成されている。また、半導体チップ２００、半導体チップ２１０、及び半導体チップ２２０にも、溝１０４の他端１０９に対応する位置に、それぞれ貫通穴が形成されている。インターポーザ１００の他端１０９に導かれた冷媒は、これらの貫通穴を通じて冷却装置１９０に戻される。これにより、冷却装置１９０から供給される冷媒の移動経路が、溝１０４、溝１１４、及び溝１２４により形成される。すなわち、溝１０４、溝１１４、及び溝１２４は、冷媒の流路を提供する。
【００７６】
このように、インターポーザ１００、インターポーザ１１０、及びインターポーザ１２０のそれぞれには、溝１０４、溝１１４、及び溝１２４により形成される冷媒の移動流路が設けられている。また、インターポーザ１００、インターポーザ１１０、及びインターポーザ１２０のそれぞれに設けられた冷媒の複数の移動経路は、互いに接続されている。冷媒は、冷却装置１９０から溝１２４に供給され、溝１２４、溝１１４、溝１０４の順に通流して、冷却装置１９０に戻る。冷却装置１９０は、ヒートシンク等を有し、冷媒を冷却する。これにより、ロジックブロック５０は、ロジックブロック５０内を循環する冷媒により冷却される。なお、冷媒は、冷却装置１９０から貫通穴１２８に供給され、貫通穴１１８を通って溝１０４の他端１０９に到達し、溝１０４、溝１０４の一端１０３、貫通穴１１９、溝１１４、溝１１４の一端１１３、貫通穴１２９、溝１２４、溝１２４の一端１２３の順に通流して、冷却装置１９０に戻されてもよい。
【００７７】
第１実施形態の半導体装置１０においては、冷媒の移動経路は、インターポーザ１００、インターポーザ１１０及びインターポーザ１２０を含む複数のインターポーザのそれぞれに形成された溝と、インターポーザ１５０、インターポーザ１６０及びインターポーザ１７０のうち隣接するインターポーザにサンドイッチ状に挟まれた空間、並びに、半導体チップ２００、半導体チップ２１０、半導体チップ２２０、インターポーザ１５０、インターポーザ１１０、インターポーザ１６０、インターポーザ１２０及びインターポーザ１７０を貫通する穴で形成され、冷媒は、インターポーザ１００、インターポーザ１１０及びインターポーザ１２０を含む複数のインターポーザのそれぞれに形成された溝と、インターポーザ１５０、インターポーザ１６０及びインターポーザ１７０のうち隣接するインターポーザにサンドイッチ状に挟まれた空間、並びに半導体チップ２００、半導体チップ２１０、半導体チップ２２０、インターポーザ１５０、インターポーザ１１０、インターポーザ１６０、インターポーザ１２０及びインターポーザ１７０を貫通する穴とで形成される空間を通流する。インターポーザ１００、インターポーザ１１０及びインターポーザ１２０は、第１のインターポーザの一例であり、インターポーザ１５０、インターポーザ１６０及びインターポーザ１７０は、第２のインターポーザの一例である。
【００７８】
半導体装置１０によれば、半導体チップ２００、半導体チップ２１０、半導体チップ２２０、メモリチップ２５０、メモリチップ２６０、及びメモリチップ２７０を基板２４０の主面２４１の垂直方向に積層することができる。そのため、基板２４０の主面２４１に平行方向にメモリブロック６０を配置する場合に比べて、ロジックブロック５０からメモリブロック６０までのバスの物理的な長さを短くすることができる。また、インターポーザ１００内のバスの引き回しを単純化することができる。そのため、消費電力を増加することを抑制でき、また、バスにおける発熱を抑制することができる。また、ロジックブロック５０からメモリブロック６０までのバスの物理的な長さを短くすることができるので、半導体チップ２００、半導体チップ２１０、及び半導体チップ２２０に高い次数のキャッシュメモリを設けずに済む場合がある。これにより、スヌーピングコストを低減することができる場合がある。また、メモリのエラー訂正コストを低減することができる。これにより、半導体装置の性能を高めることができる。
【００７９】
また、半導体装置１０によれば、積層された半導体チップ２００、半導体チップ２１０、及び半導体チップ２２０を効率的に冷却することができるので、発熱する演算装置の半導体チップを三次元積層することが可能となる。そのため、半導体装置１０によれば、プロセッサ技術を大幅に革新することなく、パッケージングによって半導体装置の性能を飛躍的に高めることができる。
【００８０】
溝３０１には、インターポーザ１００とインターポーザ１５０とを貼り合わせるための接着剤が配される。同様に、溝３０２には、インターポーザ１１０とインターポーザ１６０とを貼り合わせるための接着剤が配される。溝３０３には、インターポーザ１２０とインターポーザ１７０とを貼り合わせるための接着剤が配される。溝１０４、溝１１４、及び溝１２４を通流する冷媒が、溝３０１、溝３０２、及び溝３０３より外に流れ出すことを防ぐことができる。
【００８１】
インターポーザ１００には、溝１０４を取り巻く溝１０７が形成されている。溝１０７には、インターポーザ１００とインターポーザ１５０とを貼り合わせるための接着剤が配される。同様に、インターポーザ１１０には、溝１１４を取り巻く溝１１７が形成され、インターポーザ１１０とインターポーザ１６０とを貼り合わせる接着剤が溝１１７に配される。また、インターポーザ１２０には、溝１２４を取り巻く溝１２７が形成され、インターポーザ１２０とインターポーザ１７０とを貼り合わせるための接着剤が溝１２７に配される。
【００８２】
図７は、インターポーザ１２０を積層方向に見た場合の平面図を概略的に示す。
【００８３】
インターポーザ１２０において、複数のビア２０を含むビア群２２の周囲には、ビア群２２を環囲する環囲溝３００が形成されている。１つのビア群２２は、一例として、３行３列に配列された９個のビア２０を含んでよい。環囲溝３００には、インターポーザ１２０とインターポーザ１７０とを貼り合わせるための接着剤が配される。これにより、ビア２０の周囲において、インターポーザ１２０と半導体チップ２２０との隙間を、環囲溝３００に配された接着剤により塞ぐことができる。これによりビア２０を封止することができるので、溝１２４を通流する冷媒がビア２０に到達することを確実に防ぐことができる。インターポーザ１１０にも同様に、ビア群のそれぞれを環囲する複数の環囲溝３００が形成され、インターポーザ１１０とインターポーザ１６０とを貼り合わせるための接着剤が環囲溝３００に配される。また、インターポーザ１００にも同様に、ビア群のそれぞれを環囲する複数の環囲溝３００が形成され、インターポーザ１００とインターポーザ１５０とを貼り合わせるための接着剤が環囲溝３００に配される。
【００８４】
図６に示されるように、インターポーザ１００、インターポーザ１１０、インターポーザ１２０のそれぞれには、蛇行する溝が形成されている。図７に示されるように、インターポーザ１２０の溝１２４は、直線状に延伸する複数の第１溝部１２５と、曲線状の第２溝部１２６とを有する。第１溝部１２５は、溝１２４のうち、溝１２４の一端１２３と他端とを結ぶ方向に実質的に直交する方向に延伸する部分である。
【００８５】
図７において、インターポーザ１２０の下方のインターポーザ１１０に形成された溝１１４が点線で示されている。溝１１４の形状は、溝１２４を９０°回転させた形状を有する。インターポーザ１１０の溝１１４は、直線状に延伸する第１溝部１１５と、曲線状の第２溝部１１６とを有する。第１溝部１１５は、溝１１４のうち、溝１１４の一端１１３と他端とを結ぶ方向に実質的に直交する方向に延伸する部分である。第１溝部１２５が延伸する方向と第１溝部１１５が延伸する方向とは、実質的に直交する。
【００８６】
同様に、インターポーザ１００に形成された溝１０４の形状は、概略的に、インターポーザ１１０に形成された溝１１４を９０°回転させた形状を有する。このように、インターポーザ１００、インターポーザ１１０、及びインターポーザ１２０において、隣接するインターポーザに刻まれた溝は、層間で互いに実質的に直交する。したがって、半導体チップの積層方向に見た場合、インターポーザの溝１０４、溝１１４、及び溝１２４によって囲まれる領域３３０が存在する。半導体チップの積層方向に見た場合、領域３３０は、半導体装置１０が有するインターポーザのいずれとも干渉しない。具体的には、領域３３０は、直交する第１溝部１２５及び第１溝部１１５とで囲まれる四角形状の領域である。ビア２０は、領域３３０に設けられる。このように、半導体チップ２００、半導体チップ２１０、及び半導体チップ２２０の積層方向に見た場合に、貫通ビア２０は、溝１０４、溝１１４、及び溝１２４に邪魔されない位置に設けられている。したがって、冷媒を通流する溝が、ビア２０と干渉することがない。
【００８７】
このように、インターポーザ１２０に形成された複数の第１溝部１２５が延伸する方向は、インターポーザ１１０に形成された複数の第１溝部１１５が延伸する方向とは異なる。半導体チップの積層方向に見た場合に、ビア２０は、溝１０４、溝１１４及び溝１２４に囲まれる位置に設けられている。そのため、インターポーザの溝がビア２０と干渉することがない。
【００８８】
なお、上述したように、半導体装置１０においては、冷却装置１９０からインターポーザ１００の溝１０４まで通流した冷媒は、貫通穴１１８及び貫通穴１２８を通過して冷却装置１９０に戻される。他の形態として、インターポーザ１００の溝１０４と連通する流路を基板２４０に形成して、当該流路を通じて基板２４０に設けた冷媒出口からロジックブロック５０の外に冷媒を取り出して、冷却装置１９０に戻してもよい。また、半導体装置１０には、冷媒を循環させるためのポンプが設けられてもよい。
【００８９】
図８は、第２実施形態における半導体装置６００の断面図を、ヒートパイプ５００とともに模式的に示す。図９は、半導体装置６００を形成するインターポーザ４２０の概略的な斜視図を示す。図１０は、半導体装置６００のうち、インターポーザ４２０と、半導体チップ２２０と、インターポーザ４１０とを備える部分の概略的な斜視図を示す。
【００９０】
半導体装置６００は、インターポーザに形成された溝を冷媒が通流する構成に代えて、ヒートパイプ５００を溝に設けた構成を有し、インターポーザ１５０、インターポーザ１６０、及びインターポーザ１７０を有しない。また、半導体装置６００のインターポーザ４００、インターポーザ４１０、及びインターポーザ４２０は、貫通穴１１８、貫通穴１１９、貫通穴１２８、及び貫通穴１２９、並びに溝１０７、溝１１７、及び溝１２７を有しない。インターポーザ４００、インターポーザ４１０、及びインターポーザ４２０がそれぞれ有する溝４０４、４１４、及び溝４２４は、溝１０４、溝１１４、及び溝１２４とは形状が異なる。第２実施形態における半導体装置６００は、これらの点で、第１実施形態における半導体装置１０とは異なる。第２実施形態における半導体装置６００については、主に半導体装置１０との相違点を説明し、その他の説明は省略する場合がある。
【００９１】
インターポーザ４２０は、インターポーザ１２０に対応する部材である。インターポーザ４１０は、インターポーザ１１０に対応する部材である。インターポーザ４００は、インターポーザ１００に対応する部材である。
【００９２】
図９に示されるように、インターポーザ４２０の溝４２４の両端は、インターポーザ４２０の外縁に位置する。具体的には、インターポーザ４２０の溝４２４の一端４２３及び他端４２９は、インターポーザ４２０の縁に位置する。同様に、インターポーザ４１０が有する溝の両端も、インターポーザ４１０の外縁に位置する。
【００９３】
図１０に示されるように、インターポーザ４２０の溝４２４内に挿入されているヒートパイプ５００は、一端４２３及び他端４２９からインターポーザ４２０の外部に延伸する。インターポーザ４２０の他端４２９から延伸したヒートパイプ５００は、インターポーザ４１０の縁部に形成された溝の一端からインターポーザ４１０内に挿入された状態で設けられる。図６に示されるように、ヒートパイプ５００は、ヒートパイプ５００における直線状に延伸する複数の部分の向きが、隣接するインターポーザ間において実質的に直交するように配置される。
【００９４】
このように、第２実施形態の半導体装置６００においては、冷媒の移動経路は、インターポーザに形成された溝に配置されるヒートパイプ５００により提供される。ヒートパイプ５００は、半導体装置６００の外で複数のインターポーザの間を接続する。なお、第２の実施形態のように、ヒートパイプ５００を溝に設ける場合、ヒートパイプ５００と半導体チップとを確実に接触させる必要がある。そのため、半導体チップの下面と隣接するインターポーザの上面とを強く直接に接着することが望ましい。
【００９５】
半導体装置６００に示されるように、冷媒の移動経路は、複数のインターポーザのそれぞれに形成された溝と集積回路に挟まれた溝を走るヒートパイプで形成されてよい。冷媒の移動経路は、溝に配置されたヒートパイプが半導体装置の外側を通って次層のヒートパイプの経路となり、冷媒を流通してよい。
【００９６】
図１１は、ヒートパイプの配置構造を表す概略的な斜視図を示す。図１１に示すヒートパイプ５４０は、図８から図１０に示すヒートパイプ５００と同様、３層のインターポーザ内を走行し、３層のインターポーザにわたって１本の冷媒流路を形成するように設けられる。
【００９７】
図１２は、ヒートパイプの配置構造の変形例を表す斜視図を示す。上述したヒートパイプ５００は、ヒートパイプ５００において直線状に延伸する複数の部分の向きが、隣接するインターポーザ間において実質的に直交するように配置される。これに対し、本変形例におけるヒートパイプ５５０は、各インターポーザに配置されるヒートパイプ部分は同一の形状を有し、各インターポーザに設けられたヒートパイプ部分は平行に配置される。
【００９８】
ヒートパイプ５５０においては、半導体チップ２００、半導体チップ２１０、及び半導体チップ２２０の積層方向に見た場合に、ヒートパイプの直線部分を長辺とする、いずれのヒートパイプとも重ならない矩形領域が形成される。当該矩形領域にビア２０を形成すれば、ヒートパイプとビア２０とは干渉しない。このように、インターポーザ間で冷媒流路を平行に設ける場合、積層方向においていずれの流路とも重ならない矩形領域にビア２０を形成すればよい。
【００９９】
なお、ヒートパイプ５００及びヒートパイプ５５０は、インターポーザの隙間から挿入されて、インターポーザに配置されてよい。また、インターポーザは、予めヒートパイプがインターポーザの溝内に配置された状態で積層され、インターポーザが積層された後に、隣接するインターポーザ同士のヒートパイプを半導体装置６００の外部で接続してもよい。
【０１００】
図１３は、半導体装置６００の変形例におけるインターポーザ１１００、インターポーザ１１１０、インターポーザ１１２０、及びヒートパイプ１５００を示す斜視図である。図１４は、変形例におけるインターポーザ１１００、インターポーザ１１１０、インターポーザ１１２０、ヒートパイプ１５００、及び半導体チップ２００の配置を示す正面図である。この変形例において、インターポーザ１１００、インターポーザ１１１０、インターポーザ１１２０が、それぞれの縁まで形成された複数の溝を有している。また、ヒートパイプ１５００は、湾曲部分をインターポーザの外部に有する。これらの点で、この変形例は半導体装置６００とは異なる。ここでは、主に半導体装置６００との相違点を説明し、その他の説明は省略する場合がある。
【０１０１】
図１３に示されるように、インターポーザ１１２０は、直線状に延伸する複数の溝１３００ａ、溝１３００ｂ、溝１３００ｃ、溝１３００ｄ、溝１３００ｅ、溝１３００ｆ、溝１３００ｇ、溝１３００ｈ、及び溝１３００ｉを有する。なお、溝１３００ａ、溝１３００ｂ、溝１３００ｃ、溝１３００ｄ、溝１３００ｅ、溝１３００ｆ、溝１３００ｇ、溝１３００ｈ、及び溝１３００ｉを、溝１３００と総称する場合がある。溝１３００は、インターポーザ１１２０の一つの縁から他の縁まで形成されている。溝１３００は、直線状に延伸し、実質的に平行に設けられる。インターポーザ１１２０内を走るヒートパイプ１５００は、溝１３００ａに配置された直線部分１５１０と、溝１３００ｂに配置された直線部分１５２０と、インターポーザ１１２０の外部において湾曲し、直線部分１５１０と直線部分１５２０とを接続する湾曲部分１５３０とを有する。他の溝１３００においても同様に、ヒートパイプ１５００は、隣接する溝の間を接続する湾曲部分がインターポーザの外に存在する。他のインターポーザ１１１０及びインターポーザ１１００においても同様である。ヒートパイプの湾曲部がインターポーザ及び半導体チップの外に設けることができるので、ヒートパイプの曲率の自由度を高めることができる。
【０１０２】
以上に説明した半導体装置において、冷媒の温度を検出する温度検出回路、並びに放熱器からの冷却後の液相の冷媒を再び三次元半導体の底面から還流する前に丁度沸点に調整して気相で戻すためのヒーターがあっても良い。これらの冷媒の温度調節機構を備えることにより、半導体内の冷媒が沸騰してキャビテーション効果等で半導体に振動等を発生させないように冷媒を還流することができる。
【０１０３】
図１５は、他の実施形態における半導体装置１７００の斜視図を概略的に示す。図１６は、半導体装置１７００の分解斜視図を概略的に示す。
【０１０４】
図１５に示されるように、半導体装置１７００は、半導体チップ１６１０、半導体チップ１６２０、半導体チップ１６３０、半導体チップ１６４０、半導体チップ１６５０及び半導体チップ１６６０と、インターポーザ１７１０、インターポーザ１７２０、インターポーザ１７３０、インターポーザ１７４０、インターポーザ１７５０及びインターポーザ１７６０とを含む。
【０１０５】
半導体チップ１６１０、半導体チップ１６２０、半導体チップ１６３０、半導体チップ１６４０、半導体チップ１６５０及び半導体チップ１６６０は、上述した半導体チップ２００に対応する部材である。半導体チップ１６１０、半導体チップ１６２０、半導体チップ１６３０、半導体チップ１６４０、半導体チップ１６５０及び半導体チップ１６６０は、それぞれＤＳＰ、ＧＰＵ、及びＣＰＵ等である。インターポーザ１７１０、インターポーザ１７２０、インターポーザ１７３０、インターポーザ１７４０、インターポーザ１７５０及びインターポーザ１７６０は、銅、アルミ又はシリコン基板等により形成される。
【０１０６】
半導体装置１７００において、インターポーザ１７１０、半導体チップ１６１０、インターポーザ１７２０、半導体チップ１６２０、インターポーザ１７３０、半導体チップ１６３０、インターポーザ１７４０、半導体チップ１６４０、インターポーザ１７５０、半導体チップ１６５０、インターポーザ１７６０、半導体チップ１６６０の順で下方から上方に積層されている。すなわち、インターポーザ１７１０は、半導体チップ１６１０の下方に設けられる。インターポーザ１７２０は、半導体チップ１６１０と半導体チップ１６２０との間に設けられる。インターポーザ１７３０は、半導体チップ１６２０と半導体チップ１６３０との間に設けられる。インターポーザ１７４０は、半導体チップ１６３０と半導体チップ１６４０との間に設けられる。インターポーザ１７５０は、半導体チップ１６４０と半導体チップ１６５０との間に設けられる。インターポーザ１７６０は、半導体チップ１６５０と半導体チップ１６６０との間に設けられる。
【０１０７】
具体的には、半導体チップ１６１０の下面１６１２は、インターポーザ１７１０の上面１７１１と接着または圧着されている。半導体チップ１６１０の上面１６１１は、インターポーザ１７２０の下面１７２２と接着または圧着されている。同様に、半導体チップ１６２０、半導体チップ１６３０、半導体チップ１６４０、半導体チップ１６５０及び半導体チップ１６６０は、それぞれの下面が、インターポーザ１７２０、インターポーザ１７３０、インターポーザ１７４０、インターポーザ１７５０及びインターポーザ１７６０のうち下方のインターポーザの上面と接着または圧着されており、それぞれの上面が、インターポーザ１７３０、インターポーザ１７４０、インターポーザ１７５０及びインターポーザ１７６０のうち上方のインターポーザの下面と接着または圧着されている。
【０１０８】
半導体チップ１６１０、半導体チップ１６２０、半導体チップ１６３０、半導体チップ１６４０、半導体チップ１６５０及び半導体チップ１６６０には、図４等に示す半導体装置１０と同様に、複数のＴＳＶ及び複数のマイクロバンプが形成される。例えば、半導体チップ１６６０は、複数のＴＳＶ及び複数のマイクロバンプを介してインターポーザ１７６０に接続され、インターポーザ１７６０は複数のＴＳＶ及び複数のマイクロバンプを介して半導体チップ１６５０に接続される。同様に、半導体チップ１６１０、半導体チップ１６２０、半導体チップ１６３０、半導体チップ１６４０及び半導体チップ１６５０は、複数のＴＳＶ及び複数のマイクロバンプを介して、インターポーザ１７２０、インターポーザ１７３０、インターポーザ１７４０、インターポーザ１７５０及びインターポーザ１７６０のうち下方のインターポーザに接続される。なお、図１６の分解斜視図において、複数のＴＳＶを含むビア群１６０１はＴＳＶの位置を模式的に示したものであり、図１６においてマイクロバンプは省略されている。
【０１０９】
インターポーザ１７１０の上面１７１１には、溝１７９１ａ、溝１７９１ｂ、溝１７９１ｃ及び溝１７９１ｄを含む複数の溝１７９１と、溝１７９２ａ、溝１７９２ｂ、溝１７９２ｃ及び溝１７９２ｄを含む複数の溝１７９２とが形成されている。溝１７９１及び溝１７９２は、エッチング、ＮＣまたはレーザ加工によるエングレービング、プレス加工等を用いた微細加工により形成されてよい。
【０１１０】
溝１７９１は、上面１７１１に実質的に直交する側面１７１３から反対側の側面まで延伸して貫通する。これにより、側面１７１３には、開口１７９３ａ、開口１７９３ｂ、開口１７９３ｃ及び開口１７９３ｄを含む複数の開口１７９３が形成される。溝１７９２は、上面１７１１及び側面１７１３に実質的に直交する側面１７１４から反対側の側面まで延伸して貫通する。これにより、これにより、側面１７１４には、開口１７９４ａ、開口１７９４ｂ、開口１７９４ｃ及び開口１７９４ｄを含む複数の開口１７９４が形成される。なお、側面１７１３及び側面１７１４は、半導体装置１７００の外側面の一部を形成する。
【０１１１】
溝１７９１ａ、溝１７９１ｂ、溝１７９１ｃ及び溝１７９１ｄは、実質的に平行に延伸する。溝１７９２ａ、溝１７９２ｂ、溝１７９２ｃ及び溝１７９２ｄは、実質的に平行に延伸する。溝１７９１の延伸方向と溝１７９２の延伸方向は実質的に直交する。溝１７９１のそれぞれは、溝１７９２のいずれとも交差する。ビア群１６０１は、上面１７１１において溝１７９１及び溝１７９２が形成されていない領域、具体的には溝１７９１及び溝１７９２よって囲まれる矩形領域を積層方向に貫通する。
【０１１２】
インターポーザ１７２０、インターポーザ１７３０、インターポーザ１７４０、インターポーザ１７５０及びインターポーザ１７６０は、インターポーザ１７１０と同じ構造を有する。インターポーザ１７２０、インターポーザ１７３０、インターポーザ１７４０、インターポーザ１７５０及びインターポーザ１７６０は、積層方向において溝１７９１及び溝１７９２の位置が整合するように積層される。ビア群１６０１は、インターポーザ１７２０、インターポーザ１７３０、インターポーザ１７４０、インターポーザ１７５０及びインターポーザ１７６０において溝１７９１及び溝１７９２が形成されていない領域に積層方向にわたって形成されている。
【０１１３】
このように、インターポーザ１７１０、インターポーザ１７２０、インターポーザ１７３０、インターポーザ１７４０、インターポーザ１７５０及びインターポーザ１７６０のそれぞれは、複数の溝１７９１又は溝１７９２を有する。また、インターポーザ１７１０、インターポーザ１７２０、インターポーザ１７３０、インターポーザ１７４０、インターポーザ１７５０及びインターポーザ１７６０のそれぞれは、溝１７９１又は溝１７９２が形成された上面１７１１とは異なる面である側面１７１３又は側面１７１４に形成され、上面１７１１に形成された溝１７９１又は溝１７９２に連通する複数の開口１７９３又は開口１７９４を有する。
【０１１４】
溝１７９１及び溝１７９２は冷媒の移動経路を形成する。冷媒は、開口１７９３及び開口１７９４の少なくともいずれかの開口を通じて、半導体装置１７００外から溝１７９１及び溝１７９２の少なくともいずれかの溝に流入し、開口１７９３及び開口１７９４のいずれかの開口を通じて、溝１７９１及び溝１７９２の少なくともいずれかの溝から半導体装置１７００外に流出する。冷媒としては、フッ素化合物等、絶縁性が高く不活性の液体冷媒を適用できる。半導体装置１７００によれば、半導体チップ１６１０、半導体チップ１６２０、半導体チップ１６３０、半導体チップ１６４０、半導体チップ１６５０及び半導体チップ１６６０を下面から冷却することができる。
【０１１５】
図１７は、半導体装置１７００を備えるコンピュータ１８１０の斜視図を概略的に示す。図１７に示されるように、半導体装置１７００は、基板１７０２に実装されている。基板１７０２は、主基板１８１２に実装されている。主基板１８１２には、半導体装置１７００の他に、各種のＩＣチップ、電源回路及びメモリ等の電子回路、抵抗及びキャパシタ等の電子素子、外部ストレージ等の外部デバイスを装着するコネクタ等の電子部品が実装される。
【０１１６】
図１８は、コンピュータユニット１８００及び冷却システム１８５０を備えるコンピュータシステム１８４０を概略的に示す。コンピュータユニット１８００は、コンピュータ１８１０と同じ構成を有する複数のコンピュータと、当該複数のコンピュータが装着されるマウント１８２０とを備える。冷却システム１８５０は、液浸槽１８６０と、冷媒１８７０とを備える。コンピュータユニット１８００は、液浸槽１８６０に満たされた冷媒１８７０に浸漬される。図１８の矢印１８９０は、コンピュータユニット１８００が液浸槽１８６０に浸漬される方向を示す。
【０１１７】
コンピュータユニット１８００において、半導体装置１７００の溝１７９１又は溝１７９２は、冷媒１８７０が満たされる液浸槽１８６０の内部空間によって互いに流体的に接続される。よって、液浸槽１８６０内の冷媒１８７０は、半導体装置１７００の開口１７９３及び開口１７９４の少なくともいずれかの開口を通じて半導体装置１７００外から溝１７９１又は溝１７９２に流入し、開口１７９３及び開口１７９４のいずれかの開口を通じて溝１７９１又は溝１７９２から半導体装置１７００外に流出する。
【０１１８】
冷媒１８７０は、コンピュータユニット１８００で発生する熱により生じる自然対流によって液浸槽１８６０内を流動し得る。冷媒１８７０は、ポンプによっても液浸槽１８６０内を流動し得る。半導体装置１７００において、側面１７１３及び側面１７１４を含む半導体装置１７００の４方の側面に、開口１７９３及び開口１７９４を含む開口が形成され、各開口が溝１７９１及び溝１７９２の任意の溝に連通している。そのため、液浸槽１８６０内で冷媒１８７０の流動方向がどの向きに生じても、冷媒１８７０をいずれかの開口から半導体装置１７００内に流入させ、いずれかの開口から半導体装置１７００外に流出させることができる。
【０１１９】
図１５から図１８に関連して説明した半導体装置１７００によれば、溝１７９１及び溝１７９２を液浸冷媒の移動経路として適用できるので、ヒートパイプ等の冷却管を使用する必要がない。また、積層方向に冷媒経路を形成する必要もない。また、半導体装置１７００内で冷媒を移動させるためのポンプを半導体装置１７００に設ける必要がない。
【０１２０】
以上に説明した半導体装置において、接着剤を用いずに、半導体チップとインターポーザとを圧着によって接合する形態を採用してもよい。なお、冷媒の移動経路となる溝は、歩留まりの観点からは、インターポーザに形成されることが望ましい場合が多い。しかし、以上に説明した半導体装置において、半導体チップにおいて回路が実装された面とは反対側の面に、冷媒の移動経路となる溝を形成する形態を採用してもよい。
【０１２１】
以上に説明したように、冷却管を使用せずに、銅、あるいはアルミ板、あるいはシリコンサブストレート基板に冷媒を通す溝を作成し、垂直方向の穴を通じて上下の層を繋ぎ、管路を構成する三次元積層集積回路が提供される。また、冷却管を使用せずに、銅、あるいはアルミ、あるいはシリコンサブストレート基板に冷媒を通す縦横の溝を作成し、溝を、基板の端まで伸ばして、解放することにより層方向の冷媒を流通させる管路を構成すること無く、液浸により半導体の周囲面から層ごとに冷媒が侵入、放出することにより半導体の内側を冷却する。
【０１２２】
縦横の溝はＴＳＶを構成する部分を避ける。インターポーザーの端まで設けた溝で各層ごとに冷媒を外部と流通させることにより、冷却システムの構成を簡略化した三次元積層集積回路が提供される。銅あるいは、アルミの層を溝を構成する物として挿入する場合には、垂直方向のＴＳＶを構成する部分の、銅あるいはアルミ板の穴の部分を、シリコンサブスレートで充満する事が必要になる。
【０１２３】
ＣＰＵ、ＧＰＧＰＵ、仮想通貨マイニングの中央演算装置の演算部分だけでなく、ＨＢＭも本方式の冷却方式の三次元半導体の上に搭載するか、あるいは層間にメモリ層が挿入される。メモリ層をサンドイッチした場合は、演算層とメモリ層の間だけＴＳＶを通して結合すればよくなるので、メモリバスの浮遊容量は最小化し、超高速演算を可能とする。
【０１２４】
特にマイニング等に使用する場合は、あたかも大規模アパートのように、冗長性の為のデータパスのＴＳＶを複数箇所設け、不良箇所を含んだプロセッサーアレイを複数枚重ねることにより、データパスも不良箇所があってもよく、プロセッサーエレメントも不良箇所を最初から含む５ｎｍなどの微細な半導体の三次元実装で、徐々に不良箇所が増えていく形で使用されてよい。
【０１２５】
図１９は、上述した溝の構成を概略的に示す。冷媒を通す溝は、サブストレート層に、エッチングや、エングレービングや、コンピューターＮＣで削ったり、プレスで縦横に溝を掘るなりして構成され、冷媒を通す溝は、Ｖ字型、Ｕ字型、又はコの字型である。
【０１２６】
図２０は、三次元冷却半導体の分解を防ぐための構成を概略的に示す。ＢＧＡをコンタクトするだけではなく、キャビテーション等の圧から三次元冷却半導体の分解を防ぐ物として、上下（ＰＣＢの裏と、半導体裏）にアルミ板等の金属板を用意して、４点以上をクリップで把持する。アルミ板とＰＣＢの間は、絶縁体等部材を挟む。
【０１２７】
図２１は、冷媒のキャビテーションを防ぐための構成を概略的に示す。液浸であるにもかかわらず、半導体のいずれかの一側面に、アダプタを取り付け、ポンプで陽圧で溶液を注入するとによって、キャビテーションを防ぐ。液浸でキャビテーションを起こさない温度で運用されてよい。
【０１２８】
図２２は、冷媒のキャビテーションを防ぐための構成を概略的に示す。溝が一方向のみの場合で、パッキンが付いており、液浸ではなく注入口と排出口を備えて密閉式のキャビテーションを防ぐ。図２３は、冷媒のキャビテーションを防ぐための構成を概略的に示す。液浸されている場合は、一方向、あるいは縦横であって、開放式で注入口のみあり、排出口は液中に開放されることにより、注入口より陽圧を加えることによってキャビテーションを防ぐ。
【０１２９】
図２４は、キャビテーションが発生する事を防いで運用するための構成を概略的に示す。音響センサーを設けて、音響センサーの出力を用いて、クロック周波数を制御してキャビテーションが発生する事を防いで運用する。キャビテーションを防ぐための冷媒注入による陽圧により、三次元冷却半導体の分解を防ぐ物として、上下（ＰＣＢの裏と、半導体裏）にアルミ板等の金属板を用意して、４点以上をクリップで把持する。アルミ板とＰＣＢの間は、絶縁体等の部材を挟む。冷媒が沸騰することによって発生するホイッスリングを音響センサーで検出して、ホイッスリングを起こさない範囲で周波数を制御して運用する。
【０１３０】
図２５は、ホイッスリングが共鳴しないようにするための構成を概略的に示す。図２６は、ホイッスリングが共鳴しないようにするための他の構成を概略的に示す。図２７は、ホイッスリングが共鳴しないようにするための他の構成を概略的に示す。ホイッスリングが共鳴しないように、溝の深さや長さを、共鳴を防ぐために変えても良い。この場合、溝の長さを変えるために半導体は台形状になっても良い。縦横の溝がある場合は、縦横のそれぞれの共振を防ぐために、台形は不整形になる。
【０１３１】
図２８は、三次元積層集積回路を液浸で冷却するための半導体パッケージを概略的に示す。半導体パッケージは、ＢＧＡ乃至はそれに準じるパッケージであって、半導体パッケージの表面にもＢＧＡをコンタクトする幾何学形状（丸、四角、三角、星型等）のパッドを設けて上下にスタック可能にした構成で、接点グリッドの隙間を利用して液浸で実装する。半導体の下部にＢＧＡのボールグリッド、上部表面にＢＧＡをコンタクトする幾何学形状（丸、四角、三角、星型等）のパッドを実装した、液浸を前提とした半導体パッケージングと冷却方法が提供される。この工夫を行った単層積層集積回路を上下にスタックして液浸を前提として三次元積層集積回路を構成する。半導体は上下にスタックしてズレないように保持して押さえつける。冷却液は金属接点のボールグリッドの隙間を流れる。データパスは、接点を含む縦方向の厚さ分だけとなるので高速な相互接続が可能となり、既存の半導体の製造方法を何も変更することなく、本発明のエッセンスを実現できる。パッドは、ばねによるコンタクトでもよい。
【０１３２】
図２８に示す半導体の形状は、液浸による冷却を目的とした中央演算装置、ＧＰＧＰＵ、半導体メモリ、ならびにＨＢＭの縦方向のバスの連結を目的としており、半導体の上にパッドがついているようなパッドの事例はあるが、それは親子で乗っかっているだけで、今回の発明はそういったものではなく、積極的にＢＧＡのボールグリッド等の隙間を利用して液浸することにより、冷却構造として親亀子亀構造になった積層されたＢＧＡパッケージの隙間を利用して液浸で冷却しようとするものであって、その縦方向のＢＧＡ等の端子と接点の接続は縦方向にデータバスを構成するところに特徴がある。したがって、データバスは半導体の外には出ているが、最小限の距離に済まされることにより、高周波なバス動作が可能となる。つまり、本発明の3次元半導体の冷却方法は、パッドによってスタックした半導体の縦方向の接続を縦方向のバスとすることでスタックされたメモリやプロセッサの動作を高速化する事を目的としている。
【０１３３】
請求項２６の実施の一例を、図２９並びに、図３０、図３１に示す。請求項２６に記載の三次元積層集積回路の冷媒による冷却方式と、それを用いた三次元積層集積回路は、請求項１３に記載の半導体であって、ＢＧＡパッケージを積層した半導体の角あるいは、辺縁部、あるいは双方に電極を設置し、そこに金属の棒状の電極を接触させることにより、インピーダンスが低く安定したＧＮＤ並びに、給電電位を給電する。金属の棒状の電極には、プラスとマイナスの二つの間にコンデンサを有する構造になっていてもよい。
【０１３４】
図３１は、請求項２６に記載の半導体であって、積層した半導体を押さえつけ、かつインピーダンス低く安定した電位を供給するために、それぞれの電極を互いに接続する機能を有した蓋を有していてもよい。蓋は半導体を押さえつけるために、ばね等がついていてもよい。また蓋は、プラスとマイナスそれぞれの電位を接続するために、それぞれの電位を互いに接続する経路を有してもよい。
【０１３５】
請求項２８の実施の一例を、図３６並びに図３７に示す。請求項２８に記載の三次元積層集積回路の冷媒による冷却方式と、それを用いた三次元積層集積回路は、請求項１０、請求項１１、請求項１２に記載の半導体であって、１層目には溝のついていない通常のＦＣ−ＢＧＡサブストレートであって良い。１層目の半導体と１層目のＦＣ−ＢＧＡサブストレートは通常のＦＣパッドで接続する。１層目のＦＣ−ＢＧＡサブストレートと１層目の半導体の間は、１層目の半導体との間のＦＣパッドに水が入らないように、ＦＣパッドの周りをアンダーフィルなどで固める。
【０１３６】
図３８は、請求項１０、請求項１１、請求項１２に記載の半導体であって、そのインターポーザと半導体チップの積層部分は、ＦＣパッドに冷媒液が浸透しないように、ＦＣパッドをアンダーフィルなどで固める。
【０１３７】
また図３９、図４０、図４１、図４２、図４３、および図４５は、請求項３２に記載の半導体であって、
請求項１３に記載の半導体であって、上層のＢＧＡ端子と上下に接続するための請求項１３記載の上面にパッドがついたパッケージは、パッケージ自体が半導体を収納するくぼみを設けたＦＣ−ＢＧＡサブストレートとヒートスプレッダーの蓋で構成される。
通常のＦＣ−ＢＧＡサブストレートとの違いの部分は、くぼみを除いた上面に一層上のＢＧＡパッケージに接続するための幾何学形状のパッド電極（ランド）を持つところにある。くぼみの部分には半導体と接合するＦＣバンプがある。通常のＦＣ−ＢＧＡサブストレートに追加すべき部分は、中央に半導体を収納する穴が開いたサブストレートを追加してスルーホールで上に伸ばして上部パッケージのＢＧＡバンプを接続するためのパッド（ランド）を表面に設けたものである。
半導体表面の場所の上面にＢＧＡパッドを設置しないのは、半導体部分のサブストレートのくぼみの上にヒートスプレッダーを設置し、コンパウンドを塗布して蓋をするためである。
窪みの部分は、サブストレートの製造工程で中央に半導体を収納する穴が空いたサブストレートを接合して、パッケージ下部を構成するサブストレートと、上部のパッド（ランド）部分までスルーホールで連結した状態としたもので構成してもよい。一層目と二層目以降のＢＧＡバンプとパッド（ランド）の間隔が同じ間隔の場合は、全層ＢＧＡバンプとランドが垂直にスルーホールで結合して、今回構成する三次元半導体の内部バスを構成しても良い。
あるいは、半導体チップと上蓋のＦＣ−ＢＧＡサブストレートを直接、ＦＣボールで接合して、サブストレート部と、半導体チップはＦＣボールで縦に接合しても良い。
【０１３８】
また図３９および、図４１は、請求項１３に記載の半導体であって、半導体自体は全層同じものであっても良い。１層目のＦＣ−ＢＧＡサブストレートには上の層に接続するパッドを上にもち上蓋のサブストレートは貫通してパッドを持つ。ＦＣ−ＢＧＡサブストレートは辺縁部のＢＧＡはサブストレート内で縦に貫通して上蓋に接続するパッドを設ける。上蓋は電気的に貫通するパッドを持つ。２層目以降は、サブストレートの側面に請求項２６記載の電源のパッドを設けても良い。
【０１３９】
また図３９、図４０、図４１、図４２、図４３、および図４５は、請求項３３記載の半導体の実施の一例であって、請求項３２に記載の半導体であって、半導体自体は全層同じものであっても良い。１層目のＦＣ−ＢＧＡサブストレートには上の層に接続するパッドを上にもち上蓋のサブストレートは貫通してパッドを持つ。２層目以降のＦＣ−ＢＧＡサブストレートは辺縁部のＢＧＡはサブストレート内で縦に貫通して上蓋に接続するパッドを設ける。
ＰＣＢにはんだ付けする１層目以外の２層目以降は、小さなバンプのＢＧＡで構成しても良い。
１層目の上面のＢＧＡパッド並びに２層目以降のＢＧＡバンプ並びにパッドは層間結合のためのものであり、１層目よりも小さなバンプならびにバンプ間隔を採用してもよい。１層目の上面のＢＧＡパッド並びに２層目以降のＢＧＡバンプ並びにパッドは外部バス接続を含んでいても、含んでいなくても良い。
最下層のチップのみが外部バスとの相互接続を担っても良い。小さなバンプのＢＧＡ接続が外部バス接続を含まない場合は、信号伝搬距離が極めて短くなるため、高速なクロック動作が可能となる。また信号は非終端接続なので、ＰＣＩバス同様反射を考慮した動作形態となる。小さなバンプのＢＧＡで構成されるため、積層のアライメントの精度を上げるため、上部ＦＣ−ＢＧＡサブストレートおよび、下部ＦＣ−ＢＧＡサブストレート層に穴をあけて、ガイドピンなどを通して積層しても良い。
請求項２６、請求項２７記載の、電源供給方法でガイドピンの穴にメッキで電極を設け、ガイドピンを電源供給の為のバーとして兼用しても良い。
請求項３３に記載したように、請求項３２に記載の半導体は、ＰＣＢにはんだ付けする１層目以外の２層目以降は、小さなバンプのＢＧＡで構成しても良い。１層目のサブストレートの上側と２層目以降は、ＦＣパッドが内部バス用の信号のみ通してもよい。最下層のチップが外部バスとの相互接続を担っても良い。小さなバンプのＢＧＡで構成されるため、積層のアライメントの精度を上げるため、上部ＦＣ−ＢＧＡサブストレートおよび、下部ＦＣ−ＢＧＡサブストレート層に穴をあけて、ガイドピンなどを通して積層しても良い。
ガイドピンの穴にメッキで電極を設け、ガイドピンを電源供給の為のバーとして兼用しても良い。図４０に記載のように、請求項２７記載の、抑え蓋によるインピーダンスを下げる電源供給方法でガイドピンを電極として用いる場合もあっても良い。
【０１４０】
（ここに３１を３２とならべて言及するのはノイズ）
また、図３９および、図４１は、請求項３１、請求項３２に記載の半導体であって、上蓋のＦＣ−ＢＧＡサブストレートには穴をあけて、冷却のためにヒートスプレッダーを装着して、半導体とヒートスプレッダーの間にコンパウンドを塗布しても良い。
【０１４１】
また、図３９並びに図４０、図４１は、請求項３１、請求項３２、請求項３４記載の半導体であって、請求項３３記載の小さなバンプのＢＧＡバンプを用いることなく、２層目以降は、１層目と同じパッケージであって、パッケージについたＢＧＡにおいて、ヒートスプレッダーの部分のＢＧＡバンプを外すことにより、外部接続バス用のＢＧＡバンプは、内側に配置し外側を内部相互接続用のＢＧＡバンプとすることにより、２層目以降は、外部接続用の一部のＢＧＡバンプを外すだけで、全層同じ半導体並びパッケージとしても良い。
【０１４２】
図４０は、請求項２７に記載の半導体の実装の一例である。請求項２６に記載の半導体であって、積層した半導体を押さえつけ、かつインピーダンス低く安定した電位を供給するために、それぞれの電極を互いに接続する機能を有した蓋を有していてもよい。蓋は半導体を押さえつけるために、ばね等がついていてもよい。また蓋は、プラスとマイナスそれぞれの電位を接続するために、それぞれの電位を互いに接続する経路を有してもよい。
【０１４３】
図４１は、請求項３２に記載の半導体の実装の一例である。上蓋のサブストレートと、下蓋のサブストレートが縦に接続されている構造を示しているが、１層目の接続は省略している。またそれぞれの接続は、半導体チップへ接続に関しても省略をしている。
請求項１３に記載の半導体であって、上層のＢＧＡ端子と上下に接続するための請求項１３記載の上面にパッドがついたパッケージは、パッケージ自体が半導体を収納するくぼみを設けたＦＣ−ＢＧＡサブストレートとヒートスプレッダーの蓋で構成される。
通常のＦＣ−ＢＧＡサブストレートとの違いの部分は、くぼみを除いた上面に一層上のＢＧＡパッケージに接続するための幾何学形状のパッド電極（ランド）を持つところにある。くぼみの部分には半導体と接合するＦＣバンプがある。通常のＦＣ−ＢＧＡサブストレートに追加すべき部分は、中央に半導体を収納する穴が開いたサブストレートを追加してスルーホールで上に伸ばして上部パッケージのＢＧＡバンプを接続するためのパッド（ランド）を表面に設けたものである。
半導体表面の場所の上面にＢＧＡパッドを設置しないのは、半導体部分のサブストレートのくぼみの上にヒートスプレッダーを設置し、コンパウンドを塗布して蓋をするためである。
窪みの部分は、サブストレートの製造工程で中央に半導体を収納する穴が空いたサブストレートを接合して、パッケージ下部を構成するサブストレートと、上部のパッド（ランド）部分までスルーホールで連結した状態としたもので構成してもよい。一層目と二層目以降のＢＧＡバンプとパッド（ランド）の間隔が同じ間隔の場合は、全層ＢＧＡバンプとランドが垂直にスルーホールで結合して、今回構成する三次元半導体の内部バスを構成しても良い。
【０１４４】
図４２は、請求項３２に記載の半導体の実装の一例である。ＢＧＡのパッケージ１層の構造を裏からみた図を示しているが、１層目のパッケージに関しては、すべてのＢＧＡバンプ電極が実装されているが、２層目以降のヒートスプレッダーがある真ん中部分に関しては、半導体パッケージの２層目以降では、その部分にＢＧＡバンプ電極を実装しないことによって、ヒートスプレッダーへの接触することを避けることができる。
半導体表面の場所の上面にＢＧＡパッドを設置しないのは、半導体部分のサブストレートのくぼみの上にヒートスプレッダーを設置し、コンパウンドを塗布して蓋をするためである。
窪みの部分は、サブストレートの製造工程で中央に半導体を収納する穴が空いたサブストレートを接合して、パッケージ下部を構成するサブストレートと、上部のパッド（ランド）部分までスルーホールで連結した状態としたもので構成してもよい。一層目と二層目以降のＢＧＡバンプとパッド（ランド）の間隔が同じ間隔の場合は、全層ＢＧＡバンプとランドが垂直にスルーホールで結合して、今回構成する三次元半導体の内部バスを構成しても良い。
【０１４５】
図４３は、請求項３２に記載の半導体の実装の一例である。ＢＧＡ積層半導体の２層目を裏から見た構造を示す。
請求項１３に記載の半導体であって、上層のＢＧＡ端子と上下に接続するための請求項１３記載の上面にパッドがついたパッケージは、パッケージ自体が半導体を収納するくぼみを設けたＦＣ−ＢＧＡサブストレートとヒートスプレッダーの蓋で構成される。
通常のＦＣ−ＢＧＡサブストレートとの違いの部分は、くぼみを除いた上面に一層上のＢＧＡパッケージに接続するための幾何学形状のパッド電極（ランド）を持つところにある。くぼみの部分には半導体と接合するＦＣバンプがある。通常のＦＣ−ＢＧＡサブストレートに追加すべき部分は、中央に半導体を収納する穴が開いたサブストレートを追加してスルーホールで上に伸ばして上部パッケージのＢＧＡバンプを接続するためのパッド（ランド）を表面に設けたものである。
半導体表面の場所の上面にＢＧＡパッドを設置しないのは、半導体部分のサブストレートのくぼみの上にヒートスプレッダーを設置し、コンパウンドを塗布して蓋をするためである。
窪みの部分は、サブストレートの製造工程で中央に半導体を収納する穴が空いたサブストレートを接合して、パッケージ下部を構成するサブストレートと、上部のパッド（ランド）部分までスルーホールで連結した状態としたもので構成してもよい。一層目と二層目以降のＢＧＡバンプとパッド（ランド）の間隔が同じ間隔の場合は、全層ＢＧＡバンプとランドが垂直にスルーホールで結合して、今回構成する三次元半導体の内部バスを構成しても良い。
【０１４６】
図４４は、請求項３０に記載の半導体の実装の一例である。
請求項１０、請求項１１、請求項１２に記載の半導体の場合、必ずしも冷媒を通す溝と、ＴＳＶのあるＦＣパッドのエリアは互いに交互に存在する必要はなく、縦のＴＳＶゾーンが多すぎると半導体を構成するエリアがなくなってしまうので、ＴＳＶのあるＦＣパッドのエリアは限定的な数であっても良い。溝と溝を隣接しても良い。
【０１４７】
図４５は、請求項３４に記載の半導体の実装の一例である。請求項３２、請求項３３記載の半導体であって、請求項３３記載の小さなバンプのＢＧＡバンプを用いることなく、全層同じ大きさのＢＧＡバンプを採用することにより、２層目以降も、１層目と全く同じ半導体チップを収容する窪みのついたＦＣ―ＢＧＡサブストレートでパッケージを構成し、コンパウンドとともにヒートスプレッダーでパッケージを閉じる。パッケージで蓋をする、ヒートスプレッダーの部分のＢＧＡバンプを外すことにより、外部接続バス用のＢＧＡバンプを、チップに阻まれて縦に貫通できないチップの下部の内側に配置し外側にチップ間相互接続用のＢＧＡバンプを配置することにより、２層目以降を、外部接続用の一部のＢＧＡバンプを外すだけで、一部ＢＧＡバンプが無い事以外、全層同じ半導体、並びに全層同じサブストレートをベースとしたパッケージで構成しても良い。
【０１４８】
図４６は、請求項３５に記載の半導体の実装の一例である。請求項１０、請求項１１、請求項１２、請求項２８、請求項２９、ならびに請求項３０に記載の半導体の場合、必ずしも冷媒を通す溝をインターポーザ上に掘るわけではなく、半導体の裏面に掘ってもよい。その場合、インターポーザはＴＳＶを通す役割と、コンパウンドが乗った半導体表面を保護する役割となる。積層する半導体・インターポーザ間はアンダーフィル、Ａｄｈｅｓｉｖｅ（のり）あるいはＡｄｈｅｓｉｖｅフィルム等で防水固着してもよい。そうすることにより、インターポーザに溝を掘らない分だけ半導体は薄くなりインターポーザの熱抵抗は低減する。
【０１４９】
以上に説明した半導体装置によれば、積層された複数の半導体チップを効率的に冷却することができる。そのため、半導体チップを多数積層することができる。これにより、半導体チップを接続するバスの物理的距離を短くすることができるので、半導体装置の処理能力を高めつつ、消費電力が増加したり温度が著しく上昇したりすることを抑制できる。
【０１５０】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
【０１５１】
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階などの各処理の実行順序は、特段「より前に」、「先立って」などと明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」などを用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【０１５２】
１０  半導体装置
２０  ビア
２２  ビア群
３０  マイクロバンプ
５０  ロジックブロック
６０  メモリブロック
１００  インターポーザ
１０１、１０２  面
１０３  一端
１０４、１０７  溝
１０９  他端
１１０  インターポーザ
１１１、１１２  面
１１３  一端
１１４  溝
１１５  第１溝部、１１６  第２溝部
１１７  溝
１１８、１１９  貫通穴
１２０  インターポーザ
１２１、１２２  面
１２３  一端
１２４  溝
１２５  第１溝部、１２６  第２溝部
１２７  溝
１２８、１２９  貫通穴
１３０、１３１、１３２  冷媒通路
１５０、１６０、１７０  インターポーザ
１９０  冷却装置
２００、２１０、２２０  半導体チップ
２４０  基板
２４１、２４２  主面
２５０、２６０、２７０  メモリチップ
３００  環囲溝
３０１、３０２、３０３  溝
３３０  領域
４００、４１０、４２０  インターポーザ
４２３  一端
４０４、４１４、４２４  溝
４２９  他端
５００、５４０、５５０  ヒートパイプ
６００  半導体装置
１１００、１１１０、１１２０  インターポーザ
１３００  溝
１５００  ヒートパイプ
１５１０、１５２０  直線部分
１５３０  湾曲部分
１６１０、１６２０、１６３０、１６４０、１６５０、１６６０  半導体チップ
１６０１  ビア群
１６１１  上面
１６１２  下面
１７００  半導体装置
１７０２  基板
１７１１  上面
１７１３、１７１４  側面
１７２２  下面
１７１０、１７２０、１７３０、１７４０、１７５０、１７６０  インターポーザ
１７９１、１７９２  溝
１７９３、１７９４  開口
１８００  コンピュータユニット
１８１０  コンピュータ
１８１２  主基板
１８２０  マウント
１８４０  コンピュータシステム
１８５０  冷却システム
１８６０  液浸槽
１８７０  冷媒
１８９０  矢印
２９００  蓋
２９１０  電極兼、把持材
３０２０  把持材
３０３０  電極
３２００  プラス電極
３２１０  マイナス電極
３２２０  電極把持材
３２４０  コンデンサ
３５００  バネ
３６００  蓋、溝も電極も無いインターポーザ
３６１０  溝がついたインターポーザ
３６２０  １層目のＦＣ―ＢＧＡ変換サブストレート
３６３０  １層目の半導体チップ
３７７０  ＢＧＡバンプ
３８００  アンダーフィル
３８１０  ＦＣパッド
３８２０  インターポーザ
３９００  ＦＣ−ＢＧＡ変換サブストレート、半導体の穴が開いた上部部分
３９１０  ＦＣ−ＢＧＡ変換サブストレート、下部部分
３９３０  半導体チップ
３９４０  ＢＧＡバンプ
３９５０  アライメント用の金属棒あるいは給電機能を兼ねる金属棒を通すための穴
３９６０  ヒートスプレッダー、ヒートスプレッダーの下は四角く穴が空いている
４０００  蓋
４０１０  金属板ばね入りの穴
４０２０  電極
４０３０  バネ
４０４０  コンデンサ
４１００  １層目の半導体パッケージ
４１１０  ２層目の半導体パッケージ
４１２０  小さなＢＧＡバンプ
４１３０  アライメント用の金属棒
４１４０  ヒートスプレッダー
４１５０  コンパウンド
４２００  １層目ＦＣ−ＢＧＡ変換サブストレート
４２１０  ＢＧＡバンプ
４２２０  ヒートスプレッダーの場所
４２３０  アライメント用の金属棒を通す穴
４３００  ヒートスプレッダーを避け、ＢＧＡが存在しないエリア
４４００  溝
４４１０  ＦＣボール
４４２０  アンダーフィル
４４３０  インターポーザ
４６１０  ＴＳＶを連結できる溝のないインターポーザ
４６２０  ＴＳＶを避けて冷媒を通す溝が裏面に掘られた半導体
【図１】
2019146724.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
2019146724.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
2019146724.tif 000032
【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【手続補正書】
【提出日】令和1年10月7日(2019.10.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
三次元積層集積回路のそれぞれの集積回路間及び最下面の集積回路の下にそれぞれ複数のインターポーザを備え、複数の前記インターポーザのそれぞれに、冷媒の移動経路を設け、前記複数のインターポーザに設けられた複数の前記冷媒の移動経路が互いに接続されており、
前記複数のインターポーザは、
溝が設けられた第１のインターポーザと、
前記第１のインターポーザの前記溝が設けられた面と前記集積回路の下面との間に設けられ、前記第１のインターポーザに設けられた前記溝を塞ぐ第２のインターポーザと
を有し、
前記冷媒の移動経路は、前記第１のインターポーザのそれぞれに形成された前記溝と前記第２のインターポーザに挟まれた空間、並びに前記集積回路、前記第１のインターポーザならびに前記第２のインターポーザを貫通する穴で形成され、前記冷媒は、前記溝と前記第２のインターポーザで挟まれた空間、並びに複数の前記集積回路、前記第１のインターポーザならびに前記第２のインターポーザを貫通する穴とで形成される空間を通流する三次元積層集積回路。
【請求項２】
三次元積層集積回路のそれぞれの集積回路間及び最下面の集積回路の下にそれぞれ複数のインターポーザを備え、複数の前記インターポーザのそれぞれに、冷媒の移動経路を設け、前記複数のインターポーザに設けられた複数の前記冷媒の移動経路が互いに接続されており、
前記冷媒の移動経路は、前記複数のインターポーザのそれぞれに形成された溝と前記集積回路に挟まれた溝を走るヒートパイプで形成され、前記移動経路は、前記溝に配置された前記ヒートパイプが前記三次元積層集積回路の外側を通って次層の前記インターポーザの前記ヒートパイプの経路となり前記冷媒を流通する三次元積層集積回路。
【請求項３】
前記複数のインターポーザのうちの少なくとも１つのインターポーザに形成された溝は、当該インターポーザの縁まで形成された第１の溝及び第２の溝を含み、
前記ヒートパイプは、
前記第１の溝に配置された第１の部分と、
前記第２の溝に配置された第２の部分と、
前記インターポーザの外部において湾曲し、前記第１の部分と前記第２の部分とを接続する第３の部分とを有する請求項２に記載の三次元積層集積回路。
【請求項４】
前記複数のインターポーザで、隣接するインターポーザに刻まれた溝は、隣接するインターポーザ間で互いに実質的に直交する、請求項１から３の何れか一項に記載の三次元積層集積回路。
【請求項５】
三次元積層集積回路のそれぞれの集積回路間及び最下面の集積回路の下にそれぞれ複数のインターポーザを備え、複数の前記インターポーザのそれぞれに、冷媒の移動経路を設け、前記複数のインターポーザに設けられた複数の前記冷媒の移動経路が互いに接続されており、
前記複数のインターポーザで、隣接するインターポーザに設けられた前記冷媒の移動経路は、隣接するインターポーザ間で互いに実質的に直交し、
前記複数のインターポーザのうち積層方向に隣接する２つのインターポーザの間に設けられた前記集積回路には、前記隣接するインターポーザに形成された前記冷媒の移動経路を接続する縦穴が積層方向に形成されており、
前記複数のインターポーザのうち最上層のインターポーザと最下層のインターポーザとの間に設けられたインターポーザ及び集積回路には、前記最上層のインターポーザから前記最下層のインターポーザまで貫通する貫通穴が積層方向に形成されており、
前記複数のインターポーザに設けられた複数の前記冷媒の移動経路、前記縦穴、及び前記貫通穴により、前記冷媒が通流する１本の通路が形成されている
三次元積層集積回路。
【請求項６】
複数の前記集積回路は貫通ビアを介して接続された、請求項１から５のいずれか一項に記載の三次元積層集積回路。
【請求項７】
複数の前記集積回路と溝を形成したインターポーザ層がダイボンディング剤、ボンディングテープを含む接着剤で接着、または圧着されている
請求項１から５の何れか一項に記載の三次元積層集積回路。
【請求項８】
前記三次元積層集積回路は、基板と、前記基板に設けられたＨＢＭ（高帯域メモリ）と、前記基板に設けられた複数の演算装置並びに複数の汎用ＧＰＵ、並びに複数の汎用ＤＳＰ装置の三次元アレイとを含み、前記複数の演算装置、前記複数の汎用ＧＰＵ、及び前記複数の汎用ＤＳＰ装置と前記ＨＢＭとの間に前記基板が配置される、又は、前記複数の演算装置、前記複数の汎用ＧＰＵ、及び前記複数の汎用ＤＳＰ装置と前記基板との間に前記ＨＢＭが配置される
請求項１から６の何れか一項に記載の三次元積層集積回路。
【請求項９】
請求項１に記載の三次元積層集積回路であって、半導体冷媒を通す溝は銅、アルミ板、シリコン基板のインターポーザ、あるいは半導体の裏面に掘ることにより形成され、前記溝は、積層方向に形成された前記穴を通じて積層方向に繋げられる、管路を構成する三次元積層集積回路。
【請求項１０】
三次元積層集積回路のそれぞれの集積回路間及び最下面の集積回路の下にそれぞれ複数のインターポーザを備え、複数の前記インターポーザのそれぞれに、冷媒の移動経路を設け、前記複数のインターポーザに設けられた複数の前記冷媒の移動経路が互いに接続されており、
前記複数のインターポーザは、銅、アルミ又はシリコン基板により形成され、前記複数のインターポーザには、前記冷媒を通す縦横の溝が形成されており、前記溝は、前記三次元積層集積回路の周囲面における前記基板の端まで伸びて前記複数のインターポーザの外部に解放され、液浸により前記三次元積層集積回路の周囲面から前記複数のインターポーザの層ごとに冷媒が侵入、放出することにより前記三次元積層集積回路の内側が冷却され、前記縦横の溝は貫通ビアを構成する部分を避けて形成されている三次元積層集積回路。
【請求項１１】
請求項９又は１０に記載の三次元積層集積回路であって、前記溝は、Ｖ字型、Ｕ字型、又はコの字型である三次元積層集積回路。
【請求項１２】
請求項１に記載の三次元積層集積回路であって、前記三次元積層集積回路は液浸され、前記冷媒の注入口を備え、前記冷媒の排出口は液中に開放され、前記注入口より陽圧を加えることによってキャビテーションを防ぐ三次元積層集積回路。
【請求項１３】
三次元積層集積回路であって、ＢＧＡパッケージで実装された複数の集積回路を備え、前記集積回路のそれぞれは、下部にＢＧＡ端子が設けられ、上部表面に他の集積回路の前記ＢＧＡ端子を連結する幾何学形状のパッドが設けられており、前記集積回路は縦方向にスタックされており、前記三次元積層集積回路は、スタックされた前記集積回路のそれぞれの前記ＢＧＡ端子の隙間を利用して液浸で冷却され、
前記集積回路は上下にスタックしてズレないように、保持機構により押さえつけられており、前記保持機構は、スタックした前記集積回路がずれないようにガイドを備え、冷却液は前記ＢＧＡ端子のボールグリッドの隙間を流れる三次元積層集積回路。
【請求項１４】
請求項１３に記載の三次元積層集積回路であって、前記パッドは、ばねによるコンタクトである三次元積層集積回路。
【請求項１５】
請求項１３又は１４に記載の三次元積層集積回路であって、前記パッドによってスタックした前記集積回路の縦方向の接続が縦方向のバスとなる三次元積層集積回路。
【請求項１６】
請求項１から１５の何れか一項に記載の三次元積層集積回路であって、前記三次元積層集積回路の上に搭載されたＨＢＭを備える三次元積層集積回路。
【請求項１７】
請求項１から１５の何れか一項に記載の三次元積層集積回路であって、前記集積回路の間にメモリ層が設けられ、前記集積回路とメモリ層との間だけ貫通ビアで結合される三次元積層集積回路。
【請求項１８】
三次元積層集積回路のそれぞれの集積回路間及び最下面の集積回路の下にそれぞれ複数のインターポーザを備え、複数の前記インターポーザのそれぞれに、冷媒の移動経路を設け、前記複数のインターポーザに設けられた複数の前記冷媒の移動経路が互いに接続されており、
前記三次元積層集積回路における前記集積回路の積層方向の上下に、前記集積回路が備えるＢＧＡをコンタクトするだけではなく、キャビテーションの圧による前記三次元積層集積回路の分解を防ぐためのアルミ板を含む金属板及び前記金属板の４点以上を把持するクリップを備え、前記金属板と前記三次元積層集積回路が搭載されるＰＣＢとの間に挟まれる絶縁体を備える三次元積層集積回路。
【請求項１９】
請求項１から１８の何れか一項に記載の三次元積層集積回路であって、冗長性の為のデータパスの貫通ビアが複数箇所設けられている三次元積層集積回路。
【請求項２０】
請求項１から１９の何れか一項に記載の三次元積層集積回路であって、前記三次元積層集積回路は液浸で冷却され、キャビテーションを起こさない温度で運用される三次元積層集積回路。
【請求項２１】
三次元積層集積回路のそれぞれの集積回路間及び最下面の集積回路の下にそれぞれ複数のインターポーザを備え、複数の前記インターポーザのそれぞれに、冷媒の移動経路を設け、前記複数のインターポーザに設けられた複数の前記冷媒の移動経路が互いに接続されており、
前記三次元積層集積回路は液浸で冷却され、前記三次元積層集積回路のいずれかの一側面に、前記冷媒を注入するためのアダプタが取り付けられており、キャビテーションを防ぐべく陽圧で前記冷媒を注入するポンプが設けられている三次元積層集積回路。
【請求項２２】
三次元積層集積回路のそれぞれの集積回路間及び最下面の集積回路の下にそれぞれ複数のインターポーザを備え、複数の前記インターポーザのそれぞれに、冷媒の移動経路を設け、前記複数のインターポーザに設けられた複数の前記冷媒の移動経路が互いに接続されており、
音響センサーと、前記音響センサーの出力を用いて、前記三次元積層集積回路のクロック周波数を制御してキャビテーションが発生する事を防ぐクロック周波数制御装置とを備える三次元積層集積回路。
【請求項２３】
三次元積層集積回路のそれぞれの集積回路間及び最下面の集積回路の下にそれぞれ複数のインターポーザを備え、複数の前記インターポーザのそれぞれに、冷媒の移動経路を設け、前記複数のインターポーザに設けられた複数の前記冷媒の移動経路が互いに接続されており、キャビテーションによる三次元積層集積回路の分解を防ぐべく、前記三次元積層集積回路における前記集積回路の積層方向の上下に設けられたアルミ板を含む金属板と、アライメント用の４本以上の金属棒と、前記金属板の４点以上を把持するクリップとを備え、前記金属板と前記三次元積層集積回路が搭載されるＰＣＢとの間に挟まれる絶縁体を備える三次元積層集積回路。
【請求項２４】
請求項２３に記載の三次元積層集積回路であって、前記冷媒が沸騰することによって発生するホイッスリングを検出する音響センサーと、ホイッスリングを起こさない範囲で前記三次元積層集積回路のクロック周波数を制御するクロック周波数制御装置とを備える三次元積層集積回路。
【請求項２５】
請求項２４に記載の三次元積層集積回路であって、ホイッスリングによる共鳴が生じないように、複数の前記移動経路の深さ及び長さの少なくとも一方が互いに異なる三次元積層集積回路。
【請求項２６】
請求項１３に記載の三次元積層集積回路であって、前記三次元積層集積回路の角及び辺縁部の少なくとも一方に設置された電極と、前記電極に接触してＧＮＤ及び給電電位を与える金属の棒状電極と、給電電位を与える前記棒状電極とＧＮＤ電位を与える前記棒状電極との間に設けられたコンデンサとを備える三次元積層集積回路。
【請求項２７】
請求項２６に記載の三次元積層集積回路であって、積層した前記集積回路を押さえつけ、それぞれの前記棒状電極を互いに接続する機能を有する蓋を備え、前記蓋は、給電電位とＧＮＤ電位とを互いに接続する経路を有する三次元積層集積回路。
【請求項２８】
請求項１０、請求項１１、及び請求項１２の何れか一項に記載の三次元積層集積回路であって、前記三次元積層集積回路の角及び辺縁部の少なくとも一方に設置された電極と、前記電極に接触してＧＮＤ及び給電電位を与える金属の棒状電極とを備える三次元積層集積回路。
【請求項２９】
請求項１３に記載の半導体であって、上層のＢＧＡ端子と上下に接続するための請求項１３記載の上面にパッドがついたパッケージは、パッケージ自体が半導体を収納するくぼみを設けたＦＣ−ＢＧＡサブストレートとヒートスプレッダーの蓋で構成する。
通常のＦＣ−ＢＧＡサブストレートと違って、くぼみを除いた上面に一層上のＢＧＡパッケージに接続するための幾何学形状のパッド電極（ランド）を持つ。くぼみの部分には半導体と接合するＦＣバンプを持つ。
通常のＦＣ−ＢＧＡサブストレートに中央に半導体を収納する穴が開いたサブストレートを追加してスルーホールで上に伸ばして上部パッケージのＢＧＡバンプを接続するためのパッド（ランド）を追加する。
窪みの部分としては、サブストレートの中央に半導体を収納する穴が空いたサブストレートを追加して、パッケージ下部を構成するサブストレートと、上部のパッド（ランド）部分までスルーホールで連結した状態としたもので構成する。一層目と二層目以降のＢＧＡバンプとパッド（ランド）の間隔が同じ間隔の場合は、全層ＢＧＡバンプとランドが垂直にスルーホールで結合して、今回構成する三次元半導体の内部バスを構成する。
【請求項３０】
請求項２９に記載の三次元積層集積回路であって、複数の前記ＢＧＡパッケージが備える複数の半導体チップは同じものであり、前記三次元積層集積回路が搭載されるＰＣＢに接続される１層目の前記ＦＣ−ＢＧＡサブストレートの前記第２のサブストレートは前記パッドまで貫通するスルーホールを持ち、２層目以降の前記ＦＣ−ＢＧＡサブストレートにおいて、前記第１のサブストレートが備える前記ＢＧＡ端子から前記第２のサブストレートが備える前記パッドまで前記ＦＣ−ＢＧＡサブストレート内で縦に貫通して接続され、前記２層目以降の前記ＦＣ−ＢＧＡサブストレートの前記ＢＧＡ端子は、前記１層目の前記ＦＣ−ＢＧＡサブストレートの前記ＢＧＡ端子より小さく、前記２層目以降の前記ＦＣ−ＢＧＡサブストレートの前記ＢＧＡ端子の間隔は、前記１層目の前記ＦＣ−ＢＧＡサブストレートの前記ＢＧＡ端子の間隔より短く、前記１層目の前記ＦＣ−ＢＧＡサブストレートの前記パッド並びに前記２層目以降の前記ＦＣ−ＢＧＡサブストレートの前記ＢＧＡ端子並びに前記パッドは外部バス接続を含んでおらず、前記１層目の前記ＦＣ−ＢＧＡサブストレートの前記半導体チップのみが外部バスとの相互接続を担う三次元積層集積回路。
【請求項３１】
請求項１３、請求項３１の半導体であって、全層同じ大きさのＢＧＡバンプを採用することにより、２層目以降も、１層目と全く同じ半導体チップを収容する窪みのついたＦＣ―ＢＧＡサブストレートでパッケージを構成する。
２層目以降は、パッケージの蓋をする、ヒートスプレッダーの部分のＢＧＡバンプを外すことにより、外部接続バス用のＢＧＡバンプを、チップに阻まれて縦に貫通できないチップの下部の内側に配置し外側にチップ間相互接続用のＢＧＡバンプを配置することにより、２層目以降を、外部接続用の一部のＢＧＡバンプを外すだけで、一部ＢＧＡバンプが無い事以外、全層同じ半導体、並びに全層同じサブストレートをベースとしたパッケージで構成する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及びコンピュータに関する。
本出願は、下記の国際出願に関連する。本出願は、米国においては下記の国際出願の一部継続出願とする。本出願は、下記の国際出願からの優先権を主張する出願であり、文献の参照による組み込みが認められる指定国については、下記の国際出願に記載された内容を参照により本出願に組み込本出願の一部とする。
１．国際出願ＰＣＴ／ＪＰ２０１８／００２３１０    出願日  ２０１８年  １月２５日
２．国際出願ＰＣＴ／ＪＰ２０１８／０３８３７９    出願日  ２０１８年１０月１５日
３．国際出願ＰＣＴ／ＪＰ２０１８／０４１１８４    出願日  ２０１８年１１月  ６日
【背景技術】
【０００２】
ＳｉＰ形態の半導体素子から熱を放出する技術が知られていた（例えば、特許文献１参照）。
［先行技術文献］
［特許文献］
［特許文献１］特開２００８−４７８９４号公報
【解決しようとする課題】
【０００３】
さらなる演算装置の演算能力の向上には、メモリー素子を垂直スタッキングするＨＢＭ（Ｈｉｇｈ  Ｂａｎｄｗｉｄｔｈ  Ｍｅｍｏｒｙ）だけでなく、ＣＰＵ、ＧＰＵなどの高発熱な複数の半導体チップも垂直スタッキングして、積層三次元演算回路を構成し、その時の発熱を効率的に逃す冷却技術がなければ、メモリー以外は積層三次元集積回路を構成することはできず、クラウドサーバー等に使用する、更に高性能な演算装置は実現できず、演算装置の性能向上は限界に来ていた。本発明で提案する冷却方式を用いて三次元集積回路を構成すれば、性能向上限界は容易に打破できる。
【一般的開示】
【０００４】
本発明の第１の態様によれば、半導体装置が提供される。半導体装置は、積層された複数の半導体チップを備えてよい。半導体装置は、複数の半導体チップのそれぞれの間、又は、複数の三次元実装する半導体チップのそれぞれの間にインターポーザを備えてよい。インターポーザのそれぞれには、冷媒の移動経路が設けられてよい。複数のインターポーザに設けられた複数の冷媒の移動経路は互いに接続されてよい。
【０００５】
複数のインターポーザは、溝が設けられた第１のインターポーザと、第１のインターポーザの溝が設けられた面と集積回路の下面との間に設けられ、第１のインターポーザに設けられた溝を塞ぐ第２のインターポーザとを有してよい。冷媒の移動経路は、第１のインターポーザのそれぞれに形成された溝と第２のインターポーザに挟まれた空間、並びに集積回路、第１のインターポーザならびに第２のインターポーザを貫通する穴で形成されてよい。冷媒は、溝と第２のインターポーザで挟まれた空間、並びに複数の集積回路、第１のインターポーザならびに第２のインターポーザを貫通する穴とで形成される空間を通流する。
【０００６】
冷媒移動経路は、溝に配置されたヒートパイプにより提供されてよい。
【０００７】
ヒートパイプは、半導体装置の外で層を斜めに跨って複数のインターポーザの間を接続してよい。
【０００８】
複数のインターポーザのうちの第１のインターポーザに形成された溝は、第１の方向に延伸する複数の第１溝部を含んでよい。複数のインターポーザのうちの第２のインターポーザに形成された溝は、第１の方向とは異なる第２の方向に延伸する複数の第１溝部を含んでよい。
【０００９】
第１の方向と第２の方向とは実質的に直交してよい。
【００１０】
複数の半導体チップは、複数の階層を走る溝の間に、貫通ビアを介して接続されてよい。複数の半導体チップの積層方向に見た場合に、貫通ビアは、溝に囲まれる位置に設けられてよい。また、貫通ビアは半導体の該当する位置に設けられ、冷媒の通る溝の設けられたインターポーザーの溝の間に構成されて、層間を結合して良い。
【００１１】
複数の半導体チップは貫通ビアを介して上下に層間接続されてよい。複数のインターポーザには、貫通ビアを囲う環囲溝が形成されてよい。複数の半導体チップのそれぞれは、環囲溝に配された接着剤により、それぞれ隣接するインターポーザと接合されてよい。
【００１２】
複数の半導体チップは、それぞれＣＰＵ、ＧＰＵ等の演算装置であってよい。複数のロジックチップ及び複数のインターポーザを含むロジックブロックは、基板の第１の主面側に実装されてよい。半導体装置は、基板の第１の主面とは反対側の第２の主面、又は、ロジックブロックと第１の主面との間に設けられた１以上の三次元メモリチップをさらに備えてよい。本構成を取ることにより、複数の層の演算装置を含む三次元集積回路と三次元メモリーチップとの間に最短の電気回路を構成することにより、発熱が抑えられ高速なクロックでメモリー、ＣＰＵ、並びにＧＰＵの間のデータ通信が実現できて良い。
【００１３】
冷却管を使用せずに、冷却管路を銅、あるいはアルミ板、あるいはシリコンサブストレート基板に冷媒を通す溝を作成し、垂直方向の穴を通じて上下の層を繋ぎ、管路を構成して冷却する。
【００１４】
さらに今回提唱する別な方式では、冷却管を使用せずに、冷却管路を銅、あるいはアルミ、あるいはシリコンサブストレート基板に冷媒を通す縦横の溝を作成し、溝を、基板の端まで伸ばして、解放することにより垂直方向の穴を通じて垂直方向の管路を構成すること無く、液浸により側面から冷媒が侵入することにより半導体の内側から冷却する。縦横の溝はＴＳＶを構成する部分を避ける。銅あるいは、アルミの層を挿入する場合には、溝以外の垂直方向のＴＳＶを構成する部分は、銅あるいはアルミ板の穴の部分にシリコンサブスレートが必要になる。
【００１５】
冷媒を通す溝は、サブストレート層に縦横に、エッチングや、ＣＮＣエングレービングや、レーザーエングレービング、或いはプレスで溝を掘るなりして構成する、また、冷媒を通す溝は、Ｖ字型、Ｕ字型、コの字型であってよい。
【００１６】
本発明の第２の態様によれば、従来と同じ個別のＢＧＡ或いはそれに準じる半導体パッケージで個別の半導体を実装し、その際、パッケージの上面にＢＧＡ端子を連結する幾何学形状のパッドを設けることにより、縦方向に個別の半導体パッケージを上下に何層もスタックすることを可能にする。スタックしたＢＧＡ端子等のボールグリッドの隙間を利用して液浸で冷却する。半導体の下部にＢＧＡのボールグリッド、上部表面にＢＧＡをコンタクトする幾何学形状のパッドを実装した、液浸を前提とした半導体パッケージングと冷却方法。本項記載の工夫を行った積層集積回路を上下にスタックして液浸を前提として三次元積層集積回路を構成する。
各半導体パッケージは上下にスタックしてズレないように、保持して押さえつける。保持機構には、スタックした半導体がずれないように、ガイドがあって良い。冷却液はＢＧＡ端子等のボールグリッドの隙間を流れる。また、冷却液は、インターポーザーの間を流れるわけではなく、各の半導体は上面に幾何学形状のパッドが追加される以外は、今まで通りの半導体パッケージで構成されるので、製造上の困難性は増大しない。データパスは、接点を含む縦方向の厚さ分だけとなるので高速な相互接続が可能となり、既存の半導体の製造方法を何も変更することなく、本発明のエッセンスを実現できる。
【００１７】
項目第１３で記載の３次元半導体は、給電を行う際にインピーダンスが高くなるため、
項目第２６では、辺縁部に給電電極を設け、インピーダンスを下げて大電流給電を可能にした。
【００１８】
項目第２７では、項目第２６に記載の給電電極に蓋を設け、さらにインピーダンスを下げた。プラスマイナスの電極間に積層セラミックコンデンサがついていてもよい。
【００１９】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
［課題を解決するための手段］
【００２０】
項目第１では、三次元積層集積回路のそれぞれの集積回路間及び最下面の集積回路の下にそれぞれ複数のインターポーザを備え、複数の前記インターポーザのそれぞれに、冷媒の移動経路を設け、前記複数のインターポーザに設けられた複数の前記冷媒の移動経路が互いに接続されている三次元積層集積回路を示す。
【００２１】
項目第２では、前記複数のインターポーザは、溝が設けられた第１のインターポーザと、前記第１のインターポーザの前記溝が設けられた面と前記集積回路の下面との間に設けられ、前記第１のインターポーザに設けられた前記溝を塞ぐ第２のインターポーザとを有し、  前記冷媒の移動経路は、前記第１のインターポーザのそれぞれに形成された前記溝と前記第２のインターポーザに挟まれた空間、並びに前記集積回路、前記第１のインターポーザならびに前記第２のインターポーザを貫通する穴で形成され、前記冷媒は、前記溝と前記第２のインターポーザで挟まれた空間、並びに複数の前記集積回路、前記第１のインターポーザならびに前記第２のインターポーザを貫通する穴とで形成される空間を通流する項目第１に記載の三次元積層集積回路を示す。
【００２２】
項目第３では、前記冷媒の移動経路は、前記複数のインターポーザのそれぞれに形成された溝と前記集積回路に挟まれた溝を走るヒートパイプで形成され、前記移動経路は、前記溝に配置された前記ヒートパイプが前記三次元積層集積回路の外側を通って次層の前記インターポーザの前記ヒートパイプの経路となり前記冷媒を流通する項目第１に記載の三次元積層集積回路を示す。
【００２３】
項目第４では、前記複数のインターポーザのうちの少なくとも１つのインターポーザに形成された溝は、当該インターポーザの縁まで形成された第１の溝及び第２の溝を含み、前記ヒートパイプは、
前記第１の溝に配置された第１の部分と、
前記第２の溝に配置された第２の部分と、
前記インターポーザの外部において湾曲し、前記第１の部分と前記第２の部分とを接続する第３の部分とを有する項目第３に記載の三次元積層集積回路を示す。
【００２４】
項目第５では、前記複数のインターポーザで、隣接するインターポーザに刻まれた溝は、隣接するインターポーザ間で互いに実質的に直交する、項目第２から４の何れか一項に記載の三次元積層集積回路を示す。
【００２５】
項目第６では、複数の前記集積回路は貫通ビアを介して接続された、項目第１から５のいずれか一項に記載の三次元積層集積回路を示す。
【００２６】
項目第７では、前期複数の集積回路層と溝を形成したインターポーザ層がダイボンディング剤、ボンディングテープを含む接着剤で接着、または圧着されている項目第１から６の何れか一項に記載の三次元積層集積回路を示す。
【００２７】
項目第８では、前記三次元積層集積回路は、基板と、前記基板に設けられたＨＢＭ（高帯域メモリ）と、前記基板に設けられた複数の演算装置並びに複数の汎用ＧＰＵ、並びに複数の汎用ＤＳＰ装置の三次元アレイとを含み、前記複数の演算装置、前記複数の汎用ＧＰＵ、及び前記複数の汎用ＤＳＰ装置と前記ＨＢＭとの間に前記基板が配置される、又は、前記複数の演算装置、前記複数の汎用ＧＰＵ、及び前記複数の汎用ＤＳＰ装置と前記基板との間に前記ＨＢＭが配置される項目第１から７の何れか一項に記載の三次元積層集積回路を示す。
【００２８】
項目第９では、
項目第１から８の何れか一項に記載の三次元積層集積回路であって、冷却管を使用せずに、銅、あるいはアルミ板、あるいはシリコンサブストレート基板に冷媒を通す溝を作成し、垂直方向の穴を通じて上下の層を繋ぎ、管路を構成する三次元積層集積回路を示す。
【００２９】
項目第１０では、項目第１に記載の三次元積層集積回路であって、冷却管を使用せずに、銅、あるいはアルミ、あるいはシリコンサブストレート基板に冷媒を通す縦横の溝を作成し、溝を、基板の端まで伸ばして、解放することにより層方向の冷媒を流通させる管路を構成すること無く、液浸により半導体の周囲面から層ごとに冷媒が侵入、放出することにより半導体の内側を冷却する。縦横の溝はＴＳＶを構成する部分を避ける。インターポーザーの端まで設けた溝で各層ごとに冷媒を外部と流通させることにより、冷却システムの構成を簡略化した三次元積層集積回路を示す。
銅あるいは、アルミの層を溝を構成する物として挿入する場合には、垂直方向のＴＳＶを構成する部分の、銅あるいはアルミ板の穴の部分を、シリコンサブスレートで充満する事が必要になる三次元積層集積回路を示す。
【００３０】
項目第１１では、項目第９又は１０に記載の三次元積層集積回路であって、冷媒を通す溝は、サブストレート層に、エッチング、エングレービング、コンピューターＮＣで削る、又はプレスで縦横に溝を掘ることにより構成され、冷媒を通す溝は、Ｖ字型、Ｕ字型、又はコの字型であることを示す。
【００３１】
項目第１２では、項目第１から１１の何れか一項に記載の溝が一方向のみの場合で、パッキンが付いており、液浸ではなく注入口と排出口を備えた密閉式のキャビテーションを防ぐ三次元半導体冷却装置と方法。液浸されている場合は、一方向、あるいは縦横であって、開放式で注入口のみあり、排出口は液中に開放されることにより、注入口より陽圧を加えることによってキャビテーションを防ぐ三次元積層集積回路を示す。
【００３２】
項目第１３では、従来と同じ個別のＢＧＡ或いはそれに準じる半導体パッケージで個別の半導体を実装し、その際、パッケージの上面にＢＧＡ端子を連結する幾何学形状のパッドを設けることにより、縦方向に個別の半導体パッケージを上下に何層もスタックすることを可能にする。スタックしたＢＧＡ端子等のボールグリッドの隙間を利用して液浸で冷却する。半導体の下部にＢＧＡのボールグリッド、上部表面にＢＧＡをコンタクトする幾何学形状のパッドを実装した、液浸を前提とした半導体パッケージングと冷却方法。本項記載の工夫を行った積層集積回路を上下にスタックして液浸を前提として三次元積層集積回路を構成する。
各半導体パッケージは上下にスタックしてズレないように、保持して押さえつける。保持機構には、スタックした半導体がずれないように、ガイドがあって良い。冷却液はＢＧＡ端子等のボールグリッドの隙間を流れる。また、冷却液は、インターポーザーの間を流れるわけではなく、各の半導体は上面に幾何学形状のパッドが追加される以外は、今まで通りの半導体パッケージで構成されるので、製造上の困難性は増大しない。データパスは、接点を含む縦方向の厚さ分だけとなるので高速な相互接続が可能となり、既存の半導体の製造方法を何も変更することなく、本発明のエッセンスを実現できる事を示す。
【００３３】
項目第１４では、項目第１３に記載の三次元積層集積回路であって、パッドは、ばねによるコンタクトであることを示す。
【００３４】
項目第１５では、項目第１３，１４記載の3次元半導体の冷却方法であって、パッドによってスタックした半導体の縦方向の接続を縦方向のバスとすることでスタックされたメモリやプロセッサの動作を高速化する方法を示す。
【００３５】
項目第１６では、項目第１から１５の何れか一項に記載の三次元積層集積回路であって、ＣＰＵ、ＧＰＧＰＵ、仮想通貨マイニングの中央演算装置の演算部分だけでなく、ＨＢＭも本方式の冷却方式の三次元半導体の上に搭載するか、あるいは層間にメモリ層を挿入する事を示す。
【００３６】
項目第１７では、
項目第１６に記載のメモリ層をサンドイッチした場合は、演算層とメモリ層の間だけＴＳＶを通して結合すればよくなるので、メモリバスの浮遊容量は最小化し、超高速演算を可能とする、演算装置を構成する装置と方法を示す。
【００３７】
項目第１８では、
項目第１から１７の何れか一項に記載の三次元積層集積回路であって、ＢＧＡをコンタクトするだけではなく、キャビテーションの圧から三次元冷却半導体の分解を防ぐ物として、上下（ＰＣＢの裏と、半導体裏）にアルミ板を含む金属板を用意して、４点以上をクリップで把持する。アルミ板とＰＣＢの間は、絶縁体を含む部材を挟む事を示す。
【００３８】
項目第１９では、項目第１から１８の何れか一項に記載の三次元積層集積回路であって、冗長性の為のデータパスのＴＳＶを複数箇所設け、不良箇所を含んだプロセッサーアレイを複数枚重ねることにより、データパスも不良箇所があってもよく、プロセッサーエレメントも不良箇所を最初から含む微細な半導体の三次元実装で、徐々に不良箇所が増えていく形で使用される事を示す。
【００３９】
項目第２０では、項目第１から１９の何れか一項に記載の三次元積層集積回路であって、液浸でキャビテーションを起こさない温度で運用する三次元積層集積回路を示す。
【００４０】
項目第２１では、項目第１から２０の何れか一項に記載の三次元積層集積回路であって、液浸であるにもかかわらず、半導体のいずれかの一側面に、アダプタを取り付け、ポンプで陽圧で溶液を注入することによって、キャビテーションを防ぐ三次元積層集積回路を示す。
【００４１】
項目第２２では、項目第１から２１の何れか一項に記載の三次元積層集積回路であって、音響センサーを設けて、音響センサーの出力を用いて、クロック周波数を制御してキャビテーションが発生する事を防いで運用する三次元積層集積回路を示す。
【００４２】
項目第２３では、
項目第２２に記載の三次元積層集積回路であって、キャビテーションを防ぐための三次元冷却半導体の分解を防ぐ物として、上下（ＰＣＢの裏と、半導体裏）にアルミ板を含む金属板を用意して、４点以上をクリップで把持する。アルミ板とＰＣＢの間は、絶縁体を含む部材を挟む三次元積層集積回路を示す。
【００４３】
項目第２４では、項目第２３に記載の三次元積層集積回路であって、冷媒が沸騰することによって発生するホイッスリングを音響センサーで検出して、ホイッスリングを起こさない範囲で周波数を制御して運用する三次元積層集積回路を示す。
【００４４】
項目第２５では、
項目第２４に記載の三次元積層集積回路であって、ホイッスリングが共鳴しないように、溝の深さや長さが、共鳴を防ぐために変えられている。この場合、溝の長さを変えるために半導体は台形状になる。縦横の溝がある場合は、縦横のそれぞれの共振を防ぐために、台形は不整形になる。
【００４５】
項目第２６では、項目第１３に記載の半導体であって、ＢＧＡパッケージを積層した半導体の角あるいは、辺縁部、あるいは双方に電極を設置し、そこに金属の棒状の電極を接触させることにより、インピーダンスが低く安定したＧＮＤ並びに、給電電位を給電する。金属の棒状の電極には、プラスとマイナスの二つの間にコンデンサを有する構造になっていてもよい。 
【００４６】
項目第２７では、
項目第２６に記載の半導体であって、積層した半導体を押さえつけ、かつインピーダンス低く安定した電位を供給するために、それぞれの電極を互いに接続する機能を有した蓋を有していてもよい。蓋は半導体を押さえつけるために、ばね等がついていてもよい。また蓋は、プラスとマイナスそれぞれの電位を接続するために、それぞれの電位を互いに接続する経路を有してもよい。
【００４７】
項目第２８では、項目第１０、項目第１１、項目第１２に記載の半導体は、１層目のサブストレートは溝のついていない通常のＦＣ−ＢＧＡサブストレートであって良い。１層目の半導体と１層目のインターポーザはＴＳＶで接続する。１層目のＦＣ−ＢＧＡサブストレートと１層目の半導体の間は、１層目の半導体との間のＦＣパッドに水が入らないように、ＦＣパッドの周りをアンダーフィルなどで固める。
【００４８】
項目第２９では、  項目第２８に記載の半導体であって、そのインターポーザと半導体チップの積層部分は、ＦＣパッドに冷媒液が浸透しないように、ＦＣパッドをアンダーフィルなどで固める事を示す。
【００４９】
項目第３０では、項目第２８、項目第２９に記載の半導体の場合、必ずしも冷媒を通す溝と、ＴＳＶのあるＦＣパッドのエリアは互いに交互に存在する必要はなく、縦のＴＳＶゾーンが多すぎると半導体を構成するエリアがなくなってしまうので、ＴＳＶのあるＦＣパッドのエリアは限定的な数であっても良い。溝と溝を隣接しても良い。
【００５０】
項目第３１では、項目第１０、項目第１１、項目第１２、項目第２８、項目第２９、ならびに項目第３０に記載の半導体においても、項目第２６、項目第２７同様に半導体の角あるいは、辺縁部、あるいは双方に電極を設置し、そこに金属の棒状の電極を接触させることにより、インピーダンスが低く安定したＧＮＤ並びに、給電電位を給電する。金属の棒状の電極には、プラスとマイナスの二つの間にコンデンサを有する構造になっていてもよい。積層した半導体を押さえつけ、かつインピーダンス低く安定した電位を供給するために、それぞれの電極を互いに接続する機能を有した蓋を有していてもよい。蓋は半導体を押さえつけるために、ばね等がついていてもよい。また蓋は、プラスとマイナスそれぞれの電位を接続するために、それぞれの電位を互いに接続する経路を有してもよい。
【００５１】
項目第３２では、項目第１３に記載の半導体であって、上層のＢＧＡ端子と上下に接続するための項目第１３記載の上面にパッドがついたパッケージは、パッケージ自体が半導体を収納するくぼみを設けたＦＣ−ＢＧＡサブストレートとヒートスプレッダーの蓋で構成される。
通常のＦＣ−ＢＧＡサブストレートとの違いの部分は、くぼみを除いた上面に一層上のＢＧＡパッケージに接続するための幾何学形状のパッド電極（ランド）を持つところにある。くぼみの部分には半導体と接合するＦＣバンプがある。通常のＦＣ−ＢＧＡサブストレートに追加すべき部分は、中央に半導体を収納する穴が開いたサブストレートを追加してスルーホールで上に伸ばして上部パッケージのＢＧＡバンプを接続するためのパッド（ランド）を表面に設けたものである。
半導体表面の場所の上面にＢＧＡパッドを設置しないのは、半導体部分のサブストレートのくぼみの上にヒートスプレッダーを設置し、コンパウンドを塗布して蓋をするためである。
窪みの部分は、サブストレートの製造工程で中央に半導体を収納する穴が空いたサブストレートを接合して、パッケージ下部を構成するサブストレートと、上部のパッド（ランド）部分までスルーホールで連結した状態としたもので構成してもよい。一層目と二層目以降のＢＧＡバンプとパッド（ランド）の間隔が同じ間隔の場合は、全層ＢＧＡバンプとランドが垂直にスルーホールで結合して、今回構成する三次元半導体の内部バスを構成しても良い。
あるいは、半導体チップと上蓋のＦＣ−ＢＧＡサブストレートを直接、ＦＣボールで接合して、サブストレート部と、半導体チップはＦＣボールで縦に接合しても良い。
【００５２】
項目第３３では、  項目第３２に記載の半導体であって、半導体自体は全層同じものであっても良い。１層目のＦＣ−ＢＧＡサブストレートには上の層に接続するパッドを上にもち上蓋のサブストレートは貫通してパッドを持つ。２層目以降のＦＣ−ＢＧＡサブストレートは辺縁部のＢＧＡはサブストレート内で縦に貫通して上蓋に接続するパッドを設ける。
ＰＣＢにはんだ付けする１層目以外の２層目以降は、小さなバンプのＢＧＡで構成しても良い。
１層目の上面のＢＧＡパッド並びに２層目以降のＢＧＡバンプ並びにパッドは層間結合のためのものであり、１層目よりも小さなバンプならびにバンプ間隔を採用してもよい。１層目の上面のＢＧＡパッド並びに２層目以降のＢＧＡバンプ並びにパッドは外部バス接続を含んでいても、含んでいなくても良い。
最下層のチップのみが外部バスとの相互接続を担っても良い。小さなバンプのＢＧＡ接続が外部バス接続を含まない場合は、信号伝搬距離が極めて短くなるため、高速なクロック動作が可能となる。また信号は非終端接続なので、ＰＣＩバス同様反射を考慮した動作形態となる。小さなバンプのＢＧＡで構成されるため、積層のアライメントの精度を上げるため、上部ＦＣ−ＢＧＡサブストレートおよび、下部ＦＣ−ＢＧＡサブストレート層に穴をあけて、ガイドピンなどを通して積層しても良い。
項目第２６、項目第２７記載の、電源供給方法でガイドピンの穴にメッキで電極を設け、ガイドピンを電源供給の為のバーとして兼用しても良い。
【００５３】
項目第３４では、項目第３２、項目第３３記載の半導体であって、項目第３３記載の小さなバンプのＢＧＡバンプを用いることなく、全層同じ大きさのＢＧＡバンプを採用することにより、２層目以降も、１層目と全く同じ半導体チップを収容する窪みのついたＦＣ―ＢＧＡサブストレートでパッケージを構成し、コンパウンドとともにヒートスプレッダーでパッケージを閉じる。パッケージの蓋をする、ヒートスプレッダーの部分のＢＧＡバンプを外すことにより、外部接続バス用のＢＧＡバンプを、チップに阻まれて縦に貫通できないチップの下部の内側に配置し外側にチップ間相互接続用のＢＧＡバンプを配置することにより、２層目以降を、外部接続用の一部のＢＧＡバンプを外すだけで、一部ＢＧＡバンプが無い事以外、全層同じ半導体、並びに全層同じサブストレートをベースとしたパッケージで構成しても良い。
【００５４】
項目第３５では、項目第１０、項目第１１、項目第１２、項目第２８、項目第２９、ならびに項目第３０に記載の半導体の場合、必ずしも冷媒を通す溝をインターポーザ上に掘るわけではなく、半導体の裏面に掘ってもよい。その場合、インターポーザはＴＳＶを通す役割と、コンパウンドが乗った半導体表面を保護する役割となる。積層する半導体・インターポーザ間はアンダーフィル、Ａｄｈｅｓｉｖｅ（のり）あるいはＡｄｈｅｓｉｖｅフィルム等で防水固着してもよい。そうすることにより、インターポーザに溝を掘らない分だけ半導体は薄くなりインターポーザの熱抵抗は低減する。
【図面の簡単な説明】
【００５５】
【図１】半導体装置１０の分解斜視図を概略的に示す。
【図２】基板２４０、ロジックブロック５０、及びメモリブロック６０の斜視図を概略的に示す。
【図３】インターポーザ１００、インターポーザ１１０、及びインターポーザ１２０を積層方向に重ねた状態を概略的に示す斜視図である。
【図４】半導体装置１０の断面を概略的に示す。
【図５】半導体チップの冷媒の通流経路を示す透視断面図である。
【図６】インターポーザ１００、インターポーザ１１０、及びインターポーザ１２０の概略的な斜視図を示す。
【図７】インターポーザ１２０を積層方向に見た場合の平面図を概略的に示す。
【図８】第２実施形態における半導体装置６００の断面図をヒートパイプ５００とともに模式的に示す。
【図９】半導体装置６００を形成するインターポーザ４２０の概略的な斜視図を示す。
【図１０】半導体装置６００のうち、インターポーザ４２０と、半導体チップ２２０と、インターポーザ４１０とを備える部分の概略的な斜視図を示す。
【図１１】ヒートパイプの配置構造を表す概略的な斜視図を示す。
【図１２】ヒートパイプの配置構造の変形例を表す斜視図を示す。
【図１３】半導体装置６００の変形例におけるインターポーザ１１００、インターポーザ１１１０、インターポーザ１１２０、及びヒートパイプ１５００を示す。
【図１４】変形例におけるインターポーザ１１００、インターポーザ１１１０、インターポーザ１１２０、ヒートパイプ１５００、及び半導体チップ２００の配置を示す正面図である。
【図１５】他の実施形態における半導体装置１７００の斜視図を概略的に示す。
【図１６】半導体装置１７００の分解斜視図を概略的に示す。
【図１７】半導体装置１７００を備えるコンピュータ１８１０の斜視図を概略的に示す。
【図１８】コンピュータユニット１８００及び冷却システム１８５０を備えるコンピュータシステム１８４０を概略的に示す。
【図１９】上述した溝の構成を概略的に示す。
【図２０】三次元冷却半導体の分解を防ぐための構成を概略的に示す。
【図２１】冷媒のキャビテーションを防ぐための構成を概略的に示す。
【図２２】冷媒のキャビテーションを防ぐための構成を概略的に示す。
【図２３】冷媒のキャビテーションを防ぐための構成を概略的に示す。
【図２４】キャビテーションが発生する事を防いで運用するための構成を概略的に示す。
【図２５】ホイッスリングが共鳴しないようにするための構成を概略的に示す。
【図２６】ホイッスリングが共鳴しないようにするための他の構成を概略的に示す。
【図２７】ホイッスリングが共鳴しないようにするための他の構成を概略的に示す。
【図２８】三次元積層集積回路を液浸で冷却するための半導体パッケージを概略的に示す。
【図２９】ＢＧＡパッケージを積層した半導体の角での給電の場合を示す。
【図３０】ＢＧＡパッケージを積層した半導体の側面での給電の場合を示す。
【図３１】ＢＧＡパッケージを積層した半導体の側面でのプラスとマイナスの給電の場合を示す。
【図３２】金属の棒状の電極の構造を示す。
【図３３】電極を互いに接続する機能を有した蓋の構造（表）を示す。
【図３４】蓋の構造（裏）を示す。
【図３５】蓋の構造（裏）にバネおよび、コンデンサがついた場合を示す。
【図３６】溝付き積層半導体の構造（上側）を示す。
【図３７】溝付き積層半導体の構造（下側）を示す。
【図３８】溝付き半導体のインターポーザ部分において、ＴＳＶの周りを接着剤などで覆っている様子を示す。
【図３９】ＢＧＡ積層半導体の１層の構造を示す。
【図４０】ＢＧＡ積層半導体の蓋に対する構造を示す。
【図４１】ＢＧＡ積層半導体を横から見た構造を示す。
【図４２】ＢＧＡ積層半導体の１層目を裏から見た構造を示す。
【図４３】ＢＧＡ積層半導体の２層目を裏から見た構造を示す。
【図４４】溝付き半導体の溝の幅が変化したインターポーザを示す。
【図４５】１層目も２層目以降も同じサイズのＢＧＡバンプを用いた積層半導体の場合を横から見た構造を示す。
【図４６】半導体側に溝を設けた溝付き積層半導体の実装の一例
【発明を実施するための形態】
【００５６】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００５７】
図１は、半導体装置１０が有する基板２４０、ロジックブロック５０、及びメモリブロック６０の分解斜視図を概略的に示す。図２は、基板２４０、ロジックブロック５０、及びメモリブロック６０の斜視図を概略的に示す。図１及び図２において、半導体装置１０を構成する一部の部材が透視して示されている。図３は、インターポーザ１００、インターポーザ１１０、及びインターポーザ１２０を積層方向に重ねた状態を概略的に示す斜視図である。図３において、インターポーザ１００、インターポーザ１１０、及びインターポーザ１２０は透視して示されている。図４は、半導体装置１０の断面を概略的に示す。図５は、半導体チップ２００、半導体チップ２１０及び半導体チップ２２０を冷却する冷媒の通流経路を示す透視断面図である。図６は、インターポーザ１００、インターポーザ１１０、及びインターポーザ１２０の概略的な斜視図を示す。半導体装置１０は、コンピュータに備えられる。半導体装置１０は、三次元積層集積回路である。
【００５８】
半導体装置１０は、基板２４０と、半導体チップ２００と、半導体チップ２１０と、半導体チップ２２０と、インターポーザ１００と、インターポーザ１１０と、インターポーザ１２０と、インターポーザ１５０と、インターポーザ１６０と、インターポーザ１７０と、メモリチップ２５０と、メモリチップ２６０と、メモリチップ２７０と、冷却装置１９０とを備える。なお、実施の形態の説明に用いる図面において、部材を分かり易く示すこと等を目的として、各部材は一律のスケールで描かれておらず、模式的に描かれている場合がある。図１から図３において、溝１０７、１１７、及び溝１２７は省略して描かれている。
【００５９】
半導体チップ２００と、半導体チップ２１０と、半導体チップ２２０と、インターポーザ１００と、インターポーザ１１０と、インターポーザ１２０と、インターポーザ１５０と、インターポーザ１６０と、インターポーザ１７０とは、ロジックブロック５０に含まれる。メメモリチップ２５０と、メモリチップ２６０と、メモリチップ２７０とは、メモリブロック６０に含まれる。メモリブロック６０は、ＨＢＭであってよい。冷却装置１９０は、ロジックブロック５０の上部に設けられる。
【００６０】
メモリチップ２５０、メモリチップ２６０、及びメモリチップ２７０は、コンピュータにおけるメインメモリとして機能する。半導体チップ２００、半導体チップ２１０、及び半導体チップ２２０は、それぞれ内部にキャッシュメモリを有してよい。
【００６１】
半導体チップ２００、半導体チップ２１０、半導体チップ２２０は、それぞれ集積回路を含むロジックチップである。一例として、半導体チップ２００、半導体チップ２１０、及び半導体チップ２２０は、それぞれＤＳＰ、ＧＰＵ、及びＣＰＵである。ＤＳＰは、汎用ＤＳＰであってよい。ＧＰＵは、汎用ＧＰＵであってよい。なお、半導体装置１０は、１つ以上のＣＰＵと、１つ以上のＤＳＰと、１つ以上のＧＰＵを備えてよい。半導体装置１０は、複数のＣＰＵと、複数のＤＳＰと、複数のＧＰＵとをそれぞれ備えてよい。
【００６２】
半導体チップ２００と、半導体チップ２１０と、半導体チップ２２０と、インターポーザ１００と、インターポーザ１１０と、インターポーザ１２０と、インターポーザ１５０と、インターポーザ１６０と、インターポーザ１７０とは、基板２４０の第１の主面２４１側に実装される。メモリチップ２５０と、メモリチップ２６０と、メモリチップ２７０は、基板２４０の第１の主面２４１とは反対側の第２の主面２４２に実装される。
【００６３】
半導体チップ２００、半導体チップ２１０、及び半導体チップ２２０は、積層されて基板２４０に実装される。半導体チップ２００は、最下面に配置された集積回路である。インターポーザ１００及びインターポーザ１５０は、基板２４０と半導体チップ２００との間に設けられる。インターポーザ１１０及びインターポーザ１６０は、半導体チップ２００と半導体チップ２１０との間に設けられる。インターポーザ１２０及びインターポーザ１７０は、半導体チップ２１０と半導体チップ２２０との間に設けられる。基板２４０の主面２４１側から順に、インターポーザ１００、インターポーザ１５０、半導体チップ２００、インターポーザ１１０、インターポーザ１６０、半導体チップ２１０、インターポーザ１２０、インターポーザ１７０、半導体チップ２２０の順で設けられる。半導体チップ２００、半導体チップ２１０、及び半導体チップ２２０のそれぞれの半導体層とインターポーザ１００、インターポーザ１１０、及びインターポーザ１２０を含むインターポーザ層とは、ダイボンディング剤、ボンディングテープを含む接着剤で接着、または圧着されている。
【００６４】
半導体チップ２００、半導体チップ２１０、半導体チップ２２０、及びメモリブロック６０は、ビア２０及びマイクロバンプ３０を介して接続されている。ビア２０は、貫通ビアである。ビア２０は、インターポーザ１００、インターポーザ１１０、インターポーザ１２０、半導体チップ２００、半導体チップ２１０、半導体チップ２２０、メモリチップ２５０、メモリチップ２６０、及びメモリチップ２７０のそれぞれに設けられる。ビア２０は、シリコン貫通ビア（ＴＳＶ）である。なお、図１においてビア２０は省略して示されている。
【００６５】
このように、半導体装置１０は、メモリブロック６０が設けられた基板２４０と、基板２４０の上方に設けられたＣＰＵ、汎用ＧＰＵ、汎用ＤＳＰ装置の三次元アレイを含む。ＣＰＵ、ＧＰＵ、及びＤＳＰとＨＢＭとの間に基板２４０が配置される。
【００６６】
インターポーザ１００には溝１０４が形成されている。インターポーザ１１０には溝１１４が形成されている。インターポーザ１２０には溝１２４が形成されている。溝１０４、溝１１４及び溝１２４は、冷却装置１９０からの冷媒が通流する。インターポーザ１５０及び半導体チップ２００には積層方向に縦穴が設けられており、それらの縦穴により冷媒通路１３１が形成されている。インターポーザ１６０、半導体チップ２１０、インターポーザ１２０のそれぞれには、積層方向に縦穴が設けられており、それらの縦穴により冷媒通路１３２が形成されている。インターポーザ１５０、半導体チップ２００、インターポーザ１１０、インターポーザ１６０、半導体チップ２１０、インターポーザ１２０、インターポーザ１７０、半導体チップ２２０のそれぞれには貫通穴が形成されており、それらの貫通穴により、溝１０４から冷却装置１９０に通じる冷媒通路１３０が形成されている。冷却装置１９０から冷媒は、溝１２４、冷媒通路１３２、溝１１４、冷媒通路１３１、溝１０４、及び冷媒通路１３０を通じて冷却装置１９０に戻される。
【００６７】
インターポーザ１００は、基板２４０と対向する面１０２と、面１０２とは反対側の面１０１とを有する。インターポーザ１００には、溝１０４及び溝３０１が形成されている。具体的には、インターポーザ１００において、半導体チップ２００に対向する面１０１に溝１０４及び溝３０１が形成されている。溝３０１は、溝１０４に沿って、溝１０４を囲うように設けられる。溝１０４及び溝３０１は、レーザ加工、エッチング、ＮＣ加工等を用いた微細加工により形成される。
【００６８】
インターポーザ１１０は、半導体チップ２００と対向する面１１２と、面１１２とは反対側の面１１１とを有する。インターポーザ１１０には、溝１１４及び溝３０２が設けられる。具体的には、インターポーザ１１０において、半導体チップ２１０に対向する面１１１に溝１１４及び溝３０２が形成されている。溝１１４及び溝３０２は、レーザ加工、エッチング、ＮＣ加工等を用いた微細加工により形成される。
【００６９】
インターポーザ１２０は、半導体チップ２１０と対向する面１２２と、面１２２とは反対側の面１２１とを有する。インターポーザ１２０には、溝１２４及び溝３０３が形成されている。具体的には、インターポーザ１２０において、半導体チップ２２０に対向する面１２１に溝１２４及び溝３０３が形成されている。溝１１４及び溝３０２は、レーザ加工、エッチング、ＮＣ加工等を用いた微細加工により形成される。
【００７０】
溝１０４、溝１１４、溝１２４、溝３０１、溝３０２、及び溝３０３の上部は、それぞれインターポーザ１５０、インターポーザ１６０、及びインターポーザ１７０によって塞がれる。インターポーザ１５０、インターポーザ１６０、及びインターポーザ１７０は、ビア２０が貫通する領域のみに開口を有してよい。
【００７１】
溝１０４、溝１１４、及び溝１２４には、冷媒が通流する。具体的には、冷媒は、溝１０４とインターポーザ１５０とで形成される空間を通流する。同様に、冷媒は、溝１１４とインターポーザ１６０とで形成される空間と、溝１２４とインターポーザ１７０とで形成される空間とを通流する。半導体チップ２００、半導体チップ２１０、及び半導体チップ２２０は、溝１０４、溝１１４、及び溝１２４を通流する冷媒により冷却される。冷媒は、液体であってよい。冷媒は、例えばアンモニア系の液体である。冷媒は、ペルフルオロカーボンであってよい。冷媒は、腐食性を実質的に有しないことが望ましい。
【００７２】
半導体チップ２２０には、積層方向に半導体チップ２２０を貫通する貫通穴が形成されており、冷却装置１９０からの冷媒は、当該貫通穴を通流して溝１２４の一端１２３に導かれる。
【００７３】
インターポーザ１２０の溝１２４の他端には、面１２２まで貫通する貫通穴１２９が形成されている。また、半導体チップ２１０には、積層方向に半導体チップ２１０を貫通する貫通穴が形成されており、インターポーザ１２０の溝１２４を通流した冷媒は、貫通穴１２９及び半導体チップ２１０の貫通穴を通流してインターポーザ１１０の溝１１４の一端１１３に導かれる。
【００７４】
インターポーザ１１０の溝１１４の他端には、面１１２まで貫通する貫通穴１１９が形成されている。半導体チップ２００には、積層方向に半導体チップ２００を貫通する貫通穴が形成されており、インターポーザ１１０の溝１１４を通流した冷媒は、貫通穴１１９及び半導体チップ２００の貫通穴を通流してインターポーザ１００の溝１０４の一端１０３に導かれる。
【００７５】
インターポーザ１００の溝１０４の一端１０３に導かれた冷媒は、溝１０４内を他端１０９へと通流する。インターポーザ１１０及びインターポーザ１２０には、インターポーザ１００の溝１０４の他端１０９に対応する位置に、それぞれ貫通穴１１８及び貫通穴１２８が形成されている。また、半導体チップ２００、半導体チップ２１０、及び半導体チップ２２０にも、溝１０４の他端１０９に対応する位置に、それぞれ貫通穴が形成されている。インターポーザ１００の他端１０９に導かれた冷媒は、これらの貫通穴を通じて冷却装置１９０に戻される。これにより、冷却装置１９０から供給される冷媒の移動経路が、溝１０４、溝１１４、及び溝１２４により形成される。すなわち、溝１０４、溝１１４、及び溝１２４は、冷媒の流路を提供する。
【００７６】
このように、インターポーザ１００、インターポーザ１１０、及びインターポーザ１２０のそれぞれには、溝１０４、溝１１４、及び溝１２４により形成される冷媒の移動流路が設けられている。また、インターポーザ１００、インターポーザ１１０、及びインターポーザ１２０のそれぞれに設けられた冷媒の複数の移動経路は、互いに接続されている。冷媒は、冷却装置１９０から溝１２４に供給され、溝１２４、溝１１４、溝１０４の順に通流して、冷却装置１９０に戻る。冷却装置１９０は、ヒートシンク等を有し、冷媒を冷却する。これにより、ロジックブロック５０は、ロジックブロック５０内を循環する冷媒により冷却される。なお、冷媒は、冷却装置１９０から貫通穴１２８に供給され、貫通穴１１８を通って溝１０４の他端１０９に到達し、溝１０４、溝１０４の一端１０３、貫通穴１１９、溝１１４、溝１１４の一端１１３、貫通穴１２９、溝１２４、溝１２４の一端１２３の順に通流して、冷却装置１９０に戻されてもよい。
【００７７】
第１実施形態の半導体装置１０においては、冷媒の移動経路は、インターポーザ１００、インターポーザ１１０及びインターポーザ１２０を含む複数のインターポーザのそれぞれに形成された溝と、インターポーザ１５０、インターポーザ１６０及びインターポーザ１７０のうち隣接するインターポーザにサンドイッチ状に挟まれた空間、並びに、半導体チップ２００、半導体チップ２１０、半導体チップ２２０、インターポーザ１５０、インターポーザ１１０、インターポーザ１６０、インターポーザ１２０及びインターポーザ１７０を貫通する穴で形成され、冷媒は、インターポーザ１００、インターポーザ１１０及びインターポーザ１２０を含む複数のインターポーザのそれぞれに形成された溝と、インターポーザ１５０、インターポーザ１６０及びインターポーザ１７０のうち隣接するインターポーザにサンドイッチ状に挟まれた空間、並びに半導体チップ２００、半導体チップ２１０、半導体チップ２２０、インターポーザ１５０、インターポーザ１１０、インターポーザ１６０、インターポーザ１２０及びインターポーザ１７０を貫通する穴とで形成される空間を通流する。インターポーザ１００、インターポーザ１１０及びインターポーザ１２０は、第１のインターポーザの一例であり、インターポーザ１５０、インターポーザ１６０及びインターポーザ１７０は、第２のインターポーザの一例である。
【００７８】
半導体装置１０によれば、半導体チップ２００、半導体チップ２１０、半導体チップ２２０、メモリチップ２５０、メモリチップ２６０、及びメモリチップ２７０を基板２４０の主面２４１の垂直方向に積層することができる。そのため、基板２４０の主面２４１に平行方向にメモリブロック６０を配置する場合に比べて、ロジックブロック５０からメモリブロック６０までのバスの物理的な長さを短くすることができる。また、インターポーザ１００内のバスの引き回しを単純化することができる。そのため、消費電力を増加することを抑制でき、また、バスにおける発熱を抑制することができる。また、ロジックブロック５０からメモリブロック６０までのバスの物理的な長さを短くすることができるので、半導体チップ２００、半導体チップ２１０、及び半導体チップ２２０に高い次数のキャッシュメモリを設けずに済む場合がある。これにより、スヌーピングコストを低減することができる場合がある。また、メモリのエラー訂正コストを低減することができる。これにより、半導体装置の性能を高めることができる。
【００７９】
また、半導体装置１０によれば、積層された半導体チップ２００、半導体チップ２１０、及び半導体チップ２２０を効率的に冷却することができるので、発熱する演算装置の半導体チップを三次元積層することが可能となる。そのため、半導体装置１０によれば、プロセッサ技術を大幅に革新することなく、パッケージングによって半導体装置の性能を飛躍的に高めることができる。
【００８０】
溝３０１には、インターポーザ１００とインターポーザ１５０とを貼り合わせるための接着剤が配される。同様に、溝３０２には、インターポーザ１１０とインターポーザ１６０とを貼り合わせるための接着剤が配される。溝３０３には、インターポーザ１２０とインターポーザ１７０とを貼り合わせるための接着剤が配される。溝１０４、溝１１４、及び溝１２４を通流する冷媒が、溝３０１、溝３０２、及び溝３０３より外に流れ出すことを防ぐことができる。
【００８１】
インターポーザ１００には、溝１０４を取り巻く溝１０７が形成されている。溝１０７には、インターポーザ１００とインターポーザ１５０とを貼り合わせるための接着剤が配される。同様に、インターポーザ１１０には、溝１１４を取り巻く溝１１７が形成され、インターポーザ１１０とインターポーザ１６０とを貼り合わせる接着剤が溝１１７に配される。また、インターポーザ１２０には、溝１２４を取り巻く溝１２７が形成され、インターポーザ１２０とインターポーザ１７０とを貼り合わせるための接着剤が溝１２７に配される。
【００８２】
図７は、インターポーザ１２０を積層方向に見た場合の平面図を概略的に示す。
【００８３】
インターポーザ１２０において、複数のビア２０を含むビア群２２の周囲には、ビア群２２を環囲する環囲溝３００が形成されている。１つのビア群２２は、一例として、３行３列に配列された９個のビア２０を含んでよい。環囲溝３００には、インターポーザ１２０とインターポーザ１７０とを貼り合わせるための接着剤が配される。これにより、ビア２０の周囲において、インターポーザ１２０と半導体チップ２２０との隙間を、環囲溝３００に配された接着剤により塞ぐことができる。これによりビア２０を封止することができるので、溝１２４を通流する冷媒がビア２０に到達することを確実に防ぐことができる。インターポーザ１１０にも同様に、ビア群のそれぞれを環囲する複数の環囲溝３００が形成され、インターポーザ１１０とインターポーザ１６０とを貼り合わせるための接着剤が環囲溝３００に配される。また、インターポーザ１００にも同様に、ビア群のそれぞれを環囲する複数の環囲溝３００が形成され、インターポーザ１００とインターポーザ１５０とを貼り合わせるための接着剤が環囲溝３００に配される。
【００８４】
図６に示されるように、インターポーザ１００、インターポーザ１１０、インターポーザ１２０のそれぞれには、蛇行する溝が形成されている。図７に示されるように、インターポーザ１２０の溝１２４は、直線状に延伸する複数の第１溝部１２５と、曲線状の第２溝部１２６とを有する。第１溝部１２５は、溝１２４のうち、溝１２４の一端１２３と他端とを結ぶ方向に実質的に直交する方向に延伸する部分である。
【００８５】
図７において、インターポーザ１２０の下方のインターポーザ１１０に形成された溝１１４が点線で示されている。溝１１４の形状は、溝１２４を９０°回転させた形状を有する。インターポーザ１１０の溝１１４は、直線状に延伸する第１溝部１１５と、曲線状の第２溝部１１６とを有する。第１溝部１１５は、溝１１４のうち、溝１１４の一端１１３と他端とを結ぶ方向に実質的に直交する方向に延伸する部分である。第１溝部１２５が延伸する方向と第１溝部１１５が延伸する方向とは、実質的に直交する。
【００８６】
同様に、インターポーザ１００に形成された溝１０４の形状は、概略的に、インターポーザ１１０に形成された溝１１４を９０°回転させた形状を有する。このように、インターポーザ１００、インターポーザ１１０、及びインターポーザ１２０において、隣接するインターポーザに刻まれた溝は、層間で互いに実質的に直交する。したがって、半導体チップの積層方向に見た場合、インターポーザの溝１０４、溝１１４、及び溝１２４によって囲まれる領域３３０が存在する。半導体チップの積層方向に見た場合、領域３３０は、半導体装置１０が有するインターポーザのいずれとも干渉しない。具体的には、領域３３０は、直交する第１溝部１２５及び第１溝部１１５とで囲まれる四角形状の領域である。ビア２０は、領域３３０に設けられる。このように、半導体チップ２００、半導体チップ２１０、及び半導体チップ２２０の積層方向に見た場合に、貫通ビア２０は、溝１０４、溝１１４、及び溝１２４に邪魔されない位置に設けられている。したがって、冷媒を通流する溝が、ビア２０と干渉することがない。
【００８７】
このように、インターポーザ１２０に形成された複数の第１溝部１２５が延伸する方向は、インターポーザ１１０に形成された複数の第１溝部１１５が延伸する方向とは異なる。半導体チップの積層方向に見た場合に、ビア２０は、溝１０４、溝１１４及び溝１２４に囲まれる位置に設けられている。そのため、インターポーザの溝がビア２０と干渉することがない。
【００８８】
なお、上述したように、半導体装置１０においては、冷却装置１９０からインターポーザ１００の溝１０４まで通流した冷媒は、貫通穴１１８及び貫通穴１２８を通過して冷却装置１９０に戻される。他の形態として、インターポーザ１００の溝１０４と連通する流路を基板２４０に形成して、当該流路を通じて基板２４０に設けた冷媒出口からロジックブロック５０の外に冷媒を取り出して、冷却装置１９０に戻してもよい。また、半導体装置１０には、冷媒を循環させるためのポンプが設けられてもよい。
【００８９】
図８は、第２実施形態における半導体装置６００の断面図を、ヒートパイプ５００とともに模式的に示す。図９は、半導体装置６００を形成するインターポーザ４２０の概略的な斜視図を示す。図１０は、半導体装置６００のうち、インターポーザ４２０と、半導体チップ２２０と、インターポーザ４１０とを備える部分の概略的な斜視図を示す。
【００９０】
半導体装置６００は、インターポーザに形成された溝を冷媒が通流する構成に代えて、ヒートパイプ５００を溝に設けた構成を有し、インターポーザ１５０、インターポーザ１６０、及びインターポーザ１７０を有しない。また、半導体装置６００のインターポーザ４００、インターポーザ４１０、及びインターポーザ４２０は、貫通穴１１８、貫通穴１１９、貫通穴１２８、及び貫通穴１２９、並びに溝１０７、溝１１７、及び溝１２７を有しない。インターポーザ４００、インターポーザ４１０、及びインターポーザ４２０がそれぞれ有する溝４０４、４１４、及び溝４２４は、溝１０４、溝１１４、及び溝１２４とは形状が異なる。第２実施形態における半導体装置６００は、これらの点で、第１実施形態における半導体装置１０とは異なる。第２実施形態における半導体装置６００については、主に半導体装置１０との相違点を説明し、その他の説明は省略する場合がある。
【００９１】
インターポーザ４２０は、インターポーザ１２０に対応する部材である。インターポーザ４１０は、インターポーザ１１０に対応する部材である。インターポーザ４００は、インターポーザ１００に対応する部材である。
【００９２】
図９に示されるように、インターポーザ４２０の溝４２４の両端は、インターポーザ４２０の外縁に位置する。具体的には、インターポーザ４２０の溝４２４の一端４２３及び他端４２９は、インターポーザ４２０の縁に位置する。同様に、インターポーザ４１０が有する溝の両端も、インターポーザ４１０の外縁に位置する。
【００９３】
図１０に示されるように、インターポーザ４２０の溝４２４内に挿入されているヒートパイプ５００は、一端４２３及び他端４２９からインターポーザ４２０の外部に延伸する。インターポーザ４２０の他端４２９から延伸したヒートパイプ５００は、インターポーザ４１０の縁部に形成された溝の一端からインターポーザ４１０内に挿入された状態で設けられる。図６に示されるように、ヒートパイプ５００は、ヒートパイプ５００における直線状に延伸する複数の部分の向きが、隣接するインターポーザ間において実質的に直交するように配置される。
【００９４】
このように、第２実施形態の半導体装置６００においては、冷媒の移動経路は、インターポーザに形成された溝に配置されるヒートパイプ５００により提供される。ヒートパイプ５００は、半導体装置６００の外で複数のインターポーザの間を接続する。なお、第２の実施形態のように、ヒートパイプ５００を溝に設ける場合、ヒートパイプ５００と半導体チップとを確実に接触させる必要がある。そのため、半導体チップの下面と隣接するインターポーザの上面とを強く直接に接着することが望ましい。
【００９５】
半導体装置６００に示されるように、冷媒の移動経路は、複数のインターポーザのそれぞれに形成された溝と集積回路に挟まれた溝を走るヒートパイプで形成されてよい。冷媒の移動経路は、溝に配置されたヒートパイプが半導体装置の外側を通って次層のヒートパイプの経路となり、冷媒を流通してよい。
【００９６】
図１１は、ヒートパイプの配置構造を表す概略的な斜視図を示す。図１１に示すヒートパイプ５４０は、図８から図１０に示すヒートパイプ５００と同様、３層のインターポーザ内を走行し、３層のインターポーザにわたって１本の冷媒流路を形成するように設けられる。
【００９７】
図１２は、ヒートパイプの配置構造の変形例を表す斜視図を示す。上述したヒートパイプ５００は、ヒートパイプ５００において直線状に延伸する複数の部分の向きが、隣接するインターポーザ間において実質的に直交するように配置される。これに対し、本変形例におけるヒートパイプ５５０は、各インターポーザに配置されるヒートパイプ部分は同一の形状を有し、各インターポーザに設けられたヒートパイプ部分は平行に配置される。
【００９８】
ヒートパイプ５５０においては、半導体チップ２００、半導体チップ２１０、及び半導体チップ２２０の積層方向に見た場合に、ヒートパイプの直線部分を長辺とする、いずれのヒートパイプとも重ならない矩形領域が形成される。当該矩形領域にビア２０を形成すれば、ヒートパイプとビア２０とは干渉しない。このように、インターポーザ間で冷媒流路を平行に設ける場合、積層方向においていずれの流路とも重ならない矩形領域にビア２０を形成すればよい。
【００９９】
なお、ヒートパイプ５００及びヒートパイプ５５０は、インターポーザの隙間から挿入されて、インターポーザに配置されてよい。また、インターポーザは、予めヒートパイプがインターポーザの溝内に配置された状態で積層され、インターポーザが積層された後に、隣接するインターポーザ同士のヒートパイプを半導体装置６００の外部で接続してもよい。
【０１００】
図１３は、半導体装置６００の変形例におけるインターポーザ１１００、インターポーザ１１１０、インターポーザ１１２０、及びヒートパイプ１５００を示す斜視図である。図１４は、変形例におけるインターポーザ１１００、インターポーザ１１１０、インターポーザ１１２０、ヒートパイプ１５００、及び半導体チップ２００の配置を示す正面図である。この変形例において、インターポーザ１１００、インターポーザ１１１０、インターポーザ１１２０が、それぞれの縁まで形成された複数の溝を有している。また、ヒートパイプ１５００は、湾曲部分をインターポーザの外部に有する。これらの点で、この変形例は半導体装置６００とは異なる。ここでは、主に半導体装置６００との相違点を説明し、その他の説明は省略する場合がある。
【０１０１】
図１３に示されるように、インターポーザ１１２０は、直線状に延伸する複数の溝１３００ａ、溝１３００ｂ、溝１３００ｃ、溝１３００ｄ、溝１３００ｅ、溝１３００ｆ、溝１３００ｇ、溝１３００ｈ、及び溝１３００ｉを有する。なお、溝１３００ａ、溝１３００ｂ、溝１３００ｃ、溝１３００ｄ、溝１３００ｅ、溝１３００ｆ、溝１３００ｇ、溝１３００ｈ、及び溝１３００ｉを、溝１３００と総称する場合がある。溝１３００は、インターポーザ１１２０の一つの縁から他の縁まで形成されている。溝１３００は、直線状に延伸し、実質的に平行に設けられる。インターポーザ１１２０内を走るヒートパイプ１５００は、溝１３００ａに配置された直線部分１５１０と、溝１３００ｂに配置された直線部分１５２０と、インターポーザ１１２０の外部において湾曲し、直線部分１５１０と直線部分１５２０とを接続する湾曲部分１５３０とを有する。他の溝１３００においても同様に、ヒートパイプ１５００は、隣接する溝の間を接続する湾曲部分がインターポーザの外に存在する。他のインターポーザ１１１０及びインターポーザ１１００においても同様である。ヒートパイプの湾曲部がインターポーザ及び半導体チップの外に設けることができるので、ヒートパイプの曲率の自由度を高めることができる。
【０１０２】
以上に説明した半導体装置において、冷媒の温度を検出する温度検出回路、並びに放熱器からの冷却後の液相の冷媒を再び三次元半導体の底面から還流する前に丁度沸点に調整して気相で戻すためのヒーターがあっても良い。これらの冷媒の温度調節機構を備えることにより、半導体内の冷媒が沸騰してキャビテーション効果等で半導体に振動等を発生させないように冷媒を還流することができる。
【０１０３】
図１５は、他の実施形態における半導体装置１７００の斜視図を概略的に示す。図１６は、半導体装置１７００の分解斜視図を概略的に示す。
【０１０４】
図１５に示されるように、半導体装置１７００は、半導体チップ１６１０、半導体チップ１６２０、半導体チップ１６３０、半導体チップ１６４０、半導体チップ１６５０及び半導体チップ１６６０と、インターポーザ１７１０、インターポーザ１７２０、インターポーザ１７３０、インターポーザ１７４０、インターポーザ１７５０及びインターポーザ１７６０とを含む。
【０１０５】
半導体チップ１６１０、半導体チップ１６２０、半導体チップ１６３０、半導体チップ１６４０、半導体チップ１６５０及び半導体チップ１６６０は、上述した半導体チップ２００に対応する部材である。半導体チップ１６１０、半導体チップ１６２０、半導体チップ１６３０、半導体チップ１６４０、半導体チップ１６５０及び半導体チップ１６６０は、それぞれＤＳＰ、ＧＰＵ、及びＣＰＵ等である。インターポーザ１７１０、インターポーザ１７２０、インターポーザ１７３０、インターポーザ１７４０、インターポーザ１７５０及びインターポーザ１７６０は、銅、アルミ又はシリコン基板等により形成される。
【０１０６】
半導体装置１７００において、インターポーザ１７１０、半導体チップ１６１０、インターポーザ１７２０、半導体チップ１６２０、インターポーザ１７３０、半導体チップ１６３０、インターポーザ１７４０、半導体チップ１６４０、インターポーザ１７５０、半導体チップ１６５０、インターポーザ１７６０、半導体チップ１６６０の順で下方から上方に積層されている。すなわち、インターポーザ１７１０は、半導体チップ１６１０の下方に設けられる。インターポーザ１７２０は、半導体チップ１６１０と半導体チップ１６２０との間に設けられる。インターポーザ１７３０は、半導体チップ１６２０と半導体チップ１６３０との間に設けられる。インターポーザ１７４０は、半導体チップ１６３０と半導体チップ１６４０との間に設けられる。インターポーザ１７５０は、半導体チップ１６４０と半導体チップ１６５０との間に設けられる。インターポーザ１７６０は、半導体チップ１６５０と半導体チップ１６６０との間に設けられる。
【０１０７】
具体的には、半導体チップ１６１０の下面１６１２は、インターポーザ１７１０の上面１７１１と接着または圧着されている。半導体チップ１６１０の上面１６１１は、インターポーザ１７２０の下面１７２２と接着または圧着されている。同様に、半導体チップ１６２０、半導体チップ１６３０、半導体チップ１６４０、半導体チップ１６５０及び半導体チップ１６６０は、それぞれの下面が、インターポーザ１７２０、インターポーザ１７３０、インターポーザ１７４０、インターポーザ１７５０及びインターポーザ１７６０のうち下方のインターポーザの上面と接着または圧着されており、それぞれの上面が、インターポーザ１７３０、インターポーザ１７４０、インターポーザ１７５０及びインターポーザ１７６０のうち上方のインターポーザの下面と接着または圧着されている。
【０１０８】
半導体チップ１６１０、半導体チップ１６２０、半導体チップ１６３０、半導体チップ１６４０、半導体チップ１６５０及び半導体チップ１６６０には、図４等に示す半導体装置１０と同様に、複数のＴＳＶ及び複数のマイクロバンプが形成される。例えば、半導体チップ１６６０は、複数のＴＳＶ及び複数のマイクロバンプを介してインターポーザ１７６０に接続され、インターポーザ１７６０は複数のＴＳＶ及び複数のマイクロバンプを介して半導体チップ１６５０に接続される。同様に、半導体チップ１６１０、半導体チップ１６２０、半導体チップ１６３０、半導体チップ１６４０及び半導体チップ１６５０は、複数のＴＳＶ及び複数のマイクロバンプを介して、インターポーザ１７２０、インターポーザ１７３０、インターポーザ１７４０、インターポーザ１７５０及びインターポーザ１７６０のうち下方のインターポーザに接続される。なお、図１６の分解斜視図において、複数のＴＳＶを含むビア群１６０１はＴＳＶの位置を模式的に示したものであり、図１６においてマイクロバンプは省略されている。
【０１０９】
インターポーザ１７１０の上面１７１１には、溝１７９１ａ、溝１７９１ｂ、溝１７９１ｃ及び溝１７９１ｄを含む複数の溝１７９１と、溝１７９２ａ、溝１７９２ｂ、溝１７９２ｃ及び溝１７９２ｄを含む複数の溝１７９２とが形成されている。溝１７９１及び溝１７９２は、エッチング、ＮＣまたはレーザ加工によるエングレービング、プレス加工等を用いた微細加工により形成されてよい。
【０１１０】
溝１７９１は、上面１７１１に実質的に直交する側面１７１３から反対側の側面まで延伸して貫通する。これにより、側面１７１３には、開口１７９３ａ、開口１７９３ｂ、開口１７９３ｃ及び開口１７９３ｄを含む複数の開口１７９３が形成される。溝１７９２は、上面１７１１及び側面１７１３に実質的に直交する側面１７１４から反対側の側面まで延伸して貫通する。これにより、これにより、側面１７１４には、開口１７９４ａ、開口１７９４ｂ、開口１７９４ｃ及び開口１７９４ｄを含む複数の開口１７９４が形成される。なお、側面１７１３及び側面１７１４は、半導体装置１７００の外側面の一部を形成する。
【０１１１】
溝１７９１ａ、溝１７９１ｂ、溝１７９１ｃ及び溝１７９１ｄは、実質的に平行に延伸する。溝１７９２ａ、溝１７９２ｂ、溝１７９２ｃ及び溝１７９２ｄは、実質的に平行に延伸する。溝１７９１の延伸方向と溝１７９２の延伸方向は実質的に直交する。溝１７９１のそれぞれは、溝１７９２のいずれとも交差する。ビア群１６０１は、上面１７１１において溝１７９１及び溝１７９２が形成されていない領域、具体的には溝１７９１及び溝１７９２よって囲まれる矩形領域を積層方向に貫通する。
【０１１２】
インターポーザ１７２０、インターポーザ１７３０、インターポーザ１７４０、インターポーザ１７５０及びインターポーザ１７６０は、インターポーザ１７１０と同じ構造を有する。インターポーザ１７２０、インターポーザ１７３０、インターポーザ１７４０、インターポーザ１７５０及びインターポーザ１７６０は、積層方向において溝１７９１及び溝１７９２の位置が整合するように積層される。ビア群１６０１は、インターポーザ１７２０、インターポーザ１７３０、インターポーザ１７４０、インターポーザ１７５０及びインターポーザ１７６０において溝１７９１及び溝１７９２が形成されていない領域に積層方向にわたって形成されている。
【０１１３】
このように、インターポーザ１７１０、インターポーザ１７２０、インターポーザ１７３０、インターポーザ１７４０、インターポーザ１７５０及びインターポーザ１７６０のそれぞれは、複数の溝１７９１又は溝１７９２を有する。また、インターポーザ１７１０、インターポーザ１７２０、インターポーザ１７３０、インターポーザ１７４０、インターポーザ１７５０及びインターポーザ１７６０のそれぞれは、溝１７９１又は溝１７９２が形成された上面１７１１とは異なる面である側面１７１３又は側面１７１４に形成され、上面１７１１に形成された溝１７９１又は溝１７９２に連通する複数の開口１７９３又は開口１７９４を有する。
【０１１４】
溝１７９１及び溝１７９２は冷媒の移動経路を形成する。冷媒は、開口１７９３及び開口１７９４の少なくともいずれかの開口を通じて、半導体装置１７００外から溝１７９１及び溝１７９２の少なくともいずれかの溝に流入し、開口１７９３及び開口１７９４のいずれかの開口を通じて、溝１７９１及び溝１７９２の少なくともいずれかの溝から半導体装置１７００外に流出する。冷媒としては、フッ素化合物等、絶縁性が高く不活性の液体冷媒を適用できる。半導体装置１７００によれば、半導体チップ１６１０、半導体チップ１６２０、半導体チップ１６３０、半導体チップ１６４０、半導体チップ１６５０及び半導体チップ１６６０を下面から冷却することができる。
【０１１５】
図１７は、半導体装置１７００を備えるコンピュータ１８１０の斜視図を概略的に示す。図１７に示されるように、半導体装置１７００は、基板１７０２に実装されている。基板１７０２は、主基板１８１２に実装されている。主基板１８１２には、半導体装置１７００の他に、各種のＩＣチップ、電源回路及びメモリ等の電子回路、抵抗及びキャパシタ等の電子素子、外部ストレージ等の外部デバイスを装着するコネクタ等の電子部品が実装される。
【０１１６】
図１８は、コンピュータユニット１８００及び冷却システム１８５０を備えるコンピュータシステム１８４０を概略的に示す。コンピュータユニット１８００は、コンピュータ１８１０と同じ構成を有する複数のコンピュータと、当該複数のコンピュータが装着されるマウント１８２０とを備える。冷却システム１８５０は、液浸槽１８６０と、冷媒１８７０とを備える。コンピュータユニット１８００は、液浸槽１８６０に満たされた冷媒１８７０に浸漬される。図１８の矢印１８９０は、コンピュータユニット１８００が液浸槽１８６０に浸漬される方向を示す。
【０１１７】
コンピュータユニット１８００において、半導体装置１７００の溝１７９１又は溝１７９２は、冷媒１８７０が満たされる液浸槽１８６０の内部空間によって互いに流体的に接続される。よって、液浸槽１８６０内の冷媒１８７０は、半導体装置１７００の開口１７９３及び開口１７９４の少なくともいずれかの開口を通じて半導体装置１７００外から溝１７９１又は溝１７９２に流入し、開口１７９３及び開口１７９４のいずれかの開口を通じて溝１７９１又は溝１７９２から半導体装置１７００外に流出する。
【０１１８】
冷媒１８７０は、コンピュータユニット１８００で発生する熱により生じる自然対流によって液浸槽１８６０内を流動し得る。冷媒１８７０は、ポンプによっても液浸槽１８６０内を流動し得る。半導体装置１７００において、側面１７１３及び側面１７１４を含む半導体装置１７００の４方の側面に、開口１７９３及び開口１７９４を含む開口が形成され、各開口が溝１７９１及び溝１７９２の任意の溝に連通している。そのため、液浸槽１８６０内で冷媒１８７０の流動方向がどの向きに生じても、冷媒１８７０をいずれかの開口から半導体装置１７００内に流入させ、いずれかの開口から半導体装置１７００外に流出させることができる。
【０１１９】
図１５から図１８に関連して説明した半導体装置１７００によれば、溝１７９１及び溝１７９２を液浸冷媒の移動経路として適用できるので、ヒートパイプ等の冷却管を使用する必要がない。また、積層方向に冷媒経路を形成する必要もない。また、半導体装置１７００内で冷媒を移動させるためのポンプを半導体装置１７００に設ける必要がない。
【０１２０】
以上に説明した半導体装置において、接着剤を用いずに、半導体チップとインターポーザとを圧着によって接合する形態を採用してもよい。なお、冷媒の移動経路となる溝は、歩留まりの観点からは、インターポーザに形成されることが望ましい場合が多い。しかし、以上に説明した半導体装置において、半導体チップにおいて回路が実装された面とは反対側の面に、冷媒の移動経路となる溝を形成する形態を採用してもよい。
【０１２１】
以上に説明したように、冷却管を使用せずに、銅、あるいはアルミ板、あるいはシリコンサブストレート基板に冷媒を通す溝を作成し、垂直方向の穴を通じて上下の層を繋ぎ、管路を構成する三次元積層集積回路が提供される。また、冷却管を使用せずに、銅、あるいはアルミ、あるいはシリコンサブストレート基板に冷媒を通す縦横の溝を作成し、溝を、基板の端まで伸ばして、解放することにより層方向の冷媒を流通させる管路を構成すること無く、液浸により半導体の周囲面から層ごとに冷媒が侵入、放出することにより半導体の内側を冷却する。
【０１２２】
縦横の溝はＴＳＶを構成する部分を避ける。インターポーザーの端まで設けた溝で各層ごとに冷媒を外部と流通させることにより、冷却システムの構成を簡略化した三次元積層集積回路が提供される。銅あるいは、アルミの層を溝を構成する物として挿入する場合には、垂直方向のＴＳＶを構成する部分の、銅あるいはアルミ板の穴の部分を、シリコンサブスレートで充満する事が必要になる。
【０１２３】
ＣＰＵ、ＧＰＧＰＵ、仮想通貨マイニングの中央演算装置の演算部分だけでなく、ＨＢＭも本方式の冷却方式の三次元半導体の上に搭載するか、あるいは層間にメモリ層が挿入される。メモリ層をサンドイッチした場合は、演算層とメモリ層の間だけＴＳＶを通して結合すればよくなるので、メモリバスの浮遊容量は最小化し、超高速演算を可能とする。
【０１２４】
特にマイニング等に使用する場合は、あたかも大規模アパートのように、冗長性の為のデータパスのＴＳＶを複数箇所設け、不良箇所を含んだプロセッサーアレイを複数枚重ねることにより、データパスも不良箇所があってもよく、プロセッサーエレメントも不良箇所を最初から含む５ｎｍなどの微細な半導体の三次元実装で、徐々に不良箇所が増えていく形で使用されてよい。
【０１２５】
図１９は、上述した溝の構成を概略的に示す。冷媒を通す溝は、サブストレート層に、エッチングや、エングレービングや、コンピューターＮＣで削ったり、プレスで縦横に溝を掘るなりして構成され、冷媒を通す溝は、Ｖ字型、Ｕ字型、又はコの字型である。
【０１２６】
図２０は、三次元冷却半導体の分解を防ぐための構成を概略的に示す。ＢＧＡをコンタクトするだけではなく、キャビテーション等の圧から三次元冷却半導体の分解を防ぐ物として、上下（ＰＣＢの裏と、半導体裏）にアルミ板等の金属板を用意して、４点以上をクリップで把持する。アルミ板とＰＣＢの間は、絶縁体等部材を挟む。
【０１２７】
図２１は、冷媒のキャビテーションを防ぐための構成を概略的に示す。液浸であるにもかかわらず、半導体のいずれかの一側面に、アダプタを取り付け、ポンプで陽圧で溶液を注入するとによって、キャビテーションを防ぐ。液浸でキャビテーションを起こさない温度で運用されてよい。
【０１２８】
図２２は、冷媒のキャビテーションを防ぐための構成を概略的に示す。溝が一方向のみの場合で、パッキンが付いており、液浸ではなく注入口と排出口を備えて密閉式のキャビテーションを防ぐ。図２３は、冷媒のキャビテーションを防ぐための構成を概略的に示す。液浸されている場合は、一方向、あるいは縦横であって、開放式で注入口のみあり、排出口は液中に開放されることにより、注入口より陽圧を加えることによってキャビテーションを防ぐ。
【０１２９】
図２４は、キャビテーションが発生する事を防いで運用するための構成を概略的に示す。音響センサーを設けて、音響センサーの出力を用いて、クロック周波数を制御してキャビテーションが発生する事を防いで運用する。キャビテーションを防ぐための冷媒注入による陽圧により、三次元冷却半導体の分解を防ぐ物として、上下（ＰＣＢの裏と、半導体裏）にアルミ板等の金属板を用意して、４点以上をクリップで把持する。アルミ板とＰＣＢの間は、絶縁体等の部材を挟む。冷媒が沸騰することによって発生するホイッスリングを音響センサーで検出して、ホイッスリングを起こさない範囲で周波数を制御して運用する。
【０１３０】
図２５は、ホイッスリングが共鳴しないようにするための構成を概略的に示す。図２６は、ホイッスリングが共鳴しないようにするための他の構成を概略的に示す。図２７は、ホイッスリングが共鳴しないようにするための他の構成を概略的に示す。ホイッスリングが共鳴しないように、溝の深さや長さを、共鳴を防ぐために変えても良い。この場合、溝の長さを変えるために半導体は台形状になっても良い。縦横の溝がある場合は、縦横のそれぞれの共振を防ぐために、台形は不整形になる。
【０１３１】
図２８は、三次元積層集積回路を液浸で冷却するための半導体パッケージを概略的に示す。半導体パッケージは、ＢＧＡ乃至はそれに準じるパッケージであって、半導体パッケージの表面にもＢＧＡをコンタクトする幾何学形状（丸、四角、三角、星型等）のパッドを設けて上下にスタック可能にした構成で、接点グリッドの隙間を利用して液浸で実装する。半導体の下部にＢＧＡのボールグリッド、上部表面にＢＧＡをコンタクトする幾何学形状（丸、四角、三角、星型等）のパッドを実装した、液浸を前提とした半導体パッケージングと冷却方法が提供される。この工夫を行った単層積層集積回路を上下にスタックして液浸を前提として三次元積層集積回路を構成する。半導体は上下にスタックしてズレないように保持して押さえつける。冷却液は金属接点のボールグリッドの隙間を流れる。データパスは、接点を含む縦方向の厚さ分だけとなるので高速な相互接続が可能となり、既存の半導体の製造方法を何も変更することなく、本発明のエッセンスを実現できる。パッドは、ばねによるコンタクトでもよい。
【０１３２】
図２８に示す半導体の形状は、液浸による冷却を目的とした中央演算装置、ＧＰＧＰＵ、半導体メモリ、ならびにＨＢＭの縦方向のバスの連結を目的としており、半導体の上にパッドがついているようなパッドの事例はあるが、それは親子で乗っかっているだけで、今回の発明はそういったものではなく、積極的にＢＧＡのボールグリッド等の隙間を利用して液浸することにより、冷却構造として親亀子亀構造になった積層されたＢＧＡパッケージの隙間を利用して液浸で冷却しようとするものであって、その縦方向のＢＧＡ等の端子と接点の接続は縦方向にデータバスを構成するところに特徴がある。したがって、データバスは半導体の外には出ているが、最小限の距離に済まされることにより、高周波なバス動作が可能となる。つまり、本発明の3次元半導体の冷却方法は、パッドによってスタックした半導体の縦方向の接続を縦方向のバスとすることでスタックされたメモリやプロセッサの動作を高速化する事を目的としている。
【０１３３】
項目第２６の実施の一例を、図２９並びに、図３０、図３１に示す。項目第２６に記載の三次元積層集積回路の冷媒による冷却方式と、それを用いた三次元積層集積回路は、項目第１３に記載の半導体であって、ＢＧＡパッケージを積層した半導体の角あるいは、辺縁部、あるいは双方に電極を設置し、そこに金属の棒状の電極を接触させることにより、インピーダンスが低く安定したＧＮＤ並びに、給電電位を給電する。金属の棒状の電極には、プラスとマイナスの二つの間にコンデンサを有する構造になっていてもよい。
【０１３４】
図３１は、項目第２６に記載の半導体であって、積層した半導体を押さえつけ、かつインピーダンス低く安定した電位を供給するために、それぞれの電極を互いに接続する機能を有した蓋を有していてもよい。蓋は半導体を押さえつけるために、ばね等がついていてもよい。また蓋は、プラスとマイナスそれぞれの電位を接続するために、それぞれの電位を互いに接続する経路を有してもよい。
【０１３５】
項目第２８の実施の一例を、図３６並びに図３７に示す。項目第２８に記載の三次元積層集積回路の冷媒による冷却方式と、それを用いた三次元積層集積回路は、項目第１０、項目第１１、項目第１２に記載の半導体であって、１層目には溝のついていない通常のＦＣ−ＢＧＡサブストレートであって良い。１層目の半導体と１層目のＦＣ−ＢＧＡサブストレートは通常のＦＣパッドで接続する。１層目のＦＣ−ＢＧＡサブストレートと１層目の半導体の間は、１層目の半導体との間のＦＣパッドに水が入らないように、ＦＣパッドの周りをアンダーフィルなどで固める。
【０１３６】
図３８は、項目第１０、項目第１１、項目第１２に記載の半導体であって、そのインターポーザと半導体チップの積層部分は、ＦＣパッドに冷媒液が浸透しないように、ＦＣパッドをアンダーフィルなどで固める。
【０１３７】
また図３９、図４０、図４１、図４２、図４３、および図４５は、項目第３２に記載の半導体であって、
項目第１３に記載の半導体であって、上層のＢＧＡ端子と上下に接続するための項目第１３記載の上面にパッドがついたパッケージは、パッケージ自体が半導体を収納するくぼみを設けたＦＣ−ＢＧＡサブストレートとヒートスプレッダーの蓋で構成される。
通常のＦＣ−ＢＧＡサブストレートとの違いの部分は、くぼみを除いた上面に一層上のＢＧＡパッケージに接続するための幾何学形状のパッド電極（ランド）を持つところにある。くぼみの部分には半導体と接合するＦＣバンプがある。通常のＦＣ−ＢＧＡサブストレートに追加すべき部分は、中央に半導体を収納する穴が開いたサブストレートを追加してスルーホールで上に伸ばして上部パッケージのＢＧＡバンプを接続するためのパッド（ランド）を表面に設けたものである。
半導体表面の場所の上面にＢＧＡパッドを設置しないのは、半導体部分のサブストレートのくぼみの上にヒートスプレッダーを設置し、コンパウンドを塗布して蓋をするためである。
窪みの部分は、サブストレートの製造工程で中央に半導体を収納する穴が空いたサブストレートを接合して、パッケージ下部を構成するサブストレートと、上部のパッド（ランド）部分までスルーホールで連結した状態としたもので構成してもよい。一層目と二層目以降のＢＧＡバンプとパッド（ランド）の間隔が同じ間隔の場合は、全層ＢＧＡバンプとランドが垂直にスルーホールで結合して、今回構成する三次元半導体の内部バスを構成しても良い。
あるいは、半導体チップと上蓋のＦＣ−ＢＧＡサブストレートを直接、ＦＣボールで接合して、サブストレート部と、半導体チップはＦＣボールで縦に接合しても良い。
【０１３８】
また図３９および、図４１は、項目第１３に記載の半導体であって、半導体自体は全層同じものであっても良い。１層目のＦＣ−ＢＧＡサブストレートには上の層に接続するパッドを上にもち上蓋のサブストレートは貫通してパッドを持つ。ＦＣ−ＢＧＡサブストレートは辺縁部のＢＧＡはサブストレート内で縦に貫通して上蓋に接続するパッドを設ける。上蓋は電気的に貫通するパッドを持つ。２層目以降は、サブストレートの側面に項目第２６記載の電源のパッドを設けても良い。
【０１３９】
また図３９、図４０、図４１、図４２、図４３、および図４５は、項目第３３記載の半導体の実施の一例であって、項目第３２に記載の半導体であって、半導体自体は全層同じものであっても良い。１層目のＦＣ−ＢＧＡサブストレートには上の層に接続するパッドを上にもち上蓋のサブストレートは貫通してパッドを持つ。２層目以降のＦＣ−ＢＧＡサブストレートは辺縁部のＢＧＡはサブストレート内で縦に貫通して上蓋に接続するパッドを設ける。
ＰＣＢにはんだ付けする１層目以外の２層目以降は、小さなバンプのＢＧＡで構成しても良い。
１層目の上面のＢＧＡパッド並びに２層目以降のＢＧＡバンプ並びにパッドは層間結合のためのものであり、１層目よりも小さなバンプならびにバンプ間隔を採用してもよい。１層目の上面のＢＧＡパッド並びに２層目以降のＢＧＡバンプ並びにパッドは外部バス接続を含んでいても、含んでいなくても良い。
最下層のチップのみが外部バスとの相互接続を担っても良い。小さなバンプのＢＧＡ接続が外部バス接続を含まない場合は、信号伝搬距離が極めて短くなるため、高速なクロック動作が可能となる。また信号は非終端接続なので、ＰＣＩバス同様反射を考慮した動作形態となる。小さなバンプのＢＧＡで構成されるため、積層のアライメントの精度を上げるため、上部ＦＣ−ＢＧＡサブストレートおよび、下部ＦＣ−ＢＧＡサブストレート層に穴をあけて、ガイドピンなどを通して積層しても良い。
項目第２６、項目第２７記載の、電源供給方法でガイドピンの穴にメッキで電極を設け、ガイドピンを電源供給の為のバーとして兼用しても良い。
項目第３３に記載したように、項目第３２に記載の半導体は、ＰＣＢにはんだ付けする１層目以外の２層目以降は、小さなバンプのＢＧＡで構成しても良い。１層目のサブストレートの上側と２層目以降は、ＦＣパッドが内部バス用の信号のみ通してもよい。最下層のチップが外部バスとの相互接続を担っても良い。小さなバンプのＢＧＡで構成されるため、積層のアライメントの精度を上げるため、上部ＦＣ−ＢＧＡサブストレートおよび、下部ＦＣ−ＢＧＡサブストレート層に穴をあけて、ガイドピンなどを通して積層しても良い。
ガイドピンの穴にメッキで電極を設け、ガイドピンを電源供給の為のバーとして兼用しても良い。図４０に記載のように、項目第２７記載の、抑え蓋によるインピーダンスを下げる電源供給方法でガイドピンを電極として用いる場合もあっても良い。
【０１４０】
また、図３９および、図４１は、項目第３１、項目第３２に記載の半導体であって、上蓋のＦＣ−ＢＧＡサブストレートには穴をあけて、冷却のためにヒートスプレッダーを装着して、半導体とヒートスプレッダーの間にコンパウンドを塗布しても良い。
【０１４１】
また、図３９並びに図４０、図４１は、項目第３１、項目第３２、項目第３４記載の半導体であって、項目第３３記載の小さなバンプのＢＧＡバンプを用いることなく、２層目以降は、１層目と同じパッケージであって、パッケージについたＢＧＡにおいて、ヒートスプレッダーの部分のＢＧＡバンプを外すことにより、外部接続バス用のＢＧＡバンプは、内側に配置し外側を内部相互接続用のＢＧＡバンプとすることにより、２層目以降は、外部接続用の一部のＢＧＡバンプを外すだけで、全層同じ半導体並びパッケージとしても良い。
【０１４２】
図４０は、項目第２７に記載の半導体の実装の一例である。項目第２６に記載の半導体であって、積層した半導体を押さえつけ、かつインピーダンス低く安定した電位を供給するために、それぞれの電極を互いに接続する機能を有した蓋を有していてもよい。蓋は半導体を押さえつけるために、ばね等がついていてもよい。また蓋は、プラスとマイナスそれぞれの電位を接続するために、それぞれの電位を互いに接続する経路を有してもよい。
【０１４３】
図４１は、項目第３２に記載の半導体の実装の一例である。上蓋のサブストレートと、下蓋のサブストレートが縦に接続されている構造を示しているが、１層目の接続は省略している。またそれぞれの接続は、半導体チップへ接続に関しても省略をしている。
項目第１３に記載の半導体であって、上層のＢＧＡ端子と上下に接続するための項目第１３記載の上面にパッドがついたパッケージは、パッケージ自体が半導体を収納するくぼみを設けたＦＣ−ＢＧＡサブストレートとヒートスプレッダーの蓋で構成される。
通常のＦＣ−ＢＧＡサブストレートとの違いの部分は、くぼみを除いた上面に一層上のＢＧＡパッケージに接続するための幾何学形状のパッド電極（ランド）を持つところにある。くぼみの部分には半導体と接合するＦＣバンプがある。通常のＦＣ−ＢＧＡサブストレートに追加すべき部分は、中央に半導体を収納する穴が開いたサブストレートを追加してスルーホールで上に伸ばして上部パッケージのＢＧＡバンプを接続するためのパッド（ランド）を表面に設けたものである。
半導体表面の場所の上面にＢＧＡパッドを設置しないのは、半導体部分のサブストレートのくぼみの上にヒートスプレッダーを設置し、コンパウンドを塗布して蓋をするためである。
窪みの部分は、サブストレートの製造工程で中央に半導体を収納する穴が空いたサブストレートを接合して、パッケージ下部を構成するサブストレートと、上部のパッド（ランド）部分までスルーホールで連結した状態としたもので構成してもよい。一層目と二層目以降のＢＧＡバンプとパッド（ランド）の間隔が同じ間隔の場合は、全層ＢＧＡバンプとランドが垂直にスルーホールで結合して、今回構成する三次元半導体の内部バスを構成しても良い。
【０１４４】
図４２は、項目第３２に記載の半導体の実装の一例である。ＢＧＡのパッケージ１層の構造を裏からみた図を示しているが、１層目のパッケージに関しては、すべてのＢＧＡバンプ電極が実装されているが、２層目以降のヒートスプレッダーがある真ん中部分に関しては、半導体パッケージの２層目以降では、その部分にＢＧＡバンプ電極を実装しないことによって、ヒートスプレッダーへの接触することを避けることができる。
半導体表面の場所の上面にＢＧＡパッドを設置しないのは、半導体部分のサブストレートのくぼみの上にヒートスプレッダーを設置し、コンパウンドを塗布して蓋をするためである。
窪みの部分は、サブストレートの製造工程で中央に半導体を収納する穴が空いたサブストレートを接合して、パッケージ下部を構成するサブストレートと、上部のパッド（ランド）部分までスルーホールで連結した状態としたもので構成してもよい。一層目と二層目以降のＢＧＡバンプとパッド（ランド）の間隔が同じ間隔の場合は、全層ＢＧＡバンプとランドが垂直にスルーホールで結合して、今回構成する三次元半導体の内部バスを構成しても良い。
【０１４５】
図４３は、項目第３２に記載の半導体の実装の一例である。ＢＧＡ積層半導体の２層目を裏から見た構造を示す。
項目第１３に記載の半導体であって、上層のＢＧＡ端子と上下に接続するための項目第１３記載の上面にパッドがついたパッケージは、パッケージ自体が半導体を収納するくぼみを設けたＦＣ−ＢＧＡサブストレートとヒートスプレッダーの蓋で構成される。
通常のＦＣ−ＢＧＡサブストレートとの違いの部分は、くぼみを除いた上面に一層上のＢＧＡパッケージに接続するための幾何学形状のパッド電極（ランド）を持つところにある。くぼみの部分には半導体と接合するＦＣバンプがある。通常のＦＣ−ＢＧＡサブストレートに追加すべき部分は、中央に半導体を収納する穴が開いたサブストレートを追加してスルーホールで上に伸ばして上部パッケージのＢＧＡバンプを接続するためのパッド（ランド）を表面に設けたものである。
半導体表面の場所の上面にＢＧＡパッドを設置しないのは、半導体部分のサブストレートのくぼみの上にヒートスプレッダーを設置し、コンパウンドを塗布して蓋をするためである。
窪みの部分は、サブストレートの製造工程で中央に半導体を収納する穴が空いたサブストレートを接合して、パッケージ下部を構成するサブストレートと、上部のパッド（ランド）部分までスルーホールで連結した状態としたもので構成してもよい。一層目と二層目以降のＢＧＡバンプとパッド（ランド）の間隔が同じ間隔の場合は、全層ＢＧＡバンプとランドが垂直にスルーホールで結合して、今回構成する三次元半導体の内部バスを構成しても良い。
【０１４６】
図４４は、項目第３０に記載の半導体の実装の一例である。
項目第１０、項目第１１、項目第１２に記載の半導体の場合、必ずしも冷媒を通す溝と、ＴＳＶのあるＦＣパッドのエリアは互いに交互に存在する必要はなく、縦のＴＳＶゾーンが多すぎると半導体を構成するエリアがなくなってしまうので、ＴＳＶのあるＦＣパッドのエリアは限定的な数であっても良い。溝と溝を隣接しても良い。
【０１４７】
図４５は、項目第３４に記載の半導体の実装の一例である。項目第３２、項目第３３記載の半導体であって、項目第３３記載の小さなバンプのＢＧＡバンプを用いることなく、全層同じ大きさのＢＧＡバンプを採用することにより、２層目以降も、１層目と全く同じ半導体チップを収容する窪みのついたＦＣ―ＢＧＡサブストレートでパッケージを構成し、コンパウンドとともにヒートスプレッダーでパッケージを閉じる。パッケージで蓋をする、ヒートスプレッダーの部分のＢＧＡバンプを外すことにより、外部接続バス用のＢＧＡバンプを、チップに阻まれて縦に貫通できないチップの下部の内側に配置し外側にチップ間相互接続用のＢＧＡバンプを配置することにより、２層目以降を、外部接続用の一部のＢＧＡバンプを外すだけで、一部ＢＧＡバンプが無い事以外、全層同じ半導体、並びに全層同じサブストレートをベースとしたパッケージで構成しても良い。
【０１４８】
図４６は、項目第３５に記載の半導体の実装の一例である。項目第１０、項目第１１、項目第１２、項目第２８、項目第２９、ならびに項目第３０に記載の半導体の場合、必ずしも冷媒を通す溝をインターポーザ上に掘るわけではなく、半導体の裏面に掘ってもよい。その場合、インターポーザはＴＳＶを通す役割と、コンパウンドが乗った半導体表面を保護する役割となる。積層する半導体・インターポーザ間はアンダーフィル、Ａｄｈｅｓｉｖｅ（のり）あるいはＡｄｈｅｓｉｖｅフィルム等で防水固着してもよい。そうすることにより、インターポーザに溝を掘らない分だけ半導体は薄くなりインターポーザの熱抵抗は低減する。
【０１４９】
以上に説明した半導体装置によれば、積層された複数の半導体チップを効率的に冷却することができる。そのため、半導体チップを多数積層することができる。これにより、半導体チップを接続するバスの物理的距離を短くすることができるので、半導体装置の処理能力を高めつつ、消費電力が増加したり温度が著しく上昇したりすることを抑制できる。
【０１５０】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
【０１５１】
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階などの各処理の実行順序は、特段「より前に」、「先立って」などと明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」などを用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【０１５２】
１０  半導体装置
２０  ビア
２２  ビア群
３０  マイクロバンプ
５０  ロジックブロック
６０  メモリブロック
１００  インターポーザ
１０１、１０２  面
１０３  一端
１０４、１０７  溝
１０９  他端
１１０  インターポーザ
１１１、１１２  面
１１３  一端
１１４  溝
１１５  第１溝部、１１６  第２溝部
１１７  溝
１１８、１１９  貫通穴
１２０  インターポーザ
１２１、１２２  面
１２３  一端
１２４  溝
１２５  第１溝部、１２６  第２溝部
１２７  溝
１２８、１２９  貫通穴
１３０、１３１、１３２  冷媒通路
１５０、１６０、１７０  インターポーザ
１９０  冷却装置
２００、２１０、２２０  半導体チップ
２４０  基板
２４１、２４２  主面
２５０、２６０、２７０  メモリチップ
３００  環囲溝
３０１、３０２、３０３  溝
３３０  領域
４００、４１０、４２０  インターポーザ
４２３  一端
４０４、４１４、４２４  溝
４２９  他端
５００、５４０、５５０  ヒートパイプ
６００  半導体装置
１１００、１１１０、１１２０  インターポーザ
１３００  溝
１５００  ヒートパイプ
１５１０、１５２０  直線部分
１５３０  湾曲部分
１６１０、１６２０、１６３０、１６４０、１６５０、１６６０  半導体チップ
１６０１  ビア群
１６１１  上面
１６１２  下面
１７００  半導体装置
１７０２  基板
１７１１  上面
１７１３、１７１４  側面
１７２２  下面
１７１０、１７２０、１７３０、１７４０、１７５０、１７６０  インターポーザ
１７９１、１７９２  溝
１７９３、１７９４  開口
１８００  コンピュータユニット
１８１０  コンピュータ
１８１２  主基板
１８２０  マウント
１８４０  コンピュータシステム
１８５０  冷却システム
１８６０  液浸槽
１８７０  冷媒
１８９０  矢印
２９００  蓋
２９１０  電極兼、把持材
３０２０  把持材
３０３０  電極
３２００  プラス電極
３２１０  マイナス電極
３２２０  電極把持材
３２４０  コンデンサ
３５００  バネ
３６００  蓋、溝も電極も無いインターポーザ
３６１０  溝がついたインターポーザ
３６２０  １層目のＦＣ―ＢＧＡ変換サブストレート
３６３０  １層目の半導体チップ
３７７０  ＢＧＡバンプ
３８００  アンダーフィル
３８１０  ＦＣパッド
３８２０  インターポーザ
３９００  ＦＣ−ＢＧＡ変換サブストレート、半導体の穴が開いた上部部分
３９１０  ＦＣ−ＢＧＡ変換サブストレート、下部部分
３９３０  半導体チップ
３９４０  ＢＧＡバンプ
３９５０  アライメント用の金属棒あるいは給電機能を兼ねる金属棒を通すための穴
３９６０  ヒートスプレッダー、ヒートスプレッダーの下は四角く穴が空いている
４０００  蓋
４０１０  金属板ばね入りの穴
４０２０  電極
４０３０  バネ
４０４０  コンデンサ
４１００  １層目の半導体パッケージ
４１１０  ２層目の半導体パッケージ
４１２０  小さなＢＧＡバンプ
４１３０  アライメント用の金属棒
４１４０  ヒートスプレッダー
４１５０  コンパウンド
４２００  １層目ＦＣ−ＢＧＡ変換サブストレート
４２１０  ＢＧＡバンプ
４２２０  ヒートスプレッダーの場所
４２３０  アライメント用の金属棒を通す穴
４３００  ヒートスプレッダーを避け、ＢＧＡが存在しないエリア
４４００  溝
４４１０  ＦＣボール
４４２０  アンダーフィル
４４３０  インターポーザ
４６１０  ＴＳＶを連結できる溝のないインターポーザ
４６２０  ＴＳＶを避けて冷媒を通す溝が裏面に掘られた半導体
【国際調査報告】
2019146724.tif 000049
2019146724.tif 000050
2019146724.tif 000051
2019146724.tif 000052
2019146724.tif 000053
2019146724.tif 000054
2019146724.tif 000055
2019146724.tif 000056
2019146724.tif 000057