(57)【要約】  キャパシタを設けたアナログデジタル変換器において、信頼性を向上させる。  差動増幅回路は、入力されたアナログ信号と時間の経過に伴って変化するランプ信号との差分を増幅して差分信号として出力する。増幅素子は、差分信号を増幅して増幅信号として出力する。計時部は、増幅信号のレベルに基づいてアナログ信号のレベルがランプ信号のレベルに略一致するまでの変換期間の長さを計時してアナログ信号を変換したデジタル信号として出力する。キャパシタの一端は、増幅素子の入力端子または所定の接続端子の一方に接続される。スイッチは、変換期間内においてキャパシタの他端を入力端子または所定の接続端子の他方に接続し、変換期間以外において他端を他方から切り離す。
2019017092.tif 000002
【特許請求の範囲】
【請求項１】
入力されたアナログ信号と時間の経過に伴って変化するランプ信号との差分を増幅して差分信号として出力する差動増幅回路と、
前記差分信号を増幅して増幅信号として出力する増幅素子と、
前記増幅信号のレベルに基づいて前記アナログ信号のレベルが前記ランプ信号のレベルに略一致するまでの変換期間の長さを計時して前記アナログ信号を変換したデジタル信号として出力する計時部と、
前記増幅素子の入力端子または所定の接続端子の一方に一端が接続されたキャパシタと、
前記変換期間内において前記キャパシタの他端を前記入力端子または前記所定の接続端子の他方に接続し、前記変換期間以外において前記他端を前記他方から切り離すスイッチと
を具備するアナログデジタル変換器。
【請求項２】
前記所定の接続端子は、前記増幅端子の出力端子である
請求項１記載のアナログデジタル変換器。
【請求項３】
前記所定の接続端子は、電源電位の端子である
請求項１記載のアナログデジタル変換器。
【請求項４】
前記所定の接続端子は、電源電位より低い所定の基準電位の端子である
請求項１記載のアナログデジタル変換器。
【請求項５】
前記一端は、前記入力端子に接続され、
前記スイッチは、前記増幅信号のレベルが前記所定レベルである場合には前記他端を前記所定の接続端子に接続する
請求項１記載のアナログデジタル変換器。
【請求項６】
前記一端は、前記所定の接続端子に接続され、
前記スイッチは、前記増幅信号のレベルが前記所定レベルである場合には前記他端を前記入力端子に接続する
請求項１記載のアナログデジタル変換器。
【請求項７】
前記キャパシタは、ＭＯＳキャパシタである
請求項１記載のアナログデジタル変換器。
【請求項８】
前記差動増幅回路は、前記差分に応じた信号を出力する一対のＮ型ＭＯＳトランジスタを備える
請求項１記載のアナログデジタル変換器。
【請求項９】
前記差動増幅回路は、前記差分に応じた信号を出力する一対のＰ型ＭＯＳトランジスタを備える
請求項１記載のアナログデジタル変換器。
【請求項１０】
入力されたアナログ信号と時間の経過に伴って変化するランプ信号との差分を増幅して差分信号として出力する差動増幅回路と、前記差分信号を増幅して増幅信号として出力する増幅素子と、前記増幅信号のレベルに基づいて前記アナログ信号のレベルが前記ランプ信号のレベルに略一致するまでの変換期間の長さを計時して前記アナログ信号を変換したデジタル信号として出力する計時部と、前記増幅素子の入力端子または所定の接続端子の一方に一端が接続されたキャパシタと、前記変換期間内において前記キャパシタの他端を前記入力端子または前記所定の接続端子の他方に接続し、前記変換期間以外において前記他端を前記他方から切り離すスイッチとを備えるアナログデジタル変換器と、
前記アナログ信号を生成して前記アナログデジタル変換器に入力する画素が配列された画素アレイ部と
を具備する固体撮像素子。
【請求項１１】
前記画素アレイ部は、第１の半導体チップに配置され、
前記アナログデジタル変換器は、前記第１の基板に積層された第２の半導体チップに配置される
請求項１０記載の固体撮像素子。
【請求項１２】
入力されたアナログ信号と時間の経過に伴って変化するランプ信号との差分を増幅して差分信号として出力する差動増幅手順と、
前記差分信号を増幅して増幅信号として出力する増幅素子からの前記増幅信号のレベルに基づいて前記アナログ信号のレベルが前記ランプ信号のレベルに略一致するまでの変換期間の長さを計時して前記アナログ信号を変換したデジタル信号として出力する計時手順と、
前記変換期間内において前記増幅素子の入力端子または所定の接続端子の一方に一端が接続されたキャパシタの他端を前記入力端子または前記所定の接続端子の他方に接続し、前記変換期間以外において前記他端を前記他方から切り離すスイッチング手順と
を具備するアナログデジタル変換器の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、アナログデジタル変換器、固体撮像素子、および、アナログデジタル変換器の制御方法に関する。詳しくは、比較器およびカウンタにより変換を行うアナログデジタル変換器、固体撮像素子、および、アナログデジタル変換器の制御方法に関する。
【背景技術】
【０００２】
従来より、固体撮像素子や測距センサなどの様々な回路においてアナログ信号をデジタル信号に変換するためにアナログデジタル変換器（ＡＤＣ：Analog to Digital Converter）が用いられている。特に固体撮像素子では、回路が小規模であるため、傾斜型と呼ばれるＡＤＣが用いられることが多い。傾斜型のＡＤＣには、変換対象のアナログ信号をランプ信号と比較する比較器と、比較器の出力が所定レベルである変換期間内に計数を行うカウンタとが設けられる。この傾斜型の特性を改善するために、アンプトランジスタおよびキャパシタを並列に接続した増幅回路を比較器内に配置したＡＤＣが提案されている（例えば、特許文献１参照。）。キャパシタおよびアンプトランジスタを並列に接続することにより、入力側から見た増幅回路の容量をキャパシタの容量よりも大きくすることができる。この効果は、ミラー効果と呼ばれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−９３６４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述の従来技術では、ミラー効果により入力側から見た容量が増大するため、小さな容量のキャパシタにより、変換期間内にＡＤＣで生じたノイズを低減することができる。しかしながら、複数のＡＤＣを動作させる場合、あるＡＤＣで変換期間以外において生じたノイズが電源系統や接地系統を介して別のＡＤＣに伝播するおそれがある。また、ＡＤＣの動作時間が長いほど、キャパシタの充放電時間が長くなり、キャパシタが故障する確率が高くなるおそれがある。このように、ノイズやキャパシタの故障により、ＡＤＣの信頼性が低下してしまうという問題がある。【０００５】
本技術はこのような状況に鑑みて生み出されたものであり、キャパシタを設けたアナログデジタル変換器において、信頼性を向上させることを目的とする。
【課題を解決するための手段】
【０００６】
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、入力されたアナログ信号と時間の経過に伴って変化するランプ信号との差分を増幅して差分信号として出力する差動増幅回路と、上記差分信号を増幅して増幅信号として出力する増幅素子と、上記増幅信号のレベルに基づいて上記アナログ信号のレベルが上記ランプ信号のレベルに略一致するまでの変換期間の長さを計時して上記アナログ信号を変換したデジタル信号として出力する計時部と、上記増幅素子の入力端子または所定の接続端子の一方に一端が接続されたキャパシタと、上記変換期間内において上記キャパシタの他端を上記入力端子または上記所定の接続端子の他方に接続し、上記変換期間以外において上記他端を上記他方から切り離すスイッチとを具備するアナログデジタル変換器、および、その制御方法である。これにより、変換期間以外においてキャパシタが切り離されるという作用をもたらす。【０００７】
また、この第１の側面において、上記所定の接続端子は、上記増幅端子の出力端子であってもよい。これにより、増幅端子の入力端子または出力端子からキャパシタが切り離されるという作用をもたらす。【０００８】
また、この第１の側面において、上記所定の接続端子は、電源電位の端子であってもよい。これにより、増幅素子の出力端子または電源電位の端子からキャパシタが切り離されるという作用をもたらす。【０００９】
また、この第１の側面において、上記所定の接続端子は、電源電位より低い所定の基準電位の端子であってもよい。これにより、増幅素子の出力端子または基準電位の端子からキャパシタが切り離されるという作用をもたらす。【００１０】
また、この第１の側面において、上記一端は、上記入力端子に接続され、上記スイッチは、上記増幅信号のレベルが上記所定レベルである場合には上記他端を上記所定の接続端子に接続してもよい。これにより、接続端子からキャパシタの他端が切り離されるという作用をもたらす。【００１１】
また、この第１の側面において、上記一端は、上記所定の接続端子に接続され、上記スイッチは、上記増幅信号のレベルが上記所定レベルである場合には上記他端を上記入力端子に接続してもよい。これにより、増幅素子の入力端子からキャパシタの他端が切り離されるという作用をもたらす。【００１２】
また、この第１の側面において、上記キャパシタは、ＭＯＳキャパシタであってもよい。これにより、変換期間以外においてＭＯＳキャパシタが切り離されるという作用をもたらす。【００１３】
また、この第１の側面において、上記差動増幅回路は、上記差分に応じた信号を出力する一対のＮ型ＭＯＳトランジスタを備えてもよい。これにより、一対のＮ型ＭＯＳトランジスタが信号を受ける差動増幅回路により差動信号が出力されるという作用をもたらす。【００１４】
また、この第１の側面において、上記差動増幅回路は、上記差分に応じた信号を出力する一対のＰ型ＭＯＳトランジスタを備えてもよい。これにより、一対のＰ型ＭＯＳトランジスタが信号を受ける差動増幅回路により差動信号が出力されるという作用をもたらす。【００１５】
また、本技術の第２の側面は、入力されたアナログ信号と時間の経過に伴って変化するランプ信号との差分を増幅して差分信号として出力する差動増幅回路と、上記差分信号を増幅して増幅信号として出力する増幅素子と、上記増幅信号のレベルに基づいて上記アナログ信号のレベルが上記ランプ信号のレベルに略一致するまでの変換期間の長さを計時して上記アナログ信号を変換したデジタル信号として出力する計時部と、上記増幅素子の入力端子または所定の接続端子の一方に一端が接続されたキャパシタと、上記変換期間内において上記キャパシタの他端を上記入力端子または上記所定の接続端子の他方に接続し、上記変換期間以外において上記他端を上記他方から切り離すスイッチとを備えるアナログデジタル変換器と、上記アナログ信号を生成して上記アナログデジタル変換器に入力する画素が配列された画素アレイ部とを具備する固体撮像素子である。これにより、変換期間内において画素アレイ部からのアナログ信号がデジタル信号に変換され、変換期間以外においてキャパシタが切り離されるという作用をもたらす。【００１６】
また、この第２の側面において、上記固体撮像素子は、上記画素アレイ部は、第１の半導体チップに配置され、上記アナログデジタル変換器は、上記第１の基板に積層された第２の半導体チップに配置されてもよい。これにより、積層された第１および第２の半導体チップに配置された回路においてキャパシタが切り離されるという作用をもたらす。
【発明の効果】
【００１７】
本技術によれば、キャパシタによりノイズを低減するアナログデジタル変換器において、信頼性を向上させることができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００１８】
【図１】本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。
【図２】本技術の第１の実施の形態における固体撮像素子の一構成例を示すブロック図である。
【図３】本技術の第１の実施の形態における画素の一構成例を示す回路図である。
【図４】本技術の第１の実施の形態におけるカラム信号処理部の一構成例を示すブロック図である。
【図５】本技術の第１の実施の形態における比較器の一構成例を示す回路図である。
【図６】本技術の第１の実施の形態における比較器および増幅回路を簡易化した図である。
【図７】本技術の第１の実施の形態における比較器の動作を説明するための図である。
【図８】本技術の第１の実施の形態におけるＡＤＣの動作の一例を示すタイミングチャートである。
【図９】本技術の第１の実施の形態におけるキャパシタの両端の電位差と比較器の出力との変動の一例を示すグラフである。
【図１０】本技術の第１の実施の形態における画像データの一例である。
【図１１】本技術の第１の実施の形態における信号量に対するノイズ量の一例を示すグラフである。
【図１２】本技術の第１の実施の形態における固体撮像素子の動作の一例を示すフローチャートである。
【図１３】本技術の第１の実施の形態におけるカラム信号処理の一例を示すフローチャートである。
【図１４】本技術の第１の実施の形態の第１の変形例における増幅回路の一構成例を示す回路図である。
【図１５】本技術の第１の実施の形態の第２の変形例における増幅回路の一構成例を示す回路図である。
【図１６】本技術の第１の実施の形態の第３の変形例における増幅回路の一構成例を示す回路図である。
【図１７】本技術の第１の実施の形態の第４の変形例における増幅回路の一構成例を示す回路図である。
【図１８】本技術の第１の実施の形態の第５の変形例における増幅回路の一構成例を示す回路図である。
【図１９】本技術の第１の実施の形態の第６の変形例における差動増幅回路の一構成例を示す回路図である。
【図２０】本技術の第２の実施の形態における固体撮像素子の一構成例を示すブロック図である。
【図２１】本技術の第２の実施の形態における上側半導体チップの一構成例を示す平面図である。
【図２２】車両制御システムの概略的な構成例を示すブロック図である。
【図２３】撮像部の設置位置の一例を示す説明図である。
【発明を実施するための形態】
【００１９】
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（変換期間以外においてキャパシタを切り離す例）
２．第２の実施の形態（積層型の固体撮像素子内の回路が、変換期間以外においてキャパシタを切り離す例）
３．移動体への応用例
【００２０】
＜１．第１の実施の形態＞
［撮像装置の構成例］
図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像するための装置であり、光学部１１０、固体撮像素子２００およびデジタルシグナルプロセッサ１２０を備える。さらに撮像装置１００は、表示部１３０、操作部１４０、バス１５０、フレームメモリ１６０、記憶部１７０および電源部１８０を備える。撮像装置１００としては、例えば、デジタルスチルカメラなどのデジタルカメラの他、撮像機能を持つスマートフォンやパーソナルコンピュータ、車載カメラ等が想定される。
【００２１】
光学部１１０は、被写体からの光を集光して固体撮像素子２００に導くものである。固体撮像素子２００は、垂直同期信号ＶＳＹＮＣに同期して、光電変換により画像データを生成するものである。ここで、垂直同期信号ＶＳＹＮＣは、撮像のタイミングを示す所定周波数（例えば、３０ヘルツ）の周期信号である。固体撮像素子２００は、生成した画像データをデジタルシグナルプロセッサ１２０に信号線２０９を介して供給する。
【００２２】
デジタルシグナルプロセッサ１２０は、固体撮像素子２００からの画像データに対し、デモザイク処理やノイズ低減処理などの所定の信号処理を実行するものである。このデジタルシグナルプロセッサ１２０は、処理後の画像データをバス１５０を介してフレームメモリ１６０などに出力する。
【００２３】
表示部１３０は、画像データを表示するものである。表示部１３０としては、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネルが想定される。操作部１４０は、ユーザの操作に従って操作信号を生成するものである。
【００２４】
バス１５０は、光学部１１０、固体撮像素子２００、デジタルシグナルプロセッサ１２０、表示部１３０、操作部１４０、フレームメモリ１６０、記憶部１７０および電源部１８０が互いにデータをやりとりするための共通の経路である。
【００２５】
フレームメモリ１６０は、画像データを保持するものである。記憶部１７０は、画像データなどの様々なデータを記憶するものである。電源部１８０は、固体撮像素子２００、デジタルシグナルプロセッサ１２０や表示部１３０などに電源を供給するものである。
【００２６】
［固体撮像素子の構成例］
図２は、本技術の第１の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この固体撮像素子２００は、行選択回路２１０、画素アレイ部２２０、タイミング制御回路２４０、ＤＡＣ（Digital to Analog Converter）２５０、カラム信号処理部３００および水平転送走査回路２６０を備える。画素アレイ部２２０には、複数の画素２３０が二次元格子状に配列される。これらの回路は、単一の半導体チップに設けられる。
【００２７】
以下、所定の方向（水平方向など）に配列された画素２３０の集合を「行」と称し、行に垂直な方向に配列された画素２３０の集合を「列」と称する。画素アレイ部２２０の行数をＭ（Ｍは整数）とし、列数をＮ（Ｎは整数）とする。
【００２８】
行選択回路２１０は、垂直同期信号ＶＳＹＮＣより周波数の高い水平同期信号に同期して行を順に選択して駆動するものである。ｍ（ｍは１乃至Ｍの整数）番目の行には、水平信号線２１９−ｍが配線される。水平信号線２１９−ｍのそれぞれは、リセット信号を転送する信号線や、選択信号を転送する信号線などの複数の信号線を含む。
【００２９】
画素２３０は、光電変換により入射光をアナログの電気信号に変換するものである。ｎ（ｎは１乃至Ｎの整数）番目の列の画素２３０は、垂直信号線２２９−ｎを介して、電気信号を画素信号としてカラム信号処理部３００に出力する。
【００３０】
ＤＡＣ２５０は、タイミング制御回路２４０からのデジタル信号に対するＤＡ（Digital to Analog）変換により、時間の経過に伴って変化するランプ信号を生成するものである。ＤＡＣ２５０は、ランプ信号をカラム信号処理部３００に供給する。
【００３１】
タイミング制御回路２４０は、垂直同期信号ＶＳＹＮＣに同期して、行選択回路２１０、ＤＡＣ２５０、カラム信号処理部３００および水平転送走査回路２６０のそれぞれの動作タイミングを制御するものである。
【００３２】
カラム信号処理部３００は、列ごとに、画素信号に対して、所定の信号処理を実行するものである。この信号処理は、画素信号をデジタル信号に変換するＡＤ（Analog to Digital）変換処理を含む。カラム信号処理部３００は、信号処理後のデジタル信号を水平転送走査回路２６０の制御に従ってデジタルシグナルプロセッサ１２０に出力する。Ｍ×Ｎ個のデジタル信号により画像データが生成される。
【００３３】
水平転送走査回路２６０は、カラム信号処理部３００を制御して、デジタル信号を順に出力させるものである。
【００３４】
［画素の構成例］
図３は、本技術の第１の実施の形態における画素２３０の一構成例を示す回路図である。この画素２３０は、フォトダイオード２３１、転送トランジスタ２３２、リセットトランジスタ２３３、浮遊拡散層２３４、増幅トランジスタ２３５および選択トランジスタ２３６を備える。
【００３５】
フォトダイオード２３１は、入射光を光電変換して電荷を生成するものである。転送トランジスタ２３２は、行選択回路２１０からの転送信号ＬＴｘに従って、フォトダイオード２３１から浮遊拡散層２３４へ電荷を転送するものである。リセットトランジスタ２３３は、行選択回路２１０からのリセット信号ＬＲＳＴに従って、浮遊拡散層２３４から電荷を引き抜いて初期化するものである。
【００３６】
浮遊拡散層２３４は、転送された電荷を蓄積して、蓄積した電荷量に応じた電圧を生成するものである。増幅トランジスタ２３５は、浮遊拡散層２３４の電圧の信号を増幅するものである。選択トランジスタ２３６は、行選択回路２１０からの選択信号ＬＳＥＬに従って、増幅された信号を画素信号として、垂直信号線２２９−ｍに出力するものである。
【００３７】
［カラム信号処理部の構成例］
図４は、本技術の第１の実施の形態におけるカラム信号処理部３００の一構成例を示すブロック図である。このカラム信号処理部３００は、ＡＤＣ３０５およびラッチ回路３７０を列ごとに備える。列数がＮである場合には、ＡＤＣ３０５およびラッチ回路３７０は、それぞれＮ個ずつ設けられる。ｎ（ｎは１乃至Ｎの整数）個目のＡＤＣ３０５には、対応するｎ列からの画素信号が入力される。また、ＡＤＣ３０５の全てにＤＡＣ２５０からのランプ信号ＲＡＭＰが入力される。
【００３８】
ＡＤＣ３０５は、アナログの画素信号をデジタル信号に変換するものである。このＡＤＣ３０５は、比較器３１０およびカウンタ３６０を備える。比較器３１０は、画素信号とランプ信号ＲＡＭＰとを比較するものである。この比較器３１０は、比較結果を示す出力信号ＣＯＭＰをカウンタ３６０に出力する。
【００３９】
カウンタ３６０は、出力信号ＣＯＭＰが所定レベルである変換期間内において、クロック信号ＣＬＫに同期して計数値を計数するものである。言い換えれば、カウンタ３６０は、変換期間の長さを計時する。なお、カウンタ３６０は、特許請求の範囲に記載の計時部の一例である。
【００４０】
また、カウンタ３６０には、タイミング制御回路２４０からのクロック信号と制御信号ＣＴＲＬとが入力される。制御信号ＣＴＲＬは、アップカウントまたはダウンカウントを指示する信号である。カウンタ３６０は、クロック信号ＣＬＫに同期して計数し、計数値（計時値）を示す信号を、アナログの画素信号を変換したデジタルの画素データとして出力する。
【００４１】
ラッチ回路３７０は、対応するＡＤＣ３０５から出力された画素データを保持し、水平転送走査回路２６０の制御に従って画素データを出力するものである。
【００４２】
［比較器の構成例］
図５は、本技術の第１の実施の形態における比較器３１０の一構成例を示す回路図である。この比較器３１０は、差動増幅回路３２０、増幅回路３３０、オフセット補償回路３５０および帰還回路３４０を備える。
【００４３】
差動増幅回路３２０は、ｐＭＯＳ（p-type Metal-Oxide-Semiconductor）トランジスタ３２１および３２２とキャパシタ３２５および３２８とを備える。また、差動増幅回路３２０は、ｎＭＯＳ（n-type Metal-Oxide-Semiconductor）トランジスタ３２３、３２４、３２６、３２７および３２９を備える。
【００４４】
ｐＭＯＳトランジスタ３２１およびｎＭＯＳトランジスタ３２６は電源電位ＶＤＤに直列に接続され、ｐＭＯＳトランジスタ３２２およびｎＭＯＳトランジスタ３２７も電源電位ＶＤＤの端子に直列に接続される。また、ｐＭＯＳトランジスタ３２１のゲートは、ｐＭＯＳトランジスタ３２１自身のソースとｐＭＯＳトランジスタ３２２のゲートとに接続される。これらのｐＭＯＳトランジスタ３２１および３２２は、カレントミラー回路として機能する。ｐＭＯＳトランジスタ３２２のソースは、増幅回路３３０にも接続される。
【００４５】
ｎＭＯＳトランジスタ３２６および３２７のドレインは、ｎＭＯＳトランジスタ３２９のソースに共通に接続される。ｎＭＯＳトランジスタ３２６のゲートは、キャパシタ３２５の一端に接続され、ｎＭＯＳトランジスタ３２７のゲートは、キャパシタ３２８の一端に接続される。これらのｎＭＯＳトランジスタ３２６および３２７は、いわゆるｎ受け差動対として機能する。
【００４６】
ｎＭＯＳトランジスタ３２９のゲートには、一定のバイアス電圧Ｖｂ１が印加され、そのドレインは、電源電位ＶＤＤより低い所定の基準電位（例えば、接地電位ＧＮＤ）の端子に接続される。
【００４７】
また、ｎＭＯＳトランジスタ３２３のソースおよびドレインは、ｐＭＯＳトランジスタ３２１のソースとキャパシタ３２５の一端とに接続される。キャパシタ３２５の他端には、ランプ信号ＲＡＭＰが入力される。ｎＭＯＳトランジスタ３２３のゲートには、タイミング制御回路２４０からのオートゼロ信号ＰＳＥＬが入力される。
【００４８】
また、ｎＭＯＳトランジスタ３２４のソースおよびドレインは、ｐＭＯＳトランジスタ３２２のソースとキャパシタ３２８の一端とに接続される。キャパシタ３２８の他端には、画素アレイ部２２０からの画素信号が入力される。ｎＭＯＳトランジスタ３２４のゲートには、タイミング制御回路２４０からのオートゼロ信号ＰＳＥＬが入力される。
【００４９】
上述の構成により、差動増幅回路３２０は、ランプ信号ＲＡＭＰと画素信号との差分を増幅して差分信号ＤＩＦとして増幅回路３３０へ出力する。この差分信号ＤＩＦは、ランプ信号ＲＡＭＰのレベルが画素信号より高い場合にハイレベルになる。また、オートゼロ信号ＰＳＥＬに従って、差動増幅回路３２０は、差動増幅回路３２０内のオフセットを除去する。このようにオフセットを除去（補償）する機能は、オートゼロ機能と呼ばれる。
【００５０】
増幅回路３３０は、ｐＭＯＳトランジスタ３３１および３３２と、ｎＭＯＳトランジスタ３３４と、キャパシタ３３３とを備える。キャパシタ３３３として、アルミ電解コンデンサ、積層セラミックコンデンサやタンタルコンデンサなどが用いられる。
【００５１】
ｐＭＯＳトランジスタ３３１のゲートには、差動増幅回路３２０からの差分信号ＤＩＦが入力される。このｐＭＯＳトランジスタ３３１のドレインは電源に接続され、ソースはオフセット補償回路３５０および帰還回路３４０に接続される。
【００５２】
また、キャパシタ３３３の一端は、ｐＭＯＳトランジスタ３３１のゲートに接続される。ｐＭＯＳトランジスタ３３２およびｎＭＯＳトランジスタ３３４は、キャパシタ３３３の他端とｐＭＯＳトランジスタ３３１のソースとの間に並列に接続される。ｐＭＯＳトランジスタ３３２のゲートには、帰還回路３４０からの帰還信号ＦＢＮが入力され、ｎＭＯＳトランジスタ３３４のゲートには、帰還回路３４０からの帰還信号ＦＢＰが入力される。ここで、帰還信号ＦＢＮは、帰還信号ＦＢＰを反転した信号である。
【００５３】
上述の構成により、ｐＭＯＳトランジスタ３３１は、差分信号ＤＩＦを反転および増幅して増幅信号ＡＭＰとして出力する。なお、ｐＭＯＳトランジスタ３３１により差分信号ＤＩＦを反転および増幅しているが、ｐＭＯＳトランジスタ３３１の代わりにｎＭＯＳトランジスタを設けて反転せずに増幅してもよい。
【００５４】
なお、ｐＭＯＳトランジスタ３３１は、特許請求の範囲に記載の増幅素子の一例である。また、ｐＭＯＳトランジスタ３３１のゲートは、特許請求の範囲に記載の入力端子の一例であり、ソースは、特許請求の範囲に記載の出力端子の一例である。
【００５５】
また、ｐＭＯＳトランジスタ３３２およびｎＭＯＳトランジスタ３３４は、帰還信号ＦＢＰおよびＦＢＮに従ってキャパシタ３３３の一端を、ｐＭＯＳトランジスタ３３１のソースに接続するスイッチとして動作する。このスイッチによりキャパシタ３３３を接続した場合に、入力側から見た増幅回路３３０の容量は、キャパシタ３３３の容量よりも大きくなる。容量が増大する理由については後述する。
【００５６】
オフセット補償回路３５０は、ｎＭＯＳトランジスタ３５１および３５３と、キャパシタ３５２とを備える。ｎＭＯＳトランジスタ３５１のゲートには、タイミング制御回路２４０からのオートゼロ信号ＮＳＥＬが入力される。このオートゼロ信号ＮＳＥＬのレベルには、オートゼロ信号ＰＳＥＬと相補的なレベルが設定される。ｎＭＯＳトランジスタ３５１のソースには、増幅信号ＡＭＰが入力され、ドレインは、キャパシタ３５２の一端に接続される。キャパシタ３５２の他端は、基準電位（接地電位ＧＮＤなど）の端子に接続される。
【００５７】
また、ｎＭＯＳトランジスタ３５３のソースは、増幅回路３３０に接続され、ドレインは基準電位（接地電位ＧＮＤなど）の端子に接続される。ｎＭＯＳトランジスタ３５３のゲートは、キャパシタ３５２の一端に接続される。
【００５８】
上述の構成により、オフセット補償回路３５０は、オートゼロ信号ＮＳＥＬに従って、増幅回路３３０で生じたオフセットを除去（補償）する。
【００５９】
また、帰還回路３４０は、インバータ３４１およびＮＡＮＤ（否定論理積）ゲート３４２とを備える。
【００６０】
ＮＡＮＤゲート３４２は、増幅回路３３０からの増幅信号ＡＭＰと、タイミング制御回路２４０からのイネーブル信号ＥＮとの論理積を求めるものである。このＮＡＮＤゲート３４２は、論理積の信号を出力信号ＣＯＭＰとしてカウンタ３６０に出力するとともに、帰還信号ＦＢＰとしてインバータ３４１と増幅回路３３０とに帰還させる。
【００６１】
ここで、イネーブル信号ＥＮは、比較器３１０の比較機能を有効（イネーブル）にするか否かを示す信号である。例えば、有効（イネーブル）にする場合にイネーブル信号ＥＮにハイレベルが設定され、無効（ディセーブル）にする場合にイネーブル信号ＥＮにローレベルが設定される。
【００６２】
インバータ３４１は、帰還信号ＦＢＰを反転して帰還信号ＦＢＮとして増幅回路３３０に出力するものである。
【００６３】
上述の構成により、帰還回路３４０は、イネーブル信号ＥＮがハイレベル（イネーブル）の場合に、増幅信号ＡＭＰを反転した信号を帰還信号ＦＢＰとして帰還させる。一方、イネーブル信号ＥＮがローレベル（ディセーブル）の場合に、帰還回路３４０は、増幅信号ＡＭＰのレベルに関わらず、ハイレベルに固定した信号を帰還信号ＦＢＰとして帰還させる。
【００６４】
図６は、本技術の第１の実施の形態における比較器３１０および増幅回路３３０を簡易化した図である。同図におけるａは、比較器３１０を簡易化したブロック図であり、同図におけるｂは、増幅回路３３０を簡易化した回路図である。同図におけるａに例示するように、ｐＭＯＳトランジスタ３３２およびｎＭＯＳトランジスタ３３４は、帰還信号ＦＢＰに従って開閉するスイッチ３３５に置き換えることができる。また、ｐＭＯＳトランジスタ３３１は、同図におけるｂに例示するように、差分信号ＤＩＦを反転増幅するインバータに置き換えることができる。
【００６５】
図６におけるａに基づいて増幅回路３３０の出力電圧Ｖｏｕｔ（すなわち、増幅信号ＡＭＰの電圧）は、次の式により表すことができる。
Ｖｏｕｔ＝−Ａｖ×Ｖｉｎ                                ・・・式１
上式において、Ａｖは、ｐＭＯＳトランジスタ３３１のゲインを示す。Ｖｉｎは、増幅回路３３０の入力電圧（すなわち、差分信号ＤＩＦの電圧）を示す。入力電圧Ｖｉｎおよび出力電圧Ｖｏｕｔの単位は、例えば、ボルト（Ｖ）である。
【００６６】
また、入力電圧Ｖｉｎは、次の式により表される。
【数１】
2019017092.tif 000003
上式において、Ｉｉｎは、増幅回路３３０に入力される入力電流を示す。入力電流Ｉｉｎの単位は、例えば、アンペアである。ｔは時間を示し、単位は例えば秒（ｓ）である。Ｃは、キャパシタ３３３の容量を示し、単位は、例えば、ファラッド（Ｆ）である。
【００６７】
式１および式２をラプラス変換すると、次の式が得られる。
Ｖｏｕｔ（ｓ）＝−Ａｖ×Ｖｉｎ（ｓ）                    ・・・式３
Ｖｉｎ（ｓ）＝Ｉｉｎ（ｓ）／（ｓＣ）＋Ｖｏｕｔ（ｓ）     ・・・式４
上式においてｓは、複素数を表す。
【００６８】
式３および式４からＶｏｕｔ（ｓ）を消去すると次の式が得られる。
Ｖｉｎ（ｓ）＝Ｉｉｎ（ｓ）／ｓＣ−Ａｖ×Ｖｉｎ（ｓ）    ・・・式５
【００６９】
式５を変形すると次の式が得られる。
Ｖｉｎ（ｓ）／Ｉｉｎ（ｓ）＝１／｛ｓＣ×（１＋Ａｖ）｝  ・・・式６
【００７０】
式６より、入力側から見た増幅回路３３０の容量は、キャパシタ３３３の容量Ｃの（１＋Ａｖ）倍となる。このように、キャパシタ３３３の並列接続により、入力側から見た容量が増大する効果は、ミラー効果と呼ばれ、Ｃ×（１＋Ａｖ）の容量は、ミラー容量と呼ばれる。図６におけるｂのキャパシタ３３３'はミラー容量を示す。このミラー容量と、ミラー容量に接続された回路や配線の抵抗とにより、ローパスフィルタが形成される。このローパスフィルタにより、変換期間内において、遮断周波数より高い高周波数帯域のノイズを低減することができる。そして、ミラー効果により容量が増大するため、小さな容量Ｃによって、遮断する高周波数帯域を広くすることができる。言い換えれば、小さな容量Ｃにより、通過させる周波数帯域を狭くすることができる。
【００７１】
図７は、本技術の第１の実施の形態における比較器３１０の動作を説明するための図である。同図におけるａは、画素信号がランプ信号ＲＡＭＰと略一致するまでの変換期間内の比較器３１０の状態を示す図である。ここで、「略一致」は、比較対象の２つの信号が完全に一致すること、または、それらの信号の差分が所定の許容値以内であることを意味する。同図におけるｂは、変換期間以外の比較器３１０の状態を示す図である。なお、同図におけるａおよびｂにおいて、イネーブル信号ＥＮはハイレベル（イネーブル）に設定されているものとする。
【００７２】
変換期間内において、差動増幅回路３２０は、例えば、ハイレベルの差分信号ＤＩＦを出力する。増幅回路３３０は、差分信号ＤＩＦを反転して、ローレベルの増幅信号ＡＭＰを出力する。帰還回路３４０は、増幅信号ＡＭＰを反転して、ハイレベルの出力信号ＣＯＭＰと、ハイレベルの帰還信号ＦＢＰとを出力する。
【００７３】
スイッチ３３５は、ハイレベルの帰還信号ＦＢＰに従って、キャパシタ３３３をｐＭＯＳトランジスタ３３１に並列に接続する。キャパシタ３３３の並列接続により、ミラー効果が生じて、入力側から見た増幅回路３３０の容量が増大し、変換期間内にＡＤＣ３０５で生じたノイズを低減することができる。
【００７４】
一方、変換期間以外において、差動増幅回路３２０は、例えば、ローレベルの差分信号ＤＩＦを出力する。増幅回路３３０は、差分信号ＤＩＦを反転して、ハイレベルの増幅信号ＡＭＰを出力する。帰還回路３４０は、増幅信号ＡＭＰを反転して、ローレベルの出力信号ＣＯＭＰと、ローレベルの帰還信号ＦＢＰとを出力する。
【００７５】
スイッチ３３５は、ローレベルの帰還信号ＦＢＰに従って、キャパシタ３３３を切り離す。これにより、変換期間以外において、キャパシタ３３３の両端の電位差が低下する。したがって、キャパシタ３３３を常に並列接続する構成と比較して、キャパシタ３３３の負荷を小さくして、キャパシタ３３３が故障する確率を低下させることができる。
【００７６】
また、キャパシタ３３３を常に並列接続する構成では、変換期間の経過後においてもランプ信号ＲＡＭＰの変動により、キャパシタ３３３の両端の電位差が変化する。そして、その電位差の変化によるノイズが、電源系統や接地系統を介して別のＡＤＣ３０５に電源ノイズ成分やグランドノイズ成分として伝播するおそれがある。しかしながら、変換期間経過後にスイッチ３３５がキャパシタ３３３を切り離すため、変換期間経過後の電源ノイズ成分等を抑制することができる。
【００７７】
図８は、本技術の第１の実施の形態におけるＡＤＣ３０５の動作の一例を示すタイミングチャートである。水平同期信号の周期内の所定のタイミングＴ０からタイミングＴ１までのオートゼロ期間において、タイミング制御回路２４０は、オートゼロ信号ＮＳＥＬをハイレベルに制御する。これにより、ＡＤＣ３０５内のオフセットが除去される。
【００７８】
タイミングＴ１の後のタイミングＴ２において、ＤＡＣ２５０は、ランプ信号ＲＡＭＰを最大レベルにし、タイミングＴ２の後は一定の速度で低下させる。また、タイミングＴ２以降のイネーブル期間においてタイミング制御回路２４０は、イネーブル信号ＥＮをハイレベル（イネーブル）に制御する。
【００７９】
そして、タイミングＴ２の後のタイミングＴ３において、ランプ信号ＲＡＭＰと画素信号とが略一致する。このタイミングＴ２からタイミングＴ３までの期間の長さは、リセットトランジスタ２３３による初期化時の画素信号のレベル（以下、「Ｐ相レベル」と称する。）に比例する。この期間内において、カウンタ３６０は、例えば、計数値をダウンカウントする。これにより、アナログのＰ相レベルをデジタルのＰ相データに変換することができる。
【００８０】
また、差動増幅回路３２０は、タイミングＴ２からタイミングＴ３までのＰ相レベルの変換期間において、ハイレベルの差分信号ＤＩＦを出力する。その変換期間において増幅回路３３０は、ローレベルの増幅信号ＡＭＰを出力する。また、スイッチ３３５は、キャパシタ３３３を並列接続する。
【００８１】
そして、タイミングＴ３の後のタイミングＴ４において、ＤＡＣ２５０は、ランプ信号ＲＡＭＰを最大レベルにし、タイミングＴ４の後は一定の速度で低下させる。タイミングＴ４の後のタイミングＴ５において、ランプ信号ＲＡＭＰと画素信号とが略一致する。このタイミングＴ４からタイミングＴ５までの期間の長さは、転送トランジスタ２３２による電荷転送時の画素信号のレベル（以下、「Ｄ相レベル」と称する。）に比例する。この期間内において、カウンタ３６０は、例えば、計数値をアップカウントする。これにより、アナログのＤ相レベルをデジタルのＤ相データに変換することができる。Ｐ相レベルの変換時にダウンカウントしていたため、Ｐ相レベルの変換時にアップカウントすることによりＰ相データとＤ相データとの差分の正味の画素データが得られる。このように、リセット時のＰ相レベルと、転送時のＤ相レベルとをそれぞれサンプリングし、それらの差分を求める処理は、ＣＤＳ(Correlated Double Sampling)処理と呼ばれる。
【００８２】
なお、ＡＤＣ３０５は、ダウンカウントおよびアップカウントによりＣＤＳ処理を行っているが、この構成に限定されない。例えば、ＡＤＣ３０５は、Ｐ相レベルの変換時とＤ相レベルの変換時とにおいて、アップカウントおよびダウンカウントの一方のみを行ってもよい。この場合にＡＤＣ３０５は、Ｐ相データをメモリに保持しておき、Ｄ相レベルの変換時に読み出して、Ｄ相データとの差分を求めればよい。
【００８３】
また、差動増幅回路３２０は、タイミングＴ３からタイミングＴ４までにおいてローレベルの差分信号ＤＩＦを出力する。その期間において増幅回路３３０は、ハイレベルの増幅信号ＡＭＰを出力する。また、スイッチ３３５は、キャパシタ３３３を切り離す。
【００８４】
そして、タイミングＴ４からタイミングＴ５までのＤ相レベルの変換期間において、ハイレベルの差分信号ＤＩＦを出力する。その変換期間において増幅回路３３０は、ローレベルの増幅信号ＡＭＰを出力する。また、スイッチ３３５は、キャパシタ３３３を並列接続する。
【００８５】
図９は、本技術の第１の実施の形態におけるキャパシタ３３３の両端の電位差と比較器３１０の出力との変動の一例を示すグラフである。同図におけるａは、時間の経過に伴う、キャパシタ３３３の両端の電位差の変動を示すグラフである。同図におけるａの縦軸は、任意単位（arbitrary unit）で表した、キャパシタ３３３の両端の電位差を示し、横軸は時間を示す。また、実線は、スイッチ３３５を設けた場合のキャパシタ３３３の両端の電位差の軌跡を示し、点線は、スイッチ３３５を設けない場合の比較例のキャパシタ３３３の両端の電位差の軌跡を示す。また、同図におけるｂは、時間の経過に伴う出力信号ＣＯＭＰの変動を示すタイミングチャートである。
【００８６】
Ｐ相レベルが変換されるタイミングＴ２からタイミングＴ３までの期間において、キャパシタ３３３の両端の電位差は大きな値となり、最大で電源電位ＶＤＤに達することがある。ここで、スイッチ３３５を設けずにキャパシタ３３３を常に並列接続する比較例を想定する。この比較例では、Ｐ相レベルの変換が終了するタイミングＴ３の後において、ランプ信号ＲＡＭＰの変動に起因してキャパシタの両端の電位差が変化する。一方、スイッチ３３５を設けた場合、スイッチ３３５がキャパシタ３３３を切り離すため、キャパシタ３３３の両端の電位差は低下し、一定値となる。
【００８７】
また、比較器３１０は、Ｐ相レベルの変換期間内においてハイレベルの出力信号ＣＯＭＰを出力し、その変換期間後において、ローレベルの出力信号ＣＯＭＰを出力する。
【００８８】
また、Ｄ相レベルが変換されるタイミングＴ４からタイミングＴ５までの期間においても同様に、キャパシタ３３３の両端の電位差は大きな値となる。そのタイミングＴ５の後において、スイッチ３３５を設けない比較例では、ランプ信号ＲＡＭＰの変動に起因して、キャパシタ３３３の両端の電位差が変化する。一方、スイッチ３３５を設けた場合、スイッチ３３５がキャパシタ３３３を切り離すため、キャパシタ３３３の両端の電位差は低下し、一定値となる。
【００８９】
また、比較器３１０は、Ｄ相レベルの変換期間内においてハイレベルの出力信号ＣＯＭＰを出力し、その変換期間後において、ローレベルの出力信号ＣＯＭＰを出力する。
【００９０】
このように、Ｐ相レベルやＤ相レベルの変換期間以外において、スイッチ３３５がキャパシタ３３３を切り離すことにより、キャパシタ３３３の両端の電位差の変動を抑制することができる。これにより、キャパシタ３３３の負荷を軽減して、キャパシタ３３３の故障の発生確率を低下させることができる。
【００９１】
また、キャパシタ３３３を切り離すことができる期間は、輝度が低いほど長くなる。例えば、ある高輝度の環境下では、水平同期信号の周期の２０パーセントの期間に亘ってキャパシタを切り離すことができる。これに対し、それよりも低輝度の環境下では、信号レベルが低く変換期間が短いため、例えば、水平同期信号の周期の４７パーセントの期間に亘ってキャパシタ３３３を切り離すことができる。このように、特に低輝度の環境下において、キャパシタ３３３の負荷を軽減することができる。
【００９２】
図１０は、本技術の第１の実施の形態における画像データ５００の一例である。この画像データ５００の明領域５１０は輝度が高く、その明領域５１０と行アドレスが同一の別の暗領域５２０は輝度が低いものとする。
【００９３】
ここで、スイッチ３３５を設けずにキャパシタ３３３を常に並列接続する比較例を想定する。この比較例において、ある行で暗領域５２０に対応するＡＤＣ群が一斉に動作すると、それらのＡＤＣからの電源ノイズ成分やグランドノイズ成分が、キャパシタを介して明領域５１０に対応するＡＤＣ群に伝播する。これにより、明領域５１０に対応するＡＤＣ群に誤差が生じて画素データの信号品質が低下してしまう。
【００９４】
しかし、ＡＤ変換終了時にスイッチ３３５によりキャパシタ３３３を切り離せば、ノイズ成分が伝播することを抑制して、信号品質を向上させることができる。
【００９５】
図１１は、本技術の第１の実施の形態における信号量に対するノイズ量の一例を示すグラフである。同図における横軸は、画素データ内の有意な信号量を示し、同図における縦軸は、画素データ内のノイズ量を示す。また、黒丸は、スイッチ３３５を設けた場合のプロットを示し、白丸は、スイッチ３３５を設けない場合の比較例のプロットを示す。同図に例示するように、スイッチ３３５を設けた場合には、比較例と比較して、低輝度の領域において、信号量に対するノイズ量を低減することができる。
【００９６】
［固体撮像素子の動作例］
図１２は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すフローチャートである。この動作は、例えば、画像データを撮像するための所定のアプリケーションが実行されたときに開始される。
【００９７】
固体撮像素子２００内の行選択回路２１０は、いずれかの行を選択して駆動する（ステップＳ９０１）。そして、カラム信号処理部３００は、列ごとにＡＤ変換を行うためのカラム信号処理を実行する（ステップＳ９１０）。固体撮像素子２００は、全行が選択されたか否かを判断する（ステップＳ９０２）。
【００９８】
全行が選択されていない場合に（ステップＳ９０２：Ｎｏ）、固体撮像素子２００は、ステップＳ９０１以降を繰り返し実行する。一方、全行が選択された場合に（ステップＳ９０２：Ｙｅｓ）、固体撮像素子２００は、画像データの撮像のための動作を終了する。複数の画像データを撮像する場合には、上述の処理が垂直同期信号ＶＳＹＮＣに同期して繰り返し実行される。
【００９９】
図１３は、本技術の第１の実施の形態におけるカラム信号処理の一例を示すフローチャートである。まず、ＡＤＣ３０５は、キャパシタ３３３を並列接続し、Ｐ相レベルの変換を開始する（ステップＳ９１１）。そして、ＡＤＣ３０５は、Ｐ相レベルの変換が終了したか否かを判断する（ステップＳ９１２）。Ｐ相レベルの変換が終了していない場合に（ステップＳ９１２：Ｎｏ）、ＡＤＣ３０５は、ステップＳ９１２を繰り返す。
【０１００】
一方、Ｐ相レベルの変換が終了した場合に（ステップＳ９１２：Ｙｅｓ）、ＡＤＣ３０５は、キャパシタ３３３の一端を切り離し（ステップＳ９１３）、Ｄ相レベルの変換の開始タイミングを経過したか否かを判断する（ステップＳ９１４）。Ｄ相レベルの変換の開始タイミングを経過していない場合に（ステップＳ９１４：Ｎｏ）、ＡＤＣ３０５は、ステップＳ９１４を繰り返す。
【０１０１】
Ｄ相レベルの変換の開始タイミングを経過した場合に（ステップＳ９１４：Ｙｅｓ）、ＡＤＣ３０５は、キャパシタ３３３を並列接続し、Ｄ相レベルの変換を開始する（ステップＳ９１５）。そして、ＡＤＣ３０５は、Ｄ相レベルの変換が終了したか否かを判断する（ステップＳ９１６）。Ｄ相レベルの変換が終了していない場合に（ステップＳ９１６：Ｎｏ）、ＡＤＣ３０５は、ステップＳ９１６を繰り返す。
【０１０２】
一方、Ｄ相レベルの変換が終了した場合に（ステップＳ９１６：Ｙｅｓ）、ＡＤＣ３０５は、キャパシタ３３３の一端を切り離す（ステップＳ９１７）。ステップＳ９１７の後に、ＡＤＣ３０５は、カラム信号処理を終了する。
【０１０３】
このように、本技術の第１の実施の形態では、スイッチ３３５が、Ｐ相レベルまたはＤ相レベルの変換期間以外においてキャパシタ３３３を切り離すため、変換期間以外におけるキャパシタ３３３の両端の電位差の変動を抑制することができる。これにより、変換期間以外においてＡＤＣ３０５に生じるノイズを抑制することができる。また、キャパシタ３３３の負荷を軽減してキャパシタ３３３の故障の発生を抑制することができる。したがって、ＡＤＣ３０５の信頼性を向上させることができる。
【０１０４】
［第１の変形例］
上述の第１の実施の形態では、ミラー効果により入力側から見た容量を増大していたが、その容量が大きすぎると、その分、遮断周波数が低くなって、通過させる帯域が狭くなり過ぎるおそれがある。この第１の実施の形態の第１の変形例における増幅回路３３０は、入力側から見た容量を小さくした点において第１の実施の形態と異なる。
【０１０５】
図１４は、本技術の第１の実施の形態の第１の変形例における増幅回路３３０の一構成例を示す回路図である。この第１の実施の形態の第１の変形例における増幅回路３３０は、ｐＭＯＳトランジスタ３３２、キャパシタ３３３およびｎＭＯＳトランジスタ３３４のそれぞれの端子の接続先が異なる点において第１の実施の形態と異なる。
【０１０６】
キャパシタ３３３の一端は、電源電位ＶＤＤの端子に接続される。ｐＭＯＳトランジスタ３３２およびｎＭＯＳトランジスタ３３４のそれぞれのソースおよびドレインは、キャパシタ３３３の他端と、ｐＭＯトランジスタ３３１のゲートとに接続される。なお、電源電位ＶＤＤの端子は、特許請求の範囲に記載の接続端子の一例である。
【０１０７】
上述の構成により、ミラー効果が生じなくなるため、入力側から見た容量は、キャパシタ３３３の容量と同じになる。ミラー効果が生じる場合と比較して容量が小さいため、遮断周波数を高くすることができる。
【０１０８】
このように、本技術の第１の実施の形態の第１の変形例では、キャパシタ３３３の一端を電源電位ＶＤＤの端子に接続したため、入力側から見た容量を小さくすることができる。これにより、ミラー効果が生じる場合と比較して遮断周波数を高くすることができる。
【０１０９】
［第２の変形例］
上述の第１の実施の形態の第１の変形例では、ｐＭＯＳトランジスタ３３２およびｎＭＯＳトランジスタ３３４をキャパシタ３３３と、ｐＭＯＳトランジスタ３３１のゲートとの間に配置していた。しかし、ｐＭＯＳトランジスタ３３２およびｎＭＯＳトランジスタ３３４をキャパシタ３３３と電源電位ＶＤＤの端子との間に配置することもできる。この第１の実施の形態の第２の変形例における増幅回路３３０は、ｐＭＯＳトランジスタ３３２およびｎＭＯＳトランジスタ３３４を電源側に配置した点において第１の実施の形態の第１の変形例と異なる。
【０１１０】
図１５は、本技術の第１の実施の形態の第２の変形例における増幅回路３３０の一構成例を示す回路図である。この第１の実施の形態の第２の変形例における増幅回路３３０は、ｐＭＯＳトランジスタ３３２、キャパシタ３３３およびｎＭＯＳトランジスタ３３４のそれぞれの端子の接続先が異なる点において第１の実施の形態の第１の変形例と異なる。
【０１１１】
キャパシタ３３３の一端は、ｎＭＯトランジスタ３３１のゲートに接続される。ｐＭＯＳトランジスタ３３２およびｎＭＯＳトランジスタ３３４のそれぞれのソースおよびドレインは、キャパシタ３３３の他端と、電源電位ＶＤＤの端子とに接続される。
【０１１２】
このように、本技術の第１の実施の形態の第２の変形例では、ｐＭＯＳトランジスタ３３２およびｎＭＯＳトランジスタ３３４をキャパシタ３３３と電源電位ＶＤＤの端子との間に配置したため、キャパシタ３３３の電源側の端子を切り離すことができる。
【０１１３】
［第３の変形例］
上述の第１の実施の形態の第１の変形例では、キャパシタ３３３の一端を電源電位ＶＤＤの端子に接続していたが、基準電位（接地電位ＧＮＤなど）の端子に接続することもできる。この第１の実施の形態の第３の変形例における増幅回路３３０は、キャパシタ３３３の一端を基準電位の端子に接続した点において第１の実施の形態の第１の変形例と異なる。
【０１１４】
図１６は、本技術の第１の実施の形態の第３の変形例における増幅回路３３０の一構成例を示す回路図である。この第１の実施の形態の第３の変形例における増幅回路３３０はキャパシタ３３３の一端の接続先が異なる点において第１の実施の形態の第１の変形例と異なる。キャパシタ３３３の一端は、電源電位ＶＤＤの端子ではなく、基準電位（接地電位ＧＮＤなど）の端子に接続される。これにより、キャパシタ３３３の一端を電源電位ＶＤＤの端子に接続する第１の実施の形態の第１の変形例と比較して、電源ラインへの接続端子数を少なくすることができる。
【０１１５】
このように、本技術の第１の実施の形態の第３の変形例では、キャパシタ３３３の一端を基準電位の端子に接続したため、電源ラインへの接続端子数を少なくすることができる。
【０１１６】
［第４の変形例］
上述の第１の実施の形態の第３の変形例では、ｐＭＯＳトランジスタ３３２およびｎＭＯＳトランジスタ３３４をキャパシタ３３３と、ｐＭＯＳトランジスタ３３１のゲートとの間に配置していた。しかし、ｐＭＯＳトランジスタ３３２およびｎＭＯＳトランジスタ３３４をキャパシタ３３３と基準電位の端子との間に配置することもできる。この第１の実施の形態の第４の変形例における増幅回路３３０は、ｐＭＯＳトランジスタ３３２およびｎＭＯＳトランジスタ３３４を接地側に配置した点において第１の実施の形態の第３の変形例と異なる。
【０１１７】
図１７は、本技術の第１の実施の形態の第４の変形例における増幅回路３３０の一構成例を示す回路図である。この第１の実施の形態の第４の変形例における増幅回路３３０は、ｐＭＯＳトランジスタ３３２、キャパシタ３３３およびｎＭＯＳトランジスタ３３４のそれぞれの端子の接続先が異なる点において第１の実施の形態の第３の変形例と異なる。
【０１１８】
キャパシタ３３３の一端は、ｐＭＯトランジスタ３３１のゲートに接続される。ｐＭＯＳトランジスタ３３２およびｎＭＯＳトランジスタ３３４のそれぞれのソースおよびドレインは、キャパシタ３３３の他端と、基準電位（接地電位ＧＮＤなど）の端子とに接続される。
【０１１９】
このように、本技術の第１の実施の形態の第４の変形例では、ｐＭＯＳトランジスタ３３２およびｎＭＯＳトランジスタ３３４をキャパシタ３３３と接地電位ＧＮＤの端子との間に配置したため、キャパシタ３３３の接地側の端子を切り離すことができる。
【０１２０】
［第５の変形例］
上述の第１の実施の形態では、アルミ電解コンデンサや積層セラミックコンデンサなどをキャパシタ３３３として用いていたが、これらのコンデンサはトランジスタよりもサイズが大きく、実装面積が広くなってしまう。この第１の実施の形態の第５の変形例における増幅回路３３０は、キャパシタのサイズを小さくした点において第１の実施の形態と異なる。
【０１２１】
図１８は、本技術の第１の実施の形態の第５の変形例における増幅回路３３０の一構成例を示す回路図である。この第１の実施の形態の第５の変形例における増幅回路３３０は、キャパシタ３３３の代わりに、ｐＭＯＳトランジスタ３３６を備える点において第１の実施の形態と異なる。
【０１２２】
ｐＭＯＳトランジスタ３３６のソースおよびドレインは、ｐＭＯＳトランジスタ３３１のゲートに接続される。また、ｐＭＯＳトランジスタ３３６のゲートは、ｐＭＯＳトランジスタ３３２およびｎＭＯＳトランジスタ３３４に接続される。これにより、ｐＭＯＳトランジスタ３３６は、ＭＯＳキャパシタとして機能する。ＭＯＳキャパシタのサイズはトランジスタと同等であり、電界コンデンサ等よりもサイズが小さい。
【０１２３】
なお、第１の実施の形態の第１、第２、第３および第４の変形例において、第５の変形例と同様にＭＯＳキャパシタを設けることもできる。
【０１２４】
このように、本技術の第１の実施の形態の第５の変形例では、ＭＯＳキャパシタを配置したため、アルミ電解コンデンサ等を用いる場合と比較して、実装面積を小さくすることができる。
【０１２５】
［第６の変形例］
上述の第１の実施の形態では、ｎＭＯＳトランジスタ３２６および３２７を差動対として用いていたが、代わりにｐＭＯＳトランジスタを差動対として用いることもできる。この第１の実施の形態の第５の変形例における差動増幅回路は、ｐＭＯＳトランジスタを差動対として用いる点において第１の実施の形態と異なる。
【０１２６】
図１９は、本技術の第１の実施の形態の第６の変形例における差動増幅回路３８０の一構成例を示す回路図である。第１の実施の形態の第６の変形例におけるＡＤＣ３０５には、差動増幅回路３２０の代わりに差動増幅回路３８０が配置される。
【０１２７】
差動増幅回路３８０は、ｐＭＯＳトランジスタ３８１、３８３および３８４と、キャパシタ３８２および３８５と、ｎＭＯＳトランジスタ３８６乃至３８９とを備える。
【０１２８】
ｐＭＯＳトランジスタ３８１のドレインは電源電位ＶＤＤの端子に接続され、ゲートにはバイアス電圧Ｖｂ１が印加される。また、ｐＭＯＳトランジスタ３８１のソースは、ｐＭＯＳトランジスタ３８３および３８４のドレインに接続される。
【０１２９】
ｐＭＯＳトランジスタ３８３およびｎＭＯＳトランジスタ３８８は、基準電位（接地電位ＧＮＤなど）の端子に直列に接続される。ｐＭＯＳトランジスタ３８４およびｎＭＯＳトランジスタ３８９も、基準電位の端子に直列に接続される。ｐＭＯＳトランジスタ３８３のゲートは、キャパシタ３８２の一端に接続され、ｐＭＯＳトランジスタ３８４のゲートは、キャパシタ３８５の一端に接続される。ｐＭＯＳトランジスタ３８３および３８４は、いわゆるｐ受けの差動対として機能する。
【０１３０】
ｎＭＯＳトランジスタ３８６のソースおよびドレインは、ｎＭＯＳトランジスタ３８８のソースとキャパシタ３８２の一端とに接続される。キャパシタ３８２の他端には、ランプ信号ＲＡＭＰが入力される。ｎＭＯＳトランジスタ３８６のゲートには、タイミング制御回路２４０からのオートゼロ信号ＰＳＥＬが入力される。
【０１３１】
また、ｎＭＯＳトランジスタ３８７のソースおよびドレインは、ｎＭＯＳトランジスタ３８９のソースとキャパシタ３８５の一端とに接続される。キャパシタ３８５の他端には、画素信号が入力される。ｎＭＯＳトランジスタ３８７のゲートには、タイミング制御回路２４０からのオートゼロ信号ＰＳＥＬが入力される。
【０１３２】
ｎＭＯＳトランジスタ３８８のゲートは、自身のソースと、ｎＭＯＳトランジスタ３８９のゲートとに接続される。また、ｎＭＯＳトランジスタ３８９のソースは、増幅回路３３０に接続される。
【０１３３】
上述の構成により、差動増幅回路３８０は、ランプ信号ＲＡＭＰと画素信号との差分を増幅して差分信号ＤＩＦとして増幅回路３３０へ出力する。
【０１３４】
このように、本技術の第１の実施の形態の第６の変形例では、ｐＭＯＳトランジスタ３８３および３８４を差動対として用いた構成において、キャパシタ３３３を切り離すことにより、第１の実施の形態と同様にＡＤＣ３０５の信頼性を向上させることができる。
【０１３５】
＜２．第２の実施の形態＞
上述の第１の実施の形態では、固体撮像素子２００内の回路のそれぞれを単一の半導体チップに設けていた。しかし、単一の半導体チップに設ける場合、そのチップに画素アレイ部２２０に加えて行選択回路２１０等も配置する必要がある。このため、半導体チップの面積を一定とすると、画素アレイ部２２０以外の回路の分、画素アレイ部２２０の面積が狭くなってしまう。画素アレイ部２２０の面積を広くするには、例えば、固体撮像素子２００内の回路のそれぞれを、積層した複数の半導体チップに分散して配置すればよい。この第２の実施の形態の固体撮像素子２００は、積層された複数の半導体チップに回路を分散して配置した点において第１の実施の形態と異なる。
【０１３６】
図２０は、本技術の第２の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この固体撮像素子２００は、上側半導体チップ２０１および下側半導体チップ２０５を備える。上側半導体チップ２０１は、受光面側を上として、下側半導体チップ２０５の上部に積層される。
【０１３７】
また、画素アレイ部２２０は、上側半導体チップ２０１に配置される。行選択回路２１０、タイミング制御回路２４０、ＤＡＣ２５０、カラム信号処理部３００および水平転送走査回路２６０は、下側半導体チップ２０５に配置される。なお、上側半導体チップ２０１は、特許請求の範囲に記載の第１の半導体チップの一例であり、下側半導体チップ２０５は、特許請求の範囲に記載の第２の半導体チップの一例である。
【０１３８】
なお、上側半導体チップ２０１に画素アレイ部２２０のみを配置しているが、画素アレイ部２２０以外の回路をさらに上側半導体チップ２０１に配置することもできる。例えば、カラム信号処理部３００内の比較器３１０をさらに上側半導体チップ２０１に配置することもできる。また、積層した２枚の半導体チップに、固体撮像素子２００内の回路を配置しているが、積層した３枚以上の半導体チップに配置することもできる。
【０１３９】
図２１は、本技術の第２の実施の形態における上側半導体チップ２０１の一構成例を示す平面図である。上側半導体チップ２０１には、画素アレイ部２２０と、ＴＳＶ（Through-Silicon Via）を配置するためのＴＳＶ配置領域２０２、２０３および２０４が配置される。このＴＳＶ配置領域２０２、２０３および２０４のそれぞれには、複数のＴＳＶが配置される。これらのＴＳＶを介して上側半導体チップ２０１と、下側半導体チップ２０５との間でアナログ信号やデジタル信号が伝送される。
【０１４０】
ここで、アナログ信号を伝送するＴＳＶは、デジタル信号を伝送するＴＳＶと分離して配置することが望ましい。例えば、ＴＳＶ配置領域２０４に、アナログ信号を伝送するＴＳＶが配置され、ＴＳＶ配置領域２０２および２０３に、デジタル信号を伝送するＴＳＶが配置される。
【０１４１】
このように、本技術の第２の実施の形態では、上側半導体チップ２０１に画素アレイ部２２０を配置し、残りの回路を下側半導体チップ２０５に配置したため、単一の半導体チップに配置する場合と比較して画素アレイ部２２０の面積を広くすることができる。
【０１４２】
＜３．移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
【０１４３】
図２２は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
【０１４４】
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２２に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
【０１４５】
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
【０１４６】
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
【０１４７】
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
【０１４８】
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
【０１４９】
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
【０１５０】
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ  Ｄｒｉｖｅｒ  Ａｓｓｉｓｔａｎｃｅ  Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
【０１５１】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【０１５２】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
【０１５３】
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２２の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
【０１５４】
図２３は、撮像部１２０３１の設置位置の例を示す図である。
【０１５５】
図２３では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
【０１５６】
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
【０１５７】
なお、図２３には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
【０１５８】
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
【０１５９】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【０１６０】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
【０１６１】
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
【０１６２】
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１に適用され得る。具体的には、図２の固体撮像素子２００を、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、固体撮像素子２００内のＡＤＣ３０５の信頼性を向上させることができるため、車両制御システムの信頼性を向上させることが可能になる。
【０１６３】
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
【０１６４】
また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
【０１６５】
なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
【０１６６】
なお、本技術は以下のような構成もとることができる。
（１）入力されたアナログ信号と時間の経過に伴って変化するランプ信号との差分を増幅して差分信号として出力する差動増幅回路と、
前記差分信号を増幅して増幅信号として出力する増幅素子と、
前記増幅信号のレベルに基づいて前記アナログ信号のレベルが前記ランプ信号のレベルに略一致するまでの変換期間の長さを計時して前記アナログ信号を変換したデジタル信号として出力する計時部と、
前記増幅素子の入力端子または所定の接続端子の一方に一端が接続されたキャパシタと、
前記変換期間内において前記キャパシタの他端を前記入力端子または前記所定の接続端子の他方に接続し、前記変換期間以外において前記他端を前記他方から切り離すスイッチと
を具備するアナログデジタル変換器。
（２）前記所定の接続端子は、前記増幅端子の出力端子である
前記（１）記載のアナログデジタル変換器。
（３）前記所定の接続端子は、電源電位の端子である
前記（１）記載のアナログデジタル変換器。
（４）前記所定の接続端子は、電源電位より低い所定の基準電位の端子である
前記（１）記載のアナログデジタル変換器。
（５）前記一端は、前記入力端子に接続され、
前記スイッチは、前記増幅信号のレベルが前記所定レベルである場合には前記他端を前記所定の接続端子に接続する
前記（１）から（４）のいずれかに記載のアナログデジタル変換器。
（６）前記一端は、前記所定の接続端子に接続され、
前記スイッチは、前記増幅信号のレベルが前記所定レベルである場合には前記他端を前記入力端子に接続する
前記（１）から（４）のいずれかに記載のアナログデジタル変換器。
（７）前記キャパシタは、ＭＯＳキャパシタである
前記（１）から（５）のいずれかに記載のアナログデジタル変換器。
（８）前記差動増幅回路は、前記差分に応じた信号を出力する一対のＮ型ＭＯＳトランジスタを備える
前記（１）から（７）のいずれかに記載のアナログデジタル変換器。
（９）前記差動増幅回路は、前記差分に応じた信号を出力する一対のＰ型ＭＯＳトランジスタを備える
前記（１）から（７）のいずれかに記載のアナログデジタル変換器。
（１０）入力されたアナログ信号と時間の経過に伴って変化するランプ信号との差分を増幅して差分信号として出力する差動増幅回路と、前記差分信号を増幅して増幅信号として出力する増幅素子と、前記増幅信号のレベルに基づいて前記アナログ信号のレベルが前記ランプ信号のレベルに略一致するまでの変換期間の長さを計時して前記アナログ信号を変換したデジタル信号として出力する計時部と、前記増幅素子の入力端子または所定の接続端子の一方に一端が接続されたキャパシタと、前記変換期間内において前記キャパシタの他端を前記入力端子または前記所定の接続端子の他方に接続し、前記変換期間以外において前記他端を前記他方から切り離すスイッチとを備えるアナログデジタル変換器と、
前記アナログ信号を生成して前記アナログデジタル変換器に入力する画素が配列された画素アレイ部と
を具備する固体撮像素子。
（１１）前記画素アレイ部は、第１の半導体チップに配置され、
前記アナログデジタル変換器は、前記第１の基板に積層された第２の半導体チップに配置される
前記（１０）記載の固体撮像素子。
（１２）入力されたアナログ信号と時間の経過に伴って変化するランプ信号との差分を増幅して差分信号として出力する差動増幅手順と、
前記差分信号を増幅して増幅信号として出力する増幅素子からの前記増幅信号のレベルに基づいて前記アナログ信号のレベルが前記ランプ信号のレベルに略一致するまでの変換期間の長さを計時して前記アナログ信号を変換したデジタル信号として出力する計時手順と、
前記変換期間内において前記増幅素子の入力端子または所定の接続端子の一方に一端が接続されたキャパシタの他端を前記入力端子または前記所定の接続端子の他方に接続し、前記変換期間以外において前記他端を前記他方から切り離すスイッチング手順と
を具備するアナログデジタル変換器の制御方法。
【符号の説明】
【０１６７】
１００  撮像装置
１１０  光学部
１２０  デジタルシグナルプロセッサ
１３０  表示部
１４０  操作部
１５０  バス
１６０  フレームメモリ
１７０  記憶部
１８０  電源部
２００  固体撮像素子
２０１  上側半導体チップ
２０２、２０３、２０４  ＴＳＶ配置領域
２０５  下側半導体チップ
２１０  行選択回路
２２０  画素アレイ部
２３０  画素
２３１  フォトダイオード
２３２  転送トランジスタ
２３３  リセットトランジスタ
２３４  浮遊拡散層
２３５  増幅トランジスタ
２３６  選択トランジスタ
２４０  タイミング制御回路
２５０  ＤＡＣ
２６０  水平転送走査回路
３００  カラム信号処理部
３０５  ＡＤＣ
３１０  比較器
３２０、３８０  差動増幅回路
３２１、３２２、３３１、３３２、３３６、３８１、３８３、３８４  ｐＭＯＳトランジスタ
３２３、３２４、３２６、３２７、３２９、３３４、３５１、３５３、３８６〜３８９  ｎＭＯＳトランジスタ
３２５、３２８、３３３、３５２、３８２、３８５  キャパシタ
３３０  増幅回路
３３５  スイッチ
３４０  帰還回路
３４１  インバータ
３４２  ＮＡＮＤ（否定論理積）ゲート
３５０  オフセット補償回路
３６０  カウンタ
３７０  ラッチ回路
１２０３１  撮像部
【図１】
2019017092.tif 000004
【図２】
2019017092.tif 000005
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2019017092.tif 000010
【図８】
2019017092.tif 000011
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
2019017092.tif 000021
【図１９】
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【図２０】
2019017092.tif 000023
【図２１】
2019017092.tif 000024
【図２２】
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【図２３】
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【国際調査報告】
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2019017092.tif 000028
2019017092.tif 000029