(57)【要約】  クロックリカバリシステム（１０）は、受信データを２Ｎ相のクロックでサンプリングし、２Ｎ×Ｍ個のサンプリング信号を出力するサンプラ部（１１）と、２Ｎ×Ｍ個のサンプリング信号から、ｎ×Ｍ個の復元信号を選択して出力するデータ選択部（１０２）と、ｎ×Ｍ個の復元信号各々について、復元信号と、サンプリングクロックよりも、１つ以上位相が進んだ第１クロックでサンプリングされた第１サンプリング信号と、サンプリングクロックよりも１つ以上位相が遅れた第２クロックでサンプリングされた第２サンプリング信号とに基づいて、位相比較信号を出力する位相比較部（１０１）と、受信データのデータレートに基づいてｎを指定するコントローラ部（１０４）と、位相比較信号と、ｎとに基づいて、２Ｎ相のクロックを生成して出力する多相クロック生成部（１０３）とを備える。
2019003493.tif 000002
【特許請求の範囲】
【請求項１】
受信データを受信するクロックリカバリシステムであって、
前記受信データを２Ｎ（Ｎは１以上の整数）相のクロックでサンプリングし、１クロックサイクル毎に、２Ｎ×Ｍ（Ｍは１以上の整数）個のサンプリング信号を出力するサンプラ部と、
前記１クロックサイクル毎に、前記２Ｎ×Ｍ個のサンプリング信号から、ｎ（ｎは１以上Ｎ以下の整数）×Ｍ個の復元信号を選択して出力するデータ選択部と、
前記１クロックサイクル毎に、前記ｎ×Ｍ個の復元信号各々について、当該復元信号と、当該復元信号をサンプリングするサンプリングクロックよりも、１つ以上位相が進んだ第１クロックでサンプリングされた第１サンプリング信号と、当該サンプリングクロックよりも１つ以上位相が遅れた第２クロックでサンプリングされた第２サンプリング信号とに基づいて、前記２Ｎ相のクロックの位相に係る位相比較信号を出力する位相比較部と、
前記受信データのデータレートに基づいてｎを指定するコントローラ部と、
前記位相比較部から出力される位相比較信号と、前記コントローラ部によって指定されるｎとに基づいて、前記受信データのデータレートの１／ｎの周波数からなる前記２Ｎ相のクロックを生成して出力する多相クロック生成部とを備える
クロックリカバリシステム。
【請求項２】
Ｍは１である
請求項１に記載のクロックリカバリシステム。
【請求項３】
前記位相比較部は、前記位相比較信号として、
前記復元信号と前記第１サンプリング信号とに基づいて、前記サンプリングクロックによるサンプリングのタイミングと、前記第１クロックによるサンプリングのタイミングとの間の第１期間に、前記受信データのデータ遷移エッジが存在する場合に活性化される第１位相比較信号を出力し、
前記復元信号と前記第２サンプリング信号とに基づいて、前記サンプリングクロックによるサンプリングのタイミングと、前記第２クロックによるサンプリングのタイミングとの間の第２期間に、前記受信データのデータ遷移エッジが存在する場合に活性化される第２位相比較信号を出力し、
前記多相クロック生成部は、前記位相比較部から活性化された第１位相比較信号が出力される場合には、生成する前記２Ｎ相のクロックの位相を遅らせて前記２Ｎ相のクロックの生成を行い、前記位相比較部から活性化された第２位相比較信号が出力される場合には、生成する前記２Ｎ相のクロックの位相を進ませて前記２Ｎ相のクロックの生成を行う
請求項１又は２に記載のクロックリカバリシステム。
【請求項４】
前記コントローラ部は、前記２Ｎ相のクロックの中から、前記サンプリングクロックよりも１つ以上位相が進んだクロックのうちのいずれか１つを前記第１クロックに指定し、前記サンプリングクロックよりも１つ以上位相が遅れたクロックのうちのいずれか１つを前記第２クロックに指定する
請求項１〜３のいずれか１項に記載のクロックリカバリシステム。
【請求項５】
前記多相クロック生成部は、
前記第１位相比較信号と前記第２位相比較信号とに基づいて、出力すべき前記２Ｎ相のクロックの位相を示す位相調整信号を生成する位相調整部と、
前記第１位相比較信号と前記第２位相比較信号とに基づいて、出力すべき前記２Ｎ相のクロックの周波数を示す周波数調整信号を出力する周波数調整部と、
前記受信データに同期する受信クロックが外部から入力される場合に、当該受信クロックに同期させることで、２Ｎ相のＰＬＬクロックの生成を行い、前記受信クロックが外部から入力されない場合に、前記周波数調整部によって生成される周波数調整信号によって示される周波数であって、前記第１位相比較信号と前記第２位相比較信号とに基づく位相の前記２Ｎ相のＰＬＬクロックの生成を行うＰＬＬ部と、
前記受信クロックが外部から入力される場合に、前記ＰＬＬ部により生成された前記２Ｎ相のＰＬＬクロックに対して、前記位相調整部によって生成される位相調整信号によって示される位相となるように第１位相調整を行って、前記２Ｎ相のクロックとして出力し、前記受信クロックが外部から入力されない場合に、前記ＰＬＬ部により生成された前記２Ｎ相のＰＬＬクロックに対して、位相調整を行わずに、前記２Ｎ相のクロックとして出力する位相シフト部とを備える
請求項３に記載のクロックリカバリシステム。
【請求項６】
前記ＰＬＬ部は、位相周波数比較結果信号を出力する位相周波数比較部と、前記位相周波数比較部によって出力される位相周波数比較結果信号に基づいて、フィードバッククロック及び前記２Ｎ相のＰＬＬクロックを生成するオシレータ部とを備え、
前記位相周波数比較部は、前記受信クロックが外部から入力される場合に非アクティブになり、前記受信クロックが外部から入力されない場合にアクティブになるモード選択信号に基づいて、当該モード選択信号がアクティブの場合に、前記周波数調整部によって生成される周波数調整信号を前記位相周波数比較結果信号として出力し、当該モード選択信号が非アクティブの場合に、前記受信クロックと前記フィードバッククロックとの位相周波数比較結果を前記位相周波数比較結果信号として出力し、
前記オシレータ部は、前記モード選択信号に基づいて、当該モード選択信号がアクティブの場合に、前記第１位相比較信号と前記第２位相比較信号とに基づく第２位相調整を行って、前記フィードバッククロックの生成及び前記２Ｎ相のＰＬＬクロックの生成を行い、当該モード選択信号が非アクティブの場合に、前記第２位相調整を行わずに、前記フィードバッククロックの生成及び前記２Ｎ相のＰＬＬクロックの生成を行う
請求項５に記載のクロックリカバリシステム。
【請求項７】
前記位相シフト部は、
前記ＰＬＬ部によって生成された前記２Ｎ相のＰＬＬクロックに対して、前記第１位相調整を行う位相補間部と、
前記モード選択信号に基づいて、当該モード選択信号がアクティブの場合に、前記ＰＬＬ部によって生成された前記２Ｎ相のＰＬＬクロックを選択して、前記２Ｎ相のクロックとして出力し、当該モード選択信号が非アクティブの場合に、前記位相補間部によって前記第１位相調整が行われた前記２Ｎ相のＰＬＬクロックを選択して、前記２Ｎ相のクロックとして出力するクロック選択部とを備える
請求項６に記載のクロックリカバリシステム。
【請求項８】
前記サンプラ部は、それぞれが、前記受信データを前記１クロックサイクル毎に１回サンプリングする２Ｎ×Ｍ個のサンプリング回路を含み、
外部から所定の信号が入力される場合には、前記データ選択部によって前記ｎ×Ｍ個の復元信号として選択されないサンプリング信号をサンプリングするサンプリング回路の動作を抑制して、前記１クロックサイクル毎に出力するサンプリング信号を、前記データ選択部によって復元信号として選択されるｎ×Ｍ個に限定して前記サンプリング信号の出力を行う
請求項１〜７のいずれか１項に記載のクロックリカバリシステム。
【請求項９】
前記コントローラ部は、前記受信クロックを受信する場合に、当該受信クロックの周期を前記データレートとして、前記ｎの指定を行う
請求項１〜８のいずれか１項に記載のクロックリカバリシステム。
【請求項１０】
前記コントローラ部は、前記受信データの、最も短いデータ遷移周期を示すクロック情報信号を受信する場合に、当該クロック情報信号によって示されるデータ遷移周期を前記データレートとして、前記ｎの指定を行う
請求項１〜８のいずれか１項に記載のクロックリカバリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロックリカバリシステムに関する。
【背景技術】
【０００２】
従来、外部から送信される信号を受信するクロックリカバリシステムが知られている（例えば、特許文献１、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１０９２０８号公報
【特許文献２】米国特許第７５０５５４１Ｂ１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来よりも広い周波数帯域の信号を受信し得るクロックリカバリシステムが望まれている。
【課題を解決するための手段】
【０００５】
本開示の一態様に係るクロックリカバリシステムは、受信データを受信するクロックリカバリシステムであって、前記受信データを２Ｎ（Ｎは１以上の整数）相のクロックでサンプリングし、１クロックサイクル毎に、２Ｎ×Ｍ（Ｍは１以上の整数）個のサンプリング信号を出力するサンプラ部と、前記１クロックサイクル毎に、前記２Ｎ×Ｍ個のサンプリング信号から、ｎ（ｎは１以上Ｎ以下の整数）×Ｍ個の復元信号を選択して出力するデータ選択部と、前記１クロックサイクル毎に、前記ｎ×Ｍ個の復元信号各々について、当該復元信号と、当該復元信号をサンプリングするサンプリングクロックよりも、１つ以上位相が進んだ第１クロックでサンプリングされた第１サンプリング信号と、当該サンプリングクロックよりも１つ以上位相が遅れた第２クロックでサンプリングされた第２サンプリング信号とに基づいて、前記２Ｎ相のクロックの位相に係る位相比較信号を出力する位相比較部と、前記受信データのデータレートに基づいてｎを指定するコントローラ部と、前記位相比較部から出力される位相比較信号と、前記コントローラ部によって指定されるｎとに基づいて、前記受信データのデータレートの１／ｎの周波数からなる前記２Ｎ相のクロックを生成して出力する多相クロック生成部とを備える。
【発明の効果】
【０００６】
上記構成のクロックリカバリシステムによると、従来よりも広い周波数帯域の信号を受信し得る。
【図面の簡単な説明】
【０００７】
【図１】図１は、実施の形態１に係る送受信システムの構成を示すブロック図である。
【図２】図２は、実施の形態１に係る送受信システムの構成を示すブロック図である。
【図３】図３は、実施の形態１に係るクロックリカバリシステムの構成を示すブロック図である。
【図４】図４は、位相比較部の位相比較動作を示すタイミングチャートである。
【図５Ａ】図５Ａは、位相比較部の位相比較動作を示すタイミングチャートである。
【図５Ｂ】図５Ｂは、位相比較部の位相比較動作を示すタイミングチャートである。
【図５Ｃ】図５Ｃは、位相比較部の位相比較動作を示すタイミングチャートである。
【図６Ａ】図６Ａは、位相比較モード１における位相比較動作を示すタイミングチャートである。
【図６Ｂ】図６Ｂは、位相比較モード２における位相比較動作を示すタイミングチャートである。
【図７Ａ】図７Ａは、位相比較動作例を示す模式図である。
【図７Ｂ】図７Ｂは、位相比較動作例を示す模式図である。
【図７Ｃ】図７Ｃは、位相比較動作例を示す模式図である。
【図８】図８は、多相クロック生成部の構成を示すブロック図である。
【図９】図９は、ＰＬＬ部の構成を示すブロック図である。
【図１０】図１０は、位相シフト部の構成を示すブロック図である。
【図１１】図１１は、変形例に係るクロックリカバリシステムの構成を示すブロック図である。
【図１２】図１２は、サンプラ部の構成を示すブロック図である。
【図１３】図１３は、実施の形態２に係るクロックリカバリシステムの構成を示すブロック図である。
【図１４Ａ】図１４Ａは、位相比較部の位相比較動作を示すタイミングチャートである。
【図１４Ｂ】図１４Ｂは、位相比較部の位相比較動作を示すタイミングチャートである。
【図１５】図１５は、位相比較部が反応するデータ遷移の一部が制限される様子を示す模式図である。
【発明を実施するための形態】
【０００８】
（本発明の一態様を得るに至った経緯）
近年、映像の高画質化、音声の高音質化に伴って機器間を伝送する情報量が増加しており、それに伴って機器間の信号伝送速度の向上が望まれている。例えば、ＨＤＭＩ（登録商標）（High Definition Multimedia Interface）に準拠した表示装置において画素数が“７６８０×４３２０”である８Ｋ４Ｋパネルに動画像を表示する場合、１レーンあたり１２Ｇｂｐｓの信号伝送速度が必要となる。一方、ＨＤＭＩ（登録商標）においては下位互換性が重要視されており、例えば信号伝送速度が２５０ＭｂｐｓとなるＤＶＤプレーヤが接続された場合でも正常に出画しなくてはならない。このように、近年の機器間通信においては、超高速のデータ伝送だけでなく低速のデータ伝送にも対応しなければならない。
【０００９】
特許文献１には、高速データ受信に対応した受信回路が開示されている。この受信回路は、データと、データのハーフレートの位相が９０°ずつずれた４相の第１から第４のクロックとの間の位相を比較するものである。また、特許文献２にはＰＡＭ４受信に対応した受信回路が開示されている。
【００１０】
しかし、特許文献１、特許文献２等に記載された従来技術の単なる組み合わせでは、受信回路のクロックの周波数が、データ伝送レートのハーフレートに限定されるため、例えば１２Ｇｂｐｓのデータを受信する場合には、受信回路のクロックの周波数が６ＧＨｚと超高速になり、位相比較動作、及び後段に接続されるデジタル回路の動作タイミングが非常に厳しくなる。また、２５０Ｍｂｐｓのデータを受信する場合には、受信回路のクロックの周波数が１２５ＭＨｚと比較的遅くなるため、データを受信してからクロックの位相を調整するまでにかかる遅延時間が比較的大きくなり、受信回路の追従速度が比較的遅くなる。このため、比較的低いデータ転送レートのデータを受信する場合には、受信特性が劣化してしまう。
【００１１】
発明者は、上記課題に鑑み、下記本開示の一態様に係るクロックリカバリシステムに想到した。
【００１２】
本開示の一態様に係るクロックリカバリシステムは、受信データを受信するクロックリカバリシステムであって、前記受信データを２Ｎ（Ｎは１以上の整数）相のクロックでサンプリングし、１クロックサイクル毎に、２Ｎ×Ｍ（Ｍは１以上の整数）個のサンプリング信号を出力するサンプラ部と、前記１クロックサイクル毎に、前記２Ｎ×Ｍ個のサンプリング信号から、ｎ（ｎは１以上Ｎ以下の整数）×Ｍ個の復元信号を選択して出力するデータ選択部と、前記１クロックサイクル毎に、前記ｎ×Ｍ個の復元信号各々について、当該復元信号と、当該復元信号をサンプリングするサンプリングクロックよりも、１つ以上位相が進んだ第１クロックでサンプリングされた第１サンプリング信号と、当該サンプリングクロックよりも１つ以上位相が遅れた第２クロックでサンプリングされた第２サンプリング信号とに基づいて、前記２Ｎ相のクロックの位相に係る位相比較信号を出力する位相比較部と、前記受信データのデータレートに基づいてｎを指定するコントローラ部と、前記位相比較部から出力される位相比較信号と、前記コントローラ部によって指定されるｎとに基づいて、前記受信データのデータレートの１／ｎの周波数からなる前記２Ｎ相のクロックを生成して出力する多相クロック生成部とを備える。
【００１３】
上記構成のクロックリカバリシステムによると、コントローラ部は、受信データのデータレートに応じて、受信データのデータレートが比較的高い場合には、ｎを比較的大きな値に指定し、受信データのデータレートが比較的低い場合には、ｎを比較的小さな値に指定することが可能である。従って、上記構成のクロックリカバリシステムは、従来よりも広い周波数帯域の信号を受信し得る。
【００１４】
以下、本開示の一態様に係るクロックリカバリシステムの具体例について、図面を参照しながら説明する。ここで示す実施の形態は、いずれも本開示の一具体例を示すものである。従って、以下の実施の形態で示される数値、形状、構成要素、構成要素の配置及び接続形態、並びに、ステップ（工程）及びステップの順序等は、一例であって本開示を限定するものではない。以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意に付加可能な構成要素である。また、各図は、模式図であり、必ずしも厳密に図示されたものではない。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。
【００１５】
（実施の形態１）
図１、図２は、それぞれ、実施の形態１に係るクロックリカバリシステムを含んで構成される送受信システム１、送受信システム２の構成を示すブロック図である。
【００１６】
図１に示されるように、送受信システム１は、実施の形態１に係るクロックリカバリシステム１０と伝送路２０と伝送路３０と送信システム４０とを含む。
【００１７】
送信システム４０は、受信データＲＸＤＡＴＡ（論理信号）を生成するＴＸロジック４０１ａと、ＴＸロジック４０１ａにより生成された受信データＲＸＤＡＴＡを伝送路２０に出力するＴＸドライバ４０１ｂとを備えている。また、送信システム４０はクロックを生成するＰＬＬ４０１ｃをさらに備え、ＴＸロジック４０１ａにクロックを供給するとともに、ＴＸドライバ４０１ｄを通して伝送路３０にクロックを出力する。
【００１８】
本システムはクロックフォワードシステムと呼ばれるシステムであり、送信側のシステムが、受信データＲＸＤＡＴＡと共に、受信データＲＸＤＡＴＡ生成する際に利用されるクロックを伝送するシステムである。
【００１９】
図２に示されるように、送受信システム２は、クロックリカバリシステム１０と伝送路２０と伝送路６０と送信システム５０とを含む。
【００２０】
送受信システム１との相違点は、送受信システム２の送信システム５０が、送受信システム１における送信システム４０のＴＸドライバ４０１ｄの代わりにＡＵＸドライバ５０１ｄを備えている点と、送受信システム２の送信システム５０が、伝送路３０にクロックを出力せずに、伝送路６０に、受信データＲＸＤＡＴＡのデータレート、使用レーン数等の情報を含むＡＵＸデータを出力する点とである。一般に、ＡＵＸデータは受信データＲＸＤＡＴＡより低いデータレートである。本システムはクロックエンベデッドシステムと呼ばれるシステムであり、送信側のシステムが、受信データＲＸＤＡＴＡと共に、受信データＲＸＤＡＴＡのデータレートに係る情報を含むＡＵＸデータを伝送するシステムである。
【００２１】
このように、実施の形態１に係るクロックリカバリシステム１０は、クロックフォワードシステムとクロックエンベデッドシステムとの双方に適用され得る。
【００２２】
図３は、クロックリカバリシステム１０の構成を示すブロック図である。
【００２３】
図３に示されるように、クロックリカバリシステム１０は、サンプラ部１１とクロックリカバリ部１２とを備える。
【００２４】
サンプラ部１１は、伝送路２０を通過した受信データＲＸＤＡＴＡを、２Ｎ（Ｎは２以上の整数）相のクロックＳＭＰＣＬＫでサンプリングし、１クロックサイクル毎に２Ｎ個のサンプリング信号ＳＭＰＤＡＴＡを出力する。
【００２５】
クロックリカバリ部１２は、１クロックサイクル毎に、サンプラ部１１から出力された２Ｎ個のサンプリング信号ＳＭＰＤＡＴＡを受信する。そして、２Ｎ相のクロックＳＭＰＣＬＫを出力すると共に、１クロックサイクル毎に、２Ｎ個のサンプリング信号ＳＭＰＤＡＴＡの中からｎ（ｎは１以上Ｎ以下の整数）個の復元信号ＲＤＯＵＴを選択して出力する。
【００２６】
クロックリカバリ部１２は、位相比較部１０１とデータ選択部１０２と多相クロック生成部１０３とコントローラ部１０４とを備える。２Ｎ個のサンプリング信号ＳＭＰＤＡＴＡは、位相比較部１０１及びデータ選択部１０２に供給される。
【００２７】
データ選択部１０２は、１クロックサイクル毎に、２Ｎ個のサンプリング信号ＳＭＰＤＡＴＡから、ｎ個の復元信号ＲＤＯＵＴを選択して出力する。
【００２８】
位相比較部１０１は、１クロックサイクル毎に、ｎ個の復元信号ＲＤＯＵＴ各々について、復元信号ＲＤＯＵＴと、復元信号ＲＤＯＵＴをサンプリングするサンプリングクロックＣＫよりも、１つ以上位相が進んだ第１クロックＣＬＫＬＡＧでサンプリングされた第１サンプリング信号と、サンプリングクロックＣＫよりも、１つ以上位相が遅れた第２クロックＣＫＬＥＡＤでサンプリングされた第２サンプリング信号と基づいて、２Ｎ相のクロックＳＭＰＣＬＫの位相に係る位相比較信号を出力する。
【００２９】
コントローラ部１０４は、受信データＲＸＤＡＴＡのデータレートに基づいてｎを指定する。また、コントローラ部１０４は、２Ｎ相のクロックＳＭＰＣＬＫの中から、サンプリングクロックＣＫよりも１つ以上位相が進んだクロックのうちのいずれか１つを第１クロックＣＬＫＬＡＧに指定し、サンプリングクロックＣＫよりも１つ以上位相が遅れたクロックのうちのいずれか１つを第２クロックＣＫＬＥＡＤに指定する。
【００３０】
多相クロック生成部１０３は、位相比較部１０１から出力される位相比較信号と、コントローラ部１０４によって指定されるｎとに基づいて、受信データＲＸＤＡＴＡのデータレートの１／ｎの周波数からなる２Ｎ相のクロックＳＭＰＣＬＫを生成して出力する。
【００３１】
図４は、位相比較部１０１の基本的な位相比較動作を示すタイミングチャートである。
【００３２】
位相比較部１０１は、第１クロックＣＫＬＡＧと第２クロックＣＫＬＥＡＤとにより規定される位相比較ウィンドウに受信データＲＸＤＡＴＡのデータ遷移エッジが存在する場合に位相比較信号を活性化させる。より詳しくは、位相比較部１０１は、復元信号と第１サンプリング信号とに基づいて、サンプリングクロックＣＫによるサンプリングのタイミングと、第１クロックＣＫＬＡＧによるサンプリングのタイミングとの間の第１期間に、受信データＲＸＤＡＴＡのデータ遷移エッジが存在する場合に活性化される第１位相比較信号ＬＡＧを出力する。そして、位相比較部１０１は、復元信号と第２サンプリング信号とに基づいて、サンプリングクロックＣＫによるサンプリングのタイミングと、第２クロックＣＫＬＥＡＤによるサンプリングのタイミングとの間の第２期間に、受信データＲＸＤＡＴＡのデータ遷移エッジが存在する場合に活性化される第２位相比較信号ＬＥＡＤを出力する。ここで、第１位相比較信号は、サンプリングクロックＣＫと、第１クロックＣＫＬＡＧと、第２クロックＣＫＬＥＡＤとの位相をそれぞれ遅らせるための信号であり、第２位相比較信号は、サンプリングクロックＣＫと、第１クロックＣＫＬＡＧと、第２クロックＣＫＬＥＡＤとの位相をそれぞれ進めるための信号である。
【００３３】
第１期間及び第２期間は、受信データＲＸＤＡＴＡとサンプリングクロックＣＫとの位相が一致した状態において受信データＲＸＤＡＴＡのデータ遷移エッジが含まれないように設定される。
【００３４】
次に、図５Ａ、図５Ｂ、図５Ｃを用いて、位相比較部１０１の詳細な動作について説明する。
【００３５】
図５Ａは、受信データＲＸＤＡＴＡのデータレートが比較的低い（ここでは例えば、数百ＭＨｚ程度）場合における、位相比較部１０１の位相比較動作を示すタイミングチャートである。図５Ｂは、受信データＲＸＤＡＴＡのデータレートが比較的中程度（ここでは例えば、数ＧＨｚ程度）場合における、位相比較部１０１の位相比較動作を示すタイミングチャートである。そして、図５Ｃは、受信データＲＸＤＡＴＡのデータレートが比較的高い（ここでは例えば、十数ＧＨｚ程度）場合における、位相比較部１０１の位相比較動作を示すタイミングチャートである。
【００３６】
上述したように、位相比較部１０１には、受信データＲＸＤＡＴＡを２Ｎ相のクロックＳＭＰＣＬＫでサンプリングした２Ｎ個のサンプリング信号ＳＭＰＤＡＴＡが与えられる。２Ｎ個のサンプリング信号ＳＭＰＤＡＴＡの内ｎ個を復元信号ＲＤＯＵＴとして選択する場合、２Ｎ相のクロックＳＭＰＣＬＫのクロック周波数は、受信データＲＸＤＡＴＡのデータレートの１／ｎとなる。
【００３７】
受信データＲＸＤＡＴＡのデータレートが最も速くなる場合、クロックリカバリシステム１０は、後段のデジタル回路のタイミングマージンを確保するため、またＰＬＬの最大発振周波数を低く抑えるため、データの処理並列度を比較的高くして、２Ｎ相のクロックＳＭＰＣＬＫのクロック周波数を比較的低く抑えることが望ましい。このため、この場合には、コントローラ部１０４は、ｎの値を最大値であるＮに指定し、位相比較部１０１は、図５Ｃの位相比較モードＣに示される位相比較動作を行う。位相比較モードＣにおいては、２Ｎ個のサンプリングデータ全てを位相比較用に使用する。例えば、ｋ番目（ｋは１以上ｎ以下の整数）のサンプリングクロックＣＫ（ｋ）と、ｋ−１番目のサンプリングクロックＣＫＥ（ｋ−１）との間に受信データＲＸＤＡＴＡのデータ遷移エッジが存在する場合は、第１位相比較信号ＬＡＧ（ｋ−１）をアクティブにし、サンプリングクロックＣＫ（ｋ）とサンプリングクロックＣＫＥ（ｋ）との間に受信データＲＸＤＡＴＡのデータ遷移エッジが存在する場合は、第２位相比較信号ＬＥＡＤ（ｋ）をアクティブにする。
【００３８】
一方、受信データＲＸＤＡＴＡのデータレートが最も遅くなる場合、クロックリカバリシステム１０は、位相比較動作を行ってから２Ｎ相のクロックＳＭＰＣＬＫの位相が調整されるまでの遅延時間を極力小さく抑えるため、データの処理並列度を比較的小さくして、２Ｎ相のクロックＳＭＰＣＬＫのクロック周波数を比較的高くすることが望ましい。このため、この場合には、コントローラ部１０４は、ｎの値を最小値である１に指定し、位相比較部１０１は、図５Ａの位相比較モードＡに示される位相比較動作を行う。位相比較モードＡにおいては、２Ｎ個のサンプリングデータの内位相比較用に使用するデータを限定する。例えば、サンプリングクロックＣＫと、第１クロックＣＫＬＡＧとの間に受信データＲＸＤＡＴＡのデータ遷移エッジが存在する場合は第１位相比較信号ＬＡＧを活性化する。ここで、位相比較動作に使用するサンプリングデータは２Ｎ個の中から選択可能である。
【００３９】
図６Ａは、サンプリングクロックＣＫとの位相差が比較的小さいクロックでサンプリングされたサンプリングデータを位相比較動作に使用する位相比較モード１における、位相比較動作を示すタイミングチャートであり、図６Ｂは、サンプリングクロックＣＫとの位相差が比較的大きいクロックでサンプリングされたサンプリングデータを位相比較動作に使用する位相比較モード２における、位相比較動作を示すタイミングチャートである。
【００４０】
図６Ａに示されるように、サンプリングクロックＣＫとの位相差が比較的小さいクロックでサンプリングされたサンプリングデータを位相比較動作に使用した場合は、位相比較動作における不感帯の大きさが比較的大きくなるため、高周波ジッタに対する耐性が大きくなる。
【００４１】
一方で、図６Ｂに示されるようにサンプリングクロックＣＫとの位相差が比較的大きいクロックでサンプリングされたサンプリングデータを位相比較動作に使用した場合は、位相比較動作における不感帯が比較的小さくなる又はなくなるため低周波ジッタに対する耐性が大きくなる。
【００４２】
このように、コントローラ部１０４は、送信システム４０もしくは５０のジッタ特性に応じて、第１クロックＣＫＬＡＧと第２クロックＣＫＬＥＡＤの指定とを行うことで、クロックリカバリシステム１０の受信特性をフレキシブルに調整できる。
【００４３】
図５Ｂに示される位相比較モードＢは、図５Ａに示される位相比較モードＡと、図５Ｃに示される位相比較モードＣの間のデータ処理並列度である。位相比較モードＢにおいても、位相比較動作に使用するサンプリングデータは選択可能である。なお、位相比較モードは、複数であれば、必ずしも上記位相比較モードＡ、位相比較モードＢ、位相比較モードＣの３つである例に限定されない。
【００４４】
図７Ａ、図７Ｂ、図７Ｃは、２Ｎ＝６の場合における位相比較動作例を示す模式図である。図７Ａは、位相比較モードＡにおける位相比較動作例の模式図であり、図７Ｂは、位相比較モードＢにおける位相比較動作例の模式図であり、図７Ｃは、位相比較モードＣにおける位相比較動作例の模式図である。図７Ａ〜図７Ｃにおいて、ＤＡＴＡ０〜ＤＡＴＡ５のそれぞれは、６つのサンプリングデータを示す。
【００４５】
図７Ａに示されるように、位相比較モードＡでは、例えば、ＤＡＴＡ０とＤＡＴＡ２との排他的論理和により第１位相比較信号ＬＡＧを生成し、ＤＡＴＡ２とＤＡＴＡ４との排他的論理和により第２位相比較信号ＬＥＡＤを生成する。本例ではＤＡＴＡ１、ＤＡＴＡ３、ＤＡＴＡ５は使用しない。この場合には、例えば、ＤＡＴＡ２が復元信号として選択される。また、別例として、例えば、ＤＡＴＡ１とＤＡＴＡ２との排他的論理和で第１位相比較信号ＬＡＧを生成し、ＤＡＴＡ２とＤＡＴＡ３との排他的論理和で第２位相比較信号ＬＥＡＤを生成するとしてもよい。この例の場合には、不感帯が比較的大きくなるため、高周波ジッタに対する耐性が比較的大きくなる。
【００４６】
図７Ｂに示されるように、位相比較モードＢでは、例えば、ＤＡＴＡ０とＤＡＴＡ１との排他的論理和、及び、ＤＡＴＡ３とＤＡＴＡ４との排他的論理和により第１位相比較信号ＬＡＧ信号を生成し、ＤＡＴＡ１とＤＡＴＡ２との排他的論理和、及び、ＤＡＴＡ４とＤＡＴＡ５との排他的論理和により第２位相比較信号ＬＥＡＤを生成する。この場合には、例えば、ＤＡＴＡ１とＤＡＴＡ４とが復元信号として選択される。
【００４７】
図７Ｃに示されるように、位相比較モードＣでは、例えば、ＤＡＴＡ０とＤＡＴＡ１との排他的論理和、及び、ＤＡＴＡ４とＤＡＴＡ５との排他的論理和で第２位相比較信号ＬＥＡＤを生成し、ＤＡＴＡ１とＤＡＴＡ２との排他的論理和、及び、ＤＡＴＡ３とＤＡＴＡ４との排他的論理和で第１位相比較信号ＬＡＧを生成する。この場合には、例えば、ＤＡＴＡ０とＤＡＴＡ２とＤＡＴＡ４とが復元信号として選択される。
【００４８】
図８は、多相クロック生成部１０３の構成を示すブロック図である。ここでは、多相クロック生成部１０３が、図８に示される構成であるとして説明する。しかしながら、図８に示される構成は一例であって、多相クロック生成部１０３は、必ずしも、図８に示される構成に限定される必要はない。
【００４９】
図８に示されるように、多相クロック生成部１３は、位相調整部２０１と周波数調整部２０２と位相シフト部２０３とＰＬＬ部２０４とを備える。
【００５０】
位相調整部２０１は、第１位相比較信号ＬＡＧと第１位相比較信号ＬＥＡＤとに基づいて、出力すべき２Ｎ相のクロックＳＭＰＣＬＫの位相を示す位相調整信号ＰＨＡＤＪを生成する。
【００５１】
周波数調整部２０２は、第１位相比較信号ＬＡＧと第２位相比較信号ＬＥＡＤとに基づいて、出力すべき２Ｎ相のクロックＳＭＰＣＬＫの周波数を示す周波数調整信号ＦＲＡＤＪを生成する。
【００５２】
ＰＬＬ部２０４は、受信データＲＸＤＡＴＡに同期する受信クロックＲＸＣＬＫが外部から入力される場合に、その受信クロックＲＸＣＬＫに同期させることで、２Ｎ相のＰＬＬクロックＰＬＬＣＬＫの生成を行い、受信クロックＲＸＣＬＫが外部から入力されない場合に、周波数調整部２０２によって生成される周波数調整信号ＦＲＡＤＪによって示される周波数であって、第１位相比較信号ＬＡＧと第２位相比較信号ＬＥＡＤとに基づく位相の２Ｎ相のＰＬＬクロックＰＬＬＣＬＫの生成を行う。
【００５３】
位相シフト部２０３は、受信クロックＲＸＣＬＫが外部から入力される場合に、ＰＬＬ部２０４により生成された２Ｎ相のＰＬＬクロックＰＬＬＣＬＫに対して、位相調整部２０１によって生成される位相調整信号によって示される位相となるように第１位相調整を行って２Ｎ相のクロックＳＭＰＣＬＫとして出力し、受信クロックＲＸＣＬＫが外部から入力されない場合に、ＰＬＬ部２０４により生成された２Ｎ相のＰＬＬクロックＰＬＬＣＬＫに対して、位相調整を行わずに、２相のクロックＳＭＰＣＬＫとして出力する。
【００５４】
クロックリカバリシステム１０は、図８に示される多相クロック生成部１０３を利用することで、図１に示される、クロックフォワードシステムである送受信システム１と、図２に示される、クロックエンベデッドシステムである送受信システム２との双方のシステムに対応することが可能となる。
【００５５】
図１に示される送受信システム１では、ＰＬＬ部２０４は受信クロックＲＸＣＬＫを用いて周波数ロックを行い、第１位相比較信号ＬＡＧ及び第２位相比較信号ＬＥＡＤに基づく位相調整を停止し、２Ｎ相のクロックＰＬＬＣＬＫを生成して出力する。そして、位相シフト部２０３は、ＰＬＬ部２０４から出力された２Ｎ相のクロックＰＬＬＣＬＫに対して、位相調整信号ＰＨＡＤＪに基づいて位相調整を行い、２Ｎ相のクロックＳＭＰＣＬＫとして出力する。
【００５６】
一方、図２の送受信システム２では、ＰＬＬ部２０４は周波数調整信号ＦＲＡＤＪを用いて周波数ロックを行い、第１位相比較信号ＬＡＧ及び第２位相比較信号ＬＥＡＤに基づいて位相調整された２Ｎ相のクロックＰＬＬＣＬＫを生成して出力する。位相シフト部２０３は位相調整信号ＰＨＡＤＪに基づく位相調整を停止し、ＰＬＬ部２０４から出力された２Ｎ相のクロックＰＬＬＣＬＫを２Ｎ相のクロックＳＭＰＣＬＫとしてそのまま出力する。
【００５７】
図９は、ＰＬＬ部２０４の構成を示すブロック図である。ここでは、ＰＬＬ部２０４が、図９に示される構成であるとして説明する。しかしながら、図９に示される構成は一例であって、ＰＬＬ部２０４は、必ずしも、図９に示される構成に限定される必要はない。
【００５８】
図９に示されるように、ＰＬＬ部２０４は、位相周波数比較部２０４ａとオシレータ部２０４ｂとを備える。
【００５９】
位相周波数比較部２０４ａは、受信クロックＲＸＣＬＫが外部から入力される場合に非アクティブになり、受信クロックＲＸＣＬＫが外部から入力されない場合にアクティブになるモード選択信号ＣＨＭＯＤに基づいて、モード選択信号ＣＨＭＯＤがアクティブの場合に、周波数調整部２０２によって生成される周波数調整信号ＦＲＡＤＪを位相周波数比較結果信号ＰＦＤＥＴとして出力し、モード選択信号ＣＨＭＯＤが非アクティブの場合に、受信クロックＲＸＣＬＫとフィードバッククロックＦＢＣＬＫとの位相周波数比較結果を位相周波数比較結果信号ＰＦＤＥＴとして出力する。
【００６０】
オシレータ部２０４ｂは、モード選択信号ＣＨＭＯＤに基づいて、モード選択信号ＣＨＭＯＤがアクティブの場合に、第１位相比較信号ＬＡＧと第２位相比較信号ＬＥＡＤとに基づく第２位相調整を行って、フィードバッククロックＦＢＣＬＫの生成及び２Ｎ相のＰＬＬクロックの生成を行い、モード選択信号ＣＨＭＯＤが非アクティブの場合に、上記第２位相調整を行わずに、上記フィードバッククロックＦＢＣＬＫの生成及び上記２Ｎ相のＰＬＬクロックＰＬＬＣＬＫの生成を行う。
【００６１】
図１０は、位相シフト部２０３の構成を示すブロック図である。ここでは、位相シフト部２０３が、図１０に示される構成であるとして説明する。しかしながら、図１０に示される構成は一例であって、位相シフト部２０３は、必ずしも図１０に示される構成に限定される必要はない。
【００６２】
図１０に示されるように、位相シフト部２０３は、クロック選択部２０３ａと位相補間部２０３ｂとを備える。
【００６３】
位相補間部２０３ｂは、ＰＬＬ部２０４によって生成された２Ｎ相のＰＬＬクロックＰＬＬＣＬＫに対して、上記第１位相調整を行う。
【００６４】
クロック選択部２０３ａは、モード選択信号ＣＨＭＯＤがアクティブの場合に、ＰＬＬ部２０４によって生成された２Ｎ相のＰＬＬクロックＰＬＬＣＬＫを選択して、２Ｎ相のクロックＳＭＰＣＬＫとして出力し、モード選択信号ＣＨＭＯＤが非アクティブの場合に、位相補間部２０３ｂによって上記第１位相調整が行われた２Ｎ相のＰＬＬクロックＰＬＬＣＬＫを選択して、２Ｎ相のクロックＳＭＰＣＬＫとして出力する。
【００６５】
位相シフト部２０３は、モード選択信号ＣＨＭＯＤがアクティブの場合に、位相補間部２０３ｂの動作を停止する。
【００６６】
（変形例）
ここでは、実施の形態１に係るクロックリカバリシステム１０から、その構成の一部が変更された、変形例に係るクロックリカバリシステムについて説明する。
【００６７】
図１１は、変形例に係るクロックリカバリシステム１０ａの構成を示すブロック図である。
【００６８】
図１１に示されるように、クロックリカバリシステム１０ａは、実施の形態１に係るクロックリカバリシステム１０から、サンプラ部１１がサンプラ部１１ａに変更されている。以下、変形例に係るクロックリカバリシステム１０ａについて、実施の形態１に係るクロックリカバリシステム１０との相違点を中心に、図面を参照しながら説明する。
【００６９】
図１２は、サンプラ部１１ａの構成を示すブロック図である。
【００７０】
図１２に示されるように、サンプラ部１１ａは、２Ｎ個のサンプリング回路６１（図１２中のサンプリング回路６１ａ〜サンプリング回路６１ｄ）を含んで構成される。ここでは、各サンプリング回路６１は、イネーブル入力付きのＤフリップフロップ回路によって実現されている。このため、各サンプリング回路６１は、イネーブル信号がアクティブである場合にはサンプル動作を行い、イネーブル信号が非アクティブである場合にはサンプル動作を停止する。
【００７１】
図１２に示されるように、サンプリング回路６１のそれぞれには、２Ｎ相のクロックＳＭＰＣＬＫのうちの互いに異なる１つのクロックＳＭＰＣＬＫと、２Ｎ個のイネーブル信号ＳＭＰＥＮのうちの互いに異なる１つのイネーブル信号ＳＭＰＥＮ［ｉ］（ｉは、０以上２Ｎ−１以下の整数）とが入力される。
【００７２】
この構成により、サンプラ部１１ａは、２Ｎ個のイネーブル信号ＳＭＰＥＮが適切な値に設定されることで、出力するサンプリング信号を、２Ｎ個のサンプリング信号のうち、所望のｊ（ｊは、１以上２Ｎ以下の整数）個に限定してサンプリング信号の出力を行うことができる。
【００７３】
このため、サンプラ部１１ａは、データ選択部１０２によって復元信号として選択されるｎ個のサンプリング信号に対応するサンプリング回路６１をイネーブルにし、他のサンプリング回路６１をディセーブルにするように設定された、２Ｎ個のイネーブル信号ＳＭＰＥＮからなる信号（以下、この信号のことを「所定の信号」とも呼ぶ。）が入力されることで、１クロックサイクル毎に出力するサンプリング信号を、データ選択部１０２によって復元信号として選択されるｎ個に限定して出力する。
【００７４】
すなわち、サンプラ部１１ａは、外部から上記所定の信号が入力される場合には、データ選択部１０２によってｎ個の復元信号として選択されないサンプリング信号をサンプリングするサンプリング回路６１の動作を抑制して、１クロックサイクル毎に出力するサンプリング信号を、データ選択部１０２によって復元信号として選択されるｎ個に限定してサンプリング信号の出力を行う。
【００７５】
このように、上記構成のクロックリカバリシステム１０ａは、復元信号として選択されることのないサンプリング信号をサンプリングするサンプリング回路６１のサンプリング動作を抑制することで、実施の形態１に係るクロックリカバリシステム１０よりも、消費電力を抑制することができる。
【００７６】
（実施の形態２）
ここでは、実施の形態１に係るクロックリカバリシステム１０から、その構成の一部が変更された、実施の形態２に係るクロックリカバリシステムについて説明する。
【００７７】
実施の形態１に係るクロックリカバリシステム１０は、受信データＲＸＤＡＴＡが２値の論理値を取り得る信号である場合の構成例であった。
【００７８】
これに対して、実施の形態２に係るクロックリカバリシステムは、受信データＲＸＤＡＴＡが（Ｍ＋１）値（Ｍは２以上の整数）の論理値を取り得る信号（以下、「多値信号」とも呼ぶ。）である場合における構成例となっている。なお、実施の形態１に係るクロックリカバリシステムは、Ｍが１の場合における（Ｍ＋１）値（すなわち２値）の論理値を取り得る信号である場合の構成例であると言うこともできる。
【００７９】
図１３は、実施の形態２に係るクロックリカバリシステム１０ｂの構成を示すブロック図である。このクロックリカバリシステム１０ｂは、受信データＲＸＤＡＴＡが、４値（すなわち、Ｍが３の場合における（Ｍ＋１）値）の論理信号を取り得る多値信号である場合の構成例となっている。
【００８０】
図１３に示されるように、クロックリカバリシステム１０ｂは、実施の形態１に係るクロックリカバリシステム１０から、サンプラ部１１がサンプラ部１１ｂに変更され、クロックリカバリ部１２がクロックリカバリ部７２に変更されている。そして、クロックリカバリ部７２は、実施の形態１に係るクロックリカバリ部１２から、位相比較部１０１が位相比較部７０１に変更され、データ選択部１０２がデータ選択部７０２に変更されている。以下、実施の形態２に係るクロックリカバリシステム１０ｂについて、実施の形態１に係るクロックリカバリシステム１０との相違点を中心に、図面を参照しながら説明する。
【００８１】
サンプラ部１１ｂは、２Ｎ×Ｍ（この例では、Ｍ＝３）個のサンプリング回路６１を含んで構成され、伝送路２０を通過した受信データＲＸＤＡＴＡを、２Ｎ（Ｎは２以上の整数）相のクロックＳＭＰＣＬＫでサンプリングし、１クロックサイクル毎に２Ｎ×Ｍ（この例では、Ｍ＝３）個のサンプリング信号ＳＭＰＤＡＴＡを出力する。
【００８２】
データ選択部７０２ｂは、１クロックサイクル毎に、２Ｎ×Ｍ（この例では、Ｍ＝３）個のサンプリング信号ＳＭＰＤＡＴＡから、ｎ×Ｍ（この例ではＭ＝３）個の復元信号ＲＣＶＤＡＴＡを選択して出力する。
【００８３】
位相比較部７０１は、１クロックサイクル毎に、ｎ×Ｍ個の復元信号ＲＣＶＤＡＴＡ各々について、復元信号ＲＣＶＤＡＴＡと、復元信号ＲＣＶＤＡＴＡをサンプリングするサンプリングクロックＣＫよりも、１つ以上位相が進んだ第１クロックＣＬＫＬＡＧでサンプリングされた第１サンプリング信号と、サンプリングクロックＣＫよりも１つ以上位相が遅れた第２クロックＣＬＫＬＥＡＤでサンプリングされた第２サンプリング信号とに基づいて、２Ｎ相のクロックＳＭＰＣＬＫの位相に係る位相比較信号を出力する。
【００８４】
図１４Ａは、受信データＲＸＤＡＴＡのデータレートが比較的中程度（ここでは例えば、数ＧＭＨｚ程度）場合における、位相比較部７０１の位相比較動作を示すタイミングチャートである。そして、図１４Ｂは、受信データＲＸＤＡＴＡのデータレートが比較的高い（ここでは例えば、十数ＧＨｚ程度）場合における、位相比較部７０１の位相比較動作を示すタイミングチャートである。
【００８５】
図１４Ａ、図１４Ｂに示されるように、位相比較部７０１は、多値信号において位相比較を行う。位相比較方法は、例えば多値信号の１データの遷移に基づいて行ってもよいし、全てのデータの遷移に基づいて行ってもよい。
【００８６】
また、例えば、位相比較部７０１は、位相比較を行う際において、反応するデータ遷移の一部が制限される構成であってもよい。
【００８７】
図１５は、位相比較部７０１が行う位相比較において、位相比較部７０１が反応するデータ遷移の一部が制限される様子の一例を示す模式図である。
【００８８】
図１５に示されるように、この例では、位相比較部７０１は、データ遷移のうち、データの中心に近い側で起こるデータ遷移への反応が制限される。これにより、この例における位相比較部７０１は、多値信号における不要な遷移ジッタへの反応が抑えられる。
【００８９】
（補足）
以上のように、本出願において開示する技術の例示として、実施の形態、変形例、及び実施の形態２について説明した。しかしながら本開示による技術は、これらに限定されず、適宜、変更、置き換え、付加、省略等を行った実施の形態にも適用可能である。
【００９０】
以下に、本開示における更なる変形例の一例について列記する。
【００９１】
（１）変形例において、クロックリカバリシステム１０ａは、２Ｎ個のサンプリング回路６１のそれぞれに、２Ｎ個のイネーブル信号ＳＭＰＥＮのうちの互いに異なる１つのイネーブル信号ＳＭＰＥＮが入力される構成であるとして説明した。しかしながら、クロックリカバリシステム１０ａは、かならずしも上記構成通りに限定される必要はない。他の構成例として、例えば、２Ｎ個のサンプリング回路６１をＬ（Ｌは２以上２Ｎ未満の整数）のグループにグルーピングし、各グループ単位で、そのグループに属するサンプリング回路６１に共通のイネーブル信号ＳＭＰＥＮが入力される構成等が考えられる。この例の場合には、イネーブル信号ＳＭＰＥＮの数はＬとなる。
【００９２】
（２）実施の形態２において、クロックリカバリシステム１０ｂは、受信データＲＸＤＡＴＡが、４値（すなわち、Ｍが３の場合における（Ｍ＋１）値）の論理信号を取り得る多値信号である場合の構成例として説明した。しかしながら、クロックリカバリシステム１０ｂは、受信データＲＸＤＡＴＡが、必ずしも、４値（すなわち、Ｍが３の場合における（Ｍ＋１）値）の論理信号を取り得る多値信号である場合の構成例に限定される必要はない。例えば、クロックリカバリシステム１０ｂは、受信データＲＸＤＡＴＡが、３値（すなわち、Ｍが２の場合における（Ｍ＋１）値）の論理信号を取り得る多値信号である場合には、例えば、実施の形態２の記載においてＭを２に読み替える構成例で実現される。
【産業上の利用可能性】
【００９３】
本発明は、外部から送信される信号を受信するシステムに広く利用可能である。
【符号の説明】
【００９４】
１、２  送受信システム
１０、１０ａ、１０ｂ  クロックリカバリシステム
１１、１１ｂ  サンプラ部
６１ａ、６１ｂ、６１ｃ、６１ｄ  サンプリング回路
１０１、７０１  位相比較部
１０２、７０２  データ選択部
１０３  多相クロック生成部
１０４  コントローラ部
２０１  位相調整部
２０２  周波数調整部
２０３  位相シフト部
２０３ａ  クロック選択部
２０３ｂ  位相補間部
２０４  ＰＬＬ部
２０４ａ  位相周波数比較部
２０４ｂ  オシレータ部
【図１】
2019003493.tif 000003
【図２】
2019003493.tif 000004
【図３】
2019003493.tif 000005
【図４】
2019003493.tif 000006
【図５Ａ】
2019003493.tif 000007
【図５Ｂ】
2019003493.tif 000008
【図５Ｃ】
2019003493.tif 000009
【図６Ａ】
2019003493.tif 000010
【図６Ｂ】
2019003493.tif 000011
【図７Ａ】
2019003493.tif 000012
【図７Ｂ】
2019003493.tif 000013
【図７Ｃ】
2019003493.tif 000014
【図８】
2019003493.tif 000015
【図９】
2019003493.tif 000016
【図１０】
2019003493.tif 000017
【図１１】
2019003493.tif 000018
【図１２】
2019003493.tif 000019
【図１３】
2019003493.tif 000020
【図１４Ａ】
2019003493.tif 000021
【図１４Ｂ】
2019003493.tif 000022
【図１５】
2019003493.tif 000023
【手続補正書】
【提出日】令和1年7月30日(2019.7.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
受信データを受信するクロックリカバリシステムであって、
前記受信データを２Ｎ（Ｎは１以上の整数）相のクロックでサンプリングし、１クロックサイクル毎に、２Ｎ×Ｍ（Ｍは１以上の整数）個のサンプリング信号を出力するサンプラ部と、
前記１クロックサイクル毎に、前記２Ｎ×Ｍ個のサンプリング信号から、ｎ（ｎは１以上Ｎ以下の整数）×Ｍ個の復元信号を選択して出力するデータ選択部と、
前記１クロックサイクル毎に、前記ｎ×Ｍ個の復元信号各々について、当該復元信号と、当該復元信号をサンプリングするサンプリングクロックよりも、１つ以上位相が進んだ第１クロックでサンプリングされた第１サンプリング信号と、当該サンプリングクロックよりも１つ以上位相が遅れた第２クロックでサンプリングされた第２サンプリング信号とに基づいて、前記２Ｎ相のクロックの位相に係る位相比較信号を出力する位相比較部と、
前記受信データのデータレートに基づいてｎを指定するコントローラ部と、
前記位相比較部から出力される位相比較信号と、前記コントローラ部によって指定されるｎとに基づいて、前記受信データのデータレートの１／ｎの周波数からなる前記２Ｎ相のクロックを生成して出力する多相クロック生成部とを備え、
前記多相クロック生成部は、
前記位相比較信号に基づいて、出力すべき前記２Ｎ相のクロックの位相を示す位相調整信号を生成する位相調整部と、
前記位相比較信号に基づいて、出力すべき前記２Ｎ相のクロックの周波数を示す周波数調整信号を出力する周波数調整部と、
前記受信データに同期する受信クロックが外部から入力される場合に、当該受信クロックに同期させることで、２Ｎ相のＰＬＬクロックの生成を行い、前記受信クロックが外部から入力されない場合に、前記周波数調整部によって生成される周波数調整信号によって示される周波数であって、前記位相比較信号に基づく位相の前記２Ｎ相のＰＬＬクロックの生成を行うＰＬＬ部と、
前記受信クロックが外部から入力される場合に、前記ＰＬＬ部により生成された前記２Ｎ相のＰＬＬクロックに対して、前記位相調整部によって生成される位相調整信号によって示される位相となるように第１位相調整を行って、前記２Ｎ相のクロックとして出力し、前記受信クロックが外部から入力されない場合に、前記ＰＬＬ部により生成された前記２Ｎ相のＰＬＬクロックに対して、位相調整を行わずに、前記２Ｎ相のクロックとして出力する位相シフト部とを備える
クロックリカバリシステム。
【請求項２】
Ｍは１である
請求項１に記載のクロックリカバリシステム。
【請求項３】
前記位相比較部は、前記位相比較信号として、
前記復元信号と前記第１サンプリング信号とに基づいて、前記サンプリングクロックによるサンプリングのタイミングと、前記第１クロックによるサンプリングのタイミングとの間の第１期間に、前記受信データのデータ遷移エッジが存在する場合に活性化される第１位相比較信号を出力し、
前記復元信号と前記第２サンプリング信号とに基づいて、前記サンプリングクロックによるサンプリングのタイミングと、前記第２クロックによるサンプリングのタイミングとの間の第２期間に、前記受信データのデータ遷移エッジが存在する場合に活性化される第２位相比較信号を出力し、
前記多相クロック生成部は、前記位相比較部から活性化された第１位相比較信号が出力される場合には、生成する前記２Ｎ相のクロックの位相を遅らせて前記２Ｎ相のクロックの生成を行い、前記位相比較部から活性化された第２位相比較信号が出力される場合には、生成する前記２Ｎ相のクロックの位相を進ませて前記２Ｎ相のクロックの生成を行う
請求項１又は２に記載のクロックリカバリシステム。
【請求項４】
前記コントローラ部は、前記２Ｎ相のクロックの中から、前記サンプリングクロックよりも１つ以上位相が進んだクロックのうちのいずれか１つを前記第１クロックに指定し、前記サンプリングクロックよりも１つ以上位相が遅れたクロックのうちのいずれか１つを前記第２クロックに指定する
請求項１〜３のいずれか１項に記載のクロックリカバリシステム。
【請求項５】
前記ＰＬＬ部は、位相周波数比較結果信号を出力する位相周波数比較部と、前記位相周波数比較部によって出力される位相周波数比較結果信号に基づいて、フィードバッククロック及び前記２Ｎ相のＰＬＬクロックを生成するオシレータ部とを備え、
前記位相周波数比較部は、前記受信クロックが外部から入力される場合に非アクティブになり、前記受信クロックが外部から入力されない場合にアクティブになるモード選択信号に基づいて、当該モード選択信号がアクティブの場合に、前記周波数調整部によって生成される周波数調整信号を前記位相周波数比較結果信号として出力し、当該モード選択信号が非アクティブの場合に、前記受信クロックと前記フィードバッククロックとの位相周波数比較結果を前記位相周波数比較結果信号として出力し、
前記オシレータ部は、前記モード選択信号に基づいて、当該モード選択信号がアクティブの場合に、前記第１位相比較信号と前記第２位相比較信号とに基づく第２位相調整を行って、前記フィードバッククロックの生成及び前記２Ｎ相のＰＬＬクロックの生成を行い、当該モード選択信号が非アクティブの場合に、前記第２位相調整を行わずに、前記フィードバッククロックの生成及び前記２Ｎ相のＰＬＬクロックの生成を行う
請求項３に記載のクロックリカバリシステム。
【請求項６】
前記位相シフト部は、
前記ＰＬＬ部によって生成された前記２Ｎ相のＰＬＬクロックに対して、前記第１位相調整を行う位相補間部と、
前記モード選択信号に基づいて、当該モード選択信号がアクティブの場合に、前記ＰＬＬ部によって生成された前記２Ｎ相のＰＬＬクロックを選択して、前記２Ｎ相のクロックとして出力し、当該モード選択信号が非アクティブの場合に、前記位相補間部によって前記第１位相調整が行われた前記２Ｎ相のＰＬＬクロックを選択して、前記２Ｎ相のクロックとして出力するクロック選択部とを備える
請求項５に記載のクロックリカバリシステム。
【請求項７】
前記サンプラ部は、それぞれが、前記受信データを前記１クロックサイクル毎に１回サンプリングする２Ｎ×Ｍ個のサンプリング回路を含み、
外部から所定の信号が入力される場合には、前記データ選択部によって前記ｎ×Ｍ個の復元信号として選択されないサンプリング信号をサンプリングするサンプリング回路の動作を抑制して、前記１クロックサイクル毎に出力するサンプリング信号を、前記データ選択部によって復元信号として選択されるｎ×Ｍ個に限定して前記サンプリング信号の出力を行う
請求項１〜６のいずれか１項に記載のクロックリカバリシステム。
【請求項８】
前記コントローラ部は、前記受信クロックを受信する場合に、当該受信クロックの周期を前記データレートとして、前記ｎの指定を行う
請求項１〜７のいずれか１項に記載のクロックリカバリシステム。
【請求項９】
前記コントローラ部は、前記受信データの、最も短いデータ遷移周期を示すクロック情報信号を受信する場合に、当該クロック情報信号によって示されるデータ遷移周期を前記データレートとして、前記ｎの指定を行う
請求項１〜７のいずれか１項に記載のクロックリカバリシステム。
【国際調査報告】
2019003493.tif 000024
2019003493.tif 000025
2019003493.tif 000026
2019003493.tif 000027