(57)【要約】  ドリフト層（２）は、炭化珪素からなり、第１導電型を有する。ボディ領域（５）は、ドリフト層（２）上に設けられ、第２導電型を有する。ソース領域（３）は、ボディ領域（５）上に設けられ、第１導電型を有する。ゲート絶縁膜（１０）は、ソース領域（３）およびボディ領域（５）を貫通する少なくとも１つのトレンチ（６）の各々の内壁に設けられる。保護層（７）は、トレンチ（６）の下方に位置する部分を少なくとも有し、ドリフト層（２）に接し、第２導電型を有する。第１低抵抗層（８）は、トレンチ（６）および保護層（７）に接し、深さ方向においてトレンチ（６）と保護層（７）との間の境界部（ＢＤ）をまたぎ、第１導電型を有し、ドリフト層（２）よりも高い不純物濃度を有する。第２低抵抗層（９）は、第１低抵抗層（８）に接し、トレンチ（６）から離れ、第１導電型を有し、第１低抵抗層（８）よりも高い不純物濃度を有する。
2019186785.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素からなり第１導電型を有するドリフト層（２）と、
前記ドリフト層（２）上に設けられ第２導電型を有するボディ領域（５）と、
前記ボディ領域（５）上に設けられ前記第１導電型を有するソース領域（３）と、
前記ソース領域（３）および前記ボディ領域（５）を貫通する少なくとも１つのトレンチ（６）の各々の内壁に設けられたゲート絶縁膜（１０）と、
前記ゲート絶縁膜（１０）を介して前記トレンチ（６）の各々の中に設けられたゲート電極（１１）と、
前記トレンチ（６）の下方に位置する部分を少なくとも有し、前記ドリフト層（２）に接し、前記第２導電型を有する少なくとも１つの保護層（７）と、
前記トレンチ（６）および前記保護層（７）に接し、深さ方向において前記トレンチ（６）と前記保護層（７）との間の境界部（ＢＤ）をまたぎ、前記第１導電型を有し、前記ドリフト層（２）よりも高い不純物濃度を有する少なくとも１つの第１低抵抗層（８）と、
前記第１低抵抗層（８）に接し、前記トレンチ（６）から離れ、前記第１導電型を有し、前記第１低抵抗層（８）よりも高い不純物濃度を有する少なくとも１つの第２低抵抗層（９）と、
を備える炭化珪素半導体装置（１０１、１０１Ｖ、１０２〜１０５）。
【請求項２】
前記第１低抵抗層（８）の不純物濃度が、前記トレンチ（６）から離れるにつれて高くなっている、請求項１に記載の炭化珪素半導体装置（１０１、１０１Ｖ、１０２〜１０５）。
【請求項３】
前記第２低抵抗層（９）が前記第１低抵抗層（８）の底面に接している、請求項１または２に記載の炭化珪素半導体装置（１０２）。
【請求項４】
前記第２低抵抗層（９）は前記第１低抵抗層（８）の側面に接しており、
前記第１低抵抗層（８）の底面と、前記第２低抵抗層（９）の底面と、前記保護層（７）の側面とに接し、前記第１導電型を有し、前記第１低抵抗層（８）よりも高い不純物濃度を有する第３低抵抗層（１７）をさらに備える、請求項１から３のいずれか１項に記載の炭化珪素半導体装置（１０３）。
【請求項５】
断面視において、
前記少なくとも１つのトレンチは、隣り合う１対のトレンチ（６ａ、６ｂ）を含み、
前記１対のトレンチ（６ａ、６ｂ）に対応して、前記少なくとも１つの第１低抵抗層は１対の第１低抵抗層（８ａ、８ｂ）を含み、かつ前記少なくとも１つの第２低抵抗層は１対の第２低抵抗層（９ａ、９ｂ）を含み、
前記１対の第２低抵抗層（９ａ、９ｂ）の一方の側面と、前記１対の第２低抵抗層（９ａ、９ｂ）の他方の側面とは、互いに接している、請求項１から４のいずれか１項に記載の炭化珪素半導体装置（１０１Ｖ）。
【請求項６】
断面視において、
前記少なくとも１つのトレンチは、隣り合う１対のトレンチ（６ａ、６ｂ）を含み、
前記１対のトレンチ（６ａ、６ｂ）に対応して、前記少なくとも１つの第１低抵抗層は１対の第１低抵抗層（８ａ、８ｂ）を含み、かつ前記少なくとも１つの第２低抵抗層は１対の第２低抵抗層（９ａ、９ｂ）を含み、
前記１対の第２低抵抗層（９ａ、９ｂ）の一方の側面と、前記１対の第２低抵抗層（９ａ、９ｂ）の他方の側面とは、前記ドリフト層（２）によって隔てられている、請求項１から４のいずれか１項に記載の炭化珪素半導体装置（１０１〜１０５）。
【請求項７】
前記ボディ領域（５）の下部と前記ドリフト層（２）との間に設けられ、前記保護層（７）の上端よりも浅く位置する下端を有し、前記第１導電型を有し、前記第２低抵抗層（９）よりも高い不純物濃度を有する電流拡散層（１８）をさらに備える、請求項１から６のいずれか１項に記載の炭化珪素半導体装置（１０４）。
【請求項８】
前記第２低抵抗層（９）の前記第１導電型の不純物濃度は３×１０１７ｃｍ−３以下である、請求項１から７のいずれか１項に記載の炭化珪素半導体装置（１０１、１０１Ｖ、１０２〜１０５）。
【請求項９】
面内方向における前記第１低抵抗層（８）の幅は０．１μｍ以上である、請求項１から８のいずれか１項に記載の炭化珪素半導体装置（１０１、１０１Ｖ、１０２〜１０５）。
【請求項１０】
面内方向における前記第２低抵抗層（９）の幅は０．１μｍ以上である、請求項１から９のいずれか１項に記載の炭化珪素半導体装置（１０１、１０１Ｖ、１０２〜１０５）。
【請求項１１】
前記ソース領域（３）に電気的に接続されたソース電極（１２）をさらに備え、前記保護層（７）は前記ソース電極（１２）に短絡されている、請求項１から１０のいずれか１項に記載の炭化珪素半導体装置（１０１、１０１Ｖ、１０２〜１０５）。
【請求項１２】
炭化珪素からなり第１導電型を有するドリフト層（２）が設けられた半導体基板（１）を用意する工程と、
前記ドリフト層（２）にトレンチ（６）を形成する工程と、
前記トレンチ（６）の底面へ第２導電型の不純物を注入することによって、前記トレンチ（６）の下方に位置する部分を少なくとも有し、前記ドリフト層（２）に接し、前記第２導電型を有する保護層（７）を形成する工程と、
前記トレンチ（６）の側面への傾斜角度をつけての第１イオン注入によって、前記トレンチ（６）および前記保護層（７）に接し、深さ方向において前記トレンチ（６）と前記保護層（７）との間の境界部（ＢＤ）をまたぎ、前記第１導電型を有し、前記ドリフト層（２）よりも高い不純物濃度を有する第１低抵抗層（８）を形成する工程と、
前記トレンチ（６）の側面への傾斜角度をつけての第２イオン注入によって、前記第１低抵抗層（８）に接し、前記トレンチ（６）から離れ、前記第１導電型を有し、前記第１低抵抗層（８）よりも高い不純物濃度を有する第２低抵抗層（９）を形成する工程と、
を備える、炭化珪素半導体装置（１０１、１０１Ｖ、１０２〜１０５）の製造方法。
【請求項１３】
炭化珪素からなり第１導電型を有するドリフト層（２）が設けられた半導体基板（１）を用意する工程と、
前記ドリフト層（２）にトレンチ（６）を形成する工程と、
前記トレンチ（６）の底面へ第２導電型の不純物を注入することによって、前記トレンチ（６）の下方に位置する部分を少なくとも有し、前記ドリフト層（２）に接し、前記第２導電型を有する保護層（７）を形成する工程と、
前記トレンチ（６）の側面への傾斜角度をつけてのイオン注入を、注入されたイオンの濃度ピークが前記トレンチ（６）から離れるように注入エネルギーを選択して行うことによって、
前記トレンチ（６）および前記保護層（７）に接し、深さ方向において前記トレンチ（６）と前記保護層（７）との間の境界部（ＢＤ）をまたぎ、前記第１導電型を有し、前記ドリフト層（２）よりも高い不純物濃度を有する第１低抵抗層（８）と、
前記第１低抵抗層（８）に接し、前記トレンチ（６）から離れ、前記第１導電型を有し、前記第１低抵抗層（８）よりも高い不純物濃度を有する第２低抵抗層（９）と、
を同時に形成する工程と、
を備える、炭化珪素半導体装置（１０２）の製造方法。
【請求項１４】
前記イオン注入の少なくとも一部は、前記傾斜角度を３０度以下として行われる、請求項１３に記載の炭化珪素半導体装置（１０２）の製造方法。
【請求項１５】
炭化珪素からなり第１導電型を有するドリフト層（２）と、前記ドリフト層（２）上に設けられ第２導電型を有するボディ領域（５）と、前記ボディ領域（５）上に設けられ前記第１導電型を有するソース領域（３）と、前記ソース領域（３）および前記ボディ領域（５）を貫通する少なくとも１つのトレンチ（６）の各々の内壁に設けられたゲート絶縁膜（１０）と、前記ゲート絶縁膜（１０）を介して前記トレンチ（６）の各々の中に設けられたゲート電極（１１）と、前記トレンチ（６）の下方に位置する部分を少なくとも有し、前記ドリフト層（２）に接し、前記第２導電型を有する少なくとも１つの保護層（７）と、前記トレンチ（６）および前記保護層（７）に接し、深さ方向において前記トレンチ（６）と前記保護層（７）との間の境界部（ＢＤ）をまたぎ、前記第１導電型を有し、前記ドリフト層（２）よりも高い不純物濃度を有する少なくとも１つの第１低抵抗層（８）と、前記第１低抵抗層（８）に接し、前記トレンチ（６）から離れ、前記第１導電型を有し、前記第１低抵抗層（８）よりも高い不純物濃度を有する少なくとも１つの第２低抵抗層（９）と、を含む炭化珪素半導体装置（１０１）の製造方法であって、
前記ドリフト層（２）の少なくとも一部が設けられた半導体基板（１）を用意する工程と、
前記第１低抵抗層（８）および前記第２低抵抗層（９）を、前記ドリフト層（２）よりも高い不純物濃度が得られるように不純物を添加しながらのエピタキシャル成長によって形成する工程と、
を備える、炭化珪素半導体装置（１０１、１０１Ｖ、１０２〜１０５）の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲートを有する炭化珪素半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
電力用スイッチング素子として、金属−酸化物−半導体−電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：）および絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）といった、絶縁ゲート型の半導体装置が広く使用されている。絶縁ゲート型の半導体装置のオン状態は、ゲート電極に閾値電圧以上の電圧を印加することでボディ領域にチャネルを形成することによって得られる。このような絶縁ゲート型の半導体装置のうちトレンチゲート型のものは、半導体層表面からドリフト層に達するトレンチを有しており、トレンチの側面のボディ領域がチャネルとして利用される。このチャネル構造によって、チャネル幅密度を向上させることができる。よって、セルピッチの縮小が可能となり、装置性能を向上させることができる。【０００３】
一方、高耐圧および低損失を実現することができる次世代の半導体装置として、半導体材料として炭化珪素（ＳｉＣ）を用いた半導体装置（以下、「炭化珪素半導体装置」という。）が注目されており、トレンチゲート型の炭化珪素半導体装置についても開発が進められている。トレンチゲート型の半導体装置では、半導体装置のオフ状態において高電圧が印加された際に、トレンチ底部において電界集中が発生することが問題となっている。特に、トレンチゲート型の炭化珪素半導体装置では、ＳｉＣが高い絶縁破壊強度を有するため、ドリフト層内でのアバランシェ破壊よりも先に、トレンチ底部の電界集中に起因するゲート絶縁膜破壊が生じやすい。このため、トレンチゲート型の炭化珪素半導体装置では、トレンチ底部での電界集中が問題となりやすい。【０００４】
そこで、トレンチ底部での電界集中を緩和するため、トレンチ底部に、ドリフト層の導電型とは異なる導電型の保護層を設けることが提案されている。保護層を設けることによって、トレンチ底部での電界集中を緩和することができる。しかしこのような構造においては、ドリフト層中を流れる電流へのＪＦＥＴ（接合型電界効果トランジスタ：Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）抵抗が増大することが問題となる。具体的には、隣り合う保護層の間、または保護層とボディ領域との間など、ドリフト層の導電型とは逆の導電型を有する領域間での電流経路の狭窄が問題となる。このため、ＪＦＥＴ抵抗の増大を避けつつ通常の寸法設計が行われる場合は、深さ方向において隣り合う保護層とボディ領域との間の距離を決めるトレンチ深さと、面内方向において隣り合う保護層間の距離を決めるセルピッチとを縮めることができない。よって、ＪＦＥＴ抵抗以外の観点での装置性能を高めることが困難となる。よって、単なる寸法調整ではなく、ＪＦＥＴ抵抗を抑制するのに適した構造が求められる。【０００５】
保護層に起因してのＪＦＥＴ抵抗を抑制するための構造としては、保護層周辺にドリフト層の導電型と同じ導電型で、ドリフト層よりも高い不純物濃度を有する低抵抗領域を設ける構造が知られている。例えば、特許文献１のトレンチゲート型ＭＯＳＦＥＴ構造においては、トレンチ底面にドリフト層の導電型とは逆の導電型を有する保護層が形成され、トレンチ下部周辺から保護層下端にかけてドリフト層の導電型と同じ導電型を有しドリフト層よりも高い不純物濃度を有する低抵抗領域が形成されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１１７５９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記特許文献１の構造によれば、デバイスがオン状態のとき、保護層側面からの空乏層の伸びが低抵抗領域によって抑制される。これにより、隣り合う保護層間のＪＦＥＴ抵抗を抑制することができる。しかしながら、デバイスがオフ状態のときに特に電界が集中しやすい箇所、具体的にはトレンチ角部、が高不純物濃度の低抵抗領域に接しているため、ゲート絶縁膜の電界強度が増大しやすい。オン時におけるＪＦＥＴ抵抗低減の効果を高めるためには低抵抗層の不純物濃度をより高くすることが望ましいが、それによってゲート絶縁膜の電界強度が増大してしまう。このため、低いオン抵抗と高い信頼性とを両立することが難しいという問題がある。【０００８】
本発明は以上のような課題を解決するためになされたものであり、その目的は、高い信頼性を確保しつつオン抵抗を低減することができる炭化珪素半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の炭化珪素半導体装置は、ドリフト層と、ボディ領域と、ソース領域と、ゲート絶縁膜と、ゲート電極と、少なくとも１つの保護層と、少なくとも１つの第１低抵抗層と、少なくとも１つの第２低抵抗層とを有している。ドリフト層は、炭化珪素からなり、第１導電型を有する。ボディ領域は、ドリフト層上に設けられ、第２導電型を有する。ソース領域は、ボディ領域上に設けられ、第１導電型を有する。ゲート絶縁膜は、ソース領域およびボディ領域を貫通する少なくとも１つのトレンチの各々の内壁に設けられる。ゲート電極は、ゲート絶縁膜を介してトレンチの各々の中に設けられる。保護層は、トレンチの下方に位置する部分を少なくとも有し、ドリフト層に接し、第２導電型を有する。第１低抵抗層は、トレンチおよび保護層に接し、深さ方向においてトレンチと保護層との間の境界部をまたぎ、第１導電型を有し、ドリフト層よりも高い不純物濃度を有する。第２低抵抗層は、第１低抵抗層に接し、トレンチから離れ、第１導電型を有し、第１低抵抗層よりも高い不純物濃度を有する。【００１０】
本発明の一の局面に従う炭化珪素半導体装置の製造方法は、以下の工程を有する。炭化珪素からなり第１導電型を有するドリフト層が設けられた半導体基板が用意される。ドリフト層にトレンチが形成される。トレンチの底面へ第２導電型の不純物を注入することによって、トレンチの下方に位置する部分を少なくとも有し、ドリフト層に接し、第２導電型を有する保護層が形成される。トレンチの側面への傾斜角度をつけての第１イオン注入によって、トレンチおよび保護層に接し、深さ方向においてトレンチと保護層との間の境界部をまたぎ、第１導電型を有し、ドリフト層よりも高い不純物濃度を有する第１低抵抗層が形成される。トレンチの側面への傾斜角度をつけての第２イオン注入によって、第１低抵抗層に接し、トレンチから離れ、第１導電型を有し、第１低抵抗層よりも高い不純物濃度を有する第２低抵抗層が形成される。【００１１】
本発明の他の局面に従う炭化珪素半導体装置の製造方法は、以下の工程を有する。炭化珪素からなり第１導電型を有するドリフト層が設けられた半導体基板が用意される。ドリフト層にトレンチが形成される。トレンチの底面へ第２導電型の不純物を注入することによって、トレンチの下方に位置する部分を少なくとも有し、ドリフト層に接し、第２導電型を有する保護層が形成される。トレンチの側面への傾斜角度をつけてのイオン注入を、注入されたイオンの濃度ピークがトレンチから離れるように注入エネルギーを選択して行うことによって、トレンチおよび保護層に接し、深さ方向においてトレンチと保護層との間の境界部をまたぎ、第１導電型を有し、ドリフト層よりも高い不純物濃度を有する第１低抵抗層と、第１低抵抗層に接し、トレンチから離れ、第１導電型を有し、第１低抵抗層よりも高い不純物濃度を有する第２低抵抗層と、が同時に形成される。【００１２】
本発明のさらに他の局面に従う炭化珪素半導体装置の製造方法は、炭化珪素からなり第１導電型を有するドリフト層と、ドリフト層上に設けられ第２導電型を有するボディ領域と、ボディ領域上に設けられ第１導電型を有するソース領域と、ソース領域およびボディ領域を貫通する少なくとも１つのトレンチの各々の内壁に設けられたゲート絶縁膜と、ゲート絶縁膜を介してトレンチの各々の中に設けられたゲート電極と、トレンチの下方に位置する部分を少なくとも有し、ドリフト層に接し、第２導電型を有する少なくとも１つの保護層と、トレンチおよび保護層に接し、深さ方向においてトレンチと保護層との間の境界部をまたぎ、第１導電型を有し、ドリフト層よりも高い不純物濃度を有する少なくとも１つの第１低抵抗層と、第１低抵抗層に接し、トレンチから離れ、第１導電型を有し、第１低抵抗層よりも高い不純物濃度を有する少なくとも１つの第２低抵抗層と、を含む炭化珪素半導体装置の製造方法であって、以下の工程を有する。ドリフト層の少なくとも一部が設けられた半導体基板が用意される。第１低抵抗層および第２低抵抗層が、ドリフト層よりも高い不純物濃度が得られるように不純物を添加しながらのエピタキシャル成長によって形成される。
【発明の効果】
【００１３】
本発明によれば、第１低抵抗層によって、トレンチと保護層との間の境界部の近傍からの空乏層の伸展が抑制される。さらに、相対的に高い不純物濃度を有する第２低抵抗層によって、空乏層の伸展をより抑制することができる。これら第１低抵抗層および第２低抵抗層によるＪＦＥＴ抵抗の低減により、オン抵抗を低減することができる。第２低抵抗層がトレンチから離れていることにより、オフ状態におけるトレンチ内でのゲート絶縁膜への過大な電界集中が抑えられる。これにより、ゲート絶縁膜の劣化に起因しての信頼性低下が抑えられる。以上から、高い信頼性を確保しつつオン抵抗を低減することができる。【００１４】
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１における炭化珪素半導体装置のセル構造を概略的に示す部分断面図である。
【図２】図１の炭化珪素半導体装置の製造方法を概略的に示すフロー図である。
【図３】図１の炭化珪素半導体装置の製造方法の第１工程を概略的に示す部分断面図である。
【図４】図１の炭化珪素半導体装置の製造方法の第２工程を概略的に示す部分断面図である。
【図５】図１の炭化珪素半導体装置の製造方法の第３工程を概略的に示す部分断面図である。
【図６】図１の炭化珪素半導体装置の製造方法の第４工程を概略的に示す部分断面図である。
【図７】図１の炭化珪素半導体装置の製造方法の第５工程を概略的に示す部分断面図である。
【図８】図１の炭化珪素半導体装置の製造方法の第６工程を概略的に示す部分断面図である。
【図９】図１の炭化珪素半導体装置の製造方法の変形例を概略的に示すフロー図である。
【図１０】比較例の炭化珪素半導体装置の構成を示す部分断面図である。
【図１１】ｐｎ接合部をなすｎ型領域内の空乏層幅とｎ型不純物濃度との関係を示すグラフである。
【図１２】比較例の炭化珪素半導体装置のトレンチ下端近傍における電界強度のシミュレーション結果を示す分布図である。
【図１３】本発明の実施の形態１における実施例の炭化珪素半導体装置のトレンチ下端近傍におけるオフ状態での電界強度のシミュレーション結果を示す分布図である。
【図１４】図１２のシミュレーションに用いられる低抵抗層の不純物濃度分布を示すグラフである。
【図１５】図１３のシミュレーションに用いられる低抵抗層の不純物濃度分布を示すグラフである。
【図１６】図１の炭化珪素半導体装置の、隣り合う１対のセル構造を概略的に示す部分断面図である。
【図１７】図１６の変形例の炭化珪素半導体装置の、隣り合う１対のセル構造を概略的に示す部分断面図である。
【図１８】本発明の実施の形態２における炭化珪素半導体装置のセル構造を概略的に示す部分断面図である。
【図１９】図１８の炭化珪素半導体装置の製造方法を概略的に示すフロー図である。
【図２０】図１８の炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。
【図２１】注入面からのイオン反射量と、イオン注入ビームの注入角度との関係を示すグラフである。
【図２２】本発明の実施の形態３における炭化珪素半導体装置のセル構造を概略的に示す部分断面図である。
【図２３】本発明の実施の形態４における炭化珪素半導体装置のセル構造を概略的に示す部分断面図である。
【図２４】図２３の炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。
【図２５】本発明の実施の形態５における炭化珪素半導体装置のセル構造を概略的に示す部分断面図である。
【発明を実施するための形態】
【００１６】
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。また、以下の説明において、層または領域の「不純物濃度」とは、当該層または領域における不純物濃度の最高値を意味するものとする。
【００１７】
＜実施の形態１＞
（構成の概要）
図１は、本実施の形態１におけるＭＯＳＦＥＴ１０１（炭化珪素半導体装置）のセル構造を概略的に示す部分断面図である。ＭＯＳＦＥＴ１０１（炭化珪素半導体装置）は、半導体層１５と、ゲート絶縁膜１０と、ゲート電極１１とを有している、さらに、ＭＯＳＦＥＴ１０１は、基板１（半導体基板）と、ソース電極１２と、ドレイン電極１３と、層間絶縁膜１４とを有していてよい。半導体層１５は、ドリフト層２と、ボディ領域５と、ソース領域３と、少なくとも１つの保護層７と、少なくとも１つの第１低抵抗層８と、少なくとも１つの第２低抵抗層９とを有している。さらに、半導体層１５は、ボディコンタクト領域４を有していてよい。
【００１８】
ドリフト層２は炭化珪素からなる。ドリフト層２は第１導電型を有している。第１導電型は、ｎ型およびｐ型のいずれかであり、好ましくはｎ型である。ボディ領域５は、ドリフト層２上に設けられている。ボディ領域５は、第１導電型と異なる第２導電型を有している。ソース領域３は、ボディ領域５上に設けられており、第１導電型を有している。ゲート絶縁膜１０は、ソース領域３およびボディ領域５を貫通する少なくとも１つのトレンチ６の各々の内壁に設けられている。ゲート電極１１は、ゲート絶縁膜１０を介してトレンチ６の各々の中に設けられている。
【００１９】
保護層７は第２導電型を有している。保護層７はドリフト層２に接している。保護層７はソース電極１２に短絡されていることが好ましい。保護層７は、トレンチ６の下方に位置する部分を少なくとも有している。本実施の形態においては、保護層７の上端はトレンチ６の下端、言い換えれば底面、に接しており、この接触部が境界部ＢＤである。図１に示された例においては、保護層７はトレンチ６の下方にのみ位置しているが、保護層７の一部がトレンチ６の下端よりも上方に位置してもよい。また、詳しくは実施の形態５で説明するが、保護層７の上端とトレンチ６の下端とは必ずしも接している必要はなく、これらが互いに離れている場合、境界部ＢＤは、深さ方向におけるこれらの間の領域を意味する。
【００２０】
第１低抵抗層８は、トレンチ６および保護層７に接している。第１低抵抗層８は、深さ方向においてトレンチ６と保護層７との間の境界部ＢＤをまたいでいる。第１低抵抗層８は、第１導電型を有しており、ドリフト層２よりも高い不純物濃度を有している。第１低抵抗層８の不純物濃度は、トレンチ６から離れるにつれて高くなっていてもよい。面内方向における第１低抵抗層８の幅は０．１μｍ以上であることが好ましい。
【００２１】
第２低抵抗層９は、第１低抵抗層８に接しており、トレンチ６から離れている。第２低抵抗層９は、第１導電型を有しており、第１低抵抗層８よりも高い不純物濃度を有している。第２低抵抗層９の第１導電型の不純物濃度は３×１０１７ｃｍ−３以下であることが好ましい。面内方向における第２低抵抗層９の幅は０．１μｍ以上であることが好ましい。
【００２２】
（構成の詳細）
半導体層１５は基板１の表面に形成されている。基板１の裏面にはドレイン電極１３が形成されている。また、半導体層１５の表面にはトレンチ６が形成されている。トレンチ６内にはゲート絶縁膜１０とゲート電極１１とが形成されている。そして、半導体層１５上において、トレンチ６上の領域にはゲート電極１１を覆うように層間絶縁膜１４が形成されており、他の領域にはソース電極１２が形成されている。
【００２３】
基板１は第１導電型の炭化珪素半導体基板である。半導体層１５は、基板１上における炭化珪素半導体のエピタキシャル成長によって形成されたエピタキシャル層である。
【００２４】
ドリフト層２は基板１上に位置している。ドリフト層２は、基板１よりも低い第１導電型の不純物濃度を有している。ドリフト層２内に保護層７が形成されている。
【００２５】
ドリフト層２上にはボディ領域５が形成されている。ボディ領域５上には、ソース領域３とボディコンタクト領域４とが形成されている。ボディコンタクト領域４は、第２導電型を有しており、ボディ領域５よりも高い第２導電型の不純物濃度を有している。
【００２６】
トレンチ６は、半導体層１５の表面、より詳細にはソース領域３の表面、からボディ領域５を貫通し、保護層７またはドリフト層２の少なくともいずれかに達するように形成されている。トレンチ６の内壁（底面および側面）にはゲート絶縁膜１０が形成されている。ゲート絶縁膜１０は、例えば酸化膜である。トレンチ６内のゲート絶縁膜１０上にゲート電極１１が埋め込まれている。
【００２７】
半導体層１５の表面上においては、ソース領域３とボディコンタクト領域４とに接するようにソース電極１２が形成されている。これによりソース電極１２はソース領域３に電気的に接続されている。ソース電極１２は、ＮｉまたはＴｉ等の金属と半導体層１５のＳｉＣとの反応によって形成されたシリサイド層であり、ソース領域３およびボディコンタクト領域４の各々とオーミックコンタクトを形成している。基板１の裏面にはドレイン電極１３が形成されている。ドレイン電極１３はＮｉ等の金属電極である。
【００２８】
保護層７は、トレンチ６の下方においてドリフト層２中に形成されており、本実施の形態においてはトレンチ６の下端に接するように形成されている。第１低抵抗層８は、トレンチ６の側面と、保護層７の少なくとも一部とに接している。第２低抵抗層９は第１低抵抗層８の側面に接している。
【００２９】
続いて、層および領域の各々の不純物濃度について説明する。ドリフト層２の第１導電型の不純物濃度は、１．０×１０１４〜１．０×１０１７ｃｍ−３であり、ＭＯＳＦＥＴの耐圧等に基づいて設定される。ボディ領域５の第２導電型の不純物濃度は、１．０×１０１４〜１．０×１０１８ｃｍ−３である。ソース領域３の第１導電型の不純物濃度は、１．０×１０１８〜１．０×１０２１ｃｍ−３である。ボディコンタクト領域４の第２導電型の不純物濃度は、１．０×１０１８〜１．０×１０２１ｃｍ−３であり、ソース電極１２とのコンタクト抵抗を低減するため、ボディ領域５よりも高濃度の第２導電型不純物濃度とされる。保護層７の第２導電型の不純物濃度は、１．０×１０１４以上、１．０×１０２０ｃｍ−３以下であることが好ましく、その濃度プロファイルは均一でなくてもよい。第１低抵抗層８および第２低抵抗層９の不純物濃度は、ドリフト層２の不純物濃度よりも高い。そして第２低抵抗層９の不純物濃度は第１低抵抗層８の不純物濃度よりも高い。
【００３０】
第１低抵抗層８と第２低抵抗層９との境界では、急峻な不純物濃度差があってもよく、あるいは、不純物濃度がなだらかに変化してもよい。第１低抵抗層８から第２低抵抗層９にかけて、不純物濃度が急峻に変化する位置、あるいは、トレンチ６からの距離に対して不純物濃度がプロットされた場合に、当該距離に対する濃度勾配が徐々に変化していく中で、ある距離において勾配が近辺の勾配よりも大きくなる位置の、いずれかの位置が存在する場合は、当該位置を第１低抵抗層８と第２低抵抗層９との境界と見なす。また、このような位置が明確に存在せず、トレンチ６の側面から第１低抵抗層８を介して第２低抵抗層９の側面に至るまで不純物濃度がなだらかに高くなっていく場合は、不純物濃度が第２低抵抗層９のピーク値の半分となる位置を第１低抵抗層８と第２低抵抗層９との境界と見なす。
【００３１】
次に、炭化珪素半導体装置の動作について簡単に説明する。図１において、ゲート電極１１に閾値電圧以上の電圧が印加されると、ボディ領域５においてトレンチ６の側面に沿って導電型が反転することによって、第１導電型のチャネルが形成される。そうすると、ソース電極１２からドレイン電極１３までの間に同一導電型の電流経路が形成される。これによりこれらの電極間で電流が流れることができる。このようにゲート電極１１に閾値電圧以上の電圧が印加された状態が、ＭＯＳＦＥＴ１０１のオン状態である。一方、ゲート電極１１に閾値電圧未満の電圧が印加されている場合、上記チャネルが形成されないため、オン状態の場合のような電流経路が形成されない。そのため、ドレイン電極１３とソース電極１２との間に電圧が印加されても、これらの電極間で電流はほとんど流れない。このような、ゲート電極１１の電圧が閾値電圧未満の状態が、ＭＯＳＦＥＴ１０１のオフ状態である。よって、ゲート電極１１に印加する電圧を制御することにより、ＭＯＳＦＥＴ１０１の動作状態をオン状態とオフ状態との間で切り換えることができる。
【００３２】
（製造方法）
図２は、ＭＯＳＦＥＴ１０１（図１）の製造方法を概略的に示すフロー図である。図３〜図８のそれぞれは、ＭＯＳＦＥＴ１０１（図１）の製造方法の第１〜第６工程を概略的に示す部分断面図である。これらの図を参照しつつ、ＭＯＳＦＥＴ１０１の製造方法について、以下に説明する。
【００３３】
図３を参照して、ステップＳ１０（図２）にて、炭化珪素からなり第１導電型を有するドリフト層２が半導体層１５として設けられた基板１が用意される。半導体層１５は、基板１上でのエピタキシャル成長によって形成され得る。半導体層１５の第１導電型の不純物濃度は、最終的に得られることになるＭＯＳＦＥＴ１０１が有するドリフト層２の第１導電型不純物濃度に対応するように選択される。
【００３４】
図４を参照して、半導体層１５内の上部に、ソース領域３、ボディコンタクト領域４、およびボディ領域５が、イオン注入によって形成される。ｎ型の領域を形成する場合にはドナーとして例えばＮ（窒素）またはＰ（リン）のイオンが注入され、ｐ型領域を形成する場合にはアクセプタとして例えばＡｌ（アルミニウム）またはＢ（ホウ素）のイオンが注入される。各領域における不純物濃度が上述した値となるよう、イオン注入の条件が定められる。なお、各領域を形成する順序は任意である。また、少なくともいずれかの領域が、イオン注入に代えてエピタキシャル成長によって形成されてもよい。
【００３５】
図５を参照して、ステップＳ２０（図２）にて、ソース領域３の表面からボディ領域５を貫通しドリフト層２に達するトレンチ６が半導体層１５に形成される。例えば、トレンチ６に対応する開口部を有するマスク１６を用いた反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）が行われる。
【００３６】
図６を参照して、ステップＳ３０（図２）にて、トレンチ６の底面へ第２導電型の不純物が注入される。これによって、トレンチ６の下方に位置する部分を少なくとも有し、ドリフト層２に接し、第２導電型を有する保護層７が形成される。この注入は、図６に示すように、トレンチ６の底面に対応した開口を有するマスク１６を用いて行われてもよい。なお、保護層７は、トレンチ６を保護層７の厚み分だけ深く形成した後に、トレンチ６内にエピタキシャル成長により形成されてもよい。あるいは、保護層７は、半導体層１５を形成する際にあらかじめイオン注入またはエピタキシャル成長によって埋め込まれて形成されてもよく、その場合は保護層７の形成後に保護層７上に半導体層１５のエピタキシャル成長が再開され、その後にトレンチ６が形成される。
【００３７】
図７を参照して、ステップＳ４１（図２）にて、トレンチ６の側面への傾斜角度をつけての第１イオン注入が行われる。本明細書において、イオン注入に関連しての「角度」は、側面に垂直な角度を９０度、側面に平行な角度を０度として定義されるものであり、「傾斜角度」は、０度よりも大きく９０度よりも小さい角度を意味する。この第１イオン注入によって、第１低抵抗層８が形成される。第１低抵抗層８は、前述したように、トレンチ６および保護層７に接し、深さ方向においてトレンチ６と保護層７との間の境界部ＢＤをまたぎ、第１導電型を有し、ドリフト層２よりも高い不純物濃度を有する。
【００３８】
図８を参照して、ステップＳ４２（図２）にて、トレンチ６の側面への傾斜角度をつけての第２イオン注入が行われる。この第２イオン注入によって、第２低抵抗層９が形成される。第２低抵抗層９は、前述したように、第１低抵抗層８に接し、トレンチ６から離れ、第１導電型を有し、第１低抵抗層８よりも高い不純物濃度を有する。
【００３９】
第２イオン注入（図８）の注入エネルギーは、第１イオン注入のエネルギー（図８）よりも高くされる。第２イオン注入のドーズ量は、第１イオン注入のドーズ量よりも高いことが好ましい。なお、第１イオン注入および第２イオン注入の順番は逆であってもよい。言い換えれば、第２低抵抗層９が形成された後に、第２低抵抗層９が接する第１低抵抗層８が形成されてもよい。
【００４０】
あるいは、第１低抵抗層８と第２低抵抗層９とが同時に形成されてもよい。そのためには、例えば、不純物濃度のピークがトレンチ６から離れた位置に形成されるように、かつ不純物濃度プロファイルのテール部がトレンチ６の側面に接するように、注入エネルギーおよびドーズ量を設定して第１導電型のイオン注入が行われる。このとき、不純物濃度がピーク値の半分以下となるテール領域を第１低抵抗層８と見なす。上記イオン注入の後、基板１を１８０度回転させた後に、再度同様のイオン注入を行うことで、トレンチ６の両方の側面に第１低抵抗層８および第２低抵抗層９を形成することができる。くわしくは後述するが、このときに、図１とは異なり、第２低抵抗層９は、隣り合う別のトレンチ６の側面近辺に形成された他の第２低抵抗層９と接してもよい。
【００４１】
なお、傾斜角度をつけてのイオン注入時には、マスク１６が使用されてもよく、あるいはマスク１６は除去されていてもよい。いずれの場合でも、マスク１６またはトレンチ６の一方の側面の上端から、対向するトレンチ６側面の下端までの対角線が側面となす角度に比して、注入角度が、同等かより小さいことが好ましい。それにより、トレンチ６および保護層７の周辺に、第１低抵抗層８および第２低抵抗層９を形成することができる。
【００４２】
さらに、第１低抵抗層８および第２低抵抗層９は、エピタキシャル成長、垂直イオン注入、またはこれらの組み合わせにより形成されてもよい。その場合、半導体層１５上部またはボディ領域５下部から、トレンチ６下部または保護層７下部までの領域が、各々条件が調整された複数回のエピタキシャル成長により形成されてもよい。また、保護層７下部に第１低抵抗層８が形成されてもよい。
【００４３】
再び図１を参照して、その後、トレンチ６内の底面および側面にゲート絶縁膜１０が形成される。トレンチ６に埋め込まれるようにゲート絶縁膜１０上にゲート電極１１が形成される。そして、ゲート電極１１を覆うように層間絶縁膜１４が形成される。その後、ソース領域３の表面とボディコンタクト領域４の表面とに接するようにソース電極１２が形成される。また基板１の裏面にドレイン電極１３が形成される。以上の工程により、ＭＯＳＦＥＴ１０１を作製することができる。
【００４４】
図９は、製造方法の変形例を概略的に示すフロー図である。上述したように、製造方法におけるイオン注入工程の一部または全部は、エピタキシャル成長によって置き換えることが可能である。その場合、ステップＳ１１０にて、ドリフト層２の少なくとも一部が設けられた基板１が用意される。次に、ステップＳ１２０にて、第１低抵抗層８および第２低抵抗層９が、ドリフト層２よりも高い不純物濃度が得られるように不純物を添加しながらのエピタキシャル成長によって形成される。これらの工程以外については、上述した実施の形態１の製造方法とほぼ同様である。
【００４５】
（比較例）
図１０は、比較例のＭＯＳＦＥＴ１００の構成を示す部分断面図である。ＭＯＳＦＥＴ１００は、第１低抵抗層８および第２低抵抗層９（図１）に対応する領域に、一定の不純物濃度を有する１つの低抵抗層１９を有している。なお、前述したように、不純物領域の範囲は不純物濃度が当該領域における不純物濃度の最高値の半分以上となる領域のことを指す。このため、例えばイオン注入等でボックス型の不純物領域が形成される場合、不純物濃度の最高値からその半分の不純物濃度までとなる一連の領域を、「一定の不純物濃度を有する」１つの層と見なす。
【００４６】
トレンチ６の底面よりも深い位置に形成される第１低抵抗層８および第２低抵抗層９は、保護層７から広がる空乏層の伸びを抑制する。ｐｎ接合においてｎ型領域の空乏層幅（ｌｎ）は、基礎的な半導体物理の法則に基づき、ｐ型およびｎ型双方の不純物濃度、ならびに印加バイアスから、以下の式によって見積もることができる。
【００４７】
【数１】
2019186785.tif 000003
【００４８】
ここで、Ｎａはアクセプタ濃度、Ｎｄはドナー濃度、εｓは真空誘電率、ｑは素電荷、Φｂｉは拡散電位、Ｖａは印加バイアスである。拡散電位Φｂｉは、以下の式によって求められる。
【００４９】
【数２】
2019186785.tif 000004
【００５０】
ここで、ｋはボルツマン定数、Ｔは温度、ｎｉは真性キャリア密度である。
【００５１】
図１１は、ｐｎ接合部をなすｎ型領域内の空乏層幅とｎ型不純物濃度との関係を示すグラフである。不純物濃度が高いほど空乏層幅は小さくなる。不純物濃度が約３×１０１７ｃｍ−３以上では、空乏層幅の変化は小さくなる。つまり、約３×１０１７ｃｍ−３程度にまで不純物濃度を高めることによる空乏層の抑制効果は大きいが、それ以上に不純物濃度を高めても、当該効果は、大きくは向上しない。
【００５２】
ドリフト層２内に形成される領域中の電界強度は、その不純物濃度が高いほど、高くなりやすい。このため、低抵抗層の不純物濃度は、求められる効果を得るための最小限の不純物濃度とすることが望ましい。上述した図１１のグラフから、例えば、３×１０１７ｃｍ−３の不純物濃度を有する層内に空乏層を留めるためには、当該層の幅が０．１μｍ以上あればよい。層内で不純物濃度が変化する場合には、おおむね、不純物濃度の平均値から層の幅の最小値を決めることができる。第１低抵抗層８および第２低抵抗層９は、面内方向（図１における横方向）における空乏層の伸びを抑制する効果と、電流を拡散する効果とを有し、当該効果の観点からは、各層の幅（図１における横方向の寸法）、特に、高濃度であるために効果の高い第２低抵抗層９の幅、は大きいことが望ましい。また、第１低抵抗層８の幅と第２低抵抗層９の幅とを足した幅は、第１低抵抗層８および第２低抵抗層９が占める領域の平均不純物濃度から想定される空乏層幅よりも大きくされることが好ましい。
【００５３】
（電界強度のシミュレーション）
図１２および図１３のそれぞれは、ＭＯＳＦＥＴ１００（図１０：比較例）およびＭＯＳＦＥＴ１０１（図１：実施例）のトレンチ下端近傍におけるオフ状態での電界強度のシミュレーション結果を示す分布図である。図１４および図１５のそれぞれは、図１２および図１３のシミュレーションに用いられる低抵抗層の不純物濃度分布を示すグラフである。なお図１４および図１５において、「トレンチからの距離」は、トレンチ６の側面から面内方向（図１または図１０における横方向）に沿っての距離であり、「不純物濃度」は、当該距離に関しての低抵抗層（実施例においては第１低抵抗層および第２低抵抗層）の１次元不純物濃度分布を表している。
【００５４】
図１４に示すように、比較例では、低抵抗層の不純物濃度は、トレンチ６側面近傍でほぼ一定であり、ドリフト層２との境界付近から低下し、ドリフト層濃度に到達する。このようなプロファイルは、いわゆるボックス型のプロファイルとして得られる。ボックス型のプロファイルは、トレンチ６内壁へ、注入エネルギーの異なる複数回の傾斜注入を行い、かつ、各注入のピーク値近辺で不純物濃度が一定となるようにすることによって得られる。
【００５５】
一方、図１５に示すように、実施例では、不純物濃度は、トレンチ６側面近傍では相対的に低く、トレンチ６から離れるにつれて高くなり、さらに離れると比較例と同様に、ドリフト層２との境界付近から低下してドリフト層の不純物濃度に到達する。このようなプロファイルは、例えば、トレンチ６内壁へ、注入エネルギーの異なる複数回の傾斜注入を行い、かつ、エネルギーが高い注入ほど高ドーズ量で行うことによって得られる。あるいは、代わりに、トレンチ６から離れた位置に不純物濃度のピークが生じ、かつそのテール部がトレンチ６と接するような、１回以上の注入が行われてもよい。
【００５６】
次に、図１２および図１３を参照して、これらの図の各々は、縦方向において、ボディ領域５底面近辺から保護層７下数μｍまでの領域の電界分布を示している。より白く示された領域は電界強度がより高い領域を表し、より黒く示された領域は電界強度がより低い領域を表す。また、図１２および図１３のシミュレーション条件は、第１低抵抗層８および第２低抵抗層９以外の構造条件が共通とされ、かつ、ＭＯＳＦＥＴのオン抵抗および耐圧が等しくなるように設定されている。両図に共通して、オフ時にドレイン電圧が印加された際、トレンチ６の角部に形成されたゲート絶縁膜１０と、保護層７の底面とに、高電界が印加されることがわかる。つまり、高電圧印加時には、これらの位置に電界が集中しやすい。具体的には、図１２に示す比較例では、ゲート絶縁膜１０の最大電界強度は１．８ＭＶ／ｃｍである。
【００５７】
一方、図１３に示す実施例でも同様の箇所に電界が集中しているが、トレンチ６角部に位置するゲート絶縁膜１０の最大電界強度は、１．６ＭＶ／ｃｍであり、より低くなっている。実施例においては、この最大電界強度の位置に、不純物濃度が相対的に低い第１低抵抗層８（図１）が接しており、保護層７との重なる部分において第２導電型の不純物濃度が高く保たれており、保護層７がトレンチ６を覆う面積が大きくなっている。加えて、トレンチ６底部周辺では、第２低抵抗層９（図１）に相当する領域で電界が高くなっているが、第１低抵抗層に相当するトレンチ６直近の領域では過度な電界集中は起こっていない。これは、第１低抵抗層８の不純物濃度が低いことによる電界緩和効果と考えられる。以上から、トレンチ６側面近辺に相対的に不純物濃度の低い第１低抵抗層８を設けることで、オフ時におけるゲート絶縁膜１０の電界強度と、オン抵抗との間でのトレードオフが改善されることが分かる。
【００５８】
さらに、トレンチ６側面近辺の不純物濃度が低いことで、第１低抵抗層８の上部に位置するボディ領域５とトレンチ６とが接する面積が大きく保たれる。これにより、チャネル長を長く確保することができる。これによって、閾値電圧特性、オン特性、および破壊耐量などの向上効果を得ることができる。
【００５９】
（効果のまとめ）
本実施の形態によれば、第１低抵抗層８によって、トレンチ６と保護層７との間の境界部ＢＤの近傍からの空乏層の伸展が抑制される。さらに、相対的に高い不純物濃度を有する第２低抵抗層９によって、空乏層の伸展をより抑制することができる。これら第１低抵抗層８および第２低抵抗層９によるＪＦＥＴ抵抗の低減により、オン抵抗を低減することができる。第２低抵抗層９がトレンチ６から離れていることにより、オフ状態におけるトレンチ６内でのゲート絶縁膜１０への過大な電界集中が抑えられる。これにより、ゲート絶縁膜１０の劣化に起因しての信頼性低下が抑えられる。以上から、高い信頼性を確保しつつオン抵抗を低減することができる。
【００６０】
特に、図１に示された構成においては、トレンチ６が角部を有しており、この角部から第２低抵抗層９が離れている。このため、トレンチ６底部近辺の界面と保護層との接触面積が広くなり、かつ、電界も集中しにくくなる。よって、ゲート絶縁膜１０の電界強度を低く保つことができる。
【００６１】
また、ドリフト層２よりも高濃度の第１低抵抗層８がボディ領域５下部からの空乏層の広がりも抑制する。これによりＪＦＥＴ抵抗をより低減することができる。
【００６２】
また、トレンチ６側面全面はドリフト層２よりも不純物濃度が高い第１低抵抗層８と接している。このため、トレンチ６側面に沿って配置されるボディ領域５と保護層７との間に生じるＪＦＥＴ抵抗が低減される。これにより、オン抵抗を低減することができ、また、トレンチ６を浅く形成することができ、それによって、トレンチ６下部、および保護層７下部近辺に印加される電界強度を低減し、ゲート絶縁膜１０の電界強度を低減し、耐圧を向上させることができる。総じて、本実施の形態により、オフ時におけるゲート絶縁膜１０の電界強度と、オン抵抗との間でのトレードオフを改善することができる。
【００６３】
さらに、本実施の形態においては、第２低抵抗層９が境界部ＢＤをまたいで、保護層７の側方にまで延びている。これにより、保護層７側面からの空乏化が効果的に抑制される。よってオン抵抗をさらに低減することができる。
【００６４】
第２低抵抗層９の第１導電型の不純物濃度は３×１０１７ｃｍ−３以下である。これにより、極端な電界集中を起こすことなくドリフト層２内の空乏化を効果的に抑制することができる。よって、オフ状態におけるトレンチ６内でのゲート絶縁膜１０への過大な電界集中が、より確実に抑えられる。これにより、高い信頼性をより確実に確保することができる。
【００６５】
面内方向における第１低抵抗層８の幅は０．１μｍ以上である。これにより、極端な電界集中を起こすことなくドリフト層２内の空乏化を効果的に抑制することができる。よって、オフ状態におけるトレンチ６内でのゲート絶縁膜１０への過大な電界集中が、より確実に抑えられる。これにより、高い信頼性をより確実に確保することができる。
【００６６】
面内方向における第２低抵抗層９の幅は０．１μｍ以上である。これにより、極端な電界集中を起こすことなくドリフト層２内の空乏化を効果的に抑制することができる。よって、オフ状態におけるトレンチ６内でのゲート絶縁膜１０への過大な電界集中が、より確実に抑えられる。これにより、高い信頼性をより確実に確保することができる。
【００６７】
保護層７がソース電極１２に短絡されていることにより、オフ状態において高電圧が印加された際に、保護層７から空乏層が伸展しやすくなる。これにより、ゲート絶縁膜１０に印加される電界を保護層７が緩和する効果が高められる。
【００６８】
また、保護層７がソース電極１２に短絡されることにより、ゲートとドレインとの間の容量、すなわち帰還容量、への、保護層７の寄与分が消失する。これにより、帰還容量が低減される。よってスイッチング速度を向上させることができる。
【００６９】
また、保護層７がソース電極１２に短絡されることにより、ドレイン電圧の変化によって保護層７内に誘起される変位電流に起因しての電圧降下が抑制される。これにより、当該電圧降下に起因してゲート絶縁膜１０に印加される電界が抑制される。よって、ゲート絶縁膜１０の信頼性をより確実に確保することができ、特に、ドレインとソースとの間が短絡された際などにおける破壊耐量を改善することができる。
【００７０】
第１低抵抗層８および第２低抵抗層９の形成がエピタキシャル成長による場合は、イオン注入による場合に比して、第１低抵抗層８および第２低抵抗層９を、広い範囲にわたって形成することができる。
【００７１】
（隣り合うセル間の関係について）
上記においては、図１に示すように、ＭＯＳＦＥＴ１０１のひとつのセルに着目して、その構成について詳しく説明した。次に、隣り合うセル間の関係を考慮しつつ、ＭＯＳＦＥＴ１０１の構成について説明する。図１６は、ＭＯＳＦＥＴ１０１の、隣り合う１対のセル構造を概略的に示す部分断面図である。図１６の断面視において、ＭＯＳＦＥＴ１０１は、隣り合う１対のトレンチ６ａおよび６ｂと、これらに対応した１対の第１低抵抗層８ａおよび８ｂと、１対の第２低抵抗層９ａおよび９ｂとを含む。第２低抵抗層９ａの側面と、第２低抵抗層９ｂの側面とは、ドリフト層２によって隔てられている。
【００７２】
上記構成により、ボディ領域５下方におけるトレンチ６ａとトレンチ６ｂとの間の中央部近傍の領域に、第２低抵抗層９ａおよび９ｂではなくドリフト層２が配置される。この領域は、比較的低いオン電流密度を有することから、この領域の不純物濃度がオン抵抗に及ぼす影響は比較的小さい。さらに、この領域が、比較的低い不純物濃度を有する層であるドリフト層２によって構成されることにより、オフ状態において電界がトレンチ６上部にまで入り込みにくくなる。これにより、当該電界に起因しての信頼性の低下が抑制される。以上から、オン抵抗の大幅な増大を避けつつ、信頼性をより高めることができる。
【００７３】
図１７は、ＭＯＳＦＥＴ１０１（図１６）の変形例のＭＯＳＦＥＴ１０１Ｖの、隣り合う１対のセル構造を概略的に示す部分断面図である。図１７の断面視において、ＭＯＳＦＥＴ１０１Ｖは、隣り合う１対のトレンチ６ａおよび６ｂと、これらに対応した第１低抵抗層８ａおよび８ｂと、１対の第２低抵抗層９ａおよび９ｂとを含む。第２低抵抗層９ａの側面と、第２低抵抗層９ｂの側面とは、互いに接している。なお図中では、第２低抵抗層９ａの側面のすべてと、第２低抵抗層９ｂの側面のすべてとが互いに接しているが、第２低抵抗層９ａの側面の一部と、第２低抵抗層９ｂの側面の一部とが接していてもよい。
【００７４】
本変形例によれば、隣り合うトレンチ６ａと６ｂとの間のボディ領域５下方の広い範囲にわたって、ドリフト層２より高い不純物濃度を有する第２低抵抗層９ａおよび９ｂが設けられる。よって、ＪＦＥＴ抵抗がより効果的に低減される。よって、オン抵抗をより低減することができる。
【００７５】
＜実施の形態２＞
（構成および製造方法）
図１８は、本実施の形態２におけるＭＯＳＦＥＴ１０２（炭化珪素半導体装置）のセル構造を概略的に示す部分断面図である。ＭＯＳＦＥＴ１０２と、ＭＯＳＦＥＴ１０１（図１：実施の形態１）との相違点は、第１低抵抗層８および第２低抵抗層９の構成とその形成方法であるため、主に当該相違点について、以下に説明する。
【００７６】
構造上の相違点として、ＭＯＳＦＥＴ１０２においては、第２低抵抗層９が第１低抵抗層８の底面に接している。また第２低抵抗層９は保護層７に接している。
【００７７】
図１９は、ＭＯＳＦＥＴ１０２の製造方法を概略的に示すフロー図である。ステップＳ３０（図１９）までの工程（図６参照）は実施の形態１と同様である。図２０は、ステップＳ４３（図１９）の工程を概略的に示す部分断面図である。ステップＳ４３においては、トレンチ６の側面への傾斜角度をつけてのイオン注入が、注入されたイオンの濃度ピークがトレンチ６から離れるように注入エネルギーを選択して行われる。これによって、第１低抵抗層８および第２低抵抗層９が同時に形成される。なお、実施の形態１においても説明したように、第１低抵抗層８は、トレンチ６および保護層７に接し、深さ方向においてトレンチ６と保護層７との間の境界部ＢＤをまたぎ、第１導電型を有し、ドリフト層２よりも高い不純物濃度を有する。また第２低抵抗層９は、第１低抵抗層８に接し、トレンチ６から離れ、第１導電型を有し、第１低抵抗層８よりも高い不純物濃度を有する。上記イオン注入の少なくとも一部は、傾斜角度θを３０度以下として行われることが好ましい。以下、上記ステップＳ４３について、より詳しく説明する。
【００７８】
マスク１６（図６）を形成したまま、あるいはマスク１６を除去した後、トレンチ６の側面部と下部とへ、イオン注入が行われる。この工程は、図２０に示すように、トレンチ６内壁への傾斜イオン注入として行われる。このとき、トレンチ６側面に対する注入角度θを小さくすることによって、側面上でイオンの一部が反射させられる。反射の影響により、側面部およびその近傍に注入されるイオンの総量は、より少なくなる。その結果、当該部分に第１低抵抗層８が形成される。一方、トレンチ６底面よりも深い部分に注入されるイオンの総量は、反射の影響が小さいことによって、より多くなる。その結果、当該部分に、第１低抵抗層８よりも高い不純物濃度を有する第２低抵抗層９が形成される。
【００７９】
図２１は、注入面からのイオン反射量と、イオン注入ビームの注入角度との関係を示すグラフである。注入角度θは、注入面に垂直な角度を９０度、注入面に平行な角度を０度として定義されている。この図では、例としてＮイオンおよびＰイオンについて示しているが、イオン種はこれらに限定されるものではない。注入角度θが３０度以下の場合、有意な反射量がみられる。一方、注入角度θが３０度を超える場合、反射量は著しく低くなる。よって、トレンチ６側面に対し、約３０度以下の小さな注入角度θでイオン注入を行うことで、イオンをトレンチ６側面から効果的に反射させることができる。それにより、トレンチ６より深い位置に、相対的に高濃度でイオンを注入することができる。この現象を利用することで、傾斜イオン注入により、トレンチ６側面近辺での低濃度の第１低抵抗層８の形成と、トレンチ６底面近辺での高濃度の第２低抵抗層９の形成とを同時に行うことができる。また第２低抵抗層９は、第１低抵抗層８の底部に接するように形成される。なお、上記の傾斜イオン注入の回数は、１回であってもよく、複数回であってもよい。
【００８０】
（効果）
ＭＯＳＦＥＴ１０２によっても、実施の形態１とほぼ同様の効果が得られる。
【００８１】
さらに、ＭＯＳＦＥＴ１０２においては、保護層７の側面が、不純物濃度の高い第２低抵抗層９に接している。このため、デバイスオン時に保護層７側面からの空乏層の伸びを抑制する効果が高い。よって、隣り合う保護層７の間のＪＦＥＴ抵抗を大幅に低減することができる。ＪＦＥＴ抵抗の低減と、それによって可能となるセルピッチの縮小とにより、デバイスのオン抵抗を低減することができる。
【００８２】
第１低抵抗層８と第２低抵抗層９とが一括して形成されることにより、ＭＯＳＦＥＴ１０１の製造方法を簡素化することができる。特に傾斜角度θが３０度以下とされることによって、トレンチ６の内壁のうち、特に側面上でのイオンの反射量が高くなる。これにより、トレンチ６の側面近傍に配置され相対的に低い不純物濃度を有する第１低抵抗層８と、トレンチ６の下方に配置され相対的に高い不純物濃度を有する第２低抵抗層９とを、十分な不純物濃度差を確保しつつ、同時に形成することができる。
【００８３】
（実施の形態２の変形例）
第１低抵抗層８および第２低抵抗層９は、半導体層１５表面への垂直なイオン注入、あるいは、エピタキシャル成長によって形成されてもよい。例えば、実施の形態１の製造方法に従って図３に示すようにドリフト層２を形成後、第２低抵抗層９がイオン注入あるいはエピタキシャル成長により形成される。その上に、イオン注入あるいはエピタキシャル成長により、第１低抵抗層８が形成される。このイオン注入あるいはエピタキシャル成長において、部分的に開口を有するマスクを使用することで、第１低抵抗層８および第２低抵抗層９が局所的に形成されてもよい。その後、実施の形態１と同様の方法で、ボディ領域５、ソース領域３およびボディコンタクト領域４が形成される。そして、第１低抵抗層８の側面に接するようにトレンチ６が形成され、第１低抵抗層８の側面の一部と第２低抵抗層９の側面とに接するように保護層７が形成される。これにより、ＭＯＳＦＥＴ１０２（図１８）が得られる。
【００８４】
図１８に示すセル構造が繰り返される場合、隣り合う１対のセルのそれぞれに設けられた１対の第１低抵抗層８は、ドリフト層２によって隔てられる。また、隣り合う１対のセルのそれぞれに設けられた１対の第２低抵抗層９は、ドリフト層２によって隔てられる。
【００８５】
ここで、実施の形態１の変形例（図１７）と同様に、隣り合う１対のセル間で、互いに接する１対の第２低抵抗層９が設けられてもよい。また本実施の形態においては、それと同時に、またはそれに代わって、隣り合う１対のセル間で、互いに接する１対の第１低抵抗層８が設けられてもよい。
【００８６】
また、保護層７下部に第２低抵抗層９が形成されてもよい。
【００８７】
＜実施の形態３＞
（構成）
図２２は、本実施の形態３におけるＭＯＳＦＥＴ１０３（炭化珪素半導体装置）のセル構造を概略的に示す部分断面図である。ＭＯＳＦＥＴ１０３と、ＭＯＳＦＥＴ１０１（図１：実施の形態１）との相違点は、第１低抵抗層８および第２低抵抗層９の構成とその形成方法と、さらに第３低抵抗層１７が形成されることとであるため、主に当該相違点について、以下に説明する。
【００８８】
ＭＯＳＦＥＴ１０３においても、ＭＯＳＦＥＴ１０１と同様に、第１低抵抗層８は、ボディ領域５の下方においてトレンチ６側面を覆っている。第１低抵抗層８の側面に接するように第２低抵抗層９が形成されている。
【００８９】
ＭＯＳＦＥＴ１０３においては、半導体層１５の一部として、第１低抵抗層８および第２低抵抗層９に加えてさらに、第３低抵抗層１７が設けられている。第３低抵抗層１７は、第１低抵抗層８の底面と、第２低抵抗層９の底面と、保護層７の側面とに接している。第３低抵抗層１７は、第１導電型を有し、第１低抵抗層８よりも高い不純物濃度を有している。
【００９０】
図２２に示すセル構造が繰り返される場合、隣り合う１対のセルのそれぞれに設けられた１対の第３低抵抗層１７は、ドリフト層２によって隔てられる。変形例として、隣り合う１対のセル間で、互いに接する１対の第３低抵抗層１７が設けられてもよい。また、保護層７下部に第３低抵抗層１７が形成されてもよい。
【００９１】
（製造方法）
次に、ＭＯＳＦＥＴ１０３の製造方法について、以下に説明する。
【００９２】
まず、実施の形態１とおおよそ同様の製造方法に従い、トレンチ６の内壁への１回以上の傾斜イオン注入により、トレンチ６側面から離れるにつれて不純物濃度が高くなるように不純物が注入される。これにより、第１低抵抗層８および第２低抵抗層９が形成される。
【００９３】
次に、実施の形態２の製造方法において説明したように、トレンチ６側面に対して小さな角度（例えば３０度以下の角度）でイオン注入を行うことで、トレンチ６よりもある程度深い位置に高濃度で不純物が注入される。これにより、第３低抵抗層１７が形成される。第３低抵抗層１７の不純物濃度は、第２低抵抗層９と同等であってもよく、それよりも高くてもよい。第１低抵抗層８および第２低抵抗層９の一方または両方が、上記の、トレンチ６側面に対して小さな角度でのイオン注入によって、第３低抵抗層１７と同時に形成されてもよい。トレンチ６側面から離れた位置に不純物濃度のピークが形成され、不純物濃度プロファイルのテール部がトレンチ６側面に接するように、注入エネルギーとイオンドーズ量とが選択されることで、第１低抵抗層８、第２低抵抗層９および第３低抵抗層１７を同時に形成することができる。
【００９４】
第３低抵抗層１７は、半導体層１５表面への垂直なイオン注入、あるいは、ドリフト層２内でのエピタキシャル成長によって形成されてもよい。その後、実施の形態１と同様の方法で、ボディ領域５、ソース領域３およびボディコンタクト領域４、トレンチ６、第１低抵抗層８および第２低抵抗層９が形成される。また、第１低抵抗層８および第２低抵抗層９は、ドリフト層２内でのエピタキシャル成長によって形成されてもよい。
【００９５】
（効果）
本実施の形態によっても、実施の形態１とほぼ同様の効果が得られる。
【００９６】
さらに本実施の形態によれば、相対的に低い不純物濃度を有する第１低抵抗層８の側面および底面のそれぞれが、相対的に高い不純物濃度を有する第２低抵抗層９および第３低抵抗層１７によって覆われている。これにより、ＪＦＥＴ抵抗がより効果的に低減される。よって、オン抵抗をより低減することができる。
【００９７】
また保護層７の側面が、不純物濃度の高い第３低抵抗層１７に接している。このため、デバイスオン時に保護層７側面からの空乏層の伸びを抑制する効果が高い。よって、隣り合う保護層７の間のＪＦＥＴ抵抗を大幅に低減することができる。ＪＦＥＴ抵抗の低減と、それによって可能となるセルピッチの縮小とにより、デバイスのオン抵抗を低減することができる。
【００９８】
またボディ領域５と保護層７との間の領域、および、ドリフト層２を介してとなりあう１対の保護層７の間の領域という、２種類の領域において、不純物濃度が高い第２低抵抗層９と第３低抵抗層１７との両方が形成されている。これにより、当該領域のＪＦＥＴ抵抗が大幅に低減されることで、オン抵抗を効果的に低減することができる。これにより、オン抵抗と耐圧とのトレードオフを大きく改善することができる。
【００９９】
＜実施の形態４＞
（構成）
図２３は、本実施の形態４におけるＭＯＳＦＥＴ１０４（炭化珪素半導体装置）のセル構造を概略的に示す部分断面図である。ＭＯＳＦＥＴ１０４と、ＭＯＳＦＥＴ１０１（図１：実施の形態１）との相違点は、電流拡散層１８が形成されることとであるため、主に当該相違点について、以下に説明する。
【０１００】
ＭＯＳＦＥＴ１０４は、半導体層１５の一部として、電流拡散層１８を有している。電流拡散層１８は、ボディ領域５の下部とドリフト層２との間に設けられており、保護層７の上端よりも浅く位置する下端を有している。電流拡散層１８は、第１導電型を有しており、第２低抵抗層９よりも高い不純物濃度を有している。第２低抵抗層９は、電流拡散層１８の底面または側面に接するように形成されている。
【０１０１】
（製造方法）
図２４は、ＭＯＳＦＥＴ１０４の製造方法の一工程を概略的に示す部分断面図である。まず、実施の形態１とおおよそ同様の製造方法に従い、ドリフト層２が形成される。その後、ドリフト層２上に第１導電型の電流拡散層１８がイオン注入またはエピタキシャル成長により形成される。このとき電流拡散層１８は、ドリフト層２全面にわたって広く形成されてもよい。あるいは、電流拡散層１８は、開口部を有するマスクを用いて、ドリフト層２上に、所定のパターンで形成されてもよい。このパターンは、局所的な領域を有するものであってもよく、あるいは、ドリフト層２を囲む領域を有するものであってもよい。具体的には、ＭＯＳＦＥＴ１０４としての半導体チップの中央領域または外周領域などの特定の領域以外に、電流拡散層１８が形成されてよい。トレンチ６の側面と電流拡散層１８との間にドリフト層２が介在してもよい。あるいは、トレンチ６から離れた位置でドリフト層２を面内方向において挟むように電流拡散層１８が形成されてもよい。
【０１０２】
再び図２３を参照して、その後、電流拡散層１８上にボディ領域５が形成される。その後、ソース領域３およびボディコンタクト領域４が形成される。そしてボディ領域５を貫通するようにトレンチ６が形成される。そしてトレンチ６の下方に保護層７が形成される。そして、第１低抵抗層８および第２低抵抗層９が実施の形態１と同様に形成される。以上により、ＭＯＳＦＥＴ１０４が得られる。
【０１０３】
なお上記本実施の形態４においては、実施の形態１の構成に電流拡散層１８が付加された構成について詳しく説明したが、電流拡散層は実施の形態２〜３の構成に付加されてもよい。
【０１０４】
（効果）
本実施の形態によれば、デバイスオン時にボディ領域５から伸びる空乏層の伸びが、電流拡散層１８によって広範囲にわたって抑制される。これにより、ボディ領域５と保護層７との間のＪＦＥＴ抵抗が大幅に低減される。よって、ＪＦＥＴ抵抗を低減する目的で第１低抵抗層８および第２低抵抗層９の不純物濃度、特にトレンチ６下部に接する第１低抵抗層８の不純物濃度、を高くする必要性が、ある程度抑えられる。よって、第１低抵抗層８および第２低抵抗層９に隣接するゲート絶縁膜１０への過大な電界集中をより抑えることができる。
【０１０５】
一方、不純物濃度が高い第２低抵抗層９により、保護層７側面からの面内方向（図２３における横方向）における空乏層の伸びが抑制される。これにより、ドリフト層２を介して隣り合う保護層７間のＪＦＥＴ抵抗を抑制することができる。よって、セルピッチを縮小することも可能となり、オン抵抗を一層低減することができる。
【０１０６】
以上のように、ＪＦＥＴ抵抗が大きくなるボディ領域５と保護層７との間、および、隣り合う保護層７の間において、第１導電型の不純物濃度が高い領域が形成されるため、ＪＦＥＴ抵抗低減の効果が顕著に高く、オン抵抗と耐圧とのトレードオフを顕著に改善することができる。
【０１０７】
＜実施の形態５＞
図２５は、本実施の形態５におけるＭＯＳＦＥＴ１０５（炭化珪素半導体装置）のセル構造を概略的に示す部分断面図である。本実施の形態５においても、実施の形態１（図１）と同様に、保護層７はトレンチ６の下方に配置されている。ただし、ＭＯＳＦＥＴ１０１（図１：実施の形態１）においては保護層７の上端とトレンチ６の下端とが接しているが、ＭＯＳＦＥＴ１０５においてはこれらがドリフト層２を介して互いに離れている。このため本実施の形態においては、境界部ＢＤは、深さ方向における、保護層７の上端とトレンチ６の下端との間の領域を意味している。言い換えれば、境界部ＢＤは深さ方向に広がりを有している。第１低抵抗層８は深さ方向においてこの境界部ＢＤをまたいでいる。
【０１０８】
上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。また、実施の形態１だけでなく実施の形態２〜４においても、上記のように境界部ＢＤが深さ方向において広がりを有していてよい。
【０１０９】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
【符号の説明】
【０１１０】
ＢＤ  境界部、１  基板（半導体基板）、２  ドリフト層、３  ソース領域、４  ボディコンタクト領域、５  ボディ領域、６，６ａ，６ｂ  トレンチ、７  保護層、８，８ａ，８ｂ  第１低抵抗層、９，９ａ，９ｂ  第２低抵抗層、１０  ゲート絶縁膜、１１  ゲート電極、１２  ソース電極、１３  ドレイン電極、１４  層間絶縁膜、１５  半導体層、１６  マスク、１７  第３低抵抗層、１８  電流拡散層、１０１，１０１Ｖ，１０２〜１０５  ＭＯＳＦＥＴ（炭化珪素半導体装置）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【国際調査報告】
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2019186785.tif 000031
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