(57)【要約】センサ素子が検知した信号を保持することのできる半導体装置を提供する。センサ素子と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、を有し、センサ素子の一方の電極は第１のゲートと電気的に接続され、第１のゲートは第３のトランジスタのソースまたはドレインの一方と電気的に接続され、第１のトランジスタのソースまたはドレインの一方は第２のトランジスタのゲートと電気的に接続され、半導体層は金属酸化物を有する構成とする。
2019003037.tif 000002
【特許請求の範囲】
【請求項１】
センサ素子と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、を有し、
前記センサ素子は一対の電極を有し、
前記第１のトランジスタは、第１のゲートと、前記第１のゲートと半導体層を介して対向する第２のゲートと、を有し、
前記センサ素子の一方の電極は前記第１のゲートと電気的に接続され、
前記第１のゲートは前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第１のトランジスタのソースまたはドレインの一方は前記第２のトランジスタのゲートと電気的に接続され、
前記半導体層は金属酸化物を有する半導体装置。
【請求項２】
請求項１において、
前記センサ素子は、光電変換素子、圧電素子、または感熱素子である半導体装置。
【請求項３】
フォトダイオードと、第１のトランジスタと、第２のトランジスタと、を有し、
前記第１のトランジスタは、第１のゲートと、前記第１のゲートと半導体層を介して対向する第２のゲートと、を有し、
前記フォトダイオードの一方の電極は前記第１のゲートと電気的に接続され、
前記第１のトランジスタのソースまたはドレインの一方は前記第２のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタのソースまたはドレインの他方は前記フォトダイオードの他方の電極と電気的に接続され、
前記半導体層は金属酸化物を有する半導体装置。
【請求項４】
請求項１または３において、
さらに容量素子を有し、
前記第２のトランジスタのゲートに前記容量素子の一方の電極が電気的に接続されている半導体装置。
【請求項５】
請求項１または３において、
さらに第４のトランジスタを有し、
前記第２のトランジスタのソースまたはドレインの一方に前記第４のトランジスタのソースまたはドレインの一方が電気的に接続されている半導体装置。
【請求項６】
請求項５において、
さらにシフトレジスタ回路およびＡ／Ｄコンバータ回路を有し、
前記第４のトランジスタのゲートは前記シフトレジスタ回路と電気的に接続され、
前記第４のトランジスタのソースまたはドレインの他方は前記Ａ／Ｄコンバータ回路と電気的に接続されている半導体装置。
【請求項７】
請求項１または３において、
さらにインバータ回路およびカウンタ回路を有し、
前記第２のトランジスタのソースまたはドレインの他方に前記インバータ回路の出力端子が電気的に接続され、
前記第２のトランジスタのソースまたはドレインの一方に前記インバータ回路の入力端子が電気的に接続され、
前記インバータ回路の入力端子に前記カウンタ回路の入力端子が電気的に接続されている半導体装置。
【請求項８】
奇数個の回路ブロックが直列に接続され、初段の入力端子と最後段の出力端子が電気的に接続する半導体装置であって、
前記回路ブロックはインバータ回路と、遅延回路と、を有し、
前記遅延回路は、センサ素子と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、を有し、
前記センサ素子は一対の電極を有し、
前記第１のトランジスタは、第１のゲートと、前記第１のゲートと半導体層を介して対向する第２のゲートと、を有し、
前記センサ素子の一方の電極は前記第１のゲートと電気的に接続され、
前記第１のゲートは前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第２のゲートは前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第１のトランジスタのソースまたはドレインの一方は、前記インバータ回路の出力端子と電気的に接続され、
前記半導体層は金属酸化物を有し、
前記インバータ回路の入力端子を前記回路ブロックの入力端子とし、
前記第１のトランジスタのソースまたはドレインの他方を前記回路ブロックの出力端子とする半導体装置。
【請求項９】
請求項８において、
前記センサ素子は、光電変換素子、圧電素子、または感熱素子である半導体装置。
【請求項１０】
請求項８または９において、
前記センサ素子は、全ての回路ブロックにおいて共有されている半導体装置。
【請求項１１】
請求項８または９において、
前記第３のトランジスタは、全ての回路ブロックにおいて共有されている半導体装置。
【請求項１２】
請求項１、３、及び８のいずれか一項において、
前記金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有する半導体装置。
【請求項１３】
請求項１、３、及び８のいずれか一項に記載の半導体装置と、リードと、を有する電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】本発明の一態様は、センサ機能を有する半導体装置に関する。【０００２】なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。【０００３】なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器、電子部品は、半導体装置を有する場合がある。
【背景技術】
【０００４】光を電気信号に変換する機能を備えたセンサは広く普及しており、表示装置の照度調整や防犯機器などに用いられている。また、ＣＭＯＳイメージセンサなどの撮像装置は、微細な光センサを二次元的に配置した構成を有している。【０００５】また、光だけでなく、機械的な刺激、熱、磁気なども電気信号に変換するセンサも知られている。例えば、非特許文献１には、状態の変化に応じて電気的な特性が変化する材料と、トランジスタとを組み合わせた技術が紹介されている。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Ｋａｉ  Ｗａｎｇ，“Ｆｉｅｌｄ−Ｃｏｕｐｌｅｄ  Ｔｈｉｎ−Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒｓ  ｆｏｒ  Ｅｍｅｒｇｉｎｇ  Ｎｏｎ−Ｄｉｓｐｌａｙ  Ａｐｐｌｉｃａｔｉｏｎｓ”ＳＩＤ  ２０１７  ＤＩＧＥＳＴ，ｐｐ．４９７−５００．
【発明の概要】
【発明が解決しようとする課題】
【０００７】非特許文献１で紹介されている技術では、ダブルゲート構造の非晶質シリコン薄膜トランジスタが用いられている。一方のゲート端子にはセンサ素子が接続され、他方のゲート端子には制御用の電極が接続されている。センサ素子は自己の状態に応じて一方のゲート端子の電圧を変化させることができる。したがって、当該トランジスタの出力からセンサ素子の状態を変化させる要素を定量的に読み出すことができる。【０００８】しかしながら、非晶質シリコン薄膜トランジスタは移動度が小さいため、高速な動作を必要とする回路への適用は不向きである。センサ素子が検知しトランジスタが出力する信号は、システムの一部または全体の動作を制御する信号として用いる場合がある。したがって、システムの動作速度に影響を与えることがある。【０００９】また、非特許文献１で開示されている回路は、リアルタイムで検知した信号を出力する構成であるが、センサ素子が検知した信号は長期間保持できることが好ましい。信号を長期間保持できることで、複数のセンサ素子を同時に動作させた後に順次読み出し動作を行っても信頼性のあるデータを取得することができる。すなわち、データの同時性を確保することができる。【００１０】したがって、本発明の一態様では、センサ素子が検知した信号を保持することのできる半導体装置を提供することを目的の一つとする。または、センサ素子が検知した信号を高速に出力することのできる半導体装置を提供することを目的の一つとする。【００１１】または、低消費電力の半導体装置を提供することを目的の一つとする。または、信頼性の高い半導体装置を提供することを目的の一つとする。または、新規な半導体装置などを提供することを目的の一つとする。または、上記半導体装置の駆動方法を提供することを目的の一つとする。【００１２】なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１３】本発明の一態様は、センサ素子を有する半導体装置に関する。【００１４】本発明の一態様は、センサ素子と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、を有し、センサ素子は一対の電極を有し、第１のトランジスタは、第１のゲートと、第１のゲートと半導体層を介して対向する第２のゲートと、を有し、センサ素子の一方の電極は第１のゲートと電気的に接続され、第１のゲートは第３のトランジスタのソースまたはドレインの一方と電気的に接続され、第１のトランジスタのソースまたはドレインの一方は第２のトランジスタのゲートと電気的に接続され、半導体層は金属酸化物を有する半導体装置である。【００１５】また、本発明の他の一態様は、フォトダイオードと、第１のトランジスタと、第２のトランジスタと、を有し、第１のトランジスタは、第１のゲートと、第１のゲートと半導体層を介して対向する第２のゲートと、を有し、フォトダイオードの一方の電極は第１のゲートと電気的に接続され、第１のトランジスタのソースまたはドレインの一方は第２のトランジスタのゲートと電気的に接続され、第１のトランジスタのソースまたはドレインの他方はフォトダイオードの他方の電極と電気的に接続され、半導体層は金属酸化物を有する半導体装置である。【００１６】上記二つの本発明の態様において、さらに容量素子を有し、第２のトランジスタのゲートに容量素子の一方の電極が電気的に接続されていてもよい。また、当該構成とインバータ回路およびカウンタ回路を有し、第２のトランジスタのソースまたはドレインの他方にインバータ回路の出力端子が電気的に接続され、第２のトランジスタのソースまたはドレインの一方にインバータ回路の入力端子が電気的に接続され、インバータ回路の入力端子に前記カウンタ回路の入力端子が電気的に接続されていてもよい。【００１７】また、上記二つの本発明の態様が容量素子を有する構成において、さらに第４のトランジスタを有し、第２のトランジスタのソースまたはドレインの一方に第４のトランジスタのソースまたはドレインの一方が電気的に接続されてしてもよい。また、当該構成とシフトレジスタ回路およびＡ／Ｄコンバータ回路を有し、第４のトランジスタのゲートはシフトレジスタ回路と電気的に接続され、第４のトランジスタのソースまたはドレインの他方はＡ／Ｄコンバータ回路と電気的に接続されていてもよい。【００１８】また、本発明の他の一態様は、奇数個の回路ブロックが直列に接続され、初段の入力端子と最後段の出力端子が電気的に接続する半導体装置であって、回路ブロックはインバータ回路と、遅延回路と、を有し、遅延回路は、センサ素子と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、を有し、センサ素子は一対の電極を有し、第１のトランジスタは、第１のゲートと、第１のゲートと半導体層を介して対向する第２のゲートと、を有し、センサ素子の一方の電極は第１のゲートと電気的に接続され、第１のゲートは第３のトランジスタのソースまたはドレインの一方と電気的に接続され、第２のゲートは第２のトランジスタのソースまたはドレインの一方と電気的に接続され、第１のトランジスタのソースまたはドレインの一方は、インバータ回路の出力端子と電気的に接続され、半導体層は金属酸化物を有し、インバータ回路の入力端子を回路ブロックの入力端子とし、第１のトランジスタのソースまたはドレインの他方を回路ブロックの出力端子とする半導体装置である。【００１９】センサ素子は、全ての回路ブロックにおいて共有されていてもよい。また、第３のトランジスタは、全ての回路ブロックにおいて共有されていてもよい。【００２０】センサ素子を有する上記の本発明の態様において、センサ素子には、光電変換素子、圧電素子、または感熱素子を用いることが好ましい。【００２１】また、金属酸化物を有する上記の本発明の態様において、金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有することが好ましい。
【発明の効果】
【００２２】本発明の一態様を用いることで、センサ素子が検知した信号を保持することのできる半導体装置を提供することができる。または、センサ素子が検知した信号を高速に出力することのできる半導体装置を提供することができる。【００２３】または、低消費電力の半導体装置を提供することができる。または、信頼性の高い半導体装置を提供することができる。または、新規な半導体装置などを提供することができる。または、上記半導体装置の駆動方法を提供することができる。
【図面の簡単な説明】
【００２４】
【図１】半導体装置を説明する回路図。
【図２】半導体装置を説明する回路図。
【図３】半導体装置を説明する回路図およびタイミングチャート。
【図４】半導体装置を説明する回路図およびタイミングチャート。
【図５】半導体装置を説明する回路図およびタイミングチャート。
【図６】半導体装置を説明する回路図およびタイミングチャート。
【図７】半導体装置を説明する回路図およびタイミングチャート。
【図８】発振器およびカウンタ回路を説明する図。
【図９】発振器を説明する図。
【図１０】半導体装置を説明するブロック図および回路図。
【図１１】ニューラルネットワークの構成例を説明する図。
【図１２】半導体装置の構成例を説明する図。
【図１３】メモリセルの構成例を説明する図。
【図１４】オフセット回路の構成例を説明する図。
【図１５】半導体装置の動作を説明するタイミングチャート。
【図１６】半導体装置の構成を説明する図。
【図１７】半導体装置の構成を説明する図。
【図１８】半導体装置の構成を説明する図。
【図１９】半導体装置の構成を説明する図。
【図２０】電子部品を説明する図。
【図２１】半導体装置とニューラルネットワークとの組み合わせを説明する図。
【発明を実施するための形態】
【００２５】実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。
【００２６】（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置について、図面を参照して説明する。
【００２７】本発明の一態様は、センサ素子および複数のトランジスタを有する半導体装置である。センサ素子は、自己の状態に応じて第１の信号を第１のトランジスタのゲートに出力する。第１のトランジスタは、第１の信号に応じて第２の信号を第２のトランジスタのゲートに出力する。第２のトランジスタのゲートは、保持ノードとして機能する。第２のトランジスタは、第２の信号に応じて第３の信号を出力する。つまり、本発明の一態様の半導体装置は、センサ素子の状態を変化させる要素の定量的な情報を含む信号を出力することができる。
【００２８】第２の信号を保持できることで、複数の半導体装置から第２の信号を読み出す場合でも、第２の信号の同時性を確保することができる。また、第２の信号の保持ノードはフローティング状態であり、一定期間に出力された第２の信号の最大値を保持することができる。
【００２９】図１は、本発明の一態様の半導体装置を説明する回路図である。当該半導体装置は、センサ素子１０１と、トランジスタ１０２と、トランジスタ１０３と、トランジスタ１０４を有する。ここで、センサ素子は、一対の電極を有する。また、トランジスタ１０２は、第１のゲートと、第２のゲートを有する。
【００３０】センサ素子１０１の一方の電極は、トランジスタ１０２の第１のゲートと電気的に接続される、トランジスタ１０２の第１のゲートは、トランジスタ１０４のソースまたはドレインの一方と電気的に接続される。トランジスタ１０２のソースまたはドレインの一方は、トランジスタ１０３のゲートと電気的に接続される。
【００３１】ここで、センサ素子１０１の一方の電極、トランジスタ１０２のゲート、およびトランジスタ１０４のソースまたはドレインの一方を接続する点をノードＮＳとする。また、トランジスタ１０２のソースまたはドレインの一方、およびトランジスタ１０３のゲートを接続する点をノードＮＭとする。
【００３２】センサ素子１０１の他方の電極は、配線１１１と電気的に接続される。トランジスタ１０２のソースまたはドレインの他方は、配線１１２と電気的に接続される。トランジスタ１０２の第２のゲートは、配線１１７と電気的に接続される。トランジスタ１０３のソースまたはドレインの一方は、配線１１３と電気的に接続される。トランジスタ１０３のソースまたはドレインの他方は、配線１１４と電気的に接続される。トランジスタ１０４のソースまたはドレインの他方は、配線１１５と電気的に接続される。
【００３３】配線１１１は、センサ素子を駆動するための適切な電圧を供給する電源線として機能させることができる。当該電圧はセンサの種類によって異なり、回路の電源電圧ＶＤＤが利用できる場合もあれば、センサ素子専用の電圧（負電位も含む）とする場合もある。
【００３４】配線１１２、配線１１３および配線１１５は、電源線として機能させることができる。配線１１６および配線１１７は、各トランジスタの導通を制御する信号線として機能させることができる。配線１１４は、出力線として機能させることができる。なお、配線１１３の機能および配線１１４の機能は入れ替えることができる。
【００３５】また、図１においては、トランジスタ１０２の第１のゲート（フロントゲート）にセンサ素子１０１を電気的に接続し、第２のゲート（バックゲート）に配線１１７が接続される例を示しているが、図２（Ａ）に示すように、それらの接続の形態が逆であってもよい。本明細書においては、他の図面において図１の形態を主に引用するが、図１に示す回路および図２（Ａ）に示す回路は基本的に等価とみなせる。ただし、実際のトランジスタの構造は半導体層を中心として非対称であるため、回路を動作させるための適切な条件は異なる場合がある。
【００３６】センサ素子１０１としては、光電変換素子、圧電素子、感熱素子などの出力先の電位を変化させることのできる素子を用いることが好ましい。また、磁気、化学変化、生体活動によって電位を変化させる素子を用いてもよい。
【００３７】光電変換素子としては、非線形素子のフォトダイオードや線形素子のフォトコンダクタを用いることができる。
【００３８】フォトダイオードとしては、例えばｐｎ接合型フォトダイオード、ｐｉｎ接合型フォトダイオードを用いることができる。フォトダイオードにおける光電変換層の材料は、代表的にはＳｉ（単結晶シリコン、多結晶シリコン、微結晶シリコン、非晶質シリコンなど）を用いることができる。また、ＳｅまたはＳｅの化合物を用いたアバランシェフォトダイオードを用いてもよい。
【００３９】フォトコンダクタとしては、光強度によって二端子間の電気抵抗が変化する材料を有する構成の素子を用いることができる。当該材料としては、例えば、Ｓｉ、ＩｎＧａＡｓ、ＺｎＯ、ＩｎＳｂ、カルコゲン化物、ＯＰＣ（有機化合物フォトコンダクタ）などを用いることができる。
【００４０】圧電素子としては、二端子間に圧電体を有する素子を用いることができる。圧電素子は、急激な圧力を加えたときに電荷を生じる素子である。圧電体としては、例えば、ＢａＴｉＯ３、ＰｂＴｉＯ３、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３（ＰＺＴ）などの無機材料のほか、ＰＶＤＦ（ポリフッ化ビニリデン）、ＰＶＤＦ−ＴｒＦＥ（ポリフッ化ビニリデン−三フッ化エチレン共重合体）などの有機材料を用いることができる。
【００４１】なお、上記圧電素子は温度が変化したときに電荷を生じる焦電特性も有する。したがって、上記圧電素子として用いることのできる材料を感熱素子として用いることもできる。また、ＰＶＤＦ（ポリフッ化ビニリデン）、ＰＶＤＦ−ＴｒＦＥ（ポリフッ化ビニリデン−三フッ化エチレン共重合体）などの有機材料は、誘電率の温度依存性が大きい材料でもあり、この特性を利用して温度変化を検知することもできる。
【００４２】トランジスタ１０２は、センサ素子１０１が出力した信号電位をノードＮＭに書き込む機能、ノードＮＭの電位を保持する機能およびノードＮＭの電位をリセットする機能を有する。トランジスタ１０２はソースフォロア回路とみなすことができ、トランジスタ１０２の第１のゲートの電位で導通した場合にノードＮＳの電位をノードＮＭに書き込むことができる。
【００４３】ノードＮＭはフローティング状態であるため、リセットしない限り書き込まれた電位は保持される。ただし、ノードＮＳの電位が大きい方向に変化する場合は、ノードＮＭにノードＮＳの電位を上書きすることができる。したがって、所望の一定期間におけるノードＮＳの最大値をノードＮＭに記憶させることができる。
【００４４】なお、上記ノードＮＭへの信号電位の書き込み時には、配線１１２の電位は高電位とする。また、ノードＮＭの電位をリセットする場合は、配線１１２の電位を低電位として、配線１１７を高電位とし、トランジスタ１０２を第２のゲートの電位で導通させればよい。
【００４５】トランジスタ１０３は、ノードＮＭの電位を配線１１４に出力する機能を有する。トランジスタ１０３はソースフォロア回路とみなすことができ、配線１１３に高電位が供給されているとき、配線１１４にノードＮＭの電位を出力することができる。なお、上記説明において、トランジスタ１０２、１０３のしきい値電圧は十分に小さく、無視できる値とする。
【００４６】トランジスタ１０４は、ノードＮＳの電位をリセットする機能を有する。配線１１５を低電位とし、トランジスタ１０４を導通することで、ノードＮＳをリセット電位とすることができる。このとき、トランジスタ１０２は非導通となるため、ノードＮＭの電位は保持される。なお、ノードＮＳをリセット電位としない場合であっても、配線１１７の電位を十分に小さくする（例えば負電位）ことでトランジスタ１０２を非導通とすることができる。
【００４７】また、図２（Ｂ）に示すように、半導体装置に容量素子１０５を設ける構成であってもよい。容量素子１０５の一方の電極をノードＮＭに接続することで、ノードＮＭにおける電位の保持能力を高めることができる。また、リセット時などにおいて、ノードＮＳの電位変化におけるノードＮＭの電位変化を小さくすることができる。
【００４８】また、配線１１４に電気的に接続されるトランジスタ１０６を設けてもよい。トランジスタ１０６のソースまたはドレインの一方は配線１１４に電気的に接続され、ソースまたはドレインの他方は配線１１９に電気的に接続される。また、トランジスタ１０６のゲートは、配線１１８に電気的に接続される。トランジスタ１０６は選択トランジスタとして機能させることができ、配線１１８に選択信号を入力することで、トランジスタ１０３の出力信号を配線１１９に出力することができる。なお、トランジスタ１０６は、配線１１３とトランジスタ１０３との間に設けられていてもよい。
【００４９】ここで、少なくともトランジスタ１０２およびトランジスタ１０４には、チャネル形成領域に金属酸化物を用いたトランジスタ（以下、ＯＳトランジスタ）を用いることが好ましい。ＯＳトランジスタはオフ電流が小さく、ノードＮＳおよびノードＮＭにおける不要な電荷の流出入を抑えることができる。
【００５０】また、ＯＳトランジスタは電界効果移動度が１０ｃｍ２／Ｖｓ乃至１００ｃｍ２／Ｖｓであって、多結晶シリコントランジスタと同程度である。したがって、非晶質シリコントランジスタよりも高速駆動することができ、本発明の一態様の半導体装置がシステムの一要素であっても、当該システムの動作速度の律速点にはなりにくい。
【００５１】次に、図１の回路構成を含む半導体装置の具体的な回路構成およびその動作について説明する。
【００５２】＜構成例１＞
図３（Ａ）は、センサ素子１０１の動作に対してノードＮＳの電位が可逆的に変化しない半導体装置１００ａの回路図である。例えば、センサ素子１０１には光電変換素子を用いることができる。または、図３（Ｂ）に示すように、圧電素子または感熱素子を用いることもできる。光電変換素子としてフォトダイオードを用いる場合は、フォトダイオードのアノードとノードＮＳを電気的に接続する。
【００５３】半導体装置１００ａの構成は、図２（Ｂ）に示す回路の構成とほぼ同様である。ただし、図３（Ａ）では、トランジスタ１０３のソースまたはドレインの一方と、トランジスタ１０２のソースまたはドレインの他方を電気的に接続している。すなわち、電源配線を共有している。
【００５４】図３（Ｃ）、（Ｄ）に示すタイミングチャートを用いて半導体装置１００ａの動作の例を説明する。なお、図３（Ｃ）、（Ｄ）に示すタイミングチャートの動作期間において、配線１１１に供給される電位は常時高電位とする。また、各配線において高電位は“Ｈ”、低電位は“Ｌ”で表す。高電位“Ｈ”には、例えば電源電圧ＶＤＤを用いることができる。低電位“Ｌ”には、例えば電源電圧ＶＳＳ、０Ｖ、ＧＮＤ電位などを用いることができる。なお、配線１１７では負電位を用いる場合があり、高電位に相当する電位を“＋Ｖ”、低電位に相当する電位を“０”、負電位を“−Ｖ”で表す。なお、電位“０”は０Ｖに限らず、ＧＮＤ電位やトランジスタ１０２のしきい値電圧を調整するための電位であってもよい。
【００５５】まず、図３（Ｃ）のタイミングチャートを用いて、検知期間毎に読み出しを行う動作を説明する。半導体装置１００ａではノードＮＳの電位が可逆的に変化しないため、ノードＮＳの電位が飽和することがある。したがって、ノードＮＳの電位が飽和しないように定期的にリセットする必要がある。
【００５６】期間Ｔ１より前に配線１１２の電位を“Ｌ”、配線１１７の電位を“＋Ｖ”、配線１１６の電位を“Ｈ”とする。配線１１７の電位を“＋Ｖ”とすることでトランジスタ１０２は導通状態となり、ノードＮＭは配線１１２の電位“Ｌ”にリセットされる。また、配線１１６の電位を“Ｈ”とすることでトランジスタ１０４が導通し、ノードＮＳの電位は“Ｌ”にリセットされる。
【００５７】期間Ｔ１で配線１１２の電位を“Ｈ”、配線１１７の電位を“０”、配線１１６の電位を“Ｌ”とすると、まずセンサ素子１０１の動作によってノードＮＳの電位が上昇し、トランジスタ１０２が導通してノードＮＭの電位も上昇する。期間Ｔ１は検知期間に相当する。
【００５８】期間Ｔ２で配線１１６の電位を“Ｈ”とすると、ノードＮＳの電位はリセットされ、トランジスタ１０２は非導通となる。したがって、ノードＮＭの電位は保持される。
【００５９】また、期間Ｔ２においては、配線１１６の電位を“Ｈ”とする代わりに、破線で示すように配線１１７の電位を“−Ｖ”としてもよい。配線１１７の電位を“−Ｖ”とすることで、ノードＮＳの電位に関わらずトランジスタ１０２を非導通とすることができ、ノードＮＭの電位を保持することができる。この場合、センサ素子１０１の動作に応じてノードＮＳの電位は上昇し続け、その後飽和する。なお、期間Ｔ２においては、配線１１６の電位を“Ｈ”とし、かつ配線１１７の電位を“−Ｖ”としてもよい。
【００６０】期間Ｔ３で配線１１８の電位を“Ｈ”とするとトランジスタ１０６が導通し、保持されているノードＮＭの電位を配線１１９に読み出すことができる。以上の動作を繰り返すことで、期間Ｔ１においてセンサ素子１０１が検知した信号を定期的に読み出すことができる。
【００６１】次に、図３（Ｄ）を用いて、複数回の検知期間毎に読み出しを行う動作を説明する。使用者は、任意の期間内において、センサ素子１０１が検知した信号の最大値を求める場合がある。図３（Ｃ）の動作においても取得した信号の中から最大値を選び出すことはできるが、最大値のみが必要な場合は効率的ではない。
【００６２】期間Ｔ１までの動作は、図３（Ｃ）の説明と同様である。
【００６３】期間Ｔ２において、配線１１６の電位を“Ｈ”とし、ノードＮＳの電位をリセットする。このとき、ノードＮＭには期間Ｔ１で取得した信号は保持される。
【００６４】期間Ｔ３において、配線１１６の電位を“Ｌ”とすると、ノードＮＳの電位は上昇し、期間Ｔ１におけるノードＮＳの電位よりも大きくなれば、ノードＮＭの電位は保持されている電位からさらに上昇する。したがって、センサ素子１０１が期間Ｔ１および期間Ｔ３で取得した信号電位の最大値に対応する信号電位がノードＮＭに書き込まれる。期間Ｔ３も検知期間に相当する。
【００６５】期間Ｔ４以降の動作は、図３（Ｃ）の期間Ｔ２以降の説明と同様である。
【００６６】上述のように検知期間と検知期間との間でノードＮＳの電位をリセットすることで、センサ素子１０１が取得する信号電位の最大値を得ることができる。なお、ノードＮＳの電位が飽和しない限り、検知期間の回数に制限はない。
【００６７】＜構成例２＞
図４（Ａ）は、図３（Ａ）に示す半導体装置１００ａの変形例である半導体装置１００ｂの回路図である。
【００６８】半導体装置１００ｂは、半導体装置１００ａにトランジスタ１０７を設けた構成となっている。トランジスタ１０７のソースまたはドレインの一方は、ノードＮＭと電気的に接続する構成とする。当該構成とすることで、ノードＮＭのリセット動作をトランジスタ１０７で行うことができるため、配線１１２の電位を高電位に固定することができる。つまり、配線１１２に供給する電源電位を変化させる機構を不要とすることができる。
【００６９】図４（Ｂ）、（Ｃ）に示すタイミングチャートを用いて半導体装置１００ｂの動作の例を説明する。なお、半導体装置１００ａと同一の説明は省略する。
【００７０】図４（Ｂ）のタイミングチャートを用いて、検知期間毎に読み出しを行う動作を説明する。
【００７１】期間Ｔ１より前に配線１１７の電位を“０”、配線１１６の電位を“Ｈ”、配線１２０の電位を“Ｈ”とする。配線１１６の電位を“Ｈ”とすることでトランジスタ１０４が導通し、ノードＮＳの電位は“Ｌ”にリセットされる。また、配線１２０の電位を“Ｈ”とすることでトランジスタ１０７が導通し、ノードＮＭの電位は“Ｌ”にリセットされる。
【００７２】期間Ｔ１で配線１１６の電位を“Ｌ”、配線１２０の電位を“Ｌ”とすると、まずセンサ素子１０１の動作によってノードＮＳの電位が上昇し、トランジスタ１０２が導通してノードＮＭの電位も上昇する。
【００７３】期間Ｔ２で配線１１６の電位を“Ｈ”とすると、ノードＮＳの電位はリセットされ、トランジスタ１０２は非導通となる。したがって、ノードＮＭの電位は保持される。
【００７４】また、期間Ｔ２においては、配線１１６の電位を“Ｈ”とする代わりに、破線で示すように配線１１７の電位を“−Ｖ”としてもよい。配線１１７の電位を“−Ｖ”とすることで、ノードＮＳの電位に関わらずトランジスタ１０２を非導通とすることができ、ノードＮＭの電位を保持することができる。この場合、センサ素子１０１の動作に応じてノードＮＳの電位は上昇し続け、その後飽和する。なお、期間Ｔ２においては、配線１１６の電位を“Ｈ”とし、かつ配線１１７の電位を“−Ｖ”としてもよい。
【００７５】期間Ｔ３で配線１１８の電位を“Ｈ”とするとトランジスタ１０６が導通し、保持されているノードＮＭの電位を配線１１９に読み出すことができる。以上の動作を繰り返すことで、期間Ｔ１においてセンサ素子１０１が検知した信号を定期的に読み出すことができる。
【００７６】図４（Ｃ）は、複数回の検知期間毎に読み出しを行う動作を説明するタイミングチャートである。基本動作は図４（Ｂ）と同様であり、図３（Ｄ）の説明と同様に、検知期間と検知期間との間でノードＮＳの電位をリセットすることで、検知期間の回数にかかわらずセンサ素子１０１が取得する信号電位の最大値を出力することができる。
【００７７】＜構成例３＞
図５（Ａ）は、ノードＮＳをリセットするためのトランジスタを省いた半導体装置１００ｃの回路図である。当該構成では、ノードＮＳのリセット動作がセンサ素子１０１を介して行われるため、センサ素子１０１は非線形特性を有する素子に限定される。例えば、センサ素子１０１にはフォトダイオードを用いることができ、フォトダイオードのアノードがノードＮＳに電気的に接続される。フォトダイオードのカソードは配線１１２と電気的に接続することができるため、電源線の一つを削減することができる。
【００７８】半導体装置１００ｃは、半導体装置１００ａからトランジスタ１０４を省き、トランジスタ１０８を設けた構成となっている。トランジスタ１０８のソースまたはドレインの一方はトランジスタ１０２のソースまたはドレインの一方と電気的に接続し、ソースまたはドレインの他方はノードＮＭと電気的に接続する構成とする。当該構成とすることで、トランジスタ１０２の動作にかかわらずトランジスタ１０８を非導通とすることでノードＮＭの電位を保持することができる。
【００７９】図５（Ｂ）のタイミングチャートを用いて、検知期間毎に読み出しを行う動作を説明する。
【００８０】期間Ｔ１より前に配線１１２の電位を“Ｌ”、配線１１７の電位を“＋Ｖ”、配線１２１の電位を“Ｈ”とする。配線１１７の電位を“＋Ｖ”とすることでトランジスタ１０２は導通状態となり、ノードＮＭは配線１１２の電位“Ｌ”にリセットされる。また、センサ素子１０１（フォトダイオード）には順方向バイアスがかかるため、ノードＮＳの電位は“Ｌ”にリセットされる。
【００８１】期間Ｔ１で配線１１２の電位を“Ｈ”、配線１１７の電位を“０”とすると、センサ素子１０１が動作してノードＮＳの電位が上昇し、トランジスタ１０２が導通してノードＮＭの電位も上昇する。
【００８２】期間Ｔ２で配線１２１の電位を“Ｌ”とすると、トランジスタ１０８は非導通となる。したがって、ノードＮＭの電位は保持される。
【００８３】期間Ｔ３で配線１１８の電位を“Ｈ”とするとトランジスタ１０６が導通し、保持されているノードＮＭの電位を配線１１９に読み出すことができる。以上の動作を繰り返すことで、期間Ｔ１においてセンサ素子１０１が検知した信号を定期的に読み出すことができる。
【００８４】図５（Ｃ）は、複数回の検知期間毎に読み出す動作を説明するタイミングチャートである。基本動作は図５（Ｂ）と同様であり、図３（Ｄ）の説明と同様に、検知期間と検知期間との間でノードＮＳの電位をリセットすることで、検知期間の回数にかかわらずセンサ素子１０１が取得する信号電位の最大値を出力することができる。
【００８５】＜構成例４＞
図６（Ａ）は、図５（Ａ）に示す半導体装置１００ｃの変形例である半導体装置１００ｄの回路図である。
【００８６】半導体装置１００ｄは、半導体装置１００ｃからトランジスタ１０８を省いた構成を有する。当該構成では、トランジスタ１０２を非導通とすることでノードＮＭの電位を保持することができる。
【００８７】図６（Ｂ）のタイミングチャートを用いて、検知期間毎に読み出しを行う動作を説明する。
【００８８】期間Ｔ１より前に配線１１２の電位を“Ｌ”、配線１１７の電位を“＋Ｖ”とする。配線１１７の電位を“＋Ｖ”とすることでトランジスタ１０２は導通状態となり、ノードＮＭは配線１１２の電位“Ｌ”にリセットされる。また、センサ素子１０１（フォトダイオード）には順方向バイアスがかかるため、ノードＮＳの電位は“Ｌ”にリセットされる。
【００８９】期間Ｔ１で配線１１２の電位を“Ｈ”、配線１１７の電位を“０”とすると、センサ素子１０１が動作してノードＮＳの電位が上昇し、それに伴ってノードＮＭの電位も上昇する。
【００９０】期間Ｔ２で配線１１２の電位を“Ｌ”、配線１１７の電位を“−Ｖ”とすると、トランジスタ１０２は非導通となる。したがって、ノードＮＭの電位は保持される。
【００９１】期間Ｔ３で配線１１８の電位を“Ｈ”とするとトランジスタ１０６が導通し、保持されているノードＮＭの電位を配線１１９に読み出すことができる。以上の動作を繰り返すことで、期間Ｔ１においてセンサ素子１０１が検知した信号を定期的に読み出すことができる。
【００９２】図６（Ｃ）は、複数回の検知期間毎に読み出す動作を説明するタイミングチャートである。基本動作は図６（Ｂ）と同様であり、図３（Ｄ）の説明と同様に、検知期間と検知期間との間でノードＮＳの電位をリセットすることで、検知期間の回数にかかわらずセンサ素子１０１が取得する信号電位の最大値を出力することができる。
【００９３】＜構成例５＞
図７（Ａ）は、センサ素子１０１の動作に対してノードＮＳの電位が可逆的に変化する半導体装置１００ｅの回路図である。例えば、センサ素子１０１には自己の状態に応じて容量値が変化する素子を用いることができる。具体的には、前述した誘電率の温度依存性の大きいＰＶＤＦ（ポリフッ化ビニリデン）、ＰＶＤＦ−ＴｒＦＥ（ポリフッ化ビニリデン−三フッ化エチレン共重合体）などの有機材料を一対の電極間に有した可変容量素子などが挙げられる。当該可変容量素子では、特定の温度範囲において、温度の上昇とともに誘電率も上昇する。
【００９４】図７（Ａ）において、ノードＮＳの電位は、配線１１１の電位と、センサ素子１０１の容量およびトランジスタ１０２のゲート容量間の容量比によって決まる。例えば、特定の定常状態からセンサ素子１０１の容量値が大きくなる場合、センサ素子１０１を介した容量結合が大きくなるため、ノードＮＳの電位は配線１１１に供給される電圧に近づく。したがって、配線１１１に供給される電圧がノードＮＳの電位よりも低電位（例えば負電位など）であるとき、温度が上昇しセンサ素子１０１の容量値が大きくなることで、ノードＮＳの電位は減少する。また、配線１１１に供給される電圧がノードＮＳの電位よりも高電位であるとき、温度が上昇しセンサ素子１０１の容量値が大きくなることで、ノードＮＳの電位は上昇する。
【００９５】半導体装置１００ｅの構成は、センサ素子１０１以外は半導体装置１００ａと同様とすることができる。センサ素子１０１の一方の電極はノードＮＳと電気的に接続され、他方の電極は配線１１１と電気的に接続される。センサ素子１０１に極性はない。
【００９６】図７（Ｂ）のタイミングチャートを用いて、半導体装置１００ｅの読み出し動作を説明する。なお、半導体装置１００ａ等とは異なり、ノードＮＳの電位は可逆性であるため、定期的なリセット動作は不要である。
【００９７】期間Ｔ１より前に配線１１２の電位を“Ｌ”、配線１１１の電位を“Ｌ”、配線１１７の電位を“＋Ｖ”、配線１１６の電位を“Ｈ”とする。配線１１７の電位を“＋Ｖ”とすることでトランジスタ１０２は導通状態となり、ノードＮＭは配線１１２の電位“Ｌ”にリセットされる。また、配線１１６の電位を“Ｈ”とすることでトランジスタ１０４が導通し、ノードＮＳの電位は“Ｌ”にリセットされる。
【００９８】期間Ｔ１で、まず配線１１２の電位を“Ｈ”、配線１１１の電位を“Ｖｓ”、配線１１７の電位を“０”、配線１１６の電位を“Ｌ”とする。ここで、配線１１１の電位“Ｖｓ”は、センサ素子１０１に印加される適切な電圧である。期間Ｔ１内において、センサ素子１０１が温度変化を検知すれば、ノードＮＳの電位Ｖｓ’は温度変化に追随して変化する。そして、ノードＮＭの電位は、ノードＮＳの電位Ｖｓ’の上昇に伴って上昇し、その後ノードＮＳの電位Ｖｓ’が下降した場合は最大値を保持する。
【００９９】期間Ｔ２で配線１１６の電位を“Ｈ”とすると、ノードＮＳの電位はリセットされ、トランジスタ１０２は非導通となる。したがって、ノードＮＭの電位は保持される。
【０１００】また、期間Ｔ２においては、配線１１６の電位を“Ｈ”とする代わりに、破線で示すように配線１１７の電位を“−Ｖ”としてもよい。配線１１７の電位を“−Ｖ”とすることで、ノードＮＳの電位に関わらずトランジスタ１０２を非導通とすることができ、ノードＮＭの電位を保持することができる。なお、期間Ｔ２においては、配線１１６の電位を“Ｈ”とし、かつ配線１１７の電位を“−Ｖ”としてもよい。
【０１０１】期間Ｔ３で配線１１８の電位を“Ｈ”とするとトランジスタ１０６が導通し、保持されているノードＮＭの電位を配線１１９に読み出すことができる。以上の動作を繰り返すことで、期間Ｔ１においてセンサ素子１０１が検知した信号を定期的に読み出すことができる。また、期間Ｔ１を長くして、その間の最大値を読み出すこともできる。
【０１０２】＜応用例１＞
図８（Ａ）は、本発明の一態様の半導体装置を一要素とした発振器２００を説明する図である。発振器２００は奇数個の回路ブロック１５０を有し、初段の入力端子が最後段の出力端子と電気的に接続されるリングオシレータ型の発振器である。なお、回路ブロック１５０は１段であって、当該回路ブロック１５０の入力端子と出力端子が電気的に接続されていてもよい。
【０１０３】回路ブロック１５０は、インバータ回路１５１と、遅延回路１５２を有する。ここで、遅延回路１５２には、例えば、図１に示す半導体装置の回路構成を用いることができる。発振器２００は、ノードＮＭに保持された電位に応じて発振周波数を変化させることができる。
【０１０４】遅延回路１５２の入力端子はトランジスタ１０３のソースまたはドレインの一方であり、インバータ回路１５１の出力端子と電気的に接続される。遅延回路１５２の出力端子はトランジスタ１０３のソースまたはドレインの他方であり、回路ブロック１５０の出力端子としても機能する。インバータ回路１５１の入力端子は、回路ブロック１５０の入力端子として機能する。
【０１０５】なお、遅延回路１５２としては、先に説明した半導体装置１００ａ乃至１００ｅからトランジスタ１０６を省いた構成を用いることもできる。ただし、トランジスタ１０３のソースまたはドレインの一方とトランジスタ１０２のソースまたはドレインの他方とは電気的に接続しない構成とする。
【０１０６】また、遅延回路１５２は、トランジスタ１０６を有する構成であってもよい。発振器２００の動作を一時的に休止する場合、トランジスタ１０６を非導通とすることでインバータ回路１５１の入力端子の電位を保持することができる。したがって、発振器２００の動作を再開した場合に速やかにクロック信号を出力することができる。
【０１０７】なお、インバータ回路は、ＯＳトランジスタを用いた単極性回路で構成することができる。または、シリコンをチャネル形成領域に有するトランジスタ（以下、Ｓｉトランジスタ）を用い、極性の異なるトランジスタを組み合わせて構成してもよい。
【０１０８】発振器２００から出力されるクロック信号は、外部の回路の動作を制御するクロック信号として用いることができる。発振器２００を用いることで、光の強度、振動（音）、または温度などに応じてシステムの動作を制御することができる。
【０１０９】また、図８（Ｂ）に示すように、発振器２００から出力されるクロック信号はカウンタ回路２０２に入力されてもよい。カウンタ回路２０２は、当該クロック信号に応じて複数ビットのデジタル信号を出力することができる。したがって、発振器２００とカウンタ回路２０２の組み合わせは、光の強度、振動（音）、または温度などを定量化するデジタルセンサとして機能させることができる。
【０１１０】カウンタ回路２０２としては、例えば、図８（Ｃ）に示すＤ−ＦＦ（Ｄフリップフロップ）で構成される任意のｎビット（ｎは自然数）のカウンタ回路を用いることができる。発振器２００が出力するクロック信号は、１段目のＤ−ＦＦに入力され、一定期間カウントされる。カウンタ回路はＲＢ信号によりリセットされ、再びカウントを始めることができる。ＳＥＴ信号を入力することでカウント値はＬＡＴ回路に転送される。ＳＥＬ信号およびＳＥＬＢ信号が入力されると、ＬＡＴ回路に保存された値が配線ＯＵＴ［０：ｎ］に出力される。なお、カウンタ回路は非同期式に限らず同期式であってもよい。
【０１１１】＜応用例２＞
図９（Ａ）は、図８（Ａ）に示す回路ブロック１５０の他の構成例を示す図である。遅延回路１５２は、センサ素子１３１と、トランジスタ１３２、１３３、１３４と、容量素子１３５を有する。センサ素子１３１としては、センサ素子１０１と同じ素子を用いることができる。トランジスタ１３２は、トランジスタ１０２と同様に第１のゲートおよび第２のゲートを有する。
【０１１２】また、トランジスタ１３２は高速動作が望まれ、トランジスタ１３３、１３４はオフ電流が低いことが望まれる。したがって、トランジスタ１３２、１３３、１３４にはＯＳトランジスタを用いることが好ましい。
【０１１３】センサ素子１３１の一方の電極には、トランジスタ１３２の第１のゲートが電気的に接続される。トランジスタ１３２の第１のゲートには、トランジスタ１３４のソースまたはドレインの一方が電気的に接続される。ここで、センサ素子１３１の一方の電極、トランジスタ１３２の第１のゲート、およびトランジスタ１３４のソースまたはドレインの一方が接続される点をノードＮＴとする。
【０１１４】トランジスタ１３２の第２のゲートには、トランジスタ１３３のソースまたはドレインの一方が電気的に接続される。トランジスタ１３３のソースまたはドレインの一方には、容量素子１３５の一方の電極が電気的に接続される。ここで、トランジスタ１３２の第２のゲート、トランジスタ１３３のソースまたはドレインの一方、および容量素子１３５の一方の電極が接続される点をノードＮＸとする。
【０１１５】トランジスタ１３２のソースまたはドレインの一方は、インバータ回路１５１の出力端子と電気的に接続される。トランジスタ１３２のソースまたはドレインの他方は、回路ブロック１５０の出力端子として機能する。また、トランジスタ１３４はノードＮＴの電位をリセットする機能を有する。
【０１１６】トランジスタ１３３を導通すると、配線１４３からノードＮＸに所定の電位信号が書き込まれる。ＯＳトランジスタのオフ電流は小さいため、トランジスタ１３３を非導通とすることでノードＮＸの電位は長時間保持される。ノードＮＸの電位に従ってトランジスタ１３２は導通状態となり、発振器２００は所定の周波数のクロック信号を生成する。当該クロック信号は、例えば主要な回路の制御信号として用いることができる。
【０１１７】ここで、センサ素子１３１の動作によりノードＮＴの電位が変化すると、トランジスタ１３２のしきい値電圧が変化する。トランジスタ１３２はノードＮＸに書き込まれた電位によって導通状態であるが、しきい値電圧の変化によって出力電流の値が変化する。したがって、発振器２００が生成するクロック信号の周波数が変化する。なお、センサ素子１３１によってノードＮＴの電位を大きく変化することができれば、トランジスタ１３２を非導通とすることができ、クロック信号の生成を停止することもできる。
【０１１８】具体的な例として、センサ素子１３１に、半導体装置１００ｅに用いた、温度に対して容量値が変化する素子を用いた場合を説明する。センサ素子１３１の他方の電極に負電位を印加すると、温度上昇に対してノードＮＴの電位は初期値より小さくなる方向に変化する。したがって、トランジスタ１３２のドレイン電流は小さくなる方向に変化するため、発振器２００が生成するクロック信号の周波数は小さくなる。
【０１１９】つまり、発振器２００は、動作初期においては設定されたクロック信号を生成するが、温度が上昇すると初期より周波数の低いクロック信号を生成するようなる。このような特性を利用することで、回路動作の負荷が大きく、温度が上昇した場合に、クロック周波数を自動的に低下させることができる。例えば、ＬＳＩ（ＣＰＵ、ＧＰＵ、ＦＰＧＡ、またはＡＳＩＣなど）のクロック生成回路に発振器２００を用いることで、素子の破壊や寿命の低下を防止することができる。
【０１２０】なお、図９（Ｂ）に示すように、センサ素子１３１は、複数の回路ブロック１５０で共有されていてもよい。また、トランジスタ１３４は、複数の回路ブロック１５０で共有されていてもよい。なお、図８（Ａ）に示す発振器２００においても、センサ素子１０１は、複数の回路ブロック１５０で共有されていてもよい。また、ノードＮＳの電位をリセットするためのトランジスタは、複数の回路ブロック１５０で共有されていてもよい。
【０１２１】＜応用例３＞
図１０（Ａ）は、本発明の一態様の半導体装置を複数有するセンサ装置を説明するブロック図である。センサ装置は、センサアレイ１８０、回路１７０、回路１７１、回路１７２および回路１７３を有する。センサアレイ１８０は、マトリクス状に配置された回路１６０を有する。
【０１２２】回路１６０は、例えば、図１０（Ｂ）に示す半導体装置の回路構成とすることができる。また、先に説明した半導体装置１００ａ乃至１００ｅの回路構成であってもよい。回路１６０は、配線１１８を介して回路１７０と電気的に接続される。また、回路１６０は、配線１１９を介して回路１７１と電気的に接続される。
【０１２３】回路１７０は、ロードライバとしての機能を有することができる。回路１７０には、例えば、デコーダまたはシフトレジスタを用いることができる。回路１７０により読み出し行を選択し、回路１６０で生成された信号を配線１１９に出力することができる。
【０１２４】回路１７１は、回路１６０が出力する信号からノイズ成分を削減する機能を有することができる。回路１７１には、例えば、相間二重サンプリング回路（ＣＤＳ回路）などを用いることができる。なお、回路１７１を省いた構成であってもよい。
【０１２５】回路１７２は、読み出し回路としての機能を有することができる。回路１７２は、例えば、コンパレータ回路およびカウンタ回路を有する構成とすることができる。回路１７１からコンパレータ回路に入力される信号電位と、掃引される基準電位とが比較される。そして、コンパレータ回路の出力に応じてカウンタ回路が動作し、デジタル信号を生成する。すなわち、回路１７２は、Ａ／Ｄコンバータとして機能させることができる。
【０１２６】回路１７３は、カラムドライバとしての機能を有することができる。回路１７３には、例えば、デコーダまたはシフトレジスタを用いることができる。回路１７３により読み出し列を選択し、回路１７２で生成されたデジタルデータを配線１２１に出力することができる。
【０１２７】以上の構成によって、マトリクス状に配置された回路１６０のそれぞれからセンサ素子１０１が取得した信号を得ることができる。例えば、センサ素子１０１として光電変換素子を用いた場合は、イメージセンサとして機能させることができる。また、圧電素子を用いた場合は、シート状の圧力センサとして機能させることができ、圧力の面内分布などの情報を得ることができる。また、感熱素子を用いた場合は、シート状の温度センサとして機能させることができ、温度の面内分布などの情報を得ることができる。また、赤外線のイメージセンサとして機能させることもできる。
【０１２８】なお、配線１２１の接続先は限定されない。例えば、ニューラルネットワーク、記憶装置、表示装置、通信装置などを接続先とすることができる。
【０１２９】回路１７２から出力されるデジタルデータをニューラルネットワークに取り込むことで、例えば、取得したデータの高分解能化、ノイズの低減、センサの状態を変化させる要素の認識、データ補正、文字認識、指紋認証、不良解析、統計処理などの処理を行うことができる。
【０１３０】本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【０１３１】（実施の形態２）
本実施の形態では、実施の形態１で説明した応用例に用いることのできるニューラルネットワークに用いることが可能な半導体装置の構成例について説明する。
【０１３２】図１１（Ａ）に示すように、ニューラルネットワークＮＮは入力層ＩＬ、出力層ＯＬ、中間層（隠れ層）ＨＬによって構成することができる。入力層ＩＬ、出力層ＯＬ、中間層ＨＬはそれぞれ、１または複数のニューロン（ユニット）を有する。なお、中間層ＨＬは１層であってもよいし２層以上であってもよい。２層以上の中間層ＨＬを有するニューラルネットワークはＤＮＮ（ディープニューラルネットワーク）と呼ぶこともでき、ディープニューラルネットワークを用いた学習は深層学習と呼ぶこともできる。
【０１３３】入力層ＩＬの各ニューロンには入力データが入力され、中間層ＨＬの各ニューロンには前層または後層のニューロンの出力信号が入力され、出力層ＯＬの各ニューロンには前層のニューロンの出力信号が入力される。なお、各ニューロンは、前後の層の全てのニューロンと結合されていてもよいし（全結合）、一部のニューロンと結合されていてもよい。
【０１３４】図１１（Ｂ）に、ニューロンによる演算の例を示す。ここでは、ニューロンＮと、ニューロンＮに信号を出力する前層の２つのニューロンを示している。ニューロンＮには、前層のニューロンの出力ｘ１と、前層のニューロンの出力ｘ２が入力される。そして、ニューロンＮにおいて、出力ｘ１と重みｗ１の乗算結果（ｘ１ｗ１）と出力ｘ２と重みｗ２の乗算結果（ｘ２ｗ２）の総和ｘ１ｗ１＋ｘ２ｗ２が計算された後、必要に応じてバイアスｂが加算され、値ａ＝ｘ１ｗ１＋ｘ２ｗ２＋ｂが得られる。そして、値ａは活性化関数ｈによって変換され、ニューロンＮから出力信号ｙ＝ｈ（ａ）が出力される。
【０１３５】このように、ニューロンによる演算には、前層のニューロンの出力と重みの積を足し合わせる演算、すなわち積和演算が含まれる（上記のｘ１ｗ１＋ｘ２ｗ２）。この積和演算は、プログラムを用いてソフトウェア上で行ってもよいし、ハードウェアによって行われてもよい。積和演算をハードウェアによって行う場合は、積和演算回路を用いることができる。この積和演算回路としては、デジタル回路を用いてもよいし、アナログ回路を用いてもよい。
【０１３６】本発明の一態様では、積和演算回路にアナログ回路を用いる。したがって、積和演算回路の回路規模の縮小、または、メモリへのアクセス回数の減少による処理速度の向上および消費電力の低減を図ることができる。
【０１３７】積和演算回路は、Ｓｉトランジスタによって構成してもよいし、ＯＳトランジスタによって構成してもよい。特に、ＯＳトランジスタはオフ電流が極めて小さいため、積和演算回路のアナログメモリを構成するトランジスタとして好適である。なお、ＳｉトランジスタとＯＳトランジスタの両方を用いて積和演算回路を構成してもよい。以下、積和演算回路の機能を備えた半導体装置の構成例について説明する。
【０１３８】＜半導体装置の構成例＞
図１２に、ニューラルネットワークの演算を行う機能を有する半導体装置ＭＡＣの構成例を示す。半導体装置ＭＡＣは、ニューロン間の結合強度（重み）に対応する第１のデータと、入力データに対応する第２のデータの積和演算を行う機能を有する。なお、第１のデータおよび第２のデータはそれぞれ、アナログデータまたは多値のデータ（離散的なデータ）とすることができる。また、半導体装置ＭＡＣは、積和演算によって得られたデータを活性化関数によって変換する機能を有する。
【０１３９】半導体装置ＭＡＣは、セルアレイＣＡ、電流源回路ＣＳ、カレントミラー回路ＣＭ、回路ＷＤＤ、回路ＷＬＤ、回路ＣＬＤ、オフセット回路ＯＦＳＴ、および活性化関数回路ＡＣＴＶを有する。
【０１４０】セルアレイＣＡは、複数のメモリセルＭＣおよび複数のメモリセルＭＣｒｅｆを有する。図１２には、セルアレイＣＡがｍ行ｎ列（ｍ，ｎは１以上の整数）のメモリセルＭＣ（ＭＣ［１，１］乃至ＭＣ［ｍ，ｎ］）と、ｍ個のメモリセルＭＣｒｅｆ（ＭＣｒｅｆ［１］乃至ＭＣｒｅｆ［ｍ］）を有する構成例を示している。メモリセルＭＣは、第１のデータを格納する機能を有する。また、メモリセルＭＣｒｅｆは、積和演算に用いられる参照データを格納する機能を有する。なお、参照データはアナログデータまたは多値のデータとすることができる。
【０１４１】メモリセルＭＣ［ｉ，ｊ］（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、配線ＷＬ［ｉ］、配線ＲＷ［ｉ］、配線ＷＤ［ｊ］、および配線ＢＬ［ｊ］と接続されている。また、メモリセルＭＣｒｅｆ［ｉ］は、配線ＷＬ［ｉ］、配線ＲＷ［ｉ］、配線ＷＤｒｅｆ、配線ＢＬｒｅｆと接続されている。ここで、メモリセルＭＣ［ｉ，ｊ］と配線ＢＬ［ｊ］間を流れる電流をＩＭＣ［ｉ，ｊ］と表記し、メモリセルＭＣｒｅｆ［ｉ］と配線ＢＬｒｅｆ間を流れる電流をＩＭＣｒｅｆ［ｉ］と表記する。
【０１４２】メモリセルＭＣおよびメモリセルＭＣｒｅｆの具体的な構成例を、図１３に示す。図１３には代表例としてメモリセルＭＣ［１，１］、［２，１］およびメモリセルＭＣｒｅｆ［１］、［２］を示しているが、他のメモリセルＭＣおよびメモリセルＭＣｒｅｆにも同様の構成を用いることができる。メモリセルＭＣおよびメモリセルＭＣｒｅｆはそれぞれ、トランジスタＴｒ１１、Ｔｒ１２、容量素子Ｃ１１を有する。ここでは、トランジスタＴｒ１１およびトランジスタＴｒ１２がｎチャネル型のトランジスタである場合について説明する。
【０１４３】メモリセルＭＣにおいて、トランジスタＴｒ１１のゲートは配線ＷＬと接続され、ソースまたはドレインの一方はトランジスタＴｒ１２のゲート、および容量素子Ｃ１１の第１の電極と接続され、ソースまたはドレインの他方は配線ＷＤと接続されている。トランジスタＴｒ１２のソースまたはドレインの一方は配線ＢＬと接続され、ソースまたはドレインの他方は配線ＶＲと接続されている。容量素子Ｃ１１の第２の電極は、配線ＲＷと接続されている。配線ＶＲは、所定の電位を供給する機能を有する配線である。ここでは一例として、配線ＶＲから低電源電位（接地電位など）が供給される場合について説明する。
【０１４４】トランジスタＴｒ１１のソースまたはドレインの一方、トランジスタＴｒ１２のゲート、および容量素子Ｃ１１の第１の電極と接続されたノードを、ノードＮＭとする。また、メモリセルＭＣ［１，１］、［２，１］のノードＮＭを、それぞれノードＮＭ［１，１］、［２，１］と表記する。
【０１４５】メモリセルＭＣｒｅｆも、メモリセルＭＣと同様の構成を有する。ただし、メモリセルＭＣｒｅｆは配線ＷＤの代わりに配線ＷＤｒｅｆと接続され、配線ＢＬの代わりに配線ＢＬｒｅｆと接続されている。また、メモリセルＭＣｒｅｆ［１］、［２］において、トランジスタＴｒ１１のソースまたはドレインの一方、トランジスタＴｒ１２のゲート、および容量素子Ｃ１１の第１の電極と接続されたノードを、それぞれノードＮＭｒｅｆ［１］、［２］と表記する。
【０１４６】ノードＮＭとノードＮＭｒｅｆはそれぞれ、メモリセルＭＣとメモリセルＭＣｒｅｆの保持ノードとして機能する。ノードＮＭには第１のデータが保持され、ノードＮＭｒｅｆには参照データが保持される。また、配線ＢＬ［１］からメモリセルＭＣ［１，１］、［２，１］のトランジスタＴｒ１２には、それぞれ電流ＩＭＣ［１，１］、ＩＭＣ［２，１］が流れる。また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］、［２］のトランジスタＴｒ１２には、それぞれ電流ＩＭＣｒｅｆ［１］、ＩＭＣｒｅｆ［２］が流れる。
【０１４７】トランジスタＴｒ１１は、ノードＮＭまたはノードＮＭｒｅｆの電位を保持する機能を有するため、トランジスタＴｒ１１のオフ電流は小さいことが好ましい。そのため、トランジスタＴｒ１１としてオフ電流が極めて小さいＯＳトランジスタを用いることが好ましい。これにより、ノードＮＭまたはノードＮＭｒｅｆの電位の変動を抑えることができ、演算精度の向上を図ることができる。また、ノードＮＭまたはノードＮＭｒｅｆの電位をリフレッシュする動作の頻度を低く抑えることが可能となり、消費電力を削減することができる。
【０１４８】トランジスタＴｒ１２は特に限定されず、例えばＳｉトランジスタまたはＯＳトランジスタなどを用いることができる。トランジスタＴｒ１２にＯＳトランジスタを用いる場合、トランジスタＴｒ１１と同じ製造装置を用いて、トランジスタＴｒ１２を作製することが可能となり、製造コストを抑制することができる。なお、トランジスタＴｒ１２はｎチャネル型であってもｐチャネル型であってもよい。
【０１４９】電流源回路ＣＳは、配線ＢＬ［１］乃至配線ＢＬ［ｎ］および配線ＢＬｒｅｆと接続されている。電流源回路ＣＳは、配線ＢＬ［１］乃至配線ＢＬ［ｎ］および配線ＢＬｒｅｆに電流を供給する機能を有する。なお、配線ＢＬ［１］乃至配線ＢＬ［ｎ］に供給される電流値と配線ＢＬｒｅｆに供給される電流値は異なっていてもよい。ここでは、電流源回路ＣＳから配線ＢＬ［１］乃至配線ＢＬ［ｎ］に供給される電流をＩＣ、電流源回路ＣＳから配線ＢＬｒｅｆに供給される電流をＩＣｒｅｆと表記する。
【０１５０】カレントミラー回路ＣＭは、配線ＩＬ［１］乃至配線ＩＬ［ｎ］および配線ＩＬｒｅｆを有する。配線ＩＬ［１］乃至配線ＩＬ［ｎ］はそれぞれ配線ＢＬ［１］乃至配線ＢＬ［ｎ］と接続され、配線ＩＬｒｅｆは、配線ＢＬｒｅｆと接続されている。ここでは、配線ＩＬ［１］と配線ＢＬ［１］の接続箇所乃至配線ＩＬ［ｎ］と配線ＢＬ［ｎ］の接続箇所をノードＮＰ［１］乃至ノードＮＰ［ｎ］と表記する。また、配線ＩＬｒｅｆと配線ＢＬｒｅｆの接続箇所をノードＮＰｒｅｆと表記する。
【０１５１】カレントミラー回路ＣＭは、ノードＮＰｒｅｆの電位に応じた電流ＩＣＭを配線ＩＬｒｅｆに流す機能と、この電流ＩＣＭを配線ＩＬ［１］乃至配線ＩＬ［ｎ］にも流す機能を有する。図１２には、配線ＢＬｒｅｆから配線ＩＬｒｅｆに電流ＩＣＭが排出され、配線ＢＬ［１］乃至配線ＢＬ［ｎ］から配線ＩＬ［１］乃至配線ＩＬ［ｎ］に電流ＩＣＭが排出される例を示している。また、カレントミラー回路ＣＭから配線ＢＬ［１］乃至配線ＢＬ［ｎ］を介してセルアレイＣＡに流れる電流を、ＩＢ［１］乃至ＩＢ［ｎ］と表記する。また、カレントミラー回路ＣＭから配線ＢＬｒｅｆを介してセルアレイＣＡに流れる電流を、ＩＢｒｅｆと表記する。
【０１５２】回路ＷＤＤは、配線ＷＤ［１］乃至配線ＷＤ［ｎ］および配線ＷＤｒｅｆと接続されている。回路ＷＤＤは、メモリセルＭＣに格納される第１のデータに対応する電位を、配線ＷＤ［１］乃至配線ＷＤ［ｎ］に供給する機能を有する。また、回路ＷＤＤは、メモリセルＭＣｒｅｆに格納される参照データに対応する電位を、配線ＷＤｒｅｆに供給する機能を有する。回路ＷＬＤは、配線ＷＬ［１］乃至配線ＷＬ［ｍ］と接続されている。回路ＷＬＤは、データの書き込みを行うメモリセルＭＣまたはメモリセルＭＣｒｅｆを選択するための信号を、配線ＷＬ［１］乃至配線ＷＬ［ｍ］に供給する機能を有する。回路ＣＬＤは、配線ＲＷ［１］乃至配線ＲＷ［ｍ］と接続されている。回路ＣＬＤは、第２のデータに対応する電位を、配線ＲＷ［１］乃至配線ＲＷ［ｍ］に供給する機能を有する。
【０１５３】オフセット回路ＯＦＳＴは、配線ＢＬ［１］乃至配線ＢＬ［ｎ］および配線ＯＬ［１］乃至配線ＯＬ［ｎ］と接続されている。オフセット回路ＯＦＳＴは、配線ＢＬ［１］乃至配線ＢＬ［ｎ］からオフセット回路ＯＦＳＴに流れる電流量、および／または、配線ＢＬ［１］乃至配線ＢＬ［ｎ］からオフセット回路ＯＦＳＴに流れる電流の変化量を検出する機能を有する。また、オフセット回路ＯＦＳＴは、検出結果を配線ＯＬ［１］乃至配線ＯＬ［ｎ］に出力する機能を有する。なお、オフセット回路ＯＦＳＴは、検出結果に対応する電流を配線ＯＬに出力してもよいし、検出結果に対応する電流を電圧に変換して配線ＯＬに出力してもよい。セルアレイＣＡとオフセット回路ＯＦＳＴの間を流れる電流を、Ｉα［１］乃至Ｉα［ｎ］と表記する。
【０１５４】オフセット回路ＯＦＳＴの構成例を図１４に示す。図１４に示すオフセット回路ＯＦＳＴは、回路ＯＣ［１］乃至回路ＯＣ［ｎ］を有する。また、回路ＯＣ［１］乃至回路ＯＣ［ｎ］はそれぞれ、トランジスタＴｒ２１、トランジスタＴｒ２２、トランジスタＴｒ２３、容量素子Ｃ２１、および抵抗素子Ｒ１を有する。各素子の接続関係は図１４に示す通りである。なお、容量素子Ｃ２１の第１の電極および抵抗素子Ｒ１の第１の端子と接続されたノードを、ノードＮａとする。また、容量素子Ｃ２１の第２の電極、トランジスタＴｒ２１のソースまたはドレインの一方、およびトランジスタＴｒ２２のゲートと接続されたノードを、ノードＮｂとする。
【０１５５】配線ＶｒｅｆＬは電位Ｖｒｅｆを供給する機能を有し、配線ＶａＬは電位Ｖａを供給する機能を有し、配線ＶｂＬは電位Ｖｂを供給する機能を有する。また、配線ＶＤＤＬは電位ＶＤＤを供給する機能を有し、配線ＶＳＳＬは電位ＶＳＳを供給する機能を有する。ここでは、電位ＶＤＤが高電源電位であり、電位ＶＳＳが低電源電位である場合について説明する。また、配線ＲＳＴは、トランジスタＴｒ２１の導通状態を制御するための電位を供給する機能を有する。トランジスタＴｒ２２、トランジスタＴｒ２３、配線ＶＤＤＬ、配線ＶＳＳＬ、および配線ＶｂＬによって、ソースフォロワ回路が構成される。
【０１５６】次に、回路ＯＣ［１］乃至回路ＯＣ［ｎ］の動作例を説明する。なお、ここでは代表例として回路ＯＣ［１］の動作例を説明するが、回路ＯＣ［２］乃至回路ＯＣ［ｎ］も同様に動作させることができる。まず、配線ＢＬ［１］に第１の電流が流れると、ノードＮａの電位は、第１の電流と抵抗素子Ｒ１の抵抗値に応じた電位となる。また、このときトランジスタＴｒ２１はオン状態であり、ノードＮｂに電位Ｖａが供給される。その後、トランジスタＴｒ２１はオフ状態となる。
【０１５７】次に、配線ＢＬ［１］に第２の電流が流れると、ノードＮａの電位は、第２の電流と抵抗素子Ｒ１の抵抗値に応じた電位に変化する。このときトランジスタＴｒ２１はオフ状態であり、ノードＮｂはフローティング状態となっているため、ノードＮａの電位の変化に伴い、ノードＮｂの電位は容量結合により変化する。ここで、ノードＮａの電位の変化をΔＶＮａとし、容量結合係数を１とすると、ノードＮｂの電位はＶａ＋ΔＶＮａとなる。そして、トランジスタＴｒ２２のしきい値電圧をＶｔｈとすると、配線ＯＬ［１］から電位Ｖａ＋ΔＶＮａ−Ｖｔｈが出力される。ここで、Ｖａ＝Ｖｔｈとすることにより、配線ＯＬ［１］から電位ΔＶＮａを出力することができる。
【０１５８】電位ΔＶＮａは、第１の電流から第２の電流への変化量、抵抗素子Ｒ１、および電位Ｖｒｅｆに応じて定まる。ここで、抵抗素子Ｒ１と電位Ｖｒｅｆは既知であるため、電位ΔＶＮａから配線ＢＬに流れる電流の変化量を求めることができる。
【０１５９】上記のようにオフセット回路ＯＦＳＴによって検出された電流量、および／または電流の変化量に対応する信号は、配線ＯＬ［１］乃至配線ＯＬ［ｎ］を介して活性化関数回路ＡＣＴＶに入力される。
【０１６０】活性化関数回路ＡＣＴＶは、配線ＯＬ［１］乃至配線ＯＬ［ｎ］、および、配線ＮＩＬ［１］乃至配線ＮＩＬ［ｎ］と接続されている。活性化関数回路ＡＣＴＶは、オフセット回路ＯＦＳＴから入力された信号を、あらかじめ定義された活性化関数に従って変換するための演算を行う機能を有する。活性化関数としては、例えば、シグモイド関数、ｔａｎｈ関数、ｓｏｆｔｍａｘ関数、ＲｅＬＵ関数、しきい値関数などを用いることができる。活性化関数回路ＡＣＴＶによって変換された信号は、出力データとして配線ＮＩＬ［１］乃至配線ＮＩＬ［ｎ］に出力される。
【０１６１】＜半導体装置の動作例＞
上記の半導体装置ＭＡＣを用いて、第１のデータと第２のデータの積和演算を行うことができる。以下、積和演算を行う際の半導体装置ＭＡＣの動作例を説明する。
【０１６２】図１５に半導体装置ＭＡＣの動作例のタイミングチャートを示す。図１５には、図１３における配線ＷＬ［１］、配線ＷＬ［２］、配線ＷＤ［１］、配線ＷＤｒｅｆ、ノードＮＭ［１，１］、ノードＮＭ［２，１］、ノードＮＭｒｅｆ［１］、ノードＮＭｒｅｆ［２］、配線ＲＷ［１］、および配線ＲＷ［２］の電位の推移と、電流ＩＢ［１］−Ｉα［１］、および電流ＩＢｒｅｆの値の推移を示している。電流ＩＢ［１］−Ｉα［１］は、配線ＢＬ［１］からメモリセルＭＣ［１，１］、［２，１］に流れる電流の総和に相当する。
【０１６３】なお、ここでは代表例として図１３に示すメモリセルＭＣ［１，１］、［２，１］およびメモリセルＭＣｒｅｆ［１］、［２］に着目して動作を説明するが、他のメモリセルＭＣおよびメモリセルＭＣｒｅｆも同様に動作させることができる。
【０１６４】［第１のデータの格納］
まず、時刻Ｔ０１−Ｔ０２において、配線ＷＬ［１］の電位がハイレベル（Ｈｉｇｈ）となり、配線ＷＤ［１］の電位が接地電位（ＧＮＤ）よりもＶＰＲ−ＶＷ［１，１］大きい電位となり、配線ＷＤｒｅｆの電位が接地電位よりもＶＰＲ大きい電位となる。また、配線ＲＷ［１］、および配線ＲＷ［２］の電位が基準電位（ＲＥＦＰ）となる。なお、電位ＶＷ［１，１］はメモリセルＭＣ［１，１］に格納される第１のデータに対応する電位である。また、電位ＶＰＲは参照データに対応する電位である。これにより、メモリセルＭＣ［１，１］およびメモリセルＭＣｒｅｆ［１］が有するトランジスタＴｒ１１がオン状態となり、ノードＮＭ［１，１］の電位がＶＰＲ−ＶＷ［１，１］、ノードＮＭｒｅｆ［１］の電位がＶＰＲとなる。
【０１６５】このとき、配線ＢＬ［１］からメモリセルＭＣ［１，１］のトランジスタＴｒ１２に流れる電流ＩＭＣ［１，１］，０は、次の式で表すことができる。ここで、ｋはトランジスタＴｒ１２のチャネル長、チャネル幅、移動度、およびゲート絶縁膜の容量などで決まる定数である。また、ＶｔｈはトランジスタＴｒ１２のしきい値電圧である。
【０１６６】
2019003037.tif 000003
【０１６７】また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］のトランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［１］，０は、次の式で表すことができる。
【０１６８】
2019003037.tif 000004
【０１６９】次に、時刻Ｔ０２−Ｔ０３において、配線ＷＬ［１］の電位がローレベル（Ｌｏｗ）となる。これにより、メモリセルＭＣ［１，１］およびメモリセルＭＣｒｅｆ［１］が有するトランジスタＴｒ１１がオフ状態となり、ノードＮＭ［１，１］およびノードＮＭｒｅｆ［１］の電位が保持される。
【０１７０】なお、前述の通り、トランジスタＴｒ１１としてＯＳトランジスタを用いることが好ましい。これにより、トランジスタＴｒ１１のリーク電流を抑えることができ、ノードＮＭ［１，１］およびノードＮＭｒｅｆ［１］の電位を正確に保持することができる。
【０１７１】次に、時刻Ｔ０３−Ｔ０４において、配線ＷＬ［２］の電位がハイレベル（Ｈｉｇｈ）となり、配線ＷＤ［１］の電位が接地電位よりもＶＰＲ−ＶＷ［２，１］大きい電位となり、配線ＷＤｒｅｆの電位が接地電位よりもＶＰＲ大きい電位となる。なお、電位ＶＷ［２，１］はメモリセルＭＣ［２，１］に格納される第１のデータに対応する電位である。これにより、メモリセルＭＣ［２，１］およびメモリセルＭＣｒｅｆ［２］が有するトランジスタＴｒ１１がオン状態となり、ノードＮＭ［２，１］の電位がＶＰＲ−ＶＷ［２，１］、ノードＮＭｒｅｆ［２］の電位がＶＰＲとなる。
【０１７２】このとき、配線ＢＬ［１］からメモリセルＭＣ［２，１］のトランジスタＴｒ１２に流れる電流ＩＭＣ［２，１］，０は、次の式で表すことができる。
【０１７３】
2019003037.tif 000005
【０１７４】また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［２］のトランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［２］，０は、次の式で表すことができる。
【０１７５】
2019003037.tif 000006
【０１７６】次に、時刻Ｔ０４−Ｔ０５において、配線ＷＬ［２］の電位がローレベル（Ｌｏｗ）となる。これにより、メモリセルＭＣ［２，１］およびメモリセルＭＣｒｅｆ［２］が有するトランジスタＴｒ１１がオフ状態となり、ノードＮＭ［２，１］およびノードＮＭｒｅｆ［２］の電位が保持される。
【０１７７】以上の動作により、メモリセルＭＣ［１，１］、［２，１］に第１のデータが格納され、メモリセルＭＣｒｅｆ［１］、［２］に参照データが格納される。
【０１７８】ここで、時刻Ｔ０４−Ｔ０５において、配線ＢＬ［１］および配線ＢＬｒｅｆに流れる電流を考える。配線ＢＬｒｅｆには、電流源回路ＣＳから電流が供給される。また、配線ＢＬｒｅｆを流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、［２］へ排出される。電流源回路ＣＳから配線ＢＬｒｅｆに供給される電流をＩＣｒｅｆ、配線ＢＬｒｅｆからカレントミラー回路ＣＭへ排出される電流をＩＣＭ，０とすると、次の式が成り立つ。
【０１７９】
2019003037.tif 000007
【０１８０】配線ＢＬ［１］には、電流源回路ＣＳからの電流が供給される。また、配線ＢＬ［１］を流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、［２，１］へ排出される。また、配線ＢＬ［１］からオフセット回路ＯＦＳＴに電流が流れる。電流源回路ＣＳから配線ＢＬ［１］に供給される電流をＩＣ，０、配線ＢＬ［１］からオフセット回路ＯＦＳＴに流れる電流をＩα，０とすると、次の式が成り立つ。
【０１８１】
2019003037.tif 000008
【０１８２】［第１のデータと第２のデータの積和演算］
次に、時刻Ｔ０５−Ｔ０６において、配線ＲＷ［１］の電位が基準電位よりもＶＸ［１］大きい電位となる。このとき、メモリセルＭＣ［１，１］、およびメモリセルＭＣｒｅｆ［１］のそれぞれの容量素子Ｃ１１には電位ＶＸ［１］が供給され、容量結合によりトランジスタＴｒ１２のゲートの電位が上昇する。なお、電位ＶＸ［１］はメモリセルＭＣ［１，１］およびメモリセルＭＣｒｅｆ［１］に供給される第２のデータに対応する電位である。
【０１８３】トランジスタＴｒ１２のゲートの電位の変化量は、配線ＲＷの電位の変化量に、メモリセルの構成によって決まる容量結合係数を乗じた値となる。容量結合係数は、容量素子Ｃ１１の容量、トランジスタＴｒ１２のゲート容量、および寄生容量などによって算出される。以下では便宜上、配線ＲＷの電位の変化量とトランジスタＴｒ１２のゲートの電位の変化量が同じ、すなわち容量結合係数が１であるとして説明する。実際には、容量結合係数を考慮して電位ＶＸを決定すればよい。
【０１８４】メモリセルＭＣ［１，１］およびメモリセルＭＣｒｅｆ［１］の容量素子Ｃ１１に電位ＶＸ［１］が供給されると、ノードＮＭ［１，１］およびノードＮＭｒｅｆ［１］の電位がそれぞれＶＸ［１］上昇する。
【０１８５】ここで、時刻Ｔ０５−Ｔ０６において、配線ＢＬ［１］からメモリセルＭＣ［１，１］のトランジスタＴｒ１２に流れる電流ＩＭＣ［１，１］，１は、次の式で表すことができる。
【０１８６】
2019003037.tif 000009
【０１８７】すなわち、配線ＲＷ［１］に電位ＶＸ［１］を供給することにより、配線ＢＬ［１］からメモリセルＭＣ［１，１］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣ［１．１］＝ＩＭＣ［１，１］，１−ＩＭＣ［１，１］，０増加する。
【０１８８】また、時刻Ｔ０５−Ｔ０６において、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］のトランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［１］，１は、次の式で表すことができる。
【０１８９】
2019003037.tif 000010
【０１９０】すなわち、配線ＲＷ［１］に電位ＶＸ［１］を供給することにより、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣｒｅｆ［１］＝ＩＭＣｒｅｆ［１］，１−ＩＭＣｒｅｆ［１］，０増加する。
【０１９１】また、配線ＢＬ［１］および配線ＢＬｒｅｆに流れる電流について考える。配線ＢＬｒｅｆには、電流源回路ＣＳから電流ＩＣｒｅｆが供給される。また、配線ＢＬｒｅｆを流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、［２］へ排出される。配線ＢＬｒｅｆからカレントミラー回路ＣＭへ排出される電流をＩＣＭ，１とすると、次の式が成り立つ。
【０１９２】
2019003037.tif 000011
【０１９３】配線ＢＬ［１］には、電流源回路ＣＳから電流ＩＣが供給される。また、配線ＢＬ［１］を流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、［２，１］へ排出される。さらに、配線ＢＬ［１］からオフセット回路ＯＦＳＴにも電流が流れる。配線ＢＬ［１］からオフセット回路ＯＦＳＴに流れる電流をＩα，１とすると、次の式が成り立つ。
【０１９４】
2019003037.tif 000012
【０１９５】そして、式（Ｅ１）乃至式（Ｅ１０）から、電流Ｉα，０と電流Ｉα，１の差（差分電流ΔＩα）は次の式で表すことができる。
【０１９６】
2019003037.tif 000013
【０１９７】このように、差分電流ΔＩαは、電位ＶＷ［１，１］とＶＸ［１］の積に応じた値となる。
【０１９８】その後、時刻Ｔ０６−Ｔ０７において、配線ＲＷ［１］の電位は接地電位となり、ノードＮＭ［１，１］およびノードＮＭｒｅｆ［１］の電位は時刻Ｔ０４−Ｔ０５と同様になる。
【０１９９】次に、時刻Ｔ０７−Ｔ０８において、配線ＲＷ［１］の電位が基準電位よりもＶＸ［１］大きい電位となり、配線ＲＷ［２］の電位が基準電位よりもＶＸ［２］大きい電位が供給される。これにより、メモリセルＭＣ［１，１］、およびメモリセルＭＣｒｅｆ［１］のそれぞれの容量素子Ｃ１１に電位ＶＸ［１］が供給され、容量結合によりノードＮＭ［１，１］およびノードＮＭｒｅｆ［１］の電位がそれぞれＶＸ［１］上昇する。また、メモリセルＭＣ［２，１］、およびメモリセルＭＣｒｅｆ［２］のそれぞれの容量素子Ｃ１１に電位ＶＸ［２］が供給され、容量結合によりノードＮＭ［２，１］およびノードＮＭｒｅｆ［２］の電位がそれぞれＶＸ［２］上昇する。
【０２００】ここで、時刻Ｔ０７−Ｔ０８において、配線ＢＬ［１］からメモリセルＭＣ［２，１］のトランジスタＴｒ１２に流れる電流ＩＭＣ［２，１］，１は、次の式で表すことができる。
【０２０１】
2019003037.tif 000014
【０２０２】すなわち、配線ＲＷ［２］に電位ＶＸ［２］を供給することにより、配線ＢＬ［１］からメモリセルＭＣ［２，１］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣ［２，１］＝ＩＭＣ［２，１］，１−ＩＭＣ［２，１］，０増加する。
【０２０３】また、時刻Ｔ０７−Ｔ０８において、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［２］のトランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［２］，１は、次の式で表すことができる。
【０２０４】
2019003037.tif 000015
【０２０５】すなわち、配線ＲＷ［２］に電位ＶＸ［２］を供給することにより、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［２］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣｒｅｆ［２］＝ＩＭＣｒｅｆ［２］，１−ＩＭＣｒｅｆ［２］，０増加する。
【０２０６】また、配線ＢＬ［１］および配線ＢＬｒｅｆに流れる電流について考える。配線ＢＬｒｅｆには、電流源回路ＣＳから電流ＩＣｒｅｆが供給される。また、配線ＢＬｒｅｆを流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、［２］へ排出される。配線ＢＬｒｅｆからカレントミラー回路ＣＭへ排出される電流をＩＣＭ，２とすると、次の式が成り立つ。
【０２０７】
2019003037.tif 000016
【０２０８】配線ＢＬ［１］には、電流源回路ＣＳから電流ＩＣが供給される。また、配線ＢＬ［１］を流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、［２，１］へ排出される。さらに、配線ＢＬ［１］からオフセット回路ＯＦＳＴにも電流が流れる。配線ＢＬ［１］からオフセット回路ＯＦＳＴに流れる電流をＩα，２とすると、次の式が成り立つ。
【０２０９】
2019003037.tif 000017
【０２１０】そして、式（Ｅ１）乃至式（Ｅ８）、および、式（Ｅ１２）乃至式（Ｅ１５）から、電流Ｉα，０と電流Ｉα，２の差（差分電流ΔＩα）は次の式で表すことができる。
【０２１１】
2019003037.tif 000018
【０２１２】このように、差分電流ΔＩαは、電位ＶＷ［１，１］と電位ＶＸ［１］の積と、電位ＶＷ［２，１］と電位ＶＸ［２］の積と、を足し合わせた結果に応じた値となる。
【０２１３】その後、時刻Ｔ０８−Ｔ０９において、配線ＲＷ［１］、［２］の電位は接地電位となり、ノードＮＭ［１，１］、［２，１］およびノードＮＭｒｅｆ［１］、［２］の電位は時刻Ｔ０４−Ｔ０５と同様になる。
【０２１４】式（Ｅ１１）および式（Ｅ１６）に示されるように、オフセット回路ＯＦＳＴに入力される差分電流ΔＩαは、第１のデータ（重み）に対応する電位ＶＸと、第２のデータ（入力データ）に対応する電位ＶＷの積を足し合わせた結果に応じた値となる。すなわち、差分電流ΔＩαをオフセット回路ＯＦＳＴで計測することにより、第１のデータと第２のデータの積和演算の結果を得ることができる。
【０２１５】なお、上記では特にメモリセルＭＣ［１，１］、［２，１］およびメモリセルＭＣｒｅｆ［１］、［２］に着目したが、メモリセルＭＣおよびメモリセルＭＣｒｅｆの数は任意に設定することができる。メモリセルＭＣおよびメモリセルＭＣｒｅｆの行数ｍを任意の数とした場合の差分電流ΔＩαは、次の式で表すことができる。
【０２１６】
2019003037.tif 000019
【０２１７】また、メモリセルＭＣおよびメモリセルＭＣｒｅｆの列数ｎを増やすことにより、並列して実行される積和演算の数を増やすことができる。
【０２１８】以上のように、半導体装置ＭＡＣを用いることにより、第１のデータと第２のデータの積和演算を行うことができる。なお、メモリセルＭＣおよびメモリセルＭＣｒｅｆとして図１３に示す構成を用いることにより、少ないトランジスタ数で積和演算回路を構成することができる。そのため、半導体装置ＭＡＣの回路規模の縮小を図ることができる。
【０２１９】半導体装置ＭＡＣをニューラルネットワークにおける演算に用いる場合、メモリセルＭＣの行数ｍは一つのニューロンに供給される入力データの数に対応させ、メモリセルＭＣの列数ｎはニューロンの数に対応させることができる。例えば、図１１（Ａ）に示す中間層ＨＬにおいて半導体装置ＭＡＣを用いた積和演算を行う場合を考える。このとき、メモリセルＭＣの行数ｍは、入力層ＩＬから供給される入力データの数（入力層ＩＬのニューロンの数）に設定し、メモリセルＭＣの列数ｎは、中間層ＨＬのニューロンの数に設定することができる。
【０２２０】なお、半導体装置ＭＡＣを適用するニューラルネットワークの構造は特に限定されない。例えば半導体装置ＭＡＣは、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、オートエンコーダ、ボルツマンマシン（制限ボルツマンマシンを含む）などに用いることもできる。
【０２２１】以上のように、半導体装置ＭＡＣを用いることにより、ニューラルネットワークの積和演算を行うことができる。さらに、セルアレイＣＡに図１３に示すメモリセルＭＣおよびメモリセルＭＣｒｅｆを用いることにより、演算精度の向上、消費電力の削減、または回路規模の縮小を図ることが可能な集積回路ＩＣを提供することができる。
【０２２２】本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【０２２３】（実施の形態３）
本実施の形態では、本発明の一態様の半導体装置の具体的な構成などについて説明する。
【０２２４】図１６（Ａ）に、本発明の一態様の半導体装置の構成を例示する。図１６（Ａ）に示す半導体装置は、層５６１および層５６２の積層構造を有する例である。
【０２２５】層５６１は、センサ素子５００を有する。センサ素子５００は、実施の形態１に示すセンサ素子１０１、１３１に相当する。
【０２２６】図１６（Ｃ）、（Ｄ）は、センサ素子５００として用いることのできる光電変換素子を説明する図である。光電変換素子は、図１６（Ｃ）に示すように層５６５ａと、層５６５ｂと、層５６５ｃとの積層とすることができる。
【０２２７】図１６（Ｃ）に示すセンサ素子５００はｐｎ接合型フォトダイオードであり、例えば、層５６５ａにｐ＋型半導体、層５６５ｂにｎ型半導体、層５６５ｃにｎ＋型半導体を用いることができる。または、層５６５ａにｎ＋型半導体、層５６５ｂにｐ型半導体、層５６５ｃにｐ＋型半導体を用いてもよい。または、層５６５ｂをｉ型半導体としたｐｉｎ接合型フォトダイオードであってもよい。
【０２２８】上記ｐｎ接合型フォトダイオードまたはｐｉｎ接合型フォトダイオードは、単結晶シリコンを用いて形成することができる。また、ｐｉｎ接合型フォトダイオードとしては、非晶質シリコン、微結晶シリコン、多結晶シリコンなどの薄膜を用いて形成することもできる。
【０２２９】また、センサ素子５００は、図１６（Ｄ）に示すように、層５６６ａと、層５６６ｂと、層５６６ｃ、層５６６ｄとの積層としてもよい。図１６（Ｄ）に示すセンサ素子５００はアバランシェフォトダイオードの一例であり、層５６６ａ、層５６６ｄは電極に相当し、層５６６ｂ、５６６ｃは光電変換部に相当する。
【０２３０】層５６６ａは、低抵抗の金属層などとすることが好ましい。例えば、アルミニウム、チタン、タングステン、タンタル、銀またはそれらの積層を用いることができる。
【０２３１】層５６６ｄは、可視光に対して高い透光性を有する導電層を用いることが好ましい。例えば、インジウム酸化物、錫酸化物、亜鉛酸化物、インジウム−錫酸化物、ガリウム−亜鉛酸化物、インジウム−ガリウム−亜鉛酸化物、またはグラフェンなどを用いることができる。なお、層５６６ｄを省く構成とすることもできる。
【０２３２】光電変換部の層５６６ｂ、５６６ｃは、例えばセレン系材料を光電変換層としたｐｎ接合型フォトダイオードの構成とすることができる。層５６６ｂとしてはｐ型半導体であるセレン系材料を用い、層５６６ｃとしてはｎ型半導体であるガリウム酸化物などを用いることが好ましい。
【０２３３】セレン系材料を用いた光電変換素子は、可視光に対する外部量子効率が高い特性を有する。当該光電変換素子では、アバランシェ増倍を利用することにより、入射される光量に対するキャリアの増幅を大きくすることができる。また、セレン系材料は光吸収係数が高いため、光電変換層を薄膜で作製できるなどの生産上の利点を有する。セレン系材料の薄膜は、真空蒸着法またはスパッタ法などを用いて形成することができる。
【０２３４】セレン系材料としては、単結晶セレンや多結晶セレンなどの結晶性セレン、非晶質セレン、銅、インジウム、セレンの化合物（ＣＩＳ）、または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）などを用いることができる。
【０２３５】ｎ型半導体は、バンドギャップが広く、可視光に対して透光性を有する材料で形成することが好ましい。例えば、亜鉛酸化物、ガリウム酸化物、インジウム酸化物、錫酸化物、またはそれらが混在した酸化物などを用いることができる。また、これらの材料は正孔注入阻止層としての機能も有し、暗電流を小さくすることもできる。
【０２３６】図１６（Ｅ）はセンサ素子５００として用いることのできる圧電素子（感熱素子）を説明する図である。圧電素子は、図１６（Ｅ）に示すように層５６６ａと、層５６６ｂと、層５６６ｃとの積層とすることができる。
【０２３７】層５６７ａ、５６７ｃは一対の電極であり、層５６６ａと同様の金属層を用いることができる。層５６７ｂは圧電体であり、ＢａＴｉＯ３、ＰｂＴｉＯ３、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３（ＰＺＴ）などの無機材料のほか、ＰＶＤＦ（ポリフッ化ビニリデン）、ＰＶＤＦ−ＴｒＦＥ（ポリフッ化ビニリデン−三フッ化エチレン共重合体）などの有機材料を用いることができる。なお、上記圧電体は焦電体としても作用する。
【０２３８】図１６（Ａ）に示す層５６２は、ＯＳトランジスタを有することができる。また、層５６２は支持基板を有することができる。支持基板としては、ガラス基板やシリコン基板などの硬質基板のほか、金属箔や樹脂フィルムなどの可撓性基板であってもよい。ＯＳトランジスタはこれらの支持基板上に直接形成することができる。または、硬質基板上に形成したＯＳトランジスタを可撓性基板に転置してもよい。
【０２３９】ＯＳトランジスタに用いる半導体材料としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である金属酸化物を用いることができる。代表的には、インジウムを含む酸化物半導体などであり、例えば、後述するＣＡＣ−ＯＳなどを用いることができる。
【０２４０】半導体層は、例えばインジウム、亜鉛およびＭ（アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジムまたはハフニウム等の金属）を含むＩｎ−Ｍ−Ｚｎ系酸化物で表記される膜とすることができる。
【０２４１】半導体層を構成する酸化物半導体がＩｎ−Ｍ−Ｚｎ系酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８等が好ましい。なお、成膜される半導体層の原子数比はそれぞれ、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。
【０２４２】半導体層としては、キャリア密度の低い酸化物半導体を用いる。例えば、半導体層は、キャリア密度が１×１０１７／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下、さらに好ましくは１×１０１３／ｃｍ３以下、より好ましくは１×１０１１／ｃｍ３以下、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体を用いることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。これにより不純物濃度が低く、欠陥準位密度が低いため、安定な特性を有する酸化物半導体であるといえる。
【０２４３】なお、これらに限られず、必要とするトランジスタの半導体特性および電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
【０２４４】半導体層を構成する酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸素欠損が増加し、ｎ型化してしまう。このため、半導体層におけるシリコンや炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０２４５】また、アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、半導体層におけるアルカリ金属またはアルカリ土類金属の濃度（二次イオン質量分析法により得られる濃度）を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
【０２４６】また、半導体層を構成する酸化物半導体に窒素が含まれていると、キャリアである電子が生じてキャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため半導体層における窒素濃度（二次イオン質量分析法により得られる濃度）は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
【０２４７】また、半導体層は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、ｃ軸に配向した結晶を有するＣＡＡＣ−ＯＳ（Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、または、Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  ａｎｄ  Ａ−Ｂ−ｐｌａｎｅ  Ａｎｃｈｏｒｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。
【０２４８】非晶質構造の酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質構造の酸化物半導体膜は、例えば、完全な非晶質構造であり、結晶部を有さない。
【０２４９】なお、半導体層が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のうち、二種以上を有する混合膜であってもよい。混合膜は、例えば上述した領域のうち、いずれか二種以上の領域を含む単層構造、または積層構造を有する場合がある。
【０２５０】以下では、非単結晶の半導体層の一態様であるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ  Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
【０２５１】ＣＡＣ−ＯＳとは、例えば、酸化物半導体を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
【０２５２】なお、酸化物半導体は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
【０２５３】例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。
【０２５４】つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合酸化物半導体である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。
【０２５５】なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。
【０２５６】上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。
【０２５７】一方、ＣＡＣ−ＯＳは、酸化物半導体の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。したがって、ＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。
【０２５８】なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。
【０２５９】なお、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とは、明確な境界が観察できない場合がある。
【０２６０】なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
【０２６１】ＣＡＣ−ＯＳは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、および窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。
【０２６２】ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ  ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域のａ−ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。
【０２６３】また、ＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング状に輝度の高い領域に複数の輝点が観測される。したがって、電子線回折パターンから、ＣＡＣ−ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。
【０２６４】また、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ  Ｄｉｓｐｅｒｓｉｖｅ  Ｘ−ｒａｙ  ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
【０２６５】ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
【０２６６】ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、ＧａＯＸ３などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。したがって、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。
【０２６７】一方、ＧａＯＸ３などが主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３などが主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
【０２６８】したがって、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯＸ３などに起因する絶縁性と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、および高い電界効果移動度（μ）を実現することができる。
【０２６９】また、ＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。したがって、ＣＡＣ−ＯＳは、様々な半導体装置の構成材料として適している。
【０２７０】また、半導体装置は、図１６（Ｂ）に示すように層５６１、層５６２および層５６３の積層構造を有していてもよい。このとき、層５６２が有するＯＳトランジスタは、層５６３上に形成することができる。
【０２７１】層５６３としては、例えばシリコン基板を用いることができる。当該シリコン基板には、Ｓｉトランジスタ等を設けることができる。例えば、半導体装置の要素であるインバータ回路や半導体装置を駆動する回路、信号を読み出す回路などを設けることができる。
【０２７２】当該構成とすることで、半導体装置を構成する要素および周辺回路等を複数の層に分散させ、かつ重ねて設けることができるため、半導体装置の面積を小さくすることができる。なお、図１６（Ｂ）の構成において、層５６３を支持基板とし、層５６１および層５６２に半導体装置を設けてもよい。
【０２７３】図１７（Ａ）は、図１６（Ａ）に示す半導体装置の断面の一例を説明する図である。層５６１はセンサ素子５００として、シリコンを光電変換層とするｐｎ接合型フォトダイオードを有する。層５６２は、基板５４４上に形成されたＯＳトランジスタ等を有する。
【０２７４】センサ素子５００において、層５６５ａはｐ＋型領域、層５６５ｂはｎ型領域、層５６５ｃはｎ＋型領域とすることができる。また、層５６５ｂには、電源線と層５６５ｃとを接続するための領域５３６が設けられる。例えば、領域５３６はｐ＋型領域とすることができる。
【０２７５】図１７（Ａ）において、ＯＳトランジスタはセルフアライン型の構成を示しているが、図１９（Ａ）に示すように、ノンセルフアライン型のトップゲート型トランジスタであってもよい。
【０２７６】トランジスタ１０２は、第２のゲートとして機能する導電層５３５を有する。また、トランジスタ１０３も同様に導電層５３５を有する構成を示しているが、導電層５３５を有さない構成であってもよい。導電層５３５は、図１９（Ｂ）に示すように、対向して設けられるトランジスタのフロントゲートと電気的に接続する場合がある。または、導電層５３５にフロントゲートとは異なる固定電位を供給することができる構成であってもよい。導電層５３５に固定電位を供給することで、トランジスタのしきい値電圧を調整することができる。
【０２７７】ここで、図１７（Ａ）では、層５６１が有する要素と層５６２が有する要素との電気的な接続を貼り合わせ技術で得る構成例を示している。
【０２７８】層５６１には、絶縁層５４２、導電層５３３および導電層５３４が設けられる。導電層５３３および導電層５３４は、絶縁層５４２に埋設された領域を有する。導電層５３３は、層５６５ａと電気的に接続される。導電層５３４は、領域５３６と電気的に接続される。また、絶縁層５４２、導電層５３３および導電層５３４の表面は、それぞれ高さが一致するように平坦化されている。
【０２７９】層５６２には、絶縁層５４１、導電層５３１および導電層５３２が設けられる。導電層５３１および導電層５３２は、絶縁層５４１に埋設された領域を有する。導電層５３２は、電源線と電気的に接続される。導電層５３１は、トランジスタ１０２の第１のゲートと電気的に接続される。また、絶縁層５４１、導電層５３１および導電層５３２の表面は、それぞれ高さが一致するように平坦化されている。
【０２８０】ここで、導電層５３１および導電層５３３は、主成分が同一の金属元素であることが好ましい。導電層５３２および導電層５３４は、主成分が同一の金属元素であることが好ましい。また、絶縁層５４１および絶縁層５４２は、同一の成分で構成されていることが好ましい。
【０２８１】例えば、導電層５３１、５３２、５３３、５３４には、Ｃｕ、Ａｌ、Ｓｎ、Ｚｎ、Ｗ、Ａｇ、ＰｔまたはＡｕなどを用いることができる。接合のしやすさから、好ましくはＣｕ、Ａｌ、Ｗ、またはＡｕを用いる。また、絶縁層５４１、５４２には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、窒化チタンなどを用いることができる。
【０２８２】つまり、導電層５３１および導電層５３３の組み合わせと、導電層５３２および導電層５３４の組み合わせのそれぞれに、上記に示す同一の金属材料を用いることが好ましい。また、絶縁層５４１および絶縁層５４２のそれぞれに、上記に示す同一の絶縁材料を用いることが好ましい。当該構成とすることで、層５６１と層５６２の境を接合位置とする、貼り合わせを行うことができる。
【０２８３】当該貼り合わせによって、導電層５３１および導電層５３３の組み合わせと、導電層５３２および導電層５３４の組み合わせのそれぞれの電気的な接続を得ることができる。また、絶縁層５４１および絶縁層５４２の機械的な強度を有する接続を得ることができる。
【０２８４】金属層同士の接合には、表面の酸化膜および不純物の吸着層などをスパッタリング処理などで除去し、清浄化および活性化した表面同士を接触させて接合する表面活性化接合法を用いることができる。または、温度と圧力を併用して表面同士を接合する拡散接合法などを用いることができる。どちらも原子レベルでの結合が起こるため、電気的だけでなく機械的にも優れた接合を得ることができる。
【０２８５】また、絶縁層同士の接合には、研磨などによって高い平坦性を得たのち、酸素プラズマ等で親水性処理をした表面同士を接触させて仮接合し、熱処理による脱水で本接合を行う親水性接合法などを用いることができる。親水性接合法も原子レベルでの結合が起こるため、機械的に優れた接合を得ることができる。
【０２８６】層５６１と、層５６２を貼り合わせる場合、それぞれの接合面には絶縁層と金属層が混在するため、例えば、表面活性化接合法および親水性接合法を組み合わせて行えばよい。
【０２８７】例えば、研磨後に表面を清浄化し、金属層の表面に酸化防止処理を行ったのちに親水性処理を行って接合する方法などを用いることができる。また、金属層の表面をＡｕなどの難酸化性金属とし、親水性処理を行ってもよい。なお、上述した方法以外の接合方法を用いてもよい。
【０２８８】図１７（Ｂ）は、図１６（Ａ）に示す半導体装置の層５６１に図１６（Ｄ）に示すセレン系材料を光電変換層とするｐｎ接合型フォトダイオードを用いた場合の断面図である。一方の電極として層５６６ａと、光電変換層として層５６６ｂ、５６６ｃと、他方の電極として層５６６ｄを有する。
【０２８９】この場合、層５６１は、層５６２上に直接形成することができる。層５６６ａは、トランジスタ１０２の第１のゲートと電気的に接続される。層５６６ｄは、導電層５３７を介して電源線と電気的に接続される。
【０２９０】図１８（Ａ）は、図１６（Ｂ）に示す半導体装置の断面の一例を説明する図である。層５６１はセンサ素子５００として、シリコンを光電変換層とするｐｎ接合型フォトダイオードを有する。層５６２はＯＳトランジスタ等を有する。層５６３はＳｉトランジスタ等を有する。層５６１と層５６２とは、貼り合わせで電気的な接続を得る構成例を示している。
【０２９１】図１８（Ａ）において、Ｓｉトランジスタはシリコン基板５４０にチャネル形成領域を有するプレーナー型の構成を示しているが、図１９（Ｃ）、（Ｄ）に示すように、シリコン基板５４０にフィン型の半導体層を有する構成であってもよい。図１９（Ｃ）はチャネル長方向の断面、図１９（Ｄ）はチャネル幅方向の断面に相当する。
【０２９２】または、図１９（Ｅ）に示すように、シリコン薄膜の半導体層５４５を有するトランジスタであってもよい。半導体層５４５は、例えば、シリコン基板５４０上の絶縁層５４６上に形成された単結晶シリコン（ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ））とすることができる。
【０２９３】ＯＳトランジスタが形成される領域とＳｉトランジスタが形成される領域との間には、水素の拡散を防止する機能を有する絶縁層５４３が設けられる。Ｓｉトランジスタのチャネル形成領域近傍に設けられる絶縁層中の水素は、シリコンのダングリングボンドを終端する。一方、ＯＳトランジスタのチャネル形成領域の近傍に設けられる絶縁層中の水素は、酸化物半導体層中にキャリアを生成する要因の一つとなる。
【０２９４】絶縁層５４３により、一方の層に水素を閉じ込めることでＳｉトランジスタの信頼性を向上させることができる。また、一方の層から他方の層への水素の拡散が抑制されることでＯＳトランジスタの信頼性も向上させることができる。
【０２９５】絶縁層５４３としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
【０２９６】図１８（Ｂ）は、図１６（Ｂ）に示す半導体装置の層５６１に図１６（Ｄ）に示すセレン系材料を光電変換層とするｐｎ接合型フォトダイオードを用いた場合の断面図である。層５６１は、層５６３上に直接形成することができる。層５６１、５６２、５６３の詳細は、前述の説明を参照できる。
【０２９７】本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【０２９８】（実施の形態４）
本実施の形態では、本発明の一態様の半導体装置に用いることのできる電子部品について説明する。
【０２９９】図２０（Ａ）は、表面実装部品の一例である。半導体装置６１１はパッケージ基板６１２上に固定され、ワイヤ６１５を介してリード６１４と電気的に接続される。上部にはパッケージカバー６１３が設けられ、半導体装置６１１は封止される。半導体装置６１１のセンサ素子としては、光電変換素子または感熱素子を用いることが好ましい。この場合は、パッケージカバー６１３に検知する光を透過する樹脂などを用いればよい。
【０３００】図２０（Ｂ）は、リード部品の一例である。半導体装置６２１は金属缶６２２に封入され、その上部には検知窓が設けられる。当該窓に光や熱が集まるようにレンズを組み合わせてもよい。金属缶６２２の下部にはリード６２３が設けられ、スルーホール実装が容易となっている。半導体装置６２１のセンサ素子としては、光電変換素子または感熱素子を用いることが好ましい。
【０３０１】図２０（Ｃ）は、イメージセンサの一例であり、カバーガラス６３４および接着剤６３３の一部を省いて図示したパッケージの斜視図である。パッケージ基板６３２上には電極パッド６３５が形成され、電極パッド６３５はスルーホールを介して裏面のバンプと電気的に接続されている。電極パッド６３５は、マトリクス状に設けられた半導体装置６３１とワイヤ６３６によって電気的に接続されている。半導体装置６３１のセンサ素子としては、光電変換素子または感熱素子を用いることが好ましい。
【０３０２】図２０（Ｄ）は、シートセンサの一例である。基板６４２上に本発明の一態様の半導体装置をマトリクス状に設けることで大面積のシートセンサを構成することができる。利便性の面から基板６４２は可撓性を有することが好ましい。外部との電気的な接続はＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔｓ）６４３を介して行う。半導体装置６４１のセンサ素子としては、光電変換素子、圧電素子、感熱素子を用いることが好ましい。
【０３０３】図２１は、本発明の一態様の半導体装置とニューラルネットワーク（人工知能）との組み合わせを説明する図である。ここでは半導体装置がイメージセンサであり、ニューラルネットワークとして先の実施の形態で説明したアナログメモリを用いる場合を説明する。
【０３０４】イメージセンサにおいて、センサ素子（光電変換素子）は人の眼に相当する。光電変換素子から出力される情報は、ＯＳ／Ｓｉハイブリッド演算回路に入力される。ＯＳ／Ｓｉハイブリッド演算回路は、ＯＳトランジスタで形成される画素回路およびＳｉトランジスタで形成される演算回路を有する。
【０３０５】画素回路および演算回路は積和演算回路の要素であり、人の視神経に相当する。積和演算回路はＯＳメモリ（ＯＳトランジスタ＋保持ノードで構成するアナログメモリ）を有し、入力信号のアナログ演算（乗算、加算など）を行う。
【０３０６】積和演算回路からは重みづけをした信号を出力することができ、当該信号をＬＳＩ回路で判定または解析することにより、光電変換素子から出力された情報を認識することができる。つまり、当該ＬＳＩ回路は人の脳に相当する。ＬＳＩ回路は、例えばＳｉトランジスタで構成することができる。
【０３０７】なお、図２１では理解しやすいように横方向に情報の流れを示しているが、実際の構成は各要素を縦方向に積層することができる。したがって、画素回路、演算回路、ＯＳメモリ、ＬＳＩ回路は、それぞれ重なる領域を有することができ、チップ面積を小さくすることができる。また、それぞれの要素を接続する配線をプラグ等に置き換えることができ、配線抵抗および寄生容量が小さくなるため、動作を高速化することができる。
【０３０８】また、上記構成は画素数に対応するような超並列処理が可能であり、機械学習をハードウェア化する際に課題となる難度の高い並列計算に適用することができる。また、アナログ演算を用いるため、演算回路とメモリ間のデータの授受の頻度を削減することができ、エネルギー損失を低減することができる。
【０３０９】用途としては、例えば、画像の広ダイナミックレンジ化、アップコンバージョンなどを行う画像補正、乗り物の自動運転時の物体認識、対向車のライトによる認識性の低下防止（突発的なノイズ除去）などに用いることができる。
【０３１０】本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【符号の説明】
【０３１１】１００ａ：半導体装置、１００ｂ：半導体装置、１００ｃ：半導体装置、１００ｄ：半導体装置、１００ｅ：半導体装置、１０１：センサ素子、１０２：トランジスタ、１０３：トランジスタ、１０４：トランジスタ、１０５：容量素子、１０６：トランジスタ、１０７：トランジスタ、１０８：トランジスタ、１１１：配線、１１２：配線、１１３：配線、１１４：配線、１１５：配線、１１６：配線、１１７：配線、１１８：配線、１１９：配線、１２０：配線、１２１：配線、１３１：センサ素子、１３２：トランジスタ、１３３：トランジスタ、１３４：トランジスタ、１３５：容量素子、１４３：配線、１５０：回路ブロック、１５１：インバータ回路、１５２：遅延回路、１６０：回路、１７０：回路、１７１：回路、１７２：回路、１７３：回路、１８０：センサアレイ、２００：発振器、２０２：カウンタ回路、５００：センサ素子、５３１：導電層、５３２：導電層、５３３：導電層、５３４：導電層、５３５：導電層、５３６：領域、５３７：導電層、５４０：シリコン基板、５４１：絶縁層、５４２：絶縁層、５４３：絶縁層、５４４：基板、５４５：半導体層、５４６：絶縁層、５６１：層、５６２：層、５６３：層、５６５ａ：層、５６５ｂ：層、５６５ｃ：層、５６６ａ：層、５６６ｂ：層、５６６ｃ：層、５６６ｄ：層、５６７ａ：層、５６７ｂ：層、５６７ｃ：層、６１１：半導体装置、６１２：パッケージ基板、６１３：パッケージカバー、６１４：リード、６１５：ワイヤ、６２１：半導体装置、６２２：金属缶、６２３：リード、６３１：半導体装置、６３２：パッケージ基板、６３３：接着剤、６３４：カバーガラス、６３５：電極パッド、６３６：ワイヤ、６４１：半導体装置、６４２：基板、６４３：ＦＰＣ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【国際調査報告】
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