(57)【要約】  本発明を適用した可変利得増幅器は、入力端子、及び出力端子と接続され、入力端子からの信号を増幅して出力端子へ出力する第１のトランジスタ群と、入力端子と接続された第２のトランジスタ群と、出力端子と接続された第３のトランジスタ群と、第１のトランジスタ群、及び第２のトランジスタ群のなかでオンさせるトランジスタの総数を一定、且つ第１のトランジスタ群、及び第３のトランジスタ群のそれぞれでオンさせるトランジスタの総数を同じとし、第１のトランジスタ群、第２のトランジスタ群、及び第３のトランジスタ群を制御する制御部と、を備える。
2020031372.tif 000002
【特許請求の範囲】
【請求項１】
入力端子、及び出力端子と接続され、前記入力端子からの信号を増幅して前記出力端子へ出力する第１のトランジスタ群と、
前記入力端子と接続された第２のトランジスタ群と、
前記出力端子と接続された第３のトランジスタ群と、
前記第１のトランジスタ群、及び前記第２のトランジスタ群のなかでオンさせるトランジスタの総数を一定、且つ前記第１のトランジスタ群、及び第３のトランジスタ群のそれぞれでオンさせるトランジスタの総数を同じとし、前記第１のトランジスタ群、前記第２のトランジスタ群、及び前記第３のトランジスタ群を制御する制御部と、
を備える可変利得増幅器。
【請求項２】
一方の端子がグランドに、他方の端子が前記入力端子に接続された第１の負荷素子と、
電源ラインに一方の端子が接続され、他方の端子に前記出力端子が接続された第２の負荷素子と、
一方の端子が前記グランドに接続された第３の負荷素子と、を更に備え、
前記第１のトランジスタ群は、前記第２の負荷素子の前記他方の端子と前記第１の負荷素子の前記他方の端子との間に並列に接続され、
前記第２のトランジスタ群は、前記第１の負荷素子の前記他方の端子と前記電源ラインとの間に並列に接続され、
前記第３のトランジスタ群は、前記第２の負荷素子の前記他方の端子と前記第３の負荷素子の他方の端子との間に並列に接続されている、
請求項１に記載の可変利得増幅器。
【請求項３】
前記第３の負荷素子の前記一方の端子と前記グランドとの間に接続された可変電流源と、
前記第２のトランジスタ群を流れる電流に応じて、前記可変電流源を制御する電流制御部と、
を更に備える請求項２に記載の可変利得増幅器。
【請求項４】
前記第１の負荷素子の代わりに配置され、前記入力端子がゲートに接続されたトランジスタを含む増幅回路と、
前記ゲートに電圧を印加する電圧印加部と、
を更に備える請求項２に記載の可変利得増幅器。
【請求項５】
前記第１のトランジスタ群、前記第２のトランジスタ群、及び前記第３のトランジスタ群のうちの１つ以上は、２つのトランジスタを含む差動対を単位に動作する、
請求項１〜４の何れか１項に記載の可変利得増幅器。
【請求項６】
一方の端子がグランドに、他方の端子が前記入力端子に接続された第１の負荷素子と、
電源ラインに一方の端子が接続され、他方の端子に前記出力端子が接続された第２の負荷素子と、を更に備え、
前記第１のトランジスタ群は、２つのトランジスタを含む差動対を複数、有し、前記第１の負荷素子の前記他方の端子と前記第２の負荷素子の前記他方の端子との間に前記差動対が並列に接続され、
前記第２のトランジスタ群、及び第３のトランジスタ群は、２つのトランジスタを含む差動対を複数、有し、前記第１の負荷素子の前記他方の端子と前記第２の負荷素子の前記他方の端子との間に、前記第２のトランジスタ群、及び前記第３のトランジスタ群の各差動対がそれぞれ縦積みに接続され、
前記制御部は、前記縦積みに接続された前記第２のトランジスタ群の１つの差動対、及び前記第３のトランジスタ群の１つの差動対を単位として、オン／オフを行う、
請求項１に記載の可変利得増幅器。
【請求項７】
前記第１の負荷素子の前記一方の端子と前記グランドとの間に接続された定電流源、
を更に備える請求項６に記載の可変利得増幅器。
【請求項８】
前記第１の負荷素子の代わりに配置され、前記入力端子がゲートに接続されたトランジスタを含む増幅回路と、
前記ゲートに電圧を印加する電圧印加部と、
を更に備える請求項６に記載の可変利得増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、利得を変更可能な可変利得増幅器に関する。
【背景技術】
【０００２】
レーダ装置、無線通信機器等に用いられるフェーズドアレイアンテナは、可変利得増幅器と移相器とにより、高周波信号の振幅と位相とを制御し、ビームの放射方向を変更させる。その可変利得増幅器として、入力信号を増幅する増幅段トランジスタ、及びこの増幅段トランジスタの出力端にカスコード接続された複数のカスコード段トランジスタを含むカスコード増幅器と、複数のカスコード段トランジスタのオンとオフを制御するゲート電位制御回路とを備えたものがある（例えば、特許文献１参照）。【０００３】
複数のカスコード段トランジスタは、可変利得増幅器の出力端子に接続された信号伝達用トランジスタと、電源端子に接続された信号短絡用トランジスタとに分類される。出力端子は、信号伝達用トランジスタの出力端に接続される。【０００４】
特許文献１に記載された従来の可変利得増幅器は、オンとなる信号伝達用トランジスタの数と、オンとなる信号短絡用トランジスタの数との総和が、常に一定となるように、トランジスタの数の配分が制御される。その制御により、出力端子に流れる電流量、つまり可変利得増幅器の利得を変化させることができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２５９２９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
オンとなる信号伝達用トランジスタの数と、オンとなる信号短絡用トランジスタの数との総和を常に一定とする場合、増幅段トランジスタからの視点では、複数のカスコード段トランジスタ全体のインピーダンスは、一定、或いは略一定となる。しかし、出力端子からの視点では、オンとなる信号伝達用トランジスタの数の変更、言い換えれば利得の変更に伴い、全体のインピーダンスが変化する。このインピーダンスの変化により、出力端子に流れる電流量に誤差が発生し、通過位相が変動する。【０００７】
本発明は、かかる課題を解決するためになされたもので、その目的は、利得変更に伴う通過位相の変動をより抑制可能な可変利得増幅器を提供することにある。
【課題を解決するための手段】
【０００８】
本発明に係る可変利得増幅器は、入力端子、及び出力端子と接続され、入力端子からの信号を増幅して出力端子へ出力する第１のトランジスタ群と、入力端子と接続された第２のトランジスタ群と、出力端子と接続された第３のトランジスタ群と、第１のトランジスタ群、及び第２のトランジスタ群のなかでオンさせるトランジスタの総数を一定、且つ第２のトランジスタ群、及び第３のトランジスタ群のそれぞれでオンさせるトランジスタの総数を同じとし、第１のトランジスタ群、第２のトランジスタ群、及び第３のトランジスタ群を制御する制御部と、を備える。
【発明の効果】
【０００９】
本発明によれば、利得変更に伴う通過位相の変動を、より抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１に係る可変利得増幅器を示す構成図である。
【図２】本発明の実施の形態２に係る可変利得増幅器を示す構成図である。
【図３】本発明の実施の形態３に係る可変利得増幅器を示す構成図である。
【図４】本発明の実施の形態４に係る可変利得増幅器を示す構成図である。
【図５】本発明の実施の形態５に係る可変利得増幅器を示す構成図である。
【図６】本発明の実施の形態５に係る可変利得増幅器の利得による通過位相の変動量を示す図である。
【図７】本発明の実施の形態６に係る可変利得増幅器を示す構成図である。
【図８】本発明の実施の形態７に係る可変利得増幅器を示す構成図である。
【発明を実施するための形態】
【００１１】
以下、本発明に係る可変利得増幅器の各実施の形態を、図を参照して説明する。ここでは、同じ、或いは対応する構成要素には同一の符号を付している。
【００１２】
実施の形態１．
図１は、本発明の実施の形態１に係る可変利得増幅器を示す構成図である。本実施の形態１に係る可変利得増幅器１は、図１に示すように、差動入力、差動出力の増幅器であり、入力端子ＩＮＰ、ＩＮＮ、出力端子ＯＵＴＰ、ＯＵＴＮを備えている。第１の負荷素子対２は、２つの負荷素子２Ｐ、２Ｎを備え、各負荷素子２Ｐ、２Ｎの一方の端子は、グランドと接続されている。入力端子ＩＮＰ、ＩＮＮは、それぞれ、負荷素子２Ｐ、２Ｎの他方の端子と接続されている。
【００１３】
第１の負荷素子対２と電源ラインＶＤＤとの間には、第２のトランジスタ群に相当する入力ダミー群５Ｉが接続されている。入力ダミー群５Ｉは、信号の短絡用であり、図１には、３つの入力ダミー５Ｉ１〜５Ｉ３が並列に接続された状態を示している。ここでは、特定の入力ダミーを指さないような場合、符号として「５ＩＮ」を用いる。
【００１４】
入力ダミー５Ｉ１は、図１に示すように、２つのトランジスタ５Ｉ１Ｐ、５Ｉ１Ｎをゲート接地させた差動対である。この差動対を構成する２つのトランジスタ５Ｉ１Ｐ、５Ｉ１Ｎとして、共にＮチャネルのＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）が採用されている。２つのトランジスタ５Ｉ１Ｐ、５Ｉ１Ｎは、ゲート同士が接続され、各ドレインは、電源ラインＶＤＤと接続され、各ソースは、２つの負荷素子２Ｐ、２Ｎとそれぞれ接続されている。なお、図示は省略しているが、入力ダミー５Ｉ２、５Ｉ３も、入力ダミー５Ｉ１と同様の内部構成を有している。
【００１５】
第２の負荷素子対３は、２つの負荷素子３Ｐ、３Ｎを備え、各負荷素子３Ｐ、３Ｎの一方の端子は、電源ラインＶＤＤと接続され、他方の端子は、それぞれ出力端子ＯＵＴＰ、ＯＵＴＮと接続されている。第２の負荷素子対３と上記第１の負荷素子対２との間には、第１のトランジスタ群に相当する増幅回路群５Ｇが接続されている。増幅回路群５Ｇは、信号の増幅用であり、図１には、３つの増幅回路５Ｇ１〜５Ｇ３が並列に接続された状態を示している。ここでは、特定の増幅回路を指さないような場合、符号として「５ＧＮ」を用いる。
【００１６】
増幅回路５Ｇ１は、図１に示すように、入力ダミー５Ｉ１と同じく、２つのトランジスタ５Ｇ１Ｐ、５Ｇ１Ｎをゲート接地させた差動対である。この差動対を構成する２つのトランジスタ５Ｇ１Ｐ、５Ｇ１Ｎとして、共にＮチャネルのＭＯＳＦＥＴが採用されている。２つのトランジスタ５Ｇ１Ｐ、５Ｇ１Ｎは、ゲート同士が接続され、各ドレインは、２つの負荷素子３Ｐ、３Ｎとそれぞれ接続され、各ソースは、２つの負荷素子２Ｐ、２Ｎとそれぞれ接続されている。なお、図示は省略しているが、増幅回路５Ｇ２、５Ｇ３も、増幅回路５Ｇ１と同様の内部構成である。
【００１７】
第３の負荷素子対４は、２つの負荷素子４Ｐ、４Ｎを備え、各負荷素子４Ｐ、４Ｎの一方の端子は、グランドと接続されている。第３の負荷素子対４と第２の負荷素子対３との間には、第３のトランジスタ群に相当する出力ダミー群５Ｏが接続されている。出力ダミー群５Ｏは、出力端子ＯＵＴＰ、ＯＵＴＮからの視点でのインピーダンスの変動を抑制するために設けられた構成要素であり、図１には、３つの出力ダミー５Ｏ１〜５Ｏ３が並列に接続された状態を示している。出力端子ＯＵＴＰ、ＯＵＴＮからの視点でのインピーダンスは、以降「出力インピーダンス」と表記する。また、特定の出力ダミーを指さないような場合、符号として「５ＯＮ」を用いる。
【００１８】
出力ダミー５Ｏ１は、図１に示すように、入力ダミー５Ｉ１及び増幅回路５Ｇ１と同じく、２つのトランジスタ５Ｏ１Ｐ、５Ｏ１Ｎをゲート接地させた差動対である。この差動対を構成する２つのトランジスタ５Ｏ１Ｐ、５Ｏ１Ｎとして、共にＮチャネルのＭＯＳＦＥＴが採用されている。２つのトランジスタ５Ｏ１Ｐ、５Ｏ１Ｎは、ゲート同士が接続され、各ドレインは、２つの負荷素子３Ｐ、３Ｎとそれぞれ接続され、各ソースは、２つの負荷素子４Ｐ、４Ｎとそれぞれ接続されている。なお、図示は省略しているが、出力ダミー５Ｏ２、５Ｏ３も、出力ダミー５Ｏ１と同様の内部構成である。
【００１９】
入力ダミー群５Ｉ、増幅回路群５Ｇ、及び出力ダミー群５Ｏを構成する各トランジスタのゲートは、全てゲート電位制御回路６に接続されている。ゲート電位制御回路６は、各トランジスタのゲートに制御信号を出力して、入力ダミー群５Ｉ、増幅回路群５Ｇ、及び出力ダミー群５Ｏの各動作を制御する装置である。すなわち、ゲート電位制御回路６は、本実施の形態１における制御部に相当する。
【００２０】
入力ダミー群５Ｉ、増幅回路群５Ｇ、及び出力ダミー群５Ｏのそれぞれでは、差動対を構成する２つのトランジスタのゲート同士を接続させている。そのため、入力ダミー群５Ｉ、増幅回路群５Ｇ、及び出力ダミー群５Ｏでは、差動対単位で２つのトランジスタのオン／オフ動作が制御される。
【００２１】
入力ダミー群５Ｉとゲート電位制御回路６とは、入力ダミー５ＩＮ毎に異なる信号線によって接続されている。増幅回路群５Ｇとゲート電位制御回路６とも、増幅回路５ＧＮ毎に異なる信号線によって接続されている。
【００２２】
入力ダミー群５Ｉとゲート電位制御回路６とを接続する各信号線は、出力ダミー群５Ｏと対応付けられた信号線と接続されている。例えば入力ダミー群５Ｉの入力ダミー５Ｉ１と接続された信号線は、出力ダミー群５Ｏの出力ダミー５Ｏ１の信号線と接続されている。入力ダミー群５Ｉの入力ダミー５Ｉ２と接続された信号線は、出力ダミー群５Ｏの出力ダミー５Ｏ２の信号線、入力ダミー群５Ｉの入力ダミー５Ｉ３と接続された信号線は、出力ダミー群５Ｏの出力ダミー５Ｏ３の信号線とそれぞれ接続されている。このような接続構成の結果、入力ダミー群５Ｉのなかで動作する入力ダミー５ＩＮの数は、出力ダミー群５Ｏのなかで動作する出力ダミー５ＯＮの数と一致するようになっている。
【００２３】
ゲート電位制御回路６は、入力ダミー群５Ｉのなかで動作させる入力ダミー５ＩＮの数と、増幅回路群５Ｇのなかで動作させる増幅回路５ＧＮの数との総和を一定に維持し、設定すべき利得に応じて、それらの数の組み合わせを変更する。それにより、例えば総和の値を３と想定した場合、入力ダミー群５Ｉのなかで１つの入力ダミー５ＩＮを動作させる状況では、増幅回路群５Ｇの３つの増幅回路５Ｇ１〜５Ｇ３のなかで２つの増幅回路５ＧＮが動作する。出力ダミー群５Ｏでは、１つの出力ダミー５ＯＮが動作する。入力ダミー群５Ｉのなかで２つの入力ダミー５ＩＮを動作させる状況では、増幅回路群５Ｇのなかで１つの増幅回路５ＧＮが動作する。出力ダミー群５Ｏでは、２つの出力ダミー５ＯＮが動作する。
【００２４】
このような動作により、利得設定の内容に係わらず、増幅回路群５Ｇのなかで動作する増幅回路５ＧＮの数と、出力ダミー群５Ｏのなかで動作する出力ダミー５ＯＮの数との総和も一定に維持される。増幅回路群５Ｇ、及び出力ダミー群５Ｏは共に、出力端子ＯＵＴＰ、ＯＵＴＮに接続されている。そのため、増幅回路５Ｇ１〜５Ｇ３、及び出力ダミー５Ｏ１〜５Ｏ３の各インピーダンスを適切に選択することにより、利得設定の内容に係わらず、出力インピーダンスを一定に維持するか、或いは出力インピーダンスの変動を極めて狭い範囲内に抑えることができる。それにより、利得変更に伴う通過位相の変動は回避されるか、或いはその変動を極めて狭い範囲内に抑えられ、可変利得増幅器１としてより望ましい特性が実現される。最も簡単なインピーダンスの選択は、全ての増幅回路５ＧＮ、全ての出力ダミー５ＯＮの各インピーダンスを同じにすることである。
【００２５】
なお、本実施の形態１では、入力ダミー５ＩＮの数、増幅回路５ＧＮの数、及び出力ダミー５ＯＮの数を全て３としているが、その数は３に限定されない。その数を増やすほど、利得設定上の分解能を高めることができることから、その数は、要求される分解能等に応じて決定すれば良い。ただし、入力ダミー５ＩＮの数と、出力ダミー５ＯＮの数とは一致させる必要がある。
【００２６】
また、本実施の形態１では、制御等を簡単にするため、出力ダミー５ＯＮの信号線を入力ダミー５ＩＮの信号線に接続させているが、各出力ダミー５ＯＮをそれぞれ信号線によりゲート電位制御回路６に接続させても良い。入力ダミー群５Ｉ、増幅回路群５Ｇをそれぞれ異なる負荷素子対に接続させるようにしても良い。ゲート電位制御回路６は、アナログ回路であっても良いが、マイクロコンピュータ等を含む制御装置であっても良い。
【００２７】
実施の形態２．
図２は、本発明の実施の形態２に係る可変利得増幅器を示す構成図である。図２を参照し、上記実施の形態１との相違について詳細に説明する。
【００２８】
本実施の形態２では、図２に示すように、第１の負荷素子対２を構成する２つの負荷素子２Ｐ、２Ｎの各一方の端子は、定電流源２１を介してグランドと接続されている。第３の負荷素子対４を構成する２つの負荷素子４Ｐ、４Ｎの各一方の端子は、可変電流源２２を介してグランドと接続されている。可変電流源２２の電流値を制御するために、電流制御回路２３が可変電流源２２と接続されている。
【００２９】
上記のように、入力ダミー群５Ｉのなかで動作する入力ダミー５ＩＮの数と、増幅回路群５Ｇのなかで動作する増幅回路５ＧＮの数との総和、言い換えれば総インピーダンスは、一定に維持される。このことから、定電流源２１は、その総和に応じた電流の供給に用いられる。しかし、出力ダミー群５Ｏに流れる電流は、動作する出力ダミー５ＯＮ、或いはその数によって変化する。動作する出力ダミー５ＯＮ、或いはその数は、入力ダミー群５Ｉへの制御内容によって変化する。
【００３０】
このことから、電流制御回路２３は、供給させる電流の値が入力ダミー群５Ｉに流れる電流の値と一致するように、可変電流源２２を制御する。その制御のために、電流制御回路２３は、ゲート電位制御回路６から、動作させる入力ダミー５ＩＮの組み合わせによって変化するアナログの信号、或いはその組み合わせを示すデジタルの信号を入力する。電流制御回路２３は、入力した信号を用いて、供給させるべき電流を可変電流源２２に供給させる。
【００３１】
このようにして、本実施の形態２では、定電流源２１、可変電流源２２を用いて、入力ダミー群５Ｉ、増幅回路群５Ｇ、及び出力ダミー群５Ｏにそれぞれ適切な電流量を供給する。このため、上記実施の形態１と比較し、利得制御をより高精度に行うことができる。本実施の形態２でも、上記実施の形態１と同様の効果を得ることができ、利得変更に伴う通過位相の変動は回避されるか、或いはその変動を極めて狭い範囲内に抑えられる。
【００３２】
実施の形態３．
図３は、本発明の実施の形態３に係る可変利得増幅器を示す構成図である。図３を参照し、上記実施の形態２との相違について詳細に説明する。
【００３３】
本実施の形態３では、図３に示すように、第１の負荷素子対２を増幅回路３１と置き換えている。この増幅回路３１は、それぞれソース接地された２つのトランジスタ３１Ｐ、３１Ｎを有する差動対である。この２つのトランジスタ３１Ｐ、３１Ｎは共に、ＮチャネルのＭＯＳＦＥＴである。入力ダミー５ＩＮを構成する２つのトランジスタの一方、増幅回路５ＧＮを構成する２つのトランジスタの一方の各ソースは、トランジスタ３１Ｐのドレインと接続されている。入力ダミー５ＩＮを構成する２つのトランジスタの他方、増幅回路５ＧＮを構成する２つのトランジスタの他方の各ソースは、トランジスタ３１Ｎのドレインと接続されている。
【００３４】
入力端子ＩＮＰは、トランジスタ３１Ｐのゲートに接続され、入力端子ＩＮＮは、トランジスタ３１Ｎのゲートに接続されている。各トランジスタ３１Ｐ、３１Ｎの各ゲートには更に、ゲート電位印加回路３２と接続されている。このゲート電位印加回路３２は、例えば定電圧を発生させる回路である。
【００３５】
このように、第１の負荷素子対２を増幅回路３１に置き換えた本実施の形態３でも、上記実施の形態１と同様の効果を得ることができる。
【００３６】
実施の形態４．
図４は、本発明の実施の形態４に係る可変利得増幅回路を示す構成図である。図４を参照し、上記実施の形態１との相違について詳細に説明する。
【００３７】
上記実施の形態１では、各入力ダミー５ＩＮ、各増幅回路５ＧＮ、及び各出力ダミー５ＯＮは全て差動対となっている。これに対し、本実施の形態４では、図４に示すように、各入力ダミー５ＩＮ、各増幅回路５ＧＮ、及び各出力ダミー５ＯＮは全て１つのトランジスタとなっている。そのため、第１の負荷素子対２が第１の負荷素子２ａに置き換えられている。同様に、第２の負荷素子対３は第２の負荷素子３ａ、第３の負荷素子対４は第３の負荷素子４ａにそれぞれ置き換えられている。入力端子ＩＮは、第１の負荷素子２ａの他方の端子、つまり入力ダミー５Ｉ１〜５Ｉ３の各ソース、増幅回路５Ｇ１〜５Ｇ３の各ソースに接続されている。出力端子ＯＵＴは、第２の負荷素子３ａを介して電源ラインＶＤＤに接続されている。このような構成でも、上記実施の形態１と同等の効果が得られ、利得変更に伴う通過位相の変動は回避されるか、或いはその変動を極めて狭い範囲内に抑えられる。
【００３８】
なお、本実施の形態４では、入力ダミー群５Ｉ、増幅回路群５Ｇ、及び出力ダミー群５Ｏを全てトランジスタ毎に動作させているが、そのようにしなくも良い。つまり入力ダミー群５Ｉ、増幅回路群５Ｇ、及び出力ダミー群５Ｏのうちの１つ、或いは２つは、上記実施の形態１〜３と同様に、差動対を採用した構成であっても良い。
【００３９】
実施の形態５．
図５は、本発明の実施の形態５に係る可変利得増幅器を示す構成図である。図５を参照し、上記実施の形態１との相違について詳細に説明する。
【００４０】
上記実施の形態１では、出力ダミー群５Ｏを追加することにより、利得変更に伴う出力インピーダンスの変動の回避、或いは抑制を実現させている。しかし、出力ダミー群５Ｏの追加に伴い、消費電力量は増加する。このことから、本実施の形態５は、上記実施の形態１と比較し、消費電力量をより抑制できるようにしたものである。
【００４１】
本実施の形態５では、図５に示すように、消費電力量の抑制のために、出力ダミー群５Ｏの無い構成が採用されている。本実施の形態５では、出力ダミー群５Ｏを設ける代わりに、入力ダミー群５Ｉをダミー群５Ｄに置き換えている。このダミー群５Ｄは、本実施の形態５における第２のトランジスタ群、及び第３のトランジスタ群に相当する。
【００４２】
このダミー群５Ｄは、上記実施の形態１における入力ダミー群５Ｉ、出力ダミー群５Ｏの両方の機能を持たせた構成要素である。そのため、ダミー群５Ｄは、図５に示すように、第２の負荷素子対３と第１の負荷素子対２との間に接続されている。図５には、ダミー群５Ｄを構成する３つのダミー５Ｄ１〜５Ｄ３を示している。ここでは、特定のダミーを指さないような場合、符号として「５ＤＮ」を用いる。ダミー群５Ｄを構成させるダミー５ＤＮの数は、３に限定されない。
【００４３】
各ダミー５ＤＮは、図５に示すように、差動対を２段、縦積みに接続させたことにより、計４つのトランジスタを含む構成である。具体的には、ダミー５Ｄ１では、第２の負荷素子対３側に位置する差動対である上段差動対は、共にＮチャネルのＭＯＳＦＥＴである２つのトランジスタ５ＤＵ１Ｐ、５ＤＵ１Ｎによって構成される。残りの差動対である下段差動対も、共にＮチャネルのＭＯＳＦＥＴである２つのトランジスタ５ＤＬ１Ｐ、５ＤＬ１Ｎによって構成される。
【００４４】
下段差動対は、本実施の形態５における第２のトランジスタ群を構成する差動対に相当し、上段差動対は、本実施の形態５における第３のトランジスタ群を構成する差動対に相当する。それにより、本実施の形態５では、第２のトランジスタ群を構成する１つの差動対の２つのドレインと、第３のトランジスタ群を構成する１つの差動対の２つのソースとを全て接続して、２つの差動対を縦積みとし、１つのダミー５ＤＮとしている。
【００４５】
上段差動対を構成する２つのトランジスタ５ＤＵ１Ｐ、５ＤＵ１Ｎは、図５に示すように、ゲート同士とソース同士が接続され、各ドレインは負荷素子３Ｐ、３Ｎにそれぞれ接続されている。下段差動対を構成する２つのトランジスタ５ＤＬ１Ｐ、５ＤＬ１Ｎは、図５に示すように、ゲート同士とドレイン同士が接続され、各ソースは負荷素子２Ｐ、２Ｎとそれぞれ接続されている。２つのトランジスタ５ＤＵ１Ｐ、５ＤＵ１Ｎのソースは、２つのトランジスタ５ＤＬ１Ｐ、５ＤＬ１Ｎのドレインと接続されている。つまり、上段差動対を構成する２つの５ＤＵ１Ｐ、５ＤＵ１Ｎの各入力端子と、下段差動対を構成する２つの５ＤＬ１Ｐ、５ＤＬ１Ｎの各出力端子の計４つの端子は全て接続されている。
【００４６】
２つのトランジスタ５ＤＵ１Ｐ、５ＤＵ１Ｎの各ゲートは、２つのトランジスタ５ＤＬ１Ｐ、５ＤＬ１Ｎの各ゲートと接続され、その接続のための信号線は、ゲート電位制御回路６と接続されている。それにより、各ダミー５ＤＮをそれぞれ構成する４つのトランジスタの各ゲートには、同じ制御信号が入力され、ダミー５ＤＮ単位で制御される。
【００４７】
ゲート電位制御回路６は、ダミー群５Ｄのなかで動作させるダミー５ＤＮの数と、増幅回路群５Ｇのなかで動作させる増幅回路５ＧＮの数との総和を一定に維持し、設定すべき利得に応じて、それらの数の組み合わせを変更する。それにより、例えば総和の値が３と想定した場合、ダミー群５Ｄのなかで１つのダミー５ＤＮを動作する状況では、増幅回路群５Ｇのなかで２つの増幅回路５ＧＮが動作する。ダミー群５Ｄのなかで２つのダミー５ＤＮを動作する状況では、増幅回路群５Ｇのなかで１つの増幅回路５ＧＮが動作する。
【００４８】
上記のように、ダミー群５Ｄを構成する各ダミー５ＤＮは、第２トランジスタ群、及び第３トランジスタ群をそれぞれ構成する１つの差動対を縦積みに接続させた構成である。そのため、ダミー群５Ｄのなかで動作させるダミー５ＤＮの数と、増幅回路群５Ｇのなかで動作させる増幅回路５ＧＮの数との総和を一定に維持した場合、第２のトランジスタ群、及び第３のトランジスタ群のぞれぞれでオンさせるトランジスタの総数は同じとなる。また、第１のトランジスタ群、及び第２のトランジスタ群のなかでオンさせるトランジスタの総数は常に一定となる。
【００４９】
例えばダミー５Ｄ１を動作させる場合、ゲート電位制御回路６は、トランジスタ５ＤＵ１Ｐ、５ＤＵ１Ｎ、５ＤＬ１Ｐ、５ＤＬ１Ｎをオンさせる制御信号を出力する。下段差動対の２つのドレインは、共に上段差動対と接続されている。その制御信号により、ダミー５Ｄ１をオンとした場合、下段差動対は２つのドレイン同士が接続されているため、互いに逆相の信号が合成されることとなる。その結果、上段差動対には下段差動対からの信号が実際には入力されないため、オンした場合でも上段差動対から出力端子ＯＵＴＰ、ＯＵＴＮへも信号は出力されない。しかし、出力端子ＯＵＴＰ、ＯＵＴＮから見た可変利得増幅器１のインピーダンスである出力インピーダンスには、上段差動対のインピーダンスが反映される。これは、ダミー５Ｄ１以外のダミー５ＤＮでも同様である。
【００５０】
このようなことから、本実施の形態５でも、オンとするダミー５ＤＮの数とオンとする増幅回路５ＧＮの数との総和を一定に維持し、設定すべき利得に応じて、それらの数の組み合わせを変更する。このため、利得変更を行った場合でも出力インピーダンスを一定に維持するか、或いは出力インピーダンスの変動を極めて狭い範囲内に抑えることができる。それにより、本実施の形態５でも、上記実施の形態１と同等の効果が得られる。また、出力ダミー群５Ｏのような電流経路が新たに形成されないため、上記実施の形態１と比較し、消費電力量をより小さくさせることができる。
【００５１】
図６は、本発明の実施の形態５に係る可変利得増幅器の利得による通過位相の変動量を示す図である。利得による通過位相の変動量は、シミュレーションにより得られたものである。図６では、横軸に利得設定値、縦軸に位相変動量をそれぞれ取っている。位相変動量の単位は角度である。実線は、本実施の形態５の結果を示し、破線は、従来回路、つまり従来例の可変利得増幅器での結果を示している。その従来回路は、図１に示す構成において、出力ダミー群５Ｏ、及び第３の負荷素子対４を取り除いたものである。
【００５２】
この従来回路では、利得設定値に応じて、出力インピーダンスが変動する。その出力インピーダンスの変動により、図６に示すように、利得設定値が大きくなるほど、通過位相の変動量の絶対値も大きくなっている。これに対し、本実施の形態５では、利得設定値が異なっても、出力インピーダンスは一定か、或いは略一定である。そのため、図６に示すように、利得設定値を変更しても、通過位相は殆ど変化しない特性となっている。このような結果から、利得設定値による出力インピーダンスの変化を抑制することは、可変利得増幅器１の特性をより向上させるうえで有効であることが確認できる。上記実施の形態１〜４でも、図６に示すような特性、或いはそれに近い特性を得ることができる。
【００５３】
実施の形態６．
図７は、本発明の実施の形態６に係る可変利得増幅器を示す構成図である。図７を参照し、上記実施の形態５との相違について詳細に説明する。
【００５４】
本実施の形態６では、図７に示すように、第１の負荷素子対２とグランドとの間に定電流源２１を配置し、ダミー群５Ｄ、及び増幅回路群５Ｇを、第１の負荷素子対２、及び定電流源２１を介してグランドに接続させている。このように定電流源２１を加えても、出力インピーダンスを一定に維持するか、或いは出力インピーダンスの変動を極めて狭い範囲内に抑えられることから、上記実施の形態５と同等の特性を実現できる。定電流源２１は、利得の高精度化に有効である。
【００５５】
実施の形態７．
図８は、本発明の実施の形態７に係る可変利得増幅器を示す構成図である。図８を参照し、上記実施の形態５との相違について詳細に説明する。
【００５６】
本実施の形態７では、図８に示すように、先の図５における第１の負荷素子対２を増幅回路３１と置き換えているとともに、ゲート電位印加回路３２が追加されている。この増幅回路３１は、上記実施の形態３と同様に、それぞれソース接地された２つのトランジスタ３１Ｐ、３１Ｎを有する差動対である。ダミー５ＤＮを構成する２つのトランジスタの一方、増幅回路５ＧＮを構成する２つのトランジスタの一方の各ソースは、トランジスタ３１Ｐのドレインと接続されている。ダミー５ＤＮを構成する２つのトランジスタの他方、増幅回路５ＧＮを構成する２つのトランジスタの他方の各ソースは、トランジスタ３１Ｎのドレインと接続されている。
【００５７】
入力端子ＩＮＰは、トランジスタ３１Ｐのゲートに接続され、入力端子ＩＮＮは、トランジスタ３１Ｎのゲートに接続されている。各トランジスタ３１Ｐ、３１Ｎの各ゲートには更に、ゲート電位印加回路３２と接続されている。
【００５８】
このように、第１の負荷素子対２を増幅回路３１に置き換えた本実施の形態７でも、出力インピーダンスを一定に維持するか、或いは出力インピーダンスの変動を極めて狭い範囲内に抑えられることから、上記実施の形態５と同様の効果を得ることができる。
【符号の説明】
【００５９】
１  可変利得増幅器、２  第１の負荷素子対、２ａ  第１の負荷素子、２Ｐ、２Ｎ、３Ｐ、３Ｎ、４Ｐ、４Ｎ  負荷素子、３ａ  第２の負荷素子、４ａ  第３の負荷素子、５Ｄ  ダミー群（第２のトランジスタ群、及び第３のトランジスタ群）、５Ｄ１〜５Ｄ３  ダミー、５Ｉ  入力ダミー群（第２のトランジスタ群）、５Ｉ１〜５Ｉ３  入力ダミー、５ＤＬ１Ｐ、５ＤＬ１Ｎ、５ＤＵ１Ｐ、５ＤＵ１Ｎ、５Ｉ１Ｐ、５Ｉ１Ｎ、５Ｇ１Ｐ、５Ｇ１Ｎ、５Ｏ１Ｐ、５Ｏ１Ｎ、３１Ｐ、３１Ｎ  トランジスタ、５Ｇ  増幅回路群（第１のトランジスタ群）、５Ｇ１〜５Ｇ３、３１  増幅回路、５Ｏ  出力ダミー群（第３のトランジスタ群）、５Ｏ１〜５Ｏ３  出力ダミー、６  ゲート電位制御回路（制御部）、２１  定電流源、２２  可変電流源、２３  電流制御回路（電流制御部）、３２  ゲート電位印加回路。
【図１】
2020031372.tif 000003
【図２】
2020031372.tif 000004
【図３】
2020031372.tif 000005
【図４】
2020031372.tif 000006
【図５】
2020031372.tif 000007
【図６】
2020031372.tif 000008
【図７】
2020031372.tif 000009
【図８】
2020031372.tif 000010
【手続補正書】
【提出日】平成31年2月7日(2019.2.7)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
本発明に係る可変利得増幅器は、入力端子、及び出力端子と接続され、入力端子からの信号を増幅して出力端子へ出力する複数の並列に接続された差動対を有する第１のトランジスタ群と、入力端子と並列に接続された複数の差動対を有する第２のトランジスタ群と、出力端子と並列に接続された複数の差動対を有し、各差動対が第２のトランジスタ群を構成する各差動対とそれぞれ縦積みに接続されている第３のトランジスタ群と、第１のトランジスタ群の１つの差動対、第２のトランジスタ群の１つの差動対、及び第３のトランジスタ群の１つの差動対をそれぞれ単位として、オン／オフを行うことで、第１のトランジスタ群、及び第２のトランジスタ群のなかでオンさせるトランジスタの総数を一定、且つ第１のトランジスタ群、及び第３のトランジスタ群のなかでオンさせるトランジスタの総数を一定とし、第１のトランジスタ群、第２のトランジスタ群、及び第３のトランジスタ群を制御する制御部と、
を備える。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力端子、及び出力端子と接続され、前記入力端子からの信号を増幅して前記出力端子へ出力する複数の並列に接続された差動対を有する第１のトランジスタ群と、
前記入力端子と並列に接続された複数の差動対を有する第２のトランジスタ群と、
前記出力端子と並列に接続された複数の差動対を有し、各差動対が前記第２のトランジスタ群を構成する各差動対とそれぞれ縦積みに接続されている第３のトランジスタ群と、
前記第１のトランジスタ群の１つの差動対、前記第２のトランジスタ群の１つの差動対、及び前記第３のトランジスタ群の１つの差動対をそれぞれ単位として、オン／オフを行うことで、前記第１のトランジスタ群、及び前記第２のトランジスタ群のなかでオンさせるトランジスタの総数を一定、且つ前記第１のトランジスタ群、及び第３のトランジスタ群のなかでオンさせるトランジスタの総数を一定とし、前記第１のトランジスタ群、前記第２のトランジスタ群、及び前記第３のトランジスタ群を制御する制御部と、
を備える可変利得増幅器。
【請求項２】
一方の端子がグランドに、他方の端子が前記入力端子に接続された第１の負荷素子と、
電源ラインに一方の端子が接続され、他方の端子に前記出力端子が接続された第２の負荷素子と、を更に備え、
前記第１のトランジスタ群の前記複数の差動対は、前記第１の負荷素子の前記他方の端子と前記第２の負荷素子の前記他方の端子との間に並列に接続され、
前記第２のトランジスタ群、及び第３のトランジスタ群の複数の前記縦積みに接続された差動対は、前記第１の負荷素子の前記他方の端子と前記第２の負荷素子の前記他方の端子との間に並列に接続されている、
請求項１に記載の可変利得増幅器。
【請求項３】
前記第１の負荷素子の前記一方の端子と前記グランドとの間に接続された定電流源、
を更に備える請求項２に記載の可変利得増幅器。
【請求項４】
前記第１の負荷素子の代わりに配置され、前記入力端子がゲートに接続されたトランジスタを含む増幅回路と、
前記ゲートに電圧を印加する電圧印加部と、
を更に備える請求項２に記載の可変利得増幅器。
【手続補正書】
【提出日】令和1年7月26日(2019.7.26)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
本発明に係る可変利得増幅器は、入力端子、及び出力端子と接続され、前記入力端子からの信号を増幅して前記出力端子へ出力する複数の並列に接続された差動対を構成する第１のトランジスタ群と、前記入力端子と並列に接続された複数の差動対を構成し、各差動対を構成する各トランジスタの負極側端子が前記入力端子に接続されると共に、前記各トランジスタの正極側端子同士が接続されている第２のトランジスタ群と、前記出力端子と並列に接続されると共に、前記第２のトランジスタ群によって構成される各差動対とそれぞれ縦積みに接続された複数の差動対を構成し、前記複数の差動対に含まれる各差動対を構成する各トランジスタの負極側端子、及び正極側端子はそれぞれ、前記縦積みに接続された差動対を構成する各トランジスタの各正極側端子、及び前記出力端子に接続されている第３のトランジスタ群と、前記第１のトランジスタ群の１つの差動対、前記第２のトランジスタ群の１つの差動対、及び前記第３のトランジスタ群の１つの差動対をそれぞれ単位として、オン／オフを行うことで、前記第１のトランジスタ群、及び前記第２のトランジスタ群のなかでオンさせるトランジスタの総数を一定、且つ前記第１のトランジスタ群、及び第３のトランジスタ群のなかでオンさせるトランジスタの総数を一定とし、前記第１のトランジスタ群、前記第２のトランジスタ群、及び前記第３のトランジスタ群を制御する制御部と、一方の端子がグランドに、他方の端子が前記入力端子に接続された第１の負荷素子と、電源ラインに一方の端子が接続され、他方の端子に前記出力端子が接続された第２の負荷素子と、を備え、前記第１のトランジスタ群によって構成される前記複数の差動対は、前記第１の負荷素子の前記他方の端子と前記第２の負荷素子の前記他方の端子との間に並列に接続され、前記第２のトランジスタ群によって構成される各差動対の各トランジスタの負極側端子は、前記第１の負荷素子の前記他方の端子に接続され、前記第３のトランジスタ群によって構成される各差動対の各トランジスタの正極側端子は、前記第２の負荷素子の前記他方の端子に接続されている。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力端子、及び出力端子と接続され、前記入力端子からの信号を増幅して前記出力端子へ出力する複数の並列に接続された差動対を構成する第１のトランジスタ群と、
前記入力端子と並列に接続された複数の差動対を構成し、各差動対を構成する各トランジスタの負極側端子が前記入力端子に接続されると共に、前記各トランジスタの正極側端子同士が接続されている第２のトランジスタ群と、
前記出力端子と並列に接続されると共に、前記第２のトランジスタ群によって構成される各差動対とそれぞれ縦積みに接続された複数の差動対を構成し、前記複数の差動対に含まれる各差動対を構成する各トランジスタの負極側端子、及び正極側端子はそれぞれ、前記縦積みに接続された差動対を構成する各トランジスタの各正極側端子、及び前記出力端子に接続されている第３のトランジスタ群と、
前記第１のトランジスタ群の１つの差動対、前記第２のトランジスタ群の１つの差動対、及び前記第３のトランジスタ群の１つの差動対をそれぞれ単位として、オン／オフを行うことで、前記第１のトランジスタ群、及び前記第２のトランジスタ群のなかでオンさせるトランジスタの総数を一定、且つ前記第１のトランジスタ群、及び第３のトランジスタ群のなかでオンさせるトランジスタの総数を一定とし、前記第１のトランジスタ群、前記第２のトランジスタ群、及び前記第３のトランジスタ群を制御する制御部と、
一方の端子がグランドに、他方の端子が前記入力端子に接続された第１の負荷素子と、
電源ラインに一方の端子が接続され、他方の端子に前記出力端子が接続された第２の負荷素子と、を備え、
前記第１のトランジスタ群によって構成される前記複数の差動対は、前記第１の負荷素子の前記他方の端子と前記第２の負荷素子の前記他方の端子との間に並列に接続され、
前記第２のトランジスタ群によって構成される各差動対の各トランジスタの負極側端子は、前記第１の負荷素子の前記他方の端子に接続され、
前記第３のトランジスタ群によって構成される各差動対の各トランジスタの正極側端子は、前記第２の負荷素子の前記他方の端子に接続されている、
可変利得増幅器。
【請求項２】
前記第１の負荷素子の前記一方の端子と前記グランドとの間に接続された定電流源、
を更に備える請求項１に記載の可変利得増幅器。
【請求項３】
前記第１の負荷素子の代わりに配置され、前記入力端子がゲートに接続されたトランジスタを含む増幅回路と、
前記ゲートに電圧を印加する電圧印加部と、
を更に備える請求項１に記載の可変利得増幅器。
【国際調査報告】
2020031372.tif 000011
2020031372.tif 000012
2020031372.tif 000013
2020031372.tif 000014