(57)【要約】  ドレイン・ソース間のリーク電流を増大させずに逆回復時間を短縮する半導体装置およびその製造方法を提供する。  第１ベース層（１２）と、第１ベース層（１２）の裏面に設けられたドレイン層（１０）と、第１ベース層（１２）の表面に形成された第２ベース層（１６）と、第２ベース層（１６）の表面に形成されたソース層（１８）と、ソース層（１８）および第２ベース層（１６）の表面上に配置されたゲート絶縁膜（２０）と、ゲート絶縁膜（２０）上に配置されたゲート電極（２２）と、第２ベース層（１６）およびソース層（１８）の下部の第１ベース層（１２）内にドレイン層（１０）に対向して形成されたコラム層（１４）と、ドレイン層（１０）に設けられたドレイン電極（２８）と、ソース層および第２ベース層に設けられたソース電極（２６）とを備え、コラム層（１４）に対して重粒子照射を行い、トラップレベルを局所的に形成した半導体装置およびその製造方法。
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【特許請求の範囲】
【請求項１】
高抵抗で第１導電型の第１ベース層と、
前記第１ベース層の裏面に設けられた第１導電型のドレイン層と、
前記第１ベース層の表面に形成された第２導電型の第２ベース層と、
前記第２ベース層の表面に形成された第１導電型のソース層と、
前記ソース層および前記第２ベース層の表面上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置されたゲート電極と、
前記第２ベース層および前記ソース層の下部の前記第１ベース層内に前記ドレイン層に対向して形成された第２導電型のコラム層と、
前記ドレイン層に設けられたドレイン電極と、
前記ソース層および前記第２ベース層に設けられたソース電極とを備え、
前記コラム層に対して重粒子照射を行い、トラップレベルを局所的に形成したことを特徴とする半導体装置。
【請求項２】
前記コラム層の底面を基準とし、前記コラム層の底面からの距離と逆回復時間との関係より求めた第１の位置と、前記コラム層の底面からの距離とドレイン・ソース間飽和電流との関係より求めた第２の位置との間に、前記イオン照射の減衰ピーク位置が含まれることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記重粒子照射する粒子種は、プロトン、3Ｈｅ++、4Ｈｅ++のいずれかであることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記重粒子照射のドーズ量は、５×１０10〜５×１０12個／ｃｍ2であることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１ベース層、前記第２ベース層、および前記ソース層は、矩形若しくは六角形を基調とする平面パターンを格子状、若しくは千鳥格子状に配置したことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
高抵抗で第１導電型の第１ベース層を形成する工程と、
前記第１ベース層の裏面に第１導電型のドレイン層を形成する工程と、
前記第１ベース層の表面に第２導電型の第２ベース層を形成する工程と、
前記第２ベース層の表面に第１導電型のソース層を形成する工程と、
前記ソース層および前記第２ベース層の表面上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記第２ベース層および前記ソース層の下部の前記第１ベース層内に前記ドレイン層に対向して第２導電型のコラム層を形成する工程と、
前記ドレイン層にドレイン電極を形成する工程と、
前記ソース層および前記第２ベース層にソース電極を形成する工程と、
前記コラム層に対して重粒子照射を行い、トラップレベルを局所的に形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記トラップレベルを局所的に形成する工程は、
前記コラム層の底面を基準とし、前記コラム層の底面からの距離と逆回復時間との関係より第１の位置を決定する工程と、
前記コラム層の底面からの距離とドレイン・ソース間飽和電流との関係より求めた第２の位置を決定する工程と、
前記第１の位置と前記第２の位置との間に減衰ピーク位置が含まれるように重粒子照射を実施する工程と
を有することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記重粒子照射する粒子種は、プロトン、3Ｈｅ++、4Ｈｅ++のいずれかであることを特徴とする請求項６または７に記載の半導体装置の製造方法。
【請求項９】
前記重粒子照射のドーズ量は、５×１０10〜５×１０12個／ｃｍ2であることを特徴とする請求項６〜８のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、スーパージャンクションＭＯＳ（Metal Oxide Semiconductor）構造を備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳ電界効果トランジスタ（ＦＥＴ： Field Effect transistor）をブリッジ回路に構成する場合、３つの損失低減が要求される。【０００３】
第１の損失は、オン損失である。オン損失は、ＭＯＳＦＥＴのチャネル通して電流が流れることに伴う損失であり、ＭＯＳＦＥＴのオン抵抗の低減が要求される。【０００４】
第２の損失は、ターンオンスイッチングに伴うスイッチング損失である。ターンオンスイッチングに伴うスイッチング損失を低減するためには、ＭＯＳＦＥＴのゲート感度を増大させてターンオンスイッチングに必要なゲート電荷量Ｑｇを削減して、ターンオンスイッチング時間を短縮することが要求される。【０００５】
第３の損失は、ターンオフスイッチングに伴うスイッチング損失であり、貫通損失と呼ばれる。貫通損失を低減するためには、ＭＯＳＦＥＴの逆回復時間（Reverse Recovery Time）ｔｒｒを短縮し、ターンオフスイッチング時間を短縮することが要求される。【０００６】
従来例に係る半導体装置として、プレーナ構造のＭＯＳＦＥＴは、図１１に示すように、高抵抗で第１導電型の第１ベース層１２と、第１ベース層１２の裏面に設けられた第１導電型のドレイン層１０と、第１ベース層１２の表面に形成された第２導電型の第２ベース層１６と、第２ベース層１６の表面に形成された第１導電型のソース層１８と、ソース層１８および第２ベース層１６の表面上に配置されたゲート絶縁膜２０と、ゲート絶縁膜２０上に配置されたゲート電極２２と、ゲート電極２２上に配置された層間絶縁膜２４とを備える。ドレイン層１０に設けられたドレイン電極と、ソース層１８および第２ベース層１６上に設けられたソース電極については、図１２では表示を省略している。【０００７】
従来例に係る半導体装置のスイッチング波形例を図１２に示す。【０００８】
スーパージャンクションＭＯＳ構造を備えるＭＯＳＦＥＴは、従来のプレーナ構造のＭＯＳＦＥＴに比べ、スイッチング損失およびオン損失の点では優れた性能を示すが、貫通損失の点で性能が劣っている。【０００９】
すなわち、スーパージャンクションＭＯＳＦＥＴでは、第２ベース層１６およびソース層１８の下部の第１ベース層１２内にドレイン層１０に対向して形成された第２導電型のコラム層を備える。このため、オン抵抗は低減化され、かつゲート感度が増大し、ターンオンスイッチングに必要なゲート電荷量Ｑｇが削減されて、ターンオンスイッチング時間が短縮される。一方、このコラム層を備えるため、ｐｎ接合面積が増大し、逆回復時間ｔｒｒが増大し、ターンオフスイッチング時間を増大する。ここで、ゲート電荷量Ｑｇは、例えば、ゲート・ソース間電圧ＶGSが１０Ｖに到達するのに必要な電荷量と定義される。【００１０】
一般的に、逆回復時間ｔｒｒを短縮するための技術として、重金属の拡散を用いる方法と、電子線を照射する方法がある。これらの方法によれば、逆回復時間ｔｒｒを短縮することはできるが、トラップレベルの形成の制御性が悪いため、ドレイン・ソース間のリーク電流が増大するという問題がある。【００１１】
また、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ:Insulated Gate Bipolar Transistor）において、局所的にライフタイム制御された層を形成する技術は、既に提案されている（例えば、特許文献１参照。）。【００１２】
また、ＩＧＢＴにおいて、アルミニウムで形成されたソース電極を配線として用いると共に、電子線照射のマスクとして用いることによって、所定の領域にのみ電子線を照射する技術についても、既に開示されている（例えば、特許文献２参照。）。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開平１０−２４２１６５号公報（第１図、第３−４頁）
【特許文献２】特開平１０−２７０４５１号公報（第１図、第４頁）
【発明の概要】
【発明が解決しようとする課題】
【００１４】
本発明の目的は、ドレイン・ソース間のリーク電流を増大させずに逆回復時間ｔｒｒを短縮するスーパージャンクションＭＯＳ構造を備える半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
上記目的を達成するための本発明の一態様によれば、高抵抗で第１導電型の第１ベース層と、前記第１ベース層の裏面に設けられた第１導電型のドレイン層と、前記第１ベース層の表面に形成された第２導電型の第２ベース層と、前記第２ベース層の表面に形成された第１導電型のソース層と、前記ソース層および前記第２ベース層の表面上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極と、前記第２ベース層および前記ソース層の下部の前記第１ベース層内に前記ドレイン層に対向して形成された第２導電型のコラム層と、前記ドレイン層に設けられたドレイン電極と、前記ソース層および前記第２ベース層に設けられたソース電極とを備え、前記コラム層に対して重粒子照射を行い、トラップレベルを局所的に形成した半導体装置が提供される。【００１６】
本発明の他の態様によれば、高抵抗で第１導電型の第１ベース層を形成する工程と、前記第１ベース層の裏面に第１導電型のドレイン層を形成する工程と、前記第１ベース層の表面に第２導電型の第２ベース層を形成する工程と、前記第２ベース層の表面に第１導電型のソース層を形成する工程と、前記ソース層および前記第２ベース層の表面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記第２ベース層および前記ソース層の下部の前記第１ベース層内に前記ドレイン層に対向して第２導電型のコラム層を形成する工程と、前記ドレイン層にドレイン電極を形成する工程と、前記ソース層および前記第２ベース層にソース電極を形成する工程と、前記コラム層に対して重粒子照射を行い、トラップレベルを局所的に形成する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【００１７】
本発明によれば、ドレイン・ソース間のリーク電流を増大させずに逆回復時間ｔｒｒを短縮するスーパージャンクションＭＯＳ構造を備える半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施の形態に係る半導体装置の模式的断面構造図。
【図２】本発明の第１の実施の形態に係る半導体装置の模式的鳥瞰図。
【図３】本発明の第１の実施の形態に係る半導体装置の模式的平面パターン構成図。
【図４】本発明の第１の実施の形態に係る半導体装置の別の模式的平面パターン構成図。
【図５】本発明の第１の実施の形態に係る半導体装置の比較例のスイッチング波形例。
【図６】本発明の第１の実施の形態に係る半導体装置に裏面から3Ｈｅ++をイオン照射する場合の照射狙い位置とデバイス構造との関係を説明する模式的断面構造図。
【図７】本発明の第１の実施の形態に係る半導体装置において、ドレイン・ソース間飽和電流ＩDSSとコラム層の底面からの距離との関係を示す図。
【図８】本発明の第１の実施の形態に係る半導体装置において、逆回復時間ｔｒｒとコラム層の底面からの距離との関係を示す図。
【図９】本発明の第１の実施の形態に係る半導体装置において、逆回復時間ｔｒｒおよびドレイン・ソース間飽和電流ＩDSSとコラム層の底面からの距離との関係を示す模式図。
【図１０】本発明の第１の実施の形態に係る半導体装置において、不純物密度Ｎ、抵抗率、およびシート抵抗Ｒとコラム層の底面からの距離との関係を示す図。
【図１１】従来例に係る半導体装置の模式的鳥瞰図。
【図１２】従来例に係る半導体装置のスイッチング波形例。
【発明を実施するための形態】
【００１９】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一  次に、図面を参照して、本発明の実施の形態を説明する。以下において、同じブロックまたは要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００２０】
以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００２１】
[第１の実施の形態]
（素子構造）
本発明の第１の実施の形態に係る半導体装置の模式的断面構造は、図１に示すように表される。また、第１の実施の形態に係る半導体装置の模式的鳥瞰構造は、図２に示すように表される。
【００２２】
第１の実施の形態に係る半導体装置は、図１〜図２に示すように、高抵抗でｎ型不純物をドープされた第１ベース層１２と、第１ベース層１２の裏面に設けられ、ｎ型不純物をドープされたドレイン層１０と、第１ベース層１２の表面に形成され、ｐ型不純物をドープされた第２ベース層１６と、第２ベース層１６の表面に形成され、ｎ型不純物をドープされたソース層１８と、ソース層１８および第２ベース層１６の表面上に配置されたゲート絶縁膜２０と、ゲート絶縁膜２０上に配置されたゲート電極２２と、第２ベース層１６およびソース層１８の下部の第１ベース層１２内にドレイン層１０に対向して形成され、ｐ型不純物をドープされたコラム層１４と、ドレイン層１０に設けられたドレイン電極２８と、ソース層１８および第２ベース層１６に設けられたソース電極２６とを備える。ゲート電極２２上には、層間絶縁膜２４が配置されている。図１に示される破線は、ドレイン・ソース間に導通する電流を表す。
【００２３】
第１の実施の形態に係る半導体装置においては、コラム層１４に対して重粒子照射を行い、トラップレベルを局所的に形成している。
【００２４】
ｎ型不純物としては、例えば、Ｐ、Ａｓ、Ｓｂなどを適用することができ、ｐ型不純物は、例えば、Ｂ、Ａｌ、Ｇａなどを適用することができる。これらの不純物は、拡散技術若しくはイオン注入技術を用いて各層にドーピングすることができる。
【００２５】
ゲート絶縁膜２０としては、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミナ膜、タンタル酸化膜などを適用することができる。
【００２６】
ゲート電極２２としては、例えば、ポリシリコンを適用することができ、ドレイン電極２８とソース電極２６には、例えば、アルミニウムを適用することができる。
【００２７】
層間絶縁膜２４としては、例えば、シリコン酸化膜、シリコン窒化膜、ＴＥＯＳ（テトラエトキシシラン）膜などを適用することができる。
【００２８】
第１の実施の形態に係る半導体装置の模式的平面パターン構成は、図２の例では、矩形パターンを基調として、格子状に配置した例を示す。これに対して、例えば、図３に示すように、矩形パターンを基調として、千鳥格子状に配置しても良く、また、図４に示すように、六角形パターンを基調として、千鳥格子状に配置しても良い。さらに、平面パターン構成は、矩形、六角形に限らず、円形、楕円形、５角形、７角形以上の多角形などを基調とするものであっても良い。図３および図４においては、いずれも第１ベース層１２、コラム層１４、第２ベース層１６、ソース層１８などの半導体層のパターンを模式的に示し、ゲート電極２２、ソース電極２６などは表示を省略している。
【００２９】
第１の実施の形態に係る半導体装置において、重粒子照射によるライフタイム制御を実施しない比較例におけるスイッチング波形例を、図５に示す。図５の結果によれば、逆回復時間ｔｒｒは、１６０ｎｓｅｃであり、図１２に示す従来例の１３０ｎｓｅｃよりも長い。
【００３０】
第１の実施の形態に係る半導体装置に裏面から3Ｈｅ++イオンを照射（ＩＲ：Irradiation）する場合の照射狙い位置とデバイス構造との関係を説明する模式的断面構造は、図６に示すように表される。
【００３１】
図６において、ＷＡは、半導体装置の裏面から測ったドレイン層１０の厚さを示す。また、ＷＢは、半導体装置の裏面から測ったコラム層１４の底面までの距離を示す。図６の例では、ＷＡ＝２０８μｍ、ＷＢ＝２２０μｍである。
【００３２】
また、図６に示すように、コラム層１４の底面を基準とし、ソース電極２６の方向を正方向、ドレイン層１０の方向を負方向として、座標を定義する。照射狙い位置は、半導体装置の裏面から照射する重粒子イオンの飛程の減衰ピーク位置として定義され、上記の座標上で表すことができる。
【００３３】
（実験結果）
第１の実施の形態に係る半導体装置において、ドレイン・ソース間飽和電流ＩDSSと減衰ピーク位置に対応するコラム層１４の底面からの距離との関係は、図７に示すように表される。図７においては、3Ｈｅ++イオンのドーズ量を１×１０12個／ｃｍ2、５×１０12個／ｃｍ2とした場合を示す。
【００３４】
また、第１の実施の形態に係る半導体装置において、逆回復時間ｔｒｒと減衰ピーク位置に対応するコラム層１４の底面からの距離との関係は、図８に示すように表される。図８においても、3Ｈｅ++イオンのドーズ量を１×１０12個／ｃｍ2、５×１０12個／ｃｍ2とした場合を示す。
【００３５】
図７から明らかなように、ドレイン・ソース間飽和電流ＩDSSの値は、減衰ピーク位置に対応するコラム層１４の底面からの距離が増加するにつれて、減少する傾向がある。また、図８から明らかなように、逆回復時間ｔｒｒは、減衰ピーク位置に対応するコラム層１４の底面からの距離が増加するにつれて、増加する傾向がある。
【００３６】
第１の実施の形態に係る半導体装置において、逆回復時間ｔｒｒおよびドレイン・ソース間飽和電流ＩDSSとコラム層１４の底面からの距離との関係を図９に模式的に示す。
【００３７】
第１の実施の形態に係る半導体装置において、コラム層１４の底面を基準とし、コラム層１４の底面からの距離と逆回復時間ｔｒｒとの関係より求めた第１の位置ＰＢと、コラム層１４の底面からの距離とドレイン・ソース間飽和電流ＩDSSとの関係より求めた第２の位置ＰＡとの間に、重粒子照射の減衰ピーク位置が含まれるように、重粒子照射を実施することによって、逆回復時間ｔ0よりも短い逆回復時間ｔｒｒを有し、ドレイン・ソース間飽和電流Ｉ0よりも小さいドレイン・ソース間飽和電流ＩDSSを有する半導体装置を得ることができる。図９において、曲線Ｄは、逆回復時間ｔ0よりも短い逆回復時間ｔｒｒを有し、ドレイン・ソース間飽和電流Ｉ0よりも小さいドレイン・ソース間飽和電流ＩDSSを有する半導体装置を得るための、重粒子照射の減衰ピーク曲線を表す。
【００３８】
ここで、第１の位置ＰＢは、逆回復時間ｔ0に対応する重粒子照射の減衰ピーク位置である。また、第２の位置ＰＡは、ドレイン・ソース間飽和電流Ｉ0に対応する重粒子照射の減衰ピーク位置である。例えば、逆回復時間ｔ0として８０ｎｓｅｃ、ドレイン・ソース間飽和電流Ｉ0として、１μＡとした場合、逆回復時間ｔｒｒ＜ｔ0＝８０ｎｓｅｃでかつ、ドレイン・ソース間飽和電流ＩDSS＜Ｉ0＝１μＡの半導体装置を得ることができる。
【００３９】
ここで、重粒子照射する粒子種は、例えば、プロトン、3Ｈｅ++、4Ｈｅ++のいずれかを採用することができる。重粒子照射する粒子種として、4Ｈｅ++を使用する場合、薄い基板からなるドレイン層１０を採用することが望ましい。
【００４０】
また、重粒子照射のドーズ量は、例えば、５×１０10〜５×１０12個／ｃｍ2の範囲に設定することができる。
【００４１】
第１の実施の形態に係る半導体装置において、不純物密度Ｎ、抵抗率ρ、およびシート抵抗Ｒとコラム層１４の底面からの距離との関係を図１０に示す。重粒子照射の減衰ピーク曲線の傾向に対応して、抵抗率ρ、およびシート抵抗Ｒが増大するピーク特性を示し、不純物密度Ｎは、減少するピーク特性を示している。
【００４２】
（製造方法）
第１の実施の形態に係る半導体装置の製造方法は、図１〜図２に示すように、高抵抗で第１導電型の第１ベース層１２を形成する工程と、第１ベース層１２の裏面に第１導電型のドレイン層１０を形成する工程と、第１ベース層１２の表面に第２導電型の第２ベース層１６を形成する工程と、第２ベース層１６の表面に第１導電型のソース層１８を形成する工程と、ソース層１８および第２ベース層１６の表面上にゲート絶縁膜２０を形成する工程と、ゲート絶縁膜２０上にゲート電極２２を形成する工程と、第２ベース層１６およびソース層１８の下部の第１ベース層１２内にドレイン層１０に対向して第２導電型のコラム層１４を形成する工程と、ドレイン層１０にドレイン電極２８を形成する工程と、
前記ソース層および前記第２ベース層にソース電極を形成する工程と、コラム層１４に対して重粒子照射を行い、トラップレベルを局所的に形成する工程とを有する。
【００４３】
トラップレベルを局所的に形成する工程は、図９に示すように、コラム層１４の底面を基準とし、コラム層１４の底面からの距離と逆回復時間ｔｒｒとの関係より第１の位置ＰＢを決定する工程と、コラム層１４の底面からの距離とドレイン・ソース間飽和電流ＩDSSとの関係より求めた第２の位置ＰＡを決定する工程と、第１の位置ＰＢと第２の位置ＰＡとの間に減衰ピーク位置が含まれるように重粒子照射を実施する工程とを有する。
【００４４】
第１の実施の形態によれば、ドレイン・ソース間飽和電流ＩDSSおよびゲート・ソース間しきい値電圧の劣化を抑制しつつ、内蔵ダイオードの逆回復特性の向上を実現することができる。これによって、スイッチングロスの低減と、ダイオード逆回復損失の低減が可能となった。
【００４５】
第１の実施の形態によれば、ドレイン・ソース間のリーク電流を増大させずに逆回復時間ｔｒｒを短縮するスーパージャンクションＭＯＳ構造を備える半導体装置およびその製造方法を提供することができる。
【００４６】
[その他の実施の形態]
上記のように、本発明は第１の実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【００４７】
このように、本発明はここでは記載していない様々な実施の形態などを含む。
【産業上の利用可能性】
【００４８】
本発明の半導体装置は、高耐圧ＭＯＳＦＥＴを使用するブリッジ回路、ＬＣＤインバータ、モータ、自動車用ＨＩＤ（High Intensity Discharge lamp）ヘッドライト点灯装置などに適用可能である。
【符号の説明】
【００４９】
１０…ドレイン層
１２…第１ベース層
１４…コラム層
１６…第２ベース層
１８…ソース層
２０…ゲート絶縁膜
２２…ゲート電極
２４…層間絶縁膜
２６…ソース電極
２８…ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2010024433.tif 000013
【図１２】
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【国際調査報告】
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2010024433.tif 000016
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