(57)【要約】  本技術は、混色を抑制することができるようにする撮像素子および撮像装置に関する。撮像素子は、入射した光を光電変換する画素を複数有する画素アレイ部を備え、画素は、電圧を印加するための第１の駆動線に接続された、電圧の印加により電界を発生させるための印加電極と、光電変換により発生した信号キャリアを検出するための吸引電極とを有する第１の信号取り出し部と、電圧を印加するための第２の駆動線に接続された印加電極と、吸引電極とを有する第２の信号取り出し部とを有し、所定の画素の第１の信号取り出し部から所定の画素の第２の信号取り出し部までの距離が、所定の画素の第１の信号取り出し部から所定の画素に隣接する他の画素の第２の信号取り出し部までの距離よりも短い。本技術は撮像装置に適用することができる。
2019044569.tif 000002
【特許請求の範囲】
【請求項１】
入射した光を光電変換する画素を複数有する画素アレイ部を備え、
前記画素は、
電圧を印加するための第１の駆動線に接続された、電圧の印加により電界を発生させるための印加電極と、前記光電変換により発生した信号キャリアを検出するための吸引電極とを有する第１の信号取り出し部と、
電圧を印加するための第２の駆動線に接続された前記印加電極と、前記吸引電極とを有する第２の信号取り出し部と
を有し、
所定の前記画素の前記第１の信号取り出し部から前記所定の前記画素の前記第２の信号取り出し部までの距離が、前記所定の前記画素の前記第１の信号取り出し部から前記所定の前記画素に隣接する他の前記画素の前記第２の信号取り出し部までの距離よりも短い
撮像素子。
【請求項２】
前記画素において、前記第１の信号取り出し部と前記第２の信号取り出し部とが第１の方向に並べられて配置されており、
前記所定の前記画素に対して、前記第１の方向における前記所定の前記画素の前記第１の信号取り出し部側に隣接する前記他の前記画素において、前記第１の信号取り出し部が前記第２の信号取り出し部よりも前記所定の前記画素側に位置するように配置されている
請求項１に記載の撮像素子。
【請求項３】
前記第１の信号取り出し部および前記第２の信号取り出し部の配置が前記所定の前記画素と同じである前記画素と、前記第１の信号取り出し部および前記第２の信号取り出し部の配置が前記他の前記画素と同じである前記画素とが前記第１の方向に交互に配置されている
請求項２に記載の撮像素子。
【請求項４】
前記第１の方向と垂直な第２の方向に並ぶ全ての前記画素において、前記第１の信号取り出し部および前記第２の信号取り出し部の配置が同じである
請求項２に記載の撮像素子。
【請求項５】
前記第１の信号取り出し部および前記第２の信号取り出し部が第１の方向に並べられて配置された前記画素と、前記第１の信号取り出し部および前記第２の信号取り出し部が前記第１の方向と垂直な第２の方向に並べられて配置された前記画素とが、前記第１の方向および前記第２の方向に交互に配置されている
請求項１に記載の撮像素子。
【請求項６】
前記第１の信号取り出し部および前記第２の信号取り出し部が第１の対角方向に並べられて配置された前記画素と、前記第１の信号取り出し部および前記第２の信号取り出し部が前記第１の対角方向と垂直な第２の対角方向に並べられて配置された前記画素とが交互に配置されている
請求項１に記載の撮像素子。
【請求項７】
前記所定の前記画素に対して、前記所定の前記画素の前記第１の信号取り出し部側に隣接する前記他の前記画素において、前記第１の信号取り出し部が前記第２の信号取り出し部よりも前記所定の前記画素側に位置するように配置されている
請求項６に記載の撮像素子。
【請求項８】
前記画素には、前記第１の信号取り出し部および前記第２の信号取り出し部を含む３以上の信号取り出し部が設けられている
請求項１に記載の撮像素子。
【請求項９】
入射した光を光電変換する画素を複数有する画素アレイ部を備え、
前記画素は、
電圧を印加するための第１の駆動線に接続された、電圧の印加により電界を発生させるための印加電極と、前記光電変換により発生した信号キャリアを検出するための吸引電極とを有する第１の信号取り出し部と、
電圧を印加するための第２の駆動線に接続された前記印加電極と、前記吸引電極とを有する第２の信号取り出し部と
を有し、
所定の前記画素の前記第１の信号取り出し部から前記所定の前記画素の前記第２の信号取り出し部までの距離が、前記所定の前記画素の前記第１の信号取り出し部から前記所定の前記画素に隣接する他の前記画素の前記第２の信号取り出し部までの距離よりも短い
撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、撮像素子および撮像装置に関し、特に、混色を抑制することができるようにした撮像素子および撮像装置に関する。
【背景技術】
【０００２】
従来、間接ToF（Time of Flight）方式を利用した測距システムが知られている。このような測距システムでは、ある位相でLED（Light Emitting Diode）やレーザを用いて照射されたアクティブ光が対象物にあたって反射した光を受光することで得られる信号電荷を高速に異なる領域に振り分けることのできるセンサが必要不可欠である。【０００３】
そこで、例えばセンサの基板に直接電圧を印加して基板内に電流を発生させることで、基板内の広範囲の領域を高速に変調できるようにした技術が提案されている（例えば、特許文献１参照）。このようなセンサは、CAPD（Current Assisted Photonic Demodulator）センサとも呼ばれている。【０００４】
CAPDセンサには、電圧が印加される印加電極と、電荷を収集するための吸引電極とが設けられ、対となる２つの印加電極の一方に電圧が印加されると、それらの印加電極間に電流が発生し、光電変換により発生した信号電荷が吸引電極へと導かれて収集される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−８６９０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら上述したCAPDセンサでは、光電変換により発生した信号電荷が意図しない吸引電極で収集され、混色が発生してしまうことがあった。このような混色が発生すると、CAPDセンサで得られる、各領域における被写体までの距離を示す画像の解像度が劣化し、測距精度が低下してしまうことになる。【０００７】
本技術は、このような状況に鑑みてなされたものであり、混色を抑制することができるようにするものである。
【課題を解決するための手段】
【０００８】
本技術の第１の側面の撮像素子は、入射した光を光電変換する画素を複数有する画素アレイ部を備え、前記画素は、電圧を印加するための第１の駆動線に接続された、電圧の印加により電界を発生させるための印加電極と、前記光電変換により発生した信号キャリアを検出するための吸引電極とを有する第１の信号取り出し部と、電圧を印加するための第２の駆動線に接続された前記印加電極と、前記吸引電極とを有する第２の信号取り出し部とを有し、所定の前記画素の前記第１の信号取り出し部から前記所定の前記画素の前記第２の信号取り出し部までの距離が、前記所定の前記画素の前記第１の信号取り出し部から前記所定の前記画素に隣接する他の前記画素の前記第２の信号取り出し部までの距離よりも短い。【０００９】
本技術の第１の側面においては、撮像素子に、入射した光を光電変換する画素を複数有する画素アレイ部が設けられ、前記画素には、電圧を印加するための第１の駆動線に接続された、電圧の印加により電界を発生させるための印加電極と、前記光電変換により発生した信号キャリアを検出するための吸引電極とを有する第１の信号取り出し部と、電圧を印加するための第２の駆動線に接続された前記印加電極と、前記吸引電極とを有する第２の信号取り出し部とが設けられ、所定の前記画素の前記第１の信号取り出し部から前記所定の前記画素の前記第２の信号取り出し部までの距離が、前記所定の前記画素の前記第１の信号取り出し部から前記所定の前記画素に隣接する他の前記画素の前記第２の信号取り出し部までの距離よりも短くなるようになされている。【００１０】
本技術の第２の側面の撮像装置は、第１の側面の撮像素子と同様の撮像装置である。
【発明の効果】
【００１１】
本技術の第１の側面および第２の側面によれば、混色を抑制することができる。【００１２】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載された何れかの効果であってもよい。
【図面の簡単な説明】
【００１３】
【図１】固体撮像素子の構成例を示す図である。
【図２】画素の構成例を示す図である。
【図３】画素の信号取り出し部の部分の構成例を示す図である。
【図４】画素内の信号取り出し部の配置について説明する図である。
【図５】信号取り出し部に接続される画素駆動線の配線例を示す図である。
【図６】画素内の信号取り出し部の配置について説明する図である。
【図７】信号取り出し部に接続される画素駆動線の配線例を示す図である。
【図８】信号取り出し部に接続される画素駆動線の配線例を示す図である。
【図９】画素内の信号取り出し部の配置について説明する図である。
【図１０】信号取り出し部に接続される画素駆動線の配線例を示す図である。
【図１１】画素内の信号取り出し部の配置について説明する図である。
【図１２】信号取り出し部に接続される画素駆動線の配線例を示す図である。
【図１３】画素の駆動例について説明する図である。
【図１４】撮像装置の構成例を示す図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照して、本技術を適用した実施の形態について説明する。
【００１５】
〈第１の実施の形態〉
〈固体撮像素子の構成例〉
本技術は、CAPDセンサにおいて、所定画素内の電圧が印加されていない印加電極が設けられた信号取り出し部と、その所定画素に隣接する画素内の正の電圧が印加されている印加電極が設けられた信号取り出し部とが離れた状態で配置されるようにすることで、隣接画素間での混色の発生を抑制することができるようにするものである。
【００１６】
本技術は、例えば間接ToF方式により測距を行う測距システムを構成する固体撮像素子や、そのような固体撮像素子を有する撮像装置などに適用することが可能である。
【００１７】
例えば測距システムは、車両に搭載され、車外にある対象物までの距離を測定する車載用のシステムや、ユーザの手等の対象物までの距離を測定し、その測定結果に基づいてユーザのジェスチャを認識するジェスチャ認識用のシステムなどに適用することができる。この場合、ジェスチャ認識の結果は、例えばカーナビゲーションシステムの操作等に用いることができる。
【００１８】
図１は、本技術を適用した固体撮像素子の一実施の形態の構成例を示す図である。
【００１９】
図１に示す固体撮像素子１１は、裏面照射型のCAPDセンサであり、測距機能を有する撮像装置に設けられている。
【００２０】
固体撮像素子１１は、図示せぬ半導体基板上に形成された画素アレイ部２１と、画素アレイ部２１と同じ半導体基板上に集積された周辺回路部とを有する構成となっている。周辺回路部は、例えば画素駆動部２２、カラム処理部２３、水平駆動部２４、およびシステム制御部２５から構成されている。
【００２１】
固体撮像素子１１には、さらに信号処理部２６およびデータ格納部２７も設けられている。なお、信号処理部２６およびデータ格納部２７は、固体撮像素子１１と同じ基板上に搭載してもよいし、撮像装置における固体撮像素子１１とは別の基板上に配置するようにしてもよい。
【００２２】
画素アレイ部２１は、受光した光量に応じた電荷を生成し、その電荷に応じた信号を出力する単位画素（以下、単に画素とも称する）が行方向および列方向に、つまり行列状に２次元配置された構成となっている。すなわち、画素アレイ部２１は、入射した光を光電変換し、その結果得られた電荷に応じた信号を出力する画素を複数有している。
【００２３】
ここで、行方向とは画素行の画素の配列方向、すなわち水平方向をいい、列方向とは画素列の画素の配列方向、すなわち垂直方向をいう。行方向は図中、横方向であり、列方向は図中、縦方向である。
【００２４】
画素アレイ部２１において、行列状の画素配列に対して、画素列ごとに画素駆動線２８や垂直信号線２９が列方向に沿って配線されている。
【００２５】
例えば画素駆動線２８は、画素から信号を読み出す際の駆動を行うための駆動信号等を伝送する。なお、図１では画素駆動線２８について１本の配線として示しているが、実際には１つの画素に対して複数の画素駆動線が接続されている。画素駆動線２８の一端は、画素駆動部２２の各列に対応した出力端に接続されている。また、各画素列には２つの垂直信号線２９が接続されている。
【００２６】
画素駆動部２２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部２１の各画素を全画素同時あるいは列単位で駆動する。すなわち、画素駆動部２２は、画素駆動部２２を制御するシステム制御部２５とともに、画素アレイ部２１の各画素の動作を制御する駆動部を構成している。なお、画素駆動部２２とは別に、画素アレイ部２１の画素を行単位で駆動する垂直駆動部も設けられるようにしてもよい。
【００２７】
画素駆動部２２による駆動制御に応じて画素列の各画素から出力される信号は、垂直信号線２９を通してカラム処理部２３に入力される。カラム処理部２３は、各画素から垂直信号線２９を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
【００２８】
具体的には、カラム処理部２３は、信号処理としてノイズ除去処理やAD（Analog to Digital）変換処理などを行う。
【００２９】
水平駆動部２４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部２３の画素列に対応する単位回路を順番に選択する。この水平駆動部２４による選択走査により、カラム処理部２３において単位回路ごとに信号処理された画素信号が順番に出力される。
【００３０】
システム制御部２５は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、そのタイミングジェネレータで生成された各種のタイミング信号を基に画素駆動部２２、カラム処理部２３、および水平駆動部２４などの駆動制御を行う。
【００３１】
信号処理部２６は、少なくとも演算処理機能を有し、カラム処理部２３から出力される画素信号に基づいて演算処理等の種々の信号処理を行う。データ格納部２７は、信号処理部２６での信号処理にあたって、その処理に必要なデータを一時的に格納する。
【００３２】
〈画素の構成例〉
次に、画素アレイ部２１に設けられた画素の構成例について説明する。画素アレイ部２１に設けられた画素は、例えば図２に示すように構成される。
【００３３】
図２は画素アレイ部２１に設けられた１つの画素５１の断面を示しており、この画素５１は外部から入射した光、特に赤外光を受光して光電変換し、その結果得られた電荷に応じた信号を出力する。
【００３４】
画素５１は、例えばシリコン基板、すなわちＰ型半導体領域からなるＰ型半導体基板である基板６１と、その基板６１上に形成されたオンチップレンズ６２とを有している。
【００３５】
例えば基板６１は図中、縦方向の厚さ、つまり基板６１の面と垂直な方向の厚さが20μｍ以下となるようになされている。なお、基板６１の厚さは20μｍ以上であっても勿論よく、その厚さは固体撮像素子１１の目標とする特性等に応じて定められればよい。
【００３６】
基板６１の図中、上側の表面、つまり基板６１における外部からの光が入射する側の面（以下、入射面とも称する）上には、外部から入射した光を集光して基板６１内に入射させるオンチップレンズ６２が形成されている。
【００３７】
さらに画素５１では、基板６１の入射面上における画素５１の端部分には、隣接する画素間での混色を防止するための画素間遮光部６３−１および画素間遮光部６３−２が形成されている。
【００３８】
この例では、外部からの光はオンチップレンズ６２を介して基板６１内に入射するが、外部から入射した光がオンチップレンズ６２や基板６１の一部を通り、基板６１における画素５１に隣接して設けられた他の画素の領域に入射しないようになされている。すなわち、外部からオンチップレンズ６２に入射し、画素５１と隣接する他の画素内へと向かう光が、画素間遮光部６３−１や画素間遮光部６３−２で遮光されて、隣接する他の画素内へと入射しないようになされている。以下、画素間遮光部６３−１および画素間遮光部６３−２を特に区別する必要のない場合、単に画素間遮光部６３とも称する。
【００３９】
固体撮像素子１１は裏面照射型のCAPDセンサであるため、基板６１の入射面が、いわゆる裏面となり、この裏面上には配線等からなる配線層は形成されていない。また、基板６１における入射面とは反対側の面の部分には、画素５１内に形成されたトランジスタ等を駆動するための配線や、画素５１から信号を読み出すための配線などが形成された配線層が積層により形成されている。
【００４０】
基板６１内における入射面とは反対の面側、すなわち図中、下側の面の内側の部分には、酸化膜６４と、Tap（タップ）と呼ばれる信号取り出し部６５−１および信号取り出し部６５−２とが形成されている。
【００４１】
この例では、基板６１の入射面とは反対側の面近傍における画素５１の中心部分に酸化膜６４が形成されており、その酸化膜６４の両端にそれぞれ信号取り出し部６５−１および信号取り出し部６５−２が形成されている。
【００４２】
ここで、信号取り出し部６５−１は、Ｎ型半導体領域であるN＋半導体領域７１−１およびN−半導体領域７２−１と、Ｐ型半導体領域であるP＋半導体領域７３−１およびP−半導体領域７４−１とを有している。
【００４３】
すなわち、基板６１の入射面とは反対側の面の表面内側部分における、酸化膜６４の図中、右側に隣接する位置にN＋半導体領域７１−１が形成されている。また、N＋半導体領域７１−１の図中、上側に、そのN＋半導体領域７１−１を覆うように（囲むように）N−半導体領域７２−１が形成されている。
【００４４】
さらに、基板６１の入射面とは反対側の面の表面内側部分における、N＋半導体領域７１−１の図中、右側に隣接する位置にP＋半導体領域７３−１が形成されている。また、P＋半導体領域７３−１の図中、上側に、そのP＋半導体領域７３−１を覆うように（囲むように）P−半導体領域７４−１が形成されている。
【００４５】
なお、ここでは図示はされていないが、より詳細には基板６１を基板６１の面と垂直な方向から見たときに、P＋半導体領域７３−１およびP−半導体領域７４−１を中心として、それらのP＋半導体領域７３−１およびP−半導体領域７４−１の周囲を囲むように、N＋半導体領域７１−１およびN−半導体領域７２−１が形成されている。
【００４６】
同様に信号取り出し部６５−２は、Ｎ型半導体領域であるN＋半導体領域７１−２およびN−半導体領域７２−２と、Ｐ型半導体領域であるP＋半導体領域７３−２およびP−半導体領域７４−２とを有している。
【００４７】
すなわち、基板６１の入射面とは反対側の面の表面内側部分における、酸化膜６４の図中、左側に隣接する位置にN＋半導体領域７１−２が形成されている。また、N＋半導体領域７１−２の図中、上側に、そのN＋半導体領域７１−２を覆うように（囲むように）N−半導体領域７２−２が形成されている。
【００４８】
さらに、基板６１の入射面とは反対側の面の表面内側部分における、N＋半導体領域７１−２の図中、左側に隣接する位置にP＋半導体領域７３−２が形成されている。また、P＋半導体領域７３−２の図中、上側に、そのP＋半導体領域７３−２を覆うように（囲むように）P−半導体領域７４−２が形成されている。
【００４９】
なお、ここでは図示はされていないが、より詳細には基板６１を基板６１の面と垂直な方向から見たときに、P＋半導体領域７３−２およびP−半導体領域７４−２を中心として、それらのP＋半導体領域７３−２およびP−半導体領域７４−２の周囲を囲むように、N＋半導体領域７１−２およびN−半導体領域７２−２が形成されている。
【００５０】
以下、信号取り出し部６５−１および信号取り出し部６５−２を特に区別する必要のない場合、単に信号取り出し部６５とも称することとする。
【００５１】
また、以下、N＋半導体領域７１−１およびN＋半導体領域７１−２を特に区別する必要のない場合、単にN＋半導体領域７１とも称し、N−半導体領域７２−１およびN−半導体領域７２−２を特に区別する必要のない場合、単にN−半導体領域７２とも称することとする。
【００５２】
さらに、以下、P＋半導体領域７３−１およびP＋半導体領域７３−２を特に区別する必要のない場合、単にP＋半導体領域７３とも称し、P−半導体領域７４−１およびP−半導体領域７４−２を特に区別する必要のない場合、単にP−半導体領域７４とも称することとする。
【００５３】
また、基板６１では、N＋半導体領域７１−１とP＋半導体領域７３−１との間には、それらの領域を分離するための分離部７５−１が酸化膜等により形成されている。同様にN＋半導体領域７１−２とP＋半導体領域７３−２との間にも、それらの領域を分離するための分離部７５−２が酸化膜等により形成されている。以下、分離部７５−１および分離部７５−２を特に区別する必要のない場合、単に分離部７５とも称することとする。
【００５４】
基板６１に設けられたN＋半導体領域７１は、外部から画素５１に入射してきた光の光量、すなわち基板６１による光電変換により発生した信号キャリアの量を検出するための検出部として機能する吸引電極である。換言すれば、N＋半導体領域７１は、基板６１による光電変換により発生した電荷（電子）を収集する吸引電極である。
【００５５】
また、P＋半導体領域７３は、多数キャリア電流を基板６１に注入するための、すなわち基板６１に直接電圧を印加して基板６１内に電界を発生させるための注入接触部として機能する印加電極である。
【００５６】
画素５１では、N＋半導体領域７１−１には、直接、図示せぬ浮遊拡散領域であるFD（Floating Diffusion）部（以下、特にFD部Ａとも称する）が接続されており、さらにそのFD部Ａは、図示せぬ増幅トランジスタ等を介して垂直信号線２９に接続されている。
【００５７】
同様に、N＋半導体領域７１−２には、直接、FD部Ａとは異なる他のFD部（以下、特にFD部Ｂとも称する）が接続されており、さらにそのFD部Ｂは、図示せぬ増幅トランジスタ等を介して垂直信号線２９に接続されている。ここで、FD部ＡとFD部Ｂとは互いに異なる垂直信号線２９に接続されている。
【００５８】
例えば間接ToF方式により対象物までの距離を測定しようとする場合、固体撮像素子１１が設けられた撮像装置から対象物に向けて赤外光が射出される。そして、その赤外光が対象物で反射されて反射光として撮像装置に戻ってくると、固体撮像素子１１の基板６１は入射してきた反射光（赤外光）を受光して光電変換する。
【００５９】
このとき、画素駆動部２２は画素５１を駆動させ、光電変換により得られた電荷に応じた信号をFD部ＡとFD部Ｂとに振り分ける。
【００６０】
例えばあるタイミングでは、画素駆動部２２は画素駆動線２８やコンタクト等を介して２つのP＋半導体領域７３に電圧を印加する。
【００６１】
具体的には、例えば画素駆動部２２は、画素駆動線２８を介してP＋半導体領域７３−１に0Vよりも大きい正の電圧を印加し、P＋半導体領域７３−２には画素駆動線２８を介して0Vの電圧を印加する。換言すれば、P＋半導体領域７３−１には正の電圧が印加され、P＋半導体領域７３−２には実質的には電圧は印加されない。
【００６２】
このようにP＋半導体領域７３に電圧を印加すると、基板６１における２つのP＋半導体領域７３の間に電界が発生し、P＋半導体領域７３−１からP＋半導体領域７３−２へと電流が流れる。この場合、基板６１内の正孔（ホール）はP＋半導体領域７３−２の方向へと移動することになり、電子はP＋半導体領域７３−１の方向へと移動することになる。
【００６３】
したがって、このような状態でオンチップレンズ６２を介して外部からの赤外光（反射光）が基板６１内に入射し、その赤外光が基板６１内で光電変換されて電子と正孔のペアに変換されると、得られた電子はP＋半導体領域７３間の電界によりP＋半導体領域７３−１の方向へと導かれ、N＋半導体領域７１−１内へと移動する。
【００６４】
この場合、光電変換で発生した電子が、画素５１に入射した赤外光の量、すなわち赤外光の受光量に応じた信号を検出するための信号キャリアとして用いられることになる。
【００６５】
これにより、N＋半導体領域７１−１には、N＋半導体領域７１−１内へと移動してきた電子に応じた電荷が蓄積されることになり、この電荷がFD部Ａや増幅トランジスタ、垂直信号線２９等を介してカラム処理部２３で検出される。
【００６６】
すなわち、N＋半導体領域７１−１の蓄積電荷が、そのN＋半導体領域７１−１に直接接続されたFD部Ａに転送され、FD部Ａに転送された電荷に応じた信号が増幅トランジスタや垂直信号線２９を介してカラム処理部２３により読み出される。そして、読み出された信号に対して、カラム処理部２３においてAD変換処理等の処理が施され、その結果得られた画素信号が信号処理部２６へと供給される。
【００６７】
この画素信号は、N＋半導体領域７１−１により検出された電子に応じた電荷量、すなわちFD部Ａに蓄積された電荷の量を示す信号となる。換言すれば、画素信号は画素５１で受光された赤外光の光量を示す信号であるともいうことができる。
【００６８】
また、次のタイミングでは、これまで基板６１内で生じていた電界と反対方向の電界が発生するように、画素駆動部２２により画素駆動線２８やコンタクト等を介して２つのP＋半導体領域７３に電圧が印加される。具体的には、例えばP＋半導体領域７３−２に正の電圧が印加され、P＋半導体領域７３−１には0Vの電圧が印加される。
【００６９】
これにより、基板６１における２つのP＋半導体領域７３の間で電界が発生し、P＋半導体領域７３−２からP＋半導体領域７３−１へと電流が流れる。
【００７０】
このような状態でオンチップレンズ６２を介して外部からの赤外光（反射光）が基板６１内に入射し、その赤外光が基板６１内で光電変換されて電子と正孔のペアに変換されると、得られた電子はP＋半導体領域７３間の電界によりP＋半導体領域７３−２の方向へと導かれ、N＋半導体領域７１−２内へと移動する。
【００７１】
これにより、N＋半導体領域７１−２には、N＋半導体領域７１−２内へと移動してきた電子に応じた電荷が蓄積されることになり、この電荷がFD部Ｂや増幅トランジスタ、垂直信号線２９等を介してカラム処理部２３で検出される。
【００７２】
すなわち、N＋半導体領域７１−２の蓄積電荷が、そのN＋半導体領域７１−２に直接接続されたFD部Ｂに転送され、FD部Ｂに転送された電荷に応じた信号が増幅トランジスタや垂直信号線２９を介してカラム処理部２３により読み出される。そして、読み出された信号に対して、カラム処理部２３においてAD変換処理等の処理が施され、その結果得られた画素信号が信号処理部２６へと供給される。
【００７３】
このようにして、同じ画素５１において互いに異なる期間の光電変換で得られた画素信号が得られると、信号処理部２６は、それらの画素信号に基づいて対象物までの距離を示す距離情報を算出し、後段へと出力する。
【００７４】
特に信号処理部２６では、画素アレイ部２１の画素について得られた距離情報を、その画素に対応する画像上の画素の画素値とすれば、固体撮像素子１１の観察視野の各領域にある被写体までの距離を示す画像（以下、距離画像とも称する）が得られることになる。このようにして得られる距離画像はデプスマップとも呼ばれている。
【００７５】
以上のように互いに異なるN＋半導体領域７１へと信号キャリアを振り分けて、それらの信号キャリアに応じた信号に基づいて距離情報を算出する方法は、間接ToF方式と呼ばれている。
【００７６】
また、画素５１における信号取り出し部６５の部分を図２中、上から下方向、つまり基板６１の面と垂直な方向に見ると、例えば図３に示すようにP＋半導体領域７３の周囲がN＋半導体領域７１により囲まれるような構造となっている。なお、図３において、図２における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【００７７】
図３に示す例では、画素５１の中央部分には図示せぬ酸化膜６４が形成されており、画素５１の中央からやや端側の部分に信号取り出し部６５が形成されている。特に、ここでは画素５１内には２つの信号取り出し部６５が形成されている。
【００７８】
そして、各信号取り出し部６５では、その中心位置に矩形状にP＋半導体領域７３が形成されており、そのP＋半導体領域７３を中心として、P＋半導体領域７３の周囲が矩形状、より詳細には矩形枠形状のN＋半導体領域７１により囲まれている。すなわち、N＋半導体領域７１は、P＋半導体領域７３の周囲を囲むように形成されている。
【００７９】
また、画素５１では、画素５１の中心部分、すなわち矢印Ａ１１に示す部分に外部から入射してくる赤外光が集光されるようにオンチップレンズ６２が形成されている。換言すれば、外部からオンチップレンズ６２に入射した赤外光は、オンチップレンズ６２により矢印Ａ１１に示す位置、つまり図２における酸化膜６４の図２中、上側の位置に集光される。
【００８０】
したがって、赤外光は信号取り出し部６５−１と信号取り出し部６５−２との間の位置に集光されることになる。これにより、赤外光が画素５１に隣接する画素へと入射して混色が発生してしまうことを抑制するとともに、信号取り出し部６５に直接、赤外光が入射してしまうことも抑制することができる。
【００８１】
なお、以下では、光電変換で得られた電荷（電子）に応じた信号の読み出しが行われる方の信号取り出し部６５（タップ）、つまり光電変換で得られた電荷が検出されるべき信号取り出し部６５をアクティブタップ（active tap）とも称することとする。
【００８２】
逆に、光電変換で得られた電荷に応じた信号の読み出しが行われない方の信号取り出し部６５（タップ）、つまりアクティブタップではない方の信号取り出し部６５をイナクティブタップ（inactive tap）とも称することとする。
【００８３】
上述の例では、P＋半導体領域７３に正の電圧が印加される方の信号取り出し部６５がアクティブタップであり、P＋半導体領域７３に0Vの電圧が印加される方の信号取り出し部６５がイナクティブタップである。
【００８４】
また、図３に示した例では、P＋半導体領域７３とN＋半導体領域７１からなる信号取り出し部６５が矩形の形状である例について説明したが、その他、円形状など、信号取り出し部６５はどのような形状とされてもよい。
【００８５】
〈画素の駆動について〉
ところで、画素アレイ部２１の各画素には２つの信号取り出し部が設けられているが、画素アレイ部２１の駆動時には、例えば図４に示すように互いに隣接する画素において、アクティブタップ同士またはイナクティブタップ同士が隣接するようにされる。なお、図４において図１における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【００８６】
図４では、互いに隣接して並べられた各四角形は画素アレイ部２１に設けられた各画素、つまり図２に示した画素５１に対応し、それらの画素内の各四角形は信号取り出し部６５に対応する。
【００８７】
特に、各画素内においてハッチ（斜線）が施された四角形は、所定タイミングにおいてアクティブタップとなっている信号取り出し部を表しており、ハッチが施されていない四角形は、所定タイミングにおいてイナクティブタップとなっている信号取り出し部を表している。
【００８８】
具体的には、例えば画素１０１乃至画素１０３のそれぞれは、図２に示した画素５１に対応し、それらの画素１０１乃至画素１０３は、画素５１と同様の構成となっている。
【００８９】
特に、画素１０１には、信号取り出し部１１１および信号取り出し部１１２が設けられており、これらの信号取り出し部１１１および信号取り出し部１１２は、画素５１の信号取り出し部６５に対応する。
【００９０】
同様に、画素１０２には、信号取り出し部１１３および信号取り出し部１１４が設けられており、これらの信号取り出し部１１３および信号取り出し部１１４は、画素５１の信号取り出し部６５に対応する。
【００９１】
また、画素１０３には、信号取り出し部１１５および信号取り出し部１１６が設けられており、これらの信号取り出し部１１５および信号取り出し部１１６は、画素５１の信号取り出し部６５に対応する。
【００９２】
このように、画素アレイ部２１では、各信号取り出し部が画素列の方向（列方向）、すなわち図中、縦方向に並べられて配置されている。
【００９３】
特に、ここでは各信号取り出し部は、図中、縦方向に等間隔に配置されている。
【００９４】
例えば、図中、縦方向に互いに隣接して並ぶ信号取り出し部１１１と信号取り出し部１１２との間の距離Ｌ１１が５μｍであるとすると、図中、縦方向に互いに隣接して並ぶ信号取り出し部１１２と信号取り出し部１１３との間の距離も５μｍとなる。
【００９５】
また、図中、縦方向に互いに隣接して並ぶ信号取り出し部１１３と信号取り出し部１１４との間の距離も５μｍとなるので、信号取り出し部１１２と信号取り出し部１１４との間の距離Ｌ１２は１０μｍとなる。
【００９６】
さらに、各信号取り出し部は、図中、横方向にも等間隔に配置されている。ここでは、例えば図中、横方向に互いに隣接して並ぶ信号取り出し部１１１と信号取り出し部１１５との間の距離や、信号取り出し部１１２と信号取り出し部１１６との間の距離は、何れも１０μｍとなる。
【００９７】
一般的な画素駆動として、例えばあるタイミングにおいて、各画素内の同じ位置関係にある信号取り出し部をアクティブタップとする方法が考えられる。
【００９８】
例えば図４に示す例では、あるタイミングにおいて信号取り出し部１１１や、信号取り出し部１１３、信号取り出し部１１５をアクティブタップとし、信号取り出し部１１２や、信号取り出し部１１４、信号取り出し部１１６をイナクティブタップとする方法である。
【００９９】
しかし、この場合、隣接する画素同士で電位差が発生するので、信号の混入（混色）が発生し、その結果、距離画像の解像度が低下してしまうことになる。
【０１００】
具体的には、例えば画素１０１に注目すると、上述の例では信号取り出し部１１１がアクティブタップとなっており、信号取り出し部１１２がイナクティブタップとなっているため、それらの信号取り出し部１１１と信号取り出し部１１２の間で電位差が生じる。
【０１０１】
したがって、信号取り出し部１１１から信号取り出し部１１２へと電流が流れ、信号取り出し部１１２近傍において光電変換により生じた電子は、信号取り出し部１１１へと導かれ、信号取り出し部１１１ではその電子に応じた電荷が蓄積される。
【０１０２】
ところが、イナクティブタップである信号取り出し部１１２の近傍には、アクティブタップとして、信号取り出し部１１１だけでなく、画素１０１に隣接する画素１０２に設けられた信号取り出し部１１３も存在する。特に、ここでは、信号取り出し部１１２から信号取り出し部１１１までの距離と、信号取り出し部１１２から信号取り出し部１１３までの距離は同じ距離となっている。
【０１０３】
このように、信号取り出し部１１２の近傍に信号取り出し部１１３があると、それらの信号取り出し部１１２と信号取り出し部１１３の間にも電位差が生じる。すると、信号取り出し部１１３から信号取り出し部１１２にも電流が流れ、信号取り出し部１１２近傍において光電変換により生じた電子のうちのいくつかは、信号取り出し部１１３へと導かれてしまう。
【０１０４】
本来、画素１０１内で光電変換により生じた電子は、その画素１０１内の信号取り出し部１１１で収集されるべきであるが、この例では、画素１０１内で生じた電子の一部が隣接する画素１０２の信号取り出し部１１３で収集されてしまい、混色が発生する。
【０１０５】
特に、この例では、図中、縦方向に隣接する画素間ではおよそ２割程度の混色量となることが見込まれ、このような混色の発生により、距離画像の縦方向のみ解像度が劣化してしまうことになる。
【０１０６】
なお、このとき、画素１０１に対して図中、右方向に隣接する画素１０３では、画素１０１の信号取り出し部１１２に隣接する信号取り出し部１１６は、信号取り出し部１１２と同じイナクティブタップである。そのため、信号取り出し部１１２と信号取り出し部１１６とは同電位であるので、左右に隣接する画素間での混色は殆ど発生しない。
【０１０７】
これに対して、本技術では、画素アレイ部２１の各画素の駆動時には、各画素のイナクティブタップと、それらの画素に隣接する画素のアクティブタップとが離れた状態で配置されるようになされており、これにより混色の発生が抑制されている。
【０１０８】
すなわち、ある注目する画素を注目画素と呼ぶこととし、その注目画素に対して、注目画素内の２つの信号取り出し部が並ぶ方向に隣接する画素を隣接画素と称することとする。
【０１０９】
このとき、あるタイミングでは注目画素における隣接画素側の信号取り出し部がイナクティブタップとされているものとすると、隣接画素では、２つの信号取り出し部のうち、注目画素側にある信号取り出し部がイナクティブタップとなるようにされる。
【０１１０】
つまり、互いに隣接する、注目画素の隣接画素側の信号取り出し部と、隣接画素の注目画素側の信号取り出し部とが常に同電位となるように（同じ電圧が印加されるように）画素駆動が行われる。この場合、後述するように同電位とされる２つの信号取り出し部が、印加電極に電圧を印加するための同じ画素駆動線に接続されるようにすればよい。
【０１１１】
具体的には図４に示す例では、あるタイミングでは、例えば画素１０１の信号取り出し部１１１、画素１０２の信号取り出し部１１４、および画素１０３の信号取り出し部１１５がアクティブタップとされている。また、例えば画素１０１の信号取り出し部１１２、画素１０２の信号取り出し部１１３、および画素１０３の信号取り出し部１１６がイナクティブタップとされている。
【０１１２】
これに対して、その次のタイミングでは、例えば画素１０１の信号取り出し部１１１、画素１０２の信号取り出し部１１４、および画素１０３の信号取り出し部１１５がイナクティブタップとされる。また、例えば画素１０１の信号取り出し部１１２、画素１０２の信号取り出し部１１３、および画素１０３の信号取り出し部１１６がアクティブタップとされる。
【０１１３】
この場合、例えば画素１０１において信号取り出し部１１２がイナクティブタップとされているときには、画素１０１に対して信号取り出し部１１２側に隣接している画素１０２では、画素１０１側にある信号取り出し部１１３がイナクティブタップとされる。
【０１１４】
したがって、画素１０１内のイナクティブタップである信号取り出し部１１２から、画素１０１内のアクティブタップである信号取り出し部１１１までの距離はＬ１１となる。これに対して、画素１０１内のイナクティブタップである信号取り出し部１１２から、画素１０２内のアクティブタップである信号取り出し部１１４までの距離はＬ１２となる。
【０１１５】
そして、これらの距離Ｌ１１と距離Ｌ１２との間には、Ｌ１１＜Ｌ１２の関係が成立する。つまり、距離Ｌ１１は距離Ｌ１２よりも短いので、信号取り出し部１１２から見て、信号取り出し部１１４は、信号取り出し部１１１よりも、より遠い位置に配置されていることになる。
【０１１６】
この場合、上述した一般的な画素駆動例と同様に、画素１０１内では、信号取り出し部１１１と信号取り出し部１１２の間で電位差が生じ、信号取り出し部１１１から信号取り出し部１１２へと電流が流れる。そのため、信号取り出し部１１２近傍において光電変換により生じた電子は、信号取り出し部１１１へと導かれ、信号取り出し部１１１ではその電子に応じた電荷が蓄積される。
【０１１７】
また、画素１０１に対して信号取り出し部１１２がある側に隣接する画素１０２では、画素１０１側にある信号取り出し部１１３は、信号取り出し部１１２と同電位となっている。つまり、信号取り出し部１１３は、信号取り出し部１１２と同じくイナクティブタップとなっている。そのため、信号取り出し部１１３と信号取り出し部１１２の間には電流は流れない。
【０１１８】
画素１０２内のアクティブタップとされた信号取り出し部１１４は、信号取り出し部１１２から十分離れているため、信号取り出し部１１２近傍において光電変換により生じた電子の一部が信号取り出し部１１４へと導かれてしまうことは殆どない。
【０１１９】
したがって、本技術による画素駆動方法によれば、画素１０１と画素１０２との間での混色の発生を抑制することができることが分かる。
【０１２０】
また、画素１０１と、画素１０１に対して各画素内の信号取り出し部が並ぶ方向とは垂直な方向に隣接する画素１０３との間でも、画素１０１内のイナクティブタップである信号取り出し部１１２と、画素１０３内のアクティブタップである信号取り出し部１１５とは十分に離れて配置されている。
【０１２１】
つまり、信号取り出し部１１２から信号取り出し部１１５までの距離をＬ１３とすると、Ｌ１１＜Ｌ１３の関係が成立する。つまり、距離Ｌ１１は距離Ｌ１３よりも短い。しかも、画素１０１内の信号取り出し部１１２と隣接する、画素１０３の信号取り出し部１１６は、信号取り出し部１１２と同電位である。これらのことから、画素１０１と画素１０３との間でも殆ど混色が発生することはない。
【０１２２】
以上のように、画素１０１に注目したときに、画素１０１内のイナクティブタップである信号取り出し部１１２、画素１０１内のアクティブタップである信号取り出し部１１１、および画素１０２のアクティブタップである信号取り出し部１１４について、Ｌ１１＜Ｌ１２の関係が成立するようにすることで、混色の発生を抑制することができる。
【０１２３】
換言すれば、画素アレイ部２１の各画素について、互いに隣接する画素内の互いに隣接する信号取り出し部が常に同電位となるように画素駆動を行うことで、混色の発生を抑制することができる。これにより、距離画像の解像度の劣化を抑制し、より高精度に測距を行うことができる。
【０１２４】
〈画素配線について〉
また、図４を参照して説明したように各画素を駆動させるには、信号取り出し部の印加電極（注入接触部）に対して、図１に示した画素駆動線２８に対応する画素駆動線を、例えば図５に示すように接続すればよい。なお、図５において図４における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０１２５】
図５に示す例では、画素アレイ部２１における、互いに隣接する画素列の間に、画素列に沿って画素駆動線１４１−１、画素駆動線１４２−１、画素駆動線１４１−２、および画素駆動線１４２−２が配線されている。
【０１２６】
これらの画素駆動線１４１−１、画素駆動線１４２−１、画素駆動線１４１−２、および画素駆動線１４２−２は、図１に示した画素駆動線２８に対応する。
【０１２７】
例えば画素駆動線１４１−１は、画素１０１や画素１０２を含む画素列の図中、左側に配線されている。この画素駆動線１４１−１は、画素１０１や画素１０２を含む画素列の各画素における、イナクティブタップやアクティブタップとされるタイミングが同じである信号取り出し部の印加電極（注入接触部）に接続されている。
【０１２８】
具体的には、例えば画素駆動線１４１−１には、画素１０１内の信号取り出し部１１２に設けられた、印加電極である図２のP＋半導体領域７３に対応するP＋半導体領域が接続されている。同様に、画素駆動線１４１−１には、画素１０２内の信号取り出し部１１３に設けられた、印加電極である図２のP＋半導体領域７３に対応するP＋半導体領域が接続されている。
【０１２９】
また、例えば画素駆動線１４２−１は、画素１０１や画素１０２を含む画素列と、画素１０３を含む画素列との間に配線されている。この画素駆動線１４２−１は、画素１０１や画素１０２を含む画素列の各画素と、画素１０３を含む画素列の各画素とにおける、イナクティブタップやアクティブタップとされるタイミングが同じである信号取り出し部の印加電極（注入接触部）に接続されている。
【０１３０】
具体的には、例えば画素駆動線１４２−１には、画素１０１内の信号取り出し部１１１に設けられた、印加電極である図２のP＋半導体領域７３に対応するP＋半導体領域が接続されている。
【０１３１】
同様に、画素駆動線１４２−１には、画素１０２内の信号取り出し部１１４に設けられた、印加電極である図２のP＋半導体領域７３に対応するP＋半導体領域が接続されている。さらに、画素駆動線１４２−１には、画素１０３内の信号取り出し部１１５に設けられた、印加電極である図２のP＋半導体領域７３に対応するP＋半導体領域が接続されている。
【０１３２】
画素駆動線１４１−２は、画素１０３を含む画素列と、画素１０３を含む画素列の図中、右側に設けられた画素列との間に配線されている。この画素駆動線１４１−２は、画素１０３を含む画素列の各画素と、画素１０３を含む画素列の図中、右側に設けられた画素列の各画素とにおける、同じタイミングでイナクティブタップまたはアクティブタップとされる信号取り出し部の印加電極（注入接触部）に接続されている。
【０１３３】
具体的には、例えば画素駆動線１４１−２には、画素１０３内の信号取り出し部１１６に設けられた、印加電極である図２のP＋半導体領域７３に対応するP＋半導体領域が接続されている。
【０１３４】
さらに、画素駆動線１４２−２は、画素１０３を含む画素列の図中、右側に設けられた画素列と、その画素列の図中、右側に設けられた画素列との間に配線されている。この画素駆動線１４２−２は、画素１０３を含む画素列の図中、右側に設けられた画素列の各画素と、その画素列の図中、右側に設けられた画素列の各画素とにおける、イナクティブタップやアクティブタップとされるタイミングが同じである信号取り出し部の印加電極（注入接触部）に接続されている。
【０１３５】
なお、以下、画素駆動線１４１−１および画素駆動線１４１−２を特に区別する必要のない場合、単に画素駆動線１４１とも称する。また、以下、画素駆動線１４２−１および画素駆動線１４２−２を特に区別する必要のない場合、単に画素駆動線１４２とも称する。
【０１３６】
これらの画素駆動線１４１や画素駆動線１４２は、例えば図２に示した基板６１における、図２中、下側に設けられた配線層に形成される。
【０１３７】
ここでは、画素行方向に対して、同じタイミングで互いに異なる電圧が印加される画素駆動線１４１と画素駆動線１４２とが交互に配置されている。
【０１３８】
図５に示す例では、画素アレイ部２１には、画素１０１のように画素駆動線１４１に接続された信号取り出し部が図中、下側に配置されるような信号取り出し部の配置の画素と、画素１０２のように画素駆動線１４１に接続された信号取り出し部が図中、上側に配置されるような信号取り出し部の配置の画素とがある。
【０１３９】
そして、画素アレイ部２１では、画素内で信号取り出し部が並んでいる列方向に見ると、信号取り出し部の配置が画素１０１と同じである画素と、信号取り出し部の配置が画素１０２と同じである画素とが列方向に交互に配置されている。したがって、例えば列方向に見ると、画素駆動線１４１に接続された信号取り出し部が、距離Ｌ１１と同じピッチ（長さ）と、距離（Ｌ１１＋Ｌ１２）と同じピッチ（長さ）とで交互に並ぶように配置されている。
【０１４０】
また、画素アレイ部２１では、画素内で信号取り出し部が並んでいる列方向と垂直な行方向に見ると、信号取り出し部の配置が同じである画素が並べられている。つまり、行方向に並ぶ１つの画素列に注目すると、その画素列を構成する全ての画素において、信号取り出し部の配置が同じ配置となっており、アクティブタップまたはイナクティブタップとされるタイミングが同じである信号取り出し部が行方向に一列に並んでいる。
【０１４１】
例えば画素駆動部２２は、画素駆動線１４１や画素駆動線１４２に電圧を印加することで、各画素の信号取り出し部をアクティブタップとしたり、イナクティブタップとしたりする。
【０１４２】
具体的には、例えば画素駆動部２２は、あるタイミングにおいて、画素駆動線１４１に電圧を印加せず、つまり画素駆動線１４１に0Vの電圧を印加し、画素駆動線１４２に正の電圧を印加する。
【０１４３】
これにより、そのタイミングにおいては、画素１０１の信号取り出し部１１２や、画素１０２の信号取り出し部１１３、画素１０３の信号取り出し部１１６はイナクティブタップとなる。これに対して、画素駆動線１４２を介して、その画素駆動線１４２に接続された信号取り出し部の印加電極（P＋半導体領域）には正の電圧が印加される。その結果、画素１０１の信号取り出し部１１１や、画素１０２の信号取り出し部１１４、画素１０３の信号取り出し部１１５はアクティブタップとなる。
【０１４４】
また、次のタイミングでは、画素駆動部２２は、画素駆動線１４２に電圧を印加せず、つまり画素駆動線１４２に0Vの電圧を印加し、画素駆動線１４１に正の電圧を印加する。
【０１４５】
これにより、そのタイミングにおいては、画素１０１の信号取り出し部１１２や、画素１０２の信号取り出し部１１３、画素１０３の信号取り出し部１１６はアクティブタップとなる。これに対して、画素１０１の信号取り出し部１１１や、画素１０２の信号取り出し部１１４、画素１０３の信号取り出し部１１５はイナクティブタップとなる。
【０１４６】
このように、同じタイミングで同じ電圧を印加したい信号取り出し部が同じ画素駆動線に接続されるようにすることで、簡単に適切な画素駆動を実現することができる。しかも、画素配線が煩雑になることもないので、コストが増加することもない。
【０１４７】
以上のように画素アレイ部２１の各画素について、互いに隣接する画素内の互いに隣接する信号取り出し部が常に同電位となるように画素駆動を行うことで、混色の発生を抑制することができる。
【０１４８】
〈第２の実施の形態〉
〈画素の構成と駆動について〉
また、以上においては全画素の信号取り出し部が列方向に並べられて配置される例について説明したが、画素内における信号取り出し部の配置はどのような配置であってもよい。
【０１４９】
例えば図６に示すように、画素アレイ部２１において、信号取り出し部が列方向に並べられた画素と、信号取り出し部が行方向に並べられた画素とが行列状に交互に配置されるようにしてもよい。なお、図６において図１における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０１５０】
図６では、互いに隣接して並べられた各四角形は画素アレイ部２１に設けられた各画素、つまり図２に示した画素５１に対応し、それらの画素内の各四角形は信号取り出し部６５に対応している。
【０１５１】
特に、各画素内においてハッチ（斜線）が施された四角形は、所定タイミングにおいてアクティブタップとなっている信号取り出し部を表しており、ハッチが施されていない四角形は、所定タイミングにおいてイナクティブタップとなっている信号取り出し部を表している。
【０１５２】
具体的には、例えば画素１７１乃至画素１７３のそれぞれは、図２に示した画素５１に対応し、それらの画素１７１乃至画素１７３は、画素５１と同様の構成となっている。
【０１５３】
特に、画素１７１には、図中、横方向、つまり行方向に並べられた信号取り出し部１８１および信号取り出し部１８２が設けられている。
【０１５４】
また、画素１７２には、列方向に並べられた信号取り出し部１８３および信号取り出し部１８４が設けられており、画素１７３には、図中、縦方向、つまり列方向に並べられた信号取り出し部１８５および信号取り出し部１８６が設けられている。
【０１５５】
これらの信号取り出し部１８１乃至信号取り出し部１８６は、画素５１の信号取り出し部６５に対応する。
【０１５６】
画素アレイ部２１では、行方向および列方向において、画素１７１のように、２つの信号取り出し部が行方向に並べられて配置された画素と、画素１７２や画素１７３のように、２つの信号取り出し部が列方向に並べられて配置された画素とが交互に配置されている。
【０１５７】
このような画素配列とされる場合においても、図４に示した例と同様に混色の発生を抑制することができる。
【０１５８】
例えば、ある注目する画素を注目画素と呼ぶこととし、その注目画素に対して、注目画素内の２つの信号取り出し部が並ぶ方向に隣接する画素を隣接画素と称することとする。
【０１５９】
この場合、注目画素の隣接画素側にある信号取り出し部から、隣接画素内の２つの信号取り出し部のそれぞれまでの距離は等しくなるが、注目画素の隣接画素側にある信号取り出し部と隣接画素内の信号取り出し部とは、ある程度離れて配置されている。
【０１６０】
そのため、図６に示す例においても、上述した一般的な画素駆動における場合と比較して、混色の発生を抑制することができる。
【０１６１】
具体的には図６に示す例では、あるタイミングでは、例えば画素１７１の信号取り出し部１８１、画素１７２の信号取り出し部１８４、および画素１７３の信号取り出し部１８６がイナクティブタップとされている。また、このタイミングでは、画素１７１の信号取り出し部１８２、画素１７２の信号取り出し部１８３、および画素１７３の信号取り出し部１８５がアクティブタップとされている。
【０１６２】
これに対して、その次のタイミングでは、例えば画素１７１の信号取り出し部１８１、画素１７２の信号取り出し部１８４、および画素１７３の信号取り出し部１８６がアクティブタップとされる。また、このタイミングでは、画素１７１の信号取り出し部１８２、画素１７２の信号取り出し部１８３、および画素１７３の信号取り出し部１８５がイナクティブタップとされる。
【０１６３】
ここで、図６に示すタイミングにおいて、画素１７１内のイナクティブタップである信号取り出し部１８１から、画素１７１内のアクティブタップである信号取り出し部１８２までの距離をＬ２１とする。
【０１６４】
また、図６に示すタイミングにおいて、画素１７１内のイナクティブタップである信号取り出し部１８１から、その画素１７１に対して行方向に隣接する画素１７２内のアクティブタップである信号取り出し部１８３までの距離をＬ２２とする。
【０１６５】
同様に、図６に示すタイミングにおいて、画素１７１内のイナクティブタップである信号取り出し部１８１から、その画素１７１に対して列方向に隣接する画素１７３内のアクティブタップである信号取り出し部１８５までの距離をＬ２３とする。
【０１６６】
この場合、距離Ｌ２１と距離Ｌ２２との間には、Ｌ２１＜Ｌ２２の関係が成立する。つまり、距離Ｌ２１は距離Ｌ２２よりも短く、信号取り出し部１８１から見て、信号取り出し部１８３は、信号取り出し部１８２よりも、より遠い位置に配置されていることになる。同様に、距離Ｌ２１と距離Ｌ２３との間にも、Ｌ２１＜Ｌ２３の関係が成立する。
【０１６７】
そのため、例えば信号取り出し部１８１がイナクティブタップとされている状態において、信号取り出し部１８１の近傍において光電変換により生じた電子の大部分は、信号取り出し部１８２へと導かれることになる。すなわち、信号取り出し部１８３や信号取り出し部１８５へと導かれる電子は少ない。
【０１６８】
したがって、図６に示す画素配列においては、画素１７１と画素１７２との間や、画素１７１と画素１７３との間での混色の発生を抑制することができる。これにより、距離画像の解像度の劣化を抑制し、より高精度に測距を行うことができる。
【０１６９】
しかも、この例では、行方向に並ぶ信号取り出し部１８１から信号取り出し部１８３までの距離Ｌ２２と、列方向に並ぶ信号取り出し部１８１から信号取り出し部１８５までの距離Ｌ２３とが同じ（等距離）となっている。
【０１７０】
したがって、画素１７１と画素１７２との間や、画素１７１と画素１７３との間で混色が発生しても、その混色は行方向および列方向で略均質となる。つまり、上述した一般的な画素駆動時のように距離画像の一方向にのみ混色が生じるような、混色の異方性が生じることはない。
【０１７１】
なお、図６に示した例では、信号取り出し部１８１がイナクティブタップとされているタイミングでは、信号取り出し部１８３がアクティブタップとされ、信号取り出し部１８４がイナクティブタップとされる例について説明した。しかし、これに限らず、信号取り出し部１８１がイナクティブタップとされているタイミングで、信号取り出し部１８３がイナクティブタップとされ、信号取り出し部１８４がアクティブタップとされてもよい。
【０１７２】
また、例えば信号取り出し部１８３がアクティブタップとされ、信号取り出し部１８４がイナクティブタップとされているタイミングにおいて、信号取り出し部１８１がアクティブタップとされ、信号取り出し部１８２がイナクティブタップとされてもよい。
【０１７３】
〈画素配線について〉
また、図６を参照して説明したように各画素を駆動させるには、信号取り出し部の印加電極（注入接触部）に対して、図１に示した画素駆動線２８に対応する画素駆動線を、例えば図７および図８に示すように接続すればよい。なお、図７および図８において図６における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０１７４】
図７は、図６に示した画素１７１乃至画素１７３を含む画素アレイ部２１の各画素に設けられた、同じタイミングで同じ電圧が印加される信号取り出し部に接続される画素駆動線２１１の配線例を示している。
【０１７５】
画素駆動線２１１は、画素列間に位置し、画素列に沿うように配線された図中、縦方向に長い複数の信号線と、画素行間に位置し、画素行に沿うように配線された図中、横方向に長い複数の信号線とから構成されている。
【０１７６】
また、画素駆動線２１１は、例えば図２に示した基板６１における、図２中、下側に設けられた配線層を構成する第１層目のメタル層に形成される。
【０１７７】
この例では、画素駆動線２１１には、画素１７１内の信号取り出し部１８２、画素１７２内の信号取り出し部１８３、および画素１７３内の信号取り出し部１８５など、図６に示されるタイミングでアクティブタップとされている信号取り出し部の印加電極（注入接触部）である図２のP＋半導体領域７３に対応するP＋半導体領域が接続されている。
【０１７８】
これに対して、図８は、図６に示した画素１７１乃至画素１７３を含む画素アレイ部２１の各画素に設けられた、同じタイミングで同じ電圧が印加される信号取り出し部に接続される、画素駆動線２１１とは異なる画素駆動線２４１の配線例を示している。
【０１７９】
画素駆動線２４１は、画素列間に位置し、画素列に沿うように配線された図中、縦方向に長い複数の信号線と、画素行間に位置し、画素行に沿うように配線された図中、横方向に長い複数の信号線とから構成されている。
【０１８０】
また、画素駆動線２４１は、例えば図２に示した基板６１における、図２中、下側に設けられた配線層を構成する第２層目のメタル層に形成される。
【０１８１】
特に、図７に示した画素駆動線２１１も図８に示す画素駆動線２４１も、行方向に長い信号線および列方向に長い信号線を接続してなる１つの信号線とされているため、これらの画素駆動線２１１と画素駆動線２４１とは互いに異なる層に形成されている。
【０１８２】
この例では、画素駆動線２４１には、画素１７１内の信号取り出し部１８１、画素１７２内の信号取り出し部１８４、および画素１７３内の信号取り出し部１８６など、図６に示されるタイミングでイナクティブタップとされている信号取り出し部の印加電極（注入接触部）である図２のP＋半導体領域７３に対応するP＋半導体領域が接続されている。
【０１８３】
例えば画素駆動部２２は、画素駆動線２１１や画素駆動線２４１に電圧を印加することで、各画素の信号取り出し部の印加電極（P＋半導体領域）に電圧を印加して電界を発生させ、信号取り出し部をアクティブタップとしたり、イナクティブタップとしたりする。
【０１８４】
具体的には、例えば画素駆動部２２は、あるタイミングにおいて、画素駆動線２１１に電圧を印加せず、つまり画素駆動線２１１に0Vの電圧を印加し、画素駆動線２４１に正の電圧を印加する。
【０１８５】
これにより、そのタイミングにおいては、画素１７１の信号取り出し部１８１、画素１７２の信号取り出し部１８４、および画素１７３の信号取り出し部１８６はアクティブタップとなる。これに対して、画素１７１の信号取り出し部１８２、画素１７２の信号取り出し部１８３、および画素１７３の信号取り出し部１８５がイナクティブタップとなる。
【０１８６】
また、次のタイミングでは、画素駆動部２２は、画素駆動線２４１に電圧を印加せず、つまり画素駆動線２４１に0Vの電圧を印加し、画素駆動線２１１に正の電圧を印加する。
【０１８７】
これにより、そのタイミングにおいては、画素１７１の信号取り出し部１８１、画素１７２の信号取り出し部１８４、および画素１７３の信号取り出し部１８６はイナクティブタップとなる。これに対して、画素１７１の信号取り出し部１８２、画素１７２の信号取り出し部１８３、および画素１７３の信号取り出し部１８５がアクティブタップとなる。つまり、図６に示した状態となる。
【０１８８】
このように、同じタイミングで同じ電圧を印加したい信号取り出し部が同じ画素駆動線に接続されるようにすることで、簡単に適切な画素駆動を実現することができる。しかも、画素配線が煩雑になることもないので、コストが増加することもない。
【０１８９】
〈第３の実施の形態〉
〈画素の構成と駆動について〉
さらに、画素内において、所定のタイミングで互いに異なる電圧が印加される信号取り出し部が画素内の対角方向に並べられて配置されるようにしてもよい。
【０１９０】
例えば図９に示すように、画素アレイ部２１において、信号取り出し部が図中、右斜めの対角方向に並べられた画素と、信号取り出し部が図中、左斜めの対角方向に並べられた画素とが行列状に交互に配置されるようにしてもよい。なお、図９において図１における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０１９１】
図９では、互いに隣接して並べられた各四角形は画素アレイ部２１に設けられた各画素、つまり図２に示した画素５１に対応し、それらの画素内の各四角形は信号取り出し部６５に対応している。
【０１９２】
特に、各画素内においてハッチ（斜線）が施された四角形は、所定タイミングにおいてアクティブタップとなっている信号取り出し部を表しており、ハッチが施されていない四角形は、所定タイミングにおいてイナクティブタップとなっている信号取り出し部を表している。
【０１９３】
具体的には、例えば画素２７１乃至画素２７３のそれぞれは、図２に示した画素５１に対応し、それらの画素２７１乃至画素２７３は、画素５１と同様の構成となっている。
【０１９４】
但し、ここでは各画素内においては、あるタイミングで互いに異なる電圧が印加される信号取り出し部が画素の対角方向に並べられて配置されている。特に、画素２７１には、図中、右斜め方向に並べられた信号取り出し部２８１および信号取り出し部２８２が設けられている。
【０１９５】
また、画素２７１に対して行方向に隣接する画素２７２には、図中、左斜め方向に並べられた信号取り出し部２８３および信号取り出し部２８４が設けられている。画素２７１に対して列方向に隣接する画素２７３には、図中、左斜め方向に並べられた信号取り出し部２８５および信号取り出し部２８６が設けられている。
【０１９６】
これらの信号取り出し部２８１乃至信号取り出し部２８６は、画素５１の信号取り出し部６５に対応する。
【０１９７】
画素アレイ部２１では、行方向および列方向において、画素２７１のように、２つの信号取り出し部が右斜めの対角方向に並べられて配置た画素と、画素２７２や画素２７３のように、２つの信号取り出し部が右斜めの対角方向と垂直な方向、つまり左斜めの対角方向に並べられて配置された画素とが行方向および列方向に交互に配置されている。
【０１９８】
このような画素配列とされる場合においても、図４に示した例と同様に混色の発生を抑制することができる。
【０１９９】
例えば、ある注目する画素を注目画素と呼ぶこととし、その注目画素内の１つの注目する信号取り出し部を注目信号取り出し部と呼ぶこととする。また、注目画素に対して隣接する画素を隣接画素と称することとする。
【０２００】
この場合、注目画素内における注目信号取り出し部から他の信号取り出し部までの距離は、必ず、注目信号取り出し部から、隣接画素内における注目信号取り出し部と同じタイミングで異なる電圧が印加される信号取り出し部までの距離よりも短くなる。
【０２０１】
そのため、図９に示す例においても、上述した一般的な画素駆動における場合と比較して、混色の発生を抑制することができる。
【０２０２】
特に、ここでは、注目画素内の隣接画素側に設けられた信号取り出し部、つまり隣接画素により近い位置にある注目画素の信号取り出し部と、隣接画素内における注目画素により近い位置にある信号取り出し部とに対して同じタイミングで同じ電圧が印加される。
【０２０３】
具体的には図９に示す例では、あるタイミングでは、例えば画素２７１の信号取り出し部２８１、画素２７２の信号取り出し部２８３、および画素２７３の信号取り出し部２８５がイナクティブタップとされている。また、このタイミングでは、画素２７１の信号取り出し部２８２、画素２７２の信号取り出し部２８４、および画素２７３の信号取り出し部２８６がアクティブタップとされている。
【０２０４】
これに対して、その次のタイミングでは、例えば画素２７１の信号取り出し部２８１、画素２７２の信号取り出し部２８３、および画素２７３の信号取り出し部２８５がアクティブタップとされる。また、このタイミングでは、画素２７１の信号取り出し部２８２、画素２７２の信号取り出し部２８４、および画素２７３の信号取り出し部２８６がイナクティブタップとされる。
【０２０５】
ここで、図９に示すタイミングにおいて、画素２７１内のイナクティブタップである信号取り出し部２８１から、画素２７１内のアクティブタップである信号取り出し部２８２までの距離をＬ３１とする。
【０２０６】
また、図９に示すタイミングにおいて、画素２７１内のイナクティブタップである信号取り出し部２８１から、その画素２７１に対して行方向に隣接する画素２７２内のアクティブタップである信号取り出し部２８４までの距離をＬ３２とする。
【０２０７】
同様に、図９に示すタイミングにおいて、画素２７１内のイナクティブタップである信号取り出し部２８１から、その画素２７１に対して列方向に隣接する画素２７３内のアクティブタップである信号取り出し部２８６までの距離をＬ３３とする。
【０２０８】
この場合、距離Ｌ３１と距離Ｌ３２との間には、Ｌ３１＜Ｌ３２の関係が成立する。つまり、距離Ｌ３１が距離Ｌ３２よりも短く、信号取り出し部２８１から見て、信号取り出し部２８４は、信号取り出し部２８２よりも、より遠い位置に配置されていることになる。同様に、距離Ｌ３１と距離Ｌ３３との間にも、Ｌ３１＜Ｌ３３の関係が成立する。
【０２０９】
そのため、例えば信号取り出し部２８１がイナクティブタップとされている状態において、信号取り出し部２８１の近傍において光電変換により生じた電子の大部分は、信号取り出し部２８２へと導かれることになる。すなわち、信号取り出し部２８４や信号取り出し部２８６へと導かれる電子は少ない。
【０２１０】
したがって、図９に示す画素配列においては、画素２７１と画素２７２との間や、画素２７１と画素２７３との間での混色の発生を抑制することができる。これにより、距離画像の解像度の劣化を抑制し、より高精度に測距を行うことができる。
【０２１１】
しかも、この例においても図６に示した例と同様に信号取り出し部２８１から信号取り出し部２８４までの距離Ｌ３２と、信号取り出し部２８１から信号取り出し部２８６までの距離Ｌ３３とが同じ（等距離）となっている。そのため、異方性のない均質な距離画像を得ることができる。
【０２１２】
〈画素配線について〉
また、図９を参照して説明したように各画素を駆動させるには、信号取り出し部の印加電極（注入接触部）に対して、図１に示した画素駆動線２８に対応する画素駆動線を、例えば図１０に示すように接続すればよい。なお、図１０において図９における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０２１３】
図１０に示す例では、画素アレイ部２１における、互いに隣接する画素列の間に、画素列に沿って画素駆動線３１１−１、画素駆動線３１２、および画素駆動線３１１−２が配線されている。
【０２１４】
これらの画素駆動線３１１−１、画素駆動線３１２、および画素駆動線３１１−２は、図１に示した画素駆動線２８に対応する。
【０２１５】
例えば画素駆動線３１１−１は、画素２７１や画素２７３を含む画素列の図中、左側に配線されている。この画素駆動線３１１−１は、画素２７１や画素２７３を含む画素列の各画素における、イナクティブタップやアクティブタップとされるタイミングが同じである信号取り出し部の印加電極（注入接触部）に接続されている。
【０２１６】
具体的には、例えば画素駆動線３１１−１には、画素２７１内の信号取り出し部２８２に設けられた、印加電極である図２のP＋半導体領域７３に対応するP＋半導体領域が接続されている。同様に、画素駆動線３１１−１には、画素２７３内の信号取り出し部２８６に設けられた、印加電極である図２のP＋半導体領域７３に対応するP＋半導体領域が接続されている。
【０２１７】
また、例えば画素駆動線３１２は、画素２７１や画素２７３を含む画素列と、画素２７２を含む画素列との間に配線されている。この画素駆動線３１２は、画素２７１や画素２７３を含む画素列の各画素と、画素２７２を含む画素列の各画素とにおける、イナクティブタップやアクティブタップとされるタイミングが同じである信号取り出し部の印加電極（注入接触部）に接続されている。
【０２１８】
具体的には、例えば画素駆動線３１２には、画素２７１内の信号取り出し部２８１に設けられた、印加電極である図２のP＋半導体領域７３に対応するP＋半導体領域が接続されている。
【０２１９】
同様に、画素駆動線３１２には、画素２７３内の信号取り出し部２８５に設けられた、印加電極である図２のP＋半導体領域７３に対応するP＋半導体領域が接続されている。さらに、画素駆動線３１２には、画素２７２内の信号取り出し部２８３に設けられた、印加電極である図２のP＋半導体領域７３に対応するP＋半導体領域が接続されている。
【０２２０】
画素駆動線３１１−２は、画素２７２を含む画素列と、画素２７２を含む画素列の図中、右側に設けられた画素列との間に配線されている。この画素駆動線３１１−２は、画素２７２を含む画素列の各画素と、画素２７２を含む画素列の図中、右側に設けられた画素列の各画素とにおける、イナクティブタップやアクティブタップとされるタイミングが同じである信号取り出し部の印加電極（注入接触部）に接続されている。
【０２２１】
具体的には、例えば画素駆動線３１１−２には、画素２７２内の信号取り出し部２８４に設けられた、印加電極である図２のP＋半導体領域７３に対応するP＋半導体領域が接続されている。
【０２２２】
なお、以下、画素駆動線３１１−１および画素駆動線３１１−２を特に区別する必要のない場合、単に画素駆動線３１１とも称する。
【０２２３】
これらの画素駆動線３１１や画素駆動線３１２は、例えば図２に示した基板６１における、図２中、下側に設けられた配線層に形成される。
【０２２４】
ここでは、画素行方向に対して、同じタイミングで互いに異なる電圧が印加される画素駆動線３１１と画素駆動線３１２とが交互に配置されている。
【０２２５】
すなわち、例えば画素駆動部２２は、画素駆動線３１１や画素駆動線３１２に電圧を印加することで、各画素の信号取り出し部をアクティブタップとしたり、イナクティブタップとしたりする。
【０２２６】
具体的には、例えば画素駆動部２２は、あるタイミングにおいて、画素駆動線３１１に電圧を印加せず、つまり画素駆動線３１１に0Vの電圧を印加し、画素駆動線３１２に正の電圧を印加する。
【０２２７】
これにより、そのタイミングにおいては、画素２７１の信号取り出し部２８２や、画素２７２の信号取り出し部２８４、画素２７３の信号取り出し部２８６はイナクティブタップとなる。これに対して、画素２７１の信号取り出し部２８１や、画素２７２の信号取り出し部２８３、画素２７３の信号取り出し部２８５はアクティブタップとなる。
【０２２８】
また、次のタイミングでは、画素駆動部２２は、画素駆動線３１２に電圧を印加せず、つまり画素駆動線３１２に0Vの電圧を印加し、画素駆動線３１１に正の電圧を印加する。
【０２２９】
これにより、そのタイミングにおいては、画素２７１の信号取り出し部２８２や、画素２７２の信号取り出し部２８４、画素２７３の信号取り出し部２８６はアクティブタップとなる。これに対して、画素２７１の信号取り出し部２８１や、画素２７２の信号取り出し部２８３、画素２７３の信号取り出し部２８５はイナクティブタップとなる。
【０２３０】
このように、同じタイミングで同じ電圧を印加したい信号取り出し部が同じ画素駆動線に接続されるようにすることで、簡単に適切な画素駆動を実現することができる。しかも、画素配線が煩雑になることもないので、コストが増加することもない。
【０２３１】
〈第４の実施の形態〉
〈画素の構成について〉
なお、以上においては、画素アレイ部２１の各画素内に、２つの信号取り出し部が設けられる例について説明したが、各画素内に３以上の信号取り出し部が設けられるようにしてもよい。
【０２３２】
例えば、画素アレイ部２１内の各画素に４つの信号取り出し部が設けられる場合、画素内において、各信号取り出し部は図１１に示すように配置される。
【０２３３】
すなわち、図１１は画素アレイ部２１の一部分、すなわち画素アレイ部２１における互いに隣接する４つの画素３４１乃至画素３４４の部分を示している。
【０２３４】
この例では、画素３４１内には、４つの信号取り出し部３５１乃至信号取り出し部３５４が設けられている。
【０２３５】
具体的には、画素３４１では、信号取り出し部３５１と信号取り出し部３５４とが画素３４１内の左斜めの対角方向に並べられて配置されており、信号取り出し部３５２と信号取り出し部３５３とが画素３４１内の右斜めの対角方向に並べられて配置されている。つまり、信号取り出し部３５１と信号取り出し部３５４、および信号取り出し部３５２と信号取り出し部３５３が、それぞれ画素３４１の互いに垂直な対角の方向に並べられて配置されている。
【０２３６】
また、信号取り出し部３５１乃至信号取り出し部３５４は、それぞれ画素３４１の中心から等距離の位置に配置されている。
【０２３７】
同様に、画素３４１に対して列方向、つまり図中、下側に隣接する画素３４２には、信号取り出し部３５５乃至信号取り出し部３５８が設けられている。そして、これらの信号取り出し部３５５乃至信号取り出し部３５８の画素３４２内の配置は、信号取り出し部３５１乃至信号取り出し部３５４の配置と同じ配置となっている。
【０２３８】
また、画素３４１に対して行方向、つまり図中、右側に隣接する画素３４３には、信号取り出し部３５９乃至信号取り出し部３６２が設けられている。これらの信号取り出し部３５９乃至信号取り出し部３６２の画素３４３内の配置は、信号取り出し部３５１乃至信号取り出し部３５４の配置と同じ配置となっている。
【０２３９】
さらに、画素３４１に対して図中、右斜め下側に隣接する画素３４４には、信号取り出し部３６３乃至信号取り出し部３６６が設けられている。これらの信号取り出し部３６３乃至信号取り出し部３６６の画素３４４内の配置は、信号取り出し部３５１乃至信号取り出し部３５４の配置と同じ配置となっている。
【０２４０】
図１１に示す信号取り出し部３５１乃至信号取り出し部３６６は、図２に示した画素５１の信号取り出し部６５に対応する。
【０２４１】
このように画素アレイ部２１の各画素に４つの信号取り出し部が設けられる場合、各タイミングにおいて、それらの４つの信号取り出し部のうちの何れか１つがアクティブタップとされ、残りの３つの信号取り出し部はイナクティブタップとされる。また、画素駆動時には、画素内の４つの信号取り出し部が順番にアクティブタップとされるように画素駆動部２２により画素が駆動される。
【０２４２】
〈画素配線について〉
図１１に示したように各画素に４つの信号取り出し部が設けられる場合、それらの信号取り出し部の印加電極（注入接触部）に接続される、図１に示した画素駆動線２８に対応する画素駆動線の配線レイアウトは、例えば図１２に示すようになる。なお、図１２において、図１１における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０２４３】
なお、図１２では、図を見やすくするため、各画素が４つの領域に分割されており、それらの各領域が信号取り出し部として描かれている。しかし、より詳細には画素内には、図１１に示したように、４つの信号取り出し部が互いに所定距離だけ離れた位置に配置される。
【０２４４】
図１２に示す例では、画素アレイ部２１における、互いに隣接する画素列の間に画素列に沿って画素駆動線３９１−１、画素駆動線３９１−２、画素駆動線３９２−１、画素駆動線３９２−２、画素駆動線３９２−３、画素駆動線３９３−１、画素駆動線３９３−２、画素駆動線３９３−３、画素駆動線３９４−１、および画素駆動線３９４−２が配線されている。
【０２４５】
これらの画素駆動線３９１−１、画素駆動線３９１−２、画素駆動線３９２−１、画素駆動線３９２−２、画素駆動線３９２−３、画素駆動線３９３−１、画素駆動線３９３−２、画素駆動線３９３−３、画素駆動線３９４−１、および画素駆動線３９４−２は、図１に示した画素駆動線２８に対応する。
【０２４６】
例えば画素駆動線３９１−１は、画素３４１や画素３４２を含む画素列の図中、左側に配線されている。この画素駆動線３９１−１には、画素３４１や画素３４２を含む画素列の各画素における、イナクティブタップやアクティブタップとされるタイミングが同じである信号取り出し部の印加電極（注入接触部）に接続されている。
【０２４７】
具体的には、例えば画素駆動線３９１−１には、画素３４１内の信号取り出し部３５１に設けられた、印加電極である図２のP＋半導体領域７３に対応するP＋半導体領域が接続されている。同様に、画素駆動線３９１−１には、画素３４２内の信号取り出し部３５７に設けられた、印加電極である図２のP＋半導体領域７３に対応するP＋半導体領域が接続されている。
【０２４８】
また、画素駆動線３９１−２は、画素３４３や画素３４４を含む画素列の図中、右側に配線されている。この画素駆動線３９１−２は、画素３４３や画素３４４を含む画素列の各画素における、イナクティブタップやアクティブタップとされるタイミングが同じである信号取り出し部の印加電極（注入接触部）に接続されている。
【０２４９】
具体的には、例えば画素駆動線３９１−２には、画素３４３内の信号取り出し部３６０に設けられた、印加電極である図２のP＋半導体領域７３に対応するP＋半導体領域が接続されている。同様に、画素駆動線３９１−２には、画素３４４内の信号取り出し部３６６に設けられた、印加電極である図２のP＋半導体領域７３に対応するP＋半導体領域が接続されている。
【０２５０】
画素駆動線３９１−１および画素駆動線３９１−２には、同じタイミングで同じ電圧が印加される。なお、以下、画素駆動線３９１−１および画素駆動線３９１−２を特に区別する必要のない場合、単に画素駆動線３９１とも称することとする。
【０２５１】
画素駆動線３９２−１は、画素３４１や画素３４２を含む画素列の図中、左側に隣接する画素列の各画素における、イナクティブタップやアクティブタップとされるタイミングが同じである信号取り出し部の印加電極（注入接触部）に接続されている。
【０２５２】
また、画素駆動線３９２−２は、画素３４１や画素３４２を含む画素列と、画素３４３や画素３４４を含む画素列との間に配線されている。この画素駆動線３９２−２は、画素３４１や画素３４２を含む画素列の各画素、および画素３４３や画素３４４を含む画素列の各画素における、イナクティブタップやアクティブタップとされるタイミングが同じである信号取り出し部の印加電極（注入接触部）に接続されている。
【０２５３】
具体的には、例えば画素駆動線３９２−２には、画素３４１内の信号取り出し部３５２に設けられた、印加電極である図２のP＋半導体領域７３に対応するP＋半導体領域が接続されている。同様に、画素駆動線３９２−２には、画素３４２内の信号取り出し部３５８に設けられた、印加電極である図２のP＋半導体領域７３に対応するP＋半導体領域が接続されている。
【０２５４】
画素駆動線３９２−２には、画素３４３内の信号取り出し部３５９に設けられた、印加電極である図２のP＋半導体領域７３に対応するP＋半導体領域が接続されている。さらに画素駆動線３９２−２には、画素３４４内の信号取り出し部３６５に設けられた、印加電極である図２のP＋半導体領域７３に対応するP＋半導体領域が接続されている。
【０２５５】
画素駆動線３９２−３は、画素３４３や画素３４４を含む画素列の図中、右側に隣接する画素列の各画素における、イナクティブタップやアクティブタップとされるタイミングが同じである信号取り出し部の印加電極（注入接触部）に接続されている。
【０２５６】
画素駆動線３９２−１乃至画素駆動線３９２−３には、同じタイミングで同じ電圧が印加される。なお、以下、画素駆動線３９２−１乃至画素駆動線３９２−３を特に区別する必要のない場合、単に画素駆動線３９２とも称することとする。
【０２５７】
画素駆動線３９３−１は、画素３４１や画素３４２を含む画素列の図中、左側に隣接する画素列の各画素における、イナクティブタップやアクティブタップとされるタイミングが同じである信号取り出し部の印加電極（注入接触部）に接続されている。
【０２５８】
また、画素駆動線３９３−２は、画素３４１や画素３４２を含む画素列と、画素３４３や画素３４４を含む画素列との間に配線されている。この画素駆動線３９３−２は、画素３４１や画素３４２を含む画素列の各画素、および画素３４３や画素３４４を含む画素列の各画素における、イナクティブタップやアクティブタップとされるタイミングが同じである信号取り出し部の印加電極（注入接触部）に接続されている。
【０２５９】
具体的には、例えば画素駆動線３９３−２には、画素３４１内の信号取り出し部３５４に設けられた、印加電極である図２のP＋半導体領域７３に対応するP＋半導体領域が接続されている。同様に、画素駆動線３９３−２には、画素３４２内の信号取り出し部３５６に設けられた、印加電極である図２のP＋半導体領域７３に対応するP＋半導体領域が接続されている。
【０２６０】
画素駆動線３９３−２には、画素３４３内の信号取り出し部３６１に設けられた、印加電極である図２のP＋半導体領域７３に対応するP＋半導体領域が接続されている。さらに画素駆動線３９３−２には、画素３４４内の信号取り出し部３６３に設けられた、印加電極である図２のP＋半導体領域７３に対応するP＋半導体領域が接続されている。
【０２６１】
画素駆動線３９３−３は、画素３４３や画素３４４を含む画素列の図中、右側に隣接する画素列の各画素における、イナクティブタップやアクティブタップとされるタイミングが同じである信号取り出し部の印加電極（注入接触部）に接続されている。
【０２６２】
画素駆動線３９３−１乃至画素駆動線３９３−３には、同じタイミングで同じ電圧が印加される。なお、以下、画素駆動線３９３−１乃至画素駆動線３９３−３を特に区別する必要のない場合、単に画素駆動線３９３とも称することとする。
【０２６３】
画素駆動線３９４−１は、画素３４１や画素３４２を含む画素列の図中、左側に配線されている。この画素駆動線３９４−１は、画素３４１や画素３４２を含む画素列の各画素における、イナクティブタップやアクティブタップとされるタイミングが同じである信号取り出し部の印加電極（注入接触部）に接続されている。
【０２６４】
具体的には、例えば画素駆動線３９４−１には、画素３４１内の信号取り出し部３５３に設けられた、印加電極である図２のP＋半導体領域７３に対応するP＋半導体領域が接続されている。同様に、画素駆動線３９４−１には、画素３４２内の信号取り出し部３５５に設けられた、印加電極である図２のP＋半導体領域７３に対応するP＋半導体領域が接続されている。
【０２６５】
また、画素駆動線３９４−２は、画素３４３や画素３４４を含む画素列の図中、右側に配線されている。この画素駆動線３９４−２は、画素３４３や画素３４４を含む画素列の各画素における、イナクティブタップやアクティブタップとされるタイミングが同じである信号取り出し部の印加電極（注入接触部）に接続されている。
【０２６６】
具体的には、例えば画素駆動線３９４−２には、画素３４３内の信号取り出し部３６２に設けられた、印加電極である図２のP＋半導体領域７３に対応するP＋半導体領域が接続されている。同様に、画素駆動線３９４−２には、画素３４４内の信号取り出し部３６４に設けられた、印加電極である図２のP＋半導体領域７３に対応するP＋半導体領域が接続されている。
【０２６７】
画素駆動線３９４−１および画素駆動線３９４−２には、同じタイミングで同じ電圧が印加される。なお、以下、画素駆動線３９４−１および画素駆動線３９４−２を特に区別する必要のない場合、単に画素駆動線３９４とも称することとする。
【０２６８】
このように１つの画素に４つの信号取り出し部が設けられる場合、互いに隣接する２つの画素列間に２つの画素駆動配線が設けられることになる。例えば図１２に示す例では、画素アレイ部２１の面と垂直な方向から見たときに、画素駆動線３９１−１と画素駆動線３９４−１とが同じ位置に配線されている。
【０２６９】
そこで、画素アレイ部２１では、例えば図２に示した基板６１における、図２中、下側に設けられた配線層を構成する第１層目のメタル層に画素駆動線３９１と画素駆動線３９２が形成されている。また、例えば図２に示した基板６１における、図２中、下側に設けられた配線層を構成する第２層目のメタル層に画素駆動線３９３と画素駆動線３９４が形成されている。
【０２７０】
〈画素の駆動について〉
以上の図１２に示したように画素駆動線が配線される場合、例えば画素駆動部２２は、図１３に示すように画素アレイ部２１の各画素を駆動する。なお、図１３において図１２における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０２７１】
また、図１３においても図１２における場合と同様に、図を見やすくするため各画素が４つの領域に分割されており、それらの各領域が信号取り出し部として描かれている。
【０２７２】
例えば画素駆動部２２は、あるタイミングでは、矢印Ａ４１に示すように画素駆動線３９２乃至画素駆動線３９４には電圧を印加せず、つまり画素駆動線３９２乃至画素駆動線３９４に0Vの電圧を印加し、画素駆動線３９１に正の電圧を印加する。
【０２７３】
これにより、画素３４１では信号取り出し部３５１がアクティブタップとなり、画素３４１における信号取り出し部３５１以外の他の３つの信号取り出し部はイナクティブタップとなる。なお、図１３においてハッチの施された信号取り出し部は、アクティブタップとなっている状態の信号取り出し部を表している。
【０２７４】
同様に、画素３４２では信号取り出し部３５７がアクティブタップとなり、画素３４２における信号取り出し部３５７以外の他の３つの信号取り出し部はイナクティブタップとなる。画素３４３では信号取り出し部３６０がアクティブタップとなり、画素３４３における信号取り出し部３６０以外の他の３つの信号取り出し部はイナクティブタップとなる。
【０２７５】
画素３４４では信号取り出し部３６６がアクティブタップとなり、画素３４４における信号取り出し部３６６以外の他の３つの信号取り出し部はイナクティブタップとなる。
【０２７６】
また、矢印Ａ４１に示すタイミングの次のタイミングでは、画素駆動部２２は、矢印Ａ４２に示すように画素駆動線３９１、画素駆動線３９３、および画素駆動線３９４には0Vの電圧を印加し、画素駆動線３９２に正の電圧を印加する。
【０２７７】
これにより、画素３４１では信号取り出し部３５２のみがアクティブタップとなり、画素３４２では信号取り出し部３５８のみがアクティブタップとなる。
【０２７８】
画素３４３では信号取り出し部３５９のみがアクティブタップとなり、画素３４４では信号取り出し部３６５のみがアクティブタップとなる。
【０２７９】
矢印Ａ４２に示すタイミングの次のタイミングでは、画素駆動部２２は、矢印Ａ４３に示すように画素駆動線３９１、画素駆動線３９２、および画素駆動線３９４には0Vの電圧を印加し、画素駆動線３９３に正の電圧を印加する。
【０２８０】
これにより、画素３４１では信号取り出し部３５４のみがアクティブタップとなり、画素３４２では信号取り出し部３５６のみがアクティブタップとなる。
【０２８１】
画素３４３では信号取り出し部３６１のみがアクティブタップとなり、画素３４４では信号取り出し部３６３のみがアクティブタップとなる。
【０２８２】
さらに、矢印Ａ４３に示すタイミングの次のタイミングでは、画素駆動部２２は、矢印Ａ４４に示すように画素駆動線３９１乃至画素駆動線３９３には0Vの電圧を印加し、画素駆動線３９４に正の電圧を印加する。
【０２８３】
これにより、画素３４１では信号取り出し部３５３のみがアクティブタップとなり、画素３４２では信号取り出し部３５５のみがアクティブタップとなる。
【０２８４】
画素３４３では信号取り出し部３６２のみがアクティブタップとなり、画素３４４では信号取り出し部３６４のみがアクティブタップとなる。
【０２８５】
以上のような画素駆動を行うと、互いに隣接する４つの画素のそれぞれにおける、隣接画素に対して最も近い位置にある信号取り出し部がアクティブタップとされる。
【０２８６】
具体的には、１つの画素を注目画素とし、あるタイミングで注目画素のアクティブタップとされている信号取り出し部を注目信号取り出し部と称することとする。また、注目画素から見て注目信号取り出し部側に隣接する３つの画素のそれぞれを隣接画素と呼ぶこととする。このとき、各隣接画素では、４つの信号取り出し部のうち、最も注目信号取り出し部に近い位置にある信号取り出し部がアクティブタップとされる。
【０２８７】
また、このとき、上述した第１の実施の形態乃至第３の実施の形態における場合と同様な距離関係が成立する。
【０２８８】
すなわち、例えば注目画素内のイナクティブタップとされている任意の信号取り出し部から注目画素内のアクティブタップとされている注目信号取り出し部までの距離をＬ４１とする。また、注目画素内のイナクティブタップとされている任意の信号取り出し部から、注目画素に隣接する画素内のアクティブタップとされている信号取り出し部までの距離をＬ４２とする。
【０２８９】
このとき、どのタイミングにおいても必ずＬ４１＜Ｌ４２の関係が成立し、混色の発生が抑制される。これにより、距離画像の解像度の劣化を抑制し、より高精度に測距を行うことができる。
【０２９０】
例えば矢印Ａ４３に示すタイミングでは、画素３４１が注目画素であるとすると、アクティブタップとなっている信号取り出し部３５４が注目信号取り出し部となる。
【０２９１】
また、注目画素である画素３４１の信号取り出し部３５４側に隣接する画素、つまり隣接画素となる画素は、画素３４２乃至画素３４４である。
【０２９２】
このとき、画素３４２内のアクティブタップとされる信号取り出し部は、注目信号取り出し部である信号取り出し部３５４に最も近い位置にある信号取り出し部３５６となる。同様に、画素３４３内のアクティブタップとされる信号取り出し部は、信号取り出し部３５４に最も近い位置にある信号取り出し部３６１となり、画素３４４内のアクティブタップとされる信号取り出し部は、信号取り出し部３５４に最も近い位置にある信号取り出し部３６３となる。
【０２９３】
また、例えば矢印Ａ４１に示すタイミングでは、画素３４１を注目画素とし、その画素３４１のイナクティブタップとされている信号取り出し部３５４に注目するとする。
【０２９４】
この場合、信号取り出し部３５４から、同じ注目画素内のアクティブタップとされている信号取り出し部３５１までの距離が距離Ｌ４１となる。
【０２９５】
さらに、例えば注目画素である画素３４１に隣接する画素３４２内のアクティブタップとされている信号取り出し部３５７から、注目している信号取り出し部３５４までの距離が距離Ｌ４２となる。
【０２９６】
したがって、この場合、Ｌ４１＜Ｌ４２の関係が成立する。つまり、信号取り出し部３５４から見て、信号取り出し部３５７は、信号取り出し部３５１よりも、より遠い位置に配置されている。
【０２９７】
以上のように、画素アレイ部２１の画素内に３以上の信号取り出し部が設けられている場合においても混色を抑制することができる。
【０２９８】
〈電子機器への適用例〉
さらに、上述した固体撮像素子１１は、例えばデジタルスチルカメラやデジタルビデオカメラなどの撮像装置、撮像機能を備えた携帯電話機、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
【０２９９】
図１４は、本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。
【０３００】
図１４に示される撮像装置５０１は、光学系５１１、シャッタ装置５１２、固体撮像素子５１３、制御回路５１４、信号処理回路５１５、モニタ５１６、およびメモリ５１７を有しており、静止画像および動画像を撮像可能である。
【０３０１】
光学系５１１は、１枚または複数枚のレンズを有して構成され、被写体からの光（入射光）を固体撮像素子５１３に導き、固体撮像素子５１３の受光面に結像させる。
【０３０２】
シャッタ装置５１２は、光学系５１１および固体撮像素子５１３の間に配置され、制御回路５１４の制御に従って、固体撮像素子５１３への光照射期間および遮光期間を制御する。
【０３０３】
固体撮像素子５１３は、光学系５１１およびシャッタ装置５１２を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。固体撮像素子５１３に蓄積された信号電荷は、制御回路５１４から供給される駆動信号（タイミング信号）に従って転送される。
【０３０４】
制御回路５１４は、固体撮像素子５１３の転送動作、および、シャッタ装置５１２のシャッタ動作を制御する駆動信号を出力して、固体撮像素子５１３およびシャッタ装置５１２を駆動する。
【０３０５】
信号処理回路５１５は、固体撮像素子５１３から出力された信号電荷に対して各種の信号処理を施す。信号処理回路５１５が信号処理を施すことにより得られた画像（画像データ）は、モニタ５１６に供給されて表示されたり、メモリ５１７に供給されて記録されたりする。
【０３０６】
このように構成されている撮像装置５０１においても本技術を適用することが可能である。すなわち、例えば固体撮像素子５１３が上述した固体撮像素子１１に対応する。
【０３０７】
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０３０８】
また、本明細書中に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
【０３０９】
さらに、本技術は、以下の構成とすることも可能である。
【０３１０】
（１）
入射した光を光電変換する画素を複数有する画素アレイ部を備え、
前記画素は、
電圧を印加するための第１の駆動線に接続された、電圧の印加により電界を発生させるための印加電極と、前記光電変換により発生した信号キャリアを検出するための吸引電極とを有する第１の信号取り出し部と、
電圧を印加するための第２の駆動線に接続された前記印加電極と、前記吸引電極とを有する第２の信号取り出し部と
を有し、
所定の前記画素の前記第１の信号取り出し部から前記所定の前記画素の前記第２の信号取り出し部までの距離が、前記所定の前記画素の前記第１の信号取り出し部から前記所定の前記画素に隣接する他の前記画素の前記第２の信号取り出し部までの距離よりも短い
撮像素子。
（２）
前記画素において、前記第１の信号取り出し部と前記第２の信号取り出し部とが第１の方向に並べられて配置されており、
前記所定の前記画素に対して、前記第１の方向における前記所定の前記画素の前記第１の信号取り出し部側に隣接する前記他の前記画素において、前記第１の信号取り出し部が前記第２の信号取り出し部よりも前記所定の前記画素側に位置するように配置されている
（１）に記載の撮像素子。
（３）
前記第１の信号取り出し部および前記第２の信号取り出し部の配置が前記所定の前記画素と同じである前記画素と、前記第１の信号取り出し部および前記第２の信号取り出し部の配置が前記他の前記画素と同じである前記画素とが前記第１の方向に交互に配置されている
（２）に記載の撮像素子。
（４）
前記第１の方向と垂直な第２の方向に並ぶ全ての前記画素において、前記第１の信号取り出し部および前記第２の信号取り出し部の配置が同じである
（２）または（３）に記載の撮像素子。
（５）
前記第１の信号取り出し部および前記第２の信号取り出し部が第１の方向に並べられて配置された前記画素と、前記第１の信号取り出し部および前記第２の信号取り出し部が前記第１の方向と垂直な第２の方向に並べられて配置された前記画素とが、前記第１の方向および前記第２の方向に交互に配置されている
（１）に記載の撮像素子。
（６）
前記第１の信号取り出し部および前記第２の信号取り出し部が第１の対角方向に並べられて配置された前記画素と、前記第１の信号取り出し部および前記第２の信号取り出し部が前記第１の対角方向と垂直な第２の対角方向に並べられて配置された前記画素とが交互に配置されている
（１）に記載の撮像素子。
（７）
前記所定の前記画素に対して、前記所定の前記画素の前記第１の信号取り出し部側に隣接する前記他の前記画素において、前記第１の信号取り出し部が前記第２の信号取り出し部よりも前記所定の前記画素側に位置するように配置されている
（６）に記載の撮像素子。
（８）
前記画素には、前記第１の信号取り出し部および前記第２の信号取り出し部を含む３以上の信号取り出し部が設けられている
（１）に記載の撮像素子。
（９）
入射した光を光電変換する画素を複数有する画素アレイ部を備え、
前記画素は、
電圧を印加するための第１の駆動線に接続された、電圧の印加により電界を発生させるための印加電極と、前記光電変換により発生した信号キャリアを検出するための吸引電極とを有する第１の信号取り出し部と、
電圧を印加するための第２の駆動線に接続された前記印加電極と、前記吸引電極とを有する第２の信号取り出し部と
を有し、
所定の前記画素の前記第１の信号取り出し部から前記所定の前記画素の前記第２の信号取り出し部までの距離が、前記所定の前記画素の前記第１の信号取り出し部から前記所定の前記画素に隣接する他の前記画素の前記第２の信号取り出し部までの距離よりも短い
撮像装置。
【符号の説明】
【０３１１】
１１  固体撮像素子，  ２１  画素アレイ部，  ２２  画素駆動部，  ５１  画素，  ６１  基板，  ６５−１，６５−２，６５  信号取り出し部，  ７１−１，７１−２，７１  N＋半導体領域，  ７３−１，７３−２，７３  P＋半導体領域
【図１】
2019044569.tif 000003
【図２】
2019044569.tif 000004
【図３】
2019044569.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2019044569.tif 000009
【図８】
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【図９】
2019044569.tif 000011
【図１０】
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【図１１】
2019044569.tif 000013
【図１２】
2019044569.tif 000014
【図１３】
2019044569.tif 000015
【図１４】
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【国際調査報告】
2019044569.tif 000017
2019044569.tif 000018