(57)【要約】  本発明の不揮発性記憶素子(10)は、基板(11)と、基板(11)上に順に形成された下部電極層(15)及び抵抗層(16)と、抵抗層(16)上に形成された抵抗変化層(31)と、下部電極層(15)の上方に形成された配線層(20)と、基板(11)と配線層(20)との間に介在し、配線層(20)から抵抗変化層(31)に至るようにコンタクトホール(26)が形成されて少なくとも下部電極層(15)及び抵抗層(16)を覆う層間絶縁層(17)と、コンタクトホール(26)中に抵抗変化層(31)と配線層(20)とに接続するように形成された上部電極層(19)と、を備え、下部電極層(15)と上部電極層(19)との間に電気的パルスを印加することにより抵抗変化層(31)の抵抗値が可逆的に変化する。
2010064444.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された下部電極層と、
前記下部電極層上に形成され、遷移金属から選択された１種類又は複数種類の元素から成る金属が酸化された酸素不足型の金属酸化物を含む抵抗層と、
前記抵抗層上に形成され、該抵抗層より酸素含有量が多い前記酸素不足型の金属酸化物を含む抵抗変化層と、
前記下部電極層の上方に形成された配線層と、
前記基板と前記配線層との間に介在し、前記配線層から前記抵抗変化層に至るようにコンタクトホールが形成されて少なくとも前記下部電極層及び前記抵抗層を覆う層間絶縁層と、
前記コンタクトホール中に前記抵抗変化層と前記配線層とに接続するように形成された上部電極層と、を備え、
前記下部電極層と前記上部電極層との間に電気的パルスを印加することにより前記抵抗変化層の抵抗値が可逆的に変化する、不揮発性記憶素子。
【請求項２】
前記抵抗変化層は、前記基板の厚み方向から見て、その全体が前記抵抗層の中に位置するように形成されており、かつ前記コンタクトホールは、前記抵抗変化層のみに至るように形成されている、請求項１に記載の不揮発性記憶素子。
【請求項３】
前記酸素不足型の金属酸化物が酸素不足型のタンタル酸化物ＴａＯｘ（０＜ｘ＜２．５）である、請求項１に記載の不揮発性記憶素子。
【請求項４】
前記抵抗変化層は、前記基板上に前記下部電極層と抵抗層とを順に形成した後、前記基板上に前記下部電極層及び前記抵抗層を覆うように層間絶縁層を形成し、その後、前記抵抗層に至るように前記層間絶縁層を貫通するコンタクトホールを形成し、その後、前記コンタクトホールの底に露出する前記抵抗層を酸化することにより形成されたものである、請求項１乃至３のいずれかに記載の不揮発性記憶素子。
【請求項５】
前記基板の上に帯状に形成された第１配線層と、前記第１配線層の上方に帯状に形成され、かつ、前記第１配線層と立体交差するように形成された前記配線層としての第２配線層と、を備え、
前記第１配線層は、前記基板の上に帯状に形成された前記下部電極層と帯状に形成された前記抵抗層とが順に積層されて構成されており、
前記第１配線層の前記抵抗層の前記第１配線層と前記第２配線層との立体交差点に位置する部分の上に前記抵抗変化層が形成されており、
前記層間絶縁層は、前記基板と前記第２配線層との間に介在し、前記第２配線層から前記抵抗変化層に至るようにコンタクトホールが形成されて少なくとも前記第１配線層を覆うように形成されており、
前記上部電極層は、前記コンタクトホール中に前記抵抗変化層と前記第２配線層とに接続するように形成されている、請求項１に記載の不揮発性記憶素子。
【請求項６】
前記基板の厚み方向から見て、複数の前記第１配線層が互いに間隔を置いて並ぶように形成され、複数の前記第２配線層が互いに間隔を置いて並ぶように形成され、かつ、各前記第２配線層が前記複数の第１配線層と交差するように形成されており、
前記基板の厚み方向から見た各前記第１配線層と前記第２配線層との交点に前記抵抗変化層と前記コンタクトホールと前記上部電極層とが形成されている、請求項５に記載の不揮発性記憶素子。
【請求項７】
前記酸素不足型の金属酸化物が酸素不足型のタンタル酸化物ＴａＯｘ（０＜ｘ＜２．５）である、請求項５に記載の不揮発性記憶素子。
【請求項８】
前記抵抗変化層は、前記基板上に帯状に前記下部電極層と抵抗層とを順に積層して形成した後、前記基板上に前記下部電極層及び前記抵抗層を覆うように層間絶縁層を形成し、その後、前記抵抗層に至るように前記層間絶縁層を貫通するコンタクトホールを形成し、その後、前記コンタクトホールの底に露出する前記抵抗層を酸化することにより形成されたものである、請求項５乃至７のいずれかに記載の不揮発性記憶素子。
【請求項９】
前記下部電極層と前記第２配線層との間に前記抵抗変化層に直列接続されるように非オーミック性素子が形成されており、前記非オーミック性素子は、少なくともある電圧範囲において、電圧の絶対値が増大するに連れて電圧の絶対値の増加に対する電流の絶対値の増加の割合が増大する電圧−電流特性を有している、請求項５乃至７のいずれかに記載の不揮発性記憶素子。
【請求項１０】
前記非オーミック性素子は、前記抵抗変化層と前記第２配線層との間に形成されている、請求９に記載の不揮発性記憶素子。
【請求項１１】
前記非オーミック性素子は、ＭＩＭダイオード、ＭＳＭダイオード、又はバリスタである、請求項９に記載の不揮発性記憶素子。
【請求項１２】
下部電極と上部電極との間に電気的パルスを印加することにより抵抗変化層の抵抗値が可逆的に変化する不揮発性記憶素子の製造方法であって、
基板上に前記下部電極層と遷移金属から選択された１種類又は複数種類の元素から成る金属が酸化された酸素不足型の金属酸化物を含む抵抗層とを順に形成する工程Ａと、
前記工程Ａが遂行された基板上に、前記下部電極層及び前記抵抗層を覆うように層間絶縁層を形成する工程Ｂと、
前記抵抗層に至るように前記層間絶縁層を貫通するコンタクトホールを形成する工程Ｃと、
前記コンタクトホールの底に露出する前記抵抗層を酸化して該抵抗層より酸素含有量が多い前記酸素不足型の金属酸化物を含む前記抵抗変化層を形成する工程Ｄと、
前記コンタクトホールに導電性材料を埋め込んで該コンタクトホール中に前記抵抗変化層に接続する前記上部電極層を形成する工程Ｅと、
前記層間絶縁層の上に前記上部電極層と接続するように配線層を形成する工程Ｆと、を含む、不揮発性記憶素子の製造方法。
【請求項１３】
前記工程Ｃにおいて、前記コンタクトホールは、前記基板の厚み方向から見て、前記コンタクトホールの底が全て前記抵抗層の中に位置するように形成される、請求項１２に記載の不揮発性記憶素子の製造方法。
【請求項１４】
前記工程Ａにおいて、前記基板上に複数の前記下部電極層と前記抵抗層との積層体が複数の帯状でかつ互いに間隔を置いて並ぶように形成され、かつ前記積層体が第１配線層を構成し、
前記工程Ｂにおいて、前記工程Ａが遂行された基板上に、前記複数の第１配線層を覆うように層間絶縁層が形成され、
前記工程Ｃにおいて、各前記第１配線層の前記抵抗層の長手方向の複数の部分（以下、立体交差予定部という）に至るように複数の前記コンタクトホールがそれぞれ形成され、かつ、各前記第１配線層の前記複数の前記立体交差予定部は、前記基板の厚み方向から見て、それぞれ前記配線層を構成する複数の第２配線層と交差するよう予定されている点にそれぞれ位置しており、
前記工程Ｄにおいて、前記複数のコンタクトホールの底にそれぞれ露出する前記抵抗層を酸化して複数の前記抵抗変化層が形成され、
前記工程Ｅにおいて、前記複数のコンタクトホール中に各コンタクトホールに対応する前記抵抗変化層に接続するように複数の前記上部電極層が形成され、
前記工程Ｆにおいて、前記層間絶縁層の上に、前記複数の第２配線層が、各前記第１配線層の前記複数の前記立体交差予定部に対応する前記複数の上部電極層にそれぞれ接続するように形成され、それにより、各前記第２配線層が前記基板の厚み方向から見て前記複数の第１配線層と交差するように形成される、請求項１２に記載の不揮発性記憶素子の製造方法。
【請求項１５】
前記工程Ｄにおける酸化処理が酸素雰囲気中において前記抵抗層をプラズマ酸化する処理である、請求項１２乃至１４のいずれかに記載の不揮発性記憶素子の製造方法。
【請求項１６】
前記工程Ｄにおける酸化処理が酸素雰囲気中において前記基板を加熱する処理である、請求項１２乃至１４のいずれかに記載の不揮発性記憶素子の製造方法。
【請求項１７】
前記工程Ｄにおける酸化処理が酸素イオンを前記抵抗層へ注入する処理である、請求項１２乃至１４のいずれかに記載の不揮発性記憶素子の製造方法。
【請求項１８】
前記工程Ｅ及び前記工程Ｆを含む工程において、非オーミック性素子が前記抵抗変化層と前記配線層との間に形成され、前記非オーミック性素子は、少なくともある電圧範囲において、電圧の絶対値が増大するに連れて電圧の絶対値の増加に対する電流の絶対値の増加の割合が増大する電圧−電流特性を有している、請求項１２に記載の不揮発性記憶素子の製造方法。
【請求項１９】
前記非オーミック性素子として、ＭＩＭダイオード、ＭＳＭダイオード、又はバリスタが形成される、請求項１８に記載の不揮発性記憶素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的パルスの印加によって抵抗値が可逆的に変化する材料を用いてデータを記憶する不揮発性記憶素子及びその製造方法に関する。
【背景技術】
【０００２】
近年、電気機器におけるデジタル技術の進展に伴い、音楽、画像、情報等のデータを保存するために、大容量で、かつ不揮発性の記憶装置に対する要求が高まってきている。こうした要求に応えるための１つの方策として、与えられた電気的パルスによって抵抗値が変化し、その状態を保持しつづける抵抗変化層を記憶素子とする不揮発性記憶装置（以下、ＲｅＲＡＭ(resistive random access memory)とよぶ）が注目されている。これは記憶素子としての構成が比較的簡単で高密度化が容易であることや従来の半導体プロセスとの整合性をとりやすい等の特徴を有していることによる。このようなＲｅＲＡＭにおいては、抵抗変化層により構成される記憶素子を微細化しても設計した抵抗値の変化を安定に再現性よく生じさせることができる材料とその作製プロセスの確立が要求されており、研究開発が活発に行われている。【０００３】
より高密度に集積化が可能な構造として、ワード線とビット線とが交差する領域に設けられた抵抗変化層からなる記憶素子と非線形な電流・電圧特性を有する２端子素子からなるメモリセルを形成した構成が知られている（第１の従来例。例えば、特許文献１参照。）。このような構成とすることで、非線形素子のスイッチング特性（印加電圧が閾値を超えるか否かに応じて導通状態又は非導通状態になる特性）によってメモリセルの選択性が向上するため、高密度で、かつ高速アクセスが可能なＲｅＲＡＭを実現できると言われている。【０００４】
さらに、より微細な構造を実現するＲｅＲＡＭが知られている。例えば、ナノホールを利用した細孔構造体を用いたメモリ装置が知られている（第２の従来例。例えば、特許文献２参照。）。このメモリ装置は陽極酸化により形成されるナノホール構造体中に、下部電極と記憶層と上部電極とを埋め込んだメモリ素子等を細孔構造体として作製し、それによって、実効面積の大きな強誘電体素子あるいは抵抗変化素子を作製することが可能であり、ひいては、面密度が高くかつ大容量の半導体メモリを作製することが可能であると言われている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２０３０９８号公報
【特許文献２】特開２００５−１２０４２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
第１の従来例では、非線形素子のスイッチング特性によってメモリセルの選択性が向上するため、高密度で、かつ高速アクセス可能となる。しかしながら、第１の従来例には、ワード線とビット線とが交差する領域に設けられた抵抗変化層からなる記憶素子と非線形素子との形成方法が具体的に記述されていない。例えば、第１の従来例に記載されているような構成であれば、メモリセルをドライエッチング等で形成することが考えられる。しかし、ドライエッチング等でメモリセルを形成する場合、可変抵抗素子の記憶部である可変抵抗体の側壁がエッチング等のダメージにより低抵抗化（ショートサーキット(short circuit)）もしくは高抵抗化（オープン(open)）するなどして特性劣化し、それによりメモリセルの特性バラツキが大きくなりやすい。つまり、安定した記憶性能が得られない。【０００７】
第２の従来例においては、ナノホール構造体中に、下部電極、記憶層、及び上部電極を埋め込んだメモリ素子等を細孔構造体として作製するため大容量化が可能となる。しかし、例えば第２の従来例に記載されているような構成においては、微細化されたナノホール中に互いに異なる複数の材料を埋め込むことによって、当該ナノホール中に下部電極、記憶層、及び上部電極が形成されている。この場合、記憶層は、ナノホールの中心に位置する柱状の上部電極とナノホールの内壁に沿って形成された筒状の下部電極とに挟まれた薄い筒状の領域に延在する。このため、上部電極に接続されるコンタクトはメモリ素子を形成するナノホール構造体より微細なホールでなければ、上部電極と下部電極とが短絡し、記憶機能を発揮できない。微細なナノホール構造体よりさらに微細なホールを安定して上部電極上にのみ位置するように形成するためには新たな技術開発を必要とするので、従来の半導体プロセスには不向きである。換言すると、このような第２の従来例は、従来の半導体プロセスにおいては微細化が困難である。【０００８】
本発明は上記課題を解決するためになされたもので、微細化が可能で安定した記憶性能を有する不揮発性記憶素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の不揮発性記憶素子は、基板と、前記基板上に形成された下部電極層と、前記下部電極層上に形成され、遷移金属から選択された１種類又は複数種類の元素から成る金属が酸化された酸素不足型の金属酸化物を含む抵抗層と、前記抵抗層上に形成され、該抵抗層より酸素含有量が多い前記酸素不足型の金属酸化物を含む抵抗変化層と、前記下部電極層の上方に形成された配線層と、前記基板と前記配線層との間に介在し、前記配線層から前記抵抗変化層に至るようにコンタクトホールが形成されて少なくとも前記下部電極層及び前記抵抗層を覆う層間絶縁層と、前記コンタクトホール中に前記抵抗変化層と前記配線層とに接続するように形成された上部電極層と、を備え、前記下部電極層と前記上部電極層との間に電気的パルスを印加することにより前記抵抗変化層の抵抗値が可逆的に変化する。ここで、本発明において、「基板の上に下部電極層を形成する」とは、一般的な解釈に従って、基板の上に、直接、下部電極層を形成する場合と、基板の上に他のものを介して下部電極層を形成する場合との双方を意味する。また、「基板の厚み方向から見て」とは、「基板の厚み方向から透視して又は透視しないで見て」という意味である。また、「層間絶縁層」とは、不揮発性記憶素子の製造プロセスにおいて１つのプロセスで形成される層間絶縁層と、不揮発性記憶素子の製造プロセスにおいては複数のプロセスでそれぞれ形成された複数の層間絶縁層が１つに合体してなる層間絶縁層との双方を指す。【００１０】
この構成によれば、基板の厚み方向から見て抵抗変化層を抵抗層の中に位置するよう形成することにより、製作過程において抵抗層がドライエッチング等でダメージを受けても、記憶部を構成する抵抗変化層にはその影響が及びにくくなる。その結果、上部電極層と下部電極層との間が低抵抗化（ショートサーキット）したり高抵抗化（オープン）したりすることが防止され、ひいては、安定した記憶機能が得られる。また、記憶部が下部電極層と上部電極層とに挟まれた抵抗変化層であり、コンタクトホールの底に形成される。そのため、この記憶部を有する記憶素子の基本構成単位は、層間絶縁層に上部電極層を埋め込んで形成するコンタクトホールの製作プロセスで決まる。したがって、この記憶素子の基本の構成単位は製作プロセスのプロセスルールの最小サイズにまで微細化することができる。それ故、不揮発性記憶素子を微細化することが可能である。さらに、抵抗変化層、上部電極層、及び下部電極層を通常の半導体プロセスによりそれぞれ個別のプロセスで平坦な基板上に形成することができる構成になっていて、記憶部以外の機能を担う部位と同じマスクプロセス（例えば、ＣＭＯＳのプロセス）で標準的に作製できる。それ故、簡略な工程で、高信頼性の不揮発性記憶素子を容易に製作することができる。【００１１】
前記抵抗変化層は、前記基板の厚み方向から見て、その全体が前記抵抗層の中に位置するように形成されており、かつ前記コンタクトホールは、前記抵抗変化層のみに至るように形成されていることが好ましい。【００１２】
この構成によれば、抵抗変化層は、基板の厚み方向から見て、その全体が抵抗層の中に位置するので、製作過程において抵抗層がドライエッチング等でダメージを受けても、記憶部を構成する抵抗変化層にその影響が及ぶことを防止することができる。【００１３】
前記酸素不足型の金属酸化物が酸素不足型のタンタル酸化物ＴａＯｘ（０＜ｘ＜２．５）であることが好ましい。この構成によれば、安定した抵抗変化動作が得られる。【００１４】
前記抵抗変化層は、前記基板上に前記下部電極層と抵抗層とを順に形成した後、前記基板上に前記下部電極層及び前記抵抗層を覆うように層間絶縁層を形成し、その後、前記抵抗層に至るように前記層間絶縁層を貫通するコンタクトホールを形成し、その後、前記コンタクトホールの底に露出する前記抵抗層を酸化することにより形成されたものであってもよい。【００１５】
前記不揮発性記憶素子は、前記基板の上に帯状に形成された第１配線層と、前記第１配線層の上方に帯状に形成され、かつ、前記第１配線層と立体交差するように形成された前記配線層としての第２配線層と、を備え、前記第１配線層は、前記基板の上に帯状に形成された前記下部電極層と帯状に形成された前記抵抗層とが順に積層されて構成されており、前記第１配線層の前記抵抗層の前記第１配線層と前記第２配線層との立体交差点に位置する部分の上に前記抵抗変化層が形成されており、前記層間絶縁層は、前記基板と前記第２配線層との間に介在し、前記第２配線層から前記抵抗変化層に至るようにコンタクトホールが形成されて少なくとも前記第１配線層を覆うように形成されており、前記上部電極層は、前記コンタクトホール中に前記抵抗変化層と前記第２配線層とに接続するように形成されていてもよい。この構成によれば、安定した記憶機能が得られかつ微細化が可能なクロスポイント型の不揮発性記憶素子を実現することができる。【００１６】
前記基板の厚み方向から見て、複数の前記第１配線層が互いに間隔を置いて並ぶように形成され、複数の前記第２配線層が互いに間隔を置いて並ぶように形成され、かつ、各前記第２配線層が前記複数の第１配線層と交差するように形成されており、前記基板の厚み方向から見た各前記第１配線層と前記第２配線層との交点に前記抵抗変化層と前記コンタクトホールと前記上部電極層とが形成されていてもよい。この構成によれば、安定した記憶機能が得られかつ微細化が可能な大容量のクロスポイント型の不揮発性記憶素子を実現することができる。【００１７】
前記抵抗変化層は、前記基板上に帯状に前記下部電極層と抵抗層とを順に積層して形成した後、前記基板上に前記下部電極層及び前記抵抗層を覆うように層間絶縁層を形成し、その後、前記抵抗層に至るように前記層間絶縁層を貫通するコンタクトホールを形成し、その後、前記コンタクトホールの底に露出する前記抵抗層を酸化することにより形成されたものであってもよい。【００１８】
前記下部電極層と前記第２配線層との間に前記抵抗変化層に直列接続されるように非オーミック性素子が形成されており、前記非オーミック性素子は、少なくともある電圧範囲において、電圧の絶対値が増大するに連れて電圧の絶対値の増加に対する電流の絶対値の増加の割合が増大する電圧−電流特性を有していることが好ましい。この構成によれば、クロストークによる書き込みエラー及び読み出しエラーを防止することができる。【００１９】
前記非オーミック性素子は、前記抵抗変化層と前記第２配線層との間に形成されていてもよい。【００２０】
前記非オーミック性素子は、ＭＩＭダイオード、ＭＳＭダイオード、又はバリスタであってもよい。【００２１】
また、本発明の不揮発性記憶素子の製造方法は、下部電極と上部電極との間に電気的パルスを印加することにより抵抗変化層の抵抗値が可逆的に変化する不揮発性記憶素子の製造方法であって、基板上に前記下部電極層と遷移金属から選択された１種類又は複数種類の元素から成る金属が酸化された酸素不足型の金属酸化物を含む抵抗層とを順に形成する工程Ａと、前記工程Ａが遂行された基板上に、前記下部電極層及び前記抵抗層を覆うように層間絶縁層を形成する工程Ｂと、前記抵抗層に至るように前記層間絶縁層を貫通するコンタクトホールを形成する工程Ｃと、前記コンタクトホールの底に露出する前記抵抗層を酸化して該抵抗層より酸素含有量が多い前記酸素不足型の金属酸化物を含む前記抵抗変化層を形成する工程Ｄと、前記コンタクトホールに導電性材料を埋め込んで該コンタクトホール中に前記抵抗変化層に接続する前記上部電極層を形成する工程Ｅと、前記層間絶縁層の上に前記上部電極層と接続するように配線層を形成する工程Ｆと、を含む。【００２２】
この構成によれば、基板の厚み方向から見て抵抗変化層を抵抗層の中に位置するよう形成することにより、安定した記憶機能を有する不揮発性記憶素子を製作することができる。また、不揮発性記憶素子を微細化することができる。さらに、簡略な工程で、高信頼性の不揮発性記憶素子を容易に製作することができる。【００２３】
前記工程Ｃにおいて、前記コンタクトホールは、前記基板の厚み方向から見て、前記コンタクトホールの底が全て前記抵抗層の中に位置するように形成されることが好ましい。この構成によれば、製作過程において抵抗層がドライエッチング等でダメージを受けても、記憶部を構成する抵抗変化層にその影響が及ぶことを防止することができる。【００２４】
前記工程Ａにおいて、前記基板上に複数の前記下部電極層と前記抵抗層との積層体が帯状にかつ互いに間隔を置いて並ぶように形成され、かつ前記積層体が第１配線層を構成し、前記工程Ｂにおいて、前記工程Ａが遂行された基板上に、前記複数の第１配線層を覆うように層間絶縁層が形成され、前記工程Ｃにおいて、各前記第１配線層の前記抵抗層の長手方向の複数の部分（以下、立体交差予定部という）に至るように複数の前記コンタクトホールがそれぞれ形成され、かつ、各前記第１配線層の前記複数の前記立体交差予定部は、前記基板の厚み方向から見て、それぞれ前記配線層を構成する複数の第２配線層と交差するよう予定されている点にそれぞれ位置しており、前記工程Ｄにおいて、前記複数のコンタクトホールの底にそれぞれ露出する前記抵抗層を酸化して複数の前記抵抗変化層が形成され、前記工程Ｅにおいて、前記複数のコンタクトホール中に各コンタクトホールに対応する前記抵抗変化層に接続するように複数の前記上部電極層が形成され、前記工程Ｆにおいて、前記層間絶縁層の上に、前記複数の第２配線層が、各前記第１配線層の前記複数の前記立体交差予定部に対応する前記複数の上部電極層にそれぞれ接続するように形成され、それにより、各前記第２配線層が前記基板の厚み方向から見て前記複数の第１配線層と交差するように形成されてもよい。この構成によれば、簡略な工程で、安定した記憶機能を有し、微細化が可能であり、かつ高信頼性を有する大容量のクロスポイント型の不揮発性記憶素子を製作することができる。【００２５】
前記工程Ｄにおける酸化処理が酸素雰囲気中において前記抵抗層をプラズマ酸化する処理であってもよい。【００２６】
前記工程Ｄにおける酸化処理が酸素雰囲気中において前記基板を加熱する処理であってもよい。【００２７】
前記工程Ｄにおける酸化処理が酸素イオンを前記抵抗層へ注入する処理であってもよい。【００２８】
前記工程Ｅ及び前記工程Ｆを含む工程において、非オーミック性素子が前記抵抗変化層と前記配線層との間に形成され、前記非オーミック性素子は、少なくともある電圧範囲において、電圧の絶対値が増大するに連れて電圧の絶対値の増加に対する電流の絶対値の増加の割合が増大する電圧−電流特性を有していることが好ましい。この構成によれば、クロストークによる書き込みエラー及び読み出しエラーを防止することができる。【００２９】
前記非オーミック性素子として、ＭＩＭダイオード、ＭＳＭダイオード、又はバリスタが形成されてもよい。【００３０】
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
【発明の効果】
【００３１】
本発明は以上に説明したように構成され、微細化が可能で安定した記憶性能を有する不揮発性記憶素子及びその製造方法を提供できるという効果を奏する。
【図面の簡単な説明】
【００３２】
【図１】図１（ａ）及び（ｂ）は、本発明の実施の形態１に係る不揮発性記憶素子の構成を示す図であって、(a)は平面図、（ｂ）は（ａ）におけるIB-IB線に沿った断面図で、（ｃ）は抵抗変化層の他の構成例を示す断面図である。
【図２】図２（ａ）乃至図２（ｄ）は、本発明の実施の形態１に係る不揮発性記憶素子の製造方法における下部電極層形成からコンタクトホール形成までの工程を順に示す断面図である。
【図３】図３（ａ）乃至図３（ｃ）は、抵抗変化層形成から配線層形成までの工程を順に示す断面図である。
【図４】本発明の実施の形態２に係る不揮発性記憶素子の構成を示す図であって、（ａ）は平面図、（ｂ）は（ａ）のIVB-IVB線に沿った断面図である。
【図５】図５（ａ）乃至図５（ｄ）は、本発明の実施の形態２に係る不揮発性記憶素子の製造方法における下部電極層形成から抵抗変化層形成までの工程を順に示す断面図である。
【図６】図６（ａ）乃至図６（ｃ）は、上部電極膜形成から配線層形成までの工程を順に示す断面図である。
【図７】図７（ａ）及び（ｂ）は、本発明の実施の形態３に係る不揮発性記憶素子の構成を示す図であって、（ａ）は平面図、（ｂ）は（ａ）のVIIB-VIIB線に沿った断面図である。
【図８】本発明の実施の形態３に係る不揮発性記憶素子の製造方法における上部電極層エッチング工程を示す断面図である。
【図９】図９（ａ）乃至図９（ｃ）は、本発明の実施の形態３に係る不揮発性記憶素子の製造方法における第１電極膜堆積から第２配線層形成までの工程を順に示す断面図である。
【発明を実施するための形態】
【００３３】
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。なお、以下では全ての図を通じて同一又は相当する要素には同一の参照符号を付して、その重複する説明を省略する。
【００３４】
（実施の形態１）
［不揮発性記憶素子の構成］
図１（ａ）及び（ｂ）は、本発明の実施の形態１に係る不揮発性記憶素子の構成を示す図であって、（ａ）は平面図、（ｂ）は（ａ）におけるIB-IB線に沿った断面図、（ｃ）は抵抗変化層の他の構成例を示す断面図である。なお、図１（ａ）では、層間絶縁層１７（図１（ｂ）参照）が透視して描かれており、層間絶縁層の図示が省略されている。
【００３５】
図１（ａ）及び図１（ｂ）を参照すると、本実施の形態の不揮発性記憶素子１０Ａは、基板１１を備えている。基板１１はシリコン半導体等で構成されている。本実施の形態では、基板１１には不揮発性記憶素子１０Ａが用いられる半導体集積回路（図示せず）が形成されていて、その配線パターン３２が基板１１上に形成されている。配線パターン３２の上には、下部電極層１５が形成されている。ここで、半導体集積回路及び配線パターン３２は不揮発性記憶素子１０Ａの用途を説明するために例示したものである。それ故、必ずしも基板１１に半導体集積回路及び配線パターン３２が形成されている必要はない。配線パターン３２を省略する場合には、例えば、下部電極層１５が基板１１の上に直接形成され、下部電極層１５が配線パターン３２を兼ねてもよい。なお、不揮発性記憶素子１０Ａと半導体集積回路とは不揮発性記憶装置を構成する。
【００３６】
下部電極層１５の上には、抵抗層１６が形成されている。抵抗層１６の上には抵抗変化層３１が形成されている。さらに基板１１の上には、配線パターン３２、下部電極層１５、抵抗層１６、及び抵抗変化層３１（正確には、抵抗変化層３１の直上には層間絶縁層１７ではなくコンタクトホール２６が存在する）を覆うように層間絶縁層１７が形成されている。層間絶縁層１７には、これを貫通して抵抗変化層３１に至るようにコンタクトホール２６が形成されている。ここで、図１（ｂ）に示すように、コンタクトホール２６の底（下側開口）２６ａは基板１１の厚み方向から見て、その全体が抵抗層１６の中に位置するように形成されている。このコンタクトホール２６の底２６ａの抵抗層１６上の位置は予め定められている。また、コンタクトホール２６の底２６ａは基板１１の厚み方向から見て実質的に抵抗変化層３１と一致している（実質的に完全に重なり合っている）。つまり、コンタクトホール２６は抵抗変化層３１のみに至るように層間絶縁層１７に形成されている。さらに、抵抗変化層３１は、コンタクトホール２６の底２６ａに露出したその表面から一定の厚みに形成されている。
【００３７】
コンタクトホール２６の中には当該コンタクトホール２６を埋めるように上部電極層１９が形成されている。これにより、上部電極層１９はその下面（下端）が抵抗変化層３１に接続されている。また、基板１１の厚み方向から見て上部電極層１９は、実質的に抵抗変化層３１と一致している（実質的に完全に重なり合っている）。これはコンタクトホール２６の形成後にその底に抵抗層１６が露出した当該露出部分を酸化することで抵抗変化層３１が形成されるため、上部電極層１９の底面には必ず抵抗変化層３１が形成されるからである。したがってショートすることなく抵抗変化層３１に確実に電圧を印加することができる。
【００３８】
ここで、以下のことが重要である。上部電極層１９と抵抗層１６とがショートすることなく抵抗変化層３１に電圧を印加するためには、基板１１の厚み方向から見て上部電極層１９はその全体が抵抗変化層３１の中に位置するように形成されていればよい。従って、上部電極層１９（ひいてはコンタクトホール２６）と抵抗変化層３１とは、必ずしも図１（ｂ）に示すような位置関係に形成される必要はなく、図１（ｃ）に示すような位置関係に形成されていてもよい。そして、この場合にも、コンタクトホール２６は抵抗変化層３１のみに至るように層間絶縁層１７に形成されていることになる。図１（ｃ）では、基板１１の厚み方向から見て抵抗変化層３１が上部電極層１９の全体よりも広い面積に渡って延在するように形成されている。別の表現をすると、抵抗変化層３１は、その厚さと同程度の幅だけ、コンタクトホール２６の外側に向かって広がるように形成されている。さらに別の表現をすると、抵抗層１６に対して施す酸化処理（後に説明する。）によりコンタクトホール２６の底２６ａから酸素が拡散することで抵抗変化層３１が形成されている。このように抵抗層１６に対して酸化処理を施すことにより抵抗変化層３１を形成する場合には、その酸化条件等により、抵抗変化層３１は図１（ｂ）に示すように形成される場合もあれば、図１（ｃ）に示すように形成される場合もある。
【００３９】
また、基板１１の厚み方向から見て抵抗変化層３１は、その全体が抵抗層１６の中に位置するように形成されている。この構成によれば、抵抗変化層３１は抵抗層１６の側面から十分に離れているため、側面の劣化による特性の劣化の影響が生じない。別の表現をすると、抵抗変化層３１と上部電極層１９との接合面積（接触面がなす面積）より、抵抗層１６と下部電極層１５との接合面積の方が大きい構成となっている。さらに別の表現をすると、抵抗層１６の側面と上部電極層１９の側面とは一続きには繋がっていない。
【００４０】
層間絶縁層１７の上面には、図１（ａ）及び図１（ｂ）に示すように、上部電極層１９の上端（上面）を通るように配線層２０が形成されている。これにより、コンタクトホール２６中に形成された上部電極層１９が配線層２０に接続されている。
【００４１】
以上の構成においては、抵抗変化層３１が、電気的パルスの印加により抵抗値が可逆的に変化する記憶部を構成している。また、下部電極層１５と、抵抗層１６と、抵抗変化層３１と上部電極層１９とがこの記憶部の抵抗値の変化を利用して情報を記憶する記憶素子１８を構成している。
【００４２】
配線層２０は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）等の材料で構成される。下部電極層１５は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、又は窒化タンタル（ＴａＮ）等の電極材料で構成される。上部電極層１９は、例えば、タングステン（Ｗ）、窒化タンタル（ＴａＮ）、白金（Ｐｔ）等の導電性材料で構成される。
【００４３】
抵抗層１６は、導電性でかつ抵抗を有する材料で構成される。しかし、安定した記憶性能を得る観点から、抵抗層１６は、遷移金属が酸化された酸素不足型の金属酸化物で実質的に構成されることが好ましい。遷移金属は１種類の元素から成っていてもよく、複数種類の元素から成っていてもよい。本実施の形態では、抵抗層１６は、遷移金属が酸化された酸素不足型の金属酸化物で実質的に構成されている。抵抗層１６をこれらの材料で構成する理由は、後述するように、これらの材料から成るオリジナル層の一部を酸化することにより、酸化された部分である抵抗変化層３１と残りの部分である抵抗層１６とを形成するからである。従って、抵抗層１６は、抵抗変化層３１を構成する、遷移金属が酸化された酸素不足型の金属酸化物と同じ遷移金属元素を含みかつそれより酸素含有量が少ない材料で構成されている。
【００４４】
抵抗変化層３１は、電気パルスを印加することにより、抵抗値が可逆的に変化する材料で構成される。しかし、安定した記憶性能を得る観点から、抵抗変化層３１は遷移金属が酸化された酸素不足型の金属酸化物で実質的に構成されることが好ましい。遷移金属は１種類の元素から成っていてもよく、複数種類の元素から成っていてもよい。本実施の形態では、抵抗変化層３１はこの材料で構成されている。但し、抵抗変化層３１を構成する材料は抵抗層１６を構成する材料より酸素を多く含んでいる。また、後述する製法で形成される場合には、抵抗変化層３１は、抵抗層１６（正確にはそのオリジナル層）を酸化して形成される層であると定義される。
【００４５】
遷移金属が酸化された酸素不足型の金属酸化物であって、電気パルスを印加すると可逆的に抵抗が変化するものは種々知られている。例えば、ＨｆＯｘ、ＴａＯｘが挙げられる。このような抵抗変化材料の中でも、ＴａＯｘ（酸素不足型のタンタル酸化物(tantalum oxide)）は、一定の条件（ある条件）下で、安定して抵抗変化するので、好ましい。本実施の形態では、このＴａＯｘを抵抗変化層３１として用いる形態を例示する。以下、ＴａＯｘについて詳しく説明する。
【００４６】
＜ＴａＯｘの好ましい組成範囲＞
ＴａＯｘの好ましい組成範囲は、ｘが０＜ｘ＜２．５の範囲である。ＴａＯｘが、この範囲で抵抗変化現象を示すと推認されるからである。この理由は抵抗変化のメカニズムとともに以下に説明する。なお、ＴａＯｘが、０＜ｘ＜２．５の範囲で抵抗変化現象を示すと推認される理由とその根拠となる実験データとが本願の出願人が出願した国際出願PCT/JP2007/070751の国際公開公報WO 2008/059701A1に詳述されているので、詳しくはそれを参照されたい。
【００４７】
＜抵抗変化のメカニズム＞
以下では、上部電極層と下部電極層との間に酸素不足型のタンタル酸化物層と高抵抗層である第２の酸素不足型のタンタル酸化物層とが存在する場合について述べる。すなわち、本実施の形態においては、抵抗層１６が酸素不足型のタンタル酸化物で構成され、抵抗変化層３１が抵抗層１６の酸素不足型のタンタル酸化物より酸素含有量の多い酸素不足型のタンタル酸化物で構成される場合に相当する。
【００４８】
酸素不足型のタンタル酸化物層の抵抗変化現象は、上部電極層と酸素不足型のタンタル酸化物層との界面付近に電界によって酸素原子が集まったり、拡散したりして発現していると考えられる。具体的には、上部電極層に正の電圧を印加すれば負に帯電している酸素原子が上部電極層側に集まり、高抵抗層を形成して、高抵抗化する。逆に負の電圧を印加すれば、酸素原子が酸素不足型のタンタル酸化物層内に拡散して抵抗が下がる。ここでもし、上記界面（正確には酸素不足型のタンタル酸化物層側の界面）に高抵抗層である第２の酸素不足型のタンタル酸化物層が存在すれば、この部分に大きな電圧がかかって、酸素がこの高抵抗層に注入され、ますます酸素含有率が高くなって、絶縁物として知られている化学量論的組成を有するＴａ２Ｏ５に近づく。その結果、不揮発性記憶素子自体の抵抗が上昇し、高抵抗化状態となる。しかし、上記界面に高抵抗層である第２の酸素不足型のタンタル酸化物層が存在しなければ、電圧は、酸素不足型のタンタル酸化物層に均等にかかり、界面近傍に絶縁物に近い高抵抗層は形成されにくい。その結果、抵抗変化現象は起こりにくくなる。しかし、第２の酸素不足型のタンタル酸化物層が存在しない場合でも、定常的に動作させる電圧よりも高い電圧を加えたり、数多くの電気的パルスを加えたりする、いわゆる、フォーミング工程によって、第２の酸素不足型のタンタル酸化物層に類似した層を一旦作ってやれば、その後は安定した抵抗変化が起こると考えられる。
【００４９】
また、上記のようなメカニズムによれば、第２の酸素不足型のタンタル酸化物層に接している電極に正の電圧を有する電気的パルスを印加した時に高抵抗化が起こりやすく、逆に負の電圧を印加した時に低抵抗化が起こりやすいと言える。但し、第２の酸素不足型のタンタル酸化物層に接していない電極側にフォーミング工程によって第２の酸素不足型のタンタル酸化物層と類似の高酸素含有率を有する層を形成すれば、この逆の抵抗変化を示すような動作も可能であり、上記の印加する電圧の極性と抵抗値との関係は必ず満たさなければならないものではない。
【００５０】
このようなメカニズムによれば、抵抗変化現象は、酸素不足型のタンタル酸化物ＴａＯｘ（０＜ｘ＜２．５））では、その酸素含有量（ｘ）の全範囲に渡って発現すると考えられる。但し、酸素含有量に依存して、発現する抵抗変化の程度に差異は生じると考えられる。酸素含有量が少なくなれば酸素不足型のタンタル酸化物ＴａＯｘの電気的性質が導体（金属）に近くなり、逆に酸素含有量が多くなれば酸素不足型のタンタル酸化物ＴａＯｘの電気的性質が絶縁体に近くなり、いずれの場合にもその抵抗値に及ぼす抵抗変化の影響が小さくなると考えられるからである。
【００５１】
＜本実施の形態＞
本実施の形態では抵抗層１６としてＴａＯｘ薄膜（０＜ｘ＜２．５）を用い、抵抗変化層３１としてＴａＯｙ（ｘ＜ｙ）が用いられる。
【００５２】
以上に説明した本実施の形態の不揮発性記憶素子１０Ａの構成によれば、抵抗変化層３１は、基板１１の厚み方向から見て、その全体が抵抗層１６の中に位置するので、製作過程において抵抗層１６がドライエッチング等でダメージを受けても、記憶部を構成する抵抗変化層３１にはその影響が及びにくい。その結果、上部電極層１９と下部電極層１５との間が低抵抗化（ショートサーキット）したり高抵抗化（オープン）したりすることが防止され、ひいては、安定した記憶機能が得られる。
【００５３】
また、本実施の形態の不揮発性記憶素子１０Ａでは、記憶部は下部電極層１５と上部電極層１９とに挟まれた抵抗変化層３１であり、コンタクトホール２６の底に形成される。そのため、この記憶部を有する記憶素子の基本構成単位は、層間絶縁層１７に下部電極層１９を埋め込んで形成するコンタクトホールの製作プロセスで決まる。したがって、この記憶素子の基本の構成単位は製作プロセスのプロセスルール(process rule)の最小サイズにまで微細化することができる。それ故、不揮発性記憶素子１０Ａを微細化することが可能である。
【００５４】
［不揮発性記憶素子の製造方法］
次に、上記のように構成された不揮発性記憶素子１０Ａの製造方法について説明する。
【００５５】
図２（ａ）乃至図２（ｄ）は、本発明の実施の形態１に係る不揮発性記憶素子の製造方法における下部電極層形成からコンタクトホール形成までの工程を順に示す断面図である。図３（ａ）乃至図３（ｃ）は、抵抗変化層形成から配線層形成までの工程を順に示す断面図である。
【００５６】
図２（ａ）に示す工程において、所定の配線パターン３２が形成された基板１１上に、下部電極膜１５’及び抵抗膜１６’を、スパッタリング、ＣＶＤ等により、この順に堆積する。抵抗膜１６’の材料としては、ここでは、酸素不足型のタンタル酸化物ＴａＯｘ（０＜ｘ＜２．５）が用いられる。なお、「形成」とは、所定のパターン形状にエッチングした状態をいうが、以下では堆積した状態を含めて「形成」として説明する場合もある。下部電極膜１５’の材料としては、ここでは、アルミニウム（Ａｌ）、銅（Ｃｕ）又は窒化タンタル（ＴａＮ）等が用いられる。
【００５７】
次に、図２（ｂ）に示す工程において、通常の露光プロセス及び現像プロセスによって、所定のパターン形状のマスクパターンを形成し、これをマスクとして、下部電極膜１５’と抵抗膜１６’との積層膜をエッチングする。その後、マスクパターンを除去する。これにより、所定の形状にパターンニングされた下部電極層１５と抵抗層１６との積層体が形成される。なお、この抵抗層１６は、正確には、最終的にこの抵抗層１６を一部酸化して、その酸化部分から成る抵抗変化層３１と残りの部分から成る抵抗層１６（図３（ａ）参照）とを形成するためのオリジナル層である。
【００５８】
次に、図２（ｃ）に示す工程において、下部電極層１５と抵抗層１６との積層体を覆うように層間絶縁層１７を、ＣＶＤ等により堆積する。その後、ＣＭＰプロセス(Chemical Mechanical Polishing Process)により層間絶縁層１７を平坦化する。
【００５９】
次に、図２（ｄ）に示す工程において、層間絶縁層１７上に、抵抗層１６上（正確には下部電極層１５と抵抗層１６との積層体上）の所定の位置の上方に開口を有するマスクパターンを通常の露光プロセス及び現像プロセスによって形成する。その後、マスクパターンをマスクとして層間絶縁層１７をドライエッチングして、コンタクトホール２６を形成する。その後、マスクパターンを除去する。このコンタクトホール２６は、図２（ｄ）及び図１（ａ）から判るように、基板１１の厚み方向から見てその底の全体が抵抗層１６の中に位置するように形成される。これにより、コンタクトホール２６の底には抵抗層１６のみが露出する。
【００６０】
次に、図３（ａ）に示す工程において、コンタクトホール２６の底に露出した抵抗層１６に対し、例えば、酸化雰囲気中で印加パワーが１１００Ｗで処理時間が３０秒間であるプラズマ酸化処理を施す。すると、抵抗層１６のコンタクトホール２６の底に露出した表面から活性酸素、酸素イオンあるいは酸素原子が抵抗層に拡散し、抵抗層１６のコンタクトホール２６により露出した表面から一定の深さ（厚み）に渡る領域（参照符号３１で示す）に取り込まれる。これにより、この領域３１は、抵抗層１６の残りの領域（参照符号３１で示す領域以外の領域）に比べて、酸素の含有量が多い領域となる。この領域３１が、抵抗変化層を構成する。このプラズマ酸化処理においては、抵抗層１６のコンタクトホール２６の底に露出した表面から１０ｎｍ程度の深さに渡って抵抗変化層３１が形成される。
【００６１】
なお、抵抗層１６が酸素不足型のタンタル酸化物ＴａＯｘ（０＜ｘ＜２．５）から成っていれば、抵抗変化層３１はＴａＯｙ（０＜ｙ＜２．５、ｘ＜ｙ）となる。
【００６２】
なお、抵抗層がＴａＯｘから成っている場合、抵抗層１６であるＴａＯｘを形成し、その後その表面を酸化処理することにより抵抗変化層３１を形成するので、高濃度の酸化物層（抵抗変化層３１）と低濃度の酸化物層（抵抗層１６）との濃度の制御が容易となる。
【００６３】
上述した抵抗変化層３１を形成する工程においては、酸化雰囲気中でプラズマ酸化処理を行っているが、本発明はこれに限定されるわけではなく、酸素を含む雰囲気下における加熱処理（以下、熱酸化処理という）、酸素を含む雰囲気下におけるプラズマ酸化処理、及び酸素イオン注入の少なくともいずれかの処理を行えばよい。以下、このような熱酸化処理、プラズマ酸化処理、及びイオン注入を、酸化処理と総称する。
【００６４】
さらに、抵抗層１６が酸素不足型のタンタル酸化物ＴａＯｘ（０＜ｘ＜２．５）から成る場合、抵抗変化層３１を形成するのに、上述のような酸化処理を行わず、フォーミング工程を行うことも可能である。例えば、２Ｖの大きさで１００ｎｓの幅を持つ電気的パルスで抵抗状態が変化する潜在的能力を有する不揮発性記憶素子を動作させるために、製造直後にこれとは異なる電気的パルス（例えば、電圧値：下部電極を基準として上部電極に対して＋３Ｖ、パルス幅：１００ｎｓ、回数：４０回）を、印加することで、抵抗変化層３１を形成できる。
【００６５】
次に、図３（ｂ）に示す工程において、層間絶縁層１７上とコンタクトホール２６中に上部電極膜（図示せず）をスパッタリング、ＣＶＤ等により堆積する。上部電極膜の材料としては、例えば、タングステン（Ｗ）や白金（Ｐｔ）等の導電性材料が用いられる。その後、ＣＭＰプロセスや他の平坦化プロセス等により層間絶縁層１７上の上部電極膜を研磨除去する。これにより、コンタクトホール２６中にのみ上部電極膜が残り、これが上部電極層１９を構成する。また、この上部電極層１９は抵抗変化層３１と接続している。
【００６６】
次に、図３（ｃ）に示す工程において、層間絶縁層１７及び上部電極層１９上に、配線層膜（図示せず）を、スパッタリング、ＣＶＤ等により堆積させる。配線膜の材料としては、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）等が用いられる。その後、通常の露光プロセス及び現像プロセスによって、この配線膜上に所定のパターン形状のマスクパターンを形成する。このマスクパターンは、エッチングにおいて残る配線膜が上部電極層１９上を通るように形成される。その後、このマスクパターンをマスクとして配線膜をドライエッチングする。その後、マスクパターンを除去する。これにより、上部電極層１９に接続された配線層２０が形成される。
【００６７】
このように形成された配線パターン３２及び配線層２０と、基板１１に形成された半導体集積回路（図示せず）とは別途電気的に接続される。それにより、この半導体集積回路と不揮発性記憶素子１０Ａの下部電極層１５及び上部電極層１９とが、電気的に接続される。なお、半導体集積回路の形成工程は従来のものと同様である。
【００６８】
このようにして、図１に示す不揮発性記憶素子１０Ａが製造される。
【００６９】
なお、この不揮発性記憶素子１０Ａを用いて、例えば１トランジスタ／１不揮発性記憶部の構成からなる不揮発性記憶装置を作製することができる。
【００７０】
上述の本実施の形態の不揮発性記憶素子の製造方法によれば、下部電極層１５と上部電極層１９に挟まれた抵抗変化層３１が記憶部を構成していて、この抵抗変化層３１がコンタクトホール２６の底に形成される。この抵抗変化層３１はコンタクトホール２６により露出された抵抗層１６を酸化処理することで形成され、かつ、側壁リーク（低抵抗化）、高抵抗化などのエッチング等によるプロセスダメージの影響を受ける抵抗層１６の端面より内側に形成されるため、プロセスダメージによる特性劣化（ショートサーキット又はオープン）を防止することができる。
【００７１】
さらに、上述の不揮発性記憶素子の製造方法は、通常の半導体プロセスによりそれぞれ個別のプロセスで平坦な基板上に不揮発性記憶素子を形成することができるよう構成されている。それ故、不揮発性記憶素子を、記憶部以外の機能を担う部位と同じマスクプロセス（例えば、ＣＭＯＳのプロセス）で標準的に作製することができ、簡略な工程で、高信頼性の不揮発性記憶素子を容易に得ることができる。
【００７２】
［不揮発性記憶素子の動作］
次に、以上のように構成された本実施の形態の不揮発性記憶素子１０Ａの動作を説明する。
【００７３】
この不揮発性記憶素子１０Ａにおいては、下部電極層１５と上部電極層１９との間に第１の所定の電気的パルス（電流パルス又は電圧パルス）を印加する。すると、下部電極層１５と上部電極層１９との間に配置されている抵抗変化層３１にこの電気的パルスが印加される。これにより、この抵抗変化層３１の抵抗値が第１の所定の抵抗値となり、その状態を維持する。そして、この状態において、下部電極層１５と上部電極層１９との間に第２の所定の電気的パルスを印加すると、抵抗変化層３１の抵抗値が第２の所定の抵抗値となり、その状態を維持する。
【００７４】
ここで、第１の所定の抵抗値と第２の所定の抵抗値とを、例えば２値データの２つの値にそれぞれ対応させる。その結果、第１又は第２の所定の電気的パルスを抵抗変化層３１に印加することにより、不揮発性記憶素子１０Ａに２値データを書き込むことができる。また、不揮発性記憶素子１０Ａに対し、抵抗変化層３１の抵抗値が変化しないような電圧又は電流を供給して、その抵抗値を検出することにより、不揮発性記憶素子１０Ａに書き込まれた２値データを読み出すことができる。
【００７５】
このように下部電極層１５と上部電極層１９との間に配置されている抵抗変化層３１が、記憶部として機能する。
【００７６】
［実施例］
以下に本実施の形態の実施例を示す。実施例１は、上述の不揮発性記憶素子の製造方法において、抵抗層１６の材料としてＴａＯｘを用い、この抵抗層１６を酸化処理としてプラズマ酸化処理を行って抵抗変化層３１ＴａＯｙを形成したものである。抵抗層１６の材料であるＴａＯｘの組成はｘ＝１．８であり、抵抗変化層３１の材料であるＴａＯｙの組成はｙ＝２．４９であった。
【００７７】
実施例２は、上述の不揮発性記憶素子の製造方法において、抵抗層１６の材料としてＴａＯｘを用い、この抵抗層１６を酸化処理として熱酸化処理を行って抵抗変化層３１を形成したものである。抵抗層１６の材料であるＴａＯｘの組成はｘ＝１．８であり、抵抗変化層３１の材料であるＴａＯｙの組成はｙ＝２．４９であった。
【００７８】
そして、実施例１の不揮発性記憶素子において、フォーミングすることなく、上部電極層１９と下部電極層１５との間に２Ｖのパルス電圧（パルス幅：１００ｎｓ）を印加したところ、不揮発性記憶素子の抵抗値は３００００Ωになり、さらに、上部電極層１９と下部電極層１５との間に−１Ｖのパルス電圧（パルス幅：１００ｎｓ）を印加したところ、不揮発性記憶素子の抵抗値は２０００Ωになった。実施例２の不揮発性記憶素子において、フォーミングすることなく、上部電極層１９と下部電極層１５との間に１．８Ｖのパルス電圧（パルス幅：１００ｎｓ）を印加すると、不揮発性記憶素子の抵抗値は２００００Ωになり、さらに、上部電極層１９と下部電極層１５との間に−１Ｖのパルス電圧（パルス幅：１００ｎｓ）を印加すると、不揮発性記憶素子の抵抗値は１３００Ωになった。
【００７９】
また、実施例１乃至実施例２の不揮発性記憶素子に対して、それぞれ、上述の異なる電圧パルスを交互に複数回印加したところ、各々の抵抗値が可逆的に変化した。
【００８０】
以上の内容をまとめて、表１に示す。
【００８１】
【表１】
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【００８２】
このように、実施例１乃至実施例２により、本実施の形態による不揮発性記憶素子１０Ａにおいて、抵抗層１６の材料としてＴａＯｘを用い、この抵抗層１６を酸化処理して抵抗変化層３１を形成することにより、安定して抵抗変化（記憶動作）する不揮発性記憶素子が得られることが実証された。
【００８３】
また、抵抗層の材料としてＴａＯｘを用いた場合に、酸化処理を行わず、フォーミング工程により抵抗変化層３１を形成した実施例（記載せず）についても同様に安定して抵抗変化動作することを確認している。
【００８４】
（実施の形態２）
図４は本発明の実施の形態２に係る不揮発性記憶素子の構成を示す図であって、（ａ）は平面図、（ｂ）は（ａ）のIVB-IVB線に沿った断面図である。図４（ａ）においては、理解しやすくするために最上層の絶縁保護層２１の一部を切り欠いて不揮発性記憶素子が示されている。
【００８５】
本実施の形態の不揮発性記憶素子１０Ｂは、実施の形態１の不揮発性記憶素子１０Ａをクロスポイント型の記憶素子として構成したものである。従って、本実施の形態の不揮発性記憶素子１０Ｂの基本的構成は実施の形態１の不揮発性記憶素子１０Ａと同じであるので、両者の相違点を主に説明する。
【００８６】
図４（ａ）及び図４（ｂ）に示すように、本実施の形態の不揮発性素子１０Ｂにおいては、基板１１の上（正確には第１層間絶縁層１３及び第２層間絶縁層１４を介して基板１１の上）に、帯状に形成された複数の第１配線層３３が、基板１１の主面に平行な面内において、互いに平行に所定のピッチで形成されている。複数の第１配線層３３は、本実施の形態ではこのように形成されているが、これには限定されず、互いに平行に間隔を置いて並ぶように形成されていればよい。第１配線層３３は、帯状の下部電極層１５の上に帯状の抵抗層１６が積層された積層体で構成されている。下部電極層１５と抵抗層１６とは基板１１の厚み方向から見て互いに実質的に完全に重なり合うように積層されている。
【００８７】
複数の第１配線層３３の上方には、帯状に形成された複数の第２配線層２０が、基板１１の主面に平行な面内において、互いに平行に所定のピッチで形成されている。なお、複数の第２配線層２０は、これには限定されず、互いに平行に間隔を置いて並ぶように形成されていればよい。第２配線層は実施の形態１の配線層２０が帯状に形成されたものである。複数の（全ての）第２配線層２０は、各第２配線層２０が複数の（全ての）第１配線層３３と直交するように形成されている。なお、複数の（全ての）第２配線層２０は、これには限定されず、各第２配線層２０が複数の（全ての）第１配線層３３と交差するように形成されていればよい。
【００８８】
また、基板１１の上（正確には第１層間絶縁層１３及び第２層間絶縁層１４を介して基板１１の上）には、第３層間絶縁層１７が、複数の第１配線層３３を覆いかつ複数の第１配線層３３と複数の第２配線層２０との間に介在するように形成されている。ここでは、複数の第１配線層３３を覆う第３層間絶縁層１７の上に複数の第２配線層２０が形成されている。第３層間絶縁層１７は実施の形態１の層間絶縁層１７に相当する。
【００８９】
そして、基板１１の厚み方向から見た各第１配線層３３と第２配線層２０との交点（各第１配線層３３と第２配線層２０との立体交差点）３４に実施の形態１の不揮発性記憶素子１０Ａと同様に、第３層間絶縁層１７を貫通して第２配線層２０から抵抗変化層３１に至るようにコンタクトホール２６が形成され、当該コンタクトホール２６の中に上部電極層１９が形成されている。
【００９０】
本実施の形態のクロスポイント型の不揮発性記憶素子１０Ｂにおいては、下部電極層１５と、抵抗層１６と、抵抗変化層３１と、上部電極層１９とが単位記憶素子（メモリセル）１８を構成している。そして、この単位記憶素子１８が全ての第１配線層３３と第２配線層２０との立体交差点３４に形成されており、かつ、各第１配線層３３に対応する全ての単位記憶素子１８がそれらの下部電極層１５及び抵抗層１６として各第１配線層３３を構成する下部電極層１５及び抵抗層１６を共有している。
【００９１】
第３層間絶縁層１７の上には、複数の第２配線層２０を覆うように絶縁保護層２１が形成されている。
【００９２】
さらに、本実施の形態においては、基板１１がシリコン単結晶基板で構成されていて、この基板１１に、直接、トランジスタ等の能動素子１２を集積した半導体回路が形成されている。クロスポイント型の不揮発性記憶素子１０Ｂとこの半導体集積回路とは不揮発性記憶装置を構成する。図４（ｂ）においては、半導体回路の構成要素として能動素子１２が例示されている。また、この能動素子として、ソース領域１２ａ、ドレイン領域１２ｂ、ゲート絶縁膜１２ｃ、及びゲート電極１２ｄを有するトランジスタが例示されている。しかし、半導体回路は、これらの能動素子１２だけでなく、一般にＤＲＡＭ等のメモリ回路に必要な素子を含む。
【００９３】
本実施の形態では、基板１１の上に能動素子１２を含む半導体回路が形成されていて、この半導体回路の構成要素間を埋めるように第１層間絶縁層１３が形成されている。半導体回路の構成要素は、第１層間絶縁層１３上に形成された半導体回路配線２４と第１層間絶縁層１３を貫通して形成されたコンタクト２３とによって互いに接続されている。第１層間絶縁層１３の上には第２層間絶縁層１４が形成されている。そして、この第２層間絶縁層１４の上に、直接、クロスポイント型の不揮発性記憶素子（正確にはクロスポイント型の不揮発性記憶素子１０Ｂの基板１１を除いた部分）が形成されている。そして、第２層間絶縁層１４を貫通して形成された埋め込み導体２２によって半導体回路配線２４と第１配線層３３とが接続されている。また、第２層間絶縁層１４を貫通して形成された埋め込み導体２２と第３層間絶縁層１７を貫通して形成された埋め込み導体（図示せず）とによって半導体配線２４と第２配線層２０とが接続されている。
【００９４】
次に、以上のように構成されたクロスポイント型の不揮発性記憶素子の製造方法を説明する。
【００９５】
図５（ａ）乃至図５（ｄ）は、本発明の実施の形態２に係る不揮発性記憶素子の製造方法における下部電極層形成から抵抗変化層形成までの工程を順に示す断面図である。図６（ａ）乃至図６（ｃ）は、上部電極膜形成から配線層形成までの工程を順に示す断面図である。なお、実際の不揮発性記憶素子１０Ｂでは、多数の第１配線層３３及び第２配線層２０が形成され、これらの立体交差点３４のそれぞれに単位記憶素子１８が形成されるが、図５（ａ）乃至図６（ｃ）においては、理解しやすいように、不揮発性記憶素子１０Ｂの基板１１や通常の半導体プロセスで製造可能な能動素子１２を省略し、図面の簡単化のために単位記憶素子１８を含む要部（第２層間絶縁層１４から上部の構成）のみが示されている。また、理解しやすいように、一部を拡大して示している。また、本実施の形態の不揮発性記憶素子の製造方法は、基本的なプロセスは実施の形態１の不揮発性記憶素子の製造方法と共通するので、その共通するプロセスは省略もしくは簡略化して説明する。
【００９６】
図５（ａ）に示す工程において、第２層間絶縁層１４上に、下部電極膜１５’及び抵抗膜１６’をこの順に堆積する。そして、所定形状のマスクパターンを用いてこれらをエッチングして、複数の下部電極層１５と抵抗層１６との積層体３３を形成する。この積層体３３が第１配線層を構成する。この複数の第１配線層３３は、図４（ａ）に示すように、互いに平行で所定のピッチで並ぶように形成される。
【００９７】
次に、図５（ｂ）に示す工程において、複数の第１配線層３３を覆うように第３層間絶縁層１７を堆積して平坦化する。
【００９８】
次に、図５（ｃ）に示す工程において、第３層間絶縁層１７上に、各第１配線層３３上の複数の所定の位置の上方に開口を有するマスクパターンを形成する。この複数の所定の位置は、複数の第２配線層２０と立体交差すべき位置（立体交差予定部）、すなわち、図４(ａ)及び図４（ｂ）に示す立体交差点３４である。その後、マスクパターンをマスクとして第３層間絶縁層１７をドライエッチングして、コンタクトホール２６を形成し、その後、マスクパターンを除去する。
【００９９】
次に、図５（ｄ）に示す工程において、コンタクトホール２６の底に露出した抵抗層１６に酸化処理をして、コンタクトホール２６の底に抵抗変化層３１を形成する。
【０１００】
次に、図６（ａ）に示す工程において、第３層間絶縁層１７上とコンタクトホール２６中に上部電極膜１９’を堆積する。
【０１０１】
次に、図６（ｂ）に示す工程において、ＣＭＰプロセス等により第３層間絶縁層１７上の上部電極膜１９’を研磨除去する。これにより、コンタクトホール２６中に上部電極層１９が形成される。
【０１０２】
次に、図６（ｃ）に示す工程において、層間絶縁層１７及び上部電極層１９上に、配線層膜（図示せず）を堆積し、この配線膜上に所定形状のマスクパターンを形成する。そして、このマスクパターンを用いてこれらをエッチングして、複数の帯状の第２配線層２０を形成する。その後、マスクパターンを除去する。この複数の第２配線層２０は、図４（ａ）に示すように、互いに平行で所定のピッチで並ぶように形成され、かつ、各第２配線層２０が、複数の第１配線層３３と直交するように形成される。
【０１０３】
このように形成された第１配線層３３と第２配線層２０とが、基板１１に形成された能動素子１２を含む半導体集積回路と、別途、電気的に接続される。それにより、この半導体集積回路と不揮発性記憶素子１０Ｂの下部電極層１５及び上部電極層１９とが、電気的に接続される。
【０１０４】
このようにして、図４（ａ）及び図４（ｂ）に示す不揮発性記憶素子１０Ｂが製造される。この不揮発性記憶素子１０Ｂを用いて、例えばクロスポイント型の大容量の不揮発性記憶素子を作製することができる。
【０１０５】
このような本実施の形態によれば、微細化が可能で安定な記憶性能を有するクロスポイント型の不揮発性記憶素子及びその製造方法を提供することができる。
（実施の形態３）
図７（ａ）及び（ｂ）は、本発明の実施の形態３に係る不揮発性記憶素子の構成を示す図であって、（ａ）は平面図、（ｂ）は（ａ）のVIIB-VIIB線に沿った断面図である。図７（ａ）においては、理解しやすくするために最上層の絶縁保護層２１の一部を切り欠いて不揮発性記憶素子が示されている。
【０１０６】
図７（ａ）及び図７（ｂ）に示すように、本実施の形態の不揮発性記憶素子１０Ｃは、抵抗変化層３１と第２配線層２０との間に非オーミック性素子２７が形成されている点で実施の形態２の不揮発性記憶素子１０Ｂと相違し、これ以外は実施の形態２の不揮発性記憶素子１０Ｂと同じである。以下、この相違点を主に説明する。
【０１０７】
具体的には、非オーミック性素子(non-ohmic element)２７は、ＭＩＭダイオード(Metal-Insulator-Metal Diode)、ＭＳＭダイオード(Metal-Semiconductor-Metal Diode)、バリスタ(varistor)等で代表される周知の素子である。この非オーミック性素子２７には、少なくともある電圧範囲において、電圧の絶対値が増大するに連れて電圧の絶対値の増加に対する電流の絶対値の増加の割合が増大する電圧−電流特性を有していることが必要とされる。ここで、電圧の絶対値の増加に対する電流の絶対値の増加の割合は、（微分）導電度である。このような電圧−電流特性を有することによって、非オーミック性素子２７は、ある電圧範囲において、相対的に低い電圧（絶対値）領域においては、近似的に非導通状態となり、相対的に高い電圧（絶対値）領域においては、近似的に導通状態となる。これにより、選択された単位記憶素子１８に、相対的に高い電圧領域の適宜な電圧を有するパルスを印加すると、選択された単位記憶素子１８は抵抗変化を生じる一方、一部の選択されない単位記憶素子１８にも低抵抗状態にある単位記憶素子１８を介して当該電圧パルスが印加されるもののその電圧が相対的に低い電圧領域のものとなり、当該選択されない単位記憶素子１８は抵抗変化を生じない。その結果、電圧パルスの回り込み（クロストーク）が防止される。なお、抵抗変化層３１が互いに極性の異なる２つの電気パルスを印加することによって、抵抗変化を生じる場合には、非オーミック性素子２７は、正及び負の双方の電圧に対して上述の電圧−電流特性を有することが必要とされるが、抵抗変化層３１が互いに極性の同じ２つの電気パルスを印加することによって、抵抗変化を生じる場合には、非オーミック性素子２７は、正及び負のいずれか一方の電圧においてのみ上述の電圧−電流特性を有することが必要とされる。このような場合には、非オーミック性素子２７として、通常のダイオードを用いることができる。
【０１０８】
本実施の形態では、非オーミック性素子２７は、例えば、非オーミック性材料層２９が第１電極２８と第２電極３０とで挟まれて構成されている。非オーミック性素子２７が、ＭＳＭダイオードである場合には、非オーミック性材料層２９として、例えば、窒素欠損型の窒化シリコン（ＳｉＮｘ）が用いられ、第１電極２８及び第２電極３０の材料として、例えば、窒化タンタル（ＴａＮ）やタングステン（Ｗ）が用いられる。また、非オーミック性素子２７が、ＭＩＭダイオードである場合には、非オーミック性材料層２９として、絶縁体が用いられ、第１電極２８及び第２電極３０の材料として適宜な金属が用いられる。
【０１０９】
本実施の形態では、各立体交差点３４において、コンタクトホール２６の中に、上部電極層１９と第１電極２８とが順に積層されている。そして、各第２配線２０毎に、第３層間絶縁層上に形成された帯状の非オーミック性材料層２９とこの非オーミック性材料層２９の上に形成された帯状の第２電極３０とこの第２電極３０の上に形成された帯状の第２配線層２０との積層体３５が形成されている。この積層体３５において、非オーミック性材料層２９と第２電極３０と第配線層２０とは、基板１１の厚み方向から見て互いに実質的に完全に重なり合うように積層されている。このようにして、単位不揮発性記憶素子１８を構成する上部電極層１９と第２配線層２０との間に、第１電極２８と非オーミック性材料層２９と第２電極３０とから成る非オーミック性素子２７が配置された構成が実現される。
【０１１０】
次に、以上のように構成された実施の形態３に係る不揮発性記憶素子１０Ｃの製造方法を説明する。
【０１１１】
図８は、本発明の実施の形態３に係る不揮発性記憶素子の製造方法における上部電極層エッチング工程を示す断面図である。図９（ａ）乃至図９（ｃ）は、本発明の実施の形態３に係る不揮発性記憶素子の製造方法における第１電極膜堆積から第２配線層形成までの工程を順に示す断面図である。
【０１１２】
本実施の形態の不揮発性記憶素子の製造方法は、図６（ｂ）に示す上部電極層１９の形成工程までは、実施の形態２の不揮発性記憶素子の製造方法と同じである。よって、それらの説明を省略する。
【０１１３】
本実施の形態では、図６（ｂ）に示す工程において、上部電極層１９を形成した後、図８に示す工程において、コンタクトホール２６に形成されている上部電極層１９を選択的にエッチングし、コンタクトホール２６に凹部を形成する。
【０１１４】
次に、図９（ａ）に示す工程において、第３層間絶縁層１７上とコンタクトホール２６の凹部の中とに第１電極膜２８’を堆積する。
【０１１５】
次に、図９（ｂ）に示す工程において、ＣＭＰプロセス等により第３層間絶縁層１７上の第１電極膜２８’を研磨除去する。これにより、コンタクトホール２６の凹部に第１電極２８が形成される。また、この第１電極２８は上部電極層１９と接続している。
【０１１６】
次に、図９（ｃ）に示す工程において、第３層間絶縁層１７及び第１電極層２８上に、非オーミック性材料膜（図示せず）と第２電極膜（図示せず）と第２配線膜（図示せず）とを順に堆積し、これらの堆積膜上に所定形状のマスクパターンを形成する。そして、このマスクパターンを用いてこれらをエッチングして、複数の帯状の積層体３５を形成する。その後、マスクパターンを除去する。積層体３５は、非オーミック性材料層２９と第２電極３０と第２配線層２０とが順に積層されたものである。この複数の積層体３５は、図７（ａ）に示すように、互いに平行で所定のピッチで並ぶように形成され、かつ、各積層体３５が、複数の第１配線層３３と直交するように形成される。
【０１１７】
このような本実施の形態によれば、微細化が可能で安定な記憶性能を有するクロスポイント型の不揮発性記憶素子において、電圧パルスの回り込み（クロストーク）を防止することができ、ひいては書き込みエラー及び読み出しエラーなどを防止することができる。
【０１１８】
なお、上記実施の形態１乃至実施の形態３において、抵抗層１６及び抵抗変化層３１は、それぞれ、所定の材料で実質的に構成される。しかし、抵抗層１６及び抵抗変化層３１が所定の材料以外に、通常存在する濃度レベルの微量の不純物を含んでいてもよいことは言うまでもない。また、抵抗層１６及び抵抗変化層３１は、所定の材料以外に添加物（例えば、記憶特性に影響を及ぼさないような添加物）を含んでいてもよい。
【０１１９】
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
【産業上の利用可能性】
【０１２０】
本発明の不揮発性記憶素子は、デジタル家電、メモリカード、携帯型電話機、及びパーソナルコンピュータなどの種々の電子機器の用途において有用である。【０１２１】
本発明の不揮発性記憶素子の製造方法は、デジタル家電、メモリカード、携帯型電話機、及びパーソナルコンピュータなどの種々の電子機器に用いることが可能な不揮発性記憶素子の製造方法として有用である。
【符号の説明】
【０１２２】
１０Ａ，１０Ｂ，１０Ｃ  不揮発性記憶素子
１１  基板
１２  能動素子
１２ａ  ソース領域
１２ｂ  ドレイン領域
１２ｃ  ゲート絶縁膜
１２ｄ  ゲート電極
１３  第１層間絶縁層
１４  第２層間絶縁層
１５  下部電極層
１６  抵抗層
１７  第３層間絶縁層（層間絶縁層）
１８  単位記憶素子（メモリセル）
１９  上部電極層
２０  第２配線層（配線層）
２１  絶縁保護層
２２  埋め込み導体
２３  コンタクト
２４  半導体回路配線
２６  コンタクトホール
２７  非オーミック性素子
２８  第１電極
２９  非オーミック性材料層
３０  第２電極
３１  抵抗変化層
３２  配線パターン
３３  第１配線層
３４  立体交差点
３５  積層体
【図１】
2010064444.tif 000004
【図２】
2010064444.tif 000005
【図３】
2010064444.tif 000006
【図４】
2010064444.tif 000007
【図５】
2010064444.tif 000008
【図６】
2010064444.tif 000009
【図７】
2010064444.tif 000010
【図８】
2010064444.tif 000011
【図９】
2010064444.tif 000012
【手続補正書】
【提出日】平成22年9月7日(2010.9.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された下部電極層と、
前記下部電極層上に形成され、遷移金属から選択された１種類又は複数種類の元素から成る金属が酸化された酸素不足型の金属酸化物を含む抵抗層と、
前記抵抗層上に形成され、該抵抗層より酸素含有量が多い前記酸素不足型の金属酸化物を含む抵抗変化層と、
前記下部電極層の上方に形成された配線層と、
前記基板と前記配線層との間に介在し、前記配線層から前記抵抗変化層に至るようにコンタクトホールが形成されて少なくとも前記下部電極層及び前記抵抗層を覆う層間絶縁層と、
前記コンタクトホール中に前記抵抗変化層と前記配線層とに接続するように形成された上部電極層と、を備え、
前記抵抗変化層は、その表面が前記コンタクトホールの底に露出するように形成されており、
前記上部電極層は、その下面が前記抵抗変化層に接続されるように前記コンタクトホールを埋めて形成されており、かつ
前記下部電極層と前記上部電極層との間に電気的パルスを印加することにより前記抵抗変化層の抵抗値が可逆的に変化する、不揮発性記憶素子。
【請求項２】
前記抵抗変化層は、前記基板の厚み方向から見て、その全体が前記抵抗層の中に位置するように形成されており、かつ前記コンタクトホールは、前記抵抗変化層のみに至るように形成されている、請求項１に記載の不揮発性記憶素子。
【請求項３】
前記酸素不足型の金属酸化物が酸素不足型のタンタル酸化物ＴａＯｘ（０＜ｘ＜２．５）である、請求項１に記載の不揮発性記憶素子。
【請求項４】
前記抵抗変化層は、前記基板上に前記下部電極層と抵抗層とを順に形成した後、前記基板上に前記下部電極層及び前記抵抗層を覆うように層間絶縁層を形成し、その後、前記抵抗層に至るように前記層間絶縁層を貫通するコンタクトホールを形成し、その後、前記コンタクトホールの底に露出する前記抵抗層を酸化することにより形成されたものである、請求項１乃至３のいずれかに記載の不揮発性記憶素子。
【請求項５】
前記基板の上に帯状に形成された第１配線層と、前記第１配線層の上方に帯状に形成され、かつ、前記第１配線層と立体交差するように形成された前記配線層としての第２配線層と、を備え、
前記第１配線層は、前記基板の上に帯状に形成された前記下部電極層と帯状に形成された前記抵抗層とが順に積層されて構成されており、
前記第１配線層の前記抵抗層の前記第１配線層と前記第２配線層との立体交差点に位置する部分の上に前記抵抗変化層が形成されており、
前記層間絶縁層は、前記基板と前記第２配線層との間に介在し、前記第２配線層から前記抵抗変化層に至るようにコンタクトホールが形成されて少なくとも前記第１配線層を覆うように形成されており、
前記上部電極層は、前記コンタクトホール中に前記抵抗変化層と前記第２配線層とに接続するように形成されている、請求項１に記載の不揮発性記憶素子。
【請求項６】
前記基板の厚み方向から見て、複数の前記第１配線層が互いに間隔を置いて並ぶように形成され、複数の前記第２配線層が互いに間隔を置いて並ぶように形成され、かつ、各前記第２配線層が前記複数の第１配線層と交差するように形成されており、
前記基板の厚み方向から見た各前記第１配線層と前記第２配線層との交点に前記抵抗変化層と前記コンタクトホールと前記上部電極層とが形成されている、請求項５に記載の不揮発性記憶素子。
【請求項７】
前記酸素不足型の金属酸化物が酸素不足型のタンタル酸化物ＴａＯｘ（０＜ｘ＜２．５）である、請求項５に記載の不揮発性記憶素子。
【請求項８】
前記抵抗変化層は、前記基板上に帯状に前記下部電極層と抵抗層とを順に積層して形成した後、前記基板上に前記下部電極層及び前記抵抗層を覆うように層間絶縁層を形成し、その後、前記抵抗層に至るように前記層間絶縁層を貫通するコンタクトホールを形成し、その後、前記コンタクトホールの底に露出する前記抵抗層を酸化することにより形成されたものである、請求項５乃至７のいずれかに記載の不揮発性記憶素子。
【請求項９】
前記下部電極層と前記第２配線層との間に前記抵抗変化層に直列接続されるように非オーミック性素子が形成されており、前記非オーミック性素子は、少なくともある電圧範囲において、電圧の絶対値が増大するに連れて電圧の絶対値の増加に対する電流の絶対値の増加の割合が増大する電圧−電流特性を有している、請求項５乃至７のいずれかに記載の不揮発性記憶素子。
【請求項１０】
前記非オーミック性素子は、前記抵抗変化層と前記第２配線層との間に形成されている、請求９に記載の不揮発性記憶素子。
【請求項１１】
前記非オーミック性素子は、ＭＩＭダイオード、ＭＳＭダイオード、又はバリスタである、請求項９に記載の不揮発性記憶素子。
【請求項１２】
下部電極と上部電極との間に電気的パルスを印加することにより抵抗変化層の抵抗値が可逆的に変化する不揮発性記憶素子の製造方法であって、
基板上に前記下部電極層と遷移金属から選択された１種類又は複数種類の元素から成る金属が酸化された酸素不足型の金属酸化物を含む抵抗層とを順に形成する工程Ａと、
前記工程Ａが遂行された基板上に、前記下部電極層及び前記抵抗層を覆うように層間絶縁層を形成する工程Ｂと、
前記抵抗層に至るように前記層間絶縁層を貫通するコンタクトホールを形成する工程Ｃと、
前記コンタクトホールの底に露出する前記抵抗層を酸化して該抵抗層より酸素含有量が多い前記酸素不足型の金属酸化物を含む前記抵抗変化層を形成する工程Ｄと、
前記コンタクトホールに導電性材料を埋め込んで該コンタクトホール中に前記抵抗変化層に接続する前記上部電極層を形成する工程Ｅと、
前記層間絶縁層の上に前記上部電極層と接続するように配線層を形成する工程Ｆと、を含む、不揮発性記憶素子の製造方法。
【請求項１３】
前記工程Ｃにおいて、前記コンタクトホールは、前記基板の厚み方向から見て、前記コンタクトホールの底が全て前記抵抗層の中に位置するように形成される、請求項１２に記載の不揮発性記憶素子の製造方法。
【請求項１４】
前記工程Ａにおいて、前記基板上に複数の前記下部電極層と前記抵抗層との積層体が複数の帯状でかつ互いに間隔を置いて並ぶように形成され、かつ前記積層体が第１配線層を構成し、
前記工程Ｂにおいて、前記工程Ａが遂行された基板上に、前記複数の第１配線層を覆うように層間絶縁層が形成され、
前記工程Ｃにおいて、各前記第１配線層の前記抵抗層の長手方向の複数の部分（以下、立体交差予定部という）に至るように複数の前記コンタクトホールがそれぞれ形成され、かつ、各前記第１配線層の前記複数の前記立体交差予定部は、前記基板の厚み方向から見て、それぞれ前記配線層を構成する複数の第２配線層と交差するよう予定されている点にそれぞれ位置しており、
前記工程Ｄにおいて、前記複数のコンタクトホールの底にそれぞれ露出する前記抵抗層を酸化して複数の前記抵抗変化層が形成され、
前記工程Ｅにおいて、前記複数のコンタクトホール中に各コンタクトホールに対応する前記抵抗変化層に接続するように複数の前記上部電極層が形成され、
前記工程Ｆにおいて、前記層間絶縁層の上に、前記複数の第２配線層が、各前記第１配線層の前記複数の前記立体交差予定部に対応する前記複数の上部電極層にそれぞれ接続するように形成され、それにより、各前記第２配線層が前記基板の厚み方向から見て前記複数の第１配線層と交差するように形成される、請求項１２に記載の不揮発性記憶素子の製造方法。
【請求項１５】
前記工程Ｄにおける酸化処理が酸素雰囲気中において前記抵抗層をプラズマ酸化する処理である、請求項１２乃至１４のいずれかに記載の不揮発性記憶素子の製造方法。
【請求項１６】
前記工程Ｄにおける酸化処理が酸素雰囲気中において前記基板を加熱する処理である、請求項１２乃至１４のいずれかに記載の不揮発性記憶素子の製造方法。
【請求項１７】
前記工程Ｄにおける酸化処理が酸素イオンを前記抵抗層へ注入する処理である、請求項１２乃至１４のいずれかに記載の不揮発性記憶素子の製造方法。
【請求項１８】
前記工程Ｅ及び前記工程Ｆを含む工程において、非オーミック性素子が前記抵抗変化層と前記配線層との間に形成され、前記非オーミック性素子は、少なくともある電圧範囲において、電圧の絶対値が増大するに連れて電圧の絶対値の増加に対する電流の絶対値の増加の割合が増大する電圧−電流特性を有している、請求項１２に記載の不揮発性記憶素子の製造方法。
【請求項１９】
前記非オーミック性素子として、ＭＩＭダイオード、ＭＳＭダイオード、又はバリスタが形成される、請求項１８に記載の不揮発性記憶素子の製造方法。
【請求項２０】
前記コンタクトホールの径は、前記抵抗層の大きさよりも小さい、請求項１に記載の不揮発性記憶素子。
【請求項２１】
前記抵抗層の上面と前記抵抗変化層の上面とが同一平面にある、請求項１に記載の不揮発性記憶素子。
【手続補正書】
【提出日】平成23年4月19日(2011.4.19)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的パルスの印加によって抵抗値が可逆的に変化する材料を用いてデータを記憶する不揮発性記憶素子及びその製造方法に関する。
【背景技術】
【０００２】
近年、電気機器におけるデジタル技術の進展に伴い、音楽、画像、情報等のデータを保存するために、大容量で、かつ不揮発性の記憶装置に対する要求が高まってきている。こうした要求に応えるための１つの方策として、与えられた電気的パルスによって抵抗値が変化し、その状態を保持しつづける抵抗変化層を記憶素子とする不揮発性記憶装置（以下、ＲｅＲＡＭ(resistive random access memory)とよぶ）が注目されている。これは記憶素子としての構成が比較的簡単で高密度化が容易であることや従来の半導体プロセスとの整合性をとりやすい等の特徴を有していることによる。このようなＲｅＲＡＭにおいては、抵抗変化層により構成される記憶素子を微細化しても設計した抵抗値の変化を安定に再現性よく生じさせることができる材料とその作製プロセスの確立が要求されており、研究開発が活発に行われている。
【０００３】
より高密度に集積化が可能な構造として、ワード線とビット線とが交差する領域に設けられた抵抗変化層からなる記憶素子と非線形な電流・電圧特性を有する２端子素子からなるメモリセルを形成した構成が知られている（第１の従来例。例えば、特許文献１参照。）。このような構成とすることで、非線形素子のスイッチング特性（印加電圧が閾値を超えるか否かに応じて導通状態又は非導通状態になる特性）によってメモリセルの選択性が向上するため、高密度で、かつ高速アクセスが可能なＲｅＲＡＭを実現できると言われている。
【０００４】
さらに、より微細な構造を実現するＲｅＲＡＭが知られている。例えば、ナノホールを利用した細孔構造体を用いたメモリ装置が知られている（第２の従来例。例えば、特許文献２参照。）。このメモリ装置は陽極酸化により形成されるナノホール構造体中に、下部電極と記憶層と上部電極とを埋め込んだメモリ素子等を細孔構造体として作製し、それによって、実効面積の大きな強誘電体素子あるいは抵抗変化素子を作製することが可能であり、ひいては、面密度が高くかつ大容量の半導体メモリを作製することが可能であると言われている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２０３０９８号公報
【特許文献２】特開２００５−１２０４２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
第１の従来例では、非線形素子のスイッチング特性によってメモリセルの選択性が向上するため、高密度で、かつ高速アクセス可能となる。しかしながら、第１の従来例には、ワード線とビット線とが交差する領域に設けられた抵抗変化層からなる記憶素子と非線形素子との形成方法が具体的に記述されていない。例えば、第１の従来例に記載されているような構成であれば、メモリセルをドライエッチング等で形成することが考えられる。しかし、ドライエッチング等でメモリセルを形成する場合、可変抵抗素子の記憶部である可変抵抗体の側壁がエッチング等のダメージにより低抵抗化（ショートサーキット(short circuit)）もしくは高抵抗化（オープン(open)）するなどして特性劣化し、それによりメモリセルの特性バラツキが大きくなりやすい。つまり、安定した記憶性能が得られない。
【０００７】
第２の従来例においては、ナノホール構造体中に、下部電極、記憶層、及び上部電極を埋め込んだメモリ素子等を細孔構造体として作製するため大容量化が可能となる。しかし、例えば第２の従来例に記載されているような構成においては、微細化されたナノホール中に互いに異なる複数の材料を埋め込むことによって、当該ナノホール中に下部電極、記憶層、及び上部電極が形成されている。この場合、記憶層は、ナノホールの中心に位置する柱状の上部電極とナノホールの内壁に沿って形成された筒状の下部電極とに挟まれた薄い筒状の領域に延在する。このため、上部電極に接続されるコンタクトはメモリ素子を形成するナノホール構造体より微細なホールでなければ、上部電極と下部電極とが短絡し、記憶機能を発揮できない。微細なナノホール構造体よりさらに微細なホールを安定して上部電極上にのみ位置するように形成するためには新たな技術開発を必要とするので、従来の半導体プロセスには不向きである。換言すると、このような第２の従来例は、従来の半導体プロセスにおいては微細化が困難である。
【０００８】
本発明は上記課題を解決するためになされたもので、微細化が可能で安定した記憶性能を有する不揮発性記憶素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の不揮発性記憶素子は、基板と、前記基板上に形成された下部電極層と、前記下部電極層上に形成され、遷移金属から選択された１種類又は複数種類の元素から成る金属が酸化された酸素不足型の金属酸化物を含む抵抗層と、前記抵抗層上に形成され、該抵抗層より酸素含有量が多い前記酸素不足型の金属酸化物を含む抵抗変化層と、前記下部電極層の上方に形成された配線層と、前記基板と前記配線層との間に介在し、前記配線層から前記抵抗変化層に至るようにコンタクトホールが形成されて少なくとも前記下部電極層及び前記抵抗層を覆う層間絶縁層と、前記コンタクトホール中に前記抵抗変化層と前記配線層とに接続するように形成された上部電極層と、を備え、前記下部電極層と前記上部電極層との間に電気的パルスを印加することにより前記抵抗変化層の抵抗値が可逆的に変化する。ここで、本発明において、「基板の上に下部電極層を形成する」とは、一般的な解釈に従って、基板の上に、直接、下部電極層を形成する場合と、基板の上に他のものを介して下部電極層を形成する場合との双方を意味する。また、「基板の厚み方向から見て」とは、「基板の厚み方向から透視して又は透視しないで見て」という意味である。また、「層間絶縁層」とは、不揮発性記憶素子の製造プロセスにおいて１つのプロセスで形成される層間絶縁層と、不揮発性記憶素子の製造プロセスにおいては複数のプロセスでそれぞれ形成された複数の層間絶縁層が１つに合体してなる層間絶縁層との双方を指す。
【００１０】
この構成によれば、基板の厚み方向から見て抵抗変化層を抵抗層の中に位置するよう形成することにより、製作過程において抵抗層がドライエッチング等でダメージを受けても、記憶部を構成する抵抗変化層にはその影響が及びにくくなる。その結果、上部電極層と下部電極層との間が低抵抗化（ショートサーキット）したり高抵抗化（オープン）したりすることが防止され、ひいては、安定した記憶機能が得られる。また、記憶部が下部電極層と上部電極層とに挟まれた抵抗変化層であり、コンタクトホールの底に形成される。そのため、この記憶部を有する記憶素子の基本構成単位は、層間絶縁層に上部電極層を埋め込んで形成するコンタクトホールの製作プロセスで決まる。したがって、この記憶素子の基本の構成単位は製作プロセスのプロセスルールの最小サイズにまで微細化することができる。それ故、不揮発性記憶素子を微細化することが可能である。さらに、抵抗変化層、上部電極層、及び下部電極層を通常の半導体プロセスによりそれぞれ個別のプロセスで平坦な基板上に形成することができる構成になっていて、記憶部以外の機能を担う部位と同じマスクプロセス（例えば、ＣＭＯＳのプロセス）で標準的に作製できる。それ故、簡略な工程で、高信頼性の不揮発性記憶素子を容易に製作することができる。
【００１１】
前記抵抗変化層は、前記基板の厚み方向から見て、その全体が前記抵抗層の中に位置するように形成されており、かつ前記コンタクトホールは、前記抵抗変化層のみに至るように形成されていることが好ましい。
【００１２】
この構成によれば、抵抗変化層は、基板の厚み方向から見て、その全体が抵抗層の中に位置するので、製作過程において抵抗層がドライエッチング等でダメージを受けても、記憶部を構成する抵抗変化層にその影響が及ぶことを防止することができる。
【００１３】
前記酸素不足型の金属酸化物が酸素不足型のタンタル酸化物ＴａＯｘ（０＜ｘ＜２．５）であることが好ましい。この構成によれば、安定した抵抗変化動作が得られる。
【００１４】
前記抵抗変化層は、前記基板上に前記下部電極層と抵抗層とを順に形成した後、前記基板上に前記下部電極層及び前記抵抗層を覆うように層間絶縁層を形成し、その後、前記抵抗層に至るように前記層間絶縁層を貫通するコンタクトホールを形成し、その後、前記コンタクトホールの底に露出する前記抵抗層を酸化することにより形成されたものであってもよい。
【００１５】
前記不揮発性記憶素子は、前記基板の上に帯状に形成された第１配線層と、前記第１配線層の上方に帯状に形成され、かつ、前記第１配線層と立体交差するように形成された前記配線層としての第２配線層と、を備え、前記第１配線層は、前記基板の上に帯状に形成された前記下部電極層と帯状に形成された前記抵抗層とが順に積層されて構成されており、前記第１配線層の前記抵抗層の前記第１配線層と前記第２配線層との立体交差点に位置する部分の上に前記抵抗変化層が形成されており、前記層間絶縁層は、前記基板と前記第２配線層との間に介在し、前記第２配線層から前記抵抗変化層に至るようにコンタクトホールが形成されて少なくとも前記第１配線層を覆うように形成されており、前記上部電極層は、前記コンタクトホール中に前記抵抗変化層と前記第２配線層とに接続するように形成されていてもよい。この構成によれば、安定した記憶機能が得られかつ微細化が可能なクロスポイント型の不揮発性記憶素子を実現することができる。
【００１６】
前記基板の厚み方向から見て、複数の前記第１配線層が互いに間隔を置いて並ぶように形成され、複数の前記第２配線層が互いに間隔を置いて並ぶように形成され、かつ、各前記第２配線層が前記複数の第１配線層と交差するように形成されており、前記基板の厚み方向から見た各前記第１配線層と前記第２配線層との交点に前記抵抗変化層と前記コンタクトホールと前記上部電極層とが形成されていてもよい。この構成によれば、安定した記憶機能が得られかつ微細化が可能な大容量のクロスポイント型の不揮発性記憶素子を実現することができる。
【００１７】
前記抵抗変化層は、前記基板上に帯状に前記下部電極層と抵抗層とを順に積層して形成した後、前記基板上に前記下部電極層及び前記抵抗層を覆うように層間絶縁層を形成し、その後、前記抵抗層に至るように前記層間絶縁層を貫通するコンタクトホールを形成し、その後、前記コンタクトホールの底に露出する前記抵抗層を酸化することにより形成されたものであってもよい。
【００１８】
前記下部電極層と前記第２配線層との間に前記抵抗変化層に直列接続されるように非オーミック性素子が形成されており、前記非オーミック性素子は、少なくともある電圧範囲において、電圧の絶対値が増大するに連れて電圧の絶対値の増加に対する電流の絶対値の増加の割合が増大する電圧−電流特性を有していることが好ましい。この構成によれば、クロストークによる書き込みエラー及び読み出しエラーを防止することができる。
【００１９】
前記非オーミック性素子は、前記抵抗変化層と前記第２配線層との間に形成されていてもよい。
【００２０】
前記非オーミック性素子は、ＭＩＭダイオード、ＭＳＭダイオード、又はバリスタであってもよい。
【００２１】
また、本発明の不揮発性記憶素子の製造方法は、下部電極と上部電極との間に電気的パルスを印加することにより抵抗変化層の抵抗値が可逆的に変化する不揮発性記憶素子の製造方法であって、基板上に前記下部電極層と遷移金属から選択された１種類又は複数種類の元素から成る金属が酸化された酸素不足型の金属酸化物を含む抵抗層とを順に形成する工程Ａと、前記工程Ａが遂行された基板上に、前記下部電極層及び前記抵抗層を覆うように層間絶縁層を形成する工程Ｂと、前記抵抗層に至るように前記層間絶縁層を貫通するコンタクトホールを形成する工程Ｃと、前記コンタクトホールの底に露出する前記抵抗層を酸化して該抵抗層より酸素含有量が多い前記酸素不足型の金属酸化物を含む前記抵抗変化層を形成する工程Ｄと、前記コンタクトホールに導電性材料を埋め込んで該コンタクトホール中に前記抵抗変化層に接続する前記上部電極層を形成する工程Ｅと、前記層間絶縁層の上に前記上部電極層と接続するように配線層を形成する工程Ｆと、を含む。
【００２２】
この構成によれば、基板の厚み方向から見て抵抗変化層を抵抗層の中に位置するよう形成することにより、安定した記憶機能を有する不揮発性記憶素子を製作することができる。また、不揮発性記憶素子を微細化することができる。さらに、簡略な工程で、高信頼性の不揮発性記憶素子を容易に製作することができる。
【００２３】
前記工程Ｃにおいて、前記コンタクトホールは、前記基板の厚み方向から見て、前記コンタクトホールの底が全て前記抵抗層の中に位置するように形成されることが好ましい。この構成によれば、製作過程において抵抗層がドライエッチング等でダメージを受けても、記憶部を構成する抵抗変化層にその影響が及ぶことを防止することができる。
【００２４】
前記工程Ａにおいて、前記基板上に複数の前記下部電極層と前記抵抗層との積層体が帯状にかつ互いに間隔を置いて並ぶように形成され、かつ前記積層体が第１配線層を構成し、前記工程Ｂにおいて、前記工程Ａが遂行された基板上に、前記複数の第１配線層を覆うように層間絶縁層が形成され、前記工程Ｃにおいて、各前記第１配線層の前記抵抗層の長手方向の複数の部分（以下、立体交差予定部という）に至るように複数の前記コンタクトホールがそれぞれ形成され、かつ、各前記第１配線層の前記複数の前記立体交差予定部は、前記基板の厚み方向から見て、それぞれ前記配線層を構成する複数の第２配線層と交差するよう予定されている点にそれぞれ位置しており、前記工程Ｄにおいて、前記複数のコンタクトホールの底にそれぞれ露出する前記抵抗層を酸化して複数の前記抵抗変化層が形成され、前記工程Ｅにおいて、前記複数のコンタクトホール中に各コンタクトホールに対応する前記抵抗変化層に接続するように複数の前記上部電極層が形成され、前記工程Ｆにおいて、前記層間絶縁層の上に、前記複数の第２配線層が、各前記第１配線層の前記複数の前記立体交差予定部に対応する前記複数の上部電極層にそれぞれ接続するように形成され、それにより、各前記第２配線層が前記基板の厚み方向から見て前記複数の第１配線層と交差するように形成されてもよい。この構成によれば、簡略な工程で、安定した記憶機能を有し、微細化が可能であり、かつ高信頼性を有する大容量のクロスポイント型の不揮発性記憶素子を製作することができる。
【００２５】
前記工程Ｄにおける酸化処理が酸素雰囲気中において前記抵抗層をプラズマ酸化する処理であってもよい。
【００２６】
前記工程Ｄにおける酸化処理が酸素雰囲気中において前記基板を加熱する処理であってもよい。
【００２７】
前記工程Ｄにおける酸化処理が酸素イオンを前記抵抗層へ注入する処理であってもよい。
【００２８】
前記工程Ｅ及び前記工程Ｆを含む工程において、非オーミック性素子が前記抵抗変化層と前記配線層との間に形成され、前記非オーミック性素子は、少なくともある電圧範囲において、電圧の絶対値が増大するに連れて電圧の絶対値の増加に対する電流の絶対値の増加の割合が増大する電圧−電流特性を有していることが好ましい。この構成によれば、クロストークによる書き込みエラー及び読み出しエラーを防止することができる。
【００２９】
前記非オーミック性素子として、ＭＩＭダイオード、ＭＳＭダイオード、又はバリスタが形成されてもよい。
【００３０】
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
【発明の効果】
【００３１】
本発明は以上に説明したように構成され、微細化が可能で安定した記憶性能を有する不揮発性記憶素子及びその製造方法を提供できるという効果を奏する。
【図面の簡単な説明】
【００３２】
【図１】図１（ａ）及び（ｂ）は、本発明の実施の形態１に係る不揮発性記憶素子の構成を示す図であって、(a)は平面図、（ｂ）は（ａ）におけるIB-IB線に沿った断面図で、（ｃ）は抵抗変化層の他の構成例を示す断面図である。
【図２】図２（ａ）乃至図２（ｄ）は、本発明の実施の形態１に係る不揮発性記憶素子の製造方法における下部電極層形成からコンタクトホール形成までの工程を順に示す断面図である。
【図３】図３（ａ）乃至図３（ｃ）は、抵抗変化層形成から配線層形成までの工程を順に示す断面図である。
【図４】本発明の実施の形態２に係る不揮発性記憶素子の構成を示す図であって、（ａ）は平面図、（ｂ）は（ａ）のIVB-IVB線に沿った断面図である。
【図５】図５（ａ）乃至図５（ｄ）は、本発明の実施の形態２に係る不揮発性記憶素子の製造方法における下部電極層形成から抵抗変化層形成までの工程を順に示す断面図である。
【図６】図６（ａ）乃至図６（ｃ）は、上部電極膜形成から配線層形成までの工程を順に示す断面図である。
【図７】図７（ａ）及び（ｂ）は、本発明の実施の形態３に係る不揮発性記憶素子の構成を示す図であって、（ａ）は平面図、（ｂ）は（ａ）のVIIB-VIIB線に沿った断面図である。
【図８】本発明の実施の形態３に係る不揮発性記憶素子の製造方法における上部電極層エッチング工程を示す断面図である。
【図９】図９（ａ）乃至図９（ｃ）は、本発明の実施の形態３に係る不揮発性記憶素子の製造方法における第１電極膜堆積から第２配線層形成までの工程を順に示す断面図である。
【発明を実施するための形態】
【００３３】
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。なお、以下では全ての図を通じて同一又は相当する要素には同一の参照符号を付して、その重複する説明を省略する。
【００３４】
（実施の形態１）
［不揮発性記憶素子の構成］
図１（ａ）及び（ｂ）は、本発明の実施の形態１に係る不揮発性記憶素子の構成を示す図であって、（ａ）は平面図、（ｂ）は（ａ）におけるIB-IB線に沿った断面図、（ｃ）は抵抗変化層の他の構成例を示す断面図である。なお、図１（ａ）では、層間絶縁層１７（図１（ｂ）参照）が透視して描かれており、層間絶縁層の図示が省略されている。
【００３５】
図１（ａ）及び図１（ｂ）を参照すると、本実施の形態の不揮発性記憶素子１０Ａは、基板１１を備えている。基板１１はシリコン半導体等で構成されている。本実施の形態では、基板１１には不揮発性記憶素子１０Ａが用いられる半導体集積回路（図示せず）が形成されていて、その配線パターン３２が基板１１上に形成されている。配線パターン３２の上には、下部電極層１５が形成されている。ここで、半導体集積回路及び配線パターン３２は不揮発性記憶素子１０Ａの用途を説明するために例示したものである。それ故、必ずしも基板１１に半導体集積回路及び配線パターン３２が形成されている必要はない。配線パターン３２を省略する場合には、例えば、下部電極層１５が基板１１の上に直接形成され、下部電極層１５が配線パターン３２を兼ねてもよい。なお、不揮発性記憶素子１０Ａと半導体集積回路とは不揮発性記憶装置を構成する。
【００３６】
下部電極層１５の上には、抵抗層１６が形成されている。抵抗層１６の上には抵抗変化層３１が形成されている。さらに基板１１の上には、配線パターン３２、下部電極層１５、抵抗層１６、及び抵抗変化層３１（正確には、抵抗変化層３１の直上には層間絶縁層１７ではなくコンタクトホール２６が存在する）を覆うように層間絶縁層１７が形成されている。層間絶縁層１７には、これを貫通して抵抗変化層３１に至るようにコンタクトホール２６が形成されている。ここで、図１（ｂ）に示すように、コンタクトホール２６の底（下側開口）２６ａは基板１１の厚み方向から見て、その全体が抵抗層１６の中に位置するように形成されている。このコンタクトホール２６の底２６ａの抵抗層１６上の位置は予め定められている。また、コンタクトホール２６の底２６ａは基板１１の厚み方向から見て実質的に抵抗変化層３１と一致している（実質的に完全に重なり合っている）。つまり、コンタクトホール２６は抵抗変化層３１のみに至るように層間絶縁層１７に形成されている。さらに、抵抗変化層３１は、コンタクトホール２６の底２６ａに露出したその表面から一定の厚みに形成されている。
【００３７】
コンタクトホール２６の中には当該コンタクトホール２６を埋めるように上部電極層１９が形成されている。これにより、上部電極層１９はその下面（下端）が抵抗変化層３１に接続されている。また、基板１１の厚み方向から見て上部電極層１９は、実質的に抵抗変化層３１と一致している（実質的に完全に重なり合っている）。これはコンタクトホール２６の形成後にその底に抵抗層１６が露出した当該露出部分を酸化することで抵抗変化層３１が形成されるため、上部電極層１９の底面には必ず抵抗変化層３１が形成されるからである。したがってショートすることなく抵抗変化層３１に確実に電圧を印加することができる。
【００３８】
ここで、以下のことが重要である。上部電極層１９と抵抗層１６とがショートすることなく抵抗変化層３１に電圧を印加するためには、基板１１の厚み方向から見て上部電極層１９はその全体が抵抗変化層３１の中に位置するように形成されていればよい。従って、上部電極層１９（ひいてはコンタクトホール２６）と抵抗変化層３１とは、必ずしも図１（ｂ）に示すような位置関係に形成される必要はなく、図１（ｃ）に示すような位置関係に形成されていてもよい。そして、この場合にも、コンタクトホール２６は抵抗変化層３１のみに至るように層間絶縁層１７に形成されていることになる。図１（ｃ）では、基板１１の厚み方向から見て抵抗変化層３１が上部電極層１９の全体よりも広い面積に渡って延在するように形成されている。別の表現をすると、抵抗変化層３１は、その厚さと同程度の幅だけ、コンタクトホール２６の外側に向かって広がるように形成されている。さらに別の表現をすると、抵抗層１６に対して施す酸化処理（後に説明する。）によりコンタクトホール２６の底２６ａから酸素が拡散することで抵抗変化層３１が形成されている。このように抵抗層１６に対して酸化処理を施すことにより抵抗変化層３１を形成する場合には、その酸化条件等により、抵抗変化層３１は図１（ｂ）に示すように形成される場合もあれば、図１（ｃ）に示すように形成される場合もある。
【００３９】
また、基板１１の厚み方向から見て抵抗変化層３１は、その全体が抵抗層１６の中に位置するように形成されている。この構成によれば、抵抗変化層３１は抵抗層１６の側面から十分に離れているため、側面の劣化による特性の劣化の影響が生じない。別の表現をすると、抵抗変化層３１と上部電極層１９との接合面積（接触面がなす面積）より、抵抗層１６と下部電極層１５との接合面積の方が大きい構成となっている。さらに別の表現をすると、抵抗層１６の側面と上部電極層１９の側面とは一続きには繋がっていない。
【００４０】
層間絶縁層１７の上面には、図１（ａ）及び図１（ｂ）に示すように、上部電極層１９の上端（上面）を通るように配線層２０が形成されている。これにより、コンタクトホール２６中に形成された上部電極層１９が配線層２０に接続されている。
【００４１】
以上の構成においては、抵抗変化層３１が、電気的パルスの印加により抵抗値が可逆的に変化する記憶部を構成している。また、下部電極層１５と、抵抗層１６と、抵抗変化層３１と上部電極層１９とがこの記憶部の抵抗値の変化を利用して情報を記憶する記憶素子１８を構成している。
【００４２】
配線層２０は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）等の材料で構成される。下部電極層１５は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、又は窒化タンタル（ＴａＮ）等の電極材料で構成される。上部電極層１９は、例えば、タングステン（Ｗ）、窒化タンタル（ＴａＮ）、白金（Ｐｔ）等の導電性材料で構成される。
【００４３】
抵抗層１６は、導電性でかつ抵抗を有する材料で構成される。しかし、安定した記憶性能を得る観点から、抵抗層１６は、遷移金属が酸化された酸素不足型の金属酸化物で実質的に構成されることが好ましい。遷移金属は１種類の元素から成っていてもよく、複数種類の元素から成っていてもよい。本実施の形態では、抵抗層１６は、遷移金属が酸化された酸素不足型の金属酸化物で実質的に構成されている。抵抗層１６をこれらの材料で構成する理由は、後述するように、これらの材料から成るオリジナル層の一部を酸化することにより、酸化された部分である抵抗変化層３１と残りの部分である抵抗層１６とを形成するからである。従って、抵抗層１６は、抵抗変化層３１を構成する、遷移金属が酸化された酸素不足型の金属酸化物と同じ遷移金属元素を含みかつそれより酸素含有量が少ない材料で構成されている。
【００４４】
抵抗変化層３１は、電気パルスを印加することにより、抵抗値が可逆的に変化する材料で構成される。しかし、安定した記憶性能を得る観点から、抵抗変化層３１は遷移金属が酸化された酸素不足型の金属酸化物で実質的に構成されることが好ましい。遷移金属は１種類の元素から成っていてもよく、複数種類の元素から成っていてもよい。本実施の形態では、抵抗変化層３１はこの材料で構成されている。但し、抵抗変化層３１を構成する材料は抵抗層１６を構成する材料より酸素を多く含んでいる。また、後述する製法で形成される場合には、抵抗変化層３１は、抵抗層１６（正確にはそのオリジナル層）を酸化して形成される層であると定義される。
【００４５】
遷移金属が酸化された酸素不足型の金属酸化物であって、電気パルスを印加すると可逆的に抵抗が変化するものは種々知られている。例えば、ＨｆＯｘ、ＴａＯｘが挙げられる。このような抵抗変化材料の中でも、ＴａＯｘ（酸素不足型のタンタル酸化物(tantalum oxide)）は、一定の条件（ある条件）下で、安定して抵抗変化するので、好ましい。本実施の形態では、このＴａＯｘを抵抗変化層３１として用いる形態を例示する。以下、ＴａＯｘについて詳しく説明する。
【００４６】
＜ＴａＯｘの好ましい組成範囲＞
ＴａＯｘの好ましい組成範囲は、ｘが０＜ｘ＜２．５の範囲である。ＴａＯｘが、この範囲で抵抗変化現象を示すと推認されるからである。この理由は抵抗変化のメカニズムとともに以下に説明する。なお、ＴａＯｘが、０＜ｘ＜２．５の範囲で抵抗変化現象を示すと推認される理由とその根拠となる実験データとが本願の出願人が出願した国際出願PCT/JP2007/070751の国際公開公報WO 2008/059701A1に詳述されているので、詳しくはそれを参照されたい。
【００４７】
＜抵抗変化のメカニズム＞
以下では、上部電極層と下部電極層との間に酸素不足型のタンタル酸化物層と高抵抗層である第２の酸素不足型のタンタル酸化物層とが存在する場合について述べる。すなわち、本実施の形態においては、抵抗層１６が酸素不足型のタンタル酸化物で構成され、抵抗変化層３１が抵抗層１６の酸素不足型のタンタル酸化物より酸素含有量の多い酸素不足型のタンタル酸化物で構成される場合に相当する。
【００４８】
酸素不足型のタンタル酸化物層の抵抗変化現象は、上部電極層と酸素不足型のタンタル酸化物層との界面付近に電界によって酸素原子が集まったり、拡散したりして発現していると考えられる。具体的には、上部電極層に正の電圧を印加すれば負に帯電している酸素原子が上部電極層側に集まり、高抵抗層を形成して、高抵抗化する。逆に負の電圧を印加すれば、酸素原子が酸素不足型のタンタル酸化物層内に拡散して抵抗が下がる。ここでもし、上記界面（正確には酸素不足型のタンタル酸化物層側の界面）に高抵抗層である第２の酸素不足型のタンタル酸化物層が存在すれば、この部分に大きな電圧がかかって、酸素がこの高抵抗層に注入され、ますます酸素含有率が高くなって、絶縁物として知られている化学量論的組成を有するＴａ２Ｏ５に近づく。その結果、不揮発性記憶素子自体の抵抗が上昇し、高抵抗化状態となる。しかし、上記界面に高抵抗層である第２の酸素不足型のタンタル酸化物層が存在しなければ、電圧は、酸素不足型のタンタル酸化物層に均等にかかり、界面近傍に絶縁物に近い高抵抗層は形成されにくい。その結果、抵抗変化現象は起こりにくくなる。しかし、第２の酸素不足型のタンタル酸化物層が存在しない場合でも、定常的に動作させる電圧よりも高い電圧を加えたり、数多くの電気的パルスを加えたりする、いわゆる、フォーミング工程によって、第２の酸素不足型のタンタル酸化物層に類似した層を一旦作ってやれば、その後は安定した抵抗変化が起こると考えられる。
【００４９】
また、上記のようなメカニズムによれば、第２の酸素不足型のタンタル酸化物層に接している電極に正の電圧を有する電気的パルスを印加した時に高抵抗化が起こりやすく、逆に負の電圧を印加した時に低抵抗化が起こりやすいと言える。但し、第２の酸素不足型のタンタル酸化物層に接していない電極側にフォーミング工程によって第２の酸素不足型のタンタル酸化物層と類似の高酸素含有率を有する層を形成すれば、この逆の抵抗変化を示すような動作も可能であり、上記の印加する電圧の極性と抵抗値との関係は必ず満たさなければならないものではない。
【００５０】
このようなメカニズムによれば、抵抗変化現象は、酸素不足型のタンタル酸化物ＴａＯｘ（０＜ｘ＜２．５））では、その酸素含有量（ｘ）の全範囲に渡って発現すると考えられる。但し、酸素含有量に依存して、発現する抵抗変化の程度に差異は生じると考えられる。酸素含有量が少なくなれば酸素不足型のタンタル酸化物ＴａＯｘの電気的性質が導体（金属）に近くなり、逆に酸素含有量が多くなれば酸素不足型のタンタル酸化物ＴａＯｘの電気的性質が絶縁体に近くなり、いずれの場合にもその抵抗値に及ぼす抵抗変化の影響が小さくなると考えられるからである。
【００５１】
＜本実施の形態＞
本実施の形態では抵抗層１６としてＴａＯｘ薄膜（０＜ｘ＜２．５）を用い、抵抗変化層３１としてＴａＯｙ（ｘ＜ｙ）が用いられる。
【００５２】
以上に説明した本実施の形態の不揮発性記憶素子１０Ａの構成によれば、抵抗変化層３１は、基板１１の厚み方向から見て、その全体が抵抗層１６の中に位置するので、製作過程において抵抗層１６がドライエッチング等でダメージを受けても、記憶部を構成する抵抗変化層３１にはその影響が及びにくい。その結果、上部電極層１９と下部電極層１５との間が低抵抗化（ショートサーキット）したり高抵抗化（オープン）したりすることが防止され、ひいては、安定した記憶機能が得られる。
【００５３】
また、本実施の形態の不揮発性記憶素子１０Ａでは、記憶部は下部電極層１５と上部電極層１９とに挟まれた抵抗変化層３１であり、コンタクトホール２６の底に形成される。そのため、この記憶部を有する記憶素子の基本構成単位は、層間絶縁層１７に下部電極層１９を埋め込んで形成するコンタクトホールの製作プロセスで決まる。したがって、この記憶素子の基本の構成単位は製作プロセスのプロセスルール(process rule)の最小サイズにまで微細化することができる。それ故、不揮発性記憶素子１０Ａを微細化することが可能である。
【００５４】
［不揮発性記憶素子の製造方法］
次に、上記のように構成された不揮発性記憶素子１０Ａの製造方法について説明する。
【００５５】
図２（ａ）乃至図２（ｄ）は、本発明の実施の形態１に係る不揮発性記憶素子の製造方法における下部電極層形成からコンタクトホール形成までの工程を順に示す断面図である。図３（ａ）乃至図３（ｃ）は、抵抗変化層形成から配線層形成までの工程を順に示す断面図である。
【００５６】
図２（ａ）に示す工程において、所定の配線パターン３２が形成された基板１１上に、下部電極膜１５’及び抵抗膜１６’を、スパッタリング、ＣＶＤ等により、この順に堆積する。抵抗膜１６’の材料としては、ここでは、酸素不足型のタンタル酸化物ＴａＯｘ（０＜ｘ＜２．５）が用いられる。なお、「形成」とは、所定のパターン形状にエッチングした状態をいうが、以下では堆積した状態を含めて「形成」として説明する場合もある。下部電極膜１５’の材料としては、ここでは、アルミニウム（Ａｌ）、銅（Ｃｕ）又は窒化タンタル（ＴａＮ）等が用いられる。
【００５７】
次に、図２（ｂ）に示す工程において、通常の露光プロセス及び現像プロセスによって、所定のパターン形状のマスクパターンを形成し、これをマスクとして、下部電極膜１５’と抵抗膜１６’との積層膜をエッチングする。その後、マスクパターンを除去する。これにより、所定の形状にパターンニングされた下部電極層１５と抵抗層１６との積層体が形成される。なお、この抵抗層１６は、正確には、最終的にこの抵抗層１６を一部酸化して、その酸化部分から成る抵抗変化層３１と残りの部分から成る抵抗層１６（図３（ａ）参照）とを形成するためのオリジナル層である。
【００５８】
次に、図２（ｃ）に示す工程において、下部電極層１５と抵抗層１６との積層体を覆うように層間絶縁層１７を、ＣＶＤ等により堆積する。その後、ＣＭＰプロセス(Chemical Mechanical Polishing Process)により層間絶縁層１７を平坦化する。
【００５９】
次に、図２（ｄ）に示す工程において、層間絶縁層１７上に、抵抗層１６上（正確には下部電極層１５と抵抗層１６との積層体上）の所定の位置の上方に開口を有するマスクパターンを通常の露光プロセス及び現像プロセスによって形成する。その後、マスクパターンをマスクとして層間絶縁層１７をドライエッチングして、コンタクトホール２６を形成する。その後、マスクパターンを除去する。このコンタクトホール２６は、図２（ｄ）及び図１（ａ）から判るように、基板１１の厚み方向から見てその底の全体が抵抗層１６の中に位置するように形成される。これにより、コンタクトホール２６の底には抵抗層１６のみが露出する。
【００６０】
次に、図３（ａ）に示す工程において、コンタクトホール２６の底に露出した抵抗層１６に対し、例えば、酸化雰囲気中で印加パワーが１１００Ｗで処理時間が３０秒間であるプラズマ酸化処理を施す。すると、抵抗層１６のコンタクトホール２６の底に露出した表面から活性酸素、酸素イオンあるいは酸素原子が抵抗層に拡散し、抵抗層１６のコンタクトホール２６により露出した表面から一定の深さ（厚み）に渡る領域（参照符号３１で示す）に取り込まれる。これにより、この領域３１は、抵抗層１６の残りの領域（参照符号３１で示す領域以外の領域）に比べて、酸素の含有量が多い領域となる。この領域３１が、抵抗変化層を構成する。このプラズマ酸化処理においては、抵抗層１６のコンタクトホール２６の底に露出した表面から１０ｎｍ程度の深さに渡って抵抗変化層３１が形成される。
【００６１】
なお、抵抗層１６が酸素不足型のタンタル酸化物ＴａＯｘ（０＜ｘ＜２．５）から成っていれば、抵抗変化層３１はＴａＯｙ（０＜ｙ＜２．５、ｘ＜ｙ）となる。
【００６２】
なお、抵抗層がＴａＯｘから成っている場合、抵抗層１６であるＴａＯｘを形成し、その後その表面を酸化処理することにより抵抗変化層３１を形成するので、高濃度の酸化物層（抵抗変化層３１）と低濃度の酸化物層（抵抗層１６）との濃度の制御が容易となる。
【００６３】
上述した抵抗変化層３１を形成する工程においては、酸化雰囲気中でプラズマ酸化処理を行っているが、本発明はこれに限定されるわけではなく、酸素を含む雰囲気下における加熱処理（以下、熱酸化処理という）、酸素を含む雰囲気下におけるプラズマ酸化処理、及び酸素イオン注入の少なくともいずれかの処理を行えばよい。以下、このような熱酸化処理、プラズマ酸化処理、及びイオン注入を、酸化処理と総称する。
【００６４】
さらに、抵抗層１６が酸素不足型のタンタル酸化物ＴａＯｘ（０＜ｘ＜２．５）から成る場合、抵抗変化層３１を形成するのに、上述のような酸化処理を行わず、フォーミング工程を行うことも可能である。例えば、２Ｖの大きさで１００ｎｓの幅を持つ電気的パルスで抵抗状態が変化する潜在的能力を有する不揮発性記憶素子を動作させるために、製造直後にこれとは異なる電気的パルス（例えば、電圧値：下部電極を基準として上部電極に対して＋３Ｖ、パルス幅：１００ｎｓ、回数：４０回）を、印加することで、抵抗変化層３１を形成できる。
【００６５】
次に、図３（ｂ）に示す工程において、層間絶縁層１７上とコンタクトホール２６中に上部電極膜（図示せず）をスパッタリング、ＣＶＤ等により堆積する。上部電極膜の材料としては、例えば、タングステン（Ｗ）や白金（Ｐｔ）等の導電性材料が用いられる。その後、ＣＭＰプロセスや他の平坦化プロセス等により層間絶縁層１７上の上部電極膜を研磨除去する。これにより、コンタクトホール２６中にのみ上部電極膜が残り、これが上部電極層１９を構成する。また、この上部電極層１９は抵抗変化層３１と接続している。
【００６６】
次に、図３（ｃ）に示す工程において、層間絶縁層１７及び上部電極層１９上に、配線層膜（図示せず）を、スパッタリング、ＣＶＤ等により堆積させる。配線膜の材料としては、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）等が用いられる。その後、通常の露光プロセス及び現像プロセスによって、この配線膜上に所定のパターン形状のマスクパターンを形成する。このマスクパターンは、エッチングにおいて残る配線膜が上部電極層１９上を通るように形成される。その後、このマスクパターンをマスクとして配線膜をドライエッチングする。その後、マスクパターンを除去する。これにより、上部電極層１９に接続された配線層２０が形成される。
【００６７】
このように形成された配線パターン３２及び配線層２０と、基板１１に形成された半導体集積回路（図示せず）とは別途電気的に接続される。それにより、この半導体集積回路と不揮発性記憶素子１０Ａの下部電極層１５及び上部電極層１９とが、電気的に接続される。なお、半導体集積回路の形成工程は従来のものと同様である。
【００６８】
このようにして、図１に示す不揮発性記憶素子１０Ａが製造される。
【００６９】
なお、この不揮発性記憶素子１０Ａを用いて、例えば１トランジスタ／１不揮発性記憶部の構成からなる不揮発性記憶装置を作製することができる。
【００７０】
上述の本実施の形態の不揮発性記憶素子の製造方法によれば、下部電極層１５と上部電極層１９に挟まれた抵抗変化層３１が記憶部を構成していて、この抵抗変化層３１がコンタクトホール２６の底に形成される。この抵抗変化層３１はコンタクトホール２６により露出された抵抗層１６を酸化処理することで形成され、かつ、側壁リーク（低抵抗化）、高抵抗化などのエッチング等によるプロセスダメージの影響を受ける抵抗層１６の端面より内側に形成されるため、プロセスダメージによる特性劣化（ショートサーキット又はオープン）を防止することができる。
【００７１】
さらに、上述の不揮発性記憶素子の製造方法は、通常の半導体プロセスによりそれぞれ個別のプロセスで平坦な基板上に不揮発性記憶素子を形成することができるよう構成されている。それ故、不揮発性記憶素子を、記憶部以外の機能を担う部位と同じマスクプロセス（例えば、ＣＭＯＳのプロセス）で標準的に作製することができ、簡略な工程で、高信頼性の不揮発性記憶素子を容易に得ることができる。
【００７２】
［不揮発性記憶素子の動作］
次に、以上のように構成された本実施の形態の不揮発性記憶素子１０Ａの動作を説明する。
【００７３】
この不揮発性記憶素子１０Ａにおいては、下部電極層１５と上部電極層１９との間に第１の所定の電気的パルス（電流パルス又は電圧パルス）を印加する。すると、下部電極層１５と上部電極層１９との間に配置されている抵抗変化層３１にこの電気的パルスが印加される。これにより、この抵抗変化層３１の抵抗値が第１の所定の抵抗値となり、その状態を維持する。そして、この状態において、下部電極層１５と上部電極層１９との間に第２の所定の電気的パルスを印加すると、抵抗変化層３１の抵抗値が第２の所定の抵抗値となり、その状態を維持する。
【００７４】
ここで、第１の所定の抵抗値と第２の所定の抵抗値とを、例えば２値データの２つの値にそれぞれ対応させる。その結果、第１又は第２の所定の電気的パルスを抵抗変化層３１に印加することにより、不揮発性記憶素子１０Ａに２値データを書き込むことができる。また、不揮発性記憶素子１０Ａに対し、抵抗変化層３１の抵抗値が変化しないような電圧又は電流を供給して、その抵抗値を検出することにより、不揮発性記憶素子１０Ａに書き込まれた２値データを読み出すことができる。
【００７５】
このように下部電極層１５と上部電極層１９との間に配置されている抵抗変化層３１が、記憶部として機能する。
【００７６】
［実施例］
以下に本実施の形態の実施例を示す。実施例１は、上述の不揮発性記憶素子の製造方法において、抵抗層１６の材料としてＴａＯｘを用い、この抵抗層１６を酸化処理としてプラズマ酸化処理を行って抵抗変化層３１ＴａＯｙを形成したものである。抵抗層１６の材料であるＴａＯｘの組成はｘ＝１．８であり、抵抗変化層３１の材料であるＴａＯｙの組成はｙ＝２．４９であった。
【００７７】
実施例２は、上述の不揮発性記憶素子の製造方法において、抵抗層１６の材料としてＴａＯｘを用い、この抵抗層１６を酸化処理として熱酸化処理を行って抵抗変化層３１を形成したものである。抵抗層１６の材料であるＴａＯｘの組成はｘ＝１．８であり、抵抗変化層３１の材料であるＴａＯｙの組成はｙ＝２．４９であった。
【００７８】
そして、実施例１の不揮発性記憶素子において、フォーミングすることなく、上部電極層１９と下部電極層１５との間に２Ｖのパルス電圧（パルス幅：１００ｎｓ）を印加したところ、不揮発性記憶素子の抵抗値は３００００Ωになり、さらに、上部電極層１９と下部電極層１５との間に−１Ｖのパルス電圧（パルス幅：１００ｎｓ）を印加したところ、不揮発性記憶素子の抵抗値は２０００Ωになった。実施例２の不揮発性記憶素子において、フォーミングすることなく、上部電極層１９と下部電極層１５との間に１．８Ｖのパルス電圧（パルス幅：１００ｎｓ）を印加すると、不揮発性記憶素子の抵抗値は２００００Ωになり、さらに、上部電極層１９と下部電極層１５との間に−１Ｖのパルス電圧（パルス幅：１００ｎｓ）を印加すると、不揮発性記憶素子の抵抗値は１３００Ωになった。
【００７９】
また、実施例１乃至実施例２の不揮発性記憶素子に対して、それぞれ、上述の異なる電圧パルスを交互に複数回印加したところ、各々の抵抗値が可逆的に変化した。
【００８０】
以上の内容をまとめて、表１に示す。
【００８１】
【表１】
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このように、実施例１乃至実施例２により、本実施の形態による不揮発性記憶素子１０Ａにおいて、抵抗層１６の材料としてＴａＯｘを用い、この抵抗層１６を酸化処理して抵抗変化層３１を形成することにより、安定して抵抗変化（記憶動作）する不揮発性記憶素子が得られることが実証された。
【００８２】
また、抵抗層の材料としてＴａＯｘを用いた場合に、酸化処理を行わず、フォーミング工程により抵抗変化層３１を形成した実施例（記載せず）についても同様に安定して抵抗変化動作することを確認している。
【００８３】
（実施の形態２）
図４は本発明の実施の形態２に係る不揮発性記憶素子の構成を示す図であって、（ａ）は平面図、（ｂ）は（ａ）のIVB-IVB線に沿った断面図である。図４（ａ）においては、理解しやすくするために最上層の絶縁保護層２１の一部を切り欠いて不揮発性記憶素子が示されている。
【００８４】
本実施の形態の不揮発性記憶素子１０Ｂは、実施の形態１の不揮発性記憶素子１０Ａをクロスポイント型の記憶素子として構成したものである。従って、本実施の形態の不揮発性記憶素子１０Ｂの基本的構成は実施の形態１の不揮発性記憶素子１０Ａと同じであるので、両者の相違点を主に説明する。
【００８５】
図４（ａ）及び図４（ｂ）に示すように、本実施の形態の不揮発性素子１０Ｂにおいては、基板１１の上（正確には第１層間絶縁層１３及び第２層間絶縁層１４を介して基板１１の上）に、帯状に形成された複数の第１配線層３３が、基板１１の主面に平行な面内において、互いに平行に所定のピッチで形成されている。複数の第１配線層３３は、本実施の形態ではこのように形成されているが、これには限定されず、互いに平行に間隔を置いて並ぶように形成されていればよい。第１配線層３３は、帯状の下部電極層１５の上に帯状の抵抗層１６が積層された積層体で構成されている。下部電極層１５と抵抗層１６とは基板１１の厚み方向から見て互いに実質的に完全に重なり合うように積層されている。
【００８６】
複数の第１配線層３３の上方には、帯状に形成された複数の第２配線層２０が、基板１１の主面に平行な面内において、互いに平行に所定のピッチで形成されている。なお、複数の第２配線層２０は、これには限定されず、互いに平行に間隔を置いて並ぶように形成されていればよい。第２配線層は実施の形態１の配線層２０が帯状に形成されたものである。複数の（全ての）第２配線層２０は、各第２配線層２０が複数の（全ての）第１配線層３３と直交するように形成されている。なお、複数の（全ての）第２配線層２０は、これには限定されず、各第２配線層２０が複数の（全ての）第１配線層３３と交差するように形成されていればよい。
【００８７】
また、基板１１の上（正確には第１層間絶縁層１３及び第２層間絶縁層１４を介して基板１１の上）には、第３層間絶縁層１７が、複数の第１配線層３３を覆いかつ複数の第１配線層３３と複数の第２配線層２０との間に介在するように形成されている。ここでは、複数の第１配線層３３を覆う第３層間絶縁層１７の上に複数の第２配線層２０が形成されている。第３層間絶縁層１７は実施の形態１の層間絶縁層１７に相当する。
【００８８】
そして、基板１１の厚み方向から見た各第１配線層３３と第２配線層２０との交点（各第１配線層３３と第２配線層２０との立体交差点）３４に実施の形態１の不揮発性記憶素子１０Ａと同様に、第３層間絶縁層１７を貫通して第２配線層２０から抵抗変化層３１に至るようにコンタクトホール２６が形成され、当該コンタクトホール２６の中に上部電極層１９が形成されている。
【００８９】
本実施の形態のクロスポイント型の不揮発性記憶素子１０Ｂにおいては、下部電極層１５と、抵抗層１６と、抵抗変化層３１と、上部電極層１９とが単位記憶素子（メモリセル）１８を構成している。そして、この単位記憶素子１８が全ての第１配線層３３と第２配線層２０との立体交差点３４に形成されており、かつ、各第１配線層３３に対応する全ての単位記憶素子１８がそれらの下部電極層１５及び抵抗層１６として各第１配線層３３を構成する下部電極層１５及び抵抗層１６を共有している。
【００９０】
第３層間絶縁層１７の上には、複数の第２配線層２０を覆うように絶縁保護層２１が形成されている。
【００９１】
さらに、本実施の形態においては、基板１１がシリコン単結晶基板で構成されていて、この基板１１に、直接、トランジスタ等の能動素子１２を集積した半導体回路が形成されている。クロスポイント型の不揮発性記憶素子１０Ｂとこの半導体集積回路とは不揮発性記憶装置を構成する。図４（ｂ）においては、半導体回路の構成要素として能動素子１２が例示されている。また、この能動素子として、ソース領域１２ａ、ドレイン領域１２ｂ、ゲート絶縁膜１２ｃ、及びゲート電極１２ｄを有するトランジスタが例示されている。しかし、半導体回路は、これらの能動素子１２だけでなく、一般にＤＲＡＭ等のメモリ回路に必要な素子を含む。
【００９２】
本実施の形態では、基板１１の上に能動素子１２を含む半導体回路が形成されていて、この半導体回路の構成要素間を埋めるように第１層間絶縁層１３が形成されている。半導体回路の構成要素は、第１層間絶縁層１３上に形成された半導体回路配線２４と第１層間絶縁層１３を貫通して形成されたコンタクト２３とによって互いに接続されている。第１層間絶縁層１３の上には第２層間絶縁層１４が形成されている。そして、この第２層間絶縁層１４の上に、直接、クロスポイント型の不揮発性記憶素子（正確にはクロスポイント型の不揮発性記憶素子１０Ｂの基板１１を除いた部分）が形成されている。そして、第２層間絶縁層１４を貫通して形成された埋め込み導体２２によって半導体回路配線２４と第１配線層３３とが接続されている。また、第２層間絶縁層１４を貫通して形成された埋め込み導体２２と第３層間絶縁層１７を貫通して形成された埋め込み導体（図示せず）とによって半導体配線２４と第２配線層２０とが接続されている。
【００９３】
次に、以上のように構成されたクロスポイント型の不揮発性記憶素子の製造方法を説明する。
【００９４】
図５（ａ）乃至図５（ｄ）は、本発明の実施の形態２に係る不揮発性記憶素子の製造方法における下部電極層形成から抵抗変化層形成までの工程を順に示す断面図である。図６（ａ）乃至図６（ｃ）は、上部電極膜形成から配線層形成までの工程を順に示す断面図である。なお、実際の不揮発性記憶素子１０Ｂでは、多数の第１配線層３３及び第２配線層２０が形成され、これらの立体交差点３４のそれぞれに単位記憶素子１８が形成されるが、図５（ａ）乃至図６（ｃ）においては、理解しやすいように、不揮発性記憶素子１０Ｂの基板１１や通常の半導体プロセスで製造可能な能動素子１２を省略し、図面の簡単化のために単位記憶素子１８を含む要部（第２層間絶縁層１４から上部の構成）のみが示されている。また、理解しやすいように、一部を拡大して示している。また、本実施の形態の不揮発性記憶素子の製造方法は、基本的なプロセスは実施の形態１の不揮発性記憶素子の製造方法と共通するので、その共通するプロセスは省略もしくは簡略化して説明する。
【００９５】
図５（ａ）に示す工程において、第２層間絶縁層１４上に、下部電極膜１５’及び抵抗膜１６’をこの順に堆積する。そして、所定形状のマスクパターンを用いてこれらをエッチングして、複数の下部電極層１５と抵抗層１６との積層体３３を形成する。この積層体３３が第１配線層を構成する。この複数の第１配線層３３は、図４（ａ）に示すように、互いに平行で所定のピッチで並ぶように形成される。
【００９６】
次に、図５（ｂ）に示す工程において、複数の第１配線層３３を覆うように第３層間絶縁層１７を堆積して平坦化する。
【００９７】
次に、図５（ｃ）に示す工程において、第３層間絶縁層１７上に、各第１配線層３３上の複数の所定の位置の上方に開口を有するマスクパターンを形成する。この複数の所定の位置は、複数の第２配線層２０と立体交差すべき位置（立体交差予定部）、すなわち、図４(ａ)及び図４（ｂ）に示す立体交差点３４である。その後、マスクパターンをマスクとして第３層間絶縁層１７をドライエッチングして、コンタクトホール２６を形成し、その後、マスクパターンを除去する。
【００９８】
次に、図５（ｄ）に示す工程において、コンタクトホール２６の底に露出した抵抗層１６に酸化処理をして、コンタクトホール２６の底に抵抗変化層３１を形成する。
【００９９】
次に、図６（ａ）に示す工程において、第３層間絶縁層１７上とコンタクトホール２６中に上部電極膜１９’を堆積する。
【０１００】
次に、図６（ｂ）に示す工程において、ＣＭＰプロセス等により第３層間絶縁層１７上の上部電極膜１９’を研磨除去する。これにより、コンタクトホール２６中に上部電極層１９が形成される。
【０１０１】
次に、図６（ｃ）に示す工程において、層間絶縁層１７及び上部電極層１９上に、配線層膜（図示せず）を堆積し、この配線膜上に所定形状のマスクパターンを形成する。そして、このマスクパターンを用いてこれらをエッチングして、複数の帯状の第２配線層２０を形成する。その後、マスクパターンを除去する。この複数の第２配線層２０は、図４（ａ）に示すように、互いに平行で所定のピッチで並ぶように形成され、かつ、各第２配線層２０が、複数の第１配線層３３と直交するように形成される。
【０１０２】
このように形成された第１配線層３３と第２配線層２０とが、基板１１に形成された能動素子１２を含む半導体集積回路と、別途、電気的に接続される。それにより、この半導体集積回路と不揮発性記憶素子１０Ｂの下部電極層１５及び上部電極層１９とが、電気的に接続される。
【０１０３】
このようにして、図４（ａ）及び図４（ｂ）に示す不揮発性記憶素子１０Ｂが製造される。この不揮発性記憶素子１０Ｂを用いて、例えばクロスポイント型の大容量の不揮発性記憶素子を作製することができる。
【０１０４】
このような本実施の形態によれば、微細化が可能で安定な記憶性能を有するクロスポイント型の不揮発性記憶素子及びその製造方法を提供することができる。
（実施の形態３）
図７（ａ）及び（ｂ）は、本発明の実施の形態３に係る不揮発性記憶素子の構成を示す図であって、（ａ）は平面図、（ｂ）は（ａ）のVIIB-VIIB線に沿った断面図である。図７（ａ）においては、理解しやすくするために最上層の絶縁保護層２１の一部を切り欠いて不揮発性記憶素子が示されている。
【０１０５】
図７（ａ）及び図７（ｂ）に示すように、本実施の形態の不揮発性記憶素子１０Ｃは、抵抗変化層３１と第２配線層２０との間に非オーミック性素子２７が形成されている点で実施の形態２の不揮発性記憶素子１０Ｂと相違し、これ以外は実施の形態２の不揮発性記憶素子１０Ｂと同じである。以下、この相違点を主に説明する。
【０１０６】
具体的には、非オーミック性素子(non-ohmic element)２７は、ＭＩＭダイオード(Metal-Insulator-Metal Diode)、ＭＳＭダイオード(Metal-Semiconductor-Metal Diode)、バリスタ(varistor)等で代表される周知の素子である。この非オーミック性素子２７には、少なくともある電圧範囲において、電圧の絶対値が増大するに連れて電圧の絶対値の増加に対する電流の絶対値の増加の割合が増大する電圧−電流特性を有していることが必要とされる。ここで、電圧の絶対値の増加に対する電流の絶対値の増加の割合は、（微分）導電度である。このような電圧−電流特性を有することによって、非オーミック性素子２７は、ある電圧範囲において、相対的に低い電圧（絶対値）領域においては、近似的に非導通状態となり、相対的に高い電圧（絶対値）領域においては、近似的に導通状態となる。これにより、選択された単位記憶素子１８に、相対的に高い電圧領域の適宜な電圧を有するパルスを印加すると、選択された単位記憶素子１８は抵抗変化を生じる一方、一部の選択されない単位記憶素子１８にも低抵抗状態にある単位記憶素子１８を介して当該電圧パルスが印加されるもののその電圧が相対的に低い電圧領域のものとなり、当該選択されない単位記憶素子１８は抵抗変化を生じない。その結果、電圧パルスの回り込み（クロストーク）が防止される。なお、抵抗変化層３１が互いに極性の異なる２つの電気パルスを印加することによって、抵抗変化を生じる場合には、非オーミック性素子２７は、正及び負の双方の電圧に対して上述の電圧−電流特性を有することが必要とされるが、抵抗変化層３１が互いに極性の同じ２つの電気パルスを印加することによって、抵抗変化を生じる場合には、非オーミック性素子２７は、正及び負のいずれか一方の電圧においてのみ上述の電圧−電流特性を有することが必要とされる。このような場合には、非オーミック性素子２７として、通常のダイオードを用いることができる。
【０１０７】
本実施の形態では、非オーミック性素子２７は、例えば、非オーミック性材料層２９が第１電極２８と第２電極３０とで挟まれて構成されている。非オーミック性素子２７が、ＭＳＭダイオードである場合には、非オーミック性材料層２９として、例えば、窒素欠損型の窒化シリコン（ＳｉＮｘ）が用いられ、第１電極２８及び第２電極３０の材料として、例えば、窒化タンタル（ＴａＮ）やタングステン（Ｗ）が用いられる。また、非オーミック性素子２７が、ＭＩＭダイオードである場合には、非オーミック性材料層２９として、絶縁体が用いられ、第１電極２８及び第２電極３０の材料として適宜な金属が用いられる。
【０１０８】
本実施の形態では、各立体交差点３４において、コンタクトホール２６の中に、上部電極層１９と第１電極２８とが順に積層されている。そして、各第２配線２０毎に、第３層間絶縁層上に形成された帯状の非オーミック性材料層２９とこの非オーミック性材料層２９の上に形成された帯状の第２電極３０とこの第２電極３０の上に形成された帯状の第２配線層２０との積層体３５が形成されている。この積層体３５において、非オーミック性材料層２９と第２電極３０と第配線層２０とは、基板１１の厚み方向から見て互いに実質的に完全に重なり合うように積層されている。このようにして、単位不揮発性記憶素子１８を構成する上部電極層１９と第２配線層２０との間に、第１電極２８と非オーミック性材料層２９と第２電極３０とから成る非オーミック性素子２７が配置された構成が実現される。
【０１０９】
次に、以上のように構成された実施の形態３に係る不揮発性記憶素子１０Ｃの製造方法を説明する。
【０１１０】
図８は、本発明の実施の形態３に係る不揮発性記憶素子の製造方法における上部電極層エッチング工程を示す断面図である。図９（ａ）乃至図９（ｃ）は、本発明の実施の形態３に係る不揮発性記憶素子の製造方法における第１電極膜堆積から第２配線層形成までの工程を順に示す断面図である。
【０１１１】
本実施の形態の不揮発性記憶素子の製造方法は、図６（ｂ）に示す上部電極層１９の形成工程までは、実施の形態２の不揮発性記憶素子の製造方法と同じである。よって、それらの説明を省略する。
【０１１２】
本実施の形態では、図６（ｂ）に示す工程において、上部電極層１９を形成した後、図８に示す工程において、コンタクトホール２６に形成されている上部電極層１９を選択的にエッチングし、コンタクトホール２６に凹部を形成する。
【０１１３】
次に、図９（ａ）に示す工程において、第３層間絶縁層１７上とコンタクトホール２６の凹部の中とに第１電極膜２８’を堆積する。
【０１１４】
次に、図９（ｂ）に示す工程において、ＣＭＰプロセス等により第３層間絶縁層１７上の第１電極膜２８’を研磨除去する。これにより、コンタクトホール２６の凹部に第１電極２８が形成される。また、この第１電極２８は上部電極層１９と接続している。
【０１１５】
次に、図９（ｃ）に示す工程において、第３層間絶縁層１７及び第１電極層２８上に、非オーミック性材料膜（図示せず）と第２電極膜（図示せず）と第２配線膜（図示せず）とを順に堆積し、これらの堆積膜上に所定形状のマスクパターンを形成する。そして、このマスクパターンを用いてこれらをエッチングして、複数の帯状の積層体３５を形成する。その後、マスクパターンを除去する。積層体３５は、非オーミック性材料層２９と第２電極３０と第２配線層２０とが順に積層されたものである。この複数の積層体３５は、図７（ａ）に示すように、互いに平行で所定のピッチで並ぶように形成され、かつ、各積層体３５が、複数の第１配線層３３と直交するように形成される。
【０１１６】
このような本実施の形態によれば、微細化が可能で安定な記憶性能を有するクロスポイント型の不揮発性記憶素子において、電圧パルスの回り込み（クロストーク）を防止することができ、ひいては書き込みエラー及び読み出しエラーなどを防止することができる。
【０１１７】
なお、上記実施の形態１乃至実施の形態３において、抵抗層１６及び抵抗変化層３１は、それぞれ、所定の材料で実質的に構成される。しかし、抵抗層１６及び抵抗変化層３１が所定の材料以外に、通常存在する濃度レベルの微量の不純物を含んでいてもよいことは言うまでもない。また、抵抗層１６及び抵抗変化層３１は、所定の材料以外に添加物（例えば、記憶特性に影響を及ぼさないような添加物）を含んでいてもよい。
【０１１８】
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
【産業上の利用可能性】
【０１１９】
本発明の不揮発性記憶素子は、デジタル家電、メモリカード、携帯型電話機、及びパーソナルコンピュータなどの種々の電子機器の用途において有用である。
【０１２０】
本発明の不揮発性記憶素子の製造方法は、デジタル家電、メモリカード、携帯型電話機、及びパーソナルコンピュータなどの種々の電子機器に用いることが可能な不揮発性記憶素子の製造方法として有用である。
【符号の説明】
【０１２１】
１０Ａ，１０Ｂ，１０Ｃ  不揮発性記憶素子
１１  基板
１２  能動素子
１２ａ  ソース領域
１２ｂ  ドレイン領域
１２ｃ  ゲート絶縁膜
１２ｄ  ゲート電極
１３  第１層間絶縁層
１４  第２層間絶縁層
１５  下部電極層
１６  抵抗層
１７  第３層間絶縁層（層間絶縁層）
１８  単位記憶素子（メモリセル）
１９  上部電極層
２０  第２配線層（配線層）
２１  絶縁保護層
２２  埋め込み導体
２３  コンタクト
２４  半導体回路配線
２６  コンタクトホール
２７  非オーミック性素子
２８  第１電極
２９  非オーミック性材料層
３０  第２電極
３１  抵抗変化層
３２  配線パターン
３３  第１配線層
３４  立体交差点
３５  積層体
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された下部電極層と、
前記下部電極層上に形成され、遷移金属から選択された１種類又は複数種類の元素から成る金属が酸化された酸素不足型の金属酸化物を含む抵抗層と、
前記抵抗層上に形成され、該抵抗層より酸素含有量が多い前記酸素不足型の金属酸化物を含む抵抗変化層と、
前記下部電極層の上方に形成された配線層と、
前記基板と前記配線層との間に介在し、前記配線層から前記抵抗変化層に至るようにコンタクトホールが形成されて少なくとも前記下部電極層及び前記抵抗層を覆う層間絶縁層と、
前記コンタクトホール中に前記抵抗変化層と前記配線層とに接続するように形成された上部電極層と、を備え、
前記抵抗変化層は、その表面が前記コンタクトホールの底に露出するように形成されており、
前記上部電極層は、その下面が前記抵抗変化層に接続されるように前記コンタクトホールを埋めて形成されており、かつ
前記下部電極層と前記上部電極層との間に電気的パルスを印加することにより前記抵抗変化層の抵抗値が可逆的に変化する、不揮発性記憶素子。
【請求項２】
前記抵抗変化層は、前記基板の厚み方向から見て、その全体が前記抵抗層の中に位置するように形成されており、かつ前記コンタクトホールは、前記抵抗変化層のみに至るように形成されている、請求項１に記載の不揮発性記憶素子。
【請求項３】
前記酸素不足型の金属酸化物が酸素不足型のタンタル酸化物ＴａＯｘ（０＜ｘ＜２．５）である、請求項１に記載の不揮発性記憶素子。
【請求項４】
前記抵抗変化層は、前記基板上に前記下部電極層と抵抗層とを順に形成した後、前記基板上に前記下部電極層及び前記抵抗層を覆うように層間絶縁層を形成し、その後、前記抵抗層に至るように前記層間絶縁層を貫通するコンタクトホールを形成し、その後、前記コンタクトホールの底に露出する前記抵抗層を酸化することにより形成されたものである、請求項１乃至３のいずれかに記載の不揮発性記憶素子。
【請求項５】
前記基板の上に帯状に形成された第１配線層と、前記第１配線層の上方に帯状に形成され、かつ、前記第１配線層と立体交差するように形成された前記配線層としての第２配線層と、を備え、
前記第１配線層は、前記基板の上に帯状に形成された前記下部電極層と帯状に形成された前記抵抗層とが順に積層されて構成されており、
前記第１配線層の前記抵抗層の前記第１配線層と前記第２配線層との立体交差点に位置する部分の上に前記抵抗変化層が形成されており、
前記層間絶縁層は、前記基板と前記第２配線層との間に介在し、前記第２配線層から前記抵抗変化層に至るようにコンタクトホールが形成されて少なくとも前記第１配線層を覆うように形成されており、
前記上部電極層は、前記コンタクトホール中に前記抵抗変化層と前記第２配線層とに接続するように形成されている、請求項１に記載の不揮発性記憶素子。
【請求項６】
前記基板の厚み方向から見て、複数の前記第１配線層が互いに間隔を置いて並ぶように形成され、複数の前記第２配線層が互いに間隔を置いて並ぶように形成され、かつ、各前記第２配線層が前記複数の第１配線層と交差するように形成されており、
前記基板の厚み方向から見た各前記第１配線層と前記第２配線層との交点に前記抵抗変化層と前記コンタクトホールと前記上部電極層とが形成されている、請求項５に記載の不揮発性記憶素子。
【請求項７】
前記酸素不足型の金属酸化物が酸素不足型のタンタル酸化物ＴａＯｘ（０＜ｘ＜２．５）である、請求項５に記載の不揮発性記憶素子。
【請求項８】
前記抵抗変化層は、前記基板上に帯状に前記下部電極層と抵抗層とを順に積層して形成した後、前記基板上に前記下部電極層及び前記抵抗層を覆うように層間絶縁層を形成し、その後、前記抵抗層に至るように前記層間絶縁層を貫通するコンタクトホールを形成し、その後、前記コンタクトホールの底に露出する前記抵抗層を酸化することにより形成されたものである、請求項５乃至７のいずれかに記載の不揮発性記憶素子。
【請求項９】
前記下部電極層と前記第２配線層との間に前記抵抗変化層に直列接続されるように非オーミック性素子が形成されており、前記非オーミック性素子は、少なくともある電圧範囲において、電圧の絶対値が増大するに連れて電圧の絶対値の増加に対する電流の絶対値の増加の割合が増大する電圧−電流特性を有している、請求項５乃至７のいずれかに記載の不揮発性記憶素子。
【請求項１０】
前記非オーミック性素子は、前記抵抗変化層と前記第２配線層との間に形成されている、請求項９に記載の不揮発性記憶素子。
【請求項１１】
前記非オーミック性素子は、ＭＩＭダイオード、ＭＳＭダイオード、又はバリスタである、請求項９に記載の不揮発性記憶素子。
【請求項１２】
下部電極と上部電極との間に電気的パルスを印加することにより抵抗変化層の抵抗値が可逆的に変化する不揮発性記憶素子の製造方法であって、
基板上に前記下部電極層と遷移金属から選択された１種類又は複数種類の元素から成る金属が酸化された酸素不足型の金属酸化物を含む抵抗層とを順に形成する工程Ａと、
前記工程Ａが遂行された基板上に、前記下部電極層及び前記抵抗層を覆うように層間絶縁層を形成する工程Ｂと、
前記抵抗層に至るように前記層間絶縁層を貫通するコンタクトホールを形成する工程Ｃと、
前記コンタクトホールの底に露出する前記抵抗層を酸化して該抵抗層より酸素含有量が多い前記酸素不足型の金属酸化物を含む前記抵抗変化層を形成する工程Ｄと、
前記コンタクトホールに導電性材料を埋め込んで該コンタクトホール中に前記抵抗変化層に接続する前記上部電極層を形成する工程Ｅと、
前記層間絶縁層の上に前記上部電極層と接続するように配線層を形成する工程Ｆと、を含む、不揮発性記憶素子の製造方法。
【請求項１３】
前記工程Ｃにおいて、前記コンタクトホールは、前記基板の厚み方向から見て、前記コンタクトホールの底が全て前記抵抗層の中に位置するように形成される、請求項１２に記載の不揮発性記憶素子の製造方法。
【請求項１４】
前記工程Ａにおいて、前記基板上に複数の前記下部電極層と前記抵抗層との積層体が複数の帯状でかつ互いに間隔を置いて並ぶように形成され、かつ前記積層体が第１配線層を構成し、
前記工程Ｂにおいて、前記工程Ａが遂行された基板上に、前記複数の第１配線層を覆うように層間絶縁層が形成され、
前記工程Ｃにおいて、各前記第１配線層の前記抵抗層の長手方向の複数の部分（以下、立体交差予定部という）に至るように複数の前記コンタクトホールがそれぞれ形成され、かつ、各前記第１配線層の前記複数の前記立体交差予定部は、前記基板の厚み方向から見て、それぞれ前記配線層を構成する複数の第２配線層と交差するよう予定されている点にそれぞれ位置しており、
前記工程Ｄにおいて、前記複数のコンタクトホールの底にそれぞれ露出する前記抵抗層を酸化して複数の前記抵抗変化層が形成され、
前記工程Ｅにおいて、前記複数のコンタクトホール中に各コンタクトホールに対応する前記抵抗変化層に接続するように複数の前記上部電極層が形成され、
前記工程Ｆにおいて、前記層間絶縁層の上に、前記複数の第２配線層が、各前記第１配線層の前記複数の前記立体交差予定部に対応する前記複数の上部電極層にそれぞれ接続するように形成され、それにより、各前記第２配線層が前記基板の厚み方向から見て前記複数の第１配線層と交差するように形成される、請求項１２に記載の不揮発性記憶素子の製造方法。
【請求項１５】
前記工程Ｄにおける酸化処理が酸素雰囲気中において前記抵抗層をプラズマ酸化する処理である、請求項１２乃至１４のいずれかに記載の不揮発性記憶素子の製造方法。
【請求項１６】
前記工程Ｄにおける酸化処理が酸素雰囲気中において前記基板を加熱する処理である、請求項１２乃至１４のいずれかに記載の不揮発性記憶素子の製造方法。
【請求項１７】
前記工程Ｄにおける酸化処理が酸素イオンを前記抵抗層へ注入する処理である、請求項１２乃至１４のいずれかに記載の不揮発性記憶素子の製造方法。
【請求項１８】
前記工程Ｅ及び前記工程Ｆを含む工程において、非オーミック性素子が前記抵抗変化層と前記配線層との間に形成され、前記非オーミック性素子は、少なくともある電圧範囲において、電圧の絶対値が増大するに連れて電圧の絶対値の増加に対する電流の絶対値の増加の割合が増大する電圧−電流特性を有している、請求項１２に記載の不揮発性記憶素子の製造方法。
【請求項１９】
前記非オーミック性素子として、ＭＩＭダイオード、ＭＳＭダイオード、又はバリスタが形成される、請求項１８に記載の不揮発性記憶素子の製造方法。
【請求項２０】
前記コンタクトホールの径は、前記抵抗層の大きさよりも小さい、請求項１に記載の不揮発性記憶素子。
【請求項２１】
前記抵抗層の上面と前記抵抗変化層の上面とが同一平面にある、請求項１に記載の不揮発性記憶素子。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010064444.tif 000020
【図８】
2010064444.tif 000021
【図９】
2010064444.tif 000022
【国際調査報告】
2010064444.tif 000023
2010064444.tif 000024
2010064444.tif 000025
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