(57)【要約】  受信側ＩＣチップ（１ａ）は、チップ外部の特性インピーダンスＺ０が５０Ωの伝送線路（２）と接続されたパッド（１５）と、一端がパッド（１５）に接続された信号線（１６）と、送信側のＩＣチップから伝送線路（２）を介して伝送される信号（Ｓ）を受信する受信側入力部回路（１０）と、所定の電圧と信号線（１６）の他端との間に接続され、伝送線路（２）を終端するインピーダンス整合用の５０Ωの終端抵抗（１１）と、信号線（１６）と終端抵抗（１１）との接続点（Ａ）と、受信側入力部回路（１０）の入力端子（Ｉｎ）との間に挿入されたコンデンサ（１２）とを備えている。ＤＣブロック回路は、コンデンサ（１２）からなる。
2019124211.tif 000002
【特許請求の範囲】
【請求項１】
チップ外部の第１の伝送線路と接続されたパッドと、
一端が前記パッドに接続された信号線と、
この信号線の他端に接続され、前記第１の伝送線路を終端するように構成された終端抵抗と、
送信側から前記第１の伝送線路を介して伝送される信号を受信するように構成された受信側入力部回路と、
前記信号線と前記終端抵抗との接続点と、前記受信側入力部回路の入力端子との間に挿入されたコンデンサとを備えることを特徴とするＩＣチップ。
【請求項２】
請求項１記載のＩＣチップにおいて、
前記信号線と前記終端抵抗との接続点から、前記受信側入力部回路の入力端子までの長さが、前記受信側入力部回路で取り扱う信号の最大周波数成分の波長よりも短いことを特徴とするＩＣチップ。
【請求項３】
請求項１または２記載のＩＣチップにおいて、
前記受信側入力部回路の入力インピーダンスと前記コンデンサとは、ハイパスフィルタを構成し、
前記受信側入力部回路の入力インピーダンスは、前記ハイパスフィルタのカットオフ周波数と前記コンデンサの容量とがそれぞれ所望の値になるように設定されることを特徴とするＩＣチップ。
【請求項４】
請求項１記載のＩＣチップにおいて、
前記受信側入力部回路の入力端子に直流バイアス電圧を与えるように構成されたバイアス印加回路をさらに備えることを特徴とするＩＣチップ。
【請求項５】
請求項４記載のＩＣチップにおいて、
前記信号線と前記終端抵抗との接続点から、前記受信側入力部回路の入力端子までの長さが、前記受信側入力部回路で取り扱う信号の最大周波数成分の波長よりも短いことを特徴とするＩＣチップ。
【請求項６】
請求項４または５記載のＩＣチップにおいて、
前記受信側入力部回路の入力インピーダンスおよび前記バイアス印加回路の出力インピーダンスの合成抵抗と、前記コンデンサとは、ハイパスフィルタを構成し、
前記受信側入力部回路の入力インピーダンスおよび前記バイアス印加回路の出力インピーダンスは、前記ハイパスフィルタのカットオフ周波数と前記コンデンサの容量とがそれぞれ所望の値になるように設定されることを特徴とするＩＣチップ。
【請求項７】
請求項１乃至６のいずれか１項に記載のＩＣチップにおいて、
前記信号線中に直列に挿入されたインダクタをさらに備えることを特徴とするＩＣチップ。
【請求項８】
請求項１乃至６のいずれか１項に記載のＩＣチップにおいて、
前記信号線中に直列に挿入された、特性インピーダンスが５０Ω以上の第２の伝送線路をさらに備えることを特徴とするＩＣチップ。
【請求項９】
請求項８記載のＩＣチップにおいて、
前記パッドと前記第２の伝送線路との間の前記信号線中に直列に挿入された第１のインダクタと、
前記信号線と前記終端抵抗との接続点と、前記第２の伝送線路との間の前記信号線中に直列に挿入された第２のインダクタとをさらに備えることを特徴とするＩＣチップ。
【請求項１０】
請求項９記載のＩＣチップにおいて、
前記第２の伝送線路は、直列に接続された２本の伝送線路からなり、
前記２本の伝送線路の間の信号線に接続された静電気放電保護回路をさらに備えることを特徴とするＩＣチップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、小型で広帯域なＤＣブロック回路を備えたＩＣチップに関するものである。
【背景技術】
【０００２】
ＩＣ（Integrated Circuit）間で高速な電気信号の通信を行う際、ＩＣ間は一般的に特性インピーダンスＺ０が５０Ωの伝送線路（伝送媒体）によって接続されている。そして、伝送線路の送端側および受端側にはそれぞれインピーダンス整合用の５０Ω抵抗が配置される。また、送信側のＩＣと受信側のＩＣ間で動作電圧（ＤＣ動作点）に違いがある場合、信号の直流成分をカットするようなＤＣブロック用のコンデンサがＩＣ間に配置される。【０００３】
ＤＣブロックコンデンサを含む一般的な送受信構成の例を図３３に示す。図３３の例では、送信側のＩＣ１−１に送信側回路１０−１とインピーダンス整合用の５０Ωの抵抗１１−１とが設けられ、受信側のＩＣ１−２に受信側回路１０−２とインピーダンス整合用の５０Ωの抵抗１１−２とが設けられている。そして、ＩＣ１−１とＩＣ１−２との間は、伝送線路１０１によって接続され、伝送線路１０１の途中にＤＣブロックコンデンサ３が設けられている。【０００４】
図３３の例では、ＤＣブロックコンデンサ３と受端側の５０Ω抵抗１１−２とがハイパスフィルタを構成しているため、信号の直流成分を含む低周波の成分がカット（遮断）される。ただし、数Ｇｂｐｓ〜数十Ｇｂｐｓの広帯域なベースバンド信号を扱うようなアプリケーションの場合、〜１ＭＨｚ程度以上の信号周波数成分を通過させる必要があり、ハイパスフィルタのカットオフ周波数を〜１ＭＨｚ程度以下にする必要が生じる。【０００５】
容量Ｃと抵抗Ｒとを用いた図３４のようなハイパスフィルタの伝達関数は次式のようになる。
Ｖｏｕｔ（ｓ）／Ｖｉｎ（ｓ）＝１／｛１＋（１／ｓＣＲ）｝        ・・・（１）【０００６】
式（１）によれば、インピーダンス整合を担保するために抵抗Ｒの値が固定値５０Ωであるとすると、１ＭＨｚ程度のカットオフ周波数を実現するためには、容量Ｃが５ｎＦ程度以上（ｎＦオーダー）必要となることが分かる。ｎＦオーダーの容量を、一般的な半導体プロセスでオンチップに作製することは専有面積上困難であり、ＤＣブロックコンデンサを外付け（オフチップ）で実装する必要が生じる（非特許文献１参照）。
しかしながら、外付けのコンデンサが数百μｍ〜ｍｍ角のサイズを有するため、外付けのコンデンサが搭載されるモジュール等の小型化を阻害するという課題があった。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】H.Wakita，et al.，“36-GHz-Bandwidth Quad-channel Driver Module using Compact QFN Package for Optical Coherent Systems”，Electrical Performance of Electronic Packaging and Systems （EPEPS），2015
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、上記課題を解決するためになされたもので、インピーダンス整合を担保しながら、ＩＣチップ上に搭載可能な小型で広帯域なＤＣブロック回路を実現することを目的とする。
【課題を解決するための手段】
【０００９】
本発明のＩＣチップは、チップ外部の第１の伝送線路と接続されたパッドと、一端が前記パッドに接続された信号線と、この信号線の他端に接続され、前記第１の伝送線路を終端するように構成された終端抵抗と、送信側から前記第１の伝送線路を介して伝送される信号を受信するように構成された受信側入力部回路と、前記信号線と前記終端抵抗との接続点と、前記受信側入力部回路の入力端子との間に挿入されたコンデンサとを備えることを特徴とするものである。
【発明の効果】
【００１０】
本発明によれば、ＩＣチップの信号線と終端抵抗との接続点と、受信側入力部回路の入力端子との間にコンデンサを設けることにより、ＩＣチップ上に搭載可能な小型で広帯域なＤＣブロック回路を実現することができる。その結果、本発明では、小型で広帯域なＤＣブロック回路を備えたＩＣチップを実現することができる。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の第１の実施例に係る受信側ＩＣチップの構成を示す回路図である。
【図２】図２は、本発明の第２の実施例に係る受信側ＩＣチップの構成を示す回路図である。
【図３】図３は、本発明の第３の実施例に係る受信側ＩＣチップの構成を示す回路図である。
【図４】図４は、本発明の第４の実施例に係る受信側ＩＣチップの構成を示す回路図である。
【図５】図５は、本発明の第５の実施例に係る受信側ＩＣチップの構成を示す回路図である。
【図６】図６は、本発明の第５の実施例に係る受信側ＩＣチップの別の構成を示す回路図である。
【図７】図７は、本発明の第６の実施例に係る受信側ＩＣチップの構成を示す回路図である。
【図８】図８は、本発明の第６の実施例に係る受信側ＩＣチップの別の構成を示す回路図である。
【図９】図９は、本発明の第７の実施例に係る受信側ＩＣチップの構成を示す回路図である。
【図１０】図１０は、本発明の第７の実施例に係る受信側ＩＣチップの他の構成を示す回路図である。
【図１１】図１１は、本発明の第８の実施例に係る受信側ＩＣチップの構成を示す回路図である。
【図１２】図１２は、本発明の第８の実施例に係る受信側ＩＣチップの他の構成を示す回路図である。
【図１３Ａ−１３Ｂ】図１３Ａ−図１３Ｂは、本発明の第１〜第４の実施例に係る受信側入力部回路の入力段の構成例を示す回路図である。
【図１４Ａ−１４Ｂ】図１４Ａ−図１４Ｂは、本発明の第５〜第８の実施例に係る受信側入力部回路の入力段の構成例を示す回路図である。
【図１５】図１５は、本発明の第３、第４、第７、第８の実施例に係るバイアス印加回路の構成例を示す回路図である。
【図１６】図１６は、本発明の第１２の実施例に係る受信側ＩＣチップの構成を示す回路図である。
【図１７】図１７は、本発明の第１２の実施例に係る受信側ＩＣチップの他の構成を示す回路図である。
【図１８】図１８は、シミュレーションによる評価の対象とした従来の受信側ＩＣチップの構成を示す回路図である。
【図１９】図１９は、従来の受信側ＩＣチップと本発明の受信側ＩＣチップの周波数特性のシミュレーション結果を示す図である。
【図２０】図２０は、本発明の第１３の実施例に係る受信側ＩＣチップの構成を示す回路図である。
【図２１】図２１は、本発明の第１３の実施例に係る受信側ＩＣチップの他の構成を示す回路図である。
【図２２】図２２は、本発明の第１３の実施例に係る受信側ＩＣチップの他の構成を示す回路図である。
【図２３】図２３は、本発明の第１３の実施例に係る受信側ＩＣチップの他の構成を示す回路図である。
【図２４】図２４は、本発明の第１４の実施例に係る受信側ＩＣチップの構成を示す回路図である。
【図２５】図２５は、本発明の第１４の実施例に係る受信側ＩＣチップの他の構成を示す回路図である。
【図２６】図２６は、本発明の第１４の実施例に係る受信側ＩＣチップの他の構成を示す回路図である。
【図２７】図２７は、本発明の第１４の実施例に係る受信側ＩＣチップの他の構成を示す回路図である。
【図２８】図２８は、本発明の第１５の実施例に係る受信側ＩＣチップの構成を示す回路図である。
【図２９】図２９は、本発明の第１５の実施例に係る受信側ＩＣチップの静電気放電保護回路の構成を示す回路図である。
【図３０】図３０は、本発明の第１５の実施例に係る受信側ＩＣチップの他の構成を示す回路図である。
【図３１】図３１は、本発明の第１５の実施例に係る受信側ＩＣチップの他の構成を示す回路図である。
【図３２】図３２は、本発明の第１５の実施例に係る受信側ＩＣチップの他の構成を示す回路図である。
【図３３】図３３は、一般的なＤＣブロックコンデンサを介したＩＣ間の接続構成例を示す図である。
【図３４】図３４は、ハイパスフィルタの構成と伝達関数を説明する図である。
【発明を実施するための形態】
【００１２】
本発明は、上記で述べた課題を解決するため、５０Ωインピーダンス整合を担保しながらＩＣチップ上に搭載可能な小型で広帯域なＤＣブロック回路を提供するものである。本発明では、従来、送信側のＩＣチップと受信側のＩＣチップ間の伝送線路に設けていたＤＣブロックコンデンサを無くし、ＤＣブロックコンデンサを受信側のＩＣチップ上に設ける。
【００１３】
［第１の実施例］
以下、本発明の実施例について図面を参照して説明する。図１は本発明の第１の実施例に係る受信側ＩＣチップの構成を示す回路図である。受信側ＩＣチップ１ａは、チップ外部の特性インピーダンスＺ０が５０Ωの伝送線路２と接続されたパッド１５と、一端がパッド１５に接続された信号線１６と、送信側のＩＣチップ（不図示）から伝送線路２を介して伝送される信号Ｓを受信する受信側入力部回路１０と、所定の電圧と信号線１６の他端との間に接続され、伝送線路２を終端するインピーダンス整合用の５０Ωの終端抵抗１１と、信号線１６と終端抵抗１１との接続点Ａと、受信側入力部回路１０の入力端子Ｉｎとの間に挿入されたコンデンサ１２とを少なくとも備えている。
【００１４】
このような受信側ＩＣチップ１ａにおいて、本実施例のオンチップＤＣブロック回路は、コンデンサ１２からなる。
本実施例では、コンデンサ１２をオンチップに実装可能なサイズとするため、受信側入力部回路１０の入力インピーダンスＺｉｎを高くすることが必要となる。入力インピーダンスＺｉｎをどの程度に設定すればよいかについては後述する。
【００１５】
［第２の実施例］
次に、本発明の第２の実施例について説明する。図２は本発明の第２の実施例に係る受信側ＩＣチップの構成を示す回路図である。本実施例の受信側ＩＣチップ１ｂは、第１の実施例と同様の構成を有するものであるが、信号線１６と終端抵抗１１との接続点Ａから受信側入力部回路１０の入力端子Ｉｎまでの長さＬが、受信側ＩＣチップ１ｂ（受信側入力部回路１０）で取り扱う信号Ｓの最大周波数成分の波長よりも十分に短いことを特徴とする。
【００１６】
例えば、長さＬは、受信側ＩＣチップ１ｂ（受信側入力部回路１０）で取り扱う信号Ｓの最大周波数成分の波長の１／２０未満とすればよい。一般に信号波長の１／２０未満のサイズは集中定数回路として扱えることが知られている。すなわち、信号波長の１／２０未満のサイズであれば、反射波などが生じる状況下であっても信号波形に影響を及ぼすことはない。
【００１７】
［第３の実施例］
次に、本発明の第３の実施例について説明する。図３は本発明の第３の実施例に係る受信側ＩＣチップの構成を示す回路図である。本実施例の受信側ＩＣチップ１ｃは、第１の実施例の構成に対して、受信側入力部回路１０の入力端子Ｉｎに直流バイアス電圧を与えるバイアス印加回路１３を追加したものである。
【００１８】
本実施例では、オンチップＤＣブロック回路のコンデンサ１２をオンチップに実装可能なサイズとするため、受信側入力部回路１０の入力インピーダンスＺｉｎとバイアス印加回路１３の出力インピーダンスＺｏｕｔとを高くすることが必要となる。入力インピーダンスＺｉｎおよび出力インピーダンスＺｏｕｔをどの程度に設定すればよいかについては後述する。
【００１９】
［第４の実施例］
次に、本発明の第４の実施例について説明する。図４は本発明の第４の実施例に係る受信側ＩＣチップの構成を示す回路図である。本実施例の受信側ＩＣチップ１ｄは、第３の実施例と同様の構成を有するものであるが、信号線１６と終端抵抗１１との接続点Ａから受信側入力部回路１０の入力端子Ｉｎまでの長さＬが、受信側ＩＣチップ１ｄ（受信側入力部回路１０）で取り扱う信号Ｓの最大周波数成分の波長よりも十分に短いことを特徴とする。第３の実施例と同様に、長さＬは、受信側ＩＣチップ１ｄ（受信側入力部回路１０）で取り扱う信号Ｓの最大周波数成分の波長の１／２０未満とすればよい。
【００２０】
以上のように、第１〜第４の実施例で説明した特徴を有するＤＣブロック回路の構成を用いると、コンデンサ１２の前に配置した５０Ωの終端抵抗１１によってインピーダンスの整合が担保されると共に、信号線１６と終端抵抗１１との接続点Ａから受信側入力部回路１０を見たとき、図３４の回路で示すところの抵抗値Ｒを十分に大きく設計することが可能となり、コンデンサ１２の値を小さくしてもハイパスフィルタのカットオフ周波数を低域まで拡張することが可能となる。
【００２１】
例えば第１、第２の実施例の場合、受信側入力部回路１０の入力インピーダンスＺｉｎとコンデンサ１２とによってハイパスフィルタが構成される。このハイパスフィルタのカットオフ周波数とコンデンサ１２の容量とが、それぞれ所望の値になるように、式（１）に基づいて入力インピーダンスＺｉｎ（抵抗Ｒの値）を設定すればよい。
【００２２】
また、第３、第４の実施例の場合、受信側入力部回路１０の入力インピーダンスＺｉｎおよびバイアス印加回路１３の出力インピーダンスＺｏｕｔの合成抵抗と、コンデンサ１２とによってハイパスフィルタが構成される。このハイパスフィルタのカットオフ周波数とコンデンサ１２の容量とが、それぞれ所望の値になるように、入力インピーダンスＺｉｎおよび出力インピーダンスＺｏｕｔを設定すればよい。例えば、受信側入力部回路１０の入力インピーダンスＺｉｎおよびバイアス印加回路１３の出力インピーダンスＺｏｕｔの合成抵抗値を１ＭΩ程度に設計した場合、１ＭＨｚのカットオフ周波数を実現するために必要なコンデンサ１２の容量値は１ｐＦ以下でよいことになる。すなわち、コンデンサ１２がオンチップに実装可能なサイズとなる。
【００２３】
また、第２、第４の実施例では、信号線１６と終端抵抗１１との接続点Ａから受信側入力部回路１０の入力端子Ｉｎまでの長さＬを、取り扱う信号Ｓの最大周波数成分の波長に対して十分に短く設計することで高周波での特性劣化（接続点Ａと受信側入力部回路１０間でのインピーダンス不整合による反射の影響）を抑えることが可能である。
【００２４】
以上のように、第１〜第４の実施例の回路構成を用いることで、５０Ωインピーダンス整合を担保しながらＩＣチップ上に搭載可能な小型で広帯域なＤＣブロック回路を実現することができる。
【００２５】
［第５の実施例］
第１〜第４の実施例では、単相信号Ｓを取り扱う回路への適用例を示したが、本発明を差動回路に適用することも可能である。図５は本発明の第５の実施例に係る受信側ＩＣチップの構成を示す回路図である。受信側ＩＣチップ１ｅは、特性インピーダンスＺ０が５０Ωの非反転側の伝送線路２ｐと接続されたパッド１５ｐと、特性インピーダンスＺ０が５０Ωの反転側の伝送線路２ｎと接続されたパッド１５ｎと、一端がパッド１５ｐ，１５ｎに接続された信号線１６ｐ，１６ｎと、送信側のＩＣチップ（不図示）から差動構成の伝送線路２ｐ，２ｎを介して伝送される差動信号ＤＳを受信する受信側入力部回路１０ｅと、所定の電圧と信号線１６ｐの他端との間に接続され、伝送線路２ｐを終端するインピーダンス整合用の５０Ωの終端抵抗１１ｐと、所定の電圧と信号線１６ｎの他端との間に接続され、伝送線路２ｎを終端するインピーダンス整合用の５０Ωの終端抵抗１１ｎと、信号線１６ｐと終端抵抗１１ｐとの接続点Ａｐと、受信側入力部回路１０ｅの非反転入力端子Ｉｎｐとの間に挿入されたコンデンサ１２ｐと、信号線１６ｎと終端抵抗１１ｎとの接続点Ａｎと、受信側入力部回路１０ｅの反転入力端子Ｉｎｎとの間に挿入されたコンデンサ１２ｎとを少なくとも備えている。
【００２６】
このような受信側ＩＣチップ１ｅにおいて、本実施例のオンチップＤＣブロック回路は、コンデンサ１２ｐ，１２ｎからなる。
【００２７】
本実施例では、コンデンサ１２ｐ，１２ｎをオンチップに実装可能なサイズとするため、受信側入力部回路１０ｅの非反転側の入力インピーダンスＺｉｎｐおよび反転側の入力インピーダンスＺｉｎｎを高くすることが必要となる。入力インピーダンスＺｉｎｐ，Ｚｉｎｎをどの程度に設定すればよいかについては後述する。
【００２８】
なお、差動回路のインピーダンス整合用の終端抵抗１１ｐ，１１ｎの配置については幾通りか考えられ、コモンモードノイズ対策のために図５に示したようにＴ型終端の構成としてもよいし、図６の受信側ＩＣチップ１ｆのようにπ型終端の構成をとってもよい。
【００２９】
［第６の実施例］
次に、本発明の第６の実施例について説明する。図７は本発明の第６の実施例に係る受信側ＩＣチップの構成を示す回路図である。本実施例の受信側ＩＣチップ１ｇは、第５の実施例と同様の構成を有するものであるが、非反転側の信号線１６ｐと終端抵抗１１ｐとの接続点Ａｐから受信側入力部回路１０ｅの非反転入力端子Ｉｎｐまでの長さＬｐ、および反転側の信号線１６ｎと終端抵抗１１ｎとの接続点Ａｎから受信側入力部回路１０ｅの反転入力端子Ｉｎｎまでの長さＬｎが、受信側ＩＣチップ１ｇ（受信側入力部回路１０ｅ）で取り扱う信号ＤＳの最大周波数成分の波長よりも十分に短いことを特徴とする。
【００３０】
第２の実施例と同様に、長さＬｐ，Ｌｎは、受信側ＩＣチップ１ｇ（受信側入力部回路１０ｅ）で取り扱う信号ＤＳの最大周波数成分の波長の１／２０未満とすればよい。
第５の実施例で説明したとおり、コモンモードノイズ対策のために図７に示したようにＴ型終端の構成としてもよいし、図８の受信側ＩＣチップ１ｈのようにπ型終端の構成をとってもよい。
【００３１】
［第７の実施例］
次に、本発明の第７の実施例について説明する。図９は本発明の第７の実施例に係る受信側ＩＣチップの構成を示す回路図である。本実施例の受信側ＩＣチップ１ｉは、第５の実施例の構成に対して、受信側入力部回路１０ｅの非反転入力端子Ｉｎｐに直流バイアス電圧を与えるバイアス印加回路１３ｐと、受信側入力部回路１０ｅの反転入力端子Ｉｎｎに直流バイアス電圧を与えるバイアス印加回路１３ｎとを追加したものである。
【００３２】
本実施例では、コンデンサ１２ｐ，１２ｎをオンチップに実装可能なサイズとするため、受信側入力部回路１０ｅの入力インピーダンスＺｉｎｐ，Ｚｉｎｎとバイアス印加回路１３ｐ，１３ｎの出力インピーダンスＺｏｕｔｐ，Ｚｏｕｔｎとを高くすることが必要となる。入力インピーダンスＺｉｎｐ，Ｚｉｎｎおよび出力インピーダンスＺｏｕｔｐ，Ｚｏｕｔｎをどの程度に設定すればよいかについては後述する。
【００３３】
第５の実施例で説明したとおり、コモンモードノイズ対策のために図９に示したようにＴ型終端の構成としてもよいし、図１０の受信側ＩＣチップ１ｊのようにπ型終端の構成をとってもよい。
【００３４】
［第８の実施例］
次に、本発明の第８の実施例について説明する。図１１は本発明の第８の実施例に係る受信側ＩＣチップの構成を示す回路図である。本実施例の受信側ＩＣチップ１ｋは、第７の実施例と同様の構成を有するものであるが、非反転側の信号線１６ｐと終端抵抗１１ｐとの接続点Ａｐから受信側入力部回路１０ｅの非反転入力端子Ｉｎｐまでの長さＬｐ、および反転側の信号線１６ｎと終端抵抗１１ｎとの接続点Ａｎから受信側入力部回路１０ｅの反転入力端子Ｉｎｎまでの長さＬｎが、受信側ＩＣチップ１ｋ（受信側入力部回路１０ｅ）で取り扱う信号ＤＳの最大周波数成分の波長よりも十分に短いことを特徴とする。第６の実施例と同様に、長さＬｐ，Ｌｎは、受信側ＩＣチップ１ｋ（受信側入力部回路１０ｅ）で取り扱う信号ＤＳの最大周波数成分の波長の１／２０未満とすればよい。
【００３５】
第５の実施例で説明したとおり、コモンモードノイズ対策のために図１１に示したようにＴ型終端の構成としてもよいし、図１２の受信側ＩＣチップ１ｌのようにπ型終端の構成をとってもよい。
【００３６】
以上のように、第５〜第８の実施例で説明した特徴を有するＩＣチップの構成を用いると、差動回路において第１〜第４の実施例と同様の効果を得ることができる。第５、第６の実施例の場合、受信側入力部回路１０ｅの非反転側の入力インピーダンスＺｉｎｐとコンデンサ１２ｐとによってハイパスフィルタが構成される。このハイパスフィルタのカットオフ周波数とコンデンサ１２ｐの容量とが、それぞれ所望の値になるように、式（１）に基づいて入力インピーダンスＺｉｎｐ（抵抗Ｒの値）を設定すればよい。同様に、受信側入力部回路１０ｅの反転側の入力インピーダンスＺｉｎｎとコンデンサ１２ｎとによってハイパスフィルタが構成されるので、このハイパスフィルタのカットオフ周波数とコンデンサ１２ｎの容量とが、それぞれ所望の値になるように、入力インピーダンスＺｉｎｎ（抵抗Ｒの値）を設定すればよい。
【００３７】
また、第７、第８の実施例の場合、受信側入力部回路１０ｅの非反転側の入力インピーダンスＺｉｎｐおよびバイアス印加回路１３ｐの出力インピーダンスＺｏｕｔｐの合成抵抗と、コンデンサ１２ｐとによってハイパスフィルタが構成される。このハイパスフィルタのカットオフ周波数とコンデンサ１２ｐの容量とが、それぞれ所望の値になるように、入力インピーダンスＺｉｎｐおよび出力インピーダンスＺｏｕｔｐを設定すればよい。同様に、受信側入力部回路１０ｅの反転側の入力インピーダンスＺｉｎｎおよびバイアス印加回路１３ｎの出力インピーダンスＺｏｕｔｎの合成抵抗と、コンデンサ１２ｎとによってハイパスフィルタが構成されるので、このハイパスフィルタのカットオフ周波数とコンデンサ１２ｎの容量とが、それぞれ所望の値になるように、入力インピーダンスＺｉｎｎおよび出力インピーダンスＺｏｕｔｎを設定すればよい。
【００３８】
［第９の実施例］
次に、第１〜第４の実施例の受信側入力部回路１０の構成例について説明する。前述のとおり第１〜第４の実施例のＩＣチップを実現するためには入力インピーダンスの高い受信側入力部回路１０を備える必要がある。その回路構成として、バイポーラトランジスタを用いる場合にはベースを入力とし、ＦＥＴ（電界効果トランジスタ）を用いる場合にはゲートを入力とするような回路が適する。
【００３９】
すなわち、バイポーラトランジスタの場合には、受信側入力部回路１０の入力段の構成として、図１３ＡのようにバイポーラトランジスタＱ１と電流源ＩＳ１とからなるエミッタフォロワを使用することが好ましい。また、ＦＥＴの場合には、受信側入力部回路１０の入力段の構成として、図１３ＢのようにＦＥＴＱ２と電流源ＩＳ２とからなるソースフォロワを使用することが好ましい。
【００４０】
［第１０の実施例］
次に、第５〜第８の実施例の受信側入力部回路１０ｅの構成例について説明する。第１〜第４の実施例と同様に、第５〜第８の実施例のＩＣチップを実現するためには入力インピーダンスの高い受信側入力部回路１０ｅを備える必要がある。
【００４１】
バイポーラトランジスタの場合には、受信側入力部回路１０ｅの入力段の構成として、図１４ＡのようにバイポーラトランジスタＱ３，Ｑ４と抵抗Ｒ１，Ｒ２と電流源ＩＳ３とからなる差動回路を使用することが好ましい。また、ＦＥＴの場合には、受信側入力部回路１０ｅの入力段の構成として、図１４ＢのようにＦＥＴＱ５，Ｑ６と抵抗Ｒ３，Ｒ４と電流源ＩＳ４とからなる差動回路を使用することが好ましい。
【００４２】
［第１１の実施例］
次に、第３、第４、第７、第８の実施例のバイアス印加回路１３，１３ｐ，１３ｎの構成例について説明する。第３、第４の実施例のバイアス印加回路１３は、例えば図１５に示すように一端が正の電源電圧ＶＣＣ（受信側入力部回路１０がＦＥＴで構成される場合にはＶＤＤ）に接続され、他端がバイアス印加回路１３の出力端子に接続された抵抗Ｒ５と、一端がバイアス印加回路１３の出力端子に接続され、他端が負の電源電圧ＶＥＥ（受信側入力部回路１０がＦＥＴで構成される場合にはＶＳＳ）に接続された抵抗Ｒ６とからなる分圧回路で実現することができる。
第７、第８の実施例のバイアス印加回路１３ｐ，１３ｎについても同様に分圧回路で実現することができる。
【００４３】
前述のとおりコンデンサ１２，１２ｐ，１２ｎをオンチップに実装可能なサイズとするため、バイアス印加回路１３，１３ｐ，１３ｎの出力インピーダンスＺｏｕｔ，Ｚｏｕｔｐ，Ｚｏｕｔｎを高くすることが必要となるので、抵抗Ｒ５，Ｒ６の抵抗値を高くする必要がある。具体的には、バイアス印加回路１３，１３ｐ，１３ｎから出力するバイアス電圧と、必要な出力インピーダンスＺｏｕｔ，Ｚｏｕｔｐ，Ｚｏｕｔｎとに応じて、抵抗Ｒ５，Ｒ６の値を設定すればよい。
【００４４】
［第１２の実施例］
次に、本発明の第１２の実施例について説明する。図１６は本発明の第１２の実施例に係る受信側ＩＣチップの構成を示す回路図である。本実施例の受信側ＩＣチップ１ｍは、第１、第２の実施例の構成に対して、特性インピーダンスＺ０が５０Ω以上の伝送線路１４を信号線１６中に直列に挿入したことを特徴とする。
【００４５】
本実施例では、伝送線路１４を挿入することにより、受信側ＩＣチップ１ｍの入力部について、入力ポート（伝送線路２と接続される信号入力のためのパッドなど）から終端抵抗１１までの寄生容量の影響を抑制することができる。
【００４６】
伝送線路１４は第１〜第８の実施例のいずれにも適用可能である。第５〜第８の実施例に適用する場合には、図１７に示すように、信号線１６ｐ，１６ｎのそれぞれについて直列に、特性インピーダンスＺ０が５０Ω以上の伝送線路１４ｐ，１４ｎを挿入すればよい。図１７の構成は、伝送線路１４ｐ，１４ｎを図５に適用した場合を示しているが、図６〜図１２にも同様に適用可能である。
【００４７】
最後に、本発明の効果を以下に示す。本発明の効果を確認するため、オンチップで実装可能なサイズのコンデンサ２．５ｐＦを、従来構成の配置で用いた場合と、本発明の構成で用いた場合について、広帯域アンプを例にとり回路シミュレータにて比較した。
【００４８】
従来の構成としては、図１８に示すように伝送線路２の終端と、終端抵抗１１と受信側入力部回路１０の入力端子との接続点との間に２．５ｐＦのコンデンサ１２０を挿入した構成を用いた。
一方、本発明の構成としては、図４に示した第４の実施例の受信側ＩＣチップ１ｄにおいてコンデンサ１２の容量を２．５ｐＦとした構成を用いた。
【００４９】
図１９は従来の受信側ＩＣチップと本発明の受信側ＩＣチップの周波数特性のシミュレーション結果を示す図である。図１９の１８０は従来の受信側ＩＣチップの周波数特性を示し、１８１は本発明の受信側ＩＣチップの周波数特性を示している。
【００５０】
図１９によれば、本発明の構成を用いることによって高周波での特性を劣化させることなく、低域のカットオフ周波数を６００ＭＨｚから２０ｋＨｚまで拡張できていることが分かる。以上のように、本発明を用いることで、ＩＣチップ上に搭載可能な小型で広帯域なＤＣブロック回路が実現可能となる。
【００５１】
［第１３の実施例］
次に、本発明の第１３の実施例について説明する。図２０は本発明の第１３の実施例に係る受信側ＩＣチップの構成を示す回路図である。本実施例の受信側ＩＣチップ１ｎは、第１、第２の実施例の構成に対して、インダクタ１７を信号線１６中に直列に挿入したことを特徴とする。
【００５２】
第１〜第１２の実施例において、終端抵抗１１，１１ｐ，１１ｎとコンデンサ１２，１２Ｐ，１２ｎとの接続点Ａ，Ａｐ，Ａｎには回路レイアウト起因の寄生容量が付加されてしまうため、高周波側でのインピーダンス整合・反射特性の劣化が生じてしまう。この高周波側での反射特性の劣化を抑えるためには、図２０に示したようにインダクタ１７を挿入すればよい。このとき、インダクタ１７は、例えばｐＨオーダーの小さなインダクタンス値を有するものであるから、低周波ではほぼ短絡とみなすことができる。したがって、インダクタ１７が、本発明で担保したい低域のカットオフ周波数に大きな影響を与えることはない。
【００５３】
第３、第４の実施例の図３、図４にインダクタ１７を適用した場合の受信側ＩＣチップ１ｏの構成を図２１に示す。
第５の実施例の図５において、信号線１６ｐ，１６ｎのそれぞれに直列にインダクタ１７ｐ，１７ｎを挿入した場合の受信側ＩＣチップ１ｐの構成を図２２に示す。図２２の構成は、インダクタ１７ｐ，１７ｎを図５に適用した場合を示しているが、図６〜図８にも同様に適用可能である。
【００５４】
第７の実施例の図９において、信号線１６ｐ，１６ｎのそれぞれに直列にインダクタ１７ｐ，１７ｎを挿入した場合の受信側ＩＣチップ１ｑの構成を図２３に示す。図２３の構成は、インダクタ１７ｐ，１７ｎを図９に適用した場合を示しているが、図１０〜図１２にも同様に適用可能である。
【００５５】
［第１４の実施例］
次に、本発明の第１４の実施例について説明する。図２４は本発明の第１４の実施例に係る受信側ＩＣチップの構成を示す回路図である。本実施例の受信側ＩＣチップ１ｒは、第１２の実施例の構成に対して、パッド１５と伝送線路１４との間の信号線１６中にインダクタ１８を直列に挿入し、さらに信号線１６と終端抵抗１１との接続点Ａと、伝送線路１４との間の信号線１６中にインダクタ１９を直列に挿入したことを特徴とする。
【００５６】
これにより、本実施例では、パッド１５の寄生容量による高周波での反射特性劣化を抑えることができる。
第３、第４の実施例の図３、図４にインダクタ１８，１９を適用した場合の受信側ＩＣチップ１ｓの構成を図２５に示す。
【００５７】
第１２の実施例の図１７において、信号線１６ｐ，１６ｎのそれぞれに直列にインダクタ１８ｐ，１９ｐ，１８ｎ，１９ｎを挿入した場合の受信側ＩＣチップ１ｔの構成を図２６に示す。図２６の構成は、インダクタインダクタ１８ｐ，１９ｐ，１８ｎ，１９ｎを図１７に適用した場合を示しているが、図６〜図８の信号線１６ｐ，１６ｎのそれぞれについて直列に伝送線路１４ｐ，１４ｎを挿入した構成にも同様に適用可能である。
【００５８】
第７の実施例の図９において、信号線１６ｐ，１６ｎのそれぞれについて直列に伝送線路１４ｐ，１４ｎを挿入し、さらに信号線１６ｐ，１６ｎのそれぞれに直列にインダクタ１８ｐ，１９ｐ，１８ｎ，１９ｎを挿入した場合の受信側ＩＣチップ１ｕの構成を図２７に示す。図２７の構成は、インダクタインダクタ１８ｐ，１９ｐ，１８ｎ，１９ｎを図９に適用した場合を示しているが、図１０〜図１２の信号線１６ｐ，１６ｎのそれぞれについて直列に伝送線路１４ｐ，１４ｎを挿入した構成にも同様に適用可能である。
【００５９】
［第１５の実施例］
次に、本発明の第１５の実施例について説明する。図２８は本発明の第１５の実施例に係る受信側ＩＣチップの構成を示す回路図である。本実施例の受信側ＩＣチップ１ｖは、第１４の実施例の図２４に示した構成において、伝送線路１４を、直列に接続された２本の伝送線路１４−１，１４−２からなるものとし、この２本の伝送線路１４−１，１４−２の間の信号線１６に接続された静電気放電（ＥＳＤ：Electro Static Discharge）保護回路２０を備えることを特徴とする。
【００６０】
例えば実装工程時におけるＩＣの取扱いに際して、ＥＳＤにより抵抗、コンデンサ、あるいは受信側入力部回路のトランジスタがダメージを受ける可能性がある。このＥＳＤ耐性を向上させるために、ＩＣチップにＥＳＤ保護回路２０を設ける。ただし、ＥＳＤ保護回路２０の付加による寄生容量の影響（反射特性の劣化など）を抑えるために、特性インピーダンスＺ０が５０Ω以上の伝送線路１４−１，１４−２を２本設け、これら２本の伝送線路１４−１，１４−２の接続点にＥＳＤ保護回路２０を設ける。
【００６１】
ＥＳＤ保護回路２０の構成を図２９に示す。ＥＳＤ保護回路２０は、正の電源電圧ＶＣＣ（受信側入力部回路１０がＦＥＴで構成される場合にはＶＤＤ）と信号線１６との間に逆バイアスになるように接続されたＮ個のダイオードＤ１と、信号線１６と負の電源電圧ＶＥＥ（受信側入力部回路１０がＦＥＴで構成される場合にはＶＳＳ）との間に逆バイアスになるように接続されたＭ個のダイオードＤ２とから構成される。
【００６２】
ダイオードＤ１，Ｄ２の段数Ｎ，Ｍは、信号線１６の電圧（動作状態における直流動作点）に応じてダイオードＤ１，Ｄ２がブレークダウンしない範囲で任意に設定されるパラメータである。すなわち、Ｎ≧０かつＭ≧０である。
【００６３】
こうして、本実施例では、ＩＣチップ上に搭載可能な小型で広帯域、かつＥＳＤ耐性の高いＤＣブロック回路が実現可能となる。
第１４の実施例の図２５に示した構成において、伝送線路１４を、直列に接続された２本の伝送線路１４−１，１４−２からなるものとし、この２本の伝送線路１４−１，１４−２の間の信号線１６にＥＳＤ保護回路２０を接続した場合の受信側ＩＣチップ１ｗの構成を図３０に示す。
【００６４】
第１４の実施例の図２６に示した構成において、伝送線路１４ｐを特性インピーダンスＺ０が５０Ω以上の２本の伝送線路１４ｐ−１，１４ｐ−２からなるものとし、伝送線路１４ｎを特性インピーダンスＺ０が５０Ω以上の２本の伝送線路１４ｎ−１，１４ｎ−２からなるものとし、直列に接続された２本の伝送線路１４ｐ−１，１４ｐ−２の間の信号線１６ｐにＥＳＤ保護回路２０ｐを接続し、直列に接続された２本の伝送線路１４ｎ−１，１４ｎ−２の間の信号線１６ｎにＥＳＤ保護回路２０ｎを接続した場合の受信側ＩＣチップ１ｘの構成を図３１に示す。ＥＳＤ保護回路２０ｐ，２０ｎの構成は、ＥＳＤ保護回路２０と同様である。図３１の構成は、ＥＳＤ保護回路２０ｐ，２０ｎを図２６に適用した場合を示しているが、図６〜図８の信号線１６ｐに直列に伝送線路１４ｐ−１，１４ｐ−２とインダクタ１８ｐ，１９ｐとを挿入し、信号線１６ｎに直列に伝送線路１４ｎ−１，１４ｎ−２とインダクタ１８ｎ，１９ｎとを挿入した構成にも同様に適用可能である。
【００６５】
第１４の実施例の図２７に示した構成において、伝送線路１４ｐを特性インピーダンスＺ０が５０Ω以上の２本の伝送線路１４ｐ−１，１４ｐ−２からなるものとし、伝送線路１４ｎを特性インピーダンスＺ０が５０Ω以上の２本の伝送線路１４ｎ−１，１４ｎ−２からなるものとし、直列に接続された２本の伝送線路１４ｐ−１，１４ｐ−２の間の信号線１６ｐにＥＳＤ保護回路２０ｐを接続し、直列に接続された２本の伝送線路１４ｎ−１，１４ｎ−２の間の信号線１６ｎにＥＳＤ保護回路２０ｎを接続した場合の受信側ＩＣチップ１ｙの構成を図３２に示す。図３２の構成は、ＥＳＤ保護回路２０ｐ，２０ｎを図２７に適用した場合を示しているが、図１０〜図１２の信号線１６ｐに直列に伝送線路１４ｐ−１，１４ｐ−２とインダクタ１８ｐ，１９ｐとを挿入し、信号線１６ｎに直列に伝送線路１４ｎ−１，１４ｎ−２とインダクタ１８ｎ，１９ｎとを挿入した構成にも同様に適用可能である。
【産業上の利用可能性】
【００６６】
本発明は、高速な電気信号の通信を行うＩＣチップに適用することができる。
【符号の説明】
【００６７】
１ａ〜１ｙ…受信側ＩＣチップ、２，２ｐ，２ｎ，１４，１４−１，１４−２，１４ｐ，１４ｐ−１，１４ｐ−２，１４ｎ，１４ｎ−１，１４ｎ−２…伝送線路、１０，１０ｅ…受信側入力部回路、１１，１１ｐ，１１ｎ…終端抵抗、１２，１２Ｐ，１２ｎ…コンデンサ、１３，１３ｐ，１３ｎ…バイアス印加回路、１５，１５ｐ，１５ｎ…パッド、１６，１６ｐ，１６ｎ…信号線、１７，１７ｐ，１７ｎ，１８，１８ｐ，１８ｎ，１９，１９ｐ，１９ｎ…インダクタ、２０，２０ｐ，２０ｎ…静電気放電保護回路、Ｑ１，Ｑ３，Ｑ４…バイポーラトランジスタ、Ｑ２，Ｑ５，Ｑ６…ＦＥＴ、ＩＳ１〜ＩＳ４…電流源、Ｒ１〜Ｒ６…抵抗、Ｄ１，Ｄ２…ダイオード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【国際調査報告】
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