(57)【要約】【課題】安定的に情報を書き込むことが可能な半導体記憶素子、半導体記憶装置、半導体システム及び制御方法を提供する。【解決手段】少なくとも一部が強誘電体材料からなるゲート絶縁膜を有し、情報が書き込まれる第１のトランジスタと、ソース又はドレインの一方で前記第１のトランジスタのソース又はドレインと接続する第２のトランジスタと、を備え、前記第１のトランジスタの閾値電圧は、情報の書き込み時及び消去時において０Ｖよりも小さい、半導体記憶素子を提供する。【選択図】図１
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【特許請求の範囲】
【請求項１】
少なくとも一部が強誘電体材料からなるゲート絶縁膜を有し、情報が書き込まれる第１のトランジスタと、
ソース又はドレインの一方で前記第１のトランジスタのソース又はドレインと接続する第２のトランジスタと、
を備え、
前記第１のトランジスタの閾値電圧は、情報の書き込み時及び消去時において０Ｖよりも小さい、
半導体記憶素子。
【請求項２】
前記第２のトランジスタは、少なくとも一部が強誘電体材料からなるゲート絶縁膜を有する、請求項１に記載の半導体記憶素子。
【請求項３】
前記第１及び第２のトランジスタは、同一の導電型トランジスタである、請求項１に記載の半導体記憶素子。
【請求項４】
前記第１及び第２のトランジスタは、第１の導電型トランジスタであり、
前記第１のトランジスタのチャネル領域は、第１の導電型とは反対の導電型を持つ第２の導電型の不純物を、前記第２のトランジスタのチャネル領域に比べて低濃度で含む、
請求項３に記載の半導体記憶素子。
【請求項５】
前記第１のトランジスタは、第１の導電型トランジスタであり、
前記第１のトランジスタのチャネル領域は、第１の導電型の不純物を、前記第１のトランジスタのソース／ドレイン領域に比べて低濃度で含む、
請求項１に記載の半導体記憶素子。
【請求項６】
ソースまたはドレインの一方で前記第１のトランジスタのゲートと接続する第３のトランジスタをさらに備える、請求項１に記載の半導体記憶素子。
【請求項７】
前記第３のトランジスタは、少なくとも一部が強誘電体材料からなるゲート絶縁膜を有する、請求項６に記載の半導体記憶素子。
【請求項８】
少なくとも一部が強誘電体材料からなるゲート絶縁膜を有し、情報が書き込まれる第１のトランジスタと、ソース又はドレインの一方で前記第１のトランジスタのソース又はドレインと接続する第２のトランジスタとを有し、前記第１のトランジスタの閾値電圧が、情報の書き込み時及び消去時において０Ｖよりも小さい、半導体記憶素子をマトリックス状の複数配置した、半導体記憶装置。
【請求項９】
少なくとも一部が強誘電体材料からなるゲート絶縁膜を有し、情報が書き込まれる第１のトランジスタと、ソース又はドレインの一方で前記第１のトランジスタのソース又はドレインと接続する第２のトランジスタとを有し、前記第１のトランジスタの閾値電圧が、情報の書き込み時及び消去時において０Ｖよりも小さい、半導体記憶素子をマトリックス状の複数配置した、半導体記憶装置と、
前記半導体記憶装置と接続された演算装置と、
を１つの半導体チップ上に搭載した、半導体システム。
【請求項１０】
少なくとも一部が強誘電体材料からなるゲート絶縁膜を有し、情報が書き込まれるトランジスタを有する半導体記憶素子の制御方法であって、
前記情報の書き込み時及び読み出し時において、前記半導体記憶素子が設けられた半導体基板に対して電圧を印加して、前記トランジスタの閾値電圧を制御することを含む、
半導体素子の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体記憶素子、半導体記憶装置、半導体システム及び制御方法に関する。
【背景技術】
【０００２】
同一基板上に、ｎ型ＭＯＳＦＥＴ（金属―酸化膜―半導体型電界効果トランジスタ）とｐ型ＭＯＳＦＥＴで構成されているＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）回路は消費電力が少なく、また微細化や高集積化が容易で高速動作が可能である事から多くのＬＳＩ（Ｌａｒｇｅ−Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）構成デバイスとして広く用いられている。特に、ＣＭＯＳ回路がアナログ回路やメモリとともに１チップに搭載されたＬＳＩは、Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ（ＳｏＣ）として製品化されている。これまで、上述のようなＬＳＩにはメモリとしてＳｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ（ＳＲＡＭ）を混載されていたが、近年では、低コスト化、低消費電力化を目的に、様々な種類のメモリを混載することが検討されている。【０００３】
例えば、ＳＲＡＭの代替としては、既に実用化されているＤｙｎａｍｉｃ  ＲＡＭ（ＤＲＡＭ）を混載することや、高速書き込み／読出しが可能で、書き換え回数も十分大きいＭａｇｎｅｔｉｃ  ＲＡＭ（ＭＲＡＭ）やＦｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ（ＦｅＲＡＭ）を混載することが検討されている。また、これらのメモリは、ＳｏＣとしての混載だけではなく、メモリチップ単体として利用することも可能である。【０００４】
例えば、ＦｅＲＡＭは、強誘電体膜をキャパシタとして利用する、１トランジスタ−１キャパシタ（１Ｔ１Ｃ）型と、強誘電体膜をゲート絶縁膜として利用する１トランジスタ（１Ｔ）型とがある。【０００５】
１Ｔ型においては、ゲート電圧の方向によって強誘電体の分極方向が変わる特性を利用して、トランジスタの閾値電圧（Ｖｔ）を変化させることにより、１つのメモリセルにより情報を記憶する。また、１Ｔ型においては、メモリセルは、分極による少ない電荷の変化をトランジスタで増幅する“ゲインセル”として動作する。このような１Ｔ型は、１つのメモリセル内の素子が少なく、プロセス工程数も少ないために低コスト技術としてメリットを持つ。【０００６】
しかしながら、１Ｔ型では、複数のメモリセルにおいてワード線及びビット線を共有しているため、メモリセルに情報を書き込む場合、選択したメモリセルだけでなく、ワード線及びビット線を共有する非選択のメモリセルにも電圧が印加されてしまう。そのため、選択したメモリセルに情報を書き込むことで、非選択のメモリセルに記憶された情報が書き換わってしまうことがあった（ライト・ディスターブ）。このようなライト・ディスターブの対策となる技術が、下記の特許文献１〜３及び非特許文献１に開示されている。【０００７】
下記の非特許文献１及び特許文献１では、メモリセルに情報を書き込む際に、選択したメモリセルにＶｄｄを印加し、非選択のメモリセルに１／３Ｖｄｄ、１／２Ｖｄｄ、２／３Ｖｄｄ等の電圧を印加することが開示されている。これら先行技術文献に開示された技術によれば、選択したメモリセルの強誘電体膜のみに、分極方向を反転させることができる反転可能電圧を印加しつつ、非選択のメモリセルの強誘電体膜に印加される電圧を上記反転可能電圧未満に抑制することができる。このようにすることで、ライト・ディスターブの発生を避けることができる。【０００８】
また、下記特許文献２及び３には、メモリセルに、強誘電体膜を持つトランジスタのゲートに接続されたトランジスタを付加することが開示されている。これら先行技術文献に開示された技術によれば、上記付加トランジスタにより、メモリセルに情報を書き込む際に、非選択のメモリセルの強誘電体膜に上記反転可能電圧以上の電圧が印加されないようにすることで、ライト・ディスターブの発生を避けることができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】国際公開第１９９９／２６２５２号
【特許文献２】特開２００９−２３０８３４号公報
【特許文献３】特開平８−１３９２８６号公報
【非特許文献】
【００１０】
【非特許文献１】Ｊ．Ｍｕｌｌｅｒ  ｅｔ  ａｌ．，  “Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｈａｆｎｉｕｍ  Ｏｘｉｄｅ：  Ａ  ＣＭＯＳ−ｃｏｍｐａｔｉｂｌｅ  ａｎｄ  ｈｉｇｈｌｙ  ｓｃａｌａｂｌｅ  ａｐｐｒｏａｃｈ  ｔｏ  ｆｕｔｕｒｅ  ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｍｅｍｏｒｉｅｓ”  Ｔｅｃｈ.Ｄｉｇ.ＩＥＤＭ,  ｐ.２８０（２０１３）
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上述の先行技術文献に開示された技術においては、メモリセルの製造バラツキや強誘電体膜の分極に起因して、強誘電体膜を持つトランジスタの閾値電圧がシフトすることから、印加する電圧によっては、当該トランジスタの強誘電体膜を所望の方向に分極できない場合がある。すなわち、上述の技術のメモリセルにおいては、安定的に、情報の書き込みができないことがある。【００１２】
そこで、本開示では、安定的に情報を書き込むことが可能な、新規かつ改良された半導体記憶素子、半導体記憶装置、半導体システム及び制御方法を提案する。
【課題を解決するための手段】
【００１３】
本開示によれば、少なくとも一部が強誘電体材料からなるゲート絶縁膜を有し、情報が書き込まれる第１のトランジスタと、ソース又はドレインの一方で前記第１のトランジスタのソース又はドレインと接続する第２のトランジスタと、を備え、前記第１のトランジスタの閾値電圧は、情報の書き込み時及び消去時において０Ｖよりも小さい、半導体記憶素子が提供される。【００１４】
また、本開示によれば、少なくとも一部が強誘電体材料からなるゲート絶縁膜を有し、情報が書き込まれる第１のトランジスタと、ソース又はドレインの一方で前記第１のトランジスタのソース又はドレインと接続する第２のトランジスタとを有し、前記第１のトランジスタの閾値電圧が、情報の書き込み時及び消去時において０Ｖよりも小さい、半導体記憶素子をマトリックス状の複数配置した、半導体記憶装置が提供される。【００１５】
また、本開示によれば、少なくとも一部が強誘電体材料からなるゲート絶縁膜を有し、情報が書き込まれる第１のトランジスタと、ソース又はドレインの一方で前記第１のトランジスタのソース又はドレインと接続する第２のトランジスタとを有し、前記第１のトランジスタの閾値電圧が、情報の書き込み時及び消去時において０Ｖよりも小さい、半導体記憶素子をマトリックス状の複数配置した、半導体記憶装置と、前記半導体記憶装置と接続された演算装置と、を１つの半導体チップ上に搭載した、半導体システムが提供される。【００１６】
さらに、本開示によれば、少なくとも一部が強誘電体材料からなるゲート絶縁膜を有し、情報が書き込まれるトランジスタを有する半導体記憶素子の制御方法であって、前記情報の書き込み時及び読み出し時において、前記半導体記憶素子が設けられた半導体基板に対して電圧を印加して、前記トランジスタの閾値電圧を制御することを含む、半導体素子の制御方法が提供される。
【発明の効果】
【００１７】
以上説明したように本開示によれば、安定的に情報を書き込むことが可能な半導体記憶素子、半導体記憶装置、半導体システム及び制御方法を提供することができる。【００１８】
なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、又は上記の効果に代えて、本明細書に示されたいずれかの効果、又は本明細書から把握され得る他の効果が奏されてもよい。
【図面の簡単な説明】
【００１９】
【図１】本開示の第１の実施形態に係る半導体記憶素子１の回路構成を示した回路図である。
【図２】同実施形態に係る半導体記憶装置１０の平面構造を概略的に示した説明図である。
【図３】同実施形態に係る半導体記憶素子１の消去動作を説明する説明図である。
【図４】同実施形態に係る半導体記憶素子１の書き込み動作を説明する説明図である。
【図５】同実施形態に係る半導体記憶装置１０の平面構造、及び断面構造を示す説明図である。
【図６】同実施形態に係る半導体記憶装置１０の一工程を説明する平面図及び断面図（その１）である。
【図７】同実施形態に係る半導体記憶装置１０の一工程を説明する平面図及び断面図（その２）である。
【図８】同実施形態に係る半導体記憶装置１０の一工程を説明する平面図及び断面図（その３）である。
【図９】同実施形態に係る半導体記憶装置１０の一工程を説明する平面図及び断面図（その４）である。
【図１０】同実施形態に係る半導体記憶装置１０の一工程を説明する平面図及び断面図（その５）である。
【図１１】同実施形態に係る半導体記憶装置１０の一工程を説明する平面図及び断面図（その６）である。
【図１２】同実施形態に係る半導体記憶装置１０の一工程を説明する平面図及び断面図（その７）である。
【図１３】本開示の第２の実施形態に係る半導体記憶素子１ａの回路構成を示した回路図である。
【図１４】同実施形態に係る半導体記憶装置１０ａの平面構造を概略的に示した説明図である。
【図１５】同実施形態に係る半導体記憶装置１０ａの平面構造、及び断面構造を示す説明図である。
【図１６】同実施形態に係る半導体記憶装置１０ａの一工程を説明する平面図及び断面図（その１）である。
【図１７】同実施形態に係る半導体記憶装置１０ａの一工程を説明する平面図及び断面図（その２）である。
【図１８】同実施形態に係る半導体記憶装置１０ａの一工程を説明する平面図及び断面図（その３）である。
【図１９】本開示の実施形態に係る半導体記憶素子１におけるゲート電圧（Ｖｇ）とドレイン電流（Ｌｏｇ（Ｉｄ））との関係を示したグラフである。
【発明を実施するための形態】
【００２０】
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００２１】
また、以下の説明で参照される図面は、本開示の一実施形態の説明とその理解を促すための図面であり、わかりやすくするために、図中に示される形状や寸法、比等は実際と異なる場合がある。さらに、図中に示される半導体記憶素子等は、以下の説明と公知の技術を参酌して適宜、設計変更することができる。また、以下の説明においては、半導体記憶素子等の積層構造の上下方向は、半導体記憶素子が設けられた基板上の面を上とした場合の相対方向に対応し、実際の重力加速度に従った上下方向とは異なる場合がある。
【００２２】
さらに、本明細書において、回路構成の説明の際には、特段の断りがない限りは、「接続」とは、複数の要素の間を電気的に接続することを意味する。さらに、以下の説明における「接続」には、複数の要素を直接的に、且つ、電気的に接続する場合だけでなく、他の要素を介して間接的に、且つ、電気的に接続する場合も含む。
【００２３】
なお、本明細書において、「ゲート」とは、電界効果トランジスタのゲート電極を表す。また、「ドレイン」とは、電界効果トランジスタのドレイン電極又はドレイン領域を表し、「ソース」とは、電界効果トランジスタのソース電極又はソース領域を表す。また、「第１の導電型」とは、「ｐ型」又は「ｎ型」のいずれか一方を表し、「第２の導電型」とは、「第１の導電型」と異なる「ｐ型」又は「ｎ型」のいずれか他方を表す。
【００２４】
なお、説明は以下の順序で行うものとする。
１．第１の実施形態
１．１．半導体記憶素子及び半導体記憶装置の概要
１．２．半導体記憶素子の動作
１．３．半導体記憶装置の構造
１．４．半導体記憶装置の製造方法
２．第２の実施形態
２．１．半導体記憶素子及び半導体記憶装置の概要
２．２．半導体記憶装置の構造
２．３．半導体記憶装置の製造方法
３．第３の実施形態
３．１．書き込み動作
３．２．読み出し動作
４．まとめ
５．補足
【００２５】
以下に説明する本開示の実施形態は、半導体記憶素子に関するものである。詳細には、本実施形態は、少なくとも一部が強誘電体材料からなるゲート絶縁膜を有する金属―酸化膜―半導体型電界効果トランジスタ（ＭＯＳＦＥＴ）を用いた不揮発性メモリの構造及び動作に関するものである。
【００２６】
＜＜１．第１の実施形態＞＞
＜１．１．半導体記憶素子及び半導体記憶装置の概要＞
まず、図１及び図２を参照して、本開示の第１の実施形態に係る半導体記憶素子の概要について説明する。図１は、本実施形態に係る半導体記憶素子１の回路構成を示した回路図である。また、図２は、本実施形態に係る半導体記憶装置１０の平面構造を概略的に示した説明図である。
【００２７】
図１に示すように、本実施形態に係る半導体記憶素子１は、第１のトランジスタＴ１と、第１のトランジスタＴ１のドレインと接続する第２のトランジスタＴ２とを備える。なお、第１のトランジスタＴ１のソースは、半導体記憶素子１の外部の選択トランジスタＴｓを介して、電源Ｖｓと接続している。以下の説明では、第１及び第２のトランジスタＴ１、Ｔ２は、同一の導電型のトランジスタ（例えば、ｎ型のトランジスタ）であるものとする。しかしながら、本実施形態においては、これに限定されるものではなく、互いに異なる導電型のトランジスタであってもよく、ｐ型のトランジスタであってもよい。
【００２８】
第１のトランジスタＴ１は、少なくとも一部が強誘電体材料からなるゲート電極膜を有する電界効果トランジスタであり、ゲート電極膜の残留分極の向きにて情報を記憶する。すなわち、本実施形態に係る半導体記憶素子１は、第１のトランジスタＴ１を記憶素子として用いる１Ｔ型構造のＦｅＲＡＭである。また、第１のトランジスタＴ１のゲートは、第２のワード線ＷＬ２と接続しており、第２のワード線ＷＬ２からの印加電圧によってチャネルのオンオフが制御される。
【００２９】
さらに、本実施形態に係る第１のトランジスタＴ１においては、第１のトランジスタＴ１をオン状態にすることができるゲート電圧である閾値電圧（Ｖｔ）が、ばらつきが生じた場合であっても、書き込み、消去のいずれの状態においても０Ｖ以下となっている。
【００３０】
第２のトランジスタＴ２は、ソース又はドレインの一方で第１のトランジスタＴ１のドレインと接続し、ソース又はドレインの他方でビット線ＢＬと接続する電界効果トランジスタである。また、第２のトランジスタＴ２のゲートは、第１のワード線ＷＬ１と接続しており、第１のワード線ＷＬ１からの印加電圧によってチャネルのオンオフが制御される。
【００３１】
さらに、第２のトランジスタＴ２は、第２のトランジスタＴ２のリーク電流を抑制することができる閾値電圧（Ｖｔ）を持つことが好ましい。例えば、閾値電圧を上昇させるように第２のトランジスタＴ２を形成することにより、リーク電流を抑制することができる。例えば、第２のトランジスタＴ２の閾値電圧は、第１のトランジスタＴ１の閾値電圧よりも高いことが好ましい。
【００３２】
よって、本実施形態においては、半導体記憶素子１に情報を書き込む場合には、第１及び第２のワード線ＷＬ１、ＷＬ２に電圧を印加することにより、第１および第２のトランジスタＴ１、Ｔ２のチャネルをオンにする。このようにすることで、外部電界によって第１のトランジスタＴ１のゲート絶縁膜の残留分極の向きを制御し、半導体記憶素子１に情報を書き込むことができる。なお、本実施形態に係る半導体記憶素子１に情報を書き込む際の動作の詳細については、後述する。
【００３３】
続いて、図２を参照して、図１で示した回路構成を持つ半導体記憶素子１を複数個持つ半導体記憶装置１０の概略構造について説明する。図２に示すように、半導体記憶装置１０は、アレイ状に多数配置された電界効果トランジスタを有する。具体的には、半導体記憶装置１０は、図２の点線で区切られた領域に設けられ、当該領域内には、第１及び第２のトランジスタＴ１、Ｔ２が設けられている。
【００３４】
第１のトランジスタＴ１は、第２の導電型にドーピングされた活性化領域２２の上にゲート電極１１０が設けられることで形成される。また、ゲート電極１１０を挟んだ活性化領域２２の各々は、第１の導電型にドーピングされており、第１のトランジスタＴ１のドレイン領域およびソース領域を形成する。
【００３５】
第１のトランジスタＴ１のソース領域は、コンタクトプラグ３００を介して外部の選択トランジスタＶａ（図示省略）および電源Ｖｓ（図示省略）と接続する。第１のトランジスタＴ１のドレイン領域は、延伸して設けられた活性化領域２２にて第２のトランジスタＴ２ソース又はドレイン領域の一方と接続する。
【００３６】
第２のトランジスタＴ２は、第２の導電型にドーピングされた活性化領域２２の上にゲート電極１１２が設けられることで形成される。また、ゲート電極１１２を挟んだ活性化領域２２の各々は、第１の導電型にドーピングされており、第２のトランジスタＴ２のドレイン領域およびソース領域を形成する。
【００３７】
第２のトランジスタＴ２のソース又はドレイン領域の一方は、上述したように、延伸して設けられた活性化領域２２にて第１のトランジスタＴ１のソース領域と接続する。一方、第２のトランジスタＴ２のソース又はドレイン領域の他方は、コンタクトプラグ３０２を介してビット線ＢＬ（図示省略）と接続する。
【００３８】
上記のような第１及び第２トランジスタＴ１、Ｔ２を有する半導体記憶素子１は、例えば、半導体基板の上にマトリックス状に複数配置されることで、各種のまとまりのある情報を記憶する半導体記憶装置１０として機能する。
【００３９】
＜１．２．半導体記憶素子の動作＞
次に、本実施形態に係る半導体記憶素子１の情報の書き込み及び消去の動作の詳細について説明する。以下の説明においては、第１のトランジスタＴ１のゲートに基板に対して正となる電圧を印加して、第１のトランジスタＴ１の強誘電体材料からなる膜（以下、強誘電体膜と呼ぶ）を分極させる動作を書き込み（プログラム）と呼ぶ。一方、第１のトランジスタＴ１のゲートに、基板に対して負となる電圧を印加して、第１のトランジスタＴ１の強誘電体膜を上述とは逆向きになるように分極させる動作を消去（イレース）と呼ぶ。
【００４０】
まず、図３を参照して、本実施形態に係る半導体記憶素子１の消去動作を説明する。図３は、本実施形態に係る半導体記憶素子１の消去動作を説明する説明図である。
【００４１】
ここでは、消去動作によって、書き込み状態にある第１のトランジスタＴ１を消去状態にする。まず、第１のトランジスタＴ１の強誘電体膜は、書き込み状態にあるため、図３の左側に示すように、下向きの残留分極を持っている。このような下向きの残留分極により、第１のトランジスタＴ１のゲート電極１１０下の半導体基板２０の表面にマイナスの電荷が誘起されやすくなることから、チャネル（反転層）５００が形成されやすくなる。従って、第１のトランジスタＴ１の閾値電圧（Ｖｔ）は、低い状態にある。
【００４２】
そして、消去動作によって、例えば、図３の中央に示すように、第１のトランジスタＴ１のゲート電極１１０に０Ｖ印加し、第１のトランジスタＴ１のソース／ドレインに３Ｖ印加する。このようにした場合には、初期状態の第１のトランジスタＴ１の閾値電圧が十分に低いものであれば、第１のトランジスタＴ１のゲート電極１１０下の半導体基板２０の表面にチャネル５００が形成されている。
【００４３】
さらに、半導体基板２０の表面に形成されたチャネル５００は、第１のトランジスタＴ１のソース／ドレインと同電位であるため、ゲート電極１１０下の半導体基板２０の表面とゲート電極１１０との間には３Ｖの電位差が生じることとなる。この電位差により、第１のトランジスタＴ１の強誘電体膜は、図３の右側に示すように、上向きに分極し、消去状態となる。
【００４４】
次に、図４を参照して、本実施形態に係る半導体記憶素子１の書き込み動作を説明する。図４は、本実施形態に係る半導体記憶素子１の書き込み動作を説明する説明図である。詳細には、図４の上段には、比較例に係る半導体記憶素子の書き込み動作を説明する説明図が示されており、図４の下段には、本実施形態に係る半導体記憶素子１の書き込み動作を説明する説明図が示されている。なお、比較例に係る半導体記憶素子は、図１及び図２に示す本実施形態の半導体記憶素子と同様の回路構成及び構造を持っているが、第１のトランジスタＴ１ａの閾値電圧が、本実施形態に係る第１のトランジスタＴ１の閾値電圧に比べて高くなっている。
【００４５】
ここでは、当該書き込み動作によって、消去状態にある第１のトランジスタＴ１、Ｔ１ａを書き込み状態にする。まず、第１のトランジスタＴ１、Ｔ１ａの強誘電体膜は、消去状態にあるため、図４の上段左側及び下段左側に示すように、上向きの残留分極を持っている。このような上向きの残留分極により、第１のトランジスタＴ１、Ｔ１ａのゲート電極１１０、１１０ａ下の半導体基板２０、２０ａの表面にマイナスの電荷が誘起されにくくなり、チャネル５００が形成されにくくなる。従って、第１のトランジスタＴ１、Ｔ１ａの閾値電圧（Ｖｔ）は、上がることとなる。また、半導体記憶素子１を微細な形状に加工することにより、第１のトランジスタＴ１、Ｔ１ａの閾値電圧のばらつきが大きくなり、閾値電圧が上がることもある。
【００４６】
このような状態において、書き込み動作により、例えば、図４の上段中央及び下段中央に示すように、第１のトランジスタＴ１、Ｔ１ａのゲート電極１１０、１１０ａに３Ｖ印加し、第１のトランジスタＴ１、Ｔ１ａのソース／ドレインに０Ｖ印加する。この際、比較例に係る第１のトランジスタＴ１ａのゲート電極１１０ａ下の半導体基板２０ａの表面には、閾値電圧（Ｖｔ）が高いために、チャネル５００が形成されていないことがある。この場合、ゲート電極１１０ａと半導体基板２０ａとの間の電位差が３Ｖあったとしても、チャネル５００が形成されないことから、ゲート電極１１０ａ下の半導体基板２０ａの表面とゲート電極１１０ａとの間には３Ｖ以下の電位差しか生じない。その結果、図４の上段右側に示すように、電位差が小さいことから、比較例に係る第１のトランジスタＴ１ａの強誘電体膜は、下向きに分極して書き込み状態にならないことがある。
【００４７】
一方、本実施形態においては、先に説明したように、第１のトランジスタＴ１の閾値電圧（Ｖｔ）が、書き込み、消去のいずれの状態においても０Ｖ以下になるように、第１のトランジスタＴ１を形成している。そのため、図４の下段中央に示すように、書き込み動作の際にも、第１のトランジスタＴ１のゲート電極１１０下の半導体基板２０の表面にチャネル５００が常に形成される。従って、第１のトランジスタＴ１のゲート電極１１０に３Ｖ印加し、第１のトランジスタＴ１のソース／ドレインに０Ｖ印加した場合には、上記チャネル５００は第１のトランジスタＴ１のソース／ドレインと同電位であるため、ゲート電極１１０下の半導体基板２０の表面とゲート電極１１０との間には３Ｖの電位差が生じることとなる。そして、この電位差により、第１のトランジスタＴ１の強誘電体膜は、図４の下段右側に示すように、下向きに分極し、書き込み状態となる。なお、第１のトランジスタＴ１のゲート電極１１０下の半導体基板２０の表面にチャネル５００が形成されることから、第１のトランジスタＴ１の強誘電体膜に均一に電圧を印加することができる。以上のように、本実施形態に係る半導体記憶素子１においては、安定的に、情報の書き込みを行うことができる。
【００４８】
また、本実施形態においては、半導体記憶素子１の情報を読み出す際には、図１に示される第１及び第２のワード線ＷＬ１、ＷＬ２に電圧を印加して、第１および第２のトランジスタＴ１、Ｔ２のチャネルをオンにする。次に、選択トランジスタＶｓのチャネルをオンにした上で、ビット線ＢＬに電圧を印加することにより、第１のトランジスタＴ１のドレインからソースに電流を流す。第１のトランジスタＴ１では、強誘電体膜の残留分極の向きによって、閾値電圧（Ｖｔ）が変化するため、第１のトランジスタＴ１に流れる電流を計測することで、半導体記憶素子１から情報を読み出すことができる。
【００４９】
本実施形態においては、第１のトランジスタＴ１の閾値電圧（Ｖｔ）が、書き込み、消去のいずれの状態においても０Ｖ以下になるように、第１のトランジスタＴ１を形成している。従って、本実施形態によれば、情報を読み出し際に第１のトランジスタＴ１のゲートに印加される電圧を低く設定しても、第１のトランジスタＴ１に電流が流れることから、情報を読み出すことが可能である。その結果、読み出しの際に印加される電圧が低いことから、第１のトランジスタＴ１の強誘電体膜に対して電圧が印加されることによってかかるストレスを小さくすることができ、第１のトランジスタＴ１の信頼性を高めることができる。
【００５０】
さらに、本実施形態においては、第２のトランジスタＴ２の閾値電圧は、第１のトランジスタＴ１の閾値電圧よりも高くなるように設定されている。従って、第１のトランジスタＴ１の閾値電圧が低いことに起因するリーク電流を抑制することができる。また、情報の読み出しの際に、閾値分の電圧降下が生じることもなく、第１のトランジスタＴ１に所望の電圧を印加することができる。その結果、本実施形態によれば、効率よく、第１のトランジスタＴ１から情報を読み出すことができる。
【００５１】
ところで、上述の特許文献２においては、情報の読出しの際に、ビット線に沿った非選択のメモリセル（半導体記憶素子）のトランジスタによるリーク電流がノイズとなることがある。精度よく情報を読み出すためには、上記リーク電流によるノイズと、読出し電流との差（Ｓ／Ｎ比）を大きく確保することが求められるが、上記特許文献２では、当該Ｓ／Ｎ比を大きく確保することが難しかった。しかしながら、本実施形態においては、第２のトランジスタＴ２が、第２のトランジスタＴ２のリーク電流を抑制することができる閾値電圧（Ｖｔ）を持つように、第２のトランジスタＴ２を形成している。このようにすることで、半導体記憶素子１から情報を読み出す際に、第２のトランジスタＴ２のリーク電流が小さいことから、上記リーク電流によるノイズと、読出し電流との差（Ｓ／Ｎ比）を大きく確保することができる。
【００５２】
＜１．３．半導体記憶装置の構造＞
続いて、図５を参照して、本実施形態に係る半導体記憶装置１０の具体的な構造について説明する。図５は、本実施形態に係る半導体記憶装置１０の平面構造、および断面構造を示す説明図である。詳細には、図５の左下側には、半導体記憶装置１０の平面構造を示す平面図が示され、左上側には、当該平面図のＡ−Ａ´線に沿って切断した断面図が示され、右下側には、当該平面図のＢ−Ｂ´線に沿って切断した断面図が示されている。
【００５３】
図５に示すように、半導体基板２０には、互いに平行な帯状にて活性化領域２２が設けられ、活性化領域２２の上にゲート電極１１０、１１２が設けられることで第１及び第２のトランジスタＴ１、Ｔ２が形成される。また、第１及び第２のトランジスタＴ１、Ｔ２のゲート、ソース、及びドレインの各々がコンタクトプラグ３００、３０２を介して各種配線と接続されることで、図１で示した回路構成を有する半導体記憶素子１が構成される。さらに、このような半導体記憶素子１が半導体基板２０上にアレイ状に多数集積されることで、半導体記憶装置１０が構成される。
【００５４】
半導体基板２０は、半導体記憶素子１及び半導体記憶装置１０が形成される支持基板である。半導体基板２０は、各種半導体からなる基板を用いてもよく、例えば、多結晶、単結晶又はアモルファスのシリコン（Ｓｉ）からなる基板を用いてもよい。また、半導体基板２０は、シリコン基板の中にＳｉＯ２等の絶縁膜を挟み込んだＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板であってもよい。
【００５５】
活性化領域２２は、第２の導電型の領域であり、素子分離領域２６によって互いに離隔されて帯状に設けられる。例えば、活性化領域２２は、半導体基板２０に第２の導電型の不純物（例えば、ホウ素（Ｂ）等のｐ型不純物）を導入することで形成されてもよい。なお、活性化領域２２は、第１及び第２のトランジスタＴ１、Ｔ２のチャネル領域として機能する。
【００５６】
素子分離領域２６は、絶縁性の領域であり、活性化領域２２を互いに電気的に離隔することで、活性化領域２２の上のトランジスタＴ１、Ｔ２の各々を電気的に離隔する。具体的には、素子分離領域２６は、酸化シリコン（ＳｉＯｘ）、又は窒化シリコン（ＳｉＮｘ）等の絶縁性の酸窒化物で形成されてもよい。例えば、素子分離領域２６は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法を用いて、所望の領域の半導体基板２０の一部をエッチング等で除去した後、エッチングによる開口を酸化シリコン（ＳｉＯｘ）で埋め込むことで形成されてもよい。また、素子分離領域２６は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法を用いて、所定の領域の半導体基板２０を熱酸化し、酸化物に変換することで形成されてもよい。
【００５７】
第１のゲート絶縁膜１４０は、第１のトランジスタＴ１のゲート絶縁膜であり、活性化領域２２上に設けられる。第１のトランジスタＴ１は、情報を記憶する記憶素子として機能するため、第１のゲート絶縁膜１４０の少なくとも一部は、自発的に分極し、分極の方向を外部電界にて制御可能な強誘電体材料にて形成される。例えば、第１のゲート絶縁膜１４０は、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３：ＰＺＴ）、又はタンタル酸ビスマス酸ストロンチウム（ＳｒＢｉ２Ｔａ２Ｏ９：ＳＢＴ）等のペレブスカイト構造の強誘電体材料にて形成されてもよい。また、第１のゲート絶縁膜１４０は、ＨｆＯｘ、ＺｒＯｘ又はＨｆＺｒＯｘ等の高誘電体材料で形成された膜を熱処理等によって変質させた強誘電体膜であってもよく、上記の高誘電体材料で形成された膜にランタン（Ｌａ）、シリコン（Ｓｉ）、又はガドリニウム（Ｇｄ）等の元素をドープすることで形成された強誘電体膜であってもよい。また、第１のゲート絶縁膜１４０は、複数層で形成されてもよい。例えば、第１のゲート絶縁膜１４０は、強誘電体材料からなる膜と、酸化シリコン（ＳｉＯｘ）又は窒化シリコン（ＳｉＮｘ）等の絶縁膜との積層膜で構成されてもよい。
【００５８】
ゲート電極１１０は、第１のトランジスタＴ１のゲート電極であり、第１のゲート絶縁膜１４０の上に半導体記憶素子１ごとに分離して設けられる。例えば、ゲート電極１１０は、ポリシリコン等にて形成されてもよく、ポリシリコンよりも抵抗値が低い金属にて形成されてもよい。また、ゲート電極１１０は、金属層と、ポリシリコンからなる層との複数層の積層構造にて形成されてもよい。例えば、ゲート電極１１０は、第１のゲート絶縁膜１４０の上に設けられたＴｉＮ又はＴａＮからなる金属層と、ポリシリコンからなる層との積層構造にて形成されてもよい。このような積層構造によれば、ゲート電極１１０は、印加された電圧によって、ポリシリコンからなる層に空乏層が形成されてしまうことを防止することができる。
【００５９】
第２のゲート絶縁膜１４２は、第２のトランジスタＴ２のゲート絶縁膜であり、活性化領域２２上に設けられる。第２のトランジスタＴ２は、第１のトランジスタＴ１への電圧印加を制御するスイッチング素子として機能するため、第２のゲート絶縁膜１４２は、電界効果トランジスタのゲート絶縁膜として一般的な絶縁性材料で形成される。例えば、第２のゲート絶縁膜１４２は、酸化シリコン（ＳｉＯｘ）、又は窒化シリコン（ＳｉＮｘ）等の絶縁性の酸窒化物で形成されてもよく、酸化シリコン等よりも誘電率が高い酸化ハフニウム等により形成されてもよい。
【００６０】
ただし、第２のゲート絶縁膜１４２は、第１のゲート絶縁膜１４０と同様に強誘電体材料にて形成されてもよいことは言うまでもない。このような場合、第２のゲート絶縁膜１４２と、第１のゲート絶縁膜１４０とを同時に形成することができるため、半導体記憶素子１の製造工程を簡略化することができる。
【００６１】
ゲート電極１１２は、第２のトランジスタＴ２のゲート電極であり、第２のゲート絶縁膜１４２の上に複数の半導体記憶素子１に亘って延伸される。なお、ゲート電極１１２は、ゲート電極１１０と同様の材料で形成されてもよい。ゲート電極１１２は、複数の半導体記憶素子１に亘って延伸されることにより、第１のワード線ＷＬ１として機能するため、別途ワード線を設ける工程を省略し、かつ半導体記憶素子１の平面面積をより小さくすることができる。
【００６２】
第１のソース領域２２０は、第１の導電型の領域であり、第１のトランジスタＴ１のソース領域として機能する。例えば、第１のソース領域２２０は、活性化領域２２の所定の領域に第１の導電型の不純物（例えば、リン（Ｐ）、ヒ素（Ａｓ）等のｎ型不純物）を導入することで形成されてもよい。この第１のソース領域２２０は、ゲート電極１１０を挟んでゲート電極１１２が設けられた側と対向する側の活性化領域２２に設けられ、コンタクトプラグ３００を介して、外部の選択トランジスタＴｓ（図示省略）および電源Ｖｓ（図示省略）と接続する。
【００６３】
第１のドレイン領域２２２は、第１の導電型の領域であり、第１のトランジスタＴ１のドレイン領域、ならびに第２のトランジスタＴ２のソース又はドレイン領域のいずれか一方として機能する。例えば、第１のドレイン領域２２２は、活性化領域２２の所定の領域に上記第１の導電型の不純物を導入することで形成されてもよい。第１のドレイン領域２２２は、ゲート電極１１０と、ゲート電極１１２との間の活性化領域２２に設けられ、第１のトランジスタＴ１のドレインと、第２のトランジスタＴ２のソース又はドレインのいずれか一方とを接続する。
【００６４】
本実施形態においては、第１のトランジスタＴ１をオン状態にすることができるゲート電圧である閾値電圧（Ｖｔ）が、ばらつきが生じた場合であっても、書き込み、消去のいずれの状態においても０Ｖ以下となるように、第１のトランジスタＴ１を形成する。本実施形態においては、例えば、第１のトランジスタＴ１のゲート電極１１０下の領域の第２の導電型の不純物（例えば、ホウ素（Ｂ）等のｐ型不純物）の濃度を、第２のトランジスタＴ２のゲート下の領域の第２の導電型の不純物の濃度に比べて低くする。もしくは、第１のトランジスタＴ１のゲート電極１１０下の領域に、第１の導電型の不純物を注入する（カウンタードープ）。この際、第１のトランジスタＴ１のゲート電極１１０下の領域の第１の導電型の不純物の濃度は、第１のソース領域２２０及び第１のドレイン領域２２２の第１の導電型の不純物の濃度よりも低くする。
【００６５】
第２のソース／ドレイン領域２２４は、第１の導電型の領域であり、第２のトランジスタＴ２のソース又はドレイン領域として機能する。例えば、第２のソース／ドレイン領域２２４は、活性化領域２２の所定の領域に上記第１の導電型の不純物を導入することで形成されてもよい。第２のソース／ドレイン領域２２４は、ゲート電極１１２を挟んでゲート電極１１０が設けられた側と対向する側の活性化領域２２に設けられ、コンタクトプラグ３０２を介して、ビット線ＢＬ（図示省略）と接続する。
【００６６】
さらに、第２のトランジスタＴ２は、リーク電流を抑制するような閾値電圧（Ｖｔ）を持つように形成されることが好ましい。そこで、例えば、第２のトランジスタＴ２のゲート電極１１２下の領域の第２の導電型の不純物の濃度が好適になるように、第２のトランジスタＴ２を形成する。
【００６７】
コンタクト領域１１０Ｓ、１１２Ｓ、２２０Ｓ、２２２Ｓ、２２４Ｓは、それぞれゲート電極１１０、１１２、第１のソース領域２２０、第１のドレイン領域２２２、第２のソース／ドレイン領域２２４の表面に設けられることで、それぞれの接触抵抗を低減する。具体的には、コンタクト領域１１０Ｓ、１１２Ｓ、２２０Ｓ、２２２Ｓ、２２４Ｓは、半導体基板２０、ゲート電極１１０、１１２を構成する半導体又は金属と、Ｎｉ等の高融点金属との合金にて形成されてもよい。例えば、コンタクト領域１１０Ｓ、１１２Ｓ、２２０Ｓ、２２２Ｓ、２２４Ｓは、ＮｉＳｉ等の高融点金属シリサイドにて形成されてもよい。
【００６８】
サイドウォール絶縁膜１５０、１５２は、ゲート電極１１０、１１２の側面に設けられる絶縁膜からなる側壁である。具体的には、サイドウォール絶縁膜１５０、１５２は、ゲート電極１１０、１１２を含む領域に絶縁膜を成膜した後、垂直異方性を有するエッチングを行うことで形成することができる。例えば、サイドウォール絶縁膜１５０、１５２は、酸化シリコン（ＳｉＯｘ）、又は窒化シリコン（ＳｉＮｘ）等の絶縁性の酸窒化物で単層又は複数層にて形成されてもよい。
【００６９】
サイドウォール絶縁膜１５０、１５２は、半導体基板２０へ不純物を導入する際に、入射した不純物を遮蔽する機能を持つ。従って、サイドウォール絶縁膜１５０、１５２は、不純物が導入された第１のソース領域２２０、第１のドレイン領域２２２、及び第２のソース／ドレイン領域２２４と、ゲート電極１１０、１１２との位置関係を自己整合的に制御することができる（セルフアライン）。また、サイドウォール絶縁膜１５０、１５２により、各トランジスタのソース及びドレイン領域と、ゲート電極との間に、ソース及びドレイン領域と同じ導電型であり、より低濃度のＬＤＤ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ  Ｄｒａｉｎ）領域を形成することも可能である。
【００７０】
平坦化膜３０は、ゲート電極１１０、１１２の上に半導体基板２０の全面に亘って設けられる絶縁層である。平坦化膜３０は、第１及び第２のトランジスタＴ１、Ｔ２の間を埋め込み、平坦化膜３０の上に設けられる各種配線と、第１及び第２のトランジスタＴ１、Ｔ２とを電気的に絶縁する。例えば、平坦化膜３０は、酸化シリコン（ＳｉＯｘ）、又は窒化シリコン（ＳｉＮｘ）などの絶縁性の酸窒化物で形成されてもよい。
【００７１】
なお、図５では図示しないが、ゲート電極１１０、１１２と、平坦化膜３０との間には、半導体基板２０の全面に亘って、絶縁性材料を含むライナー層が設けられていてもよい。ライナー層は、コンタクトプラグ３００、３０２を形成する際に、平坦化膜３０との間で高いエッチング選択比を提供することで、エッチングが過剰に進行してしまうことを防止する。ライナー層は、例えば、酸化シリコン（ＳｉＯｘ）、又は窒化シリコン（ＳｉＮｘ）等の絶縁性の酸窒化物で形成されてもよい。
【００７２】
また、上記ライナー層は、第１のゲート絶縁膜１４０及び第２のゲート絶縁膜１４２に対して圧縮応力または引張応力を付与する層として形成されてもよい。このような場合、ライナー層は、ピエゾ効果によって、第１のゲート絶縁膜１４０の分極特性を向上させたり、第２のゲート絶縁膜１４２のキャリア移動度を向上させたりすることができる。
【００７３】
コンタクトプラグ３００、３０２は、平坦化膜３０を貫通して設けられる。コンタクトプラグ３００は、第１のソース領域２２０と接続することで、第１のトランジスタＴ１のソースと外部の選択トランジスタＴｓ（図示省略）および電源Ｖｓ（図示省略）とを電気的に接続する。また、コンタクトプラグ３０２は、第２のソース／ドレイン領域２２４と接続することで、第２のトランジスタＴ２のソース又はドレインの他方とビット線ＢＬ（図示省略）とを電気的に接続する。
【００７４】
なお、上記のコンタクトプラグ３００、３０２は、チタン（Ｔｉ）もしくはタングステン（Ｗ）等の低抵抗の金属、又は窒化チタン（ＴｉＮ）等の金属化合物で形成されてもよい。また、コンタクトプラグ３００、３０２は、複数層の積層構造にて形成されてもよい。より具体的には、コンタクトプラグ３００、３０２は、Ｔｉ又はＴｉＮと、Ｗとの積層構造にて形成されてもよい。
【００７５】
配線層４２は、活性化領域２２が延伸する方向と直交する方向に延伸して、平坦化膜３０の上に設けられる。配線層４２は、コンタクトプラグ３００と外部の選択トランジスタＴｓ（図示省略）及び電源Ｖｓ（図示省略）とを電気的に接続する。すなわち、配線層４２は、半導体記憶素子１の各々の第１のトランジスタＴ１のソースと、外部の選択トランジスタＴｓおよび電源Ｖｓとを接続する。配線層４２は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）等の金属材料で形成されてもよい。
【００７６】
層間絶縁膜４０は、配線層４２等の各種配線を埋め込み、平坦化膜３０の上に半導体基板２０の全面に亘って設けられる。層間絶縁膜４０は、例えば、酸化シリコン（ＳｉＯｘ）、または窒化シリコン（ＳｉＮｘ）等の絶縁性の酸窒化物で形成されてもよい。
【００７７】
コンタクト５２は、層間絶縁膜５０を貫通して設けられ、層間絶縁膜４０の中に設けられた配線層４２と、層間絶縁膜５０の上に設けられた配線層６２とを電気的に接続する。コンタクト５２は、コンタクトプラグ３００、３０２と同様に、ＴｉもしくはＷ等の低抵抗の金属、又はＴｉＮなどの金属化合物で形成されてもよい。また、コンタクト５２は、複数層の積層構造にて形成されてもよい。具体的には、コンタクト５２は、ＴｉまたはＴｉＮと、Ｗとの積層構造にて形成されてもよく、配線層６２と同時にＣｕのデュアルダマシン構造により形成されてもよい。
【００７８】
層間絶縁膜５０は、層間絶縁膜４０の上に半導体基板２０の全面に亘って設けられる。層間絶縁膜５０は、例えば、酸化シリコン（ＳｉＯｘ）、又は窒化シリコン（ＳｉＮｘ）等の絶縁性の酸窒化物で形成されてもよい。
【００７９】
配線層６２は、活性化領域２２が延伸する方向と平行な方向に延伸して、層間絶縁膜５０の上に設けられる。また、配線層６２は、コンタクト５２と電気的に接続し、コンタクト５２は、コンタクトプラグ３０２と電気的に接続する。配線層６２は、半導体記憶素子１の各々の第２のトランジスタＴ２のソースまたはドレインのいずれか他方と電気的に接続するビット線ＢＬとして機能する。配線層６２は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）等の金属材料で形成されてもよい。
【００８０】
層間絶縁膜６０は、配線層６２等の各種配線を埋め込み、層間絶縁膜５０の上に半導体基板２０の全面に亘って設けられる。層間絶縁膜６０は、例えば、酸化シリコン（ＳｉＯｘ）、又は窒化シリコン（ＳｉＮｘ）等の絶縁性の酸窒化物で形成されてもよい。
【００８１】
上記の構造によれば、安定的に情報を書込むことが可能な半導体記憶素子１を小さい平面面積にて構成することができる。従って、本実施形態によれば、半導体記憶素子１の集積度を向上させることができるため、半導体記憶素子１を集積した半導体記憶装置１０の記憶密度を向上させることが可能である。例えば、上述した非特許文献１及び特許文献１に開示された技術においては、非選択のメモリセル（半導体記憶素子）には、反転可能電圧の１／３にあたる電圧を印加することから、回路構成が複雑となり、メモリセルの平面面積が拡大する。また、上述の特許文献２及び３に開示された技術では、付加トランジスタ、及び当該付加トランジスタとメモリセルとを接続する配線をメモリセルごとに設けることになるため、各メモリセルの占める平面面積が拡大する。それに対して、本実施形態によれば、複雑な回路構成や付加トランジスタ等がないことから、半導体記憶素子１の平面面積を拡大させることを避けることができる。さらに、上述の非特許文献１及び特許文献１に開示された技術においては、上記電圧を印加するための回路構成を設けていることから、それに伴い消費電力を増加していた。しかしながら、本実施形態によれば、上記回路構成がないことから、消費電力の増加を避けることができる。
【００８２】
＜１．４．半導体記憶装置の製造方法＞
続いて、図６〜図１２を参照して、本実施形態に係る半導体記憶装置１０の製造方法について説明する。図６〜図１２は、本実施形態に係る半導体記憶装置１０の各製造工程を説明する平面図及び断面図である。
【００８３】
まず、図６に示すように、半導体基板２０に活性化領域２２と、素子分離領域２６とを形成する。
【００８４】
具体的には、シリコン（Ｓｉ）からなる半導体基板２０上に、ドライ酸化等によってＳｉＯ２膜を形成し、さらに減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等によってＳｉ３Ｎ４膜を形成する。続いて、Ｓｉ３Ｎ４膜の上に、活性化領域２２を形成する領域を保護するようにパターニングされたレジスト層を形成し、ＳｉＯ２膜、Ｓｉ３Ｎ４膜および半導体基板２０を３５０ｎｍ〜４００ｎｍの深さでエッチングする。
【００８５】
次に、膜厚６５０ｎｍ〜７００ｎｍにてＳｉＯ２を成膜することで、エッチングによって形成された開口を埋め込み、素子分離領域２６を形成する。ＳｉＯ２の成膜には、例えば、高密度プラズマＣＶＤ法を用いることができる。この方法によれば、段差被覆性が良好であり、かつ緻密なＳｉＯ２膜を形成することができる。
【００８６】
続いて、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）法等を用いた研磨を行うことにより、半導体基板２０の表面を平坦化する。ＣＭＰによる研磨により、上記開口から突出したＳｉＯ２膜を除去する。また、上記研磨は、例えば、Ｓｉ３Ｎ４膜上のＳｉＯ２膜が除去できる程度まで行う。
【００８７】
さらに、熱リン酸等を用いてＳｉ３Ｎ４膜を除去する。なお、素子分離領域２６のＳｉＯ２膜をより緻密な膜とするため、又は活性化領域２２の角を丸めるために、Ｓｉ３Ｎ４膜の除去の前に、半導体基板２０をＮ２、Ｏ２またはＨ２／Ｏ２環境下でアニールを行ってもよい。
【００８８】
次に、半導体基板２０の活性化領域２２に相当する領域を１０ｎｍ程度酸化して、犠牲酸化膜（図示省略）を形成した後、第２導電型の不純物（例えば、ホウ素（Ｂ）等）をイオン注入することで、第２導電型の活性化領域２２を形成する。
【００８９】
本実施形態においては、第１のトランジスタＴ１をオン状態にすることができるゲート電圧である閾値電圧（Ｖｔ）が、ばらつきが生じた場合であっても、書き込み、消去のいずれの状態であっても０Ｖ以下になるように、第１のトランジスタＴ１を形成する。そのため、例えば、第１のトランジスタＴ１のゲート下にあたる領域の第２の導電型の不純物の濃度を、第２のトランジスタＴ２のゲート下の領域の第２の導電型の不純物の濃度に比べて低くする。もしくは、第１のトランジスタＴ１のゲート下にあたる領域に、第１の導電型の不純物（例えば、リン（Ｐ）、ヒ素（Ａｓ）等）を注入する（カウンタードープ）。この際、第１のトランジスタＴ１のゲート下にあたる領域の第１の導電型の不純物の濃度は、第１のソース領域２２０及び第１のドレイン領域２２２の第１の導電型の不純物の濃度よりも低くする。
【００９０】
また、本実施形態においては、第２のトランジスタＴ２は、リーク電流を抑制するような閾値電圧（Ｖｔ）を持つように形成されることが好ましい。そこで、例えば、第２のトランジスタＴ２のゲート下にあたる領域の第２の導電型の不純物の濃度が好適になるようにイオン注入を行うことが好ましい。
【００９１】
次に、図７に示すように、第１のゲート絶縁膜１４０及び第２のゲート絶縁膜１４２を成膜した後、第１のゲート絶縁膜１４０及び第２のゲート絶縁膜１４２の上に、それぞれゲート電極１１０、１１２を形成する。
【００９２】
具体的には、まず、半導体基板２０の表面を覆う犠牲酸化膜をフッ化水素酸溶液等で剥離する。その後、ＲＴＯ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｏｘｉｄｉｚａｔｉｏｎ）処理、酸素プラズマ処理、又は過酸化水素含有薬液による処理などを用いて、半導体基板２０の上に第１のゲート絶縁膜１４０及び第２のゲート絶縁膜１４２の下地となるＳｉＯ２膜を膜厚０．５ｎｍ〜１．５ｎｍにて形成する。続いて、ＣＶＤ法又はＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて高誘電体である酸化ハフニウム（ＨｆＯｘ）を成膜する。これにより、第１のゲート絶縁膜１４０及び第２のゲート絶縁膜１４２が形成される。
【００９３】
なお、本実施形態においては、酸化ハフニウムに替えて、酸化ジルコニウム（ＺｒＯｘ）、酸化ハフニウムジルコニウム（ＨｆＺｒＯｘ）等を用いることも可能である。また、これらの高誘電体に対して、ランタン（Ｌａ）、シリコン（Ｓｉ）、又はガドリニウム（Ｇｄ）等をドープすることで強誘電体膜に変換し、第１のゲート絶縁膜１４０及び第２のゲート絶縁膜１４２を形成してもよい。
【００９４】
次に、スパッタ法、ＣＶＤ法またはＡＬＤ法等を用いて、ＴｉＮ膜を膜厚５ｎｍ〜２０ｎｍにて形成した後、ＳｉＨ４ガスによる減圧ＣＶＤ法を用いて、例えば、成膜温度を５８０〜６２０℃として、ポリシリコンを膜厚５０ｎｍ〜１５０ｎｍにて成膜する。さらに、パターニングされたレジストをマスクとして、ＨＢｒガス又はＣｌ系ガスを用いた異方性エッチングを行うことにより、ゲート電極１１０、１１２を形成する。なお、本実施形態においては、ＴｉＮの替わりにＴａＮ等を用いることも可能である。
【００９５】
また、本実施形態においては、レジストをパターニングした後に、Ｏ２プラズマにてレジストのトリミング処理を行うことで、異方性エッチング後に形成されるゲート電極１１０、１１２の幅をより細くすることも可能である。例えば、３２ｎｍプロセスでは、ゲート電極の幅（ゲート長）を２０ｎｍ〜３０ｎｍとしてもよい。
【００９６】
なお、上述の説明では、第１のトランジスタＴ１と第２のトランジスタＴ２とを同時に形成しているが、本実施形態においてはこれに限定されるものではなく、第１のトランジスタＴ１と第２のトランジスタＴ２とは別の工程で形成してもよい。
【００９７】
次に、図８に示すように、ゲート電極１１０、１２２の両側面にサイドウォール絶縁膜１５０、１５２を形成した後、第１のソース領域２２０、第１のドレイン領域２２２、及び第２のソース／ドレイン領域２２４を形成する。
【００９８】
具体的には、まず、減圧ＣＶＤ法を用いて、Ｓｉ３Ｎ４を例えば膜厚５ｎｍ〜１５ｎｍで成膜した後、異方性エッチングを行う。このようにして、ゲート電極１１０、１２２の両側面にオフセットスペーサー（図示省略）を形成する。
【００９９】
次に、第１の導電型の不純物（リン（Ｐ）、ヒ素（Ａｓ）等）を５ｋｅＶ〜１０ｋｅＶにて、５〜２０×１０１４個／ｃｍ２の濃度でイオン注入を行い、ＬＤＤ領域を形成する。オフセットスペーサーを形成後に、ＬＤＤ領域を形成することで、短チャネル効果を抑制することができるため、第１及び第２のトランジスタＴ１、Ｔ２の特性ばらつきを抑制することが可能である。
【０１００】
続いて、プラズマＣＶＤ法によってＳｉＯ２を膜厚１０ｎｍ〜３０ｎｍで成膜し、さらにプラズマＣＶＤ法によってＳｉ３Ｎ４を３０ｎｍ〜５０ｎｍで成膜した後、異方性エッチングを行うことで、ゲート電極１１０及び１２２の両側面にサイドウォール絶縁膜１５０、１５２が形成される。
【０１０１】
その後、第１の導電型の不純物（リン（Ｐ）、ヒ素（Ａｓ）等）を４０ｋｅＶ〜５０ｋｅＶにて、１〜２×１０１５個／ｃｍ２の濃度でイオン注入することで、活性化領域２２の露出した領域に第１の導電型の不純物が導入される。さらに、１０００℃にて５秒間のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）を行うことにより、イオン注入した不純物を活性化させる。これにより、第１及び第２のトランジスタＴ１、Ｔ２のソース及びドレイン領域２２０、２２２、２２４が形成される。なお、本実施形態においては、不純物の意図しない領域への拡散を抑制するために、スパイクＲＴＡにて不純物の活性化を行うことも可能である。また、当該アニール（熱処理）によって、第１のゲート絶縁膜１４０を強誘電体へ変化させることが可能であり、第１のゲート絶縁膜１４０の形成後であればどのタイミングでアニールを行っても第１のゲート絶縁膜１４０を強誘電体へ変化させることができる。
【０１０２】
続いて、図９に示すように、ゲート電極１１０、１１２、第１のソース領域２２０、第１のドレイン領域２２２、第２のソース／ドレイン領域２２４の表面にコンタクト領域１１０Ｓ、１１２Ｓ、２２０Ｓ、２２２Ｓ、２２４Ｓを形成する。
【０１０３】
具体的には、スパッタ法等を用いて、ニッケル（Ｎｉ）を膜厚６ｎｍ〜８ｎｍで成膜した後、３００℃〜４５０℃にて１０秒〜６０秒のＲＴＡを行うことで、Ｓｉ上のニッケル（Ｎｉ）をＳｉと化合させる（すなわち、シリサイド化させる）。これにより、低抵抗のコンタクト領域１１０Ｓ、１１２Ｓ、２２０Ｓ、２２２Ｓ、２２４Ｓが形成される。なお、素子分離領域２６等の上の未反応のＮｉは、Ｈ２ＳＯ４／Ｈ２Ｏ２を用いて除去してもよい。
【０１０４】
ここで、Ｎｉの替わりに、コバルト（Ｃｏ）またはニッケル白金（ＮｉＰｔ）を成膜することで、ＣｏＳｉ２又はＮｉＳｉにて、コンタクト領域１１０Ｓ、１１２Ｓ、２２０Ｓ、２２２Ｓ、２２４Ｓを形成することも可能である。このときのＲＴＡの条件は、シリサイド化させる金属に応じて適宜設定することが好ましい。
【０１０５】
なお、上記工程と同時に、半導体記憶素子１が形成される領域とは別の領域に、ＣＭＯＳ等の論理回路を構成する電界効果トランジスタを形成することも可能である。このようにすることで、半導体記憶素子１を含む半導体記憶装置１０と、ＣＭＯＳ等の論理回路とが混載されたＬＳＩをより少ない工程数で製造することができる。ただし、論理回路を構成する電界効果トランジスタにおいては、ゲート絶縁膜は、強誘電体ではなく、酸化膜等の絶縁体で形成される。
【０１０６】
次に、図１０に示すように、半導体基板２０の全面に亘って平坦化膜３０を形成し、さらに、コンタクトプラグ３００、３０２を形成する。
【０１０７】
ここで、プラズマＣＶＤ法を用いて、ＳｉＮを膜厚１０ｎｍ〜５０ｎｍにて成膜し、ライナー層を形成してもよい。また、ライナー層は、減圧ＣＶＤ法またはＡＬＤ法によっても形成することが可能である。ライナー層が設けられている場合、ライナー層と、平坦化膜３０とが高選択比となる条件にてエッチングを行うことで、過剰なエッチングを防止し、より制御性良くエッチングを行うことができる。また、上記ライナー層は、圧縮応力または引張応力を付与する層として形成することも可能である。例えば、以下に示す条件例にて形成することで、ライナー層を圧縮応力又は引張応力を付与する層として形成することができる。
【０１０８】
例えば、引張応力を付与する層としてライナー層を形成する場合、チャンバー内に窒素（Ｎ２）ガス（５００ｃｍ３／ｍｉｎ〜２０００ｃｍ３／ｍｉｎ）、アンモニア（ＮＨ３）ガス（５００ｃｍ３／ｍｉｎ〜１５００ｃｍ３／ｍｉｎ）、及びモノシラン（ＳｉＨ４）ガス（５０ｃｍ３／ｍｉｎ〜３００ｃｍ３／ｍｉｎ）を供給し、半導体基板２０の温度を２００℃〜４００℃とし、成膜圧力を０．６７ｋＰａ〜２．０ｋＰａとし、ＲＦパワーを５０Ｗ〜５００Ｗとして、プラズマＣＶＤ法にて化学反応させて成膜すればよい。さらに、成膜後、ヘリウム（Ｈｅ）ガス（１０Ｌ／ｍｉｎ〜２０Ｌ／ｍｉｎ）を供給し、温度を４００℃〜６００℃とし、圧力を０．６７ｋＰａ〜２．０ｋＰａとして、１ｋＷ〜１０ｋＷのランプパワーで紫外線（Ｕｌｔｒａ  Ｖｉｏｌｅｔ：ＵＶ）照射処理を行うことで、引張応力を付与するライナー層を形成することもできる。
【０１０９】
また、圧縮応力を付与する層としてライナー層を形成する場合、チャンバー内に水素（Ｈ２）ガス（１０００ｃｍ３／ｍｉｎ〜５０００ｃｍ３／ｍｉｎ）、窒素（Ｎ２）ガス（５００ｃｍ３／ｍｉｎ〜２５００ｃｍ３／ｍｉｎ）、アルゴン（Ａｒ）ガス（１０００ｃｍ３／ｍｉｎ〜５０００ｃｍ３／ｍｉｎ）、アンモニア（ＮＨ３）ガス（５０ｃｍ３／ｍｉｎ〜２５０ｃｍ３／ｍｉｎ）、及びトリメチルシラン（（ＣＨ３）３ＳｉＨ）ガス（１０ｃｍ３／ｍｉｎ〜５０ｃｍ３／ｍｉｎ）を供給し、半導体基板２０の温度を４００℃〜６００℃とし、成膜圧力を０．１３ｋＰａ〜０．６７ｋＰａとし、ＲＦパワーを５０Ｗ〜５００Ｗとして、プラズマＣＶＤ法にて化学反応させて成膜することで、圧縮応力を付与するライナー層を形成することができる。
【０１１０】
次に、ＣＶＤ法等を用いて、ＳｉＯ２を膜厚１００ｎｍ〜５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、平坦化膜３０を形成する。続いて、平坦化膜３０をエッチングすることで、第１のソース領域２２０、及び第２のソース／ドレイン領域２２４の上に開口を形成する。
【０１１１】
次に、エッチングにて形成した開口に対して、ＣＶＤ法等にてチタン（Ｔｉ）及び窒化チタン（ＴｉＮ）を成膜した後、さらにタングステン（Ｗ）を成膜し、ＣＭＰ法にて平坦化することで、コンタクトプラグ３００、３０２が形成される。なお、Ｔｉ及びＴｉＮは、ＩＭＰ（Ｉｏｎ  Ｍｅｔａｌ  Ｐｌａｓｍａ）を用いたスパッタ法等で成膜してもよい。また、ＣＭＰ法の替わりに全面エッチバックを用いて平坦化を行ってもよい。
【０１１２】
続いて、図１１に示すように、平坦化膜３０の上に配線層４２を含む各種配線が形成される。具体的には、ダマシン法によって、銅（Ｃｕ）等の配線材料にて配線層４２を含む各種配線が形成される。配線層４２は、各半導体記憶素子１のコンタクトプラグ３００の上に形成されることで、第１のトランジスタＴ１の第１のソース領域２２０と、外部の電源Ｖｓとを接続する配線として機能する。また、コンタクトプラグ３０２の上に形成される配線は、後段で形成されるビット線ＢＬの下地として機能する。なお、配線層４２を含む各種配線は、アルミニウム（Ａｌ）等にて形成されてもよい。
【０１１３】
次に、図１２に示すように、層間絶縁膜５０を形成し、さらに、コンタクトプラグ３０２の上にコンタクト５２を形成する。
【０１１４】
具体的には、ＣＶＤ法等を用いて、ＳｉＯ２を膜厚１００ｎｍ〜５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、層間絶縁膜５０が形成される。
【０１１５】
続いて、層間絶縁膜５０をエッチングすることで、コンタクトプラグ３０２の上の領域に開口を形成する。次に、エッチングにて形成した開口に対して、ＣＶＤ法等にてチタン（Ｔｉ）及び窒化チタン（ＴｉＮ）を成膜した後、さらにタングステン（Ｗ）を成膜し、ＣＭＰ法にて平坦化することで、コンタクト５２が形成される。
【０１１６】
続いて、層間絶縁膜５０の上に配線層６２を持つ層間絶縁膜６０が形成される。具体的には、ダマシン法によって、銅（Ｃｕ）等の配線材料にて配線層６２を含む各種配線が形成される。また、配線層６２を含む各種配線を埋め込むように、ＣＶＤ法等を用いて、ＳｉＯ２を膜厚５０ｎｍ〜２００ｎｍにて成膜することで、層間絶縁膜６０が形成される。このようにして、図５に示される本実施形態に係る半導体記憶装置１０が形成される。
【０１１７】
配線層６２は、各半導体記憶素子１のコンタクトプラグ３０２の上に形成されることで、第２のトランジスタＴ２のソース又はドレインの他方と接続するビット線ＢＬとして機能する。なお、配線層６２を含む各種配線は、アルミニウム（Ａｌ）等にて形成されてもよい。また、コンタクト５２及び配線層６２は、銅（Ｃｕ）等の配線材料にて同時に埋め込むことで、デュアルダマシン構造として形成することも可能である。このような場合、配線層６２をより低抵抗の配線として形成することができる。
【０１１８】
＜＜２．第２の実施形態＞＞
＜２．１．半導体記憶素子及び半導体記憶装置の概要＞
本実施形態では、上述の第１の実施形態と比較して、選択された半導体記憶素子１の第１のトランジスタＴ１の強誘電体膜に書き込み電圧が印加されないように、第３のトランジスタＴ３をさらに設けている。本実施形態においては、第３のトランジスタＴ３を設けることにより、非選択の半導体記憶素子１ａに外部電界が印加されないため、記憶された情報が書き換わってしまうことを防止することができる。以下に、図１３及び図１４を参照して、本開示の第２の実施形態に係る半導体記憶素子１ａ及び半導体記憶装置１０ａの概要について説明する。図１３は、本実施形態に係る半導体記憶素子１ａの回路構成を示した回路図であり、また、図１４は、本実施形態に係る半導体記憶装置１０ａの平面構造を概略的に示した説明図である。
【０１１９】
図１３に示すように、本実施形態に係る半導体記憶素子１ａは、第１のトランジスタＴ１と、第１のトランジスタＴ１のドレインと接続する第２のトランジスタＴ２と、第１のトランジスタＴ１のゲートと接続する第３のトランジスタＴ３とを有する。なお、第１のトランジスタＴ１のソースは、第１の実施形態と同様に、半導体記憶素子１の外部の選択トランジスタＴｓを介して、電源Ｖｓと接続している。
【０１２０】
第１の実施形態と同様に、本実施形態においても、第１のトランジスタＴ１は、少なくとも一部が強誘電体材料からなるゲート電極膜を有する電界効果トランジスタである。第２のトランジスタＴ２は、ソースまたはドレインの一方で第１のトランジスタのドレインと接続し、ソースまたはドレインの他方で第２のビット線ＢＬ２と接続する電界効果トランジスタである。また、第２のトランジスタＴ２のゲートは、ワード線ＷＬと接続しており、ワード線ＷＬからの印加電圧によってチャネルのオンオフが制御される。
【０１２１】
第１の実施形態と同様に、本実施形態に係る第１のトランジスタＴ１においては、第１のトランジスタＴ１の閾値電圧（Ｖｔ）が、ばらつきが生じた場合であっても、書き込み、消去のいずれの状態においても０Ｖ以下となっている。また、本実施形態においては、第１の実施形態と同様に、第２のトランジスタＴ２は、リーク電流を抑制するような閾値電圧を持つことが好ましい。
【０１２２】
さらに、第３のトランジスタＴ３は、ソース又はドレインの一方で第１のトランジスタＴ１のゲートと接続し、ソース又はドレインの他方で第１のビット線ＢＬ１と接続する電界効果トランジスタである。また、第３のトランジスタＴ３のゲートは、ワード線ＷＬと接続しており、ワード線ＷＬからの印加電圧によってチャネルのオンオフが制御される。
【０１２３】
よって、本実施形態においては、半導体記憶素子１ａに情報を書き込む場合には、まず、ワード線ＷＬから電圧を印加して、第２及び第３のトランジスタＴ２、Ｔ３のチャネルをオンにする。次に、第１及び第２のビット線ＢＬ１、ＢＬ２に所定の電圧を印加することにより、第１のトランジスタＴ１のゲート絶縁膜に電界を印加する。このようにすることで、外部電界によって第１のトランジスタＴ１のゲート絶縁膜の残留分極の向きを制御し、半導体記憶素子１ａに情報を書き込むことができる。
【０１２４】
このとき、選択されたワード線ＷＬに接続する他の半導体記憶素子１ａでは、第１及び第２のビット線ＢＬ１、ＢＬ２に電圧が印加されないため、第１のトランジスタＴ１のゲート絶縁膜には、電界が印加されない。また、選択された第１及び第２のビット線ＢＬ１、ＢＬ２に接続する他の半導体記憶素子１ａでは、第１及び第２のビット線ＢＬ１、ＢＬ２に電圧が印加されるものの、第２及び第３トランジスタＴ２、Ｔ３のチャネルがオフであるため、第１のトランジスタＴ１のゲート絶縁膜には、電界が印加されない。従って、本実施形態に係る半導体記憶素子１ａでは、非選択の半導体記憶素子１ａに外部電界が印加されないため、記憶された情報が書き換わってしまうことを防止することができる。
【０１２５】
また、本実施形態においては、半導体記憶素子１ａの情報を読み出す際には、まず、ワード線ＷＬに電圧を印加して、第２及び第３のトランジスタＴ２、Ｔ３のチャネルをオンにし、且つ、第１のビット線ＢＬ１に電圧を印加することで、第１のトランジスタＴ１のチャネルをオンにする。次に、本実施形態においては、選択トランジスタＴｓのチャネルをオンにした上で、第２のビット線ＢＬ２に電圧を印加することで、第１のトランジスタＴ１のドレインからソースに電流を流す。そして、第１のトランジスタＴ１に流れる電流を計測することで、半導体記憶素子１ａから情報を読み出すことができる。
【０１２６】
このとき、選択されたワード線ＷＬに接続する他の半導体記憶素子１ａでは、第１及び第２のビット線ＢＬ１、ＢＬ２に電圧が印加されないため、第１のトランジスタＴ１に電界が印加されない。また、選択された第１及び第２のビット線ＢＬ１、ＢＬ２に接続する他の半導体記憶素子１ａでは、第１及び第２のビット線ＢＬ１、ＢＬ２に電圧が印加されるものの、第２及び第３のトランジスタＴ２、Ｔ３のチャネルがオフであるため、第１のトランジスタＴ１には、電界が印加されない。従って、本実施形態に係る半導体記憶素子１ａでは、情報を読み出す際にも、非選択の半導体記憶素子１ａに外部電界が印加されないため、ゲート絶縁膜を構成する強誘電体膜が劣化することを抑制することができる。
【０１２７】
例えば、上述の非特許文献１及び特許文献１に開示された技術においては、非選択のメモリセル（半導体記憶素子）の強磁性体膜には、分極方向を反転可能な反転可能電圧（Ｖｄｄ）未満ではあるが、電圧が印加されてしまう（例えば、１／３Ｖｄｄ、１／２Ｖｄｄ、２／３Ｖｄｄ等）。そのため、繰り返し電圧が印加されることで、強誘電体膜が劣化し、メモリセルに記憶された情報の信頼性が低下してしまう可能性があった。しかしながら、本実施形態においては、非選択の半導体記憶素子１ａに電圧が印加されないため、強誘電体膜が劣化することを抑制し、半導体記憶素子１ａに記憶された情報の信頼性が低下してしまうことを避けることができる。
【０１２８】
続いて、図１４を参照して、図１３で示した回路構成を持つ半導体記憶素子１ａを複数個持つ半導体記憶装置１０ａの概略構造について説明する。なお、以下の説明においては、第１の実施形態に係る半導体記憶素子１と共通する点については、説明を省略する。
【０１２９】
図１４に示すように、半導体記憶装置１０ａは、アレイ状に複数配置された半導体記憶素子１ａを有する。具体的には、半導体記憶素子１ａは、図１２の点線で区切られた領域に設けられる。さらに、当該領域内には、第１、第２及び第３のトランジスタＴ１、Ｔ２、Ｔ３が設けられている。
【０１３０】
第１のトランジスタＴ１のゲート電極１１０は、絶縁性の素子分離領域を越えて活性化領域２４まで延伸されており、共有コンタクト１６０にて第２のトランジスタＴ２のソース又はドレイン領域の一方と接続する。なお、第１のトランジスタＴ１のゲート電極１１０は、半導体記憶素子１ａごとに分離されて設けられ、他の半導体記憶素子１ａの第１のトランジスタＴ１のゲート電極１１０と接続されない。このようにすることで、第１のトランジスタＴ１は、半導体記憶素子１ａごとにゲート電極１１０に電圧を印加することが可能であるため、ゲート絶縁膜に記憶された情報の書き込み、又は読み出しの際に、他の半導体記憶素子１ａへの影響を抑制することができる。
【０１３１】
第３のトランジスタＴ３は、第２の導電型にドーピングされた活性化領域２４の上にゲート電極１１２が設けられることで形成される。また、ゲート電極１１２を挟んだ活性化領域２４の各々は、第１の導電型にドーピングされており、第３のトランジスタＴ３のドレイン領域及びソース領域を形成する。
【０１３２】
また、第３のトランジスタＴ３のソース又はドレイン領域の一方は、上述したように、共有コンタクト１６０にて第１のトランジスタＴ１のゲート電極１１０と接続する。一方、第３のトランジスタＴ３のソース又はドレイン領域の他方は、コンタクトプラグ３０２を介して第１のビット線ＢＬ１と接続する。また、第３のトランジスタＴ３のゲート電極１１２は、絶縁性の素子分離領域を越えて活性化領域２２まで延伸されており、第２のトランジスタＴ２のゲート電極を兼ねている。ゲート電極１１２は、素子分離領域を越えてさらに他の半導体記憶素子まで延伸されており、ワード線ＷＬとして機能する。
【０１３３】
上記のような第１、第２及び第３のトランジスタＴ１、Ｔ２、Ｔ３を有する半導体記憶素子１ａは、例えば、半導体基板の上にマトリックス状に複数配置されることで、各種のまとまりのある情報を記憶する半導体記憶装置１０ａとして機能する。
【０１３４】
＜２．２．半導体記憶装置の構造＞
続いて、図１５を参照して、本実施形態に係る半導体記憶装置１０ａの具体的な構造について説明する。図１５は、本実施形態に係る半導体記憶装置１０ａの平面構造、および断面構造を示す説明図である。詳細には、図１５の左下側には、半導体記憶装置１０ａの平面構造を示す平面図が示され、左上側には、当該平面図のＡ−Ａ´線に沿って切断した断面図が示され、右下側には、当該平面図のＢ−Ｂ´線に沿って切断した断面図が示されている。なお、特に明言しない限り、第３のトランジスタＴ３の構成は、第２のトランジスタＴ２の構成と同様である。
【０１３５】
図１５に示すように、半導体基板２０には、互いに平行な帯状にて活性化領域２２、２４が設けられ、活性化領域２２、２４の上にゲート電極１１０、１１２が設けられることにより、第１、第２及び第３のトランジスタＴ１、Ｔ２、Ｔ３が形成される。また、第１、第２及び第３のトランジスタＴ１、Ｔ２、Ｔ３のゲート、ソース、及びドレインの各々がコンタクトプラグ２３０、３００、３０２を介して各種配線と接続されることで、図１３で示した回路構成を有する半導体記憶素子１ａが構成される。さらに半導体記憶素子１ａが半導体基板２０上にアレイ状に多数集積されることで、半導体記憶装置１０ａが構成される。
【０１３６】
活性化領域２２、２４は、第２の導電型の領域であり、素子分離領域２６によって互いに離隔されて帯状に設けられる。なお、活性化領域２４は、第１及び第２のトランジスタＴ１、Ｔ２のチャネル領域として機能し、活性化領域２２は、第３のトランジスタＴ３のチャネル領域として機能する。
【０１３７】
第３のソース／ドレイン領域２２６は、第１の導電型の領域であり、第３のトランジスタＴ３のソース又はドレイン領域として機能する。第３のソース／ドレイン領域２２６は、ゲート電極１１２に対してゲート電極１１０が設けられた側と同じ側の活性化領域２４に設けられ、共有コンタクト１６０を介して、ゲート電極１１０と接続する。
【０１３８】
また、第３のトランジスタＴ３のゲート絶縁膜は、第１のトランジスタＴ１と同様に強誘電体材料にて形成されてもよいことは言うまでもない。このようにすることにより、第１及び第３のトランジスタＴ１、Ｔ３のゲート絶縁膜を同時に形成することができるため、半導体記憶素子１の製造工程を簡略化することができる。
【０１３９】
コンタクト領域２２６Ｓは、第３のソース／ドレイン領域２２６の表面に設けられることで接触抵抗を低減する。また、コンタクトプラグ２３０は、平坦化膜３０を貫通して設けられる。コンタクトプラグ２３０は、第３のトランジスタＴ３のソース又はドレインの他方と第１のビット線ＢＬ１（図示省略）とを電気的に接続する。
【０１４０】
共有コンタクト１６０は、平坦化膜３０を貫通して、ゲート電極１１０及び第３のソース／ドレイン領域２２６の上に跨って設けられ、ゲート電極１１０と、第３のソース／ドレイン領域２２６とを電気的に接続する。これによれば、別途配線を設けずにゲート電極１１０と、第３のソース／ドレイン領域２２６とを電気的に接続することができるため、半導体記憶素子１ａの面積をより小さくすることができる。
【０１４１】
上記の構造によれば、非選択の半導体記憶素子１ａへの電圧の印加を防止し、選択された半導体記憶素子１ａにのみ電圧を印加することが可能な半導体記憶素子１ａをより小さい平面面積にて構成することができる。従って、本実施形態によれば、半導体記憶素子１ａの集積度を向上させることができるため、半導体記憶素子１ａを集積した半導体記憶装置１０ａの記憶密度を向上させることが可能である。
【０１４２】
＜２．３．半導体記憶装置の製造方法＞
続いて、図１６〜図１８を参照して、本実施形態に係る半導体記憶装置１０ａの製造方法について説明する。図１４〜図１６は、本実施形態に係る半導体記憶装置１０ａの各製造工程を説明する平面図及び断面図である。なお、本実施形態の製造方法は、図６〜図９に示される第１の実施形態に係る半導体記憶装置１０の製造方法と共通するため、これら工程の説明は省略する。
【０１４３】
まず、本実施形態においても、図６〜図９に示される第１の実施形態に係る半導体記憶装置１０の各製造工程を実施する。そして、図１６に示すように、平坦化膜３０やコンタクトプラグ２３０、３００、３０２を形成する。本工程は、図１０で示される上述の第１の実施形態に係る製造工程と同様に行なわれる。なお、この際、ゲート電極１１０と第３のソース／ドレイン領域２２６を、配線層を介さずに直接的にダブルプラグで接続してもよい（シェアードコンタクト）。このようにすることで、配線領域の面積をより縮小することができる。
【０１４４】
そして、図１７に示すように、配線層４２を形成する。本工程は、図１１で示される上述の第１の実施形態に係る製造工程と同様に行なわれる。なお、形成した配線層４２は、第１のトランジスタＴ１のソースに接続され、電源Ｖｓと接続する電源ラインとなる。
【０１４５】
次に、図１８に示すように、層間絶縁膜５０を形成し、さらに、コンタクトプラグ３０２の上にコンタクト５２を形成する。本工程は、図１２で示される上述の第１の実施形態に係る製造工程と同様に行なわれる。
【０１４６】
さらに、第１の実施形態と同様に、配線層６２を形成することにより、図１５に示される半導体記憶装置１０ａを得ることができる。
【０１４７】
＜＜３．第３の実施形態＞＞
＜３．１．書き込み動作＞
本開示の第３の実施形態として、半導体基板２０にバイアス電圧を印加することにより、さらに安定的に書き込みを行うことができる半導体記憶素子１の書き込み動作について、図４を参照して説明する。なお、当該書き込み動作は、上述の第１及び第２の実施形態に係る半導体記憶素子１、１ａのいずれにも適用することが可能である。
【０１４８】
先に説明したように、消去状態にある第１のトランジスタＴ１に書き込む際には、図４の上段に示すように、第１のトランジスタＴ１の強誘電体膜の上向きの残留分極によりチャネル５００が形成されにくくなり、第１のトランジスタＴ１の閾値電圧（Ｖｔ）は、上がることとなる。また、半導体記憶素子１を微細な形状に加工することにより、第１のトランジスタＴ１の閾値電圧のばらつきが大きくなる。従って、残留分極及びばらつきによる閾値電圧のシフトに起因して、半導体記憶素子１に対して、書き込み動作を行っても、第１のトランジスタＴ１のゲート電極１１０下の半導体基板２０の表面にチャネル５００が形成されないことがある。この場合、ゲート電極１１０と半導体基板２０との間に所望の電位差があったとしても、チャネル５００が形成されないことから、ゲート電極１１０下の半導体基板２０の表面とゲート電極１１０との間には、所望の電位差以下の電位差しか生じない。その結果、印加される電位差が小さいことから、第１のトランジスタＴ１の強誘電体膜は、下向きに分極して書き込み状態にならないことがある。
【０１４９】
そこで、本実施形態においては、書き込み動作の際に、半導体基板２０に対してバイアス電圧を印加する。より具体的には、図４に示されるような書き込み動作においては、例えば、半導体基板２０に対してソース電圧よりも高い電圧を印加する。このようにすることで、第１のトランジスタＴ１の閾値電圧（Ｖｔ）を低く制御し、第１のトランジスタＴ１のゲート電極１１０下の半導体基板２０の表面にチャネル５００を形成する。従って、上記チャネル５００が形成されることにより、ゲート電極１１０下の半導体基板２０の表面とゲート電極１１０との間には所望の電位差が生じることとなる。そして、この電位差により、第１のトランジスタＴ１の強誘電体膜を所望の向きに分極させ、半導体記憶素子１に情報を書き込むことができる。すなわち、本実施形態によれば、半導体基板２０に対してバイアス電圧を印加することにより、半導体記憶素子１に、安定的に書き込みを行うことができる。
【０１５０】
＜３．２．読み出し動作＞
次に、本実施形態として、半導体基板２０にバイアス電圧を印加することにより、さらに安定的に読み出しを行うことができる半導体記憶素子１の読み出し動作について、図１９を参照して説明する。なお、当該読み出し動作は、上述の第１及び第２の実施形態に係る半導体記憶素子１、１ａのいずれにも適用することが可能である。
【０１５１】
また、図１９は、本実施形態に係る半導体記憶素子１におけるゲート電圧（Ｖｇ）とドレイン電流（Ｌｏｇ（Ｉｄ））との関係を示したグラフである。また、図１９においては、横軸がゲート電圧を示し、縦軸が対数スケールのドレイン電流を示している。また、右側に示す実線で示される帯６１０が、半導体記憶素子１の製造バラツキを加味した上での、半導体記憶素子１が書き込み状態におけるゲート電圧とドレイン電流の範囲を示し、左側に示す破線で示される帯６２０が、半導体記憶素子１の製造バラツキを加味した上での、半導体記憶素子１が消去状態におけるゲート電圧とドレイン電流の範囲を示す。従って、帯６１０と帯６２０との差が、閾値電圧のシフト量であるメモリウィンドウ６００に対応する。
【０１５２】
図１９に示すように、半導体記憶素子１の製造バラツキによりメモリウィンドウ６００が狭くなることから、半導体記憶素子１の分極状態の違いによる電流の差が小さくなり、半導体記憶素子１の状態を判別することが難しくなる。
【０１５３】
より具体的には、例えば、ゲート電圧（Ｖｇ）を０Ｖとして、半導体記憶素子１から情報を読み出そうとした場合には、上記メモリウィンドウ６００が狭いことから、半導体記憶素子１の状態を判別することが難しくなる。これは、本開示の実施形態において第１のトランジスタＴ１の閾値電圧（Ｖｔ）が小さくなるように設定されていることから、半導体記憶素子１の書き込み状態における閾値電圧は小さい。そのことに起因して、書き込み状態における読み出し電流が高くなったためである。
【０１５４】
そこで、本実施形態においては、読み出し動作の際に、半導体基板２０に対してバイアス電圧を印加する。より具体的には、読み出し動作においては、半導体基板２０に対してソース電圧よりも低い電圧を印加する。このようにすることで、第１のトランジスタＴ１の閾値電圧（Ｖｔ）を高く制御する。このようにすることで、半導体記憶素子１の書き込み状態におけるにおける読み出し電流が低くすることができることから、メモリウィンドウ６００を拡大することができる。すなわち、上述のようなバイアス電圧を印加して読み出す状態は、図１９におけるＶｒｅａｄで示される電圧において読み出す状態と同じになる。従って、本実施形態によれば、半導体基板２０に対してバイアス電圧を印加することにより、半導体記憶素子１に、安定的に読み出しを行うことができる。
【０１５５】
＜＜４．まとめ＞＞
以上のように、本開示の実施形態においては、第１のトランジスタＴ１の閾値電圧（Ｖｔ）が、製造ばたつきがあっても、書き込み、消去のいずれの状態においても０Ｖ以下になるように、第１のトランジスタＴ１を形成している。従って、本実施形態によれば、書き込み、消去のいずれの状態であっても、第１のトランジスタＴ１のゲート電極１１０下の半導体基板２０の表面には常にチャネル５００が形成され、ゲート電極１１０と半導体基板２０の表面との間には所望の電位差が印加される。その結果、本実施形態によれば、第１のトランジスタＴ１の強誘電体膜に対して、安定的に、書き込みを行うことができる。
【０１５６】
さらに、本実施形態に係る半導体記憶装置１０は、演算装置等を成す半導体回路とともに同一の半導体チップに搭載されて半導体システム（Ｓｙｓｔｅｍ−ｏｎ−ａ−Ｃｈｉｐ:ＳｏＣ）をなしてもよい。また、本実施形態に係る半導体記憶装置１０は、半導体記憶装置が搭載され得る各種の電気機器に実装されてよい。例えば、半導体記憶装置１０は、各種のモバイル機器（スマートフォン、タブレットＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）等）、ノートＰＣ、ウェアラブルデバイス、ゲーム機器、音楽機器、ビデオ機器、又はデジタルカメラ等の、各種の電子機器に、一時記憶のためのメモリとして、あるいはストレージとして搭載されてよい。
【０１５７】
＜＜５．補足＞＞
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
【０１５８】
また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
【０１５９】
なお、以下のような構成も本開示の技術的範囲に属する。
（１）
少なくとも一部が強誘電体材料からなるゲート絶縁膜を有し、情報が書き込まれる第１のトランジスタと、
ソース又はドレインの一方で前記第１のトランジスタのソース又はドレインと接続する第２のトランジスタと、
を備え、
前記第１のトランジスタの閾値電圧は、情報の書き込み時及び消去時において０Ｖよりも小さい、
半導体記憶素子。
（２）
前記第２のトランジスタは、少なくとも一部が強誘電体材料からなるゲート絶縁膜を有する、上記（１）に記載の半導体記憶素子。
（３）
前記第１及び第２のトランジスタは、同一の導電型トランジスタである、上記（１）又は（２）に記載の半導体記憶素子。
（４）
前記第１及び第２のトランジスタは、第１の導電型トランジスタであり、
前記第１のトランジスタのチャネル領域は、第１の導電型とは反対の導電型を持つ第２の導電型の不純物を、前記第２のトランジスタのチャネル領域に比べて低濃度で含む、
上記（３）に記載の半導体記憶素子。
（５）
前記第１のトランジスタは、第１の導電型トランジスタであり、
前記第１のトランジスタのチャネル領域は、第１の導電型の不純物を、前記第１のトランジスタのソース／ドレイン領域に比べて低濃度で含む、
上記（１）〜（３）のいずれか１つに記載の半導体記憶素子。
（６）
ソースまたはドレインの一方で前記第１のトランジスタのゲートと接続する第３のトランジスタをさらに備える、上記（１）〜（５）のいずれか１つに記載の半導体記憶素子。
（７）
前記第３のトランジスタは、少なくとも一部が強誘電体材料からなるゲート絶縁膜を有する、上記（６）に記載の半導体記憶素子。
（８）
少なくとも一部が強誘電体材料からなるゲート絶縁膜を有し、情報が書き込まれる第１のトランジスタと、ソース又はドレインの一方で前記第１のトランジスタのソース又はドレインと接続する第２のトランジスタとを有し、前記第１のトランジスタの閾値電圧が、情報の書き込み時及び消去時において０Ｖよりも小さい、半導体記憶素子をマトリックス状の複数配置した、半導体記憶装置。
（９）
少なくとも一部が強誘電体材料からなるゲート絶縁膜を有し、情報が書き込まれる第１のトランジスタと、ソース又はドレインの一方で前記第１のトランジスタのソース又はドレインと接続する第２のトランジスタとを有し、前記第１のトランジスタの閾値電圧が、情報の書き込み時及び消去時において０Ｖよりも小さい、半導体記憶素子をマトリックス状の複数配置した、半導体記憶装置と、
前記半導体記憶装置と接続された演算装置と、
を１つの半導体チップ上に搭載した、半導体システム。
（１０）
少なくとも一部が強誘電体材料からなるゲート絶縁膜を有し、情報が書き込まれるトランジスタを有する半導体記憶素子の制御方法であって、
前記情報の書き込み時及び読み出し時において、前記半導体記憶素子が設けられた半導体基板に対して電圧を印加して、前記トランジスタの閾値電圧を制御することを含む、
半導体素子の制御方法。
【符号の説明】
【０１６０】
１、１ａ      半導体記憶素子
１０、１０ａ      半導体記憶装置
２０、２０ａ      半導体基板
２２、２４      活性化領域
２６      素子分離領域
３０      平坦化膜
４０、５０、６０      層間絶縁膜
４２、６２、６４      配線層
５２      コンタクト
１１０、１１０ａ、１１２      ゲート電極
１１０Ｓ、１１２Ｓ、２２０Ｓ、２２２Ｓ、２２４Ｓ、２２６Ｓ      コンタクト領域
１４０      第１のゲート絶縁膜
１４２      第２のゲート絶縁膜
１５０、１５２    サイドウォール絶縁膜
１６０    共有コンタクト
２２０      第１のソース領域
２２２      第１のドレイン領域
２２４      第２のソース／ドレイン領域
２２６      第３のソース／ドレイン領域
２３０、３００、３０２      コンタクトプラグ
５００    チャネル
６００    メモリウィンドウ
６１０、６２０    帯
ＢＬ      ビット線
ＢＬ１      第１のビット線
ＢＬ２      第２のビット線
Ｔ１、Ｔ１ａ      第１のトランジスタ
Ｔ２      第２のトランジスタ
Ｔ３      第３のトランジスタ
Ｔｓ      選択トランジスタ
ＷＬ      ワード線
ＷＬ１      第１のワード線
ＷＬ２      第２のワード線
Ｖｓ      電源
【図１】
2018186035.tif 000003
【図２】
2018186035.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【国際調査報告】
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2018186035.tif 000023
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