(57)【要約】半導体装置は、半導体基板上に形成されたメモリセルを備える。メモリセルは、半導体基板に形成された第１のソース領域（７）及び第１のドレイン領域（９）と、当該第１のソース領域（７）及び第１のドレイン領域（９）の間に直列に配置された第１の選択ゲート（５）及び第１のフローティングゲート（６Ａ）とを備える。第１のドレイン領域（９）及び第１のフローティングゲート（６Ａ）を含む第１のフローティングゲートトランジスタは、第１のソース領域（７）及び第１の選択ゲート（５）を含む第１の選択ゲートトランジスタに比べて、しきい値が低く設定されている。
2019124356.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたメモリセルを備え、
前記メモリセルは、前記半導体基板に形成された第１のソース領域及び第１のドレイン領域と、当該第１のソース領域及び前記第１のドレイン領域の間に直列に配置された第１の選択ゲート及び第１のフローティングゲートとを備え、
前記第１のドレイン領域及び前記第１のフローティングゲートを含む第１のフローティングゲートトランジスタは、前記第１のソース領域及び前記第１の選択ゲートを含む第１の選択ゲートトランジスタに比べて、しきい値が低く設定されていることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１の選択ゲートトランジスタ及び前記第１のフローティングゲートトランジスタは、いずれもＮチャネル型トランジスタであり、
前記半導体基板に形成されたソース又はドレインに相当する第１の領域及び第１のゲート部を含む第１の素子を更に備え、
前記第１のゲート部は、前記第１のフローティングゲートと電気的に接続されていることを特徴とする半導体装置。
【請求項３】
請求項２において、
前記第１の領域に正電圧を印加して前記第１のフローティングゲートの電荷を抜くことにより、前記第１のフローティングゲートトランジスタのしきい値を低くする動作方法を有することを特徴とする半導体装置。
【請求項４】
請求項３において、
前記第１のドレイン領域に０又は負電圧を印加して前記第１のフローティングゲートの電位レベルを低くすることにより、前記第１のフローティングゲートトランジスタのしきい値を低くする動作方法を有することを特徴とする半導体装置。
【請求項５】
請求項２において、
前記第１のドレイン領域に正電圧を印加し、且つ、前記第１の領域に正電圧を印加することにより、ホットキャリアによって前記第１のフローティングゲートトランジスタのしきい値を高くする動作方法を有することを特徴とする半導体装置。
【請求項６】
請求項２において、
前記半導体基板に形成されたソース又はドレインに相当する第２の領域及び第２のゲート部を含む第２の素子を更に備え、
前記第２のゲート部は、前記第１のフローティングゲートと電気的に接続されていることを特徴とする半導体装置。
【請求項７】
請求項６において、
前記第１のゲート部よりも前記第２のゲート部の方が大きく、
前記第１の領域に正電圧を印加して前記第１のフローティングゲートの電荷を抜くことにより、前記第１のフローティングゲートトランジスタのしきい値を低くする動作方法と、
前記第１のドレイン領域に正電圧を印加し、且つ、前記第２の領域に正電圧を印加することにより、ホットキャリアによって前記第１のフローティングゲートトランジスタのしきい値を高くする動作方法を有することを特徴とする半導体装置。
【請求項８】
請求項２において、
前記半導体基板上に形成された第２のドレイン領域と、当該第２のドレイン領域と前記第１の選択ゲートとの間に配置された第２のフローティングゲートとを備え、
前記第２のドレイン領域及び前記第２のフローティングゲートを含む第２のフローティングゲートトランジスタが構成され、
前記第１のフローティングゲートと、前記第２のフローティングゲートとは、電気的に接続されていることを特徴とする半導体装置。
【請求項９】
請求項８において、
前記第１のフローティングゲートの幅よりも、前記第２のフローティングゲートの幅の方が狭く、
前記第２のドレイン領域に正電荷を印加することにより、前記第２のフローティングゲートトランジスタのホットキャリアによって第１のフローティングゲートトランジスタのしきい値を高くする動作方法を有することを特徴とする半導体装置。
【請求項１０】
請求項２において、
前記半導体基板上に形成された第２のドレイン領域と、当該第２のドレイン領域と前記第１のソース領域との間に直列に配置された第２のフローティングゲート及び第２の選択ゲートとを備え、
前記第２のドレイン領域及び第２のフローティングゲートを含む第２のフローティングゲートトランジスタと、前記第１のソース領域及び前記第２の選択ゲートを含む第２の選択ゲートトランジスタが構成され、
前記第１のフローティングゲートと、前記第２のフローティングゲートとは、電気的に接続されていることを特徴とする半導体装置。
【請求項１１】
請求項１０において、
前記第１のフローティングゲートの幅よりも、前記第２のフローティングゲートの幅の方が狭く、
前記第２のドレイン領域に正電荷を印加することにより、前記第２のフローティングゲートトランジスタのホットキャリアによって第１のフローティングゲートトランジスタのしきい値を高くする動作方法を有することを特徴とする半導体装置。
【請求項１２】
請求項１において、
前記第１のフローティングゲートは、前記第１のドレイン領域側のゲート側壁が凹部を有する平面形状であることを特徴とする半導体装置。
【請求項１３】
請求項１において、
前記第１のソース領域の一部が、前記半導体基板に電気的に接続可能な領域となっていることを特徴とする半導体装置。
【請求項１４】
請求項１において、
前記第１のフローティングゲートトランジスタとは逆チャネルである他のトランジスタを備え、
前記他のトランジスタにおける閾値制御注入と同じ注入が、前記第１のフローティングゲートトランジスタのチャネル部にも行われていることを特徴とする半導体装置。
【請求項１５】
半導体基板上に形成されたメモリセルを備え、
前記メモリセルは、前記半導体基板に形成されたソース領域及びドレイン領域と、当該ソース領域及びドレイン領域の間に直列に配置された選択ゲート及びフローティングゲートと、消去動作用として前記半導体基板の第１導電型ウエル内に形成された消去用活性領域とを備え、
前記消去用活性領域上には、前記フローティングゲートと電気的に接続されたゲートが配置され、当該ゲートの下方に第２導電型の注入が成されることによりデプレッション型状態とされていることを特徴とする半導体装置。
【請求項１６】
半導体基板上に形成されたメモリセルを備え、
前記メモリセルは、前記半導体基板における第１導電型ウエルに形成されたソース領域及びドレイン領域と、当該ソース領域及びドレイン領域の間に直列に配置された選択ゲート及びフローティングゲートと、消去同作用として前記第１導電型ウエル内に形成された消去用活性領域とを備え、
前記消去用活性領域上には、前記フローティングゲートと電気的に接続されたゲートが配置されていることを特徴とする半導体装置。
【請求項１７】
請求項１６において、
消去動作の際に、前記消去用活性領域の電圧を高電圧にした後に、前記ドレイン領域の電圧を低電圧に変化させることを特徴とする半導体装置。
【請求項１８】
請求項１６において、
消去動作の際に、前記消去用活性領域の電圧を高電圧にした後に、前記ドレイン領域の電圧を低電圧に変化させることを特徴とする半導体装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置及びその動作方法に関する。
【背景技術】
【０００２】
半導体メモリ装置は、様々な電子装置における使用のためにより一般的になっている。例えば、不揮発性メモリ（non-volatile memory：ＮＶＭ）は、携帯機器等に広く使用される。【０００３】
一般に、ＮＶＭは、再書き込み可能な（multi-time programmable：ＭＴＰ）メモリと、１回だけ書き込み可能な（one-time programmable：ＯＴＰ）メモリとに分類される。ＭＴＰメモリは、複数回読み出し可能であるとともに、複数回書き込み可能である。ＯＴＰでは消去動作は不要であるが、ＭＴＰでは消去動作が必要である。【０００４】
ＮＶＭにも種類があるが、その一つとして、追加の製造工程を削減できる単一ポリＮＶＭが提案されている。単一ポリＮＶＭでは、ポリシリコンの単一の層を有する電荷蓄積フローティングゲートが形成される。単一ポリＮＶＭは、通常のＣＭＯＳプロセスと互換性があるので、マイクロコントローラ等への組み込みメモリ（embedded memory）として応用される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１６−１８９９２号公報
【特許文献２】特開２００３−３３２４７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＮＶＭでは、消去動作を含む書き換えを効率よく行う要求がある。例えば、消去動作、書込動作の低電圧化、短時間化等である。また、メモリセルの面積を縮小する要求がある。従って、本開示の目的は、半導体装置について、動作効率の向上及びメモリセルの面積縮小の少なくとも一方を実現することである。
【課題を解決するための手段】
【０００７】
上記の目的を達成するために、本開示の半導体装置は、半導体基板上に形成されたメモリセルを備える。メモリセルは、半導体基板に形成された第１のソース領域及び第１のドレイン領域と、当該第１のソース領域及び第１のドレイン領域の間に直列に配置された第１の選択ゲート及び第１のフローティングゲートとを備える。第１のドレイン領域及び第１のフローティングゲートを含む第１のフローティングゲートトランジスタは、第１のソース領域及び第１の選択ゲートを含む第１の選択ゲートトランジスタに比べて、しきい値が低く設定されている。【０００８】
このような半導体装置によると、消去動作、書き込み動作を効率よく行うことができる。【０００９】
尚、第１の選択ゲートトランジスタ及び第１のフローティングゲートトランジスタは、いずれもＮチャネル型トランジスタであり、半導体基板に形成されたソース又はドレインに相当する第１の領域及び第１のゲート部を含む第１の素子を更に備え、記第１のゲート部は、第１のフローティングゲートと電気的に接続されていても良い。【００１０】
このようにすると、ＭＴＰが実現する。【００１１】
また、第１のドレイン領域に０又は負電圧を印加して前記第１のフローティングゲートの電位レベルを低くすることにより、第１のフローティングゲートトランジスタのしきい値を低くする動作方法を有していても良い。【００１２】
このようにすると、消去動作を効率よく行うことができる。【００１３】
また、半導体基板に形成されたソース又はドレインに相当する第２の領域及び第２のゲート部を含む第２の素子を更に備え、第２のゲート部は、第１のフローティングゲートと電気的に接続されていても良い。【００１４】
更に、第１のゲート部よりも前記第２のゲート部の方が大きく、第１の領域に正電荷を印加して前記第１のフローティングゲートの電荷を抜くことにより、第１のフローティングゲートトランジスタのしきい値を低くする動作方法と、第１のドレイン領域に正電荷を印加し、且つ、第２の領域に正電荷を印加することにより、ホットキャリアによって前記第１のフローティングゲートトランジスタのしきい値を高くする動作方法を有していても良い。【００１５】
これにより、消去動作及び書き込み動作を効率よく行うことができる。【００１６】
また、半導体基板上に形成された第２のドレイン領域と、当該第２のドレイン領域と第１の選択ゲートとの間に配置された第２のフローティングゲートとを備え、第２のドレイン領域及び第２のフローティングゲートを含む第２のフローティングゲートトランジスタが構成され、第１のフローティングゲートと、第２のフローティングゲートとは、電気的に接続されていても良い。【００１７】
また、半導体基板上記に形成された第２のドレイン領域と、当該第２のドレイン領域と第１のソース領域との間に直列に配置された第２のフローティングゲート及び第２の選択ゲートとを備え、第２のドレイン領域及び第２のフローティングゲートを含む第２のフローティングゲートトランジスタと、第１のソース領域及び前記第２の選択ゲートを含む第２の選択ゲートトランジスタが構成され、第１のフローティングゲートと、第２のフローティングゲートとは、電気的に接続されていても良い。【００１８】
このようにすると、書き込み動作後の消去動作を効率よく行うことができる。【００１９】
また、第１のフローティングゲートは、第１のドレイン領域側の縁部が直線よりも長い形状であっても良い。【００２０】
このようにすると、カップリング容量を増加して、書き込み動作を効率よく行うことができる。
【発明の効果】
【００２１】
本開示の半導体装置によると、消去動作、書き込み動作等の動作効率の向上及びメモリセルの面積縮小の少なくとも一方を実現できる。
【図面の簡単な説明】
【００２２】
【図１】図１は、第１の実施形態の半導体装置について、メモリセル及び他のトランジスタの構成を模式的に示す平面図である
【図２】図２は、図１のA-A'線及びB-B'線による断面を示す図である。
【図３】図３は、消去部を含むメモリセルのレイアウトを例示する平面図である。
【図４】図４は、第１の実施形態の半導体装置における消去動作を示す図である。
【図５】図５は、第１の実施形態の第１の変形例の半導体装置の消去動作を示す図である。
【図６】図６は、第１の実施形態の第２の変形例の半導体装置のメモリアレイを示す図である。
【図７】図７は、第１の実施形態の第３の変形例の半導体装置の書込動作を示す図である。
【図８】図８は、第２の実施形態の半導体装置について、メモリセル及び他のトランジスタの構成を模式的に示す平面図である。
【図９】図９は、第２の実施形態の半導体装置の消去、書込動作を示す図である。
【図１０】図１０は、第２の実施形態の半導体装置におけるメモリアレイを示す図である。
【図１１】図１１は、第３の実施形態の半導体装置について、メモリセル及び他のトランジスタの構成を模式的に示す平面図である。
【図１２】図１２は、第３の実施形態の半導体装置の消去動作、書込動作、読出動作について示す図である。
【図１３】図１３は、第３の実施形態の半導体装置の書換回数と、消去時間との関係を示す図である。
【図１４】図１４は、第３の実施形態の半導体装置のメモリアレイを示す図である。
【図１５】図１５は、第４の実施形態の半導体装置について、メモリセル及び他のトランジスタの構成を模式的に示す平面図である。
【図１６】図１６は、第４の実施形態の半導体装置の消去動作、書込動作、読出動作について示す図である。
【図１７】図１７は、第４の実施形態の半導体装置のメモリアレイを示す図である。
【図１８】図１８は、第５の実施形態の半導体装置について、メモリセル及び他のトランジスタの構成を模式的に示す平面図である。
【図１９】図１９は、第５の実施形態の半導体装置の書込動作を示す図である。
【図２０】図２０は、第５の実施形態の半導体装置のメモリアレイを示す図である。
【図２１】図２１は、第６の実施形態の半導体装置について、メモリセル及び他のトランジスタの構成を模式的に示す平面図である。
【図２２】図２２は、図２１のA-A'線及びB-B'線による断面を示す図である。
【図２３】図２３は、第７及び第８の実施形態の半導体装置について、メモリセルの要部の構成を模式的に示す平面図である。
【図２４】図２４は、第７の実施形態の半導体装置について、図２３のA-A'線及びB-B'線による断面を示す図である。
【図２５】図２５は、第８の実施形態の半導体装置について、図２３のA-A'線及びB-B'線による断面を示す図である。
【図２６】図２６は、第７及び第８の実施形態の半導体装置について、メモリセルの動作タイミングを示す図である。
【図２７】図２７は、従来例としての特許文献２に示された図面である。
【発明を実施するための形態】
【００２３】
以下、本開示の実施形態について、図面を参照して説明する。尚、本開示の技術内容は、これら実施形態に限定されるものではなく、また、効果を奏する範囲を逸脱しない範囲であれば適宜変更可能である。
【００２４】
（第１の実施形態）
図１は、本開示の第１の実施形態の半導体メモリ装置について、レイアウトを模式的に示す平面図である。また、図２は、図１のA-A'線及びB-B'線における断面を模式的に示す断面図である。
【００２５】
本実施形態の半導体メモリ装置は、メモリセルとして読み出し部及び書き込み部を有する第１の活性領域１と、第２の活性領域１１とを含む。メモリセルとしては、読み出し部及び書き込み部を有するが消去部を有しないものがＯＴＰメモリであり、消去部を有するものがＭＴＰメモリである。
【００２６】
第１の活性領域１において、メモリセルは半導体基板のＰ型ウエル２を利用して構成されている。分離領域３に区画されたＰ型ウエル２上に、ゲート絶縁膜１６を介して、選択ゲート５及びフローティングゲート６Ａが形成されている。選択ゲート５のフローティングゲート６Ａとは反対側において、Ｐ型ウエル２の上部にソース領域７が形成されている。選択ゲート５とフローティングゲート６Ａの間において、Ｐ型ウエル２の上部に拡散接続領域８が形成されている。フローティングゲート６Ａの選択ゲート５とは反対側において、Ｐ型ウエル２の上部にドレイン領域９が形成されている。これにより、Ｐ型ウエル２中に、Ｎチャネル型の選択ゲート５及びフローティングゲート６Ａが直列に配置された構成となる。
【００２７】
メモリセルにおいて、ソース領域７、拡散接続領域８及び選択ゲート５を含む選択ゲートトランジスタが形成されている。また、拡散接続領域８、ドレイン領域９及びフローティングゲート６Ａを含むフローティングゲートトランジスタが形成されている。
【００２８】
ここで、フローティングゲート６Ａの幅（図１、図２において横方向の寸法）は、選択ゲート５の幅よりも狭く設定されている。このことから、フローティングゲート６Ａのチャネル長は、選択ゲート５のチャネル長よりも短くなり、しきい値が低くなる構成としている。これにより、フローティングゲートトランジスタがオン状態となる消去動作が行いやすくなる。また、書込動作ときには、チャネル長が短いため電流が流れやすいのでホットキャリアが発生しやすく、書込動作も行いやすくなるという効果がある。
【００２９】
また、第２の活性領域１１において、分離領域３に区画されたＮ型ウエル１２上に、ゲート絶縁膜１６を介してゲート１４が形成されている。ゲート１４の周りにおいて、Ｎ型ウエル１２の上部に、それぞれソース領域又はドレイン領域である不純物領域１５が形成されている。フローティングゲート６Ａと、ゲート１４とは、電気的に接続されている。
【００３０】
また、図示は省略しているが、不純物領域１５に対して所定の電圧を印加するためのコンタクトが設けられている。
【００３１】
次に、図３は、メモリセルに対する消去部としての素子２１を含むレイアウトの例を示す。図３において、素子２１は、図１及び図２の第２の活性領域１１と同様の構成を有する。また、活性領域１のメモリセルは、図１及び図２に示すのと同様の構成を有する。従って、素子２１のソース２４上にフローティングゲート６Ｂが配置されており、また、ソース２４に電圧を印加するためのコンタクト（図示は省略）が設けられている。
【００３２】
但し、フローティングゲート６Ａが（図では下方に）延長され、素子２１の部分にまで伸びてフローティングゲート６Ｂとなっている。
【００３３】
フローティングゲート６Ｂは、フローティングゲート６Ａよりも幅が狭い。また、フローティングゲート６Ｂが素子２１のＮウェル上方に位置する部分（フローティングゲート６Ａ領域と呼ぶ）の長さは、フローティングゲート６ＡがＰ型ウェル２の上方に位置する部分（フローティングゲート６Ｂ領域と呼ぶ）の長さよりも短い。従って、フローティングゲート６Ｂ領域は、フローティングゲート６Ａ領域よりも面積が小さい。これは、後に述べる消去動作のときにフローティングゲート６Ａ及び６Ｂと、ソース領域２４との間にかかる電圧を大きくして、消去動作が行われやすくなるように設定したものである。フローティングゲート６Ａの面積が大きいと、容量も大きいので、電位が安定する。この結果、ソース領域２４に電圧を印加した場合のカップリングによる電位の変動が小さくなる。このことから、ソース領域２４との間にかかる電圧を所望の値に設定するために、フローティングゲート６Ａ及び６Ｂの面積を設定している。
【００３４】
このようなメモリセルの消去動作について、図４の動作タイミング図により、詳細に説明する。消去動作の際には、ドレイン領域９の電圧を接地電圧に設定し、且つ、素子２１のソース領域２４に高電圧を印加する。この状態において、フローティングゲート６Ｂからソース領域２４に、電荷がＦＮ（Fowler-Nordheim：ファウラー−ノードハイム）トンネル電流によって抜けすることにより消去動作がなされる。
【００３５】
ここで、フローティングゲート６Ａ領域の方が、フローティングゲート６Ｂ領域よりも大きいので、フローティングゲートはドレイン９等により電位が固定され変動しにくくなる。この結果、ソース領域２４に印加した電圧がフローティングゲート６Ａ領域に確実に印加され、消去が行われる。尚、ソース領域２４に印加する電圧は、トランジスタのゲート酸化膜の厚さ等に基づいて設定されるが、例えば、ゲート酸化膜が10-13nm程度のときには10V-12V程度である。
【００３６】
また、読出動作は、例えばドレインに1V程度の電圧を印加したときの電流によって判断する。読出時の電流を少なく設定することにより、ホットキャリアによる書込動作（書込ディスターブ）は発生しないように設定している。
【００３７】
尚、上記説明の消去動作には消去部としての素子２１を利用しているが、ドレイン領域９の電圧を高電圧とすることによって消去動作を行うことも可能である。この場合は、好ましくは、フローティングゲート６Ｂ領域をフローティングゲート６Ａ領域よりも大きくしてソース領域２４を例えば接地電圧に固定する。そうすることにより、ドレイン９に電圧を印加したときフローティングゲートの電位が固定されて変動しにくくなる。加えて、フローティングゲート６Ｂ領域をデプレッション型にしておくことによって、更に安定化することが可能である。また、この構成では、フローティングゲート６Ｂ領域が大きいので、後に記載する第１の実施形態の第３の変形例において、書込時間の短時間化のためのソース領域２４への高電圧印加の効果も大きくなるという利点もある。
【００３８】
（第１の実施形態の第１の変形例）
第１の実施形態の第１の変形例について、図５の動作タイミング図を参照して詳細に説明する。当該変形例は消去動作に関する変形例である。消去動作の際には、ドレイン領域９の電圧を接地電圧（０Ｖ）又は負の電圧を印加した状態に設定し、且つ、素子２１のソース領域２４に高電圧を印加する。ドレイン９の電圧については、基板２の電圧との間のビルトイン電圧以下に低くすると電流が流れるので、それ以下に設定しにくい。これに対し、ソース領域２４に高電圧印加した後にドレイン９に負の電圧を印加することにより、素子２１のソース領域に、より高い電圧差を印加することができる。このようにドレイン９に負の電圧を印加することによって、フローティングゲート６Ｂとソース領域２４の電位差が大きくなり、より消去動作が行いやすくなる。
【００３９】
また、書込動作の際には、ソース領域２４を接地電圧に設定し、且つ、ドレイン９に高電圧を印加する。これにより、フローティングゲート６Ａの電位も持ち上がり、電流が流れることによりホットキャリアが発生し、フローティングゲート６Ａに電荷が蓄積される。この結果、フローティングゲート６Ａのしきい値が高くなって書込動作が行われる。書込速度を早くするには、電流を多く流すことが有効であるから、ドレイン９の電圧を高くすることが望ましい。
【００４０】
尚、第１の実施形態と同様に、消去動作をドレイン領域９に高電圧とすることによって行うこともできる。この場合は、素子２１のソース領域２４に負の電圧を印加することによって、より消去しやすくすることができる。
【００４１】
（第１の実施形態の第２の変形例）
第１の実施形態の第２の変形例として、メモリアレイの構成例を図６に示す。この構成例では、４つのメモリセルの消去部の素子２１を１箇所にまとめている。この構成により、メモリアレイの面積を小さく構成できるものである。
【００４２】
尚、図６では、ソース領域７、ドレイン領域９、素子２１のソース領域２４等に対するコンタクト１０を示している。
【００４３】
また、メモリアレイが大きくなると、基板（ここではＰ型ウエル）に対する電位コンタクトがメモリアレイの周辺のみによる接続の確保になるので、基板電位が浮きやすくなる。そこで、図６の構成例では、ソース部の一部に基板コンタクト領域２５を設定し、各メモリセル毎に基板電位を取ることができるようにしている。具体的には、Ｐ型の注入を打つことにより基板コンタクトを取っている。このようにすることで、基板電位が浮くことを抑制し、安定した動作とすることができる。
【００４４】
（第１の実施形態の第３の変形例）
第１の実施形態の第３の変形例として、図７のタイミング図を参照して書き込み動作の改善例を説明する。
【００４５】
本書込動作では、ソース領域２４の電圧を高電圧に設定し、且つ、ドレイン９に高電圧を印加して、フローティングゲート６Ａの電位をより持ち上げる動作としている。これによって、より多くの電流が流れるので、ホットキャリアがより多く派生し、フローティングゲート６Ａに効率よく電荷が蓄積され、短時間のうちにしきい値が高く設定できる。
【００４６】
読出動作時には、ドレイン９には電圧を印加しないことによって、書込後のリーク電流を読出時には少なくすることが可能であり、書込動作のマージンを確保することができる共に、書込時間を短くすることが可能となる。
【００４７】
ここで、ドレイン９とソース領域２４のどちらを先に高電圧を印加する方が効率が良いかについて、フローティングゲート６Ａのチャネル部の容量と、フローティングゲート６Ｂ部の容量との比の関係等に基づいて最適な条件が分かる。ソース領域２４に先に高電圧印加する場合は、電圧が高すぎると消去動作となるので、適切な電圧に設定する。例えば、トランジスタのゲート酸化膜が10-13nm程度であり、フローティングゲート６Ａと６Ｂの容量の比が２０倍程度のときは、ソース領域２４に印加する電圧例としては10V程度である。尚、このソース領域２４からの書込アシスト動作は、書込時間を大きく改善する効果がある。
【００４８】
尚、消去動作について、複数のメモリセルに対する一括消去動作として行う場合がある。この消去動作後のメモリセルの特性のばらつきを抑制すること目的として、消去動作前に、それぞれのメモリセルのうち書込されていないメモリセルに対して書込動作を行うことが可能である。これにより複数のメモリセルに対する消去特性のばらつきが低減するので、消去時間及びその後の書込時間も短くできる。
【００４９】
このときの書込動作として、上記第１の変形例の動作方法を用いることも可能である。この消去動作前に行う書込動作は、メモリセルの特性のばらつきを抑制するためのものであるから、十分な書込を行う必要はない。そこで、ソース領域２４の電圧として、高電圧を印加せず、例えば接地電圧とする。これにより緩い書込動作を行うことによっても、メモリセル特性のばらつきを抑制することが可能である。この方法を用いると、緩い書込であることから、消去時間が長くなることもなく、また、ホットキャリアのトラップも抑制されるのでメモリセルの劣化も少ない。
【００５０】
尚、上記説明の消去動作は、消去部としての素子２１を利用している。これに対し、第１の実施形態で既に記載したのと同様に、ドレイン領域９の電圧を高電圧とすることによる消去動作を行うことも可能である。
【００５１】
（第２の実施形態）
以下、本開示の第２の実施形態について説明する。図８は、本実施形態の半導体メモリ装置について、レイアウトを模式的に示す平面図である。
【００５２】
上記の第１の実施形態、特にその第３の変形例にて、ソース領域２４による消去動作の他に、この領域を活用した書込アシスト動作を行っていた。これに対し、本実施形態は、書込アシストをより効果的に行えるように、書込アシスト用領域３１（素子３１）及びソース領域２６を、消去用活性領域２１及びソース領域２４とは別に構成したものである。
【００５３】
具体的に、書込アシスト用領域３１は、半導体基板上に設けられたソース領域２６と、フローティングゲート６Ｃとを含む。フローティングゲート６Ｃは、フローティングゲート６Ａと連続して設けられている。書込アシスト用領域３１のソース領域２６は、ドレイン領域９、拡散接続領域８等とは分離されている。また、ソース領域２６に対して電圧を印加するためのコンタクトが設けられている。
【００５４】
また、フローティングゲート６Ｃの領域の方が、フローティングゲート６Ａの領域よりも大きい領域であるように設定している。これにより、より効果的に書込アシストを行うことができる。また、消去動作の際にも、フローティングゲート６Ａの浮きを抑制できるので、ソース領域２４の印加電圧がより印加されやすい状態となり、消去についてもより効率よく行うことができる。
【００５５】
図９は、本実施形態のメモリセルにおける動作のタイミング図であり、消去動作及び書込動作を示している。
【００５６】
消去動作の際には、ドレイン領域９及び素子３１のソース領域２６を接地電圧に設定し、且つ、素子２１のソース領域２４に高電圧を印加する。これにより、ＦＮトンネル電流によってフローティングゲート６Ａの電荷を抜いて、消去状態とする。書込動作の際には、ドレイン領域９に電圧を印加し、素子３１のソース領域２６にも高電圧を印加し、且つ、素子２１のソース領域２４は接地又は高電圧に設定する。これによりフローティングゲート６Ａの電位を持ち上げ、ドレイン９からの電流を多くして、この電流によって発生するホットキャリアによって効率よく書込動作を行う。
【００５７】
本実施形態のメモリセルを用いたメモリアレイの構成例を図１０に示す。この構成例は、４つのメモリセルの消去部の素子２１を１箇所にまとめ、且つ、別の４つのメモリセルの書込アシスト用の素子２６を１箇所にまとめた構成である。この構成により、メモリアレイの面積を縮小できる。また、本構成例の図面に対して、メモリセル面積を大きくすることなく、選択ゲートトランジスタを領域２４の横部まで活用して大きく設定し、電流能力を大きくする構成も可能である。
【００５８】
尚、第１の実施形態同様に、メモリセルのソース部の一部に基板コンタクト領域を設定することも可能である。
【００５９】
（第３の実施形態）
以下、本開示の第３の実施形態について説明する。図１１は、本実施形態の半導体メモリ装置について、レイアウトを模式的に示す平面図である。
【００６０】
上記の第１の実施形態では、書込動作及び読出動作の両方について、同じトランジスタを使用する構成であった。これに対し、本実施例では、書込動作及び読出動作に別々のトランジスタを用いる構成としている。
【００６１】
書込動作において、ホットキャリアがフローティングゲートに到達し、注入されることによってしきい値を上げている。しかし、ホットキャリアの一部がフローティングゲートにまで到達せずにゲート酸化膜、サイドウォール部等の酸化膜部にトラップされる場合がある。
【００６２】
特に、書込動作と消去動作とを繰り返すと、このトラップ電荷が増えてくる。この結果、消去動作時にトラップされた電荷を素子２１部から抜くことができない。その上、読出動作にも同じトランジスタを使用しているので、過消去状態とすることによって消去状態を設定する必要が発生する場合がある。このように、トラップ電荷を解消するためには過消去状態とする必要があるので、消去時間が大幅に長くなる。
【００６３】
これに対して、本構造では、読出トランジスタを書込トランジスタとは別に設定している。これにより、読出時には、トラップ電荷の影響を受けにくくすることが可能となる。従って、書込と消去の繰り返し後も消去時間が長くなることなく消去が可能となる。特に、書換回数を多く要求されるメモリにおいては有効である。更に、書込動作と読出動作とのトランジスタを独立させたことにより、書込時間の短時間化のために、書込トランジスタのチャネル長を短くして電流を増やしても、読出時のリークをケアする必要がなくなり、より効率的に書込動作が行えるものとすることができる。
【００６４】
具体的に、本実施形態のメモリセルにおいて、ドレイン領域９、フローティングゲート６Ａ及び拡散接続領域８を含むトランジスタが書込動作用のトランジスタである。これに対して、ドレイン領域９とは分離して設けられたドレイン領域９Ｂと、フローティングゲート６Ｄと、拡散接続領域８とを含むトランジスタが読出動作用のトランジスタである。フローティングゲート６Ａとフローティングゲート６Ｄとは連続して設けられている。また、フローティングゲート６Ａの方がフローティングゲート６Ｄよりも幅（図１１における横方向の寸法）が短くなっており、書込動作用のトランジスタの方がチャネル長が短い上記の構成となっている。
【００６５】
次に、図１２は、本実施形態のメモリセルにおける動作のタイミング図であり、消去動作、書込動作、読出動作を示している。
【００６６】
消去動作の際には、ドレイン領域９及びドレイン領域９Ｂは接地電圧に設定し、消去動作用の素子２１のソース領域２４に高電圧を印加する。これにより、ＦＮトンネル電流によってフローティングゲート６の電荷を抜いて、消去状態とする。書込動作の際には、ドレイン領域９に電圧を印加し、ドレイン領域９Ｂは設置電圧に設定し、且つ、素子２１のソース領域２４にもアシストとして高電圧を印加することにより書込動作を行う。読出動作の際には、読出動作用トランジスタのドレイン９Ｂに1V程度の電圧を印加することにより、その電流によって読出判定を行う。この際、書込用ドレイン９はオープン状態としている。
【００６７】
図１３は、書込動作及び読出動作を共通のトランジスタにより行うメモリセルと、独立したトランジスタにより行うメモリセルとについて、書換回数と消去時間の関係の一例を示すグラフである。共通のトランジスタにより行うメモリセルに対して、独立したトランジスタにより行うメモリセルでは、消去時間が大きく改善されており、大きな効果がある。
【００６８】
本実施形態のメモリセルを用いたメモリアレイの構成例を図１４に示す。この構成例は、４つのメモリセルの消去部の素子２１を１箇所にまとめた構成であり、メモリアレイ面積を縮小できる。また、第１の実施形態同様に、メモリセルのソース部の一部に基板コンタクト領域を設定することも可能である。
【００６９】
（第４の実施形態）
以下、本開示の第４の実施形態について説明する。図１５は、本実施形態の半導体メモリ装置について、レイアウトを模式的に示す平面図である。
【００７０】
上記の第３の実施形態では、書込動作及び読出動作に別々のトランジスタを使用する構成を示した。本実施形態では、これに加えて、選択トランジスタも独立して設定した構成である。具体的に、図１１に示す第３の実施形態では、フローティングゲート６Ｄを含む読出用トランジスタと、フローティングゲート６Ａを含む書込用トランジスタとについて、それぞれのソース領域として共通の拡散接続領域８が設けられている。これに対し、図１５に示す本実施形態では、フローティングゲート６Ｄを含む読出用トランジスタには拡散接続領域８Ｂ、フローティングゲート６Ａを含む書込用トランジスタには拡散接続領域８が設けられ、これらは互いに独立している。
【００７１】
この構成により、しきい値を低く設定した書込用トランジスタと、読出用トランジスタとを完全に独立させることができ、それぞれのドレインも独立されるので、書込用トランジスタのリークについて考慮することなしに安定した動作とすることができる。更に、書込用トランジスタのしきい値を非常に低く設定することも可能となり、書込時間を改善する効果も期待できる。選択トランジスタの分離については、ゲートの途中までの活性領域を分離した構成（図１５に示す構成）でも動作上問題ない構成とすることも可能である。
【００７２】
尚、図１５では、フローティングゲート６Ａとフローティングゲート６Ｄとについて、同じチャネル長としている。しかし、第３の実施形態（図１１）と同様に、書込用トランジスタの方がチャネル長が短い構成としても良い。
【００７３】
次に、図１６が本実施形態のメモリセルにおける動作のタイミング図であり、消去動作、書込動作、読出動作を示している。動作方法については、第３の実施形態と同様である。但し、読出動作の際に、読出用のトランジスタについて、オープン状態とする代わりに、接地状態とすることができる。これは、書込用及び読出用のトランジスタが独立していることの効果である。
【００７４】
本実施形態のメモリセルをメモリアレイの構成例を図１７に示す。この構成例も、４つのメモリセルの消去部の素子２１を１箇所にまとめた構成であり、メモリアレイ面積を縮小できる。
【００７５】
（第５の実施形態）
以下、本開示の第５の実施形態について説明する。図１８は、本開示の第５の実施形態の半導体メモリ装置について、レイアウトを模式的に示す平面図である。
【００７６】
本構成例では、書込動作及び読出動作に共通のトランジスタを使用する構成において、フローティングゲート６Ａの平面形状を変形している。具体例として、図１８のフローティングゲート６Ａは、ドレイン領域９側がくびれた（凹部を有する）平面形状を有している。このようにすると、くびれが無い形状に比べて、ゲート側壁が長くなってフリンジ容量が大きくなる。この結果、書込動作のためにドレイン領域９に高電圧を印加した際に、より大きなカップリング容量を得ることができ、フローティングゲート６Ａの電位を持ち上げて書込の効率を向上することができる。尚、ドレイン領域９側に凸部を形成することによってもフリンジ容量を大きくすることは可能であるが、この場合はゲート酸化膜容量も増えてしまう。従って、ゲート酸化膜容量の増加を抑えながらフリンジ容量を大きくすることのできる凹形状が望ましい。
【００７７】
図１９は、本実施形態のメモリセルにおける動作のタイミング図であり、書込動作を示している。動作方法は図６と同様であるが、フローティングゲート６Ａの電位がより高く設定されている。
【００７８】
このように、フローティングゲート６Ａがくびれを有する構成は、他の実施形態のトランジスタにおいても設定可能である。また、図１８では略方形に一つのくびれを有する平面形状であるが、これは必須ではなく、他の形状であっても良い。ゲート側壁を長くするために、例えば複数の略方形のくびれを有していても良いし、段状にくびれている等であっても良い。
【００７９】
本実施形態のメモリセルを用いたメモリアレイの構成例を図２０に示す。この構成例は、４つのメモリセルの消去部の素子２１を１箇所にまとめた構成であり、メモリアレイ面積を縮小できる。また、第１の実施形態同様に、メモリセルのソース部の一部に基板コンタクト領域を設定することも可能である。
【００８０】
（第６の実施形態）
図２１は、本開示の第６の実施形態の半導体メモリ装置について、レイアウトを模式的に示す平面図である。また、図２２は、図２１のA-A'線及びB-B'線における断面を模式的に示す断面図である。
【００８１】
本実施形態の半導体メモリ装置は、メモリセルとして読み出し部及び書き込み部を有する第１の活性領域１と、メモリ以外の一般回路等に用いられるＰチャネル型ＭＯＳトランジスタを備える第２の活性領域１１とを含む。メモリセルとしては、読み出し部及び書き込み部を有するが消去部を有しないＯＴＰメモリとして示している。但し、後の実施形態において示すように消去部を追加することにより、ＭＴＰメモリとすることもできる。
【００８２】
第１の活性領域１において、メモリセルは半導体基板のＰ型ウエル２を利用して構成されている。分離領域３に区画されたＰ型ウエル２上に、ゲート絶縁膜１６を介して、選択ゲート５及びフローティングゲート６Ａが形成されている。選択ゲート５のフローティングゲート６Ａとは反対側において、Ｐ型ウエル２の上部にソース領域７が形成されている。選択ゲート５とフローティングゲート６Ａの間において、Ｐ型ウエル２の上部に拡散接続領域８が形成されている。フローティングゲート６Ａの選択ゲート５とは反対側において、Ｐ型ウエル２の上部にドレイン領域９が形成されている。これにより、Ｐ型ウエル２中に、Ｎチャネル型の選択ゲート５及びフローティングゲート６Ａが直列に配置された構成となる。更に、フローティングゲート６Ａの下方において、トランジスタの閾値を制御するための不純物の注入が行われた第１の注入領域４を備える。
【００８３】
メモリセルにおいて、ソース領域７、拡散接続領域８及び選択ゲート５を含む選択ゲートトランジスタが形成されている。また、拡散接続領域８、ドレイン領域９及びフローティングゲート６Ａを含むフローティングゲートトランジスタが形成されている。
【００８４】
第１の注入領域４により、フローティングゲートトランジスタは、選択ゲートトランジスタに比べて、デプレッション側に設定されている。これにより、フローティングゲートトランジスタは、選択ゲートトランジスタに比べて、しきい値が低くなっている。結果として、フローティングゲートの電荷が少ない場合にもでトランジスタはオン状態とすることができる。これにより、消去等のリセット状態としやすい構造となっており、動作効率が向上している。
【００８５】
また、第２の活性領域１１において、Ｐチャネル型ＭＯＳトランジスタは、Ｎ型ウエル１２を利用して構成されている。分離領域３に区画されたＮ型ウエル１２上に、ゲート絶縁膜を介してゲート１４が形成されている。ゲート１４の両側において、Ｎ型ウエル１２の上部に、それぞれソース領域又はドレイン領域である不純物領域１５が形成されている。
【００８６】
更に、ゲート１４の下方に、Ｐチャネル型ＭＯＳトランジスタの閾値を制御するために不純物の注入が行われた第２の注入領域１３を備える。
【００８７】
本実施形態において、第１の活性領域１における第１の注入領域４は、第２の活性領域１１における第２の注入領域１３と同じ注入を利用して形成されている。従って、第２の注入領域１３を形成する工程において、第１の注入領域４を同時に形成することができるので、半導体装置製造の工程数、コスト等を削減することができる。
【００８８】
但し、望ましい閾値が互いに異なる場合等には、第１の注入領域４と第２の注入領域１３とをそれぞれ適切な注入条件に設定し、個別の注入を行って形成することは可能である。
【００８９】
また、メモリセルを構成する選択ゲートトランジスタ及びフローティングゲートトランジスタについてＮチャネル型ＭＯＳトランジスタを用いる場合、デプレッション方向のトランジスタに設定することによって、過消去とすることなくオン状態に設定することができる。これにより、消去効率が良くなるので、消去電圧の低電圧化、高速化、消去時のストレス低減による消去特性の改善等の効果が実現する。尚、ＯＴＰの消去（リセット）には、紫外線等を用いることも可能である。
【００９０】
（第７の実施形態）
次に、第７の実施形態について説明する。図２３は、第７の実施形態の半導体メモリ装置について、レイアウトを模式的に示す平面図である。また、図２４は、図２３のA-A'線及びBB'線における断面を模式的に示す断面図である。
【００９１】
本実施形態の半導体メモリ装置は、メモリセルの読み出し部及び書き込み部を有する第１の活性領域１と、メモリの消去動作用を行うための消去用活性領域２１とを備えており、従ってＭＴＰメモリである。
【００９２】
具体的に、第１の活性領域１については、図２１及び図２２に示す第６の実施形態における構成と同様である。但し、フローティングゲート６Ａについては、図２３に示す通り、消去用活性領域２１にまで延びるように形成されている。
【００９３】
図２４に示すように、消去用活性領域２１は半導体基板のＰ型ウエル２２を用いて形成されている。分離領域３に区画されたＰ型ウエル２２の一部上に、延長されたフローティングゲート６Ｂがゲート絶縁膜１６を介して配置されている。当該フローティングゲート６Ｂは、メモリセルの消去用ゲートとして機能する。フローティングゲート６Ｂの下方において、Ｐ型ウエル２２の上部には、消去用ゲートの閾値を制御するための不純物の注入が行われた消去部注入領域２３が形成されている。Ｐ型ウエル２２の他の部分には、消去用のソース領域２４が形成されている。
【００９４】
消去部注入領域２３を設けることにより、デプレッション型として動作するように設定する。これにより、消去のための電圧を印加したとき、ゲート下に確実に到達する構成となる。従って、消去の印加電圧の低電圧化、短時間化を計ることができる。
【００９５】
尚、この例において、消去用のソース領域２４には、消去部注入領域２３とは別の注入を行って形成している。しかし、消去部注入領域２３が十分に高濃度の注入により形成されている場合には、消去用のソース領域２４を個別に注入して設けることは省略可能である。
【００９６】
また、本実施形態では、第１の活性領域１に設けられるメモリセルの書き込み部及び読み出し部と、消去用活性領域２１に設けられる消去部とについて、いずれもＰ型ウエル（Ｐ型ウエル２及びＰ型ウエル２２）内のＮチャネル型構造に形成されている。従って、Ｐ型ウエル及びＮ型ウエルの両方を要する構成に比べて、メモリセルの面積を縮小することができる。
【００９７】
また、本実施形態においても、第１の活性領域１においてフローティングゲート６Ａの下方には、トランジスタの閾値を制御するための不純物の注入が行われた第１の注入領域４を備える。これにより、フローティングゲートトランジスタは、選択ゲートトランジスタよりもデプレッション側に設定され、過消去を行うことなくオン状態とすることができる。これにより、消去効率が良くなるので、消去電圧の低電圧化、高速化、消去時のストレス低減による消去特性の改善等の効果が実現する。
【００９８】
（第８の実施形態）
次に、第８の実施形態について説明する。図２３は、第８の実施形態の半導体メモリ装置について、レイアウトを模式的に示す平面図でもある。また、図２５は、また、図２５は、図２３のA-A'線及びB-B'線における断面を模式的に示す断面図である。
【００９９】
本実施形態の半導体装置は、第７の実施形態の半導体装置と比較すると、トランジスタの閾値を制御するための不純物の注入が行われた第１の注入領域４を備えない点が異なる。その他の構成は同様である。
【０１００】
従って、本実施形態の半導体装置において、第１の活性領域１にけるフローティングゲートトランジスタは、デプレッション側には設定されていない。つまり、閾値を高めの設定にしやすい構成であり、書き込み動作においては、ホットエレクトロンによる書き込みを行いやすいので、書き込みのストレスも低減できる。消去動作においては、大きな過消去としない程度の消去電圧及び消去時間により消去を行う。
【０１０１】
以上の通り、この場合にも半導体装置の性能向上は実現する。
【０１０２】
（第９の実施形態）
次に、第９の実施形態について説明する。図６は、第７又は第８の実施形態の半導体装置において、メモリセルの動作タイミングを示す図である。ここでは、消去部におけるゲート（フローティングゲート６Ｂ）と、ゲート下の消去部注入領域２３とに印加される電圧を大きく設定することが目的である。しかし、ゲート下の電圧を大きくすると、Ｐ型ウエル２２と消去部注入領域２３との間に掛かる電圧が大きくなり、耐圧性が問題になることがある。そこで、ゲート下の電圧については耐圧以下の電圧印加として、フローティングゲート６Ｂの電圧を負の方向にする。
【０１０３】
まず、消去部におけるゲート下の拡散層（消去部注入領域２３）に、例えば８Ｖの高電圧を印加する。このとき、消去部のフローティングゲート６Ｂは、カップリングにより少し電圧が上昇し、フローティングゲート６Ｂと消去部注入領域２３との間に掛かる電圧（VER-VFG）は、８Ｖよりも少し小さい値となる。ここで、ドレイン電圧を負の方向に遷移させると、読み出し部及び書き込み部（第１の活性領域１）のフローティングゲート６Ａのカップリングにより、フローティングゲート６Ａの電圧を低下させることができる。これにより、フローティングゲート６Ａと消去部注入領域２３との間に掛かる電圧（VER-VFG）を８Ｖよりも大きな電圧とすることができる。
【０１０４】
このように、印加される消去電圧を大きくすることができるので、消去時間の短時間化等が実現する。
【０１０５】
このような動作の際、消去部においてフローティングゲート６Ｂの下方の消去部注入領域２３に印加する電圧を上げることにより、読み出し部及び書き込み部のフローティングゲート６Ａ部分にはチャネルが形成される。従って、ドレイン電圧を負の方向としたとき、カップリングの効果が大きくなり、フローティングゲートの電圧をより低くすることができる。
【０１０６】
このような動作方法を取るメモリセルとすることにより、より効率的に消去等の動作を行うことができる。
【０１０７】
尚、以上の実施形態では、各活性領域が同一ウエルに形成されているか、又は、それぞれの形成されたウエル間が接合された構成を説明した。しかし、本開示の技術内容は、実施形態に限定されるものではない。例えば、半導体基板上に絶縁層であるボックス層が形成され、その上に活性層が形成されたＳＯＩ（Silicon on Insulator）構造を用い、その活性層に活性領域を形成する等も可能である。ＳＯＩ構造においては、絶縁層であるボックス層と、分離領域３とが接続された構成であっても良い。これにより、各活性領域は下部及び側面部が絶縁膜によって分離され、それぞれが電気的に分離された構成となる。
【産業上の利用可能性】
【０１０８】
本開示の半導体装置は、書込や消去等の動作効率が向上しているので、メモリ装置として有用である。
【符号の説明】
【０１０９】
１      第１の活性領域
２      Ｐ型ウエル
３      分離領域
４      第１の注入領域
５      選択ゲート
６Ａ    フローティングゲート
６Ｂ    フローティングゲート
６Ｃ    フローティングゲート
６Ｄ    フローティングゲート
７      ソース領域
８      拡散接続領域
８Ｂ    拡散接続領域
９      ドレイン領域
９Ｂ    ドレイン領域
１１      第２の活性領域
１２      Ｎ型ウエル
１３      第２の注入領域
１４      ゲート
１５      不純物領域
１６      ゲート絶縁膜
２１      消去用活性領域
２２      Ｐ型ウエル
２３      消去部注入領域
２４      ソース領域
２５      基板コンタクト領域
２６      書込アシスト用のソース領域
３１      書込アシスト用領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【国際調査報告】
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2019124356.tif 000031
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