(57)【要約】  内部電極を有する積層体を備える積層セラミック電子部品において、セラミック層および内部電極が薄層化されても、積層体を焼結させるための焼成工程において、電極切れや玉化等の状態変化が生じにくいようにするとともに、ＤＣバイアス特性を改善する。  積層体（１２）は、セラミック層を構成するセラミックのグレイン径に関して、これが比較的大きい大グレイン領域（１３）と比較的小さい小グレイン領域（１４）とに分類される。大グレイン領域は小グレイン領域の外側に位置し、大グレイン領域と小グレイン領域との境界面（１５）は、積層体における内部電極の存在する部分（１６）を囲みながら積層体の外表面の内側に位置する。積層体を得るため、焼成工程において、室温から最高温度までの平均昇温速度を４０℃／秒以上とする温度プロファイルにて熱処理する。
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【特許請求の範囲】
【請求項１】
積層された複数のセラミック層と前記セラミック層間の特定の界面に沿って形成される内部電極とを備える、積層体と、
特定の前記内部電極と電気的に接続されるように前記積層体の外表面上に形成される外部電極と
を備え、
前記積層体は、前記セラミック層を構成するセラミックのグレイン径に関して、これが比較的大きい大グレイン領域と比較的小さい小グレイン領域とに分類され、前記大グレイン領域は前記小グレイン領域の外側に位置し、前記大グレイン領域と前記小グレイン領域との境界面は、前記積層体における前記内部電極の存在する部分を囲みながら前記積層体の外表面の内側に位置している、
積層セラミック電子部品。
【請求項２】
積層された複数のセラミック層と前記セラミック層間の特定の界面に沿って形成される内部電極とを備える、積層体と、
特定の前記内部電極と電気的に接続されるように前記積層体の外表面上に形成される外部電極と
を備え、
前記積層体は、その長さ方向寸法Ｌおよびその幅方向寸法Ｗによって規定されるＬＷ面と、その長さ方向寸法Ｌおよびその厚み方向寸法Ｔによって規定されるＬＴ面と、その幅方向寸法Ｗおよびその厚み方向寸法Ｔによって規定されるＷＴ面とを有する直方体形状であり、
前記外部電極は前記ＷＴ面上に形成され、
前記積層体は、前記セラミック層を構成するセラミックのグレイン径に関して、これが比較的大きい大グレイン領域と比較的小さい小グレイン領域とに分類され、前記大グレイン領域は前記小グレイン領域の外側に位置し、前記大グレイン領域と前記小グレイン領域との境界面は、前記積層体における前記内部電極の存在する部分の外側であって、少なくとも前記ＬＷ面および前記ＬＴ面に沿って連続的に延びるように前記積層体の外表面の内側に位置している、
積層セラミック電子部品。
【請求項３】
前記大グレイン領域での前記セラミックのグレイン径分布におけるＤ８０値は、前記小グレイン領域での前記セラミックのグレイン径分布におけるＤ８０値の５倍以上である、請求項１または２に記載の積層セラミック電子部品。
【請求項４】
積層された複数のセラミック層と前記セラミック層間の特定の界面に沿って形成される内部電極とを備える、生の積層体を用意する工程と、
前記生の積層体を焼結させるため、焼成する工程と
を備え、
前記焼成する工程は、室温から最高温度までの平均昇温速度を４０℃／秒以上とする温度プロファイルにて熱処理する工程を備える、積層セラミック電子部品の製造方法。
【請求項５】
前記熱処理する工程は、室温から最高温度までの平均昇温速度を１００℃／秒以上とする温度プロファイルにて実施される、請求項４に記載の積層セラミック電子部品の製造方法。
【請求項６】
前記熱処理する工程の前に、前記生の積層体を脱脂する工程をさらに備える、請求項４または５に記載の積層セラミック電子部品の製造方法。
【請求項７】
前記内部電極は導電成分として卑金属を含み、前記熱処理する工程は、前記卑金属の平衡酸素分圧に対して酸化側の雰囲気ガスを供給した雰囲気中で実施される、請求項４ないし６のいずれかに記載の積層セラミック電子部品の製造方法。
【請求項８】
前記熱処理する工程において、前記最高温度到達後、温度保持することなく、冷却される、請求項４ないし７のいずれかに記載の積層セラミック電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、積層セラミック電子部品およびその製造方法に関するもので、特に、積層セラミック電子部品の小型化のために有利に採用され得る技術に関するものである。
【背景技術】
【０００２】
たとえば積層セラミックコンデンサにおいて、その小型化（薄型化）を図るにあたっては、セラミック層だけでなく、内部電極についても薄層化を図ることが有効である。しかしながら、内部電極の薄層化が進むと、生の積層体を焼結させるための焼成工程の結果、電極切れが生じやすくなる。この電極切れを抑制し得る技術として、たとえば以下のものが提案されている。【０００３】
特開２００８‐２２６９４１号公報（特許文献１）では、焼成工程での昇温速度を５００℃／時〜５０００℃／時とすることにより、電極切れを抑制し、電極厚０．８〜１μｍを実現している。【０００４】
特開２０００‐２１６０４２号公報（特許文献２）では、焼成時の昇温過程における７００℃〜１１００℃で、昇温速度を５００℃／時以上とし、１１００℃以上において、雰囲気の酸素分圧を１０−８ａｔｍ以下とし、降温過程における１１００℃以下の一部において酸素分圧を１０−８ａｔｍ以上とすることにより、クラック等の構造欠陥を抑制し、得られた積層セラミックコンデンサの信頼性を高めるようにしている。【０００５】
大韓民国公開特許公報１０‐２００６‐０１３５２４９（特許文献３）では、最高温度より２０℃低い温度まで１０℃／秒の昇温速度で昇温することにより、電極切れ抑制と昇温時のオーバシュート（昇温時に所望の焼成温度よりさらに高い温度となること）抑制とを両立させている。【０００６】
以上、特許文献１〜３のいずれに記載の先行技術においても、昇温速度を高くするといった手段によって、内部電極の薄層化が可能となる効果が得られるが、その効果には限界があり、たとえばＮｉを導電成分として含む内部電極を備える積層セラミックコンデンサにおいて、焼成後の電極厚として０．３μｍ以下の実現は非常に困難である。【０００７】
また、卑金属を導電成分として用いた内部電極を備える生の積層体を焼成するための雰囲気は、たとえばＮ２／Ｈ２／Ｈ２Ｏ系であり、Ｎｉ／ＮｉＯ平衡酸素分圧より還元側で制御する必要があり、このことは、設備や材料設計に対する制約となる。【０００８】
また、内部電極を薄層化するには、低温焼結するセラミック材料を使用することも有効である。低温焼結セラミック材料には、Ｌｉ等の揮発成分を含ませることがあるが、焼成時において、この揮発成分は飛散しやすい傾向がある。そして、焼成されるべき生の積層体のサイズ、すなわちチップサイズや焼成炉へのチャージ量により、揮発成分の残留量がばらつきやすいが、この残留量ばらつきを抑制することは困難である。【０００９】
他方、前述したように、セラミック層の薄層化も、積層セラミックコンデンサの小型化のために有効である。しかし、セラミック層の薄層化は、次のような問題を招くことがある。【００１０】
セラミック層の薄層化が進めば進むほど、セラミック層に印加される直流電界強度がより高くなる。一般に、単位体積あたりの静電容量が比較的高い積層セラミックコンデンサのセラミック層には、強誘電体セラミックが用いられている。しかし、強誘電体セラミックは、そこに大きな直流電圧が印加されると、その誘電率が低下するという性質を有している。さらに、強誘電体セラミックには、その誘電率が高い方が、また、印加される直流電界強度が高い方が、直流電圧印加による誘電率の低下率が高くなる傾向がある。【００１１】
現状において要求されるセラミック層の薄層化は、それを進めた結果、セラミック層の厚さあたりの直流電圧が高くなり、それにより、誘電体セラミックの直流電圧下での誘電率が低下してしまい、積層セラミックコンデンサの直流電圧下での静電容量がかえって低下するほどのものとなってきている。すなわち、セラミック層の薄層化を進めても、積層セラミックコンデンサの大容量化を図ることが困難な状況にまで、セラミック層の薄層化が既に進んでいる。【００１２】
そこで、印加される直流電界強度が高くなっても、誘電体セラミックの誘電率が低下しにくい、すなわち、ＤＣバイアス特性の優れた、積層セラミックコンデンサが求められる。たとえば、特開２００６−１６５２５９号公報（特許文献４）に記載の技術では、ＤＣバイアス特性を改善するために、材料組成を検討している。しかし、材料組成を変更する場合は、他の諸特性（誘電率、温度特性、信頼性など）とのバランスをとるのが難しく、設計の幅を狭めてしまうという問題を招く。【００１３】
なお、上述した課題は、積層セラミックコンデンサについてのものであったが、同様の課題は、積層セラミックコンデンサ以外の積層セラミック電子部品についても遭遇し得る。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００８−２２６９４１号公報
【特許文献２】特開２０００−２１６０４２号公報
【特許文献３】大韓民国公開特許公報１０−２００６−０１３５２４９
【特許文献４】特開２００６−１６５２５９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
そこで、この発明の目的は、上述したような問題を解決し得る積層セラミック電子部品およびその製造方法を提供しようとすることである。
【課題を解決するための手段】
【００１６】
この発明は、積層された複数のセラミック層とセラミック層間の特定の界面に沿って形成される内部電極とを備える、積層体と、特定の内部電極と電気的に接続されるように積層体の外表面上に形成される外部電極とを備える、積層セラミック電子部品にまず向けられるものであって、上述した技術的課題を解決するため、次のような構成を備えることを特徴としている。【００１７】
すなわち、上記積層体は、セラミック層を構成するセラミックのグレイン径に関して、これが比較的大きい大グレイン領域と比較的小さい小グレイン領域とに分類され、大グレイン領域は小グレイン領域の外側に位置し、大グレイン領域と小グレイン領域との境界面は、積層体における内部電極の存在する部分を囲みながら積層体の外表面の内側に位置していることを特徴としている。なお、上記境界面が、積層体における、外部電極と内部電極との接続部分に存在するか否かは問わない。【００１８】
この発明に係る積層セラミック電子部品のより特定的な実施態様では、上記積層体は、その長さ方向寸法Ｌおよびその幅方向寸法Ｗによって規定されるＬＷ面と、その長さ方向寸法Ｌおよびその厚み方向寸法Ｔによって規定されるＬＴ面と、その幅方向寸法Ｗおよびその厚み方向寸法Ｔによって規定されるＷＴ面とを有する直方体形状であり、上記外部電極はＷＴ面上に形成される。この場合、大グレイン領域と小グレイン領域との境界面は、積層体における内部電極の存在する部分の外側であって、少なくともＬＷ面およびＬＴ面に沿って連続的に延びるように積層体の外表面の内側に位置する。ここで、境界面が、ＷＴ面に沿うように延びるか否かは問わない。【００１９】
この発明に係る積層セラミック電子部品において、より好ましくは、大グレイン領域でのセラミックのグレイン径分布におけるＤ８０値は、小グレイン領域でのセラミックのグレイン径分布におけるＤ８０値の５倍以上である。【００２０】
この発明は、また、積層された複数のセラミック層とセラミック層間の特定の界面に沿って形成される内部電極とを備える、生の積層体を用意する工程と、生の積層体を焼結させるため、焼成する工程とを備える、積層セラミック電子部品の製造方法にも向けられる。この発明に係る積層セラミック電子部品の製造方法は、前述した技術的課題を解決するため、焼成する工程において、室温から最高温度までの平均昇温速度を４０℃／秒以上とする温度プロファイルにて熱処理する工程を実施することを特徴としている。【００２１】
上記熱処理する工程は、好ましくは、室温から最高温度までの平均昇温速度を１００℃／秒以上とする温度プロファイルにて実施される。【００２２】
熱処理する工程の前に、生の積層体を脱脂する工程をさらに備えることが好ましい。【００２３】
内部電極が導電成分として卑金属を含む場合であっても、熱処理する工程は、卑金属の平衡酸素分圧に対して酸化側の雰囲気ガスを供給した雰囲気中で実施されることが好ましい。【００２４】
熱処理する工程において、最高温度到達後、温度保持することなく、冷却されることが好ましい。
【発明の効果】
【００２５】
この発明に係る積層セラミック電子部品によれば、セラミック層が薄層化されても、ＤＣバイアス特性を良好に維持することができる。特に、この発明が積層セラミックコンデンサに適用される場合には、直流電圧印加による静電容量の低下率を低く抑えることができるとともに、セラミック層において、比較的高い誘電率を得ることができる。このような効果は、次のようなメカニズムによってもたらされるものと推測される。【００２６】
境界面の外側にある大グレイン領域は、境界面の内側にある小グレイン領域と比較して、ＢａＴｉＯ３系強誘電体に見られる強誘電性が大きいと考えられる。このため、焼成後の冷却時において高温相（常誘電相）から常温相（強誘電相）に相転移が生じる際に、境界面の外側の領域における結晶のｃ軸方向が積層体の表面に対し垂直方向に配向しやすくなり、表面に垂直な応力が積層体内部に向かって発生すると推測される。【００２７】
このとき、境界面の内側のセラミック層において面内方向収縮を喚起する応力がかかると推測され、結晶のｃ軸方向が積層方向と平行な方向へ配向する応力が喚起されると推測される。【００２８】
このような状態において、積層セラミック電子部品に直流電圧が印加された場合、直流電圧により電界強度の方向と結晶のｃ軸方向が平行になる場合が多いため、電界がセラミック層に印加されても、誘電率はさほど低下しないものと推測される。【００２９】
なお、内部電極の存在する部分が境界面によって部分的にしか覆われていない場合（たとえば、境界面がＬＴ面の内側のみ、またはＬＷ面の内側のみに形成されている場合）、上記現象により生じると推測される応力が分散してしまうと推測される。よって、この場合には、この発明の目的は十分には達成されない。【００３０】
また、外部電極が形成されている付近（たとえば、ＷＴ面の内側など）は、境界面の形成が不十分でも問題はない。外部電極により応力分散が防がれるためであると推測される。【００３１】
この発明に係る積層セラミック電子部品の製造方法によれば、積層体において、上述したような特徴あるグレイン径分布を有利に実現することができる。【００３２】
また、この発明に係る積層セラミック電子部品の製造方法によれば、内部電極において、熱処理中の電極切れや玉化等の状態変化が抑制され、内部電極の薄層化および高カバレッジ化を進めることができる。従来の熱処理方法では、たとえば、Ｎｉを導電成分として含む内部電極を備える積層セラミックコンデンサの場合、内部電極について、０．３μｍ以下の電極厚および８０％以上のカバレッジの実現は非常に困難であったが、この発明に係る製造方法によれば、４０℃／秒以上の昇温速度を採用することにより、０．２μｍ以下の電極厚および８０％以上のカバレッジを達成することができる。さらに、昇温速度を１００℃／秒以上と高めると、０．１μｍ以下の電極厚において８０％以上のカバレッジを達成することができる。【００３３】
熱処理中の電極切れおよび玉化は、セラミック層と内部電極との収縮タイミングのミスマッチにより発生する界面隙間が大きい場合や、与える熱エネルギー総量が大きい場合に、より顕著に発生する。よって、熱処理時における収縮が生じる時間を、従来の４０〜１０分間から、この発明に係る製造方法によれば、１２０〜５秒間と大幅に短縮することができることから、セラミック層と内部電極との界面隙間の発生を抑制することができる。また、最高温度到達後、温度保持することなく、すぐに冷却するようにすれば、熱エネルギー総量を削減することができ、電極切れおよび玉化の抑制により効果的である。【００３４】
また、内部電極の薄層化および高カバレッジ化は、内部電極の収縮抑制の結果もたらされたものであるため、内部電極の端部におけるボイドや隙間等の発生も同時に抑制することができる。したがって、熱処理後の積層体のシール性が向上し、積層セラミック電子部品としての耐環境信頼性も向上させることができる。【００３５】
また、上記のように内部電極の収縮が抑制されるため、内部電極が積層体の所定の面に引き出される場合、内部電極の引出し端部での引っ込み度合いが非常に小さくなる。また、前述したように、短時間で焼結が完了するため、セラミック層を構成するセラミックの添加成分によるガラス相の表面への移動および析出がほとんど発生しない。したがって、内部電極に電気的に接続される外部電極を形成するにあたって、内部電極の引出し端部を露出させるための工程を省略することができる。【００３６】
また、短時間で焼結が完了するため、セラミック層を構成するセラミックにおける添加元素を偏析させることなく均一に存在させることができる。そのため、セラミック層が与える特性を安定させることができる。さらに、比較的少ない添加量であっても、添加元素による効果を十分に発揮させることができる。【００３７】
また、セラミック層を構成するセラミックが、Ｌｉ、Ｂ、Ｐｂ等の揮発成分（焼結助剤）を含有する場合、短時間で焼結が完了するため、熱処理時のそれら揮発成分の飛散が抑制される。その結果、これら揮発成分の残留量が、積層体のサイズや焼成炉へのチャージ量が変わることによって変動することを抑制することができる。【００３８】
また、Ｎｉなどの卑金属を導電成分として含む内部電極を備える積層セラミック電子部品にあっては、従来、熱処理工程において、内部電極酸化抑制とセラミック還元抑制とを両立させるため、雰囲気中の酸素分圧を卑金属の平衡酸素分圧近傍に精密に制御する必要があり、焼成炉の設計を煩雑なものとしていた。これに対し、この発明に係る製造方法によれば、熱処理工程において昇温速度が高く、熱処理（セラミック焼結収縮）時間が１２０〜５秒間と短時間であるため、卑金属の平衡酸素分圧より酸化側の雰囲気でも、ほとんど酸化することなく、熱処理を行なうことができる。たとえば、昇温速度４０℃／秒では、１００ｐｐｍ（平衡酸素分圧より約３．７桁酸化側／１３００℃）、１００℃／秒では１０００ｐｐｍ（平衡酸素分圧より約４．７桁酸化側／１３００℃）というように、高い酸素分圧下で卑金属を含む内部電極をほとんど酸化させることなく、熱処理することができる。よって、セラミックが還元されにくく、また、再酸化処理する必要もなく、高い信頼性をもって積層セラミック電子部品を製造することができる。
【図面の簡単な説明】
【００３９】
【図１】この発明の一実施形態による製造方法によって製造される積層セラミック電子部品の一例としての積層セラミックコンデンサを図解的に示す断面図である。
【図２】この発明に係る積層セラミック電子部品に備える積層体において実現されるセラミックのグレイン径分布を説明するための図であり、（Ａ）は積層体の長さ方向寸法Ｌおよび幅方向寸法Ｗによって規定されるＬＷ面に平行な面に沿う断面図、（Ｂ）は積層体の長さ方向寸法Ｌおよび厚み方向寸法Ｔによって規定されるＬＴ面に平行な面に沿う断面図、（Ｃ）は積層体の幅方向寸法Ｗおよび厚み方向寸法Ｔによって規定されるＷＴ面に平行な面に沿う断面図である。
【図３】この発明の実施例による熱処理工程での温度プロファイルを、比較例による温度プロファイルとともに示す図である。
【図４】この発明の実施例および比較例の各々によって得られた積層セラミックコンデンサに備える積層体の中央部での内部電極の厚み方向断面を示すＳＥＭ観察像である。
【図５】この発明の実施例および比較例の各々によって得られた積層セラミックコンデンサに備える積層体の中央部での内部電極の表面状態を示す光学顕微鏡写真である。
【図６】この発明の実施例および比較例の各々によって得られた積層セラミックコンデンサに備える内部電極の端部での厚み方向断面を示す光学顕微鏡写真である。
【図７】この発明の実施例および比較例の各々によって得られた積層セラミックコンデンサに備える積層体の中央部でのセラミック層のＷＤＸマッピング像であり、異相（ＭｇおよびＳｉ）の偏析状態を示す。
【図８】この発明の実施例および比較例の各々によって得られた積層セラミックコンデンサに備える積層体における内部電極の引出し部を示す光学顕微鏡写真である。
【図９】この発明に従って実施した実験によって求められた、昇温速度とカバレッジ８０％以上確保できる最低電極厚との関係を示す図である。
【図１０】この発明に従って実施した実験によって求められた、最高温度保持時間と電極カバレッジとの関係を示す図である。
【図１１】この発明に従って実施した実験によって求められた、所定の酸素分圧下での昇温速度とＮｉ電極酸化度との関係を示す図である。
【図１２】この発明に従って実施した実験において作製された積層セラミックコンデンサの積層体の一部を撮像したＳＥＭ像を示す図である。
【発明を実施するための形態】
【００４０】
図１を参照して、この発明が適用される積層セラミック電子部品の一例としての積層セラミックコンデンサ１の構造について説明する。
【００４１】
積層セラミックコンデンサ１は、部品本体としての積層体２を備えている。積層体２は、積層された複数のセラミック層３とセラミック層３間の特定の界面に沿って形成される複数の内部電極４および５とを備えている。積層体２の一方および他方端面６および７には、それぞれ、複数の内部電極４および５の各端部が露出していて、これら内部電極４の各端部および内部電極５の各端部を、それぞれ、互いに電気的に接続するように、外部電極８および９が形成されている。
【００４２】
このような積層セラミックコンデンサ１を製造するにあたっては、まず、内部電極４および５が印刷されたセラミックグリーンシートを積層するといった周知の方法により、積層体２の生の状態のものが作製される。次いで、生の積層体を焼結させるため、焼成工程が実施される。次いで、焼結した積層体２の端面６および７上に、それぞれ、外部電極８および９が形成され、積層セラミックコンデンサ１が完成される。
【００４３】
上述した焼成工程において、この発明では、室温から最高温度までの平均昇温速度を４０℃／秒以上とする温度プロファイルが適用された熱処理工程が実施される。好ましくは、上記温度プロファイルは１００℃／秒以上とされる。
【００４４】
また、上述の熱処理工程の前に、生の積層体は脱脂処理されることが好ましい。
【００４５】
内部電極４および５が導電成分としてＮｉのような卑金属を含むとき、熱処理工程は、卑金属の平衡酸素分圧に対して酸化側の雰囲気ガスを供給した雰囲気中で実施されてもよい。
【００４６】
また、熱処理工程において、前述した最高温度到達後、この温度を保持することなく、直ちに冷却されることが好ましい。
【００４７】
これらの好ましい条件が採用される理由については、後述する実験例において明らかにする。
【００４８】
上述した製造方法、特に上述した焼成工程を採用したとき、得られた積層セラミック電子部品の積層体において、図２を参照して以下に説明するようなセラミックのグレイン径分布が実現される。
【００４９】
図２において、（Ａ）は積層体１２の長さ方向寸法Ｌおよび幅方向寸法Ｗによって規定されるＬＷ面に平行な面に沿う断面図を示し、（Ｂ）は積層体１２の長さ方向寸法Ｌおよび厚み方向寸法Ｔによって規定されるＬＴ面に平行な面に沿う断面図を示し、（Ｃ）は積層体１２の幅方向寸法Ｗおよび厚み方向寸法Ｔによって規定されるＷＴ面に平行な面に沿う断面図を示している。積層体１２は、上記ＬＷ面と上記ＬＴ面と上記ＷＴ面とを有する直方体形状である。
【００５０】
積層体１２は、図２では図示されないが、積層された複数のセラミック層とセラミック層間の特定の界面に沿って形成される内部電極とを備えている。また、図２では図示されないが、特定の内部電極と電気的に接続されるように、外部電極が積層体１２の外表面上に形成されている。
【００５１】
図２では図示されない上記セラミック層、内部電極ならびに外部電極は、図１に示したセラミック層３、内部電極４および５ならびに外部電極８および９に相当する。セラミック層および内部電極の各々の面方向は、たとえば上記ＬＷ面と平行であり、外部電極は上記ＷＴ面上に形成される。
【００５２】
図２に示すように、積層体１２は、セラミック層を構成するセラミックのグレイン径に関して、これが比較的大きい大グレイン領域１３と比較的小さい小グレイン領域１４とに分類される。ここで、大グレイン領域１３でのセラミックのグレイン径分布におけるＤ８０値は、小グレイン領域１４でのセラミックのグレイン径分布におけるＤ８０値の５倍以上であることが好ましい。
【００５３】
大グレイン領域１３は小グレイン領域１４の外側に位置している。大グレイン領域１３と小グレイン領域１４との境界面１５は、積層体１２における内部電極の存在する素子部分１６の外側であって、積層体１２の外表面の内側に位置している。前述したように、外部電極がＷＴ面上に形成される場合、境界面１５は、好ましくは、少なくともＬＷ面およびＬＴ面に沿って連続的に延びている。
【００５４】
言い換えると、積層体１２の外表面におけるＬＷ面およびＬＴ面は大グレイン領域１３内にあり、ＬＷ面およびＬＴ面の各々の内側には境界面１５が存在することになる。すなわち、積層体１２における、積層方向での両端部に相当する外層部のどこかに境界面１５が存在し、内部電極の両側に形成されるサイドギャップ部のどこかに境界面１５が存在することになる。
【００５５】
しかし、外部電極が形成されたＷＴ面には内部電極が引き出されているため、ＷＴ面での境界面による作用は、ＬＷ面やＬＴ面での境界面１５による作用に比べて小さい。よって、ＷＴ面に沿って境界面１５が形成されるかどうかは問わない。
【００５６】
この発明が、上述したように、図１に示した積層セラミックコンデンサ１の製造に向けられるとき、セラミック層３は、誘電体セラミックから構成される。しかしながら、この発明が適用されるのは、積層セラミックコンデンサに限らず、その他、インダクタ、サーミスタ、圧電部品などであってもよい。したがって、積層セラミック電子部品の機能に応じて、セラミック層は、誘電体セラミックのほか、磁性体セラミック、半導体セラミック、圧電体セラミックなどから構成されてもよい。
【００５７】
また、図１に示した積層セラミックコンデンサ１は、２個の外部端子８および９を備える２端子型のものであったが、多端子型の積層セラミック電子部品にもこの発明を適用することができる。
【００５８】
また、この発明は、直方体形状の積層体を備える積層セラミック電子部品に限らず、直方体形状以外の形状の積層体を備える積層セラミック電子部品にも適用されることができる。
【００５９】
以下に、この発明の範囲内にある実施例および範囲外の比較例の各々に従って、試料となる積層セラミックコンデンサを作製し、その評価を行なった実験例について説明する。
【００６０】
１．実験例１（典型的熱処理条件下での実施例および比較例の比較）
Ｎｉを導電成分として含む内部電極およびＢａＴｉＯ３を主成分とするセラミック層を備える積層セラミックコンデンサのための生の積層体を、残留カーボン量が約１０００重量ｐｐｍとなるまで脱脂処理した後、以下の表１に示すような熱処理条件にて熱処理し、実施例および比較例の各々に係る焼結後の積層体を得た。
【００６１】
【表１】
2010146967.tif 000003
【００６２】
表１において、「昇温速度」は、室温から最高温度までの平均昇温速度を示している。図３は、実施例と比較例との相対比較を容易にするため、各々の温度プロファイルを図示したものである。
【００６３】
上記熱処理により焼結した実施例および比較例の各々に係る積層体試料を評価した結果が図４ないし図８に示されている。
【００６４】
図４には、積層体の中央部での内部電極の厚み方向断面が示されている。図４において、相対的に濃い色の領域が内部電極である。図４から、比較例に比べ、実施例によれば、内部電極の連続性を確保しながら、より薄層化が図られていることがわかる。
【００６５】
図５には、積層体の中央部での内部電極の表面状態が示されている。図５において、相対的に濃い色のスポットが内部電極の欠乏部分である。図５から、比較例に比べて、実施例によれば、内部電極の高カバレッジ化が図られていることがわかる。
【００６６】
図６には、内部電極の端部での厚み方向断面が示されている。図６において、相対的に薄い色の領域が内部電極である。図６から、比較例に比べて、実施例によれば、内部電極の端部でのボイドや隙間の発生が抑制されていることがわかる。
【００６７】
これら図４ないし図６に示した評価結果から、実施例によれば、積層体において高いシール性が得られ、そのため、積層セラミックコンデンサの耐環境信頼性を向上させ得ることがわかる。従来、外部電極に対して耐環境信頼性向上のためのシール機能が求められることがあったが、実施例によれば、積層体において高いシール性が得られるので、外部電極は内部電極との電気的接続を達成すれば足り、それゆえ、外部電極の形成にあたっての材料選択やプロセス設計が容易になるという利点も期待できる。
【００６８】
図７には、積層体の中央部でのセラミック層のＷＤＸマッピング像が示されている。図７では、特に異相（ＭｇおよびＳｉ）の偏析状態が示されている。これら異相は、図７において、相対的に明るいスポットによって示されている。セラミック層を構成するセラミックへの添加元素（Ｍｇ、Ｓｉなど）は、熱処理後に偏析しやすく、このように偏析した異相は、セラミック層の信頼性に悪影響を及ぼすことが多い。図７からわかるように、実施例によれば、比較例に比べて、添加元素の偏析が極めて少ない。よって、実施例によれば、特性が安定することがわかる。
【００６９】
図８には、内部電極の引出し部が示されている。図８からわかるように、比較例に比べて、実施例によれば、内部電極の薄層化ばかりでなく、引出し部での引っ込み量が非常に少なく、また、短時間で焼結が完了するため、添加成分によるガラス相の表面への移動および析出がほとんど発生していない。よって、外部電極形成時において、内部電極の引出し端部を露出させるための工程の省略も可能となる。
【００７０】
２．実験例２（昇温速度と電極厚との関係）
以下の表２に示すように、昇温速度を種々に変更し、内部電極においてカバレッジ８０％以上が得られる最小電極厚を求めた。なお、この実験例２では、内部電極として、Ｎｉ箔を用いたもの（Ｎｉ箔電極）と、Ｎｉ球状粉末を含む導電性ペーストを用いたもの（Ｎｉ球状電極）との２種類の試料を作製した。なお、Ｎｉ球状粉末を含む導電性ペーストについては、充填率が４０〜５０％程度の比較的低い充填率のものを用いた。
【００７１】
【表２】
2010146967.tif 000004
【００７２】
表２に示した昇温速度と電極厚との関係は図９にも示されている。図９において、「Ｎｉ電極Ａ」はＮｉ箔電極であり、「Ｎｉ電極Ｂ」はＮｉ球状電極である。
【００７３】
内部電極の薄層化は、セラミック層と内部電極との界面の隙間の影響を受ける。表２および図９に示すように、１５℃／秒以下の昇温速度では、電極厚０．３μｍ以下の内部電極に対する拘束力を維持できず、カバレッジ８０％以上の確保は困難である。これに対し、昇温速度を４０℃／秒以上とすることにより、短時間でセラミックが焼結収縮するため、０．３μｍ以下の電極厚においても、８０％以上のカバレッジを確保することができる。さらに、昇温速度を１００℃／秒以上とすることにより、０．１μｍ以下の電極厚でも８０％以上のカバレッジを確保することができる。
【００７４】
なお、導電性ペーストを用いたＮｉ球状電極の場合には、上述したような電極厚の水準は、用いた導電性ペーストの充填率により変わる。この実験例で用いた比較的低い充填率の導電性ペーストの場合には、所定のカバレッジを確保し得るようにするためには、電極厚を比較的厚くしなければならない。
【００７５】
この実験例では、内部電極の導電成分としてＮｉを用いた場合のものであったが、Ｎｉ以外のたとえばＣｕ、Ａｇ、Ｐｔ、Ｐｄ、Ａｌ、Ｔｉ、Ｃｒまたはそれらの合金であっても同様の傾向が見られる。
【００７６】
３．実験例３（昇温速度と揮発成分残留量との関係）
セラミック層を構成するセラミックが、Ｌｉ、Ｂ、Ｐｂ等の揮発成分を含む場合、これら揮発成分の熱処理後における残留量は、積層体のサイズや熱処理時の焼成炉への積層体のチャージ量によって変動することが経験的に知られている。したがって、この変動が、実用化段階においては、特性の安定を阻害するといった問題を招く。しかしながら、この発明のように、昇温速度を高くすることにより、セラミックの焼結収縮時間を短時間化することができるため、揮発成分の残留量の変動を大幅に抑制することができる。
【００７７】
以下の表３には、揮発成分の残留率（＝残留量／添加量）に対する昇温速度による影響が示されている。より具体的には、積層体の平面サイズが０．６ｍｍ×０．３ｍｍ（０６０３サイズ）の場合と３．２ｍｍ×２．５ｍｍ（３２２５サイズ）の場合とについて評価した揮発成分残留率と昇温速度との関係が示されるとともに、「０６０３サイズ」と「３２２５サイズ」との各々の揮発成分残留率の差が「残留率ばらつき」として示されている。
【００７８】
【表３】
2010146967.tif 000005
【００７９】
表３から、積層体のサイズによる残留率ばらつきは、昇温速度をより高くすることによって低減することができ、特に昇温速度４０℃／秒以上とすることにより、残留率ばらつきを１％以下に抑制できることがわかる。
【００８０】
上述のような傾向は、熱処理時の積層体のチャージ量を変えた場合にも同様に見られる。
【００８１】
４．実験例４（最高温度保持時間と電極カバレッジとの関係）
上述したように、この発明によれば、内部電極の薄層化および高カバレッジ化を実現できるが、これらは、昇温速度に加えて、最高温度保持時間によっても影響される。図１０には、電極厚０．３μｍ相当のＮｉ内部電極を有する積層セラミックコンデンサのための積層体を得るため、昇温速度４０℃／秒で１３８０℃にまで到達した後、この１３８０℃での保持時間と電極カバレッジとの関係が示されている。
【００８２】
図１０に示すように、昇温速度を高めることにより、１３８０℃到達直後では高いカバレッジが達成されている。しかし、この１３８０℃といった最高温度を保持することにより、急激にカバレッジが低下（玉化）することがわかる。これは、急激な昇温中においては、内部電極への拘束力を維持できるが、収縮を完了した最高温度付近では、セラミックに強度はなく、柔らかい状態であるため、温度保持により、内部電極の表面エネルギーを最小にしようとする駆動力が働き、この駆動力によってもたらされる玉化に対抗することができず、その結果、カバレッジが低下することになると考えられる。特に、上記駆動力は、電極厚が薄くなるほど、表面の割合が増加するため、より顕著になる。したがって、最高温度到達後は、その温度を保持することなく、直ちに冷却することが望ましい。
【００８３】
５．実験例５（昇温速度とＮｉ電極酸化度との関係）
この実験例５では、熱処理工程での酸素分圧（ＰＯ２）として、表４および図１１に示すように、１００ｐｐｍ、１０００ｐｐｍおよび１００００ｐｐｍの３種類の雰囲気を採用した。表４および図１１には、１００ｐｐｍ、１０００ｐｐｍおよび１００００ｐｐｍの３種類の酸素分圧下での室温から最高温度までの平均昇温速度とＮｉ電極酸化度との関係が示されている。なお、これら酸素分圧の調整は、窒素雰囲気中への所定量の酸素導入によって行なった。
【００８４】
【表４】
2010146967.tif 000006
【００８５】
表４における「ＰＯ２：１００００ｐｐｍ」の欄において数値が記入されていないものについては評価を行なわなかった。すなわち、酸素分圧が１００００ｐｐｍの条件下では、昇温速度２７０℃／秒についてのみ評価した。
【００８６】
表４および図１１から、酸素分圧１００ｐｐｍにおいて、昇温速度が４０℃／秒以上であれば、電極酸化度１％以下でＮｉ内部電極を備える積層セラミックコンデンサの焼成が可能であることがわかる。さらに、昇温速度を１００℃／秒以上とすることにより、酸素分圧１０００ｐｐｍにおいても、電極酸化度１％以下で焼成が可能であることがわかる。また、酸素分圧１００００ｐｐｍと高くても、この実験例では、昇温速度を２７０℃／秒とすることにより、０．２％の電極酸化度と抑制できることがわかる。
【００８７】
これらの結果から、昇温速度を高めることにより、焼成時の酸素分圧が相対的に高くなるので、セラミック還元（酸素空孔の生成）が抑制され、得られた積層セラミックコンデンサの信頼性が向上するといった効果が得られることがわかる。
【００８８】
６．実験例６（大グレイン領域と小グレイン領域との境界面の影響）
実験例６では、通常の直方体形状を持つ積層セラミックコンデンサについて、試料１〜４をそれぞれ作製し、かつ評価した。試料１〜４の概略を述べると、次のとおりである。試料１は、この発明の範囲内の実施例であり、ＬＷ面およびＬＴ面の各々の内側に境界面が存在するものである。他方、試料２〜４は、この発明の範囲外の比較例である。特に、試料２は、ＬＷ面の内側にのみ境界面が存在するもの、試料３は、ＬＴ面の内側にのみ境界面が存在するもの、試料４は、いずれにも境界面が存在しないものである。
【００８９】
（１）セラミック原料粉末の作製
＜比較的小径のセラミック原料粉末Ａ＞
ＢａＣＯ３粉末とＴｉＯ２粉末とを、Ｂａ／Ｔｉモル比が１．００１になるように秤量して、ＺｒＯ２ボールを用いたミルにて湿式混合粉砕した。湿式粉砕で得たスラリーを乾燥後、９００℃以上に加熱し、平均粒子径が０．２μｍのＢａＴｉＯ３粉末を作製した。このＢａＴｉＯ３粉末１００モル部に対し、０．５モル部のＤｙ２Ｏ３粉末、１．２モル部のＭｇＣＯ３粉末、０．２モル部のＭｎＣＯ３粉末、および１．０モル部のＢａＣＯ３粉末をそれぞれ添加し、さらにＳｉＯ２換算で１．２モル部のＳｉＯ２ゾルを添加して、ＺｒＯ２ボールを使ったミルにより湿式混合粉砕を行ない、その後、湿式混合粉砕で得たスラリーを乾燥し、セラミック原料粉末Ａを作製した。
【００９０】
＜比較的大径のセラミック原料粉末Ｂ＞
ＢａＣＯ３粉末とＴｉＯ２粉末とを、Ｂａ／Ｔｉモル比が１．００１になるように秤量して、ＺｒＯ２ボールを用いたミルにて湿式混合粉砕した。湿式粉砕で得たスラリーを乾燥後、１０００℃以上に加熱し、平均粒子径が０．５μｍのＢａＴｉＯ３粉末を作製した。このＢａＴｉＯ３粉末１００モル部に対し、０．２５モル部のＤｙ２Ｏ３粉末、１．２モル部のＭｇＣＯ３粉末、０．２モル部のＭｎＣＯ３粉末、および１．０モル部のＢａＣＯ３粉末をそれぞれ添加し、さらにＳｉＯ２換算で１．７モル部のＳｉＯ２ゾルを添加して、ＺｒＯ２ボールを使ったミルにより湿式混合粉砕を行ない、その後、湿式混合粉砕で得たスラリーを乾燥し、セラミック原料粉末Ｂを作製した。
【００９１】
（２）セラミックスラリーおよびセラミックグリーンシートの作製
セラミック原料粉末Ａに、ポリブチラール系バインダと可塑剤とを添加し、エチルアルコール類を加えて、ＺｒＯ２ボールミルにより湿式混合粉砕してスラリー化し、グラビアコーターで厚みが２．８μｍのセラミックグリーンシートＡを成形した。
【００９２】
セラミック原料粉末Ｂについても、同様な方法で、厚みが５μｍのセラミックグリーンシートＢを成形した。
【００９３】
また、セラミックグリーンシートＢを成形するために調製したスラリーを一部分取し、溶剤を部分除去することによって、増粘させたセラミックススラリーＣを作製した。
【００９４】
（３）積層体の作製
＜試料１＞
セラミックグリーンシートＡ上に、ニッケルを主成分とする導電性ペーストをスクリーン印刷し、内部電極となる導電性ペースト膜パターンを形成した。その後、導電性ペースト膜が形成されたセラミックグリーンシートＡを、導電性ペースト膜の引き出されている側が互い違いになるように２８０枚積層して内層部とし、さらに、この内層部を挟み込む外層部を形成するため、導電性ペースト膜を形成していないセラミックグリーンシートＡを積層した。片側の外層部の厚みは１４５μｍであった。次に、このようにして得られたグリーン積層ブロックＡに対してダイシングソーを適用して、片側のサイドギャップ部の厚さが１４５μｍになるようにグリーン積層ブロックＡをカットし、多数のグリーン積層チップＡを得た。
【００９５】
＜試料２＞
セラミックグリーンシートＡ上に、ニッケルを主成分とする導電性ペーストをスクリーン印刷し、内部電極となる導電性ペースト膜パターンを形成した。その後、導電性ペースト膜が形成されたセラミックグリーンシートＡを、導電性ペースト膜の引き出されている側が互い違いになるように２８０枚積層して内層部とし、さらに、この内層部を挟み込む外層部を形成するため、導電性ペースト膜を形成していないセラミックグリーンシートＢを積層した。片側の外層部の厚みは１４５μｍであった。次に、このようにして得られたグリーン積層ブロックＢに対してダイシングソーを適用して、片側のサイドギャップ部の厚さが１４５μｍになるようにグリーン積層ブロックＢをカットし、多数のグリーン積層チップＢを得た。
【００９６】
＜試料３＞
セラミックグリーンシートＡ上に、ニッケルを主成分とする導電性ペーストをスクリーン印刷し、内部電極となる導電性ペースト膜パターンを形成した。その後、導電性ペースト膜が形成されたセラミックグリーンシートＡを、導電性ペースト膜の引き出されている側が互い違いになるように２８０枚積層して内層部とし、さらに、この内層部を挟み込む外層部を形成するため、導電性ペースト膜を形成していないセラミックグリーンシートＡを積層した。片側の外層部の厚みは１４５μｍであった。次に、このようにして得られたグリーン積層ブロックＣに対してダイシングソーを適用して、片側のサイドギャップの厚さが１０μｍになるようにグリーン積層ブロックＣをカットした。次に、このように切り分けた個片のＬＴ面となるべき表面に、セラミックススラリーＣを、所定の厚み分だけ塗布し、乾燥させ、サイドギャップの厚みを片側で１４５μｍとした。さらにカットを進め、グリーン積層チップＣを得た。
【００９７】
＜試料４＞
試料１の場合と同じ工程を適用して、多数のグリーン積層チップＤを得た。なお、グリーン積層チップＤは、前述のグリーン積層チップＡと同じ性状を有するものである。
【００９８】
（４）積層セラミックコンデンサの作製
上記のように作製したグリーン積層チップＡ〜Ｄを、Ｎ２気流中、２８０℃で熱処理し、バインダを燃焼除去した。引き続き、これらを、Ｎ２／Ｈ２／Ｈ２Ｏ気流中、酸素分圧：１０-9.6ＭＰａの雰囲気下で焼成した。
【００９９】
ここで、表５に示すように、試料１に係るグリーン積層チップＡについては、平均昇温速度を４０℃／秒、最高温度１３００℃、最高温度保持時間１秒間の加熱条件で焼成した。
【０１００】
また、試料２、３および４の各々に係るグリーン積層チップＢ、ＣおよびＤについては、平均昇温速度０．１７℃／秒、最高温度１２２０℃、最高温度保持時間１時間の加熱条件で焼成した。
【０１０１】
【表５】
2010146967.tif 000007
【０１０２】
次に、上記のように焼成して得られた積層チップにおける、内部電極が引き出された端面部に外部電極を形成するため、Ｃｕを主成分とする導電性ペーストを塗布して、８００℃の温度で焼き付けることにより、Ｃｕ厚膜層を形成し、さらに、Ｃｕ厚膜層上に、ＮｉめっきおよびＳｎめっきを施した。
【０１０３】
このようにして得られた積層セラミックコンデンサの寸法（外部電極を含む寸法）は、長さＬ：２．０ｍｍ、幅Ｗ：１．２ｍｍ、厚みＴ：１．２ｍｍであった。また、誘電体セラミック層の１層あたりの厚みは２．０μｍであった。また、内部電極の重なり部の面積は２．０ｍｍ２であった。また、外層部の厚みは１２０μｍ、サイドギャップ部の厚みは１２０μｍであった。
【０１０４】
（５）評価
試料１に係る積層セラミックコンデンサの積層体のＬＴ面に平行な断面を観察したところ、外層部における、最も外側の内部電極から約４５μｍの距離に、その内外でグレイン径分布の互いに異なる境界面が観察された。同様に、積層体のＬＷ面に平行な断面を観察したところ、サイドギャップ部における、内部電極の側縁から約４５μｍの距離にも、同様の境界面が観察された。
【０１０５】
図１２は、試料１に係る積層セラミックコンデンサの積層体のＬＴ面に平行な断面を撮像したＳＥＭ像を示している。図１２の上端は、最も外側の内部電極から６０μｍの距離にあり、図１２の下端は、最も外側の内部電極から２５μｍの距離にある。図１２において、境界面の内外でグレイン径分布が互いに異なっている様子が観察される。
【０１０６】
他方、試料２では、外層部のみに境界面が観察され、試料３では、サイドギャップ部のみに境界面が観察された。また、試料４では、いずれにも境界面が観察されなかった。
【０１０７】
次に、各試料に係る積層セラミックコンデンサを破断し、Ｎ２／Ｈ２気流中、１０００℃の温度下で５分間、サーマル・エッチングを実施した後、破断面を３００００倍で撮影したＳＥＭ写真を画像解析し、各グレインの面積等価円相当径を、グレイン径として算出することによって、外層部およびサイドギャップ部の各々における、内部電極からの距離が２０〜４０μｍの領域にあるグレインのグレイン径、および、内部電極からの距離が５０μｍ〜７０μｍの領域にあるグレインのグレイン径を求めた。
【０１０８】
上記画像解析は、１視野あたりの面積が１２．５μｍ２のＳＥＭ写真、５０視野分について行ない、グレイン径を求めた。そして、各視野において、グレイン径の小さな順に並べて、各グレインの面積の累計が、視野全体の８０％に達した順位のグレイン径を、その視野におけるグレイン径分布のＤ８０値と定義した。
【０１０９】
そして、外層部およびサイドギャップ部の各々について、内部電極からの距離が２０〜４０μｍの領域がたとえば試料１では境界面内側の領域に相当するが、この領域でのＤ８０値のうち、最大の値を、表６において、「２０〜４０μｍ領域の最大Ｄ８０値」として示した。また、内部電極からの距離が５０〜７０μｍの領域がたとえば試料１では境界面外側の領域に相当するが、この領域でのＤ８０値のうち、最小の値を、表６において、「５０〜７０μｍ領域の最小Ｄ８０値」として示した。
【０１１０】
【表６】
2010146967.tif 000008
【０１１１】
表６には、前述した境界面の有無についても示されている。
【０１１２】
表６に示すように、境界面が存在しない外層部またはサイドギャップ部では、当然のことながら、「２０〜４０μｍ領域の最大Ｄ８０値」と「５０〜７０μｍ領域の最小Ｄ８０値」とが同じ値を示している。これに対して、境界面が存在する外層部またはサイドギャップ部では、「２０〜４０μｍ領域の最大Ｄ８０値」に比べて、「５０〜７０μｍ領域の最小Ｄ８０値」が大きい値を示し、後者の「５０〜７０μｍ領域の最小Ｄ８０値」は、前者の「２０〜４０μｍ領域の最大Ｄ８０値」の５倍以上の値を示した。
【０１１３】
他方、各試料に係る積層セラミックコンデンサの、直流電圧を印加しない場合の静電容量（ＣDC0V）を、自動ブリッジ式測定器を用い、１２０Ｈｚ、１．０Ｖの条件下で、温度２５℃において測定した。
【０１１４】
次に、同様の要領にて、直流電圧印加下での静電容量を、直流電圧４Ｖを１秒間印加した時点での静電容量（ＣDC4V）として求めた。
【０１１５】
なお、静電容量を測定する２４時間前には、１５０℃の温度にて１時間、測定する積層セラミックコンデンサの試料を加熱し、加熱後から測定するまで、２５℃の温度下にて電圧を印加せずに保管する処理を行なった。
【０１１６】
前述した方法で測定した静電容量（ＣDC0VおよびＣDC4V）と、誘電体セラミック層厚み、内部電極重なり面積、および積層数とから、表７に示すように、各試料に係るセラミックコンデンサにおける、直流電圧を印加しない場合の基準の誘電率（εDC0V）と直流電圧下での誘電率（εDC4V）とを求めるとともに、基準の誘電率（εDC0V）および直流電圧下での誘電率（εDC4V）から、基準の誘電率（εDC0V）に対する、直流電圧下での誘電率（εDC4V）の変化率、すなわち誘電率変化率（Δε）［％］を、Δε＝｛（εDC4V−εDC0V）／εDC0V｝×１００の式により算出した。
【０１１７】
【表７】
2010146967.tif 000009
【０１１８】
表７からわかるように、試料１において、最も高い誘電率を示した。そして、試料１によれば、基準の誘電率（εDC0V）が高いにも関わらず、他の試料２〜４に比べて、直流電圧下での誘電率（εDC4V）があまり低下しておらず、誘電率変化率（Δε）が小さかった。
【０１１９】
このような表７に示した結果と前述した表６に示した結果とを併せて考察すると、次のことがわる。
【０１２０】
試料１によれば、表７に示すように、誘電率変化率（Δε）が小さい。他方、表６に示すように、試料１では、境界面が外層部およびサイドギャップ部の双方において存在し、かつ「２０〜４０μｍ領域の最大Ｄ８０値」に比べて「５０〜７０μｍ領域の最小Ｄ８０値」が大きい値を示している。このことから、試料１のように、大グレイン領域が小グレイン領域の外側に位置し、かつ大グレイン領域とグレイン領域との境界面が、内部電極の存在する部分の外側であって、外層部およびサイドギャップ部に沿って延びるように積層体の外表面の内側に位置していると、セラミック層が薄層化されても、ＤＣバイアス特性を良好に維持できることがわかる。
【０１２１】
そして、上述したような試料１が有する特徴的なグレイン径分布を有利に実現するには、焼成工程において、室温から最高温度までの平均昇温速度を４０℃／秒以上とする温度プロファイルにて熱処理する工程を採用することが有効であることがわかる。
【０１２２】
これに対して、内部電極の存在する部分が境界面によって部分的にしか覆われていない場合、すなわち、試料２のように境界面が外層部のみに存在する場合、または試料３のように境界面がサイドギャップ部のみに存在する場合、さらには、試料４のように境界面がいずれにも存在しない場合には、誘電率変化率が大きくなり、ＤＣバイアス特性が劣ることがわかる。
【符号の説明】
【０１２３】
１  積層セラミックコンデンサ
２，１２  積層体
３  セラミック層
４，５  内部電極
８，９  外部電極
１３  大グレイン領域
１４  小グレイン領域
１５  境界面
１６  素子部分
【図１】
2010146967.tif 000010
【図２】
2010146967.tif 000011
【図３】
2010146967.tif 000012
【図４】
2010146967.tif 000013
【図５】
2010146967.tif 000014
【図６】
2010146967.tif 000015
【図７】
2010146967.tif 000016
【図８】
2010146967.tif 000017
【図９】
2010146967.tif 000018
【図１０】
2010146967.tif 000019
【図１１】
2010146967.tif 000020
【図１２】
2010146967.tif 000021
【国際調査報告】
2010146967.tif 000022
2010146967.tif 000023
2010146967.tif 000024
2010146967.tif 000025