(57)【要約】  オペアンプ１は、入力段を形成するトランジスタＱ１及びＱ２と、トランジスタＱ１及びＱ２に付随する寄生コンデンサＣ１及びＣ２と共にフィルタを形成する入力抵抗Ｒ１及びＲ２と、を有する。なお、抵抗Ｒ１及びＲ２それぞれの抵抗値Ｒは、寄生コンデンサＣ１及びＣ２それぞれの容量値Ｃとフィルタの目標カットオフ周波数ｆｃから、Ｒ＝１／（２π・ｆｃ・Ｃ）に設定しておくとよい。また、オペアンプ１は、電源ラインに付随する寄生コンデンサＣ０と共にフィルタを形成する電源抵抗Ｒ０を有してもよい。
2019039245.tif 000002
【特許請求の範囲】
【請求項１】
入力段を形成するトランジスタと、
前記トランジスタに付随する寄生コンデンサと共にフィルタを形成する入力抵抗と、
を有することを特徴とするオペアンプ。
【請求項２】
前記入力抵抗の抵抗値Ｒは、前記寄生コンデンサの容量値Ｃと前記フィルタの目標カットオフ周波数ｆｃから、Ｒ＝１／（２π・ｆｃ・Ｃ）に設定されていることを特徴とする請求項１に記載のオペアンプ。
【請求項３】
電源ラインに付随する寄生コンデンサと共にフィルタを形成する電源抵抗をさらに有することを特徴とする請求項１または請求項２に記載のオペアンプ。
【請求項４】
請求項１〜請求項３のいずれか一項に記載のオペアンプと、
前記オペアンプの基準電流を設定する基準電流設定部と、
電源端子と前記オペアンプ及び前記基準電流設定部との間に敷設された電源ラインと、
接地端子と前記オペアンプ及び前記基準電流設定部との間に敷設された接地ラインと、
前記オペアンプと前記基準電流設定部との間に敷設された基準電流設定ラインと、
を有することを特徴とする半導体装置。
【請求項５】
前記電源ラインと前記基準電流設定ラインとの間に接続されたコンデンサをさらに有することを請求項４に記載の半導体装置。
【請求項６】
前記コンデンサは、前記電源ラインと前記基準電流設定ラインとの間に付随する寄生コンデンサであることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記電源ラインと前記基準電流設定ラインは、前記半導体装置の平面視において、それぞれの一部同士が互いに重なり合うように積層して敷設されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記基準電流設定ラインは、前記半導体装置の平面視において、前記電源ラインと重なり合う部分が格子状に敷設されていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記半導体装置の平面視において、格子状に敷設された前記基準電流設定ラインに周囲を取り囲まれた領域には、前記オペアンプの基準電流源として機能するトランジスタが形成されていることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記トランジスタは、複数の単位トランジスタを組み合わせたものであり、
前記半導体装置の平面視において、格子状に敷設された前記基準電流設定ラインに周期を取り囲まれた複数の領域には、それぞれ、前記複数の単位トランジスタが形成されていることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記半導体装置の平面視において、格子状に敷設された前記基準電流設定ラインに周囲を取り囲まれた領域に占める前記電源ラインの面積比率は、１／２以上であることを特徴とする請求項８〜請求項１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記基準電流設定ラインは、第１配線層を用いて敷設されており、
前記電源ラインは、第２配線層を用いて敷設されており、
前記コンデンサは、前記電源ラインと前記基準電流設定ラインが重なる領域で、前記第１配線層及び前記第２配線層を電極とし、これらの電極に挟まれた絶縁層を誘電体として形成されることを特徴とする請求項６〜請求項１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記電源ラインとその他の配線及び素子との間に挿入されたシールド部材を有することを特徴とする請求項４〜請求項１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記シールド部材は、前記接地ラインであることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記接地ライン及び前記基準電流設定ラインは、それぞれ、前記電源ラインよりも幅狭であることを特徴とする請求項４〜請求項１４のいずれか一項に記載の半導体装置。
【請求項１６】
前記接地ライン及び前記基準電流設定ラインそれぞれの幅は、前記電源ラインの幅の半分以下であることを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
複数チャンネルの前記オペアンプを集積化して成ることを特徴とする請求項４〜請求項１６のいずれか一項に記載の半導体装置。
【請求項１８】
第１チャンネル用の外部端子は、いずれもパッケージの第１辺に設けられており、第２チャンネル用の外部端子は、いずれも前記パッケージの第２辺に設けられていることを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
請求項４〜請求項１８のいずれか一項に記載の半導体装置を有する電子機器。
【請求項２０】
請求項１９に記載の電子機器を有する車両。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書中に開示されている発明は、オペアンプに関する。
【背景技術】
【０００２】
従来より、様々な分野でオペアンプが用いられている。【０００３】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−９８００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のオペアンプは、そのノイズ特性について改善の余地があった。特に、産業機器や車載機器の分野では、構成部品の電子化や高密度化に伴い、オペアンプについてもノイズ特性の向上を求める声が高まっている。【０００６】
本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、ノイズ特性の優れたオペアンプを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本明細書中に開示されているオペアンプは、入力段を形成するトランジスタと、前記トランジスタに付随する寄生コンデンサと共にフィルタを形成する入力抵抗と、を有する構成（第１の構成）とされている。【０００８】
なお、第１の構成から成るオペアンプにおいて、前記入力抵抗の抵抗値Ｒは、前記寄生コンデンサの容量値Ｃと前記フィルタの目標カットオフ周波数ｆｃから、Ｒ＝１／（２π・ｆｃ・Ｃ）に設定されている構成（第２の構成）にするとよい。【０００９】
また、第１又は第２の構成から成るオペアンプは、電源ラインに付随する寄生コンデンサと共にフィルタを形成する電源抵抗をさらに有する構成（第３の構成）にするとよい。【００１０】
また、本明細書中に開示されている半導体装置は、第１〜第３いずれかの構成から成るオペアンプと、前記オペアンプの基準電流を設定する基準電流設定部と、電源端子と前記オペアンプ及び前記基準電流設定部との間に敷設された電源ラインと、接地端子と前記オペアンプ及び前記基準電流設定部との間に敷設された接地ラインと、前記オペアンプと前記基準電流設定部との間に敷設された基準電流設定ラインとを有する構成（第４の構成）にするとよい。【００１１】
また、第４の構成から成る半導体装置は、前記電源ラインと前記基準電流設定ラインとの間に接続されたコンデンサをさらに有する構成（第５の構成）にするとよい。【００１２】
また、第５の構成から成る半導体装置において、前記コンデンサは、前記電源ラインと前記基準電流設定ラインとの間に付随する寄生コンデンサである構成（第６の構成）にするとよい。【００１３】
また、第６の構成から成る半導体装置において、前記電源ラインと前記基準電流設定ラインは、前記半導体装置の平面視において、それぞれの一部同士が互いに重なり合うように積層して敷設されている構成（第７の構成）にするとよい。【００１４】
また、第７の構成から成る半導体装置において、前記基準電流設定ラインは、前記半導体装置の平面視において、前記電源ラインと重なり合う部分が格子状に敷設されている構成（第８の構成）にするとよい。【００１５】
また、第８の構成から成る半導体装置の平面視において、格子状に敷設された前記基準電流設定ラインに周囲を取り囲まれた領域には、前記オペアンプの基準電流源として機能するトランジスタが形成されている構成（第９の構成）にするとよい。【００１６】
また、第９の構成から成る半導体装置において、前記トランジスタは、複数の単位トランジスタを組み合わせたものであり、前記半導体装置の平面視において、格子状に敷設された前記基準電流設定ラインに周期を取り囲まれた複数の領域には、それぞれ、前記複数の単位トランジスタが形成されている構成（第１０の構成）にするとよい。【００１７】
また、第８〜第１０いずれかの構成から成る半導体装置の平面視において、格子状に敷設された前記基準電流設定ラインに周囲を取り囲まれた領域に占める前記電源ラインの面積比率は、１／２以上である構成（第１１の構成）にするとよい。【００１８】
また、第６〜第１１いずれかの構成から成る半導体装置において、前記基準電流設定ラインは、第１配線層を用いて敷設されており、前記電源ラインは、第２配線層を用いて敷設されており、前記コンデンサは、前記電源ラインと前記基準電流設定ラインが重なる領域で、前記第１配線層及び前記第２配線層を電極とし、これらの電極に挟まれた絶縁層を誘電体として形成される構成（第１２の構成）にするとよい。【００１９】
また、第４〜第１２いずれかの構成から成る半導体装置は、前記電源ラインと他の配線及び素子との間に挿入されたシールド部材を有する構成（第１３の構成）にするとよい。【００２０】
また、第１３の構成から成る半導体装置において、前記シールド部材は、前記接地ラインである構成（第１４の構成）にするとよい。【００２１】
また、第４〜第１４いずれかの構成から成る半導体装置において、前記接地ライン及び前記基準電流設定ラインは、それぞれ、前記電源ラインよりも幅狭である構成（第１５の構成）にするとよい。【００２２】
また、第１５の構成から成る半導体装置において、前記接地ラインと前記基準電流設定ラインそれぞれの幅は、前記電源ラインの幅の半分以下である構成（第１６の構成）にするとよい。【００２３】
また、第４〜第１６いずれかの構成から成る半導体装置は、複数チャンネルの前記オペアンプを集積化して成る構成（第１７の構成）にするとよい。【００２４】
また、第１７の構成から成る半導体装置において、第１チャンネル用の外部端子は、いずれもパッケージの第１辺に設けられており、第２チャンネル用の外部端子は、いずれも前記パッケージの第２辺に設けられている構成（第１８の構成）にするとよい。【００２５】
また、本明細書中に開示されている電子機器は、第４〜第１８いずれかの構成から成る半導体装置を有する構成（第１９の構成）とされている。【００２６】
また、本明細書中に開示されている車両は、第１９の構成から成る電子機器を有する構成（第２０の構成）とされている。
【発明の効果】
【００２７】
本明細書中に開示されている発明によれば、ノイズ特性の優れたオペアンプを提供することが可能となる。
【図面の簡単な説明】
【００２８】
【図１】インピーダンス調整によるノイズ特性改善の基本概念を説明するための図
【図２】抵抗を用いてオペアンプ内部でローパスフィルタが形成される様子を示す図
【図３】半導体装置の第１実施形態を示す図
【図４】オペアンプの一構成例を示す図
【図５】半導体装置の第２実施形態を示す図
【図６】基準電流設定部の一構成例を示す図
【図７】ｐｎｐ型バイポーラトランジスタの縦断面図
【図８】ｎｐｎ型バイポーラトランジスタの縦断面図
【図９】配線レイアウトの一例を示す図
【図１０】ＤＰＩ試験の測定回路を示す図
【図１１】電波放射試験の測定回路を示す図
【図１２】ＤＰＩ試験結果の一例を示す図
【図１３】電波放射試験の一例を示す図
【図１４】半導体装置の第３実施形態を示す端子配置図
【図１５】半導体装置のボンディング図
【図１６】配線レイアウト及びパッド配置の一例を示す平面図
【図１７】コンデンサの一形成例を示す縦断面図
【図１８】車両の外観図
【発明を実施するための形態】
【００２９】
＜基本概念＞
図１は、インピーダンス調整によるオペアンプのノイズ特性改善について、その基本概念を説明するための図である。
【００３０】
本図で示したように、本構成例のオペアンプ１に対して、外部から入力されるノイズ信号としては、主に、電源端子ＶＣＣに入力されるノイズ信号Ｎ０、非反転入力端子ＩＮ＋に入力されるノイズ信号Ｎ１、及び、出力端子ＯＵＴの揺れやノイズ入力ラインからの干渉により反転入力端子ＩＮ−に入力されるノイズ信号Ｎ２などを挙げることができる。
【００３１】
そこで、本構成例のオペアンプ１は、電源端子ＶＣＣに接続された抵抗Ｒ０（＝電源抵抗に相当）と、非反転入力端子ＩＮ＋及び反転入力端子ＩＮ−にそれぞれ接続された抵抗Ｒ１及びＲ２（＝入力抵抗に相当）とを有する。このような構成であれば、電源端子ＶＣＣ、非反転入力端子ＩＮ＋、及び、反転入力端子ＩＮ−それぞれの端子インピーダンスを引き上げることができるので、ノイズ信号Ｎ０〜Ｎ２の入力を抑えることが可能となる。
【００３２】
図２は、抵抗Ｒ０〜Ｒ２を用いてオペアンプ１の内部でローパスフィルタ（いわゆるＥＭＩ［electro-magnetic  interference］フィルタ）が形成される様子を示す図である。
【００３３】
本図で示したように、抵抗Ｒ０は、オペアンプ１の電源ラインに付随する寄生コンデンサＣ０と共にローパスフィルタを形成している。また、抵抗Ｒ１及びＲ２は、それぞれ、オペアンプ１の入力段を形成するｐｎｐ型バイポーラトランジスタＱ１及びＱ２に付随する寄生コンデンサＣ１及びＣ２と共にローパスフィルタを形成している。
【００３４】
このように、本構成例のオペアンプ１では、その各部に付随する寄生コンデンサＣ０〜Ｃ２がローパスフィルタの構成要素として利用されている。このような構成であれば、ローパスフィルタを形成するために別途のコンデンサを追加する必要がないので、オペアンプ１における位相余裕の悪化や回路面積の増大を招かずに済む。
【００３５】
なお、抵抗Ｒ１及びＲ２それぞれの抵抗値Ｒは、寄生コンデンサＣ１及びＣ２それぞれの容量値Ｃと、ローパスフィルタの目標カットオフ周波数ｆｃから、次の（１）式に基づいて設定すればよい。
【００３６】
Ｒ＝１／（２π・ｆｃ・Ｃ）  …  （１）
【００３７】
例えば、Ｃ＝８．５ｐＦであり、ｆｃ＝２０ＭＨｚである場合には、Ｒ≒９００Ωに設定すればよい。
【００３８】
なお、抵抗Ｒ０の抵抗値についても、基本的には、上記（１）式に基づいて設定すればよい。ただし、抵抗Ｒ０は、オペアンプ１の電源ラインに挿入されているので、オペアンプ１の電源電圧がその駆動下限電圧を下回ってしまわないように、抵抗値の設定には十分留意すべきである。なお、抵抗Ｒ０として極小抵抗しか用いることができない場合には、寄生コンデンサＣ０と共に、必要最小限のコンデンサを別途追加してもよい。
【００３９】
＜半導体装置（第１実施形態）＞
図３は、半導体装置の第１実施形態を示す図である。本実施形態の半導体装置１０は、いわゆるオペアンプＩＣと呼ばれるモノリシック半導体集積回路装置であり、オペアンプ１と、基準電流設定部２と、電源ラインＬ１と、接地ラインＬ２と、駆動電流設定ラインＬ３と、出力ラインＬ４と、静電保護ダイオードＤ１及びＤ２と、を集積化して成る。
【００４０】
また、半導体装置１０は、装置外部との電気的な接続を確立するための手段として、複数の外部端子（電源端子ＶＣＣ、非反転入力端子ＩＮ＋、反転入力端子ＩＮ−、接地端子ＶＥＥ、及び、出力端子ＯＵＴ）を備えている。
【００４１】
オペアンプ１は、先にも説明した通り、不図示の寄生コンデンサＣ１及びＣ２（図２を参照）と共にローパスフィルタを形成する抵抗Ｒ１及びＲ２を有している。より具体的に述べると、オペアンプ１の非反転入力ノード（＋）は、抵抗Ｒ１を介して半導体装置１０の非反転入力端子ＩＮ＋に接続されている。また、オペアンプ１の反転入力ノード（−）は、抵抗Ｒ２を介して半導体装置１０の反転入力端子ＩＮ−に接続されている。なお、本図では、半導体装置１０に１チャンネルのオペアンプ１を集積化した例を挙げたが、複数チャンネルのオペアンプ１を集積化しても構わない。
【００４２】
基準電流設定部２は、オペアンプ１の内部に流れる基準電流Ｉｒｅｆを設定する。基準電流設定部２の回路構成については後述する。
【００４３】
電源ラインＬ１は、半導体装置１０の電源端子ＶＣＣとオペアンプ１及び基準電流設定部２それぞれの電源ノードとの間に敷設されている。接地ラインＬ２は、半導体装置１０の接地端子ＶＥＥとオペアンプ１及び基準電流設定部２それぞれの接地ノードとの間に敷設されている。基準電流設定ラインＬ３は、オペアンプ１の基準電流設定ノードと基準電流設定部２の出力ノードとの間に敷設されている。出力ラインＬ４は、オペアンプ１の出力ノードと半導体装置１０の出力端子ＯＵＴとの間に敷設されている。
【００４４】
静電保護ダイオードＤ１のカソードは、半導体装置１０の非反転入力端子ＩＮ＋に接続されている。静電保護ダイオードＤ２のカソードは、半導体装置１０の反転入力端子ＩＮ−に接続されている。静電保護ダイオードＤ１及びＤ２それぞれのアノードは、いずれも半導体装置１０の接地端子ＶＥＥに接続されている。このように、静電保護ダイオードＤ１及びＤ２を有する構成であれば、サージ耐性を高めることが可能となる。
【００４５】
ところで、一般的な半導体装置では、その電源端子と接地端子との間に、電源電圧を安定化するためのバイパスコンデンサ（例えば１００ｐＦ）を挿入することが多い。しかしながら、本願発明者らは、鋭意研究の末、半導体装置１０の電源端子ＶＣＣと接地端子ＶＥＥとの間にバイパスコンデンサを挿入すると、高周波信号に対する電源端子ＶＣＣの入力インピーダンスが低下してしまい、ノイズ信号（＝高周波信号）がオペアンプ１の電源ノードに届きやすくなるので、オペアンプ１のノイズ特性が悪化するという知見を得た。
【００４６】
そこで、本実施形態の半導体装置１０では、本図中の破線で示したように、電源端子ＶＣＣと接地端子ＶＥＥとの間にバイパスコンデンサが接続されておらず、さらには、電源ラインＬ１と接地ラインＬ２との間に付随する寄生コンデンサも極力低減されている（例えば２０ｐＦ以下）。このような構成であれば、高周波信号に対する電源端子ＶＣＣの入力インピーダンスが上がり、ノイズ信号がオペアンプ１の電源ノードに届きにくくなるので、オペアンプ１のノイズ特性を向上することが可能となる。
【００４７】
図４は、オペアンプ１の一構成例を示す図である。本構成例のオペアンプ１は、先出のｐｎｐ型バイポーラトランジスタＱ１及びＱ２に加えて、ｐｎｐ型バイポーラトランジスタＱ３〜Ｑ６と、ｎｐｎ型バイポーラトランジスタＱ７〜Ｑ１３と、抵抗Ｒ３と、コンデンサＣ３と、電流源Ｉ１〜Ｉ７と、を含む。なお、電流源Ｉ１〜Ｉ７は、それぞれ、基準電流設定部２により設定された基準電流Ｉｒｅｆ（またはこれに応じた定電流）を流す。
【００４８】
電流源Ｉ１〜Ｉ３それぞれの第１端は、いずれも、電源端子ＶＣＣに接続されている。電流源Ｉ１の第２端は、トランジスタＱ２のエミッタとトランジスタＱ３のベースに接続されている。電流源Ｉ２の第２端は、トランジスタＱ３及びＱ４それぞれのエミッタに接続されている。電流源Ｉ３の第２端は、トランジスタＱ１のエミッタとトランジスタＱ４のベースに接続されている。
【００４９】
トランジスタＱ１のベースは、不図示の抵抗Ｒ１（図２または図３を参照）を介して、非反転入力端子ＩＮ＋に接続されている。トランジスタＱ２のベースは、不図示の抵抗Ｒ２（図２または図３を参照）を介して、反転入力端子ＩＮ−に接続されている。トランジスタＱ１及びＱ２それぞれのコレクタは、いずれも、接地端子ＶＥＥに接続されている。
【００５０】
トランジスタＱ３のコレクタは、トランジスタＱ７のコレクタに接続されている。トランジスタＱ４のコレクタは、トランジスタＱ８のコレクタに接続されている。トランジスタＱ７及びＱ８それぞれのベースは、いずれもトランジスタＱ７のコレクタに接続されている。トランジスタＱ７及びＱ８それぞれのエミッタは、いずれも、接地端子ＶＥＥに接続されている。
【００５１】
このように接続された電流源Ｉ１〜Ｉ３、トランジスタＱ１〜Ｑ４、並びに、トランジスタＱ７及びＱ８は、オペアンプ１の入力段ないしは増幅段を形成する。
【００５２】
電流源Ｉ４及びＩ５それぞれの第１端は、いずれも電源端子ＶＣＣに接続されている。電流源Ｉ４の第２端は、トランジスタＱ５のエミッタとトランジスタＱ９のベースに接続されている。電流源Ｉ５の第２端は、トランジスタＱ９のコレクタに接続されている。
【００５３】
トランジスタＱ５のベースは、トランジスタＱ８のコレクタとコンデンサＣ３の第１端に接続されている。コンデンサＣ３の第２端は、トランジスタＱ１０のコレクタに接続されている。トランジスタＱ９のエミッタは、トランジスタＱ１０のベースに接続されている。トランジスタＱ５のコレクタとトランジスタＱ１０のエミッタは、いずれも、接地端子ＶＥＥに接続されている。
【００５４】
電流源Ｉ６の第１端とトランジスタＱ１２及びＱ１３それぞれのコレクタは、いずれも電源端子ＶＣＣに接続されている。電流源Ｉ６の第２端は、トランジスタＱ１０及びＱ１１それぞれのコレクタと、トランジスタＱ１２のベースに接続されている。トランジスタＱ１２のエミッタは、トランジスタＱ１３のベースに接続されている。トランジスタＱ１３のエミッタは、トランジスタＱ１１のベースと抵抗Ｒ３の第１端に接続されている。
【００５５】
トランジスタＱ６及びＱ１１それぞれのエミッタ、抵抗Ｒ３の第２端、及び、電流源Ｉ７の第１端は、いずれも、出力端子ＯＵＴに接続されている。トランジスタＱ６のベースは、トランジスタＱ１０のコレクタに接続されている。電流源Ｉ７の第２端とトランジスタＱ６のコレクタは、いずれも、接地端子ＶＥＥに接続されている。
【００５６】
このように接続された電流源Ｉ４〜Ｉ７、トランジスタＱ５及びＱ６、トランジスタＱ９〜Ｑ１３、コンデンサＣ３、並びに、抵抗Ｒ３は、オペアンプ１の出力段を形成する。
【００５７】
ただし、本図の回路構成は、あくまで一例であり、オペアンプ１として所望の動作を実現し得る限り、いかなる回路構成を採用しても構わない。
【００５８】
＜半導体装置（第２実施形態）＞
図５は、半導体装置１０の第２実施形態を示す図である。本実施形態の半導体装置１０は、先の第１実施形態（図３）をベースとしつつ、電源ラインＬ１と基準電流設定ラインＬ３との間に接続されたコンデンサＣ４をさらに有する。
【００５９】
このような構成とすることにより、電源端子ＶＣＣへのノイズ入力時に、電源ラインＬ１と基準電流ラインＬ３を同じ挙動で揺らすことができるので、トランジスタＱ１４のベース・エミッタ間電圧が一定値に維持される。その結果、オペアンプ１の内部に流れる基準電流Ｉｒｅｆ（不図示）がノイズの影響を受け難くなるので、オペアンプ１のノイズ特性を向上することが可能となる。
【００６０】
図６は、基準電流設定部２の一構成例を示す図である。本図で示すように、本構成例の基準電流設定部２は、ｐｎｐ型バイポーラトランジスタＱ１４と、ｎｐｎ型バイポーラトランジスタＱ１６を含む。また、オペアンプ１は、ｐｎｐ型バイポーラトランジスタＱ１５を含む。
【００６１】
トランジスタＱ１４及びＱ１５それぞれのエミッタは、いずれも電源端子ＶＣＣに接続されている。トランジスタＱ１４及びＱ１５それぞれのベースは、いずれもトランジスタＱ１４のコレクタに接続されている。このように、トランジスタＱ１４及びＱ１５は、トランジスタＱ１４のコレクタ電流を所定のミラー比（例えば１０倍）でコピーすることにより、トランジスタＱ１５のコレクタ電流を生成するカレントミラーとして機能する。
【００６２】
なお、トランジスタＱ１５のコレクタ電流は、オペアンプ１の基準電流Ｉｒｅｆとして先出の電流源Ｉ１〜Ｉ７（図４を参照）に流される。すなわち、本図で単一の素子であるかのように描写されているトランジスタＱ１５は、実際には、複数の単位トランジスタを組み合わせたものであり、それぞれの単位トランジスタを用いて形成されるカレントミラーが電流源Ｉ１〜Ｉ７として機能する。
【００６３】
トランジスタＱ１４のコレクタは、トランジスタＱ１６のコレクタに接続されている。トランジスタＱ１６のエミッタは、接地端子ＶＥＥに接続されている。トランジスタＱ１６のベースには、所定のバイアス電圧Ｖｂが印加されている。
【００６４】
また、先にも述べたように、電源ラインＬ１と基準電流設定ラインＬ３との間には、コンデンサＣ４が接続されている。従って、電源端子ＶＣＣにノイズが入力されても、電源ラインＬ１と基準電流ラインＬ３を同じように揺らすことができるので、トランジスタＱ１４のベース・エミッタ間電圧を一定値に維持することが可能となる。
【００６５】
ところで、トランジスタＱ１４には、図７で示したように、そのエミッタ（＝高濃度ｐ型半導体領域Ｐ＋）とベース（＝高濃度ｎ型半導体領域Ｎ＋であるｎ型埋設層Ｂ／Ｌ、及び、低濃度ｎ型半導体領域Ｎ−であるエピタキシャル成長層ＥＰＩ）との間に寄生コンデンサＣｘが付随している。なお、トランジスタＱ１５についてもこれと同様である。
【００６６】
また、トランジスタＱ１６には、図８で示したように、そのコレクタ（＝高濃度Ｎ型半導体領域Ｎ＋であるｎ型埋設層Ｂ／Ｌ、及び、低濃度ｎ型半導体領域Ｎ−であるエピタキシャル成長層ＥＰＩ）とｐ型半導体基板（＝Ｐ−ｓｕｂ）との間に寄生コンデンサＣｙが付随している。
【００６７】
さらに、基準電流設定ラインＬ３と接地ラインＬ２との間には、寄生コンデンサＣｚが付随している。
【００６８】
上記した寄生コンデンサＣｘ〜Ｃｚの存在を鑑みると、コンデンサＣ４の容量値は、次の（２）式に基づいて設定することが望ましい。
【００６９】
Ｃ４＝（Ｃｙ＋Ｃｚ）−Ｃｘ  …  （２）
【００７０】
例えば、Ｃｘ＝５５０ｆＦ、Ｃｙ＝７００ｆＦ、Ｃｚ＝５０ｆＦである場合には、Ｃ４＝２００ｆＦに設定すればよい。
【００７１】
このような容量調整を行うことにより、電源ラインＬ１と基準電流設定ラインＬ２との配線間容量値と、基準電流設定ラインＬ２と接地ラインＬ３との配線間容量値を一致させることができるので、電源端子ＶＣＣへのノイズ入力時に電源ラインＬ１と基準電流ラインＬ３を同じように揺らすという先述の効果を最大限に享受することが可能となる。
【００７２】
＜配線レイアウト＞
図９は、第２実施形態の半導体装置１０における配線レイアウトの一例を模式的に示す平面図である。なお、本図では、第２配線層に敷設された電源ラインＬ１（幅ｗ１）と接地ラインＬ２（幅ｗ２）が実線で描写されており、第１配線層（＝第２配線層の直下）に敷設された基準電流設定ラインＬ３（幅ｗ３）が破線で透過的に描写されている。また、それぞれの幅ｗ１〜ｗ３について述べると、基準電流設定ラインＬ３の幅ｗ３は、電源ラインＬ１の幅ｗ１の半分以下に設計することが好ましく、例えば、ｗ１＝２０μｍ、ｗ２＝５μｍ、ｗ３＝５μｍとすればよい。
【００７３】
本図の配線レイアウトにおいて、電源ラインＬ１と基準電流設定ラインＬ３は、半導体装置１０の平面視において、それぞれの一部同士が互いに重なり合うように積層して敷設されている。より具体的に述べると、基準電流設定ラインＬ３は、オペアンプ１と基準電流設定部２との最短経路（本図では電源ラインＬ１と直交する経路）に敷設するのではなく、電源ラインＬ１と部分的に並走するように迂回された経路に敷設されている。更に、基準電流設定ラインＬ３の中心と電源ラインＬ１の中心が重なるように敷設することで、ノイズの発生をさらに低減することができる。
【００７４】
このような配線レイアウトを採用することにより、先述のコンデンサＣ４として、電源ラインＬ１と基準電流設定ラインＬ３との間に付随する寄生コンデンサを利用することが可能となる。
【００７５】
なお、コンデンサＣ４の容量値は、真空中の誘電率ε０（＝８．８５×１０−１２）、電源ラインＬ１と基準電流設定ラインＬ３との間を隔てる層間絶縁膜（例えばＳｉＮ膜）の比誘電率εｒ及び膜厚ｄ、並びに、電源ラインＬ１と基準電流設定ラインＬ３が互いに重なり合う面積Ｓから、次の（３）式に基づいて算出される。
【００７６】
Ｃ４＝ε０×εｒ×Ｓ／ｄ  …  （３）
【００７７】
従って、例えば、εｒ＝６．０、ｄ＝１００００Åである半導体装置１０において、Ｃ４≒２００ｆＦに調整したい場合には、Ｓ＝３８００μｍ２となるように、電源ラインＬ１及び基準電流設定ラインＬ３を敷設すればよい。
【００７８】
また、電源ラインＬ１は、これと接続されない配線３や素子４から極力離して敷設することが望ましい。また、オペアンプ１の電源ノードは、その他のノード（＝入力ノードや出力ノード）からできるだけ離れた位置に配置するとよい。
【００７９】
さらに、電源ラインＬ１と配線３及び素子４との間には、相互間の電磁干渉を妨げるシールド部材（本図では接地ラインＬ２）を敷設することが望ましい。その際、電源ラインＬ１と接地ラインＬ２との配線間距離ｄｘについては、十分大きな値（例えば１０μｍ）に設計しておくことが望ましい。言い方を変えれば、配線間距離ｄｘは、接地ラインＬ２の幅ｗ２よりも大きい方が好ましい。さらに、接地ラインＬ２は、配線３と電源ラインＬ１の中央に配置した方がよいが、接地ラインＬ２を配線３の方に寄せても構わない。
【００８０】
このような配線レイアウトを採用することにより、電源ラインＬ１に付随する寄生コンデンサとしては、Ｌ１−Ｌ３間の寄生コンデンサ（＝コンデンサＣ４）及びＬ１−Ｌ２間の寄生コンデンサが主となる。従って、電源ラインＬ１から配線３及び素子４への電磁干渉が減少し、オペアンプ１のノイズ特性を向上することが可能となる。
【００８１】
＜ノイズ特性評価＞
図１０及び図１１は、それぞれ、半導体装置１０をＤＵＴ［device  under  test］とするＤＰＩ［direct  power  injection］試験及び電波放射試験の測定回路を示す図である。
【００８２】
図１０で示したように、ＤＰＩ試験の測定回路１００は、ＤＵＴとなる半導体装置１０のほかに、信号発生器１０１と、増幅器１０２と、減衰器１０３と、バイアスティー１０４と、バッテリ１０５（例えばＶｃｃ＝１２Ｖ）と、直流電源１０６（例えばＶｉｎ＝６Ｖ）と、オシロスコープ１０７と、を有する。
【００８３】
半導体装置１０の電源端子ＶＣＣは、ＳＭＡ［sub  miniature  type  A］コネクタ付きの同軸ケーブル（インピーダンス：５０Ω）を介してバイアスティー１０４の出力ノードに接続されている。半導体装置１０の非反転入力端子ＩＮ＋は、ＳＭＡコネクタ付きの同軸ケーブル（インピーダンス：５０Ω）を介して直流電源１０６の出力ノードに接続されている。半導体装置１０の反転入力端子ＩＮ−と出力端子ＯＵＴは、短絡されている。
【００８４】
測定回路１００を用いたＤＰＩ試験では、所定の強度（例えば１７ｄＢＭ）を持つノイズ信号が半導体装置１０の電源端子ＶＣＣに直接注入される。その際、ノイズ信号の周波数を所定の範囲（例えば１ＭＨｚ〜１ＧＨｚ）で掃引しつつ、半導体装置１０の出力端子ＯＵＴに現れる出力電圧を逐次読み取ることにより、周波数ｖｓ出力電圧のプロットを得ることができる。
【００８５】
また、図１１で示したように、電波放射試験の測定回路２００は、ＤＵＴとなる半導体装置１０のほかに、信号発生器２０１と、増幅器２０２と、アンテナ２０３と、疑似電源２０４（例えばＶｃｃ＝１２Ｖ）と、ワイヤーハーネス２０５と、オシロスコープ２０６と、を有する。このうち、アンテナ２０３、疑似電源２０４、ワイヤーハーネス２５０、及び、ＤＵＴとなる半導体装置１０は、いずれも、電波暗室２０７に配置される。
【００８６】
測定回路２００を用いた電波放射試験では、所定の電界強度（例えば２００Ｖ／ｍ）を持つノイズ信号がアンテナ２０３からワイヤーハーネス２０５のノイズ注入点に向けて放射される。なお、ワイヤーハーネス２０５の全長は１５０ｃｍであり、ノイズ注入点から半導体装置１０までの距離は７５ｃｍである。また、アンテナ２０３からノイズ注入点までの距離は１００ｃｍである。これらの寸法は、ＩＳＯ１１４５２−２に準拠する。
【００８７】
上記の測定回路２００において、ワイヤーハーネス２０５を半導体装置１０の電源端子ＶＣＣに接続しておけば、ノイズ信号が半導体装置１０の電源端子ＶＣＣに間接注入される。その際、ノイズ信号の周波数を所定の範囲（例えば２００ＭＨｚ〜１ＧＨｚ）で掃引しつつ、半導体装置１０の出力端子ＯＵＴに現れる出力電圧を逐次読み取ることにより、周波数ｖｓ出力電圧のプロットを得ることができる。
【００８８】
図１２及び図１３は、それぞれ、ＤＰＩ試験結果及び電波放射試験結果の一例を示す図である。各図の横軸（対数軸）は、ノイズ信号の周波数を示しており、各図の縦軸は、半導体装置１０の出力電圧を示している。
【００８９】
また、各図の実線は、第２実施形態（図５）の半導体装置１０をＤＵＴとしたときの試験結果である。一方、各図の破線は、従来のオペアンプ（＝抵抗Ｒ１及びＲ２なし、コンデンサＣ４なし、バイパスコンデンサあり）をＤＵＴとしたときの試験結果である。
【００９０】
なお、図１２の試験条件は、ノイズ印加レベル：１７ｄＢｍ、周波数：１００ＭＨｚ〜１ＧＨｚとする。また、図１３の試験条件は、測定回路：ボルテージフォロワ、Ｖｃｃ：１２Ｖ、Ｖｉｎ：６Ｖ、温度：室温、試験方法：置換法（進行波電力）、電界強度：２００Ｖ／ｍ、試験波：ＣＷ（連続波）、及び、周波数：２００ＭＨｚ〜１ＧＨｚ（２％ステップ）とする。
【００９１】
各図から分かるように、第２実施形態（図５）の半導体装置１０であれば、いずれの試験でも、周波数の掃引範囲全域に亘り、±５％を超えるようなピークは一切現れない。このように、第２実施形態（図５）の半導体装置１０は、そのノイズ特性が非常に優れており、ノイズが入力されても出力変動が極めて小さい。従って、半導体装置１０を搭載するセットでのノイズ対策が簡単になるので、非常に使い勝手が良くなる。
【００９２】
＜半導体装置（第３実施形態）＞
図１４は、半導体装置の第３実施形態を示す端子配置図である。本実施形態の半導体装置１０は、２チャンネルのオペアンプ１ａ及び１ｂ（＝それぞれ、先出のオペアンプ１に相当）を集積化して成る。なお、図示の便宜上、オペアンプ１ａ及び１ｂ以外の構成要素については、その描写が省略されている。
【００９３】
また、半導体装置１０のパッケージとしては、対向する２辺から４本ずつ、合計８本の外部端子（１ピン〜８ピン）が導出されたＳＯＰ［Small  Outline  Package］、ＳＳＯＰ［Shrink  SOP］、又は、ＭＳＯＰ［Micro  SOP］を採用するとよい。なお、本図では、パッケージの第１辺に１ピン〜４ピンが設けられており、パッケージの第２辺に５ピン〜８ピンが設けられている。
【００９４】
１ピンは、第１チャンネルの出力端子ＯＵＴ１であり、オペアンプ１ａの出力端に接続されている。２ピンは、第１チャンネルの反転入力端子ＩＮ１−であり、オペアンプ１ａの反転入力端（−）に接続されている。３ピンは、第１チャンネルの非反転入力端子ＩＮ１＋であり、オペアンプ１ａの非反転入力端（＋）に接続されている。４ピンは、接地端子ＶＥＥである。
【００９５】
５ピンは、第２チャンネルの非反転入力端子ＩＮ２＋であり、オペアンプ１ｂの非反転入力端（＋）に接続されている。６ピンは、第２チャンネルの反転入力端子ＩＮ２−であり、オペアンプ１ｂの反転入力端（−）に接続されている。７ピンは、第２チャンネルの出力端子ＯＵＴ２であり、オペアンプ１ｂの出力端に接続されている。８ピンは、電源端子ＶＣＣである。
【００９６】
このように、第１チャンネル用の外部端子（１ピン〜３ピン）は、いずれもパッケージの第１辺に設けられおり、第２チャンネル用の外部端子（５ピン〜７ピン）は、いずれもパッケージの第２辺に設けられている。
【００９７】
なお、本図では、２チャンネルのオペアンプ１ａ及び１ｂを集積化した例を挙げたが、例えば、４チャンネルのオペアンプを集積化することも可能である。その場合には、例えば、１４ピンのＳＯＰまたはＳＳＯＰ若しくはＭＳＯＰを好適に用いることができる。
【００９８】
図１５は、半導体装置１０のパッケージ内部におけるボンディング図である。半導体チップ１０において、オペアンプ１ａ及び１ｂなどを集積化した半導体チップ３００は、アイランド３１０上に実装された状態で、モールド樹脂３２０により封止されている。以下では、紙面の上下左右方向を半導体装置１０（ないし半導体チップ３００）の平面視における上下左右方向と定義する。
【００９９】
半導体チップ１０は、８つのパッドＰ１〜Ｐ８を有する。パッドＰ１は、オペアンプ１ａの出力端に相当するパッドであり、ワイヤＷ１を介して１ピン（ＯＵＴ１）の先端側に接続されている。パッドＰ２は、オペアンプ１ａの反転入力端（−）に相当するパッドであり、ワイヤＷ２を介して２ピン（ＩＮ１−）に接続されている。パッドＰ３は、オペアンプ１ａの非反転入力端（＋）に相当するパッドであり、ワイヤＷ３を介して３ピン（ＩＮ１＋）に接続されている。パッドＰ４は、接地パッドであり、ワイヤＷ４を介して４ピン（ＶＥＥ）の先端側に接続されている。
【０１００】
パッドＰ５は、オペアンプ１ｂの非反転入力端（＋）に相当するパッドであり、ワイヤＷ５を介して５ピン（ＩＮ２＋）に接続されている。パッドＰ６は、オペアンプ１ｂの反転入力端（−）に相当するパッドであり、ワイヤＷ６を介して６ピン（ＩＮ２−）に接続されている。パッドＰ７は、オペアンプ１ｂの出力端に相当するパッドであり、ワイヤＷ７を介して７ピン（ＯＵＴ７）の先端側に接続されている。パッドＰ８は、電源パッドであり、ワイヤＷ８を介して８ピン（ＶＣＣ）の先端側に接続されている。
【０１０１】
なお、パッドＰ１〜Ｐ８は、１ピン〜８ピンとそれぞれ対応する順序で、半導体チップ３００の外縁に沿って並べられている。従って、各パッドと各ピンとの間を結ぶワイヤＷ１〜Ｗ８を最短距離で敷設することができる。
【０１０２】
また、パッケージ内部のフレーム面積に着目すると、１ピン（ＯＵＴ１）、４ピン（ＶＥＥ）、５ピン（ＩＮ２＋）、及び、８ピン（ＶＣＣ）は、いずれも２ピン（ＩＮ−）、３ピン（ＩＮ１＋）、６ピン（ＩＮ２−）、及び、７ピン（ＯＵＴ２）よりも大きい。
【０１０３】
すなわち、紙面上下方向に着目すると、１ピン（ＯＵＴ１）及び４ピン（ＶＥＥ）は、２ピン（ＩＮ１−）及び３ピン（ＩＮ１＋）よりも突出する部分を有する。同様に、５ピン（ＩＮ２＋）及び８ピン（ＶＣＣ）は、６ピン（ＩＮ２−）及び７ピン（ＯＵＴ２）よりも突出する部分を有する。
【０１０４】
また、紙面左右方向に着目すると、１ピン（ＯＵＴ１）及び４ピン（ＶＥＥ）は、その一部がアイランド３１０と重なる。これと同じく、５ピン（ＩＮ２＋）及び８ピン（ＶＣＣ）は、その一部がアイランド３１０と重なる。
【０１０５】
さらに、１ピン（ＯＵＴ）と８ピン（ＶＣＣ）との間、並びに、４ピン（ＶＥＥ）と５ピン（ＩＮ２＋）との間には、それぞれ、アイランド３１０を支える支持フレーム３３０及び３４０が形成されている。
【０１０６】
図１６は、半導体チップ３００上における配線レイアウト及びパッド配置の一例（オペアンプ１ａの周辺）を示す平面図である。。なお、本図では、第２配線層に敷設された電源ラインＬ１（幅ｗ１）と接地ラインＬ２（幅ｗ２）が実線（ハッチング領域）で描写されており、第１配線層（＝第２配線層の直下）に敷設された基準電流設定ラインＬ３（幅ｗ３）が破線で透過的に描写されている。また、それぞれの幅ｗ１〜ｗ３について述べると、接地ラインＬ２の幅ｗ２、及び、基準電流設定ラインＬ３の幅ｗ３は、それぞれ、電源ラインＬ１の幅ｗ１よりも狭い幅（例えば、幅ｗ１の半分以下）に設計することが好ましく、例えば、ｗ１＝２０μｍ、ｗ２＝５μｍ、ｗ３＝５μｍとすればよい。
【０１０７】
以下では、紙面の上下左右方向を半導体チップ３００の平面視における上下左右方向と定義し、先出の図４、図６、及び、図１５も適宜参照しながら、配線レイアウト及びパッド配置の説明を行う。
【０１０８】
オペアンプ１ａに関連するパッドとして、本図には、パッドＰ１〜Ｐ４及びＰ８が描写されている。なお、半導体チップ３００の平面視において、パッドＰ１〜Ｐ４及びＰ８がそれぞれ設けられている位置は、先出の図１５で示した位置と対応している。
【０１０９】
具体的に述べると、パッドＰ１〜Ｐ３は、半導体チップ３００の平面視において、それぞれ、紙面の左側から右側に向かって、パッドＰ１、パッドＰ２、及び、パッドＰ３の順に並べられている。
【０１１０】
さらに具体的に述べると、パッドＰ１は、半導体チップ３００の右上隅近傍に設けられている。パッドＰ２は、半導体チップ３００の上辺近傍の左右方向中央からやや左寄りに設けられている。パッドＰ３は、半導体チップ３００の左上隅近傍に設けられている。
【０１１１】
パッドＰ１〜Ｐ３のうち、パッドＰ１が半導体チップ３００の上辺から最も遠く、パッドＰ３が半導体チップ３００の上辺に最も近い。すなわち、パッドＰ１と半導体チップ３００の上辺との距離をｄ１ｘとし、パッドＰ２と半導体チップ３００の上辺との距離をｄ２とし、パッドＰ３と半導体チップ３００の上辺との距離をｄ３ｘとすると、ｄ１ｘ＞ｄ２＞ｄ３ｘが成り立つ。
【０１１２】
また、パッドＰ１と半導体チップ３００の右辺との距離ｄ１ｙは、パッドＰ３と半導体チップ３００の左辺との距離ｄ３ｙよりも長い（ｄ１ｙ＞ｄ３ｙ）。
【０１１３】
また、パッドＰ１とパッドＰ２との距離ｄ１２は、パッドＰ２とパッドＰ３との距離ｄ２３よりも長い（ｄ１２＞ｄ２３）。
【０１１４】
パッドＰ４は、半導体チップ３００の平面視において、半導体チップ３００の左辺近傍のほぼ上下方向中央に設けられている。パッドＰ４と半導体チップ３００の左辺との距離ｄ４は、なお、パッドＰ３と半導体チップ３００の左辺との距離ｄ３ｙとほぼ同じである（ｄ４≒ｄ３ｙ）。
【０１１５】
パッドＰ８は、半導体チップ３００の平面視において、半導体チップ３００の右辺近傍のほぼ上下方向中央に設けられている。パッドＰ８と半導体チップ３００の右辺との距離ｄ８は、なお、パッドＰ１と半導体チップ３００の右辺との距離ｄ１ｙよりも短い（ｄ８＜ｄ１ｙ）。
【０１１６】
なお、パッドＰ１〜Ｐ３は、いずれもオペアンプ１ａの形成領域内に配置されている。一方、パッドＰ４は、基準電流生成部２の形成領域内に配置されている。
【０１１７】
電源ラインＬ１は、パッドＰ８（ＶＣＣ）から、トランジスタＱ１４及びＱ１５それぞれのエミッタやオペアンプ１ａの各部（例えばパワートランジスタＰＯＷ）に向けて敷設されている。具体的に述べると、電源ラインＬ１は、まずパッドＰ８から半導体チップ３００の上辺に向けて伸び、さらに半導体チップ３００の上辺に向かう第１経路Ｌ１ａと、左辺に向かう第２経路Ｌ１ｂに分岐する。なお、第１経路Ｌ１ａと第２経路Ｌ１ｂとの分岐点には、その左上隅にテーパ部Ｌ１ｘが形成されている。また、パッドＰ８（ＶＣＣ）の近傍には、静電保護素子ＥＳＤが形成されている。
【０１１８】
第１経路Ｌ１ａは、第２経路Ｌ１ｂと分岐した後、半導体チップ３００の右辺に向けて屈曲する。一方、第２経路Ｌ１ｂは、パワートランジスタＰＯＷを経た後、トランジスタＱ１４のエミッタに向けて半導体チップ３００の下辺方向に進路を変える第３経路Ｌ１ｃと、トランジスタＱ１５のエミッタに向けてそのまま半導体チップ３００の左辺向きに延伸する第４経路Ｌ１ｄに分岐する。なお、第４経路Ｌ１ｄは、トランジスタＱ１５の形成領域内で櫛歯状に形成されている。このように形成された第４経路Ｌ１ｄの櫛歯部分（＝上下方向に突出する部分）、及び、主軸部分（＝左右方向に伸びる部分）は、それぞれ、トランジスタＱ１５を形成する複数の単位トランジスタのエミッタに接続される。このように、トランジスタＱ１５は、複数の単位トランジスタを組み合わせたものであり、それぞれの単位トランジスタを用いて形成されるカレントミラーが電流源Ｉ１〜Ｉ７（先出の図４を参照）として機能する。
【０１１９】
接地ラインＬ２は、パッドＰ４（ＶＥＥ）から、半導体チップ３００の各部に向けて敷設されている。具体的に述べると、まずパッドＰ４から半導体チップ３００の上辺に向けて伸びた後、パッドＰ３に至る前に半導体チップ３００の右辺方向に進路を変え、電源ラインＬ１とパッドＰ１〜Ｐ３との間に挟まれた領域を通過し、幾度かの屈曲を経て半導体チップ３００の右辺近傍に至る。
【０１２０】
基準電流設定ラインＬ３は、半導体チップ３００の上下方向に並べて配設されたトランジスタＱ１４及びＱ１５それぞれのベース間に敷設されている。より具体的に述べると、基準電流設定ラインＬ３は、トランジスタ１４及びＱ１５それぞれのベース間を結ぶ最短経路だけではなく、電源ラインＬ１（第４経路Ｌ１ｄ）と部分的に並走するように迂回された経路に敷設されている。また、基準電流設定ラインＬ３の中心と電源ラインＬ１（第４経路Ｌ１ｄ）の中心が重なるように敷設されている。
【０１２１】
このように、電源ラインＬ１と基準電流設定ラインＬ３は、半導体チップ３００の平面視において、それぞれの一部同士が互いに重なり合うように積層して敷設されている（例えば領域αを参照）。従って、先述のコンデンサＣ４として、電源ラインＬ１と基準電流設定ラインＬ３との間に付随する寄生コンデンサを利用することが可能となる。
【０１２２】
特に、基準電流設定ラインＬ３は、電源ラインＬ１と重なり合う部分が格子状に敷設されている。このような配線レイアウトによれば、電源ラインＬ１と基準電流設定ラインＬ３との重なり合う面積を増大することが可能となる。
【０１２３】
なお、基準電流設定ラインＬ３の格子状部分において、基準電流設定ラインＬ３に周囲を取り囲まれた複数の領域βには、それぞれ、トランジスタＱ１５を形成する複数の単位トランジスタを配置するとよい。
【０１２４】
また、複数の領域βそれぞれに占める電源ラインＬ１の面積比率は、１／２以上であることが望ましい。
【０１２５】
また、電源ラインＬ１とパッドＰ１〜Ｐ３（及びこれらに接続されるオペアンプ１ａの構成素子）との間には、相互間の電磁干渉を妨げるシールド部材（本図では接地ラインＬ２）を敷設することが望ましい。
【０１２６】
なお、本図では、オペアンプ１ａに着目して図示を行ったが、オペアンプ１ｂについても、これと同様の配線レイアウト及びパッド配置を採用すればよい。具体的には、先の図１５で描写されたパッドＰ１〜Ｐ３とパッドＰ５〜Ｐ７とを比較参照すれば明らかなように、上記した配線レイアウト及びパッド配置を紙面上下方向に反転させればよい。
【０１２７】
図１７は、領域αにおけるコンデンサＣ４の一形成例を示す縦断面図である。本図で示すように、半導体チップ３００の領域αでは、下層から順に、ｐ型半導体基板（Ｐ−ｓｕｂ）、ｎ型埋設層（Ｂ／Ｌ）、ｎ型エピタキシャル成長層（ＥＰＩ）、ｐ型ウェル（Ｐ／Ｗ）、高濃度ｐ型半導体領域（Ｐ＋）、第１メタル層（１ｓｔＭＥＴＡＬ）、絶縁層（ＩＳＯ）、及び、トップメタル層（ＴＯＰ  ＭＥＴＡＬ）が積層形成されている。
【０１２８】
ここで、電源ラインＬ１は、トップメタル層（ＴＯＰ  ＭＥＴＡＬ）を用いて敷設されており、基準電流設定ラインＬ３は、第１メタル層（１ｓｔ  ＭＥＴＡＬ）を用いて敷設されている。従って、電源ラインＬ１と基準電流設定ラインＬ３が縦方向に重なる領域αでは、トップメタル層（ＴＯＰ  ＭＥＴＡＬ）及び第１メタル層（１ｓｔ  ＭＥＴＡＬ）を電極とし、これらのメタル層に挟まれた絶縁層（ＩＳＯ）を誘電体とするコンデンサＣ４が形成される。
【０１２９】
＜車両への適用＞
図１８は、車両Ｘの一構成例を示す外観図である。本構成例の車両Ｘは、バッテリから電源電圧の供給を受けて動作する種々の電子機器Ｘ１１〜Ｘ１８を搭載している。なお、本図における電子機器Ｘ１１〜Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。
【０１３０】
電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。
【０１３１】
電子機器Ｘ１２は、ＨＩＤ［high  intensity  discharged  lamp］やＤＲＬ［daytime  running  lamp］などの点消灯制御を行うランプコントロールユニットである。
【０１３２】
電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。
【０１３３】
電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock  brake  system］制御、ＥＰＳ［electric  power  steering］制御、電子サスペンション制御など）を行う制動ユニットである。
【０１３４】
電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。
【０１３５】
電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。
【０１３６】
電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic  toll  collection  system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。
【０１３７】
電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。
【０１３８】
なお、先に説明したオペアンプＩＣ１０は、電子機器Ｘ１１〜Ｘ１８のいずれにも組み込むことが可能である。
【０１３９】
＜その他の変形例＞
なお、上記の実施形態では、車載機器に用いられるオペアンプを例に挙げたが、その適用対象は何らこれに限定されるものではなく、家電機器や産業機器など、アプリケーションを問わず、広く一般に適用することが可能である。
【０１４０】
また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、バイポーラトランジスタとＭＯＳ電界効果トランジスタとの相互置換や、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【０１４１】
本明細書中に開示されているオペアンプは、例えば、車載機器、家電機器、ないしは、産業機器に利用することが可能である。
【符号の説明】
【０１４２】
１、１ａ、１ｂ    オペアンプ
２    基準電流設定部
３    配線
４    素子
１０    半導体装置（オペアンプＩＣ）
１００    測定回路（ＤＰＩ試験）
１０１    信号発生器
１０２    増幅器
１０３    減衰器
１０４    バイアスティー
１０５    バッテリ
１０６    直流電源
１０７    オシロスコープ
２００    測定回路（電波放射試験）
２０１    信号発生器
２０２    増幅器
２０３    アンテナ
２０４    疑似電源
２０５    ワイヤーハーネス
２０６    オシロスコープ
２０７    電波暗室
３００    半導体チップ
３１０    アイランド
３２０    モールド樹脂
３３０、３４０    支持フレーム
Ｃ０、Ｃ１、Ｃ２、Ｃｘ、Ｃｙ、Ｃｚ    寄生コンデンサ
Ｃ３    コンデンサ
Ｃ４    コンデンサ（寄生コンデンサ）
Ｄ１、Ｄ２    静電保護ダイオード
ＥＳＤ    静電保護素子
Ｉ１〜Ｉ７    電流源
Ｌ１    電源ライン
Ｌ１ａ    第１経路
Ｌ１ｂ    第２経路
Ｌ１ｃ    第３経路
Ｌ１ｄ    第４経路
Ｌ１ｘ    テーパ部
Ｌ２    接地ライン
Ｌ３    基準電流設定ライン
Ｌ４    出力ライン
Ｐ１〜Ｐ８    パッド
ＰＯＷ    パワートランジスタ
Ｑ１〜Ｑ６、Ｑ１４、Ｑ１５    ｐｎｐ型バイポーラトランジスタ
Ｑ７〜Ｑ１３、Ｑ１６    ｎｐｎ型バイポーラトランジスタ
Ｒ０    抵抗（電源抵抗）
Ｒ１、Ｒ２    抵抗（入力抵抗）
Ｒ３    抵抗
Ｗ１〜Ｗ８    ワイヤ
Ｘ    車両
Ｘ１１〜Ｘ１８    電子機器
α、β    領域
【図１】
2019039245.tif 000003
【図２】
2019039245.tif 000004
【図３】
2019039245.tif 000005
【図４】
2019039245.tif 000006
【図５】
2019039245.tif 000007
【図６】
2019039245.tif 000008
【図７】
2019039245.tif 000009
【図８】
2019039245.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
2019039245.tif 000014
【図１３】
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【図１４】
2019039245.tif 000016
【図１５】
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【図１６】
2019039245.tif 000018
【図１７】
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【図１８】
2019039245.tif 000020
【手続補正書】
【提出日】令和2年1月15日(2020.1.15)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
【図１】インピーダンス調整によるノイズ特性改善の基本概念を説明するための図
【図２】抵抗を用いてオペアンプ内部でローパスフィルタが形成される様子を示す図
【図３】半導体装置の第１実施形態を示す図
【図４】オペアンプの一構成例を示す図
【図５】半導体装置の第２実施形態を示す図
【図６】基準電流設定部の一構成例を示す図
【図７】ｐｎｐ型バイポーラトランジスタの縦断面図
【図８】ｎｐｎ型バイポーラトランジスタの縦断面図
【図９】配線レイアウトの一例を示す図
【図１０】ＤＰＩ試験の測定回路を示す図
【図１１】電波放射試験の測定回路を示す図
【図１２】ＤＰＩ試験結果の一例を示す図
【図１３】電波放射試験結果の一例を示す図
【図１４】半導体装置の第３実施形態を示す端子配置図
【図１５】半導体装置のボンディング図
【図１６】配線レイアウト及びパッド配置の一例を示す平面図
【図１７】コンデンサの一形成例を示す縦断面図
【図１８】車両の外観図
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
＜半導体装置（第１実施形態）＞
図３は、半導体装置の第１実施形態を示す図である。本実施形態の半導体装置１０は、いわゆるオペアンプＩＣと呼ばれるモノリシック半導体集積回路装置であり、オペアンプ１と、基準電流設定部２と、電源ラインＬ１と、接地ラインＬ２と、基準電流設定ラインＬ３と、出力ラインＬ４と、静電保護ダイオードＤ１及びＤ２と、を集積化して成る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正の内容】
【００５９】
このような構成とすることにより、電源端子ＶＣＣへのノイズ入力時に、電源ラインＬ１と基準電流設定ラインＬ３を同じ挙動で揺らすことができるので、トランジスタＱ１４のベース・エミッタ間電圧が一定値に維持される。その結果、オペアンプ１の内部に流れる基準電流Ｉｒｅｆ（不図示）がノイズの影響を受け難くなるので、オペアンプ１のノイズ特性を向上することが可能となる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】変更
【補正の内容】
【００６４】
また、先にも述べたように、電源ラインＬ１と基準電流設定ラインＬ３との間には、コンデンサＣ４が接続されている。従って、電源端子ＶＣＣにノイズが入力されても、電源ラインＬ１と基準電流設定ラインＬ３を同じように揺らすことができるので、トランジスタＱ１４のベース・エミッタ間電圧を一定値に維持することが可能となる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００６６
【補正方法】変更
【補正の内容】
【００６６】
また、トランジスタＱ１６には、図８で示したように、そのコレクタ（＝高濃度ｎ型半導体領域Ｎ＋であるｎ型埋設層Ｂ／Ｌ、及び、低濃度ｎ型半導体領域Ｎ−であるエピタキシャル成長層ＥＰＩ）とｐ型半導体基板（＝Ｐ−ｓｕｂ）との間に寄生コンデンサＣｙが付随している。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００７１
【補正方法】変更
【補正の内容】
【００７１】
このような容量調整を行うことにより、電源ラインＬ１と基準電流設定ラインＬ３との配線間容量値と、基準電流設定ラインＬ３と接地ラインＬ２との配線間容量値を一致させることができるので、電源端子ＶＣＣへのノイズ入力時に電源ラインＬ１と基準電流設定ラインＬ３を同じように揺らすという先述の効果を最大限に享受することが可能となる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００９８
【補正方法】変更
【補正の内容】
【００９８】
図１５は、半導体装置１０のパッケージ内部におけるボンディング図である。半導体装置１０において、オペアンプ１ａ及び１ｂなどを集積化した半導体チップ３００は、アイランド３１０上に実装された状態で、モールド樹脂３２０により封止されている。以下では、紙面の上下左右方向を半導体装置１０（ないし半導体チップ３００）の平面視における上下左右方向と定義する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００９９
【補正方法】変更
【補正の内容】
【００９９】
半導体チップ３００は、８つのパッドＰ１〜Ｐ８を有する。パッドＰ１は、オペアンプ１ａの出力端に相当するパッドであり、ワイヤＷ１を介して１ピン（ＯＵＴ１）の先端側に接続されている。パッドＰ２は、オペアンプ１ａの反転入力端（−）に相当するパッドであり、ワイヤＷ２を介して２ピン（ＩＮ１−）に接続されている。パッドＰ３は、オペアンプ１ａの非反転入力端（＋）に相当するパッドであり、ワイヤＷ３を介して３ピン（ＩＮ１＋）に接続されている。パッドＰ４は、接地パッドであり、ワイヤＷ４を介して４ピン（ＶＥＥ）の先端側に接続されている。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０１００
【補正方法】変更
【補正の内容】
【０１００】
パッドＰ５は、オペアンプ１ｂの非反転入力端（＋）に相当するパッドであり、ワイヤＷ５を介して５ピン（ＩＮ２＋）に接続されている。パッドＰ６は、オペアンプ１ｂの反転入力端（−）に相当するパッドであり、ワイヤＷ６を介して６ピン（ＩＮ２−）に接続されている。パッドＰ７は、オペアンプ１ｂの出力端に相当するパッドであり、ワイヤＷ７を介して７ピン（ＯＵＴ２）の先端側に接続されている。パッドＰ８は、電源パッドであり、ワイヤＷ８を介して８ピン（ＶＣＣ）の先端側に接続されている。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０１０９
【補正方法】変更
【補正の内容】
【０１０９】
具体的に述べると、パッドＰ１〜Ｐ３は、半導体チップ３００の平面視において、それぞれ、紙面の右側から左側に向かって、パッドＰ１、パッドＰ２、及び、パッドＰ３の順に並べられている。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１１６
【補正方法】変更
【補正の内容】
【０１１６】
なお、パッドＰ１〜Ｐ３は、いずれもオペアンプ１ａの形成領域内に配置されている。一方、パッドＰ４は、基準電流設定部２の形成領域内に配置されている。
【国際調査報告】
2019039245.tif 000021
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2019039245.tif 000023
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