(57)【要約】  ｎ型コラム領域１１３及びｐ型コラム領域１１５でスーパージャンクション構造が構成された半導体基体１１０と、半導体基体１１０の第１主面側にゲート絶縁膜１２０を介して形成されたゲート電極１２２とを備え、ｎ型コラム領域１１３及びｐ型コラム領域１１５には、深さ方向に沿ってみたときに局所的に密度が濃くなる結晶欠陥が生成されており、第１主面を基準として、スーパージャンクション構造の最深部までの深さをＤｐとし、結晶欠陥の密度が最大値を示す深さをＤｄとし、結晶欠陥の密度分布の半値幅をＷとしたときに、０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐかつ０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係を満たす半導体装置であるＭＯＳＦＥＴ１００。また、当該半導体装置の製造方法。  本発明に係る半導体装置は、リカバリ損失を低減することができ、かつ、従来の半導体装置と比較して発振が発生しにくい半導体装置となる。
2019087424.tif 000002
【特許請求の範囲】
【請求項１】
ｎ型コラム領域及びｐ型コラム領域を有し、前記ｎ型コラム領域及び前記ｐ型コラム領域でスーパージャンクション構造が構成された半導体基体と、
前記半導体基体の第１主面側にゲート絶縁膜を介して形成されたゲート電極とを備える半導体装置であって、
前記ｎ型コラム領域及び前記ｐ型コラム領域には、深さ方向に沿ってみたときに局所的に密度が濃くなる結晶欠陥が生成されており、
前記第１主面を基準として、前記スーパージャンクション構造の最深部までの深さをＤｐとし、前記結晶欠陥の密度が最大値を示す深さをＤｄとし、前記結晶欠陥の密度分布の半値幅をＷとしたときに、０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐかつ０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係を満たすことを特徴とする半導体装置。
【請求項２】
０．４Ｄｐ≦Ｄｄ＜０．９Ｄｐの関係を満たすことを特徴とする請求項１に記載の半導体装置。
【請求項３】
（Ｄｐ−Ｄｄ）＞０．５Ｗの関係を満たすことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
ｎ型コラム領域及びｐ型コラム領域を有し、前記ｎ型コラム領域及び前記ｐ型コラム領域でスーパージャンクション構造が構成された半導体基体と、前記半導体基体の第１主面側にゲート絶縁膜を介して形成されたゲート電極とを備える所定の構造体を準備する準備工程と、
前記所定の構造体の前記ｎ型コラム領域及び前記ｐ型コラム領域に、深さ方向に沿ってみたときに局所的に密度が濃くなるように結晶欠陥を生成する結晶欠陥生成工程と、をこの順序で含み、
結晶欠陥生成工程では、前記第１主面を基準として、前記スーパージャンクション構造の最深部までの深さをＤｐとし、前記結晶欠陥の密度が最大値を示す深さをＤｄとし、前記結晶欠陥の密度分布の半値幅をＷとしたときに、０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐかつ０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係を満たすように前記結晶欠陥を生成することを特徴とする半導体装置の製造方法。
【請求項５】
前記結晶欠陥生成工程では、０．４Ｄｐ≦Ｄｄ＜０．９Ｄｐの関係を満たすように前記結晶欠陥を生成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記結晶欠陥生成工程では、（Ｄｐ−Ｄｄ）＞０．５Ｗの関係を満たすように前記結晶欠陥を生成することを特徴とする請求項４又は５に記載の半導体装置の製造方法。
【請求項７】
前記結晶欠陥生成工程では、Ｈｅ照射又はプロトン照射によって前記結晶欠陥を生成することを特徴とする請求項４〜６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記Ｈｅ照射又は前記プロトン照射のドーズ量は、５×１０１０個／ｃｍ２〜２×１０１２個／ｃｍ２の範囲内にあることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記結晶欠陥生成工程の後に、３００℃〜５００℃でアニールを行うアニール工程をさらに含むことを特徴とする請求項４〜８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記結晶欠陥が生成されていないことを除いて前記半導体装置と同様の構成を有するものを基礎半導体装置とし、前記基礎半導体装置のボディダイオードが順バイアスされ定格電流の１／２以上の順方向電流が流れている状態から前記基礎半導体装置を逆回復動作させた場合において逆回復電流がピーク値を示すときにキャリア溜まりが形成される領域の中心深さをＤｃとするとき、
｜Ｄｃ−Ｄｄ｜≧０．５Ｗの関係を満たすことを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項１１】
前記結晶欠陥が生成されていないことを除き製造を企図する半導体装置と同様の構成を有するものを基礎半導体装置とし、前記基礎半導体装置のボディダイオードが順バイアスされ定格電流の１／２以上の順方向電流が流れている状態から前記基礎半導体装置を逆回復動作させた場合において逆回復電流がピーク値を示すときにキャリア溜まりが形成される領域の中心深さをＤｃとするとき、
前記結晶欠陥生成工程では、｜Ｄｃ−Ｄｄ｜≧０．５Ｗの関係を満たすように前記結晶欠陥を生成することを特徴とする請求項４〜９のいずれかに記載の半導体装置の製造方法。
【請求項１２】
ｎ型コラム領域及びｐ型コラム領域を有し、前記ｎ型コラム領域及び前記ｐ型コラム領域でスーパージャンクション構造が構成された半導体基体と、前記半導体基体の第１主面の側にゲート絶縁膜を介して形成されたゲート電極とを備える所定の構造体を準備する準備工程と、
前記所定の構造体の前記ｎ型コラム領域及び前記ｐ型コラム領域に、深さ方向に沿ってみたときに局所的に密度が濃くなるように結晶欠陥を生成する結晶欠陥生成工程と、を含み、
結晶欠陥生成工程では、前記第１主面を基準として、前記スーパージャンクション構造の最深部までの深さをＤｐとし、前記結晶欠陥の密度が最大値を示す深さをＤｄとし、前記結晶欠陥の密度分布の半値幅をＷとしたときに、０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐかつ０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係を満たすように前記結晶欠陥を生成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、スーパージャンクション構造を用いたＭＯＳＦＥＴであって、Ｈｅ照射による結晶欠陥が形成されたものが知られている（例えば、特許文献１参照。）。【０００３】
従来のＭＯＳＦＥＴ９００は、図１５に示すように、ｎ型コラム領域９１３及びｐ型コラム領域９１５を有し、ｎ型コラム領域９１３及びｐ型コラム領域９１５でスーパージャンクション構造が構成された半導体基体９１０と、半導体基体９１０の第１主面側にゲート絶縁膜９２０を介して形成されたゲート電極９２２とを備える。
なお、ＭＯＳＦＥＴ９００は、上記した構成要素の他に、低抵抗半導体層（ドレイン層）９１２、バッファ層９１４、ベース領域９１６、ソース領域９２４、層間絶縁膜９２６、金属プラグ９３０、ソース電極９３４及びドレイン電極９３６を備える。【０００４】
また、従来のＭＯＳＦＥＴ９００においては、スーパージャンクション構造（ｎ型コラム領域９１３及びｐ型コラム領域９１５）の最深部と低抵抗半導体層９１２との間の深さ（ＭＯＳＦＥＴ９００においてはバッファ層９１４が存在する深さ）において、結晶欠陥の密度が最大値を示す（図１５の×印参照。）。【０００５】
従来のＭＯＳＦＥＴ９００によれば、ボディダイオードの逆回復時においてキャリアを結晶欠陥で再結合させる（キャリアのライフタイムを制御する）ことが可能となり、その結果、キャリアが電極まで移動しなくてもキャリアを回収することができる。このため、従来のＭＯＳＦＥＴは、逆回復時間（Ｔｒｒ）を短縮してスイッチング速度を早くすることが可能となり、その結果、逆回復電荷量（Ｑｒｒ）を低減することができ、リカバリ損失を低減することが可能なＭＯＳＦＥＴとなる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１５−１３５９８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、一般に、スーパージャンクション構造を有するＭＯＳＦＥＴにおいては、スーパージャンクション構造の接合容量が大きく、ボディダイオードの逆回復時にはｐｎ接合から空乏層が急速に進展するため、逆回復電流（Iｒｒ）がピーク値（Ｉｒｐ）を過ぎた後に急激に小さくなる（ｄＩｒ／ｄｔが大きくなる）傾向がある（ハードリカバリとなる傾向がある）。【０００８】
また、従来のＭＯＳＦＥＴ９００のようにスーパージャンクション構造（ｎ型コラム領域及びｐ型コラム領域）の最深部と低抵抗半導体層との間の深さにおいて結晶欠陥の密度が最大値を示すＭＯＳＦＥＴにおいては、キャリアのライフタイムが短くなりすぎることに起因して、逆回復電流（Iｒｒ）がピーク値（Ｉｒｐ）を過ぎた後に一層急激に小さくなる。【０００９】
逆回復電流（Ｉｒｒ）がピーク値（Ｉｒｐ）を過ぎた後に急激に小さくなると、寄生インダクタンス成分（Ｌｓ）によって発生する誘導起電力（Ｖ＝Ｌｓ×ｄＩｒ／ｄｔ）が大きくなり、発振が発生しやすくなる。つまり、スーパージャンクション構造を有するＭＯＳＦＥＴには発振が発生しやすいという問題があり、従来のＭＯＳＦＥＴ９００のような結晶欠陥が形成されたＭＯＳＦＥＴには発振が一層発生しやすいという問題がある。
なお、ＭＯＳＦＥＴ以外のスーパージャンクション構造を有する半導体装置（例えば、ダイオード）の場合においても、上記と同様の傾向があると考えられる。【００１０】
本発明は上記した問題を解決するためになされたものであり、リカバリ損失を低減することができ、かつ、従来の半導体装置（スーパージャンクション構造の最深部と低抵抗半導体層との間の深さにおいて、結晶欠陥の密度が最大値となる半導体装置。以下同じ。）と比較して発振が発生しにくい半導体装置を提供することを目的とする。また、本発明は、リカバリ損失を低減することができ、かつ、従来の半導体装置と比較して発振が発生しにくい半導体装置を製造するための半導体装置の製造方法を提供することも目的とする。
【課題を解決するための手段】
【００１１】
［１］本発明の半導体装置は、ｎ型コラム領域及びｐ型コラム領域を有し、前記ｎ型コラム領域及び前記ｐ型コラム領域でスーパージャンクション構造が構成された半導体基体と、前記半導体基体の第１主面側にゲート絶縁膜を介して形成されたゲート電極とを備える半導体装置であって、前記ｎ型コラム領域及び前記ｐ型コラム領域には、深さ方向に沿ってみたときに局所的に密度が濃くなる結晶欠陥が生成されており、前記第１主面を基準として、前記スーパージャンクション構造の最深部までの深さをＤｐとし、前記結晶欠陥の密度が最大値を示す深さをＤｄとし、前記結晶欠陥の密度分布の半値幅をＷとしたときに、０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐかつ０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係を満たすことを特徴とする。【００１２】
［２］本発明の半導体装置においては、０．４Ｄｐ≦Ｄｄ＜０．９Ｄｐの関係を満たすことが好ましい。【００１３】
［３］本発明の半導体装置においては、（Ｄｐ−Ｄｄ）＞０．５Ｗの関係を満たすことが好ましい。【００１４】
［４］本発明の半導体装置の製造方法は、ｎ型コラム領域及びｐ型コラム領域を有し、前記ｎ型コラム領域及び前記ｐ型コラム領域でスーパージャンクション構造が構成された半導体基体と、前記半導体基体の第１主面側にゲート絶縁膜を介して形成されたゲート電極とを備える所定の構造体を準備する準備工程と、前記所定の構造体の前記ｎ型コラム領域及び前記ｐ型コラム領域に、深さ方向に沿ってみたときに局所的に密度が濃くなるように結晶欠陥を生成する結晶欠陥生成工程と、をこの順序で含み、結晶欠陥生成工程では、前記第１主面を基準として、前記スーパージャンクション構造の最深部までの深さをＤｐとし、前記結晶欠陥の密度が最大値を示す深さ位置の深さをＤｄとし、前記結晶欠陥の密度分布の半値幅をＷとしたときに、０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐかつ０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係を満たすように前記結晶欠陥を生成することを特徴とする。【００１５】
［５］本発明の半導体装置の製造方法においては、前記結晶欠陥生成工程では、０．４Ｄｐ≦Ｄｄ＜０．９Ｄｐの関係を満たすように前記結晶欠陥を生成することが好ましい。【００１６】
［６］本発明の半導体装置の製造方法においては、前記結晶欠陥生成工程では、（Ｄｐ−Ｄｄ）＞０．５Ｗの関係を満たすように前記結晶欠陥を生成することが好ましい。【００１７】
［７］本発明の半導体装置の製造方法においては、前記結晶欠陥生成工程では、Ｈｅ照射又はプロトン照射によって前記結晶欠陥を生成することが好ましい。【００１８】
［８］本発明の半導体装置の製造方法においては、前記Ｈｅ照射又は前記プロトン照射のドーズ量は、５×１０１０個／ｃｍ２〜２×１０１２個／ｃｍ２の範囲内にあることが好ましい。【００１９】
［９］本発明の半導体装置の製造方法においては、前記結晶欠陥生成工程の後に、３００℃〜５００℃でアニールを行うアニール工程をさらに含むことが好ましい。【００２０】
［１０］前記結晶欠陥が生成されていないことを除いて前記半導体装置と同様の構成を有するものを基礎半導体装置とし、前記基礎半導体装置のボディダイオードが順バイアスされ定格電流の１／２以上の順方向電流が流れている状態から前記基礎半導体装置を逆回復動作させた場合において逆回復電流がピーク値を示すときにキャリア溜まりが形成される領域の中心深さをＤｃとするとき、｜Ｄｃ−Ｄｄ｜≧０．５Ｗの関係を満たすことが好ましい。【００２１】
［１１］前記結晶欠陥が生成されていないことを除き製造を企図する半導体装置と同様の構成を有するものを基礎半導体装置とし、前記基礎半導体装置のボディダイオードが順バイアスされ定格電流の１／２以上の順方向電流が流れている状態から前記基礎半導体装置を逆回復動作させた場合において逆回復電流がピーク値を示すときにキャリア溜まりが形成される領域の中心深さをＤｃとするとき、前記結晶欠陥生成工程では、｜Ｄｃ−Ｄｄ｜≧０．５Ｗの関係を満たすように前記結晶欠陥を生成することが好ましい。【００２２】
［１２］ｎ型コラム領域及びｐ型コラム領域を有し、前記ｎ型コラム領域及び前記ｐ型コラム領域でスーパージャンクション構造が構成された半導体基体と、前記半導体基体の第１主面の側にゲート絶縁膜を介して形成されたゲート電極とを備える所定の構造体を準備する準備工程と、前記所定の構造体の前記ｎ型コラム領域及び前記ｐ型コラム領域に、深さ方向に沿ってみたときに局所的に密度が濃くなるように結晶欠陥を生成する結晶欠陥生成工程と、を含み、結晶欠陥生成工程では、前記第１主面を基準として、前記スーパージャンクション構造の最深部までの深さをＤｐとし、前記結晶欠陥の密度が最大値を示す深さをＤｄとし、前記結晶欠陥の密度分布の半値幅をＷとしたときに、０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐかつ０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係を満たすように前記結晶欠陥を生成することを特徴とする半導体装置の製造方法。
【発明の効果】
【００２３】
本発明の半導体装置によれば、ｎ型コラム領域及びｐ型コラム領域には、深さ方向に沿ってみたときに局所的に密度が濃くなる結晶欠陥が生成されているため、従来の半導体装置と同様に、ボディダイオードの逆回復時においてキャリアを結晶欠陥で再結合させる（キャリアのライフタイムを制御する）ことが可能となり、その結果、キャリアが電極まで移動しなくてもキャリアを回収することができる。このため、本発明の半導体装置は、逆回復時間（Ｔｒｒ）を短縮してスイッチング速度を早くすることが可能となり、その結果、逆回復電荷量（Ｑｒｒ）を低減することができ、リカバリ損失を低減することが可能な半導体装置となる。【００２４】
また、本発明の半導体装置によれば、０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐかつ０．０５Ｄｐ＜Ｗ＜０．５Ｄｐ（特に０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐ）の関係を満たすため、従来の半導体装置と比較して、スーパージャンクション構造の最深部付近にあるキャリアが再結合するまでの時間が比較的長くなり、ボディダイオードの逆回復時にｐｎ接合から空乏層が急速に進展することを抑制することが可能となる。その結果、本発明の半導体装置は、逆回復電流（Ｉｒｒ）がピーク値（Ｉｒｐ）を過ぎた後急激に小さくなる（ｄＩｒ／ｄｔが大きくなる）ことを抑制することにより、寄生インダクタンス成分により発生する誘導起電力が大きくなることを抑制することが可能となり、その結果、従来の半導体装置と比較して発振が発生しにくい半導体装置となる。【００２５】
従って、本発明の半導体装置は、リカバリ損失を低減することができ、かつ、従来の半導体装置と比較して発振が発生しにくい半導体装置となる。【００２６】
本発明の半導体装置の製造方法によれば、結晶欠陥生成工程では、第１主面を基準として、０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐかつ０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係を満たすように結晶欠陥を生成するため、上記したようにリカバリ損失を低減することができ、かつ、従来の半導体装置と比較して発振が発生しにくい半導体装置を製造することができる。【００２７】
なお、本発明はスーパージャンクション構造を用いた種々の半導体装置に適用することができるが、ＭＯＳＦＥＴに特に好適に適用することができる。
【図面の簡単な説明】
【００２８】
【図１】実施形態１に係るＭＯＳＦＥＴ１００を説明するために示す図である。図１（ａ）はＭＯＳＦＥＴ１００の一部（能動素子部やアクティブ領域といわれる部分の一部。以下、ＭＯＳＦＥＴの一部という場合において同じ。）を示す断面図であり、図１（ｂ）はＭＯＳＦＥＴ１００における結晶欠陥の分布を示すグラフである。図１（ａ）はＭＯＳＦＥＴ１００の一部を示す断面図であるため、図１（ａ）の左右両端はＭＯＳＦＥＴ１００の末端を示すものではない（図３及び図５〜図１５においても同様である）。図１（ｂ）のグラフの縦軸は第１主面を基準とした深さを示し、横軸は結晶欠陥の密度を示す。図１（ａ）における、×印（結晶欠陥の密度が高い位置を模式的に示す印）を結ぶ破線は、結晶欠陥の密度が最大値を示す深さＤｐを視覚的にわかりやすくするための補助線であり、構造を示すものではない（後述する他のＭＯＳＦＥＴの一部を示す断面図においても同様である。）。図１（ｂ）のグラフは、結晶欠陥の密度分布を模式的に示したものであり、縦軸及び横軸は具体的な数値を示すものではない。ただし、図１（ａ）と図１（ｂ）とは半導体基体１１０の深さ方向において対応している（後述する図７〜図１１においても同様である）。
【図２】ボディダイオードの逆回復時における、結晶欠陥の密度が最大値を示す深さＤｄと逆回復電流（Ｉｒｒ）との関係を説明するためのグラフである。なお、図２のグラフは、適切と考えられる条件で行った実験の実測値である。このため、図２のグラフは全てのＭＯＳＦＥＴにそのまま当てはまるものではないが、後述する各比較例及び各実施例の構成に該当するＭＯＳＦＥＴであれば、図２に示したグラフと同様の傾向を示す。図２のグラフの縦軸は電流（正方向を順方向とする。単位：アンペア）を示し、横軸は時間（単位：秒）を示す。図２における各グラフの右側にある矢印は、各グラフのおおよそのｄＩｒ／ｄｔ（逆回復電流のピーク値（Ｉｒｐ）を過ぎた後のグラフのおおよその傾き）を示すものである。図２における符号Ｐ１を付した一点鎖線は比較例１の逆回復電流のピーク値（Ｉｒｐ）の位置を示すものであり、符号Ｐ２を付した一点鎖線は比較例２の逆回復電流のピーク値（Ｉｒｐ）の位置を示すものであり、符号Ｐ３を付した一点鎖線は実施例１の逆回復電流のピーク値（Ｉｒｐ）の位置を示すものであり、符号Ｐ４を付した一点鎖線は実施例２の逆回復電流のピーク値（Ｉｒｐ）の位置を示すものである。
【図３】キャリア溜まりについて説明するための、ＭＯＳＦＥＴ２００の一部を示す断面図である。なお、ＭＯＳＦＥＴ２００においては、結晶欠陥の密度が最大値を示す深さが２つ記載されている（符号Ｄｄ１及び符号Ｄｄ２参照。）が、これは、結晶欠陥の密度が最大値を示す深さＤｄとキャリア溜まりが形成されやすい領域Ｃとの位置関係を説明するためのものであり、ＭＯＳＦＥＴ２００において結晶欠陥の密度が最大値を示す深さが２つ存在することを示すものではない。なお、結晶欠陥の密度が最大値を示す深さＤｄ１は実施形態１に係るＭＯＳＦＥＴ１００に対応し、結晶欠陥の密度が最大値を示す深さＤｄ２は従来のＭＯＳＦＥＴ９００に対応する。
【図４】キャリア溜まりの形成について説明するために示す図である。符号Ｒで示す領域はホール（正孔）の密度が高い（キャリアの密度が高い）領域であり、図４（ａ）〜図４（ｅ）はこの順序で時間経過を表す。なお、図４は、適切と考えられる条件で行ったシミュレーションの結果に基づく図である。このため、図４は全てのＭＯＳＦＥＴにそのまま当てはまるものではないが、スーパージャンクション構造を用いたＭＯＳＦＥＴであれば、図４に示したものと同様の傾向を示す。図４に示す領域は、図３において符号Ａで示す領域に相当する領域であるが、図３は模式図である（理解しやすさを優先するために、表示する構造の寸法や比率が正確ではない図である）ため、図３に示す構造と図４に示す構造とは厳密に一致するものではない。なお、図４に示すシミュレーションにおいては、本発明における必須要素ではない金属プラグについては考慮に入れていない。
【図５】実施形態１に係る半導体装置の製造方法を説明するために示す図である。図５（ａ），図５（ｂ）は各工程図である。
【図６】実施形態１に係る半導体装置の製造方法を説明するために示す図である。図６（ａ），図６（ｂ）は各工程図である。
【図７】実施形態２に係るＭＯＳＦＥＴ１０１を説明するために示す図である。図７（ａ）はＭＯＳＦＥＴ１０１の一部の構成を示す断面図であり、図７（ｂ）はＭＯＳＦＥＴ１０１における結晶欠陥の分布を示すグラフである。図７（ｂ）のグラフの縦軸は第１主面を基準とした深さを示し、横軸は結晶欠陥の密度を示す。
【図８】実施形態３に係るＭＯＳＦＥＴ１０２を説明するために示す図である。図８（ａ）はＭＯＳＦＥＴ１０２の一部の構成を示す断面図であり、図８（ｂ）はＭＯＳＦＥＴ１０２における結晶欠陥の分布を示すグラフである。図８（ｂ）のグラフの縦軸は第１主面を基準とした深さを示し、横軸は結晶欠陥の密度を示す。
【図９】実施形態４に係るＭＯＳＦＥＴ１０３を説明するために示す図である。図９（ａ）はＭＯＳＦＥＴ１０３の一部の構成を示す断面図であり、図９（ｂ）はＭＯＳＦＥＴ１０３における結晶欠陥の分布を示す図である。図９（ｂ）のグラフの縦軸は第１主面を基準とした深さを示し、横軸は結晶欠陥の密度を示す。
【図１０】実施形態５に係るＭＯＳＦＥＴ１０４を説明するために示す図である。図１０（ａ）はＭＯＳＦＥＴ１０４の一部の構成を示す断面図であり、図１０（ｂ）はＭＯＳＦＥＴ１０４における結晶欠陥の分布を示す図である。図１０（ｂ）のグラフの縦軸は第１主面を基準とした深さを示し、横軸は結晶欠陥の密度を示す。
【図１１】実施形態６に係るＭＯＳＦＥＴ４００を説明するために示す図である。図１１（ａ）はＭＯＳＦＥＴ４００の一部の構成を示す断面図であり、図１１（ｂ）はＭＯＳＦＥＴ４００における結晶欠陥の分布を示す図である。図１１（ｂ）のグラフの縦軸は第１主面を基準とした深さを示し、横軸は結晶欠陥の密度を示す。
【図１２】実施形態６における基礎半導体装置４００ａを説明するために示す図である。図１２（ａ）は基礎半導体装置４００ａの一部の構成を示す断面図であり、図１２（ｂ）は図４（ｅ）に対応する図であり、上記図４（ｅ）に示す状態を例にとって中心深さＤｃを説明するために示すものである。図１２（ａ）及び図１２（ｂ）において符号Ｒｃで示すのは、基礎半導体装置４００ａのボディダイオードが順バイアスされ定格電流の１／２以上の順方向電流が流れている状態から基礎半導体装置４００ａを逆回復動作させた場合において逆回復電流がピーク値を示すときにキャリア溜まりが形成される領域である。
【図１３】変形例１に係るＭＯＳＦＥＴ１０５の一部の構成を示す断面図である。
【図１４】変形例２に係るＭＯＳＦＥＴ１０６の一部の構成を示す断面図である。
【図１５】従来のＭＯＳＦＥＴ９００の一部の構成を示す断面図である。
【発明を実施するための形態】
【００２９】
以下、本発明の半導体装置及び半導体装置の製造方法について、図に示す実施形態に基づいて説明する。各図面は模式図であり、必ずしも実際の構造や構成を厳密に反映したものではない。以下に説明する各実施形態は、特許請求の範囲に係る発明を限定するものではない。また、各実施形態の中で説明されている諸要素及びその組み合わせの全てが本発明の解決手段に必須であるとは限らない。各実施形態においては、基本的な構成及び特徴が同じ構成要素（形状等が完全に同一ではない構成要素を含む。）については、同じ符号を使用し、説明を省略することがある。
【００３０】
［実施形態１］
１．半導体装置（ＭＯＳＦＥＴ１００）の構成
まず、実施形態１に係る半導体装置について説明する。
実施形態１に係る半導体装置はＭＯＳＦＥＴであり、当該ＭＯＳＦＥＴをＭＯＳＦＥＴ１００と記載する。
実施形態１に係るＭＯＳＦＥＴ１００は、図１（ａ）に示すように、ｎ型コラム領域１１３及びｐ型コラム領域１１５を有し、ｎ型コラム領域１１３及びｐ型コラム領域１１５でスーパージャンクション構造が構成された半導体基体１１０と、半導体基体１１０の第１主面側にゲート絶縁膜１２０を介して形成されたゲート電極１２２とを備える、ＭＯＳＦＥＴである。ＭＯＳＦＥＴ１００のドレイン・ソース間耐圧は３００Ｖ以上であり、例えば６００Ｖである。
【００３１】
本明細書における「スーパージャンクション構造」とは、所定の断面で見たときにｎ型コラム領域とｐ型コラム領域とが交互に繰り返し配列されている構造のことをいう。
【００３２】
ＭＯＳＦＥＴ１００は、上記した構成要素の他に、ソース領域１２４、層間絶縁膜１２６、金属プラグ１３０、ソース電極１３４及びドレイン電極１３６を備える。また、ＭＯＳＦＥＴ１００の半導体基体１１０は、ｎ型コラム領域１１３及びｐ型コラム領域１１５の他に、低抵抗半導体層１１２、バッファ層１１４及びベース領域１１６を有する。なお、第１主面は、半導体基体（半導体で構成される部分）１１０の表面である。ＭＯＳＦＥＴ１００においては、ベース領域１１６と層間絶縁膜１２６との境界面が第１主面である。なお、上記したＭＯＳＦＥＴ１００の構成要素は、いずれも公知のものであるため、以下の説明においては基本的な事項のみを記載する。
【００３３】
ＭＯＳＦＥＴ１００における低抵抗半導体層１１２は、ｎ＋型である。低抵抗半導体層１１２の厚さは、例えば１００μｍ〜４００μｍの範囲内にある。低抵抗半導体層１１２の不純物濃度は、例えば１×１０１９ｃｍ−３〜１×１０２０ｃｍ−３の範囲内にある。
【００３４】
ＭＯＳＦＥＴ１００においては、ｎ型コラム領域１１３及びｐ型コラム領域１１５はそれぞれ同様の断面形状を有し、等間隔で配列されている。なお、スーパージャンクション構造としての効果が得られる限り、ｎ型コラム領域及びｐ型コラム領域の断面形状は同様でなくてもよいし、配列が等間隔でなくてもよい。
ｎ型コラム領域１１３及びｐ型コラム領域１１５の不純物濃度は、例えば５×１０１３ｃｍ−３〜１×１０１６ｃｍ−３の範囲内にある。スーパージャンクション構造としての効果が得られる限り、ｎ型コラム領域１１３の不純物総量とｐ型コラム領域１１５の不純物総量とは、同じでもよいし、異なっていてもよい。
ＭＯＳＦＥＴ１００においてはｎ型コラム領域１１３とバッファ層１１４とは一体的に形成されており、ｎ型半導体層を構成している。ｎ型半導体層の厚さは、例えば５μｍ〜１２０μｍの範囲内にある。
【００３５】
ベース領域１１６はｐ＋型であり、ｎ型コラム領域１１３及びｐ型コラム領域１１５の表面に形成されている。
ベース領域１１６の第１主面を基準とした最深部の深さ位置は、例えば０．５μｍ〜４．０μｍの範囲内にある。ベース領域１１６の不純物濃度は、例えば５×１０１６ｃｍ−３〜１×１０１８ｃｍ−３の範囲内にある。
【００３６】
ゲート電極１２２は、ベース領域１１６を貫通してｎ型コラム領域１１３に達する深さ位置まで形成されたトレンチ（符号を図示せず）の内周面に、ゲート絶縁膜１２０を介して埋めこまれるように形成されている。
トレンチの深さは、例えば３μｍである。
ゲート絶縁膜１２０は、例えば熱酸化法により形成された二酸化珪素膜からなり、厚さは例えば１００ｎｍである。
ゲート電極１２２は、ＣＶＤ法及びイオン注入法により形成された低抵抗ポリシリコンからなる。
【００３７】
ソース領域１２４はｎ＋型であり、ベース領域１１６の表面に配置されるとともに一部がトレンチの内周面に露出するように形成されている。ソース領域１２４の第１主面を基準とした最深部の深さ位置は、例えば０．１μｍ〜０．４μｍの範囲内とすることができる。ソース領域１２４の不純物濃度は、例えば５×１０１９ｃｍ−３〜２×１０２０ｃｍ−３の範囲内とすることができる。
【００３８】
層間絶縁膜１２６は、ベース領域１１６、ゲート絶縁膜１２０、ゲート電極１２２及びソース領域１２４を覆うように形成されている。層間絶縁膜１２６は、ＣＶＤ法により形成された、厚さが例えば１０００ｎｍのＰＳＧ膜からなる。
【００３９】
金属プラグ１３０は、層間絶縁膜１２６を貫通してベース領域１１６に達するコンタクトホール（符号を図示せず）の内部に所定の金属が充填されてなる。金属プラグ１３０の底面には、ベース領域１１６よりも不純物濃度が高いｐ＋＋型拡散領域が形成されていてもよい。
コンタクトホール及び金属プラグのストライプ幅は、例えば０．５μｍである。コンタクトホールの内表面には、バリアメタル（図示せず）が形成されており、金属プラグ１３０は、当該バリアメタルを介して、例えばタングステンがコンタクトホールの内部に充填されてなる。
【００４０】
ソース電極１３４は、層間絶縁膜１２６上（表面）に形成され、金属プラグ１３０を介してベース領域１１６及びソース領域１２４と電気的に接続されている。ソース電極１３４は、スパッタ法により形成された、厚さが例えば４μｍのアルミニウム系の金属（例えば、Ａｌ−Ｃｕ系の合金）からなる。
ドレイン電極１３６は、低抵抗半導体層１１２上（表面）に形成されている。ドレイン電極１３６は、Ｔｉ−Ｎｉ−Ａｕ等の多層金属膜により形成されている。多層金属膜全体の厚さは、例えば０．５μｍである。
【００４１】
ｎ型コラム領域１１３及びｐ型コラム領域１１５には、深さ方向に沿ってみたときに局所的に密度が濃くなる結晶欠陥が生成されている。
ここで、第１主面を基準として、スーパージャンクション構造の最深部までの深さをＤｐとし、結晶欠陥の密度が最大値を示す深さ（図１の×印参照。）をＤｄとし、結晶欠陥の密度分布の半値幅をＷとしたときに、０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐかつ０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係を満たす（図１（ａ）及び図１（ｂ）参照。）。
【００４２】
本明細書における「スーパージャンクション構造の最深部までの深さ」とは、第１主面を基準としたときにおける、ｎ型コラム領域とｐ型コラム領域とがスーパージャンクション構造を構成する領域の最深部までの深さのことをいう。このため、スーパージャンクション構造の最深部までの深さは、実質的には、ｎ型コラム領域及びｐ型コラム領域のうち最大深さが浅い方の最深部までの深さと同じである。このため、実施形態１においては、スーパージャンクション構造の最深部までの深さは、ｐ型コラム領域１１５の最深部までの深さと同じである。
【００４３】
なお、ＭＯＳＦＥＴ１００における第１主面は、ベース領域１１６と層間絶縁膜１２６との境界面であるため、スーパージャンクション構造の深さにはベース領域１１６の深さも含まれる。一般的に、ベース領域の深さはゲート電極を含むトレンチゲート構造の最深部までの深さと比較してごく浅いため、スーパージャンクション構造の最深部までの深さにベース領域１１６の深さも含まれていても問題はない。
【００４４】
「深さ方向に沿ってみたときに局所的に密度が濃くなる結晶欠陥」は、後述する半導体装置の製造方法に記載するように、Ｈｅ照射又はプロトン照射によって生成されたものである。
本明細書において「照射」とは、結晶欠陥を生成するために、イオン化したＨｅやプロトン（水素イオン）を対象（製造後に半導体基体となる部分）に打ち込むことをいう。
【００４５】
実施形態１に係るＭＯＳＦＥＴ１００は、さらに、０．４Ｄｐ≦Ｄｄ＜０．９Ｄｐの関係を満たす。
また、実施形態１に係るＭＯＳＦＥＴ１００は、（Ｄｐ−Ｄｄ）＞０．５Ｗの関係も満たす。
【００４６】
実施形態１におけるＤｄは、具体的には０．６Ｄｐである。
実施形態１におけるＷは、具体的には０．３Ｄｐである。
実施形態１におけるＤｐ−Ｄｄは具体的には０．４Ｄｐであり、０．５Ｗは具体的には０．１５Ｄｐである。
なお、各図面においては、模式図である（特に、第１主面側の構造をわかりやすくするために、スーパージャンクション構造の深さに対するベース領域１１６の深さの割合を実際よりも大きく表示している）関係上、上記のＤｄ、Ｗ及びＤｐ−Ｄｄに関する数値設定と図１（ａ）の表示とは正確には対応していない。後述する図３、図７（ａ）〜図１０（ａ）においても同様である。
【００４７】
ここで、０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐ、さらに、０．４Ｄｐ≦Ｄｄ＜０．９Ｄｐとした理由について、図２を用いて説明する。なお、以下の説明におけるＭＯＳＦＥＴは、結晶欠陥の有無又は位置以外については実施形態１に係るＭＯＳＦＥＴ１００と基本的に同様の構成を有する。また、結晶欠陥が生成されているＭＯＳＦＥＴの場合には、０．０５Ｄｐ＜Ｗ＜０．５Ｄｐという条件については満たしているものとする。
【００４８】
比較例１のグラフは、スーパージャンクション構造を有し、かつ、結晶欠陥が生成されていないＭＯＳＦＥＴに係るものである。比較例１のグラフからは、逆回復電流（Ｉｒｒ）がピーク値（Ｉｒｐ、比較例１のグラフとＰ１で示す一点鎖線との交点を参照。）を過ぎた後急激に小さくなる（ｄＩｒ／ｄｔが大きくなる）ことがわかる（ハードリカバリとなっている）。また、比較例１のグラフからは、逆回復電流のピーク値（Ｉｒｐ）が比較的大きく、逆回復時間（Ｔｒｒ）も比較的長いため、逆回復電荷量（Ｑｒｒ）も比較的大きいこともわかる。
【００４９】
比較例２のグラフは、結晶欠陥の密度が最大値を示す深さＤｄが、スーパージャンクション構造の最深部より僅かに第１主面側（上記数式でいえばＤｄ＝Ｄｐ〜０．９５Ｄｐの間であり、かつ、ほぼ０．９５Ｄｐ）であるＭＯＳＦＥＴに係るものである。比較例２のグラフからは、比較例１と比較して逆回復電流のピーク値（Ｉｒｐ、比較例２のグラフとＰ２で示す一点鎖線との交点を参照。）が小さくなるとともに逆回復時間（Ｔｒｒ）も短くなり、逆回復電荷量（Ｑｒｒ）は大きく低減できているものの、比較例１と比較して逆回復電流のピーク値（Ｉｒｐ）を過ぎた後の逆回復電流の時間変化率（ｄＩｒ／ｄｔ）が大きくなってしまっている（ハードリカバリとなっている）ことがわかる。また、比較例２のグラフの波形からは、発振が発生していることもわかる。
発振を抑制するという観点からは、比較例２のように、結晶欠陥の密度が最大値を示す深さＤｄが０．９５Ｄｐとなる深さをほぼ境目として、結晶欠陥を生成しない場合よりも不利になっていく傾向がある。
【００５０】
実施例１のグラフは、結晶欠陥の密度が最大値を示す深さＤｄがスーパージャンクション構造（ｐ型コラム領域）の比較的第１主面側（上記数式でいえばＤｄ＝０．２５Ｄｐ程度）であるＭＯＳＦＥＴに係るものである。実施例１のグラフからは、比較例１に係るグラフと比較して、逆回復電流のピーク値（Ｉｒｐ、実施例１のグラフとＰ３で示す一点鎖線との交点を参照。）が小さくなるとともに逆回復時間（Ｔｒｒ）が短縮され、逆回復電荷量（Ｑｒｒ）が低減できていることがわかる。また、逆回復電流のピーク値（Ｉｒｐ）を過ぎた後の逆回復電流の時間変化率（ｄＩｒ／ｄｔ）が比較例１及び比較例２と比較して小さくなっていることもわかる（ソフトリカバリとなっている）。さらに、実施例１のグラフの波形からは、逆回復後の発振の発生も比較例２と比較して抑制できていることもわかる。
逆回復電流のピーク値（Ｉｒｐ）を過ぎた後の逆回復電流の時間変化率（ｄＩｒ／ｄｔ）を十分に小さくするという観点からは、実施例１のように、結晶欠陥の密度が最大値を示す深さＤｄが０．２５Ｄｐとなる深さから、結晶欠陥が生成されていないＭＯＳＦＥＴとの間に実質的な差異（製品としてみたときに有意な差異）が生まれてくる。
【００５１】
実施例２のグラフは、結晶欠陥の密度が最大値を示す深さＤｄがスーパージャンクション構造の中間あたり（上記数式でいえばＤｄ＝０．５Ｄｐ程度）であるＭＯＳＦＥＴに係るものである。実施例２のグラフからは、比較例１や実施例１にかかるグラフと比較して、逆回復電流のピーク値（Ｉｒｐ、実施例２のグラフとＰ４で示す一点鎖線との交点を参照。）が一層小さくなるとともに逆回復時間（Ｔｒｒ）が一層短縮され、逆回復電荷量（Ｑｒｒ）が一層低減できていることがわかる。また、逆回復電流のピーク値（Ｉｒｐ）を過ぎた後の逆回復電流の時間変化率（ｄＩｒ／ｄｔ）が実施例１と比較しても一層小さくなっていることもわかる。さらに、実施例２のグラフの波形からは、逆回復後の発振の発生が抑制できていることもわかる。
【００５２】
以下、結晶欠陥の密度が最大値を示す深さＤｄが０．９５Ｄｐ以上、特にＤｐ以上である場合において、逆回復電流のピーク値（Ｉｒｐ）を過ぎた後の逆回復電流の時間変化率（ｄＩｒ／ｄｔ）が一層急激に大きくなることについて、図３及び図４を用いて説明する。なお、以下の説明におけるＭＯＳＦＥＴは、特別な記載がない限り、結晶欠陥の有無又は位置以外については実施形態１に係るＭＯＳＦＥＴ１００と基本的に同様の構成を有するものとする。
【００５３】
スーパージャンクション構造の最深部付近と低抵抗半導体層との間の深さ領域（ｐ型コラム領域の底部付近からｎ型のバッファ層にかけての深さ領域）には、以下に説明する理由及びメカニズムにより、逆回復時にはいわゆる「キャリア溜まり」が形成される。
図３に示すＭＯＳＦＥＴ２００は、結晶欠陥の密度が最大値を示す深さＤｐとキャリア溜まりとの関係について説明するためのものである。図３の符号Ｃで示す領域は、キャリア溜まりが形成されやすい領域である。
キャリア溜まりの形成について、図４を用いてさらに説明する。
【００５４】
まず、ボディダイオードが順バイアスされ、順方向電流が流れているときには、伝導度変調により、同数の電子とホールとがｎ型コラム領域、ｐ型コラム領域及びバッファ層の全域にわたって充満するように分布する（図４（ａ）参照。）。
【００５５】
次に、逆回復過程に入ると、ホールは第１主面側に、電子は第１主面とは反対の側に抜けていく（図４（ｂ）〜図４（ｅ）参照。）。ここで、電子よりもホールの方が移動の速さが遅いため、ホールがキャリアの抜けの律速要因となる。ホールは第１主面側から抜けるので、第１主面とは反対の側に近い（第１主面から比較的遠い）領域、つまり、スーパージャンクション構造の最深部付近と低抵抗半導体層との間の深さ領域（ｐ型コラム領域の底部付近からｎ型のバッファ層にかけての深さ領域）においては、ホールが最後まで残ることになる（図４（ｅ）参照。）。また、電荷中性条件を満たすために、電子も同様の深さの領域にほぼ同数残ることになる。
以上のメカニズムにより、残ったホール及び電子が「キャリア溜まり」を形成する。
【００５６】
このとき、上記のようにして形成されたキャリア溜まりから、少しずつキャリアが抜けるようにすることにより、逆回復電流のピーク値（Ｉｒｐ）を過ぎた後の逆回復電流の時間変化率（ｄＩｒ／ｄｔ）を小さくすることができる。
しかし、キャリア溜まりに残った電子とホールが再結合してしまうと、逆回復電流（Ｉｒｒ）が急激に減少するため、ピーク値（Ｉｒｐ）を過ぎた後の逆回復電流の時間変化率（ｄＩｒ／ｄｔ）が大きくなり、発振の原因となってしまう。
【００５７】
したがって、結晶欠陥の密度が最大値を示す深さＤｄが０．９５Ｄｐ以上、特にスーパージャンクション構造の最深部と低抵抗半導体層との間の深さ領域にある場合（図３のＤｄ２参照。）には、結晶欠陥で電子とホールとの再結合を促進し、逆回復時間（Ｔｒｒ）を短縮するのには都合がよい一方で、キャリア溜まりにおけるキャリアのライフタイムが短くなりすぎ、逆回復電流のピーク値（Ｉｒｐ）を過ぎた後の逆回復電流の時間変化率（ｄＩｒ／ｄｔ）は大きくなってしまうため、発振が発生しやすくなってしまう。
【００５８】
また、結晶欠陥の密度が最大値を示す深さＤｄが、キャリア溜まりが形成されやすい領域と重なる場合には、逆回復特性が結晶欠陥の密度や位置に強く影響されるようになり、当該密度や位置のばらつきによる影響が大きく出るようになる。このため、結晶欠陥の密度が最大値を示す深さＤｄを０．９５Ｄｐ以上とする場合には、半導体装置ごとに逆回復特性が大きく変わってしまうことが考えられ、半導体装置の量産には不向きとなる場合がある。
【００５９】
一方、結晶欠陥の密度が最大値を示す深さＤｄを０．９５Ｄｐより小さくした場合には、結晶欠陥はキャリア溜まりが発生しやすい領域の第１主面側に存在するようになることから（図３のＤｄ１参照。）、結晶欠陥がキャリア溜まりに残存するキャリアの急激な再結合を促進することがないため、従来の半導体装置と比較して、スーパージャンクション構造の最深部付近にあるキャリアが再結合するまでの時間が比較的長くなり、ボディダイオードの逆回復時にｐｎ接合から空乏層が急速に進展することを抑制することが可能となる。
その結果、本発明の半導体装置は、逆回復電流（Ｉｒｒ）がピーク値（Ｉｒｐ）を過ぎた後急激に小さくなる（ｄＩｒ／ｄｔが大きくなる）ことを抑制することにより、寄生インダクタンス成分により発生する誘導起電力が大きくなることを抑制することが可能となり、その結果、従来の半導体装置と比較して発振が発生しにくい半導体装置となる。
【００６０】
なお、結晶欠陥がｎ＋型の低抵抗半導体層１１２にまで達する場合には、低抵抗半導体層１１２はもともとキャリアのライフタイムが短い領域であることから、ライフタイムコントロールを行うという効果が実質的に得られず、結晶欠陥を形成する意味がなくなってしまう。この場合には、結晶欠陥を生成しない場合とほぼ同様の逆回復特性を有するようになると考えられる。
【００６１】
念のため記載すると、結晶欠陥の密度が最大値を示す深さＤｄをスーパージャンクション構造の底部付近（ｐ型コラム領域の底部付近）と低抵抗半導体層との間の深さとしたＭＯＳＦＥＴは、実用上使用できないものではない。ＭＯＳＦＥＴの構造又は用途（回路の構成等）において発振の発生を抑制する必要性がない又はその必要性が低く、かつ、逆回復時間（Ｔｒｒ）、逆回復のピーク電流（Iｒｐ）及び逆回復電荷（Ｑｒｒ）が小さければ小さいほどよい場合には、十分実用的に使用することができる。
例えば、電流不連続型又は電流臨界型の昇圧チョッパでは、フリーホイールダイオードの逆回復電流の経路がリアクトルを通るため、急峻な電流の変化はリアクトルによって抑制される。この場合には、発振の発生を抑制する必要性が低いといえる。
【００６２】
以上の知見により、Ｄｄの範囲（Ｄｄに係る関係）を０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐとした。また、０．４Ｄｐ≦Ｄｄ＜０．９Ｄｐを以上の知見から妥当に導き出せる好ましい範囲（Ｄｄに係る関係）とした。
【００６３】
なお、Ｗ＜０．５Ｄｐとしたのは、結晶欠陥の分布が広すぎる場合には、ｐ型コラム領域及びｎ型コラム領域（バッファ層が存在する場合には、バッファ層も含む）の広い範囲にわたってキャリアが再結合するため、結局逆回復電流（Ｉｒｒ）がピーク値（Ｉｒｐ）を過ぎた後に一層急激に小さくなってしまう（ｄＩｒ／ｄｔが大きくなる）ためである。
また、０．０５Ｄｐ＜Ｗとしたのは、結晶欠陥の分布が狭すぎる場合には、キャリアが再結合する領域を十分に確保することができないためである。
【００６４】
さらに、好ましい範囲（Ｗに係る関係）として（Ｄｐ−Ｄｄ）＞０．５Ｗとしたのは、結晶欠陥の密度が最大値を示す深さが深い場合（Ｄｐ−Ｄｄが小さい場合）に結晶欠陥の密度分布であるＷが大きいと、スーパージャンクション構造より深い位置にも結晶欠陥が多く存在することになり、結局、逆回復電流（Iｒｒ）がピーク値（Ｉｒｐ）を過ぎた後に一層急激に小さくなってしまう（ｄＩｒ／ｄｔが大きくなる）場合があるためである。
【００６５】
２．半導体装置の製造方法
次に、実施形態１に係る半導体装置の製造方法について説明する。
実施形態１に係る半導体装置の製造方法は、実施形態１に係るＭＯＳＦＥＴ１００を製造するための方法である。
【００６６】
実施形態１に係る半導体装置の製造方法は、準備工程Ｓ１と、結晶欠陥生成工程Ｓ２と、アニール工程Ｓ３と、バックグラインド工程Ｓ４と、ドレイン電極形成工程Ｓ５とをこの順序で含む。
【００６７】
準備工程Ｓ１は、図５（ａ）に示すように、ｎ型コラム領域１１３及びｐ型コラム領域１１５を有し、ｎ型コラム領域１１３及びｐ型コラム領域１１５でスーパージャンクション構造が構成された半導体基体１１０と、半導体基体１１０の第１主面側にゲート絶縁膜１２０を介して形成されたゲート電極１２２とを備える所定の構造体１００ａを準備する工程である。
【００６８】
本明細書における「所定の構造体」とは、本発明の半導体装置と比較して少なくとも結晶欠陥が生成されていないものものことをいう。所定の構造体は、ｎ型コラム領域及びｐ型コラム領域でスーパージャンクション構造が構成された半導体基体と、ゲート絶縁膜を介して形成されたゲート電極とを備えていれば、結晶欠陥が生成されていない他にも、本発明の半導体装置に存在すべき構成要素を備えていなくてもよい。
【００６９】
実施形態１における所定の構造体１１０ａは、ＭＯＳＦＥＴ１００と比較して、結晶欠陥が生成されていない他にドレイン電極１３６を備えていない。また、ＭＯＳＦＥＴ１００としたときに低抵抗半導体層１１２となる部分（符号１１２ａ参照。）は、ＭＯＳＦＥＴ１００の低抵抗半導体層１１２と比較して厚い。所定の構造体１１０ａは、ＭＯＳＦＥＴ１００における第１主面側の構造が完成されているもの、ということもできる。
【００７０】
準備工程Ｓ１は、既知の半導体装置（ＭＯＳＦＥＴ）の製造方法と同様にして実施することができる。一例としては、（１）半導体基体１１０を準備する工程、（２）ゲート電極１２２用のトレンチを形成する工程、（３）ゲート電極１２２を形成する工程、（４）ベース領域１１６を形成する工程、（５）ソース領域１２４を形成する工程、（６）層間絶縁膜１２６を形成する工程、（７）金属プラグ１３０用のコンタクトホールを形成する工程、（８）金属プラグ１３０を形成する工程、（９）ソース電極１３４を形成する工程を順番に実施することにより、所定の構造体１１０ａを準備することができる。各工程は既知の方法により実施することが可能であるため、詳細な説明は省略する。
【００７１】
なお、実施形態１においては、準備工程Ｓ１ではドレイン電極１３６は形成しない。
また、低抵抗半導体層１１２となる部分１１２ａの厚さは、例えば、厚く形成したｎ＋型の半導体層を常法のバックグラインドにより研削することで調節することができる。
【００７２】
結晶欠陥生成工程Ｓ２は、図５（ｂ）に示すように、ｎ型コラム領域１１３及びｐ型コラム領域１１５に、深さ方向に沿ってみたときに局所的に密度が濃くなるように結晶欠陥を生成する工程である。
結晶欠陥生成工程Ｓ２においては、第１主面を基準として、スーパージャンクション構造の最深部までの深さ（ｐ型コラム領域１１５の深さ）をＤｐとし、結晶欠陥の密度が最大値を示す深さ位置の深さをＤｄとし、結晶欠陥の密度分布の半値幅をＷとしたときに、０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐかつ０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係を満たすように結晶欠陥を生成する。
【００７３】
実施形態１における結晶欠陥生成工程Ｓ２では、０．４Ｄｐ≦Ｄｄ＜０．９Ｄｐの関係を満たすように結晶欠陥を生成する。
また、実施形態１における結晶欠陥生成工程Ｓ２では、（Ｄｐ−Ｄｄ）＞０．５Ｗの関係を満たすように前記結晶欠陥を生成する。
実施形態１における結晶欠陥生成工程Ｓ２では、Ｄｄは、具体的には０．６Ｄｐである。
【００７４】
結晶欠陥生成工程Ｓ２においては、第１主面とは反対側からのＨｅ照射又はプロトン照射によって結晶欠陥を生成する。
結晶欠陥の密度が最大値を示す深さＤｄについては、例えば、Ｈｅ照射又はプロトン照射エネルギーとアブソーバー３００（Ｈｅ又はプロトンを通過させることでこれらの飛程を調節する部材。）とにより調節することができる。アブソーバー３００は、例えばアルミニウムからなる。
【００７５】
なお、結晶欠陥の密度が最大値を示す深さＤｄの調節（イオン種の飛程の調節）には、必ずしもアブソーバー３００を用いなくてもよい。
【００７６】
まず、低抵抗半導体層１１２となる部分１１２ａの第１主面とは反対の表面（裏面）から、結晶欠陥の密度が最大値を示す深さＤｄまでの深さ方向に沿う距離をＤｂｄとする。Ｈｅ照射又はプロトン照射の所定の照射エネルギーにおける、所定の構造体１１０ａを構成する物質（シリコン）中での飛程Ｒｐが距離Ｄｂｄと等しい、又は、等しくなるように低抵抗半導体層１１２となる部分１１２ａの厚さを調節してある場合には、アブソーバー３００を用いなくても、適切な深さに結晶欠陥を生成することができる。
【００７７】
アブソーバー３００が必要となるのは、Ｒｐ＞Ｄｂｄの関係を満たす場合である。この場合には、アブソーバー３００中におけるイオン種の減速量が実効的にＲｐ−Ｄｂｄにより求められる厚さ（換算係数により求められる厚さ）のシリコンにおける減速量と等しくなる厚さのアブソーバー３００を用いる。
例えば、半導体基体１１０を構成する物質がシリコンであり、アブソーバー３００としてアルミニウムからなるものを用いる場合には、シリコンからアルミニウムへの換算係数は１をやや下回る程度であるため、上記したように、アブソーバー３００の厚さは、Ｒｐ−Ｄｂｄにより求められる厚さよりもやや薄く設定する。
【００７８】
なお、Ｒｐ＜Ｄｂｄである場合には、アブソーバー３００により結晶欠陥の密度が最大値を示す深さＤｄを適切に調節することはできないため、低抵抗半導体層１１２となる部分１１２ａの厚さをバックグラインド等で薄くする必要がある。
【００７９】
また、結晶欠陥の密度分布の半値幅については、Ｈｅ照射又はプロトン照射のエネルギーにより調節することができる。当該エネルギーを小さくすることで結晶欠陥の密度分布の半値幅を小さくすることができ、大きくすることで結晶欠陥の密度分布の半値幅を大きくすることができる。
【００８０】
Ｈｅ照射又はプロトン照射のドーズ量は、５×１０１０個／ｃｍ２〜２×１０１２個／ｃｍ２の範囲内にある。
Ｈｅ照射又はプロトン照射のエネルギーは、所定の構造体１１０ａの厚さや用いるイオン種によって異なるが、一般的には、例えば、１ＭｅＶ〜４０ＭｅＶとすることができる。
Ｈｅ照射に用いることができる主なイオン種としては、３Ｈｅ２＋、４Ｈｅ２＋、３Ｈｅ＋及び４Ｈｅ＋を挙げることができる。
【００８１】
アニール工程Ｓ３は、３００℃〜５００℃でアニールを行う工程である（図示せず。）。アニールにより、Ｈｅ照射又はプロトン照射に起因する所望しない結晶欠陥を消滅させるとともに、結晶欠陥の密度を調節することができる。アニールの時間は、アニールの効果を十分に得るという観点及び結晶欠陥を十分に残すという観点からは、０．５時間〜５時間とすることが好ましく、１時間〜２時間とすることが一層好ましい。
なお、所定の構造体１００ａ（特に周辺領域）の第１主面側にポリイミド系樹脂が用いられている場合には、ポリイミド系樹脂の変質等を防ぐため、アニールの温度を３５０℃以下とすることが好ましい。
【００８２】
バックグラインド工程Ｓ４は、図６（ａ）に示すように、低抵抗半導体層１１２となる部分１１２ａの厚さを減らして低抵抗半導体層１１２とする工程である。バックグラインド工程Ｓ４には、低抵抗半導体層１１２の表面を清浄化する効果もある。
なお、低抵抗半導体層１１２となる部分１１２ａの厚さが既に適正であり、かつ、低抵抗半導体層１１２の表面が十分に清浄である（汚れの付着等が十分に少ない）場合には、本工程は省略してもよい。
【００８３】
ドレイン電極形成工程Ｓ５は、図６（ｂ）に示すように、低抵抗半導体層１１２上に金属膜を成膜し、ドレイン電極１３６を形成する工程である。
【００８４】
以上の工程により、実施形態１に係る半導体装置であるＭＯＳＦＥＴ１００を製造することができる。
【００８５】
３．実施形態１に係る半導体装置（ＭＯＳＦＥＴ１００）及び半導体装置の製造方法の効果
以下、実施形態１に係る半導体装置（ＭＯＳＦＥＴ１００）及び半導体装置の製造方法の効果について記載する。
【００８６】
実施形態１に係るＭＯＳＦＥＴ１００によれば、ｎ型コラム領域１１３及びｐ型コラム領域１１５には、深さ方向に沿ってみたときに局所的に密度が濃くなる結晶欠陥が生成されているため、従来の半導体装置（ＭＯＳＦＥＴ）と同様に、ボディダイオードの逆回復時においてキャリアを結晶欠陥で再結合させる（キャリアのライフタイムを制御する）ことが可能となり、その結果、キャリアが電極まで移動しなくてもキャリアを回収することができる。このため、実施形態１に係るＭＯＳＦＥＴ１００は、逆回復時間（Ｔｒｒ）を短縮してスイッチング速度を早くすることが可能となり、その結果、逆回復電荷量（Ｑｒｒ）を低減することができ、リカバリ損失を低減することが可能な半導体装置（ＭＯＳＦＥＴ）となる。
【００８７】
また、実施形態１に係るＭＯＳＦＥＴ１００によれば、０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐの関係を満たすため、従来の半導体装置（ＭＯＳＦＥＴ）と比較して、スーパージャンクション構造の最深部付近にあるキャリアが再結合するまでの時間が比較的長くなり、ボディダイオードの逆回復時にｐｎ接合から空乏層が急速に進展することを抑制することが可能となる。その結果、実施形態１に係るＭＯＳＦＥＴ１００は、逆回復電流（Ｉｒｒ）がピーク値（Ｉｒｐ）を過ぎた後急激に小さくなる（ｄＩｒ／ｄｔが大きくなる）ことを抑制することによって、寄生インダクタンス成分により発生する誘導起電力が大きくなることを抑制することが可能となり、その結果、従来の半導体装置（ＭＯＳＦＥＴ）と比較して発振が発生しにくい半導体装置（ＭＯＳＦＥＴ）となる。
【００８８】
したがって、実施形態１に係るＭＯＳＦＥＴ１００は、リカバリ損失を低減することができ、かつ、従来の半導体装置（ＭＯＳＦＥＴ）と比較して発振が発生しにくい半導体装置（ＭＯＳＦＥＴ）とすることができる。
【００８９】
また、実施形態１に係るＭＯＳＦＥＴ１００によれば、０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係を満たすため、ｐ型コラム領域及びｎ型コラム領域の広い範囲にわたってキャリアが再結合することにより結局逆回復電流（Iｒｒ）がピーク値（Ｉｒｐ）を過ぎた後に一層急激に小さくなってしまう（ｄＩｒ／ｄｔが大きくなる）ことを防ぐことが可能となり、かつ、結晶欠陥の分布を適度に確保してキャリアのライフタイムを十分に制御することが可能となる。
【００９０】
また、実施形態１に係るＭＯＳＦＥＴ１００によれば、０．４Ｄｐ≦Ｄｄ＜０．９Ｄｐの関係を満たすため、リカバリ損失を一層低減することができ、かつ、従来の半導体装置（ＭＯＳＦＥＴ）と比較して一層発振が発生しにくい半導体装置（ＭＯＳＦＥＴ）とすることができる。
【００９１】
また、実施形態１に係るＭＯＳＦＥＴ１００によれば、（Ｄｐ−Ｄｄ）＞０．５Ｗの関係を満たすため、スーパージャンクション構造より深い位置に存在する結晶欠陥を少なくすることが可能となり、結局逆回復電流（Iｒｒ）がピーク値（Ｉｒｐ）を過ぎた後に一層急激に小さくなってしまう（ｄＩｒ／ｄｔが大きくなる）ことを防ぎ、発振の発生しにくさを確保することが可能となる。
【００９２】
実施形態１に係る半導体装置の製造方法によれば、結晶欠陥生成工程Ｓ２においては、０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐの関係を満たすように結晶欠陥を生成するため、リカバリ損失を低減することができ、かつ、従来の半導体装置（ＭＯＳＦＥＴ）と比較して発振が発生しにくい半導体装置（ＭＯＳＦＥＴ１００）を製造することができる。
【００９３】
また、実施形態１に係る半導体装置の製造方法によれば、結晶欠陥生成工程Ｓ２においては、０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係を満たすように結晶欠陥を生成するため、ｐ型コラム領域及びｎ型コラム領域の広い範囲にわたってキャリアが再結合することにより結局逆回復電流（Ｉｒｒ）がピーク値（Ｉｒｐ）を過ぎた後に一層急激に小さくなってしまう（ｄＩｒ／ｄｔが大きくなる）ことを防ぐことが可能となり、かつ、結晶欠陥の分布を適度に確保して（狭すぎないようにして）キャリアのライフタイムを十分に制御することが可能となる半導体装置（ＭＯＳＦＥＴ１００）を製造することができる。
【００９４】
また、実施形態１に係る半導体装置の製造方法によれば、結晶欠陥生成工程Ｓ２では、０．４Ｄｐ≦Ｄｄ＜０．９Ｄｐの関係を満たすように結晶欠陥を生成するため、リカバリ損失を一層低減することができ、かつ、従来の半導体装置（ＭＯＳＦＥＴ）と比較して一層発振が発生しにくい半導体装置（ＭＯＳＦＥＴ１００）を製造することができる。
【００９５】
また、実施形態１に係る半導体装置の製造方法によれば、結晶欠陥生成工程Ｓ２では、（Ｄｐ−Ｄｄ）＞０．５Ｗの関係を満たすように結晶欠陥を生成するため、スーパージャンクション構造より深い位置に存在する結晶欠陥を少なくすることが可能となり、結局逆回復電流（Iｒｒ）がピーク値（Ｉｒｐ）を過ぎた後に一層急激に小さくなってしまう（ｄＩｒ／ｄｔが大きくなる）ことを防ぎ、発振の発生しにくさを確保することが可能な半導体装置（ＭＯＳＦＥＴ１００）を製造することが可能となる。
【００９６】
また、実施形態１に係る半導体装置の製造方法によれば、結晶欠陥生成工程Ｓ２においては、Ｈｅ照射又はプロトン照射によって結晶欠陥を生成するため、適切な結晶欠陥を生成することが可能となる。
【００９７】
また、実施形態１に係る半導体装置の製造方法によれば、Ｈｅ照射又はプロトン照射のドーズ量は、５×１０１０個／ｃｍ２〜２×１０１２個／ｃｍ２の範囲内にあるため、生成する結晶欠陥の密度を適切なものとすることが可能となる。
【００９８】
また、実施形態１に係る半導体装置の製造方法によれば、結晶欠陥生成工程Ｓ２の後に、３００℃〜５００℃でアニールを行うアニール工程Ｓ３をさらに含むため、Ｈｅ照射又はプロトン照射による所望しない結晶欠陥を消滅させることが可能となり、かつ、結晶欠陥の密度を調節することが可能となる。
【００９９】
［実施形態２］
実施形態２に係るＭＯＳＦＥＴ１０１は、基本的には実施形態１に係るＭＯＳＦＥＴ１００と同様の構成を有するが、結晶欠陥の密度が最大値を示す深さが実施形態１に係るＭＯＳＦＥＴ１００とは異なる。すなわち、実施形態２に係るＭＯＳＦＥＴ１０１においては、図７に示すように、結晶欠陥の密度が最大値を示す深さＤｄが実施形態１に係るＭＯＳＦＥＴ１００よりも浅い。ＭＯＳＦＥＴ１０１における結晶欠陥の密度が最大値を示す深さＤｄは、具体的には０．２５Ｄｐである。
【０１００】
上記のようなＭＯＳＦＥＴ１０１は、結晶欠陥生成工程においてＤｄ＝０．２５Ｄｐとなるように結晶欠陥を生成すること以外は、実施形態１に係る半導体装置の製造方法と同様の方法により製造することが可能である。
結晶欠陥の密度が最大値を示す深さは、例えば、実施形態１に係る半導体装置の製造方法の結晶欠陥生成工程Ｓ２よりもアブソーバー３００を薄くすることや、低抵抗半導体層１１２となる部分１１２ａの厚さを薄くすることで調節できる。
【０１０１】
このように、実施形態２に係るＭＯＳＦＥＴ１０１は、結晶欠陥の密度が最大値を示す深さが実施形態１に係るＭＯＳＦＥＴ１００とは異なる（浅い）が、０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐかつ０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係を満たすため、実施形態１に係るＭＯＳＦＥＴ１００と同様に、リカバリ損失を低減することができ、かつ、従来の半導体装置（ＭＯＳＦＥＴ）と比較して発振が発生しにくい半導体装置（ＭＯＳＦＥＴ）とすることができる。
【０１０２】
［実施形態３］
実施形態３に係るＭＯＳＦＥＴ１０２は、基本的には実施形態１に係るＭＯＳＦＥＴ１００と同様の構成を有するが、結晶欠陥の密度が最大値を示す深さが実施形態１に係るＭＯＳＦＥＴ１００とは異なる。すなわち、実施形態３に係るＭＯＳＦＥＴ１０２においては、図８に示すように、結晶欠陥の密度が最大値を示す深さＤｄが実施形態１に係るＭＯＳＦＥＴ１００よりも深い。ＭＯＳＦＥＴ１０２における結晶欠陥の密度が最大値を示す深さＤｄは、具体的には０．９Ｄｐである。
なお、実施形態３に係るＭＯＳＦＥＴ１０２は、（Ｄｐ−Ｄｄ）＞０．５Ｗの条件を満たさないが、半導体装置（ＭＯＳＦＥＴ）の構成によっては当該構成でも十分な効果が得られる場合がある。また、実施形態３に相当する半導体装置（ＭＯＳＦＥＴ）において、（Ｄｐ−Ｄｄ）＞０．５Ｗの条件を満たすように、結晶欠陥の密度分布を狭くしてもよい。
【０１０３】
上記のようなＭＯＳＦＥＴ１０２は、結晶欠陥生成工程においてＤｄ＝０．９Ｄｐとなるように結晶欠陥を生成すること以外は、実施形態１に係る半導体装置の製造方法と同様の方法により製造することが可能である。
結晶欠陥の密度が最大値を示す深さは、例えば、実施形態１に係る半導体装置の製造方法の結晶欠陥生成工程Ｓ２よりもアブソーバー３００を厚くすることや、低抵抗半導体層１１２となる部分１１２ａの厚さを厚くすることで調節できる。
【０１０４】
このように、実施形態３に係るＭＯＳＦＥＴ１０２は、結晶欠陥の密度が最大値を示す深さが実施形態１に係るＭＯＳＦＥＴ１００とは異なる（深い）が、０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐかつ０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係を満たすため、実施形態１に係るＭＯＳＦＥＴ１００と同様に、リカバリ損失を低減することができ、かつ、従来の半導体装置（ＭＯＳＦＥＴ）と比較して発振が発生しにくい半導体装置（ＭＯＳＦＥＴ）とすることができる。
【０１０５】
［実施形態４］
実施形態４に係るＭＯＳＦＥＴ１０３は、基本的には実施形態１に係るＭＯＳＦＥＴ１００と同様の構成を有するが、結晶欠陥の密度分布の半値幅Ｗが実施形態１に係るＭＯＳＦＥＴ１００とは異なる。すなわち、実施形態４に係るＭＯＳＦＥＴ１０３においては、図９に示すように、結晶欠陥の密度分布の半値幅Ｗが実施形態１に係るＭＯＳＦＥＴ１００よりも大きい。ＭＯＳＦＥＴ１０３における結晶欠陥の密度分布の半値幅Ｗは、０．５Ｄｐをわずかに下回る。
【０１０６】
上記のようなＭＯＳＦＥＴ１０３は、結晶欠陥生成工程においてＷが０．５Ｄｐをわずかに下回るように結晶欠陥を生成すること以外は、実施形態１に係る半導体装置の製造方法と同様の方法により製造することが可能である。
Ｗの調整は、例えば、打ち込みのエネルギーを実施形態１に係る半導体装置の製造方法よりも大きくすることで調節できる。
【０１０７】
このように、実施形態４に係るＭＯＳＦＥＴ１０３は、結晶欠陥の密度分布の半値幅Ｗが実施形態１に係るＭＯＳＦＥＴ１００とは異なる（大きい）が、０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐかつ０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係を満たすため、実施形態１に係るＭＯＳＦＥＴ１００と同様に、リカバリ損失を低減することができ、かつ、従来の半導体装置（ＭＯＳＦＥＴ）と比較して発振が発生しにくい半導体装置（ＭＯＳＦＥＴ）とすることができる。
【０１０８】
［実施形態５］
実施形態５に係るＭＯＳＦＥＴ１０４は、基本的には実施形態１に係るＭＯＳＦＥＴ１００と同様の構成を有するが、結晶欠陥の密度分布の半値幅Ｗが実施形態１に係るＭＯＳＦＥＴ１００とは異なる。すなわち、実施形態５に係るＭＯＳＦＥＴ１０４においては、図１０に示すように、結晶欠陥の密度分布の半値幅Ｗが実施形態１に係るＭＯＳＦＥＴ１００よりも小さい。ＭＯＳＦＥＴ１０４における結晶欠陥の密度分布の半値幅Ｗは、０．０５Ｄｐをわずかに上回る。
【０１０９】
上記のようなＭＯＳＦＥＴ１０４は、結晶欠陥生成工程においてＷが０．０５Ｄｐをわずかに上回るように結晶欠陥を生成すること以外は、実施形態１に係る半導体装置の製造方法と同様の方法により製造することが可能である。
半値幅Ｗの調整は、例えば、打ち込みのエネルギーを実施形態１に係る半導体装置の製造方法よりも小さくすることで調節できる。
【０１１０】
このように、実施形態５に係るＭＯＳＦＥＴ１０４は、結晶欠陥の密度分布の半値幅Ｗが実施形態１に係るＭＯＳＦＥＴ１００とは異なる（小さい）が、０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐかつ０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係を満たすため、実施形態１に係るＭＯＳＦＥＴ１００と同様に、リカバリ損失を低減することができ、かつ、従来の半導体装置（ＭＯＳＦＥＴ）と比較して発振が発生しにくい半導体装置（ＭＯＳＦＥＴ）とすることができる。
【０１１１】
［実施形態６］
実施形態６においては、結晶欠陥の密度分布の半値幅Ｗに関する関係について、実施形態１とは異なる観点から説明する。
【０１１２】
実施形態６に係るＭＯＳＦＥＴ４００の構成は、図１１に示すように、実施形態１に係るＭＯＳＦＥＴ１００と同様である。これは、説明を単純化するための便宜上のものである。つまり、ＭＯＳＦＥＴ１００の構成は、実施形態６で説明する条件にも当てはまるということである。
実施形態６に係るＭＯＳＦＥＴ４００は、以下に説明する条件を満たす限り、ＭＯＳＦＥＴ１００と異なる構成を有していてもよい。
【０１１３】
実施形態６に係る半導体装置４００は、結晶欠陥が生成されていないことを除いて半導体装置４００と同様の構成を有するものを基礎半導体装置４００ａ（図１２（ａ）参照。）とし、基礎半導体装置４００ａのボディダイオードが順バイアスされ定格電流の１／２以上の順方向電流が流れている状態から基礎半導体装置４００ａを逆回復動作させた場合において逆回復電流がピーク値を示すときにキャリア溜まりが形成される領域Ｒｃ（図１２（ａ）参照。以下、単に「逆回復電流がピーク値を示すときにキャリア溜まりが形成される領域Ｒｃ」ということもある。）の中心深さをＤｃとするとき、図１１（ａ）及び図１１（ｂ）に示すように、｜Ｄｃ−Ｄｄ｜≧０．５Ｗの関係を満たす。
【０１１４】
「結晶欠陥が生成されていないことを除いて（本発明の）半導体装置と同様の構成を有するもの」、つまり「基礎半導体装置」は、基本的には本発明の半導体装置と同様の構成を有するものであることを前提として、「半導体基体において結晶欠陥を有しない半導体装置」や「ライフタイムコントロールを行わない半導体装置」のように言い換えることもできる。
【０１１５】
「基礎半導体装置のボディダイオードが順バイアスされ定格電流の１／２以上の順方向電流が流れている状態」とは、「基礎半導体装置のボディダイオードに定格電流の１／２以上の順方向電流を流した状態」と言い換えることもできる。当該状態は、実施形態１において説明した「ボディダイオードが順バイアスされ、順方向電流が流れているとき」と基本的に同じ状態である。当然のことであるために実施形態１における説明では記載しなかったが、上記「順バイアスされ、順方向電流が流れている」というのは、半導体装置のボディダイオードに十分な（つまり、定格電流の１／２以上の）順方向電流が流れていることをいう。
【０１１６】
なお、基礎半導体装置４００ａにおいてボディダイオードが順バイアスされ定格電流の１／２以上の順方向電流が流れている状態であるときには、伝導度変調により、同数の電子とホールとがｎ型コラム領域、ｐ型コラム領域及びバッファ層の全域にわたって充満するように分布する（図４（ａ）参照。）。
【０１１７】
「基礎半導体装置を逆回復動作させた場合において逆回復電流がピーク値を示すとき」とは、逆回復過程に入った後、つまり、ボディダイオードの逆回復時に逆回復電流（Ｉｒｒ）がピーク値（基礎半導体装置４００ａは実施形態１における比較例１に相当するため、図２の比較例１のグラフとＰ１で示す一点鎖線との交点を参照。）を示すときのことをいう。
【０１１８】
「逆回復電流がピーク値を示すときにキャリア溜まりが形成される領域」とは、実施形態１で説明した「逆回復時にキャリア溜まりが形成される領域」と同じである。ここでいうキャリアは、「基礎半導体装置のボディダイオードが順バイアスされ定格電流の１／２以上の順方向電流が流れている状態」のときに伝導度変調によって注入されたものである。当該領域は「伝導度変調によって注入されたキャリアが残存する深さ領域」と言い換えることもできる。
【０１１９】
上記実施形態１で説明したとおり、基礎半導体装置４００ａのような半導体装置が逆回復過程に入ると、キャリアが第１主面側や第１主面とは反対の側に抜けていき（図４（ｂ）〜図４（ｅ）参照。）、抜けずに残っているキャリアがキャリア溜まりを形成する。
ここで、上記図４（ｅ）が、逆回復電流（Ｉｒｒ）がピーク値を示すときの様子であるとする。このとき、上記図４（ｅ）における領域Ｒが、図１２（ｂ）に示すように、逆回復電流がピーク値を示すときにキャリア溜まりが形成される領域Ｒｃとなる。
【０１２０】
逆回復電流がピーク値を示すときにキャリア溜まりが形成される領域は、通常はスーパージャンクション構造の最深部付近と低抵抗半導体層との間の深さ領域に発生する（図１２（ａ）及び図１２（ｂ）参照。）。
なお、図３において符号Ｃで示す領域は「キャリア溜まりが形成されやすい領域」であり、「逆回復電流がピーク値を示すときにキャリア溜まりが形成される領域」と重なるものであるが、同一の領域ではない。
【０１２１】
「キャリア溜まりが形成される領域の中心深さ」とは、キャリア溜まりが形成される領域の最深部の深さと最浅部の深さとの中間の深さである（図１２（ａ）及び図１２（ｂ）参照。）。当該深さは、「キャリアが残存する深さ領域の中心の深さ」と言い換えることもできる。なお、当該深さは、図１２（ｂ）に示すように、場所（半導体装置を平面視したときの位置）によって異なる場合がある。このような場合においては、結晶欠陥が形成されている場所ごとに｜Ｄｃ−Ｄｄ｜≧０．５Ｗの関係を満たしていればよい。なお、図１１（ａ）及び図１２（ｂ）においては、説明を簡単にするために、逆回復電流がピーク値を示すときにキャリア溜まりが形成される領域Ｒｃの中心深さＤｃが、図で表示した範囲全てで同じであるものとして表示している。
【０１２２】
実施形態６におけるＤｃは、最も小さい値となる場所においては１．１Ｄｐである。
実施形態６におけるＤｃ−Ｄｄは、最も小さい値となる場所においては０．５Ｄｐであり、０．５Ｗは実施形態１と同様に０．１５Ｄｐである。
【０１２３】
上記のようなＭＯＳＦＥＴ４００は、実施形態１に係る半導体装置の製造方法と基本的に同様の方法により製造することが可能である。つまり、実施形態６に係る半導体装置の製造方法においては、結晶欠陥生成工程で０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐかつ０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係を満たすように結晶欠陥を生成する。
また、実施形態６に係る半導体装置の製造方法においては、結晶欠陥が生成されていないことを除き製造を企図する半導体装置（ＭＯＳＦＥＴ４００）と同様の構成を有するものを基礎半導体装置４００ａ（図１２（ａ）参照。）とし、基礎半導体装置４００ａのボディダイオードが順バイアスされ定格電流の１／２以上の順方向電流が流れている状態から基礎半導体装置４００ａを逆回復動作させた場合において逆回復電流がピーク値を示すときにキャリア溜まりが形成される領域Ｒｃの中心深さをＤｃとするとき、結晶欠陥生成工程では、｜Ｄｃ−Ｄｄ｜≧０．５Ｗの関係を満たすように結晶欠陥を生成する。
【０１２４】
このように、実施形態６に係るＭＯＳＦＥＴ４００は、｜Ｄｃ−Ｄｄ｜≧０．５Ｗの関係を満たすものであるが、０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐかつ０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係も満たすため、実施形態１に係るＭＯＳＦＥＴ１００と同様に、リカバリ損失を低減することができ、かつ、従来の半導体装置（ＭＯＳＦＥＴ）と比較して発振が発生しにくい半導体装置（ＭＯＳＦＥＴ）とすることができる。
【０１２５】
また、実施形態６に係るＭＯＳＦＥＴ４００によれば、｜Ｄｃ−Ｄｄ｜≧０．５Ｗの関係を満たすため、基礎半導体装置４００ａにおいて逆回復電流がピーク値を示すときにキャリア溜まりが形成される領域Ｒｃの中心深さＤｃに相当する深さ位置に存在する結晶欠陥を十分に少なくすることが可能となる。その結果、実施形態６に係るＭＯＳＦＥＴ４００によれば、キャリア溜まりに存在するキャリアが急激に再結合することを抑制し、逆回復電流（Iｒｒ）がピーク値（Ｉｒｐ）を過ぎた後に一層急激に小さくなってしまう（ｄＩｒ／ｄｔが大きくなる）ことを防ぎ、発振の発生しにくさを確保することが可能となる。
【０１２６】
実施形態６に係る半導体装置の製造方法は、結晶欠陥生成工程で｜Ｄｃ−Ｄｄ｜≧０．５Ｗの関係を満たすように結晶欠陥を生成するものであるが、結晶欠陥生成工程で０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐかつ０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係も満たすように結晶欠陥を生成するため、実施形態１に係る半導体装置の製造方法と同様に、リカバリ損失を低減することができ、かつ、従来の半導体装置（ＭＯＳＦＥＴ）と比較して発振が発生しにくい半導体装置（ＭＯＳＦＥＴ４００）を製造することができる。
【０１２７】
また、実施形態６に係る半導体装置の製造方法によれば、結晶欠陥生成工程では、｜Ｄｃ−Ｄｄ｜≧０．５Ｗの関係を満たすように結晶欠陥を生成するため、基礎半導体装置４００ａにおいて逆回復電流がピーク値を示すときにキャリア溜まりが形成される領域Ｒｃの中心深さＤｃに相当する深さ位置に存在する結晶欠陥を十分に少なくすることが可能となり、その結果、キャリア溜まりに存在するキャリアが急激に再結合することを抑制し、逆回復電流（Iｒｒ）がピーク値（Ｉｒｐ）を過ぎた後に一層急激に小さくなってしまう（ｄＩｒ／ｄｔが大きくなる）ことを防ぎ、発振の発生しにくさを確保することが可能な半導体装置（ＭＯＳＦＥＴ４００）を製造することが可能となる。
【０１２８】
以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
【０１２９】
（１）上記各実施形態において記載した構成要素の数や位置等は例示であり、本発明の効果を損なわない範囲において変更することが可能である。
【０１３０】
（２）上記各実施形態においては、低抵抗半導体層１１２とｎ型コラム領域１１３及びｐ型コラム領域１１５（スーパージャンクション構造）との間にｎ型のバッファ層１１４が存在するが、本発明はこれに限定されるものではない。図１３に示すように、低抵抗半導体層１１２とｎ型コラム領域１１３及びｐ型コラム領域１１５とが直接接していてもよい。
【０１３１】
（３）上記実施形態１においては、結晶欠陥生成工程Ｓ２では第１主面とは反対側からＨｅ照射又はプロトン照射を行うこととしたが、本発明はこれに限定されるものではない。結晶欠陥生成工程では第１主面側からＨｅ照射又はプロトン照射を行ってもよい。ただし、この場合、照射により第１主面側のゲート絶縁膜、層間絶縁膜およびパッシベーション膜の品質に影響が出る可能性があるため、上記実施形態１のように第１主面とは反対側からＨｅ照射又はプロトン照射を行うことが好ましい。
【０１３２】
（４）上記実施形態１においては、結晶欠陥生成工程Ｓ２の後にバックグラインド工程Ｓ４とドレイン電極形成工程Ｓ５とを実施したが、本発明はこれに限定されるものではない。結晶欠陥生成工程Ｓ２の前にバックグラインド工程Ｓ４とドレイン電極形成工程Ｓ５とを実施してもよい。ただし、照射によりドレイン電極側の構造に影響が出る可能性があるため、上記実施形態１のように結晶欠陥生成工程の後にバックグラインド工程とドレイン電極形成工程とを実施することが好ましい。
【０１３３】
（５）上記各実施形態においては、いわゆるトレンチゲート型のＭＯＳＦＥＴを用いて本発明を説明したが、本発明はこれに限定されるものではない。例えば、図１４に示すように、本発明は、いわゆるプレーナーゲート型のＭＯＳＦＥＴに適用することもできる。なお、図１４に示す変形例２に係るＭＯＳＦＥＴ１０６は、プレーナーゲート型のＭＯＳＦＥＴに対応する半導体基体１１１、ゲート絶縁膜１４０、ゲート電極１４２及び層間絶縁膜１４４を備える。
【０１３４】
（６）上記各実施形態においては、金属プラグ１３０を備えるＭＯＳＦＥＴを用いて本発明を説明したが、本発明はこれに限定されるものではない。本発明は、金属プラグを備えていないＭＯＳＦＥＴに適用することもできる。
【０１３５】
（７）本発明は、上記各実施形態とはｎ型とｐ型とが逆の場合でも成立する。
【０１３６】
（８）上記各実施形態においては、半導体装置はＭＯＳＦＥＴであったが、本発明はこれに限定されるものではない。半導体装置は、スーパージャンクション構造を用いたものであれば、ダイオード、ＩＧＢＴ、サイリスタ、トライアック等、他の半導体装置にも本発明を適用することができる。
【０１３７】
（９）上記実施形態１に係る半導体装置の製造方法は、準備工程Ｓ１と、結晶欠陥生成工程Ｓ２と、アニール工程Ｓ３と、バックグラインド工程Ｓ４と、ドレイン電極形成工程Ｓ５とをこの順序で含むが、本発明はこれに限定されるものではない。本発明の半導体装置の製造方法は、最低限、準備工程と結晶欠陥生成工程とを含んでいればよい。
【０１３８】
なお、実施形態１に係る半導体装置の製造方法は、上記の工程を上記の順序で実施するものであるが、上記した工程は本発明と直接的に関わる工程である。半導体装置（ＭＯＳＦＥＴ１００）を製造するためには実際にはさらに多くの工程が必要であり、実施形態１においても、各工程の前後、特に準備工程Ｓ１と結晶欠陥生成工程Ｓ２との間に他の工程を含んでいてもよい。これは、実施形態２〜６で簡単に説明した半導体装置の製造方法においても同様である。
【符号の説明】
【０１３９】
１００，１０１，１０２，１０３，１０４，１０５，１０６，２００，４００…ＭＯＳＦＥＴ、１００ａ…所定の構造体、１１０，１１１…半導体基体、１１２…低抵抗半導体層、１１２ａ…低抵抗半導体層となる部分、１１３…ｎ型コラム領域、１１４…バッファ層、１１５…ｐ型コラム領域、１１６…ベース領域、１２０，１４０…ゲート絶縁膜、１２２，１４２…ゲート電極、１２４…ソース領域、１２６，１４４…層間絶縁膜、１３０…金属プラグ、１３４…ソース電極、１３６…ドレイン電極、３００…アブソーバー、４００ａ…基礎半導体装置、Ｃ…キャリア溜まりが形成されやすい領域、Ｒ…ホールの密度が高い（キャリアの密度が高い）領域、Ｒｃ…基礎半導体装置において逆回復電流がピーク値を示すときにキャリア溜まりが形成される領域
【図１】
2019087424.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【手続補正書】
【提出日】平成31年3月18日(2019.3.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ｎ型コラム領域及びｐ型コラム領域を有し、前記ｎ型コラム領域及び前記ｐ型コラム領域でスーパージャンクション構造が構成された半導体基体と、
前記半導体基体の第１主面側にゲート絶縁膜を介して形成されたゲート電極とを備える半導体装置であって、
前記ｎ型コラム領域及び前記ｐ型コラム領域には、深さ方向に沿ってみたときに局所的に密度が濃くなる結晶欠陥が生成されており、
前記第１主面を基準として、前記スーパージャンクション構造の最深部までの深さをＤｐとし、前記結晶欠陥の密度が最大値を示す深さをＤｄとし、前記結晶欠陥の密度分布の半値幅をＷとしたときに、０．２５Ｄｐ≦Ｄｄ≦０．５Ｄｐかつ０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係を満たすことを特徴とする半導体装置。
【請求項２】
０．４Ｄｐ≦Ｄｄ≦０．５Ｄｐの関係を満たすことを特徴とする請求項１に記載の半導体装置。
【請求項３】
（Ｄｐ−Ｄｄ）＞０．５Ｗの関係を満たすことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
ｎ型コラム領域及びｐ型コラム領域を有し、前記ｎ型コラム領域及び前記ｐ型コラム領域でスーパージャンクション構造が構成された半導体基体と、前記半導体基体の第１主面側にゲート絶縁膜を介して形成されたゲート電極とを備える所定の構造体を準備する準備工程と、
前記所定の構造体の前記ｎ型コラム領域及び前記ｐ型コラム領域に、深さ方向に沿ってみたときに局所的に密度が濃くなるように結晶欠陥を生成する結晶欠陥生成工程と、をこの順序で含み、
結晶欠陥生成工程では、前記第１主面を基準として、前記スーパージャンクション構造の最深部までの深さをＤｐとし、前記結晶欠陥の密度が最大値を示す深さをＤｄとし、前記結晶欠陥の密度分布の半値幅をＷとしたときに、０．２５Ｄｐ≦Ｄｄ≦０．５Ｄｐかつ０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係を満たすように前記結晶欠陥を生成することを特徴とする半導体装置の製造方法。
【請求項５】
前記結晶欠陥生成工程では、０．４Ｄｐ≦Ｄｄ≦０．５Ｄｐの関係を満たすように前記結晶欠陥を生成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記結晶欠陥生成工程では、（Ｄｐ−Ｄｄ）＞０．５Ｗの関係を満たすように前記結晶欠陥を生成することを特徴とする請求項４又は５に記載の半導体装置の製造方法。
【請求項７】
前記結晶欠陥生成工程では、Ｈｅ照射又はプロトン照射によって前記結晶欠陥を生成することを特徴とする請求項４〜６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記Ｈｅ照射又は前記プロトン照射のドーズ量は、５×１０１０個／ｃｍ２〜２×１０１２個／ｃｍ２の範囲内にあることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記結晶欠陥生成工程の後に、３００℃〜５００℃でアニールを行うアニール工程をさらに含むことを特徴とする請求項４〜８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記結晶欠陥が生成されていないことを除いて前記半導体装置と同様の構成を有するものを基礎半導体装置とし、前記基礎半導体装置のボディダイオードが順バイアスされ定格電流の１／２以上の順方向電流が流れている状態から前記基礎半導体装置を逆回復動作させた場合において逆回復電流がピーク値を示すときにキャリア溜まりが形成される領域の中心深さをＤｃとするとき、
｜Ｄｃ−Ｄｄ｜≧０．５Ｗの関係を満たすことを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項１１】
前記結晶欠陥が生成されていないことを除き製造を企図する半導体装置と同様の構成を有するものを基礎半導体装置とし、前記基礎半導体装置のボディダイオードが順バイアスされ定格電流の１／２以上の順方向電流が流れている状態から前記基礎半導体装置を逆回復動作させた場合において逆回復電流がピーク値を示すときにキャリア溜まりが形成される領域の中心深さをＤｃとするとき、
前記結晶欠陥生成工程では、｜Ｄｃ−Ｄｄ｜≧０．５Ｗの関係を満たすように前記結晶欠陥を生成することを特徴とする請求項４〜９のいずれかに記載の半導体装置の製造方法。
【請求項１２】
ｎ型コラム領域及びｐ型コラム領域を有し、前記ｎ型コラム領域及び前記ｐ型コラム領域でスーパージャンクション構造が構成された半導体基体と、前記半導体基体の第１主面の側にゲート絶縁膜を介して形成されたゲート電極とを備える所定の構造体を準備する準備工程と、
前記所定の構造体の前記ｎ型コラム領域及び前記ｐ型コラム領域に、深さ方向に沿ってみたときに局所的に密度が濃くなるように結晶欠陥を生成する結晶欠陥生成工程と、を含み、
結晶欠陥生成工程では、前記第１主面を基準として、前記スーパージャンクション構造の最深部までの深さをＤｐとし、前記結晶欠陥の密度が最大値を示す深さをＤｄとし、前記結晶欠陥の密度分布の半値幅をＷとしたときに、０．２５Ｄｐ≦Ｄｄ≦０．５Ｄｐかつ０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係を満たすように前記結晶欠陥を生成することを特徴とする半導体装置の製造方法。
【国際調査報告】
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