(57)【要約】  第１導電型の半導体基板の第１主面内のセル領域において表層に第２導電型の第１ウェルが形成されている。第１ウェル内において表層に第１導電型の拡散領域が形成されている。第１ウェル上に第１ゲート絶縁膜が形成され、その上に第１ゲート電極が形成されている。セル領域の外周部において第１主面の表層に第２導電型の第２ウェルが形成されている。第２ウェル上に第２ゲート絶縁膜が形成され、その外周側に厚いフィールド酸化膜が形成されている。ゲート絶縁膜及びフィールド酸化膜上に連続して、第１ゲート電極に接続された第２ゲート電極が形成されている。第１，第２ウェル及び拡散領域に第１電極が接続されている。半導体基板の第２主面に第２電極が形成されている。セル領域の外周を１周するようにフィールド酸化膜上に、第２ゲート電極に接続されたゲート配線が形成されている。ゲート配線は、第２ゲート電極の構成物質をシリサイド化させたものである。
2010125661.tif 000002
【特許請求の範囲】
【請求項１】
互いに対向する第１主面及び第２主面を有する第１導電型の半導体基板と、
前記第１主面内のセル領域において前記第１主面の表層に形成された第２導電型の第１ウェルと、
前記第１ウェル内において前記第１主面の表層に形成された第１導電型の拡散領域と、
前記第１ウェル上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記セル領域の外周部において前記第１主面の表層に形成された第２導電型の第２ウェルと、
前記第２ウェル上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜よりも外周側において前記第２ウェル上に形成され、前記第２ゲート絶縁膜よりも厚いフィールド酸化膜と、
前記第２ゲート絶縁膜及び前記フィールド酸化膜上に連続して形成され、前記第１ゲート電極に電気的に接続された第２ゲート電極と、
前記第１ウェル、前記第２ウェル及び前記拡散領域に電気的に接続された第１電極と、
前記半導体基板の前記第２主面に形成された第２電極と、
前記セル領域の外周を１周するように前記フィールド酸化膜上に形成され、前記第２ゲート電極に電気的に接続されたゲート配線と、
前記ゲート配線に電気的に接続されたゲートパッドとを備え、
前記ゲート配線は、前記第２ゲート電極の構成物質をシリサイド化させたものであることを特徴とする半導体装置。
【請求項２】
前記第１電極は、前記第２ゲート電極及び前記第２ゲート絶縁膜よりも前記第１主面の内側において前記第２ウェルに接続されていることを特徴とする請求項２に記載の半導体装置。
【請求項３】
前記半導体基板の基板材料はＳｉＣであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１ゲート電極及び前記第２ゲート電極はポリシリコンからなることを特徴とする請求項１−３の何れか１項に記載の半導体装置。
【請求項５】
前記第１ゲート電極及び前記第２ゲート電極は、ポリシリコンと、Ｔｉ、Ｍｏ、Ｗ、Ｎｂ、Ｔａ、Ｓｉの少なくとも１つの金属又は前記金属の窒化物を含む層との積層膜からなることを特徴とする請求項１−３の何れか１項に記載の半導体装置。
【請求項６】
前記拡散領域はソース領域であり、
前記第１電極はソース電極であり、
前期第２電極はドレイン電極であることを特徴とする請求項１−５の何れか１項に記載の半導体装置。
【請求項７】
前記半導体基板の前記第２主面と前記第２電極の間に形成された第２導電型のコレクタ層を更に備え、
前記拡散領域はエミッタ領域であり、
前記第１電極はエミッタ電極であり、
前記第２電極はコレクタ電極であることを特徴とする請求項１−５の何れか１項に記載の半導体装置。
【請求項８】
互いに対向する第１主面及び第２主面を有する第１導電型の半導体基板を用意する工程と、
前記第１主面内のセル領域において前記第１主面の表層に第２導電型の第１ウェルを形成し、前記セル領域の外周部において前記第１主面の表層に第２導電型の第２ウェルを形成する工程と、
前記第１ウェル内において前記第１主面の表層に第１導電型の拡散領域を形成する工程と、
前記第１ウェル上に第１ゲート絶縁膜を形成し、前記第２ウェル上に第２ゲート絶縁膜を形成する工程と、
前記第２ゲート絶縁膜よりも外周側において前記第２ウェル上に、前記第２ゲート絶縁膜よりも厚いフィールド酸化膜を形成する工程と、
前記第１ゲート絶縁膜上に第１ゲート電極を形成する工程と、
前記第２ゲート絶縁膜及び前記フィールド酸化膜上に連続して、前記第１ゲート電極に電気的に接続された第２ゲート電極を形成する工程と、
前記第１ゲート電極及び前記第２ゲート電極を覆うように前記第１主面に層間絶縁膜を形成する工程と、
前記層間絶縁膜をエッチングして、前記第１ウェル及び前記拡散領域上に第１コンタクトホールを形成し、前記第２ウェル上に第２コンタクトホールを形成する工程と、
前記層間絶縁膜をエッチングして、前記第２ゲート電極の一部を露出させる工程と、
露出させた前記第２ゲート電極の一部をシリサイド化させることにより、前記セル領域の外周を１周するように前記フィールド酸化膜上にゲート配線を形成する工程と、
前記第１コンタクトホールを介して前記第１ウェル及び前記拡散領域に電気的に接続され、前記第２コンタクトホールを介して前記第２ウェルに電気的に接続された第１電極を形成する工程と、
前記半導体基板の前記第２主面に第２電極を形成する工程と、
前記ゲート配線に電気的に接続されたゲートパッドを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項９】
前記第２ゲート電極を露出させずに、前記層間絶縁膜をエッチングして前記第１コンタクトホール及び前記第２コンタクトホールを形成し、前記第１コンタクトホール及び前記第２コンタクトホールにおいて露出させた前記半導体基板の表面をシリサイド化させ、
前記半導体基板の表面をシリサイド化させた後に、前記層間絶縁膜をエッチングして前記第２ゲート電極の一部を露出させて、露出させた前記第２ゲート電極の一部をシリサイド化させて前記ゲート配線を形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ構造のスイッチング素子を有する半導体装置及びその製造方法に関し、特に信頼性を向上することができる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来の電力用縦型ＭＯＳＦＥＴにおいて、ゲート電極は導電性が良くないポリシリコンで形成されている。そこで、低抵抗のＡｌ又はその合金や銅を含む金属膜からなるゲート配線をチップ外周に形成することで、各ユニットセルのゲート電極に電位を供給し易くし、スイッチングの高速化を図っている（例えば特許文献１，２参照）。このゲート配線やゲートパッドの下の半導体には、空乏層の伸びを助け耐圧の劣化を防ぐためにｐ型ウェルが形成されている。【０００３】
また、ユニットセルが形成されたセル領域の外周部（ゲートパッド部を含む）に微細なダイオードを一列に配置した半導体装置が提案されている（例えば特許文献１の図１，２）。このダイオードは、ＭＯＳＦＥＴがＯＮ状態（順方向バイアス）からＯＦＦ状態（逆方向バイアス）にスイッチング（ターンオフ）する際に、順方向バイアス時にｐ型ウェルからｎ型ドレイン層に注入されたホールを吸収し、寄生トランジスタがＯＮするのを防止できる（例えば特許文献１の図３参照）。【０００４】
ＭＯＳＦＥＴがターンオフすると、ドレイン電極の電圧（ドレイン電圧）がおよそ０Ｖから数百Ｖに急激に上昇する。このため、ｐ型ウェルとｎ型ドレイン層との間に存在する寄生容量を介して、変位電流がｐ型ウェル内に流れ込む。これはＭＯＳＦＥＴのｐ型ウェルでも、ダイオードのｐ型ウェルでも、ゲート配線下のｐ型ウェルでも同様である。【０００５】
ｐ型ウェルはコンタクトホールを介してフィールドプレートに電気的に接続され、フィールドプレートはソース電極に電気的に接続されている。従って、ゲート配線下のｐ型ウェル内に流れ込んだ変位電流は、コンタクトホール及びフィールドプレートを介してソース電極に流入する。【０００６】
【特許文献１】特開平５−１９８８１６
【特許文献２】特開２００６−１９６０８
【発明の開示】
【発明が解決しようとする課題】
【０００７】
チップ外周のゲート配線は、数μｍから数１０μｍの幅を持ち、ソースパッドから十分な間隔を空けて形成される。これは、ゲート配線及びソースパッドとなる金属膜の厚さが数μｍから１０μｍにも及ぶため、それらのパターニングにおけるプロセスマージンを確保するためである。このため、例えばソースパッドからゲート配線の外側までの長さは、数μｍから１００μｍに及ぶ。従って、ゲート配線下のｐ型ウェルは、ＭＯＳＦＥＴのｐ型ウェルやダイオードのｐ型ウェルに比べて面積が非常に大きい。【０００８】
ｐ型ウェル自体に抵抗が存在するため、面積が大きいゲート配線下のｐ型ウェルに変位電流が流れると、当該ｐ型ウェル内に無視し得ない値の電位降下が発生する。従って、当該ｐ型ウェルのコンタクトホールから離れた箇所は比較的大きな電位を有する。この電位は、ドレイン電圧Ｖの時間ｔに対する変動ｄＶ／ｄｔが大きくなるほど大きくなる。【０００９】
また、ゲート配線下のｐ型ウェルのコンタクトホールから離れた箇所の上に、ゲート配線に接続されたゲート電極がゲート絶縁膜を介して設けられている。そして、ＭＯＳＦＥＴがターンオフした直後に、ゲート電極の電圧は０Ｖに近い。従って、ゲート電極とゲート配線下のｐ型ウェルの間のゲート絶縁膜に大きな電界がかかり、ゲート絶縁膜が破壊される。これにより、ゲート電極とソース電極の間の短絡が発生し、信頼性が低下するという問題があった。【００１０】
また、昨今では、ＳｉＣ（炭化珪素）を基板材料とするスイッチング素子（ＭＯＳＦＥＴやＩＧＢＴ）が、低消費電力のスイッチング素子として期待されている。このＳｉＣデバイスをインバータのスイッチング素子として用いることにより、インバータの損失を低減できる。損失を更に低減するには、スイッチング素子の更なる高速駆動化（ｄＶ／ｄｔを大きくする）が必要である。しかし、ＳｉＣを基板材料とするスイッチング素子は、ＳｉＣのバンドギャップが大きいために、Ｓｉを基板材料とするスイッチング素子と比較して半導体層の十分な低抵抗化が困難である。このため、寄生抵抗が大きくなり、ｐ型ウェルに発生する電位が大きくなるため、上記の問題が深刻であった。【００１１】
本発明は、上述のような課題を解決するためになされたもので、その目的は、信頼性を向上することができる半導体装置及びその製造方法を得るものである。
【課題を解決するための手段】
【００１２】
第１の発明は、
互いに対向する第１主面及び第２主面を有する第１導電型の半導体基板と、
前記第１主面内のセル領域において前記第１主面の表層に形成された第２導電型の第１ウェルと、
前記第１ウェル内において前記第１主面の表層に形成された第１導電型の拡散領域と、
前記第１ウェル上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記セル領域の外周部において前記第１主面の表層に形成された第２導電型の第２ウェルと、
前記第２ウェル上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜よりも外周側において前記第２ウェル上に形成され、前記第２ゲート絶縁膜よりも厚いフィールド酸化膜と、
前記第２ゲート絶縁膜及び前記フィールド酸化膜上に連続して形成され、前記第１ゲート電極に電気的に接続された第２ゲート電極と、
前記第１ウェル、前記第２ウェル及び前記拡散領域に電気的に接続された第１電極と、
前記半導体基板の前記第２主面に形成された第２電極と、
前記セル領域の外周を１周するように前記フィールド酸化膜上に形成され、前記第２ゲート電極に電気的に接続されたゲート配線と、
前記ゲート配線に電気的に接続されたゲートパッドとを備え、
前記ゲート配線は、前記第２ゲート電極の構成物質をシリサイド化させたものであることを特徴とする半導体装置である。【００１３】
第２の発明は、
互いに対向する第１主面及び第２主面を有する第１導電型の半導体基板を用意する工程と、
前記第１主面内のセル領域において前記第１主面の表層に第２導電型の第１ウェルを形成し、前記セル領域の外周部において前記第１主面の表層に第２導電型の第２ウェルを形成する工程と、
前記第１ウェル内において前記第１主面の表層に第１導電型の拡散領域を形成する工程と、
前記第１ウェル上に第１ゲート絶縁膜を形成し、前記第２ウェル上に第２ゲート絶縁膜を形成する工程と、
前記第２ゲート絶縁膜よりも外周側において前記第２ウェル上に、前記第２ゲート絶縁膜よりも厚いフィールド酸化膜を形成する工程と、
前記第１ゲート絶縁膜上に第１ゲート電極を形成する工程と、
前記第２ゲート絶縁膜及び前記フィールド酸化膜上に連続して、前記第１ゲート電極に電気的に接続された第２ゲート電極を形成する工程と、
前記第１ゲート電極及び前記第２ゲート電極を覆うように前記第１主面に層間絶縁膜を形成する工程と、
前記層間絶縁膜をエッチングして、前記第１ウェル及び前記拡散領域上に第１コンタクトホールを形成し、前記第２ウェル上に第２コンタクトホールを形成する工程と、
前記層間絶縁膜をエッチングして、前記第２ゲート電極の一部を露出させる工程と、
露出させた前記第２ゲート電極の一部をシリサイド化させることにより、前記セル領域の外周を１周するように前記フィールド酸化膜上にゲート配線を形成する工程と、
前記第１コンタクトホールを介して前記第１ウェル及び前記拡散領域に電気的に接続され、前記第２コンタクトホールを介して前記第２ウェルに電気的に接続された第１電極を形成する工程と、
前記半導体基板の前記第２主面に第２電極を形成する工程と、
前記ゲート配線に電気的に接続されたゲートパッドを形成する工程とを備えることを特徴とする半導体装置の製造方法である。
【発明の効果】
【００１４】
本発明により、信頼性を向上することができる。
【図面の簡単な説明】
【００１５】
【図１】実施例１に係る半導体装置を示す上面図である。
【図２】図１の領域Ａを拡大した上面図である。
【図３】図２に対する変形例を示す上面図である。
【図４】図２に対する変形例を示す上面図である。
【図５】図２のＢ−Ｂ´における断面図である。
【図６】図２においてソースパッド、層間絶縁膜及びゲートパッドを省略した透視平面図である。
【図７】図６に対する変形例を示す上面図である。
【図８】図６のゲート電極やフィールド酸化膜の下に位置するｎ型ＳｉＣドリフト層を示す透視平面図である。
【図９】図８に対する変形例を示す上面図である。
【図１０】実施例１に係る半導体装置の製造方法を説明するための断面図である。
【図１１】実施例１に係る半導体装置の製造方法を説明するための断面図である。
【図１２】実施例１に係る半導体装置の製造方法を説明するための断面図である。
【図１３】実施例１に係る半導体装置の製造方法を説明するための断面図である。
【図１４】実施例１に係る半導体装置の製造方法を説明するための断面図である。
【図１５】実施例２に係る半導体装置を示す断面図である。
【図１６】実施例２に係る半導体装置の製造方法を説明するための断面図である。
【図１７】実施例２に係る半導体装置の製造方法を説明するための断面図である。
【図１８】実施例２に係る半導体装置の製造方法を説明するための断面図である。
【図１９】実施例３に係る半導体装置の製造方法を説明するための断面図である。
【図２０】実施例３に係る半導体装置の製造方法を説明するための断面図である。
【図２１】実施例３に係る半導体装置の製造方法を説明するための断面図である。
【図２２】実施例４に係る半導体装置を示す断面図である。
【符号の説明】
【００１６】
１０  ｎ型ＳｉＣ基板（半導体基板）
１２  セル領域
１４  ソースパッド（第１電極）
１６  ゲート配線
１８  ゲートパッド
２０  ｎ型ＳｉＣドリフト層（半導体基板）
２２  ｐ型ウェル（第１ウェル）
２４  ｎ型ソース領域（拡散領域）
２８  ｐ型ウェル（第２ウェル）
３６  ゲート絶縁膜（第１ゲート絶縁膜）
３８  ゲート電極（第１ゲート電極）
４０  ゲート絶縁膜（第２ゲート絶縁膜）
４２  フィールド酸化膜
４４  ゲート電極（第２ゲート電極）
４６  層間絶縁膜
６０  ドレイン電極（第２電極）
７４  エミッタ電極（第１電極）
７６  ｎ型エミッタ領域（拡散領域）
７８  コレクタ電極（第２電極）
８０  ｐ型コレクタ層（コレクタ層）
【発明を実施するための最良の形態】
【００１７】
実施例１．
［装置の構造］
図１は、実施例１に係る半導体装置を示す上面図である。ｎ型ＳｉＣ基板１０は、互いに対向する上面（第１主面）及び下面（第２主面）を有する。ｎ型ＳｉＣ基板１０の上面内に、ＭＯＳＦＥＴの最小単位構造である複数のユニットセル（図１では図示せず）が並列に配置されたセル領域１２が存在する。このセル領域１２上に、各ユニットセルのソースに接続されたソースパッド１４（ソース電極）が形成されている。セル領域１２の外周部においてセル領域１２の外周を１周するように、ソースパッド１４とは離間してゲート配線１６が形成されている。【００１８】
セル領域１２の外周部（具体的にはｎ型ＳｉＣ基板１０の上面の外周の一辺の中央部）にゲートパッド１８が形成されている。ゲートパッド１８はゲート配線１６に電気的に接続されている。ゲートパッド１８には外部の制御回路（図示せず）からゲート電圧が印加される。このゲート電圧がゲート配線１６を介して各ユニットセルのゲートに供給される。【００１９】
図２は、図１の領域Ａを拡大した上面図である。図２においてゲートパッド１８を透視して破線で示している。ゲート配線１６は、ゲートパッド１８の下側領域において図面下方を通って左上及び右上から出ている。図３，図４は図２に対する変形例を示す上面図である。図３ではゲート配線１６はゲートパッド１８の下側領域において図面上方を通って左上及び右上から出ている。図４ではゲート配線１６はゲートパッド１８の下側領域において全面に広がって左上及び右上から出ている。【００２０】
図５は図２のＢ−Ｂ´における断面図である。ｎ型ＳｉＣ基板１０上にｎ型ＳｉＣドリフト層２０が形成されている。ｎ型ＳｉＣドリフト層２０の不純物濃度は１×１０１３ｃｍ−３〜１×１０１８ｃｍ−３、厚みは５μｍ〜２００μｍである。【００２１】
セル領域１２においてｎ型ＳｉＣドリフト層２０の上面の表層にｐ型ウェル２２が形成されている。ｐ型ウェル２２内においてｎ型ＳｉＣドリフト層２０の上面の表層にｎ型ソース領域２４及びｐ＋型ウェルコンタクト領域２６が形成されている。ｎ型ソース領域２４の底面はｐ型ウェル２２の底面を超えない。ｎ型ソース領域２４の不純物濃度は１×１０１７ｃｍ−３〜１×１０２１ｃｍ−３であり、ｐ型ウェル２２の不純物濃度を超えている。【００２２】
セル領域１２の外周部においてｎ型ＳｉＣドリフト層２０の上面の表層にｐ型ウェル２８及びＪＴＥ（Junction Termination Extension）領域３０が形成されている。ｐ型ウェル２８内においてｎ型ＳｉＣドリフト層２０の上面の表層にｐ＋型ウェルコンタクト領域３２が形成されている。外端部においてｎ型ＳｉＣドリフト層２０の上面の表層にｎ型フィールドストッパ領域３４が形成されている。【００２３】
ｐ型ウェル２２，２８は、深さが例えば０．３μｍ〜２．０μｍであり、ｎ型ＳｉＣドリフト層２０の底面を超えない。ｐ型ウェル２２，２８の不純物濃度は１×１０１５ｃｍ−３〜１×１０１９ｃｍ−３であり、ｎ型ＳｉＣドリフト層２０の不純物濃度を超えている。ただし、ｎ型ＳｉＣドリフト層２０の最表面近傍に限っては、ＳｉＣ半導体装置のチャネル領域における導電性を高めるために、ｐ型ウェル２２，２８の不純物濃度がｎ型ＳｉＣドリフト層２０の不純物濃度を下回っていてもよい。なお、ｎ型不純物としてＮ（窒素）又はＰ（リン）が好適であり、ｐ型不純物としてＡｌ（アルミニュウム）又はＢ（ホウ素）が好適である。【００２４】
ｐ型ウェル２２上にゲート絶縁膜３６が形成されている。ゲート絶縁膜３６上にゲート電極３８が形成されている。一方、ｐ型ウェル２８上にゲート絶縁膜４０が形成されている。ゲート絶縁膜４０よりも外周側においてｐ型ウェル２８上にフィールド酸化膜４２が形成されている。このフィールド酸化膜４２の膜厚はゲート絶縁膜４０の膜厚の１０倍程度であることが望ましく、例えば０．５μｍ〜２μｍである。そして、ゲート絶縁膜４０及びフィールド酸化膜４２上に連続してゲート電極４４が形成されている。このゲート電極４４はゲート電極３８に電気的に接続されている。ゲート電極３８，４４はポリシリコンからなる。【００２５】
ゲート配線１６が、ゲート電極４４よりも外周側においてフィールド酸化膜４２上に形成されている。ゲート配線１６は、その直下または水平方向の位置でゲート電極４４に電気的に接続されている。ゲート配線１６は、ゲート電極４４の構成物質であるポリシリコンをシリサイド化させたものである。【００２６】
全面に層間絶縁膜４６が形成され、この層間絶縁膜４６にはｎ型ソース領域２４及びｐ＋型ウェルコンタクト領域２６上にコンタクトホール４８が形成され、ｐ＋型ウェルコンタクト領域３２上にコンタクトホール５０が形成され、ゲート配線１６上にコンタクトホール５２が形成されている。コンタクトホール４８，５０，５２の幅は０．１μｍ〜１００μｍである。ただし、コンタクトホール５０，５２の幅をできるだけ短く（例えば数μｍ）すれば、ｐ型ウェル２８の幅を縮小できるため好ましい。【００２７】
オーミック電極５４がコンタクトホール４８を介してｎ型ソース領域２４及びｐ＋型ウェルコンタクト領域２６にオーミック接触し、オーミック電極５６がコンタクトホール５０を介してｐ＋型ウェルコンタクト領域３２にオーミック接触している。ソースパッド１４は、オーミック電極５４，５６を介してｐ型ウェル２２，２８及びｎ型ソース領域２４に電気的に接続されている。また、裏面オーミック電極５８がｎ型ＳｉＣ基板１０の下面にオーミック接触し、裏面オーミック電極５８上にドレイン電極６０が形成されている。【００２８】
セル領域１２に縦型ＭＯＳＦＥＴの複数のユニットセルが形成されている。各ユニットセルはｐ型ウェル２２、ｐ＋型ウェルコンタクト領域２６及びｎ型ソース領域２４を含む。一方、セル領域１２の外周部においてダイオードが形成されている。ダイオードはｎ型ＳｉＣドリフト層２０、ｐ型ウェル２８及びｐ＋型ウェルコンタクト領域３２を含む。ダイオードは各ユニットセルに並列接続されている。ダイオードのアノードにソースパッド１４が接続され、ダイオードのカソードにドレイン電極６０が接続されている。【００２９】
図６は、図２においてソースパッド１４、層間絶縁膜４６及びゲートパッド１８を省略した透視平面図である。ゲート電極４４の外側面にゲート配線１６が接続されている。ゲート電極３８，４４は、コンタクトホール４８，５０を形成するために、一部開口されている。図７は図６に対する変形例を示す上面図である。図７に示すように、ゲート電極４４がゲート配線１６よりも外側にせり出していてもよい。【００３０】
図８は、図６のゲート電極４４やフィールド酸化膜４２の下に位置するｎ型ＳｉＣドリフト層２０を示す透視平面図である。ｎ型ＳｉＣドリフト層２０の上面の表層には、コンタクトホール４８，５０の中央下部にそれぞれｐ＋型ウェルコンタクト領域２６，３２が形成されている。コンタクトホール４８の下部及びその周囲にｎ型ソース領域２４が形成されている。ｐ＋型ウェルコンタクト領域２６及びｎ型ソース領域２４を内包するようにｐ型ウェル２２が形成されている。ｐ＋型ウェルコンタクト領域３２を内包するようにｐ型ウェル２８が形成されている。ｐ型ウェル２２，２８及びｎ型ソース領域２４は、コンタクトホール４８，５０を介してソースパッド１４が電気的に接続され、ほぼ同電位になる。ｐ型ウェル２８及びＪＴＥ領域３０はフィールド酸化膜４２の下方の一部に形成されている。【００３１】
図９は図８に対する変形例を示す上面図である。図８ではユニットセル及びダイオードが上下左右に等間隔で配置されていているが、図９に示すようにユニットセル及びダイオードが互い違いに配置されていてもよい。【００３２】
［装置の製造方法］
実施例１に係る半導体装置の製造方法について説明する。図１０−１４は実施例１に係る半導体装置の製造方法を説明するための断面図である。【００３３】
まず、図１０に示すように、ｎ型ＳｉＣ基板１０を用意する。ｎ型ＳｉＣ基板１０は、ｃ軸方向に対して８°以下に傾斜されていてもよいし、傾斜していなくてもよく、どの様な面方位を有していてもよい。ｎ型ＳｉＣ基板１０上にｎ型ＳｉＣドリフト層２０をエピタキシャル成長させる。【００３４】
次に、フォトリソグラフィーにより加工されたレジストマスクまたは酸化膜マスクなどを利用してｎ型ＳｉＣドリフト層２０の上面の表層に不純物をイオン注入して、ｐ型ウェル２２、ｐ型ウェル２８、ｎ型ソース領域２４及びＪＴＥ領域３０、ｎ型フィールドストッパ領域３４を形成する。【００３５】
次に、ｐ型ウェル２２，２８とソースパッド１４の良好な金属接触を実現するために、ｐ型ウェル２２，２８よりも濃い不純物濃度を有するｐ＋型ウェルコンタクト領域２６，３２を、イオン注入によりそれぞれｐ型ウェル２２，２８内に形成する。なお、イオン注入は、１５０℃以上の基板温度で行うことが望ましい。【００３６】
次に、アルゴンや窒素等の不活性ガス雰囲気又は真空中において、温度１５００℃〜２２００℃で０．５分〜６０分の熱処理を行うことで、注入された不純物を電気的に活性化する。その後、犠牲酸化によってｎ型ＳｉＣドリフト層２０の上面に酸化膜（図示せず）を形成し、この酸化膜のフッ酸による除去で表面変質層を除去して清浄な面を得る。【００３７】
次に、図１１に示すように、シリコン酸化膜からなるフィールド酸化膜４２をＣＶＤ法などによって堆積し、フィールド酸化膜４２をパターニングしてセル領域１２及びダイオードの部分に開口を形成する。この開口部分に例えば熱酸化法又は堆積法によってゲート絶縁膜３６，４０を形成する。【００３８】
次に、ポリシリコンをＣＶＤ法により堆積し、フォトリソグラフィー及びドライエッチングによってパターニングしてゲート電極３８，４４を形成する。このポリシリコンには、シート抵抗を低くするためにリンやホウ素を含有させる。リンやホウ素は、ポリシリコンの成膜中に取り込んでもよいし、イオン注入とその後の熱処理によって導入してもよい。【００３９】
ここで、ゲート電極４４の外端面がフィールド酸化膜４２上に存在するようにする。これにより、ゲート電極４４のドライエッチングにおけるオーバーエッチによって、端面でむき出しになるゲート絶縁膜４０の品質劣化を防ぐことができる。さらに、後に形成されるゲート配線１６をフィールド酸化膜４２上に設けることができる。これにより、ゲート配線１６のシリサイド化によるゲート絶縁膜４０の突き抜けを防ぎ、ゲート／ソース間の短絡を防ぐことができる。【００４０】
次に、図１２に示すように、ゲート電極３８，４４を覆うようにｎ型ＳｉＣドリフト層２０上に層間絶縁膜４６をＣＶＤ法などによって形成する。そして、層間絶縁膜４６を例えばドライエッチングして、コンタクトホール４８，５０，５２を形成する。なお、図１３に示すように、コンタクトホール５２の代わりに、ゲート電極４４の外端面よりも外側の層間絶縁膜４６を全て除去して、ゲート電極４４の一部を露出させてもよい。【００４１】
次に、全面にＮｉを主とした金属膜（図示せず）を成膜する。そして、６００〜１１００℃での熱処理によってＳｉＣ及びポリシリコンとのシリサイドを形成する。さらに、層間絶縁膜４６上に残留した金属膜を硫酸や硝酸や塩酸やそれらの過酸化水素混合液などで除去する。これにより、図１４に示すように、コンタクトホール４８，５０において露出させたｎ型ＳｉＣドリフト層２０の表面をシリサイド化させることにより、オーミック電極５４，５６を自己整合的に形成する。そして、コンタクトホール５２において露出させたゲート電極４４の一部をシリサイド化させることにより、ゲート配線１６を自己整合的に形成する。【００４２】
ここで、金属膜とＳｉＣの反応速度よりも金属膜とポリシリコンの反応速度の方が速い。従って、オーミック電極５４，５６のシリサイドを形成するために１０００℃で２分間の熱処理を行うと、ゲート配線１６のシリサイドは、Ｎｉと接触しているポリシリコン上面から深さ方向に形成されるだけでなく、Ｎｉと接触していない層間絶縁膜４６下のポリシリコンにも形成される。【００４３】
また、ゲート配線１６及びオーミック電極５４，５６を形成する過程で、ｎ型ＳｉＣ基板１０の裏面に同様の金属膜を成膜した後に、熱処理を行って裏面オーミック電極５８を形成する。これにより、ｎ型ＳｉＣ基板１０とドレイン電極６０の間で良好なオーミック接触が形成される。【００４４】
次に、Ａｌ等の配線金属をスパッタ法又は蒸着法によって形成してパターニングすることで、ゲートパッド１８及びソースパッド１４を形成する。そして、裏面オーミック電極５８上に金属膜を形成してドレイン電極６０を形成する。以上の工程により、実施例１に係る半導体装置が製造される。【００４５】
なお、図示しないが、ｎ型ＳｉＣ基板１０の表面側をシリコン窒化膜やポリイミドなどの保護膜で覆ってもよい。ただし、ゲートパッド１８及びソースパッド１４のしかるべき位置で保護膜に開口を形成して、外部の制御回路と接続できるようにする。【００４６】
［効果］
ＭＯＳＦＥＴがＯＮ状態からＯＦＦ状態へスイッチングすると、ドレイン電極の電圧（ドレイン電圧）がおよそ０Ｖから数百Ｖに急激に上昇する。そうするとｐ型ウェル２２，２８及びＪＴＥ領域３０とｎ型ＳｉＣドリフト層２０との間に存在する寄生容量を介して、変位電流がｐ型ウェル２２，２８に流れ込む。【００４７】
ｐ型ウェル２２は面積が小さいので内部の寄生抵抗が小さく、ある程度大きな変位電流が流れてもｐ型ウェル２２の電位上昇は小さい。一方、ｐ型ウェル２８とＪＴＥ領域３０を合わせたｐ型領域は面積が大きいので内部の寄生抵抗が大きく、ｐ型ウェル２８の電位上昇は大きい。【００４８】
そこで、実施例１では、ゲート電極３８，４４に電位を供給するゲート配線１６としてシリサイドを用いている。シリサイドは、従来の金属製のゲート電極よりも横方向面積を小さく形成できる。このため、ソースパッド１４からゲート配線１６の外側までの距離を短くすることができる。この短くした分だけゲート配線１６の下のｐ型ウェル２８を小さくすることができる。従って、ｐ型ウェル２８で発生する変位電流が小さくなり、ｐ型ウェル２８の電位上昇が小さくなる。これにより、ゲート絶縁膜４０の下のｐ型ウェル２８における高電界の発生を防ぎ、ゲート絶縁膜４０の破壊を防ぐことができる。よって、ゲート絶縁膜４０の破壊によるゲート電極４４，４８とソースパッド１４の間の短絡を防いで信頼性を向上することができる。【００４９】
また、ｐ型ウェル２８（ＪＴＥ領域３０）の外端部には、ＭＯＳＦＥＴがＯＮ状態からＯＦＦ状態へスイッチングした時に高電界が集中しやすい。そこで、ゲート絶縁膜４０の破壊によるゲート電極４４，４８とソースパッド１４の間の短絡を防ぐために、ｐ型ウェル２８（ＪＴＥ領域３０）の外端部とゲート電極４４及びゲート配線１６の距離を確保する必要がある。これに対して、実施例１では、両者の距離を確保しつつ、ｐ型ウェル２８を小さくすることができる。【００５０】
また、実施例１では、ゲート配線１６の下のｐ型ウェルとダイオードのｐ型ウェルがｐ型ウェル２８で共通である。このため、ソースパッド１４は、ゲート電極４４及びゲート絶縁膜４０よりも上面の内側においてｐ型ウェル２８に接続されている。これにより、ゲート配線１６の下のｐ型ウェルに電位を与えるフィールドプレートを別途設ける必要が無いので、構造が簡単になり、装置を縮小できる。さらに、ｐ型ウェル２８がソースパッド１４に接続された部分とゲート絶縁膜４０との距離が小さくなるので、ゲート絶縁膜４０の下の部分でｐ型ウェル２８の電位が大きくなるのを防ぐことができる。よって、この構成にもゲート絶縁膜４０の破壊を防ぐ効果が有る。【００５１】
また、ＳｉＣは低抵抗化が困難であるため、ｐ型ウェル２８に発生する電位が大きくなる。従って、基板材料がＳｉＣである場合に実施例１の構成は特に有効である。【００５２】
また、ゲート電極３８，４４はポリシリコンからなる。ポリシリコンは導電性がよくないため、ゲートパッド１８とゲート電極３８，４４の位置が離れると、両者の電位に時間的なずれが発生する。この時間的なずれは、ポリシリコンの抵抗と、ソースパッド１４及びゲート取り出し配線層で決まる寄生容量との時定数で決定される。そこで、セル領域１２の外周を１周するように低抵抗のシリサイドから成るゲート配線１６を形成することで、各ユニットセルのゲート電極３８，４４に電位を供給し易くし、スイッチングの高速化を図っている。さらに、ゲート配線１６は、ゲート電極４４の構成物質であるポリシリコンをシリサイド化させたものである。これにより、ゲート電極４４に連続してゲート配線１６を自己整合的に形成することができる。【００５３】
なお、通常の製品では、温度センサーや電流センサー用の電極が形成されている場合が多い。また、ゲートパッド１８の位置及び個数やソースパッド１４の形状等も多種多様である。しかし、これらは、実施例１に係る半導体装置の効果に何らの影響を及ぼすものでは無い。【００５４】
実施例２．
図１５は、実施例２に係る半導体装置を示す断面図である。ゲート電極３８，４４はポリシリコン６２、金属窒化物６４及び金属６６の積層膜からなる。金属６６はＴｉ、Ｍｏ、Ｗ、Ｎｂ、Ｔａ、Ｓｉの少なくとも１つである。金属窒化物６４はＴｉ、Ｍｏ、Ｗ、Ｎｂ、Ｔａ、Ｓｉの少なくとも１つの窒化物である。ゲート配線１６は、シリサイド層６８及び合金７０，７２の積層膜からなる。その他の構成は実施例１と同様である。【００５５】
実施例２に係る半導体装置の製造方法について説明する。
まず、実施例１の図１１のポリシリコンのゲート電極３８，４４の代わりに、図１６に示すように、ポリシリコン６２、金属窒化物６４及び金属６６をスパッタ法やＣＶＤ法などにより堆積し、パターニングしてゲート電極３８，４４を形成する。【００５６】
次に、図１７に示すように、層間絶縁膜４６をＣＶＤ法などによって堆積する。そして、例えばドライエッチング法によってコンタクトホール４８，５０を形成する。この際に、ゲート電極４４の外端面よりも外側の層間絶縁膜４６を全て除去するか、少なくともゲート電極４４の外側面が露出するように層間絶縁膜４６をパターニングする。【００５７】
次に、図１８に示すように、実施例１と同様にゲート配線１６及びオーミック電極５４，５６を形成する。ここで、ゲート電極４４を構成するポリシリコン６２、金属窒化物６４及び金属６６は、シリサイド化の熱処理前にそれぞれゲート電極４４の側壁において金属膜（図示せず）に接し、熱処理によってそれぞれシリサイド層６８及び合金７０，７２になる。この熱処理において、金属窒化物６４はポリシリコン６２への金属６６の拡散を防ぐ。なお、熱処理温度が低温であれば、窒素分布及び珪素分布によって分別される３層以上に形成されるが、熱処理温度が高温であれば相互拡散によって境界が不明瞭な合金層が形成される。【００５８】
次に、実施例１と同様にゲートパッド１８、ソースパッド１４及びドレイン電極６０を形成する。以上の工程により実施例２に係る半導体装置が製造される。【００５９】
実施例２では、ゲート電極３８，４４は、ポリシリコン６２、金属窒化物６４及び金属６６の積層膜からなる。これにより、ゲート電極３８，４４のシート抵抗が低減するため、より高速のスイッチング動作を行うことができる。【００６０】
実施例３．
実施例３に係る半導体装置の製造方法について説明する。
まず、実施例１の図１１の構造を製造する。そして、図１９に示すように、層間絶縁膜４６を堆積し、コンタクトホール４８，５０を形成する。即ち、実施例１とは異なり、この時点ではコンタクトホール５２を形成せず、ゲート電極４４を露出させない。【００６１】
次に、全面にＮｉを主とした金属膜（図示せず）を成膜する。そして、６００〜１１００℃での熱処理によってＳｉＣ及びポリシリコンとのシリサイドを形成する。さらに、層間絶縁膜４６上に残留した金属膜を硫酸や硝酸や塩酸やそれらの過酸化水素混合液などで除去する。これにより、図２０に示すように、コンタクトホール４８，５０において露出させたｎ型ＳｉＣドリフト層２０の表面をシリサイド化させてオーミック電極５４，５６を形成する。この際に、ｎ型ＳｉＣ基板１０の裏面に同様の金属膜を成膜した後に、熱処理を行って裏面オーミック電極５８を形成する。【００６２】
次に、図２１に示すように、層間絶縁膜４６にコンタクトホール５２を形成してゲート電極４４の一部を露出させる。そして、全面にＮｉを主とした金属膜（図示せず）を成膜し、熱処理を行って、露出させたゲート電極４４の一部をシリサイド化させてゲート配線１６を形成する。【００６３】
次に、実施例１と同様にゲートパッド１８、ソースパッド１４及びドレイン電極６０を形成する。以上の工程により実施例３に係る半導体装置が製造される。【００６４】
実施例３では、オーミック電極５４，５６とゲート配線１６を別々に形成するため、ゲート配線１６の組成を自由に設計することができる。【００６５】
ここで、金属膜とＳｉＣの反応速度よりも金属膜とポリシリコンの反応速度の方が速い。従って、後者の場合、前者の場合よりも低温でシリサイドが形成される。従って、オーミック電極５４，５６を形成した温度よりもより低温、例えば４００℃での熱処理によってゲート配線１６を形成することができる。そして、ポリシリコンとシリサイド層を形成する金属膜は、オーミック電極５４，５６の形成時に用いた金属膜と同一でなくてもよく、自由に選択できる。例えば、低温プロセスが好ましい場合には、より低温でシリサイド層を形成する金属膜を選択できる。ゲート配線１６の形成を低温で行うことで、金属のポリシリコン中への異常拡散を防ぐことができる。これにより、当該異常拡散によるゲート絶縁膜４０やフィールド酸化膜４２の絶縁不良による素子の不具合を抑えることができ、良品率を向上できる。【００６６】
なお、実施例３に係る半導体装置の製造方法は、実施例２のようにゲート電極３８，４４が積層膜からなる場合にも同様に適用することができる。【００６７】
実施例４．
図２２は、実施例４に係る半導体装置を示す断面図である。実施例１のソースパッド１４の代わりにエミッタ電極７４、ｎ型ソース領域２４の代わりにｎ型エミッタ領域７６、ドレイン電極６０の代わりにコレクタ電極７８が設けられている。そして、ｎ型ＳｉＣ基板１０の下面とコレクタ電極７８の間にｐ型コレクタ層８０が形成されている。その他の構成は実施例１と同様である。即ち、実施例１のセル領域１２には縦型ＭＯＳＦＥＴが形成されているのに対し、実施例４のセル領域１２にはＩＧＢＴが形成されている。この構成により、ゲート絶縁膜４０の破壊によるゲート電極４４，４８とエミッタ電極７４の間の短絡を防いで信頼性を向上することができる。【００６８】
このように、本発明はＭＯＳＦＥＴやＩＧＢＴ等のＭＯＳ構造のスイッチング素子に適用することができる。ただし、本発明の半導体装置は、スイッチング素子だけでなく、スイッチング素子に対して逆並列に接続されるフリーホイールダイオードや、スイッチング素子のゲート電圧を生成・印加する制御回路などをリードフレームに搭載して封止したインバータモジュールなどのパワーモジュールも含む。
【産業上の利用可能性】
【００６９】
本発明は、例えばインバータのような電力変換器に利用可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【手続補正書】
【提出日】平成23年7月6日(2011.7.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
互いに対向する第１主面及び第２主面を有する第１導電型の半導体基板と、
前記第１主面内のセル領域において前記第１主面の表層に形成された第２導電型の第１ウェルと、
前記第１ウェル内において前記第１主面の表層に形成された第１導電型の拡散領域と、
前記第１ウェル上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記セル領域の外周部において前記第１主面の表層に形成された第２導電型の第２ウェルと、
前記第２ウェル上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜よりも外周側において前記第２ウェル上に形成され、前記第２ゲート絶縁膜よりも厚いフィールド酸化膜と、
前記第２ゲート絶縁膜及び前記フィールド酸化膜上に連続して形成され、前記第１ゲート電極に電気的に接続された第２ゲート電極と、
前記第１ウェル、前記第２ウェル及び前記拡散領域に電気的に接続された第１電極と、
前記半導体基板の前記第２主面に形成された第２電極と、
前記セル領域の外周を１周するように前記フィールド酸化膜上に形成され、前記第２ゲート電極に電気的に接続されたゲート配線と、
前記ゲート配線に電気的に接続されたゲートパッドとを備え、
前記ゲート配線は、前記第２ゲート電極の構成物質をシリサイド化させたものであることを特徴とする半導体装置。
【請求項２】
前記第１電極は、前記第２ゲート電極及び前記第２ゲート絶縁膜よりも前記第１主面の内側において前記第２ウェルに接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の基板材料はＳｉＣであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１ゲート電極及び前記第２ゲート電極はポリシリコンからなることを特徴とする請求項１−３の何れか１項に記載の半導体装置。
【請求項５】
前記第１ゲート電極及び前記第２ゲート電極は、ポリシリコンと、Ｔｉ、Ｍｏ、Ｗ、Ｎｂ、Ｔａ、Ｓｉの少なくとも１つの金属又は前記金属の窒化物を含む層との積層膜からなることを特徴とする請求項１−３の何れか１項に記載の半導体装置。
【請求項６】
前記拡散領域はソース領域であり、
前記第１電極はソース電極であり、
前期第２電極はドレイン電極であることを特徴とする請求項１−５の何れか１項に記載の半導体装置。
【請求項７】
前記半導体基板の前記第２主面と前記第２電極の間に形成された第２導電型のコレクタ層を更に備え、
前記拡散領域はエミッタ領域であり、
前記第１電極はエミッタ電極であり、
前記第２電極はコレクタ電極であることを特徴とする請求項１−５の何れか１項に記載の半導体装置。
【請求項８】
互いに対向する第１主面及び第２主面を有する第１導電型の半導体基板を用意する工程と、
前記第１主面内のセル領域において前記第１主面の表層に第２導電型の第１ウェルを形成し、前記セル領域の外周部において前記第１主面の表層に第２導電型の第２ウェルを形成する工程と、
前記第１ウェル内において前記第１主面の表層に第１導電型の拡散領域を形成する工程と、
前記第１ウェル上に第１ゲート絶縁膜を形成し、前記第２ウェル上に第２ゲート絶縁膜を形成する工程と、
前記第２ゲート絶縁膜よりも外周側において前記第２ウェル上に、前記第２ゲート絶縁膜よりも厚いフィールド酸化膜を形成する工程と、
前記第１ゲート絶縁膜上に第１ゲート電極を形成する工程と、
前記第２ゲート絶縁膜及び前記フィールド酸化膜上に連続して、前記第１ゲート電極に電気的に接続された第２ゲート電極を形成する工程と、
前記第１ゲート電極及び前記第２ゲート電極を覆うように前記第１主面に層間絶縁膜を形成する工程と、
前記層間絶縁膜をエッチングして、前記第１ウェル及び前記拡散領域上に第１コンタクトホールを形成し、前記第２ウェル上に第２コンタクトホールを形成する工程と、
前記層間絶縁膜をエッチングして、前記第２ゲート電極の一部を露出させる工程と、
露出させた前記第２ゲート電極の一部をシリサイド化させることにより、前記セル領域の外周を１周するように前記フィールド酸化膜上にゲート配線を形成する工程と、
前記第１コンタクトホールを介して前記第１ウェル及び前記拡散領域に電気的に接続され、前記第２コンタクトホールを介して前記第２ウェルに電気的に接続された第１電極を形成する工程と、
前記半導体基板の前記第２主面に第２電極を形成する工程と、
前記ゲート配線に電気的に接続されたゲートパッドを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項９】
前記第２ゲート電極を露出させずに、前記層間絶縁膜をエッチングして前記第１コンタクトホール及び前記第２コンタクトホールを形成し、前記第１コンタクトホール及び前記第２コンタクトホールにおいて露出させた前記半導体基板の表面をシリサイド化させ、
前記半導体基板の表面をシリサイド化させた後に、前記層間絶縁膜をエッチングして前記第２ゲート電極の一部を露出させて、露出させた前記第２ゲート電極の一部をシリサイド化させて前記ゲート配線を形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【国際調査報告】
2010125661.tif 000025
2010125661.tif 000026