(57)【要約】  本発明の一実施形態におけるトンネル電界効果トランジスタは、第１導電型の第１半導体層と、第１領域において第１半導体層に対してヘテロ接合を実現する第２導電型の第２半導体層と、第１領域において第２半導体層を覆うゲート絶縁層と、ゲート絶縁層を覆うゲート電極層と、第１半導体層に電気的に接続された第１電極層と、第２半導体層に電気的に接続された第２電極層と、第１領域に対して第２電極層側に隣接した第２領域において第１半導体層と第２半導体層との間に挟まれた第１絶縁層と、を含む。
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【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
第１領域において前記第１半導体層に対してヘテロ接合を実現する第２導電型の第２半導体層と、
前記第１領域において前記第２半導体層を覆うゲート絶縁層と、
前記ゲート絶縁層を覆うゲート電極層と、
前記第１半導体層に電気的に接続された第１電極層と、
前記第２半導体層に電気的に接続された第２電極層と、
前記第１領域に対して前記第２電極層側に隣接した第２領域において前記第１半導体層と前記第２半導体層との間に挟まれた第１絶縁層と、
を含む、トンネル電界効果トランジスタ。
【請求項２】
前記第１半導体層および前記第２半導体層は、前記ヘテロ接合によってｔｙｐｅ−ＩＩバンド構造を形成するエネルギーバンド構造を有する材料である、請求項１に記載のトンネル電界効果トランジスタ。
【請求項３】
前記第２半導体層は、伝導帯の下端のエネルギーが前記第１半導体層のバンドギャップ内に存在する材料である、請求項２に記載のトンネル電界効果トランジスタ。
【請求項４】
前記第２半導体層は、前記第１半導体層のバンドギャップよりも大きい材料である、請求項３に記載のトンネル電界効果トランジスタ。
【請求項５】
前記第１半導体層は、ｐ型半導体であり、
前記第２半導体層は、ｎ型半導体である、請求項１に記載のトンネル電界効果トランジスタ。
【請求項６】
前記第１半導体層は、ＩＶ族の半導体であり、
前記第２半導体層は、ＩＩーＶＩ族の半導体である、請求項５に記載のトンネル電界効果トランジスタ。
【請求項７】
前記第１半導体層は、ＩＶ族の半導体であり、
前記第２半導体層は、金属酸化物を含む、請求項５に記載のトンネル電界効果トランジスタ。
【請求項８】
前記第１半導体層は、Ｓｉを含む、請求項７に記載のトンネル電界効果トランジスタ。
【請求項９】
前記第１半導体層は、ＳｉおよびＧｅを含む、請求項７に記載のトンネル電界効果トランジスタ。
【請求項１０】
前記第１半導体層は、ｎ型半導体であり、
前記第２半導体層は、ｐ型半導体である、請求項１に記載のトンネル電界効果トランジスタ。
【請求項１１】
前記第２半導体層の誘電率は、前記第１半導体層の誘電率よりも低い、請求項１に記載のトンネル電界効果トランジスタ。
【請求項１２】
前記ゲート絶縁層および前記ゲート電極層は、前記第１領域から前記第２領域に拡がって配置されている、請求項１に記載のトンネル電界効果トランジスタ。
【請求項１３】
前記第２領域は、前記第１領域に対して前記第１電極層側にも隣接している、請求項１に記載のトンネル電界効果トランジスタ。
【請求項１４】
前記第２領域は、前記第１領域を囲んでいる、請求項１に記載のトンネル電界効果トランジスタ。
【請求項１５】
前記ヘテロ接合が実現される部分における前記第１半導体層と前記第２半導体層との間に、前記第１半導体層を成分に含む接合絶縁層が配置されている、請求項１に記載のトンネル電界効果トランジスタ。
【請求項１６】
前記第１半導体層は、ｐ型半導体であり、
前記第２半導体層は、ｎ型半導体であり、
前記接合絶縁層は、前記第１半導体層の酸化物を含む、請求項１５に記載のトンネル電界効果トランジスタ。
【請求項１７】
前記第１半導体層は、ｎ型半導体であり、
前記第２半導体層は、ｐ型半導体であり、
前記接合絶縁層は、前記第２半導体層の酸化物を含む、請求項１５に記載のトンネル電界効果トランジスタ。
【請求項１８】
第１導電型の第１半導体層と、
第１領域において前記第１半導体層に対してヘテロ接合を実現する第２導電型の第２半導体層と、
前記第１領域において前記第２半導体層を覆うゲート絶縁層と、
前記ゲート絶縁層を覆うゲート電極層と、
前記第１半導体層に電気的に接続された第１電極層と、
前記第２半導体層に電気的に接続された第２電極層と、
を含み、
前記ヘテロ接合の面に対して垂直に見た場合に、前記第１半導体層と前記第２半導体層とが重畳する領域は、前記第１領域よりも広い、トンネル電界効果トランジスタ。
【請求項１９】
請求項１から請求項１８のいずれかに記載の複数のトンネル電界効果トランジスタと、
前記トンネル電界効果トランジスタに信号を供給するための導電体と、
を含む、電子デバイス。
【請求項２０】
前記複数のトンネル電界効果トランジスタは、Ｎｃｈのトンネル電界効果トランジスタと、Ｐｃｈのトンネル電界効果トランジスタとを少なくとも含み、
前記Ｎｃｈのトンネル電界効果トランジスタと、前記Ｐｃｈのトンネル電界効果トランジスタとを接続する導電体をさらに含む、請求項１９に記載の電子デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トンネル電界効果トランジスタに関する。
【背景技術】
【０００２】
電子デバイスの低消費電力化に向け、大規模集積回路を構成するＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）の低電圧動作が強く求められている。近年、量子トンネル現象を新たな動作原理として用いたトンネル電界効果トランジスタ（以下、「ＴＦＥＴ」という場合がある）が着目されている。量子トンネル現象を用いることで、温度および電子の統計分布に従わない動作、すなわち、小さな掃引電圧幅での急峻なＯＮ／ＯＦＦ動作が可能となる。トンネル電界効果トランジスタは、例えば、特許文献１〜９に開示されているように、様々な構成が検討されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−２２９７１３号公報
【特許文献２】国際公開第２０１７−０８６９２１号
【特許文献３】特表２０１８−５１１９３６号公報
【特許文献４】特開２０１８−１４３５９号公報
【特許文献５】特開２０１３−１８７２９１号公報
【特許文献６】米国特許出願公開２０１６／００４３２３４号明細書
【特許文献７】米国特許出願公開２０１２／００３２２２７号明細書
【特許文献８】米国特許出願公開２０１６／０２０４２２４号明細書
【特許文献９】米国特許出願公開２０１８／０２０４９５３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＯＮ状態での電流値は量子トンネル現象により律速されるため、十分に大きな値が得られていない。そのため、ＴＦＥＴの実用化のために、高いＯＮ電流および急峻なＯＮ／ＯＦＦ動作を両立させることが求められている。【０００５】
本発明の目的の一つは、高いＯＮ電流および急峻なＯＮ／ＯＦＦ動作を両立させたＴＦＥＴを実現することにある。
【課題を解決するための手段】
【０００６】
本発明の一実施形態によると、第１導電型の第１半導体層と、第１領域において前記第１半導体層に対してヘテロ接合を実現する第２導電型の第２半導体層と、前記第１領域において前記第２半導体層を覆うゲート絶縁層と、前記ゲート絶縁層を覆うゲート電極層と、前記第１半導体層に電気的に接続された第１電極層と、前記第２半導体層に電気的に接続された第２電極層と、前記第１領域に対して前記第２電極層側に隣接した第２領域において前記第１半導体層と前記第２半導体層との間に挟まれた第１絶縁層と、を含む、トンネル電界効果トランジスタが提供される。【０００７】
前記第１半導体層および前記第２半導体層は、前記ヘテロ接合によってｔｙｐｅ−ＩＩバンド構造を形成するエネルギーバンド構造を有する材料であってもよい。【０００８】
前記第２半導体層は、伝導帯の下端のエネルギーが前記第１半導体層のバンドギャップ内に存在する材料であってもよい。【０００９】
前記第２半導体層は、前記第１半導体層のバンドギャップよりも大きい材料であってもよい。【００１０】
前記第１半導体層は、ｐ型半導体であり、前記第２半導体層は、ｎ型半導体であってもよい。【００１１】
前記第１半導体層は、ＩＶ族の半導体であり、前記第２半導体層は、ＩＩーＶＩ族の半導体であってもよい。【００１２】
前記第１半導体層は、ＩＶ族の半導体であり、前記第２半導体層は、金属酸化物を含んでもよい。【００１３】
前記第１半導体層は、Ｓｉを含んでもよい。【００１４】
前記第１半導体層は、ＳｉおよびＧｅを含んでもよい。【００１５】
前記第１半導体層は、ｎ型半導体であり、
前記第２半導体層は、ｐ型半導体であってもよい。【００１６】
前記第２半導体層の誘電率は、前記第１半導体層の誘電率よりも低くてもよい。【００１７】
前記ゲート絶縁層および前記ゲート電極層は、前記第１領域から前記第２領域に拡がって配置されてもよい。【００１８】
前記第２領域は、前記第１領域に対して前記第１電極層側にも隣接してもよい。【００１９】
前記第２領域は、前記第１領域を囲んでもよい。【００２０】
前記ヘテロ接合が実現される部分における前記第１半導体層と前記第２半導体層との間に、前記第１半導体層を成分に含む接合絶縁層が配置されてもよい。【００２１】
前記第１半導体層は、ｐ型半導体であり、前記第２半導体層は、ｎ型半導体であり、前記接合絶縁層は、前記第１半導体層の酸化物を含んでもよい。【００２２】
前記第１半導体層は、ｎ型半導体であり、前記第２半導体層は、ｐ型半導体であり、前記接合絶縁層は、前記第２半導体層の酸化物を含んでもよい。【００２３】
また、本発明の一実施形態によれば、第１導電型の第１半導体層と、第１領域において前記第１半導体層に対してヘテロ接合を実現する第２導電型の第２半導体層と、前記第１領域において前記第２半導体層を覆うゲート絶縁層と、前記ゲート絶縁層を覆うゲート電極層と、前記第１半導体層に電気的に接続された第１電極層と、前記第２半導体層に電気的に接続された第２電極層と、を含み、前記ヘテロ接合の面に対して垂直に見た場合に、前記第１半導体層と前記第２半導体層とが重畳する領域は、前記第１領域よりも広い、トンネル電界効果トランジスタが提供される。【００２４】
上記いずれかに記載の複数のトンネル電界効果トランジスタと、前記トンネル電界効果トランジスタに信号を供給するための導電体と、を含む、電子デバイスが提供されてもよい。【００２５】
前記複数のトンネル電界効果トランジスタは、Ｎｃｈのトンネル電界効果トランジスタと、Ｐｃｈのトンネル電界効果トランジスタとを少なくとも含み、前記Ｎｃｈのトンネル電界効果トランジスタと、前記Ｐｃｈのトンネル電界効果トランジスタとを接続する導電体をさらに含んでもよい。
【発明の効果】
【００２６】
本発明の一実施形態によれば、高いＯＮ電流および急峻なＯＮ／ＯＦＦ動作を両立させたＴＦＥＴを実現することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１実施形態におけるＴＦＥＴの構造を示す断面図である。
【図２】本発明の第１実施形態におけるＴＦＥＴの構造を示す上面図である。
【図３】本発明の第１実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図４】本発明の第１実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図５】本発明の第１実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図６】本発明の第１実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図７】本発明の第１実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図８】本発明の第１実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図９】本発明の第１実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図１０】本発明の第２実施形態におけるＴＦＥＴの構造を示す断面図である。
【図１１】本発明の第３実施形態におけるＴＦＥＴの構造を示す断面図である。
【図１２】本発明の第３実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図１３】本発明の第３実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図１４】本発明の第３実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図１５】本発明の第３実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図１６】本発明の第３実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図１７】本発明の第４実施形態におけるＴＦＥＴの構造を示す断面図である。
【図１８】本発明の第４実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図１９】本発明の第４実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図２０】本発明の第４実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図２１】本発明の第４実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図２２】本発明の第４実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図２３】本発明の第４実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図２４】本発明の第４実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図２５】本発明の第５実施形態におけるＴＦＥＴの構造を示す断面図である。
【図２６】本発明の第６実施形態におけるＴＦＥＴの構造を示す断面図である。
【図２７】本発明の第７実施形態における電子デバイスの構造を示す断面図である。
【図２８】本発明の第８実施形態における電子デバイスの構造を示す断面図である。
【図２９】本発明の第９実施形態におけるＴＦＥＴの構造を示す断面図である。
【図３０】本発明の第１０実施形態におけるＴＦＥＴの構造を示す断面図である。
【図３１】本発明の第１１実施形態におけるＴＦＥＴの構造を示す断面図である。
【図３２】本発明の第１２実施形態におけるＴＦＥＴの構造の第１の例を示す上面図である。
【図３３】本発明の第１２実施形態におけるＴＦＥＴの構造の第２の例を示す上面図である。
【図３４】本発明の第１３実施形態におけるＴＦＥＴの構造を示す上面図である。
【図３５】本発明の第１４実施形態におけるＴＦＥＴの構造を示す上面図である。
【図３６】本発明の第１４実施形態におけるＴＦＥＴの構造を示す断面図である。
【図３７】本発明の第１５実施形態におけるＴＦＥＴの構造を示す上面図である。
【図３８】本発明の第１５実施形態におけるＴＦＥＴの構造を示す断面図である。
【図３９】本発明の第１６実施形態におけるＴＦＥＴの構造を示す上面図である。
【図４０】本発明の第１６実施形態におけるＴＦＥＴの構造を示す断面図である。
【図４１】本発明の第１７実施形態におけるＴＦＥＴの構造を示す上面図である。
【図４２】本発明の第１７実施形態におけるＴＦＥＴの構造を示す水平断面図である。
【図４３】本発明の第１７実施形態におけるＴＦＥＴの構造を示す垂直断面図である。
【図４４】本発明の第１７実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図４５】本発明の第１７実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図４６】本発明の第１７実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図４７】本発明の第１７実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図４８】本発明の第１７実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図４９】本発明の第１８実施形態におけるＴＦＥＴの構造を示す上面図である。
【図５０】本発明の第１８実施形態におけるＴＦＥＴの構造を示す水平断面図である。
【図５１】本発明の第１８実施形態におけるＴＦＥＴの構造を示す垂直断面図である。
【図５２】酸化物半導体／ＩＶ族半導体積層型トンネル電界効果トランジスタの、（ａ）素子構造概念図、（ｂ）ＯＦＦ状態および（ｃ）ＯＮ状態におけるエネルギーバンド図。
【図５３】材料候補のまとめ。ｐ型ＩＶ族半導体の価電子帯からｎ型酸化物半導体の伝導帯へとｂａｎｄ−ｔｏ−ｂａｎｄトンネルが生じる。括弧内には各材料の比誘電率を示している。
【図５４】（ａ）ＳｉＧｅのエネルギーバンド構造、および、（ｂ）ｂａｎｄ−ｔｏ−ｂａｎｄトンネルの還元有効質量。
【図５５】ｎ−ＺｎＯ／ｐ−ＳｉＧｅトンネル接合におけるＷＫＢトンネル確率のＧｅ濃度依存性。
【図５６】ＴＣＡＤシミュレーションに用いた３次元デバイス構造模式図と主要なパラメータ。
【図５７】（ａ）ｐ−Ｇｅソースからｎ−ＺｎＯチャネル表面へのｂａｎｄ−ｔｏ−ｂａｎｄトンネルの２次元イメージ図。（ｂ）ｎ−ＺｎＯ／ｐ−Ｇｅ、および（ｃ）ｎ−Ｇｅ／ｐ−Ｇｅトンネル接合におけるエネルギーバンド図。
【図５８】シミュレーションにより得られたｎ−ＺｎＯ／ｐ−Ｇｅ  ＴＦＥＴのＩd−Ｖg特性。
【図５９】シミュレーションにより得られたｎ−ＺｎＯ／ｐ−Ｇｅ  ＴＦＥＴのＩd−Ｖd特性。（ａ）線形表記、および（ｂ）対数表記で示している。
【図６０】（ａ）酸化物半導体膜厚、および（ｂ）ＥＯＴがｎ−ＯＳ／ｐ−Ｇｅ  ＴＦＥＴのＶBTBTに与える影響。
【図６１】（ａ）酸化物半導体膜厚、および（ｂ）ＥＯＴがｎ−ＯＳ／ｐ−Ｇｅ  ＴＦＥＴのＯＮ電流に与える影響。
【図６２】Ｓｉ、ＳｉＧｅ、Ｇｅソースを有するＴＦＥＴにおけるＯＮ電流と酸化物半導体のＥc-OS位置の関係。
【図６３】Ｓｉ、ＳｉＧｅ、Ｇｅソースを有するＴＦＥＴにおける（ａ）最小ＳＳ値、および、（ｂ）平均ＳＳ値と酸化物半導体のＥc-OS位置の関係。最小ＳＳ値は電流値１ｐＡ／μｍ付近において得られた値、平均ＳＳ値は電流値１ｐＡ／μｍから０．３ＶのＶg掃引幅を想定した際の値を用いている。
【図６４】様々なＧｅ中不純物濃度（Ｎa）を仮定した場合のＩd−Ｖg特性。酸化物半導体中の不純物濃度（Ｎd）は５×１０18ｃｍ-3とした。
【図６５】様々な酸化物半導体中不純物濃度（Ｎd）を仮定した場合の、（ａ）ＯＮ電流および（ｂ）ＯＮ／ＯＦＦ電流比とＧｅ中不純物濃度（Ｎa）の関係。
【図６６】界面準位がＩd−Ｖg特性の劣化に与える影響。均一に分布した界面準位密度（Ｄｉｔ）を想定した。
【図６７】ｎ−ＺｎＯ／ｐ−（ＳｉもしくはＧｅ）  ＴＦＥＴの素子作製プロセスフロー。不純物を添加しないＺｎＯ膜はパルスレーザー堆積（ＰＬＤ）法により形成され、ゲート絶縁膜のＥＯＴは５．８ｎｍである。ＴＦＥＴ動作を実験的に証明するため、トップゲートの薄膜トランジスタ（ＴＦＴ）も同一チップ上に作製されている。
【図６８】ｎ−ＺｎＯ／ｐ−Ｓｉ  ＴＦＥＴの断面透過電子顕微鏡像（ｃｒｏｓｓ−ｓｅｃｔｉｏｎａｌ  ｔｒａｎｓｍｉｓｓｉｏｎ  ｅｌｅｃｔｒｏｎ  ｍｉｃｒｏｓｃｏｐｙ，  ＸＴＥＭ）。柱状の多結晶ＺｎＯの形成、およびＺｎＯ／Ｓｉにおける膜厚約１．５ｎｍのＳｉＯ2界面層も観測される。
【図６９】ＺｎＯ／Ｓｉ表面の原子間力顕微鏡像（ａｔｏｍｉｃ  ｆｏｒｃｅ  ｍｉｃｒｏｓｃｏｐｙ，  ＡＦＭ）。４００℃のＯ2アニール後の結果を示している。
【図７０】（ａ）Ｓｉ２ｐおよびＺｎ３ｐ、ならびに（ｂ）価電子帯端のＸ線光電子分光スペクトル、さらに（ｃ）得られたｎ−ＺｎＯ／ＳｉＯ2界面層／ｐ−Ｓｉ積層構造のエネルギーバンド構造。
【図７１】初めてのＺｎＯ／Ｓｉ  ＴＦＥＴ動作実証を示す、素子のＩd−Ｖg特性。素子構造の断面図を図中に示している。
【図７２】ＴＦＥＴのＳＳ−Ｉd特性。最小ＳＳ値は７１ｍＶ／ｄｅｃ．を達成した。比較としてＺｎＯ  ＴＦＴの結果も併せて示している。
【図７３】ＺｎＯ／Ｓｉ  ＴＦＥＴのＩd−Ｖd特性。縦軸は線形表記。
【図７４】Ｓｉソース中の不純物濃度に依存したＩd−Ｖg特性の変化。約１０19ｃｍ-3の不純物濃度が、高いＯＮ電流とＯＮ／ＯＦＦ電流比の両立に最適であることが分かる。
【図７５】ＺｎＯ／Ｓｉ  ＴＦＥＴのＩd−Ｖd特性。Ｓｉ中の不純物濃度は２×１０20ｃｍ-3で、縦軸は対数表記。負性微分抵抗（ＮＤＲ）を示唆する特性が観測される。
【図７６】ＺｎＯ／Ｓｉ  ＴＦＥＴにおける、ＯＮ電流とトンネル接合面積の依存性。
【図７７】様々な測定条件により得られたＺｎＯ／Ｓｉ  ＴＦＥＴのＳＳ−Ｉd特性。
【図７８】ＺｎＯ／ＳｉおよびＺｎＯ／Ｇｅ  ＴＦＥＴにおけるＩd−Ｖg特性の比較。
【図７９】様々な後処理を施して作製したＺｎＯ薄膜トランジスタ（ＴＦＴ）のＩd−Ｖg特性。ＴＦＥＴではないことに注意。（ａ）いずれの後処理も施していない試料、（ｂ）後Ｏ2熱処理（ＰＯＡ）のみ施した試料、（ｃ）後プラズマ酸化（ＰＰＯ）のみ施した試料、（ｄ）ＰＰＯとＰＯＡを共に施した試料。トップゲート動作のＩd−Ｖg特性が悪く、Ａｌ2Ｏ3／ＺｎＯ界面制御の重要性が示唆される。
【図８０】ゲートスタック制御（Ｉ）：ＴＦＥＴのＩd−Ｖg特性に対するＰＰＯの影響。ＰＰＯは、１ｎｍのＡｌ2Ｏ3を堆積した時点で施している。
【図８１】ゲートスタック制御（ＩＩ）：ＴＦＥＴのＩd−Ｖg特性に対する３５０℃におけるＰＯＡおよびＰＮＡの影響。ＰＰＯも事前に施した試料の結果を示している。
【図８２】Ｎｃｈ−Ｐｃｈ単一構造ＴＦＥＴにおける動作模式図である。
【図８３】ＮｃｈＴＦＥＴおよびＰｃｈＴＦＥＴのそれぞれにおける動作模式図である。
【図８４】ＮｃｈＴＦＥＴのＩd−Ｖg特性およびＩd−Ｖd特性を示す図である。
【図８５】ＰｃｈＴＦＥＴのＩd−Ｖg特性およびＩd−Ｖd特性を示す図である。
【図８６】ＮｃｈＴＦＥＴのＩd−Ｖg特性の温度依存性を示す図である。
【図８７】ＮｃｈＴＦＥＴの様々な特性値の温度依存性を示す図である。
【図８８】ＺｎＯとＺｎＳｎＯとの表面状態および断面状態を比較する図である。
【図８９】ＺｎＯとＺｎＳｎＯとについて様々な特性を比較する図である。
【発明を実施するための形態】
【００２８】
以下、図面を参照して本発明の一実施形態について説明する。なお、以下に示す各実施形態は一例であって、本発明は、これらの実施形態に限定して解釈されるものではない。すなわち、以下に説明する複数の実施形態を互いに組み合わせたり、各実施形態に対して公知の技術を適用して変形をしたりして、様々な態様で実施をすることが可能である。
【００２９】
本実施形態で参照する図面において、同一部分または同様な機能を有する部分には同一の符号または類似の符号（数字の後にＡ、Ｂ等を付しただけの符号）を付し、その繰り返しの説明は省略する場合がある。また、図面の寸法比率は説明の都合上実際の比率とは異なったり、構成の一部が図面から省略されたりする場合がある。本件明細書に添付する図面においては、図示と理解のしやすさの便宜上、適宜縮尺および縦横の寸法比等を、実物のそれらから変更し誇張したり、構成の一部が図面から省略されたりする場合がある。さらに、以下の説明において、構造間の位置関係を規定するときに、「上」または「下」は、一方の構造の直上または直下に他の構造が配置される場合に限らず、構造間においてさらに他の構造を介在する場合を含む。
【００３０】
まず、トンネル電界効果トランジスタ（ＴＦＥＴ）の様々な実施形態について説明する。ＴＦＥＴの動作に関するシミュレーション結果および実証結果については、各実施形態の説明の後にまとめて記載する。
【００３１】
＜第１実施形態＞
［１．トンネル電界効果トランジスタの構造］
本発明の第１実施形態に係るＴＦＥＴの構造について、図１、２を用いて説明する。第１実施形態においては、ＮｃｈのＴＦＥＴを示している。すなわち、ゲートの電圧がソースに対して高くする方向でＯＮ状態（ソース−ドレイン間を導通）とし、低くする方向でＯＦＦ状態（ソース−ドレイン間を非導通）とする。
【００３２】
図１は、本発明の第１実施形態におけるＴＦＥＴの構造を示す断面図である。図２は、本発明の第１実施形態におけるＴＦＥＴの構造を示す上面図である。図１は、図２における切断線Ｃ１−Ｃ２における断面図に対応する。ＴＦＥＴ１０は、トンネル接合を用いた電界効果トランジスタであって、ｐ型ＩＶ族半導体層１１０、ｎ型酸化物半導体層２００、ゲート絶縁層３００、ゲート電極層４００、分離絶縁層５００、ソース電極層７１０、およびドレイン電極層７２０を含む。トンネル接合は、ｐ型ＩＶ族半導体層１１０とｎ型酸化物半導体層２００とがヘテロ接合をする部分（ヘテロ接合部９００）によって形成される。ヘテロ接合部９００は、領域Ａ１（第１領域）において実現される。なお、ヘテロ接合部９００においては、ｐ型ＩＶ族半導体層１１０とｎ型酸化物半導体層２００とが接触する場合に限らず、トンネル接合を維持できる程度に非常に薄い絶縁層が存在してもよい。例えば、ｐ型ＩＶ族半導体層１１０の酸化物または窒化物が１ｎｍ程度の厚さで存在したとしても、事実上、ｐ型ＩＶ族半導体層１１０とｎ型酸化物半導体層２００とがヘテロ接合部９００を形成しているものとみなす。
【００３３】
ｐ型ＩＶ族半導体層１１０は、半導体基板１００の一部に形成され、ｎ型ＩＶ族半導体層１２０に囲まれることによってトランジスタ毎に分離された半導体層である。ｐ型ＩＶ族半導体層１１０は、この例では、主成分としてＳｉ（シリコン）を含み、不純物の添加によってｐ型の導電型を有する。半導体基板１００は、Ｓｉ基板である。ｎ型ＩＶ族半導体層１２０は、主成分としてＳｉを含み、不純物の添加によってｎ型の導電型を有する。なお、ｐ型ＩＶ族半導体層１１０は、ｐ型のＧｅ（ゲルマニウム）、ｐ型のＳｉＧｅ（シリコンゲルマニウム）など、他のＩＶ族の半導体を主成分としてもよい。
【００３４】
ｎ型酸化物半導体層２００は、この例では、主成分としてＺｎＯ（酸化亜鉛）を含み、不純物の添加および欠陥の導入の少なくとも一方によってｎ型の導電型を有する。ｎ型酸化物半導体層２００の厚さは、５ｎｍ以上１５ｎｍ以下であることが好ましく、この例では、１０ｎｍである。ｎ型酸化物半導体層２００は、Ｚｎ（亜鉛）、Ｉｎ（インジウム）、Ｓｎ（錫）、Ｇａ（ガリウム）およびＴｉ（チタン）の少なくとも一つの酸化物、およびこれらを組み合わせた材料で形成された金属酸化物半導体であってもよく、例えば、Ｉｎ2Ｏ3（酸化インジウム）、ＩｎＧａＺｎＯ（酸化インジウムガリウム亜鉛）など、他の酸化物半導体を主成分としてもよい。なお、以下の説明において酸化物半導体を「ＯＳ」またはｎ型であることを含めて「ｎ−ＯＳ」と記載することがある。
【００３５】
上述したように、ｐ型ＩＶ族半導体層１１０とｎ型酸化物半導体層２００とは、領域Ａ１においてヘテロ接合部９００を形成し、それ以外の部分においては、分離絶縁層５００によって分離されている。すなわち、図２に示すように、ヘテロ接合部９００の面に対して垂直に見た場合に、ｐ型ＩＶ族半導体層１１０とｎ型酸化物半導体層２００とが重畳する領域Ａ３は、領域Ａ１よりも広くなっている。この例では、領域Ａ３の縁部の全体は、領域Ａ１の縁部よりも外側に配置されている。
【００３６】
分離絶縁層５００（第１絶縁層）は、この例では、主成分としてＳｉＯ2（酸化シリコン）を含む。分離絶縁層５００は、絶縁性を有する材料であればＳｉＯ2に限られず、例えば、Ｓｉ3Ｎ4（窒化シリコン）、その他の金属酸化物であってもよい。分離絶縁層５００の厚さは、１０ｎｍ以上２０ｎｍ以下であることが好ましく、この例では、１５ｎｍである。分離絶縁層５００は、ヘテロ接合部９００の領域Ａ１以外の領域Ａ２（第２領域）において、ｐ型ＩＶ族半導体層１１０とｎ型酸化物半導体層２００とを分離する。分離絶縁層５００の領域Ａ１に対応する部分には、接合開口部５５０が形成され、これによって分離絶縁層５００に囲まれたヘテロ接合部９００が形成される。接合開口部５５０の側面は、この例では傾斜している。
【００３７】
ここで、領域Ａ３は、領域Ａ１と領域Ａ２とを合わせた領域に対応する。領域Ａ２は、少なくとも、領域Ａ１に対してドレイン電極層７２０側に隣接した領域を含む。図１、２に示す例では、領域Ａ２は、領域Ａ１を囲んでいる。すなわち、この例では、領域Ａ２は、領域Ａ１に対してソース電極層７１０側に隣接した領域も含んでいる。
【００３８】
領域Ａ２のうち、特に、領域Ａ１（ヘテロ接合部９００）に対してドレイン電極層７２０側に隣接した領域における分離絶縁層５００の存在によって、ヘテロ接合部９００からドレイン電極層７２０までのｎ型酸化物半導体層２００において、ｐ型ＩＶ族半導体層１１０の影響により空乏化することを抑制することができる。空乏化を抑制することによって、ｎ型酸化物半導体層２００が高抵抗化してしまうことを抑制することができる。また、このような構造を採用することで、後述するように、ｐ型ＩＶ族半導体層１１０またはｎ型酸化物半導体層２００の外縁での電界集中を避けることができるため、急峻なＯＮ／ＯＦＦ動作（小さいＳＳ値）を実現することができる。
【００３９】
ゲート絶縁層３００は、この例では、主成分としてＡｌ2Ｏ3（酸化アルミニウム）を含む。ゲート絶縁層３００の厚さは、１ｎｍ以上１５ｎｍ以下であることが好ましく、この例では、１０ｎｍである。ゲート絶縁層３００は、例えば、ＨｆＯ2（酸化ハフニウム）、ＺｒＯ2（酸化ジルコニウム）、Ｌａ2Ｏ3（酸化ランタン）、Ｙ2Ｏ3（酸化イットリウム）など、他の高誘電率の絶縁材料で形成されてもよく、これらの組み合わせた材料を用いてもよい。また、ゲート絶縁層３００は、ＳｉＯ2など、いわゆる高誘電率とはいわれていない絶縁材料で形成されてもよい。
【００４０】
ゲート絶縁層３００は、少なくとも領域Ａ１においてｎ型酸化物半導体層２００を覆い、ゲート電極層４００とｎ型酸化物半導体層２００とに挟まれている。この例では、ｎ型酸化物半導体層２００の外縁と、ゲート絶縁層３００の外縁とは、一致しているが、必ずしも一致していなくてもよい。
【００４１】
ゲート電極層４００は、この例では、主成分としてＴｉＮ（窒化チタン）を含む。ゲート電極層４００は、Ａｌ（アルミニウム）、Ｗ（タングステン）、Ｔａ（タンタル）、Ｔｉ（チタン）、Ｃｏ（コバルト）、Ｍｏ（モリブデン）、ＴａＮ（窒化タンタル）、ＷＮ（窒化タングステン）など、他の導電体であってもよい。閾値（Ｖth）の調整のため、ｎ型酸化物半導体層２００との関係で、適切な仕事関数を有する導電体を用いることが望ましい。なお、ゲート電極層４００に対して、さらにＡｌ等の低抵抗の導電体を積層することによって、電極層全体として低抵抗化するようにしてもよい。
【００４２】
ゲート電極層４００は、ゲート絶縁層３００を覆う。ゲート電極層４００は、この例では、領域Ａ１だけではなく、領域Ａ１の外側まで拡がって配置されている。すなわち、この例では、ゲート絶縁層３００およびゲート電極層４００は、接合開口部５５０を塞ぐように配置されている。なお、ゲート電極層４００の縁部とヘテロ接合部９００の縁部とが一致していてもよい。
【００４３】
ソース電極層７１０（第１電極層）は、この例では、主成分としてＮｉ（ニッケル）を含む。ソース電極層７１０は、Ａｌ、Ｗ、Ｔａ、Ｔｉ、Ｃｏ、Ｍｏ、ＴｉＮ、ＴａＮ、ＷＮなど、他の導電体であってもよい。ソース電極層７１０は、分離絶縁層５００に形成された開口部５７０を介して、ｐ型ＩＶ族半導体層１１０に電気的に接続される。なお、ソース電極層７１０に対して、さらにＡｌ等の低抵抗の導電体を積層することによって、電極層全体として低抵抗化するようにしてもよい。
【００４４】
ドレイン電極層７２０（第２電極層）は、この例では、主成分としてＡｌを含む。ドレイン電極層７２０は、Ｗ、Ｔａ、Ｔｉ、Ｃｏ、Ｍｏ、ＴｉＮ、ＴａＮ、ＷＮなど、他の導電体であってもよい。ドレイン電極層７２０は、ゲート絶縁層３００に形成された開口部３７０を介して、ｎ型酸化物半導体層２００に電気的に接続される。この例では、ソース電極層７１０とドレイン電極層７２０とは、ヘテロ接合部９００を介して反対側に配置されている。
【００４５】
［２．ヘテロ接合］
続いて、ヘテロ接合部９００について説明する。ＴＦＥＴの動作原理である量子トンネル現象は、後述する図５２に示すように、ｐ型ＩＶ族半導体層１１０の価電子帯中の電子がｎ型酸化物半導体層２００の伝導帯中の準位へと遷移する過程である。トンネル確率は、電子が感じるエネルギー障壁の高さとトンネル距離とが指数関数的に影響する。したがって、これらを共に小さくする材料と構造の選択が求められる。加えて理想的なエネルギーバンド構造（エネルギーバンドアライメント）を実現するためには、接合界面近傍における元素の組成および不純物濃度（分布）を精密に制御する必要がある。
【００４６】
ｐ型ＩＶ族半導体層１１０とｎ型酸化物半導体層２００とのヘテロ接合によって、ｔｙｐｅ−ＩＩバンド構造を形成するエネルギーバンド構造が実現される。このエネルギーバンド構造は、後述する図５２に例示されている。また、様々な材料のエネルギーバンドは、後述する図５３に例示されている。
【００４７】
ｔｙｐｅ−ＩＩバンド構造を実現するために、ｎ型酸化物半導体層２００は、伝導帯の下端のエネルギーＥc-OSが、ｐ型ＩＶ族半導体層１１０のバンドギャップ内に存在する材料である。すなわち、ｐ型ＩＶ族半導体層１１０の伝導帯の下端のエネルギーＥc-IVと価電子帯の上端のエネルギーＥv-IVとの間に、Ｅc-OSが存在する。また、Ｅc-OSとｎ型酸化物半導体層２００の価電子帯の上端のエネルギーＥv-OSとの間に、Ｅv-IVが存在する。このような条件を満たす材料が、ｐ型ＩＶ族半導体層１１０とｎ型酸化物半導体層２００との材料として選択される。このとき、Ｅv-IVとＥc-OSとの差が小さくなる材料が選択されることで、エネルギー障壁の高さを小さくすることができる。このとき、ｐ型ＩＶ族半導体層１１０において、ＳｉＧｅを用い、ＳｉとＧｅとの組成比を変えてもよい。これによって、後述する図５４に示すように、ｎ型酸化物半導体層２００の種類に応じたエネルギーバンドの関係を自由に調整することもできる。
【００４８】
ｐ型ＩＶ族半導体層１１０のバンドギャップの大きさよりも、ｎ型酸化物半導体層２００のバンドギャップの大きさが大きくなるように、それぞれの材料が選択されてもよい。このような関係にすることによって、ＯＦＦ状態での漏れ電流を小さくすることができる。
【００４９】
ヘテロ接合部９００によって、トンネル接合が面によって形成されるため、接合面全体にトンネル現象を誘起することができる。そのため、電流値を増大させることができる。また、この構造によって、ｎ型酸化物半導体層２００の厚さでトンネル距離を制御することができる。ｎ型酸化物半導体層２００を薄くすると、トンネル距離を小さくすることができる一方、接合面からドレイン電極層７２０に至る経路の抵抗が上昇するため、膜の抵抗率との関係で適切な厚さが設定されればよい。
【００５０】
さらに、ヘテロ接合部９００のうちトンネル接合として寄与する部分（ヘテロ接合部９００のうちゲート絶縁層３００を介してゲート電極層４００に覆われている部分）の外縁が、ｐ型ＩＶ族半導体層１１０の外縁とｎ型酸化物半導体層２００の外縁とのいずれとも一致しないように配置されることによって、ｐ型ＩＶ族半導体層１１０の外縁またはｎ型酸化物半導体層２００の外縁でのトンネル現象を抑制することができる。これによって、トンネル現象をより均一に誘発することができ、より急峻なＯＮ／ＯＦＦ動作を実現することもできる。なお、第１実施形態では、ヘテロ接合部９００と、トンネル接合として寄与する部分（ヘテロ接合部９００のうちゲート絶縁層３００を介してゲート電極層４００に覆われている部分）とは同じ領域になるが、後述する図３２、図３３に例示される構成のように、同じ領域にはならない場合がある。
【００５１】
ｐ型ＩＶ族半導体層１１０の誘電率よりもｎ型酸化物半導体層２００の誘電率が小さくなるように、それぞれの材料が選択されてもよい。例えば、図５３に示すように、Ｓｉの誘電率は１１．２、Ｇｅの誘電率は１６．２である一方、ＺｎＯの誘電率は、８．８である。電束密度（誘電率×電界）一定の原理により、誘電率が小さい膜のエネルギーバンドが優先的に変調される。そのため、ゲート電極層４００側の半導体層（ｎ型酸化物半導体層２００）に誘電率が相対的に低い材料を用いることでトンネル距離が小さくなり、ｎ型酸化物半導体層２００の膜厚に近づけることができる（後述する図５２（ｃ）および図５７参照）。
【００５２】
一般的に、ＳｉＧｅおよびＧｅは、点欠陥によりｐ型の導電型を有する傾向が強い。一方、酸化物半導体は、点欠陥によりｎ型の導電型を有する傾向が強い。そのため、不純物元素の添加がなくても材料固有の性質を利用してｐ−ｎトンネル接合を形成することで、材料界面とキャリア伝導の界面とが自己整合的に一致し、かつ、非常に急峻であるため、理想的なエネルギーバンド構造を実現することができる。後述する実証結果（図６７から図８１）に示すように、ｐ型ＩＶ族半導体層１１０としてｐ型Ｓｉまたはｐ型Ｇｅと、不純物添加のないＺｎＯとを組み合わせることで、量子トンネル効果を示唆する動作特性が得られている。
【００５３】
［３．トンネル電界効果トランジスタの製造方法］
ＴＦＥＴ１０の製造方法について、図３から図９を用いて説明する。
【００５４】
図３から図９は、本発明の第１実施形態におけるＴＦＥＴの製造方法を説明する図である。まず、ｎ型ＩＶ族半導体層１２０を含む半導体基板１００において、ｐ型の導電型を付与する不純物イオン（例えば、Ｂイオン）を注入することによってｐ型ＩＶ族半導体層１１０を形成する（図３）。このとき、不純物濃度（Ｎa）は、１０18ｃｍ-3〜１０20ｃｍ-3で、ｎ型酸化物半導体層２００の不純物濃度（Ｎd）に応じて適宜設定される。
【００５５】
続いて、半導体基板１００のうちｐ型ＩＶ族半導体層１１０が形成された面を覆うように分離絶縁層５００を形成する（図４）。この例では、分離絶縁層５００として、１５ｎｍのＳｉＯ2が堆積される。
【００５６】
続いて、分離絶縁層５００のうち、ヘテロ接合部９００が形成される領域Ａ１に対応する部分を除去して、接合開口部５５０を形成する（図５）。この例では、フォトリソグラフィ技術を用い、接合開口部５５０が形成される。接合開口部５５０が化学エッチング（ウェットエッチング）によって形成されることで、傾斜を有する側面が形成される。プラズマエッチングによって基板に対して垂直に近い側面を有する接合開口部５５０が形成されてもよい。接合開口部５５０の大きさは、一辺が５ｎｍ〜５００ｎｍ程度、好ましくは１０ｎｍ〜２００ｎｍ程度の大きさで設定される。
【００５７】
続いて、分離絶縁層５００および接合開口部５５０によって露出されたｐ型ＩＶ族半導体層１１０を覆うように、ｎ型酸化物半導体層２００およびゲート絶縁層３００を順に堆積する（図６）。この例では、ｎ型酸化物半導体層２００として１０ｎｍのＺｎＯがスパッタ法などの物理気相堆積（ＰＶＤ）法により堆積される。ＺｎＯは、化学気相成長（ＣＶＤ）法または原子層堆積（ＡＬＤ）法によって堆積されてもよい。このとき、ｎ型酸化物半導体層２００の不純物濃度（Ｎd）は、１０18ｃｍ-3〜１０20ｃｍ-3で、ｐ型ＩＶ族半導体層１１０の不純物濃度（Ｎa）に応じて適宜設定される。これは、不純物を添加する場合と、ＺｎＯにおける点欠陥（酸素空孔および格子間亜鉛）をそのまま電子を生成する欠陥準位として使用する場合とがある。欠陥量制御には、熱処理が用いられる。
【００５８】
また、この例では、ゲート絶縁層３００として１ｎｍのＡｌ2Ｏ3がＡＬＤ法によって堆積される。ゲート絶縁層３００を堆積後、酸素プラズマ処理によって、ゲート絶縁層３００とｎ型酸化物半導体層２００との界面の欠陥密度を低減させてもよい。この場合、酸素プラズマ処理の後に、漏れ電流の抑制のため、さらに絶縁膜を９ｎｍ堆積する。この絶縁膜は、最初に形成したＡｌ2Ｏ3とするが、別の高誘電率の絶縁材料で形成されてもよい。ゲート絶縁層３００を堆積後に、熱処理によってゲート絶縁層３００およびｎ型酸化物半導体層２００の膜質の高品質化を行ってもよい。なお、この処理は、以下に説明する所定パターンへの加工後に行ってもよい。
【００５９】
続いて、ｎ型酸化物半導体層２００およびゲート絶縁層３００を所定のパターンに形成する（図７）。この例では、フォトリソグラフィ技術を用い、化学エッチング（ウェットエッチング）またはプラズマエッチングによって、ｎ型酸化物半導体層２００およびゲート絶縁層３００が加工される。この例では、ｎ型酸化物半導体層２００およびゲート絶縁層３００は、同じパターンで加工されるが、別々のパターンで加工されてもよい。
【００６０】
続いて、ゲート電極層４００を、ゲート絶縁層３００上に形成する（図８）。この例では、ゲート電極層４００は、まず、ゲート絶縁層３００および分離絶縁層５００を覆うように堆積され、フォトリソグラフィ技術を用い、プラズマエッチング等により所定のパターンに加工される。この例では、ゲート電極層４００として、ＴｉＮがスパッタ法により堆積されるが、原子層堆積（ＡＬＤ）法などの別の方法で堆積されてもよい。
【００６１】
続いて、分離絶縁層５００に開口部５７０を形成し、ｐ型ＩＶ族半導体層１１０の一部を露出し、ソース電極層７１０をこの露出された部分に電気的に接続されるように形成する（図９）。まず、フォトリソグラフィ技術を用い、化学エッチング等により開口部５７０を形成する。そして、ソース電極層７１０は、少なくともｐ型ＩＶ族半導体層１１０の露出された部分を覆うように堆積され、フォトリソグラフィ技術を用い、プラズマエッチング等により所定のパターンに加工される。この例では、ソース電極層７１０として、Ｎｉがスパッタ法により堆積される。
【００６２】
続いて、ゲート絶縁層３００に開口部３７０を形成し、ｎ型酸化物半導体層２００の一部を露出し、ドレイン電極層７２０をこの露出された部分に電気的に接続されるように形成する（図１）。これによって、図１に示すＴＦＥＴ１０が形成される。まず、フォトリソグラフィ技術を用い、化学エッチング等により開口部３７０を形成する。
【００６３】
そして、ドレイン電極層７２０は、少なくともｎ型酸化物半導体層２００の露出された部分を覆うように堆積され、フォトリソグラフィ技術を用い、プラズマエッチング等により所定のパターンに加工される。この例では、ドレイン電極層７２０として、Ａｌがスパッタ法により形成される。なお、ドレイン電極層７２０を形成するときに、ソース電極層７１０およびゲート電極層４００の少なくとも一方に対して、ドレイン電極層７２０の材料であるＡｌをさらに積層する形態で残存させてもよい。
【００６４】
なお、この製造方法については一例であって、所望の構造を製造できるのであれば、別の方法が適用されてもよい。例えば、ソース電極層７１０を形成する前に、ドレイン電極層７２０が形成されるようにしてもよい。以上が、ＴＦＥＴ１０の製造方法についての説明である。
【００６５】
＜第２実施形態＞
第１実施形態では、ＮｃｈのＴＦＥＴ１０を示していたが、第２実施形態では、ＰｃｈのＴＦＥＴ１０Ａを実現する構成について説明する。すなわち、ゲートの電圧がソースに対して低くする方向でＯＮ状態（ソース−ドレイン間を導通）とし、高くする方向でＯＦＦ状態（ソース−ドレイン間を非導通）とする。
【００６６】
ヘテロ接合部９００を実現する第１導電型の第１半導体層と第２導電型の第２半導体層とのうち、ゲート電極層４００に近い側が第２半導体層と定義する。ＯＮ状態にするときには、ＮｃｈであってもＰｃｈであっても、ｎ型の半導体層がｐ型の半導体層よりも高い電位になるようにゲート電圧が制御される（後述する図８３参照）。この場合、ＮｃｈのＴＦＥＴであれば、第１導電型がｐ型であり、第２導電型がｎ型である。一方、ＰｃｈのＴＦＥＴであれば、第１導電型がｎ型であり、第２導電型がｐ型である。このように、ＰｃｈのＴＦＥＴであれば、ＮｃｈのＴＦＥＴとは逆に、ゲート電極層４００に近い半導体層がｐ型の半導体となるようにすればよい。
【００６７】
図１０は、本発明の第２実施形態におけるＴＦＥＴの構造を示す断面図である。図１０に示すＰｃｈのＴＦＥＴ１０Ａの例では、ヘテロ接合部９００を形成するｐ型ＩＶ族半導体層１１０Ａとｎ型酸化物半導体層２００Ａとにおいて、ｐ型ＩＶ族半導体層１１０Ａの方がゲート電極層４００に近い側に配置される。そのため、ゲート電極層４００から遠い側に配置されるｎ型酸化物半導体層２００Ａは、絶縁基板１０００上に形成されて、ＴＦＥＴ毎に分離される。したがって、ＰｃｈＴＦＥＴ（第２実施形態）は、ＮｃｈのＴＦＥＴ１０（第１実施形態）におけるｐ型ＩＶ族半導体層１１０とｎ型酸化物半導体層２００との位置関係が入れ替わった構成である。
【００６８】
この構成においても、少なくとも領域Ａ２において、ｐ型ＩＶ族半導体層１１０Ａとｎ型酸化物半導体層２００Ａとを分離するための分離絶縁層５００が配置される。これによって、ヘテロ接合部９００からドレイン電極層７２０までにおいてｐ型ＩＶ族半導体層１１０Ａが空乏化により高抵抗化してしまうことを抑制することができる。
【００６９】
なお、この例では、ゲート電極層４００側においては、ｐ型ＩＶ族半導体層１１０Ａが配置されるため、ｎ型酸化物半導体層２００Ａの誘電率よりもｐ型ＩＶ族半導体層１１０Ａの誘電率が低くなるようにすることが好ましい。例えば、ｎ型酸化物半導体層２００Ａとして、ＳｉまたはＧｅに比べて高い誘電率を有するＴｉＯ2を用いてもよい。
【００７０】
＜第３実施形態＞
第３実施形態では、第１実施形態におけるゲート絶縁層３００およびゲート電極層４００をｎ型酸化物半導体層２００側からｐ型ＩＶ族半導体層１１０側に変更することによってＰｃｈのＴＦＥＴ１０Ｂを実現した例について説明する。
【００７１】
図１１は、本発明の第３実施形態におけるＴＦＥＴの構造を示す断面図である。図１１に示す例では、導電性（ｎ型またはｐ型）を有するＳｉ基板、Ｓｉ基板上に設けられた埋込酸化膜（ＳｉＯ2）、および埋込酸化膜上に設けられたｐ型のＳｉ薄膜を用いて、ＰｃｈのＴＦＥＴ１０Ｂが形成されている。ここで、Ｓｉ基板からゲート電極層４００Ｂが形成され、埋込酸化膜からゲート絶縁層３００Ｂが形成され、ｐ型のＳｉ薄膜からｐ型ＩＶ族半導体層１１０Ｂが形成される。したがって、ｐ型ＩＶ族半導体層１１０Ｂとして、ｐ型のＧｅ、ｐ型のＳｉＧｅなど、他のＩＶ族の半導体を用いる場合には、埋込酸化膜上に設けられる薄膜についてもＧｅ薄膜、ＳｉＧｅ薄膜を用いればよい。他の実施形態においても同様である。
【００７２】
Ｐｃｈで動作させるためには、ゲート電極層４００Ｂ側に配置されるｐ型ＩＶ族半導体層１１０Ｂを薄くする必要がある。この例では、ｐ型ＩＶ族半導体層１１０Ｂの膜厚は１０ｎｍである。この結果、領域Ａ２は、少なくとも、ｐ型ＩＶ族半導体層１１０Ｂに接続されるドレイン電極層７２０と、ヘテロ接合部９００との間に設けられる。一方、ｎ型酸化物半導体層２００は、ゲート電極層４００Ｂとは反対側に位置する半導体であるため、第１実施形態におけるｎ型酸化物半導体層２００よりも厚くてもよい。
【００７３】
ドレイン電極層７２０は、分離絶縁層５００に形成された開口部５７０を介して、ｐ型ＩＶ族半導体層１１０Ｂに電気的に接続されている。ソース電極層７１０は、ｎ型酸化物半導体層２００に電気的に接続されている。なお、ｎ型酸化物半導体層２００の表面に絶縁層を形成し、その絶縁層に形成された開口部を介してソース電極層７１０とｎ型酸化物半導体層２００とが接続されてもよい。ゲート引き出し電極層７４０は、分離絶縁層５００およびゲート絶縁層３００Ｂを貫通して、ゲート電極層４００Ｂに電気的に接続される。
【００７４】
図１２から図１６は、本発明の第３実施形態におけるＴＦＥＴの製造方法を説明する図である。半導体基板１００Ｂを準備する（図１２）。半導体基板１００Ｂは、ゲート電極層４００ＢとなるＳｉ基板４２０Ｂ、Ｓｉ基板上に設けられゲート絶縁層３００Ｂとなる埋込酸化膜（ＳｉＯ2）、および埋込酸化膜上に設けられｐ型ＩＶ族半導体層１１０Ｂとなるｐ型のＳｉ薄膜を含む。
【００７５】
まず、ｐ型ＩＶ族半導体層１１０ＢをＴＦＥＴごとに分離する（図１３）。ｐ型ＩＶ族半導体層１１０Ｂは、フォトリソグラフィ技術を用い、プラズマエッチング等により所定のパターンに加工される。続いて、分離絶縁層５００を堆積し、接合開口部５５０を形成する（図１４）。そして、ｎ型酸化物半導体層２００、ソース電極層７１０およびドレイン電極層７２０を形成する（図１５）。
【００７６】
Ｓｉ基板４２０Ｂを薄化し、さらに所定のパターンに加工することによってゲート電極層４００Ｂを形成する（図１６）。その後、分離絶縁層５００およびゲート絶縁層３００Ｂに開口を形成し、ゲート電極層４００Ｂに電気的に接続されるゲート引き出し電極層７４０を形成する（図１１）。ゲート引き出し電極層７４０は、導電性を有する材料であればよく、例えば、ソース電極層７１０またはドレイン電極層７２０と同一の材料であってもよい。
【００７７】
＜第４実施形態＞
第４実施形態では、第３実施形態におけるＰｃｈのＴＦＥＴ１０Ｂとは異なる方法で形成されたゲート電極層４００Ｃを有するＰｃｈのＴＦＥＴ１０Ｃの例について説明する。
【００７８】
図１７は、本発明の第４実施形態におけるＴＦＥＴの構造を示す断面図である。図１７に示すＴＦＥＴ１０Ｃでは、図１１に示す第３実施形態におけるＴＦＥＴ１０Ｂの構造に対して、ｐ型ＩＶ族半導体層１１０Ｃ、ゲート絶縁層３００Ｃ、ゲート電極層４００Ｃおよび平坦化絶縁層６００を含む点で異なっている。この例では、ゲート絶縁層３００Ｃおよびゲート電極層４００Ｃについては、第１実施形態におけるゲート絶縁層３００およびゲート電極層４００と同様の材料で形成されることができる。また、平坦化絶縁層６００は、この例では、ＳｉＯ2であって、ゲート電極層４００Ｃと同一面を形成するように、配置されている。このＴＦＥＴ１０Ｃは、通常では、平坦化絶縁層６００およびゲート電極層４００が形成された面に対して別の構造体２０００に貼り合わされる。
【００７９】
図１８から図２４は、本発明の第４実施形態におけるＴＦＥＴの製造方法を説明する図である。まず、半導体基板１００Ｃを準備する（図１８）。半導体基板１００Ｃは、Ｓｉ基板１２０Ｃ、Ｓｉ基板１２０Ｃ上に設けられた埋込酸化膜１３０Ｃ、および埋込酸化膜１３０Ｃ上に設けられｐ型ＩＶ族半導体層１１０Ｃとなるｐ型のＳｉ薄膜を含む。
【００８０】
まず、ｐ型ＩＶ族半導体層１１０ＣをＴＦＥＴごとに分離する（図１９）。ｐ型ＩＶ族半導体層１１０Ｃは、フォトリソグラフィ技術を用い、プラズマエッチング等により所定のパターンに加工される。続いて、ゲート絶縁層３００Ｃを堆積する（図２０）。続いて、ゲート電極層４００Ｃを形成し、ゲート電極層４００Ｃが配置されていない領域に平坦化絶縁層６００を形成する（図２１）。平坦化絶縁層６００は、ゲート電極層４００Ｃを形成した後に、例えばＳｉＯ2などの絶縁材料が堆積され、ＣＭＰ（化学機械研磨）等によって平坦化されればよい。
【００８１】
このようにして、ゲート電極層４００Ｃ側において平坦化絶縁層６００を用いて、全体的に平坦化することによって、後述する図２７で説明するように、ＴＦＥＴ１０Ｃを別の構造体に貼り合わせた構造を実現することが容易になる。
【００８２】
別の構造体２０００に貼り合わせた後に、埋込酸化膜１３０Ｃを除去することによって、Ｓｉ基板１２０Ｃをｐ型ＩＶ族半導体層１１０Ｃから分離する（図２２）。続いて、ｐ型ＩＶ族半導体層１１０Ｃのうち埋込酸化膜１３０Ｃに接していた面側に分離絶縁層５００を堆積し、接合開口部５５０を形成する（図２３）。そして、ｎ型酸化物半導体層２００、ソース電極層７１０およびドレイン電極層７２０を形成する（図２４）。その後、分離絶縁層５００およびゲート絶縁層３００Ｃに開口を形成し、ゲート電極層４００Ｃに電気的に接続されるゲート引き出し電極層７４０を形成する（図１７）。
【００８３】
＜第５実施形態＞
第１実施形態におけるＮｃｈのＴＦＥＴ１０に対して、第３実施形態におけるＰｃｈのＴＦＥＴ１０Ｂまたは第４実施形態におけるＰｃｈのＴＦＥＴ１０Ｃを組み合わせることによって、単一構造として実現されたＴＦＥＴ１０Ｄを第５実施形態として説明する。
【００８４】
図２５は、本発明の第５実施形態におけるＴＦＥＴの構造を示す断面図である。図２５に示すＴＦＥＴ１０Ｄによれば、ヘテロ接合部９００よりｐ型ＩＶ族半導体層１１０Ｃ側においては、図１７に示す構造によってＰｃｈのＴＦＥＴ構造を実現する。一方、ヘテロ接合部９００よりｎ型酸化物半導体層２００側においては、図１に示す構造によってＮｃｈのＴＦＥＴ構造を実現する。
【００８５】
この構成により、ＴＦＥＴ１０Ｄは、ｐ側電極層７１２をソース、ｎ側電極層７２１をドレイン、およびゲート電極層４００の各電位を制御することによって、Ｎｃｈのトランジスタとして用いることができる。一方、ＴＦＥＴ１０Ｄは、ｐ側電極層７１２をドレイン、ｎ側電極層７２１をソース、およびゲート電極層４００Ｃの各電位を制御することによって、Ｐｃｈのトランジスタとして用いることができる。
【００８６】
このような構造においては、ｐ型ＩＶ族半導体層１１０Ｃおよびｎ型酸化物半導体層２００のいずれも１０ｎｍ程度と薄い膜を用いる必要がある。そのため、領域Ａ２は、領域Ａ１に対してｐ側電極層７１２側の領域Ａ２ｐ、および領域Ａ１に対してｎ側電極層７２１側の領域Ａ２ｎの双方を含むことが好ましい。
【００８７】
＜第６実施形態＞
第６実施形態では、第１実施形態におけるＴＦＥＴ１０に対して、ｐ型ＩＶ族半導体層１１０をＴＦＥＴごとに分離したＴＦＥＴ１０Ｅについて説明する。
【００８８】
図２６は、本発明の第６実施形態におけるＴＦＥＴの構造を示す断面図である。図２６に示すＴＦＥＴ１０Ｅでは、図１に示す第１実施形態におけるＴＦＥＴ１０の構造に対して、ｐ型ＩＶ族半導体層１１０Ｅを用いる点で異なっている。ｐ型ＩＶ族半導体層１１０Ｅは、埋込酸化膜１３０Ｅ上に配置されたｐ型の半導体層をＴＦＥＴ毎に分離するように加工されている。埋込酸化膜１３０Ｅは、Ｓｉ基板１２０Ｅ上に配置されている。なお、Ｓｉ基板１２０Ｅは、ガラス等の絶縁基板であってもよい。このようなＴＦＥＴ１０Ｅは、ＳＯＩ（Ｓｉ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）などの基板を用いて製造することができる。
【００８９】
なお、ｐ型ＩＶ族半導体層１１０をＴＦＥＴ毎に分離する方法については、Ｐ型ＭＯＳＦＥＴにおいてＰ＋領域を分離する方法として一般的に採用される様々な方法が適用可能である。このとき、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）の技術が使用されてもよい。
【００９０】
＜第７実施形態＞
第７実施形態では、第４実施形態におけるＰｃｈのＴＦＥＴ１０Ｃと、第６実施形態におけるＮｃｈのＴＦＴ１０Ｅとを組み合わせたインバータを含む電子デバイス１について説明する。この例では、ＴＦＥＴ１０ＣとＴＦＥＴ１０Ｅとが異なる層に配置された例について説明する。
【００９１】
図２７は、本発明の第７実施形態における電子デバイスの構造を示す断面図である。図２７に示す例では、電子デバイス１のうち、一つのインバータを想定した構成が抽出され、Ｎｃｈトランジスタ部１Ｔｎ、Ｐｃｈトランジスタ部１Ｔｐおよび配線部１Ｔｗが示されている。
【００９２】
Ｎｃｈトランジスタ部１Ｔｎには、ＮｃｈのＴＦＥＴ１０Ｅが配置され、下部層間絶縁層６１０に覆われている。下部層間絶縁層６１０には、ＴＦＥＴ１０Ｅに接続される配線が配置されている。この例では、Ｎｃｈトランジスタ部１Ｔｎの上面は平坦に形成されている。
【００９３】
Ｐｃｈトランジスタ部１Ｔｐには、ＰｃｈのＴＦＥＴ１０Ｃが配置され、配線部１Ｔｗとともに、上部層間絶縁層６２０に覆われている。Ｐｃｈトランジスタ部１Ｔｐは、図２５に示すように、その下面が平坦に形成され、Ｎｃｈトランジスタ部１Ｔｎの上面と接続されている。
【００９４】
ＴＦＥＴ１０Ｅのゲート電極層４００Ｅと、ＴＦＥＴ１０Ｃのゲート電極層４００Ｃとが電気的に接続され、さらにゲート入力用配線８１０に接続される。ＴＦＥＴ１０Ｅのドレイン電極層７２０ＥとＴＦＥＴ１０Ｃのドレイン電極層７２０Ｃとが、ドレイン出力用配線８３０を介して接続されている。ＴＦＥＴ１０Ｅのソース電極層７１０Ｅは、低電源線８６０に接続される。ＴＦＥＴ１０Ｃのソース電極層７１０Ｃは、高電源線８８０に接続される。このように、ＴＦＥＴ１０ＥとＴＦＥＴ１０Ｃとを接続する導電体が、少なくとも配線部１Ｔｗに配置されている。
【００９５】
低電源線８６０には電源の低電位側が接続され、高電源線８８０には電源の高電位側が接続される。また、ゲート入力用配線８１０には、デジタル信号として、例えば前段のインバータの出力信号が入力される。ドレイン出力用配線８３０には、ＴＦＥＴ１０ＥとＴＦＥＴ１０Ｃとによって構成されるインバータにより、ゲート入力用配線８１０に入力された信号の反転信号が出力される。なお、ゲート入力用配線８１０は、初段のインバータであれば、デジタル信号が供給される端子であるともいえる。
【００９６】
＜第８実施形態＞
第８実施形態では、第３実施形態におけるＰｃｈのＴＦＥＴ１０Ｂと、第６実施形態におけるＮｃｈのＴＦＴ１０Ｅとを組み合わせたインバータを含む電子デバイス１Ａについて説明する。この例では、ＴＦＥＴ１０ＢとＴＦＥＴ１０Ｅとが互いに一部の構成を同じ層で実現するように配置された例について説明する。なお、第７実施形態と同様に、ＰｃｈのＴＦＥＴとして、第４実施形態におけるＴＦＥＴ１０Ｃが適用されてもよい。
【００９７】
図２８は、本発明の第８実施形態における電子デバイスの構造を示す断面図である。図２８に示す例では、電子デバイス１Ａのうち、一つのインバータを想定した構成が抽出され、Ｎｃｈトランジスタ部１ＡＴｎおよびＰｃｈトランジスタ部１ＡＴｐが示されている。
【００９８】
Ｎｃｈトランジスタ部１ＡＴｎには、ＮｃｈのＴＦＥＴ１０Ｅが配置され、Ｐｃｈトランジスタ部１ＡＴｐには、ＰｃｈのＴＦＥＴ１０Ｂが配置され、それぞれ層間絶縁層６３０に覆われている。
【００９９】
ＴＦＥＴ１０Ｅのゲート電極層４００Ｅと、ＴＦＥＴ１０Ｂのゲート電極層４００Ｂとが、ゲート入力用配線８１０を介して接続される。ＴＦＥＴ１０Ｅのドレイン電極層７２０ＥとＴＦＥＴ１０Ｂのドレイン電極層７２０Ｂとが、ドレイン出力用配線８３０を介して接続されている。ＴＦＥＴ１０Ｅのソース電極層７１０Ｅは、低電源線８６０に接続される。ＴＦＥＴ１０Ｂのソース電極層７１０Ｂは、高電源線８８０に接続される。このように、ＴＦＥＴ１０ＥとＴＦＥＴ１０Ｂとが導電体によって接続される。
【０１００】
低電源線８６０には電源の低電位側が接続され、高電源線８８０には電源の高電位側が接続される。また、ゲート入力用配線８１０には、デジタル信号として、例えば前段のインバータの出力信号が入力される。ドレイン出力用配線８３０には、ＴＦＥＴ１０ＥとＴＦＥＴ１０Ｂとによって構成されるインバータにより、ゲート入力用配線８１０に入力された信号の反転信号が出力される。なお、ゲート入力用配線８１０は、初段のインバータであれば、デジタル信号が供給される端子であるともいえる。
【０１０１】
＜第９実施形態＞
第９実施形態におけるＴＦＥＴ１０Ｆについて説明する。
【０１０２】
図２９は、本発明の第９実施形態におけるＴＦＥＴの構造を示す断面図である。第１実施形態におけるＴＦＥＴ１０では、ドレイン電極層７２０がヘテロ接合部９００に対してソース電極層７１０とは反対側に配置されていた。第９実施形態におけるＴＦＥＴ１０Ｆでは、図２９に示すように、ドレイン電極層７２０がヘテロ接合部９００に対してソース電極層７１０と同じ側に配置されている。この場合、ヘテロ接合部９００からソース電極層７１０に至る経路およびヘテロ接合部９００からドレイン電極層７２０に至るまでの経路のいずれも共通の領域Ａ２を通過することになる。
【０１０３】
＜第１０実施形態＞
ヘテロ接合部９００には、上述したようにｐ型ＩＶ族半導体層１１０とｎ型酸化物半導体層２００との間に非常に薄い絶縁層が配置されていてもよい。第１０実施形態では、そのような絶縁層が存在するＴＦＥＴ１０Ｇについて説明する。
【０１０４】
図３０は、本発明の第１０実施形態におけるＴＦＥＴの構造を示す断面図である。ＴＦＥＴ１０Ｇにおいては、ヘテロ接合部９００において、１ｎｍ程度の接合絶縁層１１５が配置されている。この例では、接合絶縁層１１５は、ｐ型ＩＶ族半導体層１１０を成分に含む絶縁材料であり、例えば、この成分の酸化膜または窒化膜である。ｎ型酸化物半導体層２００に含まれる酸素成分の影響により、接合絶縁層１１５として、ｐ型ＩＶ族半導体層１１０の酸化膜が形成されてもよい。
【０１０５】
＜第１１実施形態＞
第１実施形態では、接合開口部５５０の側面が傾斜を有していたが、傾斜を有していなくてもよい。第１１実施形態では、ヘテロ接合部９００に対して垂直な側面をもつ接合開口部５５０Ｈが形成されたＴＦＥＴ１０Ｈについて説明する。
【０１０６】
図３１は、本発明の第１１実施形態におけるＴＦＥＴの構造を示す断面図である。図３１に示すように、分離絶縁層５００Ｈには、側面がヘテロ接合部９００に対して垂直になっている接合開口部５５０Ｈが形成されている。この場合、ｎ型酸化物半導体層２００Ｈ、ゲート絶縁層３００Ｈおよびゲート電極層４００Ｈは、接合開口部５５０Ｈの側面を段切れなく覆われるように形成される。
【０１０７】
＜第１２実施形態＞
第１実施形態では、図２に示すようにゲート電極層４００がヘテロ接合部９００の全体を覆うことで、ヘテロ接合部９００とトンネル接合部とが同じ領域であった。第１２実施形態では、ヘテロ接合部９００の一部においてトンネル接合が実現される例について説明する。
【０１０８】
図３２は、本発明の第１２実施形態におけるＴＦＥＴの構造の第１の例を示す上面図である。図３２に示すＴＦＥＴ１０Ｊ１では、第１実施形態におけるＴＦＥＴ１０に対して、ヘテロ接合部９００の一部のみを覆うゲート電極層４００Ｊを有している点が異なっている。この例では、ヘテロ接合部９００のうち、ソース電極層７１０側およびドレイン電極層７２０側については、第１実施形態と同様な構造でゲート電極層４００Ｊが形成されているが、ソース電極層７１０とドレイン電極層７２０を結ぶ方向に垂直な方向については、ゲート電極層４００Ｊの外縁がヘテロ接合部９００に重畳する位置になっている。
【０１０９】
図３３は、本発明の第１２実施形態におけるＴＦＥＴの構造の第２の例を示す上面図である。図３３に示すＴＦＥＴ１０Ｊ２では、図３２に示すＴＦＥＴ１０Ｊ１に対して、さらにヘテロ接合部９００が接合開口部５５０よりも狭い範囲になっている点が異なっている。この例では、ヘテロ接合部９００のうち、ソース電極層７１０側およびドレイン電極層７２０側については、第１実施形態と同様な構造でｎ型酸化物半導体層２００Ｊおよびゲート絶縁層３００Ｊが形成されているが、ソース電極層７１０とドレイン電極層７２０を結ぶ方向に垂直な方向については、ｎ型酸化物半導体層２００Ｊの外縁がヘテロ接合部９００に重畳する位置になっている。すなわち、この方向においては、ｎ型酸化物半導体層２００Ｊの外縁は、接合開口部５５０の開口端と、ゲート電極層４００Ｊの外縁との間に存在するようになっている。なお、図においては、ｎ型酸化物半導体層２００Ｊとゲート絶縁層３００Ｊの外縁とは一致しているが、ゲート絶縁層３００Ｊの外縁は、より外側に存在してもよい。
【０１１０】
ＴＦＥＴ１０Ｊ１およびＴＦＥＴ１０Ｊ２のいずれにおいても、トンネル現象は、ヘテロ接合部９００全体で生じるのではなく、ヘテロ接合部９００とゲート電極層４００Ｊとが重畳する領域で生じることになる。この構成においても、ｐ型ＩＶ族半導体層１１０の外縁またはｎ型酸化物半導体層２００の外縁でのトンネル現象の発生を抑制することができる。仮に外縁部分でトンネル現象が生じたとしても、ヘテロ接合部９００が、ソース電極層７１０とドレイン電極層７２０を結ぶ方向の長さに対してこれに垂直な方向の長さが十分に長ければ、特性への影響は無視できる。
【０１１１】
＜第１３実施形態＞
第１実施形態ではヘテロ接合部９００は矩形であったが、矩形以外の形状であってもよい。第１３実施形態では、円形のヘテロ接合部９００Ｋを含むＴＦＥＴ１０Ｋについて説明する。なお、ヘテロ接合部９００の外縁は、矩形のように直線のみで形成されてもよいし、曲線で形成されてもよいし、直線と曲線とを含んで形成されてもよい。
【０１１２】
図３４は、本発明の第１３実施形態におけるＴＦＥＴの構造を示す上面図である。図３４に示すＴＦＥＴ１０Ｋでは、分離絶縁層５００において円形の接合開口部５５０Ｋが形成されている。その結果、円形のヘテロ接合部９００Ｋが形成される。このように円形のような曲線の外縁をヘテロ接合部９００Ｋが有することで、トンネル現象を生じる領域から角となる部分を無くすこともできる。
【０１１３】
＜第１４実施形態＞
第１実施形態では、１つのＴＦＥＴ１０において１つのヘテロ接合部９００が配置されていたが、複数のヘテロ接合部９００が配置されてもよい。第１４実施形態では、２つのヘテロ接合部９００Ｌ１、９００Ｌ２を含むＴＦＥＴ１０Ｌについて説明する。
【０１１４】
図３５は、本発明の第１４実施形態におけるＴＦＥＴの構造を示す上面図である。図３６は、本発明の第１４実施形態におけるＴＦＥＴの構造を示す断面図である。図３６は、図３５における切断線Ｄ１−Ｄ２における断面図に対応する。なお、切断線Ｃ１−Ｃ２における断面図は、図１と同様である。図３５に示すように、ＴＦＥＴ１０Ｌでは、分離絶縁層５００に対して２つの接合開口部５５０Ｌ１、５５０Ｌ２が形成されている。この部分において、ヘテロ接合部９００Ｌ１、９００Ｌ２が配置されている。
【０１１５】
この例では、２つのヘテロ接合部９００Ｌ１、９００Ｌ２は、ソース電極層７１０とドレイン電極層７２０を結ぶ方向に垂直な方向に並んで配置されている。原理的には、２つのヘテロ接合部９００Ｌ１、９００Ｌ２をまとめた面積と、第１実施形態のように１つのヘテロ接合部９００の面積とが同じであれば、ＯＮ電流は同じになる。ただし、ｐ型ＩＶ族半導体層１１０とｎ型酸化物半導体層２００との膜条件によっては、ヘテロ接合部の重心位置から縁部までの最短長が短い方が、同じ面積でもＯＮ電流が高くなる場合がある。
【０１１６】
なお、２つのヘテロ接合部９００Ｌ１、９００Ｌ２は、ソース電極層７１０とドレイン電極層７２０を結ぶ方向に並んで配置されてもよいし、この方向に対して斜めに配置されてもよい。また、２つのヘテロ接合部９００Ｌ１、９００Ｌ２は、互いに同じ面積であってもよいし、異なる面積であってもよく、また、互いに同じ形状であってもよいし、異なる形状であってもよい。
【０１１７】
＜第１５実施形態＞
第１４実施形態では、２つのヘテロ接合部９００Ｌ１、９００Ｌ２は、ソース電極層７１０とドレイン電極層７２０との間に配置されていた。第１５実施形態では、２つのヘテロ接合部９００Ｍ１、９００Ｍ２の間に配置されたドレイン電極層７２０を有するＴＦＥＴ１０Ｍについて説明する。
【０１１８】
図３７は、本発明の第１５実施形態におけるＴＦＥＴの構造を示す上面図である。図３８は、本発明の第１５実施形態におけるＴＦＥＴの構造を示す断面図である。図３８は、図３７における切断線Ｅ１−Ｅ２における断面図に対応する。図３７、図３８に示すように、ＴＦＥＴ１０Ｍでは、分離絶縁層５００に対して２つの接合開口部５５０Ｍ１、５５０Ｍ２が形成されている。この部分において、ヘテロ接合部９００Ｍ１、９００Ｍ２が配置されている。
【０１１９】
ドレイン電極層７２０は、ヘテロ接合部９００Ｍ１とヘテロ接合部９００Ｍ２との間に配置されている。それぞれのヘテロ接合部９００Ｍ１、９００Ｍ２に対応して、ゲート電極層４００Ｍ１、４００Ｍ２が配置され、互いにドレイン電極層７２０の上方に配置された配線４７０を介して電気的に接続されている。なお、ゲート電極層４００Ｍ１とゲート電極層４００Ｍ２とが、ドレイン電極層７２０を平面上で迂回することで直接的に接続されていてもよい。
【０１２０】
ソース電極層７１０はドレイン電極層７２０に対してゲート電極層４００Ｍ１側にのみ配置されていたが、ドレイン電極層７２０に対してゲート電極層４００Ｍ２側にも配置されてもよい。ｐ型ＩＶ族半導体層１１０の抵抗が高く、ｎ型酸化物半導体層２００に近い場合には、このような構造にすることが好ましい。このようにすることで、ドレイン電極層７２０を中心にして、線対称になるように２つのソース電極層および２つのヘテロ接合部が配置されるようにして、いずれのヘテロ接合部においてもできるだけ等価になるようにしてもよい。
【０１２１】
＜第１６実施形態＞
第１６実施形態では、ドレイン電極層７２０Ｎを囲んで配置されたヘテロ接合部９００Ｎを有するＴＦＥＴ１０Ｎについて説明する。
【０１２２】
図３９は、本発明の第１６実施形態におけるＴＦＥＴの構造を示す上面図である。図４０は、本発明の第１６実施形態におけるＴＦＥＴの構造を示す断面図である。図４０は、図３９における切断線Ｆ１−Ｆ２における断面図に対応する。図３９に示すように、ＴＦＥＴ１０Ｎでは、分離絶縁層５００に対して環状の接合開口部５５０Ｎが形成されている。この部分において、環状のヘテロ接合部９００Ｎが配置されている。ゲート電極層４００Ｎについても、環状に形成されている。
【０１２３】
環状に配置されたヘテロ接合部９００Ｎおよびゲート電極層４００Ｎに囲まれた中心部分には、ゲート絶縁層３００に形成された開口部３７０Ｎを介してドレイン電極層７２０Ｎが配置されている。なお、ドレイン電極層７２０Ｎとソース電極層７１０との関係を入れ替えて、ヘテロ接合部９００Ｎにソース電極層７１０が囲まれるようにしてもよい。
【０１２４】
ソース電極層７１０とｐ型ＩＶ族半導体層１１０とが接続される領域（開口部５７０に対応）は、ヘテロ接合部９００Ｎの外側を囲むように環状に配置されてもよい。ｐ型ＩＶ族半導体層１１０の抵抗が高く、ｎ型酸化物半導体層２００に近い場合には、このような構造にすることが好ましい。このようにすることで、ドレイン電極層７２０を中心にして、点対称（または回転対称）になるように２つのソース電極層および２つのヘテロ接合部が配置されるようにして、ドレイン電極層７２０Ｎからいずれの方向に対しても等価になるようにしてもよい。
【０１２５】
＜第１７実施形態＞
第１７実施形態では、フィン型のトランジスタの形状を適用したＮｃｈのＴＦＥＴ１０Ｐについて説明する。
【０１２６】
図４１は、本発明の第１７実施形態におけるＴＦＥＴの構造を示す上面図である。図４２は、本発明の第１７実施形態におけるＴＦＥＴの構造を示す水平断面図である。図４３は、本発明の第１７実施形態におけるＴＦＥＴの構造を示す垂直断面図である。図４３は、図４１における切断線Ｇａ１−Ｇａ２、切断線Ｇｂ１−Ｇｂ２、切断線Ｇｃ１−Ｇｃ２、切断線Ｇｄ１−Ｇｄ２および切断線Ｇｅ１−Ｇｅ２における断面図に対応する。図４２は、フィン型に形成されたｐ型ＩＶ族半導体層１１０Ｐの半分の高さにおけるＴＦＥＴ１０Ｐの水平断面を示している。
【０１２７】
ｐ型ＩＶ族半導体層１１０Ｐは、基板表面に垂直に延びて形成されている。ソース電極層７１０Ｐが接続される部分は、他の部分に比べて幅広の形状に形成されているが、必ずしもこのような形状でなくてもよい。ｐ型ＩＶ族半導体層１１０Ｐを覆うように、分離絶縁層５００Ｐが配置されている。分離絶縁層５００Ｐの一部（領域Ａ１）には、接合開口部５５０Ｐが形成され、ｐ型ＩＶ族半導体層１１０Ｐの両面の一部が露出される。さらに外側には、ｎ型酸化物半導体層２００Ｐが配置されている。そのため、接合開口部５５０Ｐの位置に対応して、ｐ型ＩＶ族半導体層１１０Ｐの両面においてｎ型酸化物半導体層２００Ｐとヘテロ接合が実現されている。したがって、ヘテロ接合部９００Ｐがｐ型ＩＶ族半導体層１１０Ｐの両面に配置される。
【０１２８】
ｎ型酸化物半導体層２００Ｐのさらに外側にゲート絶縁層３００Ｐが配置され、そのさらに外側にゲート電極層４００Ｐが配置されている。図４２に示す領域Ａ１の断面構造（切断線Ｇｃ１−Ｇｃ２の断面構造）において、ｐ型ＩＶ族半導体層１１０Ｐの頂部には、分離絶縁層５００Ｐ１が配置されている。したがって、ヘテロ接合部９００Ｐの面に対して垂直に見た場合に、ヘテロ接合部９００Ｐは、分離絶縁層５００Ｐ、５００Ｐ１によって囲まれた領域となる。なお、分離絶縁層５００Ｐ１は、存在しなくてもよい。分離絶縁層５００Ｐ１が存在しない場合には、後述する製造方法において、図４５、４６における処理は不要である。
【０１２９】
ソース電極層７１０Ｐは、ｐ型ＩＶ族半導体層１１０Ｐの頂部において電気的に接続されている。なお、ソース電極層７１０Ｐは、ｐ型ＩＶ族半導体層１１０Ｐにおけるフィン形状部分以外の領域で電気的に接続されてもよい。
【０１３０】
ドレイン電極層７２０Ｐは、分離絶縁層５００Ｐの頂部を覆う部分のｎ型酸化物半導体層２００Ｐに電気的に接続されている。なお、ドレイン電極層７２０Ｐとｎ型酸化物半導体層２００Ｐとは、分離絶縁層５００Ｐの頂部を覆う部分以外において電気的に接続されていてもよい。
【０１３１】
続いて、ＴＦＥＴ１０Ｐを製造する方法について説明する。
【０１３２】
図４４から図４８は、本発明の第１７実施形態におけるＴＦＥＴの製造方法を説明する図である。これらの図は、図４２に示す領域Ａ１の断面構造（切断線Ｇｃ１−Ｇｃ２の断面構造）に対応している。まず、ｐ型ＩＶ族半導体層１１０Ｐをフィン形状に加工する（図４４）。続いて、分離絶縁層５００Ｐを堆積し、ソースドレイン側を除いた領域Ａ１およびその周囲において、ｐ型ＩＶ族半導体層１１０Ｐの頂部が露出されるように分離絶縁層５００Ｐを除去する（図４５）。
【０１３３】
続いて、ｐ型ＩＶ族半導体層１１０Ｐ露出された頂部に熱酸化膜により分離絶縁層５００Ｐ１を形成する（図４６）。続いて、ｐ型ＩＶ族半導体層１１０Ｐのフィン形状部分において両面の一部（ヘテロ接合部９００Ｐになる領域）が露出されるように、分離絶縁層５００Ｐを除去する（図４７）。このとき、ｐ型ＩＶ族半導体層１１０Ｐのうちフィン形状部分以外の表面については、分離絶縁層５００Ｐが残存するように加工する。この例では、フィン形状部分以外においても分離絶縁層５００Ｐを一旦除去し、必要な部分のみ再び分離絶縁層５００Ｐを堆積させる。
【０１３４】
続いて、ｎ型酸化物半導体層２００Ｐおよびゲート絶縁層３００Ｐを順に形成する（図４８）。そして、ゲート電極層４００Ｐを形成する（図４３）。この後に、ソース電極層７１０Ｐをｐ型ＩＶ族半導体層１１０Ｐに電気的に接続されるように形成し、ドレイン電極層７２０Ｐをｎ型酸化物半導体層２００Ｐに電気的に接続されるように形成する。
【０１３５】
＜第１８実施形態＞
第１８実施形態では、フィン型のトランジスタの形状を適用したＰｃｈのＴＦＥＴ１０Ｑについて説明する。
【０１３６】
図４９は、本発明の第１８実施形態におけるＴＦＥＴの構造を示す上面図である。図５０は、本発明の第１８実施形態におけるＴＦＥＴの構造を示す水平断面図である。図５１は、本発明の第１８実施形態におけるＴＦＥＴの構造を示す垂直断面図である。図５１は、図４９における切断線Ｈａ１−Ｈａ２、切断線Ｈｂ１−Ｈｂ２、切断線Ｈｃ１−Ｈｃ２、切断線Ｈｄ１−Ｈｄ２および切断線Ｈｅ１−Ｈｅ２における断面図に対応する。図５０は、フィン型に形成されたｐ型ＩＶ族半導体層１１０Ｑの半分の高さにおけるＴＦＥＴ１０Ｑの水平断面を示している。
【０１３７】
ｐ型ＩＶ族半導体層１１０Ｑは、基板表面に垂直に延びて形成されている。ソース電極層７１０Ｑが接続される部分は、他の部分に比べて幅広の形状に形成されている。すなわち、ＰｃｈのＴＦＥＴ１０Ｑであるため、領域Ａ１に対応する部分はＮｃｈのＴＦＥＴ１０Ｐの場合よりも薄くする必要がある。ｐ型ＩＶ族半導体層１１０Ｑを覆うように、分離絶縁層５００Ｑが配置されている。分離絶縁層５００Ｑの一部（領域Ａ１）には、接合開口部５５０Ｑが形成され、ｐ型ＩＶ族半導体層１１０Ｑの両面の一部が露出される。この構成までは、第１７実施形態におけるＴＦＥＴ１０Ｐと同様である。
【０１３８】
さらに外側には、ｎ型酸化物半導体層２００Ｑがｐ型ＩＶ族半導体層１１０Ｑの片側のみ配置されている。そのため、接合開口部５５０Ｑの位置に対応して、ｐ型ＩＶ族半導体層１１０Ｑの片面においてｎ型酸化物半導体層２００Ｑとヘテロ接合が実現されている。したがって、ヘテロ接合部９００Ｑがｐ型ＩＶ族半導体層１１０Ｑの片面に配置される。
【０１３９】
ｎ型酸化物半導体層２００Ｑのさらに外側にゲート絶縁層３００Ｑが配置され、そのさらに外側にゲート電極層４００Ｑが配置されている。ゲート絶縁層３００Ｑは、少なくともｐ型ＩＶ族半導体層１１０Ｑに対して、ｎ型酸化物半導体層２００Ｑが配置された側とは反対側において、接合開口部５５０Ｑを塞ぐように配置され、ｐ型ＩＶ族半導体層１１０Ｑと接触している。ゲート電極層４００Ｑは、ｐ型ＩＶ族半導体層１１０Ｑに対して、ｎ型酸化物半導体層２００Ｑが配置された側と反対側に配置される。すなわち、領域Ａ１において、ゲート電極層４００Ｑとｐ型ＩＶ族半導体層１１０Ｑとでゲート絶縁層３００Ｑが挟まれている。
【０１４０】
図５１に示す領域Ａ１の断面構造（切断線Ｈｃ１−Ｈｃ２の断面構造）において、ｐ型ＩＶ族半導体層１１０Ｑの頂部には、分離絶縁層５００Ｑ１が配置されている。したがって、ヘテロ接合部９００Ｑの面に対して垂直に見た場合に、ヘテロ接合部９００Ｑは、分離絶縁層５００Ｑ、５００Ｑ１によって囲まれた領域となる。
【０１４１】
ソース電極層７１０Ｑは、ｐ型ＩＶ族半導体層１１０Ｑの頂部において電気的に接続されている。なお、ソース電極層７１０Ｑは、ｐ型ＩＶ族半導体層１１０Ｑにおけるフィン形状部分以外の領域で電気的に接続されてもよい。
【０１４２】
ドレイン電極層７２０Ｑは、分離絶縁層５００Ｑの頂部を覆う部分のｎ型酸化物半導体層２００Ｑに電気的に接続されている。なお、ドレイン電極層７２０Ｑとｎ型酸化物半導体層２００Ｑとは、分離絶縁層５００Ｑの頂部を覆う部分以外において電気的に接続されていてもよい。
【０１４３】
以上、トンネル電界効果トランジスタについて、様々な実施形態を説明した。
【０１４４】
＜シミュレーション結果と実証実験＞
Ｔｙｐｅ−ＩＩエネルギーバンド構造を実現する新たな材料系の組み合わせとして酸化物半導体とＩＶ族半導体を組み合わせた新規の積層型トンネル電界効果トランジスタ（ＴＦＥＴ）を提案し、ＴＣＡＤシミュレーションを用いて急峻スイッチング（Ｓｔｅｅｐ−ｓｌｏｐｅ）トランジスタとしてのポテンシャルを検証した。さらに、ｎ−ＺｎＯ／ｐ−Ｓｉトンネル接合またはｎ−ＺｎＯ／ｐ−Ｇｅトンネル接合、およびトンネル接合からドレイン電極にかけて材料接合の無いＺｎＯチャネル構造を有するＴＦＥＴの動作実証を初めて行った。不純物濃度の適切な制御やゲートスタック構造制御により、ＴＦＥＴにおいて最高の１０8を上回るＯＮ／ＯＦＦ電流比と最小ＳＳ値〜７１ｍＶ／ｄｅｃ．を達成した。
【０１４５】
［１．導入］
ゲートに対して垂直方向のトンネルを持つ積層型トンネル電界効果トランジスタ（ＴＦＥＴ）は、究極的に小さく限りなくゼロに近いサブスレショルドスィング（ＳＳ値）を達成しうる理想的な構造である。これは、トンネル接合全域に渡り、ソース中とチャネル中の状態密度（ｄｅｎｓｉｔｙ  ｏｆ  ｓｔａｔｅ，  ＤＯＳ）を効率的かつ均一にゲート電圧にて制御可能なためである。
【０１４６】
加えて、積層型ＴＦＥＴでは、大きなトンネル接合面積や短いトンネル距離により大きなＯＮ電流の実現も期待される。トンネル距離は上部のチャネル厚さにより制御可能である。しかしながら、このようなコンセプトを実現した例は非常に限られている。例えば、単一材料を使用した場合は大きなバンドギャップがＯＮ電流増大を阻害し、ＩＩＩ−Ｖ材料を用いた異種接合の場合ではバンドギャップが小さい材料もあり、ＯＮ／ＯＦＦ電流比が減少する。
【０１４７】
このような本質的な難しさを克服するため、本研究では新たに、酸化物半導体とＳｉ、Ｇｅ、ＳｉＧｅなどのＩＶ族半導体を接合させた新たなトンネル接合を提案する（図５２）。
【０１４８】
図５２は、酸化物半導体／ＩＶ族半導体積層型トンネル電界効果トランジスタにおける（ａ）素子構造概念図、（ｂ）ＯＦＦ状態および（ｃ）ＯＮ状態におけるエネルギーバンド図である。このような材料の組み合わせでは、実効エネルギー障壁高さ（Ｅb-eff  ＝  Ｅc-OS  −  Ｅv-IV、酸化物半導体の伝導帯端とＩＶ族半導体の価電子帯端のエネルギー差で定義される）の小さなＴｙｐｅ−ＩＩエネルギーバンド構造を実現する。これは、ＯＮ電流の増大に効果的である一方、材料のバンドギャップそのものは大きいため、ＯＦＦ電流の低減も同時に達成できる。
【０１４９】
加えて、Ｅb-effは、材料の組み合わせおよび組成の制御によって、連続的に制御可能である（図５３）。
【０１５０】
図５３は、材料候補のまとめである。ｐ型ＩＶ族半導体の価電子帯からｎ型酸化物半導体の伝導帯へとｂａｎｄ−ｔｏ−ｂａｎｄトンネルが生じる。括弧内には各材料の比誘電率を示している。実際、ＺｎＯ、Ｉｎ2Ｏ3、およびＳｎＯ2のような酸化物半導体の伝導帯端は低く、ＳｉおよびＧｅの価電子帯端は高い。加えて、酸化物半導体はｎ型伝導を示す傾向が強い。そのため、トンネル接合からドレインまでにおいて材料接合をしなくても形成でき、かつ、ドレイン端の電界集中により引き起こされがちな電流リークを抑制できる。
【０１５１】
そこで本研究では、初めに、ＴＣＡＤシミュレーションを用いて提案する酸化物半導体／ＩＶ族半導体を用いた積層型ＴＦＥＴの利点を明らかにし、デバイス設計指針を示す。
【０１５２】
［２．酸化物半導体／ＳｉＧｅ  積層型ＴＦＥＴ］
初めに、ｔｙｐｅ−ＩＩエネルギーバンド構造のＥb-effがトンネル特性に与える影響を調査した。酸化物半導体／ＩＶ族半導体を用いることで、Ｅb-effは連続的に調整可能である。この時、ＳｉＧｅソースの場合のＥv-IV位置および軽いホールの有効質量は、ＳｉとＧｅの値より線形補完することで求めた（図５４）。
【０１５３】
図５４は、（ａ）ＳｉＧｅのエネルギーバンド構造、および、（ｂ）ｂａｎｄ−ｔｏ−ｂａｎｄトンネルの還元有効質量を示す図である。図５５は、ｎ−ＺｎＯ／ｐ−ＳｉＧｅトンネル接合におけるＷＫＢトンネル確率のＧｅ濃度依存性である。図５５は、ＷＫＢ近似を用いたトンネル確率（ＴWKB）を、Ｅc-OSを変化させるとともに横軸をＳｉＧｅソース中のＧｅ組成として示した図である。このとき、簡単のため、ゲート電圧Ｖgにより酸化物半導体のエネルギーバンドのみが変調すると仮定した。
【０１５４】
エネルギーバンド構造の模式図を図５２（ｃ）に示す。酸化物半導体によりＥc-OS位置を下げる、もしくは、ＩＶ族半導体中のＥv-IV位置を上げることによりＥb-effが小さくなり、これによりＴWKBが指数関数的に増大していることが分かる。このとき、ＺｎＯは直接遷移型半導体であるため、ｐ−ＳｉやＧｅからｎ−ＺｎＯへのトンネリングは、Γ点における直接遷移過程に対応するため、運動量変化は考慮しなくてよい。
【０１５５】
以上より、電子デバイスに適した酸化物半導体を選択した後に、ＳｉＧｅ技術を用いＧｅ組成を変化することでエネルギーバンド構造を最適に調整することができ、その結果、ＴＦＥＴ性能も高性能化が見込まれる。
【０１５６】
［３．ＴＣＡＤシミュレーションを用いた構造最適化］
図５６は、ＴＣＡＤシミュレーションに用いた３次元デバイス構造模式図と主要なパラメータである。図５６に示す素子構造を用い、酸化物半導体／ＩＶ族半導体を用いた積層型ＴＦＥＴのＳｅｎｔａｕｒｕｓ  ＴＣＡＤシミュレーションを行った。Ｓｅｎｔａｕｒｕｓはソフトウエア名である。酸化物半導体の物性については、Ｅc-OS位置を除き、ＺｎＯの値を用いた。
【０１５７】
図５７は、（ａ）ｐ−Ｇｅソースからｎ−ＺｎＯチャネル表面へのｂａｎｄ−ｔｏ−ｂａｎｄトンネルの２次元イメージ図、（ｂ）ｎ−ＺｎＯ／ｐ−Ｇｅ、および（ｃ）ｎ−Ｇｅ／ｐ−Ｇｅトンネル接合におけるエネルギーバンド図である。図５７（ａ）のトンネル現象の二次元像に示す通り、Ｖgを印加することで、ｐ−Ｇｅの表面近傍から酸化物半導体の最表面、つまりＨｉｇｈ−ｋ絶縁膜と酸化物半導体との界面、に向けて、均一なトンネルが生成されていることが分かる。これにより、限りなくゼロに近いＳＳ値を有するＯＮ／ＯＦＦスイッチングが実現される（図５８）。
【０１５８】
加えて、ｎ−ＯＳ／ｐ−Ｇｅヘテロトンネル接合の場合、ｎ−Ｇｅ／ｐ−Ｇｅホモ接合の場合に比べてＯＮ電流が２桁以上増大している。このとき、酸化物半導体のＥc-OS位置はさほど低くない状態で既にＯＮ電流の増大が実現されていることに注目すべきである。この要因の一つとして、酸化物半導体の誘電率（ε）がＧｅに比べて小さいことが挙げられる（図５７（ｂ））。このような相対関係では、Ｇｅに比べて酸化物半導体のエネルギーバンドが優先的に変調されるため、図５２（ｃ）に示すような、トンネル距離を短く抑えた理想的に近いエネルギーバンド構造が実現される。実際、酸化物半導体の多くは、ＳｉやＧｅに比べて小さな値を有する（図５３）。
【０１５９】
図５８は、シミュレーションにより得られたｎ−ＺｎＯ／ｐ−Ｇｅ  ＴＦＥＴのＩd−Ｖg特性である。この効果により、図５８のＩd−Ｖg特性に示す通り、０．３Ｖ以下の電源電圧（Ｖdd）でＦＥＴ動作が期待できる。その一方で、酸化物半導体の電気伝導性が高いため、ドレイン電圧の影響によりＶBTBT（ｂａｎｄ−ｔｏ−ｂａｎｄトンネルが生じる最小のＶg）がシフトするのには注意が必要である。
【０１６０】
図５９は、シミュレーションにより得られたｎ−ＺｎＯ／ｐ−Ｇｅ  ＴＦＥＴのＩd−Ｖd特性であり、（ａ）線形表記、および（ｂ）対数表記で示している。ここで、０．３Ｖ動作のＶddを想定した場合、ＯＮ電流は約７０μＡ／μｍ、ＯＦＦ電流は〜１ｐＡ／μｍがそれぞれ期待され、３ｎｍ−ノード世代の低電力動作デバイスや低待機時電力デバイスとして非常に有望である（図５９（ａ））。また、対数軸のＩd−Ｖdグラフ（図５９（ｂ））においては、負のＶd領域において負性微分抵抗（ＮＤＲ）が観測されている。これは量子トンネル効果で動作する電子デバイスの特徴である。
【０１６１】
図６０は、（ａ）酸化物半導体膜厚、および（ｂ）ＥＯＴがｎ−ＯＳ／ｐ−Ｇｅ  ＴＦＥＴのＶBTBTに与える影響を示す図である。図６１は、（ａ）酸化物半導体膜厚、および（ｂ）ＥＯＴがｎ−ＯＳ／ｐ−Ｇｅ  ＴＦＥＴのＯＮ電流に与える影響を示す図である。積層型ＴＦＥＴの構造パラメータの一つとして、酸化物半導体厚さ（ｄOS）やＥＯＴの影響を調査した。ＶBTBT、つまりｂａｎｄ−ｔｏ−ｂａｎｄｏトンネルが生じ始める電圧は、酸化物半導体最表面のＥc-OS位置で決定される。酸化物表面のＥc-OS位置はＶgで直接的に制御されるため、ｄOSによるＶBTBT変化は小さい。対して、ＥＯＴの影響は大きい（図６０）。一方、ｄOSはトンネル確率に強く影響し、ｄOS増大と共にＯＮ電流（ＶgがＶBTBT＋０．３Ｖの際の電流値）は指数関数的に減少する（図６１）。
【０１６２】
冒頭で述べた通り、本研究で提案する酸化物半導体／ＩＶ族半導体ヘテロ接合の最大の利点は、酸化物半導体のＥc-OSとＩＶ族半導体のＥv-IVのエネルギー位置関係により、Ｅb-effを自由に調整可能な点である。そこで、Ｅc-OS位置の異なる様々な酸化物半導体に対し、ソース材料（Ｓｉ、ＳｉＧｅ、Ｇｅ）を組み合わせた場合のＯＮ電流の変化を系統的に調査した（図６２）。
【０１６３】
図６２は、Ｓｉ、ＳｉＧｅ、Ｇｅソースを有するＴＦＥＴにおけるＯＮ電流と酸化物半導体のＥc-OS位置の関係を示す図である。例えば、既にＳｉテクノロジーで使用されているＳｉ0.7Ｇｅ0.3を用いて僅かにＥv-IV位置を変化させるだけで、ＯＮ電流は飛躍的に増大する。一方で、前述の通り、Ｇｅや高Ｇｅ組成のＳｉＧｅの大きな誘電率はトンネル距離を短く保つことに効果的であり、ＳＳ値の低減にも効果的である。
【０１６４】
例えば、ＶBTBT付近の最小ＳＳ値においては限りなくゼロに近く、０．３Ｖ動作を想定した場合の全動作範囲に渡る平均ＳＳ値についても６０ｍＶ／ｄｅｃ．を下回る値が期待できる（図６３）。
【０１６５】
図６３は、Ｓｉ、ＳｉＧｅ、Ｇｅソースを有するＴＦＥＴにおける（ａ）最小ＳＳ値、および、（ｂ）平均ＳＳ値と酸化物半導体のＥc-OS位置の関係。最小ＳＳ値は電流値１ｐＡ／μｍ付近において得られた値を示す図であり、平均ＳＳ値は電流値１ｐＡ／μｍから０．３ＶのＶg掃引幅を想定した際の値を用いている。
【０１６６】
続いては、ソース中およびチャネル中の不純物濃度の影響について議論する。
【０１６７】
図６４は、様々なＧｅ中不純物濃度（Ｎa）を仮定した場合のＩd−Ｖg特性を示す図である。酸化物半導体中の不純物濃度（Ｎd）は５×１０18ｃｍ-3とした。図６５は、様々な酸化物半導体中不純物濃度（Ｎd）を仮定した場合において、（ａ）ＯＮ電流および（ｂ）ＯＮ／ＯＦＦ電流比とＧｅ中不純物濃度（Ｎa）の関係を示す図である。各領域の不純物濃度は、トンネル接合近傍のバンドの曲がりに影響を及ぼす（図６４）。チャネル中の不純物濃度（Ｎd）やソース中の不純物濃度（Ｎa）の組み合わせには、高いＯＮ電流と大きなＯＮ／ＯＦＦ電流比の実現のために最適値が存在することが分かる（図６５）。
【０１６８】
不純物濃度が低い場合、空乏層がより遠くまで伸びるため、トンネル距離が増大し、ＯＮ電流は減少する。それに対し、ＮdやＮaが非常に濃い場合、チャネル−ソース間での状態密度の重畳をゲートバイアスで解くことができず、十分小さなＯＦＦ電流が実現し得ない。
【０１６９】
また、ｈｉｇｈ−ｋ／酸化物半導体界面の界面準位密度（Ｄｉｔ）の影響を調査したところ、本素子はＤｉｔに対して非常に耐性が高いことが分かる。
【０１７０】
図６６は、界面準位がＩd−Ｖg特性の劣化に与える影響を示す図である。均一に分布した界面準位密度（Ｄｉｔ）を想定した。これは、ＯＮ／ＯＦＦ電流変化に必要なＶg動作範囲でのエネルギーバンド変調が極めて小さく、界面準位へのチャージトラップ量が極めて小さいためと考えられる（図６６）。
【０１７１】
以上のＴＣＡＤシミュレーションの結果より、本研究で提案する酸化物半導体／ＩＶ族半導体を用いたｔｙｐｅ−ＩＩエネルギーバンド構造を有する積層型ＴＦＥＴにより、０．３Ｖの小さな動作電圧Ｖddにおいて、高いＯＮ電流（〜７０μＡ／μｍ）、小さなＯＦＦ電流（＜１ｐＡ／μｍ）、小さな平均ＳＳ値（〜４０ｍＶ／ｄｅｃ．）など、理想的な特性が得られることが明らかとなった。
【０１７２】
［４．ＺｎＯ／（Ｓｉ，Ｇｅ）  ＴＦＥＴの実証］
図６７は、ｎ−ＺｎＯ／ｐ−（ＳｉもしくはＧｅ）  ＴＦＥＴの素子作製プロセスフローを説明する図である。不純物を添加しないＺｎＯ膜はパルスレーザー堆積（ＰＬＤ）法により形成され、ゲート絶縁膜のＥＯＴは５．８ｎｍである。ＴＦＥＴ動作を実験的に証明するため、トップゲートの薄膜トランジスタ（ＴＦＴ）も同一チップ上に作製されている。図６７に示す手順に従い、パルスレーザー堆積（ＰＬＤ）法を用いてノンドープのＺｎＯ層を堆積し、ｎ−ＺｎＯ／ｐ−（ＳｉまたはＧｅ）ＴＦＥＴを作製した。ここで、ＺｎＯ中の格子間Ｚｎや酸素空孔などの点欠陥はｎ型半導体のドナーとして働くことが知られている。実際に堆積した膜のキャリア密度も１０18ｃｍ-3程度と見積もられた。
【０１７３】
ＺｎＯをパターニングした後、原子層堆積（ＡＬＤ）法によりＡｌ2Ｏ3ゲート絶縁膜を形成した。途中、Ａｌ2Ｏ3／ＺｎＯ界面特性向上のため、後プラズマ酸化（ＰＰＯ：Ｐｏｓｔ  Ｐｌａｓｍａ  Ｏｘｉｄａｔｉｏｎ）や後Ｏ2／Ｎ2熱処理（ＰＯＡ／ＰＮＡ：Ｐｏｓｔ  Ｏ2／Ｎ2  Ａｎｎｅａｌｉｎｇ）を施している。最後に、ＴｉＮゲート、Ｎｉソースコンタクト、およびＡｌドレインコンタクトを形成し、３００℃のＰＭＡを施した。
【０１７４】
図６８は、ｎ−ＺｎＯ／ｐ−Ｓｉ  ＴＦＥＴの断面透過電子顕微鏡像（ｃｒｏｓｓ−ｓｅｃｔｉｏｎａｌ  ｔｒａｎｓｍｉｓｓｉｏｎ  ｅｌｅｃｔｒｏｎ  ｍｉｃｒｏｓｃｏｐｙ，  ＸＴＥＭ）を示す図である。柱状の多結晶ＺｎＯの形成、およびＺｎＯ／Ｓｉにおける膜厚約１．５ｎｍのＳｉＯ2界面層も観測される。図６９は、ＺｎＯ／Ｓｉ表面の原子間力顕微鏡像（ａｔｏｍｉｃ  ｆｏｒｃｅ  ｍｉｃｒｏｓｃｏｐｙ，  ＡＦＭ）を示す図である。４００℃のＯ2アニール後の結果を示している。図７０は、（ａ）Ｓｉ２ｐおよびＺｎ３ｐ、ならびに（ｂ）価電子帯端のＸ線光電子分光スペクトル、さらに（ｃ）得られたｎ−ＺｎＯ／ＳｉＯ2界面層／ｐ−Ｓｉ積層構造のエネルギーバンド構造を示す図である。
【０１７５】
図６８の高分解断面ＴＥＭ像より、比較的平坦なＺｎＯおよびＡｌ2Ｏ3膜の積層構造が形成されていることが分かる。その一方で、ＺｎＯ／Ｓｉ界面には膜厚約１．５ｎｍの意図しないＳｉＯ2界面層が形成されている。さらに、ＺｎＯ膜は柱状の多結晶構造を形成している。結晶粒径は約２０ｎｍであり、トンネル接合面積に比べてはるかに小さい。多結晶構造形成に起因する表面ラフネスはＺｎＯ／ＳｉのＡＦＭ表面においても観測される（図６９）。また、ＺｎＯ／Ｓｉ界面のＳｉＯ2界面層については、ＸＰＳ分析からも確認される（図７０）。
【０１７６】
ＺｎＯが電気的非接触の状態でエネルギーバンド構造を評価したところ、おそらくＳｉＯ2を横切るように大きなバンドベンディングが生じており、ＺｎＯのＥc-OS位置はＳｉのＥv-IV位置より低いエネルギーに位置する。これは、膜中の固定電荷や界面ダイポールに起因するものと考えられ、後に示すＴＦＥＴの負方向への閾値シフトの要因となり得る。
【０１７７】
図７１は、初めてのＺｎＯ／Ｓｉ  ＴＦＥＴ動作実証を示す、素子のＩd−Ｖg特性である。素子構造の断面図を図中に示している。図７２は、ＴＦＥＴのＳＳ−Ｉd特性を示す図である。最小ＳＳ値は７１ｍＶ／ｄｅｃ．を達成した。比較としてＺｎＯ  ＴＦＴの結果も併せて示している。図７３は、ＺｎＯ／Ｓｉ  ＴＦＥＴのＩd−Ｖd特性を示す図である。縦軸は線形表記である。
【０１７８】
図７１に示す通り、ＺｎＯ／Ｓｉ  ＴＦＥＴの動作実証に初めて成功した。同一基板内に同時に作製したＺｎＯ薄膜トランジスタ（ＴＦＴ）の特性と比較すると、ＴＦＥＴの閾値は正のＶg方向にシフトしており、またＩd値も低い。これらの結果は共に、ＴＦＥＴの電流がＺｎＯ／Ｓｉトンネル接合で制限されていることを示唆している。Ｉd値自体は低いものの、ＯＦＦ電流も極めて小さいため、非常に大きなＯＮ／ＯＦＦ電流比が達成されている。図７２に示す通りＳＳ値を評価したところ、ＴＦＥＴのＳＳ値はＴＦＴの物に比べて小さく、室温で最小値７１ｍＶ／ｄｅｃ．を達成した。図７３に示すＩd−Ｖdにおいては、良好な電流カットオフが確認される。
【０１７９】
一方、現時点でのＯＮ電流はＴＣＡＤシミュレーションで予測される値に比べて小さく、ＺｎＯ／Ｓｉ界面のＳｉＯ2界面層によりトンネル確率が制限されていると考えられる。
【０１８０】
図７４は、Ｓｉソース中の不純物濃度に依存したＩd−Ｖg特性の変化を示す図である。約１０19ｃｍ-3の不純物濃度が、高いＯＮ電流とＯＮ／ＯＦＦ電流比の両立に最適であることが分かる。図７５は、ＺｎＯ／Ｓｉ  ＴＦＥＴのＩd−Ｖd特性を示す図である。Ｓｉ中の不純物濃度は２×１０20ｃｍ-3で、縦軸は対数表記である。負性微分抵抗（ＮＤＲ）を示唆する特性が観測される。
【０１８１】
Ｓｉソース中の不純物濃度（Ｎa）がＯＮ電流に与える影響も非常に大きいことが分かる（図７４）。ＯＮ電流は、Ｓｉソース中の不純物濃度（Ｎa）の増大と共に増大する。これは、ＺｎＯ／Ｓｉ界面のトンネル距離が、不純物濃度（Ｎa）の増大と共に減少するためである。しかしながら、不純物濃度（Ｎa）が１０20ｃｍ-3を上回る状況では、状態密度の重畳が非常に強く、十分なＯＦＦ状態を実現できない。ただし、不純物濃度（Ｎa）が１０20ｃｍ-3の素子のＩd−Ｖd特性において、低Ｖg（ｏｆｆ−ｌｉｋｅ）領域においてＮＤＲを示唆する電流特性が観測された（図７５）。これらの結果はいずれも、作製した素子が狙い通りＴＦＥＴ動作をしていることを支持するものである。
【０１８２】
図７６は、ＺｎＯ／Ｓｉ  ＴＦＥＴにおける、ＯＮ電流とトンネル接合面積の依存性を示す図である。ＯＮ電流とトンネル接合面積の関係を調べたところ、ＯＮ電流は面積におおよそ比例して増大していることが分かる。ここで、閾値（Ｖｔｈ）は線形軸のＩd−Ｖg特性の切片より求め、ＯＮ電流はＶg＝Ｖｔｈ＋１ＶでのＩdとした（図７６）。ここで、本図には様々なＺｎＯ／Ｓｉトンネル接合長・幅の素子の結果が示されている。また、図７１に示す通り、素子分離のＳｉＯ2上のＺｎＯ  ＴＦＴは寄生抵抗とみなされる。したがって、図７６の結果もまた、本素子のＯＮ電流が確かにトンネル接合で制御されていることを示唆するものである。
【０１８３】
図７７は、様々な測定条件により得られたＺｎＯ／Ｓｉ  ＴＦＥＴのＳＳ−Ｉd特性を示す図である。図７７では、様々な測定速度やＶg電圧ステップにおいて測定した結果を示す。各条件において顕著な差は無いことから、正確にＳＳ値が評価できていることが分かる。その一方で、ＳＳ値−Ｉd特性は大きく揺らいでおり、ＺｎＯが多結晶を形成したためＥc-OS位置が面内で揺らいでいるためと推測される。そのため、ＺｎＯ膜の結晶性を向上することで、更なるＳＳ値の改善が見込める。
【０１８４】
さらに本研究では、Ｇｅソースを用いた素子の動作実証にも成功した（図７８）。
【０１８５】
図７８は、ＺｎＯ／ＳｉおよびＺｎＯ／Ｇｅ  ＴＦＥＴにおけるＩd−Ｖg特性の比較を示す図である。ＺｎＯ／Ｇｅ  ＴＦＥＴとＺｎＯ／Ｓｉ  ＴＦＥＴを比較したところ、Ｇｅソースの方がＳｉに比べ不純物濃度（Ｎa）が低いにもかかわらず、ＺｎＯ／Ｇｅ  ＴＦＥＴにおいてより高いＯＮ電流が得られた。これは、Ｇｅを用いたことによるＥb-effの低減やトンネル有効質量の低減による効果と考えられる。
【０１８６】
特に、ＺｎＯ／Ｇｅ  ＴＦＥＴにおいても大きなＯＮ／ＯＦＦ電流比が測定されており、これまで報告された中で最高の１０8を上回る値が実現されている。これらの結果は提案する酸化物半導体／ＩＶ族半導体積層型ＴＦＥＴがいかに有望であるかを示す結果である。
【０１８７】
最後に、Ａｌ2Ｏ3／ＺｎＯゲートスタックエンジニアリングの重要性を、ＺｎＯ薄膜トランジスタ（ＴＦＴ）およびＴＦＥＴの特性を元に議論する。
【０１８８】
図７９は、様々な後処理を施して作製したＺｎＯ薄膜トランジスタ（ＴＦＴ）のＩd−Ｖg特性を示す図である。ＴＦＥＴではないことに注意されたい。（ａ）いずれの後処理も施していない試料、（ｂ）後Ｏ2熱処理（ＰＯＡ）のみ施した試料、（ｃ）後プラズマ酸化（ＰＰＯ）のみ施した試料、（ｄ）ＰＰＯとＰＯＡを共に施した試料に対応する。トップゲート動作のＩd−Ｖg特性が悪く、Ａｌ2Ｏ3／ＺｎＯ界面制御の重要性が示唆される。
【０１８９】
図７９に示す通り、ＴＦＴをバックゲートで動かした場合は、特別な処理を施していない場合においてもＯＮ／ＯＦＦスイッチングができているが、トップゲートの場合はＯＮ／ＯＦＦスイッチングできない。これより、Ａｌ2Ｏ3／ＺｎＯ界面特性が良好でないことが示唆される。適切な処理を施したＴＦＴ試料においては、トップゲート動作においてもＯＮ／ＯＦＦスイッチングが実現され、ＳＳ値は〜１３０ｍＶ／ｄｅｃ．、界面準位密度（Ｄｉｔ）は〜１×１０13ｃｍ-2ｅＶ-1と見積もられる。
【０１９０】
続いてＴＦＥＴの場合について詳細に議論する。
【０１９１】
図８０は、ゲートスタック制御（Ｉ）：ＴＦＥＴのＩd−Ｖg特性に対するＰＰＯの影響を示す図である。図８１は、ゲートスタック制御（ＩＩ）：ＴＦＥＴのＩd−Ｖg特性に対する３５０℃におけるＰＯＡおよびＰＮＡの影響を示す図である。ＰＰＯも事前に施した試料の結果を示している。
【０１９２】
ＰＰＯは、１ｎｍのＡｌ2Ｏ3を堆積した時点で施している。後プラズマ酸化（ＰＰＯ）は電流カットオフに必須のプロセスであり、Ｅc-OS付近の界面準位密度（Ｄｉｔ）を低減させていると考えられる（図８０）。しかし、ＯＮ電流の値は非常に低く、フェルミレベルは伝導帯から離れた深いエネルギー位置でピンニング（ｐｉｎｎｉｎｇ）されていると考えられる。
【０１９３】
一方、後Ｏ2／Ｎ2熱処理（ＰＯＡ／ＰＮＡ）によりＯＮ電流は増大する。ＰＯＡとＰＮＡで大きな差が無いことから、プロセス中の熱処理の効果によりエネルギー的に深い界面準位密度（Ｄｉｔ）の低減やＺｎＯの結晶性の向上による移動度増大などが示唆される（図８１）。そして、ＰＯＡ時間の最適化により、効果的なＯＮ電流の増大と閾値（Ｖth）調整が両立された。
【０１９４】
上記の結果を元にすると、更なるゲートスタック技術の確立、ＺｎＯ／ＩＶ族半導体界面に形成された界面層の除去、およびＺｎＯ膜の均一性の向上により、デバイスシミュレーションによって予測されたようなＴＦＥＴ性能への飛躍的な向上が期待される。
【０１９５】
［５．結論］
酸化物半導体とＩＶ族半導体とを接合させたｔｙｐｅ−ＩＩエネルギーバンド構造を有する積層型ＴＦＥＴについて、新たなコンセプトに基づいた素子構造を提案した。
【０１９６】
ＴＣＡＤシミュレーションより、高いＯＮ電流（＞７０μＡ／μｍ）、限りなくゼロに近い最小ＳＳ値、０．３動作を想定した場合の平均ＳＳ値〜４０ｍＶ／ｄｅｃ．など、提案する素子の高いポテンシャルが示された。また、この新たな提案は、ｎ−ＺｎＯ／ｐ−（ＳｉまたはＧｅ）トンネル接合を用いて作製したＴＦＥＴにおいても実験的に実証された。
【０１９７】
室温動作において、急峻なＯＮ／ＯＦＦスイッチングと極めて低いＯＦＦ電流が実現され、１０8を上回る過去最高のＯＮ／ＯＦＦ電流比および最小ＳＳ値７１ｍＶ／ｄｅｃ．を達成した。
【０１９８】
また、ソース濃度の影響、ＺｎＯ／Ｇｅトンネル接合によるＯＮ電流の増大、ゲートスタック構造制御の重要性などが実験的に示された。
【０１９９】
＜Ｎｃｈ−ＴＦＥＴとＰｃｈ−ＴＦＥＴとの比較＞
続いて、ＮｃｈのＴＦＥＴとＰｃｈのＴＦＥＴとを比較して説明する。
【０２００】
図８２は、Ｎｃｈ−Ｐｃｈ単一構造ＴＦＥＴにおける動作模式図である。図８２では、図２５に示す第５実施形態におけるＴＦＥＴ１０Ｄのように、ＮｃｈとしてもＰｃｈとしても動作可能なＴＦＥＴについて、それぞれのチャンネルでの動作の模式図を示したものである。ゲート電圧の制御にＯＮ状態にする場合には、Ｎｃｈでは、主としてｎ型酸化物半導体層のバンドが曲がるのに対し、Ｐｃｈでは、主としてｐ型ＩＶ族半導体層のバンドが曲がる。
【０２０１】
図８３は、ＮｃｈＴＦＥＴおよびＰｃｈＴＦＥＴのそれぞれにおける動作模式図である。図８３では、ＮｃｈのＴＦＥＴとＰｃｈのＴＦＥＴとのバンドの曲がりを示している。それぞれのチャンネルにおけるバンドの曲がり方としては、基本的には、図８２に示す例と同じである。
【０２０２】
図８４は、ＮｃｈＴＦＥＴのＩd−Ｖg特性およびＩd−Ｖd特性を示す図である。図８５は、ＰｃｈＴＦＥＴのＩd−Ｖg特性およびＩd−Ｖd特性を示す図である。これらの特性は、以下の条件によりシミュレーションした結果である。ｐ型ＩＶ族半導体層としてＧｅを用い、ｎ型酸化物半導体層としてＺｎＯ（電子親和力は４．２ｅＶ）を用いた。それぞれの層における不純物濃度は、３×１０18ｃｍ-3とした。ＥＯＴは１ｎｍとする。ｐ型ＩＶ族半導体層は、Ｎｃｈの場合１０ｎｍ、Ｐｃｈの場合５ｎｍであり、ｎ型酸化物半導体層は、Ｎｃｈの場合５ｎｍ、Ｐｃｈの場合１０ｎｍであるものとして設定した。これらの結果によれば、ＴＦＥＴは、ＮｃｈであってもＰｃｈであっても実用に耐える特性を得ることができる。
【０２０３】
＜ＮｃｈＴＦＥＴの特性の温度依存性＞
続いて、ｐ型ＩＶ族半導体層としてＳｉを用い、ｎ型酸化物半導体層としてＺｎＯを用いたＮｃｈのＴＦＥＴの特性の温度依存性について示す。
【０２０４】
図８６は、ＮｃｈＴＦＥＴのＩd−Ｖg特性の温度依存性を示す図である。図８７は、ＮｃｈＴＦＥＴの様々な特性値の温度依存性を示す図である。これらの特性によれば、温度依存性が非常に小さい。これはトンネル電界効果トランジスタに特有の性能である。また、ｎ型酸化物半導体層における大きなエネルギーギャップの影響により、２００℃のような高温であっても、非常に小さいＯＦＦ電流（＜１ｐＡ／μｍ）が得られた。
【０２０５】
＜ｎ型酸化物半導体層の材料比較（ＺｎＯ、ＺｎＳｎＯ）＞
ＮｃｈのＴＦＥＴにおいて、ｎ型酸化物半導体層にＺｎＯを用いた場合とまたはＺｎＳｎＯ（ここでは、Ｚｎ／Ｓｎ＝１．５）を用いた場合の比較をした。なお、ｐ型ＩＶ族半導体層は、Ｓｉである。
【０２０６】
図８８は、ＺｎＯとＺｎＳｎＯとの表面状態および断面状態を比較する図である。図８８の上図はｎ型酸化物半導体層の表面のＡＦＭ像であり、下図は断面ＴＥＭ像である。図８８に示すように、ＺｎＳｎＯでは、ＺｎＯに比べて表面の粗さが非常に小さくなっている。
【０２０７】
図８９は、ＺｎＯとＺｎＳｎＯとについて様々な特性を比較する図である。ＺｎＳｎＯでは、ＺｎＯに対して高いＯＮ電流が実現され、平均ＳＳ値の向上も見られた。また、ＺｎＳｎＯでは、ＺｎＯに比べて閾値が０Ｖ付近に移動し、ＥＯＴスケーリングに有効な特性が得られることがわかった。
【０２０８】
＜ＴＦＥＴの応用例＞
上記のシミュレーション結果によれば、国際半導体ロードマップ（ＩＴＲＳ）が示す低消費電力素子の性能指標予測に匹敵するパフォーマンスである。ＩＴＲＳでは、約０．７Ｖでの動作が想定されているのに対し、今回の結果は大きく改善されて、かつ、既存の量子トンネルＭＯＳＦＥＴに比べても低電圧での実現が見込まれている。このことから、低消費電力半導体デバイス産業に直結する極めて利用価値が高いものと考える。加えて、異種材料にもかかわらず、エピタキシャル成長などの高温かつ高コストなプロセスを使わなくてもよいため、近年急速に発展しているディスプレイ、フレキシブルデバイス、ウェアラブルデバイス等への応用発展にも直結する。
【０２０９】
応用例として、例えば、環境発電との融合、バッテリーレスのモバイル端末、およびメモリとの融合が考えられる。
【０２１０】
最近の研究では、環境（光、熱（人の体温などを含む））により発電した電力をそのまま利用し、バッテリーを必要としない端末が考えられている。特に、ヘルスケア、ヘルスモニターなどは、情報量は多くはないものの、常時、動かしておく必要がある。そのため、バッテリーを用いないデバイスの利点は大きい。環境発電の多くは電圧の確保が難しく、多数のセルを直列につなぎ、トランジスタなどの動作に必要な電圧を作り出している。イ一般的なＭＯＳＦＥＴの動作電圧＞０．７Ｖが、今回の応用によって動作電圧＜０．３Ｖとなるため、その利点は大きい。
【０２１１】
メモリ回路は、情報を記憶する素子（メモリ素子）と、回路組み換えのためのスイッチ（トランジスタ）との双方が、多数組み込まれている。最近のメモリ素子の発展もめざましく、低電圧での情報の書き込み、読み出しが可能なものが数多く報告されている。こちらも、最近は０．３Ｖ程度の駆動例が報告されている。、しかしながら、メモリ素子単体が０．３Ｖで動作可能であっても、回路内に組み込まれるＭＯＳＦＥＴが０．７Ｖを必要とするならば、当該回路全体を駆動するための電圧は０．７Ｖ以上になってしまう。それに対し、今回のＴＦＥＴでは０．３Ｖでの動作が可能となるため、メモリ素子の利点を生かした回路設計を行うことが可能である。
【０２１２】
＜変形例＞
以上、本発明の一実施形態について説明したが、上述した各実施形態は、互いに組み合わせたり、置換したりして適用することが可能である。また、上述した各実施形態では、以下の通り変形して実施することも可能である。以下の変形例では、第１実施形態に適用した例を述べるが、他の実施形態に対しても適用される。
【０２１３】
（１）ｐ型ＩＶ族半導体層１１０は、上述したトンネル接合を実現することができるエネルギーバンド構造を有するｐ型の半導体であれば、ＩＶ族の半導体でなくてもよい。
【０２１４】
（２）ｎ型酸化物半導体層２００は、上述したトンネル接合を実現することができるエネルギーバンド構造を有するｎ型の半導体であれば、酸化物半導体以外の半導体であってもよく、例えば、バンドギャップが大きくなりやすいＩＩ−ＶＩ族半導体であってもよい。
【０２１５】
（３）分離絶縁層５００が配置される領域Ａ２はヘテロ接合部９００に対して少なくともドレイン電極層７２０側にあればよい。例えば、ヘテロ接合部９００に対してソース電極層７１０側においては、必ずしも分離絶縁層５００が配置されていなくてもよい。
【０２１６】
（４）ゲート絶縁層３００に開口部３７０を形成する際に、ゲート絶縁層３００とｎ型酸化物半導体層２００とでエッチング選択性がとれない場合には、予め金属をｎ型酸化物半導体層２００の下部に埋め込んでおいてもよい。
【符号の説明】
【０２１７】
１０…ＴＦＥＴ、１００…半導体基板、１１０…ｐ型ＩＶ族半導体層、１１５…接合絶縁層、１２０…ｎ型ＩＶ族半導体層、２００…ｎ型酸化物半導体層、３００…ゲート絶縁層、３７０…開口部、４００…ゲート電極層、５００…分離絶縁層、５５０…接合開口部、５７０…開口部、６００…平坦化絶縁層、６１０…下部層間絶縁層、６２０…上部層間絶縁層、６３０…層間絶縁層、７１０…ソース電極層、７１２…ｐ側電極層、７２０…ドレイン電極層、７２１…ｎ側電極層、７４０…ゲート引き出し電極層、８１０…ゲート入力用配線、８３０…ドレイン出力用配線、８６０…低電源線、８８０…高電源線、９００…ヘテロ接合部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【手続補正書】
【提出日】令和2年5月28日(2020.5.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
第１領域において前記第１半導体層に対してヘテロ接合を実現する第２導電型の第２半導体層と、
前記第１領域において前記第２半導体層を覆うゲート絶縁層と、
前記ゲート絶縁層を覆うゲート電極層と、
前記第１半導体層に電気的に接続された第１電極層と、
前記第２半導体層に電気的に接続された第２電極層と、
前記第１領域に対して前記第２電極層側に隣接した第２領域において前記第１半導体層と前記第２半導体層との間に挟まれた第１絶縁層と、
を含む、トンネル電界効果トランジスタ。
【請求項２】
前記第１半導体層および前記第２半導体層は、前記ヘテロ接合によってｔｙｐｅ−ＩＩバンド構造を形成するエネルギーバンド構造を有する材料である、請求項１に記載のトンネル電界効果トランジスタ。
【請求項３】
前記第２半導体層は、伝導帯の下端のエネルギーが前記第１半導体層のバンドギャップ内に存在する材料である、請求項２に記載のトンネル電界効果トランジスタ。
【請求項４】
前記第２半導体層のバンドギャップは、前記第１半導体層のバンドギャップよりも大きい、請求項３に記載のトンネル電界効果トランジスタ。
【請求項５】
前記第１半導体層は、ｐ型半導体であり、
前記第２半導体層は、ｎ型半導体である、請求項１に記載のトンネル電界効果トランジスタ。
【請求項６】
前記第１半導体層は、ＩＶ族の半導体であり、
前記第２半導体層は、ＩＩーＶＩ族の半導体である、請求項５に記載のトンネル電界効果トランジスタ。
【請求項７】
前記第１半導体層は、ＩＶ族の半導体であり、
前記第２半導体層は、金属酸化物を含む、請求項５に記載のトンネル電界効果トランジスタ。
【請求項８】
前記第１半導体層は、Ｓｉを含む、請求項７に記載のトンネル電界効果トランジスタ。
【請求項９】
前記第１半導体層は、ＳｉおよびＧｅを含む、請求項７に記載のトンネル電界効果トランジスタ。
【請求項１０】
前記第１半導体層は、ｎ型半導体であり、
前記第２半導体層は、ｐ型半導体である、請求項１に記載のトンネル電界効果トランジスタ。
【請求項１１】
前記第２半導体層の誘電率は、前記第１半導体層の誘電率よりも低い、請求項１に記載のトンネル電界効果トランジスタ。
【請求項１２】
前記ゲート絶縁層および前記ゲート電極層は、前記第１領域から前記第２領域に拡がって配置されている、請求項１に記載のトンネル電界効果トランジスタ。
【請求項１３】
前記第２領域は、前記第１領域に対して前記第１電極層側にも隣接している、請求項１に記載のトンネル電界効果トランジスタ。
【請求項１４】
前記第２領域は、前記第１領域を囲んでいる、請求項１に記載のトンネル電界効果トランジスタ。
【請求項１５】
前記ヘテロ接合が実現される部分における前記第１半導体層と前記第２半導体層との間に、前記第１半導体層を成分に含む接合絶縁層が配置されている、請求項１に記載のトンネル電界効果トランジスタ。
【請求項１６】
前記第１半導体層は、ｐ型半導体であり、
前記第２半導体層は、ｎ型半導体であり、
前記接合絶縁層は、前記第１半導体層の酸化物を含む、請求項１５に記載のトンネル電界効果トランジスタ。
【請求項１７】
前記第１半導体層は、ｎ型半導体であり、
前記第２半導体層は、ｐ型半導体であり、
前記接合絶縁層は、前記第２半導体層の酸化物を含む、請求項１５に記載のトンネル電界効果トランジスタ。
【請求項１８】
前記ゲート電極層が、前記ヘテロ接合が実現される部分の一部のみを覆う、請求項１から１７のいずれかに記載のトンネル電界効果トランジスタ。
【請求項１９】
第１導電型の第１半導体層と、
第１領域において前記第１半導体層に対してヘテロ接合を実現する第２導電型の第２半導体層と、
前記第１領域において前記第２半導体層を覆うゲート絶縁層と、
前記ゲート絶縁層を覆うゲート電極層と、
前記第１半導体層に電気的に接続された第１電極層と、
前記第２半導体層に電気的に接続された第２電極層と、
を含み、
前記第1領域は、前記第1半導体層と前記第2半導体層とがヘテロ接合を形成している領域であり、
前記ヘテロ接合の面に対して垂直に見た場合に、前記第１半導体層と前記第２半導体層とが重畳する領域は、前記第１領域よりも広い、トンネル電界効果トランジスタ。
【請求項２０】
請求項１から請求項１９のいずれかに記載の複数のトンネル電界効果トランジスタと、
前記トンネル電界効果トランジスタに信号を供給するための導電体と、
を含む、電子デバイス。
【請求項２１】
前記複数のトンネル電界効果トランジスタは、Ｎｃｈのトンネル電界効果トランジスタと、Ｐｃｈのトンネル電界効果トランジスタとを少なくとも含み、
前記Ｎｃｈのトンネル電界効果トランジスタと、前記Ｐｃｈのトンネル電界効果トランジスタとを接続する導電体をさらに含む、請求項２０に記載の電子デバイス。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
前記第２半導体層のバンドギャップは、前記第１半導体層のバンドギャップよりも大きくてもよい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
【図１】本発明の第１実施形態におけるＴＦＥＴの構造を示す断面図である。
【図２】本発明の第１実施形態におけるＴＦＥＴの構造を示す上面図である。
【図３】本発明の第１実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図４】本発明の第１実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図５】本発明の第１実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図６】本発明の第１実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図７】本発明の第１実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図８】本発明の第１実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図９】本発明の第１実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図１０】本発明の第２実施形態におけるＴＦＥＴの構造を示す断面図である。
【図１１】本発明の第３実施形態におけるＴＦＥＴの構造を示す断面図である。
【図１２】本発明の第３実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図１３】本発明の第３実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図１４】本発明の第３実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図１５】本発明の第３実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図１６】本発明の第３実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図１７】本発明の第４実施形態におけるＴＦＥＴの構造を示す断面図である。
【図１８】本発明の第４実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図１９】本発明の第４実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図２０】本発明の第４実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図２１】本発明の第４実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図２２】本発明の第４実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図２３】本発明の第４実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図２４】本発明の第４実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図２５】本発明の第５実施形態におけるＴＦＥＴの構造を示す断面図である。
【図２６】本発明の第６実施形態におけるＴＦＥＴの構造を示す断面図である。
【図２７】本発明の第７実施形態における電子デバイスの構造を示す断面図である。
【図２８】本発明の第８実施形態における電子デバイスの構造を示す断面図である。
【図２９】本発明の第９実施形態におけるＴＦＥＴの構造を示す断面図である。
【図３０】本発明の第１０実施形態におけるＴＦＥＴの構造を示す断面図である。
【図３１】本発明の第１１実施形態におけるＴＦＥＴの構造を示す断面図である。
【図３２】本発明の第１２実施形態におけるＴＦＥＴの構造の第１の例を示す上面図である。
【図３３】本発明の第１２実施形態におけるＴＦＥＴの構造の第２の例を示す上面図である。
【図３４】本発明の第１３実施形態におけるＴＦＥＴの構造を示す上面図である。
【図３５】本発明の第１４実施形態におけるＴＦＥＴの構造を示す上面図である。
【図３６】本発明の第１４実施形態におけるＴＦＥＴの構造を示す断面図である。
【図３７】本発明の第１５実施形態におけるＴＦＥＴの構造を示す上面図である。
【図３８】本発明の第１５実施形態におけるＴＦＥＴの構造を示す断面図である。
【図３９】本発明の第１６実施形態におけるＴＦＥＴの構造を示す上面図である。
【図４０】本発明の第１６実施形態におけるＴＦＥＴの構造を示す断面図である。
【図４１】本発明の第１７実施形態におけるＴＦＥＴの構造を示す上面図である。
【図４２】本発明の第１７実施形態におけるＴＦＥＴの構造を示す水平断面図である。
【図４３】本発明の第１７実施形態におけるＴＦＥＴの構造を示す垂直断面図である。
【図４４】本発明の第１７実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図４５】本発明の第１７実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図４６】本発明の第１７実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図４７】本発明の第１７実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図４８】本発明の第１７実施形態におけるＴＦＥＴの製造方法を説明する図である。
【図４９】本発明の第１８実施形態におけるＴＦＥＴの構造を示す上面図である。
【図５０】本発明の第１８実施形態におけるＴＦＥＴの構造を示す水平断面図である。
【図５１】本発明の第１８実施形態におけるＴＦＥＴの構造を示す垂直断面図である。
【図５２】酸化物半導体／ＩＶ族半導体積層型トンネル電界効果トランジスタの、（ａ）素子構造概念図、（ｂ）ＯＦＦ状態および（ｃ）ＯＮ状態におけるエネルギーバンド図。
【図５３】材料候補のまとめ。ｐ型ＩＶ族半導体の価電子帯からｎ型酸化物半導体の伝導帯へとｂａｎｄ−ｔｏ−ｂａｎｄトンネルが生じる。括弧内には各材料の比誘電率を示している。
【図５４】（ａ）ＳｉＧｅのエネルギーバンド構造、および、（ｂ）ｂａｎｄ−ｔｏ−ｂａｎｄトンネルの還元有効質量。
【図５５】ｎ−ＺｎＯ／ｐ−ＳｉＧｅトンネル接合におけるＷＫＢトンネル確率のＧｅ濃度依存性。
【図５６】ＴＣＡＤシミュレーションに用いた３次元デバイス構造模式図と主要なパラメータ。
【図５７】（ａ）ｐ−Ｇｅソースからｎ−ＺｎＯチャネル表面へのｂａｎｄ−ｔｏ−ｂａｎｄトンネルの２次元イメージ図。（ｂ）ｎ−ＺｎＯ／ｐ−Ｇｅ、および（ｃ）ｎ−Ｇｅ／ｐ−Ｇｅトンネル接合におけるエネルギーバンド図。
【図５８】シミュレーションにより得られたｎ−ＺｎＯ／ｐ−Ｇｅ  ＴＦＥＴのＩd−Ｖg特性。
【図５９】シミュレーションにより得られたｎ−ＺｎＯ／ｐ−Ｇｅ  ＴＦＥＴのＩd−Ｖd特性。（ａ）線形表記、および（ｂ）対数表記で示している。
【図６０】（ａ）酸化物半導体膜厚、および（ｂ）ＥＯＴ(equivalent oxide thickness)がｎ−ＯＳ(oxide semiconductor)／ｐ−Ｇｅ  ＴＦＥＴのＶBTBTに与える影響。
【図６１】（ａ）酸化物半導体膜厚、および（ｂ）ＥＯＴがｎ−ＯＳ／ｐ−Ｇｅ  ＴＦＥＴのＯＮ電流に与える影響。
【図６２】Ｓｉ、ＳｉＧｅ、Ｇｅソースを有するＴＦＥＴにおけるＯＮ電流と酸化物半導体のＥc-OS位置の関係。
【図６３】Ｓｉ、ＳｉＧｅ、Ｇｅソースを有するＴＦＥＴにおける（ａ）最小ＳＳ(sub-threshold swing)値、および、（ｂ）平均ＳＳ値と酸化物半導体のＥc-OS位置の関係。最小ＳＳ値は電流値１ｐＡ／μｍ付近において得られた値、平均ＳＳ値は電流値１ｐＡ／μｍから０．３ＶのＶg掃引幅を想定した際の値を用いている。
【図６４】様々なＧｅ中不純物濃度（Ｎa）を仮定した場合のＩd−Ｖg特性。酸化物半導体中の不純物濃度（Ｎd）は５×１０18ｃｍ-3とした。
【図６５】様々な酸化物半導体中不純物濃度（Ｎd）を仮定した場合の、（ａ）ＯＮ電流および（ｂ）ＯＮ／ＯＦＦ電流比とＧｅ中不純物濃度（Ｎa）の関係。
【図６６】界面準位がＩd−Ｖg特性の劣化に与える影響。均一に分布した界面準位密度（Ｄｉｔ）を想定した。
【図６７】ｎ−ＺｎＯ／ｐ−（ＳｉもしくはＧｅ）  ＴＦＥＴの素子作製プロセスフロー。不純物を添加しないＺｎＯ膜はパルスレーザー堆積（ＰＬＤ）法により形成され、ゲート絶縁膜のＥＯＴは５．８ｎｍである。ＴＦＥＴ動作を実験的に証明するため、トップゲートの薄膜トランジスタ（ＴＦＴ）も同一チップ上に作製されている。
【図６８】ｎ−ＺｎＯ／ｐ−Ｓｉ  ＴＦＥＴの断面透過電子顕微鏡像（ｃｒｏｓｓ−ｓｅｃｔｉｏｎａｌ  ｔｒａｎｓｍｉｓｓｉｏｎ  ｅｌｅｃｔｒｏｎ  ｍｉｃｒｏｓｃｏｐｙ，  ＸＴＥＭ）。柱状の多結晶ＺｎＯの形成、およびＺｎＯ／Ｓｉにおける膜厚約１．５ｎｍのＳｉＯ2界面層も観測される。
【図６９】ＺｎＯ／Ｓｉ表面の原子間力顕微鏡像（ａｔｏｍｉｃ  ｆｏｒｃｅ  ｍｉｃｒｏｓｃｏｐｙ，  ＡＦＭ）。４００℃のＯ2アニール後の結果を示している。
【図７０】（ａ）Ｓｉ２ｐおよびＺｎ３ｐ、ならびに（ｂ）価電子帯端のＸ線光電子分光スペクトル、さらに（ｃ）得られたｎ−ＺｎＯ／ＳｉＯ2界面層／ｐ−Ｓｉ積層構造のエネルギーバンド構造。
【図７１】初めてのＺｎＯ／Ｓｉ  ＴＦＥＴ動作実証を示す、素子のＩd−Ｖg特性。素子構造の断面図を図中に示している。
【図７２】ＴＦＥＴのＳＳ−Ｉd特性。最小ＳＳ値は７１ｍＶ／ｄｅｃ．を達成した。比較としてＺｎＯ  ＴＦＴの結果も併せて示している。
【図７３】ＺｎＯ／Ｓｉ  ＴＦＥＴのＩd−Ｖd特性。縦軸は線形表記。
【図７４】Ｓｉソース中の不純物濃度に依存したＩd−Ｖg特性の変化。約１０19ｃｍ-3の不純物濃度が、高いＯＮ電流とＯＮ／ＯＦＦ電流比の両立に最適であることが分かる。
【図７５】ＺｎＯ／Ｓｉ  ＴＦＥＴのＩd−Ｖd特性。Ｓｉ中の不純物濃度は２×１０20ｃｍ-3で、縦軸は対数表記。負性微分抵抗（ＮＤＲ）を示唆する特性が観測される。
【図７６】ＺｎＯ／Ｓｉ  ＴＦＥＴにおける、ＯＮ電流とトンネル接合面積の依存性。
【図７７】様々な測定条件により得られたＺｎＯ／Ｓｉ  ＴＦＥＴのＳＳ−Ｉd特性。
【図７８】ＺｎＯ／ＳｉおよびＺｎＯ／Ｇｅ  ＴＦＥＴにおけるＩd−Ｖg特性の比較。
【図７９】様々な後処理を施して作製したＺｎＯ薄膜トランジスタ（ＴＦＴ）のＩd−Ｖg特性。ＴＦＥＴではないことに注意。（ａ）いずれの後処理も施していない試料、（ｂ）後Ｏ2熱処理（ＰＯＡ）のみ施した試料、（ｃ）後プラズマ酸化（ＰＰＯ）のみ施した試料、（ｄ）ＰＰＯとＰＯＡを共に施した試料。トップゲート動作のＩd−Ｖg特性が悪く、Ａｌ2Ｏ3／ＺｎＯ界面制御の重要性が示唆される。
【図８０】ゲートスタック制御（Ｉ）：ＴＦＥＴのＩd−Ｖg特性に対するＰＰＯの影響。ＰＰＯは、１ｎｍのＡｌ2Ｏ3を堆積した時点で施している。
【図８１】ゲートスタック制御（ＩＩ）：ＴＦＥＴのＩd−Ｖg特性に対する３５０℃におけるＰＯＡおよびＰＮＡの影響。ＰＰＯも事前に施した試料の結果を示している。
【図８２】Ｎｃｈ−Ｐｃｈ単一構造ＴＦＥＴにおける動作模式図である。
【図８３】ＮｃｈＴＦＥＴおよびＰｃｈＴＦＥＴのそれぞれにおける動作模式図である。
【図８４】ＮｃｈＴＦＥＴのＩd−Ｖg特性およびＩd−Ｖd特性を示す図である。
【図８５】ＰｃｈＴＦＥＴのＩd−Ｖg特性およびＩd−Ｖd特性を示す図である。
【図８６】ＮｃｈＴＦＥＴのＩd−Ｖg特性の温度依存性を示す図である。
【図８７】ＮｃｈＴＦＥＴの様々な特性値の温度依存性を示す図である。
【図８８】ＺｎＯとＺｎＳｎＯとの表面状態および断面状態を比較する図である。
【図８９】ＺｎＯとＺｎＳｎＯとについて様々な特性を比較する図である。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００９６
【補正方法】変更
【補正の内容】
【００９６】
＜第８実施形態＞
第８実施形態では、第３実施形態におけるＰｃｈのＴＦＥＴ１０Ｂと、第６実施形態におけるＮｃｈのＴＦＥＴ１０Ｅとを組み合わせたインバータを含む電子デバイス１Ａについて説明する。この例では、ＴＦＥＴ１０ＢとＴＦＥＴ１０Ｅとが互いに一部の構成を同じ層で実現するように配置された例について説明する。なお、第７実施形態と同様に、ＰｃｈのＴＦＥＴとして、第４実施形態におけるＴＦＥＴ１０Ｃが適用されてもよい。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０１６１
【補正方法】変更
【補正の内容】
【０１６１】
図６０は、（ａ）酸化物半導体膜厚、および（ｂ）ＥＯＴがｎ−ＯＳ／ｐ−Ｇｅ  ＴＦＥＴのＶBTBTに与える影響を示す図である。図６１は、（ａ）酸化物半導体膜厚、および（ｂ）ＥＯＴがｎ−ＯＳ／ｐ−Ｇｅ  ＴＦＥＴのＯＮ電流に与える影響を示す図である。積層型ＴＦＥＴの構造パラメータの一つとして、酸化物半導体厚さ（ｄOS）やＥＯＴの影響を調査した。ＶBTBT、つまりｂａｎｄ−ｔｏ−ｂａｎｄトンネルが生じ始める電圧は、酸化物半導体最表面のＥc-OS位置で決定される。酸化物表面のＥc-OS位置はＶgで直接的に制御されるため、ｄOSによるＶBTBT変化は小さい。対して、ＥＯＴの影響は大きい（図６０）。一方、ｄOSはトンネル確率に強く影響し、ｄOS増大と共にＯＮ電流（ＶgがＶBTBT＋０．３Ｖの際の電流値）は指数関数的に減少する（図６１）。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０１９６
【補正方法】変更
【補正の内容】
【０１９６】
ＴＣＡＤシミュレーションより、高いＯＮ電流（＞７０μＡ／μｍ）、限りなくゼロに近い最小ＳＳ値、０．３Ｖ動作を想定した場合の平均ＳＳ値〜４０ｍＶ／ｄｅｃ．など、提案する素子の高いポテンシャルが示された。また、この新たな提案は、ｎ−ＺｎＯ／ｐ−（ＳｉまたはＧｅ）トンネル接合を用いて作製したＴＦＥＴにおいても実験的に実証された。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０２０５
【補正方法】変更
【補正の内容】
【０２０５】
＜ｎ型酸化物半導体層の材料比較（ＺｎＯ、ＺｎＳｎＯ）＞
ＮｃｈのＴＦＥＴにおいて、ｎ型酸化物半導体層にＺｎＯを用いた場合とＺｎＳｎＯ（ここでは、Ｚｎ／Ｓｎ＝１．５）を用いた場合の比較をした。なお、ｐ型ＩＶ族半導体層は、Ｓｉである。
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図３０
【補正方法】変更
【補正の内容】
【図３０】
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【国際調査報告】
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