(57)【要約】  基板（１１）上のチップ領域（１２）に形成された電極パッド（３７）と、チップ領域（１２）内で且つ電極パッド（３７）よりも外側の領域上に、チップ領域（１２）の内側を取り囲むように連続して形成された突起部（５１）とを備える。突起部（５１）は、電極パッド（３７）よりも高く形成されている。
2010086952.tif 000002
【特許請求の範囲】
【請求項１】
基板上のチップ領域に形成された電極パッドと、
前記チップ領域内で且つ前記電極パッドよりも外側の領域上に、前記チップ領域の内側を取り囲むように連続して形成された突起部とを備え、
前記突起部は、前記電極パッドよりも高く形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記チップ領域は、
前記基板に形成された素子と、
前記基板上に形成された層間絶縁膜と、
前記層間絶縁膜中に形成され且つ前記素子に接続された配線構造とを含み、
前記電極パッドは、
前記配線構造を介して前記素子に接続されていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記層間絶縁膜中に、前記素子及び前記配線構造を取り囲むように連続して形成されたシールリングを備え、
前記突起部は、少なくとも前記シールリングの上方に形成されていることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記シールリング上にキャップ層が設けられ、
前記突起部は、前記キャップ層を介して少なくとも前記シールリングの上方に形成されていることを特徴とする半導体装置。
【請求項５】
請求項２に記載の半導体装置において、
前記突起部よりも内側で且つ前記層間絶縁膜上に、有機膜からなる保護膜を更に備えていることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記突起部は、前記保護膜と同等又はそれ以上の高さを有することを特徴とする半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
少なくとも前記突起部の上面が粗面部であることを特徴とする半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記突起部は、有機膜からなることを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記有機膜は、前記基板上の全面に液状樹脂を塗布した後にパターン形成されてなることを特徴とする半導体装置。
【請求項１０】
請求項３に記載の半導体装置において、
前記突起部は、前記シールリングと接続された金属からなる突起部であることを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記電極パッド上に形成された突起電極を更に備えることを特徴とする半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記金属からなる突起部は、前記突起電極よりも高く形成されていることを特徴とする半導体装置。
【請求項１３】
請求項１０に記載の半導体装置において、
前記金属からなる突起部は、Ｎｉ、Ａｕ、Ｃｕ、Ｓｎ及びＡｌのいずれかを主成分とすることを特徴とする半導体装置。
【請求項１４】
複数のチップ領域毎に形成した半導体装置をスクライブ領域に沿って分割する半導体装置の製造方法であって、
前記複数のチップ領域のそれぞれにおいて、
基板に素子を形成する工程（ａ）と、
前記基板上に層間絶縁膜を形成すると共に、前記層間絶縁膜中に、前記素子と電気的に接続された配線層及びビアを含む配線構造を形成する工程（ｂ）と、
前記層間絶縁膜上に、前記配線構造の少なくとも一部の上方に開口部を有するパッシベーション膜を形成する工程（ｃ）と、
前記開口部に、前記配線構造と接続された電極パッドを形成する工程（ｄ）と、
前記チップ領域内で且つ前記電極パッドよりも外側の領域上方に、前記配線構造及び前記素子を連続して取り囲み、前記電極パッドよりも高い突起部を形成する工程（ｅ）とを備えることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記工程（ａ）において、前記素子を取り囲む導電層を更に形成し、
前記工程（ｂ）において、前記層間絶縁膜中に、前記導電層に電気的に接続されたシール配線及びシールビアを含み且つ前記配線構造及び前記素子を連続して取り囲むシールリングを更に形成し、
前記工程（ｅ）において、前記突起部は、少なくとも前記シールリング上方に形成することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法において、
前記工程（ｃ）において、前記パッシベーション膜の前記シールリング上方に他の開口部を更に形成し、
前記工程（ｄ）において、前記他の開口部に前記シールリングと接続されたキャップ層を更に形成し、
前記工程（ｅ）において、前記突起部を少なくとも前記キャップ層上方に形成することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１４に記載の半導体装置の製造方法において、
前記工程（ｄ）の後に、前記パッシベーション膜上に、少なくとも前記電極パッドを露出させるように開口された有機膜からなる保護膜を更に形成することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１４に記載の半導体装置の製造方法において、
前記工程（ｅ）の後に、少なくとも前記突起部の上面を粗面とする工程を更に備えることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１４に記載の半導体装置の製造方法において、
前記工程（ｅ）において、有機膜からなる前記突起部を形成することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９に記載の半導体装置の製造方法において、
前記工程（ｅ）において、前記有機膜からなり、少なくとも前記電極パッドを露出させるように開口された保護膜を形成し、
前記突起部は、少なくとも前記キャップ層上に形成することを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１４に記載の半導体装置の製造方法において、
前記工程（ｅ）において、金属からなる前記突起部を形成することを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２１に記載の半導体装置の製造方法において、
前記保護膜は、少なくとも前記電極パッドを露出させるように前記電極パッドよりも大きく開口されていると共に、前記キャップ層上において前記キャップ層よりも小さく開口され、
前記工程（ｅ）において、前記突起部を前記キャップ層上に形成すると共に、前記電極パッド上に突起電極を形成することを特徴とする半導体装置の製造方法。
【請求項２３】
請求項１４に記載の半導体装置の製造方法において、
前記工程（ｅ）の後に、前記基板の主面側に保護シートを貼り付け、前記基板の他の面から前記基板を研削して所定の厚さとする工程（ｆ）と、
前記工程（ｆ）の後に、前記スクライブ領域に沿ってダイシングすることにより個々のチップ領域に分割する工程（ｇ）とを含むことを特徴とする半導体装置の製造方法。
【請求項２４】
請求項１４に記載の半導体装置の製造方法において、
前記工程（ｅ）の後に、前記スクライブ領域に沿って、前記基板に対し、主面側から所定の深さの溝を形成する工程（ｈ）と、
前記工程（ｈ）の後に、前記基板の主面側に保護シートを貼り付け、前記基板の他の面から前記溝に達するまで研削することにより個々のチップ領域に分割する工程（ｉ）とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置と、複数の半導体チップ領域及びスクライブ領域を有する半導体ウェーハを用いた半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
一般的に、半導体装置は、例えばシリコンなどの半導体ウェーハ上に、複数の素子から構成され且つ所定の機能を有する多数のＩＣ（Integrated Circuit）回路をマトリクス状に配置して作られる。【０００３】
また、ウェーハ上において多数個配置されたチップ領域同士の間は、格子状に設けられたスクライブ領域（スクライブライン）によって隔てられている。半導体製造工程を経て１枚のウェーハ上に複数のチップ領域を形成した後、該ウェーハは、所定の厚みになるように裏面から研削する工程と、スクライブ領域に沿って個々のチップにダイシングする工程と、その後の実装工程とを経て、個々の半導体装置とされる。【０００４】
しかし、ウェーハをダイシングして個々のチップに分割すると、チップの端面には透水性、吸湿性の高い層間絶縁膜が露出することになる。このため、チップの端面から層間絶縁膜中に浸入した水分、可動イオン等がチップ内部にまで浸入して配線を腐食したり、絶縁膜の耐性劣化、素子の特性悪化等を起こしたりする場合がある。また、ダイシングによって個々のチップに分割する際に、スクライブライン周辺のチップ領域が機械的衝撃を受けることにより、分離されたチップのダイシング断面にクラックや欠けを生じる場合もある。【０００５】
このようなことに関する対策として、水分、可動イオン等の浸入及び機械的衝撃に対して防御するために、チップ領域の周囲にシールリングと呼ばれるリング状の防御壁を設ける場合が多くなってきた。【０００６】
図２５は、技術的背景としてのシールリングを有する半導体装置の平面図である。図２６は、図２５のXXVI-XXVI'で切り取った断面構造を示す図である。また、図２７は、シールリングを有する半導体装置がウェーハからなる基板上に複数形成されている状態を示している。【０００７】
図２５及び図２６に示すように、ウェーハからなる基板１１１上には、スクライブ領域１１３によって区画されたチップ領域１１２が複数形成されている。基板１１１上には、複数の層間絶縁膜１１５〜１２０からなる積層絶縁膜１７０が形成されている。【０００８】
チップ領域１１２において、基板１１１上に、素子を構成するための活性層１３０が形成されている。積層絶縁膜１７０中に、活性層と接続する配線構造１７１が形成されている。より詳しくは、層間絶縁膜１１５には活性層１３０と接続するビア１３１が形成され、層間絶縁膜１１６にはビア１３１と接続する配線１３２が、層間絶縁膜１１７には配線１３２と接続するビア１３３が、層間絶縁膜１１８にはビア１３３と接続する配線１３４が、層間絶縁膜１１９には配線１３４と接続するビア１３５が、層間絶縁膜１２０にはビア１３５と接続する配線１３６が、それぞれ形成されており、配線構造１７１を構成している。【０００９】
また、チップ領域１１２の周縁部における複数の層間絶縁膜１１５〜１２０の積層構造には、該積層構造を貫通し且つチップ領域１１２を連続的に取り囲むシールリング１１４が形成されている。シールリング１１４は配線形成用マスクによって形成されるシール配線とビア形成用マスクによって形成されるシールビアとを交互に積み重ねて形成される。具体的には、シールリング１１４は、基板１１１に形成された導電層１４０と、層間絶縁膜１１５に形成され且つ導電層１４０に接続するシールビア１４１と、層間絶縁膜１１６に形成され且つシールビア１４１と接続するシール配線１４２と、層間絶縁膜１１７に形成され且つシール配線１４２と接続するシールビア１４３と、層間絶縁膜１１８に形成され且つシールビア１４３と接続するシール配線１４４と、層間絶縁膜１１９に形成され且つシール配線１４４と接続するシールビア１４５と、層間絶縁膜１２０に形成され且つシールビア１４５に接続するシール配線１４６とから構成されている。【００１０】
更に、配線（１３２，１３４，１３６）とビア（１３１，１３３，１３５）とシールリング１０４とが設けられた、積層絶縁膜１７０上には、パッシベーション膜１２１が設けられている。パッシベーション膜１２１は、配線１３６上及びシール配線１４６上にそれぞれ開口部を有する。また、該開口部には、配線１３６と接続するパッド１３７と、シール配線１４６と接続するキャップ層１４７とが形成されている。【００１１】
また、パッシベーション膜１２１の上部には、シールリング１１４の上方と、パッド１３７上とに開口部を有する他のパッシベーション膜１２２が形成されている。そして、チップ領域１１２の保護のために、パッド１３７及びその周辺上と、シールリング１１４上とに開口部を有する保護膜１２３が形成されている。【００１２】
図２５及び図２６に示すような構造にすることにより、ダイシング時の機械的衝撃を防御する壁が存在するため、チップ領域１１２にまでクラックが伝播することを防ぐことができる。また、パッシベーション膜１２１がシールリング１１４上に開口部を有することにより、ダイシング時の衝撃によってチップ領域１１２上のパッシベーション膜まで剥れてしまうのを避けることができる。また、シールリング１１４上のパッシベーション膜１２１の開口部にキャップ層１４７が形成されているため、キャップ層１４７が設けられていない場合と比較して、ダイシングの際にスクライブ領域から浸入した水分や不純物がチップ領域１１２に浸入するのを防ぐことができる。【００１３】
しかし、このような構造の半導体装置に関して、以下のことが知られている。【００１４】
一般的に、半導体製造工程にて、ウェーハからなる基板１１１上に図２５及び図２６に示すような構造のチップ領域１１２を形成した後、該ウェーハは、所定の厚みになるように裏面から研削された後、スクライブ領域１１３に沿って個々のチップにダイシングされる。【００１５】
このような裏面研削の際には、ウェーハ表面、つまりパターン形成面に保護シートを貼り付け、ウェーハ裏面に高速回転する砥石を押し当てて研削する。研削中には、発生する切削屑を洗い流すために、また、研削で発生する摩擦熱を冷却するために、水を吹きつけている。【００１６】
ここで、図２７に示すように、ウェーハ上にはスクライブ領域１１３が最外周まで形成されている。また、チップ領域１１２上には保護膜１２３が形成されている。該保護膜１２３はチップ領域１１２をキズや汚染から保護する目的で設けられており、ある程度（５μｍ前後）の厚みを有する。このため、スクライブ領域１１３と保護膜１２３との段差が存在することになる。裏面研削のために保護テープを貼り付けた際、該段差を埋めることができず、保護テープとスクライブ領域との間に隙間が発生しうる。【００１７】
裏面研削の際、ウェーハの外周部においてこのような隙間から切削屑を含んだ切削水が浸入し、スクライブラインに沿ってウェーハの内側に進み、各チップ表面を汚染することがある。【００１８】
そこで、特許文献１では、チップ領域を保護するための保護膜（ポリイミド膜）をパターニングする際に、縦横に格子状に走るスクライブラインの交叉点近傍に堤防を形成し、スクライブラインを分断する技術が開示されている。この方法によれば、スクライブラインと保護テープの隙間から切削屑を含んだ切削水が浸入しても、スクライブライン上に堤防が設けられているため、切削水はこの堤防より先に進むことができない。これにより、堤防よりも先のチップ領域における電極パッドやチップ表面が汚染されるのを防ぐことができる。【００１９】
ところで、近年、携帯機器への適用のために、半導体装置の薄型化が進んでおり、これに伴って、チップの薄型化への要求が強くなっている。例えば、チップの厚みを１００μｍ以下にする場合も多くなってきた。【００２０】
しかしながら、従来の製造方法、つまり、１枚のウェーハ上に複数のチップ領域を形成した後に裏面研削及びダイシングを行なうという製造方法の場合、裏面研削加工後のウェーハに反りが発生し、装置内の搬送過程で割れやクラックが発生することがある。また、研削済みウェーハの取り扱いにおいて、ハンドリングミスによるウェーハ割れが発生することもあった。更に、１００μｍを下回るような厚みにまで研削加工した後にダイシングしようとすると、ダイシング時の衝撃によりチップにクラックが入ることがあった。これらのことは、いずれも製造の歩留まりの低下、品質の低下の原因となっていた。【００２１】
これに対し、特許文献２では、先に溝入れ工程を行なって、ウェーハの表面側にスクライブラインに沿って溝を設けておき、その後、裏面研削工程を実施し、ウェーハの裏面研削と同時に先に形成した溝を裏面に連通させることによって各チップに分離させる技術が開示されている。この方法によれば、ウェーハの状態で取り扱う場合には十分な厚みを有しているため割れが発生することがなく、溝入れ工程においてもウェーハの厚み方向の一部に表面側から切り込みを入れるので、クラックの発生を抑制できる。【００２２】
この方法は、先ダイシング法又はＤＢＧ（Dicing Before Grinding）工法と呼ばれ、ウェーハが大口径の場合や、裏面研削での仕上げ厚みが薄い場合に特に有効な製造方法である。
【先行技術文献】
【特許文献】
【００２３】
【特許文献１】特開２００１−２７４１２９号公報
【特許文献２】特開平５−３３５４１１号公報
【発明の概要】
【発明が解決しようとする課題】
【００２４】
しかしながら、以上に説明した技術には次のような問題がある。【００２５】
特許文献１の技術の場合、スクライブライン上に切削水の浸入に対する堤防を設けることにより、切削水の浸入は抑制できる。しかし、その後に続くダイシングの際には、スクライブライン上に保護膜が存在するために、ダイシングブレードが目詰まりを起こす要因となる。この結果、チッピングが増加して品質低下を招いたり、歩留まりが低下したりする場合があった。【００２６】
また、特許文献２の技術の場合、スクライブラインの交叉点（各チップ領域の角の近傍）に保護膜が形成されていたとしても、堤防としての機能を果たすことができない。つまり、裏面研磨の際にはスクライブラインに溝が形成されているため、該溝を通って切削水が浸入し、各チップ領域を汚染する。【００２７】
これらの点について、解決が課題となっている。【００２８】
以上の課題に鑑みて、ウェーハの裏面研削時に発生するスクライブラインからの切削水の浸入によるチップの汚染を確実に防止し、且つ、ＤＢＧ工法を用いた場合においても、チップ表面の汚れが発生せず、高歩留まりで安価な薄型の半導体装置及びその製造方法について以下に説明する。
【課題を解決するための手段】
【００２９】
前記の目的を達成するために、本開示に係る半導体装置は、基板上のチップ領域に形成された電極パッドと、チップ領域内で且つ電極パッドよりも外側の領域上に、チップ領域の内側を取り囲むように連続して形成された突起部とを備え、突起部は、電極パッドよりも高く形成されている。【００３０】
また、チップ領域は、基板に形成された素子と、基板上に形成された層間絶縁膜と、層間絶縁膜中に形成され且つ素子に接続された配線構造とを含み、電極パッドは、配線構造を介して素子に接続されていてもよい。【００３１】
また、層間絶縁膜中に、素子及び配線構造を取り囲むように連続して形成されたシールリングを備え、突起部は、少なくともシールリングの上方に形成されていることが好ましい。【００３２】
一般に、半導体装置はウェーハの各チップ領域に形成された後、裏面研削及びスクライブ領域に沿ったダイシングにより個片化される。ここで、裏面研削の際、貼り付けローラーを使用してウェーハ表面に保護テープを密着させる。しかし、貼り付けローラーはウェーハの全面を押えるので、チップ領域とスクライブ領域との間に段差があると、完全には密着しない場合がある。【００３３】
これに対し、本開示の半導体装置は、基板上のチップ領域に形成された電極パッドよりも外側の領域上に、チップ領域の内側を取り囲むように連続して形成された突起部を有し、該突起部は、電極パッドよりも高くなっている。このことから、裏面研削の際に保護テープを貼り付けると、貼り付けローラーは電極パッドよりも外側に位置する突起部を押圧することになり、突起部と保護テープとが密着した状態となる。このため、保護テープとスクライブ領域との間に隙間が存在し、ここに切削水が浸入したとしても、突起部よりも内側（各チップ領域の内側）に切削水が浸入するのを防ぐことができる。この結果、切削水によるチップ表面の汚染を防ぐことができる。【００３４】
また、水分、可動イオン等の侵入及び機械的衝撃に対するチップ領域の保護のためにシールリングを備えている場合に、突起部がシールリングの上方に形成されていると、チップサイズを拡大することなくシールリング上方を利用して突起部を形成できる。これは、製造コスト削減のために有利である。【００３５】
また、シールリング上にキャップ層が設けられ、突起部は、キャップ層を介して少なくともシールリングの上方に形成されていることが好ましい。【００３６】
このようにすると、電極パッドに対して突起部の高さが相対的に高くなる。このため、裏面研削時に貼り付けローラーを使用して保護テープを貼り付ける際、保護テープと突起部とがより強く密着でき、切削水によるチップ領域汚染を抑制する効果が高くなる。【００３７】
また、突起部よりも内側で且つ層間絶縁膜上に、有機膜からなる保護膜を更に備えていてもよい。また、突起部は、保護膜と同等又はそれ以上の高さを有することが好ましい。【００３８】
このようにすると、チップ領域の保護のために保護膜を備える場合にも、スクライブ領域とチップ領域との境界付近においてチップ領域内を取り囲む突起部が最も高くなっているため、保護テープと突起部とがより確実に密着する。このため、より確実に製造工程におけるチップ領域の汚染を防ぐことができる。【００３９】
また、少なくとも突起部の上面が粗面部であることが好ましい。【００４０】
このようにすると、保護テープと突起部との密着度をより強固にすることができるので、切削水によるチップ領域の汚染をより確実に抑制することができる。【００４１】
また、突起部は、有機膜からなっていても良い。また、有機膜は、基板上の全面に液状樹脂を塗布した後にパターン形成されてなるものであってもよい。【００４２】
このようにすると、リソグラフィ技術を利用して突起部を形成することができるので、突起部形成工程のコストを抑制することができる。また、有機膜からなる保護膜を備える場合に、保護膜と突起部とを同時に形成することができるので、より製造コストを抑制できる。【００４３】
また、突起部は、シールリングと接続された金属からなる突起部であってもよい。【００４４】
このようにすると、シールリング及び突起部により、チップ領域とスクライブ領域との間において、層間絶縁膜、保護膜等が分断された構造になる。このため、ダイシング端面から水分及び不純物がチップ領域内に浸入するのを防ぐことができる。【００４５】
また、突起部は、シールリングと接続された金属からなる突起部であり、電極パッド上に、突起電極が形成されていることが好ましい。【００４６】
このようにすると、電極パッド上に突起電極を形成するのと同時に突起部を形成することができ、工程数を増やすことなく半導体装置を製造することができる。【００４７】
また、金属からなる突起部は、突起電極よりも高く形成されていることが好ましい。【００４８】
このようにすると、金属からなる突起部と保護テープとがより確実に密着し、より確実に製造工程におけるチップ領域の汚染を防ぐことができる。【００４９】
また、金属からなる突起部は、Ｎｉ、Ａｕ、Ｃｕ、Ｓｎ及びＡｌのいずれかを主成分とすることが好ましい。【００５０】
このようにすると、従来の半導体装置の製造方法、製造装置等により金属からなる突起部を形成することができる。【００５１】
次に、前記の目的を達成するため、本開示に係る半導体装置の製造方法は、複数のチップ領域毎に形成した半導体装置をスクライブ領域に沿って分割する半導体装置の製造方法であって、複数のチップ領域のそれぞれにおいて、基板に素子を形成する工程（ａ）と、基板上に層間絶縁膜を形成すると共に、層間絶縁膜中に、素子と電気的に接続された配線層及びビアを含む配線構造を形成する工程（ｂ）と、層間絶縁膜上に、配線構造の少なくとも一部の上方に開口部を有するパッシベーション膜を形成する工程（ｃ）と、開口部に、配線構造と接続された電極パッドを形成する工程（ｄ）と、チップ領域内で且つ電極パッドよりも外側の領域上方に、配線構造及び素子を連続して取り囲み、電極パッドよりも高い突起部を形成する工程（ｅ）とを備える。【００５２】
このような半導体装置の製造方法によると、チップ領域内で且つ電極パッドよりも外側の領域上方に、電極パッドよりも高い突起部を設けることができる。このため、基板の裏面研削時においてスクライブ領域からチップ領域内へ研削水が浸入するのを抑制することができ、研削水によるチップ領域の汚染を抑制することができる。【００５３】
また、工程（ａ）において、素子を取り囲む導電層を更に形成し、工程（ｂ）において、層間絶縁膜中に、導電層に電気的に接続されたシール配線及びシールビアを含み且つ配線構造及び素子を連続して取り囲むシールリングを更に形成し、工程（ｅ）において、突起部は、少なくともシールリング上方に形成することが好ましい。【００５４】
また、工程（ｃ）においてパッシベーション膜シールリング上方に他の開口部を更に形成し、工程（ｄ）において、他の開口部にシールリングと接続されたキャップ層を更に形成し、工程（ｅ）において、突起部を少なくともキャップ層上方に形成してもよい。【００５５】
このようにすると、水分及び可動イオンの侵入、機械的衝撃等に対して防御するために設けられているシールリング上方に突起部を設けることができるので、チップサイズの拡大を招くことなく研削水によるチップ領域の汚染を抑制することができる。【００５６】
また、工程（ｄ）の後に、パッシベーション膜上に、少なくとも電極パッドを露出させるように開口された有機膜からなる保護膜を更に形成してもよい。【００５７】
尚、突起部は、保護膜と同等又はそれ以上の高さであることが好ましい。【００５８】
このようにすると、突起部は他の箇所（保護膜等）よりも高くなるので、突起部と保護テープとの密着性が高まり、切削水の侵入を抑制する効果が高くなる。【００５９】
また、工程（ｅ）の後に、少なくとも前記突起部の上面を粗面とする工程を更に備えることが好ましい。【００６０】
このようにすると、保護テープと突起部との密着度をより強固にすることができるので、切削水によるチップ領域の汚染をより確実に抑制することができる。【００６１】
また、工程（ｅ）において、有機膜からなる突起部を形成してもよい。【００６２】
また、工程（ｅ）において、有機膜からなり、少なくとも電極パッドを露出させるように開口された保護膜を形成し、突起部は、少なくともキャップ層上に形成することが好ましい。【００６３】
このようにすると、チップ領域上に有機膜からなる保護膜を形成するのと同時に、シールリング上方に有機膜からなる突起部を形成することができる。つまり、製造工程を増加することなく、突起部を有する半導体装置を製造することができる。また、キャップ層上に突起部を設けることにより、突起部は、他の箇所の有機膜（保護膜）よりも高くなる。これにより、裏面研削時にウェーハ表面に保護テープを貼り付ける際、突起部が他の箇所よりも高くなっているので、保護テープと突起部とをより強く密着させることができ、切削水によるチップ領域汚染を抑制する効果が高くなる。【００６４】
また、工程（ｅ）において、金属からなる突起部を形成することも好ましい。【００６５】
このようにすると、シールリングと接続され且つ金属からなる突起部を有する半導体装置が得られる。また、シールリング上方において、パッシベーション膜、層間絶縁膜等が部分的に分断された構造になる。このため、ダイシング端面から水分及び不純物がチップ領域内に浸入するのを防ぐことができる。【００６６】
また、工程（ｃ）において、パッシベーション膜のシールリング上方に他の開口部を形成し、工程（ｄ）において、他の開口部にシールリングと接続されたキャップ層を更に形成し、工程（ｄ）と工程（ｅ）との間に、パッシベーション膜上に有機膜を形成する工程を更に備え、有機膜は、少なくとも電極パッドを露出させるように電極パッドよりも大きく開口されていると共に、キャップ層上においてキャップ層よりも小さく開口され、工程（ｅ）において、金属からなる突起部をキャップ層上に形成すると共に、電極パッド上に突起電極を形成することが好ましい。【００６７】
このようにすると、突起電極を設ける工程において同時に突起部を形成することができ、工程数の増加を避けることができる。また、他の開口及びキャップ層により、シールリング上方においてパッシベーション膜、層間絶縁膜等が部分的に分断された構造になり、ダイシング端面からの水分等の浸入を防ぐことができる。【００６８】
また、キャップ層上にもキャップ層よりも小さい開口を有する有機膜を形成し、該開口に突起部を形成することにより、突起部の高さをより高くすることができる。これにより、切削水の浸入を抑制する効果が向上する。また、この有機膜は、チップ領域上に保護膜として有機膜を形成する工程において同時に形成することにより、工程数の増加を避けることができる。【００６９】
また、以上のいずれかの半導体装置の製造方法において、工程（ｅ）の後に、基板の主面側に保護シートを貼り付け、基板の他の面から基板を研削して所定の厚さとする工程（ｆ）と、工程（ｆ）の後に、スクライブ領域に沿ってダイシングすることにより個々のチップ領域に分割する工程（ｇ）とを含んでいても良い。【００７０】
また、工程（ｅ）の後に、スクライブ領域に沿って、基板に対し、主面側から所定の深さの溝を形成する工程（ｈ）と、工程（ｈ）の後に、基板の主面側に保護シートを貼り付け、基板の他の面から溝に達するまで研削することにより個々のチップ領域に分割する工程（ｉ）とを含んでいても良い。【００７１】
このようにすると、裏面研削の後にダイシングを行なう方法の場合も、先に溝入れを行なう先ダイシング法の場合も、裏面研削の際にチップ領域上に研削水が浸入するのを抑制し、チップ領域の汚染を抑制することができる。ここで、主面とは、基板における素子が形成されている側の面である。また、突起部が形成されている側の面と言っても良い。
【発明の効果】
【００７２】
以上に説明した技術によると、各チップ領域の周縁部において取り囲むように突起部が設けられていることにより、保護テープを貼り付けて裏面研削を行なう際に、突起部と保護テープとが密着する。このため、研削時にウェーハ外周部のスクライブ領域に研削水が侵入したとしても、その研削水がチップ領域内に浸入するのを防ぐことができる。これにより、チップ領域の汚染を防ぐことができる。この効果は、裏面研削の後にダイシングを行なう場合に加え、個々のチップ領域に突起部を設けていることから、先ダイシング法の場合も得られる。
【図面の簡単な説明】
【００７３】
【図１】図１は、第１の実施形態の例示的半導体装置が設けられているウェーハの一部を示す平面図である。
【図２】図２は、図１のII-II'線による断面構造を示す断面図である。
【図３】図３（ａ）〜（ｅ）は、第１の実施形態における例示的半導体装置の製造方法を説明する断面図である。
【図４】図４（ａ）〜（ｄ）は、図３（ｅ）に続いて、第１の実施形態における例示的半導体装置の製造方法を説明する断面図である。
【図５】図５（ａ）〜（ｄ）は、図４（ｄ）に続いて、第１の実施形態における例示的半導体装置の製造方法を説明する断面図である。
【図６】図６（ａ）〜（ｃ）は、図５（ｄ）に続いて、第１の実施形態における例示的半導体装置の製造方法を説明する断面図である。
【図７】図７（ａ）及び（ｂ）は、図６（ｃ）に続いて、第１の実施形態における例示的半導体装置の製造方法を説明する断面図である。
【図８】図８（ａ）〜（ｃ）は、第１の実施形態の例示的半導体装置の製造方法において、裏面研削及びダイシングの工程を説明する断面図である。
【図９】図９は、第２の実施形態の例示的半導体装置が設けられているウェーハの一部を示す平面図である。
【図１０】図１０は、図９のX-X'線による断面構造を示す断面図である。
【図１１】図１１（ａ）及び（ｂ）は、第２の実施形態における例示的半導体装置の製造方法説明する断面図である。
【図１２】図１２は、第３の実施形態の例示的半導体装置が設けられているウェーハの一部を示す平面図である。
【図１３】図１３は、図１２のXIII-XIII'線による断面構造を示す断面図である。
【図１４】図１４（ａ）〜（ｄ）は、第３の実施形態における例示的半導体装置の製造方法を説明する断面図である。
【図１５】図１５は、第４の実施形態の例示的半導体装置が設けられているウェーハの一部を示す平面図である。
【図１６】図１６は、図１５のXVI-XVI'線による断面構造を示す断面図である。
【図１７】図１７（ａ）及び（ｂ）は、第４の実施形態における例示的半導体装置の製造方法を説明する断面図である。
【図１８】図１８（ａ）〜（ｃ）は、第４の実施形態の例示的半導体装置の製造方法において、裏面研削及びダイシングの工程を説明する断面図である。
【図１９】図１９は、第５の実施形態の例示的半導体装置が設けられているウェーハの一部を示す平面図である。
【図２０】図２０は、図１９のXX-XX'線による断面構造を示す断面図である。
【図２１】図２１（ａ）〜（ｄ）は、第５の実施形態における例示的半導体装置の製造方法を説明する断面図である。
【図２２】図２２は、第６の実施形態の例示的半導体装置が設けられているウェーハの一部を示す平面図である。
【図２３】図２３は、図２２のXXIII-XXIII'線による断面構造を示す断面図である。
【図２４】図２４（ａ）及び（ｂ）は、第６の実施形態における例示的半導体装置の製造方法を説明する断面図である。
【図２５】図２５は、背景技術としての半導体装置が設けられているウェーハの一部を示す平面図である。
【図２６】図２６は、図２５のXXVI-XXVI'線による断面構造を示す断面図である。
【図２７】図２７は、半導体装置が設けられているウェーハの外周部分の部分平面図である。
【発明を実施するための形態】
【００７４】
以下、本開示の各実施形態について、図面を参照しながら説明する。尚、各構成要素の材料、形状、形成方法等はいずれも例示するものであり、以下の内容には限定されない。また、異なる実施形態においても、共通の構成については図面中に同じ符号を用いることによって詳しい説明を省略することがある。
【００７５】
（第１の実施形態）
第１の実施形態について以下に説明する。図１は、本実施形態の例示的半導体装置について示す平面図であり、図２は、図１におけるII-II'線による断面構造を示す図である。ここでは、ウェーハに、複数のチップ領域１２と、各チップ領域１２をダイシングにより分離するためのスクライブ領域１３とが形成された様子を示している。
【００７６】
半導体装置は、基板１１を用いて形成されている。基板１１上には、複数の層間絶縁膜１５、１６、１７、１８、１９及び２０が下から順に積層された構造の積層絶縁膜７０が形成されている。
【００７７】
チップ領域１２において、基板１１上部に素子を構成する活性層３０（素子については図示省略）が形成されると共に、積層絶縁膜７０中に、活性層３０と接続された配線構造７１が形成されている。配線構造７１は、層間絶縁膜１５中に形成され且つ活性層３０に接続するビア３１と、層間絶縁膜１６中に形成され且つビア３１に接続する配線３２と、層間絶縁膜１７中に形成され且つ配線３２に接続するビア３３と、層間絶縁膜１８中に形成され且つビア３３に接続する配線３４と、層間絶縁膜１９中に形成され且つ配線３４に接続するビア３５と、層間絶縁膜２０中に形成され且つビア３５に接続する配線３６とを含む。
【００７８】
また、チップ領域１２の周縁部において、基板１１上部に導電層４０が形成されると共に、積層絶縁膜７０を貫通するシールリング１４が形成されている。導電層４０及びシールリング１４は、活性層３０、配線構造７１等を連続的に取り囲むように、形成されている。シールリング１４は、配線形成用マスクを利用して形成されるシール配線と、ビア形成用マスクを利用して形成されるシールビアとを交互に積み重ねた構造を有する。具体的には、層間絶縁膜１５中に形成され且つ導電層４０に接続されたシールビア４１と、層間絶縁膜１６中に形成され且つシールビア４１に接続されたシール配線４２と、層間絶縁膜１７中に形成され且つシール配線４２に接続されたシールビア４３と、層間絶縁膜１８中に形成され且つシールビア４３に接続されたシール配線４４と、層間絶縁膜１９中に形成され且つシール配線４４に接続されたシールビア４５と、層間絶縁膜２０中に形成され且つシールビア４５に接続されたシール配線４６とを含む。
【００７９】
更に、配線構造７１及びシールリング１４が設けられた積層絶縁膜７０上を覆うように、パッシベーション膜２１が設けられている。パッシベーション膜２１は、配線構造７１（配線３６）上に開口部を有する。該開口部には、配線３６と接続するパッド電極３７が形成されている。
【００８０】
また、パッシベーション膜２１上には、パッド電極３７の部分を除いて、パッシベーション膜２２が形成されている。さらに、パッシベーション膜２２上に、チップ領域１２の保護のために、パッド電極３７、シールリング１４等の上に開口部を有するように保護膜２３が形成されている。
【００８１】
また、チップ領域１２における、シールリング１４上方を含むパッド電極３７よりも外側の領域に、チップ領域１２の内側を連続的に取り囲むように、有機膜からなる突起部５１が形成されている。突起部５１は、パッド電極３７よりも高くなっている。
【００８２】
図１及び図２のような構造を有することにより、裏面研削の際に、チップ領域１２の表面の切削水による汚染を避けることができる。つまり、ウェーハの表面に保護テープを貼り付けることにより、チップ領域１２の周縁部を一周する突起部５１と、保護テープとを密着させることができる。このため、保護テープとスクライブ領域１３との間に隙間が存在し、その隙間から裏面研削の切削水が浸入したとしても、チップ領域１２内にまで浸入することは抑制される。よって、チップ領域１２の汚染は抑制されている。
【００８３】
次に、図１及び図２に示した構造を形成するための製造方法と、ダイシングにより個々のチップ領域１２をそれぞれ半導体装置として個片化する方法について説明する。図３（ａ）〜（ｅ）、図４（ａ）〜（ｄ）、図５（ａ）〜（ｄ）、図６（ａ）〜（ｃ）及び図７（ａ）〜（ｂ）は、図１におけるII-II'線による断面の構造を形成する工程を順に示す図である。更に、図８（ａ）〜（ｃ）は、裏面研削とダイシングについて説明する図である。
【００８４】
まず、図３（ａ）に示すように、ウェーハ（基板１１）のチップ領域１２に、トランジスタ等の素子を構成する活性層３０を形成すると共に、活性層３０よりも周縁部側に、活性層３０と同様に構成された導電層４０を形成する。
【００８５】
次に、図３（ｂ）に示すように、基板１１上に層間絶縁膜１５を堆積する。更に、該層間絶縁膜１５に対し、ビア３１を形成するためのビアホール１５ａを活性層３０上に形成すると共に、シールビア４１を形成するための溝状凹部１５ｂを導電層４０上に形成する。このためには、リソグラフィ法及びドライエッチング法を用いればよい。
【００８６】
ここで、シールビアは、シールリングを構成する部材であって、溝状凹部に導電材料を埋め込むことによって形成される。つまり、シールビアは、ビアと同程度の幅を有するライン状構造を有している。また、シールリングがチップ領域の素子等を連続して取り囲む構造であることから、シールビアも、連続した環状となっている。
【００８７】
尚、ここでは、層間絶縁膜１５にビアホール１５ａを形成する際に、溝状凹部１５ｂを同時に形成する例を説明した。しかし、これには限らず、ビアホール１５ａと溝状凹部１５ｂとを別々に形成しても良い。
【００８８】
次に、図３（ｃ）に示す工程を行なう。まず、層間絶縁膜１５に設けられたビアホール１５ａ及び溝状凹部１５ｂに対し、例えば、ＣＶＤ（Chemical Vapor Deposition ）法を用いてＷからなる導電膜を埋め込む。次に、例えばＣＭＰ（Chemical Mechanical Polishing）法を用い、ビアホール１５ａ及び溝状凹部１５ｂからはみ出した余分な導電膜を除去する。これにより、活性層３０に接続するビア３１と、導電層４０に接続するシールビア４１とを形成する。
【００８９】
次に、図３（ｄ）に示す工程を行なう。まず、層間絶縁膜１５上に層間絶縁膜１６を堆積する。更に、該層間絶縁膜１６に対し、配線３２を形成するための配線溝１６ａをビア３１上に形成すると共に、シール配線４２を形成するためのシール配線溝１６ｂをシールビア４１上に形成する。このためには、リソグラフィ法及びドライエッチング法を用いればよい。
【００９０】
次に、図３（ｅ）に示す工程を行なう。まず、層間絶縁膜１６に設けられた配線溝１６ａ及びシール配線溝１６ｂに対し、例えば、電気めっき法によってＣｕからなる導電膜を埋め込む。次に、例えばＣＭＰ法を用い、配線溝１６ａ及びシール配線溝１６ｂからはみ出した余分な導電膜を除去する。これにより、ビア３１に接続する配線３２と、シールビア４１に接続するシール配線４２とを形成する。
【００９１】
次に、図４（ａ）に示す工程を行なう。まず、層間絶縁膜１６上に層間絶縁膜１７を形成する。続いて、該層間絶縁膜１７に対し、ビア３３を形成するためのビアホール１７ａを配線３２上に形成すると共に、シールビア４３を形成するための溝状凹部１７ｂをシール配線４２上に形成する。いずれも、図３（ｂ）の工程と同様の方法及び材料を用いることができる。
【００９２】
次に、図４（ｂ）に示す工程を行なう。つまり、ビアホール１７ａを埋め込んで配線３２に接続するビア３３と、溝状凹部１７ｂを埋め込んでシール配線４２に接続するシールビア４３とを形成する。いずれも、図３（ｃ）の工程と同様の方法及び材料を用いることができる。
【００９３】
次に、図４（ｃ）に示す工程を行なう。まず、層間絶縁膜１７上に層間絶縁膜１８を形成する。続いて、層間絶縁膜１８に対し、配線３４を形成するための配線溝１８ａをビア３３上に形成すると共に、シール配線４４を形成するためのシール配線溝１８ｂをシールビア４３上に形成する。いずれも、図３（ｄ）の工程と同様の方法及び材料を用いることができる。
【００９４】
次に、図４（ｄ）に示す工程を行なう。つまり、配線溝１８ａを埋め込んでビア３３に接続する配線３４と、シール配線溝１８ｂを埋め込んでシールビア４３に接続するシール配線４４と形成する。いずれも、図３（ｅ）の工程と同様の方法及び材料を用いることができる。
【００９５】
次に、図５（ａ）〜（ｄ）の工程を行なう。これらは、層間絶縁膜１８上に積層された層間絶縁膜１９とこれに埋め込まれたビア３５及びシールビア４５を形成し、更に、層間絶縁膜１９上に積層された層間絶縁膜２０とこれに埋め込まれた配線３６及びシール配線４６を形成する工程である。
【００９６】
それぞれ、図４（ａ）〜（ｄ）の工程と同様に、ビアホール１９ａ及び溝状凹部１９ｂを有する層間絶縁膜１９と、配線溝２０ａ及びシール配線溝２０ｂを有する層間絶縁膜２０とを形成し、導電膜を埋め込むことにより形成すればよい。
【００９７】
これにより、配線３２、３４及び３６とビア３１、３３及び３５とからなる配線構造７１が形成されると共に、シール配線４２、４４及び４６とシールビア４１、４３及び４５とからなるシールリング１４が形成される。
【００９８】
続いて、図６（ａ）に示す工程を行なう。まず、最上層の配線層である配線３６及び層間絶縁膜２０上に、配線３６の保護膜となるパッシベーション膜２１を堆積する。その後、リソグラフィ法及びドライエッチング法を用いて、配線３６上のパッシベーション膜２１を部分的に開口し、開口部２１ａを形成する。
【００９９】
次に、図６（ｂ）に示すように、配線３６に接続するように、パッシベーション膜２１の開口部２１ａにパッド電極３７を形成する。このためには、まず、開口部２１ａ上を含むパッシベーション膜２１上の全面に亘って、例えば、スパッタ法によりＡｌ膜を堆積する。続いて、リソグラフィ法及びドライエッチング法を用い、該Ａｌ膜を配線３６上にパターニングしてパッド電極３７とする。
【０１００】
次に、図６（ｃ）に示す工程を行なう。まず、チップ領域１２においてパッド電極３７上を含むパッシベーション膜２１上に、他のパッシベーション膜２２を堆積する。続いて、リソグラフィ法及びドライエッチング法を用いて、パッド電極３７上を開口する。これにより、配線構造７１上にパッド電極３７によりボンディングパッドが形成される。
【０１０１】
次に、図７（ａ）に示すように、チップ領域１２上に、保護膜２３を形成する。これには、まず、パッド電極３７上及びシールリング１４上方を含む基板１１上の全面に亘って、例えば、ポリイミドからなる液状樹脂をスピンコート法により塗布する。その後、リソグラフィ法によって露光及び現像し、チップ領域１２のパッド電極３７及びその近傍と、シールリング１４上方の部分とを除去し、保護膜２３とする（図１を参照）。
【０１０２】
次に、図７（ｂ）に示すように、チップ領域１２におけるシールリング１４上方を含む、パッド電極３７よりも外側の領域に、ディスペンス法によって、エポキシからなる液状樹脂を連続的に塗布する。これを熱硬化することにより、チップ領域１２の周縁部上に、その内側の領域を連続して取り囲む突起部５１を形成する。
【０１０３】
続いて、裏面研削及びダイシングを行なう。このためには、まず、図８（ａ）に示すように、基板１１の主面側（活性層３０、突起部５１等の形成されている側）の全面に亘って、保護テープ６１を貼り付ける。これは、裏面研削の際に表面を保護するためのものであり、ローラーを用いて押し付けることによりウェーハ表面に保護テープ６１を密着させる。このとき、突起部５１が存在することによりチップの周縁部にある突起部５１と保護テープ６１とが密着する。従って、保護膜２３、突起部５１等による段差が原因となって保護テープ６１とウェーハ表面との間に部分的に隙間が生じた場合にも、スクライブ領域１３とチップ領域１２とは、保護テープ６１及び突起部５１の密着部分によって完全に分離されている。
【０１０４】
次に、図８（ｂ）に示すように、基板１１が所定の厚さになるように、基板１１を裏面側から研削する。この際、ウェーハの外周部のスクライブ領域１３から切削水が侵入することがある。しかし、図８（ａ）のように突起部５１によってスクライブ領域１３とチップ領域１２とは分離されているので、切削水による汚染がチップ領域１２に及ぶことは無い。その後、保護テープ６１を剥がす。
【０１０５】
次に、図８（ｃ）に示すように、スクライブ領域１３に沿ってダイシングを実施し、チップ領域１２を個々のチップに分離すると、半導体装置が得られる。
【０１０６】
以上に説明したように、本実施形態の半導体装置の製造方法によると、各チップ領域１２の周縁部にその内側の部分を連続して取り囲むように設けられた突起部５１と、保護テープ６１とが密着した状態において裏面研削を行なう。このため、保護テープ６１とスクライブ領域１３との間に隙間が存在し、その隙間に裏面研削時の切削水が浸入したとしても、チップ領域１２内にまで浸入することはない。よって、保護膜２３が形成されていることによってチップ領域１２とスクライブ領域１３との段差が存在するが、これに起因してチップ領域１２が汚染されることはない。
【０１０７】
更に、スクライブ領域１３に、ポリイミド等の有機膜を設けることは避けている。仮にこのような有機膜が存在すると、ダイシングの際にチッピング等の不具合が生じる原因となる。よって、これを設けないようにすることにより、チッピング等を抑制することができる。
【０１０８】
尚、以上の工程ではエポキシ樹脂を用いたディスペンス法によって突起部５１を形成したが、これには限らず、他の樹脂及び他の方法を用いても良い。
【０１０９】
また、配線、ビア、シール配線、シールビアの形成のために、平坦化を行なう方法（いわゆるダマシン法）を用いたが、これには限らず、平坦化を伴わない積層方法を用いても良い。
【０１１０】
（第２の実施形態）
次に、第２の実施形態について説明する。図９は、本実施形態の例示的半導体装置について示す平面図であり、図１０は、図９におけるX-X'線による断面構造を示す図である。第１の実施形態の場合と同様に、ウェーハに、複数のチップ領域１２と、各チップ領域１２をダイシングにより分離するためのスクライブ領域１３とが形成された様子を示している。
【０１１１】
以下には、図９及び図１０に示す半導体装置の構造について、図１及び図２に示す第１の実施形態における構造との相違点を主に説明する。尚、同じ構成要素については、同じ符号を付している。
【０１１２】
本実施形態の場合、図９及び図１０に示す通り、パッド電極３７の部分を除いてパッシベーション膜２２が形成されている。また、パッシベーション膜２２上に、チップ領域１２を保護するために、パッド電極３７等の上に開口部を有するように保護膜２３が形成されている。
【０１１３】
また、チップ領域１２におけるシールリング１４の上方に、チップ領域１２の内側を連続的に取り囲むように、保護膜２３と同一の材料からなる突起部５２が形成されている。
【０１１４】
更に、突起部５２及び保護膜２３の表面には、表面粗度を増す処理が施されている。
【０１１５】
このような突起部５２が形成されている場合にも、第１の実施形態の場合と同様に、裏面研削時に切削水によってチップ領域１２が汚染されるのを防ぐことができる。更に、突起部５２及び保護膜２３の表面が粗く処理されているので、裏面研削時に貼り付ける保護テープとの密着性が更に良好になる。このことから、チップ領域１２への研削水の侵入をより確実に防ぐことができる。
【０１１６】
次に、このような構造を形成するための製造方法について説明する。図１１（ａ）及び（ｂ）は、図９におけるX-X'線による断面の構造を形成する工程を示す図である。
【０１１７】
まず、第１の実施形態において説明した図３（ａ）〜図６（ｃ）までの工程に従って、図６（ｃ）の構造を形成する。つまり、基板１１を用い、活性層３０及び導電層４０と、配線層１５〜２０からなる積層絶縁膜７０と、これに埋め込まれた配線構造７１及びシールリング１４と、パッド電極３７と、パッシベーション膜２２とを形成する。
【０１１８】
次に、図１１（ａ）の工程を行なう。まず、パッド電極３７上を含む基板１１上の全面に亘って、例えば、ポリイミドからなる液状樹脂をスピンコート法により塗布する。その後、リソグラフィ法によって露光及び現像を行ない、チップ領域１２におけるパッド電極３７の近傍に開口部を有する保護膜２３を形成すると共に、シールリング１４上に突起部５２を形成する。つまり、リソグラフィ法によるパターニングによって、同一の材料を用いて保護膜２３と突起部５２とを同時に形成する。
【０１１９】
次に、図１１（ｂ）に示すように、例えば酸素プラズマによるアッシングを実施して、保護膜２３の表面及び突起部５２の表面を粗化する。
【０１２０】
この後は、第１の実施形態において図８（ａ）〜（ｃ）に説明したのと同様に、保護テープを貼り受けて裏面研削した後、ダイシングを実施して個々のチップに分離する。
【０１２１】
以上に説明した通り、本実施形態においても、各チップ領域１２の周縁部にその内側の部分を連続して取り囲むように突起部５２を設けている。これにより、裏面研削時のチップ領域１２の汚染を防ぐことができる。
【０１２２】
更に、本実施形態の突起部５２は、保護膜２３と同時に形成することにより、工程数を増加させることなく形成可能である。また、保護膜２３の表面及び突起部５２の表面を粗化することにより、裏面研削の際に、突起部５２と保護テープとをより確実に密着させることができ、汚染防止の効果が高くなっている。
【０１２３】
粗化の方法の一例としては、酸素プラズマによるアッシング処理が挙げられる。その際の条件としては、例えば、１０００Ｗで４５秒間の処理とする。
【０１２４】
（第３の実施形態）
次に、第２の実施形態について説明する。図１２は、本実施形態の例示的半導体装置について示す平面図であり、図１３は、図１２におけるXIII-XIII'線による断面構造を示す図である。第１の実施形態の場合と同様に、ウェーハに、複数のチップ領域１２と、各チップ領域１２をダイシングにより分離するためのスクライブ領域１３とが形成された様子を示している。
【０１２５】
以下には、図１２及び図１３に示す半導体装置の構造について、図１及び図２に示す第１の実施形態における構造との相違点を主に説明する。尚、同じ構成要素については、同じ符号を付している。
【０１２６】
本実施形態の場合、図１３に示す通り、パッシベーション膜２１は、配線構造７１上方に加えてシールリング１４上方にも開口部を有している。該開口部には、シールリング１４の最上層であるシール配線４６と接続するキャップ層４７が形成されている。更に、パッシベーション膜２１上に形成されたもう一つのパッシベーション膜２２についても、キャップ層４７上に開口部を有している。
【０１２７】
また、チップ領域１２における、キャップ層４７上を含むパッド電極３７よりも外側の領域に、保護膜２３と同一の材料からなる突起部５３が設けられ、突起部５３はキャップ層４７の分だけ保護膜２３よりも高くなっている。このような突起部５３も、第１の実施形態の場合と同様に、裏面研削時に切削水によってチップ領域１２が汚染されるのを防ぐことができる。
【０１２８】
次に、このような構造を形成するための製造方法について説明する。図１４（ａ）〜（ｄ）は、図１２におけるXIII-XIII'線による断面の構造を形成する工程を示す図である。
【０１２９】
まず、第１の実施形態において説明した図３（ａ）〜図５（ｄ）までの工程に従って、図５（ｄ）の構造を形成する。つまり、基板１１を用い、活性層３０及び導電層４０と、配線層１５〜２０からなる積層絶縁膜７０と、これに埋め込まれた配線構造７１及びシールリング１４とを形成する。
【０１３０】
次に、図１４（ａ）の工程を行なう。まず、最上層の配線層である配線３６上及びシール配線４６上を含む層間絶縁膜２０上に、配線３６の保護膜となるパッシベーション膜２１を堆積する。その後、リソグラフィ法及びドライエッチング法を用いて、パッシベーション膜２１に対し、配線３６上及びシール配線４６上をそれぞれ部分的に開口して、開口部２１ａ及び開口部２１ｂを形成する。
【０１３１】
次に、図１４（ｂ）に示すように、パッシベーション膜２１の開口部２１ａに配線３６と接続するパッド電極３７を形成すると共に、開口部２１ｂにシール配線４６と接続するキャップ層４７を形成する。このためには、まず、開口部２１ａ上及び開口部２１ｂ上を含むパッシベーション膜２１上の全面に亘って、例えば、スパッタ法によりＡｌ膜を堆積する。続いて、リソグラフィ法及びドライエッチング法を用い、該Ａｌ膜を配線３６上及びシール配線４６上にパターニングし、それぞれパッド電極３７及びキャップ層４７とする。
【０１３２】
次に、図１４（ｃ）に示す工程を行なう。まず、チップ領域１２のパッド電極３７上及びキャップ層４７上を含むパッシベーション膜２１上に、他のパッシベーション膜２２を堆積する。続いて、リソグラフィ法及びドライエッチング法を用い、パッシベーション膜２２に対し、パッド電極３７上及びキャップ層４７上にそれぞれ開口部を形成する。これにより、配線構造７１上にパッド電極３７によりボンディングパッドが形成される。
【０１３３】
次に、図１４（ｄ）の工程を行なう。まず、パッド電極３７上及びキャップ層４７上を含む基板１１上の全面に亘って、例えば、ポリイミドからなる液状樹脂をスピンコート法により塗布する。その後、リソグラフィ法によって露光及び現像を行ない、チップ領域１２におけるパッド電極３７の近傍に開口部を有する保護膜２３を形成すると共に、キャップ層４７上に突起部５３を形成する。つまり、リソグラフィ法によるパターニングによって、同一の材料を用いて保護膜２３と突起部５３とを同時に形成する。
【０１３４】
ここで、突起部５３はキャップ層４７上に形成されるため、他の部分に形成される保護膜２３に比べて高くなる。
【０１３５】
この後は、第１の実施形態において図８（ａ）〜（ｃ）に説明したのと同様に、保護テープを貼り付けて裏面研削した後、ダイシングを実施して個々のチップに分離する。
【０１３６】
以上に説明した通り、本実施形態においても、各チップ領域１２の周縁部にその内側の部分を連続して取り囲むように突起部５３を設けている。これにより、裏面研削時のチップ領域１２の汚染を防ぐことができる。
【０１３７】
更に、本実施形態の突起部５３は、保護膜２３と同時に形成することにより、工程数を増加させることなく形成可能である。また、キャップ層４７上に突起部５３を形成することにより、基板１１上において、突起部５３が最も高く形成された部分となる。これにより、保護テープとより確実に密着させることができ、汚染防止の効果が高くなっている。
【０１３８】
また、キャップ層４７を設けていることにより、パッシベーション膜２１及び２２がシールリング１４上方にてチップ領域１２側とスクライブ領域１３側とに分断されている。このため図８（ｃ）に示すダイシングの際に、衝撃等によってパッシベーション膜２１及び２２について剥がれが生じたとしても、シールリング１４上方において止めることができる。これは、半導体装置の製造の歩留り向上に効果がある。
【０１３９】
但し、切削水の浸入を防止する効果は、シールリング１４上に突起部５３が存在することだけでも発揮される。よって、パッシベーション膜２１及び２１に対する開口とキャップ層４７とを設けることなく、保護膜２３と同時に突起部５２を形成することだけを行なっても良い。
【０１４０】
また、配線、ビア、シール配線、シールビアの形成のために、平坦化を行なう方法（いわゆるダマシン法）を用いたが、これには限らず、平坦化を伴わない積層方法を用いても良い。
【０１４１】
（第４の実施形態）
次に、第４の実施形態について説明する。図１５は、本実施形態の例示的半導体装置について示す平面図であり、図１６は、図１５におけるXVI-XVI'線による断面構造を示す図である。第１〜第３の実施形態の場合と同様に、ウェーハに、複数のチップ領域１２と、各チップ領域１２をダイシングにより分離するためのスクライブ領域１３とが形成された様子を示している。
【０１４２】
以下には、図１５及び図１６に示す本実施形態の構造について、図１２及び図１３に示す第３の実施形態における構造との相違点を主に説明する。尚、同じ構成要素については、同じ符号を付している。
【０１４３】
本実施形態の場合、キャップ層４７上には、Ａｕからなる突起部５４が設けられている。この点において、第３の実施形態の場合（保護膜２３と同じ材料からなる突起部５３が設けられている）と相違している。シールリング１４上方においてパッシベーション膜２１及び２２が開口され、キャップ層４７が設けられている点は、第２の実施形態の場合と同じである。
【０１４４】
このように、金属（Ａｕ）からなる突起部５４によっても、裏面研削時に切削水によってチップ領域１２が汚染されるのを防ぐことができる。
【０１４５】
次に、このような構造を形成するための製造方法について説明する。図１７（ａ）及び（ｂ）は、図１５におけるXVI-XVI'線による断面構造を形成する工程を示す図である。また、図１８（ａ）〜（ｃ）は、裏面研削とダイシングについて説明する図である。
【０１４６】
まず、第１の実施形態において説明した図３（ａ）〜図５（ｄ）までの工程に従って、図５（ｄ）の構造を形成する。つまり、基板１１を用い、活性層３０及び導電層４０と、層間絶縁膜１５〜２０からなる積層絶縁膜７０と、これに埋め込まれた配線構造７１及びシールリング１４とを形成する。
【０１４７】
次に、第３の実施形態において説明した図１４（ａ）〜（ｃ）の工程に従って、図１４（ｃ）の構造を形成する。つまり、層間絶縁膜２０上にパッシベーション膜２１を設けると共に、その配線構造７１上の開口部にパッド電極３７、シールリング１４上の開口部にキャップ層４７を設ける。更に、パッシベーション膜２１上に他のパッシベーション膜２２を形成し、パッド電極３７上及びキャップ層４７上をそれぞれ開口する。
【０１４８】
次に、図１７（ａ）に示すように、チップ領域１２上に保護膜２３を形成する。これには、まず、パッド電極３７上及びシールリング１４上方を含む基板１１上の全面に亘って、例えば、ポリイミドかなる液状樹脂をスピンコート法により塗布する。その後、リソグラフィ法によって露光及び現像し、チップ領域１２のパッド電極３７の近傍及びシールリング１４上方の部分を除去し、保護膜２３とする（図１５を参照）。
【０１４９】
次に、図１７（ｂ）に示すように、電気めっき法を用いて、キャップ層４７上にＡｕからなる突起部５４を形成する。但し、Ａｕからなる突起部５４に代えて、Ｎｉ、Ｃｕ、Ｓｎ及びＡｌのいずれかを主成分とする突起部５４としても良い。また、電気めっき法による形成には限られず、キャップ層４７上に選択的に突起部５４を形成することが可能であれば、他の方法を用いても良い。
【０１５０】
以上のようにしてウェーハに形成された各チップ領域１２について、図１８（ａ）〜（ｃ）に示すようにして、個々の半導体装置として分割する。これは、ＤＢＧ（Dicing Before Grinding）工法（又は先ダイシング法）と呼ばれる方法である。
【０１５１】
まず、図１８（ａ）に示すように、スクライブ領域１３に沿って基板１１の主面側から途中まで切り込みを入れ、溝６２を形成する。
【０１５２】
次に、図１８（ｂ）に示すように、基板１１の主面側に保護テープ６１を貼り付ける。
【０１５３】
次に、図１８（ｃ）に示すように、基板１１に対して裏面側から溝６２に達するまで研削を行なう。これにより、各チップ領域１２は個々の半導体装置として個片化される。この後、保護テープ６１を剥がしてチップを得る。
【０１５４】
以上に説明した通り、本実施形態においての半導体装置及びその製造方法の場合にも、各チップ領域１２の周縁部にその内側の部分を連続して取り囲むように突起部５３を設けている。これにより、裏面研削時のチップ領域１２の汚染を防ぐことができる。尚、これは、裏面研削を行なった後にダイシングを行なう際にも適用できる。
【０１５５】
（第５の実施形態）
次に、第５の実施形態について説明する。図１９は、本実施形態の例示的半導体装置について示す平面図であり、図２０は、図１９におけるXX-XX'線による断面構造を示す図である。第１〜第４の実施形態の場合と同様に、ウェーハに、複数のチップ領域１２と、各チップ領域１２をダイシングにより分離するためのスクライブ領域１３とが形成された様子を示している。
【０１５６】
以下には、図１９及び図２０に示す半導体装置の構造について、図１及び図２に示す第１の実施形態における構造との相違点を主に説明する。尚、同じ構成要素については、同じ符号を付している。
【０１５７】
本実施形態の場合、配線構造７１及びシールリング１４の最上層である配線３６及びシール配線４６は、Ｃｕによって形成されている。配線構造７１及びシールリング１４の他の部分を構成する導電膜としては、Ｃｕであっても良いし、他の金属等であっても良い。
【０１５８】
また、第１の実施形態では２層のパッシベーション膜２１及び２２が積層されていたのに対し、本実施形態の場合、１層のパッシベーション膜２１のみが形成されている。パッシベーション膜２１は、配線構造７１の最上層である配線３６上に加えて、シールリング１４の最上層であるシール配線４６上にも開口部を備えている。
【０１５９】
また、シール配線４６上の開口部において、シール配線４６と接続するように、ニッケルからなる突起部５５が形成されている。
【０１６０】
また、チップ領域１２において、パッド電極３７とその周辺上及びシールリング１４上に開口を有する保護膜２３は、パッシベーション膜２１上に設けられている。
【０１６１】
このような構成の場合も、突起部５５が設けられていることにより、裏面研削時に切削水によってチップ領域１２が汚染されるのを防ぐことができる。
【０１６２】
次に、このような構造を形成するための製造方法について説明する。図２１（ａ）〜（ｄ）は、図１９におけるXX-XX'線による断面構造を形成する工程を示す図である。
【０１６３】
まず、第１の実施形態において説明した図３（ａ）〜図５（ｄ）までの工程に従って、図５（ｄ）の構造を形成する。つまり、基板１１を用い、活性層３０及び導電層４０と、層間絶縁膜１５〜２０からなる積層絶縁膜７０と、これに埋め込まれた配線構造７１及びシールリング１４を形成する。但し、最上層の配線３６及びシール配線４６を形成するための導電膜としては、Ｃｕを用いる。
【０１６４】
次に、図２１（ａ）に示すように、最上層の配線層である配線３６及び層間絶縁膜２０上に、配線３６の保護膜となるパッシベーション膜２１を堆積する。その後、リソグラフィ法及びドライエッチング法を用いて、パッシベーション膜２１に対し、いずれもＣｕからなる配線３６上及びシール配線４６上をそれぞれ部分的に開口し、順に、開口部２１ａ及び開口部２１ｂを形成する。
【０１６５】
次に、図２１（ｂ）に示すように、パッシベーション膜２１の開口部２１ａに配線３６と接続するパッド電極３７を形成する。このためには、まず、開口部２１ａ上及び開口部２１ｂ上を含むパッシベーション膜２１上の全面に亘って、例えば、スパッタ法によりＡｌ膜を堆積する。続いて、リソグラフィ法及びドライエッチング法を用い、該Ａｌ膜を配線３６上にパターニングし、パッド電極３７とする。この際、第１及び第２の実施形態とは異なり、キャップ層４７は形成しない（シール配線４６上にはＡｌ膜を残さない）。
【０１６６】
次に、図２１（ｃ）の工程を行なう。まず、パッド電極３７上を含む基板１１上の全面に亘って、例えば、ポリイミドからなる液状樹脂をスピンコート法により塗布する。その後、リソグラフィ法によって露光及び現像を行ない、チップ領域１２におけるパッド電極３７の近傍及びシールリング上方に開口部を有する保護膜２３を形成する。
【０１６７】
次に、図２１（ｄ）に示すように、Ｃｕからなるシール配線４６上のみに、無電解めっき法を用いて選択的に突起部５５を形成する。具体的には、まず、触媒付与処理を行なうことによりＣｕからなるシール配線４６上にＰｄを吸着させる。その後、活性化処理を行なった後、無電解Ｎｉめっき液に浸漬することによってＣｕ上に選択的に突起部５４を形成する。
【０１６８】
続いて、第１の実施形態と同様に、図８（ａ）〜（ｃ）に示すように裏面研削及びダイシングを行ない、個々のチップとして分離する。
【０１６９】
以上のような製造方法によると、マスクを使用すること無しに、シール配線４６上に選択的に突起部５５を形成することができる。このため、製造コストを削減することが出来る。
【０１７０】
（第６の実施形態）
次に、第６の実施形態について説明する。図２２は、本実施形態の例示的半導体装置について示す平面図であり、図２３は、図２２におけるXXII-XXII'線による断面構造を示す図である。第１の実施形態の場合と同様に、ウェーハに、複数のチップ領域１２と、各チップ領域１２をダイシングにより分離するためのスクライブ領域１３とが形成された様子を示している。
【０１７１】
以下には、図２２及び図２３に示す半導体装置の構造について、図１及び図２に示す第１の実施形態における構造との相違点を主に説明する。尚、同じ構成要素については、同じ符号を付している。
【０１７２】
第１の実施形態では２層のパッシベーション膜２１及び２２が積層されていたのに対し、本実施形態の場合、１層のパッシベーション膜２１のみが形成されている。パッシベーション膜２１は、配線構造７１の最上層である配線３６上に加えて、シールリング１４の最上層であるシール配線４６上にも開口部を備えている。
【０１７３】
また、パッシベーション膜２１の開口部に対し、それぞれ、配線３６に接続するパッド電極３７と、シール配線４６に接続するキャップ層４７とが形成されている。
【０１７４】
更に、チップ領域１２において、パッシベーション膜２１上に、保護膜２３が形成されている。
【０１７５】
ここで、第１の実施形態の場合、図１にも示すように、保護膜２３はシールリング１４よりもチップ領域１２側の位置までしか形成されていない。これに対し、本実施形態の場合、図２２に示すように、保護膜２３は、チップ領域１２とスクライブ領域１３との境界付近にまで達するように形成され、パッド電極３７とキャップ層４７との間の部分上、キャップ層４７上等にも位置している。但し、パッド電極３７とその周辺上及びキャップ層４７の少なくとも一部上には開口部が設けられている。
【０１７６】
また、保護膜２３の開口部に露出したパッド電極３７上には、突起電極５７が設けられている。更に、キャップ層４７上には、保護膜２３の開口部に露出した部分に接続するように、金属からなる突起部５６が形成されている。
【０１７７】
このような構成の場合も、突起部５６が設けられていることにより、裏面研削時に切削水によってチップ領域１２が汚染されるのを防ぐことができる。また、キャップ層４７上に保護膜２３を配置し、その開口部に突起部５６を形成することにより、突起部５６の高さが突起電極５７及び保護膜２３に比べて高くなっている。このため、裏面研削時に保護テープ６１と突起部５６とがより確実に密着し、切削水の浸入を防止する効果が高くなっている。
【０１７８】
次に、このような構造を形成するための製造方法について説明する。図２４（ａ）及び（ｂ）は、図２２におけるXXIII-XXIII'線による断面構造を形成する工程を示す図である。
【０１７９】
まず、第１の実施形態において説明した図３（ａ）〜図５（ｄ）までの工程に従って、図５（ｄ）の構造を形成する。つまり、活性層３０及び導電層４０と、層間絶縁膜１５〜２０からなる積層絶縁膜７０と、これに埋め込まれた配線構造７１及びシールリング１４とを形成する。但し、最上層の配線３６及びシール配線４６を形成するための導電膜としては、Ｃｕを用いる。
【０１８０】
次に、第２の実施形態において説明した図１４（ａ）及び（ｂ）の工程に従って、パッシベーション膜２１と、パッド電極３７及びキャップ層４７とを形成する。
【０１８１】
次に、図２４（ａ）に示すように、チップ領域１２上に保護膜２３を形成する。これには、まず、パッド電極３７上及びシールリング１４上方を含む基板１１上の全面に亘って、例えばポリイミドかなる液状樹脂をスピンコート法により塗布する。その後、リソグラフィ法によって露光及び現像し、図２２に示すように、チップ領域１２とスクライブ領域１３との付近境界にまで達すると共に、パッド電極３７及びその周辺上と、キャップ層４７の少なくとも一部上に開口部を有するようにパターニングする。
【０１８２】
次に、図２４（ｂ）に示すように、無電解めっき法によって、パッド電極３７上に突起電極５７を形成すると共に、キャップ層４７上に突起部５６を形成する。具体的には、まず、基板１１に対するジンケート処理を行なうことにより、パッド電極３７と、保護膜２３の開口部に露出した部分のキャップ層４７とに、Ｚｎを置換析出させる。続いて、無電解Ｎｉめっき液に浸漬することによりＮｉを成長させた後、更に、無電解Ａｕめっき液に浸漬することによりＡｕ膜を成長させる。これにより、Ａｕ膜付きのＮｉとして、突起電極５７及び突起部５６が形成される。
【０１８３】
この後は、第１の実施形態と同様に、図８（ａ）〜（ｃ）に示すように裏面研削及びダイシングを行ない、個々のチップとして分離する。
【０１８４】
以上に説明した本実施形態における製造方法によると、無電解めっき法により、パッド電極３７上に突起電極５７を形成するのと同時にキャップ層４７上に突起部５６を形成することができる。このため、工程数を増加することなく突起部５６を形成することができる。また、チップ領域１２を保護するための保護膜２３を、キャップ層４７上の一部についても覆うように形成し、突起部５６の高さを高くするために利用している。この点についても、工程数を増加することなく行なうことができる。
【０１８５】
このように、工程数の増加を抑えながら、チップ領域１２の周縁部に突起部５６を有する半導体装置を製造することができる。
【０１８６】
以上、本開示の技術について６つの具体例を挙げて説明したが、以上に限定するものではなく、構成の趣旨を外れない範囲で各種の変更が可能である。
【０１８７】
例えば、以上では、チップ領域１２に形成する保護膜２３として、ポリイミドからなる有機保護膜を形成する場合を説明した。しかし、有機保護膜を有しない場合にも本開示の技術を適用することは可能である。
【０１８８】
また、第４の実施形態において先ダイシング工法を説明したが、他の実施形態において先ダイシング工法を用いても良い。更に、第４の実施形態において、裏面研削時の後にダイシングを行なう方法を取ることも可能である。
【産業上の利用可能性】
【０１８９】
本開示の半導体装置及びその製造方法によると、チップ領域の内側の領域を連続して取り囲む突起部を備えることにより、裏面研削時に切削水によるチップ領域の汚染を防止することができ、且つ、半導体装置の薄型化にも対応することができるため、より薄型化した半導体装置及びその製造方法としても有益である。
【符号の説明】
【０１９０】
１１                                    基板
１２                                    チップ領域
１３                                    スクライブ領域
１４                                    シールリング
１５、１６、１７、１８、１９、２０      層間絶縁膜
１５ａ、１７ａ、１９ａ                  ビアホール
１５ｂ、１７ｂ、１９ｂ                  溝状凹部
１６ａ、１８ａ、２０ａ                  配線溝
１６ｂ、１８ｂ、２０ｂ                  シール配線溝
２１、２２                              パッシベーション膜
２１ａ、２１ｂ                          開口部
２３                                    保護膜
３０                                    活性層
３１、３３、３５                        ビア
３２、３４、３６                        配線
３７                                    パッド電極
４０                                    導電層
４１、４３、４５                        シールビア
４２、４４、４６                        シール配線
４７                                    キャップ層
５１、５２、５３、５４、５５、５６      突起部
５７                                    突起電極
６１                                    保護テープ
６２                                    溝
７０                                    積層絶縁膜
７１                                    配線構造
【図１】
2010086952.tif 000003
【図２】
2010086952.tif 000004
【図３】
2010086952.tif 000005
【図４】
2010086952.tif 000006
【図５】
2010086952.tif 000007
【図６】
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【図７】
2010086952.tif 000009
【図８】
2010086952.tif 000010
【図９】
2010086952.tif 000011
【図１０】
2010086952.tif 000012
【図１１】
2010086952.tif 000013
【図１２】
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【図１３】
2010086952.tif 000015
【図１４】
2010086952.tif 000016
【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2010086952.tif 000021
【図２０】
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【図２１】
2010086952.tif 000023
【図２２】
2010086952.tif 000024
【図２３】
2010086952.tif 000025
【図２４】
2010086952.tif 000026
【図２５】
2010086952.tif 000027
【図２６】
2010086952.tif 000028
【図２７】
2010086952.tif 000029
【手続補正書】
【提出日】平成23年5月13日(2011.5.13)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置と、複数の半導体チップ領域及びスクライブ領域を有する半導体ウェーハを用いた半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
一般的に、半導体装置は、例えばシリコンなどの半導体ウェーハ上に、複数の素子から構成され且つ所定の機能を有する多数のＩＣ（Integrated Circuit）回路をマトリクス状に配置して作られる。
【０００３】
また、ウェーハ上において多数個配置されたチップ領域同士の間は、格子状に設けられたスクライブ領域（スクライブライン）によって隔てられている。半導体製造工程を経て１枚のウェーハ上に複数のチップ領域を形成した後、該ウェーハは、所定の厚みになるように裏面から研削する工程と、スクライブ領域に沿って個々のチップにダイシングする工程と、その後の実装工程とを経て、個々の半導体装置とされる。
【０００４】
しかし、ウェーハをダイシングして個々のチップに分割すると、チップの端面には透水性、吸湿性の高い層間絶縁膜が露出することになる。このため、チップの端面から層間絶縁膜中に浸入した水分、可動イオン等がチップ内部にまで浸入して配線を腐食したり、絶縁膜の耐性劣化、素子の特性悪化等を起こしたりする場合がある。また、ダイシングによって個々のチップに分割する際に、スクライブライン周辺のチップ領域が機械的衝撃を受けることにより、分離されたチップのダイシング断面にクラックや欠けを生じる場合もある。
【０００５】
このようなことに関する対策として、水分、可動イオン等の浸入及び機械的衝撃に対して防御するために、チップ領域の周囲にシールリングと呼ばれるリング状の防御壁を設ける場合が多くなってきた。
【０００６】
図２５は、技術的背景としてのシールリングを有する半導体装置の平面図である。図２６は、図２５のXXVI-XXVI'で切り取った断面構造を示す図である。また、図２７は、シールリングを有する半導体装置がウェーハからなる基板上に複数形成されている状態を示している。
【０００７】
図２５及び図２６に示すように、ウェーハからなる基板１１１上には、スクライブ領域１１３によって区画されたチップ領域１１２が複数形成されている。基板１１１上には、複数の層間絶縁膜１１５〜１２０からなる積層絶縁膜１７０が形成されている。
【０００８】
チップ領域１１２において、基板１１１上に、素子を構成するための活性層１３０が形成されている。積層絶縁膜１７０中に、活性層と接続する配線構造１７１が形成されている。より詳しくは、層間絶縁膜１１５には活性層１３０と接続するビア１３１が形成され、層間絶縁膜１１６にはビア１３１と接続する配線１３２が、層間絶縁膜１１７には配線１３２と接続するビア１３３が、層間絶縁膜１１８にはビア１３３と接続する配線１３４が、層間絶縁膜１１９には配線１３４と接続するビア１３５が、層間絶縁膜１２０にはビア１３５と接続する配線１３６が、それぞれ形成されており、配線構造１７１を構成している。
【０００９】
また、チップ領域１１２の周縁部における複数の層間絶縁膜１１５〜１２０の積層構造には、該積層構造を貫通し且つチップ領域１１２を連続的に取り囲むシールリング１１４が形成されている。シールリング１１４は配線形成用マスクによって形成されるシール配線とビア形成用マスクによって形成されるシールビアとを交互に積み重ねて形成される。具体的には、シールリング１１４は、基板１１１に形成された導電層１４０と、層間絶縁膜１１５に形成され且つ導電層１４０に接続するシールビア１４１と、層間絶縁膜１１６に形成され且つシールビア１４１と接続するシール配線１４２と、層間絶縁膜１１７に形成され且つシール配線１４２と接続するシールビア１４３と、層間絶縁膜１１８に形成され且つシールビア１４３と接続するシール配線１４４と、層間絶縁膜１１９に形成され且つシール配線１４４と接続するシールビア１４５と、層間絶縁膜１２０に形成され且つシールビア１４５に接続するシール配線１４６とから構成されている。
【００１０】
更に、配線（１３２，１３４，１３６）とビア（１３１，１３３，１３５）とシールリング１０４とが設けられた、積層絶縁膜１７０上には、パッシベーション膜１２１が設けられている。パッシベーション膜１２１は、配線１３６上及びシール配線１４６上にそれぞれ開口部を有する。また、該開口部には、配線１３６と接続するパッド１３７と、シール配線１４６と接続するキャップ層１４７とが形成されている。
【００１１】
また、パッシベーション膜１２１の上部には、シールリング１１４の上方と、パッド１３７上とに開口部を有する他のパッシベーション膜１２２が形成されている。そして、チップ領域１１２の保護のために、パッド１３７及びその周辺上と、シールリング１１４上とに開口部を有する保護膜１２３が形成されている。
【００１２】
図２５及び図２６に示すような構造にすることにより、ダイシング時の機械的衝撃を防御する壁が存在するため、チップ領域１１２にまでクラックが伝播することを防ぐことができる。また、パッシベーション膜１２１がシールリング１１４上に開口部を有することにより、ダイシング時の衝撃によってチップ領域１１２上のパッシベーション膜まで剥れてしまうのを避けることができる。また、シールリング１１４上のパッシベーション膜１２１の開口部にキャップ層１４７が形成されているため、キャップ層１４７が設けられていない場合と比較して、ダイシングの際にスクライブ領域から浸入した水分や不純物がチップ領域１１２に浸入するのを防ぐことができる。
【００１３】
しかし、このような構造の半導体装置に関して、以下のことが知られている。
【００１４】
一般的に、半導体製造工程にて、ウェーハからなる基板１１１上に図２５及び図２６に示すような構造のチップ領域１１２を形成した後、該ウェーハは、所定の厚みになるように裏面から研削された後、スクライブ領域１１３に沿って個々のチップにダイシングされる。
【００１５】
このような裏面研削の際には、ウェーハ表面、つまりパターン形成面に保護シートを貼り付け、ウェーハ裏面に高速回転する砥石を押し当てて研削する。研削中には、発生する切削屑を洗い流すために、また、研削で発生する摩擦熱を冷却するために、水を吹きつけている。
【００１６】
ここで、図２７に示すように、ウェーハ上にはスクライブ領域１１３が最外周まで形成されている。また、チップ領域１１２上には保護膜１２３が形成されている。該保護膜１２３はチップ領域１１２をキズや汚染から保護する目的で設けられており、ある程度（５μｍ前後）の厚みを有する。このため、スクライブ領域１１３と保護膜１２３との段差が存在することになる。裏面研削のために保護テープを貼り付けた際、該段差を埋めることができず、保護テープとスクライブ領域との間に隙間が発生しうる。
【００１７】
裏面研削の際、ウェーハの外周部においてこのような隙間から切削屑を含んだ切削水が浸入し、スクライブラインに沿ってウェーハの内側に進み、各チップ表面を汚染することがある。
【００１８】
そこで、特許文献１では、チップ領域を保護するための保護膜（ポリイミド膜）をパターニングする際に、縦横に格子状に走るスクライブラインの交叉点近傍に堤防を形成し、スクライブラインを分断する技術が開示されている。この方法によれば、スクライブラインと保護テープの隙間から切削屑を含んだ切削水が浸入しても、スクライブライン上に堤防が設けられているため、切削水はこの堤防より先に進むことができない。これにより、堤防よりも先のチップ領域における電極パッドやチップ表面が汚染されるのを防ぐことができる。
【００１９】
ところで、近年、携帯機器への適用のために、半導体装置の薄型化が進んでおり、これに伴って、チップの薄型化への要求が強くなっている。例えば、チップの厚みを１００μｍ以下にする場合も多くなってきた。
【００２０】
しかしながら、従来の製造方法、つまり、１枚のウェーハ上に複数のチップ領域を形成した後に裏面研削及びダイシングを行なうという製造方法の場合、裏面研削加工後のウェーハに反りが発生し、装置内の搬送過程で割れやクラックが発生することがある。また、研削済みウェーハの取り扱いにおいて、ハンドリングミスによるウェーハ割れが発生することもあった。更に、１００μｍを下回るような厚みにまで研削加工した後にダイシングしようとすると、ダイシング時の衝撃によりチップにクラックが入ることがあった。これらのことは、いずれも製造の歩留まりの低下、品質の低下の原因となっていた。
【００２１】
これに対し、特許文献２では、先に溝入れ工程を行なって、ウェーハの表面側にスクライブラインに沿って溝を設けておき、その後、裏面研削工程を実施し、ウェーハの裏面研削と同時に先に形成した溝を裏面に連通させることによって各チップに分離させる技術が開示されている。この方法によれば、ウェーハの状態で取り扱う場合には十分な厚みを有しているため割れが発生することがなく、溝入れ工程においてもウェーハの厚み方向の一部に表面側から切り込みを入れるので、クラックの発生を抑制できる。
【００２２】
この方法は、先ダイシング法又はＤＢＧ（Dicing Before Grinding）工法と呼ばれ、ウェーハが大口径の場合や、裏面研削での仕上げ厚みが薄い場合に特に有効な製造方法である。
【先行技術文献】
【特許文献】
【００２３】
【特許文献１】特開２００１−２７４１２９号公報
【特許文献２】特開平５−３３５４１１号公報
【発明の概要】
【発明が解決しようとする課題】
【００２４】
しかしながら、以上に説明した技術には次のような問題がある。
【００２５】
特許文献１の技術の場合、スクライブライン上に切削水の浸入に対する堤防を設けることにより、切削水の浸入は抑制できる。しかし、その後に続くダイシングの際には、スクライブライン上に保護膜が存在するために、ダイシングブレードが目詰まりを起こす要因となる。この結果、チッピングが増加して品質低下を招いたり、歩留まりが低下したりする場合があった。
【００２６】
また、特許文献２の技術の場合、スクライブラインの交叉点（各チップ領域の角の近傍）に保護膜が形成されていたとしても、堤防としての機能を果たすことができない。つまり、裏面研磨の際にはスクライブラインに溝が形成されているため、該溝を通って切削水が浸入し、各チップ領域を汚染する。
【００２７】
これらの点について、解決が課題となっている。
【００２８】
以上の課題に鑑みて、ウェーハの裏面研削時に発生するスクライブラインからの切削水の浸入によるチップの汚染を確実に防止し、且つ、ＤＢＧ工法を用いた場合においても、チップ表面の汚れが発生せず、高歩留まりで安価な薄型の半導体装置及びその製造方法について以下に説明する。
【課題を解決するための手段】
【００２９】
前記の目的を達成するために、本開示に係る半導体装置は、基板上のチップ領域に形成された電極パッドと、チップ領域内で且つ電極パッドよりも外側の領域上に、チップ領域の内側を取り囲むように連続して形成された突起部とを備え、突起部は、電極パッドよりも高く形成されている。
【００３０】
また、チップ領域は、基板に形成された素子と、基板上に形成された層間絶縁膜と、層間絶縁膜中に形成され且つ素子に接続された配線構造とを含み、電極パッドは、配線構造を介して素子に接続されていてもよい。
【００３１】
また、層間絶縁膜中に、素子及び配線構造を取り囲むように連続して形成されたシールリングを備え、突起部は、少なくともシールリングの上方に形成されていることが好ましい。
【００３２】
一般に、半導体装置はウェーハの各チップ領域に形成された後、裏面研削及びスクライブ領域に沿ったダイシングにより個片化される。ここで、裏面研削の際、貼り付けローラーを使用してウェーハ表面に保護テープを密着させる。しかし、貼り付けローラーはウェーハの全面を押えるので、チップ領域とスクライブ領域との間に段差があると、完全には密着しない場合がある。
【００３３】
これに対し、本開示の半導体装置は、基板上のチップ領域に形成された電極パッドよりも外側の領域上に、チップ領域の内側を取り囲むように連続して形成された突起部を有し、該突起部は、電極パッドよりも高くなっている。このことから、裏面研削の際に保護テープを貼り付けると、貼り付けローラーは電極パッドよりも外側に位置する突起部を押圧することになり、突起部と保護テープとが密着した状態となる。このため、保護テープとスクライブ領域との間に隙間が存在し、ここに切削水が浸入したとしても、突起部よりも内側（各チップ領域の内側）に切削水が浸入するのを防ぐことができる。この結果、切削水によるチップ表面の汚染を防ぐことができる。
【００３４】
また、水分、可動イオン等の侵入及び機械的衝撃に対するチップ領域の保護のためにシールリングを備えている場合に、突起部がシールリングの上方に形成されていると、チップサイズを拡大することなくシールリング上方を利用して突起部を形成できる。これは、製造コスト削減のために有利である。
【００３５】
また、シールリング上にキャップ層が設けられ、突起部は、キャップ層を介して少なくともシールリングの上方に形成されていることが好ましい。
【００３６】
このようにすると、電極パッドに対して突起部の高さが相対的に高くなる。このため、裏面研削時に貼り付けローラーを使用して保護テープを貼り付ける際、保護テープと突起部とがより強く密着でき、切削水によるチップ領域汚染を抑制する効果が高くなる。
【００３７】
また、突起部よりも内側で且つ層間絶縁膜上に、有機膜からなる保護膜を更に備えていてもよい。また、突起部は、保護膜と同等又はそれ以上の高さを有することが好ましい。
【００３８】
このようにすると、チップ領域の保護のために保護膜を備える場合にも、スクライブ領域とチップ領域との境界付近においてチップ領域内を取り囲む突起部が最も高くなっているため、保護テープと突起部とがより確実に密着する。このため、より確実に製造工程におけるチップ領域の汚染を防ぐことができる。
【００３９】
また、少なくとも突起部の上面が粗面部であることが好ましい。
【００４０】
このようにすると、保護テープと突起部との密着度をより強固にすることができるので、切削水によるチップ領域の汚染をより確実に抑制することができる。
【００４１】
また、突起部は、有機膜からなっていても良い。また、有機膜は、基板上の全面に液状樹脂を塗布した後にパターン形成されてなるものであってもよい。
【００４２】
このようにすると、リソグラフィ技術を利用して突起部を形成することができるので、突起部形成工程のコストを抑制することができる。また、有機膜からなる保護膜を備える場合に、保護膜と突起部とを同時に形成することができるので、より製造コストを抑制できる。
【００４３】
また、突起部は、シールリングと接続された金属からなる突起部であってもよい。
【００４４】
このようにすると、シールリング及び突起部により、チップ領域とスクライブ領域との間において、層間絶縁膜、保護膜等が分断された構造になる。このため、ダイシング端面から水分及び不純物がチップ領域内に浸入するのを防ぐことができる。
【００４５】
また、突起部は、シールリングと接続された金属からなる突起部であり、電極パッド上に、突起電極が形成されていることが好ましい。
【００４６】
このようにすると、電極パッド上に突起電極を形成するのと同時に突起部を形成することができ、工程数を増やすことなく半導体装置を製造することができる。
【００４７】
また、金属からなる突起部は、突起電極よりも高く形成されていることが好ましい。
【００４８】
このようにすると、金属からなる突起部と保護テープとがより確実に密着し、より確実に製造工程におけるチップ領域の汚染を防ぐことができる。
【００４９】
また、金属からなる突起部は、Ｎｉ、Ａｕ、Ｃｕ、Ｓｎ及びＡｌのいずれかを主成分とすることが好ましい。
【００５０】
このようにすると、従来の半導体装置の製造方法、製造装置等により金属からなる突起部を形成することができる。
【００５１】
次に、前記の目的を達成するため、本開示に係る半導体装置の製造方法は、複数のチップ領域毎に形成した半導体装置をスクライブ領域に沿って分割する半導体装置の製造方法であって、複数のチップ領域のそれぞれにおいて、基板に素子を形成する工程（ａ）と、基板上に層間絶縁膜を形成すると共に、層間絶縁膜中に、素子と電気的に接続された配線層及びビアを含む配線構造を形成する工程（ｂ）と、層間絶縁膜上に、配線構造の少なくとも一部の上方に開口部を有するパッシベーション膜を形成する工程（ｃ）と、開口部に、配線構造と接続された電極パッドを形成する工程（ｄ）と、チップ領域内で且つ電極パッドよりも外側の領域上方に、配線構造及び素子を連続して取り囲み、電極パッドよりも高い突起部を形成する工程（ｅ）とを備える。
【００５２】
このような半導体装置の製造方法によると、チップ領域内で且つ電極パッドよりも外側の領域上方に、電極パッドよりも高い突起部を設けることができる。このため、基板の裏面研削時においてスクライブ領域からチップ領域内へ研削水が浸入するのを抑制することができ、研削水によるチップ領域の汚染を抑制することができる。
【００５３】
また、工程（ａ）において、素子を取り囲む導電層を更に形成し、工程（ｂ）において、層間絶縁膜中に、導電層に電気的に接続されたシール配線及びシールビアを含み且つ配線構造及び素子を連続して取り囲むシールリングを更に形成し、工程（ｅ）において、突起部は、少なくともシールリング上方に形成することが好ましい。
【００５４】
また、工程（ｃ）においてパッシベーション膜シールリング上方に他の開口部を更に形成し、工程（ｄ）において、他の開口部にシールリングと接続されたキャップ層を更に形成し、工程（ｅ）において、突起部を少なくともキャップ層上方に形成してもよい。
【００５５】
このようにすると、水分及び可動イオンの侵入、機械的衝撃等に対して防御するために設けられているシールリング上方に突起部を設けることができるので、チップサイズの拡大を招くことなく研削水によるチップ領域の汚染を抑制することができる。
【００５６】
また、工程（ｄ）の後に、パッシベーション膜上に、少なくとも電極パッドを露出させるように開口された有機膜からなる保護膜を更に形成してもよい。
【００５７】
尚、突起部は、保護膜と同等又はそれ以上の高さであることが好ましい。
【００５８】
このようにすると、突起部は他の箇所（保護膜等）よりも高くなるので、突起部と保護テープとの密着性が高まり、切削水の侵入を抑制する効果が高くなる。
【００５９】
また、工程（ｅ）の後に、少なくとも前記突起部の上面を粗面とする工程を更に備えることが好ましい。
【００６０】
このようにすると、保護テープと突起部との密着度をより強固にすることができるので、切削水によるチップ領域の汚染をより確実に抑制することができる。
【００６１】
また、工程（ｅ）において、有機膜からなる突起部を形成してもよい。
【００６２】
また、工程（ｅ）において、有機膜からなり、少なくとも電極パッドを露出させるように開口された保護膜を形成し、突起部は、少なくともキャップ層上に形成することが好ましい。
【００６３】
このようにすると、チップ領域上に有機膜からなる保護膜を形成するのと同時に、シールリング上方に有機膜からなる突起部を形成することができる。つまり、製造工程を増加することなく、突起部を有する半導体装置を製造することができる。また、キャップ層上に突起部を設けることにより、突起部は、他の箇所の有機膜（保護膜）よりも高くなる。これにより、裏面研削時にウェーハ表面に保護テープを貼り付ける際、突起部が他の箇所よりも高くなっているので、保護テープと突起部とをより強く密着させることができ、切削水によるチップ領域汚染を抑制する効果が高くなる。
【００６４】
また、工程（ｅ）において、金属からなる突起部を形成することも好ましい。
【００６５】
このようにすると、シールリングと接続され且つ金属からなる突起部を有する半導体装置が得られる。また、シールリング上方において、パッシベーション膜、層間絶縁膜等が部分的に分断された構造になる。このため、ダイシング端面から水分及び不純物がチップ領域内に浸入するのを防ぐことができる。
【００６６】
また、工程（ｃ）において、パッシベーション膜のシールリング上方に他の開口部を形成し、工程（ｄ）において、他の開口部にシールリングと接続されたキャップ層を更に形成し、工程（ｄ）と工程（ｅ）との間に、パッシベーション膜上に有機膜を形成する工程を更に備え、有機膜は、少なくとも電極パッドを露出させるように電極パッドよりも大きく開口されていると共に、キャップ層上においてキャップ層よりも小さく開口され、工程（ｅ）において、金属からなる突起部をキャップ層上に形成すると共に、電極パッド上に突起電極を形成することが好ましい。
【００６７】
このようにすると、突起電極を設ける工程において同時に突起部を形成することができ、工程数の増加を避けることができる。また、他の開口及びキャップ層により、シールリング上方においてパッシベーション膜、層間絶縁膜等が部分的に分断された構造になり、ダイシング端面からの水分等の浸入を防ぐことができる。
【００６８】
また、キャップ層上にもキャップ層よりも小さい開口を有する有機膜を形成し、該開口に突起部を形成することにより、突起部の高さをより高くすることができる。これにより、切削水の浸入を抑制する効果が向上する。また、この有機膜は、チップ領域上に保護膜として有機膜を形成する工程において同時に形成することにより、工程数の増加を避けることができる。
【００６９】
また、以上のいずれかの半導体装置の製造方法において、工程（ｅ）の後に、基板の主面側に保護シートを貼り付け、基板の他の面から基板を研削して所定の厚さとする工程（ｆ）と、工程（ｆ）の後に、スクライブ領域に沿ってダイシングすることにより個々のチップ領域に分割する工程（ｇ）とを含んでいても良い。
【００７０】
また、工程（ｅ）の後に、スクライブ領域に沿って、基板に対し、主面側から所定の深さの溝を形成する工程（ｈ）と、工程（ｈ）の後に、基板の主面側に保護シートを貼り付け、基板の他の面から溝に達するまで研削することにより個々のチップ領域に分割する工程（ｉ）とを含んでいても良い。
【００７１】
このようにすると、裏面研削の後にダイシングを行なう方法の場合も、先に溝入れを行なう先ダイシング法の場合も、裏面研削の際にチップ領域上に研削水が浸入するのを抑制し、チップ領域の汚染を抑制することができる。ここで、主面とは、基板における素子が形成されている側の面である。また、突起部が形成されている側の面と言っても良い。
【発明の効果】
【００７２】
以上に説明した技術によると、各チップ領域の周縁部において取り囲むように突起部が設けられていることにより、保護テープを貼り付けて裏面研削を行なう際に、突起部と保護テープとが密着する。このため、研削時にウェーハ外周部のスクライブ領域に研削水が侵入したとしても、その研削水がチップ領域内に浸入するのを防ぐことができる。これにより、チップ領域の汚染を防ぐことができる。この効果は、裏面研削の後にダイシングを行なう場合に加え、個々のチップ領域に突起部を設けていることから、先ダイシング法の場合も得られる。
【図面の簡単な説明】
【００７３】
【図１】図１は、第１の実施形態の例示的半導体装置が設けられているウェーハの一部を示す平面図である。
【図２】図２は、図１のII-II'線による断面構造を示す断面図である。
【図３】図３（ａ）〜（ｅ）は、第１の実施形態における例示的半導体装置の製造方法を説明する断面図である。
【図４】図４（ａ）〜（ｄ）は、図３（ｅ）に続いて、第１の実施形態における例示的半導体装置の製造方法を説明する断面図である。
【図５】図５（ａ）〜（ｄ）は、図４（ｄ）に続いて、第１の実施形態における例示的半導体装置の製造方法を説明する断面図である。
【図６】図６（ａ）〜（ｃ）は、図５（ｄ）に続いて、第１の実施形態における例示的半導体装置の製造方法を説明する断面図である。
【図７】図７（ａ）及び（ｂ）は、図６（ｃ）に続いて、第１の実施形態における例示的半導体装置の製造方法を説明する断面図である。
【図８】図８（ａ）〜（ｃ）は、第１の実施形態の例示的半導体装置の製造方法において、裏面研削及びダイシングの工程を説明する断面図である。
【図９】図９は、第２の実施形態の例示的半導体装置が設けられているウェーハの一部を示す平面図である。
【図１０】図１０は、図９のX-X'線による断面構造を示す断面図である。
【図１１】図１１（ａ）及び（ｂ）は、第２の実施形態における例示的半導体装置の製造方法説明する断面図である。
【図１２】図１２は、第３の実施形態の例示的半導体装置が設けられているウェーハの一部を示す平面図である。
【図１３】図１３は、図１２のXIII-XIII'線による断面構造を示す断面図である。
【図１４】図１４（ａ）〜（ｄ）は、第３の実施形態における例示的半導体装置の製造方法を説明する断面図である。
【図１５】図１５は、第４の実施形態の例示的半導体装置が設けられているウェーハの一部を示す平面図である。
【図１６】図１６は、図１５のXVI-XVI'線による断面構造を示す断面図である。
【図１７】図１７（ａ）及び（ｂ）は、第４の実施形態における例示的半導体装置の製造方法を説明する断面図である。
【図１８】図１８（ａ）〜（ｃ）は、第４の実施形態の例示的半導体装置の製造方法において、裏面研削及びダイシングの工程を説明する断面図である。
【図１９】図１９は、第５の実施形態の例示的半導体装置が設けられているウェーハの一部を示す平面図である。
【図２０】図２０は、図１９のXX-XX'線による断面構造を示す断面図である。
【図２１】図２１（ａ）〜（ｄ）は、第５の実施形態における例示的半導体装置の製造方法を説明する断面図である。
【図２２】図２２は、第６の実施形態の例示的半導体装置が設けられているウェーハの一部を示す平面図である。
【図２３】図２３は、図２２のXXIII-XXIII'線による断面構造を示す断面図である。
【図２４】図２４（ａ）及び（ｂ）は、第６の実施形態における例示的半導体装置の製造方法を説明する断面図である。
【図２５】図２５は、背景技術としての半導体装置が設けられているウェーハの一部を示す平面図である。
【図２６】図２６は、図２５のXXVI-XXVI'線による断面構造を示す断面図である。
【図２７】図２７は、半導体装置が設けられているウェーハの外周部分の部分平面図である。
【発明を実施するための形態】
【００７４】
以下、本開示の各実施形態について、図面を参照しながら説明する。尚、各構成要素の材料、形状、形成方法等はいずれも例示するものであり、以下の内容には限定されない。また、異なる実施形態においても、共通の構成については図面中に同じ符号を用いることによって詳しい説明を省略することがある。
【００７５】
（第１の実施形態）
第１の実施形態について以下に説明する。図１は、本実施形態の例示的半導体装置について示す平面図であり、図２は、図１におけるII-II'線による断面構造を示す図である。ここでは、ウェーハに、複数のチップ領域１２と、各チップ領域１２をダイシングにより分離するためのスクライブ領域１３とが形成された様子を示している。
【００７６】
半導体装置は、基板１１を用いて形成されている。基板１１上には、複数の層間絶縁膜１５、１６、１７、１８、１９及び２０が下から順に積層された構造の積層絶縁膜７０が形成されている。
【００７７】
チップ領域１２において、基板１１上部に素子を構成する活性層３０（素子については図示省略）が形成されると共に、積層絶縁膜７０中に、活性層３０と接続された配線構造７１が形成されている。配線構造７１は、層間絶縁膜１５中に形成され且つ活性層３０に接続するビア３１と、層間絶縁膜１６中に形成され且つビア３１に接続する配線３２と、層間絶縁膜１７中に形成され且つ配線３２に接続するビア３３と、層間絶縁膜１８中に形成され且つビア３３に接続する配線３４と、層間絶縁膜１９中に形成され且つ配線３４に接続するビア３５と、層間絶縁膜２０中に形成され且つビア３５に接続する配線３６とを含む。
【００７８】
また、チップ領域１２の周縁部において、基板１１上部に導電層４０が形成されると共に、積層絶縁膜７０を貫通するシールリング１４が形成されている。導電層４０及びシールリング１４は、活性層３０、配線構造７１等を連続的に取り囲むように、形成されている。シールリング１４は、配線形成用マスクを利用して形成されるシール配線と、ビア形成用マスクを利用して形成されるシールビアとを交互に積み重ねた構造を有する。具体的には、層間絶縁膜１５中に形成され且つ導電層４０に接続されたシールビア４１と、層間絶縁膜１６中に形成され且つシールビア４１に接続されたシール配線４２と、層間絶縁膜１７中に形成され且つシール配線４２に接続されたシールビア４３と、層間絶縁膜１８中に形成され且つシールビア４３に接続されたシール配線４４と、層間絶縁膜１９中に形成され且つシール配線４４に接続されたシールビア４５と、層間絶縁膜２０中に形成され且つシールビア４５に接続されたシール配線４６とを含む。
【００７９】
更に、配線構造７１及びシールリング１４が設けられた積層絶縁膜７０上を覆うように、パッシベーション膜２１が設けられている。パッシベーション膜２１は、配線構造７１（配線３６）上に開口部を有する。該開口部には、配線３６と接続するパッド電極３７が形成されている。
【００８０】
また、パッシベーション膜２１上には、パッド電極３７の部分を除いて、パッシベーション膜２２が形成されている。さらに、パッシベーション膜２２上に、チップ領域１２の保護のために、パッド電極３７、シールリング１４等の上に開口部を有するように保護膜２３が形成されている。
【００８１】
また、チップ領域１２における、シールリング１４上方を含むパッド電極３７よりも外側の領域に、チップ領域１２の内側を連続的に取り囲むように、有機膜からなる突起部５１が形成されている。突起部５１は、パッド電極３７よりも高くなっている。
【００８２】
図１及び図２のような構造を有することにより、裏面研削の際に、チップ領域１２の表面の切削水による汚染を避けることができる。つまり、ウェーハの表面に保護テープを貼り付けることにより、チップ領域１２の周縁部を一周する突起部５１と、保護テープとを密着させることができる。このため、保護テープとスクライブ領域１３との間に隙間が存在し、その隙間から裏面研削の切削水が浸入したとしても、チップ領域１２内にまで浸入することは抑制される。よって、チップ領域１２の汚染は抑制されている。
【００８３】
次に、図１及び図２に示した構造を形成するための製造方法と、ダイシングにより個々のチップ領域１２をそれぞれ半導体装置として個片化する方法について説明する。図３（ａ）〜（ｅ）、図４（ａ）〜（ｄ）、図５（ａ）〜（ｄ）、図６（ａ）〜（ｃ）及び図７（ａ）〜（ｂ）は、図１におけるII-II'線による断面の構造を形成する工程を順に示す図である。更に、図８（ａ）〜（ｃ）は、裏面研削とダイシングについて説明する図である。
【００８４】
まず、図３（ａ）に示すように、ウェーハ（基板１１）のチップ領域１２に、トランジスタ等の素子を構成する活性層３０を形成すると共に、活性層３０よりも周縁部側に、活性層３０と同様に構成された導電層４０を形成する。
【００８５】
次に、図３（ｂ）に示すように、基板１１上に層間絶縁膜１５を堆積する。更に、該層間絶縁膜１５に対し、ビア３１を形成するためのビアホール１５ａを活性層３０上に形成すると共に、シールビア４１を形成するための溝状凹部１５ｂを導電層４０上に形成する。このためには、リソグラフィ法及びドライエッチング法を用いればよい。
【００８６】
ここで、シールビアは、シールリングを構成する部材であって、溝状凹部に導電材料を埋め込むことによって形成される。つまり、シールビアは、ビアと同程度の幅を有するライン状構造を有している。また、シールリングがチップ領域の素子等を連続して取り囲む構造であることから、シールビアも、連続した環状となっている。
【００８７】
尚、ここでは、層間絶縁膜１５にビアホール１５ａを形成する際に、溝状凹部１５ｂを同時に形成する例を説明した。しかし、これには限らず、ビアホール１５ａと溝状凹部１５ｂとを別々に形成しても良い。
【００８８】
次に、図３（ｃ）に示す工程を行なう。まず、層間絶縁膜１５に設けられたビアホール１５ａ及び溝状凹部１５ｂに対し、例えば、ＣＶＤ（Chemical Vapor Deposition ）法を用いてＷからなる導電膜を埋め込む。次に、例えばＣＭＰ（Chemical Mechanical Polishing）法を用い、ビアホール１５ａ及び溝状凹部１５ｂからはみ出した余分な導電膜を除去する。これにより、活性層３０に接続するビア３１と、導電層４０に接続するシールビア４１とを形成する。
【００８９】
次に、図３（ｄ）に示す工程を行なう。まず、層間絶縁膜１５上に層間絶縁膜１６を堆積する。更に、該層間絶縁膜１６に対し、配線３２を形成するための配線溝１６ａをビア３１上に形成すると共に、シール配線４２を形成するためのシール配線溝１６ｂをシールビア４１上に形成する。このためには、リソグラフィ法及びドライエッチング法を用いればよい。
【００９０】
次に、図３（ｅ）に示す工程を行なう。まず、層間絶縁膜１６に設けられた配線溝１６ａ及びシール配線溝１６ｂに対し、例えば、電気めっき法によってＣｕからなる導電膜を埋め込む。次に、例えばＣＭＰ法を用い、配線溝１６ａ及びシール配線溝１６ｂからはみ出した余分な導電膜を除去する。これにより、ビア３１に接続する配線３２と、シールビア４１に接続するシール配線４２とを形成する。
【００９１】
次に、図４（ａ）に示す工程を行なう。まず、層間絶縁膜１６上に層間絶縁膜１７を形成する。続いて、該層間絶縁膜１７に対し、ビア３３を形成するためのビアホール１７ａを配線３２上に形成すると共に、シールビア４３を形成するための溝状凹部１７ｂをシール配線４２上に形成する。いずれも、図３（ｂ）の工程と同様の方法及び材料を用いることができる。
【００９２】
次に、図４（ｂ）に示す工程を行なう。つまり、ビアホール１７ａを埋め込んで配線３２に接続するビア３３と、溝状凹部１７ｂを埋め込んでシール配線４２に接続するシールビア４３とを形成する。いずれも、図３（ｃ）の工程と同様の方法及び材料を用いることができる。
【００９３】
次に、図４（ｃ）に示す工程を行なう。まず、層間絶縁膜１７上に層間絶縁膜１８を形成する。続いて、層間絶縁膜１８に対し、配線３４を形成するための配線溝１８ａをビア３３上に形成すると共に、シール配線４４を形成するためのシール配線溝１８ｂをシールビア４３上に形成する。いずれも、図３（ｄ）の工程と同様の方法及び材料を用いることができる。
【００９４】
次に、図４（ｄ）に示す工程を行なう。つまり、配線溝１８ａを埋め込んでビア３３に接続する配線３４と、シール配線溝１８ｂを埋め込んでシールビア４３に接続するシール配線４４と形成する。いずれも、図３（ｅ）の工程と同様の方法及び材料を用いることができる。
【００９５】
次に、図５（ａ）〜（ｄ）の工程を行なう。これらは、層間絶縁膜１８上に積層された層間絶縁膜１９とこれに埋め込まれたビア３５及びシールビア４５を形成し、更に、層間絶縁膜１９上に積層された層間絶縁膜２０とこれに埋め込まれた配線３６及びシール配線４６を形成する工程である。
【００９６】
それぞれ、図４（ａ）〜（ｄ）の工程と同様に、ビアホール１９ａ及び溝状凹部１９ｂを有する層間絶縁膜１９と、配線溝２０ａ及びシール配線溝２０ｂを有する層間絶縁膜２０とを形成し、導電膜を埋め込むことにより形成すればよい。
【００９７】
これにより、配線３２、３４及び３６とビア３１、３３及び３５とからなる配線構造７１が形成されると共に、シール配線４２、４４及び４６とシールビア４１、４３及び４５とからなるシールリング１４が形成される。
【００９８】
続いて、図６（ａ）に示す工程を行なう。まず、最上層の配線層である配線３６及び層間絶縁膜２０上に、配線３６の保護膜となるパッシベーション膜２１を堆積する。その後、リソグラフィ法及びドライエッチング法を用いて、配線３６上のパッシベーション膜２１を部分的に開口し、開口部２１ａを形成する。
【００９９】
次に、図６（ｂ）に示すように、配線３６に接続するように、パッシベーション膜２１の開口部２１ａにパッド電極３７を形成する。このためには、まず、開口部２１ａ上を含むパッシベーション膜２１上の全面に亘って、例えば、スパッタ法によりＡｌ膜を堆積する。続いて、リソグラフィ法及びドライエッチング法を用い、該Ａｌ膜を配線３６上にパターニングしてパッド電極３７とする。
【０１００】
次に、図６（ｃ）に示す工程を行なう。まず、チップ領域１２においてパッド電極３７上を含むパッシベーション膜２１上に、他のパッシベーション膜２２を堆積する。続いて、リソグラフィ法及びドライエッチング法を用いて、パッド電極３７上を開口する。これにより、配線構造７１上にパッド電極３７によりボンディングパッドが形成される。
【０１０１】
次に、図７（ａ）に示すように、チップ領域１２上に、保護膜２３を形成する。これには、まず、パッド電極３７上及びシールリング１４上方を含む基板１１上の全面に亘って、例えば、ポリイミドからなる液状樹脂をスピンコート法により塗布する。その後、リソグラフィ法によって露光及び現像し、チップ領域１２のパッド電極３７及びその近傍と、シールリング１４上方の部分とを除去し、保護膜２３とする（図１を参照）。
【０１０２】
次に、図７（ｂ）に示すように、チップ領域１２におけるシールリング１４上方を含む、パッド電極３７よりも外側の領域に、ディスペンス法によって、エポキシからなる液状樹脂を連続的に塗布する。これを熱硬化することにより、チップ領域１２の周縁部上に、その内側の領域を連続して取り囲む突起部５１を形成する。
【０１０３】
続いて、裏面研削及びダイシングを行なう。このためには、まず、図８（ａ）に示すように、基板１１の主面側（活性層３０、突起部５１等の形成されている側）の全面に亘って、保護テープ６１を貼り付ける。これは、裏面研削の際に表面を保護するためのものであり、ローラーを用いて押し付けることによりウェーハ表面に保護テープ６１を密着させる。このとき、突起部５１が存在することによりチップの周縁部にある突起部５１と保護テープ６１とが密着する。従って、保護膜２３、突起部５１等による段差が原因となって保護テープ６１とウェーハ表面との間に部分的に隙間が生じた場合にも、スクライブ領域１３とチップ領域１２とは、保護テープ６１及び突起部５１の密着部分によって完全に分離されている。
【０１０４】
次に、図８（ｂ）に示すように、基板１１が所定の厚さになるように、基板１１を裏面側から研削する。この際、ウェーハの外周部のスクライブ領域１３から切削水が侵入することがある。しかし、図８（ａ）のように突起部５１によってスクライブ領域１３とチップ領域１２とは分離されているので、切削水による汚染がチップ領域１２に及ぶことは無い。その後、保護テープ６１を剥がす。
【０１０５】
次に、図８（ｃ）に示すように、スクライブ領域１３に沿ってダイシングを実施し、チップ領域１２を個々のチップに分離すると、半導体装置が得られる。
【０１０６】
以上に説明したように、本実施形態の半導体装置の製造方法によると、各チップ領域１２の周縁部にその内側の部分を連続して取り囲むように設けられた突起部５１と、保護テープ６１とが密着した状態において裏面研削を行なう。このため、保護テープ６１とスクライブ領域１３との間に隙間が存在し、その隙間に裏面研削時の切削水が浸入したとしても、チップ領域１２内にまで浸入することはない。よって、保護膜２３が形成されていることによってチップ領域１２とスクライブ領域１３との段差が存在するが、これに起因してチップ領域１２が汚染されることはない。
【０１０７】
更に、スクライブ領域１３に、ポリイミド等の有機膜を設けることは避けている。仮にこのような有機膜が存在すると、ダイシングの際にチッピング等の不具合が生じる原因となる。よって、これを設けないようにすることにより、チッピング等を抑制することができる。
【０１０８】
尚、以上の工程ではエポキシ樹脂を用いたディスペンス法によって突起部５１を形成したが、これには限らず、他の樹脂及び他の方法を用いても良い。
【０１０９】
また、配線、ビア、シール配線、シールビアの形成のために、平坦化を行なう方法（いわゆるダマシン法）を用いたが、これには限らず、平坦化を伴わない積層方法を用いても良い。
【０１１０】
（第２の実施形態）
次に、第２の実施形態について説明する。図９は、本実施形態の例示的半導体装置について示す平面図であり、図１０は、図９におけるX-X'線による断面構造を示す図である。第１の実施形態の場合と同様に、ウェーハに、複数のチップ領域１２と、各チップ領域１２をダイシングにより分離するためのスクライブ領域１３とが形成された様子を示している。
【０１１１】
以下には、図９及び図１０に示す半導体装置の構造について、図１及び図２に示す第１の実施形態における構造との相違点を主に説明する。尚、同じ構成要素については、同じ符号を付している。
【０１１２】
本実施形態の場合、図９及び図１０に示す通り、パッド電極３７の部分を除いてパッシベーション膜２２が形成されている。また、パッシベーション膜２２上に、チップ領域１２を保護するために、パッド電極３７等の上に開口部を有するように保護膜２３が形成されている。
【０１１３】
また、チップ領域１２におけるシールリング１４の上方に、チップ領域１２の内側を連続的に取り囲むように、保護膜２３と同一の材料からなる突起部５２が形成されている。
【０１１４】
更に、突起部５２及び保護膜２３の表面には、表面粗度を増す処理が施されている。
【０１１５】
このような突起部５２が形成されている場合にも、第１の実施形態の場合と同様に、裏面研削時に切削水によってチップ領域１２が汚染されるのを防ぐことができる。更に、突起部５２及び保護膜２３の表面が粗く処理されているので、裏面研削時に貼り付ける保護テープとの密着性が更に良好になる。このことから、チップ領域１２への研削水の侵入をより確実に防ぐことができる。
【０１１６】
次に、このような構造を形成するための製造方法について説明する。図１１（ａ）及び（ｂ）は、図９におけるX-X'線による断面の構造を形成する工程を示す図である。
【０１１７】
まず、第１の実施形態において説明した図３（ａ）〜図６（ｃ）までの工程に従って、図６（ｃ）の構造を形成する。つまり、基板１１を用い、活性層３０及び導電層４０と、配線層１５〜２０からなる積層絶縁膜７０と、これに埋め込まれた配線構造７１及びシールリング１４と、パッド電極３７と、パッシベーション膜２２とを形成する。
【０１１８】
次に、図１１（ａ）の工程を行なう。まず、パッド電極３７上を含む基板１１上の全面に亘って、例えば、ポリイミドからなる液状樹脂をスピンコート法により塗布する。その後、リソグラフィ法によって露光及び現像を行ない、チップ領域１２におけるパッド電極３７の近傍に開口部を有する保護膜２３を形成すると共に、シールリング１４上に突起部５２を形成する。つまり、リソグラフィ法によるパターニングによって、同一の材料を用いて保護膜２３と突起部５２とを同時に形成する。
【０１１９】
次に、図１１（ｂ）に示すように、例えば酸素プラズマによるアッシングを実施して、保護膜２３の表面及び突起部５２の表面を粗化する。
【０１２０】
この後は、第１の実施形態において図８（ａ）〜（ｃ）に説明したのと同様に、保護テープを貼り受けて裏面研削した後、ダイシングを実施して個々のチップに分離する。
【０１２１】
以上に説明した通り、本実施形態においても、各チップ領域１２の周縁部にその内側の部分を連続して取り囲むように突起部５２を設けている。これにより、裏面研削時のチップ領域１２の汚染を防ぐことができる。
【０１２２】
更に、本実施形態の突起部５２は、保護膜２３と同時に形成することにより、工程数を増加させることなく形成可能である。また、保護膜２３の表面及び突起部５２の表面を粗化することにより、裏面研削の際に、突起部５２と保護テープとをより確実に密着させることができ、汚染防止の効果が高くなっている。
【０１２３】
粗化の方法の一例としては、酸素プラズマによるアッシング処理が挙げられる。その際の条件としては、例えば、１０００Ｗで４５秒間の処理とする。
【０１２４】
（第３の実施形態）
次に、第２の実施形態について説明する。図１２は、本実施形態の例示的半導体装置について示す平面図であり、図１３は、図１２におけるXIII-XIII'線による断面構造を示す図である。第１の実施形態の場合と同様に、ウェーハに、複数のチップ領域１２と、各チップ領域１２をダイシングにより分離するためのスクライブ領域１３とが形成された様子を示している。
【０１２５】
以下には、図１２及び図１３に示す半導体装置の構造について、図１及び図２に示す第１の実施形態における構造との相違点を主に説明する。尚、同じ構成要素については、同じ符号を付している。
【０１２６】
本実施形態の場合、図１３に示す通り、パッシベーション膜２１は、配線構造７１上方に加えてシールリング１４上方にも開口部を有している。該開口部には、シールリング１４の最上層であるシール配線４６と接続するキャップ層４７が形成されている。更に、パッシベーション膜２１上に形成されたもう一つのパッシベーション膜２２についても、キャップ層４７上に開口部を有している。
【０１２７】
また、チップ領域１２における、キャップ層４７上を含むパッド電極３７よりも外側の領域に、保護膜２３と同一の材料からなる突起部５３が設けられ、突起部５３はキャップ層４７の分だけ保護膜２３よりも高くなっている。このような突起部５３も、第１の実施形態の場合と同様に、裏面研削時に切削水によってチップ領域１２が汚染されるのを防ぐことができる。
【０１２８】
次に、このような構造を形成するための製造方法について説明する。図１４（ａ）〜（ｄ）は、図１２におけるXIII-XIII'線による断面の構造を形成する工程を示す図である。
【０１２９】
まず、第１の実施形態において説明した図３（ａ）〜図５（ｄ）までの工程に従って、図５（ｄ）の構造を形成する。つまり、基板１１を用い、活性層３０及び導電層４０と、配線層１５〜２０からなる積層絶縁膜７０と、これに埋め込まれた配線構造７１及びシールリング１４とを形成する。
【０１３０】
次に、図１４（ａ）の工程を行なう。まず、最上層の配線層である配線３６上及びシール配線４６上を含む層間絶縁膜２０上に、配線３６の保護膜となるパッシベーション膜２１を堆積する。その後、リソグラフィ法及びドライエッチング法を用いて、パッシベーション膜２１に対し、配線３６上及びシール配線４６上をそれぞれ部分的に開口して、開口部２１ａ及び開口部２１ｂを形成する。
【０１３１】
次に、図１４（ｂ）に示すように、パッシベーション膜２１の開口部２１ａに配線３６と接続するパッド電極３７を形成すると共に、開口部２１ｂにシール配線４６と接続するキャップ層４７を形成する。このためには、まず、開口部２１ａ上及び開口部２１ｂ上を含むパッシベーション膜２１上の全面に亘って、例えば、スパッタ法によりＡｌ膜を堆積する。続いて、リソグラフィ法及びドライエッチング法を用い、該Ａｌ膜を配線３６上及びシール配線４６上にパターニングし、それぞれパッド電極３７及びキャップ層４７とする。
【０１３２】
次に、図１４（ｃ）に示す工程を行なう。まず、チップ領域１２のパッド電極３７上及びキャップ層４７上を含むパッシベーション膜２１上に、他のパッシベーション膜２２を堆積する。続いて、リソグラフィ法及びドライエッチング法を用い、パッシベーション膜２２に対し、パッド電極３７上及びキャップ層４７上にそれぞれ開口部を形成する。これにより、配線構造７１上にパッド電極３７によりボンディングパッドが形成される。
【０１３３】
次に、図１４（ｄ）の工程を行なう。まず、パッド電極３７上及びキャップ層４７上を含む基板１１上の全面に亘って、例えば、ポリイミドからなる液状樹脂をスピンコート法により塗布する。その後、リソグラフィ法によって露光及び現像を行ない、チップ領域１２におけるパッド電極３７の近傍に開口部を有する保護膜２３を形成すると共に、キャップ層４７上に突起部５３を形成する。つまり、リソグラフィ法によるパターニングによって、同一の材料を用いて保護膜２３と突起部５３とを同時に形成する。
【０１３４】
ここで、突起部５３はキャップ層４７上に形成されるため、他の部分に形成される保護膜２３に比べて高くなる。
【０１３５】
この後は、第１の実施形態において図８（ａ）〜（ｃ）に説明したのと同様に、保護テープを貼り付けて裏面研削した後、ダイシングを実施して個々のチップに分離する。
【０１３６】
以上に説明した通り、本実施形態においても、各チップ領域１２の周縁部にその内側の部分を連続して取り囲むように突起部５３を設けている。これにより、裏面研削時のチップ領域１２の汚染を防ぐことができる。
【０１３７】
更に、本実施形態の突起部５３は、保護膜２３と同時に形成することにより、工程数を増加させることなく形成可能である。また、キャップ層４７上に突起部５３を形成することにより、基板１１上において、突起部５３が最も高く形成された部分となる。これにより、保護テープとより確実に密着させることができ、汚染防止の効果が高くなっている。
【０１３８】
また、キャップ層４７を設けていることにより、パッシベーション膜２１及び２２がシールリング１４上方にてチップ領域１２側とスクライブ領域１３側とに分断されている。このため図８（ｃ）に示すダイシングの際に、衝撃等によってパッシベーション膜２１及び２２について剥がれが生じたとしても、シールリング１４上方において止めることができる。これは、半導体装置の製造の歩留り向上に効果がある。
【０１３９】
但し、切削水の浸入を防止する効果は、シールリング１４上に突起部５３が存在することだけでも発揮される。よって、パッシベーション膜２１及び２１に対する開口とキャップ層４７とを設けることなく、保護膜２３と同時に突起部５２を形成することだけを行なっても良い。
【０１４０】
また、配線、ビア、シール配線、シールビアの形成のために、平坦化を行なう方法（いわゆるダマシン法）を用いたが、これには限らず、平坦化を伴わない積層方法を用いても良い。
【０１４１】
（第４の実施形態）
次に、第４の実施形態について説明する。図１５は、本実施形態の例示的半導体装置について示す平面図であり、図１６は、図１５におけるXVI-XVI'線による断面構造を示す図である。第１〜第３の実施形態の場合と同様に、ウェーハに、複数のチップ領域１２と、各チップ領域１２をダイシングにより分離するためのスクライブ領域１３とが形成された様子を示している。
【０１４２】
以下には、図１５及び図１６に示す本実施形態の構造について、図１２及び図１３に示す第３の実施形態における構造との相違点を主に説明する。尚、同じ構成要素については、同じ符号を付している。
【０１４３】
本実施形態の場合、キャップ層４７上には、Ａｕからなる突起部５４が設けられている。この点において、第３の実施形態の場合（保護膜２３と同じ材料からなる突起部５３が設けられている）と相違している。シールリング１４上方においてパッシベーション膜２１及び２２が開口され、キャップ層４７が設けられている点は、第２の実施形態の場合と同じである。
【０１４４】
このように、金属（Ａｕ）からなる突起部５４によっても、裏面研削時に切削水によってチップ領域１２が汚染されるのを防ぐことができる。
【０１４５】
次に、このような構造を形成するための製造方法について説明する。図１７（ａ）及び（ｂ）は、図１５におけるXVI-XVI'線による断面構造を形成する工程を示す図である。また、図１８（ａ）〜（ｃ）は、裏面研削とダイシングについて説明する図である。
【０１４６】
まず、第１の実施形態において説明した図３（ａ）〜図５（ｄ）までの工程に従って、図５（ｄ）の構造を形成する。つまり、基板１１を用い、活性層３０及び導電層４０と、層間絶縁膜１５〜２０からなる積層絶縁膜７０と、これに埋め込まれた配線構造７１及びシールリング１４とを形成する。
【０１４７】
次に、第３の実施形態において説明した図１４（ａ）〜（ｃ）の工程に従って、図１４（ｃ）の構造を形成する。つまり、層間絶縁膜２０上にパッシベーション膜２１を設けると共に、その配線構造７１上の開口部にパッド電極３７、シールリング１４上の開口部にキャップ層４７を設ける。更に、パッシベーション膜２１上に他のパッシベーション膜２２を形成し、パッド電極３７上及びキャップ層４７上をそれぞれ開口する。
【０１４８】
次に、図１７（ａ）に示すように、チップ領域１２上に保護膜２３を形成する。これには、まず、パッド電極３７上及びシールリング１４上方を含む基板１１上の全面に亘って、例えば、ポリイミドかなる液状樹脂をスピンコート法により塗布する。その後、リソグラフィ法によって露光及び現像し、チップ領域１２のパッド電極３７の近傍及びシールリング１４上方の部分を除去し、保護膜２３とする（図１５を参照）。
【０１４９】
次に、図１７（ｂ）に示すように、電気めっき法を用いて、キャップ層４７上にＡｕからなる突起部５４を形成する。但し、Ａｕからなる突起部５４に代えて、Ｎｉ、Ｃｕ、Ｓｎ及びＡｌのいずれかを主成分とする突起部５４としても良い。また、電気めっき法による形成には限られず、キャップ層４７上に選択的に突起部５４を形成することが可能であれば、他の方法を用いても良い。
【０１５０】
以上のようにしてウェーハに形成された各チップ領域１２について、図１８（ａ）〜（ｃ）に示すようにして、個々の半導体装置として分割する。これは、ＤＢＧ（Dicing Before Grinding）工法（又は先ダイシング法）と呼ばれる方法である。
【０１５１】
まず、図１８（ａ）に示すように、スクライブ領域１３に沿って基板１１の主面側から途中まで切り込みを入れ、溝６２を形成する。
【０１５２】
次に、図１８（ｂ）に示すように、基板１１の主面側に保護テープ６１を貼り付ける。
【０１５３】
次に、図１８（ｃ）に示すように、基板１１に対して裏面側から溝６２に達するまで研削を行なう。これにより、各チップ領域１２は個々の半導体装置として個片化される。この後、保護テープ６１を剥がしてチップを得る。
【０１５４】
以上に説明した通り、本実施形態においての半導体装置及びその製造方法の場合にも、各チップ領域１２の周縁部にその内側の部分を連続して取り囲むように突起部５３を設けている。これにより、裏面研削時のチップ領域１２の汚染を防ぐことができる。尚、これは、裏面研削を行なった後にダイシングを行なう際にも適用できる。
【０１５５】
（第５の実施形態）
次に、第５の実施形態について説明する。図１９は、本実施形態の例示的半導体装置について示す平面図であり、図２０は、図１９におけるXX-XX'線による断面構造を示す図である。第１〜第４の実施形態の場合と同様に、ウェーハに、複数のチップ領域１２と、各チップ領域１２をダイシングにより分離するためのスクライブ領域１３とが形成された様子を示している。
【０１５６】
以下には、図１９及び図２０に示す半導体装置の構造について、図１及び図２に示す第１の実施形態における構造との相違点を主に説明する。尚、同じ構成要素については、同じ符号を付している。
【０１５７】
本実施形態の場合、配線構造７１及びシールリング１４の最上層である配線３６及びシール配線４６は、Ｃｕによって形成されている。配線構造７１及びシールリング１４の他の部分を構成する導電膜としては、Ｃｕであっても良いし、他の金属等であっても良い。
【０１５８】
また、第１の実施形態では２層のパッシベーション膜２１及び２２が積層されていたのに対し、本実施形態の場合、１層のパッシベーション膜２１のみが形成されている。パッシベーション膜２１は、配線構造７１の最上層である配線３６上に加えて、シールリング１４の最上層であるシール配線４６上にも開口部を備えている。
【０１５９】
また、シール配線４６上の開口部において、シール配線４６と接続するように、ニッケルからなる突起部５５が形成されている。
【０１６０】
また、チップ領域１２において、パッド電極３７とその周辺上及びシールリング１４上に開口を有する保護膜２３は、パッシベーション膜２１上に設けられている。
【０１６１】
このような構成の場合も、突起部５５が設けられていることにより、裏面研削時に切削水によってチップ領域１２が汚染されるのを防ぐことができる。
【０１６２】
次に、このような構造を形成するための製造方法について説明する。図２１（ａ）〜（ｄ）は、図１９におけるXX-XX'線による断面構造を形成する工程を示す図である。
【０１６３】
まず、第１の実施形態において説明した図３（ａ）〜図５（ｄ）までの工程に従って、図５（ｄ）の構造を形成する。つまり、基板１１を用い、活性層３０及び導電層４０と、層間絶縁膜１５〜２０からなる積層絶縁膜７０と、これに埋め込まれた配線構造７１及びシールリング１４を形成する。但し、最上層の配線３６及びシール配線４６を形成するための導電膜としては、Ｃｕを用いる。
【０１６４】
次に、図２１（ａ）に示すように、最上層の配線層である配線３６及び層間絶縁膜２０上に、配線３６の保護膜となるパッシベーション膜２１を堆積する。その後、リソグラフィ法及びドライエッチング法を用いて、パッシベーション膜２１に対し、いずれもＣｕからなる配線３６上及びシール配線４６上をそれぞれ部分的に開口し、順に、開口部２１ａ及び開口部２１ｂを形成する。
【０１６５】
次に、図２１（ｂ）に示すように、パッシベーション膜２１の開口部２１ａに配線３６と接続するパッド電極３７を形成する。このためには、まず、開口部２１ａ上及び開口部２１ｂ上を含むパッシベーション膜２１上の全面に亘って、例えば、スパッタ法によりＡｌ膜を堆積する。続いて、リソグラフィ法及びドライエッチング法を用い、該Ａｌ膜を配線３６上にパターニングし、パッド電極３７とする。この際、第１及び第２の実施形態とは異なり、キャップ層４７は形成しない（シール配線４６上にはＡｌ膜を残さない）。
【０１６６】
次に、図２１（ｃ）の工程を行なう。まず、パッド電極３７上を含む基板１１上の全面に亘って、例えば、ポリイミドからなる液状樹脂をスピンコート法により塗布する。その後、リソグラフィ法によって露光及び現像を行ない、チップ領域１２におけるパッド電極３７の近傍及びシールリング上方に開口部を有する保護膜２３を形成する。
【０１６７】
次に、図２１（ｄ）に示すように、Ｃｕからなるシール配線４６上のみに、無電解めっき法を用いて選択的に突起部５５を形成する。具体的には、まず、触媒付与処理を行なうことによりＣｕからなるシール配線４６上にＰｄを吸着させる。その後、活性化処理を行なった後、無電解Ｎｉめっき液に浸漬することによってＣｕ上に選択的に突起部５４を形成する。
【０１６８】
続いて、第１の実施形態と同様に、図８（ａ）〜（ｃ）に示すように裏面研削及びダイシングを行ない、個々のチップとして分離する。
【０１６９】
以上のような製造方法によると、マスクを使用すること無しに、シール配線４６上に選択的に突起部５５を形成することができる。このため、製造コストを削減することが出来る。
【０１７０】
（第６の実施形態）
次に、第６の実施形態について説明する。図２２は、本実施形態の例示的半導体装置について示す平面図であり、図２３は、図２２におけるXXII-XXII'線による断面構造を示す図である。第１の実施形態の場合と同様に、ウェーハに、複数のチップ領域１２と、各チップ領域１２をダイシングにより分離するためのスクライブ領域１３とが形成された様子を示している。
【０１７１】
以下には、図２２及び図２３に示す半導体装置の構造について、図１及び図２に示す第１の実施形態における構造との相違点を主に説明する。尚、同じ構成要素については、同じ符号を付している。
【０１７２】
第１の実施形態では２層のパッシベーション膜２１及び２２が積層されていたのに対し、本実施形態の場合、１層のパッシベーション膜２１のみが形成されている。パッシベーション膜２１は、配線構造７１の最上層である配線３６上に加えて、シールリング１４の最上層であるシール配線４６上にも開口部を備えている。
【０１７３】
また、パッシベーション膜２１の開口部に対し、それぞれ、配線３６に接続するパッド電極３７と、シール配線４６に接続するキャップ層４７とが形成されている。
【０１７４】
更に、チップ領域１２において、パッシベーション膜２１上に、保護膜２３が形成されている。
【０１７５】
ここで、第１の実施形態の場合、図１にも示すように、保護膜２３はシールリング１４よりもチップ領域１２側の位置までしか形成されていない。これに対し、本実施形態の場合、図２２に示すように、保護膜２３は、チップ領域１２とスクライブ領域１３との境界付近にまで達するように形成され、パッド電極３７とキャップ層４７との間の部分上、キャップ層４７上等にも位置している。但し、パッド電極３７とその周辺上及びキャップ層４７の少なくとも一部上には開口部が設けられている。
【０１７６】
また、保護膜２３の開口部に露出したパッド電極３７上には、突起電極５７が設けられている。更に、キャップ層４７上には、保護膜２３の開口部に露出した部分に接続するように、金属からなる突起部５６が形成されている。
【０１７７】
このような構成の場合も、突起部５６が設けられていることにより、裏面研削時に切削水によってチップ領域１２が汚染されるのを防ぐことができる。また、キャップ層４７上に保護膜２３を配置し、その開口部に突起部５６を形成することにより、突起部５６の高さが突起電極５７及び保護膜２３に比べて高くなっている。このため、裏面研削時に保護テープ６１と突起部５６とがより確実に密着し、切削水の浸入を防止する効果が高くなっている。
【０１７８】
次に、このような構造を形成するための製造方法について説明する。図２４（ａ）及び（ｂ）は、図２２におけるXXIII-XXIII'線による断面構造を形成する工程を示す図である。
【０１７９】
まず、第１の実施形態において説明した図３（ａ）〜図５（ｄ）までの工程に従って、図５（ｄ）の構造を形成する。つまり、活性層３０及び導電層４０と、層間絶縁膜１５〜２０からなる積層絶縁膜７０と、これに埋め込まれた配線構造７１及びシールリング１４とを形成する。但し、最上層の配線３６及びシール配線４６を形成するための導電膜としては、Ｃｕを用いる。
【０１８０】
次に、第２の実施形態において説明した図１４（ａ）及び（ｂ）の工程に従って、パッシベーション膜２１と、パッド電極３７及びキャップ層４７とを形成する。
【０１８１】
次に、図２４（ａ）に示すように、チップ領域１２上に保護膜２３を形成する。これには、まず、パッド電極３７上及びシールリング１４上方を含む基板１１上の全面に亘って、例えばポリイミドかなる液状樹脂をスピンコート法により塗布する。その後、リソグラフィ法によって露光及び現像し、図２２に示すように、チップ領域１２とスクライブ領域１３との付近境界にまで達すると共に、パッド電極３７及びその周辺上と、キャップ層４７の少なくとも一部上に開口部を有するようにパターニングする。
【０１８２】
次に、図２４（ｂ）に示すように、無電解めっき法によって、パッド電極３７上に突起電極５７を形成すると共に、キャップ層４７上に突起部５６を形成する。具体的には、まず、基板１１に対するジンケート処理を行なうことにより、パッド電極３７と、保護膜２３の開口部に露出した部分のキャップ層４７とに、Ｚｎを置換析出させる。続いて、無電解Ｎｉめっき液に浸漬することによりＮｉを成長させた後、更に、無電解Ａｕめっき液に浸漬することによりＡｕ膜を成長させる。これにより、Ａｕ膜付きのＮｉとして、突起電極５７及び突起部５６が形成される。
【０１８３】
この後は、第１の実施形態と同様に、図８（ａ）〜（ｃ）に示すように裏面研削及びダイシングを行ない、個々のチップとして分離する。
【０１８４】
以上に説明した本実施形態における製造方法によると、無電解めっき法により、パッド電極３７上に突起電極５７を形成するのと同時にキャップ層４７上に突起部５６を形成することができる。このため、工程数を増加することなく突起部５６を形成することができる。また、チップ領域１２を保護するための保護膜２３を、キャップ層４７上の一部についても覆うように形成し、突起部５６の高さを高くするために利用している。この点についても、工程数を増加することなく行なうことができる。
【０１８５】
このように、工程数の増加を抑えながら、チップ領域１２の周縁部に突起部５６を有する半導体装置を製造することができる。
【０１８６】
以上、本開示の技術について６つの具体例を挙げて説明したが、以上に限定するものではなく、構成の趣旨を外れない範囲で各種の変更が可能である。
【０１８７】
例えば、以上では、チップ領域１２に形成する保護膜２３として、ポリイミドからなる有機保護膜を形成する場合を説明した。しかし、有機保護膜を有しない場合にも本開示の技術を適用することは可能である。
【０１８８】
また、第４の実施形態において先ダイシング工法を説明したが、他の実施形態において先ダイシング工法を用いても良い。更に、第４の実施形態において、裏面研削時の後にダイシングを行なう方法を取ることも可能である。
【産業上の利用可能性】
【０１８９】
本開示の半導体装置及びその製造方法によると、チップ領域の内側の領域を連続して取り囲む突起部を備えることにより、裏面研削時に切削水によるチップ領域の汚染を防止することができ、且つ、半導体装置の薄型化にも対応することができるため、より薄型化した半導体装置及びその製造方法としても有益である。
【符号の説明】
【０１９０】
１１                                    基板
１２                                    チップ領域
１３                                    スクライブ領域
１４                                    シールリング
１５、１６、１７、１８、１９、２０      層間絶縁膜
１５ａ、１７ａ、１９ａ                  ビアホール
１５ｂ、１７ｂ、１９ｂ                  溝状凹部
１６ａ、１８ａ、２０ａ                  配線溝
１６ｂ、１８ｂ、２０ｂ                  シール配線溝
２１、２２                              パッシベーション膜
２１ａ、２１ｂ                          開口部
２３                                    保護膜
３０                                    活性層
３１、３３、３５                        ビア
３２、３４、３６                        配線
３７                                    パッド電極
４０                                    導電層
４１、４３、４５                        シールビア
４２、４４、４６                        シール配線
４７                                    キャップ層
５１、５２、５３、５４、５５、５６      突起部
５７                                    突起電極
６１                                    保護テープ
６２                                    溝
７０                                    積層絶縁膜
７１                                    配線構造
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板上のチップ領域に形成された電極パッドと、
前記チップ領域内で且つ前記電極パッドよりも外側の領域上に、前記チップ領域の内側を取り囲むように連続して形成された突起部とを備え、
前記突起部は、前記電極パッドよりも高く形成され、
少なくとも前記突起部の上面が粗面部であることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記チップ領域は、
前記基板に形成された素子と、
前記基板上に形成された層間絶縁膜と、
前記層間絶縁膜中に形成され且つ前記素子に接続された配線構造とを含み、
前記電極パッドは、
前記配線構造を介して前記素子に接続されていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記層間絶縁膜中に、前記素子及び前記配線構造を取り囲むように連続して形成されたシールリングを備え、
前記突起部は、少なくとも前記シールリングの上方に形成されていることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記シールリング上にキャップ層が設けられ、
前記突起部は、前記キャップ層を介して少なくとも前記シールリングの上方に形成されていることを特徴とする半導体装置。
【請求項５】
請求項２に記載の半導体装置において、
前記突起部よりも内側で且つ前記層間絶縁膜上に、有機膜からなる保護膜を更に備えていることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記突起部は、前記保護膜と同等又はそれ以上の高さを有することを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれか１つに記載の半導体装置において、
前記突起部は、有機膜からなることを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記有機膜は、前記基板上の全面に液状樹脂を塗布した後にパターン形成されてなることを特徴とする半導体装置。
【請求項９】
請求項３又は４に記載の半導体装置において、
前記突起部は、前記シールリングと接続された金属からなる突起部であることを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記電極パッド上に形成された突起電極を更に備えることを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記金属からなる突起部は、前記突起電極よりも高く形成されていることを特徴とする半導体装置。
【請求項１２】
請求項９〜１１のいずれか１つに記載の半導体装置において、
前記金属からなる突起部は、Ｎｉ、Ａｕ、Ｃｕ、Ｓｎ及びＡｌのいずれかを主成分とすることを特徴とする半導体装置。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
2010086952.tif 000031
【図３】
2010086952.tif 000032
【図４】
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【図５】
2010086952.tif 000034
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2010086952.tif 000039
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2010086952.tif 000045
【図１７】
2010086952.tif 000046
【図１８】
2010086952.tif 000047
【図１９】
2010086952.tif 000048
【図２０】
2010086952.tif 000049
【図２１】
2010086952.tif 000050
【図２２】
2010086952.tif 000051
【図２３】
2010086952.tif 000052
【図２４】
2010086952.tif 000053
【図２５】
2010086952.tif 000054
【図２６】
2010086952.tif 000055
【図２７】
2010086952.tif 000056
【国際調査報告】
2010086952.tif 000057
2010086952.tif 000058
2010086952.tif 000059
2010086952.tif 000060
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