(57)【要約】  本発明は、スイッチング損失の低減を図るとともに、安定した動作が可能であり、信頼性を確保することができる半導体装置およびその製造方法を提供することを目的とする。本発明では、ｎ型ソース領域（３４）上、ｐ型ボディ領域（３３）上およびデプレッション領域（３６）上にわたって、ゲート絶縁膜（３７）を設ける。このゲート絶縁膜（３７）上に、ｎ型ソース領域（３４）の一部分、ｐ型ボディ領域（３３）およびデプレッション領域（３６）の一部分を覆い、かつデプレッション領域（３６）上に端部を有するようにゲート電極（３８）を設ける。ゲート絶縁膜（３７）は、デプレッション領域（３６）上のゲート電極（３８）の端部の位置における膜厚ｔdepが、チャネル領域として機能するｐ型ボディ領域（３３）上における膜厚ｔchよりも大きくなるように形成する。
2010073991.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板（３１）と、
前記半導体基板（３１）の一方側の表面上に設けられる第１導電型ドリフト層（３２）と、
前記第１導電型ドリフト層（３２）の表面部に選択的に形成される第２導電型ボディ領域（３３）と、
前記第２導電型ボディ領域（３３）内に選択的に形成される第１導電型ソース領域（３４）と、
前記第１導電型ドリフト層（３２）の表面部に選択的に形成され、前記第１導電型ソース領域（３４）から離隔して前記第２導電型ボディ領域（３３）に隣接する第１導電型デプレッション領域（３６）と、
前記第１導電型ソース領域（３４）上、前記第２導電型ボディ領域（３３）上および前記第１導電型デプレッション領域（３６）上にわたって設けられるゲート絶縁膜（３７）と、
前記ゲート絶縁膜（３７）上に設けられるゲート電極（３８，６１，７１，８１）とを備え、
前記ゲート電極（３８，６１，７１，８１）は、前記第１導電型ソース領域（３４）の一部分、前記第２導電型ボディ領域（３３）および前記第１導電型デプレッション領域（３６）の一部分を覆うように前記ゲート絶縁膜（３７）上に設けられ、前記第１導電型デプレッション領域（３６）上に端部を有し、
前記第１導電型デプレッション領域（３６）上の前記ゲート電極（３８，６１，７１，８１）の端部の位置における前記ゲート絶縁膜（３７）の膜厚は、前記第２導電型ボディ領域（３３）上における前記ゲート絶縁膜（３７）の膜厚よりも大きいことを特徴とする半導体装置。
【請求項２】
前記第１導電型デプレッション領域（３６）上の前記ゲート電極（３８，６１，７１，８１）の端部の位置における前記ゲート絶縁膜（３７）の膜厚は、前記第２導電型ボディ領域（３３）上における前記ゲート絶縁膜（３７）の膜厚の１．８４倍以上であり、かつ前記第２導電型ボディ領域（３３）上における前記ゲート電極（３８，６１，７１，８１）の膜厚以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板（３１）の一方側の表面上に第１導電型ドリフト層（３２）を形成する工程と、
前記第１導電型ドリフト層（３２）の表面部に、第１導電型ソース領域（３４）を含む第２導電型ボディ領域（３３）、および前記第１導電型ソース領域（３４）から離隔して前記第２導電型ボディ領域（３３）に隣接する第１導電型デプレッション領域（３６）を形成する工程と、
前記第１導電型ソース領域（３４）上、前記第２導電型ボディ領域（３３）上および前記第１導電型デプレッション領域（３６）上にわたって、薄膜絶縁膜（４６）を形成する工程と、
前記薄膜絶縁膜（４６）上に、前記第１導電型ソース領域（３４）、前記第２導電型ボディ領域（３３）および前記第１導電型デプレッション領域（３６）を覆うように、多結晶シリコン膜から成るゲート電極前駆体（４７）を形成する工程と、
前記第１導電型デプレッション領域（３６）上に端部を有するように、前記多結晶シリコン膜（４７）の一部を除去する工程と、
前記多結晶シリコン膜（４７）を酸化する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板（３１）の一方側の表面上に第１導電型ドリフト層（３２）を形成する工程と、
前記第１導電型ドリフト層（３２）の表面部に、第１導電型ソース領域（３４）を含む第２導電型ボディ領域（３３）、および前記第１導電型ソース領域（３４）から離隔して前記第２導電型ボディ領域（３３）に隣接する第１導電型デプレッション領域（３６）を形成する工程と、
前記第２導電型ボディ領域（３３）および前記第１導電型デプレッション領域（３６）の表面部を酸化する工程とを備え、
前記第２導電型ボディ領域（３３）および前記第１導電型デプレッション領域（３６）を形成する工程では、前記第１導電型デプレッション領域（３６）の表面部における添加元素の濃度が、前記第２導電型ボディ領域（３３）の表面部における添加元素の濃度よりも高くなるように、前記第１導電型デプレッション領域（３６）を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、より詳細には、炭化珪素（ＳｉＣ）などのワイドギャップ半導体を用いたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
省エネルギーの観点から、パワーデバイスの特性改善が求められている。そこで、次世代の高耐圧および低損失のスイッチング素子として、炭化珪素（ＳｉＣ）などのワイドギャップ半導体を用いた金属酸化物半導体（Metal Oxide Semiconductor；略称：ＭＯＳ）構造の電界効果トランジスタ（Field Effect Transistor；略称：ＦＥＴ）が有望視されている。以下、ＭＯＳ構造のＦＥＴを「ＭＯＳＦＥＴ」という。【０００３】
耐圧が６００Ｖ以上のパワーデバイスとしては、縦型の二重注入構造のＭＯＳＦＥＴが注目されている。このＭＯＳＦＥＴには、ユニポーラ素子としての利点を活かした高速動作が望まれている。高速動作のためには、素子容量を低減することが要求される。その中でも、ＭＯＳＦＥＴのゲート・ドレイン間の容量を低減することは、スイッチング素子として使用する場合のスイッチオン時、およびスイッチオフ時の両方のスイッチング損失の低減を図る上で重要とされている。【０００４】
ゲート・ドレイン間の容量を低減した構成としては、ｐ型ボディ領域に挟まれたデプレッション領域上の部分のゲート電極を取り除いた構成が、シリコン（Ｓｉ）を用いた半導体装置において示されている（たとえば、特許文献１参照）。また、ｐ型ボディ領域に挟まれたデプレッション領域上の部分のゲート電極を取り除いた構成は、ＳｉＣを用いた半導体装置においても示されている（たとえば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開昭６０−２６２４６８号公報
【特許文献２】特開２００６−１９６０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
前述のように半導体装置のＭＯＳＦＥＴとして機能する領域において、デプレッション領域上の部分のゲート電極を取り除いた構成が示されているが、この構成には以下のような問題がある。【０００７】
ＳｉＣのようなワイドギャップ半導体では、その絶縁破壊電界が２〜３ＭＶ／ｃｍ、乃至はそれ以上となる。ゲート絶縁膜を構成する材料の誘電率は、半導体の誘電率と比べると小さい。たとえば、半導体の誘電率が、およそ１０前後であるのに対して、二酸化珪素（ＳｉＯ2）の誘電率は、３．９であり、半導体の誘電率の半分以下である。したがってゲート絶縁膜中では、電界値が半導体中よりも大きい。素子構造によっては、ゲート絶縁膜中の電界値は、半導体中の電界値の２倍以上となる可能性がある。【０００８】
特に、特許文献２に開示される半導体装置のように、ゲート電極をデプレッション領域上において取り除いた構成においては、そのゲート電極の端部付近のゲート絶縁膜に高電界が印加される可能性が生じる。このように高電界が印加されると、半導体装置を安定して動作させることができない。また半導体装置の信頼性が損なわれるという問題が生じる。【０００９】
本発明の目的は、スイッチング損失の低減を図るとともに、安定した動作が可能であり、信頼性を確保することができる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、半導体基板と、前記半導体基板の一方側の表面上に設けられる第１導電型ドリフト層と、前記第１導電型ドリフト層の表面部に選択的に形成される第２導電型ボディ領域と、前記第２導電型ボディ領域内に選択的に形成される第１導電型ソース領域と、前記第１導電型ドリフト層の表面部に選択的に形成され、前記第１導電型ソース領域から離隔して前記第２導電型ボディ領域に隣接する第１導電型デプレッション領域と、前記第１導電型ソース領域上、前記第２導電型ボディ領域上および前記第１導電型デプレッション領域上にわたって設けられるゲート絶縁膜と、前記ゲート絶縁膜上に設けられるゲート電極とを備え、前記ゲート電極は、前記第１導電型ソース領域の一部分、前記第２導電型ボディ領域および前記第１導電型デプレッション領域の一部分を覆うように前記ゲート絶縁膜上に設けられ、前記第１導電型デプレッション領域上に端部を有し、前記第１導電型デプレッション領域上の前記ゲート電極の端部の位置における前記ゲート絶縁膜の膜厚は、前記第２導電型ボディ領域上における前記ゲート絶縁膜の膜厚よりも大きいことを特徴とする。【００１１】
本発明の半導体装置の製造方法は、半導体基板の一方側の表面上に第１導電型ドリフト層を形成する工程と、前記第１導電型ドリフト層の表面部に、第１導電型ソース領域を含む第２導電型ボディ領域、および前記第１導電型ソース領域から離隔して前記第２導電型ボディ領域に隣接する第１導電型デプレッション領域を形成する工程と、前記第１導電型ソース領域上、前記第２導電型ボディ領域上および前記第１導電型デプレッション領域上にわたって、薄膜絶縁膜を形成する工程と、前記薄膜絶縁膜上に、前記第１導電型ソース領域、前記第２導電型ボディ領域および前記第１導電型デプレッション領域を覆うように、多結晶シリコン膜から成るゲート電極前駆体を形成する工程と、前記第１導電型デプレッション領域上に端部を有するように、前記多結晶シリコン膜の一部を除去する工程と、前記多結晶シリコン膜を酸化する工程とを備えることを特徴とする。【００１２】
また本発明の半導体装置の製造方法は、半導体基板の一方側の表面上に第１導電型ドリフト層を形成する工程と、前記第１導電型ドリフト層の表面部に、第１導電型ソース領域を含む第２導電型ボディ領域、および前記第１導電型ソース領域から離隔して前記第２導電型ボディ領域に隣接する第１導電型デプレッション領域を形成する工程と、前記第２導電型ボディ領域および前記第１導電型デプレッション領域の表面部を酸化する工程とを備え、前記第２導電型ボディ領域および前記第１導電型デプレッション領域を形成する工程では、前記第１導電型デプレッション領域の表面部における添加元素の濃度が、前記第２導電型ボディ領域の表面部における添加元素の濃度よりも高くなるように、前記第１導電型デプレッション領域を形成することを特徴とする。
【発明の効果】
【００１３】
本発明の半導体装置によれば、ゲート電極は、第１導電型ソース領域の一部分、第２導電型ボディ領域および第１導電型デプレッション領域の一部分を覆うように設けられ、第１導電型デプレッション領域上に端部を有する。これによって、ゲート電極が第１導電型デプレッション領域全体を覆うように設けられる場合に比べて、ゲート電極とドレイン電極との間の容量を低減することができるので、スイッチング素子として使用する場合のスイッチング損失の低減を図ることができる。【００１４】
また第１導電型デプレッション領域上のゲート電極の端部の位置におけるゲート絶縁膜の膜厚は、第２導電型ボディ領域上におけるゲート絶縁膜の膜厚よりも大きい。これによって、ゲート電極に耐圧付近の電圧が印加されたときのゲート電極の端部付近におけるゲート絶縁膜中の電界値を低減することができる。したがって、半導体装置を安定して動作させることが可能となる。また半導体装置の信頼性を確保することが可能となる。【００１５】
本発明の半導体装置の製造方法によれば、半導体基板の一方側の表面上に形成された第１導電型ドリフト層の表面部の第１導電型ソース領域上、第２導電型ボディ領域上および第１導電型デプレッション領域上にわたって、薄膜絶縁膜が形成される。この薄膜絶縁膜上に、第１導電型ソース領域、前記第２導電型ボディ領域および前記第１導電型デプレッション領域を覆うように、多結晶シリコン膜から成るゲート電極前駆体が形成される。ゲート電極前駆体は、第１導電型デプレッション領域上に端部を有するように一部が除去された後、酸化される。ゲート電極前駆体の端部は、他の部分に比べて、酸化される度合が大きいので、ゲート電極前駆体である多結晶シリコン膜を酸化することによって、ゲート電極の端部となるゲート電極前駆体の端部の位置において、薄膜絶縁膜を厚膜化することが可能である。【００１６】
したがって、第１導電型デプレッション領域上のゲート電極の端部の位置における膜厚が、第２導電型ボディ領域上における膜厚よりも大きいゲート絶縁膜を容易に形成することができる。これによって、スイッチング損失の低減を図るとともに、安定した動作が可能であり、信頼性を確保することができる半導体装置を容易に製造することができる。【００１７】
また本発明の半導体装置の製造方法によれば、半導体基板の一方側の表面上に形成された第１導電型ドリフト層の表面部に、第１導電型ソース領域を含む第２導電型ボディ領域、および第１導電型デプレッション領域が形成される。その後、第２導電型ボディ領域および第１導電型デプレッション領域の表面部が酸化される。第１導電型デプレッション領域の表面部における添加元素の濃度は、第２導電型ボディ領域の表面部における添加元素の濃度よりも高いので、第２導電型ボディ領域および第１導電型デプレッション領域の表面部が酸化されるとき、第１導電型デプレッション領域の表面部では、第２導電型ボディ領域の表面部に比べて、酸化速度が大きくなる。【００１８】
したがって、第２導電型ボディ領域および第１導電型デプレッション領域の表面部を酸化することによって、第１導電型デプレッション領域上における膜厚が、第２導電型ボディ領域上における膜厚よりも大きいゲート絶縁膜を形成することが可能である。これによって、スイッチング損失の低減を図るとともに、安定した動作が可能であり、信頼性を確保することができる半導体装置を容易に製造することができる。【００１９】
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
【図面の簡単な説明】
【００２０】
【図１】本発明の前提となる半導体装置１の一部を示す断面図である。
【図２】本発明の前提となる他の半導体装置１Ａの一部を示す断面図である。
【図３】本発明の実施の一形態である半導体装置３０の一部を示す断面図である。
【図４】ゲート絶縁膜３７の膜厚比と、ゲート絶縁膜３７のゲート電極端付近での電界値との関係を示すグラフである。
【図５】厚膜絶縁膜４５の形成が終了した段階の状態を示す断面図である。
【図６】ゲート絶縁膜３７を形成した段階の状態を示す断面図である。
【図７】チャネル層を備える半導体装置の一例である半導体装置３０Ａの構成を示す断面図である。
【図８】チャネル層を備える半導体装置の他の例である半導体装置３０Ｂの構成を示す断面図である。
【図９】他のゲート電極６１を備える半導体装置６０の構成を示す断面図である。
【図１０】さらに他のゲート電極７１を備える半導体装置７０の構成を示す断面図である。
【図１１】さらに他のゲート電極８１を備える半導体装置８０の構成を示す断面図である。
【図１２】ゲート絶縁膜３７の他の形成方法における各工程の段階の状態を示す断面図である。
【図１３】ゲート絶縁膜３７の他の形成方法における各工程の段階の状態を示す断面図である。
【図１４】ゲート絶縁膜３７のさらに他の形成方法における各工程の段階の状態を示す断面図である。
【図１５】ゲート絶縁膜３７のさらに他の形成方法における各工程の段階の状態を示す断面図である。
【発明を実施するための形態】
【００２１】
＜前提技術＞
本発明の半導体装置を説明する前に、本発明の前提となる半導体装置について説明する。図１は、本発明の前提となる半導体装置１の一部を示す断面図である。図２は、本発明の前提となる他の半導体装置１Ａの一部を示す断面図である。図１および図２に示す半導体装置１，１Ａは、炭化珪素（ＳｉＣ）パワーデバイスである。図１および図２には、各半導体装置１，１ＡのＭＯＳＦＥＴとして動作する領域の素子構造の最小単位（以下「素子単位構造」という場合がある）の断面を示している。図１，図２に示す半導体装置１，１Ａは、素子単位構造がそれぞれ図１，図２の左右方向に折り返されて連続した構造になっている。
【００２２】
図１に示す半導体装置１および図２に示す半導体装置１Ａの素子単位構造は、それぞれｎ型半導体基板１１と、ｎ型ドリフト層１２と、ｐ型ボディ領域１３と、ｎ型ソース領域１４と、ｐ型ボディコンタクト領域１５と、デプレッション領域１６と、ゲート絶縁膜１７と、ゲート電極１８，１８ａと、層間絶縁膜１９と、ソース電極２０と、ドレイン電極２１と、配線２２とを備えて構成される。
【００２３】
図１に示す半導体装置１では、ｐ型ボディ領域１３に挟まれたデプレッション領域１６上にもゲート電極１８が設けられている。パワーデバイスとして用いられる半導体装置には、高速動作のために、素子容量を低減することが要求される。その中でも、ＭＯＳＦＥＴとして動作する領域のゲート・ドレイン間の容量を低減することは、スイッチング素子として使用する場合のスイッチオン時およびスイッチオフ時の両方のスイッチング損失の低減を図る上で重要である。
【００２４】
そこで、図２に示す半導体装置１Ａのように、図１に示す半導体装置１におけるデプレッション領域１６上のゲート電極１８を取り除いた構成にすることによって、換言すればデプレッション領域１６上の部分が取り除かれたゲート電極１８ａを設けることによって、ゲート・ドレイン間の容量を低減している。
【００２５】
しかし、図２に示す半導体装置１Ａのように、デプレッション領域１６上のゲート電極１８を取り除いた構成では、以下のような問題がある。ＳｉＣなどのワイドギャップ半導体では、絶縁破壊電界が２〜３ＭＶ／ｃｍ、乃至はそれ以上となる。ゲート絶縁膜１７を構成する材料の誘電率は、半導体の誘電率と比べると小さい。例えば、半導体の誘電率が、およそ１０前後であるのに対して、二酸化珪素（ＳｉＯ2、シリコン酸化膜）の誘電率は、３．９であり、半導体の誘電率の半分以下である。したがってゲート絶縁膜１７中では、電界値が半導体中よりも大きい。素子構造によっては、ゲート絶縁膜１７中の電界値は、半導体中の電界値の２倍以上となる可能性がある。
【００２６】
特に、図２に示す半導体装置１Ａのように、ゲート電極１８ａをデプレッション領域１６上において取り除いた構成においては、点Ｅで示されるゲート電極１８ａの端部付近のゲート絶縁膜１７に高電界が印加される可能性が生じる。このように高電界が印加されると、半導体装置１Ａを安定して動作させることができない。また半導体装置１Ａの信頼性が損なわれるという問題が生じる。
【００２７】
そこで本発明の半導体装置では、以下に示す実施の形態の構成を採用している。以下の実施の形態では、第１導電型をｎ型とし、第２導電型をｐ型として、説明する。
【００２８】
＜実施の形態＞
図３は、本発明の実施の一形態である半導体装置３０の一部を示す断面図である。本実施の形態の半導体装置３０は、炭化珪素（ＳｉＣ）を用いたＳｉＣ半導体装置、より詳細にはＳｉＣパワーデバイスである。図３には、半導体装置３０のＭＯＳＦＥＴとして動作する領域の素子構造の最小単位（以下「素子単位構造」という場合がある）の断面を示している。本実施の形態の半導体装置３０は、この素子単位構造が図３の左右方向に折り返されて連続した構造になっている。
【００２９】
半導体装置３０は、図３に示すように、素子単位構造として、ｎ型半導体基板３１と、ｎ型ドリフト層３２と、ｐ型ボディ領域３３と、ｎ型ソース領域３４と、ｐ型ボディコンタクト領域３５と、デプレッション領域３６と、ゲート絶縁膜３７と、ゲート電極３８と、層間絶縁膜３９と、ソース電極４０と、ドレイン電極４１と、配線４２とを備えて構成される。
【００３０】
ｎ型半導体基板３１は、ｎ型低抵抗ＳｉＣ基板によって実現される。ｎ型ドリフト層３２は、ｎ型ＳｉＣドリフト層によって実現される。ｐ型ボディ領域３３は、ｐ型ＳｉＣボディ領域によって実現される。ｎ型ソース領域３４は、ｎ型ＳｉＣソース領域によって実現される。
【００３１】
ｎ型ドリフト層３２は、耐圧を保持するための層である。ｎ型ドリフト層３２は、ｎ型半導体基板３１上に、エピタキシャル成長によって形成される。ｎ型ドリフト層３２は、ｎ型半導体基板３１の一方側の表面部全体にわたって形成される。ｎ型ドリフト層３２は、たとえば３μｍ以上１５０μｍ以下程度の層厚に形成される。またｎ型ドリフト層３２は、たとえば０．５×１０15／ｃｍ3以上１５×１０15／ｃｍ3以下程度のドーピング濃度で形成される。ｋＶ級の耐圧を考慮すると、ｎ型ドリフト層３２の層厚は、５μｍ以上２０μｍ以下であることが望ましく、またドーピング濃度は、５×１０15／ｃｍ3以上１５×１０15／ｃｍ3以下であることが望ましい。
【００３２】
ｐ型ボディ領域３３およびｎ型ソース領域３４は、ｎ型ドリフト層３２中にイオン注入した後、活性化熱処理工程を実施することによって、ｎ型ドリフト層３２中に選択的に形成される。ｐ型ボディ領域３３は、ｎ型ドリフト層３２の表面部、具体的にはｎ型半導体基板３１に接する側とは反対側の表面部の選択された領域に形成される。ｎ型ソース領域３４は、ｐ型ボディ領域３３の内部、具体的にはｐ型ボディ領域３３の表面部の選択された領域に形成される。
【００３３】
ｐ型ボディ領域３３は、たとえば０．５μｍ以上２μｍ以下程度の層厚に形成される。またｐ型ボディ領域３３は、たとえば３×１０17／ｃｍ3以上２０×１０17／ｃｍ3以下程度のドーピング濃度で形成される。
【００３４】
ｐ型ボディ領域３３は、一様なドーピング濃度で形成されてもよいが、本実施の形態では、チャネルが形成される、またはチャネルと近接することになる最表面部においてドーピング濃度を下げた構成になっている。ここで、ｐ型ボディ領域３３の最表面部とは、ゲート絶縁膜３７に接する側の表面部のことである。ｐ型ボディ領域３３の最表面部のドーピング濃度を下げることによって、不純物による散乱が低減されて、チャネルにおけるキャリアの移動度が増加するので、素子抵抗を下げることができる。
【００３５】
ｎ型ソース領域３４は、たとえば０．３μｍ以上１μｍ以下程度の層厚に形成される。またｎ型ソース領域３４は、たとえば５×１０18／ｃｍ3以上５０×１０18／ｃｍ3以下程度のドーピング濃度で形成される。
【００３６】
ｐ型ボディコンタクト領域３５は、ｐ型ボディ領域３３のうち、ソース電極４０と接触する領域である。ｐ型ボディコンタクト領域３５は、ｎ型ソース領域３４に接して形成される。ｐ型ボディコンタクト領域３５は、ｐ型ボディ領域３３の表面部の一部分を構成する。ｐ型ボディコンタクト領域３５は、たとえば５×１０18／ｃｍ3以上５０×１０18／ｃｍ3以下程度のドーピング濃度、すなわちｐ型ボディ領域３３の他の部分よりも高いドーピング濃度で形成される。ｐ型ボディコンタクト領域３５は、ｐ型ボディ領域３３の他の部分よりも高いドーピング濃度となるように、別途選択的にイオン注入を行うことによって形成される。
【００３７】
ｎ型ドリフト層３２の表面部のうち、ｐ型ボディ領域３３が形成されないｎ型領域は、デプレッション領域３６となる。このデプレッション領域３６のドーピング濃度は、ｎ型ドリフト層３２のドーピング濃度のままでもよいが、本実施の形態では、ｎ型ドリフト層３２のドーピング濃度よりも高められている。具体的には、デプレッション領域３６のｎ型不純物のドーピング濃度（以下「ｎ型ドーピング濃度」という場合がある）は、たとえば３×１０16／ｃｍ3以上３０×１０16／ｃｍ3以下程度である。このようにデプレッション領域３６のｎ型ドーピング濃度を高めることによって、素子抵抗を下げることが可能である。デプレッション領域３６のｎ型ドーピング濃度は、別途イオン注入を施すか、またはｎ型ドリフト層３２の成長時にドーピングプロファイルを成長とともに変えることによって、高めることができる。
【００３８】
ゲート絶縁膜３７およびゲート電極３８の部分（以下「ゲート部」という場合がある）は、ｎ型半導体基板３１上に形成された層構造上、すなわちｐ型ボディ領域３３、ｎ型ソース領域３４、ｐ型ボディコンタクト領域３５およびデプレッション領域３６を含むｎ型ドリフト層３２上に設けられる。
【００３９】
ゲート絶縁膜３７は、ｎ型ソース領域３４の一部分上、ｐ型ボディ領域３３上およびデプレッション領域３６上にわたって設けられる。ゲート電極３８は、ゲート絶縁膜３７の一部分に設けられる。具体的には、ゲート電極３８は、ゲート絶縁膜３７のｐ型ボディ領域３３と接する部分であるチャネル部上、およびゲート絶縁膜３７のデプレッション領域３６と接する部分であるデプレッション部の一部分上にわたって設けられる。
【００４０】
ゲート絶縁膜３７は、シリコン酸化膜またはシリコン酸化窒化膜などによって実現される。ゲート絶縁膜３７は、たとえば、ｎ型ドリフト層３２を構成する炭化珪素半導体の熱酸化もしくは窒化、ゲート絶縁膜３７となる絶縁材料の堆積成膜、またはこれらの併用によって形成される。ゲート絶縁膜３７のｐ型ボディ領域３３と接する部分であるチャネル部は、１０ｎｍ以上１００ｎｍ以下程度の厚さに形成される。ゲート電極３８は、多結晶シリコン膜または金属膜によって実現される。
【００４１】
本実施の形態では、ゲート絶縁膜３７は、デプレッション部のうち、少なくともゲート電極３８の端部の位置における膜厚（以下「ゲート電極端における膜厚」という）ｔdepが、チャネル部の膜厚ｔchよりも大きくなるように形成される。
【００４２】
層間絶縁膜３９は、ｎ型ドリフト層３２のソース電極４０との接触部となる領域を除く残余の領域上に設けられる。具体的には、層間絶縁膜３９は、ｎ型ソース領域３４のソース電極４０と接触する部分を除く残余の部分、ゲート絶縁膜３７、およびゲート電極３８を覆うように設けられる。
【００４３】
ソース電極４０は、ｎ型ドリフト層３２のソース電極４０との接触部となる領域上に設けられる。具体的には、ソース電極４０は、ｐ型ボディコンタクト領域３５上、およびｎ型ソース領域３４の層間絶縁膜３９で覆われていない部分上にわたって設けられる。ドレイン電極４１は、ｎ型半導体基板３１の下面部、すなわちｎ型半導体基板３１のｎ型ドリフト層３２が形成される表面部とは反対側の表面部の全体にわたって設けられる。配線４２は、ソース電極４０上および層間絶縁膜３９上に設けられる。また図示しないが、半導体装置３０の外周部には、ゲート電極３８と外部との電気的接続のためのゲート電極パッドが形成される。この外周部においては、半導体装置３０は、層間絶縁膜３９上の配線４２が除去された構成となる。
【００４４】
半導体装置３０は、ゲート電圧をしきい値電圧以上に印加することによって、ソース・ドレイン間をオンさせる、換言すればソース・ドレイン間に電流を流すことができる。また半導体装置３０は、ゲート電圧をしきい値電圧未満とすることによって、ソース・ドレイン間をオフさせる、換言すればソース・ドレイン間の電流を単位面積あたりｍＡ以下にすることができる。
【００４５】
半導体装置３０がオフのときには、耐圧に近い電圧がソース・ドレイン間に印加される可能性がある。そのときのゲート電極端付近におけるゲート絶縁膜３７中の電界値の、ゲート電極端におけるゲート絶縁膜３７の膜厚ｔdepに対する依存性をデバイスシミュレーションから計算した結果を図４に示す。
【００４６】
図４は、ゲート絶縁膜３７の膜厚比と、ゲート絶縁膜３７のゲート電極端付近での電界値との関係を示すグラフである。図４の横軸は、ゲート絶縁膜３７の膜厚比、具体的には、チャネル部の膜厚ｔchに対する、デプレッション部のゲート電極端における膜厚ｔdepの比率（ｔdep／ｔch）を示す。図４の縦軸は、ゲート絶縁膜３７のゲート電極端付近での電界値（ＭＶ／ｃｍ）を示す。図４では、ゲート絶縁膜３７のゲート電極端付近での電界値として、耐圧に近い電圧がソース・ドレイン間に印加されたときの、ゲート絶縁膜中での電界の最大値を示している。この値は、図３に示す点Ｅでの電界値に相当する。点Ｅは、図３に示す半導体装置３０において、チャネル部からデプレッション部に向かって見たときに、ゲート絶縁膜３７の膜厚が増加し始める位置を示している。この点Ｅで示される位置、すなわち最も高電界となる位置は、前述の図２に示す前提技術の半導体装置１Ａで示されるゲート絶縁膜１７の厚さが一様な場合においては、図２中の点Ｅ、すなわちゲート電極１７の端の位置に相当する。
【００４７】
図４から判るように、デプレッション部のゲート電極端におけるゲート絶縁膜３７の膜厚ｔdepがチャネル部のゲート絶縁膜３７の膜厚ｔchと同じ、すなわちゲート絶縁膜３７の膜厚比（ｔdep／ｔch）が１のときは、ゲート電極端付近でのゲート絶縁膜３７中の電界値は６ＭＶ／ｃｍを超える。この状態では、ゲート絶縁膜３７を介したトンネル電流の存在が無視できない状況となり、半導体装置を安定に動作させることが困難である。
【００４８】
前述のように本実施の形態では、デプレッション部のゲート電極端におけるゲート絶縁膜３７の膜厚ｔdepは、チャネル部のゲート絶縁膜３７の膜厚ｔchよりも大きくなっており、ゲート絶縁膜３７の膜厚比（ｔdep／ｔch）は、１を超える。図４から判るように、ゲート絶縁膜３７の膜厚比（ｔdep／ｔch）が１を超えると、ゲート電極端付近におけるゲート絶縁膜３７中の電界値は低下する。つまり、ゲート絶縁膜３７のゲート電極端における膜厚ｔdepを、チャネル部の膜厚ｔchよりも大きくすることによって、ゲート電極端における膜厚ｔdepがチャネル部の膜厚ｔchと同じ場合に比べて、ゲート絶縁膜３７のゲート電極端付近での電界値を低下させることができる。これによって、ゲート絶縁膜３７をトンネルする電流が発生しないようにすることが可能であるので、半導体装置３０の信頼性を確保することができる。
【００４９】
また図４から明らかなように、ゲート電極端におけるゲート絶縁膜３７の膜厚ｔdepが大きくなるとともに、ゲート電極端付近におけるゲート絶縁膜３７中の電界値は低下する。具体的には、ゲート電極端におけるゲート絶縁膜３７の膜厚ｔdepを、チャネル部のゲート絶縁膜３７の膜厚ｔchの１．８４倍以上にする、すなわちゲート絶縁膜３７の膜厚比（ｔdep／ｔch）を１．８４以上にすると、ゲート絶縁膜３７のゲート電極端付近での電界値を４ＭＶ／ｃｍ以下に抑えることができる。したがって、ゲート電極端におけるゲート絶縁膜３７の膜厚ｔdepは、チャネル部のゲート絶縁膜３７の膜厚ｔchの１．８４倍以上であることが好ましい。
【００５０】
以上のように、デプレッション部のゲート電極端におけるゲート絶縁膜３７の膜厚ｔdepをより厚くすることによって電界値は低減されるが、図４に示すように、電界値が低減される度合いは飽和傾向である。したがって、デプレッション部のゲート電極端におけるゲート絶縁膜３７の膜厚ｔdepの上限は、プロセスのし易さを確保する観点から選ばれることが好ましい。プロセスのし易さを確保する観点からは、デプレッション部のゲート電極端におけるゲート絶縁膜３７の膜厚ｔdepの上限は、チャネル部のゲート電極３８の厚み寸法程度である。
【００５１】
以上のように本実施の形態によれば、ゲート電極３８は、ｎ型ソース領域３４の一部分、ｐ型ボディ領域３３およびデプレッション領域３６の一部分を覆うように設けられ、デプレッション領域３６上に端部を有する。これによって、ゲート電極３８がデプレッション領域３６全体を覆うように設けられる場合に比べて、ゲート電極３８とドレイン電極４１との間の容量を低減することができるので、スイッチング素子として使用する場合のスイッチング損失の低減を図ることができる。
【００５２】
またデプレッション部のゲート電極端におけるゲート絶縁膜３７の膜厚ｔdepは、チャネル部のゲート絶縁膜３７の膜厚ｔchよりも大きいので、ゲート電極端における膜厚ｔdepがチャネル部の膜厚ｔchと同じ場合に比べて、ゲート電極に耐圧付近の電圧が印加されたときのゲート絶縁膜３７のゲート電極端付近での電界値を低下させることができる。これによって、半導体装置３０を安定して動作させることが可能となる。またゲート絶縁膜３７をトンネルする電流が発生しないようにすることが可能であるので、半導体装置３０の信頼性を確保することができる。
【００５３】
また本実施の形態では、ゲート絶縁膜３７のデプレッション部のゲート電極端における膜厚ｔdepは、ゲート絶縁膜３７のチャネル部の膜厚ｔchの１．８４倍以上であるので、ゲート絶縁膜３７のゲート電極端付近での電界値を可及的に低く、具体的には４ＭＶ／ｃｍ以下に抑えることができる。したがって、ゲート絶縁膜３７をトンネルする電流の発生をより確実に抑えることが可能であるので、半導体装置３０の信頼性をより確実に確保することができる。
【００５４】
本実施の形態の半導体装置３０は、以下のようにして製造される。図５は、厚膜絶縁膜４５の形成が終了した段階の状態を示す断面図である。図６は、ゲート絶縁膜３７を形成した段階の状態を示す断面図である。まずｎ型半導体基板３１上に、ｎ型ドリフト層３２をエピタキシャル成長させて形成する。
【００５５】
形成したｎ型ドリフト層３２のうち、ｐ型ボディ領域３３を形成する領域にｐ型不純物をイオン注入し、さらにｎ型ソース領域３４を形成する領域にｎ型不純物をイオン注入する。またｐ型ボディ領域３３を形成する領域のうち、ｐ型ボディコンタクト領域３５を形成する領域に、他の部分のドーピング濃度よりも高いドーピング濃度となるように、ｐ型不純物を別途選択的にイオン注入する。またｎ型ドリフト層３２のデプレッション領域３６となる領域に、ｎ型ドリフト層３２の形成時のドーピング濃度よりも高いドーピング濃度となるように、ｎ型不純物を別途選択的にイオン注入する。
【００５６】
次いで、イオン注入した不純物を活性化させるための活性化熱処理工程を実施する。このようにして、ｐ型ボディ領域３３、ｎ型ソース領域３４およびｐ型ボディコンタクト領域３５を形成する。ｎ型ドリフト層３２の表面部のうち、ｐ型ボディ領域３３が形成されないｎ型領域は、デプレッション領域３６となる。本実施の形態では、デプレッション領域３６となる領域に前述のように別途イオン注入を施すので、ｎ型ドリフト層３２の形成時のｎ型ドーピング濃度よりもｎ型ドーピング濃度が高められたデプレッション領域３６を形成することができる。デプレッション領域３６のｎ型ドーピング濃度は、ｎ型ドリフト層３２のエピタキシャル成長時に、ドーピングプロファイルを成長とともに変えることによって高めてもよい。
【００５７】
次いで、図５に示すように、チャネル部のゲート絶縁膜３７の形成前に別途、厚膜絶縁膜４５を形成し、厚膜絶縁膜４５のデプレッション領域３６上の部分を残して、それ以外の部分を除去する。厚膜絶縁膜４５は、ゲート絶縁膜３７となる絶縁材料を熱酸化、窒化、堆積成膜、またはこれらの併用で成膜することによって形成される。
【００５８】
その後、図６に示すように、ゲート絶縁膜３７となる絶縁材料を熱酸化、窒化、堆積成膜、またはこれらの併用でさらに成膜することによって、ゲート絶縁膜３７を形成する。
【００５９】
このようにデプレッション領域３６上に厚膜絶縁膜４５を形成した後、絶縁材料を熱酸化、窒化、堆積成膜、またはこれらの併用でさらに成膜することによって、デプレッション領域３６上の部分であるデプレッション部における膜厚が、チャネル部における膜厚よりも大きいゲート絶縁膜３７を形成することができる。ゲート絶縁膜３７は、より詳細には、デプレッション部のうち、少なくともゲート電極端における膜厚ｔdepが、チャネル部の膜厚ｔchの１．８４倍以上になるように形成される。ゲート絶縁膜３７のデプレッション部の膜厚は、厚膜絶縁膜４５の膜厚によって調整することができる。このようにして図６の構成が得られる。
【００６０】
以上のようにしてゲート絶縁膜３７を形成した後、多結晶シリコン膜または金属膜を成膜することによって、ゲート電極３８を形成する。ゲート部以外の領域については、形成したゲート電極３８および形成したゲート絶縁膜３７を除去する。具体的には、形成したゲート電極３８のうち、ゲート絶縁膜３７のチャネル部上に形成された部分、およびゲート絶縁膜３７のデプレッション部のゲート電極３８を形成するべき部分上に形成された部分は残して、それ以外の部分を除去する。また、形成したゲート絶縁膜３７のうち、ｎ型ソース領域３４上のゲート絶縁膜３７を形成するべき部分、ｐ型ボディ領域上およびデプレッション領域３６上に形成された部分は残して、それ以外の部分を除去する。なお、ゲート部以外の領域のゲート絶縁膜３７の除去は、以下で述べる層間絶縁膜３９のうち、ソース電極４０と接触する部分を除去する工程において行ってもよい。
【００６１】
本実施の形態では、ゲート絶縁膜３７のデプレッション部上におけるゲート電極３８の端部は、端に向かうに従って膜厚が小さくなり、端では膜厚が零になるような形状に形成される。より詳細には、ゲート電極３８の端部の形状は、厚み方向に平行な断面形状が三角形状となる形状である。ゲート電極３８の端部の断面形状は、三角形状に限らず、角が丸まった形状であってもよく、台形状であってもよい。また三角形状としては、図３に示すように先端が直角に近い形状であってもよく、先端が鋭角、すなわち先端が尖った形状であってもよい。
【００６２】
ゲート電極３８の形成後は、層間絶縁膜３９を形成する。形成した層間絶縁膜３９のうち、ｎ型ドリフト層３２のソース電極４０との接触部となる領域に形成された部分を除去した後、その層間絶縁膜３９を除去した部分にソース電極４０を形成する。次いで、ｎ型半導体基板３１の裏面部分、すなわちｎ型ドリフト層３２が形成される側とは反対側の表面部にドレイン電極４１を形成する。さらにソース電極４０および層間絶縁膜３９上に配線４２を形成する。図示しないが、ゲート電極パッドが形成される半導体装置３０の外周部においては、層間絶縁膜３９上の配線４２を除去する。このようにして半導体装置３０を得る。
【００６３】
以上のように本実施の形態によれば、デプレッション領域３６上に厚膜絶縁膜４５を形成した後、絶縁材料をさらに成膜するので、デプレッション部のゲート電極端における膜厚ｔdepが、チャネル部における膜厚ｔchよりも大きいゲート絶縁膜３７を形成することができる。これによって、ゲート絶縁膜３７のゲート電極端における膜厚ｔdepがチャネル部の膜厚ｔchと同じ場合に比べて、ゲート絶縁膜３７のゲート電極端付近での電界値を低下させることができるので、ゲート絶縁膜３７をトンネル効果で流れる電流が発生しないようにすることが可能である。したがって、前述のように信頼性が確保された半導体装置３０を製造することができる。
【００６４】
以上に述べた本実施の形態では、ゲート絶縁膜３７の形成前に一括してイオン注入種の活性化熱処理を行っているが、それぞれの注入工程ごとに活性化熱処理を行ってもよい。
【００６５】
また本実施の形態の半導体装置３０は、チャネル層を備えない構成であるが、半導体装置は、チャネル層を備える構成であってもよい。図７は、チャネル層を備える半導体装置の一例である半導体装置３０Ａの構成を示す断面図である。図８は、チャネル層を備える半導体装置の他の例である半導体装置３０Ｂの構成を示す断面図である。図７に示す半導体装置３０Ａは、ｎ型半導体基板３１上に形成された層構造上、すなわちｐ型ボディ領域３３、ｎ型ソース領域３４、ｐ型ボディコンタクト領域３５およびデプレッション領域３６を含むｎ型ドリフト層３２上に、チャネル層５０を備える。チャネル層５０は、ｎ型ソース領域３４の一部分上、ｐ型ボディ領域３３上およびデプレッション領域３６上にわたって設けられる。図７に示すチャネル層５０は、たとえばエピタキシャル成長によって形成される。
【００６６】
図８に示す半導体装置３０Ｂは、ｎ型ドリフト層３２の内部にチャネル層５１を備える。チャネル層５１は、ｎ型ドリフト層３２の表面部、具体的にはｎ型ドリフト層３２のｎ型半導体基板３１に接する側とは反対側の表面部の選択された領域に形成される。より詳細には、チャネル層５１は、ｎ型ソース領域３４の表面部の一部分、ｐ型ボディ領域３３の表面部、およびデプレッション領域３６の表面部にわたって形成される。図８に示すチャネル層５１は、たとえば選択的なイオン注入によって形成される。
【００６７】
前述のチャネル層５０，５１上に、ゲート部であるゲート絶縁膜３７およびゲート電極３８が設けられる。チャネル層５０，５１は、ＳｉＣチャネル層によって実現される。チャネル層５０，５１の導電型は、ｎ型およびｐ型のいずれでもよい。
【００６８】
チャネル層は、前述のｐ型ボディ領域３３などを形成するときのイオン注入種の活性化熱処理によって生じた表面荒れを改善するためには、たとえば図７に示すチャネル層５０のように、エピタキシャル成長によって形成することが望ましい。活性化熱処理によって生じる表面荒れが少なければ、チャネル層は、図８に示すチャネル層５１のように、選択的なイオン注入によって形成した構造としてもよい。
【００６９】
図８に示すように選択的なイオン注入によってチャネル層５１を形成する場合には、前述の図３に示す本実施の形態と同様に、ゲート絶縁膜３７の形成前に一括してイオン注入種の活性化熱処理を行ってもよいし、それぞれの注入工程ごとに活性化熱処理を行ってもよい。また図７に示すようにエピタキシャル成長によってチャネル層５０を形成する場合には、チャネル層５０の形成前に一括してイオン注入種の活性化熱処理を行ってもよいし、それぞれの注入工程ごとに活性化熱処理を行ってもよい。
【００７０】
また本実施の形態では、デプレッション部上におけるゲート電極３８の端部の形状（以下「ゲート電極端の形状」という場合がある）は、端に向かうに従ってゲート電極３８の膜厚が小さくなり、端ではゲート電極３８の膜厚が零になるような形状である。ゲート電極端の形状は、これに限定されるものではなく、種々の形状を採ることができる。
【００７１】
図９は、他のゲート電極６１を備える半導体装置６０の構成を示す断面図である。図１０は、さらに他のゲート電極７１を備える半導体装置７０の構成を示す断面図である。図１１は、さらに他のゲート電極８１を備える半導体装置８０の構成を示す断面図である。
【００７２】
ゲート電極端の形状は、前述の図３に示すように電極端に向かってゲート電極の厚みが薄くなり、電極端ではゲート電極の膜厚が無くなるような形状に限らず、図９に示すゲート電極６１のように、電極端でゲート電極が膜厚を有する形状であってもよく、また図１０に示すゲート電極７１および図１１に示すゲート電極８１のように、デプレッション部上においてもゲート電極がチャネル部上と同じ膜厚を有する形状であってもよい。図１０は、ゲート絶縁膜３７の膜厚が最大膜厚に達した位置とゲート電極端の位置とが一致している場合のゲート電極７１を示す。図１１は、ゲート電極端が、ゲート絶縁膜３７の膜厚が最大膜厚に達した位置から、さらに延びている場合のゲート電極８１を示す。
【００７３】
また図１０に示すゲート電極７１および図１１に示すゲート電極８１は、一様な膜厚に形成される。図１０に示すゲート電極７１は、ゲート絶縁膜３７の膜厚が最大膜厚に達する位置まで形成されている。図１１に示すゲート電極８１は、ゲート絶縁膜３７の膜厚が最大膜厚に達する位置から、さらに延びて形成されている。
【００７４】
図９〜図１１に示すいずれの構成においても、デプレッション領域上のゲート電極を取り除いた構成であるので、ゲート・ドレイン間の容量が低減され、デプレッション領域３６上全体にゲート電極が存在する構成と比べてスイッチング損失を低減することができる。
【００７５】
また本実施の形態では、デプレッション領域３６上に厚膜絶縁膜４５を形成した後、絶縁材料を熱酸化、窒化、堆積成膜、またはこれらの併用でさらに成膜することによって、ゲート絶縁膜３７を形成するが、ゲート絶縁膜３７の形成方法は、これに限定されない。
【００７６】
図１２および図１３は、ゲート絶縁膜３７の他の形成方法における各工程の状態を示す断面図である。さらに詳細に述べると、図１２は、薄膜絶縁膜４６およびゲート電極前駆体４７を形成した段階の状態を示す断面図であり、図１３は、ゲート絶縁膜３７およびゲート電極３８を形成した段階の状態を示す断面図である。ゲート電極３８が多結晶シリコン膜で実現される場合には、図１２および図１３に示すように、多結晶シリコン膜の酸化を利用して、デプレッション部のゲート電極端における膜厚ｔdepが、チャネル部における膜厚ｔchよりも大きいゲート絶縁膜３７を形成することができる。
【００７７】
この場合、以下のようにしてゲート絶縁膜３７を形成する。前述のようにしてｐ型ボディ領域３３、ｎ型ソース領域３４およびｐ型ボディコンタクト領域３５を形成した後、まず図１２に示すように、ｎ型ソース領域３４上、ｐ型ボディ領域３３上、ｐ型ボディ領域３３上およびデプレッション領域３６上にわたって、一様な膜厚で薄膜絶縁膜４６を形成する。図１２に示す例では、ｎ型ドリフト層３２の表面部全体にわたって、薄膜絶縁膜４６を形成する。薄膜絶縁膜４６は、ゲート絶縁膜３７となる絶縁材料を熱酸化、窒化、堆積成膜、またはこれらの併用で成膜することによって形成される。
【００７８】
形成された薄膜絶縁膜４６上に、ｎ型ソース領域３４、ｐ型ボディ領域３３およびデプレッション領域３６を覆うように、ゲート電極３８となる多結晶シリコン膜を成膜する。図１２に示す例では、薄膜絶縁膜４６上全体にわたって、多結晶シリコン膜を形成する。その後、デプレッション領域３６内に端部を有するように多結晶シリコン膜を除去することによって、ゲート電極前駆体４７を形成する。
【００７９】
次いで、ゲート電極前駆体４７である多結晶シリコン膜を酸化する。ゲート電極前駆体４７の端部は、他の部分に比べて酸化される度合が大きい、すなわち酸化されやすい。したがって、ゲート電極前駆体４７である多結晶シリコン膜を酸化することによって、ゲート電極端において、他の部分よりも厚く酸化膜を形成して、薄膜絶縁膜４６の厚膜化を行うことが可能である。
【００８０】
このようにゲート電極前駆体４７を酸化して薄膜絶縁膜４６を厚膜化することによって、デプレッション部のゲート電極端における膜厚ｔdepが、チャネル部における膜厚ｔchよりも大きいゲート絶縁膜３７を形成することができる。ゲート絶縁膜３７は、少なくともデプレッション部上のゲート電極端におけるゲート絶縁膜３７の膜厚ｔdepが、チャネル部の膜厚ｔchの１．８４倍以上となるように形成されることが好ましい。ゲート絶縁膜３７のデプレッション部のゲート電極端における膜厚ｔdepは、たとえばゲート電極前駆体４７の酸化時間によって調整することができる。
【００８１】
以上のようにしてゲート絶縁膜３７を形成する場合も、デプレッション部上のゲート電極端におけるゲート絶縁膜３７の膜厚ｔdepが、チャネル部の膜厚ｔchよりも大きくなるように、望ましくはチャネル部の膜厚ｔchの１．８４倍以上となるようにゲート絶縁膜３７を形成することによって、ゲート絶縁膜３７中の電界値を抑えることができる。これによって、半導体装置３０の安定動作が可能となる。
【００８２】
以上のようにゲート電極前駆体４７を酸化させてゲート絶縁膜３７を形成する場合、ゲート電極前駆体４７の上部で酸化された領域である被酸化部４８は、層間絶縁膜３９と同様に、配線４２とゲート電極３８との間の絶縁膜として機能する。こうして得られた図１３に示す構造から、ゲート部領域を残して、被酸化部４８、ゲート電極３８、ゲート絶縁膜３７を除去し、層間絶縁膜３９の形成以降の工程に入ることになる。なお、ゲート部以外の領域のゲート絶縁膜３７の除去は、層間絶縁膜３９のうち、ソース電極４０と接触する部分を除去する工程において行ってもよい。
【００８３】
なお、上記の図１２に示す例においては、ゲート電極前駆体４７となる多結晶シリコン膜をデプレッション領域３６上のみ除去した後、ゲート電極前駆体４７の酸化を行った。ゲート部以外の領域のゲート電極３８は後の工程で除去されるので、ゲート電極３８となる多結晶シリコン膜を成膜した後、ゲート電極３８を形成するべき部分以外の部分、具体的にはデプレッション領域３６上、ｎ型ソース領域３４上およびｐ型ボディコンタクト領域３５上の多結晶シリコン膜を除去してゲート電極前駆体４７を形成した後、ゲート電極前駆体４７の酸化を行ってもよい。
【００８４】
デプレッション部のゲート電極端における膜厚ｔdepが、チャネル部における膜厚ｔchよりも大きいゲート絶縁膜３７を形成する方法としては、以下の方法を採ることもできる。図１４および図１５は、ゲート絶縁膜３７のさらに他の形成方法における各工程の段階の状態を示す断面図である。さらに詳細に述べると、図１４は、高濃度注入領域３６ａの形成が終了した段階の状態を示す断面図であり、図１５は、ゲート絶縁膜３７およびゲート電極３８を形成した段階の状態を示す断面図である。
【００８５】
図１４および図１５に示す方法では、前述のようにしてｐ型ボディ領域３３などを形成する領域に不純物をイオン注入した後、デプレッション領域３６となる領域を高濃度化するときに、図１４に示すようにデプレッション領域３６の最表面部、具体的にはデプレッション領域３６のｎ型半導体基板３１を臨む側とは反対側の表面部に、高濃度注入領域３６ａを形成する。高濃度注入領域３６ａは、デプレッション領域３６全体のドーピング制御とは別に、デプレッション領域３６の最表面部のみに、さらに低抵抗化することが可能なｎ型ドーパントとなる元素、具体的にはＶ族の元素、またはドーピング濃度制御への影響が少ない不活性元素を１０19／ｃｍ3以上となるように注入することによって形成される。
【００８６】
このように高濃度注入領域３６ａを設けることによって、ｎ型ドリフト層３２の表面部を構成する他の領域、具体的にはｐ型ボディ領域３３に比べて、デプレッション領域３６の結晶性を下げて、デプレッション領域３６の酸化速度が大きくなるようにすることができる。したがって、酸化によって、デプレッション領域３６上に形成されるゲート絶縁膜３７の膜厚を、他の領域上に形成されるゲート絶縁膜３７の膜厚よりも大きくすることが可能である。
【００８７】
このあと、すぐにゲート電極３８の形成工程に入ってもよいが、形成されたゲート絶縁膜３７にさらに窒化または堆積成膜を施したものをゲート絶縁膜３７としてもよい。さらにゲート電極３８を形成し、ゲート部を残して、ゲート部以外の領域のゲート電極３８およびゲート絶縁膜３７を除去して、図１５に示す構造が得られる。このあと、層間絶縁膜３９の形成以降の工程に入ることになる。なお、ゲート部以外の領域のゲート絶縁膜３７の除去は、層間絶縁膜３９のうち、ソース電極４０と接触する部分を除去する工程において行ってもよい。
【００８８】
以上のようにしてゲート絶縁膜３７を形成する場合も、デプレッション部上のゲート電極端におけるゲート絶縁膜３７の膜厚ｔdepをチャネル部の膜厚ｔchよりも大きくなるように、望ましくはチャネル部の膜厚ｔchの１．８４倍以上となるようにゲート絶縁膜３７を形成することによって、ゲート絶縁膜３７中の電界値を抑えることができる。これによって、半導体装置３０の安定動作が可能となる。
【００８９】
以上のようにデプレッション領域３６上においてゲート絶縁膜３７をチャネル部よりも厚くなるように形成する方法を図５〜図６および図１２〜図１５に示したが、これらのうち２つ以上を組み合わせて用いてもよい。また、これら以外の方法を用いることもできる。
【００９０】
以上の実施の形態では、半導体装置の一例として、炭化珪素（ＳｉＣ）を用いた場合について説明したが、ＧａＮ、ＡｌＧａＮ、ＡｌＧａＩｎＮなどのＩＩＩ族の窒化物、ＺｎＯなどのＩＩ−ＶＩ族などの、ＳｉＣ以外のワイドギャップ半導体において、ＭＯＳＦＥＴを構成する場合についても同様の効果がある。ＳｉＣ以外のワイドギャップ半導体の場合、シリコンを含むゲート絶縁膜の形成方法は堆積成膜に限られるが、素子容量を低減した構成における安定動作および信頼性の確保が可能である。
【００９１】
以上の実施の形態では、半導体装置の一例として、基板とドリフト層との導電型が同じであり、基板側にドレイン電極を設けるＭＯＳＦＥＴについて説明したが、基板側でなく基板と接する側とは反対側の表面側にドレイン電極を設ける構成のＭＯＳＦＥＴ、および基板とドリフト層との導電型が異なる絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor）構造のＭＯＳＦＥＴにおいても同様の効果がある。具体的には、これらのＭＯＳＦＥＴにおいても、素子容量を低減した構成における安定動作および信頼性の確保が可能である。
【００９２】
この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
【符号の説明】
【００９３】
１，１Ａ，３０，３０Ａ，３０Ｂ，６０，７０，８０  半導体装置、１１，３１  ｎ型半導体基板、１２，３２  ｎ型ドリフト層、１３，３３  ｐ型ボディ領域、１４，３４  ｎ型ソース領域、１５，３５  ｐ型ボディコンタクト領域、１６，３６  デプレッション領域、１７，３７  ゲート絶縁膜、１８，１８ａ，３８，６１，７１，８１  ゲート電極、１９，３９  層間絶縁膜、２０，４０  ソース電極、２１，４１  ドレイン電極、２２，４２  配線、３６ａ  高濃度注入領域、４５  厚膜絶縁膜、４６  薄膜絶縁膜、４７  ゲート電極前駆体、４８  被酸化部、５０，５１  チャネル層。
【図１】
2010073991.tif 000003
【図２】
2010073991.tif 000004
【図３】
2010073991.tif 000005
【図４】
2010073991.tif 000006
【図５】
2010073991.tif 000007
【図６】
2010073991.tif 000008
【図７】
2010073991.tif 000009
【図８】
2010073991.tif 000010
【図９】
2010073991.tif 000011
【図１０】
2010073991.tif 000012
【図１１】
2010073991.tif 000013
【図１２】
2010073991.tif 000014
【図１３】
2010073991.tif 000015
【図１４】
2010073991.tif 000016
【図１５】
2010073991.tif 000017
【手続補正書】
【提出日】平成23年2月7日(2011.2.7)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
本発明の半導体装置は、ＳｉＣ半導体基板と、前記ＳｉＣ半導体基板の一方側の表面上に設けられる第１導電型ＳｉＣドリフト層と、前記第１導電型ＳｉＣドリフト層の表面部に選択的に形成される第２導電型ＳｉＣボディ領域と、前記第２導電型ＳｉＣボディ領域内に選択的に形成される第１導電型ＳｉＣソース領域と、前記第１導電型ＳｉＣドリフト層の表面部に選択的に形成され、前記第１導電型ＳｉＣソース領域から離隔して前記第２導電型ＳｉＣボディ領域に隣接し、前記第１導電型ＳｉＣドリフト層よりドーピング濃度を高められた第１導電型ＳｉＣデプレッション領域と、前記第１導電型ＳｉＣソース領域上、前記第２導電型ＳｉＣボディ領域上および前記第１導電型ＳｉＣデプレッション領域上にわたって設けられるゲート絶縁膜と、前記ゲート絶縁膜上に設けられるゲート電極とを備え、前記ゲート電極は、前記第１導電型ＳｉＣソース領域の一部分、前記第２導電型ＳｉＣボディ領域および前記第１導電型ＳｉＣデプレッション領域の一部分を覆うように前記ゲート絶縁膜上に設けられ、前記第１導電型ＳｉＣデプレッション領域上に端部を有し、前記第１導電型ＳｉＣデプレッション領域上の前記ゲート電極の端部の位置における前記ゲート絶縁膜の膜厚は、前記第２導電型ＳｉＣボディ領域上における前記ゲート絶縁膜の膜厚よりも大きいことを特徴とする。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
本発明の半導体装置の製造方法は、ＳｉＣ半導体基板の一方側の表面上に第１導電型ＳｉＣドリフト層を形成する工程と、前記第１導電型ＳｉＣドリフト層の表面部に、第１導電型ＳｉＣソース領域を含む第２導電型ＳｉＣボディ領域と、前記第１導電型ＳｉＣソース領域から離隔して前記第２導電型ＳｉＣボディ領域に隣接し、前記第１導電型ＳｉＣドリフト層よりドーピング濃度を高められた第１導電型ＳｉＣデプレッション領域とを形成する工程と、前記第１導電型ＳｉＣソース領域上、前記第２導電型ＳｉＣボディ領域上および前記第１導電型ＳｉＣデプレッション領域上にわたって、薄膜絶縁膜を形成する工程と、前記薄膜絶縁膜上に、前記第１導電型ＳｉＣソース領域、前記第２導電型ＳｉＣボディ領域および前記第１導電型ＳｉＣデプレッション領域を覆うように、ゲート電極となる多結晶シリコン膜を形成する工程と、前記第１導電型ＳｉＣデプレッション領域上に端部を有するように、前記多結晶シリコン膜の一部を除去して、ゲート電極前駆体を形成する工程と、前記ゲート電極前駆体を酸化する工程とを備えることを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
また本発明の半導体装置の製造方法は、ＳｉＣ半導体基板の一方側の表面上に第１導電型ＳｉＣドリフト層を形成する工程と、前記第１導電型ＳｉＣドリフト層の表面部に、第１導電型ＳｉＣソース領域を含む第２導電型ＳｉＣボディ領域と、前記第１導電型ＳｉＣソース領域から離隔して前記第２導電型ＳｉＣボディ領域に隣接し、前記第１導電型ＳｉＣドリフト層よりドーピング濃度を高められた第１導電型ＳｉＣデプレッション領域とを形成する工程と、前記第２導電型ＳｉＣボディ領域および前記第１導電型ＳｉＣデプレッション領域の表面部を酸化する工程とを備え、前記第２導電型ＳｉＣボディ領域と前記第１導電型ＳｉＣデプレッション領域とを形成する工程では、前記第１導電型ＳｉＣデプレッション領域の表面部における添加元素の濃度が、前記第２導電型ＳｉＣボディ領域の表面部における添加元素の濃度よりも高くなるように、前記第１導電型ＳｉＣデプレッション領域を形成することを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
本発明の半導体装置によれば、ゲート電極は、第１導電型ＳｉＣソース領域の一部分、第２導電型ＳｉＣボディ領域および第１導電型ＳｉＣデプレッション領域の一部分を覆うように設けられ、第１導電型ＳｉＣデプレッション領域上に端部を有する。これによって、ゲート電極が第１導電型ＳｉＣデプレッション領域全体を覆うように設けられる場合に比べて、ゲート電極とドレイン電極との間の容量を低減することができるので、スイッチング素子として使用する場合のスイッチング損失の低減を図ることができる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
また第１導電型ＳｉＣデプレッション領域上のゲート電極の端部の位置におけるゲート絶縁膜の膜厚は、第２導電型ＳｉＣボディ領域上におけるゲート絶縁膜の膜厚よりも大きい。これによって、ゲート電極に耐圧付近の電圧が印加されたときのゲート電極の端部付近におけるゲート絶縁膜中の電界値を低減することができる。したがって、半導体装置を安定して動作させることが可能となる。また半導体装置の信頼性を確保することが可能となる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
本発明の半導体装置の製造方法によれば、ＳｉＣ半導体基板の一方側の表面上に形成された第１導電型ＳｉＣドリフト層の表面部の第１導電型ＳｉＣソース領域上、第２導電型ＳｉＣボディ領域上および第１導電型ＳｉＣデプレッション領域上にわたって、薄膜絶縁膜が形成される。この薄膜絶縁膜上に、第１導電型ＳｉＣソース領域、前記第２導電型ＳｉＣボディ領域および前記第１導電型ＳｉＣデプレッション領域を覆うように、ゲート電極となる多結晶シリコン膜が形成される。多結晶シリコン膜は、第１導電型ＳｉＣデプレッション領域上に端部を有するように一部が除去されてゲート電極前駆体が形成される。その後、ゲート電極前駆体が酸化される。ゲート電極前駆体の端部は、他の部分に比べて、酸化される度合が大きいので、ゲート電極前駆体を酸化することによって、ゲート電極の端部となるゲート電極前駆体の端部の位置において、薄膜絶縁膜を厚膜化することが可能である。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
したがって、第１導電型ＳｉＣデプレッション領域上のゲート電極の端部の位置における膜厚が、第２導電型ＳｉＣボディ領域上における膜厚よりも大きいゲート絶縁膜を容易に形成することができる。これによって、スイッチング損失の低減を図るとともに、安定した動作が可能であり、信頼性を確保することができる半導体装置を容易に製造することができる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
また本発明の半導体装置の製造方法によれば、ＳｉＣ半導体基板の一方側の表面上に形成された第１導電型ＳｉＣドリフト層の表面部に、第１導電型ＳｉＣソース領域を含む第２導電型ＳｉＣボディ領域、および第１導電型ＳｉＣデプレッション領域が形成される。その後、第２導電型ＳｉＣボディ領域および第１導電型ＳｉＣデプレッション領域の表面部が酸化される。第１導電型ＳｉＣデプレッション領域の表面部における添加元素の濃度は、第２導電型ＳｉＣボディ領域の表面部における添加元素の濃度よりも高いので、第２導電型ＳｉＣボディ領域および第１導電型ＳｉＣデプレッション領域の表面部が酸化されるとき、第１導電型ＳｉＣデプレッション領域の表面部では、第２導電型ＳｉＣボディ領域の表面部に比べて、酸化速度が大きくなる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
したがって、第２導電型ＳｉＣボディ領域および第１導電型ＳｉＣデプレッション領域の表面部を酸化することによって、第１導電型ＳｉＣデプレッション領域上における膜厚が、第２導電型ＳｉＣボディ領域上における膜厚よりも大きいゲート絶縁膜を形成することが可能である。これによって、スイッチング損失の低減を図るとともに、安定した動作が可能であり、信頼性を確保することができる半導体装置を容易に製造することができる。
【手続補正１０】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＳｉＣ半導体基板（３１）と、
前記ＳｉＣ半導体基板（３１）の一方側の表面上に設けられる第１導電型ＳｉＣドリフト層（３２）と、
前記第１導電型ＳｉＣドリフト層（３２）の表面部に選択的に形成される第２導電型ＳｉＣボディ領域（３３）と、
前記第２導電型ＳｉＣボディ領域（３３）内に選択的に形成される第１導電型ＳｉＣソース領域（３４）と、
前記第１導電型ＳｉＣドリフト層（３２）の表面部に選択的に形成され、前記第１導電型ＳｉＣソース領域（３４）から離隔して前記第２導電型ＳｉＣボディ領域（３３）に隣接し、前記第１導電型ＳｉＣドリフト層（３２）よりドーピング濃度を高められた第１導電型ＳｉＣデプレッション領域（３６）と、
前記第１導電型ＳｉＣソース領域（３４）上、前記第２導電型ＳｉＣボディ領域（３３）上および前記第１導電型ＳｉＣデプレッション領域（３６）上にわたって設けられるゲート絶縁膜（３７）と、
前記ゲート絶縁膜（３７）上に設けられるゲート電極（３８，６１，７１，８１）とを備え、
前記ゲート電極（３８，６１，７１，８１）は、前記第１導電型ＳｉＣソース領域（３４）の一部分、前記第２導電型ＳｉＣボディ領域（３３）および前記第１導電型ＳｉＣデプレッション領域（３６）の一部分を覆うように前記ゲート絶縁膜（３７）上に設けられ、前記第１導電型ＳｉＣデプレッション領域（３６）上に端部を有し、
前記第１導電型ＳｉＣデプレッション領域（３６）上の前記ゲート電極（３８，６１，７１，８１）の端部の位置における前記ゲート絶縁膜（３７）の膜厚は、前記第２導電型ＳｉＣボディ領域（３３）上における前記ゲート絶縁膜（３７）の膜厚よりも大きいことを特徴とする半導体装置。
【請求項２】
前記第１導電型ＳｉＣデプレッション領域（３６）上の前記ゲート電極（３８，６１，７１，８１）の端部の位置における前記ゲート絶縁膜（３７）の膜厚は、前記第２導電型ＳｉＣボディ領域（３３）上における前記ゲート絶縁膜（３７）の膜厚の１．８４倍以上であり、かつ前記第２導電型ＳｉＣボディ領域（３３）上における前記ゲート電極（３８，６１，７１，８１）の膜厚以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
ＳｉＣ半導体基板（３１）の一方側の表面上に第１導電型ＳｉＣドリフト層（３２）を形成する工程と、
前記第１導電型ＳｉＣドリフト層（３２）の表面部に、第１導電型ＳｉＣソース領域（３４）を含む第２導電型ＳｉＣボディ領域（３３）と、前記第１導電型ＳｉＣソース領域（３４）から離隔して前記第２導電型ＳｉＣボディ領域（３３）に隣接し、前記第１導電型ＳｉＣドリフト層（３２）よりドーピング濃度を高められた第１導電型ＳｉＣデプレッション領域（３６）とを形成する工程と、
前記第１導電型ＳｉＣソース領域（３４）上、前記第２導電型ＳｉＣボディ領域（３３）上および前記第１導電型ＳｉＣデプレッション領域（３６）上にわたって、薄膜絶縁膜（４６）を形成する工程と、
前記薄膜絶縁膜（４６）上に、前記第１導電型ＳｉＣソース領域（３４）、前記第２導電型ＳｉＣボディ領域（３３）および前記第１導電型ＳｉＣデプレッション領域（３６）を覆うように、ゲート電極（３８，６１，７１，８１）となる多結晶シリコン膜を形成する工程と、
前記第１導電型ＳｉＣデプレッション領域（３６）上に端部を有するように、前記多結晶シリコン膜の一部を除去して、ゲート電極前駆体（４７）を形成する工程と、
前記ゲート電極前駆体（４７）を酸化する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項４】
前記ゲート電極前駆体（４７）を酸化する工程は、前記ゲート電極（３８，６１，７１，８１）の端部において他の部分より厚く酸化膜を形成する工程を含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
ＳｉＣ半導体基板（３１）の一方側の表面上に第１導電型ＳｉＣドリフト層（３２）を形成する工程と、
前記第１導電型ＳｉＣドリフト層（３２）の表面部に、第１導電型ＳｉＣソース領域（３４）を含む第２導電型ＳｉＣボディ領域（３３）と、前記第１導電型ＳｉＣソース領域（３４）から離隔して前記第２導電型ＳｉＣボディ領域（３３）に隣接し、前記第１導電型ＳｉＣドリフト層（３２）よりドーピング濃度を高められた第１導電型ＳｉＣデプレッション領域（３６）とを形成する工程と、
前記第２導電型ＳｉＣボディ領域（３３）および前記第１導電型ＳｉＣデプレッション領域（３６）の表面部を酸化する工程とを備え、
前記第２導電型ＳｉＣボディ領域（３３）と前記第１導電型ＳｉＣデプレッション領域（３６）とを形成する工程では、前記第１導電型ＳｉＣデプレッション領域（３６）の表面部における添加元素の濃度が、前記第２導電型ＳｉＣボディ領域（３３）の表面部における添加元素の濃度よりも高くなるように、前記第１導電型ＳｉＣデプレッション領域（３６）を形成することを特徴とする半導体装置の製造方法。
【国際調査報告】
2010073991.tif 000018
2010073991.tif 000019
2010073991.tif 000020
2010073991.tif 000021
2010073991.tif 000022
2010073991.tif 000023
2010073991.tif 000024
2010073991.tif 000025