(57)【要約】  半導体装置は、第１基板と、第２基板と、複数の第１搭載層と、複数の第２搭載層と、複数の電源端子と、出力端子と、複数の中継導電部材と、複数のスイッチング素子と、を備える。複数の中継導電部材は、複数の前記第１搭載層および複数の前記第２搭載層に個別に接続される。複数の中継導電部材の各々は、複数の帯状部、および連結部を有する。複数の前記帯状部は、第１方向に延び、かつ厚さ方向および前記第１方向の双方に対して直交する第２方向において互いに離間している。前記連結部は、前記第２方向に延び、かつ複数の前記帯状部を相互に連結している。複数の前記帯状部の一端が前記第１搭載層に接続され、かつ複数の前記帯状部の他端が前記第２搭載層に接続されている。
2018168924.tif 000002
【特許請求の範囲】
【請求項１】
互いに厚さ方向を向く第１主面および第１裏面を有する第１基板と、  前記厚さ方向において前記第１主面が向く側を向く第２主面、および前記第２主面とは反対側を向く第２裏面を有し、かつ前記厚さ方向に対して直交する第１方向において前記第１基板とは離間した第２基板と、  前記第１主面に配置され、かつ導電性を有する複数の第１搭載層と、  前記第２主面に配置され、かつ導電性を有する複数の第２搭載層と、  複数の前記第１搭載層に導通する複数の電源端子と、  複数の前記第２搭載層のいずれかに接続された出力端子と、  複数の前記第１搭載層および複数の前記第２搭載層に個別に接続された複数の中継導電部材と、  複数の前記第１搭載層および複数の前記第２搭載層に搭載された複数のスイッチング素子と、を備え、  複数の前記中継導電部材の各々は、複数の帯状部、および連結部を有し、  複数の前記帯状部は、前記第１方向に延び、かつ前記厚さ方向および前記第１方向の双方に対して直交する第２方向において互いに離間し、  前記連結部は、前記第２方向に延び、かつ複数の前記帯状部を相互に連結し、  複数の前記帯状部の一端が前記第１搭載層に接続され、かつ複数の前記帯状部の他端が前記第２搭載層に接続されていることを特徴とする、半導体装置。
【請求項２】
前記電源端子、前記出力端子および前記中継導電部材は、いずれも金属板から構成され、  前記中継導電部材は、平板状であり、  前記中継導電部材の厚さは、複数の前記電源端子、および前記出力端子のそれぞれの厚さよりも小である、請求項１に記載の半導体装置。
【請求項３】
複数の前記帯状部は、超音波接合により前記第１搭載層および前記第２搭載層の双方に接続されている、請求項２に記載の半導体装置。
【請求項４】
前記第１主面に配置され、かつ複数の前記第１搭載層に搭載された複数の前記スイッチング素子に導通する第１導電層と、  前記第２主面に配置され、かつ複数の前記第２搭載層に搭載された複数の前記スイッチング素子に導通する第２導電層と、をさらに備え、  前記中継導電部材は、前記第１導電層および前記第２導電層にさらに接続され、  複数の前記帯状部の一端が前記第１導電層に接続され、かつ複数の前記帯状部の他端が前記第２導電層に接続されている、請求項２または３に記載の半導体装置。
【請求項５】
複数の前記帯状部は、超音波接合により前記第１導電層および前記第２導電層の双方に接続されている、請求項４に記載の半導体装置。
【請求項６】
複数の前記電源端子は、第１電源端子および第２電源端子を含み、  前記第１電源端子は、複数の前記第１搭載層のいずれかに接続され、  前記第２電源端子は、前記第１導電層に接続されている、請求項５に記載の半導体装置。
【請求項７】
前記出力端子は、複数の前記第２搭載層のいずれかに接続されている、請求項６に記載の半導体装置。
【請求項８】
複数の前記第１搭載層および複数の前記第２搭載層に搭載され、かつ複数の前記スイッチング素子に個別に対応した複数のダイオードをさらに備え、  複数の前記ダイオードの各々は、個別に対応する前記スイッチング素子に導通している、請求項７に記載の半導体装置。
【請求項９】
前記第１裏面および前記第２裏面の双方に接合されたヒートシンクをさらに備え、  前記第１基板および前記第２基板は、前記ヒートシンクに支持されている、請求項７または８に記載の半導体装置。
【請求項１０】
前記厚さ方向から視て前記第１基板および前記第２基板を囲むケースをさらに備え、  前記電源端子、前記出力端子および前記ヒートシンクは、いずれも前記ケースに支持されている、請求項９に記載の半導体装置。
【請求項１１】
前記第１基板および前記第２基板の構成材料は、セラミックスを含む、請求項１０に記載の半導体装置。
【請求項１２】
複数の前記スイッチング素子の各々は、前記厚さ方向において前記第１主面が向く側に設けられた第１電極およびゲート電極と、前記厚さ方向において前記第１裏面が向く側に設けられた第２電極と、を有し、  複数の第２電極は、複数の前記第１搭載層および複数の前記第２搭載層に電気的に接合されている、請求項１０または１１に記載の半導体装置。
【請求項１３】
前記第１主面に配置され、かつ複数の前記第１搭載層に搭載された複数の前記スイッチング素子の前記ゲート電極に導通する複数の第１ゲート層と、  前記第２主面に配置され、かつ複数の前記第２搭載層に搭載された複数の前記スイッチング素子の前記ゲート電極に導通する複数の第２ゲート層と、  複数の前記第１ゲート層および複数の前記第２ゲート層に個別に接続された複数の第１導電部材と、  複数の前記第１ゲート層および複数の前記第２ゲート層のいずれかに導通する複数のゲート端子と、をさらに備え、  複数の前記ゲート端子は、前記ケースに支持されている、請求項１２に記載の半導体装置。
【請求項１４】
前記第１主面に配置され、かつ複数の前記第１搭載層に搭載された複数の前記スイッチング素子の前記第１電極に導通する複数の第１検出層と、  前記第２主面に配置され、かつ複数の前記第２搭載層に搭載された複数の前記スイッチング素子の前記第１電極に導通する複数の第２検出層と、  複数の前記第１検出層および複数の第２検出層に個別に接続された複数の第２導電部材と、  複数の前記第１検出層および複数の第２検出層のいずれかに導通する複数の素子電流検出端子と、をさらに備え、  複数の前記素子電流検出端子は、前記ケースに支持されている、請求項１３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】  本開示は、複数のスイッチング素子が搭載された半導体装置に関する。
【背景技術】
【０００２】  特許文献１には、複数のスイッチング素子としてＩＧＢＴが搭載された半導体装置の一例が開示されている。当該半導体装置は、２枚の絶縁基板を備える。一方の絶縁基板に搭載された複数のスイッチング素子により上アーム回路が構成され、他方の絶縁基板に搭載された複数のスイッチング素子により下アーム回路が構成されている。２枚の絶縁基板には、複数のスイッチング素子が電気的に接合された配線層（銅パターン）が配置されている。上アーム回路および下アーム回路は、配線層に接続された複数のワイヤにより相互に導通している。【０００３】  近年では、電気自動車のモータなどの駆動のため、大電流を流すことが可能な半導体装置の要請が高まっている。２枚の絶縁基板のそれぞれに配置された配線層を複数のワイヤにより相互導通を図った場合、ワイヤの断面積が比較的小であるため、このような半導体装置は、大電流を流す上で不向きである。【０００４】  このため、大電流を流すことに適したものとするために、複数のワイヤに替えて、断面積が比較的大である金属板などの導電部材により複数の配線層の相互導通を図ることが考えられる。しかし、この場合においては、複数のワイヤと比較して、配線層に接合される導電部材の面積が増加する。さらに、絶縁基板の線膨張係数は、配線層および導電部材の線膨張係数よりも小であるため、複数のスイッチング素子から発生した熱に起因した熱応力が絶縁基板に作用する。当該熱応力は、配線層と導電部材との接続部の近傍において集中する。熱応力集中が絶縁基板に繰り返し作用すると、絶縁基板に亀裂が発生するおそれがある。
【発明の概要】
【０００５】  本開示は、先述した事情に鑑み、大電流を流すことを可能としつつ、複数の基板に発生する熱応力集中の緩和を図ることが可能な半導体装置を提供することをその課題とする。
【０００６】  本開示によれば、半導体装置が提供される。前記半導体装置は、第１基板と、第２基板と、複数の第１搭載層と、複数の第２搭載層と、複数の電源端子と、出力端子と、複数の中継導電部材と、複数のスイッチング素子と、を備える。前記第１基板は、互いに厚さ方向を向く第１主面および第１裏面を有する。前記第２基板は、前記厚さ方向において前記第１主面が向く側を向く第２主面と、前記第２主面とは反対側を向く第２裏面と、を有する。前記第２基板は、前記厚さ方向に対して直交する第１方向において前記第１基板とは離間している。前記第１搭載層は、前記第１主面に配置され、かつ導電性を有する。前記第２搭載層は、前記第２主面に配置され、かつ導電性を有する。複数の前記電源端子は、複数の前記第１搭載層に導通する。出力端子は、複数の前記第２搭載層のいずれかに接続される。複数の中継導電部材は、複数の前記第１搭載層および複数の前記第２搭載層に個別に接続される。複数のスイッチング素子は、複数の第１搭載層および複数の第２搭載層に搭載される。複数の中継導電部材の各々は、複数の帯状部、および連結部を有する。複数の前記帯状部は、前記第１方向に延び、かつ前記厚さ方向および前記第１方向の双方に対して直交する第２方向において互いに離間している。前記連結部は、前記第２方向に延び、かつ複数の前記帯状部を相互に連結している。複数の前記帯状部の一端が前記第１搭載層に接続され、かつ複数の前記帯状部の他端が前記第２搭載層に接続されている。
【０００７】  本開示のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
【図面の簡単な説明】
【０００８】
【図１】本開示の一実施形態にかかる半導体装置の斜視図である。
【図２】図１に示す半導体装置の平面図である。
【図３】図１に示す半導体装置の平面図（天板の図示を省略）である。
【図４】図１に示す半導体装置の正面図である。
【図５】図１に示す半導体装置の右側面図である。
【図６】図１に示す半導体装置の左側面図である。
【図７】図１に示す半導体装置の底面図である。
【図８】図３の右側拡大図（第１基板周辺）である。
【図９】図３の左側拡大図（第２基板周辺）である。
【図１０】図３の中央拡大図である。
【図１１】図３のＸＩ−ＸＩ線に沿う断面図である。
【図１２】図３のＸＩＩ−ＸＩＩ線に沿う断面図である。
【図１３】図３のＸＩＩＩ−ＸＩＩＩ線に沿う断面図である。
【図１４】図１０の部分拡大図（中継導電部材周辺）である。
【図１５】図１４のＸＶ−ＸＶ線に沿う断面図である。
【図１６】図１４に示す中継導電部材の接続方法を説明する断面図である。
【図１７】第１搭載層の第１上アーム搭載層に搭載されたスイッチング素子およびダイオードの部分平面拡大図である。
【図１８】第２搭載層の第２上アーム搭載層に搭載されたスイッチング素子およびダイオードの部分平面拡大図である。
【図１９】第１搭載層の第１下アーム搭載層に搭載されたスイッチング素子およびダイオードの部分平面拡大図である。
【図２０】第２搭載層の第２下アーム搭載層に搭載されたスイッチング素子およびダイオードの部分平面拡大図である。
【図２１】図１に示す半導体装置の回路図である。
【図２２】図１に示す半導体装置の構成部材に作用する熱応力の解析結果である。
【図２３】図１に示す半導体装置と、比較例の半導体装置とについて、複数のスイッチング素子のゲートの寄生インダクタンスの測定結果である。
【図２４】図１に示す半導体装置の変形例にかかる部分平面拡大図（中継導電部材周辺）である。
【発明を実施するための形態】
【０００９】  本開示を実施するための形態（以下「実施形態」という。）について、添付図面に基づいて説明する。
【００１０】  図１〜図２０に基づき、本開示の一実施形態にかかる半導体装置Ａ１０について説明する。半導体装置Ａ１０は、複数の基板１０、複数の第１搭載層２１１、複数の第２搭載層２２１、複数の電源端子２３、出力端子２４、複数の中継導電部材２５および複数のスイッチング素子３１を備える。半導体装置Ａ１０では、第１導電層２１２、複数の第１ゲート層２１３、複数の第１検出層２１４、第２導電層２２２、複数の第２ゲート層２２３、複数の第２検出層２２４、複数の第１導電部材２６１、複数の第２導電部材２６２、複数のゲート端子２７、複数の素子電流検出端子２８１、複数のダイオード３２、ヒートシンク５１およびケース６０をさらに備える。なお、図３、および図８〜図１１は、理解の便宜上、天板６９の図示を省略している。図３のＸＩ−ＸＩ線を、一点鎖線で示す。
【００１１】  図１に示す半導体装置Ａ１０は、パワーモジュールである。半導体装置Ａ１０は、様々な電気製品やハイブリッド車などのインバータに用いられる。図１および図２に示すように、複数の基板１０の厚さ方向ｚ（以下「厚さ方向ｚ」に略称する。）から視て、半導体装置Ａ１０は、略矩形状である。ここで、説明の便宜上、厚さ方向ｚに対して直交する方向を第１方向ｘと呼ぶ。厚さ方向ｚおよび第１方向ｘの双方に対して直交する方向を第２方向ｙと呼ぶ。第１方向ｘは、半導体装置Ａ１０の長手方向である。
【００１２】  複数の基板１０は、図１１に示すように、ヒートシンク５１に支持された電気絶縁部材である。半導体装置Ａ１０では、複数の基板１０は、第１基板１１および第２基板１２の２枚から構成される。なお、複数の基板１０の枚数は、これに限定されず、たとえば３枚から構成されてもよい。第１基板１１は、互いに厚さ方向ｚを向く第１主面１１１および第１裏面１１２を有する。第２基板１２は、厚さ方向ｚにおいて第１主面１１１が向く側を向く第２主面１２１と、第２主面１２１とは反対側を向く第２裏面１２２を有する。第２基板１２は、第１方向ｘにおいて第１基板１１とは離間している。これにより、図１０に示すように、第１方向ｘにおいて、第１基板１１と第２基板１２との間には、隙間Ｃが設けられている。
【００１３】  第１基板１１および第２基板１２の構成材料は、熱伝導性に優れたセラミックスを含む。このようなセラミックスとして、たとえば窒化アルミニウム（ＡｌＮ）が挙げられる。第１基板１１および第２基板１２として、ともにＤＢＣ（Direct Bonding Copper）基板を利用してもよい。ＤＢＣ基板は、窒化アルミニウムを含む基板に、厚さ方向ｚにおける当該基板の両面に銅（Ｃｕ）箔を直接接合させたものである。
【００１４】  複数の第１搭載層２１１、第１導電層２１２、複数の第１ゲート層２１３、複数の第１検出層２１４および一対のサーミスタ搭載層２１５は、図３および図８に示すように、いずれも第１基板１１の第１主面１１１に配置された導電部材である。これらの導電部材の構成材料は、銅を含む。第１基板１１としてＤＢＣ基板を用いた場合、これらの導電部材は、第１主面１１１に接合された銅箔をパターニングすることにより容易に得られる。なお、これらの導電部材の表面に銀（Ａｇ）めっきを施してもよい。
【００１５】  複数の第１搭載層２１１は、図８に示すように、複数のスイッチング素子３１および複数のダイオード３２が搭載されている。説明の便宜上、複数の第１搭載層２１１に搭載された複数のスイッチング素子３１を、「複数の第１素子３１ａ」と呼ぶ。半導体装置Ａ１０では、複数の第１搭載層２１１は、第１上アーム搭載層２１１ａおよび第１下アーム搭載層２１１ｂを含む。
【００１６】  図８に示すように、第１上アーム搭載層２１１ａは、第２方向ｙにおける第１基板１１の一端側に位置する。第１上アーム搭載層２１１ａは、第１方向ｘに延びる帯状である。半導体装置Ａ１０では、第１上アーム搭載層２１１ａに複数の第１素子３１ａおよび複数のダイオード３２が、それぞれ５個ずつ搭載されているが、搭載数はこれに限定されない。第１方向ｘにおいてケース６０に近接する第１上アーム搭載層２１１ａの端部には、第２方向ｙに延びる帯状である第１電源パッド２１１ｃが形成されている。
【００１７】  図８に示すように、第１下アーム搭載層２１１ｂは、第２方向ｙにおいて第１上アーム搭載層２１１ａと第１導電層２１２との間に位置する。第１下アーム搭載層２１１ｂは、第１方向ｘに延びる帯状である。半導体装置Ａ１０では、第１下アーム搭載層２１１ｂに複数の第１素子３１ａおよび複数のダイオード３２が、それぞれ５個ずつ搭載されているが、搭載数はこれに限定されない。
【００１８】  第１導電層２１２は、図８に示すように、複数の第１素子３１ａ、および複数の第１搭載層２１１に搭載された複数のダイオード３２の双方に導通している。第１導電層２１２は、第２方向ｙにおいて第１下アーム搭載層２１１ｂに対して第１上アーム搭載層２１１ａとは反対側に位置する。第１導電層２１２は、第１方向ｘに延びる帯状である。第１方向ｘにおいてケース６０に近接する第１導電層２１２の端部には、第２方向ｙに延びる帯状である第２電源パッド２１２ａが形成されている。
【００１９】  複数の第１ゲート層２１３は、図８に示すように、複数の第１素子３１ａに導通している。複数の第１ゲート層２１３は、第１方向ｘに延びる帯状である。複数の第１ゲート層２１３の幅（第２方向ｙにおける寸法）は、複数の第１搭載層２１１、および第１導電層２１２のそれぞれの幅よりも小である。半導体装置Ａ１０では、複数の第１ゲート層２１３は、第１上アームゲート層２１３ａおよび第１下アームゲート層２１３ｂを含む。
【００２０】  図８に示すように、第１上アームゲート層２１３ａは、第２方向ｙにおいて第１上アーム搭載層２１１ａとケース６０との間に位置する。また、図８に示すように、第１下アームゲート層２１３ｂは、第２方向ｙにおいて第１導電層２１２とケース６０との間に位置する。
【００２１】  複数の第１検出層２１４は、図８に示すように、複数の第１素子３１ａに導通している。複数の第１検出層２１４は、第１方向ｘに延びる帯状である。複数の第１検出層２１４の幅（第２方向ｙにおける寸法）は、複数の第１ゲート層２１３の幅と同一である。半導体装置Ａ１０では、複数の第１検出層２１４は、第１上アーム検出層２１４ａおよび第１下アーム検出層２１４ｂを含む。
【００２２】  図８に示すように、第１上アーム検出層２１４ａは、第２方向ｙにおいて第１上アーム搭載層２１１ａと第１上アームゲート層２１３ａとの間に位置する。また、図８に示すように、第１下アーム検出層２１４ｂは、第２方向ｙにおいて第１導電層２１２と第１下アームゲート層２１３ｂとの間に位置する。
【００２３】  一対のサーミスタ搭載層２１５は、図８に示すように、第１方向ｘにおいて互いに離間し、かつサーミスタ３３を搭載している。一対のサーミスタ搭載層２１５は、第１基板１１の隅に位置する。一対のサーミスタ搭載層２１５の周囲には、第１上アーム搭載層２１１ａ、第１上アームゲート層２１３ａおよび第１上アーム検出層２１４ａが位置する。
【００２４】  複数の第２搭載層２２１、第２導電層２２２、複数の第２ゲート層２２３および複数の第２検出層２２４は、図３および図９に示すように、いずれも第２基板１２の第２主面１２１に配置された導電部材である。これらの導電部材の構成材料は、銅を含む。第２基板１２としてＤＢＣ基板を用いた場合、これらの導電部材は、第２主面１２１に接合された銅箔をパターニングすることにより容易に得られる。なお、これらの導電部材の表面に銀めっきを施してもよい。
【００２５】  複数の第２搭載層２２１は、図９に示すように、複数のスイッチング素子３１および複数のダイオード３２が搭載されている。説明の便宜上、複数の第２搭載層２２１に搭載された複数のスイッチング素子３１を、「複数の第２素子３１ｂ」と呼ぶ。半導体装置Ａ１０では、複数の第２搭載層２２１は、第２上アーム搭載層２２１ａおよび第２下アーム搭載層２２１ｂを含む。
【００２６】  図９に示すように、第２上アーム搭載層２２１ａは、第２方向ｙにおける第２基板１２の一端側に位置する。第２上アーム搭載層２２１ａは、第１方向ｘに延びる帯状である。半導体装置Ａ１０では、第２上アーム搭載層２２１ａに複数の第２素子３１ｂおよび複数のダイオード３２が、それぞれ５個ずつ搭載されているが、搭載数はこれに限定されない。
【００２７】  図９に示すように、第２下アーム搭載層２２１ｂは、第２方向ｙにおいて第２上アーム搭載層２２１ａと第２導電層２２２との間に、その一部が位置する。第２下アーム搭載層２２１ｂは、第１方向ｘに延びる帯状である。半導体装置Ａ１０では、第２下アーム搭載層２２１ｂに複数の第２素子３１ｂおよび複数のダイオード３２が、それぞれ５個ずつ搭載されているが、搭載数はこれに限定されない。第１方向ｘにおいてケース６０に近接する第２下アーム搭載層２２１ｂの端部には、第２方向ｙに延びる帯状である出力パッド２２１ｃが形成されている。第２方向ｙにおいて第２下アーム搭載層２２１ｂの一方側に位置する出力パッド２２１ｃの一部は、第１方向ｘにおいて第２上アーム搭載層２２１ａの隣に位置する。第２方向ｙにおいて第２下アーム搭載層２２１ｂの他方側に位置する出力パッド２２１ｃの一部は、第１方向ｘにおいて第２導電層２２２の隣に位置する。
【００２８】  第２導電層２２２は、図９に示すように、複数の第２素子３１ｂ、および複数の第２搭載層２２１に搭載された複数のダイオード３２の双方に導通している。第２導電層２２２は、第２方向ｙにおいて第２下アーム搭載層２２１ｂに対して第２上アーム搭載層２２１ａとは反対側に位置する。第２導電層２２２は、第１方向ｘに延びる帯状である。
【００２９】  複数の第２ゲート層２２３は、図９に示すように、複数の第２素子３１ｂに導通している。複数の第２ゲート層２２３は、第１方向ｘに延びる帯状である。複数の第２ゲート層２２３の幅（第２方向ｙにおける寸法）は、複数の第２搭載層２２１、および第２導電層２２２のそれぞれの幅よりも小である。半導体装置Ａ１０では、複数の第２ゲート層２２３は、第２上アームゲート層２２３ａおよび第２下アームゲート層２２３ｂを含む。
【００３０】  図９に示すように、第２上アームゲート層２２３ａは、第２方向ｙにおいて第２上アーム搭載層２２１ａとケース６０との間に位置する。また、図９に示すように、第２下アームゲート層２２３ｂは、第２方向ｙにおいて第２導電層２２２とケース６０との間に位置する。
【００３１】  複数の第２検出層２２４は、図９に示すように、複数の第２素子３１ｂに導通している。複数の第２検出層２２４は、第１方向ｘに延びる帯状である。複数の第２検出層２２４の幅（第２方向ｙにおける寸法）は、複数の第２ゲート層２２３の幅と同一である。半導体装置Ａ１０では、複数の第２検出層２２４は、第２上アーム検出層２２４ａおよび第２下アーム検出層２２４ｂを含む。
【００３２】  図９に示すように、第２上アーム検出層２２４ａは、第２方向ｙにおいて第２上アーム搭載層２２１ａと第２上アームゲート層２２３ａとの間に位置する。また、図９に示すように、第２下アーム検出層２２４ｂは、第２方向ｙにおいて第２導電層２２２と第２下アームゲート層２２３ｂとの間に位置する。
【００３３】  複数の電源端子２３は、図２および図３に示すように、半導体装置Ａ１０に設けられた外部接続端子の一部である。複数の電源端子２３は、半導体装置Ａ１０の外部に配置された直流電源に接続される。複数の電源端子２３は、ケース６０に支持されている。複数の電源端子２３は、金属板から構成される。当該金属板の構成材料は、たとえば銅である。複数の電源端子２３の厚さは、１．０ｍｍである。
【００３４】  複数の電源端子２３は、第１電源端子２３ａおよび第２電源端子２３ｂを含む。第１電源端子２３ａは、正極（Ｐ端子）である。第１電源端子２３ａは、第１上アーム搭載層２１１ａ（複数の第１搭載層２１１の一つ）の第１電源パッド２１１ｃに接続されている。第２電源端子２３ｂは、負極（Ｎ端子）である。第２電源端子２３ｂは、第１導電層２１２の第２電源パッド２１２ａに接続されている。第１電源端子２３ａおよび第２電源端子２３ｂは、第２方向ｙにおいて互いに離間している。
【００３５】  図８および図１２に示すように、第１電源端子２３ａおよび第２電源端子２３ｂの各々は、外部接続部２３１、内部接続部２３２および中間部２３３を有する。
【００３６】  外部接続部２３１は、半導体装置Ａ１０から露出し、かつ厚さ方向ｚに対して直交する平板状である。外部接続部２３１には、直流電源のケーブルなどが接続される。外部接続部２３１は、ケース６０に支持されている。外部接続部２３１には、厚さ方向ｚに貫通する接続孔２３１ａが設けられている。接続孔２３１ａには、ボルトなどの締結部材が挿入される。なお、外部接続部２３１の表面にニッケル（Ｎｉ）めっきを施してもよい。
【００３７】  内部接続部２３２は、第１電源端子２３ａでは第１上アーム搭載層２１１ａの第１電源パッド２１１ｃに接続され、第２電源端子２３ｂでは第１導電層２１２の第２電源パッド２１２ａに接続される櫛歯状である。半導体装置Ａ１０では、内部接続部２３２は、３つの歯を有し、これら複数の歯が第２方向ｙに沿って配列されている。複数の歯は、厚さ方向ｚに曲げ加工されている。このため、複数の歯は、第２方向ｙから視て鉤状となっている。複数の歯は、いずれも超音波接合により第１電源パッド２１１ｃおよび第２電源パッド２１２ａに接続されている。
【００３８】  中間部２３３は、外部接続部２３１と内部接続部２３２とを相互に連結している。中間部２３３は、第１方向ｘに対する横断面がＬ字状である。中間部２３３は、基部２３３ａおよび起立部２３３ｂを有する。基部２３３ａは、第１方向ｘおよび第２方向ｙに沿っている。第１方向ｘにおける基部２３３ａの一端は、内部接続部２３２につながっている。起立部２３３ｂは、基部２３３ａから厚さ方向ｚに起立している。厚さ方向ｚにおける起立部２３３ｂの一端は、外部接続部２３１につながっている。
【００３９】  出力端子２４は、図２および図３に示すように、半導体装置Ａ１０に設けられた外部接続端子の一部である。出力端子２４は、半導体装置Ａ１０の外部に配置された電力供給対象（モータなど）に接続される。出力端子２４は、ケース６０に支持され、かつ第１方向ｘにおいて第１基板１１および第２基板１２に対して複数の電源端子２３とは反対側に位置する。出力端子２４は、金属板から構成される。当該金属板の構成材料は、たとえば銅である。出力端子２４の厚さは、１．０ｍｍである。
【００４０】  半導体装置Ａ１０では、出力端子２４は、第１端子部２４ａおよび第２端子部２４ｂの２つに分離されている。なお、出力端子２４は、半導体装置Ａ１０のように分離されていない単一の部材でもよい。第１端子部２４ａおよび第２端子部２４ｂは、第２下アーム搭載層２２１ｂ（複数の第２搭載層２２１の一つ）の出力パッド２２１ｃに並列接続されている。したがって、出力端子２４は、複数の第２搭載層２２１のいずれかに接続されている。第１端子部２４ａおよび第２端子部２４ｂは、第２方向ｙにおいて互いに離間している。
【００４１】  図９および図１３に示すように、第１端子部２４ａおよび第２端子部２４ｂの各々は、外部接続部２４１、内部接続部２４２および中間部２４３を有する。
【００４２】  外部接続部２４１は、半導体装置Ａ１０から露出し、かつ厚さ方向ｚに対して直交する平板状である。外部接続部２４１には、電力供給対象に導通するケーブルなどが接続される。外部接続部２４１は、ケース６０に支持されている。外部接続部２４１には、厚さ方向ｚに貫通する接続孔２４１ａが設けられている。接続孔２４１ａには、ボルトなどの締結部材が挿入される。なお、外部接続部２３１の表面にニッケルめっきを施してもよい。
【００４３】  内部接続部２４２は、第１下アーム搭載層２１１ｂの出力パッド２２１ｃに接続される櫛歯状である。半導体装置Ａ１０では、内部接続部２３２は、３つの歯を有し、これら複数の歯が第２方向ｙに沿って配列されている。複数の歯は、厚さ方向ｚに曲げ加工されている。このため、複数の歯は、第２方向ｙから視て鉤状となっている。複数の歯は、いずれも超音波接合により出力パッド２２１ｃに接続されている。
【００４４】  中間部２４３は、外部接続部２４１と内部接続部２４２とを相互に連結している。中間部２４３は、第１方向ｘに対する横断面がＬ字状である。中間部２４３は、基部２４３ａおよび起立部２４３ｂを有する。基部２４３ａは、第１方向ｘおよび第２方向ｙに沿っている。第１方向ｘにおける基部２４３ａの一端は、内部接続部２４２につながっている。起立部２４３ｂは、基部２４３ａから厚さ方向ｚに起立している。厚さ方向ｚにおける起立部２４３ｂの一端は、外部接続部２４１につながっている。
【００４５】  複数の中継導電部材２５は、図３および図１０に示すように、複数の第１搭載層２１１および複数の第２搭載層２２１に個別に接続され、かつ第２搭載層２２１および第２導電層２２２に接続された導電部材である。複数の中継導電部材２５は、厚さ方向ｚに対して直交する平板状である。複数の中継導電部材２５は、金属板から構成される。当該金属板の構成材料は、たとえば銅である。複数の中継導電部材２５の厚さは、０．３〜０．５ｍｍである。このため、複数の中継導電部材２５の厚さは、複数の電源端子２３、および出力端子２４のそれぞれの厚さよりも小である。
【００４６】  図１０に示すように、複数の中継導電部材２５は、第１部材２５ａ、第２部材２５ｂおよび第３部材２５ｃを含む。第１部材２５ａは、隙間Ｃを跨いで第１上アーム搭載層２１１ａ（複数の第１搭載層２１１の一つ）および第２上アーム搭載層２２１ａ（複数の第２搭載層２２１の一つ）に接続されている。これにより、第１上アーム搭載層２１１ａおよび第２上アーム搭載層２２１ａは、相互に導通している。第２部材２５ｂは、隙間Ｃを跨いで第１下アーム搭載層２１１ｂ（複数の第１搭載層２１１の一つ）および第２下アーム搭載層２２１ｂ（複数の第２搭載層２２１の一つ）に接続されている。これにより、第１下アーム搭載層２１１ｂおよび第２下アーム搭載層２２１ｂは、相互に導通している。第３部材２５ｃは、隙間Ｃを跨いで第１導電層２１２および第２導電層２２２に接続されている。これにより、第１導電層２１２および第２導電層２２２は、相互に導通している。第１部材２５ａ、第２部材２５ｂおよび第３部材２５ｃは、第２方向ｙに沿って配列されている。
【００４７】  図１４に示すように、第１部材２５ａ、第２部材２５ｂおよび第３部材２５ｃの各々は、複数の帯状部２５１、および連結部２５２を有する。複数の帯状部２５１は、第１方向ｘに延びている。複数の帯状部２５１は、第２方向ｙにおいて互いに離間している。半導体装置Ａ１０では、複数の帯状部２５１の個数は２つであるが、複数の帯状部２５１の個数はこれに限定されない。連結部２５２は、第２方向ｙに延びている。連結部２５２は、複数の帯状部２５１を相互に連結している。
【００４８】  図１４に示すように、第１部材２５ａおよび第２部材２５ｂでは、複数の帯状部２５１の一端が第１搭載層２１１に接続され、かつ複数の帯状部２５１の他端が第２搭載層２２１に接続されている。第３部材２５ｃでは、複数の帯状部２５１の一端が第１導電層２１２に接続され、かつ複数の帯状部２５１の他端が第２導電層２２２に接続されている。
【００４９】  半導体装置Ａ１０の第１部材２５ａおよび第２部材２５ｂでは、複数の帯状部２５１は、超音波接合により第１搭載層２１１および第２搭載層２２１の双方に接続されている。半導体装置Ａ１０の第３部材２５ｃでは、複数の帯状部２５１は、超音波接合により第１導電層２１２および第２導電層２２２の双方に接続されている。図１４に示すように、複数の帯状部２５１の各々は、一対の接続領域２５１ａを有する。一対の接続領域２５１ａは、第１方向ｘにおける帯状部２５１の両端に位置する。一方の接続領域２５１ａは、帯状部２５１において、複数の第１搭載層２１１、および第１導電層２１２のいずれかに接続される部分である。他方の接続領域２５１ａは、帯状部２５１において、複数の第２搭載層２２１、および第２導電層２２２のいずれかに接続される部分である。
【００５０】  図１４に示すように、厚さ方向ｚから視て、一対の接続領域２５１ａの各々は、一対の第１周縁２５１ｃ、および第２周縁２５１ｄを有する。一対の第１周縁２５１ｃは、第２方向ｙにおいて互いに離間している。第２周縁２５１ｄは、第１方向ｘにおける一対の第１周縁２５１ｃの一端につながっている。図１４では、超音波接合前の一対の第１周縁２５１ｃ、および第２周縁２５１ｄを想像線（二点鎖線）で示している。一対の第１周縁２５１ｃは、超音波接合前の一対の第１周縁２５１ｃに対して、最大間隔Δｅ２で第２方向ｙに向けて膨出している。第２周縁２１５ｄは、超音波接合前の２１５ｄに対して最大間隔Δｅ１で第１方向ｘに向けて膨出している。最大間隔Δｅ１は、最大間隔Δｅ２よりも大である。このような、一対の第１周縁２５１ｃ、および第２周縁２５１ｄの膨出状態は、超音波接合にかかる超音波振動が第２方向ｙに沿った振動である場合により現れる。
【００５１】  図１５に示すように、複数の第２搭載層２２１、および第２導電層２２２のいずれかに接続された接続領域２５１ａでは、複数の第２搭載層２２１、および第２導電層２２２のいずれかに接する下面に対して、一対の第１周縁２５１ｃが位置する上面が第２方向ｙに拡がっている。このため、第２方向ｙにおける一対の接続領域２５１ａの両端は、当該下面から当該上面にかけてテーパが付された形状となる。なお、第１方向ｘにおける一対の接続領域２５１ａの先端においても、このようなテーパが付された形状となる。
【００５２】  図１４に示すように、複数の帯状部２５１の各々は、一対の第１領域Δｘ１および一対の第２領域Δｘ２を有する。厚さ方向ｚから視て、第１領域Δｘ１は、第１基板１１および第２基板１２のいずれかに重なっている。厚さ方向ｚから視て、第１領域Δｘ１は、連結部２５２の周縁と、複数の第１搭載層２１１、複数の第２搭載層２２１、第１導電層２１２および第２導電層２２２のいずれかの周縁との間に位置する。厚さ方向から視て、第２領域Δｘ２は、複数の第１搭載層２１１、複数の第２搭載層２２１、第１導電層２１２および第２導電層２２２のいずれかに重なっている。第２領域Δｘ２は、第１領域Δｘ１と接続領域２５１ａとの間に位置する。第１領域Δｘ１の第１方向ｘにおける寸法は、第２領域Δｘ２の第１方向ｘにおける寸法よりも大である。第２領域Δｘ２は、超音波接合により複数の帯状部２５１の各々に一対の接続領域２５１ａを確実に形成するために設けられる余裕代である。第１方向ｘにおける第２領域Δｘ２の寸法は、たとえば０．５ｍｍである。
【００５３】  図１４および図１５に示すように、一対の接続領域２５１ａの各々の表面には、複数の突起２５１ｂが形成されている。厚さ方向ｚから視て、複数の突起２５１ｂは、網目状に形成されている。複数の突起２５１ｂは、接続領域２５１ａから厚さ方向ｚに向けて突出している。接続領域２５１ａおよび複数の突起２５１ｂを足し合わせた帯状部２５１の端部の厚さｔは、０．３ｍｍである。
【００５４】  図１６に基づき、超音波接合による中継導電部材２５の接続方法について説明する。図１６に示すように、第１方向ｘにおける複数の帯状部２５１の一端は、複数の第１搭載層２１１、複数の第２搭載層２２１、第１導電層２１２および第２導電層２２２のいずれかに接触している。この状態において、当該一端に、キャピラリ８０により厚さ方向ｚの圧縮荷重を作用させる。次いで、第２方向ｙに沿った超音波振動をキャピラリ８０に発生させる。当該超音波振動の周波数は、２０〜６０ｋＨｚである。これにより、当該一端には、一対の接続領域２５１ａおよび複数の突起２５１ｂが形成される。また、当該一端は、キャピラリ８０により厚さ方向ｚの圧縮荷重を受けるため、当該一端の厚さｔ（図１５に示す接続領域２５１ａおよび複数の突起２５１ｂを足し合わせた厚さｔ）は、帯状部２５１の他の領域の厚さよりも薄くなる。突起２５１ｂの形状は、接続領域２５１ａに接触するキャピラリ８０の部分の形状に依存し、特に限定されない。なお、図１４および図１５において図示された例においては、厚さ方向ｚから視て、突起２５１ｂは、第１方向ｘおよび第２方向ｙの双方に対して傾いた格子状である。一対の接続領域２５１ａおよび複数の突起２５１ｂが形成されることにより、当該一端は、複数の第１搭載層２１１、複数の第２搭載層２２１、第１導電層２１２および第２導電層２２２のいずれかに接続される。なお、先述した複数の電源端子２３の内部接続部２３２、および出力端子２４の内部接続部２４２の各々に設けられた複数の歯についても、図１６に示す第２方向ｙに沿った超音波振動を複数の当該歯に与えることにより対象物に接続させることができる。
【００５５】  複数の第１導電部材２６１は、図１０に示すように、隙間Ｃを跨ぐようにして複数の第１ゲート層２１３および複数の第２ゲート層２２３に個別に接続された導電部材である。これにより、第１上アームゲート層２１３ａおよび第２上アームゲート層２２３ａと、第１下アームゲート層２１３ｂおよび第２下アームゲート層２２３ｂとは、それぞれ相互に導通している。半導体装置Ａ１０では、複数の第１導電部材２６１の各々は、複数の金属ワイヤから構成される。当該金属は、たとえばアルミニウム（Ａｌ）である。複数の第１導電部材２６１は、いずれも第１方向ｘに沿っている。
【００５６】  複数の第２導電部材２６２は、図１０に示すように、隙間Ｃを跨ぐようにして複数の第１検出層２１４および複数の第２検出層２２４に個別に接続された導電部材である。これにより、第１上アーム検出層２１４ａおよび第２上アーム検出層２２４ａと、第１下アーム検出層２１４ｂおよび第２下アーム検出層２２４ｂとは、それぞれ相互に導通している。半導体装置Ａ１０では、複数の第２導電部材２６２の各々は、複数の金属ワイヤから構成される。当該金属は、たとえばアルミニウムである。複数の第２導電部材２６２は、いずれも第１方向ｘに沿っている。
【００５７】  複数のゲート端子２７は、図２〜図４に示すように、半導体装置Ａ１０に設けられた外部接続端子の一部である。複数のゲート端子２７は、複数の第１ゲート層２１３および第２ゲート層２２３のいずれかに導通している。複数のゲート端子２７は、外部に配置された半導体装置Ａ１０の駆動回路（ゲートドライバなど）に接続される。複数のゲート端子２７は、ケース６０に支持されている。複数のゲート端子２７は、金属棒から構成される。当該金属棒の構成材料は、たとえば銅である。なお、複数のゲート端子２７の表面に錫（Ｓｎ）めっき、またはニッケルめっきおよび錫めっきを施してもよい。図１１に示すように、複数のゲート端子２７は、第１方向ｘに対する横断面がＬ字状である。複数のゲート端子２７のそれぞれ一部は、ケース６０から厚さ方向ｚにおいて第１基板１１の第１主面１１１が向く側に突出している。
【００５８】  複数のゲート端子２７は、第１ゲート端子２７ａおよび第２ゲート端子２７ｂを含む。第１ゲート端子２７ａは、図１０に示すように、第２方向ｙにおいて第２上アームゲート層２２３ａに近接している。第２ゲート端子２７ｂは、図１０に示すように、第２方向ｙにおいて第１基板１１および第２基板１２に対して第１ゲート端子２７ａとは反対側に位置する。第２ゲート端子２７ｂは、第１下アームゲート層２１３ｂに近接している。
【００５９】  複数の素子電流検出端子２８１は、図２〜図４に示すように、半導体装置Ａ１０に設けられた外部接続端子の一部である。複数の素子電流検出端子２８１は、複数の第１検出層２１４および第２検出層２２４のいずれかに導通している。複数の素子電流検出端子２８１は、外部に配置された半導体装置Ａ１０の制御回路に接続される。複数の素子電流検出端子２８１は、ケース６０に支持されている。複数の素子電流検出端子２８１は、金属棒から構成される。当該金属棒の構成材料は、たとえば銅である。なお、複数の素子電流検出端子２８１の表面に錫めっき、またはニッケルめっきおよび錫めっきを施してもよい。図１１に示すように、複数のゲート端子２７は、第１方向ｘに対する横断面がＬ字状である。複数の素子電流検出端子２８１のそれぞれ一部は、ケース６０から厚さ方向ｚにおいて第１基板１１の第１主面１１１が向く側に突出している。
【００６０】  複数の素子電流検出端子２８１は、第１検出端子２８１ａおよび第２検出端子２８１ｂを含む。第１検出端子２８１ａは、図１０に示すように、第１方向ｘにおいて第１ゲート端子２７ａの隣に位置する。第２検出端子２８１ｂは、図１０に示すように、第１方向ｘにおいて第２ゲート端子２７ｂの隣に位置する。
【００６１】  図２〜図４、および図９に示すように、半導体装置Ａ１０は、電源電流検出端子２８２を備える。電源電流検出端子２８２は、半導体装置Ａ１０に設けられた外部接続端子の一部である。電源電流検出端子２８２は、外部に配置された半導体装置Ａ１０の制御回路に接続される。電源電流検出端子２８２は、ケース６０に支持されている。電源電流検出端子２８２は、金属棒から構成される。当該金属棒の構成材料は、たとえば銅である。なお、電源電流検出端子２８２の表面に錫めっき、またはニッケルめっきおよび錫めっきを施してもよい。電源電流検出端子２８２の形状は、図１１に示す複数のゲート端子２７と同一である。電源電流検出端子２８２の一部は、図１１に示すゲート端子２７と同じく、ケース６０から厚さ方向ｚにおいて第１基板１１の第１主面１１１が向く側に突出している。第２方向ｙにおいて、電源電流検出端子２８２の位置は、第１ゲート端子２７ａの位置と同一である。電源電流検出端子２８２は、第１方向ｘにおいて第１ゲート端子２７ａから第１端子部２４ａ（出力端子２４）側に離間している。
【００６２】  図９に示すように、半導体装置Ａ１０は、電源電流検出ワイヤ４４を備える。電源電流検出ワイヤ４４は、素子電流検出端子２８１と、第１上アーム搭載層２１１ａおよび第２上アーム搭載層２２１ａのいずれかとに接続された導電部材である。半導体装置Ａ１０では、電源電流検出ワイヤ４４の一端は、第２上アーム搭載層２２１ａに接続されている。これにより、素子電流検出端子２８１は、第２上アーム搭載層２２１ａおよび第１上アーム搭載層２１１ａに導通している。電源電流検出ワイヤ４４の構成材料は、たとえばアルミニウムである。
【００６３】  図２〜図４、および図８に示すように、半導体装置Ａ１０は、一対のサーミスタ端子２９を備える。一対のサーミスタ端子２９は、半導体装置Ａ１０に設けられた外部接続端子の一部である。一対のサーミスタ端子２９は、外部に配置された半導体装置Ａ１０の制御回路に接続される。一対のサーミスタ端子２９は、ケース６０に支持されている。一対のサーミスタ端子２９は、金属棒から構成される。当該金属棒の構成材料は、たとえば銅である。なお、一対のサーミスタ端子２９の表面に錫めっき、またはニッケルめっきおよび錫めっきを施してもよい。一対のサーミスタ端子２９の形状は、図１１に示す複数のゲート端子２７と同一である。一対のサーミスタ端子２９の一部は、図１１に示すゲート端子２７と同じく、ケース６０から厚さ方向ｚにおいて第１基板１１の第１主面１１１が向く側に突出している。第２方向ｙにおいて、一対のサーミスタ端子２９の位置は、第１ゲート端子２７ａの位置と同一である。一対のサーミスタ端子２９は、第１方向ｘにおいて第１ゲート端子２７ａから第１電源端子２３ａ側に離間している。一対のサーミスタ端子２９は、第１方向ｘにおいて互いに離間している。
【００６４】  図８に示すように、半導体装置Ａ１０は、一対のサーミスタワイヤ４５を備える。一対のサーミスタワイヤ４５は、一対のサーミスタ端子２９および一対のサーミスタ搭載層２１５に個別に接続された導電部材である。これにより、一対の電源電流検出端子２８２は、一対のサーミスタ搭載層２１５に導通している。一対のサーミスタワイヤ４５の構成材料は、たとえばアルミニウムである。
【００６５】  複数のスイッチング素子３１（複数の第１素子３１ａおよび複数の第２素子３１ｂ）は、図３に示すように、複数の第１搭載層２１１および複数の第２搭載層２２１に搭載された半導体素子である。複数の第１搭載層２１１および複数の第２搭載層２２１のそれぞれにおいて、複数のスイッチング素子３１は、いずれも第１方向ｘに沿って配列されている。複数のスイッチング素子３１は、シリコン（Ｓｉ）または炭化ケイ素（ＳｉＣ）を主成分としたＩＧＢＴ（Insulated Gate Bipolar Transistor）である。なお、複数のスイッチング素子３１は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）であってもよい。半導体装置Ａ１０では、複数のスイッチング素子３１がＩＧＢＴである場合について説明する。
【００６６】  図１１、および図１７〜図２０に示すように、複数のスイッチング素子３１の各々は、第１電極３１１、第２電極３１２およびゲート電極３１３を有する。
【００６７】  図１７〜図２０に示すように、第１電極３１１は、厚さ方向ｚにおいて第１基板１１の第１主面１１１（または第２基板１２の第２主面１２１）が向く側に位置するスイッチング素子３１の上端に設けられている。第１電極３１１には、スイッチング素子３１の内部からエミッタ電流が流れる。半導体装置Ａ１０では、第１電極３１１は、第２方向ｙに離間した一対の領域を有する。
【００６８】  図１１に示すように、第２電極３１２は、厚さ方向ｚにおいて第１基板１１の第１主面１１１（または第２基板１２の第２主面１２１）が向く側とは反対側に位置するスイッチング素子３１の下端に設けられている。第２電極３１２には、コレクタ電流がスイッチング素子３１の内部に向けて流れる。
【００６９】  第２電極３１２は、複数の第１搭載層２１１および複数の第２搭載層２２１のいずれかに導電接合層３９により電気的に接合されている。これにより、複数のスイッチング素子３１の第２電極３１２の各々は、複数の第１搭載層２１１および複数の第２搭載層２２１のいずれかに導通している。導電接合層３９の構成材料は、錫を主成分とする鉛フリーはんだなどである。
【００７０】  図１７〜図２０に示すように、ゲート電極３１３は、厚さ方向ｚにおいて第１基板１１の第１主面１１１（または第２基板１２の第２主面１２１）が向く側に位置するスイッチング素子３１の上端に設けられている。半導体装置Ａ１０では、ゲート電極３１３は、第１電極３１１の一対の領域に第２方向ｙにおいて挟まれている。ゲート電極３１３には、スイッチング素子３１を駆動させるためのゲート電圧が印加される。厚さ方向ｚから視て、ゲート電極３１３の面積は、第１電極３１１の面積よりも小である。
【００７１】  複数のダイオード３２は、図３に示すように、複数の第１搭載層２１１および複数の第２搭載層２２１に搭載されている。複数のダイオード３２は、複数のスイッチング素子３１に個別に対応している。複数のダイオード３２の各々は、個別に対応するスイッチング素子３１に導通している。半導体装置Ａ１０では、複数のダイオード３２は、ショットキーバリアダイオードである。
【００７２】  図１１、および図１７〜図２０に示すように、複数のダイオード３２の各々は、アノード電極３２１およびカソード電極３２２を有する。アノード電極３２１は、厚さ方向ｚにおいて第１基板１１の第１主面１１１（または第２基板１２の第２主面１２１）が向く側に位置するダイオード３２の上端に設けられている。カソード電極３２２は、厚さ方向ｚにおいて第１基板１１の第１主面１１１（または第２基板１２の第２主面１２１）が向く側とは反対側に位置するダイオード３２の下端に設けられている。カソード電極３２２は、複数の第１搭載層２１１および複数の第２搭載層２２１のいずれかに導電接合層３９により電気的に接合されている。これにより、複数のダイオード３２のカソード電極３２２の各々は、複数の第１搭載層２１１および複数の第２搭載層２２１のいずれかに導通している。
【００７３】  半導体装置Ａ１０では、図３および図８に示すように、サーミスタ３３を備える。サーミスタ３３は、一対のサーミスタ搭載層２１５に電気的に接合されている。半導体装置Ａ１０では、サーミスタ３３は、ＮＴＣ（Negative Temperature Coefficient）サーミスタである。ＮＴＣサーミスタは、温度上昇に対して緩やかに抵抗が低下する特性を有する。サーミスタ３３は、半導体装置Ａ１０の温度検出用センサとして用いられる。サーミスタ３３は、一対のサーミスタ搭載層２１５および一対のサーミスタワイヤ４５を介して、一対のサーミスタ端子２９に導通している。
【００７４】  半導体装置Ａ１０は、図１７〜図２０に示すように、複数の第１ワイヤ４１１〜第６ワイヤ４１６、複数の第１ゲートワイヤ４２１および複数の第１検出ワイヤ４３１を備える。これらは、一端が複数のスイッチング素子３１および複数のダイオード３２のいずれかに個別に、または複数のスイッチング素子３１および複数のダイオード３２に個別に接続された導電部材である。これらの導電部材の構成材料は、たとえばアルミニウムである。
【００７５】  図１７に基づき、第１上アーム搭載層２１１ａに搭載された複数の第１素子３１ａと、これらに個別に対応する複数のダイオード３２とに個別に接続された複数の第１ワイヤ４１１、複数の第２ワイヤ４１２および複数の第３ワイヤ４１３について説明する。複数の第１ワイヤ４１１は、複数の第１素子３１ａの第１電極３１１と、第１下アーム搭載層２１１ｂとに個別に接続されている。複数の第２ワイヤ４１２は、複数のダイオード３２のアノード電極３２１と、第１下アーム搭載層２１１ｂとに個別に接続されている。これにより、第１上アーム搭載層２１１ａに搭載された複数の第１素子３１ａの第１電極３１１と、これらに個別に対応する複数のダイオード３２のアノード電極３２１とは、第１下アーム搭載層２１１ｂに導通している。複数の第３ワイヤ４１３は、複数の第１素子３１ａの第１電極３１１と、これらに個別に対応する複数のダイオード３２のアノード電極３２１とに接続されている。これにより、第１上アーム搭載層２１１ａに搭載された複数のダイオード３２のアノード電極３２１の各々は、個別に対応する第１素子３１ａの第１電極３１１に導通している。
【００７６】  図１７に基づき、第１上アーム搭載層２１１ａに搭載された複数の第１素子３１ａに個別に接続された複数の第１ゲートワイヤ４２１および複数の第１検出ワイヤ４３１について説明する。複数の第１ゲートワイヤ４２１は、複数の第１素子３１ａのゲート電極３１３と、第１上アームゲート層２１３ａとに個別に接続されている。複数の第１検出ワイヤ４３１は、複数の第１素子３１ａの第１電極３１１と、第１上アーム検出層２１４ａとに個別に接続されている。
【００７７】  図１８に基づき、第２上アーム搭載層２２１ａに搭載された複数の第２素子３１ｂと、これらに個別に対応する複数のダイオード３２とに個別に接続された複数の第１ワイヤ４１１、複数の第２ワイヤ４１２および複数の第３ワイヤ４１３について説明する。複数の第１ワイヤ４１１は、複数の第２素子３１ｂの第１電極３１１と、第２下アーム搭載層２２１ｂとに個別に接続されている。複数の第２ワイヤ４１２は、複数のダイオード３２のアノード電極３２１と、第２下アーム搭載層２２１ｂとに個別に接続されている。これにより、第２上アーム搭載層２２１ａに搭載された複数の第２素子３１ｂの第１電極３１１と、これらに個別に対応する複数のダイオード３２のアノード電極３２１とは、第２下アーム搭載層２２１ｂに導通している。複数の第３ワイヤ４１３は、複数の第２素子３１ｂの第１電極３１１と、これらに個別に対応する複数のダイオード３２のアノード電極３２１とに接続されている。これにより、第２上アーム搭載層２２１ａに搭載された複数のダイオード３２のアノード電極３２１の各々は、個別に対応する第１素子３１ａの第１電極３１１に導通している。
【００７８】  図１８に基づき、第２上アーム搭載層２２１ａに搭載された複数の第２素子３１ｂに個別に接続された複数の第１ゲートワイヤ４２１および複数の第１検出ワイヤ４３１について説明する。複数の第１ゲートワイヤ４２１は、複数の第２素子３１ｂのゲート電極３１３と、第２上アームゲート層２２３ａとに個別に接続されている。複数の第１検出ワイヤ４３１は、複数の第２素子３１ｂの第１電極３１１と、第２上アーム検出層２２４ａとに個別に接続されている。
【００７９】  図１９に基づき、第１下アーム搭載層２１１ｂに搭載された複数の第１素子３１ａと、これらに個別に対応する複数のダイオード３２とに個別に接続された複数の第４ワイヤ４１４、複数の第５ワイヤ４１５および複数の第６ワイヤ４１６について説明する。複数の第４ワイヤ４１４は、複数の第１素子３１ａの第１電極３１１の一方の領域と、第１導電層２１２とに個別に接続されている。複数の第５ワイヤ４１５は、複数の第１素子３１ａの第１電極３１１の他方の領域と、第１導電層２１２とに個別に接続されている。これにより、第１下アーム搭載層２１１ｂに搭載された複数の第１素子３１ａの第１電極３１１は、第１導電層２１２に導通している。複数の第６ワイヤ４１６は、複数の第１素子３１ａの第１電極３１１の他方の領域と、これらに個別に対応する複数のダイオード３２のアノード電極３２１とに接続されている。これにより、第１下アーム搭載層２１１ｂに搭載された複数のダイオード３２のアノード電極３２１の各々は、個別に対応する第２素子３１ｂの第１電極３１１に導通しており、かつ複数の第５ワイヤ４１５を介して第１導電層２１２に導通している。
【００８０】  図１７によれば、第１上アーム搭載層２１１ａは、複数の第１素子３１ａおよび複数の第１ワイヤ４１１を介して第１下アーム搭載層２１１ｂに導通している。図１９によれば、第１下アーム搭載層２１１ｂは、複数の第１素子３１ａおよび複数の第５ワイヤ４１５を介して第１導電層２１２に導通している。したがって、第１上アーム搭載層２１１ａおよび第１導電層２１２は相互に導通しているため、複数の電源端子２３は、複数の第１搭載層２１１に導通していることがいえる。
【００８１】  図８および図１９に基づき、第１下アーム搭載層２１１ｂに搭載された複数の第１素子３１ａに個別に接続された複数の第１ゲートワイヤ４２１および複数の第１検出ワイヤ４３１について説明する。複数の第１ゲートワイヤ４２１は、複数の第１素子３１ａのゲート電極３１３と、第１下アームゲート層２１３ｂとに個別に接続されている。複数の第１検出ワイヤ４３１は、複数の第１素子３１ａの第１電極３１１と、第１下アーム検出層２１４ｂとに個別に接続されている。
【００８２】  図２０に基づき、第２下アーム搭載層２２１ｂに搭載された複数の第２素子３１ｂと、これらに個別に対応する複数のダイオード３２とに個別に接続された複数の第４ワイヤ４１４、複数の第５ワイヤ４１５および複数の第６ワイヤ４１６について説明する。複数の第４ワイヤ４１４は、複数の第２素子３１ｂの第１電極３１１の一方の領域と、第２導電層２２２とに個別に接続されている。複数の第５ワイヤ４１５は、複数の第２素子３１ｂの第１電極３１１の他方の領域と、第２導電層２２２とに個別に接続されている。これにより、第２下アーム搭載層２２１ｂに搭載された複数の第２素子３１ｂの第１電極３１１は、第２導電層２２２に導通している。複数の第６ワイヤ４１６は、複数の第２素子３１ｂの第１電極３１１の他方の領域と、これらに個別に対応する複数のダイオード３２のアノード電極３２１とに接続されている。これにより、第２下アーム搭載層２２１ｂに搭載された複数のダイオード３２のアノード電極３２１の各々は、個別に対応する第２素子３１ｂの第１電極３１１に導通しており、かつ複数の第５ワイヤ４１５を介して第２導電層２２２に導通している。
【００８３】  図１８によれば、第２上アーム搭載層２２１ａは、複数の第２素子３１ｂおよび複数の第１ワイヤ４１１を介して第２下アーム搭載層２２１ｂに導通している。図２０によれば、第２下アーム搭載層２２１ｂは、複数の第２素子３１ｂおよび複数の第５ワイヤ４１５を介して第２導電層２２２に導通している。したがって、第２上アーム搭載層２２１ａおよび第２導電層２２２は相互に導通している。
【００８４】  図９および図２０に基づき、第２下アーム搭載層２２１ｂに搭載された複数の第２素子３１ｂに個別に接続された複数の第１ゲートワイヤ４２１および複数の第１検出ワイヤ４３１について説明する。複数の第１ゲートワイヤ４２１は、複数の第２素子３１ｂのゲート電極３１３と、第２下アームゲート層２２３ｂとに個別に接続されている。複数の第１検出ワイヤ４３１は、複数の第２素子３１ｂの第１電極３１１と、第２下アーム検出層２２４ｂとに個別に接続されている。
【００８５】  半導体装置Ａ１０は、図１０に示すように、複数の第２ゲートワイヤ４２２を備える。複数の第２ゲートワイヤ４２２は、複数のゲート端子２７と、複数の第１ゲート層２１３および複数の第２ゲート層２２３のいずれかとに個別に接続された導電部材である。半導体装置Ａ１０では、複数の第２ゲートワイヤ４２２の本数は２本である。複数の第２ゲートワイヤ４２２の構成材料は、たとえばアルミニウムである。
【００８６】  図１０に示すように、一方の第２ゲートワイヤ４２２は、第１ゲート端子２７ａおよび第１上アームゲート層２１３ａに接続されている。これにより、第１ゲート端子２７ａは、第１上アーム搭載層２１１ａに搭載された複数の第１素子３１ａのゲート電極３１３と、第２上アーム搭載層２２１ａに搭載された複数の第２素子３１ｂのゲート電極３１３とに導通している。第１上アームゲート層２１３ａにおいて、第１方向ｘにおいて対向する第２基板１２に対して最も近接した第１ゲートワイヤ４２１の接続位置と、この隣に位置する第１ゲートワイヤ４２１の接続位置との間に、一方の第２ゲートワイヤ４２２が接続されている。
【００８７】  図１０に示すように、他方の第２ゲートワイヤ４２２は、第２ゲート端子２７ｂおよび第２下アームゲート層２２３ｂに接続されている。これにより、第２ゲート端子２７ｂは、第１下アーム搭載層２１１ｂに搭載された複数の第１素子３１ａのゲート電極３１３と、第２下アーム搭載層２２１ｂに搭載された複数の第２素子３１ｂのゲート電極３１３とに導通している。第２下アームゲート層２２３ｂにおいて、第１方向ｘにおいて対向する第１基板１１に対して最も近接した第１ゲートワイヤ４２１の接続位置と、この隣に位置する第１ゲートワイヤ４２１の接続位置との間に、他方の第２ゲートワイヤ４２２が接続されている。
【００８８】  半導体装置Ａ１０は、図１０に示すように、複数の第２検出ワイヤ４３２を備える。複数の第２検出ワイヤ４３２は、複数の素子電流検出端子２８１と、複数の第１検出層２１４および複数の第２検出層２２４のいずれかとに個別に接続された導電部材である。半導体装置Ａ１０では、複数の第２検出ワイヤ４３２の本数は２本である。複数の第２検出ワイヤ４３２の構成材料は、たとえばアルミニウムである。
【００８９】  図１０に示すように、一方の第２検出ワイヤ４３２は、第１検出端子２８１ａおよび第２上アーム検出層２２４ａに接続されている。これにより、第１検出端子２８１ａは、第１上アーム搭載層２１１ａに搭載された複数の第１素子３１ａの第１電極３１１と、第２上アーム搭載層２２１ａに搭載された複数の第２素子３１ｂの第１電極３１１とに導通している。第２上アーム検出層２２４ａにおいて、第１方向ｘにおいて対向する第１基板１１に対して最も近接した第１検出ワイヤ４３１の接続位置と、この隣に位置する第１検出ワイヤ４３１の接続位置との間に、一方の第２検出ワイヤ４３２が接続されている。
【００９０】  図１０に示すように、他方の第２検出ワイヤ４３２は、第２検出端子２８１ｂおよび第１下アーム検出層２１４ｂに接続されている。これにより、第２検出端子２８１ｂは、第１下アーム搭載層２１１ｂに搭載された複数の第１素子３１ａの第１電極３１１と、第２下アーム搭載層２２１ｂに搭載された複数の第２素子３１ｂの第１電極３１１とに導通している。第１下アーム検出層２１４ｂにおいて、第１方向ｘにおいて対向する第２基板１２に対して最も近接した第１検出ワイヤ４３１の接続位置と、この隣に位置する第１検出ワイヤ４３１の接続位置との間に、他方の第２検出ワイヤ４３２が接続されている。
【００９１】  ヒートシンク５１は、図１１に示すように、第１基板１１の第１裏面１１２、および第２基板１２の第２裏面１２２の双方に接合されている。これにより、第１基板１１および第２基板１２は、ヒートシンク５１に支持されている。ヒートシンク５１は、平坦な金属板から構成される。当該金属は、たとえば銅である。なお、ヒートシンク５１の表面にニッケルめっきを施してもよい。半導体装置Ａ１０のから露出するヒートシンク５１の部分には、ヒートシンク５１とは異なる冷却部材を取り付けてもよい。図７〜図９に示すように、厚さ方向ｚから視てヒートシンク５１の四隅には複数の支持孔５１１が設けられている。複数の支持孔５１１は、厚さ方向ｚにおいてヒートシンク５１を貫通している。複数の支持孔５１１は、第１基板１１および第２基板１２が支持されたヒートシンク５１をケース６０に支持するために用いられる。
【００９２】  伝熱層５２は、図１１に示すように、第１基板１１の第１裏面１１２、および第２基板１２の第２裏面１２２に配置されている。伝熱層５２は、銅箔などの金属材料から構成される。伝熱層５２は、複数のスイッチング素子３１の駆動により発生した熱をヒートシンク５１に伝導させる。
【００９３】  接着層５９は、図１１に示すように、ヒートシンク５１と伝熱層５２との間に介在している。接着層５９は、ヒートシンク５１を第１基板１１および第２基板１２の双方に接合させるために用いられる。接着層５９の構成材料は、錫を主成分とする鉛フリーはんだなどである。ヒートシンク５１は、伝熱層５２および接着層５９を介して第１基板１１および第２基板１２の双方に接合されている。
【００９４】  ケース６０は、図２〜図６に示すように、厚さ方向ｚから視て第１基板１１および第２基板１２を囲む電気絶縁部材である。ケース６０の構成材料は、ＰＰＳ（ポリフェニレンサルファイド）など、耐熱性に優れた合成樹脂である。ケース６０は、一対の第１側壁６１１、一対の第２側壁６１２、複数の取付け部６２、電源端子台６３および出力端子台６４を有する。
【００９５】  図２および図３に示すように、一対の第１側壁６１１は、第１方向ｘにおいて互いに離間している。一対の第１側壁６１１は、第２方向ｙおよび厚さ方向ｚの双方に沿って配置され、かつ厚さ方向ｚにおける一端がヒートシンク５１に接している。
【００９６】  図２および図３に示すように、一対の第２側壁６１２は、第２方向ｙにおいて互いに離間している。一対の第２側壁６１２は、第１方向ｘおよび厚さ方向ｚの双方に沿って配置され、かつ厚さ方向ｚにおける一端がヒートシンク５１に接している。第１方向ｘにおける一対の第２側壁６１２の両端は、一対の第１側壁６１１につながっている。一方の第２側壁６１２の内部には、第１ゲート端子２７ａ、第１検出端子２８１ａ、電源電流検出端子２８２および一対のサーミスタ端子２９が配置されている。また、他方の第２側壁６１２の内部には、第２ゲート端子２７ｂおよび第２検出端子２８１ｂが配置されている。図８〜図１０に示すように、厚さ方向ｚにおいて第１基板１１および第２基板１２に近接するこれらの端子の端部は、一対の第２側壁６１２に支持されている。
【００９７】  図２、図８および図９に示すように、複数の取付け部６２は、厚さ方向ｚから視てケース６０の四隅に設けられた部分である。複数の取付け部６２の下面に、ヒートシンク５１が接する。複数の取付け部６２の各々には、厚さ方向ｚに貫通する取付け孔６２１が設けられている。複数の取付け孔６２１の位置は、ヒートシンク５１の複数の支持孔５１１の位置に対応している。複数の取付け孔６２１および複数の支持孔５１１に、ピンなどの締結部材をはめ込むことによって、ヒートシンク５１はケース６０に支持される。
【００９８】  図２、図５および図８に示すように、電源端子台６３は、一方の第１側壁６１１から第１方向ｘの外方に向けて突出している。電源端子台６３には、複数の電源端子２３が支持される。電源端子台６３は、第１端子台６３１および第２端子台６３２を有する。第１端子台６３１および第２端子台６３２は、第２方向ｙにおいて互いに離間している。第１端子台６３１には、第１電源端子２３ａが支持される。第１端子台６３１から第１電源端子２３ａの外部接続部２３１が露出している。第２端子台６３２には、第２電源端子２３ｂが支持される。第２端子台６３２から第２電源端子２３ｂの外部接続部２３１が露出している。第１端子台６３１と第２端子台６３２との間には、第１方向ｘに延びる複数の溝部６３３が形成されている。図８および図１２に示すように、第１端子台６３１および第２端子台６３２の内部には、一対のナット６３４が配置されている。一対のナット６３４は、第１電源端子２３ａおよび第２電源端子２３ｂに設けられた一対の接続孔２３１ａに対応している。一対の接続孔２３１ａに挿入されたボルトなどの締結部材は、一対のナット６３４にはめ合う。
【００９９】  図２、図６および図９に示すように、出力端子台６４は、他方の第１側壁６１１から第１方向ｘの外方に向けて突出している。出力端子台６４には、出力端子２４が支持されている。出力端子台６４は、第１端子台６４１および第２端子台６４２を有する。第１端子台６４１および第２端子台６４２は、第２方向ｙにおいて互いに離間している。第１端子台６４１には、出力端子２４の第１端子部２４ａが支持される。第１端子台６４１から第１端子部２４ａの外部接続部２４１が露出している。第２端子台６４２には、出力端子２４の第２端子部２４ｂが支持される。第２端子台６４２から第２端子部２４ｂの外部接続部２４１が露出している。第１端子台６４１と第２端子台６４２との間には、第１方向ｘに延びる複数の溝部６４３が形成されている。図９および図１３に示すように、第１端子台６４１および第２端子台６４２の内部には、一対のナット６４４が配置されている。一対のナット６４４は、第１端子部２４ａおよび第２端子部２４ｂに設けられた一対の接続孔２４１ａに対応している。一対の接続孔２４１ａに挿入されたボルトなどの締結部材は、一対のナット６４４にはめ合う。
【０１００】  天板６９は、図２に示すように、ヒートシンク５１およびケース６０によって形成された半導体装置Ａ１０の内部領域を塞ぐ部材である。天板６９は、第１基板１１の第１主面１１１、および第２基板１２の第２主面１２１の双方に対向している。天板６９は、厚さ方向ｚにおいて第１主面１１１および第２主面１２１の双方に対して離間した状態で、ケース６０の一対の第１側壁６１１および一対の第２側壁６１２に支持されている。天板６９は、電気絶縁性を有する合成樹脂から構成される。なお、天板６９に替えて、当該内部領域をシリコーンゲルなどで充填させてもよい。
【０１０１】  次に、図２１に基づき、半導体装置Ａ１０における回路構成について説明する。
【０１０２】  図２１に示すように、半導体装置Ａ１０においては、上アーム回路７１および下アーム回路７２の２つのスイッチング回路が構成されている。上アーム回路７１は、第１上アーム搭載層２１１ａおよび第２上アーム搭載層２２１ａと、これらに搭載された複数のスイッチング素子３１および複数のダイオード３２とにより構成される。第１上アーム搭載層２１１ａおよび第１下アーム搭載層２１１ｂに搭載された複数のスイッチング素子３１および複数のダイオード３２は、いずれも第１電源端子２３ａと出力端子２４との間において並列接続されている。上アーム回路７１における複数のスイッチング素子３１のゲート電極３１３は、いずれも第１ゲート端子２７ａに並列接続されている。半導体装置Ａ１０の外部に配置されたゲートドライバなどの駆動回路により、第１ゲート端子２７ａにゲート電圧が印加されることで、上アーム回路７１における複数のスイッチング素子３１は同時に駆動する。
【０１０３】  上アーム回路７１における複数のスイッチング素子３１の第１電極３１１は、いずれも第１検出端子２８１ａに並列接続されている。上アーム回路７１における複数のスイッチング素子３１に流れるエミッタ電流は、第１検出端子２８１ａを介して、半導体装置Ａ１０の外部に配置された制御回路に入力される。
【０１０４】  上アーム回路７１において、第１電源端子２３ａおよび第２電源端子２３ｂにより第１上アーム搭載層２１１ａおよび第１下アーム搭載層２１１ｂに印加された電圧は、電源電流検出端子２８２を介して、外部に配置された半導体装置Ａ１０の制御回路に入力される。
【０１０５】  下アーム回路７２は、第１下アーム搭載層２１１ｂおよび第２下アーム搭載層２２１ｂと、これらに搭載された複数のスイッチング素子３１および複数のダイオード３２とにより構成される。第１下アーム搭載層２１１ｂおよび第２下アーム搭載層２２１ｂに搭載された複数のスイッチング素子３１および複数のダイオード３２は、いずれも出力端子２４と第２電源端子２３ｂとの間において並列接続されている。下アーム回路７２における複数のスイッチング素子３１のゲート電極３１３は、いずれも第２ゲート端子２７ｂに並列接続されている。半導体装置Ａ１０の外部に配置されたゲートドライバなどの駆動回路により、第２ゲート端子２７ｂにゲート電圧が印加されることで、下アーム回路７２における複数のスイッチング素子３１は同時に駆動する。
【０１０６】  下アーム回路７２における複数のスイッチング素子３１の第１電極３１１は、いずれも第２検出端子２８１ｂに並列接続されている。下アーム回路７２における複数のスイッチング素子３１に流れるエミッタ電流は、第２検出端子２８１ｂを介して、半導体装置Ａ１０の外部に配置された制御回路に入力される。
【０１０７】  第１電源端子２３ａおよび第２電源端子２３ｂに直流電源が接続され、かつ上アーム回路７１および下アーム回路７２における複数のスイッチング素子３１が駆動することによって、出力端子２４から様々な周波数の交流電圧が出力される。出力端子２４から出力された当該交流電圧は、モータなどの電力供給対象に供給される。
【０１０８】  次に、半導体装置Ａ１０の作用効果について説明する。
【０１０９】  ＜複数の中継導電部材２５による作用効果＞  半導体装置Ａ１０は、複数の第１搭載層２１１および複数の第２搭載層２２１に個別に接続された複数の中継導電部材２５を備える。複数の中継導電部材２５の各々は、複数の帯状部２５１、および複数の連結部２５２を有する。複数の帯状部２５１は、第１方向ｘに延び、かつ第２方向ｙにおいて互いに離間している。連結部２５２は、第２方向ｙに延び、かつ複数の帯状部２５１を相互に連結している。複数の帯状部２５１の一端が第１搭載層２１１に接続され、かつ複数の帯状部２５１の他端が第２搭載層２２１に接続されている。複数の帯状部２５１の第１方向ｘに対する断面積は、複数のワイヤの断面積よりも大となるため、中継導電部材２５には、より多くの電流を流すことができる。このため、半導体装置Ａ１０に大電流を流すことが可能となる。また、複数の第１搭載層２１１および複数の第２導電層２２２に対する複数の中継導電部材２５の接続面積を、複数の中継導電部材２５を矩形状の金属板とした場合よりも縮小することができる。このため、複数の基板１０に発生する熱応力の集中範囲が縮小される。したがって、半導体装置Ａ１０によれば、大電流を流すことを可能としつつ、複数の基板１０に発生する熱応力集中の緩和を図ることが可能となる。
【０１１０】  中継導電部材２５を金属製の平板状とし、かつその厚さを、複数の電源端子２３および出力端子２４のそれぞれの厚さよりも小とすることにより、複数の基板１０に発生する熱応力集中の緩和をより効果的に図ることができる。図２２に示すように、中継導電部材２５の厚さを複数の電源端子２３および出力端子２４と同じ１．０ｍｍから徐々に小とすると、複数の帯状部２５１の各々の接続領域２５１ａにおける最大ミーゼス応力が低下する。これは、中継導電部材２５の厚さを徐々に小とすることに伴い、複数の帯状部２５１に発生する熱ひずみが徐々に小となるためであると考えられる。一対の接続領域２５１ａの最大ミーゼス応力の低下に伴い、第１基板１１および第２基板１２における最大主応力が低下する。このため、第１基板１１および第２基板１２に発生する熱応力集中が緩和されることがいえる。熱応力集中による第１基板１１および第２基板１２の損傷を有効に回避する観点から、中継導電部材２５の厚さは、０．３〜０．５ｍｍであることが好ましい。
【０１１１】  複数の帯状部２５１は、超音波接合により第１搭載層２１１および第２搭載層２２１の双方に接続されている。図１６に示すように、超音波接合では、ワイヤボンディングと比較してキャピラリ８０の側方移動量がごく僅かであるため、第１基板１１の第１主面１１１、および第２基板１２の第２主面１２１において、キャピラリ８０の側方移動余裕を設ける必要がない。これにより、複数のスイッチング素子３１を、複数の第１搭載層２１１および複数の第２搭載層２２１により多く搭載できるため、半導体装置Ａ１０の出力向上を図ることができる。
【０１１２】  ＜複数の第２ゲートワイヤ４２２および複数の第２検出ワイヤ４３２による作用効果＞  半導体装置Ａ１０では、互いに隣り合う複数のゲート端子２７および複数の素子電流検出端子２８１を備える。具体的には、第１ゲート端子２７ａおよび第１検出端子２８１ａが互いに隣り合い、かつ第２ゲート端子２７ｂおよび第２検出端子２８１ｂが互いに隣り合う。第１ゲート端子２７ａおよび第１検出端子２８１ａは、第２方向ｙにおいて第２基板１２に対向している。第２ゲート端子２７ｂおよび第２検出端子２８１ｂは、第２方向ｙにおいて第１基板１１に対向している。
【０１１３】  図１０に示すように、第１ゲート端子２７ａおよび第１検出端子２８１ａにおいては、第１ゲート端子２７ａに接続された第２ゲートワイヤ４２２は、第１基板１１に配置された第１上アームゲート層２１３ａ（複数の第１ゲート層２１３の一つ）に接続されている。第１検出端子２８１ａに接続された第２検出ワイヤ４３２は、第２基板１２に配置された第２上アーム検出層２２４ａ（複数の第２検出層２２４の一つ）に接続されている。
【０１１４】  図１０に示すように、第２ゲート端子２７ｂおよび第２検出端子２８１ｂにおいては、第２ゲート端子２７ｂに接続された第２ゲートワイヤ４２２は、第２基板１２に配置された第２下アームゲート層２２３ｂ（複数の第２ゲート層２２３の一つ）に接続されている。第２検出端子２８１ｂに接続された第２検出ワイヤ４３２は、第１基板１１に配置された第１下アーム検出層２１４ｂ（複数の第１検出層２１４の一つ）に配置されている。
【０１１５】  このような複数の第２ゲートワイヤ４２２および複数の第２検出ワイヤ４３２の接続形態をとることにより、複数のスイッチング素子３１のゲートの寄生インダクタンスのばらつきを抑えて、複数のスイッチング素子３１に誤スイッチングが発生することを回避できる。
【０１１６】  図２３に基づき、半導体装置Ａ１０において、複数のスイッチング素子３１のゲートの寄生インダクタンスのばらつきを抑える作用効果について説明する。図２３の横軸は、半導体装置Ａ１０の下アーム回路７２（図２１参照）を構成する複数のスイッチング素子３１に個別に接続された複数の第１ゲートワイヤ４２１の、第１下アームゲート層２１３ｂおよび第２下アームゲート層２２３ｂにおける接続位置を示す。当該横軸の方向は、第１方向ｘに相当している。このため、図２３の右方に複数の電源端子２３が位置し、同図の左方に出力端子２４が位置する。図２３に示す、素子３１ａ１，素子３１ａ２，・・・，素子３１ａ５は、第１下アーム搭載層２１１ｂ（複数の第１搭載層２１１の一つ）に搭載された複数の第１素子３１ａを指す。たとえば、素子３１ａ５は、第１下アーム搭載層２１１ｂに搭載された複数の第１素子３１ａのうち、複数の電源端子２３に最も近接する第１素子３１ａを指す。図２３に示す、素子３１ｂ１，素子３１ｂ２，・・・，素子３１ｂ５は、第２下アーム搭載層２２１ｂ（複数の第２搭載層２２１の一つ）に搭載された複数の第２素子３１ｂを示す。たとえば、素子３１ｂ５は、第２下アーム搭載層２２１ｂに搭載された複数の第２素子３１ｂのうち、出力端子２４に最も近接する第２素子３１ｂを指す。
【０１１７】  図２３の縦軸は、下アーム回路７２を構成する複数のスイッチング素子３１のゲートの寄生インダクタンス（単位：ｎＨ）の測定結果を示す。図２３では、本開示である半導体装置Ａ１０と、比較例となる従来の半導体装置との寄生インダクタンスの測定結果を示している。比較例では、第２ゲート端子２７ｂに接続された第２ゲートワイヤ４２２は、第１下アームゲート層２１３ｂにおいて、素子３１ａ１に対応する第１ゲートワイヤ４２１の接続位置と、素子３１ａ２に対応する第１ゲートワイヤ４２１の接続位置との間に位置する第１下アームゲート層２１３ｂの領域に接続されている。また、比較例では、第２検出端子２８１ｂに接続された第２検出ワイヤ４３２は、第１下アーム検出層２１４ｂにおいて、素子３１ａ２に対応する第１検出ワイヤ４３１の接続位置と、素子３１ａ３に対応する第１検出ワイヤ４３１の接続位置との間に位置する第１下アーム検出層２１４ｂの領域に接続されている。
【０１１８】  半導体装置Ａ１０では、第２ゲート端子２７ｂに接続された第２ゲートワイヤ４２２は、第２下アームゲート層２２３ｂにおいて、素子３１ｂ１に対応する第１ゲートワイヤ４２１の接続位置と、素子３１ｂ２に対応する第１ゲートワイヤ４２１の接続位置との間に位置する第２下アームゲート層２２３ｂの領域に接続されている。このため、半導体装置Ａ１０では、第２ゲート端子２７ｂに接続された第２ゲートワイヤ４２２の長さが、比較例の当該第２ゲートワイヤ４２２の長さよりも大となる。これにより、半導体装置Ａ１０では、第２ゲート端子２７ｂから素子３１ｂ１，素子３１ｂ２，・・・，素子３１ｂ５の各々のゲートまでの導電経路長は、比較例でのこれらの導電経路長と略同一となる。したがって、図２３に示すように、半導体装置Ａ１０では、第２下アーム搭載層２２１ｂに搭載された複数の第２素子３１ｂのゲートの寄生インダクタンスは、比較例での当該複数の第２素子３１ｂのゲートの寄生インダクタンスと略同一となる。
【０１１９】  あわせて、半導体装置Ａ１０では、第２ゲート端子２７ｂから素子３１ａ１，素子３１ａ２，・・・，素子３１ａ５の各々のゲートまでの導電経路長は、いずれも比較例でのこれらの導電経路長よりも長くなる。したがって、半導体装置Ａ１０では、第１下アーム搭載層２１１ｂに搭載された複数の第１素子３１ａのゲートの寄生インダクタンスは、比較例での当該複数の第１素子３１ａのゲートの寄生インダクタンスよりも上昇する。
【０１２０】  さらに、半導体装置Ａ１０では、第２検出端子２８１ｂに接続された第２検出ワイヤ４３２は、第１下アーム検出層２１４ｂにおいて、素子３１ａ１に対応する第１検出ワイヤ４３１の接続位置と、素子３１ａ２に対応する第１検出ワイヤ４３１の接続位置との間に位置する第１下アーム検出層２１４ｂの領域に接続されている。これにより、第１下アーム搭載層２１１ｂに搭載された複数の第１素子３１ａのゲートの寄生インダクタンスが下降して、図２３に示す値となる。これは、次の理由が考えられる。複数のスイッチング素子３１に個別に接続された複数の第１検出ワイヤ４３１に流れるエミッタ電流は、複数の第１ゲートワイヤ４２１に流れるゲート電流とは逆方向に流れる。第２検出端子２８１ｂに接続された第２検出ワイヤ４３２には、複数の第１ゲートワイヤ４２１の各々に流れるゲート電流よりも相対的に大であるエミッタ電流が流れる。図１０に示すように、第２検出端子２８１ｂに接続された第２検出ワイヤ４３２は、第１下アームゲート層２１３ｂに接続された複数の第１ゲートワイヤ４２１に近接している。このため、第２検出ワイヤ４３２に流れるエミッタ電流によって発生した磁界により、複数の第１ゲートワイヤ４２１に相互誘導が発生する。当該相互誘導により、第１下アーム搭載層２１１ｂに搭載された複数の第１素子３１ａのゲートの寄生インダクタンスが下降するものと考えられる。
【０１２１】  図２３に示すように、下アーム回路７２を構成する複数のスイッチング素子３１のゲートの寄生インダクタンスは、比較例では約２０〜４０ｎＨの範囲であることに対し、半導体装置Ａ１０では約３０〜４０ｎＨの範囲である。したがって、半導体装置Ａ１０では、比較例に対して当該寄生インダクタンスのばらつきが抑えられている。このことは、半導体装置Ａ１０の上アーム回路７１（図２１参照）を構成する複数のスイッチング素子３１についても当てはまる。図１０に示すように、上アーム回路７１を構成する複数のスイッチング素子３１にかかる第２ゲートワイヤ４２２および第２検出ワイヤ４３２の接続形態が、第１方向ｘに沿った軸に対して下アーム回路７２の当該接続形態と対称であるためである。
【０１２２】  半導体装置Ａ１０では、下アーム回路７２を構成する第２下アームゲート層２２３ｂにおける第２ゲートワイヤ４２２の接続位置が次のとおりである。第２下アームゲート層２２３ｂでは、第１方向ｘにおいて第２下アームゲート層２２３ｂに対向する第１基板１１に対して最も近接した第１ゲートワイヤ４２１の接続位置と、この隣に位置する第１ゲートワイヤ４２１の接続位置との間に、第２ゲートワイヤ４２２が接続されている。このため、第２ゲートワイヤ４２２の長さを抑えることができる。これにより、下アーム回路７２を構成する複数のスイッチング素子３１のゲートの寄生インダクタンスのばらつきを抑えつつ、第２ゲートワイヤ４２２に起因した当該寄生インダクタンスの過度な上昇を回避できる。このことは、上アーム回路７１を構成する複数のスイッチング素子３１についても当てはまる。
【０１２３】  半導体装置Ａ１０では、下アーム回路７２を構成する第１下アーム検出層２１４ｂにおける第２検出ワイヤ４３２の接続位置が次のとおりである。第１下アーム検出層２１４ｂでは、第１方向ｘにおいて第１下アーム検出層２１４ｂに対向する第２基板１２に対して最も近接した第１検出ワイヤ４３１の接続位置と、この隣に位置する第１検出ワイヤ４３１との間に、第２検出ワイヤ４３２が接続されている。このため、第２検出ワイヤ４３２の長さを抑えることができる。これにより、第２検出ワイヤ４３２に流れるエミッタ電流に起因した、第１下アームゲート層２１３ｂに接続された複数の第１ゲートワイヤ４２１に発生する相互誘導が過度とならない。したがって、第１下アーム搭載層２１１ｂに搭載された複数の第１素子３１ａのゲートの寄生インダクタンスが過度に下降することを回避できる。このことは、上アーム回路７１を構成する複数のスイッチング素子３１についても当てはまる。
【０１２４】  ＜その他の作用効果＞  半導体装置Ａ１０は、複数の第１搭載層２１１および複数の第２搭載層２２１に搭載された複数のダイオード３２を備える。複数のダイオード３２は、複数のスイッチング素子３１に個別に対応している。複数のダイオード３２は、個別に対応する複数のスイッチング素子３１に導通している。これにより、複数のスイッチング素子３１の駆動の際、スイッチングにより逆起電力が発生しても複数のスイッチング素子３１に逆電流が流れることを防止できる。
【０１２５】  半導体装置Ａ１０は、第１基板１１の第１裏面１１２、および第２基板１２の第２裏面１２２の双方に接合されたヒートシンク５１を備える。これにより、複数のスイッチング素子３１から発生した熱を効率よく外部に放出されるため、第１基板１１および第２基板１２における熱応力集中の緩和を、より効率よく図ることが可能である。
【０１２６】  半導体装置Ａ１０は、複数のスイッチング素子３１の第１電極３１１に導通する複数の素子電流検出端子２８１を備える。これにより、複数の素子電流検出端子２８１において、複数のスイッチング素子３１に流れるエミッタ電流を検出することができる。当該エミッタ電流を外部に配置された半導体装置Ａ１０の制御回路に入力することによって、複数のスイッチング素子３１に過度なエミッタ電流が流れた場合、当該制御回路により半導体装置Ａ１０に印加される直流電圧を遮断できる。これにより、複数のスイッチング素子３１の損傷を防止できる。
【０１２７】  ＜変形例＞  次に、図２４に基づき、半導体装置Ａ１０の変形例にかかる半導体装置Ａ１１について説明する。
【０１２８】  半導体装置Ａ１１では、複数の第１搭載層２１１、複数の第２搭載層２２１、第１導電層２１２および第２導電層２２２に対する複数の中継導電部材２５の接合方法が、半導体装置Ａ１０と異なる。複数の中継導電部材２５の各々において、複数の帯状部２５１は、導電接合層３９により第１搭載層２１１および第２搭載層２２１の双方、または第１導電層２１２および第２導電層２２２の双方に接続されている。
【０１２９】  半導体装置Ａ１１によっても、半導体装置Ａ１０と同様に、大電流を流すことを可能としつつ、複数の基板１０に発生する熱応力集中の緩和を図ることが可能となる。
【０１３０】  本開示は、先述した実施形態に限定されるものではない。本開示の各部の具体的な構成は、種々に設計変更自在である。
【０１３１】  本開示は、以下の付記にかかる実施形態を含む。
【０１３２】  ［付記１Ａ］  互いに厚さ方向を向く第１主面および第１裏面を有する第１基板と、  前記厚さ方向において前記第１主面が向く側を向く第２主面、および前記第２主面とは反対側を向く第２裏面を有し、かつ前記厚さ方向に対して直交する第１方向において前記第１基板とは離間した第２基板と、  前記第１主面に配置され、かつ導電性を有する複数の第１搭載層と、  前記第２主面に配置され、かつ導電性を有する複数の第２搭載層と、  複数の前記第１搭載層に導通する複数の電源端子と、  複数の前記第２搭載層のいずれかに接続された出力端子と、  複数の前記第１搭載層および複数の前記第２搭載層に個別に接続された複数の中継導電部材と、  複数の前記第１搭載層および複数の前記第２搭載層に搭載された複数のスイッチング素子と、を備え、  複数の前記中継導電部材の各々は、複数の帯状部、および連結部を有し、  複数の前記帯状部は、前記第１方向に延び、かつ前記厚さ方向および前記第１方向の双方に対して直交する第２方向において互いに離間し、  前記連結部は、前記第２方向に延び、かつ複数の前記帯状部を相互に連結し、  複数の前記帯状部の一端が前記第１搭載層に接続され、かつ複数の前記帯状部の他端が前記第２搭載層に接続されていることを特徴とする、半導体装置。  ［付記２Ａ］  前記電源端子、前記出力端子および前記中継導電部材は、いずれも金属板から構成され、  前記中継導電部材は、平板状であり、  前記中継導電部材の厚さは、複数の前記電源端子、および前記出力端子のそれぞれの厚さよりも小である、付記１Ａに記載の半導体装置。  ［付記３Ａ］  複数の前記帯状部は、超音波接合により前記第１搭載層および前記第２搭載層の双方に接続されている、付記２Ａに記載の半導体装置。  ［付記４Ａ］  前記第１主面に配置され、かつ複数の前記第１搭載層に搭載された複数の前記スイッチング素子に導通する第１導電層と、  前記第２主面に配置され、かつ複数の前記第２搭載層に搭載された複数の前記スイッチング素子に導通する第２導電層と、をさらに備え、  前記中継導電部材は、前記第１導電層および前記第２導電層にさらに接続され、  複数の前記帯状部の一端が前記第１導電層に接続され、かつ複数の前記帯状部の他端が前記第２導電層に接続されている、付記２Ａまたは３Ａに記載の半導体装置。  ［付記５Ａ］  複数の前記帯状部は、超音波接合により前記第１導電層および前記第２導電層の双方に接続されている、付記４Ａに記載の半導体装置。  ［付記６Ａ］  複数の前記電源端子は、第１電源端子および第２電源端子を含み、  前記第１電源端子は、複数の前記第１搭載層のいずれかに接続され、  前記第２電源端子は、前記第１導電層に接続されている、付記５Ａに記載の半導体装置。  ［付記７Ａ］  前記出力端子は、複数の前記第２搭載層のいずれかに接続されている、付記６Ａに記載の半導体装置。  ［付記８Ａ］  複数の前記第１搭載層および複数の前記第２搭載層に搭載され、かつ複数の前記スイッチング素子に個別に対応した複数のダイオードをさらに備え、  複数の前記ダイオードの各々は、個別に対応する前記スイッチング素子に導通している、付記７Ａに記載の半導体装置。  ［付記９Ａ］  前記第１裏面および前記第２裏面の���方に接合されたヒートシンクをさらに備え、  前記第１基板および前記第２基板は、前記ヒートシンクに支持されている、付記７Ａまたは８Ａに記載の半導体装置。  ［付記１０Ａ］  前記厚さ方向から視て前記第１基板および前記第２基板を囲むケースをさらに備え、  前記電源端子、前記出力端子および前記ヒートシンクは、いずれも前記ケースに支持されている、付記９Ａに記載の半導体装置。  ［付記１１Ａ］  前記第１基板および前記第２基板の構成材料は、セラミックスを含む、付記９Ａまたは１０Ａに記載の半導体装置。  ［付記１２Ａ］  複数のスイッチング素子の各々は、前記厚さ方向において前記第１主面が向く側に設けられた第１電極およびゲート電極と、前記厚さ方向において前記第１裏面が向く側に設けられた第２電極と、を有し、  複数の第２電極は、複数の前記第１搭載層および複数の前記第２搭載層に電気的に接合されている、付記１０Ａまたは１１Ａに記載の半導体装置。  ［付記１３Ａ］  前記第１主面に配置され、かつ複数の前記第１搭載層に搭載された複数の前記スイッチング素子の前記ゲート電極に導通する複数の第１ゲート層と、  前記第２主面に配置され、かつ複数の前記第２搭載層に搭載された複数の前記スイッチング素子の前記ゲート電極に導通する複数の第２ゲート層と、  複数の前記第１ゲート層および複数の前記第２ゲート層に個別に接続された複数の第１導電部材と、  複数の前記第１ゲート層および複数の前記第２ゲート層のいずれかに導通する複数のゲート端子と、をさらに備え、  複数の前記ゲート端子は、前記ケースに支持されている、付記１２Ａに記載の半導体装置。  ［付記１４Ａ］  前記第１主面に配置され、かつ複数の前記第１搭載層に搭載された複数の前記スイッチング素子の前記第１電極に導通する複数の第１検出層と、  前記第２主面に配置され、かつ複数の前記第２搭載層に搭載された複数の前記スイッチング素子の前記第１電極に導通する複数の第２検出層と、  複数の前記第１検出層および複数の第２検出層に個別に接続された複数の第２導電部材と、  複数の前記第１検出層および複数の第２検出層のいずれかに導通する複数の素子電流検出端子と、をさらに備え、  複数の前記素子電流検出端子は、前記ケースに支持されている、付記１３Ａに記載の半導体装置。
【０１３３】  ［付記１Ｂ］  厚さ方向を向く主面を有し、かつ前記厚さ方向に対して直交する第１方向において互いに離間した一対の基板と、  一対の前記主面に個別に配置され、かつ導電性を有する一対の搭載層と、  前記第１方向に延び、かつ一対の前記主面に個別に配置された一対のゲート層と、  前記第１方向に延び、かつ一対の前記主面に個別に配置された一対の検出層と、  前記第１方向に延び、かつ一対の前記ゲート層に接続された第１導電部材と、  前記第１方向に延び、かつ一対の前記検出層に接続された複数の第２導電部材と、  ゲート電極および第１電極を有し、かつ一対の前記搭載層に前記第１方向に並んで搭載された複数のスイッチング素子と、  一対の前記基板の各々において、前記ゲート層および複数の前記ゲート電極に個別に接続された複数の第１ゲートワイヤと、  一対の前記基板の各々において、前記検出層および複数の第１電極に個別に接続された複数の第１検出ワイヤと、  前記厚さ方向および前記第１方向の双方に対して直交する第２方向において一方の前記基板に対向して配置され、かつ互いに隣り合うゲート端子および素子電流検出端子と、  前記ゲート端子に一端が接続された第２ゲートワイヤと、  前記素子電流検出端子に一端が接続された第２検出ワイヤと、を備え、  前記第２検出ワイヤの他端は、一方の前記基板に配置された前記検出層に接続され、  前記第２ゲートワイヤの他端は、他方の前記基板に配置された前記ゲート層に接続されていることを特徴とする、半導体装置。  ［付記２Ｂ］  前記第２ゲートワイヤが接続された前記ゲート層では、前記第１方向において当該ゲート層に対向する前記基板に対して最も近接した前記第１ゲートワイヤの接続位置と、この隣に位置する前記第１ゲートワイヤの接続位置との間に、前記第２ゲートワイヤが当該ゲート層に接続されている、付記１Ｂに記載の半導体装置。  ［付記３Ｂ］  前記第２検出ワイヤが接続された前記検出層では、前記第１方向において当該検出層に対向する前記基板に対して最も近接した前記第１検出ワイヤの接続位置と、この隣に位置する前記第１検出ワイヤの接続位置との間に、前記第２検出ワイヤが当該検出層に接続されている、付記２Ｂに記載の半導体装置。  ［付記４Ｂ］  前記第１導電部材および前記第２導電部材の各々は、複数の金属ワイヤから構成される、付記１Ｂないし３Ｂのいずれかに記載の半導体装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【国際調査報告】
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