(57)【要約】  チップ６１の制御回路は、他のチップのデータ送信回路が送信したデータを受信するデータ受信回路部６１１と、受信したデータのエラー情報を検出するエラー情報抽出部６１３と、エラー情報抽出部６１３がエラー情報を検出した場合には、検出したエラー情報を受信したデータに付加し、エラー情報が付加されたデータを他のチップのデータ受信回路に送信するデータ送信回路部６１７を有する。
2010064286.tif 000002
【特許請求の範囲】
【請求項１】
データ送信回路が送信したデータを受信し、前記受信したデータをデータ受信回路に送信する制御回路において、
前記データ送信回路が送信したデータを受信するデータ受信部と、
前記受信したデータのエラー情報を検出するエラー情報検出部と、
前記エラー情報検出部がエラー情報を検出した場合には、前記検出したエラー情報を、前記受信したデータに付加するエラー情報付加部と、
前記エラー情報が付加されたデータを前記データ受信回路に送信するデータ送信部を有する
ことを特徴とする制御回路。
【請求項２】
前記エラー情報は、
前記エラー情報検出部がエラー情報を検出した場合には、前記エラー情報を検出したエラー情報検出部を有する制御回路を特定する情報を含む
ことを特徴とする請求項１記載の制御回路。
【請求項３】
データを送信するデータ送信回路と、データを受信するデータ受信回路と、前記データ送信回路と前記データ受信回路に接続された制御回路を有する情報処理装置において、
前記制御回路は、
前記データ送信回路が送信したデータを受信するデータ受信部と、
前記受信したデータのエラー情報を検出するエラー情報検出部と、
前記エラー情報検出部がエラー情報を検出した場合には、前記検出したエラー情報を、前記受信したデータに付加するエラー情報付加部と、
前記エラー情報が付加されたデータを前記データ受信回路に送信するデータ送信部を有する
ことを特徴とする情報処理装置。
【請求項４】
前記情報処理装置は、更に、
前記情報処理装置を制御するシステム制御装置を有するとともに、
前記制御回路は、更に、
前記検出したエラー情報を前記システム制御装置に通知するエラー情報通知部を有する
ことを特徴とする請求項３記載の情報処理装置。
【請求項５】
前記エラー情報は、
前記エラー情報検出部がエラー情報を検出した場合には、前記エラー情報を検出したエラー情報検出部を有する制御回路を特定する情報を含む
ことを特徴とする請求項３記載の情報処理装置。
【請求項６】
データを送信するデータ送信回路と、データを受信するデータ受信回路と、前記データ送信回路と前記データ受信回路に接続された制御回路を有する情報処理装置の制御方法において、
前記制御回路が有するデータ受信部が、前記データ送信回路が送信したデータを受信するステップと、
前記制御回路が有するエラー情報検出部が、前記受信したデータのエラー情報を検出するステップと、
前記制御回路が有するエラー情報付加部が、前記エラー情報検出部がエラー情報を検出した場合には、前記検出したエラー情報を、前記受信したデータに付加するステップと、
前記制御回路が有するデータ送信部が、前記エラー情報が付加されたデータを前記データ受信回路に送信するステップを有する
ことを特徴とする情報処理装置の制御方法。
【請求項７】
前記情報処理装置は、更に、
前記情報処理装置を制御するシステム制御装置を有するとともに、
前記制御回路は、更に、
エラー情報通知部を有し、
前記情報処理装置の制御方法は、更に、
前記エラー情報通知部が、前記検出したエラー情報を前記システム制御装置に通知するステップを有する
ことを特徴とする請求項６記載の情報処理装置の制御方法。
【請求項８】
前記エラー情報は、
前記エラー情報検出部がエラー情報を検出した場合には、前記エラー情報を検出したエラー情報検出部を有する制御回路を特定する情報を含む
ことを特徴とする請求項６記載の情報処理装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御回路、情報処理装置及び情報処理装置の制御方法に関し、例えば、データの送受信におけるエラー情報を通知する制御回路、情報処理装置及び情報処理装置の制御方法に関する。
【背景技術】
【０００２】
複数の演算処理装置としてのＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）を有するマルチＣＰＵシステムを採用する情報処理装置は、そのボードに設けられた半導体装置としてのチップ（ＬＳＩ）間におけるデータ送受信において、データのエラー検出を行う。これにより、マルチＣＰＵシステムの信頼性が向上される。また、マルチＣＰＵシステムを採用する情報処理装置は、データのエラー情報を収集し解析する。これにより、重大な故障障害の予防及び故障時の迅速な保守を行う。【０００３】
なお、複数の処理処置が接続路を介して接続されるデータ処理システムにおいて、送信処理装置が、受信処理装置へ送信中のデータパケットの異常を検出する手段と、異常報告情報を送信中のデータパケットに付加して受信処理装置に送出する手段を備えるデータ処理システムが提案されている。
【特許文献１】特開平６−１８８９０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図７及び図８は、本発明者が検討した本発明の背景となる、送信パケットのエラー情報の処理を説明する図である。図７及び図８の処理は、例えば、システムボード＃１のＣＰＵが、メモリリード命令を実行した後に、システムボード＃０に対してパケット７１１を送信する例である。【０００５】
システムボード＃１のＣＰＵがメモリをリードして（ステップＳ１１１）、システムボード＃１のＣＰＵ制御チップにクロスバーチップへの送信を依頼する。システムボード＃１のＣＰＵ制御チップが、メモリからリードしたデータを含むパケットを、クロスバーチップへ送信する（ステップＳ１１２）。クロスバーチップは、ＣＰＵ制御チップからパケット７１１を受信し、システムボード＃０のメモリ制御チップへ図８のパケット７１１を送信する（ステップＳ１１３）。【０００６】
システムボード＃０のメモリ制御チップは、クロスバーチップからパケット７１１を受信し、受信したパケットのデータのエラーを検出する（ステップＳ１１４）。この場合、システムボード＃０のメモリ制御チップは、パケット７１１のエラー訂正情報を用いて検出したエラーを訂正する。エラーを訂正できない場合、検出したエラービットをチップ管理ボードへ通知する（ステップＳ１１５）。【０００７】
また、システムボード＃０のメモリ制御チップは、パケット７１１をそのままシステムボード＃０のＣＰＵ制御チップへ送信する（ステップ１１６）。この結果、システムボード＃０のＣＰＵ制御チップは、送信されたパケット７１１を受信し、受信したパケット７１１から訂正できなかったエラーを検出する。このエラー検出に基づいて、システムボード＃０のＣＰＵ制御チップは、エラービットをシステム制御装置（サービスプロセッサ）としてのチップ管理ボードへ通知する（ステップＳ１１７）。【０００８】
ユーザは、パーソナルコンピュータ等の端末装置を介してチップ管理ボード４’へアクセスすることにより、チップ管理ボードへ通知されたエラービットの発生状況を知ることができる（ステップＳ１１８）。即ち、ユーザは、システムボード＃０のメモリ制御チップ及びＣＰＵ制御チップから通知されたエラービットを知ることができる。【０００９】
しかし、本発明者の検討によれば、図７に示す処理においては、エラービットを知ることができるのみである。従って、エラーの発生したパケットについての送信元から受信先までのパスの経路を知ることができない。このため、図７に示す処理は、以下のような問題を生じる。【００１０】
例えば、システムボード＃１においてある時点でハードウェア故障が発生した場合、これに起因する訂正できないエラーを含むパケット７１１が、システムボード＃０に送信される。この結果、ハードウェア故障が回復されるまで、同一の原因に依存するエラービットが、チップ管理ボードに大量に蓄積される。特に、このエラービットは、システムボード＃０のメモリ制御チップのみからでなく、システムボード＃０のＣＰＵ制御チップからも、チップ管理ボードへ通知される。従って、より一層、同一の原因に依存するエラービットが、チップ管理ボードに大量に蓄積される。【００１１】
また、ある時点でハードウェア故障が発生したことを知ったユーザがシステムボード＃０及び＃１の間におけるデータの送受信を停止したとする。しかし、この場合でも、その停止の時点までにシステムボード＃０及び＃１に滞留した複数のパケット７１１が、最終的に、システムボード＃０のＣＰＵ制御チップへ転送される。この結果、パケット７１１の送受信の都度に、エラービットがチップ管理ボードへ通知される。すなわち、同一のエラービットを含むパケットが情報処理装置内の複数のチップに転送されることにより、同一内容のエラーが拡散することになる。従って、同一のエラー原因に依存するエラービットが、チップ管理ボードに大量に蓄積される。【００１２】
このように、エラービットがチップ管理ボードに大量に蓄積される結果、ユーザは、エラービットに基づいて、エラーの発生したパスを特定することは容易ではない。また、エラーの発生したパスの特定までに、長時間が必要となる。【００１３】
本発明は、データの送受信におけるエラー情報を通知する制御回路、情報処理装置及び情報処理装置の制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の一実施態様の制御回路は、データ送信回路が送信したデータを受信し、前記受信したデータをデータ受信回路に送信する。この制御回路は、データ送信回路が送信したデータを受信するデータ受信部と、受信したデータのエラー情報を検出するエラー情報検出部と、エラー情報検出部がエラー情報を検出した場合には、検出したエラー情報を、受信したデータに付加するエラー情報付加部と、エラー情報が付加されたデータをデータ受信回路に送信するデータ送信部を有する。
【発明の効果】
【００１５】
本発明の一実施態様の制御回路によれば、制御回路のデータ受信部が受信したデータにエラーが発生した場合、制御回路は、エラー情報検出部のエラー情報に基づき、データのエラーが伝播したのか、データの送受信におけるパスにおいてエラーが発生したのか判断することができる。その結果、制御回路は、判断したエラー情報を、監視装置へ通知することができる。これにより、監視装置が、各制御回路から通知されるエラー情報を収集することができる。これにより、ユーザは、このエラー情報に基づいて、初期のエラーパス、パケットのエラー発生したパスを特定することができ、重大な故障となる前の予防保守や、故障時の迅速な保守を行うことができる。
【図面の簡単な説明】
【００１６】
【図１】開示の一実施例による情報処理装置の構成を示す図である。
【図２】図１に示す情報処理装置の制御回路の構成を示す図である。
【図３】パケットのビット定義を示す図である。
【図４】エラー情報テーブルの構成を示す図である。
【図５】パケットのエラー情報取得の処理フローを示す図である。
【図６】パケットのエラー情報取得の処理フローを示す図である。
【図７】本発明者が検討した本発明の背景となる、送信パケットのエラー情報の処理を説明する図である。
【図８】本発明者が検討した本発明の背景となる、送信パケットのエラー情報の処理を説明する図である。
【符号の説明】
【００１７】
１    システムボード
２    クロスバーボード
３    ＩＯボード
４    チップ管理ボード
５    パーソナルコンピュータ
１１    ＣＰＵ
１２    ＣＰＵ制御チップ
１３    メモリ制御チップ
１４    メモリ
２１    クロスバーチップ
３１    ＩＯＵ制御チップ
３２    ＨＤＤ
３３    ＬＡＮ
４１    チップ管理部
６１    チップ
４１１    エラー情報テーブル
６１１    受信回路部
６１２    チップ機能部
６１３    エラー情報抽出部
６１４    エラー情報生成部
６１５  エラー情報選択部
６１６    チップ情報設定部
６１７    送信回路部
【発明を実施するための最良の形態】
【００１８】
図１は、開示の一実施例であるマルチＣＰＵシステムの構成を示す図である。【００１９】
図１のマルチＣＰＵシステムは、複数のＣＰＵボード又はシステムボード（ボード：実装基板）１、クロスバーボード２、ＩＯ（Input/Output）ボード３、チップ管理ボード４、パーソナルコンピュータ（ＰＣ）５を備える。複数のＣＰＵボード１を区別する場合には、システムボード＃０等のように表す。【００２０】
システムボード１は、複数のＣＰＵ（中央演算処理装置）１１、ＣＰＵ制御チップ（チップ：ＬＳＩ）１２、メモリ制御チップ１３、メモリ１４を備える。複数のＣＰＵ１１を区別する場合には、ＣＰＵ＃０等のように表す。クロスバーボード２は、クロスバーチップ２１を備える。ＩＯボード３は、ＩＯＵ（Input/Output Unit）制御チップ３１、ＨＤＤ（Hard Disk Drive）３２、ＬＡＮ（Local Area Network）３３を備える。チップ管理ボード４は、チップ管理部４１を備える。ボードは、例えば１又は複数のチップを実装した実装基板である。チップは、例えばＬＳＩチップである。【００２１】
図１のマルチＣＰＵシステムにおいて、メインバス８１は、実線で表される。メインバス８１は、実際には複数の配線を備え、例えば、メモリ制御チップ１３とクロスバーチップ２１との間を接続するバスである。図３のパケット７１は、メインバス８１上送受信される。【００２２】
図１のマルチＣＰＵシステムにおいて、エラー情報用配線８２は、点線で表される。エラー情報用配線８２は、メインバス８１とは独立に設けられたエラー情報の専用の配線であり、例えば、システムボード＃０及び＃１のメモリ制御チップ１３の間を接続する配線である。エラー情報は、エラー情報用配線８２上を送受信される。【００２３】
システムボード１は、この情報処理装置のデータの演算、制御処理を実行する主な機能を実現する。システムボード１は、クロスバーボード２を介して、他のシステムボード１、又は、ＩＯボード３からデータを受信し、前述の処理等を行う。また、システムボード１は、処理したデータ又は処理要求のデータを送信する。【００２４】
ＣＰＵ１１は、ＣＰＵ制御チップ１２とメインバス８１を介して接続され、ＣＰＵ制御チップ１２を介してメモリ１４についてのデータの読出し又は書込みを行い、また、データについての各種の演算や制御を実行する。【００２５】
ＣＰＵ制御チップ１２は、ＣＰＵ１１及びメモリ制御チップ１３等と、メインバス８１を介して接続される。ＣＰＵ制御チップ１２は、ＣＰＵ１１が他のＣＰＵ１１、メモリ１４及びクロスバーチップ２１とデータの送受信を行う際の制御を行う。また、ＣＰＵ制御チップ１２は、エラー情報用配線８２を介して、チップ管理部４１へエラー情報を通知する。【００２６】
メモリ制御チップ１３は、ＣＰＵ制御チップ１２、クロスバーチップ２１及びメモリ１４と、メインバス８１を介して接続される。メモリ制御チップ１３は、メモリ１４についてのデータの読出し又は書込みを行う。また、メモリ制御チップ１３は、エラー情報用配線８２を介して、チップ管理部４１へエラー情報を通知する。【００２７】
メモリ１４は、メモリ制御チップ１３とメインバス８１を介して接続されている。メモリ１４上のデータは、メモリ制御チップ１３の制御に従って、メインバス８１を介して、読出され又は書込まれる。【００２８】
クロスバーボード２において、クロスバーチップ２１を備え、２つのシステムボード１間のデータや、システムボード１とＩＯボード３間のデータを、メインバス８１を介して転送する。クロスバーチップ２１は、メモリ制御チップ１３及びＩＯＵ制御チップ３１と、メインバス８１を介して接続される。クロスバーチップ２１は、システムボード１とＩＯボード３との間、複数のシステムボード１の間におけるデータの送受信を行う。また、クロスバーチップ２１は、エラー情報用配線８２を介して、チップ管理部４１へエラー情報を通知する。【００２９】
ＩＯボード３において、ＩＯＵ制御チップ３１は、メインバス８１を介して、クロスバーチップ２１と入出力装置との間におけるデータの送受信を行う。入出力装置は、前述したように、例えば、ＨＤＤ３２、ＬＡＮ３３である。ＩＯＵ制御チップ３１は、エラー情報用配線８２を介して、チップ管理部４１へエラー情報を通知する。図１のマルチＣＰＵシステムは、ＬＡＮ３３を介して、他の情報処理装置と接続される。入出力装置は、ＨＤＤ３２及びＬＡＮ３３以外であっても良い。【００３０】
チップ管理ボード４において、チップ管理部４１は、各々のボード１〜３のエラー情報を取得し、取得したエラー情報をエラー情報テーブル４１１に格納して管理する。チップ管理ボード４は、ＰＣ５と接続され、ユーザがエラー情報を解析する際に、ＰＣ５へエラー情報のデータを送信する。チップ管理部４１は、各々のボード１〜３上の各々のチップ１２、１３、２１及び３１と、エラー情報用配線８２を介して、接続される。チップ管理部４１は、各々のチップ１２、１３、２１及び３１から送信されるエラー情報を受信する。チップ管理部４１は、エラー情報テーブル４１１を備える。チップ管理部４１は、受信したチップ１２、１３、２１及び３１のエラー情報を、エラー情報テーブル４１１に格納する。【００３１】
チップ管理部４１は、ユーザがＰＣ５を介して、エラー情報テーブル４１１へアクセスする際、エラー情報テーブル４１１から格納されたエラー情報を読み出し、ＰＣ５へ読み出したエラー情報を送信する。即ち、チップ管理部４１は、検出したエラー情報をシステム制御装置であるＰＣ５に通知するエラー情報通知部である。【００３２】
ＰＣ５は、サービスプロセッサ等のシステム制御装置又はスーパバイザコンピュータであって、図１のマルチＣＰＵシステムである情報処理装置を制御する。ユーザは、ＰＣ５を介して、チップ管理ボード４のチップ管理部４１へアクセスし、図１のマルチＣＰＵシステムのエラー情報を参照して、その解析及び保守等を行う。これにより、ユーザは、ＰＣ５から、エラー情報テーブル４１１に格納されたエラー情報に基づいて、エラーの発生したパスを解析することができる。【００３３】
図２は、図１のマルチＣＰＵシステムにおける、各々のチップ１２、１３、２１及び３１の構成を示す。【００３４】
図１のマルチＣＰＵシステムである情報処理装置において、例えば、システムボード＃１のメモリ制御チップ１３が、クロスバーチップ２１を介して、システムボード＃０のメモリ制御チップ１３にデータを送信するとする。この場合、システムボード＃１のメモリ制御チップ１３はデータを送信するデータ送信回路として働き、システムボード＃０のメモリ制御チップ１３はデータを受信するデータ受信回路として働く。クロスバーチップ２１は、データ送信回路とデータ受信回路とに接続され、データ送信回路が送信したデータを受信し、受信したデータをデータ受信回路に送信し、データのエラー情報を取得する制御回路として働く。他のチップ１２、２１及び３１についても、同様に、一方が他方に対してデータ送信回路、データ受信回路又は制御回路として働く。【００３５】
そこで、説明を簡単化するために、以下の説明においては、ＣＰＵ制御チップ１２、メモリ制御チップ１３、クロスバーチップ２１、ＩＯＵ制御チップ３１を総称して、単にチップ６１と表すこととする。【００３６】
図１のマルチＣＰＵシステムにおいて、各々のチップ６１は、受信回路部６１１、チップ機能部６１２、エラー情報抽出部６１３、エラー情報生成部６１４、エラー情報選択部６１５、チップ情報設定部６１６、送信回路部６１７を備える。【００３７】
チップ６１は、他のチップ６１から送信されたパケット７１を受信し、受信したパケット７１について所定の処理を行った後、パケット７１を他のチップ６１へ送信する。また、チップ６１は、受信したパケット７１のエラー情報の検出（抽出）又はエラー情報の生成を行う。チップ６１は、チップ管理ボード４へエラー情報を通知する。【００３８】
受信回路部６１１は、データ送信回路である他のチップ６１が送信したデータを受信するデータ受信部であり、送信元のチップ６１から送信されたパケット７１を受信する。受信回路部６１１は、受信したパケット７１について、エラー検出及びエラー訂正処理を実行する。エラー検出及びエラー訂正処理の結果に基づいて、受信回路部６１１は、受信したパケット７１について、エラー訂正が可能なエラーを訂正し、エラー訂正が不可能なエラーをそのまま残す。【００３９】
受信回路部６１１は、エラー検出及びエラー訂正処理の結果、エラー訂正が不可能なエラーが存在する場合、受信エラー信号を生成して、これをエラー情報生成部６１４へ送信する。従って、受信回路部６１１は、受信したデータのエラー情報を検出するエラー情報検出部である。受信エラー信号は、エラー情報生成部６１４が送信すべき新たなパケット７１の１５段目〜２０段目のデータを生成するための情報を含む。【００４０】
この後、受信回路部６１１は、受信したパケット７１を、通常データとエラー情報とに分離する。通常データは、パケット７１の１段目〜１４段目である。エラー情報は、パケット７１の１５段目〜２０段目である。これらについては、図３を参照して後述する。受信回路部６１１は、通常データをチップ機能部６１２へ送信し、エラー情報をエラー情報抽出部６１３及びエラー情報選択部６１５へ送信する。【００４１】
チップ機能部６１２は、各々のチップ６１（チップ１２、１３、２１及び３１）に固有の処理を実行する。チップ機能部６１２は、受信回路部６１１からパケット７１の通常データを受信して、これについて予め定められた処理を実行して、処理した結果としての通常データを送信回路部６１７に送信する。【００４２】
エラー情報抽出部６１３は、受信回路部６１１から他のチップ６１のパケット７１のエラー情報を受信する。エラー情報抽出部６１３は、受け取ったエラー情報から他のチップ６１のエラー情報を抽出し、“他チップのエラー情報”として生成する。エラー情報抽出部６１３は、エラー情報用配線８２を介して、“他チップのエラー情報”をチップ管理ボード４へ通知する。【００４３】
エラー情報生成部６１４は、受信回路部６１１から受信エラー信号の通知を受けた場合、“自チップのエラー情報”として生成する。この際、エラー情報生成部６１４は、チップ情報設定部６１６から設定されるチップ情報（ボード種類、ボード番号、チップ番号を含む情報）を含む情報と共に、エラー情報を生成する。エラー情報生成部６１４は、この生成した“自チップのエラー情報”を、エラー情報用配線８２を介して、チップ管理ボード４へ通知する。【００４４】
また、エラー情報生成部６１４は、受信回路部６１１から受信エラー信号の通知を受けた場合、自チップ６１のエラー情報をパケット７１のエラー情報として生成する。エラー情報生成部６１４は、生成した自チップ６１のパケット７１のエラー情報として、エラー情報選択部６１５に送信する。【００４５】
エラー情報選択部６１５は、受信回路部６１１から他のチップ６１のパケット７１のエラー情報を受信し、エラー情報生成部６１４から自チップ６１のパケット７１のエラー情報を受信する。エラー情報選択部６１５は、受信したエラー情報の種別に基づく処理を行う。【００４６】
エラー情報選択部６１５は、受信回路部６１１から他のチップ６１のエラー情報が通知され、かつ、エラー情報生成部６１４から自チップ６１のエラー情報が通知されない場合、受信回路部６１１から受け取った他のチップ６１のエラー情報を変更しない。従って、エラー情報選択部６１５は、受信したパケット７１のエラー情報を、そのまま、送信すべき新たなパケット７１のエラー情報として、送信回路部６１７へ送信する。これにより、送信回路部６１７により、受信したパケット７１と同じエラー情報を持つ、送信すべき新たなパケット７１が生成される。【００４７】
エラー情報選択部６１５は、受信回路部６１１から他のチップ６１のエラー情報が通知され、かつ、エラー情報生成部６１４から自チップ６１のエラー情報が通知された場合、他のチップ６１のエラー情報と自チップ６１のエラー情報とに基づいて生成した情報を、エラー情報として、送信回路部６１７へ送信する。これにより、送信回路部６１７により、受信したパケット７１及び自チップ６１におけるエラー情報を持つ、送信すべき新たなパケット７１が生成される。【００４８】
エラー情報選択部６１５は、受信回路部６１１から他のチップ６１のエラー情報が通知されず、かつ、エラー情報生成部６１４から自チップ６１のエラー情報が通知された場合、エラー情報として、自チップ６１のエラー情報を送信回路部６１７へ送信する。これにより、送信回路部６１７により、自チップ６１におけるエラー情報を持つ、送信すべき新たなパケット７１が生成される。【００４９】
エラー情報選択部６１５は、受信回路部６１１から他のチップ６１のエラー情報が通知されず、かつ、エラー情報生成部６１４から自チップ６１のエラー情報が通知されない場合、「空」とされたエラー情報を、送信回路部６１７へ送信する。これにより、送信回路部６１７により、エラー情報を持たない、送信すべき新たなパケット７１が生成される。【００５０】
チップ情報設定部６１６は、各ボードからのチップ初期設定の指示に従い、搭載されているボード種類、ボード番号、チップ６１の番号等のチップ情報を、自チップのエラー情報の一部として、エラー情報生成部６１４に設定する。【００５１】
送信回路部６１７は、エラー情報が付加されたデータを、データ受信回路である他のチップ６１に送信するデータ送信部である。即ち、送信回路部６１７は、エラー情報検出部（受信回路部６１１）がエラー情報を検出した場合において、検出したエラー情報を、受信したデータに付加するエラー情報付加部である。送信回路部６１７は、チップ機能部６１２から送信される通常データを受信し、エラー情報選択部６１５から送信されるエラー情報を受信する。この後、送信回路部６１７は、受信した通常データに受信したエラー情報を付加することにより、１４段目を除いた送信すべき新たなパケット７１を生成する。更に、送信回路部６１７は、送信すべき新たなパケット７１の全体についてのエラー訂正符号を求め、これを送信すべき新たなパケット７１の１４段目に記述する。これにより、送信すべき新たなパケット７１が完成する。送信回路部６１７は、送信すべき新たなパケット７１を生成した後、送信先のチップ６１へパケット７１を送信する。【００５２】
以上のように、図１のマルチＣＰＵシステムによれば、受信先のチップ６１からのエラー情報を詳細に収集し、パケット種類毎にエラー情報を予め用意したエラー情報テーブル４１１に格納する。このため、ユーザは、エラー情報テーブル４１１に基づき、エラー発生の起因するパスを容易に把握することができ、エラー発生要因がどのパスであるかを容易に特定することができる。【００５３】
これにより、ユーザは、この情報処理装置のチップ６１やメインバス８１間の信号線の故障が発生した場合においても、このエラー情報テーブル４１１に収集したエラー情報に基づき、故障箇所を容易に把握できる。その結果、ユーザは、情報処理装置の部品交換等の保守内容を早急に把握することができるため、効率的な保守作業が可能となる。【００５４】
図３は、図１に示す情報処理装置で用いられるパケット７１のビット定義を示す図である。【００５５】
図３において、縦軸は、パケット７１の各段を示す。パケット７１は、例えば１段目〜２０段目のビット列を含む。横軸は、パケット７１の各段のビット列におけるビット位置を示す。パケット７１の各段は、例えばｂｉｔ０〜ｂｉｔ８の９ビットを含む。パケット７１の１段目〜１４段目が通常データであり、パケット７１の１５段目〜２０段目がエラー情報である。パケット７１の１段目〜５段目がヘッダー情報である。【００５６】
パケット７１の１段目は、ｂｉｔ０〜ｂｉｔ７がパケット種類を示し、ｂｉｔ８がｂｉｔ０〜ｂｉｔ７のパリティを示すビットである。パリティは、例えば、当該１段目における１であるビットの数が偶数になるように設定される。パケット種類は、例えば、メモリリードやメモリライト等のＣＰＵ１１の実行命令の種別を示す。パリティにより、受信回路部６１１は、受信したパケット７１の各段のデータ毎の１ビット誤りが存在することを検出することができる。２段目〜２０段目においても、ｂｉｔ８は、水平パリティのビットである。【００５７】
パケット７１の２段目において、ｂｉｔ０〜ｂｉｔ３が送信元のボード種類を示し、ｂｉｔ４〜ｂｉｔ７が送信元のボード番号を示す。パケット７１の３段目は、送信元チップを示す。パケット７１の４段目において、ｂｉｔ０〜ｂｉｔ３が受信先のボード種類を示し、ｂｉｔ４〜ｂｉｔ７が受信先のボード番号を示す。パケット７１の５段目は、受信先チップを示す。【００５８】
パケット７１の６段目〜１３段目は、各々、データ０〜データ７であり、ボード間で送受信される本来のデータである。本来のデータとは、ヘッダー情報、エラー訂正ビット及びエラー情報以外のデータを示す。【００５９】
パケット７１の１４段目は、エラー訂正ビットであり、例えばＥＣＣ（Error Check and Correction）により、パケット７１全体のエラー検出及びエラー訂正を行うビット列である。パケット７１の１４段目のデータにより、チップ６１は、受信したパケット７１について、１ビットエラー訂正及び２ビットエラー検出を行うことができる。【００６０】
具体的には、チップ６１内の送信回路部６１７は、パケット７１の１段目〜２０段目（パケット７１の１４段目を除く）に対してのエラー検出及び訂正符号を生成する。送信回路部６１７は、その生成結果のデータをパケット７１の１４段目として、パケット情報に挿入する。このパケット７１を受信したチップ６１が、パケット７１の１４段目に基づいて、前述のエラー訂正又はエラー検出を実行する。【００６１】
パケット７１の１５段目〜２０段目は、エラー情報を示す。パケット７１の１５段目において、ｂｉｔ０〜ｂｉｔ３は、送信エラーボード種類を示し、ｂｉｔ４〜ｂｉｔ７は、送信エラーボード番号を示す。パケット７１の１６段目において、ｂｉｔ０〜ｂｉｔ７は、その送信エラーボードの送信エラーチップ種類を示す。パケット７１の１７段目において、ｂｉｔ０〜ｂｉｔ３は、受信エラーボード種類を示し、同ｂｉｔ４〜ｂｉｔ７は、受信エラーボード番号を示す。パケット７１の１８段目において、ｂｉｔ０〜ｂｉｔ７は、その受信エラーボードの受信エラーチップ種類を示す。送信エラーチップ種類及び受信エラーチップ種類は、エラー情報検出部（受信回路部６１１）がエラー情報を検出した場合において、エラー情報を検出したエラー情報検出部を有するチップ６１を特定する情報である。【００６２】
パケット７１の１９段目において、ｂｉｔ０〜ｂｉｔ７は、エラー内容を示す。エラー内容は、予め定められたコード等によって示され、エラー発生の箇所を示すか、又は、エラーが発生していないことを示す。パケット７１の２０段目において、ｂｉｔ０〜ｂｉｔ７は、エラーが発生したエラービットを示す。例えば、パケット７１の１０段目のデータのｂｉｔ４においてエラーが検出された場合、エラー内容が「１０」とされ、エラービット「４」とされる。【００６３】
図４は、エラー情報テーブル４１１の構成を示す図である。【００６４】
エラー情報テーブル４１１は、チップ管理ボード４のチップ管理部４１に予め備えられる。チップ管理ボード４に備えられたチップ管理部４１が、エラー情報用配線８２を介して、各々のチップ６１からチップ管理ボード４に送信されたエラー情報を受け取り、エラー情報テーブル４１１へエラー情報を格納する。【００６５】
エラー情報テーブル４１１は、エラー情報毎に、少なくとも、エラー通知元、パケット種類、エラーパス、エラービットを含む。これらの情報は、チップ管理部４１にエラー情報を通知したチップ６１から通知される。エラー通知元は、エラー通知元について、そのボード種類、ボード番号、チップ種類の情報を含む。エラーパスは、送信パスにおけるエラーを示す送信エラーと、受信パスにおけるエラーを示す受信エラーとを含む。送信エラーは、送信パスにおけるエラーが発生したボード種類、ボード番号、チップ種類の情報を含む。受信エラーは、受信パスにおけるエラーが発生したボード種類、ボード番号、チップ種類の情報を含む。【００６６】
エラー通知元は、チップ管理部４１にエラー情報を通知したチップ６１を示す情報である。ボード種類は、エラー情報を通知したチップ６１の搭載されているボード種別を示す情報である。ボード番号は、エラー情報を通知したチップ６１の搭載されているボードの識別番号を示す情報である。チップ種類は、エラー情報を通知したチップ６１の種別（例えば、メモリ制御チップ１３）を示す情報である。【００６７】
パケット種類は、通知されたエラー情報におけるエラーが発生したパケット７１の種類を示す。【００６８】
エラーパスは、エラーが検出されたパスを示す情報であり、エラーが送信元のチップ６１において発生したか、受信先のチップ６１において発生したかを示す。【００６９】
送信エラーは、受信したパケット７１においてエラーが発生した場合に通知される情報である。送信エラーは、送信元チップ６１の搭載されているボード種類、そのボードを識別するボード番号、送信元チップ６１のチップ種類を含む情報である。受信エラーは、エラー情報を持ったパケット７１を受信した場合に通知される情報である。受信エラーは、エラー情報を持ったパケット７１を受信したチップ６１の搭載されているボード種類、そのボードを識別するボード番号、受信先のチップ６１のチップ種類を含む。【００７０】
エラービットは、エラーを検出したチップ６１が、エラーを検出したエラービットの情報である。【００７１】
以上の情報は、チップ管理部４１が管理し、格納する。チップ管理ボード４のチップ管理部４１が、エラー情報用配線８２を介して、前述のエラー情報テーブル４１１の項目に対応する情報を含むエラー情報をチップ６１から受信する。その送信されたエラー情報から、チップ管理部４１が、項目毎にエラー情報をエラー情報テーブル４１１へ格納する。【００７２】
これにより、この情報処理装置の保守時において、ユーザは、ＰＣ５を介して、エラー情報テーブル４１１に格納されたエラー情報に基づいて、解析プログラム等を使用することにより、初期のエラーパス、パケットのエラー発生したパスを追跡することが可能となる。【００７３】
図５及び図６は、パケットのエラー情報取得の処理フローを示す図である。【００７４】
図５及び図６の処理は、例えば、システムボード＃１のＣＰＵ＃３が、システムボード＃０のメモリリード命令を実行した後に、システムボード＃０に対してパケット７１を送信する例である。なお、説明の簡単化のために、ステップＳ１１〜Ｓ１３においては、パケット７１のエラーは発生しないこととする。【００７５】
システムボード＃１のＣＰＵ＃３が、ＣＰＵ制御チップ１２に対して、システムボード＃０のメモリ１４上のデータのリード（読出し）命令の実行を依頼する（ステップＳ１１）。この依頼に応じて、システムボード＃１のＣＰＵ制御チップ１２が、メモリ制御チップ１３に、読出したデータを含むパケット７１を、クロスバーボード２のクロスバーチップ２１へ送信させる（ステップＳ１２）。パケット７１の宛先は、システムボード＃０のメモリ制御チップ１３とされる。【００７６】
パケット７１を受信したクロスバーチップ２１は、更に、システムボード＃０のメモリ制御チップ１３へ、パケット７１を送信する（ステップＳ１３）。これに応じて、システムボード＃０のメモリ制御チップ１３が、クロスバーチップ２１から送信されたパケット７１を受信し、受信したパケット７１のデータのエラーが検出されるか否かを調べる（ステップＳ１４）。【００７７】
データのエラーが検出された場合（ステップＳ１４のＹｅｓ）、ステップＳ１５が実行される。データのエラーが検出されない場合（ステップＳ１４のＮｏ）、ステップＳ３１が実行される。【００７８】
データのエラーが検出された場合（ステップＳ１４のＹｅｓ）、システムボード＃０のメモリ制御チップ１３は、エラー情報として、パケット７１にエラーパスの情報を書込む。この場合、エラーパスの情報としては、受信エラーボード種類、チップ種類等の、パケット７１の１７段目〜２０段目のデータが書き込まれる。システムボード＃０のメモリ制御チップ１３は、エラー情報を持ったパケット７１を、システムボード＃０のＣＰＵ制御チップ１２へ送信する（ステップＳ１５）。また、システムボード＃０のメモリ制御チップ１３は、エラー情報を、自チップ６１におけるエラー情報として、チップ管理ボード４へ通知する（ステップＳ１６）。【００７９】
システムボード＃０のＣＰＵ制御チップ１２は、メモリ制御チップ１３からエラー情報を持ったパケット７１を受信し、受信したパケット７１からエラー情報を抽出する。ＣＰＵ制御チップ１２は、受信したパケット７１のエラー情報を、他のチップ６１におけるエラー情報として、チップ管理ボード４へ通知する（ステップＳ１７）。【００８０】
システムボード＃０のメモリ制御チップ１３は、システムボード＃０のＣＰＵ制御チップ１２からエラー情報を持ったパケット７１を受信し、受信したパケット７１のエラー情報を抽出する。メモリ制御チップ１３は、受信したパケット７１のエラー情報を、他のチップ６１におけるエラー情報として、チップ管理ボード４へ通知する（ステップＳ１８）。【００８１】
クロスバーチップ２１は、システムボード＃０のメモリ制御チップ１３からエラー情報を持ったパケット７１を受信し、受信したパケット７１のエラー情報を抽出する。クロスバーチップ２１は、受信したパケット７１のエラー情報を、他のチップ６１におけるエラー情報として、チップ管理ボード４へ通知する（ステップＳ１９）。【００８２】
システムボード＃１のメモリ制御チップ１３は、クロスバーチップ２１からエラー情報を持ったパケット７１を受信し、受信したパケット７１のエラー情報を抽出する。メモリ制御チップ１３は、受信したパケット７１のエラー情報を、他のチップ６１におけるエラー情報として、チップ管理ボード４へ通知する（ステップＳ２０）。【００８３】
システムボード＃１のＣＰＵ制御チップ１２は、システムボード＃１のメモリ制御チップ１３からエラー情報を持ったパケット７１を受信し、受信したパケット７１のエラー情報を抽出する。ＣＰＵ制御チップ１２は、受信したパケット７１のエラー情報を、他のチップ６１におけるエラー情報として、チップ管理ボード４へ通知する（ステップＳ２１）。【００８４】
チップ管理ボード４において、チップ管理部４１は、以上のようにして通知されたエラー情報を収集し、収集したエラー情報テーブル４１１に格納する。ユーザは、ＰＣ５を介して、チップ管理ボード４へアクセスし、パケット７１におけるエラーの発生パスと、エラー検出箇所とについて、パケット７１の追跡を行う。例えば、ユーザは、予め用意された解析プログラムを使用して、エラー発生の箇所を特定する（ステップＳ２２）。【００８５】
ステップＳ１４において、データのエラーが検出されない場合（ステップＳ１４のＮｏ）、受信先のチップ６１、この場合はシステムボード＃０のメモリ制御チップ１３は、エラー情報を持ったパケット７１を受信した場合、受信したパケット７１のエラー情報を検出する。受信チップ６１（システムボード＃０のメモリ制御チップ１３、以下同じ）は、受信したパケット７１のエラー情報を、他のチップ６１におけるエラー情報として、チップ管理ボード４へ通知する（ステップＳ３１）。【００８６】
受信チップ６１は、受信したパケット７１のエラーを検出した場合、受信したパケット７１のエラー情報に、受信エラーのボード種類、チップ種類を追記して、送信先のチップ６１へパケット７１を送信する（ステップＳ３２）。この場合、受信チップ６１は、エラー情報を自チップ６１におけるエラー情報として、チップ管理ボード４へ通知する。【００８７】
この後、受信チップ６１は、パケット７１が送信先のチップ６１へ到着したか否かを調べる（ステップＳ３３）。パケット７１が到着しない場合（ステップＳ３３のＮｏ）、受信チップ６１は、ステップＳ３１〜Ｓ３３を繰り返す。パケット７１が到着した場合（ステップＳ３３のＹｅｓ）、受信チップ６１は、処理を終了する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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