(57)【要約】  本発明にかかるバイアス回路は、基板１上に配置され接地電位に接続された抵抗体層２と、抵抗体層２の上部に配置されたインダクタ５を形成する導体４と、を有する。また、本発明にかかるバイアス回路の製造方法は、基板１上に接地電位に接続された抵抗体層２を生成し、抵抗体層２の上部にインダクタ５を形成する導体４を生成する。本発明により半導体基板に容易に集積でき、寄生発振を防止することができるバイアス回路、及びバイアス回路の製造方法を提供することができる。
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【特許請求の範囲】
【請求項１】
基板上に配置され接地電位に接続された抵抗体層と、
前記抵抗体層の上部に当該抵抗体層と離間して配置され、インダクタを形成する導体と、
を有するバイアス回路。
【請求項２】
前記抵抗体層の上部に配置された絶縁体を介して前記インダクタを形成する導体が配置されている請求項１に記載のバイアス回路。
【請求項３】
前記インダクタの入力端子は電源に接続され、前記インダクタの出力端子は集積回路の電源供給部に接続されている請求項１または２に記載のバイアス回路。
【請求項４】
前記抵抗体層と前記インダクタの下面との間隔が１μｍ以下である請求項１乃至３のいずれか１項に記載のバイアス回路。
【請求項５】
前記インダクタの配線は、前記絶縁体の内部に形成された複数の層の金属配線をビアにより層間接続することで形成されている請求項１乃至４のいずれか１項に記載のバイアス回路。
【請求項６】
前記インダクタの配線は、ポリシリコン層と複数の層の金属配線をビアにより層間接続することで形成されている請求項１乃至４のいずれか１項に記載のバイアス回路。
【請求項７】
前記インダクタの配線は、金により形成されている請求項１乃至４のいずれか１項に記載のバイアス回路。
【請求項８】
前記インダクタは、バイアスを供給するパッド層の下に配置され、前記パッド層とビアにより接続されている請求項１乃至７のいずれか１項に記載のバイアス回路。
【請求項９】
前記基板がシリコンである請求項１乃至８のいずれか１項に記載のバイアス回路。
【請求項１０】
前記基板がＳｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ基板である請求項１乃至８のいずれか１項に記載のバイアス回路。
【請求項１１】
前記基板が化合物半導体である請求項１乃至８のいずれか１項に記載のバイアス回路。
【請求項１２】
前記基板がセラミックである請求項１乃至８のいずれか１項に記載のバイアス回路。
【請求項１３】
前記抵抗体層がシリコンＩＣプロセスにより形成される拡散領域である請求項１乃至１２のいずれか１項に記載のバイアス回路。
【請求項１４】
前記抵抗体層が金属薄膜抵抗体である請求項１乃至１２のいずれか１項に記載のバイアス回路。
【請求項１５】
前記抵抗体層の上部に配置された絶縁体は、窒化シリコンである請求項１乃至１４のいずれか１項に記載のバイアス回路。
【請求項１６】
前記抵抗体層の上部に配置された絶縁体は、酸化シリコンである請求項１乃至１４のいずれか１項に記載のバイアス回路。
【請求項１７】
基板上に接地電位に接続された抵抗体層を生成し、
前記抵抗体層の上部に当該抵抗体層と離間して、インダクタを形成する導体を生成する、
バイアス回路の製造方法。
【請求項１８】
前記抵抗体層と前記インダクタを形成する導体との間に絶縁体を生成する請求項１７に記載のバイアス回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板に集積されたバイアス回路、及びバイアス回路の製造方法に関する。
【背景技術】
【０００２】
近年のＣＭＯＳプロセスの微細化に伴いＭＯＳＦＥＴの高周波特性が向上し、その結果としてＣＭＯＳプロセスで高周波増幅器が実現できるようになった。高周波増幅器では、所望の帯域で入出力のインピーダンスを整合することと、所望の帯域外で回路を安定化させることが重要である。【０００３】
図１１は、ソース接地ＦＥＴ型の増幅器の回路図である。入力端子１２から入力された信号が直流遮断キャパシタ１３ａを通過し、伝送線路１４ａを介してＦＥＴ１５のゲートに至る。伝送線路１４ａとキャパシタ１３ａには、伝送線路１６ａおよび片側を接地したキャパシタ１７ａからなるショートスタブ１８ａが接続されており、これらは入力整合回路を形成している。ゲートバイアス供給端子１９は、ショートスタブ１８ａに接続されており、ＦＥＴ１５のゲートにバイアスを供給する。【０００４】
また、ＦＥＴ１５のドレインは伝送線路１４ｂを介して直流遮断キャパシタ１３ｂと接続され、出力端子２１に信号を出力する。伝送線路１４ｂとキャパシタ１３ｂには、伝送線路１６ｂおよび片側を接地したキャパシタ１７ｂからなるショートスタブ１８ｂが接続されており、これらは出力整合回路を形成している。ドレインバイアス供給端子２２はショートスタブ１８ｂに接続されており、ＦＥＴ１５のドレインにバイアスを供給する。【０００５】
この増幅器では、伝送線路１４ａ、１４ｂとショートスタブ１８ａ、１８ｂでインピーダンス整合を行い、かつバイアス回路を兼ねている。その結果、小信号特性のシミュレーション結果（不図示）によると、６０ＧＨｚの近傍で利得が最大となり、反射特性も最小となる。すなわち、所望の帯域で入出力のインピーダンスが整合されている。【０００６】
ところで、Ｓパラメータから導出されるｋファクタは、一般に安定化の指標として用いられている。回路が安定であるためには、ｋ＞１の条件が必要である。図１１の増幅器のｋファクタの周波数特性の計算結果を図１２に示す。図１２によると、図１１の増幅器のｋファクタは２ＧＨｚ以下の周波数でｋ＜１である。この周波数領域では、回路が発振するなど不安定であるおそれがある。【０００７】
また、このような低周波領域における不安定性の問題を解決する方法として、抵抗素子と容量素子によるシャントＲＣ回路をバイアス回路に組み込む方法が知られている。図１３は、そのようなバイアス回路を示した回路図である。整合回路の一部をなすショートスタブ１８とバイアス供給端子３１との間にシャントＲＣ回路１１が挿入されている。ショートスタブのキャパシタで接地できない低周波信号は、安定回路の大きな容量素子を通過し抵抗素子にて減衰するので、増幅器は安定化する。【０００８】
また、このような不安定性の問題を解決するために、特許文献１にかかる高周波増幅装置では、能動素子と能動素子に対する整合回路とを用いている。つまり、増幅装置を使用する周波数帯における、能動素子単体での安定指数ｋファクタが１以下となるように、能動素子の入力インピーダンスの抵抗成分を充分小さくする。そして、整合回路の損失を利用して、増幅装置としての安定指数ｋファクタを１以上としている。【０００９】
また、特許文献２には、シリコンプロセス上の配線層を用いてインダクタを形成する場合に、インダクタと基板との間の寄生抵抗を削減可能なスパイラルインダクタに関する技術が開示されている。また、特許文献３、特許文献４にもスパイラルインダクタに関する技術が開示されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平１１−３０８０５９号公報
【特許文献２】特開２０００−１８８３７３号公報
【特許文献３】特開２００２−３０５１１０号公報
【特許文献４】特開２００８−２０５４０３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、図１３に示すバイアス回路にはいくつかの問題がある。第１の問題点は、チップが高コスト化する点である。その理由は、シャントＲＣ回路に搭載すべき容量が、例えば５から１０ｐＦ程度と大きいために、チップ面積が増大するからである。第２の問題点は、所望帯域での増幅器の特性を変化させる恐れがある点である。その理由は、シャントＲＣ回路の容量成分がショートスタブの容量素子に並列接続されることで、整合回路の周波数特性に影響するからである。
よって、本発明の目的は、半導体基板に容易に集積でき、寄生発振を防止することができるバイアス回路を提供することである。
【課題を解決するための手段】
【００１２】
本発明にかかるバイアス回路は、基板上に配置され接地電位に接続された抵抗体層と、前記抵抗体層の上部に当該抵抗体層と離間して配置され、インダクタを形成する導体と、を有する。【００１３】
また、本発明にかかるバイアス回路の製造方法は、基板上に接地電位に接続された抵抗体層を生成し、前記抵抗体層の上部に当該抵抗体層と離間して、インダクタを形成する導体を生成する。
【発明の効果】
【００１４】
本発明により、半導体基板に容易に集積でき、寄生発振を防止することができるバイアス回路を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１にかかるバイアス回路を構成する素子の断面図である。
【図２】実施の形態１にかかるバイアス回路を構成する素子の平面図である。
【図３】実施の形態１にかかるバイアス回路を構成する素子のインダクタを構成する導体の詳細な構造を示す図である。
【図４】実施の形態１にかかるバイアス回路の等価回路の回路図である。
【図５】実施の形態１にかかるバイアス回路を６０ＧＨｚ帯増幅器に用いた場合の回路図である。
【図６】実施の形態１にかかる６０ＧＨｚ帯増幅器のｋファクタの周波数特性を示す図である。
【図７】実施の形態１にかかる６０ＧＨｚ帯増幅器の小信号特性を示す図である。
【図８】実施の形態２にかかるバイアス回路を構成する素子の断面図である。
【図９】実施の形態３にかかるバイアス回路を構成する素子の断面図である。
【図１０】実施の形態４にかかるバイアス回路を構成する素子の断面図である。
【図１１】ソース接地ＦＥＴ型の増幅器の回路図である。
【図１２】ソース接地ＦＥＴ型増幅器のｋファクタの周波数特性を示す図である。
【図１３】シャントＲＣ回路を用いたバイアス回路の回路図である。
【発明を実施するための形態】
【００１６】
実施の形態１．
以下、図面を参照して本発明の実施の形態１について説明する。
実施の形態１の断面図を図１に、平面図を図２に示す。図１は図２のＩ−Ｉにおける断面図である。本実施の形態にかかるバイアス回路は、基板１上に配置され接地電位に接続された抵抗体層２と、抵抗体層２の上部に配置されたインダクタ５を形成する導体４と、を有する。
【００１７】
抵抗体層２は、例えばＣＭＯＳプロセスにおいて拡散領域を形成することで得ることができる。また、抵抗体層２は、例えば、ＮｉＣｒ薄膜抵抗や、金属、ポリシリコン、合金など抵抗性を持つもので形成してもよい。抵抗体層２は、図で示さない場所で接地電位に接続されている。
【００１８】
また、抵抗体層２の上部には絶縁体３が配置されてもよく、絶縁体３の内部にはインダクタ５を形成する導体４が配置されている。ここでは構造図を簡略化するため、ゲート絶縁膜と配線部の層間絶縁膜を統合して絶縁体３と表記した。
【００１９】
スパイラルインダクタ５を形成する導体４の詳細な構造を図３に示す。導体４は、多層金属配線プロセスにおいて最下層６ａから最上層６ｎまでのすべての金属層を多数のビア７で接続したものである。つまり、スパイラルインダクタ５は金属層ごとに形成されており、各金属層にあるスパイラルインダクタをビア７で接続している。図１の導体４は、これを簡略化して示したものである。
ＣＭＯＳプロセスにおける最下層の金属層６ａと抵抗体層２との距離は、配線部分における信号遅延を低減するために短く製造されている。この距離は具体的にはおおむね１μｍ程度以下である。このようにインダクタの下面である最下層の金属層６ａと、抵抗体である拡散領域２との距離が短いので、それらの間の寄生容量は大きい。なお、本実施形態のインダクタ５は、スパイラルインダクタ構造のみならず、例えばメアンダ型インダクタであっても良い。
【００２０】
また、このインダクタに交流信号が印加されると抵抗体層２に渦電流が生じる。この抵抗体層２では渦電流がジュール熱に変換され、交流信号に対する損失となる。また、抵抗体層２と接地電位とを結ぶ電流経路が存在するため、接地電位との電位差により電流が生じ、交流信号に対する損失となる。すなわち、これらの効果は接地電位に接続された寄生抵抗として表現される。
【００２１】
上記の寄生容量と寄生抵抗を含めた、本実施の形態のインダクタの等価回路は図４のように表現される。等価回路は、分布定数的なインダクタンス８、寄生容量９、寄生抵抗１０により構成される。なお、本インダクタには等価的なシャントＲＣ回路１１が存在している。
【００２２】
すなわち、スパイラルインダクタ５と抵抗体層２の間には寄生容量が生じる。また、インダクタ５を通過する交流信号により基板に対して垂直方向に磁場が発生し、磁場が貫く抵抗体層２には渦電流が誘起される。抵抗体層２における渦電流の減衰はインダクタを通過する交流信号に対する損失となる。以上より、等価的なシャントＲＣ回路が形成される。これにより、半導体基板に容易に集積でき、寄生発振を防止することができるバイアス回路を提供することが可能となる。
【００２３】
また、本実施の形態にかかるバイアス回路の製造は以下のように行う。基板１上に抵抗体層２を生成する。その製造方法は、蒸着法、スパッタ法、めっき、拡散、合金化あるいはダマシンプロセスに代表される、一般的な加工方法を用いればよい。この抵抗体層２は、前記に代表される一般的な加工方法により接地電位に接続される。次に抵抗体層２の上部にインダクタを形成する導体４を生成する。その製造方法も、前記に代表される一般的な加工方法を用いればよい。本実施の形態にかかるバイアス回路の製造方法により、半導体基板に容易に集積でき、寄生発振を防止することができるバイアス回路の製造が可能となる。
【００２４】
また、抵抗体層２と、導体４の間に、絶縁体３を生成する。絶縁体３は、シリコン基板の酸化や蒸着法、化学気相成長（ＣＶＤ）法などの手法により形成される。なお、絶縁体３の形成の後に導体４を形成してもよいし、多層配線プロセスを用いて絶縁体３および導体４を形成してもよい。
インダクタ５の入出力端子と、回路とは、上記に代表される一般的な加工方法を用いて接続される。
【００２５】
なお、酸化や蒸着、ＣＶＤの時間や温度などに代表される、絶縁体３の製造条件を適宜調節することにより、抵抗体層２と導体４の下面との間隔をおおむね１μｍ以下にすることができる。
以上のようなバイアス回路の製造方法により、半導体基板に容易に集積でき、寄生発振を防止することができるバイアス回路の製造が可能となる。
【００２６】
このスパイラルインダクタをバイアス回路に組み込んだ、６０ＧＨｚ帯増幅器の回路図を図５に示す。この回路では、インダクタ２０ａ、２０ｂの入力端子は電源（バイアス供給端子）１９、２２に接続され、インダクタの出力端子は集積回路の電源供給部であるショートスタブ１８ａ、１８ｂに接続されている。
【００２７】
図５に示す増幅器では、入力端子１２から入力された信号が直流遮断キャパシタ１３ａを通過し、伝送線路１４ａを介してＦＥＴ１５のゲートに至る。伝送線路１４ａとキャパシタ１３ａには、伝送線路１６ａおよび片側を接地したキャパシタ１７ａからなるショートスタブ１８ａが接続されており、入力整合回路を形成している。ゲートバイアス供給端子１９は図４の等価回路で示すインダクタ２０ａを介してショートスタブ１８ａに接続されており、ＦＥＴ１５のゲートにバイアスを供給する。
【００２８】
また、ＦＥＴ１５のドレインは伝送線路１４ｂを介して直流遮断キャパシタ１３ｂと接続され、出力端子２１に信号を出力する。伝送線路１４ｂとキャパシタ１３ｂには伝送線路１６ｂおよび片側を接地したキャパシタ１７ｂからなるショートスタブ１８ｂが接続されており、出力整合回路を形成している。ドレインバイアス供給端子２２は図４の等価回路で示すインダクタ２０ｂを介してショートスタブ１８ｂに接続されており、ＦＥＴ１５のドレインにバイアスを供給する。
【００２９】
本実施の形態におけるバイアス回路に含まれるスパイラルインダクタ２０ａ、２０ｂの等価的なシャントＲＣ回路により、低周波数領域が安定化されている。本増幅器の低周波数帯におけるｋファクタの周波数特性のシミュレーション結果を図６に示すとｋ＞１となっており、安定化が確認できる。
【００３０】
図５に示す本実施の形態にかかる増幅器の、所望帯域である６０ＧＨｚ帯の小信号特性のシミュレーション結果を図７の実線に示す。また、スパイラルインダクタを含まない図１１の増幅器のシミュレーション結果を図７の点に示す。これらの結果から、本実施の形態にかかる増幅器のシミュレーション結果と、スパイラルインダクタを含まない図１１の増幅器のシミュレーション結果はほぼ同一であるといえる。スパイラルインダクタのインダクタンスは高周波信号に対して高インピーダンスとなるため、所望帯域の特性への影響が少ない状態で低周波領域での安定化を実現している。
【００３１】
つまり、スパイラルインダクタのインダクタンスにより、所望の周波数においてシャントＲＣ回路が整合回路に影響しない状態でありながら、ショートスタブで接地できない低周波数の信号がシャントＲＣ回路を通じて減衰する。これにより、低周波数で回路が安定化されるようなバイアス回路を提供することができる。
【００３２】
実施の形態２．
次に、本発明の実施の形態２について、図８に示す断面図を用いて説明する。なお、図１に示す実施の形態１と同様の構成部分については同一の符号を付し、重複した説明を省略する。また、実施の形態２にかかるバイアス回路の等価回路は図４に示すものと同様であり、実施の形態２にかかるバイアス回路を組み込んだ、６０ＧＨｚ帯増幅器の回路図も図５に示すものと同様である。
【００３３】
スパイラルインダクタを形成する導体４の下部を、図に示さないビアによりＣＭＯＳプロセスで形成されるポリシリコン２３と接続している。ＣＭＯＳプロセスでは、ポリシリコン２３は数１０ｎｍ程度の薄いゲート絶縁膜２４の上に形成され、ゲート絶縁膜２４は抵抗体層（拡散領域）２の上に形成される。
【００３４】
本実施の形態では、抵抗体層２とインダクタの下面との距離はゲート酸化膜の膜厚である数１０ｎｍ程度であり、第１の実施の形態におけるおおむね１μｍ程度より短いため、結合はより大きい。すなわち、第１の実施の形態よりも渦電流の効果が大きくなるので、第１の実施の形態よりも大きな安定性が得られる。また、ポリシリコンは合金化されたポリシリコンであってもよい。
【００３５】
実施の形態３．
次に、本発明の実施の形態３について、図９に示す断面図を用いて説明する。なお、図１に示す実施の形態１と同様の構成部分については同一の符号を付し、重複した説明を省略する。また、実施の形態３にかかるバイアス回路の等価回路は図４に示すものと同様であり、実施の形態３にかかるバイアス回路を組み込んだ、６０ＧＨｚ帯増幅器の回路図も図５に示すものと同様である。
【００３６】
本実施の形態にかかるバイアス回路は、スパイラルインダクタを形成する導体４を、バイアス供給用パッド２５の下に配置したものである。この形態により、第１の実施の形態と同等の効果が得られることは明らかである。本実施の形態ではチップ内にインダクタ専用のエリアを確保する必要がなくなるためチップ面積が縮小され、結果としてチップコストの低減に寄与するという相乗的な効果を奏する。
【００３７】
また、インダクタを形成する導体は図３のようにビア７で接続されていることに加え、パッド２５と導体４とがパッド用ビア２６により接続されているため、パッドの機械的強度が向上するという効果を奏する。
【００３８】
実施の形態４．
次に、本発明の実施の形態４について、図１０に示す断面図を用いて説明する。なお、図１に示す実施の形態１と同様の構成部分については同一の符号を付し、重複した説明を省略する。また、実施の形態４にかかるバイアス回路の等価回路は図４に示すものと同様であり、実施の形態４にかかるバイアス回路を組み込んだ、６０ＧＨｚ帯増幅器の回路図も図５に示すものと同様である。
【００３９】
本実施の形態にかかるバイアス回路は、ＧａＡｓ基板２７上に形成されたＮｉＣｒ薄膜抵抗層２８を有する。このＮｉＣｒ薄膜抵抗層２８は図に示さない場所で接地電位に接続されている。ＮｉＣｒ薄膜抵抗層２８の上部には、金メッキ２９により形成されたスパイラルインダクタが存在し、スパイラルインダクタと薄膜抵抗層２８の間にはＳｉＮ絶縁膜３０が形成されている。この形態により、第１の実施の形態と同等の効果が得られることは明らかである。
【００４０】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
上記の各実施の形態において、基板はシリコン基板やＧａＡｓ基板に限られず、例えば、Silicon on Insulator基板（ＳＯＩ基板）や、ＩｎＰ等その他の化合物半導体、あるいはアルミナに代表される絶縁体を用いた基板であってもよい。
【００４１】
また、プロセスはＣＭＯＳプロセスに限られず、ＳｉＧｅプロセスやバイポーラプロセスに代表される、他のシリコンＩＣプロセスであってもよい。
また、各実施の形態における配線を構成する導体６ａ〜６ｎ（図３参照）は、必ずしもすべての場所でビア７による接続が必要とは限られず、例えば、スパイラルインダクタにおける適宜の場所のみにビア７を接続した構造でもよい。さらに、各導体はメッシュ状の形状であってもよい。
また、効果を説明するために６０ＧＨｚ増幅器を例に挙げたが、６０ＧＨｚ帯に限られず、また、増幅器に限られず、能動素子を有する機能回路のバイアス回路に適用できる。
【００４２】
この出願は、２００８年１２月４日に出願された日本出願特願２００８−３０９５５５を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【産業上の利用可能性】
【００４３】
本発明は、半導体基板に集積されたバイアス回路を用いた電子機器の分野に広く適用することができる。
【符号の説明】
【００４４】
１  基板
２  抵抗体層（拡散領域）
３  絶縁体
４  導体
５  スパイラルインダクタ
６ａ、６ｂ、６ｎ  金属層
７  ビア
８  分布定数的なインダクタンス
９  寄生容量
１０  寄生抵抗
１１  シャントＲＣ回路
１２  入力端子
１３ａ、１３ｂ  直流遮断キャパシタ
１４ａ、１４ｂ、１６ａ、１６ｂ  伝送線路
１５  ＦＥＴ
１７ａ、１７ｂ  片側を接地したキャパシタ
１８、１８ａ、１８ｂ  ショートスタブ
１９  ゲートバイアス供給端子
２０ａ、２０ｂ  インダクタの等価回路
２１  出力端子
２２  ドレインバイアス供給端子
２３  ポリシリコン
２４  ゲート絶縁膜
２５  バイアス供給用パッド
２６  パッド用ビア
２７  ＧａＡｓ基板
２８  ＮｉＣｒ薄膜抵抗層
２９  金メッキ
３０  ＳｉＮ絶縁膜
３１  バイアス供給端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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2010064412.tif 000017
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