(57)【要約】  電源保護回路（１０ａ）は、直流電源（１）と負荷回路（３）とを接続する電源ラインに挿入される保護スイッチ（２）を制御する電源保護回路（１０ａ）であって、保護スイッチ（２）に接続される回路部（４ａ）と、回路部（４ａ）の動作状態を第１の状態又は第２の状態に切り替える制御部（５ａ）とを備え、第１の状態は、保護スイッチ（２）が第１の導電型の半導体層に制御端子が接続される第１の半導体スイッチである場合に保護スイッチ（２）を駆動できる動作状態であり、第２の状態は、保護スイッチ（２）が第１の導電型と異なる第２の導電型の半導体層に制御端子が接続される第２の半導体スイッチである場合に保護スイッチ（２）を駆動できる動作状態である。
2019087974.tif 000002
【特許請求の範囲】
【請求項１】
直流電源と負荷回路とを接続する電源ラインに挿入される保護スイッチを制御する電源保護回路であって、
前記保護スイッチに接続される回路部と、
前記回路部の動作状態を第１の状態又は第２の状態に切り替える制御部とを備え、
前記第１の状態は、前記保護スイッチが第１の導電型の半導体層に制御端子が接続される第１の半導体スイッチである場合に前記保護スイッチを駆動できる動作状態であり、
前記第２の状態は、前記保護スイッチが前記第１の導電型と異なる第２の導電型の半導体層に制御端子が接続される第２の半導体スイッチである場合に前記保護スイッチを駆動できる動作状態である
電源保護回路。
【請求項２】
前記回路部は、
前記直流電源の電源電圧から前記第１の半導体スイッチの第１の駆動電圧だけ低い第１の電位を生成する第１の電源回路を有し、
前記回路部は、
前記第１の状態において、前記第１の電位を前記制御端子に印加する第１の駆動回路を有し、
前記第２の状態において、前記制御端子と、前記保護スイッチと前記負荷回路との接続点との間に前記第２の半導体スイッチの第２の駆動電圧を印加する第２の駆動回路を有する
請求項１に記載の電源保護回路。
【請求項３】
前記回路部は、
所定の周期で交互にオン又はオフするハイサイドスイッチ及びローサイドスイッチを含む直列回路を有し、
前記保護スイッチの出力端子に前記ハイサイドスイッチが接続され、
前記回路部は、
前記第１の状態において、
前記直流電源の電源電圧から前記第１の半導体スイッチの第１の駆動電圧だけ低い第１の電位を生成する第１の電源回路と、
前記第１の電位を前記制御端子に印加する第１の駆動回路とを有し、
前記第２の状態において、
前記直流電源の電源電圧を用いて、グランド電位から前記第２の半導体スイッチの第２の駆動電圧だけ高い第２の電位を生成する第２の電源回路と、
前記保護スイッチの前記制御端子と出力端子との間に前記第２の駆動電圧を印加する第２の駆動回路とを有する
請求項１に記載の電源保護回路。
【請求項４】
前記第２の駆動回路は、
前記第２の電源回路と、前記ハイサイドスイッチと前記ローサイドスイッチとの接続点との間に接続された第１の整流素子と第１のコンデンサとの直列回路を有し、前記ローサイドスイッチがオンの時に前記第２の電源回路から前記第１の整流素子を介して前記第１のコンデンサに前記第２の駆動電圧を印加する第１のブートストラップ回路と、
前記第１のコンデンサと、前記保護スイッチの出力端子との間に接続された第２の整流素子と第２のコンデンサとの直列回路を有し、前記ハイサイドスイッチがオンの時に前記第１のコンデンサから前記第２の整流素子を介して前記第２のコンデンサに第２の駆動電圧を印加する第２のブートストラップ回路とを有する
請求項３に記載の電源保護回路。
【請求項５】
前記第１の電源回路は、前記直流電源に接続される電圧源と電流源との直列回路を有し、
前記第１の駆動回路は、前記電圧源と前記電流源との接続点と前記保護スイッチの制御端子との間に接続される第１のスイッチと第２のスイッチとの直列回路と、前記保護スイッチの制御端子に一端が接続される第３のスイッチと、前記第３のスイッチの他端が接続される接続端子と、前記第１のスイッチと前記第２のスイッチとの接続点と前記保護スイッチの出力端子との間に接続される第４のスイッチとを有し、
前記接続端子は前記直流電源に接続される
請求項３に記載の電源保護回路。
【請求項６】
前記制御部は、
前記第４のスイッチをオフ状態として、
通常時には、前記第１のスイッチ及び前記第２のスイッチをオン状態とし、かつ、前記第３のスイッチをオフ状態として前記保護スイッチを導通し、
異常時には、前記第１のスイッチ及び前記第２のスイッチをオフ状態とし、かつ、前記第３のスイッチをオン状態として前記保護スイッチを遮断する
請求項５に記載の電源保護回路。
【請求項７】
前記第１の電源回路は、前記直流電源に接続される電圧源と電流源との直列回路を有し、
前記第１の駆動回路は、前記電圧源と前記電流源との接続点と前記保護スイッチの制御端子との間に接続される第１のスイッチと第２のスイッチとの直列回路と、前記保護スイッチの制御端子に一端が接続される第３のスイッチと、前記第３のスイッチの他端が接続される接続端子と、前記第１のスイッチと前記第２のスイッチとの接続点と前記保護スイッチの出力端子との間に接続される第４のスイッチとを有し、
前記接続端子と前記保護スイッチの出力端子との間に前記第２のコンデンサが接続される
請求項４に記載の電源保護回路。
【請求項８】
前記制御部は、
前記第１のスイッチをオフ状態とし、前記第４のスイッチをオン状態として、
通常時には、前記第２のスイッチをオフ状態とし、かつ、前記第３のスイッチをオン状態として前記保護スイッチを導通し、
異常時には、前記第２のスイッチをオン状態とし、かつ、前記第３のスイッチをオフ状態として前記保護スイッチを遮断する
請求項７に記載の電源保護回路。
【請求項９】
前記第１の電源回路は、前記直流電源に接続される電圧源と電流源との直列回路を有し、
前記第１の駆動回路は、
前記電圧源と前記電流源との接続点と、前記保護スイッチの制御端子との間に接続される第１のスイッチと、
前記直流電源と前記保護スイッチの制御端子との間に接続される第２のスイッチとを有し、
前記第２の駆動回路は、
前記第１のスイッチと並列に接続される、第１のコンデンサと第３のスイッチとの直列回路と、
前記第１のコンデンサと前記第３のスイッチとの接続点と前記保護スイッチの出力端子との間に接続される第４のスイッチと、
前記保護スイッチの制御端子と出力端子との間に接続される第５のスイッチとを有する
請求項２に記載の電源保護回路。
【請求項１０】
前記制御部は、
前記回路部を前記第２の状態とする場合に、
通常時には、前記第１のスイッチ及び前記第５のスイッチをオフ状態とし、前記第２のスイッチ及び前記第３のスイッチを所定の周期で同時にオン又はオフし、かつ、前記第４のスイッチを前記第２のスイッチと交互にオン又はオフすることによって、前記保護スイッチをオン又はオフし、
異常時には、前記第１のスイッチ、前記第２のスイッチ及び前記第３のスイッチをオフし、かつ、前記第４のスイッチ及び前記第５のスイッチをオンすることによって、前記保護スイッチを遮断する
請求項９に記載の電源保護回路。
【請求項１１】
前記制御部は、
前記回路部を前記第１の状態とする場合に、
通常時には、前記第１のスイッチをオン状態とし、かつ、前記第２のスイッチ、前記第３のスイッチ、前記第４のスイッチ及び前記第５のスイッチをオフ状態とすることによって前記保護スイッチを導通させ、
異常時には、前記第２のスイッチをオン状態とし、かつ、前記第１のスイッチ、前記第３のスイッチ、前記第４のスイッチ及び前記第５のスイッチをオフ状態とすることによって前記保護スイッチを遮断する
請求項９に記載の電源保護回路。
【請求項１２】
前記第１の電源回路は、前記直流電源に接続される電圧源と電流源との直列回路を有し、
前記第１の駆動回路は、
前記電圧源と前記電流源との接続点と前記保護スイッチの制御端子との間に接続される第１のスイッチと、
前記直流電源と前記保護スイッチの制御端子との間に接続される、第２のスイッチと第３のスイッチとの直列回路とを有し、
前記第２の駆動回路は、
前記第１の駆動回路と前記第２のスイッチを共有し、
前記電圧源と前記電流源との接続点と前記保護スイッチとの間に接続される、第４のスイッチと第５のスイッチとの直列回路と、
前記第２のスイッチと前記第３のスイッチとの接続点と、前記第４のスイッチと前記第５のスイッチとの接続点の間に接続される第１のコンデンサと、
前記保護スイッチの制御端子と出力端子との間に接続される放電抵抗とを有する
請求項２に記載の電源保護回路。
【請求項１３】
前記制御部は、
前記回路部を前記第１の状態とする場合に、
前記第２のスイッチをオン状態とし、かつ、前記第４のスイッチ及び前記第５のスイッチの少なくとも一つをオフ状態とし、
通常時には、前記第１のスイッチをオン状態とし、かつ、前記第３のスイッチをオフ状態とすることで前記保護スイッチを導通し、
異常時には、前記第３のスイッチをオン状態とし、かつ、前記第１のスイッチをオフ状態とすることで前記保護スイッチを遮断し、
前記回路部を前記第２の状態とする場合に、
前記第１のスイッチをオフ状態とし、
通常時には、前記第２のスイッチ及び前記第４のスイッチを所定の周期で同時にオン又はオフし、かつ、前記第３のスイッチ及び前記第５のスイッチを前記第２のスイッチと交互にオン又はオフすることで、前記保護スイッチを導通し、
異常時には前記第２のスイッチ及び前記第４のスイッチをオンし、かつ、前記第３のスイッチ及び前記第５のスイッチをオフ状態とすることで、前記保護スイッチを遮断する
請求項１２に記載の電源保護回路。
【請求項１４】
前記第１の電源回路は、前記直流電源に接続される第１のスイッチと電圧源と電流源との直列回路を有し、
前記第１の駆動回路は、
前記第１のスイッチと前記電圧源との接続点と、前記保護スイッチの制御端子との間に接続される、第２のスイッチと第３のスイッチとの直列回路と、
前記第２のスイッチと前記第３のスイッチとの接続点である第１の端子と、
前記電圧源と前記電流源との接続点である第２の端子とを有し、
前記第２の駆動回路は、
前記第１の駆動回路と前記第２のスイッチを共有し、
前記第１の端子と前記保護スイッチの出力端子との間に接続される第１のコンデンサと、
前記電圧源と前記電流源との接続点と前記保護スイッチの出力端子との間に接続される第４のスイッチと、
前記保護スイッチの制御端子と出力端子との間に接続される第５のスイッチとを有する
請求項２に記載の電源保護回路。
【請求項１５】
前記制御部は、
前記回路部を前記第１の状態とする場合に、
前記第１のスイッチ及び前記第３のスイッチをオン状態とし、かつ、前記第４のスイッチ及び前記第５のスイッチをオフ状態とし、
通常時には、前記第２のスイッチをオフ状態とすることで前記保護スイッチを導通し、
異常時には、前記第２のスイッチをオン状態とすることで前記保護スイッチを遮断し、
前記回路部を前記第２の状態とする場合に、
通常時には、前記第１のスイッチを所定の周期でオン又はオフし、前記第２のスイッチ及び前記第４のスイッチを前記第１のスイッチと交互にオン又はオフし、前記第３のスイッチをオン状態とし、かつ、前記第５のスイッチをオフ状態として前記保護スイッチを導通し、
異常時には前記第５のスイッチをオン状態とし、かつ、前記第２のスイッチ、前記第３のスイッチ及び前記第４のスイッチをオフ状態として前記保護スイッチを遮断する
請求項１４に記載の電源保護回路。
【請求項１６】
前記制御部は、前記保護スイッチの出力端子の電位を所定の電位と比較する比較器と、
前記電源保護回路の起動前に前記比較器が正常か否かを検査し、かつ、起動時の所定時間は前記保護スイッチを強制的に導通させる監視回路とを有する
請求項１〜１５のいずれか一項に記載の電源保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、電源保護回路に関する。
【背景技術】
【０００２】
直流電源と負荷回路との間に保護スイッチを設け、負荷回路の異常を検出すると保護スイッチを遮断する、従来技術の電源保護回路が知られている。このような電源保護回路について図３０及び図３１を用いて説明する。【０００３】
図３０は、従来技術の電源保護回路の概略構成を示す回路図である。図３０に示されるように、電源保護回路は、直流電源８０１と負荷回路８０３とを接続する電源ラインに挿入される。電源保護回路は、保護スイッチ８０２と、制御回路８０４とを備える。また、制御回路８０４は、通常時は保護スイッチ８０２を導通させて負荷回路８０３に直流電源８０１からの電力を伝達する。また、制御回路８０４が負荷回路８０３からの情報に基づいて異常を検知すると、保護スイッチ８０２を遮断し、直流電源８０１からの電力の供給を停止する。これにより、負荷回路８０３のさらなる損傷を防ぎ、かつ、直流電源８０１を保護する。【０００４】
また、図３１は、特許文献１で開示された従来技術の電源保護回路の構成を示す回路図である。図３１に示される電源装置９０１は、直流電源９０２と、負荷回路としての回路ブロック９０６と、電源保護回路を構成する制御ブロック９０３、第１のスイッチ回路９０４及び第２のスイッチ回路９０５とを備える。第１のスイッチ回路９０４は、トランジスタ９４１と抵抗９４２及び９４４とを有する。第２のスイッチ回路９０５は、トランジスタ９５１と、抵抗９５２及び９５３とで構成されるスイッチと、ダイオード９５７とコンデンサ９５６との並列回路と、帰還抵抗９５４とを有する。【０００５】
図３１に示される制御ブロック９０３は、起動時に、オン／オフ制御信号９３４をＨレベル（つまり、ＨＩＧＨレベル）にする。これにより、コンデンサ９５６に充電電流ｉ１２が流れ、トランジスタ９５１がオンとなり、トランジスタ９４１のベース電流ｉ１１が流れ、第１のスイッチ回路９０４はオンとなる。通常であれば、電源ライン９０６Ａに電圧が発生し、帰還抵抗９５４を介して電流ｉ１３が流れ、コンデンサ９５６の満充電によってｉ１２が無くなっても、第１のスイッチ回路９０４のトランジスタ９４１はオンに維持され、回路ブロック９０６に電力が供給される。【０００６】
異常時、電源ライン９０６Ａが接地ラインにショートしていると、コンデンサ９５６の充電電流ｉ１２が流れている期間は、第１のスイッチ回路９０４はオンであるため、第１のスイッチ回路９０４に過電流が流れる。しかし帰還電流ｉ１３は流れないため、ｉ１２が無くなるとトランジスタ９５１はオフとなり、第１のスイッチ回路９０４はオフとなる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平６−８６４６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
図３０及び図３１に示されるような従来技術の電源保護回路では、保護スイッチとしてにＰＮＰトランジスタ（又はＰｃｈＭＯＳＦＥＴ）が用いられているが、ＮＰＮトランジスタ（又はＮｃｈＭＯＳＦＥＴ）を用いる場合もある。一般的に、同形状であればＮＰＮトランジスタ（又はＮｃｈＭＯＳＦＥＴ）の方がオン時の導通電圧を低くできるが、駆動電圧として電源電圧より高い電圧が必要になるために駆動回路の複雑化という課題がある。設計者は、要求性能や価格目標に応じて適切なデバイスを保護スイッチとして選択しなくてはならない。【０００９】
本開示は、保護スイッチの選択肢が広く、設計の容易化が可能な電源保護回路の提供を目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本開示の一形態に係る電源保護回路は、直流電源と負荷回路とを接続する電源ラインに挿入される保護スイッチを制御する電源保護回路であって、前記保護スイッチに接続される回路部と、前記回路部の動作状態を第１の状態又は第２の状態に切り替える制御部とを備え、前記第１の状態は、前記保護スイッチが第１の導電型の半導体層に制御端子が接続される第１の半導体スイッチである場合に前記保護スイッチを駆動できる動作状態であり、前記第２の状態は、前記保護スイッチが前記第１の導電型と異なる第２の導電型の半導体層に制御端子が接続される第２の半導体スイッチである場合に前記保護スイッチを駆動できる動作状態である。
【発明の効果】
【００１１】
本開示により、保護スイッチの選択肢が広く、設計の容易化が可能な電源保護回路を提供できる。
【図面の簡単な説明】
【００１２】
【図１】図１は、実施の形態１に係る電源保護回路の全体回路図である。
【図２】図２は、実施の形態１に係る電源保護回路の動作に関し、特に、ＮｃｈＭＯＳＦＥＴにおける第１の通常動作を説明する図である。
【図３】図３は、実施の形態１に係る電源保護回路の動作に関し、特に、ＮｃｈＭＯＳＦＥＴにおける第２の通常動作を説明する図である。
【図４】図４は、実施の形態１に係る電源保護回路の動作に関し、特に、ＮｃｈＭＯＳＦＥＴにおける異常時保護動作を説明する図である。
【図５】図５は、実施の形態１に係る電源保護回路の動作に関し、特に、ＰｃｈＭＯＳＦＥＴにおける通常動作を説明する図である。
【図６】図６は、実施の形態１に係る電源保護回路の動作に関し、特に、ＰｃｈＭＯＳＦＥＴにおける異常時保護動作を説明する図である。
【図７Ａ】図７Ａは、実施の形態１に係る制御部の構成を示すブロック図である。
【図７Ｂ】図７Ｂは、実施の形態１に係る判定回路の詳細構成を示す回路図である。
【図７Ｃ】図７Ｃは、実施の形態１に係る制御部の駆動ロジックの構成を示す回路図である。
【図７Ｄ】図７Ｄは、実施の形態１に係る第１のスイッチ〜第５のスイッチの各動作における状態を示す表である。
【図８】図８は、実施の形態２に係る電源保護回路の全体回路図である。
【図９】図９は、実施の形態２に係る電源保護回路の動作に関し、特に、ＮｃｈＭＯＳＦＥＴにおける第１の通常動作を説明する図である。
【図１０】図１０は、実施の形態２に係る電源保護回路の動作に関し、特に、ＮｃｈＭＯＳＦＥＴにおける第２の通常動作を説明する図である。
【図１１】図１１は、実施の形態２に係る電源保護回路の動作に関し、特に、ＮｃｈＭＯＳＦＥＴにおける異常時保護動作を説明する図である。
【図１２】図１２は、実施の形態２に係る電源保護回路の動作に関し、特に、ＰｃｈＭＯＳＦＥＴにおける通常動作を説明する図である。
【図１３】図１３は、実施の形態２に係る電源保護回路の動作に関し、特に、ＰｃｈＭＯＳＦＥＴにおける異常時保護動作を説明する図である。
【図１４Ａ】図１４Ａは、実施の形態２に係る制御部の駆動ロジックの構成を示す回路図である。
【図１４Ｂ】図１４Ｂは、実施の形態２に係る第１のスイッチ〜第５のスイッチの各動作における状態を示す表である。
【図１５】図１５は、実施の形態３に係る電源保護回路の全体回路図である。
【図１６】図１６は、実施の形態３に係る電源保護回路の動作に関し、特に、ＮｃｈＭＯＳＦＥＴにおける第１の通常動作を説明する図である。
【図１７】図１７は、実施の形態３に係る電源保護回路の動作に関し、特に、ＮｃｈＭＯＳＦＥＴにおける第２の通常動作を説明する図である。
【図１８】図１８は、実施の形態３に係る電源保護回路の動作に関し、特に、ＮｃｈＭＯＳＦＥＴにおける異常時保護動作を説明する図である。
【図１９】図１９は、実施の形態３に係る電源保護回路の動作に関し、特に、ＰｃｈＭＯＳＦＥＴにおける通常動作を説明する図である。
【図２０】図２０は、実施の形態３に係る電源保護回路の動作に関し、特に、ＰｃｈＭＯＳＦＥＴにおける異常時保護動作を説明する図である。
【図２１Ａ】図２１Ａは、実施の形態３に係る制御部の駆動ロジックの構成を示す回路図である。
【図２１Ｂ】図２１Ｂは、実施の形態３に係る第１のスイッチ〜第５のスイッチの各動作における状態を示す表である。
【図２２】図２２は、実施の形態４に係る電源保護回路の全体回路図である。
【図２３】図２３は、実施の形態４に係る電源保護回路の動作に関し、特に、ＮｃｈＭＯＳＦＥＴにおける第１の通常動作を説明する図である。
【図２４】図２４は、実施の形態４に係る電源保護回路の動作に関し、特に、ＮｃｈＭＯＳＦＥＴにおける第２の通常動作を説明する図である。
【図２５】図２５は、実施の形態４に係る電源保護回路の動作に関し、特に、ＮｃｈＭＯＳＦＥＴにおける異常時保護動作を説明する図である。
【図２６】図２６は、実施の形態４に係る電源保護回路の動作に関し、特に、ＰｃｈＭＯＳＦＥＴにおける通常動作を説明する図である。
【図２７】図２７は、実施の形態４に係る電源保護回路の動作に関し、特に、ＰｃｈＭＯＳＦＥＴにおける異常時保護動作を説明する図である。
【図２８Ａ】図２８Ａは、実施の形態４に係る制御部の駆動ロジックの構成を示す回路図である。
【図２８Ｂ】図２８Ｂは、実施の形態４に係る第１のスイッチ〜第４のスイッチ及び第２の整流素子の各動作における状態を示す表である。
【図２９】図２９は、実施の形態５に係る電源保護回路の全体回路図であり、起動時テストモードの動作を説明する図である。
【図３０】図３０は、従来技術の電源保護回路の概略構成を示す回路図である。
【図３１】図３１は、特許文献１で開示された従来技術の電源保護回路の構成を示す回路図である。
【発明を実施するための形態】
【００１３】
以下、実施の形態に係る電源保護回路について、図面を参照しながら説明する。
【００１４】
本実施の形態に係る電源保護回路は、直流電源と負荷回路とを接続する電源ラインに挿入される保護スイッチを制御する電源保護回路であって、前記保護スイッチに接続される回路部と、前記回路部の動作状態を第１の状態又は第２の状態に切り替える制御部とを備え、前記第１の状態は、前記保護スイッチが第１の導電型の半導体層に制御端子が接続される第１の半導体スイッチである場合に前記保護スイッチを駆動できる動作状態であり、前記第２の状態は、前記保護スイッチが前記第１の導電型と異なる第２の導電型の半導体層に制御端子が接続される第２の半導体スイッチである場合に前記保護スイッチを駆動できる動作状態である。
【００１５】
また、各図面においては、保護スイッチとして、第１の導電型の半導体層に制御端子が接続される第１の半導体スイッチを代表してＰｃｈＭＯＳＦＥＴ、第２の導電型の半導体層に制御端子が接続される第２の半導体スイッチを代表してＮｃｈＭＯＳＦＥＴを示す。
【００１６】
なお、以下の実施の形態は、いずれも本開示の一具体例を示すものであり、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態などは一例であり、本開示を限定するものではない。また、以下の実施の形態における構成要素のうちの、本開示の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００１７】
また、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略又は簡略化する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。
【００１８】
また、各図は、必ずしも厳密に図示したものではない。各図において、実質的に同一の構成については同一の符号を付す。
【００１９】
（実施の形態１）
図面を参照としながら、実施の形態１に係る電源保護回路について説明する。
【００２０】
図１は、実施の形態１に係る電源保護回路の全体回路図である。
【００２１】
図１に示されるように、電源保護回路１０ａは、直流電源１と負荷回路３とを接続する電源ラインに挿入される保護スイッチ２を制御する回路である。電源保護回路１０ａは、保護スイッチに接続される回路部４ａと、回路部４ａの動作状態を第１の状態又は第２の状態に切り替える制御部５ａとを備える。
【００２２】
回路部４ａの第１の状態は、保護スイッチ２が第１の導電型の半導体層に制御端子が接続される第１の半導体スイッチである場合に保護スイッチ２を駆動できる動作状態である。回路部４ａの第２の状態は、保護スイッチ２が第１の導電型と異なる第２の導電型の半導体層に制御端子が接続される第２の半導体スイッチである場合に保護スイッチを駆動できる動作状態である。以下では、第１の導電型をＮ型とし、第２の導電型をＰ型とする。第１の導電型の半導体層に制御端子が接続される第１の半導体スイッチとして、例えば、ＰチャネルやＰＮＰ型の半導体スイッチなどが挙げられる。第２の導電型の半導体層に制御端子が接続される第２の半導体スイッチとして、例えば、ＮチャネルやＮＰＮ型の半導体スイッチなどが挙げられる。以下では、第１の半導体スイッチ及び第２の半導体スイッチとして、それぞれ、ＰｃｈＭＯＳＦＥＴ及びＮｃｈＭＯＳＦＥＴを用いる例を示す。
【００２３】
回路部４ａは、直流電源１の高電位側の出力電圧である電源電圧ＶＢから第１の半導体スイッチの第１の駆動電圧だけ低い第１の電位を生成する第１の電源回路と、第１の状態において、第１の電位を制御端子に印加する第１の駆動回路と、第２の状態において、第２の半導体スイッチの制御端子と、保護スイッチ２と負荷回路３との接続点との間に第２の半導体スイッチの第２の駆動電圧を印加する第２の駆動回路とを有する。
【００２４】
回路部４ａは、直流電源１に接続される電源端子ＴＶＢと、保護スイッチ２の制御端子に接続される駆動端子ＨＧと、第１の端子ＢＸと、保護スイッチ２の出力端子と負荷回路３とに接続される負荷端子ＴＶＩＮと、グランド電位に接続されるグランド端子ＴＧとを有する。
【００２５】
本実施の形態では、回路部４ａは、電圧源４６と、電流源４７と、第１のスイッチ４１ａと、第２のスイッチ４２ａと、第３のスイッチ４３ａと、第４のスイッチ４４ａと、第５のスイッチ４５ａとを有する。また、回路部４ａは、第２の状態において、第１のコンデンサ４０ａを有する。
【００２６】
第１のコンデンサ４０ａは、電圧を保持するための素子であり、第１の端子ＢＸと、駆動端子ＨＧとの間に接続される。
【００２７】
電圧源４６は、保護スイッチ２の駆動電圧ＶＴを生成する電圧生成部であり、実施の形態１では、ツェナーダイオードである。ここで、駆動電圧ＶＴは、例えば、保護スイッチがＮｃｈＭＯＳＦＥＴである場合には、ゲートを駆動できる電圧を意味する。駆動電圧ＶＴは、保護スイッチ２のオン又はオフに切り替えるために使用される電圧であり、保護スイッチ２を駆動させるために必要な閾値電圧以上の電圧を意味する。なお、本実施の形態では、第１の半導体スイッチの駆動電圧である第１の駆動電圧と、第２の半導体スイッチの駆動電圧である第２の駆動電圧とは、いずれも駆動電圧ＶＴに等しい。
【００２８】
電圧源４６は、電源端子ＴＶＢと、電流源４７との間に接続される。電圧源４６のカソード端子が電源端子ＴＶＢに接続され、アノード端子が電流源４７に接続される。
【００２９】
電流源４７は、一定の電流を出力する回路である。電流源４７は、電圧源４６と、グランド端子ＴＧとの間に接続される。電流源４７の高電位側の端子が電圧源４６に接続され、低電位側の端子がグランド端子ＴＧに接続される。
【００３０】
電圧源４６と、電流源４７との直列回路は、直流電源１に接続されて第１の電源回路を構成する。
【００３１】
第１のスイッチ４１ａ〜第５のスイッチ４５ａは、それぞれ、制御部５ａによってオン又はオフされるスイッチング素子である。第１のスイッチ４１ａ〜第５のスイッチ４５ａとして、例えば、ＭＯＳＦＥＴなどの半導体スイッチを用いることができる。
【００３２】
第１の駆動回路は、電圧源４６と電流源４７との接続点と、保護スイッチ２の制御端子との間に接続される第１のスイッチ４１ａと、直流電源１と保護スイッチ２の制御端子との間に接続される第２のスイッチ４２ａとを有する。
【００３３】
第２の駆動回路は、第１のスイッチ４１ａと並列に接続される、第１のコンデンサ４０ａと第３のスイッチ４３ａとの直列回路と、第１のコンデンサ４０ａと第３のスイッチ４３ａとの接続点である第１の端子ＢＸと保護スイッチ２の出力端子（つまり負荷端子ＴＶＩＮ）との間に接続される第４のスイッチ４４ａと、保護スイッチ２の制御端子と出力端子との間に接続される第５のスイッチ４５ａとを有する。
【００３４】
制御部５ａは、直流電源１の電源電圧ＶＢ、第１の端子ＢＸの第１の電圧ＶＢＸ、及び、保護スイッチ２の出力端子の電圧である出力電圧ＶＩＮに基いて、回路部４ａの第１のスイッチ４１ａ〜第５のスイッチ４５ａの各々をオン又はオフすることにより、回路部４ａの状態を切り替える。制御部５ａの詳細な構成については、後述する。
【００３５】
次に、図２〜図４を用いて、回路部４ａが第２の状態である場合の電源保護回路１０ａの動作について説明する。ここでは、保護スイッチ２がＮｃｈＭＯＳＦＥＴである場合の例を説明する。なお、図２〜図４では省略されているが、保護スイッチ２がＮｃｈＭＯＳＦＥＴであることを判定する制御部５ａの判定回路については後述する。
【００３６】
図２は、実施の形態１に係る電源保護回路の動作に関し、特に、保護スイッチ２がＮｃｈＭＯＳＦＥＴである場合の第１の通常動作を説明する図である。通常動作では、第１のスイッチ４１ａ及び第５のスイッチ４５ａはオフで固定され、第２のスイッチ４２ａ及び第３のスイッチ４３ａは同期して繰り返しオン又はオフされ、第４のスイッチ４４ａは第２のスイッチ４２ａと逆位相で繰り返しオン又はオフされる。各スイッチのスイッチング周波数は１００ｋＨｚから数ＭＨｚの高周波に設定する。図２に示す第１の通常動作では、第２のスイッチ４２ａ及び第３のスイッチ４３ａがオン、第４のスイッチ４４ａがオフである。このとき、図２中の破線矢印Ａのように電流が流れ、第１のコンデンサ４０ａに駆動電圧ＶＴが印加される。駆動電圧ＶＴは第１の電源回路においてツェナーダイオードである電圧源４６が生成するゲート駆動電圧である。この時、ＮｃｈＭＯＳＦＥＴからなる保護スイッチ２の制御端子であるゲートには電源電圧ＶＢが印加されており、保護スイッチ２のソース電圧、即ち保護スイッチ２の出力電圧ＶＩＮが電源電圧ＶＢであれば、ゲート−ソース間に電位差はなく、保護スイッチ２はオフである。なお、図示していないが、負荷回路３は負荷端子ＴＶＩＮ−ＧＮＤ間に平滑コンデンサを有しており、この平滑コンデンサによって負荷回路３の動作に必要な直流電圧を保持している。
【００３７】
図３は、実施の形態１に係る電源保護回路の動作に関し、特に、保護スイッチ２がＮｃｈＭＯＳＦＥＴである場合の第２の通常動作を説明する図である。
【００３８】
図３に示す第２の通常動作では、第２のスイッチ４２ａ及び第３のスイッチ４３ａがオフされ、第４のスイッチ４４ａがオンされる。このとき、図３中の破線矢印Ｂのように電流が流れ、第１のコンデンサ４０ａの電圧が保護スイッチ２のゲート−ソース間へ印加される。第１のコンデンサ４０ａの電圧は上述の駆動電圧ＶＴであり、保護スイッチ２はオンされる。
【００３９】
以上のように、第１の通常動作で第１のコンデンサ４０ａに駆動電圧ＶＴを印加し、第２の通常動作で第１のコンデンサ４０ａの駆動電圧ＶＴを保護スイッチ２のゲート−ソース間に印加することを高周波で繰り返すことにより、保護スイッチ２が高周波で繰り返しオン及びオフされる。第２の通常動作で電源電圧ＶＢから保護スイッチ２を介して負荷回路３へ電力供給され、負荷端子ＴＶＩＮ−ＧＮＤ間の平滑コンデンサは電源電圧ＶＢに充電される。負荷回路３には常時電源電圧ＶＢが安定供給される。つまり、制御部５ａは、通常時には、第１のスイッチ４１ａ及び第５のスイッチ４５ａをオフ状態とし、第２のスイッチ４２ａ及び第３のスイッチ４３ａを所定の周期で同時にオン又はオフし、かつ、第４のスイッチ４４ａを第２のスイッチ４２ａと交互にオン又はオフすることで、保護スイッチ２をオン又はオフする。なお、省電力化のために電流源４７は動作を停止してもよい。
【００４０】
図４は、実施の形態１に係る電源保護回路の動作に関し、特に、ＮｃｈＭＯＳＦＥＴにおける異常時保護動作を説明する図である。なお、図面では省略されているが、負荷回路３の異常を検出する回路については後述する。
【００４１】
図４より、例えば、負荷端子ＴＶＩＮ−ＧＮＤ間が短絡又は低インピーダンスになる等、負荷回路３の異常状態が検出されると、制御部５ａは、第５のスイッチ４５ａをオンする。これにより、保護スイッチ２のゲート−ソース間が短絡されるため、保護スイッチ２がオフされる。また、第４のスイッチ４４ａはオンされ第１のコンデンサ４０ａを放電する。また、第１のスイッチ４１ａ、第２のスイッチ４２ａ及び第３のスイッチ４３ａはオフとされる。保護スイッチ２がオフされることによって直流電源１から負荷回路３への電力供給は遮断される。つまり、制御部５ａは、異常時には、第１のスイッチ４１ａ、第２のスイッチ４２ａ及び第３のスイッチ４３ａをオフし、かつ、第４のスイッチ４４ａ及び第５のスイッチ４５ａをオンすることによって、保護スイッチ２を遮断する。これにより、負荷回路３のさらなる損傷を防ぎ、直流電源１を保護できる。なお、省電力化のために電流源４７は動作を停止してもよい。
【００４２】
次に、図５及び図６を用いて、回路部４ａが第１の状態である場合の電源保護回路１０ａの動作について説明する。ここでは、実施の形態１に係る電源保護回路１０ａにおける保護スイッチ２がＰｃｈＭＯＳＦＥＴの場合を説明する。この場合、図２〜図４における第１のコンデンサ４０ａは不要である。また、第１の状態においては、制御部５ａによって、第３のスイッチ４３ａ、第４のスイッチ４４ａ及び第５のスイッチ４５ａはオフされ、第３のスイッチ４３ａと第４のスイッチ４４ａとの接続点である第１の端子ＢＸは電源端子ＴＶＢに接続される。なお、図５及び図６では省略されているが、第１の端子ＢＸが電源電圧ＶＢであることに基いて保護スイッチ２がＰｃｈＭＯＳＦＥＴであることを判定する制御部５ａの判定回路については後述する。
【００４３】
図５は、実施の形態１に係る電源保護回路１０ａの動作に関し、特に、保護スイッチ２がＰｃｈＭＯＳＦＥＴの場合における通常動作を説明する図である。
【００４４】
図５より、第２のスイッチ４２ａはオフされ、第１のスイッチ４１ａはオンされる。この時、ＰｃｈＭＯＳＦＥＴからなる保護スイッチ２のゲートはソース電圧より駆動電圧ＶＴだけ低い電圧が印加されているため、保護スイッチ２は常時オン状態である。つまり、制御部５ａは、通常時には、第１のスイッチ４１ａをオン状態として第２のスイッチ４２ａ、第３のスイッチ４３ａ、第４のスイッチ４４ａ及び第５のスイッチ４５ａをオフ状態とすることによって保護スイッチ２を導通させる。保護スイッチ２がオンであるので、負荷回路３には電源電圧ＶＢが安定供給される。
【００４５】
図６は、実施の形態１に係る電源保護回路１０ａの動作に関し、特に、保護スイッチ２がＰｃｈＭＯＳＦＥＴの場合における異常時保護動作を説明する図である。なお、図面では省略されているが、負荷回路３の異常を検出する回路については後述する。
【００４６】
図６より、例えば、負荷端子ＴＶＩＮ−ＧＮＤ間が短絡又は低インピーダンスになる等、負荷回路３の異常状態が検出されると、制御部５ａは、第２のスイッチ４２ａをオンに、第１のスイッチ４１ａをオフにそれぞれ固定する。これにより、保護スイッチ２のゲート−ソース間が短絡されるため、保護スイッチ２はオフされる。保護スイッチ２がオフされることによって直流電源１から負荷回路３への電力供給は遮断される。つまり、制御部５ａは、異常時には、第２のスイッチ４２ａをオン状態とし、かつ、第１のスイッチ４１ａ、第３のスイッチ４３ａ、第４のスイッチ４４ａ及び第５のスイッチ４５ａをオフ状態とすることによって保護スイッチ２を遮断する。これにより、負荷回路３のさらなる損傷を防ぎ、直流電源１を保護できる。また、省電力化のために電流源４７は動作を停止してもよい。
【００４７】
また、実施の形態１に係る電源保護回路１０ａは、集積回路として、少なくとも電圧源４６と電流源４７と第１のスイッチ４１ａ〜第５のスイッチ４５ａとを集積回路化し、第１のコンデンサ４０ａを当該集積回路に接続する構成としてもよい。保護スイッチ２が第１の半導体スイッチである場合、第１のコンデンサ４０ａを接続せず、第３のスイッチ４３ａと第４のスイッチ４４ａとの接続点である当該集積回路の第１の端子ＢＸを直流電源１又はグランド電位に接続する。制御部５ａは、電源保護回路１０ａの起動時に第１の端子ＢＸの電位が直流電源１の電源電圧又はグランド電位であることを検出すると保護スイッチ２が第１の半導体スイッチであると判定する。
【００４８】
次に図７Ａ〜図７Ｄを用いて、保護スイッチ２が、第２の半導体スイッチの一例であるＮｃｈＭＯＳＦＥＴであるか、第１の半導体スイッチの一例であるＰｃｈＭＯＳＦＥＴでるかを判定し、かつ、負荷回路３が正常動作しているか否かを判定する判定回路と、判定回路の出力に応じて各スイッチを駆動する駆動ロジックの動作を説明する。
【００４９】
図７Ａは、実施の形態１に係る制御部５ａの構成を示すブロック図である。判定回路６０は電源電圧ＶＢと第１の端子ＢＸの第１の電圧ＶＢＸと保護スイッチ２の出力電圧ＶＩＮが入力される。判定回路６０は、入力信号に応じて、保護スイッチ２がＮｃｈＭＯＳＦＥＴであり、かつ、負荷回路３が通常動作状態であることを示す信号Ｎ／ｎ、保護スイッチ２がＮｃｈＭＯＳＦＥＴであり、かつ、負荷回路３が異常状態であることを示す信号Ｎ／ａ、保護スイッチ２がＰｃｈＭＯＳＦＥＴであり、かつ、負荷回路３が通常動作状態であることを示す信号Ｐ／ｎ、保護スイッチ２がＰｃｈＭＯＳＦＥＴであり、かつ、負荷回路３が異常状態であることを示す信号Ｐ／ａを出力する。駆動ロジック７０ａは信号Ｎ／ｎ、Ｎ／ａ、Ｐ／ｎ、Ｐ／ａ、及びクロックパルス信号Ｃｌｋを入力され、各スイッチへの駆動信号を出力する。
【００５０】
図７Ｂは、実施の形態１に係る判定回路６０の詳細構成を示す回路図である。電源電圧ＶＢは抵抗６１及び抵抗６２によって分圧されて中間電位を生成し、第１の端子ＢＸはこの中間電位点に接続される。このことにより、電源保護回路１０ａの全スイッチがオフ状態である起動前において、保護スイッチ２がＮｃｈＭＯＳＦＥＴの場合は、第１の端子ＢＸは電源電圧ＶＢの中間電位となる。一方、保護スイッチ２がＰｃｈＭＯＳＦＥＴの場合は、第１の端子ＢＸは電源電圧ＶＢ（又はＧＮＤ電位）に接続されている。第１の比較器６５は第１の端子ＢＸの電位が電源電圧ＶＢより第１の所定電圧低い場合にＨレベルの信号を出力し、第２の比較器６７は第１の端子ＢＸの電位がＧＮＤ電位より第２の所定電圧高い場合にＨレベルの信号を出力する。ここで、第１の所定電圧は電圧源６３とツェナーダイオード６４との直列回路によって生成され、第２の所定電圧は電圧源６６によって生成される。したがって第１の比較器６５及び第２の比較器６７の出力の論理積である第１のＡＮＤ回路６８の出力がＨレベルである場合、第１の端子ＢＸの電位は電源電圧ＶＢの中間電位にあって、保護スイッチ２はＮｃｈＭＯＳＦＥＴであると、判定回路６０は判定する。逆に、第１のＡＮＤ回路６８の出力がＬレベル（Ｌｏｗレベル）である場合、第１の端子ＢＸの電位は電源電圧ＶＢ又はＧＮＤ電位であって、保護スイッチ２はＰｃｈＭＯＳＦＥＴであると、判定回路６０は判定する。
【００５１】
なお、実施の形態１における電源保護回路１０ａでは、保護スイッチ２がＰｃｈＭＯＳＦＥＴの場合に第１の端子ＢＸに電源電圧ＶＢを印加するので、判定回路６０のツェナーダイオード６４は必要ではない。ツェナーダイオード６４は、判定回路６０を後述の実施の形態３においても共用できるようにしたために付加した。実施の形態３では、保護スイッチ２がＰｃｈＭＯＳＦＥＴである場合に、第１の端子ＢＸに電圧（ＶＢ−ＶＴ）を印加する点が他の実施の形態と異なる。
【００５２】
次に保護スイッチ２の出力電圧ＶＩＮは、監視比較器１０５によって、別に設定された所定電位と比較される。この所定電位は電源電圧ＶＢから閾値電圧発生器１０６の電圧だけ低い電位である。出力電圧ＶＩＮが所定電位より高い場合、監視比較器１０５はＨレベルの信号を出力し、負荷回路３は正常であると判定し、出力電圧ＶＩＮが所定電位より低い場合、監視比較器１０５はＬレベルの信号を出力し、負荷回路３は異常であると判定する。上記判定結果を論理回路７１で振り分けることによって、信号Ｎ／ｎ、Ｎ／ａ、Ｐ／ｎ、Ｐ／ａを出力する。論理回路７１は、図７Ｂに示されるように、４個のＡＮＤ回路７１１〜７１４と、２個のインバータ７１５及び７１６とで構成される。
【００５３】
図７Ｃは、実施の形態１に係る制御部５ａの駆動ロジック７０ａの構成を示す回路図である。図７Ｄは、実施の形態１に係る第１のスイッチ４１ａ〜第５のスイッチ４５ａの各動作における状態を示す表である。詳細な説明は省略するが、図７Ｃに示されるような論理回路によって、図７Ｄに示されるような各スイッチの状態が得られる。
【００５４】
以上のように実施の形態１に係る電源保護回路１０ａによれば、第１の電源回路によって入力電源から駆動電圧ＶＴだけ低下した電位を生成する。判定回路６０によって保護スイッチ２がＰｃｈＭＯＳＦＥＴであり、かつ、負荷回路３が正常であると判定された場合、第１の駆動回路によってＰｃｈＭＯＳＦＥＴからなる保護スイッチ２のゲートに電源電圧ＶＢから駆動電圧ＶＴ（第２の駆動電圧）だけ低下した電位を印加して保護スイッチ２をオンする。次に判定回路６０によって保護スイッチ２がＰｃｈＭＯＳＦＥＴであり、かつ、負荷回路３が異常であると判定された場合、ＰｃｈＭＯＳＦＥＴからなる保護スイッチ２のゲート−ソース間を短絡して保護スイッチ２をオフする。また、判定回路６０によって保護スイッチ２がＮｃｈＭＯＳＦＥＴであり、かつ、負荷回路３が正常であると判定された場合、第２の駆動回路によってＮｃｈＭＯＳＦＥＴからなる保護スイッチ２のゲートに電源電圧ＶＢより駆動電圧ＶＴ（第１の駆動電圧）だけ高い電位を印加して保護スイッチ２をオンする。次に判定回路６０によって保護スイッチ２がＮｃｈＭＯＳＦＥＴであり、かつ、負荷回路３が異常であると判定した場合、ＮｃｈＭＯＳＦＥＴからなる保護スイッチ２のゲート−ソース間を短絡して保護スイッチ２をオフする。このように、本実施の形態に係る電源保護回路１０ａによれば、保護スイッチ２がＰｃｈＭＯＳＦＥＴであってもＮｃｈＭＯＳＦＥＴであっても制御可能となり、保護スイッチ２の選択肢が広く、設計が容易化できる。
【００５５】
また、実施の形態１に係る電源保護回路１０ａは、集積回路とされることにより、より設計の容易化及び低価格化が図れる。
【００５６】
また保護スイッチ制御用端子の接続状態を検出することで、起動時に保護スイッチ２がＰｃｈＭＯＳＦＥＴであるか、ＮｃｈＭＯＳＦＥＴであるかを自動判定するため、判定用の専用端子が不要となり集積化が容易となる。
【００５７】
また起動時に負荷回路３の状態を監視し異常を検出できるため、安全レベルの高い電源システムを実現できる。
【００５８】
なお、上述の判定回路６０では、一例として、出力電圧ＶＩＮを監視することによって負荷回路３の異常状態を検出したが、電源保護回路１０ａにおける異常判定はこの方法に限定されるものではない。例えば、保護スイッチ２に流れる負荷回路３への供給電流を検出し、この供給電流が所定値以上である場合に異常であると判断してもよい。また、出力電圧ＶＩＮの監視による検出と供給電流の検出とを併用しても構わない。供給電流の検出は、保護スイッチ２と直列に抵抗を挿入して、その電圧降下を検出する方法や、保護スイッチ２のオン電圧を検出する方法などを用いて実現でき、本開示は検出方法を限定するものではない。
【００５９】
（実施の形態２）
実施の形態２に係る電源保護回路について説明する。実施の形態２に係る電源保護回路は、主に、第１の駆動回路及び第２の駆動回路の構成において実施の形態１に係る電源保護回路１０ａと相違する。以下、図面を参照としながら、実施の形態２に係る電源保護回路について、実施の形態１に係る電源保護回路１０ａとの相違点を中心に説明する。
【００６０】
図８は、実施の形態２に係る電源保護回路１０ｂの全体回路図である。
【００６１】
図８に示されるように、実施の形態２に係る電源保護回路１０ｂは、回路部４ｂと、制御部５ｂとを備える。
【００６２】
回路部４ｂは、直流電源１に接続される電源端子ＴＶＢと、保護スイッチ２の制御端子に接続される駆動端子ＨＧと、第１の端子ＢＸと、接続端子ＴＣと、保護スイッチ２の出力端子と負荷回路３とに接続される負荷端子ＴＶＩＮと、グランド電位に接続されるグランド端子ＴＧとを有する。
【００６３】
本実施の形態では、回路部４ｂは、電圧源４６と、電流源４７と、第１のスイッチ４１ｂと、第２のスイッチ４２ｂと、第３のスイッチ４３ｂと、第４のスイッチ４４ｂと、第５のスイッチ４５ｂとを有する。また、回路部４ｂは、第２の状態において、第１のコンデンサ４０ｂを備える。また、回路部４ｂの駆動端子ＨＧと、負荷端子ＴＶＩＮとの間には、放電抵抗４８が接続される。
【００６４】
回路部４ｂは、第１の電源回路と、第１の駆動回路と、第２の駆動回路とを有する。
【００６５】
第１の電源回路は、直流電源１に接続される電圧源４６と電流源４７との直列回路を有する。
【００６６】
第１の駆動回路は、電圧源４６と電流源４７との接続点と、保護スイッチ２の制御端子との間に接続される第１のスイッチ４１ｂと、直流電源１と保護スイッチ２の制御端子との間に接続される第２のスイッチ４２ｂと第３のスイッチ４３ｂとの直列回路とを有する。
【００６７】
第２の駆動回路は、第１の駆動回路と第２のスイッチ４２ｂを共有し、電圧源４６と電流源４７との接続点と、保護スイッチ２の出力端子との間に接続される第４のスイッチ４４ｂと第５のスイッチ４５ｂとの直列回路と、第２のスイッチ４２ｂと第３のスイッチ４３ｂとの接続点と、第４のスイッチ４４ｂと第５のスイッチ４５ｂとの接続点の間に接続される第１のコンデンサ４０ｂと、保護スイッチ２の制御端子と出力端子との間に放電抵抗４８を有する。
【００６８】
制御部５ｂは、回路部４ｂを第１の状態とする場合に、第２のスイッチ４２ｂをオン状態とし、かつ、第４のスイッチ４４ｂ及び第５のスイッチ４５ｂの少なくとも一つをオフ状態とし、通常時には、第１のスイッチ４１ｂをオン状態とし、かつ、第３のスイッチ４３ｂをオフ状態として保護スイッチ２を導通する。制御部５ｂは、異常時には、第３のスイッチ４３ｂをオン状態とし、かつ、第１のスイッチ４１ｂをオフ状態として保護スイッチ２を遮断する。
【００６９】
制御部５ｂは、回路部４ｂを第２の状態とする場合に、第１のスイッチ４１ｂをオフ状態とし、通常時には、第２のスイッチ４２ｂ及び第４のスイッチ４４ｂを所定の周期で同時にオン又はオフし、かつ、第３のスイッチ４３ｂ及び第５のスイッチ４５ｂを第２のスイッチ４２ｂと交互にオン又はオフして保護スイッチ２を導通する。制御部５ｂは、異常時には第２のスイッチ４２ｂ及び第４のスイッチ４４ｂをオンし、かつ、第３のスイッチ４３ｂ及び第５のスイッチ４５ｂをオフ状態として保護スイッチ２を遮断する。
【００７０】
また、実施の形態２に係る電源保護回路は、集積回路化として、少なくとも電圧源４６と電流源４７と上述の第１のスイッチ４１ｂ〜第５のスイッチ４５ｂとを集積回路化し、第１のコンデンサ４０ｂを当該集積回路に接続する構成とし、保護スイッチ２が第１の半導体スイッチである場合、第１のコンデンサ４０ｂは接続せず、第４のスイッチ４４ｂと第５のスイッチ４５ｂとの接続点である当該集積回路の第１の端子ＢＸを直流電源１に接続し、電源保護回路１０ｂの起動時に第１の端子ＢＸの電位が直流電源１の電源電圧であることを検出すると保護スイッチ２が第１の半導体スイッチであると判定する。
【００７１】
また、上述した実施の形態１では通常動作中にゲート容量が放電されて保護スイッチ２がオフするが、実施の形態２ではゲート電圧を保持するように設定するのでオン状態を持続する。したがって、保護スイッチ２のオン及びオフに伴う電力損失を低減することができる。
【００７２】
次に、図９〜図１１を用いて、回路部４ｂが第２の状態である場合の電源保護回路１０ｂの動作について説明する。ここでは、保護スイッチ２がＮｃｈＭＯＳＦＥＴの場合を説明する。
【００７３】
図９は、実施の形態２に係る電源保護回路の動作に関し、特に、ＮｃｈＭＯＳＦＥＴにおける第１の通常動作を説明する図である。
【００７４】
図９より、通常動作では第１のスイッチ４１ｂはオフで固定され、第２のスイッチ４２ｂ及び第４のスイッチ４４ｂは同期して繰り返しオン又はオフされ、第３のスイッチ４３ｂ及び第５のスイッチ４５ｂは逆位相で繰り返しオン又はオフされる。また、第１の通常動作では、第２のスイッチ４２ｂ及び第４のスイッチ４４ｂはオンとし、第３のスイッチ４３ｂ及び第５のスイッチ４５ｂはオフとする。また、図９に示される破線矢印Ｃのように電流が流れ、第１のコンデンサ４０ｂに駆動電圧ＶＴが印加される。この時、ＮｃｈＭＯＳＦＥＴからなる保護スイッチ２のゲートは放電抵抗４８の抵抗値Ｒと保護スイッチ２のゲート容量Ｃで定まる時定数ＣＲで放電される。時定数ＣＲがスイッチ制御信号の周期より十分大きくなるようＲを設定することで、保護スイッチ２のゲート電圧が保持される。
【００７５】
図１０は、実施の形態２に係る電源保護回路１０ｂの動作に関し、特に、ＮｃｈＭＯＳＦＥＴにおける第２の通常動作を説明する図である。
【００７６】
図１０より、第２のスイッチ４２ｂと第４のスイッチ４４ｂをオフとし、第３のスイッチ４３ｂ及び第５のスイッチ４５ｂをオンとする。このとき、図１０に示される破線矢印Ｄのように電流が流れ第１のコンデンサ４０ｂの電圧が保護スイッチ２のゲートへ印加される。また、保護スイッチ２のゲート−ソース間は駆動電圧ＶＴ（第１の駆動電圧）に維持され、保護スイッチ２はオンとなる。
【００７７】
図１１は、実施の形態２に係る電源保護回路１０ｂの動作に関し、特に、ＮｃｈＭＯＳＦＥＴにおける異常時保護動作を説明する図である。
【００７８】
図１１より、異常時保護動作として、上述した第１の通常動作の状態を保持する。また、保護スイッチ２のゲート容量の電荷は放電抵抗４８で放電され、やがて保護スイッチ２はオフされる。なお、省電力化のために電流源４７は動作を停止してもよい。
【００７９】
次に、図１２、図１３を用いて、回路部４ｂが第１の状態である場合の電源保護回路１０ｂの動作について説明する。ここでは、実施の形態２に係る電源保護回路１０ｂにおける保護スイッチ２がＰｃｈＭＯＳＦＥＴの場合を説明する。この場合、図９〜図１１における第１のコンデンサ４０ｂは不要である。また、第１の状態においては、制御部５ｂは、第２のスイッチ４２ｂをオン状態とし、第４のスイッチ４４ｂをオフ状態とする。
【００８０】
図１２は、実施の形態２に係る電源保護回路の動作に関し、特に、ＰｃｈＭＯＳＦＥＴにおける通常動作を説明する図である。
【００８１】
図１２より、制御部５ｂは、通常動作では、第１のスイッチ４１ｂをオン状態とし、第３のスイッチ４３ｂをオフ状態とする。なお、第５のスイッチ４５ｂはオン又はオフのいずれでもよい。また、ＰｃｈＭＯＳＦＥＴからなる保護スイッチ２のゲートはソース電圧より駆動電圧ＶＴ（第２の駆動電圧）だけ低い電圧が印加されているため、保護スイッチ２は常時オンされる。
【００８２】
図１３は、実施の形態２に係る電源保護回路１０ｂの動作に関し、特に、ＰｃｈＭＯＳＦＥＴにおける異常時保護動作を説明する図である。
【００８３】
図１３より、負荷回路３の異常状態が検出されると、制御部５ｂは、第２のスイッチ４２ｂ及び第３のスイッチ４３ｂをオン状態に固定し、かつ、第１のスイッチ４１ｂをオフ状態に固定して、保護スイッチ２のゲート−ソース間を短絡することによってオフさせる。なお、省電力化のために電流源４７は動作を停止してもよい。
【００８４】
次に、制御部５ｂの構成について、図１４Ａ及び図１４Ｂを用いて説明する。図１４Ａは、実施の形態２に係る制御部５ｂの駆動ロジック７０ｂの構成を示す回路図である。図１４Ｂは、実施の形態２に係る第１のスイッチ４１ｂ〜第５のスイッチ４５ｂの各動作における状態を示す表である。本実施の形態に係る制御部５ｂは、実施の形態１に係る制御部５ａの駆動ロジック７０ａに代えて、図１４Ａに示される駆動ロジック７０ｂを有する。詳細な説明は省略するが、図１４Ａに示されるような論理回路によって、図１４Ｂに示されるような各スイッチの状態が得られる。
【００８５】
以上のように、実施の形態２に係る電源保護回路１０ｂによっても、実施の形態１に係る電源保護回路１０ａと同様の効果を得ることができる。
【００８６】
（実施の形態３）
実施の形態３に係る電源保護回路について説明する。実施の形態３に係る電源保護回路は、主に、第１の駆動回路及び第２の駆動回路の構成において実施の形態１及び実施の形態２に係る各電源保護回路と相違する。以下、図面を参照としながら、実施の形態３に係る電源保護回路について、上述の実施の形態１及び実施の形態２に係る各電源保護回路との相違点を中心に説明する。
【００８７】
図１５は、実施の形態３に係る電源保護回路１０ｃの全体回路図である。
【００８８】
図１５に示されるように、実施の形態３に係る電源保護回路１０ｃは、回路部４ｃと、制御部５ｃとを備える。
【００８９】
回路部４ｃは、直流電源１に接続される電源端子ＴＶＢと、保護スイッチ２の制御端子に接続される駆動端子ＨＧと、第１の端子ＢＸと、第２の端子５２ｃと、第３の端子５３ｃと、保護スイッチ２の出力端子と負荷回路３とに接続される負荷端子ＴＶＩＮと、グランド電位に接続されるグランド端子ＴＧとを有する。第１の端子ＢＸは、第２のスイッチ４２ｃと第３のスイッチ４３ｃとの接続点である。第２の端子５２ｃは、電圧源４６と電流源４７との接続点である。第３の端子５３ｃは、第１のスイッチ４１ｃと電圧源４６との接続点である。
【００９０】
本実施の形態では、回路部４ｃは、電圧源４６と、電流源４７と、第１のスイッチ４１ｃと、第２のスイッチ４２ｃと、第３のスイッチ４３ｃと、第４のスイッチ４４ｃと、第５のスイッチ４５ｃとを有する。また、回路部４ｃは、第２の状態において、第１のコンデンサ５０ｃ及び第２のコンデンサ４０ｃを備える。
【００９１】
回路部４ｃは、第１の電源回路と、第１の駆動回路と、第２の駆動回路とを有する。
【００９２】
第１の電源回路は、直流電源１に接続される第１のスイッチ４１ｃと電圧源４６と、電流源４７との直列回路を有する。
【００９３】
第１の駆動回路は、第１のスイッチ４１ｃと電圧源４６との接続点と、保護スイッチ２の制御端子との間に接続される第２のスイッチ４２ｃと第３のスイッチ４３ｃとの直列回路を有する。
【００９４】
第２の駆動回路は、第１の駆動回路と第２のスイッチ４２ｃを共有し、第１の端子ＢＸと保護スイッチ２の出力端子との間に接続される第１のコンデンサ５０ｃと、電圧源４６と電流源４７との接続点と、保護スイッチ２の出力端子との間に接続される第４のスイッチ４４ｃと、保護スイッチ２の制御端子と出力端子との間に接続される第５のスイッチ４５ｃとを有する。
【００９５】
保護スイッチ２が第１の半導体スイッチである場合、つまり、回路部４ｃが第１の状態である場合、第１のコンデンサ５０ｃは接続されず、第１の端子ＢＸと第２の端子５２ｃとが接続される。制御部５ｃは、第１のスイッチ４１ｃ及び第３のスイッチ４３ｃをオン状態とし、第４のスイッチ４４ｃ及び第５のスイッチ４５ｃをオフ状態とする。制御部５ｃは、通常時には、第２のスイッチ４２ｃをオフ状態として保護スイッチ２を導通させ、異常時には、第２のスイッチ４２ｃをオン状態として保護スイッチ２を遮断する。
【００９６】
保護スイッチ２が第２の半導体スイッチである場合、つまり、回路部４ｃが第２の状態である場合、第１の端子ＢＸと第２の端子５２ｃとは接続されない。通常時には、制御部５ｃは、第１のスイッチ４１ｃを所定の周期でオン又はオフし、第２のスイッチ４２ｃ及び第４のスイッチ４４ｃを第１のスイッチ４１ｃと交互にオン又はオフし、第３のスイッチ４３ｃをオン状態とし、第５のスイッチ４５ｃをオフ状態として保護スイッチ２を導通させる。制御部５ｃは、異常時には第５のスイッチ４５ｃをオン状態とし、第１のスイッチ４１ｃ〜第４のスイッチ４４ｃをオフ状態として保護スイッチ２を遮断する。
【００９７】
また、実施の形態３に係る電源保護回路１０ｃは、集積回路として、少なくとも電圧源４６と電流源４７と第１のスイッチ４１ｃ〜第５のスイッチ４５ｃを集積回路化し、第１のコンデンサ５０ｃ及び第２のコンデンサ４０ｃを上述の集積回路に接続する構成としてもよい。保護スイッチ２が第１の半導体スイッチである場合、第１のコンデンサ５０ｃは接続せず、第１の端子ＢＸと第２の端子５２ｃとを接続し、電源保護回路１０ｃの起動時に第１の端子ＢＸの電位が所定値以上であることを検出すると保護スイッチ２が第１の半導体スイッチであると判定する。
【００９８】
次に、図１６〜図１８を用いて、回路部４ｃが第２の状態である場合の電源保護回路１０ｃの動作について説明する。ここでは、保護スイッチ２がＮｃｈＭＯＳＦＥＴの場合を説明する。この場合、制御部５ｃは、第２のスイッチ４２ｃ及び第４のスイッチ４４ｃを同期してオン又はオフとし、第１のスイッチ４１ｃを逆位相でオン又はオフとする。
【００９９】
図１６は、実施の形態３に係る電源保護回路１０ｃの動作に関し、特に、ＮｃｈＭＯＳＦＥＴにおける第１の通常動作を説明する図である。
【０１００】
図１６より、第１の通常動作では、制御部５ｃは、第２のスイッチ４２ｃ、第４のスイッチ４４ｃ及び第５のスイッチ４５ｃをオフとし、第１のスイッチ４１ｃ及び第３のスイッチ４３ｃをオンとする。これにより、図１６に示される破線矢印Ｅのように、電流が流れ第２のコンデンサ４０ｃの両極間に駆動電圧ＶＴ（第１の駆動電圧）が印加される。この時、ＮｃｈＭＯＳＦＥＴからなる保護スイッチ２のゲート−ソース間には第１のコンデンサ５０ｃの電圧が印加されており、保護スイッチ２はオンとなる。
【０１０１】
図１７は、実施の形態３に係る電源保護回路１０ｃの動作に関し、特に、ＮｃｈＭＯＳＦＥＴにおける第２の通常動作を説明する図である。
【０１０２】
図１７より、第２の通常動作では、制御部５ｃは、第２のスイッチ４２ｃ及び第４のスイッチ４４ｃをオンとし、第１のスイッチ４１ｃをオフとする。このとき、図１７に示される破線矢印Ｆのように電流が流れ、第２のコンデンサ４０ｃから第１のコンデンサ５０ｃに電力供給される。また、保護スイッチ２のゲート電圧は上昇する。なお、省電力化のために電流源４７は動作を停止してもよい。
【０１０３】
図１８は、実施の形態３に係る電源保護回路１０ｃの動作に関し、特に、ＮｃｈＭＯＳＦＥＴにおける異常時保護動作を説明する図である。
【０１０４】
図１８より、異常時保護動作として、制御部５ｃは、第５のスイッチ４５ｃをオンして保護スイッチ２をオフとし、第１のスイッチ４１ｃ〜第４のスイッチ４４ｃをオフに固定する。なお、省電力化のために電流源４７は動作を停止してもよい。
【０１０５】
次に、図１９及び図２０を用いて、実施の形態３に係る電源保護回路１０ｃに係る保護スイッチ２が第１の半導体スイッチである場合を説明する。この場合、第１のコンデンサ５０ｃ及び第２のコンデンサ４０ｃは不要となる。また、制御部５ｃは、第１のスイッチ４１ｃ及び第３のスイッチ４３ｃをオンとし、第４のスイッチ４４ｃ及び第５のスイッチ４５ｃをオフとする。また、第１の端子ＢＸと第２の端子５２ｃとは接続される。
【０１０６】
図１９は、実施の形態３に係る電源保護回路１０ｃの動作に関し、特に、ＰｃｈＭＯＳＦＥＴにおける通常動作を説明する図である。
【０１０７】
図１９に示されるように、通常動作として、制御部５ｃは、第２のスイッチ４２ｃをオフにする。また、ＰｃｈＭＯＳＦＥＴからなる保護スイッチ２のゲートはソース電圧より駆動電圧ＶＴ（第２の駆動電圧）だけ低い電圧が印加されているため、保護スイッチ２はオンとされる。
【０１０８】
図２０は、実施の形態３に係る電源保護回路１０ｃの動作に関し、特に、ＰｃｈＭＯＳＦＥＴにおける異常時保護動作を説明する図である。
【０１０９】
図２０に示されるように、異常時保護動作として、制御部５ｃは、第２のスイッチ４２ｃをオンにする。また、保護スイッチ２のゲートはソースに短絡されるため、保護スイッチ２はオフする。なお、省電力化のために電流源４７は動作を停止してもよい。
【０１１０】
次に、制御部５ｃの構成について、図２１Ａ及び図２１Ｂを用いて説明する。図２１Ａは、実施の形態３に係る制御部５ｃの駆動ロジック７０ｃの構成を示す回路図である。図２１Ｂは、実施の形態３に係る第１のスイッチ４１ｃ〜第５のスイッチ４５ｃの各動作における状態を示す表である。本実施の形態に係る制御部５ｃは、実施の形態１に係る制御部５ａの駆動ロジック７０ａに代えて、図２１Ａに示される駆動ロジック７０ｃを有する。詳細な説明は省略するが、図２１Ａに示されるような論理回路によって、図２１Ｂに示されるような各スイッチの状態が得られる。
【０１１１】
以上のように、実施の形態３に係る電源保護回路１０ｃによっても、実施の形態１に係る電源保護回路１０ａと同様の効果を得ることができる。
【０１１２】
（実施の形態４）
実施の形態４に係る電源保護回路について説明する。負荷回路３への供給電圧を安定化させるために、負荷回路３の入力側に安定化電源回路を設ける場合がある。実施の形態４では、安定化電源回路として降圧コンバータを用いる場合に好適な電源保護回路について、実施の形態１に係る電源保護回路との相違点を中心に、図２２〜図２８Ｂを用いて説明する。
【０１１３】
図２２は、実施の形態４に係る電源保護回路１０ｄの全体構成図である。図２２に示されるように、電源保護回路１０ｄは、回路部４ｄと、制御部５ｄとを備える。
【０１１４】
回路部４ｄは、直流電源１に接続される電源端子ＴＶＢと、保護スイッチ２の制御端子に接続される駆動端子ＨＧと、第１の端子ＢＸと、接続端子ＢＹと、中間端子ＬＸと、レギュレータ端子ＴＶＲと、保護スイッチ２の出力端子に接続される負荷端子ＴＶＩＮと、グランド電位に接続されるグランド端子ＴＧとを有する。
【０１１５】
直流電源１に接続された保護スイッチ２と負荷回路３の間には、降圧コンバータが構成される。負荷回路３の入力側に設けられる降圧コンバータは、制御駆動回路ＣＨ及びＣＬによって所定の周期で交互にオン又はオフするハイサイドスイッチＱＨとローサイドスイッチＱＬの直列回路を有し、保護スイッチ２の出力端子にハイサイドスイッチＱＨが接続され、ハイサイドスイッチＱＨとローサイドスイッチＱＬとの接続点である中間端子ＬＸからインダクタＬと平滑コンデンサＣｏとからなるフィルタ回路３１を介して負荷回路３へ所定の電圧が供給される。
【０１１６】
図２２に示されるように、本実施の形態の電源保護回路１０ｄの回路部４ｄは、降圧コンバータの制御駆動回路ＣＨ及びＣＬと、ハイサイドスイッチＱＨ及びローサイドスイッチＱＬを含む直列回路を有する。ハイサイドスイッチＱＨは、保護スイッチ２の出力端子に接続される。回路部４ｄは、直流電源１から第１の駆動電圧ＶＴだけ低下した第１の電位を生成する第１の電源回路である電圧源４６及び電流源４７と、保護スイッチ２が第１の半導体スイッチである場合（つまり、回路部４ｄが第１の状態である場合）、第１の電位を保護スイッチ２の制御端子に印加する第１のスイッチ４１ｄ〜第４のスイッチ４４ｄからなる第１の駆動回路と、直流電源１の電源電圧を用いて、グランド電位より第２の駆動電圧ＶＲＥＧだけ高い第２の電位を生成するシリーズレギュレータなどからなる第２の電源回路５３と、保護スイッチ２が第２の半導体スイッチである場合、保護スイッチ２の制御端子と出力端子との間に第２の駆動電圧を印加する第２の駆動回路と、をさらに有する。
【０１１７】
第２の駆動回路は、第２の電源回路５３と、ハイサイドスイッチＱＨとローサイドスイッチＱＬとの接続点である中間端子ＬＸとの間に接続されたダイオードなどからなる第１の整流素子４９ｄと第１のコンデンサ４０ｄとの直列回路を有し、ローサイドスイッチＱＬがオンの時に第２の電源回路５３から第１の整流素子４９ｄを介して第１のコンデンサ４０ｄに第２の駆動電圧ＶＲＥＧを印加する第１のブートストラップ回路と、第１のコンデンサ４０ｄと、保護スイッチ２の出力端子との間に接続された第２の整流素子４５ｄと第２のコンデンサ５０ｄとの直列回路を有し、ハイサイドスイッチＱＨがオンの時に第１のコンデンサ４０ｄから第２の整流素子４５ｄを介して第２のコンデンサ５０ｄに第２の駆動電圧ＶＲＥＧを印加する第２のブートストラップ回路とを有する。第２の整流素子４５ｄと第２のコンデンサ５０ｄとの接続点を接続端子ＢＹとする。
【０１１８】
第１の電源回路は、直流電源１に接続されて保護スイッチ２の駆動電圧ＶＴを生成する電圧源４６及び電流源４７を含む直列回路を有し、第１の駆動回路は、電圧源４６と電流源４７との接続点と保護スイッチ２の制御端子との間に接続される第１のスイッチ４１ｄと第２のスイッチ４２ｄとの直列回路と、保護スイッチ２の制御端子に一端が接続される第３のスイッチ４３ｄと、第３のスイッチ４３ｄの他端が接続される接続端子ＢＹと、第１のスイッチ４１ｄと第２のスイッチ４２ｄとの接続点と保護スイッチ２の出力端子との間に接続される第４のスイッチ４４ｄとを有する。
【０１１９】
次に、図２３〜図２５を用いて、回路部４ｄが第２の状態である場合の電源保護回路１０ｂの動作について説明する。ここでは、実施の形態４に係る電源保護回路１０ｄにおける保護スイッチ２がＮｃｈＭＯＳＦＥＴの場合の動作を説明する。この場合、第４のスイッチ４４ｄをオンとする。なお、省電力化のために電流源４７は動作を停止してもよい。
【０１２０】
図２３は、実施の形態４に係る電源保護回路１０ｄの動作に関し、保護スイッチ２がＮｃｈＭＯＳＦＥＴにおける第１の通常動作を説明する図である。
【０１２１】
図２３に示す第１の通常動作は、降圧コンバータにおいてスイッチング動作するハイサイドスイッチＱＨがオフであり、ローサイドスイッチＱＬがオンの場合である。第２の電源回路５３から第１の整流素子４９ｄを介して、図２３に示される破線矢印Ｈのように電流が流れ、第１のコンデンサ４０ｄには電圧ＶＲＥＧが印加される。第３のスイッチ４３ｄはオン状態で、保護スイッチ２のゲート−ソース間には第２のコンデンサ５０ｄの電圧が印加されている。次の第２の通常動作で説明するように、第２のコンデンサ５０ｄには電荷が供給されており、保護スイッチ２は第２のコンデンサ５０ｄの電圧によってオン状態となる。また、第１のスイッチ４１ｄ、第２のスイッチ４２ｄ及び第４のスイッチ４４ｄがオフであるが、上述及び図２３〜図２５のように第４のスイッチ４４ｄはオン状態でも構わない。
【０１２２】
次に図２４は、実施の形態４に係る電源保護回路１０ｄの動作に関し、保護スイッチ２がＮｃｈＭＯＳＦＥＴにおける第２の通常動作を説明する図である。
【０１２３】
図２４に示す第２の通常動作は、降圧コンバータにおいてスイッチング動作するハイサイドスイッチＱＨがオンであり、ローサイドスイッチＱＬがオフの場合である。スイッチからなる第２の整流素子４５ｄがオン状態で、第１のコンデンサ４０ｄの電荷が図２４に示される破線矢印Ｉのように流れ、第２のコンデンサ５０ｄを充電する。第３のスイッチ４３ｄはオン状態で、保護スイッチ２のゲート−ソース間には第２のコンデンサ５０ｄの電圧が印加されて、オン状態となる。また、第１のスイッチ４１ｄ、第２のスイッチ４２ｄ及び第４のスイッチ４４ｄがオフであるが、上述及び図２３〜図２５のように第４のスイッチ４４ｄはオン状態でも構わない。
【０１２４】
以上のように、実施の形態４に係る電源保護回路１０ｄにおいて、保護スイッチ２がＮｃｈＭＯＳＦＥＴにおける通常動作では、上記の第１の通常動作と第２の通常動作が降圧コンバータのスイッチング動作（通常１００ｋＨｚ〜数ＭＨｚに設定される。）によって交互に繰り返され、第２の電源回路５３が出力する電圧ＶＲＥＧが第１の通常動作時に第１のコンデンサ４０ｄを充電し、第２の通常動作に第１のコンデンサ４０ｄの電圧によって第２のコンデンサ５０ｄが充電される。このことにより、保護スイッチ２のゲート−ソース間には常時ほぼＶＲＥＧの電圧が印加されることになり、保護スイッチ２はオン状態を維持し、電源電圧ＶＢが降圧コンバータに入力される。
【０１２５】
図２５は、実施の形態４に係る電源保護回路１０ｄの動作に関し、保護スイッチ２がＮｃｈＭＯＳＦＥＴの場合の異常時保護動作を説明する図である。
【０１２６】
異常時としては、負荷回路３の異常や降圧コンバータの異常があり、図２５では降圧コンバータのハイサイドスイッチＱＨとローサイドスイッチＱＬの同時オンによる保護スイッチ２の出力端子の地絡状態とした。このようなＶＩＮ端子電圧の異常低下を検出した場合、第２のスイッチ４２ｄと第４のスイッチ４４ｄとをオン状態にし、第３のスイッチ４３ｄをオフ状態にし、他のスイッチはオフ状態として、保護スイッチ２のゲート−ソース間電圧を短絡して、保護スイッチ２をオフ状態とする。このことにより、降圧コンバータを含む負荷側の異常状態から直流電源１を保護する。
【０１２７】
次に、図２６と図２７とを用いて、回路部４ｄが第１の状態である場合の電源保護回路１０ｂの動作について説明する。ここでは、実施の形態４に係る電源保護回路１０ｄにおける保護スイッチ２がＰｃｈＭＯＳＦＥＴの場合の動作を説明する。この場合、第１のコンデンサ４０ｄ及び第２のコンデンサ５０ｄは不要であり、回路部４ｄの電源端子ＴＶＢと、第１の端子ＢＸと、接続端子ＢＹとを接続する。第１の端子ＢＸ又は接続端子ＢＹが電源電圧ＶＢに維持されることから、制御部５ｄは、保護スイッチ２がＰｃｈＭＯＳＦＥＴであると判断する。第２の整流素子４５ｄと第４のスイッチ４４ｄとはオフ状態とする。なお、省電力化のために第２の電源回路５３は動作を停止してもよい。また、第１の電源回路である電圧源４６には駆動電圧ＶＴに相当する電圧が発生している。
【０１２８】
図２６は、実施の形態４に係る電源保護回路１０ｄの動作に関し、保護スイッチ２がＰｃｈＭＯＳＦＥＴの場合の通常動作を説明する図である。
【０１２９】
図２６に示す通常動作では、第１のスイッチ４１ｄと第２のスイッチ４２ｄとをオン状態とし、第３のスイッチ４３ｄをオフとする。このことにより、保護スイッチ２のゲートには、ソース電圧である出力電圧ＶＩＮより駆動電圧ＶＴ（第２の駆動電圧）だけ低い電圧が印加されているため、保護スイッチ２はオン状態となり、電源電圧ＶＢが降圧コンバータに入力される。
【０１３０】
図２７は、実施の形態４に係る電源保護回路１０ｄの動作に関し、保護スイッチ２がＰｃｈＭＯＳＦＥＴの場合の異常時保護動作を説明する図である。
【０１３１】
図２７において、例えば降圧コンバータのハイサイドスイッチＱＨとローサイドスイッチＱＬとの同時オンによる保護スイッチ２の出力端子の地絡状態といった異常時保護動作を想定する。このような保護スイッチ２の出力端子の電圧の異常低下を検出した場合、制御部５ｄは、第１のスイッチ４１ｄと第２のスイッチ４２ｄとをオフとし、第３のスイッチ４３ｄをオンとする。これにより、保護スイッチ２のゲート−ソース間は短絡されるため、保護スイッチ２はオフする。このことにより、降圧コンバータを含む負荷側の異常状態から直流電源１を保護する。なお、この時、省電力化のために電流源４７は動作を停止してもよい。
【０１３２】
以上のように、実施の形態４に係る電源保護回路１０ｄは、負荷回路３の入力側、即ち保護スイッチ２の出力端子に降圧コンバータが設けられ、保護スイッチ２がＮｃｈＭＯＳＦＥＴであるような場合、降圧コンバータのスイッチング動作を利用して保護スイッチ２に駆動電圧を供給することができるので、電源保護回路１０ｄの制御部５ｄにおいて駆動パルスを生成する必要がない。
【０１３３】
また、ＮｃｈＭＯＳＦＥＴの駆動に必要なブートストラップ回路は、保護スイッチ２がＰｃｈＭＯＳＦＥＴの場合には不要となる。そこで、ブートストラップ回路の第１のコンデンサ４０ｄが接続される第１の端子ＢＸを電源端子ＴＶＢに接続することによって、起動時の第１の端子ＢＸの第１の電圧ＶＢＸが電源電圧ＶＢであれば保護スイッチ２がＰｃｈＭＯＳＦＥＴであり、電源電圧ＶＢより低い電圧であれば保護スイッチ２がＮｃｈＭＯＳＦＥＴであるというように、保護スイッチ２がＰｃｈＭＯＳＦＥＴかＮｃｈＭＯＳＦＥＴかを判定することができる。
【０１３４】
なお、上記ではブートストラップ回路の第１の端子ＢＸを電源端子ＴＶＢに接続するとしたが、ＧＮＤに地絡しても判定可能である。第１の端子ＢＸの電圧が電源電圧ＶＢ又はＧＮＤである場合に保護スイッチ２がＰｃｈＭＯＳＦＥＴであり、ＧＮＤとＶＢとのほぼ中間電圧である場合に保護スイッチ２がＮｃｈＭＯＳＦＥＴであると判定できる回路は、実施の形態１に係る判定回路６０と同様の構成を有してもよい。判定回路６０には負荷回路３の異常を検出する回路も搭載しており、実施の形態４に係る判定にも同様に適用できる。判定回路６０の出力に応じた各スイッチの動作は実施の形態１とは異なる。
【０１３５】
次に、制御部５ｄの構成について、図２８Ａ及び図２８Ｂを用いて説明する。図２８Ａは、実施の形態４に係る制御部５ｄの駆動ロジック７０ｄの構成を示す回路図である。図２８Ｂは、実施の形態４に係る第１のスイッチ４１ｄ〜第４のスイッチ４４ｄ及び第２の整流素子４５ｄの各動作における状態を示す表である。実施の形態４に係る制御部５ｄは、実施の形態１に係る制御部５ａの駆動ロジック７０ａに代えて、図２８Ａに示される駆動ロジック７０ｄを有する。詳細な説明は省略するが、図２８Ａに示されるような論理回路によって、図２８Ｂに示されるような各スイッチの状態が得られる。
【０１３６】
以上のように、実施の形態２に係る電源保護回路１０ｄによっても、実施の形態１に係る電源保護回路１０ａと同様の効果を得ることができる。
【０１３７】
（実施の形態５）
図面を参照としながら、実施の形態５に係る電源保護回路について、上述の実施の形態との相違点を中心に説明する。
【０１３８】
実施の形態５に係る電源保護回路において、制御部は、保護スイッチ２の出力端子の電位を所定の電位と比較する比較器と、電源保護回路の起動前に上述の比較器が正常か否かを検査し、かつ、起動時の所定時間は保護スイッチ２を強制的に導通させる監視回路とを有する。
【０１３９】
図２９は、実施の形態５に係る電源保護回路の全体回路図であり、電源保護回路の起動時テストモードの動作を説明する図である。
【０１４０】
図２９に示されるように、電源保護回路は、直流電源１と負荷回路３とを接続する電源ラインに挿入される保護スイッチ２を制御する回路である。電源保護回路は、電圧源４６と、電流源４７と、監視比較器１０５と、閾値電圧発生器１０６と、スイッチ１０７〜１１０と、インバータ１１１及び１１２と、遅延時間発生器１１３と、状態ラッチ回路１２０〜１２４と、乗算子１２５〜１３０とを備える。
【０１４１】
監視比較器１０５は、保護スイッチ２の出力端子の電位を所定の電位と比較する比較器の一例である。
【０１４２】
また、本実施の形態に係る監視回路は、図２９に示される、閾値電圧発生器１０６と、スイッチ１０７〜１１０と、インバータ１１１、１１２と、遅延時間発生器１１３と、状態ラッチ回路１２０〜１２４と、乗算子１２５〜１３０とで構成される回路である。
【０１４３】
また、保護スイッチ２の出力端子の電圧ＶＩＮの低下を検出して異常状態と判定する場合、起動時の低ＶＩＮ状態（起動前のＶＩＮ＝０からの立上り時）を異常と判定しないようにする必要があるため、図２９では、保護スイッチ２がオフ状態である起動前に、電圧ＶＩＮの監視比較器１０５と保護スイッチ２とのテストを行い、テスト結果が正常であった場合に、遅延時間発生器１１３で設定された所定時間は保護スイッチ２をオン状態とする。
【０１４４】
次に、監視比較器１０５のテストについて説明する。
【０１４５】
まず、起動時における監視比較器１０５のテストとして、ＳＨチェック（Ｈ検出）では、スイッチ１０７がオンで、監視比較器１０５の出力が正常値であるＬレベルの信号を出力すると、インバータ１１１はＨレベルの信号を出力し、乗算子１２５の乗算結果はＨレベルとなり、状態ラッチ回路１２０はＳＨ＿ＯＫ＝Ｈでラッチする。また、ＳＬチェック（Ｌ検出）では、スイッチ１０８がオンで、監視比較器１０５の出力が正常値であるＨレベルの信号を出力すると、乗算子１２６はＨレベルの信号を出力し、状態ラッチ回路１２１はＳＬ＿ＯＫ＝Ｈでラッチする。また、監視比較器１０５の検査では、監視比較器１０５のＨレベルの信号の検出、Ｌレベルの信号の検出の各結果が正常のときはＳＨ＿ＯＫ＝ＨかつＳＬ＿ＯＫ＝Ｈとなり、状態ラッチ回路１２２はＴＳ＿ＯＫ＝Ｈでラッチする。
【０１４６】
また、保護スイッチ２のテストについて説明する。
【０１４７】
まず、ＯＦＦチェック（保護スイッチ２のＯＦＦ状態のチェック）では、監視比較器１０５が正常であれば、ＳＸ＝Ｈとなり、監視比較器１０５の入力は保護スイッチ２の出力端子に接続される。保護スイッチ２はオフしているため、保護スイッチ２の出力端子の電圧ＶＩＮはＬレベルになっている。監視比較器１０５の出力が正常値であるＨレベルであるとき、乗算子１２７の出力はＨとなり、状態ラッチ回路１２３は、ＯＦＦ＿ＯＫ＝Ｈでラッチする。また、ＯＮチェック（保護スイッチ２のＯＮ状態のチェック）では、状態ラッチ回路１２３がＯＦＦ＿ＯＫ＝Ｈにラッチした後、遅延時間発生器１１３の出力は遅延時間中においてはＬレベルであるため、乗算子１２８の出力はＬレベルとなり、インバータ１１２の出力はＨレベル、乗算子１２９の出力はＨレベルで、スイッチ１１０はオンする。したがって、遅延時間発生器１１３の遅延時間中は保護スイッチ２も強制的にオンされる。遅延時間発生器１１３の遅延時間は、保護スイッチ２の出力端子の電圧ＶＩＮの立上り時間より長く設定される。
【０１４８】
遅延時間の経過後、保護スイッチ２の出力端子の電圧ＶＩＮが正常に立上った場合、監視比較器１０５の出力が正常値であるＬレベル（インバータ１１１の出力がＨレベル）で、乗算子１３０の出力はＨレベルとなり、状態ラッチ回路１２４はＯＮ＿ＯＫ＝Ｈを出力する。また、通常動作では、遅延時間発生器１１３の出力がＨレベルで、乗算子１２８の出力は監視比較器１０５の出力が反映される。すなわち、保護スイッチ２の出力端子の電圧ＶＩＮが所定値より高ければ、保護スイッチ２はオンされ、所定値より低下すると保護スイッチ２はオフされる。
【０１４９】
以上のような構成によって、保護スイッチ２及び監視比較器１０５が正常か否かをテストできる。実施の形態４に係る制御部は、上記各実施の形態に係る制御部に適用できる。
【０１５０】
（変形例など）
以上、本開示に係る電源保護回路について、実施の形態に基づいて説明したが、本開示は、上記実施の形態に限定されるものではない。
【０１５１】
例えば、以上の実施の形態１〜４では、保護スイッチ２をＮｃｈ又はＰｃｈのＭＯＳＦＥＴとして説明してきたが、本開示はこれらに限定されるものではない。例えば保護スイッチはＮＰＮ又はＰＮＰ型のバイポーラトランジスタであってもよい。但し、上記各実施の形態では、ＭＯＳＦＥＴをオン状態にするために駆動電圧を生成してＭＯＳＦＥＴに印加したが、バイポーラトランジスタの場合はベース電流を供給する必要がある。したがって、保護スイッチ２としてバイポーラトランジスタを用いる場合には、実施の形態１〜４で説明した駆動電圧を抵抗に印加して、当該抵抗からバイポーラトランジスタのベース端子に、ベース電流を供給するといった回路変更は必要である。
【０１５２】
また、上記実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本開示の趣旨を逸脱しない範囲で上記実施の形態及び変形例における構成要素及び機能を任意に組み合わせることで実現される形態も本開示に含まれる。
【産業上の利用可能性】
【０１５３】
本開示の電源保護回路は、特に、車載用途の電源保護回路として高性能化を実現でき、産業上有用である。
【符号の説明】
【０１５４】
１  直流電源
２  保護スイッチ
３  負荷回路
４ａ、４ｂ、４ｃ、４ｄ  回路部
５ａ、５ｂ、５ｃ、５ｄ  制御部
１０ａ、１０ｂ、１０ｃ、１０ｄ  電源保護回路
４０ａ、４０ｂ、４０ｄ、５０ｃ  第１のコンデンサ
４０ｃ、５０ｄ  第２のコンデンサ
４１ａ、４１ｂ、４１ｃ、４１ｄ  第１のスイッチ
４２ａ、４２ｂ、４２ｃ、４２ｄ  第２のスイッチ
４３ａ、４３ｂ、４３ｃ、４３ｄ  第３のスイッチ
４４ａ、４４ｂ、４４ｃ、４４ｄ  第４のスイッチ
４５ａ、４５ｂ、４５ｃ  第５のスイッチ
４５ｄ  第２の整流素子
４６、６３、６６  電圧源
４７  電流源
４８  放電抵抗
４９ｄ  第１の整流素子
５２ｃ  第２の端子
５３  第２の電源回路
５３ｃ  第３の端子
６０  判定回路
６１、６２  抵抗
６４  ツェナーダイオード
６５  第１の比較器
６７  第２の比較器
６８  第１のＡＮＤ回路
７０ａ、７０ｂ、７０ｃ、７０ｄ  駆動ロジック
７１  論理回路
１０５  監視比較器
１０６  閾値電圧発生器
１０７、１０８、１０９、１１０  スイッチ
１１１、１１２、７１５，７１６  インバータ
１１３  遅延時間発生器
１２０、１２１、１２２、１２３、１２４  状態ラッチ回路
１２５、１２６、１２７、１２８、１２９、１３０  乗算子
７１１、７１２、７１３、７１４  ＡＮＤ回路
ＢＸ  第１の端子
ＨＧ  駆動端子
ＴＧ  グランド端子
ＴＶＢ  電源端子
ＴＶＩＮ  負荷端子
ＶＢ  電源電圧
ＶＩＮ  出力電圧
ＶＴ  駆動電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１Ａ】
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【図２１Ｂ】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８Ａ】
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【図２８Ｂ】
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【図２９】
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【図３０】
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【図３１】
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【国際調査報告】
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