(57)【要約】ＳｏＣチップなどの半導体装置における論理回路領域とメモリ回路領域との間でデータを相互に転送するときのデータ間の干渉を抑制するため、本発明の半導体装置は、複数の論理マクロと第１のデータ転送部と第１の入出力部を備えた論理回路領域と、複数のメモリマクロと第２のデータ転送部と第２の入出力部を備えたメモリ回路領域を有し、第１のデータ転送部は複数の論理マクロと接続され、第２のデータ転送部は複数のメモリマクロと接続され、第１のデータ転送部は第１の入出力部および第２の入出力部を介して、個々の論理マクロで発生する第１のデータ群を第１のデータ群毎に異なる時間帯に第２のデータ転送部に転送し、第２のデータ転送部は第２の入出力部および第１の入出力部を介して、個々のメモリマクロに蓄積された第２のデータ群を第２のデータ群毎に異なる時間帯に第１のデータ転送部に転送する。
2011007898.tif 000002
【特許請求の範囲】
【請求項１】
複数の論理マクロと第１のデータ転送部と第１の入出力部を備えた論理回路領域と、複数のメモリマクロと第２のデータ転送部と第２の入出力部を備えたメモリ回路領域を有し、
前記第１のデータ転送部は、前記複数の論理マクロと接続され、前記第２のデータ転送部は、前記複数のメモリマクロと接続され、前記第１の入出力部と前記第２の入出力部は互いに接続され、
前記第１のデータ転送部は、前記第１の入出力部および前記第２の入出力部を介して、前記個々の論理マクロで発生する第１のデータ群を前記第１のデータ群毎に異なる時間帯に前記第２のデータ転送部に転送し、
前記第２のデータ転送部は、前記第２の入出力部および前記第１の入出力部を介して、前記個々のメモリマクロに蓄積された第２のデータ群を前記第２のデータ群毎に異なる時間帯に前記第１のデータ転送部に転送する
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のデータ転送部は、前記各論理マクロが接続された第１のリングバスを有し、
前記第２のデータ転送部は、前記各メモリマクロが接続された第２のリングバスを有する半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１の入出力部は前記第１のリングバスと接続され、
前記第２の入出力部は前記第２のリングバスと接続され、
前記第１のリングバスは、前記第１のデータ群を前記各論理マクロから前記第１の入出力部に順次転送し、
前記第２のリングバスは、前記第２のデータ群を前記各メモリマクロから前記第２の入出力部に順次転送する半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記第１の入出力部は前記論理マクロのいずれかと接続され、
前記第２の入出力部は前記メモリマクロのいずれかと接続され、
前記第１のリングバスは、前記第１のデータ群を前記各論理マクロから前記第１の入出力部に順次転送し、
前記第２のリングバスは、前記第２のデータ群を前記各メモリマクロから前記第２の入出力部に順次転送する半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記第１のデータ転送部は、前記各論理マクロおよび前記第１の入出力部が接続された第１の順序制御部を有し、
前記第２のデータ転送部は、前記各メモリマクロおよび前記第２の入出力部が接続された第２の順序制御部を有し、
前記第１の順序制御部は、前記個々の論理マクロで発生する第１のデータ群を前記各論理マクロからそれぞれ受信し、前記各論理マクロを順序付けた順序情報に従って前記各第１のデータ群を前記第１の入出力部を介して前記第２の入出力部に順次転送し、
前記第２の順序制御部は、前記第２の入出力部から前記第１のデータ群を順次受信し、前記順序情報に従って前記各第１のデータ群を前記各論理マクロに対応する前記各メモリマクロに順次転送する半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記論理マクロに接続された第１の入出力制御部と、前記メモリマクロに接続された第２の入出力制御部を備え、
前記第１のデータ転送部は、前記各第１の入出力制御部および前記第１の入出力部が接続された第１の共有バスを有し、
前記第２のデータ転送部は、前記各第２の入出力制御部および前記第２の入出力部が接続された第２の共有バスを有し、
前記各第１の入出力制御部は、前記各論理マクロを順序付けた順序情報に従って、前記第１のデータ群を前記第１の共有バスに出力し、
前記各第２の入出力制御部は、前記順序情報に従って前記第１のデータ群を前記第２の共有バスから順次受信する半導体装置。
【請求項７】
請求項１から６のいずれか一項に記載の半導体装置において、
前記論理回路領域と前記メモリ回路領域が同一の基板上に配置されている半導体装置。
【請求項８】
請求項１から６のいずれか一項に記載の半導体装置において、
前記論理回路領域と前記メモリ回路領域がそれぞれ異なる基板上に配置されている半導体装置。
【請求項９】
半導体装置を構成する複数の論理マクロでそれぞれ発生するデータを、前記論理マクロ毎に第１のデータ群として形成し、
前記第１のデータ群を、前記第１のデータ群毎に異なる時間帯に、前記論理マクロに対応した前記半導体装置を構成するメモリマクロに転送し、
前記半導体装置を構成する複数のメモリマクロにそれぞれ蓄積されたデータを、前記メモリマクロ毎の第２のデータ群として形成し、
前記第２のデータ群を、前記第２のデータ群毎に異なる時間帯に、前記メモリマクロに対応した前記半導体装置を構成する論理マクロに転送する
半導体装置におけるデータ転送方法。
【請求項１０】
請求項９に記載した半導体装置におけるデータ転送方法において、
前記第１のデータ群は、前記論理マクロに接続された第１のデータ転送部と、前記第１のデータ転送部に接続された第１の入出力部、および前記第１の入出力部に接続された第２の入出力部を介して対応するメモリマクロに転送され、
前記第２のデータ群は、前記メモリマクロに接続された第２のデータ転送部と、前記第２のデータ転送部に接続された第２の入出力部、および前記第２の入出力部に接続された第１の入出力部を介して対応する論理マクロに転送され、
前記第１のデータ転送部と前記第２のデータ転送部における転送速度、および前記第１の入出力部と前記第２の入出力部との間の転送速度が、前記論理マクロと前記第１のデータ転送部または前記メモリマクロと第２のデータ転送部との間の転送速度の２倍以上である半導体装置におけるデータ転送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置におけるデータ転送方法に関し、特に、複数の論理マクロを備えた論理回路領域と複数のメモリマクロを備えたメモリ回路領域を有する半導体装置および半導体装置におけるデータ転送方法に関する。
【背景技術】
【０００２】
携帯電話機などの情報端末機器は音声処理機能や画像処理機能など多機能化が進んでいることから、情報端末機器に使用される半導体チップには多数の論理マクロを搭載する必要がある。近年では、半導体プロセスの微細化に伴いチップ上に多くの論理マクロを集積することが可能になり、論理マクロの数は多いもので１０を超えている。このように多機能を１つのチップ上に集積した半導体チップはシステム・オン・チップ（Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ、以下ＳｏＣという）と呼ばれ、その一例が特許文献１に記載されている。
論理マクロの多くはＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）のロジック回路からなる。また、それぞれの論理マクロはプログラムやデータの一時記憶用のメモリが必要となる。そのためＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）といったメモリが論理マクロの近くに配置されていることが望ましい。
図２１に、ＳｏＣチップ内の論理マクロとオンチップメモリの構成の一例を示す。図２１に示す関連するＳｏＣチップ８００においては、論理マクロごとにオンチップメモリが配置されている。論理マクロ８１０Ａはメモリマクロ８１０ａにアクセスし、また、論理マクロ８２０Ｂはメモリマクロ８２０ｂに、論理マクロ８３０Ｃはメモリマクロ８３０ｃに、論理マクロ８４０Ｄはメモリマクロ８４０ｄに、それぞれアクセスする。論理マクロとメモリマクロとは、論理マクロおよびメモリマクロにそれぞれ配置された入出力ポート（Ｉ／Ｏポート）８５０を介して接続され、メモリへのアクセスが行われる。また、システム全体で動作するために論理マクロ同士でデータの授受を行う必要があることから、論理マクロ同士も配線接続されている。
ここで、ＳｏＣチップ内の一つの論理マクロとそれに対応するメモリマクロとを接続する場合、論理マクロの数の増加に伴い、必要な接続配線の総数も増加する。例えば、メモリのビット幅が３２ビット、ワード数が１０００ワードであるとした場合、読み出しデータ用に３２本、書き込みデータ用に３２本、アドレス用に１０本、コマンド用に２本の計７６本の接続配線が必要である。ＳｏＣチップ内の論理マクロの数が１０個である場合には、各論理マクロとそれに対応するメモリマクロを接続するために必要な接続配線の総数は７６０本となる。
【特許文献１】特開平１０−１３４０２２号公報（段落「００２８」〜「００３４」）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
論理回路が形成される領域とメモリ回路が形成される領域は、以下の理由から分離して配置することが望ましい。すなわち、メモリはアナログ的な回路構成が必要なことから論理回路とは別に最適化されたトランジスタや記憶素子が用いられ、また、製造プロセスにおいてそれぞれ異なる工程が含まれるからである。さらに、それぞれの回路性能を最適にするために異なる電源電圧を用いること、また、デジタルの論理回路に比べてメモリ回路はノイズ耐性が小さいこと、などの理由からである。
論理回路領域とメモリ回路領域を分離して配置するためには、例えば、同一の半導体チップ上で論理回路領域とメモリ回路領域を分けて形成する方法、または論理回路とメモリ回路を分離し、別々の半導体チップ上にそれぞれ形成する方法などが考えられる。メモリ回路を別の半導体チップに形成する場合、具体的には、メモリ回路を搭載した半導体チップと論理回路を搭載した半導体チップを並べて配置し、ボード基板を介して配線接続することにより半導体チップ間での信号伝送を行う方法がある。また、メモリ回路を搭載した半導体チップと論理回路を搭載した半導体チップを縦積みにし、それぞれの半導体チップの表面同士が向かい合うようにフリップチップ積層して半導体チップ間をバンプ接続する方法もある。
しかしながら、ＳｏＣチップ内で論理回路領域とメモリ回路領域を分離して形成した場合、論理マクロとメモリマクロ間の配線が、論理マクロの数だけ論理回路領域とメモリ回路領域の間で交差することになる。そのため、配線のレイアウトが複雑になりレイアウト工数が増加する。また、配線密度の増加を回避するために迂回した配線を多用することとなり、データ転送速度が低下することになる。したがって、各論理マクロとメモリマクロ間のデータ転送のための配線数を少なくすることが望ましい。しかし、配線数を少なくすると、多数の論理マクロとそのメモリマクロとの信号を個別に接続するには配線数が足りなくなる。そのため、複数の論理マクロから転送された複数のデータが領域間の配線上で干渉してしまうという問題があった。
また、論理回路とメモリ回路を別々の半導体チップに搭載する場合は、半導体チップ内の配線であればサブ・ミクロン程度のサイズであるのに対し、数十〜数百ミクロンと二桁程度大きいサイズのボード基板配線を使わざるを得なくなる。また半導体チップのパッド形状は一辺が百ミクロン以上と大きいため、半導体チップ間の接続配線をつなぐための半導体チップ上のパッド数が数百個程度に制限される。したがって、この場合も、多数の論理マクロとそれに対応するメモリマクロとをそれぞれ接続するためには配線数が不足する。そのため、この場合においても、複数の論理マクロから転送された複数のデータが半導体チップ間の配線上で干渉してしまうという問題があった。
本発明の目的は、上述した課題である、ＳｏＣチップなどの半導体装置における論理回路領域とメモリ回路領域を分離すると、両領域間で相互に転送されるデータが両領域間の配線上で干渉する、という課題を解決する半導体装置および半導体装置におけるデータ転送方法を提供することにある。
【課題を解決するための手段】
【０００４】
本発明の半導体装置は、複数の論理マクロと第１のデータ転送部と第１の入出力部を備えた論理回路領域と、複数のメモリマクロと第２のデータ転送部と第２の入出力部を備えたメモリ回路領域を有し、第１のデータ転送部は、複数の論理マクロと接続され、第２のデータ転送部は、複数のメモリマクロと接続され、第１の入出力部と第２の入出力部は互いに接続され、第１のデータ転送部は、第１の入出力部および第２の入出力部を介して、個々の論理マクロで発生する第１のデータ群を第１のデータ群毎に異なる時間帯に第２のデータ転送部に転送し、第２のデータ転送部は、第２の入出力部および第１の入出力部を介して、個々のメモリマクロに蓄積された第２のデータ群を第２のデータ群毎に異なる時間帯に第１のデータ転送部に転送する。
本発明の半導体装置におけるデータ転送方法は、半導体装置を構成する複数の論理マクロでそれぞれ発生するデータを、論理マクロ毎に第１のデータ群として形成し、第１のデータ群を、第１のデータ群毎に具なる時間帯に、論理マクロに対応した半導体装置を構成するメモリマクロに転送し、半導体装置を構成する複数のメモリマクロにそれぞれ蓄積されたデータを、メモリマクロ毎の第２のデータ群として形成し、第２のデータ群を、第２のデータ群毎に異なる時間帯に、メモリマクロに対応した半導体装置を構成する論理マクロに転送する。
【発明の効果】
【０００５】
本発明の半導体装置によれば、半導体装置を構成する論理回路領域とメモリ回路領域との間でデータを相互に転送するときのデータ間の干渉を抑制することができる。
【図面の簡単な説明】
【０００６】
図１は本発明の第１の実施形態に係る半導体装置の構成を示す平面図である。
図２は本発明の第１の実施形態に係る半導体装置の論理回路領域における回路構成図である。
図３は本発明の第１の実施形態に係る半導体装置のメモリ回路領域における回路構成図である。
図４は本発明の第１の実施形態に係る半導体装置の論理回路領域における別の回路構成図である。
図５は本発明の第１の実施形態に係る別の半導体装置の構成を示す平面図である。
図６は本発明の第１の実施形態に係る別の半導体装置の論理回路領域における回路構成図である。
図７は本発明の第１の実施形態に係る別の半導体装置のメモリ回路領域における回路構成図である。
図８は本発明の第２の実施形態に係る半導体装置の構成を示す平面図である。
図９は本発明の第３の実施形態に係る半導体装置におけるデータ転送方法を説明するための半導体装置の論理回路領域における回路構成図である。
図１０は本発明の第３の実施形態に係る半導体装置におけるデータ転送方法を説明するための半導体装置のメモリ回路領域における回路構成図である。
図１１は本発明の第３の実施形態に係る半導体装置におけるデータ転送方法を説明するための波形図である。
図１２は本発明の第３の実施形態に係る半導体装置におけるデータ転送方法を説明するための半導体装置の構成を示す平面図である。
図１３は本発明の第４の実施形態に係る半導体装置の構成を示す平面図である。
図１４は本発明の第４の実施形態に係る半導体装置の論理回路領域における順序制御部の回路構成図とその動作を示す表図である。
図１５は本発明の第４の実施形態に係る半導体装置のメモリ回路領域における順序制御部の回路構成図とその動作を示す表図である。
図１６は本発明の第５の実施形態に係る半導体装置の構成を示す平面図である。
図１７は本発明の第５の実施形態に係る半導体装置の論理回路領域における入出力制御部の回路構成図とその動作を示す表図である。
図１８は本発明の第５の実施形態に係る半導体装置のメモリ回路領域における入出力制御部の回路構成図とその動作を示す表図である。
図１９は本発明の第６の実施形態に係る半導体装置を説明するための、（ａ）模式的な斜視図、（ｂ）メモリ回路基板の構成を示す平面図、（ｃ）論理回路基板の構成を示す平面図、である。
図２０は本発明の半導体装置の別のメモリマクロの構成を示す平面図である。
図２１は関連するＳｏＣチップの構成を示す平面図である。
【発明を実施するための形態】
【０００７】
以下に、図面を参照しながら、本発明の実施形態について説明する。
〔第１の実施形態〕
図１は、本発明の第１の実施形態に係る半導体装置１００の構成を示す平面図である。半導体装置１００は、複数の論理マクロ１１１と第１のデータ転送部１１２と第１の入出力部１１３を備えた論理回路領域１１０と、論理マクロ１１１と対応した複数のメモリマクロ１２１と第２のデータ転送部１２２と第２の入出力部１２３を備えたメモリ回路領域１２０を有する。第１のデータ転送部１１２は複数の論理マクロ１１１と接続され、第２のデータ転送部１２２は複数のメモリマクロ１２１と接続される。また、第１の入出力部１１３と第２の入出力部１２３は領域間接続配線１３０により互いに接続されている。
第１のデータ転送部１１２は第１の入出力部１１３および第２の入出力部１２３を介して、個々の論理マクロ１１１で発生する第１のデータ群を第１のデータ群毎に異なる時間帯に第２のデータ転送部１２２に転送する。同様に、第２のデータ転送部１２２は第２の入出力部１２３および第１の入出力部１１３を介して、個々のメモリマクロ１２１に蓄積された第２のデータ群を第２のデータ群毎に異なる時間帯に第１のデータ転送部１１２に転送する。
本実施形態による半導体装置１００によれば、第１のデータ群としての書き込みデータは、論理回路領域１１０の第１の入出力部１１３からメモリ回路領域１２０の第２の入出力部１２３に向けて、書き込みデータ毎に異なる時間帯に時間をずらして順送りで転送される。そのため、論理回路領域１１０とメモリ回路領域１２０との間の領域間接続配線１３０上で複数のデータが干渉することを抑制することができる。同様に、第２のデータ群としてのメモリマクロからの読み出しデータは、読み出しデータ毎に異なる時間帯に時間をずらして順送りで転送される。そのため、この場合においても、領域間接続配線１３０上で複数のデータが干渉することを抑制することができる。
ここで、第１のデータ転送部１１２は、各論理マクロ１１１と第１の入出力部１１３としての第１のＩ／Ｏポート１１５が接続される第１のリングバス１１４を備えることができる。また、第２のデータ転送部１２２は、各メモリマクロ１２１と第２の入出力部１２３としての第２のＩ／Ｏポート１２５が接続される第２のリングバス１２４を備えることができる。
論理マクロ１１１からメモリマクロ１２１へ書き込みデータを転送する場合、第１のリングバス１１４は書き込みデータを各論理マクロ１１１から順送りで第１のＩ／Ｏポート１１５まで転送する。書き込みデータは領域間接続配線１３０により論理回路領域１１０の第１のＩ／Ｏポート１１５からメモリ回路領域１２０の第２のＩ／Ｏポート１２５まで転送される。メモリ回路領域１２０においては、第２のリングバス１２４によって、書き込みデータは第２のＩ／Ｏポート１２５からデータの送付先である対応するメモリマクロ１２１まで順送りで転送される。
また、メモリマクロ１２１から論理マクロ１１１へ読み出しデータを転送する場合も同様に、メモリ回路領域１２０において第２のリングバス１２４は読み出しデータを順送りに第２のＩ／Ｏポート１２５まで転送する。読み出しデータは領域間接続配線１３０により、第２のＩ／Ｏポート１２５から論理回路領域１１０の第１のＩ／Ｏポート１１５まで転送される。論理回路領域１１０においては、第１のリングバス１１４によって、読み出しデータは第１のＩ／Ｏポート１１５から送り先である対応する論理マクロ１１１まで順送りで転送される。
次に、本実施形態による半導体装置について、図２から図４を用いてさらに詳細に説明する。
図２は、本実施形態に係る半導体装置１００の論理回路領域１１０における回路構成図である。各論理マクロ１１１の入力側は第１のリングバス１１４に直接接続され、各論理マクロ１１１の出力側はマルチプレクサ１１６およびレジスタ１１７を介して第１のリングバス１１４に接続される。マルチプレクサ１１６には、接続されている論理マクロ１１１からのデータと前段の論理回路ブロックのレジスタ１１７からの出力データが入力され、いずれか一方が選択される。ここで、論理マクロからマルチプレクサに入力するデータは、例えば、各論理マクロ１１１からメモリマクロ１２１へ送信する書き込みデータを３２ビットとすると、これに送り先のメモリマクロ１２１のアドレス用の２ビットを追加した合計３４ビット幅のデータとすることができる。
論理回路領域１１０からメモリ回路領域１２０へ各論理マクロ１１１の書き込みデータを送信する場合、最初のクロックのタイミングで各論理マクロ１１１に接続されたマルチプレクサ１１６が論理マクロ１１１からの書き込みデータを選択し、レジスタ１１７がそのデータを保持する。その後に、マルチプレクサ１１６が入力を切り替えて前段のレジスタ１１７からのデータを選択し、次のクロックのタイミングでそれぞれのレジスタ１１７に保持されたデータを第１のリングバス１１４に接続された隣接するレジスタ１１７に転送する。このようにデータはクロックに同期して第１のリングバス１１４上で順送りされ、第１のＩ／Ｏポート１１５へ送られる。第１のＩ／Ｏポート１１５からは、メモリ回路領域１２０に接続されている領域間接続配線１３０へデータが送信される。
図３は、本実施形態に係る半導体装置１００のメモリ回路領域１２０における回路構成図である。各メモリマクロ１２１の入力側は第２のリングバス１２４に直接接続され、各メモリマクロ１２１の出力側はマルチプレクサ１２６およびレジスタ１２７を介して第２のリングバス１２４に接続される。論理回路領域１１０から送信された書き込みデータは第２のＩ／Ｏポート１２５で受信され、第２のＩ／Ｏポート１２５が接続されたレジスタ１２７に保持される。そして第２のリングバス１２４によって順送りに隣接するレジスタ１２７に転送される。各レジスタ１２７と接続されたメモリマクロ１２１は、各レジスタ１２７に保持された書き込みデータの送り先のメモリマクロを指定するアドレスビットを見て、自分宛である場合は、その書き込みデータをメモリマクロ内に取り込む。
このように本実施形態による半導体装置１００では、それぞれの論理マクロ１１１で発生した書き込みデータは第１のリングバス１１４に接続されたレジスタ１１７を順送りに転送される。したがって、それぞれの書き込みデータが領域間接続配線１３０上を転送される順番はあらかじめ決められていることになる。その結果、論理回路領域の第１のＩ／Ｏポート１１５からメモリ回路領域の第２のＩ／Ｏポート１２５へ時間をずらして各論理マクロの書き込みデータが転送されるので、複数のデータが領域間接続配線１３０上で干渉することを抑制することができる。
メモリマクロ１２１から読み出しデータを転送する場合には、メモリ回路領域１２０において読み出しデータは第２のリングバス１２４によって第２のＩ／Ｏポート１２５まで転送される。その後に論理回路領域１１０の第１のＩ／Ｏポート１１５に転送され、論理回路領域１１０では読み出しデータを受け取る論理マクロ１１１まで第１のリングバス１１４によって転送される。したがって、この場合においても、メモリ回路領域の第２のＩ／Ｏポート１２５から論理回路領域の第１のＩ／Ｏポート１１５へ時間をずらして各メモリマクロの読み出しデータが転送されるので、複数のデータが領域間接続配線１３０上で干渉することを抑制することができる。
本実施形態では、論理回路領域１１０のすべての論理マクロ１１１が同時に第１のリングバス１１４に書き込みデータを送信し、各レジスタ１１７に各論理マクロ１１１からの書き込みデータをセットしてから、第１のリングバス１１４によってデータを順送りすることとした。そのため、すべての書き込みデータが第１のＩ／Ｏポート１１５からメモリ回路領域１２０に転送されるまでは、各論理マクロ１１１は次の書き込みデータを送信しない。したがって、あるクロック時間では書き込みデータを送信しない論理マクロが存在する場合、書き込みデータではない無効なデータが入力されたレジスタが存在し、無効なデータが転送されることになる。そこで、書き込みデータとともにそのデータが有効か無効かを識別する識別信号を一緒に送り、識別信号が無効を示している場合には、後段の論理マクロが新たな書き込みデータを送信し、第１のリングバス１１４によって新たな書き込みデータを転送することとしてもよい。これにより、領域間接続配線におけるデータ転送効率を高めることができる。
また、本実施形態では、それぞれの領域のリングバスは、書き込みデータと読み出しデータの二種類のデータの転送を兼用して行うこととしたが、これに限らず、図４に示すように、書き込みデータ用リングバス１１４−１と読み出しデータ用リングバス１１４−２をそれぞれ備えた２重のリングバス構造としてもよい。
本実施形態では、第１の入出力部１１３としての第１のＩ／Ｏポート１１５は第１のデータ転送部１１２である第１のリングバス１１４に接続され、第２の入出力部１２３としての第２のＩ／Ｏポート１２５は第２のデータ転送部１２２である第２のリングバス１２４に接続されることとした。しかし、これに限らず、図５に示すように、第１の入出力部１１３としての第１のＩ／Ｏポート１１５は論理マクロ１１１のいずれかと接続され、第２の入出力部１２３としての第２のＩ／Ｏポート１２５はメモリマクロ１２１のいずれかと接続されることとしてもよい。
図６に、この場合の論理回路領域１１０の回路構成図の一例を示す。論理マクロ１１１からの書き込みデータは第１のＩ／Ｏポート１１５と接続する論理マクロ１１１Ａまで第１のリングバス１１４によって転送される。この論理マクロ１１１Ａを介して第１のＩ／Ｏポート１１５に転送され、メモリ回路領域１２０に送信される。図７にメモリ回路領域１２０の回路構成図の一例を示す。メモリ回路領域１２０の第２のＩ／Ｏポート１２５において書き込みデータを受信した後、第２のＩ／Ｏポート１２５と接続するメモリマクロ１２１Ｄに転送される。その後、このメモリマクロ１２１Ｄから第２のリングバス１２４にデータが転送され、第２のリングバス１２４によって順送りにデータが転送される。アドレス先となっているメモリマクロ１２１は第２のリングバス１２４からその書き込みデータを受信する。
このように図５〜図７に示した実施形態においても、それぞれの論理マクロ１１１で発生した書き込みデータは第１のリングバス１１４に接続されたレジスタ１１７を順送りに転送される。したがって、それぞれの書き込みデータが領域間接続配線１３０上を転送される順番はあらかじめ決められていることになる。その結果、論理回路領域の第１のＩ／Ｏポート１１５からメモリ回路領域の第２のＩ／Ｏポート１２５へ時間をずらして各論理マクロの書き込みデータが転送されるので、複数のデータが領域間接続配線１３０上で干渉することを抑制することができる。また、メモリマクロ１２１から読み出しデータを論理回路領域１１０の第１のＩ／Ｏポート１１５に転送する場合も、同様にデータの干渉を抑制することができる。
〔第２の実施形態〕
次に、本発明の第２の実施形態について説明する。図８は、本発明の第２の実施形態に係る半導体装置２００の構成を示す平面図である。半導体装置２００は、各論理マクロ２１１と対応するメモリマクロ２２１との間を、それぞれの対ごとに接続する転送開始信号配線２４０を有している。その他の構成は、第１の実施形態による半導体装置１００と同様である。この転送開始信号配線２４０を用いて、論理マクロ２１１からメモリマクロ２２１へ転送開始信号が送信される。転送開始信号は論理マクロ２１１とメモリマクロ２２１間のデータ転送の開始を知らせるためだけに用いられるので、１ビット幅の接続配線で充分である。
転送開始信号を受け取ったメモリマクロは、送信元である論理マクロから第１のＩ／Ｏポート２１５まで、及び第２のＩ／Ｏポート２２５から自身のメモリマクロまでデータを転送する際のクロックサイクル数をカウントし、そのクロックサイクル数に達した時にデータを受け取る。ここで、データ転送にかかるクロックサイクル数は、第１のリングバス２１４および第２のリングバス２２４を順送りするレジスタの数によって定まる。したがって、論理マクロ２１１の数、メモリマクロ２２１の数、及び第１のＩ／Ｏポート２１５と第２のＩ／Ｏポート２２５のそれぞれの配置位置により、データ転送にかかるクロックサイクル数が決まることになる。以上より、各メモリマクロ２２１のカウンタにこのクロックサイクル数の情報をあらかじめ設定しておくことにより、メモリマクロ２１１が第２のリングバス２２４を流れるデータの中から、自分宛のデータを選択して取り込むことができる。
第１の実施形態による半導体装置１００においては、例えば３２ビットの書き込みデータに送付先のメモリマクロのアドレスとして例えば２ビットを加えて３４ビットの信号として一緒に論理マクロからメモリマクロへ転送することとしている。それに対して、本実施形態の半導体装置２００によれば、宛先となるメモリマクロのアドレス情報を転送し、アドレス情報を照合してデータの取捨を行うという処理が不要となるので、論理マクロ２１１およびメモリマクロ２２１における制御が容易になる、という効果が得られる。
同様に、メモリマクロ２２１から転送される読み出しデータを論理マクロ２１１が受取る場合においても、転送開始信号配線２４０により転送開始信号がメモリマクロ２２１から論理マクロ２１１へ送信される。論理マクロ２１１はデータ転送にかかるクロックサイクル数をカウンタで計測し、第１のリングバス２１４を流れるデータの中から自分宛のデータを選択して取り込むことができる。
〔第３の実施形態〕
次に、本発明の第３の実施形態について説明する。本実施形態に係る半導体装置におけるデータ転送方法は、まず、半導体装置を構成する複数の論理マクロでそれぞれ発生するデータを、論理マクロ毎に第１のデータ群として形成する。また、半導体装置を構成する複数のメモリマクロにそれぞれ蓄積されたデータを、メモリマクロ毎の第２のデータ群として形成する。そして、第１のデータ群を、第１のデータ群毎に異なる時間帯に、論理マクロに対応したメモリマクロに転送し、第２のデータ群を、第２のデータ群毎に異なる時間帯に、メモリマクロに対応した論理マクロに転送する。
そして、第１のデータ群は、論理マクロに接続された第１のデータ転送部と、第１のデータ転送部に接続された第１の入出力部、および第１の入出力部に接続された第２の入出力部を介して対応するメモリマクロに転送される。また、第２のデータ群は、メモリマクロに接続された第２のデータ転送部と、第２のデータ転送部に接続された第２の入出力部、および第２の入出力部に接続された第１の入出力部を介して対応する論理マクロに転送される。このとき、第１のデータ転送部と第２のデータ転送部における転送速度、および第１の入出力部と第２の入出力部との間の転送速度が、論理マクロと第１のデータ転送部またはメモリマクロと第２のデータ転送部との間の転送速度の２倍以上となっている。
本実施形態に係る半導体装置におけるデータ転送方法によれば、各論理マクロと各メモリマクロとの間をそれぞれ独立に配線した場合と比べ、同等のデータ転送速度が得られる。したがって、データ転送速度の低下を招くことなく、データ転送時のデータ間の干渉を抑制することができる。例えば、論理マクロの数を４個とした場合、第１のデータ転送部としての第１のリングバスのデータ転送速度と、論理回路領域とメモリ回路領域との間のデータ転送速度を、論理マクロと第１のリングバスとの間の転送速度の４倍に設定する。それにより、４個の論理マクロからそれぞれ対応するメモリマクロへデータを送信する場合、各論理マクロとメモリマクロとの間を個別に配線した場合と同等時間後に、各メモリマクロがデータを受信することが可能となる。
次に、本実施形態による半導体装置におけるデータ転送方法について、図９から図１２を用いてさらに詳細に説明する。
図９は、本実施形態に係る半導体装置におけるデータ転送方法を説明するための半導体装置の論理回路領域３１０における回路構成図である。各論理マクロ３１１は通常速度のクロックＣＬＫ１で同期しているが、第１のリングバス３１４上のレジスタ３１７は４倍速のクロックＣＬＫ２で同期している。
また図１０は、本実施形態に係る半導体装置におけるデータ転送方法を説明するための半導体装置のメモリ回路領域３２０における回路構成図である。メモリマクロ３２１は通常速度のクロックＣＬＫ１で同期しているが、第２のリングバス３２４上のレジスタ３２７は４倍速のクロックＣＬＫ２で同期している。
図１１は、論理マクロ３１１からメモリマクロ３２１へデータ転送した場合の波形図である。ここで、Ｌａ〜Ｌｄは各論理マクロ３１１を、Ｍａ〜Ｍｄは各メモリマクロ３２１を、ＬＲａ〜ＬＲｄは論理回路領域３１０における各レジスタ３１７を、ＭＲａ〜ＭＲｄはメモリ回路領域３２０における各レジスタ３２７を表す。論理マクロＬａ、Ｌｂ、Ｌｃ、ＬｄからＣＬＫ１に同期して送信された書き込みデータａ、ｂ、ｃ、ｄは、それぞれレジスタＬＲａ、ＬＲｂ、ＬＲｃ、ＬＲｄに、４倍速のクロックＣＬＫ２に同期して取り込まれる。次のクロックサイクルで、レジスタＬＲａに取り込まれていた書き込みデータａは、論理回路領域の第１のＩ／Ｏポート３１５を経由してメモリ回路領域の第２のＩ／Ｏポート３２５にデータが転送され、メモリ回路領域の第２のリングバス３２４に取り込まれる。書き込みデータａは第２のリングバス３２４上を４倍速のクロックＣＬＫ２に同期して転送され、通常速度のクロックＣＬＫ１に同期してメモリマクロＭａに取り込まれる。また書き込みデータｂ、ｃ、ｄは、それぞれ異なる時間帯に論理回路領域からメモリ回路領域に転送される。図１１からわかるように、各書き込みデータは、通常速度のクロックＣＬＫ１の１サイクル期間で論理マクロから送信され、２サイクル期間で論理回路領域からメモリ回路領域に転送され、３サイクル期間でメモリマクロに取り込まれる。したがって、本実施形態によれば、各論理マクロと各メモリマクロとの間をそれぞれ独立に配線した場合と同じクロックサイクル数で書き込みデータの転送を行うことができる。
また、図１２に示すように、リングバスをそれぞれ複数個備えた半導体装置３００であっても本実施形態を用いることができる。半導体装置３００は例えば、第１のリングバスおよび第２のリングバスをそれぞれ２個ずつ備え、論理マクロ３１１の一部を一方の第１のリングバス３１４−１に接続して第１のＩ／Ｏポート３１５までデータ転送し、残りの論理マクロ３１１を他方の第１のリングバス３１４−２に接続して第１のＩ／Ｏポート３１５までデータ転送する。このとき、第１のＩ／Ｏポート３１５から第２のＩ／Ｏポート３２５に向けては通常速度の２倍の速度でデータを転送することとすれば、同様の効果が得られる。メモリ回路領域３２０に例えば、一方の第２のリングバス３２４−１と他方の第２のリングバス３２４−２を備えることとしてもよい。
〔第４の実施形態〕
次に、本発明の第４の実施形態について説明する。図１３は、本発明の第４の実施形態に係る半導体装置４００の構成を示す平面図である。半導体装置４００は、各論理マクロ４１１および各メモリマクロ４２１をそれぞれ接続する第１の順序制御部４４０および第２の順序制御部４５０を有する。論理回路領域４１０においては、第１のデータ群としての書き込みデータが、複数の論理マクロ４１１からそれぞれの接続配線によって第１の順序制御部４４０に集められる。そして論理マクロ毎の書き込みデータが、領域間接続配線４３０を介して論理回路領域４１０の第１のＩ／Ｏポート４１５からメモリ回路領域４２０の第２のＩ／Ｏポート４２５へ転送される。このとき第１の順序制御部４４０は、各論理マクロ４１１を順序付けた順序情報に従って各書き込みデータを順次転送する。
図１４に、論理回路領域４１０における第１の順序制御部４４０の回路構成の一例を示す。第１の順序制御部４４０は、複数の論理マクロ４１１からの書き込みデータの入力を選択するセレクタ回路４４１とカウンタ回路４４２を有する（図１４（ａ））。ここで、例えば、４つの論理マクロＬａ、Ｌｂ、Ｌｃ、Ｌｄからのデータを入力するセレクタ回路４４１の入力ポートをそれぞれａ、ｂ、ｃ、ｄとする。このとき、カウンタ回路４４２が出力する２ビットのカウンタ値をセレクタ回路４４１の制御信号とし、入力ポートａ、ｂ、ｃ、ｄのいずれかを選択する（図１４（ｂ））。ここで、カウンタ値の増加に伴ってセレクタ回路４４１が順次選択する論理マクロの順番を順序情報とすることができる。第１の順序制御部４４０からの出力データは第１のＩ／Ｏポート４１５を介してメモリ回路領域４２０へ送信される。
一方、メモリ回路領域４２０には第２の順序制御部４５０が配置されている。この第２の順序制御部４５０は、第２のＩ／Ｏポート４２５へ入力された書き込みデータを送り先の各メモリマクロ４２１へ振り分けて転送する。図１５に、メモリ回路領域４２０における第２の順序制御部４５０の回路構成の一例を示す。第２の順序制御部４５０は、第２のＩ／Ｏポート４２５から受取った書き込みデータの出力先を選択するセレクタ回路４５１とカウンタ回路４５２を有する（図１５（ａ））。ここで、例えば、４つのメモリマクロＭａ、Ｍｂ、Ｍｃ、Ｍｄへデータを出力するセレクタ回路４５１の出力ポートをａ、ｂ、ｃ、ｄとする。このとき、カウンタ回路４５２が出力する２ビットのカウンタ値をセレクタ回路４５１の制御信号とし、出力力ポートａ、ｂ、ｃ、ｄのいずれかを選択する（図１５（ｂ））。これにより、４つのメモリマクロへの出力データを順次選択することができる。
ここで、論理回路領域４１０における第１の順序制御部４４０とメモリ回路領域４２０における第２の順序制御部４５０は共通の順序情報を有し、カウンタ回路４４２、４５２は互いに同期している。そのため、論理マクロＬａ、Ｌｂ、Ｌｃ、Ｌｄからの書き込みデータがそれぞれ対応するメモリマクロＭａ、Ｍｂ、Ｍｃ、Ｍｄに順次転送される。
なお、第２のデータ群としての読み出しデータをメモリマクロ４２１から論理マクロ４１１へ転送する場合であっても、データの転送方向を逆向きにすることにより、同様の回路構成を備えた順序制御部を用いることができる。
以上説明したように、本実施形態による半導体装置４００によれば、第１のデータ群としての書き込みデータは、論理回路領域４１０の第１のＩ／Ｏポート４１５からメモリ回路領域４２０の第２のＩ／Ｏポート４２５に向けて、書き込みデータ毎に異なる時間帯に時間をずらして順送りで転送される。そのため、論理回路領域４１０とメモリ回路領域４２０との間の領域間接続配線４３０上で複数のデータが干渉することを抑制することができる。ここで、第１の実施形態による半導体装置１００ではリングバスを用いることとしているので、各論理マクロ１１１でそれぞれ発生する書き込みデータをメモリ回路領域に転送する順番は、各論理マクロ１１１の配置により固定されていた。それに対して、本実施形態による半導体装置４００によれば、第１の順序制御部４４０および第２の順序制御部４５０における順序情報を変更することにより、書き込みデータをメモリ回路領域に転送する順番を変更することができるという効果が得られる。すなわち、書き込みデータを送信する論理マクロの順番、または書き込みデータを受信するメモリマクロの順番を入れ替えることが可能になる。例えば、通常のカウンタはクロックに同期してカウントアップするため、ａ→ｂ→ｃ→ｄの順番に選択されるが、２ビットのカウンタ回路の出力信号を反転させることによって、ｄ→ｃ→ｂ→ａと転送する順番を逆にすることができる。また、カウンタ値の下位ビットだけを反転させることにより、ｂ→ａ→ｄ→ｃのように転送する順番を入れ替えることも可能となる。
本実施形態においては、上述したように、メモリ回路領域４２０における第２の順序制御部４５０から各メモリマクロ４２１への書き込みデータの転送は、共通の順序情報を用いて、カウンタ回路４４２、４５２を互いに同期させて制御することとした。しかし、これに限らず、アドレスを用いて制御することとしてもよい。すなわち、書き込みデータ毎に送り先のアドレスを付与し、論理回路領域４１０から順次送信する。そしてメモリ回路領域４２０の第２の順序制御部４５０は、このアドレスに基づいて送り先に相当するメモリマクロ４２１を選択し、選択したメモリマクロに対して書き込みデータを出力することとしてもよい。
また、本実施形態による半導体装置４００におけるデータの転送速度は特に制限されないが、第１の順序制御部４４０および第２の順序制御部４５０における転送速度、および第１のＩ／Ｏポート４１５と第２のＩ／Ｏポート４２５との間の転送速度を、論理マクロ４１１と第１の順序制御部４４０またはメモリマクロ４２１と第２の順序制御部４５０との間の転送速度の２倍以上とすることができる。
例えば、論理回路領域４１０の第１の順序制御部４４０から第１のＩ／Ｏポート４１５へのデータ出力は、論理マクロ４１１から第１の順序制御部４４０への転送速度の４倍とし、同じ速度で第１のＩ／Ｏポート４１５から第２のＩ／Ｏポート４２５へデータ転送を行う。そして、メモリ回路領域４２０の第２の順序制御部４５０からメモリマクロ４２１に転送するときに元の転送速度に戻すこととしてもよい。これにより、４個の論理マクロから対応するそれぞれのメモリマクロへ同時にデータ転送する場合、各論理マクロとメモリマクロとの間を個別に配線した場合と同様の時間で各メモリマクロがデータを受信することが可能になる。
〔第５の実施形態〕
次に、本発明の第５の実施形態について説明する。図１６は、本発明の第５の実施形態に係る半導体装置５００の構成を示す平面図である。半導体装置５００においては、論理マクロ５１１にはそれぞれ第１の入出力制御部５６０が接続され、各第１の入出力制御部５６０および第１の入出力部である第１のＩ／Ｏポート５１５がそれぞれ接続された第１の共有バス５１８が第１のデータ転送部を構成している。一方、メモリマクロ５２１にはそれぞれ第２の入出力制御部５７０が接続され、各第２の入出力制御部５７０および第２の入出力部である第２のＩ／Ｏポート５２５がそれぞれ接続された第２の共有バス５２８が第２のデータ転送部を構成している。各第１の入出力制御部５６０は各論理マクロ５１１を順序付けた順序情報に従って第１のデータ群を前記第１の共有バス５１８に出力し、各第２の入出力制御部５７０は順序情報に従って第１のデータ群を第２の共有バス５２８から順次受信する。
図１７に、論理マクロ（Ｌａ）が有する第１の入出力制御部５６０の回路構成の一例を示す。第１の入出力制御部５６０は、例えば、３ステートバッファ回路５６１、カウンタ回路５６２、およびコンパレータ回路５６３を用いて構成することができる（図１７（ａ））。カウンタ回路５６２は論理マクロ５１１の個数を例えば４個とした場合、２ビットのカウンタ値をコンパレータ回路５６３に出力する。カウンタ値が例えば「００」の場合、コンパレータ回路５６３は３ステートバッファ回路５６１に「１」を出力する。このとき３ステートバッファ回路５６１は論理マクロＬａから第１のデータ群を構成する信号を第１の共有バス５１８に出力し、第１のＩ／Ｏポート５１５からメモリ回路領域にデータが転送される。カウンタ値が「００」以外の場合は、コンパレータ回路５６３は「０」を出力し、このとき３ステートバッファ回路５６１の出力はハイインピーダンスになる（図１７（ｂ））。Ｌａ以外の論理マクロ（Ｌｂ、Ｌｃ、Ｌｄ）については、カウンタ値が例えば「０１」、「１０」、「１１」のときに、それぞれデータを出力するようにコンパレータ回路５６３を設定する。
一方、メモリ回路領域５２０には図１６に示すように、各メモリマクロ５２１に第２の入出力制御部５７０が配置されている。図１８に、メモリマクロ（Ｍａ）が有する第２の入出力制御部５７０の回路構成の一例を示す。第２の入出力制御部５７０は、例えば、３ステートバッファ回路５７１、カウンタ回路５７２、およびコンパレータ回路５７３を用いて構成することができる（図１８（ａ））。カウンタ回路５７２は２ビットのカウンタ値をコンパレータ回路５７３に出力する。カウンタ値が例えば「００」場合、コンパレータ回路５７３は３ステートバッファ回路５７１に「１」を出力する。このとき３ステートバッファ回路５７１は第２の共有バス５２８からの信号をメモリマクロＭａに出力する。カウンタ値が「００」以外の場合は、コンパレータ回路５７３は「０」を出力し、このとき３ステートバッファ回路５７１の出力はハイインピーダンスになる（図１８（ｂ））。Ｍａ以外のメモリマクロ（Ｍｂ、Ｍｃ、Ｍｄ）については、カウンタ値が例えば「０１」、「１０」、「１１」のときに、それぞれデータを出力するようにコンパレータ回路５７３を設定する。
ここで、論理回路領域５１０における第１の入出力制御部５６０とメモリ回路領域５２０における第２の入出力制御部５７０は共通の順序情報を有し、カウンタ回路５６２、５７２は互いに同期している。そのため、論理マクロＬａ、Ｌｂ、Ｌｃ、Ｌｄからの書き込みデータがそれぞれ対応するメモリマクロＭａ、Ｍｂ、Ｍｃ、Ｍｄに順次転送される。
なお、第２のデータ群としての読み出しデータをメモリマクロ５２１から論理マクロ５１１へ転送する場合であっても、データの転送方向を逆向きにすることにより、同様の回路構成を備えた入出力制御部を用いることができる。
以上説明したように、本実施形態による半導体装置５００によれば、第１のデータ群としての書き込みデータは、論理回路領域５１０の第１のＩ／Ｏポート５１５からメモリ回路領域５２０の第２のＩ／Ｏポート５２５に向けて、書き込みデータ毎に異なる時間帯に時間をずらして順送りで転送される。そのため、論理回路領域５１０とメモリ回路領域５２０との間の領域間接続配線５３０上で複数のデータが干渉することを抑制することができる。さらに、本実施形態による半導体装置５００によれば、第１の入出力制御部５６０、第２の入出力制御部５７０における順序情報を変更することにより、書き込みデータをメモリ回路領域に転送する順番を変更することができるという効果が得られる。すなわち、書き込みデータを送信する論理マクロの順番、または書き込みデータを受信するメモリマクロの順番を入れ替えることが可能になる。例えば、通常のカウンタはクロックに同期してカウントアップするため、ａ→ｂ→ｃ→ｄの順番に選択されるが、２ビットのカウンタ回路の出力信号を反転させることによって、ｄ→ｃ→ｂ→ａと転送する順番を逆にすることができる。また、カウンタ値の下位ビットだけを反転させることにより、ｂ→ａ→ｄ→ｃのように転送する順番を入れ替えることも可能となる。
また、本実施形態による半導体装置５００におけるデータの転送速度は特に制限されないが、第１の入出力制御部５６０と第１の共有バス５１８、第２の入出力制御部５７０と第２の共有バス５２８のそれぞれにおける転送速度、および第１のＩ／Ｏポート５１５と第２のＩ／Ｏポート５２５との間の転送速度を、論理マクロ５１１と第１の入出力制御部５６０またはメモリマクロ５２１と第２の入出力制御部５７０との間の転送速度の２倍以上とすることができる。
例えば、論理回路領域５１０の第１の入出力制御部５６０から第１の共有バス５１８へのデータ出力は、論理マクロ５１１から第１の入出力制御部５６０への転送速度の４倍とし、同じ速度で第１のＩ／Ｏポート５１５から第２のＩ／Ｏポート５２５へデータ転送を行う。そして、メモリ回路領域５２０の第２の入出力制御部５７０からメモリマクロ５２１にデータを取り込むときに元の速度に戻すこととしてもよい。これにより、４個の論理マクロから対応するそれぞれのメモリマクロへ同時にデータ転送する場合、各論理マクロとメモリマクロとの間を個別に配線した場合と同様の時間で各メモリマクロがデータを受信することが可能になる。
〔第６の実施形態〕
次に、本発明の第６の実施形態について説明する。図１９に、本発明の第６の実施形態に係る半導体装置６００を示す。同図（ａ）は半導体装置６００の構成を説明するための模式的な斜視図、（ｂ）は半導体装置６００を構成するメモリ回路基板６０２の平面図、（ｃ）は半導体装置６００を構成する論理回路基板６０１の平面図、である。半導体装置６００は論理回路基板６０１とメモリ回路基板６０２を有し、論理回路基板６０１には論理回路領域６１０が、メモリ回路基板６０２にはメモリ回路領域６２０が形成されている（図１９（ｂ）、（ｃ））。ここで論理回路領域６１０、メモリ回路領域６２０としては、上述した第１の実施形態から第５の実施形態において用いたものと同様のものを用いることができる。
図１９（ａ）に示すように、論理回路基板６０１とメモリ回路基板６０２とが積層した状態で半導体装置６００を構成している。本実施形態では、マイクロバンプ６３０を用いたフリップチップ実装法により、論理回路基板６０１とメモリ回路基板６０２のそれぞれの表面が向かい合うように接続した。マイクロバンプ６３０が接触するそれぞれの基板表面にはパッドが形成されており、このパッドと論理回路基板６０１上の第１のＩ／Ｏポート６１５およびメモリ回路基板６０２上の第２のＩ／Ｏポート６２５がそれぞれ配線により接続されている。
そして、論理回路基板６０１上の論理マクロ６１１で発生する第１のデータ群が、第１のＩ／Ｏポート６１５を介して第１のデータ群毎に異なる時間帯に第２のＩ／Ｏポート６２５に転送されるように制御される。同様に、メモリ回路基板６０２上のメモリマクロ６２１に蓄積された第２のデータ群が、第２のＩ／Ｏポート６２５を介して第２のデータ群毎に異なる時間帯に第１のＩ／Ｏポート６１５に転送されるように制御される。この制御を行うための論理回路領域６１０およびメモリ回路領域６２０の構成には、上述した第１の実施形態から第５の実施形態における構成を用いることができる。
以上説明したように、本実施形態による半導体装置６００においては、論理回路領域６１０とメモリ回路領域６２０との間で各データは異なる時間帯に時間をずらして転送される。そのため、論理回路領域６１０とメモリ回路領域６２０との間の領域間で複数のデータが干渉することを抑制することができる。さらに、本実施形態による半導体装置６００では、メモリ回路領域６２０が論理回路基板６０１とは異なるメモリ回路基板６０２上に構成されているので、メモリ回路領域６２０の形成にメモリ回路専用の製造プロセスを利用することができる。これにより、メモリ回路向けにトランジスタの性能を最適化することが可能となる。また、論理回路の形成にのみ必要な製造工程を省略することにより、製造コストの低減を図ることができる。
本実施形態では、論理回路基板６０１とメモリ回路基板６０２の接続には、マイクロバンプ６３０を用いることとしたが、これに限らず、インダクタ結合または容量結合などの非接触による接続形態を用いることとしてもよい。
上述した第１の実施形態から第６の実施形態におけるメモリマクロの構成は、特に限定されることはなく、例えば、複数のサブメモリマクロを有する構成であってもよい。例えば、図２０に示すように、メモリマクロ７２１は複数のサブメモリマクロ７２２から構成され、個々のサブメモリマクロ７２２は互いにメモリマクロ内の接続網７２３によって接続された構成であってもよい。第２のリングバス７２４から転送された書き込みデータは、接続網７２３によって書き込み先のサブメモリマクロ７２２へ転送される。図２０には、接続網７２３として２次元メッシュ構成を用いた例を示したが、接続網７２３の構成はこれに限らず、バス構成、リング構成、ツリー構成、またはクロスバースイッチ構成のいずれを用いることとしてもよい。
本発明は上記実施形態に限定されることなく、特許請求の範囲に記載した発明の範囲内で、種々の変形が可能であり、それらも本発明の範囲内に含まれるものであることはいうまでもない。
この出願は、２００９年７月１７日に出願された日本出願特願２００９−１６８５９８を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【符号の説明】
【０００８】
１００、２００、３００、４００、５００、６００    半導体装置
１１０、２１０、３１０、４１０、５１０、６１０    論理回路領域
１１１、２１１、３１１、４１１、５１１、６１１    論理マクロ
１１２    第１のデータ転送部
１１３    第１の入出力部
１１４、２１４、３１４、３１４−１、３１４−２    第１のリングバス
１１４−１    書き込みデータ用リングバス
１１４−２    読み出しデータ用リングバス
１１５、２１５、３１５、４１５、５１５、６１５    第１のＩ／Ｏポート
１１６、１２６、３１６    マルチプレクサ
１１７、１２７、３１７    レジスタ
１２０、２２０、３２０、４２０、５２０、６２０    メモリ回路領域
１２１、２２１、３２１、４２１、５２１、６２１、７２１    メモリマクロ
１２２    第２のデータ転送部
１２３    第２の入出力部
１２４、２２４、３２４、３２４−１、３２４−２、７２４    第２のリングバス
１２５、２２５、３２５、４２５、５２５、６２５    第２のＩ／Ｏポート
１３０、２３０、３３０、４３０、５３０    領域間接続配線
２４０    転送開始信号配線
４４０    第１の順序制御部
４５０    第２の順序制御部
４４１、４５１    セレクタ回路
４４２、４５２、５６２、５７２    カウンタ回路
５１８    第１の共有バス
５２８    第２の共有バス
５６０    第１の入出力制御部
５６１、５７１    ３ステートバッファ回路
５６３、５７３    コンパレータ回路
５７０    第２の入出力制御部
６０１    論理回路基板
６０２    メモリ回路基板
６３０    マイクロバンプ
７２２    サブメモリマクロ
７２３    接続網
８００    関連するＳｏＣチップ
８１０Ａ、８２０Ｂ、８３０Ｃ、８４０Ｄ    論理マクロ
８１０ａ、８２０ｂ、８３０ｃ、８４０ｄ    メモリマクロ
８５０    入出力ポート（Ｉ／Ｏポート）
【図１】
2011007898.tif 000003
【図２】
2011007898.tif 000004
【図３】
2011007898.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９】
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【図２０】
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【図２１】
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【国際調査報告】
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