(57)【要約】  入射光のスポットサイズを検出するための光電変換素子を提供する。光電変換素子２０は、２つの主面を有する光電変換基板２１０と、光電変換基板２１０の一方の主面である受光面側に順に積層された第１導電型半導体層２２１および第１電極層２２２と、光電変換基板２１０の他方の主面である裏面側に順に積層された第２導電型半導体層２３１および第２電極層２３２とを備える光電変換素子であって、光電変換基板２１０と第２電極層２３２との間に設けられた絶縁層２３５を備え、絶縁層２３５は、光電変換基板２１０の主面に沿って２次元状に設けられた複数の貫通孔２５を有する。
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【特許請求の範囲】
【請求項１】
２つの主面を有する光電変換基板と、前記光電変換基板の一方の主面である受光面側に順に積層された第１導電型半導体層および第１電極層と、前記光電変換基板の他方の主面である裏面側に順に積層された第２導電型半導体層および第２電極層とを備える光電変換素子であって、
前記光電変換基板と前記第１電極層との間、および、前記光電変換基板と前記第２電極層との間の少なくとも一方に設けられた絶縁層を備え、
前記絶縁層は、前記光電変換基板の主面に沿って２次元状に設けられた複数の貫通孔を有する、
光電変換素子。
【請求項２】
前記光電変換基板と前記第１導電型半導体層との間に設けられた第１パッシベーション層と、
前記光電変換基板と前記第２導電型半導体層との間に設けられた第２パッシベーション層と、
を更に備える、請求項１に記載の光電変換素子。
【請求項３】
前記絶縁層は、前記光電変換素子の積層方向における前記第１パッシベーション層の中間、および、前記積層方向における前記第２パッシベーション層の中間の少なくとも一方に設けられる、請求項２に記載の光電変換素子。
【請求項４】
前記第１パッシベーション層における前記絶縁層よりも前記光電変換基板側の厚さは、前記第１パッシベーション層における前記絶縁層よりも前記第１導電型半導体層側の厚さよりも薄く、および／または、
前記第２パッシベーション層における前記絶縁層よりも前記光電変換基板側の厚さは、前記第２パッシベーション層における前記絶縁層よりも前記第２導電型半導体層側の厚さよりも薄い、
請求項３に記載の光電変換素子。
【請求項５】
前記絶縁層は、前記光電変換基板と前記第１パッシベーション層との間、および、前記光電変換基板と前記第２パッシベーション層との間の少なくとも一方に設けられる、請求項２に記載の光電変換素子。
【請求項６】
前記絶縁層は、前記第１パッシベーション層と前記第１導電型半導体層との間、および、前記第２パッシベーション層と前記第２導電型半導体層との間の少なくとも一方に設けられる、請求項２に記載の光電変換素子。
【請求項７】
前記絶縁層は、前記第１導電型半導体層と前記第１電極層との間、および、前記第２導電型半導体層と前記第２電極層との間の少なくとも一方に設けられる、請求項１または２に記載の光電変換素子。
【請求項８】
入射光の上流側に配置された第１光電変換素子と、
前記入射光の下流側に配置され、請求項１〜７のいずれか１項に記載の光電変換素子を第２光電変換素子と、
して含む、光電変換装置。
【請求項９】
前記第１光電変換素子の出力電流、および、前記第２光電変換素子の出力電流に基づいて、前記第２光電変換素子における入射光のスポットサイズを演算する演算部を更に含む、請求項８に記載の光電変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光検出分野等において用いられる光電変換素子および光電変換装置に関する。
【背景技術】
【０００２】
特許文献１には、入射光の強度（照度）を検出する光電変換素子（半導体受光素子）が開示されている。このような光電変換素子として、例えば、結晶シリコン基板を用いた素子が知られている。結晶シリコン基板を用いた光電変換素子では、暗電流が比較的に小さく、入射光の強度が低い場合であってもＳ／Ｎ比が比較的に高く、高感度（照度によらず安定した応答）である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第６０９３０６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、入射光のスポットサイズが検出できる光電変換素子が要望されている。【０００５】
本発明は、入射光のスポットサイズを検出するための光電変換素子および光電変換装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る光電変換素子は、２つの主面を有する光電変換基板と、光電変換基板の一方の主面である受光面側に順に積層された第１導電型半導体層および第１電極層と、光電変換基板の他方の主面である裏面側に順に積層された第２導電型半導体層および第２電極層とを備える光電変換素子であって、光電変換基板と第１電極層との間、および、光電変換基板と第２電極層との間の少なくとも一方に設けられた絶縁層を備え、絶縁層は、光電変換基板の主面に沿って２次元状に設けられた複数の貫通孔を有する。【０００７】
本発明に係る光電変換装置は、入射光の上流側に配置された第１光電変換素子と、入射光の下流側に配置され、上記した光電変換素子を第２光電変換素子として含む。
【発明の効果】
【０００８】
本発明によれば、入射光のスポットサイズを検出するための光電変換素子および光電変換装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態に係る光電変換装置の構成を示す図である。
【図２】図１の第１光電変換素子におけるＩＩ−ＩＩ線断面図である。
【図３】図１の第２光電変換素子におけるＩＩＩ−ＩＩＩ線断面の一部断面図である。
【図４】図１および図３の第２光電変換素子の半導体基板の裏面側の層を、受光面側から示す図である。
【図５】図４の第２光電変換素子に入射光が入射した様子を示す図である。
【図６】図５に示す照射領域が大きいときの、半導体基板で生成されたキャリアの回収の様子を示す模式図である。
【図７】図５に示す照射領域が小さいときの、半導体基板で生成されたキャリアの回収の様子を示す模式図である。
【図８】光源からの入射光の焦点が第２光電変換素子の受光面に合っている状態（横軸０ｍｍ）から、光源を第２光電変換素子から遠ざけたときの、第２光電変換素子による入射光の検出強度（相対値）の一例を示す図である。
【図９】第１実施形態の第１変形例に係る第２光電変換素子の断面図である。
【図１０】第１実施形態の第２変形例に係る第２光電変換素子の断面図である。
【図１１】第１実施形態の第３変形例に係る第２光電変換素子の断面図である。
【図１２】第１実施形態の第４変形例に係る第２光電変換素子において、照射領域が大きいときの、半導体基板で生成されたキャリアの回収の様子を示す模式図である。
【図１３】第１実施形態の第４変形例に係る第２光電変換素子において、照射領域が小さいときの、半導体基板で生成されたキャリアの回収の様子を示す模式図である。
【図１４】第１実施形態の第５変形例に係る第２光電変換素子の断面図である。
【図１５】第２実施形態に係る３次元センサの構成を示す図である。
【発明を実施するための形態】
【００１０】
以下、添付の図面を参照して本発明の実施形態の一例について説明する。なお、各図面において同一または相当の部分に対しては同一の符号を附すこととする。また、便宜上、ハッチングおよび部材符号等を省略する場合もあるが、かかる場合、他の図面を参照するものとする。
【００１１】
（第１実施形態）
図１は、第１実施形態に係る光電変換装置の構成を示す図である。図１に示す光電変換装置１は、入射光の強度のみならず、入射光のスポットサイズおよび入射方向を検出する。光電変換装置１は、光の進行方向の上流側に配置された第１光電変換素子１０と、光の進行方向の下流側に配置された第２光電変換素子２０と、記憶部３０と、演算部４０とを含む。
【００１２】
なお、図１および後述する図面には、ＸＹＺ直交座標系を示す。ＸＹ平面は第１光電変換素子１０および第２光電変換素子２０の受光面に平行な面であり、Ｚ方向はＸＹ平面に対して直交な方向である。
【００１３】
また、図１および後述する図面のうち、平面図における２本の一点鎖線の交点は、ＸＹ平面の中心を示し、一方の一点鎖線はＸ方向、他方の一点鎖線はＹ方向に平行となっている。また、平面図における２本の点線の交点は、ＸＹ平面における入射光のスポットサイズの中心を示し、一方の点線はＸ方向、他方の点線はＹ方向に平行となっている。
【００１４】
第１光電変換素子１０は、受光面に入射する入射光の強度（総量）に応じた電流を生成する。第１光電変換素子１０は、生成した電流を、受光面（ＸＹ平面）における入射光の中心位置（座標）（以下、ＸＹ位置ともいう。）に応じて、４辺に配置された４つの電極層１２３（および、後述する裏面側の電極層１３３）に分配して出力する。また、第１光電変換素子１０は、入射光を透過する。第１光電変換素子１０の構成の詳細は後述する。
【００１５】
第２光電変換素子２０は、受光面に入射する入射光に応じて生成されたキャリア（電子またはホール）のうちの、２次元状に設けられた複数のピンホール（貫通孔）２５を通過するキャリア量に応じた電流を生成する。これにより、第２光電変換素子２０は、入射光の密度に応じた電流、換言すれば入射光のスポットサイズに応じた電流を生成する（詳細は後述する）。
第２光電変換素子２０は、生成した電流を、受光面（ＸＹ平面）における入射光の中心位置（座標）（以下、ＸＹ位置ともいう。）に応じて、４辺に配置された４つの電極層２２３（および、後述する裏面側の電極層２３３）に分配して出力する。第２光電変換素子２０の構成の詳細は後述する。
なお、図１では、第２光電変換素子２０において、後述する絶縁層における複数のピンホール２５を透過して示している。
【００１６】
記憶部３０は、第１光電変換素子１０の出力電流（総量）（すなわち、入射光の強度（総量）に応じた電流）、および、第２光電変換素子２０の出力電流（総量）（すなわち、入射光のスポットサイズに応じた電流）と、第２光電変換素子２０の受光面における入射光のスポットサイズとを対応付けたテーブルを予め記憶する。記憶部３０は、例えばＥＥＰＲＯＭ等の書き換え可能なメモリである。
【００１７】
演算部４０は、第１光電変換素子１０の４つの電極層１２３（１３３）から出力された電流の総量に応じて、入射光の強度（総量）を演算して検出する。
【００１８】
また、演算部４０は、第１光電変換素子１０の４つの電極層１２３（１３３）各々から出力された電流の割合に基づいて、第１光電変換素子１０の受光面における入射光のＸＹ位置（座標）を演算して検出する。同様に、演算部４０は、第２光電変換素子２０の４つの電極層２２３（２３３）各々から出力された電流の割合に基づいて、第２光電変換素子２０の受光面における入射光のＸＹ位置（座標）を演算して検出する。演算部４０は、これらの第１光電変換素子１０の受光面における入射光のＸＹ位置（座標）と、第２光電変換素子２０の受光面における入射光のＸＹ位置（座標）とから、入射光の入射方向を演算して検出する。
【００１９】
また、演算部４０は、記憶部３０に記憶されたテーブルを参照して、第１光電変換素子１０の４つの電極層１２３（１３３）から出力された電流の総量（すなわち、入射光の強度（総量）に応じた電流）、および、第２光電変換素子２０の４つの電極層２２３（２３３）から出力された電流の総量（すなわち、入射光のスポットサイズに応じた電流）に対応した、第２光電変換素子２０の受光面における入射光のスポットサイズを求めて検出する。
【００２０】
演算部４０は、例えば、ＤＳＰ（Digital Signal Processor）、ＦＰＧＡ（Field-Programmable Gate Array）等の演算プロセッサで構成される。演算部４０の各種機能は、例えば記憶部３０に格納された所定のソフトウェア（プログラム、アプリケーション）を実行することで実現される。演算部４０の各種機能は、ハードウェアとソフトウェアとの協働で実現されてもよいし、ハードウェア（電子回路）のみで実現されてもよい。
以下、第１光電変換素子１０および第２光電変換素子２０の構成について詳細に説明する。
【００２１】
＜第１光電変換素子＞
図２は、図１の第１光電変換素子１０におけるＩＩ−ＩＩ線断面図である。第１光電変換素子１０は、２つの主面を備えるｎ型（第２導電型）半導体基板（光電変換基板）１１０と、半導体基板１１０の主面のうちの受光する側の一方の主面である受光面側に順に積層されたパッシベーション層１２０、ｐ型（第１導電型）半導体層１２１、透明電極層１２２および電極層１２３を備える。また、第１光電変換素子１０は、半導体基板１１０の主面のうちの受光面の反対側の他方の主面である裏面側の一部に順に積層されたパッシベーション層１３０、ｎ型（第２導電型）半導体層１３１、透明電極層１３２および電極層１３３を備える。
【００２２】
半導体基板（光電変換基板）１１０は、単結晶シリコンまたは多結晶シリコン等の結晶シリコン材料で形成される。半導体基板１１０は、例えば結晶シリコン材料にｎ型ドーパントがドープされたｎ型の半導体基板である。ｎ型ドーパントとしては、例えばリン（Ｐ）が挙げられる。
半導体基板１１０の材料として結晶シリコンが用いられることにより、暗電流が比較的に小さく、入射光の強度が低い場合であってもＳ／Ｎ比が比較的に高く、高感度（照度によらず安定した応答）である。
【００２３】
パッシベーション層１２０は、半導体基板１１０の受光面側に形成されており、パッシベーション層１３０は、半導体基板１１０の裏面側に形成されている。パッシベーション層１２０，１３０は、例えば真性（ｉ型）アモルファスシリコン材料で形成される。
パッシベーション層１２０，１３０は、半導体基板２１０で生成されたキャリアの再結合を抑制し、キャリアの回収効率を高める。
【００２４】
ｐ型半導体層１２１は、パッシベーション層１２０上に形成されている。ｐ型半導体層１２１は、例えばアモルファスシリコン材料で形成される。ｐ型半導体層１２１は、例えばアモルファスシリコン材料にｐ型ドーパントがドープされたｐ型の半導体層である。ｐ型ドーパントとしては、例えばホウ素（Ｂ）が挙げられる。
【００２５】
ｎ型半導体層１３１は、パッシベーション層１３０上に形成されている。ｎ型半導体層１３１は、例えばアモルファスシリコン材料で形成される。ｎ型半導体層１３１は、例えばアモルファスシリコン材料にｎ型ドーパント（例えば、上述したリン（Ｐ））がドープされたｎ型半導体層である。
上述したパッシベーション層１２０，１３０、ｐ型半導体層１２１およびｎ型半導体層１３１は、例えばＣＶＤ法を用いて形成される。
【００２６】
透明電極層１２２は、ｐ型半導体層１２１上に形成されており、透明電極層１３２は、ｎ型半導体層１３１上に形成されている。透明電極層１２２，１３２は、透明な導電性材料で形成される。透明導電性材料としては、ＩＴＯ（Indium Tin Oxide：酸化インジウムおよび酸化スズの複合酸化物）等が挙げられる。透明電極層１２２，１３２は、例えばスパッタリング法を用いて形成される。
【００２７】
電極層１２３は、透明電極層１２２上の４辺部の各々に４つ独立して形成されており、電極層１３３は、透明電極層１３２上の４辺部の各々に４つ独立して形成されている。電極層１２３，１３３は、銀等の金属粉末を含有する導電性ペースト材料で形成される。電極層１２３，１３３は、例えば印刷法を用いて形成される。
【００２８】
＜第２光電変換素子＞
図３は、図１の第２光電変換素子２０におけるＩＩＩ−ＩＩＩ線断面の一部断面図であり、図４は、図１および図３の第２光電変換素子２０の半導体基板２１０の裏面側の層２３０，２３１，２３２，２３３，２３５を、受光面側から示す図である。図４では、絶縁層２３５における複数のピンホール２５を透過して示している。
図３に示すように、第２光電変換素子２０は、２つの主面を備えるｎ型（第２導電型）半導体基板（光電変換基板）２１０と、半導体基板２１０の主面のうちの受光する側の一方の主面である受光面側に順に積層されたパッシベーション層（第１パッシベーション層）２２０、ｐ型（第１導電型）半導体層２２１、透明電極層（第１電極層）２２２および電極層２２３を備える。また、第２光電変換素子２０は、半導体基板２１０の主面のうちの受光面の反対側の他方の主面である裏面側に順に積層されたパッシベーション層（第２パッシベーション層）２３０、ｎ型（第２導電型）半導体層２３１、透明電極層（第２電極層）２３２および電極層２３３を備える。更に、第２光電変換素子２０は、半導体基板２１０の裏面側において、これらの層２３０，２３１，２３２，２３３の積層方向におけるパッシベーション層２３０の中間に積層された絶縁層２３５を備える。
【００２９】
半導体基板（光電変換基板）２１０は、上述した第１光電変換素子１０の半導体基板１１０と同様に、単結晶シリコンまたは多結晶シリコン等の結晶シリコン材料で形成される。半導体基板２１０は、例えば結晶シリコン材料にｎ型ドーパント（例えば、上述したリン（Ｐ））がドープされたｎ型の半導体基板である。
半導体基板２１０の材料として結晶シリコンが用いられることにより、暗電流が比較的に小さく、入射光の強度が低い場合であってもＳ／Ｎ比が比較的に高く、高感度（照度によらず安定した応答）である。
【００３０】
パッシベーション層２２０は、半導体基板２１０の受光面側に形成されており、パッシベーション層２３０は、半導体基板２１０の裏面側に形成されている。パッシベーション層２２０，２３０は、上述した第１光電変換素子１０のパッシベーション層１２０，１３０と同様に、例えば真性（ｉ型）アモルファスシリコン材料で形成される。
パッシベーション層２２０，２３０は、半導体基板２１０で生成されたキャリアの再結合を抑制し、キャリアの回収効率を高める。
【００３１】
ｐ型半導体層２２１は、パッシベーション層２２０上に形成されている。ｐ型半導体層２２１は、上述した第１光電変換素子１０のｐ型半導体層１２１と同様に、例えばアモルファスシリコン材料で形成される。ｐ型半導体層２２１は、例えばアモルファスシリコン材料にｐ型ドーパント（例えば、上述したホウ素（Ｂ））がドープされたｐ型の半導体層である。
【００３２】
ｎ型半導体層２３１は、パッシベーション層２３０上に形成されている。ｎ型半導体層２３１は、上述した第１光電変換素子１０のｎ型半導体層１３１と同様に、例えばアモルファスシリコン材料で形成される。ｎ型半導体層２３１は、例えばアモルファスシリコン材料にｎ型ドーパント（例えば、上述したリン（Ｐ））がドープされたｎ型半導体層である。
上述したパッシベーション層２２０，２３０、ｐ型半導体層２２１およびｎ型半導体層２３１は、例えばＣＶＤ法を用いて形成される。
【００３３】
透明電極層２２２は、ｐ型半導体層２２１上に形成されており、透明電極層２３２は、ｎ型半導体層２３１上に形成されている。透明電極層２２２，２３２は、上述した第１光電変換素子１０の透明電極層１２２，１３２と同様に、透明な導電性材料で形成される。透明電極層２２２，２３２は、例えばスパッタリング法を用いて形成される。
【００３４】
電極層２２３は、透明電極層２２２上の４辺部の各々に４つ独立して形成されており、電極層２３３は、透明電極層２３２上の４辺部の各々に４つ独立して形成されている。電極層２２３，２３３は、上述した第１光電変換素子１０の電極層１２３，１３３と同様に、銀等の金属粉末を含有する導電性ペースト材料で形成される。電極層２２３，２３３は、例えば印刷法を用いて形成される。
【００３５】
絶縁層２３５は、パッシベーション層２３０の中間に、例えばパッシベーション層２３０を２層に分割した分割層２３０ａと分割層２３０ｂとの間に形成されている。絶縁層２３５は、例えばＳｉＮｘ、ＳｉＯｘ、ＡｌＯｘ、ＴｉＯｘ、ＴｉＮｘ等の絶縁性および透明性を有する材料で形成される。
図３および図４に示すように、絶縁層２３５は、半導体基板２１０の主面に沿って２次元状に設けられた複数のピンホール２５を有し、これらのピンホール２５には、パッシベーション層２３０の材料が充填されている。本実施形態では、ピンホール２５の配置の一例として、直交格子の交点上に等間隔に配置された形態を示すが、ピンホール２５の配置はこれに限定されない。例えば、ピンホール２５は、千鳥状（staggered）に配置されてもよい。すなわち、Ｙ方向（またはＸ方向）に隣り合うピンホール２５は、Ｘ方向（またはＹ方向）に互い違い（staggered）に配置されてもよい。また、本実施形態では、ピンホール２５の形状の一例として、半導体基板２１０の主面に沿った平面視において円形状の形態を示すが、ピンホール２５の形状はこれに限定されない。例えば、ピンホール２５は、楕円状、または多角形状であってもよい。
【００３６】
ピンホール２５では、直径は小さいほど好ましく、数は多いほど好ましい。これにより、入射光のスポットサイズに応じた第２光電変換素子２０の出力電流の変化が大きくなる。例えば、ピンホール２５の直径は、５μｍ以上５０μｍ以下であると好ましく、１０μｍ程度であるとより好ましい。ピンホール２５の間隔（中心間隔）は、５０μｍ以上５００μｍ以下であると好ましく、１００μｍ程度であるとより好ましい。
また、第２光電変換素子２０の受光面の面積（より具体的には、ｐ型半導体層２２１およびｎ型半導体層２３１の面積）に対するピンホール２５の総面積の割合は０．００５％以上５％以下であると好ましく、０．１％程度であるとより好ましい。
【００３７】
絶縁層２３５およびピンホール２５は、例えばフォトリソグラフィ法を用いて形成される。例えば、パッシベーション層２３０のうちの分割層２３０ａ上に絶縁層を形成した後に、その絶縁層を貫通するピンホール(貫通孔)２５を形成して絶縁層２３５を得る。その後、絶縁層２３５上にパッシベーション層２３０のうちの分割層２３０ｂを形成する。これにより、ピンホール２５には、パッシベーション層２３０の材料が充填される。
【００３８】
これにより、受光面における入射光の照射される照射領域Ｒ（図５参照）の減少につれて（すなわち、入射光の密度が高くなるにつれて）、照射領域Ｒにおけるピンホール２５の数が減少する。そのため、受光面における入射光のスポットサイズが小さくなるにつれて、出力電流が低下する。以下にその詳細を説明する。
【００３９】
図６は、図５に示す照射領域Ｒが大きいときの、半導体基板２１０で生成されたキャリアの回収の様子を示す模式図であり、図７は、図５に示す照射領域Ｒが小さいときの、半導体基板２１０で生成されたキャリアの回収の様子を示す模式図である。図６および図７では、入射光の入射の様子を破線矢印で示す。また、図６および図７では、半導体基板２１０で生成されたキャリア（電子およびホール）を丸印で示し、これらのキャリアの移動の様子を実線矢印で示す。
図６および図７に示すように、半導体基板２１０で生成されたキャリア（ホール）は、パッシベーション層２２０を介してｐ型半導体層２２１により回収され、透明電極層２２２により取り出される。一方、半導体基板２１０で生成されたキャリア（電子）は、パッシベーション層２３０を介してｎ型半導体層２３１により回収され、透明電極層２３２により取り出される。その際、キャリア（電子）は、パッシベーション層２３０の中間に設けられた絶縁層２３５により阻害され、ピンホール２５のみを通過する。
【００４０】
図６に示すように、照射領域Ｒが大きい場合、照射領域Ｒ内のピンホール２５の数が多く、これらのピンホール２５により形成される電流経路の総合的な抵抗が実質的に低くなる。一方、図７に示すように、照射領域Ｒが小さい場合、照射領域Ｒ内のピンホール２５の数が少なく、これらのピンホール２５により形成される電流経路の総合的な抵抗が実質的に高くなる。
これにより、照射領域Ｒの減少につれて（すなわち、入射光の密度が高くなるにつれて）、実質的に抵抗が増大する。そのため、受光面における入射光のスポットサイズが小さくなるにつれて、出力電流が低下する。
【００４１】
換言すれば、図６に示すように、入射光の密度が低い場合、すなわち半導体基板２１０で生成されたキャリアの密度が低い場合、キャリア（電子）は多くのピンホール２５に分散され、ピンホール２５において渋滞することがない。一方、図７に示すように、入射光の密度が高い場合、すなわち半導体基板２１０で生成されたキャリアの密度が高い場合、キャリア（電子）は少ないピンホール２５に集中し、ピンホール２５において渋滞する。
これにより、照射領域Ｒの減少につれて（すなわち、入射光の密度が高くなるにつれて）、すなわち受光面における入射光のスポットサイズが小さくなるにつれて、出力電流が低下する。
【００４２】
また、本実施形態では、第２光電変換素子２０の裏面側におけるパッシベーション層２３０、ｎ型半導体層２３１、および透明電極層２３２のうちの最も高抵抗であるパッシベーション層２３０の中間に絶縁層２３５が設けられ、絶縁層２３５におけるピンホール２５はパッシベーション層２３０の材料が充填されて高抵抗である。これにより、入射光のスポットサイズに応じた第２光電変換素子２０の出力電流の変化が大きくなる。
【００４３】
なお、第２光電変換素子２０の受光面側には、ピンホールを有する絶縁層が形成されていない。これにより、第２光電変換素子２０の受光面側において光学特性（例えば、反射特性）が一様となる。
【００４４】
以上説明したように、本実施形態の光電変換装置１では、第１光電変換素子１０は、受光面に入射する入射光の強度（総量）に応じた電流を生成する。第１光電変換素子１０は、生成した電流を、受光面（ＸＹ平面）における入射光の中心のＸＹ位置（座標）に応じて、４辺に配置された４対の電極層１２３，１３３に分配して出力する。
また、第２光電変換素子２０は、受光面に入射する入射光に応じて生成されたキャリア（電子またはホール）のうちの複数のピンホール（貫通孔）２５を通過するキャリア量に応じた電流を生成する。これにより、第２光電変換素子２０は、入射光の密度に応じた電流、換言すれば入射光のスポットサイズに応じた電流を生成する。第２光電変換素子２０は、生成した電流を、受光面（ＸＹ平面）における入射光の中心のＸＹ位置（座標）に応じて、４辺に配置された４対の電極層２２３，２３３に分配して出力する。
【００４５】
演算部４０は、第１光電変換素子１０の４対の電極層１２３，１３３から出力された電流の総量に応じて、入射光の強度（総量）を演算して検出する。
【００４６】
また、演算部４０は、第１光電変換素子１０の４対の電極層１２３，１３３各々から出力された電流の割合に基づいて、第１光電変換素子１０の受光面における入射光のＸＹ位置（座標）を演算して検出する。同様に、演算部４０は、第２光電変換素子２０の４対の電極層２２３，２３３各々から出力された電流の割合に基づいて、第２光電変換素子２０の受光面における入射光のＸＹ位置（座標）を演算して検出する。演算部４０は、これらの第１光電変換素子１０の受光面における入射光のＸＹ位置（座標）と、第２光電変換素子２０の受光面における入射光のＸＹ位置（座標）とから、入射光の入射方向を演算して検出する。
【００４７】
また、演算部４０は、記憶部３０に記憶されたテーブルを参照して、第１光電変換素子１０の４対の電極層１２３，１３３から出力された電流の総量（すなわち、入射光の強度（総量）に応じた電流）、および、第２光電変換素子２０の４対の電極層２２３，２３３から出力された電流の総量（すなわち、入射光のスポットサイズに応じた電流）に対応した、第２光電変換素子２０の受光面における入射光のスポットサイズを求めて検出する。
【００４８】
なお、入射光の強度が既知である場合、第１光電変換素子１０を用いず、第２光電変換素子２０のみでも、第２光電変換素子２０の受光面における入射光のスポットサイズが検出できる。
例えば、記憶部３０は、テーブルにおいて、第１光電変換素子１０の出力電流（総量）に代えて入射光の強度を対応付ける。そして、演算部４０は、入射光の強度と、第２光電変換素子２０から出力された電流の総量とから、第２光電変換素子２０の受光面における入射光のスポットサイズを求めればよい。
【００４９】
図８は、光源からの入射光（波長９４０ｎｍ）の焦点が第２光電変換素子２０の受光面に合っている状態（横軸０ｍｍ）から、光源を第２光電変換素子２０から遠ざけたときの、第２光電変換素子２０による入射光の検出強度（相対値）の一例を示す図である。図８には、絶縁層２３５に、直径１０μｍのピンホール２５が直交格子上の交点に中心間隔１００μｍで等間隔に形成されたときの特性が示されている。
図８によれば、光源が第２光電変換素子２０から離れた状態から第２光電変換素子２０に近づくにつれて、換言すれば、第２光電変換素子２０の受光面における入射光のスポットサイズが小さくなるにつれて、第２光電変換素子２０による入射光の検出強度が減少していることがわかる。
【００５０】
本実施形態では、第２光電変換素子２０として、パッシベーション層（第２パッシベーション層）２３０の中間に絶縁層２３５が配置された形態を例示したが、絶縁層の配置はこれに限定されない。以下に、いくつかの絶縁層の配置の変形例を示す。
【００５１】
（第１変形例）
図９は、第１実施形態の第１変形例に係る第２光電変換素子の断面図である。図９に示すように、第２光電変換素子２０では、半導体基板２１０の受光面側において、積層方向におけるパッシベーション層（第１パッシベーション層）２２０の中間にも絶縁層２２５が設けられていてもよい。
絶縁層２２５は、絶縁層２３５と同様に、パッシベーション層２２０の中間に、例えばパッシベーション層２２０を２層に分割した分割層２２０ａと分割層２２０ｂとの間に形成されている。絶縁層２２５は、絶縁層２３５と同様に、半導体基板２１０の主面に沿って２次元状に設けられた複数のピンホール２５を有し、これらのピンホール２５には、パッシベーション層２２０の材料が充填されている。これにより、照射領域Ｒの大きさに応じて、半導体基板２１０の裏面側の実質的な抵抗のみならず、受光面側の実質的な抵抗も変化し、出力電流量がより変化する。
【００５２】
なお、第２光電変換素子２０では、半導体基板２１０の裏面側のパッシベーション層（第２パッシベーション層）２３０の中間、および、半導体基板２１０の受光面側のパッシベーション層（第１パッシベーション層）２２０の中間のうちの少なくとも一方に絶縁層およびピンホールが設けられていてもよい。
【００５３】
（第２変形例）
図１０は、第１実施形態の第２変形例に係る第２光電変換素子の断面図である。図１０に示すように、第２光電変換素子２０において、絶縁層２３５はパッシベーション層（第２パッシベーション層）２３０とｎ型（第２導電型）半導体層２３１との間に設けられていてもよい。
この場合、例えば、パッシベーション層２３０上に絶縁層を形成した後にピンホール２５を形成して絶縁層２３５を得る。その後、絶縁層２３５上にｎ型半導体層２３１を形成する。これにより、ピンホール２５には、ｎ型半導体層２３１の材料が充填される。
【００５４】
なお、第２光電変換素子２０では、半導体基板２１０の裏面側のパッシベーション層（第２パッシベーション層）２３０とｎ型（第２導電型）半導体層２３１との間、および、半導体基板２１０の受光面側のパッシベーション層（第１パッシベーション層）２２０とｐ型（第１導電型）半導体層２２１との間のうちの少なくとも一方に絶縁層およびピンホールが設けられていてもよい。
【００５５】
（第３変形例）
図１１は、第１実施形態の第３変形例に係る第２光電変換素子の断面図である。図１１に示すように、第２光電変換素子２０において、絶縁層２３５はｎ型（第２導電型）半導体層２３１と透明電極層（第２電極層）２３２との間に設けられていてもよい。
この場合、例えば、ｎ型半導体層２３１上に絶縁層を形成した後にピンホール２５を形成して絶縁層２３５を得る。その後、絶縁層２３５上に透明電極層２３２を形成する。これにより、ピンホール２５には、透明電極層２３２の材料が充填される。
本変形例では、第２光電変換素子２０の裏面側におけるパッシベーション層２３０、ｎ型半導体層２３１、および透明電極層２３２のうちの２番目に高抵抗である透明電極層２３２に接して絶縁層２３５が設けられ、絶縁層２３５におけるピンホール２５は透明電極層２３２の材料が充填されて高抵抗である。これにより、入射光のスポットサイズに応じた第２光電変換素子２０の出力電流の変化が大きくなる。
【００５６】
なお、第２光電変換素子２０では、半導体基板２１０の裏面側のｎ型（第２導電型）半導体層２３１と透明電極層（第２電極層）２３２との間、および、半導体基板２１０の受光面側のｐ型（第１導電型）半導体層２２１と透明電極層（第１電極層）２２２との間のうちの少なくとも一方に絶縁層およびピンホールが設けられていてもよい。
【００５７】
（第４変形例）
図１２は、第１実施形態の第４変形例に係る第２光電変換素子において、照射領域Ｒが大きいときの、半導体基板２１０で生成されたキャリアの回収の様子を示す模式図であり、図１３は、第１実施形態の第４変形例に係る第２光電変換素子において、照射領域Ｒが小さいときの、半導体基板２１０で生成されたキャリアの回収の様子を示す模式図である。
図１２および図１３に示すように、第２光電変換素子２０では、パッシベーション層（第２パッシベーション層）２３０を薄くしてもよい。例えば、パッシベーション層２３０における絶縁層２３５よりも半導体基板２１０側の分割層２３０ａの厚さは、パッシベーション層２３０における絶縁層２３５よりもｎ型半導体層２３１側の分割層２３０ｂの厚さよりも薄いと好ましい。分割層２３０ａの厚さは、２ｎｍ未満であると好ましい。
パッシベーション層２３０を薄くすると、半導体基板２１０で生成されたキャリアの再結合の抑制効果が低減される。そのため、図１３に示すように、照射領域Ｒが小さい場合（入射光の密度が高い場合）、すなわち半導体基板２１０で生成されたキャリアの密度が高い場合、ピンホール２５において渋滞すると、キャリアの回収に時間がかかり、キャリアの再結合が発生する（図１３の×印）。
一方、図１２に示すように、照射領域Ｒが大きい場合（入射光の密度が低い場合）、すなわち半導体基板２１０で生成されたキャリアの密度が低い場合、ピンホール２５において渋滞することがないので、キャリアの回収に時間がかからず、キャリアの再結合の発生が抑制される。
これにより、入射光のスポットサイズに応じた第２光電変換素子２０の出力電流の変化が更に大きくなる。
【００５８】
このとき、パッシベーション層（第１パッシベーション層）２２０の厚さも、パッシベーション層２３０における分割層２３０ａの厚さと同程度に薄くすると好ましい。これにより、入射光のスポットサイズに応じた第２光電変換素子２０の出力電流の変化が更に大きくなる。
同様に、図９に示す第１変形例のように、パッシベーション層２２０の中間に、ピンホール２５を含む絶縁層２２５が形成されている場合、パッシベーション層２２０における絶縁層２２５よりも半導体基板２１０側の分割層２２０ａの厚さは、パッシベーション層２２０における絶縁層２２５よりもｐ型半導体層２２１側の分割層２２０ｂの厚さよりも薄くてもよい。分割層２２０ａの厚さは、２ｎｍ未満であってもよい。
【００５９】
（第５変形例）
図１４は、第１実施形態の第５変形例に係る第２光電変換素子の断面図である。図１４に示すように、第２光電変換素子２０において、絶縁層２３５は半導体基板２１０とパッシベーション層（第２パッシベーション層）２３０との間に設けられていてもよい。換言すれば、図３に示す第１実施形態の第２光電変換素子２０において、パッシベーション層２３０における分割層２３０ａは形成されていなくてもよい。
この場合、例えば、半導体基板２１０上に絶縁層を形成した後にピンホール２５を形成して絶縁層２３５を得る。その後、絶縁層２３５上にパッシベーション層２３０を形成する。これにより、ピンホール２５には、パッシベーション層２３０の材料が充填される。
【００６０】
同様に、図９に示す第１変形例のように、絶縁層２３５に加えて絶縁層２２５が形成される場合、絶縁層２２５は半導体基板２１０とパッシベーション層（第１パッシベーション層）２２０との間に設けられていてもよい。換言すれば、パッシベーション層２２０における分割層２２０ａは形成されなくてもよい。
【００６１】
以上、第１実施形態および第１変形例〜第５変形例について説明したが、第２光電変換素子２０はこれらの形態に限定されることなく、種々の変形および組合せが可能である。例えば、図９に示す第１変形例のように半導体基板２１０の受光面側および裏面側の両方に絶縁層２２５（ピンホール２５）および絶縁層２３５（ピンホール２５）を形成する場合、受光面側の絶縁層２２５（ピンホール２５）の配置と裏面側の絶縁層２３５（ピンホール２５）の配置とは、第１実施形態および第１変形例〜第５変形例を適宜変形および組み合わせて、異ならせてもよい。
【００６２】
（第２実施形態）
光センサとして、被写体からの拡散光を入射して、被写体のＸ方向およびＹ方向の位置（ＸＹ位置）に加え、Ｚ方向（奥行き）の位置をも検出する３次元センサがある。このような３次元センサでは、被写体のＺ方向（奥行き）の位置が変化すると、内部の光電変換素子に入射する入射光のスポットサイズが変化する（デフォーカス）。
【００６３】
そこで、このような３次元センサに上述した光電変換装置１を適用すれば、光電変換素子に入射する入射光のスポットサイズを検出することにより、被写体のＺ方向（奥行き）の位置が検出できる。そして、入射光の入射方向とＺ方向（奥行き）の位置とから、被写体の３次元の位置が検出できる。
【００６４】
図１５は、第２実施形態に係る３次元センサの構成を示す図である。図１５に示す３次元センサ２は、例えば被写体にレーザ光を照射することにより被写体から発せられた光学像（拡散光）を集光する光学レンズ５０と、光学レンズ５０からの集光光を入射する上述した光電変換装置１、すなわち第１光電変換素子１０、第２光電変換素子２０、記憶部３０および演算部４０を備える。
【００６５】
本実施形態では、光学レンズ５０の焦点位置に第１光電変換素子１０が配置されている。第１光電変換素子１０は、受光面に入射するフォーカスされた入射光の強度（総量）に応じた電流を生成する。第１光電変換素子１０は、生成した電流を、受光面（ＸＹ平面）における入射光の中心のＸＹ位置（座標）に応じて、４辺に配置された４つの電極層１２３（１３３）に分配して出力する。また、第１光電変換素子１０は、入射光を透過する。
【００６６】
第２光電変換素子２０は、受光面に入射するデフォーカスされた入射光に応じて生成されたキャリア（電子またはホール）のうちの、受光面（ＸＹ平面）に沿って２次元状に設けられた複数のピンホール（貫通孔）２５を通過するキャリア量に応じた電流を生成する。これにより、第２光電変換素子２０は、入射光の密度に応じた電流、換言すれば入射光のスポットサイズに応じた電流を生成する。第２光電変換素子２０は、生成した電流を、受光面（ＸＹ平面）における入射光の中心のＸＹ位置（座標）に応じて、４辺に配置された４つの電極層２２３（２３３）に分配して出力する。
【００６７】
記憶部３０は、第１光電変換素子１０の出力電流（総量）（すなわち、入射光の強度（総量）に応じた電流）、および、第２光電変換素子２０の出力電流（総量）（すなわち、入射光のスポットサイズに応じた電流）と、第２光電変換素子２０の受光面における入射光のスポットサイズとを対応付け、更に、このスポットサイズに被写体のＺ方向（奥行き）の位置を対応付けたテーブルを予め記憶する。
【００６８】
演算部４０は、上述したように、第１光電変換素子１０の４つの電極層１２３（１３３）から出力された電流の総量に応じて、入射光の強度（総量）を演算して検出する。
また、演算部４０は、上述したように、第１光電変換素子１０の４つの電極層１２３（１３３）各々から出力された電流の割合に基づいて、第１光電変換素子１０の受光面における入射光のＸＹ位置（座標）を演算して検出する。同様に、演算部４０は、第２光電変換素子２０の４つの電極層２２３（２３３）各々から出力された電流の割合に基づいて、第２光電変換素子２０の受光面における入射光のＸＹ位置（座標）を演算して検出する。演算部４０は、これらの第１光電変換素子１０の受光面における入射光のＸＹ位置（座標）と、第２光電変換素子２０の受光面における入射光のＸＹ位置（座標）とから、入射光の入射方向を演算して検出する。
【００６９】
また、演算部４０は、記憶部３０に記憶されたテーブルを参照して、第１光電変換素子１０から出力された電流の総量（すなわち、入射光の強度（総量）に応じた電流）、および、第２光電変換素子２０から出力された電流の総量（すなわち、入射光のスポットサイズに応じた電流）に対応した、第２光電変換素子２０の受光面における入射光のスポットサイズ、および、被写体のＺ方向（奥行き）の位置を求めて検出する。
そして、演算部４０は、上述したように検出した入射光の入射方向と、Ｚ方向（奥行き）の位置とから、被写体の３次元の位置を検出する。
【００７０】
以上、本発明の実施形態について説明したが、本発明は上記した本実施形態に限定されることなく種々の変形が可能である。例えば、本実施形態では、図２および図３に示すようにヘテロ接合型の光電変換素子１０，２０を例示したが、本発明の特徴は、ヘテロ接合型の光電変換素子に限らず、ホモ接合型の光電変換素子等の種々の光電変換素子に適用可能である。
【００７１】
また、本実施形態では、受光面側の導電型半導体層１２１，２２１としてｐ型半導体層を例示し、裏面側の導電型半導体層１３１，２３１としてｎ型半導体層を例示した。しかし、受光面側の導電型半導体層１２１，２２１が、アモルファスシリコン材料にｎ型ドーパント（例えば、上述したリン（Ｐ））がドープされたｎ型半導体層であり、裏面側の導電型半導体層１３１，２３１が、アモルファスシリコン材料にｐ型ドーパント（例えば、上述したホウ素（Ｂ））がドープされたｐ型半導体層であってもよい。
【００７２】
また、本実施形態では、半導体基板１１０，２１０としてｎ型半導体基板を例示したが、半導体基板１１０，２１０は、結晶シリコン材料にｐ型ドーパント（例えば、上述したホウ素（Ｂ））がドープされたｐ型半導体基板であってもよい。
【００７３】
また、本実施形態では、結晶シリコン基板を有する光電変換素子を例示したが、これに限定されない。例えば、光電変換素子は、ガリウムヒ素（ＧａＡｓ）基板を有していてもよい。
【符号の説明】
【００７４】
１  光電変換装置
２  ３次元センサ
１０  第１光電変換素子
２０  第２光電変換素子
２５  ピンホール（貫通孔）
３０  記憶部
４０  演算部
５０  光学レンズ
１１０  半導体基板（光電変換基板）
１２０，１３０  パッシベーション層
１２１  ｐ型半導体層（第１導電型半導体層）
１２２，１３２  透明電極層
１２３，１３３  電極層
１３１  ｎ型半導体層（第２導電型半導体層）
２１０  半導体基板（光電変換基板）
２２０  パッシベーション層（第１パッシベーション層）
２２１  ｐ型半導体層（第１導電型半導体層）
２２２  透明電極層（第１電極層）
２２３，２３３  電極層
２２５，２３５  絶縁層
２３０  パッシベーション層（第２パッシベーション層）
２３１  ｎ型半導体層（第２導電型半導体層）
２３２  透明電極層（第２電極層）
【図１】
2019116665.tif 000003
【図２】
2019116665.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2019116665.tif 000017
【国際調査報告】
2019116665.tif 000018
2019116665.tif 000019
2019116665.tif 000020
2019116665.tif 000021