(57)【要約】  遅延設定データ生成部１０は、レートデータＤＲＡＴＥにもとづいて遅延設定データＤＤＳを生成する。可変遅延回路３０は、テストパターンデータＤＰＡＴを、所定の単位遅延量τｕを基準として、遅延設定データＤＤＳに応じた遅延時間τ、遅延させる。第１レートデータＤＲＡＴＥ１は、テストパターンデータの周期τを単位遅延量τｕの精度で指定する。第２レートデータＤＲＡＴＥ２は、テストパターンデータの周期を、単位遅延量τｕよりも高い精度で指定する。遅延設定データ生成部１０は、第１レートデータＤＲＡＴＥ１に応じた第１の値Ｘ１と第２の値Ｘ２とを、第２レートデータＤＲＡＴＥ２に応じた割合にて時分割的に出力する。
2010073458.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスに与えるべきテストパターンデータと、前記テストパターンデータの周期を設定するレートデータと、を受け、前記レートデータに応じて、前記被試験デバイスへ前記テストパターンデータを出力するタイミングを制御するタイミング発生器であって、
前記レートデータを受け、遅延設定データを生成する遅延設定データ生成部と、
前記テストパターンデータを、所定の単位遅延量を基準として、前記遅延設定データに応じた遅延時間、遅延させる可変遅延回路と、
を備え、
前記レートデータは、前記テストパターンデータの周期を前記単位遅延量の精度で指定する第１レートデータと、前記テストパターンデータの周期を前記単位遅延量よりも高い精度で指定する第２レートデータと、を含み、
前記遅延設定データ生成部は、前記第１レートデータに応じた第１の値と、前記第１レートデータに応じ、かつ前記第１の値と異なる第２の値とを、前記遅延設定データとして、前記第２レートデータに応じた割合にて時分割的に出力することを特徴とするタイミング発生器。
【請求項２】
前記遅延設定データ生成部は、
１と０が前記第２レートデータに応じた頻度で出現するシリアルデータ列を生成し、前記シリアルデータ列の各ビットをそれぞれ、前記第１レートデータと加算もしくは減算し、前記遅延設定データとして出力することを特徴とする請求項１に記載のタイミング発生器。
【請求項３】
前記遅延設定データ生成部は、マーク率が前記第２レートデータに応じて制御可能な疑似ランダムデータ発生器を含み、当該疑似ランダムデータ発生器の出力を前記シリアルデータ列として利用することを特徴とする請求項２に記載のタイミング発生器。
【請求項４】
前記遅延設定データ生成部は、前記第２レートデータをΔΣ変調するｎ次（ｎは自然数）ΔΣ変調器を含み、変調された前記第２レートデータのうち、ｉ次（１≦ｉ≦ｎ）のビット列を、前記第１レートデータの下位ｉビット目と加算もしくは減算し、前記遅延設定データとして出力することを特徴とする請求項１に記載のタイミング発生器。
【請求項５】
前記遅延設定データ生成部は、前記第１レートデータを第１クロックの周期ごとに累積的に加算する積算器をさらに備え、
前記積算器の出力データを前記第１クロックの周期に応じた基準値で除した商をα（αは整数）、除余をβ（βは整数）とするとき、
前記遅延設定データ生成部は、前記第１の値と前記第２の値とを、それぞれ、前記除余βに応じた値に設定するとともに、
前記タイミング発生器は、前記テストパターンデータをさらに、前記第１クロックのα周期分遅延させることを特徴とする請求項１から４のいずれかに記載のタイミング発生器。
【請求項６】
被試験デバイスに与えるべきテストパターンデータを生成するパターン発生器と、
レートデータに応じて、前記被試験デバイスへと前記テストパターンデータを出力するタイミングを制御する請求項１から５のいずれかに記載のタイミング発生器と、
を備えることを特徴とする試験装置。
【請求項７】
被試験デバイスに与えるべきテストパターンデータの周期を設定するレートデータにもとづき、前記被試験デバイスへ前記テストパターンデータを出力するテストレートを制御する方法であって、
前記レートデータは、前記テストパターンデータの周期を所定の単位遅延量の精度で指定する第１レートデータと、前記テストパターンデータの周期を前記単位遅延量よりも高い精度で指定する第２レートデータと、を含み、
前記方法は、
前記第１レートデータに応じた第１の値と、前記第１レートデータに応じ、かつ前記第１の値と異なる第２の値とを、前記第２レートデータに応じた割合にて時分割的に遅延設定データに設定するステップと、
前記テストパターンデータを、所定の単位遅延量を基準として、前記遅延設定データに応じた遅延時間、遅延させるステップと、
を備えることを特徴とする方法。
【請求項８】
前記遅延設定データを設定するステップは、
１と０が前記第２レートデータに応じた頻度で出現するシリアルデータ列を生成するステップと、
前記シリアルデータ列の各ビットをそれぞれ、前記第１レートデータと加算もしくは減算し、前記遅延設定データに設定するステップと、
を含むことを特徴とする請求項７に記載の方法。
【請求項９】
前記遅延設定データを設定するステップは、
前記第２レートデータをｎ次（ｎは自然数）にてΔΣ変調するステップと
変調された前記第２レートデータのうち、ｉ次（１≦ｉ≦ｎ）のビット列を、前記第１レートデータの下位ｉビット目と加算もしくは減算し、前記遅延設定データに設定することを特徴とする請求項７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの試験技術に関し、特にテストパターンの周期（テストレート）の制御技術に関する。
【背景技術】
【０００２】
試験対象である被試験デバイス（ＤＵＴ）にテストパターンを与え、その動作を検査して良否を判定するために試験装置が利用される。試験装置には、ＤＵＴに与えるテストパターンを生成するパターン発生器（ＰＧ）と、テストパターンをＤＵＴに対して与えるタイミングを規定するタイミング発生器（ＴＧ）が搭載される。テストパターンの周期（周波数）はテストレートとも称され、試験装置には、テストレートを任意に変化させる機能が要求される。【０００３】
タイミング発生器は、その動作に応じて大きく２つの方式に分類される。
第１の方式は、ＰＬＬ（Phase Locked Loop）を利用した方式である。すなわちＰＬＬ回路によって、基準クロックを逓倍し、逓倍された信号と同期して、テストパターンのタイミングを制御する。このＰＬＬ方式では、ＰＬＬ回路の分周比を切りかえることにより、テストレートが任意に設定される。以下、この方式をＰＬＬ方式とも称する。【０００４】
第２の方式は、可変遅延回路を利用した方式である。この方式では、可変遅延回路の遅延量を、テストレートに応じて設定し、テストパターンそのものを遅延させて、任意のテストレートを実現する。あるいは、可変遅延回路によって、テストパターンの遷移タイミングを規定するセット信号、リセット信号に任意の遅延を与え、遅延されたセット信号、リセット信号と同期して、テストパターンを遷移させる。これらの方式をＰＡ（Phase Accumulation）方式とも称する。【０００５】
近年の半導体デバイスの動作速度は高速化の一途をたどっている。デバイスの高速化は、テストレートの高速化を意味しており、近い将来、試験装置には、サブｐｓオーダーの非常に高い分解能でテストレートを制御する機能が要求されることとなる。【０００６】
ＰＬＬ方式のタイミング発生器において、テストレートを高分解能で制御する場合、（１）パルス・スワロ方式、あるいは（２）ΔΣフラクショナルＮ−ＰＬＬ方式のいずれかが採用される。パルス・スワロ方式は設計が容易であるという利点を有するが、設定できない分周比（つまり設定できないテストレート）が存在するというデメリットが存在する。一方、ΔΣフラクショナルＮ−ＰＬＬ方式では、任意の分周比（テストレート）を実現できるという利点があるが、フラクショナル・スプリアスが発生するというデメリットがある。フラクショナル・スプリアスを除去するためにΔΣノイズシェイパを設けると、位相雑音が増大するという別の問題が発生する。また、特定の分周比において、スプリアスが増大するという問題がある。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
メモリデバイスや非メモリデバイスの一部を対象とする試験装置には、テストレートをリアルタイムで時々刻々と変化させる機能が要求される場合がある。これをテストレートのＲＴＴＣ（Real Time Timing Control）もしくはオン・ザ・フライ（On the fly）制御とも称する。ＰＬＬ方式のタイミング発生器は、ＰＬＬが設定された周期で発振するまでのセトリング時間（あるいはロックアップタイム）が存在するため、原理的にオン・ザ・フライ制御が不可能である。【０００８】
一方、ＰＡ方式のタイミング発生器では、テストレートの切りかえは、可変遅延回路の遅延量の切りかえに他ならない。ここで可変遅延回路の遅延量の切りかえは非常に短いため、テストレートをオン・ザ・フライ制御する場合には、ＰＡ方式が採用される。【０００９】
ＰＡ方式のタイミング発生器のテストレートの分解能は、可変遅延回路の遅延量の分解能に対応する。現状において、可変遅延回路は１ｐｓ〜数ｐｓの分解能で構成されるが、それ以上の高分解能（たとえばサブｐｓ）を得ようとすれば、ハードウェア規模が爆発的に増大し、あるいは実質的に設計が不可能となる。【００１０】
本発明は係る状況に鑑みてなされたものであり、その例示的な目的のひとつは、タイミング発生器のテストレートを高分解能に制御する技術の提供にある。
【課題を解決するための手段】
【００１１】
本発明のある態様は、被試験デバイスに与えるべきテストパターンデータと、テストパターンデータの周期を設定するレートデータと、を受け、レートデータに応じて、被試験デバイスへテストパターンデータを出力するタイミングを制御するタイミング発生器に関する。タイミング発生器は、レートデータを受け、遅延設定データを生成する遅延設定データ生成部と、テストパターンデータを、所定の単位遅延量を基準として、遅延設定データに応じた遅延時間、遅延させる可変遅延回路と、を備える。レートデータは、テストパターンデータの周期を単位遅延量の精度で指定する第１レートデータと、テストパターンデータの周期を単位遅延量よりも高い精度で指定する第２レートデータと、を含む。遅延設定データ生成部は、第１レートデータに応じた第１の値と、第１レートデータに応じ、かつ第１の値と異なる第２の値とを、遅延設定データとして、第２レートデータに応じた割合にて時分割的に出力する。【００１２】
「テストパターンデータを遅延させる」とは、テストパターンそのものを遅延させる場合の他、テストパターンのポジティブエッジを示す信号、ネガティブエッジを示す信号の少なくとも一方を遅延させる場合も含み、広くテストパターンデータのタイミングに影響する信号を遅延させることをいう。
この態様によると、第１の値と第２の値、およびそれらの出現頻度によって、可変遅延回路の分解能よりも高い分解能で、テストレートを制御することができる。【００１３】
遅延設定データ生成部は、１と０が第２レートデータに応じた頻度で出現するシリアルデータ列を生成し、シリアルデータ列の各ビットをそれぞれ、第１レートデータと加算もしくは減算し、遅延設定データとして出力してもよい。
この場合、第１レートデータに１が加算されたデータと、第１レートデータそのものを、第１、第２の値に設定することができ、さらに第１の値、第２の値の割合を、第２レートに応じて設定することができる。【００１４】
遅延設定データ生成部は、マーク率が第２レートデータに応じて制御可能な疑似ランダムデータ発生器を含み、当該疑似ランダムデータ発生器の出力をシリアルデータ列として利用してもよい。
この場合、疑似ランダムデータ発生器を利用することにより、テストレートの時間的な偏りを低減することができる。【００１５】
遅延設定データ生成部は、第２レートデータをΔΣ変調するｎ次（ｎは自然数）ΔΣ変調器を含み、変調された第２レートデータのうち、ｉ次（１≦ｉ≦ｎ）のビット列を、第１レートデータの下位ｉビット目と加算もしくは減算し、遅延設定データとして出力してもよい。
この場合、テストレートの時間的な偏りをさらに好適に低減できる。【００１６】
遅延設定データ生成部は、第１レートデータを第１クロックの周期ごとに累積的に加算する積算器をさらに備えてもよい。積算器の出力データを第１クロックの周期に応じた基準値で除した除余をβ（βは整数）とするとき、遅延設定データ生成部は、第１の値と第２の値とを、それぞれ、除余βに応じた値に設定してもよい。タイミング発生器は、テストパターンデータをさらに、第１クロックのα周期分遅延させてもよい。【００１７】
本発明の別の態様は、試験装置である。この装置は、被試験デバイスに与えるべきテストパターンデータを生成するパターン発生器と、レートデータに応じて、被試験デバイスへとテストパターンデータを出力するタイミングを制御する上述のいずれかの態様のタイミング発生器と、を備える。【００１８】
本発明のさらに別の態様は、被試験デバイスに与えるべきテストパターンデータの周期を設定するレートデータにもとづき、テストレートを制御する方法に関する。レートデータは、テストパターンデータの周期を所定の単位遅延量の精度で指定する第１レートデータと、テストパターンデータの周期を単位遅延量よりも高い精度で指定する第２レートデータと、を含む。この方法は、第１レートデータに応じた第１の値と、第１レートデータに応じ、かつ第１の値と異なる第２の値とを、第２レートデータに応じた割合にて時分割的に遅延設定データに設定するステップと、テストパターンデータを、所定の単位遅延量を基準として、遅延設定データに応じた遅延時間、遅延させるステップと、を備える。【００１９】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２０】
本発明のある態様によれば、タイミング発生器のテストレートを高分解能に制御できる。
【図面の簡単な説明】
【００２１】
【図１】実施の形態に係る試験装置の構成を示す図である。
【図２】図１のタイミング発生器の構成例を示す回路図である。
【図３】図３（ａ）〜（ｃ）は、変調器の構成例を示す図である。
【発明を実施するための形態】
【００２２】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２３】
本明細書において、「部材Ａが、部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２４】
図１は、実施の形態に係る試験装置１００の構成を示す図である。試験装置１００は、パターン発生器（ＰＧ）１、タイミング発生器（ＴＧ）２、波形整形器３、ドライバ５、コンパレータ６、判定部７を備える。
【００２５】
パターン発生器１は、ＤＵＴ２００に与えるべきテストパターンデータＤＰＡＴを生成する。テストパターンデータＤＰＡＴは、パターン発生器１からパラレルデータとして出力された場合、データシリアライザ回路によって、シリアル形式のビット列に変換される。
【００２６】
試験装置１００は、テストパターンデータＤＰＡＴの周期を、ユーザが設定したコマンドやプログラムに応じて、任意に設定する機能を有している。タイミング発生器２は、テストパターンデータＤＰＡＴと、テストパターンデータＤＰＡＴの周期を設定するレートデータＤＲＡＴＥと、を受ける。タイミング発生器２は、レートデータＤＲＡＴＥに応じて、ＤＵＴへテストパターンデータＤＰＡＴを出力するタイミングを制御する。
【００２７】
波形整形器（ＦＣ）３は、タイミング発生器２によってタイミングが調節されたテストパターンデータＤＰＡＴを受け、データフォーマットをＤＵＴ２００に適した形式に設定する。波形整形器３はその機能からフォーマットコントローラとも称される。
【００２８】
ドライバ５は、波形整形器３から出力されたテストパターンをＤＵＴ２００に供給する。たとえばＤＵＴ２００がメモリの場合、テストパターンは、指定されたアドレスに書き込まれる。一旦書き込まれたテストパターンは、再度、読み出される。このとき、ＤＵＴ２００が良品であれば、書き込まれたパターンと読み出されるパターンは一致するはずである。メモリから読み出されたパターンは、コンパレータ６によってレベルが判定され、デバイスデータＤＤＵＴが生成される。パターン発生器１は、ユーザが設定したタイミングで期待値データＤＥＸＰを生成する。判定部７は、デバイスデータＤＤＵＴと期待値データＤＥＸＰの一致、不一致を判定し、ＤＵＴ２００の良品を選別し、あるいは不良箇所の特定を行う。
【００２９】
以上が試験装置１００全体の構成である。以下、実施の形態に係るタイミング発生器２の構成を詳細に説明する。
【００３０】
タイミング発生器２は、ＰＡ（Phase Accumulation）方式のタイミング発生器であり、主として遅延設定データ生成部１０および可変遅延回路３０を備える。遅延設定データ生成部１０は、レートデータＤＲＡＴＥを受け、遅延設定データＤＤＳを生成する。
【００３１】
可変遅延回路３０は、所定の単位遅延量τｕを基準とした遅延回路であり、たとえばカスケード接続された複数の単位遅延素子（バッファ）などを含んでいる。ただし可変遅延回路３０の構成はこれに限定されるものではなく、デジタル的に遅延量が制御可能なさまざまな遅延回路が利用できる。
【００３２】
可変遅延回路３０は、テストパターンデータＤＰＡＴを、単位遅延量τｕを基準として、遅延設定データＤＤＳに応じた遅延時間τだけ遅延させる。たとえば可変遅延回路３０の遅延量τは、単位遅延量τｕに、遅延設定データＤＤＳを乗じた値に設定される。単位遅延量τｕは、１ｐｓ〜数ｐｓの範囲である。以下では理解の容易化と説明の簡潔化のため、τｕ＝１ｐｓの場合を説明する。
【００３３】
なお、図１および図２において、可変遅延回路３０は、テストパターンデータＤＰＡＴそのものを遅延させるように図示されているが、本発明はこれに限定されない。たとえば、可変遅延回路３０は、等価的に、テストパターンデータＤＰＡＴのレベル遷移のエッジ（ポジティブエッジとネガティブエッジ）のタイミングを指定するエッジ信号（セット信号、リセット信号とも称される）を遅延させてもよい。この場合、可変遅延回路３０に加えて、セット信号、リセット信号によってセット・リセットされるＲＳフリップフロップなどが設けられる。かかる構成は、公知技術を利用すればよく、本発明において限定されるものではない。
【００３４】
タイミング発生器２に入力されるレートデータＤＲＡＴＥは、第１レートデータＤＲＡＴＥ１と第２レートデータＤＲＡＴＥ２を含んでいる。第１レートデータＤＲＡＴＥ１は、テストパターンデータＤＰＡＴの周期（テストレート）を、単位遅延量τｕの精度で指定する。第２レートデータＤＲＡＴＥ２は、テストパターンデータの周期を単位遅延量τｕよりも高い精度で、すなわち１ｐｓ以下の分解能τｆにて指定する。第１レートデータＤＲＡＴＥ１および第２レートデータＤＲＡＴＥ２は、一連のビット列ＤＲＡＴＥの上位ビット群と下位ビット群であってもよいし、別個のデータであってもよい。
【００３５】
遅延設定データ生成部１０は、遅延設定データＤＤＳを、第１の値Ｘ１と第２の値Ｘ２のいずれかに設定する。第１の値Ｘ１は、第１レートデータＤＲＡＴＥ１に応じた値であり、第２の値Ｘ２は、第１レートデータＤＲＡＴＥ１に応じ、かつ第１の値Ｘ１と異なる値である。
【００３６】
第１の値Ｘ１、第２の値Ｘ２の設定方法は任意であるが、たとえば、以下の式（１）、（２）に設定することができる。
Ｘ１＝ＤＲＡＴＥ１＋δ１    …（１）
Ｘ２＝ＤＲＡＴＥ１＋δ２    …（２）
ここでδ１、δ２は、異なる整数であり、ゼロもしくは負であってもよい。
【００３７】
遅延設定データ生成部１０は、遅延設定データＤＤＳとして、第１の値Ｘ１と第２の値Ｘ２を、第２レートデータＤＲＡＴＥ２に応じた割合（Ｙ１：Ｙ２）にて時分割的に出力する。Ｙ１は、遅延設定データＤＤＳが第１の値Ｘ１をとる統計的な確率、Ｙ２は、第２の値Ｘ２をとる統計的な確率であり、
Ｙ１＋Ｙ２＝１    …（３）
が成り立つ。
【００３８】
この場合、可変遅延回路３０がテストパターンデータＤＰＡＴに対して与える遅延量の時間的な平均値τは、
τ＝τｕ×（Ｘ１×Ｙ１＋Ｘ２×Ｙ２）    …（４）
で表される。式（４）に、式（１）〜（３）を代入すると、
τ＝τｕ×｛（ＤＲＡＴＥ１＋δ１）×Ｙ１＋（ＤＲＡＴＥ１＋δ２）×Ｙ２｝
＝τｕ×ＤＲＡＴＥ１×（Ｙ１＋Ｙ２）＋τｕ×（δ１×Ｙ１＋δ２×Ｙ２）
＝τｕ×ＤＲＡＴＥ１＋τｕ×（δ１×Ｙ１＋δ２×Ｙ２）    …（５）
を得る。
【００３９】
たとえば、δ１＝０、δ２＝１の場合、式（５）は、
τ＝τｕ×ＤＲＡＴＥ１＋τｕ×Ｙ２    …（５ａ）
と書くことができる。たとえば、テストレートτ＝１０．１ｐｓを得ようとする場合、
ＤＲＡＴＥ１＝１０
τｕ＝１ｐｓ
Ｙ２＝０．１
とすればよい。
【００４０】
以上が実施の形態に係るタイミング発生器２の構成と原理である。式（５）の右辺第２項の（δ１×Ｙ１＋δ２×Ｙ２）の値は、非整数値、つまり分数もしくは小数値を取り得、その値は、第２レートデータＤＲＡＴＥ２に応じて変化するものである。したがって、実施の形態に係るタイミング発生器２によれば、式（５）で与えられる遅延量τを、単位遅延量τｕよりも高い分解能で制御することができる。
【００４１】
続いて、タイミング発生器２の具体的な構成例を説明する。図２は、図１のタイミング発生器２の構成例を示す回路図である。
【００４２】
タイミング発生器２は、遅延設定データ生成部１０、可変遅延回路３０、第１マルチプレクサ４２、第２マルチプレクサ４４、第２ＡＮＤゲート４６、周波数乗算器４８を備える。タイミング発生器２は、第１周波数ｆ１を有する第１クロックＬＲＥＦＣＬＫと同期して動作するロジック部２ａと、第１周波数ｆ１より高い第２クロックＨＲＥＦＣＬＫと同期して動作するアナログ部２ｂの２ブロックで構成される。
【００４３】
たとえば第１クロックＬＲＥＦＣＬＫは、外部からの基準クロックＲＥＦＣＬＫがそのまま利用される。第２クロックＨＲＥＦＣＬＫは、基準クロックＲＥＦＣＬＫを周波数乗算器４８によって逓倍することにより生成される。周波数乗算器４８はＰＬＬ回路やＤＬＬ（Delay Locked Loop）回路であってもよい。以下、説明の簡潔化と理解の容易化のため、ｆ２＝８×ｆ１の場合を説明する。
【００４４】
上述のようにタイミング発生器２はＰＡ方式で構成される。
【００４５】
遅延設定データ生成部１０は、変調器１２、積算器１４、第２加算器２０、カウンタ２２を備える。
【００４６】
積算器１４、第２加算器２０およびカウンタ２２は、ＰＡ方式に係る信号処理を実行する。積算器１４は、第１レートデータＤＲＡＴＥ１を第１クロックＬＲＥＦＣＬＫの周期ごとに累積的に加算する。
たとえば積算器１４は、第１加算器１６および遅延回路１８を含む。遅延回路１８は、第１加算器１６の出力データを、第１クロックＬＲＥＦＣＬＫの周期分、遅延させる。第１加算器１６は、第１レートデータＤＲＡＴＥ１と、１周期遅延された第１加算器１６の出力データを加算する。
【００４７】
具体的には、第１レートデータＤＲＡＴＥ１として、値４が連続的に入力される場合、積算器１４の出力ＤＲＡＴＥ１’は、４、８、１２、１６…と増加していく。なお、実際の信号処理は１０進数ではなく、バイナリ形式で実行される。
【００４８】
第２加算器２０は、積算器１４の出力データと、遅延データＤＤＥＬＡＹを加算する。遅延データＤＤＥＬＡＹは、ＤＵＴへと出力するデータを、テストレートとは無関係に、所定時間遅延させるために設定される。
【００４９】
第２加算器２０からは、累積加算された第１レートデータＤＲＡＴＥ１に応じたデータ（以下、累積データと称する）ＤＲＡＴＥ３が出力される。
【００５０】
累積データＤＲＡＴＥ３は、第１クロックＬＲＥＦＣＬＫの周期に応じた基準値Ｔ１で除算され、商αと、除余βが生成される。
【００５１】
基準値Ｔ１は、２の階乗、つまりＴ１＝２ｐ（ｐは自然数）とすることが望ましい。この場合、除算はビットシフトと等価となるため、除算器が不要となる。累積データＤＲＡＴＥ３の下位ｐビットは除余を、残りの上位ビットは商αとなる。なお、除算器を別途設けてもよい。
【００５２】
商データαは、カウンタ２２へと入力される。カウンタ２２は、第１クロックＬＲＥＦＣＬＫをカウントし、α回カウントするごとに、ゲート信号Ｇ１をハイレベルとする。第１ＡＮＤゲート４０は、ゲート信号Ｇ１を利用してテストパターンデータＤＰＡＴをゲーティングする。この処理によって、テストパターンデータＤＰＡＴが、第１クロックＬＲＥＦＣＬＫのα周期分、遅延する。
【００５３】
除余データβは、変調器１２へと入力される。除余データβは、第１レートデータＤＲＡＴＥ１に応じたデータである。
【００５４】
変調器１２は、除余データβ（第１レートデータＤＲＡＴＥ１）に応じた第１の値Ｘ１と、除余データβに応じた第２の値Ｘ２とを、遅延設定データＤＤＳとして、第２レートデータＤＲＡＴＥ２に応じた割合にて時分割的に出力する。この処理は、ある種の変調と捉えることができる。
【００５５】
第１マルチプレクサ４２は、変調器１２から出力される遅延設定データＤＤＳをパラレルシリアル変換する。同様に第２マルチプレクサ４４は、第１ＡＮＤゲート４０の出力データをパラレルシリアル変換する。第２ＡＮＤゲート４６は、第２マルチプレクサ４４の出力データを第２クロックＨＲＥＦＣＬＫでゲーティング（リタイミング）する。可変遅延回路３０は、第２ＡＮＤゲート４６から出力されたテストパターンデータＤＰＡＴ’に対して、第１マルチプレクサ４２から出力される遅延設定データＤＤＳ’に応じた遅延を与える。
【００５６】
続いて変調器１２の構成を説明する。図３（ａ）〜（ｃ）は、変調器１２の構成例を示す図である。
【００５７】
図３（ａ）の変調器１２ａは、高分解能データ生成部５０、セレクタ５２を備える。セレクタ５２には、第１の値Ｘ１（＝β＋δ１）と、第２の値Ｘ２（＝β＋δ２）が入力される。高分解能データ生成部５０は、１と０が第２レートデータＤＲＡＴＥ２の値に応じた頻度で出現するシリアルデータ（以下、高分解能データＤＦ）を生成する。セレクタ５２は、高分解能データＤＦが０のとき第１の値Ｘ１を、高分解能データＤＦが１のとき第２の値Ｘ２を選択し、遅延設定データＤＤＳとして出力する。なお、遅延設定データＤＤＳが１をとる確率は、遅延設定データＤＤＳが第２の値Ｘ２をとる確率Ｙ２に他ならない。
【００５８】
図３（ｂ）の変調器１２ｂは、高分解能データ生成部５０および第３加算器５４を含む。変調器１２ｂは、δ１＝０の場合に好適に利用できる。高分解能データ生成部５０は、高分解能データＤＦを生成する。第３加算器５４は、除余データβと、高分解能データＤＦを加算し、遅延設定データＤＤＳとして出力する。なお、第３加算器５４に代えて減算器を用いてもよい。この場合、δ２が負の値に設定される。
【００５９】
高分解能データＤＦは、１ビットのビットストリームであってもよい。この場合、δ１＝０、δ２＝１の信号処理が好適に実行される。
【００６０】
図３（ａ）、（ｂ）において、好ましくは高分解能データ生成部５０は、マーク率が第２レートデータＤＲＡＴＥ２に応じて制御可能な疑似ランダムデータ（ＰＲＢＳ）発生器を含んで構成される。疑似ランダムデータＰＲＢＳを、高分解能データＤＦとして利用することにより、テストレートの時間的な偏りを低減することができる。
【００６１】
図３（ｂ）の変調器１２ｂにおいて、高分解能データＤＦはｎビット（ｎは自然数）パラレルのビットストリームであってもよい。この場合、δ１＝０とし、０＜δ２＜２ｎの範囲の任意の値に設定できる。
【００６２】
図３（ｃ）の変調器１２ｃにおいて、高分解能データＤＦはｎビット（ｎは自然数）パラレルのビットストリームである。高分解能データ生成部５０は、ｎ次ΔΣ変調器６２を含む。ｎ次ΔΣ変調器６２は、第２レートデータＤＲＡＴＥ２をΔΣ変調し、ｎビットパラレルの高分解能データＤＦを生成する。第３加算器５４は、高分解能データＤＦと除余データβ（第１レートデータＤＲＡＴＥ１）を加算（もしくは減算）する。この変調器１２ｃでは、変調された第２レートデータＤＲＡＴＥ２のうち、ｉ次（１≦ｉ≦ｎ）のビット列を、除余データβ（第１レートデータＤＲＡＴＥ１）の対応する下位ｉビット目と加算することにより、遅延設定データＤＤＳが生成される。
【００６３】
たとえばｎ＝２次のΔΣ変調器を用いた場合、ｎ次ΔΣ変調器６２から出力される高分解能データＤＦは、［００］、［０１］、［１０］、［１１］のいずれかの値をとり、各値の出現確率が、第２レートデータＤＲＡＴＥ２に応じて設定される。この構成によれば、テストレートの時間的な偏りをさらに好適に低減できる。
【００６４】
以上がタイミング発生器２の構成である。続いてその動作を説明する。
【００６５】
理解の容易化のため、δ１＝０、δ２＝１、Ｘ１＝β、Ｘ２＝β＋１、Ｙ２＝ＤＲＡＴＥ２／Ｚ１とする。Ｚ１は、任意の定数であってよいが、第２レートデータＤＲＡＴＥ２がｍビット（ｍは自然数）のバイナリデータの場合、Ｚ１＝２ｍとしてもよい。この場合、第２レートデータＤＲＡＴＥ２にもとづくテストレートの分解能τｆは、
τｆ＝τｕ／２ｍ
で与えられる。第２レートデータＤＲＡＴＥ２の最上位ビットはτ／２、上位２ビット目はτ／４、・・・・、最下位ビットはτ／２ｍの桁となる。
【００６６】
たとえばτｕ＝１ｐｓ、ｍ＝３の場合、τｆ＝０．１２５ｐｓの分解能でテストレートを制御することができる。τｕ＝１ｐｓの場合に、０．５ｐｓの分解能が必要であれば、ｍ＝１（ビット）とすればよく、０．２５ｐｓの分解能が必要であれば、ｍ＝２（ビット）とすればよい。
【００６７】
図３（ａ）または図３（ｂ）の疑似ランダムデータ発生器６０は、連続する８（＝２ｍ）ビットを１フレームとし、そのうち、（ＤＲＡＴＥ２）ビットに１を立てる。たとえば第１レートデータＤＲＡＴＥ１＝［０００１１］、第２レートデータＤＲＡＴＥ２＝［０１１］が与えられたとすると、Ｙ２＝３／８、Ｙ１＝１−Ｙ２＝５／８となるから、高分解能データＤＦは、［０１０１０１００］、［１００１０００１］のように、８ビット中、３ビットの割合で１がマークされたランダムデータとなる。
【００６８】
このように、実施の形態に係るタイミング発生器２によれば、遅延設定データＤＤＳの値を時分割的に切りかえることにより、テストレートをフラクショナルな値に設定することができる。テストレートの切り替えは、テストパターンデータの１ビット（シンボル）ごとにオン・ザ・フライで可能である。
【００６９】
タイミング発生器２を図２に示すように構成すれば、従来のタイミング発生器のアーキテクチャをそのまま承継することができ、設計の負担が大幅に軽減される。また、新たに追加された回路はロジック部２ａに集中しているため、フルロジックで構成することができ、アナログ部２ｂは従来の回路をそのまま流用することができる。
【００７０】
タイミング発生器２により設定されるテストレートは、巨視的に長いスパンで観察すれば、あるレートデータＤＲＡＴＥに応じた中心値をとっているが、微視的に見ればランダムな挙動を示しており、すなわちジッタが重畳されているように観察される。このジッタには、２つの成分が含まれることに留意すべきである。すなわち、第１の成分は、第１クロックＬＲＥＦＣＬＫおよび第２クロックＨＲＥＦＣＬＫのジッタに起因した成分（いわばタイミング発生器が本来的に備えているジッタ）であり、第２の成分は、遅延設定データＤＤＳの遷移にともない重畳されるテストレートのゆらぎである。ここで第２の成分は、第１の成分に比べて同程度、もしくは十分に小さくすることが可能である。このことは、タイミング発生器２に本来的に備わっているクロックのジッタ成分に埋もれた形で、テストレートを高い分解能で制御できることを意味しており、フラクショナルな遅延制御が、試験結果に悪影響を及ぼさないことを保証していることに留意すべきである。
【００７１】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【産業上の利用可能性】
【００７２】
本発明は、半導体デバイスの試験技術に利用できる。
【符号の説明】
【００７３】
１００…試験装置、１…パターン発生器、２…タイミング発生器、３…波形整形器、５…ドライバ、６…コンパレータ、７…判定部、１０…遅延設定データ生成部、１２…変調器、１４…積算器、１６…第１加算器、１８…遅延回路、２０…第２加算器、２２…カウンタ、３０…可変遅延回路、２００…ＤＵＴ、４０…第１ＡＮＤゲート、４２…第１マルチプレクサ、４４…第２マルチプレクサ、４６…第２ＡＮＤゲート、４８…周波数乗算器、５０…高分解能データ生成部、５２…セレクタ、５４…第３加算器、６０…疑似ランダムデータ発生器、６２…ｎ次ΔΣ変調器。
【図１】
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【図２】
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【図３】
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【国際調査報告】
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