(57)【要約】  電圧が印加される入力部１と、入力部１に印加された電圧に応じてハイレベル電流又はローレベル電流を出力する電流出力部３と、電流出力部３からハイレベル電流又はローレベル電流が出力される確率を、入力部１に印加される電圧に対して神経活動の数理モデルで用いられるシグモイド関数にしたがって変化させるストカスティック回路部２と、を備える。
2018186390.tif 000002
【特許請求の範囲】
【請求項１】
電圧が印加される入力手段と、
前記入力手段に印加された電圧に応じてハイレベル電流又はローレベル電流を出力する電流出力手段と、
前記電流出力手段から前記ハイレベル電流又は前記ローレベル電流が出力される確率を、前記入力手段に印加される電圧に対して神経活動の数理モデルで用いられるシグモイド関数にしたがって変化させるストカスティック回路と、を備える半導体装置。
【請求項２】
前記ストカスティック回路は、
前記入力手段に印加された電圧に応じてハイレベル電圧又はローレベル電圧を出力する電圧出力手段と、
前記電圧出力手段から前記ハイレベル電圧又は前記ローレベル電圧が出力される確率を、前記入力手段に印加される電圧に対して前記シグモイド関数にしたがって変化させるノイズ印加手段と、
を備える、請求項１に記載の半導体装置。
【請求項３】
前記ストカスティック回路は、第１のインバーターの出力と第２のインバーターの入力及び前記第２のインバーターの出力と前記第１のインバーターの入力とがそれぞれ接続された回路からなり、
前記入力手段に印加される電圧は、前記第１のインバーターのバイアス電圧に印加され、
前記電圧出力手段から出力される前記ハイレベル電圧又は前記ローレベル電圧は、前記第２のインバーターの出力と前記第１のインバーターの入力との接続ラインから出力され、
前記電圧出力手段から前記ハイレベル電圧又は前記ローレベル電圧が出力される確率は、前記第１のインバーターのバイアス電圧の増減に応じて、前記シグモイド関数にしたがって変化する、請求項２に記載の半導体装置。
【請求項４】
前記ストカスティック回路は、第３のインバーターの出力と第４のインバーターの入力及び前記第４のインバーターの出力と前記第３のインバーターの入力とがそれぞれ接続された回路からなり、
前記入力手段に印加される電圧は、前記第３のインバーターのバイアス電圧に印加され、
前記第３又は前記第４のインバーターから、前記ハイレベル電流又は前記ローレベル電流が出力され、
前記ハイレベル電流又は前記ローレベル電流が出力される確率は、前記第３のインバーターのバイアス電圧の増減に応じて、前記シグモイド関数にしたがって変化する、請求項１に記載の半導体装置。
【請求項５】
前記第１のインバーターの出力と前記第２のインバーターの入力の接続ラインと、前記第１のインバーターの入力と第２のインバーターの出力の接続ラインとの間にリーク素子を接続し、
前記リーク素子を用いてリーク電流の大きさを調整可能な電圧印加手段を備える、請求項３に記載の半導体装置。
【請求項６】
前記入力手段として第１回路を備え、
前記入力手段に印加される電圧Ｖｉｎと前記ストカスティック回路の入力に印加される電圧Ｖ´ｉｎとの間に、
【数１】
2018186390.tif 000009
（α０、β０は、任意の定数）の関係を有する、請求項１から５の何れか１項に記載の半導体装置。
【請求項７】
前記第１回路は、直列に接続された２つのコンデンサから構成されており、前記入力手段に印加される電圧Ｖｉｎは、前記直列に接続された第１のコンデンサの第１電極に印加され、前記ストカスティック回路の入力に印加される電圧Ｖ´ｉｎは、前記第１のコンデンサの第２電極と第２のコンデンサの第１電極とから出力される、請求項６に記載の半導体装置。
【請求項８】
前記ストカスティック回路の後段に接続され、前記ハイレベル電圧又は前記ローレベル電圧を前記ハイレベル電流又は前記ローレベル電流に変換する第２回路をさらに備え、前記第２回路は、前記ハイレベル電圧又は前記ローレベル電圧が印加されるゲート端子と、前記ハイレベル電流又は前記ローレベル電流を出力するソース端子と、を有する電界効果トランジスタである、請求項２から５の何れか１項に記載の半導体装置。
【請求項９】
前記ストカスティック回路は、ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）で構成される、請求項１から８の何れか１項に記載の半導体装置。
【請求項１０】
前記入力手段と、前記電流出力手段と、
前記ストカスティック回路と、を備えた第３回路が並列に接続されている請求項１から９の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に神経形態学的アナログ回路の構成要素として使用できる半導体装置に関する。
【背景技術】
【０００２】
神経形態学的システムとは、脳神経系の情報処理からヒントを得て、又はそれを模倣することにより構築された情報処理システムのことをいう。神経形態学的システムを用いることにより、既存のデジタルコンピュータでは難しい情報処理が、効率的に実行されることが期待されている。
神経形態学的システムの一つであるシリコン神経ネットワークは、神経ネットワークの電気生理学的活動を再現する回路である。シリコン神経ネットワークは、多数のシリコンニューロン回路がシリコンシナプス回路を介して結合したものである。電子回路版神経ネットワークを築くことにより、シリコン神経ネットワークは、神経ネットワークと同等の電気活動をリアルタイム又はそれ以上の速度で再現することが可能である。【０００３】
しかし、シリコン神経ネットワークを用いて認知機能などの高次機能を実現するためには、多数のニューロンを１チップ又はマルチチップ内に集積する必要がある。ここで、ニューロンとは、神経系を構成する細胞のことをいう。ニューロンの機能は、情報処理と情報伝達に特化しており、動物に特有のものである。
多数のニューロンを１チップ又はマルチチップ内に集積するためには、実用化へ向けた集積度の向上、消費電力の低減、温度安定性の向上、及び製造バラつきに対するロバスト性などが要求される。ここで、ロバスト性とは、応力や環境の変化といった外乱の影響によって変化することを阻止する内的な仕組みの向上のことをいう。【０００４】
神経細胞のイオンチャネルは、多くの場合、膜電位などに対してシグモイド関数的な特性を持つことが知られている。シグモイド関数とは、神経活動の数理モデルなどで用いられるものである。神経細胞のイオンチャネルが膜電位などに対してシグモイド関数的な特性を有する具体例として、標準的なニューロン発火モデルであるホジキンハクスレイモデルが知られている。
ホジキンハクスレイモデルでは、ナトリウムイオンチャネルの活性化変数をｍ、ｈとし、カリウムイオンチャネルの活性化変数をｎとしたとき、これらの膜電位に対する変化は、図１に示すようなシグモイド関数的な変化をしていることが示されている。図１は、ニューロン発火の標準的なモデルであるホジキンハクスレイモデルにおける様々な活性化変数の膜電位に対する変化を示す図である。シリコン神経ネットワーク回路において、シグモイド関数的な入出力特性を持つ回路は基盤的な役割を担っている。【０００５】
ここでシグモイド関数とは、
【数１】
2018186390.tif 000003
で表わされる非線形な入出力特性を持つ関数である。【０００６】
また、シグモイド関数的とは、シグモイド関数のような非線形特性を持つことをいう。例えば、上記関数を１／２乗など累乗化した
【数２】
2018186390.tif 000004
で表されるような関数もシグモイド関数的であるという。【０００７】
また、増加関数だけでなく、減少関数もシグモイド関数的という。これら関数をｙ＝ｆ（ｘ）としてプロットしたものを図２に示す。図２は、シグモイド関数、又はシグモイド関数的な関数を示す図である。図２において、符号Ａはシグモイド関数、符号Ｂはシグモイド減少関数、符号Ｃはシグモイド関数（符号Ａ）の平方根をそれぞれ示している。【０００８】
非特許文献１では、入出力に図２に示されるようなシグモイド関数的な特性をもつ素子が用いられている。そして、非特許文献１には、図３に示す差動対増幅器や、図４に示すカスコード回路で実現される非線形回路を組み合わせて、図５に示すような、シリコンニューロン回路を実現する技術が開示されている。【０００９】
図５において、ｆｖ回路、ｇｖ回路は、シグモイド関数的な入出力特性をもつ回路である。図５におけるｆｖは、図３に示す差動対増幅器で実装されており、ｇｖは、図４に示すカスコード回路で実装されている。図５において、Ｉａｖは定電流源である。また、Ｃはキャパシタであり膜電位Ｖを保持している。さらに、このシリコンニューロン回路は、例えば、他のニューロンなどから刺激電流Ｉｓｔｉｍを受け取ることができる。図５のシリコンニューロン回路は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）をサブスレショルド領域で用いることによって電流量を抑え、低消費電力化を実現している。【００１０】
また、ノイズを用いた回路技術として、ストカスティックレゾナンスという現象を利用したストカスティックロジックゲートが非特許文献２において報告されている。図６には、実線及び破線で示されたポテンシャルの各々が、異なる安定性を有することが示されている。図６に示す各ポテンシャルは、異なる二つの安定状態（α、β）を有する動力学系ポテンシャルである。充分な量のノイズが存在する場合、破線で示されたポテンシャルにおいて安定点βにおける滞在確率が安定点αにおける滞在確率よりも大きくなることが開示されている。さらに、特許文献１には、ＳＲＡＭ（Static Random Access Memory）のビットエラーを恣意的に起こすことでアニーリング計算を実現する技術が開示されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０１６−０５１４９１号公報
【非特許文献】
【００１２】
【非特許文献１】T. Kohno and K. Aihara, “A qualitative-modeling-based low power silicon nerve membrane”, International Conference on Electronics, Circuits and Systems, ICECS (2014).
【非特許文献２】K. Murali, et al., “Reliable logic circuit elements that exploit nonlinearity in the Presence of a Noise Floor ” , Phys. Rev. Lett. 102, 104101 (2009).
【発明の概要】
【発明が解決しようとする課題】
【００１３】
シリコンニューロン回路は、回路規模や消費電力が小さいアナログ回路での実装が期待されている。そして、シリコンニューロン回路は、集積度の向上や、電力効率のさらなる向上が求められている。しかしながら、一般的に、アナログ回路は、デジタル回路と比較して回路の精度がより求められる。したがって、アナログ回路は、回路を構成する各要素の製造誤差許容度が、デジタル回路と比較して低い。その結果、アナログ回路は、デジタル回路で用いられるような高集積プロセスを用いて製造することが困難であるという問題がある。【００１４】
さらに、アナログ回路のうち、特に、サブスレショルド領域で駆動するアナログ回路は、一般的に温度依存性が大きいことが知られている。しかしながら、コンピュータチップなどの集積回路は、様々な環境下で用いられることが想定される。したがって、コンピュータチップなどの集積回路は、できる限り広い温度範囲において正常に機能することが望まれている。【００１５】
本発明の目的は、上記課題を鑑み、集積度と温度耐性が高く、かつ、省電力化を図った半導体装置を提供することにある。
【課題を解決するための手段】
【００１６】
本発明の半導体装置は、電圧が印加される入力手段と、前記入力手段に印加された電圧に応じてハイレベル電流又はローレベル電流を出力する電流出力手段と、前記電流出力手段から前記ハイレベル電流又は前記ローレベル電流が出力される確率を、前記入力手段に印加される電圧に対して神経活動の数理モデルで用いられるシグモイド関数にしたがって変化させるストカスティック回路と、を備える。
【発明の効果】
【００１７】
本発明によれば、集積度と温度耐性が高く、かつ、省電力化を図った半導体装置を提供できる。
【図面の簡単な説明】
【００１８】
【図１】ニューロン発火の標準的なモデルであるホジキンハクスレイモデルにおける様々な活性化変数の膜電位に対する変化を示す図である。
【図２】シグモイド関数、又はシグモイド関数的な関数を示す図である。
【図３】シリコンニューロン回路を実現する技術である非線形回路（差動増幅器）を示す図である。
【図４】シリコンニューロン回路を実現する技術である非線形回路（カスコード回路）を示す図である。
【図５】シリコンニューロン回路を実現する技術の一例を示す図である。
【図６】異なる二つの安定状態を有する動力学系ポテンシャルを示す例の図である。
【図７】本発明の実施形態による半導体装置のシグモイド関数的な入出力特性を有する回路の概略構成の一例を示す図である。
【図８】本発明の実施形態の半導体装置のシグモイド関数的な入出力特性を有する回路において、入力電圧が一定のときの出力電流の例を示す図である。
【図９】本発明の第１実施形態による半導体装置のシグモイド関数的な入出力特性を有する回路を構成するストカスティック回路の構成の一例を示す図である。
【図１０】図９の双安定回路の入力電圧に応じて出力される出力電圧の例を示す図である。
【図１１】本発明の第２実施形態による半導体装置のシグモイド関数的な入出力特性を有する回路を構成するストカスティック回路の構成の一例を示す図である。
【図１２】図１１のフリップフロップ回路のインバーターの入出力特性を示す図である。
【図１３】図１１のフリップフロップ回路を２次元の動力学系で示した図である。
【図１４】図１１のフリップフロップ回路の動力学系が変化することを説明する図である。
【図１５】本発明の第３実施形態による半導体装置のシグモイド関数的な入出力特性を有する回路を構成する双安定回路の構成の一例を示す図である。
【図１６】図１５の双安定回路の入力電圧を変化させたときの双安定回路の出力電圧のシミュレーションを示す図である。
【図１７】図１５の双安定回路の入力電圧を変化させたときの双安定回路の出力電圧の平均値を示す図である。
【図１８】図１５の双安定回路の入力電圧を変化させたときの出力電圧の平均値の温度依存性を示す図である。
【図１９】本発明の第４実施形態による半導体装置のシグモイド関数的な入出力特性を有する回路を構成するストカスティック回路の構成の一例を示す図である。
【図２０】図１９の双安定回路の入力電圧に応じて出力される出力電圧の例を示す図である。
【図２１】図１９の双安定回路の入力電圧に応じて出力される出力電流の例を示す図である。
【図２２】本発明の第５実施形態による半導体装置のシグモイド関数的な入出力特性を有する回路を構成するストカスティック回路の構成の一例を示す図である。
【図２３】図２２の双安定回路の入力電圧を変化させたときの双安定回路の出力電圧の平均値のシミュレーション結果を示す図である。
【図２４】本発明の第６実施形態による半導体装置のシグモイド関数的な入出力特性を有する回路を構成するストカスティック回路の構成の一例を示す図である。
【図２５】本発明の第７実施形態による半導体装置のシグモイド関数的な入出力特性を有する回路を構成するストカスティック回路の構成の一例を示す図である。
【図２６】本発明の第８実施形態による半導体装置のシグモイド関数的な入出力特性を有する回路を構成するストカスティック回路の構成の一例を示す図である。
【図２７】図２６の双安定回路の様々なリーク調整電圧Ｖｌｅａｋにおける双安定回路の出力電圧のシミュレーションを示す図である。
【図２８】本発明の実施形態による半導体装置の入力電圧とストカスティック回路との間に、シグモイド関数的な入出力特性を変化させる回路Ｄを挿入した構成の一例を示す図である。
【図２９】本発明の第１０実施形態による半導体装置のシグモイド関数的な入出力特性を有する回路の入力に実装される回路の一例を示す図である。
【図３０】本発明の第１１実施形態による半導体装置のシグモイド関数的な入出力特性を有する回路を構成するストカスティック回路の構成の一例を示す図である。
【図３１】本発明の第１２実施形態による半導体装置の構成の一例を示す図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態について図面を参照して説明する。
本発明の具体的な実施形態の説明の前に、本実施形態の基本的な構成について図７及び図８を用いて説明する。図７は、本発明の実施形態による半導体装置のシグモイド関数的な入出力特性を有する回路の概略構成の一例を示す図である。図８は、本発明の実施形態の半導体装置のシグモイド関数的な入出力特性を有する回路において、入力電圧が一定のときの出力電流を示す図である。
【００２０】
図７に示すように、本実施形態による半導体装置のシグモイド関数的な入出力特性を有する回路は、入力電圧Ｖｉｎに対して、一つ以上のＡ回路（以下、ストカスティック回路Ａという。）が並列に接続された構成である。ここで、ストカスティックとは、確率的であることを意味する。
各々のストカスティック回路Ａは、入力電圧ｖｉｎに応じて、出力電流ｉｏｕｔを発生させる。図８に示すように、各ストカスティック回路Ａの時刻ｔに対する出力電流ｉｏｕｔは、ｉＨ又はｉＬの大きさとなる。各ストカスティック回路Ａは、出力電流ｉｏｕｔのｉＨ又はｉＬが出力される確率が、入力電圧ｖｉｎに対して、シグモイド関数的に大きくなる又は小さくなる回路として定義される。
【００２１】
入力電圧ｖｉｎに対して並列に接続されたストカスティック回路Ａは、それぞれ独立に動作する。ストカスティック回路Ａの出力インピーダンスは十分に大きいものとなっている、又は、有限な出力インピーダンスも考慮に入れた設計となっている。各ストカスティック回路Ａの出力電流ｉｏｕｔは加算され、総出力電流Ｉｏｕｔ＝ｉｏｕｔ＋ｉｏｕｔ＋ｉｏｕｔ＋・・・＋ｉｏｕｔを出力する構成となっている。各ストカスティック回路Ａの出力電流ｉｏｕｔを加算することにより、図７に示す回路は、確率的な動作に起因するノイズを低減することとしている。また、各ストカスティック回路Ａの出力電流ｉｏｕｔを加算することにより、図７に示す回路は、アナログ出力の温度依存性や回路精度の要求を下げることができる。さらに、ストカスティック回路ＡはＣＭＯＳ（Complementary MOS）構成である。これにより、ストカスティック回路Ａは、出力電流ｉｏｕｔがｉＨ又はｉＬといった出力レベルに変化するとき以外の電力消費を抑えることができる構成となっている。
【００２２】
（第１実施形態）
（構造）
次に、本発明の第１実施形態による半導体装置を構成するストカスティック回路の構成について説明する。図９は、第１実施形態の半導体装置のシグモイド関数的な入出力特性を有する回路を構成するストカスティック回路の構成の一例を示す図である。ストカスティック回路Ａを、図９に示すような構成とする。ストカスティック回路Ａは、Ｂ回路（以下、双安定回路Ｂという。）と、双安定回路Ｂに対してノイズを印加するノイズ導入部と、Ｃ回路とから構成される。Ｂ回路は、後述するように、出力電圧ＶｏｕｔとしてＶＨ又はＶＬを出力する安定状態を有している。また、出力電圧Ｖｏｕｔは、ノイズ導入部から印加されるノイズ（ｎｏｉｓｅ）によって、ＶＨ又はＶＬの状態間を遷移する構成となっている。さらに、出力電圧ＶｏｕｔがＶＨ又はＶＬとなる確率は、外部電圧（入力電圧）Ｖｉｎを用いて制御可能な構成である。また、Ｃ回路は、電圧を電流へ変換する回路である。
【００２３】
（動作）
双安定回路Ｂの時刻ｔに対する出力電圧Ｖｏｕｔは、図１０に示すように、入力電圧Ｖｉｎに応じて、ＶＨ又はＶＬのどちらかの電圧を確率的に出力する。Ｃ回路は、Ｂ回路から出力された電圧を電流へと変換する。出力電圧がＶＨ又はＶＬのとき、Ｃ回路は、ＩＨ又はＩＬの電流を出力する。
双安定回路Ｂの挙動は、図６で説明したポテンシャル上での動力学系で表すことができる。その動力学系は、一方の極小値α又はもう一方の極小値βにおいて安定的に存在することができる。双安定回路Ｂは、α状態ではＶＨを出力し、β状態ではＶＬを出力するものとする。この状態でノイズ（ｎｏｉｓｅ）が印加されると、双安定回路Ｂの挙動は、一定確率でαからβへ、又は、βからαへと状態が遷移する。外部電圧（入力電圧）Ｖｉｎが加わることにより、例えば、図６の破線で示すように、αのポテンシャルがβのポテンシャルに比べて相対的に大きくなった場合には、αからβへの状態遷移確率は、βからαへの状態遷移確率より大きくなる。その結果、β状態の存在確率が大きくなる。このような非線形現象を動作原理とすることで、入力電圧Ｖｉｎに対してＶＨを出力する確率を、シグモイド関数のような非線形な特性に変化させることが可能になる。
【００２４】
（効果）
出力電圧ＶｏｕｔがＶＨ又はＶＬである確率が、入力電圧Ｖｉｎに対してシグモイド関数的に変化する特性（非線形特性）を得ることができる。
【００２５】
（第２実施形態）
（構造）
次に、本発明の第２実施形態による半導体装置を構成するストカスティック回路の構成について説明する。図１１は、第２実施形態による半導体装置のシグモイド関数的な入出力特性を有する回路を構成するストカスティック回路の構成の一例を示す図である。双安定回路Ｂを、図１１に示すように、インバーターを連結したフリップフロップ回路で構成する。フリップフロップ回路で使用するインバーター１、又はインバーター１とインバーター２とに対して、バイアス電圧（入力電圧）Ｖｉｎを印加することにより、図１２に示すように、インバーターの入出力特性が変化する。図１２は、図１１のフリップフロップ回路を構成するインバーター入出力特性を示す図である。
【００２６】
（動作）
図１１のフリップフロップ回路の動作は、ＶｏｕｔとＶｏｕｔ（ＮＯＴ）とを変数とした２次元の動力学系で理解することができる。フリップフロップ回路の動作は、図１３に示すようなバタフライカーブを参照することで理解することができる。図１３は、図１１のフリップフロップ回路を２次元の動力学系で示した図である。
図１３における二本の実線は、それぞれ、インバーター１とインバーター２との入出力特性となっている。二本の実線の交点γとδとは安定点であり、交点Ｓは鞍点である。ここで、鞍点とは、ある方向から見れば極大値であるが、別の方向から見れば極小値となる点をいう。安定点γの出力電圧Ｖｏｕｔは、Ｇｎｄ（グラウンド電圧）である。安定点δの出力電圧Ｖｏｕｔは、Ｖｄｄ（インバータの電源電圧）となる。
【００２７】
それぞれの安定点（γ、δ）付近の状態は、その安定点へ向かうものとなる。安定点（γ、δ）付近の領域が大きければ大きいほど、その安定点（γ、δ）における安定性が高い。安定性は、例えば、鞍点（交点Ｓ）の位置で判断することができる。鞍点（交点Ｓ）が近ければ近いほど、安定性が低くなる。インバーターのバイアス電圧（入力電圧）Ｖｉｎを変化させることによって、鞍点（交点Ｓ）の位置を変えることができる。すなわち、入力電圧Ｖｉｎを変化させることによって、安定点γと安定点δとの安定性を変化させることができる。これにより、出力電圧Ｖｏｕｔが出力される確率を非線形に変化させることができる。
【００２８】
図１４に示すように、入力電圧Ｖｉｎを増加させることにより、インバーター１の入出力特性が実線から破線のように変化する。その結果、二つのインバーター１、２の入出力特性の鞍点（交点Ｓ）がＳ´に変化する。これにより、安定点γは、交点（鞍点）Ｓ´が近くなるため安定性が低くなる。安定点δは、交点（鞍点）Ｓ´から遠くなるため安定性が高くなる。結果的に、入力電圧Ｖｉｎが増加するほどＶｏｕｔはＶｄｄ（インバータの電源電圧）を出力するようになる。また、入力電圧Ｖｉｎに対してＶｏｕｔがＶｄｄを出力する確率は、シグモイド関数のような非線形性をもって増加する。
【００２９】
（効果）
出力電圧ＶｏｕｔがＶｄｄを出力する確率が、入力電圧Ｖｉｎに対してシグモイド関数的に変化する特性（非線形特性）を得ることができる。
【００３０】
（第３実施形態）
（構造）
次に、本発明の第３実施形態による半導体装置を構成するストカスティック回路の構成について説明する。図１５は、第３実施形態による半導体装置のシグモイド関数的な入出力特性を有する回路を構成する双安定回路の構成の一例を示す図である。双安定回路Ｂを、図１５に示すように、ＰＭＯＳのカスコードからなる定電圧源Ｖｐｃａｓと、ＮＭＯＳのカスコードとからなる定電圧源Ｖｎｃａｓとを用いて構成する。
【００３１】
（動作）
電源電圧をＶｄｄとすると、出力電圧Ｖｏｕｔは、Ｇｎｄ（グラウンド電圧）又はＶｄｄ（電源電圧）で安定となる。そして、出力電圧Ｖｏｕｔとして、ノイズによってＧｎｄ（グラウンド電圧）とＶｄｄ（電源電圧）とが確率的に出力する。入力電圧Ｖｉｎは、一方のインバーターのバイアス入力に直接接続される。また、このとき電源電圧Ｖｄｄが出力される確率は、入力電圧Ｖｉｎに応じて変化する。電源電圧Ｖｄｄが出力される確率は、入力電圧Ｖｉｎに対し、シグモイド関数的に非線形に増加する。
【００３２】
（効果）
出力電圧ＶｏｕｔがＶｄｄを出力する確率が、入力電圧Ｖｉｎに対してシグモイド関数的に変化する特性（非線形特性）を得ることができる。
【００３３】
（実施例）
図１６に、図１５の双安定回路の入力電圧Ｖｉｎを変化させたときの双安定回路の出力電圧のシミュレーションを示す。シミュレーションの条件は、電源電圧Ｖｄｄ＝１Ｖ、入力電圧Ｖｉｎ＝０から１Ｖの範囲で変化させたときの時間軸に対する出力電圧Ｖｏｕｔの変化である。そして、出力電圧Ｖｏｕｔが、０から１Ｖの範囲で急激に変化する状態が顕著であり、入力電圧Ｖｉｎが０から１Ｖのほぼ中間となる３点（０．４５Ｖ、０．５Ｖ、０．５５Ｖ）のときの出力電圧Ｖｏｕｔを、Ｃａｄｅｎｃｅ社製回路シミュレーターｓｐｅｃｔｒｅを用いてシミュレーションした。
【００３４】
入力電圧Ｖｉｎを０．５Ｖとした図１６の中央の図に対して、−０．０５Ｖ（Ｖｉｎ＝０．４５Ｖ）（上図）から＋０．０５Ｖ（Ｖｉｎ＝０．５５Ｖ）（下図）の範囲内で、双安定回路の持つ非線形性により、出力電圧Ｖｏｕｔが１Ｖである確率が大きく変化している様子を確認することができる。
また、横軸を入力電圧Ｖｉｎとし、縦軸を、図１５の双安定回路の入力電圧Ｖｉｎを変化させたときの双安定回路の出力電圧Ｖｏｕｔの平均値としたものを図１７に示す。出力電圧Ｖｏｕｔの平均値が、入力電圧Ｖｉｎに対してシグモイド関数的な非線形性を有していることが分かる。
【００３５】
さらに、横軸を入力電圧Ｖｉｎとし、縦軸を、図１５の双安定回路の入力電圧Ｖｉｎを変化させたときの出力電圧Ｖｏｕｔの平均値を温度特性として表わしたものを図１８に示す。図１８において、実線は１７℃による変化、点線は２７℃による変化、破線は３７℃による変化をそれぞれ示している。図１８から分かるように、出力電圧Ｖｏｕｔの平均値は、温度を変化させても殆ど変化していない。これにより、双安定回路は温度安定性が高いことが分かる。
【００３６】
（第４実施形態）
（構造）
次に、本発明の第４実施形態による半導体装置を構成するストカスティック回路の構成について説明する。図１９は、第４実施形態による半導体装置のシグモイド関数的な入出力特性を有する回路を構成するストカスティック回路の構成の一例を示す図であり、インバーターを連結したフリップフロップ回路で構成している。インバーター３、又はインバーター３とインバーター４とに対してバイアス電圧（入力電圧）Ｖｉｎを印加することによりインバーターの特性が変化する。さらに、フリップフロップ回路は、インバーター３又はインバーター４、若しくは、その両方がフリップフロップの二つの安定状態のそれぞれにおいて、安定状態に依存する出力電流ｉｏｕｔが発生する構成となっている。図１９は一例として入力電圧Ｖｉｎ、出力電流ｉｏｕｔともにインバーター３に接続されたものを表している。
【００３７】
（動作）
図１９のフリップフロップの状態は第２実施形態と同様、図１３に示すように、ＶｏｕｔとＶｏｕｔ（ＮＯＴ）とを変数とした安定点（γ、δ）と鞍点（Ｓ）とを有する２次元の動力学系で理解することができる。また、第２実施形態と同様にバイアス電圧（入力電圧）Ｖｉｎを変化させることによってインバーターの入出力特性が変化する。すなわち、動力学系における鞍点Ｓの位置を変化させることで安定点γと安定点δとの安定性を変化させることができる。これにより、このフリップフロップ回路がノイズ環境下におかれたとき、安定点γと安定点δの間を遷移し、結果として、出力電圧Ｖｏｕｔは、図２０に示すように、低電圧ＶＬ（＝Ｇｎｄ）と高電圧ＶＨ（＝Ｖｄｄ）とを確率的に示すようになる。また、Ｖｏｕｔが高電圧、低電圧であるとき、出力電流ｉｏｕｔは、電流ｉＨ、ｉＬを出力するため、結果として、出力電流ｉｏｕｔは、図２１に示すような低電流値ｉＬと高電流値ｉＨとを確率的に出力する。さらに、それぞれの安定点に滞在する確率を入力電圧Ｖｉｎによってシグモイド関数的に非線形に変化させることができる。
【００３８】
（効果）
インバーターを駆動する電流を出力電流として利用することで消費電力を抑えることができる。
【００３９】
（第５実施形態）
（構造）
次に、本発明の第５実施形態による半導体装置を構成するストカスティック回路の構成について説明する。図２２は第５実施形態による半導体装置のシグモイド関数的な入出力特性を有する回路を構成するストカスティック回路の構成の一例を示す図であり、インバーターを連結したフリップフロップ回路で構成している。片方のインバーターはＰＭＯＳに入力電圧を印加している構成とする。出力電流は、前記インバーターの出力電流として発生する。
【００４０】
（動作）
Ｖｏｕｔ、Ｖｏｕｔ（ＮＯＴ）がそれぞれＧｎｄ、Ｖｄｄである安定点のとき出力電流ｉｏｕｔは非常に低く、Ｖｏｕｔ、Ｖｏｕｔ（ＮＯＴ）がそれぞれＶｄｄ、Ｇｎｄである安定点のとき出力電流ｉｏｕｔは高い。この回路がノイズ環境下におかれたときの、この二つの安定点の間を遷移し、ＶｏｕｔがＶｄｄを示す確率が入力電圧Ｖｉｎによってシグモイド関数的に変化する。結果として、入力電圧Ｖｉｎによって平均出力電流ｉｏｕｔはシグモイド関数的に変化する。
【００４１】
（効果）
インバーターを駆動する電流を出力電流として利用することで消費電力を抑えることができる。
【００４２】
（実施例）
図２３に、図２２の双安定回路の入力電圧Ｖｉｎを変化させたときの双安定回路の平均出力電圧のシミュレーションを示す。シミュレーションの条件は、電源電圧Ｖｄｄ＝０．４Ｖである。
【００４３】
出力電流は、出力電圧ＶｏｕｔがＶｄｄを示す確率と、リーク電流の大きさとの積になるため、リーク電流が入力電圧Ｖｉｎに与える影響を加味することで、シグモイド関数的な入出力特性を得ることができる。
【００４４】
（第６実施形態）
（構造）
次に、本発明の第６実施形態による半導体装置を構成するストカスティック回路の構成について説明する。図２４は第６実施形態による半導体装置のシグモイド関数的な入出力特性を有する回路を構成するストカスティック回路の構成の一例を示す図であり、インバーターを連結したフリップフロップ回路で構成している。入力電圧Ｖｉｎと出力電流ｉｏｕｔとはそれぞれ別のインバーターに接続されており、出力電流ｉｏｕｔの大きさを調整するバイアス電圧Ｖｂが、出力電流ｉｏｕｔが流れるインバーターのＰＭＯＳのゲート電圧に接続されている。
【００４５】
（動作）
ノイズによりＶｏｕｔが確率的にＧｎｄ若しくはＶｄｄを示し、ＶｏｕｔがＶｄｄを示していているときに出力電流ｉｏｕｔが高くなる。また、ＶｏｕｔがＶｄｄを示す確率は、入力電圧Ｖｉｎの値を用いてフリップフロップ回路の安定性を変化させることで、シグモイド関数的に変化する。また、出力電流ｉｏｕｔの大きさはバイアス電圧Ｖｂで調整される。
【００４６】
（効果）
インバーターを駆動する電流を出力電流として利用することで消費電力を抑えることができる。また、出力電流が高くなる確率を入力電圧で変化させ、さらに出力電流の大きさをバイアス電圧Ｖｂで変化させることができるため、任意のシグモイド関数的な入出力特性を得ることができる。
【００４７】
（第７実施形態）
次に、本発明の第７実施形態による半導体装置を構成するストカスティック回路の構成について説明する。図２５は、第７実施形態による半導体装置のシグモイド関数的な入出力特性を有するストカスティック回路の構成の一例を示す図である。本実施形態は、図２５に示すように、フリップフロップ回路にリーク素子（ｌｅａｋ）をＶｏｕｔとＶｏｕｔ（ＮＯＴ）を繋ぐように接続した構成とする。また、リーク素子ｌｅａｋはリーク調整電圧Ｖｌｅａｋによって、そのリーク電流の大きさを調整できる構成とする。
【００４８】
（動作）
リーク素子ｌｅａｋによるリーク電流が発生するとフリップフロップ回路の安定性が低下するためノイズによって図１３に示すような安定点(γ、δ)間を遷移する確率が大きくなる。
【００４９】
（効果）
安定点間遷移確率はノイズの大きさに依存するが、リーク調整電圧Ｖｌｅａｋによって、安定点間遷移確率を変化させることができる。したがって、様々なノイズの条件で安定点間遷移確率を一定に動作できるようになる。
【００５０】
（第８実施形態）
（構造）
次に、本発明の第８実施形態による半導体装置を構成するストカスティック回路の構成について説明する。図２６は、第８実施形態による半導体装置のシグモイド関数的な入出力特性を有する回路を構成するストカスティック回路の構成の一例を示す図である。本実施形態は、図２６に示すように、上記第７実施形態の構成で用いたリーク素子ｌｅａｋをＭＯＳＦＥＴによって実装した構成とする。
【００５１】
（動作）
リーク素子がＮＭＯＳの場合、リーク調整電圧Ｖｌｅａｋを大きくするとＮＭＯＳを流れるリーク電流が大きくなる。その結果、フリップフロップの安定性が悪くなり、二つの安定状態の間を遷移する確率が大きくなる。
【００５２】
（効果）
リーク調整電圧Ｖｌｅａｋによってノイズへの耐性を調整することができるため、様々なノイズの条件で回路を駆動することができる。
【００５３】
（実施例）
図２７にリーク調整電圧Ｖｌｅａｋを３５０ｍＶから４００ｍＶまで変化させたときの出力電圧Ｖｏｕｔのシミュレーションの結果を示す。シミュレーション条件は、電源電圧Ｖｄｄ＝０．４Ｖである。リーク調整電圧Ｖｌｅａｋを大きくするほど、出力電圧Ｖｏｕｔが０Ｖと０．４Ｖの間を遷移する確率が大きくなっていることがわかる。
【００５４】
（第９実施形態）
（構造）
次に、本発明の第９実施形態による半導体装置の入力電圧とストカスティック回路との間に、シグモイド関数的な入出力特性を変化させる回路を挿入した構成について説明する。図２８は、基本的な構成である図７において、入力電圧Ｖｉｎとストカスティック回路Ａとの間に、シグモイド関数的な入出力特性を変化させる回路Ｄを挿入した構成の一例である。回路Ｄに入力電圧Ｖｉｎが入力され、回路Ｄの出力電圧Ｖ´ｉｎが、ストカスティック回路Ａに入力される。
【００５５】
（動作）
入力電圧Ｖｉｎと、回路Ｄの出力電圧Ｖ´ｉｎ（ストカスティック回路Ａの入力電圧）とは以下の数式３のような関係性を有している。
【数３】
2018186390.tif 000005
ただし、α０、β０は、任意の定数である。
これにより、例えば、以下の数式４のような、ストカスティック回路Ａにおけるシグモイド関数の入出力特性を、以下の数式５のような、回路Ｄの入力電圧Ｖｉｎの関数とすることができる。これにより、シグモイド関数の形を変化させることができる。
【数４】
2018186390.tif 000006
【数５】
2018186390.tif 000007
【００５６】
（効果）
入力電圧Ｖｉｎとストカスティック回路Ａとの間に、シグモイド関数的な入出力特性を変化させる回路Ｄを挿入することで、多様なシグモイド関数の形を実現することができる。例えば、多様なシグモイド関数の形を実現することにより、多様なシリコンニューロン回路を生成することができる。
【００５７】
（第１０実施形態）
（構造）
次に、本発明の第１０実施形態による半導体装置のシグモイド関数的な入出力特性を有する回路の入力に実装される回路について説明する。図２９は、上記第９実施形態で説明した回路Ｄを、コンデンサＣ１の入力を回路Ｄの入力電圧Ｖｉｎとし、コンデンサＣ１とコンデンサＣ２との分圧回路の出力をストカスティック回路Ａの入力電圧Ｖ´ｉｎとして実装した回路の一例である。
【００５８】
（動作）
コンデンサＣ１とコンデンサＣ２とで構成される回路Ｄは、入力電圧Ｖｉｎと、出力電圧Ｖ´ｉｎ（ストカスティック回路Ａの入力電圧）との間に以下の数式６のような関係性を有している。
【数６】
2018186390.tif 000008
【００５９】
（効果）
回路Ｄはキャパシタを用いた分圧回路で構成されている。そのため、直流電流のリーク（漏れ）に伴う消費電力の損失を極力抑えることができる。また、シグモイド関数の回路形状を変化させることができる。
【００６０】
（第１１実施形態）
（構造）
次に、本発明の第１１実施形態による半導体装置を構成するストカスティック回路の構成について説明する。図３０は、上記第１実施形態（図９）で説明した回路ＣをＭＯＳＦＥＴで構成した回路の一例である。具体的には、双安定回路Ｂの出力電圧ＶｏｕｔをＭＯＳＦＥＴのゲート端子、回路Ｃの出力電流ＩｏｕｔをＭＯＳＦＥＴのソース端子、ＭＯＳＦＥＴの電源電圧Ｖｄｄをドレイン端子にそれぞれ接続している。
【００６１】
（動作）
双安定回路Ｂから出力された出力電圧ＶｏｕｔをＭＯＳＦＥＴのゲート電圧とすることにより、出力電圧Ｖｏｕｔが電源電圧Ｖｄｄの場合には、ＭＯＳＦＥＴのソース端子から出力電流Ｉｏｕｔが流れる。出力電圧ＶｏｕｔがＧｎｄ（グラウンド電圧）の場合には、ＭＯＳＦＥＴのソース端子から出力電流Ｉｏｕｔが流れない。
【００６２】
（効果）
出力電圧Ｖｏｕｔは、電源電圧Ｖｄｄ又はＧｎｄ（グラウンド電圧）のオンオフ信号である。したがって、ＭＯＳＦＥＴに流れる出力電流Ｉｏｕｔがゲート電圧に対して線形性を有していなくても、出力電圧Ｖｏｕｔの平均電圧に依存した出力電流Ｉｏｕｔを得ることができる。この回路は、簡易な構成で実装することが可能である。
【００６３】
（第１２実施形態）
次に、本発明の第１２実施形態による半導体装置の構成について説明する。図３１は、第１２実施形態による半導体装置の構成の一例を示す図である。
図３１に示すように、本実施形態による半導体装置１０は、入力部１と、ストカスティック回路部２と、電流出力部３と、から構成される。
入力部１は、外部から電圧が印加されるものである。電流出力部３は、入力部１に印加された電圧に応じてハイレベル電流（ｉＨ）又はローレベル電流（ｉＬ）を出力するものである。ストカスティック回路部２は、電流出力部３からハイレベル電流（ｉＨ）又はローレベル電流（ｉＬ）が出力される確率を、入力部１に印加される電圧に対して神経活動の数理モデルなどで用いられるシグモイド関数にしたがって変化させるものである。
【００６４】
以上説明したように、本実施形態では、ストカスティック回路Ａを構成する双安定回路Ｂは、出力電圧Ｖｏｕｔとしてハイレベル電圧（ＶＨ）又はローレベル電圧（ＶＬ）といった二つの安定した状態を遷移するデジタル的な回路構成となっている。そのため、デジタル回路の利点である高集積性を実現することができる。また、デジタル回路と同様に温度依存性を排除することができる。さらに、ストカスティック回路Ａは、ＣＭＯＳ構成である。これにより、バイポーラトランジスタ回路と比較して低消費電力化が可能である。
【００６５】
以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【００６６】
この出願は、２０１７年４月７日に出願された日本出願特願２０１７−０７７１６４を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【符号の説明】
【００６７】
１    入力部
２    ストカスティック回路部
３    電流出力部
１０    半導体装置
Ｖｄｄ    電源電圧
Ｇｎｄ    グラウンド電圧
Ｖｉｎ、ｖｉｎ    入力電圧
Ｖｏｕｔ、ｖｏｕｔ    出力電圧
Ｉｏｕｔ、ｉｏｕｔ    出力電流
【図１】
2018186390.tif 000010
【図２】
2018186390.tif 000011
【図３】
2018186390.tif 000012
【図４】
2018186390.tif 000013
【図５】
2018186390.tif 000014
【図６】
2018186390.tif 000015
【図７】
2018186390.tif 000016
【図８】
2018186390.tif 000017
【図９】
2018186390.tif 000018
【図１０】
2018186390.tif 000019
【図１１】
2018186390.tif 000020
【図１２】
2018186390.tif 000021
【図１３】
2018186390.tif 000022
【図１４】
2018186390.tif 000023
【図１５】
2018186390.tif 000024
【図１６】
2018186390.tif 000025
【図１７】
2018186390.tif 000026
【図１８】
2018186390.tif 000027
【図１９】
2018186390.tif 000028
【図２０】
2018186390.tif 000029
【図２１】
2018186390.tif 000030
【図２２】
2018186390.tif 000031
【図２３】
2018186390.tif 000032
【図２４】
2018186390.tif 000033
【図２５】
2018186390.tif 000034
【図２６】
2018186390.tif 000035
【図２７】
2018186390.tif 000036
【図２８】
2018186390.tif 000037
【図２９】
2018186390.tif 000038
【図３０】
2018186390.tif 000039
【図３１】
2018186390.tif 000040
【国際調査報告】
2018186390.tif 000041
2018186390.tif 000042
2018186390.tif 000043
2018186390.tif 000044