(57)【要約】  ２次ΔΣ変調器は、２段積分器、第１の演算部、第２の演算部を有する。前記２段積分器は、それぞれ複数のアダーからなる複数のアダー列を備える。前記複数のアダー列は、第１から第４のアダー列を含む。前記第１のアダー列の初段の入力として、前記第２のアダー列の最後段の出力をフィードバックする。前記第３のアダー列の初段の入力として、前記第４のアダー列の最後段の出力をフィードバックする。前記第１のアダー列において得られる和ビット列を前記第３のアダー列に入力する。前記第２のアダー列において得られる和ビット列を前記第４のアダー列に入力する。前記第１の演算部は、前記第１のアダー列の複数のアダーに供給される入力に基づいて演算し、演算結果を前記第２のアダー列に入力する。前記第２の演算部は、前記第１のアダー列の複数のアダーに供給される入力、及び、前記第３のアダー列の複数のアダーに供給される入力に基づいて演算し、演算結果を前記第４のアダー列に入力する。
2019111884.tif 000002
【特許請求の範囲】
【請求項１】
２段積分器、第１の演算部、第２の演算部を有する２次ΔΣ変調器であって、
前記２段積分器は、
それぞれ複数のアダーからなる複数のアダー列を備え、
前記複数のアダー列は、第１から第４のアダー列を含み、
前記第１のアダー列の初段の入力として、前記第２のアダー列の最後段の出力をフィードバックし、
前記第３のアダー列の初段の入力として、前記第４のアダー列の最後段の出力をフィードバックし、
前記第１のアダー列において得られる和ビット列を前記第３のアダー列に入力し、
前記第２のアダー列において得られる和ビット列を前記第４のアダー列に入力し、
前記第１の演算部は、
前記第１のアダー列の複数のアダーに供給される入力に基づいて演算し、演算結果を前記第２のアダー列に入力し、
前記第２の演算部は、
前記第１のアダー列の複数のアダーに供給される入力、及び、前記第３のアダー列の複数のアダーに供給される入力に基づいて演算し、演算結果を前記第４のアダー列に入力する、
２次ΔΣ変調器。
【請求項２】
前記第１の演算部は、
前記第１のアダー列の複数のアダーに供給される入力に基づいて演算を行う第１のパリティ演算部と、
前記第１のパリティ演算部の演算結果、及び、前記第２のアダー列の出力に基づいて、演算を行い、演算結果を前記第２のアダー列に入力する第１のＸＯＲ部と、
を備え、
前記第２の演算部は、
前記第１のアダー列の複数のアダーに供給される入力、及び、前記第３のアダー列の複数のアダーに供給される入力に基づいて演算を行う第２のパリティ演算部と、
前記第２のパリティ演算部の演算結果、及び、前記第４のアダー列の出力に基づいて、演算を行い、演算結果を前記第４のアダー列に入力する第２のＸＯＲ部と、
を備える請求項１に記載の２次ΔΣ変調器。
【請求項３】
前記第１の演算部は、
前記第１のアダー列の複数のアダーに供給される入力に基づいて演算を行う第１のパリティ演算部と、
前記第１のパリティ演算部の演算結果、及び、前記第２のアダー列の出力に基づいて、演算を行い、演算結果を前記第２のアダー列に入力する第１のＸＯＲ部と、
を備え、
前記第２の演算部は、
前記第１のアダー列の複数のアダーに供給される入力、及び、前記第３のアダー列の複数のアダーに供給される入力に基づいて演算を行う第２のパリティ演算部と、
前記第２のパリティ演算部の演算結果、前記第４のアダー列の出力、及び、前記第２のアダー列の出力に基づいて、演算を行い、演算結果を前記第４のアダー列に入力する第３のＸＯＲ部と、
を備える請求項１に記載の２次ΔΣ変調器。
【請求項４】
前記第２のアダー列の出力を遅延させる第１の遅延素子と、
前記第４のアダー列の出力を遅延させる第２の遅延素子と、
をさらに備え、
前記第１の演算部は、
前記第１のアダー列の複数のアダーに供給される入力に基づいて演算を行う第１のパリティ演算部と、
前記第１のパリティ演算部が出力する演算結果を遅延させる第３の遅延素子と、
前記第３の遅延素子の出力、及び、前記第１の遅延素子の出力に基づいて、演算を行い、演算結果を前記第２のアダー列に入力する第４のＸＯＲ部と、
を備え、
前記第２の演算部は、
前記第１のアダー列の複数のアダーに供給される入力に基づいて演算を行う第３のパリティ演算部と、
前記第３のパリティ演算部が出力する演算結果を遅延させる第４の遅延素子と、
前記第４の遅延素子の出力、及び、前記第３のアダー列の複数のアダーに供給される入力に基づいて演算を行う第４のパリティ演算部と、
前記第４のパリティ演算部が出力する演算結果を遅延させる第５の遅延素子と、
前記第５の遅延素子の出力、及び、前記第２の遅延素子の出力に基づいて、演算を行い、演算結果を前記第４のアダー列に入力する第５のＸＯＲ部と、
を備える請求項１に記載の２次ΔΣ変調器。
【請求項５】
前記第２のアダー列は、
前記第２のアダー列の前記複数のアダーのうちの一部のアダーを有するｐ個のサブアダー列である第１のサブアダー列から第ｐ（ｐは２以上の整数）のサブアダー列までのサブアダー列、
を備え、
前記第４のアダー列は、
前記第４のアダー列の前記複数のアダーのうちの一部のアダーを有するｐ個のサブアダー列である第ｐ＋１のサブアダー列から第２ｐのサブアダー列までのサブアダー列、
を備え、
前記第１の演算部は、
第１から第ｍのパリティ演算部（ｍは２以上ｐ以下の整数）を含む複数のパリティ演算部と、第１から第ｍのＸＯＲ部を含む複数のＸＯＲ部とを備え、
前記第１のパリティ演算部は、
前記第１のサブアダー列の複数のアダーに供給される入力に基づいて演算を行い、
前記第１のＸＯＲ部は、
前記第１のパリティ演算部の演算結果、及び、前記第ｐのサブアダー列の出力に基づいて、演算を行い、演算結果を前記第２のサブアダー列に入力し、
前記第ｍのパリティ演算部は、
前記第ｍ−１のパリティ演算部の演算結果に基づいて、演算を行い、演算結果を第ｍのＸＯＲ部に入力し、
前記第ｍのＸＯＲ部は、
前記第ｍのパリティ演算部の演算結果、及び、前記第ｐのサブアダー列の出力に基づいて、演算を行い、ｍがｐ以外の場合は、演算結果を前記第ｍ＋１のサブアダー列に入力し、
前記第２の演算部は、
第ｐ＋１から第ｋのパリティ演算部（ｋはｐ＋２以上かつ２ｐ以下の整数）を含む複数のパリティ演算部と、第ｐ＋１から第ｋのＸＯＲ部を含む複数のＸＯＲ部とを備え、
前記第ｐ＋１のパリティ演算部は、
前記第１のサブアダー列の複数のアダーに供給される入力、及び、前記第ｐ＋１のサブアダー列の複数のアダーに供給される入力に基づいて演算を行い、
前記第ｐ＋１のＸＯＲ部は、
前記第ｐ＋１のパリティ演算部の演算結果、及び、前記第２ｐのサブアダー列の出力に基づいて、演算を行い、演算結果を前記第ｐ＋２のサブアダー列に入力し、
前記第ｋのパリティ演算部は、
前記第ｋ−１のパリティ演算部の演算結果に基づいて、演算を行い、演算結果を前記第ｋのＸＯＲ部に入力し、
前記第ｋのＸＯＲ部は、
前記第ｋのパリティ演算部の演算結果、及び、前記第２ｐのサブアダー列の出力に基づいて、演算を行い、ｋが２ｐ以外の場合は、演算結果を前記第ｋ＋１のサブアダー列に入力する、
請求項１に記載の２次ΔΣ変調器。
【請求項６】
請求項１から請求項５の何れか一項に記載の２次ΔΣ変調器を備える送信機と、
前記送信機と同様の送信機を備える別の無線機が変調した信号を復調する受信機と、
を備える無線機。
【請求項７】
それぞれ複数のアダーからなり、第１から第４のアダー列を含む複数のアダー列を備える２段積分器、第１の演算部、第２の演算部を有する２次ΔΣ変調器が行う信号処理方法であって、
前記第１のアダー列の初段の入力として、前記第２のアダー列の最後段の出力をフィードバックし、
前記第３のアダー列の初段の入力として、前記第４のアダー列の最後段の出力をフィードバックし、
前記第１のアダー列において得られる和ビット列を前記第３のアダー列に入力し、
前記第２のアダー列において得られる和ビット列を前記第４のアダー列に入力し、
前記第１の演算部によって、前記第１のアダー列の複数のアダーに供給される入力に基づいて演算し、演算結果を前記第２のアダー列に入力し、
前記第２の演算部によって、前記第１のアダー列の複数のアダーに供給される入力、及び、前記第３のアダー列の複数のアダーに供給される入力に基づいて演算し、演算結果を前記第４のアダー列に入力する、
ことを含む２次ΔΣ変調器が行う信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は２次ΔΣ変調器、無線機、及び、２次ΔΣ変調器が行う信号処理方法に関する。
【背景技術】
【０００２】
無線通信において、様々な周波数帯を有効に利用することが求められており、それに伴い、さまざまな周波数に対応する無線装置が求められている。さまざまな周波数に対応する送信機としては、ΔΣ変調器などを用いた周波数に依存しない１ビットデジタル送信機が研究されている。
特許文献１には、関連する技術として、１次ΔΣ変調の高速化に関する技術が開示されている。
非特許文献１には、関連する技術として、１次ΔΣ変調の高速化に関する技術が開示されている。
非特許文献２には、関連する技術として、２次ΔΣ変調の高速化に関する技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２０１７／０３７８８０号
【非特許文献】
【０００４】
【非特許文献１】Masaaki Tanio, Shinichi Hori, Noriaki Tawa, Tomoyuki Yamase, and Kazuaki Kunihiro, “An FPGA-based All-Digital Transmitter with 28-GHz Time-Interleaved Delta-Sigma Modulation”, IEEE IMS Symp, pp. 1-4, MAY 2016.
【非特許文献２】Masaaki Tanio, Shinichi Hori, Noriaki Tawa and Kazuaki Kunihiro, “An FPGA-based All-Digital Transmitter with 9.6-GHz 2nd order Time-Interleaved Delta-Sigma Modulation for 500-MHz bandwidth”, IEEE IMS Symp, pp. 1-4, JUNE 2017.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、２次ΔΣ変調の高速化として、非特許文献２に記載されている下位ビットの演算において、非特許文献１に記載されている技術を適用することが考えられる。
この場合、２次ΔΣ変調を行う処理部として、例えば、図１８に示すような構成が考えられる。また、図１８に示す２次ΔΣ変調を行う処理部による処理のタイムチャートは、図１９のようになる。図１８に示す構成では、前段ＴＩ−アキュムレータに関しては、パリティ演算部を用いた並列動作が実現されている。一方で、後段に関しては演算を並列化できない。その結果、１クロックの間に、後段のＴＩ−アキュムレータに相当するＮ個（ＮはＴｉｍｅＩｎｔｅｒｌｅａｖｅのＣｈａｎｎｅｌ数に相当）のフルアダーの演算をすべて終える必要があるため、動作クロックに限界がある。
つまり、非特許文献１に記載されている技術と非特許文献２に記載されている技術とを組み合わせても高速化には限界がある。
そこで、２次ΔΣ変調器において、高速に演算することのできる技術が求められている。【０００６】
本発明の各態様の目的の一例は、上記の課題を解決することのできる２次ΔΣ変調器、無線機、及び、２次ΔΣ変調器が行う信号処理方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の第一の態様によれば、２次ΔΣ変調器は、２段積分器、第１の演算部、第２の演算部を有する。前記２段積分器は、それぞれ複数のアダーからなる複数のアダー列を備える。前記複数のアダー列は、第１から第４のアダー列を含む。前記第１のアダー列の初段の入力として、前記第２のアダー列の最後段の出力をフィードバックする。前記第３のアダー列の初段の入力として、前記第４のアダー列の最後段の出力をフィードバックする。前記第１のアダー列において得られる和ビット列を前記第３のアダー列に入力する。前記第２のアダー列において得られる和ビット列を前記第４のアダー列に入力する。前記第１の演算部は、前記第１のアダー列の複数のアダーに供給される入力に基づいて演算し、演算結果を前記第２のアダー列に入力する。前記第２の演算部は、前記第１のアダー列の複数のアダーに供給される入力、及び、前記第３のアダー列の複数のアダーに供給される入力に基づいて演算し、演算結果を前記第４のアダー列に入力する。【０００８】
本発明の第二の態様によれば、無線機は、上記２次ΔΣ変調器を備える送信機と、前記送信機と同様の送信機を備える別の無線機が変調した信号を復調する受信機と、を備える。【０００９】
本発明の第三の態様によれば、２次ΔΣ変調器が行う信号処理方法は、それぞれ複数のアダーからなり、第１から第４のアダー列を含む複数のアダー列を備える２段積分器、第１の演算部、第２の演算部を有する２次ΔΣ変調器が行う信号処理方法であって、前記第１のアダー列の初段の入力として、前記第２のアダー列の最後段の出力をフィードバックし、前記第３のアダー列の初段の入力として、前記第４のアダー列の最後段の出力をフィードバックし、前記第１のアダー列において得られる和ビット列を前記第３のアダー列に入力し、前記第２のアダー列において得られる和ビット列を前記第４のアダー列に入力し、前記第１の演算部によって、前記第１のアダー列の複数のアダーに供給される入力に基づいて演算し、演算結果を前記第２のアダー列に入力し、前記第２の演算部によって、前記第１のアダー列の複数のアダーに供給される入力、及び、前記第３のアダー列の複数のアダーに供給される入力に基づいて演算し、演算結果を前記第４のアダー列に入力する、ことを含む。
【発明の効果】
【００１０】
本発明の各態様によれば、２次ΔΣ変調器において、高速に演算することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１実施形態による無線機の構成を示す図である。
【図２】本発明の第１実施形態による送信機の構成を示す図である。
【図３】本発明の第１実施形態によるＴＩ−ΔΣ変調部の構成を示す図である。
【図４】本発明の第１実施形態によるＴＩ−２段アキュムレータの構成を示す図である。
【図５】本発明の第１実施形態による第１前処理部及び第２前処理部の構成を示す図である。
【図６】本発明の第１実施形態によるデジタル変調器の動作のタイムチャートを示す図である。
【図７】本発明の第２実施形態による無線機の構成を示す図である。
【図８】本発明の第２実施形態による第１前処理部の構成を示す図である。
【図９】本発明の第２実施形態によるデジタル変調器の動作のタイムチャートを示す図である。
【図１０】本発明の第３実施形態による無線機の構成を示す図である。
【図１１】本発明の第４実施形態による前段のＴＩ−アキュムレータの構成を示す図である。
【図１２】本発明の第４実施形態による後段のＴＩ−アキュムレータの構成を示す図である。
【図１３】本発明の第４実施形態による第３前処理部及び第４前処理部の構成を示す図である。
【図１４】本発明の第４実施形態によるデジタル変調器の動作の第１のタイムチャートを示す図である。
【図１５】本発明の第４実施形態によるデジタル変調器の動作の第２のタイムチャートを示す図である。
【図１６】本発明の実施形態によるデジタル変調器を示す図である。
【図１７】少なくとも１つの実施形態に係るコンピュータの構成を示す概略ブロック図である。
【図１８】課題を説明するための第１の図である。
【図１９】課題を説明するための第２の図である。
【発明を実施するための形態】
【００１２】
＜第１実施形態＞
以下、図面を参照しながら実施形態について詳しく説明する。
本発明の第１実施形態による無線機１は、図１に示すように、送信機１０、受信機２０を備える。送信機１０は、２次ΔΣ変調器を有する送信機であり、変調の対象となる信号を複数のアダー列に分解して信号処理を行うことで、高速に演算を行う送信機である。
【００１３】
送信機１０は、図２に示すように、デジタル変調器１０１、Ｄ級アンプ１０２、バンドパスフィルタ１０３、アンテナ１０４を備える。
デジタル変調器１０１は、Ｉ信号とＱ信号を入力として、２値のパルス列を生成する２次ΔΣ変調器である。デジタル変調器１０１は、生成した２値のパルス列をＤ級アンプ１０２に出力する。
Ｄ級アンプ１０２は、デジタル変調器１０１から２値のパルス列を受ける。Ｄ級アンプ１０２は、２値のパルス列をそのパルスパターンを保ったまま増幅する。Ｄ級アンプ１０２は、増幅後の２値のパルス列をバンドパスフィルタ１０３に出力する。
バンドパスフィルタ１０３は、Ｄ級アンプ１０２から増幅後の２値のパルス列を受ける。バンドパスフィルタ１０３は、受けた２値のパルス列のうち、所望帯域（キャリア周波数近傍）以外の周波数成分を除去し、ＲＦ信号を生成する。バンドパスフィルタ１０３は、ＲＦ信号をアンテナ１０４に出力する。
アンテナ１０４は、バンドパスフィルタ１０３からＲＦ信号を受ける。アンテナ１０４は、受けたＲＦ信号を送信機１０の外部に送信する。
【００１４】
次に、デジタル変調器１０１について説明する。
デジタル変調器１０１は、図２に示すように、補間部１０１１ａ、１０１１ｂ、ＴＩ（Ｔｉｍｅ  ｉｎｔｅｒｌｅａｖｅｄ）−ΔΣ変調部（図２では、ＴＩ−ＤＳＭ）１０１２ａ、１０１２ｂ、デジタルアップコンバータ１０１３、シリアライザー１０１４を備える。
補間部１０１１ａ、１０１１ｂのそれぞれは、Ｉ信号及びＱ信号のオーバーサンプルを行う。補間部１０１１ａ、１０１１ｂのそれぞれは、オーバーサンプル後の信号をＮ個ごとに１セットとし、後段のＴＩ−ΔΣ変調部１０１２ａ、１０１２ｂにＮ組１セットの信号を並列に出力する。なお、Ｎは後段のＴＩ−ΔΣ変調部１０１２ａ、１０１２ｂにおけるタイムインターリーブのチャネル数に相当する。
ＴＩ−ΔΣ変調部１０１２ａ、１０１２ｂのそれぞれは、Ｎチャネルのタイムインターリーブを行ったΔΣ変調を実行して、Ｎチャネルの信号を出力する。
デジタルアップコンバータ１０１３は、入力するＩＱの１ビット信号列に対して、デジタルアップコンバートを行う。デジタルアップコンバータ１０１３は、デジタルアップコンバートしたＩのデータＮ個とＱのデータＮ個とを併合した２Ｎ個のデータを１セットのビット信号列にする。デジタルアップコンバータ１０１３は、１セットのビット信号列をシリアライザー１０１４に出力する。
シリアライザー１０１４は、パラレル−シリアル変換により、２Ｎ個からなる１セットのビット信号列を１ビットの高速な信号に変換する。具体的には、シリアライザー１０１４より前段におけるビット信号列の周波数をＭとしたとき、シリアライザー１０１４が出力する周波数は、「Ｍ×２Ｎ」となる。
【００１５】
次に、ＴＩ−ΔΣ変調部１０１２ａ、１０１２ｂの動作について説明する。
ＴＩ−ΔΣ変調部１０１２ａ、１０１２ｂのそれぞれは、図３に示すように、遅延部１０１５、Ｌ個のＴＩ−２段アキュムレータ１０１６、Ｎ直列接続チャネルビット演算部１０１７を備える。
遅延部１０１５は、Ｌ桁、Ｎチャネルのビット信号列を、桁ごとに異なる時間だけ遅延させる。遅延部１０１５は、遅延させたＮチャネルのビット信号列を複数のＴＩ−２段アキュムレータ１０１６に出力する。このとき、遅延部１０１５が遅延させる遅延量は、ＴＩ−２段アキュムレータ１０１６が動作する上で必要となる伝搬遅延量以上の遅延量を一単位（図３では「Ｄ」で示されている）として、下位の桁から順に遅延量を増やす。こうすることにより、ＴＩ−２段アキュムレータ１０１６で生じる伝搬遅延量の影響を打ち消すことができ、全体として同期を取ることができる。
各ＴＩ−２段アキュムレータ１０１６は、ＴＩ−アキュムレータ１０１６ａ、１０１６ｂを備える。各ＴＩ−２段アキュムレータ１０１６は、入力信号であるＴＩ−ｉｎ信号を桁ごとに処理するように階層構造となっている。
【００１６】
以下、ｉ層目(ｉは、０〜（Ｌ−１）の整数)のＴＩ−２段アキュムレータ１０１６について説明する。
ＴＩ−アキュムレータ１０１６ａは、遅延部１０１５から出力されるＮチャネルの入力信号ＩＮｉ、及び、Ｎチャネルの繰り上がりビットＣＡｉを入力する。ＴＩ−アキュムレータ１０１６ａは、入力した入力信号ＩＮｉと繰り上がりビットＣＡｉとについて演算を行い、Ｎチャネルの繰り上がりビットＣＡｉ＋１、及び、Ｎチャネルの和ビットＳＡiを出力する。ＴＩ−アキュムレータ１０１６ａは、Ｎチャネルの和ビットＳＡiをＴＩ−アキュムレータ１０１６ｂに出力する。すなわち、ＴＩ−アキュムレータ１０１６ａは、前段のＴＩ−アキュムレータである。また、ＴＩ−アキュムレータ１０１６ｂは、後段のＴＩ−アキュムレータである。なお、ＣＡｉは、（ｉ＋１）層目のＴＩ−２段アキュムレータ１０１６のＴＩ−アキュムレータ１０１６ａの入力信号となる。
【００１７】
ＴＩ−アキュムレータ１０１６ｂは、ＴＩ−アキュムレータ１０１６ａの出力であるＮチャネルの和ビットＳＡi、及び、Ｎチャネルの繰り上がりビットＣＢiの入力を受ける。ＴＩ−アキュムレータ１０１６ｂは、入力した和ビットＳＡiと繰り上がりビットＣＢiとについて演算を行い、Ｎチャネルの繰り上がりビットＣＢｉ＋１を出力する。なお、ＣＢｉは、（ｉ＋１）層目のＴＩ−２段アキュムレータ１０１６のＴＩ−アキュムレータ１０１６ｂの入力信号となる。
【００１８】
Ｎ直列接続チャネルビット演算部１０１７は、（Ｌ−１）層のＴＩ−２段アキュムレータ１０１６の出力信号ＣＡＬとＣＢＬを受ける。Ｎ直列接続チャネルビット演算部１０１７は、受けた信号ＣＡＬとＣＢＬとについて演算を行い、Ｎチャネルのビット信号列ＴＩ−ｏｕｔを出力する。なお、ここでの処理に関しては、非特許文献２と同様であるため詳細な説明は省略する。
【００１９】
ここで、ＴＩ−２段アキュムレータ１０１６についてより詳細に説明する。
ＴＩ−アキュムレータ１０１６ａは、図４に示すように、Ｎ個のＦＡ（Ｆｕｌｌ  Ａｄｄｅｒ）１０１６ａ１、（３Ｎ＋２）個の遅延素子（Ｄ）１０１６ａ２、第１前処理部１０１６ａ３（第１の演算部の一例）、第１ＸＯＲ部１０１６ａ４（第１の演算部の一例）を備える。
ＴＩ−アキュムレータ１０１６ｂは、Ｎ個のＦＡ１０１６ｂ１、（２Ｎ＋２）個の遅延素子（Ｄ）１０１６ｂ２、第２前処理部１０１６ｂ３（第２の演算部の一例）、第２ＸＯＲ部１０１６ｂ４（第２の演算部の一例）を備える。
【００２０】
まず、図４に示すＴＩ−アキュムレータ１０１６ａについて説明する。
ＴＩ−アキュムレータ１０１６ａが備えるＮ個のＦＡ１０１６ａ１は、図４に示すように、ＦＡ１０１６ａ１の和ビットについて直列接続された２組のＦＡ１０１６ａ１の列によって構成される。なお、ＦＡ１０１６ａ１それぞれのインデックスは、ＦＡ１０１６ａ１の入力のインデックスと対応して１〜Ｎが割り振られている。１組目のＦＡ１０１６ａ１の列は、インデックス１〜ＫのＦＡ１０１６ａ１で構成されている。２組目のＦＡ１０１６ａ１の列は、インデックス（Ｋ＋１）〜ＮのＦＡ１０１６ａ１で構成されている。なお、本発明の第１実施形態では、偶数のインデックスが付与された信号を分岐して並列に演算処理する場合の無線機１について説明する。なお、奇数のインデックスが付与された信号を分岐して並列に演算処理する場合の無線機１については、本発明の第３実施形態において説明する。
【００２１】
遅延素子（Ｄ）１０１６ａ２は、例えば、Ｄラッチである。遅延素子（Ｄ）１０１６ａ２のうちのＮ個の遅延素子（Ｄ）１０１６ａ２ａは、ＦＡ１０１６ａ１の演算の結果得られる各々の繰り上がりビット（ｃａ１〜ｃａＮ）を遅延させる。また、Ｎ個の遅延素子（Ｄ）１０１６ａ２ａは入力信号(ＩＮ１〜ＩＮＮ)を遅延させる。Ｎ個の遅延素子（Ｄ）１０１６ａ２ａは、遅延させたビットをＮチャネルの繰り上がり信号ＣＡｉ＋１として出力し、上層のＴＩ−２段アキュムレータ１０１６に入力される。なお、１個の遅延素子（Ｄ）１０１６ａ２ａは、第１前処理部１０１６ａ３の出力を遅延させて、第１ＸＯＲ部１０１６ａ４の入力信号として用いられる。
【００２２】
最後段のＦＡ１０１６ａ１（インデックスＮ）の和ビット出力（ｓａＮ）は、遅延素子（Ｄ）１０１６ａ２により遅延された後、第１ＸＯＲ部１０１６ａ４の入力信号および初段のＦＡ１０１６ａ１（インデックス１）の入力信号として用いられる。
このように、ＴＩ−アキュムレータ１０１６ａは、Ｎチャネルの入力信号ＩＮi=［ｉｎｉ，１  ｉｎｉ，２  ・・・  ｉｎｉ，Ｎ］と、Ｎチャネルの繰り上がり信号ＣＡｉ＝［ｃａｉ，１  ｃａｉ，２  ・・・  ｃａｉ，Ｎ］との入力を受ける。これら２Ｎ個のビットは、前述のとおり２Ｎ個の遅延素子（Ｄ）１０１６ａ２によって１クロック分遅延された後、Ｎ個のＦＡ１０１６ａ１に各々入力される。
Ｎ個のＦＡ１０１６ａ１は、３つの入力信号について全加算を行い、繰り上がりビットと和ビットを出力する。Ｎ個の和ビット（ｓａ１〜ｓａＮ）は、和ビットＳＡｉとして束ねられた後、ＴＩ−アキュムレータ１０１６ｂに入力される。
入力信号のうち、前半の１〜Ｋ（Ｋは１以上Ｎ未満の整数）のインデックスが付与された入力信号は、第１前処理部１０１６ａ３の入力信号として用いられる。
【００２３】
次に、第１前処理部１０１６ａ３、第２前処理部１０１６ｂ３について説明する。
第１前処理部１０１６ａ３は、図５に示すように、第１パリティ演算部１０１６ａ３１、パリティ演算部１０１６ａ３２を備える。
第２前処理部１０１６ｂ３は、図５に示すように、パリティ演算部１０１６ｂ３１を備える。
なお、パリティ演算部１０１６ａ３２とパリティ演算部１０１６ｂ３１とで、第２パリティ演算部１０１６ａｂを構成する。
【００２４】
第１前処理部１０１６ａ３は、２Ｋ個のビットｉｎｉ，１  ｉｎｉ，２  ・・・  ｉｎｉ，Ｋ、ｃａｉ，１  ｃａｉ，２  ・・・  ｃａｉ，Ｋの入力を受け、２ビット（ａＫとａｔｂＫ）を出力する。第１パリティ演算部１０１６ａ３１は、入力される２Ｋ個のビットについてパリティ演算を行い、演算結果を１ビット（ａＫ）で出力する。第１パリティ演算部１０１６ａ３１の出力ａＫは、前述のとおり遅延素子（Ｄ）１０６２ａ２により遅延された後、第１ＸＯＲ部１０１６ａ４に入力される。
なお、第１パリティ演算部１０１６ａ３１の入力は、上記のように２Ｋ個のビットのすべてを用いる必要はない。特に、補間部１０１１ａおよび１０１１ｂがオーバーサンプルを行う際に０次ホールドを用いた場合、ｉｎｉ，１＝ｉｎｉ，２、ｉｎｉ，３＝ｉｎｉ，４、・・・、ｉｎｉ，Ｋ−１＝ｉｎｉ，Ｋのように同じ値が続く場合が存在する。この場合、Ｋビット分（ｉｎｉ，１  ｉｎｉ，２  ・・・  ｉｎｉ，Ｋ）のパリティは、値に寄らずに０となる。そのため、これらＫビット（ｉｎｉ，１  ｉｎｉ，２  ・・・ ｉｎｉ，Ｋ）の入力は省略することができ、入力ビットは、ｃａｉ，１  ｃａｉ，２  ・・・  ｃａｉ，ＫのＫビットとなる。このように、第１パリティ演算部１０１６ａ３１がＫビット分の入力を省略して演算する構成も、本発明の実施形態に含まれる。
【００２５】
第１ＸＯＲ部１０１６ａ４は、２つの入力信号（第１パリティ演算部１０１６ａ３１の出力の遅延された後の信号、及び、最後段のＦＡ１０１６ａ１の出力の遅延された後の信号）について、ＸＯＲ演算を行う。第１ＸＯＲ部１０１６ａ４は、直列接続されたインデックスが（Ｋ＋１）のＦＡ１０１６ａ１に演算結果を出力する。
【００２６】
パリティ演算部１０１６ａ３２は、上記の２Ｋ個のビットのうち、偶数のインデックスが付与されたＫ個のビット（ｉｎｉ，２  ｉｎｉ，４  ・・・  ｉｎｉ，Ｋ、ｃａｉ，２  ｃａｉ，４  ・・・  ｃａｉ，Ｋ）を入力としてパリティ演算を行う。パリティ演算部１０１６ａ３２は、演算結果を１ビット（ａｔｂＫ）で出力する。パリティ演算部１０１６ａ３２の出力ａｔｂＫは、第２前処理部１０１６ｂ３に入力される。
【００２７】
次に、図４に示すＴＩ−アキュムレータ１０１６ｂについて説明する。
ＴＩ−アキュムレータ１０１６ｂが備えるＮ個のＦＡ１０１６ｂ１は、図４に示すように、ＴＩ−アキュムレータ１０１６ａと同様に、ＦＡ１０１６ｂ１の和ビットについて直列接続された２組のＦＡ１０１６ｂ１の列によって構成される。なお、ＦＡ１０１６ｂ１それぞれのインデックスは、ＦＡ１０１６ｂ１の入力のインデックスと対応して１〜Ｎが割り振られている。１組目のＦＡ１０１６ｂ１の列は、インデックス１〜ＫのＦＡ１０１６ｂ１で構成されている。２組目のＦＡ１０１６ｂ１の列は、インデックス（Ｋ＋１）〜ＮのＦＡ１０１６ｂ１で構成されている。
【００２８】
遅延素子（Ｄ）１０１６ｂ２は、例えば、Ｄラッチである。そのうちのＮ個の遅延素子（Ｄ）１０１６ｂ２ａは、ＦＡ１０１６ｂ１の演算の結果得られる各々の繰り上がりビット（ｃａ１〜ｃａＮ）を遅延させる。Ｎ個の遅延素子（Ｄ）１０１６ｂ２は、遅延させたビットをＮチャネルの繰り上がり信号ＣＡｉ＋１として出力し、上層のＴＩ−２段アキュムレータ１０１６に入力される。なお、１個の遅延素子（Ｄ）１０１６ｂ２ａは、第２前処理部１０１６ｂ３の出力を遅延させて、第２ＸＯＲ部１０１６ｂ４の入力信号として用いられる。
【００２９】
最後段のＦＡ１０１６ｂ１（インデックスＮ）の和ビット出力（ｓａＮ）は、遅延素子（Ｄ）１０１６ｂ２により遅延された後、第２ＸＯＲ部１０１６ｂ４の入力信号および初段のＦＡ１０１６ｂ１（インデックス１）の入力信号として用いられる。
ＴＩ−アキュムレータ１０１６ｂは、Ｎチャネルの和ビット信号ＳＡi=［ｓａｉ，１  ｓａｉ，２  ・・・  ｓａｉ，Ｎ］と、Ｎチャネルの繰り上がり信号ＣＢｉ＝［ｃｂｉ，１  ｃｂｉ，２  ・・・  ｃｂｉ，Ｎ］との入力を受ける。これら２Ｎ個のビットのうち、和ビット信号ＳＡiは、Ｎ個のＦＡ１０１６ｂ１に各々入力される。また、２Ｎ個のビットのうち、繰り上がり信号ＣＢｉは、前述のとおりＮ個の遅延素子（Ｄ）１０１６ｂ２によって１クロック分遅延された後、ｃｂｉ，１Ｄ  ｃｂｉ，２Ｄ  ・・・  ｃｂｉ，NＤとしてＮ個のＦＡ１０１６ｂ１に各々入力される。
Ｎ個のＦＡ１０１６ｂ１は、３つの入力信号について全加算を行い、繰り上がりビットと和ビットを出力する。
入力信号のうち、前半の１〜Ｋ（Ｋは１以上Ｎ未満の整数）までのインデックスが付与された入力信号は、第２前処理部１０１６ｂ３の入力信号として用いられる。
【００３０】
第２前処理部１０１６ｂ３において、パリティ演算部１０１６ｂ３１は、（Ｋ＋１）個のビット（ａｔｂＫ、ｃｂｉ，１Ｄ  ｃｂｉ，２Ｄ  ・・・  ｃｂｉ，ＫＤ）を入力信号として、パリティ演算を行う。パリティ演算部１０１６ｂ３１は、演算結果を１ビット（ｂＫ）で出力する。
パリティ演算部１０１６ｂ３１の出力ｂＫは、前述のとおり遅延素子１０６２ｂ２によって遅延された後、第２ＸＯＲ部１０１６ｂ４に入力される。
【００３１】
第２ＸＯＲ部１０１６ｂ４は、２つの入力信号（パリティ演算部１０１６ｂ３１の出力の遅延された後の信号、及び、最後段のＦＡ１０１６ｂ１の出力の遅延された後の信号）について、ＸＯＲ演算を行う。第２ＸＯＲ部１０１６ｂ４は、直列接続されたインデックスが（Ｋ＋１）のＦＡ１０１６ａ１に演算結果を出力する。
【００３２】
なお、パリティ演算部１０１６ａ３２とパリティ演算部１０１６ｂ３１は、合わせて１つの第２パリティ演算部１０１６ａｂとすることも可能である。その場合、入力信号は、ｉｎｉ，２  、ｉｎｉ，４  ・・・  ｉｎｉ，Ｋ、ｃａｉ，２  ｃａｉ，４  ・・・  ｃａｉ，Ｋ、ｃｂｉ，１Ｄ  ｃｂｉ，２Ｄ  ・・・  ｃｂｉ，ＫＤの２Ｋ個のビットである。第２パリティ演算部１０１６ａｂは、それら２Ｋ個のビットについてパリティ演算を行うことで、出力ｂＫを得る。
【００３３】
図６は、デジタル変調器１０１の動作のタイムチャートを示す図である。以下、図６に示すタイムチャートについて説明する。
１回目のクロックにより、第１パリティ演算部１０１６ａ３１の出力ａＫ、パリティ演算部１０１６ａ３２の出力ａｔｂＫが得られる。また、この出力ａｔｂＫを用いてパリティ演算部１０１６ｂ３１の出力ｂＫが得られる。
２回目のクロックにより、１回目で得られたａＫは、第１ＸＯＲ部１０１６ａ４に入力される。その結果、ＴＩ−アキュムレータ１０１６ａにおける（Ｋ＋１）番目のＦＡ１０１６ａ１の入力に相当する和ビットｓａＫが得られる。これにより、ＴＩ−アキュムレータ１０１６ａにおいて、ＦＡ１０１６ａ１の並列演算（１番目〜Ｋ番目、（Ｋ＋１）番目〜Ｎ番目）が可能となる。
また、１回目のクロックにより得られたパリティ演算部１０１６ｂ３１の出力ｂＫは、第２ＸＯＲ部１０１６ｂ４に入力される。その結果と、第２ＸＯＲ部１０１６ｂ４は、和ビットｓｂＫを、インデックスが（Ｋ＋１）のＦＡ１０１６ｂ１に出力する。これにより、ＴＩ−アキュムレータ１０１６ｂにおいて、ＦＡ１０１６ａ２の並列演算（１番目〜Ｋ番目、（Ｋ＋１）番目〜Ｎ番目）が可能となる。
【００３４】
以上、本発明の第１実施形態による無線機１について説明した。
無線機１において、デジタル変調器１０１は、第１のアダー列（インデックス１〜Ｋが付与されたＦＡ１０１６ａ１によって構成されるアダー列）の複数のアダーに供給される入力に基づいて演算を行う第１前処理部１０１６ａ３を備える。デジタル変調器１０１は、第１前処理部１０１６ａ３の演算結果、及び、第２のアダー列（インデックス（Ｋ＋１）〜Ｎが付与されたＦＡ１０１６ａ１によって構成されるアダー列）の出力に基づいて、演算を行い、演算結果を第２のアダー列に入力する第１ＸＯＲ部１０１６ａ４を備える。第１のアダー列の複数のアダーに供給される入力、及び、第３のアダー列（インデックス１〜Ｋが付与されたＦＡ１０１６ｂ１によって構成されるアダー列）の複数のアダーに供給される入力に基づいて演算を行う第２前処理部１０１６ｂ３を備える。デジタル変調器１０１は、第２前処理部１０１６ｂ３の演算結果、及び、第４のアダー列（インデックス（Ｋ＋１）〜Ｎが付与されたＦＡ１０１６ｂ１によって構成されるアダー列）の出力に基づいて、演算を行い、演算結果を第４のアダー列に入力する第２ＸＯＲ部１０１６ｂ４を備える。
デジタル変調器１０１がこのように構成されることで、本発明の第１実施形態による無線機１は、演算対象である信号を分岐して並列に演算処理することができ、高速に演算を行うことができる。
【００３５】
＜第２実施形態＞
本発明の第２実施形態による無線機１は、本発明の第１実施形態による無線機１と同様に、送信機１０、受信機２０を備える。送信機１０は、２次ΔΣ変調器を有する送信機であり、変調の対象となる信号を複数のアダー列に分解して信号処理を行うことで、高速に演算を行う送信機である。
本発明の第２実施形態による無線機１では、本発明の第１実施形態による無線機１において、最も演算量の多い第２パリティ演算部１０１６ａｂにおける演算を分割する無線機である。最も演算量の多い第２パリティ演算部１０１６ａｂにおける演算を分割することにより、本発明の第２実施形態による無線機１は、本発明の第１実施形態による無線機１に比べて、より高速に動作することができる。
【００３６】
本発明の第２実施形態による無線機１は、図７に示すように、本発明の第１実施形態による無線機１に加えて、（３Ｎ＋２）個の遅延素子（Ｄ）１０１６ａ５を備える。
（３Ｎ＋２）個の遅延素子（Ｄ）１０１６ａ５は、パリティ演算部１０１６ａ３２とパリティ演算部１０１６ｂ３１との間に設けられる。したがって、パリティ演算部１０１６ａ３２、パリティ演算部１０１６ｂ３１のそれぞれは、遅延素子（Ｄ）１０１６ａ５により、異なるクロックのタイミングで演算することができ、１クロック内に必要とされる演算量が低減される。
ここで、遅延素子（Ｄ）１０１６ａ５をパリティ演算部１０１６ａ３２とパリティ演算部１０１６ｂ３１との間に設けるだけでは、他のブロックにおける同期がずれてしまい、不正確な演算となってしまう。そのため、他のブロックにおいて、新たに遅延素子（Ｄ）１０１６ａ５が追加されている。これにより、他のブロックにおける同期を崩すことなく、第２パリティ演算部１０１６ａｂの内部を分割して、１クロックの間に必要とされる演算量を低減することができる。なお、遅延素子（Ｄ）１０１６ａ５は、例えば、Ｄラッチである。
【００３７】
本発明の第２実施形態による第１前処理部１０１６ａ３は、第１パリティ演算部１０１６ａ３１、パリティ演算部１０１６ａ３２を備える。図８に示すパリティ演算部１０１６ａ３２と、図５におけるパリティ演算部１０１６ｂ３１に対応する図示されていないパリティ演算部とで、第３パリティ演算部１０１６ａｂ２が構成される。
第１パリティ演算部１０１６ａ３１は、奇数のインデックスが付与された信号の入力を受け、パリティ演算を行って、演算結果を１ビット（ａＫ）で出力する。パリティ演算部１０１６ａ３２は、奇数のインデックスが付与された信号の入力を受け、パリティ演算を行って、演算結果を１ビット（ａｔｂＫ）で出力する。なお、第１前処理部１０１６ａ３は、Ｋが偶数となる場合には、偶数のインデックスを使用して演算し、Ｋが奇数の場合には、奇数のインデックスを使用して演算する。したがって、Ｋの値によっては、図５の構成をとる場合と、図８の構成をとる場合とが存在する。
【００３８】
図９は、デジタル変調器１０１の動作のタイムチャートを示す図である。以下、図９に示すタイムチャートについて説明する。
１回目のクロックにより、第１パリティ演算部１０１６ａ３１、及び、パリティ演算部１０１６ａ３２が並列にパリティ演算を実行して、第１パリティ演算部１０１６ａ３１の出力ａＫ、パリティ演算部１０１６ａ３２の出力ａｔｂＫがそれぞれ得られる。
２回目のクロックにより、パリティ演算部１０１６ｂ３１は、１回目のパリティ演算部１０１６ａ３２の出力ａｔｂＫについてパリティ演算を実行する。また、パリティ演算部１０１６ｂ３１によるパリティ演算と並行して、第１パリティ演算部１０１６ａ３１、及び、パリティ演算部１０１６ａ３２は、２回目のクロックにより入力された信号についてパリティ演算を実行する。
そして、３回目のクロックにより、ＴＩ−アキュムレータ１０１６ａ及びＴＩ−アキュムレータ１０１６ｂのそれぞれは、図６で示した本発明の第１実施形態の場合と同様に、１回目のクロックで得られた第１パリティ演算部１０１６ａ３１の出力ａＫ、及び、２回目のクロックで得られたパリティ演算部１０１６ｂ３１の出力ｂＫについて、並列にパリティ演算を実行する。
本発明の第２実施形態による無線機１では、遅延素子（Ｄ）１０１６ａ５の追加によりレイテンシーが増加するというデメリットがあるものの、本発明の第１実施形態による無線機１よりも、１クロックの間に要求される演算量が低減される。そのため、本発明の第２実施形態による無線機１は、本発明の第１実施形態による無線機１よりも高速に通信を行うことができる。
【００３９】
以上、本発明の第２実施形態による無線機１について説明した。
無線機１において、デジタル変調器１０１は、第２のアダー列の出力を遅延させる第１の遅延素子（インデックスＮが付与されたＦＡ１０１６ａ１の出力に接続された遅延素子（Ｄ）１０１６ａ２）を備える。デジタル変調器１０１は、第４のアダー列の出力を遅延させる第２の遅延素子（インデックスＮが付与されたＦＡ１０１６ｂ１の出力に接続された遅延素子（Ｄ）１０１６ｂ２）を備える。デジタル変調器１０１は、第１のアダー列の複数のアダーに供給される入力に基づいて演算を行う第１前処理部１０１６ａ３を備える。デジタル変調器１０１は、第１前処理部１０１６ａ３が出力する演算結果を遅延させる第３の遅延素子（第１前処理部１０１６ａ３と第１ＸＯＲ部１０１６ａ４との間に設けられた遅延素子（Ｄ）１０１６ａ２）を備える。第３の遅延素子の出力、及び、第１の遅延素子の出力に基づいて、演算を行い、演算結果を第２のアダー列に入力する第１ＸＯＲ部１０１６ａ４を備える。デジタル変調器１０１は、第１のアダー列の複数のアダーに供給される入力に基づいて演算を行う第２前処理部１０１６ｂ３を備える。デジタル変調器１０１は、第２前処理部１０１６ｂ３が出力する演算結果を遅延させる第４の遅延素子（第１前処理部１０１６ａ３と第２前処理部１０１６ｂ３との間に設けられた遅延素子（Ｄ）１０１６ｂ５）を備える。デジタル変調器１０１は、第４の遅延素子の出力、及び、第３のアダー列の複数のアダーに供給される入力に基づいて演算を行う第２ＸＯＲ部１０１６ｂ４を備える。デジタル変調器１０１は、第２前処理部１０１６ｂ３が出力する演算結果を遅延させる第５の遅延素子（第２前処理部１０１６ｂ３と第２ＸＯＲ部１０１６ｂ４との間に設けられた遅延素子（Ｄ）１０１６ｂ２）を備える。デジタル変調器１０１は、第５の遅延素子の出力、及び、第２の遅延素子の出力に基づいて、演算を行い、演算結果を第４のアダー列に入力する第２ＸＯＲ部１０１６ｂ４を備える。
デジタル変調器１０１がこのように構成されることで、本発明の第２実施形態による無線機１は、第１前処理部１０１６ａ３が処理する信号を分岐して、第２前処理部１０１６ｂ３で並列に演算処理することができ、本発明の第１実施形態による無線機１よりも高速に演算を行うことができる。
【００４０】
＜第３実施形態＞
本発明の第３実施形態による無線機１は、本発明の第１実施形態による無線機１と同様に、送信機１０、受信機２０を備える。送信機１０は、２次ΔΣ変調器を有する送信機であり、変調の対象となる信号を複数のアダー列に分解して信号処理を行うことで、高速に演算を行う送信機である。
本発明の第１実施形態では、偶数のインデックスが付与された信号を分岐して並列に演算処理する無線機１について説明した。本発明の第３実施形態では、奇数のインデックスが付与された信号を分岐して並列に演算処理する無線機１について説明する。
【００４１】
本発明の第３実施形態による無線機１は、本発明の第１実施形態による無線機１と、次の２点が相違する。
１点目は、図１０に示すように、本発明の第３実施形態による無線機１が、ＴＩ−アキュムレータ１０１６ａにおける最後段のＦＡ１０１６ａ１の出力を遅延させる遅延素子（Ｄ）１０１６ａ２の出力信号ｓａＮＤが第２ＸＯＲ部１０１６ｂ４に入力されることである。
２点目は、本発明の第３実施形態による無線機１は、奇数のインデックスが付与された信号（ｉｎｉ，１  ｉｎｉ，３  ・・・  ｉｎｉ，Ｋ  ｃａｉ，１  ｃａｉ，３  ・・・  ｃａｉ，Ｋ）について信号を遅延させてパリティ演算を行うことである。
本発明の第１実施形態による無線機１に、上記の相違点が生じるよう変更して本発明の第３実施形態による無線機１とすることで、本発明の第３実施形態による無線機１は、奇数のインデックスが付与された信号を分岐する場合に、ＴＩ−アキュムレータ１０１６ａとＴＩ−アキュムレータ１０１６ｂとで並列に演算することができる。
【００４２】
以上、本発明の第３実施形態による無線機１について説明した。
無線機１において、デジタル変調器１０１は、第１のアダー列の複数のアダーに供給される入力に基づいて演算を行う第１前処理部１０１６ａ３を備える。デジタル変調器１０１は、第１前処理部１０１６ａ３の演算結果、及び、第２のアダー列の出力に基づいて、演算を行い、演算結果を第２のアダー列に入力する第１ＸＯＲ部１０１６ａ４を備える。デジタル変調器１０１は、第１のアダー列の複数のアダーに供給される入力、及び、第３のアダー列の複数のアダーに供給される入力に基づいて演算を行う第２前処理部１０１６ｂ３を備える。デジタル変調器１０１は、第２前処理部１０１６ｂ３の演算結果、第４のアダー列の出力、及び、第２のアダー列の出力に基づいて、演算を行い、演算結果を第４のアダー列に入力する第２ＸＯＲ部１０１６ｂ４を備える。
デジタル変調器１０１がこのように構成されることで、本発明の第２実施形態による無線機１は、奇数のインデックスが付与された信号（ｉｎｉ，１  ｉｎｉ，３  ・・・  ｉｎｉ，Ｋ  ｃａｉ，１  ｃａｉ，３  ・・・  ｃａｉ，Ｋ）を分岐して並列に演算処理することができ、高速に演算を行うことができる。
【００４３】
＜第４実施形態＞
本発明の第４実施形態による無線機１は、本発明の第１実施形態による無線機１と同様に、送信機１０、受信機２０を備える。送信機１０は、２次ΔΣ変調器を有する送信機であり、変調の対象となる信号を複数のアダー列に分解して信号処理を行うことで、高速に演算を行う送信機である。
本発明の第４実施形態による無線機１は、ＴＩ−アキュムレータ１０１６ａとＴＩ−アキュムレータ１０１６ｂとが３つの演算を並行して実行する無線機である。
【００４４】
図１１は、本発明の第４実施形態によるＴＩ−アキュムレータ１０１６ａである。また、図１２は、本発明の第４実施形態によるＴＩ−アキュムレータ１０１６ｂである。
まず、図１１に示すＴＩ−アキュムレータ１０１６ａについて説明する。
ＴＩ−アキュムレータ１０１６ａは、直列接続されたＮ個のＦＡ１０１６ａ１、（７Ｎ＋８）個の遅延素子（Ｄ）１０１６ａ２、第１前処理部１０１６ａ３、第３前処理部１０１６ｃ３（第１の演算部の一例）、第１ＸＯＲ部１０１６ａ４、第３ＸＯＲ部１０１６ａ６（第１の演算部の一例）を備える。
【００４５】
Ｎ個のＦＡ１０１６ａ１は、図１１に示すように、ＦＡ１０１６ａ１の和ビットについて直列接続された３組のＦＡ１０１６ａ１の列によって構成される。なお、ＦＡ１０１６ａ１それぞれのインデックスは、ＦＡ１０１６ａ１の入力のインデックスと対応して１〜Ｎが割り振られている。１組目のＦＡ１０１６ａ１の列（第１のサブアダー列の一例）は、インデックス１〜ＫのＦＡ１０１６ａ１で構成されている。２組目のＦＡ１０１６ａ１の列（ｎが３の場合の第（ｎ−１）のサブアダー列の一例）は、インデックス（Ｋ＋１）〜Ｌ（Ｌは（Ｋ＋２）以上Ｎ未満の整数）のＦＡ１０１６ａ１で構成されている。３組目のＦＡ１０１６ａ１の列（ｎが３の場合の第ｎのサブアダー列の一例）は、インデックス（Ｌ＋１）〜ＮのＦＡ１０１６ａ１で構成されている。
【００４６】
また、Ｎ個のＦＡ１０１６ａ１のうち、インデックスとしてＮが付与されている最後段のＦＡ１０１６ａ１が出力する和ビット出力（ｓａＮ）を、遅延素子（Ｄ）１０１６ａ２が遅延させ、その遅延素子（Ｄ）１０１６ａ２は、遅延後の信号を、第１ＸＯＲ部１０１６ａ４、第３ＸＯＲ部１０１６ａ６、インデックスとして１が付与されている初段のＦＡ１０１６ａ１に入力する。
なお、本発明の第４実施形態による第１前処理部１０１６ａ３及び第１ＸＯＲ部１０１６ａ４は、本発明の第１実施形態による第１前処理部１０１６ａ３及び第１ＸＯＲ部１０１６ａ４と同様である。
【００４７】
第３前処理部１０１６ｃ３は、図１３に示すように、第３パリティ演算部１０１６ｃ３１、パリティ演算部１０１６ｃ３２を備える。
第３前処理部１０１６ｃ３は、ＴＩ−アキュムレータ１０１６ａへの入力信号ＩＮｉおよびＣＡｉのうち、インデックスとして（Ｋ＋１）〜Ｌが付与されたそれぞれの入力信号（ｉｎｉ，Ｋ＋１、ｉｎｉ，Ｋ＋２、  ・・・  ｉｎｉ，Ｌ、ｃａｉ，Ｋ＋１、ｃａｉ，Ｋ＋２、  ・・・  ｃａｉ，Ｌ）を遅延素子（Ｄ）１０１６ａ２によって遅延され、１クロック遅延された２（Ｌ−Ｋ）ビットの入力信号を受ける。また、第３前処理部１０１６ｃ３は、並行して、１ビットの信号である第１パリティ演算部１０１６ａ３１の出力ａｋを１クロック遅延されたａｋＤを入力信号として受ける。
第３パリティ演算部１０１６ｃ３１は、第３前処理部１０１６ｃ３が受けたａｋＤ以外の２（Ｌ−Ｋ）ビットの入力信号についてパリティ演算した後、１ビット（ａＬ）を出力する。
第３パリティ演算部１０１６ｃ３１の出力ａＬは、２個の遅延素子（Ｄ）１０１６ａ２によって２クロック分遅延された後、第３ＸＯＲ部１０１６ａ６に入力される。また、パリティ演算部１０１６ｃ３２の出力ａｔｂＬ−Ｎ−１は、遅延素子（Ｄ）１０１６ａ２によって１クロック分遅延された後、第４前処理部１０１６ｄ３に入力される。
【００４８】
なお、第３パリティ演算部１０１６ｃ３１の入力は、上記のように２（Ｌ−Ｋ）ビットの入力信号（ｉｎｉ，Ｋ＋１、ｉｎｉ，Ｋ＋２、  ・・・  ｉｎｉ，Ｌ、ｃａｉ，Ｋ＋１、ｃａｉ，Ｋ＋２、  ・・・  ｃａｉ，Ｌ）のすべてを用いる必要はない。特に、補間部１０１１ａおよび１０１１ｂがオーバーサンプルを行う際に０次ホールドを用いた場合、ｉｎｉ，Ｋ＋１＝ｉｎｉ，Ｋ＋２、ｉｎｉ，Ｋ＋３＝ｉｎｉ，Ｋ＋４  ・・・  ｉｎｉ，Ｌ−１＝ｉｎｉ，Ｌのように同じ値が続く場合が存在する。この場合、（Ｌ−Ｋ）ビット分（ｉｎｉ，Ｋ＋１  ｉｎｉ，Ｋ＋２  ・・・  ｉｎｉ，Ｌ）のパリティは、値に寄らずに０となる。そのため、これら（Ｌ−Ｋ）ビット（ｉｎｉ，Ｋ＋１  ｉｎｉ，Ｋ＋２  ・・・  ｉｎｉ，Ｌ）の入力は省略することができ、入力ビットは、ｃａｉ，Ｋ＋１  ｃａｉ，Ｋ＋２  ・・・  ｃａｉ，Ｌの（Ｌ−Ｋ）ビットとなる。このように、第３パリティ演算部１０１６ｃ３１が（Ｌ−Ｋ）ビット分の入力を省略して演算する構成も、本発明の実施形態に含まれる。
【００４９】
第３ＸＯＲ部１０１６ａ６は、２つの入力信号（第３パリティ演算部１０１６ｃ３１の出力の遅延された後の信号、及び、最後段のＦＡ１０１６ａ１の出力の遅延された後の信号）について、ＸＯＲ演算を行う。第３ＸＯＲ部１０１６ｃ４は、直列接続されたインデックスが（Ｌ＋１）のＦＡ１０１６ａ１に演算結果を出力する。
【００５０】
パリティ演算部１０１６ｃ３２は、上記の２（Ｌ−Ｋ）個のビットのうち、偶数のインデックスが付与された（Ｌ−Ｋ）個のビット（ｉｎｉ，Ｋ＋２  ｉｎｉ，Ｋ＋４  ・・・  ｉｎｉ，Ｌ, ｃａｉ，Ｋ＋２，ｃａｉ，Ｋ＋４  ・・・  ｃａｉ，Ｌ）を入力としてパリティ演算を行う。パリティ演算部１０１６ｃ３２は、演算結果を１ビット（ａｔｂＬ−Ｎ＋１）で出力する。パリティ演算部１０１６ｃ３２の出力ａｔｂＬ−Ｎ＋１は、前述のとおり、遅延素子（Ｄ）１０１６ａ２によって１クロック分遅延された後、第４前処理部１０１６ｄ３に入力される。
【００５１】
次に、図１２に示すＴＩ−アキュムレータ１０１６ｂについて説明する。
ＴＩ−アキュムレータ１０１６ｂは、図１２に示すように、直列接続されたＮ個のＦＡ１０１６ｂ１、（４Ｎ＋４）個の遅延素子（Ｄ）１０１６ｂ２、第２前処理部１０１６ｂ３、第４前処理部１０１６ｄ３（第１の演算部の一例）、第２ＸＯＲ部１０１６ｂ４、第４ＸＯＲ部１０１６ｃ４（第１の演算部の一例）を備える。
ＴＩ−アキュムレータ１０１６ｂが備えるＮ個のＦＡ１０１６ｂ１は、図１２に示すように、ＦＡ１０１６ｂ１の和ビットについて直列接続された３組のＦＡ１０１６ｂ１の列によって構成される。なお、ＦＡ１０１６ｂ１それぞれのインデックスは、ＦＡ１０１６ｂ１の入力のインデックスと対応して１〜Ｎが割り振られている。１組目のＦＡ１０１６ｂ１の列（ｎが３の場合の第（ｎ＋１）のサブアダー列の一例）は、インデックス１〜ＫのＦＡ１０１６ｂ１で構成されている。２組目のＦＡ１０１６ｂ１の列（ｎが３の場合の第（２ｎ−１）のサブアダー列の一例）は、インデックス（Ｋ＋１）〜ＬのＦＡ１０１６ｂ１で構成されている。３組目のＦＡ１０１６ｂ１の列（ｎが３の場合の第（２ｎ）のサブアダー列の一例）は、インデックス（Ｌ＋１）〜ＮのＦＡ１０１６ｂ１で構成されている。
【００５２】
また、Ｎ個のＦＡ１０１６ｂ１のうち、インデックスとしてＮが付与されている最後段のＦＡ１０１６ｂ１が出力する和ビット出力（ｓｂＮ）を、遅延素子（Ｄ）１０１６ｂ２が遅延させ、その遅延素子（Ｄ）１０１６ｂ２は、遅延後の信号を、第２ＸＯＲ部１０１６ｂ４、第４ＸＯＲ部１０１６ｄ４、インデックスとして１が付与されている初段のＦＡ１０１６ｂ１に入力する。
なお、第２前処理部１０１６ｂ３及び第２ＸＯＲ部１０１６ｂ４は、本発明の第１実施形態による第２前処理部１０１６ｂ３及び第２ＸＯＲ部１０１６ｂ４と同様である。
【００５３】
第４前処理部１０１６ｄ３は、図１３に示すように、パリティ演算部１０１６ｄ３１を備える。なお、パリティ演算部１０１６ｄ３１は、パリティ演算部１０１６ｃ３２とともに第４パリティ演算部１０１６ｃｄを構成する。
第４前処理部１０１６ｄ３において、パリティ演算部１０１６ｄ３１は、繰り上がりビットＣＢｉのうち、インデックスが（Ｋ＋１）〜Ｌ（Ｌは（Ｋ＋２）以上Ｎ未満の整数）までの繰り上がりビット（ｃａｉ，Ｋ＋１、ｃａｉ，Ｋ＋２、・・・ｃａｉ，Ｌ）のそれぞれを、遅延素子（Ｄ）１０１６ｂ２を２個ずつ作用させて、２クロック分遅延させる。パリティ演算部１０１６ｄ３１は、その遅延後の（Ｌ−Ｋ）ビット信号ｃａｉ，Ｋ＋１ＤＤ、ｃａｉ，Ｋ＋２ＤＤ、・・・ｃａｉ，ＬＤＤと、第３前処理部１０１６ｃ３の出力ａｔｂＬ−Ｎ＋１を遅延素子（Ｄ）１０１６ｂ２によって１クロック分遅延された１ビット信号ａｔｂＬ−Ｎ＋１Ｄと、第２前処理部１０１６ｂ３の出力ｂＫを遅延素子（Ｄ）１０１６ｂ２によって１クロック分遅延された１ビット信号ｂＫＤの計（Ｌ−Ｋ＋２）ビットと、を入力する。パリティ演算部１０１６ｄ３１は、入力した信号についてパリティ演算を行う。パリティ演算部１０１６ｄ３１は、演算結果を１ビット（ｂＬ）で出力する。
【００５４】
第４ＸＯＲ部１０１６ｄ４は、２つの入力信号（パリティ演算部１０１６ｄ３１の出力の遅延された後の信号、及び、最後段のＦＡ１０１６ｂ１の出力の遅延された後の信号）について、ＸＯＲ演算を行う。第４ＸＯＲ部１０１６ｄ４は、直列接続されたインデックスが（Ｌ＋１）のＦＡ１０１６ａ１に演算結果を出力する。
【００５５】
図１４は、デジタル変調器１０１の動作のタイムチャートを示す図である。以下、図１４に示すタイムチャートについて説明する。
図１４では、第１パリティ演算部１０１６ａ３１、第２パリティ演算部１０１６ａｂ、第３パリティ演算部１０１６ａｂ２、第４パリティ演算部１０１６ｃｄのそれぞれが出力信号を出力するタイミングが示されている。
１回目のクロックにより、第１パリティ演算部１０１６ａ３１の出力ａＫ、パリティ演算部１０１６ａ３２の出力ａｔｂＫが得られる。
２回目のクロックにより、パリティ演算部１０１６ｂ３１は、パリティ演算部１０１６ａ３２の出力ａｔｂＫを遅延素子（Ｄ）１０１６ｂ２によって１クロック分遅延された信号ａｔｂＫＤについて、パリティ演算部を実行し、出力信号ｂＫを出力する。また、それと同時に、第３パリティ演算部１０１６ｃ３１及びパリティ演算部１０１６ｃ３２のそれぞれは、パリティ演算を実行する。そして、第３パリティ演算部１０１６ｃ３１は、出力信号ａＬを出力し、パリティ演算部１０１６ｃ３２は、出力信号ａｔｂＬ−Ｋ＋１を出力する。
そして、３回目のクロックにより、パリティ演算部１０１６ｄ３１は、パリティ演算部１０１６ｃ３２の出力信号ａｔｂＬ−Ｋ＋１についてパリティ演算を実行し、出力信号ｂＬを出力する。
【００５６】
図１５は、出力信号ａＫ、ｂＫ、ａＬ、ｂＬのそれぞれが遅延素子（Ｄ）１０１６ｂ２によって、タイミングの調整が行われた後に、調整後の信号を第１ＸＯＲ部１０１６ａ４、第２ＸＯＲ部１０１６ｂ４、第３ＸＯＲ部１０１６ｃ４、第４ＸＯＲ部１０１６ｄ４に入力した場合のタイムチャートを示している。
本発明の第４実施形態による無線機１では、ＴＩ−アキュムレータ１０１６ａにおけるＦＡ１０１６ａ１、及び、ＴＩ−アキュムレータ１０１６ｂにおけるＦＡ１０１６ｂ１の途中の和ビットを第１ＸＯＲ部１０１６ａ４、第２ＸＯＲ部１０１６ｂ４、第３ＸＯＲ部１０１６ｃ４、第４ＸＯＲ部１０１６ｄ４の入力信号として用いることができる。その結果、本発明の第４実施形態による無線機１は、ＴＩ−アキュムレータ１０１６ａ及びＴＩ−アキュムレータ１０１６ｂのそれぞれにおいて、３つの並列演算（１番目〜Ｋ番目、Ｋ＋１番目〜Ｌ番目、Ｌ＋１番目〜Ｎ番目）を実行することができ、本発明の第１〜第３実施形態による無線機１よりも高速な通信が可能となる。
なお、本発明の第４実施形態において、奇数のインデックスが付与された信号を分岐して並列に演算処理する場合、本発明の第１〜第３実施形態と同様の変更を行うことにより、無線機１がパリティ演算を行い通信を行うものであってもよい。
【００５７】
以上、本発明の第４実施形態による無線機１について説明した。
無線機１において、デジタル変調器１０１は、第５のアダー列（インデックス（Ｋ＋１）〜Ｌが付与されたＦＡ１０１６ａ１のアダー列）を備える。デジタル変調器１０１は、第６のアダー列（インデックス（Ｋ＋１）〜Ｌが付与されたＦＡ１０１６ｂ１のアダー列）を備える。デジタル変調器１０１は、第１のアダー列の複数のアダーに供給される入力に基づいて演算を行う第１前処理部１０１６ａ３を備える。デジタル変調器１０１は、第１前処理部１０１６ａ３の演算結果、及び、第２のアダー列の出力に基づいて、演算を行い、演算結果を第５のアダー列に入力する第１ＸＯＲ部１０１６ａ４を備える。デジタル変調器１０１は、第１前処理部１０１６ａ３の演算結果に基づいて、演算を行い、演算結果を第３ＸＯＲ部１０１６ｃ４に入力する第３前処理部１０１６ｃ３を備える。デジタル変調器１０１は、第３前処理部１０１６ｃ３の演算結果、及び、第２のアダー列の出力に基づいて、演算を行い、演算結果を第２のアダー列に入力する第３ＸＯＲ部１０１６ｃ４を備える。デジタル変調器１０１は、第１のアダー列の複数のアダーに供給される入力、及び、第３のアダー列の複数のアダーに供給される入力に基づいて演算を行う第２前処理部１０１６ｂ３を備える。デジタル変調器１０１は、第２前処理部１０１６ｂ３の演算結果、及び、第４のアダー列の出力に基づいて、演算を行い、演算結果を第６のアダー列に入力する第２ＸＯＲ部１０１６ｂ４を備える。デジタル変調器１０１は、第２前処理部１０１６ｂ３の演算結果に基づいて、演算を行い、演算結果を第４ＸＯＲ部１０１６ｄ４に入力する第４前処理部１０１６ｄ３を備える。デジタル変調器１０１は、第４前処理部１０１６ｄ３の演算結果、及び、第４のアダー列の出力に基づいて、演算を行い、演算結果を第４のアダー列に入力する第２ＸＯＲ部１０１６ｂ４を備える。
デジタル変調器１０１がこのように構成されることで、本発明の第１〜第３実施形態による無線機１の場合に比べて、単位時間当たりの並列処理量を増やすことができ、本発明の第１〜第３実施形態による無線機１による処理時間よりも短い処理時間を実現することができる。
なお、本発明の第４実施形態では、３組のＦＡ１０１６ａ１の列と３組のＦＡ１０１６ｂ１の列の場合（すなわち、ｎが３の場合）の無線機１の構成を例に示した。しかしながら、本発明の別の実施形態による無線機１は、ｎ組のＦＡ１０１６ａ１の列とｎ組のＦＡ１０１６ｂ１の列（すなわち、ｎが４以上の任意の整数）を含むように構成されるものであってもよい。
【００５８】
＜別の実施形態＞
本発明の別の実施形態によるデジタル変調器１０１は、図１６に示すように、２段積分器１０１ａ、第１の演算部１０１ｂ、第２の演算部１０１ｃを備える。図１６に示すデジタル変調器１０１は、本発明の別の実施形態によるデジタル変調器を示している。
２段積分器１０１ａは、複数のアダーからなるアダー列を複数備える。アダー列には、第１のアダー列１０１ａ１、第２のアダー列１０１ａ２、第３のアダー列１０１ａ３及び第４のアダー列１０１ａ４が含まれる。
２段積分器１０１ａは、第２のアダー列１０１ａ２の出力を、第１のアダー列１０１ａ１の入力にフィードバックする。
２段積分器１０１ａは、第４のアダー列１０１ａ４の出力を、第３のアダー列１０１ａ３の入力にフィードバックする。
２段積分器１０１ａは、第１のアダー列１０１ａ１において得られる和ビット列を第３のアダー列１０１ａ３に入力する。
２段積分器１０１ａは、第２のアダー列１０１ａ２において得られる和ビット列を第４のアダー列１０１ａ４に入力する。
第１の演算部１０１ｂは、第１のアダー列１０１ａ１の複数のアダーに供給される入力に基づいて演算し、演算結果を第２のアダー列１０１ａ２に入力する。
第２の演算部１０１ｃは、第１のアダー列１０１ａ１の複数のアダーに供給される入力、及び、第３のアダー列１０１ａ３の複数のアダーに供給される入力に基づいて演算し、演算結果を第４のアダー列１０１ａ４に入力する。
このようなデジタル変調器１０１によれば、演算対象の信号を、第１の演算部１０１ｂと並行して第２の演算部１０１ｃで演算することができ、高速に演算することができる。
【００５９】
なお、本発明の第２実施形態による無線機１に対して、奇数のインデックスが付与された信号を分岐する場合に、ＴＩ−アキュムレータ１０１６ａとＴＩ−アキュムレータ１０１６ｂとが並列に演算するよう、本発明の第３実施形態による無線機１と同様に変更するものであってもよい。
【００６０】
なお、本発明の実施形態における処理は、適切な処理が行われる範囲において、処理の順番が入れ替わってもよい。
【００６１】
本発明の実施形態における記憶部、その他の記憶装置のそれぞれは、適切な情報の送受信が行われる範囲においてどこに備えられていてもよい。また、記憶部、その他の記憶装置のそれぞれは、適切な情報の送受信が行われる範囲において複数存在しデータを分散して記憶していてもよい。
【００６２】
本発明の実施形態について説明したが、上述のデジタル変調器１０１、その他の制御装置は内部に、コンピュータシステムを有していてもよい。そして、上述した処理の過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって、上記処理が行われる。コンピュータの具体例を以下に示す。
図１７は、少なくとも１つの実施形態に係るコンピュータの構成を示す概略ブロック図である。
コンピュータ５は、図１７に示すように、ＣＰＵ６、メインメモリ７、ストレージ８、インターフェース９を備える。
例えば、上述のデジタル変調器１０１、その他の制御装置のそれぞれは、コンピュータ５に実装される。そして、上述した各処理部の動作は、プログラムの形式でストレージ８に記憶されている。ＣＰＵ６は、プログラムをストレージ８から読み出してメインメモリ７に展開し、当該プログラムに従って上記処理を実行する。また、ＣＰＵ６は、プログラムに従って、上述した各記憶部に対応する記憶領域をメインメモリ７に確保する。
【００６３】
ストレージ８の例としては、ＨＤＤ（Ｈａｒｄ  Ｄｉｓｋ  Ｄｒｉｖｅ）、ＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）、磁気ディスク、光磁気ディスク、ＣＤ−ＲＯＭ（Ｃｏｍｐａｃｔ  Ｄｉｓｃ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＤＶＤ−ＲＯＭ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、半導体メモリ等が挙げられる。ストレージ８は、コンピュータ５のバスに直接接続された内部メディアであってもよいし、インターフェース９または通信回線を介してコンピュータ５に接続される外部メディアであってもよい。また、このプログラムが通信回線によってコンピュータ５に配信される場合、配信を受けたコンピュータ５が当該プログラムをメインメモリ７に展開し、上記処理を実行してもよい。少なくとも１つの実施形態において、ストレージ８は、一時的でない有形の記憶媒体である。
【００６４】
また、上記プログラムは、前述した機能の一部を実現してもよい。さらに、上記プログラムは、前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるファイル、いわゆる差分ファイル（差分プログラム）であってもよい。
【００６５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例であり、発明の範囲を限定しない。これらの実施形態は、発明の要旨を逸脱しない範囲で、種々の追加、省略、置き換え、変更を行ってよい。
【００６６】
この出願は、２０１７年１２月４日に出願された日本国特願２０１７−２３２８０２を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【産業上の利用可能性】
【００６７】
本発明は、２次ΔΣ変調器、無線機、及び、２次ΔΣ変調器が行う信号処理方法に適用してもよい。
【符号の説明】
【００６８】
１・・・無線機
５・・・コンピュータ
６・・・ＣＰＵ
７・・・メインメモリ
８・・・ストレージ
９・・・インターフェース
１０・・・送信機
２０・・・受信機
１０１・・・デジタル変調器
１０２・・・Ｄ級アンプ
１０３・・・バンドパスフィルタ
１０４・・・アンテナ
１０１１ａ、１０１１ｂ・・・補間部
１０１２ａ、１０１２ｂ・・・ＴＩ（Ｔｉｍｅ  ｉｎｔｅｒｌｅａｖｅｄ）−ΔΣ変調部
１０１３・・・デジタルアップコンバータ
１０１４・・・シリアライザー
１０１５・・・遅延部
１０１６・・・ＴＩ−２段アキュムレータ
１０１６ａ、１０１６ｂ・・・ＴＩ−アキュムレータ
１０１６ａ１、１０１６ｂ１・・・ＦＡ（Ｆｕｌｌ  Ａｄｄｅｒ）
１０１６ａ２、１０１６ｂ２・・・遅延素子（Ｄ）
１０１６ａ３・・・第１前処理部
１０１６ａ４・・・第１ＸＯＲ部
１０１６ａ３１・・・第１パリティ演算部
１０１６ａ３２、１０１６ｂ３１・・・パリティ演算部
１０１６ａｂ・・・第２パリティ演算部
１０１６ｂ３・・・第２前処理部
１０１６ｂ４・・・第２ＸＯＲ部
１０１７・・・Ｎ直列接続チャネルビット演算部
【図１】
2019111884.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2019111884.tif 000009
【図８】
2019111884.tif 000010
【図９】
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【図１０】
2019111884.tif 000012
【図１１】
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【図１２】
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【図１３】
2019111884.tif 000015
【図１４】
2019111884.tif 000016
【図１５】
2019111884.tif 000017
【図１６】
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【図１７】
2019111884.tif 000019
【図１８】
2019111884.tif 000020
【図１９】
2019111884.tif 000021
【手続補正書】
【提出日】令和2年6月3日(2020.6.3)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正の内容】
【図９】
2019111884.tif 000022
【国際調査報告】
2019111884.tif 000023
2019111884.tif 000024
2019111884.tif 000025
2019111884.tif 000026