(57)【要約】  温度検知回路(13)は、半導体集積回路(1)内部の温度が所定の温度よりも低いことを検知すると検知信号(S13)を活性化させる。発熱制御回路(14)は、検知信号(S13)が活性化された場合に発熱制御信号(S14)を活性化する。発熱制御信号(S14)が活性化された場合、メモリ回路(11)内部に電流を発生させて、半導体集積回路(1)内部の温度を上昇させる。
2010073523.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路であって、
メモリ回路と、
当該半導体集積回路内部の温度が所定の温度よりも低いことを検知すると検知信号を活性化させる温度検知回路と、
前記検知信号が活性化された場合に発熱制御信号を活性化する発熱制御回路とを備え、
前記発熱制御信号が活性化された場合に、前記メモリ回路内部に電流を発生させて、当該半導体集積回路内部の温度を上昇させる
ことを特徴とする半導体集積回路。
【請求項２】
電源供給開始後に所定のリセット信号が供給される半導体集積回路であって、
メモリ回路と、
前記メモリ回路の動作を制御するメモリ制御信号を出力するロジック回路と、
当該半導体集積回路内部の温度が所定の温度よりも低いことを検知すると検知信号を活性化させる温度検知回路と、
前記リセット信号の供給期間中に前記検知信号が活性化された場合に、発熱制御信号を活性化する発熱制御回路を備え、
前記発熱制御信号が活性化された場合に、前記メモリ回路内部に電流を発生させて、当該半導体集積回路内部の温度を上昇させる
ことを特徴とする半導体集積回路。
【請求項３】
半導体集積回路であって、
スタンバイ状態と動作状態を取りうるメモリ回路と、
前記メモリ回路の状態を制御するロジック回路と、
当該半導体集積回路内部の温度が所定の温度よりも低いことを検知すると検知信号を活性化させる温度検知回路と、
前記ロジック回路が前記メモリ回路を前記スタンバイ状態に制御している期間中に前記検知信号が活性化された場合に、発熱制御信号を活性化する発熱制御回路を備え、
前記発熱制御信号が活性化された場合に、前記メモリ回路内部に電流を発生させて、当該半導体集積回路内部の温度を上昇させる
ことを特徴とする半導体集積回路。
【請求項４】
電源供給開始後に所定のリセット信号が供給される半導体集積回路であって、
スタンバイ状態と動作状態を取りうるメモリ回路と、
前記メモリ回路の状態を制御するロジック回路と、
当該半導体集積回路内部の温度が所定の温度よりも低いことを検知すると検知信号を活性化させる温度検知回路と、
前記リセット信号の供給期間中または前記ロジック回路が前記メモリ回路を前記スタンバイ状態に制御している期間中に前記検知信号が活性化された場合に、発熱制御信号を活性化する発熱制御回路を備え、
前記発熱制御信号が活性化された場合に、前記メモリ回路内部の電流を発生させて、当該半導体集積回路内部の温度を上昇させる
ことを特徴とする半導体集積回路。
【請求項５】
請求項２に記載の半導体集積回路において、
前記メモリ回路は、
互いに交差する複数のワード線および複数のビット線対と、前記複数のワード線と前記複数のビット線対との交差部にそれぞれ形成される複数のメモリセルとを含むメモリセルアレイと、
前記ビット線対のうちいずれか１対を選択するビット線選択回路と、
前記メモリ制御信号および前記発熱制御信号に応答して駆動信号を活性化させる駆動制御回路と、
テストモード信号によって通常モードと発熱モードとを切換可能であるとともに前記駆動制御回路からの駆動信号に応答して駆動し、前記通常モードで駆動する場合には前記メモリ制御信号に応答して前記複数のワード線のうちいずれか１つを活性化させ、前記発熱モードで駆動する場合には前記複数のワード線のうち２以上のワード線を活性化させるワード線制御回路とを含む
ことを特徴とする半導体集積回路。
【請求項６】
請求項５に記載の半導体集積回路において、
前記ビット線選択回路は、前記テストモード信号によって通常モードと発熱モードとを切換可能であり、前記通常モードにおいて前記複数のビット線対のうちいずれか１対を選択し、前記発熱モードにおいて前記複数のビット線対のうち２以上のビット線対を選択する
ことを特徴とする半導体集積回路。
【請求項７】
請求項２，３，４のいずれか１項に記載の半導体集積回路において、
前記メモリ回路は、
第１の電圧が供給される第１のノードと、
前記第１の電圧よりも低い第２の電圧が供給される第２のノードを含み、
前記発熱制御信号が活性化された場合に、前記第１のノードから前記第２のノードに電流を発生させて当該半導体集積回路内部の温度を上昇させる
ことを特徴とする半導体集積回路。
【請求項８】
請求項７に記載の半導体集積回路において、
前記第１の電圧は、前記ビット線対をプリチャージするための電圧であり、
前記メモリ回路は、
複数のビット線対と、
前記複数のビット線対のそれぞれに前記第１のノードを接続することにより、前記複数のビット線対のそれぞれをプリチャージするプリチャージ回路とを含み、
前記発熱制御信号が活性化された場合に、前記第１のノードから前記プリチャージ回路を経由して前記第２のノードに電流を発生させて当該半導体集積回路内部の温度を上昇させる
ことを特徴とする半導体集積回路。
【請求項９】
請求項７に記載の半導体集積回路において、
前記メモリ回路は、
複数のビット線対と、
前記複数のビット線対のそれぞれに前記第１のノードおよび前記第２のノードを接続することにより、前記複数のビット線対の電位差を前記第１の電圧と前記第２の電圧の差に増幅するセンスアンプ回路とを含み、
前記発熱制御信号が活性化された場合に、前記第１のノードから前記センスアンプ回路を経由して前記第２のノードに電流を発生させて当該半導体集積回路内部の温度を上昇させる
ことを特徴とする半導体集積回路。
【請求項１０】
請求項７に記載の半導体集積回路において、
前記メモリ回路は、
複数のビット線対と、
前記第１の電圧よりも低く前記第２の電圧よりも高いプリチャージ電圧が供給される第３のノードと、
前記複数のビット線対のそれぞれに前記第３のノードを接続することにより、前記複数のビット線対のそれぞれをプリチャージするプリチャージ回路と、
前記複数のビット線対のそれぞれに前記第１のノードおよび前記第２のノードを接続することにより、前記複数のビット線対の電位差を前記第１の電圧と前記第２の電圧の差に増幅するセンスアンプ回路とを含み、
前記発熱制御信号が活性化された場合に、前記第３のノードから前記プリチャージ回路および前記センスアンプ回路を経由して前記第２のノードに電流を発生させて当該半導体集積回路内部の温度を上昇させる
ことを特徴とする半導体集積回路。
【請求項１１】
請求項７に記載の半導体集積回路において、
前記メモリ回路は、
複数のビット線対と、
前記第１の電圧よりも低く前記第２の電圧よりも高いプリチャージ電圧が供給される第３のノードと、
前記複数のビット線対のそれぞれに前記第３のノードを接続することにより、前記複数のビット線対のそれぞれをプリチャージするプリチャージ回路と、
前記複数のビット線対のそれぞれに前記第１のノードおよび前記第２のノードを接続することにより、前記複数のビット線対の電位差を前記第１の電圧と前記第２の電圧の差に増幅するセンスアンプ回路とを含み、
前記発熱制御信号が活性化された場合に、前記第１のノードから前記プリチャージ回路および前記センスアンプ回路を経由して前記第３のノードに電流を発生させて当該半導体集積回路内部の温度を上昇させる
ことを特徴とする半導体集積回路。
【請求項１２】
請求項１に記載の半導体集積回路において、
前記発熱制御信号が活性化された場合に、スキャンフリップフロップをシフトモードに制御して、当該半導体集積回路内部の温度を上昇させる
ことを特徴とする半導体集積回路。
【請求項１３】
請求項１に記載の半導体集積回路において、
前記発熱制御信号により制御されるスキャンチェーン回路と、
前記発熱制御信号により制御されるＢＩＳＴ回路とをさらに備える
ことを特徴とする半導体集積回路。
【請求項１４】
電源供給開始後に所定のリセット信号が供給される半導体集積回路であって、
スタンバイ状態と動作状態とを取りうるメモリ回路と、
前記メモリ回路の状態を制御するロジック回路と、
当該半導体集積回路内部の温度が所定の温度よりも低いことを検知すると検知信号を活性化させる温度検知回路とを備え、
前記リセット信号の供給期間中または前記ロジック回路が前記メモリ回路を前記スタンバイ状態に制御している期間中に前記検知信号が活性化された場合に、動作電流が増大する
ことを特徴とする半導体集積回路。
【請求項１５】
請求項１〜１４のいずれか１項に記載の半導体集積回路において、
前記メモリ回路は、ダイナミック・ランダム・アクセス・メモリである
ことを特徴とする半導体集積回路。
【請求項１６】
請求項１〜１４のいずれか１項に記載の半導体集積回路において、
前記メモリ回路は、スタティック・ランダム・アクセス・メモリである
ことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、温度検知機能と発熱機能を備えた半導体集積回路に関する。
【背景技術】
【０００２】
近年、半導体の対象アプリケーションがますます多様化する中で、車載半導体が注目されている。車に使われる電子部品は飛躍的に増えて来ており、車載用半導体デバイスは半導体メーカーにとっても期待のかかる分野になってきている。そのような中で、技術的な先進性よりもＱＣＤ（品質・コスト・供給力）といわれる基本的な能力が半導体デバイスに求められており、車載半導体では高信頼性を維持するための広い動作温度範囲を実現する必要がある。このため、従来、温度マージンの確保のためのオーバースペック設計を行っており、設計の検証のための高温／低温での検査を行い、広い動作温度範囲を保障している。動作保障温度に対して精度よく検査を行うことを目的とした技術は、特許文献１などに開示されている。【０００３】
特許文献１の半導体デバイスでは、動作試験時において動作保障温度が高く設定されており、評価用冶具の耐熱温度を上回っている場合でも評価用冶具の温度を耐熱温度以上に上昇させることなく半導体チップを均一に動作保障温度上限まで上昇させることができると記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２４０２６３号公報（第１０頁、第一図）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載の技術では、半導体デバイスの周辺温度が低温の場合におけるチップの動作保障について考慮されていない。つまり、周辺温度が低温である場合においても確実にチップを動作させるためには、オーバースペック設計を予め行うか、
電源を投入してからチップ自身が発熱するまでの間、例えば周波数を緩めて動作させるとかの配慮が必要となる。そのため、半導体デバイスの動作を素早く安定させることが困難であった。特に、半導体デバイスがリセット状態である場合、半導体デバイスの温度を急速に上昇させることができないので、半導体デバイスの動作を素早く安定させることが困難であった。また、半導体デバイスに含まれるメモリ回路がスタンバイ状態（メモリ回路に供給される各種信号の信号値が特定の組合せになっており、メモリ回路に対して情報を読み書きできない状態）である場合も、同様の理由により、半導体デバイスの温度を急速に上昇させることが困難であった。【０００６】
この発明は、上記課題を解決するものであり、低温状態であっても動作を素早く安定させることが可能な半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この発明の１つの局面に従うと、半導体集積回路は、メモリ回路と、上記半導体集積回路内部の温度が所定の温度よりも低いことを検知すると検知信号を活性化させる温度検知回路と、上記検知信号が活性化された場合に発熱制御信号を活性化する発熱制御回路とを備え、上記発熱制御信号が活性化された場合に、上記メモリ回路内部に電流を発生させて、上記半導体集積回路内部の温度を上昇させる。【０００８】
上記半導体集積回路では、半導体集積回路の温度を上昇させることができ、半導体集積回路の動作を素早く安定させることができる。【０００９】
この発明の別の局面に従うと、半導体集積回路は、電源供給開始後に所定のリセット信号が供給される半導体集積回路であって、メモリ回路と、上記メモリ回路の動作を制御するメモリ制御信号を出力するロジック回路と、上記半導体集積回路内部の温度が所定の温度よりも低いことを検知すると検知信号を活性化させる温度検知回路と、上記リセット信号の供給期間中に上記検知信号が活性化された場合に、発熱制御信号を活性化する発熱制御回路を備え、上記発熱制御信号が活性化された場合に、上記メモリ回路内部に電流を発生させて、上記半導体集積回路内部の温度を上昇させる。【００１０】
上記半導体集積回路では、メモリ回路がリセット状態であっても半導体集積回路の温度を上昇させることができ、半導体集積回路の動作を素早く安定させることができる。【００１１】
この発明の別の局面に従うと、半導体集積回路は、スタンバイ状態と動作状態を取りうるメモリ回路と、上記メモリ回路の状態を制御するロジック回路と、上記半導体集積回路内部の温度が所定の温度よりも低いことを検知すると検知信号を活性化させる温度検知回路と、上記ロジック回路が上記メモリ回路を上記スタンバイ状態に制御している期間中に上記検知信号が活性化された場合に、発熱制御信号を活性化する発熱制御回路を備え、上記発熱制御信号が活性化された場合に、上記メモリ回路内部に電流を発生させて、上記半導体集積回路内部の温度を上昇させる。【００１２】
上記半導体集積回路では、メモリ回路がスタンバイ状態であっても半導体集積回路の温度を上昇させることができ、半導体集積回路の動作を素早く安定させることができる。【００１３】
この発明の別の局面に従うと、半導体集積回路は、電源供給開始後に所定のリセット信号が供給される半導体集積回路であって、スタンバイ状態と動作状態を取りうるメモリ回路と、上記メモリ回路の状態を制御するロジック回路と、上記半導体集積回路内部の温度が所定の温度よりも低いことを検知すると検知信号を活性化させる温度検知回路と、上記リセット信号の供給期間中または上記ロジック回路が上記メモリ回路を上記スタンバイ状態に制御している期間中に上記検知信号が活性化された場合に、発熱制御信号を活性化する発熱制御回路を備え、上記発熱制御信号が活性化された場合に、上記メモリ回路内部の電流を発生させて、上記半導体集積回路内部の温度を上昇させる。【００１４】
上記半導体集積回路では、メモリ回路がリセット状態およびスタンバイ状態のいずれであっても半導体集積回路の温度を上昇させることができ、半導体集積回路の動作を素早く安定させることができる。【００１５】
この発明の別の局面に従うと、半導体集積回路は、電源供給開始後に所定のリセット信号が供給される半導体集積回路であって、スタンバイ状態と動作状態とを取りうるメモリ回路と、上記メモリ回路の状態を制御するロジック回路と、上記半導体集積回路内部の温度が所定の温度よりも低いことを検知すると検知信号を活性化させる温度検知回路とを備え、上記リセット信号の供給期間中または上記ロジック回路が上記メモリ回路を上記スタンバイ状態に制御している期間中に上記検知信号が活性化された場合に、動作電流が増大する。【００１６】
上記半導体集積回路では、メモリ回路がリセット状態およびスタンバイ状態のいずれであっても半導体集積回路の温度を上昇させることができ、半導体集積回路の動作を素早く安定させることができる。
【発明の効果】
【００１７】
以上のように、半導体集積回路が低温状態であっても半導体集積回路の温度を上昇させることができるので、半導体集積回路の動作を素早く安定させることができる。
【図面の簡単な説明】
【００１８】
【図１】図１は、実施形態１による半導体集積回路の構成図である。
【図２】図２は、図１に示した温度検知回路の構成図である。
【図３】図３は、図２に示した温度検知回路の特性について説明するための図である。
【図４】図４は、図２に示した温度検知回路の検知範囲について説明するための図である。
【図５】図５は、図１に示したメモリセルアレイの構成図である。
【図６】図６は、図１に示したビット線選択回路の構成図である。
【図７】図７は、図１に示したビット線制御回路の構成図である。
【図８】図８は、図１に示した駆動制御回路の構成図である。
【図９】図９は、図１に示したワード線制御回路の構成図である。
【図１０】図１０は、図９に示したロウデコーダおよびワード線ドライバの構成図である。
【図１１】図１１は、図１に示した半導体集積回路による通常動作について説明するためのタイミングチャート。
【図１２】図１２は、図１に示した半導体集積回路によるテスト動作について説明するためのタイミングチャート。
【図１３】図１３は、図１に示した半導体集積回路によるテスト動作（電源投入後のリセット期間におけるテスト動作）について説明するためのタイミングチャート。
【図１４】図１４は、実施形態２による半導体集積回路の構成図である。
【図１５】図１５は、図１４に示したビット線選択回路の構成図である。
【図１６】図１６は、図１４に示したワード線制御回路の構成図である。
【図１７】図１７は、図１４に示したビット線制御回路の構成図である。
【図１８】図１８は、図１４に示したビット線制御回路の変形例１の構成図である。
【図１９】図１９は、図１４に示したビット線制御回路の変形例２の構成図である。
【図２０】図２０は、図１４に示したビット線制御回路の変形例３の構成図である。
【図２１】図２１は、図１に示したメモリセルアレイの変形例の構成図である。
【図２２】図２２は、ビット線制御回路の変形例４の構成図である。
【図２３】図２３は、ビット線制御回路の変形例５の構成図である。
【図２４】図２４は、実施形態３による半導体集積回路の構成図である。
【図２５】図２５は、半導体集積回路における熱流に着目した電気的等価回路図である。
【図２６】図２６は、図２４に示した電気的等価回路の特性を示すグラフである。
【発明を実施するための形態】
【００１９】
以下、実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
【００２０】
（実施形態１）
図１は、実施形態１による半導体集積回路１の構成を示す。半導体集積回路１は、メモリ回路１１と、ロジック回路１２と、温度検知回路１３と、発熱制御回路１４とを備える。
【００２１】
〔ロジック回路〕
ロジック回路１２は、メモリ回路１１の動作を制御するためのメモリ制御信号を出力する。例えば、メモリ制御信号は、メモリ動作を開始するトリガとなるロウアドレスストローブ信号ＲＡＳ，読み出し動作を開始するトリガとなるカラムアドレスストローブ信号ＣＡＳ，書き込み動作の許可状態または禁止状態を規制する書き込みイネーブル信号ＷＥ，読み出し動作の許可状態または禁止状態を規制する読み出しイネーブル信号ＲＥ，クロック信号ＣＬＫ，センスアンプ駆動信号ＳＥ，プリチャージ信号ＢＰなどを含む。
【００２２】
〔温度検知回路〕
温度検知回路１３は、半導体集積回路１の内部の温度（例えば、メモリ回路１１の温度）が所定の温度よりも低いことを検知すると検知信号Ｓ１３をハイレベル（活性化状態）にする。
【００２３】
図２のように、温度検知回路１３は、それぞれのソースが電源ノード（電源電圧ＶＤＤが供給されるノード）に接続されるとともにそれぞれのゲートがｐＭＯＳトランジスタＰ２のドレインに接続されるｐＭＯＳトランジスタＰ１，Ｐ２と、ｐＭＯＳトランジスタＰ１のドレインと接地ノード（接地電圧ＶＳＳが供給されるノード）との間に直列接続された抵抗Ｒ１，Ｒ３およびダイオードＤ２と、ｐＭＯＳトランジスタＰ１のドレインと接地ノードとの間に直列接続された抵抗Ｒ２およびダイオードＤ１と、反転入力端子（−）が抵抗Ｒ１，Ｒ３の接続点に接続されるとともに非反転入力端子（＋）が抵抗Ｒ２とダイオードＤ１との接続点に接続されるオペアンプＡＭＰ１と、ｐＭＯＳトランジスタＰ２のドレインと接地ノードとの間に接続されるとともにオペアンプＡＭＰ１の出力がゲートに供給されるｎＭＯＳトランジスタＮ１と、反転入力端子（−）にｐＭＯＳトランジスタＰ１と抵抗Ｒ１，Ｒ２との接続点に発生する電圧Ｖａが供給されるとともに非反転入力端子（＋）に抵抗Ｒ３とダイオードＤ２との接続点に発生する電圧Ｖｂが供給されるオペアンプＡＭＰ２とを含む。
【００２４】
ここで、図２に示した温度検知回路１３の動作について説明する。図２の温度検知回路１３は、バンドギャップリファレンス回路を利用している。図３のように、電圧Ｖａは、温度依存性のない定電圧源である。一方、電圧Ｖｂは、ダイオードＤ２の閾値電圧であるため、温度が高くなるほど電圧値が小さくなる特性を有している。電圧ＶａがオペアンプＡＭＰ２の反転入力端子（−）に供給され、電圧ＶｂがオペアンプＡＭＰ２の非反転入力端子（＋）に供給されているので、温度が低くなるほど電圧Ｖｂが高くなり、電圧Ｖｂが電圧Ｖａよりも高くなると検知信号Ｓ１３がハイレベルになる。
【００２５】
次に、温度検知回路１３の動作について詳細に説明する。温度検知回路１３では、ｐＭＯＳトランジスタＰ１，Ｐ２によってカレントミラー回路が構成されているので、ｐＭＯＳトランジスタＰ１，Ｐ２のそれぞれに流れる電流の比は、ｐＭＯＳトランジスタＰ１，Ｐ２のトランジスタサイズ比で表される。例えば、ｐＭＯＳトランジスタＰ１，Ｐ２のサイズを同一にすれば、ｐＭＯＳトランジスタＰ１，Ｐ２のそれぞれに流れる電流は互いに等しくなる。ここで、ｐＭＯＳトランジスタＰ１，Ｐ２に流れる電流を“Ｉ０”、ｐＭＯＳトランジスタＰ１のドレインから抵抗Ｒ２およびダイオードＤ１を介して接地ノードに至る電流経路に流れる電流を“Ｉ１”、ｐＭＯＳトランジスタＰ１のドレインから抵抗Ｒ１，Ｒ３およびダイオードＤ２を介して接地ノードに至る電流経路に流れる電流を“Ｉ２”とすると、次の式１が成り立つ。
【００２６】
I0＝I1＋I2  …（式１）
また、ダイオードの電流特性は次の式２のように表される。
【００２７】
I＝Is・exp（（q・Vd）／（k・T））  …（式２）
なお、式２において、“Ｉｓ”は飽和電流、“ｑ”は電子の電荷量、“Ｖｄ”は閾値電圧、“ｋ”はボルツマン定数、“Ｔ”は絶対温度を表す。式２は、次の式３のように変形できる。
【００２８】
Vd＝kT／q・ln（I/Is）  …（式３）
また、ダイオードＤ１の閾値電圧を“Ｖｄ１”、ダイオードＤ１の飽和電流を“Ｉｓ１”、ダイオードＤ２の閾値電圧を“Ｖｄ２”、ダイオードＤ２の飽和電流を“Ｉｓ２”とすると、閾値電圧Ｖｄ１，Ｖｄ２の閾値電圧差ΔＶｄは次の式４のように表される。
【００２９】
ΔVd＝Vd1−Vd2＝｛k／q・ln（（I1・Is2）／（I2・Is1））｝・T  …（式４）
さらに、比例定数Ｋ１を次の式５のように表すと、式４は次の式６のように表される。
【００３０】
K1＝k／q・ln（（I1・Is2）)／（I2・Is1）））…（式５）
ΔVd＝K1・T  …（式６）
ここで、比例定数Ｋ１は正の係数であるので、閾値電圧差ΔＶｄは、正の温度特性（温度上昇に伴って電圧値が増加する特性）を有する。
【００３１】
また、オペアンプＡＭＰ１によるイマジナリーショートによって、次の式７，式８が成り立つ。
【００３２】
R1・I2＝R2・I1  …（式７）
Vd1＝Vd2＋R3・I2  …（式８）
式７より次の式９．式１０が導かれる。
【００３３】
I1／I2＝R1／R2  …（式９）
I1＝I2・R1／R2  …（式１０）
また、ΔVd＝Vd1−Vd2であるので、式８より次の式１１が導かれる。
【００３４】
I2＝ΔVd／R3  …（式１１）
したがって、Ｉ１は、式１１を用いて次の式１２のように表される。
【００３５】
I1＝（R1／R2）・（ΔVd／R3）  …（式１２）
また、式１，式４，式９より次の式１３が導かれる。
【００３６】
I0＝(R1/R2)・(ΔVd/R3)＋ΔVd/R3
＝(R1+R2)／(R2・R3)・{k／q・ln((I1・Is2)／(I2・Is1))}・T
＝(R1+R2)／(R2・R3)・{k／q・ln((R1・Is2)／(R2・Is1))}・T  …（式１３）
ここで、比例定数Ｋ２を次の式１４のように表すと、式１３は次の式１５のように表される。
【００３７】
K2＝（R1＋R2）／（R2・R3）・k／q・ln（（R1・Is2）／（R2・Is1））…（式１４）
I0＝K2・T  …（式１５）
比例定数Ｋ２は正の係数であるので、定電流Ｉ０は、正の温度特性（温度上昇に伴って電流量が増加する特性）を有する。
【００３８】
また、電圧Ｖａは、式１２，式１３を用いて次の式１６のように表される。
【００３９】
Va＝Vd1＋R2・I1
＝Vd1＋R2・｛（R1／R2）・（ΔVd／R3）｝
＝Vd1＋R1／R3・｛（k／q）・ln（（R1・Is2）／（R2・Is1））｝・T…（式１６）
式１６の第一式に式１２を代入し、さらに式６を利用して変形すると、電圧Ｖａは次の式１７のように表される。
【００４０】
Va＝Vd1＋I1／R3・ΔVd
＝Vd1＋I1／R3・K1・T  …（式１７）
さらに、比例定数Ｋ３を次の式１８のように表すと、電圧Ｖａは次の式１９のように表される。
【００４１】
K3＝I1／R3・K1  …（式１８）
Va＝Vd1＋K3・T  …（式１９）
式１５に示すように、定電流Ｉ０は、正の温度特性を有する。また、式１５には電源電圧に依存する項がない。そのため、電源電圧が変動しても常に一定の電流を供給することができる。また、抵抗Ｒ１，Ｒ２，Ｒ３の抵抗値やダイオードＤ１，Ｄ２の飽和電流の比（Ｉｓ２／Ｉｓ１）を変えることで、温度検知回路１３に任意の温度特性を持たせることが可能である。
【００４２】
また、式１９において、第一項である“Ｖｄ１”は負の温度特性を有し、第二項である“Ｋ３・Ｔ”は正の温度特性を有するので、第一項と第二項が互いに温度特性を打ち消しあうことになる。その結果、電圧Ｖａは温度変化によって変動しない電圧になる。また、式１５と同様に、式１９には電源電圧に依存する項がない。そのため、電源電圧が変動しても常に一定の電圧を供給することができる。
【００４３】
図３は、温度検知回路１３における電圧ＶａおよびダイオードＤ２の閾値電圧Ｖｂの温度依存性を示す。電圧Ｖａは、前述の通り定電圧であるので温度依存性はない。ダイオードＤ２の閾値電圧Ｖｂは負の温度特性を有する。
【００４４】
図４は、温度検知回路１３の検知範囲を示す。電圧Ｖａと電圧Ｖｂとの交点である検知温度Ｔ１よりも温度が低い場合には、電圧Ｖａが電圧Ｖｂよりも低くなるので検知信号Ｓ
１３がハイレベルになる。一方、検知温度Ｔ１よりも温度が高い場合には、検知信号Ｓ１３はローレベル（非活性化状態）になる。
【００４５】
〔発熱制御回路〕
図１に戻って、発熱制御回路１４は、メモリ回路１１がリセット状態である期間において温度検知回路１３からの検知信号Ｓ１３がハイレベルになると、発熱制御信号ＳＳＳをハイレベル（活性化状態）にする。例えば、発熱制御回路１４は、検知信号Ｓ１３およびパワーオンリセット信号ＰＯＲを受けるＡＮＤ回路によって構成される。パワーオンリセット信号ＰＯＲは外部から入力される信号であり、パワーオンリセット信号ＰＯＲがハイレベル（活性化状態）になると、メモリ回路１１はリセット状態になる。
【００４６】
〔メモリ回路〕
メモリ回路１１は、メモリセルアレイ１００と、ビット線選択回路１０１と、ビット線制御回路１０２と、駆動制御回路１０３と、ワード線制御回路１０４と、タイミング発生回路１０５とを含む。
【００４７】
メモリセルアレイ１００は、互いに交差する複数のワード線および複数のビット線対と、複数のワード線と複数のビット線対との交差部にそれぞれ形成される複数のメモリセルとを含む。
【００４８】
ビット線選択回路１０１は、テストモード信号ＡＷＬによって通常モードと発熱モードとを切換可能である。ビット線選択回路１０１は、通常モードにおいてカラムアドレス信号ＣＡに応じて複数のビット線対のうちいずれか１対を選択し、発熱モードにおいてすべてのビット線対を選択する。
【００４９】
ビット線制御回路１０２は、ロジック回路１２からのメモリ制御信号に応答して、複数のビット線対のそれぞれの電位を制御する。
【００５０】
駆動制御回路１０３は、ロジック回路１２からのメモリ制御信号および発熱制御回路１４からの発熱制御信号ＳＳＳに応答して、ワード線制御回路１０４を駆動させるための駆動信号Ｓ１０３を活性化させる。
【００５１】
ワード線制御回路１０４は、テストモード信号ＡＷＬによって通常モードと発熱モードとを切換可能である。また、ワード線制御回路１０４は、駆動制御回路１０３からの駆動信号Ｓ１０３に応答して駆動する。ワード線制御回路１０４は、通常モードで駆動する場合にはロウアドレス信号ＲＡに応じて複数のワード線のうちいずれか１つを活性化させ、発熱モードで駆動する場合には複数のワード線のうち２以上のワード線を活性化させる。
【００５２】
タイミング発生回路１０５は、メモリ制御信号に含まれるロウアドレスストローブ信号ＲＡＳ，カラムアドレスストローブ信号ＣＡＳ，書き込みイネーブル信号ＷＥ，および読み出しイネーブル信号ＲＥを受けて、ワード線駆動タイミング制御信号ＷＤおよび書き込み制御パルスＷＲＵＮを出力する。
【００５３】
〔メモリセルアレイ〕
図５は、図１に示したメモリセルアレイ１００の構成を示す。メモリセルアレイ１００は、複数のワード線ＷＬ，ＷＬ，…と、複数のビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…と、複数のメモリセルＭＣ，ＭＣ，…とを含む。
【００５４】
メモリセルＭＣ，ＭＣ，…は、それぞれ、ワード線ＷＬのうちいずれか１つに対応するとともに、ビット線ＢＬａ，ＢＬａ，…およびビット線ＢＬｂ，ＢＬｂ，…のうちいずれか１つに対応する。また、メモリセルＭＣ，ＭＣ，…は、それぞれ、一方端にセルプレート電圧ＶＣＰ（電源電圧ＶＤＤの１／２の電圧）が供給される容量Ｃと、容量Ｃの他方端とそのメモリセルＭＣに対応するビット線との間に接続されるとともにそのメモリセルＭＣに対応するワード線ＷＬにゲートが接続されるアクセストランジスタＴＷＬとを含む。
【００５５】
例えば、メモリセルアレイ１００に２５６本のワード線と４０９６対のビット線対が設けられている場合、メモリセルアレイ１００の総記憶容量は１Ｍｂｉｔに相当する。
【００５６】
〔ビット線選択回路〕
図６は、図１に示したビット線選択回路１０１の構成を示す。ビット線選択回路１０１は、カラムアドレスバッファ１１１と、カラムプリデコーダ１１２と、ビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…にそれぞれ対応するＡＮＤ回路１１３，１１３，…と、ＡＮＤ回路１１３，１１３，…にそれぞれ対応するＯＲ回路１１４，１１４，…と、ＯＲ回路１１４，１１４，…にそれぞれ対応するカラムスイッチトランジスタ対１１５ａ，１１５ｂ，１１５ａ，１１５ｂ，…と、ライトアンプ１１６Ｗと、リードアンプ１１６Ｒと、Ｉ／Ｏバッファ回路１１７を含む。
【００５７】
カラムアドレスバッファ１１１およびカラムプリデコーダ１１２は、外部からカラムアドレス信号ＣＡを受けて、カラムプリデコード信号ＣＡａを生成する。ＡＮＤ回路１１３，１１３，…は、それぞれ、カラムプリデコーダ１１２からのカラムプリデコード信号ＣＡａを受ける。カラムプリデコーダ信号ＣＡａに応じて、ＡＮＤ回路１１３，１１３，…のうちいずれか１つの出力がハイレベル（活性化状態）になる。
【００５８】
ＯＲ回路１１４，１１４，…は、テストモード信号ＡＷＬと自己に対応するＡＮＤ回路１１３の出力とを受ける。テストモード信号ＡＷＬがハイレベル（活性化状態）である場合には、ＯＲ回路１１４，１１４，…のすべての出力がハイレベル（活性化状態）になる。カラムスイッチトランジスタ対１１５ａ，１１５ｂ，１１５ａ，１１５ｂ，…は、自己に対応するＯＲ回路１１４の出力をゲートに受け、そのＯＲ回路１１４の出力に応答してビット線対ＢＬａ，ＢＬｂとデータを読み書きするためのデータ線対ＤＬａ，ＤＬｂとの接続を切り換える。カラムスイッチトランジスタ対１１５ａ，１１５ｂ，１１５ａ，１１５ｂ，…は、それぞれ、自己に対応するＯＲ回路１１４の出力がハイレベルになると、データ線対ＤＬａ，ＤＬｂと自己に対応するビット線対ＢＬａ，ＢＬｂと接続する。
【００５９】
リードアンプ１１６Ｒは、データ線対ＤＬａ，ＤＬｂに読み出されたデータを増幅してＩ／Ｏバッファ回路１１７に出力する。ライトアンプ１１６Ｗは、Ｉ／Ｏバッファ回路１１７からの書き込みデータを増幅するとともに、書き込み制御パルスＷＲＵＮによって制御されるｎ型スイッチトランジスタ対を介して増幅した書き込みデータをデータ線対ＤＬａ，ＤＬｂに出力する。
【００６０】
〔ビット線制御回路〕
図７は、図１に示したビット線制御回路１０２の構成を示す。ビット線制御回路１０２は、プリチャージ回路１２１と、センスアンプ回路１２２と、センスアンプ駆動回路１２３とを含む。
【００６１】
プリチャージ回路１２１は、メモリ制御信号に含まれるプリチャージ信号ＢＰに応答して、ビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…のそれぞれをプリチャージ電圧ＶＢＰ（電源電圧ＶＤＤの１／２の電圧）を受けるプリチャージノードＮＰに接続するとともに、ビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…のそれぞれを短絡させる。プリチャージ回路１２１は、ビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…にそれぞれ対応するプリチャージ部１２１Ｐ，１２１Ｐ，…を含む。プリチャージ部１２１Ｐ，１２１Ｐ，…は、それぞれ、イコライズトランジスタＴＥと、プリチャージトランジスタＴＰ１，ＴＰ２とを含む。イコライズトランジスタＴＥは、ビット線ＢＬａ，ＢＬｂの間に接続されるとともに、プリチャージ信号ＢＰをゲートに受ける。プリチャージトランジスタＴＰ１は、ビット線ＢＬａに接続されたソースと、プリチャージノードＮＰに接続されたドレインと、プリチャージ信号ＢＰを受けるゲートとを有する。プリチャージトランジスタＴＰ２は、ビット線ＢＬｂに接続されたソースと、プリチャージノードＮＰに接続されたドレインと、プリチャージ信号ＢＰを受けるゲートとを有する。プリチャージ信号ＢＰがハイレベル（活性化状態）である場合には、イコライズトランジスタＴＥは、ビット線ＢＬａ，ＢＬｂを短絡させる。また、プリチャージトランジスタＴＰ１，ＴＰ２は、プリチャージノードＮＰをビット線ＢＬａ，ＢＬｂにそれぞれ接続する。
【００６２】
センスアンプ回路１２２は、ビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…にそれぞれ対応するセンスアンプ１２２ＳＥ，１２２ＳＥ，…を含む。センスアンプ１２２ＳＥ，１２２ＳＥ，…は、それぞれ、第１のインバータを構成するセンスアンプトランジスタＴＳ１，ＴＳ２と、第２のインバータを構成するセンスアンプトランジスタＴＳ３，ＴＳ４とを含み、第１および第２のインバータは、フリップフロップ接続されている。また、第１のインバータの出力端子（センスアンプトランジスタＴＳ１，ＴＳ２の接続点）はビット線ＢＬａに接続され、第２のインバータの出力端子（センスアンプトランジスタＴＳ３，ＴＳ４の接続点）はビット線ＢＬｂに接続される。
【００６３】
センスアンプ駆動回路１２３は、センスアンプドライブトランジスタＴＳＥ１，ＴＳＥ２と、インバータ１２３Ａとを含む。メモリ制御信号に含まれるセンスアンプ駆動信号ＳＥがハイレベル（活性化状態）である場合には、センスアンプドライブトランジスタＴＳＥ１は、センスアンプ１２２ＳＥ，１２２ＳＥ，…のそれぞれに含まれるセンスアンプトランジスタＴＳ１，ＴＳ３のソースに電源ノードを接続し、センスアンプドライブトランジスタＴＳＥ２は、センスアンプ１２２ＳＥ，１２２ＳＥ，…のそれぞれに含まれるセンスアンプトランジスタＴＳ２，ＴＳ４のソースに接地ノードを接続する。これにより、センスアンプ１２２ＳＥ，１２２ＳＥ，…のそれぞれに電源電圧ＶＤＤおよび接地電圧ＶＳＳが供給され、センスアンプ１２２ＳＥ，１２２ＳＥ，…は、それぞれ、自己に対応するビット線対ＢＬａ，ＢＬｂの電位差を増幅させる。
【００６４】
このように、センスアンプ回路１２２は、センスアンプ駆動信号ＳＥに応答して、ビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…のそれぞれを電源ノードおよび接地ノードに接続することにより、ビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…のそれぞれの電位差を増幅させる。
【００６５】
〔駆動制御回路〕
図８は、図１に示した駆動制御回路１０３の構成を示す。駆動制御回路１０３は、ロウアドレスストローブ信号ＲＡＳとクロック信号ＣＬＫとを受けるフリップフロップ１３１と、発熱制御回路１４からの発熱制御信号ＳＳＳを受けて発振する発振回路１３２と、フリップフロップ１３１の出力および発振回路１３２の出力を駆動信号Ｓ１０３（内部ロウアドレスストローブ信号）として出力するＯＲ回路１３３とを含む。メモリ制御信号（ロウアドレスストローブ信号ＲＡＳおよびクロック信号ＣＬＫ）および発熱制御信号ＳＳＳの少なくとも一方が活性化状態になると、駆動制御回路１０３は駆動信号Ｓ１０３を活性化させる。
【００６６】
〔ワード線制御回路１０４〕
図９は、図１に示したワード線制御回路１０４の構成を示す。ワード線制御回路１０４は、ロウアドレスバッファ１４１と、ロウプリデコーダ１４２と、ワード線駆動信号生成回路１４３と、複数ワード線活性化制御回路１４４と、ロウデコーダ１４５と、ワード線ドライバ１４６とを含む。なお、ここでは、ワード線制御回路１０４は、２５６本のワード線ＷＬ０，ＷＬ１，…，ＷＬ２５５に接続されているものとする。
【００６７】
ロウアドレスバッファ１４１は、駆動制御回路１０３からの駆動信号Ｓ１０３に応答して駆動する。ロウアドレスバッファ１４１は、外部からのロウアドレス信号ＲＡ０，ＲＡ１，…，ＲＡ７を受けて内部ロウアドレス信号ＲＡａ０，ＲＡａ１，…，ＲＡａ７を生成する。
【００６８】
ロウプリデコーダ１４２は、内部ロウアドレス信号ＲＡａ０，ＲＡａ１，…，ＲＡａ７を受けて、４本の選択信号Ｙ０，Ｙ１，Ｙ２，Ｙ３と、８本のロウアドレスプリデコード信号ＸＡ０，ＸＡ１，…，ＸＡ７と、８本のロウアドレスプリデコード信号ＸＢ０，ＸＢ１，…，ＸＢ７を生成する。
【００６９】
ワード線駆動信号生成回路１４３は、タイミング発生回路１０５からのワード線駆動タイミング制御信号ＷＤに応答して、選択信号Ｙ０，Ｙ１，Ｙ２，Ｙ３をワード線駆動信号ＹＲ０，ＹＲ１，ＹＲ２，ＹＲ３として出力する。例えば、ワード線駆動信号生成回路１４３は、ワード線駆動タイミング信号ＷＤと選択信号Ｙ０，Ｙ１，Ｙ２，Ｙ３をそれぞれ受ける４個のＡＮＤ回路を含む。
【００７０】
複数ワード線活性化制御回路１４４は、テストモード信号ＡＷＬがローレベル（非活性化状態）である場合には、ロウアドレスプリデコード信号ＸＡ０，ＸＡ１，…，ＸＡ７，ＸＢ０，ＸＢ１，…，ＸＢ７をそのまま出力し、テストモード信号ＡＷＬがハイレベル（活性化状態）である場合には、ロウアドレスプリデコード信号ＸＡ０，ＸＡ１，…，ＸＡ７，ＸＢ０，ＸＢ１，…，ＸＢ７のすべてをハイレベル（活性化状態）にする。例えば、複数ワード線活性化制御回路１４４は、テストモード信号ＡＷＬとロウアドレスプリデコード信号ＸＡ０，ＸＡ１，…，ＸＡ７，ＸＢ０，ＸＢ１，…，ＸＢ７をそれぞれ受ける１６個のＯＲ回路を含む。
【００７１】
ロウデコーダ１４５は、複数ワード線活性化制御回路１４４からのロウアドレスプリデコード信号ＸＡ０，ＸＡ１，…，ＸＡ７，ＸＢ０，ＸＢ１，…，ＸＢ７を受けて、６４本のロウアドレスデコード信号ＸＲ０，ＸＲ１，…，ＸＲ６３を生成する。
【００７２】
ワード線ドライバ１４６は、ワード線駆動信号生成回路１４３からの４本のワード線駆動信号ＹＲ０，ＹＲ１，ＹＲ２，ＹＲ３とロウデコーダ１４５からの６４本のロウアドレスデコード信号ＸＲ０，ＸＲ１，…，ＸＲ６３とに応じて、２５６本のワード線ＷＬ０，ＷＬ１，…，ＷＬ２５５の活性／非活性を制御する。
【００７３】
図１０は、図９に示したロウデコーダ１４５およびワード線ドライバ１４６の構成を示す。
【００７４】
ロウデコーダ１４５は、６４個の単位ロウデコーダ１４５Ａ，１４５Ａ，…を含む。第０段目から第７段目までの８個の単位ロウデコーダ１４５Ａ，１４５Ａ，…には、第０番目のロウアドレスプリデコード信号ＸＢ０が供給されるとともに、第０番目から第７番目までのロウアドレスプリデコード信号ＸＡ０，ＸＡ１，…，ＸＡ７がそれぞれ供給される。第６３段目の単位ロウデコーダ１４５Ａには、第７番目のロウアドレスプリデコード信号ＸＢ７と第７番目のロウアドレスプリデコード信号ＸＡ７とが供給される。すなわち、８本のロウアドレスプリデコード信号ＸＡ０，ＸＡ１，…，ＸＡ７と８本のロウアドレスプリデコード信号ＸＢ０，ＸＢ１，…，ＸＢ７との６４通りの組合せが６４個の単位ロウデコーダ１４５Ａ，１４５Ａ，…にそれぞれに供給される。単位ロウデコーダ１４５Ａ，１４５Ａ，…は、それぞれ、自己に対応する２本のロウアドレスプリデコード信号の両方がハイレベルである場合に自己の出力をローレベル（活性化状態）にする。例えば、単位ロウデコーダ１４５Ａは、２本のロウアドレスプリデコード信号を受けるＮＡＮＤ回路によって構成される。
【００７５】
ワード線ドライバ１４６は、２５６本のワード線ＷＬ０，ＷＬ１，…ＷＬ２５５にそれぞれ対応する２５６個の単位ワード線ドライバ１４６Ａ，１４６Ａ，…を含む。第０段目から第３段目までの４個の単位ワード線ドライバ１４６Ａ，１４６Ａ，…には、第０段目の単位ロウデコーダ１４５Ａの出力が供給されるとともに、ワード線駆動信号ＹＲ０，ＹＲ１，ＹＲ２，ＹＲ３がそれぞれに供給される。第２５２段目から第２５５段目までの４個の単位ワード線ドライバ１４６Ａ，１４６Ａ，…には、第６３段目の単位ロウデコーダ１４５Ａの出力が供給されるとともに、ワード線駆動信号ＹＲ０，ＹＲ１，ＹＲ２，ＹＲ３がそれぞれに供給される。すなわち、４本のワード線駆動信号と６４個の単位ロウデコーダの出力との２５６通りの組合せが２５６個の単位ワード線ドライバ１４６Ａ，１４６Ａ，…にそれぞれ供給される。単位ワード線ドライバ１４６Ａ，１４６Ａ，…は、それぞれ、自己に対応するワード線駆動信号および単位ロウデコーダ１４５Ａの出力の両方が活性化状態である場合（すなわち、ワード線駆動信号がハイレベルであり、単位ロウデコーダ１４５Ａの出力がローレベルである場合）に自己に対応するワード線を活性化させる。
【００７６】
単位ワード線ドライバ１４６Ａ，１４６Ａ，…は、それぞれ、トランジスタＴＲ１，ＴＲ２，ＴＲ３と、インバータＩＮＶとを含む。トランジスタＴＲ１は、対応するワード線駆動信号を受けるソースと、対応するワード線に接続されたドレインと、対応する単位ロウデコーダ１４５Ａの出力を受けるゲートとを有する。トランジスタＴＲ２は、接地ノードに接続されたソースと、対応するワード線に接続されたドレインと、対応する単位ロウデコーダ１４５Ａの出力を受けるゲートとを有する。インバータＩＮＶは、対応するワード線駆動信号を反転する。トランジスタＴＲ３は、接地ノードに接続されたソースと、対応するワード線に接続されたドレインと、インバータＩＮＶの出力を受けるゲートとを有する。
【００７７】
〔通常動作〕
次に、図１１を参照しつつ、図１に示した半導体集積回路１による通常動作について説明する。なお、ここでは、電源投入後のリセット期間は経過しているものとする（すなわち、パワーオンリセット信号ＰＯＲは、ローレベルであるものとする）。また、通常動作の場合、テストモード信号ＡＷＬは常にローレベル（非活性化状態）である。
【００７８】
パワーオンリセット信号ＰＯＲがローレベルであるので、発熱制御回路１４は、発熱制御信号ＳＳＳをローレベルにする。これにより、駆動制御回路１０３では、発振回路１３２は駆動しない。一方、ロジック回路１２からメモリ制御信号（ロウアドレスストローブ信号ＲＡＳおよびクロック信号ＣＬＫ）が供給されるので、ＯＲ回路１３３は、フリップフロップ１３１の出力を駆動信号Ｓ１０３として出力する。
【００７９】
次に、ワード線制御回路１０４では、ロウアドレスバッファ１４１は、駆動制御回路１０３から駆動信号Ｓ１０３に応答して駆動状態になる。これにより、ロウアドレスバッファ１４１は、駆動信号Ｓ１０３に同期してロウアドレス信号ＲＡ０，ＲＡ１，…，ＲＡ７を取り込み、内部ロウアドレス信号ＲＡａ０，ＲＡａ１，…，ＲＡａ７を出力する。ロウプリデコーダ１４２は、内部ロウアドレス信号ＲＡａ０，ＲＡａ１，…，ＲＡａ７に応じて、選択信号Ｙ０，Ｙ１，Ｙ２，Ｙ３、ロウアドレスプリデコード信号ＸＡ０，ＸＡ１，…，ＸＡ７、ロウアドレスプリデコード信号ＸＢ０，ＸＢ１，…，ＸＢ７からそれぞれ１本ずつ選択してハイレベルにする。なお、通常動作ではテストモード信号ＡＷＬがローレベルであるので、複数ワード線活性化制御回路１４４は、ロウアドレスプリデコード信号ＸＡ０，ＸＡ１，…，ＸＡ７，ＸＢ０，ＸＢ１，…，ＸＢ７をそのまま出力する。
【００８０】
次に、ロウデコーダ１４５は、ロウアドレスプリデコード信号ＸＡ０，ＸＡ１，…，ＸＡ７，ＸＢ０，ＸＢ１，…，ＸＢ７の活性／非活性に応じてロウデコード信号ＸＲ０，ＸＲ１，…，ＸＲ６３のうちいずれか１本をローレベルにする。また、ワード線駆動信号生成回路１４３は、ワード線駆動タイミング制御信号ＷＤに応答して、選択信号Ｙ０，Ｙ１，Ｙ２，Ｙ３をワード線駆動信号ＹＲ０，ＹＲ１，ＹＲ２，ＹＲ３として出力する。次に、ワード線ドライバ１４６は、ワード線駆動信号ＹＲ０，ＹＲ１，ＹＲ２，ＹＲ３およびＸＲ０，ＸＲ１，…，ＸＲ６３の活性／非活性に応じて、２５６本のワード線ＷＬ０，ＷＬ１，…，ＷＬ２５５のうちいずれか１本を活性化させる。このようにして、２５６本のワード線ＷＬ０，ＷＬ１，…，ＷＬ２５５のうちいずれか１本が活性化され、そのワード線ＷＬに対応するメモリセルＭＣ，ＭＣ，…のそれぞれに保持されている電荷がそのメモリセルに対応するビット線ＢＬａ，ＢＬｂに転送される。
【００８１】
次に、ワード線駆動タイミング制御信号ＷＤが活性化状態になってから（すなわち、ワード線ＷＬが活性化されてから）一定時間の経過後、センスアンプ駆動信号ＳＥが活性化状態になり、センスアンプ回路１２２は、ビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…のそれぞれの電位差を増幅させる。これにより、ビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…に読み出されたデータの値が確定する。このようにして、データが読み出される。
【００８２】
〔テスト動作〕
次に、図１２を参照しつつ、図１に示した半導体集積回路１によるテスト動作について説明する。なお、ここでは、電源投入後のリセット期間は経過しているものとする（すなわち、パワーオンリセット信号ＰＯＲは、ローレベルであるものとする）。また、テスト動作の場合、テストモード信号ＡＷＬはハイレベルである。
【００８３】
通常動作と同様に、パワーオンリセット信号ＰＯＲがローレベルであるので、発熱制御回路１４は、発熱制御信号ＳＳＳをローレベルにする。これにより、駆動制御回路１０３では、ＯＲ回路１３３は、フリップフロップ１３１の出力を駆動信号Ｓ１０３として出力する。
【００８４】
次に、通常動作の場合と同様に、ワード線制御回路１０４では、ロウアドレスバッファ１４１は、駆動制御回路１０３から駆動信号Ｓ１０３に同期してロウアドレス信号ＲＡ０，ＲＡ１，…，ＲＡ７を取り込み、ロウプリデコーダ１４２は、選択信号Ｙ０，Ｙ１，Ｙ２，Ｙ３、ロウアドレスプリデコード信号ＸＡ０，ＸＡ１，…，ＸＡ７、ロウアドレスプリデコード信号ＸＢ０，ＸＢ１，…，ＸＢ７からそれぞれ１本ずつ選択する。なお、ここでは、テストモード信号ＡＷＬがハイレベルであるので、複数ワード線活性化制御回路１４４は、ロウアドレスプリデコード信号ＸＡ０，ＸＡ１，…，ＸＡ７，ＸＢ０，ＸＢ１，…，ＸＢ７のすべてをハイレベルにする。
【００８５】
次に、ロウデコーダ１４５は、ロウアドレスプリデコード信号ＸＡ０，ＸＡ１，…，ＸＡ７，ＸＢ０，ＸＢ１，…，ＸＢ７のすべてがハイレベルであるので、ロウデコード信号ＸＲ０，ＸＲ１，…，ＸＲ６３のすべてをローレベルにする。
【００８６】
ワード線駆動信号Ｙ０，Ｙ１，Ｙ２，Ｙ３のうちいずれか１本がハイレベルであり、且つ、ロウデコード信号ＸＲ０，ＸＲ１，…，ＸＲ６３のすべてがローレベルであるので、ワード線ドライバ１４６は、２５６本のワード線ＷＬ０，ＷＬ１，…，ＷＬ２５５のうちハイレベルであるワード線駆動信号に対する６４本のワード線を活性化させる。これにより、２５６本のワード線ＷＬ０，ＷＬ１，…，ＷＬ２５５の充放電電流の合計は、通常動作の場合の６４倍となる。
【００８７】
また、６４本のワード線に対応するメモリセルＭＣ，ＭＣ，…の各々からそのメモリセルに対応するビット線ＢＬａ，ＢＬｂに電荷が転送される。これにより、１対のビット線ＢＬａ，ＢＬｂに対して６４個のメモリセルＭＣから電荷が同時に転送されることになり、ビット線ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…のそれぞれにおける充放電電流は、通常動作の場合の６４倍となる。さらに、テスト動作の場合には、ビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂのすべてが選択されるので、ビット線ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…の充放電電流の合計は、通常動作の場合（１対のビット線対のみが選択される場合）よりも多くなる。
【００８８】
〔電源投入後のリセット期間におけるテスト動作〕
次に、図１３を参照しつつ、図１に示した半導体集積回路１によるテスト動作（電源投入後のリセット期間におけるテスト動作）について説明する。なお、電源投入後のリセット期間では、パワーオンリセット信号ＰＯＲはハイレベルである。また、テストモード信号ＡＷＬはハイレベルである。
【００８９】
検知信号Ｓ１３がハイレベルである場合（半導体集積回路１の内部の温度が検知温度Ｔ１よりも低い場合）、パワーオンリセット信号ＰＯＲがハイレベルであるので、発熱制御回路１４は、発熱制御信号ＳＳＳをハイレベルにする。駆動制御回路１０３では、ロジック回路１２からメモリ制御信号（ロウアドレスストローブ信号ＲＡＳおよびクロック信号ＣＬＫ）が供給されないので、フリップフロップ１３１の出力はローレベルのままである。一方、発熱制御信号ＳＳＳがハイレベルになるので、発振回路１３２が発振する。これにより、ＯＲ回路１３３は、発振回路１３２の出力を駆動信号Ｓ１０３として出力する。
【００９０】
次に、ワード線制御回路１０４では、上述のテスト動作と同様に、ロウアドレスバッファ１４１は、駆動制御回路１０３から駆動信号Ｓ１０３に同期してロウアドレス信号ＲＡ０，ＲＡ１，…，ＲＡ７を取り込むが、テストモード信号ＡＷＬがハイレベルであるので、複数ワード線活性化制御回路１４４は、ロウアドレスプリデコード信号ＸＡ０，ＸＡ１，…，ＸＡ７，ＸＢ０，ＸＢ１，…，ＸＢ７のすべてをハイレベルにする。そして、ワード線ドライバ１４６は、２５６本のワード線ＷＬ０，ＷＬ１，…，ＷＬ２５５のうち６４本のワード線を活性化させる。これにより、ワード線ＷＬ０，ＷＬ１，…，ＷＬ２５５の充放電電流の合計は、通常動作の場合の６４倍となる。
【００９１】
一方、検知信号Ｓ１３がローレベルになると（半導体集積回路１の内部の温度が検知温度Ｔ１よりも高くなると）、発熱制御回路１４は、発熱制御信号ＳＳＳをローレベルにする。これにより、駆動制御回路１０３では、発振回路１３２が停止し、ワード線制御回路１０４も停止する。
【００９２】
以上のように、テスト動作において通常動作の場合よりも多くの電流をメモリセルアレイ１００に発生させることができるので、メモリ回路１１の発熱量を増加させることができる。これにより、メモリ回路１１の温度を急速に上昇させることができ、その結果、半導体集積回路１の温度を急速に上昇させることができる。さらに、メモリ回路１１がリセット状態である期間において半導体集積回路１の内部の温度が所定の温度よりも低い場合には、駆動制御回路１０３が発熱制御信号ＳＳＳに基づいて駆動信号Ｓ１０３を活性化させるので、通常動作の場合よりも多くの電流をメモリ回路１１に発生させることができる。このように、メモリ回路１１がリセット状態であっても半導体集積回路１の温度を上昇させることができるので、半導体集積回路１の動作を素早く安定させることができる。
【００９３】
また、テスト動作の場合においてビット線選択回路１０１がビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂのすべてを選択するので、メモリセルアレイの発熱量をさらに増加させることができる。なお、ビット線選択回路１０１は、テストモード信号ＡＷＬがハイレベルである場合に、ビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂのすべてではなく２以上のビット線対を選択するものであっても良い。
【００９４】
なお、発熱制御回路１４は、パワーオンリセット信号ＰＯＲの信号レベルに拘わらず、温度検知回路１３からの検知信号Ｓ１３のみに応答して動作しても良い。すなわち、発熱制御回路１４は、パワーオンリセット信号ＰＯＲがローレベルであっても検知信号Ｓ１３がハイレベルになれば発熱制御信号Ｓ１４をハイレベルにするものであっても良い。このように構成した場合も、半導体集積回路１が低温状態であっても、半導体集積回路１の動作を素早く安定させることができる。
【００９５】
（実施形態２）
図１４は、実施形態２による半導体集積回路２の構成を示す。半導体集積回路２は、メモリ回路２１と、ロジック回路２２と、発熱制御回路２４と、図１に示した温度検知回路１３とを備える。
【００９６】
〔ロジック回路〕
ロジック回路２２は、図１に示したロジック回路１２と同様に、メモリ制御信号を出力する。さらに、ロジック回路２２は、メモリ制御信号を構成する各種信号（例えば、ロウアドレスストローブ信号ＲＡＳ，カラムアドレスストローブ信号ＣＡＳ，書き込みイネーブル信号ＷＥ，読み出しイネーブル信号ＲＥ，クロック信号ＣＬＫなど）の信号値が特定の組合せである場合に、メモリ活性化信号Ｓ２２を出力する。メモリ回路２１は、メモリ制御信号を構成する各種信号の信号値が特定の組合せである場合に、スタンバイ状態（メモリ回路２１に対して情報を読み書きできない状態）になる。すなわち、メモリ活性化信号Ｓ２２は、メモリ回路２１がスタンバイ状態であることを示す信号である。
【００９７】
〔発熱制御回路〕
発熱制御回路２４は、図１に示した発熱制御回路１４と同様に、メモリ回路２１がリセット状態である期間において温度検知回路１３からの検知信号Ｓ１３がハイレベルになると、発熱制御信号ＳＳＳをハイレベルにする。さらに、発熱制御回路２４は、メモリ回路２１がスタンバイ状態である期間（すなわち、メモリ活性化信号Ｓ２２がハイレベル（活性化状態）である期間）において温度検知回路１３からの検知信号Ｓ１３がハイレベルになると、発熱制御信号ＳＳＳをハイレベルにする。例えば、発熱制御回路２４は、検知信号Ｓ１３およびメモリ活性化信号Ｓ２２を受けるＡＮＤ回路２４Ａと、検知信号Ｓ１３およびパワーオンリセット信号ＰＯＲを受けるＡＮＤ回路２４Ｂと、ＡＮＤ回路２４Ａ，２４Ｂの出力を受けるＯＲ回路２４Ｃとを含む。
【００９８】
〔メモリ回路〕
メモリ回路２１は、ビット線選択回路２０１と、ビット線制御回路２０２と、ワード線制御回路２０４と、図１に示したメモリセルアレイ１００およびタイミング発生回路１０５とを備える。
【００９９】
ビット線選択回路２０１は、カラムアドレス信号ＣＡに応じて複数のビット線対のうちいずれか１対を選択する。図１５のように、ビット線選択回路２０１の構成は、図６に示したビット線選択回路１０１からＯＲ回路１１４，１１４，…を削除した構成に相当する。図１５に示したビット線選択回路２０１では、カラムスイッチトランジスタ対１１５ａ，１１５ｂ，１１５ａ，１１５ｂ，…は、それぞれ、自己に対応するＡＮＤ回路１１３の出力をゲートに受ける。
【０１００】
ビット線制御回路２０２は、ロジック回路２２からのメモリ制御信号に応答してビット線対のそれぞれの電位を制御する。また、ビット線制御回路２０２は、発熱制御回路２４からの発熱制御信号ＳＳＳに応答して自己の内部に電流を発生させて発熱する。
【０１０１】
ワード線制御回路２０４は、ロウアドレス信号ＲＡに応じて複数のワード線のうちいずれか１つを活性化させる。図１６のように、ワード線制御回路２０４の構成は、図９に示したワード線制御回路１０４から複数ワード線活性化制御回路１４４を削除した構成に相当する。図１６に示したワード線制御回路２０４では、ロウデコーダ１４５は、ロウプリデコーダ１４２からのロウアドレスプリデコード信号ＸＡ０，ＸＡ１，…，ＸＡ７，ＸＢ０，ＸＢ１，…、ＸＢ７を受ける。
【０１０２】
〔ビット線制御回路〕
図１７は、図１４に示したビット線制御回路２０２の構成を示す。ビット線制御回路２０２は、図７に示した構成に加えて、駆動制御回路２１０を含む。
【０１０３】
駆動制御回路２１０は、発熱制御信号ＳＳＳに応答して、プリチャージ回路１２１にビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…のそれぞれをプリチャージノードＮＰに接続させるとともに、ビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…のそれぞれを接地ノードに接続する。駆動制御回路２１０は、プリチャージ信号ＢＰおよび発熱制御信号ＳＳＳを受けるＯＲ回路２１１と、ビット線ＢＬａ，ＢＬａ，…にそれぞれ対応するとともに発熱制御信号ＳＳＳに応答して自己に対応するビット線ＢＬａを接地ノードに接続するトランジスタ２１２，２１２，…とを含む。
【０１０４】
〔リセット期間の動作〕
次に、図１７に示したビット線制御回路２０２によるリセット期間の動作について説明する。なお、メモリ回路２１がリセット状態である場合、ロジック回路２２はメモリ制御信号（プリチャージ信号ＢＰ，センスアンプ駆動信号ＳＥ）を供給していないので、プリチャージ信号ＢＰ，センスアンプ駆動信号ＳＥは、それぞれ、ローレベルである。
【０１０５】
電源投入後のリセット期間において半導体集積回路２の内部の温度（例えば、メモリ回路２１の温度）が所定の温度よりも低い場合、パワーオンリセット信号ＰＯＲがハイレベルであり、検知信号Ｓ１３もハイレベルであるので、発熱制御回路２４は、発熱制御信号ＳＳＳをハイレベルにする。これにより、駆動制御回路２１０のＯＲ回路２１１の出力がハイレベルになり、プリチャージ部１２１Ｐ，１２１Ｐ，…の各々において、イコライズトランジスタＴＥ，プリチャージトランジスタＴＰ１，ＴＰ２がそれぞれオン状態になる。トランジスタ２１２，２１２，…もそれぞれオン状態になる。
【０１０６】
また、電源投入後にプリチャージ電圧ＶＢＰが電源電圧ＶＤＤの１／２に設定されるので、プリチャージノードＮＰからプリチャージ部１２１Ｐ，１２１Ｐ，…およびトランジスタ２１２，２１２，…を介して接地ノードに電流が流れる。これにより、メモリ回路２１の発熱量を増加させることができる。
【０１０７】
このように、メモリ回路２１がリセット状態であっても半導体集積回路２の温度を上昇させることができるので、半導体集積回路２の動作を素早く安定させることができる。
【０１０８】
〔スタンバイ期間の動作〕
次に、図１７に示したビット線制御回路２０２によるスタンバイ期間の動作について説明する。なお、メモリ回路２１がスタンバイ状態である場合、ロジック回路２２はメモリ制御信号（プリチャージ信号ＢＰ，センスアンプ駆動信号ＳＥ）を供給していないので、プリチャージ信号ＢＰ，センスアンプ駆動信号ＳＥは、それぞれ、ローレベルである。
【０１０９】
メモリ回路２１がスタンバイ状態である期間において半導体集積回路２の内部の温度が所定の温度よりも低い場合、メモリ活性化信号Ｓ２２がハイレベルであり、検知信号Ｓ１３もハイレベルであるので、発熱制御回路２４は、発熱制御信号ＳＳＳをハイレベルにする。これにより、リセット期間の動作と同様に、駆動制御回路２１０のＯＲ回路２１１の出力がハイレベルになり、プリチャージノードＮＰからプリチャージ部１２１Ｐ，１２１Ｐ，…およびトランジスタ２１２，２１２，…を介して接地ノードに電流が流れる。これにより、メモリ回路２１の発熱量を増加させることができる。
【０１１０】
このように、メモリ回路２１がスタンバイ状態であっても半導体集積回路２の温度を上昇させることができるので、半導体集積回路２の動作を素早く安定させることができる。また、電源投入後のリセット期間およびメモリ回路１１がスタンバイ状態である期間のいずれにおいても、ワード線ＷＬ，ＷＬ，…はいずれも活性化しないので、メモリセルＭＣ，ＭＣ，…に保持されたデータは破壊されない。
【０１１１】
なお、発熱制御回路２４は、パワーオンリセット信号ＰＯＲの信号レベルおよびメモリ活性化信号Ｓ２２の信号レベルに拘わらず、温度検知回路１３からの検知信号Ｓ１３のみに応答して動作しても良い。すなわち、発熱制御回路２４は、パワーオンリセット信号ＰＯＲおよびメモリ活性化信号Ｓ２２のいずれもがローレベルであっても検知信号Ｓ１３がハイレベルになれば発熱制御信号Ｓ１４をハイレベルにするものであっても良い。このように構成した場合も、半導体集積回路２が低温状態であっても、半導体集積回路２の動作を素早く安定させることができる。
【０１１２】
また、ロジック回路２２および発熱制御回路２４は、図１に示した半導体集積回路１にも適用可能である。すなわち、半導体集積回路１は、図１に示したロジック回路１２および発熱制御回路１４に代えて、図１４に示したロジック回路２２および発熱制御回路２４を備えていても良い。このように構成することにより、メモリ回路１１がスタンバイ状態であっても半導体集積回路１の温度を上昇させることができ、半導体集積回路１の動作を素早く安定させることができる。
【０１１３】
（ビット線制御回路の変形例１）
なお、図１４に示したメモリ回路２１は、ビット線制御回路２０２に代えて、図１８に示すビット線制御回路３０２を含んでいても良い。図１８に示したビット線制御回路３０２は、図１７に示したセンスアンプ駆動回路１２３および駆動制御回路２１０に代えて、駆動制御回路３１０を含む。その他の構成は、図１７と同様である。
【０１１４】
駆動制御回路３１０は、発熱制御信号ＳＳＳに応答して、センスアンプ回路１２２にビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…のそれぞれを電源ノードおよび接地ノードに接続させる。駆動制御回路３１０は、ＯＲ回路２１１と、センスアンプ駆動信号ＳＥおよび発熱制御信号ＳＳＳを受けるＯＲ回路３１１と、ＯＲ回路３１１の出力を反転するインバータ１２３Ａと、インバータ１２３Ａの出力に応答して電源ノードとセンスアンプ１２２ＳＥ，１２２ＳＥ，…との接続を切り換えるセンスアンプドライブトランジスタＴＳＥ１と、ＯＲ回路３１１の出力に応答して接地ノードとセンスアンプ１２２ＳＥ，１２２ＳＥ，…との接続を切り換えるセンスアンプドライブトランジスタＴＳＥ２とを含む。
【０１１５】
〔動作〕
発熱制御信号ＳＳＳがハイレベルである場合、駆動制御回路３１０のＯＲ回路３１１の出力がハイレベルになり、センスアンプドライブトランジスタＴＳＥ１，ＴＳＥ２はそれぞれオン状態になる。また、電源投入後に、ビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…のそれぞれの電位は、電源電圧ＶＤＤの１／２に設定される。したがって、センスアンプ１２２ＳＥ，１２２ＳＥ，…の各々においてセンスアンプトランジスタＴＳ１，ＴＳ２，ＴＳ３，ＴＳ４のそれぞれがオン状態になり、電源ノードからセンスアンプ１２２ＳＥ，１２２ＳＥ，…のそれぞれを介して接地ノードに電流が流れる。これにより、メモリ回路２１の発熱量を増加させることができる。
【０１１６】
なお、ビット線制御回路３０２は、図１８に示した構成に加えて、図１７に示した駆動制御回路２１０をさらに含んでいても良い。
【０１１７】
（ビット線制御回路の変形例２）
また、図１４に示したメモリ回路２１は、ビット線制御回路２０２に代えて、図１９に示すビット線制御回路４０２を含んでいても良い。図１９に示したビット線制御回路４０２は、図１７に示した駆動制御回路２１０およびセンスアンプ駆動回路１２３に代えて、駆動制御回路４１０を含む。
【０１１８】
駆動制御回路４１０は、発熱制御信号ＳＳＳに応答して、プリチャージ回路１２１にビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…のそれぞれをプリチャージノードＮＰに接続させるとともに、センスアンプ回路１２２にビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…のそれぞれを接地ノードに接続させる。例えば、駆動制御回路４１０は、プリチャージ信号ＢＰおよび発熱制御信号ＳＳＳを受けるＯＲ回路４１１と、センスアンプ駆動信号ＳＥおよび発熱制御信号ＳＳＳを受けるＯＲ回路４１２と、ＯＲ回路４１２の出力を反転するインバータ１２３Ａと、発熱制御信号ＳＳＳおよびインバータ１２３Ａの出力を受けるＯＲ回路４１３と、ＯＲ回路４１３の出力に応答して電源ノードとセンスアンプ１２２ＳＥ，１２２ＳＥ，…との接続を切り換えるセンスアンプドライブトランジスタＴＳＥ１と、ＯＲ回路４１２の出力に応答して接地ノードとセンスアンプ１２２ＳＥ，１２２ＳＥ，…との接続を切り換えるセンスアンプドライブトランジスタＴＳＥ２とを含む。
【０１１９】
〔動作〕
発熱制御信号ＳＳＳをがハイレベルである場合、駆動制御回路４１０のＯＲ回路４１１の出力がハイレベルになり、プリチャージ部１２１Ｐ，１２１Ｐ，…の各々において、イコライズトランジスタＴＥ，プリチャージトランジスタＴＰ１，ＴＰ２がそれぞれオン状態になる。また、電源投入後にプリチャージ電圧ＶＢＰが電源電圧ＶＤＤの１／２に設定されるので、ビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…のそれぞれの電位は、電源電圧ＶＤＤの１／２に設定される。
【０１２０】
また、駆動制御回路４１０のＯＲ回路４１２，４１３の出力がそれぞれハイレベルになり、センスアンプトランジスタＴＳＥ１がオフ状態になり、センスアンプドライブトランジスタＴＳＥ２がオン状態になる。これにより、センスアンプ１２２ＳＥ，１２２ＳＥ，…の各々では、センスアンプトランジスタＴＳ１，ＴＳ３がそれぞれオフ状態になり、センスアンプトランジスタＴＳ２，ＴＳ４がそれぞれオン状態になる。
【０１２１】
したがって、プリチャージノードＮＰからプリチャージ部１２１Ｐ，１２１Ｐ，…，およびセンスアンプ１２２ＳＥ，１２２ＳＥ，…のセンスアンプトランジスタＴＳ２，ＴＳ４を介して接地ノードに電流が流れる。これにより、メモリ回路２１の発熱量を増加させることができる。
【０１２２】
（ビット線制御回路の変形例３）
さらに、図１４に示したメモリ回路２１は、ビット線制御回路２０２に代えて、図２０に示すビット線制御回路５０２を含んでいても良い。図２０に示したビット線制御回路５０２は、図１７に示した駆動制御回路２１０およびセンスアンプ駆動回路１２３に代えて、駆動制御回路５１０を含む。
【０１２３】
駆動制御回路５１０は、発熱制御信号ＳＳＳに応答して、プリチャージ回路１２１にビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…のそれぞれをプリチャージノードＮＰに接続させるとともに、センスアンプ回路１２２にビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…のそれぞれを電源ノードに接続させる。例えば、駆動制御回路５１０は、プリチャージ信号ＢＰおよび発熱制御信号ＳＳＳを受けるＯＲ回路５１１と、センスアンプ駆動信号ＳＥおよび発熱制御信号ＳＳＳを受けるＡＮＤ回路５１２と、センスアンプ駆動信号ＳＥおよびＡＮＤ回路５１２の出力を受けるＯＲ回路５１３と、ＯＲ回路５１３の出力を反転するインバータ１２３Ａと、発熱制御信号ＳＳＳおよびインバータ１２３Ａの出力を受けるＸＯＲ回路５１４と、ＸＯＲ回路５１４の出力に応答して電源ノードとセンスアンプ１２２ＳＥ，１２２ＳＥ，…との接続を切り換えるセンスアンプドライブトランジスタＴＳＥ１と、ＯＲ回路５１３の出力に応答して接地ノードとセンスアンプ１２２ＳＥ，１２２ＳＥ，…との接続を切り換えるセンスアンプドライブトランジスタＴＳＥ２とを含む。
【０１２４】
〔動作〕
発熱制御信号ＳＳＳがハイレベルである場合、駆動制御回路５１０のＯＲ回路５１１の出力がハイレベルになり、プリチャージ部１２１Ｐ，１２１Ｐ，…の各々において、イコライズトランジスタＴＥ，プリチャージトランジスタＴＰ１，ＴＰ２がそれぞれオン状態になる。また、電源投入後にプリチャージ電圧ＶＢＰが電源電圧ＶＤＤの１／２に設定されるので、ビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…のそれぞれの電位は、電源電圧ＶＤＤの１／２に設定される。
【０１２５】
また、駆動制御回路５１０のＯＲ回路５１３，ＸＯＲ回路５１４の出力がそれぞれローレベルになり、センスアンプトランジスタＴＳＥ１がオン状態になり、センスアンプドライブトランジスタＴＳＥ２がオフ状態になる。これにより、センスアンプ１２２ＳＥ，１２２ＳＥ，…の各々では、センスアンプトランジスタＴＳ１，ＴＳ３がそれぞれオン状態になり、センスアンプトランジスタＴＳ２，ＴＳ４がそれぞれオフ状態になる。
【０１２６】
したがって、電源ノードからセンスアンプ１２２ＳＥ，１２２ＳＥ，…のセンスアンプトランジスタＴＳ１，ＴＳ３およびプリチャージ部１２１Ｐ，１２１Ｐ，…を介してプリチャージノードＮＰに電流が流れる。これにより、メモリ回路２１の発熱量を増加させることができる。
【０１２７】
（メモリセルアレイの変形例）
以上の各実施形態において、メモリ回路１１，２１は、メモリセルアレイ１００に代えて、図２１に示すメモリセルアレイ１００ａを含んでいても良い。メモリセルアレイ１００ａは、図５に示したメモリセルＭＣ，ＭＣ，…に代えて、メモリセルＭＣａ，ＭＣａ，…を含む。メモリセルＭＣａ，ＭＣａ，…は、それぞれ、ワード線ＷＬ，ＷＬ，…のうちいずれか１つに対応するとともに、ビット線対ＢＬａ，ＢＬａ，…，ＢＬｂ，ＢＬｂ，…のうちいずれか１対に対応する。また、メモリセルＭＣａ，ＭＣａ，…は、それぞれ、ロードトランジスタＴＣ１，ＴＣ３と、ドライブトランジスタＴＣ２，ＴＣ４と、アクセストランジスタＴＣ５，ＴＣ６とを含む。
【０１２８】
ロードトランジスタＴＣ１およびドライブトランジスタＴＣ２は、電源ノードと接地ノードとの間に直列接続され、第１のインバータを構成している。ロードトランジスタＴＣ３およびドライブトランジスタＴＣ４は、電源ノードと接地ノードとの間に直列接続され、第２のインバータを構成している。第１および第２のインバータは、フリップフロップ接続されている。アクセストランジスタＴＣ５は、対応するビット線対ＢＬａと第１のインバータの出力端子（ロードトランジスタＴＣ１およびドライブトランジスタＴＣ２の接続点）との間に接続され、アクセストランジスタＴＣ５のゲートは、対応するワード線ＷＬに接続される。アクセストランジスタＴＣ６は、対応するビット線対ＢＬｂと第２のインバータの出力端子（ロードトランジスタＴＣ３およびドライブトランジスタＴＣ４の接続点）との間に接続され、アクセストランジスタＴＣ６のゲートは、対応するワード線ＷＬに接続される。
【０１２９】
すなわち、メモリ回路１１，２１は、図５に示したメモリセルアレイ１００を備えるダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）であっても良いし、図２１に示したメモリセルアレイ１００ａを備えるスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）であっても良い。いずれの場合も、メモリ回路の発熱量を増加させることが可能である。
【０１３０】
（ビット線制御回路の変形例４）
なお、図１に示したメモリ回路１１は、ビット線制御回路１０２に代えて、図２２に示すビット線制御回路１０２ａを含んでいても良い。図２２に示したビット線制御回路１０２ａは、図７に示したセンスアンプ駆動回路１２３に代えて、センスアンプ駆動回路１２３ａを含む。
【０１３１】
センスアンプ駆動回路１２３ａは、センスアンプ駆動信号ＳＥに応答して接地ノードとセンスアンプ１２２ＳＥ，１２２ＳＥ，…との接続を切り換えるセンスアンプドライブトランジスタＴＳＥ２を含む。なお、ここでは、センスアンプ１２２ＳＥ，１２２ＳＥ，…の各々では、センスアンプトランジスタＴＳ１，ＴＳ３のソースは電源ノードに接続されている。
【０１３２】
このように構成した場合も、センスアンプ駆動信号ＳＥに応答して、ビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…のそれぞれの電位差を増幅させることが可能である。
【０１３３】
また、図２２のように、プリチャージ部１２１Ｐ，１２１Ｐ，…のそれぞれにおいて、イコライズトランジスタＴＥ，プリチャージトランジスタＴＰ１，ＴＰ２は、ｐＭＯＳトランジスタによって構成されていても良い。
【０１３４】
（ビット線制御回路の変形例５）
さらに、図１４に示したメモリ回路２１は、ビット線制御回路２０２に代えて、図２３に示すビット線制御回路６０２を含んでいても良い。図２３に示したビット線制御回路６０２は、図１７に示した駆動制御回路２１０およびセンスアンプ駆動回路１２３に代えて、駆動制御回路６１０を含む。なお、ここでは、プリチャージ部１２１Ｐ，１２１Ｐ，…のそれぞれにおいて、イコライズトランジスタＴＥ，プリチャージトランジスタＴＰ１，ＴＰ２は、ｐＭＯＳトランジスタによって構成されている。
【０１３５】
駆動制御回路６１０は、発熱制御信号ＳＳＳに応答して、プリチャージ回路１２１にビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…のそれぞれをプリチャージノードＮＰに接続させるとともに、センスアンプ回路１２２にビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…のそれぞれを接地ノードに接続させる。例えば、駆動制御回路６１０は、発熱制御信号ＳＳＳを反転するインバータ６１１と、プリチャージ信号ＢＰおよびインバータ６１１の出力を受けるＡＮＤ回路６１２と、センスアンプ駆動信号ＳＥおよび発熱制御信号ＳＳＳを受けるＯＲ回路６１３と、ＯＲ回路６１３の出力を反転するインバータ６１４と、発熱制御信号ＳＳＳおよびインバータ６１４の出力を受けるＮＯＲ回路６１５と、ＮＯＲ回路６１５の出力に応答して電源ノードと対応するセンスアンプ１２２ＳＥとの接続を切り換えるセンスアンプドライブトランジスタ６１６，６１６，…と、ＯＲ回路６１３の出力に応答して接地ノードとセンスアンプ１２２ＳＥ，１２２ＳＥ，…との接続を切り換えるセンスアンプドライブトランジスタＴＳＥ２とを含む。
【０１３６】
〔動作〕
発熱制御信号ＳＳＳがハイレベルである場合、駆動制御回路６１０のＡＮＤ回路６１２の出力がローレベルになり、プリチャージ部１２１Ｐ，１２１Ｐ，…の各々において、イコライズトランジスタＴＥ，プリチャージトランジスタＴＰ１，ＴＰ２がそれぞれオン状態になる。また、電源投入後にプリチャージ電圧ＶＢＰが電源電圧ＶＤＤの１／２に設定されるので、ビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…のそれぞれの電位は、電源電圧ＶＤＤの１／２に設定される。
【０１３７】
また、駆動制御回路６１０のＯＲ回路６１３の出力がハイレベルになるとともにＮＯＲ回路６１５の出力がローレベルになり、センスアンプドライブトランジスタ６１６，６１６，…がそれぞれオフ状態になるとともにセンスアンプドライブトランジスタＴＳＥ２がオン状態になる。これにより、センスアンプ１２２ＳＥ，１２２ＳＥ，…の各々では、センスアンプトランジスタＴＳ１，ＴＳ３がそれぞれオフ状態になり、センスアンプトランジスタＴＳ２，ＴＳ４がそれぞれオン状態になる。
【０１３８】
したがって、プリチャージノードＮＰからプリチャージ部１２１Ｐ，１２１Ｐ，…，およびセンスアンプ１２２ＳＥ，１２２ＳＥ，…のセンスアンプトランジスタＴＳ１，ＴＳ３を介して接地ノードに電流が流れる。これにより、メモリ回路２１の発熱量を増加させることができる。
【０１３９】
（実施形態３）
図２４は、実施形態３による半導体集積回路３の構成を示す。半導体集積回路３は、メモリ回路３１と、発熱制御回路３４と、スキャンチェーン回路３５と、ＢＩＳＴ回路３６と、図１に示したロジック回路１２および温度検知回路１３を備える。
【０１４０】
〔発熱制御回路〕
発熱制御回路３４は、温度検知回路１３からの検知信号Ｓ１３がハイレベルになると、発熱制御信号ＳＳＳをハイレベルにする。
【０１４１】
〔スキャンチェーン回路〕
スキャンチェーン回路３５は、縦続接続された複数のスキャンフリップフロップＳＦＦ，ＳＦＦ，…を含む。スキャンチェーン回路３５（スキャンフリップフロップＳＦＦ，ＳＦＦ，…）は、外部からのスキャンモードコントロール信号（図示せず）によって、シフトモードに設定される。スキャンフリップフロップＳＦＦは、シフトモードに設定されると、スキャンクロック信号ＳＣＬＫに同期して観測設定値ＤＡＴＡ（または、前段のスキャンフリップフロップに保持された観測設定値ＤＡＴＡ）を取り込んで保持する。このようにして、スキャンチェーン回路３５は、スキャンクロック信号ＳＣＬＫに同期して観測設定値ＤＡＴＡを順次シフトする。さらに、スキャンチェーン回路３５（スキャンフリップフロップＳＦＦ，ＳＦＦ，…）は、発熱制御回路３４からの発熱制御信号ＳＳＳがハイレベルになると、シフトモードに設定される。
【０１４２】
〔ＢＩＳＴ回路〕
ＢＩＳＴ回路３６は、外部からの制御信号（図示せず）に応答して、自己診断処理（メモリ回路３１の故障を検出する処理）を実行する。例えば、ＢＩＳＴ回路３６は、外部からの制御信号に応答してテストパターンをメモリ回路３１に出力するテストパターン発生回路と、テスト結果（メモリ回路３１の出力値）と期待値とを照合する期待値照合回路とを含んでいても良い。さらに、ＢＩＳＴ回路３６は、発熱制御回路３４からの発熱制御信号ＳＳＳがハイレベルになると、自己診断処理を実行する。
【０１４３】
〔動作〕
半導体集積回路３の内部の温度が所定の温度よりも低い場合、温度検知回路１３は、検知信号Ｓ１３をハイレベルにし、発熱制御回路３４は、発熱制御信号ＳＳＳをハイレベルにする。これにより、スキャンチェーン回路３５は、スキャンクロック信号ＳＣＬＫに同期して観測設定値ＤＡＴＡを順次シフトし、ＢＩＳＴ回路３６は、自己診断処理を実行する。スキャンチェーン回路３５によるシフト動作に伴って、スキャンチェーン回路３５およびロジック回路１２に電流が流れ、ＢＩＳＴ回路３６による自己診断処理に伴って、ＢＩＳＴ回路３６およびメモリ回路３１に電流が流れることになる。その結果、半導体集積回路３の内部の温度が上昇する。
【０１４４】
以上のように、スキャンチェーン回路３５およびＢＩＳＴ回路３６を駆動させることによって半導体集積回路３の内部の温度が上昇するので、半導体集積回路３が低温状態であっても、半導体集積回路３の動作を素早く安定させることができる。なお、半導体集積回路３は、スキャンチェーン回路３５およびＢＩＳＴ回路３６のいずれか一方を備えていなくても良い。
【０１４５】
また、発熱制御回路３４は、図１に示した発熱制御回路１４と同様に、メモリ回路１１がリセット状態である期間（すなわち、パワーオンリセット信号ＰＯＲがハイレベルである期間）において温度検知回路１３からの検知信号Ｓ１３がハイレベルになると、発熱制御信号ＳＳＳをハイレベルにするものであっても良い。このように構成することにより、メモリ回路３１がリセット状態であっても半導体集積回路３の温度を上昇させることができ、半導体集積回路３の動作を素早く安定させることができる。
【０１４６】
または、半導体集積回路３は、ロジック回路１２に代えて、図１４に示したロジック回路２２を備えていても良い。この場合、発熱制御回路３４は、図１４に示した発熱制御回路２４と同様に、メモリ回路３１がスタンバイ状態である期間（すなわち、メモリ活性化信号Ｓ２２がハイレベルである期間）において温度検知回路１３からの検知信号Ｓ１３がハイレベルになると、発熱制御信号ＳＳＳをハイレベルにするものであっても良い。このように構成することにより、メモリ回路３１がスタンバイ状態であっても半導体集積回路３の温度を上昇させることができ、半導体集積回路３の動作を素早く安定させることができる。
【０１４７】
また、スキャンチェーン回路３５およびＢＩＳＴ回路３６は、図１，図１４に示した半導体集積回路１，２にも適用可能である。すなわち、半導体集積回路１，２は、図１，図１４に示した構成に加えて、図２４に示したスキャンチェーン回路３５およびＢＩＳＴ回路３６をさらに備えていても良い。
【０１４８】
（メモリ回路の個数）
なお、以上の各実施形態において、半導体集積回路は複数個のメモリ回路を備えていても良い。すなわち、同一の半導体基板上において、１個のロジック回路に対して複数個のメモリ回路が設けられていても良い。
【０１４９】
（温度上昇の試算）
次に、図２５，図２６を参照しつつ、図１に示した半導体集積回路における温度上昇と時間との関係について説明する。
【０１５０】
図２５は、半導体集積回路における熱の流れ（熱流）に着目した電気的等価回路を示す。半導体集積回路に加えられた熱流がすべて外部へ漏れると、半導体集積回路の温度上昇が止まる。この温度を飽和温度と呼ぶ。
【０１５１】
図２５のように、半導体集積回路は、熱抵抗Ｒｎおよび熱容量Ｃによって構成される積分回路で表現できる。この回路に電圧を印加する。ここで、熱流を“Ｐ”、半導体集積回路自体に吸収される熱流を“Ｐ１”、温度上昇により外部に対する漏れる熱流を“Ｐ２”、温度上昇を“θ”、飽和温度を“θ１”、印加電圧を“ＶＤＤ”、動作電流を“Ｉ”とすると、次の式２０，式２１が成り立つ。
【０１５２】
Ｐ＝Ｐ１＋Ｐ２  …（式２０）
θ＝（∫Ｐ１・ｄｔ）／Ｃ＝Ｒｎ・Ｐ２  …（式２１）
式２０，式２１より、過渡現象の理論から飽和温度までの過渡値を導くと、次の式２２のようになる（図２６参照）。
【０１５３】
θ＝Ｒｎ・Ｐ（１−ｅ（−ｔ／Ｒｎ・Ｃ））  …（式２２）
また、Ｐ＝Ｉ・ＶＤＤであるので、式２２は次の式２３のようになる。
【０１５４】
θ＝Ｒｎ・Ｉ・ＶＤＤ（１−ｅ（−ｔ／Ｒｎ・Ｃ））  …（式２３）
したがって、飽和温度は、次の式２４のようになる。
【０１５５】
θ１＝Ｒｎ・Ｉ・ＶＤＤ  …（式２４）
次に、式２３，式２４を“ｔ”について変形すると、次の式２５のようになる。
【０１５６】
ｔ＝Ｒｎ・Ｃ・ｌｎ（θ１（θ１／（θ１−θ）））  …（式２５）
ここで、半導体集積回路が６４個のメモリ回路を備え、各メモリ回路においてメモリセルアレイには２５６本のワード線が含まれており、ワード線制御回路がテスト動作時において２５６本のワード線のうち６４本のワード線を同時に活性化させるものとする。すなわち、半導体集積回路において４０９６（＝６４×６４）本のワード線が同時に活性化するものとする。また、ワード線１本当たりの寄生容量を“１ｐＦ”とする。この場合、総寄生容量Ｃｗは、次の式２６のようになる。
【０１５７】
Ｃｗ＝１ｐＦ×４０９６＝４０９６ｐＦ  …（式２６）
ここで、動作周期を“Ｔｃ”、印加電圧を“ＶＤＤ”、電荷量を“Ｑ”とすると、動作電流Ｉは、次の式２７のようになる。
【０１５８】
Ｉ＝ｄＱ／ｄＴｃ＝Ｃｗ×ＶＤＤ／Ｔｃ  …（式２７）
さらに、Ｔｃ＝５０ｎｓ、ＶＤＤ＝３．３Ｖとすると、動作電流Ｉは、
Ｉ＝４０９６×１０−１２×３．３／５０×１０−９≒２７０．３ｍＡ
となる。
【０１５９】
ここで、式２４，式２５より、飽和温度θ１と、飽和温度θ１に達するまでの時間ｔ（飽和温度の９０％に達するまでの時間）を計算する。また、パッケージの熱抵抗を“５０℃／Ｗ”、比熱容量を“７００Ｊ／（ｋｇ・Ｋ）”、チップ質量を“１×１０−６ｋｇ”とすると、飽和温度θ１および時間ｔは、次のように算出される。
【０１６０】
θ１＝Ｒｎ・Ｉ・ＶＤＤ＝６０×０．２７０３×３．３≒５３．５℃
ｔ  ＝Ｒｎ・Ｃ・ｌｎ（θ１（θ１／（θ１−θ）））
＝５０×７００×１×１０−６×ｌｎ（５３．５／（５３．５−４８．１５）
＝０．０３５×１．６８
≒７０．６ｍs
すなわち、電源電圧を“３．３Ｖ”、動作周期を“５０ｎｓ”としてテスト動作を実行すると、２７０．３ｍＡの電流が流れ、飽和温度は５３．５℃、飽和温度の９０％に達するまでの時間は７０．６ｍｓとなる。このように、テスト動作において通常動作時よりも多くの電流を流して発熱させることによって、急速にチップの温度を上げることができることがわかる。
【産業上の利用可能性】
【０１６１】
本発明の半導体集積回路は、車載半導体において高信頼性を維持するための広い動作温度範囲の実現に有用である。
【符号の説明】
【０１６２】
１１，２１，３１    メモリ回路
１２，２２    ロジック回路
１３    温度検知回路
１４，２４    発熱制御回路
１００，１００ａ    メモリセルアレイ
１０１，２０１    ビット線選択回路
１０２，１０２ａ，２０２，３０２，４０２，５０２，６０２    ビット線制御回路
１０３，２１０，３１０，４１０，５１０，６１０    駆動制御回路
１０４，２０４    ワード線制御回路
１０５    タイミング発生回路
ＷＬ    ワード線
ＢＬａ，ＢＬｂ    ビット線対
ＭＣ    メモリセル
１１１    カラムアドレスバッファ
１１２    カラムプリデコーダ
１１３    ＡＮＤ回路
１１４    ＯＲ回路
１１５ａ，１１５ｂ    カラムスイッチトランジスタ
１２１    プリチャージ回路
１２２    センスアンプ回路
１２３，１２３ａ    センスアンプ駆動回路
１３１    フリップフロップ
１３２    発振回路
１３３    ＯＲ回路
１４１    ロウアドレスバッファ
１４２    ロウプリデコーダ
１４３    ワード線駆動信号生成回路
１４４    複数ワード線活性化制御回路
１４５    ロウデコーダ
１４６    ワード線ドライバ
３５    スキャンチェーン回路
ＳＦＦ    スキャンフリップフロップ
３６    ＢＩＳＴ回路
【図１】
2010073523.tif 000003
【図２】
2010073523.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2010073523.tif 000008
【図７】
2010073523.tif 000009
【図８】
2010073523.tif 000010
【図９】
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【図１０】
2010073523.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2010073523.tif 000021
【図２０】
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【図２１】
2010073523.tif 000023
【図２２】
2010073523.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【手続補正書】
【提出日】平成23年6月7日(2011.6.7)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、温度検知機能と発熱機能を備えた半導体集積回路に関する。
【背景技術】
【０００２】
近年、半導体の対象アプリケーションがますます多様化する中で、車載半導体が注目されている。車に使われる電子部品は飛躍的に増えて来ており、車載用半導体デバイスは半導体メーカーにとっても期待のかかる分野になってきている。そのような中で、技術的な先進性よりもＱＣＤ（品質・コスト・供給力）といわれる基本的な能力が半導体デバイスに求められており、車載半導体では高信頼性を維持するための広い動作温度範囲を実現する必要がある。このため、従来、温度マージンの確保のためのオーバースペック設計を行っており、設計の検証のための高温／低温での検査を行い、広い動作温度範囲を保障している。動作保障温度に対して精度よく検査を行うことを目的とした技術は、特許文献１などに開示されている。
【０００３】
特許文献１の半導体デバイスでは、動作試験時において動作保障温度が高く設定されており、評価用冶具の耐熱温度を上回っている場合でも評価用冶具の温度を耐熱温度以上に上昇させることなく半導体チップを均一に動作保障温度上限まで上昇させることができると記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２４０２６３号公報（第１０頁、第一図）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載の技術では、半導体デバイスの周辺温度が低温の場合におけるチップの動作保障について考慮されていない。つまり、周辺温度が低温である場合においても確実にチップを動作させるためには、オーバースペック設計を予め行うか、
電源を投入してからチップ自身が発熱するまでの間、例えば周波数を緩めて動作させるとかの配慮が必要となる。そのため、半導体デバイスの動作を素早く安定させることが困難であった。特に、半導体デバイスがリセット状態である場合、半導体デバイスの温度を急速に上昇させることができないので、半導体デバイスの動作を素早く安定させることが困難であった。また、半導体デバイスに含まれるメモリ回路がスタンバイ状態（メモリ回路に供給される各種信号の信号値が特定の組合せになっており、メモリ回路に対して情報を読み書きできない状態）である場合も、同様の理由により、半導体デバイスの温度を急速に上昇させることが困難であった。
【０００６】
この発明は、上記課題を解決するものであり、低温状態であっても動作を素早く安定させることが可能な半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この発明の１つの局面に従うと、半導体集積回路は、メモリ回路と、上記半導体集積回路内部の温度が所定の温度よりも低いことを検知すると検知信号を活性化させる温度検知回路と、上記検知信号が活性化された場合に発熱制御信号を活性化する発熱制御回路とを備え、上記発熱制御信号が活性化された場合に、上記メモリ回路内部に電流を発生させて、上記半導体集積回路内部の温度を上昇させる。
【０００８】
上記半導体集積回路では、半導体集積回路の温度を上昇させることができ、半導体集積回路の動作を素早く安定させることができる。
【０００９】
この発明の別の局面に従うと、半導体集積回路は、電源供給開始後に所定のリセット信号が供給される半導体集積回路であって、メモリ回路と、上記メモリ回路の動作を制御するメモリ制御信号を出力するロジック回路と、上記半導体集積回路内部の温度が所定の温度よりも低いことを検知すると検知信号を活性化させる温度検知回路と、上記リセット信号の供給期間中に上記検知信号が活性化された場合に、発熱制御信号を活性化する発熱制御回路を備え、上記発熱制御信号が活性化された場合に、上記メモリ回路内部に電流を発生させて、上記半導体集積回路内部の温度を上昇させる。
【００１０】
上記半導体集積回路では、メモリ回路がリセット状態であっても半導体集積回路の温度を上昇させることができ、半導体集積回路の動作を素早く安定させることができる。
【００１１】
この発明の別の局面に従うと、半導体集積回路は、スタンバイ状態と動作状態を取りうるメモリ回路と、上記メモリ回路の状態を制御するロジック回路と、上記半導体集積回路内部の温度が所定の温度よりも低いことを検知すると検知信号を活性化させる温度検知回路と、上記ロジック回路が上記メモリ回路を上記スタンバイ状態に制御している期間中に上記検知信号が活性化された場合に、発熱制御信号を活性化する発熱制御回路を備え、上記発熱制御信号が活性化された場合に、上記メモリ回路内部に電流を発生させて、上記半導体集積回路内部の温度を上昇させる。
【００１２】
上記半導体集積回路では、メモリ回路がスタンバイ状態であっても半導体集積回路の温度を上昇させることができ、半導体集積回路の動作を素早く安定させることができる。
【００１３】
この発明の別の局面に従うと、半導体集積回路は、電源供給開始後に所定のリセット信号が供給される半導体集積回路であって、スタンバイ状態と動作状態を取りうるメモリ回路と、上記メモリ回路の状態を制御するロジック回路と、上記半導体集積回路内部の温度が所定の温度よりも低いことを検知すると検知信号を活性化させる温度検知回路と、上記リセット信号の供給期間中または上記ロジック回路が上記メモリ回路を上記スタンバイ状態に制御している期間中に上記検知信号が活性化された場合に、発熱制御信号を活性化する発熱制御回路を備え、上記発熱制御信号が活性化された場合に、上記メモリ回路内部の電流を発生させて、上記半導体集積回路内部の温度を上昇させる。
【００１４】
上記半導体集積回路では、メモリ回路がリセット状態およびスタンバイ状態のいずれであっても半導体集積回路の温度を上昇させることができ、半導体集積回路の動作を素早く安定させることができる。
【００１５】
この発明の別の局面に従うと、半導体集積回路は、電源供給開始後に所定のリセット信号が供給される半導体集積回路であって、スタンバイ状態と動作状態とを取りうるメモリ回路と、上記メモリ回路の状態を制御するロジック回路と、上記半導体集積回路内部の温度が所定の温度よりも低いことを検知すると検知信号を活性化させる温度検知回路とを備え、上記リセット信号の供給期間中または上記ロジック回路が上記メモリ回路を上記スタンバイ状態に制御している期間中に上記検知信号が活性化された場合に、動作電流が増大する。
【００１６】
上記半導体集積回路では、メモリ回路がリセット状態およびスタンバイ状態のいずれであっても半導体集積回路の温度を上昇させることができ、半導体集積回路の動作を素早く安定させることができる。
【発明の効果】
【００１７】
以上のように、半導体集積回路が低温状態であっても半導体集積回路の温度を上昇させることができるので、半導体集積回路の動作を素早く安定させることができる。
【図面の簡単な説明】
【００１８】
【図１】実施形態１による半導体集積回路の構成図。
【図２】図１に示した温度検知回路の構成図。
【図３】図２に示した温度検知回路の特性について説明するための図。
【図４】図２に示した温度検知回路の検知範囲について説明するための図。
【図５】図１に示したメモリセルアレイの構成図。
【図６】図１に示したビット線選択回路の構成図。
【図７】図１に示したビット線制御回路の構成図。
【図８】図１に示した駆動制御回路の構成図。
【図９】図１に示したワード線制御回路の構成図。
【図１０】図９に示したロウデコーダおよびワード線ドライバの構成図。
【図１１】図１に示した半導体集積回路による通常動作について説明するためのタイミングチャート。
【図１２】図１に示した半導体集積回路によるテスト動作について説明するためのタイミングチャート。
【図１３】図１に示した半導体集積回路によるテスト動作（電源投入後のリセット期間におけるテスト動作）について説明するためのタイミングチャート。
【図１４】実施形態２による半導体集積回路の構成図。
【図１５】図１４に示したビット線選択回路の構成図。
【図１６】図１４に示したワード線制御回路の構成図。
【図１７】図１４に示したビット線制御回路の構成図。
【図１８】図１４に示したビット線制御回路の変形例１の構成図。
【図１９】図１４に示したビット線制御回路の変形例２の構成図。
【図２０】図１４に示したビット線制御回路の変形例３の構成図。
【図２１】図１に示したメモリセルアレイの変形例の構成図。
【図２２】ビット線制御回路の変形例４の構成図。
【図２３】ビット線制御回路の変形例５の構成図。
【図２４】実施形態３による半導体集積回路の構成図。
【図２５】半導体集積回路における熱流に着目した電気的等価回路図。
【図２６】図２５に示した電気的等価回路の特性を示すグラフ。
【発明を実施するための形態】
【００１９】
以下、実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
【００２０】
（実施形態１）
図１は、実施形態１による半導体集積回路１の構成を示す。半導体集積回路１は、メモリ回路１１と、ロジック回路１２と、温度検知回路１３と、発熱制御回路１４とを備える。
【００２１】
〔ロジック回路〕
ロジック回路１２は、メモリ回路１１の動作を制御するためのメモリ制御信号を出力する。例えば、メモリ制御信号は、メモリ動作を開始するトリガとなるロウアドレスストローブ信号ＲＡＳ，読み出し動作を開始するトリガとなるカラムアドレスストローブ信号ＣＡＳ，書き込み動作の許可状態または禁止状態を規制する書き込みイネーブル信号ＷＥ，読み出し動作の許可状態または禁止状態を規制する読み出しイネーブル信号ＲＥ，クロック信号ＣＬＫ，センスアンプ駆動信号ＳＥ，プリチャージ信号ＢＰなどを含む。
【００２２】
〔温度検知回路〕
温度検知回路１３は、半導体集積回路１の内部の温度（例えば、メモリ回路１１の温度）が所定の温度よりも低いことを検知すると検知信号Ｓ１３をハイレベル（活性化状態）にする。
【００２３】
図２のように、温度検知回路１３は、それぞれのソースが電源ノード（電源電圧ＶＤＤが供給されるノード）に接続されるとともにそれぞれのゲートがｐＭＯＳトランジスタＰ２のドレインに接続されるｐＭＯＳトランジスタＰ１，Ｐ２と、ｐＭＯＳトランジスタＰ１のドレインと接地ノード（接地電圧ＶＳＳが供給されるノード）との間に直列接続された抵抗Ｒ１，Ｒ３およびダイオードＤ２と、ｐＭＯＳトランジスタＰ１のドレインと接地ノードとの間に直列接続された抵抗Ｒ２およびダイオードＤ１と、反転入力端子（−）が抵抗Ｒ１，Ｒ３の接続点に接続されるとともに非反転入力端子（＋）が抵抗Ｒ２とダイオードＤ１との接続点に接続されるオペアンプＡＭＰ１と、ｐＭＯＳトランジスタＰ２のドレインと接地ノードとの間に接続されるとともにオペアンプＡＭＰ１の出力がゲートに供給されるｎＭＯＳトランジスタＮ１と、反転入力端子（−）にｐＭＯＳトランジスタＰ１と抵抗Ｒ１，Ｒ２との接続点に発生する電圧Ｖａが供給されるとともに非反転入力端子（＋）に抵抗Ｒ３とダイオードＤ２との接続点に発生する電圧Ｖｂが供給されるオペアンプＡＭＰ２とを含む。
【００２４】
ここで、図２に示した温度検知回路１３の動作について説明する。図２の温度検知回路１３は、バンドギャップリファレンス回路を利用している。図３のように、電圧Ｖａは、温度依存性のない定電圧である。一方、電圧Ｖｂは、ダイオードＤ２の閾値電圧であるため、温度が高くなるほど電圧値が小さくなる特性を有している。電圧ＶａがオペアンプＡＭＰ２の反転入力端子（−）に供給され、電圧ＶｂがオペアンプＡＭＰ２の非反転入力端子（＋）に供給されているので、温度が低くなるほど電圧Ｖｂが高くなり、電圧Ｖｂが電圧Ｖａよりも高くなると検知信号Ｓ１３がハイレベルになる。
【００２５】
次に、温度検知回路１３の動作について詳細に説明する。温度検知回路１３では、ｐＭＯＳトランジスタＰ１，Ｐ２によってカレントミラー回路が構成されているので、ｐＭＯＳトランジスタＰ１，Ｐ２のそれぞれに流れる電流の比は、ｐＭＯＳトランジスタＰ１，Ｐ２のトランジスタサイズ比で表される。例えば、ｐＭＯＳトランジスタＰ１，Ｐ２のサイズを同一にすれば、ｐＭＯＳトランジスタＰ１，Ｐ２のそれぞれに流れる電流は互いに等しくなる。ここで、ｐＭＯＳトランジスタＰ１，Ｐ２に流れる電流を“Ｉ０”、ｐＭＯＳトランジスタＰ１のドレインから抵抗Ｒ２およびダイオードＤ１を介して接地ノードに至る電流経路に流れる電流を“Ｉ１”、ｐＭＯＳトランジスタＰ１のドレインから抵抗Ｒ１，Ｒ３およびダイオードＤ２を介して接地ノードに至る電流経路に流れる電流を“Ｉ２”とすると、次の式１が成り立つ。
【００２６】
I0＝I1＋I2  …（式１）
また、ダイオードの電流特性は次の式２のように表される。
【００２７】
I＝Is・exp（（q・Vd）／（k・T））  …（式２）
なお、式２において、“Ｉｓ”は飽和電流、“ｑ”は電子の電荷量、“Ｖｄ”は閾値電圧、“ｋ”はボルツマン定数、“Ｔ”は絶対温度を表す。式２は、次の式３のように変形できる。
【００２８】
Vd＝kT／q・ln（I/Is）  …（式３）
また、ダイオードＤ１の閾値電圧を“Ｖｄ１”、ダイオードＤ１の飽和電流を“Ｉｓ１”、ダイオードＤ２の閾値電圧を“Ｖｄ２”、ダイオードＤ２の飽和電流を“Ｉｓ２”とすると、閾値電圧Ｖｄ１，Ｖｄ２の閾値電圧差ΔＶｄは次の式４のように表される。
【００２９】
ΔVd＝Vd1−Vd2＝｛k／q・ln（（I1・Is2）／（I2・Is1））｝・T  …（式４）
さらに、比例定数Ｋ１を次の式５のように表すと、式４は次の式６のように表される。
【００３０】
K1＝k／q・ln（（I1・Is2）)／（I2・Is1）））…（式５）
ΔVd＝K1・T  …（式６）
ここで、比例定数Ｋ１は正の係数であるので、閾値電圧差ΔＶｄは、正の温度特性（温度上昇に伴って電圧値が増加する特性）を有する。
【００３１】
また、オペアンプＡＭＰ１によるイマジナリーショートによって、次の式７，式８が成り立つ。
【００３２】
R1・I2＝R2・I1  …（式７）
Vd1＝Vd2＋R3・I2  …（式８）
式７より次の式９．式１０が導かれる。
【００３３】
I1／I2＝R1／R2  …（式９）
I1＝I2・R1／R2  …（式１０）
また、ΔVd＝Vd1−Vd2であるので、式８より次の式１１が導かれる。
【００３４】
I2＝ΔVd／R3  …（式１１）
したがって、Ｉ１は、式１１を用いて次の式１２のように表される。
【００３５】
I1＝（R1／R2）・（ΔVd／R3）  …（式１２）
また、式１，式４，式９より次の式１３が導かれる。
【００３６】
I0＝(R1/R2)・(ΔVd/R3)＋ΔVd/R3
＝(R1+R2)／(R2・R3)・{k／q・ln((I1・Is2)／(I2・Is1))}・T
＝(R1+R2)／(R2・R3)・{k／q・ln((R1・Is2)／(R2・Is1))}・T  …（式１３）
ここで、比例定数Ｋ２を次の式１４のように表すと、式１３は次の式１５のように表される。
【００３７】
K2＝（R1＋R2）／（R2・R3）・k／q・ln（（R1・Is2）／（R2・Is1））…（式１４）
I0＝K2・T  …（式１５）
比例定数Ｋ２は正の係数であるので、定電流Ｉ０は、正の温度特性（温度上昇に伴って電流量が増加する特性）を有する。
【００３８】
また、電圧Ｖａは、式１２，式１３を用いて次の式１６のように表される。
【００３９】
Va＝Vd1＋R2・I1
＝Vd1＋R2・｛（R1／R2）・（ΔVd／R3）｝
＝Vd1＋R1／R3・｛（k／q）・ln（（R1・Is2）／（R2・Is1））｝・T…（式１６）
式１６の第一式に式１２を代入し、さらに式６を利用して変形すると、電圧Ｖａは次の式１７のように表される。
【００４０】
Va＝Vd1＋I1／R3・ΔVd
＝Vd1＋I1／R3・K1・T  …（式１７）
さらに、比例定数Ｋ３を次の式１８のように表すと、電圧Ｖａは次の式１９のように表される。
【００４１】
K3＝I1／R3・K1  …（式１８）
Va＝Vd1＋K3・T  …（式１９）
式１５に示すように、定電流Ｉ０は、正の温度特性を有する。また、式１５には電源電圧に依存する項がない。そのため、電源電圧が変動しても常に一定の電流を供給することができる。また、抵抗Ｒ１，Ｒ２，Ｒ３の抵抗値やダイオードＤ１，Ｄ２の飽和電流の比（Ｉｓ２／Ｉｓ１）を変えることで、温度検知回路１３に任意の温度特性を持たせることが可能である。
【００４２】
また、式１９において、第一項である“Ｖｄ１”は負の温度特性を有し、第二項である“Ｋ３・Ｔ”は正の温度特性を有するので、第一項と第二項が互いに温度特性を打ち消しあうことになる。その結果、電圧Ｖａは温度変化によって変動しない電圧になる。また、式１５と同様に、式１９には電源電圧に依存する項がない。そのため、電源電圧が変動しても常に一定の電圧を供給することができる。
【００４３】
図３は、温度検知回路１３における電圧ＶａおよびダイオードＤ２の閾値電圧Ｖｂの温度依存性を示す。電圧Ｖａは、前述の通り定電圧であるので温度依存性はない。ダイオードＤ２の閾値電圧Ｖｂは負の温度特性を有する。
【００４４】
図４は、温度検知回路１３の検知範囲を示す。電圧Ｖａと電圧Ｖｂとの交点である検知温度Ｔ１よりも温度が低い場合には、電圧Ｖａが電圧Ｖｂよりも低くなるので検知信号Ｓ
１３がハイレベルになる。一方、検知温度Ｔ１よりも温度が高い場合には、検知信号Ｓ１３はローレベル（非活性化状態）になる。
【００４５】
〔発熱制御回路〕
図１に戻って、発熱制御回路１４は、メモリ回路１１がリセット状態である期間において温度検知回路１３からの検知信号Ｓ１３がハイレベルになると、発熱制御信号ＳＳＳをハイレベル（活性化状態）にする。例えば、発熱制御回路１４は、検知信号Ｓ１３およびパワーオンリセット信号ＰＯＲを受けるＡＮＤ回路によって構成される。パワーオンリセット信号ＰＯＲは外部から入力される信号であり、パワーオンリセット信号ＰＯＲがハイレベル（活性化状態）になると、メモリ回路１１はリセット状態になる。
【００４６】
〔メモリ回路〕
メモリ回路１１は、メモリセルアレイ１００と、ビット線選択回路１０１と、ビット線制御回路１０２と、駆動制御回路１０３と、ワード線制御回路１０４と、タイミング発生回路１０５とを含む。
【００４７】
メモリセルアレイ１００は、互いに交差する複数のワード線および複数のビット線対と、複数のワード線と複数のビット線対との交差部にそれぞれ形成される複数のメモリセルとを含む。
【００４８】
ビット線選択回路１０１は、テストモード信号ＡＷＬによって通常モードと発熱モードとを切換可能である。ビット線選択回路１０１は、通常モードにおいてカラムアドレス信号ＣＡに応じて複数のビット線対のうちいずれか１対を選択し、発熱モードにおいてすべてのビット線対を選択する。
【００４９】
ビット線制御回路１０２は、ロジック回路１２からのメモリ制御信号に応答して、複数のビット線対のそれぞれの電位を制御する。
【００５０】
駆動制御回路１０３は、ロジック回路１２からのメモリ制御信号および発熱制御回路１４からの発熱制御信号ＳＳＳに応答して、ワード線制御回路１０４を駆動させるための駆動信号Ｓ１０３を活性化させる。
【００５１】
ワード線制御回路１０４は、テストモード信号ＡＷＬによって通常モードと発熱モードとを切換可能である。また、ワード線制御回路１０４は、駆動制御回路１０３からの駆動信号Ｓ１０３に応答して駆動する。ワード線制御回路１０４は、通常モードで駆動する場合にはロウアドレス信号ＲＡに応じて複数のワード線のうちいずれか１つを活性化させ、発熱モードで駆動する場合には複数のワード線のうち２以上のワード線を活性化させる。
【００５２】
タイミング発生回路１０５は、メモリ制御信号に含まれるロウアドレスストローブ信号ＲＡＳ，カラムアドレスストローブ信号ＣＡＳ，書き込みイネーブル信号ＷＥ，および読み出しイネーブル信号ＲＥを受けて、ワード線駆動タイミング制御信号ＷＤおよび書き込み制御パルスＷＲＵＮを出力する。
【００５３】
〔メモリセルアレイ〕
図５は、図１に示したメモリセルアレイ１００の構成を示す。メモリセルアレイ１００は、複数のワード線ＷＬ，ＷＬ，…と、複数のビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…と、複数のメモリセルＭＣ，ＭＣ，…とを含む。
【００５４】
メモリセルＭＣ，ＭＣ，…は、それぞれ、ワード線ＷＬのうちいずれか１つに対応するとともに、ビット線ＢＬａ，ＢＬａ，…およびビット線ＢＬｂ，ＢＬｂ，…のうちいずれか１つに対応する。また、メモリセルＭＣ，ＭＣ，…は、それぞれ、一方端にセルプレート電圧ＶＣＰ（電源電圧ＶＤＤの１／２の電圧）が供給される容量Ｃと、容量Ｃの他方端とそのメモリセルＭＣに対応するビット線との間に接続されるとともにそのメモリセルＭＣに対応するワード線ＷＬにゲートが接続されるアクセストランジスタＴＷＬとを含む。
【００５５】
例えば、メモリセルアレイ１００に２５６本のワード線と４０９６対のビット線対が設けられている場合、メモリセルアレイ１００の総記憶容量は１Ｍｂｉｔに相当する。
【００５６】
〔ビット線選択回路〕
図６は、図１に示したビット線選択回路１０１の構成を示す。ビット線選択回路１０１は、カラムアドレスバッファ１１１と、カラムプリデコーダ１１２と、ビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…にそれぞれ対応するＡＮＤ回路１１３，１１３，…と、ＡＮＤ回路１１３，１１３，…にそれぞれ対応するＯＲ回路１１４，１１４，…と、ＯＲ回路１１４，１１４，…にそれぞれ対応するカラムスイッチトランジスタ対１１５ａ，１１５ｂ，１１５ａ，１１５ｂ，…と、ライトアンプ１１６Ｗと、リードアンプ１１６Ｒと、Ｉ／Ｏバッファ回路１１７を含む。
【００５７】
カラムアドレスバッファ１１１およびカラムプリデコーダ１１２は、外部からカラムアドレス信号ＣＡを受けて、カラムプリデコード信号ＣＡａを生成する。ＡＮＤ回路１１３，１１３，…は、それぞれ、カラムプリデコーダ１１２からのカラムプリデコード信号ＣＡａを受ける。カラムプリデコーダ信号ＣＡａに応じて、ＡＮＤ回路１１３，１１３，…のうちいずれか１つの出力がハイレベル（活性化状態）になる。
【００５８】
ＯＲ回路１１４，１１４，…は、テストモード信号ＡＷＬと自己に対応するＡＮＤ回路１１３の出力とを受ける。テストモード信号ＡＷＬがハイレベル（活性化状態）である場合には、ＯＲ回路１１４，１１４，…のすべての出力がハイレベル（活性化状態）になる。カラムスイッチトランジスタ対１１５ａ，１１５ｂ，１１５ａ，１１５ｂ，…は、自己に対応するＯＲ回路１１４の出力をゲートに受け、そのＯＲ回路１１４の出力に応答してビット線対ＢＬａ，ＢＬｂとデータを読み書きするためのデータ線対ＤＬａ，ＤＬｂとの接続を切り換える。カラムスイッチトランジスタ対１１５ａ，１１５ｂ，１１５ａ，１１５ｂ，…は、それぞれ、自己に対応するＯＲ回路１１４の出力がハイレベルになると、データ線対ＤＬａ，ＤＬｂと自己に対応するビット線対ＢＬａ，ＢＬｂと接続する。
【００５９】
リードアンプ１１６Ｒは、データ線対ＤＬａ，ＤＬｂに読み出されたデータを増幅してＩ／Ｏバッファ回路１１７に出力する。ライトアンプ１１６Ｗは、Ｉ／Ｏバッファ回路１１７からの書き込みデータを増幅するとともに、書き込み制御パルスＷＲＵＮによって制御されるｎ型スイッチトランジスタ対を介して増幅した書き込みデータをデータ線対ＤＬａ，ＤＬｂに出力する。
【００６０】
〔ビット線制御回路〕
図７は、図１に示したビット線制御回路１０２の構成を示す。ビット線制御回路１０２は、プリチャージ回路１２１と、センスアンプ回路１２２と、センスアンプ駆動回路１２３とを含む。
【００６１】
プリチャージ回路１２１は、メモリ制御信号に含まれるプリチャージ信号ＢＰに応答して、ビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…のそれぞれをプリチャージ電圧ＶＢＰ（電源電圧ＶＤＤの１／２の電圧）を受けるプリチャージノードＮＰに接続するとともに、ビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…のそれぞれを短絡させる。プリチャージ回路１２１は、ビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…にそれぞれ対応するプリチャージ部１２１Ｐ，１２１Ｐ，…を含む。プリチャージ部１２１Ｐ，１２１Ｐ，…は、それぞれ、イコライズトランジスタＴＥと、プリチャージトランジスタＴＰ１，ＴＰ２とを含む。イコライズトランジスタＴＥは、ビット線ＢＬａ，ＢＬｂの間に接続されるとともに、プリチャージ信号ＢＰをゲートに受ける。プリチャージトランジスタＴＰ１は、ビット線ＢＬａに接続されたソースと、プリチャージノードＮＰに接続されたドレインと、プリチャージ信号ＢＰを受けるゲートとを有する。プリチャージトランジスタＴＰ２は、ビット線ＢＬｂに接続されたソースと、プリチャージノードＮＰに接続されたドレインと、プリチャージ信号ＢＰを受けるゲートとを有する。プリチャージ信号ＢＰがハイレベル（活性化状態）である場合には、イコライズトランジスタＴＥは、ビット線ＢＬａ，ＢＬｂを短絡させる。また、プリチャージトランジスタＴＰ１，ＴＰ２は、プリチャージノードＮＰをビット線ＢＬａ，ＢＬｂにそれぞれ接続する。
【００６２】
センスアンプ回路１２２は、ビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…にそれぞれ対応するセンスアンプ１２２ＳＥ，１２２ＳＥ，…を含む。センスアンプ１２２ＳＥ，１２２ＳＥ，…は、それぞれ、第１のインバータを構成するセンスアンプトランジスタＴＳ１，ＴＳ２と、第２のインバータを構成するセンスアンプトランジスタＴＳ３，ＴＳ４とを含み、第１および第２のインバータは、フリップフロップ接続されている。また、第１のインバータの出力端子（センスアンプトランジスタＴＳ１，ＴＳ２の接続点）はビット線ＢＬａに接続され、第２のインバータの出力端子（センスアンプトランジスタＴＳ３，ＴＳ４の接続点）はビット線ＢＬｂに接続される。
【００６３】
センスアンプ駆動回路１２３は、センスアンプドライブトランジスタＴＳＥ１，ＴＳＥ２と、インバータ１２３Ａとを含む。メモリ制御信号に含まれるセンスアンプ駆動信号ＳＥがハイレベル（活性化状態）である場合には、センスアンプドライブトランジスタＴＳＥ１は、センスアンプ１２２ＳＥ，１２２ＳＥ，…のそれぞれに含まれるセンスアンプトランジスタＴＳ１，ＴＳ３のソースに電源ノードを接続し、センスアンプドライブトランジスタＴＳＥ２は、センスアンプ１２２ＳＥ，１２２ＳＥ，…のそれぞれに含まれるセンスアンプトランジスタＴＳ２，ＴＳ４のソースに接地ノードを接続する。これにより、センスアンプ１２２ＳＥ，１２２ＳＥ，…のそれぞれに電源電圧ＶＤＤおよび接地電圧ＶＳＳが供給され、センスアンプ１２２ＳＥ，１２２ＳＥ，…は、それぞれ、自己に対応するビット線対ＢＬａ，ＢＬｂの電位差を増幅させる。
【００６４】
このように、センスアンプ回路１２２は、センスアンプ駆動信号ＳＥに応答して、ビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…のそれぞれを電源ノードおよび接地ノードに接続することにより、ビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…のそれぞれの電位差を増幅させる。
【００６５】
〔駆動制御回路〕
図８は、図１に示した駆動制御回路１０３の構成を示す。駆動制御回路１０３は、ロウアドレスストローブ信号ＲＡＳとクロック信号ＣＬＫとを受けるフリップフロップ１３１と、発熱制御回路１４からの発熱制御信号ＳＳＳを受けて発振する発振回路１３２と、フリップフロップ１３１の出力および発振回路１３２の出力を駆動信号Ｓ１０３（内部ロウアドレスストローブ信号）として出力するＯＲ回路１３３とを含む。メモリ制御信号（ロウアドレスストローブ信号ＲＡＳおよびクロック信号ＣＬＫ）および発熱制御信号ＳＳＳの少なくとも一方が活性化状態になると、駆動制御回路１０３は駆動信号Ｓ１０３を活性化させる。
【００６６】
〔ワード線制御回路１０４〕
図９は、図１に示したワード線制御回路１０４の構成を示す。ワード線制御回路１０４は、ロウアドレスバッファ１４１と、ロウプリデコーダ１４２と、ワード線駆動信号生成回路１４３と、複数ワード線活性化制御回路１４４と、ロウデコーダ１４５と、ワード線ドライバ１４６とを含む。なお、ここでは、ワード線制御回路１０４は、２５６本のワード線ＷＬ０，ＷＬ１，…，ＷＬ２５５に接続されているものとする。
【００６７】
ロウアドレスバッファ１４１は、駆動制御回路１０３からの駆動信号Ｓ１０３に応答して駆動する。ロウアドレスバッファ１４１は、外部からのロウアドレス信号ＲＡ０，ＲＡ１，…，ＲＡ７を受けて内部ロウアドレス信号ＲＡａ０，ＲＡａ１，…，ＲＡａ７を生成する。
【００６８】
ロウプリデコーダ１４２は、内部ロウアドレス信号ＲＡａ０，ＲＡａ１，…，ＲＡａ７を受けて、４本の選択信号Ｙ０，Ｙ１，Ｙ２，Ｙ３と、８本のロウアドレスプリデコード信号ＸＡ０，ＸＡ１，…，ＸＡ７と、８本のロウアドレスプリデコード信号ＸＢ０，ＸＢ１，…，ＸＢ７を生成する。
【００６９】
ワード線駆動信号生成回路１４３は、タイミング発生回路１０５からのワード線駆動タイミング制御信号ＷＤに応答して、選択信号Ｙ０，Ｙ１，Ｙ２，Ｙ３をワード線駆動信号ＹＲ０，ＹＲ１，ＹＲ２，ＹＲ３として出力する。例えば、ワード線駆動信号生成回路１４３は、ワード線駆動タイミング信号ＷＤと選択信号Ｙ０，Ｙ１，Ｙ２，Ｙ３をそれぞれ受ける４個のＡＮＤ回路を含む。
【００７０】
複数ワード線活性化制御回路１４４は、テストモード信号ＡＷＬがローレベル（非活性化状態）である場合には、ロウアドレスプリデコード信号ＸＡ０，ＸＡ１，…，ＸＡ７，ＸＢ０，ＸＢ１，…，ＸＢ７をそのまま出力し、テストモード信号ＡＷＬがハイレベル（活性化状態）である場合には、ロウアドレスプリデコード信号ＸＡ０，ＸＡ１，…，ＸＡ７，ＸＢ０，ＸＢ１，…，ＸＢ７のすべてをハイレベル（活性化状態）にする。例えば、複数ワード線活性化制御回路１４４は、テストモード信号ＡＷＬとロウアドレスプリデコード信号ＸＡ０，ＸＡ１，…，ＸＡ７，ＸＢ０，ＸＢ１，…，ＸＢ７をそれぞれ受ける１６個のＯＲ回路を含む。
【００７１】
ロウデコーダ１４５は、複数ワード線活性化制御回路１４４からのロウアドレスプリデコード信号ＸＡ０，ＸＡ１，…，ＸＡ７，ＸＢ０，ＸＢ１，…，ＸＢ７を受けて、６４本のロウアドレスデコード信号ＸＲ０，ＸＲ１，…，ＸＲ６３を生成する。
【００７２】
ワード線ドライバ１４６は、ワード線駆動信号生成回路１４３からの４本のワード線駆動信号ＹＲ０，ＹＲ１，ＹＲ２，ＹＲ３とロウデコーダ１４５からの６４本のロウアドレスデコード信号ＸＲ０，ＸＲ１，…，ＸＲ６３とに応じて、２５６本のワード線ＷＬ０，ＷＬ１，…，ＷＬ２５５の活性／非活性を制御する。
【００７３】
図１０は、図９に示したロウデコーダ１４５およびワード線ドライバ１４６の構成を示す。
【００７４】
ロウデコーダ１４５は、６４個の単位ロウデコーダ１４５Ａ，１４５Ａ，…を含む。第０段目から第７段目までの８個の単位ロウデコーダ１４５Ａ，１４５Ａ，…には、第０番目のロウアドレスプリデコード信号ＸＢ０が供給されるとともに、第０番目から第７番目までのロウアドレスプリデコード信号ＸＡ０，ＸＡ１，…，ＸＡ７がそれぞれ供給される。第６３段目の単位ロウデコーダ１４５Ａには、第７番目のロウアドレスプリデコード信号ＸＢ７と第７番目のロウアドレスプリデコード信号ＸＡ７とが供給される。すなわち、８本のロウアドレスプリデコード信号ＸＡ０，ＸＡ１，…，ＸＡ７と８本のロウアドレスプリデコード信号ＸＢ０，ＸＢ１，…，ＸＢ７との６４通りの組合せが６４個の単位ロウデコーダ１４５Ａ，１４５Ａ，…にそれぞれに供給される。単位ロウデコーダ１４５Ａ，１４５Ａ，…は、それぞれ、自己に対応する２本のロウアドレスプリデコード信号の両方がハイレベルである場合に自己の出力をローレベル（活性化状態）にする。例えば、単位ロウデコーダ１４５Ａは、２本のロウアドレスプリデコード信号を受けるＮＡＮＤ回路によって構成される。
【００７５】
ワード線ドライバ１４６は、２５６本のワード線ＷＬ０，ＷＬ１，…ＷＬ２５５にそれぞれ対応する２５６個の単位ワード線ドライバ１４６Ａ，１４６Ａ，…を含む。第０段目から第３段目までの４個の単位ワード線ドライバ１４６Ａ，１４６Ａ，…には、第０段目の単位ロウデコーダ１４５Ａの出力が供給されるとともに、ワード線駆動信号ＹＲ０，ＹＲ１，ＹＲ２，ＹＲ３がそれぞれに供給される。第２５２段目から第２５５段目までの４個の単位ワード線ドライバ１４６Ａ，１４６Ａ，…には、第６３段目の単位ロウデコーダ１４５Ａの出力が供給されるとともに、ワード線駆動信号ＹＲ０，ＹＲ１，ＹＲ２，ＹＲ３がそれぞれに供給される。すなわち、４本のワード線駆動信号と６４個の単位ロウデコーダの出力との２５６通りの組合せが２５６個の単位ワード線ドライバ１４６Ａ，１４６Ａ，…にそれぞれ供給される。単位ワード線ドライバ１４６Ａ，１４６Ａ，…は、それぞれ、自己に対応するワード線駆動信号および単位ロウデコーダ１４５Ａの出力の両方が活性化状態である場合（すなわち、ワード線駆動信号がハイレベルであり、単位ロウデコーダ１４５Ａの出力がローレベルである場合）に自己に対応するワード線を活性化させる。
【００７６】
単位ワード線ドライバ１４６Ａ，１４６Ａ，…は、それぞれ、トランジスタＴＲ１，ＴＲ２，ＴＲ３と、インバータＩＮＶとを含む。トランジスタＴＲ１は、対応するワード線駆動信号を受けるソースと、対応するワード線に接続されたドレインと、対応する単位ロウデコーダ１４５Ａの出力を受けるゲートとを有する。トランジスタＴＲ２は、接地ノードに接続されたソースと、対応するワード線に接続されたドレインと、対応する単位ロウデコーダ１４５Ａの出力を受けるゲートとを有する。インバータＩＮＶは、対応するワード線駆動信号を反転する。トランジスタＴＲ３は、接地ノードに接続されたソースと、対応するワード線に接続されたドレインと、インバータＩＮＶの出力を受けるゲートとを有する。
【００７７】
〔通常動作〕
次に、図１１を参照しつつ、図１に示した半導体集積回路１による通常動作について説明する。なお、ここでは、電源投入後のリセット期間は経過しているものとする（すなわち、パワーオンリセット信号ＰＯＲは、ローレベルであるものとする）。また、通常動作の場合、テストモード信号ＡＷＬは常にローレベル（非活性化状態）である。
【００７８】
パワーオンリセット信号ＰＯＲがローレベルであるので、発熱制御回路１４は、発熱制御信号ＳＳＳをローレベルにする。これにより、駆動制御回路１０３では、発振回路１３２は駆動しない。一方、ロジック回路１２からメモリ制御信号（ロウアドレスストローブ信号ＲＡＳおよびクロック信号ＣＬＫ）が供給されるので、ＯＲ回路１３３は、フリップフロップ１３１の出力を駆動信号Ｓ１０３として出力する。
【００７９】
次に、ワード線制御回路１０４では、ロウアドレスバッファ１４１は、駆動制御回路１０３からの駆動信号Ｓ１０３に応答して駆動状態になる。これにより、ロウアドレスバッファ１４１は、駆動信号Ｓ１０３に同期してロウアドレス信号ＲＡ０，ＲＡ１，…，ＲＡ７を取り込み、内部ロウアドレス信号ＲＡａ０，ＲＡａ１，…，ＲＡａ７を出力する。ロウプリデコーダ１４２は、内部ロウアドレス信号ＲＡａ０，ＲＡａ１，…，ＲＡａ７に応じて、選択信号Ｙ０，Ｙ１，Ｙ２，Ｙ３、ロウアドレスプリデコード信号ＸＡ０，ＸＡ１，…，ＸＡ７、ロウアドレスプリデコード信号ＸＢ０，ＸＢ１，…，ＸＢ７からそれぞれ１本ずつ選択してハイレベルにする。なお、通常動作ではテストモード信号ＡＷＬがローレベルであるので、複数ワード線活性化制御回路１４４は、ロウアドレスプリデコード信号ＸＡ０，ＸＡ１，…，ＸＡ７，ＸＢ０，ＸＢ１，…，ＸＢ７をそのまま出力する。
【００８０】
次に、ロウデコーダ１４５は、ロウアドレスプリデコード信号ＸＡ０，ＸＡ１，…，ＸＡ７，ＸＢ０，ＸＢ１，…，ＸＢ７の活性／非活性に応じてロウデコード信号ＸＲ０，ＸＲ１，…，ＸＲ６３のうちいずれか１本をローレベルにする。また、ワード線駆動信号生成回路１４３は、ワード線駆動タイミング制御信号ＷＤに応答して、選択信号Ｙ０，Ｙ１，Ｙ２，Ｙ３をワード線駆動信号ＹＲ０，ＹＲ１，ＹＲ２，ＹＲ３として出力する。次に、ワード線ドライバ１４６は、ワード線駆動信号ＹＲ０，ＹＲ１，ＹＲ２，ＹＲ３およびＸＲ０，ＸＲ１，…，ＸＲ６３の活性／非活性に応じて、２５６本のワード線ＷＬ０，ＷＬ１，…，ＷＬ２５５のうちいずれか１本を活性化させる。このようにして、２５６本のワード線ＷＬ０，ＷＬ１，…，ＷＬ２５５のうちいずれか１本が活性化され、そのワード線ＷＬに対応するメモリセルＭＣ，ＭＣ，…のそれぞれに保持されている電荷がそのメモリセルに対応するビット線ＢＬａ，ＢＬｂに転送される。
【００８１】
次に、ワード線駆動タイミング制御信号ＷＤが活性化状態になってから（すなわち、ワード線ＷＬが活性化されてから）一定時間の経過後、センスアンプ駆動信号ＳＥが活性化状態になり、センスアンプ回路１２２は、ビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…のそれぞれの電位差を増幅させる。これにより、ビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…に読み出されたデータの値が確定する。このようにして、データが読み出される。
【００８２】
〔テスト動作〕
次に、図１２を参照しつつ、図１に示した半導体集積回路１によるテスト動作について説明する。なお、ここでは、電源投入後のリセット期間は経過しているものとする（すなわち、パワーオンリセット信号ＰＯＲは、ローレベルであるものとする）。また、テスト動作の場合、テストモード信号ＡＷＬはハイレベルである。
【００８３】
通常動作と同様に、パワーオンリセット信号ＰＯＲがローレベルであるので、発熱制御回路１４は、発熱制御信号ＳＳＳをローレベルにする。これにより、駆動制御回路１０３では、ＯＲ回路１３３は、フリップフロップ１３１の出力を駆動信号Ｓ１０３として出力する。
【００８４】
次に、通常動作の場合と同様に、ワード線制御回路１０４では、ロウアドレスバッファ１４１は、駆動制御回路１０３から駆動信号Ｓ１０３に同期してロウアドレス信号ＲＡ０，ＲＡ１，…，ＲＡ７を取り込み、ロウプリデコーダ１４２は、選択信号Ｙ０，Ｙ１，Ｙ２，Ｙ３、ロウアドレスプリデコード信号ＸＡ０，ＸＡ１，…，ＸＡ７、ロウアドレスプリデコード信号ＸＢ０，ＸＢ１，…，ＸＢ７からそれぞれ１本ずつ選択する。なお、ここでは、テストモード信号ＡＷＬがハイレベルであるので、複数ワード線活性化制御回路１４４は、ロウアドレスプリデコード信号ＸＡ０，ＸＡ１，…，ＸＡ７，ＸＢ０，ＸＢ１，…，ＸＢ７のすべてをハイレベルにする。
【００８５】
次に、ロウデコーダ１４５は、ロウアドレスプリデコード信号ＸＡ０，ＸＡ１，…，ＸＡ７，ＸＢ０，ＸＢ１，…，ＸＢ７のすべてがハイレベルであるので、ロウデコード信号ＸＲ０，ＸＲ１，…，ＸＲ６３のすべてをローレベルにする。
【００８６】
ワード線駆動信号Ｙ０，Ｙ１，Ｙ２，Ｙ３のうちいずれか１本がハイレベルであり、且つ、ロウデコード信号ＸＲ０，ＸＲ１，…，ＸＲ６３のすべてがローレベルであるので、ワード線ドライバ１４６は、２５６本のワード線ＷＬ０，ＷＬ１，…，ＷＬ２５５のうちハイレベルであるワード線駆動信号に対する６４本のワード線を活性化させる。これにより、２５６本のワード線ＷＬ０，ＷＬ１，…，ＷＬ２５５の充放電電流の合計は、通常動作の場合の６４倍となる。
【００８７】
また、６４本のワード線に対応するメモリセルＭＣ，ＭＣ，…の各々からそのメモリセルに対応するビット線ＢＬａ，ＢＬｂに電荷が転送される。これにより、１対のビット線ＢＬａ，ＢＬｂに対して６４個のメモリセルＭＣから電荷が同時に転送されることになり、ビット線ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…のそれぞれにおける充放電電流は、通常動作の場合の６４倍となる。さらに、テスト動作の場合には、ビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂのすべてが選択されるので、ビット線ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…の充放電電流の合計は、通常動作の場合（１対のビット線対のみが選択される場合）よりも多くなる。
【００８８】
〔電源投入後のリセット期間におけるテスト動作〕
次に、図１３を参照しつつ、図１に示した半導体集積回路１によるテスト動作（電源投入後のリセット期間におけるテスト動作）について説明する。なお、電源投入後のリセット期間では、パワーオンリセット信号ＰＯＲはハイレベルである。また、テストモード信号ＡＷＬはハイレベルである。
【００８９】
検知信号Ｓ１３がハイレベルである場合（半導体集積回路１の内部の温度が検知温度Ｔ１よりも低い場合）、パワーオンリセット信号ＰＯＲがハイレベルであるので、発熱制御回路１４は、発熱制御信号ＳＳＳをハイレベルにする。駆動制御回路１０３では、ロジック回路１２からメモリ制御信号（ロウアドレスストローブ信号ＲＡＳおよびクロック信号ＣＬＫ）が供給されないので、フリップフロップ１３１の出力はローレベルのままである。一方、発熱制御信号ＳＳＳがハイレベルになるので、発振回路１３２が発振する。これにより、ＯＲ回路１３３は、発振回路１３２の出力を駆動信号Ｓ１０３として出力する。
【００９０】
次に、ワード線制御回路１０４では、上述のテスト動作と同様に、ロウアドレスバッファ１４１は、駆動制御回路１０３から駆動信号Ｓ１０３に同期してロウアドレス信号ＲＡ０，ＲＡ１，…，ＲＡ７を取り込むが、テストモード信号ＡＷＬがハイレベルであるので、複数ワード線活性化制御回路１４４は、ロウアドレスプリデコード信号ＸＡ０，ＸＡ１，…，ＸＡ７，ＸＢ０，ＸＢ１，…，ＸＢ７のすべてをハイレベルにする。そして、ワード線ドライバ１４６は、２５６本のワード線ＷＬ０，ＷＬ１，…，ＷＬ２５５のうち６４本のワード線を活性化させる。これにより、ワード線ＷＬ０，ＷＬ１，…，ＷＬ２５５の充放電電流の合計は、通常動作の場合の６４倍となる。
【００９１】
一方、検知信号Ｓ１３がローレベルになると（半導体集積回路１の内部の温度が検知温度Ｔ１よりも高くなると）、発熱制御回路１４は、発熱制御信号ＳＳＳをローレベルにする。これにより、駆動制御回路１０３では、発振回路１３２が停止し、ワード線制御回路１０４も停止する。
【００９２】
以上のように、テスト動作において通常動作の場合よりも多くの電流をメモリセルアレイ１００に発生させることができるので、メモリ回路１１の発熱量を増加させることができる。これにより、メモリ回路１１の温度を急速に上昇させることができ、その結果、半導体集積回路１の温度を急速に上昇させることができる。さらに、メモリ回路１１がリセット状態である期間において半導体集積回路１の内部の温度が所定の温度よりも低い場合には、駆動制御回路１０３が発熱制御信号ＳＳＳに基づいて駆動信号Ｓ１０３を活性化させるので、通常動作の場合よりも多くの電流をメモリ回路１１に発生させることができる。このように、メモリ回路１１がリセット状態であっても半導体集積回路１の温度を上昇させることができるので、半導体集積回路１の動作を素早く安定させることができる。
【００９３】
また、テスト動作の場合においてビット線選択回路１０１がビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂのすべてを選択するので、メモリセルアレイの発熱量をさらに増加させることができる。なお、ビット線選択回路１０１は、テストモード信号ＡＷＬがハイレベルである場合に、ビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂのすべてではなく２以上のビット線対を選択するものであっても良い。
【００９４】
なお、発熱制御回路１４は、パワーオンリセット信号ＰＯＲの信号レベルに拘わらず、温度検知回路１３からの検知信号Ｓ１３のみに応答して動作しても良い。すなわち、発熱制御回路１４は、パワーオンリセット信号ＰＯＲがローレベルであっても検知信号Ｓ１３がハイレベルになれば発熱制御信号Ｓ１４をハイレベルにするものであっても良い。このように構成した場合も、半導体集積回路１が低温状態であっても、半導体集積回路１の動作を素早く安定させることができる。
【００９５】
（実施形態２）
図１４は、実施形態２による半導体集積回路２の構成を示す。半導体集積回路２は、メモリ回路２１と、ロジック回路２２と、発熱制御回路２４と、図１に示した温度検知回路１３とを備える。
【００９６】
〔ロジック回路〕
ロジック回路２２は、図１に示したロジック回路１２と同様に、メモリ制御信号を出力する。さらに、ロジック回路２２は、メモリ制御信号を構成する各種信号（例えば、ロウアドレスストローブ信号ＲＡＳ，カラムアドレスストローブ信号ＣＡＳ，書き込みイネーブル信号ＷＥ，読み出しイネーブル信号ＲＥ，クロック信号ＣＬＫなど）の信号値が特定の組合せである場合に、メモリ活性化信号Ｓ２２を出力する。メモリ回路２１は、メモリ制御信号を構成する各種信号の信号値が特定の組合せである場合に、スタンバイ状態（メモリ回路２１に対して情報を読み書きできない状態）になる。すなわち、メモリ活性化信号Ｓ２２は、メモリ回路２１がスタンバイ状態であることを示す信号である。
【００９７】
〔発熱制御回路〕
発熱制御回路２４は、図１に示した発熱制御回路１４と同様に、メモリ回路２１がリセット状態である期間において温度検知回路１３からの検知信号Ｓ１３がハイレベルになると、発熱制御信号ＳＳＳをハイレベルにする。さらに、発熱制御回路２４は、メモリ回路２１がスタンバイ状態である期間（すなわち、メモリ活性化信号Ｓ２２がハイレベル（活性化状態）である期間）において温度検知回路１３からの検知信号Ｓ１３がハイレベルになると、発熱制御信号ＳＳＳをハイレベルにする。例えば、発熱制御回路２４は、検知信号Ｓ１３およびメモリ活性化信号Ｓ２２を受けるＡＮＤ回路２４Ａと、検知信号Ｓ１３およびパワーオンリセット信号ＰＯＲを受けるＡＮＤ回路２４Ｂと、ＡＮＤ回路２４Ａ，２４Ｂの出力を受けるＯＲ回路２４Ｃとを含む。
【００９８】
〔メモリ回路〕
メモリ回路２１は、ビット線選択回路２０１と、ビット線制御回路２０２と、ワード線制御回路２０４と、図１に示したメモリセルアレイ１００およびタイミング発生回路１０５とを備える。
【００９９】
ビット線選択回路２０１は、カラムアドレス信号ＣＡに応じて複数のビット線対のうちいずれか１対を選択する。図１５のように、ビット線選択回路２０１の構成は、図６に示したビット線選択回路１０１からＯＲ回路１１４，１１４，…を削除した構成に相当する。図１５に示したビット線選択回路２０１では、カラムスイッチトランジスタ対１１５ａ，１１５ｂ，１１５ａ，１１５ｂ，…は、それぞれ、自己に対応するＡＮＤ回路１１３の出力をゲートに受ける。
【０１００】
ビット線制御回路２０２は、ロジック回路２２からのメモリ制御信号に応答してビット線対のそれぞれの電位を制御する。また、ビット線制御回路２０２は、発熱制御回路２４からの発熱制御信号ＳＳＳに応答して自己の内部に電流を発生させて発熱する。
【０１０１】
ワード線制御回路２０４は、ロウアドレス信号ＲＡに応じて複数のワード線のうちいずれか１つを活性化させる。図１６のように、ワード線制御回路２０４の構成は、図９に示したワード線制御回路１０４から複数ワード線活性化制御回路１４４を削除した構成に相当する。図１６に示したワード線制御回路２０４では、ロウデコーダ１４５は、ロウプリデコーダ１４２からのロウアドレスプリデコード信号ＸＡ０，ＸＡ１，…，ＸＡ７，ＸＢ０，ＸＢ１，…、ＸＢ７を受ける。
【０１０２】
〔ビット線制御回路〕
図１７は、図１４に示したビット線制御回路２０２の構成を示す。ビット線制御回路２０２は、図７に示した構成に加えて、駆動制御回路２１０を含む。
【０１０３】
駆動制御回路２１０は、発熱制御信号ＳＳＳに応答して、プリチャージ回路１２１にビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…のそれぞれをプリチャージノードＮＰに接続させるとともに、ビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…のそれぞれを接地ノードに接続する。駆動制御回路２１０は、プリチャージ信号ＢＰおよび発熱制御信号ＳＳＳを受けるＯＲ回路２１１と、ビット線ＢＬａ，ＢＬａ，…にそれぞれ対応するとともに発熱制御信号ＳＳＳに応答して自己に対応するビット線ＢＬａを接地ノードに接続するトランジスタ２１２，２１２，…とを含む。
【０１０４】
〔リセット期間の動作〕
次に、図１７に示したビット線制御回路２０２によるリセット期間の動作について説明する。なお、メモリ回路２１がリセット状態である場合、ロジック回路２２はメモリ制御信号（プリチャージ信号ＢＰ，センスアンプ駆動信号ＳＥ）を供給していないので、プリチャージ信号ＢＰ，センスアンプ駆動信号ＳＥは、それぞれ、ローレベルである。
【０１０５】
電源投入後のリセット期間において半導体集積回路２の内部の温度（例えば、メモリ回路２１の温度）が所定の温度よりも低い場合、パワーオンリセット信号ＰＯＲがハイレベルであり、検知信号Ｓ１３もハイレベルであるので、発熱制御回路２４は、発熱制御信号ＳＳＳをハイレベルにする。これにより、駆動制御回路２１０のＯＲ回路２１１の出力がハイレベルになり、プリチャージ部１２１Ｐ，１２１Ｐ，…の各々において、イコライズトランジスタＴＥ，プリチャージトランジスタＴＰ１，ＴＰ２がそれぞれオン状態になる。トランジスタ２１２，２１２，…もそれぞれオン状態になる。
【０１０６】
また、電源投入後にプリチャージ電圧ＶＢＰが電源電圧ＶＤＤの１／２に設定されるので、プリチャージノードＮＰからプリチャージ部１２１Ｐ，１２１Ｐ，…およびトランジスタ２１２，２１２，…を介して接地ノードに電流が流れる。これにより、メモリ回路２１の発熱量を増加させることができる。
【０１０７】
このように、メモリ回路２１がリセット状態であっても半導体集積回路２の温度を上昇させることができるので、半導体集積回路２の動作を素早く安定させることができる。
【０１０８】
〔スタンバイ期間の動作〕
次に、図１７に示したビット線制御回路２０２によるスタンバイ期間の動作について説明する。なお、メモリ回路２１がスタンバイ状態である場合、ロジック回路２２はメモリ制御信号（プリチャージ信号ＢＰ，センスアンプ駆動信号ＳＥ）を供給していないので、プリチャージ信号ＢＰ，センスアンプ駆動信号ＳＥは、それぞれ、ローレベルである。
【０１０９】
メモリ回路２１がスタンバイ状態である期間において半導体集積回路２の内部の温度が所定の温度よりも低い場合、メモリ活性化信号Ｓ２２がハイレベルであり、検知信号Ｓ１３もハイレベルであるので、発熱制御回路２４は、発熱制御信号ＳＳＳをハイレベルにする。これにより、リセット期間の動作と同様に、駆動制御回路２１０のＯＲ回路２１１の出力がハイレベルになり、プリチャージノードＮＰからプリチャージ部１２１Ｐ，１２１Ｐ，…およびトランジスタ２１２，２１２，…を介して接地ノードに電流が流れる。これにより、メモリ回路２１の発熱量を増加させることができる。
【０１１０】
このように、メモリ回路２１がスタンバイ状態であっても半導体集積回路２の温度を上昇させることができるので、半導体集積回路２の動作を素早く安定させることができる。また、電源投入後のリセット期間およびメモリ回路１１がスタンバイ状態である期間のいずれにおいても、ワード線ＷＬ，ＷＬ，…はいずれも活性化しないので、メモリセルＭＣ，ＭＣ，…に保持されたデータは破壊されない。
【０１１１】
なお、発熱制御回路２４は、パワーオンリセット信号ＰＯＲの信号レベルおよびメモリ活性化信号Ｓ２２の信号レベルに拘わらず、温度検知回路１３からの検知信号Ｓ１３のみに応答して動作しても良い。すなわち、発熱制御回路２４は、パワーオンリセット信号ＰＯＲおよびメモリ活性化信号Ｓ２２のいずれもがローレベルであっても検知信号Ｓ１３がハイレベルになれば発熱制御信号Ｓ１４をハイレベルにするものであっても良い。このように構成した場合も、半導体集積回路２が低温状態であっても、半導体集積回路２の動作を素早く安定させることができる。
【０１１２】
また、ロジック回路２２および発熱制御回路２４は、図１に示した半導体集積回路１にも適用可能である。すなわち、半導体集積回路１は、図１に示したロジック回路１２および発熱制御回路１４に代えて、図１４に示したロジック回路２２および発熱制御回路２４を備えていても良い。このように構成することにより、メモリ回路１１がスタンバイ状態であっても半導体集積回路１の温度を上昇させることができ、半導体集積回路１の動作を素早く安定させることができる。
【０１１３】
（ビット線制御回路の変形例１）
なお、図１４に示したメモリ回路２１は、ビット線制御回路２０２に代えて、図１８に示すビット線制御回路３０２を含んでいても良い。図１８に示したビット線制御回路３０２は、図１７に示したセンスアンプ駆動回路１２３および駆動制御回路２１０に代えて、駆動制御回路３１０を含む。その他の構成は、図１７と同様である。
【０１１４】
駆動制御回路３１０は、発熱制御信号ＳＳＳに応答して、センスアンプ回路１２２にビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…のそれぞれを電源ノードおよび接地ノードに接続させる。駆動制御回路３１０は、ＯＲ回路２１１と、センスアンプ駆動信号ＳＥおよび発熱制御信号ＳＳＳを受けるＯＲ回路３１１と、ＯＲ回路３１１の出力を反転するインバータ１２３Ａと、インバータ１２３Ａの出力に応答して電源ノードとセンスアンプ１２２ＳＥ，１２２ＳＥ，…との接続を切り換えるセンスアンプドライブトランジスタＴＳＥ１と、ＯＲ回路３１１の出力に応答して接地ノードとセンスアンプ１２２ＳＥ，１２２ＳＥ，…との接続を切り換えるセンスアンプドライブトランジスタＴＳＥ２とを含む。
【０１１５】
〔動作〕
発熱制御信号ＳＳＳがハイレベルである場合、駆動制御回路３１０のＯＲ回路３１１の出力がハイレベルになり、センスアンプドライブトランジスタＴＳＥ１，ＴＳＥ２はそれぞれオン状態になる。また、電源投入後に、ビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…のそれぞれの電位は、電源電圧ＶＤＤの１／２に設定される。したがって、センスアンプ１２２ＳＥ，１２２ＳＥ，…の各々においてセンスアンプトランジスタＴＳ１，ＴＳ２，ＴＳ３，ＴＳ４のそれぞれがオン状態になり、電源ノードからセンスアンプ１２２ＳＥ，１２２ＳＥ，…のそれぞれを介して接地ノードに電流が流れる。これにより、メモリ回路２１の発熱量を増加させることができる。
【０１１６】
なお、ビット線制御回路３０２は、図１８に示した構成に加えて、図１７に示した駆動制御回路２１０をさらに含んでいても良い。
【０１１７】
（ビット線制御回路の変形例２）
また、図１４に示したメモリ回路２１は、ビット線制御回路２０２に代えて、図１９に示すビット線制御回路４０２を含んでいても良い。図１９に示したビット線制御回路４０２は、図１７に示した駆動制御回路２１０およびセンスアンプ駆動回路１２３に代えて、駆動制御回路４１０を含む。
【０１１８】
駆動制御回路４１０は、発熱制御信号ＳＳＳに応答して、プリチャージ回路１２１にビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…のそれぞれをプリチャージノードＮＰに接続させるとともに、センスアンプ回路１２２にビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…のそれぞれを接地ノードに接続させる。例えば、駆動制御回路４１０は、プリチャージ信号ＢＰおよび発熱制御信号ＳＳＳを受けるＯＲ回路４１１と、センスアンプ駆動信号ＳＥおよび発熱制御信号ＳＳＳを受けるＯＲ回路４１２と、ＯＲ回路４１２の出力を反転するインバータ１２３Ａと、発熱制御信号ＳＳＳおよびインバータ１２３Ａの出力を受けるＯＲ回路４１３と、ＯＲ回路４１３の出力に応答して電源ノードとセンスアンプ１２２ＳＥ，１２２ＳＥ，…との接続を切り換えるセンスアンプドライブトランジスタＴＳＥ１と、ＯＲ回路４１２の出力に応答して接地ノードとセンスアンプ１２２ＳＥ，１２２ＳＥ，…との接続を切り換えるセンスアンプドライブトランジスタＴＳＥ２とを含む。
【０１１９】
〔動作〕
発熱制御信号ＳＳＳをがハイレベルである場合、駆動制御回路４１０のＯＲ回路４１１の出力がハイレベルになり、プリチャージ部１２１Ｐ，１２１Ｐ，…の各々において、イコライズトランジスタＴＥ，プリチャージトランジスタＴＰ１，ＴＰ２がそれぞれオン状態になる。また、電源投入後にプリチャージ電圧ＶＢＰが電源電圧ＶＤＤの１／２に設定されるので、ビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…のそれぞれの電位は、電源電圧ＶＤＤの１／２に設定される。
【０１２０】
また、駆動制御回路４１０のＯＲ回路４１２，４１３の出力がそれぞれハイレベルになり、センスアンプドライブトランジスタＴＳＥ１がオフ状態になり、センスアンプドライブトランジスタＴＳＥ２がオン状態になる。これにより、センスアンプ１２２ＳＥ，１２２ＳＥ，…の各々では、センスアンプトランジスタＴＳ１，ＴＳ３がそれぞれオフ状態になり、センスアンプトランジスタＴＳ２，ＴＳ４がそれぞれオン状態になる。
【０１２１】
したがって、プリチャージノードＮＰからプリチャージ部１２１Ｐ，１２１Ｐ，…，およびセンスアンプ１２２ＳＥ，１２２ＳＥ，…のセンスアンプトランジスタＴＳ２，ＴＳ４を介して接地ノードに電流が流れる。これにより、メモリ回路２１の発熱量を増加させることができる。
【０１２２】
（ビット線制御回路の変形例３）
さらに、図１４に示したメモリ回路２１は、ビット線制御回路２０２に代えて、図２０に示すビット線制御回路５０２を含んでいても良い。図２０に示したビット線制御回路５０２は、図１７に示した駆動制御回路２１０およびセンスアンプ駆動回路１２３に代えて、駆動制御回路５１０を含む。
【０１２３】
駆動制御回路５１０は、発熱制御信号ＳＳＳに応答して、プリチャージ回路１２１にビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…のそれぞれをプリチャージノードＮＰに接続させるとともに、センスアンプ回路１２２にビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…のそれぞれを電源ノードに接続させる。例えば、駆動制御回路５１０は、プリチャージ信号ＢＰおよび発熱制御信号ＳＳＳを受けるＯＲ回路５１１と、センスアンプ駆動信号ＳＥおよび発熱制御信号ＳＳＳを受けるＡＮＤ回路５１２と、センスアンプ駆動信号ＳＥおよびＡＮＤ回路５１２の出力を受けるＯＲ回路５１３と、ＯＲ回路５１３の出力を反転するインバータ１２３Ａと、発熱制御信号ＳＳＳおよびインバータ１２３Ａの出力を受けるＸＯＲ回路５１４と、ＸＯＲ回路５１４の出力に応答して電源ノードとセンスアンプ１２２ＳＥ，１２２ＳＥ，…との接続を切り換えるセンスアンプドライブトランジスタＴＳＥ１と、ＯＲ回路５１３の出力に応答して接地ノードとセンスアンプ１２２ＳＥ，１２２ＳＥ，…との接続を切り換えるセンスアンプドライブトランジスタＴＳＥ２とを含む。
【０１２４】
〔動作〕
発熱制御信号ＳＳＳがハイレベルである場合、駆動制御回路５１０のＯＲ回路５１１の出力がハイレベルになり、プリチャージ部１２１Ｐ，１２１Ｐ，…の各々において、イコライズトランジスタＴＥ，プリチャージトランジスタＴＰ１，ＴＰ２がそれぞれオン状態になる。また、電源投入後にプリチャージ電圧ＶＢＰが電源電圧ＶＤＤの１／２に設定されるので、ビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…のそれぞれの電位は、電源電圧ＶＤＤの１／２に設定される。
【０１２５】
また、駆動制御回路５１０のＯＲ回路５１３，ＸＯＲ回路５１４の出力がそれぞれローレベルになり、センスアンプドライブトランジスタＴＳＥ１がオン状態になり、センスアンプドライブトランジスタＴＳＥ２がオフ状態になる。これにより、センスアンプ１２２ＳＥ，１２２ＳＥ，…の各々では、センスアンプトランジスタＴＳ１，ＴＳ３がそれぞれオン状態になり、センスアンプトランジスタＴＳ２，ＴＳ４がそれぞれオフ状態になる。
【０１２６】
したがって、電源ノードからセンスアンプ１２２ＳＥ，１２２ＳＥ，…のセンスアンプトランジスタＴＳ１，ＴＳ３およびプリチャージ部１２１Ｐ，１２１Ｐ，…を介してプリチャージノードＮＰに電流が流れる。これにより、メモリ回路２１の発熱量を増加させることができる。
【０１２７】
（メモリセルアレイの変形例）
以上の各実施形態において、メモリ回路１１，２１は、メモリセルアレイ１００に代えて、図２１に示すメモリセルアレイ１００ａを含んでいても良い。メモリセルアレイ１００ａは、図５に示したメモリセルＭＣ，ＭＣ，…に代えて、メモリセルＭＣａ，ＭＣａ，…を含む。メモリセルＭＣａ，ＭＣａ，…は、それぞれ、ワード線ＷＬ，ＷＬ，…のうちいずれか１つに対応するとともに、ビット線対ＢＬａ，ＢＬａ，…，ＢＬｂ，ＢＬｂ，…のうちいずれか１対に対応する。また、メモリセルＭＣａ，ＭＣａ，…は、それぞれ、ロードトランジスタＴＣ１，ＴＣ３と、ドライブトランジスタＴＣ２，ＴＣ４と、アクセストランジスタＴＣ５，ＴＣ６とを含む。
【０１２８】
ロードトランジスタＴＣ１およびドライブトランジスタＴＣ２は、電源ノードと接地ノードとの間に直列接続され、第１のインバータを構成している。ロードトランジスタＴＣ３およびドライブトランジスタＴＣ４は、電源ノードと接地ノードとの間に直列接続され、第２のインバータを構成している。第１および第２のインバータは、フリップフロップ接続されている。アクセストランジスタＴＣ５は、対応するビット線対ＢＬａと第１のインバータの出力端子（ロードトランジスタＴＣ１およびドライブトランジスタＴＣ２の接続点）との間に接続され、アクセストランジスタＴＣ５のゲートは、対応するワード線ＷＬに接続される。アクセストランジスタＴＣ６は、対応するビット線対ＢＬｂと第２のインバータの出力端子（ロードトランジスタＴＣ３およびドライブトランジスタＴＣ４の接続点）との間に接続され、アクセストランジスタＴＣ６のゲートは、対応するワード線ＷＬに接続される。
【０１２９】
すなわち、メモリ回路１１，２１は、図５に示したメモリセルアレイ１００を備えるダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）であっても良いし、図２１に示したメモリセルアレイ１００ａを備えるスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）であっても良い。いずれの場合も、メモリ回路の発熱量を増加させることが可能である。
【０１３０】
（ビット線制御回路の変形例４）
なお、図１に示したメモリ回路１１は、ビット線制御回路１０２に代えて、図２２に示すビット線制御回路１０２ａを含んでいても良い。図２２に示したビット線制御回路１０２ａは、図７に示したセンスアンプ駆動回路１２３に代えて、センスアンプ駆動回路１２３ａを含む。
【０１３１】
センスアンプ駆動回路１２３ａは、センスアンプ駆動信号ＳＥに応答して接地ノードとセンスアンプ１２２ＳＥ，１２２ＳＥ，…との接続を切り換えるセンスアンプドライブトランジスタＴＳＥ２を含む。なお、ここでは、センスアンプ１２２ＳＥ，１２２ＳＥ，…の各々では、センスアンプトランジスタＴＳ１，ＴＳ３のソースは電源ノードに接続されている。
【０１３２】
このように構成した場合も、センスアンプ駆動信号ＳＥに応答して、ビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…のそれぞれの電位差を増幅させることが可能である。
【０１３３】
また、図２２のように、プリチャージ部１２１Ｐ，１２１Ｐ，…のそれぞれにおいて、イコライズトランジスタＴＥ，プリチャージトランジスタＴＰ１，ＴＰ２は、ｐＭＯＳトランジスタによって構成されていても良い。
【０１３４】
（ビット線制御回路の変形例５）
さらに、図１４に示したメモリ回路２１は、ビット線制御回路２０２に代えて、図２３に示すビット線制御回路６０２を含んでいても良い。図２３に示したビット線制御回路６０２は、図１７に示した駆動制御回路２１０およびセンスアンプ駆動回路１２３に代えて、駆動制御回路６１０を含む。なお、ここでは、プリチャージ部１２１Ｐ，１２１Ｐ，…のそれぞれにおいて、イコライズトランジスタＴＥ，プリチャージトランジスタＴＰ１，ＴＰ２は、ｐＭＯＳトランジスタによって構成されている。
【０１３５】
駆動制御回路６１０は、発熱制御信号ＳＳＳに応答して、プリチャージ回路１２１にビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…のそれぞれをプリチャージノードＮＰに接続させるとともに、センスアンプ回路１２２にビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…のそれぞれを接地ノードに接続させる。例えば、駆動制御回路６１０は、発熱制御信号ＳＳＳを反転するインバータ６１１と、プリチャージ信号ＢＰおよびインバータ６１１の出力を受けるＡＮＤ回路６１２と、センスアンプ駆動信号ＳＥおよび発熱制御信号ＳＳＳを受けるＯＲ回路６１３と、ＯＲ回路６１３の出力を反転するインバータ６１４と、発熱制御信号ＳＳＳおよびインバータ６１４の出力を受けるＮＯＲ回路６１５と、ＮＯＲ回路６１５の出力に応答して電源ノードと対応するセンスアンプ１２２ＳＥとの接続を切り換えるセンスアンプドライブトランジスタ６１６，６１６，…と、ＯＲ回路６１３の出力に応答して接地ノードとセンスアンプ１２２ＳＥ，１２２ＳＥ，…との接続を切り換えるセンスアンプドライブトランジスタＴＳＥ２とを含む。
【０１３６】
〔動作〕
発熱制御信号ＳＳＳがハイレベルである場合、駆動制御回路６１０のＡＮＤ回路６１２の出力がローレベルになり、プリチャージ部１２１Ｐ，１２１Ｐ，…の各々において、イコライズトランジスタＴＥ，プリチャージトランジスタＴＰ１，ＴＰ２がそれぞれオン状態になる。また、電源投入後にプリチャージ電圧ＶＢＰが電源電圧ＶＤＤの１／２に設定されるので、ビット線対ＢＬａ，ＢＬｂ，ＢＬａ，ＢＬｂ，…のそれぞれの電位は、電源電圧ＶＤＤの１／２に設定される。
【０１３７】
また、駆動制御回路６１０のＯＲ回路６１３の出力がハイレベルになるとともにＮＯＲ回路６１５の出力がローレベルになり、センスアンプドライブトランジスタ６１６，６１６，…がそれぞれオフ状態になるとともにセンスアンプドライブトランジスタＴＳＥ２がオン状態になる。これにより、センスアンプ１２２ＳＥ，１２２ＳＥ，…の各々では、センスアンプトランジスタＴＳ１，ＴＳ３がそれぞれオフ状態になり、センスアンプトランジスタＴＳ２，ＴＳ４がそれぞれオン状態になる。
【０１３８】
したがって、プリチャージノードＮＰからプリチャージ部１２１Ｐ，１２１Ｐ，…，およびセンスアンプ１２２ＳＥ，１２２ＳＥ，…のセンスアンプトランジスタＴＳ１，ＴＳ３を介して接地ノードに電流が流れる。これにより、メモリ回路２１の発熱量を増加させることができる。
【０１３９】
（実施形態３）
図２４は、実施形態３による半導体集積回路３の構成を示す。半導体集積回路３は、メモリ回路３１と、発熱制御回路３４と、スキャンチェーン回路３５と、ＢＩＳＴ回路３６と、図１に示したロジック回路１２および温度検知回路１３を備える。
【０１４０】
〔発熱制御回路〕
発熱制御回路３４は、温度検知回路１３からの検知信号Ｓ１３がハイレベルになると、発熱制御信号ＳＳＳをハイレベルにする。
【０１４１】
〔スキャンチェーン回路〕
スキャンチェーン回路３５は、縦続接続された複数のスキャンフリップフロップＳＦＦ，ＳＦＦ，…を含む。スキャンチェーン回路３５（スキャンフリップフロップＳＦＦ，ＳＦＦ，…）は、外部からのスキャンモードコントロール信号（図示せず）によって、シフトモードに設定される。スキャンフリップフロップＳＦＦは、シフトモードに設定されると、スキャンクロック信号ＳＣＬＫに同期して観測設定値ＤＡＴＡ（または、前段のスキャンフリップフロップに保持された観測設定値ＤＡＴＡ）を取り込んで保持する。このようにして、スキャンチェーン回路３５は、スキャンクロック信号ＳＣＬＫに同期して観測設定値ＤＡＴＡを順次シフトする。さらに、スキャンチェーン回路３５（スキャンフリップフロップＳＦＦ，ＳＦＦ，…）は、発熱制御回路３４からの発熱制御信号ＳＳＳがハイレベルになると、シフトモードに設定される。
【０１４２】
〔ＢＩＳＴ回路〕
ＢＩＳＴ回路３６は、外部からの制御信号（図示せず）に応答して、自己診断処理（メモリ回路３１の故障を検出する処理）を実行する。例えば、ＢＩＳＴ回路３６は、外部からの制御信号に応答してテストパターンをメモリ回路３１に出力するテストパターン発生回路と、テスト結果（メモリ回路３１の出力値）と期待値とを照合する期待値照合回路とを含んでいても良い。さらに、ＢＩＳＴ回路３６は、発熱制御回路３４からの発熱制御信号ＳＳＳがハイレベルになると、自己診断処理を実行する。
【０１４３】
〔動作〕
半導体集積回路３の内部の温度が所定の温度よりも低い場合、温度検知回路１３は、検知信号Ｓ１３をハイレベルにし、発熱制御回路３４は、発熱制御信号ＳＳＳをハイレベルにする。これにより、スキャンチェーン回路３５は、スキャンクロック信号ＳＣＬＫに同期して観測設定値ＤＡＴＡを順次シフトし、ＢＩＳＴ回路３６は、自己診断処理を実行する。スキャンチェーン回路３５によるシフト動作に伴って、スキャンチェーン回路３５およびロジック回路１２に電流が流れ、ＢＩＳＴ回路３６による自己診断処理に伴って、ＢＩＳＴ回路３６およびメモリ回路３１に電流が流れることになる。その結果、半導体集積回路３の内部の温度が上昇する。
【０１４４】
以上のように、スキャンチェーン回路３５およびＢＩＳＴ回路３６を駆動させることによって半導体集積回路３の内部の温度が上昇するので、半導体集積回路３が低温状態であっても、半導体集積回路３の動作を素早く安定させることができる。なお、半導体集積回路３は、スキャンチェーン回路３５およびＢＩＳＴ回路３６のいずれか一方を備えていなくても良い。
【０１４５】
また、発熱制御回路３４は、図１に示した発熱制御回路１４と同様に、メモリ回路１１がリセット状態である期間（すなわち、パワーオンリセット信号ＰＯＲがハイレベルである期間）において温度検知回路１３からの検知信号Ｓ１３がハイレベルになると、発熱制御信号ＳＳＳをハイレベルにするものであっても良い。このように構成することにより、メモリ回路３１がリセット状態であっても半導体集積回路３の温度を上昇させることができ、半導体集積回路３の動作を素早く安定させることができる。
【０１４６】
または、半導体集積回路３は、ロジック回路１２に代えて、図１４に示したロジック回路２２を備えていても良い。この場合、発熱制御回路３４は、図１４に示した発熱制御回路２４と同様に、メモリ回路３１がスタンバイ状態である期間（すなわち、メモリ活性化信号Ｓ２２がハイレベルである期間）において温度検知回路１３からの検知信号Ｓ１３がハイレベルになると、発熱制御信号ＳＳＳをハイレベルにするものであっても良い。このように構成することにより、メモリ回路３１がスタンバイ状態であっても半導体集積回路３の温度を上昇させることができ、半導体集積回路３の動作を素早く安定させることができる。
【０１４７】
また、スキャンチェーン回路３５およびＢＩＳＴ回路３６は、図１，図１４に示した半導体集積回路１，２にも適用可能である。すなわち、半導体集積回路１，２は、図１，図１４に示した構成に加えて、図２４に示したスキャンチェーン回路３５およびＢＩＳＴ回路３６をさらに備えていても良い。
【０１４８】
（メモリ回路の個数）
なお、以上の各実施形態において、半導体集積回路は複数個のメモリ回路を備えていても良い。すなわち、同一の半導体基板上において、１個のロジック回路に対して複数個のメモリ回路が設けられていても良い。
【０１４９】
（温度上昇の試算）
次に、図２５，図２６を参照しつつ、図１に示した半導体集積回路における温度上昇と時間との関係について説明する。
【０１５０】
図２５は、半導体集積回路における熱の流れ（熱流）に着目した電気的等価回路を示す。半導体集積回路に加えられた熱流がすべて外部へ漏れると、半導体集積回路の温度上昇が止まる。この温度を飽和温度と呼ぶ。
【０１５１】
図２５のように、半導体集積回路は、熱抵抗Ｒｎおよび熱容量Ｃによって構成される積分回路で表現できる。この回路に電圧を印加する。ここで、熱流を“Ｐ”、半導体集積回路自体に吸収される熱流を“Ｐ１”、温度上昇により外部に対する漏れる熱流を“Ｐ２”、温度上昇を“θ”、飽和温度を“θ１”、印加電圧を“ＶＤＤ”、動作電流を“Ｉ”とすると、次の式２０，式２１が成り立つ。
【０１５２】
Ｐ＝Ｐ１＋Ｐ２  …（式２０）
θ＝（∫Ｐ１・ｄｔ）／Ｃ＝Ｒｎ・Ｐ２  …（式２１）
式２０，式２１より、過渡現象の理論から飽和温度までの過渡値を導くと、次の式２２のようになる（図２６参照）。
【０１５３】
θ＝Ｒｎ・Ｐ（１−ｅ（−ｔ／Ｒｎ・Ｃ））  …（式２２）
また、Ｐ＝Ｉ・ＶＤＤであるので、式２２は次の式２３のようになる。
【０１５４】
θ＝Ｒｎ・Ｉ・ＶＤＤ（１−ｅ（−ｔ／Ｒｎ・Ｃ））  …（式２３）
したがって、飽和温度は、次の式２４のようになる。
【０１５５】
θ１＝Ｒｎ・Ｉ・ＶＤＤ  …（式２４）
次に、式２３，式２４を“ｔ”について変形すると、次の式２５のようになる。
【０１５６】
ｔ＝Ｒｎ・Ｃ・ｌｎ（θ１（θ１／（θ１−θ）））  …（式２５）
ここで、半導体集積回路が６４個のメモリ回路を備え、各メモリ回路においてメモリセルアレイには２５６本のワード線が含まれており、ワード線制御回路がテスト動作時において２５６本のワード線のうち６４本のワード線を同時に活性化させるものとする。すなわち、半導体集積回路において４０９６（＝６４×６４）本のワード線が同時に活性化するものとする。また、ワード線１本当たりの寄生容量を“１ｐＦ”とする。この場合、総寄生容量Ｃｗは、次の式２６のようになる。
【０１５７】
Ｃｗ＝１ｐＦ×４０９６＝４０９６ｐＦ  …（式２６）
ここで、動作周期を“Ｔｃ”、印加電圧を“ＶＤＤ”、電荷量を“Ｑ”とすると、動作電流Ｉは、次の式２７のようになる。
【０１５８】
Ｉ＝ｄＱ／ｄＴｃ＝Ｃｗ×ＶＤＤ／Ｔｃ  …（式２７）
さらに、Ｔｃ＝５０ｎｓ、ＶＤＤ＝３．３Ｖとすると、動作電流Ｉは、
Ｉ＝４０９６×１０−１２×３．３／５０×１０−９≒２７０．３ｍＡ
となる。
【０１５９】
ここで、式２４，式２５より、飽和温度θ１と、飽和温度θ１に達するまでの時間ｔ（飽和温度の９０％に達するまでの時間）を計算する。また、パッケージの熱抵抗を“５０℃／Ｗ”、比熱容量を“７００Ｊ／（ｋｇ・Ｋ）”、チップ質量を“１×１０−６ｋｇ”とすると、飽和温度θ１および時間ｔは、次のように算出される。
【０１６０】
θ１＝Ｒｎ・Ｉ・ＶＤＤ＝６０×０．２７０３×３．３≒５３．５℃
ｔ  ＝Ｒｎ・Ｃ・ｌｎ（θ１（θ１／（θ１−θ）））
＝５０×７００×１×１０−６×ｌｎ（５３．５／（５３．５−４８．１５）
＝０．０３５×１．６８
≒７０．６ｍs
すなわち、電源電圧を“３．３Ｖ”、動作周期を“５０ｎｓ”としてテスト動作を実行すると、２７０．３ｍＡの電流が流れ、飽和温度は５３．５℃、飽和温度の９０％に達するまでの時間は７０．６ｍｓとなる。このように、テスト動作において通常動作時よりも多くの電流を流して発熱させることによって、急速にチップの温度を上げることができることがわかる。
【産業上の利用可能性】
【０１６１】
本発明の半導体集積回路は、車載半導体において高信頼性を維持するための広い動作温度範囲の実現に有用である。
【符号の説明】
【０１６２】
１１，２１，３１    メモリ回路
１２，２２    ロジック回路
１３    温度検知回路
１４，２４    発熱制御回路
１００，１００ａ    メモリセルアレイ
１０１，２０１    ビット線選択回路
１０２，１０２ａ，２０２，３０２，４０２，５０２，６０２    ビット線制御回路
１０３，２１０，３１０，４１０，５１０，６１０    駆動制御回路
１０４，２０４    ワード線制御回路
１０５    タイミング発生回路
ＷＬ    ワード線
ＢＬａ，ＢＬｂ    ビット線対
ＭＣ    メモリセル
１１１    カラムアドレスバッファ
１１２    カラムプリデコーダ
１１３    ＡＮＤ回路
１１４    ＯＲ回路
１１５ａ，１１５ｂ    カラムスイッチトランジスタ
１２１    プリチャージ回路
１２２    センスアンプ回路
１２３，１２３ａ    センスアンプ駆動回路
１３１    フリップフロップ
１３２    発振回路
１３３    ＯＲ回路
１４１    ロウアドレスバッファ
１４２    ロウプリデコーダ
１４３    ワード線駆動信号生成回路
１４４    複数ワード線活性化制御回路
１４５    ロウデコーダ
１４６    ワード線ドライバ
３５    スキャンチェーン回路
ＳＦＦ    スキャンフリップフロップ
３６    ＢＩＳＴ回路
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電源供給開始後に所定のリセット信号が供給される半導体集積回路であって、
メモリ回路と、
前記メモリ回路の動作を制御するメモリ制御信号を出力するロジック回路と、
当該半導体集積回路内部の温度が所定の温度よりも低いことを検知すると検知信号を活性化させる温度検知回路と、
前記リセット信号の供給期間中に前記検知信号が活性化された場合に、発熱制御信号を活性化する発熱制御回路を備え、
前記発熱制御信号が活性化された場合に、前記メモリ回路内部に電流を発生させて、当該半導体集積回路内部の温度を上昇させる
ことを特徴とする半導体集積回路。
【請求項２】
半導体集積回路であって、
スタンバイ状態と動作状態を取りうるメモリ回路と、
前記メモリ回路の状態を制御するロジック回路と、
当該半導体集積回路内部の温度が所定の温度よりも低いことを検知すると検知信号を活性化させる温度検知回路と、
前記ロジック回路が前記メモリ回路を前記スタンバイ状態に制御している期間中に前記検知信号が活性化された場合に、発熱制御信号を活性化する発熱制御回路を備え、
前記発熱制御信号が活性化された場合に、前記メモリ回路内部に電流を発生させて、当該半導体集積回路内部の温度を上昇させる
ことを特徴とする半導体集積回路。
【請求項３】
電源供給開始後に所定のリセット信号が供給される半導体集積回路であって、
スタンバイ状態と動作状態を取りうるメモリ回路と、
前記メモリ回路の状態を制御するロジック回路と、
当該半導体集積回路内部の温度が所定の温度よりも低いことを検知すると検知信号を活性化させる温度検知回路と、
前記リセット信号の供給期間中または前記ロジック回路が前記メモリ回路を前記スタンバイ状態に制御している期間中に前記検知信号が活性化された場合に、発熱制御信号を活性化する発熱制御回路を備え、
前記発熱制御信号が活性化された場合に、前記メモリ回路内部に電流を発生させて、当該半導体集積回路内部の温度を上昇させる
ことを特徴とする半導体集積回路。
【請求項４】
請求項１に記載の半導体集積回路において、
前記メモリ回路は、
互いに交差する複数のワード線および複数のビット線対と、前記複数のワード線と前記複数のビット線対との交差部にそれぞれ形成される複数のメモリセルとを含むメモリセルアレイと、
前記ビット線対のうちいずれか１対を選択するビット線選択回路と、
前記メモリ制御信号および前記発熱制御信号に応答して駆動信号を活性化させる駆動制御回路と、
テストモード信号によって通常モードと発熱モードとを切換可能であるとともに前記駆動制御回路からの駆動信号に応答して駆動し、前記通常モードで駆動する場合には前記メモリ制御信号に応答して前記複数のワード線のうちいずれか１つを活性化させ、前記発熱モードで駆動する場合には前記複数のワード線のうち２以上のワード線を活性化させるワード線制御回路とを含む
ことを特徴とする半導体集積回路。
【請求項５】
請求項４に記載の半導体集積回路において、
前記ビット線選択回路は、前記テストモード信号によって通常モードと発熱モードとを切換可能であり、前記通常モードにおいて前記複数のビット線対のうちいずれか１対を選択し、前記発熱モードにおいて前記複数のビット線対のうち２以上のビット線対を選択する
ことを特徴とする半導体集積回路。
【請求項６】
請求項１，２，３のいずれか１項に記載の半導体集積回路において、
前記メモリ回路は、
第１の電圧が供給される第１のノードと、
前記第１の電圧よりも低い第２の電圧が供給される第２のノードを含み、
前記発熱制御信号が活性化された場合に、前記第１のノードから前記第２のノードに電流を発生させて当該半導体集積回路内部の温度を上昇させる
ことを特徴とする半導体集積回路。
【請求項７】
請求項６に記載の半導体集積回路において、
前記第１の電圧は、前記ビット線対をプリチャージするための電圧であり、
前記メモリ回路は、
複数のビット線対と、
前記複数のビット線対のそれぞれに前記第１のノードを接続することにより、前記複数のビット線対のそれぞれをプリチャージするプリチャージ回路とを含み、
前記発熱制御信号が活性化された場合に、前記第１のノードから前記プリチャージ回路を経由して前記第２のノードに電流を発生させて当該半導体集積回路内部の温度を上昇させる
ことを特徴とする半導体集積回路。
【請求項８】
請求項６に記載の半導体集積回路において、
前記メモリ回路は、
複数のビット線対と、
前記複数のビット線対のそれぞれに前記第１のノードおよび前記第２のノードを接続することにより、前記複数のビット線対の電位差を前記第１の電圧と前記第２の電圧の差に増幅するセンスアンプ回路とを含み、
前記発熱制御信号が活性化された場合に、前記第１のノードから前記センスアンプ回路を経由して前記第２のノードに電流を発生させて当該半導体集積回路内部の温度を上昇させる
ことを特徴とする半導体集積回路。
【請求項９】
請求項６に記載の半導体集積回路において、
前記メモリ回路は、
複数のビット線対と、
前記第１の電圧よりも低く前記第２の電圧よりも高いプリチャージ電圧が供給される第３のノードと、
前記複数のビット線対のそれぞれに前記第３のノードを接続することにより、前記複数のビット線対のそれぞれをプリチャージするプリチャージ回路と、
前記複数のビット線対のそれぞれに前記第１のノードおよび前記第２のノードを接続することにより、前記複数のビット線対の電位差を前記第１の電圧と前記第２の電圧の差に増幅するセンスアンプ回路とを含み、
前記発熱制御信号が活性化された場合に、前記第３のノードから前記プリチャージ回路および前記センスアンプ回路を経由して前記第２のノードに電流を発生させて当該半導体集積回路内部の温度を上昇させる
ことを特徴とする半導体集積回路。
【請求項１０】
請求項６に記載の半導体集積回路において、
前記メモリ回路は、
複数のビット線対と、
前記第１の電圧よりも低く前記第２の電圧よりも高いプリチャージ電圧が供給される第３のノードと、
前記複数のビット線対のそれぞれに前記第３のノードを接続することにより、前記複数のビット線対のそれぞれをプリチャージするプリチャージ回路と、
前記複数のビット線対のそれぞれに前記第１のノードおよび前記第２のノードを接続することにより、前記複数のビット線対の電位差を前記第１の電圧と前記第２の電圧の差に増幅するセンスアンプ回路とを含み、
前記発熱制御信号が活性化された場合に、前記第１のノードから前記プリチャージ回路および前記センスアンプ回路を経由して前記第３のノードに電流を発生させて当該半導体集積回路内部の温度を上昇させる
ことを特徴とする半導体集積回路。
【請求項１１】
請求項１に記載の半導体集積回路において、
前記発熱制御信号が活性化された場合に、スキャンフリップフロップをシフトモードに制御して、当該半導体集積回路内部の温度を上昇させる
ことを特徴とする半導体集積回路。
【請求項１２】
請求項１に記載の半導体集積回路において、
前記発熱制御信号により制御されるスキャンチェーン回路と、
前記発熱制御信号により制御されるＢＩＳＴ回路とをさらに備える
ことを特徴とする半導体集積回路。
【請求項１３】
電源供給開始後に所定のリセット信号が供給される半導体集積回路であって、
スタンバイ状態と動作状態とを取りうるメモリ回路と、
前記メモリ回路の状態を制御するロジック回路と、
当該半導体集積回路内部の温度が所定の温度よりも低いことを検知すると検知信号を活性化させる温度検知回路とを備え、
前記リセット信号の供給期間中または前記ロジック回路が前記メモリ回路を前記スタンバイ状態に制御している期間中に前記検知信号が活性化された場合に、動作電流が増大する
ことを特徴とする半導体集積回路。
【請求項１４】
請求項１〜１３のいずれか１項に記載の半導体集積回路において、
前記メモリ回路は、ダイナミック・ランダム・アクセス・メモリである
ことを特徴とする半導体集積回路。
【請求項１５】
請求項１〜１３のいずれか１項に記載の半導体集積回路において、
前記メモリ回路は、スタティック・ランダム・アクセス・メモリである
ことを特徴とする半導体集積回路。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2010073523.tif 000029
【図２】
2010073523.tif 000030
【図３】
2010073523.tif 000031
【図４】
2010073523.tif 000032
【図５】
2010073523.tif 000033
【図６】
2010073523.tif 000034
【図７】
2010073523.tif 000035
【図８】
2010073523.tif 000036
【図９】
2010073523.tif 000037
【図１０】
2010073523.tif 000038
【図１１】
2010073523.tif 000039
【図１２】
2010073523.tif 000040
【図１３】
2010073523.tif 000041
【図１４】
2010073523.tif 000042
【図１５】
2010073523.tif 000043
【図１６】
2010073523.tif 000044
【図１７】
2010073523.tif 000045
【図１８】
2010073523.tif 000046
【図１９】
2010073523.tif 000047
【図２０】
2010073523.tif 000048
【図２１】
2010073523.tif 000049
【図２２】
2010073523.tif 000050
【図２３】
2010073523.tif 000051
【図２４】
2010073523.tif 000052
【図２５】
2010073523.tif 000053
【図２６】
2010073523.tif 000054
【国際調査報告】
2010073523.tif 000055
2010073523.tif 000056
2010073523.tif 000057
2010073523.tif 000058