(57)【要約】  異なるクロックにより動作する複数の回路ブロックを有する電気回路において、第１クロックで動作する第１回路により生じる、第１クロックとは異なる周波数の第２クロックで動作する第２回路の出力におけるノイズの低減を図る。そのために、電気回路は、前記第１クロックおよび前記第２クロックの同期を検出する同期検出回路と、前記第２回路の出力ノイズパターンを、前記同期検出回路の同期検出に基づいて記憶する記憶回路と、修正回路と、を有する。前記修正回路は、前記第２回路の出力を、前記出力ノイズパターンを用いて修正する。
2010029644.tif 000002
【特許請求の範囲】
【請求項１】
第１クロックで動作する第１回路と、
前記第１クロックとは異なる周波数の第２クロックで動作する第２回路と、
前記第１クロックおよび前記第２クロックの同期を検出する同期検出回路と、
前記第２回路の出力ノイズパターンを、前記同期検出回路の同期検出に基づいて記憶する記憶回路と、
前記第２回路の出力を、前記出力ノイズパターンを用いて修正する修正回路と、を備えることを特徴とする電気回路。
【請求項２】
請求項１に記載の電気回路において、
前記第１回路は、デジタル回路であり、
前記第２回路は、アナログ／デジタルコンバータであることを特徴とする電気回路。
【請求項３】
請求項２に記載の電気回路において、さらに、
前記第１クロックおよび前記第２クロックの周波数とは異なる周波数の第３クロックで動作する少なくとも１つのデジタル回路を有する第３回路を備え、
前記同期検出回路は、前記第１クロックおよび前記第２クロックと共に前記第３クロックの同期を検出することを特徴とする電気回路。
【請求項４】
請求項２に記載の電気回路において、さらに、
前記第１クロックおよび前記第２クロックの周波数とは異なる周波数の第３クロックで動作する少なくとも１つのデジタル回路を有する第３回路を備え、
前記第３回路に起因するノイズは、前記第１回路に起因するノイズよりも小さく、
前記同期検出回路は、前記第１回路および前記第３回路の内で大きなノイズ発生源となる回路を駆動するクロックと前記第２クロックの同期を検出することを特徴とする電気回路。
【請求項５】
請求項２に記載の電気回路において、さらに、
前記第１クロックおよび前記第２クロックの周波数とは異なる周波数の第３クロックで動作する少なくとも１つのデジタル回路を有する第３回路を備え、
前記第３クロックは、前記第２クロックよりも周波数が高く、
前記同期検出回路は、前記第１クロックと前記第３クロックのうち周波数が低いクロックと前記第２クロックとの同期を検出することを特徴とする電気回路。
【請求項６】
請求項２〜５のいずれか１項に記載の電気回路において、さらに、
所定電位を前記アナログ／デジタルコンバータの入力に与える固定電圧源と、
通常動作および校正データ取得動作を切り替える動作切り替え回路と、を備え、
前記記憶回路は、前記動作切り替え回路が前記校正データ取得動作に切り替えて前記アナログ／デジタルコンバータの入力に前記所定電位が印加された状態で前記第２回路の前記出力ノイズパターンを記憶することを特徴とする電気回路。
【請求項７】
請求項１〜６のいずれか１に記載の電気回路において、
前記記憶回路は、前記同期検出回路が第１同期を検出した後、少なくとも次の第２同期を検出するまでの期間の前記第２回路の前記出力ノイズパターンを記憶することを特徴とする電気回路。
【請求項８】
請求項７に記載の電気回路において、
前記同期検出回路は、前記第１クロックの立ち上がりエッジおよび前記第２クロックの立ち上がりエッジが、前記アナログ／デジタルコンバータにおける所定のノイズ有感時間幅において同時に立ち上がる時に、同期検出信号をアクティブにすることを特徴とする電気回路。
【請求項９】
請求項１〜８のいずれか１に記載の電気回路において、前記記憶回路は、
前記同期検出回路からの同期検出信号によりリセットされ、前記第２クロックをカウントする同期式バイナリカウンタと、
前記同期式バイナリカウンタからのカウンタ出力信号をアドレス入力とし、前記第２回路の前記出力ノイズパターンをデータ入力として前記第２クロックにより取り込む同期式メモリ回路と、を備えることを特徴とする電気回路。
【請求項１０】
請求項１〜８のいずれか１に記載の電気回路において、前記記憶回路は、
前記同期検出回路からの同期検出信号によりリセットされ、前記第２クロックをカウントする同期式バイナリカウンタと、
前記第２回路の前記出力ノイズパターンをアドレス入力とし、前記同期式バイナリカウンタからのカウンタ出力信号をデータ入力として前記第２クロックにより取り込む同期式連想メモリ回路と、を備えることを特徴とする電気回路。
【請求項１１】
第１クロックで第１回路が動作している期間に、前記第１クロックとは異なる周波数の第２クロックで動作する第２回路の出力ノイズパターンを記憶する工程と、
前記第２回路の出力信号を、前記出力ノイズパターンを用いて修正する工程と、を有することを特徴とする信号処理方法。
【請求項１２】
請求項１１に記載の信号処理方法において、さらに、
前記第１クロックおよび前記第２クロックの同期を検出する工程を備え、
前記第２回路の出力ノイズパターンを記憶する工程は、前記同期検出工程の結果に基づいて行うことを特徴とする信号処理方法。
【請求項１３】
請求項１１に記載の信号処理方法において、
前記第１クロックおよび前記第２クロックとは異なる第３クロックで動作する第３回路により前記第２回路に発生するノイズも低減することを特徴とする信号処理方法。
【請求項１４】
請求項１３に記載の信号処理方法において、さらに、
前記第１クロック，前記第２クロックおよび前記第３クロックの全ての同期を検出する工程を備え、
前記第２回路の出力ノイズパターンを記憶する工程は、前記同期検出工程の結果に基づいて行うことを特徴とする信号処理方法。
【請求項１５】
請求項１３に記載の信号処理方法において、さらに、
前記第１クロックと前記第３クロックの何れか一方と、前記第２クロックとの同期を検出する工程を備え、
前記第２回路の出力ノイズパターンを記憶する工程は、前記同期検出工程の結果に基づいて行うことを特徴とする信号処理方法。
【請求項１６】
請求項１５に記載の信号処理方法において、
前記第１クロックと前記第３クロックの何れか一方とは、前記第１回路と前記第３回路のうち、大きなノイズ発生源となる回路のクロックであることを特徴とする信号処理方法。
【請求項１７】
請求項１３に記載の信号処理方法において、さらに、
前記第２クロックと、前記第１クロックおよび前記第３クロックの内で周波数の低い方のクロックとの同期を検出する工程を備え、
前記第２回路の出力ノイズパターンを記憶する工程は、前記同期検出工程の結果に基づいて行うことを特徴とする信号処理方法。
【請求項１８】
請求項１２〜１７のいずれか１項に記載の信号処理方法において、さらに、
前記第２回路の出力ノイズパターンを記憶する工程は、前記第２回路の入力に所定電位が印加された状態で当該第２回路の前記出力ノイズパターンを記憶することを特徴とする信号処理方法。
【請求項１９】
請求項１２〜１８のいずれか１項に記載の信号処理方法において、
前記第２回路の出力ノイズパターンを記憶する工程は、前記同期検出工程の結果による第１同期を検出した後、少なくとも次の第２同期を検出するまでの期間の前記第２回路の前記出力ノイズパターンを記憶することを特徴とする信号処理方法。
【請求項２０】
請求項１２〜１９のいずれか１項に記載の信号処理方法において、
前記第２回路の出力ノイズパターンを記憶する工程は、前記同期検出工程において同期を検出する前記各クロックの立ち上がりエッジが、前記第２回路における所定のノイズ有感時間幅において同時に立ち上がる時に、同期検出信号をアクティブにすることを特徴とする信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、異なるクロックにより動作する複数の回路ブロックを有する電気回路および信号処理方法に関し、特に、回路ブロックから生じるノイズの影響を低減するようにした電気回路に関する。
【背景技術】
【０００２】
従来、例えば、論理ＬＳＩの中にアナログ／デジタルコンバータ（ＡＤＣ）が搭載される、いわゆるアナログデジタル混載ＬＳＩが提供されている。このようなＬＳＩでは、例えば、デジタル回路ブロックである論理回路の動作によって発生するノイズが、アナログ回路ブロックであるＡＤＣの精度に悪影響を与えることがあった。【０００３】
図１は従来の電気回路の一例を示すブロック図である。
図１に示す従来の電気回路は、デジタル回路１１２、アナログ回路１１４、位相制御回路１１６およびデコータ１１８を備えている。ここで、アナログ回路１１４は、デジタル回路１１２で発生するノイズの影響を受けるものとする。【０００４】
この従来の電気回路は、アナログ回路１１４に供給するクロックを、デジタル回路１１２に供給するクロックＣＬＫ１とは異なる位相のクロックＣＬＫ２とすることで、デジタル回路１１２で発生するノイズの影響を低減するようになっている。【０００５】
すなわち、一般に、デジタル回路１１２が発生するノイズ波形は、その動作クロックＣＬＫ１に同期している。さらに、ノイズ波形は、クロックＣＬＫ１の１周期Ｔ内で見ると、ノイズが大きくなるタイミングもあれば小さくなるタイミングもある。【０００６】
そこで、図１に示す従来の電気回路では、ノイズが小さくなるタイミングをねらってアナログ回路１１４を動作させることにより、デジタル回路１１２から発生するノイズの悪影響を低減するようになっている。【０００７】
すなわち、クロックＣＬＫ１の立ち上がりエッジからノイズが小さくなるタイミングまでの時間は、デジタル回路の性質として一定であることが多い。そこで、デジタル回路１１２の動作クロックＣＬＫ１の位相を位相制御回路１１６で遅延制御してクロックＣＬＫ２を生成してアナログ回路１１４に供給する。これにより、アナログ回路１１４をデジタル回路１１２から発生するノイズが小さくなるタイミングで動作させるようになっている。【０００８】
具体的に、位相制御回路１１６は、クロック入力端子１２０に入力されたクロックＣＬＫ１を、デコーダ１１８からの制御信号Ｙにより規定される所定の時間だけ遅らせてクロックＣＬＫ２を生成してアナログ回路１１４に供給する。ここで、デコーダ１１８は、コード信号入力端子１２２に入力されたコード信号Ｘ１〜Ｘｋをデコードして制御信号Ｙを生成している。【０００９】
図２は図１の電気回路におけるデコーダおよび位相制御回路を概略的に示す回路図である。【００１０】
図２に示されるように、デコーダ１１８は、例えば、インバータＩ１，Ｉ２およびアンドゲートＡ１〜Ａ４で構成され、また、位相制御回路１１６は、異なる遅延時間を与える複数の遅延ユニットＤ１〜Ｄ４およびバッファＢ１で構成される。【００１１】
そして、端子１２２に入力されたコード信号Ｘ１，Ｘ２をデコーダ１１８でデコードし、制御信号Ｙ１〜Ｙ４により遅延ユニットＤ１〜Ｄ４の各スイッチＳ１〜Ｓ４を択一的に選択してクロックＣＬＫ１に所定の遅延時間を与えたクロックＣＬＫ２を生成する。【００１２】
図３は従来の電気回路の他の例を示すブロック図である。
図３に示す従来の電気回路は、差動アンプ２０１，ＡＤＣ２０２，基準電源２０３，ＤＡＣ（デジタル／アナログコンバータ）２０４，Ｓ／Ｈ（サンプルホールド回路）２０５および信号選択回路２０６を備える。【００１３】
そして、ＡＤＣ２０２が受けるノイズの影響を、ＤＡＣ２０４を介してＳ／Ｈ２０５に記憶し、そのＳ／Ｈ２０５に記憶したノイズ成分を、信号選択回路２０６を介して差動アンプ２０１でキャンセルするというものである。すなわち、電気回路内ノイズの直流成分をアナログ入力信号から減ずることによって、ノイズによる直流電圧成分や差動アンプでの直流電圧の温度変動成分を除去するようになっている。【００１４】
【特許文献１】特開平０６−２８３９９９号公報
【特許文献２】実開平０５−０１１５５８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上述した従来の電気回路の例は、両方ともデジタル回路とアナログ回路が同一周波数のクロックで動作することを前提としている。【００１６】
ところで、近年のＬＳＩでは、異なる周波数のクロックにより動作する複数の回路ブロックを有するものが増えており、同一周波数のクロック動作を前提とする従来例では対応することが困難になって来ている。【００１７】
すなわち、例えば、ＡＤＣのサンプリングクロックとは別のデジタル回路用クロック入力を持ち、ノイズ源となるデジタル回路とアナログ回路が非同期で動作するような場合、従来の電気回路ではノイズの悪影響を十分に低減することが困難であった。【００１８】
本出願は、上述した従来技術における課題に鑑み、異なるクロックにより動作する複数の回路ブロックを有する電気回路において、ノイズの影響を有効に低減することのできる電気回路および信号処理方法の提供を目的とする。
【課題を解決するための手段】
【００１９】
本実施形態によれば、第１クロックで動作する第１回路と、前記第１クロックとは異なる周波数の第２クロックで動作する第２回路と、同期検出回路と、記憶回路と、修正回路と、を有する電気回路が提供される。前記同期検出回路は、前記第１クロックおよび前記第２クロックの同期を検出し、また、前記記憶回路は、前記第２回路の出力ノイズパターンを、前記同期検出回路の同期検出に基づいて記憶する。そして、前記修正回路は、前記第２回路の出力を、前記出力ノイズパターンを用いて修正する。
【発明の効果】
【００２０】
本実施形態によれば、異なるクロックにより動作する複数の回路ブロックを有する電気回路において、ノイズの影響を有効に低減することのできる電気回路および信号処理方法を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】従来の電気回路の一例を示すブロック図である。
【図２】図１の電気回路におけるデコーダおよび位相制御回路を概略的に示す回路図である。
【図３】従来の電気回路の他の例を示すブロック図である。
【図４】第１実施例の電気回路を示すブロック図である。
【図５】図４に示す電気回路の動作の一例を説明するためのタイミング図である。
【図６】図４に示す電気回路の動作の一例におけるノイズ波形および校正データ取得タイミングの関係を説明するための図である。
【図７】図４に示す電気回路の動作の他の例を説明するためのタイミング図である。
【図８】図４に示す電気回路の動作の他の例におけるノイズ波形および校正データ取得タイミングの関係を説明するための図である。
【図９】図４に示す電気回路における同期検出回路の一例を示す回路図である。
【図１０】図４に示す電気回路における校正データ記憶回路の一例を示すブロック図である。
【図１１】図４に示す電気回路における修正回路の一例を示す回路図である。
【図１２Ａ】ノイズ有感時間幅の求め方を説明するための図（その１）である。
【図１２Ｂ】ノイズ有感時間幅の求め方を説明するための図（その２）である。
【図１２Ｃ】ノイズ有感時間幅の求め方を説明するための図（その３）である。
【図１３】第２実施例の電気回路を示すブロック図である。
【図１４】第３実施例の電気回路を示すブロック図である。
【図１５】第４実施例の電気回路を示すブロック図である。
【図１６】図１５に示す電気回路の動作の一例を説明するためのタイミング図である。
【図１７】校正データ記憶回路の他の例を示すブロック図である。
【符号の説明】
【００２２】
５１，５１ａ〜５１ｈ    デジタル回路
５２    ＡＤＣ（アナログ／デジタルコンバータ）
６１    同期検出回路
６２    校正データ記憶回路
６３    修正回路
６４    固定電圧源
６５    動作切り替え回路
６６ｂ    分周器
６６ｃ    逓倍器
１１２    デジタル回路
１１４    アナログ回路
１１６    位相制御回路
１１８    デコータ
２０１    差動アンプ
２０２    ＡＤＣ
２０３    基準電源
２０４    ＤＡＣ（デジタル／アナログコンバータ）
２０５    Ｓ／Ｈ（サンプルホールド回路）
２０６    信号選択回路
６１０    第１同期検出ユニット
６２０    第２同期検出ユニット
６２１    同期式バイナリカウンタ
６２２    同期式メモリ回路（シンクロナスＲＡＭ）
６２３    同期式連想メモリ回路（シンクロナスＣＡＭ）
６２４    ノイズ検出回路
６３１    加算器
６３２    反転回路
【発明を実施するための最良の形態】
【００２３】
以下、電気回路および信号処理方法の実施例を、添付図面を参照して説明する。
図４は第１実施例の電気回路を示すブロック図である。
図４に示されるように、第１実施例の電気回路は、デジタル回路（第１回路）５１、同期検出回路６１、校正データ記憶回路６２、修正回路６３、固定電圧源６４、動作切り替え回路６５、およびＡＤＣ（アナログ／デジタルコンバータ：第２回路）５２を備える。【００２４】
デジタル回路５１は、第１クロックｎ１で動作し、ＡＤＣ５２は、第１クロックｎ１とは異なる周波数の第２クロックｎ２で動作する。同期検出回路６１は、第１クロックｎ１および第２クロックｎ２を受け取って同期検出を行い、同期検出信号ｎ３を校正データ記憶回路６２に出力する。【００２５】
ここで、本第１実施例の電気回路は、校正データを取得する校正データ取得モード、および、アナログ入力をＡＤ変換する通常動作モードの２つの動作モードを有している。【００２６】
なお、固定電圧源６４は、ＡＤＣ５２の電源電圧や参照電圧等を用いることがで、また、動作切り替え回路６５は、回路の動作状態信号ｎ２１を見てＡＤＣ５２の動作を切り替えるものであり、動作状態信号ｎ２１のコード割り当てに従って設計する必要がある。具体的に、動作状態信号ｎ２１がＡＤＣ５２のイネーブル信号であるならば、動作切り替え回路６５は、スルーバッファで構成することができる。【００２７】
図５は図４に示す電気回路の動作の一例を説明するためのタイミング図であり、また、図６は図４に示す電気回路の動作の一例におけるノイズ波形および校正データ取得タイミングの関係を説明するための図である。【００２８】
まず、校正データ取得モードでは、図５の左半分および図６に示されるように、動作切り替え回路６５からのモード選択信号ｎ２２が高レベル『Ｈ』となり、スイッチＳＷ１を制御して固定電圧源６４からの所定電位ｎ１２を入力信号ｎ１３としてＡＤＣ５２に供給する。ここで、動作切り替え回路６５は、動作状態信号ｎ２１の入力に応じて校正データ取得モードまたは通常動作モードに応じてモード選択信号ｎ２２のレベルを制御するようになっている。【００２９】
校正データ取得モードにおいて、第１クロックｎ１および第２クロックｎ２が同時に立ち上がって同期検出回路６１からの同期検出信号ｎ３が出力されると、第２クロック（ＡＤＣ５２の動作クロック）ｎ２の立ち上がりタイミングでデータを取り込む。すなわち、ＡＤＣ５２の出力データＤ０〜Ｄｎ（出力ノイズパターン）を校正データ記憶回路６２に取り込んで記憶（記録）する。【００３０】
ここで、校正データ記憶回路６２に記憶するＡＤＣ５２の出力ノイズパターンは、第１クロックｎ１および第２クロックｎ２が同時に立ち上がる第１同期を検出してから、少なくとも次の第２同期を検出するまでの期間とされている。これにより、デジタル回路（ノイズ源）５１の発生するノイズ波形の影響を、ＡＤＣ５２の伝達関数を通して、校正データ記憶回路６２に記憶することができる。【００３１】
一方、通常動作モードでは、図５の右半分に示されるように、動作切り替え回路６５からのモード選択信号ｎ２２が低レベル『Ｌ』となり、スイッチＳＷ１を制御してアナログ入力信号ｎ１１を入力信号ｎ１３としてＡＤＣ５２に供給する。【００３２】
そして、修正回路６３により、校正データ記憶回路６２に記憶された出力ノイズパターン（校正データ）ｎ４を使用してＡＤＣ５２の出力信号ｎ１４からノイズ成分を取り除き、ＡＤ変換後のデジタル信号ｎ１５を出力するようになっている。【００３３】
ここで、校正データ記憶回路６２に記憶する校正データは、同期検出信号ｎ３のアクティブから次のアクティブまでの期間で、デジタル回路５１の動作クロックｎ１の周期とＡＤＣ５２の動作クロックｎ２の周期との最小公倍数の期間に相当する。【００３４】
なお、修正回路６３による校正データｎ４を用いた処理は、例えば、ＡＤＣ５２の出力信号ｎ１４から校正データｎ４を単純に引き算してもよいが、これは、ＡＤＣ５２の回路方式等により様々に変化され得る。【００３５】
また、校正データ記憶回路６２に記憶するＡＤＣ５２の出力ノイズパターン（校正データ）は、上記２つのクロック周期の厳密な最小公倍数の期間ではなく、後述するように、ある程度の幅を持たせて処理することで記憶するデータ量を低減することもできる。【００３６】
さらに、校正データｎ４は、例えば、ノイズシミュレーションを行い、或いは、テストチップの実測等から決めることもできる。この場合、各電気回路に対して固定電圧源６４，スイッチＳＷ１および動作切り替え回路６５を設けなくてもよいことになる。【００３７】
このように、本実施例によれば、ノイズ源であるデジタル回路によるノイズの悪影響を低減してＡＤＣによるアナログ／デジタル変換を高精度で行い信頼性の高いデジタル信号を出力することが可能になる。すなわち、同期検出回路を用いてノイズの影響を同期化して記憶および補正することで、非同期のノイズに対しても補正を掛けることが可能になる。【００３８】
なお、本実施例を適用することにより、例えば、１０ｂｉｔ精度のＡＤＣがノイズ影響で８ｂｉｔ精度程度になる場合でも、本来の１０ｂｉｔ精度まで戻すことが可能となる。【００３９】
図７は図４に示す電気回路の動作の他の例を説明するためのタイミング図であり、図８は図４に示す電気回路の動作の他の例におけるノイズ波形および校正データ取得タイミングの関係を説明するための図である。【００４０】
図５，図６と図７，図８との比較から明らかなように、図５および図６では、第１クロックｎ１の周期が第２クロックｎ２の周期よりも長いのに対して、図７および図８では、第１クロックｎ１の周期が第２クロックｎ２の周期よりも短くなっている。なお、実質的な処理は、何れの場合も同様である。【００４１】
このように、本実施例は、第１クロック（ノイズ源クロック）ｎ１および第２クロック（ＡＤＣクロック）ｎ２の大小関係に関わらずノイズ源の回路によるノイズの悪影響を低減することが可能である。なお、第１クロックｎ１および第２クロックｎ２の周期が同じ場合には、その周期そのものの出力ノイズパターンを校正データ記憶回路６２に取り込むことになる。【００４２】
図９は図４に示す電気回路における同期検出回路６１の一例を示す回路図である。
図９に示されるように、同期検出回路６１は、例えば、交差接続されたＮＡＮＤゲート６１１，６１２、および、入力が反転論理とされたＡＮＤゲート６１３を備える。これにより、図５或いは図７に示されるように、第１クロックｎ１および第２クロックｎ２の論理を取って同期検出信号ｎ３を生成するようになっている。【００４３】
ここで、図９に示す同期検出回路６１は、単なる一例で様々に変形することができるが、実際の回路設計においては、例えば、同期の検出誤差をどの程度に設定するかが重要となる。すなわち、検出誤差が小さすぎると、校正データ記憶回路６２の回路規模（記憶容量）を大きくしなければならず、逆に、検出誤差が大きすぎると、校正データの精度が低下してノイズの影響を十分に低減することが難しくなる。【００４４】
そこで、同期の検出誤差を適切に設定するために、例えば、図１２Ａ〜図１２Ｃを参照して説明するように、所定の許容誤差（ノイズ有感時間幅）を使用するのが好ましい。【００４５】
図１０は図４に示す電気回路における校正データ記憶回路６２の一例を示すブロック図である。【００４６】
図１０に示されるように、校正データ記憶回路６２は、例えば、同期式バイナリカウンタ６２１および同期式メモリ回路（シンクロナスＲＡＭ）６２２を備える。ここで、同期式バイナリカウンタ６２１および同期式メモリ回路６２２の各クロック端子ＣＬＫには、第２クロックｎ２が供給され、同期式バイナリカウンタ６２１のリセット端子には、同期検出信号ｎ３が供給されている。【００４７】
また、同期式バイナリカウンタ６２１からのカウンタ出力信号は、同期式メモリ回路６２２のアドレス端子に供給され、同期式メモリ回路６２２のデータ入力端子には、ＡＤＣ５２の出力信号ｎ１４が供給されている。さらに、同期式メモリ回路６２２のライトイネーブル端子には、動作切り替え回路６５の出力信号ｎ２２が供給されている。【００４８】
校正データ取得モードでは、ＡＤＣ５２の出力信号ｎ１４を、第２クロックｎ２に従って同期式バイナリカウンタ６２１からのカウンタ出力信号により指定されたアドレスに対応させて同期式メモリ回路６２２に書き込む。また、通常動作モードでは、同期式メモリ回路６２２に書き込まれた校正データ（データ出力）を、第２クロックｎ２に従って読み出し、その読み出した校正データｎ４を修正回路６３に供給する。【００４９】
図１１は図４に示す電気回路における修正回路６３の一例を示す回路図である。
図１１に示されるように、修正回路６３は、加算器６３１および反転回路６３２を備え、ＡＤＣ５２の出力信号ｎ１４から校正データｎ４を引き算する演算（ｎ１５＝ｎ１４−ｎ４）を行ってＡＤ変換後のデジタル信号ｎ１５を生成する。【００５０】
ここで、修正回路６３は、図１１の回路に限定されるものではなく、例えば、ＡＤＣ５２の回路方式に応じて様々な回路構成とすることができる。具体的に、例えば、ＡＤＣ５２の出力信号ｎ１４から、校正データｎ４，出力信号ｎ１４および補正係数αの３つを乗じた値を減算して、ＡＤ変換後のデジタル信号ｎ１５を生成することもできる。【００５１】
ｎ１５＝ｎ１４−ｎ１４×ｎ４×α
なお、補正係数αは、ＡＤＣ５２に特有の値で、例えば、シミュレーション等を行って求めることができる。【００５２】
図１２Ａ〜図１２Ｃはノイズ有感時間幅の求め方を説明するための図である。【００５３】
前述したように、同期検出回路６１における同期の検出誤差を適切に設定するために、ノイズ有感時間幅を適用することができる。ノイズ有感時間幅は、例えば、図１２Ｃに示すアナログ固定入力に対するデジタル出力値おける山部分および谷部分の時間幅Ｔｄ１，Ｔｄ２，Ｔｄ３といった許容誤差を示す。なお、ＡＤＣ５２の出力信号ｎ１４におけるノイズ有感時間幅は、シミュレーション或いは実測により求めることができる。【００５４】
具体的に、図１２Ａおよび図１２Ｂに示されるように、例えば、ＡＤＣ５２に与えるノイズ波形をクロックＣＬＫ（第２クロックｎ２）に対してスキャンした（図１２ＢにおけるＴdelayを振った）時のデジタル出力値を記録する。このデジタル出力値をＴdelayに対してプロットすると、図１２Ｃに示されるような山部分や谷部分が現れる。なお、ＡＤＣ５２に対しては、例えば、ＡＤＣ５２の電源線或いは所定の信号線に対してノイズを与えることになる。【００５５】
そして、この山部分や谷部分のＴdelayの時間幅（ノイズ有感時間幅）により、例えば、所定のノイズ有感時間幅（例えば、最も短い時間幅Ｔｄ１）よりも短い所定の許容誤差において、第１クロックｎ１と第２クロックｎ２とが同期していると判定する。【００５６】
なお、上記説明では、図１２Ｃのように山部分および谷部分の時間幅が複数（Ｔｄ１，Ｔｄ２，Ｔｄ３の３つ）ある場合、それら時間幅の最小値をノイズ有感時間幅と規定したがそれに限定されるものではない。すなわち、ノイズ有感時間幅は、例えば、図１２Ｃに示すように山部分や谷部分の時間幅が複数ある場合、それらの時間幅の最大値、最小値、或いは、平均値を選ぶこともできる。【００５７】
具体的に、例えば、図９に示す同期検出回路６１において、同期検出誤差に相当するノイズ有感時間幅は、ＮＡＮＤゲート６１１，６１２の遅延時間を調整することで設定できるが、一例として４００ｐｓ程度の時間幅に設定することができる。【００５８】
図１３は第２実施例の電気回路を示すブロック図である。
図１３に示されるように、本第２実施例の電気回路は、異なる周波数のクロックｎ１，ｎ１ｂ，ｎ１ｃで駆動される３つのデジタル回路（ノイズ源）５１ａ，５１ｂ，５１ｃを備える。ＡＤＣ５２は、これら３つのデジタル回路５１ａ，５１ｂ，５１ｃからのノイズの影響を受けるものとする。【００５９】
ここで、デジタル回路５１ｂを駆動するクロックｎ１ｂは、第１クロックｎ１をｘ分周する分周器６６ｂの出力とされ、また、デジタル回路５１ｃを駆動するクロックｎ１ｃは、第１クロックｎ１をｙ逓倍する逓倍器６６ｃの出力とされている。なお、ｘおよびｙは、１よりも大きい整数とする。従って、各デジタル回路５１ａ，５１ｂ，５１ｃを駆動するクロックｎ１，ｎ１ｂ，ｎ１ｃの周波数は、ｎ１ｂ＜ｎ１＜ｎ１ｃの関係が成立しているものとする。【００６０】
本第２実施例の電気回路において、同期検出回路６１は、デジタル回路５１ｂを駆動するクロックｎ１ｂおよびＡＤＣ５２を駆動する第２クロックｎ２の同期を検出して、同期検出信号ｎ３を出力するようになっている。【００６１】
すなわち、ノイズ源となるデジタル回路が複数ある場合、それらデジタル回路５１ａ，５１ｂ，５１ｃを駆動するクロックｎ１，ｎ１ｂ，ｎ１ｃの内で最も周波数が低い（最も周期が長い）クロックｎ１ｂを使用して第２クロックｎ２との同期検出を行う。そして、このクロックｎ１ｂとｎ２との同期検出に基づいて校正データの取り込み処理、並びに、その校正データを使用したノイズの低減処理を行うことになる。【００６２】
これにより、デジタル回路の全てのクロックｎ１，ｎ１ｂ，ｎ１ｃと第２クロックｎ２との同期を取る場合よりも短い期間の校正データにより、校正データ記憶回路６２（同期式メモリ回路６２２）の大幅な容量増加を必要とせずにノイズを低減することができる。【００６３】
図１４は第３実施例の電気回路を示すブロック図である。
図１４に示されるように、本第３実施例の電気回路は、異なる周波数のクロックｎ１ｄ，ｎ１ｅ，ｎ１ｆで駆動される３つのデジタル回路５１ｄ，５１ｅ，５１ｆを備える。なお、ＡＤＣ５２は、これら３つのデジタル回路５１ｄ，５１ｅ，５１ｆからのノイズの影響を受けるものとする。【００６４】
ここで、デジタル回路５１ｅは、大きなノイズを発生し、また、デジタル回路５１ｆは、小さなノイズを発生し、そして、デジタル回路５１ｄは、デジタル回路５１ｅおよび５１ｆが発生するノイズの中間のノイズを発生するものとする。従って、各デジタル回路５１ｄ，５１ｅ，５１ｆが発生するノイズの大きさは、５１ｆ＜５１ｄ＜５１ｅの関係が成立しているものとする。【００６５】
本第３実施例の電気回路において、同期検出回路６１は、デジタル回路５１ｅを駆動するクロックｎ１ｅおよびＡＤＣ５２を駆動する第２クロックｎ２の同期を検出して、同期検出信号ｎ３を出力するようになっている。【００６６】
すなわち、ノイズ源となるデジタル回路が複数ある場合、それらデジタル回路５１ｄ，５１ｅ，５１ｆの内で発生するノイズが最も大きいデジタル回路５１ｅを駆動するクロックｎ１ｅを使用して第２クロックｎ２との同期検出を行う。そして、このクロックｎ１ｅとｎ２との同期検出に基づいて校正データの取り込み処理、並びに、その校正データを使用したノイズの低減処理を行うことになる。【００６７】
これにより、デジタル回路の全てのクロックｎ１ｄ，ｎ１ｅ，ｎ１ｆと第２クロックｎ２との同期を取る場合よりも短い期間の校正データにより、校正データ記憶回路６２の大幅な容量増加を必要とせずにノイズを低減することができる。【００６８】
図１５は第４実施例の電気回路を示すブロック図である。
図１５に示されるように、本第４実施例の電気回路は、異なる周波数のクロックｎ１ｇ，ｎ１ｈで駆動される２つのデジタル回路５１ｇ，５１ｈを備える。なお、ＡＤＣ５２は、これら２つのデジタル回路５１ｇ，５１ｈからのノイズの影響を受けるものとし、また、デジタル回路５１ｇおよび５１ｈは、両方とも大きなノイズを発生するものとする。【００６９】
本第４実施例の電気回路において、同期検出回路６１は、第１同期検出ユニット６１０，第２同期検出ユニット６２０およびＡＮＤゲート６３０を備える。【００７０】
第１同期検出ユニット６１０は、デジタル回路５１ｈを駆動するクロックｎ１ｈおよびＡＤＣ５２を駆動する第２クロックｎ２の同期を検出する。また、第２同期検出ユニット６２０は、デジタル回路５１ｇを駆動するクロックｎ１ｇおよび第２クロックｎ２の同期を検出する。【００７１】
さらに、ＡＮＤゲート６３０は、第１同期検出ユニット６１０の出力信号（第１同期検出信号）ｎ５および第２同期検出ユニット６２０の出力信号（第２同期検出信号）ｎ６の論理積を取って、同期検出信号ｎ３を出力する。【００７２】
すなわち、大きなノイズを発生するデジタル回路が複数（例えば、２つ）５１ｇ，５１ｈある場合は、それら大きなノイズを発生する回路の全ての駆動クロックｎ１ｇ，ｎ１ｈと第２クロックｎ２との同期検出を行う。【００７３】
図１６は図１５に示す電気回路の動作の一例を説明するためのタイミング図である。
図１６において、第１同期検出信号ｎ５は、デジタル回路５１ｈを駆動するクロックｎ１ｈおよびＡＤＣ５２を駆動する第２クロックｎ２の同期信号である。また、第２同期検出信号ｎ６は、デジタル回路５１ｇを駆動するクロックｎ１ｇおよびＡＤＣ５２を駆動する第２クロックｎ２の同期信号である。そして、同期検出信号ｎ３は、第１同期検出信号ｎ５および第２同期検出信号ｎ６の論理積を取った信号である。【００７４】
図１６に示されるように、校正データＤ０〜Ｄｎは、同期検出信号ｎ３の立ち上がりから、少なくとも次の立ち上がりまで取得する。【００７５】
本第４実施例の電気回路は、デジタル回路５１ｇおよび５１ｈが両方とも大きなノイズを発生し、それらのノイズを十分に低減させる必要がある場合に有効なものである。さらに、例えば、校正データ記憶回路６２として大きな容量が設定されている場合、或いは、クロックｎ１ｇおよびｎ１ｈと第２クロックｎ２との同期検出を行っても、校正データを取得する期間がそれ程長くならない場合等に好ましい。【００７６】
なお、実際の回路設計においては、様々な構成が要求され、例えば、上述した図１３〜図１５に示す第２〜第４実施例を組み合わせて対処することになる。【００７７】
以上の説明では、ノイズ源となるデジタル回路の数を２または３個として説明したが、それらに限定されるものではなく、任意の数であってもよい。また、各デジタル回路を駆動するクロックの周波数は全て異なる必要はなく、所定数の回路ブロック毎に異なる周波数のクロックが供給されていてもよい。【００７８】
さらに、ノイズ発生源の例としてデジタル回路を示し、また、ノイズの影響を受ける回路の例としてアナログ回路のＡＤＣを示したが、上述した各実施例は、ノイズ発生源の回路およびノイズの影響を受ける回路として、任意の回路を適用することができる。すなわち、例えば、ノイズ発生源の回路およびノイズの影響を受ける回路が両方ともアナログ回路であっても、本実施例は有効に適用することができる。【００７９】
図１７は校正データ記憶回路６２の他の例を示すブロック図である。
図１７と前述した図１０との比較から明らかなように、図１６に示す校正データ記憶回路６２は、同期式バイナリカウンタ６２１，同期式連想メモリ回路（シンクロナスＣＡＭ：Content Addressable Memory）６２３，ノイズ検出回路６２４およびＡＮＤゲート６２５を備える。【００８０】
ここで、同期式バイナリカウンタ６２１および同期式連想メモリ回路６２３の各クロック端子ＣＬＫには、第２クロックｎ２が供給され、同期式バイナリカウンタ６２１のリセット端子には、同期検出信号ｎ３が供給されている。【００８１】
本実施例は、例えば、第１クロックｎ１と第２クロックｎ２の周波数が大きく異なり、両クロックの同期を検出して校正データを取り込むと非常に大きな容量のメモリ回路が必要になるような場合に適したものである。【００８２】
ノイズ検出回路６２４は、ＡＤＣ５２の出力信号ｎ１４にノイズが乗っている状態（例えば、図１２Ｃにおけるデジタル出力の山部分や谷部分が存在する状態）を検出する。なお、ノイズ検出回路６２４は、例えば、信号ｎ１４が全て０であることを検出する場合には、多入力のＡＮＤゲート等で実現することができる。【００８３】
同期式バイナリカウンタ６２１からのカウンタ出力信号は、同期式連想メモリ回路６２３のデータ入力端子に供給され、同期式連想メモリ回路６２３のアドレス入力端子には、ＡＤＣ５２の出力信号ｎ１４が供給されている。さらに、同期式連想メモリ回路６２３のライトイネーブル端子には、ＡＮＤゲート６２５の出力信号が供給されている。【００８４】
校正データ取得モードでは、同期式バイナリカウンタ６２１からのカウンタ出力信号を、第２クロックｎ２に従ってＡＤＣ５２の出力信号ｎ１４により指定されたアドレスに対応させて同期式連想メモリ回路６２３に書き込む。【００８５】
ここで、ＡＮＤゲート６２５には、ＡＤＣ５２の出力信号ｎ１４からノイズを検出するノイズ検出回路６２４の出力信号、および、動作切り替え回路６５の出力信号ｎ２２が供給され、それらの信号の論理積を取るようになっている。【００８６】
すなわち、ノイズ検出回路６２４の出力と信号ｎ２２との論理積を取ることで、実際にＡＤＣ５２の出力信号ｎ１４にノイズ（有効な校正データ）が乗っている時のみ、同期式連想メモリ回路６２３にライトイネーブル信号を入力する。これにより、同期式連想メモリ回路６２３に取り込む校正データの容量を低減して、同期式連想メモリ回路６２３の回路規模を削減することができる。【００８７】
なお、通常動作モードでは、同期式連想メモリ回路６２３に書き込まれた校正データ（アドレス出力）を、第２クロックｎ２に従って読み出すが、ノイズが乗っている時のみ取り込まれた校正データｎ４が修正回路６３に供給される。そして、修正回路６３において、ＡＤＣ５２の出力信号ｎ１４から校正データｎ４を使用してノイズ成分が有効に低減されることになる。【００８８】
以上、詳述したように、各実施例によれば、ノイズを発生する回路と、ノイズの影響を受ける回路が非同期で動作していても、校正データを使用してノイズの悪影響を低減することが可能になる。
【図１】
2010029644.tif 000003
【図２】
2010029644.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
2010029644.tif 000015
【図１２Ｃ】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2010029644.tif 000021
【手続補正書】
【提出日】平成22年12月20日(2010.12.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１クロックで動作する第１回路と、
前記第１クロックとは異なる周波数の第２クロックで動作する第２回路と、
前記第１クロックおよび前記第２クロックの同期を検出する同期検出回路と、
前記第２回路の出力ノイズパターンを、前記同期検出回路の同期検出に基づいて記憶する記憶回路と、
前記第２回路の出力を、前記出力ノイズパターンを用いて修正する修正回路と、を備えることを特徴とする電気回路。
【請求項２】
請求項１に記載の電気回路において、
前記第１回路は、デジタル回路であり、
前記第２回路は、アナログ／デジタルコンバータであることを特徴とする電気回路。
【請求項３】
請求項２に記載の電気回路において、さらに、
前記第１クロックおよび前記第２クロックの周波数とは異なる周波数の第３クロックで動作する少なくとも１つのデジタル回路を有する第３回路を備え、
前記第３回路に起因するノイズは、前記第１回路に起因するノイズよりも小さく、
前記同期検出回路は、前記第１回路および前記第３回路の内で大きなノイズ発生源となる回路を駆動するクロックと前記第２クロックの同期を検出することを特徴とする電気回路。
【請求項４】
請求項２に記載の電気回路において、さらに、
前記第１クロックおよび前記第２クロックの周波数とは異なる周波数の第３クロックで動作する少なくとも１つのデジタル回路を有する第３回路を備え、
前記第３クロックは、前記第２クロックよりも周波数が高く、
前記同期検出回路は、前記第１クロックと前記第３クロックのうち周波数が低いクロックと前記第２クロックとの同期を検出することを特徴とする電気回路。
【請求項５】
請求項２〜４のいずれか１項に記載の電気回路において、さらに、
所定電位を前記アナログ／デジタルコンバータの入力に与える固定電圧源と、
通常動作および校正データ取得動作を切り替える動作切り替え回路と、を備え、
前記記憶回路は、前記動作切り替え回路が前記校正データ取得動作に切り替えて前記アナログ／デジタルコンバータの入力に前記所定電位が印加された状態で前記第２回路の前記出力ノイズパターンを記憶することを特徴とする電気回路。
【請求項６】
請求項１〜５のいずれか１項に記載の電気回路において、
前記記憶回路は、前記同期検出回路が第１同期を検出した後、少なくとも次の第２同期を検出するまでの期間の前記第２回路の前記出力ノイズパターンを記憶することを特徴とする電気回路。
【請求項７】
請求項６に記載の電気回路において、
前記同期検出回路は、前記第１クロックの立ち上がりエッジおよび前記第２クロックの立ち上がりエッジが、前記アナログ／デジタルコンバータにおける所定のノイズ有感時間幅において同時に立ち上がる時に、同期検出信号をアクティブにすることを特徴とする電気回路。
【請求項８】
請求項１〜７のいずれか１項に記載の電気回路において、前記記憶回路は、
前記同期検出回路からの同期検出信号によりリセットされ、前記第２クロックをカウントする同期式バイナリカウンタと、
前記同期式バイナリカウンタからのカウンタ出力信号をアドレス入力とし、前記第２回路の前記出力ノイズパターンをデータ入力として前記第２クロックにより取り込む同期式メモリ回路と、を備えることを特徴とする電気回路。
【請求項９】
請求項１〜７のいずれか１項に記載の電気回路において、前記記憶回路は、
前記同期検出回路からの同期検出信号によりリセットされ、前記第２クロックをカウントする同期式バイナリカウンタと、
前記第２回路の前記出力ノイズパターンをアドレス入力とし、前記同期式バイナリカウンタからのカウンタ出力信号をデータ入力として前記第２クロックにより取り込む同期式連想メモリ回路と、を備えることを特徴とする電気回路。
【請求項１０】
第１クロックで第１回路が動作している期間に、前記第１クロックとは異なる周波数の第２クロックで動作する第２回路の出力ノイズパターンを記憶する工程と、
前記第２回路の出力信号を、前記出力ノイズパターンを用いて修正する工程と、を有することを特徴とする信号処理方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、異なるクロックにより動作する複数の回路ブロックを有する電気回路および信号処理方法に関し、特に、回路ブロックから生じるノイズの影響を低減するようにした電気回路に関する。
【背景技術】
【０００２】
従来、例えば、論理ＬＳＩの中にアナログ／デジタルコンバータ（ＡＤＣ）が搭載される、いわゆるアナログデジタル混載ＬＳＩが提供されている。このようなＬＳＩでは、例えば、デジタル回路ブロックである論理回路の動作によって発生するノイズが、アナログ回路ブロックであるＡＤＣの精度に悪影響を与えることがあった。
【０００３】
図１は従来の電気回路の一例を示すブロック図である。
図１に示す従来の電気回路は、デジタル回路１１２、アナログ回路１１４、位相制御回路１１６およびデコータ１１８を備えている。ここで、アナログ回路１１４は、デジタル回路１１２で発生するノイズの影響を受けるものとする。
【０００４】
この従来の電気回路は、アナログ回路１１４に供給するクロックを、デジタル回路１１２に供給するクロックＣＬＫ１とは異なる位相のクロックＣＬＫ２とすることで、デジタル回路１１２で発生するノイズの影響を低減するようになっている。
【０００５】
すなわち、一般に、デジタル回路１１２が発生するノイズ波形は、その動作クロックＣＬＫ１に同期している。さらに、ノイズ波形は、クロックＣＬＫ１の１周期Ｔ内で見ると、ノイズが大きくなるタイミングもあれば小さくなるタイミングもある。
【０００６】
そこで、図１に示す従来の電気回路では、ノイズが小さくなるタイミングをねらってアナログ回路１１４を動作させることにより、デジタル回路１１２から発生するノイズの悪影響を低減するようになっている。
【０００７】
すなわち、クロックＣＬＫ１の立ち上がりエッジからノイズが小さくなるタイミングまでの時間は、デジタル回路の性質として一定であることが多い。そこで、デジタル回路１１２の動作クロックＣＬＫ１の位相を位相制御回路１１６で遅延制御してクロックＣＬＫ２を生成してアナログ回路１１４に供給する。これにより、アナログ回路１１４をデジタル回路１１２から発生するノイズが小さくなるタイミングで動作させるようになっている。
【０００８】
具体的に、位相制御回路１１６は、クロック入力端子１２０に入力されたクロックＣＬＫ１を、デコーダ１１８からの制御信号Ｙにより規定される所定の時間だけ遅らせてクロックＣＬＫ２を生成してアナログ回路１１４に供給する。ここで、デコーダ１１８は、コード信号入力端子１２２に入力されたコード信号Ｘ１〜Ｘｋをデコードして制御信号Ｙを生成している。
【０００９】
図２は図１の電気回路におけるデコーダおよび位相制御回路を概略的に示す回路図である。
【００１０】
図２に示されるように、デコーダ１１８は、例えば、インバータＩ１，Ｉ２およびアンドゲートＡ１〜Ａ４で構成され、また、位相制御回路１１６は、異なる遅延時間を与える複数の遅延ユニットＤ１〜Ｄ４およびバッファＢ１で構成される。
【００１１】
そして、端子１２２に入力されたコード信号Ｘ１，Ｘ２をデコーダ１１８でデコードし、制御信号Ｙ１〜Ｙ４により遅延ユニットＤ１〜Ｄ４の各スイッチＳ１〜Ｓ４を択一的に選択してクロックＣＬＫ１に所定の遅延時間を与えたクロックＣＬＫ２を生成する。
【００１２】
図３は従来の電気回路の他の例を示すブロック図である。
図３に示す従来の電気回路は、差動アンプ２０１，ＡＤＣ２０２，基準電源２０３，ＤＡＣ（デジタル／アナログコンバータ）２０４，Ｓ／Ｈ（サンプルホールド回路）２０５および信号選択回路２０６を備える。
【００１３】
そして、ＡＤＣ２０２が受けるノイズの影響を、ＤＡＣ２０４を介してＳ／Ｈ２０５に記憶し、そのＳ／Ｈ２０５に記憶したノイズ成分を、信号選択回路２０６を介して差動アンプ２０１でキャンセルするというものである。すなわち、電気回路内ノイズの直流成分をアナログ入力信号から減ずることによって、ノイズによる直流電圧成分や差動アンプでの直流電圧の温度変動成分を除去するようになっている。
【００１４】
【特許文献１】特開平０６−２８３９９９号公報
【特許文献２】実開平０５−０１１５５８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上述した従来の電気回路の例は、両方ともデジタル回路とアナログ回路が同一周波数のクロックで動作することを前提としている。
【００１６】
ところで、近年のＬＳＩでは、異なる周波数のクロックにより動作する複数の回路ブロックを有するものが増えており、同一周波数のクロック動作を前提とする従来例では対応することが困難になって来ている。
【００１７】
すなわち、例えば、ＡＤＣのサンプリングクロックとは別のデジタル回路用クロック入力を持ち、ノイズ源となるデジタル回路とアナログ回路が非同期で動作するような場合、従来の電気回路ではノイズの悪影響を十分に低減することが困難であった。
【００１８】
本出願は、上述した従来技術における課題に鑑み、異なるクロックにより動作する複数の回路ブロックを有する電気回路において、ノイズの影響を有効に低減することのできる電気回路および信号処理方法の提供を目的とする。
【課題を解決するための手段】
【００１９】
本実施形態によれば、第１クロックで動作する第１回路と、前記第１クロックとは異なる周波数の第２クロックで動作する第２回路と、同期検出回路と、記憶回路と、修正回路と、を有する電気回路が提供される。前記同期検出回路は、前記第１クロックおよび前記第２クロックの同期を検出し、また、前記記憶回路は、前記第２回路の出力ノイズパターンを、前記同期検出回路の同期検出に基づいて記憶する。そして、前記修正回路は、前記第２回路の出力を、前記出力ノイズパターンを用いて修正する。
【発明の効果】
【００２０】
本実施形態によれば、異なるクロックにより動作する複数の回路ブロックを有する電気回路において、ノイズの影響を有効に低減することのできる電気回路および信号処理方法を提供することができる。
【発明を実施するための最良の形態】
【００２１】
以下、電気回路および信号処理方法の実施例を、添付図面を参照して説明する。
図４は第１実施例の電気回路を示すブロック図である。
図４に示されるように、第１実施例の電気回路は、デジタル回路（第１回路）５１、同期検出回路６１、校正データ記憶回路６２、修正回路６３、固定電圧源６４、動作切り替え回路６５、およびＡＤＣ（アナログ／デジタルコンバータ：第２回路）５２を備える。
【００２２】
デジタル回路５１は、第１クロックｎ１で動作し、ＡＤＣ５２は、第１クロックｎ１とは異なる周波数の第２クロックｎ２で動作する。同期検出回路６１は、第１クロックｎ１および第２クロックｎ２を受け取って同期検出を行い、同期検出信号ｎ３を校正データ記憶回路６２に出力する。
【００２３】
ここで、本第１実施例の電気回路は、校正データを取得する校正データ取得モード、および、アナログ入力をＡＤ変換する通常動作モードの２つの動作モードを有している。
【００２４】
なお、固定電圧源６４は、ＡＤＣ５２の電源電圧や参照電圧等を用いることがで、また、動作切り替え回路６５は、回路の動作状態信号ｎ２１を見てＡＤＣ５２の動作を切り替えるものであり、動作状態信号ｎ２１のコード割り当てに従って設計する必要がある。具体的に、動作状態信号ｎ２１がＡＤＣ５２のイネーブル信号であるならば、動作切り替え回路６５は、スルーバッファで構成することができる。
【００２５】
図５は図４に示す電気回路の動作の一例を説明するためのタイミング図であり、また、図６は図４に示す電気回路の動作の一例におけるノイズ波形および校正データ取得タイミングの関係を説明するための図である。
【００２６】
まず、校正データ取得モードでは、図５の左半分および図６に示されるように、動作切り替え回路６５からのモード選択信号ｎ２２が高レベル『Ｈ』となり、スイッチＳＷ１を制御して固定電圧源６４からの所定電位ｎ１２を入力信号ｎ１３としてＡＤＣ５２に供給する。ここで、動作切り替え回路６５は、動作状態信号ｎ２１の入力に応じて校正データ取得モードまたは通常動作モードに応じてモード選択信号ｎ２２のレベルを制御するようになっている。
【００２７】
校正データ取得モードにおいて、第１クロックｎ１および第２クロックｎ２が同時に立ち上がって同期検出回路６１からの同期検出信号ｎ３が出力されると、第２クロック（ＡＤＣ５２の動作クロック）ｎ２の立ち上がりタイミングでデータを取り込む。すなわち、ＡＤＣ５２の出力データＤ０〜Ｄｎ（出力ノイズパターン）を校正データ記憶回路６２に取り込んで記憶（記録）する。
【００２８】
ここで、校正データ記憶回路６２に記憶するＡＤＣ５２の出力ノイズパターンは、第１クロックｎ１および第２クロックｎ２が同時に立ち上がる第１同期を検出してから、少なくとも次の第２同期を検出するまでの期間とされている。これにより、デジタル回路（ノイズ源）５１の発生するノイズ波形の影響を、ＡＤＣ５２の伝達関数を通して、校正データ記憶回路６２に記憶することができる。
【００２９】
一方、通常動作モードでは、図５の右半分に示されるように、動作切り替え回路６５からのモード選択信号ｎ２２が低レベル『Ｌ』となり、スイッチＳＷ１を制御してアナログ入力信号ｎ１１を入力信号ｎ１３としてＡＤＣ５２に供給する。
【００３０】
そして、修正回路６３により、校正データ記憶回路６２に記憶された出力ノイズパターン（校正データ）ｎ４を使用してＡＤＣ５２の出力信号ｎ１４からノイズ成分を取り除き、ＡＤ変換後のデジタル信号ｎ１５を出力するようになっている。
【００３１】
ここで、校正データ記憶回路６２に記憶する校正データは、同期検出信号ｎ３のアクティブから次のアクティブまでの期間で、デジタル回路５１の動作クロックｎ１の周期とＡＤＣ５２の動作クロックｎ２の周期との最小公倍数の期間に相当する。
【００３２】
なお、修正回路６３による校正データｎ４を用いた処理は、例えば、ＡＤＣ５２の出力信号ｎ１４から校正データｎ４を単純に引き算してもよいが、これは、ＡＤＣ５２の回路方式等により様々に変化され得る。
【００３３】
また、校正データ記憶回路６２に記憶するＡＤＣ５２の出力ノイズパターン（校正データ）は、上記２つのクロック周期の厳密な最小公倍数の期間ではなく、後述するように、ある程度の幅を持たせて処理することで記憶するデータ量を低減することもできる。
【００３４】
さらに、校正データｎ４は、例えば、ノイズシミュレーションを行い、或いは、テストチップの実測等から決めることもできる。この場合、各電気回路に対して固定電圧源６４，スイッチＳＷ１および動作切り替え回路６５を設けなくてもよいことになる。
【００３５】
このように、本実施例によれば、ノイズ源であるデジタル回路によるノイズの悪影響を低減してＡＤＣによるアナログ／デジタル変換を高精度で行い信頼性の高いデジタル信号を出力することが可能になる。すなわち、同期検出回路を用いてノイズの影響を同期化して記憶および補正することで、非同期のノイズに対しても補正を掛けることが可能になる。
【００３６】
なお、本実施例を適用することにより、例えば、１０ｂｉｔ精度のＡＤＣがノイズ影響で８ｂｉｔ精度程度になる場合でも、本来の１０ｂｉｔ精度まで戻すことが可能となる。
【００３７】
図７は図４に示す電気回路の動作の他の例を説明するためのタイミング図であり、図８は図４に示す電気回路の動作の他の例におけるノイズ波形および校正データ取得タイミングの関係を説明するための図である。
【００３８】
図５，図６と図７，図８との比較から明らかなように、図５および図６では、第１クロックｎ１の周期が第２クロックｎ２の周期よりも長いのに対して、図７および図８では、第１クロックｎ１の周期が第２クロックｎ２の周期よりも短くなっている。なお、実質的な処理は、何れの場合も同様である。
【００３９】
このように、本実施例は、第１クロック（ノイズ源クロック）ｎ１および第２クロック（ＡＤＣクロック）ｎ２の大小関係に関わらずノイズ源の回路によるノイズの悪影響を低減することが可能である。なお、第１クロックｎ１および第２クロックｎ２の周期が同じ場合には、その周期そのものの出力ノイズパターンを校正データ記憶回路６２に取り込むことになる。
【００４０】
図９は図４に示す電気回路における同期検出回路６１の一例を示す回路図である。
図９に示されるように、同期検出回路６１は、例えば、交差接続されたＮＡＮＤゲート６１１，６１２、および、入力が反転論理とされたＡＮＤゲート６１３を備える。これにより、図５或いは図７に示されるように、第１クロックｎ１および第２クロックｎ２の論理を取って同期検出信号ｎ３を生成するようになっている。
【００４１】
ここで、図９に示す同期検出回路６１は、単なる一例で様々に変形することができるが、実際の回路設計においては、例えば、同期の検出誤差をどの程度に設定するかが重要となる。すなわち、検出誤差が小さすぎると、校正データ記憶回路６２の回路規模（記憶容量）を大きくしなければならず、逆に、検出誤差が大きすぎると、校正データの精度が低下してノイズの影響を十分に低減することが難しくなる。
【００４２】
そこで、同期の検出誤差を適切に設定するために、例えば、図１２Ａ〜図１２Ｃを参照して説明するように、所定の許容誤差（ノイズ有感時間幅）を使用するのが好ましい。
【００４３】
図１０は図４に示す電気回路における校正データ記憶回路６２の一例を示すブロック図である。
【００４４】
図１０に示されるように、校正データ記憶回路６２は、例えば、同期式バイナリカウンタ６２１および同期式メモリ回路（シンクロナスＲＡＭ）６２２を備える。ここで、同期式バイナリカウンタ６２１および同期式メモリ回路６２２の各クロック端子ＣＬＫには、第２クロックｎ２が供給され、同期式バイナリカウンタ６２１のリセット端子には、同期検出信号ｎ３が供給されている。
【００４５】
また、同期式バイナリカウンタ６２１からのカウンタ出力信号は、同期式メモリ回路６２２のアドレス端子に供給され、同期式メモリ回路６２２のデータ入力端子には、ＡＤＣ５２の出力信号ｎ１４が供給されている。さらに、同期式メモリ回路６２２のライトイネーブル端子には、動作切り替え回路６５の出力信号ｎ２２が供給されている。
【００４６】
校正データ取得モードでは、ＡＤＣ５２の出力信号ｎ１４を、第２クロックｎ２に従って同期式バイナリカウンタ６２１からのカウンタ出力信号により指定されたアドレスに対応させて同期式メモリ回路６２２に書き込む。また、通常動作モードでは、同期式メモリ回路６２２に書き込まれた校正データ（データ出力）を、第２クロックｎ２に従って読み出し、その読み出した校正データｎ４を修正回路６３に供給する。
【００４７】
図１１は図４に示す電気回路における修正回路６３の一例を示す回路図である。
図１１に示されるように、修正回路６３は、加算器６３１および反転回路６３２を備え、ＡＤＣ５２の出力信号ｎ１４から校正データｎ４を引き算する演算（ｎ１５＝ｎ１４−ｎ４）を行ってＡＤ変換後のデジタル信号ｎ１５を生成する。
【００４８】
ここで、修正回路６３は、図１１の回路に限定されるものではなく、例えば、ＡＤＣ５２の回路方式に応じて様々な回路構成とすることができる。具体的に、例えば、ＡＤＣ５２の出力信号ｎ１４から、校正データｎ４，出力信号ｎ１４および補正係数αの３つを乗じた値を減算して、ＡＤ変換後のデジタル信号ｎ１５を生成することもできる。
【００４９】
ｎ１５＝ｎ１４−ｎ１４×ｎ４×α
なお、補正係数αは、ＡＤＣ５２に特有の値で、例えば、シミュレーション等を行って求めることができる。
【００５０】
図１２Ａ〜図１２Ｃはノイズ有感時間幅の求め方を説明するための図である。
【００５１】
前述したように、同期検出回路６１における同期の検出誤差を適切に設定するために、ノイズ有感時間幅を適用することができる。ノイズ有感時間幅は、例えば、図１２Ｃに示すアナログ固定入力に対するデジタル出力値おける山部分および谷部分の時間幅Ｔｄ１，Ｔｄ２，Ｔｄ３といった許容誤差を示す。なお、ＡＤＣ５２の出力信号ｎ１４におけるノイズ有感時間幅は、シミュレーション或いは実測により求めることができる。
【００５２】
具体的に、図１２Ａおよび図１２Ｂに示されるように、例えば、ＡＤＣ５２に与えるノイズ波形をクロックＣＬＫ（第２クロックｎ２）に対してスキャンした（図１２ＢにおけるＴdelayを振った）時のデジタル出力値を記録する。このデジタル出力値をＴdelayに対してプロットすると、図１２Ｃに示されるような山部分や谷部分が現れる。なお、ＡＤＣ５２に対しては、例えば、ＡＤＣ５２の電源線或いは所定の信号線に対してノイズを与えることになる。
【００５３】
そして、この山部分や谷部分のＴdelayの時間幅（ノイズ有感時間幅）により、例えば、所定のノイズ有感時間幅（例えば、最も短い時間幅Ｔｄ１）よりも短い所定の許容誤差において、第１クロックｎ１と第２クロックｎ２とが同期していると判定する。
【００５４】
なお、上記説明では、図１２Ｃのように山部分および谷部分の時間幅が複数（Ｔｄ１，Ｔｄ２，Ｔｄ３の３つ）ある場合、それら時間幅の最小値をノイズ有感時間幅と規定したがそれに限定されるものではない。すなわち、ノイズ有感時間幅は、例えば、図１２Ｃに示すように山部分や谷部分の時間幅が複数ある場合、それらの時間幅の最大値、最小値、或いは、平均値を選ぶこともできる。
【００５５】
具体的に、例えば、図９に示す同期検出回路６１において、同期検出誤差に相当するノイズ有感時間幅は、ＮＡＮＤゲート６１１，６１２の遅延時間を調整することで設定できるが、一例として４００ｐｓ程度の時間幅に設定することができる。
【００５６】
図１３は第２実施例の電気回路を示すブロック図である。
図１３に示されるように、本第２実施例の電気回路は、異なる周波数のクロックｎ１，ｎ１ｂ，ｎ１ｃで駆動される３つのデジタル回路（ノイズ源）５１ａ，５１ｂ，５１ｃを備える。ＡＤＣ５２は、これら３つのデジタル回路５１ａ，５１ｂ，５１ｃからのノイズの影響を受けるものとする。
【００５７】
ここで、デジタル回路５１ｂを駆動するクロックｎ１ｂは、第１クロックｎ１をｘ分周する分周器６６ｂの出力とされ、また、デジタル回路５１ｃを駆動するクロックｎ１ｃは、第１クロックｎ１をｙ逓倍する逓倍器６６ｃの出力とされている。なお、ｘおよびｙは、１よりも大きい整数とする。従って、各デジタル回路５１ａ，５１ｂ，５１ｃを駆動するクロックｎ１，ｎ１ｂ，ｎ１ｃの周波数は、ｎ１ｂ＜ｎ１＜ｎ１ｃの関係が成立しているものとする。
【００５８】
本第２実施例の電気回路において、同期検出回路６１は、デジタル回路５１ｂを駆動するクロックｎ１ｂおよびＡＤＣ５２を駆動する第２クロックｎ２の同期を検出して、同期検出信号ｎ３を出力するようになっている。
【００５９】
すなわち、ノイズ源となるデジタル回路が複数ある場合、それらデジタル回路５１ａ，５１ｂ，５１ｃを駆動するクロックｎ１，ｎ１ｂ，ｎ１ｃの内で最も周波数が低い（最も周期が長い）クロックｎ１ｂを使用して第２クロックｎ２との同期検出を行う。そして、このクロックｎ１ｂとｎ２との同期検出に基づいて校正データの取り込み処理、並びに、その校正データを使用したノイズの低減処理を行うことになる。
【００６０】
これにより、デジタル回路の全てのクロックｎ１，ｎ１ｂ，ｎ１ｃと第２クロックｎ２との同期を取る場合よりも短い期間の校正データにより、校正データ記憶回路６２（同期式メモリ回路６２２）の大幅な容量増加を必要とせずにノイズを低減することができる。
【００６１】
図１４は第３実施例の電気回路を示すブロック図である。
図１４に示されるように、本第３実施例の電気回路は、異なる周波数のクロックｎ１ｄ，ｎ１ｅ，ｎ１ｆで駆動される３つのデジタル回路５１ｄ，５１ｅ，５１ｆを備える。なお、ＡＤＣ５２は、これら３つのデジタル回路５１ｄ，５１ｅ，５１ｆからのノイズの影響を受けるものとする。
【００６２】
ここで、デジタル回路５１ｅは、大きなノイズを発生し、また、デジタル回路５１ｆは、小さなノイズを発生し、そして、デジタル回路５１ｄは、デジタル回路５１ｅおよび５１ｆが発生するノイズの中間のノイズを発生するものとする。従って、各デジタル回路５１ｄ，５１ｅ，５１ｆが発生するノイズの大きさは、５１ｆ＜５１ｄ＜５１ｅの関係が成立しているものとする。
【００６３】
本第３実施例の電気回路において、同期検出回路６１は、デジタル回路５１ｅを駆動するクロックｎ１ｅおよびＡＤＣ５２を駆動する第２クロックｎ２の同期を検出して、同期検出信号ｎ３を出力するようになっている。
【００６４】
すなわち、ノイズ源となるデジタル回路が複数ある場合、それらデジタル回路５１ｄ，５１ｅ，５１ｆの内で発生するノイズが最も大きいデジタル回路５１ｅを駆動するクロックｎ１ｅを使用して第２クロックｎ２との同期検出を行う。そして、このクロックｎ１ｅとｎ２との同期検出に基づいて校正データの取り込み処理、並びに、その校正データを使用したノイズの低減処理を行うことになる。
【００６５】
これにより、デジタル回路の全てのクロックｎ１ｄ，ｎ１ｅ，ｎ１ｆと第２クロックｎ２との同期を取る場合よりも短い期間の校正データにより、校正データ記憶回路６２の大幅な容量増加を必要とせずにノイズを低減することができる。
【００６６】
図１５は第４実施例の電気回路を示すブロック図である。
図１５に示されるように、本第４実施例の電気回路は、異なる周波数のクロックｎ１ｇ，ｎ１ｈで駆動される２つのデジタル回路５１ｇ，５１ｈを備える。なお、ＡＤＣ５２は、これら２つのデジタル回路５１ｇ，５１ｈからのノイズの影響を受けるものとし、また、デジタル回路５１ｇおよび５１ｈは、両方とも大きなノイズを発生するものとする。
【００６７】
本第４実施例の電気回路において、同期検出回路６１は、第１同期検出ユニット６１０，第２同期検出ユニット６２０およびＡＮＤゲート６３０を備える。
【００６８】
第１同期検出ユニット６１０は、デジタル回路５１ｈを駆動するクロックｎ１ｈおよびＡＤＣ５２を駆動する第２クロックｎ２の同期を検出する。また、第２同期検出ユニット６２０は、デジタル回路５１ｇを駆動するクロックｎ１ｇおよび第２クロックｎ２の同期を検出する。
【００６９】
さらに、ＡＮＤゲート６３０は、第１同期検出ユニット６１０の出力信号（第１同期検出信号）ｎ５および第２同期検出ユニット６２０の出力信号（第２同期検出信号）ｎ６の論理積を取って、同期検出信号ｎ３を出力する。
【００７０】
すなわち、大きなノイズを発生するデジタル回路が複数（例えば、２つ）５１ｇ，５１ｈある場合は、それら大きなノイズを発生する回路の全ての駆動クロックｎ１ｇ，ｎ１ｈと第２クロックｎ２との同期検出を行う。
【００７１】
図１６は図１５に示す電気回路の動作の一例を説明するためのタイミング図である。
図１６において、第１同期検出信号ｎ５は、デジタル回路５１ｈを駆動するクロックｎ１ｈおよびＡＤＣ５２を駆動する第２クロックｎ２の同期信号である。また、第２同期検出信号ｎ６は、デジタル回路５１ｇを駆動するクロックｎ１ｇおよびＡＤＣ５２を駆動する第２クロックｎ２の同期信号である。そして、同期検出信号ｎ３は、第１同期検出信号ｎ５および第２同期検出信号ｎ６の論理積を取った信号である。
【００７２】
図１６に示されるように、校正データＤ０〜Ｄｎは、同期検出信号ｎ３の立ち上がりから、少なくとも次の立ち上がりまで取得する。
【００７３】
本第４実施例の電気回路は、デジタル回路５１ｇおよび５１ｈが両方とも大きなノイズを発生し、それらのノイズを十分に低減させる必要がある場合に有効なものである。さらに、例えば、校正データ記憶回路６２として大きな容量が設定されている場合、或いは、クロックｎ１ｇおよびｎ１ｈと第２クロックｎ２との同期検出を行っても、校正データを取得する期間がそれ程長くならない場合等に好ましい。
【００７４】
なお、実際の回路設計においては、様々な構成が要求され、例えば、上述した図１３〜図１５に示す第２〜第４実施例を組み合わせて対処することになる。
【００７５】
以上の説明では、ノイズ源となるデジタル回路の数を２または３個として説明したが、それらに限定されるものではなく、任意の数であってもよい。また、各デジタル回路を駆動するクロックの周波数は全て異なる必要はなく、所定数の回路ブロック毎に異なる周波数のクロックが供給されていてもよい。
【００７６】
さらに、ノイズ発生源の例としてデジタル回路を示し、また、ノイズの影響を受ける回路の例としてアナログ回路のＡＤＣを示したが、上述した各実施例は、ノイズ発生源の回路およびノイズの影響を受ける回路として、任意の回路を適用することができる。すなわち、例えば、ノイズ発生源の回路およびノイズの影響を受ける回路が両方ともアナログ回路であっても、本実施例は有効に適用することができる。
【００７７】
図１７は校正データ記憶回路６２の他の例を示すブロック図である。
図１７と前述した図１０との比較から明らかなように、図１７に示す校正データ記憶回路６２は、同期式バイナリカウンタ６２１，同期式連想メモリ回路（シンクロナスＣＡＭ：Content Addressable Memory）６２３，ノイズ検出回路６２４およびＡＮＤゲート６２５を備える。
【００７８】
ここで、同期式バイナリカウンタ６２１および同期式連想メモリ回路６２３の各クロック端子ＣＬＫには、第２クロックｎ２が供給され、同期式バイナリカウンタ６２１のリセット端子には、同期検出信号ｎ３が供給されている。
【００７９】
本実施例は、例えば、第１クロックｎ１と第２クロックｎ２の周波数が大きく異なり、両クロックの同期を検出して校正データを取り込むと非常に大きな容量のメモリ回路が必要になるような場合に適したものである。
【００８０】
ノイズ検出回路６２４は、ＡＤＣ５２の出力信号ｎ１４にノイズが乗っている状態（例えば、図１２Ｃにおけるデジタル出力の山部分や谷部分が存在する状態）を検出する。なお、ノイズ検出回路６２４は、例えば、信号ｎ１４が全て０であることを検出する場合には、多入力のＡＮＤゲート等で実現することができる。
【００８１】
同期式バイナリカウンタ６２１からのカウンタ出力信号は、同期式連想メモリ回路６２３のデータ入力端子に供給され、同期式連想メモリ回路６２３のアドレス入力端子には、ＡＤＣ５２の出力信号ｎ１４が供給されている。さらに、同期式連想メモリ回路６２３のライトイネーブル端子には、ＡＮＤゲート６２５の出力信号が供給されている。
【００８２】
校正データ取得モードでは、同期式バイナリカウンタ６２１からのカウンタ出力信号を、第２クロックｎ２に従ってＡＤＣ５２の出力信号ｎ１４により指定されたアドレスに対応させて同期式連想メモリ回路６２３に書き込む。
【００８３】
ここで、ＡＮＤゲート６２５には、ＡＤＣ５２の出力信号ｎ１４からノイズを検出するノイズ検出回路６２４の出力信号、および、動作切り替え回路６５の出力信号ｎ２２が供給され、それらの信号の論理積を取るようになっている。
【００８４】
すなわち、ノイズ検出回路６２４の出力と信号ｎ２２との論理積を取ることで、実際にＡＤＣ５２の出力信号ｎ１４にノイズ（有効な校正データ）が乗っている時のみ、同期式連想メモリ回路６２３にライトイネーブル信号を入力する。これにより、同期式連想メモリ回路６２３に取り込む校正データの容量を低減して、同期式連想メモリ回路６２３の回路規模を削減することができる。
【００８５】
なお、通常動作モードでは、同期式連想メモリ回路６２３に書き込まれた校正データ（アドレス出力）を、第２クロックｎ２に従って読み出すが、ノイズが乗っている時のみ取り込まれた校正データｎ４が修正回路６３に供給される。そして、修正回路６３において、ＡＤＣ５２の出力信号ｎ１４から校正データｎ４を使用してノイズ成分が有効に低減されることになる。
【００８６】
以上、詳述したように、各実施例によれば、ノイズを発生する回路と、ノイズの影響を受ける回路が非同期で動作していても、校正データを使用してノイズの悪影響を低減することが可能になる。
【００８７】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
第１クロックで動作する第１回路と、
前記第１クロックとは異なる周波数の第２クロックで動作する第２回路と、
前記第１クロックおよび前記第２クロックの同期を検出する同期検出回路と、
前記第２回路の出力ノイズパターンを、前記同期検出回路の同期検出に基づいて記憶する記憶回路と、
前記第２回路の出力を、前記出力ノイズパターンを用いて修正する修正回路と、を備えることを特徴とする電気回路。
【００８８】
（付記２）
付記１に記載の電気回路において、
前記第１回路は、デジタル回路であり、
前記第２回路は、アナログ／デジタルコンバータであることを特徴とする電気回路。
【００８９】
（付記３）
付記２に記載の電気回路において、さらに、
前記第１クロックおよび前記第２クロックの周波数とは異なる周波数の第３クロックで動作する少なくとも１つのデジタル回路を有する第３回路を備え、
前記同期検出回路は、前記第１クロックおよび前記第２クロックと共に前記第３クロックの同期を検出することを特徴とする電気回路。
【００９０】
（付記４）
付記２に記載の電気回路において、さらに、
前記第１クロックおよび前記第２クロックの周波数とは異なる周波数の第３クロックで動作する少なくとも１つのデジタル回路を有する第３回路を備え、
前記第３回路に起因するノイズは、前記第１回路に起因するノイズよりも小さく、
前記同期検出回路は、前記第１回路および前記第３回路の内で大きなノイズ発生源となる回路を駆動するクロックと前記第２クロックの同期を検出することを特徴とする電気回路。
【００９１】
（付記５）
付記２に記載の電気回路において、さらに、
前記第１クロックおよび前記第２クロックの周波数とは異なる周波数の第３クロックで動作する少なくとも１つのデジタル回路を有する第３回路を備え、
前記第３クロックは、前記第２クロックよりも周波数が高く、
前記同期検出回路は、前記第１クロックと前記第３クロックのうち周波数が低いクロックと前記第２クロックとの同期を検出することを特徴とする電気回路。
【００９２】
（付記６）
付記２〜５のいずれか１項に記載の電気回路において、さらに、
所定電位を前記アナログ／デジタルコンバータの入力に与える固定電圧源と、
通常動作および校正データ取得動作を切り替える動作切り替え回路と、を備え、
前記記憶回路は、前記動作切り替え回路が前記校正データ取得動作に切り替えて前記アナログ／デジタルコンバータの入力に前記所定電位が印加された状態で前記第２回路の前記出力ノイズパターンを記憶することを特徴とする電気回路。
【００９３】
（付記７）
付記１〜６のいずれか１に記載の電気回路において、
前記記憶回路は、前記同期検出回路が第１同期を検出した後、少なくとも次の第２同期を検出するまでの期間の前記第２回路の前記出力ノイズパターンを記憶することを特徴とする電気回路。
【００９４】
（付記８）
付記７に記載の電気回路において、
前記同期検出回路は、前記第１クロックの立ち上がりエッジおよび前記第２クロックの立ち上がりエッジが、前記アナログ／デジタルコンバータにおける所定のノイズ有感時間幅において同時に立ち上がる時に、同期検出信号をアクティブにすることを特徴とする電気回路。
【００９５】
（付記９）
付記１〜８のいずれか１に記載の電気回路において、前記記憶回路は、
前記同期検出回路からの同期検出信号によりリセットされ、前記第２クロックをカウントする同期式バイナリカウンタと、
前記同期式バイナリカウンタからのカウンタ出力信号をアドレス入力とし、前記第２回路の前記出力ノイズパターンをデータ入力として前記第２クロックにより取り込む同期式メモリ回路と、を備えることを特徴とする電気回路。
【００９６】
（付記１０）
付記１〜８のいずれか１に記載の電気回路において、前記記憶回路は、
前記同期検出回路からの同期検出信号によりリセットされ、前記第２クロックをカウントする同期式バイナリカウンタと、
前記第２回路の前記出力ノイズパターンをアドレス入力とし、前記同期式バイナリカウンタからのカウンタ出力信号をデータ入力として前記第２クロックにより取り込む同期式連想メモリ回路と、を備えることを特徴とする電気回路。
【００９７】
（付記１１）
第１クロックで第１回路が動作している期間に、前記第１クロックとは異なる周波数の第２クロックで動作する第２回路の出力ノイズパターンを記憶する工程と、
前記第２回路の出力信号を、前記出力ノイズパターンを用いて修正する工程と、を有することを特徴とする信号処理方法。
【００９８】
（付記１２）
付記１１に記載の信号処理方法において、さらに、
前記第１クロックおよび前記第２クロックの同期を検出する工程を備え、
前記第２回路の出力ノイズパターンを記憶する工程は、前記同期検出工程の結果に基づいて行うことを特徴とする信号処理方法。
【００９９】
（付記１３）
付記１１に記載の信号処理方法において、
前記第１クロックおよび前記第２クロックとは異なる第３クロックで動作する第３回路により前記第２回路に発生するノイズも低減することを特徴とする信号処理方法。
【０１００】
（付記１４）
付記１３に記載の信号処理方法において、さらに、
前記第１クロック，前記第２クロックおよび前記第３クロックの全ての同期を検出する工程を備え、
前記第２回路の出力ノイズパターンを記憶する工程は、前記同期検出工程の結果に基づいて行うことを特徴とする信号処理方法。
【０１０１】
（付記１５）
付記１３に記載の信号処理方法において、さらに、
前記第１クロックと前記第３クロックの何れか一方と、前記第２クロックとの同期を検出する工程を備え、
前記第２回路の出力ノイズパターンを記憶する工程は、前記同期検出工程の結果に基づいて行うことを特徴とする信号処理方法。
【０１０２】
（付記１６）
付記１５に記載の信号処理方法において、
前記第１クロックと前記第３クロックの何れか一方とは、前記第１回路と前記第３回路のうち、大きなノイズ発生源となる回路のクロックであることを特徴とする信号処理方法。
【０１０３】
（付記１７）
付記１３に記載の信号処理方法において、さらに、
前記第２クロックと、前記第１クロックおよび前記第３クロックの内で周波数の低い方のクロックとの同期を検出する工程を備え、
前記第２回路の出力ノイズパターンを記憶する工程は、前記同期検出工程の結果に基づいて行うことを特徴とする信号処理方法。
【０１０４】
（付記１８）
付記１２〜１７のいずれか１項に記載の信号処理方法において、さらに、
前記第２回路の出力ノイズパターンを記憶する工程は、前記第２回路の入力に所定電位が印加された状態で当該第２回路の前記出力ノイズパターンを記憶することを特徴とする信号処理方法。
【０１０５】
（付記１９）
付記１２〜１８のいずれか１項に記載の信号処理方法において、
前記第２回路の出力ノイズパターンを記憶する工程は、前記同期検出工程の結果による第１同期を検出した後、少なくとも次の第２同期を検出するまでの期間の前記第２回路の前記出力ノイズパターンを記憶することを特徴とする信号処理方法。
【０１０６】
（付記２０）
付記１２〜１９のいずれか１項に記載の信号処理方法において、
前記第２回路の出力ノイズパターンを記憶する工程は、前記同期検出工程において同期を検出する前記各クロックの立ち上がりエッジが、前記第２回路における所定のノイズ有感時間幅において同時に立ち上がる時に、同期検出信号をアクティブにすることを特徴とする信号処理方法。
【図面の簡単な説明】
【０１０７】
【図１】従来の電気回路の一例を示すブロック図である。
【図２】図１の電気回路におけるデコーダおよび位相制御回路を概略的に示す回路図である。
【図３】従来の電気回路の他の例を示すブロック図である。
【図４】第１実施例の電気回路を示すブロック図である。
【図５】図４に示す電気回路の動作の一例を説明するためのタイミング図である。
【図６】図４に示す電気回路の動作の一例におけるノイズ波形および校正データ取得タイミングの関係を説明するための図である。
【図７】図４に示す電気回路の動作の他の例を説明するためのタイミング図である。
【図８】図４に示す電気回路の動作の他の例におけるノイズ波形および校正データ取得タイミングの関係を説明するための図である。
【図９】図４に示す電気回路における同期検出回路の一例を示す回路図である。
【図１０】図４に示す電気回路における校正データ記憶回路の一例を示すブロック図である。
【図１１】図４に示す電気回路における修正回路の一例を示す回路図である。
【図１２Ａ】ノイズ有感時間幅の求め方を説明するための図（その１）である。
【図１２Ｂ】ノイズ有感時間幅の求め方を説明するための図（その２）である。
【図１２Ｃ】ノイズ有感時間幅の求め方を説明するための図（その３）である。
【図１３】第２実施例の電気回路を示すブロック図である。
【図１４】第３実施例の電気回路を示すブロック図である。
【図１５】第４実施例の電気回路を示すブロック図である。
【図１６】図１５に示す電気回路の動作の一例を説明するためのタイミング図である。
【図１７】校正データ記憶回路の他の例を示すブロック図である。
【符号の説明】
【０１０８】
５１，５１ａ〜５１ｈ    デジタル回路
５２    ＡＤＣ（アナログ／デジタルコンバータ）
６１    同期検出回路
６２    校正データ記憶回路
６３    修正回路
６４    固定電圧源
６５    動作切り替え回路
６６ｂ    分周器
６６ｃ    逓倍器
１１２    デジタル回路
１１４    アナログ回路
１１６    位相制御回路
１１８    デコータ
２０１    差動アンプ
２０２    ＡＤＣ
２０３    基準電源
２０４    ＤＡＣ（デジタル／アナログコンバータ）
２０５    Ｓ／Ｈ（サンプルホールド回路）
２０６    信号選択回路
６１０    第１同期検出ユニット
６２０    第２同期検出ユニット
６２１    同期式バイナリカウンタ
６２２    同期式メモリ回路（シンクロナスＲＡＭ）
６２３    同期式連想メモリ回路（シンクロナスＣＡＭ）
６２４    ノイズ検出回路
６３１    加算器
６３２    反転回路
【国際調査報告】
2010029644.tif 000022
2010029644.tif 000023
2010029644.tif 000024
2010029644.tif 000025