(57)【要約】回路面積の大面積化を抑制した半導体装置を提供する。複数のスキャンチェーン回路を有する制御回路と、制御回路に電気的に接続されたＤＡコンバータと、ＤＡコンバータに電気的に接続された複数の電位保持部とを有する半導体装置を提供する。複数の電位保持部はそれぞれ、酸化物半導体をチャネル形成領域に有するトランジスタと、トランジスタに電気的に接続された容量素子とを有する。複数のスキャンチェーン回路のいずれか一つに保持されたデジタルデータに従って、ＤＡコンバータから出力される出力電位が複数の電位保持部のいずれか一つに保持される。
2019003014.tif 000002
【特許請求の範囲】
【請求項１】
複数のスキャンチェーン回路を有する制御回路と、
前記制御回路に電気的に接続されたＤＡコンバータと、
前記ＤＡコンバータに電気的に接続された複数の電位保持部と、を有し、
前記複数の電位保持部はそれぞれ、酸化物半導体をチャネル形成領域に有するトランジスタと、前記トランジスタに電気的に接続された容量素子を有し、
前記複数のスキャンチェーン回路のいずれか一つに保持されたデジタルデータに従って、前記ＤＡコンバータから出力される出力電位が前記複数の電位保持部のいずれか一つに保持され、
前記ＤＡコンバータから出力される前記出力電位は、前記トランジスタのソース又はドレインの一方と前記容量素子の一方の電極が接続されたノードにおいて保持されることを特徴とする半導体装置。
【請求項２】
複数のスキャンチェーン回路を有する制御回路と、
前記制御回路に電気的に接続されたＤＡコンバータと、
前記ＤＡコンバータに電気的に接続された複数の電位保持部と、を有し、
前記複数の電位保持部はそれぞれ、酸化物半導体をチャネル形成領域に有するトランジスタと、前記トランジスタに電気的に接続された容量素子を有し、
前記複数のスキャンチェーン回路のいずれか一つに保持されたデジタルデータに従って、前記ＤＡコンバータから出力される出力電位が前記複数の電位保持部のいずれか一つに保持されることを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、
前記複数のスキャンチェーン回路はそれぞれフリップフロップ回路を有することを特徴とする半導体装置。
【請求項４】
請求項１または請求項２において、
前記トランジスタのソース又はドレインの一方は前記容量素子の一方の電極に電気的に接続され、
前記トランジスタのソース又はドレインの他方は前記ＤＡコンバータに電気的に接続されることを特徴とする半導体装置。
【請求項５】
請求項１または請求項２において、
前記トランジスタは、ゲート電極とバックゲート電極を有することを特徴とする半導体装置。
【請求項６】
請求項１または請求項２において、
前記複数の電位保持部のいずれか一つに電気的に接続され、抵抗素子を有するモニター回路を有し、
前記モニター回路は、前記抵抗素子に流れる電流量に関する情報を前記制御回路に供給することを特徴とする半導体装置。
【請求項７】
請求項１または請求項２の半導体装置を用いた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明の一態様は、半導体装置に関する。
【背景技術】
【０００２】  様々な構成の電源回路が提案されている。一例として、メモリと、デコーダ回路と、タイミング制御回路と、ＤＡＣ（Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）と、レギュレータ回路とを有する構成の電源回路が提案されている（特許文献１の図１１参照）。ＤＡコンバータは、メモリから出力される制御データに応じて複数種の電位を生成し、該複数種の電位は、スイッチを介して外部に出力される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−１１２６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】  複数種の電位を出力する電源回路は、色々な用途で使用されるが、例えば多値メモリのデータの読み出しに使用される。読み出しに用いる電位は、多値メモリに記憶されているビット数以上の複数種の電位を用いることが好ましく、例えば、２ビットのデータを記憶する多値メモリの読み出しには、４ビット（１６種）の電位を出力する電源回路を用いることが好ましい。また、４ビットのデータを記憶する多値メモリの読み出しには、１０ビット（１０２４種）の電位を出力する電源回路を用いることが好ましい。これは、電位幅が小刻みな複数種の電位を用いて、より正確にデータを読み出すためである。【０００５】  このような電源回路を用いることで、より正確にデータを読み出すことができる反面、複数種の電位を選択するための選択回路が含む素子の個数が多くなってしまい、電源回路における選択回路の回路面積が大面積化してしまう。【０００６】  上記課題を鑑み、本発明の一態様は、回路面積の大面積化を抑制した半導体装置を提供することを課題の一とする。
【課題を解決するための手段】
【０００７】  本発明の一態様は、複数のスキャンチェーン回路を有する制御回路と、制御回路に電気的に接続されたＤＡコンバータと、ＤＡコンバータに電気的に接続された複数の電位保持部とを有する。複数の電位保持部はそれぞれ、酸化物半導体をチャネル形成領域に有するトランジスタと、トランジスタに電気的に接続された容量素子とを有する。複数のスキャンチェーン回路のいずれか一つに保持されたデジタルデータに従って、ＤＡコンバータから出力される出力電位が複数の電位保持部のいずれか一つに保持される。【０００８】  本発明の一態様において、複数のスキャンチェーン回路はそれぞれフリップフロップ回路を有する構成が好ましい。また、本発明の一態様において、トランジスタのソース又はドレインの一方は容量素子の一方の電極に電気的に接続され、トランジスタのソース又はドレインの他方はＤＡコンバータに電気的に接続される構成が好ましい。【０００９】  本発明の一態様において、ＤＡコンバータから出力される出力電位は、トランジスタのソース又はドレインの一方と容量素子の一方の電極が接続されたノードにおいて保持される構成が好ましい。また、本発明の一態様において、トランジスタは、ゲート電極とバックゲート電極を有する構成が好ましい。【００１０】  本発明の一態様において、複数の電位保持部のいずれか一つに電気的に接続され、抵抗素子を有するモニター回路を有する構成が好ましい。モニター回路は、抵抗素子に流れる電流量に関する情報を制御回路に供給する構成が好ましい。
【発明の効果】
【００１１】  本発明の一態様により、回路面積の大面積化を抑制した半導体装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一態様の半導体装置の構成を説明する図。
【図２】本発明の一態様の半導体装置の構成を説明する図。
【図３】本発明の一態様の半導体装置の構成を説明する図。
【図４】本発明の一態様の半導体装置の構成を説明する図。
【図５】本発明の一態様の半導体装置の構成を説明する図。
【図６】本発明の一態様の半導体装置の構成を説明する図。
【図７】本発明の一態様の半導体装置の構成を説明する図。
【図８】本発明の一態様の半導体装置の構成を説明する図。
【図９】本発明の一態様の半導体装置の構成を説明する図。
【図１０】本発明の一態様の半導体装置の構成を説明する図。
【図１１】本発明の一態様の半導体装置の構成を説明する図。
【図１２】本発明の一態様の半導体装置の構成を説明する図。
【図１３】本発明の一態様の半導体装置の構成を説明する図。
【図１４】本発明の一態様の半導体装置の構成を説明する図。
【図１５】本発明の一態様の半導体装置の構成を説明する図。
【図１６】本発明の一態様の半導体装置の構成を説明する図。
【発明を実施するための形態】
【００１３】  以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明の一態様は、以下の実施の形態の記載内容に限定して解釈されるものではない。また、以下に示される複数の実施の形態は、適宜組み合わせることが可能である。
【００１４】  なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。
【００１５】  なお図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
【００１６】（実施の形態１）
本発明の一態様の半導体装置の構成について、図１乃至図５を用いて説明する。本形態では、配線Ｖ１乃至Ｖｎからｎ種類（ｎは２以上の整数）の電位を出力する電源回路１００について説明する。
【００１７】  なお本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。したがって本明細書等で説明する電源回路は、半導体装置である。
【００１８】＜電源回路１００＞
電源回路１００は、制御回路１０１と、ＤＡＣ１１０と、電位保持回路１２０と、バッファ１４０とを有する（図１参照）。制御回路１０１は、外部から供給されるデジタルデータ（Ｄａｔａ）を保持し、かつ、外部から供給される制御データ（ＳＥＬ）に基づき、保持しているデジタルデータ（ＤＳＥＬ）をＤＡＣ１１０に出力する。ＤＡＣ１１０は、入力されるデジタルデータ（ＤＳＥＬ）をアナログ変換し、変換したアナログデータ（ＶＳＥＬ、出力電位と表記することもある）を電位保持回路１２０に出力する。電位保持回路１２０は、制御データ（ＨＳＥＬ）に基づきアナログデータ（ＶＳＥＬ）を保持し、さらにバッファ１４０を介して、外部の回路にアナログデータ（ＶＳＥＬ）を出力する。
【００１９】  図１は、外部の回路として、多値メモリ３０１が適用された場合を示す。多値メモリ３０１は、データを保持するメモリセルを複数有するメモリセルアレイ３０３と、該メモリセルアレイ３０３を駆動する回路３０２を有する。電源回路１００が生成する各種電位は、メモリセルアレイ３０３と回路３０２の動作に用いられる。
【００２０】＜制御回路１０１＞
制御回路１０１は、複数のスキャンチェーン回路１０２＿１乃至１０２＿ｍ（ｍは２以上の整数）と、選択回路１０５を有する（図２（Ａ）参照）。
【００２１】  スキャンチェーン回路１０２＿１乃至１０２＿ｍは、外部から入力されるデジタルデータ（Ｄａｔａ［０］乃至［Ｎ］、Ｎは１以上の整数）を保持する回路であり、フリップフロップ回路等を有する。フリップフロップ回路の個数は特に限定されないが、１ビットにつき、１つのフリップフロップ回路を有することが好ましい。図２（Ａ）では、スキャンチェーン回路１０２＿１乃至１０２＿ｍはそれぞれ（Ｎ＋１）個のフリップフロップ回路１０８＿０乃至１０８＿Ｎを有する場合を示す。
【００２２】  なお、デジタルデータ（Ｄａｔａ［０］乃至［Ｎ］）は、パラメータに対応するデータと呼ぶこともある。
【００２３】  選択回路１０５は、スイッチ１０５＿１乃至１０５＿ｍを有する（図２（Ｂ）参照）。スイッチ１０５＿１乃至１０５＿ｍは、外部から入力される制御データ（ＳＥＬ）に従って、その導通状態と非導通状態が制御される回路であり、トランジスタ等を有する。なお、本形態では、選択回路１０５として、スイッチを用いる例を示すが、この例に限らず、デコーダ等を用いてもよい。
【００２４】＜ＤＡＣ１１０＞
ＤＡＣ１１０は、複数種の電位を生成する電位生成回路１１１と、選択回路１１２と、複数の配線Ｌ１乃至Ｌｐ（ｐは２以上の整数）とを有する（図３（Ａ）参照）。
【００２５】  電位生成回路１１１は、複数の抵抗素子１１３を有する（図３（Ｂ）参照）。複数の抵抗素子１１３は直列に接続され、一方の端は配線１１５ａに接続され、他方の端は配線１１５ｂに接続されている。配線１１５ａと配線１１５ｂの間には電位差が存在し、該電位差が複数の抵抗素子１１３により分圧される。分圧された複数種の電位が配線Ｌ１乃至Ｌｐに伝達される。
【００２６】  なお、本形態では、電位生成回路１１１として、抵抗ストリング型が適用された場合を示したが、この構成に限らず、抵抗ラダー型、容量アレイ型、重み抵抗型などを適用してもよい。各型に応じて、抵抗素子、容量素子及びオペアンプなどを有する。
【００２７】  選択回路１１２は、トーナメント方式で接続された複数のセレクタ１１４を有する（図３（Ｃ）参照）。外部から入力される制御データ（ＤＳＥＬ）に基づき、複数の配線Ｌ１乃至Ｌｐのいずれか１本の電位を、出力電位（ＶＳＥＬ）として電位保持回路１２０に出力する。
【００２８】  なお、図３（Ｃ）では、複数のセレクタ１１４が３段に分けて設けられている場合を示すが、本発明の一態様はこの構成に限定されない。また、選択回路１１２として、セレクタ１１４を用いる例を示すが、この例に限らず、デコーダ等を用いてもよい。
【００２９】＜電位保持回路１２０＞
電位保持回路１２０は、複数の電位保持部１１６＿１乃至１１６＿ｎを有する（図４参照）。電位保持部１１６＿１乃至１１６＿ｎはそれぞれ、アナログ電位を保持する機能を有し、トランジスタ１２１と容量素子１３１とを有する。トランジスタ１２１のソース又はドレインの一方はＤＡＣ１１０に接続される。トランジスタ１２１のソース又はドレインの他方は、容量素子１３１の一方の電極に接続される。容量素子１３１の他方の電極は一定の電位に保たれた配線に接続される。トランジスタ１２１のソース又はドレインの他方と、容量素子１３１の接続点を、ノード２０９と呼ぶ。
【００３０】  トランジスタ１２１のゲートには制御データ（ＨＳＥＬ）が入力され、その導通状態と非導通状態が制御される。なお、トランジスタ１２１は、そのチャネル形成領域に酸化物半導体を用いることが好ましい。酸化物半導体を用いたトランジスタはそのオフ電流が極めて低い。そのため、ノード２０９に出力電位（ＶＳＥＬ）を保持した後、トランジスタ１２１をオフにし続けることで、ノード２０９の電位を長期間保持することができる。酸化物半導体は、Ｉｎ、Ｇａ及びＺｎの少なくとも一つを有する。
【００３１】  なお、図４では、トランジスタ１２１として、シングルゲートのトランジスタを用いた例を示したが、この例に限らず、バックゲート電極付きのトランジスタ１２２を用いてもよい（図５（Ａ）参照）。トランジスタ１２２のバックゲート電極には、制御データ（ＨＳＥＬ２）が供給され、トランジスタ１２２自体のしきい値電圧が制御される。また、バックゲート電極とフロントゲート電極が互いに接続されたトランジスタ１２３を用いてもよい（図５（Ｂ）参照）。
【００３２】  なお、図５では１行目の電位保持部１１６＿１のみを図示するが、２行目からｎ行目までの電位保持部１１６＿２乃至１１６＿ｎに対しても、バックゲート電極付のトランジスタ１２２、１２３を適用することができる。複数の電位保持部１１６＿１乃至１１６＿ｎが有するトランジスタは全て同じ構造である必要はなく、シングルゲートのトランジスタ１２１、バックゲート電極付のトランジスタ１２２，１２３を自由に組み合わせて用いることができる。
【００３３】＜バッファ１４０＞
バッファ１４０は、複数のアンプ１４１を有する（図４参照）。複数のアンプ１４１はそれぞれ配線Ｖ１乃至Ｖｎに接続されている。なお、バッファ１４０は必須の構成ではなく、不要な場合は設けなくてもよい。
【００３４】  以上説明したように本発明の一態様では、電源回路として機能する半導体装置の機能として、選択回路が含む素子の個数を多くすることなく複数種の電位を選択させることができる。そのため、半導体装置における選択回路の回路面積を小面積化することができる。
【００３５】（実施の形態２）
本形態では、電位保持部１１６＿１乃至１１６＿ｎの接続先のバリエーションについて、図６、７、１６を用いて説明する。図６，７では、１列目の電位保持部１１６＿１のみを図示し、図１６では、１列目と２列目の電位保持部１１６＿１と１１６＿２を図示するが、他の列の電位保持部に対しても、図６、７、１６に示す構成を適用することができる。
【００３６】  電位保持部１１６＿１のノード２０９は、オペアンプ１５１に接続されていてもよい（図６（Ａ）参照）。オペアンプ１５１は、複数の端子を有するが、好ましくは、バイアス電位用の端子に接続されることが好ましい。バイアス電位用の端子は、通常定常電流を消費しないため、電位保持部１１６＿１のノード２０９を直接接続することができる。
【００３７】  また、電位保持部１１６＿１のノード２０９は、ソースフォロワ回路１５２に接続されていてもよい（図６（Ｂ）（Ｃ）参照）。ソースフォロワ回路１５２はＮチャネル型トランジスタ１５３とＮチャネル型トランジスタ１５４を有する。電位保持部１１６＿１のノード２０９は、Ｎチャネル型トランジスタ１５４のゲート（図６（Ｂ）参照）、またはＮチャネル型トランジスタ１５３のゲート（図６（Ｃ）参照）に接続される。図６（Ｂ）では、ノード２０９の電位は、ソースフォロワ回路１５２のバイアス電位として使用される。図６（Ｃ）では、ソースフォロワ回路１５２は、供給する電位の増幅器として機能する。このような構成により、定常電流を流すような供給先に端子１５５を接続することで、当該供給先に電位を供給することができる。
【００３８】  また、電位保持部１１６＿１のノード２０９は、コンパレータ１５６に接続されていてもよい（図７（Ａ）参照）。コンパレータ１５６は複数の端子を有するが、好ましくは基準電位用の端子に接続されることが好ましい。コンパレータ１５６がＣＭＯＳ回路で構成される場合、基準電位用の端子は、通常、定常電流を消費しないため、電位保持部１１６＿１のノード２０９を直接接続することができる。
【００３９】  また、電位保持部１１６＿１のノード２０９は、ボルテージフォロワ１５９に接続されていてもよい（図７（Ｂ）参照）。電位保持部１１６＿１のノード２０９は、ボルテージフォロワ１５９のバイアス電位用の端子に接続されている。このような構成により、定常電流を流すような供給先に端子１６０を接続することで、当該供給先に電位を供給することができる。
【００４０】  また、電位保持部１１６＿１のノード２０９は、アナログＡＩ回路に接続されていてもよい（図１６参照）。アナログＡＩ回路はトランジスタ４０１乃至４０６と、容量素子４０７とを有し、タウセルと呼ばれ、神経の機能の一部を模した回路である。電位保持部１１６＿１のノード２０９の電位は、ボルテージフォロワ４０８を介してトランジスタ４０３のソース又はドレインの一方に与えられ、電位保持部１１６＿２のノード２０９の電位は、ボルテージフォロワ４０９を介してトランジスタ４０６のソース又はドレインの一方に与えられる。
【００４１】  本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【００４２】（実施の形態３）
本実施の形態では、２ビットのデータを記憶する多値メモリの読み出しに用いられる、４ビット（１６種）の電位を出力する電源回路を例に挙げて、その動作について説明する。
【００４３】  最初に、本形態の説明に用いる電源回路１００について、図８を用いて説明する。制御回路１０１は、４個のスキャンチェーン回路１０２＿１乃至１０２＿４と、４個のスイッチ１０５＿１乃至１０５＿４を有する（図８（Ａ）参照）。ＤＡＣ１１０は、１６種類の電位を生成する電位生成回路１１１と、選択回路１１２と、配線Ｌ１乃至Ｌ１６とを有する（図８（Ａ）参照）。電位保持回路１２０は、４つの電位保持部１１６＿１乃至１１６＿４を有する（図８（Ｂ）参照）。
【００４４】  次に、スキャンチェーン回路１０２＿１乃至１０２＿４に保持されるデータと、ＤＡＣ１１０の出力電位の関係について、表１を用いて説明する。表１には、スキャンチェーン回路１０２＿１乃至１０２＿４に保持されうる１６種類のデジタルデータと、ＤＡＣ１１０から出力される電位Ｖａ１乃至Ｖａ１６とを示す。１６種類の電位Ｖａ１乃至Ｖａ１６は、１６種類のデジタルデータに対応しており、かつ配線Ｌ１乃至Ｌ１６の電位に対応する。
【００４５】
【表１】
2019003014.tif 000003
【００４６】＜初期化動作＞
初期化動作について、図９のフローチャートを用いて説明する。ステップＳ１１では、スキャンチェーン回路１０２＿１乃至１０２＿４のそれぞれにデジタルデータの書き込みが行われる。本形態では、表１に示す通りに、スキャンチェーン回路１０２＿１乃至１０２＿４のそれぞれに、「００００」、「０１００」、「１０００」、「１１００」のデジタルデータの書き込みが行われる。
【００４７】  ステップＳ１２では、スキャンチェーン回路１０２＿１乃至１０２＿４のいずれかからデジタルデータが読み出される。本形態では、スイッチ１０５＿１が導通状態となり、スキャンチェーン回路１０２＿１から「００００」のデジタルデータが読み出されるとする。
【００４８】  ステップＳ１３では、ＤＡＣ１１０において、デジタルデータに基づき、出力電位が決定される。本形態では、スキャンチェーン回路１０２＿１から出力された「００００」のデジタルデータに基づき、配線Ｌ１の電位Ｖａ１がＤＡＣ１１０の出力電位となる。
【００４９】  ステップＳ１４では、電位保持部１１６＿１乃至１１６＿４のいずれか一つにおいて、ＤＡＣ１１０の出力電位が保持される。本形態では、電位保持部１１６＿１のトランジスタ１２１が導通状態となり、ＤＡＣ１１０の出力電位である電位Ｖａ１が電位保持部１１６＿１のノード２０９に保持される。
【００５０】  ステップＳ１５では、多値メモリの読み出しに必要な電位を揃えたかどうかが判断される。揃えられている場合は動作を終了し、揃えられていない場合はステップＳ１２に移行する。本形態では、電位保持部１１６＿２乃至１１６＿４に対する電位の設定が終了していないため、ステップＳ１２に移行し、スキャンチェーン回路１０２＿２のデータ読み出し（ステップＳ１２、「０１００」）、ＤＡＣ１１０の出力電位の決定（ステップＳ１３、Ｖａ５）、電位保持部１１６＿２における電位の保持（ステップＳ１４、Ｖａ５）が行われる。次いで、ステップＳ１５を経て、再度ステップＳ１２に移行し、スキャンチェーン回路１０２＿３のデータ読み出し（ステップＳ１２、「１０００」）、ＤＡＣ１１０の出力電位の決定（ステップＳ１３、Ｖａ９）、電位保持部１１６＿３における電位の保持（ステップＳ１４、Ｖａ９）が行われる。続いて、ステップＳ１５を経て、再度ステップＳ１２に移行し、スキャンチェーン回路１０２＿４のデータ読み出し（ステップＳ１２、「１１００」）、ＤＡＣ１１０の出力電位の決定（ステップＳ１３、Ｖａ１３）、電位保持部１１６＿４における電位の保持（ステップＳ１４、Ｖａ１３）が行われる。その後、ステップＳ１５において、多値メモリの読み出しに必要な電位を揃えたと判断され、動作が終了する。
【００５１】  上記の動作を経て、電位保持部１１６＿１乃至１１６＿４には、４種類の電位Ｖａ１、Ｖａ５、Ｖａ９、Ｖａ１３がそれぞれ保持され、これらの４種類の電位を用いて２ビットのデータを記憶する多値メモリの読み出しが行われる。
【００５２】＜書き換え動作＞
電位保持部が保持する電位の書き換え動作について、図１０のフローチャート、図１１のタイミングチャートを用いて説明する。ステップＳ２０では、多値メモリの読み出しが正常にできていないと判断された状態であるとする。“ステップＳ２０とステップＳ２１の間”では、スキャンチェーン回路１０２＿１乃至１０２＿４のそれぞれにデジタルデータの書き込みが行われる。本形態では、表１に示す通りに、スキャンチェーン回路１０２＿１乃至１０２＿４のそれぞれに、「００１０」、「０１１０」、「１０１０」、「１１１０」のデジタルデータの書き込みが行われる。
【００５３】  ステップＳ２１（図１０）と期間Ｔ１（図１１）では、書き換えが必要な電位保持部のノードの電位をリセットする。本形態では、全ての電位保持部１１６＿１乃至１１６＿４のトランジスタ１２１にＨレベルの信号が供給され、トランジスタ１２１がオンになり、ノード２０９の電位がリセットされる。続いて、スキャンチェーン回路１０２＿１乃至１０２＿４のそれぞれにデジタルデータの書き込みが行われる。本形態では、表１に示す通りに、スキャンチェーン回路１０２＿１乃至１０２＿４のそれぞれに、「００１０」、「０１１０」「１０１０」「１１１０」のデジタルデータの書き込みが行われる。
【００５４】  ステップＳ２２（図１０）と期間Ｔ２（図１１）では、スキャンチェーン回路１０２＿１乃至１０２＿４のいずれかからデジタルデータが読み出される。本形態では、スイッチ１０５＿１が導通状態となり、スキャンチェーン回路１０２＿１から「００１０」のデジタルデータが読み出される。
【００５５】  ステップＳ２３（図１０）と期間Ｔ２（図１１）では、ＤＡＣ１１０において、デジタルデータに基づき、出力電位が決定される。本形態では、スキャンチェーン回路１０２＿１から出力された「００１０」のデジタルデータに基づき、配線Ｌ３の電位Ｖａ３がＤＡＣ１１０の出力電位となる。
【００５６】  ステップＳ２４（図１０）と期間Ｔ３（図１１）では、電位保持部１１６＿１乃至１１６＿４のいずれか一つにおいて、出力電位が保持される。ここでは、電位保持部１１６＿１のトランジスタ１２１が導通状態となり、ＤＡＣ１１０の出力電位である電位Ｖａ３が電位保持部１１６＿１のノード２０９に保持される。
【００５７】  ステップＳ２５（図１０）において、多値メモリの読み出しに必要な電位を揃えたかどうかを判断する。揃えられている場合はステップＳ２６に移行し、揃えられていない場合はステップＳ２２に移行する。
【００５８】  本形態では、電位保持部１１６＿２乃至１１６＿４に対する電位の書き換えが終了していないため、ステップＳ２２に移行し、スイッチ１０５＿２が導通状態となり、スキャンチェーン回路１０２＿２のデータ読み出し（ステップＳ２２（図１０）、期間Ｔ４（図１１）、「０１１０」）、ＤＡＣ１１０の出力電位の決定（ステップＳ２３（図１０）、期間Ｔ４（図１１）、Ｖａ７）、電位保持部１１６＿２における電位の保持（ステップＳ２４（図１０）、期間Ｔ５（図１１）、Ｖａ７）が行われる。次いで、ステップＳ２５を経て、再度ステップＳ２２に移行し、スイッチ１０５＿３が導通状態となり、スキャンチェーン回路１０２＿３のデータ読み出し（ステップＳ２２（図１０）、期間Ｔ６（図１１）、「１０１０」）、ＤＡＣ１１０の出力電位の決定（Ｓ２３（図１０）、Ｖａ１１）、電位保持部１１６＿３における電位の保持（ステップＳ２４（図１０）、期間Ｔ７（図１１）、Ｖａ１１）が行われる。次いで、ステップＳ２５を経て、再度ステップＳ２２に移行し、スイッチ１０５＿４が導通状態となり、スキャンチェーン回路１０２＿４のデータ読み出し（ステップＳ２２（図１０）、期間Ｔ８（図１１）、「１１１０」）、ＤＡＣ１１０の出力電位の決定（ステップＳ２３（図１０）、期間Ｔ９（図１１）、Ｖａ１５）、電位保持部１１６＿４における電位保持（ステップＳ２４（図１０）、期間Ｔ９（図１１）、Ｖａ１５）が行われる。その後、ステップＳ２５において、多値メモリの読み出しに必要な電位を揃えたと判断される。
【００５９】  ステップＳ２６において、多値メモリを正常に読み出せるかどうかを判断する。正常に読み出せる場合は動作を終了し、正常に読み出せない場合はステップＳ２１に移行する。本形態では、電位保持部１１６＿１乃至１１６＿４には、４種類の電位Ｖａ３、Ｖａ７、Ｖａ１１、Ｖａ１５がそれぞれ保持され、これらの４種類の電位を用いて２ビットのデータを記憶する多値メモリの読み出しが正常に行われたとする。そのため、動作は終了する。
【００６０】  本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【００６１】（実施の形態４）
本実施の形態では、電位保持部にモニター回路が接続された場合について、図１２を用いて説明する。図１２では、１列目の電位保持部１１６＿１のみを図示するが、２行目からｎ行目までの電位保持部１１６＿２乃至１１６＿ｎに対しても、モニター回路を接続することができる。
【００６２】  モニター回路３１０は、抵抗素子３１１と、負荷３１２と、ボルテージフォロワ３１３と、ＡＤＣ（Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）３１４とを有する。抵抗素子３１１は微小な抵抗値を有する素子である。
【００６３】  電位保持部１１６＿１のノード２０９は、ボルテージフォロワ１５９を介して抵抗素子３１１に接続されている。抵抗素子３１１は、負荷３１２に接続されている。抵抗素子３１１の両端の電位差は、ボルテージフォロワ３１３により増幅され、増幅されたデータは、ＡＤＣ３１４に供給される。ＡＤＣ３１４では、ボルテージフォロワ３１３の出力データをデジタルデータに変換し、該デジタルデータを制御回路１０１に供給する。制御回路１０１に供給されるデータは、抵抗素子３１１に流れる電流量の情報を有する。制御回路１０１は、ＡＤＣ３１４から供給されるデジタルデータに従い、必要と判断した場合は、電位保持部１１６＿１のノード２０９の電位をリセットする。必要と判断した場合とは、抵抗素子３１１に流れる電流量が基準より超える場合に相当する。
【００６４】  モニター回路を設けることにより、電位保持部の損傷や破壊を防止することができる。
【００６５】  本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【００６６】（実施の形態５）
＜多値メモリの構成例＞
多値メモリの構成例について、図１３を用いて説明する。
【００６７】  図１３（Ａ）は、多値メモリの構成例を説明するためのブロック図である。図１３（Ａ）に示すブロック図では、メモリセルアレイ９０、ワード線駆動回路９１、およびビット線駆動回路９２を図示している。
【００６８】  メモリセルアレイ９０は、ｍ行ｎ列（ｍ、ｎは自然数）のマトリクス状に設けられたメモリセルＭＣを有する。メモリセルＭＣは、ワード線ＷＬ＿１乃至ＷＬ＿ｍおよびビット線ＢＬ＿１乃至ＢＬ＿ｎに接続される。メモリセルＭＣは、ビット線およびワード線の他、電流を流すためのソース線、トランジスタのバックゲートに電圧を印加するための配線、または容量素子の一方の電極を固定電位にするための容量線等に接続されていてもよい。
【００６９】  ワード線駆動回路９１は、各行におけるメモリセルＭＣを選択するための信号を出力する回路である。ワード線ＷＬ＿１乃至ＷＬ＿ｍは、書き込み用と読み出し用とに別々のワード線とがあってもよい。
【００７０】  ビット線駆動回路９２は、各列におけるメモリセルＭＣへのデータの書き込み、またはメモリセルＭＣからのデータの読み出しを行うための回路である。ビット線ＢＬ＿１乃至ＢＬ＿ｎは、書き込み用と読み出し用とに別々のビット線とがあってもよい。
【００７１】  図１３（Ｂ）乃至（Ｆ）には、図１３（Ａ）で説明したメモリセルＭＣが取り得る回路構成の一例を示す。
【００７２】  図１３（Ｂ）に示すメモリセルＭＣ＿Ａは、トランジスタＯＳ１および容量素子９３を有する。トランジスタＯＳ１は、ＯＳトランジスタである。ＯＳトランジスタは、極めてオフ電流の低い特性を有する。そのため、トランジスタＯＳ１を非導通状態にすることで、電荷保持ノードＳＮにデータに応じた電荷を保持することができる。そのため、電荷保持ノードＳＮに保持したデータのリフレッシュレートを小さくすることができる。
【００７３】  図１３（Ｃ）に示すメモリセルＭＣ＿Ｂは、トランジスタＯＳ２および容量素子９３を有する。トランジスタＯＳ２は、ＯＳトランジスタである。図１３（Ｂ）のトランジスタＯＳ１との違いは、ゲートとバックゲートとを電気的に接続し、双方よりワード線ＷＬの電圧を印加する点にある。このような構成とすることで、トランジスタＯＳ２を導通状態とした際にソースとドレインとの間を流れる電流量を増加させることができる。
【００７４】  図１３（Ｄ）に示すメモリセルＭＣ＿Ｃは、トランジスタＯＳ３および容量素子９３を有する。トランジスタＯＳ３は、ＯＳトランジスタである。図１３（Ｂ）のトランジスタＯＳ１との違いは、バックゲートとバックゲート線ＢＧＬとを電気的に接続し、バックゲートにゲートとは異なる電圧を印加する点にある。このような構成とすることで、トランジスタＯＳ３の閾値電圧を制御してソースとドレインとの間を流れる電流量を制御することができる。
【００７５】  図１３（Ｅ）に示すメモリセルＭＣ＿Ｄは、トランジスタＯＳ１、トランジスタＭ１および容量素子９３を有する。トランジスタＯＳ１のソースまたはドレインの一方は書き込みビット線ＷＢＬに接続される。トランジスタＯＳ１のソースまたはドレインの他方はトランジスタＭ１のゲート、および容量素子９３の一方の電極に接続される。トランジスタＯＳ１のゲートは書き込みワード線ＷＷＬに接続される。容量素子９３の他方の電極は、読み出しワード線ＲＷＬに接続される。トランジスタＭ１のソース又はドレインの一方は読み出しビット線ＲＢＬに接続される。トランジスタＭ１のソース又はドレインの他方はソース線ＳＬに接続される。トランジスタＭ１は、ｐチャネルトランジスタを図示したが、ｎチャネル型トランジスタでもよい。トランジスタＯＳ１を非導通状態にすることで、電荷保持ノードＳＮにデータに応じた電荷を保持することができる。トランジスタＭ１は、チャネル形成領域にシリコンを有するトランジスタ（Ｓｉトランジスタ）である。なおトランジスタＯＳ１は、上述したトランジスタＯＳ２、ＯＳ３と同様の構成とすることができる。
【００７６】  図１３（Ｆ）に示すメモリセルＭＣ＿Ｅは、トランジスタＯＳ１、トランジスタＭ１、トランジスタＭ２および容量素子９３を有する。トランジスタＯＳ１のソースまたはドレインの一方は書き込みビット線ＷＢＬに接続される。トランジスタＯＳ１のソースまたはドレインの他方はトランジスタＭ１のゲート、および容量素子９３の一方の電極に接続される。トランジスタＯＳ１のゲートは書き込みワード線ＷＷＬに接続される。容量素子９３の他方の電極は、容量線ＣＬに接続される。トランジスタＭ１のソース又はドレインの一方はトランジスタＭ２のソースまたはドレインの一方に接続される。トランジスタＭ１のソース又はドレインの他方はソース線ＳＬに接続される。トランジスタＭ２のゲートは読み出しワード線ＲＷＬに接続される。トランジスタＭ２のソース又はドレインの他方は読み出しビット線ＲＢＬに接続される。トランジスタＭ２は、ｐチャネルトランジスタを図示したが、ｎチャネル型トランジスタでもよい。トランジスタＯＳ１を非導通状態にすることで、電荷保持ノードＳＮにデータに応じた電荷を保持することができる。トランジスタＭ２は、Ｓｉトランジスタである。なおトランジスタＯＳ１は、上述したトランジスタＯＳ２、ＯＳ３と同様の構成とすることができる。
【００７７】＜電子部品の作製方法例＞
図１４（Ａ）は、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
【００７８】  トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。後工程については、図１４（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳＴ７１）した後、基板の裏面を研削する。この段階で基板を薄膜化して、前工程での基板の反り等を低減し、部品の小型化を図る。次に、基板を複数のチップに分離するダイシング工程を行う（ステップＳＴ７２）。
【００７９】  図１４（Ｂ）は、ダイシング工程が行われる前の半導体ウエハ７１００の上面図である。図１４（Ｃ）は、図１４（Ｂ）の部分拡大図である。半導体ウエハ７１００には、複数の回路領域７１０２が設けられている。回路領域７１０２には、本発明の一態様に係る半導体装置が設けられている。
【００８０】  複数の回路領域７１０２は、それぞれが分離領域７１０４に囲まれている。分離領域７１０４と重なる位置に分離線（「ダイシングライン」ともいう。）７１０６が設定される。ダイシング工程ＳＴ７２では、分離線７１０６に沿って半導体ウエハ７１００を切断することで、回路領域７１０２を含むチップ７１１０を半導体ウエハ７１００から切り出す。図１４（Ｄ）にチップ７１１０の拡大図を示す。
【００８１】  分離領域７１０４に導電層や半導体層を設けてもよい。分離領域７１０４に導電層や半導体層を設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程に起因する歩留まりの低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に供給しながら行なう。分離領域７１０４に導電層や半導体層を設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。
【００８２】  ステップＳＴ７２を行った後、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳＴ７３）。ダイボンディング工程におけるチップとリードフレームとの接着方法は製品に適した方法を選択すればよい。例えば、接着は樹脂やテープによって行えばよい。ダイボンディング工程は、インターポーザ上にチップを搭載し接合してもよい。ワイヤーボンディング工程で、リードフレームのリードとチップ上の電極とを金属の細線（ワイヤー）で電気的に接続する（ステップＳＴ７４）。金属の細線には、銀線や金線を用いることができる。ワイヤーボンディングは、ボールボンディングとウェッジボンディングの何れでもよい。
【００８３】  ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳＴ７５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。リードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳＴ７６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。パッケージの表面に印字処理（マーキング）を施す（ステップＳＴ７７）。検査工程（ステップＳＴ７８）を経て、電子部品が完成する（ステップＳＴ７９）。上掲した実施の形態の半導体装置を組み込むことで、低消費電力で、小型な電子部品を提供することができる。
【００８４】  完成した電子部品の斜視模式図を図１４（Ｅ）に示す。図１４（Ｅ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）の斜視模式図を示している。図１１（Ｅ）に示すように、電子部品７０００は、リード７００１及びチップ７１１０を有する。
【００８５】  電子部品７０００は、例えばプリント基板７００２に実装される。このような電子部品７０００が複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで電子機器に搭載することができる。完成した回路基板７００４は、電子機器等の内部に設けられる。電子部品７０００を搭載することで、電子機器の消費電力を削減することができる。または、電子機器を小型化することが容易になる。
【００８６】  電子部品７０００は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡等、幅広い分野の電子機器の電子部品（ＩＣチップ）に適用することが可能である。このような電子機器としては、カメラ（ビデオカメラ、デジタルスチルカメラ等）、表示装置、パーソナルコンピュータ（ＰＣ）、携帯電話、携帯型を含むゲーム機、携帯型情報端末（スマートフォン、タブレット型情報端末など）、電子書籍端末、ウエアラブル型情報端末（時計型、ヘッドマウント型、ゴーグル型、眼鏡型、腕章型、ブレスレット型、ネックレス型等）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、家庭用電化製品などが挙げられる。
【００８７】＜電子機器＞
次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明する。
【００８８】  図１５（Ａ）は、携帯型の情報端末であり、筐体８０１、筐体８０２、第１の表示部８０３ａ、第２の表示部８０３ｂなどによって構成されている。筐体８０１と筐体８０２の少なくとも一部には、先の実施の形態に示す半導体装置が設けられている。そのため、低消費電力化が図られた携帯型の情報端末が実現される。
【００８９】  なお、第１の表示部８０３ａはタッチ入力機能を有するパネルとなっており、例えば図１５（Ａ）の左図のように、第１の表示部８０３ａに表示される選択ボタン８０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図１５（Ａ）の右図のように第１の表示部８０３ａにはキーボード８０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。
【００９０】  また、図１５（Ａ）に示す携帯型の情報端末は、図１５（Ａ）の右図のように、第１の表示部８０３ａ及び第２の表示部８０３ｂのうち、一方を取り外すことができる。第２の表示部８０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体８０２を持ち、他方の手で操作することができるため便利である。
【００９１】  図１５（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
【００９２】  また、図１５（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【００９３】  更に、図１５（Ａ）に示す筐体８０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
【００９４】  図１５（Ｂ）は、電子ペーパーを実装した電子書籍端末８１０であり、筐体８１１と筐体８１２の２つの筐体で構成されている。筐体８１１及び筐体８１２には、それぞれ表示部８１３及び表示部８１４が設けられている。筐体８１１と筐体８１２は、軸部８１５により接続されており、該軸部８１５を軸として開閉動作を行うことができる。また、筐体８１１は、電源８１６、操作キー８１７、スピーカー８１８などを備えている。筐体８１１、筐体８１２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、低消費電力化が図られた電子書籍端末が実現される。
【００９５】  図１５（Ｃ）は、テレビジョン装置であり、筐体８２１、表示部８２２、スタンド８２３などで構成されている。テレビジョン装置８２０の操作は、筐体８２１が備えるスイッチや、リモコン操作機８２４により行うことができる。筐体８２１及びリモコン操作機８２４には、先の実施の形態に示す半導体装置が設けられている。そのため、低消費電力化が図られたテレビジョン装置が実現される。
【００９６】  図１５（Ｄ）は、スマートフォンであり、本体８３０には、表示部８３１と、スピーカー８３２と、マイク８３３と、操作ボタン８３４等が設けられている。本体８３０内には、先の実施の形態に示す半導体装置が設けられている。そのため誤動作が少なく、低消費電力化が図られたスマートフォンが実現される。
【００９７】  図１５（Ｅ）は、デジタルカメラであり、本体８４１、表示部８４２、操作スイッチ８４３などによって構成されている。本体８４１内には、先の実施の形態に示す半導体装置が設けられている。そのため、低消費電力化が図られたデジタルカメラが実現される。
【００９８】  以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が設けられている。このため、低消費電力化が図られた電子機器が実現される。
【００９９】  本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【符号の説明】
【０１００】１００：電源回路、１０１：制御回路、１０２＿ｍ：スキャンチェーン回路、１０２＿１：スキャンチェーン回路、１０２＿２：スキャンチェーン回路、１０２＿３：スキャンチェーン回路、１０２＿４：スキャンチェーン回路、１０５：選択回路、１０５＿ｍ：スイッチ、１０５＿１：スイッチ、１０５＿２：スイッチ、１０５＿３：スイッチ、１０５＿４：スイッチ、１０８＿Ｎ：フリップフロップ回路、１０８＿０：フリップフロップ回路、１１０：ＤＡＣ、１１１：電位生成回路、１１２：選択回路、１１３：抵抗素子、１１４：セレクタ、１１５ａ：配線、１１５ｂ：配線、１１６＿ｎ：電位保持部、１１６＿１：電位保持部、１１６＿２：電位保持部、１１６＿３：電位保持部、１１６＿４：電位保持部、１２０：電位保持回路、１２１：トランジスタ、１２２：トランジスタ、１２３：トランジスタ、１３１：容量素子、１４０：バッファ、１４１：アンプ、１５１：オペアンプ、１５２：ソースフォロワ回路、１５３：Ｎチャネル型トランジスタ、１５４：Ｎチャネル型トランジスタ、１５５：端子、１５６：コンパレータ、１５９：ボルテージフォロワ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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2019003014.tif 000021
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