(57)【要約】新規な構成の携帯情報端末、および問題解決システムを提供すること。携帯情報端末は、入力演算部と、信号送受信部と、出力演算部と、を有する。入力演算部は、入力情報をもとに第１のデータを生成する第１のニューラルネットワーク回路を有する。第１のニューラルネットワーク回路は、複数の入力情報を学習データとして学習する機能を有する。信号送受信部は、第１のデータをデータサーバーに送信する機能と、データサーバーから第１のデータに応じた情報データを受信する機能と、を有する。出力演算部は、情報データを学習データとして学習する第２のニューラルネットワーク回路を有する。第２のニューラルネットワーク回路は、学習に応じた出力情報を生成する機能を有する。
2019003046.tif 000002
【特許請求の範囲】
【請求項１】
入力演算部と、信号送受信部と、出力演算部と、を有し、
前記入力演算部は、入力情報をもとに第１のデータを生成する第１のニューラルネットワーク回路を有し、
前記第１のニューラルネットワーク回路は、複数の入力情報を学習データとして学習する機能を有し、
前記信号送受信部は、前記第１のデータをデータサーバーに送信する機能と、前記データサーバーから前記第１のデータに応じた情報データを受信する機能と、を有し、
前記出力演算部は、前記情報データを学習データとして学習する第２のニューラルネットワーク回路を有し、
前記第２のニューラルネットワーク回路は、前記学習に応じた出力情報を生成する機能を有することを特徴とする携帯情報端末。
【請求項２】
請求項１において、
入力演算部は、判定回路を有し、
前記判定回路は、判定データを記憶する機能を有し、
前記入力演算部は、前記第１のデータと前記判定データとを比較し、当該比較の結果に応じて前記信号送受信部の機能を停止させる機能を有することを特徴とする携帯情報端末。
【請求項３】
請求項１または２において、
前記第１のニューラルネットワーク回路および前記第２のニューラルネットワーク回路は、積和演算回路を有することを特徴とする携帯情報端末。
【請求項４】
請求項１または２において、
前記積和演算回路は、メモリ素子を有し、
前記メモリ素子は、トランジスタを有し、
前記トランジスタは、チャネル形成領域を有する半導体層に酸化物半導体を有することを特徴とする携帯情報端末。
【請求項５】
入力演算部と、信号送受信部と、出力演算部と、を有する携帯情報端末と、
情報データを記憶するデータサーバーと、を有し、
前記入力演算部は、入力情報をもとに第１のデータを生成する第１のニューラルネットワーク回路を有し、
前記第１のニューラルネットワーク回路は、複数の入力情報を学習データとして学習する機能を有し、
前記信号送受信部は、前記第１のデータをデータサーバーに送信する機能と、前記データサーバーから前記第１のデータに応じた情報データを受信する機能と、を有し、
前記出力演算部は、前記情報データを学習データとして学習する第２のニューラルネットワーク回路を有し、
前記第２のニューラルネットワーク回路は、前記学習に応じた出力情報を生成する機能を有することを特徴とする問題解決システム。
【請求項６】
請求項５において、
入力演算部は、判定回路を有し、
前記判定回路は、判定データを記憶する機能を有し、
前記入力演算部は、前記第１のデータと前記判定データとを比較し、当該比較の結果に応じて前記信号送受信部の機能を停止させる機能を有することを特徴とする問題解決システム。
【請求項７】
請求項５または６において、
前記第１のニューラルネットワーク回路および前記第２のニューラルネットワーク回路は、積和演算回路を有することを特徴とする問題解決システム。
【請求項８】
請求項５または６において、
前記積和演算回路は、メモリ素子を有し、
前記メモリ素子は、トランジスタを有し、
前記トランジスタは、チャネル形成領域を有する半導体層に酸化物半導体を有することを特徴とする問題解決システム。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明の一態様は、携帯情報端末および問題解決システムに関する。
【背景技術】
【０００２】  世界で生み出されるデータ量は日々増加している。当該データが格納されるデータサーバーを利用した情報検索サービスが普及している。このような情報検索サービスは、携帯情報端末を利用したデータ通信などにより屋外でも利用可能である。例えば特許文献１では、携帯情報端末とデータサーバーとの間のデータ通信を利用した情報検索システムについて開示している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２０１１／０９６９４５号
【発明の概要】
【発明が解決しようとする課題】
【０００４】  携帯情報端末などで得られる問題の入力に対応する解答は、一義的、つまりそれ以外に意味や解釈が考えられないことが多い。問題に対する解答が一義的に得られるシステムはユーザにとって利便性が高いものの、未知の問題に対する解答を検討する場合などに対応できず、汎用性が乏しくなるといった虞がある。あるいは、誤った解答であることが後からわかった場合に解答を導出するに至る道筋などを辿って解答を修正することが難しいといった虞がある。【０００５】  本発明の一態様は、新規な携帯情報端末および問題解決システムを提供することを課題の一とする。または本発明の一態様は、問題に対して汎用性の高い解答を得ることのできる、新規な携帯情報端末および問題解決システムを提供することを課題の一とする。または本発明の一態様は、問題に対して得られた解答を導出した過程を辿って解答を修正することができる、新規な携帯情報端末および問題解決システムを提供することを課題の一とする。
【課題を解決するための手段】
【０００６】  本発明の一態様は、入力演算部と、信号送受信部と、出力演算部と、を有し、入力演算部は、入力情報をもとに第１のデータを生成する第１のニューラルネットワーク回路を有し、第１のニューラルネットワーク回路は、複数の入力情報を学習データとして学習する機能を有し、信号送受信部は、第１のデータをデータサーバーに送信する機能と、データサーバーから第１のデータに応じた情報データを受信する機能と、を有し、出力演算部は、情報データを学習データとして学習する第２のニューラルネットワーク回路を有し、第２のニューラルネットワーク回路は、学習に応じた出力情報を生成する機能を有する携帯情報端末である。【０００７】  本発明の一態様において、入力演算部は、判定回路を有し、判定回路は、判定データを記憶する機能を有し、入力演算部は、第１のデータと判定データとを比較し、当該比較の結果に応じて信号送受信部の機能を停止させる機能を有する携帯情報端末が好ましい。【０００８】  本発明の一態様において、第１のニューラルネットワーク回路および第２のニューラルネットワーク回路が、積和演算回路を有する携帯情報端末が好ましい。【０００９】  本発明の一態様において、積和演算回路は、メモリ素子を有し、メモリ素子は、トランジスタを有し、トランジスタは、チャネル形成領域を有する半導体層に酸化物半導体を有する携帯情報端末が好ましい。【００１０】  本発明の一態様は、入力演算部と、信号送受信部と、出力演算部と、を有する携帯情報端末と、情報データを記憶するデータサーバーと、を有し、入力演算部は、入力情報をもとに第１のデータを生成する第１のニューラルネットワーク回路を有し、第１のニューラルネットワーク回路は、複数の入力情報を学習データとして学習する機能を有し、信号送受信部は、第１のデータをデータサーバーに送信する機能と、データサーバーから第１のデータに応じた情報データを受信する機能と、を有し、出力演算部は、情報データを学習データとして学習する第２のニューラルネットワーク回路を有し、第２のニューラルネットワーク回路は、学習に応じた出力情報を生成する機能を有する問題解決システムが好ましい。【００１１】  本発明の一態様において、入力演算部は、判定回路を有し、判定回路は、判定データを記憶する機能を有し、入力演算部は、第１のデータと判定データとを比較し、当該比較の結果に応じて信号送受信部の機能を停止させる機能を有する問題解決システムが好ましい。【００１２】  本発明の一態様において、第１のニューラルネットワーク回路および第２のニューラルネットワーク回路が、積和演算回路を有する問題解決システムが好ましい。【００１３】  本発明の一態様において、積和演算回路は、メモリ素子を有し、メモリ素子は、トランジスタを有し、トランジスタは、チャネル形成領域を有する半導体層に酸化物半導体を有する問題解決システムが好ましい。【００１４】  なおその他の本発明の一態様については、以下で述べる「発明を実施するための形態」、および「図面」に記載されている。
【発明の効果】
【００１５】  本発明の一態様は、新規な携帯情報端末および問題解決システムを提供することができる。または本発明の一態様は、問題に対して汎用性の高い解答を得ることのできる、新規な携帯情報端末および問題解決システムを提供することができる。または本発明の一態様は、問題に対して得られた解答を導出した過程を辿って解答を修正することができる、新規な携帯情報端末および問題解決システムを提供することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一態様の構成を説明するための図。
【図２】本発明の一態様の構成を説明するための図。
【図３】本発明の一態様の構成を説明するための図。
【図４】本発明の一態様の構成を説明するための図。
【図５】本発明の一態様の構成を説明するための図。
【図６】本発明の一態様の構成を説明するための図。
【図７】本発明の一態様の構成を説明するための図。
【図８】本発明の一態様の構成を説明するための図。
【図９】本発明の一態様の構成を説明するための図。
【図１０】本発明の一態様の構成を説明するための図。
【図１１】ニューラルネットワークの構成例を示す図。
【図１２】半導体装置の構成例を示す図。
【図１３】メモリセルの構成例を示す図。
【図１４】オフセット回路の構成例を示す図。
【図１５】タイミングチャート。
【図１６】携帯情報端末の一例を示す図。
【発明を実施するための形態】
【００１７】  以下、本発明の一態様について図面を参照しながら説明する。但し、本発明の一態様は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の記載内容に限定して解釈されるものではない。
【００１８】（実施の形態１）
＜構成例＞
図１は、携帯情報端末を用いる問題解決システムの構成例を説明するための概念図である。
【００１９】  図１に示す問題解決システム１０は、携帯情報端末２０およびデータサーバー３０に大別することができる。携帯情報端末２０は、主な構成として、入力部２１、入力演算部２２、信号送受信部２３、出力演算部２４、および出力部２５を有する。入力演算部２２は、ニューラルネットワーク回路２６（第１のニューラルネットワーク回路、図中ＮＮ１）を有する。出力演算部２４は、ニューラルネットワーク回路２７（第２のニューラルネットワーク回路、図中ＮＮ２）を有する。
【００２０】  図１では、入力部２１、入力演算部２２、信号送受信部２３、データサーバー３０、出力演算部２４、出力部２５の順に伝達される信号を矢印で図示している。なお本明細書において信号は、データあるいは情報と適宜読み替えることができる。
【００２１】  入力部２１は、ユーザが情報を入力するための機能を有する。入力部２１の具体例としては、タッチパネル、マイクあるいはカメラ等を挙げることができる。
【００２２】  入力情報Ｄｉｎは、入力部２１から入力演算部２２に出力されるデータである。入力情報Ｄｉｎは、ユーザによって入力される情報である。例えば、入力部２１がタッチパネルの場合は、タッチパネルの操作による文字入力で得られる情報である。あるいは、入力部２１がマイクの場合は、ユーザによる音声入力で得られる情報である。あるいは、入力部２１がカメラの場合は、撮像データを画像処理することで得られる情報である。
【００２３】  入力演算部２２は、入力情報ＤｉｎをもとにデータＤ１を生成するためのニューラルネットワーク回路２６を有する。入力情報Ｄｉｎは、ニューラルネットワーク回路２６で学習させるためのデータである。また入力情報Ｄｉｎは、ニューラルネットワーク回路２６で推論させるためのデータであり、推論によってニューラルネットワーク回路２６は入力情報Ｄｉｎに応じたデータＤ１を出力することができる。
【００２４】  なおニューラルネットワーク回路２６の学習は、別途学習用のニューラルネットワーク回路を用意し、そこで得られた重み係数を与えて行うことも可能である。この場合、学習用のニューラルネットワーク回路にデータサーバーに保存されたデータに上位概念あるいは下位概念の情報をラベルとして付与した教師データを生成し、学習用のニューラルネットワーク回路内の重み係数を更新することで、学習済の重み係数を生成しておくことができる。なお後述するニューラルネットワーク回路２７の学習についても同様に行うことができる。
【００２５】  データＤ１は、入力演算部２２から信号送受信部２３、および信号送受信部２３からデータサーバー３０に出力されるデータである。データＤ１は、ニューラルネットワーク回路２６の推論によって得られる情報である。従って、ユーザが認識している概念そのもの、推論によって得られる上位概念あるいは下位概念の情報、あるいはユーザが認識していなかった概念を含む場合がある。つまりデータＤ１は、もとの入力情報Ｄｉｎのみならず、入力情報Ｄｉｎに関連する複数の情報を含むデータに変換されることになる。
【００２６】  信号送受信部２３は、データＤ１をデータサーバー３０に送信する機能、および複数の情報データＤｉｎｆｏをデータサーバー３０から受信する機能を有する。信号送受信部２３は、信号送受信のためのアンテナ、符号化および復号化のための回路、およびインターフェース回路等で構成することができる。
【００２７】  データサーバー３０は、データＤ１をもとに情報データＤｉｎｆｏを生成するためのデータベースを有する。データサーバー３０は、クラウドという場合がある。データサーバー３０が有するデータは、ネットワークを介してアクセス可能なデータサーバーに保存されたデータである。あるいは、データサーバー３０が有するデータは、世界中で生み出されて日々蓄積されるデータ、所謂ビッグデータと言い換えることもできる。データサーバー３０は、データＤ１に関する情報およびデータＤ１に関連する複数の情報を収集し、複数の情報データＤｉｎｆｏとして信号送受信部２３に送信する。
【００２８】  情報データＤｉｎｆｏは、データサーバー３０から信号送受信部２３、および信号送受信部２３から出力演算部２４に出力されるデータである。
【００２９】  出力演算部２４は、情報データＤｉｎｆｏをもとに出力情報Ｄｏｕｔを生成するためのニューラルネットワーク回路２７を有する。情報データＤｉｎｆｏは、ニューラルネットワーク回路２７で学習させるためのデータである。また情報データＤｉｎｆｏは、ニューラルネットワーク回路２７で推論させるためのデータであり、推論によってニューラルネットワーク回路２７は情報データＤｉｎｆｏに応じた出力情報Ｄｏｕｔを出力することができる。なお情報データＤｉｎｆｏと併せてデータＤ１をニューラルネットワーク回路２７に入力して学習または推論させる構成としてもよい。
【００３０】  出力情報Ｄｏｕｔは、出力演算部２４から出力部２５に出力されるデータである。出力情報Ｄｏｕｔは、ニューラルネットワーク回路２７の推論によって得られる情報である。従って、ユーザが認識している概念そのもの、推論によって得られる上位概念あるいは下位概念の情報、あるいはユーザが認識していなかった概念を含む場合がある。つまり出力情報Ｄｏｕｔは、ひとつの情報に限らず、ユーザが認識している概念そのもの、推論によって得られる上位概念あるいは下位概念の情報、あるいはユーザが認識していなかった概念等、複数の情報に関連するデータとなる。
【００３１】  また、問題解決システム１０の構成は、図１の構成に限らず、図２の構成としてもよい。図２は、ニューラルネットワーク回路２６で学習または推論させるためのデータとして入力情報Ｄｉｎの他、出力情報Ｄｏｕｔを用い、且つニューラルネットワーク回路２７で学習または推論させるためのデータとして情報データＤｉｎｆｏの他、入力情報Ｄｉｎを用いる構成について図示している。
【００３２】  図２の構成とすることで、入力（問い）に対する結論がでたとき、すなわち出力情報Ｄｏｕｔが出力されたとき、出力情報Ｄｏｕｔを用いて、入力情報Ｄｉｎが入力されるニューラルネットワーク回路２６の学習または推論を行うことができる。そのため、結論に至ったデータを用いて、結論に至る途中にあるニューラルネットワーク回路２６の重み係数を更新することができる。
【００３３】  また図２では、入力情報Ｄｉｎを用いて、解答を得るためのニューラルネットワーク回路２７で学習または推論を行う構成についても図示している。
【００３４】  なおニューラルネットワーク回路２６およびニューラルネットワーク回路２７は、積和演算処理を実行可能な積和演算回路を有する。積和演算回路は、重みデータを記憶するための記憶回路を有する。記憶回路を構成する記憶素子は、トランジスタおよび容量素子を有し、当該トランジスタは、チャネル形成領域を有する半導体層に酸化物半導体（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を有するトランジスタ（以下、ＯＳトランジスタ）であることが好ましい。ＯＳトランジスタは、オフ状態時に流れるリーク電流が極めて小さい。そのためＯＳトランジスタをオフ状態にすることで電荷を保持できる特性を利用して、データの記憶をすることができる。ニューラルネットワーク回路の構成については、実施の形態２で詳述する。
【００３５】  図１に示す問題解決システム１０では、ユーザが質問あるいは判断（質問データ）を入力部２１に入力し、出力部２５より質問あるいは判断の回答あるいは決定（回答データ）を得る場合に、より適切な回答あるいは決定を得ることができる。
【００３６】  例えば、ユーザが質問データを携帯情報端末に入力してデータサーバーより回答データを得る構成では、回答データは一義的に決まってしまう場合がある（図３（Ａ））。このような場合、ユーザは、得られた回答データをそのまま利用してしまうことになり、善悪の判断や、より適切な回答データを探索する機会を失ってしまう虞がある。
【００３７】  一方、本発明の一態様の問題解決システム１０では、ユーザが質問データを携帯情報端末２０に入力してデータサーバー３０より回答データを得る場合、一旦ニューラルネットワーク回路２６で質問データをもとに推論によって関連情報を生成し、当該関連情報をもとにデータサーバー３０で複数の情報データを収集する構成とすることができる。そして、ニューラルネットワーク回路２７で収集した複数の情報データをもとに推論を行い、回答データを生成するといったステップを経る構成とすることができる（図３（Ｂ））。そのためユーザは、得られた回答データをそのまま利用することの他、ユーザの判断と当該回答データとを組み合わせることでさらに適切な回答データを探索することが可能となる。あるいはユーザは、回答データを助言として、より適切な回答データを探索することが可能となる。
【００３８】  図３（Ｂ）の問題解決システムの模式図は、図４に示すフローチャートで説明することができる。
【００３９】  ステップＳ０１では、質問データ（Ｄｉｎ）の入力によるニューラルネットワーク回路２６（ＮＮ１）の学習または推論を行う。当該ステップにより質問データをもとに関連情報の出力が可能になる。
【００４０】  ステップＳ０２では、ニューラルネットワーク回路２６（ＮＮ１）の推論を行い、関連情報（Ｄ１）を生成する。当該ステップによりユーザが認識している概念そのもの、推論によって得られる上位概念あるいは下位概念の情報、あるいはユーザが認識していなかった概念を含む情報を関連情報（Ｄ１）とすることができる。
【００４１】  ステップＳ０３では、関連情報（Ｄ１）に応じた情報（Ｄｉｎｆｏ）をデータサーバー３０で収集し、収集によって得られた複数の情報を用いてニューラルネットワーク回路２７（ＮＮ２）の学習または推論を行う。当該ステップによりユーザが認識している概念そのもの、推論によって得られる上位概念あるいは下位概念の情報、あるいはユーザが認識していなかった概念を含む情報をもとにニューラルネットワーク回路２７に学習または推論を行わせることができる。
【００４２】  ステップＳ０４では、ニューラルネットワーク回路２７（ＮＮ２）による推論を行い、回答データ（Ｄｏｕｔ）を生成する。当該ステップによりユーザが認識している概念そのもの、推論によって得られる上位概念あるいは下位概念の情報、あるいはユーザが認識していなかった概念を含む情報を回答データとして得ることができる。
【００４３】  また図１に図示する問題解決システム１０のより詳細な動作例について、図５に示すフローチャート、および図６および図７に示すフローチャートの各ステップに対応する模式図を用いて説明する。
【００４４】  ステップＳ１１（図５、図６（Ａ））では、入力情報Ｄｉｎの取得を行う。
【００４５】  次いでステップＳ１２（図５、図６（Ｂ））では、ニューラルネットワーク回路２６（ＮＮ１）の学習を行う。
【００４６】  次いでステップＳ１３（図５、図６（Ｂ））では、ニューラルネットワーク回路２６（ＮＮ１）による推論を行い、データＤ１を生成する。
【００４７】  次いでステップＳ１４（図５、図７（Ａ））では、データＤ１に対応する情報データＤｉｎｆｏの取得を行う。
【００４８】  次いでステップＳ１５（図５、図７（Ａ））では、ニューラルネットワーク回路２７（ＮＮ２）の学習を行う。
【００４９】  次いでステップＳ１６（図５、図７（Ｂ））では、ニューラルネットワーク回路２７（ＮＮ２）による推論を行い、出力情報Ｄｏｕｔを生成する。
【００５０】  上述したように本発明の一態様の問題解決システム１０では、ニューラルネットワーク回路２６で入力情報ＤｉｎをもとにデータＤ１を生成し、当該データＤ１をもとにデータサーバー３０で複数の情報データＤｉｎｆｏを取得する構成とすることができる。そして、取得した複数の情報データＤｉｎｆｏをもとにニューラルネットワーク回路２７で学習または推論を行い、出力情報Ｄｏｕｔを生成するといったステップを経る構成とすることができる。そのためユーザは、ユーザの判断と出力情報Ｄｏｕｔとを組み合わせることでさらに適切な回答を探索する、あるいはさらに適切な判断を行うことが可能となる。
【００５１】＜変形例＞
図８では、変形例として、図１とは異なる問題解決システムのブロック図を図示している。図８に示す問題解決システム１０Ａが図１に示す問題解決システム１０と異なる点は、入力演算部２２において、判定回路２８を有する点である。
【００５２】  判定回路２８は、外部からの入力により判定データＤｊｕｄｇｅを記憶する機能を有する。また判定回路２８は、記憶した判定データＤｊｕｄｇｅと入力演算部２２から入力されるデータＤ１とを比較し、それらが一致するか否かに応じて信号ＳＥＮの論理を切り替える。信号ＳＥＮは、論理の切り替えによって信号送受信部２３の機能を停止させるか否かを切り替えるための信号である。なおデータの一致については、概略一致あるいは概念の一致等を含むものとする。
【００５３】  また図８に図示する問題解決システム１０Ａのより詳細な動作例について、図９に示すフローチャート、および図１０に示すフローチャートの各ステップに対応する模式図を用いて説明する。なお図９および図１０の説明では、先に説明した図５乃至図７での問題解決システム１０の説明と重複する説明は省略し、変更点についてのみ説明する。
【００５４】  ステップＳ１７（図９、図１０（Ａ））では、データＤ１と判定データＤｊｕｄｇｅとが一致するか否かの判定を行う。一致しない場合は、ステップＳ１４に進む。一致する場合は、ステップＳ１８に進む。当該ステップにより信号ＳＥＮの論理の切り替え、すなわち信号送受信部２３の機能を停止させるか否かの判断を行う。
【００５５】  次いでステップＳ１８（図９、図１０（Ｂ））では、信号ＳＥＮの論理の切り替えを行う。当該ステップにより信号送受信部２３の機能を停止させることができる。
【００５６】  上述したように本発明の一態様の問題解決システム１０Ａでは、ニューラルネットワーク回路２６による推論で不適切なデータＤ１を生成することを抑制することができる。判定データＤｊｕｄｇｅはユーザによって設定可能なため、ニューラルネットワーク回路２６による推論によって誤った出力情報Ｄｏｕｔ（例えば、法律を犯すような不適切な情報）が得られてしまうことを未然に防ぐことが可能となる。
【００５７】（実施の形態２）
本実施の形態では、上記の実施の形態で説明したニューラルネットワーク回路（以下半導体装置という）に用いることが可能な半導体装置の構成例について説明する。
【００５８】  なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置を指す。つまり半導体特性を利用したトランジスタを有するニューラルネットワーク回路は、半導体装置である。
【００５９】  図１１（Ａ）に示すように、ニューラルネットワークＮＮは入力層ＩＬ、出力層ＯＬ、中間層（隠れ層）ＨＬによって構成することができる。入力層ＩＬ、出力層ＯＬ、中間層ＨＬはそれぞれ、１又は複数のニューロン（ユニット）を有する。なお、中間層ＨＬは１層であってもよいし２層以上であってもよい。２層以上の中間層ＨＬを有するニューラルネットワークはＤＮＮ（ディープニューラルネットワーク）と呼ぶこともでき、ディープニューラルネットワークを用いた学習は深層学習と呼ぶこともできる。
【００６０】  入力層ＩＬの各ニューロンには入力データが入力され、中間層ＨＬの各ニューロンには前層又は後層のニューロンの出力信号が入力され、出力層ＯＬの各ニューロンには前層のニューロンの出力信号が入力される。なお、各ニューロンは、前後の層の全てのニューロンと結合されていてもよいし（全結合）、一部のニューロンと結合されていてもよい。
【００６１】  図１１（Ｂ）に、ニューロンによる演算の例を示す。ここでは、ニューロンＮと、ニューロンＮに信号を出力する前層の２つのニューロンを示している。ニューロンＮには、前層のニューロンの出力ｘ１と、前層のニューロンの出力ｘ２が入力される。そして、ニューロンＮにおいて、出力ｘ１と重みｗ１の乗算結果（ｘ１ｗ１）と出力ｘ２と重みｗ２の乗算結果（ｘ２ｗ２）の総和ｘ１ｗ１＋ｘ２ｗ２が計算された後、必要に応じてバイアスｂが加算され、値ａ＝ｘ１ｗ１＋ｘ２ｗ２＋ｂが得られる。そして、値ａは活性化関数ｈによって変換され、ニューロンＮから出力信号ｙ＝ｈ（ａ）が出力される。
【００６２】  このように、ニューロンによる演算には、前層のニューロンの出力と重みの積を足し合わせる演算、すなわち積和演算が含まれる（上記のｘ１ｗ１＋ｘ２ｗ２）。この積和演算は、プログラムを用いてソフトウェア上で行ってもよいし、ハードウェアによって行われてもよい。積和演算をハードウェアによって行う場合は、積和演算回路を用いることができる。この積和演算回路としては、デジタル回路を用いてもよいし、アナログ回路を用いてもよい。積和演算回路にアナログ回路を用いる場合、積和演算回路の回路規模の縮小、又は、メモリへのアクセス回数の減少による処理速度の向上及び消費電力の低減を図ることができる。
【００６３】  積和演算回路は、チャネル形成領域にシリコン（単結晶シリコンなど）を含むトランジスタ（以下、Ｓｉトランジスタともいう）によって構成してもよいし、ＯＳトランジスタによって構成してもよい。特に、ＯＳトランジスタはオフ電流が極めて小さいため、積和演算回路のメモリを構成するトランジスタとして好適である。なお、ＳｉトランジスタとＯＳトランジスタの両方を用いて積和演算回路を構成してもよい。以下、積和演算回路の機能を備えた半導体装置の構成例について説明する。
【００６４】＜半導体装置の構成例＞
図１２に、ニューラルネットワークの演算を行う機能を有する半導体装置ＭＡＣの構成例を示す。半導体装置ＭＡＣは、ニューロン間の結合強度（重み）に対応する第１のデータと、入力データに対応する第２のデータの積和演算を行う機能を有する。なお、第１のデータ及び第２のデータはそれぞれ、アナログデータ又は多値のデジタルデータ（離散的なデータ）とすることができる。また、半導体装置ＭＡＣは、積和演算によって得られたデータを活性化関数によって変換する機能を有する。
【００６５】  半導体装置ＭＡＣは、セルアレイＣＡ、電流源回路ＣＳ、カレントミラー回路ＣＭ、回路ＷＤＤ、回路ＷＬＤ、回路ＣＬＤ、オフセット回路ＯＦＳＴ、及び活性化関数回路ＡＣＴＶを有する。
【００６６】  セルアレイＣＡは、複数のメモリセルＭＣ及び複数のメモリセルＭＣｒｅｆを有する。図１２には、セルアレイＣＡがｍ行ｎ列（ｍ，ｎは１以上の整数）のメモリセルＭＣ（ＭＣ［１，１］乃至［ｍ，ｎ］）と、ｍ個のメモリセルＭＣｒｅｆ（ＭＣｒｅｆ［１］乃至［ｍ］）を有する構成例を示している。メモリセルＭＣは、第１のデータを格納する機能を有する。また、メモリセルＭＣｒｅｆは、積和演算に用いられる参照データを格納する機能を有する。なお、参照データはアナログデータ又は多値のデジタルデータとすることができる。
【００６７】  メモリセルＭＣ［ｉ，ｊ］（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、配線ＷＬ［ｉ］、配線ＲＷ［ｉ］、配線ＷＤ［ｊ］、及び配線ＢＬ［ｊ］と接続されている。また、メモリセルＭＣｒｅｆ［ｉ］は、配線ＷＬ［ｉ］、配線ＲＷ［ｉ］、配線ＷＤｒｅｆ、配線ＢＬｒｅｆと接続されている。ここで、メモリセルＭＣ［ｉ，ｊ］と配線ＢＬ［ｊ］間を流れる電流をＩＭＣ［ｉ，ｊ］と表記し、メモリセルＭＣｒｅｆ［ｉ］と配線ＢＬｒｅｆ間を流れる電流をＩＭＣｒｅｆ［ｉ］と表記する。
【００６８】  メモリセルＭＣ及びメモリセルＭＣｒｅｆの具体的な構成例を、図１３に示す。図１３には代表例としてメモリセルＭＣ［１，１］、［２，１］及びメモリセルＭＣｒｅｆ［１］、［２］を示しているが、他のメモリセルＭＣ及びメモリセルＭＣｒｅｆにも同様の構成を用いることができる。メモリセルＭＣ及びメモリセルＭＣｒｅｆはそれぞれ、トランジスタＴｒ１１、Ｔｒ１２、容量素子Ｃ１１を有する。ここでは、トランジスタＴｒ１１及びトランジスタＴｒ１２がｎチャネル型のトランジスタである場合について説明する。
【００６９】  メモリセルＭＣにおいて、トランジスタＴｒ１１のゲートは配線ＷＬと接続され、ソース又はドレインの一方はトランジスタＴｒ１２のゲート、及び容量素子Ｃ１１の第１の電極と接続され、ソース又はドレインの他方は配線ＷＤと接続されている。トランジスタＴｒ１２のソース又はドレインの一方は配線ＢＬと接続され、ソース又はドレインの他方は配線ＶＲと接続されている。容量素子Ｃ１１の第２の電極は、配線ＲＷと接続されている。配線ＶＲは、所定の電位を供給する機能を有する配線である。ここでは一例として、配線ＶＲから低電源電位（接地電位など）が供給される場合について説明する。
【００７０】  トランジスタＴｒ１１のソース又はドレインの一方、トランジスタＴｒ１２のゲート、及び容量素子Ｃ１１の第１の電極と接続されたノードを、ノードＮＭとする。また、メモリセルＭＣ［１，１］、［２，１］のノードＮＭを、それぞれノードＮＭ［１，１］、［２，１］と表記する。
【００７１】  メモリセルＭＣｒｅｆも、メモリセルＭＣと同様の構成を有する。ただし、メモリセルＭＣｒｅｆは配線ＷＤの代わりに配線ＷＤｒｅｆと接続され、配線ＢＬの代わりに配線ＢＬｒｅｆと接続されている。また、メモリセルＭＣｒｅｆ［１］、［２］において、トランジスタＴｒ１１のソース又はドレインの一方、トランジスタＴｒ１２のゲート、及び容量素子Ｃ１１の第１の電極と接続されたノードを、それぞれノードＮＭｒｅｆ［１］、［２］と表記する。
【００７２】  ノードＮＭとノードＮＭｒｅｆはそれぞれ、メモリセルＭＣとメモリセルＭＣｒｅｆの保持ノードとして機能する。ノードＮＭには第１のデータが保持され、ノードＮＭｒｅｆには参照データが保持される。また、配線ＢＬ［１］からメモリセルＭＣ［１，１］、［２，１］のトランジスタＴｒ１２には、それぞれ電流ＩＭＣ［１，１］、ＩＭＣ［２，１］が流れる。また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］、［２］のトランジスタＴｒ１２には、それぞれ電流ＩＭＣｒｅｆ［１］、ＩＭＣｒｅｆ［２］が流れる。
【００７３】  トランジスタＴｒ１１は、ノードＮＭ又はノードＮＭｒｅｆの電位を保持する機能を有するため、トランジスタＴｒ１１のオフ電流は小さいことが好ましい。そのため、トランジスタＴｒ１１としてオフ電流が極めて小さいＯＳトランジスタを用いることが好ましい。これにより、ノードＮＭ又はノードＮＭｒｅｆの電位の変動を抑えることができ、演算精度の向上を図ることができる。また、ノードＮＭ又はノードＮＭｒｅｆの電位をリフレッシュする動作の頻度を低く抑えることが可能となり、消費電力を削減することができる。
【００７４】  トランジスタＴｒ１２は特に限定されず、例えばＳｉトランジスタ又はＯＳトランジスタなどを用いることができる。トランジスタＴｒ１２にＯＳトランジスタを用いる場合、トランジスタＴｒ１１と同じ製造装置を用いて、トランジスタＴｒ１２を作製することが可能となり、製造コストを抑制することができる。なお、トランジスタＴｒ１２はｎチャネル型であってもｐチャネル型であってもよい。
【００７５】  電流源回路ＣＳは、配線ＢＬ［１］乃至［ｎ］及び配線ＢＬｒｅｆと接続されている。電流源回路ＣＳは、配線ＢＬ［１］乃至［ｎ］及び配線ＢＬｒｅｆに電流を供給する機能を有する。なお、配線ＢＬ［１］乃至［ｎ］に供給される電流値と配線ＢＬｒｅｆに供給される電流値は異なっていてもよい。ここでは、電流源回路ＣＳから配線ＢＬ［１］乃至［ｎ］に供給される電流をＩＣ、電流源回路ＣＳから配線ＢＬｒｅｆに供給される電流をＩＣｒｅｆと表記する。
【００７６】  カレントミラー回路ＣＭは、配線ＩＬ［１］乃至［ｎ］及び配線ＩＬｒｅｆを有する。配線ＩＬ［１］乃至［ｎ］はそれぞれ配線ＢＬ［１］乃至［ｎ］と接続され、配線ＩＬｒｅｆは、配線ＢＬｒｅｆと接続されている。ここでは、配線ＩＬ［１］乃至［ｎ］と配線ＢＬ［１］乃至［ｎ］の接続箇所をノードＮＰ［１］乃至［ｎ］と表記する。また、配線ＩＬｒｅｆと配線ＢＬｒｅｆの接続箇所をノードＮＰｒｅｆと表記する。
【００７７】  カレントミラー回路ＣＭは、ノードＮＰｒｅｆの電位に応じた電流ＩＣＭを配線ＩＬｒｅｆに流す機能と、この電流ＩＣＭを配線ＩＬ［１］乃至［ｎ］にも流す機能を有する。図１２には、配線ＢＬｒｅｆから配線ＩＬｒｅｆに電流ＩＣＭが排出され、配線ＢＬ［１］乃至［ｎ］から配線ＩＬ［１］乃至［ｎ］に電流ＩＣＭが排出される例を示している。また、カレントミラー回路ＣＭから配線ＢＬ［１］乃至［ｎ］を介してセルアレイＣＡに流れる電流を、ＩＢ［１］乃至［ｎ］と表記する。また、カレントミラー回路ＣＭから配線ＢＬｒｅｆを介してセルアレイＣＡに流れる電流を、ＩＢｒｅｆと表記する。
【００７８】  回路ＷＤＤは、配線ＷＤ［１］乃至［ｎ］及び配線ＷＤｒｅｆと接続されている。回路ＷＤＤは、メモリセルＭＣに格納される第１のデータに対応する電位を、配線ＷＤ［１］乃至［ｎ］に供給する機能を有する。また、回路ＷＤＤは、メモリセルＭＣｒｅｆに格納される参照データに対応する電位を、配線ＷＤｒｅｆに供給する機能を有する。回路ＷＬＤは、配線ＷＬ［１］乃至［ｍ］と接続されている。回路ＷＬＤは、データの書き込みを行うメモリセルＭＣ又はメモリセルＭＣｒｅｆを選択するための信号を、配線ＷＬ［１］乃至［ｍ］に供給する機能を有する。回路ＣＬＤは、配線ＲＷ［１］乃至［ｍ］と接続されている。回路ＣＬＤは、第２のデータに対応する電位を、配線ＲＷ［１］乃至［ｍ］に供給する機能を有する。
【００７９】  オフセット回路ＯＦＳＴは、配線ＢＬ［１］乃至［ｎ］及び配線ＯＬ［１］乃至［ｎ］と接続されている。オフセット回路ＯＦＳＴは、配線ＢＬ［１］乃至［ｎ］からオフセット回路ＯＦＳＴに流れる電流量、及び／又は、配線ＢＬ［１］乃至［ｎ］からオフセット回路ＯＦＳＴに流れる電流の変化量を検出する機能を有する。また、オフセット回路ＯＦＳＴは、検出結果を配線ＯＬ［１］乃至［ｎ］に出力する機能を有する。なお、オフセット回路ＯＦＳＴは、検出結果に対応する電流を配線ＯＬに出力してもよいし、検出結果に対応する電流を電圧に変換して配線ＯＬに出力してもよい。セルアレイＣＡとオフセット回路ＯＦＳＴの間を流れる電流を、Ｉα［１］乃至［ｎ］と表記する。
【００８０】  オフセット回路ＯＦＳＴの構成例を図１４に示す。図１４に示すオフセット回路ＯＦＳＴは、回路ＯＣ［１］乃至［ｎ］を有する。また、回路ＯＣ［１］乃至［ｎ］はそれぞれ、トランジスタＴｒ２１、トランジスタＴｒ２２、トランジスタＴｒ２３、容量素子Ｃ２１、及び抵抗素子Ｒ１を有する。各素子の接続関係は図１４に示す通りである。なお、容量素子Ｃ２１の第１の電極及び抵抗素子Ｒ１の第１の端子と接続されたノードを、ノードＮａとする。また、容量素子Ｃ２１の第２の電極、トランジスタＴｒ２１のソース又はドレインの一方、及びトランジスタＴｒ２２のゲートと接続されたノードを、ノードＮｂとする。
【００８１】  配線ＶｒｅｆＬは電位Ｖｒｅｆを供給する機能を有し、配線ＶａＬは電位Ｖａを供給する機能を有し、配線ＶｂＬは電位Ｖｂを供給する機能を有する。また、配線ＶＤＤＬは電位ＶＤＤを供給する機能を有し、配線ＶＳＳＬは電位ＶＳＳを供給する機能を有する。ここでは、電位ＶＤＤが高電源電位であり、電位ＶＳＳが低電源電位である場合について説明する。また、配線ＲＳＴは、トランジスタＴｒ２１の導通状態を制御するための電位を供給する機能を有する。トランジスタＴｒ２２、トランジスタＴｒ２３、配線ＶＤＤＬ、配線ＶＳＳＬ、及び配線ＶｂＬによって、ソースフォロワ回路が構成される。
【００８２】  次に、回路ＯＣ［１］乃至［ｎ］の動作例を説明する。なお、ここでは代表例として回路ＯＣ［１］の動作例を説明するが、回路ＯＣ［２］乃至［ｎ］も同様に動作させることができる。まず、配線ＢＬ［１］に第１の電流が流れると、ノードＮａの電位は、第１の電流と抵抗素子Ｒ１の抵抗値に応じた電位となる。このときトランジスタＴｒ２１はオン状態であり、ノードＮｂに電位Ｖａが供給される。その後、トランジスタＴｒ２１はオフ状態となる。
【００８３】  次に、配線ＢＬ［１］に第２の電流が流れると、ノードＮａの電位は、第２の電流と抵抗素子Ｒ１の抵抗値に応じた電位に変化する。このときトランジスタＴｒ２１はオフ状態であり、ノードＮｂはフローティング状態となっているため、ノードＮａの電位の変化に伴い、ノードＮｂの電位は容量結合により変化する。ここで、ノードＮａの電位の変化をΔＶＮａとし、容量結合係数を１とすると、ノードＮｂの電位はＶａ＋ΔＶＮａとなる。そして、トランジスタＴｒ２２のしきい値電圧をＶｔｈとすると、配線ＯＬ［１］から電位Ｖａ＋ΔＶＮａ−Ｖｔｈが出力される。ここで、Ｖａ＝Ｖｔｈとすることにより、配線ＯＬ［１］から電位ΔＶＮａを出力することができる。
【００８４】  電位ΔＶＮａは、第１の電流から第２の電流への変化量、抵抗素子Ｒ１、及び電位Ｖｒｅｆに応じて定まる。ここで、抵抗素子Ｒ１と電位Ｖｒｅｆは既知であるため、電位ΔＶＮａから配線ＢＬに流れる電流の変化量を求めることができる。
【００８５】  上記のようにオフセット回路ＯＦＳＴによって検出された電流量、及び／又は電流の変化量に対応する信号は、配線ＯＬ［１］乃至［ｎ］を介して活性化関数回路ＡＣＴＶに入力される。
【００８６】  活性化関数回路ＡＣＴＶは、配線ＯＬ［１］乃至［ｎ］、及び、配線ＮＩＬ［１］乃至［ｎ］と接続されている。活性化関数回路ＡＣＴＶは、オフセット回路ＯＦＳＴから入力された信号を、あらかじめ定義された活性化関数に従って変換するための演算を行う機能を有する。活性化関数としては、例えば、シグモイド関数、ｔａｎｈ関数、ｓｏｆｔｍａｘ関数、ＲｅＬＵ関数、しきい値関数などを用いることができる。活性化関数回路ＡＣＴＶによって変換された信号は、出力データとして配線ＮＩＬ［１］乃至［ｎ］に出力される。
【００８７】＜半導体装置の動作例＞
上記の半導体装置ＭＡＣを用いて、第１のデータと第２のデータの積和演算を行うことができる。以下、積和演算を行う際の半導体装置ＭＡＣの動作例を説明する。
【００８８】  図１５に半導体装置ＭＡＣの動作例のタイミングチャートを示す。図１５には、図１３における配線ＷＬ［１］、配線ＷＬ［２］、配線ＷＤ［１］、配線ＷＤｒｅｆ、ノードＮＭ［１，１］、ノードＮＭ［２，１］、ノードＮＭｒｅｆ［１］、ノードＮＭｒｅｆ［２］、配線ＲＷ［１］、及び配線ＲＷ［２］の電位の推移と、電流ＩＢ［１］−Ｉα［１］、及び電流ＩＢｒｅｆの値の推移を示している。電流ＩＢ［１］−Ｉα［１］は、配線ＢＬ［１］からメモリセルＭＣ［１，１］、［２，１］に流れる電流の総和に相当する。
【００８９】  なお、ここでは代表例として図１３に示すメモリセルＭＣ［１，１］、［２，１］及びメモリセルＭＣｒｅｆ［１］、［２］に着目して動作を説明するが、他のメモリセルＭＣ及びメモリセルＭＣｒｅｆも同様に動作させることができる。
【００９０】［第１のデータの格納］
まず、時刻Ｔ０１−Ｔ０２において、配線ＷＬ［１］の電位がハイレベルとなり、配線ＷＤ［１］の電位が接地電位（ＧＮＤ）よりもＶＰＲ−ＶＷ［１，１］大きい電位となり、配線ＷＤｒｅｆの電位が接地電位よりもＶＰＲ大きい電位となる。また、配線ＲＷ［１］、及び配線ＲＷ［２］の電位が基準電位（ＲＥＦＰ）となる。なお、電位ＶＷ［１，１］はメモリセルＭＣ［１，１］に格納される第１のデータに対応する電位である。また、電位ＶＰＲは参照データに対応する電位である。これにより、メモリセルＭＣ［１，１］及びメモリセルＭＣｒｅｆ［１］が有するトランジスタＴｒ１１がオン状態となり、ノードＮＭ［１，１］の電位がＶＰＲ−ＶＷ［１，１］、ノードＮＭｒｅｆ［１］の電位がＶＰＲとなる。
【００９１】  このとき、配線ＢＬ［１］からメモリセルＭＣ［１，１］のトランジスタＴｒ１２に流れる電流ＩＭＣ［１，１］，０は、次の式で表すことができる。ここで、ｋはトランジスタＴｒ１２のチャネル長、チャネル幅、移動度、及びゲート絶縁膜の容量などで決まる定数である。また、ＶｔｈはトランジスタＴｒ１２のしきい値電圧である。
【００９２】
2019003046.tif 000003
【００９３】  また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］のトランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［１］，０は、次の式で表すことができる。
【００９４】
2019003046.tif 000004
【００９５】  次に、時刻Ｔ０２−Ｔ０３において、配線ＷＬ［１］の電位がローレベルとなる。これにより、メモリセルＭＣ［１，１］及びメモリセルＭＣｒｅｆ［１］が有するトランジスタＴｒ１１がオフ状態となり、ノードＮＭ［１，１］及びノードＮＭｒｅｆ［１］の電位が保持される。
【００９６】  なお、前述の通り、トランジスタＴｒ１１としてＯＳトランジスタを用いることが好ましい。これにより、トランジスタＴｒ１１のリーク電流を抑えることができ、ノードＮＭ［１，１］及びノードＮＭｒｅｆ［１］の電位を正確に保持することができる。
【００９７】  次に、時刻Ｔ０３−Ｔ０４において、配線ＷＬ［２］の電位がハイレベルとなり、配線ＷＤ［１］の電位が接地電位よりもＶＰＲ−ＶＷ［２，１］大きい電位となり、配線ＷＤｒｅｆの電位が接地電位よりもＶＰＲ大きい電位となる。なお、電位ＶＷ［２，１］はメモリセルＭＣ［２，１］に格納される第１のデータに対応する電位である。これにより、メモリセルＭＣ［２，１］及びメモリセルＭＣｒｅｆ［２］が有するトランジスタＴｒ１１がオン状態となり、ノードＮＭ［２，１］の電位がＶＰＲ−ＶＷ［２，１］、ノードＮＭｒｅｆ［２］の電位がＶＰＲとなる。
【００９８】  このとき、配線ＢＬ［１］からメモリセルＭＣ［２，１］のトランジスタＴｒ１２に流れる電流ＩＭＣ［２，１］，０は、次の式で表すことができる。
【００９９】
2019003046.tif 000005
【０１００】  また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［２］のトランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［２］，０は、次の式で表すことができる。
【０１０１】
2019003046.tif 000006
【０１０２】  次に、時刻Ｔ０４−Ｔ０５において、配線ＷＬ［２］の電位がローレベルとなる。これにより、メモリセルＭＣ［２，１］及びメモリセルＭＣｒｅｆ［２］が有するトランジスタＴｒ１１がオフ状態となり、ノードＮＭ［２，１］及びノードＮＭｒｅｆ［２］の電位が保持される。
【０１０３】  以上の動作により、メモリセルＭＣ［１，１］、［２，１］に第１のデータが格納され、メモリセルＭＣｒｅｆ［１］、［２］に参照データが格納される。
【０１０４】  ここで、時刻Ｔ０４−Ｔ０５において、配線ＢＬ［１］及び配線ＢＬｒｅｆに流れる電流を考える。配線ＢＬｒｅｆには、電流源回路ＣＳから電流が供給される。また、配線ＢＬｒｅｆを流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、［２］へ排出される。電流源回路ＣＳから配線ＢＬｒｅｆに供給される電流をＩＣｒｅｆ、配線ＢＬｒｅｆからカレントミラー回路ＣＭへ排出される電流をＩＣＭ，０とすると、次の式が成り立つ。
【０１０５】
2019003046.tif 000007
【０１０６】  配線ＢＬ［１］には、電流源回路ＣＳからの電流が供給される。また、配線ＢＬ［１］を流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、［２，１］へ排出される。また、配線ＢＬ［１］からオフセット回路ＯＦＳＴに電流が流れる。電流源回路ＣＳから配線ＢＬ［１］に供給される電流をＩＣ，０、配線ＢＬ［１］からオフセット回路ＯＦＳＴに流れる電流をＩα，０とすると、次の式が成り立つ。
【０１０７】
2019003046.tif 000008
【０１０８】［第１のデータと第２のデータの積和演算］
次に、時刻Ｔ０５−Ｔ０６において、配線ＲＷ［１］の電位が基準電位よりもＶＸ［１］大きい電位となる。このとき、メモリセルＭＣ［１，１］、及びメモリセルＭＣｒｅｆ［１］のそれぞれの容量素子Ｃ１１には電位ＶＸ［１］が供給され、容量結合によりトランジスタＴｒ１２のゲートの電位が上昇する。なお、電位ＶＸ［１］はメモリセルＭＣ［１，１］及びメモリセルＭＣｒｅｆ［１］に供給される第２のデータに対応する電位である。
【０１０９】  トランジスタＴｒ１２のゲートの電位の変化量は、配線ＲＷの電位の変化量に、メモリセルの構成によって決まる容量結合係数を乗じた値となる。容量結合係数は、容量素子Ｃ１１の容量、トランジスタＴｒ１２のゲート容量、及び寄生容量などによって算出される。以下では便宜上、配線ＲＷの電位の変化量とトランジスタＴｒ１２のゲートの電位の変化量が同じ、すなわち容量結合係数が１であるとして説明する。実際には、容量結合係数を考慮して電位ＶＸを決定すればよい。
【０１１０】  メモリセルＭＣ［１］及びメモリセルＭＣｒｅｆ［１］の容量素子Ｃ１１に電位ＶＸ［１］が供給されると、ノードＮＭ［１］及びノードＮＭｒｅｆ［１］の電位がそれぞれＶＸ［１］上昇する。
【０１１１】  ここで、時刻Ｔ０５−Ｔ０６において、配線ＢＬ［１］からメモリセルＭＣ［１，１］のトランジスタＴｒ１２に流れる電流ＩＭＣ［１，１］，１は、次の式で表すことができる。
【０１１２】
2019003046.tif 000009
【０１１３】  すなわち、配線ＲＷ［１］に電位ＶＸ［１］を供給することにより、配線ＢＬ［１］からメモリセルＭＣ［１，１］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣ［１，１］＝ＩＭＣ［１，１］，１−ＩＭＣ［１，１］，０増加する。
【０１１４】  また、時刻Ｔ０５−Ｔ０６において、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］のトランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［１］，１は、次の式で表すことができる。
【０１１５】
2019003046.tif 000010
【０１１６】  すなわち、配線ＲＷ［１］に電位ＶＸ［１］を供給することにより、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣｒｅｆ［１］＝ＩＭＣｒｅｆ［１］，１−ＩＭＣｒｅｆ［１］，０増加する。
【０１１７】  また、配線ＢＬ［１］及び配線ＢＬｒｅｆに流れる電流について考える。配線ＢＬｒｅｆには、電流源回路ＣＳから電流ＩＣｒｅｆが供給される。また、配線ＢＬｒｅｆを流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、［２］へ排出される。配線ＢＬｒｅｆからカレントミラー回路ＣＭへ排出される電流をＩＣＭ，１とすると、次の式が成り立つ。
【０１１８】
2019003046.tif 000011
【０１１９】  配線ＢＬ［１］には、電流源回路ＣＳから電流ＩＣが供給される。また、配線ＢＬ［１］を流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、［２，１］へ排出される。さらに、配線ＢＬ［１］からオフセット回路ＯＦＳＴにも電流が流れる。配線ＢＬ［１］からオフセット回路ＯＦＳＴに流れる電流をＩα，１とすると、次の式が成り立つ。
【０１２０】
2019003046.tif 000012
【０１２１】  そして、式（Ｅ１）乃至式（Ｅ１０）から、電流Ｉα，０と電流Ｉα，１の差（差分電流ΔＩα）は次の式で表すことができる。
【０１２２】
2019003046.tif 000013
【０１２３】  このように、差分電流ΔＩαは、電位ＶＷ［１，１］とＶＸ［１］の積に応じた値となる。
【０１２４】  その後、時刻Ｔ０６−Ｔ０７において、配線ＲＷ［１］の電位は接地電位となり、ノードＮＭ［１，１］及びノードＮＭｒｅｆ［１］の電位は時刻Ｔ０４−Ｔ０５と同様になる。
【０１２５】  次に、時刻Ｔ０７−Ｔ０８において、配線ＲＷ［１］の電位が基準電位よりもＶＸ［１］大きい電位となり、配線ＲＷ［２］の電位が基準電位よりもＶＸ［２］大きい電位となる。これにより、メモリセルＭＣ［１，１］、及びメモリセルＭＣｒｅｆ［１］のそれぞれの容量素子Ｃ１１に電位ＶＸ［１］が供給され、容量結合によりノードＮＭ［１，１］及びノードＮＭｒｅｆ［１］の電位がそれぞれＶＸ［１］上昇する。また、メモリセルＭＣ［２，１］、及びメモリセルＭＣｒｅｆ［２］のそれぞれの容量素子Ｃ１１に電位ＶＸ［２］が供給され、容量結合によりノードＮＭ［２，１］及びノードＮＭｒｅｆ［２］の電位がそれぞれＶＸ［２］上昇する。
【０１２６】  ここで、時刻Ｔ０７−Ｔ０８において、配線ＢＬ［１］からメモリセルＭＣ［２，１］のトランジスタＴｒ１２に流れる電流ＩＭＣ［２，１］，１は、次の式で表すことができる。
【０１２７】
2019003046.tif 000014
【０１２８】  すなわち、配線ＲＷ［２］に電位ＶＸ［２］を供給することにより、配線ＢＬ［１］からメモリセルＭＣ［２，１］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣ［２，１］＝ＩＭＣ［２，１］，１−ＩＭＣ［２，１］，０増加する。
【０１２９】  また、時刻Ｔ０５−Ｔ０６において、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［２］のトランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［２］，１は、次の式で表すことができる。
【０１３０】
2019003046.tif 000015
【０１３１】  すなわち、配線ＲＷ［２］に電位ＶＸ［２］を供給することにより、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［２］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣｒｅｆ［２］＝ＩＭＣｒｅｆ［２］，１−ＩＭＣｒｅｆ［２］，０増加する。
【０１３２】  また、配線ＢＬ［１］及び配線ＢＬｒｅｆに流れる電流について考える。配線ＢＬｒｅｆには、電流源回路ＣＳから電流ＩＣｒｅｆが供給される。また、配線ＢＬｒｅｆを流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、［２］へ排出される。配線ＢＬｒｅｆからカレントミラー回路ＣＭへ排出される電流をＩＣＭ，２とすると、次の式が成り立つ。
【０１３３】
2019003046.tif 000016
【０１３４】  配線ＢＬ［１］には、電流源回路ＣＳから電流ＩＣが供給される。また、配線ＢＬ［１］を流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、［２，１］へ排出される。さらに、配線ＢＬ［１］からオフセット回路ＯＦＳＴにも電流が流れる。配線ＢＬ［１］からオフセット回路ＯＦＳＴに流れる電流をＩα，２とすると、次の式が成り立つ。
【０１３５】
2019003046.tif 000017
【０１３６】  そして、式（Ｅ１）乃至式（Ｅ８）、及び、式（Ｅ１２）乃至式（Ｅ１５）から、電流Ｉα，０と電流Ｉα，２の差（差分電流ΔＩα）は次の式で表すことができる。
【０１３７】
2019003046.tif 000018
【０１３８】  このように、差分電流ΔＩαは、電位ＶＷ［１，１］と電位ＶＸ［１］の積と、電位ＶＷ［２，１］と電位ＶＸ［２］の積と、を足し合わせた結果に応じた値となる。
【０１３９】  その後、時刻Ｔ０８−Ｔ０９において、配線ＲＷ［１］、［２］の電位は接地電位となり、ノードＮＭ［１，１］、［２，１］及びノードＮＭｒｅｆ［１］、［２］の電位は時刻Ｔ０４−Ｔ０５と同様になる。
【０１４０】  式（Ｅ９）及び式（Ｅ１６）に示されるように、オフセット回路ＯＦＳＴに入力される差分電流ΔＩαは、第１のデータ（重み）に対応する電位ＶＸと、第２のデータ（入力データ）に対応する電位ＶＷの積を足し合わせた結果に応じた値となる。すなわち、差分電流ΔＩαをオフセット回路ＯＦＳＴで計測することにより、第１のデータと第２のデータの積和演算の結果を得ることができる。
【０１４１】  なお、上記では特にメモリセルＭＣ［１，１］、［２，１］及びメモリセルＭＣｒｅｆ［１］、［２］に着目したが、メモリセルＭＣ及びメモリセルＭＣｒｅｆの数は任意に設定することができる。メモリセルＭＣ及びメモリセルＭＣｒｅｆの行数ｍを任意の数とした場合の差分電流ΔＩαは、次の式で表すことができる。
【０１４２】
2019003046.tif 000019
【０１４３】  また、メモリセルＭＣ及びメモリセルＭＣｒｅｆの列数ｎを増やすことにより、並列して実行される積和演算の数を増やすことができる。
【０１４４】  以上のように、半導体装置ＭＡＣを用いることにより、第１のデータと第２のデータの積和演算を行うことができる。なお、メモリセルＭＣ及びメモリセルＭＣｒｅｆとして図１３に示す構成を用いることにより、少ないトランジスタ数で積和演算回路を構成することができる。そのため、半導体装置ＭＡＣの回路規模の縮小を図ることができる。
【０１４５】  半導体装置ＭＡＣをニューラルネットワークにおける演算に用いる場合、メモリセルＭＣの行数ｍはーのニューロンに供給される入力データの数に対応させ、メモリセルＭＣの列数ｎはニューロンの数に対応させることができる。例えば、図１１（Ａ）に示す中間層ＨＬにおいて半導体装置ＭＡＣを用いた積和演算を行う場合を考える。このとき、メモリセルＭＣの行数ｍは、入力層ＩＬから供給される入力データの数（入力層ＩＬのニューロンの数）に設定し、メモリセルＭＣの列数ｎは、中間層ＨＬのニューロンの数に設定することができる。
【０１４６】  なお、半導体装置ＭＡＣを適用するニューラルネットワークの構造は特に限定されない。例えば半導体装置ＭＡＣは、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、オートエンコーダ、ボルツマンマシン（制限ボルツマンマシンを含む）などに用いることもできる。
【０１４７】  以上のように、半導体装置ＭＡＣを用いることにより、ニューラルネットワークの積和演算を行うことができる。さらに、セルアレイＣＡに図１３に示すメモリセルＭＣ及びメモリセルＭＣｒｅｆを用いることにより、演算精度の向上、消費電力の削減、又は回路規模の縮小を図ることが可能な集積回路ＩＣを提供することができる。
【０１４８】  本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【０１４９】（実施の形態３）
本実施の形態では、上記の実施の形態で説明した携帯情報端末の例について図１６（Ａ）乃至１６（Ｄ）を用いて説明を行う。本発明の一態様は携帯型の電子機器、例えばスマートフォン等の情報端末、ノート型パーソナルコンピュータに適用可能である。
【０１５０】  図１６（Ａ）に示す携帯型の情報端末２９１０は、筐体２９１１、表示部２９１２、マイク２９１７、スピーカ部２９１４、カメラ２９１３、外部接続部２９１６、および操作スイッチ２９１５等を有する。表示部２９１２には、可撓性基板が用いられた表示パネルおよびタッチスクリーンを備える。また、情報端末２９１０は、筐体２９１１の内側にアンテナ、バッテリなどを備える。情報端末２９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型パーソナルコンピュータ、電子書籍端末等として用いることができる。
【０１５１】  図１６（Ｂ）に示す携帯型のノート型パーソナルコンピュータ２９２０は、筐体２９２１、表示部２９２２、キーボード２９２３、およびポインティングデバイス２９２４等を有する。また、ノート型パーソナルコンピュータ２９２０は、筐体２９２１の内側にアンテナ、バッテリなどを備える。
【０１５２】  なお本発明の一態様は携帯情報端末に適用可能であるが、自動車やロボット等の自律型の移動体にも適用可能である。
【０１５３】  図１６（Ｃ）に示すロボット２１００は、演算装置２１１０、照度センサ２１０１、マイクロフォン２１０２、上部カメラ２１０３、スピーカ２１０４、ディスプレイ２１０５、下部カメラ２１０６および障害物センサ２１０７、移動機構２１０８を備える。
【０１５４】  ロボット２１００において、演算装置２１１０、照度センサ２１０１、上部カメラ２１０３、ディスプレイ２１０５、下部カメラ２１０６および障害物センサ２１０７等に、上記半導体装置を使用することができる。
【０１５５】  マイクロフォン２１０２は、使用者の話し声及び環境音等を検知する機能を有する。また、スピーカ２１０４は、音声を発する機能を有する。ロボット２１００は、マイクロフォン２１０２およびスピーカ２１０４を用いて、使用者とコミュニケーションをとることが可能である。
【０１５６】  ディスプレイ２１０５は、種々の情報の表示を行う機能を有する。ロボット２１００は、使用者の望みの情報をディスプレイ２１０５に表示することが可能である。ディスプレイ２１０５は、タッチパネルを搭載していてもよい。
【０１５７】  上部カメラ２１０３および下部カメラ２１０６は、ロボット２１００の周囲を撮像する機能を有する。また、障害物センサ２１０７は、移動機構２１０８を用いてロボット２１００が前進する際の進行方向における障害物の有無を察知することができる。ロボット２１００は、上部カメラ２１０３、下部カメラ２１０６および障害物センサ２１０７を用いて、周囲の環境を認識し、安全に移動することが可能である。
【０１５８】  図１６（Ｄ）に示す飛行体２１２０は、演算装置２１２１と、プロペラ２１２３と、カメラ２１２２と、を有し、自律して飛行する機能を有する。
【０１５９】  飛行体２１２０において、演算装置２１２１およびカメラ２１２２に上記半導体装置を用いることができる。
【０１６０】  図１６（Ｄ）は、自動車の一例を示す外観図である。自動車２９８０は、カメラ２９８１等を有する。また、自動車２９８０は、赤外線レーダー、ミリ波レーダー、レーザーレーダーなど各種センサなどを備える。自動車２９８０は、カメラ２９８１が撮影した画像を解析し、ガードレール１２０１や歩行者の有無など、周囲の交通状況を判断し、自動運転を行うことができる。
【０１６１】  本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【０１６２】＜本明細書等の記載に関する付記＞
本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。
【０１６３】  本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
【０１６４】  なお図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
【０１６５】  本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
【０１６６】  また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
【０１６７】  本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
【０１６８】  一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
【０１６９】  なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
【０１７０】  本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
【符号の説明】
【０１７１】Ｃ１１：容量素子、Ｃ２１：容量素子、ＮＮ１：図中、ＮＮ２：図中、Ｒ１：抵抗素子、Ｔ０１−Ｔ０２：時刻、Ｔ０２−Ｔ０３：時刻、Ｔ０３−Ｔ０４：時刻、Ｔ０４−Ｔ０５：時刻、Ｔ０５−Ｔ０６：時刻、Ｔ０６−Ｔ０７：時刻、Ｔ０７−Ｔ０８：時刻、Ｔ０８−Ｔ０９：時刻、Ｔｒ１１：トランジスタ、Ｔｒ１２：トランジスタ、Ｔｒ２１：トランジスタ、Ｔｒ２２：トランジスタ、Ｔｒ２３：トランジスタ、１０：問題解決システム、１０Ａ：問題解決システム、１２：Ｔｒ、２０：携帯情報端末、２１：入力部、２２：入力演算部、２３：信号送受信部、２４：出力演算部、２５：出力部、２６：ニューラルネットワーク回路、２７：ニューラルネットワーク回路、２８：判定回路、３０：データサーバー、１２０１：ガードレール、２１００：ロボット、２１０１：照度センサ、２１０２：マイクロフォン、２１０３：上部カメラ、２１０４：スピーカ、２１０５：ディスプレイ、２１０６：下部カメラ、２１０７：障害物センサ、２１０８：移動機構、２１１０：演算装置、２１２０：飛行体、２１２１：演算装置、２１２２：カメラ、２１２３：プロペラ、２９１０：情報端末、２９１１：筐体、２９１２：表示部、２９１３：カメラ、２９１４：スピーカ部、２９１５：操作スイッチ、２９１６：外部接続部、２９１７：マイク、２９２０：ノート型パーソナルコンピュータ、２９２１：筐体、２９２２：表示部、２９２３：キーボード、２９２４：ポインティングデバイス、２９８０：自動車、２９８１：カメラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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