(57)【要約】  本開示の一実施形態のメモリ装置は、配線ピッチの異なる層を含む複数の配線層が積層されたロジック回路と、複数の配線層の間に設けられたメモリ素子とを備える。
2018221114.tif 000002
【特許請求の範囲】
【請求項１】
配線ピッチの異なる配線層を含む複数の層が積層されたロジック回路と、
前記複数の配線層の間に設けられたメモリ素子と
を備えたメモリ装置。
【請求項２】
前記複数の配線層の間には、前記メモリ素子と共に、選択素子が設けられている、請求項１に記載のメモリ装置。
【請求項３】
前記ロジック回路は、ロジック部と、前記メモリ素子が形成されたメモリ部とを有し、
前記ロジック部および前記メモリ部とは、同じ配線構造を有する、請求項１に記載のメモリ装置。
【請求項４】
前記複数の配線層は、配線ピッチが密な配線層が複数積層されてなる第１の配線層と、前記第１の配線層の配線ピッチよりも配線ピッチが疎な配線層が複数積層されてなる第２の配線層とがこの順に積層されている、請求項１に記載のメモリ装置。
【請求項５】
前記メモリ素子は、選択素子と共にメモリセルを構成し、
前記メモリセルは、前記第１の配線層内に積層された２つの配線の間に設けられている、請求項４に記載のメモリ装置。
【請求項６】
前記メモリ素子は、選択素子と共にメモリセルを構成し、
前記メモリセルは、前記第１の配線層内に積層された３つの配線の一方の配線間に前記メモリ素子が設けられ、他方の配線間に前記選択素子が設けられている、請求項４に記載のメモリ装置。
【請求項７】
前記メモリ素子は、選択素子と共にメモリセルを構成し、
前記第１の配線層内に積層された２つの配線の間には、前記メモリセルと導電膜とが積層されている、請求項４に記載のメモリ装置。
【請求項８】
前記メモリ素子は、選択素子と共にメモリセルを構成し、
前記メモリセルは、前記第１の配線層内の複数の配線間にそれぞれ設けられている、請求項４に記載のメモリ装置。
【請求項９】
前記メモリ素子は、選択素子と共にメモリセルを構成し、
前記メモリセルは、前記第１の配線層と前記第２の配線層とに跨って設けられている、請求項４に記載のメモリ装置。
【請求項１０】
前記メモリ素子は前記第２の配線層側に設けられ、前記選択素子は前記第１の配線層側に設けられている、請求項９に記載のメモリ装置。
【請求項１１】
前記メモリ素子は、選択素子と共にメモリセルを構成し、
前記メモリセルは、前記第１の配線層内の配線間および前記第２の配線層内の配線間にそれぞれ設けられている、請求項４に記載のメモリ装置。
【請求項１２】
前記複数の配線層はそれぞれ複数の配線を有し、
前記複数の配線からなる配線層の一の配線上に設けられた前記メモリ素子および前記選択素子の側面には、前記一の配線と同じ配線層内に形成され、前記ロジック回路を構成する配線上に設けられたエッチングストッパ膜から連続する保護膜が形成されている、請求項２に記載のメモリ装置。
【請求項１３】
前記メモリ素子は、抵抗変化メモリ素子またはスピン注入メモリ素子である、請求項１に記載のメモリ装置。
【請求項１４】
配線ピッチの異なる層を含む複数の配線層を積層してロジック回路を形成すると共に、前記複数の配線層の間にメモリ素子を形成する
メモリ装置の製造方法。
【請求項１５】
前記複数の配線層はそれぞれ複数の配線を有し、
前記複数の配線からなる配線層の一の配線上に前記メモリ素子と選択素子とを有するメモリセルを形成したのち、前記一の配線と同じ配線層内に形成された他の配線上に前記複数の配線層の間を接続するビアを形成する、請求項１４に記載のメモリ装置の製造方法。
【請求項１６】
前記一の配線上に前記メモリセルを形成したのち、前記他の配線上に前記ビアを形成する際に用いるエッチングストッパ膜と前記メモリ素子の側面を覆う保護膜とを一括で形成する、請求項１５に記載のメモリ装置の製造方法。
【請求項１７】
前記一の配線上に前記選択素子を形成したのち、前記選択素子上および前記他の配線上にバリアメタル膜を一括で成膜することで、前記選択素子上および前記他の配線上に膜厚の異なるバリアメタル膜を形成する、請求項１５に記載のメモリ装置の製造方法。
【請求項１８】
前記複数の配線からなる配線層の一の配線上と、前記メモリセル上に互いに異なる材料からなるエッチングストッパ膜を形成する、請求項１５に記載のメモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、ロジック回路にメモリ素子が混載されたメモリ装置およびその製造方法に関する。
【背景技術】
【０００２】
例えば、特許文献１，２に開示されている半導体装置のように、マイコン等の半導体装置のロジック回路に不揮発性メモリを混載することは、半導体装置の機能を向上させる手段として広く用いられている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１７−４５９４７号公報
【特許文献２】特開２０１７−５４９００号公報
【発明の概要】
【０００４】
ところで、ロジック回路に混載するメモリとしてＮＯＲ型フラッシュメモリを用いた場合、基板上にメモリ部およびドライバ部を並列に配置することとなる。このため、ビット当たりの面積が大きくなる傾向があり、コストの増加が懸念されている。
【０００５】
高機能化およびコストの低下を両立することが可能なメモリ装置およびメモリ装置の製造方法を提供することが望ましい。
【０００６】
本開示の一実施形態のメモリ装置は、配線ピッチの異なる層を含む複数の配線層が積層されたロジック回路と、複数の配線層の間に設けられたメモリ素子とを備えたものである。
【０００７】
本開示の一実施形態のメモリ装置の製造方法は、配線ピッチの異なる層を含む複数の配線層を積層してロジック回路を形成すると共に、複数の配線層の間にメモリ素子を形成する。
【０００８】
本開示の一実施形態のメモリ装置および一実施形態のメモリ装置の製造方法では、ロジック回路を構成する配線ピッチの異なる層を含む複数の配線層の間にメモリ素子を形成することにより、ロジック回路の配線パターンや積層構造を変えることなくロジック回路にメモリ素子を混載することが可能となる。
【０００９】
本開示の一実施形態のメモリ装置および一実施形態のメモリ装置の製造方法によれば、ロジック回路を構成する配線ピッチの異なる配線層を含む複数の配線層の間にメモリ素子を形成するようにしたので、ロジック回路の配線パターンや積層構造を変えることなくロジック回路にメモリ素子を混載することが可能となる。よって、高機能化およびコストの低下を両立することが可能となる。
【００１０】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。
【図面の簡単な説明】
【００１１】
【図１】本開示の第１の実施の形態に係るメモリ装置の構成を表す断面模式図である。
【図２】図１に示したメモリ部の要部を拡大して表した断面模式図である。
【図３Ａ】図１に示したメモリ装置の要部の製造方法の一例を説明するための断面模式図である。
【図３Ｂ】図３Ａに続く工程を表す断面模式図である。
【図３Ｃ】図３Ｂに続く工程を表す断面模式図である。
【図３Ｄ】図３Ｃに続く工程を表す断面模式図である。
【図３Ｅ】図３Ｄに続く工程を表す断面模式図である。
【図３Ｆ】図３Ｅに続く工程を表す断面模式図である。
【図３Ｇ】図３Ｆに続く工程を表す断面模式図である。
【図３Ｈ】図３Ｇに続く工程を表す断面模式図である。
【図４】本開示の第２の実施の形態に係るメモリ装置の構成を表す断面模式図である。
【図５】本開示の第３の実施の形態に係るメモリ装置の構成を表す断面模式図である。
【図６】本開示の第４の実施の形態に係るメモリ装置の構成を表す断面模式図である。
【図７】本開示の第５の実施の形態に係るメモリ装置の構成を表す断面模式図である。
【図８】本開示の変形例１に係るメモリ装置の構成を表す断面構成図である。
【図９】本開示の変形例２に係るメモリ装置の構成を表す断面模式図である。
【図１０Ａ】図９に示したメモリ装置の要部の製造方法を説明するための断面模式図である。
【図１０Ｂ】図１０Ａに続く工程を表す断面模式図である。
【図１０Ｃ】図１０Ｂに続く工程を表す断面模式図である。
【図１０Ｄ】図１０Ｃに続く工程を表す断面模式図である。
【図１０Ｅ】図１０Ｄに続く工程を表す断面模式図である。
【図１０Ｆ】図１０Ｅに続く工程を表す断面模式図である。
【図１０Ｇ】図１０Ｆに続く工程を表す断面模式図である。
【図１１Ａ】本開示の変形例３に係るメモリ装置の要部の製造方法を説明するための断面模式図である。
【図１１Ｂ】図１１Ａに続く工程を表す断面模式図である。
【図１１Ｃ】図１１Ｂに続く工程を表す断面模式図である。
【図１１Ｄ】図１１Ｃに続く工程を表す断面模式図である。
【図１２】本開示の変形例４に係るメモリ装置の構成を表す断面模式図である。
【図１３】本開示の変形例５に係るメモリ装置の構成を表す断面模式図である。
【図１４】本開示の変形例６に係るメモリ装置の要部の構成を表す断面模式図である。
【図１５】本開示の変形例７に係るメモリ装置の要部の構成を表す断面模式図である。
【発明を実施するための形態】
【００１２】
以下、本開示における実施の形態について、図面を参照して詳細に説明する。以下の説明は本開示の一具体例であって、本開示は以下の態様に限定されるものではない。また、本開示は、各図に示す各構成要素の配置や寸法、寸法比等についても、それらに限定されるものではない。なお、説明する順序は、下記の通りである。
１．第１の実施の形態（ロジック回路を構成する配線層の間にメモリセルを形成した例）
１−１．メモリ装置の構成
１−２．メモリ装置の製造方法
１−３．作用・効果
２．第２の実施の形態（積層された３つの配線層の一方の配線層間にメモリ素子を、他方の配線層間に選択素子を形成した例）
３．第３の実施の形態（積層された３つの配線層間に、２層目の配線層を省略してメモリセルを形成した例）
４．第４の実施の形態（積層された３つの配線層の間に、２層目の配線層を省略してメモリセルおよび中間抵抗層を積層形成した例）
５．第５の実施の形態（配線ピッチの異なる配線層の間に跨ってメモリセルを形成した例）
６．変形例
６−１．変形例１（配線ピッチの異なる配線層を含む積層された３つの配線層の間に、２層目の配線層を省略してメモリセルを形成した例）
６−２．変形例２（メモリセルを構成するメモリ素子と選択素子との間に中間抵抗層を設けた例）
６−３．変形例３（ロジック部およびメモリ部に異なる材料からなるエッチングストッパ膜を用いることでロジック部における配線とビアとの接続と、メモリ部におけるビット線ＢＬとメモリセルとの接続とを一括で行う例）
６−４．変形例４（複数のメモリセルを異なる配線層間に設けた例）
６−５．変形例５（複数のメモリセルを配線ピッチの異なる配線層間に設けた例）
６−６．変形例６（メモリセル上のバリアメタル膜の形成位置をずらした例）
６−７．変形例７（ロジック回路を構成する配線層間に、ダマシン法を用いてメモリセルを形成した例）
【００１３】
＜１．第１の実施の形態＞
図１は、本開示の第１の実施の形態に係るメモリ装置（メモリ装置１）の断面構成を模式的に表したものである。図２は、図１に示したメモリ装置１の要部の構成を拡大して表したものである。このメモリ装置１は、例えば、モバイル機器や自動車等の電子機器に搭載されるマイコンを構成するものであり、ロジック回路にメモリが混載されたものである。本実施の形態では、メモリ装置１は、ロジック回路１００を構成する複数の配線層（金属膜Ｍ１〜金属膜Ｍ１０）の間（例えば、金属膜Ｍ３と金属膜Ｍ４との間）に、メモリ素子１２が形成されたものである。
【００１４】
（１−１．メモリ装置の構成）
メモリ装置１は、上記のように、ロジック回路１００にメモリ（メモリ素子１２）が混載されたものであり、ロジック回路１００は、複数の配線層が積層された多層配線構造を有する。ロジック回路１００は、論理演算を行う回路が構成されたロジック部１００Ａと、メモリ素子１２が形成されたメモリ部１００Ｂとを有する。ロジック部１００Ａおよびメモリ部１００Ｂは、同じ配線構造を有する。即ち、ロジック部１００Ａおよびメモリ部１００Ｂは、同一層内において同じ配線パターンを有すると共に、積層方向においても互いに同じ配線間隔で形成された配線構造を有する。
【００１５】
ロジック回路１００を構成する多層配線構造は、配線ピッチの異なる層が積層された構成を有し、配線ピッチが密な配線層が複数積層された層（第１の配線層）と、配線ピッチが疎な配線層が複数積層された層（第２の配線層）とを有する。本実施の形態のメモリ装置１では、ロジック回路１００は、図１に示したように、基板４１上に、最も配線ピッチが密な配線層が積層された第１配線層１０と、第１配線層１０よりも配線ピッチが疎な第２配線層２０と、最も配線ピッチが疎な第３配線層３０とがこの順に積層された構成を有する。
【００１６】
ロジック回路１００を構成する多層配線構造は、例えば、１０層の配線層が積層された構造を有する。具体的には、ロジック回路１００は、基板４１側から順に、例えば、金属膜Ｍ１、金属膜Ｍ２、金属膜Ｍ３、金属膜Ｍ４、金属膜Ｍ５、金属膜Ｍ６、金属膜Ｍ７、金属膜Ｍ８、金属膜Ｍ９および金属膜Ｍ１０が絶縁膜（例えば、層間絶縁層４８（図３Ｈ参照））に埋め込み形成された構成を有する。金属膜Ｍ１と金属膜Ｍ２とは、ビアＶ１により接続されている。以下、同様に、金属膜Ｍ２と金属膜Ｍ３とは、ビアＶ２により接続されている。金属膜Ｍ３と金属膜Ｍ４とは、ビアＶ３により接続されている。金属膜Ｍ４と金属膜Ｍ５とは、ビアＶ４により接続されている。金属膜Ｍ５と金属膜Ｍ６とは、ビアＶ５により接続されている。金属膜Ｍ６と金属膜Ｍ７とは、ビアＶ６により接続されている。金属膜Ｍ７と金属膜Ｍ８とは、ビアＶ７により接続されている。金属膜Ｍ８と金属膜Ｍ９とは、ビアＶ８により接続されている。金属膜Ｍ９と金属膜Ｍ１０とは、ビアＶ９により接続されている。金属膜Ｍ１は、コンタクトＣＴ１を介して基板４１上に設けられている。上記金属膜Ｍ１〜金属膜Ｍ１０のうち、金属膜Ｍ１〜金属膜Ｍ６は、同じ配線ルールによって形成されており、第１配線層１０を構成している。金属膜Ｍ７および金属膜Ｍ８は、同じ配線ルールによって形成されており、第２配線層２０を構成している。金属膜Ｍ９および金属膜Ｍ１０は、同じ配線ルールによって形成されており、第３配線層３０を構成している。なお、図１に示したロジック回路１００の構成は一例であり、これに限定されるものではない。
【００１７】
本実施の形態では、メモリ素子１２は選択素子１１と共にメモリセル１３を構成し、ロジック部１００Ａと同様の配線構造を有するメモリ部１００Ｂの配線層間に形成されている。具体的には、メモリ素子１２は、最も配線ピッチが密な第１配線層１０の、例えば金属膜Ｍ３と金属膜Ｍ４との間のビアＶ３部分に選択素子１１と共に、メモリセル１３として形成されている。
【００１８】
メモリセル１３は、所謂クロスポイントアレイ構造を有するメモリセルアレイを構成する１素子であり、一の方向に延在するワード線ＷＬと、ワード線ＷＬとは異なる方向に延在するビット線ＢＬとの交点に設けられたものである。本実施の形態では、メモリ部１００Ｂに設けられた金属膜Ｍ３がワード線ＷＬとして、金属膜Ｍ４がビット線ＢＬとして用いられており、ワード線ＷＬ側に選択素子１１が、ビット線ＢＬ側にメモリ素子１２が配置された構成を有する。なお、図１では、金属膜Ｍ２とワード線ＷＬおよび金属膜Ｍ５と金属膜Ｍ６を接続するビアＶ２，Ｖ５が示されていないが、図１に示した断面とは異なる位置で、それぞれ電気的に接続されている。
【００１９】
（選択素子）
選択素子１１は、所謂クロスポイントアレイ構造を有するメモリセルアレイにおいて複数配設されたうちの任意のメモリ素子を選択的に動作させるためのものである。また、選択素子１１は、メモリ素子１２に直列に接続されており、印加電圧の増加とともに抵抗が大幅に低下し、印加電圧が低い場合に高抵抗状態を呈するものである。換言すると、選択素子１１は、印加電圧が低い場合には電気抵抗が高く、印加電圧が高い場合には電気抵抗が大幅に低下し、大電流（例えば数桁倍の電流）が流れる非線形の電気抵抗特性を有するものである。更に、選択素子１１とは、例えば電圧印加によるイオンの移動によって形成される伝導パスが印加電圧消去後にも維持される等のメモリ動作をしないものである。
【００２０】
選択素子１１は、例えば、オボニック閾値スイッチを用いた構成を有し、例えば、ＢＧａＰＴｅ、ＢＧａＡｓＴｅ、ＢＧａＰＴｅＮ、ＢＧａＡｓＴｅＮ、ＢＧａＰＴｅＯ、ＢＧａＡｓＴｅＯ、ＢＧａＣＰＴｅ、ＢＧａＣＡｓＴｅ、ＢＧａＣＰＴｅＮ、ＢＧａＣＡｓＴｅＮ、ＢＧａＣＰＴｅＯ、ＢＧａＣＡｓＴｅＯのうちのいずれかの元素構成により形成されている。また、選択素子１１は、例えば、ＭＳＭ（Metal-Semiconductor-Metal）ダイオード、ＭＩＭ（Metal-Insulator-Metal）ダイオード、バリスタを用いた構成としてもよく、複数の層から構成されていてもよい。更に、選択素子１１は、メモリ素子１２の動作方法によっては単方向ダイオードまたは双方向ダイオードを用いてもよい。
【００２１】
（メモリ素子）
メモリ素子１２は、例えば、電気的信号によって抵抗値が可逆的に変化するものであり、その変化した状態を保持することが可能な不揮発性を有する抵抗変化型のメモリ素子である。メモリ素子１２は、例えば、図２に示したように、イオン源層１２Ａと抵抗変化層１２Ｂとが積層された構造を有する。
【００２２】
イオン源層１２Ａは、電界の印加によって抵抗変化層１２Ｂ内に伝導パスを形成する可動元素を含んでいる形成されたものである。この可動元素は、例えば、遷移金属元素、アルミニウム（Ａｌ）、銅（Ｃｕ）またはカルコゲン元素である。カルコゲン元素としては、例えば、テルル（Ｔｅ）、セレン（Ｓｅ）、または硫黄（Ｓ）が挙げられる。遷移金属元素としては、周期律表第４族〜第６族の元素であり、例えば、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）またはタングステン（Ｗ）等が挙げられる。イオン源層１２Ａは、上記可動元素を１種あるいは２種以上含んで構成されている。また、イオン源層１２Ａは、酸素（Ｏ）、窒素（Ｎ）、上記可動元素以外の元素（例えば、マンガン（Ｍｎ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、または白金（Ｐｔ））またはケイ素（Ｓｉ）等を含んでいてもかまわない。
【００２３】
抵抗変化層１２Ｂは、例えば、金属元素もしくは非金属元素の酸化物、または、金属元素もしくは非金属元素の窒化物によって構成されており、一対の電極の間に所定の電圧を印加した場合に抵抗値が変化するものである。
【００２４】
本実施の形態のメモリ素子１２では、初期状態（高抵抗状態）の素子に対して「正方向」の電圧または電流パルスが印加されると、イオン源層１２Ａに含まれる、例えば、遷移金属元素がイオン化して抵抗変化層１２Ｂに拡散、あるいは酸素イオンが移動することによって酸素欠陥が生じ、抵抗変化層１２Ｂ中に酸化状態の低い低抵抗部（伝導パス）が形成されて抵抗変化層１２Ｂの抵抗が低くなる（記録状態）。この低抵抗な状態のメモリ素子１２に対して「負方向」へ電圧パルスが印加されると、抵抗変化層１２Ｂ中の金属イオンがイオン源層１２Ａ中へ移動、あるいはイオン源層１２Ａから酸素イオンが移動して伝導パス部分の酸素欠陥が減少する。これにより遷移金属元素を含む伝導パスが消滅し、抵抗変化層１２Ｂの抵抗が高い状態となる（初期状態または消去状態）。
【００２５】
なお、抵抗変化の原理は、相変化、分極、磁化方向および伝導パス（フィラメント）の形成等、特に限定されるものではない。即ち、メモリ素子１２は、例えば、ＰＣＭ（相変化型メモリ素子）、ＦｅＲＡＭ（強誘電体メモリ素子）、ＭＲＡＭ（磁気抵抗変化型メモリ素子）および遷移金属酸化物または、カルコゲナイドを含む抵抗変化メモリ素子のいずれを用いても構わない。
【００２６】
また、図２に示したメモリセル１３では、イオン源層１２Ａがビット線ＢＬ側に、抵抗変化層１２Ｂが選択素子１１側に配置された例を示したがこれに限らない。メモリ素子１２の構成は、イオン源層１２Ａが選択素子１１側に、抵抗変化層１２Ｂがビット線ＢＬ側に配置されていてもよい。更に、メモリセル１３は、他の層を備えていてもよい。例えば、選択素子１１とメモリ素子１２との間に、例えば、遷移金属元素の拡散およびイオン伝導を防止するバリア層を形成するようにしてもよい。バリア層の材料としては、例えば、タングステン（Ｗ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、炭素（Ｃ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタンタングステン（ＴｉＷ）、またはシリサイド等が挙げられる。バリア層を設けることにより、イオン源層１２Ａに含まれる遷移金属元素の拡散による選択素子１１の劣化が低減される。
【００２７】
（１−２．メモリ装置の製造方法）
本実施の形態のメモリ装置１は、例えば、次のようにして製造することができる。なお、下記に示した製造方法は一例であり、他の方法を用いて形成しても構わない。
【００２８】
図３Ａ〜図３Ｈは、本実施の形態のメモリ装置１の要部（メモリセル１３が形成された配線層）の製造方法を工程順に表したものである。まず、図３Ａに示したように、例えば、一般的なダマシン法による配線技術を用いて、層間絶縁層４２に埋設された、周囲にバリアメタル膜４３を有する金属膜Ｍ５および金属膜Ｍ５と同じ配線パターンを有するワード線ＷＬを形成する。なお、本実施の形態では、金属膜Ｍ１〜Ｍ１０、ワード線ＷＬ、ビット線ＢＬおよびビアＶ１〜Ｖ９は、銅（Ｃｕ）によって形成されており、その周囲には、Ｃｕの拡散を防止するバリアメタル膜（例えば、バリアメタル膜４３）が形成されている。続いて、金属膜Ｍ５、ワード線ＷＬおよび層間絶縁層４２上に、例えば、ＰＶＤ（physical vapor deposition）法およびＣＶＤ（Chemical Vapor Deposition）法を用いて、連続するバリアメタル膜（例えば、ＴｉＮ膜）４４、選択素子層１１Ｘ、メモリ素子層１２Ｘ、バリアメタル膜（例えば、ＴｉＮ膜）４５およびハードマスク（マスク４６）をこの順に形成する。
【００２９】
次に、図３Ｂに示したように、例えば、フォトリソグラフィ法を用いてマスク４６をパターニングしたのち、例えばドライエッチング法により、バリアメタル膜４４、選択素子層１１Ｘ、メモリ素子層１２Ｘおよびバリアメタル膜４５をエッチングし、ワード線ＷＬ上にメモリセル１３を形成する。
【００３０】
続いて、図３Ｃに示したように、例えば、ＡＬＤ法やＣＶＤ法を用いてＳｉＮ膜４７を成膜する。これにより、エッチングストッパ膜４７ａおよびメモリセル１３を保護する保護膜４７ｂが一工程で形成される。
【００３１】
次に、図３Ｄに示したように、ＳｉＮ膜４７上に、例えば、ＣＶＤ法を用いてＬｏｗ−Ｋ膜を成膜したのち、ＣＭＰ（chemical mechanical polishing）法によって表面を平坦化し層間絶縁層４８を形成する。続いて、層間絶縁層４８上に、ハードマスク（マスク４９）を形成する。
【００３２】
次に、ダマシン法を用いて、ロジック部１００ＡにビアＶ３および金属膜Ｍ４、メモリ部１００Ｂにビット線ＢＬを形成する。まず、図３Ｅに示したように、フォトリソグラフィ法を用いてマスク４９をパターニングし、ロジック部１００Ａに設けられた金属膜Ｍ３上に、例えば、エッチングにより、エッチングストッパ膜４７ａまで達する開口４８Ｈ1を形成する。
【００３３】
次に、図３Ｆに示したように、例えば、フォトリソグラフィ法を用いてマスク４９をパターニングしたのち、エッチングにより、金属膜Ｍ３上およびメモリセル１３上に、それぞれ。金属膜Ｍ４およびビット線ＢＬの開口幅の開口４８Ｈ2を形成する。
【００３４】
続いて、図３Ｇに示したように、再度エッチングすることにより、メモリセル１３上のマスク４６が除去されると共に、金属膜Ｍ３上のエッチングストッパ膜４７ａもエッチングされて、金属膜Ｍ３が露出する。
【００３５】
次に、開口４８Ｈ2内に、例えば開口４８Ｈ2の側面および底面にバリアメタル膜５０として、例えば、ＴｉＮ膜を成膜する。最後に、ビアＶ３、金属膜Ｍ４およびビット線ＢＬとして開口４８Ｈ2内に銅（Ｃｕ）を成膜したのち、ＣＭＰ法により層間絶縁層４８上に成膜された銅膜を研磨して除去し、表面を平坦化する。これにより、メモリ部１００Ｂにおいてメモリセル１３が組み込まれた配線層（ここでは、金属膜Ｍ３および金属膜Ｍ４）が形成される。
【００３６】
（１−３．作用・効果）
前述したように、マイコン等の半導体装置を構成するロジック回路に不揮発性メモリを混載することは、半導体装置の機能を向上させる手段として広く用いられている。ロジック回路に混載される不揮発性メモリとしては、一般にＮＯＲ型フラッシュメモリやスリップゲート型フラッシュメモリ等が用いられている。
【００３７】
これらフラッシュメモリは半導体トランジスタを応用したメモリであるため、基板上にメモリ部およびドライバ部を並列に配置する必要がある。このため、ビット当たりの面積が大きくなる傾向があり、コストが増加するという問題があった。
【００３８】
これに対して、本実施の形態のメモリ装置１およびその製造方法では、ロジック回路１００を構成する複数の配線層の間に、メモリ素子１２を設けるようにした。これにより、上記のように、基板４１上にメモリ部とドライバ部とを並列形成することなくロジック回路１００にメモリ素子１２を混載することが可能となる。
【００３９】
以上のことから、本実施の形態のメモリ装置１およびその製造方法では、ロジック回路１００を構成する複数の配線層の間に、メモリ素子１２を設けるようにした。これにより、上記のように、基板４１上にメモリ部とドライバ部とを並列形成することなくロジック回路１００にメモリ素子１２を混載することが可能となり、高機能化およびコストの低下を両立することが可能となる。
【００４０】
また、本実施の形態では、メモリ素子１２として、抵抗変化型の不揮発性メモリ素子を用いるようにした。これにより、ロジック回路を構成する配線層のうち、最も配線ピッチの密な第１配線層１０を構成する金属膜間（例えば、金属膜Ｍ３と金属膜Ｍ４との間）に、ロジック回路を構成する配線層の配線パターンや積層構造を変更することなく、メモリ素子１２を形成することが可能となる。具体的には、ロジック部１００Ａにおける、金属膜Ｍ３と金属膜Ｍ４とを接続するビアＶ３を単純にメモリセル１３で置き換えて形成することが可能となる。よって、より高機能なメモリ装置１を低コストで提供することが可能となる。
【００４１】
更に、上述したように、メモリセル１３の形成工程においてドライエッチング法を用いた場合、メモリセル１３の側面にはダメージが生じる。このため、メモリセル１３の側面には保護膜を形成することが好ましいが、工程数が増える懸念があった。これに対して、本実施の形態のメモリ装置１の製造方法では、メモリセル１３の側壁を保護する保護膜５７ｂを、ロジック部に設けられた配線（例えば、金属膜Ｍ３と金属膜Ｍ４と）の間を接続するビアＶ３を形成する際に用いるエッチングストッパ膜４７ａと同一工程において一括で形成するようにした。これにより、工程数を増やすことなく、メモリセル１３の保護膜４７ｂを形成することが可能となる。
【００４２】
次に、第２〜第５の実施の形態および変形例１〜７について説明する。以下では、上記第１の実施の形態と同様の構成要素については同一の符号を付し、適宜その説明を省略する。
【００４３】
＜２．第２の実施の形態＞
図４は、本開示の第２の実施の形態に係るメモリ装置（メモリ装置２Ａ）の断面構成を模式的に表したものである。本実施の形態では、メモリセル１３を構成する選択素子１１およびメモリ素子１２を、ロジック回路１００を構成する第１配線層１０に積層形成された３つの配線層の間（例えば、金属膜Ｍ３と金属膜Ｍ４との間および金属膜Ｍ４と金属膜Ｍ５との間）に、それぞれ分けて設けた点が上記第１の実施の形態とは異なる。
【００４４】
上記のように、本実施の形態のメモリ装置２Ａでは、第１配線層１０を構成する金属膜Ｍ４を間に、金属膜Ｍ３と金属膜Ｍ４との間および金属膜Ｍ４と金属膜Ｍ５との間に、それぞれ選択素子１１およびメモリ素子１２を設けるようにした。即ち、ロジック部１００Ａにおける、金属膜Ｍ３と金属膜Ｍ４とを接続するビアＶ３および金属膜Ｍ４と金属膜Ｍ５とを接続するビアＶ４を、それぞれ選択素子１１およびメモリ素子１２で置き換えて形成するようにした。これにより、選択素子１１およびメモリ素子１２は、上記第１の実施の形態と比較して、それぞれの積層方向の厚みを十分に確保することが可能となる。よって、上記第１の実施の形態に加えて、ロジック回路１００の微細化が進んだ際に、それぞれの性能を維持することが可能となるという効果を奏する。
【００４５】
＜３．第３の実施の形態＞
図５は、本開示の第３の実施の形態に係るメモリ装置（メモリ装置３Ａ）の断面構成を模式的に表したものである。本実施の形態では、メモリセル１３を構成する選択素子１１およびメモリ素子１２を、ロジック回路１００を構成する第１配線層１０の、例えば、金属膜Ｍ４を省略し、金属膜Ｍ３と金属膜Ｍ５との間にメモリセル１３を設けた点が上記第１，第２の実施の形態とは異なる。
【００４６】
本実施の形態のメモリ装置３Ａにおける選択素子１１およびメモリ素子１２は、例えば、上記第１の実施の形態において説明したビアＶ３および金属膜Ｍ４の形成工程を用いることによって形成することができる。即ち、例えば、図３Ｅ〜図３Ｈに示したロジック部１００ＡにおけるビアＶ３および金属膜Ｍ４形成する工程において、メモリ部１００Ｂにも同様の開口４８Ｈ2を形成し、これに、ビアＶ３および金属膜Ｍ４を構成する銅（Ｃｕ）の代わりに選択素子１１の材料を用いることで、図５に示した選択素子１１を形成することができる。メモリ素子１２については、ロジック部１００ＡにおけるビアＶ４および金属膜Ｍ５を形成する工程において、同様の方法を用いて開口を形成し、メモリ素子１２の材料を用いて開口を埋設することで、図５に示したメモリ素子１２を形成することができる。
【００４７】
上記以外の方法としては、以下の方法がある。例えば、選択素子１１をドライエッチング法で形成したのち、ロジック部１００Ａの金属膜Ｍ３上にビアＶ３および金属膜Ｍ４を形成する。なお、このとき、メモリ部１００Ｂに設けた選択素子１１上には金属膜Ｍ４のパターニングは行わない。この工程で、選択素子１１の上面と金属膜Ｍ４の上面とは同一面となる。この後、選択素子１１上にメモリ素子１２をドライエッチング法で形成したのち、ロジック部１００Ａおよびメモリ部１００Ｂ共に、ビアＶ４および金属膜Ｍ５を同時に形成する。
【００４８】
上記のように、本実施の形態のメモリ装置３Ａでは、メモリ部１００Ｂにおいて第１配線層１０を構成する金属膜Ｍ４を省略して、金属膜Ｍ３と金属膜Ｍ５との間にメモリセル１３を設けるようにした。これにより、選択素子１１およびメモリ素子１２は、金属膜Ｍ４の厚み分、それぞれの積層方向の厚みをさらに確保することが可能となる。よって、上記第２の実施の形態と比較して、ロジック回路１００の微細化が進んだ場合にも、より高い性能を維持することが可能となるという効果を奏する。
【００４９】
＜４．第４の実施の形態＞
図６は、本開示の第４の実施の形態に係るメモリ装置（メモリ装置４Ａ）の断面構成を模式的に表したものである。本実施の形態では、メモリセル１３を構成する選択素子１１およびメモリ素子１２を、ロジック回路１００を構成する第１配線層１０の、例えば、金属膜Ｍ４を省略し、ビアＶ３および金属膜Ｍ４の形成位置にメモリセル１３を設け、ビアＶ４の形成位置に中間抵抗層１４を形成した点が上記第１〜第３の実施の形態とは異なる。
【００５０】
中間抵抗層１４は、意図しないチャージ電流がメモリセル１３に流れるのを防ぐためのものである。中間抵抗層１４は、例えば、ロジック部１００Ａに設けられるビアＶ４と同様の構成を有し、例えば、ロジック部１００Ａのビア４の形成時に形成することができる。あるいは、メモリ素子１２を成膜する際に、メモリ素子１２上に中間抵抗層１４を構成する膜を成膜した状態で、ドライエッチング法によりメモリ素子１２と共に一括で形成するようにしてもよい。
【００５１】
上記のように、本実施の形態のメモリ装置４Ａでは、メモリ部１００Ｂにおいて第１配線層１０を構成する金属膜Ｍ４を省略して、ビアＶ３および金属膜Ｍ４の形成位置にメモリセル１３を設け、メモリセル１３上に中間抵抗層１４を形成するようにした。これにより、選択素子１１およびメモリ素子１２の積層方向の厚みを確保しつつ、メモリセル１３に流れる虞のある意図しないチャージ電流によるメモリセル１３の劣化を防ぐことが可能となる。よって、上記第１の実施の形態の効果に加えて、ロジック回路１００の微細化が進んだ際に、それぞれの性能を維持することが可能となるという効果と共に、メモリセル１３の動作の安定性を向上させることが可能となるという効果を奏する。
【００５２】
また、一般に中間抵抗層１４の形成には、工程数の増加を伴いコストの増加に繋がる。これに対して、本実施の形態では、ロジック部１００Ａにおいて金属膜Ｍ４と金属膜Ｍ５とを接続するビアＶ４を、メモリ部１００Ｂにおける中間抵抗層１４として用いるようにした。これにより、工程数を増加させることなく、中間抵抗層１４を形成することが可能となる。
【００５３】
＜５．第５の実施の形態＞
図７は、本開示の第５の実施の形態に係るメモリ装置（メモリ装置２Ｂ）の断面構成を模式的に表したものである。本実施の形態では、メモリセル１３を構成する選択素子１１およびメモリ素子１２を、ロジック回路１００を構成する第１配線層１０および第２配線層２０に跨って形成した点が上記第１〜第４の実施の形態とは異なる。
【００５４】
上記のように、本実施の形態のメモリ装置２Ｂでは、メモリセル１３を構成する選択素子１１およびメモリ素子１２を、ロジック回路１００を構成する第１配線層１０および第２配線層２０に跨って形成した。具体的には、例えば、第１配線層１０を構成すると共に、第２配線層２０との境に設けられた金属膜Ｍ６とその直下の金属膜Ｍ５との間に選択素子１１を、金属膜Ｍ６と第２配線層２０を構成する金属膜Ｍ７との間にメモリ素子１２を形成するようにした。これにより、選択素子１１およびメモリ素子１２は、それぞれの積層方向の厚みを十分に確保することが可能となる。更に、メモリ素子１２を、第１配線層１０と比較して配線ピッチが疎な第２配線層２０に設けるようにした。第２配線層２０に設けられるビアＶ６，Ｖ７は、第１配線層１０に設けられるビアＶ１〜Ｖ５と比較して配線幅が大きい。このため、第２配線層２０のビア（ここでは、ビアＶ６）をメモリ素子１２に置き換えることで、メモリ素子１２の素子面積を確保することが可能となる。よって、上記第２の実施の形態と比較して、ロジック回路１００の微細化がさらに進んだ場合でも、メモリ素子１２の性能を維持することが可能となるという効果を奏する。
【００５５】
また、本実施の形態では、配線幅および積層方向の膜厚が大きな第２配線層２０を構成する金属膜Ｍ７をビット線ＢＬとして用いるため、ビット線ＢＬの抵抗を低下させることが可能となる。これにより、信号の劣化が抑制され、メモリ素子１２の性能を向上させることが可能となるという効果が得られる。
【００５６】
＜６．変形例＞
（６−１．変形例１）
図８は、本開示の変形例１に係るメモリ装置（メモリ装置３Ｂ）の断面構成を模式的に表したものである。本変形例のメモリ装置３Ｂは、上記第３の実施の形態と上記第５の実施の形態との構成を組み合わせたものであり、メモリセル１３を第１配線層１０および第２配線層２０に跨って形成すると共に、金属膜Ｍ６を省略して金属膜Ｍ５と金属膜Ｍ７との間に選択素子１１とメモリ素子１２とを積層したものである。
【００５７】
上記構成とすることにより、本変形例のメモリ装置３Ｂでは、ロジック回路１００の微細化がさらに進んだ場合でも、メモリ素子１２の性能を維持することが可能となるという効果を奏する。
【００５８】
（６−２．変形例２）
図９は、本開示の変形例２に係るメモリ装置（メモリ装置４Ｂ）の断面構成を模式的に表したものである。本変形例のメモリ装置４Ｂは、上記第４の実施の形態においてメモリセル１３とビット線ＢＬとの間に設けた中間抵抗層１４を、選択素子１１とメモリ素子１２との間に設けたものである。
【００５９】
本変形例のメモリ装置４Ｂは、例えば、次のようにして製造することができる。
【００６０】
図１０Ａ〜図１０Ｇは、メモリ装置４Ｂのメモリセル１３が形成された配線層の製造方法を工程順に表したものである。まず、図１０Ａに示したように、例えば、一般的なダマシン法による配線技術を用いて形成された、周囲にバリアメタル膜４３を有する金属膜Ｍ３および金属膜Ｍ３と同じ配線パターンを有するワード線ＷＬと、層間絶縁層４２との上に、例えば、窒化チタン（ＴｉＮ）やタングステン（Ｗ）からなるバリア膜５１を形成する。
【００６１】
続いて、図１０Ｂに示したように、例えば、ＰＶＤ法、ＣＶＤ法およびＣＭＰ法を用いてバリア膜５１内のワード線ＷＬに対応する位置にバリアメタル膜４４を形成する。次に、図１０Ｃに示したように、バリア膜５１およびバリアメタル膜４４上に、例えば、ＰＶＤ法およびＣＶＤ法を用いて、選択素子層１１Ｘ、バリアメタル膜（例えば、ＴｉＮ膜）５２およびハードマスク（マスク５３，５４）をこの順に形成する。
【００６２】
次に、図１０Ｄに示したように、例えば、フォトリソグラフィ法を用いてマスク５４をパターニングしたのち、選択素子層１１Ｘ、バリアメタル膜５２およびマスク５３をエッチングし、ワード線ＷＬ上にメモリセル１３を形成する。続いて、例えば、ＡＬＤ法やＣＶＤ法を用いて、バリア膜５１および積層された選択素子１１、バリアメタル膜５２およびマスク５３，５４の側面および上面にＳｉＮ膜４７を成膜する。次に、ＳｉＮ膜４７上に、例えば、ＣＶＤ法を用いてＬｏｗ−Ｋ膜を成膜したのち、ＣＭＰ法によって表面を平坦化し層間絶縁層４８を形成する。続いて、層間絶縁層４８上に、ハードマスク（マスク４９）を形成する。
【００６３】
続いて、ダマシン法を用いて、ロジック部１００ＡにビアＶ３および金属膜Ｍ４、メモリ部１００Ｂにビット線ＢＬを形成する。まず、図１０Ｅに示したように、フォトリソグラフィ法を用いてマスク４９をパターニングし、ロジック部１００Ａに設けられた金属膜Ｍ３上および選択素子１１上に、例えば、エッチングにより開口４８Ｈ3をそれぞれ形成する。このとき、金属膜Ｍ３上ではバリア膜５１が、選択素子１１上ではマスク５３がそれぞれエッチングストッパ膜となる。
【００６４】
次に、図１０Ｆに示したように、例えば、フォトリソグラフィ法を用いてマスク４９をパターニングしたのち、エッチングにより、金属膜Ｍ３上に、金属膜Ｍ４の開口４８Ｈ4を形成する。続いて、再度エッチングすることにより、金属膜Ｍ３上のバリア膜５１および選択素子１１上のマスク５３が除去される。
【００６５】
次に、図１０Ｇに示したように、例えば、ＰＶＤ法を用いて開口４８Ｈ4内にバリアメタル膜５０を形成する。このとき、成膜されるバリアメタル膜５０の膜厚は、開口４８Ｈ4の深さによって変化する。即ち、図１０Ｇに示したように、開口４８Ｈ4の深さの浅い選択素子１１上の開口４８Ｈ4の底部には、金属膜Ｍ３上よりもバリアメタル膜５０が厚く成膜される。この選択素子１１上に設けられたバリアメタル膜５０が、中間抵抗層１４に相当する。バリアメタル膜５０は、例えばＴｉＮ膜であり、ビアＶ３を構成する銅（Ｃｕ）よりも抵抗が高い。この開口４８Ｈ4の深さの違いを利用して、選択素子１１上に、バリアメタル膜５０を厚膜に形成し、これを選択素子１１上に形成されるビアＶ３と共に中間抵抗層１４として用いることで、中間抵抗層１４の抵抗値を所望の値に調整することが可能となる
【００６６】
続いて、開口４８Ｈ4内に、ビアＶ３および金属膜Ｍ４となる銅（Ｃｕ）を成膜したのち、ＣＭＰ法により層間絶縁層４８上に成膜された銅膜を研磨して除去し、表面を平坦化する。こののち、上述したビアＶ３、金属膜Ｍ４およびメモリセル１３の製造方法を用いることでビア４およびメモリ素子１２を形成する。これにより、図９に示した金属膜Ｍ３と金属膜Ｍ５との間に、ビアＶ３を間に選択素子１１およびメモリ素子１２が積層された配線層が形成される。
【００６７】
このように、中間抵抗層１４は、選択素子１１とメモリ素子１２との間に設けるようにしてもよい。また、本変形例では、その製造工程において、開口４８Ｈ4の深さの差を利用して、選択素子１１上に成膜されるバリアメタル膜５０の厚みを調整することにより、中間抵抗層１４の抵抗値を所望の値に調整することが可能となる。
【００６８】
（６−３．変形例３）
図１１Ａ〜図１１Ｄは、本開示の変形例３に係るメモリ装置（メモリ装置１）のメモリセル１３が形成された配線層の製造方法の他の例を工程順に表したものである。
【００６９】
本変形例では、図１１Ａに示したように、まず、変形例２と同様に、周囲にバリアメタル膜４３を有する金属膜Ｍ３および金属膜Ｍ３と同じ配線パターンを有するワード線ＷＬと、層間絶縁層４２との上に、バリア膜５１を形成したのち、バリア膜５１内のワード線ＷＬに対応する位置にバリアメタル膜４４を形成する。続いて、バリア膜５１およびバリアメタル膜４４上に、選択素子層１１Ｘ、メモリ素子層１２Ｘ、バリアメタル膜４５およびハードマスク（マスク４６）をこの順に形成する。
【００７０】
次に、フォトリソグラフィ法およびドライエッチング法を用いて、選択素子層１１Ｘ、メモリ素子層１２Ｘおよびバリアメタル膜４５をエッチングし、ワード線ＷＬ上にメモリセル１３を形成する。続いて、バリア膜５１および積層された選択素子層１１Ｘ、メモリ素子層１２Ｘ、バリアメタル膜４５およびマスク４６の側面および上面にＳｉＮ膜４７を成膜する。次に、ＳｉＮ膜４７上に、例えば、ＣＶＤ法を用いてＬｏｗ−Ｋ膜を成膜したのち、ＣＭＰ法によって表面を平坦化し層間絶縁層４８を形成する。
【００７１】
続いて、ダマシン法を用いて、ロジック部１００ＡにビアＶ３および金属膜Ｍ４、メモリ部１００Ｂにビット線ＢＬを形成する。まず、図１１Ｂに示したように、フォトリソグラフィ法を用いてマスク４９をパターニングし、ロジック部１００Ａに設けられた金属膜Ｍ３上にバリア膜５１まで達する開口４８Ｈ5を形成する。
【００７２】
次に、図１１Ｃに示したように、まず、フォトリソグラフィ法を用いてマスク４９をパターニングしたのち、エッチングにより、金属膜Ｍ３上およびメモリセル１３上に、それぞれ開口４８Ｈ6を形成する。続いて、再度エッチングすることにより、金属膜Ｍ３上のバリア膜５１およびメモリセル１３上のマスク４６が一緒にエッチングされる。これにより、金属膜Ｍ３およびメモリセル１３上に設けられたバリアメタル膜４５が露出される。
【００７３】
最後に、図１１Ｄに示したように、開口４８Ｈ6の側面および底面に、バリアメタル膜５０を成膜したのち、開口４８Ｈ6内にビアＶ３および金属膜Ｍ４となる銅（Ｃｕ）を埋設し、ＣＭＰ法により層間絶縁層４８上に成膜された銅を研磨して除去し、表面を平坦化する。
【００７４】
上記第１の実施の形態において説明した製造方法では、ロジック部１００Ａにおける金属膜Ｍ３とビアＶ３との接続およびメモリ部１００Ｂにおけるメモリセル１３（具体的には、メモリセル１３上に設けられたバリアメタル膜４５）とビット線ＢＬとの接続を行う開口を設ける工程は、エッチング材料や、それぞれの膜厚の違いから同時に形成することは難しい。
【００７５】
これに対して、本変形例では、予めロジック部１００Ａの金属膜Ｍ３上に、メモリセル１３上に形成されるマスク４６とエッチング耐性が同等になるような膜（バリア膜５１）を形成するようにした。これにより、開口４８Ｈ6の形成工程におけるマージンを拡大することができ、製造歩留まりを向上させることが可能となる。
【００７６】
（６−４．変形例４）
図１２は、本開示の変形例４に係るメモリ装置（メモリ装置５Ａ）の断面構成を模式的に表したものである。本変形例のメモリ装置５Ａは、例えば、第１配線層１０を構成する金属膜Ｍ３と金属膜Ｍ４との間および金属膜Ｍ４と金属膜Ｍ５との間にそれぞれメモリセル１３Ａ，１３Ｂを設けたものである。
【００７７】
このように、本技術では、ロジック回路１００を構成する配線層の配線パターンを変更することなく、複数のメモリセル１３を異なる配線層の間に形成することが可能となる。
【００７８】
（６−５．変形例５）
図１３は、本開示の変形例５に係るメモリ装置（メモリ装置５Ｂ）の断面構成を模式的に表したものである。本変形例のメモリ装置５Ｂは、第１配線層１０および第２配線層２０に、それぞれメモリセル１３Ａ，１３Ｂを設けたものである。
【００７９】
本変形例のメモリ装置５Ｂに設けられたメモリセル１３Ａ，１３Ｂは、形成された配線層のデザインルールに従って、それぞれサイズが異なる。具体的には、第１配線層１０に形成されたメモリセル１３Ａを構成する選択素子１１およびメモリ素子１２の幅は、第２配線層２０に形成されたメモリセル１３Ｂを構成する選択素子１１およびメモリ素子１２の幅よりも小さい。一般に、積層方向の厚みが等しい場合、メモリ素子１２の幅、即ち素子面積が小さいものほど高速動作に優れ、素子面積が大きいものほど高い信頼性を有する。
【００８０】
このように、本開示の構成を有するメモリ装置５Ｂでは、ロジック回路１００を構成する配線層の配線パターンを変更することなく、１つの基板４１上に、特性の異なるメモリセル１３Ａ，１３Ｂを混載させることが可能となる。よって、用途に応じたメモリセルを混載させることが可能となり、メモリ装置５Ｂの機能性をさらに向上させることが可能となる。
【００８１】
（６−６．変形例６）
図１４は、本開示の変形例６に係るメモリ装置（メモリ装置６）の断面構成を模式的に表したものである。本変形例のメモリ装置６は、例えばメモリ装置１において、メモリセル１３とビット線ＢＬとの間に設けられたバリアメタル膜４５をメモリセル１３上から意図的にずらして形成したものである。バリアメタル膜４５は、例えば、メモリセル１３の電極として機能するものであり、これをずらして形成することにより、メモリセル１３とバリアメタル膜４５との接触面積が小さくなり、バリアメタル膜４５の抵抗値が大きくなる。このようにしてバリアメタル膜４５の抵抗値を調整することによって、意図しないチャージ電流によるメモリセル１３の劣化を低減することが可能となる。
【００８２】
（６−７．変形例７）
図１５は、本開示の変形例６に係るメモリ装置（メモリ装置７）の断面構成を模式的に表したものである。本変形例のメモリ装置７は、例えば、メモリ装置１においてワード線ＥＬとビット線ＢＬとの間に設けられたバリアメタル膜４４、メモリセル１３およびバリアメタル膜４５を、ダマシン法を用いて形成したものである。
【００８３】
ダマシン法を用いて、例えば、層間絶縁層８１に形成された開口８１Ｈ内に、例えば、バリアメタル膜４４、選択素子１１、メモリ素子１２およびバリアメタル膜４５をこの順に成膜した場合には、図１５に示したように、それらは開口８１Ｈの側面および底面に層状に形成される。このような構成を有するメモリセルを設けた場合、ビット線ＢＬは、開口８１Ｈ内において一番内側に形成されているバリアメタル膜４５とのみ接触するように形成することが求められる。
【００８４】
上記のように、ダマシン法を用いて開口（トレンチ）内を埋設した場合、中央に空孔が生じることでエッチングストッパ膜８３が当該箇所（開口の中央）において比較的薄く形成される。本変形例では、これを利用して、図１５に示したように、層間絶縁層８１上にエッチングストッパ膜８３を形成したのち、異方性エッチングを用いて開口４５Ｈを形成するようにした。これにより、空孔部分のみがエッチングされるようになり、セルフアラインでビット線ＢＬを構成する開口Ｈを形成することが可能となる。
【００８５】
以上、第１〜第５実施の形態およびその変形例１〜７を挙げて本開示を説明したが、本開示内容は上記実施の形態等に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態等では、構成する選択素子１１をワード線ＷＬ側に、メモリ素子１２をビット線ＢＬ側に設けた例を示したがこれに限らず、メモリ素子１２がワード線ＷＬ側に、選択素子１１がビット線ＢＬ側に形成されていてもよい。
【００８６】
更に、本開示のメモリ装置１，２Ａ，２Ｂ，３Ａ，３Ｂ，４Ａ，４Ｂ，５Ａ，５Ｂ，６，７では、メモリセル１３の形成される配線層間の位置は限定されない。例えば、金属膜Ｍ２と金属膜Ｍ３との間に形成するようにしてもよいし、金属膜Ｍ８と金属膜Ｍ９との間に形成するようにしてもよい。更にまた、上記実施の形態等では、メモリ素子１２として抵抗変化メモリ素子を用いた例を示したが、これに限らず、例えば、スピン注入メモリ素子を用いてもよい。なお、スピン注入メモリ素子は、抵抗変化メモリ素子と比較して微細な加工が難しい。このため、スピン注入メモリ素子を用いる場合には、例えば、第２配線層２０や、第３配線層３０のビアＶ６〜Ｖ９部分に設けることが好ましい。
【００８７】
なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示内容が、本明細書中に記載された効果以外の効果を持っていてもよい。
【００８８】
また、例えば、本開示は以下のような構成を取ることができる。
（１）
配線ピッチの異なる配線層を含む複数の層が積層されたロジック回路と、
前記複数の配線層の間に設けられたメモリ素子と
を備えたメモリ装置。
（２）
前記複数の配線層の間には、前記メモリ素子と共に、選択素子が設けられている、前記（１）に記載のメモリ装置。
（３）
前記ロジック回路は、ロジック部と、前記メモリ素子が形成されたメモリ部とを有し、
前記ロジック部および前記メモリ部とは、同じ配線構造を有する、前記（１）または（２）に記載のメモリ装置。
（４）
前記複数の配線層は、配線ピッチが密な配線層が複数積層されてなる第１の配線層と、前記第１の配線層の配線ピッチよりも配線ピッチが疎な配線層が複数積層されてなる第２の配線層とがこの順に積層されている、前記（１）乃至（３）のうちのいずれかに記載のメモリ装置。
（５）
前記メモリ素子は、選択素子と共にメモリセルを構成し、
前記メモリセルは、前記第１の配線層内に積層された２つの配線の間に設けられている、前記（４）に記載のメモリ装置。
（６）
前記メモリ素子は、選択素子と共にメモリセルを構成し、
前記メモリセルは、前記第１の配線層内に積層された３つの配線の一方の配線間に前記メモリ素子が設けられ、他方の配線間に前記選択素子が設けられている、前記（４）に記載のメモリ装置。
（７）
前記メモリ素子は、選択素子と共にメモリセルを構成し、
前記第１の配線層内に積層された２つの配線の間には、前記メモリセルと導電膜とが積層されている、前記（４）または（５）に記載のメモリ装置。
（８）
前記メモリ素子は、選択素子と共にメモリセルを構成し、
前記メモリセルは、前記第１の配線層内の複数の配線間にそれぞれ設けられている、前記（４），（５）または（７）のうちのいずれかに記載のメモリ装置。
（９）
前記メモリ素子は、選択素子と共にメモリセルを構成し、
前記メモリセルは、前記第１の配線層と前記第２の配線層とに跨って設けられている、前記（４）に記載のメモリ装置。
（１０）
前記メモリ素子は前記第２の配線層側に設けられ、前記選択素子は前記第１の配線層側に設けられている、前記（９）に記載のメモリ装置。
（１１）
前記メモリ素子は、選択素子と共にメモリセルを構成し、
前記メモリセルは、前記第１の配線層内の配線間および前記第２の配線層内の配線間にそれぞれ設けられている、前記（４）乃至（１０）のうちのいずれかに記載のメモリ装置。
（１２）
前記複数の配線層はそれぞれ複数の配線を有し、
前記複数の配線からなる配線層の一の配線上に設けられた前記メモリ素子および前記選択素子の側面には、前記一の配線と同じ配線層内に形成され、前記ロジック回路を構成する配線上に設けられたエッチングストッパ膜から連続する保護膜が形成されている、前記（２）乃至（１１）のうちのいずれかに記載のメモリ装置。
（１３）
前記メモリ素子は、抵抗変化メモリ素子またはスピン注入メモリ素子である、前記（１）乃至（１２）のうちのいずれかに記載のメモリ装置。
（１４）
配線ピッチの異なる層を含む複数の配線層を積層してロジック回路を形成すると共に、前記複数の配線層の間にメモリ素子を形成する
メモリ装置の製造方法。
（１５）
前記複数の配線層はそれぞれ複数の配線を有し、
前記複数の配線からなる配線層の一の配線上に前記メモリ素子と選択素子とを有するメモリセルを形成したのち、前記一の配線と同じ配線層内に形成された他の配線上に前記複数の配線層の間を接続するビアを形成する、前記（１４）に記載のメモリ装置の製造方法。
（１６）
前記一の配線上に前記メモリセルを形成したのち、前記他の配線上に前記ビアを形成する際に用いるエッチングストッパ膜と前記メモリ素子の側面を覆う保護膜とを一括で形成する、前記（１５）に記載のメモリ装置の製造方法。
（１７）
前記一の配線上に前記選択素子を形成したのち、前記選択素子上および前記他の配線上にバリアメタル膜を一括で成膜することで、前記選択素子上および前記他の配線上に膜厚の異なるバリアメタル膜を形成する、前記（１５）または（１６）に記載のメモリ装置の製造方法。
（１８）
前記複数の配線からなる配線層の一の配線上と、前記メモリセル上に互いに異なる材料からなるエッチングストッパ膜を形成する、前記（１５）乃至（１７）のうちのいずれかに記載のメモリ装置の製造方法。
【００８９】
本出願は、日本国特許庁において２０１７年５月３１日に出願された日本特許出願番号２０１７−１０７８４０号を基礎として優先権を主張するものであり、この出願の全ての内容を参照によって本出願に援用する。
【００９０】
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１０Ｆ】
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【図１０Ｇ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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