(57)【要約】  固体撮像装置（１０００）は、画素値を表わすアナログ信号をデジタル信号の上位ビットに変換する第１変換部と、アナログ信号をデジタル信号の下位ビットに変換する第２変換部とを備え、第２変換部は、第１変換部における上位ビットへの変換タイミングで、互いに位相差を有する複数のクロック信号を位相情報としてラッチする第１ラッチ回路と、位相情報をバイナリ値に変換することにより、デジタル信号の下位ビットを生成する変換回路と、加算器（３３０）と、加算器の加算結果をラッチする第２ラッチ回路（３４０）と、を備え、加算器（３３０）は、変換回路（３２０）により変換されたバイナリ値と第２ラッチ回路にラッチされた値とを加算する。
2019107085.tif 000002
【特許請求の範囲】
【請求項１】
固体撮像装置であって、
画素値を表わすアナログ信号を、上位ビットと下位ビットとからなるデジタル信号の上位ビットに変換する第１変換部と、
前記アナログ信号を前記デジタル信号の下位ビットに変換する第２変換部とを備え、
前記第２変換部は、
前記第１変換部における前記上位ビットへの変換タイミングで、互いに位相差を有する複数のクロック信号を位相情報としてラッチする第１ラッチ回路と、
前記位相情報をバイナリ値に変換することにより、前記デジタル信号の下位ビットを生成する変換回路と、
加算器と、
前記加算器の加算結果をラッチする第２ラッチ回路と、を備え、
前記加算器は、前記変換回路により変換された前記バイナリ値と前記第２ラッチ回路にラッチされた値とを加算する
固体撮像装置。
【請求項２】
前記第１変換部は、
アナログランプ信号のレベルと前記アナログ信号のレベルとを比較する比較回路と、
前記アナログランプ信号のレベルと前記アナログ信号のレベルとの比較結果が一致を示すまでの時間をカウントすることによって、前記アナログ信号からデジタル信号の上位ビットを生成するカウンタと、を備える
請求項１に記載の固体撮像装置。
【請求項３】
前記複数のクロック信号は、ｍ（ｍは２以上の整数）個のクロック信号であり、
前記第１ラッチ回路は、ｍビットの前記位相情報をラッチする
請求項２に記載の固体撮像装置。
【請求項４】
前記加算器は、（ｍ−１）個のフルアダーを含み、
前記第２ラッチ回路は、前記加算器の加算結果である（ｍ−１）ビットの加算結果を保持する
請求項３に記載の固体撮像装置。
【請求項５】
前記変換回路は、
２（ｍ−１）個の位相差を示す前記位相情報を（ｍ−１）ビットのバイナリ値に変換する
請求項３または４に記載の固体撮像装置。
【請求項６】
前記カウンタは、前記アナログランプ信号の変化開始から前記比較結果信号が反転するまでの時間を、前記複数のクロック信号中の基準クロック信号を用いてカウントすることにより、前記デジタル信号の上位ビットを生成する
請求項２〜５のいずれか一項に記載の固体撮像装置。
【請求項７】
前記カウンタのクロック入力部に入力する信号を、制御信号に応じて、カウンタ用クロック信号と、前記加算器の最上位ビットの桁上げ信号とで切り替える信号選択回路を備える
請求項２〜６のいずれか一項に記載の固体撮像装置。
【請求項８】
前記固体撮像装置は、さらに、
前記変換回路からの前記バイナリ値を２の補数に変換し、当該２の補数、および、前記バイナリ値の一方を選択的に前記加算器に出力する切替セレクタを備える
請求項２〜６のいずれか一項に記載の固体撮像装置。
【請求項９】
前記加算器の最上位ビットの桁上げ信号を保持する第３ラッチ回路を有し、
前記第３ラッチ回路は、前記比較結果信号を前記第３ラッチ回路のクロック信号として用いて、前記比較結果信号が反転する時点で、前記加算器の最上位ビットの桁上げ信号を保持する
請求項２〜８のいずれか一項に記載の固体撮像装置。
【請求項１０】
前記カウンタは、制御信号に従って、アップカウントモードとダウンカウントモードのいずれかでカウントする
請求項２〜９のいずれか一項に記載の固体撮像装置。
【請求項１１】
請求項１〜１０のいずれか一項に記載の固体撮像装置と、
前記固体撮像装置の出力信号に対して画像処理を行う画像信号処理部と、を備える
撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像装置、撮像システムに関する。
【背景技術】
【０００２】
ＭＯＳセンサが搭載するＡ／Ｄ変換回路には、高速・高精度化が求められている。【０００３】
それを実現するために、特許文献１の固体撮像素子は、状態に応じてレベルが反転する信号のレベルが反転した際に、少なくとも一つのクロック信号の位相情報をラッチするラッチ回路と、ラッチ回路のラッチ位相情報を、パルス信号に応じてパルス列に変換する少なくとも一つの変換回路と、変換回路の変換により得られたパルスをカウントクロックとして用いて、クロックの位相情報をバイナリコードに変換するリップルカウンタ部とを有する。このように、位相情報から画素データの下位ビットを生成し、画素データの高精度化を図っている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２５８８０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１で開示された従来技術では、位相情報をバイナリ値に変換する際、パルス信号を用いてクロック信号の位相情報をパルス列に変換している。そのため、複数のパルスが必要となり、位相情報からバイナリ値への変換に時間を要するという課題を有している。【０００６】
前記課題を鑑み、本開示は、位相情報からバイナリ値への変換を高速化し、かつ、画素データの繰り返し加算する累算を小さい回路規模で実現する固体撮像装置を提供する。
【課題を解決するための手段】
【０００７】
上記課題を解決するために本開示における固体撮像装置は、画素値を表わすアナログ信号を、上位ビットと下位ビットとからなるデジタル信号の上位ビットに変換する第１変換部と、前記アナログ信号を前記デジタル信号の下位ビットに変換する第２変換部とを備え、前記第２変換部は、前記第１変換部における前記上位ビットへの変換タイミングで、互いに位相差を有する複数のクロック信号を位相情報としてラッチする第１ラッチ回路と、前記位相情報をバイナリ値に変換することにより、前記デジタル信号の下位ビットを生成する変換回路と、加算器と、前記加算器の加算結果をラッチする第２ラッチ回路と、を備え、前記加算器は、前記変換回路により変換された前記バイナリ値と前記第２ラッチ回路にラッチされた値とを加算する。
【発明の効果】
【０００８】
本開示によれば、パルス列を使用せずにクロックの位相情報をバイナリ値に変換するので高速化することができ、かつ２個のラッチ回路と１個の加算器で繰り返し加算する累積が可能なので、画素数やフレームビット、変換ビット幅などを増加させても、回路規模の増加を抑制しつつ、高画質で高速処理を行うことが可能となる。
【図面の簡単な説明】
【０００９】
【図１Ａ】図１Ａは、実施の形態１に係る固体撮像装置の構成例を示すブロック図である。
【図１Ｂ】図１Ｂは、実施の形態１に係る撮像システムの構成を示すブロック図である。
【図２Ａ】図２Ａは、Ｐ＝２の場合のバイナリ値と位相シフトコードとの対応関係を示す図である。
【図２Ｂ】図２Ｂは、Ｐ＝２の場合の位相シフトコードとして出力される２つのクロック信号を示す図である。
【図２Ｃ】図２Ｃは、Ｐ＝４の場合のバイナリ値と位相シフトコードとの対応関係を示す図である。
【図２Ｄ】図２Ｄは、Ｐ＝４の場合の位相シフトコードとして出力される４つのクロック信号を示す図である。
【図３】図３は、実施の形態１に係るカラムＡ／Ｄ変換回路の構成例をより詳細に示したブロック図である。
【図４】図４は、変換回路の入出力の関係を示す図である。
【図５】図５は、加算器の入出力の関係を示す図である。
【図６Ａ】図６Ａは、信号選択回路の構成例を示す回路図である。
【図６Ｂ】図６Ｂは、信号選択回路の入出力関係を示す図である。
【図７】図７は、実施の形態１および実施の形態２のＡ／Ｄ変換動作例を示すフローチャートである。
【図８】図８は、実施の形態１での、カラムＡ／Ｄ変換回路内の信号のタイミングチャートである。
【図９】図９は、実施の形態１での、Ａ／Ｄ変換完了の場合のタイミングチャートである。
【図１０】図１０は、実施の形態２に係る固体撮像装置の構成例を示すブロック図である。
【図１１】図１１は、実施の形態２に係るカラムＡ／Ｄ変換回路の構成例をより詳細に示したブロック図である。
【図１２】図１２は、実施の形態２での、カラムＡ／Ｄ変換回路内の信号のタイミングチャートである。
【図１３】図１３は、実施の形態２での、Ａ／Ｄ変換完了の場合のタイミングチャートである。
【図１４】図１４は、実施の形態３に係る固体撮像装置の構成例を示すブロック図である。
【図１５】図１５は、実施の形態３に係るカラムＡ／Ｄ変換回路の構成をより詳細に示したブロック図である。
【図１６】図１６は、実施の形態３におけるＡ／Ｄ変換動作例を示すフローチャートである。
【図１７】図１７は、実施の形態３での、カラムＡ／Ｄ変換回路内の信号のタイミングチャートである。
【図１８】図１８は、実施の形態３での、Ａ／Ｄ変換完了の場合のタイミングチャートである。
【発明を実施するための形態】
【００１０】
（実施の形態１）
以下、実施の形態について図面を参照しながら説明する。なお、以下の実施の形態は、本質的に好ましい例示であって、本開示、その適用物、あるいはその用途の範囲を制限することを意図するものではない。なお、実施の形態において同じ符号を付した構成要素は同様の動作を行うので、重複する説明については省略している。
【００１１】
図１Ａは、実施の形態１に係る固体撮像装置１０００の構成例を示すブロック図である。また、図１Ｂは、実施の形態１に係る撮像システム１００の構成例を示すブロック図である。図１Ｂに示すように撮像システム１００は、光学系９００、固体撮像装置１０００、及び画像信号処理ＬＳＩ１００１（画像信号処理部）を備えている。
【００１２】
光学系９００は、レンズ９０１と、メカニカルシャッタ９０２とで構成されている。レンズ９０１は、被写体からの光（例えば可視光）を集光して、固体撮像装置１０００の撮像領域上に画像イメージを形成する。また、メカニカルシャッタ９０２は、レンズ９０１と固体撮像装置１０００の間の光路上に位置し、撮像領域上に導かれる光量を制御する。
【００１３】
画像信号処理部１００１は、固体撮像装置１０００が出力したデジタルデータに対して各種信号処理（画像処理）を行う外部ＬＳＩである。
【００１４】
図１Ａに示す固体撮像装置１０００は、画素アレイ１０２、複数のカラムＡ／Ｄ変換回路１０６、行走査回路９３０、Ｄ／Ａ変換回路１０５、クロック生成回路１２０、位相シフトコード生成回路１３０、タイミング生成回路３６０、メモリアレイ１４０を備えている。
【００１５】
画素アレイ１０２は、複数の画素１０１が行列状に配置されている。ここで、画素１０１は、例えば、フォトダイオードやフォトゲートなどの光感応素子や、アモルファスシリコンによる光電変換膜、有機光電変換膜のような、光電変換素子と、光電変換により生じた信号を読み出すためのデバイス構造とを有する。画素１０１は、例えば、光電変換素子と、転送トランジスタ、リセットトランジスタ、増幅トランジスタなどを有している。
【００１６】
複数のカラムＡ／Ｄ変換回路１０６のそれぞれは、画素１０１の１列、又は複数列ごとに設けられ、画素１０１から出力されたアナログ信号をデジタル信号に変換して保持する。図１ＡではカラムＡ／Ｄ変換回路１０６は列毎に設けられている例を示している。これらのカラムＡ／Ｄ変換回路１０６の構成は、後に詳述する。なお、固体撮像装置１０００は、これらのカラムＡ／Ｄ変換回路１０６で変換、及び保持されたデジタル信号を出力バッファ１０９から順次出力制御する列走査部も備えている。
【００１７】
Ｄ／Ａ変換回路１０５はアナログランプ電圧Ｓ１２２（三角波）を生成する。このアナログランプ電圧Ｓ１２２はカラムＡ／Ｄ変換回路１０６の比較器１０７に入力されている。
【００１８】
行走査回路９３０は行単位で画素１０１からの信号の読み出し走査を行う。
【００１９】
共通ライトバス４４０はカラムＡ／Ｄ変換回路１０６から出力されたデジタル信号を伝送する出力信号バスである。加算結果信号Ｓ３９０はｚビット（ｚは正の整数）の幅を有し、カウント信号Ｓ４００はｋビット（ｋは正の整数）の幅を有している。共通ライトバス４４０を介して合計（ｋ＋ｚ）ビットの幅のデジタルデータをメモリアレイ１４０に書き込みを行う。Ａ／Ｄ変換された画素データ（デジタル信号）は出力バッファ１０９を通して、画像信号処理ＬＳＩ１００１に出力される。画像信号処理ＬＳＩ１００１では、入力された画素データに各種信号処理が行われ、例えばカメラのディスプレイなどに画像が映し出される。
【００２０】
クロック生成回路１２０は、基準クロック信号としてのクロック信号Ｓ１２１を位相シフトコード生成回路１３０に供給する。
【００２１】
位相シフトコード生成回路１３０はクロック信号Ｓ１２１に対して位相がそれぞれπ／ｍずれた（ｍ−１）個（ｍは２以上の自然数）のクロック信号を生成し、クロック信号Ｓ１２１と合わせて、ｍ個のクロック信号を出力する。ｍ個のクロック信号を位相差信号群４２０と呼ぶ。本実施の形態では、ｍ＝４であり、位相シフトコード生成回路１３０が出力する位相差クロック信号群Ｓ４２０はクロック信号Ｓ１２１と、クロック信号Ｓ１２１に対して位相がπ／４、π／２、３π／４ずれた３個のクロック信号を含む。位相シフトコード生成回路１３０では、クロック信号Ｓ１２１より４ビットの位相差クロック信号群Ｓ４２０（ＰＳＣＫ）を生成して出力している。
【００２２】
位相シフトコード生成回路１３０が出力する位相差クロック信号群Ｓ４２０は、位相シフトコードである。本明細書において、「位相シフトコード」とは、バイナリ値に対応する符号であり、バイナリ値が１増減する場合にビットが１つだけ変化する二進数であって、値が増えるにしたがって下位ビットから上位ビットへとビットが順次変化していくコードのことを意味する。すなわち、ビット幅をＰとするときの位相シフトコードでは、「全ビット０」→「最下位ビットのみ１」→「下位２ビットのみ１１」、・・・と順次１が増え、全ビットが１になると、今度は「最下位ビットのみ０」→「下位２ビットのみ００」、・・・と順次０が増え、全ビットが０に戻る。よって位相シフトコードでは計２Ｐ通りの区別ができる。例えば図２Ａは、Ｐ＝２の場合のバイナリ値と位相シフトコードとの対応関係を示す図である。図２Ｂは、Ｐ＝２の場合の位相シフトコードとして出力される２つのクロック信号を示す図である。また、図２Ｃは、Ｐ＝４の場合のバイナリ値と位相シフトコードとの対応関係を示す図である。図２Ｄは、Ｐ＝４の場合の位相シフトコードとして出力される４つのクロック信号を示す図である。本実施の形態では、位相シフトコード生成回路１３０は、既述のとおりｍ＝４（つまりＰ＝４）の例を示す。位相差クロック信号群Ｓ４２０のＰＳＣＫ［０］にはクロック信号Ｓ１２１が出力される。ＰＳＣＫ［１］にはクロック信号Ｓ１２１と同一周期で位相がπ／４ずれたクロック信号が出力される。ＰＳＣＫ［２］にはクロック信号Ｓ１２１と同一周期で位相がπ／２ずれたクロック信号が出力される。ＰＳＣＫ［３］にはクロック信号Ｓ１２１と同一周期で位相が３π／４ずれたクロック信号が出力される。
【００２３】
タイミング生成回路３６０は固体撮像装置１０００の動作モードの切り替えを行っており、クロック生成回路１２０の制御や、画素１０１からの信号読み出しの制御信号、カラムＡ／Ｄ変換回路１０６の制御信号を生成する。なお、タイミング生成回路３６０は、行走査回路９３０、クロック生成回路１２０にも各種制御信号を供給している。
【００２４】
次に、カラムＡ／Ｄ変換回路１０６の詳細について説明する。
【００２５】
図３は、実施の形態１に係るカラムＡ／Ｄ変換回路１０６の構成例をより詳細に示したブロック図である。各カラムＡ／Ｄ変換回路１０６は比較器１０７、第１ラッチ回路３１０、変換回路３２０、加算器３３０、第２ラッチ回路３４０、リップルカウンタ３５０、信号選択回路５１０を備えている。図３ではｍ＝４すなわち４個の位相差クロック信号群Ｓ４２０の位相情報をバイナリ値に変換する回路の例を示している。
【００２６】
なお、図３の比較器１０７、ラッチ回路３１１、信号選択回路５１０およびリップルカウンタ３５０を含む回路は、画素値を表わすアナログ信号を、上位ビットと下位ビットとからなるデジタル信号の上位ビットに変換する第１変換部を構成する。また、図３の第１ラッチ回路３１０、変換回路３２０、加算器３３０および第２ラッチ回路３４０を含む回路は、前記アナログ信号を前記デジタル信号の下位ビットに変換する第２変換部を構成する。
【００２７】
比較器１０７は、画素１０１からのアナログ信号である画素信号（信号電圧）Ｓ１０３と、アナログランプ信号である参照電圧とを比較し、比較結果を出力する。そのため、図３に示すように、この比較器１０７には、読み出し信号線１０３を介して、対応した列の読み出し信号線１０３が一方の入力部に接続されて、画素信号Ｓ１０３が入力されている。また、比較器１０７は、もう一方の入力部に、Ｄ／Ａ変換回路１０５が生成したアナログランプ電圧Ｓ１２２が参照電位として入力されている。さらに、比較器１０７には、タイミング生成回路３６０からのカウント開始信号Ｓ１２４も入力されている。このカウント開始信号Ｓ１２４は、カウント開始時に比較器１０７の出力を１‘ｂ１にセットする信号である。ここで、１‘ｂ１は、１ビット信号の値がハイレベル（Ｈレベル）であることを示している。
【００２８】
第１ラッチ回路３１０は、位相差クロック信号群Ｓ４２０と同数のラッチ回路３１１を備えている。本実施の形態は第１ラッチ回路３１０が４個のラッチ回路３１１を備えた例である。位相差クロック信号群Ｓ４２０は位相差クロック信号Ｓ４２１と、位相差クロック信号Ｓ４２１から位相がπ／４ずれた位相差クロック信号Ｓ４２２と、位相がπ／２ずれた位相差クロック信号Ｓ４２３と、位相が３π／４ずれた位相差クロック信号Ｓ４２４から構成されている。第１ラッチ回路３１０のクロック入力は比較結果信号Ｓ１２３が入力され、Ｄ入力には位相差クロック信号群Ｓ４２０が入力されている。第１ラッチ回路３１０のＱ出力は比較結果信号Ｓ１２３がＨレベル（１‘ｂ１）からＬレベル（１’ｂ０）に反転した時点での、位相差クロック信号群Ｓ４２０の位相情報を出力する。
【００２９】
変換回路３２０は、位相差クロック信号群Ｓ４２０の位相情報をバイナリ値に変換する回路である。図３では４個の位相差クロック信号の位相情報から３ビットのバイナリ値に変換する回路例である。変換回路３２０は３つのＸＯＲ回路３２１から構成されている。図４は、変換回路３２０の入出力の関係を示す図である。図４に示すように、変換回路３２０は４個の位相差クロック信号に対して、３ビットのバイナリ信号を出力する。本実施の形態では、４ビットの位相差クロック信号の位相情報を持った第１ラッチ出力信号Ｓ３７０を入力として、３ビットのバイナリ変換信号Ｓ３８０を出力する。
【００３０】
加算器３３０は、フルアダー３３１を１個又は複数個から構成される。本実施の形態は３ビットのバイナリ値に対してフルアダー３３１を３個備えた例である。フルアダー３３１は３つの入力端子である入力Ａ、入力Ｂ、桁上げ入力Ｘと、２つの出力端子である加算結果Ｓ、桁上げ出力Ｃを持つ。図５は、加算器３３０の入出力の関係を示す図である。図５に示すように３つの入力端子の値によって、加算結果Ｓと桁上げ出力Ｃが決定する。フルアダー３３１の下位ビットの桁上げ出力Ｃを上位ビットの桁上げ入力Ｘに接続することによって、任意のビット数の加算が可能となる。本実施の形態では３ビットの加算が可能となっている。また最下位ビットの桁上げ入力信号Ｓ４６０はＬレベル（１‘ｂ０）に固定されている。フルアダー３３１のＡ入力にはバイナリ変換信号Ｓ３８０が入力され、Ｂ入力には第２ラッチ回路３４０（後述）のＱ出力が入力される。加算結果信号Ｓ３９０は３ビット幅であり、第２ラッチ回路３４０のＤ入力と、共通ライトバス４４０に接続されている。最上位ビットの桁上げ出力信号Ｓ４９０は信号選択回路５１０に接続されている。
【００３１】
第２ラッチ回路３４０は、複数個のＤ型フリップフロップ３４１から構成され、加算器３３０と共に繰り返し加算する累算を可能にする累算器として機能する。本実施の形態では３ビットのバイナリ値に対してＤ型フリップフロップ３４１を３個備えた例である。Ｄ型フリップフロップ３４１のＤ入力には加算器３３０の加算結果信号Ｓ３９０が入力され、クロック入力にはタイミング生成回路３６０で生成されたラッチ制御クロック信号Ｓ４１０が入力される。ラッチ制御クロック信号Ｓ４１０がＬレベル（１‘ｂ０）からＨレベル（１’ｂ１）に反転した時点の、加算結果信号Ｓ３９０がＱ出力から第２ラッチ出力信号Ｓ３８０として出力される。Ｄ型フリップフロップはリセット端子（図示せず）を持ち、初期化信号Ｓ１２５をＬレベル（１‘ｂ０）からＨレベル（１’ｂ１）に反転した際、内部状態は初期値にセットされる。
【００３２】
信号選択回路５１０の構成例を示す回路図を図６Ａに示す。信号選択回路５１０は、図６Ａのようにセレクタ回路５１１とＸＯＲ回路５１２から構成され、２つの入力端子（Ａ、Ｂ）と、１つの切り替え端子（Ｓ）、１つの出力端子（Ｙ）を備える。切り替え端子Ｓに入力された信号に応じて、入力端子を選択し、出力端子Ｙより出力する。入力端子Ａにはカウンタ用クロック信号Ｓ４８０が入力され、入力端子Ｂには加算器の最上位ビットの桁上げ出力信号Ｓ４９０が入力される。切り替え端子Ｓにはタイミング生成回路３６０で生成された選択信号Ｓ５２０が入力され、出力端子Ｙはリップルカウンタ３５０のクロック入力に接続される。図６Ｂは、信号選択回路の入出力関係を示す図である。図６Ｂのように切り替え端子ＳがＬレベル（１‘ｂ０）の場合、入力端子Ａの信号が出力端子Ｙから出力される。切り替え端子ＳがＨレベル（１‘ｂ１）の場合、入力端子ＢがＨレベル（１‘ｂ１）のとき、リップルカウンタ３５０のカウントを進めるため、入力端子Ａの反転信号が出力端子Ｙから出力され、リップルカウンタ３５０のクロック入力を反転させる。入力端子ＢがＬレベル（１’ｂ０）のとき、リップルカウンタ３５０のカウントを進めないため、入力端子Ａと同じ信号が出力端子Ｙから出力され、リップルカウンタ３５０のクロック入力は反転しない。
【００３３】
リップルカウンタ３５０は、カウンタ用クロック信号Ｓ４８０をカウントして、比較結果信号Ｓ１２３がＨレベル（１‘ｂ１）からＬレベル（１’ｂ０）に反転した時点のカウント値をカウント信号Ｓ４００として保持する。カウンタ用クロック信号Ｓ４８０は位相差クロックＳ３７４の反転信号である。リップルカウンタ３５０はｋビット（ｋは正の整数）のカウンタで位相差クロックＳ３７４の立ち下がりエッジのカウントを行う。リップルカウンタ３５０の出力はｋビット幅であり、共通ライトバス４４０に接続されている。
【００３４】
次に、実施の形態１に係る固体撮像装置１０００におけるＡ／Ｄ変換動作（駆動方法）の詳細を説明する。
【００３５】
図７は、Ａ／Ｄ変換動作例を示すフローチャートである。また、図８は、カラムＡ／Ｄ変換回路１０６内の信号のタイミングチャートである。図７に示すように、固体撮像装置１０００におけるＡ／Ｄ変換動作は、主に４つのステップによって行われる。１つ目のステップは初期化ステップＳＴ０１、２つ目のステップはカウントステップＳＴ０２、３つ目のステップは桁上げステップＳＴ０３、４つ目のステップはホールドステップＳＴ０４である。
【００３６】
始めに、初期化ステップＳＴ０１では、初期化信号Ｓ１２５（図示せず）により、カラムＡ／Ｄ変換回路１０６内のリップルカウンタ３５０及び第２ラッチ回路３４０の初期化する。また、このステップではＤ／Ａ変換回路１０５はアナログランプ電圧Ｓ１２２を比較器１０７の一方の入力部に供給する。行走査回路９３０が所定の行を選択すると、選択された行の画素１０１が画素信号Ｓ１０３を出力し、比較器１０７の他方の入力部には画素信号Ｓ１０３が供給される。これにより、初期化ステップＳＴ０１は完了となる。なお、図８では、前記各ステップをＡＤＣ−ＳＴＥＰの欄に示してあり、初期化ステップＳＴ０１は、ＡＤＣ−ＳＴＥＰの欄でＩＮＩとなっている期間である。
【００３７】
カウントステップＳＴ０２では、タイミング生成回路３６０のカウント開始信号Ｓ１２４により、全列の比較器１０７の出力がＨレベル（１‘ｂ１）にセットされ、位相シフトコード生成回路１３０で生成された位相差クロック信号群Ｓ４２０が全列のカラムＡ／Ｄ変換回路１０６に入力される。
【００３８】
ある列において、比較器１０７に入力された２つの信号（画素信号Ｓ１０３とアナログランプ電圧Ｓ１２２）の大小関係が入れ替わると、比較結果信号Ｓ１２３がＨレベル（１‘ｂ１）からＬレベル（１’ｂ０）に反転する。第１ラッチ回路３１０では比較結果信号Ｓ１２３が反転した時点での位相差クロック信号群Ｓ４２０の位相情報を保持する。比較結果信号Ｓ１２３が反転した時点での位相情報は変換回路３２０を介してバイナリ値に変換され、バイナリ変換信号Ｓ３８０として加算器３３０に入力される。なお、第１ラッチ回路３１０の位相差クロック信号Ｓ４２１（ＰＳＣＫ［０］）、位相差クロック信号Ｓ４２２（ＰＳＣＫ［１］）、位相差クロック信号Ｓ４２３（ＰＳＣＫ［２］）の位相情報を保持するラッチ回路３１１は、Ｄ型フリップフロップでもよい。また同時にリップルカウンタ３５０のカウントが止まり、リップルカウンタ３５０に位相差クロックＳ３７４の立ち下がりエッジのカウント値が保持される。前記カウント開始から全列のカウント完了までがカウントステップＳＴ０２である。なお、カウントステップＳＴ０２は、図８のタイミングチャートでは、ＡＤＣ−ＳＴＥＰの欄でＣＯＵＮＴとなっている期間である。
【００３９】
次に、桁上げステップＳＴ０３に移行する。桁上げステップＳＴ０３では、タイミング生成回路３６０で生成された選択信号Ｓ５２０をＬレベル（１‘ｂ０）からＨレベル（１’ｂ１）に反転させ、信号選択回路５１０の出力端子Ｙを入力端子Ｂに切り替え、桁上げ出力信号Ｓ４９０をリップルカウンタ３５０のクロック入力に接続する。次に選択信号Ｓ５２０をＨレベル（１‘ｂ１）からＬレベル（１’ｂ０）に反転させ、信号選択回路５１０の出力端子Ｙを入力端子Ａに切り替え、カウンタ用クロック信号Ｓ４８０をリップルカウンタ３５０のクロック入力に接続する。桁上げ出力信号Ｓ４９０がＨレベル（１‘ｂ１）の場合、リップルカウンタ３５０のクロック入力に立ち上がりエッジと立ち下がりエッジが１回ずつ発生し、カウント値を“１”進める。また桁上げ出力信号Ｓ４９０がＬレベル（１‘ｂ０）の場合、立ち上がりエッジと立ち下がりエッジは発生せず、カウント値は進まない。なお、桁上げステップＳＴ０３は、図８のタイミングチャートでは、ＡＤＣ−ＳＴＥＰの欄でＣＡＲＲＹとなっている期間である。
【００４０】
以上の動作より、画素１０１から読み出された画素信号Ｓ１０３（アナログ信号）が、リップルカウンタ３５０に保持されたカウント信号Ｓ４００（デジタル信号）、及び加算器に保持された加算結果信号Ｓ３９０（デジタル信号）にＡ／Ｄ変換されたことになる。ここで出力バッファ１０９からＡ／Ｄ変換値が出力すると、Ａ／Ｄ変換完了となる。図９は、Ａ／Ｄ変換完了の場合のタイミングチャートである。図９の例ではカラムＡ／Ｄ変換回路１０６からの出力は、加算結果信号Ｓ３９０（Ｓ出力端子）の値である６を下位３ビットとし、カウント信号Ｓ４００（カウント値）の値である１を上位ビットとした値１４が出力される。これにより、リップルカウンタ３５０の持つビット精度に加算器３３０の３ビット分が増えたことになる。
【００４１】
また、デジタル垂直画素加算を行う場合のように、続けて、次行の読み出しを行い、カラムＡ／Ｄ変換回路１０６内で保持している値からカウント開始する場合には、ホールドステップＳＴ０３に移行する。図８ではＨＯＬＤ期間がこれに対応する。ホールドステップＳＴ０４では、まず、タイミング生成回路３６０で生成されるラッチ制御クロック信号Ｓ４１０が、Ｌレベル（１‘ｂ０）からＨレベルに（１’ｂ１）に反転する。これにより、加算器３３０の加算結果信号Ｓ３９０が第２ラッチ回路３４０に保持される。
【００４２】
ラッチ制御クロック信号Ｓ４１０が、Ｌレベル（１‘ｂ０）からＨレベルに（１’ｂ１）に反転した時点で、加算器３３０の入力端子Ｂには加算結果信号Ｓ３９０が保持された第２ラッチ出力信号Ｓ４３０が入力される。その後、ラッチ制御クロック信号Ｓ４１０が、Ｈレベル（１‘ｂ１）からＬレベルに（１’ｂ０）に反転させる。これと並行してＤ／Ａ変換回路１０５からアナログランプ電圧Ｓ１２２の初期値を比較器１０７の一方の入力部に供給する。行走査回路９３０で選択した行の画素１０１から画素信号Ｓ１０３を読み出し、比較器１０７の他方の入力部に当該画素信号Ｓ１０３を供給し、ホールドステップＳＴ０４は完了となる。
【００４３】
ホールドステップＳＴ０４が完了すると再びカウントステップＳＴ０２に移行する。カウントステップＳＴ０２は、前述したとおりのカウントステップ動作を行う。カウントステップＳＴ０２を完了した後、桁上げステップＳＴ０３に移行する。桁上げステップＳＴ０３は、前述したとおりの桁上げ動作を行う。
【００４４】
以降は、図７に示したフローチャートに従って、ホールドステップＳＴ０４と、カウントステップＳＴ０２と、桁上げステップＳＴ０３を所望の回数（デジタル垂直画素加算を行う回数分）だけ繰り返す。桁上げステップＳＴ０３が完了した時点でデジタル値を読み出すことで、Ａ／Ｄ変換が完了となる。
【００４５】
上述の動作を行うことで、図８のタイミングチャートに示すように、再カウント開始時に加算結果が第２ラッチ回路３４０に保持され、加算器３３０のＢ入力端子に入力される。したがって、比較器１０７の比較結果信号Ｓ１２３をＨレベル（１‘ｂ１）に戻し、加算器３３０のＡ入力端子に次行の画素信号Ｓ１０３を変換したバイナリ値を入力すれば、繰り返し加算が可能となる。
【００４６】
以上のＡ／Ｄ変換動作が全ての列の画素信号Ｓ１０３について、各列の比較結果信号Ｓ１２３の反転タイミングの違いを除き、同時並列的に行われる。リップルカウンタ３５０で所定のビット幅のカウントを終了した後、加算器３３０の加算結果信号Ｓ３９０とリップルカウンタ３５０のカウント信号Ｓ４００が転送クロック（図示せず）によってメモリアレイ１４０に転送され、その後、列走査部（図示せず）によって列ごとの加算結果信号Ｓ３９０とカウント信号Ｓ４００とが同時に読み出され、出力バッファ１０９からＡ／Ｄ変換値として出力される。
【００４７】
以上のように、実施の形態１に係る固体撮像装置は、一般的な固体撮像装置では、下位ビットをバイナリ値に変換を行う際、パルス信号を用いて位相情報をパルス列に変換し、複数回のパルス信号が必要だったのに対して、変換回路３２０を用いて、バイナリ値を並列出力すれば、複数のパルス列が不要となる。例えば３ビットのバイナリ値の変換を行う場合、一般的な固体撮像装置では、８クロック必要だったのに対して、本実施の形態ではクロックが不要となる。すなわち、Ｎビット（Ｎは正の整数）のバイナリ値に変換を行う際、２Ｎクロックが不要となり、バイナリ値の変換に時間を短縮することができる。
【００４８】
また、一般的な固体撮像装置では、加算を行うためには、保持するデジタル値分のラッチ回路と、加算回数分の加算器が必要だったのに対して、２個のラッチ回路と１個の加算器をフィードバックするように接続することによって、複数回の加算に対応することができる。例えば、３回のカウントを繰り返し加算する場合、一般的な固体撮像装置では、３個のラッチ回路と２個の加算器が必要であったのに対し、本実施の形態においては、２個のラッチ回路と１個の加算器ですみ、ラッチ回路に要する回路面積を２／３、加算器に要する面積を１／２に削減できる。
【００４９】
また、Ｍ回（Ｍは２以上の整数）のカウントを繰り返し加算する固体撮像装置において、ラッチ回路面積を２／Ｍに、加算器面積を１／（Ｍ−１）に回路面積を削減できることを意味しており、カウントステップを繰り返す回数が多くなるほど、一般的な固体撮像装置と比較してラッチ回路と加算器に要する回路面積を大幅に削減することが可能となる。
【００５０】
すなわち、本実施の形態によれば、画素数やフレームレート、変換ビット幅などが増加しても、回路規模の増加を抑制しつつ、高画質で高速処理ができるようにすることが可能になる。
【００５１】
以上説明してきたように本実施の形態における固体撮像装置は、画素値を表わすアナログ信号を、上位ビットと下位ビットとからなるデジタル信号の上位ビットに変換する第１変換部と、前記アナログ信号を前記デジタル信号の下位ビットに変換する第２変換部とを備え、前記第２変換部は、前記第１変換部における前記上位ビットへの変換タイミングで、互いに位相差を有する複数のクロック信号を位相情報としてラッチする第１ラッチ回路３１０と、前記位相情報をバイナリ値に変換することにより、前記デジタル信号の下位ビットを生成する変換回路３２０と、加算器３３０と、前記加算器の加算結果をラッチする第２ラッチ回路３４０と、を備え、前記加算器３３０は、前記変換回路３２０により変換された前記バイナリ値と前記第２ラッチ回路にラッチされた値とを加算する。
【００５２】
この構成によれば、パルス列を使用せずにクロックの位相情報をバイナリ値に変換するので高速化することができる。さらに、２個の第１および第２ラッチ回路と１個の加算器で繰り返し加算する累積が可能なので、画素数やフレームビット、変換ビット幅などを増加させても、回路規模の増加を抑制しつつ、高画質で高速処理を行うことが可能となる。
【００５３】
ここで、第１変換部は、例えば、図３の比較器１０７、ラッチ回路３１１、セレクタ５１０およびリップルカウンタ３５０を含む回路として構成してもよい。
【００５４】
ここで、第２変換部は、例えば、図３の第１ラッチ回路３１０、変換回路３２０、加算器３３０および第２ラッチ回路３４０を含む回路として構成してもよい。
【００５５】
また、前記第１変換部は、アナログランプ信号のレベルとアナログ信号のレベルとを比較する比較回路１０７と、アナログランプ信号のレベルとアナログ信号のレベルとの比較結果が一致を示すまでの時間をカウントすることによって、アナログ信号からデジタル信号の上位ビットを生成するカウンタ３５０とを備えてもよい。
【００５６】
また、本実施の形態における固体撮像装置は、光を受光して光電変換を行う画素１０１と、前記画素１０１からのアナログ信号をデジタル信号に変換するＡ／Ｄ変換回路１０６と、を備え、前記Ａ／Ｄ変換回路１０６は、前記アナログ信号とアナログランプ信号との電圧比較の結果を示す比較結果信号を出力する比較器１０７と、同じ周期で互いに位相差を有する複数のクロック信号を生成するクロック生成回路１３０と、前記比較結果信号が反転するまでの時間をカウントすることにより前記デジタル信号の上位ビットを生成するリップルカウンタ３５０と、前記比較結果信号が反転したとき、前記複数のクロック信号のそれぞれの値を位相情報をとしてラッチする第１ラッチ回路３１０と、前記位相情報を、前記基準クロック信号との位相差を示すバイナリ値に変換することにより前記デジタル信号の下位ビットを生成する変換回路３２０と、加算器３３０と、前記加算器３３０の加算結果をラッチする第２ラッチ回路３４０とを備え、前記変換回路３２０は、組み合わせ回路として構成され、前記加算器３３０は、前記変換回路３２０により変換された前記バイナリ値と前記第２ラッチ回路３４０にラッチされた値とを加算する。
【００５７】
この構成によれば、位相情報からバイナリ値への変換を高速化し、かつ、画素データを繰り返し加算する累算を小さい回路規模で実現することができる。
【００５８】
ここで、前記複数のクロック信号は、ｍ（ｍは２以上の整数）個のクロック信号であり、前記第１ラッチ回路３１０は、ｍビットの前記位相情報をラッチするようにしてもよい。
【００５９】
ここで、前記加算器３３０は、（ｍ−１）個のフルアダー３３１を含み、前記第２ラッチ回路３４０は、前記加算器３３０の加算結果である（ｍ−１）ビットの加算結果を保持するようにしてもよい。
【００６０】
ここで、前記変換回路３２０は、２（ｍ−１）個の位相差を示す前記位相情報を（ｍ−１）ビットのバイナリ値に変換するようにしてもよい。
【００６１】
ここで、前記リップルカウンタ３５０は、前記アナログランプ信号の変化開始から前記比較結果信号が反転するまでの時間を、前記複数のクロック信号中の基準クロック信号を用いてカウントすることにより、前記デジタル信号の上位ビットを生成するようにしてもよい。
【００６２】
ここで、前記リップルカウンタ３５０のクロック入力部に入力する信号を、制御信号に応じて、カウンタ用クロック信号と、前記加算器の最上位ビットの桁上げ信号とで切り替える信号選択回路５１０を備えてもよい。
【００６３】
なお、実施の形態１においては、画素の構成は特に限定されない。例えば、裏面照射型構造や有機光電変換膜、画素サイズを大きくした構成のように、種々の構成を採用できる。また、裏面照射型構造や有機光電変換膜、画素サイズを大きくした構成のように、画素１０１（感応素子）における光利用効率が向上するような画素を構成した場合には、画素１０１からの読み出し信号（アナログ信号）量が増大し、結果的にＡ／Ｄ変換に要する時間が長くなる。前記各実施の形態では、Ａ／Ｄ変換に要する時間を維持しながら、Ａ／Ｄ変換後のビット精度を向上できるので、このような画素の構成ではより大きな効果が期待できる。
【００６４】
また、前記各実施の形態の光学系９００はメカニカルシャッタを含むものとして説明したが、これを含まない場合であっても、本説明の効果には影響を及ぼさない。
【００６５】
（実施の形態２）
以下、図面を参照しながら、実施の形態２に係る固体撮像装置の構成及び動作について、第１の実施の形態との相違点を中心に説明する。
【００６６】
図１０は、実施の形態２に係る固体撮像装置２０００の構成例を示すブロック図である。図１０に示すように、実施の形態２の固体撮像装置２０００では、図１Ａに示した固体撮像装置１０００のカラムＡ／Ｄ変換回路１０６をカラムＡ／Ｄ変換回路６００に置き換えたものである。この変更に伴って、タイミング生成回路３６０の構成も変更が加えられている。本実施の形態でもカラムＡ／Ｄ変換回路６００は、図１０に示すように列ごとに設けてある。
【００６７】
図１１は、実施の形態２に係るカラムＡ／Ｄ変換回路６００の構成例をより詳細に示したブロック図である。このカラムＡ／Ｄ変換回路６００は、比較器１０７、第１ラッチ回路３１０、変換回路３２０、加算器３３０、第２ラッチ回路３４０、信号選択回路５１０、Ｕ／Ｄ切替セレクタ（反転セレクタ）６１０、Ｕ／Ｄリップルカウンタ６５０を備えている。
【００６８】
Ｕ／Ｄ切替セレクタ６１０は、複数のセレクタ回路６１１と複数のインバータ回路６１２で構成される。タイミング生成回路３６０で生成されるＵ／Ｄ制御信号Ｓ６４０に応じて、バイナリ変換信号Ｓ３８０と、桁上げ出力信号Ｓ４９０と、桁上げ入力信号Ｓ４６０を反転もしく正転させる。図１１ではバイナリ変換信号３ビットと桁上げ出力信号１ビットと桁上げ入力信号１ビットの合計５ビットの信号の例である。デジタル相関二重サンプリング（ＣＤＳ）のようにデジタル信号の減算を行いたい場合、バイナリ変換信号Ｓ３８０を２の補数にするため、Ｕ／Ｄ制御信号Ｓ６４０をＬレベル（１‘ｂ０）とし、インバータ回路６１２を介してバイナリ変換信号Ｓ３８０を反転させる。さらに“１”を加えるため、加算器３３０の桁上げ入力信号Ｓ４６０の“０”固定入力を反転させて、“１“を入力する。また減算する際、桁下げを行うため、インバータ回路６１２を介して桁上げ信号Ｓ４９０を反転させる。正転の場合は、Ｕ／Ｄ制御信号をＨレベル（１’ｂ１）とし、バイナリ変換信号Ｓ３８０を正転のまま出力させる。
【００６９】
Ｕ／Ｄリップルカウンタ６５０はＵ／Ｄ制御信号Ｓ６４０に応じて、カウントアップもしくはカウントダウンを行う。Ｕ／Ｄリップルカウンタ６５０はカウンタ用クロック信号Ｓ４８０をカウントして、比較結果信号Ｓ１２３が反転した時点でのカウント値を保持する。Ｕ／Ｄ制御信号がＬレベル（１‘ｂ０）の場合、カウントダウンを行い、Ｈレベル（１’ｂ１）の場合、カウントアップを行う。
【００７０】
次に、実施の形態２に係る固体撮像装置１０００におけるＡ／Ｄ変換動作（駆動方法）の詳細を説明する。なお、固体撮像装置２０００において、Ａ／Ｄ変換動作は、実施の形態１と同様に図７のフローチャートに沿って行われる。
【００７１】
図１２は、実施の形態２での、カラムＡ／Ｄ変換回路６００内の信号のタイミングチャートである。図１２では、ｍ＝４の場合の、初期化ステップＳＴ０１からカウントステップＳＴ０２（カウントダウン）、桁上げステップＳＴ０３、ホールドステップＳＴ０４、カウントステップＳＴ０２（カウントアップ）、桁上げステップＳＴ０３へ移行する場合の、タイミングチャートを示している。
【００７２】
初期化ステップＳＴ０１時にはＵ／Ｄリップルカウンタ６５０の動作などを確定するために、Ｕ／Ｄ制御信号Ｓ６４０の値が確定している必要がある。そこで、初期化ステップＳＴ０１では、実施の形態１の初期化ステップＳＴ０１の動作に加えて、Ｕ／Ｄ制御信号Ｓ６４０の値を確定する。ここでは、初期化ステップＳＴ０１後のカウントステップＳＴ０２はカウントダウン状態としている。したがって、初期化ステップＳＴ０１時にタイミング生成回路３６０は、Ｕ／Ｄ制御信号Ｓ６５０をＬレベル（１‘ｂ０）の値に確定している。なお、初期化ステップＳＴ０１後のカウントステップＳＴ０２においてカウントアップを行う場合、タイミング生成回路３６０が、初期化ステップＳＴ０１時に、Ｕ／Ｄ制御信号Ｓ６４０の値をＨレベル（１’ｂ１）に確定するようにしておけばよい。その他の初期化ステップＳＴ０１の動作は実施の形態１と同様である。
【００７３】
初期化ステップＳＴ０１が完了後、カウントステップＳＴ０２に移行する。Ｕ／Ｄ制御信号Ｓ６４０がＬレベル（１‘ｂ０）の場合、カウントダウンとして動作を行う。バイナリ変換信号Ｓ３８０はＵ／Ｄ切替セレクタ６１０を介して信号が反転して、加算器３３０の入力端子Ａに入力される。加算器３３０の最下位ビットの桁上げ入力信号Ｓ４６０にはＬレベル（１’ｂ０）の反転のＨレベル（１’ｂ１）が入力される。これらによってバイナリ変換信号Ｓ３８０の２の補数が加算器３３０に入力され、カウントダウンとして下位ビットの減算が可能となる。
【００７４】
Ｕ／Ｄリップルカウンタ６５０はＵ／Ｄ制御信号Ｓ６４０がＬレベル（１‘ｂ０）の場合、比較結果信号Ｓ１２３が反転するまで、カウントダウンを続け、比較結果信号Ｓ１２３が反転した時点のカウント値を保持する。図１２では立ち下がりエッジをカウントしている。その他の動作は実施の形態１のカウントステップＳＴ０２と同様である。
【００７５】
カウントステップＳＴ０２が完了後、桁上げステップＳＴ０３に移行する。加算器３３０の桁上げ出力信号Ｓ４９０は、Ｕ／Ｄ制御信号Ｓ６４０がＬレベル（１‘ｂ０）の場合、反転して信号選択回路５１０に入力される。桁上げまた桁下げを行うため、選択信号Ｓ５２０をＬレベル（１’ｂ０）からＨレベル（１‘ｂ１）に反転させ、桁上げ出力信号に切り替え、再び選択信号Ｓ５２０をＨレベル（１’ｂ１）からＬレベル（１‘ｂ０）に切り替えてカウンタ用クロックＳ４８０に切り替える。Ｕ／Ｄ制御信号Ｓ６４０がＬレベル（１’ｂ０）かつ桁上げ出力信号Ｓ４９０がＬレベル（１‘ｂ０）の場合、Ｕ／Ｄリップルカウンタ６５０のカウントを“１”戻す。したがって、Ｕ／Ｄ制御信号Ｓ６４０がＬレベル（１‘ｂ０）のカウントダウン動作のときは、桁下げとして動作する。
【００７６】
また、Ｕ／Ｄ制御信号Ｓ６４０がＨレベル（１‘ｂ１）の場合、桁上げ出力信号Ｓ４９０は正転のまま、信号選択回路５１０に入力される。Ｕ／Ｄ制御信号Ｓ６４０がＨレベル（１’ｂ１）かつ桁上げ出力信号Ｓ４９０がＨレベル（１‘ｂ１）の場合、Ｕ／Ｄリップルカウンタ６５０のカウントを“１”進める。したがって、Ｕ／Ｄ制御信号Ｓ６４０がＨレベル（１‘ｂ０）のカウントアップ動作のときは、桁上げとして動作する。その他の動作は実施の形態１の桁上げステップＳＴ０３と同様である。
【００７７】
以上の動作より、画素１０１から読み出された画素信号Ｓ１０３（アナログ信号）が、Ｕ／Ｄリップルカウンタ６５０に保持されたカウント信号Ｓ４００（デジタル信号）、及び加算器に保持された加算結果信号Ｓ３９０（デジタル信号）にＡ／Ｄ変換されたことになる。ここで出力バッファ１０９からＡ／Ｄ変換値が出力すると、Ａ／Ｄ変換完了となる。図１３は、Ａ／Ｄ変換完了の場合のタイミングチャートである。図１３の例ではカラムＡ／Ｄ変換回路６００からの出力は、加算結果信号Ｓ３９０（Ｓ出力端子）の値である２を下位３ビットとし、カウント信号Ｓ４００（カウント値）の値である−２を上位ビットとした値―１４が出力され、カウントダウン動作も実現したことになる。これにより、Ｕ／Ｄリップルカウンタ６５０の持つビット精度に加算器３３０の３ビット分が増えたことになる。
【００７８】
また画素から読み出した信号レベルから、同じく画素から読み出したリセットレベルをオフセットとして差し引く、いわゆるデジタル相関二重サンプリング（デジタルＣＤＳ）を行う場合のように、続けて、電荷の読み出し信号（画素信号Ｓ１０３；アナログ信号）を入力して、カラムＡ／Ｄ変換回路６００内で保持している値からカウント開始する場合には、ホールドステップＳＴ０４に移行する。図１２ではＨＯＬＤ期間がこれに対応する。実施の形態１と同様にホールドステップＳＴ０４では、まず、タイミング生成回路３６０がラッチ制御クロック信号Ｓ４１０をＬレベル（１‘ｂ０）からＨレベル（１’ｂ１）に反転させ、加算結果信号Ｓ３９０を第２ラッチ回路３４０に保持する。その後、ラッチ制御クロック信号Ｓ４１０をＨレベル（１‘ｂ１）からＬレベル（１’ｂ０）に反転させる。
【００７９】
カウントダウンとカウントアップを切り替える場合、Ｕ／Ｄ制御信号Ｓ６４０を反転させる。図１２ではカウントダウンからカウントアップに切り替えるため、Ｕ／Ｄ制御信号Ｓ６４０をＬレベル（１‘ｂ０）からＨレベル（１’ｂ０）に反転させている。Ｕ／Ｄ制御信号Ｓ６４０をＨレベル（１‘ｂ１）に反転させることによって、バイナリ変換信号Ｓ３８０は反転から正転に切り替わり、加算器３３０の桁上げ入力信号Ｓ４６０はＨレベル（１‘ｂ１）からＬレベル（１’ｂ０）に切り替わる。その他の動作は実施の形態１のホールドステップＳＴ０４と同様である。
【００８０】
ホールドステップＳＴ０４が完了すると、実施の形態１と同様に再びカウントステップＳＴ０２に移行する。カウントステップＳＴ０２は、前述したとおりのカウントステップ動作を行う。カウントステップＳＴ０２を完了した後、桁上げステップＳＴ０３に移行する。桁上げステップＳＴ０３は、前述したとおりの桁上げ動作を行う。
【００８１】
以降は、図７に示したフローチャートに従って、ホールドステップＳＴ０４と、カウントステップＳＴ０２と、桁上げステップＳＴ０３を所望の回数（デジタルＣＤＳとデジタル垂直画素加算を行う回数分）だけ繰り返す。桁上げステップＳＴ０３が完了した時点でデジタル値を読み出すことで、Ａ／Ｄ変換が完了となる。
【００８２】
前記の動作を行うことで、図１２のタイミングチャートに示すように、再カウント開始時に加算結果もしくは減算結果が第２ラッチ回路３４０に保持され、加算器３３０のＢ入力端子に入力される。したがって、比較器１０７の比較結果信号Ｓ１２３がＨレベル（１‘ｂ１）に戻して、加算器のＡ入力端子に異なる画素信号Ｓ１０３を変換したバイナリ値を入力すれば、繰り返し、加算減算が可能となる。
【００８３】
以上のＡ／Ｄ変換動作が全ての列の画素信号Ｓ１０３について、各列の比較結果信号Ｓ１２３の反転タイミングの違いを除き、同時並列的に行われる。Ｕ／Ｄリップルカウンタ６５０で所定のビット幅のカウントを終了した後、加算器３３０の加算結果信号Ｓ３９０とＵ／Ｄリップルカウンタ６５０のカウント信号Ｓ４００が転送クロック（図示せず）によってメモリアレイ１４０に転送され、その後、列走査部（図示せず）によって列ごとの加算結果信号Ｓ３９０とカウント信号Ｓ４００とが同時に読み出され、出力バッファ１０９からＡ／Ｄ変換値として出力される。
【００８４】
以上のように、実施の形態２に係る固体撮像装置は、カラムＡ／Ｄ変換回路６００内にＵ／Ｄ切替セレクタ６１０とＵ／Ｄリップルカウンタ６５０を設けて、複数回のカウントアップもしくはカウントダウンを繰り返す場合にも、回路面積の削減が可能となる。すなわちＭ回（Ｍは２以上の整数）のカウントを繰り返す固体撮像装置において、ラッチ回路面積を２／Ｍに、加算器面積を１／（Ｍ−１）に回路面積を削減できる。そして繰り返す回数が多くなるほど、回路面積を削減できる。
【００８５】
特に、デジタルＣＤＳ動作を行う場合は、１回の画素信号のＡ／Ｄ変換でＭ＝２となる。そして、Ａ／Ｄ変換回路にて２行のデジタル画素加算を実現するような場合は、Ｍ＝４となる。この場合、本実施の形態では、一般的な固体撮像装置と比較すると、ラッチ回路面積は１／２に、加算器面積は１／３に削減しながら、Ａ／Ｄ変換時のビット精度を向上できる。また、カラムＡ／Ｄ変換回路にてＮ行のデジタル画素加算を実現する場合は、Ｍ＝２Ｎとなる。この場合を一般的な固体撮像装置と比較すると、本実施の形態では、ラッチ回路面積を１／Ｎに、加算器面積を１／（２Ｎ−１）に削減しながらビット精度を向上できる。
【００８６】
以上説明してきたように本実施の形態における固体撮像装置は、前記変換回路３２０からの前記バイナリ値を２の補数に変換し、当該２の補数、および、前記バイナリ値の一方を選択的に前記加算器に出力する切替セレクタ６１０を備える。
【００８７】
この構成によれば、繰り返し加算する累算において減算することも可能となる。
【００８８】
（実施の形態３）
以下、図面を参照しながら、実施の形態３に係る固体撮像装置の構成及び動作について、実施の形態１、２との相違点を中心に説明する。
【００８９】
図１４は、実施の形態３に係る固体撮像装置３０００の構成例を示すブロック図である。図１４に示すように、実施の形態３の固体撮像装置３０００では、図１０に示した固体撮像装置２０００のカラムＡ／Ｄ変換回路６００をカラムＡ／Ｄ変換回路７００に置き換えたものである。この変更に伴って、タイミング生成回路３６０の構成も変更が加えられている。本実施の形態でもカラムＡ／Ｄ変換回路７００は、図１４に示すように列ごとに設けてある。
【００９０】
図１５は、実施の形態３に係るカラムＡ／Ｄ変換回路７００の構成例をより詳細に示したブロック図である。カラムＡ／Ｄ変換回路７００は、カラムＡ／Ｄ変換回路６００に第３ラッチ回路７１０と２つの遅延回路７２０を追加したものである。このカラムＡ／Ｄ変換回路７００は、比較器１０７、第１ラッチ回路３１０、変換回路３２０、Ｕ／Ｄ切替セレクタ６１０、加算器３３０、第２ラッチ回路３４０、信号選択回路５１０、Ｕ／Ｄリップルカウンタ６５０、第３ラッチ回路７１０、遅延回路７２０を備えている。
【００９１】
カラムＡ／Ｄ変換回路７００は、カラムＡ／Ｄ変換回路６００から、桁上げ出力信号Ｓ６３０を保持する第３ラッチ回路７１０が追加され、第２ラッチ回路３４０には、タイミング生成回路３６０で生成されるラッチ制御クロック信号Ｓ４１０の代わりに、比較結果信号Ｓ１２３を遅延させた比較結果信号Ｓ７２２が入力される。また共通ライトバス４４０には加算結果信号Ｓ３９０の代わりに、第２ラッチ出力信号Ｓ４３０が接続されている。
【００９２】
遅延回路７２０は比較結果信号Ｓ１２３を遅延させる回路である。
【００９３】
第３ラッチ回路７１０は、２つの入力端子（Ｄ、ｃｌｋ）と、１つの出力端子（Ｑ）を備える。Ｄ入力には桁上げ出力信号Ｓ６３０が接続され、クロック入力には遅延回路７２０を介して、比較結果信号Ｓ１２３を遅延させた比較結果信号Ｓ７２１が接続されている。比較結果信号Ｓ１２３が反転し、バイナリ変換信号Ｓ６２０が確定後、加算器３３０のＡ入力に入力される。加算が完了し、桁上げ出力信号Ｓ４９０が確定した後、遅延させた比較結果信号Ｓ７２１がＨレベル（１‘ｂ１）からＬレベル（１’ｂ０）に反転する。したがって、第３ラッチ回路は加算が確定した後の桁上げ出力信号Ｓ６３０を保持する。またＱ出力は信号選択回路５１０に接続されている。
【００９４】
次に、実施の形態３に係る固体撮像装置１０００におけるＡ／Ｄ変換動作（駆動方法）の詳細を説明する。なお、固体撮像装置３０００において、Ａ／Ｄ変換動作は、図１６に示すフローチャートに沿って行われる。図１６は、実施の形態３におけるＡ／Ｄ変換動作例を示すフローチャートである。図１６のフローチャートは図７のフローチャートからホールドステップＳＴ０４が削除されたものである。
【００９５】
まず、初期化ステップＳＴ０１は実施の形態２と同様である。
【００９６】
次に、初期化ステップＳＴ０１が完了後、カウントステップＳＴ０２に移行する。比較結果信号Ｓ１２３が反転した時点で、位相差クロック信号群Ｓ４２０の位相情報を第１ラッチ回路３１０に保持する。加算器３３０のＡ入力に第１ラッチ回路３１０に保持された位相情報に基づき、バイナリ値に変化されたバイナリ変換信号Ｓ６２０が入力され、第３ラッチ回路７１０のＤ入力に入力されている桁上げ出力信号Ｓ６３０が確定する。加算完了後、第３ラッチ回路７１０のクロック入力に比較結果信号Ｓ１２３を遅延させた比較結果信号Ｓ７２１がＬレベル（１‘ｂ０）に反転し、桁上げ出力信号Ｓ６３０を保持する。桁上げ出力信号Ｓ６３０を第３ラッチ回路７１０で保持した後、比較結果信号Ｓ１２３をさらに遅延させた信号Ｓ７２２が第２ラッチ回路３４０のクロック入力に入力され、加算器３３０の加算結果信号Ｓ３９０を保持する。この時点で加算結果の保持が完了する。その他の動作は実施の形態２のカウントステップＳＴ０２と同様である。
【００９７】
カウントステップＳＴ０２が完了後、桁上げステップＳＴ０３に移行する。桁上げステップＳＴ０３は実施の形態２と同様に選択信号Ｓ５２０を反転させて、桁上げ動作もしくは桁下げ動作を行う。
【００９８】
カウントダウンとカウントアップを切り替える場合、選択信号Ｓ５２０を反転させた後、Ｕ／Ｄ制御信号Ｓ６４０を反転させる。図１７は、実施の形態３での、カラムＡ／Ｄ変換回路７００内の信号のタイミングチャートである。図１７ではカウントダウンからカウントアップに切り替えるため、Ｕ／Ｄ制御信号Ｓ６４０をＬレベル（１‘ｂ０）からＨレベル（１’ｂ０）に反転させている。Ｕ／Ｄ制御信号Ｓ６４０を反転させることによって、バイナリ変換信号Ｓ３８０は反転から正転に切り替わり、桁上げ入力信号Ｓ４６０はＨレベル（１‘ｂ１）からＬレベル（０’ｂ０）に切り替わる。その他の動作は実施の形態２の桁上げステップＳＴ０２と同様である。
【００９９】
以上の動作より、Ｕ／Ｄリップルカウンタ６５０に保持されたカウント値Ｓ４００（デジタル値）、及び第２ラッチ回路３４０に保持された第２ラッチ出力信号Ｓ４３０（デジタル値）にＡ／Ｄ変換されたことになる。本実施の形態では、下位３ビットのデジタル値は第２ラッチ回路３４０に保持されることになる。ここで出力バッファ１０９からＡ／Ｄ変換値が出力すると、Ａ／Ｄ変換完了となる。図１８は、Ａ／Ｄ変換完了の場合のタイミングチャートである。図１８の例ではカラムＡ／Ｄ変換回路７００からの出力は、第２ラッチ出力信号Ｓ４３０（Ｂ入力端子）の値である２を下位３ビットとし、カウント信号Ｓ４００（カウント値）の値である−２を上位ビットとした―１４が出力され、カウントダウン動作も実現したことになる。これにより、Ｕ／Ｄリップルカウンタ６５０の持つビット精度に第２ラッチ回路３４０の３ビット分が増えたことになる。
【０１００】
以降は、図１６に示したフローチャートに従って、カウントステップＳＴ０２と、桁上げステップＳＴ０３を所望の回数（デジタルＣＤＳとデジタル垂直画素加算を行う回数分）だけ繰り返す。桁上げステップＳＴ０３が完了した時点でデジタル値を読み出すことで、Ａ／Ｄ変換が完了となる。
【０１０１】
以上のＡ／Ｄ変換動作が全ての列の画素信号Ｓ１０３について、各列の比較結果信号Ｓ１２３の反転タイミングの違いを除き、同時並列的に行われる。Ｕ／Ｄリップルカウンタ６５０で所定のビット幅のカウントを終了した後、第２ラッチ出力信号Ｓ４３０とＵ／Ｄリップルカウンタ６５０のカウント信号Ｓ４００が転送クロック（図示せず）によってメモリアレイ１４０に転送され、その後、列走査部（図示せず）によって列ごとの第２ラッチ出力信号Ｓ４３０とカウント信号Ｓ４００とが同時に読み出され、出力バッファ１０９からＡ／Ｄ変換値として出力される。
【０１０２】
以上のように、実施の形態３に係る固体撮像装置は、カラムＡ／Ｄ変換回路７００内に第３ラッチ回路７１０と遅延回路７２０を設けることによって、ホールドステップＳＴ０３のラッチ回路用クロックを省略でき、Ａ／Ｄ変換時間を短縮できる。特にカウントを繰り返す回数が多くなるほど、ホールドステップＳＴ０３を省略できるため、Ａ／Ｄ変換時間を大きく削減できる。
【０１０３】
以上説明してきたように本実施の形態における固体撮像装置は、前記加算器３３０の最上位ビットの桁上げ信号を保持する第３ラッチ回路７１０を有し、前記第３ラッチ回路７１０は、前記比較結果信号を前記第３ラッチ回路７１０のクロック信号として用いて、前記比較結果信号が反転する時点で、前記加算器３３０の最上位ビットの桁上げ信号を保持する。
【０１０４】
この構成によれば、繰り返し加算および減算をより高速化することができる。
【産業上の利用可能性】
【０１０５】
本開示は、画素数やフレームレート、変換ビット幅などを増加させても、回路規模の増加を抑制しつつ、高画質で高速処理を行うことが可能になるという効果を有し固体撮像装置、撮像システム等として有用である。
【符号の説明】
【０１０６】
１００ 撮像システム
１０１ 画素
１０２ 画素アレイ
１０３ 読み出し信号線
１０５ Ｄ／Ａ変換回路
１０６ カラムＡ／Ｄ変換回路
１０７ 比較器
１０９ 出力バッファ
１２０ クロック生成回路
１３０ 位相シフトコード生成回路
１４０ メモリアレイ
３１０ 第１ラッチ回路
３１１ ラッチ回路
３２０ 変換回路
３３０ 加算器
３４０ 第２ラッチ回路
３４１ Ｄ型フリップフロップ
３５０ リップルカウンタ
３６０ タイミング生成回路
４４０ 共通ライトバス
５１０ 信号選択回路
５１１ セレクタ回路
５１２ ＸＯＲ回路
６００ カラムＡ／Ｄ変換回路
６１０ Ｕ／Ｄ切替セレクタ（反転セレクタ）
６１１ セレクタ回路
６１２ インバータ回路
６５０ Ｕ／Ｄリップルカウンタ
７００ カラムＡ／Ｄ変換回路
７１０ 第３ラッチ回路
７２０ 遅延回路
９００ 光学系
９０１ レンズ
９０２ シャッタ
９３０ 行走査回路
１０００  固体撮像装置
１００１  画像信号処理ＬＳＩ（画像信号処理部）
２０００  固体撮像装置
３０００  固体撮像装置
Ｓ１０３  画素信号
Ｓ１２１  クロック信号
Ｓ１２２  アナログランプ電圧
Ｓ１２３  比較結果信号
Ｓ１２４  カウント開始信号
Ｓ１２５  初期化信号
Ｓ３７０  第１ラッチ出力信号
Ｓ３８０  バイナリ変換信号
Ｓ３９０  加算結果信号
Ｓ４００  カウント信号
Ｓ４１０  ラッチ制御クロック信号
Ｓ４２０  位相差クロック信号群
Ｓ４２１  位相差クロック信号
Ｓ４２２  位相差クロック信号
Ｓ４２３  位相差クロック信号
Ｓ４２４  位相差クロック信号
Ｓ４３０  第２ラッチ出力信号
Ｓ４６０  桁上げ入力信号
Ｓ４７０  Ｕ／Ｄ制御信号
Ｓ４８０  カウンタ用クロック信号
Ｓ４９０  桁上げ出力信号
Ｓ５２０  選択信号
Ｓ６２０  バイナリ変換信号
Ｓ６３０  桁上げ出力信号
Ｓ６４０  Ｕ／Ｄ制御信号
Ｓ７２１  比較結果信号
Ｓ７２２  比較結果信号
Ｓ７３０  桁上げ出力信号
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【国際調査報告】
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