(57)【要約】  Ｐチャネルの第１トランジスタとＮチャネルの第２トランジスタのゲート端子同士およびドレイン端子同士が接続された第１ＣＭＯＳ回路と、Ｐチャネルの第３トランジスタとＮチャネルの第４トランジスタのゲート端子同士およびドレイン端子同士が接続された第２ＣＭＯＳ回路と、複数の入力端子と、第１および第２出力端子とを備え、第１ＣＭＯＳ回路のゲート側と第２ＣＭＯＳ回路のドレイン側と第１出力端子とが接続されるとともに、第２ＣＭＯＳ回路のゲート側と第１ＣＭＯＳ回路のドレイン側と第２出力端子とが接続されたフリップフロップであって、上記第１〜第４トランジスタには、ソース端子が上記複数の入力端子の１つに接続された入力トランジスタが含まれている。上記構成によれば、フリップフロップを小型化することができる。
2010146756.tif 000002
【特許請求の範囲】
【請求項１】
Ｐチャネルの第１トランジスタとＮチャネルの第２トランジスタのゲート端子同士およびドレイン端子同士が接続された第１ＣＭＯＳ回路と、Ｐチャネルの第３トランジスタとＮチャネルの第４トランジスタのゲート端子同士およびドレイン端子同士が接続された第２ＣＭＯＳ回路と、複数の入力端子と、第１および第２出力端子とを備え、第１ＣＭＯＳ回路のゲート側と第２ＣＭＯＳ回路のドレイン側と第１出力端子とが接続されるとともに、第２ＣＭＯＳ回路のゲート側と第１ＣＭＯＳ回路のドレイン側と第２出力端子とが接続されたフリップフロップであって、
ゲート端子およびソース端子それぞれが別々の入力端子に接続された入力トランジスタを備えることを特徴とするフリップフロップ。
【請求項２】
上記入力トランジスタのドレイン端子が第１出力端子に接続されていることを特徴とする請求項１記載のフリップフロップ。
【請求項３】
上記入力トランジスタはＰチャネルであって、該入力トランジスタのソース端子は、非アクティブ時に第１電位でアクティブ時に第１電位よりも低い第２電位となる信号の入力端子に接続されていることを特徴とする請求項１記載のフリップフロップ。
【請求項４】
上記入力トランジスタはＮチャネルであって、該入力トランジスタのソース端子は、アクティブ時に第１電位で非アクティブ時に第１電位よりも低い第２電位となる信号の入力端子に接続されていることを特徴とする請求項１記載のフリップフロップ。
【請求項５】
上記複数の入力端子に、セット用信号の入力端子とリセット用信号の入力端子とが含まれ、上記入力トランジスタは、ゲート端子がセット用信号の入力端子に接続されるとともにソース端子がリセット用信号の入力端子に接続されたセットトランジスタであることを特徴とする請求項２に記載のフリップフロップ。
【請求項６】
上記複数の入力端子に、さらに初期化用信号の入力端子が含まれ、この初期化用信号の入力端子が第１〜第４トランジスタのいずれか１つのソース端子に接続されていることを特徴とする請求項２記載のフリップフロップ。
【請求項７】
ゲート端子がリセット用信号の入力端子に接続されるとともにソース端子が第１電源ラインに接続され、かつドレイン端子が第２出力端子に接続されたリセットトランジスタを備えることを特徴とする請求項５記載のフリップフロップ。
【請求項８】
ゲート端子がリセット用信号の入力端子に接続されるとともにソース端子が第２電源ラインに接続され、かつドレイン端子が第２トランジスタのソース端子に接続されたリリーストランジスタと、ゲート端子がセット用信号の入力端子に接続されるとともにソース端子が第２電源ラインに接続され、かつドレイン端子が第４トランジスタのソース端子に接続されたリリーストランジスタとの少なくとも一方を備えることを特徴とする請求項５に記載のフリップフロップ。
【請求項９】
ゲート端子がリセット用信号の入力端子に接続されるとともにソース端子が第２電源ラインに接続され、かつドレイン端子が第２出力端子に接続されたリセットトランジスタを備えることを特徴とする請求項５記載のフリップフロップ。
【請求項１０】
ゲート端子がリセット用信号の入力端子に接続されるとともにソース端子が第１電源ラインに接続され、かつドレイン端子が第１トランジスタのソース端子に接続されたリリーストランジスタと、ゲート端子がセット用信号の入力端子に接続されるとともにソース端子が第１電源ラインに接続され、かつドレイン端子が第３トランジスタのソース端子に接続されたリリーストランジスタとの少なくとも一方を備えることを特徴とする請求項９に記載のフリップフロップ。
【請求項１１】
上記複数の入力端子に、セット用信号の入力端子とリセット用信号の入力端子とが含まれ、上記入力トランジスタは、ゲート端子がリセット用信号の入力端子に接続されるとともにソース端子がセット用信号の入力端子に接続されたリセットトランジスタであることを特徴とする請求項２に記載のフリップフロップ。
【請求項１２】
上記複数の入力端子に、さらに初期化用信号の入力端子が含まれ、この初期化用信号の入力端子が第１〜第４トランジスタのいずれか１つのソース端子に接続されていることを特徴とする請求項１１記載のフリップフロップ。
【請求項１３】
ゲート端子がセット用信号の入力端子に接続されるとともにソース端子が第１電源ラインに接続され、かつドレイン端子が第２出力端子に接続されたセットトランジスタを備えることを特徴とする請求項１１記載のフリップフロップ。
【請求項１４】
ゲート端子がセット用信号の入力端子に接続されるとともにソース端子が第２電源ラインに接続され、かつドレイン端子が第２トランジスタのソース端子に接続されたリリーストランジスタと、ゲート端子がリセット用信号の入力端子に接続されるとともにソース端子が第２電源ラインに接続され、かつドレイン端子が第４トランジスタのソース端子に接続されたリリーストランジスタとの少なくとも一方を備えることを特徴とする請求項１３に記載のフリップフロップ。
【請求項１５】
ゲート端子がセット用信号の入力端子に接続されるとともにソース端子が第２電源ラインに接続され、かつドレイン端子が第２出力端子に接続されたセットトランジスタを備えることを特徴とする請求項１１記載のフリップフロップ。
【請求項１６】
ゲート端子がセット用信号の入力端子に接続されるとともにソース端子が第１電源ラインに接続され、かつドレイン端子が第１トランジスタのソース端子に接続されたリリーストランジスタと、ゲート端子がリセット用信号の入力端子に接続されるとともにソース端子が第１電源ラインに接続され、かつドレイン端子が第３トランジスタのソース端子に接続されたリリーストランジスタとの少なくとも一方を備えることを特徴とする請求項１５に記載のフリップフロップ。
【請求項１７】
Ｐチャネルの第１トランジスタとＮチャネルの第２トランジスタのゲート端子同士およびドレイン端子同士が接続された第１ＣＭＯＳ回路と、Ｐチャネルの第３トランジスタとＮチャネルの第４トランジスタのゲート端子同士およびドレイン端子同士が接続された第２ＣＭＯＳ回路と、複数の入力端子と、第１および第２出力端子とを備え、第１ＣＭＯＳ回路のゲート側と第２ＣＭＯＳ回路のドレイン側と第１出力端子とが接続されるとともに、第２ＣＭＯＳ回路のゲート側と第１ＣＭＯＳ回路のドレイン側と第２出力端子とが接続されたフリップフロップであって、
上記第１〜第４トランジスタには、ソース端子が上記複数の入力端子の１つに接続された入力トランジスタが含まれていることを特徴とするフリップフロップ。
【請求項１８】
上記入力トランジスタはＰチャネルであって、該入力トランジスタのソース端子は、非アクティブ時に第１電位でアクティブ時に第１電位よりも低い第２電位となる信号の入力端子に接続されていることを特徴とする請求項１７記載のフリップフロップ。
【請求項１９】
上記入力トランジスタはＮチャネルであって、該入力トランジスタのソース端子は、アクティブ時に第１電位で非アクティブ時に第１電位よりも低い第２電位となる信号の入力端子に接続されていることを特徴とする請求項１７記載のフリップフロップ。
【請求項２０】
上記第１〜第４トランジスタには、入力トランジスタが複数含まれていることを特徴とする請求項１７に記載のフリップフロップ。
【請求項２１】
上記第１〜第４トランジスタには、ソース端子がセット用信号の入力端子に接続された入力トランジスタと、ソース端子がリセット用信号の入力端子に接続された入力トランジスタとが含まれていることを特徴とする請求項２０に記載のフリップフロップ。
【請求項２２】
上記第１〜第４トランジスタには、さらにソース端子が初期化用信号の入力端子に接続された入力トランジスタが含まれていることを特徴とする請求項２１に記載のフリップフロップ。
【請求項２３】
請求項１〜２２のいずれか１項に記載のフリップフロップを備えることを特徴とするシフトレジスタ。
【請求項２４】
請求項１〜２２のいずれか１項に記載のフリップフロップを備えることを特徴とする表示駆動回路。
【請求項２５】
請求項１〜２２のいずれか１項に記載のフリップフロップを備えることを特徴とする表示装置。
【請求項２６】
請求項２４記載の表示駆動回路と画素回路とがモノリシックに形成されていることを特徴とする表示パネル。
【請求項２７】
所定のタイミングで信号線の同時選択を行う表示駆動回路に用いられ、各段に、請求項１に記載のフリップフロップと、同時選択信号が入力され、該フリップフロップの出力を用いて自段の出力信号を生成する信号生成回路とが含まれることを特徴とするシフトレジスタ。
【請求項２８】
各段の出力信号は、上記同時選択信号のアクティブ化によりアクティブとなって上記同時選択が行われる間アクティブとされ、
上記フリップフロップはセットリセット型であるとともにその出力は、セット用信号およびリセット用信号がともにアクティブである期間に非アクティブとなることを特徴とする請求項２７に記載のシフトレジスタ。
【請求項２９】
各段の出力信号は、上記同時選択信号のアクティブ化によりアクティブとなって上記同時選択が行われる間アクティブとされ、
上記フリップフロップに初期化用端子が含まれるとともに、該フリップフロップは、初期化用端子がアクティブである期間は他の入力端子の状態にかかわらずその出力が非アクティブとなり、
上記初期化用端子に同時選択信号が入力されていることを特徴とする請求項２７に記載のシフトレジスタ。
【請求項３０】
上記信号生成回路は、入力される切り替え信号に応じて上記同時選択信号またはクロックを選択的に取り込んで自段の出力信号とするゲート回路を備えることを特徴とする請求項２７記載のシフトレジスタ。
【請求項３１】
請求項２７のシフトレジスタを備え、
上記シフトレジスタの各段の出力信号は、上記同時選択信号のアクティブ化によりアクティブとなって上記同時選択が行われる間アクティブとされ、
上記各段のフリップフロップはセットリセット型であるとともに、その出力は、初期化用信号がアクティブであれば、セット用信号およびリセット用信号それぞれがアクティブであっても非アクティブであっても、非アクティブとなり、
上記初期化用信号が、同時選択の終了前にアクティブとされ、終了後に非アクティブとされることを特徴とする表示駆動回路。
【請求項３２】
スイッチング素子を介してデータ信号線および走査信号線に接続される画素電極を備えるとともに、該画素電極と容量を形成する保持容量配線に、該画素電極に書き込まれた信号電位の極性に応じた変調信号を供給する表示装置に用いられ、請求項２３記載のシフトレジスタを備えることを特徴とする表示駆動回路。
【請求項３３】
上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、自段で生成された制御信号がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
自段の出力信号を、自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段よりも前の段に対応する画素の画素電極と容量を形成する保持容量配線に、上記変調信号として供給することを特徴とする請求項３２記載の表示駆動回路。
【請求項３４】
上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、
１つの段で生成された制御信号がアクティブになるとこの段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
１つの保持回路の出力を、上記変調信号として保持容量配線に供給し、
各段で生成される制御信号が、表示映像の最初の垂直走査期間よりも前にアクティブとなることを特徴とする請求項３２記載の表示駆動回路。
【請求項３５】
上記データ信号線に供給される信号電位の極性を複数水平走査期間ごとに反転させることを特徴とする請求項３２記載の表示駆動回路。
【請求項３６】
上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、
自段の出力信号と自段よりも後段の出力信号とが論理回路に入力されるとともに、該論理回路の出力がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
自段の出力信号を、自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段に対応する画素の画素電極と容量を形成する保持容量配線に、上記変調信号として供給し、
複数の保持回路に入力される保持対象信号の位相と、別の複数の保持回路に入力される保持対象信号の位相とを異ならせていることを特徴とする請求項３５記載の表示駆動回路。
【請求項３７】
上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、自段で生成された制御信号がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
自段の出力信号を、自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段よりも前の段に対応する画素の画素電極と容量を形成する保持容量配線に、上記変調信号として供給し、
複数の保持回路に入力される保持対象信号の位相と、別の複数の保持回路に入力される保持対象信号の位相とを異ならせていることを特徴とする請求項３５記載の表示駆動回路。
【請求項３８】
上記データ信号線に供給される信号電位の極性をｎ水平走査期間（ｎは自然数）ごとに反転させるモードと、データ信号線に供給される信号電位の極性をｍ水平走査期間（ｍはｎと異なる自然数）ごとに反転させるモードとを切り替えることを特徴とする請求項３６または３７記載の表示駆動回路。
【請求項３９】
第１グループに属する各保持回路に入力される保持対象信号の位相と、第２グループに属する各保持回路に入力される保持対象信号の位相とを、各モードに応じて設定することを特徴とする請求項３８記載の表示駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フリップフロップや各種表示ドライバに関する。
【背景技術】
【０００２】
液晶表示装置のゲートドライバ等に用いられる従来のフリップフロップの構成を図７５（ａ）に示す。同図に示すように、従来のフリップフロップ（ＦＦ）９００は、５つのＰチャネルトランジスタ（ｐ１００・ｐ１０１・ｐ１０２・ｐ１０３・ｐ１０４）および５つのＮチャネルトランジスタ（ｎ１００・ｎ１０１・ｎ１０２・ｎ１０３・ｎ１０４）からなり、ＳＢ（セットバー）端子、Ｒ（リセット）端子、Ｑ（出力）端子、ＱＢ（反転出力）端子、およびＩＮＩＴＢ（イニシャルバー）端子を備える。なお、以下では、ＳＢ端子に入力される信号をＳＢ（セットバー）信号、Ｒ端子に入力される信号をＲ（リセット）信号、ＩＮＩＴＢ端子に入力される信号をＩＮＩＴＢ（イニシャルバー）信号、Ｑ端子から出力される信号をＱ（出力）信号、ＱＢ端子から出力される信号をＱＢ（反転出力）信号と称する。また、ＶＤＤ（高電位側電源）の電位をＶｄｄとし、ＶＳＳ（低電位側電源）の電位をＶｓｓとする。【０００３】
ここで、ｐ１００のソースがＶＤＤ（高電位側電源）に接続され、ｐ１００のドレインとｎ１００のドレインとｐ１０２のドレインとｎ１０２のドレインとｐ１０４のゲートとｎ１０４のゲートとＱ端子とが接続され、ｎ１００のソースとｎ１０１のドレインとが接続され、ｎ１０１のソースがＶＳＳ（低電位側電源）に接続されている。また、ｐ１０１のソースがＶＤＤに接続され、ｐ１０１のドレインとｐ１０２のソースとが接続され、ｎ１０２のソースとｎ１０３のドレインとが接続され、ｎ１０３のソースがＶＳＳに接続され、ｐ１０４のソースがＶＤＤに接続され、ｐ１０４のドレインとｎ１０４のドレインとが接続され、ｎ１０４のソースがＶＳＳに接続されている。また、ｐ１０１のゲートとｎ１００のゲートとＲ端子とが接続され、ｐ１００のゲートとｎ１０１のゲートとｎ１０３のゲートとＳＢ端子とが接続され、ｐ１０３のソースがＶＤＤに接続され、ｐ１０３のゲートがＩＮＩＴＢ端子に接続され、ｐ１０２のゲートとｎ１０２のゲートとｐ１０３のドレインとＱＢ端子とが接続されている。ＦＦ９００では、ｐ１００がセット回路ＳＣを構成し、ｎ１００がリセット回路ＲＣを構成し、ｎ１０１が優先決定回路ＰＤＣを構成し、ｐ１０３が初期化回路ＩＣを構成し、ｐ１０１およびｎ１０３それぞれがラッチ解除回路ＬＲＣを構成し、ｐ１０２、ｎ１０２、ｐ１０４およびｎ１０４がラッチ回路ＬＣを構成する。【０００４】
図７５（ｂ）はＦＦ９００の動作を示すタイミングチャートであり、図７５（ｃ）はＦＦ９００の真理値表である。【０００５】
ＳＢ信号がアクティブ（＝Ｌｏｗ）でＲ信号が非アクティブ（＝Ｌｏｗ）となる場合（（ｂ）の期間ｔ１）のＦＦ９００の動作は以下のとおりである。ＳＢ信号がアクティブ（＝Ｌｏｗ）になると、ｐ１００（セット回路ＳＣ）がＯＮし、Ｑ端子がｐ１００を介してＶＤＤ（高電位側電源）に接続されてＱ信号がアクティブ（＝Ｈｉｇｈ）となる。ＳＢ端子はｎ１０３のゲートに接続され、ＳＢ信号がＬｏｗの期間はｎ１０３（ラッチ解除回路ＬＲＣ）がオフになっているため、Ｑ端子はＶＳＳ（低電位側電源）とショートしない。したがって、Ｑ信号を安定的にアクティブ（＝Ｈｉｇｈ）とすることができる。Ｑ端子はｐ１０４のゲートとｎ１０４のゲートとに接続しているため、Ｑ信号がＨｉｇｈの期間はｐ１０４がオフでｎ１０４がオンとなってＱＢ端子がｎ１０４を介してＶＳＳ（低電位側電源）に接続され、ＱＢ信号がアクティブ（＝Ｌｏｗ）となる。ＱＢ端子はｐ１０２のゲートおよびｎ１０２のゲートに接続されているため、ＱＢ信号がＬｏｗの期間はｐ１０２がオンでｎ１０２がオフとなり、また、Ｒ信号がＬｏｗの期間はｐ１０１（ラッチ解除回路ＬＲＣ）がオンしているため、Ｑ端子はｐ１０１およびｐ１０２を介してＶＤＤ（高電位側電源）に接続される。このように、期間ｔ１では、Ｑ信号がアクティブ（＝Ｈｉｇｈ）、ＱＢ信号がアクティブ（＝Ｌｏｗ）となる（（ｃ）のＡ参照）。【０００６】
ＳＢ信号が非アクティブ（＝Ｈｉｇｈ）でＲ信号が非アクティブ（＝Ｌｏｗ）となる場合（（ｂ）の期間ｔ２）のＦＦ９００の動作は以下のとおりである。ＳＢ信号がＨｉｇｈでＲ信号がＬｏｗになると、ｎ１０３がオンとなり、ｐ１０１・ｎ１０３（ラッチ解除回路ＬＲＣ）がともにオンとなるため、ｐ１０２・ｎ１０２からなるインバータおよびｐ１０４・ｎ１０４からなるインバータによるラッチ回路が構成される（ラッチ回路ＬＣがＯＮとなる）。この時、Ｑ端子にＶＤＤを供給するｐ１００（セット回路ＳＣ）およびＶｓｓを供給するｎ１００（リセット回路ＲＣ）はともにオフであるため、ラッチ回路ＬＣへは電位が供給されない。このラッチ状態により、ＳＢ信号が変化する前の状態が保持され、ｔ２でもｔ１の状態（Ｑ信号がＨｉｇｈでＱＢ信号がＬｏｗ）が保持される（（ｃ）のＣ参照）。【０００７】
ＳＢ信号が非アクティブ（＝Ｈｉｇｈ）でＲ信号がアクティブ（＝Ｈｉｇｈ）となる場合（（ｂ）の期間ｔ３）のＦＦ９００の動作は以下のとおりである。Ｒ信号がアクティブ（＝Ｈｉｇｈ）となると、ｎ１００（リセット回路ＲＣ）がオンとなる。ＳＢ信号はＨｉｇｈであるため、ｎ１０１（優先決定回路ＰＤＣ）はオンである。ｎ１００、ｎ１０１がオンであるため、Ｑ端子はＶＳＳに接続される。Ｒ信号がＨｉｇｈの時はｐ１０１（ラッチ決定回路）がオフとなってＱ端子がＶＤＤとショートすることはない。したがって、Ｑ信号を安定的に非アクティブ（＝Ｌｏｗ）とすることができる。また、Ｑ信号がＬｏｗの時はｎ１０４がオフでｐ１０４がオンとなるため、ＱＢ端子がＶＤＤに接続され、ＱＢ信号はＨｉｇｈとなる。また、ＱＢ信号がＨｉｇｈでＳＢ信号がＨｉｇｈのときは、ｎ１０２およびｎ１０３（ラッチ解除回路ＬＲＣ）がともにＯＮでｐ１０２がオフとなるため、Ｑ端子はｎ１０２・ｎ１０３を介してＶＳＳに接続される。このように、期間ｔ３では、Ｑ信号が非アクティブ（＝Ｌｏｗ）、ＱＢ信号が非アクティブ（＝Ｈｉｇｈ）となる（図７５（ｃ）のＤ参照）。【０００８】
ＳＢ信号が非アクティブ（＝Ｈｉｇｈ）でＲ信号が非アクティブ（＝Ｌｏｗ）となる場合（（ｂ）の期間ｔ４）のＦＦ９００の動作は以下のとおりである。ＳＢ信号がＨｉｇｈでＲ信号がＬｏｗになると、ｐ１０１・ｎ１０３（ラッチ解除回路ＬＲＣ）がともにオンとなるため、ラッチ回路ＬＣがＯＮとなる。したがって、Ｒ信号が変化する前の状態が保持され、ｔ４でもｔ３の状態（Ｑ信号がＬｏｗでＱＢ信号がＨｉｇｈ）が保持される。【０００９】
イニシャルバー信号（初期化信号）ＩＮＩＴＢ信号は通常非アクティブ（＝Ｈｉｇｈ）となっており、ｐ１０３（初期化回路ＩＣ）は通常オフとなっている。フリップフロップを初期化したい場合には、ＩＮＩＴＢ信号をアクティブにすることで、フリップフロップの出力（Ｑ信号）を強制的に決定することができる。ＦＦ９００では、ＩＮＩＴＢ信号をアクティブ（＝Ｌｏｗ）にすると、ｐ１０３がオンしてＱＢ端子とＶＤＤとが接続され、ＱＢ信号はＨｉｇｈとなる。ＱＢ信号がＨｉｇｈのときはｎ１０２がオンし、また、ＳＢ信号が非アクティブ（＝Ｈｉｇｈ）のときにはｎ１０３もオンしているため、Ｑ端子はｎ１０２・ｎ１０３を介してＶＳＳに接続され、Ｑ信号は非アクティブ（＝Ｌｏｗ）となる。【００１０】
なお、ｎ１０１（優先決定回路）は、ＳＢ信号およびＲ信号が同時にアクティブになった場合に、どちらを優先させるかを決めるものである。ＦＦ９００では、ＳＢ信号がアクティブ（＝Ｌｏｗ）でＲ信号がアクティブ（＝Ｈｉｇｈ）となった場合、ｐ１００およびｎ１００がオンとなるが、ｎ１０１（優先決定回路）がオフとなるため、リセット回路ＲＣとＶＳＳとは電気的に切り離され、Ｑ端子はｐ１００を介してＶＤＤに接続される。すなわち、ＳＢ信号が優先される。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】日本国公開特許公報「特開２００１−１３５０９３号公報（公開日：２００１年５月１８日）」
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上記従来のフリップフロップでは回路面積が大きくなり、これを用いたデバイス（シフトレジスタや各種表示ドライバ）の小型化を阻んでいた。【００１３】
本発明は、フリップフロップやシフトレジスタあるいは各種表示ドライバの小型化を目的とする。
【課題を解決するための手段】
【００１４】
本発明のフリップフロップは、Ｐチャネルの第１トランジスタとＮチャネルの第２トランジスタのゲート端子同士およびドレイン端子同士が接続された第１ＣＭＯＳ回路と、Ｐチャネルの第３トランジスタとＮチャネルの第４トランジスタのゲート端子同士およびドレイン端子同士が接続された第２ＣＭＯＳ回路と、複数の入力端子と、第１および第２出力端子とを備え、第１ＣＭＯＳ回路のゲート側と第２ＣＭＯＳ回路のドレイン側と第１出力端子とが接続されるとともに、第２ＣＭＯＳ回路のゲート側と第１ＣＭＯＳ回路のドレイン側と第２出力端子とが接続されたフリップフロップであって、ゲート端子およびソース端子それぞれが別々の入力端子に接続される入力トランジスタを備えることを特徴とする。なお、上記入力トランジスタのドレイン端子は、直接あるいは中継トランジスタを介して第１出力端子に接続される。【００１５】
本願では、トランジスタ（ＰチャンネルあるいはＮチャネル）が有する２つの導通電極のうち出力側をドレイン端子と呼ぶことにする。上記構成によれば、従来必要とした優先決定回路を設けなくても、上記別々の入力端子に入力される信号それぞれが同時にアクティブになったときにいずれかを優先させて出力を行うことができる。これにより、フリップフロップの小型化が実現される。
【発明の効果】
【００１６】
以上のように、フリップフロップやシフトレジスタ、表示駆動回路を小型化することができる。
【図面の簡単な説明】
【００１７】
【図１】実施の形態１にかかるフリップフロップを説明する回路図（ａ）、タイミングチャート（ｂ）、および真理値表（ｃ）である。
【図２】実施の形態１にかかる他のフリップフロップを説明する回路図（ａ）、タイミングチャート（ｂ）、および真理値表（ｃ）である。
【図３】実施の形態２にかかるフリップフロップを説明する回路図（ａ）、タイミングチャート（ｂ）、および真理値表（ｃ）である。
【図４】実施の形態２にかかる他のフリップフロップを説明する回路図（ａ）、タイミングチャート（ｂ）、および真理値表（ｃ）である。
【図５】実施の形態３にかかるフリップフロップを説明する回路図（ａ）、タイミングチャート（ｂ）、および真理値表（ｃ）である。
【図６】実施の形態３にかかる他のフリップフロップを説明する回路図（ａ）、タイミングチャート（ｂ）、および真理値表（ｃ）である。
【図７】実施の形態２にかかるさらに他のフリップフロップを説明する回路図（ａ）、タイミングチャート（ｂ）、および真理値表（ｃ）である。
【図８】実施の形態２にかかるさらに他のフリップフロップを説明する回路図（ａ）、タイミングチャート（ｂ）、および真理値表（ｃ）である。
【図９】実施の形態３にかかるさらに他のフリップフロップを説明する回路図（ａ）、タイミングチャート（ｂ）、および真理値表（ｃ）である。
【図１０】実施の形態３にかかるさらに他のフリップフロップを説明する回路図（ａ）、タイミングチャート（ｂ）、および真理値表（ｃ）である。
【図１１】実施の形態２にかかるさらに他のフリップフロップを説明する回路図（ａ）および真理値表（ｂ）である。
【図１２】実施の形態２にかかるさらに他のフリップフロップを説明する回路図（ａ）および真理値表（ｂ）である。
【図１３】実施の形態３にかかるさらに他のフリップフロップを説明する回路図（ａ）および真理値表（ｂ）である。
【図１４】実施の形態３にかかるさらに他のフリップフロップを説明する回路図（ａ）および真理値表（ｂ）である。
【図１５】実施の形態２にかかるさらに他のフリップフロップを説明する回路図（ａ）および真理値表（ｂ）である。
【図１６】実施の形態２にかかるさらに他のフリップフロップを説明する回路図（ａ）および真理値表（ｂ）である。
【図１７】実施の形態３にかかるさらに他のフリップフロップを説明する回路図（ａ）および真理値表（ｂ）である。
【図１８】実施の形態３にかかるさらに他のフリップフロップを説明する回路図（ａ）および真理値表（ｂ）である。
【図１９】実施の形態１にかかるさらに他のフリップフロップを説明する回路図（ａ）および真理値表（ｂ）である。
【図２０】実施の形態１にかかるさらに他のフリップフロップを説明する回路図（ａ）および真理値表（ｂ）である。
【図２１】実施の形態１にかかるさらに他のフリップフロップを説明する回路図（ａ）および真理値表（ｂ）である。
【図２２】実施の形態２にかかるさらに他のフリップフロップを説明する回路図（ａ）および真理値表（ｂ）である。
【図２３】実施の形態３にかかるさらに他のフリップフロップを説明する回路図（ａ）および真理値表（ｂ）である。
【図２４】実施の形態１にかかるさらに他のフリップフロップを説明する回路図（ａ）および真理値表（ｂ）である。
【図２５】実施の形態１にかかるさらに他のフリップフロップを説明する回路図（ａ）および真理値表（ｂ）である。
【図２６】実施の形態１にかかるさらに他のフリップフロップを説明する回路図（ａ）および真理値表（ｂ）である。
【図２７】実施の形態１にかかるさらに他のフリップフロップを説明する回路図（ａ）および真理値表（ｂ）である。
【図２８】本表示装置の構成を示す模式図である。
【図２９】図２８に示す表示装置のシフトレジスタの各段を示す回路図である。
【図３０】図２８の表示装置の駆動方法を示すタイミングチャートである。
【図３１】本表示装置の他の構成を示す模式図である。
【図３２】本表示装置のさらに他の構成を示す模式図である。
【図３３】図３２に示す表示装置のシフトレジスタの各段を示す回路図である。
【図３４】図３２の表示装置の駆動方法を示すタイミングチャートである。
【図３５】本表示装置のさらに他の構成を示す模式図である。
【図３６】本表示装置のさらに他の構成を示す模式図である。
【図３７】本表示装置のさらに他の構成を示す模式図である。
【図３８】図３７に示す表示装置のシフトレジスタの各段を示す回路図である。
【図３９】図３７に示す表示装置のＧ−ＣＳドライバのＤラッチ回路を示す回路図である。
【図４０】図３７の表示装置の駆動方法を示すタイミングチャートである。
【図４１】図３７の表示装置の駆動方法を示すタイミングチャートである。
【図４２】本表示装置のさらに他の構成を示す模式図である。
【図４３】図４２に示す表示装置のシフトレジスタの各段を示す回路図である。
【図４４】図４２の表示装置の駆動方法を示すタイミングチャートである。
【図４５】図４２の表示装置の駆動方法を示すタイミングチャートである。
【図４６】本表示装置のさらに他の構成を示す模式図である。
【図４７】図４６の表示装置の駆動方法を示すタイミングチャートである。
【図４８】図４６の表示装置の駆動方法を示すタイミングチャートである。
【図４９】図４３の変形例を示す回路図である。
【図５０】図４０・４４の変形例を示すタイミングチャートである。
【図５１】本表示装置のさらに他の構成を示す模式図である。
【図５２】図５１に示す表示装置のシフトレジスタの各段を示す回路図である。
【図５３】図５１の表示装置の駆動方法を示すタイミングチャートである。
【図５４】図５１に示す表示装置のシフトレジスタ内のＮＡＮＤ回路を示す回路図である。
【図５５】本表示装置のさらに他の構成を示す模式図である。
【図５６】図５５の表示装置の駆動方法を示すタイミングチャートである。
【図５７】図５５の表示装置の駆動方法を示すタイミングチャートである。
【図５８】本表示装置のさらに他の構成を示す模式図である。
【図５９】図５８の表示装置の駆動方法を示すタイミングチャートである。
【図６０】図５８の表示装置の駆動方法を示すタイミングチャートである。
【図６１】本表示装置のさらに他の構成を示す模式図である。
【図６２】図６１に示す表示装置のシフトレジスタの各段を示す回路図である。
【図６３】図６１の表示装置の駆動方法を示すタイミングチャートである。
【図６４】本表示装置のさらに他の構成を示す模式図である。
【図６５】図６４に示す表示装置のシフトレジスタの各段を示す回路図である。
【図６６】本表示装置のさらに他の構成を示す模式図である。
【図６７】本表示装置のさらに他の構成を示す模式図である。
【図６８】本表示装置のさらに他の構成を示す模式図である。
【図６９】図６８に示す表示装置のシフトレジスタの各段を示す回路図である。
【図７０】本表示装置に用いる他のフリップフロップを説明する回路図（ａ）、タイミングチャート（ｂ）、および真理値表（ｃ）である。
【図７１】本表示装置に用いるさらに他のフリップフロップを説明する回路図（ａ）、および真理値表（ｂ）である。
【図７２】本実施の形態３にかかるさらに他のフリップフロップを説明する回路図（ａ）、および真理値表（ｂ）である。
【図７３】図４０・４４のさらに他の変形例を示すタイミングチャートである。
【図７４】図４０・４４のさらに他の変形例を示すタイミングチャートである。
【図７５】従来のフリップフロップの構成を示す回路図である。
【発明を実施するための形態】
【００１８】
本発明の実施の形態を図１〜図７４に基づいて説明すれば以下のとおりである。なお、以下では、セットリセット型フリップフロップ（以下、適宜ＦＦと略記）のセット用端子（Ｓ端子またはＳＢ端子）にはセット用信号（Ｓ信号またはＳＢ信号）が入力され、リセット用端子（Ｒ端子またはＲＢ端子）にはリセット用信号（Ｒ信号またはＲＢ信号）が入力され、初期化用端子（ＩＮＩＴ端子またはＩＮＩＴＢ端子）には初期化用信号（ＩＮＩＴ信号またはＩＮＩＴＢ信号）が入力されるものとし、出力端子（Ｑ端子）からはＱ信号が出力され、反転出力端子（ＱＢ端子）からはＱＢ信号が出力されるものとする。なお、高電位側電源（ＶＤＤ）の電位をＶｄｄ（以下、適宜Ｈｉｇｈと記載）とし、低電位側電源（ＶＳＳ）の電位をＶｓｓ（以下、適宜Ｌｏｗと記載）とする。Ｓ信号（セット信号）、Ｒ信号（リセット信号）、ＩＮＩＴ信号（イニシャル信号）およびＱ信号（出力信号）はアクティブ時にＨｉｇｈとなる信号であり、ＳＢ信号（セットバー信号）、ＲＢ信号（リセットバー信号）、ＩＮＩＴＢ信号（イニシャルバー信号）およびＱＢ信号（反転出力信号）はアクティブ時にＬｏｗとなる信号である。
【００１９】
〔フリップフロップの形態１〕
図１（ａ）は、実施の形態１にかかるフリップフロップの構成を示す回路図である。同図に示すように、ＦＦ１０１は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ１およびＮチャネルトランジスタｎ１と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ２およびＮチャネルトランジスタｎ２と、ＳＢ端子と、ＲＢ端子と、Ｑ端子・ＱＢ端子と、ＩＮＩＴ端子とを備え、ｐ１のゲートとｎ１のゲートとｐ２のドレインとｎ２のドレインとＱ端子とが接続されるとともに、ｐ１のドレインとｎ１のドレインとｐ２のゲートとｎ２のゲートとＱＢ端子とが接続され、ｐ１のソースがＳＢ端子に接続され、ｐ２のソースがＲＢ端子に接続され、ｎ１のソースがＩＮＩＴ端子に接続され、ｎ２のソースがＶＳＳ（低電位側電源）に接続されている構成である。ここでは、ｐ１、ｎ１、ｐ２およびｎ２がラッチ回路ＬＣを構成する。
【００２０】
図１（ｂ）は、ＦＦ１０１の動作を示すタイミングチャート（ＩＮＩＴ信号が非アクティブの場合）であり、図１（ｃ）はＦＦ１０１の真理値表（ＩＮＩＴ信号が非アクティブの場合）である。
【００２１】
ＳＢ信号がアクティブ（＝Ｌｏｗ）でＲＢ信号が非アクティブ（＝Ｈｉｇｈ）となる場合（期間ｔ１）のＦＦ１０１の動作は以下のとおりである。ＳＢ信号がアクティブ（＝Ｌｏｗ）になると、それ以前にＱ信号がＬｏｗでＱＢ信号がＨｉｇｈであった場合にはｐ１がオンであるため、ＱＢ端子の電位が、Ｖｓｓ＋Ｖｔｈ（閾値電圧）まで低下する。ＱＢ端子の電位がＶｓｓ近くになると、ｐ２がＯＮする一方ｎ２がオフし（ｎ２の閾値がＶｔｈ以上である場合にはｎ２は完全にオフする）、この時ＲＢ信号は非アクティブ（＝Ｈｉｇｈ＝Ｖｄｄ）であるため、Ｑ信号はＨｉｇｈとなる。Ｑ端子はｐ１のゲートおよびｎ１のゲートに接続されているため、Ｑ信号がＨｉｇｈになると、ｐ１がオフしてｎ１がオンする。ｎ１がオンすると、ＩＮＩＴ信号は初期化時以外Ｌｏｗ（Ｖｓｓ）であるため、ＱＢ信号もＬｏｗ（Ｖｓｓ）となる。なお、ＱＢ信号がＬｏｗのときは、ｐ２がオンでｎ２がオフであるため、Q端子はＶＳＳから切り離されて、ＲＢ信号（Ｈｉｇｈ＝Ｖｄｄ）を出力する。このようにＱＢ信号は、瞬間的にはＶｓｓ＋Ｖｔｈに移行しようとするものの、ラッチ回路ＬＣによってＱ信号がフィードバックされて、Ｌｏｗ（Ｖｓｓ）に安定する。なお、ＳＢ信号がＨｉｇｈからＬｏｗに移行する時、ｐ１のドレインにはオン状態のトランジスタが接続されていないため、ラッチ解除回路は不要である。
【００２２】
ＳＢ信号が非アクティブ（＝Ｈｉｇｈ）でＲＢ信号が非アクティブ（＝Ｈｉｇｈ）となる場合（期間ｔ２）のＦＦ１０１の動作は以下のとおりである。ＳＢ信号がＨｉｇｈでＲＢ信号がＨｉｇｈになると、ＩＮＩＴ信号は初期化時以外Ｌｏｗ（Ｖｓｓ）であるため、ラッチ回路ＬＣがＯＮとなる。したがって、ＳＢ信号が変化する前の状態が保持され、ｔ２でもｔ１の状態（Ｑ信号がＨｉｇｈでＱＢ信号がＬｏｗ）が保持される。
【００２３】
ＳＢ信号が非アクティブ（＝Ｈｉｇｈ）でＲＢ信号がアクティブ（＝Ｌｏｗ）となる場合（期間ｔ３）のＦＦ１０１の動作は以下のとおりである。ＲＢ信号がアクティブ（＝Ｌｏｗ）になると、それ以前にＱ信号がＨｉｇｈでＱＢ信号がＬｏｗであった場合にはｐ２がオンであるため、Ｑ端子の電位がＶｓｓ＋Ｖｔｈ（閾値電圧）まで低下する。Ｑ端子の電位がＶｓｓ近くになると、ｐ１がＯＮする一方ｎ１がオフし（ｎ１の閾値がＶｔｈ以上である場合にはｎ１は完全にオフする）、この時ＳＢ信号は非アクティブ（＝Ｈｉｇｈ＝Ｖｄｄ）であるため、ＱＢ信号もＨｉｇｈとなる。ＱＢ端子はｐ２のゲートおよびｎ２のゲートに接続されているため、ＱＢ信号がＨｉｇｈになると、ｐ２がオフしてｎ２がオンする。ｎ２がオンすると、Ｑ端子がＶＳＳに接続され、Ｑ信号はＬｏｗ（Ｖｓｓ）となる。なお、Ｑ信号がＬｏｗのときは、ｐ１がオンでｎ１がオフであるため、QＢ端子はＩＮＩＴから切り離されて、ＳＢ信号（Ｈｉｇｈ＝Ｖｄｄ）を出力する。このようにＱ信号は、瞬間的にはＶｓｓ＋Ｖｔｈに移行しようとするものの、ラッチ回路ＬＣによってＱＢ信号がフィードバックされて、Ｌｏｗ（Ｖｓｓ）に安定する。なお、ＲＢ信号がＨｉｇｈからＬｏｗに移行する時、ｐ２のドレインにはオン状態のトランジスタが接続されていないため、ラッチ解除回路は不要である。
【００２４】
ＳＢ信号が非アクティブ（＝Ｈｉｇｈ）でＲＢ信号が非アクティブ（＝Ｈｉｇｈ）となる場合（期間ｔ４）のＦＦ１０１の動作は以下のとおりである。ＳＢ信号がＨｉｇｈでＲＢ信号がＨｉｇｈになると、ＩＮＩＴ信号は初期化時以外Ｌｏｗ（Ｖｓｓ）であるため、ラッチ回路ＬＣがＯＮとなる。したがって、ＲＢ信号が変化する前の状態が保持され、ｔ４でもｔ３の状態（Ｑ信号がＬｏｗでＱＢ信号がＨｉｇｈ）が保持される。
【００２５】
ＩＮＩＴ信号がアクティブ（＝Ｈｉｇｈ）となるとき（初期化時）のＦＦ１０１の動作は以下のとおりである。まず、ＩＮＩＴ信号がアクティブとなる以前にＱ信号がＬｏｗでＱＢ信号がＨｉｇｈであった場合には、ｎ１がオフしているため、ＩＮＩＴ信号がＨｉｇｈになってもフリップフロップの出力には影響しない（Ｑ信号はＬｏｗ、ＱＢ信号はＨｉｇｈ）。ＩＮＩＴ信号がアクティブとなる以前にＱ信号がＨｉｇｈでＱＢ信号がＬｏｗであった場合には、ｎ１がオンしているため、ＱＢ端子の電位が、Ｖｄｄ−Ｖｔｈ（閾値電圧）まで上昇する。ＱＢ端子の電位がＶｄｄ近くになると、ｎ２がＯＮする一方ｐ２がオフし（ｐ２の閾値がＶｔｈ以上である場合にはｐ２は完全にオフする）、Ｑ端子はＶＳＳに接続され、Ｑ信号はＬｏｗ（＝Ｖｓｓ）となる。Ｑ端子はｐ１のゲートおよびｎ１のゲートに接続されているため、Ｑ信号がＬｏｗになると、ｎ１がオフしてｐ１がオンする。ｐ１がオンすると、この時ＳＢ信号は非アクティブ（＝Ｈｉｇｈ＝Ｖｄｄ）であるため、ＱＢ信号もＨｉｇｈとなる。なお、ＱＢ信号がＨｉｇｈのときは、ｎ２がオンでｐ２がオフであるため、Q端子はＲＢ端子から切り離されて、Ｌｏｗ（Ｖｓｓ）を出力する。このようにＱＢ信号は、瞬間的にはＶｄｄ−Ｖｔｈに移行しようとするものの、ラッチ回路ＬＣによってＱ信号がフィードバックされて、Ｈｉｇｈ（Ｖｄｄ）に安定する。以上の方法で初期化が可能であるため、初期化回路は不要である。
【００２６】
なお、ＳＢ信号およびＲＢ信号がともにアクティブ（＝Ｌｏｗ）である場合、Ｑ端子およびＱＢ端子がともにＶｓｓ＋Ｖｔｈとなったところでｐ１、ｐ２、ｎ１およびｎ２がオフとなり、フローティングとなる。このため、出力（Ｑ信号・ＱＢ信号）は不定となる。
【００２７】
このように、ＦＦ１０１では、ｐ１、ｎ１、ｐ２およびｎ２（２つのＣＭＯＳ）でラッチ回路を構成するとともに、ｐ１のソースをＳＢ端子に接続し、ｐ２のソースをＲＢ端子に接続し、かつｎ１のソースをＩＮＩＴ端子に接続することで、従来（図７０参照）必要とされた、セット回路、リセット回路、ラッチ解除回路および初期化回路をなくしながら、セット、ラッチ、リセット、および初期化の各動作を実現している。
【００２８】
なお、図１（ａ）においてｎ１のソースをＶＳＳに接続し、図２１（ａ）のＦＦ１０５のように構成してもよい。ＦＦ１０５の真理値表は図２１（ｂ）に示すとおりである。
【００２９】
図２（ａ）は、図１（ａ）の一変形例であるＦＦ１０２の構成を示す回路図である。図２（ａ）に示すように、ＦＦ１０２は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ３およびＮチャネルトランジスタｎ３と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ４およびＮチャネルトランジスタｎ４と、Ｓ端子と、Ｒ端子と、Ｑ端子・ＱＢ端子と、ＩＮＩＴＢ端子とを備え、ｐ３のゲートとｎ３のゲートとｐ４のドレインとｎ４のドレインとＱ端子とが接続され、ｐ３のドレインとｎ３のドレインとｐ４のゲートとｎ４のゲートとＱＢ端子とが接続され、ｎ４のソースがＳ端子に接続され、ｎ３のソースがＲ端子に接続され、ｐ４のソースがＩＮＩＴＢ端子に接続され、ｐ３のソースがＶＤＤ（高電位側電源）に接続されている構成である。ここでは、ｐ３、ｎ３、ｐ４およびｎ４がラッチ回路ＬＣを構成する。
【００３０】
図２（ｂ）はＦＦ１０２の動作を示すタイミングチャート（ＩＮＩＴＢ信号が非アクティブの場合）であり、図２（ｃ）はＦＦ１０２の真理値表（ＩＮＩＴＢ信号が非アクティブの場合）である。図２（ｂ）（ｃ）に示されるように、ＦＦ１０２のＱ信号は、Ｓ信号がＬｏｗ（非アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間に保持状態、Ｓ信号がＬｏｗ（非アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＬｏｗ（非アクティブ）、Ｓ信号がＨｉｇｈ（アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、Ｓ信号がＨｉｇｈ（アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間に不定状態となる。
【００３１】
図１９（ａ）は、実施の形態１にかかるフリップフロップの他の構成を示す回路図である。同図に示すように、ＦＦ１０３は、ＣＭＯＳ回路を構成するＰチャネルトランジスタＰ１およびＮチャネルトランジスタＮ１と、ＣＭＯＳ回路を構成するＰチャネルトランジスタＰ２およびＮチャネルトランジスタＮ２と、ＳＢ端子と、Ｒ端子と、ＩＮＩＴＢ端子と、Ｑ端子・ＱＢ端子とを備え、Ｐ１のゲートとＮ１のゲートとＰ２のドレインとＮ２のドレインとＱ端子とが接続されるとともに、Ｐ１のドレインとＮ１のドレインとＰ２のゲートとＮ２のゲートとが接続され、ＳＢ端子がＰ１のソースに接続され、Ｒ端子がＮ１のソースに接続され、ＩＮＩＴＢ端子がＰ２のソースに接続され、Ｎ２のソースがＶＳＳに接続されている構成である。ここでは、Ｐ１、Ｎ１、Ｐ２およびＮ２がラッチ回路ＬＣを構成している。
【００３２】
図１９（ｂ）はＦＦ１０３の真理値表（ＩＮＩＴＢ信号が非アクティブの場合）である。図１９（ｂ）に示されるように、ＦＦ１０３のＱ信号は、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間に保持状態、ＳＢ信号がＬｏｗ（アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間に不定、ＳＢ信号がＬｏｗ（アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間にＨｉｇｈ（アクティブ）となる。
【００３３】
図２０（ａ）は、図１９（ａ）の一変形例であるＦＦ１０４の構成を示す回路図である。同図に示すように、ＦＦ１０４は、ＣＭＯＳ回路を構成するＰチャネルトランジスタＰ３およびＮチャネルトランジスタＮ３と、ＣＭＯＳ回路を構成するＰチャネルトランジスタＰ４およびＮチャネルトランジスタＮ４と、Ｓ端子と、ＲＢ端子と、ＩＮＩＴ端子と、Ｑ端子・ＱＢ端子とを備え、Ｐ３のゲートとＮ３のゲートとＰ４のドレインとＮ４のドレインとＱ端子とが接続されるとともに、Ｐ３のドレインとＮ３のドレインとＰ４のゲートとＮ４のゲートとが接続され、Ｓ端子がＮ４のソースに接続され、ＲＢ端子がＰ４ソースに接続され、ＩＮＩＴ端子がＮ３のソースに接続され、Ｐ３のソースがＶＤＤに接続されている構成である。ここでは、Ｐ３、Ｎ３、Ｐ４およびＮ４がラッチ回路ＬＣを構成している。
【００３４】
図２０（ｂ）はＦＦ１０４の真理値表（ＩＮＩＴＢ信号が非アクティブの場合）である。２０（ｂ）に示されるように、ＦＦ１０４のＱ信号は、Ｓ信号がＨｉｇｈ（アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、Ｓ信号がＨｉｇｈ（アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間に不定、Ｓ信号がＬｏｗ（非アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間に保持状態、Ｓ信号がＬｏｗ（非アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）となる。
【００３５】
〔フリップフロップの形態２〕
図３（ａ）は、実施の形態２にかかるフリップフロップの構成を示す回路図である。同図に示すように、ＦＦ２０１は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ６およびＮチャネルトランジスタｎ５と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ８およびＮチャネルトランジスタｎ７と、Ｐチャネルトランジスタｐ５・ｐ７と、Ｎチャネルトランジスタｎ６・ｎ８と、ＳＢ端子と、ＲＢ端子と、ＩＮＩＴＢ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ６のゲートとｎ５のゲートとｐ７のドレインとｐ８のドレインとｎ７のドレインとＱＢ端子とが接続されるとともに、ｐ６のドレインとｎ５のドレインとｐ５のドレインとｐ８のゲートとｎ７のゲートとＱ端子とが接続され、ｎ５のソースとｎ６のドレインとが接続され、ｎ７のソースとｎ８のドレインとが接続され、ＳＢ端子がｐ５のゲートとｎ６のゲートとに接続され、ＲＢ端子がｐ５のソースとｐ７のゲートとｎ８のゲートとに接続され、ＩＮＩＴＢ端子がｐ６のソースに接続され、ｐ７およびｐ８のソースがＶＤＤに接続され、ｎ６およびｎ８のソースがＶＳＳに接続されている構成である。ここでは、ｐ６、ｎ５、ｐ８およびｎ７がラッチ回路ＬＣを構成し、ｐ５がセットトランジスタＳＴ、ｐ７がリセットトランジスタＲＴ、ｎ６およびｎ８それぞれがラッチ解除トランジスタ（リリーストランジスタ）ＬＲＴとして機能する。
【００３６】
図３（ｂ）はＦＦ２０１の動作を示すタイミングチャート（ＩＮＩＴＢ信号が非アクティブの場合）であり、図３（ｃ）はＦＦ２０１の真理値表（ＩＮＩＴＢ信号が非アクティブの場合）である。図３（ｂ）（ｃ）に示されるように、ＦＦ２０１のＱ信号は、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間に保持状態となる。
【００３７】
例えば、図３（ｂ）のｔ１では、Ｑ端子にＲＢ端子のＶｄｄが出力されてｎ７がＯＮしてＱＢ端子にはＶｓｓ（Ｌｏｗ）が出力される。ｔ２では、ＳＢ信号がＨｉｇｈとなってｐ５がＯＦＦしてｎ６がＯＮするため、ｔ１の状態を維持する。ｔ３では、ＲＢ信号がＬｏｗとなるので、ｐ７がＯＮしてＱＢ端子にはＶｄｄ（Ｈｉｇｈ）が出力され、さらに、ｎ５がＯＮしてＱ端子にはＶｓｓが出力される。なお、ＳＢ信号およびＲＢ信号がともにＬｏｗ（アクティブ）となった場合は、ｐ７がＯＮしてＱＢ端子にはＶｄｄ（Ｈｉｇｈ）が出力され、Ｑ端子にはｐ５を介してＶｓｓ＋Ｖｔｈ（ｐ５の閾値電圧）が出力される。
【００３８】
さらに、ＩＮＩＴＢ信号がアクティブの期間に、ＳＢ信号およびＲＢ信号がともに非アクティブとなると、ＦＦ２０１のＱ信号およびＱＢ信号は非アクティブとなる。
【００３９】
例えば、ＩＮＩＴＢ信号がＬｏｗ（アクティブ）の期間に、ＳＢ信号およびＲＢ信号がともにＬｏｗ（アクティブ）の状態（状態Ａ）から、ＳＢ信号およびＲＢ信号がともにＨｉｇｈ（非アクティブ）の状態（状態Ｘ）になった場合、状態Ａでは、ｐ７がＯＮでｐ６がＯＦＦで、ＱＢ端子にはＶｄｄ（Ｈｉｇｈ）、Ｑ端子にＶｓｓが出力されるが、状態Ｘではｐ６はＯＦＦのままであるため、Ｑ端子およびＱＢ端子の出力は状態Ａから変わらない。また、ＩＮＩＴＢ信号がＬｏｗ（アクティブ）の期間に、ＳＢ信号がＨｉｇｈ（非アクティブ）でＲＢ信号がＬｏｗ（アクティブ）の状態（状態Ｂ）から、ＳＢ信号およびＲＢ信号がともにＨｉｇｈ（非アクティブ）の状態（状態Ｘ）になった場合、状態Ｂでは、ｐ７およびｎ５がＯＮして、ＱＢ端子にＶｄｄ（Ｈｉｇｈ）、Ｑ端子にＶｓｓ（Ｌｏｗ）が出力されるが、状態Ｘではｐ６はＯＦＦのままであるため、Ｑ端子およびＱＢ端子の出力は状態Ｂと変わらない。さらに、ＩＮＩＴＢ信号がＬｏｗ（アクティブ）の期間に、ＳＢ信号がＬｏｗ（アクティブ）でＲＢ信号がＨｉｇｈ（非アクティブ）の状態（状態Ｃ）から、ＳＢ信号およびＲＢ信号がともにＨｉｇｈ（非アクティブ）の状態（状態Ｘ）になった場合、状態Ｃでは、Ｑ端子およびＱＢ端子の出力は不定となるが、状態Ｘにおいて、状態Ｘへ変化する直前にｐ６がＯＮしている場合には、Ｑ端子が瞬間的にＶｓｓ＋Ｖｔｈ（ｐ６の閾値電圧）になり、そのためｐ８がＯＮしてＱＢ端子にはＶｄｄ（Ｈｉｇｈ）が出力される。また、ＱＢ端子が接続されているｎ５がＯＮするため、Ｑ端子はＶｓｓ（Ｌｏｗ）となる。状態Ｘへ変化する直前にｐ６がＯＦＦしている場合には、ラッチ回路ＬＣを構成するｐ６がＯＦＦしているため、インバータを構成する一方のトランジスタｎ５がＯＮしていることになる。そのため、Ｑ端子にはＶｓｓ（Ｌｏｗ）が出力され、Ｑ端子がゲートに接続されているｐ８がＯＮするため、ＱＢ端子にはＶｄｄ（Ｈｉｇｈ）が出力される。つまり、状態Ｃがどのような不定状態であっても、状態Ｘでは、Ｑ端子はＶｓｓ（Ｌｏｗ）、ＱＢ端子はＶｄｄ（Ｈｉｇｈ）となる。
【００４０】
このように、ＦＦ２０１では、ｐ６、ｎ５、ｐ８およびｎ７（２つのＣＭＯＳ）でラッチ回路を構成するとともに、ＲＢ端子を、リセットトランジスタＲＴとして機能するｐ７のゲートとセットトランジスタＳＴとして機能するｐ５のソースとに接続し、かつｐ６のソースをＩＮＩＴＢ端子に接続することで、従来（図７０参照）必要とされた、優先決定回路および初期化回路をなくしながら、セット、ラッチ、リセット、ＳＢ信号とＲＢ信号が同時にアクティブになったときの優先決定、および初期化の各動作を実現している。上記のとおり、ＦＦ２０１ではＳＢ信号およびＲＢ信号が同時アクティブになったときにはＲＢ信号（リセット）が優先され、出力ＱＢは非アクティブとなる。
【００４１】
なお、図３（ａ）においてｐ６のソースをＶＤＤに接続し、図２２（ａ）のＦＦ２０９のように構成してもよい。ＦＦ２０９の真理値表は図２２（ｂ）に示すとおりである。
【００４２】
図４（ａ）は、図３（ａ）の一変形例であるＦＦ２０２の構成を示す回路図である。同図に示すように、ＦＦ２０２は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ１０およびＮチャネルトランジスタｎ１０と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ１２およびＮチャネルトランジスタｎ１２と、Ｐチャネルトランジスタｐ９・ｐ１１と、Ｎチャネルトランジスタｎ９・ｎ１２と、Ｓ端子と、Ｒ端子と、ＩＮＩＴ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ１０のゲートとｎ１０のゲートとｐ１２のドレインとｎ１２のドレインとｎ９のドレインとＱＢ端子とが接続されるとともに、ｐ１０のドレインとｎ１０のドレインとｎ１０のドレインとｐ１２のゲートとｎ１２のゲートとｎ１１のドレインとＱ端子とが接続され、ｐ１０のソースとｐ９のドレインとが接続され、ｐ１２のソースとｐ１１のドレインとが接続され、Ｓ端子がｎ９のゲートとｐ１１のゲートとに接続され、Ｒ端子がｎ９のソースとｐ９のゲートとｎ１１のゲートとに接続され、ＩＮＩＴ端子がｎ１２のソースに接続され、ｐ９およびｐ１１のソースがＶＤＤに接続され、ｎ１０およびｎ１１のソースがＶＳＳに接続されている構成である。ここでは、ｐ１０、ｎ１０、ｐ１２およびｎ１２がラッチ回路ＬＣを構成し、ｎ９がセットトランジスタＳＴ、ｎ１１がリセットトランジスタＲＴ、ｐ９およびｐ１１それぞれがラッチ解除トランジスタＬＲＴとして機能する。
【００４３】
図４（ｂ）はＦＦ２０２の動作を示すタイミングチャート（ＩＮＩＴ信号が非アクティブの場合）であり、図４（ｃ）はＦＦ２０２の真理値表（ＩＮＩＴ信号が非アクティブの場合）である。図４（ｂ）（ｃ）に示されるように、ＦＦ２０２のＱ信号は、Ｓ信号がＬｏｗ（非アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間に保持状態、Ｓ信号がＬｏｗ（非アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＬｏｗ（非アクティブ）、Ｓ信号がＨｉｇｈ（アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、Ｓ信号がＨｉｇｈ（アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＬｏｗ（非アクティブ）となる。
【００４４】
さらに、ＩＮＩＴ信号がアクティブの期間に、Ｓ信号およびＲ信号がともに非アクティブとなると、ＦＦ２０２のＱ信号およびＱＢ信号は非アクティブとなる。
【００４５】
図７（ａ）は、実施の形態２にかかるフリップフロップの他の構成を示す回路図である。同図に示すように、ＦＦ２０３は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ２２およびＮチャネルトランジスタｎ２１と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ２３およびＮチャネルトランジスタｎ２２と、Ｐチャネルトランジスタｐ２１と、ＳＢ端子と、ＲＢ端子と、ＩＮＩＴ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ２２のゲートとｎ２１のゲートとｐ２３のドレインとｎ２２のドレインとｐ２１のドレインとＱ端子とが接続されるとともに、ｐ２２のドレインとｎ２１のドレインとｐ２３のゲートとｎ２２のゲートとＱＢ端子とが接続され、ＳＢ端子がｐ２１のゲートに接続され、ＲＢ端子がｐ２１のソースとｐ２３のソースとに接続され、ＩＮＩＴ端子がｎ２１のソースに接続され、ｎ２２のソースがＶＳＳに接続されている構成である。ここでは、ｐ２２、ｎ２１、ｐ２３およびｎ２２がラッチ回路ＬＣを構成し、ｐ２１がセットトランジスタＳＴとして機能する。
【００４６】
図７（ｂ）はＦＦ２０３の動作を示すタイミングチャート（ＩＮＩＴ信号が非アクティブの場合）であり、図７（ｃ）はＦＦ２０３の真理値表（ＩＮＩＴ信号が非アクティブの場合）である。図７（ｂ）（ｃ）に示されるように、ＦＦ２０３のＱ信号は、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間に保持状態となる。
【００４７】
例えば、図７（ｂ）のｔ１では、Ｑ端子にＲＢ端子のＶｄｄ（Ｈｉｇｈ）が出力されてｎ２１がＯＮしてＱＢ端子にはＶｓｓ（Ｌｏｗ）が出力される。ｔ２では、ＳＢ信号がＨｉｇｈとなってｐ２１がＯＦＦするため、ｔ１の状態を維持する。ｔ３では、ＲＢ信号がＬｏｗとなるので、ｐ２３を介してＱ端子に一旦Ｖｓｓ＋Ｖｔｈ（ｐ２３の閾値電圧）が出力され、これにより、ｐ２２がＯＮしてＱＢ端子にＶｄｄ（Ｈｉｇｈ）が出力される。さらに、ＱＢ端子がＶｄｄになるため、ｎ２２がＯＮしてＱ端子にＶｓｓが出力される。なお、ＳＢ信号およびＲＢ信号がともにＬｏｗ（アクティブ）となった場合は、Ｑ端子にｐ２１を介して一旦Ｖｓｓ＋Ｖｔｈが出力され、これにより、ｐ２２がＯＮしてＱＢ端子にＶｄｄ（Ｈｉｇｈ）が出力される。さらに、ＱＢ端子がＶｄｄになるため、ｎ２２がＯＮしてＱ端子にＶｓｓが出力される。
【００４８】
このように、ＦＦ２０３では、ｐ２２、ｎ２１、ｐ２３およびｎ２２（２つのＣＭＯＳ）でラッチ回路を構成するとともに、ＲＢ端子を、セットトランジスタＳＴとして機能するｐ２１のソースとｐ２３のソースとに接続し、かつｎ２１のソースをＩＮＩＴ端子に接続することで、従来（図７０参照）必要とされた、リセット回路、ラッチ解除回路、優先決定回路および初期化回路をなくしながら、セット、ラッチ、リセット、ＳＢ信号とＲＢ信号が同時にアクティブになったときの優先決定、および初期化の各動作を実現している。上記のとおり、ＦＦ２０３ではＳＢ信号およびＲＢ信号が同時アクティブになったときにはＲＢ信号（リセット）が優先され、出力Ｑ・ＱＢは非アクティブとなる。
【００４９】
図８（ａ）は、図７（ａ）の一変形例であるＦＦ２０４の構成を示す回路図である。同図に示すように、ＦＦ２０４は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ２４およびＮチャネルトランジスタｎ２４と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ２５およびＮチャネルトランジスタｎ２５と、Ｎチャネルトランジスタｎ２３と、Ｓ端子と、Ｒ端子と、ＩＮＩＴＢ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ２４のゲートとｎ２４のゲートとｐ２５のドレインとｎ２５のドレインとｎ２３のドレインとＱＢ端子とが接続されるとともに、ｐ２４のドレインとｎ２４のドレインとｐ２５のゲートとｎ２５のゲートとＱ端子とが接続され、Ｓ端子がｎ２３のゲートに接続され、Ｒ端子がｎ２３のソースとｎ２５のソースに接続され、ＩＮＩＴＢ端子がｐ２４のソースに接続され、ｐ２５のソースがＶＤＤに接続され、ｎ２４のソースがＶＳＳに接続されている構成である。ここでは、ｐ２４、ｎ２４、ｐ２５およびｎ２５がラッチ回路ＬＣを構成し、ｎ２３がセットトランジスタＳＴとして機能する。
【００５０】
図８（ｂ）はＦＦ２０４の動作を示すタイミングチャート（ＩＮＩＴＢ信号が非アクティブの場合）であり、図８（ｃ）はＦＦ２０４の真理値表（ＩＮＩＴＢ信号が非アクティブの場合）である。図８（ｂ）（ｃ）に示されるように、ＦＦ２０４のＱ信号は、Ｓ信号がＬｏｗ（非アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間に保持状態、Ｓ信号がＬｏｗ（非アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＬｏｗ（非アクティブ）、Ｓ信号がＨｉｇｈ（アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、Ｓ信号がＨｉｇｈ（アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＬｏｗ（非アクティブ）となる。
【００５１】
図１１（ａ）は、実施の形態２にかかるフリップフロップのさらに他の構成を示す回路図である。同図に示すように、ＦＦ２０５は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ３２およびＮチャネルトランジスタｎ３１と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ３４およびＮチャネルトランジスタｎ３２と、Ｐチャネルトランジスタｐ３１・ｐ３３と、ＳＢ端子と、ＲＢ端子と、ＩＮＩＴＢ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ３２のゲートとｎ３１のゲートとｐ３４のドレインとｎ３２のドレインとｐ３３のドレインとＱＢ端子とが接続されるとともに、ｐ３２のドレインとｎ３１のドレインとｐ３４のゲートとｎ３２のゲートとｐ３１のドレインとＱ端子とが接続され、ＳＢ端子がｐ３１のゲートに接続され、ＲＢ端子がｐ３１のソースとｐ３３のゲートとに接続され、ＩＮＩＴＢ端子がｐ３２のソースに接続され、ｐ３３およびｐ３４のソースがＶＤＤに接続され、ｎ３１およびｎ３２のソースがＶＳＳに接続されている構成である。ここでは、ｐ３２、ｎ３１、ｐ３４およびｎ３２がラッチ回路ＬＣを構成し、ｐ３１がセットトランジスタＳＴ、ｐ３３がリセットトランジスタＲＴとして機能する。
【００５２】
図１１（ｂ）はＦＦ２０５の真理値表（ＩＮＩＴ信号が非アクティブの場合）である。図１１（ｂ）に示されるように、ＦＦ２０５のＱ信号は、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間に保持状態となる。
【００５３】
図１２（ａ）は、図１１（ａ）の一変形例であるＦＦ２０６の構成を示す回路図である。同図に示すように、ＦＦ２０６は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ３５およびＮチャネルトランジスタｎ３４と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ３６およびＮチャネルトランジスタｎ３６と、Ｎチャネルトランジスタｎ３３・３５と、Ｓ端子と、Ｒ端子と、ＩＮＩＴＢ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ３５のゲートとｎ３４のゲートとｐ３６のドレインとｎ３６のドレインとｎ３３のドレインとＱＢ端子とが接続されるとともに、ｐ３５のドレインとｎ３４のドレインとｐ３６のゲートとｎ３６のゲートとｎ３５のドレインとＱ端子とが接続され、Ｓ端子がｎ３３のゲートに接続され、Ｒ端子がｎ３３のソースとｎ３５のゲートとに接続され、ＩＮＩＴＢ端子がｐ３５のソースに接続され、ｐ３６のソースがＶＤＤに接続され、ｎ３５のソースがＶＳＳに接続されている構成である。ここでは、ｐ３５、ｎ３４、ｐ３６およびｎ３６がラッチ回路ＬＣを構成し、ｎ３３がセットトランジスタＳＴ、ｎ３５がリセットトランジスタＲＴとして機能する。
【００５４】
図１２（ｂ）はＦＦ２０６の真理値表（ＩＮＩＴＢ信号が非アクティブの場合）である。図１２（ｂ）（ｃ）に示されるように、ＦＦ２０６のＱ信号は、Ｓ信号がＬｏｗ（非アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間に保持状態、Ｓ信号がＬｏｗ（非アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＬｏｗ（非アクティブ）、Ｓ信号がＨｉｇｈ（アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、Ｓ信号がＨｉｇｈ（アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＬｏｗ（非アクティブ）となる。
【００５５】
図１５（ａ）は、実施の形態２にかかるフリップフロップのさらに他の構成を示す回路図である。同図に示すように、ＦＦ２０７は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ４４およびＮチャネルトランジスタｎ４３と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ４５およびＮチャネルトランジスタｎ４４と、Ｐチャネルトランジスタｐ４３と、Ｎチャネルトランジスタｎ４５と、ＳＢ端子と、ＲＢ端子と、ＩＮＩＴ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ４４のゲートとｎ４３のゲートとｐ４５のドレインとｎ４４のドレインとｐ４３のドレインとＱ端子とが接続されるとともに、ｐ４４のドレインとｎ４３のドレインとｐ４５のゲートとｎ４４のゲートとＱＢ端子とが接続され、ｎ４４のソースとｎ４５のドレインとが接続され、ＳＢ端子がｐ４３のゲートとｎ４５のゲートとに接続され、ＲＢ端子がｐ４３のソースとｐ４５のソースとに接続され、ＩＮＩＴ端子がｎ４３のソースに接続され、ｐ４４のソースがＶＤＤに接続され、ｎ４５のソースがＶＳＳに接続されている構成である。ここでは、ｐ４４、ｎ４３、ｐ４５およびｎ４４がラッチ回路ＬＣを構成し、ｐ４３がセットトランジスタＳＴ、ｎ４５がラッチ解除回路トランジスタＬＲＴとして機能する。
【００５６】
図１５（ｂ）はＦＦ２０７の真理値表（ＩＮＩＴ信号が非アクティブの場合）である。図１５（ｂ）に示されるように、ＦＦ２０７のＱ信号は、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間に保持状態となる。
【００５７】
図１６（ａ）は、図１５（ａ）の一変形例であるＦＦ２０８の構成を示す回路図である。同図に示すように、ＦＦ２０８は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ４６およびＮチャネルトランジスタｎ４７と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ４８およびＮチャネルトランジスタｎ４８と、Ｎチャネルトランジスタｎ４６と、Ｐチャネルトランジスタｐ４７と、Ｓ端子と、Ｒ端子と、ＩＮＩＴＢ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ４６のゲートとｎ４７のゲートとｐ４８のドレインとｎ４８のドレインとｎ４６のドレインとＱＢ端子とが接続されるとともに、ｐ４６のドレインとｎ４７のドレインとｐ４８のゲートとｎ４８のゲートとＱ端子とが接続され、ｐ４７のドレインとｐ４８のソースとが接続され、Ｓ端子がｎ４６のゲートとｐ４７のゲートとに接続され、Ｒ端子がｎ４６のソースとｎ４８のソースとに接続され、ＩＮＩＴＢ端子がｐ４６のソースに接続され、ｐ４７のソースがＶＤＤに接続され、ｎ４７のソースがＶＳＳに接続されている構成である。ここでは、ｐ４６、ｎ４７、ｐ４８およびｎ４８がラッチ回路ＬＣを構成し、ｎ４６がセットトランジスタＳＴ、ｐ４７がラッチ解除トランジスタＬＲＴとして機能する。
【００５８】
図１６（ｂ）はＦＦ２０８の真理値表（ＩＮＩＴＢ信号が非アクティブの場合）である。図１６（ｂ）に示されるように、ＦＦ２０８のＱ信号は、Ｓ信号がＬｏｗ（非アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間に保持状態、Ｓ信号がＬｏｗ（非アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＬｏｗ（非アクティブ）、Ｓ信号がＨｉｇｈ（アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、Ｓ信号がＨｉｇｈ（アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＬｏｗ（非アクティブ）となる。
【００５９】
図２５（ａ）は、ＦＦ２１０の構成を示す回路図である。同図に示すように、ＦＦ２１０は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ８４およびＮチャネルトランジスタｎ８４と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ８５およびＮチャネルトランジスタｎ８５と、Ｐチャネルトランジスタｐ８１・ｐ８２・ｐ８３と、Ｎチャネルトランジスタｎ８２・ｎ８３と、ＳＢ端子と、Ｒ端子と、ＩＮＩＴ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ８４のゲートとｎ８４のゲートとｐ８５のドレインとｎ８５のドレインとＱＢ端子とが接続されるとともに、ｐ８４のドレインとｎ８４のドレインとｐ８１のドレインとｎ８２のドレインとｐ８５のゲートとｎ８５のゲートとＱ端子とが接続され、ｎ８４のソースとｎ８３のドレインとが接続され、ｐ８４のソースとｐ８３のドレインとが接続され、ｐ８１のソースとｐ８２のドレインとが接続され、ＳＢ端子がｐ８１のゲートとｎ８３のゲートとに接続され、Ｒ端子がｎ８２のゲートとｐ８２のゲートとｐ８３のゲートとに接続され、ＩＮＩＴ端子がｎ８５のソースに接続され、ｐ８２、ｐ８３およびｐ８５のソースがＶＤＤに接続され、ｎ８２およびｎ８３のソースがＶＳＳに接続されている構成である。ここでは、ｐ８４、ｎ８４、ｐ８５およびｎ８５がラッチ回路ＬＣを構成し、ｐ８１がセットトランジスタＳＴ、ｎ８２がリセットトランジスタＲＴ、ｐ８３およびｎ８３それぞれがラッチ解除トランジスタＬＲＴ、ｐ８２が優先決定トランジスタＰＤＴとして機能する。
【００６０】
図２５（ｂ）はＦＦ２１０の真理値表（ＩＮＩＴ信号が非アクティブの場合）である。図２５（ｂ）に示されるように、ＦＦ２１０のＱ信号は、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間に保持状態、ＳＢ信号がＬｏｗ（アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＬｏｗ（アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間にＨｉｇｈ（アクティブ）となる。
【００６１】
なお、図２５（ａ）においてｐ８５のソースをＩＮＩＴＢ端子に接続するとともに、ｎ８５のソースをＶＳＳに接続し、図２７（ａ）のＦＦ２１１のように構成してもよい。ＦＦ２１１の真理値表は図２７（ｂ）に示すとおりである。
【００６２】
〔フリップフロップの形態３〕
図５（ａ）は、実施の形態３にかかるフリップフロップの構成を示す回路図である。同図に示すように、ＦＦ３０１は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ１４およびＮチャネルトランジスタｎ１３と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ１６およびＮチャネルトランジスタｎ１５と、Ｐチャネルトランジスタｐ１３・ｐ１５と、Ｎチャネルトランジスタｎ１４・ｎ１６と、ＳＢ端子と、ＲＢ端子と、ＩＮＩＴＢ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ１４のゲートとｎ１３のゲートとｐ１６のドレインとｐ１５のドレインとｐ１５のドレインとＱ端子とが接続されるとともに、ｐ１４のドレインとｎ１３のドレインとｐ１６のゲートとｎ１５のゲートとｐ１３のドレインとＱＢ端子とが接続され、ｎ１３のソースとｎ１４のドレインとが接続され、ｎ１５のソースとｎ１６のドレインとが接続され、ＳＢ端子がｐ１３のソースとｐ１５のゲートとｎ１６のゲートとに接続され、ＲＢ端子がｐ１３のゲートとｎ１４のゲートとに接続され、ＩＮＩＴＢ端子がｐ１６のソースに接続され、ｐ１４およびｐ１５のソースがＶＤＤに接続され、ｎ１４およびｎ１６のソースがＶＳＳに接続されている構成である。ここでは、ｐ１４、ｎ１３、ｐ１６およびｎ１５がラッチ回路ＬＣを構成し、ｐ１５がセットトランジスタＳＴ、ｐ１３がリセットトランジスタＲＴ、ｎ１４およびｎ１６それぞれがラッチ解除トランジスタＬＲＴとして機能する。
【００６３】
図５（ｂ）はＦＦ３０１の動作を示すタイミングチャート（ＩＮＩＴＢ信号が非アクティブの場合）であり、図５（ｃ）はＦＦ３０１の真理値表（ＩＮＩＴＢ信号が非アクティブの場合）である。図５（ｂ）（ｃ）に示されるように、ＦＦ３０１のＱ信号は、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＨｉｇｈ（アクティブ）、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間に保持状態となる。
【００６４】
例えば、図５（ｂ）のｔ１では、ｐ１５がＯＮしてＱ端子にはＶｄｄ（Ｈｉｇｈ）が出力され、これにより、ｎ１３がＯＮしてＱＢ端子にはＶｓｓ（Ｌｏｗ）が出力される。ｔ２では、ＳＢ信号がＨｉｇｈとなってｐ１５がＯＦＦしてｎ１４およびｎ１６がＯＮするため、ｔ１の状態を維持する。ｔ３では、ＲＢ信号がＬｏｗとなるので、ＱＢ端子にはＳＢ端子のＶｄｄ（Ｈｉｇｈ）が出力され、これにより、ｎ１５がＯＮして、Ｑ端子にはＶｓｓ（Ｌｏｗ）が出力される。なお、ＳＢ信号およびＲＢ信号がともにＬｏｗ（アクティブ）となった場合は、ｐ１５がＯＮしてＱ端子にはＶｄｄ（Ｈｉｇｈ）が出力され、ＱＢ端子にはｐ１３を介してＶｓｓ＋Ｖｔｈ（ｐ１３の閾値電圧）が出力される。
【００６５】
さらに、ＩＮＩＴＢ信号がアクティブの期間に、ＳＢ信号およびＲＢ信号がともに非アクティブとなると、ＦＦ３０１のＱ信号およびＱＢ信号は非アクティブとなる。
【００６６】
例えば、ＩＮＩＴＢ信号がＬｏｗ（アクティブ）の期間に、ＳＢ信号がＬｏｗ（アクティブ）でＲＢ信号がＬｏｗ（アクティブ）の状態（状態Ａ）から、ＳＢ信号およびＲＢ信号がともにＨｉｇｈ（非アクティブ）の状態（状態Ｘ）になった場合、状態ＡではＱ端子およびＱＢ端子の出力は不定となるが、状態Ｘにおいて、状態Ｘへ変化する直前にｐ１６がＯＮしている場合には、Ｑ端子が瞬間的にＶｓｓ＋Ｖｔｈ（ｐ１６の閾値電圧）になり、そのためｐ１４がＯＮしてＱＢ端子にはＶｄｄ（Ｈｉｇｈ）が出力される。また、ＱＢ端子が接続されているｎ１５がＯＮするため、Ｑ端子はＶｓｓ（Ｌｏｗ）となる。状態Ｘへ変化する直前にｐ１６がＯＦＦしている場合には、ラッチ回路ＬＣを構成するｐ１６がＯＦＦしているため、インバータを構成する一方のトランジスタｎ１５がＯＮしていることになる。そのため、Ｑ端子にはＶｓｓ（Ｌｏｗ）が出力され、Ｑ端子がゲートに接続されているｐ１４がＯＮするため、ＱＢ端子にはＶｄｄ（Ｈｉｇｈ）が出力される。つまり、状態Ａがどのような不定状態であっても、状態Ｘでは、Ｑ端子はＶｓｓ（Ｌｏｗ）、ＱＢ端子はＶｄｄ（Ｈｉｇｈ）となる。また、ＩＮＩＴＢ信号がＬｏｗ（アクティブ）の期間に、ＳＢ信号がＬｏｗ（アクティブ）でＲＢ信号がＨ（非アクティブ）の状態（状態Ｂ）から、ＳＢ信号およびＲＢ信号がともにＨｉｇｈ（非アクティブ）の状態（状態Ｘ）になった場合、状態ＢではＱ端子およびＱＢ端子の出力は不定となるが、状態Ｘにおいて、状態Ｘへ変化する直前にｐ１６がＯＮしている場合には、Ｑ端子が瞬間的にＶｓｓ＋Ｖｔｈ（ｐ１６の閾値電圧）になり、そのためｐ１４がＯＮしてＱＢ端子にはＶｄｄ（Ｈｉｇｈ）が出力される。また、ＱＢ端子が接続されているｎ１５がＯＮするため、Ｑ端子はＶｓｓ（Ｌｏｗ）となる。状態Ｘへ変化する直前にｐ１６がＯＦＦしている場合には、ラッチ回路ＬＣを構成するｐ１６がＯＦＦしているため、インバータを構成する一方のトランジスタｎ１５がＯＮしていることになる。そのため、Ｑ端子にはＶｓｓ（Ｌｏｗ）が出力され、Ｑ端子がゲートに接続されているｐ１４がＯＮするため、ＱＢ端子にはＶｄｄ（Ｈｉｇｈ）が出力される。ＱＢ端子にはＶｄｄ（Ｈｉｇｈ）が出力される。つまり、状態Ｂがどのような不定状態であっても、状態Ｘでは、Ｑ端子はＶｓｓ（Ｌｏｗ）、ＱＢ端子はＶｄｄ（Ｈｉｇｈ）となる。
【００６７】
このように、ＦＦ３０１では、ｐ１４、ｎ１３、ｐ１６およびｎ１５（２つのＣＭＯＳ）でラッチ回路を構成するとともに、ＳＢ端子を、セットトランジスタＳＴとして機能するｐ１５のゲートとリセットトランジスタＲＴとして機能するｐ１３のソースとに接続し、かつｐ１６のソースをＩＮＩＴＢ端子に接続することで、従来（図７０参照）必要とされた、優先決定回路および初期化回路をなくしながら、セット、ラッチ、リセット、ＳＢ信号とＲＢ信号が同時にアクティブになったときの優先決定、および初期化の各動作を実現している。上記のとおり、ＦＦ３０１ではＳＢ信号およびＲＢ信号が同時アクティブになったときにはＳＢ信号（セット）が優先され、出力Ｑはアクティブとなる。
【００６８】
なお、図５（ａ）においてｐ１６のソースをＶＤＤに接続し、図２３（ａ）のＦＦ３０９のように構成してもよい。ＦＦ３０９の真理値表は図２３（ｂ）に示すとおりである。
【００６９】
図６（ａ）は、図５（ａ）の一変形例であるＦＦ３０２の構成を示す回路図である。同図に示すように、ＦＦ３０２は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ１８およびＮチャネルトランジスタｎ１８と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ２０およびＮチャネルトランジスタｎ２０と、Ｐチャネルトランジスタｐ１７・ｐ１９と、Ｎチャネルトランジスタｎ１７・ｎ１９と、Ｓ端子と、Ｒ端子と、ＩＮＩＴ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ１８のゲートとｎ１８のゲートとｐ２０のドレインとｎ２０のドレインとｎ１７のドレインとＱ端子とが接続されるとともに、ｐ１８のドレインとｎ１８のドレインとｐ２０のゲートとｎ２０のゲートとｎ１９のドレインとＱＢ端子とが接続され、ｐ２０のソースとｐ１９のドレインとが接続され、ｐ１８のソースとｐ１７のドレインとが接続され、Ｓ端子がｐ１７のゲートとｎ１９のゲートとｎ１７のソースとに接続され、Ｒ端子がｐ１９のゲートとｎ１７のゲートとに接続され、ＩＮＩＴ端子がｎ１８のソースに接続され、ｐ１７およびｐ１９のソースがＶＤＤに接続され、ｎ１９およびｎ２０のソースがＶＳＳに接続されている構成である。ここでは、ｐ１８、ｎ１８、ｐ２０およびｎ２０がラッチ回路ＬＣを構成し、ｎ１９がセットトランジスタＳＴ、ｎ１７がリセットトランジスタＲＴ、ｐ１７およびｐ１９それぞれがラッチ解除トランジスタＬＲＴとして機能する。
【００７０】
図６（ｂ）はＦＦ３０２の動作を示すタイミングチャート（ＩＮＩＴ信号が非アクティブの場合）であり、図６（ｃ）はＦＦ３０２の真理値表（ＩＮＩＴ信号が非アクティブの場合）である。図６（ｂ）（ｃ）に示されるように、ＦＦ３０２のＱ信号は、Ｓ信号がＬｏｗ（非アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間に保持状態、Ｓ信号がＬｏｗ（非アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＬｏｗ（非アクティブ）、Ｓ信号がＨｉｇｈ（アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、Ｓ信号がＨｉｇｈ（アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＨｉｇｈ（アクティブ）となる。
【００７１】
さらに、ＩＮＩＴ信号がアクティブの期間に、Ｓ信号およびＲ信号がともに非アクティブとなると、ＦＦ３０２のＱ信号およびＱＢ信号は非アクティブとなる。
【００７２】
図９（ａ）は、実施の形態３にかかるフリップフロップの他の構成を示す回路図である。同図に示すように、ＦＦ３０３は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ２７およびＮチャネルトランジスタｎ２６と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ２８およびＮチャネルトランジスタｎ２７と、Ｐチャネルトランジスタｐ２６と、ＳＢ端子と、ＲＢ端子と、ＩＮＩＴ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ２７のゲートとｎ２６のゲートとｐ２８のドレインとｎ２７のドレインとｐ２６のドレインとＱＢ端子とが接続されるとともに、ｐ２７のドレインとｎ２６のドレインとｐ２８のゲートとｎ２７のゲートとＱ端子とが接続され、ＲＢ端子がｐ２６のゲートに接続され、ＳＢ端子がｐ２６のソースとｐ２８のソースとに接続され、ＩＮＩＴ端子がｎ２７のソースに接続され、ｎ２６のソースがＶＳＳに接続され、ｐ２７のソースにＶＤＤが接続されている構成である。ここでは、ｐ２７、ｎ２６、ｐ２８およびｎ２７がラッチ回路ＬＣを構成し、ｐ２６がリセットトランジスタＲＴとして機能する。
【００７３】
図９（ｂ）はＦＦ３０３の動作を示すタイミングチャート（ＩＮＩＴ信号が非アクティブの場合）であり、図９（ｃ）はＦＦ３０３の真理値表（ＩＮＩＴ信号が非アクティブの場合）である。図９（ｂ）（ｃ）に示されるように、ＦＦ３０３のＱ信号は、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＨｉｇｈ（アクティブ）、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間に保持状態となる。
【００７４】
例えば、図９（ｂ）のｔ１では、ｐ２８を介してＱＢ端子に一旦Ｖｓｓ＋Ｖｔｈ（ｐ２８の閾値電圧）が出力され、これにより、ｐ２７がＯＮしてＱ端子にＶｄｄ（Ｈｉｇｈ）が出力される。さらに、Ｑ端子がＶｄｄになるため、ｎ２７がＯＮしてＱＢ端子にＶｓｓが出力される。ｔ２では、ｐ２８はＯＦＦしているため、ＳＢ信号がＨｉｇｈとなってもｔ１の状態を維持する。ｔ３では、ＲＢ信号がＬｏｗとなるので、ＱＢ端子にＳＢ端子のＶｄｄが出力され、これにより、ｎ２６がＯＮしてＱ端子にＶｓｓ（Ｌｏｗ）が出力される。なお、ＳＢ信号およびＲＢ信号がともにＬｏｗ（アクティブ）となった場合は、ＱＢ端子にｐ２６を介して一旦Ｖｓｓ＋Ｖｔｈが出力され、これにより、ｐ２７がＯＮしてＱ端子にＶｄｄ（Ｈｉｇｈ）が出力される。さらに、Ｑ端子がＶｄｄになるため、ｎ２７がＯＮしてＱＢ端子にＩＮＩＴ端子のＶｓｓ（Ｌｏｗ）が出力される。
【００７５】
このように、ＦＦ３０３では、ｐ２７、ｎ２６、ｐ２８およびｎ２７（２つのＣＭＯＳ）でラッチ回路を構成するとともに、ＳＢ端子を、ｐ２８のソースとリセットトランジスタＲＴとして機能するｐ２６のソースとに接続し、かつｎ２７のソースをＩＮＩＴ端子に接続することで、従来（図７０参照）必要とされた、セット回路、ラッチ解除回路、優先決定回路および初期化回路をなくしながら、セット、ラッチ、リセット、ＳＢ信号とＲＢ信号が同時にアクティブになったときの優先決定、および初期化の各動作を実現している。上記のとおり、ＦＦ３０３ではＳＢ信号およびＲＢ信号が同時アクティブになったときにはＳＢ信号（セット）が優先され、出力Ｑ・ＱＢはアクティブとなる。
【００７６】
図１０（ａ）は、図９（ａ）の一変形例であるＦＦ３０４の構成を示す回路図である。同図に示すように、ＦＦ３０４は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ２９およびＮチャネルトランジスタｎ２９と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ３０およびＮチャネルトランジスタｎ３０と、Ｎチャネルトランジスタｎ２８と、Ｓ端子と、Ｒ端子と、ＩＮＩＴＢ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ２９のゲートとｎ２９のゲートとｎ２８のドレインとｐ３０のドレインとｎ３０のドレインとＱ端子とが接続されるとともに、ｐ２９のドレインとｎ２９のドレインとｐ３０のゲートとｎ３０のゲートとＱＢ端子とが接続され、Ｒ端子がｎ２８のゲートに接続され、Ｓ端子がｎ２８のソースとｎ３０のソースに接続され、ＩＮＩＴＢ端子がｐ３０のソースに接続され、ｐ２９のソースがＶＤＤに接続され、ｎ２９のソースがＶＳＳに接続されている構成である。ここでは、ｐ２９、ｎ２９、ｐ３０およびｎ３０がラッチ回路ＬＣを構成し、ｎ２８がリセットトランジスタＲＴとして機能する。
【００７７】
図１０（ｂ）はＦＦ３０４の動作を示すタイミングチャート（ＩＮＩＴＢ信号が非アクティブの場合）であり、図１０（ｃ）はＦＦ３０４の真理値表（ＩＮＩＴＢ信号が非アクティブの場合）である。図１０（ｂ）（ｃ）に示されるように、ＦＦ３０４のＱ信号は、Ｓ信号がＬｏｗ（非アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間に保持状態、Ｓ信号がＬｏｗ（非アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＬｏｗ（非アクティブ）、Ｓ信号がＨｉｇｈ（アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、Ｓ信号がＨｉｇｈ（アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＨｉｇｈ（アクティブ）となる。
【００７８】
図１３（ａ）は、実施の形態３にかかるフリップフロップのさらに他の構成を示す回路図である。同図に示すように、ＦＦ３０５は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ３８およびＮチャネルトランジスタｎ３７と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ４０およびＮチャネルトランジスタｎ３８と、Ｐチャネルトランジスタｐ３７・ｐ３９と、ＳＢ端子と、ＲＢ端子と、ＩＮＩＴ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ３８のゲートとｎ３７のゲートとｐ４０のドレインとｎ３８のドレインとｐ３９のドレインとＱ端子とが接続されるとともに、ｐ３８のドレインとｎ３７のドレインとｐ４０のゲートとｎ３８のゲートとｐ３７のドレインとＱＢ端子とが接続され、ＲＢ端子がｐ３７のゲートに接続され、ＳＢ端子がｐ３７のソースとｐ３９のゲートとに接続され、ＩＮＩＴＢ端子がｐ４０のソースに接続され、ｎ３７およびｎ３８のソースがＶＳＳに接続され、ｐ３８およびｐ３９のソースがＶＤＤに接続されている構成である。ここでは、ｐ３８、ｎ３７、ｐ４０およびｎ３８がラッチ回路ＬＣを構成し、ｐ３７がリセットトランジスタＲＴ、ｐ３９がセットトランジスタＳＴとして機能する。
【００７９】
図１３（ｂ）はＦＦ３０５の真理値表（ＩＮＩＴＢ信号が非アクティブの場合）である。図１３（ｂ）に示されるように、ＦＦ３０５のＱ信号は、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＨｉｇｈ（アクティブ）、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間に保持状態となる。
【００８０】
図１４（ａ）は、図１３（ａ）の一変形例であるＦＦ３０６の構成を示す回路図である。同図に示すように、ＦＦ３０６は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ４１およびＮチャネルトランジスタｎ４０と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ４２およびＮチャネルトランジスタｎ４２と、Ｎチャネルトランジスタｎ３９・ｎ４１と、Ｓ端子と、Ｒ端子と、ＩＮＩＴＢ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ４１のゲートとｎ４０のゲートとｎ３９のドレインとｐ４２のドレインとｎ４２のドレインとＱ端子とが接続されるとともに、ｐ４１のドレインとｎ４０のドレインとｐ４２のゲートとｎ４２のゲートとｎ４１のドレインとＱＢ端子とが接続され、Ｒ端子がｎ３９のゲートに接続され、Ｓ端子がｎ３９のソースとｎ４１のゲートとに接続され、ＩＮＩＴＢ端子がｐ４２のソースに接続され、ｐ４１のソースがＶＤＤに接続され、ｎ４０・ｎ４１・ｎ４２のソースがＶＳＳに接続されている構成である。ここでは、ｐ４１、ｎ４０、ｐ４２およびｎ４２がラッチ回路ＬＣを構成し、ｎ３９がリセットトランジスタＲＴ、ｎ４１がセットトランジスタＳＴとして機能する。
【００８１】
図１４（ｂ）はＦＦ３０６の真理値表（ＩＮＩＴＢ信号が非アクティブの場合）である。図１４（ｂ）に示されるように、ＦＦ３０６のＱ信号は、Ｓ信号がＬｏｗ（非アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間に保持状態、Ｓ信号がＬｏｗ（非アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＬｏｗ（非アクティブ）、Ｓ信号がＨｉｇｈ（アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、Ｓ信号がＨｉｇｈ（アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＨｉｇｈ（アクティブ）となる。
【００８２】
図１７（ａ）は、実施の形態３にかかるフリップフロップのさらに他の構成を示す回路図である。同図に示すように、ＦＦ３０７は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ５０およびＮチャネルトランジスタｎ４９と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ５１およびＮチャネルトランジスタｎ５０と、Ｐチャネルトランジスタｐ４９と、Ｎチャネルトランジスタｎ５１と、ＳＢ端子と、ＲＢ端子と、ＩＮＩＴＢ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ５０のゲートとｎ４９のゲートとｐ５１のドレインとｎ５０のドレインとｐ４９のドレインとＱＢ端子とが接続されるとともに、ｐ５０のドレインとｎ４９のドレインとｐ５１のゲートとｎ５０のゲートとＱ端子とが接続され、ｎ５０のソースとｎ５１のドレインとが接続され、ＲＢ端子がｐ４９のゲートとｎ５１のゲートとに接続され、ＳＢ端子がｐ４９のソースとｐ５１のソースとに接続され、ＩＮＩＴＢ端子がｐ５０のソースに接続され、ｎ４９およびｎ５１のソースがＶＳＳに接続されている構成である。ここでは、ｐ５０、ｎ４９、ｐ５１およびｎ５０がラッチ回路ＬＣを構成し、ｐ４９がリセットトランジスタＲＴ、ｎ５１がラッチ解除トランジスタＬＲＴとして機能する。
【００８３】
図１７（ｂ）はＦＦ３０７の真理値表（ＩＮＩＴＢ信号が非アクティブの場合）である。図１７（ｂ）に示されるように、ＦＦ３０７のＱ信号は、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＨｉｇｈ（アクティブ）、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間に保持状態となる。
【００８４】
図１８（ａ）は、図１７（ａ）の一変形例であるＦＦ３０８の構成を示す回路図である。同図に示すように、ＦＦ３０８は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ５２およびＮチャネルトランジスタｎ５３と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ５４およびＮチャネルトランジスタｎ５４と、Ｎチャネルトランジスタｎ５２と、Ｐチャネルトランジスタｐ５３と、Ｓ端子と、Ｒ端子と、ＩＮＩＴ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ５２のゲートとｎ５３のゲートとｎ５２のドレインとｐ５４のドレインとｎ５４のドレインとＱ端子とが接続されるとともに、ｐ５２のドレインとｎ５３のドレインとｐ５４のゲートとｎ５４のゲートとＱＢ端子とが接続され、ｐ５３のドレインとｐ５４のソースとが接続され、Ｒ端子がｎ５２のゲートとｐ５３のゲートとに接続され、Ｓ端子がｎ５４のソースとｎ５２のソースとに接続され、ＩＮＩＴ端子がｎ５３のソースに接続され、ｐ５２・ｐ５３のソースがＶＤＤに接続されている構成である。ここでは、ｐ５２、ｎ５３、ｐ５４およびｎ５４がラッチ回路ＬＣを構成し、ｎ５２がリセットトランジスタＲＴ、ｐ５３がラッチ解除トランジスタとして機能する。
【００８５】
図１８（ｂ）はＦＦ３０８の真理値表（ＩＮＩＴ信号が非アクティブの場合）である。図１８（ｂ）に示されるように、ＦＦ３０８のＱ信号は、Ｓ信号がＬｏｗ（非アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間に保持状態、Ｓ信号がＬｏｗ（非アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＬｏｗ（非アクティブ）、Ｓ信号がＨｉｇｈ（アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、Ｓ信号がＨｉｇｈ（アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＨｉｇｈ（アクティブ）となる。
【００８６】
図２４（ａ）は、実施の形態３にかかるフリップフロップのさらに他の構成を示す回路図である。同図に示すように、ＦＦ３１０は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ７５およびＮチャネルトランジスタｎ７５と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ７６およびＮチャネルトランジスタｎ７６と、Ｐチャネルトランジスタｐ７１・ｐ７４と、Ｎチャネルトランジスタｎ７１・ｎ７３・ｎ７４と、ＳＢ端子と、Ｒ端子と、ＩＮＩＴ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ７５のゲートとｎ７５のゲートとｐ７６のドレインとｎ７６のドレインとＱＢ端子とが接続されるとともに、ｐ７５のドレインとｎ７５のドレインとｐ７１のドレインとｎ７１のドレインとｐ７６のゲートとｎ７６のゲートとＱ端子とが接続され、ｎ７５のソースとｎ７４のドレインとが接続され、ｎ７１のソースとｎ７３のドレインとが接続され、ｐ７５のソースとｐ７４のドレインとが接続され、ＳＢ端子がｐ７１のゲートとｎ７３のゲートとｎ７４のゲートとに接続され、Ｒ端子がｐ７４のゲートとｎ７１のゲートとに接続され、ＩＮＩＴ端子がｎ７６のソースに接続され、ｐ７１、ｐ７４およびｐ７６のソースがＶＤＤに接続され、ｎ７３およびｎ７４のソースがＶＳＳに接続されている構成である。ここでは、ｐ７５、ｎ７５、ｐ７６およびｎ７６がラッチ回路ＬＣを構成し、ｐ７１がセットトランジスタＳＴ、ｎ７１がリセットトランジスタＲＴ、ｎ７４およびｐ７４それぞれがラッチ解除トランジスタＬＲＴ、ｎ７３が優先決定トランジスタＰＤＴとして機能する。
【００８７】
図２４（ｂ）はＦＦ３１０の真理値表（ＩＮＩＴＢ信号が非アクティブの場合）である。図２４（ｂ）に示されるように、ＦＦ３１０のＱ信号は、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間に保持状態、ＳＢ信号がＬｏｗ（アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＨｉｇｈ（アクティブ）、ＳＢ信号がＬｏｗ（アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間にＨｉｇｈ（アクティブ）となる。
【００８８】
なお、図２４（ａ）においてｐ７６のソースをＩＮＩＴＢ端子に接続するとともに、ｎ７６のソースをＶＳＳに接続し、図２６（ａ）のＦＦ３１１のように構成してもよい。ＦＦ３１１の真理値表は図２６（ｂ）に示すとおりである。
【００８９】
また、実施の形態３のフリップフロップを、図７２（ａ）のように構成してもよい。すなわち、図７２（ａ）のＦＦ３１２では、ｐ８２（セットトランジスタ）のソースがＩＮＩＴＢ端子に接続され、ｐ８２のゲートがＳＢ端子とｎ８１のゲートとｎ８３のゲートとに接続され、ｐ８２のドレインがＱ端子に接続されている。また、ｎ８２（リセットトランジスタ）のドレインがｎ８１のソースに接続され、ｎ８２のゲートがＲ端子とｐ８３のゲートとに接続され、ｎ８２のソースがＶＳＳに接続されている。なお、ｐ８３およびｎ８３それぞれのドレインはラッチ回路ＬＣに接続されている。図７２（ｂ）にＦＦ３１２の真理値表を示しておく。
【００９０】
〔シフトレジスタへの適用形態１〕
図２８は本発明にかかる液晶表示装置３ａの構成を示す回路図である。液晶表示装置３ａは、表示部ＤＡＲ、ゲートドライバＧＤ、ソースドライバＳＤ、および表示制御回路ＤＣＣを備える。表示制御回路ＤＣＣは、ゲートドライバＧＤに、ゲートスタートパルスＧＳＰ、ゲートオンイネーブル信号ＧＯＥ、ＩＮＩＴＢ信号（初期化用信号）、およびゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂを供給する。また、表示制御回路ＤＣＣは、ソースドライバＳＤに、ソーススタートパルスＳＳＰ、デジタルデータＤＡＴ、極性信号ＰＯＬ、およびソースクロック信号ＳＣＫを供給する。ゲートドライバＧＤには、複数段からなるシフトレジスタＳＲが含まれている。以下適宜、シフトレジスタのｉ段（ｉ＝１・・・ｎ−１・ｎ・ｎ＋１・・・）をｉ段ＳＲｉと略記する。
【００９１】
シフトレジスタのｉ段ＳＲｉからの出力信号（ＯＵＴＢ信号）は、インバータを介して表示部ＤＡＲの走査信号線Ｇｉに供給される。例えば、ｎ段ＳＲｎのＯＵＴＢ信号は、インバータを介して走査信号線Ｇｎに供給される。表示部ＤＡＲでは、走査信号線Ｇｎが、ＰＩＸｎ内の画素電極に繋がるトランジスタのゲートに接続され、ＰＩＸｎ内の画素電極と保持容量配線ＣＳｎとの間に保持容量（補助容量）が形成されている。
【００９２】
図２９はシフトレジスタのｉ段ＳＲｉの構成を示す回路図である。同図に示すように、シフトレジスタの各段には、ＳＢ端子、ＲＢ端子およびＩＮＩＴＢ端子を備える本実施の形態にかかるフリップフロップＦＦと、アナログスイッチＡＳＷと、ＰチャネルトランジスタＴｒとＣＫＢ端子とが含まれ、フリップフロップＦＦのＱ端子が、トランジスタＴｒのゲートとアナログスイッチＡＳＷのＮチャネル側ゲートとに接続され、ＱＢ端子がアナログスイッチＡＳＷのＰチャネル側ゲートに接続され、トランジスタＴｒのソースがＶＤＤに接続され、トランジスタＴｒのドレインが、この段の出力端子であるＯＵＴＢ端子とアナログスイッチＡＳＷの一方の導通電極とに接続され、アナログスイッチＡＳＷの他方の導通電極がクロック信号入力用のＣＫＢ端子に接続されている。
【００９３】
ｉ段ＳＲｉでは、フリップフロップＦＦのＱ信号がＬｏｗ（非アクティブ）の期間は、アナログスイッチＡＳＷがＯＦＦでトランジスタＴｒがＯＮするためＯＵＴＢ信号はＨｉｇｈ（非アクティブ）となり、Ｑ信号がＨｉｇｈ（アクティブ）の期間は、アナログスイッチＡＳＷがＯＮしてトランジスタＴｒがＯＦＦするため、ＧＣＫＢ信号が取り込まれてＯＵＴＢ端子から出力される。すなわち、トランジスタＴｒとアナログスイッチＡＳＷは、フリップフロップＦＦの出力を用いてＯＵＴＢ信号を生成する信号生成回路（ＦＦの出力に応じて電源電位あるいはクロック信号を取り込むゲート回路）を構成する。
【００９４】
シフトレジスタＳＲでは、自段のＯＵＴＢ端子が次段のＳＢ端子に接続され、次段のＯＵＴＢ端子が自段のＲＢ端子に接続されている。例えば、ｎ段ＳＲｎのＯＵＴＢ端子が（ｎ＋１）段ＳＲｎ＋１のＳＢ端子に接続され、（ｎ＋１）段ＳＲｎ＋１のＯＵＴＢ端子がｎ段ＳＲｎのＲＢ端子に接続されている。なお、シフトレジスタＳＲの初段ＳＲ１のＳＢ端子にはＧＳＰＢ信号が入力される。また、ゲートドライバＧＤでは、奇数段のＣＫＢ端子と偶数段のＣＫＢ端子とが異なるＧＣＫライン（ＧＣＫを供給するライン）に接続され、各段のＩＮＩＴＢ端子は共通のＩＮＩＴＢライン（ＩＮＩＴＢ信号を供給するライン）に接続されている。例えば、ｎ段ＳＲｎのＣＫＢ端子はＧＣＫ２Ｂ信号ラインに接続され、（ｎ＋１）段ＳＲｎ＋１のＣＫＢ端子はＧＣＫ１Ｂ信号ラインに接続され、ｎ段ＳＲｎおよび（ｎ＋１）段ＳＲｎ＋１それぞれのＩＮＩＴＢ端子は共通のＩＮＩＴＢ信号ラインに接続されている。
【００９５】
図３０は、液晶表示装置３ａの駆動方法を示すタイミングチャートである。なお、図中、ＩＮＩＴＢは初期化信号、ＧＳＰＢはゲートスタートパルスバー信号、ＧＣＫ１ＢはＧＣＫ１Ｂ信号、ＧＣＫ２ＢはＧＣＫ２Ｂ信号を意味し、ＳＢｉ、ＲＢｉ、ＱＢｉ、およびＯＵＴＢｉ（ｉ＝ｎ−１・ｎ・ｎ＋１）はそれぞれ、ｉ段ＳＲｉにおけるＳＢ信号（ＳＢ端子の電位）、ＲＢ信号（ＲＢ端子の電位）、ＱＢ信号（ＱＢ端子の電位）およびＯＵＴＢ信号（ＯＵＴＢ端子の電位）を意味する。
【００９６】
シフトレジスタＳＲでは、自段に入力されるＳＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＦＦの出力がセットされてアクティブになり、自段がＧＣＫＢ信号を取り込む。自段のＧＣＫＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＯＵＴＢ信号がアクティブ（＝Ｌｏｗ）になるとともに次段のＳＢ信号がアクティブになる。これにより、次段のＦＦの出力がアクティブになって次段がＧＣＫＢ信号を取り込み、次段のＧＣＫＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＦＦがリセットされてＱ信号がＬｏｗ（非アクティブ）となり、自段のＯＵＴＢ端子がＶＤＤに接続されてＯＵＴＢ信号はＨｉｇｈ（非アクティブ）となる。
【００９７】
図３１は、図２８のシフトレジスタＳＲをソースドライバ側に用いた液晶表示装置３Ａの構成を示す回路図である。この構成では、シフトレジスタＳＲの初段にソーススタートパルスＳＳＰが入力されるとともに、各段のＣＫＢ端子には、ソースクロックバー信号ＳＣＫ１ＢまたはＳＣＫ２Ｂが入力される。また、ｉ段ＳＲｉから出力されるＯＵＴＢ信号はサンプリング回路ＳＡＣおよび出力回路ＯＣを介して表示部ＤＡＲのデータ信号線ＳＬｉに供給される。例えば、ｎ段ＳＲｎのＯＵＴＢ信号は、サンプリング回路ＳＡＣおよび出力回路ＯＣを介してデータ信号線ＳＬｎに供給される。表示部ＤＡＲでは、データ信号線ＳＬｎが、ＰＩＸｎ内の画素電極に繋がるトランジスタのソースに接続されている。
【００９８】
図３２は、図２８のシフトレジスタＳＲの構成を変更した液晶表示装置３ｂの構成を示す回路図である。
【００９９】
図３３は、図３２に示すシフトレジスタＳＲのｉ段ＳＲｉの構成を示す回路図である。同図に示すように、シフトレジスタの各段には、ＳＢ端子、ＲＢ端子およびＩＮＩＴＢ端子を備える本実施の形態にかかるフリップフロップＦＦと、２つのアナログスイッチＡＳＷ１・ＡＳＷ２と、ＮＡＮＤと、インバータと、ＣＫＢ端子とが含まれ、フリップフロップＦＦのＱＢ端子が、ＮＡＮＤの一方の入力に接続され、ＮＡＮＤの出力が、インバータの入力とアナログスイッチＡＳＷ１のＰチャネル側ゲートとアナログスイッチＡＳＷ２のＮチャネル側ゲートとに接続され、インバータの出力が、アナログスイッチＡＳＷ１のＮチャネル側ゲートとアナログスイッチＡＳＷ２のＰチャネル側ゲートとに接続され、アナログスイッチＡＳＷ１の一方の導通電極がＶＤＤ端子に接続されるとともに、アナログスイッチＡＳＷ２の一方の導通電極がＣＫＢ端子に接続され、アナログスイッチＡＳＷ１の他方の導通電極と、アナログスイッチＡＳＷ２の他方の導通電極と、この段の出力端子であるＯＵＴＢ端子と、ＮＡＮＤの他方の入力と、ＦＦのＲＢ端子とが接続されている。
【０１００】
ｉ段ＳＲｉでは、フリップフロップＦＦのＱＢ信号（ＮＡＮＤの一方入力Ｘ）がＨｉｇｈ（非アクティブ）の期間は、ＯＵＴＢ信号（ＮＡＮＤの他方入力Ｙ）がＨｉｇｈ（非アクティブ）であればＮＡＮＤの出力（Ｍ）はＬｏｗとなり（アナログスイッチＡＳＷ１がＯＮでＡＳＷ２がＯＦＦし）、ＯＵＴＢ信号はＶｄｄ（非アクティブ）となる一方、ＯＵＴＢ信号（ＮＡＮＤの他方入力Ｙ）がＬｏｗ（アクティブ）であればＮＡＮＤの出力（Ｍ）はＨｉｇｈとなり（アナログスイッチＡＳＷ１がＯＦＦでＡＳＷ２がＯＮし）、ＧＣＫＢ信号が取り込まれてＯＵＴＢ端子から出力される。また、フリップフロップＦＦのＱＢ信号がＬｏｗ（アクティブ）の期間は、ＮＡＮＤの一方入力ＸがＬｏｗかつＮＡＮＤの他方入力ＹがＬｏｗであるため、ＮＡＮＤの出力（Ｍ）はＨｉｇｈとなり（アナログスイッチＡＳＷ１がＯＦＦでＡＳＷ２がＯＮし）、ＧＣＫＢ信号が取り込まれてＯＵＴＢ端子から出力される。すなわち、ＮＡＮＤ、インバータおよびアナログスイッチＡＳＷ１・ＡＳＷ２は、フリップフロップＦＦの出力を用いてＯＵＴＢ信号を生成する信号生成回路を構成し、特にインバータおよびアナログスイッチＡＳＷ１・ＡＳＷ２は、ＮＡＮＤの出力Ｍに応じて電源電位あるいはクロック信号を取り込むゲート回路を構成する。
【０１０１】
図３２のシフトレジスタＳＲでは、自段のＯＵＴＢ端子が次段のＳＢ端子に接続されている。例えば、ｎ段ＳＲｎのＯＵＴＢ端子が（ｎ＋１）段ＳＲｎ＋１のＳＢ端子に接続されている。なお、シフトレジスタＳＲの初段ＳＲ１のＳＢ端子にはＧＳＰＢ信号が入力される。図３２のゲートドライバＧＤでは、奇数段のＣＫＢ端子と偶数段のＣＫＢ端子とが異なるＧＣＫライン（ＧＣＫを供給するライン）に接続され、各段のＩＮＩＴＢ端子は共通のＩＮＩＴＢライン（ＩＮＩＴＢ信号を供給するライン）に接続されている。例えば、ｎ段ＳＲｎのＣＫＢ端子はＧＣＫ２Ｂ信号ラインに接続され、（ｎ＋１）段ＳＲｎ＋１のＣＫＢ端子はＧＣＫ１Ｂ信号ラインに接続され、ｎ段ＳＲｎおよび（ｎ＋１）段ＳＲｎ＋１それぞれのＩＮＩＴＢ端子は共通のＩＮＩＴＢ信号ラインに接続されている。
【０１０２】
図３４は、液晶表示装置３ｂの駆動方法を示すタイミングチャートである。図３２のシフトレジスタＳＲでは、自段に入力されるＳＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＦＦの出力がセットされてアクティブになり、自段がＧＣＫＢ信号を取り込む。自段のＧＣＫＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＯＵＴＢ信号がアクティブ（＝Ｌｏｗ）になるとともに次段のＳＢ信号がアクティブになり、かつ自段のＦＦがリセットされてＨｉｇｈ（非アクティブ）となる。このとき自段のＯＵＴＢ信号はＬｏｗ（すなわち、ＮＡＮＤの出力はＨｉｇｈ）であるため、自段にはＧＣＫＢ信号が取り込まれ続け、ＧＣＫＢ信号がＨｉｇｈ（非アクティブ）となったときに、自段のＯＵＴＢ信号がＨｉｇｈになるとともにＮＡＮＤの出力がＬｏｗとなり、以後ＯＵＴＢ端子はＶＤＤに接続されてＯＵＴＢ信号はＨｉｇｈ（非アクティブ）となる。
【０１０３】
図３５は、図３２のシフトレジスタＳＲをソースドライバ側に用いた液晶表示装置３Ｂの構成を示す回路図である。この構成では、シフトレジスタＳＲの初段にソーススタートパルスＳＳＰが入力されるとともに、各段のＣＫＢ端子には、ソースクロックバー信号ＳＣＫ１ＢまたはＳＣＫ２Ｂが入力される。また、ｉ段ＳＲｉから出力されるＯＵＴＢ信号はサンプリング回路ＳＡＣおよび出力回路ＯＣを介して表示部ＤＡＲのデータ信号線ＳＬｉに供給される。例えば、ｎ段ＳＲｎのＯＵＴＢ信号は、サンプリング回路ＳＡＣおよび出力回路ＯＣを介してデータ信号線ＳＬｎに供給される。表示部ＤＡＲでは、データ信号線ＳＬｎが、ＰＩＸｎ内の画素電極に繋がるトランジスタのソースに接続されている。
【０１０４】
また、図３６は、図３２のシフトレジスタＳＲを双方向シフト可能にした液晶表示装置３ｃの構成を示す回路図である。この構成では、各段に対応してアップダウンスイッチＵＤＳＷが設けられる。各アップダウンＵＤＳＷには、ＵＤ信号およびＵＤＢ信号が供給され、例えば、ＵＤＳＷｎ−１は、（ｎ−１）段ＳＲｎ−１のＯＵＴＢ端子と、ｎ段ＳＲｎのＳＢ端子と、（ｎ＋１）段ＳＲｎ＋１のＯＵＴＢ端子とに接続され、ＵＤＳＷｎは、ｎ段ＳＲｎのＯＵＴＢ端子と、（ｎ＋１）段ＳＲｎ＋１のＳＢ端子と、（ｎ＋２）段ＳＲｎ＋２のＯＵＴＢ端子とに接続されている。そして、例えばｎ段ＳＲｎから（ｎ＋１）段ＳＲｎ＋１にダウンシフトする場合には、ＵＤ・ＵＤＢ信号によって、ＵＤＳＷｎ内で、ＳＲｎのＯＵＴＢ端子とＳＲｎ＋１のＳＢ端子とが接続される。また、（ｎ＋１段）ＳＲｎ＋１からｎ段ＳＲｎにアップシフトする場合には、ＵＤ・ＵＤＢ信号によって、ＵＤＳＷｎ−１内で、ＳＲｎ＋１のＯＵＴＢ端子とＳＲｎのＳＢ端子とが接続される。
【０１０５】
液晶表示装置３ａ〜３ｃ・３Ａ・３Ｂでは、上記実施の形態で記載したフリップフロップを用いているため、Ｇ−Ｃｓドライバを小型化することができる。
【０１０６】
〔シフトレジスタへの適用形態２〕
図３７は本発明にかかる液晶表示装置３ｄの構成を示す回路図である。液晶表示装置３ｄはいわゆるＣＣ（charge coupled）駆動の液晶表示装置であり、表示部ＤＡＲ、ゲート・ＣｓドライバＧ−ＣｓＤ、ソースドライバＳＤ、および表示制御回路ＤＣＣを備える。表示制御回路ＤＣＣは、ゲートドライバＧＤに、ゲートスタートパルスＧＳＰ、ゲートオンイネーブル信号ＧＯＥ、ＩＮＩＴＢ信号（初期化用信号）、ＡＯＮＢ信号（全ＯＮ信号）、ＣＳ反転信号ＣＭＩ１・ＣＭＩ２、およびゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂを供給する。また、表示制御回路ＤＣＣは、ソースドライバＳＤに、ソーススタートパルスＳＳＰ、デジタルデータＤＡＴ、極性信号ＰＯＬ、およびソースクロック信号ＳＣＫを供給する。ゲート・ＣｓドライバＧ−ＣｓＤには、複数段からなるシフトレジスタＳＲと、複数のＤラッチ回路ＣＳＬが含まれ、シフトレジスタの１段に対応して、１つのインバータと、１つのＯＲ回路と、１つのＤラッチ回路ＣＳＬとが設けられている。以下適宜、シフトレジスタのｉ段（ｉ＝１・・・ｎ−１・ｎ・ｎ＋１・・・）をｉ段ＳＲｉと略記する。また、シフトレジスタのｉ段ＳＲｉに対応して、Ｄラッチ回路ＣＳＬｉが設けられている。
【０１０７】
シフトレジスタのｉ段ＳＲｉからの出力信号（ＯＵＴＢ信号）は、インバータとバッファを介して表示部ＤＡＲの走査信号線Ｇｉに供給される。また、ｉ段ＳＲｉに対応するＤラッチ回路ＣＳＬｉからの出力信号（ｏｕｔ信号、ＣＳ信号）は、表示部ＤＡＲの保持容量配線ＣＳｉに供給される。例えば、ｎ段ＳＲｎのＯＵＴＢ信号は、インバータおよびバッファを介して走査信号線Ｇｎに供給され、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎからの出力信号（ｏｕｔ信号、ＣＳ信号）は、表示部ＤＡＲの保持容量配線ＣＳｎに供給される。表示部ＤＡＲでは、走査信号線Ｇｎが、ＰＩＸｎ内の画素電極に繋がるトランジスタのゲートに接続され、ＰＩＸｎ内の画素電極と保持容量配線ＣＳｎとの間に保持容量（補助容量）が形成されている。
【０１０８】
また、１本のデータ信号線に対応して１つのアナログスイッチａｓｗとインバータとが設けられ、このインバータの入力がＡＯＮＢ信号ラインに接続され、データ信号線の端部がアナログスイッチａｓｗの一方の導通端子に接続され、アナログスイッチａｓｗの他方の導通端子がＶｃｏｍ（共通電極電位）電源に接続され、アナログスイッチａｓｗのＮチャネル側ゲートがインバータの出力に接続され、アナログスイッチａｓｗのＰチャネル側ゲートがＡＯＮＢ信号ラインに接続されている。
【０１０９】
図３８は、図３７に示すシフトレジスタＳＲのｉ段ＳＲｉの構成を示す回路図である。同図に示すように、シフトレジスタの各段には、ＳＢ端子、ＲＢ端子およびＩＮＩＴＢ端子を備える、上記実施の形態に記載したフリップフロップＦＦと、２つのアナログスイッチＡＳＷ１・ＡＳＷ２と、ＮＡＮＤと、インバータと、ＣＫＢ端子と、ＯＮＢ端子とが含まれ、フリップフロップＦＦのＱＢ端子が、ＮＡＮＤの一方の入力に接続され、ＮＡＮＤの出力が、インバータの入力とアナログスイッチＡＳＷ１のＰチャネル側ゲートと、アナログスイッチＡＳＷ２のＮチャネル側ゲートとに接続され、インバータの出力がアナログスイッチＡＳＷ１のＮチャネル側ゲートと、アナログスイッチＡＳＷ２のＰチャネル側ゲートとに接続され、アナログスイッチＡＳＷ１の一方の導通電極がＯＮＢ端子に接続されるとともに、アナログスイッチＡＳＷ２の一方の導通電極がＣＫＢ端子に接続され、アナログスイッチＡＳＷ１の他方の導通電極と、アナログスイッチＡＳＷ２の他方の導通電極と、この段の出力端子であるＯＵＴＢ端子と、ＮＡＮＤの他方の入力と、ＦＦのＲＢ端子とが接続されている。
【０１１０】
ｉ段ＳＲｉでは、フリップフロップＦＦのＱＢ信号（ＮＡＮＤの一方入力Ｘ）がＨｉｇｈ（非アクティブ）の期間は、ＯＵＴＢ信号（ＮＡＮＤの他方入力Ｙ）がＨｉｇｈ（非アクティブ）であればＮＡＮＤの出力（Ｍ）はＬｏｗとなり（アナログスイッチＡＳＷ１がＯＮでＡＳＷ２がＯＦＦし）、ＯＵＴＢ端子にはＡＯＮＢ信号（非アクティブでＶｄｄ）が出力される一方、ＯＵＴＢ信号（ＮＡＮＤの他方入力Ｙ）がＬｏｗ（アクティブ）であればＮＡＮＤの出力（Ｍ）はＨｉｇｈとなり（アナログスイッチＡＳＷ１がＯＦＦでＡＳＷ２がＯＮし）、ＧＣＫＢ信号が取り込まれてＯＵＴＢ端子から出力される。また、フリップフロップＦＦのＱＢ信号がＬｏｗ（アクティブ）の期間は、ＮＡＮＤの一方入力ＸがＬｏｗかつＮＡＮＤの他方入力ＹがＬｏｗであるため、ＮＡＮＤの出力（Ｍ）はＨｉｇｈとなり（アナログスイッチＡＳＷ１がＯＦＦでＡＳＷ２がＯＮし）、ＧＣＫＢ信号が取り込まれてＯＵＴＢ端子から出力される。すなわち、ＮＡＮＤ、インバータおよびアナログスイッチＡＳＷ１・ＡＳＷ２は、フリップフロップＦＦの出力を用いてＯＵＴＢ信号を生成する信号生成回路を構成し、特にインバータおよびアナログスイッチＡＳＷ１・ＡＳＷ２は、ＮＡＮＤの出力Ｍに応じてＡＯＮＢ信号あるいはクロック信号を取り込むゲート回路を構成する。
【０１１１】
図３９は、図３７に示すシフトレジスタＳＲのｉ段ＳＲｉに対応するＤラッチ回路ＣＳＬｉの構成を示す回路図である。同図に示すように、Ｄラッチ回路ＣＳＬｉは、３つのＣＭＯＳ回路５〜７と、アナログスイッチＡＳＷ３・ＡＳＷ４と、インバータと、ＣＫ端子と、Ｄ端子と、ｏｕｔ端子とを備える。ＣＭＯＳ回路５・６はそれぞれ、１つのＰチャネルトランジスタおよび１つのＮチャネルトランジスタのゲート同士が接続されるとともにドレイン同士が接続され、かつＰチャネルトランジスタのソースがＶＤＤに接続され、ＮチャネルトランジスタのソースがＶＳＳに接続された構成である。ＣＭＯＳ回路７は、１つのＰチャネルトランジスタおよび１つのＮチャネルトランジスタのゲート同士が接続されるとともにドレイン同士が接続され、かつＰチャネルトランジスタのソースが電源ＶＣＳＨに接続され、Ｎチャネルトランジスタのソースが電源ＶＣＳＬに接続された構成である。そして、ＣＫ端子とインバータの入力とアナログスイッチＡＳＷ３のＮチャネル側ゲートとアナログスイッチＡＳＷ４のＰチャネル側ゲートとが接続され、インバータの出力とアナログスイッチＡＳＷ３のＰチャネル側ゲートとアナログスイッチＡＳＷ４のＮチャネル側ゲートとが接続され、ＣＭＯＳ回路５のドレイン側とアナログスイッチＡＳＷ４の一方の導通端子とアナログスイッチＡＳＷ３の一方の導通端子とＣＭＯＳ回路６のゲート側とが接続され、アナログスイッチＡＳＷ３の他方の導通端子とＤ端子とが接続され、アナログスイッチＡＳＷ４の他方の導通端子とＣＭＯＳ回路６のゲート側とが接続され、ＣＭＯＳ回路５のゲート側とＣＭＯＳ回路６のドレイン側とが接続され、ＣＭＯＳ回路６のドレイン側とＣＭＯＳ回路７のゲート側とが接続され、ＣＭＯＳ回路７のドレイン側とｏｕｔ端子とが接続されている。
【０１１２】
Ｄラッチ回路ＣＳＬｉは、ＣＫ信号（ＣＫ端子に入力される信号）がアクティブ（Ｈｉｇｈ）である期間にＤ信号（Ｄ端子に入力される信号）を取り込み、これをラッチする。すなわち、ＣＫ信号がアクティブの期間にＤ信号がＬｏｗからＨｉｇｈになれば、ｏｕｔ信号（ｏｕｔ端子から出力される信号）は、電源ＶＣＳＬの電位から電源ＶＣＳＨの電位に突き上げて以後電源ＶＣＳＨの電位を維持し、ＣＫ信号がアクティブの期間にＤ信号がＨｉｇｈからＬｏｗになれば、ｏｕｔ信号（ｏｕｔ端子から出力される信号）は、電源ＶＣＳＨの電位から電源ＶＣＳＬの電位に突き下げて以後電源ＶＣＳＬの電位を維持することになる。
【０１１３】
液晶表示装置３ｄのＧ−ＣｓＤでは、自段のＯＵＴＢ端子が次段のＳＢ端子に接続されている。また、自段のＯＵＴＢ端子がインバータを介して自段に対応するＯＲ回路の一方の入力端子に接続されるとともに、次段のＯＵＴＢ端子がインバータを介して上記自段に対応するＯＲ回路の他方の入力端子に接続され、該自段に対応するＯＲ回路の出力が自段に対応するＤラッチ回路のＣＫ端子に接続されている。例えば、ｎ段ＳＲｎのＯＵＴＢ端子が（ｎ＋１）段ＳＲｎ＋１のＳＢ端子に接続され、ｎ段ＳＲｎのＯＵＴＢ端子がインバータを介してｎ段ＳＲｎに対応するＯＲ回路の一方の入力端子に接続されるとともに、（ｎ＋１）段ＳＲｎ＋１のＯＵＴＢ端子がインバータを介してｎ段ＳＲｎ段に対応するＯＲ回路の他方の入力端子に接続され、ｎ段ＳＲｎに対応するＯＲ回路の出力がｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎのＣＫ端子に接続されている。なお、シフトレジスタＳＲの初段のＳＢ端子にはＧＳＰＢ信号が入力される。
【０１１４】
また、液晶表示装置３ｄのＧ−ＣｓＤでは、奇数段のＣＫＢ端子と偶数段のＣＫＢ端子とが異なるＧＣＫライン（ＧＣＫを供給するライン）に接続され、各段のＩＮＩＴＢ端子は共通のＩＮＩＴＢライン（ＩＮＩＴＢ信号を供給するライン）に接続され、各段のＯＮＢ端子は共通のＡＯＮＢライン（ＡＯＮ信号を供給するライン）に接続されている。例えば、ｎ段ＳＲｎのＣＫＢ端子はＧＣＫ２Ｂ信号ラインに接続され、（ｎ＋１）段ＳＲｎ＋１のＣＫＢ端子はＧＣＫ１Ｂ信号ラインに接続され、ｎ段ＳＲｎおよび（ｎ＋１）段ＳＲｎ＋１それぞれのＩＮＩＴＢ端子は共通のＩＮＩＴＢ信号ラインに接続され、ｎ段ＳＲｎおよび（ｎ＋１）段ＳＲｎ＋１それぞれのＯＮＢ端子は共通のＡＯＮＢ信号ラインに接続されている。さらに、連続する２段に対応する２つのＤラッチ回路ごとにＤ端子が異なるＣＭＩライン（ＣＭＩ信号を供給するライン）に接続されている。例えば、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎのＤ端子はＣＭＩ２信号ラインに接続され、（ｎ＋１）段ＳＲｎ＋１に対応するＤラッチ回路ＣＳＬｎ＋１のＤ端子はＣＭＩ２信号ラインに接続され、（ｎ＋２）段ＳＲｎ＋２に対応するＤラッチ回路ＣＳＬｎ＋２のＤ端子はＣＭＩ１信号ラインに接続され、（ｎ＋３）段ＳＲｎ＋３に対応するＤラッチ回路ＣＳＬｎ＋３のＤ端子はＣＭＩ１信号ラインに接続されている。
【０１１５】
図４０は、液晶表示装置３ｄの駆動方法を示すタイミングチャートである。なお、図中、ＡＯＮＢはＡＯＮＢ信号、ＩＮＩＴＢは初期化信号、ＧＳＰＢはゲートスタートパルスバー信号、ＧＣＫ１ＢはＧＣＫ１Ｂ信号、ＧＣＫ２ＢはＧＣＫ２Ｂ信号、ＣＭＩ１はＣＭＩ１信号、ＣＭＩ２はＣＭＩ２信号を意味し、ＳＢｉ、ＲＢｉ、ＱＢｉ、およびＯＵＴＢｉ（ｉ＝ｎ−１・ｎ・ｎ＋１）はそれぞれ、ｉ段ＳＲｉにおけるＳＢ信号（ＳＢ端子の電位）、ＲＢ信号（ＲＢ端子の電位）、ＱＢ信号（ＱＢ端子の電位）およびＯＵＴＢ信号（ＯＵＴＢ端子の電位）を意味し、ＣＳｉ（ｉ＝ｎ−１・ｎ・ｎ＋１）は、ｉ段ＳＲｉに対応する保持容量配線ＣＳｉの電位（＝Ｄラッチ回路ＣＳＬｉのｏｕｔ端子の電位）を意味する。なお本図では、極性信号ＰＯＬの周期を一水平走査期間１Ｈとし（すなわち、同一データ信号線に供給されるデータ信号の極性は１Ｈごとに反転する）、ＣＭＩ１・ＣＭＩ２それぞれを同位相としている。
【０１１６】
液晶表示装置３ｄでは、表示映像の最初のフレーム（垂直走査期間）の前に、以下の表示準備動作が行われる。具体的には、ＡＯＮＢ信号およびＩＮＩＴＢ信号がともに所定期間アクティブ（Ｌｏｗ）とされ、ＡＯＮＢ信号が非アクティブとされた後にＩＮＩＴＢ信号が非アクティブとされ、ＡＯＮＢ信号がアクティブの間は、各ＧＣＫＢ信号がアクティブ（Ｌｏｗ）に固定されるとともに、各ＣＭＩ信号はＨｉｇｈ（またはＬｏｗ）に固定される。これにより、シフトレジスタＳＲの各段では、ＡＯＮＢ信号がＡＳＷ１を介してＯＵＴＢ端子から出力され、すぐにＡＳＷ１がＯＦＦしてＡＳＷ２がＯＮするため、全段のＯＵＴＢ信号がアクティブ（Ｌｏｗ）となり、全走査信号線が選択される。なおこのとき、各データ信号線に対応するアナログスイッチａｓｗがＯＮするため、全データ信号線にＶｃｏｍが供給される。また、各段に入力されるＳＢ信号、ＲＢ信号およびＩＮＩＴＢ信号はすべてアクティブ（Ｌｏｗ）となるため、ＦＦのＱＢ信号は非アクティブ（Ｈｉｇｈ）となる。また、各段に対応するＯＲ回路の出力もアクティブ（Ｈｉｇｈ）となるので、各Ｄラッチ回路は、ＣＭＩ１信号（Ｈｉｇｈ）またはＣＭＩ２信号（Ｈｉｇｈ）をラッチし、保持容量配線に供給されるｏｕｔ信号（ＣＳ信号）は電源ＶＣＳＬの電位となる。以上の表示準備動作の終了後（ＡＯＮＢ信号およびＩＮＩＴＢ信号がこの順で非アクティブとなった後）は、表示部ＤＡＲの全ＰＩＸにＶｃｏｍが書き込まれ、シフトレジスタの各段に設けられたＦＦのＱＢ出力が非アクティブ（Ｈｉｇｈ）とされ、各Ｄラッチ回路のｏｕｔ信号（保持容量配線の電位）が電源ＶＣＳＬの電位とされた状態となる。
【０１１７】
液晶表示装置３ｄでは、最初のフレーム表示時（最初の垂直走査期間）に以下の動作が行われる。すなわち、シフトレジスタＳＲの自段に入力されるＳＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＦＦの出力がセットされてアクティブになり、自段がＧＣＫＢ信号を取り込む。自段のＧＣＫＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＯＵＴＢ信号がアクティブ（＝Ｌｏｗ）になるとともに次段のＳＢ信号がアクティブになり、かつ自段のＦＦがリセットされてＨｉｇｈ（非アクティブ）となる。このとき自段のＯＵＴＢ信号はＬｏｗ（すなわち、ＮＡＮＤの出力はＨｉｇｈ）であるため、自段にはＧＣＫＢ信号が取り込まれ続け、ＧＣＫＢ信号がＨｉｇｈ（非アクティブ）となったときに、自段のＯＵＴＢ信号がＨｉｇｈになるとともにＮＡＮＤの出力がＬｏｗとなり、以後ＯＵＴＢ端子からＡＯＮＢ信号が出力されてＯＵＴＢ信号はＨｉｇｈ（非アクティブ）となる。
【０１１８】
また、自段のＯＵＴＢ信号がアクティブになると（自段に対応するＯＲ回路の出力がアクティブになるため）、自段に対応するＤラッチ回路がＣＭＩ１信号またはＣＭＩ２信号をラッチし、さらに次段のＯＵＴＢ信号がアクティブになると（自段に対応するＯＲ回路の出力がアクティブになるため）、上記自段に対応するＤラッチ回路が再びＣＭＩ１信号またはＣＭＩ２信号をラッチする。これにより、自段に対応するＤラッチ回路のｏｕｔ信号（自段に対応する保持容量配線の電位）は、自段のＯＵＴＢ信号が非アクティブとなった（自段に対応する走査信号線がＯＦＦした）後に、電源ＶＣＳＬの電位から電源ＶＣＳＨの電位への突き上げる（自段に対応する画素にプラス極性のデータ信号が書き込まれ場合）か、あるいは電源ＶＣＳＨの電位から電源ＶＣＳＬの電位への突き下げる（自段に対応する画素にマイナス極性のデータ信号が書き込まれ場合）。
【０１１９】
例えば、ｎ段ＳＲｎのＯＵＴＢ信号がアクティブになると（ｎ段ＳＲｎに対応するＯＲ回路の出力がアクティブになるため）、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎがＣＭＩ２信号をラッチし、さらに（ｎ＋１）段ＳＲｎ＋１のＯＵＴＢ信号がアクティブになると（ｎ段ＳＲｎに対応するＯＲ回路の出力がアクティブになるため）、Ｄラッチ回路ＣＳＬｎが再びＣＭＩ２信号をラッチする。これにより、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎのｏｕｔ信号（ｎ段ＳＲｎに対応する保持容量配線ＣＳｎの電位）は、ｎ段ＳＲｎのＯＵＴＢ信号が非アクティブとなった（ｎ段ＳＲｎに対応する走査信号線ＧｎがＯＮ・ＯＦＦした）後に、電源ＶＣＳＨの電位から電源ＶＣＳＬの電位に突き下げる。ここで、ｎ段ＳＲｎに対応する画素ＰＩＸｎには、ＰＯＬに示されるようにマイナス極性のデータ信号が書き込まれており、保持容量配線ＣＳｎの突き下げによって、実効電位をデータ信号の電位よりも低下させる（画素ＰＩＸｎの輝度を高める）ことができる。
【０１２０】
また、（ｎ＋１）段ＳＲｎ＋１のＯＵＴＢ信号がアクティブになると、（ｎ＋１）段ＳＲｎ＋１に対応するＤラッチ回路ＣＳＬｎ＋１がＣＭＩ２信号をラッチし、さらに（ｎ＋２）段ＳＲｎ＋２のＯＵＴＢ信号がアクティブになると、Ｄラッチ回路ＣＳＬｎ＋１が再びＣＭＩ２信号をラッチする。これにより、（ｎ＋１）段ＳＲｎ＋１に対応するＤラッチ回路ＣＳＬｎ＋１のｏｕｔ信号（保持容量配線ＣＳｎ＋１の電位）は、（ｎ＋１）段ＳＲｎ＋１のＯＵＴＢ信号が非アクティブとなった（走査信号線Ｇｎ＋１がＯＮ・ＯＦＦした）後に、電源ＶＣＳＬの電位から電源ＶＣＳＨの電位に突き上げる。ここで、（ｎ＋１）段ＳＲｎ＋１に対応する画素ＰＩＸｎ＋１には、ＰＯＬに示されるようにプラス極性のデータ信号が書き込まれており、保持容量配線ＣＳｎ＋１の突き上げによって、実効電位をデータ信号の電位よりも上昇させる（画素ＰＩＸｎ＋１の輝度を高める）ことができる。
【０１２１】
また、（ｎ＋２）段ＳＲｎ＋２のＯＵＴＢ信号がアクティブになると、（ｎ＋２）段ＳＲｎ＋２に対応するＤラッチ回路ＣＳＬｎ＋２がＣＭＩ１信号をラッチし、さらに（ｎ＋３）段ＳＲｎ＋３のＯＵＴＢ信号がアクティブになると、Ｄラッチ回路ＣＳＬｎ＋２が再びＣＭＩ１信号をラッチする。これにより、（ｎ＋２）段ＳＲｎ＋２に対応するＤラッチ回路ＣＳＬｎ＋２のｏｕｔ信号（保持容量配線ＣＳｎ＋２の電位）は、（ｎ＋２）段ＳＲｎ＋２のＯＵＴＢ信号が非アクティブとなった（走査信号線Ｇｎ＋２がＯＮ・ＯＦＦした）後に、電源ＶＣＳＨの電位から電源ＶＣＳＬの電位に突き下げる。ここで、（ｎ＋２）段ＳＲｎ＋２に対応する画素ＰＩＸｎ＋２には、ＰＯＬに示されるようにマイナス極性のデータ信号が書き込まれており、保持容量配線ＣＳｎ＋２の突き下げによって、実効電位をデータ信号の電位よりも上昇させる（画素ＰＩＸｎ＋２の輝度を高める）ことができる。
【０１２２】
なお、２フレーム目以降も、最初のフレームと同様の表示が行われる。ただし、１フレームごとにＰＯＬの位相が半周期ずれるため、同一画素に供給されるデータ信号の極性は１フレームごとに反転する。これに合わせて、Ｄラッチ回路ＣＳＬｉのｏｕｔ信号（保持容量配線ＣＳｉの電位）の突き上げおよび突き下げも１フレームごとに入れ替わる。
【０１２３】
液晶表示装置３ｄでは、上記実施の形態で記載したフリップフロップを用いているため、Ｇ−Ｃｓドライバを小型化することができる。また、最初のフレームを表示する前に全画素に同時に同電位（例えばＶｃｏｍ）を書き込めるため、最初のフレームを表示する前の画面乱れをなくすことができる。また、全画素への同電位の書き込み時にシフトレジスタの初期化（各段のフリップフロップの初期化）も同時に実行されるため、全画素への同電位の書き込みとフリップフロップの初期化とを別々に行う従来の液晶表示装置に比べて表示準備を速やかに完了することができる。また、ＩＮＩＴＢ信号の戻り（非アクティブ化）をＡＯＮＢ信号の戻り（非アクティブ化）よりも遅らせているため、ＡＯＮＢ信号の戻りに伴う各段のＳＢ信号の戻りと、ＡＯＮＢ信号の戻りに伴うＲＢ信号の戻りとにずれが生じても（特に、ＳＢ信号の戻りが遅れた場合でも）シフトレジスタの初期化を確実に行うことができる。また、最初のフレームから各画素行を適切にＣＣ駆動できるため、従来のＣＣ駆動で問題となっていた最初のフレームの画面乱れ（横縞状のムラ）もなくすことができる。
【０１２４】
さらに注目すべきは、液晶表示装置３ｄでは、図４１に示すように、ＣＭＩ２信号の位相を（図４０から）半周期ずらすだけで、極性信号ＰＯＬの周期を２Ｈ（同一データ信号線に供給されるデータ信号の極性が２Ｈごとに反転）に切り替え、かつ最初のフレームから各画素行を適切にＣＣ駆動することができる点である。すなわち、液晶表示装置３ｄでは、ＣＳ反転信号ＣＭＩ１およびＣＭＩ２信号それぞれの位相を制御するだけで、極性信号ＰＯＬの周期を１Ｈから２Ｈに切り替えることができ、そのときの画面乱れもなくすことができる。
【０１２５】
なお、液晶表示装置３ｄのＧ−ＣｓドライバのシフトレジスタＳＲには、その小型化のために上記各実施の形態に記載のフリップフロップ（例えば、図３に記載の構成）を用いているが、小型化以外の効果を重視するのであれば、Ｇ−Ｃｓドライバのシフトレジスタに従来型のフリップフロップ（例えば、図７０のフリップフロップ）を適用することも当然可能である。
【０１２６】
〔シフトレジスタへの適用形態３〕
図４２は本発明にかかる液晶表示装置３ｅの構成を示す回路図である。液晶表示装置３ｅはいわゆるＣＣ（charge coupled）駆動の液晶表示装置であり、表示部ＤＡＲ、ゲート・ＣｓドライバＧ−ＣｓＤ、ソースドライバＳＤ、および表示制御回路ＤＣＣを備える。表示制御回路ＤＣＣは、ゲートドライバＧＤに、ゲートスタートパルスＧＳＰ、ゲートオンイネーブル信号ＧＯＥ、ＩＮＩＴＢ信号（初期化用信号）、ＡＯＮＢ信号（全ＯＮ信号）、ＣＳ反転信号ＣＭＩ１・ＣＭＩ２、およびゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂを供給する。また、表示制御回路ＤＣＣは、ソースドライバＳＤに、ソーススタートパルスＳＳＰ、デジタルデータＤＡＴ、極性信号ＰＯＬ、およびソースクロック信号ＳＣＫを供給する。ゲート・ＣｓドライバＧ−ＣｓＤには、複数段からなるシフトレジスタＳＲと、複数のＤラッチ回路ＣＳＬが含まれ、シフトレジスタの１段に対応して、１つのインバータと、１つのＤラッチ回路ＣＳＬと、１つのバッファとが設けられている。以下適宜、シフトレジスタのｉ段（ｉ＝１・・・ｎ−１・ｎ・ｎ＋１・・・）をｉ段ＳＲｉと略記する。また、シフトレジスタのｉ段ＳＲｉに対応して、Ｄラッチ回路ＣＳＬｉが設けられている。
【０１２７】
シフトレジスタのｉ段ＳＲｉからの出力信号（ＯＵＴＢ信号）は、インバータとバッファを介して表示部ＤＡＲの走査信号線Ｇｉに供給される。また、ｉ段ＳＲｉに対応するＤラッチ回路ＣＳＬｉからの出力信号（ｏｕｔ信号、ＣＳ信号）は、表示部ＤＡＲの保持容量配線ＣＳｉ−１に供給される。例えば、ｎ段ＳＲｎのＯＵＴＢ信号は、インバータおよびバッファを介して走査信号線Ｇｎに供給され、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎからの出力信号（ｏｕｔ信号、ＣＳ信号）は、表示部ＤＡＲの保持容量配線ＣＳｎ−１に供給される。表示部ＤＡＲでは、走査信号線Ｇｎが、ＰＩＸｎ内の画素電極に繋がるトランジスタのゲートに接続されるとともに、ＰＩＸｎ内の画素電極と保持容量配線ＣＳｎとの間に保持容量（補助容量）が形成され、また、走査信号線Ｇｎ−１が、ＰＩＸｎ−１内の画素電極に繋がるトランジスタのゲートに接続されるとともに、ＰＩＸｎ−１内の画素電極と保持容量配線ＣＳｎ−１との間に保持容量（補助容量）が形成されている。
【０１２８】
また、１本のデータ信号線に対応して１つのアナログスイッチａｓｗとインバータとが設けられ、このインバータの入力がＡＯＮＢ信号ラインに接続され、データ信号線の端部がアナログスイッチａｓｗの一方の導通端子に接続され、アナログスイッチａｓｗの他方の導通端子がＶｃｏｍ（共通電極電位）電源に接続され、アナログスイッチａｓｗのＮチャネル側ゲートがインバータの出力に接続され、アナログスイッチａｓｗのＰチャネル側ゲートがＡＯＮＢ信号ラインに接続されている。
【０１２９】
図４３は、図４２に示すシフトレジスタＳＲのｉ段ＳＲｉの構成を示す回路図である。同図に示すように、シフトレジスタの各段には、ＳＢ端子、ＲＢ端子およびＩＮＩＴＢ端子を備える、上記実施の形態に記載したフリップフロップＦＦと、２つのアナログスイッチＡＳＷ１・ＡＳＷ２と、ＮＡＮＤと、インバータと、ＣＫＢ端子と、ＯＮＢ端子と、Ｍ端子とが含まれ、フリップフロップＦＦのＱＢ端子が、ＮＡＮＤの一方の入力に接続され、ＮＡＮＤの出力が、Ｍ端子とインバータの入力とアナログスイッチＡＳＷ１のＰチャネル側ゲートと、アナログスイッチＡＳＷ２のＮチャネル側ゲートとに接続され、インバータの出力がアナログスイッチＡＳＷ１のＮチャネル側ゲートと、アナログスイッチＡＳＷ２のＰチャネル側ゲートとに接続され、アナログスイッチＡＳＷ１の一方の導通電極がＯＮＢ端子に接続されるとともに、アナログスイッチＡＳＷ２の一方の導通電極がＣＫＢ端子に接続され、アナログスイッチＡＳＷ１の他方の導通電極と、アナログスイッチＡＳＷ２の他方の導通電極と、この段の出力端子であるＯＵＴＢ端子と、ＮＡＮＤの他方の入力と、ＦＦのＲＢ端子とが接続されている。
【０１３０】
ｉ段ＳＲｉでは、フリップフロップＦＦのＱＢ信号（ＮＡＮＤの一方入力Ｘ）がＨｉｇｈ（非アクティブ）の期間は、ＯＵＴＢ信号（ＮＡＮＤの他方入力Ｙ）がＨｉｇｈ（非アクティブ）であればＮＡＮＤの出力（Ｍ信号）はＬｏｗとなり（アナログスイッチＡＳＷ１がＯＮでＡＳＷ２がＯＦＦし）、ＯＵＴＢ端子にはＡＯＮＢ信号（非アクティブでＶｄｄ）が出力される一方、ＯＵＴＢ信号（ＮＡＮＤの他方入力Ｙ）がＬｏｗ（アクティブ）であればＮＡＮＤの出力（Ｍ信号）はＨｉｇｈとなり（アナログスイッチＡＳＷ１がＯＦＦでＡＳＷ２がＯＮし）、ＧＣＫＢ信号が取り込まれてＯＵＴＢ端子から出力される。また、フリップフロップＦＦのＱＢ信号がＬｏｗ（アクティブ）の期間は、ＮＡＮＤの一方入力ＸがＬｏｗかつＮＡＮＤの他方入力ＹがＬｏｗであるため、ＮＡＮＤの出力（Ｍ信号）はＨｉｇｈとなり（アナログスイッチＡＳＷ１がＯＦＦでＡＳＷ２がＯＮし）、ＧＣＫＢ信号が取り込まれてＯＵＴＢ端子から出力される。すなわち、ＮＡＮＤ、インバータおよびアナログスイッチＡＳＷ１・ＡＳＷ２は、フリップフロップＦＦの出力を用いてＯＵＴＢ信号を生成する信号生成回路を構成し、特にインバータおよびアナログスイッチＡＳＷ１・ＡＳＷ２は、ＮＡＮＤの出力（Ｍ信号）に応じてＡＯＮＢ信号あるいはクロック信号を取り込むゲート回路を構成する。
【０１３１】
Ｄラッチ回路ＣＳＬｉの構成は図３９と同一であり、ＣＫ信号（ＣＫ端子に入力される信号）がアクティブ（Ｈｉｇｈ）である期間にＤ信号（Ｄ端子に入力される信号）を取り込み、これをラッチする。すなわち、ＣＫ信号がアクティブの期間にＤ信号がＬｏｗからＨｉｇｈになれば、ｏｕｔ信号（ｏｕｔ端子から出力される信号）は、電源ＶＣＳＬの電位から電源ＶＣＳＨの電位に突き上げて以後電源ＶＣＳＨの電位を維持し、ＣＫ信号がアクティブの期間にＤ信号がＨｉｇｈからＬｏｗになれば、ｏｕｔ信号（ｏｕｔ端子から出力される信号）は、電源ＶＣＳＨの電位から電源ＶＣＳＬの電位に突き下げて以後電源ＶＣＳＬの電位を維持することになる。
【０１３２】
液晶表示装置３ｅのＧ−ＣｓＤのシフトレジスタＳＲでは、自段のＯＵＴＢ端子が次段のＳＢ端子に接続されている。また、自段のＭ端子が、自段に対応するＤラッチ回路のＣＫ端子に接続されている。例えば、ｎ段ＳＲｎのＯＵＴＢ端子が（ｎ＋１）段ＳＲｎ＋１のＳＢ端子に接続され、ｎ段ＳＲｎのＭ端子が、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎのＣＫ端子に接続されている。なお、シフトレジスタＳＲの初段のＳＢ端子にはＧＳＰＢ信号が入力される。
【０１３３】
また、Ｇ−ＣｓＤでは、奇数段のＣＫＢ端子と偶数段のＣＫＢ端子とが異なるＧＣＫライン（ＧＣＫを供給するライン）に接続され、各段のＩＮＩＴＢ端子は共通のＩＮＩＴＢライン（ＩＮＩＴＢ信号を供給するライン）に接続され、各段のＯＮＢ端子は共通のＡＯＮＢライン（ＡＯＮ信号を供給するライン）に接続されている。例えば、ｎ段ＳＲｎのＣＫＢ端子はＧＣＫ２Ｂ信号ラインに接続され、（ｎ＋１）段ＳＲｎ＋１のＣＫＢ端子はＧＣＫ１Ｂ信号ラインに接続され、ｎ段ＳＲｎおよび（ｎ＋１）段ＳＲｎ＋１それぞれのＩＮＩＴＢ端子は共通のＩＮＩＴＢ信号ラインに接続され、ｎ段ＳＲｎおよび（ｎ＋１）段ＳＲｎ＋１それぞれのＯＮＢ端子は共通のＡＯＮＢ信号ラインに接続されている。さらに、連続する２段に対応する２つのＤラッチ回路ごとにＤ端子が異なるＣＭＩライン（ＣＭＩ信号を供給するライン）に接続されている。例えば、（ｎ−１）段ＳＲｎ−１に対応するＤラッチ回路ＣＳＬｎ−１のＤ端子はＣＭＩ１信号ラインに接続され、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎのＤ端子はＣＭＩ１信号ラインに接続され、（ｎ＋１）段ＳＲｎ＋１に対応するＤラッチ回路ＣＳＬｎ＋１のＤ端子はＣＭＩ２信号ラインに接続され、（ｎ＋２）段ＳＲｎ＋２に対応するＤラッチ回路ＣＳＬｎ＋２のＤ端子はＣＭＩ２信号ラインに接続されている。
【０１３４】
図４４は、液晶表示装置３ｅの駆動方法を示すタイミングチャートである。なお、図中、ＡＯＮＢはＡＯＮ信号、ＩＮＩＴＢは初期化信号、ＧＳＰＢはゲートスタートパルスバー信号、ＧＣＫ１ＢはＧＣＫ１Ｂ信号、ＧＣＫ２ＢはＧＣＫ２Ｂ信号、ＣＭＩ１はＣＭＩ１信号、ＣＭＩ２はＣＭＩ２信号を意味し、ＳＢｉ、ＲＢｉ、ＱＢｉ、およびＯＵＴＢｉ（ｉ＝ｎ−１・ｎ・ｎ＋１）はそれぞれ、ｉ段ＳＲｉにおけるＳＢ信号（ＳＢ端子の電位）、ＲＢ信号（ＲＢ端子の電位）、ＱＢ信号（ＱＢ端子の電位）およびＯＵＴＢ信号（ＯＵＴＢ端子の電位）を意味し、ＣＳｉ（ｉ＝ｎ−１・ｎ・ｎ＋１）は、ｉ段ＳＲｉに対応する保持容量配線ＣＳｉの電位（＝Ｄラッチ回路ＣＳＬｉのｏｕｔ端子の電位）を意味する。なお本図では、極性信号ＰＯＬの周期を一水平走査期間１Ｈとし（すなわち、同一データ信号線に供給されるデータ信号の極性は１Ｈごとに反転する）、ＣＭＩ１・ＣＭＩ２それぞれを同位相としている。
【０１３５】
液晶表示装置３ｅでは、表示映像の最初のフレーム（垂直走査期間）の前に、以下の表示準備動作が行われる。具体的には、ＡＯＮＢ信号およびＩＮＩＴＢ信号がともに所定期間アクティブ（Ｌｏｗ）とされ、ＡＯＮＢ信号が非アクティブとされた後にＩＮＩＴＢ信号が非アクティブとされ、ＡＯＮＢ信号がアクティブの間は、各ＧＣＫＢ信号がアクティブ（Ｌｏｗ）に固定されるとともに各ＣＭＩ信号はＨｉｇｈ（またはＬｏｗ）に固定される。これにより、シフトレジスタＳＲの各段では、ＡＯＮＢ信号がＡＳＷ１を介してＯＵＴＢ端子から出力され、すぐにＡＳＷ１がＯＦＦして、ＡＳＷ２がＯＮするため、全段のＯＵＴＢ信号がアクティブ（Ｌｏｗ）となり、全走査信号線が選択される。なおこのとき、各データ信号線に対応するアナログスイッチａｓｗがＯＮするため、全データ信号線にＶｃｏｍが供給される。また、各段に入力されるＳＢ信号、ＲＢ信号およびＩＮＩＴＢ信号はすべてアクティブ（Ｌｏｗ）となるため、各段のフリップフロップのＱＢ信号は非アクティブ（Ｈｉｇｈ）となる。また、各段のＭ信号（Ｍ端子から出力される信号）もアクティブ（Ｈｉｇｈ）となるので、各Ｄラッチ回路は、ＣＭＩ１信号（Ｌｏｗ）またはＣＭＩ２信号（Ｌｏｗ）をラッチし、保持容量配線に供給されるｏｕｔ信号（ＣＳ信号）は電源ＶＣＳＬの電位となる。以上の表示準備動作の終了後（ＡＯＮＢ信号およびＩＮＩＴＢ信号がこの順で非アクティブとなった後）は、表示部ＤＡＲの全ＰＩＸにＶｃｏｍが書き込まれ、シフトレジスタの各段に設けられたフリップフロップのＱＢ出力が非アクティブ（Ｈｉｇｈ）とされ、各Ｄラッチ回路のｏｕｔ信号（保持容量配線の電位）が電源ＶＣＳＬの電位とされた状態となる。
【０１３６】
液晶表示装置３ｅでは、最初のフレーム表示時（最初の垂直走査期間）に以下の動作が行われる。すなわち、シフトレジスタＳＲの自段に入力されるＳＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＦＦの出力がセットされてアクティブになり、自段がＧＣＫＢ信号を取り込む。自段のＧＣＫＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＯＵＴＢ信号がアクティブ（＝Ｌｏｗ）になるとともに次段のＳＢ信号がアクティブになり、かつ自段のＦＦがリセットされてＨｉｇｈ（非アクティブ）となる。このとき自段のＯＵＴＢ信号はＬｏｗ（すなわち、ＮＡＮＤの出力はＨｉｇｈ）であるため、自段にはＧＣＫＢ信号が取り込まれ続け、ＧＣＫＢ信号がＨｉｇｈ（非アクティブ）となったときに、自段のＯＵＴＢ信号がＨｉｇｈになるとともにＮＡＮＤの出力がＬｏｗとなり、以後ＯＵＴＢ端子からＡＯＮＢ信号が出力されてＯＵＴＢ信号はＨｉｇｈ（非アクティブ）となる。
【０１３７】
また、次段のＭ信号がアクティブになると、次段に対応するＤラッチ回路がＣＭＩ１信号またはＣＭＩ２信号をラッチする。これにより、自段に対応するＤラッチ回路のｏｕｔ信号（自段に対応する保持容量配線の電位）は、自段のＯＵＴＢ信号が非アクティブとなった（自段に対応する走査信号線がＯＦＦした）後に、電源ＶＣＳＬの電位から電源ＶＣＳＨの電位への突き上げる（自段に対応する画素にプラス極性のデータ信号が書き込まれ場合）か、あるいは電源ＶＣＳＨの電位から電源ＶＣＳＬの電位への突き下げる（自段に対応する画素にマイナス極性のデータ信号が書き込まれ場合）。
【０１３８】
例えば、ｎ段ＳＲｎのＭ信号がアクティブになると、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎがＣＭＩ１信号をラッチする。これにより、Ｄラッチ回路ＣＳＬｎのｏｕｔ信号（保持容量配線ＣＳｎ−１の電位）は、（ｎ−１）段ＳＲｎ−１のＯＵＴＢ信号が非アクティブとなった（走査信号線Ｇｎ−１がＯＮ・ＯＦＦした）後に、電源ＶＣＳＬの電位から電源ＶＣＳＨの電位に突き上げる。ここで、（ｎ−１）段ＳＲｎ−１に対応する画素ＰＩＸｎ−１には、ＰＯＬに示されるようにプラス極性のデータ信号が書き込まれており、保持容量配線ＣＳｎ−１の突き上げによって、実効電位をデータ信号の電位よりも上昇させる（画素ＰＩＸｎ−１の輝度を高める）ことができる。
【０１３９】
また、（ｎ＋１）段ＳＲｎ＋１のＭ信号がアクティブになると、（ｎ＋１）段ＳＲｎ＋１に対応するＤラッチ回路ＣＳＬｎ＋１がＣＭＩ２信号をラッチする。これにより、Ｄラッチ回路ＣＳＬｎ＋１のｏｕｔ信号（保持容量配線ＣＳｎの電位）は、ｎ段ＳＲｎのＯＵＴＢ信号が非アクティブとなった（走査信号線ＧｎがＯＮ・ＯＦＦした）後に、電源ＶＣＳＨの電位から電源ＶＣＳＬの電位に突き下げる。ここで、ｎ段ＳＲｎに対応する画素ＰＩＸｎには、ＰＯＬに示されるようにマイナス極性のデータ信号が書き込まれており、保持容量配線ＣＳｎの突き下げによって、実効電位をデータ信号の電位よりも低下させる（画素ＰＩＸｎの輝度を高める）ことができる。
【０１４０】
また、（ｎ＋２）段ＳＲｎ＋２のＭ信号がアクティブになると、（ｎ＋２）段ＳＲｎ＋２に対応するＤラッチ回路ＣＳＬｎ＋２がＣＭＩ２信号をラッチする。これにより、Ｄラッチ回路ＣＳＬｎ＋２のｏｕｔ信号（保持容量配線ＣＳｎ＋１の電位）は、ｎ段ＳＲｎ＋１のＯＵＴＢ信号が非アクティブとなった（走査信号線Ｇｎ＋１がＯＮ・ＯＦＦした）後に、電源ＶＣＳＨの電位から電源ＶＣＳＬの電位に突き上げる。ここで、（ｎ＋１）段ＳＲｎ＋１に対応する画素ＰＩＸｎ＋１には、ＰＯＬに示されるようにプラス極性のデータ信号が書き込まれており、保持容量配線ＣＳｎ＋１の突き上げによって、実効電位をデータ信号の電位よりも上昇させる（画素ＰＩＸｎ＋１の輝度を高める）ことができる。
【０１４１】
なお、２フレーム目以降も、最初のフレームと同様の表示が行われる。ただし、１フレームごとにＰＯＬの位相が半周期ずれるため、同一画素電極ＰＩＸｉに供給されるデータ信号の極性は１フレームごとに反転する。これに合わせて、Ｄラッチ回路ＣＳＬｉのｏｕｔ信号（保持容量配線ＣＳｉの電位）の突き上げおよび突き下げも１フレームごとに入れ替わる。
【０１４２】
液晶表示装置３ｅでは、上記実施の形態で記載したフリップフロップを用いているため、Ｇ−Ｃｓドライバを小型化することができる。また、シフトレジスタの内部信号（Ｍ信号）をＤラッチ回路のＣＫ端子に入力することでＧ−Ｃｓドライバ内にＮＯＲ回路やＯＲ回路が不要となり、さらなる小型化が可能となる。また、最初のフレームを表示する前に全画素に同時に同電位（例えばＶｃｏｍ）を書き込めるため、最初のフレームを表示する前の画面乱れをなくすことができる。また、全画素への同電位の書き込み時にシフトレジスタの初期化（各段のフリップフロップの初期化）も同時に実行されるため、全画素への同電位の書き込みとフリップフロップの初期化とを別々に行う従来の液晶表示装置に比べて表示準備を速やかに完了することができる。また、ＩＮＩＴＢ信号の戻り（非アクティブ化）をＡＯＮＢ信号の戻り（非アクティブ化）よりも遅らせているため、ＡＯＮＢ信号の戻りによる各段のＳＢ信号の戻りとＲＢ信号の戻りとに遅延（ずれ）が生じてもフリップフロップの初期化を確実に行うことができる。また、最初のフレームから各画素行を適切にＣＣ駆動できるため、ＣＣ駆動で従来みられた最初のフレームの画面乱れ（縞状のムラ）もなくすことができる。
【０１４３】
さらに注目すべきは、液晶表示装置３ｅでは、図４５に示すように、ＣＭＩ２信号の位相を（図４４から）半周期ずらすだけで、極性信号ＰＯＬの周期を２Ｈ（同一データ信号線に供給されるデータ信号の極性が２Ｈごとに反転）に切り替え、かつ最初のフレームから各画素行を適切にＣＣ駆動することができる点である。すなわち、液晶表示装置３ｄでは、ＣＳ反転信号ＣＭＩ１およびＣＭＩ２信号それぞれの位相を制御するだけで、極性信号ＰＯＬの周期を１Ｈから２Ｈに切り替えることができ、そのときの画面乱れもなくすことができる。
【０１４４】
なお、液晶表示装置３ｅのＧ−ＣｓドライバのシフトレジスタＳＲには、その小型化のために上記各実施の形態に記載のフリップフロップ（例えば、図３に記載の構成）を用いているが、Ｇ−Ｃｓドライバ内にＮＯＲ回路やＯＲ回路が不要となることによって小型化が実現されるため、Ｇ−ＣｓドライバのシフトレジスタＳＲに従来型のフリップフロップ（例えば、図７０のフリップフロップ）を適用することも当然可能である。
【０１４５】
液晶表示装置３ｅにおける各Ｄラッチ回路とＣＭＩ１ラインおよびＣＭＩ２ラインとの接続を変更して、図４６の液晶表示装置３ｆのように構成することもできる。すなわち、Ｄラッチ回路ＣＳＬｉ（ｉ＝１，２・・・）のｉが３の倍数または３の倍数＋２であるものはＣＭＩ１に接続し、３の倍数＋１のものはＣＭＩ２に接続する。こうすれば、図４７・４８に示すように、ＣＭＩ１およびＣＭＩ２信号の位相を、同一（図４７）から半周期ずれ（図４８）とするだけで、極性信号ＰＯＬの周期を１Ｈから３Ｈに切り替え、かつ最初のフレームから各画素行を適切にＣＣ駆動することができる。すなわち、液晶表示装置３ｆでは、ＣＳ反転信号ＣＭＩ１およびＣＭＩ２信号それぞれの位相を制御するだけで、極性信号ＰＯＬの周期を１Ｈから３Ｈに切り替えることができ、そのときの画面乱れもなくすことができる。
【０１４６】
液晶表示装置３ｅにおけるシフトレジスタの各段の構成（図４３参照）を、図４９のように変更することもできる。すなわち、図４３のＡＳＷ１を単チャネル（Ｐチャネル）トランジスタＴＲとする。こうすれば、シフトレジスタのさらなる小型化が可能となる。
【０１４７】
〔シフトレジスタへの適用形態４〕
図５１は本発明にかかる液晶表示装置３ｇの構成を示す回路図である。液晶表示装置３ｇは、表示部ＤＡＲ、ゲートドライバＧＤ、ソースドライバＳＤ、および表示制御回路ＤＣＣを備える。表示制御回路ＤＣＣは、ゲートドライバＧＤに、ＡＯＮＢ信号（全ＯＮ信号）、ゲートスタートパルスＧＳＰ、ゲートオンイネーブル信号ＧＯＥ、およびゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂを供給する。また、表示制御回路ＤＣＣは、ソースドライバＳＤに、ソーススタートパルスＳＳＰ、デジタルデータＤＡＴ、極性信号ＰＯＬ、およびソースクロック信号ＳＣＫを供給する。ゲートドライバＧＤには、複数段からなるシフトレジスタＳＲが含まれている。以下適宜、シフトレジスタのｉ段（ｉ＝１・・・ｎ−１・ｎ・ｎ＋１・・・）をｉ段ＳＲｉと略記する。
【０１４８】
シフトレジスタのｉ段ＳＲｉからの出力信号（ＯＵＴＢ信号）は、インバータを介して表示部ＤＡＲの走査信号線Ｇｉに供給される。例えば、ｎ段ＳＲｎのＯＵＴＢ信号は、インバータを介して走査信号線Ｇｎに供給される。表示部ＤＡＲでは、走査信号線Ｇｎが、ＰＩＸｎ内の画素電極に繋がるトランジスタのゲートに接続され、ＰＩＸｎ内の画素電極と保持容量配線ＣＳｎとの間に保持容量（補助容量）が形成されている。
【０１４９】
また、１本のデータ信号線に対応して１つのアナログスイッチａｓｗとインバータとが設けられ、このインバータの入力がＡＯＮＢ信号ラインに接続され、データ信号線の端部がアナログスイッチａｓｗの一方の導通端子に接続され、アナログスイッチａｓｗの他方の導通端子がＶｃｏｍ（共通電極電位）電源に接続され、アナログスイッチａｓｗのＮチャネル側ゲートがインバータの出力に接続され、アナログスイッチａｓｗのＰチャネル側ゲートがＡＯＮＢ信号ラインに接続されている。
【０１５０】
図５２は、シフトレジスタＳＲのｉ段ＳＲｉの構成を示す回路図である。同図に示すように、シフトレジスタの各段には、ＳＢ端子およびＲＢ端子を備える本実施の形態２にかかるフリップフロップＦＦと、２つのアナログスイッチＡＳＷ１・ＡＳＷ２と、ＮＡＮＤと、インバータと、ＣＫＢ端子と、ＯＮＢ端子とが含まれ、フリップフロップＦＦのＱＢ端子が、ＮＡＮＤの一方の入力に接続され、ＮＡＮＤの出力が、インバータの入力とアナログスイッチＡＳＷ１のＰチャネル側ゲートとアナログスイッチＡＳＷ２のＮチャネル側ゲートとに接続され、インバータの出力が、アナログスイッチＡＳＷ１のＮチャネル側ゲートとアナログスイッチＡＳＷ２のＰチャネル側ゲートとに接続され、アナログスイッチＡＳＷ１の一方の導通電極がＯＮＢ端子に接続されるとともに、アナログスイッチＡＳＷ２の一方の導通電極がＣＫＢ端子に接続され、アナログスイッチＡＳＷ１の他方の導通電極と、アナログスイッチＡＳＷ２の他方の導通電極と、この段の出力端子であるＯＵＴＢ端子と、ＮＡＮＤの他方の入力と、ＦＦのＲＢ端子とが接続されている。
【０１５１】
シフトレジスタＳＲでは、自段のＯＵＴＢ端子が次段のＳＢ端子に接続されている。例えば、ｎ段ＳＲｎのＯＵＴＢ端子が（ｎ＋１）段ＳＲｎ＋１のＳＢ端子に接続されている。なお、シフトレジスタＳＲの初段ＳＲ１のＳＢ端子にはＧＳＰＢ信号が入力される。また、ゲートドライバＧＤでは、奇数段のＣＫＢ端子と偶数段のＣＫＢ端子とが異なるＧＣＫライン（ＧＣＫを供給するライン）に接続されている。例えば、ｎ段ＳＲｎのＣＫＢ端子はＧＣＫ２Ｂ信号ラインに接続され、（ｎ＋１）段ＳＲｎ＋１のＣＫＢ端子はＧＣＫ１Ｂ信号ラインに接続されている。
【０１５２】
図５３は、液晶表示装置３ｇの駆動方法を示すタイミングチャートである。なお、図中、ＡＯＮＢはＡＯＮＢ信号（全ＯＮ信号）、ＧＳＰＢはゲートスタートパルスバー信号、ＧＣＫ１ＢはＧＣＫ１Ｂ信号、ＧＣＫ２ＢはＧＣＫ２Ｂ信号を意味し、ＳＢｉ、ＲＢｉ、ＱＢｉ、およびＯＵＴＢｉ（ｉ＝ｎ−１・ｎ・ｎ＋１）はそれぞれ、ｉ段ＳＲｉにおけるＳＢ信号（ＳＢ端子の電位）、ＲＢ信号（ＲＢ端子の電位）、ＱＢ信号（ＱＢ端子の電位）およびＯＵＴＢ信号（ＯＵＴＢ端子の電位）を意味する。
【０１５３】
液晶表示装置３ｇでは、表示映像の最初のフレーム（垂直走査期間）の前に、以下の表示準備動作が行われる。具体的には、ＡＯＮＢ信号が所定期間アクティブ（Ｌｏｗ）とされ、ＡＯＮＢ信号がアクティブの間は、各ＧＣＫＢ信号がアクティブ（Ｌｏｗ）に固定される。これにより、シフトレジスタＳＲの各段では、ＡＯＮＢ信号がＡＳＷ１を介してＯＵＴＢ端子から出力され、すぐにＡＳＷ１がＯＦＦして、ＡＳＷ２がＯＮするため、全段のＯＵＴＢ信号がアクティブ（Ｌｏｗ）となり、全走査信号線が選択される。なおこのとき、各データ信号線に対応するアナログスイッチａｓｗがＯＮするため、全データ信号線にＶｃｏｍが供給される。また、各段に入力されるＳＢ信号およびＲＢ信号はアクティブ（Ｌｏｗ）となるため、ＦＦのＱＢ信号は非アクティブ（Ｈｉｇｈ）となる。これは、実施の形態２のフリップフロップでは、ＳＢ信号およびＲＢ信号が同時アクティブになったときにはＲＢ信号（リセット）が優先され、ＱＢ信号が非アクティブとなるからである。以上の表示準備動作の終了後（ＡＯＮＢ信号が非アクティブとなった後）は、表示部ＤＡＲの全ＰＩＸにＶｃｏｍが書き込まれ、シフトレジスタの各段に設けられたＦＦのＱＢ出力が非アクティブ（Ｈｉｇｈ）とされた状態となる。
【０１５４】
また、液晶表示装置３ｇでは、各垂直走査期間（各フレーム表示時）に以下の動作が行われる。すなわち、シフトレジスタＳＲの自段に入力されるＳＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＦＦの出力がセットされてアクティブになり、自段がＧＣＫＢ信号を取り込む。自段のＧＣＫＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＯＵＴＢ信号がアクティブ（＝Ｌｏｗ）になるとともに次段のＳＢ信号がアクティブになり、かつ自段のＦＦがリセットされてＨｉｇｈ（非アクティブ）となる。このとき自段のＯＵＴＢ信号はＬｏｗ（すなわち、ＮＡＮＤの出力はＨｉｇｈ）であるため、自段にはＧＣＫＢ信号が取り込まれ続け、ＧＣＫＢ信号がＨｉｇｈ（非アクティブ）となったときに、自段のＯＵＴＢ信号がＨｉｇｈになるとともにＮＡＮＤの出力がＬｏｗとなり、以後ＯＵＴＢ端子からＡＯＮＢ信号が出力されてＯＵＴＢ信号はＨｉｇｈ（非アクティブ）となる。
【０１５５】
液晶表示装置３ｇでは、上記実施の形態２で記載したフリップフロップを用いているため、ゲートドライバを小型化することができる。そして、ＩＮＩＴＢ信号の入力なしにシフトレジスタを初期化することができるため、さらなる小型化が可能となる。また、最初のフレームを表示する前に全画素に同時に同電位（例えばＶｃｏｍ）を書き込めるため、最初のフレームを表示する前の画面乱れをなくすことができる。また、全画素への同電位の書き込み時にシフトレジスタの初期化（各段のフリップフロップの初期化）も同時に実行されるため、全画素への同電位の書き込みとフリップフロップの初期化とを別々に行う従来の液晶表示装置に比べて表示準備を速やかに完了することができる。
【０１５６】
なお、図５２のようにシフトレジスタの各段に実施の形態２のフリップフロップを用いた場合には、ＯＵＴＢ信号のフリップフロップのＲＢ端子へのフィードバックがＮＡＮＤへのフィードバックよりも先立ってしまうおそれがある。そこで、図５２のＮＡＮＤを図５４のように構成することが好ましい。すなわち、Ｐチャネルトランジスタｐ４０のソースをＶＤＤに接続し、ゲートをＮＡＮＤの入力Ｘとし、ドレインをＮＡＮＤの出力Ｍとし、Ｐチャネルトランジスタｐ４１のソースをＶＤＤに接続し、ゲートをＮＡＮＤの入力Ｙとし、ドレインをＮチャネルトランジスタｎ４０のドレインに接続し、Ｎチャネルトランジスタｎ４０のゲートを入力Ｙに接続し、ソースをＮチャネルトランジスタｎ４１のドレインに接続し、Ｎチャネルトランジスタｎ４１のゲートを入力Ｘに接続し、ドレインをＶＳＳに接続しておき、Ｐチャネルトランジスタｐ４０・４１の駆動能力を、Ｎチャネルトランジスタｎ４０・４１のそれよりも大きくしておく。こうすれば、ＱＢ信号が十分に非アクティブ（Ｈｉｇｈ）になるまで、ＯＵＴＢ信号がアクティブ（＝Ｌｏｗ）を保つようになり、ＲＢ端子へのフィードバックがＮＡＮＤへのフィードバックよりも先立ってしまうことを防止することができる。
【０１５７】
液晶表示装置３ｇのゲートドライバＧＤを、図５５に示すように、ＣＣ駆動用のゲート−Ｃｓドライバ（Ｇ−ＣｓＤ）に変更することもできる。図５５の液晶表示装置３ｈは、液晶表示装置３ｄ（図３７参照）のＧ−ＣｓＤに含まれるシフトレジスタＳＲの各段を図５２の構成に変更し、さらにＩＮＩＴＢ信号の入力を除いたものである。液晶表示装置３ｈのシフトレジスタでは、全段のＯＵＴＢ信号がアクティブとなってフリップフロップのＳＢ信号およびＲＢ信号が同時アクティブになったときにＲＢ信号（リセット）が優先される（すなわち、ＱＢ信号が非アクティブになる）ため、ＩＮＩＴＢ信号が入力されなくともシフトレジスタが初期化される。
【０１５８】
図５６・５７は、液晶表示装置３ｈの駆動方法を示すタイミングチャートである。これらの図に示すように、ＣＭＩ１およびＣＭＩ２信号の位相を、同一（図５６）から半周期ずれ（図５７）とするだけで、極性信号ＰＯＬの周期を１Ｈから２Ｈに切り替え、かつ最初のフレームから各画素行を適切にＣＣ駆動することができる。
【０１５９】
液晶表示装置３ｈでは、上記実施の形態２で記載したフリップフロップを用いているため、Ｇ−Ｃｓドライバを小型化することができる。また、最初のフレームを表示する前に全画素に同時に同電位（例えばＶｃｏｍ）を書き込めるため、最初のフレームを表示する前の画面乱れをなくすことができる。また、全画素への同電位の書き込み時にシフトレジスタの初期化（各段のフリップフロップの初期化）も同時に実行されるため、全画素への同電位の書き込みとフリップフロップの初期化とを別々に行う従来の液晶表示装置に比べて表示準備を速やかに完了することができる。また、最初のフレームから各画素行を適切にＣＣ駆動できるため、ＣＣ駆動で従来みられた最初のフレームの画面乱れ（縞状のムラ）もなくすことができる。そして、ＩＮＩＴＢ信号の入力なしにシフトレジスタを初期化することができるため、Ｇ−ＣｓＤの回路構成を簡素化（小型化）することができる。さらに、ＣＳ反転信号ＣＭＩ１およびＣＭＩ２信号それぞれの位相を制御するだけで、極性信号ＰＯＬの周期を１Ｈから２Ｈに切り替えることができ、そのときの画面乱れもなくすことができる。
【０１６０】
液晶表示装置３ｈ（図５５参照）のＧ−ＣｓＤを図５８のように変更することもできる。図５８の液晶表示装置３ｉは、液晶表示装置３ｅ（図４２参照）のシフトレジスタＳＲに含まれるフリップフロップを図５２の構成に変更し、ＩＮＩＴＢ信号の入力を除いたものである。液晶表示装置３ｉのシフトレジスタでは、全段のＯＵＴＢ信号がアクティブとなってフリップフロップのＳＢ信号およびＲＢ信号が同時アクティブになったときにＲＢ信号（リセット）が優先される（すなわち、ＱＢ信号が非アクティブになる）ため、ＩＮＩＴＢ信号が入力されなくともシフトレジスタが初期化される。
【０１６１】
図５９・６０は、液晶表示装置３ｉの駆動方法を示すタイミングチャートである。これらの図に示すように、ＣＭＩ１およびＣＭＩ２信号の位相を、同一（図５９）から半周期ずれ（図６０）とするだけで、極性信号ＰＯＬの周期を１Ｈから２Ｈに切り替え、かつ最初のフレームから各画素行を適切にＣＣ駆動することができる。
【０１６２】
液晶表示装置３ｉでは、液晶表示装置３ｈと同様の効果を得ることができ、さらに、Ｇ−Ｃｓドライバ内にＮＯＲ回路やＯＲ回路が不要となるため、一層の小型化が可能となる。
【０１６３】
液晶表示装置３ｇ（図５１）におけるシフトレジスタＳＲの構成を変更し、図６１に示す液晶表示装置３ｊのように構成することもできる。図６２は液晶表示装置３ｊに含まれるシフトレジスタのｉ段ＳＲｉの構成を示す回路図である。図６２に示すように、シフトレジスタの各段には、ＳＢ端子およびＲＢ端子を備える実施の形態２にかかるフリップフロップＦＦと、アナログスイッチＡＳＷ５・ＡＳＷ６と、ＯＮＢ端子と、ＣＫＢ端子とが含まれ、フリップフロップＦＦのＱ端子が、アナログスイッチＡＳＷ５のＰチャネル側ゲートとアナログスイッチＡＳＷ６のＮチャネル側ゲートとに接続され、ＱＢ端子がアナログスイッチＡＳＷ５のＮチャネル側ゲートとアナログスイッチＡＳＷ６のＰチャネル側ゲートとに接続され、この段の出力端子であるＯＵＴＢ端子とアナログスイッチＡＳＷ５の一方の導通電極とアナログスイッチＡＳＷ６の一方の導通電極とが接続され、アナログスイッチＡＳＷ５の他方の導通電極とＯＮＢ端子とが接続され、アナログスイッチＡＳＷ６の他方の導通電極とクロック信号入力用のＣＫＢ端子とが接続されている。
【０１６４】
また、シフトレジスタＳＲでは、自段のＯＵＴＢ端子が次段のＳＢ端子に接続され、次段のＯＵＴＢ端子が自段のＲＢ端子に接続されている。また、ゲートドライバＧＤでは、奇数段のＣＫＢ端子と偶数段のＣＫＢ端子とが異なるＧＣＫライン（ＧＣＫを供給するライン）に接続されている。
【０１６５】
図６３は、液晶表示装置３ｊの駆動方法を示すタイミングチャートであり、液晶表示装置３ｊでも液晶表示装置３ｇ（図５１参照）と同様の効果を得ることができる。
【０１６６】
〔シフトレジスタへの適用形態５〕
図６４は本発明にかかる液晶表示装置３ｋの構成を示す回路図である。液晶表示装置３ｋは、表示部ＤＡＲ、ゲートドライバＧＤ、ソースドライバＳＤ、および表示制御回路ＤＣＣを備える。表示制御回路ＤＣＣは、ゲートドライバＧＤに、ゲートスタートパルスＧＳＰ、ゲートオンイネーブル信号ＧＯＥ、ＡＯＮＢ信号（全ＯＮ信号）、およびゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂを供給する。また、表示制御回路ＤＣＣは、ソースドライバＳＤに、ソーススタートパルスＳＳＰ、デジタルデータＤＡＴ、極性信号ＰＯＬ、およびソースクロック信号ＳＣＫを供給する。ゲートドライバＧＤには、複数段からなるシフトレジスタＳＲが含まれている。以下適宜、シフトレジスタのｉ段（ｉ＝１・・・ｎ−１・ｎ・ｎ＋１・・・）をｉ段ＳＲｉと略記する。
【０１６７】
シフトレジスタのｉ段ＳＲｉからの出力信号（ＯＵＴＢ信号）は、インバータを介して表示部ＤＡＲの走査信号線Ｇｉに供給される。例えば、ｎ段ＳＲｎのＯＵＴＢ信号は、インバータを介して走査信号線Ｇｎに供給される。表示部ＤＡＲでは、走査信号線Ｇｎが、ＰＩＸｎ内の画素電極に繋がるトランジスタのゲートに接続され、ＰＩＸｎ内の画素電極と保持容量配線ＣＳｎとの間に保持容量（補助容量）が形成されている。
【０１６８】
また、１本のデータ信号線に対応して１つのアナログスイッチａｓｗとインバータとが設けられ、このインバータの入力がＡＯＮＢ信号ラインに接続され、データ信号線の端部がアナログスイッチａｓｗの一方の導通端子に接続され、アナログスイッチａｓｗの他方の導通端子がＶｃｏｍ（共通電極電位）電源に接続され、アナログスイッチａｓｗのＮチャネル側ゲートがインバータの出力に接続され、アナログスイッチａｓｗのＰチャネル側ゲートがＡＯＮＢ信号ラインに接続されている。
【０１６９】
図６５は、シフトレジスタＳＲのｉ段ＳＲｉの構成を示す回路図である。同図に示すように、シフトレジスタの各段には、ＳＢ端子、ＲＢ端子およびＩＮＩＴＢ端子を備える本実施の形態にかかるフリップフロップＦＦと、２つのアナログスイッチＡＳＷ１・ＡＳＷ２と、ＮＡＮＤと、インバータと、ＯＮＢ端子と、ＣＫＢ端子とが含まれ、フリップフロップＦＦのＱＢ端子が、ＮＡＮＤの一方の入力に接続され、ＮＡＮＤの出力が、インバータの入力とアナログスイッチＡＳＷ１のＰチャネル側ゲートとアナログスイッチＡＳＷ２のＮチャネル側ゲートとに接続され、インバータの出力が、アナログスイッチＡＳＷ１のＮチャネル側ゲートとアナログスイッチＡＳＷ２のＰチャネル側ゲートとに接続され、アナログスイッチＡＳＷ１の一方の導通電極がＯＮＢ端子とＩＮＩＴＢ端子とに接続されるとともに、アナログスイッチＡＳＷ２の一方の導通電極がＣＫＢ端子に接続され、アナログスイッチＡＳＷ１の他方の導通電極と、アナログスイッチＡＳＷ２の他方の導通電極と、この段の出力端子であるＯＵＴＢ端子と、ＮＡＮＤの他方の入力と、ＦＦのＲＢ端子とが接続されている。
【０１７０】
シフトレジスタＳＲでは、自段のＯＵＴＢ端子が次段のＳＢ端子に接続されている。また、ゲートドライバＧＤでは、奇数段のＣＫＢ端子と偶数段のＣＫＢ端子とが異なるＧＣＫライン（ＧＣＫを供給するライン）に接続されている。
【０１７１】
液晶表示装置３ｋの駆動方法は図５３のとおりであり、表示映像の最初のフレーム（垂直走査期間）の前に、以下の表示準備動作が行われる。具体的には、ＡＯＮＢ信号が所定期間アクティブ（Ｌｏｗ）とされ、ＡＯＮＢ信号がアクティブの間は、各ＧＣＫＢ信号がアクティブ（Ｌｏｗ）に固定される。これにより、シフトレジスタＳＲの各段では、ＡＯＮＢ信号がＡＳＷ１を介してＯＵＴＢ端子から出力され、すぐにＡＳＷ１がＯＦＦして、ＡＳＷ２がＯＮするため、全段のＯＵＴＢ信号がアクティブ（Ｌｏｗ）となり、全走査信号線が選択される。なおこのとき、各データ信号線に対応するアナログスイッチａｓｗがＯＮするため、全データ信号線にＶｃｏｍが供給される。また、各段のフリップフロップのＩＮＩＴＢ端子には、初期化用信号としてＡＯＮＢ信号が入力されるため、各フリップフロップのＱＢ信号は非アクティブ（Ｈｉｇｈ）となる。以上の表示準備動作の終了後（ＡＯＮＢ信号が非アクティブとなった後）は、表示部ＤＡＲの全ＰＩＸにＶｃｏｍが書き込まれ、シフトレジスタの各段に設けられたＦＦのＱＢ出力が非アクティブ（Ｈｉｇｈ）とされた状態となる。
【０１７２】
また、液晶表示装置３ｋでは、各垂直走査期間（各フレーム表示時）に以下の動作が行われる。すなわち、シフトレジスタＳＲの自段に入力されるＳＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＦＦの出力がセットされてアクティブになり、自段がＧＣＫＢ信号を取り込む。自段のＧＣＫＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＯＵＴＢ信号がアクティブ（＝Ｌｏｗ）になるとともに次段のＳＢ信号がアクティブになり、かつ自段のＦＦがリセットされてＨｉｇｈ（非アクティブ）となる。このとき自段のＯＵＴＢ信号はＬｏｗ（すなわち、ＮＡＮＤの出力はＨｉｇｈ）であるため、自段にはＧＣＫＢ信号が取り込まれ続け、ＧＣＫＢ信号がＨｉｇｈ（非アクティブ）となったときに、自段のＯＵＴＢ信号がＨｉｇｈになるとともにＮＡＮＤの出力がＬｏｗとなり、以後ＯＵＴＢ端子からＡＯＮＢ信号が出力されてＯＵＴＢ信号はＨｉｇｈ（非アクティブ）となる。
【０１７３】
液晶表示装置３ｋでは、上記実施の形態で記載したフリップフロップを用いているため、ゲートドライバを小型化することができる。また、ＡＯＮＢ信号をシフトレジスタの初期化用信号として用いることで別途ＩＮＩＴＢ信号を入力しなくて済み、さらなる小型化が可能となる。なお、最初のフレームを表示する前に全画素に同時に同電位（例えばＶｃｏｍ）を書き込めるため、最初のフレームを表示する前の画面乱れをなくすことができる。また、全画素への同電位の書き込み時にシフトレジスタの初期化（各段のフリップフロップの初期化）も同時に実行されるため、全画素への同電位の書き込みとフリップフロップの初期化とを別々に行う従来の液晶表示装置に比べて表示準備を速やかに完了することができる。
【０１７４】
液晶表示装置３ｋのゲートドライバＧＤを、図６６に示すように、ＣＣ駆動用のゲート−Ｃｓドライバ（Ｇ−ＣｓＤ）に変更することもできる。図６６の液晶表示装置３ｒは、液晶表示装置３ｄ（図３７参照）のＧ−ＣｓＤに含まれるシフトレジスタＳＲの各段を図６５の構成に変更し、さらにＩＮＩＴＢ信号の入力を除いたものである。液晶表示装置３ｒのシフトレジスタでは、ＡＯＮＢ信号をシフトレジスタの初期化用信号として用いているため、全段のＯＵＴＢ信号がアクティブとなったときに、各フリップフロップのＱＢ信号は非アクティブとなる。
【０１７５】
液晶表示装置３ｒの駆動方法は図５６・５７のとおりであり、ＣＭＩ１およびＣＭＩ２信号の位相を、同一（図５６）から半周期ずれ（図５７）とするだけで、極性信号ＰＯＬの周期を１Ｈから２Ｈに切り替え、かつ最初のフレームから各画素行を適切にＣＣ駆動することができる。
【０１７６】
液晶表示装置３ｒでは、上記実施の形態で記載したフリップフロップを用いているため、Ｇ−Ｃｓドライバを小型化することができる。また、最初のフレームを表示する前に全画素に同時に同電位（例えばＶｃｏｍ）を書き込めるため、最初のフレームを表示する前の画面乱れをなくすことができる。また、全画素への同電位の書き込み時にシフトレジスタの初期化（各段のフリップフロップの初期化）も同時に実行されるため、全画素への同電位の書き込みとフリップフロップの初期化とを別々に行う従来の液晶表示装置に比べて表示準備を速やかに完了することができる。また、最初のフレームから各画素行を適切にＣＣ駆動できるため、ＣＣ駆動で従来みられた最初のフレームの画面乱れ（縞状のムラ）もなくすことができる。そして、ＡＯＮＢ信号をシフトレジスタの初期化用信号として用いているため、Ｇ−ＣｓＤの回路構成を簡素化（小型化）することができる。さらに、ＣＳ反転信号ＣＭＩ１およびＣＭＩ２信号それぞれの位相を制御するだけで、極性信号ＰＯＬの周期を１Ｈから２Ｈに切り替えることができ、そのときの画面乱れもなくすことができる。
【０１７７】
液晶表示装置３ｒのＧ−ＣｓＤを図６７のように変更することもできる。図６７の液晶表示装置３ｓは、液晶表示装置３ｅ（図４２参照）のシフトレジスタＳＲに含まれるフリップフロップを図６５の構成に変更し、ＩＮＩＴＢ信号の入力を除いたものである。液晶表示装置３ｓのシフトレジスタでは、ＡＯＮＢ信号をシフトレジスタの初期化用信号として用いているため、全段のＯＵＴＢ信号がアクティブとなったときに、各フリップフロップのＱＢ信号は非アクティブとなる。
【０１７８】
液晶表示装置３ｓの駆動方法は図５９・図６０のとおりであり、ＣＭＩ１およびＣＭＩ２信号の位相を、同一（図５９）から半周期ずれ（図６０）とするだけで、極性信号ＰＯＬの周期を１Ｈから２Ｈに切り替え、かつ最初のフレームから各画素行を適切にＣＣ駆動することができる。
【０１７９】
液晶表示装置３ｓでは、液晶表示装置３ｒと同様の効果を得ることができ、さらに、Ｇ−Ｃｓドライバ内にＮＯＲ回路やＯＲ回路が不要となるため、一層の小型化が可能となる。
【０１８０】
液晶表示装置３ｋ（図６４参照）におけるシフトレジスタＳＲの構成を変更し、図６８に示す液晶表示装置３ｔのように構成することもできる。図６９は液晶表示装置３ｔに含まれるシフトレジスタのｉ段ＳＲｉの構成を示す回路図である。図６９に示すように、シフトレジスタの各段には、ＳＢ端子、ＲＢ端子およびＩＮＩＴＢ端子を備える各実施の形態にかかるフリップフロップＦＦと、アナログスイッチＡＳＷ５・ＡＳＷ６と、ＯＮＢ端子と、ＣＫＢ端子とが含まれ、フリップフロップＦＦのＱ端子が、アナログスイッチＡＳＷ５のＰチャネル側ゲートとアナログスイッチＡＳＷ６のＮチャネル側ゲートとに接続され、ＱＢ端子がアナログスイッチＡＳＷ５のＮチャネル側ゲートとアナログスイッチＡＳＷ６のＰチャネル側ゲートとに接続され、この段の出力端子であるＯＵＴＢ端子とアナログスイッチＡＳＷ５の一方の導通電極とアナログスイッチＡＳＷ６の一方の導通電極とが接続され、アナログスイッチＡＳＷ５の他方の導通電極とＯＮＢ端子とＩＮＩＴＢ端子とが接続され、アナログスイッチＡＳＷ６の他方の導通電極とクロック信号入力用のＣＫＢ端子とが接続されている。
【０１８１】
また、シフトレジスタＳＲでは、自段のＯＵＴＢ端子が次段のＳＢ端子に接続され、次段のＯＵＴＢ端子が自段のＲＢ端子に接続されている。また、ゲートドライバＧＤでは、奇数段のＣＫＢ端子と偶数段のＣＫＢ端子とが異なるＧＣＫライン（ＧＣＫを供給するライン）に接続されている。
【０１８２】
液晶表示装置３ｔの駆動方法は図６３のとおりである。また、液晶表示装置３ｔでも液晶表示装置３ｋ（図６４参照）と同様の効果を得ることができる。
【０１８３】
なお、上記ゲートドライバ、ソースドライバあるいはゲート−ＣＳドライバと、表示部の画素回路とがモノリシック（同一基板上）に形成されていてもよい。
【０１８４】
なお、液晶表示装置３ｄ・３ｅ（図３７・４２参照）では、シフトレジスタのフリップフロップを、図７０（ａ）のように構成してもよい。図７０（ａ）のＦＦ２１２は、図３のＦＦ２０１において、ｐ５（セットトランジスタ）のソースをＩＮＩＴＢ端子に接続し、ＲＢ端子をｐ７のゲートおよびｎ８のゲートのみに接続し、ｐ６のドレインをＶＤＤに接続したものである。図７０（ｂ）にＦＦ２１２の動作タイミングチャートを、図７０（ｃ）にＦＦ２１２の真理値表を示しておく。フリップフロップＦＦ２１２では、ＩＮＩＴＢ端子がアクティブ（Ｌｏｗ）の期間にＳＢ信号がアクティブ（Ｌｏｗ）でＲＢ信号がアクティブ（Ｌｏｗ）になった場合、Ｑ信号はＬｏｗでＱＢ信号はＨｉｇｈ（非アクティブ）となる。また、液晶表示装置３ｄ・３ｅでは、シフトレジスタのフリップフロップを、図７１（ａ）のように構成してもよい。すなわち、図７１（ａ）のＦＦ２１３は、図３のＦＦ２０１にチャネルトランジスタｎＴを加え、ｎＴのゲートをＩＮＴＢ端子に接続し、ｎＴのドレインをｐ５（セットトランジスタ）のソースに接続し、ｎＴのソースをＲＢ端子に接続したものである。図７１（ｂ）に、ＦＦ２１３の真理値表を示しておく。
【０１８５】
また、液晶表示装置３ｄ・３ｅの駆動では、図５０のように、ＡＯＮＢ信号を同時選択期間の途中で非アクティブ（Ｈｉｇｈ）としてもよいし、また、図７３のように、ＩＮＩＴＢ信号を、ＡＯＮＢがアクティブ（Ｌｏｗ）になった後でかつ非アクティブ（Ｈｉｇｈ）になる前にアクティブ（Ｌｏｗ）としてもよいし、また、図７４のように、ＩＮＩＴＢ信号を、ＡＯＮＢがアクティブ（Ｌｏｗ）から非アクティブ（Ｈｉｇｈ）になった後にアクティブ（Ｌｏｗ）としてもよい。
【０１８６】
本発明のフリップフロップは、Ｐチャネルの第１トランジスタとＮチャネルの第２トランジスタのゲート端子同士およびドレイン端子同士が接続された第１ＣＭＯＳ回路と、Ｐチャネルの第３トランジスタとＮチャネルの第４トランジスタのゲート端子同士およびドレイン端子同士が接続された第２ＣＭＯＳ回路と、複数の入力端子と、第１および第２出力端子とを備え、第１ＣＭＯＳ回路のゲート側と第２ＣＭＯＳ回路のドレイン側と第１出力端子とが接続されるとともに、第２ＣＭＯＳ回路のゲート側と第１ＣＭＯＳ回路のドレイン側と第２出力端子とが接続されたフリップフロップであって、ゲート端子およびソース端子それぞれが別々の入力端子に接続される入力トランジスタを備えることを特徴とする。なお、上記入力トランジスタのドレイン端子は、直接あるいは中継トランジスタを介して第１出力端子に接続される。
【０１８７】
本願では、トランジスタ（ＰチャンネルあるいはＮチャネル）が有する２つの導通電極のうち出力側をドレイン端子と呼ぶことにする。上記構成によれば、従来必要とした優先決定回路を設けなくても、上記別々の入力端子に入力される信号それぞれが同時にアクティブになったときにいずれかを優先させて出力を行うことができる。これにより、フリップフロップの小型化が実現される。
【０１８８】
本フリップフロップでは、上記入力トランジスタはＰチャネルであって、該入力トランジスタのソース端子は、非アクティブ時に第１電位でアクティブ時に第１電位よりも低い第２電位となる信号の入力端子に接続されている構成とすることもできる。
【０１８９】
本フリップフロップでは、上記入力トランジスタはＮチャネルであって、該入力トランジスタのソース端子は、アクティブ時に第１電位で非アクティブ時に第１電位よりも低い第２電位となる信号の入力端子に接続されている構成とすることもできる。
【０１９０】
本フリップフロップでは、上記複数の入力端子に、セット用信号の入力端子とリセット用信号の入力端子とが含まれ、上記入力トランジスタは、ゲート端子がセット用信号の入力端子に接続されるとともにソース端子がリセット用信号の入力端子に接続されたセットトランジスタである構成とすることもできる。
【０１９１】
本フリップフロップでは、上記複数の入力端子に、さらに初期化用信号の入力端子が含まれ、この初期化用信号の入力端子が第１〜第４トランジスタのいずれか１つのソース端子に接続されている構成とすることもできる。
【０１９２】
本フリップフロップでは、ゲート端子がリセット用信号の入力端子に接続されるとともにソース端子が第１電源ラインに接続され、かつドレイン端子が第２出力端子に接続されたリセットトランジスタを備える構成とすることもできる。
【０１９３】
本フリップフロップでは、ゲート端子がリセット用信号の入力端子に接続されるとともにソース端子が第２電源ラインに接続され、かつドレイン端子が第２トランジスタのソース端子に接続されたリリーストランジスタと、ゲート端子がセット用信号の入力端子に接続されるとともにソース端子が第２電源ラインに接続され、かつドレイン端子が第４トランジスタのソース端子に接続されたリリーストランジスタとの少なくとも一方を備える構成とすることもできる。
【０１９４】
本フリップフロップでは、ゲート端子がリセット用信号の入力端子に接続されるとともにソース端子が第２電源ラインに接続され、かつドレイン端子が第２出力端子に接続されたリセットトランジスタを備える構成とすることもできる。
【０１９５】
本フリップフロップでは、ゲート端子がリセット用信号の入力端子に接続されるとともにソース端子が第１電源ラインに接続され、かつドレイン端子が第１トランジスタのソース端子に接続されたリリーストランジスタと、ゲート端子がセット用信号の入力端子に接続されるとともにソース端子が第１電源ラインに接続され、かつドレイン端子が第３トランジスタのソース端子に接続されたリリーストランジスタとの少なくとも一方を備える構成とすることもできる。
【０１９６】
本フリップフロップでは、上記複数の入力端子に、セット用信号の入力端子とリセット用信号の入力端子とが含まれ、上記入力トランジスタは、ゲート端子がリセット用信号の入力端子に接続されるとともにソース端子がセット用信号の入力端子に接続されたリセットトランジスタである構成とすることもできる。
【０１９７】
本フリップフロップでは、上記複数の入力端子に、さらに初期化用信号の入力端子が含まれ、この初期化用信号の入力端子が第１〜第４トランジスタのいずれか１つのソース端子に接続されている構成とすることもできる。
【０１９８】
本フリップフロップでは、ゲート端子がセット用信号の入力端子に接続されるとともにソース端子が第１電源ラインに接続され、かつドレイン端子が第２出力端子に接続されたセットトランジスタを備える構成とすることもできる。
【０１９９】
本フリップフロップでは、ゲート端子がセット用信号の入力端子に接続されるとともにソース端子が第２電源ラインに接続され、かつドレイン端子が第２トランジスタのソース端子に接続されたリリーストランジスタと、ゲート端子がリセット用信号の入力端子に接続されるとともにソース端子が第２電源ラインに接続され、かつドレイン端子が第４トランジスタのソース端子に接続されたリリーストランジスタとの少なくとも一方を備える構成とすることもできる。
【０２００】
本フリップフロップでは、ゲート端子がセット用信号の入力端子に接続されるとともにソース端子が第２電源ラインに接続され、かつドレイン端子が第２出力端子に接続されたセットトランジスタを備える構成とすることもできる。
【０２０１】
本フリップフロップでは、ゲート端子がセット用信号の入力端子に接続されるとともにソース端子が第１電源ラインに接続され、かつドレイン端子が第１トランジスタのソース端子に接続されたリリーストランジスタと、ゲート端子がリセット用信号の入力端子に接続されるとともにソース端子が第１電源ラインに接続され、かつドレイン端子が第３トランジスタのソース端子に接続されたリリーストランジスタとの少なくとも一方を備える構成とすることもできる。
【０２０２】
本フリップフロップでは、Ｐチャネルの第１トランジスタとＮチャネルの第２トランジスタのゲート端子同士およびドレイン端子同士が接続された第１ＣＭＯＳ回路と、Ｐチャネルの第３トランジスタとＮチャネルの第４トランジスタのゲート端子同士およびドレイン端子同士が接続された第２ＣＭＯＳ回路と、複数の入力端子と、第１および第２出力端子とを備え、第１ＣＭＯＳ回路のゲート側と第２ＣＭＯＳ回路のドレイン側と第１出力端子とが接続されるとともに、第２ＣＭＯＳ回路のゲート側と第１ＣＭＯＳ回路のドレイン側と第２出力端子とが接続されたフリップフロップであって、上記第１〜第４トランジスタには、ソース端子が上記複数の入力端子の１つに接続された入力トランジスタが含まれている構成とすることもできる。
【０２０３】
本フリップフロップでは、上記入力トランジスタはＰチャネルであって、該入力トランジスタのソース端子は、非アクティブ時に第１電位でアクティブ時に第１電位よりも低い第２電位となる信号の入力端子に接続されている構成とすることもできる。
【０２０４】
本フリップフロップでは、上記入力トランジスタはＮチャネルであって、該入力トランジスタのソース端子は、アクティブ時に第１電位で非アクティブ時に第１電位よりも低い第２電位となる信号の入力端子に接続されている構成とすることもできる。
【０２０５】
本フリップフロップでは、上記第１〜第４トランジスタには、入力トランジスタが複数含まれている構成とすることもできる。
【０２０６】
本フリップフロップでは、上記第１〜第４トランジスタには、ソース端子がセット用信号の入力端子に接続された入力トランジスタと、ソース端子がリセット用信号の入力端子に接続された入力トランジスタとが含まれている構成とすることもできる。
【０２０７】
本フリップフロップでは、上記第１〜第４トランジスタには、さらにソース端子が初期化用信号の入力端子に接続された入力トランジスタが含まれている構成とすることもできる。
【０２０８】
本シフトレジスタは上記フリップフロップを備えることを特徴とする。
【０２０９】
本表示駆動回路は、上記フリップフロップを備えることを特徴とする。
【０２１０】
本表示装置は、上記フリップフロップを備えることを特徴とする。
【０２１１】
本表示パネルは、上記表示駆動回路と画素回路とがモノリシックに形成されていることを特徴とする。
【０２１２】
本シフトレジスタは所定のタイミングで信号線の同時選択を行う表示駆動回路に用いられ、各段に、上記フリップフロップと、同時選択信号が入力され、該フリップフロップの出力を用いて自段の出力信号を生成する信号生成回路とが含まれることを特徴とする。
【０２１３】
本シフトレジスタでは、各段の出力信号は、上記同時選択信号のアクティブ化によりアクティブとなって上記同時選択が行われる間アクティブとされ、上記フリップフロップはセットリセット型であるとともにその出力は、セット用信号およびリセット用信号がともにアクティブである期間に非アクティブとなる構成とすることもできる。
【０２１４】
本シフトレジスタでは、各段の出力信号は、上記同時選択信号のアクティブ化によりアクティブとなって上記同時選択が行われる間アクティブとされ、上記フリップフロップに初期化用端子が含まれるとともに、該フリップフロップは、初期化用端子がアクティブである期間は他の入力端子の状態にかかわらずその出力が非アクティブとなり、上記初期化用端子に同時選択信号が入力されている構成とすることもできる。
【０２１５】
本シフトレジスタでは、上記信号生成回路は、入力される切り替え信号に応じて上記同時選択信号またはクロックを選択的に取り込んで自段の出力信号とするゲート回路を備える構成とすることもできる。
【０２１６】
本表示駆動回路は、上記シフトレジスタを備え、上記シフトレジスタの各段の出力信号は、上記同時選択信号のアクティブ化によりアクティブとなって上記同時選択が行われる間アクティブとされ、上記各段のフリップフロップはセットリセット型であるとともに、その出力は、初期化用信号がアクティブであれば、セット用信号およびリセット用信号それぞれがアクティブであっても非アクティブであっても、非アクティブとなり、上記初期化用信号が、同時選択の終了前にアクティブとされ、終了後に非アクティブとされることを特徴とする。
【０２１７】
本表示駆動回路は、スイッチング素子を介してデータ信号線および走査信号線に接続される画素電極を備えるとともに、該画素電極と容量を形成する保持容量配線に、画素電極に書き込まれた信号電位の極性に応じた変調信号を供給する表示装置に用いられ、上記シフトレジスタを備えることを特徴とする。
【０２１８】
本表示駆動回路では、上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、自段で生成された制御信号がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、自段の出力信号を、自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段よりも前の段に対応する画素の画素電極と容量を形成する保持容量配線に、上記変調信号として供給する構成とすることもできる。
【０２１９】
本表示駆動回路では、上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、１つの段で生成された制御信号がアクティブになるとこの段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、１つの保持回路の出力を、上記変調信号として保持容量配線に供給し、各段で生成される制御信号が、表示映像の最初の垂直走査期間よりも前にアクティブとなる構成とすることもできる。
【０２２０】
本表示駆動回路では、上記データ信号線に供給される信号電位の極性を複数水平走査期間ごとに反転させる構成とすることもできる。
【０２２１】
本表示駆動回路では、上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、自段の出力信号と自段よりも後段の出力信号とが論理回路に入力されるとともに、該論理回路の出力がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、自段の出力信号を、自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段に対応する画素の画素電極と容量を形成する保持容量配線に、上記変調信号として供給し、複数の保持回路に入力される保持対象信号の位相と、別の複数の保持回路に入力される保持対象信号の位相とを異ならせている構成とすることもできる。
【０２２２】
本表示駆動回路では、上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、自段で生成された制御信号がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、自段の出力信号を、自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段よりも前の段に対応する画素の画素電極と容量を形成する保持容量配線に、上記変調信号として供給し、複数の保持回路に入力される保持対象信号の位相と、別の複数の保持回路に入力される保持対象信号の位相とを異ならせている構成とすることもできる。
【０２２３】
本表示駆動回路では、上記データ信号線に供給される信号電位の極性をｎ水平走査期間（ｎは自然数）ごとに反転させるモードと、データ信号線に供給される信号電位の極性をｍ水平走査期間（ｍはｎと異なる自然数）ごとに反転させるモードとを切り替える構成とすることもできる。
【０２２４】
本表示駆動回路では、第１グループに属する各保持回路に入力される保持対象信号の位相と、第２グループに属する各保持回路に入力される保持対象信号の位相とを、各モードに応じて設定する構成とすることもできる。
【０２２５】
本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を公知技術や技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。また、各実施の形態で記載した作用効果等もほんの例示に過ぎない。
【産業上の利用可能性】
【０２２６】
本発明のフリップフロップおよびこれを備えたシフトレジスタは、例えば液晶表示装置に好適である。
【符号の説明】
【０２２７】
ＦＦ  フリップフロップ
ＳＴ  セットトランジスタ（入力トランジスタ）
ＲＴ  リセットトランジスタ（入力トランジスタ）
ＬＲＴ  ラッチ解除トランジスタ
ＬＣ  ラッチ回路
ＳＲ  シフトレジスタ
ＳＲｎ  シフトレジスタのｎ段
ＤＣＣ  表示制御回路
ＧＤ  ゲートドライバ
ＳＤ  ソースドライバ
Ｇ−ＣｓＤ  ゲート−Ｃｓドライバ
ＤＡＲ  表示部
Ｇｎ  走査信号線
ＣＳｎ  保持容量配線
ＰＩＸｎ  画素
ＣＳＬｎ  Ｄラッチ回路
ＰＯＬ  （データ）極性信号
ＣＭＩ１  ＣＭＩ２  ＣＳ反転信号
ＡＳＷ１〜ＡＳＷ６  ａｓｗ  アナログスイッチ
３ａ〜３ｋ  ３ｒ・３ｓ・３ｔ  液晶表示装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【国際調査報告】
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