(57)【要約】  量子化器の出力信号をデジタル処理してＤＡＣを経てアナログフィルタへフィードバックするループを有するデルタシグマ変調器において、量子化器１１０は、アナログフィルタ部１００からのアナログ信号をデジタル信号に量子化する。量子化器１１０のデジタル信号は、可変ゲイン１２３及び遅延素子１２４からなる１次の再帰型フィルタ回路１２５でデジタル処理される。ＬＵＴ１２１は、前記量子化器１１０からのデジタル信号と、前記再帰型フィルタ回路１２５からの出力信号であるテーブル制御信号Ｓ１２００とを入力し、この両信号に応じた補償値を予め記憶する。そして、このＬＵＴ１２１からの補償値が遅延を補正されたデジタル出力信号となると共に、このデジタル出力信号はＤＡＣ１３０でアナログ信号に変換された後、前記アナログフィルタ部１００でアナログ入力信号と減算される。従って、高速・広帯域の信号に対して遅延の影響が軽減されて、出力信号の精度が向上する。
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【特許請求の範囲】
【請求項１】
アナログフィルタと、
前記アナログフィルタの出力をデジタル信号に変換し、第１のデジタル信号として出力する量子化器と、
前記量子化器からの第１のデジタル信号を所定のデジタル処理し、この処理結果をテーブル制御信号として出力するデジタルフィルタと、
前記量子化器からの第１のデジタル信号及び前記デジタルフィルタからのテーブル制御信号に対応した第２のデジタル信号を予め記憶しているテーブルと、
前記テーブルからの前記第２のデジタル信号をアナログ帰還信号として変換するデジタルアナログ変換器と、
入力アナログ信号と前記デジタルアナログ変換器の出力信号との差を減算し、この減算結果の信号を前記アナログフィルタに出力する減算器とを備える
ことを特徴とするデルタシグマ変調器。
【請求項２】
アナログフィルタと、
前記アナログフィルタの出力をデジタル信号に変換し、第１のデジタル信号として出力する量子化器と、
前記量子化器からの第１のデジタル信号を所定のデジタル処理し、この処理結果を第１のテーブル制御信号として出力するデジタルフィルタと、
前記デジタルフィルタからの第１のテーブル制御信号に基づいてＤＡＣ選択信号を生成するＤＥＭアドレス生成部と、
前記量子化器からの第１のデジタル信号及び前記デジタルフィルタからの第１のテーブル制御信号並びに前記ＤＥＭアドレス生成部のＤＡＣ選択信号に対応した第２のデジタル信号を予め記憶しているテーブルと、
前記テーブルからの前記第２のデジタル信号をアナログ帰還信号として変換するデジタルアナログ変換器と、
入力アナログ信号と前記デジタルアナログ変換器の出力信号との差を減算し、この減算結果の信号を前記アナログフィルタに出力する減算器とを備える
ことを特徴とするデルタシグマ変調器。
【請求項３】
前記請求項１又は２記載のデルタシグマ変調器において、
前記テーブルは、このテーブルの出力ゲインを調整する調整手段を備える
ことを特徴とするデルタシグマ変調器。
【請求項４】
前記請求項１又は２記載のデルタシグマ変調器において、
前記デジタルフィルタは、任意の次数の再帰型フィルタ回路である
ことを特徴とするデルタシグマ変調器。
【請求項５】
前記請求項１〜４の何れか１項に記載のデルタシグマ変調器を有する受信部と、
送信信号を変調する送信部と、
アンテナと、
前記送信部から前記アンテナへの送信信号の供給と前記アンテナから前記受信部への受信信号の供給とを切り替える送受切替部と
を備えることを特徴とする無線通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デルタシグマ変調器及びこれを用いた無線通信装置に関する。
【背景技術】
【０００２】
一般に、アナログデジタル変換器（Analog-to-Digital Converter；ＡＤＣ）において利用されているデルタシグマ変調器は、例えば非特許文献１に記載されるように、ノイズシェーピング技術とオーバーサンプリング技術により、ナイキストアナログデジタル変換器と比較して、高精度かつ低電力を実現できる方法として知られている。【０００３】
そして、高速・広帯域のデルタシグマ変調器に適した技術として、非特許文献１及び２に記載される連続時間型デルタシグマ変調器が知られている。【０００４】
この基本的な連続時間型デルタシグマ変調器の一例について説明する。図１１は、連続時間型デルタシグマ変調器の概略構成を示すブロック図である。【０００５】
図１１に示す連続時間型デルタシグマ変調器は、任意の周波数特性を持つループフィルタ５０２と、ループフィルタ５０２の出力信号を量子化し、デジタル出力信号として出力する量子化器５０３と、量子化器５０３の出力信号をアナログ値に変換しフィードバックするデジタルアナログ変換器（Digital-to-Analog Converer；ＤＡＣ）５０４と、ＤＡＣ５０４から出力されたアナログ値とアナログ入力信号との差を演算する減算器５０１とを備え、この減算器５０１の出力が前記ループフィルタ５０２に入力される。【０００６】
図１２は、前記連続時間型デルタシグマ変調器の線形モデルを示すブロック図である。同図では、ループフィルタ６０２の伝達関数をＨ（ｓ）、図１１の量子化器５０３を量子化ノイズＥの加算器６０３と置き、ＤＡＣ６０５のステップ応答を伝達関数で表現してＤＡＣ（ｓ）とおくと、アナログ入力信号Ｘ及びデジタル出力信号Ｙとの関係を表す伝達関数は下記式１のように表現できる。一般に、量子化ノイズＥにかかる項はノイズ伝達関数（Noise Transfer Function；ＮＴＦ）、アナログ入力信号Ｘにかかる項は信号伝達関数（Signal Transfer Function；ＳＴＦ）と呼ばれる。【０００７】
【数１】
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【０００８】
ここで、高速な信号を取り扱った場合に、量子化器内部の出力遅延及びＤＡＣのスイッチング時間に起因する遅延のため、量子化器の出力からループフィルタまでのフィードバック経路の信号に遅延が生じる。このため、前記ノイズ伝達関数ＮＴＦ及び信号伝達関数ＳＴＦが変化する。【０００９】
このように帰還経路の伝達関数が変化することは、すなわち、ループフィルタ５０２を構成するアナログ積分器で積分される電荷量に誤差が生じることを意味する。結果として、安定性に著しく影響を与え、出力信号の精度低下や発振などの問題が生じる。この遅延は一般にエクセスループディレイと呼ばれている。【００１０】
このエクセスループディレイに起因する安定性の低下及び出力信号の精度低下に対処する方法として、従来、特許文献２及び３並びに非特許文献３及び４に、軽減する方法の一例が記載されている。これらの文献では、量子化器の出力信号をデジタル−アナログ変換した信号を、前記量子化器の入力部へフィードバックして、ループフィルタ（アナログフィルタ部）の出力信号との差を量子化器の入力信号とすることにより、遅延によって安定性が低下した伝達関数を安定な伝達関数に変換している。【００１１】
しかしながら、従来の前記特許文献２及び３並びに非特許文献３及び４に記載の方法では、量子化器の入力部へフィードバックするためのデジタルアナログ変換器が追加で必要となる。このフィードバック信号を量子化器の入力部でセトリングさせるためには、ゲイン帯域幅の高いオペアンプを必要とし、消費電力及びコストが増加してしまうという課題がある。【００１２】
また、量子化器の入力部でアナログフィルタ部の出力信号との差を減算するために、量子化器への入力振幅が小さくなる。そのため、量子化器の入力レンジが狭くなり、量子化器オフセット及び製造ばらつきによる影響を受け易く、精度低下の問題が生じる。【００１３】
これに対処して、従来、特許文献１には、エクセスループディレイに対処し、かつ追加のＤＡＣを必要としない方法の一例が記載されている。この方法は、具体的には、量子化器の出力信号をデジタル変調ループ回路を通過させた後、デジタルアナログ変換器を通してアナログフィルタ部の一部へとフィードバックする技術である。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】米国特許出願公開２００５／００６８２１３号公報
【特許文献２】特許第３３６２７１８号明細書
【特許文献３】米国特許第６４１４６１５号明細書
【非特許文献】
【００１５】
【非特許文献１】Steven R. Norsworthy, Richard Schereier and Gabor C.Temes, "Delta-Sigma Data Converters Theory, Design and Simulation," IEEE press 1997.
【非特許文献２】H. Inose, Y. Yasuda, “A unity bit Coding Method by Negative Feedback," Proceedings of the IEEE, Nov. 1963.
【非特許文献３】W. Gao, O. Shoaei and W.M. Snelgrove, "Excess Loop Delay Effects in Continuous-Time Delta-Sigma Modulators and the Compensation Solution," in Proc. IEEE ISCAS, vol. 1, pp. 65-68, 1997.
【非特許文献４】P. Benabes, M. Keramat and R. Kielbasa, “A Methodology for designing Continuous-time Sigma-Delta Modulators," in Proc. European Design and Test Conf., pp. 46-50, 1997.
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかしながら、前記特許文献１に記載の方法は、下記に示すような課題が存在する。すなわち、
１．デジタル変調ループ自身の遅延のため、安定性が低下し、異常発振し易いという問題点がある。また、特許文献１に記載の構成では、量子化器の出力はデジタル変調ループによって演算処理され、その演算処理された出力は直接ＤＡＣへ入力される構成となっている。このような構成では、例えば複数個のＤＡＣ部分においてダイナミックエレメントマッチング（ＤＥＭ）などの製造ばらつきの影響を低減する手法を追加した場合には、エクセスループディレイが増大してしまい、結果として精度及び安定性を低下させてしまう。【００１７】
２．デジタル変調ループの構成が明らかでなく、特許文献１に記載の構成で任意のフィードバックゲインを実現しようとした場合に、演算処理が複雑になり、大規模な演算回路が必要となって、現実的ではない。そのため、数値を丸め、又は小数点以下を打ち切る方法が考えられるが、本来のゲインと異なるため、その際に生じる量子化誤差によって精度及び安定性の低下を招く。【００１８】
本発明は、前記の問題点に鑑みて、その目的は、高速・広帯域の信号に対して遅延の影響を軽減し、出力信号の精度を向上させるデルタシグマ変調器及びこれを用いた無線通信装置を提供することにある。
【課題を解決するための手段】
【００１９】
前記の目的を達成するため、本発明では、追加のＤＡＣを必要としないデルタシグマ変調器として、ループフィルタの伝達関数が遅延してもこの遅延を補償して元の伝達関数に一致させる再帰型フィルタなどのデジタルフィルタを追加し、このデジタルフィルタの出力と量子化器のデジタル出力とに応じた遅延のない適切な出力デジタル信号を予めテーブルに記憶しておく構成を採用する。これにより、デジタル変調ループでの遅延量を小さくして、エクセスループディレイに起因するデルタシグマ変調器の安定性を向上させることとする。【００２０】
すなわち、本発明のデルタシグマ変調器は、アナログフィルタと、前記アナログフィルタの出力をデジタル信号に変換し、第１のデジタル信号として出力する量子化器と、前記量子化器からの第１のデジタル信号を所定のデジタル処理し、この処理結果をテーブル制御信号として出力するデジタルフィルタと、前記量子化器からの第１のデジタル信号及び前記デジタルフィルタからのテーブル制御信号に対応した第２のデジタル信号を予め記憶しているテーブルと、前記テーブルからの前記第２のデジタル信号をアナログ帰還信号として変換するデジタルアナログ変換器と、入力アナログ信号と前記デジタルアナログ変換器の出力信号との差を減算し、この減算結果の信号を前記アナログフィルタに出力する減算器とを備えることを特徴とする。【００２１】
本発明のデルタシグマ変調器は、アナログフィルタと、前記アナログフィルタの出力をデジタル信号に変換し、第１のデジタル信号として出力する量子化器と、前記量子化器からの第１のデジタル信号を所定のデジタル処理し、この処理結果を第１のテーブル制御信号として出力するデジタルフィルタと、前記デジタルフィルタからの第１のテーブル制御信号に基づいてＤＡＣ選択信号を生成するＤＥＭアドレス生成部と、前記量子化器からの第１のデジタル信号及び前記デジタルフィルタからの第１のテーブル制御信号並びに前記ＤＥＭアドレス生成部のＤＡＣ選択信号に対応した第２のデジタル信号を予め記憶しているテーブルと、前記テーブルからの前記第２のデジタル信号をアナログ帰還信号として変換するデジタルアナログ変換器と、入力アナログ信号と前記デジタルアナログ変換器の出力信号との差を減算し、この減算結果の信号を前記アナログフィルタに出力する減算器とを備えることを特徴とする。【００２２】
本発明は、前記デルタシグマ変調器において、前記テーブルは、このテーブルの出力ゲインを調整する調整手段を備えることを特徴とする。【００２３】
本発明は、前記デルタシグマ変調器において、前記デジタルフィルタは、任意の次数の再帰型フィルタ回路であることを特徴とする。【００２４】
本発明の無線通信装置は、前記デルタシグマ変調器を有する受信部と、送信信号を変調する送信部と、アンテナと、前記送信部から前記アンテナへの送信信号の供給と前記アンテナから前記受信部への受信信号の供給とを切り替える送受切替部とを備えることを特徴とする。【００２５】
以上により、本発明のデルタシグマ変調器では、量子化器からのデジタル信号と、任意の次数の再帰型フィルタ回路などのデジタルフィルタによって量子化器からのデジタル信号をデジタル処理した結果のテーブル制御信号との両者に応じて、エクセスループディレイが生じた場合にもアナログフィルタの伝達関数が変化しないような補償値（第２のデジタル信号）が、予め、テーブルに記憶されている。従って、フィードバック経路での信号の遅延量を小さくすることができ、結果としてエクセスループディレイに起因するデルタシグマ変調器の安定性が向上し、また、出力信号の精度低下を回避することが可能となる。更に、テーブルには予め補償値が記憶されているので、適切な補償値を毎回演算することなく出力でき、小規模な回路を実現できる。【００２６】
特に、本発明では、ＤＥＭ回路を適用した場合においても、フィードバック経路での信号の遅延量を小さくすることができ、エクセスループディレイに起因するデルタシグマ変調器の安定性を向上させることが可能となる。【００２７】
また、本発明では、高速・広帯域の信号についても、受信信号の品質を保ったまま無線通信装置を実現することが可能となる。
【発明の効果】
【００２８】
以上説明したように、本発明によれば、フィードバック経路での信号の遅延量を小さくすることができ、結果としてエクセスループディレイに起因するデルタシグマ変調器の安定性を向上できると共に、出力信号の精度低下を回避することができる効果を奏する。
【図面の簡単な説明】
【００２９】
【図１】図１は本発明の実施形態１に係るデルタシグマ変調器の構成を示すブロック図である。
【図２】図２は同デルタシグマ変調器に備えるＬＵＴの具体例を示す図である。
【図３】図３は量子化器、補正信号生成部及びＤＡＣの接続関係を示す図である。
【図４】図４は量子化器、補正信号生成部及びＤＡＣの具体例を示す図である。
【図５】図５は本発明の実施形態２に係るデルタシグマ変調器の構成を示すブロック図である。
【図６】図６は本発明の実施形態３に係るデルタシグマ変調器の構成を示すブロック図である。
【図７】図７は同デルタシグマ変調器に備えるＬＵＴの具体例を示す図である。
【図８】図８はＤＥＭの動作モデルの説明図である。
【図９】図９は本発明の実施形態４に係る無線受信装置の構成を示すブロック図である。
【図１０】図１０は本発明の実施形態５に係る無線通信装置の構成を示すブロック図である。
【図１１】図１１は従来のデルタシグマ変調器の構成を示すブロック図である。
【図１２】図１２は従来のデルタシグマ変調器の伝達関数を示す線形モデルを示す図である。
【発明を実施するための形態】
【００３０】
以下、本発明の実施形態を図面に基づいて説明する。
【００３１】
（第１の実施形態）
図１は、本発明の実施形態１に係るデルタシグマ変調器の構成を示すブロック図である。
【００３２】
図１に示すように、デルタシグマ変調器は、特定の周波数を通過させるアナログフィルタ部１００、アナログ信号をデジタル信号に量子化する量子化器１１０、量子化器１１０からのデジタル信号Ｓ１１０１に応じて補正したデジタル出力信号を生成する補正信号生成部１２０、補正信号生成部１２０から出力されたデジタル出力信号をアナログ帰還信号として受け取ってデジタル−アナログ変換してアナログ信号Ｓ１３００をアナログフィルタ部１００へ出力する任意ビットのＤＡＣ（デジタルアナログ変換器）１３０から構成される。
【００３３】
前記アナログフィルタ部１００は、アナログ入力信号からＤＡＣ１３０からのフィードバック信号Ｓ１３００を減算して出力する減算器１０１と、ループフィルタ（アナログフィルタ）１０２とを備えている。
【００３４】
更に、補正信号生成部１２０は、ＬＵＴ（テーブル）１２１、減算器１２２、可変ゲイン１２３、遅延素子１２４を備えている。前記減算器１２２、可変ゲイン１２３及び遅延素子１２４は、１次の再帰型フィルタ回路（デジタルフィルタ）１２５を構成し、前記減算器１２２は、前記量子化器１１０から出力されたデジタル信号Ｓ１１０１から可変ゲイン１２３の出力信号を減算し、その減算結果を前記ＬＵＴ２１へのＬＵＴ制御信号（テーブル制御信号）Ｓ１２００として出力する。また、前記遅延素子１２４は、前記減算器１２２からのＬＵＴ制御信号Ｓ１２００を遅延させて出力し、前記可変ゲイン１２３は前記遅延素子１２４から出力された信号に所定ゲインを与えて出力する。この可変ゲイン１２３の所定ゲインは、外部のマイコン（ＣＰＵ）６０００により制御される。
【００３５】
ここで、１次の再帰型フィルタ回路１２５を用いた補正の原理について説明する。先ず、初めに、エクセスループディレイが生じた場合に伝達関数が変化しないよう、遅延を予め考慮したループフィルタを作成する。
【００３６】
手順は次の通りである。先ず、ループフィルタ１０２の伝達関数Ｈ（ｚ）を１クロックサイクル遅延させた場合の伝達関数はＨ（ｚ）・ｚ−１となる。
【００３７】
次に、１クロックサイクル遅延させても元の伝達関数と同じ伝達関数になるように、元の伝達関数Ｈ（ｚ）を、下記式２に示す関係を満たすように変更し、Ｈ（ｚ）’とする。
【００３８】
【数２】
2010058492.tif 000004
【００３９】
ここで作成されたループフィルタＨ（ｚ）’は、遅延ｚ−１が生じた場合においても、補正係数αを加えることにより、元の伝達関数Ｈ（ｚ）とほぼ同じ伝達関数を実現できる。これらの伝達関数の具体例を３次のループフィルタで示す。
【００４０】
３次のループフィルタの伝達関数を下記式３とすると、前記式２を満たす伝達関数Ｈ（ｚ）’は、下記式４で示される。
【００４１】
【数３】
2010058492.tif 000005
【００４２】
【数４】
2010058492.tif 000006
【００４３】
実際の回路でこれらの伝達関数を実現するには、フィードバックパスにαのゲインを持つパスを追加すれば良い。この部分の伝達関数は、１次のフィルタを例示すると、下記式５のようになる。これは１次の再帰型フィルタの伝達関数である。
【００４４】
【数５】
2010058492.tif 000007
【００４５】
図１に戻って、前記ＬＵＴ１２１は、量子化器１１０から出力されたデジタル信号（第１のデジタル信号）Ｓ１１０１と、前記減算器１２２から出力されたＬＵＴ制御信号Ｓ１２００とを入力する。このＬＵＴ１２１は、図２に示すように、量子化器１１０からデジタル入力信号と、前記減算器１２２からのＬＵＴ制御信号Ｓ１２００とに対応した出力デジタル信号が予め保持される。この出力デジタル信号は、ＬＵＴ１２１への入力デジタル信号をＸ、ＬＵＴ１２１からの出力信号をＹとし、可変ゲイン１２３のゲインをａ、ＬＵＴ１２１のゲインをｋとすると、下記式６の伝達関数を実現するような対応関係の信号である。
【００４６】
【数６】
2010058492.tif 000008
【００４７】
この式６で表現される伝達関数が、デルタシグマ変調器の帰還経路の伝達関数として追加される。そして、ＬＵＴ１２１からの出力デジタル信号Ｙが補正デジタル信号（第２のデジタル信号）であって、デルタシグマ変調器１０００のデジタル出力信号となる。
【００４８】
次に、本実施形態１に係るデルタシグマ変調器１０００の動作について説明する。
【００４９】
上述したように、量子化器１１０から出力されたデジタル信号Ｓ１１０１に基づいて補正信号生成部１２０が生成したデジタル出力信号が帰還部のＤＡＣ１３０に入力される。このとき、ＬＵＴ制御信号１２００は、量子化器１１０から出力された信号に対して、いわゆる１次の再帰型フィルタ処理されたデジタル信号として出力される。
【００５０】
加えて、ＬＵＴ１２１は、量子化器１１０の出力信号Ｓ１１０１のゲインを調整するために、任意のビット幅を選択して出力するようなデータ（調整手段）が記憶されている。このデータは、前記式６における係数ｋである。例えば、ＬＵＴ１２１を含む補正信号生成部１２０、量子化器１１０、ＤＡＣ１３０を含め、全体として前記式６の伝達関数を実現するような構成をとる場合には、図３及び図４に示すように、量子化器１１０の分解能をＮビット、ＤＡＣの分解能をＭビットとすると、補正信号生成部１２０のＬＵＴ１２１では、係数ｋ＝Ｍ／Ｎを選択する。このＬＵＴ１２１を用いて、補正信号生成部１２０はエクセスループディレイの補正に対応する伝達関数を決定する。従って、量子化器１１０とＤＡＣ１３０とをつなぐ補正信号生成部１２０において、伝達関数を最適にするような数値の対応関係を保持することにより、誤差を最小限に抑えることが可能となる。
【００５１】
また、予め計算した補償値がＬＵＴ１２１に格納されているので、毎回演算することなく出力信号を得ることが可能となり、かつ小規模な回路で実現できる。
【００５２】
以上、本実施形態によると、エクセスループディレイの補正信号生成処理による追加の遅延量を最小限にして、高速・広帯域の信号に対しても出力信号の精度を保つことができる。
【００５３】
また、ＬＵＴ１２１は、ＳＲＡＭにより構成できるので、情報を書き換えることが可能である。従って、遅延量の変動に対応してＬＵＴ１２１の内容を必要に応じて変更すれば、出力信号の精度を保つことが可能となる。
【００５４】
（第２の実施形態）
次に、本発明の実施形態２について図面を参照して説明する。
【００５５】
図５は、本発明の実施形態２に係るデルタシグマ変調器２０００の構成を示すブロック図である。
【００５６】
本発明の実施形態２においては、本発明の実施形態１と同じ構成要素には同じ参照符を付してその説明を省略する。
【００５７】
図５に示すように、本実施形態２に係るデルタシグマ変調器２０００は、本発明の実施形態１に係るデルタシグマ変調器１０００において、補正信号生成部１２０におけるＬＵＴ制御信号Ｓ１５００が２次の再帰型フィルタ回路１５８で生成される構成が異なる。
【００５８】
前記補正信号生成部１５０は、ＬＵＴ１５１、２個の減算器１５２、１５３、２個の遅延素子１５６、１５７、２個の可変ゲイン１５４、１５５を備えている。
【００５９】
第１の遅延素子１５７は、第２の減算器１５３からのＬＵＴ制御信号Ｓ１５００を遅延させて出力する。第１の可変ゲイン１５５は前記第１の遅延素子１５７から出力された信号に所定ゲインを与えて出力する。また、第２の遅延素子１５６は前記第１の遅延素子１５７から出力された信号を遅延させて出力する。第２の可変ゲイン１５４は、前記第２の遅延素子１５６から出力された信号に所定ゲインを与えて出力する。第１の減算器１５２は、量子化器１１０から出力されたデジタル信号Ｓ１１０１と第２の可変ゲイン１５４の出力信号との差分を減算して出力する。第２の減算器１５３は、前記第１の減算器１５２の出力信号から第１の可変ゲイン１５５の出力を減算してＬＵＴ制御信号Ｓ１５００としてＬＵＴ１５１と前記第１の遅延素子１５７とに出力する。
【００６０】
前記ＬＵＴ１５１は、図示しないが、前記第１の実施形態と同様に、量子化器１１０から出力されたデジタル信号Ｓ１１０１と、第２の減算器１５３から出力されたＬＵＴ制御信号Ｓ１５００とに対応した出力デジタル信号を予め記憶しており、この両信号に対応した出力デジタル信号を出力する。この出力デジタル信号は、ＬＵＴ１５１への入力デジタル信号をＸ、ＬＵＴ１５１からの出力デジタル信号をＹとし、第２の可変ゲイン１５４のゲインをａ、第１の可変ゲイン１５５のゲインをｂ、ＬＵＴ１２１のゲインをｋとすると、下記式７の伝達関数を実現するような対応関係の信号である。
【００６１】
【数７】
2010058492.tif 000009
【００６２】
この伝達関数はデルタシグマ変調器の帰還経路の伝達関数として追加される。
【００６３】
このように、本実施形態では、補正信号生成部１５０におけるＬＵＴ制御信号Ｓ１５００が２次の再帰型フィルタ回路１５８で生成されるので、１次の再帰型フィルタ回路と比べて、量子化誤差をより一層に少なくできる。
【００６４】
（第３の実施形態）
次に、本発明の実施形態３について図面を参照して説明する。
【００６５】
図６は、本発明の実施形態３に係るデルタシグマ変調器３０００の構成を示すブロック図である。
【００６６】
図６に示すように、本発明の実施形態３に係るデルタシグマ変調器３０００は、前記実施形態１に係るデルタシグマ変調器１０００において、補正信号生成部におけるＤＥＭアドレス生成部１６５が追加された構成が異なる。
【００６７】
ここで、ＤＡＣ１３０にＤＥＭ機構を備えた場合のＤＥＭ動作について説明する。多ビットのＤＡＣにおいて、素子ばらつきがある場合、出力信号が歪み、結果としてＳＮＲが低下する。このような場合にＤＡＣのばらつきを補償する手法としてＤＥＭ機構が一般的に用いられる。ここでは、代表的なＤＥＭアルゴリズムであるＤＷＡ方式について説明すると、このＤＷＡ方式は、ＤＡＣ１３０を構成する複数個のＤＡＣ素子を順番に選択することにより、各素子の使用回数を平均化する方法である。例えば、ＤＥＭ制御信号が３ビットの場合を例に挙げて説明すると、図８に示すように７個のＤＡＣ素子が円形に配置されている場合に、最初にＤＡＣへの制御信号が４だとすると、ＤＡＣ１、２、３、４が選択され、次に、制御信号が５だとすると、ＤＡＣ５、６、７、１、２が選択される。このように、全てのＤＡＣ素子を順番に選択して、使用するＤＡＣ素子を平均化するのである。
【００６８】
図６では、補正信号生成部１６０は、ＬＵＴ１６１、減算器１６２、可変ゲイン１６３、遅延素子１６４、及びＤＥＭアドレス生成部１６５を備えている。前記減算器１６２、可変ゲイン１６３及び遅延素子１６４は、前記第１の実施形態と同様に１次の再帰型フィルタ回路（デジタルフィルタ）１６６を構成する。前記ＤＥＭアドレス生成部１６５は、減算器１６２からのＬＵＴ制御信号（第１のテーブル制御信号）Ｓ１６００を受けて、このＬＵＴ制御信号に応じてＤＥＭアドレス制御信号Ｓ１６０１を出力する。
【００６９】
前記ＬＵＴ１６１は、量子化器１１０から出力されたデジタル信号（第１のデジタル信号）Ｓ１１０１と、前記減算器１６２から出力されたＬＵＴ制御信号（第１のテーブル制御信号）Ｓ１６００と、前記ＤＥＭアドレス生成部１６５からのＤＥＭアドレス制御信号（ＤＡＣ選択信号）Ｓ１６０１とを入力する。このＬＵＴ１６１は、図７に示すように、量子化器１１０からデジタル入力信号と、前記減算器１２２からのＬＵＴ制御信号Ｓ１６００と、前記ＤＥＭアドレス生成部１６５からのＤＥＭアドレス制御信号（ＤＡＣ選択信号）Ｓ１６０１とに対応した出力デジタル信号（第２のデジタル信号）が予め保持される。この出力デジタル信号は、ＬＵＴ１６１への入力デジタル信号をＸ、ＬＵＴ１６１からの出力デジタル信号をＹとし、可変ゲイン１６３のゲインをａ、ＬＵＴ１６１のゲインをｋとして、前記式６の伝達関数を実現するような対応関係の信号である。
【００７０】
次に、本実施形態３に係るデルタシグマ変調器３０００の動作について説明する。
【００７１】
本実施形態３では、ＬＵＴ１６１から出力されるデジタル出力信号によって駆動されるＤＡＣ１３０の個数それ自体は変化せず、フィードバックされるトータルの電流値は同じである。しかし、駆動されるＤＡＣ１３０の位置は異なる。このため、補正信号生成部１６０は前記式２に示したものと同一の伝達関数を実現する。
【００７２】
従って、本実施形態によれば、ＤＡＣ１３０にＤＥＭ機構を追加した構成においても、エクセスループディレイの補正信号生成処理による追加の遅延量を最小限にし、高速・広帯域の信号に対しても出力信号の精度を保つことができる。
【００７３】
（第４の実施形態）
次に、本発明の実施形態４について図面を参照して説明する。
【００７４】
図９は、本発明の実施形態４に係る無線受信装置の構成を示す。
【００７５】
図９に示すように、本実施形態４に係る無線受信装置４０００は、上述した実施形態１〜３の何れかに係るデルタシグマ変調器２０５と、低雑音増幅器（ＬＮＡ）２０２、ミキサ２０３、自動利得制御回路（ＡＧＣ）２０４、デジタルベースバンド処理部２０６を有する受信部２０１と、アンテナ２００とを備えている。
【００７６】
以上の構成とすることにより、広帯域の信号に対して精度を保った無線受信装置を実現することが可能となる。
【００７７】
（第５の実施形態）
次に、本発明の実施形態５について、図面を参照して説明する。
【００７８】
図１０は、本発明の実施形態５に係る無線通信装置５０００の構成を示す。
【００７９】
図１０に示すように、本実施形態５に係る無線通信装置は、上述した実施形態１〜３の何れかに係るデルタシグマ変調器２０５と、低雑音増幅器（ＬＮＡ）２０２、ミキサ２０３、自動利得制御回路（ＡＧＣ）２０４、デジタルベースバンド処理部２０６を有する受信部２０１と、送信信号に対して変調処理を含む所定の送信処理を施す送信部２０７と、送信信号と受信信号との切り替えを行う送受切替部２０８と、アンテナ２００とを備えている。
【００８０】
以上の構成とすることにより、広帯域の信号に対して精度を保った無線通信装置を実現することが可能となる。従って、例えば携帯電話に適用すれば、高品質な送受話をすることが可能となる。
【００８１】
以上、各種の実施形態について説明したが、本発明は、既述した実施形態１、２、３の構成に限定されない。例えば、補正信号生成部１２０の可変ゲイン１２３については、固定ゲインとしても良い。また、補正信号生成部１５０のＬＵＴ制御信号Ｓ１５００は任意の次数の再帰フィルタ処理で生成しても良い。更に、ＤＥＭアドレス生成部１６５は、１次再帰型フィルタ回路１６６に代えて、２次再帰型フィルタ回路と共に備えても良い。
【産業上の利用可能性】
【００８２】
以上説明したように、本発明は、フィードバック経路での信号の遅延量を小さくして、結果としてエクセスループディレイに起因するデルタシグマ変調器の安定性を向上できるので、高速・広帯域の信号に対して出力信号の精度を保つことができ、データ変換回路、無線通信装置、音声機器、映像機器等の電子機器に有用である。
【符号の説明】
【００８３】
１００                        アナログフィルタ部
１０２、５０２、６０２        ループフィルタ（アナログフィルタ）
１０１、１２２、１５２、
１５３、５０１、６０１       減算器
１１０、５０３               量子化器
１２０、１５０、１６０       補正信号生成部
１２１、１５１、１６１       ＬＵＴ（テーブル）
１２３、１５４、
１５５、１６３       可変ゲイン
１２４、１５６、
１５７、１６４       遅延素子
１２５、１６６              １次の再帰型フィルタ（デジタルフィルタ）
１５８                      ２次の再帰型フィルタ（デジタルフィルタ）
１３０、５０４、６０５       デジタルアナログ変換器（ＤＡＣ）
１６５                       ＤＥＭアドレス生成部
ｋ                           係数（調整手段）
２００                       アンテナ
２０１                       受信部
２０７                       送信部
２０８                       送受切替部
５０００                     無線通信装置
【図１】
2010058492.tif 000010
【図２】
2010058492.tif 000011
【図３】
2010058492.tif 000012
【図４】
2010058492.tif 000013
【図５】
2010058492.tif 000014
【図６】
2010058492.tif 000015
【図７】
2010058492.tif 000016
【図８】
2010058492.tif 000017
【図９】
2010058492.tif 000018
【図１０】
2010058492.tif 000019
【図１１】
2010058492.tif 000020
【図１２】
2010058492.tif 000021
【手続補正書】
【提出日】平成23年2月4日(2011.2.4)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デルタシグマ変調器及びこれを用いた無線通信装置に関する。
【背景技術】
【０００２】
一般に、アナログデジタル変換器（Analog-to-Digital Converter；ＡＤＣ）において利用されているデルタシグマ変調器は、例えば非特許文献１に記載されるように、ノイズシェーピング技術とオーバーサンプリング技術により、ナイキストアナログデジタル変換器と比較して、高精度かつ低電力を実現できる方法として知られている。
【０００３】
そして、高速・広帯域のデルタシグマ変調器に適した技術として、非特許文献１及び２に記載される連続時間型デルタシグマ変調器が知られている。
【０００４】
この基本的な連続時間型デルタシグマ変調器の一例について説明する。図１１は、連続時間型デルタシグマ変調器の概略構成を示すブロック図である。
【０００５】
図１１に示す連続時間型デルタシグマ変調器は、任意の周波数特性を持つループフィルタ５０２と、ループフィルタ５０２の出力信号を量子化し、デジタル出力信号として出力する量子化器５０３と、量子化器５０３の出力信号をアナログ値に変換しフィードバックするデジタルアナログ変換器（Digital-to-Analog Converer；ＤＡＣ）５０４と、ＤＡＣ５０４から出力されたアナログ値とアナログ入力信号との差を演算する減算器５０１とを備え、この減算器５０１の出力が前記ループフィルタ５０２に入力される。
【０００６】
図１２は、前記連続時間型デルタシグマ変調器の線形モデルを示すブロック図である。同図では、ループフィルタ６０２の伝達関数をＨ（ｓ）、図１１の量子化器５０３を量子化ノイズＥの加算器６０３と置き、ＤＡＣ６０５のステップ応答を伝達関数で表現してＤＡＣ（ｓ）とおくと、アナログ入力信号Ｘ及びデジタル出力信号Ｙとの関係を表す伝達関数は下記式１のように表現できる。一般に、量子化ノイズＥにかかる項はノイズ伝達関数（Noise Transfer Function；ＮＴＦ）、アナログ入力信号Ｘにかかる項は信号伝達関数（Signal Transfer Function；ＳＴＦ）と呼ばれる。
【０００７】
【数１】
2010058492.tif 000022
【０００８】
ここで、高速な信号を取り扱った場合に、量子化器内部の出力遅延及びＤＡＣのスイッチング時間に起因する遅延のため、量子化器の出力からループフィルタまでのフィードバック経路の信号に遅延が生じる。このため、前記ノイズ伝達関数ＮＴＦ及び信号伝達関数ＳＴＦが変化する。
【０００９】
このように帰還経路の伝達関数が変化することは、すなわち、ループフィルタ５０２を構成するアナログ積分器で積分される電荷量に誤差が生じることを意味する。結果として、安定性に著しく影響を与え、出力信号の精度低下や発振などの問題が生じる。この遅延は一般にエクセスループディレイと呼ばれている。
【００１０】
このエクセスループディレイに起因する安定性の低下及び出力信号の精度低下に対処する方法として、従来、特許文献２及び３並びに非特許文献３及び４に、軽減する方法の一例が記載されている。これらの文献では、量子化器の出力信号をデジタル−アナログ変換した信号を、前記量子化器の入力部へフィードバックして、ループフィルタ（アナログフィルタ部）の出力信号との差を量子化器の入力信号とすることにより、遅延によって安定性が低下した伝達関数を安定な伝達関数に変換している。
【００１１】
しかしながら、従来の前記特許文献２及び３並びに非特許文献３及び４に記載の方法では、量子化器の入力部へフィードバックするためのデジタルアナログ変換器が追加で必要となる。このフィードバック信号を量子化器の入力部でセトリングさせるためには、ゲイン帯域幅の高いオペアンプを必要とし、消費電力及びコストが増加してしまうという課題がある。
【００１２】
また、量子化器の入力部でアナログフィルタ部の出力信号との差を減算するために、量子化器への入力振幅が小さくなる。そのため、量子化器の入力レンジが狭くなり、量子化器オフセット及び製造ばらつきによる影響を受け易く、精度低下の問題が生じる。
【００１３】
これに対処して、従来、特許文献１には、エクセスループディレイに対処し、かつ追加のＤＡＣを必要としない方法の一例が記載されている。この方法は、具体的には、量子化器の出力信号をデジタル変調ループ回路を通過させた後、デジタルアナログ変換器を通してアナログフィルタ部の一部へとフィードバックする技術である。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】米国特許出願公開２００５／００６８２１３号公報
【特許文献２】特許第３３６２７１８号明細書
【特許文献３】米国特許第６４１４６１５号明細書
【非特許文献】
【００１５】
【非特許文献１】Steven R. Norsworthy, Richard Schereier and Gabor C.Temes, "Delta-Sigma Data Converters Theory, Design and Simulation," IEEE press 1997.
【非特許文献２】H. Inose, Y. Yasuda, “A unity bit Coding Method by Negative Feedback," Proceedings of the IEEE, Nov. 1963.
【非特許文献３】W. Gao, O. Shoaei and W.M. Snelgrove, "Excess Loop Delay Effects in Continuous-Time Delta-Sigma Modulators and the Compensation Solution," in Proc. IEEE ISCAS, vol. 1, pp. 65-68, 1997.
【非特許文献４】P. Benabes, M. Keramat and R. Kielbasa, “A Methodology for designing Continuous-time Sigma-Delta Modulators," in Proc. European Design and Test Conf., pp. 46-50, 1997.
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかしながら、前記特許文献１に記載の方法は、下記に示すような課題が存在する。すなわち、
１．デジタル変調ループ自身の遅延のため、安定性が低下し、異常発振し易いという問題点がある。また、特許文献１に記載の構成では、量子化器の出力はデジタル変調ループによって演算処理され、その演算処理された出力は直接ＤＡＣへ入力される構成となっている。このような構成では、例えば複数個のＤＡＣ部分においてダイナミックエレメントマッチング（ＤＥＭ）などの製造ばらつきの影響を低減する手法を追加した場合には、エクセスループディレイが増大してしまい、結果として精度及び安定性を低下させてしまう。
【００１７】
２．デジタル変調ループの構成が明らかでなく、特許文献１に記載の構成で任意のフィードバックゲインを実現しようとした場合に、演算処理が複雑になり、大規模な演算回路が必要となって、現実的ではない。そのため、数値を丸め、又は小数点以下を打ち切る方法が考えられるが、本来のゲインと異なるため、その際に生じる量子化誤差によって精度及び安定性の低下を招く。
【００１８】
本発明は、前記の問題点に鑑みて、その目的は、高速・広帯域の信号に対して遅延の影響を軽減し、出力信号の精度を向上させるデルタシグマ変調器及びこれを用いた無線通信装置を提供することにある。
【課題を解決するための手段】
【００１９】
前記の目的を達成するため、本発明では、追加のＤＡＣを必要としないデルタシグマ変調器として、ループフィルタの伝達関数が遅延してもこの遅延を補償して元の伝達関数に一致させる再帰型フィルタなどのデジタルフィルタを追加し、このデジタルフィルタの出力と量子化器のデジタル出力とに応じた遅延のない適切な出力デジタル信号を予めテーブルに記憶しておく構成を採用する。これにより、デジタル変調ループでの遅延量を小さくして、エクセスループディレイに起因するデルタシグマ変調器の安定性を向上させることとする。
【００２０】
すなわち、請求項１記載の発明のデルタシグマ変調器は、アナログフィルタと、前記アナログフィルタの出力をデジタル信号に変換し、第１のデジタル信号として出力する量子化器と、前記量子化器からの第１のデジタル信号を所定のデジタル処理し、この処理結果を第１のテーブル制御信号として出力するデジタルフィルタと、前記デジタルフィルタからの第１のテーブル制御信号に基づいてＤＡＣ選択信号を生成するＤＥＭアドレス生成部と、前記量子化器からの第１のデジタル信号及び前記デジタルフィルタからの第１のテーブル制御信号並びに前記ＤＥＭアドレス生成部のＤＡＣ選択信号に対応した第２のデジタル信号を予め記憶しているテーブルと、前記テーブルからの前記第２のデジタル信号をアナログ帰還信号として変換するデジタルアナログ変換器と、入力アナログ信号と前記デジタルアナログ変換器の出力信号との差を減算し、この減算結果の信号を前記アナログフィルタに出力する減算器とを備えることを特徴とする。
【００２１】
請求項２記載の発明は、前記請求項１記載のデルタシグマ変調器において、前記テーブルは、このテーブルの出力ゲインを調整する調整手段を備えることを特徴とする。
【００２２】
請求項３記載の発明は、前記請求項１記載のデルタシグマ変調器において、前記デジタルフィルタは、任意の次数の再帰型フィルタ回路であることを特徴とする。
【００２３】
請求項４載の発明の無線通信装置は、前記請求項１〜３の何れか１項に記載のデルタシグマ変調器を有する受信部と、送信信号を変調する送信部と、アンテナと、前記送信部から前記アンテナへの送信信号の供給と前記アンテナから前記受信部への受信信号の供給とを切り替える送受切替部とを備えることを特徴とする。
【００２４】
以上により、本発明のデルタシグマ変調器では、量子化器からのデジタル信号と、任意の次数の再帰型フィルタ回路などのデジタルフィルタによって量子化器からのデジタル信号をデジタル処理した結果のテーブル制御信号との両者に応じて、エクセスループディレイが生じた場合にもアナログフィルタの伝達関数が変化しないような補償値（第２のデジタル信号）が、予め、テーブルに記憶されている。従って、フィードバック経路での信号の遅延量を小さくすることができ、結果としてエクセスループディレイに起因するデルタシグマ変調器の安定性が向上し、また、出力信号の精度低下を回避することが可能となる。更に、テーブルには予め補償値が記憶されているので、適切な補償値を毎回演算することなく出力でき、小規模な回路を実現できる。
【００２５】
特に、本発明では、ＤＥＭ回路を適用した場合においても、フィードバック経路での信号の遅延量を小さくすることができ、エクセスループディレイに起因するデルタシグマ変調器の安定性を向上させることが可能となる。
【００２６】
また、本発明では、高速・広帯域の信号についても、受信信号の品質を保ったまま無線通信装置を実現することが可能となる。
【発明の効果】
【００２７】
以上説明したように、請求項１〜４記載の発明によれば、フィードバック経路での信号の遅延量を小さくすることができ、結果としてエクセスループディレイに起因するデルタシグマ変調器の安定性を向上できると共に、出力信号の精度低下を回避することができる効果を奏する。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施形態１に係るデルタシグマ変調器の構成を示すブロック図である。
【図２】同デルタシグマ変調器に備えるＬＵＴの具体例を示す図である。
【図３】量子化器、補正信号生成部及びＤＡＣの接続関係を示す図である。
【図４】量子化器、補正信号生成部及びＤＡＣの具体例を示す図である。
【図５】本発明の実施形態２に係るデルタシグマ変調器の構成を示すブロック図である。
【図６】本発明の実施形態３に係るデルタシグマ変調器の構成を示すブロック図である。
【図７】同デルタシグマ変調器に備えるＬＵＴの具体例を示す図である。
【図８】ＤＥＭの動作モデルの説明図である。
【図９】本発明の実施形態４に係る無線受信装置の構成を示すブロック図である。
【図１０】本発明の実施形態５に係る無線通信装置の構成を示すブロック図である。
【図１１】従来のデルタシグマ変調器の構成を示すブロック図である。
【図１２】従来のデルタシグマ変調器の伝達関数を示す線形モデルを示す図である。
【発明を実施するための形態】
【００２９】
以下、本発明の実施形態を図面に基づいて説明する。
【００３０】
（第１の実施形態）
図１は、本発明の実施形態１に係るデルタシグマ変調器の構成を示すブロック図である。
【００３１】
図１に示すように、デルタシグマ変調器は、特定の周波数を通過させるアナログフィルタ部１００、アナログ信号をデジタル信号に量子化する量子化器１１０、量子化器１１０からのデジタル信号Ｓ１１０１に応じて補正したデジタル出力信号を生成する補正信号生成部１２０、補正信号生成部１２０から出力されたデジタル出力信号をアナログ帰還信号として受け取ってデジタル−アナログ変換してアナログ信号Ｓ１３００をアナログフィルタ部１００へ出力する任意ビットのＤＡＣ（デジタルアナログ変換器）１３０から構成される。
【００３２】
前記アナログフィルタ部１００は、アナログ入力信号からＤＡＣ１３０からのフィードバック信号Ｓ１３００を減算して出力する減算器１０１と、ループフィルタ（アナログフィルタ）１０２とを備えている。
【００３３】
更に、補正信号生成部１２０は、ＬＵＴ（テーブル）１２１、減算器１２２、可変ゲイン１２３、遅延素子１２４を備えている。前記減算器１２２、可変ゲイン１２３及び遅延素子１２４は、１次の再帰型フィルタ回路（デジタルフィルタ）１２５を構成し、前記減算器１２２は、前記量子化器１１０から出力されたデジタル信号Ｓ１１０１から可変ゲイン１２３の出力信号を減算し、その減算結果を前記ＬＵＴ２１へのＬＵＴ制御信号（テーブル制御信号）Ｓ１２００として出力する。また、前記遅延素子１２４は、前記減算器１２２からのＬＵＴ制御信号Ｓ１２００を遅延させて出力し、前記可変ゲイン１２３は前記遅延素子１２４から出力された信号に所定ゲインを与えて出力する。この可変ゲイン１２３の所定ゲインは、外部のマイコン（ＣＰＵ）６０００により制御される。
【００３４】
ここで、１次の再帰型フィルタ回路１２５を用いた補正の原理について説明する。先ず、初めに、エクセスループディレイが生じた場合に伝達関数が変化しないよう、遅延を予め考慮したループフィルタを作成する。
【００３５】
手順は次の通りである。先ず、ループフィルタ１０２の伝達関数Ｈ（ｚ）を１クロックサイクル遅延させた場合の伝達関数はＨ（ｚ）・ｚ−１となる。
【００３６】
次に、１クロックサイクル遅延させても元の伝達関数と同じ伝達関数になるように、元の伝達関数Ｈ（ｚ）を、下記式２に示す関係を満たすように変更し、Ｈ（ｚ）’とする。
【００３７】
【数２】
2010058492.tif 000023
【００３８】
ここで作成されたループフィルタＨ（ｚ）’は、遅延ｚ−１が生じた場合においても、補正係数αを加えることにより、元の伝達関数Ｈ（ｚ）とほぼ同じ伝達関数を実現できる。これらの伝達関数の具体例を３次のループフィルタで示す。
【００３９】
３次のループフィルタの伝達関数を下記式３とすると、前記式２を満たす伝達関数Ｈ（ｚ）’は、下記式４で示される。
【００４０】
【数３】
2010058492.tif 000024
【００４１】
【数４】
2010058492.tif 000025
【００４２】
実際の回路でこれらの伝達関数を実現するには、フィードバックパスにαのゲインを持つパスを追加すれば良い。この部分の伝達関数は、１次のフィルタを例示すると、下記式５のようになる。これは１次の再帰型フィルタの伝達関数である。
【００４３】
【数５】
2010058492.tif 000026
【００４４】
図１に戻って、前記ＬＵＴ１２１は、量子化器１１０から出力されたデジタル信号（第１のデジタル信号）Ｓ１１０１と、前記減算器１２２から出力されたＬＵＴ制御信号Ｓ１２００とを入力する。このＬＵＴ１２１は、図２に示すように、量子化器１１０からデジタル入力信号と、前記減算器１２２からのＬＵＴ制御信号Ｓ１２００とに対応した出力デジタル信号が予め保持される。この出力デジタル信号は、ＬＵＴ１２１への入力デジタル信号をＸ、ＬＵＴ１２１からの出力信号をＹとし、可変ゲイン１２３のゲインをａ、ＬＵＴ１２１のゲインをｋとすると、下記式６の伝達関数を実現するような対応関係の信号である。
【００４５】
【数６】
2010058492.tif 000027
【００４６】
この式６で表現される伝達関数が、デルタシグマ変調器の帰還経路の伝達関数として追加される。そして、ＬＵＴ１２１からの出力デジタル信号Ｙが補正デジタル信号（第２のデジタル信号）であって、デルタシグマ変調器１０００のデジタル出力信号となる。
【００４７】
次に、本実施形態１に係るデルタシグマ変調器１０００の動作について説明する。
【００４８】
上述したように、量子化器１１０から出力されたデジタル信号Ｓ１１０１に基づいて補正信号生成部１２０が生成したデジタル出力信号が帰還部のＤＡＣ１３０に入力される。このとき、ＬＵＴ制御信号１２００は、量子化器１１０から出力された信号に対して、いわゆる１次の再帰型フィルタ処理されたデジタル信号として出力される。
【００４９】
加えて、ＬＵＴ１２１は、量子化器１１０の出力信号Ｓ１１０１のゲインを調整するために、任意のビット幅を選択して出力するようなデータ（調整手段）が記憶されている。このデータは、前記式６における係数ｋである。例えば、ＬＵＴ１２１を含む補正信号生成部１２０、量子化器１１０、ＤＡＣ１３０を含め、全体として前記式６の伝達関数を実現するような構成をとる場合には、図３及び図４に示すように、量子化器１１０の分解能をＮビット、ＤＡＣの分解能をＭビットとすると、補正信号生成部１２０のＬＵＴ１２１では、係数ｋ＝Ｍ／Ｎを選択する。このＬＵＴ１２１を用いて、補正信号生成部１２０はエクセスループディレイの補正に対応する伝達関数を決定する。従って、量子化器１１０とＤＡＣ１３０とをつなぐ補正信号生成部１２０において、伝達関数を最適にするような数値の対応関係を保持することにより、誤差を最小限に抑えることが可能となる。
【００５０】
また、予め計算した補償値がＬＵＴ１２１に格納されているので、毎回演算することなく出力信号を得ることが可能となり、かつ小規模な回路で実現できる。
【００５１】
以上、本実施形態によると、エクセスループディレイの補正信号生成処理による追加の遅延量を最小限にして、高速・広帯域の信号に対しても出力信号の精度を保つことができる。
【００５２】
また、ＬＵＴ１２１は、ＳＲＡＭにより構成できるので、情報を書き換えることが可能である。従って、遅延量の変動に対応してＬＵＴ１２１の内容を必要に応じて変更すれば、出力信号の精度を保つことが可能となる。
【００５３】
（第２の実施形態）
次に、本発明の実施形態２について図面を参照して説明する。
【００５４】
図５は、本発明の実施形態２に係るデルタシグマ変調器２０００の構成を示すブロック図である。
【００５５】
本発明の実施形態２においては、本発明の実施形態１と同じ構成要素には同じ参照符を付してその説明を省略する。
【００５６】
図５に示すように、本実施形態２に係るデルタシグマ変調器２０００は、本発明の実施形態１に係るデルタシグマ変調器１０００において、補正信号生成部１２０におけるＬＵＴ制御信号Ｓ１５００が２次の再帰型フィルタ回路１５８で生成される構成が異なる。
【００５７】
前記補正信号生成部１５０は、ＬＵＴ１５１、２個の減算器１５２、１５３、２個の遅延素子１５６、１５７、２個の可変ゲイン１５４、１５５を備えている。
【００５８】
第１の遅延素子１５７は、第２の減算器１５３からのＬＵＴ制御信号Ｓ１５００を遅延させて出力する。第１の可変ゲイン１５５は前記第１の遅延素子１５７から出力された信号に所定ゲインを与えて出力する。また、第２の遅延素子１５６は前記第１の遅延素子１５７から出力された信号を遅延させて出力する。第２の可変ゲイン１５４は、前記第２の遅延素子１５６から出力された信号に所定ゲインを与えて出力する。第１の減算器１５２は、量子化器１１０から出力されたデジタル信号Ｓ１１０１と第２の可変ゲイン１５４の出力信号との差分を減算して出力する。第２の減算器１５３は、前記第１の減算器１５２の出力信号から第１の可変ゲイン１５５の出力を減算してＬＵＴ制御信号Ｓ１５００としてＬＵＴ１５１と前記第１の遅延素子１５７とに出力する。
【００５９】
前記ＬＵＴ１５１は、図示しないが、前記第１の実施形態と同様に、量子化器１１０から出力されたデジタル信号Ｓ１１０１と、第２の減算器１５３から出力されたＬＵＴ制御信号Ｓ１５００とに対応した出力デジタル信号を予め記憶しており、この両信号に対応した出力デジタル信号を出力する。この出力デジタル信号は、ＬＵＴ１５１への入力デジタル信号をＸ、ＬＵＴ１５１からの出力デジタル信号をＹとし、第２の可変ゲイン１５４のゲインをａ、第１の可変ゲイン１５５のゲインをｂ、ＬＵＴ１２１のゲインをｋとすると、下記式７の伝達関数を実現するような対応関係の信号である。
【００６０】
【数７】
2010058492.tif 000028
【００６１】
この伝達関数はデルタシグマ変調器の帰還経路の伝達関数として追加される。
【００６２】
このように、本実施形態では、補正信号生成部１５０におけるＬＵＴ制御信号Ｓ１５００が２次の再帰型フィルタ回路１５８で生成されるので、１次の再帰型フィルタ回路と比べて、量子化誤差をより一層に少なくできる。
【００６３】
（第３の実施形態）
次に、本発明の実施形態３について図面を参照して説明する。
【００６４】
図６は、本発明の実施形態３に係るデルタシグマ変調器３０００の構成を示すブロック図である。
【００６５】
図６に示すように、本発明の実施形態３に係るデルタシグマ変調器３０００は、前記実施形態１に係るデルタシグマ変調器１０００において、補正信号生成部におけるＤＥＭアドレス生成部１６５が追加された構成が異なる。
【００６６】
ここで、ＤＡＣ１３０にＤＥＭ機構を備えた場合のＤＥＭ動作について説明する。多ビットのＤＡＣにおいて、素子ばらつきがある場合、出力信号が歪み、結果としてＳＮＲが低下する。このような場合にＤＡＣのばらつきを補償する手法としてＤＥＭ機構が一般的に用いられる。ここでは、代表的なＤＥＭアルゴリズムであるＤＷＡ方式について説明すると、このＤＷＡ方式は、ＤＡＣ１３０を構成する複数個のＤＡＣ素子を順番に選択することにより、各素子の使用回数を平均化する方法である。例えば、ＤＥＭ制御信号が３ビットの場合を例に挙げて説明すると、図８に示すように７個のＤＡＣ素子が円形に配置されている場合に、最初にＤＡＣへの制御信号が４だとすると、ＤＡＣ１、２、３、４が選択され、次に、制御信号が５だとすると、ＤＡＣ５、６、７、１、２が選択される。このように、全てのＤＡＣ素子を順番に選択して、使用するＤＡＣ素子を平均化するのである。
【００６７】
図６では、補正信号生成部１６０は、ＬＵＴ１６１、減算器１６２、可変ゲイン１６３、遅延素子１６４、及びＤＥＭアドレス生成部１６５を備えている。前記減算器１６２、可変ゲイン１６３及び遅延素子１６４は、前記第１の実施形態と同様に１次の再帰型フィルタ回路（デジタルフィルタ）１６６を構成する。前記ＤＥＭアドレス生成部１６５は、減算器１６２からのＬＵＴ制御信号（第１のテーブル制御信号）Ｓ１６００を受けて、このＬＵＴ制御信号に応じてＤＥＭアドレス制御信号Ｓ１６０１を出力する。
【００６８】
前記ＬＵＴ１６１は、量子化器１１０から出力されたデジタル信号（第１のデジタル信号）Ｓ１１０１と、前記減算器１６２から出力されたＬＵＴ制御信号（第１のテーブル制御信号）Ｓ１６００と、前記ＤＥＭアドレス生成部１６５からのＤＥＭアドレス制御信号（ＤＡＣ選択信号）Ｓ１６０１とを入力する。このＬＵＴ１６１は、図７に示すように、量子化器１１０からデジタル入力信号と、前記減算器１２２からのＬＵＴ制御信号Ｓ１６００と、前記ＤＥＭアドレス生成部１６５からのＤＥＭアドレス制御信号（ＤＡＣ選択信号）Ｓ１６０１とに対応した出力デジタル信号（第２のデジタル信号）が予め保持される。この出力デジタル信号は、ＬＵＴ１６１への入力デジタル信号をＸ、ＬＵＴ１６１からの出力デジタル信号をＹとし、可変ゲイン１６３のゲインをａ、ＬＵＴ１６１のゲインをｋとして、前記式６の伝達関数を実現するような対応関係の信号である。
【００６９】
次に、本実施形態３に係るデルタシグマ変調器３０００の動作について説明する。
【００７０】
本実施形態３では、ＬＵＴ１６１から出力されるデジタル出力信号によって駆動されるＤＡＣ１３０の個数それ自体は変化せず、フィードバックされるトータルの電流値は同じである。しかし、駆動されるＤＡＣ１３０の位置は異なる。このため、補正信号生成部１６０は前記式２に示したものと同一の伝達関数を実現する。
【００７１】
従って、本実施形態によれば、ＤＡＣ１３０にＤＥＭ機構を追加した構成においても、エクセスループディレイの補正信号生成処理による追加の遅延量を最小限にし、高速・広帯域の信号に対しても出力信号の精度を保つことができる。
【００７２】
（第４の実施形態）
次に、本発明の実施形態４について図面を参照して説明する。
【００７３】
図９は、本発明の実施形態４に係る無線受信装置の構成を示す。
【００７４】
図９に示すように、本実施形態４に係る無線受信装置４０００は、上述した実施形態１〜３の何れかに係るデルタシグマ変調器２０５と、低雑音増幅器（ＬＮＡ）２０２、ミキサ２０３、自動利得制御回路（ＡＧＣ）２０４、デジタルベースバンド処理部２０６を有する受信部２０１と、アンテナ２００とを備えている。
【００７５】
以上の構成とすることにより、広帯域の信号に対して精度を保った無線受信装置を実現することが可能となる。
【００７６】
（第５の実施形態）
次に、本発明の実施形態５について、図面を参照して説明する。
【００７７】
図１０は、本発明の実施形態５に係る無線通信装置５０００の構成を示す。
【００７８】
図１０に示すように、本実施形態５に係る無線通信装置は、上述した実施形態１〜３の何れかに係るデルタシグマ変調器２０５と、低雑音増幅器（ＬＮＡ）２０２、ミキサ２０３、自動利得制御回路（ＡＧＣ）２０４、デジタルベースバンド処理部２０６を有する受信部２０１と、送信信号に対して変調処理を含む所定の送信処理を施す送信部２０７と、送信信号と受信信号との切り替えを行う送受切替部２０８と、アンテナ２００とを備えている。
【００７９】
以上の構成とすることにより、広帯域の信号に対して精度を保った無線通信装置を実現することが可能となる。従って、例えば携帯電話に適用すれば、高品質な送受話をすることが可能となる。
【００８０】
以上、各種の実施形態について説明したが、本発明は、既述した実施形態１、２、３の構成に限定されない。例えば、補正信号生成部１２０の可変ゲイン１２３については、固定ゲインとしても良い。また、補正信号生成部１５０のＬＵＴ制御信号Ｓ１５００は任意の次数の再帰フィルタ処理で生成しても良い。更に、ＤＥＭアドレス生成部１６５は、１次再帰型フィルタ回路１６６に代えて、２次再帰型フィルタ回路と共に備えても良い。
【産業上の利用可能性】
【００８１】
以上説明したように、本発明は、フィードバック経路での信号の遅延量を小さくして、結果としてエクセスループディレイに起因するデルタシグマ変調器の安定性を向上できるので、高速・広帯域の信号に対して出力信号の精度を保つことができ、データ変換回路、無線通信装置、音声機器、映像機器等の電子機器に有用である。
【符号の説明】
【００８２】
１００                        アナログフィルタ部
１０２、５０２、６０２        ループフィルタ（アナログフィルタ）
１０１、１２２、１５２、
１５３、５０１、６０１       減算器
１１０、５０３               量子化器
１２０、１５０、１６０       補正信号生成部
１２１、１５１、１６１       ＬＵＴ（テーブル）
１２３、１５４、
１５５、１６３       可変ゲイン
１２４、１５６、
１５７、１６４       遅延素子
１２５、１６６              １次の再帰型フィルタ（デジタルフィルタ）
１５８                      ２次の再帰型フィルタ（デジタルフィルタ）
１３０、５０４、６０５       デジタルアナログ変換器（ＤＡＣ）
１６５                       ＤＥＭアドレス生成部
ｋ                           係数（調整手段）
２００                       アンテナ
２０１                       受信部
２０７                       送信部
２０８                       送受切替部
５０００                     無線通信装置
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
アナログフィルタと、
前記アナログフィルタの出力をデジタル信号に変換し、第１のデジタル信号として出力する量子化器と、
前記量子化器からの第１のデジタル信号を所定のデジタル処理し、この処理結果を第１のテーブル制御信号として出力するデジタルフィルタと、
前記デジタルフィルタからの第１のテーブル制御信号に基づいてＤＡＣ選択信号を生成するＤＥＭアドレス生成部と、
前記量子化器からの第１のデジタル信号及び前記デジタルフィルタからの第１のテーブル制御信号並びに前記ＤＥＭアドレス生成部のＤＡＣ選択信号に対応した第２のデジタル信号を予め記憶しているテーブルと、
前記テーブルからの前記第２のデジタル信号をアナログ帰還信号として変換するデジタルアナログ変換器と、
入力アナログ信号と前記デジタルアナログ変換器の出力信号との差を減算し、この減算結果の信号を前記アナログフィルタに出力する減算器とを備える
ことを特徴とするデルタシグマ変調器。
【請求項２】
前記請求項１記載のデルタシグマ変調器において、
前記テーブルは、このテーブルの出力ゲインを調整する調整手段を備える
ことを特徴とするデルタシグマ変調器。
【請求項３】
前記請求項１記載のデルタシグマ変調器において、
前記デジタルフィルタは、任意の次数の再帰型フィルタ回路である
ことを特徴とするデルタシグマ変調器。
【請求項４】
前記請求項１〜３の何れか１項に記載のデルタシグマ変調器を有する受信部と、
送信信号を変調する送信部と、
アンテナと、
前記送信部から前記アンテナへの送信信号の供給と前記アンテナから前記受信部への受信信号の供給とを切り替える送受切替部と
を備えることを特徴とする無線通信装置。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2010058492.tif 000029
【図２】
2010058492.tif 000030
【図３】
2010058492.tif 000031
【図４】
2010058492.tif 000032
【図５】
2010058492.tif 000033
【図６】
2010058492.tif 000034
【図７】
2010058492.tif 000035
【図８】
2010058492.tif 000036
【図９】
2010058492.tif 000037
【図１０】
2010058492.tif 000038
【図１１】
2010058492.tif 000039
【図１２】
2010058492.tif 000040
【国際調査報告】
2010058492.tif 000041
2010058492.tif 000042
2010058492.tif 000043
2010058492.tif 000044