(57)【要約】  電界効果トランジスタは、導電性基板１１の上に下側から順次形成された第１の窒化物半導体層１３及び第１の窒化物半導体層１３と比べてバンドギャップが大きい第２の窒化物半導体層１４と、２次元電子ガス層２１と電気的に接続されたソース電極１５及びドレイン電極１６と、ゲート電極１７とを備えている。ドレイン基板間電流の立ち上がり電圧は、ドレインゲート間電流の立ち上がり電圧及びドレインソース間電流の立ち上がり電圧よりも低い。
2010021099.tif 000002
【特許請求の範囲】
【請求項１】
電界効果トランジスタは、
導電性基板と、
前記導電性基板の上に下側から順次形成された、第１の窒化物半導体層及び該第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層と、
前記第１の窒化物半導体層における前記第２の窒化物半導体層との界面近傍に形成された２次元電子ガス層と電気的に接続されたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間に形成されたゲート電極とを備え、
ドレイン基板間電流の立ち上がり電圧は、ドレインゲート間電流の立ち上がり電圧及びドレインソース間電流の立ち上がり電圧よりも低い。
【請求項２】
請求項１に記載の電界効果トランジスタは、
前記導電性基板と、前記第１の窒化物半導体層との間に形成されたｐ型の窒化物半導体層をさらに備えている。
【請求項３】
請求項２に記載の電界効果トランジスタにおいて、
前記ｐ型の窒化物半導体層は、バッファ層である。
【請求項４】
請求項２に記載の電界効果トランジスタは、
前記ソース電極と、前記ｐ型の窒化物半導体層とを接続するビアメタルをさらに備えている。
【請求項５】
請求項１に記載の電界効果トランジスタにおいて、
前記ドレイン電極は、底面が前記２次元電子ガス層よりも下側の位置に到達し且つ前記導電性基板と接していない。
【請求項６】
請求項５に記載の電界効果トランジスタにおいて、
前記ドレイン電極の底面は、前記ソース電極の底面よりも下側に位置している。
【請求項７】
請求項１に記載の電界効果トランジスタにおいて、
前記ドレイン電極の底面の面積は、前記ソース電極の底面の面積よりも大きい。
【請求項８】
電界効果トランジスタは、
絶縁性基板と、
前記絶縁性基板の上に形成されたｐ型の窒化物半導体層と、
前記ｐ型の窒化物半導体層の上に下側から順次形成された、第１の窒化物半導体層及び該第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層と、
前記第１の窒化物半導体層における前記第２の窒化物半導体層との界面近傍に形成された２次元電子ガス層と電気的に接続されたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と、
前記ソース電極と前記ｐ型の窒化物半導体層とを接続するビアメタルとを備え、
前記第１の窒化物半導体層と前記ｐ型の窒化物半導体層との界面に形成されたダイオードの逆方向耐圧は、前記ドレイン電極から前記２次元電子ガス層を介して前記ソース電極へ電流が流れる経路の耐圧よりも小さい。
【請求項９】
請求項８に記載の電界効果トランジスタにおいて、
前記ｐ型の窒化物半導体層は、バッファ層である。
【請求項１０】
請求項８に記載の電界効果トランジスタにおいて、
前記ドレイン電極の底面の面積は、前記ソース電極の底面の面積よりも大きい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電界効果トランジスタに関し、特に窒化物半導体を用いたヘテロ接合電界効果トランジスタに関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）及び窒化アルミニウム（ＡｌＮ）は、バンドギャップがそれぞれ室温で３．４ｅＶ及び６．２ｅＶと大きい。このため、ＧａＮに代表される窒化物半導体はワイドギャップ半導体であり、絶縁破壊電界が大きく且つ電子の飽和ドリフト速度が砒化ガリウム（ＧａＡｓ）等の化合物半導体及びシリコン（Ｓｉ）半導体等と比べて大きい。【０００３】
また、窒化アルミニウムガリウム（ＡｌＧａＮ）とＧａＮとのへテロ構造においては（０００１）面上にて自発分極及びピエゾ分極によりヘテロ界面に電荷が生じる。このため、アンドープ時においても１×１０13ｃｍ-2以上のシートキャリア濃度を有する２次元電子ガス（２ＤＥＧ：2 Dimensional Electron Gas）層が得られる。ヘテロ界面において生じる２ＤＥＧ層を利用することにより、電流密度が大きいヘテロ接合電界効果トランジスタ（ＨＦＥＴ：Hetero-junction Field Effect Transistor）を実現できる。【０００４】
以上の様な特徴を有する窒化物半導体は、高出力及び高耐圧が要求されるパワートランジスタとして適しており、研究開発が活発に行われている。例えば、２００Ｖ以上の高耐圧分野においてＳｉを用いた金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の１０分の１、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）の３分の１以下の低オン抵抗化が実現されている（例えば、非特許文献１を参照）。【０００５】
なお、ＡｌＧａＮとは、３元混晶のＡｌxＧａ1-xＮ（但し０≦ｘ≦１）である。以下、多元混晶はそれぞれの構成元素記号の配列、例えばＡｌＩｎＮ、ＧａＩｎＮ等でもって略記する。例えば、ＡｌxＧａ1-x-yＩｎyＮ（但し、０≦ｘ≦１、０≦ｙ≦１）はＡｌＧａＩｎＮと略記する。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】W. Saito et al., IEEE Transactions on Electron Devices、2003年、50巻、12号、p.2528
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、窒化物半導体を用いたＨＦＥＴをインバータ等の回路に応用した場合には、Ｓｉを用いたＭＯＳＦＥＴ等のデバイスを用いた場合には生じない以下のような問題が生じる。【０００８】
インバータ等の回路に誘導性負荷が接続されている場合には、スイッチングにおけるターンオフ動作の際に、誘導性負荷に溜まっているエネルギーを回路内で消費する必要がある。誘導性負荷に溜まるエネルギーＥは、誘導性負荷の自己インダクタンスをＬ、電流をＩとするとＥ＝１／２ＬＩ2の式により表される。【０００９】
インバータ等を構成するデバイスが破壊されることなく消費できる最大のエネルギーは、アバランシェエネルギー耐量として表される。Ｓｉを用いたＭＯＳＦＥＴは、比較的大きなアバランシェエネルギー耐量を有している。これは、ＭＯＳＦＥＴが寄生ダイオードを有していることによる。寄生ダイオードは、カソードがドレインと接続され、アノードがソースと接続された状態であり、ドレインとソースとの間に逆並列に接続されている。【００１０】
寄生ダイオードのｐｎ接合に十分に高い電界が印加されると、電子が大きな運動エネルギーを得て加速される。加速された電子は、結晶格子を構成している原子に衝突し、電子正孔対を発生させる。発生した電子正孔対は電界からエネルギーを得て別の電子正孔対を発生させる。この繰り返しによりキャリア数が急激に増大するなだれ降伏現象が生じる。なだれ降伏現象が生じるアバランシェ領域においては、アバランシェ電流と呼ばれる大きな電流が流れる。このため、ＭＯＳＦＥＴは、誘導性負荷からのエネルギーを寄生ダイオードのアバランシェ領域を利用して消費できる。【００１１】
一方、従来のＨＦＥＴは寄生ダイオードを有していない。このため、誘導性負荷からのエネルギーをチャネルである２ＤＥＧ層において消費しなければならない。しかし、２ＤＥＧ層はシート状であり、非常に狭い範囲に電流が流れることになり、局所的な発熱が生じる。局所的な発熱によりデバイスが破壊されるため、アバランシェエネルギー耐量が低く、大きな自己インダクタンスを有する誘導性負荷をターンオフすることは困難である。【００１２】
従来のＨＦＥＴのドレインとソースとの間にダイオードを外付けすることによりアバランシェエネルギー耐量を増大させることは可能である。しかし、この場合には部品点数の増加及びコストの上昇という問題がある。【００１３】
本発明は、前記従来の問題を解決し、部品点数を増加させることなく、アバランシェエネルギー耐量が大きいＨＦＥＴを実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１４】
前記の目的を達成するため、本発明は電界効果トランジスタを、誘導性負荷に蓄積されたエネルギーをデバイス全体で３次元的に消費する構成とする。【００１５】
具体的に、本発明に係る第１の電界効果トランジスタは、導電性基板と、導電性基板の上に導電性基板側から順次形成された、第１の窒化物半導体層及び該第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層と、第１の窒化物半導体層における第２の窒化物半導体層との界面近傍に形成された２次元電子ガス層と電気的に接続されたソース電極及びドレイン電極と、ソース電極とドレイン電極との間に形成されたゲート電極とを備え、ドレイン基板間電流の立ち上がり電圧は、ドレインゲート間電流の立ち上がり電圧及びドレインソース間電流の立ち上がり電圧よりも低いことを特徴とする。【００１６】
第１の電界効果トランジスタは、ドレイン基板間電流の立ち上がり電圧が、ドレインゲート間電流の立ち上がり電圧及びドレインソース間電流の立ち上がり電圧よりも低い。このため、誘導性負荷の逆起電力に起因する電流は、２次元電子ガス層を経由するのではなく、ドレイン電極から導電性基板へと流れる。従って、誘導性負荷に蓄積されたエネルギーをデバイス全体で消費することができるので、局所的な温度上昇を抑えることができる。その結果、部品点数を増加させることなくアバランシェエネルギー耐量が大きいヘテロ接合電界効果トランジスタを実現できる。【００１７】
第１の電界効果トランジスタは、導電性基板と、第１の窒化物半導体層との間に形成されたｐ型の窒化物半導体層をさらに備えていてもよい。この場合において、ｐ型の窒化物半導体層はバッファ層であってもよい。このような構成とすることにより、第１の窒化物半導体層とｐ型半導体層との界面にダイオードが形成される。従って、ドレイン基板間電流の立ち上がり電圧をダイオードの逆方向耐圧により制御することが可能となる。  【００１８】
第１の電界効果トランジスタは、ソース電極と、ｐ型の窒化物半導体層とを接続するビアメタルをさらに備えていてもよい。【００１９】
第１の電界効果トランジスタにおいて、ドレイン電極は、底面が２次元電子ガス層よりも下側の位置に到達し且つ導電性基板と接していない構成としてもよい。このような構成とすることにより、ドレイン基板間の耐圧をドレインソース間の耐圧よりも低くすることができる。この場合において、ドレイン電極の底面は、ソース電極の底面よりも下側に位置していてもよい。【００２０】
本発明に係る第２の電界効果トランジスタは、絶縁性基板と、絶縁性基板の上に形成されたｐ型の窒化物半導体層と、ｐ型の窒化物半導体層の上に下側から順次形成された、第１の窒化物半導体層及び該第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層と、第１の窒化物半導体層における第２の窒化物半導体層との界面近傍に形成された２次元電子ガス層と電気的に接続されたソース電極及びドレイン電極と、ソース電極とドレイン電極との間に形成されたゲート電極と、ソース電極とｐ型の窒化物半導体層とを接続するビアメタルとを備え、第１の窒化物半導体層とｐ型の窒化物半導体層との界面に形成されたダイオードの逆方向耐圧は、ドレイン電極から２次元電子ガス層を介してソース電極へ電流が流れる経路の耐圧よりも小さいことを特徴とする。【００２１】
第２の電界効果トランジスタは、ソース電極とｐ型の半導体層とを接続するビアメタルを備え、第１の窒化物半導体層とｐ型の窒化物半導体層との界面に形成されたダイオードの逆方向耐圧は、ドレイン電極から２次元電子ガス層を介してソース電極へ電流が流れる経路の耐圧よりも小さい。このため、誘導性負荷の逆起電力に起因する電流は、２次元電子ガス層ではなく、ダイオード、ｐ型の窒化物半導体層及びビアメタルを介してドレイン電極からソース電極へと流れる。従って、誘導性負荷に蓄積されたエネルギーをデバイス全体で３次元的に消費するので、局所的な発熱を抑えることができる。その結果、部品点数を増加させることなくアバランシェエネルギー耐量が大きいヘテロ接合電界効果トランジスタを実現できる。【００２２】
第２の電界効果トランジスタにおいて、ｐ型の窒化物半導体層はバッファ層であってもよい。【００２３】
第１及び第２の電界効果トランジスタにおいて、ドレイン電極の底面の面積は、ソース電極の底面の面積よりも大きいことが好ましい。
【発明の効果】
【００２４】
本発明に係る電界効果トランジスタによれば、部品点数を増加させることなく、アバランシェエネルギー耐量が大きいヘテロ接合電界効果トランジスタを実現できる。
【図面の簡単な説明】
【００２５】
【図１】本発明の第１の実施形態に係る電界効果トランジスタを示す断面図である。
【図２】（ａ）及び（ｂ）は、電界効果トランジスタの電流電圧特性を示すグラフであり、（ａ）は従来の電界効果トランジスタの特性であり、（ｂ）は本発明の第１の実施形態に係る電界効果トランジスタの特性である。
【図３】本発明の第１の実施形態に係る電界効果トランジスタの変形例を示す断面図である。
【図４】本発明の第２の実施形態に係る電界効果トランジスタを示す断面図である。
【発明を実施するための形態】
【００２６】
（第１の実施形態）
本発明の第１の実施形態について図面を参照して説明する。図１は、第１の実施形態に係るヘテロ接合電界効果トランジスタ（ＨＦＥＴ）の断面構成を示している。図１に示すように、導電性基板１１の上に、ｐ型のＡｌＧａＮからなるバッファ層１２と、厚さが２μｍのアンドープのＧａＮからなるチャネル層１３と、厚さが２５ｎｍのアンドープのＡｌＧａＮからなるバリア層１４とが、下側から順次形成されている。チャネル層１３におけるバリア層１４との界面近傍にはチャネルである２次元電子ガス（２ＤＥＧ）層２１が発生する。
【００２７】
バリア層１４の上には、厚さが２００ｎｍのｐ型のＡｌＧａＮ層１７を介在させてパラジウム（Ｐｄ）又はニッケル（Ｎｉ）等からなるゲート電極１８が形成されている。ゲート電極１８の両側方には、チタン（Ｔｉ）とアルミニウム（Ａｌ）との積層電極であるソース電極１５とドレイン電極１６とが形成されている。ソース電極１５及びドレイン電極１６は、バリア層１４及びチャネル層１３を選択的に除去することにより、２ＤＥＧ層２１よりも深い位置に達するように形成された凹部に埋め込まれている。
【００２８】
本実施形態のＨＦＥＴは、バッファ層１２がｐ型にドープされている。このため、バッファ層１２と２ＤＥＧ層２１との間でｐｎ構造が形成され、ダイオード２２が形成される。これにより、ドレイン電極１６と導電性基板１１とがダイオード２２を介して接続され、導電性基板１１及びソース電極１５が接地されている場合には、ドレイン電極１６とソース電極１５との間にダイオード２２が逆並列に接続される。ダイオード２２の逆方向耐圧をドレインソース間の耐圧よりも小さくすれば、誘導性負荷をスイッチングする際のアバランシェ電流等の漏れ電流をドレイン電極１６から導電性基板１１に流すことが可能となる。
【００２９】
本実施形態においては、ダイオード２２をｐ型のバッファ層１２と２ＤＥＧ層２１との間に形成した。しかし、バッファ層１２と２ＤＥＧ層２１との間に別のｐ型の半導体層が形成されている構成としてもよい。ソース電極１５と導電性基板１１とを外部の配線により接続して接地しているが、ソース電極１５とバッファ層１２又は導電性基板１１とを接続するビアメタルを形成して、ソース電極１５導電性基板１１とを接続して接地してもよい。
【００３０】
従来のＨＦＥＴにおいては、ドレインソース間の耐圧よりもドレイン基板間の耐圧を高く設定する。例えば、定格耐圧が６００Ｖ程度のＨＦＥＴの場合、ドレインソース間の耐圧を８００Ｖ程度とし、ドレイン基板間の耐圧を１０００Ｖ程度とする。この場合、図２（ａ）に示すようにドレインソース間電流は８００Ｖ付近において立ち上がり、ドレイン基板間電流は１０００Ｖ付近において立ち上がることになる。このため、誘導性負荷の逆起電力に起因する電流の大部分はドレインソース間のチャネルに流れ、誘導性負荷に蓄積されたエネルギーを２次元的に消費しなければならない。このため局所的な発熱が生じるので、ＨＦＥＴのアバランシェエネルギー耐量は小さくなる。
【００３１】
一方、本実施形態の半導体装置は、ドレイン電極１６と導電性基板１１との間に逆耐圧がドレインソース間の耐圧よりも低いダイオード２２が接続されている。このため、例えば、図２（ｂ）に示すようにドレイン基板間電流は７８０Ｖ付近において立ち上がり、ドレインソース間の電流は８００Ｖ付近において立ち上がる。従って、誘導性負荷の逆起電力に基づく電流の大部分は、ドレイン基板間に流れる。この場合の電流経路の断面積は、チャネルである２ＤＥＧ層２１よりも遙かに大きく、誘導性負荷に蓄積したエネルギーを３次元的に消費することができる。このため、電流集中による局所的な温度上昇を抑制でき、大きなアバランシェエネルギー耐量が得られる。
【００３２】
ドレイン基板間電流の立ち上がり電圧がドレインソース間電流の立ち上がり電圧よりも低い場合には、誘導性負荷の逆起電力に起因する電流をドレインソース間チャネルではなくドレイン基板間に流すことができ、アバランシェエネルギー耐量を大きくできる。しかし、ドレイン基板間電流の立ち上がり電圧により、電界効果トランジスタの耐圧が決まるため、ドレイン基板間電流の立ち上がり電圧、つまりダイオード２２の逆方向耐圧は少なくとも１００Ｖ以上とし、３００Ｖ以上とすることが好ましい。
【００３３】
また、ドレイン基板間電流の立ち上がり電圧以上の電圧範囲においては、ドレイン基板間電流の傾きが、ドレインソース間電流の傾きと等しいかそれよりも大きいことが必要である。ドレイン基板間電流の傾きが、ドレインソース間電流の傾きよりも小さい場合には、ドレイン基板間の電流電圧曲線とドレインソース間の電流電圧曲線とが交差する電圧を超えるとドレイン基板間に電流が流れてしまうためである。
【００３４】
ダイオード２２の逆方向耐圧は、各層の結晶性と、ｐ型のバッファ層１２の不純物濃度及びチャネル層１３の膜厚とによって主に決定される。一方、ドレインソース間の耐圧は、各層の結晶性と、ソース電極１５とドレイン電極１６との間隔により主に決定される。従って、これらのパラメータを組み合わせることにより、必要とするＨＦＥＴの特性を実現することができる。本実施形態においてはダイオード２２のｐ型層はバッファ層１２である。このため、ｐ型層の不純物濃度を容易に制御することができるので、ダイオード２２の逆方向耐圧を容易に変更することができるという利点が得られる。
【００３５】
なお、ＨＦＥＴをチップに切り出す場合には、チップの端面にｐｉ（ｐｎ）接合を設けないようにすることが好ましい。チップに切断した際に切断面にｐｉ接合があるとｐｉ接合が崩れ、リーク電流が増加してしまうおそれがある。
【００３６】
ソース電極１５及びドレイン電極１６は、コンタクト抵抗を低減するために２ＤＥＧ層２１と直接接するように形成した。しかし、ソース電極１５及びドレイン電極１６を２ＤＥＧ層２１とオーミック接触させることができればどのような構成であってもよい。図１においては、ソース電極１５の底面とドレイン電極１６の底面とを同じ深さに形成する例を示している。しかし、ソース電極１５の深さとドレイン電極１６の深さは異なっていてもよい。ドレイン電極１６の深さを深くし、ドレイン電極１６の底面とバッファ層１２との距離を短くすると、ダイオード２２の逆耐圧は小さくなる。
【００３７】
なお、ドレイン電極１６の底面の面積をソース電極１５の底面の面積よりも大きくすれば、電流経路の断面積を大きくすることができる。つまり、アバランシェエネルギーを消費する体積を増大させることができるので、より大きなアバランシェエネルギー耐量を得ることができる。
【００３８】
図１においては、ソース電極１５は外部の配線により接地されている。しかし、ソースビアを用いてソース電極１５とバッファ層１２とを接続することにより、ソース電極１５を接地してもよい。通常、ソースビアは導電性基板１１と接続しなければならない。また、基板が絶縁性の場合には基板を貫通するソースビアを形成し、基板の裏面に形成した裏面電極等と接続しなければならない。しかし、本実施形態の電界効果トランジスタは、ソースビアをｐ型のバッファ層１２と接続すれば、ソース電極１５を接地することができる。このため、ソースビアを形成する場合にエッチング深さを浅くすることができ、工程時間を短縮したりコストを削減したりできるという利点も得られる。
【００３９】
導電性基板１１は、例えば、シリコン（Ｓｉ）又は炭化珪素（ＳｉＣ）とすればよい。また、ｎ型であってもｐ型であってもよい。さらに、図３に示すように、導電性基板１１に代えて高抵抗のＳｉ若しくはＳｉＣ又はサファイア等からなる絶縁性基板３１を用いてもよい。この場合には、ソース電極１５とバッファ層１２とをソースビア（ビアメタル）３２により接続すればよい。
【００４０】
ダイオード２２の逆方向耐圧は、ダイオード２２がない場合のドレイン電極１６とソース電極１５との間の逆方向耐圧よりも小さい場合、つまり、ドレイン電極１６から２ＤＥＧ層２１を通ってソース電極１５へ電流が流れる経路の耐圧よりも小さい。このため、誘導性負荷の逆起電力に起因する電流は、２ＤＥＧ層２１ではなく、ダイオード２２、ｐ型のバッファ層１２及びビアメタル３２を介してドレイン電極１６からソース電極１５へ流れる。この場合においても、電流経路の断面積は２ＤＥＧ層２１よりも遙かに大きくなる。従って、局所的な発熱を抑え、大きなアバランシェエネルギー耐量が得られる。
【００４１】
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図４は第２の実施形態に係るＨＦＥＴの断面構成を示している。図４において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００４２】
第２の実施形態の半導体装置は、図４に示すように導電性基板１１の上にバッファ層４２と、チャネル層１３と、バリア層１４とが順次形成されている。バリア層１４の上にはｐ型のＡｌＧａＮ層１７を介在させてゲート電極１８が形成されている。ゲート電極１８の両側方には、ソース電極１５とドレイン電極１６とが形成されている。ソース電極１５は、バリア層１４及びチャネル層１３を選択的に除去することにより、２ＤＥＧ層２１よりも深い位置に達するように形成された凹部に埋め込まれている。ドレイン電極１６は、ソース電極１５よりも深い位置に達するように形成された凹部に埋め込まれている。
【００４３】
ドレイン電極１６の底面の位置は、ドレイン基板間の耐圧が、ドレインソース間の耐圧よりも低くなるように設定されている。ドレイン基板間の耐圧は、各半導体層の結晶性の影響を受けるが、基本的にはドレイン電極１６の底面と導電性基板１１との間隔により決定される。具体的な間隔を決定するには詳細な設計が必要となるが、窒化物半導体の形成可能な膜厚及び一般的に必要とされる耐圧等から、０．５μｍ〜３μｍ程度となると考えられる。
【００４４】
例えば、定格電圧が３００Ｖの素子を実現するためには実力としての耐圧が４００Ｖ程度必要になる。つまり、ドレイン基板間の耐圧を４００Ｖにし、ドレインソース間の耐圧を４２０Ｖ程度とすればよい。この場合例えば、バッファ層４２を厚さが１μｍのアンドープのＡｌＧａＮとする。これにより、バッファ層４２部分における耐圧が約３００Ｖとなる。また、チャネル層１３を、厚さが２μｍのアンドープのＧａＮ層とし、ドレイン電極１６を形成する凹部の深さは１μｍとする。アンドープのＧａＮ層の耐圧は、結晶性にもよるが一般的には１μｍ当たり１００Ｖ程度となる。このため、ドレイン電極１６の底面からバッファ層４２までの距離を１μｍとすることにより、チャネル層１３部分における耐圧を約１００Ｖとすることができる。従って、ドレイン基板間の耐圧を約４００Ｖとすることができる。ドレインゲート間の耐圧は、ドレイン電極１６とゲート電極１８との間隔により容易に調整することができる。
【００４５】
本実施形態においては、ＧａＮからなるチャネル層１３の膜厚とＡｌＧａＮからなるバッファ層４２の膜厚とによって、ドレイン基板間の耐圧を確保している。ＡｌＧａＮはＧａＮと比べてバンドギャップが大きいため、同じ耐圧を実現するために必要な膜厚はＧａＮよりも薄くなる。従って、ＡｌＧａＮからなるバッファ層４２を設けることによりチャネル層１３のみによりドレイン基板間の耐圧を確保する場合よりも、基板上に成長させる半導体層の膜厚を薄くすることができる。これにより製造コストを低減できるという効果も得られる。なお、バッファ層４２は基板の上に形成できる範囲でバンドギャップができるだけ大きい材料により形成すればよい。
【００４６】
ドレイン基板間電流の立ち上がり電圧がドレインソース間電流の立ち上がり電圧よりも低い場合には、誘導性負荷の逆起電力に起因する電流をドレインソース間チャネルではなくドレイン基板間に流すことができ、アバランシェエネルギー耐量を大きくできる。しかし、ドレイン基板間電流の立ち上がり電圧により、電界効果トランジスタの耐圧が決まるため、ドレイン基板間電流の立ち上がり電圧は少なくとも１００Ｖ以上とし、３００Ｖ以上とすることが好ましい。
【００４７】
また、ドレイン基板間電流の立ち上がり電圧以上の電圧範囲においては、ドレイン基板間電流の傾きが、ドレインソース間電流の傾きと等しいかそれよりも大きいことが必要である。ドレイン基板間電流の傾きが、ドレインソース間電流の傾きよりも小さい場合には、ドレイン基板間の電流電圧曲線とドレインソース間の電流電圧曲線とが交差する電圧を超えるとドレイン基板間に電流が流れてしまうためである。
【００４８】
このように、ドレイン基板間の耐圧をドレインソース間の耐圧よりも低くすることにより、誘導性負荷の逆起電力に起因する電流をドレイン電極１６と導電性基板１１との間に流すことが可能となる。なお、ドレイン電極１６を形成する凹部を深くするのではなく、チャネル層１３の膜厚自体を薄くすることによりドレイン基板間の耐圧を調製することも可能である。しかし、この場合には、ゲート電極１８と導電性基板１１との間隔が短くなるため、ゲート容量が増加し、スイッチング速度の低下が生じるおそれがある。
【００４９】
また、図４においてはドレイン電極１６の底面はバッファ層４２に達していないが、必要な耐圧が得られるのであればバッファ層４２に達していてもよい。また、本実施形態においてもドレイン電極１６の底面の面積をソース電極１５の底面の面積よりも大きくすれば、アバランシェエネルギーを消費する体積を増大させることができるので、より大きなアバランシェエネルギー耐量を得ることができる。
【００５０】
第１及び第２の実施形態において示した各半導体層の材質及び膜厚は一例であり、必要とするＨＦＥＴの特性に応じて適宜変更してかまわない。例えば、チャネル層１３の膜厚は１μｍ〜３μｍ程度の範囲で適宜変更してかまわない。また、チャネル層１３がインジウム又はアルミニウムを含んでいてもよい。バリア層１４は、キャリア濃度が１×１０15ｃｍ-3〜１×１０17ｃｍ-3であるｎ-型層であってもよい。
【００５１】
ｐ型のＡｌＧａＮ層１７は、閾値電圧の調整のために設けている。必要がなければ省略してもよい。
【産業上の利用可能性】
【００５２】
本発明に係る電界効果トランジスタは、部品点数を増加させることなく、アバランシェエネルギー耐量が大きいヘテロ接合電界効果トランジスタを実現でき、特に、パワーデバイス等に用いる窒化物半導体を用いたヘテロ接合電界効果トランジスタ等として有用である。
【符号の説明】
【００５３】
１１      導電性基板
１２      バッファ層
１３      チャネル層
１４      バリア層
１５      ソース電極
１６      ドレイン電極
１７      ＡｌＧａＮ層
１８      ゲート電極
２１      ２ＤＥＧ層
２２      ダイオード
３１      絶縁性基板
３２      ビアメタル
４２      バッファ層
【図１】
2010021099.tif 000003
【図２】
2010021099.tif 000004
【図３】
2010021099.tif 000005
【図４】
2010021099.tif 000006
【手続補正書】
【提出日】平成21年12月18日(2009.12.18)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電界効果トランジスタに関し、特に窒化物半導体を用いたヘテロ接合電界効果トランジスタに関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）及び窒化アルミニウム（ＡｌＮ）は、バンドギャップがそれぞれ室温で３．４ｅＶ及び６．２ｅＶと大きい。このため、ＧａＮに代表される窒化物半導体はワイドギャップ半導体であり、絶縁破壊電界が大きく且つ電子の飽和ドリフト速度が砒化ガリウム（ＧａＡｓ）等の化合物半導体及びシリコン（Ｓｉ）半導体等と比べて大きい。
【０００３】
また、窒化アルミニウムガリウム（ＡｌＧａＮ）とＧａＮとのへテロ構造においては（０００１）面上にて自発分極及びピエゾ分極によりヘテロ界面に電荷が生じる。このため、アンドープ時においても１×１０13ｃｍ-2以上のシートキャリア濃度を有する２次元電子ガス（２ＤＥＧ：2 Dimensional Electron Gas）層が得られる。ヘテロ界面において生じる２ＤＥＧ層を利用することにより、電流密度が大きいヘテロ接合電界効果トランジスタ（ＨＦＥＴ：Hetero-junction Field Effect Transistor）を実現できる。
【０００４】
以上の様な特徴を有する窒化物半導体は、高出力及び高耐圧が要求されるパワートランジスタとして適しており、研究開発が活発に行われている。例えば、２００Ｖ以上の高耐圧分野においてＳｉを用いた金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の１０分の１、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）の３分の１以下の低オン抵抗化が実現されている（例えば、非特許文献１を参照）。
【０００５】
なお、ＡｌＧａＮとは、３元混晶のＡｌxＧａ1-xＮ（但し０≦ｘ≦１）である。以下、多元混晶はそれぞれの構成元素記号の配列、例えばＡｌＩｎＮ、ＧａＩｎＮ等でもって略記する。例えば、ＡｌxＧａ1-x-yＩｎyＮ（但し、０≦ｘ≦１、０≦ｙ≦１）はＡｌＧａＩｎＮと略記する。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】W. Saito et al., IEEE Transactions on Electron Devices、2003年、50巻、12号、p.2528
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、窒化物半導体を用いたＨＦＥＴをインバータ等の回路に応用した場合には、Ｓｉを用いたＭＯＳＦＥＴ等のデバイスを用いた場合には生じない以下のような問題が生じる。
【０００８】
インバータ等の回路に誘導性負荷が接続されている場合には、スイッチングにおけるターンオフ動作の際に、誘導性負荷に溜まっているエネルギーを回路内で消費する必要がある。誘導性負荷に溜まるエネルギーＥは、誘導性負荷の自己インダクタンスをＬ、電流をＩとするとＥ＝１／２ＬＩ2の式により表される。
【０００９】
インバータ等を構成するデバイスが破壊されることなく消費できる最大のエネルギーは、アバランシェエネルギー耐量として表される。Ｓｉを用いたＭＯＳＦＥＴは、比較的大きなアバランシェエネルギー耐量を有している。これは、ＭＯＳＦＥＴが寄生ダイオードを有していることによる。寄生ダイオードは、カソードがドレインと接続され、アノードがソースと接続された状態であり、ドレインとソースとの間に逆並列に接続されている。
【００１０】
寄生ダイオードのｐｎ接合に十分に高い電界が印加されると、電子が大きな運動エネルギーを得て加速される。加速された電子は、結晶格子を構成している原子に衝突し、電子正孔対を発生させる。発生した電子正孔対は電界からエネルギーを得て別の電子正孔対を発生させる。この繰り返しによりキャリア数が急激に増大するなだれ降伏現象が生じる。なだれ降伏現象が生じるアバランシェ領域においては、アバランシェ電流と呼ばれる大きな電流が流れる。このため、ＭＯＳＦＥＴは、誘導性負荷からのエネルギーを寄生ダイオードのアバランシェ領域を利用して消費できる。
【００１１】
一方、従来のＨＦＥＴは寄生ダイオードを有していない。このため、誘導性負荷からのエネルギーをチャネルである２ＤＥＧ層において消費しなければならない。しかし、２ＤＥＧ層はシート状であり、非常に狭い範囲に電流が流れることになり、局所的な発熱が生じる。局所的な発熱によりデバイスが破壊されるため、アバランシェエネルギー耐量が低く、大きな自己インダクタンスを有する誘導性負荷をターンオフすることは困難である。
【００１２】
従来のＨＦＥＴのドレインとソースとの間にダイオードを外付けすることによりアバランシェエネルギー耐量を増大させることは可能である。しかし、この場合には部品点数の増加及びコストの上昇という問題がある。
【００１３】
本発明は、前記従来の問題を解決し、部品点数を増加させることなく、アバランシェエネルギー耐量が大きいＨＦＥＴを実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１４】
前記の目的を達成するため、本発明は電界効果トランジスタを、誘導性負荷に蓄積されたエネルギーをデバイス全体で３次元的に消費する構成とする。
【００１５】
具体的に、本発明に係る第１の電界効果トランジスタは、導電性基板と、導電性基板の上に導電性基板側から順次形成された、第１の窒化物半導体層及び該第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層と、第１の窒化物半導体層における第２の窒化物半導体層との界面近傍に形成された２次元電子ガス層と電気的に接続されたソース電極及びドレイン電極と、ソース電極とドレイン電極との間に形成されたゲート電極とを備え、ドレイン基板間電流の立ち上がり電圧は、ドレインゲート間電流の立ち上がり電圧及びドレインソース間電流の立ち上がり電圧よりも低いことを特徴とする。
【００１６】
第１の電界効果トランジスタは、ドレイン基板間電流の立ち上がり電圧が、ドレインゲート間電流の立ち上がり電圧及びドレインソース間電流の立ち上がり電圧よりも低い。このため、誘導性負荷の逆起電力に起因する電流は、２次元電子ガス層を経由するのではなく、ドレイン電極から導電性基板へと流れる。従って、誘導性負荷に蓄積されたエネルギーをデバイス全体で消費することができるので、局所的な温度上昇を抑えることができる。その結果、部品点数を増加させることなくアバランシェエネルギー耐量が大きいヘテロ接合電界効果トランジスタを実現できる。
【００１７】
第１の電界効果トランジスタは、導電性基板と、第１の窒化物半導体層との間に形成されたｐ型の窒化物半導体層をさらに備えていてもよい。この場合において、ｐ型の窒化物半導体層はバッファ層であってもよい。このような構成とすることにより、第１の窒化物半導体層とｐ型半導体層との界面にダイオードが形成される。従って、ドレイン基板間電流の立ち上がり電圧をダイオードの逆方向耐圧により制御することが可能となる。  
【００１８】
第１の電界効果トランジスタは、ソース電極と、ｐ型の窒化物半導体層とを接続するビアメタルをさらに備えていてもよい。
【００１９】
第１の電界効果トランジスタにおいて、ドレイン電極は、底面が２次元電子ガス層よりも下側の位置に到達し且つ導電性基板と接していない構成としてもよい。このような構成とすることにより、ドレイン基板間の耐圧をドレインソース間の耐圧よりも低くすることができる。この場合において、ドレイン電極の底面は、ソース電極の底面よりも下側に位置していてもよい。
【００２０】
本発明に係る第２の電界効果トランジスタは、絶縁性基板と、絶縁性基板の上に形成されたｐ型の窒化物半導体層と、ｐ型の窒化物半導体層の上に下側から順次形成された、第１の窒化物半導体層及び該第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層と、第１の窒化物半導体層における第２の窒化物半導体層との界面近傍に形成された２次元電子ガス層と電気的に接続されたソース電極及びドレイン電極と、ソース電極とドレイン電極との間に形成されたゲート電極と、ソース電極とｐ型の窒化物半導体層とを接続するビアメタルとを備え、第１の窒化物半導体層とｐ型の窒化物半導体層との界面に形成されたダイオードの逆方向耐圧は、ドレイン電極から２次元電子ガス層を介してソース電極へ電流が流れる経路の耐圧よりも小さいことを特徴とする。
【００２１】
第２の電界効果トランジスタは、ソース電極とｐ型の半導体層とを接続するビアメタルを備え、第１の窒化物半導体層とｐ型の窒化物半導体層との界面に形成されたダイオードの逆方向耐圧は、ドレイン電極から２次元電子ガス層を介してソース電極へ電流が流れる経路の耐圧よりも小さい。このため、誘導性負荷の逆起電力に起因する電流は、２次元電子ガス層ではなく、ダイオード、ｐ型の窒化物半導体層及びビアメタルを介してドレイン電極からソース電極へと流れる。従って、誘導性負荷に蓄積されたエネルギーをデバイス全体で３次元的に消費するので、局所的な発熱を抑えることができる。その結果、部品点数を増加させることなくアバランシェエネルギー耐量が大きいヘテロ接合電界効果トランジスタを実現できる。
【００２２】
第２の電界効果トランジスタにおいて、ｐ型の窒化物半導体層はバッファ層であってもよい。
【００２３】
第１及び第２の電界効果トランジスタにおいて、ドレイン電極の底面の面積は、ソース電極の底面の面積よりも大きいことが好ましい。
【発明の効果】
【００２４】
本発明に係る電界効果トランジスタによれば、部品点数を増加させることなく、アバランシェエネルギー耐量が大きいヘテロ接合電界効果トランジスタを実現できる。
【図面の簡単な説明】
【００２５】
【図１】本発明の第１の実施形態に係る電界効果トランジスタを示す断面図である。
【図２】（ａ）及び（ｂ）は、電界効果トランジスタの電流電圧特性を示すグラフであり、（ａ）は従来の電界効果トランジスタの特性であり、（ｂ）は本発明の第１の実施形態に係る電界効果トランジスタの特性である。
【図３】本発明の第１の実施形態に係る電界効果トランジスタの変形例を示す断面図である。
【図４】本発明の第２の実施形態に係る電界効果トランジスタを示す断面図である。
【発明を実施するための形態】
【００２６】
（第１の実施形態）
本発明の第１の実施形態について図面を参照して説明する。図１は、第１の実施形態に係るヘテロ接合電界効果トランジスタ（ＨＦＥＴ）の断面構成を示している。図１に示すように、導電性基板１１の上に、ｐ型のＡｌＧａＮからなるバッファ層１２と、厚さが２μｍのアンドープのＧａＮからなるチャネル層１３と、厚さが２５ｎｍのアンドープのＡｌＧａＮからなるバリア層１４とが、下側から順次形成されている。チャネル層１３におけるバリア層１４との界面近傍にはチャネルである２次元電子ガス（２ＤＥＧ）層２１が発生する。
【００２７】
バリア層１４の上には、厚さが２００ｎｍのｐ型のＡｌＧａＮ層１７を介在させてパラジウム（Ｐｄ）又はニッケル（Ｎｉ）等からなるゲート電極１８が形成されている。ゲート電極１８の両側方には、チタン（Ｔｉ）とアルミニウム（Ａｌ）との積層電極であるソース電極１５とドレイン電極１６とが形成されている。ソース電極１５及びドレイン電極１６は、バリア層１４及びチャネル層１３を選択的に除去することにより、２ＤＥＧ層２１よりも深い位置に達するように形成された凹部に埋め込まれている。
【００２８】
本実施形態のＨＦＥＴは、バッファ層１２がｐ型にドープされている。このため、バッファ層１２と２ＤＥＧ層２１との間でｐｎ構造が形成され、ダイオード２２が形成される。これにより、ドレイン電極１６と導電性基板１１とがダイオード２２を介して接続され、導電性基板１１及びソース電極１５が接地されている場合には、ドレイン電極１６とソース電極１５との間にダイオード２２が逆並列に接続される。ダイオード２２の逆方向耐圧をドレインソース間の耐圧よりも小さくすれば、誘導性負荷をスイッチングする際のアバランシェ電流等の漏れ電流をドレイン電極１６から導電性基板１１に流すことが可能となる。
【００２９】
本実施形態においては、ダイオード２２をｐ型のバッファ層１２と２ＤＥＧ層２１との間に形成した。しかし、バッファ層１２と２ＤＥＧ層２１との間に別のｐ型の半導体層が形成されている構成としてもよい。ソース電極１５と導電性基板１１とを外部の配線により接続して接地しているが、ソース電極１５とバッファ層１２又は導電性基板１１とを接続するビアメタルを形成して、ソース電極１５導電性基板１１とを接続して接地してもよい。
【００３０】
従来のＨＦＥＴにおいては、ドレインソース間の耐圧よりもドレイン基板間の耐圧を高く設定する。例えば、定格耐圧が６００Ｖ程度のＨＦＥＴの場合、ドレインソース間の耐圧を８００Ｖ程度とし、ドレイン基板間の耐圧を１０００Ｖ程度とする。この場合、図２（ａ）に示すようにドレインソース間電流は８００Ｖ付近において立ち上がり、ドレイン基板間電流は１０００Ｖ付近において立ち上がることになる。このため、誘導性負荷の逆起電力に起因する電流の大部分はドレインソース間のチャネルに流れ、誘導性負荷に蓄積されたエネルギーを２次元的に消費しなければならない。このため局所的な発熱が生じるので、ＨＦＥＴのアバランシェエネルギー耐量は小さくなる。
【００３１】
一方、本実施形態の半導体装置は、ドレイン電極１６と導電性基板１１との間に逆耐圧がドレインソース間の耐圧よりも低いダイオード２２が接続されている。このため、例えば、図２（ｂ）に示すようにドレイン基板間電流は７８０Ｖ付近において立ち上がり、ドレインソース間の電流は８００Ｖ付近において立ち上がる。従って、誘導性負荷の逆起電力に基づく電流の大部分は、ドレイン基板間に流れる。この場合の電流経路の断面積は、チャネルである２ＤＥＧ層２１よりも遙かに大きく、誘導性負荷に蓄積したエネルギーを３次元的に消費することができる。このため、電流集中による局所的な温度上昇を抑制でき、大きなアバランシェエネルギー耐量が得られる。
【００３２】
ドレイン基板間電流の立ち上がり電圧がドレインソース間電流の立ち上がり電圧よりも低い場合には、誘導性負荷の逆起電力に起因する電流をドレインソース間チャネルではなくドレイン基板間に流すことができ、アバランシェエネルギー耐量を大きくできる。しかし、ドレイン基板間電流の立ち上がり電圧により、電界効果トランジスタの耐圧が決まるため、ドレイン基板間電流の立ち上がり電圧、つまりダイオード２２の逆方向耐圧は少なくとも１００Ｖ以上とし、３００Ｖ以上とすることが好ましい。
【００３３】
また、ドレイン基板間電流の立ち上がり電圧以上の電圧範囲においては、ドレイン基板間電流の傾きが、ドレインソース間電流の傾きと等しいかそれよりも大きいことが必要である。ドレイン基板間電流の傾きが、ドレインソース間電流の傾きよりも小さい場合には、ドレイン基板間の電流電圧曲線とドレインソース間の電流電圧曲線とが交差する電圧を超えるとドレイン基板間に電流が流れてしまうためである。
【００３４】
ダイオード２２の逆方向耐圧は、各層の結晶性と、ｐ型のバッファ層１２の不純物濃度及びチャネル層１３の膜厚とによって主に決定される。一方、ドレインソース間の耐圧は、各層の結晶性と、ソース電極１５とドレイン電極１６との間隔により主に決定される。従って、これらのパラメータを組み合わせることにより、必要とするＨＦＥＴの特性を実現することができる。本実施形態においてはダイオード２２のｐ型層はバッファ層１２である。このため、ｐ型層の不純物濃度を容易に制御することができるので、ダイオード２２の逆方向耐圧を容易に変更することができるという利点が得られる。
【００３５】
なお、ＨＦＥＴをチップに切り出す場合には、チップの端面にｐｉ（ｐｎ）接合を設けないようにすることが好ましい。チップに切断した際に切断面にｐｉ接合があるとｐｉ接合が崩れ、リーク電流が増加してしまうおそれがある。
【００３６】
ソース電極１５及びドレイン電極１６は、コンタクト抵抗を低減するために２ＤＥＧ層２１と直接接するように形成した。しかし、ソース電極１５及びドレイン電極１６を２ＤＥＧ層２１とオーミック接触させることができればどのような構成であってもよい。図１においては、ソース電極１５の底面とドレイン電極１６の底面とを同じ深さに形成する例を示している。しかし、ソース電極１５の深さとドレイン電極１６の深さは異なっていてもよい。ドレイン電極１６の深さを深くし、ドレイン電極１６の底面とバッファ層１２との距離を短くすると、ダイオード２２の逆耐圧は小さくなる。
【００３７】
なお、ドレイン電極１６の底面の面積をソース電極１５の底面の面積よりも大きくすれば、電流経路の断面積を大きくすることができる。つまり、アバランシェエネルギーを消費する体積を増大させることができるので、より大きなアバランシェエネルギー耐量を得ることができる。
【００３８】
図１においては、ソース電極１５は外部の配線により接地されている。しかし、ソースビアを用いてソース電極１５とバッファ層１２とを接続することにより、ソース電極１５を接地してもよい。通常、ソースビアは導電性基板１１と接続しなければならない。また、基板が絶縁性の場合には基板を貫通するソースビアを形成し、基板の裏面に形成した裏面電極等と接続しなければならない。しかし、本実施形態の電界効果トランジスタは、ソースビアをｐ型のバッファ層１２と接続すれば、ソース電極１５を接地することができる。このため、ソースビアを形成する場合にエッチング深さを浅くすることができ、工程時間を短縮したりコストを削減したりできるという利点も得られる。
【００３９】
導電性基板１１は、例えば、シリコン（Ｓｉ）又は炭化珪素（ＳｉＣ）とすればよい。また、ｎ型であってもｐ型であってもよい。さらに、図３に示すように、導電性基板１１に代えて高抵抗のＳｉ若しくはＳｉＣ又はサファイア等からなる絶縁性基板３１を用いてもよい。この場合には、ソース電極１５とバッファ層１２とをソースビア（ビアメタル）３２により接続すればよい。
【００４０】
ダイオード２２の逆方向耐圧は、ダイオード２２がない場合のドレイン電極１６とソース電極１５との間の逆方向耐圧よりも小さい場合、つまり、ドレイン電極１６から２ＤＥＧ層２１を通ってソース電極１５へ電流が流れる経路の耐圧よりも小さい。このため、誘導性負荷の逆起電力に起因する電流は、２ＤＥＧ層２１ではなく、ダイオード２２、ｐ型のバッファ層１２及びビアメタル３２を介してドレイン電極１６からソース電極１５へ流れる。この場合においても、電流経路の断面積は２ＤＥＧ層２１よりも遙かに大きくなる。従って、局所的な発熱を抑え、大きなアバランシェエネルギー耐量が得られる。
【００４１】
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図４は第２の実施形態に係るＨＦＥＴの断面構成を示している。図４において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００４２】
第２の実施形態の半導体装置は、図４に示すように導電性基板１１の上にバッファ層４２と、チャネル層１３と、バリア層１４とが順次形成されている。バリア層１４の上にはｐ型のＡｌＧａＮ層１７を介在させてゲート電極１８が形成されている。ゲート電極１８の両側方には、ソース電極１５とドレイン電極１６とが形成されている。ソース電極１５は、バリア層１４及びチャネル層１３を選択的に除去することにより、２ＤＥＧ層２１よりも深い位置に達するように形成された凹部に埋め込まれている。ドレイン電極１６は、ソース電極１５よりも深い位置に達するように形成された凹部に埋め込まれている。
【００４３】
ドレイン電極１６の底面の位置は、ドレイン基板間の耐圧が、ドレインソース間の耐圧よりも低くなるように設定されている。ドレイン基板間の耐圧は、各半導体層の結晶性の影響を受けるが、基本的にはドレイン電極１６の底面と導電性基板１１との間隔により決定される。具体的な間隔を決定するには詳細な設計が必要となるが、窒化物半導体の形成可能な膜厚及び一般的に必要とされる耐圧等から、０．５μｍ〜３μｍ程度となると考えられる。
【００４４】
例えば、定格電圧が３００Ｖの素子を実現するためには実力としての耐圧が４００Ｖ程度必要になる。つまり、ドレイン基板間の耐圧を４００Ｖにし、ドレインソース間の耐圧を４２０Ｖ程度とすればよい。この場合例えば、バッファ層４２を厚さが１μｍのアンドープのＡｌＧａＮとする。これにより、バッファ層４２部分における耐圧が約３００Ｖとなる。また、チャネル層１３を、厚さが２μｍのアンドープのＧａＮ層とし、ドレイン電極１６を形成する凹部の深さは１μｍとする。アンドープのＧａＮ層の耐圧は、結晶性にもよるが一般的には１μｍ当たり１００Ｖ程度となる。このため、ドレイン電極１６の底面からバッファ層４２までの距離を１μｍとすることにより、チャネル層１３部分における耐圧を約１００Ｖとすることができる。従って、ドレイン基板間の耐圧を約４００Ｖとすることができる。ドレインゲート間の耐圧は、ドレイン電極１６とゲート電極１８との間隔により容易に調整することができる。
【００４５】
本実施形態においては、ＧａＮからなるチャネル層１３の膜厚とＡｌＧａＮからなるバッファ層４２の膜厚とによって、ドレイン基板間の耐圧を確保している。ＡｌＧａＮはＧａＮと比べてバンドギャップが大きいため、同じ耐圧を実現するために必要な膜厚はＧａＮよりも薄くなる。従って、ＡｌＧａＮからなるバッファ層４２を設けることによりチャネル層１３のみによりドレイン基板間の耐圧を確保する場合よりも、基板上に成長させる半導体層の膜厚を薄くすることができる。これにより製造コストを低減できるという効果も得られる。なお、バッファ層４２は基板の上に形成できる範囲でバンドギャップができるだけ大きい材料により形成すればよい。
【００４６】
ドレイン基板間電流の立ち上がり電圧がドレインソース間電流の立ち上がり電圧よりも低い場合には、誘導性負荷の逆起電力に起因する電流をドレインソース間チャネルではなくドレイン基板間に流すことができ、アバランシェエネルギー耐量を大きくできる。しかし、ドレイン基板間電流の立ち上がり電圧により、電界効果トランジスタの耐圧が決まるため、ドレイン基板間電流の立ち上がり電圧は少なくとも１００Ｖ以上とし、３００Ｖ以上とすることが好ましい。
【００４７】
また、ドレイン基板間電流の立ち上がり電圧以上の電圧範囲においては、ドレイン基板間電流の傾きが、ドレインソース間電流の傾きと等しいかそれよりも大きいことが必要である。ドレイン基板間電流の傾きが、ドレインソース間電流の傾きよりも小さい場合には、ドレイン基板間の電流電圧曲線とドレインソース間の電流電圧曲線とが交差する電圧を超えるとドレイン基板間に電流が流れてしまうためである。
【００４８】
このように、ドレイン基板間の耐圧をドレインソース間の耐圧よりも低くすることにより、誘導性負荷の逆起電力に起因する電流をドレイン電極１６と導電性基板１１との間に流すことが可能となる。なお、ドレイン電極１６を形成する凹部を深くするのではなく、チャネル層１３の膜厚自体を薄くすることによりドレイン基板間の耐圧を調製することも可能である。しかし、この場合には、ゲート電極１８と導電性基板１１との間隔が短くなるため、ゲート容量が増加し、スイッチング速度の低下が生じるおそれがある。
【００４９】
また、図４においてはドレイン電極１６の底面はバッファ層４２に達していないが、必要な耐圧が得られるのであればバッファ層４２に達していてもよい。また、本実施形態においてもドレイン電極１６の底面の面積をソース電極１５の底面の面積よりも大きくすれば、アバランシェエネルギーを消費する体積を増大させることができるので、より大きなアバランシェエネルギー耐量を得ることができる。
【００５０】
第１及び第２の実施形態において示した各半導体層の材質及び膜厚は一例であり、必要とするＨＦＥＴの特性に応じて適宜変更してかまわない。例えば、チャネル層１３の膜厚は１μｍ〜３μｍ程度の範囲で適宜変更してかまわない。また、チャネル層１３がインジウム又はアルミニウムを含んでいてもよい。バリア層１４は、キャリア濃度が１×１０15ｃｍ-3〜１×１０17ｃｍ-3であるｎ-型層であってもよい。
【００５１】
ｐ型のＡｌＧａＮ層１７は、閾値電圧の調整のために設けている。必要がなければ省略してもよい。
【産業上の利用可能性】
【００５２】
本発明に係る電界効果トランジスタは、部品点数を増加させることなく、アバランシェエネルギー耐量が大きいヘテロ接合電界効果トランジスタを実現でき、特に、パワーデバイス等に用いる窒化物半導体を用いたヘテロ接合電界効果トランジスタ等として有用である。
【符号の説明】
【００５３】
１１      導電性基板
１２      バッファ層
１３      チャネル層
１４      バリア層
１５      ソース電極
１６      ドレイン電極
１７      ＡｌＧａＮ層
１８      ゲート電極
２１      ２ＤＥＧ層
２２      ダイオード
３１      絶縁性基板
３２      ビアメタル
４２      バッファ層
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電界効果トランジスタは、
導電性基板と、
前記導電性基板の上に下側から順次形成された、第１の窒化物半導体層及び該第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層と、
前記第１の窒化物半導体層における前記第２の窒化物半導体層との界面近傍に形成された２次元電子ガス層と電気的に接続されたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間に形成されたゲート電極とを備え、
ドレイン基板間電流の立ち上がり電圧は、ドレインゲート間電流の立ち上がり電圧及びドレインソース間電流の立ち上がり電圧よりも低い。
【請求項２】
請求項１に記載の電界効果トランジスタは、
前記導電性基板と、前記第１の窒化物半導体層との間に形成されたｐ型の窒化物半導体層をさらに備えている。
【請求項３】
請求項２に記載の電界効果トランジスタにおいて、
前記ｐ型の窒化物半導体層は、バッファ層である。
【請求項４】
請求項２に記載の電界効果トランジスタは、
前記ソース電極と、前記ｐ型の窒化物半導体層とを接続するビアメタルをさらに備えている。
【請求項５】
請求項１に記載の電界効果トランジスタにおいて、
前記ドレイン電極は、底面が前記２次元電子ガス層よりも下側の位置に到達し且つ前記導電性基板と接していない。
【請求項６】
請求項５に記載の電界効果トランジスタにおいて、
前記ドレイン電極の底面は、前記ソース電極の底面よりも下側に位置している。
【請求項７】
請求項１に記載の電界効果トランジスタにおいて、
前記ドレイン電極の底面の面積は、前記ソース電極の底面の面積よりも大きい。
【請求項８】
電界効果トランジスタは、
絶縁性基板と、
前記絶縁性基板の上に形成されたｐ型の窒化物半導体層と、
前記ｐ型の窒化物半導体層の上に下側から順次形成された、第１の窒化物半導体層及び該第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層と、
前記第１の窒化物半導体層における前記第２の窒化物半導体層との界面近傍に形成された２次元電子ガス層と電気的に接続されたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と、
前記ソース電極と前記ｐ型の窒化物半導体層とを接続するビアメタルとを備え、
前記第１の窒化物半導体層と前記ｐ型の窒化物半導体層との界面に形成されたダイオードの逆方向耐圧は、前記ドレイン電極から前記２次元電子ガス層を介して前記ソース電極へ電流が流れる経路の耐圧よりも小さい。
【請求項９】
請求項８に記載の電界効果トランジスタにおいて、
前記ｐ型の窒化物半導体層は、バッファ層である。
【請求項１０】
請求項８に記載の電界効果トランジスタにおいて、
前記ドレイン電極の底面の面積は、前記ソース電極の底面の面積よりも大きい。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
2010021099.tif 000011
2010021099.tif 000012
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