(57)【要約】  高周波用トランジスタは、ソース電極（３）と、ドレイン電極（２）と、ゲート電極（１）と、ゲート電極（１）に電圧を印加するゲート駆動配線（１２）とを有し、ゲート電極（１）とゲート駆動配線（１２）との間にインピーダンス調整回路（４）が接続され、インピーダンス調整回路（４）からゲート電極（１）との接続点を見たときのゲート電極（１）の特性インピーダンスがＺ１であり、インピーダンス調整回路（４）からゲート駆動配線（１２）との接続点を見たときのゲート駆動配線（１２）の特性インピーダンスがＺ２であり、インピーダンス調整回路（４）の特性インピーダンスＸはＺ１とＺ２の間の値である。
2018155668.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたソース電極と、
前記半導体基板上に形成されたドレイン電極と、
前記半導体基板上に形成されたゲート電極と、
前記ゲート電極に電圧を印加するためのゲート駆動配線と、
前記ゲート電極と前記ゲート駆動配線との間に接続されたインピーダンス調整回路とを備え、
前記インピーダンス調整回路から前記ゲート電極との接続点を見たときの前記ゲート電極の特性インピーダンスがＺ１であり、
前記インピーダンス調整回路から前記ゲート駆動配線との接続点を見たときの前記ゲート駆動配線の特性インピーダンスがＺ２であり、
前記インピーダンス調整回路の特性インピーダンスＸはＺ１とＺ２の間の値をもつ
高周波用トランジスタ。
【請求項２】
前記特性インピーダンスＸは、
Ｘ＜（Ｚ１＋Ｚ２）＊１／２を満たす
請求項１に記載の高周波用トランジスタ。
【請求項３】
前記インピーダンス調整回路は、
特性インピーダンスがＸ１である第１のインピーダンス回路と、
特性インピーダンスが前記特性インピーダンスＸ１より大きいＸ２である第２のインピーダンス回路との直列回路であり、
前記特性インピーダンスＺ１と前記特性インピーダンスＺ２の内、値が小さい方をＺｓ、値が大きい方をＺｂとしたとき、
前記特性インピーダンスＸ１と前記特性インピーダンスＸ２は、
Ｘ１≦Ｚｓ＋（Ｚｂ−Ｚｓ）＊１／３、Ｘ２≦Ｚｓ＋（Ｚｂ−Ｚｓ）＊２／３を満たし、
前記第１のインピーダンス回路は、前記ゲート電極と前記ゲート駆動配線の内、前記特性インピーダンスの値がＺｓの方に接続され、
前記第２のインピーダンス回路は、前記ゲート電極と前記ゲート駆動配線の内、前記特性インピーダンスの値がＺｂの方に接続される
請求項１に記載の高周波用トランジスタ。
【請求項４】
前記高周波用トランジスタは、複数の前記インピーダンス調整回路を備え、
前記ゲート電極は前記ゲート駆動配線と複数個所の各々で１つの前記インピーダンス調整回路を介して接続される
請求項１から３のいずれか１項に記載の高周波用トランジスタ。
【請求項５】
前記高周波用トランジスタは、前記ゲート駆動配線に信号を伝達するゲートバス線を有し、
前記ゲート電極の末端部の内、前記ゲートバス線に近い側の末端部が１つの前記インピーダンス調整回路を介して前記ゲート駆動配線に接続され、
前記ゲート電極の末端部の内、前記ゲートバス線に遠い側の末端部が他の１つの前記インピーダンス調整回路を介して前記ゲート駆動配線に接続されている
請求項４に記載の高周波用トランジスタ。
【請求項６】
前記ゲート駆動配線に信号を伝達するゲートバス線を有し、
前記ゲート電極の末端部の内、前記ゲートバス線に近い側の末端部が１つの前記インピーダンス調整回路を介して前記ゲート駆動配線に接続され、
前記ゲート電極の末端部以外の個所が他の１つの前記インピーダンス調整回路を介して前記ゲート駆動配線に接続されている
請求項４に記載の高周波用トランジスタ。
【請求項７】
前記高周波用トランジスタは、
複数の前記ゲート電極と、
複数の前記インピーダンス調整回路と、
前記ゲート駆動配線に信号を伝達するゲートバス線とを有し、
複数の前記ゲート電極は、各々離間して一直線上に並び、
複数の前記ゲート電極各々の末端部の内、前記ゲートバス線に近い側の末端部の各々が１つの前記インピーダンス調整回路を介して前記ゲート駆動配線に接続されている
請求項１から３のいずれか１項に記載の高周波用トランジスタ。
【請求項８】
前記半導体基板の２つの主面のうち前記インピーダンス調整回路が形成された面と反対側の面に形成された接地用導体膜と、
前記ソース電極と同電位のソース電位層とを備え、
前記ソース電位層は、前記ゲート電極上方と前記インピーダンス調整回路上方の両方に形成されている
請求項１から３のいずれか１項に記載の高周波用トランジスタ。
【請求項９】
前記インピーダンス調整回路はストリップ線を有し、
前記ストリップ線の線幅Ｗ、および、前記ストリップ線と前記ソース電位層との距離Ｈは、０．５≦Ｗ／Ｈ≦５０を満たす
請求項８に記載の高周波用トランジスタ。
【請求項１０】
前記半導体基板の２つの主面のうち前記インピーダンス調整回路が形成された面と反対側の面に形成された接地用導体膜を備え、
前記ゲート電極上方と前記インピーダンス調整回路上方のいずれにも前記ソース電極と同電位のソース電位層を有しない
請求項１から３のいずれか１項に記載の高周波用トランジスタ。
【請求項１１】
前記インピーダンス調整回路はマイクロストリップ線を有し、
前記マイクロストリップ線の線幅Ｗ、および、前記マイクロストリップ線と前記接地用導体膜との距離Ｈは、０．０２５≦Ｗ／Ｈ≦１．２を満たす
請求項１０に記載の高周波用トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、高周波用トランジスタに関し、電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）型の高周波用トランジスタに関する。
【背景技術】
【０００２】
図１は、特許文献１に記載されたＦＥＴを示す平面図である。【０００３】
特許文献１のＦＥＴは、図１に示すように、作動ゲート部分８０７ｏと、ドレイン電極８０６と、ソース電極８０５と、ゲート供給部分８０７ｓと、クロス接続部８０７ｃとを備えている。【０００４】
ＦＥＴとして、作動ゲート部分８０７ｏはドレイン電極８０６とソース電極８０５に挟まれるように構成される。また、ゲート供給部分８０７ｓはソース電極８０５と並走配置され、作動ゲート部分８０７ｏとゲート供給部分８０７ｓによりソース電極８０５を挟むように構成される。さらに、作動ゲート部分８０７ｏは複数のクロス接続部８０７ｃによりゲート供給部分８０７ｓと複数の箇所で接続された構成となる。【０００５】
特許文献１では、ゲート供給部分８０７ｓはドレイン電極８０６と同等の抵抗成分の低い配線で構成される。このゲート供給部分８０７ｓを作動ゲート部分８０７ｏと複数箇所で接続することで、細長いストリップ線路構造の作動ゲート部分８０７ｏを縦方向に増やした際の抵抗成分の増加を抑制するとともに、作動ゲート部分８０７ｏとドレイン電極の位相差の拡大を低減し、作動ゲート部分８０７ｏによる総ゲート幅の拡大を図っている。【０００６】
図２は、特許文献２に記載された（ａ）マイクロ波トランジスタと（ｂ）ゲート構造とを示す平面図である。【０００７】
このマイクロ波トランジスタとしてのＦＥＴは、図２の（ａ）および（ｂ）に示すように、ゲートフィンガー９０５と、ゲートのバスライン９０４と、ゲートの入力点９０８と、ゲートのバイパス線９０７と、ソース９０２と、ドレインの出力点９０９とを備えている。【０００８】
ＦＥＴとして、ゲートフィンガー９０５はドレイン９０１のフィンガーとソース９０２のフィンガーとに挟まれるように構成される。ゲートフィンガー９０５は、ゲートのバスライン９０４から伸びる櫛状に構成される。このゲートのバスライン９０４が２段で構成されることでゲートフィンガー９０５が縦方向に２本備えられた構成となる。さらに、ゲートのバスライン９０４の中央部から接続されるゲートフィンガー９０５までの距離が離れるほどに、ゲートフィンガー９０５の長さを短くする構成となる。【０００９】
特許文献２では、ゲートのバスライン９０４を２段にすることで、１段で構成される際の横方向の拡がりを半分に抑えている。さらに、特許文献２では、ゲートのバスライン９０４の中央部からゲートフィンガー９０５までの距離に応じたゲートフィンガー９０５の長さの調整により、各ゲートフィンガー９０５の先端同士での位相差を無くすことを図っている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特許第１３０５９７５号公報
【特許文献２】特許第２７３９８５１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１および特許文献２のＦＥＴでは、ゲート入力における不整合損失が大きいという問題がある。また、ゲートとドレインの位相差が生じ易いという問題もある。【００１２】
そこで、本開示の目的は、フィンガーを縦方向に増加させて総ゲート幅を拡大した高周波用トランジスタであっても、ゲートへの入力不整合損失の抑制と、ゲートとドレインの位相差の抑制とを行い、高い利得性能と、高い効率特性とを実現できる高周波用トランジスタを提供することにある。
【課題を解決するための手段】
【００１３】
上記課題を解決するため、本開示の一態様における高周波用トランジスタは、半導体基板と、半導体基板上に形成されたソース電極と、半導体基板上に形成されたドレイン電極と、半導体基板上に形成されたゲート電極と、ゲート電極に電圧を印加するためのゲート駆動配線と、ゲート電極とゲート駆動配線との間に接続されたインピーダンス調整回路とを備え、インピーダンス調整回路からゲート電極との接続点を見たときのゲート電極の特性インピーダンスがＺ１であり、インピーダンス調整回路からゲート駆動配線との接続点を見たときのゲート駆動配線の特性インピーダンスがＺ２であり、インピーダンス調整回路の特性インピーダンスＸはＺ１とＺ２の間の値をもつ。
【発明の効果】
【００１４】
本開示の高周波用トランジスタによれば、フィンガーを縦方向に増加させて総ゲート幅を拡大した高周波用トランジスタであっても、ゲートへの入力不整合損失の抑制と、ゲートとドレインの位相差の抑制とを行い、利得性能と効率特性を向上させることが実現できる。
【図面の簡単な説明】
【００１５】
【図１】図１は、特許文献１に記載されたＦＥＴの構成を示す図である。
【図２】図２は、特許文献２に記載された（ａ）マイクロ波トランジスタと（ｂ）ゲート構造とを示す平面図である。
【図３】図３は、第１実施形態における高周波用トランジスタの構成例を示す平面模式図である。
【図４Ａ】図４Ａは、第１実施形態における高周波用トランジスタのＩＶＡ−ＩＶＡ線の断面を示す図である。
【図４Ｂ】図４Ｂは、第１実施形態における高周波用トランジスタのＩＶＢ−ＩＶＢ線の断面を示す図である。
【図５】図５は、第１実施形態におけるインピーダンス調整回路の特性インピーダンスＸに対する不整合損失の大きさを設定するための図である。
【図６】図６は、ゲート電極とドレイン電極との位相差に対するドレイン出力信号の損失を示す図である。
【図７Ａ】図７Ａは、第２実施形態における直列接続された（ｎ−１）個のインピーダンス回路で構成されたインピーダンス調整回路の構成例を示す平面図である。
【図７Ｂ】図７Ｂは、図７ＡのＶＩＩＢ−ＶＩＩＢ線での断面を示す断面図である。
【図８】図８は、第２実施形態におけるインピーダンス調整回路に属する各インピーダンス回路の特性インピーダンスを最適化した場合の、インピーダンス回路の個数に対する不整合損失の大きさを示す図である。
【図９Ａ】図９Ａは、第２実施形態における直列接続された２個のインピーダンス回路で構成されたインピーダンス調整回路の構成例を示す平面図である。
【図９Ｂ】図９Ｂは、図９ＡのＩＸＢ−ＩＸＢ線での断面を示す断面図である。
【図１０】図１０は、第２実施形態におけるインピーダンス調整回路のストリップ線路構造の配線において、線幅と誘電体膜の厚みとの比Ｗ／Ｈに対する、特性インピーダンスの大きさを示す図である。
【図１１】図１１は、第３実施形態における高周波用トランジスタの構成例を示す平面模式図である。
【図１２】図１２は、フィンガーの長さに対して、ドレインフィンガーに生じる位相差とゲートフィンガーに生じる位相差とを示した図である。
【図１３】図１３は、第４実施形態における高周波用トランジスタのＦＥＴの平面模式図である。
【図１４】図１４は、フィンガーの長さに対して、ドレインフィンガーに生じる位相差とゲートフィンガーに生じる位相差とを示した図である。
【図１５】図１５は、第５実施形態における高周波用トランジスタの構成例を示す平面模式図である。
【図１６Ａ】図１６Ａは、第５実施形態における高周波用トランジスタのＸＶＩＡ−ＸＶＩＡ線の断面を示す図である。
【図１６Ｂ】図１６Ｂは、第５実施形態における高周波用トランジスタのＸＶＩＢ−ＸＶＩＢ線の断面を示す図である。
【図１７】図１７は、第５実施形態におけるインピーダンス調整回路の特性インピーダンスＸを設定するための図である。
【図１８】図１８は、第５実施形態におけるインピーダンス調整回路のマイクロストリップ線路構造の配線において、線幅と誘電体膜の厚みとの比Ｗ／Ｈに対する、特性インピーダンスの大きさを示した図である。
【図１９】図１９は、第５実施形態における図１５とは別構成の高周波用トランジスタの構成例を示す平面模式図である。
【図２０】図２０は、第５実施形態における図１５、図１９とは別構成の高周波用トランジスタの構成例を示す平面模式図である。
【図２１】図２１は、第６実施形態における高周波用トランジスタの構成例を示す平面模式図である。
【図２２】図２２は、第７実施形態における高周波用トランジスタの構成例を示す平面模式図である。
【発明を実施するための形態】
【００１６】
（本開示の基礎となった知見）
本発明者らは、「背景技術」の欄において記載したＦＥＴ特に高周波用トランジスタに関し、以下の問題が生じることを見出した。
【００１７】
特許文献１の図１に示す構成では、ゲート供給電圧はゲート供給部分８０７ｓからクロス接続部８０７ｃを介して作動ゲート部分８０７ｏに供給される。これらゲート供給部分８０７ｓと、クロス接続部８０７ｃと、作動ゲート部分８０７ｏは、メタルで構成された分布定数線路として扱え、線路上を進む交流信号の電圧と電流の比で表わされる特性インピーダンスＺｏを有する。線路が無損失の条件では、特性インピーダンスＺｏは、式（１）で表わされる。
【００１８】
【数１】
2018155668.tif 000003
【００１９】
ここで、Ｌ、Ｃは、それぞれ分布定数線路の単位長さあたりの直列インダクタンス成分、並列キャパシタンス成分を表わす。
【００２０】
また、単位長さあたりのＬとＣは、線路の幅（Ｗ）と、線路と電界結合する導体との間にある誘電体の厚み（Ｈ）と、この誘電体の実効誘電率（εre）により決まり、例えば、マイクロストリップ線路構造における特性インピーダンスＺｏは、Ｗ／Ｈ＜１のときは式（２）で表され、Ｗ／Ｈ＞１のときは式（３）で表わされる。
【００２１】
【数２】
2018155668.tif 000004
【００２２】
【数３】
2018155668.tif 000005
【００２３】
図１の作動ゲート部分８０７ｏは、ゲート効果を出すために非常に細長い形状の線路であり、マイクロ波帯のＦＥＴでは通常１μｍ以下程度の幅である。また、この作動ゲート部分８０７ｏとマイクロストリップ線路構造として電界結合の関係にある導体は、上下方向の近接には無く、下方向の通常１００〜２００μｍ離れた距離にあるＦＥＴが搭載される半導体基板の裏面の導体膜となる。この構造では、線路と導体の間のキャパシタンス成分は非常に小さくなり、図１の作動ゲート部分８０７ｏの特性インピーダンスは、式（２）より１５０Ωを超える値を有する。
【００２４】
図１のゲート供給部分８０７ｓは、ドレイン電極８０６と同等の構成であることから、線路の幅は抵抗損失が問題にならない程度であり１５μｍ程度である。また、ゲート供給部分８０７ｓは、上下方向の近接に導体はないことから、作動ゲート部分８０７ｏと同様にＦＥＴが搭載される半導体基板の裏面の導体膜との電界結合を考えればよい。従って、図１のゲート供給部分８０７ｓの特性インピーダンスは、式（２）より、９０Ωを超える値を有する。
【００２５】
図１のゲートのクロス接続部８０７ｃは、ゲート供給部分８０７ｓと同程度の線幅であり、ソース電極８０５を跨いでゲート供給部分８０７ｓと作動ゲート部分８０７ｏを接続しており、ゲートのクロス接続部８０７ｃとソース電極８０５との間には厚み１μｍ程度の誘電体膜が存在する。従って、図１のゲートのクロス接続部８０７ｃの特性インピーダンスは、式（３）より、１２Ω以下の値を有する。
【００２６】
特許文献１の図１の構成において、ゲートのクロス接続部８０７ｃが作動ゲート部分８０７ｏと、ゲート供給部分８０７ｓとで接続する点は、各線路途中のＴ分岐点となることから、ゲートのクロス接続部８０７ｃから見た各Ｔ分岐点の特性インピーダンスは、各線路の特性インピーダンスの半値となる。従って、作動ゲート部分８０７ｏのＴ分岐点は７５Ω以上、ゲート供給部分８０７ｓのＴ分岐点は４５Ω以上、ゲートのクロス接続部８０７ｃは１２Ω以下の特性インピーダンスとなる。
【００２７】
これらの異なる特性インピーダンスの接続点においては、特性インピーダンスの差が大きいほど、接続点での反射係数が高くなり、進行する信号は接続面で多くが反射されることで損失が大きくなる。例えば、図１の一つのゲートのクロス接続部８０７ｃにおいては、作動ゲート部分８０７ｏとゲート供給部分８０７ｓとの各接続点での不整合損失を、式（５）により計算できる。
【００２８】
式（４）および、式（５）は、異なる特性インピーダンスをＺ１とＺ２とし、Ｚ１とＺ２の接続点における反射係数をΓとし、接続点の不整合損失をＭ[ｄＢ]とする。
【００２９】
【数４】
2018155668.tif 000006
【００３０】
【数５】
2018155668.tif 000007
【００３１】
式（５）から、作動ゲート部分８０７ｏとゲートのクロス接続部８０７ｃの不整合損失が３．２３[ｄＢ]、ゲート供給部分８０７ｓとゲートのクロス接続部８０７ｃの不整合損失が１．７７[ｄＢ]となり、合計５．０[ｄＢ]もの不整合損失がある。この不整合損失は全周波数帯に対して発生するものであるため、ＦＥＴにおいて基本波入力信号を損失させることから利得性能を悪化させ、入力側の２次高調波制御が有効に機能しないといった問題がある。
【００３２】
また、図１の構成は、作動ゲート部分８０７ｏとドレイン電極８０６の位相差を抑制する効果は大きいが、完全に位相差をゼロにすることはできない課題がある。これは、作動ゲート部分８０７ｏとゲートのクロス接続部８０７ｃとの接続点においては、作動ゲート部分８０７ｏの始点からその接続点までの位相差が存在するため、作動ゲート部分８０７ｏを縦方向に積む毎に前記位相差が積み重なり、ドレイン電極８０６との位相差が増加しＦＥＴの効率特性を向上させることができないという問題がある。
【００３３】
さらに、特許文献２においても、特許文献１と同様に、特性インピーダンスの不整合損失の課題がある。
【００３４】
特許文献２の図２の構成では、ゲートフィンガー９０５の特性インピーダンスは、特許文献１の構成と同様に１５０Ω程度であり、ゲート電極パッド１３から各ゲート駆動配線の中央を貫くバイパス線９０７は８５Ω程度となる。ゲートのバスライン９０４においては、ソース電極パッド側のゲートのバスライン９０４はソースフィンガー３１と被る構成であり、特許文献１と同様に特性インピーダンスは１２Ω以下程度となる。また、ゲートのバスライン９０４は、ゲートフィンガー９０５およびバイパス線９０７の各端点に接続するため、ゲートのバスライン９０４から見た各々の特性インピーダンスは各々の配線の特性インピーダンスに等しいため、式（５）から、ゲートフィンガー９０５とゲートのバスライン９０４の不整合損失が５．６[ｄＢ]、ゲートのバスライン９０４とバイパス線９０７の不整合損失が３．６[ｄＢ]となり、合計９．２[ｄＢ]もの不整合損失がある。このように、特許文献２においても、特許文献１と同様の不整合損失の問題がある。
【００３５】
また、図２の構成では、位相調整のためゲートのバスライン９０４の端点に位置するゲートフィンガー９０５の長さを短くしているが、この方法では、ゲートフィンガー９０５を短くした箇所は非駆動の無駄なエリアとなり、面積利用率を低下させることになる。
【００３６】
さらに、図２の構成の各段のゲートのバスライン９０４は、ソース９０２を構成するフィンガーとの被り方が異なる構造であることから、ソース９０２を構成するフィンガーと被るゲートのバスライン９０４の位相回転量が増えることによる、１段目と２段目の位相差が発生するという問題がある。従って、同じドレイン９０１を構成するフィンガーには、前記の位相差がドレイン９０１を構成するフィンガーとの位相差に繋がり、ＦＥＴの効率特性を向上させることができないという問題がある。
【００３７】
以上より、本開示の目的は、フィンガーを縦方向に増加させて総ゲート幅を拡大した高周波用トランジスタであっても、配線からゲートへの入力不整合損失の抑制と、ゲートとドレインの位相差の抑制とを行い、高い利得性能と、高い効率特性とを実現できる高周波用トランジスタを提供することにある。
【００３８】
上記課題を解決するため本開示の一態様における高周波用トランジスタは、半導体基板と、前記半導体基板上に形成されたソース電極と、前記半導体基板上に形成されたドレイン電極と、前記半導体基板上に形成されたゲート電極と、前記ゲート電極に電圧を印加するためのゲート駆動配線と、前記ゲート電極と前記ゲート駆動配線との間に接続されたインピーダンス調整回路とを備える。前記インピーダンス調整回路から前記ゲート電極との接続点を見たときの前記ゲート電極の特性インピーダンスがＺ１であり、前記インピーダンス調整回路から前記ゲート駆動配線との接続点を見たときの前記ゲート駆動配線の特性インピーダンスがＺ２であり、前記インピーダンス調整回路の特性インピーダンスＸはＺ１とＺ２の間の値をもつ。
【００３９】
これによれば、ゲート電極への入力不整合損失の抑制と、ゲート電極とドレイン電極の位相差の抑制とを行い、高い利得性能と、高い効率特性とを実現できる。
【００４０】
以下に、本開示における実施の形態により詳細に説明する。
【００４１】
なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００４２】
（第１実施形態）
図３は第１実施形態における高周波用トランジスタの平面模式図である。また、図４Ａは図３のＩＶＡ−ＩＶＡ線の断面を示す図である。図４Ｂは図３のＩＶＢ−ＩＶＢ線の断面を示す図である。図３は、１つの高周波用トランジスタとして形成され、あるいは、マルチフィンガータイプの高周波用トランジスタ（例えば、図２１、図２２参照）の一部分として形成されてもよい。図３、図４Ａおよび図４Ｂに示すように、この高周波用トランジスタはＦＥＴであって、ゲート電極１、ゲート駆動配線１２、ドレイン電極２、ソース電極３、ソースフィールドプレート３３、インピーダンス調整回路４、接地用導体膜５、誘電体膜６、半導体基板７および保護膜８を備える。
【００４３】
ゲート電極１は、半導体基板７上に形成され、１つ以上のゲートフィンガー１１から構成される。
【００４４】
ゲート駆動配線１２は、インピーダンス調整回路４を介してゲート電極１に電圧を印加する。
【００４５】
ドレイン電極２は、半導体基板７上に形成され、ドレインフィンガー２１およびドレイン電極パッドを含む。
【００４６】
ソース電極３は、半導体基板７上に形成され、ソースフィンガー３１、ソース電極パッド３２、ソースフィールドプレート３３を含む。
【００４７】
ソースフィールドプレート３３は、ソース電極３と電気的に接続され、ゲートフィンガー１１を覆うように形成される。
【００４８】
インピーダンス調整回路４は、ゲート電極１（ここではゲートフィンガー１１）とゲート駆動配線１２との間に接続され、ゲートフィンガー１１とゲート駆動配線１２とのインピーダンス不整合による損失を抑制し、ゲート電極１とドレイン電極２との位相差を抑制するために設けられている。そのため、インピーダンス調整回路４の特性インピーダンスＸは、Ｚ１とＺ２の間の値に設定される。ここで、Ｚ１は、インピーダンス調整回路４からゲート電極１との接続点を見たときのゲート電極１の特性インピーダンスである。Ｚ２は、インピーダンス調整回路４からゲート駆動配線１２との接続点を見たときのゲート駆動配線１２の特性インピーダンスである。これにより、ゲートフィンガー１１とゲート駆動配線１２とをインピーダンス調整回路４を介さずに直接接続した場合と比べて、不整合損失を抑制することができ、ゲート電極１とドレイン電極２との位相差の抑制を容易にする。
【００４９】
また、インピーダンス調整回路４は、ストリップ線４１を有するストリップ線路構造になっている。すなわち、ストリップ線４１は、上下方向に存在するグラウンドプレーン（図４Ａ、図４Ｂではソース電位層と接地用導体膜５）によって挟まれ、このグラウンドプレーンと電磁結合した伝送路を形成する。ここでいうソース電位層は、ソース電極３と同電位の構成要素の総称であり、ソース電極３、ソースフィールドプレート３３、ソースフィンガー等を含む。ソース電極３（ソース電位層）はビアホール３４を介して接地用導体膜５と接続され接地電位になっている。
【００５０】
接地用導体膜５は、接地電位のグラウンド層であり、ビアホール３４を介してソース電極３に接続される。
【００５１】
半導体基板７は、半導体層およびエピタキシャル層よりなる。
【００５２】
さらに第１実施形態のゲート電極１は、ソース電極３と電気的に接続されたソースフィールドプレート３３を被る構造を有する。また、ソース電極３はビアホール３４を介して半導体基板７の裏面に形成された接地用導体膜５と電気的に接続する構造である。つまり、ゲート電極１はストリップ線構造を構成する。なお、ソースフィールドプレート３３は、ゲート電極１と完全に被る必要はなく、ゲート電極１と強い電界結合の影響を与える近接した位置でもよい。
【００５３】
図３に示す高周波用トランジスタは、複数のインピーダンス調整回路４を備えている。ゲート電極１はゲート駆動配線１２と複数個所の各々で１つのインピーダンス調整回路４を介して接続されている。すなわち、ゲートフィンガー１１上の始点と２箇所のＴ型分岐点の計３箇所の接続点と、ゲート駆動配線１２上の２箇所のＴ型分岐点と終点の計３箇所の接続点とが、３つのインピーダンス調整回路４を介して接続している。ここで、ゲートフィンガー１１の始点は、ゲートフィンガー１１の２つの末端部の内、ゲートバス線１６に近い側の末端部をいう。ゲート駆動配線１２の終点は、ゲート駆動配線１２の２つの末端部の内、ゲートバス線１６から遠い側の末端部をいう。
【００５４】
図３に示すドレインフィンガー２１は、高周波用トランジスタの特性の悪化を避けるため、余計な出力容量を付加しないようゲート電極１やソース電極３と被る構成はとらない。図４Ａ、図４Ｂに示すように、ドレインフィンガー２１は、ストリップ線路構造ではなく、半導体基板７の裏面にある接地用導体膜５を下方のグラウンドプレーンとし、上方にグラウンドプレーンを持たないマイクロストリップ線路構造をとる。そのため、ドレインフィンガー２１の特性インピーダンスは、式（２）より高い値を有する。さらに、容量付加も小さいためドレインフィンガー２１の始点から終点までの位相回転量を少なく抑えることができる。
【００５５】
図３に示すゲート電極１は、ＦＥＴのゲート効果を出すために非常に細く構成されるが、ソースフィールドプレート３３の影響により容量付加が非常に大きくなる。そのため、ゲート電極１の特性インピーダンスＺ１は、式（２）および（３）から非常に小さな値となる。また、同様の影響により位相回転量も非常に多くなる。
【００５６】
図３に示すゲート駆動配線１２は、ゲート電極１へ印加する信号の電圧降下や位相回転を抑えるため、ドレイン電極２に似たマイクロストリップ線路の構成をとる。そのため、ゲート駆動配線１２の特性インピーダンスＺ２は、ドレイン電極２と同様に高い値を有し、位相回転量は少なく抑えられる。
【００５７】
次に、これらの異なる特性インピーダンスＺ１、Ｚ２の配線を、インピーダンス調整回路４を介して接続することにより、不整合損失を抑える原理について記載する。
【００５８】
例えば、ゲートフィンガー１１の特性インピーダンスが１０Ω、ゲート駆動配線１２の特性インピーダンスが８５Ωを有するものとする。図３に示すゲート駆動配線１２の終点と、ゲートフィンガー１１のＴ型分岐点とを接続させる場合、ゲート駆動配線１２側から見たゲートフィンガー１１のＴ型分岐点の特性インピーダンスＺ１はゲートフィンガーの特性インピーダンスの半分の５Ωとなる。また、ゲートフィンガー１１のＴ型分岐点からみたゲート駆動配線１２の終点の特性インピーダンスＺ２は、ゲート駆動配線１２の特性インピーダンスの８５Ωに一致する。この特性インピーダンスＺ２の８５Ωと特性インピーダンスの５Ωの接続点とが直接接続された場合の不整合損失は、６．８ｄＢである。
【００５９】
図５は、第１実施形態におけるインピーダンス調整回路４の特性インピーダンスＸに対する不整合損失の大きさを設定するための図である。
【００６０】
同図において、Ｚ１は、インピーダンス調整回路４からゲート電極１（ゲートフィンガー１１）との接続点（第１接続点とする）を見たときのゲートフィンガー１１の第１接続点の特性インピーダンスであり、ここでは、上記のＴ型分岐点のように５オームとする。
【００６１】
Ｚ２は、インピーダンス調整回路４からゲート駆動配線１２との接続点（第２接続点とする）を見たときのゲート駆動配線の第２接続点の特性インピーダンスであり、８５オームとする。
【００６２】
白丸印の曲線は、インピーダンス調整回路４が特性インピーダンスＺ２と同じ値の特性インピーダンスＺｏ＝８５オームをもつ場合に、式（５）により計算された不整合損失を表している。すなわち、第１接続点では特性インピーダンスＺ１（＝５オーム）のゲートフィンガー１１のＴ型分岐点と特性インピーダンスＺｏ（＝８５オームの）インピーダンス調整回路４とが接続される。その結果、第１接続点ではインピーダンス不整合によって６．８ｄＢの不整合損失が生じている。第２接続点では、特性インピーダンスＺｏ（＝８５オーム）のインピーダンス調整回路４と特性インピーダンスＺ２（＝８５オーム）のゲート駆動配線１２の終点とが接続される。その結果、第２接続点ではインピーダンス整合しているので不整合損失が生じない（０ｄＢの不整合損失）。
【００６３】
黒四角印の曲線は、インピーダンス調整回路４が特性インピーダンスＺ１と同じ値の特性インピーダンスＺｏ＝５オームをもつ場合に、式（５）により計算された不整合損失を表している。すなわち、第１接続点では特性インピーダンスＺ１（＝５オーム）のゲートフィンガー１１のＴ型分岐点と特性インピーダンスＺｏ（＝５オーム）のインピーダンス調整回路４とが接続される。その結果、第１接続点ではインピーダンス整合しているので、不整合損失が生じない（０ｄＢの不整合損失）。第２接続点では、特性インピーダンスＺｏ（＝５オーム）のインピーダンス調整回路４と特性インピーダンスＺ２（＝８５オーム）のゲート駆動配線１２の終点とが接続される。その結果、第２接続点ではインピーダンス不整合によって６．８ｄＢの不整合損失が生じている。
【００６４】
黒三角印の曲線は、白丸印の曲線と黒四角印の曲線とを加算した合計損失を示し、インピーダンス調整回路４の特性インピーダンスＸが横軸の値であるときの不整合損失を表している。
【００６５】
Ｘａは、黒三角印の曲線が示す不整合損失の最小値を示す。
【００６６】
図５の不整合損失の合計値（黒三角印の曲線）に示すように、インピーダンス調整回路４の特性インピーダンスＸの値が接続する特性インピーダンスの範囲（５Ω≦Ｘ≦８５Ω）において、インピーダンス調整回路４と特性インピーダンス８５Ωおよび５Ωとの各々の不整合損失の合計は、特性インピーダンス８５Ωと５Ωを直接接続した際の不整合損失である６．８ｄＢより小さな値となる。
【００６７】
このように、インピーダンス調整回路４側から見たゲートフィンガー１１とゲート駆動配線１２の各接続点の特性インピーダンスがＺ１とＺ２のとき、インピーダンス調整回路４の特性インピーダンスＸをＺ１とＺ２の間の値に調整することで、Ｚ１とＺ２を直接接続した場合より不整合損失を抑制することができる。
【００６８】
また、高周波用トランジスタのゲート電極１の入力インピーダンスはマイクロ波以上の高周波領域においては、数Ω以下と非常に低いインピーダンスである。従って、特性インピーダンスの整合の調整においては、できるだけ低い特性インピーダンス範囲に収めることは所望の基本波周波数帯のインピーダンス整合においては有利に働く。そこで、インピーダンス調整回路４の特性インピーダンスＸの調整範囲について次に説明する。
【００６９】
図５の不整合損失の最小値は、インピーダンス調整回路４の特性インピーダンスＸが２０．６Ωのときである。特性インピーダンスＸａが、異なる特性インピーダンスのＺ１とＺ２の配線間に接続され、不整合損失を最小とする条件は、式（６）で示される。
【００７０】
また、異なる特性インピーダンスＺ１とＺ２の合計値の半分Ｘｂは、式（７）で示される。
【００７１】
Ｘａ＝（Ｚ１＊Ｚ２）＾（１／２）      ・・・・・（６）
Ｘｂ＝（Ｚ１＋Ｚ２）＊１／２          ・・・・・（７）
【００７２】
ここで、Ｘａ≦Ｘｂであるので、異なる特性インピーダンスＺ１とＺ２の合計値の半分Ｘｂ以下、つまりインピーダンス調整回路４の特性インピーダンスＸをＺ１とＺ２の中間値以下に調整することで、特性インピーダンスの不整合損失の最小点を外すことなく、インピーダンス調整回路４の調整範囲を低いインピーダンス側に絞り込んだ設定を行うことができる。例えば、インピーダンス調整回路４の特性インピーダンスＸは、式（７ａ）を満たせばよい。
【００７３】
Ｘ＜（Ｚ１＋Ｚ２）＊１／２            ・・・・・（７ａ）
【００７４】
前記の８５Ωと５Ωの特性インピーダンスにおいては、インピーダンス調整回路４の特性インピーダンスＸを５Ω≦Ｘ≦４５Ωに合わせることで、全周波数帯の不整合損失を抑制しつつ、所望の基本波周波数帯のインピーダンス整合に有利に働くことができる。
【００７５】
また、異なる特性インピーダンスのＺ１とＺ２の間を接続する特性インピーダンスＸをもつインピーダンス調整回路４の配線長がλ／４である場合には、各接続点で反射された波がその配線内で完全相殺されるため、さらに不整合損失の抑制が可能である。しかし、特性インピーダンスＸの配線長を長くすることはゲート電極１の接続点において位相差の拡大に繋がることから、特性インピーダンスＸの配線長はドレイン電極２との位相差を考慮する必要がある。図６は、ゲート電極１とドレイン電極２との位相差に対する、ドレイン出力信号の損失を示した図である。図６に示すように、約１６°の位相差が約１％の損失を生じさせることが分かる。従って、インピーダンス調整回路４内の特性インピーダンスＸの配線長は、接続点でのドレイン出力信号の損失低下を１％以内に抑えたい場合は、所望の基本波周波数において位相回転量を１６°以内にする長さを上限とすることが必要となる。
【００７６】
以上の説明では、ゲート駆動配線１２のゲートバス線１６とは遠い方の末端とゲートフィンガー１１のＴ型分岐点の接続を例に不整合損失を抑制する方法を述べたが、ゲート駆動配線１２の分岐点とゲートフィンガー１１の分岐点やゲートバス線に近い方の末端との接続や、ゲート駆動配線１２とゲートフィンガー１１のゲートバス線とは遠い方の末端同士との接続においても、同様の方法で不整合損失を抑えたインピーダンス調整回路の特性インピーダンスＸを設定することができる。
【００７７】
以上説明してきたように第１実施形態に係る高周波用トランジスタは、半導体基板７と、半導体基板７上に形成されたソース電極３と、半導体基板７上に形成されたドレイン電極２と、半導体基板７上に形成されたゲート電極１と、ゲート電極１に電圧を印加するためのゲート駆動配線１２と、ゲート電極１とゲート駆動配線１２との間に接続されたインピーダンス調整回路４とを備える。インピーダンス調整回路４からゲート電極１との接続点を見たときのゲート電極１の特性インピーダンスがＺ１であり、インピーダンス調整回路４からゲート駆動配線１２との接続点を見たときのゲート駆動配線１２の特性インピーダンスがＺ２であり、インピーダンス調整回路４の特性インピーダンスＸはＺ１とＺ２の間の値をもつ。
【００７８】
この構成によれば、フィンガーを縦方向に増加させて総ゲート幅を拡大した高周波用トランジスタであっても、インピーダンス調整回路４を備えることによって、ゲート電極１への入力不整合損失の抑制と、ゲート電極１とドレイン電極２の位相差の抑制とを行い、高い利得性能と、高い効率特性とを実現できる。
【００７９】
ここで、特性インピーダンスＸは、Ｘ＜（Ｚ１＋Ｚ２）＊１／２を満たしてもよい。
【００８０】
この構成によれば、さらに、不整合損失を抑制することができる。
【００８１】
ここで、高周波用トランジスタは、複数のインピーダンス調整回路４を備え、ゲート電極１はゲート駆動配線１２と複数個所の各々で１つのインピーダンス調整回路４を介して接続されてもよい。
【００８２】
この構成によれば、ゲート駆動配線から遠い方のゲート電極の端部における電圧降下を抑制することができる。
【００８３】
ここで、ゲート駆動配線１２に信号を伝達するゲートバス線１６を有し、ゲート電極１の末端部の内、ゲートバス線１６に近い側の末端部が１つのインピーダンス調整回路４を介してゲート駆動配線１２に接続され、ゲート電極１の末端部以外の個所が他の１つのインピーダンス調整回路４を介してゲート駆動配線１２に接続されてもよい。
【００８４】
この構成によれば、ゲート駆動配線から遠い方のゲート電極の端部における電圧降下の抑制をさらに容易することができる。
【００８５】
ここで、半導体基板７の２つの主面のうちインピーダンス調整回路４が形成された面と反対側の面に形成された接地用導体膜５と、ソース電極３と同電位のソース電位層とを備え、ソース電位層は、ゲート電極１上方とインピーダンス調整回路４上方の両方に形成されてもよい。
【００８６】
この構成によれば、インピーダンス調整回路はストリップ線路構造として形成され、特性インピーダンスＸの理論的な設計または調整を容易にすることができる。
【００８７】
（第２実施形態）
次に、第２実施形態における高周波トランジスタについて説明する。
【００８８】
第１実施形態ではインピーダンス調整回路４の２つの接続点のそれぞれでインピーダンス変換がなされ、つまり２回のインピーダンス変換がなされる。第２実施形態では、３回またはそれ以上の回数のインピーダンス変換を行うインピーダンス調整回路４を備える高周波用トランジスタについて説明する。
【００８９】
第２実施形態における高周波用トランジスタは、図３と比べて、次の点以外は同じである。同じ点は説明を省略し、異なる点を中心に説明する。
【００９０】
異なる点は、第１実施形態ではインピーダンス調整回路４が１つのインピーダンス回路（例えば１つのストリップ線４１）で構成されるのに対して、第２実施形態ではインピーダンス調整回路４が複数のインピーダンス回路（またはインピーダンス素子）の直列回路である点である。
【００９１】
図７Ａは、第２実施形態における直列接続された（ｎ−１）個のインピーダンス回路で構成されたインピーダンス調整回路の構成例を示す平面図である。図７Ｂは、図７ＡのＶＩＩＢ−ＶＩＩＢ線での断面を示す断面図である。
【００９２】
図７Ａ、図７Ｂに示すように、インピーダンス調整回路４は、直列接続された第１のインピーダンス回路４０１、第２のインピーダンス回路４０２、・・・、第（ｎ−１）のインピーダンス回路４（ｎ−１）からなる。つまり、インピーダンス調整回路４は、（ｎ−１）個のインピーダンス回路の直列回路である。ここで、ｎは２以上の整数である。ただし、ｎ＝２である場合は、第１実施形態のインピーダンス調整回路４に該当する。第２実施形態における直列回路としてのインピーダンス調整回路４は、ｎが３以上である場合に該当する。
【００９３】
第１のインピーダンス回路４０１、第２のインピーダンス回路４０２、・・・、第（ｎ−１）のインピーダンス回路４（ｎ−１）は、それぞれ特性インピーダンスＸ１、Ｘ２、・・・、Ｘ（ｎ−１）をもつ。
【００９４】
図８は、第２実施形態におけるインピーダンス調整回路４に属する各インピーダンス回路の特性インピーダンスを最適化した場合の、インピーダンス回路の個数に対する不整合損失の大きさを示す図である。
【００９５】
図８において横軸は、インピーダンス調整回路４を構成する直列接続されたインピーダンス回路の個数を示す。縦軸は、異なる特性インピーダンスのＺ２＝８５Ωの配線と、Ｚ１＝５Ωの配線との間にインピーダンス調整回路４を挿入した際の不整合損失を示す。インピーダンス調整回路を構成するインピーダンス回路の個数を増やすことで、さらに不整合損失を抑制できることが分かる。
【００９６】
不整合損失を最小にするｎ−１個のインピーダンス回路の各々の特性インピーダンスＸ１・・・・Ｘｎ−１は、Ｚ１＜Ｘ１・・・＜Ｘｎ−１＜Ｚ２のとき、式（８）で計算される。ただし、ｎは２以上の整数とする。
【００９７】
【数６】
2018155668.tif 000008
【００９８】
つづいて、インピーダンス回路が２個（ｎ＝３）である場合のインピーダンス調整回路４について説明する。
【００９９】
図９Ａは、第２実施形態における直列接続された２個のインピーダンス回路で構成されたインピーダンス調整回路４の構成例を示す平面図である。図９Ｂは、図９ＡのＩＸＢ−ＩＸＢ線での断面を示す断面図である。
【０１００】
図９Ａ、図９Ｂにおいて、インピーダンス調整回路４は、第１のインピーダンス回路４０１と、第１のインピーダンス回路４０１より大きい特性インピーダンスをもつ第２のインピーダンス回路４０２との直列回路である。
【０１０１】
まず、不整合損失を最小にするために、第１のインピーダンス回路４０１、第２のインピーダンス回路４０２それぞれの特性インピーダンスの値について説明する。
【０１０２】
インピーダンス調整回路４が特性インピーダンスＸ１ａ、Ｘ２ａの２つのインピーダンスの直列回路である場合は、Ｚ１＜Ｘ１ａ＜Ｘ２ａ＜Ｚ２のとき、不整合損失を最小にする特性インピーダンスＸ１ａ、Ｘ２ａの値は、式（８）より、式（９）で求められる。
【０１０３】
【数７】
2018155668.tif 000009
【０１０４】
次に、不整合損失を適切に抑制するための、第１のインピーダンス回路４０１、第２のインピーダンス回路４０２それぞれの特性インピーダンスＸ１、Ｘ２の範囲について説明する。
【０１０５】
Ｘ１ｂとＸ２ｂが異なる特性インピーダンスＺ１とＺ２の間をちょうど３分割する特性インピーダンスとすると、Ｚ１＜Ｘ１ｂ＜Ｘ２ｂ＜Ｚ２のとき、Ｘ１ｂ、Ｘ２ｂは、式（１０）で計算される。
【０１０６】
【数８】
2018155668.tif 000010
【０１０７】
ここで、Ｘ１ａ≦Ｘ１ｂ、Ｘ２ａ≦Ｘ２ｂであるので、インピーダンス調整回路４に２個の特性インピーダンスＸ１とＸ２を挿入する場合、式（１１）を満たす範囲に設定することで、特性インピーダンスの不整合損失の最小点を外すことなく、インピーダンス調整回路４の調整範囲を低く絞り込んだ適切な設定を行うことができる。
【０１０８】
【数９】
2018155668.tif 000011
【０１０９】
ただし、Ｚ１＜Ｘ１＜Ｘ２＜Ｚ２  とする。
【０１１０】
また、第１実施形態、第２実施形態のソースフィールドプレート３３を有する低い特性インピーダンスのゲート電極１と接続するインピーダンス調整回路４は、不整合損失を抑えるために低い特性インピーダンスＸに調整する必要がある。図３のゲート電極１は、求められる高周波特性や耐圧特性から様々なソースフィールドプレート形状をとり、インピーダンス調整回路４からみたゲート電極１との接続点の特性インピーダンスＺ１は、一般に３Ω程度から６５Ω程度を有する。従って、インピーダンス調整回路４もこの範囲の特性インピーダンスＸの調整が必要となる。しかし、数Ωといった低い特性インピーダンスは、ソースフィールドプレート３３を有することにより上下でグラウンドプレーンに挟まれたゲート電極１のようなストリップ線路構成でないと実現は難しい。
【０１１１】
そこで、図４Ａに示すようにインピーダンス調整回路４をソース電極３と同電位のソース電位層と被せたストリップ線４１を構成させることで、特性インピーダンスＸの特に低い値を含めた調整が可能となる。また、図３では、ソース電位層は複数のインピーダンス調整回路４の間に設置したビアホール３４と接続されているが、ゲートフィンガー１１の隣に限ったものではなく、ソース電位層は他の場所に設置されたビアホールと接続された構造でもよい。
【０１１２】
さらに、図４Ａに示すＩＶＡ−ＩＶＡ線の断面の構成において、インピーダンス調整回路４とゲート電極１とが接続する上部付近において、ソースフィールドプレート３３とソース電極３を接続する構成にすることで、インピーダンス調整回路４のゲート電極１との接続点までの特性インピーダンスを安定して低インピーダンスに設計でき、且つゲートフィンガー１１を縦に積んだ際にもソースフィールドプレート３３の電位をソース電極３と同電位に保つことが可能である。
【０１１３】
次に、ストリップ配線構造のインピーダンス調整回路４における特性インピーダンスの調整について説明する。
【０１１４】
図１０は、第１、第２実施形態におけるインピーダンス調整回路４のストリップ線路構造の配線において、線幅Ｗと誘電体膜の厚みＨとの比Ｗ／Ｈに対する、特性インピーダンスの大きさ示す図である。ここで、線幅Ｗは、図３に示したように、インピーダンス調整回路４のストリップ線４１の線幅である。また、誘電体膜の厚みは、図４Ａに示すように、ストリップ線４１とソース電位層との間に挟まれる誘電体膜６の厚みである。誘電体膜６の厚みＨは、ストリップ線４１とソース電位層との距離でもある。誘電体膜６の一般的な材料には、窒化シリコンや酸化シリコンがある。誘電体膜６の誘電率εｒは、例えば誘電体膜６の材料がＳｉ３Ｎ４であるとき約７．５であり、誘電体膜６の材料がＳｉＯ２であるとき約３．９である。
【０１１５】
インピーダンス調整回路４の特性インピーダンスＸとＷ／Ｈとの間に図１０に示す関係がある。ここで、ソースフィールドプレート３３を有するゲート電極１の特性インピーダンスは、所望の高周波特性、耐圧特性に応じたゲート電極１の形状により６Ω程度から６５Ω程度の範囲を有する。また、ゲート駆動配線１２がドレインフィンガー２１に似た構成としてマイクロストリップ線路構造である場合、インピーダンス調整回路４の特性インピーダンスＸは、３Ω≦Ｘ≦７８Ωの範囲の調整が必要である。誘電体膜６の誘電率が約７．５または約３．９であることを考慮すると、Ｗ／Ｈは、０．５≦Ｗ／Ｈ≦５０の条件を満たす範囲で構成することで、不整合損失を抑制するインピーダンス調整回路４を実現することができる。
【０１１６】
以上説明してきたように第２実施形態に係る高周波用トランジスタにおいて、インピーダンス調整回路４は複数のインピーダンス回路の直列回路とすることができる。すなわち、インピーダンス調整回路４は、特性インピーダンスがＸ１である第１のインピーダンス回路４０１と、特性インピーダンスが特性インピーダンスＸ１より大きいＸ２である第２のインピーダンス回路４０２との直列回路である。特性インピーダンスＺ１と特性インピーダンスＺ２の内、値が小さい方をＺｓとし、値が大きい方をＺｂとする。特性インピーダンスＸ１と特性インピーダンスＸ２は、Ｘ１≦Ｚｓ＋（Ｚｂ−Ｚｓ）＊１／３、Ｘ２≦Ｚｓ＋（Ｚｂ−Ｚｓ）＊２／３を満たす。第１のインピーダンス回路４０１は、ゲート電極１とゲート駆動配線１２の内、特性インピーダンスの値がＺｓの方に接続され、第２のインピーダンス回路４０２は、ゲート電極１とゲート駆動配線１２の内、特性インピーダンスの値がＺｂの方に接続される。
【０１１７】
この構成によれば、インピーダンス調整回路４によるインピーダンス変換の回数が３回に増えることにより、さらに、不整合損失を抑制することができる。
【０１１８】
言い換えれば、インピーダンス変換は、第１〜第３の接続点のそれぞれで行われる。第１接続点は、インピーダンス調整回路４とゲート電極１（ゲートフィンガー１１）との接続点である。第２接続点は、インピーダンス調整回路４とゲート駆動配線１２との接続点である。第３接続点は、第１のインピーダンス回路と第２のインピーダンス回路と接続点である。各接続点での反射を小さくすることで、不整合損失をさらに抑制することができる。
【０１１９】
また、インピーダンス調整回路４はストリップ線４１を有し、ストリップ線４１の線幅Ｗ、および、ストリップ線４１とソース電位層との距離Ｈは、０．５≦Ｗ／Ｈ≦５０を満たしてもよい。
【０１２０】
この構成によれば、特性インピーダンスＸの設計または調整をさらに容易にすることができる。
【０１２１】
（第３実施形態）
図１１は、本開示の第３実施形態における高周波用トランジスタの構成例を示す平面模式図である。図１１の高周波用トランジスタは、図３と比べて、インピーダンス調整回路４が１つ追加されている点が異なる。以下異なる点を中心に説明する。追加されたインピーダンス調整回路４は、ゲート電極１（ゲートフィンガー１１）の末端部の内ゲートバス線１６に遠い側の末端部と、ゲート駆動配線１２末端部の内ゲートバス線１６に遠い側の末端部とを接続している。つまり、図１１は、第１実施形態の図３の高周波用トランジスタと比べて、ゲート駆動配線１２の終点とゲートフィンガー１１の終点との間もインピーダンス調整回路４が接続されている。
【０１２２】
図１２は、フィンガーの長さに対して、ドレインフィンガー２１に生じる位相差とゲートフィンガー１１に生じる位相差とを示した図である。図中の「Ｆ３」の曲線は、図３に示したゲートフィンガー１１に生じる位相差を示す。「Ｆ１１」の曲線は、図１１に示したゲートフィンガー１１に生じる位相差を示す。「ドレインフィンガー」の曲線は、図３また図１１のドレインフィンガー２１に生じる位相差を示す。いずれの曲線も、３．５ＧＨｚの周波数の電圧信号がゲートバス線１６、ゲート駆動配線１２、インピーダンス調整回路４を介してゲートフィンガー１１に印加された場合に生じる位相差を示す。図１２のＸ軸は各フィンガーの長さを、Ｙ軸に各フィンガーの基準点からの位相差を示す。Ｘ軸、Ｙ軸ともに、基準点は、ゲートフィンガー１１においては始点であり、ドレインフィンガー２１においてはゲートフィンガー１１の始点と隣接するフィンガー端となる。図１２に示すように、図３のゲートフィンガー１１の位相差は、ゲートフィンガー１１の終点がゲート駆動配線１２と接続されていないため、ゲートフィンガー１１の位相差がそのまま見えている。これに対して、図１１のゲートフィンガー１１の位相差は、ゲートフィンガー１１の終点がインピーダンス調整回路４を介してゲート駆動配線１２と接続される効果により、フィンガー長７２５μｍにおいてゲートフィンガー１１の位相差が約４°改善できる。
【０１２３】
また、図１１のＦＥＴにおいて、ゲートフィンガー１１とゲート駆動配線１２の全ての接続箇所に設置するインピーダンス調整回路４の特性インピーダンスは、第１実施形態および第２実施形態と同様の方法で調整できる。
【０１２４】
以上説明してきたように第３実施形態に係る高周波用トランジスタは、ゲート駆動配線１２に信号を伝達するゲートバス線１６を有し、ゲート電極１の末端部の内、ゲートバス線１６に近い側の末端部が１つのインピーダンス調整回路４を介してゲート駆動配線１２に接続され、ゲート電極１の末端部の内、ゲートバス線１６に遠い側の末端部が他の１つのインピーダンス調整回路４を介してゲート駆動配線１２に接続されている。
【０１２５】
この構成によれば、ゲートバス線１６から遠い方のゲート電極１の端部に生じる位相差および電圧降下の抑制をさらに容易することができる。
【０１２６】
（第４実施形態）
図１３は、第４実施形態における高周波用トランジスタの構成例を示す平面模式図である。図１３の高周波用トランジスタは、図３と比べて、１本のゲート電極１（ゲートフィンガー１１）の代わりに複数のゲート電極１（ゲートフィンガー１１）を有する点が異なっている。以下異なる点を中心に説明する。
【０１２７】
複数のゲート電極１（ゲートフィンガー１１）は、各々離間して一直線上に並んいる。複数のゲート電極１各々の末端部の内、ゲートバス線１６に近い側の末端部の各々が１つのインピーダンス調整回路４を介してゲート駆動配線１２に接続されている。つまり、図１３は、第１実施形態の図３に示した高周波用トランジスタと比べて、ゲート駆動配線１２と接続するゲートフィンガー１１のＴ型分岐点において、図３のゲートフィンガー１１のゲートバス線１６に近い側を分断して複数のゲートフィンガー１１にした構成である。
【０１２８】
図１４は、フィンガーの長さに対して、ドレインフィンガー２１に生じる位相差とゲートフィンガー１１に生じる位相差を示す図である。図中の「Ｆ３」の曲線は、図３に示したゲートフィンガー１１に生じる位相差を示す。「Ｆ１３」の曲線は、図１３に示した一直線上に並んだ複数のゲートフィンガー１１に生じる位相差を示す。「ドレインフィンガー」の曲線は、図３また図１３のドレインフィンガー２１に生じる位相差を示す。いずれの曲線も、位相差を３．５ＧＨｚ周波数の電圧信号がゲートバス線１６、ゲート駆動配線１２、複数のインピーダンス調整回路４を介して複数のゲートフィンガー１１に印加された場合に生じる位相差を示す。
【０１２９】
図１４に示すように、複数のゲートフィンガー１１に分断されているため、ゲート駆動配線１２との接続点毎に位相差がキャンセルされ、ドレインフィンガー２１の位相差程度まで減少している。第１実施形態の図３と比較すると、フィンガー長７２５μｍにおいてゲートフィンガー１１の位相差が約７°改善できる。また、第３実施形態の図１１と比べても約３°の位相差の改善が可能である。さらに、図１３の高周波用トランジスタにおいても、図１１と同様にゲート駆動配線１２の終点と、ゲートフィンガー１１の終点とをインピーダンス調整回路４を介して接続することで、位相差を抑制することも可能である。
【０１３０】
また、図１３の高周波用トランジスタにおいて、ゲートフィンガー１１とゲート駆動配線１２の間の全ての接続箇所に設置するインピーダンス調整回路４の特性インピーダンスは、第１実施形態および第２実施形態と同様の方法で調整できる。
【０１３１】
以上説明してきたように第４実施形態に係る高周波用トランジスタは、複数のゲート電極１（つまり複数のゲートフィンガー１１）と、複数のインピーダンス調整回路４と、ゲート駆動配線１２に信号を伝達するゲートバス線１６とを有し、複数のゲートフィンガー１１は、各々離間して一直線上に並び、複数のゲートフィンガー１１各々の末端部の内、ゲートバス線１６に近い側の末端部の各々が１つのインピーダンス調整回路４を介してゲート駆動配線１２に接続されている。
【０１３２】
この構成によれば、ゲート電極１とドレイン電極２との位相差の抑制をさらに容易にすることができる。
【０１３３】
（第５実施形態）
図１５は、本開示の第５実施形態における高周波用トランジスタの構成例を示す平面模式図である。また、図１６Ａは図１５のＸＶＩＡ−ＸＶＩＡ線の断面を示す図である。図１６Ｂは図１５のＸＶＩＢ−ＸＶＩＢ線の断面を示す図である。
【０１３４】
図１５、図１６Ａ、図１６Ｂに示す高周波用トランジスタは、第１実施形態の図３、図４Ａ、図４Ｂと比べて、ゲート電極１の上方にソースフィールドプレート３３を有しない点と、インピーダンス調整回路４の上方にソース電極３と同じ電位であるソース電位層を有しない点とが異なっている。以下異なる点を中心に説明する。
【０１３５】
ゲート電極１は、上方にグラウンドプレーンとしてのソースフィールドプレート３３をを有しないで、下方にグラウンドプレーンとしても接地用導体膜５を有するマイクロストリップ線構造になっている。
【０１３６】
インピーダンス調整回路４は、上方にグラウンドプレーンとしてのソース電位層を有しないで、下方にグラウンドプレーンとしての接地用導体膜５を有するマイクロストリップ構造としての、マイクロストリップ線４２を有している。
【０１３７】
上記のように、ゲート電極１は、ゲート電極１上方にソースフィールドプレートを有しない構造である。そのため、ゲート電極１およびゲートフィンガー１１は、高い特性インピーダンスとなる。図１６Ａに示すように、ゲート電極１は、半導体基板７の裏面にある接地用導体膜５とマイクロストリップ線路構造である。一般の半導体基板の厚みが５０μｍ〜２００μｍ程度の距離があることから、ゲート電極１は、１５０Ω程度の高い特性インピーダンスをもつ。
【０１３８】
ここで、ゲート電極１がソースフィールドプレートを有さず、特性インピーダンスが高い場合でも、第１実施形態と同様の方法で、インピーダンス調整回路４の特性インピーダンスを設定することができる。
【０１３９】
例えば、図１５に示す高周波用トランジスタにおいて、ゲート駆動配線１２の特性インピーダンスが１００Ω、ゲートフィンガー１１の特性インピーダンスが１５０Ωであるとき、ゲート駆動配線１２がゲートバス線１６に近い側のゲートフィンガー１１の末端に接続する場合、ゲートフィンガー１１から見たゲート駆動配線の分岐点の特性インピーダンスは５０Ω、ゲート駆動配線１２から見たゲートフィンガー１１の接続点の特性インピーダンスは１５０Ωとなる。ここでは、Ｚ１が５０Ω、Ｚ２が１５０Ωであり、これらの間に特性インピーダンスＸのインピーダンス調整回路４を挿入する場合を考える。
【０１４０】
図１７は、本実施形態におけるインピーダンス調整回路４の特性インピーダンスＸに対する不整合損失の大きさを設定するための図である。同図の各曲線の見方は、図５と同様である。図１７は、特性インピーダンス５０Ωと１５０Ωの接続点が、本開示の一つのインピーダンス調整回路４の特性インピーダンス（Ｘ軸）と接続したときの、式（５）より計算した不整合損失（Ｙ軸）を示したグラフである。図１７では、特性インピーダンス５０Ωと特性インピーダンス１５０Ωが、同じ特性インピーダンス値（Ｘ軸）のインピーダンス調整回路４と接続したときの不整合損失の合計値を点線の黒色三角で示している。
【０１４１】
図１７の不整合損失の合計値に示すように、インピーダンス調整回路４の特性インピーダンスＸの値が接続する特性インピーダンスの範囲（５０Ω≦Ｘ≦１５０Ω）において、インピーダンス調整回路４と特性インピーダンス５０Ωおよび１５０Ωとの各々の不整合損失の合計は、特性インピーダンス５０Ωと１５０Ωを直接接続した際の式（５）より計算した不整合損失である１．２５ｄＢより小さな値となる。
【０１４２】
このように、インピーダンス調整回路４側から見たゲートフィンガー１１とゲート駆動配線１２の各接続点の特性インピーダンスがＺ１とＺ２のとき、インピーダンス調整回路４の特性インピーダンスＸをＺ１とＺ２の間の値に調整することで、Ｚ１とＺ２を直接接続した場合より不整合損失を抑制することができる。
【０１４３】
また、第１実施形態と同様にインピーダンス調整回路４の特性インピーダンスＸの調整範囲を絞り込みについて次に説明する。
【０１４４】
図１７の不整合損失の合計の最小値は、式（６）からインピーダンス調整回路の特性インピーダンスは、Ｘａ＝８６．６Ωのときである。また、異なる特性インピーダンスＺ１とＺ２の合計値の半分Ｘｂは、式（７）からＸｂ＝１００Ωである。ここでも、Ｘａ≦Ｘｂであることが確認できる。従って、ゲート電極１がソースフィールドプレートを有さず、特性インピーダンスが高い場合においても、異なる特性インピーダンスＺ１とＺ２の合計値の半分Ｘｂ以下、つまりインピーダンス調整回路の特性インピーダンスＸをＺ１とＺ２の中間値以下に調整することで、特性インピーダンスの不整合損失の最小点を外すことなく、インピーダンス調整回路の調整範囲を低いインピーダンス側に絞り込んだ設定を行うことができる。前記の５０Ωと１５０Ωの特性インピーダンスにおいては、インピーダンス調整回路４の特性インピーダンスＸを５０Ω≦Ｘ≦１００Ωに合わせることで、全周波数帯の不整合損失を抑制しつつ、所望の基本波周波数帯のインピーダンス整合に有利に働くことができる。さらに、２つのインピーダンス調整回路を用いる場合も、第２実施形態と同様に特性インピーダンスの範囲を設定することができる。
【０１４５】
このように、ゲート電極１がソースフィールドプレート３３を有さない場合、ゲート電極１は高い特性インピーダンスとなるため、インピーダンス調整回路４もこの範囲の特性インピーダンスの調整が必要となる。しかし、第１実施形態の近接でソース電極と被るストリップ線路の構成では、８０Ω超える高い特性インピーダンスを設定することは大変困難である。そこで、図１６Ａに示すようにインピーダンス調整回路４に挟まれるソース電極３をビアホール３４により接地することでインピーダンス調整回路４をソース電極３と被せないマイクロストリップ線４２を構成することができ、特性インピーダンスの特に高い値を含めた調整が可能となる。
【０１４６】
図１８は、第５実施形態におけるインピーダンス調整回路のマイクロストリップ線路構造の配線において、線幅Ｗと誘電体膜の厚みＨとの比Ｗ／Ｈに対する、特性インピーダンスの大きさを示した図である。ここで、厚みＨは、マイクロストリップ線４２と接地用導体膜５とで挟まれた誘電体の厚さであり、図１６Ａに示すように半導体基板７の厚みである。ソースフィールド構造をとらないゲート電極１の特性インピーダンスＺ１が１１５Ω程度から２００Ω程度の範囲を有することから、インピーダンス調整回路４の特性インピーダンスＸにおいては、４５Ω≦Ｘ≦１４５Ωの範囲での調整が必要である。半導体基板７がＳｉ、ＳｉＣ、ＧａＡｓ、ＧａＮといった半導体材料において、誘電率εｒは９．５〜１３であることを考慮すると、Ｗ／Ｈは、０．０２５≦Ｗ／Ｈ≦１．２の条件を満たす範囲で構成することで、不整合損失を抑制するインピーダンス調整回路を提供することができる。
【０１４７】
以上の説明では、ゲート駆動配線１２のＴ型分岐点とゲートフィンガー１１の末端とを接続する場合を例に不整合損失を抑制する方法を述べたが、ゲート駆動配線１２の分岐点とゲートフィンガー１１の分岐点との接続や、ゲート駆動配線１２の末端とゲートフィンガー１１のＴ型分岐点や末端との接続においても、同様の方法で不整合損失を抑えたインピーダンス調整回路の特性インピーダンスＸを設定することができる。
【０１４８】
また、図１９は、第５実施形態における図１５とは別構成の高周波用トランジスタの構成例を示す平面模式図である。図１９に示す高周波用トランジスタは、第５実施形態の図１５と比べて、ゲートフィンガー１１の終点とゲート駆動配線１２の終点との間もインピーダンス調整回路４を介して接続されている点が異なっている。これにより、ゲートフィンガー１１の位相差をさらに抑制することができる。
【０１４９】
さらに、図２０は、第５実施形態における図１５、図１９とは別構成の高周波用トランジスタの構成例を示す平面模式図である。図２０に示す高周波用トランジスタは、第５実施形態の図１５と比べて、ゲート駆動配線１２と接続するゲートフィンガー１１のＴ型分岐点において、ゲートフィンガー１１の始点側（ゲートバス線１６側）を分断した構成になっている点が異なっている。こうすることで、位相差の抑制を達成することができる。
【０１５０】
尚、これまでに述べた高周波用トランジスタの構成において、ゲート電極１とゲート駆動配線１２とを、インピーダンス調整回路４を介して接続する接続点の間隔については、図６に示すようにゲートフィンガーの位相差を１６°以内に収まるように設計することで、ドレインの出力信号の損失を１％以内に抑えることできる。
【０１５１】
また、図１９、図２０の高周波用トランジスタにおいて、ゲートフィンガー１１とゲート駆動配線１２の全ての接続箇所に設置するインピーダンス調整回路４の特性インピーダンスは、第１実施形態および第２実施形態と同様の方法で調整できる。
【０１５２】
以上説明してきたように第５実施形態に係る高周波用トランジスタにおいて、半導体基板７の２つの主面のうちインピーダンス調整回路４が形成された面と反対側の面に形成された接地用導体膜５を備え、ゲート電極１上方とインピーダンス調整回路４上方のいずれにもソース電極と同電位のソース電位層を有しない。
【０１５３】
この構成によれば、インピーダンス調整回路４はマイクロストリップ線路構造を構成し、特性インピーダンスＸの理論的な設計または調整を容易にすることができる。
【０１５４】
ここで、インピーダンス調整回路４はマイクロストリップ線４２を有し、マイクロストリップ線４２の線幅Ｗ、および、マイクロストリップ線４２と接地用導体膜５との距離Ｈは、０．０２５≦Ｗ／Ｈ≦１．２を満たしてもよい。
【０１５５】
この構成によれば、特性インピーダンスＸの設計または調整をさらに容易にすることができる。
【０１５６】
（第６実施形態）
図２１は、本開示の第６実施形態における高周波用トランジスタの構成例を示す平面模式図である。図２１は、図３に記載の高周波用トランジスタを基本的なセルとして、ドレインフィンガー２１に対して、ゲートフィンガー１１と、ゲート駆動配線１２と、ソース電極３と、ビアホール３４と、インピーダンス調整回路４とを、鏡面配置し、ゲート駆動配線１２を中央にゲート電極パッド１３を有するゲートバス線１６により接続した構成である。この構成により、一つのドレインフィンガーに対して、その左右のゲートフィンガーから位相差の抑制された信号を供給できるようになる。同様の構成を、図１１、図１３、図１５、図１９、図２０に対して行うことで、同じ効果を得ることができる。
【０１５７】
また、ゲートバス線１６の配線に、前記インピーダンス調整回路の機能を持たせることで、ゲートバス線１６よりゲートフィンガー１１のゲートバス線１６に近い末端に接続することもできる。
【０１５８】
（第７実施形態）
図２２は、本開示の第７実施形態における高周波用トランジスタの構成例を示す平面模式図である。図２２は、第６実施形態の図２１を一つの単位セルとして、フィンガーの横方向に複数個配置するマルチセル構造である。また、ゲートバス線１６は複数の単位セル間で接続してもよい。さらに、ゲートバス線１６に接続されるゲート電極パッド１３は、単位セルの２つのゲート駆動配線１２に同位相の信号が入力されるように配置することで、単位セル毎の電極パッドを減らしてもよい。
【０１５９】
この構造により、総ゲート幅の拡大を、縦方向だけでなく、従来と同様に横方向にも拡大することができる。
【０１６０】
以上、本開示の実施例について記述したが、本開示はかかる特性の実施例に限定されるものではなく、請求の範囲に記載された本開示の要旨の範囲内において、種々の変形や変更が可能である。
【産業上の利用可能性】
【０１６１】
本開示の高周波用トランジスタは、ゲート電極と、ゲート電極に電圧を印加する配線との不整合損失を抑制するインピーダンス調整回路を有する電界効果トランジスタ型の高周波用トランジスタであって、例えば総ゲート幅を拡大した高周波用トランジスタに有用である。
【符号の説明】
【０１６２】
１  ゲート電極
１１  ゲートフィンガー
１２  ゲート駆動配線
１３  ゲート電極パッド
１５  ゲート供給配線
１６  ゲートバス線
２  ドレイン電極
２１  ドレインフィンガー
２２  ドレイン電極パッド
３  ソース電極
３１  ソースフィンガー
３２  ソース電極パッド
３３  ソースフィールドプレート
３４  ビアホール
４  インピーダンス調整回路
４１  ストリップ線
４２  マイクロストリップ線
５  接地用導体膜
６  誘電体膜
７  半導体基板
８  保護膜
【図１】
2018155668.tif 000012
【図２】
2018155668.tif 000013
【図３】
2018155668.tif 000014
【図４Ａ】
2018155668.tif 000015
【図４Ｂ】
2018155668.tif 000016
【図５】
2018155668.tif 000017
【図６】
2018155668.tif 000018
【図７Ａ】
2018155668.tif 000019
【図７Ｂ】
2018155668.tif 000020
【図８】
2018155668.tif 000021
【図９Ａ】
2018155668.tif 000022
【図９Ｂ】
2018155668.tif 000023
【図１０】
2018155668.tif 000024
【図１１】
2018155668.tif 000025
【図１２】
2018155668.tif 000026
【図１３】
2018155668.tif 000027
【図１４】
2018155668.tif 000028
【図１５】
2018155668.tif 000029
【図１６Ａ】
2018155668.tif 000030
【図１６Ｂ】
2018155668.tif 000031
【図１７】
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【図１８】
2018155668.tif 000033
【図１９】
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【図２０】
2018155668.tif 000035
【図２１】
2018155668.tif 000036
【図２２】
2018155668.tif 000037
【手続補正書】
【提出日】令和1年8月26日(2019.8.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたソース電極と、
前記半導体基板上に形成されたドレイン電極と、
前記半導体基板上に形成されたゲート電極と、
前記ゲート電極に電圧を印加するためのゲート駆動配線と、
前記ゲート電極と前記ゲート駆動配線との間に接続されたインピーダンス調整回路とを備え、
前記インピーダンス調整回路から前記ゲート電極との接続点を見たときの前記ゲート電極の特性インピーダンスがＺ１であり、
前記インピーダンス調整回路から前記ゲート駆動配線との接続点を見たときの前記ゲート駆動配線の特性インピーダンスがＺ２であり、
前記インピーダンス調整回路の特性インピーダンスＸはＺ１とＺ２の間の値をもつ
高周波用トランジスタ。
【請求項２】
前記特性インピーダンスＸは、
Ｘ＜（Ｚ１＋Ｚ２）＊１／２を満たす
請求項１に記載の高周波用トランジスタ。
【請求項３】
前記インピーダンス調整回路は、
特性インピーダンスがＸ１である第１のインピーダンス回路と、
特性インピーダンスが前記特性インピーダンスＸ１より大きいＸ２である第２のインピーダンス回路との直列回路であり、
前記特性インピーダンスＺ１と前記特性インピーダンスＺ２の内、値が小さい方をＺｓ、値が大きい方をＺｂとしたとき、
前記特性インピーダンスＸ１と前記特性インピーダンスＸ２は、
Ｘ１≦Ｚｓ＋（Ｚｂ−Ｚｓ）＊１／３、Ｘ２≦Ｚｓ＋（Ｚｂ−Ｚｓ）＊２／３を満たし、
前記第１のインピーダンス回路は、前記ゲート電極と前記ゲート駆動配線の内、前記特性インピーダンスの値がＺｓの方に接続され、
前記第２のインピーダンス回路は、前記ゲート電極と前記ゲート駆動配線の内、前記特性インピーダンスの値がＺｂの方に接続される
請求項１に記載の高周波用トランジスタ。
【請求項４】
前記高周波用トランジスタは、複数の前記インピーダンス調整回路を備え、
前記ゲート電極は前記ゲート駆動配線と複数個所の各々で１つの前記インピーダンス調整回路を介して接続される
請求項１に記載の高周波用トランジスタ。
【請求項５】
前記高周波用トランジスタは、前記ゲート駆動配線に信号を伝達するゲートバス線を有し、
前記ゲート電極の末端部の内、前記ゲートバス線に近い側の末端部が１つの前記インピーダンス調整回路を介して前記ゲート駆動配線に接続され、
前記ゲート電極の末端部の内、前記ゲートバス線に遠い側の末端部が他の１つの前記インピーダンス調整回路を介して前記ゲート駆動配線に接続されている
請求項４に記載の高周波用トランジスタ。
【請求項６】
前記ゲート駆動配線に信号を伝達するゲートバス線を有し、
前記ゲート電極の末端部の内、前記ゲートバス線に近い側の末端部が１つの前記インピーダンス調整回路を介して前記ゲート駆動配線に接続され、
前記ゲート電極の末端部以外の個所が他の１つの前記インピーダンス調整回路を介して前記ゲート駆動配線に接続されている
請求項４に記載の高周波用トランジスタ。
【請求項７】
前記高周波用トランジスタは、
複数の前記ゲート電極と、
複数の前記インピーダンス調整回路と、
前記ゲート駆動配線に信号を伝達するゲートバス線とを有し、
複数の前記ゲート電極は、各々離間して一直線上に並び、
複数の前記ゲート電極各々の末端部の内、前記ゲートバス線に近い側の末端部の各々が１つの前記インピーダンス調整回路を介して前記ゲート駆動配線に接続されている
請求項１に記載の高周波用トランジスタ。
【請求項８】
前記半導体基板の２つの主面のうち前記インピーダンス調整回路が形成された面と反対側の面に形成された接地用導体膜と、
前記ソース電極と同電位のソース電位層とを備え、
前記ソース電位層は、前記ゲート電極上方と前記インピーダンス調整回路上方の両方に形成されている
請求項１に記載の高周波用トランジスタ。
【請求項９】
前記インピーダンス調整回路はストリップ線を有し、
前記ストリップ線の線幅Ｗ、および、前記ストリップ線と前記ソース電位層との距離Ｈは、０．５≦Ｗ／Ｈ≦５０を満たす
請求項８に記載の高周波用トランジスタ。
【請求項１０】
前記半導体基板の２つの主面のうち前記インピーダンス調整回路が形成された面と反対側の面に形成された接地用導体膜を備え、
前記ゲート電極上方と前記インピーダンス調整回路上方のいずれにも前記ソース電極と同電位のソース電位層を有しない
請求項１に記載の高周波用トランジスタ。
【請求項１１】
前記インピーダンス調整回路はマイクロストリップ線を有し、
前記マイクロストリップ線の線幅Ｗ、および、前記マイクロストリップ線と前記接地用導体膜との距離Ｈは、０．０２５≦Ｗ／Ｈ≦１．２を満たす
請求項１０に記載の高周波用トランジスタ。
【国際調査報告】
2018155668.tif 000038
2018155668.tif 000039
2018155668.tif 000040
2018155668.tif 000041