(57)【要約】カーボンナノチューブのような筒状形状半導体構造を導電層に用いた半導体装置において、電気特性におけるヒステリシスを低減するため、本発明の半導体装置は、第１の絶縁層と、第１の絶縁層に接する導電層と、導電層を被覆し第１の絶縁層と接する部分を有する第２の絶縁層と、第１の絶縁層の導電層と反対側の面と接する第１の電極とを有し、導電層は半導体構造物を含み、第１の電極の電位がＶであるときに生じる電界の、導電層の第１の絶縁層と接する面における電界強度をＥ１とし、第１の電極の電位Ｖと第１の絶縁層の厚さＴからＶ／Ｔとして求まる電界強度をＥ２としたとき、Ｅ１／Ｅ２≦１０である関係を満たすように、前記半導体構造物が互いに離間して配置されている。
2010110180.tif 000002
【特許請求の範囲】
【請求項１】
第１の絶縁層と、前記第１の絶縁層に接する導電層と、前記導電層を被覆し前記第１の絶縁層と接する部分を有する第２の絶縁層と、前記第１の絶縁層の前記導電層と反対側の面と接する第１の電極とを有し、前記導電層は半導体構造物を含み、
前記第１の電極の電位がＶであるときに生じる電界の、前記導電層の前記第１の絶縁層と接する面における電界強度をＥ１とし、前記第１の電極の電位Ｖと前記第１の絶縁層の厚さＴからＶ／Ｔとして求まる電界強度をＥ２としたとき、
Ｅ１／Ｅ２≦１０
である関係を満たすように、前記半導体構造物が互いに離間して配置されている半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の絶縁層に接する面上における前記半導体構造物間の平均距離をＤ０、前記半導体構造物の断面幅の平均値をｄとしたとき、
１＜Ｄ０／ｄ≦３５
である関係を満たすように、前記半導体構造物が互いに離間して配置されている半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記導電層の厚さをｔとしたとき、
ｔ／１０≦Ｄ０≦３５×ｄ
である関係を満たすように前記半導体構造物が配置されている半導体装置。
【請求項４】
請求項１から３のいずれか一項に記載の半導体装置において、前記半導体構造物が筒状形状である半導体装置。
【請求項５】
請求項１から４のいずれか一項に記載の半導体装置において、
前記導電層の一方の端部領域に第２の電極を、他方の端部領域に第３の電極を備え、前記第１の電極をゲート電極とし、前記第２の電極または前記第３の電極の一方をソース電極、他方をドレイン電極とし、前記導電層を構成する前記半導体構造物をカーボンナノチューブあるいはナノワイヤーとした電界効果トランジスタである半導体装置。
【請求項６】
第１の絶縁層と、前記第１の絶縁層に接する導電層と、前記導電層を被覆し前記第１の絶縁層と接する部分を有する第２の絶縁層と、前記第１の絶縁層の前記導電層と反対側の面と接する第１の電極とを有し、前記導電層は半導体構造物を含み、
前記第１の絶縁層に接する面上における前記半導体構造物間の平均距離をＤ０、前記半導体構造物の断面幅の平均値をｄとしたとき、
１＜Ｄ０／ｄ≦３５
である関係を満たすように、前記半導体構造物が互いに離間して配置されている半導体装置。
【請求項７】
第１の絶縁層の上に、半導体構造物を含む導電層を前記第１の絶縁層に接して形成し、前記導電層を被覆し、その一部が前記第１の絶縁層と接するように第２の絶縁層を形成し、前記第１の絶縁層の前記導電層と反対側の面に第１の電極を形成することを含み、前記第１の絶縁層に接する面上における前記半導体構造物間の平均距離をＤ０、前記半導体構造物の断面幅の平均値をｄとしたとき、
１＜Ｄ０／ｄ≦３５
である関係を満たすように、前記半導体構造物を互いに離間して配置する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に半導体構造物を導電層に用いた電界効果トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
カーボンナノチューブ（以下、ＣＮＴと称する）は溶媒に分散させることが可能であることから、ＣＮＴを用いた半導体装置、例えばＣＮＴをチャネル層に用いた電界効果トランジスタ（以下、ＣＮＴ−ＦＥＴと称する）などの作製には、塗布・印刷などによる製造方法を用いることが出来る。このため、巨大な真空装置が不要となり製造コストを大幅に抑制できる。また、高温での処理が不要となることから、プラスティック基板などを使用することができ、フレキシブルな表示装置などの作製が可能となる。
ＣＮＴ−ＦＥＴの一例が特許文献１に記載されている。図１７に、特許文献１に記載されたＣＮＴ−ＦＥＴの断面図を示す。ソース電極３０１とドレイン電極３０２の間のチャネル部をＣＮＴ３０５で形成している。ゲート電極３０３とＣＮＴ３０５はゲート絶縁層３０６を介して容量（コンデンサー）を構成し、ゲート電極３０３の電圧によってチャネル部の一部の電圧（あるいは電位、ポテンシャル）を変化させることができる。そしてチャネル部の電位を変化させることにより、チャネル部内の電荷濃度または電位障壁を変化させることができる。この結果、チャネル部内の電流量をゲート電圧によって制御することが可能となる。これは、一般的なシリコンを用いた電界効果トランジスタと同じ動作原理である。
特許文献１に記載されたＣＮＴ−ＦＥＴの製造方法では、まず（１）ゲート電極３０３として用いるシリコン基板を用意し、（２）シリコン基板の表面にゲート絶縁層３０６を形成し、（３）ゲート絶縁層３０６の表面にソース電極３０１とドレイン電極３０２を形成し、次に（４）ゲート絶縁層３０６の表面にチャネル部となるＣＮＴ３０５を、ＣＮＴが有機溶媒中に分散した分散溶液を滴下することにより形成することとしている。
一方、ＣＮＴ−ＦＥＴの電気特性には非常に大きなヒステリシスが生じることが知られている（例えば、非特許文献１参照）。これは、ある一定の電圧をドレイン電極に印加した状態で、ゲート電圧ＶＧを往復して掃引した場合（例えば、＋ＶＧｍａｘ→−ＶＧｍａｘ→＋ＶＧｍａｘ）に、往路と復路におけるドレイン電流の値が異なる現象である。
関連するＣＮＴ−ＦＥＴにおける典型的なヒステリシス特性を図１８に示す。図中の矢印は、ゲート電圧を負側から正側に掃引した時のドレイン電流値が、逆向きに掃引した時のドレイン電流値よりも小さくなる向きをヒステリシスの向きとして示したものである。このヒステリシスが生じる現象は、シリコンを用いたＭＯＳＦＥＴにおいては、一般的に絶縁層への電荷の注入によるものであると考えられている。ＣＮＴ−ＦＥＴの場合も同様に、電荷の注入によりヒステリシスが生じると考えられている（例えば、非特許文献１参照）。ここで本明細書では、ヒステリシスの幅を図１８の図中に示したように、次のように定義して用いる。すなわち、ゲート電圧を負側から正側に掃引した時に、ドレイン電流の対数軸上の最大値と最小値の中点となる電流値をとる時のゲート電圧をＶＴ１とし、正側から負側に掃引した時に、同じ電流値をとる時のゲート電圧をＶＴ２とした時に、ヒステリシスの幅ｈをｈ＝ＶＴ２−ＶＴ１と定義する。
ヒステリシスの幅は掃引するゲート電圧とともに増大することが知られている。例えば、ゲート電圧を±ＶＧｍａｘの範囲で掃引した場合、ヒステリシスの幅がＶＧｍａｘと同程度の大きさになる場合がある。
このヒステリシスの存在はＦＥＴをスイッチング素子として動作させる場合に問題となる。すなわち、スイッチング素子としてのｏｎ状態とｏｆｆ状態との境界となるゲート電圧（いわゆる閾値）が、ゲート電圧を＋ＶＧｍａｘ→−ＶＧｍａｘの方向に変化させた場合と、−ＶＧｍａｘ→＋ＶＧｍａｘの方向に変化させた場合とで異なることになるからである。このような電気特性を有する関連するＣＮＴ−ＦＥＴは、実際の製品として、例えば集積化した場合に、安定した動作を実現することが困難である。
ＣＮＴ−ＦＥＴのヒステリシスを低減する試みがいくつか提案されている。例えば特許文献１では、高誘電率を有する材料をゲート絶縁層に用いた構造としている。また、シリコン酸化膜上にオクタデシルトリクロロシラン（ｏｃｔａｄｅｃｙｌｔｒｉｃｈｌｏｒｏｓｉｌａｎｅ）処理を行うこととしているものもある（例えば、非特許文献２参照）。
【特許文献１】特開２００８−０７１８９８号公報（段落「００２２」、「００２６」〜「００３２」、図２）
【非特許文献１】「アプライド  フィジックス  レターズ（ＡＰＰＬＩＥＤ  ＰＨＹＳＩＣＳ  ＬＥＴＴＥＲＳ）」、（米国）、２００６年、第８９巻、ｐ．１６２１０８
【非特許文献２】「アプライド  フィジックス  レターズ（ＡＰＰＬＩＥＤ  ＰＨＹＳＩＣＳ  ＬＥＴＴＥＲＳ）」、（米国）、２００６年、第８９巻、ｐ．１６３１２３
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述した特許文献１に記載された半導体装置においては、大気中に設置された場合にはヒステリシスを低減することができないという問題があった。また非特許文献２に記載された半導体装置においては、製品化する場合には何らかの被覆が必要であり、被覆をした場合に電気特性に及ぼす影響が不明であるという問題があった。
本発明の目的は、上述した課題である半導体装置の電気特性におけるヒステリシスが大きく、ヒステリシスを低減することが困難である、という課題を解決する半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００４】
本発明の半導体装置は、第１の絶縁層と、第１の絶縁層に接する導電層と、導電層を被覆し第１の絶縁層と接する部分を有する第２の絶縁層と、第１の絶縁層の導電層と反対側の面と接する第１の電極とを有し、導電層は半導体構造物を含み、第１の電極の電位がＶであるときに生じる電界の、導電層の第１の絶縁層と接する面における電界強度をＥ１とし、第１の電極の電位Ｖと第１の絶縁層の厚さＴからＶ／Ｔとして求まる電界強度をＥ２としたとき、Ｅ１／Ｅ２≦１０である関係を満たすように、半導体構造物が互いに離間して配置されている。
本発明の半導体装置の製造方法は、第１の絶縁層の上に、半導体構造物を含む導電層を第１の絶縁層に接して形成し、導電層を被覆し、その一部が第１の絶縁層と接するように第２の絶縁層を形成し、第１の絶縁層の導電層と反対側の面に第１の電極を形成することを含み、第１の絶縁層に接する面上における半導体構造物間の平均距離をＤ０、半導体構造物の断面幅の平均値をｄとしたとき、１＜Ｄ０／ｄ≦３５である関係を満たすように、半導体構造物を互いに離間して配置する。
【発明の効果】
【０００５】
本発明の半導体装置は、電気特性におけるヒステリシスを低減することができるという効果を有する。
【図面の簡単な説明】
【０００６】
図１は本発明の第１の実施形態に係る半導体装置の断面図である。
図２は本発明の第１の実施形態に係るＣＮＴ−ＦＥＴの断面図である。
図３Ａ、図３Ｂは本発明の第１の実施形態に係るＣＮＴ−ＦＥＴの電気特性を示す特性図である。
図４Ａ〜図４Ｄは本発明に関連するＣＮＴ−ＦＥＴの電気特性を示す特性図である。
図５はＣＮＴ−ＦＥＴの電気特性から求めたＤ／ｄとヒステリシス幅ｈの関係を示す特性図である。
図６は関連するＣＮＴ−ＦＥＴにおける各電圧の関係を模式的に示した概略図である。
図７Ａ〜図７Ｄはデバイス構造におけるチャネル層の電界の様子を模式的に示した概略図である。
図８Ａ、図８ＢはＣＮＴとゲート電極間の等ポテンシャル線を模式的に示した概略図である。
図９はＣＮＴとゲート絶縁層界面における相対的な電界強度とＣＮＴの配列構造との関係を示す特性図である。
図１０Ａ、図１０Ｂは導電層におけるＣＮＴの配置を模式的に示した概略図である。
図１１は導電層の厚さとＣＮＴの配置の関係を説明するための概略図である。
図１２はゲート絶縁層と導電層の界面近傍における電界を計算により求めた結果を示す特性図である。
図１３Ａ〜図１３Ｅは本発明の第１の実施形態に係るＣＮＴ−ＦＥＴの製造方法を説明するための断面工程図である。
図１４は本発明の第２の実施形態に係るＣＮＴ−ＦＥＴの断面図である。
図１５は本発明の第２の実施形態に係る別のＣＮＴ−ＦＥＴの断面図である。
図１６Ａ〜図１６Ｅは本発明の第２の実施形態に係るＣＮＴ−ＦＥＴの製造方法を説明するための断面工程図である。
図１７は本発明に関連するＣＮＴ−ＦＥＴの断面図である。
図１８は本発明に関連するＣＮＴ−ＦＥＴにおける典型的なヒステリシス特性を示す特性図である。
【発明を実施するための形態】
【０００７】
以下に、図面を参照しながら、本発明の実施形態について説明する。
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置１００の断面図である。半導体装置１００は、第１の絶縁層１０１と、第１の絶縁層に接する導電層１０２と、導電層１０２を被覆し第１の絶縁層１０１と接する部分を有する第２の絶縁層１０３と、第１の絶縁層１０１の導電層１０２と反対側の面と接する第１の電極１０４とを有する。導電層１０２はキャリア（電子または正孔）の移動方向（図１の紙面に垂直方向）の少なくとも一部に半導体構造物１０５Ａを含んでいる。ここで、第１の電極１０４の電位がＶであるときに生じる電界の、導電層１０２の第１の絶縁層１０１と接する面における電界強度をＥ１とし、第１の電極１０４の電位Ｖと第１の絶縁層１０１の厚さＴからＶ／Ｔとして求まる電界強度をＥ２としたとき、
Ｅ１／Ｅ２≦１０                          （１）
である関係を満たすように、半導体構造物１０５Ａが互いに離間して配置されている。
このとき、第１の絶縁層１０１に接する面上における半導体構造物１０５Ａ間の平均距離をＤ０、半導体構造物１０５Ａの断面幅の平均値をｄとしたとき、
１＜Ｄ０／ｄ≦３５                        （２）
である関係を満たすように、半導体構造物１０５Ａが互いに離間して配置された構成とすることができる。
半導体構造物１０５Ａとしては、例えば、筒状形状の一種である円筒形状を有するカーボンナノチューブ（ＣＮＴ）を用いることができる。ここで、関連するＣＮＴ−ＦＥＴの製造に際しては、均一性を確保するためにＣＮＴを均質に散布することが重要となる。そのため、関連するＣＮＴ−ＦＥＴにおいては、個々のＣＮＴ同士の間隔はより大きい方が望ましいとされている。
それに対して本実施形態による半導体装置では、ＣＮＴなどからなる半導体構造物１０５Ａが互いに離間した所定の構成で配置されている。このような構成をとることにより、離間して配置された半導体構造物と接する絶縁層における電荷の捕獲を抑制することができるので、本実施形態による半導体装置では、特性の均質性を確保しつつ、電気特性におけるヒステリシスを低減することができる。
図２に、本実施形態による、半導体構造物としてカーボンナノチューブ（ＣＮＴ）１０５を導電層に用いた電界効果トランジスタ（ＣＮＴ−ＦＥＴ）１１０の断面図を示す。ここで、ＣＮＴ−ＦＥＴ１１０は、ゲートとなる基板１１１の裏面に形成された第１の電極であるゲート電極１１２と、第１の絶縁層としてのゲート絶縁層１０１と、導電層１０２であるＣＮＴ１０５と、第２の絶縁層である保護層１０３と、さらに導電層１０２の一方の端部領域に第３の電極としてソース電極１１３を、他方の端部領域に第４の電極としてドレイン電極１１４を備える。
基板１１１にはドープされたシリコン基板を用いることができる。本実施形態では、ドーパントがアンチモンであり、抵抗率が約０．０２Ω・ｃｍであるｎ型のシリコン基板を用いた。ゲート絶縁層１０１として膜厚約２００ｎｍのシリコン窒化膜を用いた。ゲート絶縁層１０１の上にＣＮＴチャネル１０５を形成した。素子領域以外のＣＮＴは除去され、隣接する素子間での電気的な干渉がないように配置される。ＣＮＴチャネル１０５の上部に保護層１０３として厚さ約１００ｎｍのＳｉＯ２膜が形成されている。
ＣＮＴチャネル１０５の上から、ソース電極１１３およびドレイン電極１１４を形成する。本実施形態では、電極間の長さ（チャネル長）は約３０μｍ、チャネル幅は約３００μｍとした。
図３Ａ、図３Ｂに、第１の実施形態によるＣＮＴ−ＦＥＴ１１０の電気特性を示す。横軸はゲート電圧ＶＧ、縦軸はドレイン電流ＩＤであり、ゲート電圧の最大値ＶＧｍａｘは２０Ｖとした。ここで、導電層１０２にはＣＮＴ１０５が互いに離間して配置されている。このＣＮＴの配置構成は、ＣＮＴの直径をｄ、ＣＮＴの密度の逆数から求めたＣＮＴの等価的な平均距離をＤとしたときのＤ／ｄの値を用いて表すことができる。図３ＡはＤ／ｄの値が１６．７である配置構成の場合、図３ＢはＤ／ｄの値が１１．１である配置構成の場合のＣＮＴ−ＦＥＴ１１０の電気特性である。ここで、ＣＮＴは直径ｄが約１ｎｍのものを用いた。このときのヒステリシスの幅ｈの平均値はそれぞれ、図３Ａの構成のＣＮＴ−ＦＥＴ１１０では約０．９１Ｖ、図３Ｂの構成では約１．４Ｖである。なお、ヒステリシスの幅ｈは、背景技術で説明した定義により求めた。
図４Ａ〜図４Ｄに、関連するＣＮＴ−ＦＥＴの電気特性を示す。ここでＤ／ｄの値はそれぞれ、図４Ａの場合６６．７、図４Ｂの場合５５．６、図４Ｃの場合４１．６、図４Ｄの場合３３．３、である。このときヒステリシスの幅ｈの平均値はそれぞれ、図４Ａの場合約８．５Ｖ、図４Ｂの場合約３．０Ｖ、図４Ｃの場合約３．０Ｖ、図４Ｄの場合約２．１Ｖ、である。図３Ａ、図３Ｂと図４Ａ〜図４Ｄに示す結果より、本実施形態によるＣＮＴ−ＦＥＴによれば、電気特性におけるヒステリシス幅を顕著に低減させることができることがわかる。
図５に、ＣＮＴ−ＦＥＴの電気特性から求めたＤ／ｄとヒステリシス幅との関係を示す。横軸はＤ／ｄ、縦軸はヒステリシス幅ｈである。図から、Ｄ／ｄが小さくなるとともに、ヒステリシス幅ｈも小さくなることがわかる。
ここで本実施形態によるＣＮＴ−ＦＥＴ１１０は、ゲート絶縁層１０１に接する面上におけるＣＮＴ１０５間の平均距離をＤ０、ＣＮＴ１０５の断面幅の平均値をｄとしたとき、１＜Ｄ０／ｄ≦３５である関係を満たすように、ＣＮＴ１０５が互いに離間して配置されている。後述するように、上記条件はＣＮＴの密度の逆数から求めたＣＮＴの等価的な平均距離Ｄを用いて、
１＜Ｄ／ｄ≦３０                          （３）
と表される。ここで、Ｄ／ｄの下限の値は、ＣＮＴが重ならずに互いに接して理想的に配置された場合（Ｄ＝ｄ）を示す。
式（３）と図５から、本実施形態によるＣＮＴ−ＦＥＴ１１０によれば、電気特性におけるヒステリシス幅ｈはゲート電圧の最大値（ＶＧｍａｘ＝２０Ｖ）の１／１０以下となることがわかる。よって、安定したトランジスタ動作を実現することができ、さらに、ゲート電圧の閾値の設定に余裕が得られることから、回路設計が容易になるという効果が得られる。
次に、本実施形態に係る発明の効果について、さらに詳細に説明する。以下では、半導体構造物としてカーボンナノチューブ（ＣＮＴ）１０５を導電層に用いた電界効果トランジスタ（ＣＮＴ−ＦＥＴ）１１０を用いて説明する。なお半導体構造物としては、この他に、シリコンナノワイヤー、またはシリコン・ゲルマニウム（Ｓｉ／Ｇｅ）、ガリウム砒素（ＧａＡｓ）などの化合物半導体ナノワイヤー、および酸化亜鉛（ＺｎＯ）などの酸化物半導体ナノワイヤーなども用いることができる。
まず、関連するＣＮＴ−ＦＥＴにおいてヒステリシスの生じる機構を説明する。関連するＣＮＴ−ＦＥＴにおいては、電荷がゲート絶縁層中（のトラップ）に捕獲され、その電荷による遮蔽電圧（ＶＴ）によってチャネルに印加される実効的なポテンシャル（ＶＣ）がゲート電圧の値（ＶＧ）と異なることによってヒステリシスが生じると考えられる。図６に、このときの各電圧の関係を模式的に示す。絶縁層中に捕獲された電荷による遮蔽電圧（ＶＴ）、チャネルに印加される実効的なポテンシャル（ＶＣ）、ゲート電圧の値（ＶＧ）の関係は
ＶＣ＝ＶＧ−ＶＴ                          （４）
となる。
例えば、ＶＧをゼロから＋ＶＧｍａｘまで増加させると、ＣＮＴチャネルからゲート絶縁層に向かって増大する電界によって、電荷（電子）がＣＮＴチャネルからトンネルして絶縁層に注入される。この注入された電荷量（数）Ｎによって、遮蔽電圧
ＶＴ＝−ｅＮ／Ｃ                          （５）
が生じる。ここで、ｅは単位電荷、ＣはＣＮＴチャネルと絶縁層中のトラップとの間の容量である。
ここで、ＶＧを＋ＶＧｍａｘまで増大させた後に、減少させる場合を考える。この場合、捕獲された電荷は、捕獲される時と同程度の大きさの逆向きの電界が与えられないと放出されない（ある時定数で自然に放出される確率はゼロではないが、放出には非常に時間を要する）。そのため、一度捕獲された電荷は、あるＶＧの範囲で保持される。すなわち式（５）のＶＴは保持されたままになる。このため、式（４）におけるＶＣはＶＧを変化させても、ＶＴの分だけは変化しない。すなわちＶＧで制御できない電圧が残ることになる。
逆に、ＶＧを−ＶＧｍａｘの方向まで減少させていく場合においても同様の状況となる。ただし、ある負のＶＧ値において捕獲されていた電子が放出され、正孔が捕獲される点で異なる。そのため、式（５）の符号は正になるが、電子が捕獲される時と同様に式（５）のＶＴは保持されたままになる。したがって、この場合も式（４）におけるＶＣはＶＧを変化させても、ＶＴの分だけは変化しない。すなわち、負のＶＧ領域においても、ＶＧで制御できない電圧が残る。以上により、ＶＧを±ＶＧｍａｘに掃引した時にヒステリシスが生じることになる。
上述したように、電荷が捕獲されることによって遮蔽電圧ＶＴが生じることが、ヒステリシスが生じる原因であることから、電荷が捕獲される確率を低減することによりヒステリシスを低減することができる。電荷が捕獲されるのは絶縁層を電荷がトンネルするためであるから、トンネル確率を低減させることが必要となる。トンネル確率はトンネルする障壁の高さと障壁の厚さに依存する。障壁の高さは材料の選択によって決定されるが、トンネルする障壁の厚さは障壁に印加される電界強度に依存し、電界強度が大きいほど障壁が薄くなりトンネル確率は増大する。したがって、ＣＮＴチャネルに印加される電界強度を低下させることにより、ヒステリシスを低減することができる。
ここで、デバイス構造におけるチャネル層の電界強度について説明する。シリコン材料を用いたＦＥＴに適用される平行平板構造の場合、電界強度Ｅはゲート絶縁層の膜厚をＴＧとすれば
Ｅ＝ＶＧ／ＴＧ                            （６）
となる。
一方ＣＮＴ−ＦＥＴの場合、ＣＮＴは円筒状の半導体構造物であることから平行平板構造とは電界分布は大きく異なる。円筒構造の場合、円筒とゲート絶縁層界面での電界強度の近似値は、一般的な電磁気学理論から
Ｅ＝ＶＧ／（ｄ／２×Ｉｎ（ＴＧ−ｄ／２）／（ｄ／２））              （７）
と求まる。ここで、Ｉｎは自然対数、ｄは円筒の直径、ＴＧは円筒からゲート電極までの距離（ゲート絶縁層の厚さに相当）である。
式（６）（７）より、典型的なＣＮＴの直径を１ｎｍ、ゲート絶縁層の厚さＴＧを１００ｎｍとすると、平行平板構造の場合に比べて円筒構造の場合には約５０倍電界強度が強くなることがわかる。
図７Ａ〜図７Ｄは、このときの電界の様子を模式的に示したものである。図７Ａに示すように、円筒構造１２０の場合はゲート電極１２１からの電気力線１２２が円筒の周囲にすべて回り込むことが出来る。このため、例えば直径１ｎｍの円筒の周囲（約３．１４ｎｍ）にゲート電極からの電気力線が全て集中してしまう。この場合のポテンシャルの様子を示したのが図７Ｂである。ここでは円筒構造としてＣＮＴを用いた場合を示す。電気力線がＣＮＴに集中するため、ＣＮＴと絶縁層との界面におけるポテンシャル障壁の厚さが薄くなっていることがわかる。このためＣＮＴ側から絶縁層にキャリアが注入されやすくなる。
それに対して平行平板構造１３０の場合は、図７Ｃに示すように、電気力線１３２がゲート電極１３１と対向する電極（チャネル層）の裏側に回り込むことはない。つまり、平行平板構造では、どちらか一方の電極に電気力線が集中することはなく、電界強度は対向する二つの電極間距離にだけ依存する（式（６））。平行平板構造の場合、図７Ｄに示すように、ゲート電極１３１と対向する電極（チャネル層）と絶縁層との界面におけるポテンシャル障壁の厚さが極端に薄くなることがない。したがって、チャネル層側からキャリアが注入されにくい構造になっている。以上より、平行平板構造で記述されるシリコン材料を用いたＭＯＳＦＥＴと比較して、円筒構造を有するＣＮＴ−ＦＥＴではヒステリシスがより顕著に生じることとなる。このように、ヒステリシスが生じる原因となる電荷が絶縁層をトンネルする確率を低減させるためには、チャネルにおける電界強度を低減させる必要がある。
次に、ＣＮＴの配列構造とヒステリシスを生じさせる電界強度の関係について説明する。ここでＣＮＴの配列構造は、上述したように、ＣＮＴの直径をｄ、ＣＮＴの密度の逆数から求めたＣＮＴ間の等価的な平均距離をＤとしたときのＤとｄの比（Ｄ／ｄ）で表すこととする。
図８Ａ、図８Ｂに、有限要素法を用いて計算により求めたＣＮＴとゲート電極間の等ポテンシャル線の概略を示す。図８Ａは孤立したＣＮＴの場合であり、図８Ｂは複数のＣＮＴが配列している場合である。同図中、等ポテンシャル線の間隔が狭い箇所はポテンシャルが急激に変化していることを示している。図８Ａに示す孤立したＣＮＴの場合は、式（７）で表されるように急激なポテンシャル変化、すなわち強い電界が生じている。一方、図８Ｂに示す複数のＣＮＴが配列した構成においては、一本のＣＮＴに電界が集中することなく、ポテンシャルの変化が緩和されていることがわかる。
図９に、ＣＮＴ周辺のポテンシャル変化つまり電界強度とＣＮＴの配列構造との関係を上述の計算結果から求めた結果を示す。図９において、横軸はＣＮＴの配列構造を示すＤ／ｄであり、縦軸は、平行平板構造における電界強度をＥ２、ゲート絶縁層と接する面におけるＣＮＴの電界強度をＥ１としたときの相対的な電界強度Ｅ１／Ｅ２である。電界強度は有限要素法を用いてポテンシャルを計算し、そのポテンシャルの微分から求めた。図中、実線はＣＮＴが基板に垂直方向に重なり合い、導電層の厚さｔがＣＮＴの直径ｄよりも大きい場合を示す。このとき、Ｄ／ｄが１０のときに導電層の厚さｔが２０ｎｍになるとした。これは図３Ａ、図３Ｂと図４Ａ〜図４Ｄの実験結果をシミュレーションでフィッティングすることにより求めたものである。一方、図９中の点線はＣＮＴがゲート絶縁層上に重なり合うことなく理想的に配列している場合であり、導電層の厚さｔがＣＮＴの直径ｄとほぼ等しいとみなせる場合を示す。また図９には、孤立したＣＮＴに対応するＤ＝∞のときの電界強度（図中の破線）と、平行平板構造に対応するＥ１＝Ｅ２のときの電界強度（図中の一点鎖線）をあわせて示す。
本実施形態によるＣＮＴ−ＴＦＴ１１０においては、式（１）で示したＥ１／Ｅ２≦１０である関係を満たすように、ＣＮＴが互いに離間して配置されている。このとき、図９に示した計算結果より、ＣＮＴの密度の逆数から求めたＣＮＴの等価的な平均距離Ｄを用いると、１＜Ｄ／ｄ≦３０である関係にあることがわかる。このことと図５に示す実験結果とから、本実施形態によるＣＮＴ−ＦＥＴ１１０によれば、電気特性におけるヒステリシス幅をトランジスタの安定動作が可能な程度まで低減できることがわかる。
次に、ＣＮＴの配置と導電層の厚さｔの関係について説明する。導電層におけるＣＮＴの配置は、その製造方法に依存する。後述するようにＣＮＴを溶液に溶かしてディスペンサー、インクジェット、スピンコート、またはディップコートなどにより基板上に配置する場合、ＣＮＴは基板面に並行な方向にランダムに配置される。Ｄ／ｄを小さくするためにＣＮＴの面積当りの本数を増大させると、ＣＮＴ同士が不規則に重なり合う。そのときの様子を図１０Ａ、図１０Ｂに模式的に示す。図１０ＡはＣＮＴがゲート絶縁層１０１上に重なり合うことなく理想的に配列している場合であり、図１０ＢはＣＮＴ同士が重なり合い基板面に垂直方向に厚さが生じる場合を示している。
図１０Ｂに示すように、厚さが生じる配置である場合、導電層１０２の膜厚ｔがＣＮＴ１０５の直径ｄより大きくなるため、ゲート絶縁層１０１と接していないＣＮＴが存在する。ゲート絶縁層１０１から離れて配置されたＣＮＴは、ゲート絶縁層１０１の近傍に配置されたＣＮＴによって静電遮蔽されるので、個々のＣＮＴに集中する電界強度を緩和する効果に寄与する割合は低下する。したがって、ＣＮＴの密度を増大させてＤ／ｄの値を減少させても、一定の範囲以下では電界強度の緩和効果は減少する。この導電層の有限の厚さの影響により、図９に見られるようにｔ＞ｄの場合には、Ｄ／ｄが１となる極限においても平行平板構造における値（Ｅ１／Ｅ２＝１）にはならない。また、図５に示す実験結果においても、Ｄ／ｄ＝１７のときヒステリシス幅ｈは最小となるが、Ｄ／ｄがそれ以下となってもｈは減少することなく飽和傾向を示す。
図９より、ＣＮＴがゲート絶縁層上に重なり合うことなく理想的に配列している場合（図中の点線）には、式（１）の条件、すなわちＥ１／Ｅ２≦１０となるのは
Ｄ０／ｄ≦３５                          （８）
となる場合であることがわかる。ここで、Ｄ０はＣＮＴが理想的に配列している場合のＣＮＴ間の平均距離、つまりゲート絶縁層１０１に接する面上におけるＣＮＴ１０５間の平均距離を表す。そしてＣＮＴを含む導電層の厚さが増大するに従い、Ｄ／ｄの値の上限を与える式（８）の右辺の値は減少する。これは以下の理由による。すなわち、ＣＮＴを含む導電層の厚さが増大するとＣＮＴは重なり合って配置するようになる。そのため、ＣＮＴの密度、すなわちＤ／ｄの値が同じ場合であっても、ゲート絶縁層に接する面上に存在するＣＮＴの個数は減少するので、その平均距離Ｄ０は逆に増大することになる。そのため、ゲート絶縁層界面における電界集中を緩和する効果は減殺されるので、Ｄ／ｄの値をＣＮＴが理想的に配列している場合よりもさらに減少させる必要があるからである。
次に、導電層の厚さとゲート絶縁層に接する面上におけるＣＮＴ間の平均距離Ｄ０の関係について説明する。まず、ＣＮＴの密度をｎ、そのときの導電層の厚さをｔとし、単位密度当たりの導電層の厚さｔｄを以下のように定義する。
ｔｄ＝ｔ／ｎ                            （９）
ここでＣＮＴの密度ｎは、ＣＮＴを含む導電層を基板の上面から観察したときの単位面積（１μｍ２）当たりのＣＮＴの本数と定義する。例えば、ＣＮＴの密度ｎが１００本／μｍ２であり、導電層の膜厚が２０ｎｍである場合は、ｔｄは０．２ｎｍとなる。
図９に示した、ＣＮＴが重なり合うことなく理想的に配列している場合の特性（点線：ｔ≒ｄ）からＣＮＴが重なり合う場合の特性（実線：ｔ＞ｄ）を内挿することにより、式（８）は以下のように書き直すことができる。
Ｄ／ｄ≦３５−２５×ｔｄ                    （１０）
式（８）と式（９）から、
Ｄ０＝Ｄ＋２５×ｔｄ×ｄ
と求まる。Ｄの定義からＤ＝１／ｎであるから、導電層の厚さｔとゲート絶縁層に接する面上におけるＣＮＴ間の平均距離Ｄ０との関係は以下のようになる。
Ｄ０＝１／ｎ＋２５×ｔ×ｄ／ｎ                （１１）
式（１１）を用いて、導電層の厚さｔとＣＮＴの密度ｎからゲート絶縁層に接する面上におけるＣＮＴ間の平均距離Ｄ０を設定することができるので、式（２）の条件を充足する本実施形態によるＣＮＴ−ＦＥＴを作成することができる。なお、導電層の膜厚ｔは、段差計または原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）などを用いて計測することができる。
また、単位密度当たりの導電層の厚さｔｄはＣＮＴを含む導電層の形成方法に依存するが、スピンコートなどを用いて形成する場合には、ｔｄは近似的に０．２ｎｍとすることができる。このとき式（１０）の条件は、
Ｄ／ｄ≦３０                            （１２）
となる。
次に、導電層の厚さの影響について説明する。ゲート絶縁層との界面から離れて配置されたＣＮＴは界面近傍のＣＮＴによって静電遮蔽される。そのため導電層の膜厚が過度に増大すると、ゲート電界で制御されないＣＮＴの個数が増加する。その結果、ゲート電圧による制御性が著しく低下しトランジスタ動作が困難になる。
この導電層の厚さの影響を回避するため、導電層の厚さｔはＣＮＴの密度の逆数から求めたＣＮＴの等価的な平均距離Ｄの１０倍以下、すなわち
ｔ≦１０×Ｄ                          （１３）
とすることが望ましい。ここで膜厚ｔは導電層の形成方法に依存し、ランダムに堆積する場合はＣＮＴの密度と相関を有するが、ＣＮＴを配向させる場合は、必ずしもＣＮＴの密度には依存しない。したがって、一般的には、導電層の膜厚ｔとＣＮＴの密度つまりＣＮＴ間の平均距離Ｄとは独立に決定することができる。
次に、式（１３）で表される条件による効果について、図１１を用いて説明する。図１１は、導電層におけるＣＮＴの配置を模式的に示したものである。図中、ＣＮＴ１とＣＮＴ３はゲート絶縁層１０１と接しており、ＣＮＴ２はゲート絶縁層１０１から離れて配置している。ここで、ＣＮＴ１とＣＮＴ３との距離はＣＮＴの密度の逆数から求めた等価的な平均距離Ｄの２倍とし、ＣＮＴ２のゲート絶縁層１０１表面からの距離をｔとする。このときゲート絶縁層１０１の表面からの距離ｔが、ＣＮＴ間の平均距離Ｄの大きさを越えて増加するに従い、ゲート電極１１２からＣＮＴ１とＣＮＴ３の間を通ってＣＮＴ２の位置まで達する電気力線の数は減少していく。そのため、ゲート電極１１２から生じる電界によってＣＮＴ２を効果的に制御するためには、ＣＮＴ２はゲート絶縁層からの距離ｔがＣＮＴ間の平均距離Ｄの１０倍よりも小さくなるように配置することが望ましい。
図１２に、ゲート絶縁層と導電層の界面近傍における電界強度を計算により求めた結果を示す。ここでは、ゲート絶縁層１０１の厚さを２００ｎｍとし、ゲート電極１１２とＣＮＴを含む導電層１０２でゲート絶縁層１０１を挟んだ構造とした。横軸はゲート電極１１２とゲート絶縁層１０１との界面からの距離Ｌ、縦軸は平行平板構造における電界強度で規格化した電界強度Ｅｎである。ＣＮＴはゲート絶縁層１０１と導電層１０２の界面（Ｌ＝２００ｎｍ）に配置されているとした。このとき、ゲート絶縁層に接する面上におけるＣＮＴ間の平均距離Ｄ０を変化させて電界強度を求めた。
図１２からわかるように、ゲート絶縁層１０１と導電層１０２の界面近傍における電界強度の遷移領域の幅は界面におけるＣＮＴ間の平均距離Ｄ０と同程度の大きさとなっている。このことから、ゲート絶縁層に接する面上におけるＣＮＴ間の平均距離Ｄ０に対しても式（１３）と同様に
ｔ≦１０×Ｄ０                            （１４）
の範囲を満たさない領域に配置されたＣＮＴには、ゲート電極からの電気力線はほとんど到達しないことがわかる。この条件と式（８）の条件から、ゲート絶縁層に接する面上におけるＣＮＴ間の平均距離Ｄ０は
ｔ／１０≦Ｄ０≦３５×ｄ                    （１５）
とすることが望ましい。
なお、本実施形態においてゲート絶縁層１０１の厚さＴ１は特に制限されないが、ＣＮＴの直径ｄとゲート絶縁層の厚さＴ１との比が２０以上であるとき、すなわち
Ｔ１／ｄ＞２０                          （１６）
の範囲にあるとき、特に有効となる。
本実施形態によるＣＮＴ−ＦＥＴ１１０においては、ＣＮＴはｐ型あるいはｎ型にドーピングされたものであってもよい。また、ゲート電極１１２の材料には、金、白金、アルミニウム、チタン、ドーピングしたポリシリコン、銅、タンタル、タングステン、ニオブ、モリブデンなどを用いることができる。ソース電極１１３、ドレイン電極１１４には、金、白金、パラジウム、アルミニウム、チタン、ドーピングしたポリシリコン、マグネシウム、カルシウム、鉄、ニッケル、コバルトなどを用いことができる。マグネシウム、カルシウムなどの酸化しやすい材料は、その表面をアルミニウムなどの保護層で覆うことが望ましい。ソース電極およびドレイン電極に接するＣＮＴがｐ型の場合は、金、白金、パラジウムなどを用いるとショトキー障壁が低くなるので、より望ましい。ソース電極およびドレイン電極に接するＣＮＴがｎ型の場合は、アルミニウム、カルシウム、マグネシウムなどを用いるとショトキー障壁が低くなるので、より望ましい。
ＣＮＴ−ＦＥＴ１１０において、ソース電極およびドレイン電極の配置位置は、必ずしもゲート電極に対して対称でなくてもよい。ソース−ドレイン間の耐圧を高くする必要がある場合には、ゲート−ドレイン間の距離をゲート−ソース間の距離よりも大きく（長く）配置することが望ましい。例えば、ゲート−ドレイン間隔をゲート−ソース間隔の二倍にすることができる。
本実施形態によるＣＮＴ−ＦＥＴ１１０においては、基板、ＣＮＴチャネル、ソース電極およびドレイン電極の順に配置することとしたが、これに限らず、基板の上にソース電極およびドレイン電極を配置し、その上にＣＮＴチャネルを配置した構成としてもよい。すなわち、基板を下側とした時に、ＣＮＴチャネルがソース電極およびドレイン電極の上側に位置する構成としても良い。この場合には、ＣＮＴチャネル以外の構造をリソグラフィ技術などを用いて製造した後に、ＣＮＴチャネルのみを印刷技術または塗布技術により形成することができるので、製造工程の簡略化、低コスト化を図ることができる。
次に、本実施形態によるＣＮＴ−ＦＥＴ１１０の製造方法を説明する。図１３Ａ〜図１３Ｅは、ＣＮＴ−ＦＥＴ１１０の製造方法を説明するための断面工程図である。
まず、図１３Ａに示すように、シリコン基板１１１の裏面にゲート電極１１２を蒸着により形成する。ゲート電極の材料として本実施形態では、Ａｌ（約５０ｎｍ）／Ａｕ（約５０ｎｍ）からなる積層構造を用いた。シリコン基板と接する面にＡｌを形成すると密着性が良くなるからである。シリコン基板１１１の表面側にはシリコン窒化膜からなるゲート絶縁層１０１を約２００ｎｍ形成した。成膜にプラズマＣＶＤ法を用いると良好な膜質が得られる。ゲート絶縁層１０１の上にスピンコート法を用いてＣＮＴを塗布し、ＣＮＴチャネル１０５を形成する。このスピンコート工程において、チャネルを形成するＣＮＴの間隔−直径比率Ｄ／ｄを制御することができる。すなわち、スピンコートによるＣＮＴの密度はスピンコートの総回数にほぼ比例するので、あらかじめスピンコート一回当たりのＣＮＴ密度をＡＦＭ（原子間力顕微鏡：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）を用いた観察から求めておくことにより制御することができる。このとき、ＣＮＴ溶液の濃度によってスピンコートの回数を数回から１０回程度まで数段階に分けて準備し、ＡＦＭ観察からＣＮＴ密度を計測することとすれば、より正確に制御することができる。ＣＮＴの密度は基板表面の状態にも依存するが、例えば、濃度約３ｐｐｍのＣＮＴジクロロエタン溶液では、一回のスピンコートによってＣＮＴ密度が約１本／μｍ２のＣＮＴ膜が形成される。
このスピンコート回数による密度制御から、ＣＮＴの平均間隔Ｄの近似値を求めておく。例えば１μｍ２当りにＣＮＴがｎ本の場合は
Ｄ＝１０００／ｎ［ｎｍ］
となる。
ＣＮＴの直径は、上記のＡＦＭ観察の工程で直接求めることが出来る。ここでは約１ｎｍのＣＮＴを用いた。このように、スピンコート回数によって密度を制御することで、ＣＮＴの平均間隔と直径の比Ｄ／ｄを制御することができる。本実施形態においては、密度が３５本／μｍ２から９０本／μｍ２になるようにスピンコート回数を制御した。
ＣＮＴチャネルの形成方法としては、スピンコート法に限らず、インクジェット法、ディスペンサー（注射器）法、ディッピング（引き上げ）法などを用いることができる。
インクジェット法を用いる場合においてもスピンコート法と同様に、あらかじめ吐出量を測定し、微量の吐出量を吹き付けて形成したＣＮＴ膜をＡＦＭで観察することにより密度を求めておく。この場合も異なる吐出量について測定しておくと精度が向上する。ＡＦＭ観察で一回の吐出によるＣＮＴ膜のＣＮＴ密度を測定し、吹き付けた範囲の面積を光学顕微鏡または電子顕微鏡で計測することにより総ＣＮＴ本数を算出する。これにより一回の吐出時のＣＮＴ本数が求められる。以上より、吐出回数を調整することによって、所望のＣＮＴ密度のＣＮＴチャネルを形成することができる。従って、この場合にもＣＮＴの平均間隔と直径の比Ｄ／ｄを制御することができる。
ディスペンサー法を用いる場合にもインクジェット法と同様に、一回の吐出量によるＣＮＴ本数をあらかじめ算出しておくことにより、ＣＮＴの密度を制御することができる。従って、この場合にもＣＮＴの平均間隔と直径の比Ｄ／ｄを制御することができる。
また、ディッピング（引き上げ）法を用いる場合においても、一回の引き上げで基板上に付着するＣＮＴ密度を同様に計測しておき、素子サイズ（面積）を乗じて一回の引き上げ毎のＣＮＴ本数を算出しておけばよい。これにより、この場合にもＣＮＴの平均間隔と直径の比Ｄ／ｄを制御することができる。
次に図１３Ｂに示すように、ＣＮＴチャネル１０５の上に厚さ約１００ｎｍのＳｉＯ２膜からなる保護層１０３を形成し、ＣＮＴチャネル１０５の全面を被覆する。成膜には例えば熱ＣＶＤ法を用いることができる。本実施形態では、窒素をキャリアガスとし、モノシランと酸素の混合ガスを用いた熱ＣＶＤ法により、基板温度約４００℃以下で成膜を行った。
図１３Ｃに示す素子分離工程は、チャネルとなる領域をフォトレジストで覆い、それ以外の保護層１０３を例えば緩衝フッ化水素酸液などを用いて除去することにより行う。その後、チャネル領域以外の領域に露出したＣＮＴ膜を、酸素アッシングなどにより除去する。
次に図１３Ｄに示すように、ソース電極１１３、ドレイン電極１１４を形成するための窓開けを行なう。窓開けは、一般的なリソグラフィを用いてパターニングし、保護層１０３の上からコンタクト領域を形成することにより行う。
続いて図１３Ｅに示すように、ソース電極１１３、ドレイン電極１１４を形成する。本実施形態では、厚さ約５０ｎｍの金（Ａｕ）を蒸着することにより形成した。この電極形成には、リフトオフ法を用いることができる。すなわち、まずソース電極、ドレイン電極を形成する領域のレジストが除去されたレジストパターンをリソグラフィ法により形成する。その上に蒸着法など異方性の強い成膜法を用いて金（Ａｕ）を成膜する。その後、レジストを溶解する溶剤で不要な金（Ａｕ）をレジストと共に除去しパターンを形成する。以上の工程により、本実施形態によるＣＮＴ−ＦＥＴ１１０が完成する。
本実施形態によるＣＮＴ−ＦＥＴ１１０においては、基板としてシリコン基板、ガラス基板、絶縁層で保護されたステンレス鋼などを用いてもよい。
また、ゲート絶縁層としてシリコン酸化膜、シリコン窒化膜、アルミ酸化膜、またはチタン酸化物、ハフニア（ハフニウム酸化物）、ジルコニア（ジルコニウム酸化物）などの高誘電率材料などを用いることができる。また、ポリイミド、フォトレジスト、ＰＭＭＡなどのアクリル樹脂、ポリカーボネートなど有機材料膜を用いることとしてもよい。
［第２の実施形態］
次に、本発明の第２の実施形態について説明する。図１４に、本実施形態によるカーボンナノチューブ（ＣＮＴ）膜２０５を導電層に用いた電界効果トランジスタ（ＣＮＴ−ＦＥＴ）２００の断面図を示す。基本的な構造は第１の実施形態によるＣＮＴ−ＦＥＴ１１０と同様である。本実施形態では、基板２１１として厚さ約２００μｍのポリイミドを用いた。ＣＮＴ−ＦＥＴ２００は、導電層２０２であるＣＮＴチャネル２０５、その両端に接して構成されたソース電極２１３およびドレイン電極２１４、ソース電極とドレイン電極の間に延在するＣＮＴチャネル領域に形成されたゲート絶縁層２０１、およびゲート絶縁層２０１に接して構成されたゲート電極２１２からなる。ここで、ソース電極とドレイン電極の間隔（チャネル長）は約１５０μｍ、チャネル幅は約５００μｍとした。なお、基板２１１にはポリイミドに限らず、例えばポリ・エチレン・ナフタレート（ＰＥＮ：ｐｏｌｙｅｔｈｙｌｅｎｅ  ｎａｐｈｔｈａｌａｔｅ）などを用いることとしてもよい。
ポリイミド基板２１１上に厚さ約１μｍの銀（Ａｇ）からなるゲート電極２１２を形成し、その上にゲート絶縁層２０１として、熱ＣＶＤ法で形成した厚さ約０．５μｍのパリレン（ポリパラキシリレン）膜を形成した。ゲート電極２１２のチャネル長方向に沿った長さは約１００μｍとした。
ゲート絶縁層２０１の上にＣＮＴチャネル２０５を形成する。ソース電極２１３およびドレイン電極２１４には厚さ約０．５μｍの銀を用いた。ソース電極端（またはドレイン電極端）とゲート電極２１２との間の距離は約１０μｍである。
ＣＮＴチャネル２０５の上に、第２の絶縁膜である保護層２０３として厚さ約０．２μｍのパリレン膜を形成する。保護層２０３は水分や空気中の酸素などによるトランジスタ特性の変化を防止する効果がある。
ここで、ＣＮＴはｐ型またはｎ型にドーピングしたものであってもよい。また、図１５に示すように、ソース領域またはドレイン領域とＣＮＴチャネルが接触する部分（それぞれ領域１、２という）、およびゲート絶縁層２０１を介してゲート電極２１２と対向する領域を含むＣＮＴチャネルの部分（領域３という）を相補的にドーピングすることとしてもよい。例えば、領域１、２はｐ型と、領域３はｎ型とすることができる。相補的にドーピングされたチャネル構成とすることによって、ゲート電圧が印加されない時にドレイン電流をゼロにすることができる。すなわちＭＯＳ−ＦＥＴにおけるいわゆるエンハンスメント型の動作が実現できる。
次に、本実施形態によるＣＮＴ−ＦＥＴ２００の製造方法を説明する。図１６Ａ〜図１６Ｅは、ＣＮＴ−ＦＥＴ２００の製造方法を説明するための断面工程図である。
まず図１６Ａに示すように、ポリイミド基板２１１上にゲート電極２１２を形成する。本実施形態ではゲート電極材料は銀（Ａｇ）とし、銀ペーストインクを用いてディスペンサーと注射器またはインクジェット印刷により形成した。ゲート電極パターンを形成後に、銀粒子間に含まれる添加物を除去するため、大気中において約１８０℃で加熱処理を行った。これに限らず、スパッタ（または蒸着）法を用いてゲート電極材料を基板２１１上の全面に成膜した後にリソグラフィ法を用いてパターン形成し、ウェットエッチングによりゲート電極２１２を形成することとしてもよい。このとき、ゲート電極材料としてアルミニウムを用いれば、一般的なエッチャント、例えばリン酸、硝酸、酢酸、水からなる混合液を使用することができる。また、光リソグラフィで用いるポジレジストのアルカリ現像液もエッチャントとして使用できる。なお、銀（Ａｇ）も一般に用いられるエッチャントでエッチングできるので、ウェットエッチングによっても電極パターンを形成することができる。
次に図１６Ｂに示すように、ゲート絶縁層２０１としてパリレン膜を約０．５μｍの厚さで成膜した。成膜にはジパラキシリレンモノマーを原料とした蒸着法を用いた。これに限らず、シリコン窒化膜をスパッタ法により形成することとしてもよい。例えば、スパッタ条件としてターゲット材料は窒化シリコンとし、プラズマガスにアルゴンガスを用い、圧力は約２パスカルとして、膜厚が約０．５μｍのシリコン窒化膜を形成することとしてもよい。また、ポリイミドを滴下または塗布することによりゲート絶縁層２０１を形成することとしてもよい。この場合も膜厚は約０．５μｍとすることができる。
次に図１６Ｃに示すように、ＣＮＴ膜２０５を形成する。本実施形態では、ディスペンサーと注射器を用いてチャネル部分にのみＣＮＴ溶液を滴下し、その後に乾燥する方法により形成した。溶媒にはジクロロエタンを用い、重量比で約１〜１００ｐｐｍ程度の濃度に調整した。ディスペンサーと注射器を用いて、このＣＮＴ溶液を約１０〜５００マイクロリットル滴下した後に、自然乾燥させた。基板の表面状態に応じてＣＮＴ膜におけるＣＮＴの密度は異なるが、１〜５回の滴下工程で、約１本／μｍ２程度の密度となる。滴下工程の回数によって、ＣＮＴ膜におけるＣＮＴの密度を調整することができる。このように、滴下工程の回数によって密度を制御することで、ＣＮＴの平均間隔と直径の比Ｄ／ｄを制御することができる。本実施形態においては、密度が３０本／μｍ２から１２０本／μｍ２になるように滴下工程の回数を制御した。
ＣＮＴ溶液の作製は、水に界面活性剤と共にＣＮＴを混入し、撹拌・超音波処理により分散させることとしてもよい。また、インクジェット印刷機で印刷することによりＣＮＴ膜を形成することもできる。これらのような局所的に滴下する形成方法を用いた場合は、チャネル領域以外の不要となるＣＮＴ膜を除去する工程が不要となる。
ＣＮＴ膜２０５の形成方法はこれに限らず、スピンコート法で形成することとしてもよい。まずＣＮＴをジクロロエタン溶媒中に分散し、重量比で約１０−６程度の濃度に調整する。スピンコートは、基板上に希釈超音波分散したＣＮＴ溶液を約２０〜２００マイクロリットル滴下した後に、例えば基板を約８００ｒｐｍで約１０秒間回転させることにより行う。基板の表面状態に応じてＣＮＴの密度は異なるが、４〜５回のスピンコート工程で、約０．６本／μｍ２程度のＣＮＴ密度になる。スピンコート工程の回数によって、ＣＮＴの密度を調整することができる。隣接する素子との分離を図るため、基板全面に塗布されたＣＮＴ膜のうち、チャネル領域となる部分以外の不要なＣＮＴ膜を除去する。このＣＮＴ膜を部分的に除去する工程には、通常のリソグラフィ法を用いることができる。すなわち、アッシング時のマスクとしてシリコン窒化膜またはシリコン酸化膜をスパッタ法で形成し、光リソグラフィ法によりパターン形成し、ドライエッチングでチャネル部分以外のシリコン窒化膜を除去する。その後、酸素アッシングによりＣＮＴ膜を除去する。
ＣＮＴ膜を部分的に除去する工程には、リフトオフ法を用いてもよい。すなわち、チャネルとなる部分のレジストのみが除去されたレジストパターンをリソグラフィ法で形成し、その後にＣＮＴ膜をスピンコートにより塗布する。その後、チャネル領域以外の不要なＣＮＴ膜を、レジスト溶剤でレジストと共に除去することとしてもよい。
さらに、ＣＮＴ溶液に基板を浸した後に引き上げ、乾燥することによりＣＮＴ膜を形成することとしてもよい。この場合も基板全面にＣＮＴ膜が付着するため、ＣＮＴ膜を部分的に除去する工程が必要となる。
その後、図１６Ｄに示すように、ソース電極２１３、ドレイン電極２１４を形成する。本実施形態では、電極材料は銀（Ａｇ）とし、銀ペーストインクを用いてディスペンサーと注射器またはインクジェット印刷により形成した。電極パターンの形成後に銀粒子間に含まれる添加物を除去するため、大気中において約１８０℃で加熱処理を施した。この時の温度は、銀ペーストの架橋を促進するため、基板が耐え得る最も高い温度で行うのが望ましい。
ソース電極、ドレイン電極の形成はこれに限らず、光リソグラフィ法によりフォトレジストをパターン状に形成し、蒸着法で金を成膜した後、リフトオフ法で不要な部分を除去することにより形成することとしてもよい。また、通常の半導体装置の製造方法で一般的に使用されている技術を用いこともできる。例えば、電極材料となる金属をゲート絶縁層２０１の全面に成膜し、その後にリソグラフィ法を用いてパターン形成したレジスト膜をマスクとしてエッチングすることにより、ソース電極、ドレイン電極を形成することができる。
なお、上述のＣＮＴ膜を形成する工程とソース電極、ドレイン電極を形成する工程の順番を入れ替えて、ソース電極およびドレイン電極上にＣＮＴ膜を形成することとしてもよい。
次に、図１６Ｅに示すように、保護膜２０３を形成することにより本実施形態によるＣＮＴ−ＦＥＴ２００が完成する。本実施形態では、保護膜２０３としてパリレン膜を用い、ジパラキシリレンモノマーを原料した蒸着法により成膜した。これに限らず、スパッタ法を用いてシリコン窒化膜を成膜することとしてもよい。
なお、ゲート絶縁層および保護膜の成膜には、上述した製造方法以外であっても、半導体装置の製造工程で一般的に用いられている蒸着法、熱気相成長法、有機絶縁層を加熱・活性化し堆積する方法などを用いることができる。
上述した本発明の各実施形態における導電層を構成する半導体構造物の配列構造は、半導体構造物がＣＮＴの場合に限定されるものではない。導電層に筒状形状の半導体構造物として、例えばナノワイヤーを用いた場合であっても、本発明の効果が得られる。
本発明は上記実施形態に限定されることなく、特許請求の範囲に記載した発明の範囲内で、種々の変形が可能であり、それらも本発明の範囲内に含まれるものであることはいうまでもない。
この出願は、２００９年３月２４日に出願された日本出願特願２００９−０７１２１８を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【産業上の利用可能性】
【０００８】
本発明による半導体装置は、特に、表示装置の駆動回路におけるトランジスタ、論理回路中の演算素子としてのトランジスタなどに適用できる。
【符号の説明】
【０００９】
１００  本発明の第１の実施形態に係る半導体装置
１０１、２０１、３０６  第１の絶縁層（ゲート絶縁層）
１０２、２０２  導電層
１０３、２０３  第２の絶縁層（保護層）
１０４、２０４  第１の電極
１０５、２０５、３０５  ＣＮＴ（ＣＮＴチャネル、ＣＮＴ膜）
１０５Ａ  半導体構造物
１１０  本発明の第１の実施形態に係るＣＮＴ−ＦＥＴ
１１１、２１１  基板
１１２、１２１、１３１、２１２、３０３  ゲート電極
１１３、２１３、３０１  ソース電極
１１４、２１４、３０２  ドレイン電極
１２０  円筒構造
１２２、１３２  電気力線
１３０  平行平板構造
２００  本発明の第２の実施形態に係るＣＮＴ−ＦＥＴ
【図１】
2010110180.tif 000003
【図２】
2010110180.tif 000004
【図３Ａ】
2010110180.tif 000005
【図３Ｂ】
2010110180.tif 000006
【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
2010110180.tif 000010
【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８Ａ】
2010110180.tif 000017
【図８Ｂ】
2010110180.tif 000018
【図９】
2010110180.tif 000019
【図１０Ａ】
2010110180.tif 000020
【図１０Ｂ】
2010110180.tif 000021
【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１３Ｄ】
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【図１３Ｅ】
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【図１４】
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【図１５】
2010110180.tif 000030
【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１６Ｄ】
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【図１６Ｅ】
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【図１７】
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【図１８】
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【手続補正書】
【提出日】平成23年12月5日(2011.12.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
第１の絶縁層と、前記第１の絶縁層に接する導電層と、前記導電層を被覆し前記第
１の絶縁層と接する部分を有する第２の絶縁層と、前記第１の絶縁層の前記導電層と反対側の面と接する第１の電極とを有し、前記導電層は半導体構造物を含み、
前記半導体構造物が互いに離間して配置され、
前記第１の電極の電位がＶであるときに生じる電界の、前記導電層の前記第１の絶縁層と接する面における電界強度をＥ１とし、前記第１の電極の電位Ｖと前記第１の絶縁層の厚さＴからＶ／Ｔとして求まる電界強度をＥ２としたとき、
Ｅ１／Ｅ２≦１０
である関係を満たす  
半導体装置。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項２
【補正方法】変更
【補正の内容】
【請求項２】
請求項１に記載の半導体装置において、
前記第１の絶縁層に接する面上における前記半導体構造物間の平均距離をＤ０、前記半導体構造物の断面幅の平均値をｄとしたとき、
１＜Ｄ０／ｄ≦３５ かつ Ｔ／ｄ＞２０
である関係を満たすように、前記半導体構造物が互いに離間して配置されている半導体装置。
【国際調査報告】
2010110180.tif 000038
2010110180.tif 000039
2010110180.tif 000040
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