(57)【要約】  オン電圧が低く、製造コストが安価である半導体装置を実現可能な技術を提供することを目的とする。半導体装置は、ドリフト層５ａを含む半導体層５と、ＩＧＢＴ領域ＩＧにおいて半導体層５と第１方向に隣接して配設されたコレクタ領域２ａを含む半導体領域２と、ＦＷＤ領域ＦＷにおいて半導体層２と第１方向に隣接して配設されたカソード領域３とを備える。コレクタ領域２ａは、エピタキシャル成長層であり、カソード領域３の厚みが、コレクタ領域２ａの厚みよりも大きい。
2020012605.tif 000002
【特許請求の範囲】
【請求項１】
ＩＧＢＴとして機能するＩＧＢＴ領域と、ＦＷＤとして機能するＦＷＤ領域とが規定された、ＳｉＣを含む半導体装置であって、
第１導電型のドリフト層を含む半導体層と、
前記ＩＧＢＴ領域において前記半導体層と第１方向に隣接して配設された、第２導電型のコレクタ領域を含む半導体領域と、
前記ＦＷＤ領域において前記半導体層と前記第１方向に隣接して配設された、第１導電型のカソード領域と、
前記半導体領域及び前記カソード領域に接続されたコレクタ電極と、
前記ＩＧＢＴ領域及び前記ＦＷＤ領域において、前記ドリフト層の前記第１方向と逆方向である第２方向側の表面内に選択的に配設された、第２導電型のベース領域と、
前記ＩＧＢＴ領域及び前記ＦＷＤ領域において、前記ベース領域の前記第２方向側の表面内に選択的に配設された、第２導電型のベースコンタクト領域と、
前記ＩＧＢＴ領域において、前記ベース領域の前記第２方向側の表面内に前記ベースコンタクト領域と隣接して配設された、第１導電型のエミッタ領域と、
前記ベース領域にチャネルを形成可能なゲート電極と、
前記エミッタ領域及び前記ベースコンタクト領域に接続されたエミッタ電極と
を備え、
前記コレクタ領域は、エピタキシャル成長層であり、
前記カソード領域の厚みが、前記コレクタ領域の厚みよりも大きい、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記半導体層は、
前記ＩＧＢＴ領域において前記ドリフト層と前記半導体領域との間に隣接して配設され、かつ、前記ＦＷＤ領域において前記ドリフト層と前記カソードとの間に隣接して配設された、第１導電型のフィールドストップ層をさらに含む、半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記半導体領域は、
前記コレクタ領域と前記コレクタ電極との間に隣接して配設され、かつ、前記コレクタ領域よりも不純物濃度が高い、第２導電型のキャリア供給領域をさらに含む、半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
複数の前記キャリア供給領域が、前記コレクタ領域の前記第１方向側の表面内に選択的に配設されている、半導体装置。
【請求項５】
請求項３または請求項４に記載の半導体装置であって、
前記キャリア供給領域の不純物濃度が、１×１０１９ｃｍ−３以上である、半導体装置。
【請求項６】
請求項３から請求項５のうちのいずれか１項に記載の半導体装置であって、
前記キャリア供給領域の厚みをＴＡとし、前記キャリア供給領域の前記第１方向側の表面から前記コレクタ領域の前記第２方向側の表面までの厚みをＴＢとした場合に、ＴＢ＞４×ＴＡが成り立つ、半導体装置。
【請求項７】
請求項２から請求項６のうちのいずれか１項に記載の半導体装置であって、
前記コレクタ領域の不純物濃度が、５×１０１８ｃｍ−３以下である、半導体装置。
【請求項８】
請求項２から請求項７のうちのいずれか１項に記載の半導体装置であって、
前記コレクタ領域の厚みが、０．５μｍ以上３μｍ以下である、半導体装置。
【請求項９】
請求項２から請求項８のうちのいずれか１項に記載の半導体装置であって、
前記ドリフト層のキャリア寿命が、３μｓ以上５０μｓ以下である、半導体装置。
【請求項１０】
請求項２から請求項９のうちのいずれか１項に記載の半導体装置であって、
前記ドリフト層のＺ１／２センター密度が、１×１０１０ｃｍ−３以上５×１０１１ｃｍ−３以下である、半導体装置。
【請求項１１】
請求項２，７，８，９または１０に記載の半導体装置を製造する半導体装置の製造方法であって、
（ａ）ＳｉＣ基板の主面上に、第１導電型の第１半導体形成層をエピタキシャル成長法で形成する工程と、
（ｂ）前記ＳｉＣ基板を除去する工程と、
（ｃ）前記工程（ｂ）の後、前記第１半導体形成層の前記第１方向側の表面及び第２方向側の表面の少なくともいずれか一方に格子間炭素誘起イオンを導入し、前記第１半導体形成層内に格子間炭素を拡散する熱処理によって前記ドリフト層を形成する工程と、
（ｄ）前記ドリフト層の前記第１方向側の表面上に、前記フィールドストップ層と、第２導電型の第２半導体形成層とをこの順に形成する工程と、
（ｅ）前記第２半導体形成層の前記ＦＷＤ領域側の露出している表面から前記フィールドストップ層の前記第１方向側の部分までの領域に前記カソード領域を形成し、残りの前記第２半導体形成層を前記コレクタ領域として形成する工程と
を備える、半導体装置の製造方法。
【請求項１２】
請求項３から請求項６のうちのいずれか１項に記載の半導体装置を製造する半導体装置の製造方法であって、
（ａ）ＳｉＣ基板の主面上に、第１導電型の第１半導体形成層をエピタキシャル成長法で形成する工程と、
（ｂ）前記ＳｉＣ基板を除去する工程と、
（ｃ）前記ＳｉＣ基板が除去された前記第１半導体形成層の前記第１方向側の表面及び第２方向側の表面の少なくともいずれか一方に格子間炭素誘起イオンを導入し、前記第１半導体形成層内に格子間炭素を拡散する熱処理によって前記ドリフト層を形成する工程と、
（ｄ）前記ドリフト層の前記第１方向側の表面上に、前記フィールドストップ層と、第２導電型の第２半導体形成層とをこの順に形成する工程と、
（ｅ）前記第２半導体形成層の前記ＩＧＢＴ領域側の露出している表面から第２導電型のイオン注入を行うことによって、前記第２半導体形成層よりも不純物濃度が高い不純物領域を形成する工程と、
（ｆ）前記第２半導体形成層の前記ＦＷＤ領域側の露出している表面から前記フィールドストップ層の前記第１方向側の部分までの領域に前記カソード領域を形成し、残りの前記第２半導体形成層及び残りの前記不純物領域をそれぞれ前記コレクタ領域及び前記キャリア供給領域として形成する工程と
を備える、半導体装置の製造方法。
【請求項１３】
請求項１１または請求項１２に記載の半導体装置の製造方法であって、
前記格子間炭素誘起イオンは、炭素、珪素、水素及びヘリウムの少なくともいずれか１つのイオンを含む、半導体装置の製造方法。
【請求項１４】
請求項１１から請求項１３のうちのいずれか１項に記載の半導体装置の製造方法であって、
前記カソード領域は、第１導電型のイオン注入を行うことによって形成される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）として機能するＩＧＢＴ領域と、ＦＷＤ（Ｆｒｅｅ  Ｗｈｅｅｌｉｎｇ  Ｄｉｏｄｅ）として機能するＦＷＤ領域とが規定された、シリコンカーバイド（ＳｉＣ）を含む半導体装置、及び、その製造方法に関する。
【背景技術】
【０００２】
半導体材料としてシリコン（Ｓｉ）を用いたＩＧＢＴが知られている。ＩＧＢＴは、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のドレイン側にドリフト層と反対側の導電型を有する層を追加した構造を有しており、ドリフト層の伝導度変調を用いてオン電圧の低減化を可能にした素子である。【０００３】
近年、ワイドバンドギャップ半導体材料であるシリコンカーバイド（ＳｉＣ）を、ＩＧＢＴに適用したＳｉＣ−ＩＧＢＴが提案されている。このＳｉＣ−ＩＧＢＴによれば、Ｓｉ−ＩＧＢＴでは実現できないデバイス、例えば１０ｋＶ以上の電圧を印加可能な超高耐電圧領域を有する低損失デバイスの実現が期待されている（例えば特許文献１及び特許文献２）。【０００４】
ＩＧＢＴは、通常、負荷電流を転流させるためのダイオードである還流ダイオード（ＦＷＤ）とともに、パワーモジュールに搭載される。近年、パワーモジュールの小型化及び低コスト化を図るために、ＩＧＢＴとＦＷＤとが同一半導体基板内に形成された半導体装置が提案されている。例えば、特許文献３では、同一半導体基板にＩＧＢＴ及びＦＷＤが形成され、半導体基板の表面側に、ＩＧＢＴのエミッタ電極及びＦＷＤのアノード電極の両方の機能を有する共通の電極が形成され、半導体基板の裏面側に、ＩＧＢＴのコレクタ電極及びＦＷＤのカソード電極の両方の機能を有する共通の電極が形成された半導体装置が提案されている。この半導体装置は、逆導通型のＩＧＢＴ（ＲＣ（Ｒｅｖｅｒｓｅ  Ｃｏｎｄｕｃｔｉｎｇ）−ＩＧＢＴ）と呼ばれる。【０００５】
一般的に、Ｓｉ−ＩＧＢＴでは、半導体基板の裏面側の不純物領域であるコレクタ領域を、イオン注入法を用いて形成する。例えば、特許文献３では、ボロン（Ｂ）などのｐ型不純物を半導体基板の所望の領域にイオン注入した後、イオン注入された不純物を活性化させる熱処理を行うことで、コレクタ領域を形成している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−０３３６１８号公報
【特許文献２】特開２０１７−０８４８５２号公報
【特許文献３】特開２０１７−０１１００１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
Ｓｉ−ＩＧＢＴを製造するために用いられているイオン注入法では、特にイオン注入時の注入量（ドーズ量）が高い場合に、ｐｎ接合部の近傍に多量の注入欠陥が生成されてしまうことが問題である。ここで、ｐｎ接合部とは、コレクタ領域とＦＳ（フィールドストップ）層の界面、または、コレクタ領域とドリフト層の界面などの、導電型が反対である二種類の構造体同士が互いに隣接する界面を指す。上述した欠陥は、ＩＧＢＴの順バイアス時の少数キャリア注入を阻害し、ＩＧＢＴのオン電圧増大を招くので、実用上好ましくない。ただし、Ｓｉ−ＩＧＢＴでは、少数キャリア注入が制御できるように、コレクタ領域形成時のドーズ量を低くしているので、注入欠陥の影響は小さい。【０００８】
一方、ＳｉＣ−ＩＧＢＴでは、少数キャリア注入効率を高めるために、コレクタ領域形成時のドーズ量を高くする必要があり、注入欠陥の影響が極めて大きくなってしまう。なお、少数キャリア注入効率を高める理由は、ＳｉＣ基板内のキャリア寿命（マイクロ秒オーダ）がＳｉ基板内のキャリア寿命（ミリ秒オーダ）に比べて極端に短いからである。以上のことから、ＳｉＣ−ＩＧＢＴでは、低オン電圧化を図るために、少数キャリア注入効率を高めることによって、短いキャリア寿命が長くなるように補う伝導度変調効果を促進する必要がある。しかしながら、少数キャリア注入効率を高めるために、ドーズ量が高いイオン注入法を用いてＳｉＣ−ＩＧＢＴを製造すると、上述したように、当該ＳｉＣ−ＩＧＢＴのｐｎ接合部の近傍に多量の注入欠陥が生成されるので、低オン電圧化が困難である。【０００９】
そこで、特許文献１及び特許文献２に開示されるＳｉＣ−ＩＧＢＴでは、コレクタ領域がイオン注入法ではなくエピタキシャル成長法で形成される。このような技術によれば、エピタキシャル成長法はイオン注入法に比べて結晶へのダメージが少ないので、注入欠陥の少ない良質なｐｎ接合部を有するＳｉＣ−ＩＧＢＴを製造することができる。【００１０】
一方、ＲＣ−ＩＧＢＴでは、同一半導体基板の裏面側にコレクタ領域及びカソード領域が形成される。つまり、ＩＧＢＴとして動作するために必要なコレクタ領域だけでなく、ＦＷＤとして動作するために必要なカソード領域が、同一半導体基板内に形成される。【００１１】
以上に説明したＳｉＣ−ＩＧＢＴとＲＣ−ＩＧＢＴとを考慮すると、ＳｉＣ−ＲＣ−ＩＧＢＴの製造では、まず、良質なｐｎ接合部を得るためにコレクタ領域をエピタキシャル成長法で形成した後で、カソード領域を形成することが考えられる。しかしながら、エピタキシャル成長法を用いて、ＳｉＣ−ＲＣ−ＩＧＢＴを製造する際には、以下のような新たな課題が発生する。【００１２】
ＳｉＣ−ＲＣ−ＩＧＢＴのカソード領域の形成方法として、（ｉ）ＦＷＤ領域となる部分において、カソード領域と厚みが同じコレクタ領域を除去した後、残りのコレクタ領域から露出したＦＳ層に対してコレクタ領域を全て除去した後、露出したＦＳ層またはドリフト層に対してエピタキシャル成長法を行うことによって、ＦＷＤ領域にカソード領域を形成する方法、（ｉｉ）ＦＷＤ領域とする部分のコレクタ領域に対して、カウンタードーピングなどのイオン注入法によって、コレクタ領域と厚みが同じカソード領域を形成する方法、という２つの方法が考えられる。【００１３】
しかしながら、（ｉ）の方法では、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ：ＲＩＥ）プロセスなどによりコレクタ領域を除去する際、エッチング条件のばらつきやコレクタ領域の厚みのばらつきによって、カソード領域とＦＳ層との間に、本来残存すべきではないコレクタ領域が残存してしまうことがある。また、（ｉｉ）の方法でも同様に、イオン注入エネルギーのばらつきやコレクタ領域の厚みのばらつきが生じた場合に、本来残存すべきではないコレクタ領域が残存してしまうことがある。ＦＷＤ領域におけるコレクタ領域の残存は、デバイス不良に直結し、製造コストの増大を招くので、実用上好ましくない。【００１４】
以上のことから、特許文献１及び特許文献２に開示される技術を、ＳｉＣ−ＲＣ−ＩＧＢＴにそのまま適用すると、デバイス不良、ひいては製造コストの増大を生じ得るという問題がある。【００１５】
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、オン電圧が低く、製造コストが安価である半導体装置を実現可能な技術を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明に係る半導体装置は、ＩＧＢＴとして機能するＩＧＢＴ領域と、ＦＷＤとして機能するＦＷＤ領域とが規定された、ＳｉＣを含む半導体装置であって、第１導電型のドリフト層を含む半導体層と、前記ＩＧＢＴ領域において前記半導体層と第１方向に隣接して配設された、第２導電型のコレクタ領域を含む半導体領域と、前記ＦＷＤ領域において前記半導体層と前記第１方向に隣接して配設された、第１導電型のカソード領域と、前記半導体領域及び前記カソード領域に接続されたコレクタ電極と、前記ＩＧＢＴ領域及び前記ＦＷＤ領域において、前記ドリフト層の前記第１方向と逆方向である第２方向側の表面内に選択的に配設された、第２導電型のベース領域と、前記ＩＧＢＴ領域及び前記ＦＷＤ領域において、前記ベース領域の前記第２方向側の表面内に選択的に配設された、第２導電型のベースコンタクト領域と、前記ＩＧＢＴ領域において、前記ベース領域の前記第２方向側の表面内に前記ベースコンタクト領域と隣接して配設された、第１導電型のエミッタ領域と、前記ベース領域にチャネルを形成可能なゲート電極と、前記エミッタ領域及び前記ベースコンタクト領域に接続されたエミッタ電極とを備え、前記コレクタ領域は、エピタキシャル成長層であり、前記カソード領域の厚みが、前記コレクタ領域の厚みよりも大きい。
【発明の効果】
【００１７】
本発明によれば、コレクタ領域は、エピタキシャル成長層であり、カソード領域の厚みが、コレクタ領域の厚みよりも大きい。このような構成によれば、オン電圧が低く、製造コストが安価であるＳｉＣ−ＲＣ−ＩＧＢＴなどの半導体装置を実現することができる。【００１８】
本発明の目的、特徴、態様及び利点は、以下の詳細な説明と添付図面とによって、より明白となる。
【図面の簡単な説明】
【００１９】
【図１】実施の形態１に係る半導体装置の構成を示す断面図である。
【図２】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図３】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図４】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図５】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図６】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図７】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図８】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図９】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１０】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１１】実施の形態２に係る半導体装置の構成を示す断面図である。
【図１２】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図１３】実施の形態３に係る半導体装置の構成を示す断面図である。
【図１４】実施の形態４に係る半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００２０】
以下に添付図面を参照して、本発明に係る半導体装置の好適な実施の形態を詳細に説明する。
【００２１】
＜実施の形態１＞
以下、本発明の実施の形態１に係る半導体装置が、半導体材料としてＳｉＣを含む、プレーナゲート型のＳｉＣ−ＲＣ−ＩＧＢＴである例について説明する。
【００２２】
図１は、本実施の形態１に係る半導体装置Ａ１の構成を示す断面図である。図１に示すように、半導体装置Ａ１は、ＩＧＢＴとして機能するＩＧＢＴ領域ＩＧと、ＦＷＤとして機能するＦＷＤ領域ＦＷとが規定された、ＳｉＣを含むＳｉＣ−ＲＣ−ＩＧＢＴである。なお、ＩＧＢＴ領域ＩＧとＦＷＤ領域ＦＷとは互いに隣接しているが、これに限ったものではない。
【００２３】
図１の半導体装置Ａ１は、半導体層５と、半導体領域２と、第１導電型のカソード領域３と、コレクタ電極１と、第２導電型のベース領域６と、第１導電型のエミッタ領域７と、第２導電型のベースコンタクト領域８と、ゲート電極９と、層間絶縁膜１０と、エミッタ電極１１とを備える。半導体層５は、第１導電型のドリフト層５ａと、第１導電型のフィールドストップ層（ＦＳ層）５ｂとを含み、半導体領域２は、第２導電型のコレクタ領域２ａを含む。
【００２４】
なお、本実施の形態１では、第１方向は下方向、第１方向と逆方向である第２方向は上方向、ドリフト層５ａの下方向側の表面はＣ面、ドリフト層５ａの上方向側の表面はＳｉ面、第１導電型はｎ型、第２導電型はｐ型であるものとする。また、以下の説明では、各層または各領域の下方向側の表面を「下面」、上方向側の表面を「上面」と記すこともある。
【００２５】
ＦＳ層５ｂは、ＩＧＢＴ領域ＩＧにおいてドリフト層５ａと半導体領域２のコレクタ領域２ａとの間に隣接して配設されている。また、ＦＳ層５ｂは、ＦＷＤ領域ＦＷにおいてドリフト層５ａとカソード領域３との間に隣接して配設されている。
【００２６】
半導体領域２のコレクタ領域２ａは、ＩＧＢＴ領域ＩＧにおいて、半導体層５のＦＳ層５ｂと下方向に隣接して配設されている。カソード領域３は、ＦＷＤ領域ＦＷにおいて、半導体層５のＦＳ層５ｂと下方向に隣接して配設されている。コレクタ電極１は、半導体領域２のコレクタ領域２ａとカソード領域３とに接続されている。
【００２７】
ベース領域６は、ＩＧＢＴ領域ＩＧ及びＦＷＤ領域ＦＷにおいて、ドリフト層５ａの上面内に選択的に配設されている。ベースコンタクト領域８は、ＩＧＢＴ領域ＩＧ及びＦＷＤ領域ＦＷにおいて、ベース領域６の上面内に選択的に配設されている。エミッタ領域７は、ＩＧＢＴ領域ＩＧにおいて、ベース領域６の上面内にベースコンタクト領域８と隣接して配設されている。ゲート電極９は、エミッタ領域７の一部及びベースコンタクト領域８以外のベース領域６上に層間絶縁膜１０を介して配設されており、当該ベース領域６にチャネルを形成可能である。エミッタ電極１１は、エミッタ領域７及びベースコンタクト領域８に接続されている。
【００２８】
ドリフト層５ａの不純物濃度及び厚み、つまり半導体装置Ａ１の厚み方向の長さは、それぞれ１×１０１３ｃｍ−３以上１×１０１５ｃｍ−３以下、及び、１００μｍ以上３００μｍ以下の範囲内であることが望ましい。ドリフト層５ａの厚みを１００μｍ以上とする理由は、ドリフト層５ａの厚みが半導体装置の耐圧性能に資するためである。例えば、半導体装置の耐圧を１３ｋＶに確保するためには、ドリフト層５ａの不純物濃度及び厚みが、それぞれ２×１０１４ｃｍ−３、及び、１００μｍなどであればよい。
【００２９】
また、ドリフト層５ａのＺ１／２センターの密度は、５×１０１１ｃｍ−３以下であることが望ましい。ここで、Ｚ１／２センターとは、ＳｉＣ結晶中の炭素空孔が関連する点欠陥のことを指す。Ｚ１／２センターが、ＳｉＣにおいてライフタイムキラー（キャリア再結合中心）となることは、一般的によく知られている事実である。Ｚ１／２センター密度が高くなると、ＳｉＣ中のキャリア寿命が短くなって、伝導度変調効果が促進されず、オン電圧の低い半導体装置が得られない。このため長いキャリア寿命を得るという観点からはＺ１／２センター密度は低いほど好ましいが、半導体装置のスイッチング特性を考慮すれば、Ｚ１／２センター密度は１×１０１０ｃｍ−３以上であることが望ましい。なお、Ｚ１／２センター密度は、例えばＤＬＴＳ（Ｄｅｅｐ  Ｌｅｖｅｌ  Ｔｒａｎｓｉｅｎｔ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）法、ＩＣＴＳ（Ｉｓｏ−ｔｈｅｒｍａｌ  Ｃａｐａｃｉｔａｎｃｅ  Ｔｒａｎｓｉｅｎｔ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）法などにより測定することができる。
【００３０】
ドリフト層５ａのキャリア寿命は、３μｓ以上５０μｓ以下の範囲内であることが望ましい。なお、キャリア寿命は、例えばμ−ＰＣＤ（Ｍｉｃｒｏｗａｖｅ  Ｐｈｏｔｏ  Ｃｏｎｄｕｃｔｉｖｉｔｙ  Ｄｅｃａｙ）法、ＰＬ（Ｐｈｏｔｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）法、ＦＣＡ（Ｆｒｅｅ  Ｃａｒｒｉｅｒ  Ａｂｓｏｒｐｔｉｏｎ）法などにより測定することができる。Ｚ１／２センター密度を上記範囲内とすることで、キャリア寿命を上記範囲内にすることができ、その結果として、低オン電圧、かつ、低ターンオフ損失の半導体装置が実現できる。
【００３１】
ドリフト層５ａの下面上には、ＦＳ層５ｂが配設されている。ＦＳ層５ｂの不純物濃度及び厚みは、それぞれ１×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下、及び、１μｍ以上１０μｍ以下の範囲内であることが望ましい。ＦＳ層５ｂは、半導体装置のオフ時におけるドリフト層５ａでの空乏層の伸展を抑制する層として機能する。例えば、半導体装置の耐圧を１３ｋＶに確保するためには、ドリフト層５ａの不純物濃度及び厚みが、それぞれ２×１０１４ｃｍ−３、及び、１００μｍなどであり、ＦＳ層５ｂの不純物濃度及び厚みが、それぞれ７×１０１６ｃｍ−３、及び、２μｍなどであればよい。
【００３２】
ＦＳ層５ｂの不純物濃度のプロファイルは、半導体装置の厚み方向に一定である「ボックスプロファイル」であってもよく、半導体装置の厚み方向に勾配をつける「傾斜（またはグラディエント）プロファイル」であってもよい。なお、ドリフト層５ａの不純物濃度を高くすること、及び、ドリフト層５ａの厚みを厚くすることの少なくともいずれか１つが実現された構成では、半導体装置のオフ時におけるドリフト層５ａでの空乏層の伸展を抑制する必要がない場合がある。このような場合には、半導体層５はＦＳ層５ｂを含まなくてもよく、ドリフト層５ａが、半導体領域２のコレクタ領域２ａ及びカソード領域３に隣接していてもよい。
【００３３】
半導体領域２のコレクタ領域２ａは、ＦＳ層５ｂと下方向に隣接して配設されたエピタキシャル成長層である。当該コレクタ領域２ａの不純物濃度及び厚みは、それぞれ１×１０１７ｃｍ−３以上５×１０１８ｃｍ−３以下、及び、０．５μｍ以上３μｍ以下の範囲内であることが望ましい。
【００３４】
カソード領域３は、ＦＳ層５ｂと下方向に隣接して配設されている。当該カソード領域３の不純物濃度は、１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下の範囲内であることが望ましい。また、カソード領域３の厚みは、コレクタ領域２ａの厚みよりも大きい。例えば、コレクタ領域２ａの厚みが２μｍである場合、カソード領域３の厚みは３μｍなどである。
【００３５】
なお、コレクタ領域となる半導体形成層の、ＦＷＤ領域ＦＷ側の露出している表面からイオン注入を行うことによってカソード領域３が形成される場合には、「カソード領域３の厚み」は、半導体装置の厚み方向の不純物濃度分布において、カソード領域３の下面から不純物濃度の最大ピーク位置までの長さ（イオン注入深さ）であると定義する。段階的に注入エネルギーを例えば高から低へ変化させる多段イオン注入法によってカソード領域３が形成される場合には、「カソード領域３の厚み」は、最大の注入エネルギーにより形成される不純物濃度分布において、カソード領域３の下面から不純物濃度の最大ピーク位置までの長さ（イオン注入深さ）であると定義する。
【００３６】
コレクタ電極１は、コレクタ領域２ａ、及び、カソード領域３とオーミック性接触を有する。
【００３７】
ドリフト層５ａの上面内には、ベース領域６、エミッタ領域７、ベースコンタクト領域８が配設されている。ベース領域６、エミッタ領域７、及び、ベースコンタクト領域８の不純物濃度は、それぞれ、１×１０１７ｃｍ−３以上１×１０１９ｃｍ−３以下、１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下、及び、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下の範囲内であることが望ましい。また、ベース領域６、エミッタ領域７、及び、ベースコンタクト領域８の不純物濃度のプロファイルは、半導体装置の厚み方向に一定とである「ボックスプロファイル」であってもよく、半導体装置の厚み方向に勾配をつける「傾斜（もしくはグラディエント）プロファイル」または「レトログレードプロファイル」であってもよい。
【００３８】
ベース領域６、エミッタ領域７、及び、ベースコンタクト領域８の厚みは、それぞれ、０．５μｍ以上３μｍ以下、０．２μｍ以上１μｍ以下、及び、０．２μｍ以上１μｍ以下の範囲内であることが望ましい。ゲート電極９は、ゲート絶縁膜として機能する層間絶縁膜１０によってベース領域６から離間して配設されている。エミッタ電極１１は、エミッタ領域７及びベースコンタクト領域８のそれぞれの上面に配設され、かつ、層間絶縁膜１０によってゲート電極９から離間して配設されている。
【００３９】
＜製造方法＞
次に、本実施の形態１に係る半導体装置Ａ１、つまりプレーナゲート型ＳｉＣ−ＲＣ−ＩＧＢＴの製造方法について説明する。
【００４０】
図２に示すように、第１導電型のＳｉＣ基板であるＳｉＣ支持基板１００の主面（Ｓｉ面）上に、第１導電型の第１半導体形成層３５ａを、エピタキシャル成長法により形成する。第１半導体形成層３５ａは、以下に説明する工程を経てドリフト層５ａになる。以下、第１半導体形成層３５ａとドリフト層５ａとは実質的に同じであるものとして説明する。
【００４１】
なお、ＳｉＣ支持基板１００と第１半導体形成層３５ａとの間に、第１半導体形成層３５ａよりも不純物濃度の高い第１導電型または第２導電型のバッファ層（図示せず）を形成してもよい。これにより、ＳｉＣ支持基板１００に含まれる結晶欠陥であるＢＰＤ（Ｂａｓａｌ  Ｐｌａｎｅ  Ｄｉｓｌｏｃａｔｉｏｎ）を、バッファ層でＴＥＤ（Ｔｈｒｅａｄｉｎｇ  Ｅｄｇｅ  Ｄｉｓｌｏｃａｔｉｏｎ）に転換することによって、ＢＰＤを含まない、または、ＢＰＤの密度が極めて小さい第１半導体形成層３５ａを実現できる。
【００４２】
次に、ＳｉＣ支持基板１００の下面（Ｃ面）に対して、研削（グラインディング）、研磨（ポリッシング）、化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ：ＲＩＥ）、もしくは、これらの方法の組み合わせ、または、その他の方法による加工処理を施し、ＳｉＣ支持基板１００を除去する。
【００４３】
これにより、図３に示すように、ＳｉＣ支持基板１００が除去され、第１半導体形成層３５ａの下面（Ｃ面）が露出する。第１半導体形成層３５ａの厚みは、上述した加工処理前後で同じであってもよく、異なっていてもよい。
【００４４】
次に、第１半導体形成層３５ａの下面及び上面の少なくともいずれか一方に格子間炭素誘起イオンを導入する処理を施す。当該処理は、単一の注入エネルギーで行ってもよく、段階的に例えば高から低へ変化させた注入エネルギーで行ってもよい。格子間炭素誘起イオンは、例えば、炭素、珪素、水素及びヘリウムの少なくともいずれか１つのイオンを含む。本実施の形態１では、第１半導体形成層３５ａの下面及び上面に対して、格子間炭素誘起イオンとして、炭素イオンを注入するが、これに限ったものではない。
【００４５】
図４に示すように、上述した炭素イオン注入により、余剰な格子間炭素原子が存在する領域である余剰格子間炭素含有領域３５ｃが形成される。当該炭素イオン注入におけるイオン注入ドーズ量は、１×１０１３ｃｍ−２〜１×１０１６ｃｍ−２の範囲内であることが望ましく、注入エネルギーは１０ｋｅＶ〜１０ＭｅＶの範囲内であることが望ましい。また、当該炭素イオン注入における第１半導体形成層３５ａの温度は、１０℃〜１０００℃の範囲内であることが望ましく、５００℃〜８００℃の範囲内であることがより望ましい。当該炭素イオン注入におけるイオン注入ドーズ量及び注入エネルギーの少なくともいずれか１つは、第１半導体形成層３５ａの下面及び上面に関して互いに同じであってもよく、異なっていてもよい。
【００４６】
次に、余剰格子間炭素含有領域３５ｃを含む第１半導体形成層３５ａに対して熱処理を施す。これにより、余剰な格子間炭素原子が第１半導体形成層３５ａの内部に拡散し、第１半導体形成層３５ａに存在するＺ１／２センターと結合することによって、ドリフト層５ａが形成される。当該熱処理の温度は、１０００℃〜２０００℃の範囲内であることが望ましく、１５００℃〜１７００℃の範囲内であることがより望ましい。本実施の形態１では、第１半導体形成層３５ａの下面及び上面に対して炭素イオン注入を施し、続く熱処理によって余剰な格子間炭素原子を第１半導体形成層３５ａの内部に拡散させているので、ドリフト層５ａの厚み方向におけるＺ１／２センター密度は、ドリフト層５ａの中央部で最大値をとり、ドリフト層５ａの下面または上面に向かうにつれ減少する。低オン電圧、かつ、低ターンオフ損失の半導体装置を実現するためには、ドリフト層５ａのＺ１／２センター密度は１×１０１０ｃｍ−３以上５×１０１１ｃｍ−３以下の範囲内であることが望ましく、ドリフト層５ａのキャリア寿命は、３μｓ以上５０μｓ以下の範囲内であることが望ましい。
【００４７】
なお、以上の説明では、ドリフト層５ａにおけるＺ１／２センター密度を低減するために、炭素イオン注入及び熱処理を施す方法を説明した。Ｚ１／２センター密度を低減する方法は、しかしこれに限ったものではなく、例えば、第１半導体形成層３５ａを熱酸化することにより、熱酸化の過程で生じる余剰な格子間炭素原子を第１半導体形成層３５ａの内部に拡散させる方法を用いてもよい。
【００４８】
次に、ドリフト層５ａの下面及び上面に対して、研削、研磨、ＣＭＰ、ＲＩＥなどの方法による加工処理を施す。これにより、炭素イオン注入により生成された注入欠陥を含むダメージ層を除去することができ、半導体装置のリーク電流を低減することができる。当該加工処理による除去量は、０．５μｍ以上３０μｍ以下の範囲内であることが望ましく、３μｍ以上１０μｍ以下の範囲内であることがより望ましい。
【００４９】
次に、ドリフト層５ａの下面上に、ＦＳ層５ｂと、第２導電型の第２半導体形成層３２ａとを、エピタキシャル成長法によりこの順に形成する。第２半導体形成層３２ａは、以下に説明する工程を経てコレクタ領域２ａになる。以下、第２半導体形成層３２ａとコレクタ領域２ａとは実質的に同じであるものとして説明する。
【００５０】
上記エピタキシャル成長法により、図５に示すように、ドリフト層５ａ／ＦＳ層５ｂ／第２半導体形成層３２ａの積層構造が形成される。なお、エピタキシャル成長法によって形成される第２半導体形成層３２ａの不純物元素としてアルミニウムを用いる場合、ドリフト層５ａの下面におけるアルミニウムの取り込み効率が低いので、ドリフト層５ａの不純物濃度の上限が高々５×１０１８ｃｍ−３に制限される。第２半導体形成層３２ａ、ひいては第２半導体形成層３２ａから形成されるコレクタ領域２ａが、エピタキシャル成長法及びイオン注入法のいずれで形成されているかは、例えばＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）などによる解析を行うことで判別できる。コレクタ領域２ａがイオン注入法で形成されている場合には、ｐｎ接合部の近傍の断面ＴＥＭ像において、注入欠陥に起因するコントラストが生じるが、本実施の形態１のようにコレクタ領域２ａがエピタキシャル成長法で形成されている場合には、上記コントラストは生じない。
【００５１】
次に、ドリフト層５ａの上面の予め定められた領域に対してイオン注入を施す。これにより、図６に示すように、ドリフト層５ａの上面内の予め定められた領域に、ベース領域６、エミッタ領域７、及び、ベースコンタクト領域８が形成される。当該イオン注入は、単一の注入エネルギーで行ってもよく、段階的に例えば高から低へ変化させた注入エネルギーで行ってもよい。また、予め定められた領域にイオン注入を施すために、イオン注入は注入マスクを介して行う。注入マスクとしては、例えば写真製版用のフォトレジストや酸化膜を用いる。当該イオン注入に用いられる不純物元素としては、第１導電型を実現する場合には、例えばリン、窒素などが用いられ、第２導電型を実現する場合には、例えばアルミニウム、ボロンなどが用いられる。
【００５２】
次に、図７に示すように、第２半導体形成層３２ａのＦＷＤ領域ＦＷ側の露出している下面から、ＦＳ層５ｂの下部までの予め定められた領域にカソード領域３を形成し、残りの第２半導体形成層３２ａをコレクタ領域２ａとして形成する。本実施の形態１では、カソード領域３は第１導電型のイオン注入を行うことによって形成される。具体的には、カソード領域３は、第２半導体形成層３２ａに対するカウンタードーピングによって形成される。カウンタードーピングとは、対象となる領域が元来有している導電型と反対の導電型を実現するための不純物元素をイオン注入する方法である。
【００５３】
ここで、カソード領域３とＦＳ層５ｂとの非接触を抑制するために、第２半導体形成層３２ａの厚みよりも深い位置までイオン注入を施す。これは、カウンタードーピングにより形成されるカソード領域３の厚みが、コレクタ領域２ａの厚みよりも必然的に大きくなることを意味する。カソード領域３とＦＳ層５ｂとの非接触を抑制する理由は、デバイス不良に起因する半導体装置の製造コスト増大を防ぐためである。仮に、カソード領域３とＦＳ層５ｂとの間に、第２半導体形成層３２ａが残存すると、本来のＦＷＤとしての機能（ドリフト層５ａ内の過剰キャリアをコレクタ側へ戻す機能）が損なわれるため、ＳｉＣ−ＲＣ−ＩＧＢＴとして動作せず、デバイス不良となる。そこで本実施の形態１では、カソード領域３の厚みが、コレクタ領域２ａの厚みよりも厚くなるように、注入エネルギーを選択してイオン注入を施す。
【００５４】
カソード領域３を形成するためのイオン注入において、不純物元素が窒素である場合、実用的な注入エネルギー範囲である１０ｋｅＶ〜３ＭｅＶにおける注入深さは１００ｎｍ〜３μｍ程度である。この場合、第２半導体形成層３２ａの厚みが３μｍよりも厚くなると、カウンタードーピングによりカソード領域３を形成することが困難になる。したがって、イオン注入法によりカソード領域３を形成する場合には、第２半導体形成層３２ａの厚みの上限は３μｍに制限されることが望ましい。
【００５５】
続いて、イオン注入された不純物元素を活性化させるための熱処理を施す。当該熱処理の温度は１４００℃〜１８００℃の範囲内であることが望ましい。ただし、当該熱処理により、熱平衡状態でＳｉＣ結晶中の炭素空孔が発生して、Ｚ１／２センター密度が高くなってしまう（ドリフト層５ａのキャリア寿命が短くなってしまう）ことがある。そこで、このことを抑制するため、熱処理の温度は１６５０℃以下であることがより望ましい。
【００５６】
次に、図８に示すように、以上によって得られた構造体を酸素雰囲気中で熱酸化することで、ドリフト層５ａなどの上面上にゲート絶縁膜２００を形成する。ゲート絶縁膜２００の厚みは、例えば１０ｎｍ以上１００ｎｍ以下の範囲内であることが望ましい。当該熱酸化において、コレクタ領域２ａ、及び、カソード領域３が熱酸化されることを抑制するために、これらが露出している面をＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）膜などの堆積酸化膜などで保護してもよい。本実施の形態１では、ゲート絶縁膜２００としてＳｉＣの熱酸化膜を用いたが、高温シリコン酸化膜（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ：ＨＴＯ）、アルミニウム酸化膜（Ａｌ２Ｏ３）、ハフニウム酸化膜（Ｈｆ２Ｏ３）などの各種堆積膜をゲート絶縁膜２００として用いてもよい。
【００５７】
続いて、ゲート絶縁膜２００上の予め定められた領域に、堆積膜としてゲート電極９を形成する。ゲート電極９の材料としては、例えばｐｏｌｙ−Ｓｉが用いられる。これにより、図８に示すように、ゲート絶縁膜２００によってベース領域６から離間されたゲート電極９が形成される。
【００５８】
続いて図９に示すように、ゲート電極９の上部及び側部上に、堆積膜として、ゲート絶縁膜２００と接続された絶縁膜を形成することによって層間絶縁膜１０を形成し、その後、エミッタ電極１１を形成する。層間絶縁膜１０のうち図９の工程で形成される絶縁膜としては、例えばＴＥＯＳなどを用いる。エミッタ電極１１は、例えばアルミニウム、チタン、ニッケル、金、銀、銅、もしくは、それらの合金、または、それらの積層構造を含む。エミッタ電極１１は、例えば電子ビーム蒸着法やスパッタ法を用いて形成される。これにより、図９に示すように、層間絶縁膜１０によってゲート電極９から離間されたエミッタ電極１１が形成される。エミッタ電極１１は、エミッタ領域７、及び、ベースコンタクト領域８とオーミック性接触を有している。
【００５９】
最後に、図１０に示すように、コレクタ領域２ａ及びカソード領域３の露出面に、コレクタ電極１を形成する。これにより、ドリフト層５ａなどに関してエミッタ電極１１の逆側にコレクタ電極１が形成される。コレクタ電極１の材料及び形成方法は、エミッタ電極１１と同様である。コレクタ電極１は、コレクタ領域２ａ、及び、カソード領域３とオーミック性接触を有している。以上によって、図１の半導体装置Ａ１が完成する。
【００６０】
＜実施の形態１のまとめ＞
本実施の形態１に係る半導体装置及び半導体装置の製造方法によれば、ｐｎ接合部（ＦＳ層５ｂとコレクタ領域２ａとの界面）の近傍には注入欠陥が生成されない。このため、半導体装置のオン時における少数キャリア注入の阻害を抑制することができるので、伝導度変調効果が促進され、低オン電圧なＳｉＣ−ＲＣ−ＩＧＢＴを実現できる。さらに本実施の形態１では、カソード領域３の厚みがコレクタ領域２ａの厚みよりも厚い。このため、ＦＳ層５ｂとカソード領域３との間における第２半導体形成層３２ａの残存、ひいてはデバイス不良を抑制することができるので、製造コストが安価なＳｉＣ−ＲＣ−ＩＧＢＴを実現できる。
【００６１】
なお、本実施の形態１では、ベース領域６、エミッタ領域７及びベースコンタクト領域８はイオン注入法を用いて形成されているが、これらの一部、または、全部は、エピタキシャル成長法を用いて形成されてもよい。また、格子間炭素誘起イオン注入、余剰な格子間炭素原子を第１半導体形成層３５ａの内部に拡散させるための熱処理、ダメージ層除去のための加工処理を施すタイミングは、適宜に変更が可能である。具体的には、これら処理のタイミングは、ＦＳ層５ｂ及び第２半導体形成層３２ａをエピタキシャル成長法で形成した後であってもよく、ベース領域６、エミッタ領域７及びベースコンタクト領域８をイオン注入で形成した後であってもよい。
【００６２】
＜変形例＞
実施の形態１では、カソード領域３をイオン注入法（カウンタードーピング）で形成する場合を説明したが、ここでは、変形例として、カソード領域３をエピタキシャル成長法で形成する場合を説明する。
【００６３】
本変形例では、ドリフト層５ａの下面に、ＦＳ層５ｂ及び第２半導体形成層３２ａを、エピタキシャル成長法によりこの順に形成する工程を行った後、第２半導体形成層３２ａの下面にＲＩＥなどの加工処理を施すことによって、ＦＷＤ領域ＦＷ側の第２半導体形成層３２ａを除去する。ここで重要なのは、第２半導体形成層３２ａの除去によってＦＳ層５ｂを露出させ、ＦＳ層５ｂの下部も除去すること、つまり、加工処理による除去の厚みがコレクタ領域２ａの厚みよりも大きいことである。
【００６４】
続いて、ＦＳ層５ｂ及びコレクタ領域２ａが露出している面に、カソード領域３をエピタキシャル成長法で形成する。なお、エピタキシャル成長法によって形成されるカソード領域３の不純物元素としては、例えば窒素を用いる。
【００６５】
続いて、カソード領域３が露出している下面に対して、研磨、ＣＭＰなどの方法による加工処理を施す。これにより、コレクタ領域２ａの下面上に成長された余分なエピタキシャル成長膜を除去して、コレクタ領域２ａの下面を露出させ、かつ、コレクタ領域２ａの下面、及び、カソード領域３の下面が平坦化される。
【００６６】
カソード領域３をエピタキシャル成長法で形成する本変形例においても、実施の形態１と同様に、カソード領域３の厚みはコレクタ領域２ａの厚みよりも大きい。このため、実施の形態１と同様に、ＦＳ層５ｂとカソード領域３との間における第２半導体形成層３２ａの残存、ひいてはデバイス不良を抑制することができるので、半導体装置の製造コストの増大を抑制することができる。
【００６７】
＜実施の形態２＞
図１１は、本発明の実施の形態２に係る半導体装置Ａ２の構成を示す断面図である。本実施の形態２に係る半導体装置Ａ２は、実施の形態１と同様に、プレーナゲート型のＳｉＣ−ＲＣ−ＩＧＢＴである。以下、本実施の形態２に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
【００６８】
半導体装置Ａ２の半導体領域２は、コレクタ領域２ａとコレクタ電極１との間に隣接して配設された第２導電型のキャリア供給領域２ｂをさらに含む。なお、キャリア供給領域２ｂの不純物濃度は、コレクタ領域２ａの不純物濃度よりも高い。具体的には、当該キャリア供給領域２ｂの不純物濃度は、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下の範囲内であることが望ましい。また、当該キャリア供給領域２ｂの厚みは、コレクタ領域２ａの厚みに比べて小さい。具体的には、当該キャリア供給領域２ｂの厚みは、０．２μｍ以上１μｍ以下の範囲内であることが望ましい。
【００６９】
＜製造方法＞
次に、本実施の形態２に係る半導体装置Ａ２の製造方法について説明する。本実施の形態２に係る半導体装置Ａ２の製造方法は、実施の形態１に係る半導体装置Ａ１の製造方法と構成が類似している。したがって以下では、本実施の形態２に係る半導体装置Ａ２の製造方法のうち、実施の形態１に係る半導体装置Ａ１の製造方法と異なる部分について説明する。
【００７０】
本実施の形態２では、実施の形態１の図１〜図５の工程と同様の工程を行うことによって、図５の構造体を形成する。その後、図１２に示すように、第２半導体形成層３２ａのＩＧＢＴ領域ＩＧ側の露出している下面から予め定められた領域に対して、第２導電型のイオン注入を行うことによって、第２半導体形成層３２ａよりも不純物濃度が高い不純物領域３２ｂを形成する。不純物領域３２ｂは、以下に説明する工程を経てキャリア供給領域２ｂになる。以下、不純物領域３２ｂとキャリア供給領域２ｂとは実質的に同じであるものとして説明する。
【００７１】
上記イオン注入の不純物元素としては、例えばアルミニウム、ボロンなどが用いられる。不純物領域３２ｂを形成するためのイオン注入は、単一の注入エネルギーで行ってもよく、段階的に例えば高から低へ変化させた注入エネルギーで行ってもよい。このように、キャリア供給領域２ｂとなる不純物領域３２ｂは、エピタキシャル成長法ではなく、イオン注入法を用いて形成することが望ましい。
【００７２】
ここで、注入エネルギーを高くして不純物領域３２ｂを形成すると、ｐｎ接合部（ＦＳ層５ｂと第２半導体形成層３２ａとの界面）にまで注入欠陥が生成されてしまう場合がある。この場合、半導体装置のオン時に少数キャリア注入が阻害されるので、伝導度変調効果が促進されず、オン電圧が増大してしまう。このため、不純物領域３２ｂを形成するためのイオン注入は、注入エネルギーを十分に低くする必要がある。具体的には、不純物領域３２ｂを形成するためのイオン注入エネルギー（多段イオン注入法の場合には最大の注入エネルギー）は、２００ｋｅＶ以下であることが望ましい。
【００７３】
ここで例えば、不純物濃度及び厚みが、それぞれ１×１０１８ｃｍ−３、２μｍである第２半導体形成層３２ａを形成したとする。つまり、第２半導体形成層３２ａの下面からｐｎ接合部までの厚みが２μｍである第２半導体形成層３２ａを形成したとする。
【００７４】
そして、第２半導体形成層３２ａに対して、イオン注入ドーズ量を４×１０１５ｃｍ−２、注入エネルギーを２００ｋｅＶとして不純物領域３２ｂを形成したとする。この場合、不純物領域３２ｂの厚み、つまり、不純物領域３２ｂのイオン注入を施した下面（不純物領域３２ｂの露出面）から不純物濃度の最大ピーク位置までの長さ（イオン注入深さ）は、約０．２５μｍとなる。注入欠陥は、不純物領域３２ｂの下面に対して、最大ピーク位置（約０．２５μｍ）よりも、さらに深い位置（例えば約１μｍ）まで形成される。
【００７５】
このことに鑑みて本実施の形態２では、上述したｐｎ接合部は、不純物領域３２ｂの下面に対して、注入欠陥の位置（約１μｍ）よりも、さらに深い位置（２μｍ）に設けている。つまり本実施の形態２では、ＴＢ＞４×ＴＡが成り立つように構成している。ここで、ＴＡは、不純物領域３２ｂ（キャリア供給領域２ｂ）の厚みであり、ＴＢは、不純物領域３２ｂ（キャリア供給領域２ｂ）の下面から第２半導体形成層３２ａ（コレクタ領域２ａ）の上面までの厚みである。このような構成によれば、半導体装置のオン時に少数キャリア注入が阻害されることなく、伝導度変調効果が促進され、低オン電圧が実現できる。
【００７６】
その後、図６の工程と同様の工程によって、ベース領域６、エミッタ領域７、及び、ベースコンタクト領域８が形成される。次に、図７の工程と同様の工程によって、第２半導体形成層３２ａのＦＷＤ領域ＦＷ側の露出している下面から、ＦＳ層５ｂの下方向側の部分までの予め定められた領域にカソード領域３を形成し、残りの第２半導体形成層３２ａ及び残りの不純物領域３２ｂをそれぞれコレクタ領域２ａ及びキャリア供給領域２ｂとして形成する。なお、カソード領域３は、実施の形態１と同様にイオン注入によって形成されてもよいし、変形例と同様にエピタキシャル成長法によって形成されてもよい。その後、図８〜図１０の工程と同様の工程によって、図１１の半導体装置Ａ２が完成する。
【００７７】
＜実施の形態２のまとめ＞
本実施の形態２に係る半導体装置及び半導体装置の製造方法によれば、コレクタ領域２ａよりも不純物濃度の高いキャリア供給領域２ｂが配設されている。このような構成によれば、実施の形態１に係る半導体装置に比べて、少数キャリア注入効率が向上し、さらに低オン電圧なＳｉＣ−ＲＣ−ＩＧＢＴを実現できる。
【００７８】
＜実施の形態３＞
図１３は、本発明の実施の形態３に係る半導体装置Ａ３の構成を示す断面図である。本実施の形態３に係る半導体装置Ａ３は、実施の形態１，２と同様に、プレーナゲート型のＳｉＣ−ＲＣ−ＩＧＢＴである。以下、本実施の形態３に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
【００７９】
本実施の形態３では、複数のキャリア供給領域２ｂが、コレクタ領域２ａの下面内に選択的に配設されている。具体的には、複数のキャリア供給領域２ｂが、コレクタ領域２ａの下面内の予め定められた領域において互いに離間して配設されている。当該複数のキャリア供給領域２ｂの不純物濃度及び厚みは、実施の形態２に記載の数値範囲と同様である。
【００８０】
本実施の形態３に係る半導体装置によれば、コレクタ領域２ａよりも不純物濃度の高い複数のキャリア供給領域２ｂが配設されている。このため、実施の形態２に係る半導体装置に比べて、少数キャリア注入効率を、キャリア供給領域２ｂの設計によって制御することができる。したがって、低オン電圧を維持しつつ、低ターンオフ損失なＳｉＣ−ＲＣ−ＩＧＢＴを実現できる。
【００８１】
＜実施の形態４＞
図１４は、本発明の実施の形態４に係る半導体装置Ａ４の構成を示す断面図である。実施の形態１〜３に係る半導体装置Ａ１〜Ａ３は、プレーナゲート型（半導体装置の厚み方向に対してチャネルが垂直に形成される構造）のＳｉＣ−ＲＣ−ＩＧＢＴであった。これに対して、本実施の形態４に係る半導体装置Ａ４は、トレンチゲート型（半導体装置の厚み方向に対してチャネルが水平に形成される構造）のＳｉＣ−ＲＣ−ＩＧＢＴである。ただし、この点を除けば、本実施の形態４に係る半導体装置Ａ４は、実施の形態１〜３の半導体装置Ａ１〜Ａ３と類似する。以下、本実施の形態４に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
【００８２】
図１４に示すように、ドリフト層５ａの上面内には、ベース領域６、エミッタ領域７、及び、ベースコンタクト領域８が形成されている。ゲート電極９は、ベース領域６、エミッタ領域７及びドリフト層５ａに跨るトレンチ内にゲート絶縁膜１２を介して配設されている。そして、ゲート電極９は、ゲート絶縁膜１２によってベース領域６から離間して配設されている。このゲート電極９は、実施の形態１に係るゲート電極９と同様に、ベース領域６にチャネルを形成可能である。
【００８３】
本実施の形態４に係る半導体装置によれば、トレンチ型のゲート構造を備えるので、実施の形態１に係る記載の半導体装置に比べて、セルピッチ（単位セル同士の間隔）が縮小され、チャネル幅密度（単位セルの面積に占めるチャネル幅の割合）が向上する。この結果、チャネル抵抗成分が低減され、さらに低オン電圧なＳｉＣ−ＲＣ−ＩＧＢＴを実現できる。
【００８４】
なお、本発明は、その発明の範囲内において、各実施の形態及び各変形例を自由に組み合わせたり、各実施の形態及び各変形例を適宜、変形、省略したりすることが可能である。
【００８５】
本発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、本発明がそれに限定されるものではない。例示されていない無数の変形例が、本発明の範囲から外れることなく想定され得るものと解される。
【符号の説明】
【００８６】
１  コレクタ電極、２  半導体領域、２ａ  コレクタ領域、２ｂ  キャリア供給領域、３  カソード領域、５  半導体層、５ａ  ドリフト層、５ｂ  ＦＳ層、６  ベース領域、７  エミッタ領域、８  ベースコンタクト領域、９  ゲート電極、１１  エミッタ電極、３２ａ  第２半導体形成層、３２ｂ  不純物領域、３５ａ  第１半導体形成層、１００  ＳｉＣ支持基板、Ａ１，Ａ２，Ａ３，Ａ４  半導体装置、ＩＧ  ＩＧＢＴ領域、ＦＷ  ＦＷＤ領域。
【図１】
2020012605.tif 000003
【図２】
2020012605.tif 000004
【図３】
2020012605.tif 000005
【図４】
2020012605.tif 000006
【図５】
2020012605.tif 000007
【図６】
2020012605.tif 000008
【図７】
2020012605.tif 000009
【図８】
2020012605.tif 000010
【図９】
2020012605.tif 000011
【図１０】
2020012605.tif 000012
【図１１】
2020012605.tif 000013
【図１２】
2020012605.tif 000014
【図１３】
2020012605.tif 000015
【図１４】
2020012605.tif 000016
【手続補正書】
【提出日】令和2年6月16日(2020.6.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＩＧＢＴとして機能するＩＧＢＴ領域と、ＦＷＤとして機能するＦＷＤ領域とが規定された、ＳｉＣを含む半導体装置であって、
第１導電型のドリフト層を含む半導体層と、
前記ＩＧＢＴ領域において前記半導体層と第１方向に隣接して配設された、第２導電型のコレクタ領域を含む半導体領域と、
前記ＦＷＤ領域において前記半導体層と前記第１方向に隣接して配設された、第１導電型のカソード領域と、
前記半導体領域及び前記カソード領域に接続されたコレクタ電極と、
前記ＩＧＢＴ領域及び前記ＦＷＤ領域において、前記ドリフト層の前記第１方向と逆方向である第２方向側の表面内に選択的に配設された、第２導電型のベース領域と、
前記ＩＧＢＴ領域及び前記ＦＷＤ領域において、前記ベース領域の前記第２方向側の表面内に選択的に配設された、第２導電型のベースコンタクト領域と、
前記ＩＧＢＴ領域において、前記ベース領域の前記第２方向側の表面内に前記ベースコンタクト領域と隣接して配設された、第１導電型のエミッタ領域と、
前記ベース領域にチャネルを形成可能なゲート電極と、
前記エミッタ領域及び前記ベースコンタクト領域に接続されたエミッタ電極と
を備え、
前記コレクタ領域は、エピタキシャル成長層であり、
前記カソード領域の厚みが、前記コレクタ領域の厚みよりも大きく、
前記半導体層は、
前記ＩＧＢＴ領域において前記ドリフト層と前記半導体領域との間に隣接して配設され、かつ、前記ＦＷＤ領域において前記ドリフト層と前記カソード領域との間に隣接して配設された、第１導電型のフィールドストップ層をさらに含み、
前記半導体領域は、
前記コレクタ領域と前記コレクタ電極との間に隣接して配設され、かつ、前記コレクタ領域よりも不純物濃度が高い、第２導電型のキャリア供給領域をさらに含む、半導体装置。
【請求項２】
ＩＧＢＴとして機能するＩＧＢＴ領域と、ＦＷＤとして機能するＦＷＤ領域とが規定された、ＳｉＣを含む半導体装置であって、
第１導電型のドリフト層を含む半導体層と、
前記ＩＧＢＴ領域において前記半導体層と第１方向に隣接して配設された、第２導電型のコレクタ領域を含む半導体領域と、
前記ＦＷＤ領域において前記半導体層と前記第１方向に隣接して配設された、第１導電型のカソード領域と、
前記半導体領域及び前記カソード領域に接続されたコレクタ電極と、
前記ＩＧＢＴ領域及び前記ＦＷＤ領域において、前記ドリフト層の前記第１方向と逆方向である第２方向側の表面内に選択的に配設された、第２導電型のベース領域と、
前記ＩＧＢＴ領域及び前記ＦＷＤ領域において、前記ベース領域の前記第２方向側の表面内に選択的に配設された、第２導電型のベースコンタクト領域と、
前記ＩＧＢＴ領域において、前記ベース領域の前記第２方向側の表面内に前記ベースコンタクト領域と隣接して配設された、第１導電型のエミッタ領域と、
前記ベース領域にチャネルを形成可能なゲート電極と、
前記エミッタ領域及び前記ベースコンタクト領域に接続されたエミッタ電極と
を備え、
前記コレクタ領域は、エピタキシャル成長層であり、
前記カソード領域の厚みが、前記コレクタ領域の厚みよりも大きく、
前記半導体層は、
前記ＩＧＢＴ領域において前記ドリフト層と前記半導体領域との間に隣接して配設され、かつ、前記ＦＷＤ領域において前記ドリフト層と前記カソード領域との間に隣接して配設された、第１導電型のフィールドストップ層をさらに含み、
前記ドリフト層のＺ１／２センター密度が、１×１０１０ｃｍ−３以上５×１０１１ｃｍ−３以下である、半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記半導体領域は、
前記コレクタ領域と前記コレクタ電極との間に隣接して配設され、かつ、前記コレクタ領域よりも不純物濃度が高い、第２導電型のキャリア供給領域をさらに含む、半導体装置。
【請求項４】
請求項１または請求項３に記載の半導体装置であって、
複数の前記キャリア供給領域が、前記コレクタ領域の前記第１方向側の表面内に選択的に配設されている、半導体装置。
【請求項５】
請求項１または請求項３に記載の半導体装置であって、
前記キャリア供給領域の不純物濃度が、１×１０１９ｃｍ−３以上である、半導体装置。
【請求項６】
請求項１または請求項３に記載の半導体装置であって、
前記キャリア供給領域の厚みをＴＡとし、前記キャリア供給領域の前記第１方向側の表面から前記コレクタ領域の前記第２方向側の表面までの厚みをＴＢとした場合に、ＴＢ＞４×ＴＡが成り立つ、半導体装置。
【請求項７】
請求項１から請求項６のうちのいずれか１項に記載の半導体装置であって、
前記コレクタ領域の不純物濃度が、５×１０１８ｃｍ−３以下である、半導体装置。
【請求項８】
請求項１から請求項７のうちのいずれか１項に記載の半導体装置であって、
前記コレクタ領域の厚みが、０．５μｍ以上３μｍ以下である、半導体装置。
【請求項９】
請求項１から請求項８のうちのいずれか１項に記載の半導体装置であって、
前記ドリフト層のキャリア寿命が、３μｓ以上５０μｓ以下である、半導体装置。
【請求項１０】
ＩＧＢＴとして機能するＩＧＢＴ領域と、ＦＷＤとして機能するＦＷＤ領域とが規定された、ＳｉＣを含む半導体装置の製造方法であって、
前記半導体装置は、
第１導電型のドリフト層を含む半導体層と、
前記ＩＧＢＴ領域において前記半導体層と第１方向に隣接して配設された、第２導電型のコレクタ領域を含む半導体領域と、
前記ＦＷＤ領域において前記半導体層と前記第１方向に隣接して配設された、第１導電型のカソード領域と、
前記半導体領域及び前記カソード領域に接続されたコレクタ電極と、
前記ＩＧＢＴ領域及び前記ＦＷＤ領域において、前記ドリフト層の前記第１方向と逆方向である第２方向側の表面内に選択的に配設された、第２導電型のベース領域と、
前記ＩＧＢＴ領域及び前記ＦＷＤ領域において、前記ベース領域の前記第２方向側の表面内に選択的に配設された、第２導電型のベースコンタクト領域と、
前記ＩＧＢＴ領域において、前記ベース領域の前記第２方向側の表面内に前記ベースコンタクト領域と隣接して配設された、第１導電型のエミッタ領域と、
前記ベース領域にチャネルを形成可能なゲート電極と、
前記エミッタ領域及び前記ベースコンタクト領域に接続されたエミッタ電極と
を備え、
前記コレクタ領域は、エピタキシャル成長層であり、
前記カソード領域の厚みが、前記コレクタ領域の厚みよりも大きく、
前記半導体層は、
前記ＩＧＢＴ領域において前記ドリフト層と前記半導体領域との間に隣接して配設され、かつ、前記ＦＷＤ領域において前記ドリフト層と前記カソード領域との間に隣接して配設された、第１導電型のフィールドストップ層をさらに含み、
前記製造方法は、
（ａ）ＳｉＣ基板の主面上に、第１導電型の第１半導体形成層をエピタキシャル成長法で形成する工程と、
（ｂ）前記ＳｉＣ基板を除去する工程と、
（ｃ）前記工程（ｂ）の後、前記第１半導体形成層の前記第１方向側の表面及び第２方向側の表面の少なくともいずれか一方に格子間炭素誘起イオンを導入し、前記第１半導体形成層内に格子間炭素を拡散する熱処理によって前記ドリフト層を形成する工程と、
（ｄ）前記ドリフト層の前記第１方向側の表面上に、前記フィールドストップ層と、第２導電型の第２半導体形成層とをこの順に形成する工程と、
（ｅ）前記第２半導体形成層の前記ＦＷＤ領域側の露出している表面から前記フィールドストップ層の前記第１方向側の部分までの領域に前記カソード領域を形成し、残りの前記第２半導体形成層を前記コレクタ領域として形成する工程と
を備える、半導体装置の製造方法。
【請求項１１】
請求項１，３，４，５または６のうちのいずれか１項に記載の半導体装置を製造する半導体装置の製造方法であって、
（ａ）ＳｉＣ基板の主面上に、第１導電型の第１半導体形成層をエピタキシャル成長法で形成する工程と、
（ｂ）前記ＳｉＣ基板を除去する工程と、
（ｃ）前記ＳｉＣ基板が除去された前記第１半導体形成層の前記第１方向側の表面及び第２方向側の表面の少なくともいずれか一方に格子間炭素誘起イオンを導入し、前記第１半導体形成層内に格子間炭素を拡散する熱処理によって前記ドリフト層を形成する工程と、
（ｄ）前記ドリフト層の前記第１方向側の表面上に、前記フィールドストップ層と、第２導電型の第２半導体形成層とをこの順に形成する工程と、
（ｅ）前記第２半導体形成層の前記ＩＧＢＴ領域側の露出している表面から第２導電型のイオン注入を行うことによって、前記第２半導体形成層よりも不純物濃度が高い不純物領域を形成する工程と、
（ｆ）前記第２半導体形成層の前記ＦＷＤ領域側の露出している表面から前記フィールドストップ層の前記第１方向側の部分までの領域に前記カソード領域を形成し、残りの前記第２半導体形成層及び残りの前記不純物領域をそれぞれ前記コレクタ領域及び前記キャリア供給領域として形成する工程と
を備える、半導体装置の製造方法。
【請求項１２】
請求項１０または請求項１１に記載の半導体装置の製造方法であって、
前記格子間炭素誘起イオンは、炭素、珪素、水素及びヘリウムの少なくともいずれか１つのイオンを含む、半導体装置の製造方法。
【請求項１３】
請求項１０から請求項１２のうちのいずれか１項に記載の半導体装置の製造方法であって、
前記カソード領域は、第１導電型のイオン注入を行うことによって形成される、半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
本発明に係る半導体装置は、ＩＧＢＴとして機能するＩＧＢＴ領域と、ＦＷＤとして機能するＦＷＤ領域とが規定された、ＳｉＣを含む半導体装置であって、第１導電型のドリフト層を含む半導体層と、前記ＩＧＢＴ領域において前記半導体層と第１方向に隣接して配設された、第２導電型のコレクタ領域を含む半導体領域と、前記ＦＷＤ領域において前記半導体層と前記第１方向に隣接して配設された、第１導電型のカソード領域と、前記半導体領域及び前記カソード領域に接続されたコレクタ電極と、前記ＩＧＢＴ領域及び前記ＦＷＤ領域において、前記ドリフト層の前記第１方向と逆方向である第２方向側の表面内に選択的に配設された、第２導電型のベース領域と、前記ＩＧＢＴ領域及び前記ＦＷＤ領域において、前記ベース領域の前記第２方向側の表面内に選択的に配設された、第２導電型のベースコンタクト領域と、前記ＩＧＢＴ領域において、前記ベース領域の前記第２方向側の表面内に前記ベースコンタクト領域と隣接して配設された、第１導電型のエミッタ領域と、前記ベース領域にチャネルを形成可能なゲート電極と、前記エミッタ領域及び前記ベースコンタクト領域に接続されたエミッタ電極とを備え、前記コレクタ領域は、エピタキシャル成長層であり、前記カソード領域の厚みが、前記コレクタ領域の厚みよりも大きい。前記半導体層は、前記ＩＧＢＴ領域において前記ドリフト層と前記半導体領域との間に隣接して配設され、かつ、前記ＦＷＤ領域において前記ドリフト層と前記カソード領域との間に隣接して配設された、第１導電型のフィールドストップ層をさらに含み、前記半導体領域は、前記コレクタ領域と前記コレクタ電極との間に隣接して配設され、かつ、前記コレクタ領域よりも不純物濃度が高い、第２導電型のキャリア供給領域をさらに含む。
【国際調査報告】
2020012605.tif 000017
2020012605.tif 000018
2020012605.tif 000019
2020012605.tif 000020