(57)【要約】本発明の半導体素子基板の製造方法は、第１仮基板４２上に分離用薄膜層４５を形成する薄膜形成工程と、分離用薄膜層上に、第２半導体材料の単結晶又は多結晶からなる所定の厚さの支持層６１（６）と、支持層上に第３半導体材料の単結晶からなる第２薄膜層８０とを形成する基板形成工程と、第２薄膜層に半導体素子９を形成する素子形成工程と、分離用薄膜層を境界として第１仮基板を除去することにより、支持層上に半導体素子が形成されている第２薄膜層を備えた半導体素子基板１０を得る仮基板除去工程と、を含む。
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【特許請求の範囲】
【請求項１】
第１仮基板上に第４半導体材料からなる分離用薄膜層を形成する薄膜形成工程と、
前記分離用薄膜層上に、第２半導体材料の単結晶又は多結晶からなる所定の厚さの支持層と、前記支持層上に第３半導体材料の単結晶からなる第２薄膜層とを形成する基板形成工程と、
前記第２薄膜層に半導体素子を形成する素子形成工程と、
前記素子形成工程後に、前記分離用薄膜層を境界として前記第１仮基板を除去することにより、前記支持層上に半導体素子が形成されている前記第２薄膜層を備えた半導体素子基板を得る仮基板除去工程と、
を含むことを特徴とする半導体素子基板の製造方法。
【請求項２】
前記第２半導体材料は前記第３半導体材料と同じであり、前記支持層は前記第２半導体材料の単結晶からなる請求項１記載の半導体素子基板の製造方法。
【請求項３】
前記第１仮基板は光を透過する基板であり、前記第４半導体材料はＧａを含む請求項１又は２に記載の半導体素子基板の製造方法。
【請求項４】
前記基板形成工程において、前記支持層上に第１半導体材料の単結晶からなる第１薄膜層を形成し、前記第２薄膜層は前記第１薄膜層上に形成される請求項１乃至３のいずれかに記載の半導体素子基板の製造方法。
【請求項５】
前記基板形成工程は、
前記第１半導体材料の単結晶からなる第１基板の一方の表面と第２仮基板とを接合する第１接合工程と、
前記第２仮基板との接合面から所定の深さにおいて前記第１基板を分離することにより、前記第１基板の前記一方の表面側を第１薄膜層として前記第２仮基板上に残す第１分離工程と、
前記第２仮基板上に残された前記第１薄膜層上に前記支持層を形成する支持層形成工程と、
前記支持層の表面と前記第１仮基板上に形成された前記分離用薄膜層の表面とを接合する第２接合工程と、
前記第２仮基板を除去することにより、前記第１仮基板上に前記分離用薄膜層を介して前記支持層と前記第１薄膜層とが形成された基板を得る第２分離工程と、
前記第２分離工程により形成された基板の前記第１薄膜層上に前記第２薄膜層を成膜する第１成膜工程と、
を含む請求項４記載の半導体素子基板の製造方法。
【請求項６】
前記基板形成工程は、
前記第１半導体材料の単結晶からなる第１基板の一方の表面と第２仮基板とを接合する第１接合工程と、
前記第２仮基板との接合面から所定の深さにおいて前記第１基板を分離することにより、前記第１基板の前記一方の表面側を第１薄膜層として前記第２仮基板上に残す第１分離工程と、
前記第２仮基板上に残された前記第１薄膜層上に前記第２薄膜層を形成する第１成膜工程と、
前記第２薄膜層上に前記支持層を形成する支持層形成工程と、
前記支持層の表面と前記第１仮基板上に形成された前記分離用薄膜層の表面とを接合する第２接合工程と、
前記第２仮基板を除去することにより、前記第１仮基板上に前記分離用薄膜層を介して前記支持層、前記第２薄膜層及び前記第１薄膜層が形成された基板を得る第２分離工程と、
前記第２分離工程により形成された基板から前記第１薄膜層を除去する第１除去工程と、
を含む請求項１乃至３のいずれかに記載の半導体素子基板の製造方法。
【請求項７】
前記第１基板の前記一方の表面から前記所定の深さに水素イオンを注入して水素層を形成する水素層形成工程を含み、
前記第１分離工程は、前記水素層を境界として前記第１基板を分離させる請求項５又は６に記載の半導体素子基板の製造方法。
【請求項８】
前記第２半導体材料及び前記第３半導体材料はＳｉＣ又はＧａＮであり、前記第１仮基板はＳｉＣ基板である請求項１乃至７のいずれかに記載の半導体素子基板の製造方法。
【請求項９】
前記第１半導体材料はＳｉＣ又はＧａＮである請求項４乃至８のいずれかに記載の半導体素子基板の製造方法。
【請求項１０】
前記第１仮基板は光を透過するＳｉＣ基板又はサファイア基板であり、前記分離用薄膜層はＧａ系半導体薄膜である請求項１乃至９のいずれかに記載の半導体素子基板の製造方法。
【請求項１１】
前記第２仮基板は、光を透過するＳｉＣ基板である請求項５乃至１０のいずれかに記載の半導体素子基板の製造方法。
【請求項１２】
前記第２仮基板は光を透過するＳｉＣ基板又はサファイア基板であり、前記第１基板との接合面にＧａ系半導体薄膜が形成されている請求項５乃至１０のいずれかに記載の半導体素子基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子基板の製造方法に関する。詳しくは、ワイドバンドギャップの化合物半導体層に半導体素子を形成し、その化合物半導体層の支持層が最適な厚さである半導体素子基板の製造方法に関する。
【背景技術】
【０００２】
高電圧用途の半導体素子の基板として、バンドギャップ幅が大きい炭化ケイ素（ＳｉＣ）半導体基板が着目されている。図２１は、ＳｉＣからなる一般的な縦型構造のＭＯＳＦＥＴ（１００）の断面構造を示している。素子用支持基板１１０上に素子用単結晶層１２０がエピタキシャル成長により形成され、その領域にソース１０１、ドレイン１０２及びゲート１０３が形成されている。ソース１０１、ドレイン１０２間の電流の導通と遮断はゲート１０３により制御される。導通時のドレイン電流ｉは、ドレイン１０２と素子用支持基板１１０の底面に形成されているドレイン電極１０４との間で流れる。
素子用支持基板１１０は、電流が縦方向（図の上下方向）に流れる領域であり、２０ｍΩ・ｃｍ以下の低い抵抗率とされる。一方、素子用単結晶層１２０は、高電圧の耐圧が必要であるため、素子用支持基板１１０と比べて２〜３桁高い抵抗率とされている。素子用支持基板１１０の厚さは、単結晶基板の取り扱い時の割れ防止、反り防止等のため、またＳｉ半導体と製造設備を共用するため、６インチ基板の場合、３５０μｍ程度とされる。素子用単結晶層１２０は、素子用支持基板１１０上にエピタキシャル成長によって形成されるため、その結晶性は下地となる素子用支持基板１１０に依存する。このため、素子用支持基板１１０のＳｉＣの結晶品質が重要となる。【０００３】
ＳｉＣは格子定数の異なる炭素とシリコンとからなる化合物であるので、素子基板には結晶欠陥が多く発生する。特にパワー素子用途では結晶欠陥は致命的となるため、結晶欠陥の低減に種々の工夫がなされているが、その分素子基板のコストが高くなっている。このため、エピタキシャル成長される素子用単結晶層１２０の下地である素子用支持基板１１０の結晶欠陥の低減とコストの低減とを両立させることが課題となっている。また、図２１に示したような縦型構造の場合には、電流を縦方向に流すために素子用支持基板１１０は抵抗率を低くする必要があり、そのため高濃度の窒素が添加されてＮ型半導体とされる。しかし、高濃度の窒素のために結晶欠陥は増えるという問題がある。また、結晶品質の向上のために結晶成長を低速にする必要があり、コストの上昇を招いてしまう。【０００４】
結晶欠陥の低減とコストの低減のために、低コストの多結晶基板の上に結晶性の良い単結晶層を接合する方法が知られている。例えば、非晶質シリコンを多結晶ＳｉＣ支持体上に蒸着し、その多結晶ＳｉＣ支持体と単結晶ＳｉＣ基板とを接合し、直接ボンディングにより一体化する基板製造方法がある（特許文献１を参照）。また、ＦＡＢガン（Fast Atomic Gun）を用いた表面活性化手法により基板の貼り合せを行う例もある（特許文献２を参照）。２枚の半導体層を貼り合せるのに、各半導体層の表面にアルゴン等の不活性な不純物を照射して一旦非晶質化し、２枚を接合した後の熱処理により再結晶化させる方法である。この方法によって、２枚の貼り合せ界面において原子レベルで連続性があることが確認されている。
これらの知見から、結晶性を問わない安価な多結晶基板と結晶性の良い単結晶基板とを接合することにより、安価且つ結晶性の良い基板を形成することも考えられる。
しかし、そのような基板は接合界面を有するため、部分的にも接合欠陥があると素子の歩留まりの低下を招く。欠陥のない接合をするために両基板の表面の平坦度を上げる研磨をすれば、研磨コストが高価になってしまうという問題がある。また、接合界面に存在する各種の原子成分や貼り合せ装置等により発生するパーティクルの巻き込みを無くすことは困難である。接合によって素子基板を形成する手法の最大の問題は、接合界面が最終的な半導体基板に存在することである。【０００５】
上記問題に対して、最終的には接合界面を有しない半導体基板の製造方法が提案されている（特許文献３、４を参照）。例えば、特許文献３には単結晶薄膜層に支持層を製膜する手法が記載されている。これにより、最終的に素子支持基板を必要な厚さとすることができる。しかし、薄いウェーハのハンドリングが困難であるという問題がある。【０００６】
また、従来、厚さの薄い単結晶の素子支持基板をインゴットから切り出すことは困難であった。例えば、硬度が高い単結晶ＳｉＣは割れやすく、単結晶インゴットから薄い基板をワイア鋸により切り出すのは容易ではなかった。また切り代が大きくなるため、薄いウェーハを切り出すメリットが小さかった。近年では、レーザ光を用いて単結晶インゴットから薄いウェーハを切り出し、切り代を少なくすることができる手法が開発されている（特許文献５を参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特表２００４−５０３９４２号公報
【特許文献２】特開２０１５−１５４０１号公報
【特許文献３】特開２００２−２８０５３１号公報
【特許文献４】ＷＯ２０１６／１４０２２９号公報
【特許文献５】特開２０１８−３７４３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
前記のとおり、従来、高電圧用途の半導体素子の基板は、厚い素子用支持基板の表層に、厚さ１０μｍ程度の単結晶からなる薄膜層をエピタキシャル成長させることにより製造されている。本来この素子用支持基板の結晶性は問わないため、安価な多結晶半導体基板を用いることも考えられる。しかし、一般に結晶性を問わない半導体基板上に結晶性のよい単結晶半導体層を成長させることは困難である。結晶性を問わない厚い層の上に成長させることができるのは、結晶性を問わない層になってしまうからである。一方、素子用支持基板を単結晶半導体とするのは、高価となるばかりか無駄が多い。
この問題を解決するため、結晶性を問わない安価な厚い基板と結晶性の良い基板の薄膜層とを貼り合わせることにより、安価で且つ結晶性の良い素子基板を形成する種々の手法が提案されてきた。しかし、多結晶基板と単結晶基板とを接合する従来の製造手法では、完成された半導体基板に接合界面が存在するため、高品質な半導体基板を得ることが容易ではない。
また、最終的には接合界面が存しない半導体基板を貼り合わせによって製造する方法も開発されている。例えば、特許文献３、４に記載された製造方法では、泥弱層を形成した単結晶ＳｉＣ基板に仮基板を貼り付けた後、熱処理をして泥弱層で単結晶ＳｉＣ基板を剥離させることによって、仮基板上に単結晶ＳｉＣ層が積層された基板が形成される。そして、その単結晶ＳｉＣ層上に支持層を堆積させた後、仮基板が除去される。しかし、通常、薄い単結晶ＳｉＣ層の上に厚い支持層を形成すれば、結晶性の不均一のために内部応力の不均一が発生する。そのため、仮基板のような仮設固定手段を除去した後に反りが発生してしまうという問題があった。特にＳｉＣの場合には、１２００〜１６００℃という高温下で気層成長させることになり、ウェーハ周縁部分に応力の不均一が発生し易い。基板製作時の割れや反りの防止のため支持層は３５０μｍ程度の厚さを要し、最終的には研削により８０μｍ程度まで薄くして、その他は捨ててしまうという実態にある。高価な単結晶ＳｉＣが捨てられるという無駄をなくせば、基板コストの低減を図ることができる。
また、結晶性を問わない安価な基板といえども、最終的に必要な厚さとして、かつ接合界面が存在しない高品質な半導体基板を実用化するためには、支持層を設ける構造及び工程を改善することが必要である。【０００９】
ＳｉＣをはじめとするワイドバンドギャップ半導体においては、半導体素子形成用の単結晶層の厚さを５〜１０μｍ程度と薄くできることが特徴である。しかし、単結晶のＮ型半導体層にＰ型層、Ｎ型層を形成するための不純物の熱拡散が困難であるため、フォトリソグラフィの為の位置合わせはステッパを用いて精度よく行う必要がある。このため、基板の反りは３０μｍ程度以下とすることが要求される。
支持層の表層には、その上に半導体素子形成用の単結晶層をエピタキシャルにより形成するために必要な単結晶層を有すればよい。また、縦型素子の場合、支持層の厚さは、縦方向に電流が流れる時の抵抗分を小さくするために、できるだけ薄いことが望ましい。最終的な支持層の厚さは、裏面電極の形成に必要な厚さや素子分割後の実装に必要な厚さが確保されればよく、８０μｍ程度まで薄くすることができる。【００１０】
本発明は、上記現状に鑑みてなされたものであり、素子用単結晶層となるワイドバンドギャップの半導体層に半導体素子を形成し、その支持層が最適な厚さである半導体素子基板の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、以下の通りである。
１．第１仮基板上に第４半導体材料からなる分離用薄膜層を形成する薄膜形成工程と、前記分離用薄膜層上に、第２半導体材料の単結晶又は多結晶からなる所定の厚さの支持層と、前記支持層上に第３半導体材料の単結晶からなる第２薄膜層とを形成する基板形成工程と、前記第２薄膜層に半導体素子を形成する素子形成工程と、前記素子形成工程後に、前記分離用薄膜層を境界として前記第１仮基板を除去することにより、前記支持層上に半導体素子が形成されている前記第２薄膜層を備えた半導体素子基板を得る仮基板除去工程と、を含むことを特徴とする半導体素子基板の製造方法。
２．前記第２半導体材料は前記第３半導体材料と同じであり、前記支持層は前記第２半導体材料の単結晶からなる前記１．記載の半導体素子基板の製造方法。
３．前記第１仮基板は光を透過する基板であり、前記第４半導体材料はＧａを含む前記１．又は２．に記載の半導体素子基板の製造方法。
４．前記基板形成工程において、前記支持層上に第１半導体材料の単結晶からなる第１薄膜層を形成し、前記第２薄膜層は前記第１薄膜層上に形成される前記１．乃至３．のいずれかに記載の半導体素子基板の製造方法。
５．前記基板形成工程は、前記第１半導体材料の単結晶からなる第１基板の一方の表面と第２仮基板とを接合する第１接合工程と、前記第２仮基板との接合面から所定の深さにおいて前記第１基板を分離することにより、前記第１基板の前記一方の表面側を第１薄膜層として前記第２仮基板上に残す第１分離工程と、前記第２仮基板上に残された前記第１薄膜層上に前記支持層を形成する支持層形成工程と、前記支持層の表面と前記第１仮基板上に形成された前記分離用薄膜層の表面とを接合する第２接合工程と、前記第２仮基板を除去することにより、前記第１仮基板上に前記分離用薄膜層を介して前記支持層と前記第１薄膜層とが形成された基板を得る第２分離工程と、前記第２分離工程により形成された基板の前記第１薄膜層上に前記第２薄膜層を成膜する第１成膜工程と、を含む前記４．記載の半導体素子基板の製造方法。
６．前記基板形成工程は、前記第１半導体材料の単結晶からなる第１基板の一方の表面と第２仮基板とを接合する第１接合工程と、前記第２仮基板との接合面から所定の深さにおいて前記第１基板を分離することにより、前記第１基板の前記一方の表面側を第１薄膜層として前記第２仮基板上に残す第１分離工程と、前記第２仮基板上に残された前記第１薄膜層上に前記第２薄膜層を形成する第１成膜工程と、前記第２薄膜層上に前記支持層を形成する支持層形成工程と、前記支持層の表面と前記第１仮基板上に形成された前記分離用薄膜層の表面とを接合する第２接合工程と、前記第２仮基板を除去することにより、前記第１仮基板上に前記分離用薄膜層を介して前記支持層、前記第２薄膜層及び前記第１薄膜層が形成された基板を得る第２分離工程と、前記第２分離工程により形成された基板から前記第１薄膜層を除去する第１除去工程と、を含む前記１．乃至３．のいずれかに記載の半導体素子基板の製造方法。
７．前記第１基板の前記一方の表面から前記所定の深さに水素イオンを注入して水素層を形成する水素層形成工程を含み、前記第１分離工程は、前記水素層を境界として前記第１基板を分離させる前記５．又は６．に記載の半導体素子基板の製造方法。
８．前記第２半導体材料及び前記第３半導体材料はＳｉＣ又はＧａＮであり、前記第１仮基板はＳｉＣ基板である前記１．乃至７．のいずれかに記載の半導体素子基板の製造方法。
９．前記第１半導体材料はＳｉＣ又はＧａＮである前記４．乃至８．のいずれかに記載の半導体素子基板の製造方法。
１０．前記第１仮基板は光を透過するＳｉＣ基板又はサファイア基板であり、前記分離用薄膜層はＧａ系半導体薄膜である前記１．乃至９．のいずれかに記載の半導体素子基板の製造方法。
１１．前記第２仮基板は、光を透過するＳｉＣ基板である前記５．乃至１０．のいずれかに記載の半導体素子基板の製造方法。
１２．前記第２仮基板は光を透過するＳｉＣ基板又はサファイア基板であり、前記第１基板との接合面にＧａ系半導体薄膜が形成されている前記５．乃至１０．のいずれかに記載の半導体素子基板の製造方法。
【発明の効果】
【００１２】
本発明の半導体素子基板の製造方法によれば、最終的な半導体素子実装のために必要とされる厚さの支持層を設けるだけで、半導体素子を形成することができる。厚さの薄い支持層上には、素子用の単結晶層として、第２薄膜層をエピタキシャル成長により形成することができる。薄い支持層は結晶性を問わず、単結晶インゴットから切り出した薄い単結晶基板でもよいし、結晶性を問わない支持層を形成し、その上に単結晶薄膜層が形成されてもよい。これにより、高価な単結晶基板を無駄にすることなく、支持層の厚さを、半導体素子の形成及びハンドリングのために必要とされる８０μｍ程度とすることができ、半導体素子を低コストとすることができる。
また、前記基板形成工程において支持層及び第２薄膜層は第１仮基板上に形成されるため、基板の反りを極めて小さくすることができる。これにより、前記素子形成工程において、Ｓｉ半導体の場合と同じ製造設備を用いて精密な位置合わせが可能となる。第１仮基板は半導体素子形成後に除去されるが、再利用可能であるため消耗部材を最小限に抑えることできる。
更に、薄膜形成工程において第１仮基板上に分離用薄膜層が形成され、支持層は分離用薄膜層を介して接合されるため、ＳｉＣ等の素子形成工程における高温の処理に耐えることができ、かつ素子形成後に第１仮基板を容易に除去することが可能になる。【００１３】
前記基板形成工程において、支持層上に第１半導体材料の単結晶からなる第１薄膜層を形成し、第２薄膜層は第１薄膜層上に形成される場合には、支持層の結晶性を問うことなく、支持層上に形成された単結晶の第１薄膜層の上に単結晶からなる素子形成用の第２薄膜層を設けることができる。【００１４】
前記基板形成工程が、単結晶からなる第１基板と第２仮基板とを接合する第１接合工程と、接合面から所定の深さにおいて第１基板を分離することにより第１薄膜層を第２仮基板上に残す第１分離工程と、第１薄膜層上に支持層を形成する支持層形成工程と、支持層と第１仮基板とを接合する第２接合工程と、第２仮基板を除去する第２分離工程と、第１薄膜層上に第２薄膜層を成膜する第１成膜工程と、を含む場合には、高品質な単結晶の第１基板から分離する第１薄膜層を薄くすることにより、単結晶の第１基板は高価格であっても、第１薄膜層は低コストとすることが可能である。また、支持層は最小限の厚さだけを成膜することになり、低コスト化することが可能である。更に、第２仮基板は再利用可能であるため、消耗部材を最小限に抑えることが可能である。【００１５】
前記第１仮基板は光を透過する基板であり、前記分離用薄膜層はＧａ系半導体薄膜である場合には、第１仮基板と支持層とを接合する際に、接合面をアルゴンビームで活性化する方法等により容易に接合することができる。また、レーザ光を用いて第１仮基板を容易に除去することができる。
【図面の簡単な説明】
【００１６】
本発明について、本発明による典型的な実施形態の非限定的な例を挙げ、言及された複数の図面を参照しつつ以下の詳細な記述にて更に説明するが、同様の参照符号は図面のいくつかの図を通して同様の部品を示す。【００１７】
【図１】半導体素子基板の製造方法の一例を示す断面図（１）
【図２】半導体素子基板の製造方法の一例を示す断面図（２）
【図３】半導体素子基板の製造方法の別の例を示す断面図（１）
【図４】半導体素子基板の製造方法の別の例を示す断面図（２）
【図５】半導体素子基板の製造方法の別の例を示す断面図（１）
【図６】半導体素子基板の製造方法の別の例を示す断面図（２）
【図７】仮基板上に単結晶薄膜層（第１薄膜層）及び結晶性を問わない支持層が形成された状態を示す上面図及び断面図
【図８】水素層で分離されたＳｉＣ単結晶薄膜層（第１薄膜層）の劈開面の透過型電子顕微鏡（ＴＥＭ）画像
【図９】接合方式と接合界面の説明図
【図１０】仮基板が水酸化基の界面で接合される製造方法の例を示す断面図１
【図１１】仮基板が水酸化基の界面で接合される製造方法の例を示す断面図２
【図１２】半導体素子基板の構造を説明するための断面図
【図１３】ＦＡＢガンを用いた基板の接合を説明するための模式図
【図１４】ＳｉＣ多結晶からなる支持層の中央部及び周縁部における構成図
【図１５】ＳｉＣ多結晶からなる支持層の中央部及び周縁部における結晶状態を示す走査型電子顕微鏡（ＳＥＭ）画像
【図１６】半導体素子基板の基本的な製造方法を示す断面図
【図１７】半導体素子基板の別の製造方法を説明するための断面図
【図１８】半導体素子基板の別の例を示す断面図
【図１９】半導体素子基板の別の製造方法を示す断面図
【図２０】インゴットから支持層となる薄い基板を切り出す方法を示す断面図
【図２１】一般的な縦型構造の半導体素子（ＭＯＳＦＥＴ）の模式的な断面図
【発明を実施するための形態】
【００１８】
図１６−２０を参照しつつ、本実施形態に係る半導体素子基板の基本的な製造方法を説明する。半導体素子基板の基本的な製造方法は、薄膜形成工程、基板形成工程、素子形成工程及び仮基板除去工程を含む。
前記薄膜形成工程においては、第１仮基板４２上に第４半導体材料からなる分離用薄膜層４５を形成する。
前記基板形成工程においては、分離用薄膜層４５上に、第２半導体材料の単結晶又は多結晶からなる所定の厚さの支持層６１（６）と、支持層６１（６）上に第３半導体材料の単結晶からなる第２薄膜層８０とを形成する。
前記素子形成工程においては、第２薄膜層８０に半導体素子９を形成する。
前記仮基板除去工程においては、前記素子形成工程後に、分離用薄膜層４５を境界として第１仮基板４２を除去する。これにより、支持層６１（６）上に半導体素子が形成されている第２薄膜層８０を備えた半導体素子基板１０を得ることができる。
【００１９】
図１６は、上記製造方法を示す図である。同図（ａ）は、第１仮基板４２上に分離用薄膜層４５が形成され、分離用薄膜層４５の上に支持層６１（６）が形成され、更に、支持層６１（６）上に第２薄膜層８０が形成された状態を示している。
第１仮基板４２は、半導体素子９の形成工程において反りを防ぐために接合される基板である。第１仮基板４２として、電気的に高抵抗であり光を透過するＳｉＣ基板、サファイア基板等を用いることが好ましい。
前記第４半導体材料からなる分離用薄膜層４５は、半導体素子形成時の高温度において第１仮基板４２と支持層６１（６）との接合を保つものである必要がある。また、半導体素子形成後に、第１仮基板４２の除去が容易であることが好ましい。このため、第４半導体材料はＧａを含むことが好ましく、分離用薄膜層４５はＧａ系半導体（例えば、ＧａＮ、Ｇａ２Ｏ３、ＧａＡｓ）薄膜であることが好ましい。第１仮基板４２が光を透過するＳｉＣ基板又はサファイア基板である場合、第１仮基板４２側からレーザ光を照射することによりＧａを析出させ、容易に第１仮基板４２を除去することができる。除去された第１仮基板４２は再利用することが可能である。
【００２０】
結晶性を問わない支持層６１（６）の材料である前記第２半導体材料としては、ＳｉＣ、ＧａＮ等が挙げられる。また、単結晶からなる第２薄膜層８０の材料である前記第３半導体材料としては、ＳｉＣ、ＧａＮ等が挙げられる。第２半導体材料は第３半導体材料と同じであることが好ましく、支持層６１（６）は第２半導体材料の単結晶であることが好ましい。特に、第２半導体材料及び第３半導体材料は、いずれもＳｉＣであることが好ましい。以下では、第２半導体材料及び第３半導体材料がＳｉＣである場合を例として説明する。
支持層６１（６）の厚さは、５０−１００μｍであることが好ましく、８０μｍ程度であることが特に好ましい。通常この程度の厚さでは反りが発生し、基板としての自立も困難であるが、第１仮基板４２との接合によって反りを防ぐことができる。例えば、第１仮基板４２が厚さ２７０μｍのＳｉＣ基板であれば、半導体形成工程において問題となる反りが生じることはなく、フォトリソグフィ工程においてステッパを用いた高精度な位置決めが可能である。
【００２１】
支持層６１（６）上に、エピタキシャル成長によりＳｉＣ単結晶からなる第２薄膜層８０が形成される。図１６（ｂ）は、その第２薄膜層８０に半導体素子９が形成された状態を示している。そして、半導体素子９を形成した後に、第１仮基板４２の底面側（支持層６１（６）と反対側）からレーザ光を照射することによって、第１仮基板４２を除去することができる。これによって、同図（ｃ）に示すように、支持層６１（６）上に半導体素子９が形成されている第２薄膜層８０を備えた半導体素子基板１０を得ることができる。
【００２２】
前記基板形成工程において、支持層６１（６）上に第１半導体材料の単結晶からなる第１薄膜層２２を形成し、第２薄膜層８０は第１薄膜層２２上に形成されるようにすることができる。第１半導体材料はＳｉＣ又はＧａＮであることが好ましく、特にＳｉＣが好ましい。
図１７は、第１薄膜層２２を設けて形成された基板を示しており、第１仮基板４２（ＳｉＣ基板）上に分離用薄膜層４５（Ｇａ２Ｏ３薄膜）が形成され、分離用薄膜層４５を介してＳｉＣからなる支持層６１（６）が形成されている。そして、支持層６１（６）上にＳｉＣ単結晶からなる第１薄膜層２２が形成され、更に、第１薄膜層２２上にエピタキシャル成長させたＳｉＣ単結晶からなる第２薄膜層８０が形成されている。本例において、支持層６１（６）の結晶性は問わず、多結晶でも単結晶でもよい。第１薄膜層２２の厚さは、０．５μｍ程度でよい。
また、図１８は、ＳｉＣ単結晶からなる支持層６１を形成する例を示しており、第１仮基板４２（ＳｉＣ基板）上に分離用薄膜層４５（Ｇａ２Ｏ３薄膜）が形成され、分離用薄膜層４５を介して支持層６１が形成されている。そして、支持層６１上にエピタキシャル成長させたＳｉＣ単結晶からなる第２薄膜層８０が形成されている。その他の点については、図１６に示した例と同じであるので説明を省略する。
【００２３】
図１６−１８に示した例においては、予め第１仮基板４２の表面にＧａ系半導体薄膜を設けておき、第１仮基板４２を除去するときには、レーザ光でＧａを析出させている。Ｇａは３０℃で液化する特性がある。しかし、１２００℃程度の高温度下においては、少量ではあるが昇華現象によりＧａの抜けが生じることが知られている。図１６−１８に示した例において、第１仮基板４２上のＧａ系半導体薄膜（Ｇａ２Ｏ３薄膜）の端面からも、Ｇａの昇華現象は発生する。また、第１仮基板４２と支持層６１（６）の口径が完全に同じとは限らないので、接合の周縁部でＧａ２Ｏ３薄膜が露出することもありうる。このため、Ｇａ抜けの防止構造を設けることが望ましい。
【００２４】
図１９は、Ｇａ抜けを防止する半導体素子基板の製造方法を示している。第１仮基板４２が支持層６１（６）より一回り大きく、第１仮基板４２に製膜されたＧａ系半導体薄膜が貼り合わせ後に露出する場合を例にする。同図（ａ）は、単結晶からなる支持層６１を示している。同図（ｂ）は、第１仮基板４２にＧａ２Ｏ３薄膜４５が形成され、その上にＧａ抜け防止用のＳｉＯ２膜４６が形成されている状態を示している。同図（ｃ）は、（ａ）に示した支持層６１と、（ｂ）に示したように形成された第１仮基板４２とが貼り合わされた状態を示す。この状態においてＧａ２Ｏ３薄膜４５はＳｉＯ２膜４６により保護されている。
同図（ｄ）は、エピタキシャル成長により第２薄膜層８０が成膜された状態を示す。ＳｉＣのエピタキシャル製膜の温度は１５００℃という高温であるが、ＳｉＯ２膜４６により保護されており、Ｇａ抜けは発生しない。図示されているように、単結晶ＳｉＣからなる支持層６１の上には単結晶ＳｉＣからなる第２薄膜層８０が形成されるが、周縁部のＳｉＯ２膜４６の上には多結晶ＳｉＣ膜８３が形成される。その後、同図（ｅ）に示すように、第２薄膜層８０に半導体素子９が形成される。半導体素子の形成には、ＳｉＯ２の融点を超えるような高温度で処理されることがあるが、ＳｉＯ２膜４６はＳｉＣにより覆われているため、Ｇａ抜けは発生しない。そして、半導体素子を形成した後に、第１仮基板４２の底面側（支持層６１（６）と反対側）からレーザ光を照射することによって、Ｇａ２Ｏ３薄膜４５中のＧａが析出して、第１仮基板４２を分離することができる。これによって、同図（ｆ）に示すように、支持層６１上に半導体素子９が形成されている第２薄膜層８０を備えた半導体素子基板を得ることができる。この状態で、破線Ａに示す部位で周縁部をサークルカットすることにより、図１６（ｃ）に示した半導体素子基板１０が完成する。
【００２５】
図２０は、ＳｉＣ単結晶からなる支持層６１をインゴットから切り出して形成する例を示している。支持層６１の厚さは８０μｍとする。
厚さ８０μｍの支持層６１となるＳｉＣ単結晶基板は、インゴットから切り出すことができる。例えば、同図（ａ）に示すように、ＳｉＣ単結晶のインゴット６００をワイア鋸により切断することによって、支持層６１となる単結晶基板を切り出すことができる。この場合、ＳｉＣは硬度が高いため、厚さ４００μｍ程度の切り代６０１が生じる。すなわち、厚さ８０μｍの単結晶基板を切り出すのに４８０μｍ程度の厚さを必要とする。また、厚さが薄いため切り出し中に割れや欠けが発生し、効率的とはいえないが、切り出した単結晶基板を研磨することにより、厚さ８０μｍの支持層６１として用いる単結晶基板を得ることができる。
また、同図（ｂ）に示すように、ＳｉＣ単結晶のインゴット６００をレーザ光により切断することによって、支持層６１となる単結晶基板を切り出すことができる。例えば、インゴット６００の表面から目的の深さに、レーザ光によりＳｉＣがＳｉとＣに分離する分離層を形成する。そして、Ｃ層が吸収するレーザ光を照射することにより、Ｃ層で分離させることができる。この場合、厚さ１００μｍ程度の切断層６０１によって、厚さ８０μｍの単結晶基板を切り出すことができる。この光学エネルギーによる切り出しは、破砕層が薄く、切断応力が弱いため、割れや欠けが発生しない。切り出した単結晶基板を研磨することにより、厚さ８０μｍの支持層６１として用いる単結晶基板を得ることができる。
インゴット６００から切り出された薄い単結晶基板は、表面に分離用薄膜層４５が設けられた第１仮基板４２と貼り合わされる。具体的な貼り合わせ方法は、後述する第２接合工程と同様である。
【００２６】
前記基板形成工程において、支持層６１（６）上に第１半導体材料の単結晶からなる第１薄膜層２２を形成し、第２薄膜層８０を第１薄膜層２２上に形成するようにすることができる（図１７参照）。単結晶からなる第１薄膜層２２を形成することによって、支持層６１（６）が単結晶でなくても、高品質な単結晶からなる第２薄膜層８０をエピタキシャル成長させることができる。
【００２７】
上記のとおり、前記基板形成工程において、単結晶からなる所定の厚さの支持層６１は、インゴットから切り出した薄い単結晶基板を、表面に分離用薄膜層４５が設けられた第１仮基板４２と貼り合わせることによって形成することができるが、支持層の形成方法はこれに限らない。以下では、結晶性を問わない支持層を形成する基板形成工程について説明する。
この基板形成工程（図１−６参照）は、前記第１半導体材料の単結晶からなる第１基板２の一方の表面と第２仮基板４１とを接合する第１接合工程と、第２仮基板４１との接合面から所定の深さにおいて第１基板２を分離することにより、第１基板２の前記一方の表面側を第１薄膜層２２として第２仮基板４１上に残す第１分離工程と、第２仮基板４１上に残された第１薄膜層２２上に第２半導体材料からなる支持層６を形成する支持層形成工程と、支持層６の表面と第１仮基板４２上に形成された分離用薄膜層４５の表面とを接合する第２接合工程と、第２仮基板４１を除去することにより、第１仮基板４２上に分離用薄膜層４５を介して支持層６と第１薄膜層２２とが形成された基板（第３基板）を得る第２分離工程と、第２分離工程により形成された第３基板の第１薄膜層２２上に第３半導体材料からなる第２薄膜層８０を成膜する第１成膜工程と、を含む。
また、前記第１分離工程の後、第２薄膜層８０を成膜する前記第１成膜工程を行い、次いで前記支持層形成工程と、前記第２接合工程と、前記第２分離工程とを行い、その後第１薄膜層２２を除去する第１除去工程を行うようにすることができる。これにより、第１仮基板４２上に前記分離用薄膜層４５を介して支持層６と第２薄膜層８０とが形成された基板を得ることができる。
より具体的には、第１基板２の前記一方の表面から前記所定の深さに水素イオンを注入して水素層３を形成する水素層形成工程を含み、前記第１分離工程は、前記水素層を境界として第１基板２を分離させるようにすることができる。
【００２８】
図１−６は、上記水素層形成工程及び上記基板形成工程を含んだ半導体素子基板の製造方法を表す模式的な断面図である。
図１、２に示す製造方法は、上記水素層形成工程と、上記第１接合工程と、上記第１分離工程と、上記支持層形成工程と、上記第２接合工程と、上記第２分離工程とを含んでいる。その後、第２薄膜層８０に半導体素子を形成する素子形成工程と、第１仮基板４２を除去することにより、支持層６の上に第１薄膜層２２と半導体素子が形成されている第２薄膜層８０とを備えた半導体素子基板を得る仮基板除去工程と、を行うことができる。
また、図３、４に示すように、上記製造方法において、上記水素層形成工程と、上記第１接合工程と、上記第１分離工程と、を行った後、第１薄膜層２２上に第２薄膜層８０を成膜する第１成膜工程と、第２薄膜層８０上に支持層６を形成する支持層形成工程と、を行うようにすることができる。次いで、上記第２接合工程と、第２仮基板４１を除去することにより、第１仮基板４２上に分離用薄膜層４５を介して支持層６と第１薄膜層２２とが形成された基板（第４基板）を得る第２分離工程と、をこの順に行うようにすることができる。その後、前記第４基板の第２薄膜層８０又は第１薄膜層２２に半導体素子を形成する素子形成工程と、第１仮基板４２を除去することにより、支持層６の上に半導体素子が形成されている第２薄膜層８０及び第１薄膜層２２を備えた半導体素子基板を得る仮基板除去工程と、を行うことができる。
前記素子形成工程において、第１薄膜層２２と第２薄膜層８０が同一材料の場合には、半導体素子は第１薄膜層２２及び第２薄膜層８０の上に形成することができる。第１薄膜層２２と第２薄膜層８０が異なる材料の場合には、予め第１薄膜層２２を除去した後に第２薄膜層８０の上に半導体素子を形成することができる。
【００２９】
（水素層形成工程）
第１基板２は、第１半導体材料の単結晶からなっており、結晶性の良い基板である。第１半導体材料の種類は特に問わず、例えば、ＳｉＣ、ＧａＮ等が挙げられる。図１（ａ）、図３（ａ）に示すように、水素層形成工程においては、第１基板２の一方の表面（図の下面側）から所定の深さ（例えば、０．５μｍの深さ）に水素イオンを注入することにより、水素層３が形成される。水素層３によって区分される第１基板２の前記表面側を薄膜部２２、その反対側を基体部２４と呼ぶ。
【００３０】
（第１接合工程）
図１（ｂ）、図３（ｂ）に示すように、第１接合工程においては、水素層３が形成された第１基板２の前記表面すなわち薄膜部２２の表面と、第２仮基板４１とが接合される。第２仮基板４１は仮設の支持基板であり、その材料は特に問わず、半導体（例えば、ＳｉＣ）基板、サファイア基板などを用いることができる。また、第２仮基板４１の分離を容易にするために、第２仮基板４１はサファイア基板４にＧａ系半導体薄膜層４５が形成されていてもよい。そうすればＧａ系半導体薄膜層４５と第１基板２の前記表面をアルゴンビームで活性化した後に、後述するＦＡＢガンで常温接合することができる（図１３参照）。また、第１基板２と第２仮基板４１との接合を容易にするため、一方の基板にＳｉを形成し、他方の基板にＳｉＯ２薄膜層を形成して、水酸基により接合してもよい（図９、図１０、図１１参照）。第１基板２と第２仮基板４１との接合方法は特に問わず、種々の手法を適用して貼り合わせることが可能である。このように接合手段が選べるのは、第１基板２の前記表面と第２仮基板４１との接合が「仮接合」であり、後に第２分離工程で分離される接合層だからである。
【００３１】
（第１分離工程）
次に、第１分離工程において、前記接合工程によって第２仮基板４１と接合された第１基板２を、約１０００℃の高温度状態にして、水素層３を境界として分離させる。これによって、図１（ｃ）、図３（ｃ）に示すように、第１基板２の分離された薄膜部２２（以下、第１薄膜層２２という。）が、第２仮基板４１上に残される。第１基板２の分離された基体部２４は、再び第１基板２として利用可能である。
【００３２】
（第１成膜工程）
第１分離工程の後、第１成膜工程において、図３（ｄ）に示すように、第３半導体材料の単結晶からなる第２薄膜層８０を成膜する。この第１成膜工程においては、第１薄膜層２２が残された第２仮基板４１の表面をＣＭＰ等により研磨し、その表面全体に、単結晶からなる第２薄膜層８０が形成される。第３半導体材料の種類は特に問わず、例えば、ＳｉＣ、ＧａＮ等が挙げられる。第２薄膜層８０の成膜方法は、単結晶からなる支持層（６１）上に成膜する場合も同様である。
【００３３】
（支持層形成工程）
第１分離工程の後、図１（ｄ）に示すように、支持層形成工程においては、第１薄膜層２２が残された第２仮基板４１の表面をＣＭＰなどにより平坦化し、その表面の全体に、第２半導体材料からなる支持層６が形成される。第２半導体材料の種類は特に問わず、例えば、ＳｉＣ、ＧａＮ等が挙げられる。また、形成される支持層６の結晶性は問わず、単結晶でも多結晶でもよいが、約５０μｍの厚さの支持層６を高速に成長させるために多結晶とされてもよい。支持層６の厚さは、５０μｍに限らず、５０−１００μｍ程度の範囲で必要な厚さで構わない。従来は、単結晶又は多結晶からなる３５０μｍ厚の支持層の上で素子を形成し、最終的に支持層を研削により薄くしていた。しかし、割れや欠けが生じないようにするため、厚さ１００μｍ程度まで薄くするのが限界であった。本形態によれば、支持層６は必要な厚さだけ成膜することができるので、厚さを一層薄くすることができる。これにより、支持層の電気抵抗を小さくすることができる。
また、図３の例においては、第３半導体材料の単結晶からなる第２薄膜層８０を成膜する第１成膜工程の後に、図３（e）に示すように支持層６が成膜されてもよい。
【００３４】
（第２接合工程）
図１（ｄ）又は図３（ｅ）に示すように支持層６が形成された後に、仮設の支持基板として、支持層６の表面に第１仮基板４２が接合される。第１仮基板４２の材料は特に問わず、光を透過する半導体（例えば、ＳｉＣ）基板、サファイア基板などを用いることができる。また、第１仮基板４２の分離を容易にするために、第２仮基板４１の場合と同様に、Ｇａ系半導体薄膜層４５が形成されていてもよい。また、支持層６と第１仮基板４２との接合を容易にするため、一方の基板にＳｉを形成し、他方の基板にＳｉＯ２薄膜層を形成して、水酸基により接合してもよい（図９、図１０、図１１参照）。また、支持層６と第１仮基板４２を直接、アルゴンビームで活性化した後に常温接合してもよい（図１３参照）。このように支持層６と第１仮基板４２との接合は「仮接合」であり、後に仮基板除去工程で分離される接合層であるため、素子形成工程における高温処理に耐えることができる限り、種々の手法を適用して両者を貼り合わせることが可能である。
【００３５】
（第２分離工程）
第１仮基板４２の接合後、第２仮基板４１を分離することができる。第２接合工程の後、図１（ｅ）、図３（ｆ）に示すように、第２分離工程において第２仮基板４１が除去される。レーザ光を透明基板である第２仮基板４１側から照射することにより、Ｇａ系の層でＧａが溶融し分離される。図１（ｆ）に示すように、第１仮基板４２の上に、支持層６と第１薄膜層２２が順に積層されている基板（第３基板）を得ることができる。
図４（a）に示す例においては、第１仮基板４２の上に、支持層６と第２薄膜層８０と第１薄膜層２２とが積層されている基板（第４基板）を得ることができる。
また、前記第４基板から第１薄膜層２２を除去した基板（第５基板）とすることもできる（第１除去工程）。
【００３６】
（第１成膜工程）
図２（a）に示すように、第２分離工程の後に行う第１成膜工程において、第３半導体材料の単結晶からなる第２薄膜層８０を成膜するようにすることができる。この第１成膜工程では、第１薄膜層２２が残された第２仮基板４１の面の全体に、第２薄膜層８０が形成される。第３半導体材料の種類は特に問わず、例えば、ＳｉＣ、ＧａＮ等が挙げられるが、第１半導体材料と同じ材料であってもよい。
【００３７】
（素子形成工程）
図２（ｂ）及び図４（ｃ）に示すように、第３半導体材料の単結晶からなる第２薄膜層８０にＭＯＳＦＥＴやショットキーダイオードのような半導体素子を形成することができる。第１仮基板４２の上に単結晶の第２薄膜層８０が形成されているので基板の反りは少なく、ステッパのような精度の良いマスク合わせ装置を使用することができる。
前記半導体素子を形成する素子形成工程に関して、図４（ａ）、（ｂ）、（ｃ）に示されている第１薄膜層２２と第２薄膜層８０とが同一材料である場合には、半導体素子は第１薄膜層２２及び第２薄膜層８０の上に形成することができる。図４（ｂ）において、第１薄膜層２２は、第２薄膜層８０の中に含まれている。第１薄膜層２２と第２薄膜層８０が異なる材料である場合には、予め第１薄膜層２２を除去し、その後、図４（ｃ）に示すように、第２薄膜層８０に半導体素子を形成することができる。また、図１６、１９に示すように、支持層６１上に第２薄膜層８０が形成されている場合も同様である。
【００３８】
（仮基板除去工程）
前記半導体素子を形成した後に、第１仮基板４２を分離することができる。素子形成の後、図２（ｂ）、図４（ｃ）に示すように、仮基板除去工程において、第１仮基板４２が除去される。レーザ光を透明基板である第１仮基板４２側から照射することにより、Ｇａ系半導体層でＧａが溶融し分離される。これにより、図２（ｃ）、図４（ｄ）に示すように、支持層６の上の第２薄膜層８０に素子が形成されている基板を得ることができる。また、図１６、１９に示すように、第１仮基板４２上に支持層６１が形成されている場合も同様あり、支持層６１上に第２薄膜層８０が形成されている基板を得ることができる。
【００３９】
（裏面電極形成工程）
第１仮基板４２を除去した後に、支持層の裏面に裏面電極を形成することができる。この状態では、大きな反りが発生することもあるが、ステッパを用いるフォトリソグラフィ工程は終了しているため反りは問題にならない。
【００４０】
（周縁部除去工程）
半導体素子基板の反りを軽減するために周縁部の不均一な支持層７２部分を、必要に応じてサークルカットで切除することも可能である（図２（ｄ）、図４（ｅ）、図６（ｅ）参照）。基板の周縁部７２が除去されるので、高速な支持層の成膜により特に周縁部で発生する内部応力の不均一な部分が切断分離され、反りが少ない実用的な半導体素子基板１０を形成することができる。また、図１９（ｆ）に示すような基板周縁の多結晶部８３を除去する場合も、同様である。
【００４１】
図７は、前記支持層形成工程により、第２仮基板４１の上に、ＳｉＣ単結晶からなる第１薄膜層２２及び結晶性を問わない支持層６が形成された状態を示している。本例において、第１薄膜層２２の径はその母材である円板状の第１基板２の径（６インチ）と等しく、厚さは０．５μｍである。また、支持層６の径はその下地となった円板状の第２仮基板４１の径（６．５インチ）と等しく、厚さは５０μｍである。第２仮基板４１の厚さは約０．３ｍｍである。なお、図７において、前記周縁部除去工程により除去する周縁部７２は、斜線で表されている。
周縁部除去工程においては、少なくとも第１薄膜層２２の径を超える部分を周縁部７２として除去することができる。これにより、高価な単結晶からなる第１薄膜層を最大限に利用することができると共に、必要に応じて素子が完成したウェーハ周縁部を効果的に除去することによって基板の反りを小さくすることができる。
【００４２】
第１薄膜層２２は、前記第１分離工程により、第１基板２を水素層３で劈開させることによって形成されている。図８は、前図に示したＳｉＣ単結晶からなる第１薄膜層２２の劈開面の透過型電子顕微鏡（ＴＥＭ）画像である。このように、第１薄膜層２２の劈開面には、厚さ方向に数十ｎｍの凹凸が見られる。必要に応じて、この凹凸はＲａ１ｎｍ以下の表面粗さまで研磨してもよい。
【００４３】
（分離層、接合層除去工程）
第１薄膜層２２の表面を平坦にするため、本形態においては、接合層除去工程を備えることができる。接合層除去工程においては、第１薄膜層２２が必要な表面粗さとなるように研磨される。研磨の方法は問わず、例えば化学機械研磨（ＣＭＰ）を行うことができる。
また、前記のとおり、第２分離工程、仮基板除去工程において、Ｇａ系半導体薄膜等の分離用薄膜層（接合層）にて第２仮基板４１、第１仮基板４２を除去した場合、それらを除去した残渣が接合層部に残る。残渣は、必要に応じてエッチングにより除去することができる。
【００４４】
（不純物導入工程）
単結晶と多結晶との界面にはバンドギャップの差により電位障壁ができることが知られている。この電位障壁に対しては、理論的には、界面に高濃度不純物層を形成し、トンネル現象を誘発して界面抵抗を解消することが可能である。
例えば、第１薄膜層２２をＳｉＣ単結晶とし、支持層６を高濃度Ｎ型層からなるＳｉＣ多結晶とする場合には、図１（ｄ）に示した支持層形成工程において、第１薄膜層２２の表面を高濃度Ｎ型層とすることにより、第１薄膜層と支持層６との界面に高濃度Ｎ型層を形成すればよい。また、図３（e）に示した支持層形成工程において、支持層６を形成する前に、第１薄膜層２２の表層に窒素をイオン注入することにより高濃度Ｎ型層を形成すればよい。上記のように高濃度Ｎ型層を形成するために用いる元素は窒素に限らず、リン等、Ｎ型になる元素であれば広く用いることができる。
【００４５】
（仮設基板の接合と分離）
仮設基板である第１仮基板、第２仮基板の接合は、仮設基板として厚さ約０．３ｍｍのサファイア基板４などの透明基板を使用し、分離用薄膜層（接合層）として厚さ約１００ｎｍの酸化ガリウム（Ｇａ２Ｏ３）薄膜４５を用いることにより、分離を容易にすることができる。接合は、サファイア基板４の表面及びＧａ２Ｏ３薄膜４５の表面を平坦化処理（Ｒａ：０．１ｎｍ）して行う。この場合、接合工程においては、Ｇａ２Ｏ３薄膜４５の表面とＳｉＣ単結晶からなる第１基板２の表面とが接合される。この両者は、ＦＡＢガン又はイオンビームにより、両表面の活性化を行った後に貼り合せが可能である（図１３参照）。また、第２分離工程における第２仮基板の分離、及び仮基板除去工程における第１仮基板の分離は、透明な仮設基板の側からレーザ光を照射し、ＧａＮ薄膜４５でＧａを溶融・析出させる方法（レーザによるリフトオフ手法）により容易に可能である。
透明基板として、第１薄膜層２２と熱膨張係数が等しいＳｉＣ基板を用いることも可能である。ＳｉＣ基板は光の透過性があるので、レーザ光により酸化ガリウム層でＧａを溶融してリフトオフが可能である。Ｇａ系の薄膜としては、酸化ガリウム（Ｇａ２Ｏ３）の他に窒化ガリウム（ＧａＮ）、ガリウムヒ素（ＧａＡｓ）等を用いることができる。
また、第１仮基板４２、第２仮基板４１は、前記接合工程における接合が可能であり、且つ前記分離工程における除去が可能である限り、その材料や構成は問わない。第２仮基板４１、第１仮基板４２は、接合及び除去が容易であり、更に除去された部分の再利用が可能であることが好ましい。第１基板２と第２仮基板４１との接合、支持層６（６１）と第１仮基板４２との接合は、以下のように更に容易にすることが可能である。
【００４６】
図９に、ＦＡＢガンを用いてアルゴンビームにより接合する両面を活性化して接合する手法と、水酸基により設備を必要とせずに接合する手法を示す。
図９（ａ）、（ｂ）は、図１３に示すＦＡＢガンによる接合の例である。単結晶の第１基板２の表面と第２仮基板４１の表面に対して、図１３に示すようにアルゴンビーム源２００から得られるアルゴンビームを照射して、活性化した後、常温で加圧して接合する。この接合手法の特徴は、接合面の平坦度が確保されれば常温で直接接合できる点にある。
図９（ｃ）、（ｄ）は、接合する両面に水酸基を形成して、水を介在させて接合する手法を示す。単結晶の第１基板２の表面にＳｉ薄膜層７０を形成し、第２仮基板４１の表面にＳｉＯ２薄膜７１を形成し、水を介在させて常温にて接合する。水酸基の接合はＳｉマイクロマシンの接合などで広く使われている手法である。両面にＳｉ，ＳｉＯ２の薄膜形成が必要ではあるが、ＦＡＢガンのような設備を要しない。
【００４７】
図１０、図１１は、予め第１基板２の表面に水酸化基薄膜を形成し、第１基板２と接合される第２仮基板４のＧａ系半導体薄膜の表面上に水酸化基薄膜を形成し、前記接合工程において、水酸化基薄膜が形成された第１基板２の表面と、水酸化基薄膜が形成された第２仮基板４の表面とを接合して半導体基板を製造する工程を示している。
同図（ａ）に示すように、第１半導体材料（例えばＳｉＣ）の単結晶からなる第１基板２の一方の表面（図の下面側）には、水酸化基薄膜としてＳｉ薄膜７０が形成されている。そして、図１０に示すように、サファイア基板４の表面にＧａ系半導体薄膜４５を有する第２仮基板４１側には、水酸化基薄膜としてＳｉＯ２薄膜層７１を形成しておくことができる。接合工程においては、同図（ｃ）に示すように、Ｓｉ薄膜層７０の表面とＳｉＯ２薄膜層７１とが接合される。ＳｉＯ２とＳｉの接合には、アルゴンビームによる活性化による常温接合装置（例えば図１２に示すＦＡＢガンのような設備）を必要としない。第１分離工程により、レーザ光を第２仮基板側から照射することによりＧａが析出して常温にて剥離する。剥離した両基板の接合部の残渣であるＳｉ，ＳｉＯ２はエッチングにより除去することができる。
【００４８】
上例において、単結晶からなる第１基板２の一方の表面は、表面粗さＲａ０．１ｎｍ程度であり、その上にＳｉ薄膜７０を形成することができる。Ｓｉ薄膜７０は多結晶Ｓｉからなり、例えばプラズマＣＶＤ法により５０ｎｍ程度の厚さに形成することができる。ＳｉＯ２薄膜７１の厚さは５０ｎｍ程度とすることができる。Ｒａ０．１ｎｍ程度まで平坦化することにより、仮基板４側のＳｉＯ２薄膜層７１と、第１基板２側のＳｉ薄膜層７０との接合は、ＳｉＯ２とＳｉの界面の水酸基により行われる。Ｓｉ薄膜７０及びＳｉＯ２薄膜７１の表面の平坦度がＲａ０．１ｎｍ程度であれば、水の介在で室温において容易に接合可能である。
第３半導体材料からなる第２薄膜層８０であるＳｉＣ膜を熱ＣＶＤにより形成するには１３００℃以上の高温度が必要であり、高い窒素濃度の膜を成長させたり高速にＳｉＣ膜を成長させたりする場合には、１５００℃程度の高温度が必要である。Ｓｉの融点１４２０℃を越える温度において支持層６を形成する場合には、Ｓｉ薄膜７０の厚さはできるだけ薄い必要がある。その上にＳｉＣからなる厚い支持層６を成長させる過程においてはＳｉが溶融するため、Ｓｉ薄膜７０の膜厚は薄いことが好ましく、具体的には、第１薄膜層２２の厚さより薄いことが好ましい。例えば、Ｓｉ薄膜層７０は０．０５μｍ、ＳｉＯ２薄膜７１の厚さは０．０５μｍとすることができる。図１０、図１１に示した例において、Ｓｉ薄膜７０とＳｉＯ２薄膜７１とを入れ替えても同様に接合することが可能である。
また図１０、図１１の例では第１基板２の表面にＳｉ薄膜７０を形成したが、第１基板２がＳｉＣ基板でその接合する表面がＳｉ面の場合には、Ｓｉ薄膜７０は省略できる。ＳｉＣのＳｉ面が水酸基の役割を果たすことができる。
【００４９】
（単結晶層の形成工程）
以上のような製造方法により製造された半導体基板が、半導体素子用の支持基板（例えば、図２１に示した素子用支持基板１１０に相当）となる。その基板上に必要な厚さ（５〜１０μｍ）と必要なＮ型濃度を持つ素子用単結晶層を形成することにより、パワー素子を形成するための半導体基板とすることができる。
そのためには、前記半導体基板を基に、半導体素子の能動層となる素子用単結晶層を形成する。単結晶層を形成する工程は、半導体基板の単結晶の上に、第３半導体材料の単結晶からなる第２薄膜層８０をエピタキシャル成長により形成する工程（第１成膜工程）である。
【００５０】
図１２（a）は、図１（ｆ）、図４（a）に示す第１薄膜層２２の表層側を示している。すなわち結晶性を問わないＳｉＣからなる支持層６上に、ＳｉＣ単結晶からなる第１薄膜層２２が形成されている。この第１薄膜層２２上に、図１２（ｂ）に示すように、ＳｉＣ単結晶からなる第２薄膜層８０をエピタキシャル成長により約１０μｍの厚さで形成する。第２薄膜層８０は、ＳｉＣ単結晶からなる第１薄膜層２２上に形成されるため、下地となる第１薄膜層２２の結晶性を継承して結晶性の良い単結晶となる。第２薄膜層８０が、単結晶からなる支持層６１上に形成されている場合も同様である。そして、この第２薄膜層８０が能動層となるように、図２（ｂ）、図４（ｃ）、図１６（ｂ）等に示したような半導体素子を形成することができる。
図１２（ｃ）は、厚いＳｉＣ単結晶基板２の上に、能動層となるＳｉＣ単結晶の第２薄膜層８０をエピタキシャル成長により形成する従来の構造例を示している。このＳｉＣ単結晶層８０の結晶性は下地であるＳｉＣ単結晶基板２の結晶品質を継承するものとなる。ＳｉＣ単結晶基板２は、その径が６インチの場合、厚さ３００μｍ程度とするのが一般的である。本発明の製造方法において使用するＳｉＣ単結晶層（第１薄膜層２２）の厚さは０．５〜１μｍ程度であり、従来のＳｉＣ単結晶基板２に比べてはるかに薄くて済む。
【００５１】
（周縁部切除工程）
切除工程においては、支持層６上の第２薄膜層８０に半導体素子が形成された基板（第２基板７）の外周から所定範囲の周縁部７２を切除する。これによって、半導体素子基板１０を完成させることができる。周縁部７２として切除する範囲は、第１仮基板を除去した後に生じる半導体基板の反りとの関係で、適宜設定することができる（後述）。図２（ｄ）、図４（ｅ）は、第１薄膜層２２の外周（すなわち、母材となった第１基板２の外周）を超える部分が、周縁部７２として切断除去される状態を表している。
以上の工程によって、支持層６上に第１薄膜層２２を備え、第２基板７の外周から所定範囲の周縁部７２が切除されて形成されている半導体素子基板１０を得ることができる。
【００５２】
（埋め込みシリサイド形成工程）
通常、裏面電極の形成は第１仮基板の除去の後に行われる。ＳｉＣ素子の場合、裏面電極形成はＮｉ等の薄膜を蒸着で形成し、１０００℃近い高温度でシリサイド化することが一般的である。しかし、第１仮基板を除去した後は、基板に大きな反りが発生する。そのため、第２仮基板、或いは第１仮基板が存在する状態においてシリサイド化をすることも好ましい。図５、６においてその例を示す。図５（ｅ）において支持層６の形成後に、表面にシリサイド用金属膜としてＮｉ薄膜を形成して、１０００℃程度の高温度にてシリサイド層５０を形成し、その後にＮｉ金属層を除去してシリサイド層５０だけを残すことができる（シリサイド層形成工程）。このシリサイド層５０は第１仮基板を除去した図６（ｄ）の状態で露出し、そこにＮｉなど金属薄膜層５１を蒸着で形成することにより裏面金属膜が形成できる（裏面電極形成工程）。金属蒸着工程は反りが許容されるため、シリサイド層５０の上に形成することは容易である。図１、図２に示した手順の場合も、同様に支持層形成後にシリサイド層を形成することができる。
【００５３】
（エピタキシャル前バッファ層の形成と除去工程）
ＳｉＣ素子用のエピタキシャル層の結晶欠陥低減の為に、単結晶層の上にエピタキシャル層を形成する直前に高窒素濃度のバッファ層を形成してＳｉＣ単結晶層に存在する結晶欠陥を転換することが行われている。ところが低減した結晶欠陥が、その後のＭＯＳＦＥＴの動作中のＰＮ接合の順方向電流により増加することが知られている。これを防ぐためには、高窒素濃度層等からなるバッファ層をエピタキシャル層形成の後に除去することにより、順方向電流により結晶欠陥が増加する原因部位を除去することが可能である。図５、図６においてその為の製造工程を示す。
図５（ｃ）においてバッファ層８１は単結晶からなる第１薄膜層２２の上に第３半導体材料からなる第２薄膜層８０を形成する直前に形成される。図５（ｄ）に示すように、エピタキシャルバッファ層８１、エピタキシャル成膜された第２薄膜層８０と順に積層される。このバッファ層の効果によりエピタキシャル層の結晶欠陥は第１薄膜層２２の結晶欠陥よりも一桁少ないことが知られている。図６（ａ）、（ｂ）において、第１薄膜層２２、エピタキシャルバッファ層８１が研磨或いはエッチングにより除去され、素子形成層としてエピタキシャル層（第２薄膜層８０）が露出される。これにより、順方向電流により結晶欠陥が再発する原因を除去することができる。
【００５４】
図１〜図６に示した半導体基板の製造方法の具体的な例を説明する。
本例において、単結晶の第１基板２は４Ｈ−ＳｉＣであり、外径６インチで厚さ５００μｍである。水素層形成工程（図１（ａ）参照）において、第１基板２の表面から０．５μｍの深さに１０１７／ｃｍ２程度（０．５μｍの深さでの濃度は１０２０／ｃｍ３程度）の水素イオンを注入することによって、水素層３が形成される。水素層３を境界として、第１基板２の前記表面側が第１薄膜層２２となる。また、第２仮基板４、第１仮基板は、外径６．５インチで厚さ０．３ｍｍのサファイア基板である。また第１薄膜層２２の極表面には１０２０／ｃｍ３程度の窒素が添加されてもよい。これは支持層との界面でトンネル現象を誘発させるための高濃度形成である。
【００５５】
第１接合工程（図１（ｂ）参照）において、第１基板２（第１薄膜層２２）の表面と第２仮基板４とが接合される。この接合には、常温において両表面をＦＡＢガンにより活性化させて貼り合せる、という手法を用いることができる（図１３参照）。真空室内で第１基板２（第１薄膜層２２）の表面と第２仮基板４側の表面とが一定の間隔で対向するように配置し、その側方から両表面に対して、ＦＡＢガン２００によりアルゴンビーム（２０１、２０２）を走査して照射する。真空室内の真空度は、１×１０−４〜１×１０−６Ｐａ程度である。この照射により、両基板の表層（２２ｂ、４ｂ）がアモルファス化され、常温で貼り合わせることができる。
【００５６】
次に、第１分離工程（図１（ｂ）、（ｃ）参照）では、第２仮基板４１と接合された第１基板２が、水素層３を境界として分離される。窒素等の不活性ガス雰囲気中で約１０００℃の高温度にすることにより、水素層３で水素がバブル（泡）状態となり、第１基板２は劈開して基体部２４が分離される。これにより、第１薄膜層２２が第２仮基板４上に残される。
上記により分離された第１基板２の基体部２４は、再び第１基板２として利用可能である。第１基板２の厚さは特に限定されず、例えば、最初に厚さ１ｍｍであった場合、１度の水素層３の形成で０．５μｍ程度減少するだけなので、数百回以上の再利用が可能となる。
【００５７】
次に、支持層形成工程（図１（ｄ）参照）において、先ず、第１半導体材料からなる第１薄膜層２２の極表面に高濃度窒素層を形成する。その後、第１薄膜層２２上にＳｉＣからなる支持層６が形成される。支持層６の結晶性は問わないので、支持層６としてＳｉＣ多結晶を５０μｍ程度の厚さまで高速に成長させることができる。また、支持層６を高濃度Ｎ型半導体とするために、窒素を濃度１０２１／ｃｍ３程度となるように添加する。第１半導体がＳｉＣであって支持層が同じＳｉＣであっても、結晶構造の違いによりバンドオフセットが生じて、オーミックな接続ができない場合がある。双方の表面を高濃度Ｎ型層とし、界面にトンネル現象を誘起することによりオーミック性が確保できる。
【００５８】
次に図１（ｅ）に示すように、ＳｉＣ支持層６の表面と第１仮基板４２が接合される。接合は第２仮基板の接合と同様に行うことができる。
【００５９】
次に、第１仮基板４２の接合後、第２分離工程（図１（ｅ）、図３（ｆ）参照）において、第２仮基板４１がレーザリフトオフにより除去される。これにより、第１仮基板４２の上にＳｉＣ多結晶からなる支持層６、ＳｉＣ単結晶からなる第１薄膜層２２、が順に積層された状態となる。
【００６０】
次に図２（a）に示すように、第１薄膜層２２の上に第３半導体材料ＳｉＣの単結晶からなる第２薄膜層８０がエピタキシャル成膜される。単結晶膜厚は素子に必要な耐圧で決まり、例えば１２００ボルトの場合には約１０μｍの厚さとなる。
【００６１】
次に図２（ｂ）において、エピタキシャル成膜された単結晶からなる第２薄膜層８０に半導体素子が形成される。
【００６２】
次に図２（ｂ）に示すように、素子形成後に第１仮基板がレーザリフトオフにより除去される。これにより図２（ｃ）に示すように、厚さ５０μｍの支持層６の上に、厚さ１０μｍの第２薄膜層８０が形成されており、第２薄膜層８０に半導体素子が形成されている状態となる。更に図２（ｄ）に示すように、支持層６の表面にシリサイド層５０が形成され、半導体素子基板１０が完成する。必要に応じて周縁部７２はサークルカットされる。
【００６３】
必要に応じて周縁部切除工程（図２（ｄ）参照）により、支持層６上の第２薄膜層８０に半導体素子が形成された基板（第２基板７）の外周から所定範囲の周縁部７２を切除する。少なくとも第１薄膜層２２の径を超える部分を除去するため、サークルカット等により第１薄膜層２２の外周に沿って切断除去するようにすることができる。これにより、支持層６が成長するときに発生した応力が大きく、基板の反りの原因となっている周縁部７２が除去される。
図２（ｅ）、図４（ｆ）に示すような半導体素子基板１０において、素子形成工程は第１仮基板４２の存在下で反りのない状態で加工されている。裏面の加工は電極形成だけであるため多少の反りは許容される。よって、周縁部切除工程は必要に応じて行われる。
【００６４】
図１４は、前記周縁部切除工程を行う前の第２基板７の構造を示している。同図において、第１薄膜層２２の径ｄ１は６インチ、支持層６の径ｄ５は６．５インチである。図中の「Ａ」は第２基板７の基板面の中央部、「Ｂ」は基板面の周縁部を示す。また、「Ｌ」は周縁部７２として除去する範囲を示し、切除工程において、第２基板７はその外周から距離Ｌの切断線によって切断される。
図１５は、前図に示したＳｉＣ多結晶からなる支持層６の沿面領域のＳＥＭ画像である。図１５（ａ）は、図１４の「Ａ」部すなわち基板面中央部におけるＥＢＳＤ（Electron Back Scatter Diffraction Patterns）であり、図１５（ｂ）は、図１４の「Ｂ」部すなわち基板面周縁部におけるＥＢＳＤである。図１５で明らかなように、ＳｉＣ多結晶の表層部には結晶の乱れが生じている。そして、基板面周縁部においては多結晶層に不連続性があり、結晶性が大きく乱れていることが分かる。
【００６５】
上記のようにＳｉＣ多結晶からなる支持層６の結晶性が周縁部で大きく乱れている状態で第１仮基板４２を分離すると、基板に１００μｍを超える大きな反りが生じてしまう。周縁部切除工程により第２基板７の外周から所定範囲の周縁部７２を除去することにより、大幅に反りを低減することができる。
【００６６】
なお、以上においてはＳｉＣ半導体基板を例として製造方法を説明したが、本製造方法はＳｉＣ半導体基板に限らず、ＧａＮ素子用の基板、酸化ガリウム素子用の基板等にも適用することができる。
【産業上の利用可能性】
【００６７】
ＳｉＣ等を用いたパワー系化合物半導体素子は、車においてはハイブリッド車、電気自動車等の普及に伴ってますます重要度が増している。また、家庭においてはスマートグリッドの普及に伴って家電製品の制御やエネルギー管理のためにパワー系化合物半導体装置の役割が重要になってくる。本発明により、高価な材料であるＳｉＣ単結晶の使用量を大幅に減らすことができ、安価なＳｉＣ単結晶半導体基板を製造することが可能となる。
【符号の説明】
【００６８】
１０；半導体素子基板、２；第１基板（ＳｉＣ単結晶基板）、２２；第１薄膜層（ＳｉＣ単結晶層）、３；水素層、４；サファイア基板、４１；第２仮基板、４２；第１仮基板、４５；Ｇａ系半導体薄膜（Ｇａ２Ｏ３薄膜）、５０；シリサイド層、５１；裏面金属層、６、６１；支持層、６００；インゴット、７０；Ｓｉ薄膜、７１；ＳｉＯ２薄膜、７２；周縁部、８０；第２薄膜層（エピタキシャル層）、８１；エピタキシャルバッファ層、９；半導体素子、１００；半導体素子、１０１；ソース、１０２；ドレイン、１０３；ゲート、１０４；ドレイン電極、１１０；素子用支持基板、１２０；素子用単結晶層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【国際調査報告】
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