(57)【要約】  ２個のＤフリップフロップ（Ｄ−ＦＦMA，Ｄ−ＦＦMB）が、クロック信号（ＣＬＫ）および補相クロック信号（ＣＬＫＢ）によって、ディジタル入力信号（ＤM）を二つに分離してリタイミングした２個のハーフレート信号（ＤMR-A、ＤMR-B）を出力する。これら２個のハーフレート信号（ＤMR-A、ＤMR-B）によって第１および第２のスイッチ（ＳM1，ＳM2）を駆動し、クロック信号（ＣＬＫ）と同一周波数で位相が異なるセレクト信号（ＳＷ）および補相セレクト信号（ＳＷＢ）によって第３および第４のスイッチ（ＳM3，ＳM4）を駆動する。これにより、電流源（１）から負荷（４）へ供給する電流をクロック信号（ＣＬＫ）の周波数の２倍の変換周波数に対応する電流信号とする。
2010087410.tif 000002
【特許請求の範囲】
【請求項１】
電流源と、
前記電流源と負荷との接続状態を切り替えて、前記電流源から前記負荷に対して電流を供給するか否かを切り替えるスイッチ回路と、
第１のクロック信号および前記第１のクロック信号の補相信号である第２のクロック信号によりディジタル入力信号をそれぞれラッチしかつリタイミングして、前記ディジタル入力信号を二つに分離した信号を第１および第２のハーフレート信号として前記スイッチ回路に出力する第１および第２のラッチ回路と
を備え、
前記スイッチ回路は、
前記電流源と前記負荷との間に挿入されかつ前記第１のハーフレート信号により駆動する第１のスイッチと、
前記電流源と前記負荷との間に前記第１のスイッチと並列に挿入されかつ前記第２のハーフレート信号により駆動する第２のスイッチと、
前記第１のクロック信号と同一周波数で位相が異なる信号により前記第１のスイッチを含む回路および前記第２のスイッチを含む回路のいずれかを前記電流源と前記負荷との間に選択的に接続するセレクトスイッチと
を備えることを特徴とする電流スイッチ・セル。
【請求項２】
請求項１に記載の電流スイッチ・セルにおいて、
前記セレクトスイッチは、
前記第１のスイッチに接続されかつ前記第１のクロック信号と同一周波数で位相が異なる第３のクロック信号により駆動する第３のスイッチと、
前記第２のスイッチに接続されかつ第３のクロック信号の補相信号である第４のクロック信号により駆動する第４のスイッチと
を備え、
前記第１および第３のスイッチと前記第２および第４のスイッチとは前記電流源と前記負荷との間に並列に挿入されていることを特徴とする電流スイッチ・セル。
【請求項３】
請求項２に記載の電流スイッチ・セルにおいて、
前記第３のスイッチは、前記第１のスイッチに直列に接続され、
前記第４のスイッチは、前記第２のスイッチに直列に接続されていることを特徴とする電流スイッチ・セル。
【請求項４】
請求項３に記載の電流スイッチ・セルにおいて、
前記第１および第２のスイッチは、前記電流源および前記負荷の一方に接続され、
前記第３および第４のスイッチは、前記電流源および前記負荷の他方に接続されていることを特徴とする電流スイッチ・セル。
【請求項５】
請求項４に記載の電流スイッチ・セルにおいて、
前記電流源は、同一の値の電流を供給する第１および第２の電流源を備え、
前記第１および第２の電流源は、前記第１〜第４のスイッチのうち、前記電流源に接続される２個のスイッチにそれぞれ接続されることを特徴とする電流スイッチ・セル。
【請求項６】
請求項１に記載の電流スイッチ・セルにおいて、
前記第１および第２のラッチ回路と前記スイッチ回路との間にそれぞれ接続されかつ前記第１および第２のハーフレート信号の波形をそれぞれ整形する２つの波形整形バッファ回路を更に備えることを特徴とする電流スイッチ・セル。
【請求項７】
請求項２に記載の電流スイッチ・セルにおいて、
前記第１〜第４のスイッチのそれぞれは、トランジスタ回路によって構成されていることを特徴とする電流スイッチ・セル。
【請求項８】
請求項７に記載の電流スイッチ・セルにおいて、
前記トランジスタ回路は、バイポーラトランジスタおよびＦＥＴ（Field  Effect  Transistor）のいずれかによって構成されていることを特徴とする電流スイッチ・セル。
【請求項９】
請求項７に記載の電流スイッチ・セルにおいて、
前記トランジスタ回路は、
バイポーラトランジスタと、
前記バイポーラトランジスタのエミッタに接続された縮退抵抗と
を備えることを特徴とする電流スイッチ・セル。
【請求項１０】
請求項２に記載の電流スイッチ・セルにおいて、
前記ディジタル入力信号は、正相信号と補相信号とからなる差動ディジタル入力信号であり、
前記負荷は、前記正相信号に応じた電流を流す正相側負荷と、前記補相信号に応じた電流を流す補相側負荷とを備え、
前記第１および第２のラッチ回路は、２個の差動入出力用Ｄフリップフロップから構成され、前記差動ディジタル入力信号の正相信号および補相信号を二つずつに分離した信号を第１および第２の差動ハーフレート信号として出力し、
前記第１および第２のスイッチは、前記第１および第２の差動ハーフレート信号によりそれぞれ駆動する２個の差動スイッチ回路から構成されていることを特徴とする電流スイッチ・セル。
【請求項１１】
請求項１０に記載の電流スイッチ・セルにおいて、
前記２個の差動スイッチ回路のそれぞれは、トランジスタ対からなる差動増幅回路によって構成されていることを特徴とする電流スイッチ・セル。
【請求項１２】
請求項１１に記載の電流スイッチ・セルにおいて、
前記第３および第４のスイッチのそれぞれは、１個ずつのトランジスタによって構成され、
前記第３および第４のスイッチのそれぞれを構成する前記トランジスタのコレクタは、前記第１および第２のスイッチのそれぞれを構成する前記差動増幅回路のトランジスタ対のエミッタ側に接続されていることを特徴とする電流スイッチ・セル。
【請求項１３】
請求項１１に記載の電流スイッチ・セルにおいて、
前記第３および第４のスイッチのそれぞれは、１個ずつのトランジスタによって構成され、
前記第３および第４のスイッチのそれぞれを構成する前記トランジスタのコレクタは、電源に接続され、前記トランジスタのエミッタは、前記第１および第２のスイッチのそれぞれを構成する前記差動増幅回路のトランジスタ対のエミッタ側に接続され、
前記第３および第４のスイッチをそれぞれ駆動する前記第３および第４のクロック信号の信号レベルは、前記第１および第２のスイッチをそれぞれ駆動する前記第１および第２の差動ハーフレート信号の信号レベルよりも高いことを特徴とする電流スイッチ・セル。
【請求項１４】
請求項１１に記載の電流スイッチ・セルにおいて、
前記第３および第４のスイッチのそれぞれは、２個のトランジスタ対によって構成され、前記２個のトランジスタ対のそれぞれは、互いのエミッタ同士が接続された２個のトランジスタによって構成され、
前記２個のトランジスタのコレクタの一方は、電源に接続され、他方は前記負荷に接続され、
前記２個のトランジスタのエミッタの接続点は、前記第１および第２のスイッチのそれぞれを構成する前記差動増幅回路のトランジスタ対のコレクタ側に接続されていることを特徴とする電流スイッチ・セル。
【請求項１５】
Ｎビット（Ｎは１以上の整数）のディジタル入力信号のビットに対応して設けられた少なくとも１個の電流スイッチ・セルと、
負荷と
を備え、
前記電流スイッチ・セルのそれぞれは、
電流源と、
前記電流源と前記負荷との接続状態を切り替えて、前記電流源から前記負荷に対して電流を供給するか否かを切り替えるスイッチ回路と、
第１のクロック信号および前記第１のクロック信号の補相信号である第２のクロック信号により、前記電流スイッチ・セルに対応するビットのディジタル入力信号をそれぞれラッチしかつリタイミングして、前記ディジタル入力信号を二つに分離した信号を第１および第２のハーフレート信号として前記スイッチ回路に出力する第１および第２のラッチ回路と
を備え、
前記スイッチ回路は、
前記電流源と前記負荷との間に挿入されかつ前記第１のハーフレート信号により駆動する第１のスイッチと、
前記電流源と前記負荷との間に前記第１のスイッチと並列に挿入されかつ前記第２のハーフレート信号により駆動する第２のスイッチと、
前記第１のクロック信号と同一周波数で位相が異なる信号により前記第１のスイッチを含む回路および前記第２のスイッチを含む回路のいずれかを前記電流源と前記負荷との間に選択的に接続するセレクトスイッチと
を備え、
前記電流スイッチ・セルのそれぞれを介して前記電流源から供給される電流が前記負荷において加算されることによって、前記ディジタル入力信号がＤ／Ａ（Digital-to-Analog）変換されることを特徴とするディジタル／アナログ変換器。
【請求項１６】
請求項１５に記載のディジタル／アナログ変換器において、
前記電流スイッチ・セルの個数はＮ個であることを特徴とするディジタル／アナログ変換器。
【請求項１７】
請求項１５に記載のディジタル／アナログ変換器において、
前記負荷は、複数の抵抗がラダー状に接続されかつ前記ディジタル入力信号の各ビットに対応してバイナリ重み付けを行う負荷ラダー網であり、
前記電流スイッチ・セルがそれぞれ備える前記電流源は、すべて等しい値の電流を供給することを特徴とするディジタル／アナログ変換器。
【請求項１８】
請求項１５に記載のディジタル／アナログ変換器において、
前記負荷は、単一の負荷抵抗によって構成され、
前記電流スイッチ・セルがそれぞれ備える前記電流源は、前記ディジタル入力信号の各ビットに対応してバイナリ重み付けされた値の電流を供給することを特徴とするディジタル／アナログ変換器。
【請求項１９】
請求項１５に記載のディジタル／アナログ変換器において、
前記ディジタル入力信号の少なくとも一部のビットを、バイナリコードから、各ビットの重みがない温度計・コードにデコードするデコーダをさらに備え、
前記電流スイッチ・セルは、少なくとも、デコードされた前記温度計・コードの各ビットに対応して設けられていることを特徴とするディジタル／アナログ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流スイッチ・セルおよび該電流スイッチ・セルを用いたディジタル／アナログ変換器（ＤＡＣ：Digital-to-Analog  Convertor）に関し、ディジタル信号をアナログ信号に変換するディジタル／アナログ変換器として、特に、高速動作に優れたカレント・ステアリング型（電流加算型）のディジタル／アナログ変換器に好適に適用が可能な電流スイッチ・セルおよびディジタル／アナログ変換器に関するものである。
【背景技術】
【０００２】
近年、光通信システムのさらなる高速・大容量化に向けて、多値変調技術や直交周波数分割多重（ＯＦＤＭ：Orthogonal  Frequency  Division  Multiplexing）技術等の導入が検討されており、そのアプローチ結果として、ディジタル信号処理技術の光トランシーバへの適用が有効であることが証明されつつある。そのような光トランシーバにおいて、トランスミッタ側にはアナログフロントエンド回路としてディジタル／アナログ変換器ＤＡＣ（Digital-to-Analog  Converter）が不可欠であり、当該ディジタル／アナログ変換器ＤＡＣには、数十ＧＳ／ｓ程度の高速動作が求められる。【０００３】
高速動作に優れるディジタル／アナログ変換器ＤＡＣとして、図２４および図２５に示すようなカレント・ステアリング型（電流加算型）のディジタル／アナログ変換器ＤＡＣが良く知られており、図２４および図２５に示すディジタル／アナログ変換器ＤＡＣは、例えば、非特許文献１に示すBehzad  Razaviによる“PRINCIPLES  OF  DATA  CONVERSION  SYSTEM  DESIGN”の第５章に記載の“Current-Steering  Architectures”や非特許文献２に示すB．Jalaliらによる“InP  HBTs：Growth，Processing  and  Applications”の第９章に記載の“Digital-To-Analog  Converters”等のように、データコンバータ関連の書籍にも記載されている。【０００４】
ここに、図２４は、従来のカレント・ステアリング型（電流加算型）のディジタル／アナログ変換器ＤＡＣの回路構成の一例を示すブロック構成図であり、Ｎ個の電流スイッチ・セルを備えており、電流値が相等しいＮ個の電流を、Ｎビットのバイナリコードからなるディジタル入力信号に応じて、抵抗値Ｒ−２Ｒのラダー状の複数の抵抗からなるバイナリ重み付け負荷抵抗ネットワーク（抵抗ラダー網）を用いて重み付け加算を行うことによりアナログ出力信号Ｖｏｕｔに変換して出力する例を示している。【０００５】
つまり、図２４のディジタル／アナログ変換器は、Ｎ個の電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1からなり、Ｎビットのディジタル入力信号Ｄ0(ＬＳＢ側)，Ｄ1，Ｄ2，…，ＤN-1(ＭＳＢ側)を一時ラッチし、クロック信号ＣＬＫによりリタイミングして出力するＮ個のＤフリップフロップＤ−ＦＦ0，Ｄ−ＦＦ1，Ｄ−ＦＦ2，…，Ｄ−ＦＦN-1（Ｄ−ＦＦ：ラッチ機能を有する回路）と、相等しい電流値（Ｉ）のＮ個の電流を、抵抗値Ｒ−２Ｒのラダー状の複数の抵抗からなるバイナリ重み付けした負荷抵抗ネットワーク（抵抗ラダー網）に流すＮ個の電流源と、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1のそれぞれのビット値に応じてオン、オフするＮ個のスイッチＳ0，Ｓ1，Ｓ2，…，ＳN-1から構成されている。なお、符号Ｖｃｃは、ディジタル／アナログ変換器ＤＡＣを駆動するための電源である。【０００６】
一方、図２５は、従来のカレント・ステアリング型（電流加算型）のディジタル／アナログ変換器ＤＡＣの回路構成の他の例を示すブロック構成図であり、図２４と同様に、Ｎ個の電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1を備えているが、電流値をバイナリ重み付けしたＮ個の電流を、Ｎビットのバイナリコードからなるディジタル入力信号に応じて単一の負荷抵抗を用いて加算することによりアナログ出力信号Ｖｏｕｔに変換して出力する例を示している。【０００７】
つまり、図２５のディジタル／アナログ変換器は、Ｎビットのディジタル入力信号Ｄ0(ＬＳＢ側)，Ｄ1，Ｄ2，…，ＤN-1(ＭＳＢ側)を一時ラッチし、クロック信号ＣＬＫによりリタイミングして出力するＮ個のＤフリップフロップＤ−ＦＦ（Ｄ−Ｆｌｉｐ  Ｆｌｏｐ）と、電流値Ｉ(ＬＳＢ側)，２Ｉ，２2Ｉ，…，２N-1Ｉ(ＭＳＢ側)にバイナリ重み付けしたＮ個の電流を、抵抗値Ｒの単一の負荷抵抗に流すＮ個の電流源と、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1のそれぞれのビット値に応じてオン、オフするＮ個のスイッチＳ0，Ｓ1，Ｓ2，…，ＳN-1から構成されている。なお、符号Ｖｃｃは、ディジタル／アナログ変換器ＤＡＣを駆動するための電源である。【０００８】
図２４および図２５に示す従来のカレント・ステアリング型（電流加算型）のディジタル／アナログ変換器ＤＡＣにおいては、いずれも、前述のように、Ｎ個の電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1を備えることにより、Ｎビットのバイナリコードからなるディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1に応じてそれぞれに対応するスイッチＳ0，Ｓ1，Ｓ2，…，ＳN-1を同時に駆動（オン、オフ）して、抵抗ラダー網や単一の負荷抵抗からなる負荷に流れる電流の重みを変化させることによって、つまり、バイナリの重み付けされた電流を生成することによって、アナログ出力信号（電圧）を得る仕組みとなっている。また、一般に、スイッチＳ0，Ｓ1，Ｓ2，…，ＳN-1の駆動タイミングを揃えるために、スイッチＳ0，Ｓ1，Ｓ2，…，ＳN-1それぞれの前段にＮ個のＤフリップフロップＤ−ＦＦ（ラッチ機能を有する回路）が配置されており、同一のクロック信号ＣＬＫによって、Ｎ個のディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1がリタイミングされて、それぞれのスイッチＳ0，Ｓ1，Ｓ2，…，ＳN-1を同時に駆動するように構成されている。【０００９】
次に、図２４および図２５に示す従来のカレント・ステアリング型（電流加算型）のディジタル／アナログ変換器ＤＡＣの動作概要について、図２５のディジタル／アナログ変換器ＤＡＣを例にとって、図２６Ａ、図２６Ｂおよび図２７を用いてさらに説明する。【００１０】
まず、図２６Ａおよび図２６Ｂは、従来のカレント・ステアリング型（電流加算型）のディジタル／アナログ変換器ＤＡＣを構成する電流スイッチ・セルの動作を説明するための模式図である。特に、図２６Ａは、Ｎ個の電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1のうち、第Ｍ番目の電流スイッチ・セルＣＳMの回路構成を示し、図２６Ｂは、図２６Ａに示す第Ｍ番目の電流スイッチ・セルＣＳMの各部における信号波形を示している。なお、図２６Ａには、電流スイッチ・セルＣＳMに接続される負荷として、図２４に示すような抵抗値Ｒ−２Ｒのラダー状の複数の抵抗からなる負荷抵抗ネットワーク（抵抗ラダー網）を備えている場合を例として示している。【００１１】
ここに、電流スイッチ・セルとは、ディジタル入力信号をラッチしてリタイミングする機能と電流を負荷側に供給するか否かを制御するスイッチ機能とを有し、ディジタル入力信号のビット対応に配置される回路（セル）であり、Ｄフリップフロップとスイッチ回路と電流源とから構成されており、Ｄフリップフロップにラッチしてリタイミングしたディジタル入力信号に応じてスイッチ回路のｏｎ／ｏｆｆ状態を切り替えて、電流源からの電流を負荷に流すか否かを制御する回路である。【００１２】
図２６Ａに示すように、第Ｍ番目のＤフリップフロップＤ−ＦＦMに入力される第Ｍビット目のディジタル入力信号ＤMの信号波形は、図２６Ｂに例示するような波形であるが、第Ｍ番目のＤフリップフロップＤ−ＦＦMに一時ラッチされた後、図２６Ｂに示すように、クロック信号ＣＬＫの立ち上がりエッジ（図中△マークのタイミング）においてＤフリップフロップＤ−ＦＦMによってリタイミングされて、リタイミングディジタル入力信号ＤMRとしてスイッチＳMに出力される。【００１３】
そして、クロック信号ＣＬＫの立ち上がりエッジに揃える形でリタイミングされたリタイミングディジタル信号ＤMRによって、第Ｍ番目の電流スイッチ・セルＣＳMのスイッチ回路であるスイッチＳMが駆動され、負荷抵抗ネットワーク（抵抗ラダー網）に電流信号ＩMを流すか否かが決定される。つまり、図２６Ｂに示すように、リタイミングディジタル信号ＤMRが“Ｈｉｇｈ”になっている場合に、スイッチＳMがＯＮになり、電流源からの電流信号ＩMが負荷抵抗ネットワークに流れる。【００１４】
次に、図２６Ａに説明したような電流スイッチ・セルによって構成されたディジタル／アナログ変換器ＤＡＣのＤ／Ａ（Digital-to-Analog）変換動作について、図２７を用いて説明する。図２７は、従来のカレント・ステアリング型（電流加算型）のディジタル／アナログ変換器ＤＡＣとして３ビット構成の場合を例にとってディジタル／アナログ変換器ＤＡＣ全体の動作を説明するための模式図であり、３ビットのディジタル入力信号Ｄ0（ＬＳＢ側），Ｄ1，Ｄ2（ＭＬＢ側）に応じたアナログ出力信号Ｖｏｕｔが生成されていることを示している。【００１５】
なお、図２７には表示していないが、３ビットのディジタル入力信号Ｄ0，Ｄ1，Ｄ2それぞれに対応して、ＤフリップフロップＤ−ＦＦ0，Ｄ−ＦＦ1，Ｄ−ＦＦ2、スイッチ回路、電流源からなる電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2が３個設けられている。図２７には、電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2のうち、ＤフリップフロップＤ−ＦＦ0，Ｄ−ＦＦ1，Ｄ−ＦＦ2は示しているが、残りのスイッチ回路、電流源については、負荷側の抵抗ラダー網とともに、Ｄ／Ａ変換動作を行うＤＡＣコア回路１００として図２４や図２５とは異なる形式で表示している。【００１６】
図２７において、まず、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2がディジタル／アナログ変換器ＤＡＣに入力される。ただし、３ビットのディジタル入力信号Ｄ0，Ｄ1，Ｄ2は、外部からの信号であり、３ビットのデータ間には、一般に、図２７に示すように、多少なりとも時間軸上でのずれが存在する。【００１７】
そこで、３ビットのディジタル入力信号Ｄ0，Ｄ1，Ｄ2は、それぞれ、対応するＤフリップフロップＤ−ＦＦ0，Ｄ−ＦＦ1，Ｄ−ＦＦ2に入力されてラッチされ、外部からのクロック信号ＣＬＫの立ち上りエッジ（図中△マークのタイミング）において時間軸上のずれがない形にリタイミングされて、リタイミングディジタル入力信号Ｄ0R（ＬＳＢ側），Ｄ1R，Ｄ2R（ＭＳＢ側）として出力される。【００１８】
しかる後、リタイミングディジタル入力信号Ｄ0R，Ｄ1R，Ｄ2Rによって、ＤＡＣコア回路１００の内部に設けられているスイッチ回路のスイッチＳ0、Ｓ1、Ｓ2が同時に駆動されて、電流源からの電流が負荷（図２６Ａに示す例では負荷抵抗ネットワーク）に流れることにより、リタイミングディジタル入力信号Ｄ0R，Ｄ1R，Ｄ2Rの各ビットに応じて電流の重み付けが行われ、最終的に、図２７に示すように、ディジタル入力信号号Ｄ0，Ｄ1，Ｄ2に対応した８レベル（＝２3）のアナログ出力信号Ｖｏｕｔ（電圧）が生成されて、出力される。【００１９】
また、ディジタル／アナログ変換器ＤＡＣの変換速度の高速化を図る上で、インターリーブ方式という手法が存在し、例えば、非特許文献３に示す電気電子技術者協会主催の超広帯域無線に関する2007年国際会議予稿集に記載されているC．Krallらによる“Time-Interleaved  Digital-to-Analog  Converters  for  UWB  Signal  Generation”にも説明されている。図２８は、該特許文献３に記載された従来のインターリーブ方式のディジタル／アナログ変換器ＤＡＣの構成例を示すブロック構成図であり、インターリーブ動作を行うサブディジタル／アナログ変換器ＳＤＡＣとして、同一の変換速度性能を有する２個のディジタル／アナログ変換器ＤＡＣを備えている。【００２０】
図２８に示すような回路構成からなるディジタル／アナログ変換器ＤＡＣは、第１のサブディジタル／アナログ変換器（ＳＤＡＣ１）１０１、第２のサブディジタル／アナログ変換器（ＳＤＡＣ２）１０２、クロック（ＣＬＫ）１０３、第１の移相器１０４、第２の移相器１０５、ミキサ１０６を備えている。【００２１】
図２８に示すような回路構成からなるディジタル／アナログ変換器ＤＡＣにおいては、クロック（ＣＬＫ）１０３からのクロック信号を第１の移相器１０４、第２の移相器１０５により位相が異なるクロック信号として生成することにより、同一の変換速度性能を有する第１のサブディジタル／アナログ変換器（ＳＤＡＣ１）１０１および第２のサブディジタル／アナログ変換器（ＳＤＡＣ２）１０２をインターリーブ動作させる。【００２２】
さらに、第１のサブディジタル／アナログ変換器（ＳＤＡＣ１）１０１および第２のサブディジタル／アナログ変換器（ＳＤＡＣ２）１０２それぞれから出力されるアナログ出力信号をミキサ１０６によって合成することにより、第１のサブディジタル／アナログ変換器（ＳＤＡＣ１）１０１および第２のサブディジタル／アナログ変換器（ＳＤＡＣ２）１０２それぞれの変換速度の２倍の変換速度に相当するアナログ出力信号の生成を可能としている。【００２３】
例えば、第１のサブディジタル／アナログ変換器（ＳＤＡＣ１）１０１および第２のサブディジタル／アナログ変換器（ＳＤＡＣ２）１０２それぞれが１４ＧＳ／ｓの変換速度で動作することが可能であるとすると、第１のサブディジタル／アナログ変換器（ＳＤＡＣ１）１０１および第２のサブディジタル／アナログ変換器（ＳＤＡＣ２）１０２をインターリーブ動作させるインターリーブ方式を適用することにより、２８ＧＳ／ｓ相当のアナログ出力信号が得られることになる。
【先行技術文献】
【非特許文献】
【００２４】
【非特許文献１】Behzad  Razavi;“PRINCIPLES  OF  DATA  CONVERSION  SYSTEM  DESIGN”，IEEE Press，Chapter5，Section5.2，pp84-95
【非特許文献２】B．Jalali  and  S．J．Pearton；“InP  HBTs：Growth，Processing  and  Applications”，Artech  House  Publishers，Chapter9，Section9.5，pp340-343
【非特許文献３】C．Krall，C．Vogel，K．Witrisal；“Time-Interleaved  Digital-to-Analog  Converters  for  UWB  Signal  Generation”，IEEE  International  Conference  on  Ultra-Wideband  2007（ICUWB2007：電気電子技術者協会主催の超広帯域無線に関する国際会議）予稿集、pp366−371、2007年9月24日発行
【発明の概要】
【発明が解決しようとする課題】
【００２５】
図２４や図２５に示すような従来のディジタル／アナログ変換器ＤＡＣにおいては、変換速度性能を制限する要因のーつとして、ディジタル／アナログ変換器ＤＡＣを構成する従来の電流スイッチ・セル（ディジタル入力信号のラッチ・リタイミング機能と電流を負荷側に流すか否かを制御するスイッチ機能とを有する回路）の回路構成が挙げられる。つまり、従来の電流スイッチ・セルにおいては、ディジタル入力信号をラッチしリタイミングして出力するＤフリップフロップＤ−ＦＦにおけるリタイミング精度の劣化が変換速度性能を制限する大きな要因となっている。例えば、ディジタル／アナログ変換器ＤＡＣを構成する各電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1すなわちＤ／Ａ変換動作を行うＤＡＣコア回路内部の各スイッチＳ0，Ｓ1，Ｓ2，…，ＳN-1を駆動するスイッチ駆動タイミングが揃わなければ、アナログ出力信号にグリッチ等の大きな波形歪みが生じてしまい、ディジタル／アナログ変換器ＤＡＣとしての性能が劣化してしまう。【００２６】
そのため、スイッチ駆動タイミングを揃えるためのリタイミングは、ディジタル／アナログ変換器ＤＡＣにおいて重要な機能であり、精度の高いタイミング設計を必要としている。【００２７】
電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1において、該リタイミング機能を実現するためには、図２４および図２５のディジタル／アナログ変換器ＤＡＣに示すように、外部からクロック信号ＣＬＫを供給することが必要であり、例えば、２８ＧＳ／ｓのディジタル／アナログ変換器ＤＡＣの変換動作を達成するためには、２８ＧＨｚのクロック信号ＣＬＫが必要になる。【００２８】
図２６Ｂや図２７の波形図からも分かるように、電流スイッチ・セルにおいては、当該クロック信号ＣＬＫが最も高い周波数成分を有している。さらに、当該クロック信号ＣＬＫをディジタル／アナログ変換器ＤＡＣ内の各電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1を構成する多数のＤフリップフロップＤ−ＦＦ（つまり、図２４や図２５の場合、ＤフリップフロップＤ−ＦＦ0，Ｄ−ＦＦ1，Ｄ−ＦＦ2，…，Ｄ−ＦＦN-1）に同時に分配・供給する必要があるため、ディジタル／アナログ変換器ＤＡＣのＩＣ内部でクロック信号線の配線長（配線引回し）が長くなってしまう。【００２９】
その結果として、クロック信号ＣＬＫは、クロック信号線の寄生成分（寄生容量等）による帯域制限を受け易く、高周波のクロック信号ＣＬＫを、同時に、かつ、品質良く、多数のＤフリップフロップＤ−ＦＦに供給することが難しく、ディジタル／アナログ変換器ＤＡＣの変換速度を高くしようとすればするほど、電流スイッチ・セルにおけるリタイミング精度の劣化が顕著となる。【００３０】
また、図２８に示すようなインターリーブ方式のディジタル／アナログ変換器ＤＡＣを利用する場合には、インターリーブ動作を行う複数のサブディジタル／アナログ変換器ＳＤＡＣ自体の変換速度性能に対する要求が緩和されることになるので、前述のような課題に対する１つの解決策となり得る。【００３１】
しかし、このようなインターリーブ方式のディジタル／アナログ変換器ＤＡＣは、同一の変換速度性能を有するサブディジタル／アナログ変換器ＳＤＡＣを、複数個例えば２個必要とするとともに、さらには、各サブディジタル／アナログ変換器ＳＤＡＣからのアナログ出力信号を合成するためのミキサとして、線形性に優れたミキサも必要となるため、回路規模・消費電力の大幅な増大を招き（インターリーブ方式を利用しないディジタル／アナログ変換器ＤＡＣの場合に比して複数倍例えば２倍以上の回路規模・消費電力となり）、低電力動作が求められる光トランシーバへの適用は難しいものと考えられる。【００３２】
また、インターリーブ方式のディジタル／アナログ変換器ＤＡＣにおいては、各サブディジタル／アナログ変換器ＳＤＡＣ間の特性の差異やミキサの非線形特性等により、最終的なアナログ出力信号の品質（線形性）が劣化してしまうという課題も存在する。【００３３】
本発明は、このような課題を解決するためになされたものであり、外部から供給されるクロック信号の周波数よりも高い周波数で高速変換動作が可能な電流スイッチ・セルおよびディジタル／アナログ変換器を提供することを目的とする。
【課題を解決するための手段】
【００３４】
このような目的を達成するために、本発明に係る電流スイッチ・セルは、電流源と、電流源と負荷との接続状態を切り替えて、電流源から負荷に対して電流を供給するか否かを切り替えるスイッチ回路と、第１のクロック信号および第１のクロック信号の補相信号である第２のクロック信号によりディジタル入力信号をそれぞれラッチしかつリタイミングして、ディジタル入力信号を二つに分離した信号を第１および第２のハーフレート信号としてスイッチ回路に出力する第１および第２のラッチ回路とを備え、スイッチ回路は、電流源と負荷との間に挿入されかつ第１のハーフレート信号により駆動する第１のスイッチと、電流源と負荷との間に第１のスイッチと並列に挿入されかつ第２のハーフレート信号により駆動する第２のスイッチと、第１のクロック信号と同一周波数で位相が異なる信号により第１のスイッチを含む回路および第２のスイッチを含む回路のいずれかを電流源と負荷との間に選択的に接続するセレクトスイッチとを備えることを特徴とする。【００３５】
また、本発明に係るディジタル／アナログ変換器は、Ｎビット（Ｎは１以上の整数）のディジタル入力信号のビットに対応して設けられた少なくとも１個の電流スイッチ・セルと、負荷とを備え、電流スイッチ・セルのそれぞれは、電流源と、電流源と負荷との接続状態を切り替えて、電流源から負荷に対して電流を供給するか否かを切り替えるスイッチ回路と、第１のクロック信号および第１のクロック信号の補相信号である第２のクロック信号により、電流スイッチ・セルに対応するビットのディジタル入力信号をそれぞれラッチしかつリタイミングして、ディジタル入力信号を二つに分離した信号を第１および第２のハーフレート信号としてスイッチ回路に出力する第１および第２のラッチ回路とを備え、スイッチ回路は、電流源と負荷との間に挿入されかつ第１のハーフレート信号により駆動する第１のスイッチと、電流源と負荷との間に第１のスイッチと並列に挿入されかつ第２のハーフレート信号により駆動する第２のスイッチと、第１のクロック信号と同一周波数で位相が異なる信号により第１のスイッチを含む回路および第２のスイッチを含む回路のいずれかを電流源と負荷との間に選択的に接続するセレクトスイッチとを備え、電流スイッチ・セルのそれぞれを介して電流源から供給される電流が負荷において加算されることによって、ディジタル入力信号がＤ／Ａ（Digital-to-Analog）変換されることを特徴とする。
【発明の効果】
【００３６】
本発明に係る電流スイッチ・セルおよびディジタル／アナログ変換器によれば、以下のごとき効果を奏することができる。【００３７】
本発明に係る電流スイッチ・セルおよびディジタル／アナログ変換器は、ディジタル入力信号を、２個のリタイミングディジタル入力信号として、本来の動作周波数（つまり所望する信号速度）の(１／２)の周波数の２個のハーフレート信号に分離する動作を可能としているので、外部から供給するクロック周波数に対して２倍のレートのＤ／Ａ（Digital-to-Analog）変換速度を達成することができる。つまり、本発明に係るディジタル／アナログ変換器は、従来のディジタル／アナログ変換器と比較して、クロック信号系に対する速度・帯域要求が緩和されており、変換速度性能の制限要因であったリタイミング精度を確保し易く、それ故、より一層高速なＤ／Ａ変換動作を実現することができる。【００３８】
なお、本発明に係る電流スイッチ・セルおよびディジタル／アナログ変換器においては、ディジタル入力信号をラッチした後リタイミングして出力するＤフリップフロップＤ−ＦＦによって、該ディジタル入力信号がハーフレート信号に分離されるため、ＤフリップフロップＤ−ＦＦからスイッチ回路までのディジタル信号の配線系の帯域要求も緩和されており、ディジタル／アナログ変換器の回路レイアウト上、ディジタル信号の配線の引回しの自由度を増やすことができる。【００３９】
さらに、分離されて出力される前記ハーフレート信号は、電流スイッチ・セル内においてセレクト信号によって多重化されるため、該セレクト信号のタイミングが正確に与えられてさえいれば、ハーフレート信号間の多少のスキュー（時間軸上でのずれ）も許容することができる。ちなみに、電流スイッチ・セル自体は大規模なものでなく、回路レイアウトとしても小面積で実現することができるため、電流スイッチ・セルに供給するセレクト信号のタイミング調整についても比較的容易に行うことができる。【００４０】
一方、本発明に係る電流スイッチ・セルおよびディジタル／アナログ変換器においては、従来の電流スイッチ・セルおよびディジタル／アナログ変換器に比べて、電流スイッチ・セルを構成するＤフリップフロップＤ−ＦＦおよびスイッチの個数が増加することになるが、インターリーブ方式のディジタル／アナログ変換器と比較すると、ＤフリップフロップＤ−ＦＦおよびスイッチの個数の増加は、遥かに少ない個数に抑えられており、小型化が可能であり、かつ、消費電力の増大も抑えられている。【００４１】
また、本発明に係る電流スイッチ・セルおよびディジタル／アナログ変換器においては、インターリーブ方式のディジタル／アナログ変換器において問題となっていた各サブディジタル／アナログ変換器間の特性の差異やミキサの非線形特性等に起因するアナログ出力信号の品質（線形性）劣化も、そもそも生じることはない。【００４２】
以上まとめると、本発明に係る電流スイッチ・セルおよび該電流スイッチ・セルを適用したディジタル／アナログ変換器は、消費電力の増大を抑えながら、高品質を維持しつつ、変換速度を従来のディジタル／アナログ変換器の２倍程度にまで高速化することができるという利点を有している。
【図面の簡単な説明】
【００４３】
【図１】図１は、本発明に係るディジタル／アナログ変換器の第１の実施形態の回路構成の一例を示すブロック構成図である。
【図２】図２は、本発明に係るディジタル／アナログ変換器の第１の実施形態の回路構成の他の例を示すブロック構成図である。
【図３Ａ】図３Ａは、図１および図２に示すディジタル／アナログ変換器を構成する電流スイッチ・セルの回路構成を示すブロック構成図である。
【図３Ｂ】図３Ｂは、図３Ａに示す電流スイッチ・セルの各部における信号波形を示すタイミングチャートである。
【図４】図４は、本発明に係るディジタル／アナログ変換器の第１の実施形態の回路構成のさらに異なる例を示すブロック構成図である。
【図５】図５は、本発明に係るディジタル／アナログ変換器の第１の実施形態の回路構成のさらに異なる例を示すブロック構成図である。
【図６Ａ】図６Ａは、図４および図５に示すディジタル／アナログ変換器を構成する電流スイッチ・セルの回路構成を示すブロック構成図である。
【図６Ｂ】図６Ｂは、図６Ａに示す電流スイッチ・セルの各部における信号波形を示すタイミングチャートである。
【図７】図７は、本発明の第１の実施形態に係るディジタル／アナログ変換器として３ビット構成の場合を例にとってディジタル／アナログ変換器全体の動作を説明するための模式図である。
【図８】図８は、本発明の第１の実施形態に係るディジタル／アナログ変換器を構成する電流スイッチ・セルを差動回路として形成する場合のブロック構成の一例を示すブロック構成図である。
【図９】図９は、本発明の第１の実施形態に係るディジタル／アナログ変換器の電流スイッチ・セルを構成するＤフリップフロップとスイッチ回路との間に挿入される波形整形用バッファ回路の回路構成の一例を示す回路図である。
【図１０Ａ】図１０Ａは、図９に示す波形整形用バッファ回路の入力信号波形を示す波形図である。
【図１０Ｂ】図１０Ｂは、図９に示す波形整形用バッファ回路の出力信号波形を示す波形図である。
【図１１】図１１は、本発明の第１の実施形態に係るディジタル／アナログ変換器を構成する電流スイッチ・セルを差動回路として形成する場合のブロック構成の他の例を示すブロック構成図である。
【図１２】図１２は、カレント・ステアリング型（電流加算型）のディジタル／アナログ変換器の回路構成として、ディジタル入力信号のうち、一部のビット例えば上位Ｍビットを温度計・コードに変換してＤフリップフロップに入力する場合のブロック構成の一例を示すブロック構成図である。
【図１３】図１３は、カレント・ステアリング型（電流加算型）のディジタル／アナログ変換器の回路構成として、ディジタル入力信号のすべてのビットを温度計・コードに変換してＤフリップフロップに入力する場合のブロック構成の一例を示すブロック構成図である。
【図１４】図１４は、本発明の第１の実施形態に係るディジタル／アナログ変換器の変換速度性能のシミュレーション結果を示すグラフである。
【図１５】図１５は、本発明に係るディジタル／アナログ変換器の第２の実施形態の回路構成の一例を示すブロック構成図である。
【図１６】図１６は、本発明に係るディジタル／アナログ変換器の第２の実施形態の回路構成の他の例を示すブロック構成図である。
【図１７Ａ】図１７Ａは、図１５および図１６に示すディジタル／アナログ変換器を構成する電流スイッチ・セルの回路構成を示すブロック構成図である。
【図１７Ｂ】図１７Ｂは、図１７Ａに示す電流スイッチ・セルの各部における信号波形を示すタイミングチャートである。
【図１８】図１８は、本発明に係るディジタル／アナログ変換器の第２の実施形態の回路構成のさらに異なる例を示すブロック構成図である。
【図１９】図１９は、本発明の第２の実施形態に係るディジタル／アナログ変換器の回路構成のさらに異なる例を示すブロック構成図である。
【図２０Ａ】図２０Ａは、図１８および図１９に示すディジタル／アナログ変換器を構成する電流スイッチ・セルの回路構成を示すブロック構成図である。
【図２０Ｂ】図２０Ｂは、図２０Ａに示す電流スイッチ・セルの各部における信号波形を示すタイミングチャートである。
【図２１】図２１は、本発明の第３の実施形態に係る電流スイッチ・セルを差動回路として形成する場合のブロック構成の一例を示すブロック構成図である。
【図２２】図２２は、本発明の第３の実施形態に係る電流スイッチ・セルを差動回路として形成する場合のブロック構成の他の例を示すブロック構成図である。
【図２３】図２３は、図２２に示す差動電流スイッチ・セルにおいて用いられる差動ハーフレート信号とセレクト信号との信号レベルの関係を説明するための模式図である。
【図２４】図２４は、従来のカレント・ステアリング型（電流加算型）のディジタル／アナログ変換器の回路構成の一例を示すブロック構成図である。
【図２５】図２５は、従来のカレント・ステアリング型（電流加算型）のディジタル／アナログ変換器の回路構成の他の例を示すブロック構成図である。
【図２６Ａ】図２６Ａは、図２４および図２５に示すディジタル／アナログ変換器を構成する電流スイッチ・セルの回路構成を示すブロック構成図である。
【図２６Ｂ】図２６Ｂは、図２６Ａに示す電流スイッチ・セルの各部における信号波形を示すタイミングチャートである。
【図２７】図２７は、従来のカレント・ステアリング型（電流加算型）のディジタル／アナログ変換器として３ビット構成の場合を例にとってディジタル／アナログ変換器全体の動作を説明するための模式図である。
【図２８】図２８は、従来のインターリーブ方式のディジタル／アナログ変換器の構成例を示すブロック構成図である。
【図２９】図２９は、本発明に係るディジタル／アナログ変換器の第１の実施形態の回路構成の変形例を示すブロック構成図である。
【図３０】図３０は、本発明に係るディジタル／アナログ変換器の第１の実施形態の回路構成の変形例を示すブロック構成図である。
【発明を実施するための形態】
【００４４】
以下に、本発明に係る電流スイッチ・セルおよびディジタル／アナログ変換器ＤＡＣの実施形態について、その一例を、図面を参照しながら詳細に説明する。
【００４５】
（本発明の特徴）
本発明の実施形態の説明に先立って、本発明の特徴についてその概要をまず説明する。本発明は、カレント・ステアリング型（電流加算型）のディジタル／アナログ変換器（ＤＡＣ：Digital-to-Analog  Convertor）の動作速度を高速化することが可能な回路構成を実現するものであって、かつ、高速化に伴うアナログ出力信号のグリッチ（波形歪み）や線形性の劣化を抑えることが可能な回路構成を実現している点に、その特徴を有している。
【００４６】
つまり、本発明に係る電流スイッチ・セルおよびディジタル／アナログ変換器ＤＡＣにおいては、ディジタル入力信号の各ビットに関するリタイミングとサンプリングとを、必要とする動作周波数の（１／２）の周波数のクロック信号（第１のクロック信号）ＣＬＫおよび該クロック信号ＣＬＫの補相信号である補相クロック信号（第２のクロック信号）ＣＬＫＢによる立ち上がりエッジトリガ方式または立下りエッジトリガ方式によって実施する。
【００４７】
次いで、該リタイミングとサンプリングとによって２つに分割されてハーフレート信号に変換されたリタイミングディジタル入力信号と、クロック信号ＣＬＫと同一周波数であって、かつ、位相がいずれかの方向にずれたセレクト信号（第３のクロック信号）ＳＷおよび該セレクト信号の補相信号である補相セレクト信号（第４のクロック信号）ＳＷＢとによって、リタイミングディジタル入力信号の各ビットごとに対応して配置されているスイッチ回路（２個ずつが直列構成にされた合計４個のスイッチ）を駆動する。
【００４８】
駆動されるスイッチ回路（４個のスイッチ）は、電流源と負荷抵抗ネットワーク（抵抗ラダー網）あるいは単一の負荷抵抗とに接続されており、スイッチ回路が駆動されることにより、結果的に、ハーフレートのリタイミングディジタル入力信号が多重化されて、フルレートすなわちクロック信号ＣＬＫの２倍のダブルレートでＤ／Ａ（Digital-to-Analog）変換された場合と等価のアナログ出力信号として出力されるという構成を実現している。
【００４９】
なお、以下の説明においては、スイッチ回路を構成する４個のスイッチのうち、２個のハーフレート信号（または差動ハーフレート信号）のリタイミングディジタル入力信号（または差動リタイミングディジタル入力信号）によって駆動される２個のスイッチを、第１、第２のスイッチと称し、セレクト信号ＳＷ、補相セレクト信号ＳＷＢによってそれぞれ駆動される２個のスイッチを第３、第４のスイッチと称する。
【００５０】
ここで、原則として、第１、第３のスイッチは直列に接続され、第２、第４のスイッチは直列に接続されるが、いずれのスイッチを負荷側に接続しても良い。また、回路構成によっては、第１、第４のスイッチの一方の端子を並列に接続し、第２、第３のスイッチの一方の端子を並列に接続し、第１、第２のスイッチを負荷に接続し、第３、第４のスイッチは負荷をバイパスするように構成することも可能である。
【００５１】
なお、電流スイッチ・セルおよびディジタル／アナログ変換器ＤＡＣ内部で最も周波数が高い信号となるクロック信号ＣＬＫ（および補相クロック信号ＣＬＫＢ、セレクト信号ＳＷ、補相セレクト信号ＳＷＢ）の速度が、本発明に係る電流スイッチ・セルおよびディジタル／アナログ変換器ＤＡＣの構成においては、本来必要とする動作周波数（フルレート）の（１／２）の周波数すなわちハーフレートで済むことから、ディジタル／アナログ変換器ＤＡＣを構成する各電流スイッチ・セル間の駆動タイミング合わせについても余裕が得られて、駆動タイミングを揃え易くなるとともに、該駆動タイミングのずれによる出力信号の劣化も抑えることができる。
【００５２】
さらには、インターリーブ方式のディジタル／アナログ変換器ＤＡＣとして倍速動作を実行させるディジタル／アナログ変換器ＤＡＣと比較しても、本発明に係る電流スイッチ・セルを適用したディジタル／アナログ変換器ＤＡＣの回路構成は、回路規模が小さく、かつ、消費電力が小さいという利点が得られる。
【００５３】
（第１の実施形態）
まず、本発明に係る電流スイッチ・セルおよびディジタル／アナログ変換器ＤＡＣの第１の実施形態の回路構成について説明する。第１の実施形態に係る回路構成は、ディジタル入力信号をリタイミングするリタイミング機能と、リタイミングしたディジタル入力信号に応じて負荷へ供給する電流を制御するスイッチ機能とを有する電流スイッチ・セルの構成に大きな特徴を有しており、かかる電流スイッチ・セルを適用することによって、高速のＤ／Ａ（Digital-to-Analog）変換動作が可能なディジタル／アナログ変換器ＤＡＣを実現することができる。
【００５４】
以下では、本発明に係る電流スイッチ・セルの詳細な説明は、後に説明することとし、まず、かかる電流スイッチ・セルを適用して構成される本発明の第１の実施形態に係るディジタル／アナログ変換器ＤＡＣのブロック構成について、図１および図２を用いて、説明する。
【００５５】
図１は、本発明に係るディジタル／アナログ変換器ＤＡＣの第１の実施形態の回路構成の一例を示すブロック構成図であり、前述した図２４のカレント・ステアリング型（電流加算型）のディジタル／アナログ変換器ＤＡＣの場合と同様、Ｎ個のディジタル入力信号の各ビットそれぞれに対応して、Ｎ個の電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1（つまり、それぞれがリタイミング用のＤフリップフリップと負荷への電流切り替え用のスイッチ回路と電流を負荷に供給する電流源とからなる回路）を備え、Ｎ個の電流値が等しい電流を、Ｎビットのバイナリコードからなるディジタル入力信号に応じて、抵抗値Ｒ−２Ｒのラダー状の複数の抵抗からなるバイナリ重み付け負荷抵抗ネットワーク（抵抗ラダー網）を用いて重み付け加算することによりアナログ出力信号Ｖｏｕｔに変換して出力する例を示している。
【００５６】
ただし、Ｎ個の電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1を備えた図１のディジタル／アナログ変換器ＤＡＣは、図２４の場合とは異なり、それぞれの電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1内に２個ずつのＤフリップフロップＤ−ＦＦ（Ｄ−ＦＦ：ラッチ機能を有する回路）を備えることによって、Ｎビットのディジタル入力信号Ｄ0(ＬＳＢ側)，Ｄ1，Ｄ2，…，ＤN-1(ＭＳＢ側)を一時ラッチし、外部から供給されるクロック信号ＣＬＫと該クロック信号ＣＬＫの補相信号（補相クロック信号ＣＬＫＢ）とにより、または、外部から供給されるクロック信号ＣＬＫと該クロック信号ＣＬＫをシングルバランス変換（単相→差動変換）して生成した補相クロック信号ＣＬＫＢとにより、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1の各ビットごとに二つに分離してリタイミングおよびサンプリングした結果を出力する２×Ｎ個のＤフリップフロップＤ−ＦＦ0A，Ｄ−ＦＦ0B，Ｄ−ＦＦ1A，Ｄ−ＦＦ1B，Ｄ−ＦＦ2A，Ｄ−ＦＦ2B，…，Ｄ−ＦＦ(N-1)A，Ｄ−ＦＦ(N-1)Bを備えている。
【００５７】
さらに、図１のディジタル／アナログ変換器ＤＡＣは、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1それぞれに対応して用意されているＮ個の各電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1ごとに１個ずつの電流源が配置されているが、各電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1それぞれの電流源は、すべて相等しい電流値（Ｉ）の電流を、抵抗値Ｒ−２Ｒのラダー状の複数の抵抗からなるバイナリ重み付けした負荷抵抗ネットワーク（抵抗ラダー網）に流すように構成されている。
【００５８】
さらに、図２４の場合とは異なり、各電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1に、２個ずつのＤフリップフロップＤ−ＦＦ0A，Ｄ−ＦＦ0B，Ｄ−ＦＦ1A，Ｄ−ＦＦ1B，Ｄ−ＦＦ2A，Ｄ−ＦＦ2B，…，Ｄ−ＦＦ(N-1)A，Ｄ−ＦＦ(N-1)Bを備えることによって、各ビットごとに二つに分離して出力したディジタル入力信号それぞれのビット値に応じてオン、オフする第１、第２のスイッチと、外部から供給されるセレクト信号ＳＷと該セレクト信号ＳＷの補相信号（補相セレクト信号ＳＷＢ）とに応じて、または、外部から供給されるセレクト信号ＳＷと該セレクト信号ＳＷをシングルバランス変換（単相→差動変換）して生成した補相セレクト信号ＳＷＢとに応じて、オン、オフする第３、第４のスイッチとからなるスイッチ回路として、第１、第３のスイッチと第２、第４のスイッチとがそれぞれ２個ずつ直列接続された合計４個のスイッチが備えられている。
【００５９】
したがって、ディジタル／アナログ変換器ＤＡＣとして、それぞれのビットごとに対応して、直並列構成の４個ずつのスイッチからなるＮ個のスイッチ回路を有することになり、合計４×Ｎ個のスイッチＳ01，Ｓ02，Ｓ03，Ｓ04，Ｓ11，Ｓ12，Ｓ13，Ｓ14，Ｓ21，Ｓ22，Ｓ23，Ｓ24，…，Ｓ(N-1)1，Ｓ(N-1)2，Ｓ(N-1)3，Ｓ(N-1)4を備えて構成されている。
【００６０】
電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1ごとに配置されているＮ個の電流源は、Ｎ個のスイッチ回路すなわち４×Ｎ個のスイッチのうち、対応する電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1内の各スイッチ回路を構成する４個ずつのスイッチを介して、負荷抵抗ネットワーク（抵抗ラダー網）に接続されており、結果的に、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1の対応するビットの値に応じて、負荷抵抗ネットワーク（抵抗ラダー網）に電流を供給するか否かが決定されるように構成されている。なお、符号Ｖｃｃは、ディジタル／アナログ変換器ＤＡＣを駆動するための電源である。
【００６１】
一方、図２は、本発明に係るディジタル／アナログ変換器ＤＡＣの第１の実施形態の回路構成の他の例を示すブロック構成図であり、前述した図２５のカレント・ステアリング型（電流加算型）のディジタル／アナログ変換器ＤＡＣの場合と同様、Ｎ個のディジタル入力信号の各ビットそれぞれに対応して、Ｎ個の電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1（つまりそれぞれがリタイミング用のＤフリップフリップと負荷への電流切り替え用のスイッチ回路と電流を負荷に供給する電流源とからなる回路）を備え、Ｎ個の電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1内の電流源からは、電流値をバイナリ重み付けしたＮ個の電流が供給されることにより、バイナリ重み付けがされたＮ個の電流を、Ｎビットのバイナリコードからなるディジタル入力信号に応じて、単一の負荷抵抗を用いて加算することによりアナログ出力信号Ｖｏｕｔに変換して出力する例を示している。
【００６２】
ただし、Ｎ個の電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1を備えた図２のディジタル／アナログ変換器ＤＡＣは、図２５の場合とは異なり、それぞれの電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1に２個ずつのＤフリップフロップＤ−ＦＦ（Ｄ−ＦＦ：ラッチ機能を有する回路）を備えることによって、Ｎビットのディジタル入力信号Ｄ0(ＬＳＢ側)，Ｄ1，Ｄ2，…，ＤN-1(ＭＳＢ側)を一時ラッチし、外部から供給されるクロック信号ＣＬＫと該クロック信号ＣＬＫの補相信号（補相クロック信号ＣＬＫＢ）とにより、または、外部から供給されるクロック信号ＣＬＫと該クロック信号ＣＬＫをシングルバランス変換（単相→差動変換）して生成した補相クロック信号ＣＬＫＢとにより、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1の各ビットごとに二つに分離してリタイミングおよびサンプリングした結果を出力する２×Ｎ個のＤフリップフロップＤ−ＦＦ0A，Ｄ−ＦＦ0B，Ｄ−ＦＦ1A，Ｄ−ＦＦ1B，Ｄ−ＦＦ2A，Ｄ−ＦＦ2B，…，Ｄ−ＦＦ(N-1)A，Ｄ−ＦＦ(N-1)Bを備えている。
【００６３】
さらに、図２のディジタル／アナログ変換器ＤＡＣは、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1それぞれに対応して用意されているＮ個の各電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1ごとに１個ずつの電流源が配置されているが、各電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1それぞれの電流源は、対応するディジタル入力信号のビット位置に応じて、電流値Ｉ(ＬＳＢ側)，２Ｉ，２2Ｉ，…，２N-1Ｉ(ＭＳＢ側)にバイナリ重み付けした電流を、抵抗値Ｒの単一の負荷抵抗に流すように構成されている。
【００６４】
さらに、図２５の場合とは異なり、各電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1に、２個ずつのＤフリップフロップＤ−ＦＦ0A，Ｄ−ＦＦ0B，Ｄ−ＦＦ1A，Ｄ−ＦＦ1B，Ｄ−ＦＦ2A，Ｄ−ＦＦ2B，…，Ｄ−ＦＦ(N-1)A，Ｄ−ＦＦ(N-1)Bを備えることによって、各ビットごとに二つに分離して出力したディジタル入力信号それぞれのビット値に応じてオン、オフする第１、第２のスイッチと、外部から供給されるセレクト信号ＳＷと該セレクト信号ＳＷの補相信号（補相セレクト信号ＳＷＢ）とに応じて、または、外部から供給されるセレクト信号ＳＷと該セレクト信号ＳＷをシングルバランス変換（単相→差動変換）して生成した補相セレクト信号ＳＷＢとに応じて、オン、オフする第３、第４のスイッチとからなるスイッチ回路として、第１、第３のスイッチと第２、第４のスイッチとがそれぞれ２個ずつ直列接続された合計４個のスイッチが備えられている。
【００６５】
したがって、ディジタル／アナログ変換器ＤＡＣとして、それぞれのビットごとに対応して、直並列構成の４個ずつのスイッチからなるＮ個のスイッチ回路を有することになり、合計４×Ｎ個のスイッチＳ01，Ｓ02，Ｓ03，Ｓ04，Ｓ11，Ｓ12，Ｓ13，Ｓ14，Ｓ21，Ｓ22，Ｓ23，Ｓ24，…，Ｓ(N-1)1，Ｓ(N-1)2，Ｓ(N-1)3，Ｓ(N-1)4を備えて構成されている。
【００６６】
電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1ごとに配置されているＮ個の電流源は、Ｎ個のスイッチ回路すなわち４×Ｎ個のスイッチのうち、対応する電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1内のスイッチ回路を構成する４個のスイッチを介して、共通の単一の負荷抵抗に接続されており、結果的に、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1の対応するビットの値に応じて、単一の負荷抵抗に電流を供給するか否かが決定されるように構成されている。なお、符号Ｖｃｃは、ディジタル／アナログ変換器ＤＡＣを駆動するための電源である。
【００６７】
次に、図１および図２に示す本発明の第１の実施形態に係るディジタル／アナログ変換器ＤＡＣにおけるＮ個の電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1のうち、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1の第Ｍビット目の電流スイッチ・セルＣＳMを例にとって、その電流スイッチ・セルＣＳMの回路構成とその動作例について、図３Ａおよび図３Ｂを用いて説明する。
【００６８】
図３Ａおよび図３Ｂは、本発明の第１の実施形態に係るディジタル／アナログ変換器ＤＡＣを構成する電流スイッチ・セルＣＳMの動作を説明するための模式図である。特に、図３Ａは、Ｎ個の電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1のうち、第Ｍ番目の電流スイッチ・セルＣＳMの回路構成を示し、図３Ｂは、図３Ａに示す第Ｍ番目の電流スイッチ・セルＣＳMの各部における信号波形を示している。なお、図３Ａには、電流スイッチ・セルＣＳMに接続される負荷として、図１に示すような抵抗値Ｒ−２Ｒのラダー状の複数の抵抗からなる負荷抵抗ネットワーク（抵抗ラダー網）を備えている場合を例として示しているが、図２に示す単一の負荷抵抗を用いる場合についても、電流源から負荷抵抗に流れる電流が、第Ｍ番目に重み付けされた電流値に変わるだけであって、以下に説明する動作と全く同様の動作になる。
【００６９】
図３Ａに示すように、第Ｍ番目の電流スイッチ・セルＣＳMは、電流源１と、スイッチ回路２と、第１のラッチ回路３1および第２のラッチ回路３2とを備えている。本実施形態では、第１のラッチ回路３1の一例としてＤフリップフロップＤ−ＦＦMAが、第２のラッチ回路３2の一例としてＤフリップフロップＤ−ＦＦMBがそれぞれ用いられている。
【００７０】
ＤフリップフロップＤ−ＦＦMAおよびＤフリップフロップＤ−ＦＦMBには、Ｎビット（Ｎは１以上の整数）のディジタル入力信号のうちの第Ｍビット目のディジタル入力信号ＤMが入力される。
【００７１】
ＤフリップフロップＤ−ＦＦMAは、クロック信号ＣＬＫの立ち上がりエッジにおいてディジタル入力信号ＤMをラッチしかつリタイミングして、リタイミングディジタル入力信号ＤMR-Aを第１のハーフレート信号としてスイッチ回路２に出力する。ＤフリップフロップＤ−ＦＦMBは、補相クロック信号ＣＬＫＢの立ち上がりエッジにおいてディジタル入力信号ＤMをラッチしかつリタイミングして、リタイミングディジタル入力信号ＤMR-Bを第２のハーフレート信号としてスイッチ回路２に出力する。ここで、クロック信号ＣＬＫおよび補相クロック信号ＣＬＫＢはともに、ディジタル／アナログ変換器ＤＡＣを構成するＩＣの外部から供給される信号でもよい。あるいは、クロック信号ＣＬＫのみがＩＣの外部から供給される信号であり、補相クロック信号ＣＬＫＢはＩＣの内部でクロック信号ＣＬＫをシングルバランス変換して生成された信号でもよい。
【００７２】
スイッチ回路２は、電流源１と負荷抵抗ネットワーク(負荷)４との接続状態を切り替えて、電流源１から負荷４に対して電流を供給するか否かを切り替える機能を有している。スイッチ回路２は、直列接続されたスイッチＳM1およびスイッチＳM3と、直列接続されたスイッチＳM2およびスイッチＳM4とから構成されている。スイッチＳM1およびＳM3とスイッチＳM2およびＳM4とは電流源１と負荷抵抗ネットワーク４との間に並列に挿入されている。図３Ａでは、スイッチＳM1およびスイッチＳM2が負荷抵抗ネットワーク４に接続され、スイッチＳM3およびスイッチＳM4が電流源１に接続されている。
【００７３】
スイッチＳM1はＤフリップフロップＤ−ＦＦMAに接続され、ＤフリップフロップＤ−ＦＦMAから出力されるリタイミングディジタル入力信号ＤMR-Aにより駆動される。スイッチＳM2はＤフリップフロップＤ−ＦＦMBに接続され、ＤフリップフロップＤ−ＦＦMBから出力されるリタイミングディジタル入力信号ＤMR-Bにより駆動される。
【００７４】
スイッチＳM3は、クロック信号ＣＬＫと同一周波数で位相が異なるセレクト信号ＳＷにより駆動される。スイッチＳM4は、セレクト信号ＳＷの補相信号である補相セレクト信号ＳＷＢにより駆動される。スイッチＳM3およびスイッチＳM4は、セレクト信号ＳＷおよび補相セレクト信号ＳＷＢにより、スイッチＳM1を含む回路およびスイッチＳM2を含む回路のいずれかを電流源１と負荷抵抗ネットワーク４との間に選択的に接続するセレクトスイッチとして機能する。
【００７５】
本発明の第１の実施形態に係るディジタル／アナログ変換器ＤＡＣを構成する各電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1は、例えば、図３Ａに示す第Ｍ番目の電流スイッチ・セルＣＳMのように、図２６Ａに示す従来のディジタル／アナログ変換器ＤＡＣを構成する各電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1とは異なり、２個のＤフリップフロップＤ−ＦＦ（第Ｍ番目の電流スイッチ・セルＣＳMの場合、ＤフリップフロップＤ−ＦＦMA，Ｄ−ＦＦMB）および２並列・２直列の計４個のスイッチ（第Ｍ番目の電流スイッチ・セルＣＳMの場合、スイッチＳM1〜ＳM4）からなるスイッチ回路を備えていることを特徴としている。
【００７６】
さらに、従来のディジタル／アナログ変換器ＤＡＣにおいて必要であったクロック周波数に比して（１／２）の周波数のクロック信号ＣＬＫと該クロック信号ＣＬＫの補相信号である補相クロック信号ＣＬＫＢとを用いることにより、２個のＤフリップフロップＤ−ＦＦMA，Ｄ−ＦＦMBにおいて、第Ｍビット目のディジタル入力信号ＤMを、２個のハーフレート信号（所望する信号速度の（１／２）の信号速度の信号）からなる２個のリタイミングディジタル入力信号ＤMR-A，ＤMR-Bに分離することを特徴としている。
【００７７】
さらに、クロック信号ＣＬＫと同一の周波数で、位相を例えば９０°いずれかの方向にずらしたセレクト信号ＳＷと該セレクト信号ＳＷの補相信号である補相セレクト信号ＳＷＢと、２個のリタイミングディジタル入力信号ＤMR-A，ＤMR-Bと、２並列・２直列の計４個のスイッチＳM1〜ＳM4からなるスイッチ回路と、を用いて、負荷抵抗ネットワーク（抵抗ラダー網）へ電流源からの電流を供給するか否かを決定することによって、２個のハーフレート信号である２個のリタイミングディジタル入力信号を多重化したフルレート信号の電流を生成して、クロック信号ＣＬＫの周波数の２倍の変換周波数の動作を行うことを特徴としている。
【００７８】
つまり、図３Ａにおいて、第Ｍ番目の電流スイッチ・セルＣＳMに入力される第Ｍビット目のディジタル入力信号ＤMの信号波形は、図３Ｂに示すような波形であるが、図２６Ａの場合とは異なり、従来のディジタル／アナログ変換器ＤＡＣにおいて必要であったクロック周波数の（１／２）の周波数のクロック信号ＣＬＫの立ち上がりエッジ（図３Ｂ中△マークのタイミング）、および、補相クロック信号ＣＬＫＢの立ち上がりエッジ（＝クロック信号ＣＬＫの立下りエッジ：図３Ｂ中○マークのタイミング）において、図３Ａおよび図３Ｂに示すように、２個のＤフリップフロップＤ−ＦＦMAおよびＤ−ＦＦMBそれぞれによってサンプリングされて二つに分離されると同時に、リタイミングされる。
【００７９】
その結果、ＤフリップフロップＤ−ＦＦMAおよびＤ−ＦＦMBからはディジタル入力信号ＤMの情報が分離された２個のハーフレート信号が、リタイミングディジタル入力信号ＤMR-A，ＤMR-Bとして生成されることになる。
【００８０】
ここで、第Ｍビット目のディジタル入力信号ＤMは、図３Ｂに示すように、２個のクロック信号ＣＬＫの立ち上がりエッジ、補相クロック信号ＣＬＫＢの立ち上がりエッジのうち、クロック信号ＣＬＫの立ち上がりエッジにおいてＤフリップフロップＤ−ＦＦMAによってサンプリングおよびリタイミングされて、リタイミングディジタル入力信号ＤMR-Aとして出力され、補相クロック信号ＣＬＫＢの立ち上がりエッジにおいてＤフリップフロップＤ−ＦＦMBによってサンプリングおよびリタイミングされて、リタイミングディジタル入力信号ＤMR-Bとして出力される。
【００８１】
そして、クロック信号ＣＬＫの立ち上がりエッジおよび補相クロック信号ＣＬＫＢの立ち上がりエッジそれぞれに揃える形でリタイミングされて２個のＤフリップフロップＤ−ＦＦMA，Ｄ−ＦＦMBそれぞれから出力される２個のリタイミングディジタル入力信号ＤMR-A，ＤMR-Bは、２個のハーフレート信号として、第Ｍ番目の電流スイッチ・セルＣＳM内のスイッチ回路を構成する４個のスイッチＳM1〜ＳM4のうち、上段側に位置する２個のスイッチＳM1，ＳM2をそれぞれ駆動する信号となり、上段側の２個のスイッチＳM1，ＳM2の開閉状態（ｏｎ状態、ｏｆｆ状態）を決定する。つまり、図３Ａの場合、２個のスイッチＳM1，ＳM2は、２個のハーフレート信号によりそれぞれ駆動される第１、第２のスイッチを構成している。
【００８２】
ここで、リタイミングディジタル入力信号ＤMR-Aが“Ｈｉｇｈ”の場合は、下段側のスイッチＳM3の開閉状態（ｏｎ状態、ｏｆｆ状態）に応じて、電流源からの電流信号ＩMを負荷抵抗ネットワーク（抵抗ラダー網）に流すか否かが決定され、一方、リタイミングディジタル入力信号ＤMR-Bが“Ｈｉｇｈ”の場合は、下段側のスイッチＳM4の開閉状態（ｏｎ状態、ｏｆｆ状態）に応じて、電流源からの電流信号ＩMを負荷抵抗ネットワーク（抵抗ラダー網）に流すか否かが決定される。
【００８３】
一方、この状態において、第Ｍ番目の電流スイッチ・セルＣＳM内のスイッチ回路を構成する４個のスイッチＳM1〜ＳM4のうち、下段側に位置する２個のスイッチＳM3，ＳM4には、図３Ｂに示すように、クロック信号ＣＬＫと同一周波数であり、かつ、位相がいずれかの方向にずれたセレクト信号ＳＷおよび該セレクト信号ＳＷの補相信号である補相セレクト信号ＳＷＢが入力されており、下段側の２個のスイッチＳM3，ＳM4の開閉状態（ｏｎ状態、ｏｆｆ状態）を決定している。つまり、図３Ａの場合、２個のスイッチは、セレクト信号ＳＷ、補相セレクト信号ＳＷＢによってそれぞれ駆動される第３、第４のスイッチを構成している。
【００８４】
したがって、セレクト信号ＳＷが“Ｈｉｇｈ”の場合は、上段側のスイッチＳM1の開閉状態（ｏｎ状態、ｏｆｆ状態）に応じて、電流信号ＩMを負荷抵抗ネットワーク（抵抗ラダー網）に流すか否かが決定され、また、補相セレクト信号ＳＷＢが“Ｈｉｇｈ”の場合は、上段側のスイッチＳM2の開閉状態（ｏｎ状態、ｏｆｆ状態）に応じて、電流信号ＩMを負荷抵抗ネットワーク（抵抗ラダー網）に流すか否かが決定される。
【００８５】
なお、セレクト信号ＳＷは、前述のように、クロック信号ＣＬＫと同一の周波数であるが、該クロック信号ＣＬＫに対して、０〜１８０°の間の或る角度（例えば、理想的には９０°）だけの位相ずれを有する信号である。ここで、セレクト信号ＳＷのクロック信号ＣＬＫに対する位相のずれは、ディジタル／アナログ変換器ＤＡＣ内のスイッチ回路の位相余裕等によって、任意の値を選択して設定することができる。
【００８６】
例えば、セレクト信号ＳＷをクロック信号ＣＬＫに対して９０°の位相ずれを有する信号とした場合、図３Ｂの例においては、クロック信号ＣＬＫの立下りエッジのタイミングの一つである例えば時刻ｔ＝ｔ3においては、セレクト信号ＳＷが“Ｈｉｇｈ”であるので、４個のスイッチＳM1〜ＳM4のうち、上段側のスイッチＳM1は閉（ｏｎ）状態であり、かつ、リタイミングディジタル入力信号ＤMR-Aが“Ｈｉｇｈ”の状態にあるので、上段側のスイッチＳM1に直列接続されている下段側のスイッチＳM3も閉（ｏｎ）状態であり、結果として、電流信号ＩMが負荷抵抗ネットワーク（抵抗ラダー網）に流れることになる。
【００８７】
一方、クロック信号ＣＬＫの立ち上がりエッジのタイミングの一つである例えば時刻ｔ＝ｔ4においては、リタイミングディジタル入力信号ＤMR-Aが“Ｈｉｇｈ”の状態にあるので、下段側のスイッチＳM3は閉（ｏｎ）状態であるものの、セレクト信号ＳＷが“Ｌｏｗ”であり、下段側のスイッチＳM3に直列接続されている上段側のスイッチＳM1は開（ｏｆｆ）状態になる。
【００８８】
さらには、セレクト信号ＳＷの補相信号側の補相セレクト信号ＳＷＢは“Ｈｉｇｈ”であるので、４個のスイッチＳM1〜ＳM4のうち、上段側のスイッチＳM2は閉（ｏｎ）状態であるものの、リタイミングディジタル入力信号ＤMR-Bが“Ｌｏｗ”の状態にあり、上段側のスイッチＳM2に直列接続されている下段側のスイッチＳM4は開（ｏｆｆ）状態になる。したがって、図３Ｂに示すように、時刻ｔ＝ｔ4においては、電流信号ＩMは負荷抵抗ネットワーク（抵抗ラダー網）には流れないことになる。
【００８９】
以上のような動作によって、本来必要とする動作周波数の（１／２）の周波数のクロック信号ＣＬＫと補相クロック信号ＣＬＫＢとを用いるとともに、２個のＤフリップフロップＤ−ＦＦ（第Ｍ番目のディジタル入力信号ＤMに相当する第Ｍ番目の電流スイッチ・セルＣＳMの場合、ＤフリップフロップＤ−ＦＦMA，Ｄ−ＦＦMB）によって、２個のリタイミングディジタル入力信号ＤMR-A，ＤMR-Bとして分離された２個のハーフレート信号が生成される。
【００９０】
しかる後、生成された２個のハーフレート信号は、２並列・２直列の計４個のスイッチ（第Ｍ番目の電流スイッチ・セルＣＳMの場合、スイッチＳM1〜ＳM4）からなるそれぞれのスイッチ回路（第Ｍ番目のディジタル入力信号ＤMの場合、第Ｍ番目の電流スイッチ・セルＣＳMを構成するスイッチ回路）内においてフルレートの信号（本来必要とする動作周波数の信号）に多重化され、第Ｍ番目のディジタル入力信号ＤMに対応する１つの（負荷抵抗ネットワークに流れる）電流信号ＩMに変換されることになる。
【００９１】
つまり、本発明の第１の実施形態に係るディジタル／アナログ変換器ＤＡＣにおける図３Ａに示す電流スイッチ・セルＣＳMは、従来のディジタル／アナログ変換器ＤＡＣにおける図２６Ａのような電流スイッチ・セルＣＳMと比較して、（１／２）の周波数のクロック信号ＣＬＫによって従来のディジタル／アナログ変換器ＤＡＣと同一レートの（負荷抵抗ネットワークに流れる）電流信号ＩMを生成することができる。
【００９２】
以上のような本発明の第１の実施形態に係るディジタル／アナログ変換器ＤＡＣにおける図３Ａに示す電流スイッチ・セルＣＳMの動作について、整理して示すと、次の通りである。
【００９３】
（１）電流スイッチ・セルＣＳMは、ディジタル入力信号の各ビット毎に配置されており、例えば第Ｍ番目のディジタル入力信号ＤMの場合、２個ずつのラッチ機能を有するＤフリップフロップＤ−ＦＦMA，Ｄ−ＦＦMB、ディジタル入力信号ＤMのエッジトリガ例えば立ち上がりエッジトリガ方式によるリタイミングとサンプリングとに用いるクロック信号ＣＬＫと補相クロック信号ＣＬＫＢ、該クロック信号ＣＬＫ信号と同一の周波数であり、かつ、該クロック信号ＣＬＫ信号に対して０〜１８０°の範囲内の角度（理想は９０°）で位相がいずれかの方向にずれているセレクト信号ＳＷと補相セレクト信号ＳＷＢ、２個ずつの単位で直並列接続されている４個のスイッチＳM1〜ＳM4からなるスイッチ回路、該スイッチ回路に接続された電流源（なお、電流源の個数は１個の場合を示しているが、第２の実施形態として後述するように、２個であっても構わない）によって構成して、負荷抵抗ネットワーク（抵抗ラダー網）または単一の負荷抵抗に接続されている。
【００９４】
（２）クロック信号ＣＬＫ信号の周波数は、本来必要とする動作周波数（フルレート）の（１／２）の周波数すなわちハーフレートの周波数である。
【００９５】
（３）クロック信号ＣＬＫと補相クロック信号ＣＬＫＢとのエッジトリガ方式例えば立ち上がりエッジトリガにより、第Ｍ番目のディジタル入力信号ＤMを２個のリタイミングディジタル入力信号ＤMR-A、ＤMR-Bに分離する。
【００９６】
（４）２個ずつの単位で直並列接続されている４個のスイッチＳM1〜ＳM4からなるスイッチ回路は、２個のリタイミングディジタル入力信号ＤMR-A、ＤMR-Bと、セレクト信号ＳＷと補相セレクト信号ＳＷＢとによりそれぞれ駆動される。
【００９７】
（５）電流源からの電流ＩMまたは重み付けされた重み付け電流２MＩが負荷抵抗ネットワーク（抵抗ラダー網）または単一の負荷抵抗に供給される場合は、次の式が成立する場合である。
【００９８】
｛（ＤMR-A）HIGH  ＡＮＤ  （ＳＷ）HIGH｝
ｏｒ  ｛（ＤMR-B）HIGH  ＡＮＤ  （ＳＷＢ）HIGH｝
（６）電流ＩMまたは重み付けされた重み付け電流２MＩは、結果的に、クロック信号ＣＬＫと同一周波数のセレクト信号ＳＷと補相セレクト信号ＳＷＢとの双方のエッジタイミング例えば立ち上がりエッジタイミングでＯＮ／ＯＦＦされることになり、クロック信号ＣＬＫの２倍（ダブルレート）の周波数に相当するフルレートでＤ／Ａ変換された場合と等価のアナログ出力信号が出力されることになる。
【００９９】
なお、図３Ａに関する前述の説明においては、２個のデータ信号すなわち２個のハーフレート信号であるリタイミングディジタル入力信号ＤMR-A，ＤMR-B（ただし０≦Ｍ≦Ｎ−１）が、スイッチ回路を構成する４個のスイッチＳM1〜ＳM4のうち、上段側の２個のスイッチＳM1，ＳM2を駆動し、セレクト信号ＳＷ、補相セレクト信号ＳＷＢが、下段側の２個のスイッチＳM3，ＳM4を駆動する場合について説明した。
【０１００】
しかし、本発明は、かかる場合に限るものではなく、例えば、図４、図５、図６Ａ、図６Ｂに示すように、２個のデータ信号すなわち２個のハーフレート信号であるリタイミングディジタル入力信号ＤMR-A，ＤMR-B（ただし０≦Ｍ≦Ｎ−１）が、第１、第２のスイッチとして、下段側の２個のスイッチＳM3，ＳM4を駆動し、セレクト信号ＳＷ、補相セレクト信号ＳＷＢが、第３、第４のスイッチとして、上段側の２個のスイッチＳM1，ＳM2を駆動する場合であっても、全く同様の動作を実現することが可能である。
【０１０１】
ここで、図４は、本発明に係るディジタル／アナログ変換器ＤＡＣの第１の実施形態の回路構成のさらに異なる例を示すブロック構成図であり、図１に示すディジタル／アナログ変換器ＤＡＣの変形例を示している。図４に示すディジタル／アナログ変換器ＤＡＣは、図１に示すディジタル／アナログ変換器ＤＡＣの場合とは異なり、前述のように、２個のハーフレート信号であるリタイミングディジタル入力信号ＤMR-A，ＤMR-B（ただし０≦Ｍ≦Ｎ−１）が、下段側の２個のスイッチＳM3，ＳM4を駆動し、セレクト信号ＳＷ、補相セレクト信号ＳＷＢが、上段側の２個のスイッチＳM1，ＳM2を駆動するブロック構成となっている。
【０１０２】
また、図５は、本発明に係るディジタル／アナログ変換器ＤＡＣの第１の実施形態の回路構成のさらに異なる例を示すブロック構成図であり、図２に示すディジタル／アナログ変換器ＤＡＣの変形例を示している。ここで、図５に示すディジタル／アナログ変換器ＤＡＣは、図２に示すディジタル／アナログ変換器ＤＡＣの場合とは異なり、前述のように、２個のハーフレート信号であるリタイミングディジタル入力信号ＤMR-A，ＤMR-B（ただし０≦Ｍ≦Ｎ−１）が、下段側の２個のスイッチＳM3，ＳM4を駆動し、セレクト信号ＳＷ、補相セレクト信号ＳＷＢが、上段側の２個のスイッチＳM1，ＳM2を駆動するブロック構成となっている。
【０１０３】
また、図６Ａおよび図６Ｂは、図４および図５に示す本発明の第１の実施形態のさらに異なる構成例に係るディジタル／アナログ変換器ＤＡＣを構成する電流スイッチ・セルの動作を説明するための模式図であり、図３Ａおよび図３Ｂに示す電流スイッチ・セルの変形例を示している。図６Ａは、Ｎ個の電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1のうち、第Ｍ番目の電流スイッチ・セルＣＳMの回路構成を示し、図６Ｂは、図６Ａに示す第Ｍ番目の電流スイッチ・セルＣＳMの各部における信号波形を示している。
【０１０４】
なお、図６Ｂの信号波形は、図３Ｂの場合と同様であり、ここでの重複する説明は省略する。また、図６Ａに示す電流スイッチ・セルＣＳMは、図３Ａに示す電流スイッチ・セルの場合とは異なり、前述のように、２個のハーフレート信号であるリタイミングディジタル入力信号ＤMR-A，ＤMR-Bが、第１、第２のスイッチとして、下段側の２個のスイッチＳM3，ＳM4を駆動し、セレクト信号ＳＷ、補相セレクト信号ＳＷＢが、第３、第４のスイッチとして、上段側の２個のスイッチＳM1，ＳM2を駆動するブロック構成となっている。
【０１０５】
また、図３Ａや図６Ａに示す電流スイッチ・セルＣＳMの回路において、スイッチ回路を構成する４個のスイッチＳM1〜ＳM4をトランジスタ回路によって構成しても良く、かかる場合には、スイッチ回路の４個のスイッチＳM1〜ＳM4それぞれを構成するスイッチング素子として、パイポーラトランジスタを用いても良いし、あるいは、ＦＥＴ（Field  Effect  Transistor：電界効果トランジスタ）を用いても良い。
【０１０６】
次に、前述の図３Ａや図６Ａのような電流スイッチ・セルＣＳMを用いて構成された図１、図２および図４、図５に示す本発明の第１の実施形態に係るディジタル／アナログ変換器ＤＡＣの全体のＤ／Ａ（Digital-to-Analog）変換動作の概要について、図７の模式図に基づいてさらに説明する。ここで、図７は、本発明の第１の実施形態に係るディジタル／アナログ変換器ＤＡＣとして３ビット構成の場合を例にとってディジタル／アナログ変換器ＤＡＣ全体の動作を説明するための模式図であり、図２７に示した模式図の場合と同様、３ビットのディジタル入力信号Ｄ0（ＬＳＢ側），Ｄ1，Ｄ2（ＭＬＢ側）に応じたアナログ出力信号Ｖｏｕｔが生成されていることを示している。
【０１０７】
なお、図７には表示していないが、３ビットのディジタル入力信号Ｄ0，Ｄ1，Ｄ2それぞれに対応して、２個ずつのＤフリップフロップＤ−ＦＦ群（Ｄ−ＦＦ0A＆Ｄ−ＦＦ0B、Ｄ−ＦＦ1A＆Ｄ−ＦＦ1B、Ｄ−ＦＦ2A＆Ｄ−ＦＦ2B）、スイッチ回路の４個ずつのスイッチＳ01〜Ｓ04、Ｓ11〜Ｓ14、Ｓ21〜Ｓ24、電流源からなる電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2が３個設けられている。図７には、電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2のうち、２個ずつのＤフリップフロップＤ−ＦＦ群（Ｄ−ＦＦ0A＆Ｄ−ＦＦ0B、Ｄ−ＦＦ1A＆Ｄ−ＦＦ1B、Ｄ−ＦＦ2A＆Ｄ−ＦＦ2B）は示しているが、残りのスイッチ回路の４個ずつのスイッチＳ01〜Ｓ04、Ｓ11〜Ｓ14、Ｓ21〜Ｓ24、電流源については、負荷側の抵抗ラダー網とともに、Ｄ／Ａ変換動作を行うＤＡＣコア回路１０として図１、図２、図４、図５とは異なる形式で表示している。
【０１０８】
図７において、まず、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2がディジタル／アナログ変換器ＤＡＣに入力される。ただし、３ビットのディジタル入力信号Ｄ0，Ｄ1，Ｄ2は、外部からの信号であり、３ビットのデータ間には、一般に、図７に示すように、多少なりとも時間軸上でのずれが存在する。
【０１０９】
そこで、３ビットのディジタル入力信号Ｄ0，Ｄ1，Ｄ2は、本来必要とする動作周波数の（１／２）の周波数つまり従来のディジタル／アナログ変換器ＤＡＣで必要であったクロック周波数の（１／２）の周波数のクロック信号ＣＬＫの立ち上がりエッジ（図７中△マークのタイミング）、および、補相クロック信号ＣＬＫＢの立ち上がりエッジ（＝クロック信号ＣＬＫの立下りエッジ：図７中○マークのタイミング）において、対応する２個ずつのＤフリップフロップＤ−ＦＦ群（Ｄ−ＦＦ0A＆Ｄ−ＦＦ0B、Ｄ−ＦＦ1A＆Ｄ−ＦＦ1B、Ｄ−ＦＦ2A＆Ｄ−ＦＦ2B）によって時間軸上のずれがない形にリタイミングされる同時に、２個ずつのハーフレート信号として分離される。
【０１１０】
その結果、２個ずつのＤフリップフロップＤ−ＦＦ群からは、３ビットのディジタル入力信号Ｄ0，Ｄ1，Ｄ2それぞれが分離された２個ずつのハーフレート信号として、２個ずつのリタイミングディジタル入力信号Ｄ0R-A＆Ｄ0R-B（ＬＳＢ側）、Ｄ1R-A＆Ｄ1R-B、Ｄ2R-A＆Ｄ2R-B（ＭＳＢ側）が出力されて、セレクト信号ＳＷおよび補相セレクト信号ＳＷＢが供給されているＤＡＣコア回路１０内のスイッチ回路に入力される。
【０１１１】
しかる後、図３Ａおよび図３Ｂにおいて前述したような電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2それぞれの動作を行うことにより、２個ずつのハーフレート信号であるリタイミングディジタル入力信号Ｄ0R-A＆Ｄ0R-B、Ｄ1R-A＆Ｄ1R-B、Ｄ2R-A＆Ｄ2R-Bおよびセレクト信号ＳＷおよび補相セレクト信号ＳＷＢによって、ＤＡＣコア回路１０の内部に設けられている各スイッチ回路を構成する４個ずつのスイッチＳ01〜Ｓ04、Ｓ11〜Ｓ14、Ｓ21〜Ｓ24が駆動されて、電流源から供給される電流が負荷（図７の例では、負荷抵抗ネットワーク）側に流れることにより、フルレートの信号に多重化されるとともに、所望の電流加算処理（バイナリの重み電流生成）が実行されて、リタイミングディジタル入力信号Ｄ0R-A＆Ｄ0R-B、Ｄ1R-A＆Ｄ1R-B、Ｄ2R-A＆Ｄ2R-Bの各ビットに応じて電流の重み付けが行われ、最終的に、図７に示すように、ディジタル入力信号号Ｄ0，Ｄ1，Ｄ2に対応した８レベル（＝２3）のアナログ出力信号Ｖｏｕｔ（電圧）が生成されて、出力される。
【０１１２】
以上のように、本発明の第１の実施形態に係るディジタル／アナログ変換器ＤＡＣは、従来のディジタル／アナログ変換器ＤＡＣと比較して、（１／２）の周波数のクロック信号ＣＬＫによって従来のディジタル／アナログ変換器ＤＡＣと同一のＤ／Ａ（Digital-to-Analog）変換動作速度を達成することができる。
【０１１３】
また、図３Ａに示す本電流スイッチ・セルは、図８に示すような回路構成とすることによって、差動ディジタル入力信号を入力して差動アナログ出力信号を出力する差動回路つまり差動ディジタル／アナログ変換器ＤＡＣとして実現することも可能である。図８は、本発明の第１の実施形態に係るディジタル／アナログ変換器ＤＡＣを構成する電流スイッチ・セルを差動回路として形成する場合のブロック構成の一例を示すブロック構成図である。ここで、該電流スイッチ・セルのスイッチ回路を、差動ディジタル入力信号をクロックＣＬＫ信号、補相クロック信号ＣＬＫＢにより二つに分離してリタイミングした２個の差動ハーフレート信号によってそれぞれ駆動される２個の差動スイッチ回路として構成し、かつ、２個の該差動スイッチ回路それぞれを、トランジスタ対からなる差動増幅回路によって構成している例を示している。
【０１１４】
図８に示すように、差動回路を形成する電流スイッチ・セルＣＳMは、差動ディジタル入力信号の正相信号である正相側ディジタル入力信号ＤMと補相信号である補相側ディジタル入力信号ＤMＢとをクロック信号ＣＬＫ、補相クロック信号ＣＬＫＢによってそれぞれラッチして、２個の差動ハーフレート信号（リタイミングディジタル入力信号（第１の差動ハーフレート信号）ＤMR-Aとその補相リタイミングディジタル入力信号（第１の差動ハーフレート信号）ＤMR-AＢ、および、リタイミングディジタル入力信号（第２の差動ハーフレート信号）ＤMR-Bとその補相リタイミングディジタル入力信号（第２の差動ハーフレート信号）ＤMR-BＢ）に分離してリタイミングして出力する２個の差動入出力用のＤフリップフロップＤ−ＦＦMA，Ｄ−ＦＦMBを備えている。
【０１１５】
また、２個ずつを単位として直並列接続される４個のスイッチＳM1〜ＳM4から構成されるスイッチ回路として、２個の差動ハーフレート信号（リタイミングディジタル入力信号ＤMR-Aとその補相リタイミングディジタル入力信号ＤMR-AＢ、および、リタイミングディジタル入力信号ＤMR-Bとその補相リタイミングディジタル入力信号ＤMR-BＢ）それぞれにより駆動される第１、第２のスイッチを、２個の差動スイッチ回路として構成し、かつ、２個の差動スイッチ回路を、トランジスタ対ＱM1-1，ＱM1-2からなる正相側差動増幅回路ＳMA、トランジスタ対ＱM2-1，ＱM2-2からなる補相側差動増幅回路ＳMBにより構成する一方、セレクト信号ＳＷ、補相セレクト信号ＳＷＢによりそれぞれ駆動される第３、第４のスイッチを、１個ずつのトランジスタＱM3，ＱM4により構成している。ここで、第３、第４のスイッチを構成するそれぞれのトランジスタＱM3，ＱM4のコレクタを、第１、第２のスイッチをそれぞれ構成する正相側差動増幅回路ＳMA、トランジスタ対ＱM2-1，ＱM2-2のトランジスタ対ＱM1-1，ＱM1-2、ＱM2-1，ＱM2-2のそれぞれのエミッタ側に接続して、それぞれのスイッチを直列接続している。
【０１１６】
さらに、負荷側も、正相信号に応じた電流を流す正相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMA、補相信号に応じた電流を流す補相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMBの２個の負荷群によって構成し、スイッチ回路の４個のスイッチＳM1〜ＳM4のうち、下段側のスイッチＳM3，ＳM4を構成するトランジスタＱM3，ＱM4には、正相電流信号ＩM、補相電流信号ＩMＢを正相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMA、補相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMBそれぞれに流すための電流源が接続されている。
【０１１７】
なお、正相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMAは、スイッチ回路の４個のスイッチＳM1〜ＳM4のうち、上段側のスイッチＳM1，ＳM2を構成する正相側差動増幅回路ＳMA、補相側差動増幅回路ＳMBそれぞれの正相側リタイミングディジタル入力信号ＤMR-A，ＤMR-Bにより駆動されるトランジスタＱM1-1，ＱM2-1に接続され、一方、補相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMBは、上段側の正相側差動増幅回路ＳMA、補相側差動増幅回路ＳMBそれぞれの補相側リタイミングディジタル入力信号ＤMR-AＢ，ＤMR-BＢにより駆動されるトランジスタＱM1-2，ＱM2-2に接続される。
【０１１８】
次に、図８に示す差動電流スイッチ・セルＣＳMの動作について以下に説明する。本差動電流スイッチ・セルＣＳMに入力される第Ｍビット目の差動ディジタル入力信号ＤMおよびその補相信号ＤMＢは、従来のディジタル／アナログ変換器ＤＡＣにおいて必要であつたクロック周波数の（１／２）の周波数のクロック信号ＣＬＫの立ち上がりエッジ、および、補相クロック信号ＣＬＫＢの立ち上がりエッジ（＝クロック信号ＣＬＫの立下りエッジ）において、２個の差動入出力用のＤフリップフロップＤ−ＦＦMA，Ｄ−ＦＦMBによってそれぞれリタイミングされると同時に分離される。
【０１１９】
その結果、２個の差動入出力用のＤフリップフロップＤ−ＦＦMA，Ｄ−ＦＦMBからは差動ディジタル入力信号ＤMおよびその補相信号ＤMＢの情報がそれぞれで２個ずつに分離された合計４個のハーフレート信号つまり２個の差動ハーフレート信号（リタイミングディジタル入力信号ＤMR-Aとその補相リタイミングディジタル入力信号ＤMR-AＢ、および、リタイミングディジタル入力信号ＤMR-Bとその補相リタイミングディジタル入力信号ＤMR-BＢ）が生成される。
【０１２０】
そして、２個の差動ハーフレート信号であるリタイミングディジタル入力信号ＤMR-Aとその補相リタイミングディジタル入力信号ＤMR-AＢ、および、リタイミングディジタル入力信号ＤMR-Bとその補相リタイミングディジタル入力信号ＤMR-BＢによって、スイッチ回路を構成する４個のスイッチＳM1〜ＳM4のうち、上段側のスイッチＳM1およびＳM2の機能を担う正相側差動増幅回路ＳMAおよび補相側差動増幅回路ＳMBそれぞれを構成するトランジスタ対ＱM1-1、ＱM1-2およびトランジスタ対ＱM2-1、ＱM2-2をそれぞれ駆動する。
【０１２１】
一方、この状態において、第Ｍ番目の電流スイッチ・セルＣＳM内のスイッチ回路を構成する４個のスイッチＳM1〜ＳM4のうち、下段側に位置する２個のスイッチＳM3，ＳM4に相当するトランジスタＱM3，ＱM4には、クロック信号ＣＬＫと同一周波数であり、かつ、位相がいずれかの方向にずれたセレクト信号ＳＷおよび該セレクト信号ＳＷの補相信号である補相セレクト信号ＳＷＢが入力されており、下段側の２個のスイッチＳM3，ＳM4つまりトランジスタＱM3，ＱM4のｏｎ状態、ｏｆｆ状態を決定している。
【０１２２】
この結果、セレクト信号ＳＷ、補相セレクト信号ＳＷＢによってトランジスタＱM3、ＱM4がｏｎ状態になると、正相側のディジタル入力信号ＤMに対応する正相電流信号ＩMが、正相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMAに流れ、補相側のディジタル入力信号ＤMＢに対応する補相電流信号ＩMＢが、補相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMBに流れることになる。
【０１２３】
よって、図８のような差動電流スイッチ・セルＣＳMを図１および図２に示すディジタル／アナログ変換器ＤＡＣのすべての電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1に適用すれば、ディジタル入力信号の全ビットについて差動動作を行う差動ディジタル／アナログ変換器ＤＡＣを実現することができる。
【０１２４】
また、図８の回路構成のうち、４個のスイッチＳM1〜ＳM4のうち上下のスイッチとそれぞれのスイッチを駆動する信号を入れ替えて、２個の差動ハーフレート信号（リタイミングディジタル入力信号ＤMR-Aとその補相リタイミングディジタル入力信号ＤMR-AＢ、および、リタイミングディジタル入力信号ＤMR-Bとその補相リタイミングディジタル入力信号ＤMR-BＢ（ただし０≦Ｍ≦Ｎ−１））が、下段側の２個のスイッチＳM3，ＳM4として配置した正相側差動増幅回路ＳMAおよび補相側差動増幅回路ＳMBそれぞれを駆動し、セレクト信号ＳＷ、補相セレクト信号ＳＷＢが、上段側の２個のスイッチＳM1，ＳM2として配置したトランジスタＱM3、ＱM4を駆動するようにしても良い。
【０１２５】
かくのごとく、スイッチ回路を構成する４個のスイッチＳM1〜ＳM4のうち上下のスイッチとそれぞれのスイッチを駆動する信号を入れ替えた差動電流スイッチ・セルを図１、図２あるいは図４、図５等に示すディジタル／アナログ変換器ＤＡＣのすべての電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1に適用すれば（図４および図５のスイッチ回路に適用する場合は、図８に示す差動電流スイッチ・セルＣＳMのスイッチ回路を構成する４個のスイッチＳM1〜ＳM4のうち、上段側と下段側とを入れ替えて適用すれば）、ディジタル入力信号の全ビットについて差動動作を行う差動ディジタル／アナログ変換器ＤＡＣを実現することができ、アナログ出力信号の線形性（品質）をさらに改善することができる。
【０１２６】
なお、図８に示す差動電流スイッチ・セルＣＳMの回路においては、スイッチ回路の４個のスイッチＳM1〜ＳM4それぞれを構成するスイッチング素子として、パイポーラトランジスタを用いている構成例を示しているが、本発明においては、バイポーラトランジスタに限るわけではなく、電流のスイッチング機能を実現することができる素子であれば、如何なる素子であっても良い。例えば、ＦＥＴ（Field  Effect  Transistor：電界効果トランジスタ）を用いても、前述と同様の機能を実現することが可能である。
【０１２７】
また、本第１の実施形態に係る電流スイッチ・セル、本第１の実施形態に係るディジタル／アナログ変換器ＤＡＣにおいて、ＤフリップフロップＤ−ＦＦMA，Ｄ−ＦＦMB（０≦Ｍ≦Ｎ−１）とスイッチ回路（スイッチＳM1〜ＳM4）との間に、２個の波形整形用のバッファ回路を１つずつ接続することによって、スイッチ駆動用のデータ波形つまりハーフレート信号であるリタイミングディジタル入力信号ＤMR-A，ＤMR-Bの品質を向上させることができ、スイッチ駆動波形に起因するアナログ出力信号Ｖｏｕｔの信号波形の劣化（データフィードスルー等）を抑圧することが可能となる。
【０１２８】
例えば、電流スイッチ・セルとして図８に示すような差動電流スイッチ・セルＣＳMの回路構成を採用する場合、図９に示すような多段の波形整形回路（例えば差動増幅回路）を備えた波形整形用バッファ回路５を、差動電流スイッチ・セルＣＳM内に導入することによって、図１０Ａおよび図１０Ｂに示すように、ＤフリップフロップＤ−ＦＦの出力波形に存在するクロックノイズ等をうまく除去することができ、アナログ出力信号Ｖｏｕｔの信号波形の品質を効果的に向上させることができる。
【０１２９】
ここに、図９は、本発明の第１の実施形態に係るディジタル／アナログ変換器ＤＡＣの電流スイッチ・セルＣＳMを構成するＤフリップフロップＤ−ＦＦMA，Ｄ−ＦＦMBとスイッチ回路のスイッチＳM1〜ＳM4との間に挿入する波形整形用バッファ回路の回路構成の一例を示す回路図であり、該電流スイッチ・セルとして、差動電流スイッチ・セルＣＳMを用いる場合における波形整形用バッファ回路の具体的な回路構成を一例として示している。
【０１３０】
図９に示す波形整形用バッファ回路５は、多段（図９の場合は２段）の波形整形回路（差動増幅回路）から構成されており、第１段目の波形整形回路（差動増幅回路）は、トランジスタ対ＱBM1-1，ＱBM1-2と電流源Ｉ1とからなり、第２段目の波形整形回路（差動増幅回路）は、トランジスタ対ＱBM3-1，ＱBM3-2と電流源Ｉ3とからなり、第１段目の波形整形回路と第２段目の波形整形回路とは、トランジスタＱBM2-1，ＱBM2-2と電流源Ｉ2-1，Ｉ2-2とからなる２個のエミッタフォロアを介してそれぞれ接続されている。
【０１３１】
図９に示す波形整形用バッファ回路５において、電流スイッチ・セルＣＳMを構成するＤフリップフロップＤ−ＦＦから出力される差動リタイミングディジタル入力信号ＤMR-A−ｉｎ，ＤMR-B−ｉｎは、第１段目の波形整形回路（差動増幅回路）を構成するトランジスタ対ＱBM1-1，ＱBM1-2に入力されて、波形整形がなされた後、エミッタフォロアを構成するトランジスタＱBM2-1，ＱBM2-2を介して、第２段目の波形整形回路（差動増幅回路）を構成するトランジスタ対ＱBM3-1，ＱBM3-2に入力される。しかる後、第２段目の波形整形回路（差動増幅回路）において、さらに波形整形がなされた後、波形整形された差動リタイミングディジタル出力信号ＤMR-A−ｏｕｔ，ＤMR-B−ｏｕｔとして出力される。
【０１３２】
また、図１０Ａおよび図１０Ｂは、図９に示す波形整形用バッファ回路５の入力信号波形と出力信号波形とを示す波形図である。より詳しくは、図１０Ａは、差動リタイミングディジタル入力信号ＤMR-A−ｉｎ，ＤMR-B−ｉｎのうち、正相側のリタイミングディジタル入力信号ＤMR-A−ｉｎの信号波形を示し、図１０Ｂは、差動リタイミングディジタル出力信号ＤMR-A−ｏｕｔ，ＤMR-B−ｏｕｔのうち、正相側のリタイミングディジタル出力信号ＤMR-A−ｏｕｔの信号波形を示している。図１０Ａおよび図１０Ｂに示すように、図９に示すような波形整形用バッファ回路５を用いることによって、入力信号波形に含まれているノイズ成分を除去し、充分に波形整形がなされた出力信号波形を得ることができることが分かる。
【０１３３】
なお、電流スイッチ・セルを構成するＤフリップフロップＤ−ＦＦとスイッチ回路との間に図９に示すような波形整形用バッファ回路５を挿入することは、図８の場合のような差動電流スイッチ・セルの場合に限るものではなく、図３Ａや図６Ａに示すような単相の電流スイッチ・セルに適用するようにしても、もちろん、同様の効果が得られる。
【０１３４】
さらに、電流スイッチ・セルとして図８に示すような差動電流スイッチ・セルの回路構成を採用する場合、図１１のような回路構成としても良い。図１１は、本発明の第１の実施形態に係るディジタル／アナログ変換器ＤＡＣを構成する電流スイッチ・セルを差動回路として形成する場合のブロック構成の他の例を示すブロック構成図であり、図８の差動電流スイッチ・セルの場合とは異なり、差動電流スイッチ・セルＣＳMを構成する各トランジスタのエミッタに縮退抵抗を接続した回路構成としている。
【０１３５】
図１１に示すように、差動電流スイッチ・セルＣＳMを構成するスイッチ回路の４個のスイッチＳM1〜ＳM4のうち、上段側のスイッチＳM1およびＳM2の機能を担う正相側差動増幅回路ＳMAおよび補相側差動増幅回路ＳMBそれぞれを構成するトランジスタ対ＱM1-1，ＱM1-2およびトランジスタ対ＱM2-1，ＱM2-2のそれぞれのエミッタには、縮退抵抗ＲM1-1，ＲM1-2および縮退抵抗ＲM2-1，ＲM2-2を接続し、下段側の２個のスイッチＳM3，ＳM4として機能するトランジスタＱM3、ＱM4のそれぞれのエミッタには、縮退抵抗ＲM3，ＲM4を接続している。
【０１３６】
かくのごとく、差動電流スイッチ・セルＣＳM内のスイッチ回路の４個のスイッチＳM1〜ＳM4を構成する各トランジスタのエミッタに縮退抵抗を接続することにより、電流スイッチング時のアナログ出力波形に現れるオーバシュート等を抑圧することができるという効果が得られる。
【０１３７】
なお、電流スイッチ・セルＣＳM内のスイッチ回路のスイッチＳM1〜ＳM4を構成する各トランジスタのエミッタに図１１に示すような縮退抵抗を接続することは、図８の場合のような差動電流スイッチ・セルの場合に限るものではなく、図３Ａや図６Ａに示すような単相の電流スイッチ・セルに適用するようにしても、もちろん、同様の効果が得られる。
【０１３８】
また、カレント・ステアリング型（電流加算型）のディジタル／アナログ変換器ＤＡＣの回路構成としては、図１や図２に示したように、Ｎビットのバイナリコードからなるディジタル入力信号Ｄ0(ＬＳＢ側)，Ｄ1，Ｄ2，…，ＤN-1(ＭＳＢ側)を、そのまま、２×Ｎ個のＤフリップフロップＤ−ＦＦ0A，Ｄ−ＦＦ0B，Ｄ−ＦＦ1A，Ｄ−ＦＦ1B，Ｄ−ＦＦ2A，Ｄ−ＦＦ2B，…，Ｄ−ＦＦ(N-1)A，Ｄ−ＦＦ(N-1)B（Ｄ−ＦＦ：ラッチ機能を有する回路）に入力するのではなく、各ビットごとに重み付けがなされたバイナリコードからなるＮビットのディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1のうち、一部（例えば上位Ｍビット）のビットまたはすべてのビットを、各ビットの重みがない温度計・コードにデコードした後、ＤフリップフロップＤ−ＦＦに入力するような回路構成を採用しても良い。
【０１３９】
ここで、図１２は、カレント・ステアリング型（電流加算型）のディジタル／アナログ変換器ＤＡＣの回路構成として、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1のうち、一部のビット例えば上位Ｍビットを温度計・コードに変換してＤフリップフロップＤ−ＦＦに入力する場合のブロック構成を示すブロック構成図であり、図２４に示した従来のカレント・ステアリング型（電流加算型）のディジタル／アナログ変換器ＤＡＣの変形例として示している。
【０１４０】
図１２に示すように、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1のうち、温度計・コードに変換しない下位（Ｎ−Ｍ）ビットについては、図２４の回路構成と同様に、ディジタル入力信号Ｄ0，Ｄ1，…，Ｄ(N-M)をラッチしてリタイミングする（Ｎ−Ｍ）個のＤフリップフロップＤ−ＦＦ0，Ｄ−ＦＦ1，…，Ｄ−ＦＦ(N-M)と、各ＤフリップフロップＤ−ＦＦから出力されるリタイミングディジタル入力信号により駆動される（Ｎ−Ｍ）個のスイッチ回路すなわちスイッチＳ0，Ｓ1，…，Ｓ(N-M)と、を備えている。
【０１４１】
さらに、図１２に示すように、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1のうち、上位Ｍビットについては、図２４の回路構成とは異なり、重みがない温度計・コードにデコードするデコーダ１１を備え、該デコーダ１１によってデコードされた２Mビットの温度計・コードの入力信号をラッチしてリタイミングするためのＤフリップフロップＤ−ＦＦとして、２M個のＤフリップフロップＤ−ＦＦ(N-M)+1，Ｄ−ＦＦ(N-M)+2，…，Ｄ−ＦＦ(N-M)+2Mと、２M個のリタイミングされた温度計・コードによって駆動される２M個のスイッチ回路すなわちスイッチＳ (N-M)+1，Ｓ(N-M)+2，…，Ｓ(N-M)+2Mと、を備えている。
【０１４２】
ここで、下位（Ｎ−Ｍ）ビット、上位Ｍビットのいずれについても、ＤフリップフロップＤ−ＦＦL（０≦Ｌ≦（Ｎ−Ｍ）＋２M）とスイッチ回路すなわちスイッチＳLと電流源とからなる各電流スイッチ・セルＣＳLの回路構成を、例えば、本第１の実施形態の図３Ａや図６Ａや図８に示すような回路構成に置換し、本来必要とする動作周波数の（１／２）の周波数のクロック信号ＣＬＫ、補相クロック信号ＣＬＫＢ、セレクト信号ＳＷ、補相セレクト信号ＳＷＢを用いてタイミング制御するようにすれば、本第１の実施形態と同様の効果が得られることは自明のことである。
【０１４３】
一方、図１３は、カレント・ステアリング型（電流加算型）のディジタル／アナログ変換器ＤＡＣの回路構成として、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1のすべてのビットを温度計・コードに変換してＤフリップフロップＤ−ＦＦに入力する場合のブロック構成を示すブロック構成図であり、図２４に示した従来のカレント・ステアリング型（電流加算型）のディジタル／アナログ変換器ＤＡＣのさらに異なる変形例として示している。
【０１４４】
図１３に示すように、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1のすべてのビットについて、図２４の回路構成とは異なり、重みがない温度計・コードにデコードするデコーダ１２を備え、該デコーダ１２によってデコードされた（２N−１）ビットの温度計・コードの入力信号をラッチしてリタイミングするためのＤフリップフロップＤ−ＦＦとして、（２N−１）個のＤフリップフロップＤ−ＦＦ0，Ｄ−ＦＦ1，Ｄ−ＦＦ2，…，Ｄ−ＦＦ(2N-1)と、（２N−１）個のリタイミングされた温度計・コードによって駆動される（２N−１）個のスイッチ回路すなわちスイッチＳ0，Ｓ1，Ｓ2，…，Ｓ(2N-1)と、を備えている。
【０１４５】
ここで、ＤフリップフロップＤ−ＦＦL（０≦Ｌ≦２N−１）とスイッチ回路すなわちスイッチＳLと電流源とからなる各電流スイッチ・セルＣＳLの回路構成を、図１２の場合の説明と同様に、例えば、本第１の実施形態の図３Ａや図６Ａや図８に示すような回路構成に置換し、本来必要とする動作周波数の（１／２）の周波数のクロック信号ＣＬＫ、補相クロック信号ＣＬＫＢ、セレクト信号ＳＷ、補相セレクト信号ＳＷＢを用いてタイミング制御するようにすれば、本第１の実施形態と同様の効果が得られることは自明のことである。
【０１４６】
なお、図１２や図１３に示すように、Ｎビットのバイナリコードからなるディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1の一部またはすべてのビットを、デコーダ１１やデコーダ１２を用いて温度計・コードに変換した後、ＤフリップフロップＤ−ＦＦL、スイッチ回路すなわちスイッチＳLからなる電流スイッチ・セルへ入力する回路構成においては、重みがない温度計・コードを用いるため、ＤフリップフロップＤ−ＦＦL、スイッチ回路すなわちスイッチＳL、電流源の個数が増え、出力ノード側に見える容量成分も増加してしまう。
【０１４７】
このため、従来技術として示した図２４や図２５のディジタル／アナログ変換器ＤＡＣのように、Ｎビットのバイナリコードからなるディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1をそのまま電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1に入力する回路構成に比し、Ｄ／Ａ（Digital-to-Analog）変換の速度性能が劣化してしまう。しかし、Ｄ／Ａ変換後のアナログ出力信号には大きなグリッチが生じ難い回路構成となっているので、線形性が良い回路構成として良く利用されている回路構成でもある。
【０１４８】
したがって、図１２や図１３に示すディジタル／アナログ変換器ＤＡＣの電流スイッチ・セルを構成する回路部を、前述のように、本第１の実施形態における図３Ａや図６Ａや図８に示す電流スイッチ・セルによって置換することにすれば、図２４や図２５の従来のディジタル／アナログ変換器ＤＡＣにおいて問題点であったＤ／Ａ（Digital-to-Analog）変換の速度性能について、大幅に改善することができるとともに、図３Ａや図６Ａや図８に示す電流スイッチ・セルを適用した図１、図２、図４、図５のような単相信号用のディジタル／アナログ変換器ＤＡＣやあるいは差動信号用のディジタル／アナログ変換器ＤＡＣよりも、線形性が良好なアナログ出力信号を生成することができる。
【０１４９】
（本第１の実施形態の効果）
本発明の第１の実施形態に係る電流スイッチ・セルＣＳおよびディジタル／アナログ変換器ＤＡＣによれば、以下のごとき効果を奏することができる。
【０１５０】
本発明の第１の実施形態に係る電流スイッチ・セルＣＳおよびディジタル／アナログ変換器ＤＡＣは、ディジタル入力信号をリタイミングディジタル入力信号として所望する動作周波数の（１／２）の周波数のクロック信号ＣＬＫおよび補相クロック信号ＣＬＫＢにより、所要の周波数の（１／２）の周波数の２個のハーフレート信号に分離する動作を可能としているので、外部から供給するクロック周波数に対して２倍のレートのＤ／Ａ（Digital-to-Analog）変換速度を達成することができる。つまり、本発明の第１の実施形態に係るディジタル／アナログ変換器ＤＡＣは、従来のディジタル／アナログ変換器ＤＡＣと比較して、クロック信号系に対する速度・帯域要求が緩和されており、変換速度性能の制限要因であったリタイミング精度を確保し易く、それ故、より一層高速なＤ／Ａ変換動作を実現することができる。
【０１５１】
なお、本発明の第１の実施形態に係るディジタル／アナログ変換器ＤＡＣにおいては、ディジタル入力信号をラッチした後リタイミングして出力するＤフリップフロップＤ−ＦＦによって、該ディジタル入力信号が２個のハーフレート信号に分離されるため、ＤフリップフロップＤ−ＦＦからスイッチ回路までのディジタル信号の配線系の帯域要求も緩和されており、ディジタル／アナログ変換器ＤＡＣの回路レイアウト上、ディジタル信号の配線の引回しの自由度を増やすことができる。
【０１５２】
さらに、分離されて出力される前記ハーフレート信号は、電流スイッチ・セルＣＳ内においてセレクト信号によって多重化されるため、該セレクト信号の供給タイミングが正確に与えられてさえいれば、ハーフレート信号間の多少のスキュー（時間軸上でのずれ）も許容することができる。ちなみに、電流スイッチ・セルＣＳ自体は大規模なものでなく、回路レイアウトとしても小面積で実現することができるため、スイッチ回路に供給するセレクト信号のタイミング調整についても比鼓的容易に行うことができる。
【０１５３】
一方、本発明の第１の実施形態に係る電流スイッチ・セルＣＳおよびディジタル／アナログ変換器ＤＡＣにおいては、従来の電流スイッチ・セルＣＳおよびディジタル／アナログ変換器ＤＡＣに比べて、電流スイッチ・セルＣＳ内のＤフリップフロップＤ−ＦＦおよびスイッチ回路すなわちスイッチの個数が増加することになるが、インターリーブ方式のディジタル／アナログ変換器ＤＡＣと比較すると、ＤフリップフロップＤ−ＦＦおよびスイッチの個数の増加は、遥かに少ない個数に抑えられており、小型化が可能であり、かつ、消費電力の増大も抑えられている。同じＤ／Ａ変換速度で比較した場合、本発明の第１の実施形態に係る電流スイッチ・セルＣＳおよびディジタル／アナログ変換器ＤＡＣによれば、消費電力を従来の７５％以下に抑えることができる。
【０１５４】
また、本発明の第１の実施形態に係る電流スイッチ・セルＣＳおよびディジタル／アナログ変換器ＤＡＣにおいては、インターリーブ方式のディジタル／アナログ変換器ＤＡＣにおいて問題となっていた各サブディジタル／アナログ変換器ＳＤＡＣ間の特性の差異やミキサの非線形特性等に起因するアナログ出力信号の品質（線形性）劣化も、そもそも生じることはない。
【０１５５】
ここで、本発明の第１の実施形態に係る電流スイッチ・セルＣＳおよびディジタル／アナログ変換器ＤＡＣの効果についてさらに具体的に説明する。図１４は、本発明の第１の実施形態に係るディジタル／アナログ変換器ＤＡＣの変換速度性能のシミュレーション結果を示すグラフであり、図１のブロック構成をベースにした本発明の第１の実施形態に係るディジタル／アナログ変換器ＤＡＣにおける変換速度性能のシミュレーション結果を、図２４のブロック構成をベースにした従来のディジタル／アナログ変換器ＤＡＣと比較して示している。
【０１５６】
なお、図１４に示すシミュレーション結果は、回路シミュレーションとして汎用的なＳＰＩＣＥ（Simulation  Program  with  Integrated  Circuit  Emphasis）を用いて行った結果である。また、従来のディジタル／アナログ変換器ＤＡＣおよび本発明によるディジタル／アナログ変換器ＤＡＣは、いずれも、６ビットのディジタル入力信号が入力された６ビット分解能を有する場合であって、かつ、高速動作に優れた実際のトランジスタモデルを用いて設計されていることを前提としている。
【０１５７】
また、本シミュレーションは、ディジタル／アナログ変換器ＤＡＣからのアナログ出力信号として５ＧＨｚの正弦波を得るという条件下において実施しており、図１４に示すように、かかる条件下におけるＤ／Ａ（Digital-to-Analog）変換速度とＳＮＤＲ（Signal  to  Noise  and  Distortion  Ratio）との関係をシミュレーションしている。ここで、ＳＮＤＲとは、信号と信号帯城内（ＤＣ〜ナイキスト周波数（＝変換周波数の１／２））のノイズおよび歪みの総和との比を表わすものであり、アナログ／ディジタル変換器ＡＤＣやディジタル／アナログ変換器ＤＡＣの動的特性の一般的な評価指標となるものである。
【０１５８】
図１４に示すように、本シミュレーションによれば、従来のディジタル／アナログ変換器ＤＡＣの場合は、変換速度が４０ＧＳ／ｓになるまでは、ＳＮＤＲとして２５ｄＢ以上を保っているが、変換速度が５０ＧＳ／ｓに達すると、クロック信号の供給が困難となり、Ｄ／Ａ変換動作そのものが不可能となってしまう。
【０１５９】
一方、本発明の第１の実施形態に係るディジタル／アナログ変換器ＤＡＣにおいては、従来のディジタル／アナログ変換器ＤＡＣに比べ、クロック信号に対する帯域要求が緩和されているため、より一層の高速動作を達成することができ、変換速度が６０ＧＳ／ｓに達するまでは、ＳＮＤＲとして２５ｄＢ以上を保つことができ、変換速度がさらに高速の８０ＧＳ／ｓ動作においても、歪みの影響等が発生してくるものの、ＳＮＤＲとしては、２０ｄＢ以上を確保していることが分かる。
【０１６０】
つまり、本発明の第１の実施形態に係るディジタル／アナログ変換器ＤＡＣは、従来のディジタル／アナログ変換器ＤＡＣに比べ、おおよそ２倍程度の変換速度の高速化を図ることができる。
【０１６１】
以上まとめると、本発明の第１の実施形態に係る電流スイッチ・セルＣＳおよび該電流スイッチ・セルＣＳを適用したディジタル／アナログ変換器ＤＡＣは、消費電力の増大を抑えながら、変換速度を従来ディジタル／アナログ変換器のＤＡＣの２倍程度まで高速化することができるという利点を有している。
【０１６２】
（第２の実施形態）
次に、本発明に係る電流スイッチ・セルおよびディジタル／アナログ変換器ＤＡＣの第２の実施形態の回路構成について説明する。第２の実施形態に係る回路構成においても、前述の第１の実施形態の場合と同様、ディジタル入力信号をリタイミングするリタイミング機能と、リタイミングしたディジタル入力信号に応じて負荷へ供給する電流を制御するスイッチ機能とを有する電流スイッチ・セルの構成に大きな特徴を有しており、かかる電流スイッチ・セルを適用することによって、高速のＤ／Ａ（Digital-to-Analog）変換動作が可能なディジタル／アナログ変換器ＤＡＣを実現することができる。ただし、本第２の実施形態においては、第１の実施形態に係る電流スイッチ・セルとは異なり、電流供給用の電流源として各電流スイッチ・セルに２個の電流源（供給する電流値は相等しい）を備えている。
【０１６３】
以下では、本発明に係る電流スイッチ・セルの詳細な説明は、後に説明することとし、まず、かかる電流スイッチ・セルを適用して構成される本発明の第２の実施形態に係るディジタル／アナログ変換器ＤＡＣのブロック構成について、図１５および図１６を用いて、まず説明する。
【０１６４】
図１５は、本発明に係るディジタル／アナログ変換器ＤＡＣの第２の実施形態の回路構成の一例を示すブロック構成図であり、第１の実施形態の図１のカレント・ステアリング型（電流加算型）のディジタル／アナログ変換器ＤＡＣの場合と同様、Ｎ個のディジタル入力信号の各ビットそれぞれに対応して、Ｎ個の電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1（つまりそれぞれがリタイミング用のＤフリップフリップと負荷への電流切り替え用のスイッチ回路と電流を負荷に供給する電流源とからなる回路）を備え、Ｎ個の電流値が等しい電流を、Ｎビットのバイナリコードからなるディジタル入力信号に応じて、抵抗値Ｒ−２Ｒのラダー状の複数の抵抗からなるバイナリ重み付け負荷抵抗ネットワーク（抵抗ラダー網）を用いて重み付け加算することによりアナログ出力信号Ｖｏｕｔに変換して出力する例を示している。
【０１６５】
Ｎ個の電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1を備えた図１５のディジタル／アナログ変換器ＤＡＣは、図１の場合と同様、それぞれの電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1内に２個ずつのＤフリップフロップＤ−ＦＦ（Ｄ−ＦＦ：ラッチ機能を有する回路）を備えることによって、Ｎビットのディジタル入力信号Ｄ0(ＬＳＢ側)，Ｄ1，Ｄ2，…，ＤN-1(ＭＳＢ側)を一時ラッチし、外部から供給されるクロック信号ＣＬＫと該クロック信号ＣＬＫの補相信号（補相クロック信号ＣＬＫＢ）とにより、または、外部から供給されるクロック信号ＣＬＫと該クロック信号ＣＬＫをシングルバランス変換（単相→差動変換）して生成した補相クロック信号ＣＬＫＢとにより、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1の各ビットごとに二つに分離してリタイミングおよびサンプリングした結果を出力する２×Ｎ個のＤフリップフロップＤ−ＦＦ0A，Ｄ−ＦＦ0B，Ｄ−ＦＦ1A，Ｄ−ＦＦ1B，Ｄ−ＦＦ2A，Ｄ−ＦＦ2B，…，Ｄ−ＦＦ(N-1)A，Ｄ−ＦＦ(N-1)Bを備えている。
【０１６６】
また、図１５のディジタル／アナログ変換器ＤＡＣは、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1それぞれに対応して用意されているＮ個の各電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1ごとに、図１の場合とは異なり、電流値（Ｉ）が相等しい２個ずつの電流源が配置されているが、各電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1それぞれの電流源は、すべて相等しい電流値（Ｉ）の電流を、抵抗値Ｒ−２Ｒのラダー状の複数の抵抗からなるバイナリ重み付けした負荷抵抗ネットワーク（抵抗ラダー網）に流すように構成されている。
【０１６７】
さらに、図１の場合と同様、各電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1に、２個ずつのＤフリップフロップＤ−ＦＦ0A，Ｄ−ＦＦ0B，Ｄ−ＦＦ1A，Ｄ−ＦＦ1B，Ｄ−ＦＦ2A，Ｄ−ＦＦ2B，…，Ｄ−ＦＦ(N-1)A，Ｄ−ＦＦ(N-1)Bを備えることによって、各ビットごとに二つに分離して出力したディジタル入力信号それぞれのビット値に応じてオン、オフする第１、第２のスイッチと、外部から供給されるセレクト信号ＳＷと該セレクト信号ＳＷの補相信号（補相セレクト信号ＳＷＢ）とに応じて、または、外部から供給されるセレクト信号ＳＷと該セレクト信号ＳＷをシングルバランス変換（単相→差動変換）して生成した補相セレクト信号ＳＷＢとに応じて、オンオフする第３、第４のスイッチとからなるスイッチ回路として、第１、第３のスイッチと第２、第４のスイッチとがそれぞれ２個ずつ直列接続された（かつ、直列接続された一方の２個のスイッチは負荷に接続され、他方の２個のスイッチは２個の電流源それぞれに接続された）合計４個のスイッチが備えられている。
【０１６８】
したがって、ディジタル／アナログ変換器ＤＡＣとして、それぞれのビットごとに対応して、直並列構成の４個ずつのスイッチからなるＮ個のスイッチ回路を有することになり、合計４×Ｎ個のスイッチＳ01，Ｓ02，Ｓ03，Ｓ04，Ｓ11，Ｓ12，Ｓ13，Ｓ14，Ｓ21，Ｓ22，Ｓ23，Ｓ24，…，Ｓ(N-1)1，Ｓ(N-1)2，Ｓ(N-1)3，Ｓ(N-1)4を備えて構成されている。
【０１６９】
電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1ごとに２個ずつ配置されている２×Ｎ個の電流源は、Ｎ個のスイッチ回路すなわち４×Ｎ個のスイッチのうち、対応する電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1内の各スイッチ回路を構成する４個のスイッチずつのうち２個ずつが直列接続された２個のスイッチを介して、負荷抵抗ネットワーク（抵抗ラダー網）に接続されており、結果的に、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1の対応するビットの値に応じて、負荷抵抗ネットワーク（抵抗ラダー網）に電流を供給するか否かが決定されるように構成されている。なお、符号Ｖｃｃは、ディジタル／アナログ変換器ＤＡＣを駆動するための電源である。
【０１７０】
一方、図１６は、本発明に係るディジタル／アナログ変換器ＤＡＣの第２の実施形態の回路構成の他の例を示すブロック構成図であり、第１の実施形態の図２のカレント・ステアリング型（電流加算型）のディジタル／アナログ変換器ＤＡＣの場合と同様、Ｎ個の電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1内の２個ずつの電流源（２個ずつは同一の電流値を供給する電流源）からは、電流値をバイナリ重み付けしたＮ個の電流が供給されることにより、バイナリ重み付けがされたＮ個の電流を、Ｎビットのバイナリコードからなるディジタル入力信号に応じて、単一の負荷抵抗を用いて加算することによりアナログ出力信号Ｖｏｕｔに変換して出力する例を示している。
【０１７１】
Ｎ個の電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1を備えた図１６のディジタル／アナログ変換器ＤＡＣは、図２の場合と同様、それぞれの電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1に２個ずつのＤフリップフロップＤ−ＦＦ（Ｄ−ＦＦ：ラッチ機能を有する回路）を備えることによって、Ｎビットのディジタル入力信号Ｄ0(ＬＳＢ側)，Ｄ1，Ｄ2，…，ＤN-1(ＭＳＢ側)を一時ラッチし、外部から供給されるクロック信号ＣＬＫと該クロック信号ＣＬＫの補相信号（補相クロック信号ＣＬＫＢ）とにより、または、外部から供給されるクロック信号ＣＬＫと該クロック信号ＣＬＫをシングルバランス変換（単相→差動変換）して生成した補相クロック信号ＣＬＫＢとにより、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1の各ビットごとに二つに分離してリタイミングおよびサンプリングした結果を出力する２×Ｎ個のＤフリップフロップＤ−ＦＦ0A，Ｄ−ＦＦ0B，Ｄ−ＦＦ1A，Ｄ−ＦＦ1B，Ｄ−ＦＦ2A，Ｄ−ＦＦ2B，…，Ｄ−ＦＦ(N-1)A，Ｄ−ＦＦ(N-1)Bを備えている。
【０１７２】
また、図１６のディジタル／アナログ変換器ＤＡＣは、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1それぞれに対応して用意されているＮ個の各電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1ごとに、図１５の場合と同様、電流値が相等しい２個ずつの電流源が配置されているが、図１５の場合とは異なり、各電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1それぞれの２個の電流源は、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1それぞれに対応して、電流値Ｉ(ＬＳＢ側)，２Ｉ，２2Ｉ，…，２N-1Ｉ(ＭＳＢ側)にバイナリ重み付けした電流を、抵抗値Ｒの単一の負荷抵抗に流すように構成されている。
【０１７３】
さらに、図２や図１５の場合と同様、各電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1に、２個ずつのＤフリップフロップＤ−ＦＦ0A，Ｄ−ＦＦ0B，Ｄ−ＦＦ1A，Ｄ−ＦＦ1B，Ｄ−ＦＦ2A，Ｄ−ＦＦ2B，…，Ｄ−ＦＦ(N-1)A，Ｄ−ＦＦ(N-1)Bを備えることによって、各ビットごとに二つに分離して出力したディジタル入力信号それぞれのビット値に応じてオン、オフする第１、第２のスイッチと、外部から供給されるセレクト信号ＳＷと該セレクト信号ＳＷの補相信号（補相セレクト信号ＳＷＢ）とに応じて、または、外部から供給されるセレクト信号ＳＷと該セレクト信号ＳＷをシングルバランス変換（単相→差動変換）して生成した補相セレクト信号ＳＷＢとに応じて、オン、オフする第３、第４のスイッチとからなるスイッチ回路として、第１、第３のスイッチと第２、第４のスイッチとがそれぞれ２個ずつ直列接続された（かつ、直列接続された一方の２個のスイッチは負荷に接続され、他方の２個のスイッチは２個の電流源それぞれに接続された）合計４個のスイッチが備えられている。
【０１７４】
したがって、ディジタル／アナログ変換器ＤＡＣとして、それぞれのビットごとに対応して、直並列構成の４個ずつのスイッチからなるＮ個のスイッチ回路を有することになり、合計４×Ｎ個のスイッチＳ01，Ｓ02，Ｓ03，Ｓ04，Ｓ11，Ｓ12，Ｓ13，Ｓ14，Ｓ21，Ｓ22，Ｓ23，Ｓ24，…，Ｓ(N-1)1，Ｓ(N-1)2，Ｓ(N-1)3，Ｓ(N-1)4を備えて構成されている。
【０１７５】
電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1ごとに２個ずつ配置されている２×Ｎ個の電流源は、Ｎ個のスイッチ回路すなわち４×Ｎ個のスイッチのうち、対応する電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1内のスイッチ回路を構成する４個のスイッチのうち２個ずつが直列接続された２個のスイッチを介して、共通の単一の負荷抵抗に接続されており、結果的に、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1の対応するビットの値に応じて、単一の負荷抵抗に電流を供給するか否かが決定されるように構成されている。なお、符号Ｖｃｃは、ディジタル／アナログ変換器ＤＡＣを駆動するための電源である。
【０１７６】
次に、図１５および図１６に示す本発明の第２の実施形態に係るディジタル／アナログ変換器ＤＡＣにおける複数個（Ｎ個）の電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1のうち、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1の第Ｍビット目の電流スイッチ・セルＣＳMを例にとって、その電流スイッチ・セルＣＳMの回路構成とその動作例について、図１７Ａおよび図１７Ｂを用いて説明する。
【０１７７】
図１７Ａおよび図１７Ｂは、本発明の第２の実施形態に係るディジタル／アナログ変換器ＤＡＣを構成する電流スイッチ・セルの動作を説明するための模式図である。特に、図１７Ａは、Ｎ個の電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1のうち、第Ｍ番目の電流スイッチ・セルＣＳMの回路構成を示し、図１７Ｂは、図１７Ａに示す第Ｍ番目の電流スイッチ・セルＣＳMの各部における信号波形を示している。なお、図１７Ａには、電流スイッチ・セルＣＳMに接続される負荷として、図１５に示すような抵抗値Ｒ−２Ｒのラダー状の複数の抵抗からなる負荷抵抗ネットワーク（抵抗ラダー網）を備えている場合を例として示しているが、図１６に示す単一の負荷抵抗を用いる場合についても、負荷抵抗に流れる電流が、第Ｍ番目に重み付けされた電流値に変わるだけであって、以下に説明する動作と全く同様の動作になる。
【０１７８】
本発明の第２の実施形態に係るディジタル／アナログ変換器ＤＡＣを構成する各電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1は、例えば、図１７Ａに示す第Ｍ番目の電流スイッチ・セルＣＳMのように、図３Ａの場合と同様、２個のＤフリップフロップＤ−ＦＦ（第Ｍ番目の電流スイッチ・セルＣＳMの場合、ＤフリップフロップＤ−ＦＦMA，Ｄ−ＦＦMB）および２並列・２直列の計４個のスイッチ（第Ｍ番目の電流スイッチ・セルＣＳMの場合、スイッチＳM1〜ＳM4）からなるスイッチ回路を備えていることを特徴としている。
【０１７９】
ただし、図１７Ａに示すように、電流源は、図３Ａの場合とは異なり、２個備えており、２並列・２直列の計４個のスイッチのうち、２直列のスイッチＳM1，ＳM3およびスイッチＳM2，ＳM4それぞれを介して電流ＩMA，ＩMBを別々に単一の負荷抵抗に供給するように構成していることを特徴としている。なお、２個の電流源からそれぞれの供給される電流値は相等しい（ＩMA＝ＩMB＝ＩM）。
【０１８０】
さらに、第１の実施形態の図３Ａおよび図３Ｂの場合と同様、従来のディジタル／アナログ変換器ＤＡＣにおいて必要であったクロック周波数に比して（１／２）の周波数のクロック信号ＣＬＫと該クロック信号ＣＬＫの補相信号である補相クロック信号ＣＬＫＢとを用いることにより、２個のＤフリップフロップＤ−ＦＦMA，Ｄ−ＦＦMBにおいて、第Ｍビット目のディジタル入力信号ＤMを、２個のハーフレート信号（所望する信号速度の（１／２）の信号速度の信号）からなる２個のリタイミングディジタル入力信号ＤMR-A，ＤMR-Bに分離することを特徴としている。
【０１８１】
さらに、第１の実施形態の図３Ａおよび図３Ｂの場合と同様、クロック信号ＣＬＫと同一の周波数で、位相を例えば９０°いずれかの方向にずらしたセレクト信号ＳＷと該セレクト信号ＳＷの補相信号である補相セレクト信号ＳＷＢと、２個のリタイミングディジタル入力信号ＤMR-A，ＤMR-Bと、２並列・２直列の計４個のスイッチＳM1〜ＳM4からなるスイッチ回路と、を用いて、負荷抵抗ネットワーク（抵抗ラダー網）へ電流源からの電流を供給するか否かを決定することによって、ハーフレート信号である２個のリタイミングディジタル入力信号を多重化したフルレート信号の電流を生成して、クロック信号ＣＬＫの周波数の２倍の変換周波数の動作を行うことを特徴としている。
【０１８２】
ここで、２個の電流源ＩMA，ＩMBを備えている本第２の実施形態においては、セレクト信号ＳＷ、補相セレクト信号ＳＷＢにより２直列ずつのスイッチＳM1，ＳM3およびＳM2，ＳM4のいずれか一方のみが閉状態（ｏｎ状態）になるので、２個の電流源ＩMA，ＩMBが、同時に、スイッチを介して、負荷抵抗ネットワーク（抵抗ラダー網）へ電流を供給することはない。
【０１８３】
２個の電流源ＩMA，ＩMBを備えている図１７Ａの電流スイッチ・セルＣＳMにおいては、スイッチ回路を構成する４個のスイッチＳM1〜ＳM4のうち、２個の電流源ＩMA，ＩMBそれぞれが接続されている下段側に位置する２個のスイッチＳM3，ＳM4は、図１７Ｂに示すように、クロック信号ＣＬＫと同一周波数であり、かつ、位相がいずれかの方向にずれたセレクト信号ＳＷおよび該セレクト信号ＳＷの補相信号である補相セレクト信号ＳＷＢによって駆動され、下段側の２個のスイッチＳM3，ＳM4の開閉状態（ｏｎ状態、ｏｆｆ状態）を決定している。つまり、図１７Ａの場合、２個のスイッチＳM3，ＳM4は、セレクト信号ＳＷ、補相セレクト信号ＳＷＢによって駆動される第３、第４のスイッチを構成している。
【０１８４】
したがって、セレクト信号ＳＷが“Ｈｉｇｈ”の場合は、上段側のスイッチＳM1の開閉状態（ｏｎ状態、ｏｆｆ状態）に応じて、一方の電流源からの電流信号ＩMAを負荷抵抗ネットワーク（抵抗ラダー網）に流すか否かが決定され、また、補相セレクト信号ＳＷＢが“Ｈｉｇｈ”の場合は、上段側のスイッチＳM2の開閉状態（ｏｎ状態、ｏｆｆ状態）に応じて、他方の電流源からの電流信号ＩMBを負荷抵抗ネットワーク（抵抗ラダー網）に流すか否かが決定される。
【０１８５】
なお、スイッチ回路を構成する４個のスイッチＳM1〜ＳM4のうち、上段側に位置する２個のスイッチＳM1，ＳM2は、図３Ａの場合と同様、２個のＤフリップフロップＤ−ＦＦMAおよびＤ−ＦＦMBそれぞれから出力される２個のリタイミングディジタル入力信号ＤMR-A，ＤMR-Bつまり２個のハーフレート信号によりそれぞれ駆動され、上段側の２個のスイッチＳM1，ＳM2の開閉状態（ｏｎ状態、ｏｆｆ状態）が決定される。つまり、図１７Ａの場合、２個のスイッチＳM1，ＳM2は、２個のハーフレート信号によって駆動される第１、第２のスイッチを構成している。
【０１８６】
以上のような動作によって、本来必要とする動作周波数の（１／２）の周波数のクロック信号ＣＬＫと補相クロック信号ＣＬＫＢとを用いるとともに、２個のＤフリップフロップＤ−ＦＦ（第Ｍ番目のディジタル入力信号ＤMに相当する第Ｍ番目の電流スイッチ・セルＣＳMの場合、ＤフリップフロップＤ−ＦＦMA，Ｄ−ＦＦMB）を用いて、２個のリタイミングディジタル入力信号ＤMR-A，ＤMR-Bとして分離された２個のハーフレート信号が生成される。
【０１８７】
しかる後、生成された２個のハーフレート信号は、２並列・２直列の計４個のスイッチ（第Ｍ番目の電流スイッチ・セルＣＳMの場合、スイッチＳM1〜ＳM4）からなるそれぞれのスイッチ回路（第Ｍ番目のディジタル入力信号ＤMの場合、第Ｍ番目の電流スイッチ・セルＣＳMのスイッチ回路）内において、セレクト信号ＳＷおよび補相セレクト信号ＳＷＢによる駆動により、２個の電流源のいずれかからの電流ＩMA，ＩMBを利用して、フルレートの信号（本来必要とする動作周波数の信号）に多重化され、第Ｍ番目のディジタル入力信号ＤMに対応する１つの（負荷抵抗ネットワークに流れる）電流信号ＩM（＝ＩMA＝ＩMB）に変換されることになる。
【０１８８】
つまり、本発明の第２の実施形態に係るディジタル／アナログ変換器ＤＡＣにおける図１７Ａに示す電流スイッチ・セルＣＳMは、従来のディジタル／アナログ変換器ＤＡＣにおける図２６Ａのような電流スイッチ・セルＣＳMと比較して、（１／２）の周波数のクロック信号ＣＬＫによって従来のディジタル／アナログ変換器ＤＡＣと同一レートの（負荷抵抗ネットワークに流れる）電流信号ＩMを生成することができる。
【０１８９】
以上に説明した以外の図１７Ａの電流スイッチ・セルＣＳMの動作の詳細については、セレクト信号ＳＷ、補相セレクト信号ＳＷＢの状態に応じて２個の電流源を切り替えて使用する前述のような動作を除いて、図３Ａおよび図３Ｂにおいて説明した動作と同様であるので、ここでのこれ以上の重複する説明は省略する。
【０１９０】
以上のように、２個の電流源を備えている本第２の実施形態に係る電流スイッチ・セルＣＳMの動作についても、図３Ａおよび図３Ｂに示した第１の実施形態の場合と、基本的な動作は同様であり、整理して示すと、次の通り、第１の実施形態と同様である。
【０１９１】
（１）電流スイッチ・セルは、ディジタル入力信号の各ビット毎に配置されており、例えば第Ｍ番目のディジタル入力信号ＤMの場合、２個ずつのラッチ機能を有するＤフリップフロップＤ−ＦＦMA，Ｄ−ＦＦMB、ディジタル入力信号ＤMのエッジトリガ方式例えば立ち上がりエッジトリガ方式によるリタイミングとサンプリングとに用いるクロック信号ＣＬＫと補相クロック信号ＣＬＫＢ、該クロック信号ＣＬＫ信号と同一の周波数であり、かつ、該クロック信号ＣＬＫ信号に対して０〜１８０°の範囲内の角度（理想は９０°）で位相がいずれかの方向にずれているセレクト信号ＳＷと補相セレクト信号ＳＷＢ、２個ずつの単位で直並列接続されている４個のスイッチＳM1〜ＳM4からなるスイッチ回路、該スイッチ回路に接続された電流源（なお、電流源の個数は２個であっても、第１の実施形態において説明したように、１個であっても構わない）によって構成して、負荷抵抗ネットワーク（抵抗ラダー網）または単一の負荷抵抗に接続されている。
【０１９２】
（２）クロック信号ＣＬＫ信号の周波数は、本来必要とする動作周波数（フルレート）の（１／２）の周波数すなわちハーフレートの周波数である。
【０１９３】
（３）クロック信号ＣＬＫと補相クロック信号ＣＬＫＢとのエッジトリガ例えば立ち上がりエッジトリガにより、第Ｍ番目のディジタル入力信号ＤMを２個のリタイミングディジタル入力信号ＤMR-A、ＤMR-Bに分離する。
【０１９４】
（４）２個ずつの単位で直並列接続されている４個のスイッチＳM1〜ＳM4からなるスイッチ回路は、２個のリタイミングディジタル入力信号ＤMR-A、ＤMR-Bと、セレクト信号ＳＷと補相セレクト信号ＳＷＢとによりそれぞれ駆動される。
【０１９５】
（５）電流源からの電流ＩMまたは重み付けされた重み付け電流２MＩが負荷抵抗ネットワーク（抵抗ラダー網）または単一の負荷抵抗に流れる場合は、次の式が成立する場合である。
【０１９６】
｛（ＤMR-A）HIGH  ＡＮＤ  （ＳＷ）HIGH｝
ｏｒ  ｛（ＤMR-B）HIGH  ＡＮＤ  （ＳＷＢ）HIGH｝
（６）電流ＩMまたは重み付けされた重み付け電流２MＩは、結果的に、クロック信号ＣＬＫと同一周波数のセレクト信号ＳＷと補相セレクト信号ＳＷＢとの双方のエッジタイミング例えば立ち上がりエッジタイミングでＯＮ／ＯＦＦされることになり、クロック信号ＣＬＫの２倍（ダブルレート）の周波数に相当するフルレートでＤ／Ａ変換された場合と等価のアナログ出力信号が出力されることになる。
【０１９７】
なお、図１７Ａに関する前述の説明においては、２個のデータ信号すなわち２個のハーフレート信号であるリタイミングディジタル入力信号ＤMR-A，ＤMR-B（ただし０≦Ｍ≦Ｎ−１）が、スイッチ回路を構成する４個のスイッチＳM1〜ＳM4のうち、上段側の２個のスイッチＳM1，ＳM2を駆動し、セレクト信号ＳＷ、補相セレクト信号ＳＷＢが、下段側の２個のスイッチＳM3，ＳM4を駆動する場合について説明した。
【０１９８】
しかし、本発明は、かかる場合に限るものではなく、例えば、図１８、図１９、図２０Ａ、図２０Ｂに示すように、２個のデータ信号すなわち２個のハーフレート信号であるリタイミングディジタル入力信号ＤMR-A，ＤMR-B（ただし０≦Ｍ≦Ｎ−１）が、第１、第２のスイッチとして、下段側の２個のスイッチＳM3，ＳM4を駆動し、セレクト信号ＳＷ、補相セレクト信号ＳＷＢが、第３、第４のスイッチとして、上段側の２個のスイッチＳM1，ＳM2を駆動する場合であっても、全く同様の動作を実現することが可能である。
【０１９９】
ここで、図１８は、本発明に係るディジタル／アナログ変換器ＤＡＣの第２の実施形態の回路構成のさらに異なる例を示すブロック構成図であり、図１５に示すディジタル／アナログ変換器ＤＡＣの変形例を示している。図１８に示すディジタル／アナログ変換器ＤＡＣは、ディジタル／アナログ変換器ＤＡＣの各電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1の電流源を、第１の実施形態の図４に示したような１個ではなく、２個配置したものであるが、その他は図４と同様であり、２個のハーフレート信号であるリタイミングディジタル入力信号ＤMR-A，ＤMR-B（ただし０≦Ｍ≦Ｎ−１）が、下段側の２個のスイッチＳM3，ＳM4を駆動し、セレクト信号ＳＷ、補相セレクト信号ＳＷＢが、上段側の２個のスイッチＳM1，ＳM2を駆動するブロック構成となっている。
【０２００】
また、図１９は、本発明に係るディジタル／アナログ変換器ＤＡＣの第２の実施形態の回路構成のさらに異なる例を示すブロック構成図であり、図１６に示すディジタル／アナログ変換器ＤＡＣの変形例を示している。ここで、図１９に示すディジタル／アナログ変換器ＤＡＣは、ディジタル／アナログ変換器ＤＡＣの各電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1の電流源を、第１の実施形態の図５に示したような１個ではなく、２個配置したものであるが、その他は図５と同様であり、２個のハーフレート信号であるリタイミングディジタル入力信号ＤMR-A，ＤMR-B（ただし０≦Ｍ≦Ｎ−１）が、下段側の２個のスイッチＳM3，ＳM4を駆動し、セレクト信号ＳＷ、補相セレクト信号ＳＷＢが、上段側の２個のスイッチＳM1，ＳM2を駆動するブロック構成となっている。
【０２０１】
また、図２０Ａおよび図２０Ｂは、図１８および図１９に示す本発明の第２の実施形態のさらに異なる構成例に係るディジタル／アナログ変換器ＤＡＣを構成する電流スイッチ・セルの動作を説明するための模式図であり、図１７Ａおよび図１７Ｂに示す電流スイッチ・セルの変形例を示している。より詳しくは、図２０Ａは、Ｎ個の電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1のうち、第Ｍ番目の電流スイッチ・セルＣＳMの回路構成を示し、図２０Ｂは、図２０Ａに示す第Ｍ番目の電流スイッチ・セルＣＳMの各部における信号波形を示している。ここで、図２０Ａに示す電流スイッチ・セルＣＳMは、電流源を、第１の実施形態の図６Ａに示した電流スイッチ・セルのような１個ではなく、２個配置したものであるが、その他は図６Ａと同様であり、２個のハーフレート信号であるリタイミングディジタル入力信号ＤMR-A，ＤMR-Bが、第１、第２のスイッチとして、下段側の２個のスイッチＳM3，ＳM4を駆動し、セレクト信号ＳＷ、補相セレクト信号ＳＷＢが、第３、第４のスイッチとして、上段側の２個のスイッチＳM1，ＳM2を駆動するブロック構成となっている。
【０２０２】
また、図１７Ａや図２０Ａに示す電流スイッチ・セルＣＳMの回路において、スイッチ回路を構成する４個のスイッチＳM1〜ＳM4をトランジスタ回路によって構成しても良く、かかる場合には、スイッチ回路の４個のスイッチＳM1〜ＳM4それぞれを構成するスイッチング素子として、パイポーラトランジスタを用いても良いし、あるいは、ＦＥＴ（Field  Effect  Transistor：電界効果トランジスタ）を用いても良い。
【０２０３】
以上に説明した本発明の第２の実施形態に係る電流スイッチ・セルおよびディジタル／アナログ変換器ＤＡＣにおいては、各電流スイッチ・セルＣＳM（０≦Ｍ≦Ｎ−１）の電流源を、同一の電流値（ＩMA＝ＩMB＝ＩM）を供給する２個の電流源を備えることとするとともに、セレクト信号ＳＷ、補相セレクト信号ＳＷＢによって、２個の電流源を切り替えて利用することを可能としており、回路レイアウトの対称性が向上するとともに、偶数次のノイズの低減を図ることも可能となり、より高速なＤ／Ａ変換動作を実現することができ、かつ、品質（線形性）劣化がより少ないアナログ出力信号を得ることができるとともに、第１の実施形態にて説明した効果と同様の効果が得られる。
【０２０４】
なお、本第２の実施形態において説明した電流スイッチ・セルおよびディジタル／アナログ変換器ＤＡＣは、単相信号の場合を例にとって説明したが、本発明はかかる場合に限るものではなく、例えば、差動信号により差動動作を行う差動回路に適用しても良く、同様の効果が得られるとともに、アナログ出力信号の線形性（品質）をさらに改善することができる。
【０２０５】
（第３の実施形態）
次に、本発明の第３の実施形態に係る電流スイッチ・セルの構成として、差動動作を行う差動電流スイッチ・セルの回路構成について、第１の実施形態の図８および図１１とは異なる構成例を説明する。
【０２０６】
図２１は、本発明の第３の実施形態に係る電流スイッチ・セルを差動回路として形成する場合のブロック構成の一例を示すブロック構成図である。ここで、図８の場合と同様、該電流スイッチ・セルのスイッチ回路を、差動ディジタル入力信号をクロックＣＬＫ信号、補相クロック信号ＣＬＫＢにより二つに分離してリタイミングした２個の差動ハーフレート信号によってそれぞれ駆動される２個の差動スイッチ回路として構成し、かつ、２個の該差動スイッチ回路それぞれを、トランジスタ対からなる差動増幅回路によって構成している例を示している。
【０２０７】
図２１に示すように、差動回路を形成する電流スイッチ・セルＣＳMは、差動ディジタル入力信号の正相信号である正相側ディジタル入力信号ＤMと補相信号である補相側ディジタル入力信号ＤMＢとをクロック信号ＣＬＫ、補相クロック信号ＣＬＫＢによってそれぞれラッチして、２個の差動ハーフレート信号（リタイミングディジタル入力信号ＤMR-Aとその補相リタイミングディジタル入力信号ＤMR-AＢ、および、リタイミングディジタル入力信号ＤMR-Bとその補相リタイミングディジタル入力信号ＤMR-BＢ）に分離してリタイミングして出力する２個の差動入出力用のＤフリップフロップＤ−ＦＦMA，Ｄ−ＦＦMBを、図８の場合と同様に、備えている。
【０２０８】
ここで、図８の場合とは異なり、セレクト信号ＳＷ、補相セレクト信号ＳＷＢにより駆動されるスイッチ回路の第３、第４のスイッチに該当するスイッチＳM1，ＳM2を、４個ずつのトランジスタＱM1-1，ＱM1-2，ＱM1-3，ＱM1-4、トランジスタＱM2-3，ＱM2-4，ＱM2-1，ＱM2-2を用いて、トランジスタＱM1-1，ＱM2-3、トランジスタＱM1-2，ＱM2-4、トランジスタＱM1-3，ＱM2-1、トランジスタＱM1-4，ＱM2-2の互いのエミッタ同士それぞれを接続して４対のトランジスタ対として構成し、第３、第４のスイッチを構成する４対のトランジスタ対それぞれのコレクタの一方を電源に接続し、他方を負荷となる正相側差動増幅回路ＳMA、補相側差動増幅回路ＳMBにそれぞれ接続し、かつ、第３、第４のスイッチを構成する４対のトランジスタ対それぞれのエミッタの接続点を、２個の差動ハーフレート信号によってそれぞれ駆動される第１、第２のスイッチに相当する正相側差動増幅回路ＳMA、補相側差動増幅回路ＳMBそれぞれを構成する２個の差動増幅回路のトランジスタ対ＱM3-1，ＱM3-2、トランジスタ対ＱM4-1，ＱM4-2のそれぞれのコレクタ側に接続して構成している。
【０２０９】
つまり、図８の場合とは異なり、スイッチ回路を構成し、２個ずつを単位として直並列接続される４個のスイッチＳM1〜ＳM4のうち、第１、第２のスイッチに相当する下段側のスイッチＳM3，ＳM4として、一方の差動ハーフレート信号（リタイミングディジタル入力信号ＤMR-Aとその補相リタイミングディジタル入力信号ＤMR-AＢ）により駆動されるトランジスタ対ＱM3-1，ＱM3-2からなる正相側差動増幅回路ＳMA、他方の差動ハーフレート信号（リタイミングディジタル入力信号ＤMR-Bとその補相リタイミングディジタル入力信号ＤMR-BＢ）により駆動されるトランジスタ対ＱM4-1，ＱM4-2からなる補相側差動増幅回路ＳMBを備えている。
【０２１０】
一方、図８の場合とは異なり、スイッチ回路を構成する４個のスイッチＳM1〜ＳM4のうち、第３、第４のスイッチに相当する上段側のスイッチＳM1，ＳM2として、セレクト信号ＳＷにより駆動される４個のトランジスタＱM1-1，ＱM1-2，ＱM1-3，ＱM1-4を備え、また、補相セレクト信号ＳＷＢにより駆動される４個のトランジスタＱM2-3，ＱM2-4，ＱM2-1，ＱM2-2を備えている。
【０２１１】
ここで、セレクト信号ＳＷにより４個のトランジスタＱM1-1，ＱM1-2，ＱM1-3，ＱM1-4が閉状態（ｏｎ状態）になった場合においては、リタイミングディジタル入力信号ＤMR-Aが“Ｈｉｇｈ”になったときに、正相電流信号ＩMを正相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMAに流し、補相リタイミングディジタル入力信号ＤMR-AＢが“Ｈｉｇｈ”になったときに、補相電流信号ＩMＢを補相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMBに流すように接続されている。
【０２１２】
また、補相セレクト信号ＳＷＢにより４個のトランジスタＱM2-3，ＱM2-4，ＱM2-1，ＱM2-2が閉状態（ｏｎ状態）になった場合においては、リタイミングディジタル入力信号ＤMR-Bが“Ｈｉｇｈ”になったときに、正相電流信号ＩMを正相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMAに流し、補相リタイミングディジタル入力信号ＤMR-BＢが“Ｈｉｇｈ”になったときに、補相電流信号ＩMＢを補相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMBに流すように接続されている。
【０２１３】
さらに、図８の場合とは異なり、１個の電流源ではなく、第２の実施形態の場合と同様、２個の電流源ＩMA，ＩMBを備えており、スイッチ回路を構成する４個のスイッチＳM1〜ＳM4のうち、スイッチＳM3を構成する正相側差動増幅回路ＳMAには、一方の電流源ＩMAが接続され、スイッチＳM4を構成する補相側差動増幅回路ＳMBには、他方の電流源ＩMBが接続されている。
【０２１４】
次に、図２１に示す差動電流スイッチ・セルＣＳMの動作について以下に説明する。本差動電流スイッチ・セルＣＳMに入力される第Ｍビット目の差動ディジタル入力信号ＤMおよびその補相信号ＤMＢは、第１の実施形態の図８の場合と同様、従来のディジタル／アナログ変換器ＤＡＣにおいて必要であつたクロック周波数の（１／２）の周波数のクロック信号ＣＬＫの立ち上がりエッジ、および、補相クロック信号ＣＬＫＢの立ち上がりエッジ（＝クロック信号ＣＬＫの立下りエッジ）において、２個の差動入出力用のＤフリップフロップＤ−ＦＦMA，Ｄ−ＦＦMBによってそれぞれリタイミングされると同時に分離される。
【０２１５】
その結果、２個の差動入出力用のＤフリップフロップＤ−ＦＦMA，Ｄ−ＦＦMBからは差動ディジタル入力信号ＤMおよびその補相信号ＤMＢの情報がそれぞれで２個ずつに分離された合計４個のハーフレート信号つまり２個の差動ハーフレート信号（リタイミングディジタル入力信号ＤMR-Aとその補相リタイミングディジタル入力信号ＤMR-AＢ、および、リタイミングディジタル入力信号ＤMR-Bとその補相リタイミングディジタル入力信号ＤMR-BＢ）が生成される。
【０２１６】
そして、２個の差動ハーフレート信号であるリタイミングディジタル入力信号ＤMR-Aとその補相リタイミングディジタル入力信号ＤMR-AＢ、および、リタイミングディジタル入力信号ＤMR-Bとその補相リタイミングディジタル入力信号ＤMR-BＢによって、スイッチ回路を構成する４個のスイッチＳM1〜ＳM4のうち、下段側のスイッチＳM3およびＳM4の機能を担う正相側差動増幅回路ＳMAおよび補相側差動増幅回路ＳMBそれぞれを構成するトランジスタ対ＱM3-1、ＱM3-2およびトランジスタ対ＱM4-1、ＱM4-2をそれぞれ駆動する。
【０２１７】
一方、この状態において、第Ｍ番目の電流スイッチ・セルＣＳM内のスイッチ回路を構成する４個のスイッチＳM1〜ＳM4のうち、上段側の２個のスイッチＳM1，ＳM2に相当する４個ずつのトランジスタＱM1-1，ＱM1-2，ＱM1-3，ＱM1-4、トランジスタＱM2-3，ＱM2-4，ＱM2-1，ＱM2-2には、クロック信号ＣＬＫと同一周波数であり、かつ、位相がいずれかの方向にずれたセレクト信号ＳＷおよび該セレクト信号ＳＷの補相信号である補相セレクト信号ＳＷＢが入力されており、２個のスイッチＳM1，ＳM2つまり４個ずつのトランジスタＱM1-1，ＱM1-2，ＱM1-3，ＱM1-4、トランジスタＱM2-3，ＱM2-4，ＱM2-1，ＱM2-2のｏｎ状態、ｏｆｆ状態を決定している。
【０２１８】
この結果、セレクト信号ＳＷ、補相セレクト信号ＳＷＢによって４個ずつのトランジスタＱM1-1，ＱM1-2，ＱM1-3，ＱM1-4、トランジスタＱM2-3，ＱM2-4，ＱM2-1，ＱM2-2がｏｎ状態になると、それぞれ、正相側のディジタル入力信号ＤMに対応する正相電流信号ＩMが、正相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMAに流れ、補相側のディジタル入力信号ＤMＢに対応する補相電流信号ＩMＢが、補相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMBに流れることになる。
【０２１９】
よって、図２１のような差動電流スイッチ・セルＣＳMを例えば第２の実施形態の図１５、図１６あるいは図１７Ａ、図１８等に示すディジタル／アナログ変換器ＤＡＣのすべての電流スイッチ・セルに適用すれば、ディジタル入力信号の全ビットについて差動動作を行う差動ディジタル／アナログ変換器ＤＡＣを実現することができる。
【０２２０】
なお、図２１に示す差動電流スイッチ・セルＣＳMの回路においては、スイッチ回路の４個のスイッチＳM1〜ＳM4それぞれを構成するスイッチング素子として、パイポーラトランジスタを用いている構成例を示しているが、本発明においては、バイポーラトランジスタに限るわけではなく、電流のスイッチング機能を実現することができる素子であれば、如何なる素子であっても良い。例えば、ＦＥＴ（Field  Effect  Transistor：電界効果トランジスタ）を用いても、前述と同様の機能を実現することが可能である。
【０２２１】
次に、差動動作を行う差動電流スイッチ・セルの回路構成のさらに異なる構成について、図２２を用いて説明する。
【０２２２】
図２２は、本発明の第３の実施形態に係る電流スイッチ・セルを差動回路として形成する場合のブロック構成の他の例を示すブロック構成図である。ここで、図８の場合と同様、該電流スイッチ・セルのスイッチ回路を、差動ディジタル入力信号をクロックＣＬＫ信号、補相クロック信号ＣＬＫＢにより二つに分離してリタイミングした２個の差動ハーフレート信号によってそれぞれ駆動される２個の差動スイッチ回路として構成し、かつ、２個の該差動スイッチ回路それぞれを、トランジスタ対からなる差動増幅回路によって構成している例を示している。
【０２２３】
図２２に示すように、差動回路を形成する電流スイッチ・セルＣＳMは、差動ディジタル入力信号の正相信号である正相側ディジタル入力信号ＤMと補相信号である補相側ディジタル入力信号ＤMＢとをクロック信号ＣＬＫ、補相クロック信号ＣＬＫＢによってそれぞれラッチして、２個の差動ハーフレート信号（リタイミングディジタル入力信号ＤMR-Aとその補相リタイミングディジタル入力信号ＤMR-AＢ、および、リタイミングディジタル入力信号ＤMR-Bとその補相リタイミングディジタル入力信号ＤMR-BＢ）に分離してリタイミングして出力する２個の差動入出力用のＤフリップフロップＤ−ＦＦMA，Ｄ−ＦＦMBを、図８の場合と同様に、備えている。
【０２２４】
また、図８の場合とは異なり、スイッチ回路を構成する４個のスイッチＳM1〜ＳM4は、直列接続ではなく、第１、第４のスイッチ、第２、第３のスイッチのそれぞれを並列配置した構成とされており、第１、第２のスイッチに相当する差動スイッチ回路として、一方の差動ハーフレート信号（リタイミングディジタル入力信号ＤMR-Aとその補相リタイミングディジタル入力信号ＤMR-AＢ）により駆動されるトランジスタ対ＱM1-1，ＱM1-2からなる正相側差動増幅回路ＳMA、他方の差動ハーフレート信号（リタイミングディジタル入力信号ＤMR-Bとその補相リタイミングディジタル入力信号ＤMR-BＢ）により駆動されるトランジスタ対ＱM2-1，ＱM2-2からなる補相側差動増幅回路ＳMB、および、第３、第４のスイッチに相当するスイッチとして、補相セレクト信号ＳＷＢ、セレクト信号ＳＷによりそれぞれ駆動されるトランジスタＱM3，ＱM4を備えている。
【０２２５】
ここで、図１２の回路構成においては、スイッチ回路の第３、第４のスイッチを、１個ずつのトランジスタＱM3，ＱM4により構成し、かつ、第３、第４のスイッチそれぞれのトランジスタＱM3，ＱM4を駆動するセレクト信号および補相セレクト信号の信号レベルを、第１、第２のスイッチそれぞれの正相側差動増幅回路ＳMA、補相側差動増幅回路ＳMBを駆動する２個の差動ハーフレート信号よりも高い信号レベルに設定することとしている。
【０２２６】
かかる信号レベルとすることにより、図２２の回路構成は、図８の場合とは異なり、第１、第３のスイッチに相当する正相側差動増幅回路ＳMA、トランジスタＱM3と第２、第４のスイッチに相当する補相側差動増幅回路ＳMB、トランジスタＱM4とのそれぞれは直列接続とはしないで、第３、第４のスイッチを構成するそれぞれのトランジスタＱM3，ＱM4のコレクタを電源ＶＣＣに接続して負荷をバイパスさせるように構成し、かつ、第３、第４のスイッチを構成するそれぞれのトランジスタＱM3，ＱM4のエミッタを、コレクタが負荷すなわち正相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMA、補相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMBにそれぞれ接続された第１、第２のスイッチそれぞれを構成する正相側差動増幅回路ＳMA、補相側差動増幅回路ＳMBのトランジスタ対ＱM1-1、ＱM1-2、トランジスタ対ＱM2-1、ＱM2-2のそれぞれのエミッタ側に接続して構成している。
【０２２７】
なお、図８の場合とは異なり、１個の電流源ではなく、第２の実施形態の場合と同様、２個の電流源ＩMA，ＩMBを備えており、スイッチ回路を構成する４個のスイッチＳM1〜ＳM4のうち、スイッチＳM1を構成する正相側差動増幅回路ＳMA、スイッチＳM4を構成する補相セレクト信号ＳＷＢが駆動するトランジスタＱM3には、一方の電流源ＩMAが接続され、スイッチＳM2を構成する補相側差動増幅回路ＳMB、スイッチＳM3を構成するセレクト信号ＳＷが駆動するトランジスタＱM4には、他方の電流源ＩMBが接続されている。ここで、スイッチＳM3，ＳM4を構成するトランジスタは、セレクト信号ＳＷ、補相セレクト信号ＳＷＢがそれぞれ駆動するトランジスタＱM4，ＱM3である。
【０２２８】
また、図８の場合とは異なり、スイッチＳM1，ＳM2を構成する正相側差動増幅回路ＳMA、補相側差動増幅回路ＳMBには、正相電流信号ＩM、補相電流信号ＩMＢをそれぞれに流す正相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMA、補相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMBが接続されているが、スイッチＳM3，ＳM4を構成するトランジスタＱM4，ＱM3が駆動された際には、正相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMA、補相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMBに電流が流れないように、正相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMA、補相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMBをバイパスするように構成されている。
【０２２９】
次に、図２２に示す差動電流スイッチ・セルＣＳMの動作について以下に説明する。本差動電流スイッチ・セルＣＳMに入力される第Ｍビット目の差動ディジタル入力信号ＤMおよびその補相信号ＤMＢは、図２１の場合と同様、従来のディジタル／アナログ変換器ＤＡＣにおいて必要であつたクロック周波数の（１／２）の周波数のクロック信号ＣＬＫの立ち上がりエッジ、および、補相クロック信号ＣＬＫＢの立ち上がりエッジ（＝クロック信号ＣＬＫの立下りエッジ）において、２個の差動入出力用のＤフリップフロップＤ−ＦＦMA，Ｄ−ＦＦMBによってそれぞれリタイミングされると同時に分離される。
【０２３０】
その結果、２個の差動入出力用のＤフリップフロップＤ−ＦＦMA，Ｄ−ＦＦMBからは差動ディジタル入力信号ＤMおよびその補相信号ＤMＢの情報がそれぞれで２個ずつに分離された合計４個のハーフレート信号つまり２個の差動ハーフレート信号（リタイミングディジタル入力信号ＤMR-Aとその補相リタイミングディジタル入力信号ＤMR-AＢ、および、リタイミングディジタル入力信号ＤMR-Bとその補相リタイミングディジタル入力信号ＤMR-BＢ）が生成される。
【０２３１】
そして、２個の差動ハーフレート信号であるリタイミングディジタル入力信号ＤMR-Aとその補相リタイミングディジタル入力信号ＤMR-AＢ、および、リタイミングディジタル入力信号ＤMR-Bとその補相リタイミングディジタル入力信号ＤMR-BＢによって、スイッチ回路を構成する４個のスイッチＳM1〜ＳM4のうち、上段側のスイッチＳM1およびＳM2の機能を担う正相側差動増幅回路ＳMAおよび補相側差動増幅回路ＳMBそれぞれを構成するトランジスタ対ＱM1-1、ＱM1-2およびトランジスタ対ＱM2-1、ＱM2-2をそれぞれ駆動する。
【０２３２】
一方、この状態において、第Ｍ番目の電流スイッチ・セルＣＳM内のスイッチ回路を構成する４個のスイッチＳM1〜ＳM4のうち、下段側の２個のスイッチＳM3，ＳM4に相当するトランジスタＱM4，ＱM3には、クロック信号ＣＬＫと同一周波数であり、かつ、位相がいずれかの方向にずれたセレクト信号ＳＷおよび該セレクト信号ＳＷの補相信号である補相セレクト信号ＳＷＢがそれぞれ入力されており、２個のスイッチＳM3，ＳM4つまりトランジスタＱM4，ＱM3のｏｎ状態、ｏｆｆ状態を決定している。
【０２３３】
ただし、セレクト信号ＳＷ（および補相セレクト信号ＳＷＢ）の信号レベルは、図２３に示すように、差動ハーフレート信号（リタイミングディジタル入力信号ＤMR-Aとその補相リタイミングディジタル入力信号ＤMR-AＢ、および、リタイミングディジタル入力信号ＤMR-Bとその補相リタイミングディジタル入力信号ＤMR-BＢ）の信号レベルに対して、より高い信号レベルになるように、（例えば論理振幅の（１／２）程度の）、オフセットを有するように設定されている。ここで、図２３は、図２２に示す差動電流スイッチ・セルＣＳMにおいて用いられる差動ハーフレート信号（リタイミングディジタル入力信号ＤMR-Aとその補相リタイミングディジタル入力信号ＤMR-AＢ、および、リタイミングディジタル入力信号ＤMR-Bとその補相リタイミングディジタル入力信号ＤMR-BＢ）とセレクト信号ＳＷ（および補相セレクト信号ＳＷＢ）との信号レベルの関係を説明するための模式図である。
【０２３４】
例えば、セレクト信号ＳＷが“Ｈｉｇｈ”状態（＝補相セレクト信号ＳＷＢが“Ｌｏｗ”状態）の場合について説明する。このとき、図２２においてセレクト信号ＳＷがベースに印加されるトランジスタＱM4のベースには、他のトランジスタと比較して、図２３に示すように、最も高い電圧が印加されているため、他方の電流源から供給される電流信号ＩMBは、補相側差動増幅回路ＳMBを構成するトランジスタ対ＱM2-1、ＱM2-2の駆動状態（つまり、他方の差動ハーフレート信号を構成するリタイミングディジタル入力信号ＤMR-Bとその補相リタイミングディジタル入力信号ＤMR-BＢの状態）の如何に関わらず、すべて、トランジスタＱM4側に流れることになる。
【０２３５】
つまり、セレクト信号ＳＷが“Ｈｉｇｈ”状態になって、トランジスタＱM4がｏｎ状態になると、電流信号ＩMBを供給する他方の電流源は、正相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMAおよび補相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMBからは完全に切り離された状態になる。
【０２３６】
一方、セレクト信号ＳＷが“Ｈｉｇｈ”状態においては、“Ｌｏｗ”状態にある補相セレクト信号ＳＷＢが印加されるトランジスタＱM3のベースには、ハーフレート信号の“Ｈｉｇｈ”レベルよりも低い電圧が印加されているため、電流信号ＩMAは、正相側差動増幅回路ＳMAを構成するトランジスタ対ＱM1-1、ＱM1-2の駆動状態（つまり、一方の差動ハーフレート信号を構成するリタイミングディジタル入力信号ＤMR-Aとその補相リタイミングディジタル入力信号ＤMR-AＢの状態）の如何に応じて、正相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMAまたは補相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMBに流れることになる。
【０２３７】
つまり、以上をまとめると、セレクト信号ＳＷが“Ｈｉｇｈ”状態（＝補相セレクト信号ＳＷＢが“Ｌｏｗ”状態）のときには、正相側差動増幅回路ＳMAを構成するトランジスタ対ＱM1-1、ＱM1-2の駆動状態（つまり、一方の差動ハーフレート信号を構成するリタイミングディジタル入力信号ＤMR-Aとその補相リタイミングディジタル入力信号ＤMR-AＢの状態）の如何に応じて、正相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMAまたは補相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMBに電流信号ＩMまたは電流信号ＩMＢが流れ、セレクト信号ＳＷが“Ｌｏｗ”状態（＝補相セレクト信号ＳＷＢが“Ｈｉｇｈ”状態）のときには、補相側差動増幅回路ＳMBを構成するトランジスタ対ＱM2-1、ＱM2-2の駆動状態（つまり、他方の差動ハーフレート信号を構成するリタイミングディジタル入力信号ＤMR-Bとその補相リタイミングディジタル入力信号ＤMR-BＢの状態）の如何に応じて正相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMAまたは補相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMBに電流信号ＩMまたは電流信号ＩMＢが流れる。
【０２３８】
この結果、セレクト信号ＳＷ、補相セレクト信号ＳＷＢによってトランジスタＱM4、ＱM3がｏｆｆ状態になると、それぞれ、正相側のディジタル入力信号ＤMに対応する正相電流信号ＩMが、正相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMAに流れ、補相側のディジタル入力信号ＤMＢに対応する補相電流信号ＩMＢが、補相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMBに流れることになる。
【０２３９】
よって、図２２のような差動電流スイッチ・セルＣＳMを例えば第２の実施形態の図１５、図１６あるいは図１７Ａ、図１８等に示すディジタル／アナログ変換器ＤＡＣのすべての電流スイッチ・セルに適用すれば、ディジタル入力信号の全ビットについて差動動作を行う差動ディジタル／アナログ変換器ＤＡＣを実現することができる。
【０２４０】
なお、図２２に示す差動電流スイッチ・セルＣＳMの回路においては、スイッチ回路の４個のスイッチＳM1〜ＳM4それぞれを構成するスイッチング素子として、パイポーラトランジスタを用いている構成例を示しているが、本発明においては、バイポーラトランジスタに限るわけではなく、電流のスイッチング機能を実現することができる素子であれば、如何なる素子であっても良い。例えば、ＦＥＴ（Field  Effect  Transistor：電界効果トランジスタ）を用いても、前述と同様の機能を実現することが可能である。
【０２４１】
また、本第３の実施形態に示す図２１および図２２のごとき差動動作を行う差動電流スイッチ・セルＣＳMの場合においても、第１の実施形態における図９のような波形整形用バッファ回路５を、差動電流スイッチ・セルＣＳM内のＤフリップフロップＤ−ＦＦとスイッチ回路との間に挿入するようにしても良いし、図１１のような縮退抵抗を、差動電流スイッチ・セルＣＳM内のスイッチ回路の各スイッチを構成するトランジスタのエミッタに接続するようにしても良い。
【０２４２】
また、本第３の実施形態に示す図２１のごとき回路構成の差動電流スイッチ・セルＣＳMを、第１の実施形態の図８に示す回路構成のように、スイッチ回路を構成する４個のスイッチＳM1〜ＳM4のうち、上段側の２個のスイッチと下段側の２個のスイッチとを入れ替えて構成するようにしても良い。
【０２４３】
以上に説明した本第３の実施形態のような差動動作を行う差動電流スイッチ・セルとして電流スイッチ・セルを構成することにより、従来技術の略２倍の高速なＤ／Ａ（Digital-to-Analog）変換速度を達成することができるとともに、単相信号によって動作する回路構成の場合よりも、アナログ出力信号の線形性（品質）をさらに改善することができる。
【０２４４】
なお、本第３の実施形態に示す図２１および図２２のごとき差動電流スイッチ・セルを、場合によっては、第１の実施形態において説明した図３Ａおよび図６Ａのような単相信号により動作する電流スイッチ・セルとして、あるいは、第２に実施形態において説明した図１７Ａおよび図２０Ａのような単相信号により動作する電流スイッチ・セルとして、応用するようにしても良い。
【０２４５】
上述した第１の実施形態では、第３のスイッチＳM3および第４のスイッチＳM4が、第１のスイッチＳM1を含む回路および第２のスイッチＳM2を含む回路のいずれかを電流源１と負荷抵抗ネットワーク４との間に選択的に接続するセレクトスイッチとして機能する例を示した。しかし、図２９および図３０に示すように、このセレクトスイッチの機能を１個の切り替えスイッチ６で実現することもできる。
【０２４６】
図２９は、図３ＡにおけるスイッチＳM3，ＳM4を切り替えスイッチ６に置き換えた電流スイッチ・セルにてディジタル／アナログ変換器ＤＡＣを構成した例を示しており、切り替えスイッチ６の固定端子が電流源１に接続されている。切り替えスイッチ６は、セレクト信号ＳＷによって、可動端子の接続先をスイッチＳM1またはスイッチＳM2に切り替える。図３０は、図６ＡにおけるスイッチＳM1，ＳM2を切り替えスイッチ６に置き換えた電流スイッチ・セルにてディジタル／アナログ変換器ＤＡＣを構成した例を示しており、切り替えスイッチ６の固定端子が負荷抵抗ネットワーク４に接続されている。切り替えスイッチ６は、セレクト信号ＳＷによって、可動端子の接続先をスイッチＳM3またはスイッチＳM4に切り替える。これらの切り替えスイッチ６は、セレクト信号ＳＷのみで駆動するので、補相セレクト信号ＳＷＢは不要となる。なお、切り替えスイッチ６は、第２の実施形態にも適用できる。
【符号の説明】
【０２４７】
１０…スイッチ回路、１１，１２…デコーダ、１００…スイッチ回路、１０１…第１のサブディジタル／アナログ変換器、１０２…第２のサブディジタル／アナログ変換器、１０３…クロック、１０４…第１の移相器、１０５…第２の移相器、１０６…ミキサ、ＣＬＫ…クロック信号、ＣＳ0，ＣＳ1，ＣＳ2，〜，ＣＳM，〜，ＣＳN-1…電流スイッチ・セル、Ｄ0，Ｄ1，Ｄ2，〜，ＤM,〜，ＤN-1…ディジタル入力信号、Ｄ0R，Ｄ1R，Ｄ2R，〜，ＤMR,〜，Ｄ(N-1)R…リタイミングディジタル入力信号、ＤMR-A−ｉｎ，ＤMR-B−ｉｎ…差動リタイミングディジタル入力信号、ＤMR-A−ｏｕｔ，ＤMR-B−ｏｕｔ…差動リタイミングディジタル出力信号、Ｄ−ＦＦ0，Ｄ−ＦＦ1，Ｄ−ＦＦ2，〜，Ｄ−ＦＦM,〜，Ｄ−ＦＦN-1,〜，Ｄ−ＦＦ(N-M)+2M,〜，Ｄ−ＦＦ(2N-1)…Ｄフリップフロップ、Ｄ−ＦＦ0A，Ｄ−ＦＦ0B，Ｄ−ＦＦ1A，Ｄ−ＦＦ1B，Ｄ−ＦＦ2A，Ｄ−ＦＦ2B，〜，Ｄ−ＦＦMA，Ｄ−ＦＦMB，〜，Ｄ−ＦＦ(N-1)A，Ｄ−ＦＦ(N-1)B…Ｄフリップフロップ、ＤＡＣ…ディジタル／アナログ変換器、Ｉ，２Ｉ，２2Ｉ，〜，２N-1Ｉ…電流値、ＩM…正相電流信号、ＩMＢ…補相電流信号、Ｉ1，Ｉ2-1，Ｉ2-2，Ｉ3…電流源、ＬMA…正相側負荷抵抗ネットワーク（抵抗ラダー網）、ＬMB…補相側負荷抵抗ネットワーク（抵抗ラダー網）、ＱBM1-1，ＱBM1-2…トランジスタ対、ＱBM2-1，ＱBM2-2…トランジスタ、ＱBM3-1，ＱBM3-2…トランジスタ対、ＱM1-1，ＱM1-2，ＱM1-3，ＱM1-4…トランジスタ、ＱM2-1，ＱM2-2，ＱM2-3，ＱM2-4…トランジスタ、ＱM3，ＱM4…トランジスタ、ＱM3-1，ＱM3-2…トランジスタ対、ＱM4-1，ＱM4-2…トランジスタ対、Ｒ，２Ｒ…抵抗値、ＲM1-1，ＲM1-2，ＲM2-1，ＲM2-2，ＲM3，ＲM4…縮退抵抗、Ｓ0，Ｓ1，Ｓ2，〜，ＳM,〜，ＳN-1,〜，Ｓ(N-M)+2M,〜，Ｓ(2N-1)…スイッチ、Ｓ01，Ｓ02，Ｓ03，Ｓ04，Ｓ11，Ｓ12，Ｓ13，Ｓ14，Ｓ21，Ｓ22，Ｓ23，Ｓ24，〜，ＳM1，ＳM2，ＳM3，ＳM4，〜，Ｓ(N-1)1，Ｓ(N-1)2，Ｓ(N-1)3，Ｓ(N-1)4…スイッチ、ＳMA…正相側差動増幅回路、ＳMB…補相側差動増幅回路、Ｖｃｃ…電源、Ｖｏｕｔ…アナログ出力信号。
【図１】
2010087410.tif 000003
【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８】
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【図１９】
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【図２０Ａ】
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【図２０Ｂ】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６Ａ】
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【図２６Ｂ】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【国際調査報告】
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