(57)【要約】  貫通ビア等のバスを介して信号伝送を行う半導体装置において、消費電力の低減と共に信号伝送の高速化を実現する。貫通ビアに対してデータ信号を送信する際に、まず、ｎＭＯＳＦＥＴ２０５をオンに駆動することで貫通ビアを基準電源電圧ＶＳＳにプリチャージし、次いで、データ入力信号がハイレベルの場合には、ｐＭＯＳＦＥＴ２０４を一定の期間のみオンに駆動することで貫通ビア上のハイレベルの電圧を電源電圧ＶＤＤとＶＳＳの間の所定の電圧に制限する。貫通ビアの電圧振幅が制限されることによって消費電力の低減が図れると共に、その振幅制限をｐＭＯＳＦＥＴ２０４のオン期間によって行うことで、信号伝送の高速化が図れる。
2011007642.tif 000002
【特許請求の範囲】
【請求項１】
送信端子と、
前記送信端子を介して情報信号を送信する送信バッファとを備え、
前記送信バッファは、
ソースが電源電圧に、ドレインが前記送信端子に接続された第１導電型の第１ＭＩＳＦＥＴと、
ソースが前記電源電圧よりも小さい基準電源電圧に、ドレインが前記送信端子に接続された第２導電型の第２ＭＩＳＦＥＴと、
前記第１および第２ＭＩＳＦＥＴのゲートを制御する第１制御回路とを備え、
前記第１制御回路は、まず、前記第２ＭＩＳＦＥＴをオンに駆動すると共に、前記第１ＭＩＳＦＥＴをオフに駆動することで前記送信端子を前記基準電源電圧に放電する第１処理を実行し、次いで、前記情報信号としてハイレベルを送信する際には、前記第２ＭＩＳＦＥＴをオフに駆動すると共に、前記第１ＭＩＳＦＥＴを第１期間だけオンに駆動した後オフに駆動する第２処理を実行し、
前記第１期間は、前記送信端子を前記基準電源電圧よりも大きく前記電源電圧よりも小さい第１電圧に充電するのに必要な期間に設定されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、さらに、
クロック送信端子と、
第１クロック信号が入力され、前記クロック送信端子を介して第２クロック信号を送信するクロック出力バッファとを備え、
前記第１処理は、前記第１クロック信号が第１論理レベルの際に実行され、
前記第２処理は、前記第１クロック信号の前記第１論理レベルから第２論理レベルへの遷移を受けて実行されることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１論理レベル、前記第２論理レベルは、それぞれ、ロウレベル、ハイレベルであり、
前記クロック出力バッファは、
ソースが前記電源電圧に、ドレインが前記クロック送信端子に接続された前記第１導電型の第３ＭＩＳＦＥＴと、
ソースが前記基準電源電圧に、ドレインが前記クロック送信端子に接続された前記第２導電型の第４ＭＩＳＦＥＴとを備え、
前記第１制御回路は、前記第２クロック信号の電圧が所定の電圧に到達したことを検出する第１電圧検出回路を備え、
前記第１期間は、前記第１クロック信号がロウレベルからハイレベルへ遷移してから、前記第１電圧検出回路が検出信号を出力するまでの期間に基づいて定められることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第３ＭＩＳＦＥＴは、前記第１ＭＩＳＦＥＴよりも駆動能力が大きく設計されていることを特徴とする半導体装置。
【請求項５】
請求項２記載の半導体装置において、
前記第１制御回路は、遅延回路を備え、
前記第１期間は、前記第１クロック信号が前記第１論理レベルから前記第２論理レベルへ遷移してから、前記遅延回路による所定の遅延時間が経過するまでの期間に基づいて定められることを特徴とする半導体装置。
【請求項６】
請求項２記載の半導体装置において、
前記第１論理レベル、前記第２論理レベルは、それぞれ、ロウレベル、ハイレベルであり、
前記クロック出力バッファは、
ソースが前記電源電圧に、ドレインが前記クロック送信端子に接続され、前記第１ＭＩＳＦＥＴと等しい駆動能力に設計された前記第１導電型の第５ＭＩＳＦＥＴと、
ソースが前記基準電源電圧に、ドレインが前記クロック送信端子に接続され、前記第２ＭＩＳＦＥＴと等しい駆動能力に設計された前記第２導電型の第６ＭＩＳＦＥＴとを備え、
前記半導体装置は、さらに、前記第５および第６ＭＩＳＦＥＴのゲートを制御する第２制御回路を備え、
前記第２制御回路は、まず、前記第２クロック信号としてロウレベルを送信する際には、前記第６ＭＩＳＦＥＴをオンに駆動すると共に、前記第５ＭＩＳＦＥＴをオフに駆動することで前記クロック送信端子を前記基準電源電圧に放電する第３処理を実行し、次いで、前記第２クロック信号としてハイレベルを送信する際には、前記第６ＭＩＳＦＥＴをオフに駆動すると共に、前記第５ＭＩＳＦＥＴを第２期間だけオンに駆動した後オフに駆動する第４処理を実行し、
前記第２期間は、前記クロック送信端子を前記第１電圧に充電するのに必要な期間に設定されていることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第２制御回路は、前記第２クロック信号の電圧が、所定の電圧に到達したことを検出する第２電圧検出回路を備え、
前記第１および第２期間は、共に、前記第１クロック信号がロウレベルからハイレベルへ遷移してから、前記第２電圧検出回路が検出信号を出力するまでの期間に基づいて定められることを特徴とする半導体装置。
【請求項８】
順に積層され、第１および第２半導体チップを含んだ複数の半導体チップを備え、
前記第１半導体チップは、
第１貫通ビアと、
前記第１貫通ビアを介して情報信号を送信する送信バッファとを備え、
前記送信バッファは、
ソースが電源電圧に、ドレインが前記第１貫通ビアに接続された第１導電型の第１ＭＩＳＦＥＴと、
ソースが前記電源電圧よりも小さい基準電源電圧に、ドレインが前記第１貫通ビアに接続された第２導電型の第２ＭＩＳＦＥＴと、
前記第１および第２ＭＩＳＦＥＴのゲートを制御する第１制御回路とを含み、
前記第１制御回路は、まず、前記第２ＭＩＳＦＥＴをオンに駆動すると共に、前記第１ＭＩＳＦＥＴをオフに駆動することで前記第１貫通ビアを前記基準電源電圧に放電する第１処理を実行し、次いで、前記情報信号としてハイレベルを送信する際には、前記第２ＭＩＳＦＥＴをオフに駆動すると共に、前記第１ＭＩＳＦＥＴを第１期間だけオンに駆動した後オフに駆動する第２処理を実行し、
前記第１期間は、前記第１貫通ビアを前記基準電源電圧よりも大きく前記電源電圧よりも小さい第１電圧に充電するのに必要な期間に設定され、
前記第２半導体チップは、
前記第１貫通ビアを介して送信された情報信号を受信する第２貫通ビアと、
前記第２貫通ビアが受信した情報信号を、前記基準電源電圧よりも大きく前記第１電圧よりも小さい第１判定電圧を基準として比較判定する受信バッファとを有することを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記第１半導体チップは、さらに、
第３貫通ビアと、
第１クロック信号が入力され、前記第３貫通ビアを介して第２クロック信号を送信するクロック出力バッファとを備え、
前記第２半導体チップは、さらに、前記第２クロック信号を受信する第４貫通ビアを備え、
前記第１処理は、前記第１クロック信号が第１論理レベルの際に実行され、
前記第２処理は、前記第１クロック信号の前記第１論理レベルから第２論理レベルへの遷移を受けて実行されることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第１論理レベル、前記第２論理レベルは、それぞれ、ロウレベル、ハイレベルであり、
前記第１半導体チップの前記クロック出力バッファは、
ソースが前記電源電圧に、ドレインが前記第３貫通ビアに接続された前記第１導電型の第３ＭＩＳＦＥＴと、
ソースが前記基準電源電圧に、ドレインが前記第３貫通ビアに接続された前記第２導電型の第４ＭＩＳＦＥＴとを備え、
前記第１半導体チップの前記第１制御回路は、前記第２クロック信号の電圧が所定の第２電圧に到達したことを検出する第１電圧検出回路を備え、
前記第１期間は、前記第１クロック信号がロウレベルからハイレベルへ遷移してから、前記第１電圧検出回路が検出信号を出力するまでの期間に基づいて定められ、
前記第２半導体チップは、さらに、前記第４貫通ビアで受信した前記第２クロック信号の電圧が前記第２電圧に到達したことを検出する第２電圧検出回路を備え、
前記第２半導体チップの前記受信バッファは、前記第２電圧検出回路の検出信号に基づいたタイミングで比較判定動作を行うことを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記第３ＭＩＳＦＥＴは、前記第１ＭＩＳＦＥＴよりも駆動能力が大きく設計されていることを特徴とする半導体装置。
【請求項１２】
請求項９記載の半導体装置において、
前記第１半導体チップの前記第１制御回路は、
前記第１クロック信号の前記第１論理レベルから前記第２論理レベルへの遷移を検出する第１エッジ検出回路と、
前記第１エッジ検出回路の検出信号を遅延させる第１遅延回路とを備え、
前記第１期間は、前記第１エッジ検出回路が検出信号を出力してから前記第１遅延回路が出力信号を出力するまでの期間に基づいて定められ、
前記第２半導体チップは、さらに、
前記第４貫通ビアで受信した前記第２クロック信号の前記第１論理レベルから前記第２論理レベルへの遷移を検出する第２エッジ検出回路と、
前記第２エッジ検出回路の検出信号を遅延させる第２遅延回路とを備え、
前記第２半導体チップの前記受信バッファは、前記第２遅延回路の出力信号に基づいたタイミングで比較判定動作を行うことを特徴とする半導体装置。
【請求項１３】
請求項９記載の半導体装置において、
前記第１論理レベル、前記第２論理レベルは、それぞれ、ロウレベル、ハイレベルであり、
前記第１半導体チップの前記クロック出力バッファは、
ソースが前記電源電圧に、ドレインが前記第３貫通ビアに接続され、前記第１ＭＩＳＦＥＴと等しい駆動能力に設計された前記第１導電型の第５ＭＩＳＦＥＴと、
ソースが前記基準電源電圧に、ドレインが前記第３貫通ビアに接続され、前記第２ＭＩＳＦＥＴと等しい駆動能力に設計された前記第２導電型の第６ＭＩＳＦＥＴとを備え、
前記第１半導体チップは、さらに、前記第５および第６ＭＩＳＦＥＴのゲートを制御する第２制御回路を備え、
前記第２制御回路は、まず、前記第２クロック信号としてロウレベルを送信する際には、前記第６ＭＩＳＦＥＴをオンに駆動すると共に、前記第５ＭＩＳＦＥＴをオフに駆動することで前記第３貫通ビアを前記基準電源電圧に放電する第３処理を実行し、次いで、前記第２クロック信号としてハイレベルを送信する際には、前記第６ＭＩＳＦＥＴをオフに駆動すると共に、前記第５ＭＩＳＦＥＴを第２期間だけオンに駆動した後オフに駆動する第４処理を実行し、
前記第２期間は、前記第３貫通ビアを前記第１電圧に充電するのに必要な期間に設定され、
前記第２半導体チップは、さらに、
前記第４貫通ビアで受信した前記第２クロック信号を前記基準電源電圧よりも大きく前記第１電圧よりも小さい第２判定電圧を基準として比較判定するクロック入力バッファと、
前記クロック入力バッファの出力信号の振幅を前記電源電圧−前記基準電源電圧間のレベルに増幅するクロック増幅回路とを備え、
前記第２半導体チップの前記受信バッファは、前記クロック増幅回路の出力信号の立ち上がりエッジに基づいたタイミングで比較判定動作を行うことを特徴とする半導体装置。
【請求項１４】
請求項８記載の半導体装置において、
前記第２半導体チップは、さらに、前記受信バッファの前記第１判定電圧を生成する電圧生成回路を備え、
前記電圧生成回路は、
一端が前記電源電圧に接続された第１スイッチと、
それぞれ、異なった容量値を持ち、前記第１スイッチの他端への接続有無が第１設定信号によって制御される第１容量群と、
一端が前記基準電源電圧に接続された第２スイッチと、
それぞれ、異なった容量値を持ち、前記第２スイッチの他端への接続有無が第２設定信号によって制御される第２容量群と、
オンの際に前記第１スイッチの他端と前記第２スイッチの他端を接続する第３スイッチとを備え、
前記第１判定電圧は、前記第１設定信号および前記第２設定信号によって所望の前記第１容量群および前記第２容量群を選択すると共に、前記第１〜第３スイッチを適宜制御し、この選択された第１容量群と第２容量群の電荷を配分することによって生成されることを特徴とする半導体装置。
【請求項１５】
外部から伝送された情報信号を受信する受信端子と、
外部から伝送されたクロック信号を受信するクロック受信端子と、
電源電圧（ＶＤ）と前記電源電圧よりも小さい基準電源電圧（ＶＳ）によって動作し、前記受信端子で受信した情報信号を判定電圧を基準として比較判定する受信バッファとを有し、
前記判定電圧は、（（ＶＤ＋ＶＳ）／２）よりも小さい値であることを特徴とする半導体装置。
【請求項１６】
請求項１５記載の半導体装置において、
前記半導体装置は、さらに、前記クロック受信端子で受信した前記クロック信号の立ち上がり電圧が所定の電圧に到達したことを検出する電圧検出回路を備え、
前記受信バッファは、前記電圧検出回路の検出信号に基づいたタイミングで比較判定動作を行うことを特徴とする半導体装置。
【請求項１７】
請求項１５記載の半導体装置において、
前記クロック受信端子で受信した前記クロック信号のエッジを検出するエッジ検出回路と、
前記エッジ検出回路の検出信号を遅延させる遅延回路とを備え、
前記受信バッファは、前記遅延回路の出力信号に基づいたタイミングで比較判定動作を行うことを特徴とする半導体装置。
【請求項１８】
請求項１５記載の半導体装置において、さらに、
前記クロック受信端子で受信した前記クロック信号を前記判定電圧を基準として比較判定するクロック入力バッファと、
前記クロック入力バッファの出力信号の振幅を前記電源電圧−前記基準電源電圧間のレベルに増幅する増幅回路とを備え、
前記受信バッファは、前記増幅回路の出力信号のエッジに基づいたタイミングで比較判定動作を行うことを特徴とする半導体装置。
【請求項１９】
請求項１５記載の半導体装置において、さらに、
前記判定電圧を生成する電圧生成回路を備え、
前記電圧生成回路は、
一端が前記電源電圧に接続された第１スイッチと、
それぞれ、異なった容量値を持ち、前記第１スイッチの他端への接続有無が第１設定信号によって制御される第１容量群と、
一端が前記基準電源電圧に接続された第２スイッチと、
それぞれ、異なった容量値を持ち、前記第２スイッチの他端への接続有無が第２設定信号によって制御される第２容量群と、
オンの際に前記第１スイッチの他端と前記第２スイッチの他端を接続する第３スイッチとを備え、
前記判定電圧は、前記第１設定信号および前記第２設定信号によって所望の前記第１容量群および前記第２容量群を選択すると共に、前記第１〜第３スイッチを適宜制御し、この選択された第１容量群と第２容量群の電荷を配分することによって生成されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロプロセッサやメモリ等が集積された半導体装置に関わり、特に、積層搭載された複数の半導体チップ間での貫通ビアを介した信号伝送方法に関するものである。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスの大きな特徴は、素子サイズの微細化により動作速度の向上や消費電力の削減が可能となるスケーリング則にある。これまで素子の微細化により、チップあたりの速度向上や消費電力の低減を実現してきた。しかし、微細化が進むにつれてチップ性能の向上に鈍化傾向が現れてきた。その理由は、微細化そのものの限界、微細化で改善しない素子間の配線遅延および素子のリーク電流増大に伴う消費電力の増大が顕在化してきたためである。また一定規模の情報処理システムを構築する場合、１つのチップに集積できる機能に限界があるため、複数のチップを配置すると共にチップ間を接続することが必須となる。チップの配置方向はこれまで水平であり、チップ間の信号の伝送距離は最短でもチップ一辺以上の長さとなる。よって、チップあたりの動作速度が向上してもチップ間の伝送距離が長いため、システム全体での速度向上が困難であった。【０００３】
チップ性能向上の鈍化やシステム全体の性能向上に対応するため、非特許文献１に代表される積層チップシステムが提案されている。その概要を図１に示す。これは、半導体チップ１００の上下に別の半導体チップを３次元的に積層し、チップ間を貫通ビア（導体１０１、パッド１０２、半田バンプ１０４）を介して接続することで、情報や電力を伝送する技術である。チップ内での信号の長距離配線やチップ間での信号配線をチップ直上の貫通ビアで伝送することで、チップ内の素子間の配線遅延やシステム全体でネックとなるチップ間伝送遅延を大幅に低減されることが期待できる。【０００４】
特許文献１には、図１に示したような積層チップシステムにおいて、各チップ内の貫通ビア経路上にラッチ回路を設けることで、各チップ間のデータ転送を、このラッチ回路を介したパイプライン方式で行わせる技術が示されている。この技術を用いると、例えば、貫通ビアの浮遊容量に伴う遅延の影響等が低減でき、高速なデータ転送が実現可能になる。また、特許文献２には、配線を介したドライバ回路とレシーバ回路間のデータ転送において、ドライバ回路のハイレベル側の駆動経路にゲートを固定電圧とするＭＩＳＦＥＴを挿入することで、ハイレベル側の振幅を制限する技術が示されている。これによって、例えば、配線容量の充放電に伴う消費電力を低減可能になる。さらに、特許文献３には、ＣＭＯＳ型の出力ドライバ回路において、ｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの各ゲートを所定の論理閾値を持つ論理ゲートで駆動し、各論理ゲートの入力に出力ドライバ回路の出力電圧を帰還することで、ハイレベル側とロウレベル側の振幅を制御する技術が示されている。これによって、例えば、高速化やノイズの低減等が図れる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−３３０９７４号公報
【特許文献２】特開２００１−３３２９６８号公報
【特許文献３】特開平５−５５８９３号公報
【非特許文献】
【０００６】
【非特許文献１】Ｋ．Ｔａｋａｈａｓｈｉ、ｅｔ．ａｌ．，Ｊａｐａｎｅｓｅ  Ｊｏｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ，  ４０，  ３０３２−３０３７（２００１）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図１に示したような貫通ビアを用いた半導体装置（積層チップシステム）においては、次のような問題点がある。貫通ビアは、文字通りシリコン基板の表裏を貫通する導体１０１を含み、この導体は絶縁膜１０３を介してシリコン基板と接触するため、その間に浮遊容量が生じる。図２は、図１における１チップあたりの貫通ビア周辺部の構成例を示す等価回路図である。図２に示す半導体装置では、ある半導体チップ１００に含まれる送信部１０７が貫通ビアに対して信号を出力し、この信号が各半導体チップ１００の貫通ビアを介して伝送され、その伝送信号を別の半導体チップ１００に含まれる受信部１０８が受信する。貫通ビアを用いて多層の積層チップに高速信号を伝送する場合、チップごとの貫通ビア浮遊容量１０６が加算されるため、積層するにつれてこの浮遊容量の影響が無視できなくなる。たとえば、ビア径が１０μｍ、ビア長が５０μｍ、絶縁膜（ＳｉＯ２）の厚さが１００ｎｍの場合、ビアあたりの浮遊容量は０．５３ｐＦとなる。このチップを１６層積層した場合、ビアの浮遊容量は６．５ｐＦとなり、通常のＰＡＤ配線と同等となる。【０００８】
貫通ビア浮遊容量の増加は回路の動作周波数に大きな影響を及ぼす。一般に、貫通ビア上を矩形波信号が伝送する際、信号電圧の切り替わりで立ち上がり時間と立ち下がり時間が必要となる。これらの時間は伝送路の負荷容量Ｃと出力ＦＥＴの抵抗すなわち出力抵抗Ｒで決定されるＣＲ時定数に比例する。貫通ビア浮遊容量の増加はこれらの時間の増大につながり、貫通ビア上の伝送信号における上限周波数の制限とチップから他チップに向けた伝送信号における遅延時間の増大につながる。結果として、積層数が増加するにつれて積層チップ本来の利点であったシステム全体での高速化が困難となってくる。このため、動作周波数の向上には、ＣＲ時定数の低減すなわち浮遊容量および出力抵抗の削減が必要となる。【０００９】
また、浮遊容量増加の問題は消費電力にも大きな影響を及ぼす。一般に負荷容量ＣＬを駆動するバッファ出力段（インバータ回路）の消費電力の大部分は、負荷容量へ充放電で生じる。振幅電圧幅Ｖ、周波数ｆ、負荷容量をＣＬとした場合の、出力段の消費電力Ｐは式（１）で表される。積層数が増加すると貫通ビア浮遊容量が増大し、積層システム全体での消費電力が増大する。このため、動作周波数を維持して消費電力を低減するためには、負荷容量である貫通ビア浮遊容量ＣＬの低減と信号の振幅電圧幅の低減が必要となる。【００１０】
Ｐ＝ＣＬ×ｆ×Ｖ２      （１）【００１１】
上記の問題を解決するために、回路上の改善技術がいくつか挙げられる。まず高速化では、一般にＦＥＴのチャネル幅を広げて出力抵抗を低減しＣＲ時定数を削減する。しかし、チャネル幅の拡大に伴いＦＥＴ自体の浮遊容量の増大するため、ＣＲ時定数を効率的に削減できないばかりか、ＦＥＴの浮遊容量分だけ消費電力が増大する恐れがある。また、特許文献１に示すように、貫通ビアにラッチ回路を挿入して動作周波数を向上させる方法がある。チップごとに貫通ビア容量を分割することで、ＣＲ時定数は積層数に依存せず常に積層数1枚分となり高速化が見込める。しかし、積層チップ全体での貫通ビア浮遊容量は変わらないため消費電力は低下しない。【００１２】
一方、低消費電力化の回路技術として、振幅電圧を制限する方法がある。一般には、例えばＣＭＯＳインバータ回路の電源電圧ＶｄをＶ１に下げる方法が挙げられる。また、特許文献２のように、電源電圧Ｖｄはそのままで、制限電圧源に接続されたｎＭＩＳＦＥＴを用いて振幅をＶ１に抑制する方法が挙げられる。特許文献２では、ｐＭＩＳＦＥＴおよびｎＭＩＳＦＥＴからなるインバータにおけるｐＭＩＳＦＥＴと出力ノードの間に、電源電圧Ｖｄより低い制御電圧をゲートに印加したｎＭIＳＦＥＴを挿入することで、その制御電圧以下となるＶ１に振幅を制限している。これらの方法の場合、振幅の制限に伴い消費電力は低下する。【００１３】
しかしながら、電源電圧を下げる方法では、負荷容量を充電する際の動作電圧自体が低い電圧Ｖ１となる（すなわちｐＭＩＳＦＥＴがオンした時点の当該ソース・ドレイン間電圧がＶ１となる）ため、ＣＲ時定数で決定される信号の立ち上がり時間を改善することはできない。また、特許文献２では、ｐＭＩＳＦＥＴと挿入されたｎＭＩＳＦＥＴの直列２段接続を介して充電が行われるため、その抵抗が高くなり、ＣＲ時定数が大きくなると共に立ち上がり時間が遅延することになる。【００１４】
一方、特許文献３では、特許文献２のような２段構成ではなく、１段構成（ｐＭＯＳＦＥＴ）を用いて負荷容量を充電でき、振幅の制限によって高速化を図っている。しかしながら、ハイレベルとロウレベルの両方で振幅制限を行っているため、負荷容量を充電する際の実質的な動作電圧は低い電圧Ｖ１となる。すなわち、電源電圧をＶｄ、ロウレベルの電圧をＶＬとするとｐＭＩＳＦＥＴがオンした時点の当該ソース・ドレイン間電圧Ｖ１は、Ｖｄよりも低い電圧（Ｖｄ−ＶＬ）となる。これにより、立ち上がり時間が遅延する。さらに、特許文献３では、製造ばらつきに対するマージンが低下する恐れがある。すなわち、通常、信号の判定レベルはハイレベルとロウレベルの中間に設定されるが、ハイレベルおよびロウレベル共に製造ばらつきによってばらつく恐れがあるため、判定レベルのマージンが十分に確保できない恐れがある。【００１５】
本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、貫通ビア等のバスを介して信号伝送を行う半導体装置において、消費電力の低減と共に信号伝送の高速化を実現することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。【００１７】
本実施の形態による半導体装置は、貫通ビアによる積層チップシステムにおいて、貫通ビアと電源電圧ＶＤＤ間に接続されたｐＭＯＳＦＥＴ、及び貫通ビアと基準電源電圧ＶＳＳ間に接続されたｎＭＯＳＦＥＴからなる送信バッファ回路と、ロウレベルがＶＳＳ、ハイレベルがＶＤＤ×Ｋ（０．０＜Ｋ＜１．０）となるように各ＦＥＴのオン・オフ時間を制御する制御回路とを備えたものとなっている。【００１８】
この制御回路による制御方法は２種類ある。１つは貫通ビアの負荷に応じた遅延回路を用いて各ＦＥＴを一定期間ＯＮ／ＯＦＦし、振幅を制限する方法である。もう１つは、参照信号（例えばクロック信号）とデータ信号の貫通ビアを同一の構造とし、その参照信号の電圧状態を検出することで、貫通ビアの負荷容量を反映しながらデータ用送信バッファを制御して振幅制限する方法である。【００１９】
本実施の形態による貫通ビア伝送回路の送信部の概要を図３に示す。通信方式の前提として、データ信号はクロック信号に同期して入力される。クロック用送信バッファ（図３ではｐＭＯＳＦＥＴ２０２およびｎＭＯＳＦＥＴ２０３で構成したインバータ）は、クロック入力信号を受けて貫通ビアを駆動することでクロック信号を伝送し、このクロック信号の伝送にはその振幅電圧が電源電圧ＶＤＤ〜基準電源電圧ＶＳＳまで振れる従来の駆動方式が用いられる。一方、データ用送信バッファ（図３ではｐＭＯＳＦＥＴ２０４およびｎＭＯＳＦＥＴ２０５）は、貫通ビアに対して振幅が制限されたデータ信号を送信できるようにｐＭＯＳＦＥＴ２０４およびｎＭＯＳＦＥＴ２０５のゲートが独立に制御され、その振幅電圧はＫ×ＶＤＤ〜ＶＳＳの範囲で制限される。【００２０】
第１の制御方法を用いる場合、制御回路２０１は、まず、クロック信号がロウレベルの場合は、ｎＭＯＳＦＥＴ２０５をオン、ｐＭＯＳＦＥＴ２０４をオフに駆動する。これによって貫通ビア電圧はＶＳＳとなる。その後、クロック信号がロウレベルからハイレベルに立ち上がると、制御回路２０１は、データ入力信号がロウレベルの場合には、前述した各ＦＥＴの状態を維持する。一方、データ入力信号がハイレベルの場合、制御回路２０１は、クロック信号の立ち上がりを受けてｎＭＯＳＦＥＴ２０５をオフにすると共に、その内部に設けた遅延回路によって貫通ビア電圧がＫ×ＶＤＤに達するのに必要な期間ｐＭＯＳＦＥＴ２０４をオンにし、その後オフにする。次いで、クロック信号がロウレベルに立ち下がると、前述したように、制御回路２０１は、ｎＭＯＳＦＥＴ２０５をオンにして貫通ビア電圧をＶＳＳに戻す。【００２１】
第２の制御方法を用いる場合は、前提として、クロック信号とデータ信号を伝送する貫通ビアを同一の構造とする。制御回路２０１は、クロック用送信バッファの入力となるクロック入力信号（２５１）の遷移と、出力となるビア上のクロック出力信号（２５２）の電圧をモニタする。制御回路２０１は、まず、クロック入力信号がロウレベルの場合は、ｎＭＯＳＦＥＴ２０５をオン、ｐＭＯＳＦＥＴ２０４をオフに駆動する。これによって貫通ビア電圧はＶＳＳとなる。その後、クロック入力信号がロウレベルからハイレベルに立ち上がると、制御回路２０１は、データ入力信号がロウレベルの場合には、前述した各ＦＥＴの状態を維持する。一方、データ入力信号がハイレベルの場合、制御回路２０１は、クロック入力信号の立ち上がりを受けてｎＭＯＳＦＥＴ２０５をオフにすると共に、ｐＭＯＳＦＥＴ２０４を一定期間オンにした後オフにする。このｐＭＯＳＦＥＴ２０４をオンからオフに切り替えるタイミングは、ビア上のクロック出力信号（２５２）の電圧をモニタした結果に基づいて、データ信号用貫通ビアの電圧がＫ×ＶＤＤに達したと推定されるタイミングである。次いで、クロック入力信号がロウレベルに立ち下がると、前述したように、制御回路２０１は、ｎＭＯＳＦＥＴ２０５をオンにして貫通ビア電圧をＶＳＳに戻す。【００２２】
本実施の形態による貫通ビア伝送回路の受信部の概要を図４に示す。貫通ビアを経由して入力されたクロック入力信号は、データ信号側のコンパレータ回路（受信バッファ）２１１の起動信号（判定タイミング）２５３として用いられ、場合によっては基準電圧源２１２の起動信号２５３としても用いられる。貫通ビアを経由して入力されたデータ信号は、判定タイミングにおいてコンパレータ回路２１１により基準電圧と比較され、ラッチ回路２１３を経て出力される。受信部では、振幅制限されたデータ信号を基準電圧と比較して真理値を決定する。
【発明の効果】
【００２３】
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、貫通ビア等のバスを介して信号伝送を行う半導体装置において、消費電力の低減と共に信号伝送の高速化が実現可能になる。
【図面の簡単な説明】
【００２４】
【図１】本発明の前提として検討した半導体装置において、その断面構造の一例を示す概略図である。
【図２】図１における１チップあたりの貫通ビア周辺部の構成例を示す等価回路図である。
【図３】本発明の一実施の形態による半導体装置において、その送信部の概略構成例を示すブロック図である。
【図４】本発明の一実施の形態による半導体装置において、その受信部の概略構成例を示すブロック図である。
【図５】本発明の実施の形態１による半導体装置において、その送信部の構成例を示すブロック図である。
【図６】本発明の実施の形態１による半導体装置において、その受信部の構成例を示すブロック図である。
【図７】図６の受信部において、そのコンパレータ回路の構成例を示す回路図である。
【図８】図５の送信部の動作例を示す波形図である。
【図９】図６の受信部の動作例を示す波形図である。
【図１０】送信バッファと貫通ビアを等価的に表す回路図である。
【図１１】信号の立ち上がり時間と立ち下り時間の規定を示す説明図である。
【図１２】本発明の実施の形態１による半導体装置において、動作周波数に対する消費電力値を検証した結果を示すグラフである。
【図１３】本発明の実施の形態１による半導体装置において、動作周波数を満たすのに必要なＦＥＴ幅を検証した結果を示すグラフである。
【図１４】本発明の実施の形態２による半導体装置において、その送信部の構成例を示すブロック図である。
【図１５】本発明の実施の形態２による半導体装置において、その受信部の構成例を示すブロック図である。
【図１６】図１４の送信部の動作例を示す波形図である。
【図１７】図１５の受信部の動作例を示す波形図である。
【図１８】本発明の実施の形態３による半導体装置において、その受信部の基準電圧源を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）におけるスイッチ付き容量対の構成例を示す回路図である。
【図１９】本発明の実施の形態４による半導体装置において、その送信部の構成例を示すブロック図である。
【図２０】本発明の実施の形態４による半導体装置において、その受信部の構成例を示すブロック図である。
【図２１】図２０における差動増幅回路の構成例を示す回路図である。
【図２２】図１９の送信部の動作例を示す波形図である。
【図２３】図２０の受信部の動作例を示す波形図である。
【図２４】本発明の一実施の形態による半導体装置において、その効果の一例を説明する概念図である。
【発明を実施するための形態】
【００２５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２６】
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を用いる。図面において、Ｐチャネル型ＭＯＳＦＥＴ（ｐＭＯＳＦＥＴ）にはゲートに丸印の記号を付すことで、Ｎチャネル型ＭＯＳＦＥＴ（ｎＭＯＳＦＥＴ）と区別することとする。図面にはＭＯＳＦＥＴの基板電位の接続は特に明記していないが、ＭＯＳＦＥＴが正常動作可能な範囲であれば、その接続方法は特に限定しない。
【００２７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２８】
（実施の形態１）
図５は、本発明の実施の形態１による半導体装置において、その送信部の構成例を示すブロック図であり、図６は、本発明の実施の形態１による半導体装置において、その受信部の構成例を示すブロック図である。図５、図６は、それぞれ、図２に示した送信部１０７、受信部１０８に対応するものである。本実施の形態１では、データ信号の送信バッファ回路内のＦＥＴを遅延回路で制御する場合について説明する。図５、図６では、１本のクロック信号に対して１チャネル分のデータ信号を示しているが、実際のデータ信号チャネル数は複数でもかまわない。
【００２９】
図５に示す送信部は、ｐＭＯＳＦＥＴ３２０とｎＭＯＳＦＥＴ３２１で構成したクロック用送信バッファと、ｐＭＯＳＦＥＴ３１８とｎＭＯＳＦＥＴ３１９で構成したデータ用送信バッファと、データ用送信バッファの制御回路３０１等で構成される。クロック用送信バッファは、貫通ビアに対してクロック出力信号３３７を送信し、データ用送信バッファは、貫通ビアに対してデータ出力信号３３６を送信する。制御回路３０１は、ラッチ回路３１１、立ち上がり検出回路３１２、遅延回路３１３、遅延回路３１４、状態制御レジスタ３１５、状態制御レジスタ３１６、ＮＡＮＤ回路３１７で構成される。データチャネルが複数ある場合は、立ち上がり検出回路３１２、遅延回路３１３，３１４はチャネル間で共有できる。データ用送信バッファを構成するＭＯＳＦＥＴ３１８、３１９は、クロック用送信バッファのＭＯＳＦＥＴ３２０，３２１よりチャネル幅を小さく構成してもよい。
【００３０】
図８は、図５の送信部の動作例を示す波形図である。クロック入力信号がロウレベルの間は、データ用送信バッファのｎＭＯＳＦＥＴ３１９がＯＮ状態であり、貫通ビア電圧は基準電源電圧ＶＳＳに固定されている。またレジスタ３１６も、この場合、ｎＭＯＳＦＥＴ３１９がＯＮ状態になるよう初期化されている。クロック入力信号がハイレベルに変化した場合、その立ち上がりは検出回路３１２で検出される。検出回路３１２は、クロック信号の立ち上がりを検出できるものであれば何でもよく、例えばインバータ等が挙げられる。
【００３１】
検出回路３１２の出力となる起動信号３３１により、ラッチ回路３１１はデータ入力信号を取り込みＮＡＮＤ回路３１７に向けて出力する。同時に起動信号３３１は制御レジスタ３１５をＳＥＴして同レジスタより信号“１”をＮＡＮＤ回路３１７に出力する。ラッチ回路３１１で取り込んだデータ信号の真理値が“１”である場合、ＮＡＮＤ回路３１７からの制御信号３３４でｐＭＯＳＦＥＴ３１８がＯＮになる。さらに起動信号３３１により状態制御レジスタ３１６はＲＥＳＥＴされ、ｎＭＯＳＦＥＴ３１９はＯＦＦ状態となる。
【００３２】
起動信号３３１は、遅延回路３１３によって一定時間遅延され、これによって、抑止信号３３２が生成される。抑止信号３３２はレジスタ３１５をＲＥＳＥＴする。その結果、レジスタの出力は“０”となり、ＮＡＮＤ回路３１７を経てデータ用送信バッファのｐＭＯＳＦＥＴ３１８はＯＦＦとなる。この時点でデータ信号用貫通ビア（データ出力信号３３６）の充電はストップし、その電圧を維持する。つぎに抑止信号３３２は、２番目の遅延回路３１４に入力され、さらに遅れたプリチャージ信号３３３により、レジスタ３１６をＳＥＴする。このためｎＭＯＳＦＥＴ３１９がＯＮ状態となり、データ信号用貫通ビアは強制的にＶＳＳにプリチャージされる。また、ラッチ回路３１１からのデータ信号の真理値が“０”であった場合、常にｐＭＯＳＦＥＴ３１８はＯＦＦになっておりデータ信号用貫通ビアの電圧はＶＳＳに固定されたままである。なお、図５では、２つの遅延回路３１３，３１４を用いてプリチャージ信号３３３を生成したが、単にクロック信号のロウレベルを検出してプリチャージ信号３３３を生成する方式であってもよい。
【００３３】
一方、図６に示す受信部は、送信部の制御回路３０１と同様の立ち上がり検出回路３４１、基準電圧源３４２、コンパレータ回路３４３、真理値確定回路（ラッチ回路）３４４および遅延回路３４５等で構成される。立ち上がり検出回路３４１は、貫通ビアから受信したクロック入力信号３５５の立ち上がりを検出し、特に限定はされないが、例えばインバータ回路等で構成される。図９は、図６の受信部の動作例を示す波形図である。立ち上がり検出回路３４１の出力となる起動信号３５１により、まず基準電圧源３４２が起動する。その後、遅延回路３４５を経て遅れた判定イネーブル信号３５２によりコンパレータ回路３４３が起動する。貫通ビア経由で入力されたデータ入力信号３５４は、ラッチ型のコンパレータ回路３４３にて基準電圧源３４２からの基準電圧と比較され、その結果である判定データ信号３５３が真理値確定回路３４４に入力される。
【００３４】
図５および図６の構成例は、回路規模が小さいので、特に、半導体チップの積層数が固定されており、積層数の変化が起きない半導体装置に対して有効である。これは、積層数に応じて、貫通ビアの浮遊容量が変化するため、図５におけるｐＭＯＳトランジスタ３１８のＯＮ時間を規定する遅延回路３１３等に必要な遅延時間が積層数に応じて変化するためである。ただし、この遅延時間を可変遅延回路を用いて定めることで、積層数の変化に対応することもできる。
【００３５】
図７は、図６の受信部において、そのコンパレータ回路３４３の構成例を示す回路図である。図７に示すコンパレータ回路は、所謂、ＣＭＯＳクロスカップル型のセンスアンプ回路と、それに入力信号を接続する入力スイッチと、それに電源（電源電圧ＶＤＤ、基準電源電圧ＶＳＳ）を接続する電源スイッチと、その出力信号をラッチするフリップフロップによって構成される。図６の判定イネーブル信号（ＳＥＮＳＥ）３５２がロウの間、入力信号はセンスアンプ回路に接続されるが、電源からは分離されている。一方、ＳＥＮＣＥがハイになると、入力信号は分離され、電源が接続される。この瞬間、入力信号間のわずかな電圧差がＶＤＤ−ＶＳＳ間レベルまで増幅され、真理値が確定する。そして、その真理値は、後段のフリップフロップによってラッチされる。
【００３６】
次に、本実施の形態による半導体装置を用いて、振幅制限を行った場合の消費電力低減効果について説明する。通常、負荷容量ＣＬを駆動する送信バッファ（インバータ回路）の消費電力の大部分は、負荷容量へ充放電電流で生じる。よって電源電圧ＶＤＤ、周波数f、負荷容量をＣＬとした場合の消費電力Ｐは、前述した式（１）で表される。ここで、振幅を制限し、出力振幅をＶ’（＜ＶＤＤ）とした場合、その消費電力Ｐは式（２）で表され、ＶＤＤに対する制限幅の割合で消費電力が低減できる。
【００３７】
Ｐ＝ＣＬ×ｆ×Ｖ’×ＶＤＤ      （２）
【００３８】
次に、本実施の形態による半導体装置を用いて、振幅制限を行った場合の動作周波数の向上効果について説明する。送信バッファとそれに接続された貫通ビアは、図１０に示すＲＣ回路に近似できる。送信バッファの出力信号の論理状態が時間ｔ＝０でステップ状に変化する、すなわちｐＭＯＳＦＥＴを介して負荷容量に電流が流れる場合には、ＣＬ上の電圧ｖ（ｔ）は、式（３）に示すようにＲＣ時定数を持つ指数曲線で表される。ここで、ＲＰＭＯＳはｐＭＯＳＦＥＴの実効出力抵抗である。
【００３９】
ｖ（ｔ）＝ＶＤＤ（1−ｅｘｐ（−ｔ／ＲＰＭＯＳＣＬ））      （３）
【００４０】
図１１に示すようにその電圧変化において、フルスケールの１０％から９０％に遷移する時間を立ち上がり時間（ｔＲ）とすると、式（３）の逆関数より式（４）となる。同様にして、ＣＬに充電された電荷がｎＭＯＳＦＥＴを介して放電された場合、フルスケールの９０％から１０％に遷移する時間を立ち下がり時間（ｔＦ）とすると、ＲＰＭＯＳがＲＮＭＯＳに変わることを除いて式（４）と同様になる。
【００４１】
ｔＲ＝（−ｌｏｇ（１−０．９）＋ｌｏｇ（１−０．１））ＲＰＭＯＳＣＬ≒２．２ＲＰＭＯＳＣＬ      （４）
【００４２】
ここから動作周波数ｆＭＡＸは、式（５）で表される。このため、動作周波数の向上には各時間の低減が必須となる。振幅を制限することで、これらの時間を低減し、結果として動作周波数の向上につながる。
【００４３】
ｆＭＡＸ＝１／（ｔＦ＋ｔＲ）      （５）
【００４４】
振幅制限を行う方式としては、ＶＳＳ側とＶＤＤ側が考えられる。本実施の形態ではＶＳＳ側での振幅制限を用いており、出力電圧は、ＶＳＳである状態が基本となり、ハイレベルを出力する際にはｐＭＯＳＦＥＴのＯＮ時間で出力電圧を調節し、その後再びｎＭＯＳＦＥＴのＯＮによりＶＳＳ電位に復帰することになる（ＶＳＳプリチャージ）。ここで、貫通ビアを接続した場合の立ち上がり時間（ｔＲ）、立ち下がり時間（ｔＦ）は、式（４）の導出と同様の方法により式（６）、式（７）であらわされる。
【００４５】
ｔＲ＝（−ｌｏｇ（１―Ｖ’／ＶＤＤ）＋ｌｏｇ（１−Ｖ’／ＶＤＤ×０．１））×ＲＰＭＯＳＣＬ      （６）
【００４６】
ｔＦ＝（−ｌｏｇ（１―０．９）＋ｌｏｇ（１−０．１））×ＲＮＭＯＳＣＬ＝２．２×ＲＮＭＯＳＣＬ      （７）
【００４７】
一方、ＶＤＤ側での振幅制限を用いた場合、出力電圧は、ＶＤＤである状態が基本となり、ｎＭＯＳＦＥＴのＯＮ時間で出力電圧を調節し、その後再びｐＭＯＳＦＥＴのＯＮによりＶＤＤ電位まで復帰することになる（ＶＤＤプリチャージ）。この場合の各時間は、ＶＳＳプリチャージの場合と同様に式（８）、式（９）であらわされる。
【００４８】
ｔＲ＝（−ｌｏｇ（１―０．９）＋ｌｏｇ（１−０．１））×ＲＰＭＯＳＣＬ＝２．２×ＲＰＭＯＳＣＬ      （８）
【００４９】
ｔＦ＝（−ｌｏｇ（１―Ｖ’／ＶＤＤ）＋ｌｏｇ（１−Ｖ’／ＶＤＤ×０．１））×ＲＮＭＯＳＣＬ      （９）
【００５０】
たとえば、ＶＳＳプリチャージ方式で、Ｖ’＝０．４×ＶＤＤの場合、立ち上がり時間は式（６）より０．５×ＲＰＭＯＳＣＬとなり、フル振幅と比較して約１／４に改善することがわかる。
【００５１】
なお、両プリチャージ方式は、それぞれ立ち上がり時間や立ち下がり時間を低減できる。しかし、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴのキャリア移動度の非対称性により、実際には本実施の形態のＶＳＳプリチャージ方式を用いた方が有利である。電子移動度はホール移動度より高く、同じチャネル幅のＦＥＴにおいて実効抵抗ＲＰＭＯＳの方がＲＮＭＯＳと比較して２倍以上高い。各方式において立ち上がり時間と立ち下がり時間を同一にする場合、ＦＥＴチャネル幅の比は、式（６）と式（７）および式（８）と式（９）の比較からＶＤＤプリチャージ方式の方が大きくなる。結果として、ＶＳＳ側制限の方がより効果的に時間を低減することができる。これにより、目的の動作周波数に対して必要なＦＥＴ幅を最小限にでき、実装面積、浮遊容量も低減され、消費電力も理論値に近い値が得られる。
【００５２】
また、両方プリチャージ方式の比較について概念的に説明すると、図２４のようになる。すなわち、ＶＤＤプリチャージ方式の場合、ｎＭＯＳＦＥＴは、ソース・ドレイン間電位差がＶＤＤの状態からオンとなり、ドレイン電圧が所定の中間電圧Ｖｍｉｄに到達するまでの間、主に飽和領域を用いて放電動作を行い、次いで、ｐＭＯＳＦＥＴは、ソース・ドレイン間電圧がＶＤＤ−Ｖｍｉｄの状態からオンとなり、ドレイン電圧がＶＤＤに到達するまでの間、主に非飽和領域を用いて充電動作を行う。
【００５３】
一方、ＶＳＳプリチャージ方式の場合、ｐＭＯＳＦＥＴは、ソース・ドレイン間電位差がＶＤＤの状態からオンとなり、ドレイン電圧がＶｍｉｄに到達するまでの間、主に飽和領域を用いて充電動作を行い、次いで、ｎＭＯＳＦＥＴは、ソース・ドレイン間電位差がＶＤＤ−Ｖｍｉｄの状態からオンとなり、ドレイン電圧がＶＳＳに到達するまでの間、主に非飽和領域を用いて放電動作を行う。一般的に、スイッチング時間は、この非飽和領域での遅延時間が大きく影響し、その遅延時間は、ｎＭＯＳＦＥＴに比べてｐＭＯＳＦＥＴの方がより大きくなる。したがって、ＶＤＤプリチャージ方式の場合は、ＶＤＤ−Ｖｍｉｄ間のスイッチ時間がＴｖｄとなるのに対して、ＶＳＳプリチャージ方式を用いた場合は、ＶＳＳ−Ｖｍｉｄ間のスイッチ時間をＴｖｄよりもΔｔだけ短いＴｖｓとすることができる。これによって高速化を実現することが可能となる。
【００５４】
なお、前述した特許文献２や特許文献３の方式と比較すると、特許文献２の場合には、充電時の直列２段接続に伴いｐＭＯＳＦＥＴ側の実効抵抗ＲＰＭＯＳが大きくなる。特許文献３の場合には、充電開始時のソース・ドレイン間電位差が小さいためｐＭＯＳＦＥＴ側の実効抵抗ＲＰＭＯＳが大きくなる。したがって、これらの場合には、図２４におけるｐＭＯＳＦＥＴの立ち上がり特性の傾きが更に鈍化することになり、本実施の形態の場合と比較して高速化が図れないことになる。
【００５５】
また、特許文献３の方式と比較すると、本実施の形態によるＶＳＳプリチャージ方式は、製造プロセスばらつきに対するマージンの点からも有益となる。すなわち、特許文献３の方式では、ハイレベル側とロウレベル側の両方の電圧値にばらつきが生じる恐れがあったが、ＶＳＳプリチャージ方式では、ハイレベル側の電圧値のみにばらつきが生じる恐れがあるため、図６の受信部の基準電圧源３４２からの基準電圧値にある程度のマージンを持たせることが可能になる。
【００５６】
図１２に、動作周波数に対する消費電力値を示す。また、消費電力低減の効果の比較のためにフル振幅の場合および前述した式（１）で得られる理論値も同図にプロットした。まずフル振幅と比較して、両プリチャージ方式ともに同じ動作周波数に対して消費電力が低減できることがわかる。理論値直線に乗る限りその低減率は６０％である。さらにＶＳＳプリチャージ方式とＶＤＤプリチャージ方式の比較では、前者は動作周波数を向上させても理論値をほぼ実現できていることがわかる。これは、消費電力がほぼビア容量で消費されていることを示す。ＶＳＳプリチャージ方式でのＦＥＴのチャネル幅がＶＤＤプリチャージ方式と比較して狭くできるため、浮遊容量がビア負荷容量に対して無視できるレベルであるためである。
【００５７】
図１３に、動作周波数を満たすために送信バッファにおいて必要なＦＥＴ幅を示す。この幅値はｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの合計値を示す。両プリチャージ方式と比較してフル振幅方式のＦＥＴ幅が３倍以上広いのは、同じ動作周波数を実現するために出力抵抗を下げる必要があるためである。また、ＶＳＳプリチャージ方式と比較してＶＤＤプリチャージ方式の幅が１．５倍広いのは、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴの比がアンバランスなためである。同図からもＶＳＳプリチャージ方式の方がもっとも狭いＦＥＴ幅で動作周波数の向上を実現できることがわかる。また、同方式のみ理論値と一致している。これらの結果は、ＶＳＳプリチャージ方式を用いると、ＶＤＤプリチャージ方式よりも消費電力をほぼ理論値に近づけることができ、かつ、必要なＦＥＴ幅も小さいためＦＥＴの浮遊容量の影響を受けにくいため、動作周波数の向上が図れることを示す。
【００５８】
以上、本実施の形態１の半導体装置を用いることで、代表的には、貫通ビア等のバスを介して信号伝送を行う際に、消費電力の低減と共に信号伝送の高速化が実現可能になる。
【００５９】
（実施の形態２）
本実施の形態２では、前述したＶＳＳプリチャージ方式を用い、実施の形態１とは異なる方法で振幅制御を行う半導体装置について説明する。図１４は、本発明の実施の形態２による半導体装置において、その送信部の構成例を示すブロック図であり、図１５は、本発明の実施の形態２による半導体装置において、その受信部の構成例を示すブロック図である。図１４および図１５では、１本のクロック信号に対して１チャネル分のデータ信号を示しているが、実際のデータ信号チャネル数は複数でもかまわない。
【００６０】
図１４に示す送信部は、ｐＭＯＳＦＥＴ７１９とｎＭＯＳＦＥＴ７２０で構成したクロック用送信バッファと、ｐＭＯＳＦＥＴ７１７とｎＭＯＳＦＥＴ７１８で構成したデータ用送信バッファと、データ用送信バッファの制御回路７０１等で構成される。クロック用送信バッファは、貫通ビアに対してクロック出力信号７３６を送信し、データ用送信バッファは、貫通ビアに対してデータ出力信号７３５を送信する。制御回路７０１は、ラッチ回路７１１、立ち上がり検出回路７１２、電圧検出回路７１３、状態制御レジスタ７１４、ＮＡＮＤ回路７１５およびインバータ回路７１６で構成される。データチャネルが複数ある場合は、立ち上がり検出回路７１２および電圧検出回路７１３はチャネル間で共有できる。
【００６１】
また、ここでは、データ用送信バッファを構成するＭＯＳＦＥＴ７１７，７１８のトランジスタサイズ（ゲート幅）は、クロック用送信バッファを構成するＭＯＳＦＥＴ７１９，７２０のトランジスタサイズ（ゲート幅）と同一とするが、場合によっては、クロック用送信バッファをデータ用送信バッファよりも大きく設計してもよい。立ち上がり検出回路７１２は、特定の電圧を比較できるものであれば何でもよい。単なるインバータでも可能であるが閾値がばらつく可能性がある。差動増幅器に代表される常時比較動作を行うコンパレータ回路と基準電圧源の併用が望ましい。
【００６２】
図１６は、図１４の送信部の動作例を示す波形図である。クロック入力信号がロウレベルの間は、データ用送信バッファのｎＭＯＳＦＥＴ７１８がＯＮ状態であり、ビア電圧は基準電源電圧ＶＳＳに固定されている。クロック入力信号がハイレベルに変化した場合、実施の形態１の場合と同様に立ち上がり検出回路７１２が起動信号７３１を出力し、ラッチ回路７１１はデータ入力信号を取り込んでＮＡＮＤ回路７１５に向けて出力する。同時に起動信号７３１によって制御レジスタ７１４がＳＥＴされ、同レジスタによる信号“１”がＮＡＮＤ回路７１５に出力される。ラッチ回路７１１で取り込んだデータ信号の真理値が“１”である場合、ＮＡＮＤ回路７１５からの信号（７３３）でｐＭＯＳＦＥＴ７１７がＯＮになる。また、クロック入力信号がハイレベルの場合は、インバータ回路７１６を介してｎＭＯＳＦＥＴ７１８はＯＦＦとなる。
【００６３】
一方、クロック入力信号のハイレベルを受けて、クロック用送信バッファのｐＭＯＳＦＥＴ７１９がＯＮになり、貫通ビア上の電位を上昇させる。このクロック信号用貫通ビア上の電圧がある値（例えば０．６ＶＤＤ）に達すると、電圧検出回路７１３がそれを検出し、その出力である抑止信号７３２によって制御レジスタ７１４がＲＥＳＥＴされる。その結果、レジスタの出力は“０”となり、それにつながるＮＡＮＤ回路７１５の出力（７３３）も“０”となってデータ用送信バッファのｐＭＯＳＦＥＴ７１７がＯＦＦとなる。この時点でデータ信号用貫通ビアの電圧増加はストップし、その電圧（例えば０．６ＶＤＤ）が維持される。次にクロック入力信号がロウレベルに変化すると、インバータ回路７１６からのプリチャージ信号７３４によってｎＭＯＳＦＥＴ７１８がＯＮとなり、データ信号用貫通ビアの電圧はＶＳＳに強制的にプリチャージされる。また、ラッチ回路７１１からのデータ信号の真理値が“０”であった場合、常にｐＭＯＳＦＥＴ７１７はＯＦＦになっており、ビア上電圧はＶＳＳに固定されたままである。
【００６４】
なお、ここでは、電圧検出回路７１３で検出した電圧値と、データ出力信号７３５のハイレベル側電圧値とが等しいものとしたが、厳密には、電圧検出回路７１３が検出を行ってからｐＭＯＳＦＥＴ７１７がＯＦＦに駆動されるまでに遅延時間があるため、その分の電圧値調整が必要となる。そこで、前述したように、例えば、クロック用送信バッファをデータ用送信バッファよりも大きく設計する等で、クロック信号用貫通ビア上の電圧上昇をデータ信号用貫通ビアよりも速くし、これによって前述した遅延時間を補償することも可能である。また、本実施の形態２では、インバータ回路７１６を用いて、クロック信号がロウである期間は強制的にｎＭＯＳＦＥＴ７１８をＯＮにすることでＶＳＳプリチャージを行ったが、実施の形態１で示したように抑止信号７３２を遅延させた信号でＶＳＳプリチャージを行ってもよい。
【００６５】
一方、図１５に示す受信部は、送信部の制御回路７０１と同様の電圧検出回路７２１、基準電圧源７２２、コンパレータ回路７２３、真理値確定回路７２４、および遅延回路７２５で構成される。図１７は、図１５の受信部の動作例を示す波形図である。貫通ビアを介して入力されたクロック入力信号７４５の電圧を電圧検出回路７２１で検出し、その出力（起動信号７４１）に遅延回路７２５による遅延を加えた信号（判定イネーブル信号７２４）でコンパレータ回路７２３を起動する。貫通ビア経由で入力されたデータ入力信号７４４は、コンパレータ回路７２３にて基準電圧源７２２からの基準電圧と比較され、その結果によって得られる判定データ信号７４３が真理値確定回路７２４に入力される。なお、遅延回路７２５がない場合は、このコンパレータ回路７２３の起動と送信部のｐＭＯＳＦＥＴ７１７のＯＦＦ動作はほぼ同一時刻に行われる。また、図１５では、常に基準電圧を出力する回路を用いた場合を示したが、実施の形態１で示したように、適当な遅延回路を用いて比較動作するときのみ起動する基準電圧源を用いてもよい。
【００６６】
以上、本実施の形態２の半導体装置を用いることで、実施の形態１の場合と同様に、代表的には、貫通ビア等のバスを介して信号伝送を行う際に、消費電力の低減と共に信号伝送の高速化が実現可能になる。また、実施の形態１の場合と比較して、遅延回路方式ではなくクロック信号の電圧をモニタする方式で振幅制限を行っているため、半導体チップの積層数が固定でない場合においても、積層数に応じてｐＭＯＳＦＥＴ７１７のオン時間を調整する必要がない。すなわち、積層数に伴う浮遊容量の変化によってデータ信号の立ち上がり時間が変わった場合には、同様にクロック信号の立ち上がり時間も変わるため、積層数の影響を反映した上で充電時間を定めることができる。
【００６７】
（実施の形態３）
本実施の形態３では、実施の形態１，２の受信部で用いられる基準電圧源（例えば図６の基準電圧源３４２等）の構成例について説明する。図１８は、本発明の実施の形態３による半導体装置において、その受信部の基準電圧源を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）におけるスイッチ付き容量対の構成例を示す回路図である。図１８（ａ）に示す基準電圧源は、充電用のｐＭＯＳＦＥＴ９１１と、放電量のｎＭＯＳＦＥＴ９１２と、電荷配分用のｎＭＯＳＦＥＴ９１３と、これらのオン・オフを制御する制御回路と、ｎＭＯＳＦＥＴ９１３の一端および他端にそれぞれ接続された複数の容量回路９０１ａ〜９０１ｃおよび９０１ｄ，９０１ｅを備えている。
【００６８】
容量回路のそれぞれは、図１８（ｂ）に示すように、ｐＭＯＳＦＥＴ９０２とｎＭＯＳＦＥＴ９０３で構成した容量対と、当該容量対を設定信号に応じて所定の電圧ノードに接続するＣＭＯＳスイッチ９０４によって構成される。ｐＭＯＳＦＥＴ９０２は、ゲートを入力とし、ソースおよびドレインが電源電圧ＶＤＤに接続され、ｎＭＯＳＦＥＴ９０３は、ゲートを入力とし、ソースおよびドレインが基準電源電圧ＶＳＳに接続される。各容量回路の容量値は、構成するＦＥＴの最小容量の整数倍で設定され、ここでは、容量回路９０１ａを基準として、例えば、９０１ｂ、９０１ｃが、それぞれ２倍、４倍の容量値であり、９０１ｄ、９０１ｅが共に４倍の容量値である例を示している。
【００６９】
以下に、動作を説明する。許可信号は常にハイレベルとする。起動信号（例えば図６の起動信号３５１）がロウレベルの場合、充放電用のＭＯＳＦＥＴ９１１，９１２が共にＯＮ状態となる。これにより、容量回路９０１ａ〜９０１ｃ内の各容量対の中から設定信号ＶＳＥＬ１によって選択された容量対にＶＤＤが充電され、また、設定信号ＶＳＥＬ２による選択に応じて容量回路９０１ｅ内の容量対がＶＳＳに充電される。ただし、容量回路９０１ｄ内の容量対は常に選択され、ＶＳＳに充電される。ここで起動信号がハイレベルに変わると、充放電用のＭＯＳＦＥＴ９１１，９１２はＯＦＦ状態となり、代わりに電荷配分用のｎＭＯＳＦＥＴ９１３がＯＮ状態となる。ここで上側容量対に充電されていた電荷は、ｎＭＯＳＦＥＴ９１３を通じて下側容量対に移動して全容量対の電圧が同じになる。この状態の電圧を基準電圧ＶＲＥＦＯＵＴとして取り出す。
【００７０】
負荷容量を無視できる場合、基準電圧ＶＲＥＦＯＵＴは式（１０）で表される。なお、例えば、Σ（ＶＳＥＬ１）は、容量回路９０１ｃのみを選択する場合は「４」、容量回路９０１ｂのみを選択する場合は「２」、この両方を選択する場合は「６」となる。式（１０）に示すように、設定信号（ＶＳＥＬ１，ＶＳＥＬ２）を切り替えることで任意の電圧を生成することができ、本実施の形態のようなＶＳＳ側に低い基準電圧の生成が可能となる。
【００７１】
ＶＲＥＦＯＵＴ＝ＶＤＤ×（Σ（ＶＳＥＬ１）／（Σ（ＶＳＥＬ１）＋ＶＳＥＬ２＋４））      （１０）
【００７２】
なお、本実施の形態３では、容量対としてｐＭＯＳＦＥＴ９０２とｎＭＯＳＦＥＴ９０３の直列接続した蓄積容量を用いた。単体（たとえばＶＳＳ側に接地したｎＭＯＳＦＥＴ）で構成した場合、充電電圧がＶＳＳ付近であると容量が急激に低下する。そこで、ｎＭＯＳＦＥＴをＶＳＳ側にｐＭＯＳＦＥＴをＶＤＤ側に接続することで、ＶＤＤ−ＶＳＳ間の充電電圧にわたり十分な容量を確保することできる。
【００７３】
（実施の形態４）
本実施の形態４では、前述したＶＳＳプリチャージ方式を用い、実施の形態１，２で説明したデータ信号の振幅制御に加えて、クロック信号の振幅制限も行う半導体装置について説明する。図１９は、本発明の実施の形態４による半導体装置において、その送信部の構成例を示すブロック図であり、図２０は、本発明の実施の形態４による半導体装置において、その受信部の構成例を示すブロック図である。この例では１本のクロック信号に対して１チャネル分のデータ信号を示しているが、実際のデータ信号チャネル数は複数のほうが好ましい。
【００７４】
図１９に示す送信部は、ｐＭＯＳＦＥＴ１００５とｎＭＯＳＦＥＴ１００６で構成したクロック用送信バッファと、ｐＭＯＳＦＥＴ１００３とｎＭＯＳＦＥＴ１００４で構成したデータ用送信バッファと、クロック用送信バッファの制御回路１００２およびデータ用送信バッファの制御回路１００１で構成される。クロック用送信バッファは、貫通ビアに対してクロック出力信号１０５０を送信し、データ用送信バッファは、貫通ビアに対してデータ出力信号１０４９を送信する。
【００７５】
クロック用送信バッファの制御回路１００２は、立ち上がり検出回路１０１１、コンパレータ回路１０１２、基準電圧源１０１３、状態制御レジスタ１０１４、ＮＡＮＤ回路１０１５およびインバータ回路１０１６で構成される。データ用送信バッファの制御回路１００１は、ラッチ回路１０２１、状態制御レジスタ１０２２、ＮＡＮＤ回路１０２３およびインバータ回路１０２４で構成される。
【００７６】
図２２は、図１９の送信部の動作例を示す波形図である。クロック入力信号がロウレベルの間は、クロック用およびデータ用の送信バッファのｎＭＯＳＦＥＴ１００６，１００４がＯＮ状態であり、各貫通ビアの電圧はＶＳＳに固定されている。クロック入力信号がハイレベルに変化した場合、その立ち上がりが検出回路１０１１で検出され、同回路は起動信号１０４１を出力する。この信号によりラッチ回路１０２１は、データ入力信号をラッチし、それが“１”の場合にはＮＡＮＤ回路１０２３に向けてハイレベルを出力する。同時に起動信号１０４１により制御レジスタ１０１４，１０２２がＳＥＴされ、同レジスタが信号“１”をＮＡＮＤ回路１０１５，１０２３に出力する。ＮＡＮＤ回路１０１５からの信号でｐＭＯＳＦＥＴ１００５がＯＮになりクロック信号用貫通ビア上の電圧が上昇し、ＮＡＮＤ回路１０２３からの信号でｐＭＯＳＦＥＴ１００３がＯＮになりデータ信号用貫通ビア上の電圧が上昇する。
【００７７】
クロック用貫通ビア上の電圧（クロック出力信号１０５０）が制限振幅に達すると、コンパレータ回路１０１２が、基準電圧との比較でその超過を検出して抑止信号１０４２を出力し、制御レジスタ１０１４をＲＥＳＥＴする。その結果、制御レジスタ１０１４の出力は“０”となり、それにつながるＮＡＮＤ回路１０１５の出力も“０”となりクロック用送信バッファのｐＭＯＳＦＥＴ１００５はＯＦＦとなる。この時点で電圧増加はストップし、その電圧が維持される。ここで、万が一クロック電圧が基準電圧より低下してコンパレータ回路の出力が“０”になっても、制御レジスタ１０１４の出力は変化しない。一方、クロック用の制御回路１００２と同様に、データ用の制御回路１００１における制御レジスタ１０２２も抑止信号１０４２によってＲＥＳＥＴされ、ＮＡＮＤ回路１０２３を介してｐＭＯＳＦＥＴ１００３がＯＦＦとなり、その時点の電圧がデータ信号用貫通ビア（データ出力信号１０４９）で維持される。その後、クロック入力信号がロウレベルに変化すると、インバータ１０１６，１０２４を通じてｎＭＯＳＦＥＴ１００６，１００４がＯＮ状態となりクロック出力信号１０５０およびデータ出力信号１０４９の電圧は、ＶＳＳ側に強制的にプリチャージされる。
【００７８】
また、図２０に示す受信部は、振幅制限されたクロック信号を処理する部分として、差動増幅回路１０３１と、基準電圧源１０３２と、２段のインバータ（バッファ）を備え、データ信号を処理する部分として、コンパレータ回路１０３５、基準電圧源１０３４、真理値確定回路１０３６、および遅延回路１０３７、１０３８を備える。
【００７９】
図２３は、図２０の受信部の動作例を示す波形図である。貫通ビアを介して入力されたクロック入力信号１０５２は、差動増幅回路１０３１によって、基準電圧源１０３２からの基準電圧を基準として差動増幅される。基準電圧源１０３２は常に起動状態を維持している。クロック入力信号１０５２は、差動増幅回路１０３１とインバータ２段によって飽和したデジタル信号（起動信号）１０５３に変換される。この起動信号１０５３の立ち上がりを元に、データ信号側の基準電圧源１０３４が起動する。また、この起動信号１０５３は、遅延回路１０３７を介して判定イネーブル信号１０５４となり、コンパレータ回路１０３５は、この判定イネーブル信号１０５４を受けて、貫通ビア経由で入力されたデータ入力信号１０５１を基準電圧源１０３４からの基準電圧１０３４と比較し、その比較結果が真理値確定回路１０３６に入力される。
【００８０】
図２１は、図２０における差動増幅回路１０３１の構成例を示す回路図である。図２１に示す差動増幅回路１０３１は、広く知られている構成であり、差動対となるＭＯＳＦＥＴと、その増幅用の負荷素子となるＭＯＳＦＥＴと、ゲートの固定電圧値（ＢＩＡＳ）に応じて増幅用の動作電流を供給するＭＯＳＦＥＴから構成される。差動増幅回路１０３１は、常に比較動作を行うため、差動対にはＢＩＡＳで決定される電流が流れ続ける。データ信号が入力されるコンパレータ回路１０３５および基準電圧源１０３４は起動時のみ電力を消費する一方で、クロック信号が入力される差動増幅回路１０３１および基準電圧源１０３２は常に動作状態である。このため、クロック信号側の受信回路は、データ信号側と比較して消費電力が大きい。よって伝送回路全体で低消費電力化を図るためには、クロック信号１本に対してデータ信号チャネル数を多く取ることが望ましい。
【００８１】
以上、本実施の形態４の半導体装置を用いることで、実施の形態２の場合と同様に、代表的には、貫通ビア等のバスを介して信号伝送を行う際に、消費電力の低減と共に信号伝送の高速化が実現可能になる。また、クロック信号をモニタしているため、積層数の変化にも柔軟に対応可能となる。さらに、実施の形態１，２と比較して、クロック信号の振幅も制限しているため、クロックバスの充放電に伴う消費電力が低減可能となり、これと共に、データバスの場合と同様の理由でクロックバスの高速化も図れる。
【００８２】
また、これまでに説明した各実施の形態による代表的な効果を纏めると次のようになる。まず、貫通ビアの浮遊容量を低振幅信号で駆動することで電力消費を低減する。同時にバッファ回路を通した浮遊容量への充電は電源電圧で行うため、伝送路上の立ち上がり時間を低減し伝送系全体の動作周波数向上に貢献する。また、出力振幅をＶＳＳ側で制限することでバッファ回路のｐＭＯＳＦＥＴの広幅化が不要となり、ＦＥＴ浮遊容量の低減になる。バッファ回路の制御では、データ信号と同一の貫通ビア構造でクロック信号を伝送し、その出力電圧変化を検出して振幅制御信号とすることで積層数の変更で生じる総ビア負荷容量の変化を反映できる。
【００８３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【産業上の利用可能性】
【００８４】
本実施の形態による半導体装置は、複数の半導体チップが積層搭載され、貫通ビアを介してデータ送受信を行う積層チップシステムに適用して特に有益な技術であり、これに限らず、複数の半導体チップ間でバス配線を介してデータ送受信を行う一般的なバスシステム等に対しても適用可能である。
【符号の説明】
【００８５】
１００：半導体チップ、１０１：導体、１０２：パッド、１０３：絶縁膜、１０４：半田バンプ、１０６：浮遊容量、１０７：送信部、１０８：受信部、２０１：制御回路、２０２：ｐＭＯＳＦＥＴ、２０３：ｎＭＯＳＦＥＴ、２０４：ｐＭＯＳＦＥＴ、２０５：ｎＭＯＳＦＥＴ、２１１：コンパレータ回路、２１２：基準電圧源、２１３：ラッチ回路、３０１：制御回路、３１１：ラッチ回路、３１２：立ち上がり検出回路、３１３：遅延回路、３１４：遅延回路、３１５：制御レジスタ、３１６：制御レジスタ、３１７：ＮＡＮＤ回路、３１８：ｐＭＯＳＦＥＴ、３１９：ｎＭＯＳＦＥＴ、３２０：ｐＭＯＳＦＥＴ、３２１：ｎＭＯＳＦＥＴ、３３１：起動信号、３３２：抑止信号、３３３：プリチャージ信号、３３４：ゲート制御信号、３３５：ゲート制御信号、３３６：データ出力信号、３３７：クロック出力信号、３４１：立ち上がり検出回路、３４２：基準電圧源、３４３：コンパレータ回路、３４４：真理値確定回路、３４５：遅延回路、３５１：起動信号、３５２：判定イネーブル信号、３５３：判定データ信号、７０１：制御回路、７１１：ラッチ回路、７１２：立ち上がり検出回路、７１３：電圧検出回路、７１４：制御レジスタ、７１５：ＮＡＮＤ回路、７１６：インバータ回路、７１７：ｐＭＯＳＦＥＴ、７１８：ｎＭＯＳＦＥＴ、７１９：ｐＭＯＳＦＥＴ、７２０：ｎＭＯＳＦＥＴ、７２１：電圧検出回路、７２２：基準電圧源、７２３：コンパレータ回路、７２４：真理値確定回路、７２５：遅延回路、７３１：起動信号、７３２：抑止信号、７３３：ゲート制御信号、７３４：プリチャージ信号、７３５：データ出力信号、７３６：クロック出力信号、７４１：起動信号、７４２：判定イネーブル信号、７４３：判定データ信号、７４４：データ入力信号、７４５：クロック入力信号、９０１：容量回路、９０２：ｐＭＯＳＦＥＴ、９０３：ｎＭＯＳＦＥＴ、９０４：ＣＭＯＳスイッチ、９２０：制御回路、９１１：ｐＭＯＳＦＥＴ、９１２：ｎＭＯＳＦＥＴ、９１３：ｎＭＯＳＦＥＴ、１００１：制御回路、１００２：制御回路、１００３：ｐＭＯＳＦＥＴ、１００４：ｎＭＯＳＦＥＴ、１００５：ｐＭＯＳＦＥＴ、１００６：ｎＭＯＳＦＥＴ、１０１１：立ち上がり検出回路、１０１２：コンパレータ回路、１０１３：基準電圧源、１０１４：制御レジスタ、１０１５：ＮＡＮＤ回路、１０１６：インバータ回路、１０２１：ラッチ回路、１０２２：制御レジスタ、１０２３：ＮＡＮＤ回路、１０２４：インバータ回路、１０３１：差動増幅回路、１０３２：基準電圧源、１０３４：基準電圧源、１０３５：コンパレータ回路、１０３６：真理値確定回路、１０３７：遅延回路、１０３８：遅延回路、１０４１：起動信号、１０４２：抑止信号、１０４３：ゲート制御信号、１０４４：ゲート制御信号、１０４５：ゲート制御信号、１０４６：ゲート制御信号、１０４９：データ出力信号、１０５０：クロック出力信号、１０５１：データ入力信号、１０５２：クロック入力信号、１０５３：起動信号、１０５４：判定イネーブル信号、１０５５：判定データ信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【国際調査報告】
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