(57)【要約】  積層半導体集積回路装置に関し、安定な積層構造を実現する。第１の半導体集積回路装置に第１のｐ型半導体基体を厚さ方向に貫通するとともに、接地電源電位に接続する第１のｎ型貫通半導体領域と、正電源電位に接続する第２のｎ型貫通半導体領域とを設け、第１の半導体集積回路装置に対して第１のｎ型貫通半導体領域と第２のｎ型貫通半導体領域に夫々接続する第１の電極及び第２の電極を有する第２の半導体集積回路装置を積層する。
2018151066.tif 000002
【特許請求の範囲】
【請求項１】
第１のｐ型半導体基体と、
前記第１のｐ型半導体基体に設けられ、トランジスタを含む素子を設けた第１のｎ型半導体領域と、
前記第１のｐ型半導体基体に設けられ、トランジスタを含む素子を設けた第１のｐ型半導体領域と、
前記第１のｐ型半導体基体を厚さ方向に貫通するとともに、接地電源電位に接続する第１のｎ型貫通半導体領域と、
前記第１のｐ型半導体基体を厚さ方向に貫通するとともに、正電源電位に接続する第２のｎ型貫通半導体領域と
を有する第１の半導体集積回路装置と、
前記第１の半導体集積回路装置と積層構造を形成し、前記第１のｎ型貫通半導体領域に電気的に接続する第１の電極と、前記第２のｎ型貫通半導体領域に接続する第２の電極とを有する第２の半導体集積回路装置と
を少なくとも備えた積層半導体集積回路装置。
【請求項２】
前記第１のｐ型半導体基体の厚さが４μｍ以下である請求項１に記載の積層半導体集積回路装置。
【請求項３】
前記第１のｎ型貫通半導体領域の近傍に前記接地電源電位に接続する第１のｐ型コンタクト領域を設け、
前記第２のｎ型貫通半導体領域の近傍に前記接地電源電位に接続する第２のｐ型コンタクト領域を設けた請求項１または請求項２に記載の積層半導体集積回路装置。
【請求項４】
前記第１のｎ型貫通半導体領域をエミッタとし、前記第１のｐ型半導体基体をベースとし、前記第２のｎ貫通半導体領域をコレクタとする寄生バイポーラがオン状態にならないように、前記ベースと前記エミッタとの間の抵抗が前記コレクタと前記ベースとの間の抵抗より小さい請求項３に記載の積層半導体集積回路装置。
【請求項５】
前記第１のｐ型コンタクト領域が、前記第１のｎ型貫通半導体領域の周囲を取り囲み、
前記第２のｐ型コンタクト領域が、前記第２のｎ型貫通半導体領域の周囲を取り囲んでいる請求項４に記載の積層半導体集積回路装置。
【請求項６】
前記第１のｐ型コンタクト領域の前記第１のｎ型貫通半導体領域に対向する辺が、前記第１のｎ型貫通半導体領域の前記第１のｐ型コンタクト領域に対向する辺より長く、
前記第２のｐ型コンタクト領域の前記第２のｎ型貫通半導体領域に対向する辺が、前記第２のｎ型貫通半導体領域の前記第２のｐ型コンタクト領域に対向する辺より長い請求項４に記載の積層半導体集積回路装置。
【請求項７】
前記第１のｐ型コンタクト領域と前記第２のｐ型コンタクト領域が、一体のベタ状パターンのｐ型半導体領域である請求項４に記載の積層半導体集積回路装置。
【請求項８】
前記第１のｐ型コンタクト領域と前記第２のｐ型コンタクト領域が、単一の枠状のｐ型半導体領域であり、前記単一の枠状のｐ型半導体領域の内部に前記第１のｎ型貫通半導体領域と前記第２のｎ型貫通半導体領域が配置されている請求項４に記載の積層半導体集積回路装置。
【請求項９】
前記正電源電位に接続する第２のｎ型貫通半導体領域の周囲に前記第１のｐ型半導体基体の一部を介して設けられた枠状のｎ型半導体領域を有する請求項１に記載の積層半導体集積回路装置。
【請求項１０】
前記枠状のｎ型半導体領域が、多重に設けられている請求項９に記載の積層半導体集積回路装置。
【請求項１１】
前記第２の半導体集積回路装置は、
第２のｐ型半導体基体と、
前記第２のｐ型半導体基体に設けられ、トランジスタを含む素子を設けた第２のｎ型半導体領域と、
前記第２のｐ型半導体基体に設けられ、トランジスタを含む素子を設けた第２のｐ型半導体領域と、
前記第２のｐ型半導体基体を厚さ方向に貫通するとともに、前記接地電源電位に接続する第３のｎ型貫通半導体領域と、
前記第２のｐ型半導体基体を厚さ方向に貫通するとともに、前記正電源電位に接続する第４のｎ型貫通半導体領域と
を有し、
前記第３のｎ型貫通半導体領域に電気的に接続する前記第１の電極と、前記第４のｎ型貫通半導体領域に電気的に接続する前記第２の電極とが設けられている請求項１に記載の積層半導体集積回路装置。
【請求項１２】
前記第１の半導体集積回路装置の前記第２の半導体集積回路装置に対向する面において、前記第１のｎ型貫通半導体領域及び前記第２のｎ型貫通半導体領域の露出面に電極が設けられていない請求項１に記載の積層半導体集積回路装置。
【請求項１３】
前記第２の半導体集積回路装置に設けた前記第１の電極の表面の上に複数の第１のプラグ電極を有し、
前記第２の半導体集積回路装置に設けた前記第２の電極の表面の上に複数の第２のプラグ電極を有し、
前記第１のプラグ電極が前記第１のｎ型貫通半導体領域の露出面に直接当接し、
前記第２のプラグ電極が前記第２のｎ型貫通半導体領域の露出面に直接当接する請求項１２に記載の積層半導体集積回路装置。
【請求項１４】
前記第１の半導体集積回路装置の素子配置と前記第２の半導体集積回路装置の素子配置が同じである請求項１１に記載の積層半導体集積回路装置。
【請求項１５】
前記第１の半導体集積回路装置の素子配置と前記第２の半導体集積回路装置の素子配置が異なっている請求項１１に記載の積層半導体集積回路装置。
【請求項１６】
前記第１の半導体集積回路装置が、複数枚積層されている請求項１に記載の積層半導体集積回路装置。
【請求項１７】
前記第１のｎ型貫通半導体領域の抵抗値と前記第１のｎ型貫通半導体領域と電極との接触抵抗との和、及び、前記第２のｎ型貫通半導体領域の抵抗値と前記第２のｎ型貫通半導体領域と電極との接触抵抗との和が３ｍΩ以下である請求項１に記載の積層半導体集積回路装置。
【請求項１８】
前記第１のｐ型半導体領域がｎ型分離層により前記第１のｐ型半導体基体と電気的に分離されており、且つ、前記ｎ型分離層が前記第１のｐ型半導体基体の裏面から露出している請求項１に記載の積層半導体集積回路装置。
【請求項１９】
前記第２のｎ型貫通半導体領域を、前記第１のｎ型貫通半導体領域と前記第１のｎ型半導体領域との間に配置した請求項１に記載の積層半導体集積回路装置。
【請求項２０】
前記第１のｐ型半導体領域を、前記第１のｎ型貫通半導体領域と前記第１のｎ型半導体領域との間に配置した請求項１に記載の積層半導体集積回路装置。
【請求項２１】
前記第１の半導体集積回路装置及び前記第２の半導体集積回路装置は、信号の送受信を行うコイルを有している請求項１に記載の積層半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層半導体集積回路装置に関するものであり、積層した半導体チップ間の電源電位を供給するための構造に関するものである。
【背景技術】
【０００２】
近年、チップを３次元的に積層して集積度を高めた集積回路が求められている。例えば、メモリチップを積層すると、メモリ容量を増やすことができ、データ転送に要する消費電力を低減することができる。このような積層されたチップ間で信号や電源を接続する技術として、ワイヤボンディングによる接続、タブ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ； ＴＡＢ）による接続、或いは、シリコン貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ； ＴＳＶ）による接続などが知られている。【０００３】
この内、ワイヤボンディングは、ボンディング用の電源用パッド開口部を塞がないようにチップをずらしながら積層しなければならないので、実装容積が大きくなるという問題がある。また、ボンディング１本あたりの電流容量が小さく、ボンディング本数にも上限があるので、十分な電源品質が得られないという問題もある。【０００４】
また、ＴＡＢは、ワイヤボンディングに比べて電流容量が大きく、チップの周辺以外に電源用パッドを配置することもできるが、ＴＡＢが積層チップ間を通るための比較的大きな隙間が必要になり、積層方向のチップ間ピッチが大きくなるという問題がある。【０００５】
これに対して、ＴＳＶはこうした課題を全て解決できるという特長がある。さらに、個片チップのみならずウェハーを積層して接続する場合にも使えるために、製造効率（スループット）を高められる利点もある。しかしながら、シリコン基板に穴をあけ、穴の内壁面に絶縁膜を形成し、電極を充填して、電極をバンプ接続するための追加プロセスが必要であるため、製造コストが高くなるという課題がある。【０００６】
一方、本発明者は、半導体集積回路チップの配線により形成されるコイルの誘導結合を用いて、積層されるチップで無線データ通信を行う電子回路を提案し、データ接続に関して上記の問題を解決している（例えば、特許文献１或いは特許文献２参照）。【０００７】
例えば、特許文献１に示す発明を用いれば、積層されたチップ間でコイル対の誘導結合を用いて無線データ通信ができる。また、特許文献２に示す発明を用いれば、同一チップを積層実装して、チップ間で無線データ通信すると共に、ワイヤボンディングを用いて電源を供給することができる。【０００８】
ＴＳＶは上述の技術的課題は解決できるものの、製造コストが高くなるため、実際の生産ラインに採用されていないのが現状である。そこで、本発明者は、ＴＳＶの問題を解決するために、ＴＳＶの代わりに貫通半導体領域を用いることによって、製造コストを大幅に低減した積層半導体集積回路装置を製造することを提案している（例えば、特許文献３参照）。図２４は、本発明者の提案による積層半導体集積回路装置の要部断面図である。ｐ−型Ｓｉ基板１０１にｐ型ウェル領域１０４及びｎ型ウェル領域１０５を設けて、通常の半導体素子領域としている。【０００９】
ここで、ｐ−型Ｓｉ基板１０１にｐ−型Ｓｉ基板１０１を貫通するｐ＋＋型ウェル領域１０２及びｎ＋＋型ウェル領域１０３を設けてＴＳＶの代わりに電源配線とする。ここでは、基板の深くまで高濃度をドーピングが可能であるため不純物としてＢ（ボロン）を用いたｐ＋＋型ウェル領域１０２及びｎ＋＋型ウェル領域１０３を貫通半導体領域としている。なお、図における符号１０６、１０７，１０８，１０９，１１０，１１１，１１２，１１３，１１４，１１５，１１６，１１７は、それぞれｐ＋型コンタクト領域、ｎ型領域、ｎ＋型コンタクト領域、ｐ型領域、層間絶縁膜、コンタクト電極、コンタクト電極、配線層、配線層、層間絶縁膜、表面電極及び表面電極である。【００１０】
この様な半導体チップを複数枚積層することによって、積層半導体集積回路装置を実現することができる。この場合、貫通半導体領域となるｐ＋＋型ウェル領域１０２及びｎ＋＋型ウェル領域１０３の全体の平面積として所定の面積を確保することによって十分低い配線抵抗値を実現している。【００１１】
なお、アイディア的には、このような提案と類似の提案がなされている（例えば、特許文献４参照）。しかし、この提案においては、貫通半導体領域の抵抗値が高すぎて、実デバイスに適用できないものであり、その解決手段についても何等の開示もないものである。即ち、特許文献４においては、貫通半導体領域を電源に接続する電源配線として用いることは全く考慮されていない。これは、半導体貫通領域の抵抗値が数１０［ｏｈｍ］であるため、低速信号の信号用配線としては用いることができても、電源用配線として用いた場合には、抵抗値に基づく電圧降下が大きすぎて安定して電源を供給できないことが当業者にとって明らかであるためであり、特に、複数の半導体基板を積層した場合には、上段の半導体基板には品質の高い電源電圧が供給されないため積層集積回路装置としては機能しないためである。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００５−２２８９８１号公報
【特許文献２】国際公開ＷＯ２００９／０６９５３２号公報
【特許文献３】国際公開ＷＯ２０１５／１３６８２１号公報
【特許文献４】特開２００７−２５０５６１号公報
【非特許文献】
【００１３】
【非特許文献１】ｈｔｔｐ：／／ｗｗｗ．ｄｉｓｃｏ．ｃｏ．ｊｐ／ｊｐ／ｓｏｌｕｔｉｏｎ／ａｐｅｘｐ／ｐｏｌｉｓｈｅｒ／ｇｅｔｔｅｒｉｎｇ．ｈｔｍｌ
【非特許文献２】Ｙ．Ｓ．Ｋｉｍ ｅｔ．ａｌ．，ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．，ｖｏｌ．３６５ （２００９）
【非特許文献３】Ｎ．Ｍａｅｄａ ｅｔ ａｌ．，Ｓｙｍｐ．ＶＬＳＩ Ｔｅｃｈ．Ｄｉｇ．，ｖｏｌ．１０５ （２０１０）
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、本発明者が鋭意研究した結果、ｐ型貫通半導体領域のＢ（ボロン）濃度があまり高くない場合、例えば、１０１８ｃｍ−３未満の場合にはそれほど問題がないもの、ｐ型貫通半導体領域をより低抵抗にするためにＢ濃度を高めた場合、例えば、１０１８ｃｍ−３以上の場合には問題が発生することを見出した。また、ｎ型貫通半導体領域では、Ｐ（リン）の濃度に依存せずに、そのような問題がないことも見出した。【００１５】
図２５は裏面研磨のおける平坦性の問題の説明図である。高濃度のｐ＋＋型ウェル領域を貫通半導体領域とするために、裏面からＣＭＰ（化学機械研磨）法により研磨した場合に、ｐ＋＋型ウェル領域の研磨率が低く凸部が形成されるという問題が生じた。図の場合には、イオン注入条件を加速エネルギーを５０ｋｅＶとし、ドーズ量を１．０×１０１６ｃｍ−２として２４時間アニールした場合の結果であり、約９０．８ｎｍの段差が生じた。一方、Ｐをドープした高濃度のｎ＋＋型ウェル領域を貫通半導体領域として、裏面からＣＭＰ法により研磨した場合は、ｎ＋＋型ウェル領域の研磨率は周囲のＳｉ基板と比べて変化せず平坦に形成されることも確認した。【００１６】
この様な現象について検討した。ＣＭＰでＳｉ基板を研磨できる原理は、Ｓｉ基板のＳｉ−Ｓｉの結合が分極し、マイナスに分極したＳｉがＳｉ−ＯＨ基を作り、Ｓｉ−ＯＨ基が機械的に除去されるからである。ところが、Ｓｉに高濃度のＢ（ボロン）がドープされたｐ型Ｓｉ基板では、マイナスに帯電したＢがＯＨ基を取るために、Ｓｉ−ＯＨ基が生成されにくくなり、ＣＭＰの研磨速度が低下すると考えられる。逆に、Ｓｉに高濃度のＰ（リン）がドープされたｎ型Ｓｉ基板では、プラスに帯電したＰがＯＨ基を取ることはないので、Ｓｉ−ＯＨ基の生成を阻害することがなく、ＣＭＰの研磨速度は低下しないとの結論に至った。【００１７】
ｐ型Ｓｉ基板を４μｍ以下に薄層化した場合、２０μｍ×２０μｍの範囲で１ｎｍ程度の高低差であれば、安定した積層工程が可能になるが、９０ｎｍ程度の高低差があれば、積層が困難になる。【００１８】
したがって、本発明は、安定な積層構造を実現することを目的とする。
【課題を解決するための手段】
【００１９】
一つの態様では、積層半導体集積回路装置は、第１のｐ型半導体基体と、前記第１のｐ型半導体基体に設けられ、トランジスタを含む素子を設けた第１のｎ型半導体領域と、前記第１のｐ型半導体基体に設けられ、トランジスタを含む素子を設けた第１のｐ型半導体領域と、前記第１のｐ型半導体基体を厚さ方向に貫通するとともに、接地電源電位に接続する第１のｎ型貫通半導体領域と、前記第１のｐ型半導体基体を厚さ方向に貫通するとともに、正電源電位に接続する第２のｎ型貫通半導体領域とを有する第１の半導体集積回路装置と、前記第１の半導体集積回路装置と積層構造を形成し、前記第１のｎ型貫通半導体領域に電気的に接続する第１の電極と、前記第２のｎ型貫通半導体領域に接続する第２の電極とを有する第２の半導体集積回路装置とを少なくとも備えている。
【発明の効果】
【００２０】
開示の積層半導体集積回路装置によれば、安定な積層構造が可能になる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施の形態の積層半導体集積回路装置の要部断面図である。
【図２】イオン注入における不純物濃度分布のプロファイルである。
【図３】本発明の実施の形態の積層半導体集積回路装置における貫通半導体領域の配置例の説明図である。
【図４】本発明の実施の形態の積層半導体集積回路装置における基板コンタクト電極間の等価回路である。
【図５】本発明の実施例１の積層半導体集積回路装置の途中までの製造工程の説明図である。
【図６】本発明の実施例１の積層半導体集積回路装置の図５以降の途中までの製造工程の説明図である。
【図７】本発明の実施例１の積層半導体集積回路装置の図６以降の途中までの製造工程の説明図である。
【図８】本発明の実施例１の積層半導体集積回路装置の図７以降の途中までの製造工程の説明図である。
【図９】本発明の実施例１の積層半導体集積回路装置の図８以降の製造工程の説明図である。
【図１０】本発明の実施例１の積層半導体集積回路装置における基板コンタクト電極間の等価回路である。
【図１１】本発明の実施例１の積層半導体集積回路装置における貫通半導体領域と基板コンタクト領域の変形例の説明図である。
【図１２】本発明の実施例２の積層半導体集積回路装置の説明図である。
【図１３】本発明の実施例３の積層半導体集積回路装置の説明図である。
【図１４】本発明の実施例４の積層半導体集積回路装置の説明図である。
【図１５】本発明の実施例５の積層半導体集積回路装置の説明図である。
【図１６】本発明の実施例６の積層半導体集積回路装置の説明図である。
【図１７】本発明の実施例７の積層半導体集積回路装置の説明図である。
【図１８】本発明の実施例８の積層半導体集積回路装置における基板コンタクト電極間の構成説明図である。
【図１９】本発明の実施例８の積層半導体集積回路装置における基板コンタクト電極間の等価回路である。
【図２０】本発明の実施例８の積層半導体集積回路装置における貫通半導体領域と基板コンタクト領域の変形例の説明図である。
【図２１】本発明の実施例９の積層半導体集積回路装置における基板コンタクト電極間の構成説明図である。
【図２２】本発明の実施例９の積層半導体集積回路装置における基板コンタクト電極間の等価回路である。
【図２３】本発明の実施例１０の積層半導体集積回路装置の説明図である。
【図２４】本発明者の提案による積層半導体集積回路装置の要部断面図である。
【図２５】裏面研磨における平坦性の問題の説明図である。
【発明を実施するための形態】
【００２２】
ここで、図１乃至図４を参照して、本発明の実施の形態の積層半導体集積回路装置を説明する。図１は本発明の実施の形態の積層半導体集積回路装置の要部断面図であり、ここでは、第１の半導体集積回路装置１１と同じ素子構成の第２の半導体集積回路装置１２の２層積層構造として示している。第１の半導体集積回路装置１１は、第１のｐ型半導体基体２１にトランジスタを含む素子を設けた第１のｎ型半導体領域３１と、トランジスタを含む素子を設けた第１のｐ型半導体領域４１とを設けるとともに、第１のｐ型半導体基体２１を厚さ方向に貫通するとともに、接地電源電位に接続する第１のｎ型貫通半導体領域５１と正電源電位に接続する第２のｎ型貫通半導体領域６１とを設ける。第１のｎ型貫通半導体領域５１に電気的に接続する第１の電極９２と、第２のｎ型貫通半導体領域６１に接続する第２の電極１０２とを有する第２の半導体集積回路装置１２を第１の半導体集積回路装置１１に積層する。
【００２３】
このように、製造コストの高いＴＳＶの代わりに、高不純物濃度の貫通半導体領域を用いる際にｎ型の貫通半導体領域を用いることによって、裏面研磨の際の段差の発生を効果的に抑制することができる。その結果、複数枚の半導体集積回路装置を安定して積層することができる。なお、特許文献３においては、ｐ型半導体基体に第１のｎ型貫通半導体領域と第２のｎ型貫通半導体領域を設ける点は開示も示唆もされていない。
【００２４】
この場合、第１のｐ型半導体基体２１の厚さとしては、４μｍ以下とすることが望ましい。このように、第１のｐ型半導体基体２１の厚さを４μｍ以下、より好適には３μｍ以下に薄層化することによって、現在普及しているタイプのイオン注入装置を用いても十分な電源品質を保証できる貫通半導体領域を形成することができる。また、積層した場合の全体の高さをより低くすることができる。その結果、磁界結合を用いた通信におけるコイルを小さくして通信チャネルを高密度に配置できたり、通信の消費電力を小さくすることができる。
【００２５】
図２は、イオン注入における不純物濃度分布のプロファイルである。図において、横軸がシリコン表面からの深さで、縦軸が不純物濃度である。実線が実験結果で、点線が事前のシミュレーションによる予測である。ここで、Ｐドープの場合には、１．０×１０１５ｃｍ−２のドーズ量として４８時間アニールし、Ｂドープの場合には、１．０×１０１６ｃｍ−２のドーズ量として２４時間アニールしている。Ｂの代わりにＰを用いても、裏面で１０×１０１８ｃｍ−３以上の濃度にできるのは、シミュレーションでは５．５μｍ以下であるが、具体的実験値では３μｍ以下である。４μｍにおいても、４×１０１７ｃｍ−３程度の不純物濃度が得られ、貫通半導体領域の全体の平均不純物濃度は１×１０１８ｃｍ−３以上になるので、４μｍ以下であれば実デバイスに適用できることを見出した。
【００２６】
なお、第１のｐ型半導体基体２１に接地電源電位を印加するためには、第１のｎ型貫通半導体領域５１の近傍に接地電源電位に接続する第１のｐ型コンタクト領域７１を設ける。また、第２のｎ型貫通半導体領域６１の近傍にも接地電源電位に接続する第２のｐ型コンタクト領域８１を設ける。
【００２７】
図３は、本発明の実施の形態の積層半導体集積回路装置における貫通半導体領域の配置例の説明図である。図３（ａ）は第１のｐ型半導体基体２１、即ち、半導体チップの一辺に第１のｎ型貫通半導体領域５１及び第２のｎ型貫通半導体領域６１を設けた例である。また、図３（ｂ）は、第１のｐ型半導体基体２１の対向する２つの辺に第１のｎ型貫通半導体領域５１及び第２のｎ型貫通半導体領域６１を分割して設けた例である。また、図３（ｃ）は第１のｎ型貫通半導体領域５１及び第２のｎ型貫通半導体領域６１を微小領域に分割して設けた例である。いずれの場合も、全体の平面積として所定の面積を確保することによって十分低い配線抵抗値にすることができる。
【００２８】
この場合の配線抵抗値、即ち、貫通半導体領域の抵抗値と、貫通半導体領域とコンタクト電極の接触抵抗の合計の抵抗を十分小さくすることで、典型的には３ｍΩ以下にすることで、十分高い電源品質とすることができる。因みに、ボンディングワイヤのＡｕ線の径を２５μｍφ、長さを０．５ｍｍ、電気抵抗率を２．２１×１０−８Ωｍとすると、Ａｕ線の抵抗値は２０ｍΩになる。従って３ｍΩあれば従来のボンディングワイヤの抵抗に比べて１桁抵抗値を低減することができ、十分高い電源品質が得られる（例えば、特許文献３参照）。
【００２９】
図４は、本発明の実施の形態の積層半導体集積回路装置における基板コンタクト電極間の等価回路である。図４（ａ）は概略的断面図であり、図４（ｂ）は寄生バイポーラトランジスタの等価回路図であり、図４（ｃ）は、寄生抵抗を示す平面図である。図４（ａ）に示すように、第１のｎ型貫通半導体領域５１をエミッタ、第１のｐ型半導体基体２１をベース、第２のｎ型貫通半導体６２をコレクタとする寄生バイポーラトランジスタが形成される。この時、第２のｎ型貫通半導体領域６１と第１のｐ型半導体基体２１との間に形成される空乏層１３に起因する抵抗ｒ１がコレクタ−ベース間に接続され、第１のｐ型コンタクト領域７１と第１のｐ型半導体基体２１との間の寄生抵抗ｒｓがエミッタとベースとの間に接続される。
【００３０】
この時、裏面研磨に起因して研磨面に結晶欠陥が導入されて、空乏層１３に起因する抵抗ｒ１によるリーク電流が流れる。ＶＤＤが順方向電圧Ｖｆ（０．６Ｖ）より高いと寄生バイポーラトランジスタがオンし得るが、ｒ１はＭΩ以上でｒｓはｋΩ以下なので、オンするリスクは必ずしも高くない。しかし、寄生バイポーラトランジスタのオンを確実に抑制するためには、ｒｓ≪ｒ１とすれば良い。そのためには、第２のｎ型貫通半導体領域６１の近傍に第２のｐ型コンタクト領域８１を設けて、第１のｐ型コンタクト領域７１と第１のｐ型半導体基体２１との間の寄生抵抗ｒｓを小さくすれば良い。
【００３１】
即ち、第１のｎ型貫通半導体領域５１をエミッタとし、第１のｐ型半導体基体２１をベースとし、第２のｎ貫通半導体領域６１をコレクタとする寄生バイポーラがオン状態にならないように、ベースとエミッタとの間の抵抗ｒｓをコレクタとベースとの間の抵抗ｒ１より小さくすることが望ましい。
【００３２】
この時、第１のｐ型コンタクト領域７１が、第１のｎ型貫通半導体領域５１の周囲を取り囲み、第２のｐ型コンタクト領域８１が、第２のｎ型貫通半導体領域６１の周囲を取り囲むようにしても良い。
【００３３】
或いは、第１のｐ型コンタクト領域７１の第１のｎ型貫通半導体領域５１に対向する辺が、第１のｎ型貫通半導体領域５１の第１のｐ型コンタクト領域６１に対向する辺より長く、第２のｐ型コンタクト領域８１の第２のｎ型貫通半導体領域６１に対向する辺が、第２のｎ型貫通半導体領域６１の第２のｐ型コンタクト領域８１に対向する辺より長くしても良い。或いは、第１のｐ型コンタクト領域７１と第２のｐ型コンタクト領域８１を一体化して、ベタ状パターンとしても良い。
【００３４】
或いは、第１のｐ型コンタクト領域７１と第２のｐ型コンタクト領域８１を単一の枠状のｐ型半導体領域として、この単一の枠状のｐ型半導体領域の内部に第１のｎ型貫通半導体領域５１と第２のｎ型貫通半導体領域６１を配置しても良い。
【００３５】
また、コレクタ−ベース間の寄生抵抗を大きくするために、正電源電位に接続する第２のｎ型貫通半導体領域６１の周囲に第１のｐ型半導体基体２１の一部を介して設けられた枠状のｎ型半導体領域を設けても良い。この枠状のｎ型半導体領域は、多重に設けても良い。
【００３６】
第２の半導体集積回路装置１２としては、第２のｐ型半導体基体２２にトランジスタを含む素子を設けた第２のｎ型半導体領域３２とトランジスタを含む素子を設けた第２のｐ型半導体領域４２を設ける。また、第２のｐ型半導体基体２２を厚さ方向に貫通するとともに、接地電源電位に接続する第３のｎ型貫通半導体領域５２と正電源電位に接続する第４のｎ型貫通半導体領域６２を設け、第３のｎ型貫通半導体領域５２に第１の電極９２を接続し、第４のｎ型貫通半導体領域６２に第２の電極１０２を接続しても良い。このように、第２の半導体集積回路装置２２にも貫通半導体領域を設けることによって、３つ以上のチップの積層が可能になる。
【００３７】
第１の半導体集積回路装置１１の第２の半導体集積回路装置１２に対向する面、即ち、第１の半導体集積回路装置１１の裏面において、第１のｎ型貫通半導体領域５１及び第２のｎ型貫通半導体領域６２の露出面に電極が設けられていないことが望ましい。この様に、裏面電極を省略しているので、製造コストの低減が可能になるとともに、積層高さを低減することが可能になる。
【００３８】
裏面電極を設けない場合には、第２の半導体集積回路装置１２に設けた第１の電極９２の表面の上に複数の第１のプラグ電極を設け、第２の半導体集積回路装置１２に設けた第２の電極１０２の表面の上に複数の第２のプラグ電極を設けても良い。この様なプラグ電極を設けることによって、裏面電極を設けていない第１のｎ型貫通半導体領域５１及び第２のｎ型貫通半導体領域６１の裏面との電気的接続を確実に取ることができる。
【００３９】
第１の半導体集積回路装置１１の素子配置と第２の半導体集積回路装置１２の素子配置は同じでも良い。このように、各半導体集積回路装置の素子配置を同じにすることによって、例えば、大容量のメモリ装置を安価に実現することができる。
【００４０】
或いは、第１の半導体集積回路装置１１の素子配置と第２の半導体集積回路装置１２の素子配置が異なっていても良い。このように、各半導体集積回路装置の素子配置を異ならせることによって、例えば、メモリとロジック等の混成した多機能半導体装置を安価に実現することができる。
【００４１】
第１の半導体集積回路装置１１は、複数枚積層しても良い。このような積層構造にすることによって、例えば、第１の半導体集積回路装置１１を不揮発性メモリとし、第２の半導体集積回路装置１２をコントローラチップとした積層半導体集積回路装置を実現することができる。
【００４２】
第１のｐ型半導体領域４１をｎ型分離層により第１のｐ型半導体基体２１と電気的に分離し、且つ、ｎ型分離層が第１のｐ型半導体基体２１の裏面から露出するようにしても良い。
【００４３】
第２のｎ型貫通半導体領域６１を、第１のｎ型貫通半導体領域５１と第１のｎ型半導体領域３１との間に配置するようにしても良い。この場合、接地電源電位に接続する第１のｎ型貫通半導体領域５１が第１のｎ型領域３１をコレクタとする寄生バイポーラトランジスタのコレクタ電流を吸収するので、寄生バイポーラトランジスタのオンを効果的に抑制することができる。
【００４４】
或いは、第１のｐ型半導体領域４１を、第１のｎ型貫通半導体領域５１と第１のｎ型半導体領域３１との間に配置しても良い。この場合第１のｎ型領域３１をコレクタとする寄生バイポーラトランジスタのベース長が長くなるので、寄生バイポーラトランジスタの電流増幅効果を小さくすることができる。
【００４５】
第１の半導体集積回路装置１１及び第２の半導体集積回路装置１２に、信号の送受信を行うコイルを設けても良い。このように、信号の送受信はコイルを用いた誘導結合を用いることが望ましい。即ち、貫通半導体領域を信号線として用いた場合には、その抵抗値に起因する信号遅延により高速データ通信は不可能であるので、電気的な信号線を不要とするコイルを用いた誘導結合データ通信が最適となる。
【００４６】
なお、半導体集積回路装置の積層に際しては、支持基板に第１の半導体集積回路装置１１を固定したのち、２μｍ〜４μｍ程度の厚さまで研磨して薄層化して、貫通半導体領域（５１，６１）を露出させる。次いで、同じ素子構造或いは異なった素子構造の第２の半導体集積回路装置１２の表面電極（９２，１０２）が第１の半導体集積回路装置１１の貫通半導体領域（５１，６１）の裏面とが接するように積層すれば良い。さらに、積層する場合には、この第２の半導体集積回路装置１２も研磨によって高不純物濃度領域が貫通半導体領域となるようにすれば良い。なお、貫通半導体領域は高不純物濃度領域であるので、コンタクト電極はＡｌやＣｕやＷでも良い。例えば、積層途中のチップはパッドを必要としないので、Ｃｕで形成する多層配線の最上層で表面電極を形成しても良い。なお、良好なオーミック接合を取るために、コンタクト層（ＴｉＮ，ＴａＮ）／バリア層（ＴｉＷ，ＴａＮ）／メタルからなる積層構成を採用しても良い。
【００４７】
このような、積層工程は、ウェハーの段階で行っても良いし、或いは、チップ化したのちに行っても良い。さらには、ウェハーとしては、ＫＧＤ（Ｋｎｏｗｎ  Ｇｏｏｄ  Ｄｉｅ）で再建されたウェハーを用いても良い。即ち、ウェハー上でテストして良品チップを見つけ、ダイソートしてチップ個片に切り出し、不良チップを捨て良品チップだけをウェハー形状の支持基板に並べ直して接着剤で固定して、ウェハーとして再建すれば良い。
【実施例１】
【００４８】
次に、図５乃至図１１を参照して、本発明の実施例１の積層半導体集積回路装置を説明するが、ここでは、同じメモリチップを３枚積層する例として説明する。まず、図５（ａ）に示すように、ｐ−型Ｓｉ基板３１にＰを２００ｋｅＶの加速エネルギーで１×１０１６ｃｍ−２のドーズ量でイオン注入して１００μｍ×１００μｍのサイズのｎ＋＋型ウェル領域３２，３３を形成する。次いで、１０５０℃で５０時間熱処理を行うことにより、注入したイオンを活性化するとともに、基板厚さ方向に深く拡散する。なお、熱処理により基板表面に付いた酸化膜は必要があれば削除する。【００４９】
次いで、図５（ｂ）に示すように、従来の製造工程と同様に、ｐ−型Ｓｉ基板３１に素子形成領域となるｐ型ウェル領域３４及びｎ型ウェル領域３５を形成する。次いで、ｐ型ウェル領域３４にｐ＋型コンタクト領域３６を形成するとともに、ソース領域やドレイン領域等になるｎ型領域３７を形成し、ゲート電極（図示は省略）を設けることによりｎチャンネルＭＯＳＦＥＴを形成している。一方、ｎ型ウェル領域３５にｎ＋型コンタクト領域３８を形成するとともに、ソース領域やドレイン領域等になるｐ型領域３９を形成し、ゲート電極（図示は省略）を設けることによりｐチャンネルＭＯＳＦＥＴを形成している。また、ｎ＋＋型ウェル領域３２，３３を囲むようにｐ＋型基板コンタクト領域４０，４１を形成する。【００５０】
次いで、図５（ｃ）に示すように、ｎ＋＋型ウェル領域３２，３３及びｐ＋型基板コンタクト領域４０，４１の表面にＣｕからなるコンタクト電極４２，４３を形成するとともに、多層配線技術を用いて配線層４５，４６を形成する。なお、ｐ＋型基板コンタクト領域４１上に形成したコンタクト電極４３は配線４５に接続している。次いで、コンタクト電極４２に接続するＡｌ或いはＣｕからなる表面電極４８及びコンタクト電極４３に接続するＡｌ或いはＣｕからなる表面電極４９を形成する。この時、多層配線を利用して誘導結合データ通信のためのコイル（図示は省略）を形成する。また、表面を平坦化するために研磨を行う。なお、図における符号４４，４７はＳｉＯ２からなる層間絶縁膜である。【００５１】
次いで、図６（ｄ）に示すように、Ｓｉ基板からなる支持基板５０上に表面電極４８,４９を形成した面が当接するように仮接合する。次いで、図６（ｅ）に示すように、所定の厚さまで研削したのち、化学機械研磨（ＣＭＰ）法を用いてｐ−型Ｓｉ基板３１の厚さが３μｍになるように研磨する。【００５２】
次いで、図７（ｆ）に示すように、図５（ｃ）までの工程で作成した他の半導体ウェハーを積層する。この時、一段目の半導体集積回路装置のｎ＋＋型ウェル領域３２，３３の露出面と、二段目の半導体集積回路装置の表面電極４８，４９が当接するように積層する。この場合、積層した状態で常温で加圧することにより、シリコンとシリコン酸化膜が拡散により固相接合する結果、二段目の半導体集積回路装置の表面電極４８，４９が一段目の半導体集積回路装置のｎ＋＋型ウェル領域３２，３３と圧着して電気的に接続することになる。【００５３】
次いで、図７（ｇ）に示すように、二段目のｐ−型Ｓｉ基板３１を所定の厚さまで研削したのち、化学機械研磨法を用いてｐ−型Ｓｉ基板３１の厚さが３μｍになるように研磨する。【００５４】
次いで、図８（ｈ）に示すように、再び、図５（ｃ）までの工程で作成した他の半導体ウェハーを積層する。この時も、二段目の半導体集積回路装置のｎ＋＋型ウェル領域３２，３３の露出面と、三段目の半導体集積回路装置の表面電極４８，４９が当接するように積層する。この時も、積層した状態で常温で加圧することにより、シリコンとシリコン酸化膜の拡散により固相接合する。【００５５】
次いで、図９（ｋ）に示すように、積層したウェハーを支持基板５０から取り外し、所定のサイズのチップに分割したのち、パッケージ基板５１上に接着剤５２を用いて固定する。次いで、ＧＮＤ等の電源用パッド５３とｎ＋＋型ウェル領域３２に接続する表面電極４８をボンディングワイヤ５５で接続する。一方、ＶＤＤを印加する電源用パッド５４とｎ＋＋型ウェル領域３３に接続する表面電極５９をボンディングワイヤ５６で接続することによって、本発明の実施例１の積層半導体集積回路装置の基本構造が完成する。なお、三段目のｐ−型Ｓｉ基板は、ハンドリングの容易性と機械的強度の確保の観点から薄層化しない方が望ましい。【００５６】
図１０は、本発明の実施例１の積層半導体集積回路装置における基板コンタクト電極間の等価回路であり、図１０（ａ）は等価回路図であり、図１０（ｂ）は寄生抵抗の説明図である。図１０（ａ）に示す等価回路は、図４（ａ）と同様に、ｎ＋＋型ウェル領域３２をエミッタとし、ｐ−型シリコン基板３１をベースとし、ｎ＋＋型ウェル領域３３をコレクタとするｎｐｎ寄生バイポーラトランジスタを示している。図１０（ｂ）に示すように、コレクタ−ベース間の寄生抵抗ｒ１は、ｎ＋＋型ウェル領域３３とｐ−型Ｓｉ基板との間の空乏層５７における研磨に起因する結晶欠陥として発生する。一方、エミッタ−ベース間の寄生抵抗ｒｓは、ｎ＋＋型ウェル領域３２とｐ−型Ｓｉ基板との間の抵抗となり、ｐ型基板コンタクト領域４０をｎ＋＋型ウェル領域３２に近づけることによって低減することができ、ここでは、その間隔を１０μｍとする。【００５７】
このように、本発明の実施例１においては、積層半導体集積回路装置の電源配線として従来の貫通配線としては想定外の高不純物濃度ウェル領域としてＰをドープしたｎ＋＋型ウェル領域を用いているので、裏面研磨の際の段差の発生を抑制することができる。また、ＴＳＶと同様に、積層に際しては、チップをずらす必要はなく、また、チップ間にＴＡＢ等を挿入する必要がないので、３次元的サイズをより小さくすることができる。【００５８】
図１１は、本発明の実施例１の積層半導体集積回路装置における貫通半導体領域と基板コンタクト領域の変形例の説明図である。実施例１においては、図１０（ｂ）に示すように、正方形のｎ＋＋型ウェル領域３２，３３を額縁状のｐ＋型基板コンタクト領域４０，４１で囲んでいるが、このような構成に限られるものではない。【００５９】
例えば、図１１（ａ）に示すように、ｎ＋＋型ウェル領域３２とｎ＋＋型ウェル領域３３との間にベタ状のパターンのｐ＋型基板コンタクト領域４０を設けても良い。或いは、図１１（ｂ）に示すように、ｎ＋＋型ウェル領域３２とｎ＋＋型ウェル領域３３とが対向する面側にｎ＋＋型ウェル領域３２とｎ＋＋型ウェル領域３３の辺より長いｐ＋型基板コンタクト領域４０，４１を設けても良い。さらには、図１１（ｃ）に示すように、ｎ＋＋型ウェル領域３２及びｎ＋＋型ウェル領域３３を長方形とし、このｎ＋＋型ウェル領域３２，３３を額縁状のｐ＋型基板コンタクト領域４０，４１で囲むようにしても良い。なお、この場合のｎ＋＋型ウェル領域３２，３３の形状は、例えば、短辺の長さが１００μｍの長方形とする。
【実施例２】
【００６０】
次に、図１２を参照して、本発明の実施例２の積層半導体集積回路装置を説明するが、基本的な製造工程及び構造は上記の実施例１と同様であるので最終構造のみを示す。図１２は、本発明の実施例２の積層半導体集積回路装置の説明図であり、最終段（図においては最下層の三段目）の半導体集積回路装置には、貫通半導体領域となるｎ＋＋型ウェル領域を形成しなかったもので、それ以外の構成は上記の実施例１と同様である。【００６１】
このように、最終段のチップは、次段に電源を伝達する必要はないので、高不純物ウェル領域は必要がない。したがって、特性の異なるチップを積層する場合には、最終段に特性の異なるチップを配置することによって、最終段を構成するチップはｎ＋＋型ウェル領域の形成工程が不要になるので、製造コストを低減することが可能になる。
【実施例３】
【００６２】
次に、図１３を参照して、本発明の実施例３の積層半導体集積回路装置を説明するが、基本的な製造工程及び構造は上記の実施例１と同様であるので最終構造のみを示す。図１３は、本発明の実施例３の積層半導体集積回路装置の概略的断面図であり、ｎ＋＋型ウェル領域３２，３３の裏面の露出面にＣｕを用いて裏面電極６０，６１を設けるとともに、ＳｉＯ２保護膜５９を設けたもので、それ以外の構成は上記の実施例１と同様である。【００６３】
この時の接合は、裏面電極６０，６１と表面電極４８，４９との金属間の金属表面活性化した後の常温加圧接合、即ち、金属間拡散による固相接合により行う。このように、各チップに裏面電極を設けても、金属間拡散による固相接合を利用することで積層は可能になる。
【実施例４】
【００６４】
次に、図１４を参照して、本発明の実施例４の積層半導体集積回路装置を説明するが、基本的な製造工程及び構造は上記の実施例１と同様であるので最終構造のみを示す。図１４は、本発明の実施例４の積層半導体集積回路装置の概略的断面図であり、一段目の半導体集積回路装置のｎ＋＋型ウェル領域３２，３３に当接するように、二段目の半導体集積回路装置の表面電極４８，４９上に表面プラグ電極６３，６４を設けたもので、それ以外の構成は上記の実施例１と同様である。【００６５】
この時の接合は、シリコンとシリコン酸化膜が拡散による固相接合により行う。このように、二段目以降の半導体集積回路装置の表面側に表面プラグ電極６３，６４を設けることによって、一段目の半導体集積回路装置との電気的接続を確実に行うことができる。
【実施例５】
【００６６】
次に、図１５を参照して、本発明の実施例５の積層半導体集積回路装置を説明するが、この実施例５は素子形成領域であるｐ＋型ウェル領域をｎ型ディープウェル領域で覆った以外は、上記の実施例１と基本的に同様である。この場合、ｎ型ディープウェル領域６５を予め形成したのち、ｐ型ウェル領域３４を形成し、裏面研磨の際にｎ型ディープウェル領域６５の底部が露出するまで研磨する。【００６７】
この実施例５においては、ｎ型ディープウェル領域６５の底面が研磨面から露出するまでより薄く研磨しているが、素子形成領域であるｐ型ウェル領域３４が直接露出していないので、素子特性に与える影響は微小である。
【実施例６】
【００６８】
次に、図１６を参照して、本発明の実施例６の積層半導体集積回路装置を説明するが、この実施例６は積層する半導体集積回路装置の品種が異なる以外は、上記の実施例１と同様であるので、最終的な構造のみを説明する。図１６は本発明の実施例６の積層半導体集積回路装置の概略的断面図であり、上述の図８（ｈ）の工程において、一段目及び二段目のメモリチップと異なるコントローラチップを３段目に積層する。【００６９】
この場合のコントローラチップは、ｐ−型Ｓｉ基板７１に、メモリチップに設けたｎ＋＋型ウェル領域３２と同じ位置にｎ＋＋型ウェル領域７２を設け、ｎ＋＋型ウェル領域３３と同じ位置にｎ＋＋型ウェル領域７３を設ける。次いで、ｐ−型Ｓｉ基板７１に素子形成領域となるｐ型ウェル領域７４及びｎ型ウェル領域７５を形成する。この時、ｎ＋＋型ウェル領域７２，７３の周囲にｐ＋型基板コンタクト領域８１，８２を形成する。次いで、ｐ型ウェル領域７４にｐ＋型コンタクト領域７６を形成するとともに、ソース領域やドレイン領域等になるｎ型領域７７，７８を形成し、ゲート電極（図示は省略）を設けることによりｎチャンネルＭＯＳＦＥＴを形成している。一方、ｎ型ウェル領域７５にｎ＋型コンタクト領域７９を形成するとともに、ソース領域やドレイン領域等になるｐ型領域８０を形成し、ゲート電極（図示は省略）を設けることによりｐチャンネルＭＯＳＦＥＴを形成している。【００７０】
次いでｎ＋＋型ウェル領域７２及びｎ＋＋型ウェル領域７３の表面にＣｕからなるコンタクト電極８３，８４を形成するとともに、多層配線技術を用いて配線層８６，８７を形成する。次いで、コンタクト電極８３に接続するＡｌ、Ｃｕ或いはＷからなる表面電極８９及びコンタクト電極８４に接続するＡｌ、Ｃｕ或いはＷからなる表面電極９０を形成する。【００７１】
この時、多層配線を利用して誘導結合データ通信のための通信用コイル９１を形成するが、積層した場合にメモリチップに設けた通信用コイル６６と同じ位置になるように形成する。また、表面を平坦化するために研磨を行う。なお、図における符号８５，８８はＳｉＯ２からなる層間絶縁膜である。【００７２】
次いで、パッケージ基板５１上に接着剤５２を用いてコントローラチップを形成するｐ−型Ｓｉ基板７１の裏面を固定する。次いで、接地用の電源用パッド５３とｎ＋＋型ウェル領域３２に接続する表面電極４８をボンディングワイヤ５５で接続する。一方、ＶＤＤを印加する電源用パッド５４とｎ＋＋型ウェル領域３３に接続する表面電極４９をボンディングワイヤ５６で接続することによって、本発明の実施例６の積層半導体集積回路装置の基本構造が完成する。【００７３】
このように、本発明の実施例６においては、薄層化技術と積層化技術を合せて用いることによって、メモリチップと、メモリチップを駆動制御するコントローラチップを積層した半導体記憶装置をコンパクトに且つ安価で実現することが可能になる。
【実施例７】
【００７４】
次に、図１７を参照して、本発明の実施例７の積層半導体集積回路装置を説明するが、この実施例７はワイヤボンディングを用いずに、実施例６に示した半導体記憶装置と同等の機能を有する半導体記憶装置を形成したものである。【００７５】
積層したウェハーを支持基板から取り外し、所定のサイズのチップに分割したのち、パッケージ基板９１上にコントローラチップの表面電極８９，９０をバンプ９２によりＧＮＤ用パッド９３及びＶＤＤ用電源用パッド９４に溶着することによって、本発明の実施例７の積層半導体集積回路装置の基本構造が完成する。この時、パッケージ基板９１とコントローラチップとの間にはアンダーフィル樹脂（図示は省略）が充填される。なお、図における符号９５は信号用パッドであり、コントローラチップの表面に設けられたパッド（図示は省略）とバンプ９２により接続する。【００７６】
本発明の実施例７においては、ボンディングワイヤを用いることなくコントローラチップをパッドを用いてパッケージ基板と電気的な接続を取っているので、ボンディングワイヤを配置するスペースが不要になり、より省スペース化が可能になる。
【実施例８】
【００７７】
次に、図１８及び図１９を参照して、本発明の実施例８の積層半導体集積回路装置を説明するが、この実施例８はＶＤＤ用のｎ＋＋型ウェル領域の周囲にｎ＋＋型ガードリングを設けてコレクタ−ベース間の抵抗を大きくした以外は、上記の実施例１と同様である。但し、説明を簡単にするために、ｐ型ウェル領域及びｎ型ウェル領域を省略するとともに、二層の積層構造として示している。【００７８】
図１８は、本発明の実施例８の積層半導体集積回路装置における基板コンタクト電極間の構成説明図であり、図１８（ａ）は断面図であり、図１８（ｂ）は平面図である。図１８（ａ）に示すように、ｎ＋＋型ウェル領域３３とｐ＋型基板コンタクト領域４１との間にｎ＋＋型ガードリング９６を設けたものである。【００７９】
この場合、図１８（ｂ）に示すように、ｎ＋＋型ウェル領域３３とｐ−型Ｓｉ基板３１との間に空乏層に起因する抵抗ｒ１が発生し、ｐ−型Ｓｉ基板３１とｎ＋＋型ガードリング９６との間にも空乏層に起因する抵抗ｒ２及びｒ３が発生する。また、エミッタ−ベース間の寄生抵抗ｒｓは、ｎ＋＋型ウェル領域３２とｐ−型Ｓｉ基板３１との間の抵抗となる。【００８０】
図１９は、本発明の実施例８の積層半導体集積回路装置における基板コンタクト電極間の等価回路であり、ｎ＋＋ウェル領域３２−ｐ−型Ｓｉ基板３１−ｎ＋＋型ガードリング９６−ｐ−型Ｓｉ基板３１−ｎ＋＋型ウェル領域３３の間で破線で囲ったサイリスタ構造が形成される。したがって、ｎ＋＋型ウェル領域３２側の寄生ｎｐｎバイポーラトランジスタのエミッタ−ベース間に印加される電圧は、ＶＤＤのｒｓ／（ｒｓ＋ｒ３＋ｒ２＋ｒ１）となり、Ｖｆより小さくなるので、寄生ｎｐｎバイポーラトランジスタのオンを効果的に抑制することが可能になる。【００８１】
図２０は、本発明の実施例８の積層半導体集積回路装置における貫通半導体領域と基板コンタクト領域の変形例の説明図である。図２０（ａ）は、ｎ＋＋型ウェル領域３２及びｎ＋＋型ウェル領域３３を単一の枠状のｐ＋型基板コンタクト領域で囲ったものである。或いは、図２０（ｂ）に示すように、ｎ＋＋型ウェル領域３２とｎ＋＋型ウェル領域３３とが対向する面側にｎ＋＋型ガードリング９６の辺より長いｐ＋型基板コンタクト領域４０，４１を設けても良い。さらには、図２０（ｃ）に示すように、ｎ＋＋型ウェル領域３２及びｎ＋＋型ウェル領域３３を長方形とし、このｎ＋＋型ウェル領域３２，３３を額縁状のｐ＋型基板コンタクト領域４０，４１で囲むようにしても良い。なお、この場合のｎ＋＋型ウェル領域３２，３３の形状は、例えば、短辺の長さが１００μｍの長方形とする。なお、このｎ＋＋型ガードリングを設ける構造は、上記の実施例２乃至実施例７にも適用されるものである。
【実施例９】
【００８２】
次に、図２１及び図２２を参照して、本発明の実施例９の積層半導体集積回路装置を説明するが、この実施例９はＶＤＤ用のｎ＋＋型ウェル領域の周囲に２重のｎ＋＋型ガードリングを設けてコレクタ−ベース間の抵抗を大きくした以外は、上記の実施例１と同様である。但し、説明を簡単にするために、ｐ型ウェル領域及びｎ型ウェル領域を省略するとともに、二層の積層構造として示している。【００８３】
図２１は、本発明の実施例９の積層半導体集積回路装置における基板コンタクト電極間の構成説明図であり、図２１（ａ）は断面図であり、図２１（ｂ）は平面図である。図２１（ａ）に示すように、ｎ＋＋型ウェル領域３３とｐ＋型基板コンタクト領域４１との間に二重のｎ＋＋型ガードリング９６とｎ＋＋型ガードリング９７を設けたものである。【００８４】
この場合、図２１（ｂ）に示すように、ｎ＋＋型ウェル領域３３とｐ−型Ｓｉ基板３１との間に空乏層に起因する抵抗ｒ１が発生し、ｐ−型Ｓｉ基板３１とｎ＋＋型ガードリング９６との間にも空乏層に起因する抵抗ｒ２及びｒ３が発生する。また、ｐ−型Ｓｉ基板３１とｎ＋＋型ガードリング９７との間にも空乏層に起因する抵抗ｒ４及びｒ５が発生する。この場合もエミッタ−ベース間の寄生抵抗ｒｓは、ｎ＋＋型ウェル領域３２とｐ−型Ｓｉ基板３１との間の抵抗となる。【００８５】
図２２は、本発明の実施例９の積層半導体集積回路装置における基板コンタクト電極間の等価回路であり、ｎ＋＋型ウェル領域３２側の寄生ｎｐｎバイポーラトランジスタのエミッタ−ベース間に印加される電圧は、ＶＤＤのｒｓ／（ｒｓ＋ｒ５＋ｒ４＋ｒ３＋ｒ２＋ｒ１）となり、Ｖｆより大幅に小さくなるので寄生ｎｐｎバイポーラトランジスタのオンをさらに効果的に抑制することが可能になる。なお、このｎ＋＋型ガードリングを２重に設ける構造は、上記の実施例２乃至実施例７にも適用されるものである。さらに、ｎ＋＋型ガードリングは３重以上に設けても良い。
【実施例１０】
【００８６】
次に、図２３を参照して、本発明の実施例１０の積層半導体集積回路装置を説明するが、この実施例１０はｎ＋＋型ウェル領域３２の近傍にｎ＋＋型ウェル領域３３を配置するとともに、ｎ＋＋型ウェル領域３３の外側にｐ型ウェル領域３４及びｎ型ウェル領域３３を配置したものである。図２３は、本発明の実施例１０の積層半導体集積回路装置の説明図であり、図２３（ａ）は断面図であり、図２３（ｂ）は平面図であり、各領域の配置以外は上記の実施例１と同様である。但し、説明を簡単にするために、二層の積層構造として示している。また、配線層の接続状態を明らかにするために、配線層４５と配線層４６を異なった高さに表示しているが、実際には同じ工程で形成している。【００８７】
図２３に示すように、ｎ＋＋型ウェル領域３３を、ｎ＋＋型ウェル領域３２とｎ型ウェル領域３５との間に配置しているので、接地電源電位に接続するｎ＋＋型ウェル領域３２がｎ型ウェル領域３５をコレクタとする寄生バイポーラトランジスタのコレクタ電流を吸収するので、寄生バイポーラトランジスタのオンを効果的に抑制することができる。【００８８】
また、ｐ型ウェル領域３４を、ｎ＋＋型ウェル領域３２とｎ型ウェル領域３５との間に配置しているので、ｎ型ウェル領域３５をコレクタとする寄生バイポーラトランジスタのベース長が長くなり、寄生バイポーラトランジスタの電流増幅効果を小さくすることができる。なお、ｎ＋＋型ウェル領域３２とｎ型ウェル領域３５の間隔が広ければこの様な効果は得られるが、スペースを効率的にするためにｎ＋＋型ウェル領域３２とｎ型ウェル領域３５との間にｐ型ウェル領域３４を配置している。これらの構成は、上記の実施例２乃至実施例９にも適用されるものである。
【符号の説明】
【００８９】
１１  第１の半導体集積回路装置
１２  第２の半導体集積回路装置
２１  第１のｐ型半導体基体
２２  第２のｐ型半導体基体
３１  第１のｎ型半導体領域
３２  第２のｎ型半導体領域
４１  第１のｐ型半導体領域
４２  第２のｐ型半導体領域
５１  第１のｎ型貫通半導体領域
５２  第３のｎ型貫通半導体領域
６１  第２のｎ型貫通半導体領域
６２  第４のｎ型貫通半導体領域
７１  第１のｐ型コンタクト領域
７２  第３のｐ型コンタクト領域
８１  第２のｐ型コンタクト領域
８２  第４のｐ型コンタクト領域
９１  第３の電極
９２  第１の電極
１０１  第４の電極
１０２  第２の電極
１１１〜１２２  配線
１３，５７  空乏層
３１，７１，１０１  ｐ−型Ｓｉ基板
３２，３３，７２，７３  ｎ＋＋型ウェル領域
３４，７４，１０４  ｐ型ウェル領域
３５，７５，１０５  ｎ型ウェル領域
３６，７６，１０６  ｐ＋型コンタクト領域
３７，７７，７８，１０７  ｎ型領域
３８，７９，１０８  ｎ＋型コンタクト領域
３９，８０，１０９  ｐ型領域
４０，４１，８１，８２  ｐ＋基板コンタクト領域
４２，４３、８３，８４，１１１，１１２  コンタクト電極
４４，４７，６２，８５，８８，１１０，１１５  層間絶縁膜
４５，４６，８６，８７，１１３，１１４    配線層
４８，４９，８９，９０，１１６，１１７  表面電極
５０  支持基板
５１，９１  パッケージ基板
５２  接着剤
５３，５４  電源用パッド
５５，５６  ボンディングワイヤ
５９  ＳｉＯ２保護膜
６０，６１  裏面電極
６３，６４  表面プラグ電極
６５  ｎ型ディープウェル領域
６６，９４  通信用コイル
９２  バンプ
９３  ＧＮＤ用パッド
９４  ＶＤＤ用パッド
９５  信号用パッド
９６，９７  ｎ＋＋型ガードリング
１０２  ｐ＋＋型ウェル領域
１０３  ｎ＋＋型ウェル領域
【図１】
2018151066.tif 000003
【図２】
2018151066.tif 000004
【図３】
2018151066.tif 000005
【図４】
2018151066.tif 000006
【図５】
2018151066.tif 000007
【図６】
2018151066.tif 000008
【図７】
2018151066.tif 000009
【図８】
2018151066.tif 000010
【図９】
2018151066.tif 000011
【図１０】
2018151066.tif 000012
【図１１】
2018151066.tif 000013
【図１２】
2018151066.tif 000014
【図１３】
2018151066.tif 000015
【図１４】
2018151066.tif 000016
【図１５】
2018151066.tif 000017
【図１６】
2018151066.tif 000018
【図１７】
2018151066.tif 000019
【図１８】
2018151066.tif 000020
【図１９】
2018151066.tif 000021
【図２０】
2018151066.tif 000022
【図２１】
2018151066.tif 000023
【図２２】
2018151066.tif 000024
【図２３】
2018151066.tif 000025
【図２４】
2018151066.tif 000026
【図２５】
2018151066.tif 000027
【手続補正書】
【提出日】平成30年6月13日(2018.6.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のｐ型半導体基体と、
前記第１のｐ型半導体基体に設けられ、トランジスタを含む素子を設けた第１のｎ型半導体領域と、
前記第１のｐ型半導体基体に設けられ、トランジスタを含む素子を設けた第１のｐ型半導体領域と、
前記第１のｐ型半導体基体を厚さ方向に貫通するとともに、接地電源電位に接続する第１のｎ型貫通半導体領域と、
前記第１のｐ型半導体基体を厚さ方向に貫通するとともに、正電源電位に接続する第２のｎ型貫通半導体領域と
を有する第１の半導体集積回路装置と、
前記第１の半導体集積回路装置と積層構造を形成し、前記第１のｎ型貫通半導体領域に電気的に接続する第１の電極と、前記第２のｎ型貫通半導体領域に接続する第２の電極とを有する第２の半導体集積回路装置とを少なくとも備え、
前記第１のｎ型貫通半導体領域の近傍に前記接地電源電位に接続する第１のｐ型コンタクト領域を設け、
前記第２のｎ型貫通半導体領域の近傍に前記接地電源電位に接続する第２のｐ型コンタクト領域を設けた積層半導体集積回路装置。
【請求項２】
前記第１のｐ型半導体基体の厚さが４μｍ以下である請求項１に記載の積層半導体集積回路装置。
【請求項３】
（削除）
【請求項４】
前記第１のｎ型貫通半導体領域をエミッタとし、前記第１のｐ型半導体基体をベースとし、前記第２のｎ貫通半導体領域をコレクタとする寄生バイポーラがオン状態にならないように、前記ベースと前記エミッタとの間の抵抗が前記コレクタと前記ベースとの間の抵抗より小さい請求項１に記載の積層半導体集積回路装置。
【請求項５】
前記第１のｐ型コンタクト領域が、前記第１のｎ型貫通半導体領域の周囲を取り囲み、
前記第２のｐ型コンタクト領域が、前記第２のｎ型貫通半導体領域の周囲を取り囲んでいる請求項４に記載の積層半導体集積回路装置。
【請求項６】
前記第１のｐ型コンタクト領域の前記第１のｎ型貫通半導体領域に対向する辺が、前記第１のｎ型貫通半導体領域の前記第１のｐ型コンタクト領域に対向する辺より長く、
前記第２のｐ型コンタクト領域の前記第２のｎ型貫通半導体領域に対向する辺が、前記第２のｎ型貫通半導体領域の前記第２のｐ型コンタクト領域に対向する辺より長い請求項４に記載の積層半導体集積回路装置。
【請求項７】
前記第１のｐ型コンタクト領域と前記第２のｐ型コンタクト領域が、一体のベタ状パターンのｐ型半導体領域である請求項４に記載の積層半導体集積回路装置。
【請求項８】
前記第１のｐ型コンタクト領域と前記第２のｐ型コンタクト領域が、単一の枠状のｐ型半導体領域であり、前記単一の枠状のｐ型半導体領域の内部に前記第１のｎ型貫通半導体領域と前記第２のｎ型貫通半導体領域が配置されている請求項４に記載の積層半導体集積回路装置。
【請求項９】
前記正電源電位に接続する第２のｎ型貫通半導体領域の周囲に前記第１のｐ型半導体基体の一部を介して設けられた枠状のｎ型半導体領域を有する請求項１に記載の積層半導体集積回路装置。
【請求項１０】
前記枠状のｎ型半導体領域が、多重に設けられている請求項９に記載の積層半導体集積回路装置。
【請求項１１】
前記第２の半導体集積回路装置は、
第２のｐ型半導体基体と、
前記第２のｐ型半導体基体に設けられ、トランジスタを含む素子を設けた第２のｎ型半導体領域と、
前記第２のｐ型半導体基体に設けられ、トランジスタを含む素子を設けた第２のｐ型半導体領域と、
前記第２のｐ型半導体基体を厚さ方向に貫通するとともに、前記接地電源電位に接続する第３のｎ型貫通半導体領域と、
前記第２のｐ型半導体基体を厚さ方向に貫通するとともに、前記正電源電位に接続する第４のｎ型貫通半導体領域と
を有し、
前記第３のｎ型貫通半導体領域に電気的に接続する前記第１の電極と、前記第４のｎ型貫通半導体領域に電気的に接続する前記第２の電極とが設けられている請求項１に記載の積層半導体集積回路装置。
【請求項１２】
前記第１の半導体集積回路装置の前記第２の半導体集積回路装置に対向する面において、前記第１のｎ型貫通半導体領域及び前記第２のｎ型貫通半導体領域の露出面に電極が設けられていない請求項１に記載の積層半導体集積回路装置。
【請求項１３】
前記第２の半導体集積回路装置に設けた前記第１の電極の表面の上に複数の第１のプラグ電極を有し、
前記第２の半導体集積回路装置に設けた前記第２の電極の表面の上に複数の第２のプラグ電極を有し、
前記第１のプラグ電極が前記第１のｎ型貫通半導体領域の露出面に直接当接し、
前記第２のプラグ電極が前記第２のｎ型貫通半導体領域の露出面に直接当接する請求項１２に記載の積層半導体集積回路装置。
【請求項１４】
前記第１の半導体集積回路装置の素子配置と前記第２の半導体集積回路装置の素子配置が同じである請求項１１に記載の積層半導体集積回路装置。
【請求項１５】
前記第１の半導体集積回路装置の素子配置と前記第２の半導体集積回路装置の素子配置が異なっている請求項１１に記載の積層半導体集積回路装置。
【請求項１６】
前記第１の半導体集積回路装置が、複数枚積層されている請求項１に記載の積層半導体集積回路装置。
【請求項１７】
前記第１のｎ型貫通半導体領域の抵抗値と前記第１のｎ型貫通半導体領域と電極との接触抵抗との和、及び、前記第２のｎ型貫通半導体領域の抵抗値と前記第２のｎ型貫通半導体領域と電極との接触抵抗との和が３ｍΩ以下である請求項１に記載の積層半導体集積回路装置。
【請求項１８】
前記第１のｐ型半導体領域がｎ型分離層により前記第１のｐ型半導体基体と電気的に分離されており、且つ、前記ｎ型分離層が前記第１のｐ型半導体基体の裏面から露出している請求項１に記載の積層半導体集積回路装置。
【請求項１９】
前記第２のｎ型貫通半導体領域を、前記第１のｎ型貫通半導体領域と前記第１のｎ型半導体領域との間に配置した請求項１に記載の積層半導体集積回路装置。
【請求項２０】
前記第１のｐ型半導体領域を、前記第１のｎ型貫通半導体領域と前記第１のｎ型半導体領域との間に配置した請求項１に記載の積層半導体集積回路装置。
【請求項２１】
前記第１の半導体集積回路装置及び前記第２の半導体集積回路装置は、信号の送受信を行うコイルを有している請求項１に記載の積層半導体集積回路装置。
【手続補正書】
【提出日】令和1年8月15日(2019.8.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のｐ型半導体基体と、
前記第１のｐ型半導体基体に設けられ、トランジスタを含む素子を設けた第１のｎ型半導体領域と、
前記第１のｐ型半導体基体に設けられ、トランジスタを含む素子を設けた第１のｐ型半導体領域と、
前記第１のｐ型半導体基体を厚さ方向に貫通するとともに、接地電源電位に接続する第１のｎ型貫通半導体領域と、
前記第１のｐ型半導体基体を厚さ方向に貫通するとともに、正電源電位に接続する第２のｎ型貫通半導体領域と
を有する第１の半導体集積回路装置と、
前記第１の半導体集積回路装置と積層構造を形成し、前記第１のｎ型貫通半導体領域に電気的に接続する第１の電極と、前記第２のｎ型貫通半導体領域に接続する第２の電極とを有する第２の半導体集積回路装置と
を少なくとも備え、
前記第１のｎ型貫通半導体領域の近傍に前記接地電源電位に接続する第１のｐ型コンタクト領域を設け、
前記第２のｎ型貫通半導体領域の近傍に前記接地電源電位に接続する第２のｐ型コンタクト領域を設け、
前記第１のｎ型貫通半導体領域をエミッタとし、前記第１のｐ型半導体基体をベースとし、前記第２のｎ型貫通半導体領域をコレクタとする寄生バイポーラがオン状態にならないように、前記ベースと前記エミッタとの間の抵抗が前記コレクタと前記ベースとの間の抵抗より小さい積層半導体集積回路装置。
【請求項２】
前記第１のｐ型半導体基体の厚さが４μｍ以下である請求項１に記載の積層半導体集積回路装置。
【請求項３】
前記第１のｐ型コンタクト領域が、前記第１のｎ型貫通半導体領域の周囲を取り囲み、
前記第２のｐ型コンタクト領域が、前記第２のｎ型貫通半導体領域の周囲を取り囲んでいる請求項１に記載の積層半導体集積回路装置。
【請求項４】
前記第１のｐ型コンタクト領域の前記第１のｎ型貫通半導体領域に対向する辺が、前記第１のｎ型貫通半導体領域の前記第１のｐ型コンタクト領域に対向する辺より長く、
前記第２のｐ型コンタクト領域の前記第２のｎ型貫通半導体領域に対向する辺が、前記第２のｎ型貫通半導体領域の前記第２のｐ型コンタクト領域に対向する辺より長い請求項１に記載の積層半導体集積回路装置。
【請求項５】
前記第１のｐ型コンタクト領域と前記第２のｐ型コンタクト領域が、一体のベタ状パターンのｐ型半導体領域である請求項１に記載の積層半導体集積回路装置。
【請求項６】
前記第１のｐ型コンタクト領域と前記第２のｐ型コンタクト領域が、単一の枠状のｐ型半導体領域であり、前記単一の枠状のｐ型半導体領域の内部に前記第１のｎ型貫通半導体領域と前記第２のｎ型貫通半導体領域が配置されている請求項１に記載の積層半導体集積回路装置。
【請求項７】
前記正電源電位に接続する第２のｎ型貫通半導体領域の周囲に前記第１のｐ型半導体基体の一部を介して設けられた枠状のｎ型半導体領域を有する請求項１に記載の積層半導体集積回路装置。
【請求項８】
前記枠状のｎ型半導体領域が、多重に設けられている請求項７に記載の積層半導体集積回路装置。
【請求項９】
前記第２の半導体集積回路装置は、
第２のｐ型半導体基体と、
前記第２のｐ型半導体基体に設けられ、トランジスタを含む素子を設けた第２のｎ型半導体領域と、
前記第２のｐ型半導体基体に設けられ、トランジスタを含む素子を設けた第２のｐ型半導体領域と、
前記第２のｐ型半導体基体を厚さ方向に貫通するとともに、前記接地電源電位に接続する第３のｎ型貫通半導体領域と、
前記第２のｐ型半導体基体を厚さ方向に貫通するとともに、前記正電源電位に接続する第４のｎ型貫通半導体領域と
を有し、
前記第３のｎ型貫通半導体領域に電気的に接続する前記第１の電極と、前記第４のｎ型貫通半導体領域に電気的に接続する前記第２の電極とが設けられている請求項１に記載の積層半導体集積回路装置。
【請求項１０】
前記第１の半導体集積回路装置の前記第２の半導体集積回路装置に対向する面において、前記第１のｎ型貫通半導体領域及び前記第２のｎ型貫通半導体領域の露出面に電極が設けられていない請求項１に記載の積層半導体集積回路装置。
【請求項１１】
前記第２の半導体集積回路装置に設けた前記第１の電極の表面の上に複数の第１のプラグ電極を有し、
前記第２の半導体集積回路装置に設けた前記第２の電極の表面の上に複数の第２のプラグ電極を有し、
前記第１のプラグ電極が前記第１のｎ型貫通半導体領域の露出面に直接当接し、
前記第２のプラグ電極が前記第２のｎ型貫通半導体領域の露出面に直接当接する請求項１０に記載の積層半導体集積回路装置。
【請求項１２】
前記第１の半導体集積回路装置の素子配置と前記第２の半導体集積回路装置の素子配置が同じである請求項９に記載の積層半導体集積回路装置。
【請求項１３】
前記第１の半導体集積回路装置の素子配置と前記第２の半導体集積回路装置の素子配置が異なっている請求項９に記載の積層半導体集積回路装置。
【請求項１４】
前記第１の半導体集積回路装置が、複数枚積層されている請求項１に記載の積層半導体集積回路装置。
【請求項１５】
前記第１のｎ型貫通半導体領域の抵抗値と前記第１のｎ型貫通半導体領域と電極との接触抵抗との和、及び、前記第２のｎ型貫通半導体領域の抵抗値と前記第２のｎ型貫通半導体領域と電極との接触抵抗との和が３ｍΩ以下である請求項１に記載の積層半導体集積回路装置。
【請求項１６】
前記第１のｐ型半導体領域がｎ型分離層により前記第１のｐ型半導体基体と電気的に分離されており、且つ、前記ｎ型分離層が前記第１のｐ型半導体基体の裏面から露出している請求項１に記載の積層半導体集積回路装置。
【請求項１７】
前記第２のｎ型貫通半導体領域を、前記第１のｎ型貫通半導体領域と前記第１のｎ型半導体領域との間に配置した請求項１に記載の積層半導体集積回路装置。
【請求項１８】
前記第１のｐ型半導体領域を、前記第１のｎ型貫通半導体領域と前記第１のｎ型半導体領域との間に配置した請求項１に記載の積層半導体集積回路装置。
【請求項１９】
前記第１の半導体集積回路装置及び前記第２の半導体集積回路装置は、信号の送受信を行うコイルを有している請求項１に記載の積層半導体集積回路装置。
【国際調査報告】
2018151066.tif 000028
2018151066.tif 000029
2018151066.tif 000030