(57)【要約】  良好なエンハンスメント動作を行い、高電圧動作が可能であり、かつ、低ソース抵抗の半導体装置を提供する。基板１０１上に、第一のＧａＮ系半導体からなるバッファ層１０２、第二のＧａＮ系半導体からなるキャリア走行層１０３、第三のＧａＮ系半導体からなるキャリア供給層１０４、第四のＧａＮ系半導体からなり、キャリア供給層の伝導帯を真空準位側へ持ち上げることでキャリア走行層に２次元電子ガスが蓄積しないように働く２次元電子ガス解消層１０５、第五のＧａＮ系半導体からなる低抵抗層１０６を形成し、ドレイン電極とゲート電極の間、及びゲート電極の下の一部とドレイン電極１０８の下となる領域の２次元電子ガス解消層１０５、低抵抗層１０６をリセスエッチングし除去する。その際、残された２次元電子ガス解消層１０５、低抵抗層１０６の側面は、除去前の表面に対し垂直ではなくテーパーを持つように形成する。低抵抗層１０６に接してソース電極１０７、キャリア供給層１０４に接してドレイン電極１０８を形成し、次に、ゲート絶縁膜１０９を製膜し、ゲート電極１１０を形成する。最後に保護膜１１１を製膜することで電界効果トランジスタが製作される。（図１）
2010016564.tif 000002
【特許請求の範囲】
【請求項１】
III−Ｖ族窒化物半導体からなり、ゲート電極と半導体の間に絶縁膜を具備する電界効果トランジスタにおいて、
ドレイン電極と前記ゲート電極の間の半導体層中には２次元電子ガスが形成され、
ソース電極と前記ゲート電極の間の半導体層の少なくとも一部に、その中に２次元電子ガスが形成されない半導体層を含む、ことを特徴とする半導体装置。
【請求項２】
III−Ｖ族窒化物半導体層の一部を除去したリセス領域を備え、
前記リセス領域の一部に、前記ドレイン電極の一部が配置されており、
前記ソース電極は、前記リセス領域とは別の所定の領域に配置されている、ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ドレイン電極と基板の間に、キャリア供給層とキャリア走行層とを備え、
前記ソース電極と前記キャリア走行層の間に、２次元電子ガス解消層を備えている、ことを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記ソース電極と前記２次元電子ガス解消層の間に、電子をキャリアとする低抵抗層を備えている、ことを特徴とする請求項３記載の半導体装置。
【請求項５】
前記ゲート電極と絶縁膜を挟んで相対する半導体層は、その一部又は全てが、ｎ型低抵抗層である、ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記ゲート電極と絶縁膜を挟んで相対する半導体層は、一部にｎ型低抵抗層を含み、別の一部に、２次元電子ガス解消層又はキャリア供給層を含む、ことを特徴とする請求項１乃至４のいずれか１項に半導体装置。
【請求項７】
前記ゲート電極と絶縁膜を挟んで相対する半導体層は、
一部にｎ型低抵抗層を含み、
別の一部に、２次元電子ガス解消層を含み、
前記一部と別の一部と異なるさらに別の一部に、キャリア供給層を含む、ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項８】
前記キャリア走行層が、ＩｎｘＧａ１−ｘＮ（０≦ｘ≦１）からなる、ことを特徴とする請求項３記載の半導体装置。
【請求項９】
前記キャリア供給層が、無歪もしくは引っ張り歪のＩｎａＡｌｂＧａ１−ａ−ｂＮ（０≦ａ、０＜ｂ、ａ＋ｂ≦１）からなる、ことを特徴とする請求項３、６、７のいずれか１項に記載の半導体装置。
【請求項１０】
前記２次元電子ガス解消層が、無歪もしくは圧縮歪のＧａＮ、又は圧縮歪のＩｎαＡｌβＧａ１−α−βＮ（０＜α、０≦β、α＋β≦１）からなる、ことを特徴とする請求項３、４、６のいずれか１項に記載の半導体装置。
【請求項１１】
前記ｎ型低抵抗層が、無歪もしくは圧縮歪のｎ型ＩｎｙＧａ１−ｙＮ（０≦ｙ≦１）、又はＩｎｍＡｌｌＧａ１−ｍ−ｌＮ（０≦ｍ、０＜ｌ、ｍ＋ｌ≦１）からなる、ことを特徴とする請求項７記載の半導体装置。
【請求項１２】
前記絶縁膜が、Ｓｉ、Ｍｇ、Ｈｆ、Ａｌ、Ｔｉ、Ｔａ、Ｚｒのいずれか１以上とＯ、Ｎのいずれか１以上からなる物質からなる、ことを特徴とする請求項５、６、７のいずれか１項に記載の半導体装置。
【請求項１３】
基板上に、バッファ層、キャリア走行層、キャリア供給層をこの順に備え、
前記キャリア供給層の表面の一部の領域上に、順に積層されてなる、２次元電子ガス解消層と低抵抗層を備え、
前記キャリア供給層の表面上の、前記２次元電子ガス解消層と前記低抵抗層の積層体が設けられる前記一部の領域と離間した、所定の領域に、ドレイン電極を備え、
前記低抵抗層の表面の所定の領域にソース電極を備え、
前記低抵抗層の一部及び前記２次元電子ガス解消層の一部と、前記キャリア供給層の一部とを覆う絶縁膜と、
前記絶縁膜を介して、
前記低抵抗層の一部領域；
前記低抵抗層の一部領域と前記２次元電子ガス解消層の一部領域；
前記低抵抗層の一部領域と前記２次元電子ガス解消層の一部領域と前記キャリア供給層の一部領域；
のうちのいずれかと相対するように配置されたゲート電極と、
を備えた半導体装置。
【請求項１４】
前記バッファ層、前記キャリア走行層、前記キャリア供給層、前記２次元電子ガス解消層、前記低抵抗層が、それぞれ、ＧａＮ系半導体よりなる、請求項１３記載の半導体装置。
【請求項１５】
前記２次元電子ガス解消層と前記低抵抗層の積層体の、前記ゲート電極に前記絶縁膜を介して相対する側面がテーパー状とされ、
前記ゲート電極は、前記絶縁膜を介して、
前記２次元電子ガス解消層と前記低抵抗層の積層体のテーパー面と、
前記抵抗層表面の一部領域と、
前記キャリア供給層の一部領域と、に相対する、請求項１３又は１４記載の半導体装置。
【請求項１６】
前記２次元電子ガス解消層と前記低抵抗層の積層体の、前記ゲート電極に前記絶縁膜を介して相対する側が面一の側壁を有し、
前記ゲート電極は、前記絶縁膜を介して、
前記２次元電子ガス解消層と前記低抵抗層の積層体の側壁と、
前記抵抗層表面の一部領域と、
前記キャリア供給層表面の一部領域に相対する、請求項１３又は１４記載の半導体装置。
【請求項１７】
前記２次元電子ガス解消層と前記低抵抗層の積層体の、前記ゲート電極に前記絶縁膜を介して相対する側は、前記２次元電子ガス解消層が前記低抵抗層に対して突出する段差を有し、
前記ゲート電極は、前記絶縁膜を介して、
前記２次元電子ガス解消層の段差部の表面の一部と、前記低抵抗層の側壁と、前記低抵抗層表面の一部領域とに相対する、請求項１３又は１４記載の半導体装置。
【請求項１８】
前記２次元電子ガス解消層と前記低抵抗層の積層体の、前記ゲート電極に前記絶縁膜を介して相対する側は、前記２次元電子ガス解消層が前記低抵抗層に対して突出する段差を有し、
前記ゲート電極は、前記絶縁膜を介して、
前記キャリア供給層の表面の一部領域と、前記２次元電子ガス解消層の段差部の側壁及び表面の一部領域と、前記低抵抗層の側壁及び前記低抵抗層表面の一部領域と、に相対する、請求項１３又は１４記載の半導体装置。
【請求項１９】
前記ドレイン電極と基板の間に、キャリア供給層とキャリア走行層とを備え、前記ドレイン電極と前記ゲート電極の間の半導体層中には、２次元電子ガスが形成され、
前記その中に２次元電子ガスが形成されない半導体層として、前記キャリア供給層の伝導帯を真空準位側へ持ち上げることで前記キャリア走行層に２次元電子ガスが蓄積しないように働く２次元電子ガス解消層を、前記ソース電極と前記ゲート電極の間の半導体層の少なくとも一部に備え、
電気伝導は前記２次元電子ガス解消層上の、電子をキャリアとする低抵抗層を介して行われ、
ゲート電圧が０Ｖの場合、前記２次元電子ガスと前記低抵抗層の間の前記２次元電子ガス解消層が障壁となり、前記２次元電子ガスと前記低抵抗層の間で電流が流れず、エンハンスメントモードとなる、請求項１記載の半導体装置。
【請求項２０】
前記ゲート電圧として所定の正電圧を印加した場合、前記２次元電子ガス解消層の障壁を下げることで電流が流れ、このとき、ソース抵抗は、前記低抵抗層で決定され、前記低抵抗層は、前記ソース電極と前記ゲート電極間に存在し、高電圧動作時に高電圧が印加されるドレイン電極側には存在せず、低ソース抵抗化と高電圧動作との両立を可能としてなる、請求項１９記載の半導体装置。
【請求項２１】
III−Ｖ族窒化物半導体からなり、ゲート電極と半導体の間に絶縁膜を具備する電界効果トランジスタのドレイン電極と基板の間に、キャリア供給層とキャリア走行層とを備え、前記ドレイン電極と前記ゲート電極の間の半導体層中には、２次元電子ガスが形成され、
前記電界効果トランジスタのソース電極と前記ゲート電極の間の半導体層の少なくとも一部において、前記キャリア供給層の伝導帯を真空準位側へ持ち上げることで前記キャリア走行層に２次元電子ガスが蓄積しないように働く２次元電子ガス解消層を設け、
電気伝導は前記２次元電子ガス解消層上の、電子をキャリアとする低抵抗層を介して行われ、
ゲート電圧が０Ｖであるとき、２次元電子ガスと前記低抵抗層の間の前記２次元電子ガス解消層が障壁となり、前記２次元電子ガスと前記低抵抗層の間で電流が流れず、エンハンスメントモード動作を行う、半導体装置の動作方法。
【請求項２２】
前記ゲート電圧として所定の正電圧を印加した場合、前記２次元電子ガス解消層の障壁を下げることで電流が流れ、このとき、ソース抵抗は、前記低抵抗層で決定され、前記低抵抗層は、前記ソース電極と前記ゲート電極間に存在し、高電圧動作時に高電圧が印加されるドレイン電極側には存在せず、低ソース抵抗化と高電圧動作との両立を可能としてなる請求項２１記載の半導体装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願の記載］
本発明は、日本国特許出願：特願２００８−２０４６０２号（２００８年  ８月  ７日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
本発明は半導体装置に関し、特に窒化物半導体装置に関する。
【背景技術】
【０００２】
ＡｌＧａＮ（窒化アルミニウムガリウム）／ＧａＮ（窒化ガリウム）  ＨＦＥＴ（Ｈｅｔｅｒｏ  Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）構造において、ゲートリーク電流を低減でき、またエンハンスメントモードで動作することができるゲートリセス型ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｅｄ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）構造が報告されている。【０００３】
例えば特許文献１（特開２００７−３５９０５号公報）には、ＡｌＧａＮ／ＧａＮ上にＳｉ３Ｎ４膜を絶縁膜として用いた構造が開示されている。【０００４】
図６は、特許文献１に開示された電界効果トランジスタの断面構造図（特許文献１の図１０）である。図６に示すように、ＧａＮチャネル層１、ＡｌＧａＮバリア層２、ＧａＮ層３、４、ＡｌＧａＮ層５、６を積層後、ＧａＮ層３、４とＡｌＧａＮ層５、６のゲート電極が配される部分を除去してリセスを形成し、ＡｌＧａＮ層５、６にオーミック接触するようソース電極８、ドレイン電極９を形成し、リセス部にゲート絶縁膜１５を成膜し、ゲート電極１０を形成することにより作製される。このような構造とすることで、ＡｌＧａＮバリア層２が十分薄いことから、ノーマリオフ動作が可能となる。また、ＡｌＧａＮバリア層２とＡｌＧａＮ層５、６両方の層のｐｉｅｚｏ（ピエゾ）効果（へテロ界面の結晶歪みに基づく）により、ピエゾ電界が発生し、ゲート電極以外の領域の２次元電子ガス（2 Dimensional Electron Gas）の濃度を高くすることができ、オン抵抗を低減することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−３５９０５号公報（図１０）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
なお、上記特許文献１の全開示内容はその引用をもって本書に繰込み記載する。
以下に本発明による関連技術の分析を与える。【０００７】
図６に示したような、ゲート埋め込み型のＭＩＳＦＥＴ構造では、ＡｌＧａＮバリア層２を薄くした場合、ゲートしきい値電圧（Ｖｔｈ）が約０ボルトの擬似的なエンハンスメントモードにすることは可能であるが、＋０．５Ｖ以上にすることは、極めて困難である。【０００８】
また、ソース抵抗低減のためのキャリアの供給が、ＡｌＧａＮバリア層２とＡｌＧａＮ層５、６両方の層のｐｉｅｚｏ効果によって行われるため、おのずと臨界膜厚による制限が加わる。【０００９】
更に、ＡｌＧａＮ層の高Ａｌ化やＡｌＧａＮ層へのドーピングにより低ソース抵抗化を図ろうとした場合、ドレイン電極９側のＧａＮ層４、ＡｌＧａＮ層６界面にも、２次元電子ガスが形成され、この２次元電子ガスがゲート電極１０と絶縁膜１５を介して相対することとなり、高電圧動作が困難となる。すなわち、低ソース抵抗化と高電圧動作の両立は困難である。【００１０】
したがって、本発明の目的は、良好なエンハンスメント動作を行い、高電圧動作が可能であり、かつ、低ソース抵抗の半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。【００１２】
本発明によれば、III−Ｖ族窒化物半導体からなり、ゲート電極と半導体の間に絶縁膜を具備する電界効果トランジスタにおいて、ドレイン電極と該ゲート電極の間の半導体層中には２次元電子ガスが形成されており、かつ、ソース電極と該ゲート電極の間の少なくとも一部の半導体層中には２次元電子ガスが形成されて領域を有する半導体装置が提供される。【００１３】
本発明において、III−Ｖ族窒化物半導体層の一部を除去したリセス構造を備え、該リセス領域の一部にドレイン電極の一部が配置されており、ソース電極はリセス領域には配置されていない。【００１４】
本発明において、ドレイン電極と基板の間には、キャリア供給層（電子供給層）とキャリア走行層（電子走行層）を備え、かつ、ソース電極と該キャリア走行層の間には、２次元電子ガス解消層を備えている。【００１５】
本発明において、ソース電極と２次元電子ガス解消層の間に、更に電子をキャリアとする低抵抗層を備えている。【００１６】
本発明において、ゲート電極と絶縁膜を挟んで相対する半導体層は一部、もしくは全部が該ｎ型低抵抗層である。【００１７】
本発明において、ゲート電極と絶縁膜を挟んで相対する半導体層の一部はｎ型低抵抗層であり、一部は２次元電子ガス解消層またはキャリア供給層である。【００１８】
本発明において、ゲート電極と絶縁膜を挟んで相対する半導体層の一部はｎ型低抵抗層であり、一部は２次元電子ガス解消層であり、一部はキャリア供給層である。【００１９】
本発明において、キャリア走行層がＩｎｘＧａ１−ｘＮ（０≦ｘ≦１）からなる。【００２０】
本発明において、キャリア供給層が無歪もしくは引っ張り歪のＩｎａＡｌｂＧａ１−ａ−ｂＮ（０≦ａ、０＜ｂ、ａ＋ｂ≦１）からなる。【００２１】
本発明において、２次元電子ガス解消層が、無歪もしくは圧縮歪のＧａＮ、もしくは圧縮歪のＩｎαＡｌβＧａ１−α−βＮ（０＜α、０≦β、α＋β≦１）からなる。【００２２】
本発明において、無歪もしくは圧縮歪のｎ型ＩｎｙＧａ１−ｙＮ（０≦ｙ≦１）、もしくはＩｎｍＡｌｌＧａ１−ｍ−ｌＮ（０≦ｍ、０＜ｌ、ｍ＋ｌ≦１）からなる。【００２３】
本発明において、ゲート絶縁膜がＳｉ、Ｍｇ、Ｈｆ、Ａｌ、Ｔｉ、Ｔａ、Ｚｒのいずれか１以上とＯ、Ｎのいずれか１以上からなる物質（材料）からなる。
【発明の効果】
【００２４】
本発明によれば、低抵抗化と高耐圧化が独立に行うことができ、低ソース抵抗化と高電圧動作との両立が可能となる。
【図面の簡単な説明】
【００２５】
【図１】本発明の第１の実施例の断面構造を模式的に示す図である。
【図２】本発明の第２の実施例の断面構造を模式的に示す図である。
【図３】本発明の第２の実施例の変形例の断面構造を模式的に示す図である。
【図４】本発明の第３の実施例の断面構造を模式的に示す図である。
【図５】本発明の第３の実施例の変形例を示す断面構造を模式的に示す図である。
【図６】関連技術の断面構造を模式的に示す図である。
【符号の説明】
【００２６】
１  ＧａＮチャネル層
２  ＡｌＧａＮバリア層
３  ＧａＮ層（ソース側）
４  ＧａＮ層（ドレイン側）
５  ＡｌＧａＮ層（ソース側）
６  ＡｌＧａＮ層（ドレイン側）
７  ２次元電子ガス
８  ソース電極
９  ドレイン電極
１０  ゲート電極
１５  ゲート絶縁膜
１０１  基板
１０２  第一のＧａＮ系半導体からなるバッファ層
１０３  第二のＧａＮ系半導体からなるキャリア走行層
１０４  第三のＧａＮ系半導体からなるキャリア供給層
１０５  第四のＧａＮ系半導体からなる２次元電子ガス解消層
１０６  第五のＧａＮ系半導体からなる低抵抗層
１０７  ソース電極
１０８  ドレイン電極
１０９  ゲート絶縁膜
１１０  ゲート電極
１１１  保護膜
２０１  基板
２０２  第一のＧａＮ系半導体からなるバッファ層
２０３  第二のＧａＮ系半導体からなるキャリア走行層
２０４  第三のＧａＮ系半導体からなるキャリア供給層
２０５  第四のＧａＮ系半導体からなる２次元電子ガス解消層
２０６  第五のＧａＮ系半導体からなる低抵抗層
２０７  ソース電極
２０８  ドレイン電極
２０９  ゲート絶縁膜
２１０  ゲート電極
２１１  保護膜
３０１  基板
３０２  第一のＧａＮ系半導体からなるバッファ層
３０３  第二のＧａＮ系半導体からなるキャリア走行層
３０４  第三のＧａＮ系半導体からなるキャリア供給層
３０５  第四のＧａＮ系半導体からなる２次元電子ガス解消層
３０６  第五のＧａＮ系半導体からなる低抵抗層
３０７  ソース電極
３０８  ドレイン電極
３０９  ゲート絶縁膜
３１０  ゲート電極
３１１  保護膜
３１２  核形成層
【発明を実施するための形態】
【００２７】
本発明の１つの態様の動作原理を説明する。本発明の１つの態様において、ドレイン電極とゲート電極の間の半導体層中には２次元電子ガスが形成されているが、ソース電極とゲート電極の間の少なくとも一部の半導体層中には、キャリア（電子）供給層の伝導帯を真空準位側へ持ち上げることで、キャリア（電子）走行層に２次元電子ガスが蓄積しないように働く２次元電子ガス解消層により、２次元電子ガスが形成されていず、電気伝導は２次元電子ガス解消層上の低抵抗層を介して行われる。
【００２８】
このような構造とすると、２次元電子ガスと低抵抗層の間の２次元電子ガス解消層が障壁となるため、ゲート電圧が０Ｖの時は、２次元電子ガスと低抵抗層の間で電流が流れずエンハンスメントモードとなる。
【００２９】
一方、ゲート電圧として、例えば＋０．５Ｖ以上の正の電圧を印加し、２次元電子ガス解消層の障壁を下げることで、電流が流れオン状態とすることができる。その際、ソース抵抗は、２次元電子ガスを用いない低抵抗層で決定され、かつ、低抵抗層はソース電極とゲート電極の間にのみ存在し、高電圧動作時に高電圧のかかるドレイン電極側には存在しない。このため、低抵抗化と高耐圧化が独立に行うことができ、低ソース抵抗化と高電圧動作との両立が可能となる。
【００３０】
本発明の実施の形態について図面を参照して説明する。
【００３１】
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態の断面構造を模式的に示す図である。図１を参照すると、本実施の形態の電界効果トランジスタは、
基板１０１上に、
第一のＧａＮ系半導体（III−Ｖ族窒化物半導体）からなるバッファ層１０２、
第二のＧａＮ系半導体からなるキャリア走行層１０３、
第三のＧａＮ系半導体からなるキャリア供給層１０４、
第四のＧａＮ系半導体からなり、キャリア供給層の伝導帯を真空準位側へ持ち上げることで、キャリア走行層に２次元電子ガスが蓄積しないように働く２次元電子ガス解消層１０５、
第五のＧａＮ系半導体からなる低抵抗層１０６
をこの順に形成する。
【００３２】
その後、ドレイン電極とゲート電極の間、及びゲート電極の下の一部とドレイン電極の下となる領域の２次元電子ガス解消層１０５、低抵抗層１０６をリセスエッチングし除去する。
【００３３】
その際、残された２次元電子ガス解消層１０５、低抵抗層１０６の側面は、除去前の表面に対して垂直ではなく、テーパー（テーパー角）を持つように形成する。
【００３４】
低抵抗層１０６に接して、ソース電極１０７、
キャリア供給層１０４に接してドレイン電極１０８を形成し、
次に、ゲート絶縁膜１０９を製膜し、ゲート電極１１０を形成する。
【００３５】
最後に保護膜１１１を製膜することで電界効果トランジスタが製作される。
【００３６】
本実施例において、基板１０１としては、例えばサファイア、炭化シリコン、ＧａＮ、ＡｌＮなどが用いられる。なお、図１において、第一のＧａＮ系半導体乃至第五のＧａＮ系半導体は、それぞれ参照符号１０２〜１０６によって指示される。
【００３７】
第一のＧａＮ系半導体１０２としては、例えばＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等を用いられる。ただし、第一の半導体形成のために、基板１０１とバッファ層１０２の間にＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等からなる核形成層を挟んでも良い。
【００３８】
第一のＧａＮ系半導体１０２中に、
ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、
ｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなど
を添加することも可能である。
【００３９】
第二のＧａＮ系半導体１０３としては、例えばＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等が用いられる。
【００４０】
第二のＧａＮ系半導体１０３中に、
ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、
ｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなど
を添加することも可能である。ただし、第二のＧａＮ系半導体中の不純物濃度が高くなるとクーロン散乱の影響により、電子の移動度が低下するため、不純物濃度は１×１０１７ｃｍ−３以下が望ましい。
【００４１】
第三のＧａＮ系半導体１０４としては、例えばＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等が用いられる。ただし、本実施例では、第二のＧａＮ系半導体より電子親和力は小さい物質または組成である。
【００４２】
第三のＧａＮ系半導体１０４中に、
ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、
ｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなど
を添加することも可能である。
【００４３】
第四のＧａＮ系半導体１０５としては、例えばＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等がある。ただし、本実施例では、第四のＧａＮ系半導体１０５は２次元電子ガスを解消する働きが必要であるため、２次元電子ガス解消層とキャリア供給層の界面に負電荷が誘起できる物質または組成である。
【００４４】
また、第四のＧａＮ系半導体１０５中に、
ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、
ｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなど
を添加することも可能である。
【００４５】
また、第五のＧａＮ系半導体１０６としては、例えばＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等がある。
【００４６】
第五のＧａＮ系半導体１０６中に、
ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなどが可能である。ｐ型不純物としても、例えばＢｅ、Ｃ、Ｍｇなどを添加することも可能であるが、導電形はｎ型である。
【００４７】
また、ゲート絶縁膜１０９としては、Ｓｉ、Ｍｇ、Ｈｆ、Ａｌ、Ｔｉ、Ｔａ、Ｚｒのいずれか１以上とＯ、Ｎのいずれか１以上からなる物質がある。
【００４８】
また、保護膜１１１としては、Ｓｉ、Ｍｇ、Ｈｆ、Ａｌ、Ｔｉ、Ｔａ、Ｚｒのいずれか１以上とＯ、Ｎのいずれか１以上からなる物質、もしくは有機材料がある。
【００４９】
（実施例１）
本発明の第１の実施例を説明する。本実施例の電界効果トランジスタは、
基板１０１としてシリコン（Ｓｉ）基板、
第一のＧａＮ系半導体（バッファ層）１０２として、ＡｌＧａＮ層（Ａｌ組成比０．２、膜厚５００ｎｍ）、
第二のＧａＮ系半導体（キャリア走行層）１０３として、ＧａＮキャリア走行層（膜厚１０００ｎｍ）、
第三のＧａＮ系半導体（キャリア供給層）１０４として、ＡｌＧａＮキャリア供給層（Ａｌ組成比０．２、膜厚１５ｎｍ）、
第四のＧａＮ系半導体（２次元電子ガス解消層）１０５として、ＩｎＧａＮ２次元電子ガス解消層（Ｉｎ組成比０．１５、膜厚１０ｎｍ、Ｍｇドープ１×１０１８ｃｍ−３）、
第五のＧａＮ系半導体（低抵抗層）１０６として、ＧａＮ低抵抗層（膜厚５０ｎｍ、Ｓｉドープ１×１０１９ｃｍ−３）からなるエピタキシャル基板を用いる。
【００５０】
このエピタキシャル基板上に、ＳｉＮ膜２００ｎｍを成膜し、フォトレジストをマスクとして、例えばＳＦ６（Ｓｕｌｆａｒ  Ｈｅｘａｆｌｕｏｒｉｄｅ；六フッ化硫黄）をプロセスガスに用いたＩＣＰ（Ｉｎｄｕｃｔｉｖｉｔｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）ドライエッチングで、ＳｉＮ膜のリセス部分を開口する。
【００５１】
フォトレジストを除去した後、ＳｉＮ膜をマスクとして、例えばＢＣｌ３（Ｂｏｒｏｎ  Ｔｒｉｃｈｒｏｒｉｄｅ；三塩化ホウ素）とＳＦ６の混合ガスをプロセスガスに用いたＩＣＰドライエッチングで用いて、リセスエッチングを行い２次元電子ガス解消層１０５、低抵抗層１０６を除去する。
【００５２】
このようなガスを用いたリセスエッチング時には、ＳｉＮ膜の側面も同時にエッチングされるため、２次元電子ガス解消層１０５、低抵抗層１０６の側面は、テーパー形状になる。
【００５３】
また、ＡｌＧａＮキャリア供給層表面にＦが結合したところでエッチングが停止するため、２次元電子ガス解消層１０５、低抵抗層１０６は選択的に除去できる。
【００５４】
リセスエッチング後、ＨＦ（Ｈｙｄｒｏｇｅｎ  Ｆｌｕｏｒｉｄｅ）水溶液を用いてＳｉＮ膜を除去し、
ソース電極１０７、及び、ドレイン電極１０８として、Ｎｂ／Ａｌ／Ｎｂ／Ａｕ（膜厚７ｎｍ／６０ｎｍ／３５ｎｍ／５０ｎｍ、熱処理８５０℃３０秒）を形成する。
【００５５】
その後、イオン注入により素子分離を行い、
ゲート絶縁膜１０９として、Ａｌ２Ｏ３膜（膜厚２０ｎｍ）、
ゲート電極１１０として、Ｎｉ／Ａｕ（Ｎｉ層の膜厚１０ｎｍ、Ａｕ層の膜厚４００ｎｍ）、
保護膜１１１として、ＳｉＯＮ膜（膜厚８０ｎｍ）を形成し、電界効果トランジスタが作製される。
【００５６】
このような構造であれば、２次元電子ガスと、低抵抗層の間の２次元電子ガス解消層が障壁となるため、ゲート電圧が０Ｖの時は、２次元電子ガスと低抵抗層の間で電流が流れず、ゲート電圧＋３Ｖ以上を印加すると、オン状態となり、良好なエンハンスメントモードが実現できた。
【００５７】
オン状態では、Ｓｉを１×１０１９ｃｍ−３と高密度でドープしたＧａＮ低抵抗層の抵抗が極めて低いことから、低ソース抵抗が実現できた。
【００５８】
低抵抗層１０６は、ソース電極１０７とゲート電極１１０の間にのみ存在し、高電圧動作時に高電圧のかかるドレイン電極１０８側には存在しないため、低ソース抵抗でありながら、動作電圧５０Ｖ以上の高電圧動作ができた。
【００５９】
なお、本実施例のように、ゲート電極と絶縁膜を挟んで相対する半導体層の一部にキャリア供給層を含む場合、その領域は電界集中を緩和するように働くため、特に高電圧動作に適している。
【００６０】
本実施例では、基板１０１として、Ｓｉを用いたが、ＳｉＣやサファイアなど他の任意の基板を用いることができる。
【００６１】
本実施例では、バッファ層１０２として、ＡｌＧａＮ層を用いたが、バッファ層１０２としては、ＧａＮ層など、ＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等を用いることができる。
【００６２】
本実施例では、キャリア走行層１０３として、ＧａＮ層を用いたが、キャリア走行層１０３としてはＩｎＧａＮ層など、ＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等を用いることができる。
【００６３】
本実施例では、キャリア供給層１０４として、ＡｌＧａＮ層を用いたが、キャリア供給層１０４としては、ＩｎＡｌＮ層など、ＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等を用いることができる。ただし、キャリア供給層１０４の電子親和力は、キャリア走行層１０３の電子親和力よりも小さい物質または組成である必要がある。
【００６４】
本実施例では、キャリア供給層１０４の格子定数は最も厚い層であるキャリア走行層１０３の格子定数と異なっているため、転位が発生する臨界膜厚以下とすることが好ましい。
【００６５】
本実施例では、２次元電子ガス解消層１０５として、ＩｎＧａＮ層を用いたが、２次元電子ガス解消層１０５としてはＩｎＡｌＮ層など、ＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等を用いることが可能である。
【００６６】
ただし、第四のＧａＮ系半導体は、２次元電子ガスを解消する働きが必要であるため、２次元電子ガス解消層とキャリア供給層の界面に負電荷が誘起できる物質または組成である必要があり、キャリア走行層、キャリア供給層の組成にもよるが、例えば、無歪もしくは圧縮歪のＧａＮ、もしくは圧縮歪のＩｎαＡｌβＧａ１−α−βＮ（０＜α、０≦β、α＋β≦１）からなる層や本実施例のようにｐ型不純物を添加した層が好ましい。
【００６７】
本実施例では、２次元電子ガス解消層の格子定数は最も厚い層であるキャリア走行層の格子定数と異なっているため、転位が発生する臨界膜厚以下とすることが好ましい。
【００６８】
本実施例では、低抵抗層１０６として、ＧａＮ層を用いたが、低抵抗層としては無歪もしくは圧縮歪のｎ型ＩｎｙＧａ１−ｙＮ（０≦ｙ≦１）、もしくはＩｎｍＡｌｌＧａ１−ｍ−ｌＮ（０≦ｍ、０＜ｌ、ｍ＋ｌ≦１）とすることができる。ただし、最も厚い層であるキャリア走行層の格子定数と異なっている組成を用いる場合、転位が発生する臨界膜厚以下とすることが好ましい。
【００６９】
また、本実施例では、ＧａＮキャリア走行層１０３中に不純物は添加していないが、
ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、
ｐ型不純物として例えばＢｅ、Ｃ、Ｍｇなど
を添加することも可能である。ただし、キャリア走行層中の不純物濃度が高くなるとクーロン散乱の影響により移動度が低下するため、不純物濃度は１×１０１７ｃｍ−３以下が望ましい。
【００７０】
本実施例では、ＡｌＧａＮキャリア供給層１０４中に不純物は添加していないが、
ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、
ｐ型不純物として例えばＢｅ、Ｃ、Ｍｇなど
を添加することも可能である。ただし、２次元電子ガス解消層のｎ型不純物濃度が高くなるとソース電極−ゲート電極間の２次元電子ガスの解消が困難になるため、不純物濃度は１×１０１８ｃｍ−３以下が望ましい。
【００７１】
本実施例では、ＩｎＧａＮ２次元電子ガス解消層１０５中にｐ型不純物としてＭｇを添加したが、ＩｎＧａＮ自体のｐｉｅｚｏ効果だけでも２次元電子ガスを解消できるため、Ｍｇを添加しなくても良い。
【００７２】
２次元電子ガス解消層１０５中には、ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなどｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなどを添加することが可能である。ただし、キャリア供給層中のｎ型不純物濃度が高くなるとソース電極−ゲート電極間の２次元電子ガスの解消が困難になるため、添加する不純物はｐ型が望ましい。
【００７３】
本実施例では、ＧａＮ低抵抗層１０６中に、ｎ型不純物としてＳｉを添加したが、ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなどｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなどを添加することが可能である。ただし、本実施例では電子による伝導であることから、低抵抗にするためにはｎ型不純物の添加が望ましい。
【００７４】
本実施例では、ソース電極１０７、ドレイン電極１０８として、Ｎｂ／Ａｌ／Ｎｂ／Ａｕを用いたが、ソース電極、ドレイン電極は、キャリア供給層１０４であるＡｌＧａＮおよび低抵抗層１０６とオーミック接触する金属であればよく、例えばＷ、Ｍｏ、Ｓｉ、Ｔｉ、Ｐｔ、Ｎｂ、Ａｌ、Ａｕ等の金属を用いることができる。あるいは、複数の前記金属を積層した構造とすることもできる。
【００７５】
本実施例では、ゲート電極１１０として、Ｎｉ／Ａｕを用いたが、ゲート電極は半導体と直接接していないので、所望の金属とすることが出来る。但し、ゲート絶縁膜と反応しないことが望ましい。
【００７６】
本実施例では、ゲート絶縁膜１０９として、Ａｌ２Ｏ３膜を用いたが、ゲート絶縁膜１０９としては、Ｓｉ、Ｍｇ、Ｈｆ、Ａｌ、Ｔｉ、Ｔａ、Ｚｒのいずれか１以上とＯ、Ｎのいずれか１以上からなる物質がある。
【００７７】
＜第２の実施の形態＞
図２は、本発明の第２の実施の形態の断面構造を模式的に示す図である。図２を参照すると、本実施形態の電界効果トランジスタは、基板２０１上に、第一のＧａＮ系半導体からなるバッファ層２０２、第二のＧａＮ系半導体からなるキャリア走行層２０３、第三のＧａＮ系半導体からなるキャリア供給層２０４、第四のＧａＮ系半導体からなる２次元電子ガス解消層２０５、第五のＧａＮ系半導体からなる低抵抗層２０６を形成する。
【００７８】
その後、ドレイン電極とゲート電極の間、及びゲート電極の下の一部とドレイン電極の下となる領域の２次元電子ガス解消層２０５、低抵抗層２０６をリセスエッチングし除去する。その際、残された２次元電子ガス解消層２０５、低抵抗層２０６の側面は、除去前の表面に対しほぼ垂直となるように形成する。低抵抗層２０６に接してソース電極２０７、キャリア供給層２０４に接してドレイン電極２０８を形成し、次に、ゲート絶縁膜２０９を製膜し、ゲート電極２１０を形成する。最後に保護膜２１１を製膜することで、電界効果トランジスタが製作される。
【００７９】
本実施の形態において、基板２０１としては、例えばサファイア、炭化シリコン、ＧａＮ、ＡｌＮなどが用いられる。なお、以下では、第一乃至第五のＧａＮ系半導体はそれぞれ参照符号２０２〜２０６によっても指示される。
【００８０】
第一のＧａＮ系半導体２０２としては、例えばＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等がある。ただし、第一の半導体形成のために、基板２０１と第一の半導体２０２の間にＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等からなる核形成層を挟んでも良い。
【００８１】
また、第一のＧａＮ系半導体２０２中に、
ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、
ｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなど
を添加することも可能である。
【００８２】
また、第二のＧａＮ系半導体２０３としては、例えばＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等が用いられる。
【００８３】
また、第二のＧａＮ系半導体２０３中に、
ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、
ｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなど
を添加することも可能である。ただし、第二のＧａＮ系半導体中の不純物濃度が高くなるとクーロン散乱の影響により電子の移動度が低下するため、不純物濃度は１×１０１７ｃｍ−３以下が望ましい。
【００８４】
また、第三のＧａＮ系半導体２０４としては、例えばＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等がある。ただし、本発明の実施例では第二のＧａＮ系半導体より電子親和力は小さい物質または組成である。
【００８５】
また、第三のＧａＮ系半導体２０４中に、
ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、
ｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなど
を添加することも可能である。
【００８６】
また、第四のＧａＮ系半導体２０５としては、例えばＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等がある。ただし、本実施例では、第四のＧａＮ系半導体２０５は、２次元電子ガスを解消する働きが必要であるため、２次元電子ガス解消層とキャリア供給層の界面に負電荷が誘起できる物質または組成である。
【００８７】
また、第四のＧａＮ系半導体２０５中に、
ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、
ｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなど
を添加することも可能である。
【００８８】
また、第五のＧａＮ系半導体２０６としては、例えばＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等がある。
【００８９】
また、第五のＧａＮ系半導体２０６中に、ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなどが可能である。ｐ型不純物としても、例えばＢｅ、Ｃ、Ｍｇなどを添加することも可能であるが導電形はｎ型である。
【００９０】
また、ゲート絶縁膜２０９としては、Ｓｉ、Ｍｇ、Ｈｆ、Ａｌ、Ｔｉ、Ｔａ、Ｚｒのいずれか１以上とＯ、Ｎのいずれか１以上からなる物質がある。
【００９１】
また、保護膜２１１としては、Ｓｉ、Ｍｇ、Ｈｆ、Ａｌ、Ｔｉ、Ｔａ、Ｚｒのいずれか１以上とＯ、Ｎのいずれか１以上からなる物質、もしくは有機材料がある。
【００９２】
（実施例２）
図２は、本発明の第２の実施例の断面構成を模式的に示す図である。図２を参照すると、本実施例の電界効果トランジスタは、
基板２０１として、炭化シリコン（ＳｉＣ）基板、
第一のＧａＮ系半導体２０２として、ＡｌＧａＮ層（Ａｌ組成比０．１、膜厚１０００ｎｍ）、
第二のＧａＮ系半導体２０３として、ＧａＮキャリア走行層（膜厚４０ｎｍ）、
第三のＧａＮ系半導体２０４として、ＡｌＧａＮキャリア供給層（Ａｌ組成比０．２５、膜厚１５ｎｍ）、
第四のＧａＮ系半導体２０５として、ＧａＮ２次元電子ガス解消層（膜厚１０ｎｍ、Ｍｇドープ１×１０１８ｃｍ−３）、
第五のＧａＮ系半導体２０６として、ＧａＮ低抵抗層（膜厚３０ｎｍ、Ｓｉドープ１×１０１９ｃｍ−３）からなるエピタキシャル基板を用いる。
【００９３】
前記エピタキシャル基板上に、ＳｉＯ２膜２００ｎｍを成膜し、フォトレジストをマスクとして、例えばＳＦ６をプロセスガスに用いたＩＣＰドライエッチングでＳｉＮ膜のリセス部分を開口する。
【００９４】
フォトレジストを除去した後、ＳｉＯ２膜をマスクとして、例えばＢＣｌ３とＯ２の混合ガスをプロセスガスに用いたＩＣＰドライエッチングで用いてリセスエッチングを行い２次元電子ガス解消層２０５、低抵抗層２０６を除去する。
【００９５】
このようなガスを用いたリセスエッチング時には、ＳｉＯ２膜の側面はほとんどエッチングされないため２次元電子ガス解消層２０５、低抵抗層２０６の側面はほぼ垂直になる。
【００９６】
また、ＡｌＧａＮキャリア供給層表面にＯが結合したところでエッチングが停止するため、２次元電子ガス解消層２０５、低抵抗層２０６は選択的に除去できる。
【００９７】
リセスエッチング後、ＨＦ水溶液を用いて、ＳｉＯ２膜を除去し、ソース電極２０７、ドレイン電極２０８としてＴｉ／Ａｌ／Ｎｂ／Ａｕ（膜厚１５ｎｍ／６０ｎｍ／３５ｎｍ／５０ｎｍ、熱処理８５０℃３０秒）を形成する。
【００９８】
その後、イオン注入により素子分離を行い、
ゲート絶縁膜２０９として、ＳｉＮ膜（膜厚２０ｎｍ）、
ゲート電極２１０として、Ｎｉ／Ａｕ（Ｎｉ層の膜厚１０ｎｍ、Ａｕ層の膜厚４００ｎｍ）、
保護膜２１１として、ＳｉＯＮ膜（膜厚８０ｎｍ）を形成し、
電界効果トランジスタが作製される。
【００９９】
このような構造であれば、２次元電子ガスと低抵抗層の間の２次元電子ガス解消層が障壁となるため、ゲート電圧が０Ｖの時は２次元電子ガスと低抵抗層の間で電流が流れず、ゲート電圧＋３Ｖ以上を印加するとオン状態となり良好なエンハンスメントモードが実現できた。
【０１００】
オン状態では、Ｓｉを１×１０１９ｃｍ−３と高密度でドープしたＧａＮ低抵抗層の抵抗が非常に低いことから、低ソース抵抗が実現できた。
【０１０１】
低抵抗層２０６は、ソース電極２０７とゲート電極２１０の間にのみ存在し、高電圧動作時に高電圧のかかるドレイン電極側には存在しないため、低ソース抵抗でありながら動作電圧５０Ｖ以上の高電圧動作ができた。
【０１０２】
なお、図２に示す実施例のように、ゲート電極と絶縁膜を挟んで相対する半導体層の一部にキャリア供給層を含む場合、その領域は電界集中を緩和するように働くため、特に高電圧動作に適している。
【０１０３】
一方、図３に示す実施例のように、ゲート電極２１０と絶縁膜２０９を挟んで相対する半導体層が全て低抵抗層２０６である場合、電界集中を緩和する働きはなくなるが、ゲート電極２１０全てが２次元電子ガス解消層２０５から遠ざかるため、閾値電圧を正側に大きくとることが可能となる。
【０１０４】
なお、本実施例では、基板としてＳｉＣを用いたが、Ｓｉやサファイアなど他の任意の基板を用いることができる。
【０１０５】
本実施例では、バッファ層２０２として、ＡｌＧａＮ層を用いたが、バッファ層としてはＧａＮ層など、ＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等を用いることができる。
【０１０６】
本実施例では、キャリア走行層２０３として、ＧａＮ層を用いたが、キャリア走行層としてはＩｎＧａＮ層など、ＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等を用いることができる。但し、本実施例では、キャリア走行層２０３の格子定数は最も厚い層であるＡｌＧａＮバッファ層２０２の格子定数と異なっているため、転位が発生する臨界膜厚以下とすることが好ましい。
【０１０７】
本実施例では、キャリア供給層２０４として、ＡｌＧａＮ層を用いたが、キャリア供給層としてはＩｎＡｌＮ層など、ＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等を用いることができる。ただし、キャリア供給層２０４の電子親和力はキャリア走行層の電子親和力より小さい物質または組成である必要がある。また、本実施例ではキャリア供給層２０４の格子定数は最も厚い層であるＡｌＧａＮバッファ層の格子定数と異なっているため、転位が発生する臨界膜厚以下とすることが好ましい。
【０１０８】
本実施例では、２次元電子ガス解消層２０５として、ＧａＮ層を用いたが、２次元電子ガス解消層としてはＩｎＡｌＮ層など、ＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等を用いることが可能である。
【０１０９】
ただし、第四のＧａＮ系半導体（２次元電子ガス解消層）２０５は、２次元電子ガスを解消する働きが必要であるため、２次元電子ガス解消層とキャリア供給層の界面に負電荷が誘起できる物質または組成である必要があり、キャリア走行層、キャリア供給層の組成にもよるが、例えば、無歪もしくは圧縮歪のＧａＮ、もしくは圧縮歪のＩｎαＡｌβＧａ１−α−βＮ（０＜α、０≦β、α＋β≦１）からなる層や、本実施例のように、ｐ型不純物を添加した層が好ましい。
【０１１０】
本実施例では、２次元電子ガス解消層の格子定数は最も厚い層であるＡｌＧａＮバッファ層の格子定数と異なっているため、転位が発生する臨界膜厚以下とすることが好ましい。
【０１１１】
本実施例では、低抵抗層２０６として、ＧａＮ層を用いたが、低抵抗層としては無歪もしくは圧縮歪のｎ型ＩｎｙＧａ１−ｙＮ（０≦ｙ≦１）、もしくはＩｎｍＡｌｌＧａ１−ｍ−ｌＮ（０≦ｍ、０＜ｌ、ｍ＋ｌ≦１）とすることができる。ただし、本実施例のように、最も厚い層であるＡｌＧａＮバッファ層の格子定数と異なっている組成を用いる場合、転位が発生する臨界膜厚以下とすることが好ましい。
【０１１２】
また、本実施例では、ＧａＮキャリア走行層２０３中に不純物は添加していないが、
ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、
ｐ型不純物として例えばＢｅ、Ｃ、Ｍｇなど
を添加することも可能である。ただし、キャリア走行層中の不純物濃度が高くなるとクーロン散乱の影響により移動度が低下するため、不純物濃度は１×１０１７ｃｍ−３以下が望ましい。
【０１１３】
本実施例では、ＡｌＧａＮキャリア供給層２０４中に不純物は添加していないが、
ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、
ｐ型不純物として例えばＢｅ、Ｃ、Ｍｇなど
を添加することも可能である。ただし、２次元電子ガス解消層２０５のｎ型不純物濃度が高くなるとソース電極−ゲート電極間の２次元電子ガスの解消が困難になるため、不純物濃度は１×１０１８ｃｍ−３以下が望ましい。
【０１１４】
本実施例では、ＧａＮ２次元電子ガス解消層２０５中に、ｐ型不純物としてＭｇを添加したが、本実施例のＧａＮ層は圧縮歪を受けており、ＡｌＧａＮキャリア供給層の電子供給能力も低いことから、Ｍｇを転化しなくても、２次元電子ガスを解消することは可能である。
【０１１５】
２次元電子ガス解消層２０５には、
ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、
ｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなど
を添加することが可能である。ただし、キャリア供給層中のｎ型不純物濃度が高くなると、ソース電極−ゲート電極間の２次元電子ガスの解消が困難になるため、添加する不純物はｐ型が望ましい。
【０１１６】
本実施例では、ＧａＮ低抵抗層２０６中に、ｎ型不純物とＳｉを添加したが、
ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、
ｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなど
を添加することが可能である。ただし、本実施例では、電子による伝導であることから、低抵抗にするためにはｎ型不純物の添加が望ましい。
【０１１７】
本実施例では、ソース電極２０７、ドレイン電極２０８として、Ｔｉ／Ａｌ／Ｎｂ／Ａｕを用いたが、ソース電極、ドレイン電極は本実施例中キャリア供給層２０４であるＡｌＧａＮおよび低抵抗層２０６とオーミック接触する金属であればよく、例えばＷ、Ｍｏ、Ｓｉ、Ｔｉ、Ｐｔ、Ｎｂ、Ａｌ、Ａｕ等の金属を用いることができ、複数の前記金属を積層した構造とすることもできる。
【０１１８】
本実施例では、ゲート電極２１０として、Ｎｉ／Ａｕを用いたが、ゲート電極が半導体と直接接していないので、所望の金属とすることが出来る。但し、ゲート絶縁膜と反応しないことが望ましい。
【０１１９】
本実施例では、ゲート絶縁膜２０９として、ＳｉＮ膜を用いたが、ゲート絶縁膜２０９としては、Ｓｉ、Ｍｇ、Ｈｆ、Ａｌ、Ｔｉ、Ｔａ、Ｚｒのいずれか１以上とＯ、Ｎのいずれか１以上からなる物質を用いてもよい。
【０１２０】
＜実施例３＞
図４は、本発明の第３の実施例の断面構成を模式的に示す図である。本実施例の電界効果トランジスタは、
基板３０１として、シリコン（Ｓｉ）基板、
核形成層３１２としてＡｌＮ層（膜厚１５０ｎｍ）、
第一のＧａＮ系半導体３０２として、ＧａＮ層（膜厚１５００ｎｍ）、
第二のＧａＮ系半導体３０３として、ＩｎＧａＮキャリア走行層（Ｉｎ組成比０．０４、膜厚２５ｎｍ）、
第三のＧａＮ系半導体３０４として、ＩｎＡｌＮキャリア供給層（Ａｌ組成比０．８３、膜厚１５ｎｍ）、
第四のＧａＮ系半導体３０５として、ＩｎＧａＮ２次元電子ガス解消層（Ｉｎ組成比０．１５、膜厚１０ｎｍ）、
第五のＧａＮ系半導体３０６として、ＡｌＧａＮ低抵抗層（Ａｌ組成比０．０５、膜厚５０ｎｍ、Ｓｉドープ１×１０１９ｃｍ−３）からなるエピタキシャル基板を用いる。
【０１２１】
このエピタキシャル基板上にＳｉＯ２膜２００ｎｍを成膜し、フォトレジストをマスクとして、例えばＳＦ６をプロセスガスに用いたＩＣＰドライエッチングでＳｉＮ膜のリセス部分を開口する。フォトレジストを除去した後、ＳｉＯ２膜をマスクとして、例えばＢＣｌ３ガスをプロセスガスに用いたＩＣＰドライエッチングで用いてリセスエッチングを行い、低抵抗層３０６を除去する。
【０１２２】
再度、ＳｉＯ２膜２００ｎｍを成膜し、フォトレジストをマスクとして、例えばＳＦ６をプロセスガスに用いたＩＣＰドライエッチングでＳｉＮ膜のリセス部分を開口する。
【０１２３】
フォトレジストを除去した後、ＳｉＯ２膜をマスクとして、例えばＢＣｌ３ガスとＯ２の混合ガスをプロセスガスに用いたＩＣＰドライエッチングで用いてリセスエッチングを行い、２次元電子ガス解消層３０５を除去する。
【０１２４】
リセスエッチング時には、ＳｉＯ２膜の側面はほとんどエッチングされないため２次元電子ガス解消層３０５、低抵抗層３０６の側面はほぼ垂直になる。
【０１２５】
そして、ＩｎＡｌＮキャリア供給層表面にＯが結合したところで、エッチングが停止するため、２次元電子ガス解消層３０５は選択的に除去できる。リセスエッチング後ＨＦ水溶液を用いてＳｉＯ２膜を除去し、ソース電極３０７、ドレイン電極３０８としてＴｉ／Ａｌ／Ｎｂ／Ａｕ（膜厚１５ｎｍ／６０ｎｍ／３５ｎｍ／５０ｎｍ、熱処理８５０℃３０秒）を形成する。
【０１２６】
その後、イオン注入により素子分離を行い、
ゲート絶縁膜３０９として、ＳｉＮ膜（膜厚２０ｎｍ）、
ゲート電極３１０として、Ｎｉ／Ａｕ（Ｎｉ層の膜厚１０ｎｍ、Ａｕ層の膜厚４００ｎｍ）、
保護膜３１１として、ＳｉＯＮ膜（膜厚８０ｎｍ）を形成し、
電界効果トランジスタが作製される。
【０１２７】
このような構造であれば、２次元電子ガスと低抵抗層の間の２次元電子ガス解消層が障壁となるため、ゲート電圧が０Ｖの時は２次元電子ガスと低抵抗層の間で電流が流れず、ゲート電圧＋３Ｖ以上を印加するとオン状態となる良好なエンハンスメントモードが実現できた。
【０１２８】
オン状態では、Ｓｉを１×１０１９ｃｍ−３と、高密度でドープしたＡｌＧａＮ低抵抗層の抵抗が非常に低いことから、低ソース抵抗が実現できた。また、低抵抗層はソース電極とゲート電極の間にのみ存在し、高電圧動作時に高電圧のかかるドレイン電極側には存在しないため、低ソース抵抗でありながら、動作電圧５０Ｖ以上の高電圧動作ができた。
【０１２９】
図４に示す実施例のように、ゲート電極３１０と絶縁膜３０９を挟んで相対する半導体層の一部に２次元電子ガス解消層３０５を含む場合、その領域も２次元電子ガスが形成されず、良好なピンチオフ特性が実現できる。ただし、ゲート電極と２次元電子ガス解消層の位置によっては、オン状態でも電子が流れにくい状態となるので注意が必要となる。
【０１３０】
一方、図５に示す実施例（変形例）のように、ゲート電極３１０と絶縁膜３０９を挟んで相対する半導体層が、低抵抗層３０６、２次元電子ガス解消層３０５、キャリア供給層３０４のすべてである場合、キャリア供給層３０４と相対する領域は、電界集中を緩和するよう働き、２次元電子ガス供給層３０５と相対する領域は、良好なピンチオフ性が実現できるよう働く。
【０１３１】
ただし、本実施例では、ドライエッチングが２度必要であり、実施例１、実施例２と比較してプロセスが多くなる。
【０１３２】
なお、本実施例では、基板としてＳｉを用いたが、ＳｉＣやサファイアなど他の任意の基板を用いることができる。
【０１３３】
本実施例では、バッファ層３０２として、ＧａＮ層を用いたが、バッファ層としては、ＡｌＧａＮ層など、ＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等を用いることができる。
【０１３４】
本実施例では、キャリア走行層３０３として、ＩｎＧａＮ層を用いたが、キャリア走行層としては、ＩＧａＮ層など、ＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等を用いることができる。但し、本実施例ではキャリア走行層の格子定数は最も厚い層であるＧａＮバッファ層の格子定数と異なっているため、転位が発生する臨界膜厚以下とすることが好ましい。
【０１３５】
本実施例では、キャリア供給層として、ＩｎＡｌＮ層を用いたが、キャリア供給層としては、ＡｌＧａＮ層など、ＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等を用いることができる。ただし、キャリア供給層の電子親和力はキャリア走行層の電子親和力より小さい物質または組成である必要がある。
【０１３６】
本実施例では、キャリア供給層の格子定数は最も厚い層であるＧａＮバッファ層の格子定数とわずかながら異なっているため、転位が発生する臨界膜厚以下とすることが好ましい。
【０１３７】
本実施例では、２次元電子ガス解消層として、ＩｎＧａＮ層を用いたが、キャリア供給層としては、ＩｎＡｌＮ層など、ＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等を用いることができる。
【０１３８】
ただし、第四のＧａＮ系半導体３０５は、２次元電子ガスを解消する働きが必要であるため、２次元電子ガス解消層とキャリア供給層の界面に負電荷が誘起できる物質または組成である必要があり、キャリア走行層３０３、キャリア供給層３０４の組成にもよるが、例えば、無歪もしくは圧縮歪のＧａＮ、もしくは圧縮歪のＩｎαＡｌβＧａ１−α−βＮ（０＜α、０≦β、α＋β≦１）からなる層や、本実施例のように、ｐ型不純物を添加した層がある。
【０１３９】
また、本実施例では、２次元電子ガス解消層の格子定数は最も厚い層であるＧａＮバッファ層の格子定数と異なっているため、転位が発生する臨界膜厚以下とすることが好ましい。
【０１４０】
本実施例では、低抵抗層として、ＡｌＧａＮ層を用いたが、低抵抗層としては、無歪もしくは圧縮歪のｎ型ＩｎｙＧａ１−ｙＮ（０≦ｙ≦１）、もしくはＩｎｍＡｌｌＧａ１−ｍ−ｌＮ（０≦ｍ、０＜ｌ、ｍ＋ｌ≦１）とすることができる。ただし、本実施例のように、最も厚い層であるＧａＮバッファ層の格子定数と異なっている組成を用いる場合、転位が発生する臨界膜厚以下とすることが好ましい。
【０１４１】
本実施例では、ＩｎＧａＮキャリア走行層中に不純物は添加していないが、
ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、
ｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなど
を添加することも可能である。ただし、キャリア走行層中の不純物濃度が高くなるとクーロン散乱の影響により移動度が低下するため、不純物濃度は１×１０１７ｃｍ−３以下が望ましい。
【０１４２】
本実施例では、ＩｎＡｌＮキャリア供給層中に不純物は添加していないが、
ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、
ｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなど
を添加することも可能である。ただし、２次元電子ガス解消層のｎ型不純物濃度が高くなるとソース電極−ゲート電極間の２次元電子ガスの解消が困難になるため、不純物濃度は１×１０１８ｃｍ−３以下が望ましい。
【０１４３】
本実施例では、ＩｎＧａＮ２次元電子ガス解消層中に不純物を添加していないが、２次元電子ガス解消層にはｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなどｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなどを添加することが可能である。ただし、キャリア供給層中のｎ型不純物濃度が高くなるとソース電極−ゲート電極間の２次元電子ガスの解消が困難になるため、添加する不純物はｐ型が望ましい。
【０１４４】
本実施例では、ＡｌＧａＮ低抵抗層中にｎ型不純物として、Ｓｉを添加したが、
ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、
ｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなど
を添加することが可能である。ただし、本実施例では、電子による伝導であることから、低抵抗にするためにはｎ型不純物の添加が望ましい。
【０１４５】
本実施例では、ソース電極３０７、ドレイン電極３０８として、Ｔｉ／Ａｌ／Ｎｂ／Ａｕを用いたが、ソース電極、ドレイン電極は本実施例中キャリア供給層３０４であるＩｎＡｌＮおよび低抵抗層３０６とオーミック接触する金属であればよく、例えばＷ、Ｍｏ、Ｓｉ、Ｔｉ、Ｐｔ、Ｎｂ、Ａｌ、Ａｕ等の金属を用いることができ、複数の前記金属を積層した構造とすることもできる。
【０１４６】
本実施例では、ゲート電極３１０として、Ｎｉ／Ａｕを用いたが、本発明ではゲート電極が半導体と直接接していないので、所望の金属とすることが出来る。但し、ゲート絶縁膜と反応しないことが望ましい。
【０１４７】
本実施例では、ゲート絶縁膜３０９として、ＳｉＮ膜を用いたが、ゲート絶縁膜３０９としては、Ｓｉ、Ｍｇ、Ｈｆ、Ａｌ、Ｔｉ、Ｔａ、Ｚｒのいずれか１以上とＯ、Ｎのいずれか１以上からなる物質がある。
【０１４８】
なお、上記の特許文献１の開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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