(57)【要約】  磁気抵抗素子を用いた低面積な不揮発ロジック回路を提供する。不揮発ラッチ回路は、直列接続された複数の磁気抵抗素子と、複数の磁気抵抗素子における直列接続のいずれかの接点に接続された配線とを具備する。直列接続は、一方の端を第１電源に接続され、他方の端を第１電源よりも低電圧な第２電源に接続されている。第１電源の電圧をＶ１、第２電源の電圧をＶ２、第１接点からの出力電圧をＶｏｕｔ、配線に接続される次段のトランジスタの閾値電圧を、トランジスタがｎ型の場合にはＶｔｈ−Ｎ、ｐ型の場合にはＶｔｈ−Ｐとそれぞれしたとき、Ｖｏｕｔ＞Ｖ１−Ｖｔｈ−Ｐ、および、Ｖｏｕｔ＜Ｖ２＋Ｖｔｈ−Ｎの少なくとも一方を満たすように、複数の磁気抵抗素子の抵抗、並びにＶ１及びＶ２が設定されている。
2010087271.tif 000002
【特許請求の範囲】
【請求項１】
直列接続された複数の磁気抵抗素子と、
前記複数の磁気抵抗素子における直列接続のいずれかの接点に接続された配線と
を具備し、
前記直列接続は、一方の端を第１電源に接続され、他方の端を前記第１電源よりも低電圧な第２電源に接続され、
前記第１電源の電圧をＶ１、前記第２電源の電圧をＶ２、前記接点からの出力電圧をＶｏｕｔ、前記配線に接続される次段のトランジスタの閾値電圧を、前記トランジスタがｎ型の場合にはＶｔｈ−Ｎ、ｐ型の場合にはＶｔｈ−Ｐとそれぞれしたとき、
Ｖｏｕｔ＞Ｖ１−Ｖｔｈ−Ｐ、および、Ｖｏｕｔ＜Ｖ２＋Ｖｔｈ−Ｎの少なくとも一方を満たすように、前記複数の磁気抵抗素子の抵抗、並びにＶ１及びＶ２が設定されている
不揮発ロジック回路。
【請求項２】
請求項１に記載の不揮発ロジック回路であって、
前記複数の磁気抵抗素子の磁性層は、垂直磁気異方性を有する
不揮発ロジック回路。
【請求項３】
請求項１又は２に記載の不揮発ロジック回路であって、
前記複数の磁気抵抗素子のうちの隣り合う二つの磁気抵抗素子の各々は、
磁化状態が固定された強磁性層を有する磁化固定層と、
磁化状態が変動可能な強磁性層を有する磁化記録層と、
前記磁化固定層と前記磁化記録層との間に設けられたバリア層と
を備え、
前記二つの磁気抵抗素子の磁化記録層は、共通であり、
前記共通する磁化記録層は、
磁化方向が第１方向に固定された第１磁化固定領域と、
磁化方向が前記第１方向と反対の第２方向に固定された第２磁化固定領域と、
前記第１磁化固定領域と前記第２磁化固定領域との間の磁化反転領域と
を有し、
前記磁化反転領域の磁化方向は、前記第１磁化固定領域と前記第２磁化固定領域との間を流れる電流によって駆動される磁壁移動により、前記第１方向と前記第２方向との間で反転し、
前記磁化固定層は、前記磁化反転領域の上方に設けられ、前記第１方向及び前記第２方向のいずれか一方の磁化方向を有する
不揮発ロジック回路。
【請求項４】
請求項１乃至３のいずれか一項に記載の不揮発ロジック回路であって、
前記複数の磁気抵抗素子の各々は、ＭＲ比が３００％以上である
不揮発ロジック回路。
【請求項５】
請求項１乃至４のいずれか一項に記載の不揮発ロジック回路であって、
前記第１電源の電圧は前記Ｖ１よりも高く設定される、および、前記第２電源の電圧は前記Ｖ２よりも低く設定される、の少なくとも一方を満たす
不揮発ロジック回路。
【請求項６】
請求項１乃至５のいずれか一項に記載の不揮発ロジック回路であって、
前記複数の磁気抵抗素子における前記接点と前記第１電源との間の磁気抵抗素子の数は、前記複数の磁気抵抗素子における前記接点と前記第２電源との間の磁気抵抗素子の数よりも多い
不揮発ロジック回路。
【請求項７】
請求項１乃至６のいずれか一項に記載の複数の不揮発ロジック回路と、
複数の入力データに基づいて、前記複数の不揮発ロジック回路のうちの少なくとも一つの設定データを出力するスイッチ部と
を具備する
不揮発ルックアップテーブル回路。
【請求項８】
請求項１乃至６のいずれか一項に記載の複数の不揮発ロジック回路と、
前記複数の不揮発ロジック回路の複数の設定データに基づいて、複数の入力データのうちの少なくとも一つを出力するスイッチ部と
を具備する
不揮発セレクタ回路。
【請求項９】
複数の入力データの論理演算結果に対応した電圧を出力する複数の電源回路と、
前記複数の電源回路の各々に対応して設けられ、当該電源回路の電圧を前記第１電源の電圧とする請求項１乃至６のいずれか一項に記載の複数の不揮発ロジック回路と、
前記複数の不揮発ロジック回路からの出力を論理演算して出力する出力回路と
を具備する
不揮発ルックアップテーブル回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発ロジック回路に関し、特に磁気抵抗素子を用いた不揮発ロジック回路に関する。
【背景技術】
【０００２】
書き換え可能な論理デバイスであるリコンフィギャラブルロジック（Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ  Ｌｏｇｉｃ）が知られている。そのようなリコンフィギャラブルロジックとして、例えば、アレイ状に配置された基本論理ブロックを所望の論理に従って再構成可能なＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）が実用化されている。そのようなＦＰＧＡの一例として、米国特許番号４,８７０，３０２にＣｏｎｆｉｇｕｒａｂｌｅ  ｅｌｅｃｔｒｉｃａｌ  ｃｉｒｃｕｉｔの技術が開示されている。図１Ａは、ＦＰＧＡの基本構成を模式的に示すブロック図である。この回路は、ＣＬＢ（Ｃｏｎｆｉｇｕｒａｂｌｅ  Ｌｏｇｉｃ  Ｂｌｏｃｋ）１０１、それらを互いに接続する配線バッファ及び配線セレクタ１０２、それらと外部ユニットとの間をインターフェイスする外部入出力１０３とを備えている。【０００３】
また、図１Ｂは、図１ＡにおけるＣＬＢの構成の一例を模式的に示すブロック図である。このＣＬＢ１０１には、ルックアップテーブル（ＬＵＴ）１１１とセレクタ１１２とデータフリップフロップ１１３とこれらを設定する設定用ラッチ群１１４とを備えている。なお、例えば、ルックアップテーブル１１１とそれを設定する設定用ラッチ群１１４とをまとめてルックアップテーブルとみなすことや、セレクタ１１２とそれを設定する設定用ラッチ群１１４とをまとめてセレクタとみなすことも可能である。【０００４】
図１Ｂにおける設定用ラッチ群１１４に用いる回路として、例えば、日本特許第３８１２４９８号に記載の不揮発ラッチ回路１２０を用いることができる。図２は、日本特許第３８１２４９８号に記載の不揮発ロジック回路の一例を示す回路図である。この不揮発ラッチ回路１２０は、レジスタ回路１２１とＤフリップフロップ回路１２３とを含む。レジスタ回路１２１は、互いに直列に接続された複数（この図の場合、８個）の記憶素子としてのＴＭＲ（Ｔｕｎｎｅｌｉｎｇ  Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ）素子１２２を有している。なお、この図において、複雑さを避けるために、各ＴＭＲ素子１２２への書き込み回路は省略されている。【０００５】
図３は、図２の不揮発ラッチ回路の動作の一例を示すタイミングチャートである。この不揮発ラッチ回路は、電源立ち上げ時にチップ内部で生成される信号ＬＡＴおよびＡＣＴを用いて設定データをラッチする。すなわち、まず信号ＡＣＴが、レジスタ回路１２１に入力される。それにより、ＴＭＲ素子１２２の中間接点Ｎ１に、ＴＭＲ素子１２２の抵抗比に応じた電圧が発生する。その中間接点Ｎ１に現れる電圧はＤフリップフロップ回路１２３のデータ端子に入力される。続いて信号ＬＡＴが、Ｄフリップフロップ回路１２３のクロック端子に入力されることにより、ＴＭＲ素子１２２の中間接点Ｎ１の値をＤフリップフロップ回路１２３にラッチする。【０００６】
例えば、書込み回路（図示されず）を用いて、ＴＭＲ素子１２２の中間接点Ｎ１よりもＧＮＤ側のＴＭＲ素子１２２に全てデータ「１」（高抵抗）を書き込んで記憶させ、ＡＣＴ側のＴＭＲ素子１２２に全てデータ「０」（低抵抗）を書き込んで記憶させた場合、信号ＡＣＴにより中間節点Ｎ１に現れる電圧は相対的に高くなる。そのため、中間接点Ｎ１からＨｉｇｈ（データ「１」）が出力される。逆に、ＴＭＲ素子１２２の中間接点Ｎ１よりもＧＮＤ側のＴＭＲ素子１２２に全てデータ「０」（低抵抗）を書き込んで記憶させ、ＡＣＴ側のＴＭＲ素子１２２に全てデータ「１」（高抵抗）を書き込んで記憶させた場合、信号ＡＣＴにより中間接点Ｎ１に現れる電圧は相対的に低くなる。そのため、中間接点Ｎ１からＬｏｗ（データ「０」）が出力される。図２の例では、ＧＮＤ側のＴＭＲ素子１２２に全てデータ「１」が記憶され、ＡＣＴ側のＴＭＲ素子１２２に全てデータ「０」が記憶されているので、中間接点Ｎ１からＨｉｇｈ（データ「１」）が出力される。出力されたデータは、Ｄフリップフロップ回路１２３にラッチされ、信号ＬＡＴに応答してＱ端子から出力される。このように、書込み回路で各ＴＭＲ素子１２２に書き込むデータにより、不揮発ラッチ回路から出力される設定データが再設定されることができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許４８７０３０２号公報
【特許文献２】特許第３８１２４９８号公報
【非特許文献】
【０００８】
【非特許文献１】Ｓ．Ｔｓｕｎｅｇｉ，ｅｔ  ａｌ．，“Ｌａｒｇｅ  ｔｕｎｎｅｌ  ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ  ｉｎ  ｍａｇｎｅｔｉｃ  ｔｕｎｎｅｌ  ｊｕｎｃｔｉｏｎｓ  ｕｓｉｎｇ  ａ  Ｃｏ２ＭｎＳｉ  Ｈｅｕｓｌｅｒ  ａｌｌｏｙ  ｅｌｅｃｔｒｏｄｅ  ａｎｄ  ａ  ＭｇＯ  ｂａｒｒｉｅｒ”，Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ  ９３，１１２５０６（２００８）．
【０００９】
このように、図２の不揮発ラッチ回路は、電源立ち上げ時に信号ＡＣＴを電源電圧として供給することにより、ＴＭＲ素子１２２の中間接点Ｎ１に設定データを発生する。このとき、直列接続された複数のＴＭＲ素子１２２を貫通して電流が流れるため、信号ＡＣＴ（電源電圧）をオン状態のままにしておくと、電流による消費電力が多くなってしまう。そのため、中間接点Ｎ１に発生させた設定データをＤフリップフロップ回路１２３にラッチした後、信号ＡＣＴをオフしている。すなわち、設定データを保持するためにラッチ用の回路（ここでは、Ｄフリップフロップ回路１２３）が必須である。そのため、そのＤフリップフロップ回路のようなラッチ用の回路の存在により、不揮発ラッチ回路全体として、その面積が増加するという問題がある。そうなると、その不揮発ラッチ回路を用いたチップ全体の面積が増大してしまう。
【発明の概要】
【００１０】
したがって、本発明の目的は、磁気抵抗素子を用いた低面積な不揮発ロジック回路を提供することにある。
【００１１】
本発明の不揮発ラッチ回路は、直列接続された複数の磁気抵抗素子と、複数の磁気抵抗素子における直列接続のいずれかの接点に接続された配線とを具備する。直列接続は、一方の端を第１電源に接続され、他方の端を第１電源よりも低電圧な第２電源に接続されている。第１電源の電圧をＶ１、第２電源の電圧をＶ２、第１接点からの出力電圧をＶｏｕｔ、配線に接続される次段のトランジスタの閾値電圧を、トランジスタがｎ型の場合にはＶｔｈ−Ｎ、ｐ型の場合にはＶｔｈ−Ｐとそれぞれしたとき、Ｖｏｕｔ＞Ｖ１−Ｖｔｈ−Ｐ、および、Ｖｏｕｔ＜Ｖ２＋Ｖｔｈ−Ｎの少なくとも一方を満たすように、複数の磁気抵抗素子の抵抗、並びにＶ１及びＶ２が設定されている。
【００１２】
本発明により、低面積で動作可能な磁気抵抗素子を用いた不揮発ロジック回路素子を提供することができる。
【図面の簡単な説明】
【００１３】
【図１Ａ】図１Ａは、従来のＦＰＧＡの基本構成を模式的に示すブロック図である。
【図１Ｂ】図１Ｂは、図１ＡにおけるＣＬＢの構成の一例を模式的に示すブロック図である。
【図２】図２は、日本国特許第３８１２４９８号に記載の不揮発ロジック回路の一例を示す回路図である。
【図３】図３は、図２の不揮発ロジック回路の動作の一例を示すタイミングチャートである。
【図４】図４は、本発明の第１実施形態に係る不揮発ロジック回路の構成を示す回路ブロック図である。
【図５Ａ】図５Ａは、本発明の第１実施形態に係る不揮発ロジック回路における磁気抵抗素子の構成を示す断面図である。
【図５Ｂ】図５Ｂは、本発明の第１実施形態に係る不揮発ロジック回路における磁気抵抗素子の他の構成を示す断面図である。
【図６Ａ】図６Ａは、本発明の第１実施形態に係る不揮発ロジック回路における磁気抵抗素子の状態を示す断面図である。
【図６Ｂ】図６Ｂは、本発明の第１実施形態に係る不揮発ロジック回路における磁気抵抗素子の状態を示す断面図である。
【図７】図７は、本発明の実施形態に係る磁化記録層１０の構成及び動作を示す断面図である。
【図８】図８は、本発明の第１実施形態に係る不揮発ロジック回路の動作の一例を説明する波形図である。
【図９】図９は、本発明の第２実施形態に係る不揮発ロジック回路の構成を示す回路ブロック図である。
【図１０】図１０は、本発明の第２実施形態に係る不揮発ロジック回路における磁気抵抗素子の構成を示す断面図である。
【図１１】図１１は、本発明の第２実施形態に係る不揮発ロジック回路の動作の一例を説明する波形図である。
【図１２】図１２は、本発明の第３実施形態に係る不揮発ロジック回路を示す回路ブロック図である。
【図１３】図１３は、本発明の第４実施形態に係る不揮発ロジック回路を示す回路ブロック図である。
【図１４】図１４は、本発明の第５実施形態に係る不揮発ロジック回路を示す回路ブロック図である。
【図１５】図１５は、本発明の第５実施形態に係る不揮発ロジック回路の動作の一例を説明する波形図である。
【図１６】図１６は、本発明の第６実施形態に係る不揮発ロジック回路を示す回路図である。
【発明を実施するための形態】
【００１４】
以下、本発明の不揮発ロジック回路を、添付図面を参照して詳細に説明する。
【００１５】
［第１実施形態］
図４は、本発明の第１実施形態に係る不揮発ロジック回路の構成を示す回路ブロック図である。ここでは、不揮発ロジック回路の一つの形態として、データを不揮発に格納する不揮発ラッチ回路１について説明する。不揮発ラッチ回路１は、磁気抵抗回路２と、インバータ回路３と、書込み回路５とを具備する。
【００１６】
磁気抵抗回路２は、直列接続された複数の磁気抵抗素子を備える。複数の磁気抵抗素子の直列接続の一端は、第１電源に接続され、その他端は第１電源よりも低電圧な第２電源に接続されている。この図の例では、複数の磁気抵抗素子として、二つの磁気抵抗素子２ａ、２ｂが直列接続されている。直列接続の一端が第１電源としての電源電圧ＶＤＤに、他端が第２電源としての接地電圧ＧＮＤにそれぞれ接続されている。
【００１７】
磁気抵抗素子は、ＭＴＪ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｔｕｎｎｅｌｉｎｇ  Ｊｕｎｃｔｉｏｎ）素子であることが好ましい。ＭＴＪ素子は、磁化方向が固定されたピン層、磁化方向が反転可能なフリー層、及びピン層とフリー層との間に設けられたバリア層を有する。ピン層とフリー層の磁化方向の相対的な関係により、高抵抗及び低抵抗のいずれか一方の抵抗値を示す。例えば、ピン層とフリー層との磁化方向が平行な場合には低抵抗となり、反平行な場合には高抵抗となる。したがって図中では、簡単のために、可変抵抗素子として表現される。以下各図面において同様である。また、以下本明細書において、低抵抗の場合をデータ「０」を記憶した状態、高抵抗の場合をデータ「１」を記憶した状態ともいう。
【００１８】
複数の磁気抵抗素子における、上端と下端以外の直列接続のいずれかの接点である第１接点Ｎ１を挟んで、第１電源（ＶＤＤ）側の磁気抵抗素子（第１磁気抵抗素子）と、第２電源（ＧＮＤ）側の磁気抵抗素子（第２磁気抵抗素子）とは、異なる抵抗値を有している。すなわち、異なるデータを記憶している。この図の例では、磁気抵抗素子２ｂはデータ「０」を記憶して低抵抗を有し、磁気抵抗素子２ａはデータ「１」を記憶して高抵抗を有している。この関係は、書込み回路５（後述）により設定可能であり、逆の関係とすることも可能である。
【００１９】
磁気抵抗素子の材料は、ＭＲ比が３００％以上となる材料を用いることが好ましい。更に、ＭＲ比が５００％以上となる材料を用いることがより好ましい。上限は特に無いが、理論的には１００００％あれば十分である。そのような材料としては、複数の金属を合金化した半金属が例示される。そのような材料を用いた磁気抵抗素子として、例えば、Ｃｏ２ＭｎＳｉ／ＭｇＯ／Ｃｏ５０Ｆｅ５０の積層構造で形成されたＭＴＪ素子が例示される（Ｓ．Ｔｓｕｎｅｇｉ，ｅｔ  ａｌ，Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ  ９３，１１２５０６（２００８）。
【００２０】
複数の磁気抵抗素子が第１電源（ＶＤＤ）と第２電源（ＧＮＤ）との電圧差を電圧分配することを考慮して、第１接点Ｎ１の電圧をインバータ回路３のｐ型トランジスタの閾値電圧よりも高く、及びｎ型トランジスタの閾値電圧よりも低くするように設定する。本実施形態では、上記の高ＭＲ比の磁気抵抗素子を用いているので、少ない数の磁気抵抗素子（この図の例では２個）でそれが容易に可能となる。例えば、磁気抵抗素子２ａの抵抗をＲ０、磁気抵抗素子２ｂの抵抗をＲ１とすると、第１接点Ｎ１からの出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝ＶＤＤ×Ｒ０／（Ｒ０＋Ｒ１）    （１）
となる。したがって、第１接点Ｎ１に接続される次段のｐ型トランジスタの閾値電圧Ｖｔｈ−Ｐは、
Ｖｏｕｔ＞ＶＤＤ−Ｖｔｈ−Ｐ      （２）
を満たすように、磁気抵抗素子の抵抗Ｒ０、Ｒ１を設定する。一方、第１接点Ｎ１に接続される次段のｎ型トランジスタの閾値電圧Ｖｔｈ−Ｎは、
Ｖｏｕｔ＜ＧＮＤ＋Ｖｔｈ−Ｎ      （３）
を満たすように、磁気抵抗素子の抵抗Ｒ０、Ｒ１を設定する。このような磁気抵抗素子を用いることで、インバータ回路３の両トランジスタを確実にオフにすることができ、インバータ回路３でのリーク電流を極めて小さくすることができる。
【００２１】
磁気抵抗素子２ｂがデータ「１」を記憶してＲ１が高抵抗を有し、磁気抵抗素子２ａがデータ「０」を記憶してＲ０が低抵抗を有している場合、電源電圧ＶＤＤはほとんど磁気抵抗素子２ｂに分配されるので、第１接点Ｎ１の電圧は極めて接地電圧ＧＮＤに近くなる。したがって、第１接点Ｎ１の電圧をｎ型トランジスタの閾値電圧よりも低くすることができる。これにより、不揮発ラッチ回路１は、第１接点Ｎ１に、設定データ「０」を記憶することができる。
【００２２】
逆に、磁気抵抗素子２ｂがデータ「０」を記憶してＲ１が低抵抗を有し、磁気抵抗素子２ａがデータ「１」を記憶してＲ０が高抵抗を有している場合、電源電圧ＶＤＤはほとんど磁気抵抗素子２ａに分配されるので、第１接点Ｎ１の電圧は極めて電源電圧ＶＤＤに近くなる。したがって、第１接点Ｎ１の電圧をｐ型トランジスタの閾値電圧よりも高くすることができる。これにより、不揮発ラッチ回路１は、第１接点Ｎ１に、設定データ「１」を記憶することができる。
【００２３】
また、磁気抵抗素子の高抵抗の場合の抵抗値を高く設定することが好ましい。例えば、１００メガオーム以上である。最近のトランジスタでは１個あたり、１ナノアンペア程度のリーク電流を流すものもあるので、そのリーク電流に充分対抗できる抵抗素子電流が必要となる。このため、印加電圧が１Ｖのときに、その１０％となる１００メガオームが目安となる。その場合、第１電源（ＶＤＤ）と直列接続の磁気抵抗素子２ａ、２ｂと第２電源（ＧＮＤ）との経路、すなわち、磁気抵抗素子２ａ、２ｂを流れる電流を著しく小さくすることができる。その電流の小ささにより、その経路中に電流遮断用のスイッチを設ける必要がなくなる。例えば、素子の構成の変更（例示：電流貫通方向の断面積の縮小、バリア層の厚膜化など）により抵抗値を高くすることができる。こうして、電流遮断用のスイッチを省略することができるので、設定データを常時出力することができる。その結果、図２におけるＤフリップフロップのようなラッチ回路が不要となり、不揮発ラッチ回路１の面積を削減することができる。
【００２４】
また、設定データ「０」を記憶したときは第１接点Ｎ１の電圧をｎ型トランジスタの閾値電圧よりも低くでき、設定データ「１」を記憶したときは第１接点Ｎ１の電圧をｐ型トランジスタの閾値電圧よりも高くできるので、インバータ回路３の両トランジスタを確実にオフにすることができ、インバータ回路３でのリーク電流（貫通電流）を極めて小さくすることができる。
【００２５】
インバータ回路３は、配線４を介して、第１接点Ｎ１に、その入力端子で接続されている。第１接点Ｎ１の電圧が入力信号として配線４を介してインバータに入力される。その第１接点Ｎ１の電圧に基づいて、所定の振幅を有するＨｉｇｈレベル信号又はＬｏｗレベル信号が出力信号として出力される。すなわち、インバータ回路３は、第１接点Ｎ１の電圧の振幅を、第１電源（ＶＤＤ）又は第２電源（ＧＮＤ）までの振幅に十分に広げる。
【００２６】
書込み回路５は、第１接点Ｎ１の近傍（磁気抵抗素子の一部）を通過するように書き込み電流を供給する。書込み回路５は、第１電流端子３１と、第２電流端子３２とを備える。書込み回路５は、第１スイッチＴｒ１を介して第１電流端子３１から第１接点Ｎ１の近傍に電圧ＷＤを印加する。同時に、第２スイッチＴｒ２を介して第２電流端子３２から第１接点Ｎ１の他の近傍に電圧／ＷＤを供給する。それにより、第１電流端子３１から第２電流端子３２へ、及び、第２電流端子３２から第１電流端子３１へのいずれかの向きで、磁気抵抗素子２ａ、２ｂの一部に書き込み電流が流れる。この図の例では、第１電流端子３１から第２電流端子３２へ書き込み電流が流れる。詳細は後述する。第１スイッチＴｒ１及び第２スイッチＴｒ２は、同一の書込み信号ＷＲＩＴＥによりオン又はオフされる。
【００２７】
図５Ａは、本発明の第１実施形態に係る不揮発ロジック回路における磁気抵抗素子の構成を示す断面図である。この図の例では、図４の不揮発ラッチ回路１に用いられる、二つの磁気抵抗素子２ａ、２ｂが組み合わされた構成を示している。この磁気抵抗素子２ａは、ピン層２１ａと、フリー層としての磁化反転領域１３と、ピン層２１ａと磁化反転領域１３との間に設けられたバリア層２２ａとを備える。一方、この磁気抵抗素子２ｂは、ピン層２１ｂと、フリー層としての磁化反転領域１３と、ピン層２１ｂと磁化反転領域１３との間に設けられたバリア層２２ｂとを備える。ここで、ピン層２１ａとバリア層２２ａと磁化反転領域１３とは一つのＭＴＪ素子を構成し、ピン層２１ｂとバリア層２２ｂと磁化反転領域１３とは一つのＭＴＪ素子を構成している。
【００２８】
ピン層２１ａ、２１ｂは、磁化の向きが固定された強磁性層である。ピン層２１ａ、２１ｂは、垂直磁気異方性（ｐｅｒｐｅｎｄｉｃｕｌａｒ  ｍａｇｎｅｔｉｃ  ａｎｉｓｏｔｒｏｐｙ）を有することが好ましい。ここで、垂直磁気異方性とは、この図の例において、ｘｙ平面に対して垂直なｚ方向の磁気異方性を有することをいう。以下、本明細書において同じである。ピン層２１ａ、２１ｂの磁化の向きは、第１方向（例示：＋ｚ方向）及び第２方向（例示：−ｚ方向）のいずれか一方に固定されている。この図の例では、ピン層２１ａ、２１ｂは、それぞれ＋ｚ方向、及び−ｚ方向に固定されている。ピン層２１ａ、２１ｂは、磁化を強固に固定するために、積層フェリ結合を有する複数の強磁性層から構成されていてもよいし（図示されず）、反強磁性層を隣接させてもよい（図示されず）。
【００２９】
また、二つの磁気抵抗素子２ａ、２ｂにおいて、磁化反転領域１３を含む磁化記録層１０は共通である。その共通である磁化記録層１０は、垂直磁気異方性を有する強磁性層であることが好ましい。垂直磁気異方性を有する強磁性層である場合、層厚が薄いほど、熱安定性を保ちつつ、書き込み電流を低減することが可能となるので、より素子の小型化、ひいては不揮発ロジック回路の低面積化に資することが可能となる。
【００３０】
磁化記録層１０は、第１磁化固定領域１１と第２磁化固定領域１２と磁化反転領域１３とを有する。第１磁化固定領域１１は、磁化方向が第１方向（例示：＋ｚ方向）に固定されている。第２磁化固定領域１２は、磁化方向が第１方向と反対の第２方向（例示：−ｚ方向）に固定されている。磁化反転領域１３は、第１磁化固定領域１１と第２磁化固定領域１２との間に設けられている。磁化反転領域１３の磁化方向は、第１磁化固定領域１１と第２磁化固定領域１２との間を流れる電流によって駆動される磁壁移動ＤＷにより、第１方向及び第２方向いずれかの向きに反転可能である。また、バリア層２２ａ、２２ｂは、それぞれピン層２１ａ、２１ｂと磁化反転領域１３との間に設けられた非磁性膜である。
【００３１】
磁化記録層１０の磁化反転領域１３に書き込み電流を流す第１電流端子３１、第２電流端子３２は、それぞれ第１磁化固定領域１１及び第２磁化固定領域１２に接続されている。書き込み回路５は、第１電流端子３１と第２電流端子３２との間に書き込み電流を流すことにより、磁化反転領域１３の磁化の向きを反転させることができる。書き込み電流の向きは、磁化反転領域１３に設定する磁化の向きに応じて設定される。詳細は後述される。また、ピン層２１ｂは電源電圧ＶＤＤと、ピン層２１ａは接地電圧ＧＮＤとそれぞれ接続されている。配線４は、磁化反転領域１３に接続されている。第１接点Ｎ１は、配線４と磁化反転領域１３との接続点に対応する。配線４は、実質的には、磁化記録層１０のどこに接続されていてもよい。なお、配線４は、第１電流端子３１、第２電流端子３２のいずれかの配線と共用することも可能である。
【００３２】
垂直磁気異方性を有するピン層２１ａ、２１ｂ及び磁化記録層１０は、Ｆｅ、Ｃｏ、Ｎｉのうちから選択される少なくとも一つの材料を含むことが好ましい。さらにＰｔやＰｄを含むことで垂直磁気異方性を安定化することができる。これに加えて、Ｂ、Ｃ、Ｎ、Ｏ、Ａｌ、Ｓｉ、Ｐ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｃｕ、Ｚｎ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ａｇ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ａｕ、Ｓｍなどを添加することによって所望の磁気特性が発現されるように調整することができる。具体的にはＣｏ、Ｃｏ−Ｐｔ、Ｃｏ−Ｐｄ、Ｃｏ−Ｃｒ、Ｃｏ−Ｐｔ−Ｃｒ、Ｃｏ−Ｃｒ−Ｔａ、Ｃｏ−Ｃｒ−Ｂ、Ｃｏ−Ｃｒ−Ｐｔ−Ｂ、Ｃｏ−Ｃｒ−Ｔａ−Ｂ、Ｃｏ−Ｖ、Ｃｏ−Ｍｏ、Ｃｏ−Ｗ、Ｃｏ−Ｔｉ、Ｃｏ−Ｒｕ、Ｃｏ−Ｒｈ、Ｆｅ−Ｐｔ、Ｆｅ−Ｐｄ、Ｆｅ−Ｃｏ−Ｐｔ、Ｆｅ−Ｃｏ−Ｐｄ、Ｓｍ−Ｃｏ、Ｇｄ−Ｆｅ−Ｃｏ、Ｔｂ−Ｆｅ−Ｃｏ、Ｇｄ−Ｔｂ−Ｆｅ−Ｃｏなどが例示される。この他、Ｆｅ、Ｃｏ、Ｎｉのうちから選択されるいずれか一つの材料を含む層と、異なる層とを交互に積層させることにより垂直方向の磁気異方性を発現させることもできる。具体的にはＣｏ／Ｐｄ、Ｃｏ／Ｐｔ、Ｃｏ／Ｎｉ、Ｆｅ／Ａｕを交互に積層させた積層膜などが例示される。また、ピン層２１ａ、２１ｂは、上記の強磁性材料や、ＰｔＭｎ、ＮｉＭｎ、ＦｅＭｎのような反強磁性材料を用いることができる。バリア層２２ａ、２２ｂは、絶縁性の材料により形成されることが好ましい。具体的な材料としては、Ｍｇ−Ｏ、Ａｌ−Ｏ、Ａｌ−Ｎ、Ｎｉ−Ｏ、Ｈｆ−Ｏなどが例示される。ただし、半導体や金属を材料として用いることも可能である。
【００３３】
なお、図５Ａの例では、ピン層２１ａ、２１ｂ及び磁化記録層１０として、垂直磁気異方性を有する強磁性層を用いているが、本発明は、他の実施形態も含めて、その例に限定されるものではない。図５Ｂは、本発明の第１実施形態に係る不揮発ロジック回路における磁気抵抗素子の他の構成を示す断面図である。この図の例では、不揮発ラッチ回路１のピン層２１ａ、２１ｂ及び磁化記録層１０として、面内磁気異方性（ｉｎ−ｐｌａｎｅ  ｍａｇｎｅｔｉｃ  ａｎｉｓｏｔｒｏｐｙ）を有する強磁性層を用いている点で、図５Ａの例とは異なる。ここで、面内磁気異方性とは、この図の例において、ｘｙ面に対して平行な方向の磁気異方性を有していることをいう。以下、本明細書において同じである。
【００３４】
ピン層２１ａ、第１磁化固定領域１１の磁化の向きは、この図の例では−ｘ方向に固定されている。ピン２１ｂ、第２磁化固定領域１２の磁化の向きは、この図の例では＋ｘ方向に固定されている。磁化反転領域１３の磁化の向きは＋ｘ方向及び−ｘ方向のいずれかを取ることができる。
【００３５】
面内磁気異方性を有するピン層２１ａ、２１ｂ及び磁化記録層１０は、Ｆｅ、Ｃｏ、Ｎｉのうちから選択される少なくとも一つの材料を含む強磁性体で形成される。これに加えて、Ｂ、Ｃ、Ｎ、Ｏ、Ａｌ、Ｓｉ、Ｐ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｃｕ、Ｚｎ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ａｇ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ａｕなどを添加することにより、所望の磁気特性が発現されるように調整することができる。具体的にはＮｉ−Ｆｅ、Ｃｏ−Ｆｅ、Ｆｅ−Ｃｏ−Ｎｉ、Ｎｉ−Ｆｅ−Ｚｒ、Ｃｏ−Ｆｅ−Ｂ、Ｃｏ−Ｆｅ−Ｚｒ−Ｂなどが例示される。また、リファレンス層２１、ピン層５１は、上記の強磁性材料や、ＰｔＭｎ、ＮｉＭｎ、ＦｅＭｎのような反強磁性材料を用いることができる。
【００３６】
その他の構成に関しては、図５Ａの例と同様のであるのでその説明を省略する。
【００３７】
図６Ａ及び図６Ｂは、本発明の第１実施形態に係る不揮発ロジック回路における磁気抵抗素子の状態を示す断面図である。不揮発ラッチ回路１において、図６Ａに示す状態では、磁化記録層１０の磁化反転領域１３の磁化方向は−ｚ方向の向きである。この場合、第１磁化固定領域１１と磁化反転領域１３との間の境界近傍に、磁壁ＤＷが形成される。この磁化状態は、第１磁化状態ＭＳ１と参照される。また、磁気抵抗素子２ａ、２ｂのピン層２１ａ、２１ｂの磁化方向は、それぞれ＋ｚ方向、−ｚ方向である。その結果、磁気抵抗素子２ａのピン層２１ａと磁化反転領域１３とは磁化が反平行となる。従って、磁気抵抗素子２ａはデータ「１」を記憶して高抵抗となる。一方、磁気抵抗素子２ｂのピン層２１ｂと磁化反転領域１３とは磁化が平行となる。従って、磁気抵抗素子２ｂはデータ「０」を記憶して低抵抗となる。
【００３８】
図６Ｂに示す状態では、磁化反転領域１３の磁化方向は＋ｚ方向の向きである。この場合、第２磁化固定領域１２と磁化反転領域１３との間の境界近傍に、磁壁ＤＷが形成される。この磁化状態は、第２磁化状態ＭＳ２と参照される。その結果、磁気抵抗素子２ａのピン層２１ａと磁化反転領域１３とは磁化が平行となる。従って、磁気抵抗素子２ａは「０」を記憶して低抵抗となる。一方、磁気抵抗素子２ｂのピン層２１ｂと磁化反転領域１３とは磁化が反平行となる。従って、磁気抵抗素子２ｂは「１」を記憶して高抵抗となる。
【００３９】
次に、磁化記録層１０における磁化反転領域１３の磁化方向の反転方法について説明する。図７は、本発明の第１実施形態に係る磁化記録層１０の構成及び動作を示す断面図である。磁化反転領域１３の磁化方向は、書込み回路５により書き込み電流をｙ方向に流すことにより変化させることができる。書き込み電流は、第１磁化固定領域１１に接続された第１電流端子３１と、第２磁化固定領域１２に接続された第２電流端子３２との間に流す。
【００４０】
具体的には、例えば、磁化状態を第１磁化状態ＭＳ１から第２磁化状態ＭＳ２に変化させるために、第１書き込み電流ＩＷ１が、第２電流端子３２から第１電流端子３１に流される。この場合、＋ｚ方向のスピン偏極電子が、第１磁化固定領域１１から磁化反転領域１３に供給される。スピントルク効果により、磁壁ＤＷが駆動され、第１磁化固定領域１１側から第２磁化固定領域１２側に移動する。その結果、磁化反転領域１３の磁化方向が＋ｚ方向に反転し、第２磁化状態ＭＳ２が得られる。一方、磁化状態を第２磁化状態ＭＳ２から第１磁化状態ＭＳ１に変化させるために、第２書き込み電流ＩＷ２が、第１電流端子３１から第２電流端子３２に流される。この場合、−ｚ方向のスピン偏極電子が、第２磁化固定領域１２から磁化反転領域１３に供給される。スピントルク効果により、磁壁ＤＷが駆動され、第２磁化固定領域１２側から第１磁化固定領域１１側に移動する。その結果、磁化反転領域１３の磁化方向が−ｚ方向に反転し、第１磁化状態ＭＳ１が得られる。
【００４１】
このように、第１磁化固定領域１１と第２磁化固定領域１２との間を流れる書き込み電流により、磁壁ＤＷが移動する。これにより、磁化反転領域１３の磁化方向が反転し、磁気抵抗素子２ａ、２ｂの磁気抵抗の抵抗値がそれぞれ変化する。すなわち、二つの磁気抵抗素子２ａ、２ｂに対して、一度の書込みでその磁化状態を変化させることができる。第１磁化状態ＭＳ１と第２磁化状態ＭＳ２のいずれが得られるかは、その書き込み電流の方向に依存する。言い換えれば、書込み回路９を用いて書き込み電流の方向を制御することにより、磁気抵抗素子２ａ、２ｂの磁気抵抗の抵抗値を設定することができる。
【００４２】
次に、本発明の第１実施形態に係る不揮発ロジック回路としての不揮発ラッチ回路１の動作について説明する。図８は、本発明の第１実施形態に係る不揮発ロジック回路の動作の一例を説明する波形図である。縦軸は電圧を示し、横軸は時刻を示す。“Ｎ１”は第１接点Ｎ１の電圧変化を示し、“ＷＲＩＴＥ”は第１スイッチＴｒ１及び第２スイッチＴｒ２のゲートに入力される書込み信号ＷＲＩＴＥの電圧変化をそれぞれ示している。ただし、Ｖｔｈ−Pはインバータ回路３の入力側のｐ型トランジスタの閾値電圧を示し、Ｖｔｈ−Ｎは入力側のｎ型トランジスタの閾値をそれぞれ示している。
【００４３】
ここでは、不揮発ラッチ回路１において、磁気抵抗素子２ａにデータ「１」が記憶されて高抵抗となり、磁気抵抗素子２ｂにデータ「０」が記憶されて低抵抗となっている状態を考える。すなわち、このとき、磁化記録層１０の磁化状態は、第１磁化状態ＭＳ１である（図７の＜ＭＳ１＞）。電源電圧ＶＤＤと接地電圧ＧＮＤとの間には、極めて高抵抗な磁気抵抗素子２ａと低抵抗な磁気抵抗素子２ｂとの電流経路を通り極めて微弱な電流が流れる。電源電圧ＶＤＤは、磁気抵抗素子２ａと磁気抵抗素子２ｂとにより電圧分配され、磁気抵抗素子２ａに大部分の電圧が印加されている。このため、第１接点Ｎ１の電圧は、ＶＤＤとＶＤＤ−Ｖｔｈ−Ｐとの範囲内になっている（時刻ｔ＝ｔ０）。すなわち、不揮発ラッチ回路１の第１接点Ｎ１にデータ「１」（Ｈｉｇｈレベルの電圧）が記憶されている。高抵抗な磁気抵抗素子２ａと低抵抗な磁気抵抗素子２ｂとの抵抗比の設定により、当該電圧をその範囲内にすることができる。
【００４４】
次に、書込み回路５が、第１スイッチＴｒ１及び第２スイッチＴｒ２のゲートに書込み信号ＷＲＩＴＥを印加する（時刻ｔ＝ｔ１〜ｔ２）。それにより、第１スイッチＴｒ１及び第２スイッチＴｒ２がオンとなる。書込み回路５は、第１書き込み電流ＩＷ１を第２電流端子３２から第１電流端子３１に流す。この場合、＋ｚ方向のスピン偏極電子が、第１磁化固定領域１１から磁化反転領域１３に供給される。スピントルク効果により、磁壁ＤＷが駆動され、第１磁化固定領域１１側から第２磁化固定領域１２側に移動する。その結果、磁化反転領域１３の磁化方向が＋ｚ方向に反転し、磁化記録層１０は第２磁化状態ＭＳ２となる（図７の＜ＭＳ２＞）。それにより、磁気抵抗素子２ａにデータ「０」が記憶されて低抵抗となり、磁気抵抗素子２ｂにデータ「１」が記憶されて高抵抗となる。その結果、電圧分配により、磁気抵抗素子２ｂに大部分の電圧が印加される。そのため、第１接点Ｎ１の電圧は、ＧＮＤとＧＮＤ＋Ｖｔｈ−Ｎとの範囲内になる（時刻ｔ＝ｔ３）。すなわち、不揮発ラッチ回路１の第１接点Ｎ１にデータ「０」（Ｌｏｗレベルの電圧）が記憶される。これも、高抵抗な磁気抵抗素子２ａと低抵抗な磁気抵抗素子２ｂとの抵抗比の設定により、当該電圧をその範囲内にすることができる。
【００４５】
インバータ回路３は、第１接点Ｎ１の電圧は、入力信号として配線４を介してインバータに入力され、その第１接点Ｎ１の電圧に基づいて、所定の振幅を有するＨｉｇｈレベル信号（ＶＤＤ）又はＬｏｗレベル信号（ＧＮＤ）が出力信号として出力される。
【００４６】
なお、上記の例では、磁気抵抗素子２ａがデータ「１」の高抵抗、磁気抵抗素子２ｂがデータ「０」の低抵抗の状態（図６Ａ）から、磁気抵抗素子２ａがデータ「０」の低抵抗、磁気抵抗素子２ｂがデータ「１」の高抵抗の状態（図６Ｂ）への変換を示している。すなわち、不揮発ラッチ回路１において、第１接点Ｎ１に記憶されたデータ「１」かデータ「０」に書き換えられている。しかし、逆に、磁気抵抗素子２ａがデータ「０」の低抵抗、磁気抵抗素子２ｂがデータ「１」の高抵抗の状態（図６Ｂ）から、磁気抵抗素子２ａがデータ「１」の高抵抗、磁気抵抗素子２ｂがデータ「０」の低抵抗の状態（図６Ａ）への変換についても、同様に実施することができる。すなわち、不揮発ラッチ回路１において、第１接点Ｎ１に記憶されたデータ「０」をデータ「１」に書き換えることも、同様に実施することができる。その場合、書込み回路５による書込み電流の向きを逆にすれば良い。なお、上記の磁気抵抗素子への書き込み原理から、図６Ａの状態から同じ図６Ａの状態への上書き、及び、図６Ｂの状態から同じ図６Ｂの状態への上書きも同様に行うことが可能である。
【００４７】
本実施形態では、磁気抵抗素子のＭＲ比を高くすることにより、少ない数の磁気抵抗素子で、第１接点Ｎ１の出力電圧Ｖｏｕｔを、Ｖｏｕｔ＞ＶＤＤ−Ｖｔｈ−Ｐ、及び、Ｖｏｕｔ＜ＧＮＤ＋Ｖｔｈ−Ｎを満たすように設定することができる。それにより、次段のトランジスタを確実にオフにすることができ、トランジスタのリーク電流を著しく減少させることが可能となる。また、磁気抵抗素子の数を少なく抑えることができるので、不揮発ラッチ回路１の面積を削減することができる。
【００４８】
また、磁気抵抗素子の高抵抗での抵抗値を高くすることにより、磁気抵抗素子２ａ、２ｂを流れる電流を著しく小さくすることができる。その場合、第１電源（ＶＤＤ）と直列接続の磁気抵抗素子２ａ、２ｂと第２電源（ＧＮＤ）との経路に電流遮断用のスイッチを設ける必要がなくなるので、第１接点Ｎ１の設定データを常時出力することができる。その結果、図２におけるＤフリップフロップのようなラッチ回路が不要となり、不揮発ラッチ回路１の面積を削減することができる。
【００４９】
更に、図５Ａや図５Ｂに示される構成を採用することにより、磁気抵抗素子２ａ、２ｂをコンパクトに構成することができる。それにより、磁気抵抗素子２ａ、２ｂの占有する面積を削減することが可能となる。その結果、不揮発ラッチ回路１の面積を削減することができる。
【００５０】
［第２実施形態］
図９は、本発明の第２実施形態に係る不揮発ロジック回路の構成を示す回路ブロック図である。ここでは、不揮発ロジック回路の一つの形態として、データを不揮発に格納する不揮発ラッチ回路１ａについて説明する。不揮発ラッチ回路１ａは、磁気抵抗回路２と、インバータ回路３と、書込み回路５とを具備する。
【００５１】
本実施形態では、磁気抵抗回路２は、直列接続された四つの磁気抵抗素子２ａ、２ｂ、２ｃ、２ｄを有し、第１接点Ｎ１が磁気抵抗素子２ａと磁気抵抗素子２ｂとの間であって接地電圧ＧＮＤ側に寄っている点、及び第１電源が電源電圧ＶＢＯＯＴ（＞電源電圧ＶＤＤ）である点で第１実施形態と異なる。この場合において、例えば、磁気抵抗素子２ａと磁気抵抗素子２ｂとの間の第１接点Ｎ１に対して、第１電源側の磁気抵抗素子２ｂ〜２ｄ（第１磁気抵抗素子）は全て同じデータ「０」を記憶して低抵抗を有し、第２電源側の磁気抵抗素子２ａ（第２磁気抵抗素子）はデータ「１」を記憶して高抵抗を有している。この関係は、書込み回路５により設定可能であり、逆の関係とすることも可能である。
【００５２】
複数の磁気抵抗素子が第１電源（ＶＢＯＯＴ）と第２電源（ＧＮＤ）との電圧差を電圧分配することを考慮して、第１接点Ｎ１の電圧をインバータ回路３のｐ型トランジスタの閾値電圧よりも高く、及びｎ型トランジスタの閾値電圧よりも低くするように設定する。本実施形態では、高ＭＲ比の磁気抵抗素子を用いているので、少ない数の磁気抵抗素子（この図の例では４個）を用いてそれが容易に可能となる。
例えば、磁気抵抗素子２ａの抵抗をＲ０、磁気抵抗素子２ｂ〜２ｄの抵抗をＲ１とすると、第１接点Ｎ１からの出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝ＶＢＯＯＴ×Ｒ０／（３・Ｒ１＋Ｒ０）    （１’）
となる。したがって、第１接点Ｎ１に接続される次段のｐ型トランジスタの閾値電圧Ｖｔｈ−Ｐは、
Ｖｏｕｔ＞ＶＤＤ−Ｖｔｈ−Ｐ      （２）
を満たすように、磁気抵抗素子の抵抗Ｒ０、Ｒ１を設定する。一方、第１接点Ｎ１に接続される次段のｎ型トランジスタの閾値電圧Ｖｔｈ−Ｎは、
Ｖｏｕｔ＜ＧＮＤ＋Ｖｔｈ−Ｎ      （３）
を満たすように、磁気抵抗素子の抵抗Ｒ０、Ｒ１を設定する。このような磁気抵抗素子を用いることで、インバータ回路３の両トランジスタを確実にオフにすることができ、インバータ回路３でのリーク電流を極めて小さくすることができる。
【００５３】
磁気抵抗素子２ｂ〜２ｄがデータ「１」を記憶してＲ１が高抵抗を有し、磁気抵抗素子２ａがデータ「０」を記憶してＲ０が低抵抗を有している場合、電源電圧ＶＢＯＯＴはほとんど磁気抵抗素子２ｂ〜２ｄに分配されるので、第１接点Ｎ１の電圧は極めて接地電圧ＧＮＤに近くなる。したがって、第１接点Ｎ１の電圧をｎ型トランジスタの閾値電圧よりも低くすることができる。これにより、不揮発ラッチ回路１ａは、第１接点Ｎ１に、設定データ「０」を記憶することができる。
【００５４】
逆に、磁気抵抗素子２ｂ〜２ｄがデータ「０」を記憶して低抵抗を有し、磁気抵抗素子２ａがデータ「１」を記憶して高抵抗を有している場合、電源電圧ＶＢＯＯＴはほとんど磁気抵抗素子２ａに分配されるので、第１接点Ｎ１の電圧は極めて電源電圧ＶＤＤに近くなる。電源電圧ＶＢＯＯＴの大きさや、一つの磁気抵抗素子における高抵抗の値の大きさを調整することにより、第１接点Ｎ１の電圧を電源電圧ＶＤＤよりも高くすることが出来る。したがって、第１接点Ｎ１の電圧をｐ型トランジスタの閾値電圧よりもより高くすることができる。これにより、不揮発ラッチ回路１は、第１接点Ｎ１に、設定データ「１」を記憶することができる。
【００５５】
磁気抵抗回路２（複数の磁気抵抗素子）のその他の構成及び効果、及びインバータ回路３に関しては、第１実施形態と同様であるのでその説明を省略する。
【００５６】
書込み回路５は、第１接点Ｎ１の近傍（磁気抵抗素子の一部）を通過するように書き込み電流を供給すると共に、磁気抵抗素子２ｃと磁気抵抗素子２ｄとの間の第２接点Ｎ２の近傍（磁気抵抗素子の一部）を通過するように書き込み電流を供給する。書込み回路５は、第１接点Ｎ１の近傍に第１電流端子３１ａと第２電流端子３２ａとを備え、第２接点Ｎ２の近傍に第１電流端子３１ｂと第２電流端子３２ｂとを備える。書込み回路５は、第１スイッチＴｒ１ａを介して第１電流端子３１ａ及び第２電流端子３２ａのいずれか一方から第１接点Ｎ１の近傍に電圧ＷＤを印加する。同時に、第２スイッチＴｒ２を介して他方から第１接点Ｎ１の他の近傍に電圧／ＷＤを供給する。それにより、第１電流端子３１ａから第２電流端子３２ａへ、及び、第２電流端子３２ａから第１電流端子３１ａへのいずれかの向きで、磁気抵抗素子２ａ、２ｂの一部に書き込み電流が流れる。同様に、書込み回路５は、第１スイッチＴｒ１ｂを介して第１電流端子３１ｂ及び第２電流端子３２ｂのいずれか一方から第２接点Ｎ２の近傍に電圧ＷＤを印加する。同時に、第２スイッチＴｒ２ｂを介して他方から第２接点Ｎ２の他の近傍に電圧／ＷＤを供給する。それにより、第１電流端子３１ｂから第２電流端子３２ｂへ、及び、第２電流端子３２ｂから第１電流端子３１ｂへのいずれかの向きで、磁気抵抗素子２ｃ、２ｄの一部に書き込み電流が流れる。この図の例では、第１電流端子３１ａから第２電流端子３２ａ、及び第１電流端子３１ｂから第２電流端子３２ｂへ書き込み電流が流れる。詳細は後述する。第１スイッチＴｒ１ａ、Ｔｒ１ｂ及び第２スイッチＴｒ２ａ、Ｔｒ２ｂは、同一の書込み信号ＷＲＩＴＥによりオン又はオフされる。
【００５７】
図１０は、本発明の第２実施形態に係る不揮発ロジック回路における磁気抵抗素子の構成を示す断面図である。この図の例では、図１０の不揮発ラッチ回路１ａに用いられる、四つの磁気抵抗素子２ａ〜２ｄのうち、二つの磁気抵抗素子２ａ、２ｂ、及び、二つの磁気抵抗素子２ｃ、２ｄがそれぞれ組み合わされた構成を示している。図５Ａの場合と同様に、磁気抵抗素子２ａは、ピン層２１ａと、磁化反転領域１３ａと、バリア層２２ａとを備える。一方、磁気抵抗素子２ｂは、ピン層２１ｂと、磁化反転領域１３ａと、ピバリア層２２ｂとを備える。ここで、ピン層２１ａとバリア層２２ａと磁化反転領域１３ａ、及び、ピン層２１ｂとバリア層２２ｂと磁化反転領域１３ａ、はそれぞれ一つのＭＴＪ素子を構成している。同様に、磁気抵抗素子２ｃは、ピン層２１ｃと、磁化反転領域１３ｂと、バリア層２２ｃとを備える。一方、磁気抵抗素子２ｄは、ピン層２１ｄと、磁化反転領域１３ｂと、バリア層２２ｄとを備える。ここで、ピン層２１ｃとバリア層２２ｃと磁化反転領域１３ｂ、及び、ピン層２１ｄとバリア層２２ｄと磁化反転領域１３ｂ、はそれぞれ一つのＭＴＪ素子を構成している。
【００５８】
ピン層２１ａ〜ピン層２１ｄは、第１実施形態と同様に、垂直磁気異方性を有し、磁化の向きが固定された強磁性層であることが好ましい。ピン層２１ａ〜２１ｄの磁化の向きは、第１方向（例示：＋ｚ方向）及び第２方向（例示：−ｚ方向）のいずれか一方に固定されている。この図の例では、ピン層２１ａ、２１ｂ、２１ｃ、２１ｄは、それぞれ＋ｚ方向、−ｚ方向、−ｚ方向、−ｚ方向に固定されている。ピン層２１ａ〜２１ｄは、磁化を強固に固定するために、積層フェリ結合を有する複数の強磁性層から構成されていてもよいし（図示されず）、反強磁性層を隣接させてもよい（図示されず）。
【００５９】
また、二つの磁気抵抗素子２ａ、２ｂにおいて、磁化反転領域１３ａを含む磁化記録層１０ａは共通である。その共通である磁化記録層１０ａは第１実施形態（図５Ａ）の磁化記録層１０と同様である。ただし、図５Ａにおける第１磁化固定領域１１と第２磁化固定領域１２と磁化反転領域１３が、本図における第１磁化固定領域１１ａと第２磁化固定領域１２ａと磁化反転領域１３ａに対応する。一方、二つの磁気抵抗素子２ｃ、２ｄにおいて、磁化反転領域１３ｂを含む磁化記録層１０ｂは共通である。同様に、その共通である磁化記録層１０ｂは図５Ａの磁化記録層１０と同様である。ただし、図５Ａにおける第１磁化固定領域１１と第２磁化固定領域１２と磁化反転領域１３が、本図における第１磁化固定領域１１ｂと第２磁化固定領域１２ｂと磁化反転領域１３ｂに対応する。
【００６０】
磁化記録層１０ａの磁化反転領域１３ａに書き込み電流を流す第１電流端子３１ａ、第２電流端子３２ａは、それぞれ第１磁化固定領域１１ａ及び第２磁化固定領域１２ａに接続されている。書き込み回路５は、第１電流端子３１ａと第２電流端子３２ａとの間に書き込み電流を流すことにより、磁化反転領域１３ａの磁化の向きを反転させることができる。書き込み電流の向きは、磁化反転領域１３ａに設定する磁化の向きに応じて設定される。また、ピン層２１ｂはピン層２１ｃと、ピン層２１ａは接地電圧ＧＮＤとそれぞれ接続されている。配線４は、磁化反転領域１３ａに接続されている。第１接点Ｎ１は、配線４と磁化反転領域１３ａとの接続点に対応する。配線４は実質的には、磁化記録層１０ａのどこに接続されていてもよい。なお、配線４は、第１電流端子３１ａ、第２電流端子３２ａのいずれかの配線と共用することも可能である。
【００６１】
同様に、磁化記録層１０ｂの磁化反転領域１３ｂに書き込み電流を流す第１電流端子３１ｂ、第２電流端子３２ｂは、それぞれ第１磁化固定領域１１ｂ及び第２磁化固定領域１２ｂに接続されている。書き込み回路５は、第１電流端子３１ｂと第２電流端子３２ｂとの間に書き込み電流を流すことにより、磁化反転領域１３ｂの磁化の向きを反転させることができる。書き込み電流の向きは、磁化反転領域１３ｂに設定する磁化の向きに応じて設定される。また、ピン層２１ｄは電源電圧ＶＢＯＯＴと、ピン層２１ｃはピン層２１ｂとそれぞれ接続されている。
【００６２】
垂直磁気異方性を有するピン層２１ａ〜２１ｄ及び磁化記録層１０ａ、１０ｂの材料は、第１実施形態と同様であるのでその説明を省略する。
【００６３】
なお、図１０の例では、ピン層２１ａ〜２１ｄ及び磁化記録層１０ａ、１０ｂとして、垂直磁気異方性を有する強磁性層を用いているが、本発明はその例に限定されるものではない。第１実施形態における図５Ｂの場合と同様に、ピン層２１ａ〜２１ｄ及び磁化記録層１０ａ、１０ｂとして、面内磁気異方性を有する強磁性層を用いることも可能である。その場合、図５Ｂの場合と同様であるので、その説明を省略する。
【００６４】
本発明の実施形態に係る不揮発ロジック回路における磁気抵抗素子の状態、及び、磁化反転領域の磁化方向の反転方法については、磁気抵抗素子２ｃ、２ｄが、ピン層２１ｃ、２１ｄの磁化が同じ−ｚ方向に固定されているので、常に同じ抵抗値（高抵抗又は低抵抗）を示す他は、第１実施形態と同様である（６Ａと図６Ｂ、及び、図７）。従って、それら気抵抗素子の状態、及び、磁化反転領域の磁化方向の反転方法の説明を省略する。ただし、本実施形態では、磁気抵抗素子２ａ、２ｂ、２ｃ、２ｄに書き込まれるデータは、［「０」、「１」、「１」、「１」］又は［「１」、「０」、「０」、「０」］である。
【００６５】
次に、本発明の第２実施形態に係る不揮発ロジック回路としての不揮発ラッチ回路１ａの動作について説明する。図１１は、本発明の第２実施形態に係る不揮発ロジック回路の動作の一例を説明する波形図である。縦軸は電圧を示し、横軸は時刻を示す。“Ｎ１”は第１接点Ｎ１の電圧変化を示し、“ＷＲＩＴＥ”は第１スイッチＴｒ１ａ、Ｔｒ１ｂ及び第２スイッチＴｒ２ａ、Ｔｒ２ｂのゲートに入力される書込み信号ＷＲＩＴＥの電圧変化をそれぞれ示している。ただし、Ｖｔｈ−Ｐはインバータ回路３の入力側のｐ型トランジスタの閾値電圧を示し、Ｖｔｈ−Ｎは入力側のｎ型トランジスタの閾値をそれぞれ示している。
【００６６】
ここでは、不揮発ラッチ回路１ａにおいて、磁気抵抗素子２ａにデータ「１」が記憶されて高抵抗となり、磁気抵抗素子２ｂ〜２ｄにデータ「０」が記憶されて低抵抗となっている状態を考える。すなわち、このとき、磁化記録層１０ａ及び磁化記録層１０ｂの磁化状態は、第１磁化状態ＭＳ１である（図７の＜ＭＳ１＞）。電源電圧ＶＢＯＯＴと接地電圧ＧＮＤとの間には、極めて高抵抗な磁気抵抗素子２ａと低抵抗な磁気抵抗素子２ｂ〜２ｄ（直列接続）との電流経路を通り極めて微弱な電流が流れる。電源電圧ＶＢＯＯＴは、磁気抵抗素子２ａと磁気抵抗素子２ｂ〜２ｄとにより電圧分配され、磁気抵抗素子２ａに大部分の電圧が印加されている。第１接点Ｎ１の電圧は、ＶＢＯＯＴとＶＤＤ−Ｖｔｈ−Ｐとの範囲内になっている（時刻ｔ＝ｔ０）。すなわち、不揮発ラッチ回路１ａの第１接点Ｎ１にデータ「１」（Ｈｉｇｈレベルの電圧）が記憶されている。この図の例では、その電圧は、各磁気抵抗素子の低抵抗及び高抵抗の値（抵抗比）の設定値、及びＶＢＯＯＴの設定値により、電源電圧ＶＤＤよりも高くなるように設定することが出来る。
【００６７】
次に、書込み回路５が、第１スイッチＴｒ１ａ、Ｔｒ１ｂ及び第２スイッチＴｒ２ａ、Ｔｒ２ｂのゲートに書込み信号ＷＲＩＴＥを印加する（時刻ｔ＝ｔ１〜ｔ２）。それにより、第１スイッチＴｒ１ａ、Ｔｒ１ｂ及び第２スイッチＴｒ２ａ、Ｔｒ２ｂがオンとなる。書込み回路５は、第１書き込み電流ＩＷ１ａを第２電流端子３２ａから第１電流端子３１ａに流す。この場合、＋ｚ方向のスピン偏極電子が、第１磁化固定領域１１ａから磁化反転領域１３ａに供給される。スピントルク効果により、磁壁ＤＷが駆動され、第１磁化固定領域１１ａ側から第２磁化固定領域１２ａ側に移動する。その結果、磁化反転領域１３ａの磁化方向が＋ｚ方向に反転し、磁化記録層１０ａは第２磁化状態ＭＳ２（図７の＜ＭＳ２＞）となる。それにより、磁気抵抗素子２ａにデータ「０」が記憶されて低抵抗となり、磁気抵抗素子２ｂにデータ「１」が記憶されて高抵抗となる。それと同時に、書込み回路５は、第１書き込み電流ＩＷ１ｂを第２電流端子３２ｂから第１電流端子３１ｂに流す。この場合、＋ｚ方向のスピン偏極電子が、第１磁化固定領域１１ｂから磁化反転領域１３ｂに供給される。スピントルク効果により、磁壁ＤＷが駆動され、第１磁化固定領域１１ｂ側から第２磁化固定領域１２ｂ側に移動する。その結果、磁化反転領域１３ｂの磁化方向が＋ｚ方向に反転し、磁化記録層１０ｂは第２磁化状態ＭＳ２となる（図７の＜ＭＳ２＞）。それにより、磁気抵抗素子２ｃ、２ｄにデータ「１」が記憶されて高抵抗となる。その結果、電圧分配により、磁気抵抗素子２ｂ〜２ｄに大部分の電圧が印加される。そして、第１接点Ｎ１の電圧は、ＧＮＤとＧＮＤ＋Ｖｔｈ−Ｎとの範囲内になる（時刻ｔ＝ｔ３）。すなわち、不揮発ラッチ回路１の第１接点Ｎ１にデータ「０」（Ｌｏｗレベルの電圧）が記憶される。この場合も、その電圧は、各磁気抵抗素子の低抵抗及び高抵抗の値（抵抗比）の設定値、及びＶＢＯＯＴの設定値により、当該電圧をその範囲内にすることができる。
【００６８】
インバータ回路３は、第１接点Ｎ１の電圧としての入力信号を配線４を介して受信し、その第１接点Ｎ１の電圧に基づいて、所定の振幅を有するＨｉｇｈレベル信号（ＶＤＤ）又はＬｏｗレベル信号（ＧＮＤ）を出力信号として出力する。
【００６９】
なお、上記の例では、磁気抵抗素子２ａがデータ「１」の高抵抗、磁気抵抗素子２ｂ〜２ｄがデータ「０」の低抵抗の状態（第１状態）から、磁気抵抗素子２ａがデータ「０」の低抵抗、磁気抵抗素子２ｂ〜２ｄがデータ「１」の高抵抗の状態（第２状態）への変換を示している。すなわち、不揮発ラッチ回路１ａにおいて、第１接点Ｎ１に記憶されたデータ「１」かデータ「０」に書き換えられている。逆に、磁気抵抗素子２ａがデータ「０」の低抵抗、磁気抵抗素子２ｂ〜２ｄがデータ「１」の高抵抗の状態（第２状態）から、磁気抵抗素子２ａがデータ「１」の高抵抗、磁気抵抗素子２ｂ〜２ｄがデータ「０」の低抵抗の状態（第１状態）への変換についても、同様に実施することができる。すなわち、不揮発ラッチ回路１ａにおいて、第１接点Ｎ１に記憶されたデータ「０」をデータ「１」に書き換えることも、同様に実施することができる。その場合、書込み回路５による書込み電流の向きを逆にすれば良い。なお、上記の磁気抵抗素子への書き込み原理から、第１状態から同じ第１状態への上書き、及び、第２状態から同じ第２状態への上書きも同様に行うことが可能である。
【００７０】
また、図９の不揮発ラッチ回路１ａにおいて、第１接点Ｎ１をインバータ回路３に配線４を介して接続するのではなく、第２接点Ｎ２をインバータ回路３に配線４を介して接続しても良い。その場合、例えば、高電位側には電源電圧ＶＤＤを接続し、低電圧側にはマイナス側に電圧を高めた電源電圧ＧＢＯＯＴ（＜０）を接続する。そして、ピン層２１ａ〜ピン層２１ｃの磁化を同じ向きの＋ｚ方向に固定し、ピン層２１ｄの磁化をそれらと逆の向きの−ｚ方向に固定する。この場合にも、図９の場合と同様の動作を行うことが可能である。このように構成することにより、インバータ回路３の両トランジスタを確実にオフにすることができ、特に、ｎ型トランジスタをより確実にオフすることが出来る。その結果、インバータ回路３でのリーク電流（貫通電流）を更に極めて小さくすることができる。
【００７１】
また、図９の不揮発ラッチ回路１ａにおいて、磁気抵抗素子２ａと接地電圧ＧＮＤとの間に、図５Ａに示すような二つの磁気抵抗素子を追加し、更に、高電位側には電源電圧ＶＢＯＯＴ（＞ＶＤＤ）を接続し、低電圧側には電源電圧ＧＢＯＯＴ（＜０）を接続する構成としてもよい。その場合、新たに追加する二つの磁気抵抗素子のピン層はいずれも＋ｚ方向（磁気抵抗素子２ａと同じ）とする。これにより、インバータ回路３のｎ型、ｐ型いずれのトランジスタについてもより確実にオフすることが出来る。その結果、インバータ回路３でのリーク電流（貫通電流）を更に極めて小さくすることができる。
【００７２】
更に、第１実施形態及び第２実施形態において、磁気抵抗素子の高抵抗での抵抗値を極めて大きくした場合、高電位側から低電位側へのリーク電流を極めて小さくすることが出来る。従って、その場合、電源電圧ＶＤＤ又はＶＢＯＯＴと接地電圧ＧＮＤとの間にスイッチを設ける必要がなくなる。それにより、インバータ回路３を用いて第１接点Ｎ１の電圧をデータとしてラッチしなくても、そのデータを低消費電力で常時出力することが出来る。すなわち、ラッチ用のインバータ回路３を省略することが出来る。
【００７３】
本実施形態においても、第１実施形態と同様の効果を得ることが出来る。また、それに加えて、高電圧側の電源電圧をＶＢＯＯＴ（＞ＧＮＤ）とし、磁気抵抗素子２ｃ、２ｄを加えているので、設定データ「１」を格納した場合の第１接点Ｎ１の電圧を更に高くすることができる。それにより、次段のｐ型トランジスタのリーク電流を更に少なくすることができる。
【００７４】
［第３実施形態］
次に、本発明の第３実施形態に係る不揮発ロジック回路について説明する。図１２は、本発明の第３実施形態に係る不揮発ロジック回路を示す回路ブロック図である。ここでは、不揮発ロジック回路の他の一つの形態として、上記第１実施形態や第２実施形態に係る不揮発ラッチ回路１、１ａを用いたＬＵＴ回路４１について説明する。ＬＵＴ回路４１は、例えば図１ＢのようなＣＬＢに用いられるＬＵＴであり、複数の設定用ラッチ１−ｉ（ｉは１〜ｎの自然数、ｎは設定用ラッチの個数）と、スイッチ部８とを具備する。
【００７５】
設定用ラッチ１−ｉは、例えば、図４で示される不揮発ラッチ回路１や図９で示される不揮発ラッチ回路１ａである。予め設定された設定データ（「１」又は「０」）を格納している。具体的な構成及び動作については、上記各実施形態に記載の通りである。ここでは、四つの設定用ラッチ１−１〜１−４を用いている。本実施形態における不揮発ラッチ回路１（図４：第１実施形態）や不揮発ラッチ回路１ａ（図９：第２実施形態）を用いているので、各設定用ラッチ１−ｉの磁気抵抗素子２ａ、２ｂや磁気抵抗素子２ａ、２ｂ、２ｃ、２ｄを書き換えることにより、その設定データを容易に変更することが出来る。ただし、設定用ラッチ１−ｉの数ｎは、この例に限定されるものではない。
【００７６】
スイッチ部８は、入力データに基づいて複数のスイッチをオン／オフする。そのオン／オフの組み合わせに基づいて、複数の設定用ラッチ１−ｉに格納されたデータの一つを選択して出力する。この図の例では、スイッチ部８は、複数のスイッチとして、ｐ型のトランジスタＴｒ３，Ｔｒ４，ｎ型のトランジスタＴｒ５〜Ｔｒ８を備える。トランジスタＴｒ３、Ｔｒ６には入力データＡが、トランジスタＴｒ４，Ｔｒ８には入力データ／Ａが、トランジスタＴｒ５には入力データＢが、トランジスタＴｒ７には入力データ／Ｂが、それぞれそれらのゲートに入力される。スイッチ部８は、その入力データＡ、／Ａ、Ｂ、／Ｂに基づいて、複数のトランジスタＴｒ３〜Ｔｒ８をオン／オフして、四つの設定用ラッチ１−１〜１−４に格納されたデータの一つを選択して、出力データＸとして出力する。ただし、スイッチ部８のスイッチの種類及び数は、この例に限定されるものではない。例えば、トランジスタを全てｎ型としてインバータなどを導入してスイッチ部８を同様に構成することが出来る。
【００７７】
次に、本発明の第３実施形態に係る不揮発ロジック回路としてのＬＵＴ回路の動作について説明する。ここでは、図１２に示される構成のＬＵＴ回路４１について説明する。入力データ（Ａ、／Ａ、Ｂ、／Ｂ）として、入力データ（０、１、０、１）が入力された場合、トランジスタＴｒ３，Ｔｒ８，Ｔｒ７がオン、トランジスタＴｒ４、Ｔｒ５，Ｔｒ６がオフになる。その結果、これらトランジスタＴｒ３〜Ｔｒ８のオン／オフの組み合わせにより、設定ラッチ１−４に格納されたデータが出力データＸとなる。入力データ（１、０、０、１）が入力された場合、トランジスタＴｒ６，Ｔｒ４，Ｔｒ７がオン、トランジスタＴｒ３，Ｔｒ８、Ｔｒ５がオフになる。その結果、これらトランジスタのオン／オフの組み合わせにより、設定ラッチ１−３に格納されたデータが出力データＸとなる。入力データ（０、１、１、０）が入力された場合、トランジスタＴｒ３，Ｔｒ８，Ｔｒ５がオン、トランジスタＴｒ６、Ｔｒ４，Ｔｒ７がオフになる。その結果、これらトランジスタのオン／オフの組み合わせにより、設定ラッチ１−１に格納されたデータが出力データＸとなる。入力データ（１、０、１、０）が入力された場合、トランジスタＴｒ６，Ｔｒ４，Ｔｒ５がオン、トランジスタＴｒ３、Ｔｒ８，Ｔｒ７がオフになる。その結果、これらトランジスタのオン／オフの組み合わせにより、設定ラッチ１−２に格納されたデータが出力データＸとなる。
【００７８】
第１実施形態又は第２実施形態で説明された不揮発ラッチ回路を設定用ラッチとして用いているので、小面積のＬＵＴ回路を実現することができる。なお、ここでは、２入力のＬＵＴ回路について説明したが、本発明は更に多入力のＬＵＴ回路に対しても同様に適用可能である。
【００７９】
［第４実施形態］
次に、本発明の第４の実施形態に係る不揮発ロジック回路について説明する。図１３は、本発明の第４の実施形態に係る不揮発ロジック回路を示す回路ブロック図である。ここでは、不揮発ロジック回路の他の一つの形態として、上記第１実施形態や第２実施形態に係る不揮発ラッチ回路１、１ａを用いたセレクタ回路４２について説明する。セレクタ回路４２は、例えば図１ＢのようなＣＬＢに用いられるセレクタであり、複数の設定用ラッチ１−ｊ（ｊは１〜ｍの自然数、ｍは設定用ラッチの個数）と、スイッチ部９とを具備する。
【００８０】
設定用ラッチ１−ｊは、例えば、図４で示される不揮発ラッチ回路１や図９で示される不揮発ラッチ回路１ａである。予め設定された設定データ（「１」又は「０」）を格納している。具体的な構成及び動作については、上記各実施形態に記載の通りである。ここでは、二つの設定用ラッチ１−１〜１−２を用いている。本実施形態における不揮発ラッチ回路１、１ａを用いているので、各設定用ラッチ１−ｊの磁気抵抗素子２ａ、２ｂ（図４：第１実施形態）や磁気抵抗素子２ａ、２ｂ、２ｃ、２ｄ（図９：第２実施形態）を書き換えることにより、その設定データを容易に変更することが出来る。ただし、設定用ラッチ１−ｊの数ｍは、この例に限定されるものではない。
【００８１】
スイッチ部９は、設定データに基づいて複数のスイッチをオン／オフする。そのオン／オフの組み合わせに基づいて、複数の入力データの一つを選択して出力する。この図の例では、スイッチ部９は、複数のスイッチとして、ｎ型のトランジスタＴｒ９，Ｔｒ１０を備える。トランジスタＴｒ９のゲートには設定用ラッチ１−１が、トランジスタＴｒ１０のゲートには設定用ラッチ１−２がそれぞれ接続されている。そして、スイッチ部８は、それら設定用ラッチ１−１、１−２の設定データに基づいて、複数のトランジスタＴｒ９、Ｔｒ１０をオン／オフして、二つの入力データＸ、Ｙの一つを選択して、出力データＡとして出力する。ただし、スイッチ部９のスイッチの種類及び数は、この例に限定されるものではない。
【００８２】
次に、本発明の第４実施形態に係る不揮発ロジック回路としてのセレクタ回路の動作について説明する。ここでは、図１３で示す構成のセレクタ回路４２について説明する。ここで、設定用ラッチ１−１が設定データとして「１」を、設定用ラッチ１−２が設定データとして「０」をそれぞれ格納している場合を考える。この場合、設定用ラッチ１−１、１−２の設定データにより、トランジスタＴｒ９がオン、トランジスタＴｒ１０がオフである。このとき、入力データ（Ｘ、Ｙ）として、入力データ（１、０）又は（１、１）が入力された場合、これらトランジスタＴｒ９、Ｔｒ１０のオン／オフの組み合わせにより、入力データＸ＝１が出力データＡとなる。入力データ（０、１）又は（０、０）が入力された場合、これらトランジスタＴｒ９、Ｔｒ１０のオン／オフの組み合わせにより、入力データＸ＝０が出力データＡとなる。
【００８３】
ただし、スイッチ部９の設定用ラッチ１−１、１−２の設定データの組み合わせは、この例に限定されるものではない。すなわち、設定用ラッチ１−１、１−２の設定データは、（１、０）だけでなく、（０、１）、（１、１）、（０、０）のいずれであってもよい。
【００８４】
第１実施形態又は第２実施形態で説明された不揮発ラッチ回路を設定用ラッチとして用いているので、小面積のセレクタ回路を実現することができる。なお、ここでは、２入力のセレクタ回路について説明したが、本発明は更に多入力のセレクタ回路に対しても同様に適用可能である。
【００８５】
［第５の実施形態］
次に、本発明の第５の実施形態に係る不揮発ロジック回路について説明する。図１４は、本発明の第５実施形態に係る不揮発ロジック回路を示す回路ブロック図である。この不揮発ロジック回路としてのセレクタ回路４３は、第４の実施形態（図１３）に示すセレクタ回路４２と基本的に同じである。すなわち、セレクタ回路４３は、例えば図１ＢのようなＣＬＢに用いられるセレクタであり、設定用ラッチ１−ｊと、スイッチ部９とを具備する。この図の例では、設定用ラッチ１−ｊとして用いる不揮発ロジック回路は、インバータ回路３を有していない。
【００８６】
設定用ラッチ１−ｊは、図９の不揮発ラッチ回路１ａにおいて、第１接点Ｎ１に配線４を接続するのではなく、第２接点Ｎ２に配線４を接続する。磁気抵抗回路２の高電位側には電源電圧ＶＤＤを接続し、低電圧側にはマイナス側に電圧を高めた電源電圧ＧＢＯＯＴ（＜０）を接続する。そして、ピン層２１ａ〜ピン層２１ｃの磁化を同じ向きの＋ｚ方向に固定し、ピン層２１ｄの磁化をそれらと逆の向きの−ｚ方向に固定する。このように構成することにより、配線４にゲートを接続されたｎ型トランジスタをより確実にオフすることが出来る。その結果、そのｎ型トランジスタのリーク電流を著しく小さくすることができる。なお、この図において、設定用ラッチ１−ｊにおける書込み回路５については、その記載を省略している。
【００８７】
複数の磁気抵抗素子が第１電源（ＶＤＤ）と第２電源（ＧＢＯＯＴ）との電圧差を電圧分配することを考慮して、第２接点Ｎ２の電圧をスイッチ部９のｎ型トランジスタの閾値電圧よりも低くするように設定する。本実施形態では、高ＭＲ比の磁気抵抗素子を用いているので、少ない数の磁気抵抗素子（この図の例では４個）を用いてそれが容易に可能となる。
例えば、磁気抵抗素子２ａ〜２ｃの抵抗をＲ０、磁気抵抗素子２ｄの抵抗をＲ１とすると、第１接点Ｎ１からの出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝（ＶＤＤ−ＧＢＯＯＴ）×３・Ｒ０／（３・Ｒ０＋Ｒ１）＋ＧＢＯＯＴ  （１’’）
となる。したがって、第２接点Ｎ２に接続される次段のｎ型トランジスタの閾値電圧Ｖｔｈ−Ｎは、
Ｖｏｕｔ＜ＧＮＤ＋Ｖｔｈ−Ｎ      （３）
を満たすように、磁気抵抗素子の抵抗Ｒ０、Ｒ１を設定する。一方、第２接点Ｎ２の次段にｐ型トランジスタが接続される場合には、閾値電圧Ｖｔｈ−Ｐは、
Ｖｏｕｔ＞ＶＤＤ−Ｖｔｈ−Ｐ      （２）
を満たすように、磁気抵抗素子の抵抗Ｒ０、Ｒ１を設定することが好ましい。このような磁気抵抗素子を用いることで、スイッチ部９のｎ型トランジスタＴｒ９、Ｔｒ１０を確実にオフにすることができ、トランジスタＴｒ９、Ｔｒ１０でのリーク電流を極めて小さくすることができる。
【００８８】
この図の例では、磁気抵抗素子２ａ〜２ｃがデータ「０」を記憶してＲ０が低抵抗を有し、磁気抵抗素子２ｄがデータ「１」を記憶してＲ１が高抵抗を有している場合、電源電圧（ＶＤＤ−ＧＢＯＯＴ）はほとんど磁気抵抗素子２ｄに分配されるので、第２接点Ｎ２の電圧は極めて接地電圧ＧＮＤに近くなる。したがって、第２接点Ｎ２の電圧をｎ型トランジスタの閾値電圧よりも低くし、この場合には更に接地電圧ＧＮＤよりも低くすることができる。これにより、設定用ラッチ１−ｊ（不揮発ラッチ回路）は、第２接点Ｎ２に、設定データ「０」を記憶することができる。
【００８９】
本実施形態の設定用ラッチ１−ｊ（不揮発ラッチ回路）は、インバータ回路３を用いていない。すなわち、配線４の先をｎ型トランジスタであるスイッチ部９のトランジスタＴｒ９、Ｔｒ１０に直接接続している。これは、第２接点Ｎ２の電圧を接地電圧ＧＮＤよりも低くすることができるので、インバータ回路３で電圧振幅の調整を行う必要がないからである。
【００９０】
同様に考えると、スイッチ部９のトランジスタＴｒ９、Ｔｒ１０がｐ型トランジスタであって、図９の不揮発ラッチ回路１ａを用いる場合、その不揮発ラッチ回路１ａにおけるインバータ回路３を省略することが出来る。これは、第１接点Ｎ１の電圧を電源電圧ＶＤＤよりも高くすることができるので、インバータ回路３で電圧振幅の調整を行う必要がなくなるからである。
【００９１】
設定用ラッチ１−ｊに関するその他の構成、及びスイッチ部９については、第４の実施形態と同様であるのでその説明を省略する。
【００９２】
次に、本発明の第５の実施形態に係る不揮発ロジック回路としてのセレクタ回路の動作について説明する。まず、設定用ラッチ１−１、１−２の動作について説明する。ただし、設定用ラッチ１−１、１−２の動作は基本的に同じなので、設定用ラッチ１−１の動作について説明する。
【００９３】
図１５は、本発明の第５の実施形態に係る不揮発ロジック回路の動作の一例を説明する波形図である。縦軸は電圧を示し、横軸は時刻を示す。“Ｎ１”は第１接点Ｎ１の電圧変化を示し、“ＷＲＩＴＥ”は第１スイッチＴｒ１ａ、Ｔｒ１ｂ及び第２スイッチＴｒ２ａ、Ｔｒ２ｂのゲートに入力される書込み信号ＷＲＩＴＥの電圧変化をそれぞれ示している。ただし、Ｖｔｈ−Ｐは配線４の先の次段のｐ型トランジスタの閾値電圧を示し、Ｖｔｈ−Ｎは配線４の先の次段のｎ型トランジスタの閾値をそれぞれ示している。
【００９４】
ここでは、設定用ラッチ１−１（不揮発ロジック回路１ａの変形）において、磁気抵抗素子２ａ〜２ｃにデータ「１」が記憶されて高抵抗となり、磁気抵抗素子２ｄにデータ「０」が記憶されて低抵抗となっている状態を考える。すなわち、このとき、磁化記録層１０ａ及び磁化記録層１０ｂの磁化状態は、第１磁化状態ＭＳ１である（図７の＜ＭＳ１＞）。電源電圧ＶＤＤと電源電圧ＧＢＯＯＴとの間には、極めて高抵抗な磁気抵抗素子２ａ〜２ｃと低抵抗な磁気抵抗素子２ｄ（直列接続）との電流経路を通り極めて微弱な電流が流れる。電源電圧ＶＤＤと電源電圧ＧＢＯＯＴとの差の電圧は、磁気抵抗素子２ａ〜２ｃと磁気抵抗素子２ｄとにより電圧分配され、磁気抵抗素子２ａ〜２ｃに大部分の電圧が印加されている。そして、第２接点Ｎ２の電圧は、ＶＤＤとＶＤＤ−Ｖｔｈ−Ｐとの範囲内になっている（時刻ｔ＝ｔ０）。すなわち、設定用ラッチ１−１の第２接点Ｎ２にデータ「１」（Ｈｉｇｈレベルの電圧）が記憶されている。この図の例では、その電圧は、各磁気抵抗素子の低抵抗及び高抵抗の値（抵抗比）の設定値、及びＧＢＯＯＴの設定値により、当該範囲内になるように設定することが出来る。
【００９５】
次に、書込み回路５が、第１スイッチＴｒ１ａ、Ｔｒ１ｂ及び第２スイッチＴｒ２ａ、Ｔｒ２ｂのゲートに書込み信号ＷＲＩＴＥを印加する（時刻ｔ＝ｔ１〜ｔ２）。それにより、第１スイッチＴｒ１ａ、Ｔｒ１ｂ及び第２スイッチＴｒ２ａ、Ｔｒ２ｂがオンとなる。書込み回路５は、第１書き込み電流ＩＷ１ａを第２電流端子３２ａから第１電流端子３１ａに流す。この場合、＋ｚ方向のスピン偏極電子が、第１磁化固定領域１１ａから磁化反転領域１３ａに供給される。スピントルク効果により、磁壁ＤＷが駆動され、第１磁化固定領域１１ａ側から第２磁化固定領域１２ａ側に移動する。その結果、磁化反転領域１３ａの磁化方向が＋ｚ方向に反転し、磁化記録層１０ａは第２磁化状態ＭＳ２となる（図７の＜ＭＳ２＞）。それにより、磁気抵抗素子２ａ、２ｂにデータ「０」が記憶されて低抵抗となる。それと同時に、書込み回路５は、第１書き込み電流ＩＷ１ｂを第２電流端子３２ｂから第１電流端子３１ｂに流す。この場合、＋ｚ方向のスピン偏極電子が、第１磁化固定領域１１ｂから磁化反転領域１３ｂに供給される。スピントルク効果により、磁壁ＤＷが駆動され、第１磁化固定領域１１ｂ側から第２磁化固定領域１２ｂ側に移動する。その結果、磁化反転領域１３ｂの磁化方向が＋ｚ方向に反転し、磁化記録層１０ｂは第２磁化状態ＭＳ２となる（図７の＜ＭＳ２＞）。それにより、磁気抵抗素子２ｃにデータ「０」が記憶されて低抵抗となり、磁気抵抗素子２ｄにデータ「１」が記憶されて高抵抗となる。その結果、電圧分配により、磁気抵抗素子２ｄに大部分の電圧が印加される。そして、第２接点Ｎ２の電圧は、ＧＢＯＯＴとＧＮＤ＋Ｖｔｈ−Ｎとの範囲内になる（時刻ｔ＝ｔ３）。すなわち、設定用ラッチ１−１の第２接点Ｎ２にデータ「０」（Ｌｏｗレベルの電圧）が記憶される。この場合も、その電圧は、各磁気抵抗素子の低抵抗及び高抵抗の値（抵抗比）の設定値、及びＧＢＯＯＴの設定値により、当該電圧をその範囲内に、特に、ＧＢＯＯＴとＧＮＤとの範囲内にすることができる。
【００９６】
以上のようにして、設定ラッチ１−１、１−２の設定データを書き込む（変更する）ことができる。
なお、上記の例では、磁気抵抗素子２ａ〜２ｃがデータ「１」の高抵抗、磁気抵抗素子２ｄがデータ「０」の低抵抗の状態（第１状態）から、磁気抵抗素子２ａ〜２ｃがデータ「０」の低抵抗、磁気抵抗素子２ｄがデータ「１」の高抵抗の状態（第２状態）への変換を示している。すなわち、設定ラッチにおいて、第２接点Ｎ２に記憶されたデータ「１」かデータ「０」に書き換えられている。しかし、既述のようにデータを逆に書き込む変換（設定ラッチの第２接点Ｎ２に記憶されたデータ「０」をデータ「１」へ書き換え）や、データを上書きすることについても同様に可能である。
【００９７】
設定ラッチ１−１、１−２の設定データに対応した、スイッチ部９の動作については、第４実施形態の通りであるので、その説明を省略する。
【００９８】
第１実施形態又は第２実施形態で説明された不揮発ラッチ回路とほぼ同じ設定用ラッチを用いているので、小面積のセレクタ回路を実現することができる。なお、ここでは、２入力のセレクタ回路について説明したが、本発明は更に多入力のセレクタ回路に対しても同様に適用可能である。
【００９９】
［第６実施形態］
次に、本発明の第６実施形態に係る不揮発ロジック回路について説明する。図１６は、本発明の第６実施形態に係る不揮発ロジック回路を示す回路図である。この不揮発ロジック回路としてのＬＵＴ回路４４は、第１実施形態（図４）に示す複数の不揮発ラッチ回路からの複数の出力をＮＡＮＤ演算して出力する回路である。ただし、不揮発ラッチ回路に関し、高圧側電源を入力データの論理に対応してオン／オフする点で、第１実施形態の不揮発ラッチ回路１と異なる。このＬＵＴ回路４４は、例えば図１ＢのようなＣＬＢに用いられるＬＵＴ回路であり、設定用ラッチ１−ｋ（ｋは１〜ｑの自然数、ｑは設定用ラッチの個数）と、ＮＡＮＤ回路７とを具備する。
【０１００】
設定用ラッチ１−ｋは、不揮発ラッチ回路１と、電源回路５０を備えている。
不揮発ラッチ回路１は、第１実施形態（図４）の不揮発ラッチ回路１である。ただし、本実施形態は、その不揮発ラッチ回路１に限定されるものではなく、第２実施形態〜第５実施形態に説明された不揮発ラッチ回路又は設定用ラッチのいずれかを用いることも可能である。
【０１０１】
電源回路５０は、電源電圧ＶＤＤの代わりに、磁気抵抗素子２ｂの高電圧側に、入力データに対応した信号（Ｈｉｇｈレベル又はＬｏｗレベル）を供給する。電源回路５０は、ＮＡＮＤ回路５１とインバータ回路５２とを含む。ＮＡＮＤ回路５１は、複数の入力データの数に対応した入力数を有し、それら入力データを論理演算した結果を出力する。この図の例では、二つの入力データ（例示：Ａ，Ｂ）に対して、ＮＡＮＤ演算して、その結果を出力する。インバータ回路５２は、ＮＡＮＤ回路５２からの出力を反転させる。したがって、電源回路５０としてＡＮＤ回路を用いることも可能である。なお、この図において、設定用ラッチ１−ｋにおける書込み回路５については、その記載を省略している。
【０１０２】
各設定用ラッチ１−ｋへ供給される入力データは、相互に異なるものにする。この図の例では、設定用ラッチとして、四つの設定用ラッチ１−１〜１−４を用い、各電源回路５０は２入力のＮＡＮＤ回路５１が用いられている。そして、設定用ラッチ１−１の入力データは（Ａ、Ｂ）、設定用ラッチ１−２の入力データは（／Ａ、Ｂ）、設定用ラッチ１−３の入力データは（Ａ、／Ｂ）、設定用ラッチ１−４の入力データは（／Ａ、／Ｂ）である。
【０１０３】
各設定用ラッチ１−ｋにおけるその他の構成は、第１実施形態の不揮発ラッチ回路１（図４）と同様であるのでその説明を省略する。
【０１０４】
ＮＡＮＤ回路７は、各設定用ラッチ１−ｋの出力の少なくとも一つがＨｉｇｈレベルの場合、Ｈｉｇｈレベルの出力データＸを出力する。また、各設定用ラッチ１−ｋの出力のいずれもＨｉｇｈレベルの場合、Ｌｏｗレベルの出力データＸを出力する。ＮＡＮＤ回路７は、所望の出力データＸを出力可能とするように、他の論理演算を行う論理演算回路であってもよい。
【０１０５】
次に、本発明の第６実施形態に係る不揮発ロジック回路としてのＬＵＴ回路の動作について説明する。ここでは、図１６で示す構成のＬＵＴ回路４４について説明する。
【０１０６】
設定用ラッチ１−１〜１−４は、第１実施形態における不揮発ラッチ回路の動作により、磁気抵抗素子２ａ、２ｂに所定の設定データを予め書き込まれている。ここでは、設定用ラッチ１−１、１−２において、磁気抵抗素子２ａにデータ「０」が記憶されて低抵抗、磁気抵抗素子２ｂにデータ「１」が記憶されて高抵抗とする。また、設定用ラッチ１−３、１−４において、磁気抵抗素子２ａにデータ「１」が記憶されて高抵抗、磁気抵抗素子２ｂにデータ「０」が記憶されて低抵抗とする。なお、これらの設定データは一例であり、既述のように他の設定データに変更可能である。
【０１０７】
ここで、入力データ（Ａ、Ｂ）が（０、０）の場合を考える。
設定用ラッチ１−１（の電源回路５０）には、入力データ（Ａ、Ｂ）＝（０、０）が入力され、電源回路５０の出力は「０」となる。したがって、第１接点Ｎ１の電圧はＬｏｗレベルになるので、インバータ回路３の出力は「１」となる。
そのとき、設定用ラッチ１−２（の電源回路５０）には、入力データ（／Ａ、Ｂ）＝（１、０）が入力され、電源回路５０の出力は「０」となる。したがって、第１接点Ｎ１の電圧はＬｏｗレベルになるので、インバータ回路３の出力は「１」となる。
そのとき、設定用ラッチ１−３（の電源回路５０）には、入力データ（Ａ、／Ｂ）＝（０、１）が入力され、電源回路５０の出力は「０」となる。したがって、第１接点Ｎ１の電圧はＬｏｗレベルになるので、インバータ回路３の出力は「１」となる。
そのとき、設定用ラッチ１−４（の電源回路５０）には、入力データ（／Ａ、／Ｂ）＝（１、１）が入力され、電源回路５０の出力は「１」となる。このとき、磁気抵抗素子２ａにデータ「１」が記憶されて高抵抗、磁気抵抗素子２ｂにデータ「０」が記憶されて低抵抗なので、第１接点Ｎ１の電圧はＨｉｇｈレベルになる。それにより、インバータ回路３の出力は「０」となる。
ＮＡＮＤ回路７は、設定用ラッチ１−１〜１−４より、「１」、「１」、「１」、「０」を入力される。そして、そのＮＡＮＤ演算した結果である「１」を出力データＸとして出力する。
【０１０８】
同様にすれば、入力データ（Ａ、Ｂ）が（１、０）の場合、設定用ラッチ１−１〜１−４より、「１」、「１」、「０」、「１」が出力される。それにより、ＮＡＮＤ回路７は、そのＮＡＮＤ演算した結果である「１」を出力データＸとして出力する。
【０１０９】
同様にすれば、入力データ（Ａ、Ｂ）が（０、１）の場合、設定用ラッチ１−１〜１−４より、「１」、「１」、「１」、「１」が出力される。それにより、ＮＡＮＤ回路７は、そのＮＡＮＤ演算した結果である「０」を出力データＸとして出力する。
【０１１０】
同様にすれば、入力データ（Ａ、Ｂ）が（１、１）の場合、設定用ラッチ１−１〜１−４より、「１」、「１」、「１」、「１」が出力される。それにより、ＮＡＮＤ回路７は、そのＮＡＮＤ演算した結果である「０」を出力データＸとして出力する。
【０１１１】
上記のＬＵＴ回路４４の動作の例では、設定用ラッチ１−１、１−２において、磁気抵抗素子２ａがデータ「０」の低抵抗、磁気抵抗素子２ｂがデータ「１」の高抵抗であり、設定用ラッチ１−３、１−４において、磁気抵抗素子２ａがデータ「１」の高抵抗、磁気抵抗素子２ｂがデータ「０」の低抵抗の場合を説明した。すなわち、設定用ラッチ１−１、１−２、１−３、１−４のそれぞれについて、磁気抵抗素子２ａ、２ｂの設定データが［（０、１）、（０、１）、（１、０）、（１、０）］の場合である。ただし、設定用ラッチ１−１〜１−４における各磁気抵抗素子を他の設定データに変更した場合にも、同様に実施することができる。
【０１１２】
ここで、設定用ラッチ１−１、１−２、１−３、１−４における磁気抵抗素子２ａ、２ｂの他の設定データは、例えば［（０、１）、（０、１）、（０、１）、（０、１）］の組や、［（０、１）、（０、１）、（０、１）、（１、０）］の組や、［（０、１）、（０、１）、（１、０）、（０、１）］の組や、［（０、１）、（１、０）、（０、１）、（０、１）］の組や、［（１、０）、（０、１）、（０、１）、（０、１）］の組や、［（０、１）、（０、１）、（１、０）、（１、０）］の組や、［（０、１）、（１、０）、（０、１）、（１、０）］の組や、［（１、０）、（０、１）、（０、１）、（１、０）］の組や、［（１、０）、（０、１）、（１、０）、（０、１）］の組や、［（１、０）、（１、０）、（０、１）、（０、１）］の組や、［（１、０）、（１、０）、（１、０）、（０、１）］の組や、［（１、０）、（１、０）、（０、１）、（１、０）］の組や、［（１、０）、（０、１）、（１、０）、（１、０）］の組や、［（０、１）、（１、０）、（１、０）、（１、０）］の組や、［（１、０）、（１、０）、（１、０）、（１、０）］の組である。
【０１１３】
第１実施形態又は第２実施形態で説明された不揮発ラッチ回路とほぼ同じ設定用ラッチを用いているので、小面積のＬＵＴ回路を実現することができる。なお、ここでは、２入力のＬＵＴ回路について説明したが、本発明は更に多入力のセレクタ回路に対しても同様に適用可能である。
【０１１４】
なお、上記不揮発ラッチ回路や不揮発ラッチ回路を用いたセレクタ回路やＬＵＴ回路は、不揮発ロジック回路と見ることができる。
【０１１５】
本発明は上記各実施形態に限定されず、本発明の技術思想の範囲内において、各実施形態は適宜変形又は変更され得ることは明らかである。また、各実施形態に用いられる技術は、技術的矛盾の発生しない限り互いに利用することが可能である。
【０１１６】
本出願は、２００９年１月２８日に出願された日本国特許出願２００９−０１７１７８を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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