(57)【要約】  ワイドバンドギャップ半導体からなる基板２およびドリフト層３ａと、ドリフト層内に設けられたｐ型のウェル４ａおよび第１のｎ型不純物領域５と、第１のｎ型不純物領域５と電気的に接続されたソース電極５と、ウェル４ａと隣接するユニットセルＵのウェル４ａとの間に設けられた第２のｎ型不純物領域３０と、第２のｎ型不純物領域、ウェル４ａ、および第１のｎ型不純物領域の各々少なくとも一部の上に設けられたゲート絶縁膜７ｂと、ゲート絶縁膜上に設けられたゲート電極８と、ドリフト層中であって、第２のｎ型不純物領域に隣接し、かつ、ユニットセルの頂点を含む位置に形成され、不純物濃度がドリフト層より高く、かつ、第２のｎ型不純物領域よりも低い第３のｎ型不純物領域３１とを備える。
2010021146.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一次元に配置された複数のユニットセルを含む半導体装置であって、各ユニットセルは、
ワイドバンドギャップ半導体により構成される基板と、
前記基板上に形成され、前記ワイドバンドギャップ半導体により構成されるｎ型のドリフト層と、
前記ドリフト層内に設けられたｐ型のウェルと、
前記ウェル内に設けられた第１のｎ型不純物領域と、
前記第１のｎ型不純物領域と電気的に接続されたソース電極と、
前記ドリフト層中であって、前記ウェルと、隣接するユニットセルのウェルとの間に設けられた、不純物濃度が前記ドリフト層よりも高い第２のｎ型不純物領域と、
前記第２のｎ型不純物領域の少なくとも一部の上、前記ウェルの少なくとも一部の上、および前記第１のｎ型不純物領域の少なくとも一部の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ドリフト層中であって、前記第２のｎ型不純物領域に隣接し、かつ、前記ドリフト層の表面から厚さ方向に前記ドリフト層を見た場合の前記ユニットセルの頂点を含む位置に形成された第３のｎ型不純物領域であって、不純物濃度が前記第２のｎ型不純物領域よりも低い第３のｎ型不純物領域と、
を備えた半導体装置。
【請求項２】
前記各ユニットセルは、前記基板の前記ドリフト層が形成された面と反対側の裏面に設けられたドレイン電極をさらに有し、
前記ドレイン電極に高耐圧を保持できる極性で電圧を印加し、前記第２のｎ型不純物領域が完全に空乏化する前に前記第３のｎ型不純物領域が空乏化するように、前記第３のｎ型不純物領域の不純物濃度が設定されている請求項１に記載の半導体装置。
【請求項３】
前記ウェルと隣接するユニットセルのウェルとの最小間隔をａとした場合、前記第３のｎ型不純物領域は前記ウェルの外周からａ／２を超える距離に位置している請求項１に記載の半導体装置。
【請求項４】
前記ユニットセルが、二次元に配列されている請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記ドリフト層の表面から厚さ方向に前記ドリフト層を見た場合、前記各ユニットセルは四角形状を有しており、千鳥状に配置されている請求項４に記載の半導体装置。
【請求項６】
前記ドリフト層の表面から厚さ方向に前記ドリフト層を見た場合、前記各ユニットセルは四角形状を有しており、格子状に配置されている請求項４に記載の半導体装置。
【請求項７】
前記ドリフト層の表面から厚さ方向に前記ドリフト層を見た場合、前記各ユニットセルは六角形状を有しており、各ユニットセルは隣接する３つのユニットセルの頂点が重なるように配置されている請求項４に記載の半導体装置。
【請求項８】
前記第２のｎ型不純物領域は、前記ドリフト層の表面から厚さ方向に前記ドリフト層を見た場合に、各ユニットセルのウェルを規定する外周と前記各ユニットセルに隣接するユニットセルのウェルを規定する外周とが互いに略平行になっている部分の間にのみ、前記ウェルと接するように設けられ、前記第３のｎ型不純物領域は、各ユニットセルのウェル間において、前記第２のｎ型不純物領域以外の領域を埋めるように設けられている請求項５に記載の半導体装置。
【請求項９】
各ユニットセルは、前記第２のｎ型不純物領域の少なくとも一部の上、前記ウェルの少なくとも一部の上、および前記第１のｎ型不純物領域の少なくとも一部の上であって、前記ゲート絶縁膜の下方に設けられたチャネル層をさらに備える請求項１から８のいずれかに記載の半導体装置。
【請求項１０】
前記ワイドバンドギャップ半導体はＳｉＣである請求項１から９のいずれかに記載の半導体装置。
【請求項１１】
前記第３のｎ型不純物領域の不純物濃度は１×１０17ｃｍ-3より小さい請求項１から１０のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、シリコンカーバイド（ＳｉＣ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）に関する。
【背景技術】
【０００２】
縦型ＳｉＣパワーＭＯＳＦＥＴは、縦型Ｓｉパワーデバイスよりも耐圧に優れ、大電流で駆動が可能なデバイスとして期待されている。図７を参照しながら従来の縦型ＳｉＣパワーＭＯＳＦＥＴの構造を説明する。図７は、従来の縦型ＳｉＣパワーＭＯＳＦＥＴ１００の一方向（ｘ方向）における断面を模式的に示している。ＳｉＣパワーＭＯＳＦＥＴ１００は図７の紙面と垂直な方向（ｙ方向）にも同じ構造を有しており、一点鎖線で挟まれる構造を有するユニットセルＵがｘ方向およびｙ方向に２次元に配列されている。【０００３】
各ユニットセルＵは、ＳｉＣ半導体基板１０２とＳｉＣ半導体基板１０２上に設けられたｎ型のドリフト層１０３とを備えている。ドリフト層１０３内には、表面１０３ｓから内部に向かってＰ型のウェル１０４ａが設けられている。ウェル１０４ａ内において、さらにｎ型のソース領域１０５およびＰ型のコンタクト領域１０４ｂが設けられている。ソース領域１０５およびコンタクト領域１０４ｂはドリフト層１０３の表面１０３ｓに設けられたソース電極１０６とオーミック接合されている。ドリフト層１０３の表面１０３ｓに露出したウェル１０４ａおよびウェル１０４ａが設けられていないドリフト層１０３の表面を覆うようにゲート絶縁膜１０７ａが設けられており、ゲート絶縁膜１０７ａ上にゲート電極１０８が設けられている。ＳｉＣ半導体基板１０２のドリフト層１０３が設けられていない側の表面にはドレイン電極１０１が設けられ、半導体基板１０２とオーミック接合されている。【０００４】
縦型ＳｉＣパワーＭＯＳＦＥＴ１００のユニットセルＵにおいて、ゲート電極１０８に電圧を印加すると、ゲート電極１０８の下方に位置するウェル１０４ａのゲート絶縁膜１０７ａとの界面近傍にチャネルとなる反転層が形成される。このため、破線で示すように、ソース電極１０６から注入される電子は、ウェル１０４ａ内の反転層を通ってドリフト層１０３をその厚さ方向に移動し、ＳｉＣ半導体基板１０２を通ってドレイン電極１０１へ到達する。このため、ゲート電極１０８に印加する電圧に応じて、ドレイン電極１０１とソース電極１０６との間を流れる電流を制御することができる。【０００５】
前述したようにユニットセルＵは紙面と垂直なｙ方向にも同じ構造を有している。このため、ドリフト層１０３の表面１０３ｓから見ると、ウェル１０４ａは矩形形状を有している。図８はＳｉＣパワーＭＯＳＦＥＴ１００における、ユニットセルＵの配置を模式的に示す斜視図である。分かり易さのため、隣接ユニットセルＵとの間に間隙を設けて示している。また、図８において各ユニットセルＵのウェル１０４ａのみを示している。電子の流れを破線矢印で示している。【０００６】
図７を参照して説明したように、ＳｉＣパワーＭＯＳＦＥＴ１００の各ユニットセルＵにおいて、電子は、隣接するユニットセルＵとの境界近傍をドリフト層１０３の表面１０３ｓからＳｉＣ半導体基板１０２の厚さ方向へ移動する。したがって、縦型ＳｉＣパワーＭＯＳＦＥＴ１００全体としては、ウェル１０４ａの間を電子がドリフト層１０３やＳｉＣ半導体基板１０２の厚さ方向に移動することになる。このように、ソース電極１０６とドレイン電極１０１がドリフト層１０３やＳｉＣ半導体基板１０２の厚さ方向に隔てて設けられ、厚さ方向にキャリアである電子が移動するため、「縦型」と呼ばれる。【０００７】
縦型ＳｉＣパワーＭＯＳＦＥＴ１００のユニットセルＵにおいて、チャネルは矩形を有するウェル１０４ａの外周近傍に形成される。このため、ドリフト層１０３の表面１０３ｓにおいてウェル１０４を規定する４辺の長さの和がゲート幅になる。このような構造の縦型ＳｉＣパワーＭＯＳＦＥＴ１００では、ユニットセルＵが小さいほど、総ゲート幅は長くなる。【０００８】
図９に示すように、ユニットセルＵ１の一辺がＷであるとすると、ゲート幅は４Ｗとなる。一方、一辺がＷ／２のユニットセルＵ２を考えると、ユニットセルＵ１と同じ面積でユニットセルＵ２を４つ形成することができ、各ユニットセルＵ２のゲート幅は２Ｗであるため、総ゲート幅は８Ｗとなる。したがって、ユニットセルを小さくすることによって、単位面積あたりの電流量、つまり電流密度を高めることができる。【０００９】
こうした理由から、縦型ＳｉＣパワーＭＯＳＦＥＴではユニットセルをできるだけ小さくすることが試みられている。ただし、図７に示すように、ウェル１０４ａ内には、ソース領域１０５やコンタクト領域１０４ｂを形成する必要があるため、これらの領域の形成精度を維持するためにウェル１０４ａをあまり小さくすることはできない。このため、ウェル１０４ａ間の距離Ｌを短くすることが縦型ＳｉＣパワーＭＯＳＦＥＴでは重要な課題になっている。【００１０】
一方、縦型ＳｉＣパワーＭＯＳＦＥＴを大電流で駆動させるためには、オン抵抗を低減することも重要である。縦型ＳｉＣパワーＭＯＳＦＥＴのオン抵抗は、ソース接触抵抗、ソースシート抵抗、チャネル抵抗、ＪＦＥＴ抵抗、ドリフト抵抗、基板抵抗およびドレイン接触抵抗の和で構成される。これらの抵抗の中でも、チャネル抵抗およびＪＦＥＴ抵抗を効果的に低下させることが鍵となる。【００１１】
チャネル抵抗とは、ゲート絶縁膜１０７ａの下方に形成されるチャネルの抵抗のことである。ＳｉＣ−ＭＯＳＦＥＴに関する技術においては、ＳｉＣ材料および製造プロセスに起因する理由からチャネル移動度が低くチャネル抵抗が大きいという課題があった。ところが近年の酸化膜形成技術の進展により、４Ｈ−ＳｉＣの（０００１）面上でもチャネル移動度が３０〜６０ｃｍ2／Ｖｓ程度は実現できるようになった。このため、本願発明者が検討したところ、ユニットセルサイズが１０μｍ以下のＳｉＣパワーＭＯＳＦＥＴでは、チャネル長を１μｍ以下に設定すれば、チャネル抵抗が１．５〜２ｍΩｃｍ2程度まで低減できることが確認できた。【００１２】
ＪＦＥＴ抵抗とは、縦型ＳｉＣパワーＭＯＳＦＥＴの場合、図７に示すように、ソースからドレインへ移動する電子の通路であるドリフト層１０３の隣接するウェル１０４ａに挟まれたＪＦＥＴ領域１１１の抵抗をいう。Ｐ型のウェル１０４ａとｎ型のドリフト層１０３との接合によって空乏層１１０が形成され、電流経路が狭くなるため、ＪＦＥＴ領域１１１の抵抗は高くなる。【００１３】
ドリフト層１０３の不純物濃度が一般的な５×１０15ｃｍ-3程度である場合、ＭＯＳＦＥＴがＯＮの状態であるときに、空乏層１１０が広がり、ＪＦＥＴ領域１１１を移動する電子の通路をピンチオフしないように、間隔Ｌを３μｍ以上に設定する必要がある。また、この場合でもＪＦＥＴ抵抗は比較的高くなってしまう。【００１４】
このため、ユニットセルＵが大きくなり、チャネル密度が低減する。これにより、ＳｉＣパワーＭＯＳＦＥＴ全体のチャネル抵抗が増大してしまう。さらに、ソースコンタクト占有率が減少してしまい、ソースコンタクト抵抗が増大するとい課題も生じる。このため、ＳｉＣパワーＭＯＳＦＥＴのオン抵抗を効果的に低減することは困難となる。【００１５】
このような課題を解決するために、特許文献１は、ＪＦＥＴ領域１１１のキャリア濃度を１×１０16ｃｍ-3から５×１０17ｃｍ-3程度に高め、空乏層が広がるのを抑制する技術を開示している。特許文献１は、ＪＦＥＴ領域１１１における濃度が、ドリフト層の他の領域の濃度と異なっていても、特にＪＦＥＴ領域１１１における濃度がドリフト層の他の領域の濃度よりも高ければ、ＳｉＣパワーＭＯＳＦＥＴとしてのオン特性改善の効果が得られると記載している。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特表２００６−５１１９６１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
ＪＦＥＴ領域１１１の不純物濃度を高くし、ウェル１０４ａ間の距離Ｌを短くすれば、ユニットセルのサイズを小さくでき、チャネル抵抗をさらに低減することが可能となる。したがって、距離Ｌは短いほどＳｉＣパワーＭＯＳＦＥＴのオン抵抗の低減化には有利である。半導体のキャリア濃度の上限および半導体製造プロセス上の許容誤差を考慮する必要はあるが、原理的には距離Ｌは限りなく０μｍに近く設定することができる。【００１８】
しかし、本願発明者がＪＦＥＴ領域１１１の濃度を高め、距離Ｌを短くしたデバイスを作製し、種々の検討を行ったところ、オン状態ではＪＦＥＴ抵抗が低減するのが確認できたが、オフ状態、つまり、ドレイン電極に高電圧が印加された状況下で、ドレインリーク電流の増大、ソースドレイン耐圧の低下および高ドレイン電界に起因するゲート絶縁膜のリークの増加もしくは破壊が新たな課題として生じることが分かった。【００１９】
本発明は、このような従来技術の課題を解決し、ユニットセルを小さくしても、オン抵抗が低く、また、オフ状態の信頼性を確保することのできる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明の半導体装置は、少なくとも一次元に配置された複数のユニットセルを含む半導体装置であって、各ユニットセルは、ワイドバンドギャップ半導体により構成される基板と、前記基板上に形成され、前記ワイドバンドギャップ半導体により構成されるｎ型のドリフト層と、前記ドリフト層内に設けられたｐ型のウェルと、前記ウェル内に設けられた第１のｎ型不純物領域と、前記第１のｎ型不純物領域と電気的に接続されたソース電極と、前記ドリフト層中であって、前記ウェルと、隣接するユニットセルのウェルとの間に設けられた、不純物濃度が前記ドリフト層よりも高い第２のｎ型不純物領域と、前記第２のｎ型不純物領域の少なくとも一部の上、前記ウェルの少なくとも一部の上、および前記第１のｎ型不純物領域の少なくとも一部の上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ドリフト層中であって、前記第２のｎ型不純物領域に隣接し、かつ、前記ドリフト層の表面から厚さ方向に前記ドリフト層を見た場合の前記ユニットセルの頂点を含む位置に形成された第３のｎ型不純物領域であって、不純物濃度が前記第２のｎ型不純物領域よりも低い第３のｎ型不純物領域とを備える。【００２１】
ある好ましい実施形態において、各ユニットセルは、前記基板の前記ドリフト層が形成された面と反対側の裏面に設けられたドレイン電極をさらに有し、前記ドレイン電極に高耐圧を保持できる極性で電圧を印加し、前記第２のｎ型不純物領域が完全に空乏化する前に前記第３のｎ型不純物領域が空乏化するように、前記第３のｎ型不純物領域の不純物濃度が設定されている。【００２２】
ある好ましい実施形態において、前記ウェルと隣接するユニットセルのウェルとの最小間隔をａとした場合、前記第３のｎ型不純物領域は前記ウェルの外周からａ／２を超える距離に位置している。【００２３】
ある好ましい実施形態において、前記ユニットセルが、二次元に配列されている。【００２４】
ある好ましい実施形態において、前記ドリフト層の表面から厚さ方向に前記ドリフト層を見た場合、前記各ユニットセルは四角形状を有しており、千鳥状に配置されている。【００２５】
ある好ましい実施形態において、前記ドリフト層の表面から厚さ方向に前記ドリフト層を見た場合、前記各ユニットセルは四角形状を有しており、格子状に配置されている。【００２６】
ある好ましい実施形態において、前記ドリフト層の表面から厚さ方向に前記ドリフト層を見た場合、前記各ユニットセルは六角形状を有しており、各ユニットセルは隣接する３つのユニットセルの頂点が重なるように配置されている。【００２７】
ある好ましい実施形態において、前記第２のｎ型不純物領域は、前記ドリフト層の表面から厚さ方向に前記ドリフト層を見た場合に、各ユニットセルのウェルを規定する外周と前記各ユニットセルに隣接するユニットセルのウェルを規定する外周とが互いに略平行になっている部分の間にのみ、前記ウェルと接するように設けられ、前記第３のｎ型不純物領域は、各ユニットセルのウェル間において、前記第２のｎ型不純物領域以外の領域を埋めるように設けられている。【００２８】
ある好ましい実施形態において、各ユニットセルは、前記第２のｎ型不純物領域の少なくとも一部の上、前記ウェルの少なくとも一部の上、および前記第１のｎ型不純物領域の少なくとも一部の上であって、前記ゲート絶縁膜の下方に設けられたチャネル層をさらに備える。【００２９】
ある好ましい実施形態において、前記ワイドバンドギャップ半導体はＳｉＣである。【００３０】
ある好ましい実施形態において、前記第３のｎ型不純物領域の不純物濃度は１×１０17ｃｍ-3より小さい。
【発明の効果】
【００３１】
本発明によれば、ウェル間に設けられた第２のｎ型不純物領域よりも不純物濃度が低く、ユニットセルの頂点を含む位置に設けられた第３のｎ型不純物領域によって、半導体装置がオフ状態にあり、ドレイン電極が高電位にある場合において、ユニットセルの頂点付近における電界が緩和され、ドレインリークを抑制し、個々の半導体装置の耐圧のバラつきを抑制することができる。また、ユニットセルの頂点において、ゲート絶縁膜に印加される電界の強度も小さくなるため、ゲート絶縁膜の破壊等が抑制され、ゲート絶縁膜の信頼性を高めることができる。【００３２】
また、オン状態にある場合には、第３のｎ型不純物領域にも電流が流れるため、ウェル間のＪＦＥＴ抵抗を低減する効果が損なわれることなく、半導体装置のオン抵抗を低減することができる。このため、ウェル間の距離を短くして、ユニットセルのサイズを小さくすることが可能であり、大電流で駆動する半導体装置を実現することができる。
【図面の簡単な説明】
【００３３】
【図１】本発明によるＳｉＣパワーＭＯＳＦＥＴの第１の実施形態を示す平面図である。
【図２Ａ】図１におけるＡ−Ａ’断面図である。
【図２Ｂ】図１におけるＱ−Ｑ’断面図である。
【図３】第１の実施形態のＳｉＣパワーＭＯＳＦＥＴのユニットセルの頂点近傍の構造を拡大して示す模式図である。
【図４】本発明によるＳｉＣパワーＭＯＳＦＥＴの第２の実施形態を示す平面図である。
【図５】本発明によるＳｉＣパワーＭＯＳＦＥＴの第３の実施形態を示す平面図である。
【図６】本発明によるＳｉＣパワーＭＯＳＦＥＴの第４の実施形態を示す平面図である。
【図７】従来のＳｉＣパワーＭＯＳＦＥＴの構造を示す断面図である。
【図８】従来のＳｉＣパワーＭＯＳＦＥＴのユニットセルの配列を示す模式図である。
【図９】従来のＳｉＣパワーＭＯＳＦＥＴの構造を示す平面図である。
【図１０】ウェル間距離およびＪＦＥＴ領域における不純物濃度とゲート絶縁膜に印加される電界強度との関係を示すグラフである。
【図１１】従来のＳｉＣパワーＭＯＳＦＥＴの構造を示す平面図である。
【発明を実施するための形態】
【００３４】
本願発明者は、従来のＳｉＣパワーＭＯＳＦＥＴにおいて、ＪＦＥＴ領域の濃度を高め、ウェル間の距離を短くすると、オフ状態において、ドレインリーク電流が増大し、ソースドレイン耐圧の低下し、ゲート絶縁膜のリークの増加や破壊が生じる原因について詳細に検討した。その結果、これらの原因は共通していることが分かった。以下、詳細に原因を説明する。
【００３５】
図７に示すように、ＳｉＣパワーＭＯＳＦＥＴ１００がオフ状態にあるとき、ゲート電極１０８とドレイン電極１０１間には大きな電位差が生じている。このときＪＦＥＴ領域１１１内には空乏層１１０が形成されるため、空乏層１１０以外の領域に、ゲート電極１０８とドレイン電極１０１との電位差による電界が集中する。より具体的には、ＪＦＥＴ領域１１１内の、隣接する２つのウェル１０４ａからの距離がほぼ等しい点Ｒは、ウェル１０４ａとドリフト層１０３との界面から最も離れているため、空乏層１１０が形成されにくい。このため、ＪＦＥＴ領域１１１内の点Ｒの位置において、オフ状態における電界が集中する。
【００３６】
ＪＦＥＴ領域１１１の不純物濃度を高めると、オン抵抗を低減することができるが、添加された不純物はオフ状態においてもＪＦＥＴ領域１１１の抵抗を下げ、ゲート絶縁膜に印加される電圧を高める。また、ウェル間１０４ａの距離Ｌが長くなると、ＪＦＥＴ領域１１１の中央付近にまで空乏層が延びにくくなるため、オフ状態における点Ｒの位置での電圧が高くなる。図１０は、点Ｒにおけるウェル間１０４ａの距離ＬおよびＪＦＥＴ領域の濃度ｎjと、オフ状態において、ゲート絶縁膜１０７ａに印加される電界強度との関係を示すグラフである。図１０から明らかなように、距離Ｌが長くなるほど、また、ＪＦＥＴ領域の濃度ｎjが高くなるほど、ゲート絶縁膜に印加される電界強度は強くなる。したがって、点Ｒにおける最大電界強度がゲート絶縁膜の信頼性を保障する上で問題がない範囲で、ユニットセル内各要素サイズおよび不純物濃度が決定される。
【００３７】
図１１は、ドリフト層１０３の表面（上面）から厚さ方向にドリフト層１０３から見たユニットセルＵの配置を示している。図１１では、ユニットセルが千鳥状に配置されている。この場合、ＪＦＥＴ領域１１１の不純物濃度を一様に高くすると、オフ状態で、ゲート絶縁膜に最も高い電界が印加されるのは、点Ｒの位置ではなく、点Ｓにおいてである。これは、ユニットセルＵのドリフト層１０３の表面から見た形状が多角形である場合、多角形の頂点の位置においてウェル１０４ａまでの距離が最も長くなり、上述した理由から電界強度が最も高くなるからである。
【００３８】
ＳｉＣパワーＭＯＳＦＥＴがオフ動作時に、ＳｉＣ結晶中のＰＮ接合に印加され得る電界の最大値の目安は２ＭＶ／ｃｍ程度である。ところがこの時にゲート絶縁膜に印加される電界は３ＭＶ／ｃｍ程度になってしまう。特にユニットセルの頂点においてはこの設計値を超えてしまうので、長期信頼性を考慮するとこのような設計は好ましくない。このような課題は電界の最大値が一桁程度小さいＳｉパワーＭＯＳＦＥＴでは起こらなかった課題である。
【００３９】
本願発明者が詳細に検討したところ、上述した理由から、ＪＦＥＴ領域１１１の不純物濃度が一様であるとして、図１１の点Ｓにおけるゲート絶縁膜に印加される電界強度が信頼性の条件を満たすＪＦＥＴ領域１１１の不純物濃度を求めたところ、特許文献１で示される不純物濃度よりもＪＦＥＴ領域１１１の不純物濃度を低くする必要があることが分かった。また、このときの濃度では、本来のＪＦＥＴ抵抗低減効果は薄れてしまうことがわかった。また、このとき、オン抵抗を小さくするためには、ウェル１０４ａ間の距離Ｌを長くする必要があり、ユニットセルの縮小およびＳｉＣパワーＭＯＳＦＥＴの電流密度の向上も困難となることが分かった。
【００４０】
本願発明者はこのような検討に基づき、以下において詳細に説明する新規な構造のＳｉＣパワーＭＯＳＦＥＴを発明するに至った。
【００４１】
（第１の実施の形態）
以下に、本発明による半導体装置の第１の実施形態を説明する。図１は、第１の実施形態であるＳｉＣパワーＭＯＳＦＥＴ５１の構造を示す平面図であり、以下において詳細に説明するようにドリフト層３ａの表面（上面）から厚さ方向に見たドリフト層３ａの構造を示している。ＳｉＣパワーＭＯＳＦＥＴ５１は、複数のユニットセルＵを含む。ユニットセルＵは本実施形態では、ドリフト層３ａ側から見て四角形状を有しており四角形状が千鳥状に配置されている。より具体的にはｙ方向へのユニットセルＵの配置が１／２周期シフトしている。図１では、ユニットセルＵは７つ示されている。ドリフト層３ａの表面側から見て各ユニットセルＵが四角形状を有している場合、ユニットセル間に隙間を設けることなく格子状にユニットセルを配列させることができ、ユニットセルの密度を高くすることができる。
【００４２】
なお、ユニットセルは同じ構造を有する最小の構造単位である。また、ユニットセルが格子状に配置されている場合、ドリフト層３ａの表面から見た各ユニットセルの形状は、各ユニットセルの中心と隣接する複数のユニットセルの中心とをそれぞれ結ぶ線分の中点をそれぞれ通り、かつ、その線分にそれぞれ垂直な複数の直線に囲まれる領域で規定される。図１１に示すように、ユニットセルが千鳥状に配列される場合のユニットセルは、格子状に配置されたユニットセルをシフトさせたものと考える。
【００４３】
このように規定されるユニットセルの形状は、ユニットセルのレイアウトから定まる幾何学的なものであるため、実際のＳｉＣパワーＭＯＳＦＥＴ５１において、ドリフト層３ａの表面にユニットセルの形状を規定する境界や頂点に具体的な構造物が存在するわけではない。しかし、ユニットセルの形状を規定する境界や頂点の位置は上述した定義によって一義的に定めることができる。
【００４４】
図２Ａおよび図２Ｂはユニットセルの断面構造を示しており、図２Ａは図１におけるＡ−Ａ’断面を示し、図２ＢはＱ−Ｑ’断面を示している。
【００４５】
以下、ユニットセルＵの構造を詳細に説明する。ユニットセルＵは、主としてワイドバンドギャップ半導体により構成される基板２と、基板２上に形成され、主としてワイドバンドギャップ半導体により構成されるドリフト層３ａとを備える。基板２およびドリフト層３ａにはそれぞれ不純物が含まれていてもよい。本願明細書においてワイドバンドギャップ半導体とは、ＳｉＣ、ＧａＮ、ダイヤモンド、ＢＮまたはＧａＡｓ等の半導体を言う。本実施形態では、基板２は、たとえば、１×１０18ｃｍ-3以上のｎ型不純物（窒素、リン、砒素など）を含む低抵抗のＳｉＣ基板である。また、ドリフト層３ａは、１×１０15ｃｍ-3〜１×１０16ｃｍ-3程度のｎ型不純物（たとえば窒素）がドープされたＳｉＣ半導体層である。本実施形態では、ドリフト層３ａと基板２との間に１０17ｃｍ-3〜１０18ｃｍ-3程度のｎ型不純物がドープされているバッファ層３ｂが設けられている。ドリフト層３ａおよびバッファ層３ｂは、たとえば、基板２上にＣＶＤ法などによってエピタキシャル成長させることにより形成することができる。
【００４６】
ドリフト層３ａの一部に、その表面から内部に向かうようにｐ型のウェル４ａが設けられている。ウェル４ａは、たとえば、５×１０17ｃｍ-3〜１×１０19ｃｍ-3のｐ型不純物がドープされている。
【００４７】
また、ウェル４ａの一部に、ｐ+型のコンタクト領域４ｂと第１のｎ型不純物領域であるソース領域５が形成されている。コンタクト領域４ｂおよびソース領域５はウェル４ａの表面から内部に向かって形成されている。ｐ+型のコンタクト領域４ｂには、約５×１０19ｃｍ-3のｐ型不純物がドープされており、ソース領域５には、１×１０19ｃｍ-3〜１×１０20ｃｍ-3のｎ型不純物がドープされている。
【００４８】
ドリフト層３ａ中であって、ウェル４ａと、隣接するユニットセルＵのウェル４ａとの間に第２のｎ型不純物領域であるＪＦＥＴ領域３０が設けられている。ＪＦＥＴ領域３０の不純物濃度は、ドリフト層３ａの不純物濃度よりも高い。具体的には、ＪＦＥＴ領域３０は、ｎ型の不純物がたとえば、１×１０16ｃｍ-3〜５×１０17ｃｍ-3ドープされている。さらに、図１および図２Ｂに示すように、ドリフト層３ａ中であって、ＪＦＥＴ領域３０に隣接し、かつ、ドリフト層３ａの表面から見た場合にユニットセルＵの頂点を含む位置に第３のｎ型不純物領域である低濃度不純物領域３１が設けられている。上述したように、ＳｉＣパワーＭＯＳＦＥＴ５１のユニットセルＵに頂点を示す具体的な構造があるわけではない。しかし、ユニットセルＵのレイアウトから頂点の位置は一義的に定まり、その頂点の位置を含むように低濃度不純物領域３１が設けられている。
【００４９】
低濃度不純物領域３１はウェル４ａと同程度の深さか、ウェル４ａより１０％程度深く形成されていることが好ましい。一般的にイオン注入法によってウェルを形成する際の深さ方向のバラツキはマージンを含め５％程度である。したがって、低濃度不純物領域３１をウェル４ａより１０％程度深く設計すれば、確実にウェル４ａと同程度以上の深さを有する低濃度不純物領域３１を形成することができる。低濃度不純物領域３１は、ｎ型不純物がたとえば、１×１０16ｃｍ-3程度にドープされている。以下において詳細に説明するように、低濃度不純物領域３１の不純物濃度は、ＪＦＥＴ領域３０よりも低いことが好ましい。ただし、低濃度不純物領域３１の不純物濃度は、ドリフト層３ａの不純物濃度との関係において特に制限はなく、ドリフト層３ａの不純物濃度よりも高くてもよいし、低くてもよい。あるいは、低濃度不純物領域３１の不純物濃度とドリフト層３ａの不純物濃度とは同程度であってもよい。
【００５０】
ウェル４ａ、コンタクト領域４ｂ、ソース領域５、ＪＦＥＴ領域３０および低濃度不純物領域３１は、たとえば、イオン注入によってドリフト層３ａ内に形成される。
【００５１】
本実施形態では、低抵抗なチャネルを実現するため、各ユニットセルはＪＦＥＴ領域３０の少なくとも一部の上、ウェル４ａの少なくとも一部の上、およびソース領域５の少なくとも一部の上にｎ型不純物が１×１０15ｃｍ-3〜１×１０16ｃｍ-3程度ドープされたチャネル層７ｂを備える。チャネル層７ｂはＳｉＣからなり、たとえばＣＶＤ法によるエピタキシャル成長によって形成される。厚さは５０ｎｍ〜２００ｎｍ程度であり、このときゲート電圧の閾値は３Ｖ〜６Ｖである。閾値を制御するために、チャネル層７ｂと接するウェル４ａの表面にイオン注入をおこなってもよい。ただし、チャネル層７ｂは必ずしも必須ではなく、通常のＭＯＳＦＥＴと同様、ウェル４ａ表面近傍に形成される反転層によるチャネルを備えていてもよい。
【００５２】
チャネル層７ｂ上、あるいは、ＪＦＥＴ領域３０の少なくとも一部の上、ウェル４ａの少なくとも一部の上、およびソース領域５の少なくとも一部の上にゲート絶縁膜７ａが設けられている。また、ゲート絶縁膜７ａ上にはゲート電極６が設けられている。ゲート絶縁膜７ａは、たとえば酸化シリコンからなり、酸化シリコンを堆積してパターニングしてもよいし、ドリフト層３ａやチャネル層７ｂの表面を熱酸化し、パターニングしてもよい。ゲート電極６はたとえばポリシリコンからなる。
【００５３】
ソース領域５およびコンタクト領域４ｂと電気的に接合されるようにソース電極６が設けられている。また、基板２のドリフト層３ａが設けられていない側の面にはドレイン電極１が設けられている。ソース電極６およびドレイン電極１は、たとえば、Ｎｉ合金からなり、熱処理によって、ソース領域５およびコンタクト領域４ｂ、ならびに基板２とオーミック接触している。
【００５４】
ゲート電極８を覆うように層間絶縁膜９が設けられ、層間絶縁膜９にはソース電極６が露出するようにコンタクトが形成されている。ソース電極６はソース配線１０に電気的に接続されている。ソース配線１０には他のユニットセルのソース電極９も接続される。
【００５５】
ＳｉＣパワーＭＯＳＦＥＴ５１の主要な特徴の１つは低濃度不純物領域３１を備えている点にあるが、低濃度不純物領域３１は上述したように、たとえば、イオン注入によって形成することができる。具体的には、ドリフト層３ａを形成した後、ウェル４ａ、コンタクト領域４ｂ、ソース領域５およびＪＦＥＴ領域３０の形成と同様にして、低濃度不純物領域３１を規定するマスクをドリフト層３ａの表面に形成し、イオン注入を行うことによって形成することができる。その他の構造は、従来と同様の半導体装置製造技術を用いて作製することができる。
【００５６】
あるいは、イオン注入によって、ドリフト層３ａ中にウェル４ａ、コンタクト領域４ｂおよびソース領域５を形成し、その後、ドリフト層３ａのウェル４ａ以外の領域の一部にＪＦＥＴ領域３０を形成することによって、残りの部分、つまり、ウェル４ａおよびＪＦＥＴ領域３０以外の領域を低濃度不純物領域３１としてもよい。この場合、低濃度不純物領域３１の不純物濃度はドリフト層３ａの不純物濃度と一致する。
【００５７】
ＳｉＣパワーＭＯＳＦＥＴ５１の各ユニットセルにおいて、ソース電極６とドレイン電極１との間に所定の電圧が印加された状態で、ゲート電極８に閾値電圧以上のバイアス電圧が印加されると、ソース配線１０およびソース電極６からソース領域５を経てチャネル層７ｂに電子が注入され、チャネル層７ｂからＪＦＥＴ領域３０、ドリフト領域３ａおよび基板２を経てドレイン電極１まで電子が移動する。このようにしてＳｉＣパワーＭＯＳＦＥＴ５１の各ユニットセルがオン状態となる。なお、図１などには示していないが、各ユニットセルのゲート電極８およびドレイン電極１は他のユニットセルのゲート電極８およびドレイン電極１と連続している。このため、ＳｉＣパワーＭＯＳＦＥＴ５１の各ユニットセルは同時に動作する。
【００５８】
次に低濃度不純物領域３１を詳細に説明する。従来のＳｉＣパワーＭＯＳＦＥＴでは、ウェル間のＪＦＥＴ領域は全て均一濃度で不純物がドープされていたが、本実施形態のＳｉＣパワーＭＯＳＦＥＴ５１では、ＪＦＥＴ領域３０よりも不純物濃度の低い低濃度不純物領域３１がドリフト層３ａ中であって、ＪＦＥＴ領域３０に隣接し、かつ、ドリフト層３ａの表面から見てユニットセルＵの頂点を含む位置に設けられている。
【００５９】
低濃度不純物領域３１の不純物濃度はウェル４ａおよびＪＦＥＴ領域３０の不純物濃度とウェル４ａ間の距離に基づいて定められる。具体的には、ウェル４ａの濃度は５×１０17ｃｍ-3〜２×１０18ｃｍ-3が一般的である。この濃度範囲に設定することにより、オフ状態において、ドレイン電極１に正の高電圧を印加した時、つまり、高耐圧を保持でいる極性でドレイン電極１に電圧を印加した時にウェル領域にも空乏層が伸びてソース領域５とのパンチスルーを防ぐことができる。Ｓｉのパワーデバイスと比較した場合、ウェルの濃度が高めである。なお、ドレイン電極１に高電圧を印加するとは、ソース電極６またはゲート電極８に対してドレイン電極１を高電位に維持することを言う。
【００６０】
ウェル４ａ間の距離Ｌはマスク形成上の制限から０．５μｍ以上が好ましい。現実的な範囲としては０．８μｍ以上１．５μｍ以下である。この時、ＪＦＥＴ領域３０の不純物濃度の範囲は１×１０16ｃｍ-3以上５×１０17ｃｍ-3以下が好ましい。しかし、ウェル４ａ間の距離Ｌを再現性よく０．５μｍに作製できるのであれば、ＪＦＥＴ領域３０の不純物濃度は５×１０17ｃｍ-3以上でもよく、たとえば、８×１０17ｃｍ-3でもよい。この場合、オフ状態でドレイン電極に高電圧が印加されても、空乏層はウェル４ａ間のＪＦＥＴ領域３０に速やかに伸びきる設計となるので機能としては問題ない。
【００６１】
しかし、ウェル４ａ間の距離Ｌは、ｉ線のステッパーを用いてＳｉＣパワーＭＯＳＦＥＴ５１を製造する場合は１μｍ程度に設定することが好ましい。したがって、この場合にはＪＦＥＴ領域３０の不純物濃度は１×１０16ｃｍ-3〜５×１０16ｃｍ-3の範囲で設定することが好ましい。
【００６２】
低濃度不純物領域３１の不純物濃度は、ＪＦＥＴ領域３０よりも低くする。好ましくは、ドレイン電極に電圧を印加した場合、ＪＦＥＴ領域３０が完全に空乏化する前に低濃度不純物領域３１が空乏化するように、低濃度不純物領域３１の不純物濃度が設定される。たとえば、ユニットセルを千鳥状の配置とし、上述したようにウェル４ａおよびＪＦＥＴ領域３０の不純物濃度を決定し、ウェル４ａ間の距離Ｌを定めた場合、図１に示すように、ユニットセルの頂点Ｑの位置において低濃度不純物領域３１が空乏化するためには、点ＰにおいてＪＦＥＴ領域３０が空乏化する場合に比べて、空乏層が１．４倍程度長く伸びるようにすればよい。このためには、ユニットセルＵの頂点での不純物濃度は、ＪＦＥＴ領域３０の約１／２以下であればよい。ＪＦＥＴ領域３０の不純物濃度が２．５×１０16ｃｍ-3である場合、低濃度不純物領域３１の不純物濃度をおよそ１×１０16ｃｍ-3に設定すれば、ＪＦＥＴ領域３０が完全に空乏化する前に低濃度不純物領域３１が空乏化するため、オン状態のチャネル抵抗、ＪＦＥＴ抵抗を犠牲にすること無く、オフ状態で点Ｑにおけるゲート絶縁膜７ａおよびＪＥＦＴ領域３０に印加される電界強度を小さくすることができる。もちろん、それ以下のたとえば、１×１０15ｃｍ-3といった値にも設定してもよい。しかしこの場合、ユニットセル頂点近傍で電流が流れない部分ができてしまい、オン状態での特性を犠牲にしてしまうことになる。したがって、ユニットセルでの信頼性向上を図るか、オン状態におけるオン抵抗低減を優先させるかに応じて低濃度不純物領域３１の濃度を設計すればよい。いずれにしても千鳥配置の場合、低濃度不純物領域３１の不純物濃度はＪＦＥＴ領域３０の濃度の１／２以下が適当である。
【００６３】
図３はユニットセルＵの頂点Ｑ近傍を拡大して示している。ウェル４ａと隣接するユニットセルのウェル４ａとの最小間隔をａとした場合、低濃度不純物領域３１はウェル４ａの外周からａ／２を超える距離だけ離れて位置していることが好ましい。低濃度不純物領域３１の位置がこのような関係を満たし、かつ、不純物濃度がＪＦＥＴ領域よりも低ければ、オフ状態においてドレイン電極に高耐圧が印加されても、点ＱにおけるＳｉＣ中およびゲート絶縁膜中の最大電界強度を低減させることができる。
【００６４】
その結果、オフ状態においてドレイン電極に高電圧が印加されていても、ユニットセルＵの頂点付近における絶縁膜中電界およびドレイン電界が緩和され、ドレインリークを抑制し、ユニットセル間の耐圧のバラつきを小さくすることができる。また、ユニットセルＵの頂点Ｑにおけるゲート絶縁膜７ａにかかる電界強度も小さくなるので、ゲート絶縁膜のより高い信頼性を実現することが可能となる。
【００６５】
図３では、低濃度不純物領域３１は、最小限の面積を示しており、図３に示す領域よりも多少大きくても同様の効果を得ることができる。たとえば、低濃度不純物領域３１の平面形状を図３の各頂点を結ぶ三角形の形状で近似しても同様の効果を得ることができる。
【００６６】
このように本発明によれば、ＪＦＥＴ領域３０の不純物濃度がドリフト層４ａの不純物濃度よりも高いため、ＪＦＥＴ領域３０における空乏層の広がりを抑制し、ＪＦＥＴ抵抗を低下させる。このため、ウェル４ａ間の距離を短くすることができ、ユニットセルを小さくすることができる。つまり、オン状態におけるオン抵抗を低減しつつ、電流密度を高めることができる。
【００６７】
一方、各ユニットセルの頂点にはＪＦＥＴ領域３０よりも不純物濃度の低い低濃度不純物領域３１が設けられている。ウェル間の距離はユニットセルの頂点を含む方向において他の部分に比べて長くなっているため、ＪＦＥＴ抵抗の影響を受けにくい。特に、ウェルとＪＦＥＴ領域との境界から空乏層が広がることから、他の部分がＪＦＥＴ抵抗を低減するようにＪＦＥＴ領域の不純物濃度が高められていれば、ウェル間の中間に位置するユニットセルの頂点付近では、空乏層による抵抗増大の影響は小さい。このため、低濃度不純物領域３１を設けてもオン状態におけるＪＦＥＴ抵抗は増大しない。
【００６８】
一方、オフ状態では、空乏層の広がりにより抵抗増大の影響を受けにくいウェル間の中間に位置するユニットセルの頂点付近に不純物濃度の低い低濃度不純物領域３１が位置することになる。このため、オフ状態において最もゲート絶縁膜に高い電界が印加される部分において、効果的に電界を低下させることができる。したがって、オフ状態におけるドレインリークを抑制し、ユニットセル間の耐圧のバラつきを小さくすることができ、ゲート絶縁膜の信頼性を高めることが可能となる。
【００６９】
なお、本実施形態では、ＳｉＣパワーＭＯＳＦＥＴ５１の各ユニットセルは、チャネル層７ｂを備えていた。しかし、上述したように、ウェル４ａ表面近傍に形成される反転層によるチャネルと、ドリフト層３ａの表面を酸化することによって形成されるゲート絶縁膜を備えていてもよい。
【００７０】
チャネル層７ｂを有するか否か、および、ゲート絶縁膜の形成方法に関わらず、ゲート絶縁膜のうち、低濃度不純物領域３１上に位置する部分では、低濃度不純物領域３１の不純物濃度が低いことによって、ゲート絶縁膜の品質が向上する。これは、低濃度不純物領域３１の不純物濃度が低いことにより低濃度不純物領域３１における結晶欠陥が減少するため、低濃度不純物領域３１上に位置するチャネル層、ゲート絶縁膜等に電気的な悪影響を与えることが抑制されるからであると考えられる。
【００７１】
このため、低濃度不純物領域３１を設けることによって、オン状態およびオフ状態におけるユニットセルＵの頂点Ｑにおけるゲート絶縁膜にかかる電界強度が低減されるともに、ゲート絶縁膜自体の頂点Ｑ近傍における耐圧がより高められる。その結果、より一層、ＳｉＣパワーＭＯＳＦＥＴの耐圧が向上し、高い信頼性を得ることができる。このような、半導体層の不純物濃度の低減により、半導体を酸化することによって生成する酸化膜の耐圧改善の効果は、不純物濃度が１×１０17ｃｍ-3より小さい場合に顕著である。
【００７２】
したがって、低濃度不純物領域３１の不純物濃度を１×１０17ｃｍ-3より小さくすることによって、上述した効果に加え、ゲート絶縁膜の品質向上による耐圧向上の効果も得ることができる。
【００７３】
（第２の実施の形態）
図４は、本発明によるＳｉＣパワーＭＯＳＦＥＴの第２の実施形態を示す平面図である。図４に示すＳｉＣパワーＭＯＳＦＥＴ５２は、第１の実施形態と同じ構造のユニットセルＵを複数含む。本第２の実施形態はドリフト層３ａから見たユニットセルＵの配列が千鳥状ではなく、格子状であるという点で、第１の実施形態と異なっている。
【００７４】
第１の実施形態と同様、ドリフト層３ａの表面側から見て、ウェル４ａの周囲にＪＦＥＴ領域３０が位置しており、隣接する４つのユニットセルＵの頂点が１つに重なる位置に低濃度不純物領域３１が位置する。この４つのユニットセルＵの頂点が１つに重なる点に対して、セル配置が点対称であるため、素子の設計が容易であり、デバイスの安定化に貢献する。
【００７５】
本実施形態のＳｉＣパワーＭＯＳＦＥＴ５２は、第１の実施形態と同様に、低濃度不純物領域３１を備えていることによって、オフ状態において、ドレイン電極に印加される電圧による電界が集中するのを低減することができ、よりオフ特性が安定したＳｉＣパワーＭＯＳＦＥＴが実現する。また、第１の実施形態と同様、ドリフト層３ａの表面側から見て各ユニットセルＵが四角形状を有しているため、ユニットセル間に隙間を設けることなく格子状にユニットセルを配列させることができ、ユニットセルの密度を高くすることができる。
【００７６】
（第３の実施の形態）
図５は、本発明によるＳｉＣパワーＭＯＳＦＥＴの第３の実施形態を示す平面図である。図５に示すＳｉＣパワーＭＯＳＦＥＴ５３は、第１の実施形態と同じ構造のユニットセルＵを複数含んでいるが、ドリフト層３ａの表面側から見たユニットセルＵの形状が六角形である点で第１の実施形態と異なる。
【００７７】
第１の実施形態と同様、ドリフト層３ａの表面側から見て、ウェル４ａの周囲にＪＦＥＴ領域３０が位置しており、隣接する３つのユニットセルＵの頂点が１つに重なる位置に低濃度不純物領域３１が位置する。この３つのユニットセルＵの頂点が１つに重なる点に対して、セル配置が点対称であるため、素子の設計が容易であり、デバイスの安定化に貢献する。
【００７８】
本実施形態のＳｉＣパワーＭＯＳＦＥＴ５３は、第１の実施形態と同様に、低濃度不純物領域３１を備えていることによって、オフ状態において、ドレイン電極に印加される電圧による電界が集中するのを低減することができ、よりオフ特性が安定したＳｉＣパワーＭＯＳＦＥＴを実現することができる。
【００７９】
（第４の実施の形態）
図６は、本発明によるＳｉＣパワーＭＯＳＦＥＴの第４の実施形態を示す平面図である。図６に示すＳｉＣパワーＭＯＳＦＥＴ５４は、第１の実施形態と同じ構造のユニットセルＵを複数含む。図６では、ドリフト層３ａの表面側から見て四角形状のユニットセルＵを示しているが、ユニットセルＵの形状は多角形であればよい。また、ユニットセルＵの配列は、周期性を有していれば、千鳥状や格子状であってもよく、他のパターンで配列されていてもよい。
【００８０】
第１の実施形態と同様に、各ユニットセルＵはウェル４ａを含んでいる。本実施形態では、ＪＦＥＴ領域がウェル４ａの周囲全体に設けられているのではなく、隣接するユニットセルＵのウェル４ａと最も近接する部分にのみ設けられ、他の領域には低濃度不純物領域３１が設けられている。より具体的には、ＪＦＥＴ領域３０は、ドリフト層３ａを表面側から見た場合に、各ユニットセルＵのウェル４ａを規定する外周と隣接するユニットセルＵのウェル４ａを規定する外周とが互いに略平行になっている部分の間にのみ、ウェル４ａと接するように設けられている。この領域は隣接するウェル４ａ間の距離が最も短い領域である。低濃度不純物領域３１は、ユニットセルＵのウェル４ａ間のＪＦＥＴ領域３０以外の領域を埋めるように設けられている。ウェル４ａの間隔の広い部分には、低濃度不純物領域３１が設けられているため、第１から第３の実施形態に比べ、低濃度不純物領域３１の占める割合が高い。このため、本実施形態によれば、ＳｉＣパワーＭＯＳＦＥＴ５４がオフ状態にあるとき、ドレインに印加される電圧による電界をより一層低減することができる。
【００８１】
なお、低濃度不純物領域３１の形状は図６に示すものに限られず、種々の形状および大きさの低濃度不純物領域３１を設けてもよい。この場合、トレードオフの関係にあるオン抵抗およびドレイン耐圧のいずれの電気特性を優先的に考慮するかによって最適な形状は変化する。
【００８２】
以上、第１から第４の実施形態では、ＳｉＣパワーＭＯＳＦＥＴを例にして本発明を説明したが、ワイドバンドギャップ半導体であれば他の半導体、たとえばＧａＮを用いたパワーＭＯＳＦＥＴであってもよく、上述したような本発明の効果を同様に得ることができる。
【００８３】
また、第１から第４の実施形態では、ドリフト層３ａの表面側から見たユニットセルＵの形状は四角形または六角形であったが他の多角形であってもよい。また、上記各実施形態はユニットセルＵが二次元に配列されていたが、少なくとも一次元に配列されていれば、上記各実施形態と同様の効果を得ることができる。また、ドリフト層３ａの表面側から見たユニットセルＵの多角形の頂点は、必ずしも尖っている必要はなく、多少丸みを持っていてもよい。
【産業上の利用可能性】
【００８４】
本発明はパワーＭＯＳＦＥＴおよびパワーＭＯＳＦＥＴを用いた種々の制御装置や駆動装置に好適に用いられる。
【符号の説明】
【００８５】
１、１０１    ドレイン電極
２、１０２    基板
３ａ、１０３  ドリフト層
３ｂ  バッファ層
４ａ、１０４ａ  ウェル
４ｂ  コンタクト領域
５、１０５    ソース領域
６、１０６    ソース電極
７ａ、１０７  ゲート絶縁膜
７ｂ  チャネル層
８、１０８    ゲート電極
９    層間絶縁膜
１０  ソース配線
３０  ＪＦＥＴ領域
３１  低濃度不純物領域
５１、５２、５３、５４    半導体装置
【図１】
2010021146.tif 000003
【図２Ａ】
2010021146.tif 000004
【図２Ｂ】
2010021146.tif 000005
【図３】
2010021146.tif 000006
【図４】
2010021146.tif 000007
【図５】
2010021146.tif 000008
【図６】
2010021146.tif 000009
【図７】
2010021146.tif 000010
【図８】
2010021146.tif 000011
【図９】
2010021146.tif 000012
【図１０】
2010021146.tif 000013
【図１１】
2010021146.tif 000014
【手続補正書】
【提出日】平成22年3月8日(2010.3.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも一次元に配置された複数のユニットセルを含む半導体装置であって、各ユニットセルは、
ワイドバンドギャップ半導体により構成される基板と、
前記基板上に形成され、前記ワイドバンドギャップ半導体により構成されるｎ型のドリフト層と、
前記ドリフト層内に設けられたｐ型のウェルと、
前記ウェル内に設けられた第１のｎ型不純物領域と、
前記第１のｎ型不純物領域と電気的に接続されたソース電極と、
前記ドリフト層中であって、前記ウェルと、隣接するユニットセルのウェルとの間に、前記ウェルに隣接して設けられた、不純物濃度が前記ドリフト層よりも高い第２のｎ型不純物領域と、
前記第２のｎ型不純物領域の少なくとも一部の上、前記ウェルの少なくとも一部の上、および前記第１のｎ型不純物領域の少なくとも一部の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ドリフト層中であって、前記第２のｎ型不純物領域に隣接し、かつ、前記ドリフト層の表面から厚さ方向に前記ドリフト層を見た場合の前記ユニットセルの頂点を含む位置に形成された第３のｎ型不純物領域であって、不純物濃度が前記第２のｎ型不純物領域よりも低い第３のｎ型不純物領域と、
を備え、
前記ウェルと、隣接するユニットセルのウェルとの間であって、前記第３のｎ型不純物領域が形成されていない領域において、前記ウェルと、前記隣接するユニットセルのウェルとの間を埋めるように前記第２のｎ型不純物領域が設けられている半導体装置。
【請求項２】
前記各ユニットセルは、前記基板の前記ドリフト層が形成された面と反対側の裏面に設けられたドレイン電極をさらに有し、
前記ドレイン電極に高耐圧を保持できる極性で電圧を印加し、前記第２のｎ型不純物領域が完全に空乏化する前に前記第３のｎ型不純物領域が空乏化するように、前記第３のｎ型不純物領域の不純物濃度が設定されている請求項１に記載の半導体装置。
【請求項３】
前記ウェルと隣接するユニットセルのウェルとの最小間隔をａとした場合、前記第３のｎ型不純物領域は前記ウェルの外周からａ／２を超える距離に位置している請求項１に記載の半導体装置。
【請求項４】
前記ユニットセルが、二次元に配列されている請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記ドリフト層の表面から厚さ方向に前記ドリフト層を見た場合、前記各ユニットセルは四角形状を有しており、千鳥状に配置されている請求項４に記載の半導体装置。
【請求項６】
前記ドリフト層の表面から厚さ方向に前記ドリフト層を見た場合、前記各ユニットセルは四角形状を有しており、格子状に配置されている請求項４に記載の半導体装置。
【請求項７】
前記ドリフト層の表面から厚さ方向に前記ドリフト層を見た場合、前記各ユニットセルは六角形状を有しており、各ユニットセルは隣接する３つのユニットセルの頂点が重なるように配置されている請求項４に記載の半導体装置。
【請求項８】
前記第２のｎ型不純物領域は、前記ドリフト層の表面から厚さ方向に前記ドリフト層を見た場合に、各ユニットセルのウェルを規定する外周と前記各ユニットセルに隣接するユニットセルのウェルを規定する外周とが互いに略平行になっている部分の間にのみ、前記ウェルと接するように設けられ、前記第３のｎ型不純物領域は、各ユニットセルのウェル間において、前記第２のｎ型不純物領域以外の領域を埋めるように設けられている請求項５に記載の半導体装置。
【請求項９】
各ユニットセルは、前記第２のｎ型不純物領域の少なくとも一部の上、前記ウェルの少なくとも一部の上、および前記第１のｎ型不純物領域の少なくとも一部の上であって、前記ゲート絶縁膜の下方に設けられたチャネル層をさらに備える請求項１から８のいずれかに記載の半導体装置。
【請求項１０】
前記ワイドバンドギャップ半導体はＳｉＣである請求項１から９のいずれかに記載の半導体装置。
【請求項１１】
前記第３のｎ型不純物領域の不純物濃度は１×１０１７ｃｍ−３より小さい請求項１から１０のいずれかに記載の半導体装置。
【請求項１２】
前記第２のｎ型不純物領域は、隣接するウェル間の距離が最も短い位置を含む領域に設けられている請求項１から１１のいずれかに記載の半導体装置。
【手続補正書】
【提出日】平成22年7月14日(2010.7.14)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、シリコンカーバイド（ＳｉＣ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）に関する。
【背景技術】
【０００２】
縦型ＳｉＣパワーＭＯＳＦＥＴは、縦型Ｓｉパワーデバイスよりも耐圧に優れ、大電流で駆動が可能なデバイスとして期待されている。図７を参照しながら従来の縦型ＳｉＣパワーＭＯＳＦＥＴの構造を説明する。図７は、従来の縦型ＳｉＣパワーＭＯＳＦＥＴ１００の一方向（ｘ方向）における断面を模式的に示している。ＳｉＣパワーＭＯＳＦＥＴ１００は図７の紙面と垂直な方向（ｙ方向）にも同じ構造を有しており、一点鎖線で挟まれる構造を有するユニットセルＵがｘ方向およびｙ方向に２次元に配列されている。
【０００３】
各ユニットセルＵは、ＳｉＣ半導体基板１０２とＳｉＣ半導体基板１０２上に設けられたｎ型のドリフト層１０３とを備えている。ドリフト層１０３内には、表面１０３ｓから内部に向かってＰ型のウェル１０４ａが設けられている。ウェル１０４ａ内において、さらにｎ型のソース領域１０５およびＰ型のコンタクト領域１０４ｂが設けられている。ソース領域１０５およびコンタクト領域１０４ｂはドリフト層１０３の表面１０３ｓに設けられたソース電極１０６とオーミック接合されている。ドリフト層１０３の表面１０３ｓに露出したウェル１０４ａおよびウェル１０４ａが設けられていないドリフト層１０３の表面を覆うようにゲート絶縁膜１０７ａが設けられており、ゲート絶縁膜１０７ａ上にゲート電極１０８が設けられている。ＳｉＣ半導体基板１０２のドリフト層１０３が設けられていない側の表面にはドレイン電極１０１が設けられ、半導体基板１０２とオーミック接合されている。
【０００４】
縦型ＳｉＣパワーＭＯＳＦＥＴ１００のユニットセルＵにおいて、ゲート電極１０８に電圧を印加すると、ゲート電極１０８の下方に位置するウェル１０４ａのゲート絶縁膜１０７ａとの界面近傍にチャネルとなる反転層が形成される。このため、破線で示すように、ソース電極１０６から注入される電子は、ウェル１０４ａ内の反転層を通ってドリフト層１０３をその厚さ方向に移動し、ＳｉＣ半導体基板１０２を通ってドレイン電極１０１へ到達する。このため、ゲート電極１０８に印加する電圧に応じて、ドレイン電極１０１とソース電極１０６との間を流れる電流を制御することができる。
【０００５】
前述したようにユニットセルＵは紙面と垂直なｙ方向にも同じ構造を有している。このため、ドリフト層１０３の表面１０３ｓから見ると、ウェル１０４ａは矩形形状を有している。図８はＳｉＣパワーＭＯＳＦＥＴ１００における、ユニットセルＵの配置を模式的に示す斜視図である。分かり易さのため、隣接ユニットセルＵとの間に間隙を設けて示している。また、図８において各ユニットセルＵのウェル１０４ａのみを示している。電子の流れを破線矢印で示している。
【０００６】
図７を参照して説明したように、ＳｉＣパワーＭＯＳＦＥＴ１００の各ユニットセルＵにおいて、電子は、隣接するユニットセルＵとの境界近傍をドリフト層１０３の表面１０３ｓからＳｉＣ半導体基板１０２の厚さ方向へ移動する。したがって、縦型ＳｉＣパワーＭＯＳＦＥＴ１００全体としては、ウェル１０４ａの間を電子がドリフト層１０３やＳｉＣ半導体基板１０２の厚さ方向に移動することになる。このように、ソース電極１０６とドレイン電極１０１がドリフト層１０３やＳｉＣ半導体基板１０２の厚さ方向に隔てて設けられ、厚さ方向にキャリアである電子が移動するため、「縦型」と呼ばれる。
【０００７】
縦型ＳｉＣパワーＭＯＳＦＥＴ１００のユニットセルＵにおいて、チャネルは矩形を有するウェル１０４ａの外周近傍に形成される。このため、ドリフト層１０３の表面１０３ｓにおいてウェル１０４を規定する４辺の長さの和がゲート幅になる。このような構造の縦型ＳｉＣパワーＭＯＳＦＥＴ１００では、ユニットセルＵが小さいほど、総ゲート幅は長くなる。
【０００８】
図９に示すように、ユニットセルＵ１の一辺がＷであるとすると、ゲート幅は４Ｗとなる。一方、一辺がＷ／２のユニットセルＵ２を考えると、ユニットセルＵ１と同じ面積でユニットセルＵ２を４つ形成することができ、各ユニットセルＵ２のゲート幅は２Ｗであるため、総ゲート幅は８Ｗとなる。したがって、ユニットセルを小さくすることによって、単位面積あたりの電流量、つまり電流密度を高めることができる。
【０００９】
こうした理由から、縦型ＳｉＣパワーＭＯＳＦＥＴではユニットセルをできるだけ小さくすることが試みられている。ただし、図７に示すように、ウェル１０４ａ内には、ソース領域１０５やコンタクト領域１０４ｂを形成する必要があるため、これらの領域の形成精度を維持するためにウェル１０４ａをあまり小さくすることはできない。このため、ウェル１０４ａ間の距離Ｌを短くすることが縦型ＳｉＣパワーＭＯＳＦＥＴでは重要な課題になっている。
【００１０】
一方、縦型ＳｉＣパワーＭＯＳＦＥＴを大電流で駆動させるためには、オン抵抗を低減することも重要である。縦型ＳｉＣパワーＭＯＳＦＥＴのオン抵抗は、ソース接触抵抗、ソースシート抵抗、チャネル抵抗、ＪＦＥＴ抵抗、ドリフト抵抗、基板抵抗およびドレイン接触抵抗の和で構成される。これらの抵抗の中でも、チャネル抵抗およびＪＦＥＴ抵抗を効果的に低下させることが鍵となる。
【００１１】
チャネル抵抗とは、ゲート絶縁膜１０７ａの下方に形成されるチャネルの抵抗のことである。ＳｉＣ−ＭＯＳＦＥＴに関する技術においては、ＳｉＣ材料および製造プロセスに起因する理由からチャネル移動度が低くチャネル抵抗が大きいという課題があった。ところが近年の酸化膜形成技術の進展により、４Ｈ−ＳｉＣの（０００１）面上でもチャネル移動度が３０〜６０ｃｍ2／Ｖｓ程度は実現できるようになった。このため、本願発明者が検討したところ、ユニットセルサイズが１０μｍ以下のＳｉＣパワーＭＯＳＦＥＴでは、チャネル長を１μｍ以下に設定すれば、チャネル抵抗が１．５〜２ｍΩｃｍ2程度まで低減できることが確認できた。
【００１２】
ＪＦＥＴ抵抗とは、縦型ＳｉＣパワーＭＯＳＦＥＴの場合、図７に示すように、ソースからドレインへ移動する電子の通路であるドリフト層１０３の隣接するウェル１０４ａに挟まれたＪＦＥＴ領域１１１の抵抗をいう。Ｐ型のウェル１０４ａとｎ型のドリフト層１０３との接合によって空乏層１１０が形成され、電流経路が狭くなるため、ＪＦＥＴ領域１１１の抵抗は高くなる。
【００１３】
ドリフト層１０３の不純物濃度が一般的な５×１０15ｃｍ-3程度である場合、ＭＯＳＦＥＴがＯＮの状態であるときに、空乏層１１０が広がり、ＪＦＥＴ領域１１１を移動する電子の通路をピンチオフしないように、間隔Ｌを３μｍ以上に設定する必要がある。また、この場合でもＪＦＥＴ抵抗は比較的高くなってしまう。
【００１４】
このため、ユニットセルＵが大きくなり、チャネル密度が低減する。これにより、ＳｉＣパワーＭＯＳＦＥＴ全体のチャネル抵抗が増大してしまう。さらに、ソースコンタクト占有率が減少してしまい、ソースコンタクト抵抗が増大するとい課題も生じる。このため、ＳｉＣパワーＭＯＳＦＥＴのオン抵抗を効果的に低減することは困難となる。
【００１５】
このような課題を解決するために、特許文献１は、ＪＦＥＴ領域１１１のキャリア濃度を１×１０16ｃｍ-3から５×１０17ｃｍ-3程度に高め、空乏層が広がるのを抑制する技術を開示している。特許文献１は、ＪＦＥＴ領域１１１における濃度が、ドリフト層の他の領域の濃度と異なっていても、特にＪＦＥＴ領域１１１における濃度がドリフト層の他の領域の濃度よりも高ければ、ＳｉＣパワーＭＯＳＦＥＴとしてのオン特性改善の効果が得られると記載している。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特表２００６−５１１９６１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
ＪＦＥＴ領域１１１の不純物濃度を高くし、ウェル１０４ａ間の距離Ｌを短くすれば、ユニットセルのサイズを小さくでき、チャネル抵抗をさらに低減することが可能となる。したがって、距離Ｌは短いほどＳｉＣパワーＭＯＳＦＥＴのオン抵抗の低減化には有利である。半導体のキャリア濃度の上限および半導体製造プロセス上の許容誤差を考慮する必要はあるが、原理的には距離Ｌは限りなく０μｍに近く設定することができる。
【００１８】
しかし、本願発明者がＪＦＥＴ領域１１１の濃度を高め、距離Ｌを短くしたデバイスを作製し、種々の検討を行ったところ、オン状態ではＪＦＥＴ抵抗が低減するのが確認できたが、オフ状態、つまり、ドレイン電極に高電圧が印加された状況下で、ドレインリーク電流の増大、ソースドレイン耐圧の低下および高ドレイン電界に起因するゲート絶縁膜のリークの増加もしくは破壊が新たな課題として生じることが分かった。
【００１９】
本発明は、このような従来技術の課題を解決し、ユニットセルを小さくしても、オン抵抗が低く、また、オフ状態の信頼性を確保することのできる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明の半導体装置は、少なくとも一次元に配置された複数のユニットセルを含む半導体装置であって、各ユニットセルは、ワイドバンドギャップ半導体により構成される基板と、前記基板上に形成され、前記ワイドバンドギャップ半導体により構成されるｎ型のドリフト層と、前記ドリフト層内に設けられたｐ型のウェルと、前記ウェル内に設けられた第１のｎ型不純物領域と、前記第１のｎ型不純物領域と電気的に接続されたソース電極と、前記ドリフト層中であって、前記ウェルと、隣接するユニットセルのウェルとの間に設けられた、不純物濃度が前記ドリフト層よりも高い第２のｎ型不純物領域と、前記第２のｎ型不純物領域の少なくとも一部の上、前記ウェルの少なくとも一部の上、および前記第１のｎ型不純物領域の少なくとも一部の上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ドリフト層中であって、前記第２のｎ型不純物領域に隣接し、かつ、前記ドリフト層の表面から厚さ方向に前記ドリフト層を見た場合の前記ユニットセルの頂点を含む位置に形成された第３のｎ型不純物領域であって、不純物濃度が前記第２のｎ型不純物領域よりも低い第３のｎ型不純物領域とを備える。
【００２１】
ある好ましい実施形態において、各ユニットセルは、前記基板の前記ドリフト層が形成された面と反対側の裏面に設けられたドレイン電極をさらに有し、前記ドレイン電極に高耐圧を保持できる極性で電圧を印加し、前記第２のｎ型不純物領域が完全に空乏化する前に前記第３のｎ型不純物領域が空乏化するように、前記第３のｎ型不純物領域の不純物濃度が設定されている。
【００２２】
ある好ましい実施形態において、前記ウェルと隣接するユニットセルのウェルとの最小間隔をａとした場合、前記第３のｎ型不純物領域は前記ウェルの外周からａ／２を超える距離に位置している。
【００２３】
ある好ましい実施形態において、前記ユニットセルが、二次元に配列されている。
【００２４】
ある好ましい実施形態において、前記ドリフト層の表面から厚さ方向に前記ドリフト層を見た場合、前記各ユニットセルは四角形状を有しており、千鳥状に配置されている。
【００２５】
ある好ましい実施形態において、前記ドリフト層の表面から厚さ方向に前記ドリフト層を見た場合、前記各ユニットセルは四角形状を有しており、格子状に配置されている。
【００２６】
ある好ましい実施形態において、前記ドリフト層の表面から厚さ方向に前記ドリフト層を見た場合、前記各ユニットセルは六角形状を有しており、各ユニットセルは隣接する３つのユニットセルの頂点が重なるように配置されている。
【００２７】
ある好ましい実施形態において、前記第２のｎ型不純物領域は、前記ドリフト層の表面から厚さ方向に前記ドリフト層を見た場合に、各ユニットセルのウェルを規定する外周と前記各ユニットセルに隣接するユニットセルのウェルを規定する外周とが互いに略平行になっている部分の間にのみ、前記ウェルと接するように設けられ、前記第３のｎ型不純物領域は、各ユニットセルのウェル間において、前記第２のｎ型不純物領域以外の領域を埋めるように設けられている。
【００２８】
ある好ましい実施形態において、各ユニットセルは、前記第２のｎ型不純物領域の少なくとも一部の上、前記ウェルの少なくとも一部の上、および前記第１のｎ型不純物領域の少なくとも一部の上であって、前記ゲート絶縁膜の下方に設けられたチャネル層をさらに備える。
【００２９】
ある好ましい実施形態において、前記ワイドバンドギャップ半導体はＳｉＣである。
【００３０】
ある好ましい実施形態において、前記第３のｎ型不純物領域の不純物濃度は１×１０17ｃｍ-3より小さい。
【発明の効果】
【００３１】
本発明によれば、ウェル間に設けられた第２のｎ型不純物領域よりも不純物濃度が低く、ユニットセルの頂点を含む位置に設けられた第３のｎ型不純物領域によって、半導体装置がオフ状態にあり、ドレイン電極が高電位にある場合において、ユニットセルの頂点付近における電界が緩和され、ドレインリークを抑制し、個々の半導体装置の耐圧のバラつきを抑制することができる。また、ユニットセルの頂点において、ゲート絶縁膜に印加される電界の強度も小さくなるため、ゲート絶縁膜の破壊等が抑制され、ゲート絶縁膜の信頼性を高めることができる。
【００３２】
また、オン状態にある場合には、第３のｎ型不純物領域にも電流が流れるため、ウェル間のＪＦＥＴ抵抗を低減する効果が損なわれることなく、半導体装置のオン抵抗を低減することができる。このため、ウェル間の距離を短くして、ユニットセルのサイズを小さくすることが可能であり、大電流で駆動する半導体装置を実現することができる。
【図面の簡単な説明】
【００３３】
【図１】本発明によるＳｉＣパワーＭＯＳＦＥＴの第１の実施形態を示す平面図である。
【図２Ａ】図１におけるＡ−Ａ’断面図である。
【図２Ｂ】図１におけるＱ−Ｑ’断面図である。
【図３】第１の実施形態のＳｉＣパワーＭＯＳＦＥＴのユニットセルの頂点近傍の構造を拡大して示す模式図である。
【図４】本発明によるＳｉＣパワーＭＯＳＦＥＴの第２の実施形態を示す平面図である。
【図５】本発明によるＳｉＣパワーＭＯＳＦＥＴの第３の実施形態を示す平面図である。
【図６】本発明によるＳｉＣパワーＭＯＳＦＥＴの第４の実施形態を示す平面図である。
【図７】従来のＳｉＣパワーＭＯＳＦＥＴの構造を示す断面図である。
【図８】従来のＳｉＣパワーＭＯＳＦＥＴのユニットセルの配列を示す模式図である。
【図９】従来のＳｉＣパワーＭＯＳＦＥＴの構造を示す平面図である。
【図１０】ウェル間距離およびＪＦＥＴ領域における不純物濃度とゲート絶縁膜に印加される電界強度との関係を示すグラフである。
【図１１】従来のＳｉＣパワーＭＯＳＦＥＴの構造を示す平面図である。
【発明を実施するための形態】
【００３４】
本願発明者は、従来のＳｉＣパワーＭＯＳＦＥＴにおいて、ＪＦＥＴ領域の濃度を高め、ウェル間の距離を短くすると、オフ状態において、ドレインリーク電流が増大し、ソースドレイン耐圧の低下し、ゲート絶縁膜のリークの増加や破壊が生じる原因について詳細に検討した。その結果、これらの原因は共通していることが分かった。以下、詳細に原因を説明する。
【００３５】
図７に示すように、ＳｉＣパワーＭＯＳＦＥＴ１００がオフ状態にあるとき、ゲート電極１０８とドレイン電極１０１間には大きな電位差が生じている。このときＪＦＥＴ領域１１１内には空乏層１１０が形成されるため、空乏層１１０以外の領域に、ゲート電極１０８とドレイン電極１０１との電位差による電界が集中する。より具体的には、ＪＦＥＴ領域１１１内の、隣接する２つのウェル１０４ａからの距離がほぼ等しい点Ｒは、ウェル１０４ａとドリフト層１０３との界面から最も離れているため、空乏層１１０が形成されにくい。このため、ＪＦＥＴ領域１１１内の点Ｒの位置において、オフ状態における電界が集中する。
【００３６】
ＪＦＥＴ領域１１１の不純物濃度を高めると、オン抵抗を低減することができるが、添加された不純物はオフ状態においてもＪＦＥＴ領域１１１の抵抗を下げ、ゲート絶縁膜に印加される電圧を高める。また、ウェル間１０４ａの距離Ｌが長くなると、ＪＦＥＴ領域１１１の中央付近にまで空乏層が延びにくくなるため、オフ状態における点Ｒの位置での電圧が高くなる。図１０は、点Ｒにおけるウェル間１０４ａの距離ＬおよびＪＦＥＴ領域の濃度ｎjと、オフ状態において、ゲート絶縁膜１０７ａに印加される電界強度との関係を示すグラフである。図１０から明らかなように、距離Ｌが長くなるほど、また、ＪＦＥＴ領域の濃度ｎjが高くなるほど、ゲート絶縁膜に印加される電界強度は強くなる。したがって、点Ｒにおける最大電界強度がゲート絶縁膜の信頼性を保障する上で問題がない範囲で、ユニットセル内各要素サイズおよび不純物濃度が決定される。
【００３７】
図１１は、ドリフト層１０３の表面（上面）から厚さ方向にドリフト層１０３から見たユニットセルＵの配置を示している。図１１では、ユニットセルが千鳥状に配置されている。この場合、ＪＦＥＴ領域１１１の不純物濃度を一様に高くすると、オフ状態で、ゲート絶縁膜に最も高い電界が印加されるのは、点Ｒの位置ではなく、点Ｓにおいてである。これは、ユニットセルＵのドリフト層１０３の表面から見た形状が多角形である場合、多角形の頂点の位置においてウェル１０４ａまでの距離が最も長くなり、上述した理由から電界強度が最も高くなるからである。
【００３８】
ＳｉＣパワーＭＯＳＦＥＴがオフ動作時に、ＳｉＣ結晶中のＰＮ接合に印加され得る電界の最大値の目安は２ＭＶ／ｃｍ程度である。ところがこの時にゲート絶縁膜に印加される電界は３ＭＶ／ｃｍ程度になってしまう。特にユニットセルの頂点においてはこの設計値を超えてしまうので、長期信頼性を考慮するとこのような設計は好ましくない。このような課題は電界の最大値が一桁程度小さいＳｉパワーＭＯＳＦＥＴでは起こらなかった課題である。
【００３９】
本願発明者が詳細に検討したところ、上述した理由から、ＪＦＥＴ領域１１１の不純物濃度が一様であるとして、図１１の点Ｓにおけるゲート絶縁膜に印加される電界強度が信頼性の条件を満たすＪＦＥＴ領域１１１の不純物濃度を求めたところ、特許文献１で示される不純物濃度よりもＪＦＥＴ領域１１１の不純物濃度を低くする必要があることが分かった。また、このときの濃度では、本来のＪＦＥＴ抵抗低減効果は薄れてしまうことがわかった。また、このとき、オン抵抗を小さくするためには、ウェル１０４ａ間の距離Ｌを長くする必要があり、ユニットセルの縮小およびＳｉＣパワーＭＯＳＦＥＴの電流密度の向上も困難となることが分かった。
【００４０】
本願発明者はこのような検討に基づき、以下において詳細に説明する新規な構造のＳｉＣパワーＭＯＳＦＥＴを発明するに至った。
【００４１】
（第１の実施の形態）
以下に、本発明による半導体装置の第１の実施形態を説明する。図１は、第１の実施形態であるＳｉＣパワーＭＯＳＦＥＴ５１の構造を示す平面図であり、以下において詳細に説明するようにドリフト層３ａの表面（上面）から厚さ方向に見たドリフト層３ａの構造を示している。ＳｉＣパワーＭＯＳＦＥＴ５１は、複数のユニットセルＵを含む。ユニットセルＵは本実施形態では、ドリフト層３ａ側から見て四角形状を有しており四角形状が千鳥状に配置されている。より具体的にはｙ方向へのユニットセルＵの配置が１／２周期シフトしている。図１では、ユニットセルＵは７つ示されている。ドリフト層３ａの表面側から見て各ユニットセルＵが四角形状を有している場合、ユニットセル間に隙間を設けることなく格子状にユニットセルを配列させることができ、ユニットセルの密度を高くすることができる。
【００４２】
なお、ユニットセルは同じ構造を有する最小の構造単位である。また、ユニットセルが格子状に配置されている場合、ドリフト層３ａの表面から見た各ユニットセルの形状は、各ユニットセルの中心と隣接する複数のユニットセルの中心とをそれぞれ結ぶ線分の中点をそれぞれ通り、かつ、その線分にそれぞれ垂直な複数の直線に囲まれる領域で規定される。図１１に示すように、ユニットセルが千鳥状に配列される場合のユニットセルは、格子状に配置されたユニットセルをシフトさせたものと考える。
【００４３】
このように規定されるユニットセルの形状は、ユニットセルのレイアウトから定まる幾何学的なものであるため、実際のＳｉＣパワーＭＯＳＦＥＴ５１において、ドリフト層３ａの表面にユニットセルの形状を規定する境界や頂点に具体的な構造物が存在するわけではない。しかし、ユニットセルの形状を規定する境界や頂点の位置は上述した定義によって一義的に定めることができる。
【００４４】
図２Ａおよび図２Ｂはユニットセルの断面構造を示しており、図２Ａは図１におけるＡ−Ａ’断面を示し、図２ＢはＱ−Ｑ’断面を示している。
【００４５】
以下、ユニットセルＵの構造を詳細に説明する。ユニットセルＵは、主としてワイドバンドギャップ半導体により構成される基板２と、基板２上に形成され、主としてワイドバンドギャップ半導体により構成されるドリフト層３ａとを備える。基板２およびドリフト層３ａにはそれぞれ不純物が含まれていてもよい。本願明細書においてワイドバンドギャップ半導体とは、ＳｉＣ、ＧａＮ、ダイヤモンド、ＢＮまたはＧａＡｓ等の半導体を言う。本実施形態では、基板２は、たとえば、１×１０18ｃｍ-3以上のｎ型不純物（窒素、リン、砒素など）を含む低抵抗のＳｉＣ基板である。また、ドリフト層３ａは、１×１０15ｃｍ-3〜１×１０16ｃｍ-3程度のｎ型不純物（たとえば窒素）がドープされたＳｉＣ半導体層である。本実施形態では、ドリフト層３ａと基板２との間に１０17ｃｍ-3〜１０18ｃｍ-3程度のｎ型不純物がドープされているバッファ層３ｂが設けられている。ドリフト層３ａおよびバッファ層３ｂは、たとえば、基板２上にＣＶＤ法などによってエピタキシャル成長させることにより形成することができる。
【００４６】
ドリフト層３ａの一部に、その表面から内部に向かうようにｐ型のウェル４ａが設けられている。ウェル４ａは、たとえば、５×１０17ｃｍ-3〜１×１０19ｃｍ-3のｐ型不純物がドープされている。
【００４７】
また、ウェル４ａの一部に、ｐ+型のコンタクト領域４ｂと第１のｎ型不純物領域であるソース領域５が形成されている。コンタクト領域４ｂおよびソース領域５はウェル４ａの表面から内部に向かって形成されている。ｐ+型のコンタクト領域４ｂには、約５×１０19ｃｍ-3のｐ型不純物がドープされており、ソース領域５には、１×１０19ｃｍ-3〜１×１０20ｃｍ-3のｎ型不純物がドープされている。
【００４８】
ドリフト層３ａ中であって、ウェル４ａと、隣接するユニットセルＵのウェル４ａとの間に第２のｎ型不純物領域であるＪＦＥＴ領域３０が設けられている。ＪＦＥＴ領域３０の不純物濃度は、ドリフト層３ａの不純物濃度よりも高い。具体的には、ＪＦＥＴ領域３０は、ｎ型の不純物がたとえば、１×１０16ｃｍ-3〜５×１０17ｃｍ-3ドープされている。さらに、図１および図２Ｂに示すように、ドリフト層３ａ中であって、ＪＦＥＴ領域３０に隣接し、かつ、ドリフト層３ａの表面から見た場合にユニットセルＵの頂点を含む位置に第３のｎ型不純物領域である低濃度不純物領域３１が設けられている。上述したように、ＳｉＣパワーＭＯＳＦＥＴ５１のユニットセルＵに頂点を示す具体的な構造があるわけではない。しかし、ユニットセルＵのレイアウトから頂点の位置は一義的に定まり、その頂点の位置を含むように低濃度不純物領域３１が設けられている。
【００４９】
低濃度不純物領域３１はウェル４ａと同程度の深さか、ウェル４ａより１０％程度深く形成されていることが好ましい。一般的にイオン注入法によってウェルを形成する際の深さ方向のバラツキはマージンを含め５％程度である。したがって、低濃度不純物領域３１をウェル４ａより１０％程度深く設計すれば、確実にウェル４ａと同程度以上の深さを有する低濃度不純物領域３１を形成することができる。低濃度不純物領域３１は、ｎ型不純物がたとえば、１×１０16ｃｍ-3程度にドープされている。以下において詳細に説明するように、低濃度不純物領域３１の不純物濃度は、ＪＦＥＴ領域３０よりも低いことが好ましい。ただし、低濃度不純物領域３１の不純物濃度は、ドリフト層３ａの不純物濃度との関係において特に制限はなく、ドリフト層３ａの不純物濃度よりも高くてもよいし、低くてもよい。あるいは、低濃度不純物領域３１の不純物濃度とドリフト層３ａの不純物濃度とは同程度であってもよい。
【００５０】
ウェル４ａ、コンタクト領域４ｂ、ソース領域５、ＪＦＥＴ領域３０および低濃度不純物領域３１は、たとえば、イオン注入によってドリフト層３ａ内に形成される。
【００５１】
本実施形態では、低抵抗なチャネルを実現するため、各ユニットセルはＪＦＥＴ領域３０の少なくとも一部の上、ウェル４ａの少なくとも一部の上、およびソース領域５の少なくとも一部の上にｎ型不純物が１×１０15ｃｍ-3〜１×１０16ｃｍ-3程度ドープされたチャネル層７ｂを備える。チャネル層７ｂはＳｉＣからなり、たとえばＣＶＤ法によるエピタキシャル成長によって形成される。厚さは５０ｎｍ〜２００ｎｍ程度であり、このときゲート電圧の閾値は３Ｖ〜６Ｖである。閾値を制御するために、チャネル層７ｂと接するウェル４ａの表面にイオン注入をおこなってもよい。ただし、チャネル層７ｂは必ずしも必須ではなく、通常のＭＯＳＦＥＴと同様、ウェル４ａ表面近傍に形成される反転層によるチャネルを備えていてもよい。
【００５２】
チャネル層７ｂ上、あるいは、ＪＦＥＴ領域３０の少なくとも一部の上、ウェル４ａの少なくとも一部の上、およびソース領域５の少なくとも一部の上にゲート絶縁膜７ａが設けられている。また、ゲート絶縁膜７ａ上にはゲート電極６が設けられている。ゲート絶縁膜７ａは、たとえば酸化シリコンからなり、酸化シリコンを堆積してパターニングしてもよいし、ドリフト層３ａやチャネル層７ｂの表面を熱酸化し、パターニングしてもよい。ゲート電極６はたとえばポリシリコンからなる。
【００５３】
ソース領域５およびコンタクト領域４ｂと電気的に接合されるようにソース電極６が設けられている。また、基板２のドリフト層３ａが設けられていない側の面にはドレイン電極１が設けられている。ソース電極６およびドレイン電極１は、たとえば、Ｎｉ合金からなり、熱処理によって、ソース領域５およびコンタクト領域４ｂ、ならびに基板２とオーミック接触している。
【００５４】
ゲート電極８を覆うように層間絶縁膜９が設けられ、層間絶縁膜９にはソース電極６が露出するようにコンタクトが形成されている。ソース電極６はソース配線１０に電気的に接続されている。ソース配線１０には他のユニットセルのソース電極９も接続される。
【００５５】
ＳｉＣパワーＭＯＳＦＥＴ５１の主要な特徴の１つは低濃度不純物領域３１を備えている点にあるが、低濃度不純物領域３１は上述したように、たとえば、イオン注入によって形成することができる。具体的には、ドリフト層３ａを形成した後、ウェル４ａ、コンタクト領域４ｂ、ソース領域５およびＪＦＥＴ領域３０の形成と同様にして、低濃度不純物領域３１を規定するマスクをドリフト層３ａの表面に形成し、イオン注入を行うことによって形成することができる。その他の構造は、従来と同様の半導体装置製造技術を用いて作製することができる。
【００５６】
あるいは、イオン注入によって、ドリフト層３ａ中にウェル４ａ、コンタクト領域４ｂおよびソース領域５を形成し、その後、ドリフト層３ａのウェル４ａ以外の領域の一部にＪＦＥＴ領域３０を形成することによって、残りの部分、つまり、ウェル４ａおよびＪＦＥＴ領域３０以外の領域を低濃度不純物領域３１としてもよい。この場合、低濃度不純物領域３１の不純物濃度はドリフト層３ａの不純物濃度と一致する。
【００５７】
ＳｉＣパワーＭＯＳＦＥＴ５１の各ユニットセルにおいて、ソース電極６とドレイン電極１との間に所定の電圧が印加された状態で、ゲート電極８に閾値電圧以上のバイアス電圧が印加されると、ソース配線１０およびソース電極６からソース領域５を経てチャネル層７ｂに電子が注入され、チャネル層７ｂからＪＦＥＴ領域３０、ドリフト領域３ａおよび基板２を経てドレイン電極１まで電子が移動する。このようにしてＳｉＣパワーＭＯＳＦＥＴ５１の各ユニットセルがオン状態となる。なお、図１などには示していないが、各ユニットセルのゲート電極８およびドレイン電極１は他のユニットセルのゲート電極８およびドレイン電極１と連続している。このため、ＳｉＣパワーＭＯＳＦＥＴ５１の各ユニットセルは同時に動作する。
【００５８】
次に低濃度不純物領域３１を詳細に説明する。従来のＳｉＣパワーＭＯＳＦＥＴでは、ウェル間のＪＦＥＴ領域は全て均一濃度で不純物がドープされていたが、本実施形態のＳｉＣパワーＭＯＳＦＥＴ５１では、ＪＦＥＴ領域３０よりも不純物濃度の低い低濃度不純物領域３１がドリフト層３ａ中であって、ＪＦＥＴ領域３０に隣接し、かつ、ドリフト層３ａの表面から見てユニットセルＵの頂点を含む位置に設けられている。
【００５９】
低濃度不純物領域３１の不純物濃度はウェル４ａおよびＪＦＥＴ領域３０の不純物濃度とウェル４ａ間の距離に基づいて定められる。具体的には、ウェル４ａの濃度は５×１０17ｃｍ-3〜２×１０18ｃｍ-3が一般的である。この濃度範囲に設定することにより、オフ状態において、ドレイン電極１に正の高電圧を印加した時、つまり、高耐圧を保持でいる極性でドレイン電極１に電圧を印加した時にウェル領域にも空乏層が伸びてソース領域５とのパンチスルーを防ぐことができる。Ｓｉのパワーデバイスと比較した場合、ウェルの濃度が高めである。なお、ドレイン電極１に高電圧を印加するとは、ソース電極６またはゲート電極８に対してドレイン電極１を高電位に維持することを言う。
【００６０】
ウェル４ａ間の距離Ｌはマスク形成上の制限から０．５μｍ以上が好ましい。現実的な範囲としては０．８μｍ以上１．５μｍ以下である。この時、ＪＦＥＴ領域３０の不純物濃度の範囲は１×１０16ｃｍ-3以上５×１０17ｃｍ-3以下が好ましい。しかし、ウェル４ａ間の距離Ｌを再現性よく０．５μｍに作製できるのであれば、ＪＦＥＴ領域３０の不純物濃度は５×１０17ｃｍ-3以上でもよく、たとえば、８×１０17ｃｍ-3でもよい。この場合、オフ状態でドレイン電極に高電圧が印加されても、空乏層はウェル４ａ間のＪＦＥＴ領域３０に速やかに伸びきる設計となるので機能としては問題ない。
【００６１】
しかし、ウェル４ａ間の距離Ｌは、ｉ線のステッパーを用いてＳｉＣパワーＭＯＳＦＥＴ５１を製造する場合は１μｍ程度に設定することが好ましい。したがって、この場合にはＪＦＥＴ領域３０の不純物濃度は１×１０16ｃｍ-3〜５×１０16ｃｍ-3の範囲で設定することが好ましい。
【００６２】
低濃度不純物領域３１の不純物濃度は、ＪＦＥＴ領域３０よりも低くする。好ましくは、ドレイン電極に電圧を印加した場合、ＪＦＥＴ領域３０が完全に空乏化する前に低濃度不純物領域３１が空乏化するように、低濃度不純物領域３１の不純物濃度が設定される。たとえば、ユニットセルを千鳥状の配置とし、上述したようにウェル４ａおよびＪＦＥＴ領域３０の不純物濃度を決定し、ウェル４ａ間の距離Ｌを定めた場合、図１に示すように、ユニットセルの頂点Ｑの位置において低濃度不純物領域３１が空乏化するためには、点ＰにおいてＪＦＥＴ領域３０が空乏化する場合に比べて、空乏層が１．４倍程度長く伸びるようにすればよい。このためには、ユニットセルＵの頂点での不純物濃度は、ＪＦＥＴ領域３０の約１／２以下であればよい。ＪＦＥＴ領域３０の不純物濃度が２．５×１０16ｃｍ-3である場合、低濃度不純物領域３１の不純物濃度をおよそ１×１０16ｃｍ-3に設定すれば、ＪＦＥＴ領域３０が完全に空乏化する前に低濃度不純物領域３１が空乏化するため、オン状態のチャネル抵抗、ＪＦＥＴ抵抗を犠牲にすること無く、オフ状態で点Ｑにおけるゲート絶縁膜７ａおよびＪＥＦＴ領域３０に印加される電界強度を小さくすることができる。もちろん、それ以下のたとえば、１×１０15ｃｍ-3といった値にも設定してもよい。しかしこの場合、ユニットセル頂点近傍で電流が流れない部分ができてしまい、オン状態での特性を犠牲にしてしまうことになる。したがって、ユニットセルでの信頼性向上を図るか、オン状態におけるオン抵抗低減を優先させるかに応じて低濃度不純物領域３１の濃度を設計すればよい。いずれにしても千鳥配置の場合、低濃度不純物領域３１の不純物濃度はＪＦＥＴ領域３０の濃度の１／２以下が適当である。
【００６３】
図３はユニットセルＵの頂点Ｑ近傍を拡大して示している。ウェル４ａと隣接するユニットセルのウェル４ａとの最小間隔をａとした場合、低濃度不純物領域３１はウェル４ａの外周からａ／２を超える距離だけ離れて位置していることが好ましい。低濃度不純物領域３１の位置がこのような関係を満たし、かつ、不純物濃度がＪＦＥＴ領域よりも低ければ、オフ状態においてドレイン電極に高耐圧が印加されても、点ＱにおけるＳｉＣ中およびゲート絶縁膜中の最大電界強度を低減させることができる。
【００６４】
その結果、オフ状態においてドレイン電極に高電圧が印加されていても、ユニットセルＵの頂点付近における絶縁膜中電界およびドレイン電界が緩和され、ドレインリークを抑制し、ユニットセル間の耐圧のバラつきを小さくすることができる。また、ユニットセルＵの頂点Ｑにおけるゲート絶縁膜７ａにかかる電界強度も小さくなるので、ゲート絶縁膜のより高い信頼性を実現することが可能となる。
【００６５】
図３では、低濃度不純物領域３１は、最小限の面積を示しており、図３に示す領域よりも多少大きくても同様の効果を得ることができる。たとえば、低濃度不純物領域３１の平面形状を図３の各頂点を結ぶ三角形の形状で近似しても同様の効果を得ることができる。
【００６６】
このように本発明によれば、ＪＦＥＴ領域３０の不純物濃度がドリフト層４ａの不純物濃度よりも高いため、ＪＦＥＴ領域３０における空乏層の広がりを抑制し、ＪＦＥＴ抵抗を低下させる。このため、ウェル４ａ間の距離を短くすることができ、ユニットセルを小さくすることができる。つまり、オン状態におけるオン抵抗を低減しつつ、電流密度を高めることができる。
【００６７】
一方、各ユニットセルの頂点にはＪＦＥＴ領域３０よりも不純物濃度の低い低濃度不純物領域３１が設けられている。ウェル間の距離はユニットセルの頂点を含む方向において他の部分に比べて長くなっているため、ＪＦＥＴ抵抗の影響を受けにくい。特に、ウェルとＪＦＥＴ領域との境界から空乏層が広がることから、他の部分がＪＦＥＴ抵抗を低減するようにＪＦＥＴ領域の不純物濃度が高められていれば、ウェル間の中間に位置するユニットセルの頂点付近では、空乏層による抵抗増大の影響は小さい。このため、低濃度不純物領域３１を設けてもオン状態におけるＪＦＥＴ抵抗は増大しない。
【００６８】
一方、オフ状態では、空乏層の広がりにより抵抗増大の影響を受けにくいウェル間の中間に位置するユニットセルの頂点付近に不純物濃度の低い低濃度不純物領域３１が位置することになる。このため、オフ状態において最もゲート絶縁膜に高い電界が印加される部分において、効果的に電界を低下させることができる。したがって、オフ状態におけるドレインリークを抑制し、ユニットセル間の耐圧のバラつきを小さくすることができ、ゲート絶縁膜の信頼性を高めることが可能となる。
【００６９】
なお、本実施形態では、ＳｉＣパワーＭＯＳＦＥＴ５１の各ユニットセルは、チャネル層７ｂを備えていた。しかし、上述したように、ウェル４ａ表面近傍に形成される反転層によるチャネルと、ドリフト層３ａの表面を酸化することによって形成されるゲート絶縁膜を備えていてもよい。
【００７０】
チャネル層７ｂを有するか否か、および、ゲート絶縁膜の形成方法に関わらず、ゲート絶縁膜のうち、低濃度不純物領域３１上に位置する部分では、低濃度不純物領域３１の不純物濃度が低いことによって、ゲート絶縁膜の品質が向上する。これは、低濃度不純物領域３１の不純物濃度が低いことにより低濃度不純物領域３１における結晶欠陥が減少するため、低濃度不純物領域３１上に位置するチャネル層、ゲート絶縁膜等に電気的な悪影響を与えることが抑制されるからであると考えられる。
【００７１】
このため、低濃度不純物領域３１を設けることによって、オン状態およびオフ状態におけるユニットセルＵの頂点Ｑにおけるゲート絶縁膜にかかる電界強度が低減されるともに、ゲート絶縁膜自体の頂点Ｑ近傍における耐圧がより高められる。その結果、より一層、ＳｉＣパワーＭＯＳＦＥＴの耐圧が向上し、高い信頼性を得ることができる。このような、半導体層の不純物濃度の低減により、半導体を酸化することによって生成する酸化膜の耐圧改善の効果は、不純物濃度が１×１０17ｃｍ-3より小さい場合に顕著である。
【００７２】
したがって、低濃度不純物領域３１の不純物濃度を１×１０17ｃｍ-3より小さくすることによって、上述した効果に加え、ゲート絶縁膜の品質向上による耐圧向上の効果も得ることができる。
【００７３】
（第２の実施の形態）
図４は、本発明によるＳｉＣパワーＭＯＳＦＥＴの第２の実施形態を示す平面図である。図４に示すＳｉＣパワーＭＯＳＦＥＴ５２は、第１の実施形態と同じ構造のユニットセルＵを複数含む。本第２の実施形態はドリフト層３ａから見たユニットセルＵの配列が千鳥状ではなく、格子状であるという点で、第１の実施形態と異なっている。
【００７４】
第１の実施形態と同様、ドリフト層３ａの表面側から見て、ウェル４ａの周囲にＪＦＥＴ領域３０が位置しており、隣接する４つのユニットセルＵの頂点が１つに重なる位置に低濃度不純物領域３１が位置する。この４つのユニットセルＵの頂点が１つに重なる点に対して、セル配置が点対称であるため、素子の設計が容易であり、デバイスの安定化に貢献する。
【００７５】
本実施形態のＳｉＣパワーＭＯＳＦＥＴ５２は、第１の実施形態と同様に、低濃度不純物領域３１を備えていることによって、オフ状態において、ドレイン電極に印加される電圧による電界が集中するのを低減することができ、よりオフ特性が安定したＳｉＣパワーＭＯＳＦＥＴが実現する。また、第１の実施形態と同様、ドリフト層３ａの表面側から見て各ユニットセルＵが四角形状を有しているため、ユニットセル間に隙間を設けることなく格子状にユニットセルを配列させることができ、ユニットセルの密度を高くすることができる。
【００７６】
（第３の実施の形態）
図５は、本発明によるＳｉＣパワーＭＯＳＦＥＴの第３の実施形態を示す平面図である。図５に示すＳｉＣパワーＭＯＳＦＥＴ５３は、第１の実施形態と同じ構造のユニットセルＵを複数含んでいるが、ドリフト層３ａの表面側から見たユニットセルＵの形状が六角形である点で第１の実施形態と異なる。
【００７７】
第１の実施形態と同様、ドリフト層３ａの表面側から見て、ウェル４ａの周囲にＪＦＥＴ領域３０が位置しており、隣接する３つのユニットセルＵの頂点が１つに重なる位置に低濃度不純物領域３１が位置する。この３つのユニットセルＵの頂点が１つに重なる点に対して、セル配置が点対称であるため、素子の設計が容易であり、デバイスの安定化に貢献する。
【００７８】
本実施形態のＳｉＣパワーＭＯＳＦＥＴ５３は、第１の実施形態と同様に、低濃度不純物領域３１を備えていることによって、オフ状態において、ドレイン電極に印加される電圧による電界が集中するのを低減することができ、よりオフ特性が安定したＳｉＣパワーＭＯＳＦＥＴを実現することができる。
【００７９】
（第４の実施の形態）
図６は、本発明によるＳｉＣパワーＭＯＳＦＥＴの第４の実施形態を示す平面図である。図６に示すＳｉＣパワーＭＯＳＦＥＴ５４は、第１の実施形態と同じ構造のユニットセルＵを複数含む。図６では、ドリフト層３ａの表面側から見て四角形状のユニットセルＵを示しているが、ユニットセルＵの形状は多角形であればよい。また、ユニットセルＵの配列は、周期性を有していれば、千鳥状や格子状であってもよく、他のパターンで配列されていてもよい。
【００８０】
第１の実施形態と同様に、各ユニットセルＵはウェル４ａを含んでいる。本実施形態では、ＪＦＥＴ領域がウェル４ａの周囲全体に設けられているのではなく、隣接するユニットセルＵのウェル４ａと最も近接する部分にのみ設けられ、他の領域には低濃度不純物領域３１が設けられている。より具体的には、ＪＦＥＴ領域３０は、ドリフト層３ａを表面側から見た場合に、各ユニットセルＵのウェル４ａを規定する外周と隣接するユニットセルＵのウェル４ａを規定する外周とが互いに略平行になっている部分の間にのみ、ウェル４ａと接するように設けられている。この領域は隣接するウェル４ａ間の距離が最も短い領域である。低濃度不純物領域３１は、ユニットセルＵのウェル４ａ間のＪＦＥＴ領域３０以外の領域を埋めるように設けられている。ウェル４ａの間隔の広い部分には、低濃度不純物領域３１が設けられているため、第１から第３の実施形態に比べ、低濃度不純物領域３１の占める割合が高い。このため、本実施形態によれば、ＳｉＣパワーＭＯＳＦＥＴ５４がオフ状態にあるとき、ドレインに印加される電圧による電界をより一層低減することができる。
【００８１】
なお、低濃度不純物領域３１の形状は図６に示すものに限られず、種々の形状および大きさの低濃度不純物領域３１を設けてもよい。この場合、トレードオフの関係にあるオン抵抗およびドレイン耐圧のいずれの電気特性を優先的に考慮するかによって最適な形状は変化する。
【００８２】
以上、第１から第４の実施形態では、ＳｉＣパワーＭＯＳＦＥＴを例にして本発明を説明したが、ワイドバンドギャップ半導体であれば他の半導体、たとえばＧａＮを用いたパワーＭＯＳＦＥＴであってもよく、上述したような本発明の効果を同様に得ることができる。
【００８３】
また、第１から第４の実施形態では、ドリフト層３ａの表面側から見たユニットセルＵの形状は四角形または六角形であったが他の多角形であってもよい。また、上記各実施形態はユニットセルＵが二次元に配列されていたが、少なくとも一次元に配列されていれば、上記各実施形態と同様の効果を得ることができる。また、ドリフト層３ａの表面側から見たユニットセルＵの多角形の頂点は、必ずしも尖っている必要はなく、多少丸みを持っていてもよい。
【産業上の利用可能性】
【００８４】
本発明はパワーＭＯＳＦＥＴおよびパワーＭＯＳＦＥＴを用いた種々の制御装置や駆動装置に好適に用いられる。
【符号の説明】
【００８５】
１、１０１    ドレイン電極
２、１０２    基板
３ａ、１０３  ドリフト層
３ｂ  バッファ層
４ａ、１０４ａ  ウェル
４ｂ  コンタクト領域
５、１０５    ソース領域
６、１０６    ソース電極
７ａ、１０７  ゲート絶縁膜
７ｂ  チャネル層
８、１０８    ゲート電極
９    層間絶縁膜
１０  ソース配線
３０  ＪＦＥＴ領域
３１  低濃度不純物領域
５１、５２、５３、５４    半導体装置
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも一次元に配置された複数のユニットセルを含む半導体装置であって、各ユニットセルは、
ワイドバンドギャップ半導体により構成される基板と、
前記基板上に形成され、前記ワイドバンドギャップ半導体により構成されるｎ型のドリフト層と、
前記ドリフト層内に設けられたｐ型のウェルと、
前記ウェル内に設けられた第１のｎ型不純物領域と、
前記第１のｎ型不純物領域と電気的に接続されたソース電極と、
前記ドリフト層中であって、前記ウェルと、隣接するユニットセルのウェルとの間に、前記ウェルに隣接して設けられた、不純物濃度が前記ドリフト層よりも高い第２のｎ型不純物領域と、
前記第２のｎ型不純物領域の少なくとも一部の上、前記ウェルの少なくとも一部の上、および前記第１のｎ型不純物領域の少なくとも一部の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ドリフト層中であって、前記第２のｎ型不純物領域に隣接し、かつ、前記ドリフト層の表面から厚さ方向に前記ドリフト層を見た場合の前記ユニットセルの頂点を含む位置に形成された第３のｎ型不純物領域であって、不純物濃度が前記第２のｎ型不純物領域よりも低い第３のｎ型不純物領域と、
を備え、
前記ウェルと、隣接するユニットセルのウェルとの間であって、前記第３のｎ型不純物領域が形成されていない領域において、前記ウェルと、前記隣接するユニットセルのウェルとの間を埋めるように前記第２のｎ型不純物領域が設けられている半導体装置。
【請求項２】
前記各ユニットセルは、前記基板の前記ドリフト層が形成された面と反対側の裏面に設けられたドレイン電極をさらに有し、
前記ドレイン電極に高耐圧を保持できる極性で電圧を印加し、前記第２のｎ型不純物領域が完全に空乏化する前に前記第３のｎ型不純物領域が空乏化するように、前記第３のｎ型不純物領域の不純物濃度が設定されている請求項１に記載の半導体装置。
【請求項３】
前記ウェルと隣接するユニットセルのウェルとの最小間隔をａとした場合、前記第３のｎ型不純物領域は前記ウェルの外周からａ／２を超える距離に位置している請求項１に記載の半導体装置。
【請求項４】
前記ユニットセルが、二次元に配列されている請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記ドリフト層の表面から厚さ方向に前記ドリフト層を見た場合、前記各ユニットセルは四角形状を有しており、千鳥状に配置されている請求項４に記載の半導体装置。
【請求項６】
前記ドリフト層の表面から厚さ方向に前記ドリフト層を見た場合、前記各ユニットセルは四角形状を有しており、格子状に配置されている請求項４に記載の半導体装置。
【請求項７】
前記ドリフト層の表面から厚さ方向に前記ドリフト層を見た場合、前記各ユニットセルは六角形状を有しており、各ユニットセルは隣接する３つのユニットセルの頂点が重なるように配置されている請求項４に記載の半導体装置。
【請求項８】
前記第２のｎ型不純物領域は、前記ドリフト層の表面から厚さ方向に前記ドリフト層を見た場合に、各ユニットセルのウェルを規定する外周と前記各ユニットセルに隣接するユニットセルのウェルを規定する外周とが互いに略平行になっている部分の間にのみ、前記ウェルと接するように設けられ、前記第３のｎ型不純物領域は、各ユニットセルのウェル間において、前記第２のｎ型不純物領域以外の領域を埋めるように設けられている請求項５に記載の半導体装置。
【請求項９】
各ユニットセルは、前記第２のｎ型不純物領域の少なくとも一部の上、前記ウェルの少なくとも一部の上、および前記第１のｎ型不純物領域の少なくとも一部の上であって、前記ゲート絶縁膜の下方に設けられたチャネル層をさらに備える請求項１から８のいずれかに記載の半導体装置。
【請求項１０】
前記ワイドバンドギャップ半導体はＳｉＣである請求項１から９のいずれかに記載の半導体装置。
【請求項１１】
前記第３のｎ型不純物領域の不純物濃度は１×１０17ｃｍ-3より小さい請求項１から１０のいずれかに記載の半導体装置。
【請求項１２】
前記第２のｎ型不純物領域は、隣接するウェル間の距離が最も短い位置を含む領域に設けられている請求項１から１１のいずれかに記載の半導体装置。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2010021146.tif 000015
【図２Ａ】
2010021146.tif 000016
【図２Ｂ】
2010021146.tif 000017
【図３】
2010021146.tif 000018
【図４】
2010021146.tif 000019
【図５】
2010021146.tif 000020
【図６】
2010021146.tif 000021
【図７】
2010021146.tif 000022
【図８】
2010021146.tif 000023
【図９】
2010021146.tif 000024
【図１０】
2010021146.tif 000025
【図１１】
2010021146.tif 000026
【手続補正書】
【提出日】平成22年11月25日(2010.11.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも一次元に配置された複数のユニットセルを含む半導体装置であって、各ユニットセルは、
ワイドバンドギャップ半導体により構成される基板と、
前記基板上に形成され、前記ワイドバンドギャップ半導体により構成されるｎ型のドリフト層と、
前記ドリフト層内に設けられたｐ型のウェルと、
前記ウェル内に設けられた第１のｎ型不純物領域と、
前記第１のｎ型不純物領域と電気的に接続されたソース電極と、
前記ドリフト層中であって、前記ウェルと、隣接するユニットセルのウェルとの間に、前記ウェルに隣接して設けられた、不純物濃度が前記ドリフト層よりも高い第２のｎ型不純物領域と、
ゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ドリフト層中であって、前記第２のｎ型不純物領域に隣接し、かつ、前記ドリフト層の表面から厚さ方向に前記ドリフト層を見た場合の前記ユニットセルの頂点を含む位置に形成された第３のｎ型不純物領域であって、不純物濃度が前記第２のｎ型不純物領域よりも低い第３のｎ型不純物領域と、
を備え、
前記ゲート絶縁膜は、前記第２のｎ型不純物領域の少なくとも一部と、前記ウェルの少なくとも一部と、前記第１のｎ型不純物領域の少なくとも一部と、前記第３のｎ型不純物領域との上に設けられ、
前記ウェルと、隣接するユニットセルのウェルとの間であって、前記第３のｎ型不純物領域が形成されていない領域において、前記ウェルと、前記隣接するユニットセルのウェルとの間を埋めるように前記第２のｎ型不純物領域が設けられている半導体装置。
【請求項２】
前記各ユニットセルは、前記基板の前記ドリフト層が形成された面と反対側の裏面に設けられたドレイン電極をさらに有し、
前記ドレイン電極に高耐圧を保持できる極性で電圧を印加し、前記第２のｎ型不純物領域が完全に空乏化する前に前記第３のｎ型不純物領域が空乏化するように、前記第３のｎ型不純物領域の不純物濃度が設定されている請求項１に記載の半導体装置。
【請求項３】
前記ウェルと隣接するユニットセルのウェルとの最小間隔をａとした場合、前記第３のｎ型不純物領域は前記ウェルの外周からａ／２を超える距離に位置している請求項１に記載の半導体装置。
【請求項４】
前記ユニットセルが、二次元に配列されている請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記ドリフト層の表面から厚さ方向に前記ドリフト層を見た場合、前記各ユニットセルは四角形状を有しており、千鳥状に配置されている請求項４に記載の半導体装置。
【請求項６】
前記ドリフト層の表面から厚さ方向に前記ドリフト層を見た場合、前記各ユニットセルは四角形状を有しており、格子状に配置されている請求項４に記載の半導体装置。
【請求項７】
前記ドリフト層の表面から厚さ方向に前記ドリフト層を見た場合、前記各ユニットセルは六角形状を有しており、各ユニットセルは隣接する３つのユニットセルの頂点が重なるように配置されている請求項４に記載の半導体装置。
【請求項８】
前記第２のｎ型不純物領域は、前記ドリフト層の表面から厚さ方向に前記ドリフト層を見た場合に、各ユニットセルのウェルを規定する外周と前記各ユニットセルに隣接するユニットセルのウェルを規定する外周とが互いに略平行になっている部分の間にのみ、前記ウェルと接するように設けられ、前記第３のｎ型不純物領域は、各ユニットセルのウェル間において、前記第２のｎ型不純物領域以外の領域を埋めるように設けられている請求項５に記載の半導体装置。
【請求項９】
各ユニットセルは、前記第２のｎ型不純物領域の少なくとも一部の上、前記ウェルの少なくとも一部の上、および前記第１のｎ型不純物領域の少なくとも一部の上であって、前記ゲート絶縁膜の下方に設けられたチャネル層をさらに備える請求項１から８のいずれかに記載の半導体装置。
【請求項１０】
前記ワイドバンドギャップ半導体はＳｉＣである請求項１から９のいずれかに記載の半導体装置。
【請求項１１】
前記第３のｎ型不純物領域の不純物濃度は１×１０17ｃｍ-3より小さい請求項１から１０のいずれかに記載の半導体装置。
【請求項１２】
前記第２のｎ型不純物領域は、隣接するウェル間の距離が最も短い位置を含む領域に設けられている請求項１から１１のいずれかに記載の半導体装置。
【国際調査報告】
2010021146.tif 000027
2010021146.tif 000028
2010021146.tif 000029
2010021146.tif 000030
2010021146.tif 000031
2010021146.tif 000032
2010021146.tif 000033
2010021146.tif 000034