(57)【要約】  低温で製造可能であり、資源として枯渇してしまう恐れのあるような金属を含まないメモリスタを提供する。このメモリスタ１は、第１電極２と、第２電極３と、第１電極２と第２電極３との間に配置され、Ｇａ、Ｓｎ及び酸素の元素を有する酸化物のメモリスタ層４とを備え、第２電極３に対して第１電極２に正又は負の電圧が印加されると電流が流れ、データセット電圧値の電圧が印加されると高抵抗状態から低抵抗状態に遷移し、このデータセット電圧値と正負逆のデータリセット電圧値の電圧が印加されると低抵抗状態から高抵抗状態に遷移する。
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【特許請求の範囲】
【請求項１】
第１電極と、
第２電極と、
前記第１電極と前記第２電極との間に配置され、Ｇａ、Ｓｎ及び酸素の元素を有する酸化物のメモリスタ層と
を備え、
前記第２電極に対して前記第１電極に正又は負の電圧が印加されると電流が流れ、データセット電圧値の電圧が印加されると高抵抗状態から低抵抗状態に遷移し、前記データセット電圧値と正負逆のデータリセット電圧値の電圧が印加されると低抵抗状態から高抵抗状態に遷移することを特徴とするメモリスタ。
【請求項２】
請求項１に記載のメモリスタにおいて、
前記酸化物は非晶質酸化物であることを特徴とするメモリスタ。
【請求項３】
請求項１又は２に記載のメモリスタにおいて、
前記第１電極及び／又は前記第２電極は、アルミニウムの堆積により形成されたものであることを特徴とするメモリスタ。
【請求項４】
複数個のニューロン回路と複数個のシナプス素子とを備えるニューラルネットワークであって、
該シナプス素子は、請求項１〜３のいずれか１項に記載のメモリスタを含むことを特徴とするニューラルネットワーク。
【請求項５】
複数個のニューロン回路と複数個のシナプス素子とを備えるニューラルネットワークであって、
該ニューロン回路は、請求項１〜３のいずれか１項に記載のメモリスタを含むことを特徴とするニューラルネットワーク。
【請求項６】
請求項４又は５に記載のニューラルネットワークにおいて、
前記複数個のシナプス素子は、マトリクス状に配置され、そのうち第１方向に配置された前記複数個のシナプス素子では前記第１電極又は前記第２電極の一方が共通に接続され、かつ、第２方向に配置された前記複数個のシナプス素子では前記第１電極又は前記第２電極の他方が共通に接続されており、
前記複数個のニューロン回路の各々は、共通に接続された前記第１電極又は前記第２電極の一方に接続され、共通に接続された前記第１電極又は前記第２電極の他方に接続されることを特徴とするニューラルネットワーク。
【請求項７】
請求項４〜６のいずれか１項に記載のニューラルネットワークにおいて、
前記ニューロン回路は、薄膜トランジスタを有しており、
該薄膜トランジスタは、
ドレイン電極と、
ソース電極と、
ゲート電極と、
該ドレイン電極と該ソース電極の間及び該ゲート電極と該ソース電極の間に電圧が印加されると、それらの電圧に応じた電流が該ドレイン電極と該ソース電極の間に流れるチャネル層と
を備え、
該チャネル層は、前記メモリスタ層と同じ層を用いていることを特徴とするニューラルネットワーク。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化物を有するメモリスタ及びそれを用いたニューラルネットワークに関する。
【背景技術】
【０００２】
メモリスタは、所定の条件で電流が流れると抵抗値が変化し、その状態を保持できる素子である。メモリスタには、第１電極と第２電極との間にメモリスタ層を配置した構造のものが知られている。例えば、特許文献１及び特許文献２には、典型的なメモリスタ層としてＴｉ酸化物が開示されている。Ｔｉ酸化物は、結晶構造又は多結晶構造である。特許文献１には、その他、メモリスタ層として、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｍｏ、Ｗ、Ｃｒ、鉄、Ｎｉ、Ｃｏ、Ｓｃ、Ｙ、又はＬｕの元素を有する酸化物が開示されている。また、特許文献２には、その他、メモリスタ層として、Ｔａ酸化物又はＮｂ酸化物が開示されている。このようなメモリスタは集積することにより、抵抗変化型メモリ（ＲｅＲＡＭ）のメモリ素子に用いることができ、また、脳の構造を模したニューラルネットワーク（特許文献１及び特許文献２参照）においてニューロン回路同士を接続するシナプス素子に用いることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２０１５−５０２０３１号公報
【特許文献２】特表２０１６−５１０５０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
Ｔｉ酸化物のメモリスタ層を用いるメモリスタは、製造において高温（例えば、２００℃〜３００℃又はそれ以上の温度）のプロセスを必要とする。また、特許文献１及び特許文献２に開示されているＴｉ以外の元素を有する酸化物のメモリスタ層を用いるメモリスタについては、構造及び製造プロセスの多くは明らかでないが、特許文献１に記載される例では、３００℃のプロセスが用いられており、この例の通りＴｉ酸化物と同程度の温度が必要とされるものと考えられる。【０００５】
一方、ニューラルネットワークでは、メモリスタが適用されるシナプス素子の数が極めて多く、それらをできるだけ大きなサイズの基板を用いて高集積化するのが好ましい。【０００６】
しかしながら、大きなサイズの基板を用いて高集積化する場合は、高温のプロセスでなく、できるだけ低温のプロセスによって製造するのが製造設備の点で望ましく、また、極めて高価にならないように、資源として枯渇してしまう恐れのあるような金属を含まないものとするのが望ましい。【０００７】
本発明は係る事由に鑑みてなされたものであり、その目的は、低温で製造可能であり、資源として枯渇してしまう恐れのあるような金属を含まないメモリスタを提供し、また、それを用いることによりシナプス素子の高集積化が可能なニューラルネットワークを提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の実施形態に係るメモリスタは、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配置され、Ｇａ、Ｓｎ及び酸素の元素を有する酸化物のメモリスタ層とを備え、前記第２電極に対して前記第１電極に正又は負の電圧が印加されると電流が流れ、データセット電圧値の電圧が印加されると高抵抗状態から低抵抗状態に遷移し、前記データセット電圧値と正負逆のデータリセット電圧値の電圧が印加されると低抵抗状態から高抵抗状態に遷移する。【０００９】
好ましくは、前記酸化物は非晶質酸化物である。【００１０】
好ましくは、前記第１電極及び／又は前記第２電極は、アルミニウムの堆積により形成されたものである。【００１１】
本発明の実施形態に係るニューラルネットワークは、複数個のニューロン回路と複数個のシナプス素子とを備えるニューラルネットワークであって、該シナプス素子は、前述したメモリスタを含む。【００１２】
或いは、本発明の実施形態に係るニューラルネットワークは、複数個のニューロン回路と複数個のシナプス素子とを備えるニューラルネットワークであって、該ニューロン回路は、前述したメモリスタを含む。【００１３】
好ましくは、前記複数個のシナプス素子は、マトリクス状に配置され、そのうち第１方向に配置された前記複数個のシナプス素子では前記第１電極又は前記第２電極の一方が共通に接続され、かつ、第２方向に配置された前記複数個のシナプス素子では前記第１電極又は前記第２電極の他方が共通に接続されており、前記複数個のニューロン回路の各々は、共通に接続された前記第１電極又は前記第２電極の一方に接続され、共通に接続された前記第１電極又は前記第２電極の他方に接続される。【００１４】
好ましくは、前記ニューロン回路は、薄膜トランジスタを有しており、該薄膜トランジスタは、ドレイン電極と、ソース電極と、ゲート電極と、該ドレイン電極と該ソース電極の間及び該ゲート電極と該ソース電極の間に電圧が印加されると、それらの電圧に応じた電流が該ドレイン電極と該ソース電極の間に流れるチャネル層とを備え、該チャネル層は、前記メモリスタ層と同じ層を用いている。
【発明の効果】
【００１５】
本発明のメモリスタによれば、低温で製造可能であり、資源として枯渇してしまう恐れのあるような金属を含まないようにすることができる。また、本発明のニューラルネットワークによれば、そのメモリスタを用いることによりシナプス素子などの高集積化が可能になる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施形態に係るメモリスタの構造を示す断面図である。
【図２】同上のメモリスタにより構成されるメモリスタアレイを示す回路図である。
【図３】同上のメモリスタにより構成されるメモリスタアレイを示す平面図である。
【図４】同上のメモリスタのデータセット−データリセットの実験における電流―電圧特性図であり、（ａ）が第１回目、（ｂ）が第１０回目、（ｃ）が第２０回目、（ｄ）が第３０回目のものである。
【図５】同上のメモリスタのデータセット−データリセットの実験における図４（ａ）〜（ｄ）の電流―電圧特性を重ねて示した電流―電圧特性図である。
【図６】同上のメモリスタの実験におけるデータセット−データリセットの繰り返し回数に対する高抵抗状態（ＨＲＳ）と低抵抗状態（ＬＲＳ）の抵抗値を示した特性図である。
【図７】同上のメモリスタを用いたニューラルネットワークを模式的に示す平面図である。
【図８】同上のメモリスタと薄膜トランジスタを用いたニューラルネットワークの構造を示す断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明を実施するための形態について図面を参照しながら説明する。本発明の実施形態に係るメモリスタ１は、図１に示すように、第１電極２と、第２電極３と、第１電極２と第２電極３との間に配置されるメモリスタ層４と、を備える。このメモリスタ１は、樹脂基板、ガラス基板、又はポリエチレンナフタレートフィルム等のフレキシブル基板などの基板５の上に形成される。メモリスタ１は、絶縁膜を介して基板５の上に形成することもできる。また、図１では、基板５の上に、上に向かって、第１電極２、メモリスタ層４、第２電極３の順に形成されているが、第２電極３、メモリスタ層４、第１電極２の順に形成してもよい。
【００１８】
第１電極２と第２電極３は、特に限定されることはないが、アルミニウムを用いることができる。アルミニウムは、廉価である。アルミニウムは、蒸着又はスパッタリングなどにより堆積され、その後或いはその前に必要な形状にパターニングされることにより第１電極２又は第２電極３を形成する。第１電極２と第２電極３はそれぞれ、多層にすることも可能である。また、第１電極２と第２電極３は、互いに異なる材質にすることも可能である。但し、本願発明者による実験では、アルミニウムに他物質を意図的に混合させて形成した電極（第１電極２又は第２電極３）は、良好な特性を示さないものも少なくなかったため、好ましくはアルミニウムに対し他物質が原子の数の比で１０％以下（更に好ましくは、５％以下）のものを用いて電極を形成するのがよい。
【００１９】
メモリスタ層４は、Ｇａ（ガリウム）、Ｓｎ（錫）及び酸素の元素から構成される酸化物よりなるものである。この酸化物は、非晶質酸化物（アモルファス酸化物）が好適である。Ｇａ、Ｓｎ及び酸素の元素から構成される非晶質酸化物は、低温（例えば、２５℃）のプロセスで製造可能である。また、Ｇａ及びＳｎは、従来より電子デバイスで広く用いられている元素であり、例えば、Ｉｎ（インジウム）のように資源として枯渇してしまう恐れのあるような金属の元素ではない。従って、このメモリスタ層４を用いたメモリスタ１は、大きなサイズの基板５を用いて高集積化するのが可能であり、価格も抑えられる。Ｇａ：Ｓｎは、例えば原子の数の比で１：５〜５：１の範囲で、調整することができる。なお、メモリスタ層４は、Ｇａ、Ｓｎ、酸素の元素を主成分として有する酸化物よりなるものならば、Ｇａ、Ｓｎ、酸素以外にも微量な元素を含むことも可能である。その微量な元素は、不可避的に混入した不純物又は意図的に混合した不純物であり、例えば、ＧａとＳｎを合わせたものに対し原子の数の比で５％以下である。
【００２０】
メモリスタ１は、第２電極３に対して第１電極２に正又は負の電圧が印加すると、第１電極２と第２電極３の間の部分に電流が流れる。そして、メモリスタ１は、後述する評価サンプルの特性で示すように、データセット電圧値ＶＤＳＴの電圧（例えば、正の電圧）を印加すると、高抵抗状態から低抵抗状態に遷移させるようにすることができ、また、データリセット電圧値ＶＤＲＳＴの電圧（例えば、負の電圧）を印加すると、低抵抗状態から高抵抗状態に遷移させるようにすることができる。データセット電圧値ＶＤＳＴとデータリセット電圧値ＶＤＲＳＴは、互いに正負逆である。
【００２１】
従って、メモリスタ１は、高抵抗状態と低抵抗状態を０と１又は１と０に対応させることでデータを記憶し、また、例えば、データセット電圧値ＶＤＳＴと０Ｖとの間であって高抵抗状態から低抵抗状態への遷移が起こらない読み出し電圧値ＶＤＲの電圧を印加することで、データを読み出すようにできることになる。なお、印加するデータセット電圧値ＶＤＳＴを変更するなどして低抵抗状態の抵抗値を何種類かに変更して、多値のデータを記憶したり、低抵抗状態の抵抗値をアナログ的に連続して変更して、連続的なアナログ値のデータを記憶したりすることも可能である。
【００２２】
メモリスタ１は、例えば、図２及び図３に示すように、複数個をマトリクス状に配置して、メモリスタアレイ６を構成するようにすることが可能である。ここで、複数個のメモリスタ１のうち第１方向（図において左右方向）に配置された複数個（図においては１０個）のメモリスタ１では第１電極２が共通に接続され、かつ、第１方向に直交する第２方向（図において上下方向）に配置された複数個（図においては１０個）のメモリスタ１では第２電極３が共通に接続される。従って、メモリスタアレイ６では、複数個（図においては１０個）のメモリスタ１に共通に接続された第１電極２が第１方向（図において左右方向）に延伸しており、それが互いに平行に複数本（図においては１０本）並んだものとなり、また、複数個（図においては１０個）のメモリスタ１に共通に接続された第２電極３が第２方向（図において上下方向）に延伸しており、それが互いに平行に複数本（図においては１０本）並んだものとなる。メモリスタアレイ６を構成するメモリスタ１の数は、図２及び図３では図示の都合上、計１００個を示しているが、様々なものが可能である。なお、複数個のメモリスタ１のうち第１方向に配置された複数個のメモリスタ１では第２電極３が共通に接続され、かつ、第２方向に配置された複数個のメモリスタ１では第１電極２が共通に接続されるようにすることも可能である。
【００２３】
本願発明者は、メモリスタアレイ６の評価サンプルを製造してメモリスタ１の特性評価を行ったので、それについて説明する。
【００２４】
本願発明者は、評価サンプルのメモリスタアレイ６を以下のようにして製造した。先ず、３ｍｍ×３ｍｍのガラス基板の基板５の上に、真空蒸着法により成膜し、メタルマスクを用いたパターニングにより、幅が１５０μｍで第１方向に延伸する第１電極２を平行に８０本、形成した（図３参照）。次に、酸化ガリウム（Ｇａ２Ｏ３）と酸化スズ（ＳｎＯ２）をＧａ：Ｓｎが原子の数の比で１：３になるように混合した２インチの焼結セラミックターゲットを用いてＲＦマグネトロンスパッタリング法により成膜し、Ｇａ、Ｓｎ及び酸素の元素から構成される非晶質酸化物のメモリスタ層４を形成した。成膜条件は、成膜時間３ｍｉｎ、投入電力６０Ｗ、Ａｒガス流量２０ｓｃｃｍ、酸素ガス流量１ｓｃｃｍ、成膜圧力５．０Ｐａとした。次に、真空蒸着法により成膜し、メタルマスクを用いたパターニングにより、幅が１５０μｍで第２方向に延伸する第２電極３を平行に８０本、形成した。なお、本特性評価では、パターニングにメタルマスクを用いたが、半導体製造工程で量産時に通常用いられるホトマスクを用いることができるのは言うまでもない。
【００２５】
こうして製造したメモリスタアレイ６を構成する複数個のメモリスタ１のうちの１個について、第１電極２に電圧（バイアス電圧）を印加し、第２電極３を接地とし、半導体パラメータアナライザーを用いて電気的特性を評価した。評価するメモリスタ１の第１電極２及び第２電極３以外の第１電極２及び第２電極３については、評価するメモリスタ１に影響しない状態とした。
【００２６】
図４（ａ）に示すのは、メモリスタ１の電圧（ＶＤで示す。）を０Ｖから徐々に増加させ、３．５Ｖに到達すると徐々に減少させ、−３．５Ｖに到達すると徐々に増加させて０Ｖに到達させて測定した電流（ＩＤで示す。）を示す電流―電圧特性の実験結果である。図中の矢印は、電流―電圧特性における変化を示している。メモリスタ１について続けて同様に測定し、第１０回目、第２０回目、第３０回目の実験結果が、図４（ｂ）〜図４（ｄ）に示すものである。図４（ａ）より、メモリスタ１の電圧を３．５Ｖにすると、高抵抗状態から低抵抗状態へ抵抗値が変化していることが分かる。また、メモリスタ１の電圧を−３．５Ｖにすると、低抵抗状態から高抵抗状態へ抵抗値が変化していることが分かる。図４（ｂ）〜図４（ｄ）についても、同様のことが分かる。
【００２７】
図５は、図４（ａ）〜図４（ｄ）で示した電流―電圧特性の実験結果の曲線（４回分）を全て重ねて示したものである。これより、正の電圧で安定して高抵抗状態と低抵抗状態が得られていることが分かる。また、３．５Ｖよりも小さい正の電圧（例えば、１Ｖ）において、高抵抗状態と低抵抗状態に応じた電流が流れ、その電流により高抵抗状態と低抵抗状態が安定して区別可能なことが分かる。
【００２８】
図４（ａ）〜図４（ｄ）及び図５より、データセット電圧値ＶＤＳＴを３．５Ｖ、データリセット電圧値ＶＤＲＳＴをー３．５Ｖ、読み出し電圧値ＶＤＲを例えば１Ｖとすることが可能であることがわかる。
【００２９】
図６は、上記４回分を含む計３０回の測定について、電圧１Ｖのときの高抵抗状態（図中、ＨＲＳで示す）と低抵抗状態（図中、ＬＲＳで示す）の抵抗値を示すものである。低抵抗状態は、約５ＫΩ〜約８ＫΩであり、第１回目からほぼ変動はないことが分かる。高抵抗状態は、第１回目の約１００ＫΩから第７回目の約４０ＫΩまで減少して行くが、それからは約３０ＫΩ〜約４０ＫΩでほぼ変動はないことが分かる。このように、高抵抗状態は、初めの回数近くの変動は有るが、全体を通じて低抵抗状態の抵抗値との差異は大きく、高抵抗状態と低抵抗状態が安定して区別可能なことが分かる。
【００３０】
以上、メモリスタ１について説明したが、メモリスタ１は、複数個のニューロン回路７と複数個のシナプス素子８とを備えるニューラルネットワーク９に適用可能である。この場合、複数個のシナプス素子８の各々を、メモリスタ１とすることができる。或いは、複数個のシナプス素子８の各々を、メモリスタ１及びその他のもの（例えば、後述する薄膜トランジスタなど）から構成することも可能である。このようなニューラルネットワーク９は、シナプス素子８に上記のメモリスタ層４を備えたメモリスタ１を用いているので、大きなサイズの基板５を用いてシナプス素子８を高集積化するのが可能である。なお、複数個のニューロン回路７の各々がメモリスタ１を含むようにして、ニューロン回路７の中において状態を記憶できるようにすることも可能である。
【００３１】
複数個のシナプス素子８は、上記のメモリスタアレイ６と同様に配置することができる。すなわち、シナプス素子８は、図７に示すように、マトリクス状に配置され、そのうち第１方向（図において左右方向）に配置された複数個のシナプス素子８では第１電極２が共通に接続され、かつ、第２方向（図において上下方向）に配置された複数個のシナプス素子８では第２電極３が共通に接続されてようにできる。なお、複数個のシナプス素子８のうち第１方向に配置された複数個のシナプス素子８では第２電極３が共通に接続され、かつ、第２方向に配置された複数個のシナプス素子８では第１電極２が共通に接続されるようにすることも可能である。
【００３２】
複数個のニューロン回路７の各々は、共通に接続された第１電極２に第１方向制御回路１０を介して接続され、かつ、共通に接続された第２電極３に第２方向制御回路１１を介して接続されるようにできる。図７に示すニューラルネットワーク９では、複数個のニューロン回路７の各々は、シナプス素子８の状態に応じて、第１方向制御回路１０、シナプス素子８、及び第２方向制御回路１１を介して他の全てのニューロン回路７と接続可能となっている。なお、複数個のニューロン回路７の各々は、共通に接続された第２電極３に第１方向制御回路１０を介して接続され、かつ、共通に接続された第１電極２に第２方向制御回路１１を介して接続されるようにすることも可能である。
【００３３】
各シナプス素子８のデータセット時及びデータリセット時には、第１方向制御回路１０は、共通に接続された複数個のメモリスタ１の第１電極２の電圧を制御し、第２方向制御回路１１は、共通に接続された複数個のメモリスタ１の第２電極３の電圧を制御する。
【００３４】
ニューロン回路７（及び第１方向制御回路１０及び第２方向制御回路１１）を構成するトランジスタは、薄膜トランジスタ１２を用いることが可能である。薄膜トランジスタ１２は、図８に示すように、ドレイン電極１３と、ソース電極１４と、ゲート電極１５と、ドレイン電極１３とソース電極１４の間及びゲート電極１５とソース電極１４の間に電圧が印加されると、それらの電圧に応じた電流がドレイン電極１３とソース電極１４の間に流れるチャネル層１６とを備えるものであり、メモリスタ１と同じ基板５の上に形成されるようにできる。ここで、薄膜トランジスタ１２のチャネル層１６は、メモリスタ層４と同じ層（同時に形成される層）、つまりＧａ、Ｓｎ及び酸素の元素を有する酸化物の薄膜を用いている。また、図８に示した例では、ゲート電極１５は第１電極２と同じ層（例えば、アルミニウムの堆積層）を用いており、ドレイン電極１３及びソース電極１４は第２電極３と同じ層（例えば、アルミニウムの堆積層）を用いている。なお、図８においては、理解を容易にするために、メモリスタ１を薄膜トランジスタ１２の近くに配置して示している。また、符号１７で示すのは、ゲート絶縁膜である。
【００３５】
このように、ニューラルネットワーク９は、薄膜トランジスタ１２のチャネル層１６をメモリスタ層４と同じ層を用いることで、製造プロセスが簡単化されて、製造コストが抑えられるとともに、大きなサイズの基板５を用い易くなる。なお、本発明者は、Ｇａ、Ｓｎ及び酸素の元素から構成される非晶質酸化物の薄膜によって、上述したようにメモリスタ層４が形成可能であるとともに、チャネル層１６が形成可能であることを確認している。
【００３６】
以上、本発明の実施形態について説明したが、本発明は、実施形態に記載したものに限られることなく、請求の範囲に記載した事項の範囲内でのさまざまな設計変更が可能である。例えば、メモリスタ層４を形成するＧａ、Ｓｎ及び酸素の元素を有する酸化物は、メモリスタ１としての特性を維持できるのならば、通常は高温の製造プロセスが必要になるが、多結晶酸化物にすることも場合によっては可能である。また、メモリスタ１は、ニューラルネットワーク９以外にも、例えばメモリ装置等に適用可能である。
【符号の説明】
【００３７】
１    メモリスタ
２    第１電極
３    第２電極
４    メモリスタ層
５    基板
６    メモリスタアレイ
７    ニューロン回路
８    シナプス素子
９    ニューラルネットワーク
１０    第１方向制御回路
１１    第２方向制御回路
１２    薄膜トランジスタ
１３    ドレイン電極
１４    ソース電極
１５    ゲート電極
１６    チャネル層
１７    ゲート絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2019078367.tif 000009
【図８】
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【国際調査報告】
2019078367.tif 000011
2019078367.tif 000012
2019078367.tif 000013