(57)【要約】  金属窒化物層と多結晶シリコン層からなるゲート電極を具備した電界効果トランジスタを有する半導体装置において、熱安定性に優れ、所望の仕事関数を実現するゲート電極を提供する。  シリコン基板５上のゲート絶縁膜６が、金属酸化物、金属シリケート、又は窒素が導入された金属酸化物もしくは金属シリケートからなる高誘電率絶縁膜を有し、  ゲート電極が、ゲート絶縁膜６上に配置されたＴｉとＮを含有する第１金属窒化物層７、ＴｉとＮを含有する第２金属窒化物層８および多結晶シリコン層９を有し、  第１金属窒化物層７のＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以上であり、かつ結晶配向性Ｘ1が１．１＜Ｘ1＜１．８であり、  第２金属窒化物層８のＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以上であり、かつ結晶配向性Ｘ2が１．８≦Ｘ2である半導体装置。
2010125810.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板上に、ゲート絶縁膜と該ゲート絶縁膜上に設けられたゲート電極とを有する電界効果トランジスタを備えた半導体装置において、
前記ゲート絶縁膜が、金属酸化物、金属シリケート、又は窒素が導入された金属酸化物もしくは金属シリケートからなる高誘電率絶縁膜を有し、
前記ゲート電極が、前記ゲート絶縁膜上に配置されたＴｉとＮを含有する第１金属窒化物層、該第１金属窒化物層上に配置されたＴｉとＮを含有する第２金属窒化物層および該第２金属窒化物層上に配置された多結晶シリコン層を有し、
前記第１金属窒化物層のＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以上であり、かつ結晶配向性Ｘ1が１．１＜Ｘ1＜１．８であり、
前記第２金属窒化物層のＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以上であり、かつ結晶配向性Ｘ2が１．８≦Ｘ2であることを特徴とする半導体装置。
【請求項２】
前記電界効果トランジスタがＰ型ＭＯＳＦＥＴであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記シリコン基板上に、更にＮ型ＭＯＳＦＥＴを備え、
該Ｎ型ＭＯＳＦＥＴは、ゲート絶縁膜と該ゲート絶縁膜上に設けられたゲート電極を有し、
前記ゲート絶縁膜が、金属酸化物、金属シリケート、又は窒素が導入された金属酸化物もしくは金属シリケートからなる高誘電率絶縁膜を有し、
前記ゲート電極が、前記ゲート絶縁膜上に設けられたＴｉとＮを含有する第３金属窒化物層と該第３金属窒化物層上に配置された多結晶シリコン層を有し、
前記第３金属窒化物層のＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以下であり、かつ結晶配向性Ｘ3が１．１以下であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１金属窒化物層と前記第２金属窒化物層のＴｉとＮのモル比率が１．２以上であることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１金属窒化物層と前記第２金属窒化物層の膜密度が４．８ｇ／ｃｃ以上であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１金属窒化物層の膜厚と前記第２金属窒化物層の膜厚の合計が２０ｎｍ以下でありことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記高誘電率絶縁膜として、ＨｆもしくはＺｒを含む絶縁膜を有することを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記ゲート絶縁膜が、シリコン酸化膜もしくはシリコン酸窒化膜と、ＨｆもしくはＺｒを含む層の積層構造であることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
シリコン基板上に、金属酸化物、金属シリケート、又は窒素が導入された金属酸化物もしくは金属シリケートからなる高誘電率絶縁膜を有するゲート絶縁膜と、該ゲート絶縁膜上に設けられたＴｉとＮを含有する第１金属窒化物層、該第１金属窒化物層上に配置されたＴｉとＮを含有する第２金属窒化物層及び該第２金属窒化物層上に配置された多結晶シリコン層を有するゲート電極とを有する電界効果トランジスタを備えた半導体装置の製造方法であって、
ＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以上であり、かつ結晶配向性Ｘ1が１．１＜Ｘ1＜１．８の範囲である第１金属窒化物層を形成する工程と、
ＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以上であり、かつ結晶配向性Ｘ2が１．８≦Ｘ2である第２金属窒化物層を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項１０】
前記第１金属窒化物層を形成する工程と前記第２金属窒化物層を形成する工程が、
窒素からなる反応性ガスと不活性ガスの混合雰囲気下においてＴｉターゲットをマグネトロンスパッタする工程であり、
前記第１金属窒化物層を形成する工程では、金属窒化物層のＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以上であり、かつ結晶配向性Ｘ1が１．１＜Ｘ1＜１．８の範囲を満たすように反応性ガスと不活性ガスの混合比率を設定し、
前記第２金属窒化物層を形成する工程では、金属窒化物層のＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以上であり、かつ結晶配向性Ｘ2が１．８≦Ｘ2を満たすように反応性ガスと不活性ガスの混合比率を設定することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１金属窒化物層を形成する工程と前記第２金属窒化物層を形成する工程を同一の成膜処理室内で実施することを特徴とする請求項１０または１１に記載の半導体装置の製造方法。
【請求項１２】
シリコン基板上に、金属酸化物、金属シリケート、又は窒素が導入された金属酸化物もしくは金属シリケートからなる高誘電率絶縁膜を有するゲート絶縁膜と、該ゲート絶縁膜上に設けられたＴｉとＮを含有する第１金属窒化物層、該第１金属窒化物層上に配置されたＴｉとＮを含有する第２金属窒化物層及び該第２金属窒化物層上に配置された多結晶シリコン層を有するゲート電極とを有する電界効果トランジスタを備えた半導体装置の製造プログラムであって、
ＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以上であり、かつ結晶配向性Ｘ1が１．１＜Ｘ1＜１．８の範囲である第１金属窒化物層を形成する手順と、
ＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以上であり、かつ結晶配向性Ｘ2が１．８≦Ｘ2である第２金属窒化物層を形成する手順と、
をコンピューターに実行させることを特徴とする半導体装置の製造プログラム。
【請求項１３】
前記第１金属窒化物層を形成する手順では、窒素からなる反応性ガスと不活性ガスの混合雰囲気下においてＴｉターゲットをマグネトロンスパッタする際に、金属窒化物層のＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以上であり、かつ結晶配向性Ｘ1が１．１＜Ｘ1＜１．８の範囲を満たすように反応性ガスと不活性ガスの混合比率を制御し、
前記第２金属窒化物層を形成する手順では、窒素からなる反応性ガスと不活性ガスの混合雰囲気下においてＴｉターゲットをマグネトロンスパッタする際に、金属窒化物層のＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以上であり、かつ結晶配向性Ｘ2が１．８≦Ｘ2を満たすように反応性ガスと不活性ガスの混合比率を制御することを特徴とする請求項１２に記載の半導体装置の製造プログラム。
【請求項１４】
請求項１２または１３に記載の製造プログラムを記録したことを特徴とするコンピューター読み取り可能な記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は高誘電率絶縁膜と金属ゲート電極を有する半導体装置ならびにその製造方法及び製造プログラムに関するものであり、特にＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の高性能化に関する技術である。
【背景技術】
【０００２】
トランジスタの微細化が進む先端ＣＭＯＳ（相補型ＭＯＳ）デバイス開発では、ポリシリコン（ｐｏｌｙ−Ｓｉ）電極の空乏化による駆動電流の劣化とゲート絶縁膜の薄膜化によるゲート電流の増加が問題となっている。そこで、メタルゲートの適用により電極の空乏化を回避すると同時に、ゲート絶縁膜に高誘電体材料を用いて物理膜厚を厚くすることでゲートリーク電流を低減する複合技術が検討されている。メタルゲート電極に用いる材料として、純金属や金属窒化物あるいはシリサイド材料等が検討されているが、いずれの場合においても、Ｎ型ＭＯＳＦＥＴ、Ｐ型ＭＯＳＦＥＴのしきい値電圧（Ｖｔｈ）を適切な値に設定可能でなければならない。従来の多結晶シリコン膜を介したゲート電極を用いる場合、トランジスタのしきい値電圧はチャネル領域の不純物濃度と多結晶シリコン膜中の不純物濃度で決定される。一方、メタルゲート電極を用いる場合には、トランジスタのしきい値電圧は、チャネル領域の不純物濃度とゲート電極の仕事関数で決定される。ＣＭＯＳトランジスタで±０．５Ｖ以下のＶｔｈを実現するためには、Ｎ型ＭＯＳＦＥＴでは仕事関数がＳｉのミッドギャップ（４．６ｅＶ）以下、望ましくは４．４ｅＶ以下の材料を、Ｐ型ＭＯＳＦＥＴでは仕事関数がＳｉのミッドギャップ（４．６ｅＶ）以上、望ましくは４．８ｅＶ以上の材料をゲート電極に用いる必要がある。【０００３】
これらを実現する手段の一つとして、既存のＣＭＯＳ作製工程と整合性の高いメタル挿入Ｐｏｌｙ−Ｓｉ積層構造（ＭＩＰＳ：Ｍｅｔａｌ−ｉｎｓｅｒｔｅｄ  Ｐｏｌｙ−ｓｉｌｉｃｏｎ  Ｓｔａｃｋ）が検討されている。この方法では、Ｐｏｌｙ−Ｓｉとゲート絶縁膜の間にメタル膜を挿入したゲート電極を形成し、挿入したゲート電極の仕事関数によってしきい値電圧の調整している。このとき、メタル膜の仕事関数は、熱処理工程におけるゲート絶縁膜やＰｏｌｙ−Ｓｉとの相互反応により変化するという課題がある。【０００４】
例えば、特許文献１では、多結晶シリコンとＰＶＤ−ＴｉＮ（第２金属層）とＣＶＤ−ＴｉＮ（第１金属層）の積層構造からなるゲート電極を用いる方法が開示されている。この方法によれば、第１金属層であるＴｉＮをＴｉＣｌ4とＮＨ3を用いた熱ＣＶＤ法で、４５０℃以下の低温で形成することで、Ｐ型ＭＯＳＦＥＴのメタルゲートに適した４．８ｅＶ以上の仕事関数を有するＴｉＮが実現できると記載されている。また、第２金属層であるＴｉＮをＰＶＤ法で、５００℃（第１金属層であるＴｉＮを形成するよりも高い温度）で形成することで、（１００）面に配向したＴｉＮが形成されると記載されている。この（１００）面に配向したＴｉＮは、ゲート電極の形成後の熱工程（例えば、活性化アニール工程）においてＰｏｌｙ−ＳｉからＴｉＮへのＳｉが拡散することによる仕事関数の低下を抑制する効果があると述べられている。【０００５】
また、特許文献２では、ゲート絶縁膜と接する部分の平均結晶粒径が３０ｎｍ以下である金属ゲート電極を用いる方法が開示されている。この方法によれば、例えばスパッタリング法により形成したＴｉＮをゲート電極として用いる場合、３００℃以下の成膜温度で、ＴｉとＮの比率が１：１よりも窒素が過剰になるように、Ａｒと窒素の分圧比を制御して形成することにより、ＴｉＮの粒径が３０ｎｍ以下になり、トランジスタのしきい値電圧のばらつきが抑制できると記載されている。また、ＴｉＮの結晶構造については、（１１１）配向のＴｉＮ膜を用いた方が、（１１１）と（１１０）配向が共存するＴｉＮ膜を用いた場合よりも、しきい値電圧値のばらつきが小さくなると述べられている。【０００６】
また、特許文献３では、ゲート絶縁膜と接する部分の金属ゲート電極の面方位をそろえる方法が開示されている。この文献によると、ＴｉＮの仕事関数はＴｉＮの結晶配向性によって変化し、（１００）配向で４．３ｅＶ、（１１１）配向で４．６ｅＶとなると記載されている。【０００７】
また、特許文献４には、ＴｉＮの仕事関数を変化させる方法として、ＴｉＮとタングステンなどの高融点金属の積層構造からなるゲート電極を用い、窒化チタンの含有窒素濃度によって仕事関数を変化させる技術が開示されている。この方法によれば、ＴｉＮ膜中への窒素のイオン注入や反応性スパッタリングによるＴｉＮの形成時における窒素ガスの流量比を高くし、ＴｉＮ膜中の窒素含有率を上昇させることで仕事関数を低下できると開示されている。また、反応性スパッタリング時の窒素含有率を１００％にすることで、ＴｉＮ膜の結晶配向性が概ね（２００）に変化し、Ｎ型チャネル用ＭＯＳＦＥＴのゲート電極に適した仕事関数の低いＴｉＮが得られると開示されている。【０００８】
また、特許文献５には、ＴｉＮを用いたゲート電極と高誘電率ゲート絶縁膜の間に生じる反応を抑制する方法が開示されている。この方法によれば、ＴｉＮとタングステンの積層構造からなるゲート電極において、ＴｉＮの膜密度を５．０ｇ／ｃｍ3以上にし、かつ結晶構造を（１００）配向にし、かつ膜組成Ｔｉ／Ｎを１．０〜１．２の範囲に設定することによって、ＴｉＮと高誘電率ゲート絶縁膜の相互反応が抑制できると述べられている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−１６５３８号公報
【特許文献２】特許第３５２３０９３号公報
【特許文献３】特許第３５４０６１３号公報
【特許文献４】特開２００１−２０３２７６号公報
【特許文献５】特開２００９−５９８８２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述の技術にはそれぞれ以下のような課題が存在する。【００１１】
特許文献１に記載の方法では、高い仕事関数を有するＴｉＮを実現するとともに、ゲート電極の形成後の熱工程におけるＰｏｌｙ−ＳｉからＴｉＮへＳｉが拡散することによる仕事関数の低減を抑制できる点で効果的な技術であるが、それぞれのＴｉＮの膜組成に関して述べられておらず、組成により仕事関数が変化するという課題がある。また、ゲート絶縁膜と接する領域のＴｉＮに関する最適な結晶配向性についても不明である。また、ＣＶＤ法により高い仕事関数を有するＴｉＮを形成した後、ＰＶＤ法によりＳｉの拡散を抑制できるＴｉＮを形成しているためゲート電極作成工程数が増加するという課題がある。また、ＰＶＤ法によりＳｉの拡散を抑制できるＴｉＮを形成するためには、５００℃程度の高温化において成膜をする必要があるため、スループットの低下が懸念される。【００１２】
また、特許文献２および特許文献３に記載のＴｉＮ膜の結晶粒径や結晶配向性を制御する方法では、最適な仕事関数を得るための膜組成やＭＩＰＳ用の金属膜として適用した場合における、ゲート絶縁膜およびＰｏｌｙ−Ｓｉとの相互反応による仕事関数の変化について何も述べられていない。【００１３】
また、特許文献４に記載の方法では、窒化チタンの含有窒素濃度により仕事関数を制御できる効果的な技術ではあるが、ＭＩＰＳ用の金属膜として適用した場合における、ゲート絶縁膜およびＰｏｌｙ−Ｓｉとの相互反応による仕事関数の変化について何も述べられていない。また、ゲート絶縁膜として窒化シリコン膜もしくは窒化酸化シリコン膜を用いているため、高誘電率ゲート絶縁膜に最適なＴｉＮ膜の膜組成や結晶配向性に関して述べられていない。【００１４】
また、特許文献５に記載のＴｉＮ膜の膜密度、結晶配向性、膜組成を最適化する方法では、ＴｉＮとゲート絶縁膜との反応を抑制する点で効果的であるが、ＭＩＰＳ用の金属膜として適用した場合における、ゲート絶縁膜およびＰｏｌｙ−Ｓｉとの相互反応による仕事関数の変化について何も述べられていない。【００１５】
本発明は、上記従来の課題に対してなされたものであり、その目的とするところは、より簡略化した製造プロセスを用いてＴｉＮの膜組成や結晶配向性を最適化することで素子特性を向上させることが可能な半導体装置並びにその製造方法及び製造プログラムを提供することである。
【課題を解決するための手段】
【００１６】
本発明の半導体装置は、シリコン基板上に、ゲート絶縁膜と該ゲート絶縁膜上に設けられたゲート電極とを有する電界効果トランジスタを備えた半導体装置において、
前記ゲート絶縁膜が、金属酸化物、金属シリケート、又は窒素が導入された金属酸化物もしくは金属シリケートからなる高誘電率絶縁膜を有し、
前記ゲート電極が、前記ゲート絶縁膜上に配置されたＴｉとＮを含有する第１金属窒化物層、該第１金属窒化物層上に配置されたＴｉとＮを含有する第２金属窒化物層および該第２金属窒化物層上に配置された多結晶シリコン層を有し、
前記第１金属窒化物層のＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以上であり、かつ結晶配向性Ｘ1が１．１＜Ｘ1＜１．８であり、
前記第２金属窒化物層のＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以上であり、かつ結晶配向性Ｘ2が１．８≦Ｘ2であることを特徴とする。【００１７】
また、本発明の半導体装置の製造方法は、シリコン基板上に、金属酸化物、金属シリケート、又は窒素が導入された金属酸化物もしくは金属シリケートからなる高誘電率絶縁膜を有するゲート絶縁膜と、該ゲート絶縁膜上に設けられたＴｉとＮを含有する第１金属窒化物層、該第１金属窒化物層上に配置されたＴｉとＮを含有する第２金属窒化物層及び該第２金属窒化物層上に配置された多結晶シリコン層を有するゲート電極とを有する電界効果トランジスタを備えた半導体装置の製造方法であって、
ＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以上であり、かつ結晶配向性Ｘ1が１．１＜Ｘ1＜１．８の範囲である第１金属窒化物層を形成する工程と、
ＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以上であり、かつ結晶配向性Ｘ2が１．８≦Ｘ2である第２金属窒化物層を形成する工程と、
を備えたことを特徴とする。【００１８】
また、本発明の半導体装置の製造プログラムは、シリコン基板上に、金属酸化物、金属シリケート、又は窒素が導入された金属酸化物もしくは金属シリケートからなる高誘電率絶縁膜を有するゲート絶縁膜と、該ゲート絶縁膜上に設けられたＴｉとＮを含有する第１金属窒化物層、該第１金属窒化物層上に配置されたＴｉとＮを含有する第２金属窒化物層及び該第２金属窒化物層上に配置された多結晶シリコン層を有するゲート電極とを有する電界効果トランジスタを備えた半導体装置の製造プログラムであって、
ＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以上であり、かつ結晶配向性Ｘ1が１．１＜Ｘ1＜１．８の範囲である第１金属窒化物層を形成する手順と、
ＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以上であり、かつ結晶配向性Ｘ2が１．８≦Ｘ2である第２金属窒化物層を形成する手順と、
をコンピューターに実行させることを特徴とする。
【発明の効果】
【００１９】
本発明によれば、素子の電気特性の劣化を招くことなく、ゲート電極形成後の熱処理工程における多結晶シリコン層からＴｉＮ膜中へのＳｉの拡散による仕事関数の低下を抑制することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施形態に関わる素子構造の断面を示す図である。
【図２】本発明の実施形態に関わる窒化チタン膜の形成工程に用いられる処理装置の概略を示す図である。
【図３】本発明の実施形態に関わる窒化チタン膜の膜組成と膜密度および実効仕事関数の関係を示す図である。
【図４】本発明の実施形態に関わる窒化チタン膜のＸＲＤ回折スペクトルを示す図である。
【図５】本発明の実施形態に関わる窒化チタン膜のＸＲＤ回折スペクトルにおけるピーク強度比と膜組成の関係を示す図である。
【図６】本発明の実施形態に関わる素子のＥＯＴとリーク電流の関係を示す図である。
【図７】本発明の実施形態に関わる窒化チタン膜の膜組成と膜密度の関係を示す図である。
【図８】本発明の実施形態に関わる素子構造の断面を示す図である。
【図９】本発明の実施形態に関わる素子の実効仕事関数の値とアニール温度の関係を示す図である。
【図１０】本発明の実施形態に関わる窒化チタン膜のＳＥＭ観測像を示す図である。
【図１１】本発明の実施形態に関わる素子のＥＯＴとリーク電流の関係を示す図である。
【図１２】本発明の実施形態に関わる素子構造の断面図を示す図である。
【図１３】本発明の実施例１の半導体装置の断面構造を示す図である。
【図１４】本発明の実施例２の半導体装置の製造方法の工程を示す図である。
【図１５】本発明の実施例３の半導体装置の製造方法の工程を示す図である。
【図１６】図２の処理装置を制御する制御装置の模式図である。
【図１７】図１６の制御装置の内部構成を示した図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施形態を図面に基づき詳細に説明する。
【００２２】
本発明者らは、高誘電率ゲート絶縁膜上、ＴｉＮからなる金属窒化膜と多結晶シリコン膜の積層構造からなるゲート電極を設けた電界効果トランジスタ構造において、高い仕事関数を有し、かつゲート電極形成後の熱処理工程における仕事関数の低下を抑制できる窒化チタン膜構造を鋭意検討した結果、ゲート絶縁膜上に配置された第１金属窒化物層と第１金属窒化物層上に配置された第２金属窒化物層からなる積層構造を有し、第１金属窒化物層のＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以上であり、かつ結晶配向性Ｘ1が１．１＜Ｘ1＜１．８の範囲、第２金属窒化物層のＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以上であり、かつ結晶配向性Ｘ2が１．８≦Ｘ2に設定された窒化チタン膜構造を適用することにより、（１）素子の性能を低下させることなく高い仕事関数を実現、（２）ゲート電極形成後の熱処理工程における仕事関数の低下を抑制、できるゲート電極を新たに発見した。
【００２３】
ここで、本発明において、「結晶配向性」とは、ＴｉとＮを含有する金属窒化物層のＸ線回折スペクトルにおける（２００）ピーク強度と（１１１）ピーク強度の比（Ｃ（２００）／Ｃ（１１１））をいう。
【００２４】
本発明における高い仕事関数を実現するための窒化チタン膜の形態について、図１のＭＩＳＰ型ゲート電極を有する素子を例に取り説明する。図１に示すように、表面にシリコン酸化膜と高誘電率膜としてＨｆＳｉＯ膜を用いたゲート絶縁膜２を有するｐ型シリコン基板１上に、窒化チタン膜３およびシリコン膜４が形成されている。
【００２５】
ゲート絶縁膜２に用いられる高誘電率材料は、ＳｉＯ2の比誘電率（３．９）より大きな比誘電率をもつ材料であり、金属酸化物、金属シリケート、窒素が導入された金属酸化物、窒素が導入された金属シリケートが挙げられる。結晶化が抑えられ、素子の信頼性が向上する点から、窒素が導入された高誘電率膜が好ましい。高誘電率材料中の金属としては、膜の耐熱性および膜中の固定電荷抑制の観点から、ＨｆもしくはＺｒが好ましい。また、高誘電率材料としては、Ｈｆ又はＺｒとＳｉとを含む金属酸化物、この金属酸化物にさらに窒素を含む金属酸窒化物が好ましく、ＨｆＳｉＯ、ＨｆＳｉＯＮがより好ましい。また、ここではゲート絶縁膜２としてシリコン酸化膜とその上に積層された高誘電率膜を用いているが、これに限定されるものではなく、高誘電率絶縁膜単独あるいはシリコン酸窒化膜とその上に積層された高誘電率膜を用いることができる。
【００２６】
図２に、本発明における窒化チタン膜３の形成工程に用いられる処理装置の概略を示す。
【００２７】
成膜処理室１００はヒータ１０１によって所定の温度に加熱できるようになっている。被処理基板１０２は、基板支持台１０３に組み込まれた、サセプタ１０４を介して、ヒータ１０５によって所定の温度に加熱できるようになっている。基板支持台１０３は、膜厚の均一性の観点から所定の回転数で回転できることが好ましい。成膜処理室内には、ターゲット１０６が被処理基板１０２を望む位置に設置されている。ターゲット１０６は、Ｃｕ等の金属から出来ているバックプレート１０７を介してターゲットホルダー１０８に設置されている。なお、ターゲット１０６とバックプレート１０７を組み合わせたターゲット組立体の外形を一つの部品としてターゲット材料で作成し、これをターゲットとして取り付けても構わない。つまり、ターゲットがターゲットホルダーに設置された構成でも構わない。Ｃｕ等の金属製のターゲットホルダー１０８には、スパッタ放電用電力を印加する直流電源１１０が接続されており、絶縁体１０９により接地電位の成膜処理室１００の壁から絶縁されている。スパッタ面から見たターゲット１０６の背後には、マグネトロンスパッタリングを実現するためのマグネット１１１が配設されている。尚、各マグネット１１１の配列は、磁束線（磁気フラックス）を生成するものであれば、どのような配列で設けてもよい。マグネット１１１は、マグネットホルダー１１２に保持され、図示しないマグネットホルダー回転機構により回転可能となっている。ターゲットのエロージョンを均一にするため、放電中には、このマグネット１１１は回転している。ターゲット１０６は、基板１０２に対して斜め上方のオフセット位置に設置されている。すなわち、ターゲット１０６のスパッタ面の中心点は、基板１０２の中心点の法線に対して所定の寸法ずれた位置にある。ターゲット１０６と処理基板１０２の間には、遮蔽板１１６が配置され、電力が供給されたターゲット１０６から放出されるスパッタ粒子による処理基板１０２上への成膜を制御している。
【００２８】
ターゲットは、Ｔｉの金属ターゲット１０６を用いた。窒化チタン膜の堆積は、金属ターゲット１０６に、それぞれ直流電源１１０より、ターゲットホルダー１０８およびバックプレート１０７を介して電力を供給することにより実施される。この際、不活性ガスが、不活性ガス源２０１から、バルブ２０２、マスフローコントローラ２０３、バルブ２０４を介してターゲット付近から成膜処理室１００に導入される。また、窒素からなる反応性ガスは、窒素ガス源２０５から、バルブ２０６、マスフローコントローラ２０７、バルブ２０８を介して成膜処理室１００内の基板付近に導入される。導入された不活性ガスおよび反応性ガスは、コンダクタンスバルブ１１７を介して、排気ポンプ１１８によって排気される。
【００２９】
本発明における窒化チタン膜３の堆積は、スパッタリングガスとしてアルゴン、反応性ガスとして窒素を用いた。基板温度は、２７℃〜６００℃、ターゲットパワーは５０Ｗ〜１０００Ｗ、スパッタガス圧は０．１Ｐａ〜１．０Ｐａ、Ａｒ流量は０ｓｃｃｍ〜１００ｓｃｃｍ（０Ｐａ・ｍ3／ｓｅｃ〜１．６９×１０-1Ｐａ・ｍ3／ｓｅｃ）、窒素ガス流量は０ｓｃｃｍ〜１００ｓｃｃｍ（０Ｐａ・ｍ3／ｓｅｃ〜１．６９×１０-1Ｐａ・ｍ3／ｓｅｃ）、の範囲で適宜決定することができる。ここでは、基板温度３０℃、Ｔｉのターゲットパワー７５０Ｗ、スパッタガス圧０．２Ｐａとしアルゴンガス流量を０ｓｃｃｍ〜２０ｓｃｃｍ（０Ｐａ・ｍ3／ｓｅｃ〜３．３８×１０-2Ｐａ・ｍ3／ｓｅｃ）、窒素ガス流量を２ｓｃｃｍ〜５０ｓｃｃｍ（３．３８×１０-3Ｐａ・ｍ3／ｓｅｃ〜８．４５×１０-2Ｐａ・ｍ3／ｓｅｃ）の範囲で変化させて堆積した。窒化チタン膜中のＴｉ元素とＮ元素のモル比率および結晶配向性は、図１６、図１７に示す制御装置６００を用いて、スパッタリング時に導入するアルゴンと窒素の混合比率により調整した。尚、本明細書中における「モル比率」とは、物質量の基本単位であるモル数の比率をいう。Ｔｉ元素とＮ元素のモル比率は、例えば、Ｘ線光電子分光法により物質内にある固有の電子の結合エネルギー、電子のエネルギー準位と量から測定することができる。
【００３０】
次に、堆積した窒化チタン膜３上に、スパッタリング法によりシリコン膜４を２０ｎｍ堆積した。
【００３１】
次に、作製したサンプルを窒素雰囲気中、４００℃〜１０００℃の範囲で２ｍｉｎ間のアニール処理を行った。
【００３２】
次に、リソグラフィー技術とＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）技術を用いてＴｉＮ膜４を所望の大きさに加工し、ＭＩＰＳ型ゲート電極を有する素子を形成した。
【００３３】
堆積した窒化チタン膜の組成は、Ｘ線光電子分光（ＸＰＳ：Ｘ−ｒａｙ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）法により分析した。また、窒化チタン膜の結晶配向性はＸ線回折（ＸＲＤ：Ｘ−ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）法により分析した。また、膜密度はＸ線反射率（Ｘ−Ｒａｙ  Ｒｅｆｌｅｃｔ  ｍｅｔｅｒ）法により分析した。また、実効仕事関数、ＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ、ＳｉＯ2換算膜厚のこと）、リーク電流特性などの電気特性をＣ−Ｖ、Ｉ−Ｖ測定により評価した。また、本発明において、「実効仕事関数」とは、一般にゲート絶縁膜とゲート電極とのＣＶ測定によるフラットバンドより求められるものであり、ゲート電極本来の仕事関数の他に、絶縁膜中の固定電荷、界面に形成される双極子、フェルミレベルピンニング等の影響を受ける。ゲート電極を構成する材料本来の「仕事関数」（１個の電子をフェルミ準位から真空準位に取り出すのに必要なエネルギー）とは区別される。
【００３４】
次に、ＥＯＴ（酸化膜換算膜厚）について説明する。絶縁膜の種類によらず、絶縁膜材料がシリコン酸化膜であると仮定して、容量から逆算して得られる絶縁膜の電気的な膜厚を酸化膜換算膜厚という。即ち、絶縁膜の比誘電率をεｈ、シリコン酸化膜の比誘電率をεｏとし、絶縁膜の厚さをｄｈとしたとき、酸化膜換算膜厚ｄｅは、下記式（１）で表される。
【００３５】
ｄｅ＝ｄｈ×（εｏ／εｈ）・・・（１）
上記式（１）は、絶縁膜に、シリコン酸化膜の比誘電率εｏに比べて大きな誘電率εｈをもった材料を用いた場合には、酸化膜換算膜厚ｄｅは、この絶縁膜の膜厚ｄｈよりも薄いシリコン酸化膜と同等になることを示している。なお、シリコン酸化膜の比誘電率εｏは３．９程度である。そのため、例えば、εｈ＝３９の高誘電率材料からなる膜は、その物理膜厚ｄｈを１５ｎｍとしても、酸化膜換算膜厚（電気膜厚）ｄｅが１．５ｎｍになり、絶縁膜の容量値を膜厚が１．５ｎｍのシリコン酸化膜と同等に保ちつつ、リーク電流を著しく低減することができる。
【００３６】
図３に、本発明における窒化チタン膜の膜組成（Ｎ／Ｔｉ比）（ＴｉとＮのモル比率（Ｎ／Ｔｉ））と膜密度の関係を示す。また、図中には、主なサンプルの窒化チタン形成条件（アルゴンガスおよび窒素ガスの流量条件）と熱処理を施していない状態における実効仕事関数（ｅＷｆ）の値を表している。図に示されるように、アルゴンガス流量１０ｓｃｃｍ（１．６９×１０-2Ｐａ・ｍ3／ｓｅｃ）、窒素ガス流量１０ｓｃｃｍ（１．６９×１０-2Ｐａ・ｍ3／ｓｅｃ）の条件（条件Ａ）で作製した窒化チタンの膜組成はＮ／Ｔｉ＝１．２４、膜密度は５．０６ｇ／ｃｃであり、実効仕事関数はｅＷｆ＝４．９６ｅＶと高い値を有している。また、アルゴンガス流量０ｓｃｃｍ（０Ｐａ・ｍ3／ｓｅｃ）、窒素ガス流量５０ｓｃｃｍ（８．４５×１０-2Ｐａ・ｍ3／ｓｅｃ）の条件（条件Ｂ）で作製した窒化チタンの膜組成はＮ／Ｔｉ＝１．２３、膜密度は４．８ｇ／ｃｃであり、実効仕事関数はｅＷＦ＝４．９ｅＶと高い値を有している。また、アルゴンガス流量１３．５ｓｃｃｍ（２．２８×１０-2Ｐａ・ｍ3／ｓｅｃ）、窒素ガス流量６ｓｃｃｍ（１．０１×１０-2Ｐａ・ｍ3／ｓｅｃ）の条件（条件Ｃ）で作製した窒化チタンの膜組成はＮ／Ｔｉ＝１．１５、膜密度は５．０５ｇ／ｃｃであり、実効仕事関数はｅＷＦ＝４．６ｅＶと上述の条件と比較して低い値を有している。このように、本発明における窒化チタン膜は、スパッタリング形成時におけるアルゴンガス流量と窒素ガス流量を調節することにより、膜組成（Ｎ／Ｔｉ比）、膜密度、仕事関数を制御できる。更に、窒化チタン膜の実効仕事関数は、膜密度ではなく膜組成（Ｎ／Ｔｉ比）に関係していることが明らかになった。従って、Ｐ型ＭＯＳＦＥＴに適した４．６ｅＶ以上の仕事関数を得るには、Ｎ／Ｔｉ比は１．１以上が好ましく、４．８ｅＶ以上の仕事関数を得るには、Ｎ／Ｔｉ比は１．２以上が好ましい。このように本発明における窒化チタン膜は、膜組成（Ｎ／Ｔｉ比）の増加に従い、実効仕事関数値が増加することから、上述した特許文献４に記載の窒化チタン（膜組成（Ｎ／Ｔｉ比）の増大に伴い、実効仕事関数が減少する）とその現象が大きく異なっている。
【００３７】
図４に、条件Ａ、条件Ｂ、条件Ｃで作製した窒化チタン膜のＸＲＤ回折スペクトルを比較した結果を示す。図４の横軸は、回折角度を示しており、図４の縦軸は、回折強度を示している。図中のＣ（１１１）、Ｃ（２００）およびＣ（２２０）はそれぞれ窒化チタン膜の結晶面、（１１１）面、（２００）面、（２２０）面を表している。図に示されるように、膜組成（Ｎ／Ｔｉ比）と実効仕事関数が高い条件Ａおよび条件Ｂの窒化チタン膜は、膜組成（Ｎ／Ｔｉ比）と実効仕事関数が低い条件Ｃと比較して、（２００）面の結晶配向性が高い結晶構造を有している。
【００３８】
図５に、窒化チタン膜の膜組成（Ｎ／Ｔｉ比）とＸＲＤスペクトルにおける（１１１）面と（２００）面のピーク強度比Ｃ（２００）／Ｃ（１１１）（結晶配向性）を比較した結果を示す。図５において、横軸は、窒化チタン膜の膜組成（Ｎ／Ｔｉ比）を示し、縦軸は、ピーク強度比を示す。図に示されるように、条件Ａと条件Ｂの膜組成（Ｎ／Ｔｉ比）が１．２以上の窒化チタン膜のピーク強度比は１．７以上の高い値を有している。また、条件Ｂの窒化チタン膜のピーク強度比は１．８以上と条件Ａと比較して更に高い値を有している。従って、実効仕事関数の値が４．６ｅＶ以上の窒化チタン膜は、膜組成（Ｎ／Ｔｉ比）が１．１以上であり、結晶配向性を表すＸＲＤ回折スペクトルピーク強度比Ｃ（２００）／Ｃ（１１１）が１．１以上であり、実効仕事関数の値が４．８ｅＶ以上の窒化チタン膜は、膜組成（Ｎ／Ｔｉ比）が１．２以上であり、結晶配向性を表すＸＲＤ回折スペクトルピーク強度比Ｃ（２００）／Ｃ（１１１）が１．７以上であることが示される。このように本発明における窒化チタン膜は、（２００）面の結晶配向性を有する場合においても実効仕事関数値は４．９ｅＶと高い値を示すことから、上述した特許文献３で開示されている窒化チタン膜（実効仕事関数の値は（１００）配向で４．３ｅＶ、（１１１）配向で４．６ｅＶを有する）と異なることが示される。
【００３９】
図６に、条件Ａ、条件Ｂおよび条件Ｃで作製した窒化チタン膜を有する素子のＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ、ＳｉＯ2換算膜厚のこと）とリーク電流（Ｊｇ）の関係を示す。図より、条件Ａおよび条件Ｃの窒化チタン膜を有する素子と比較して、条件Ｂの窒化チタン膜を有する素子は、ＥＯＴが０．２ｎｍ増加し、かつリーク電流（Ｊｇ）が約一桁増加する。このことは、条件Ｂの窒化チタン膜は、高い仕事関数を有しているものの素子特性の低下を招くことを示している。条件Ｂの窒化チタン膜と条件Ａおよび条件Ｃの窒化チタン膜の相違は、膜密度が低いこと、結晶配向性の指標となるピーク強度比Ｃ（２００）／Ｃ（１１１）が１．８以上と高いことである。ここで、条件Ｃと同等の実効仕事関数値およびピーク強度比Ｃ（２００）／Ｃ（１１１）を有し、膜密度が条件Ｂと同等の窒化チタン膜を有する素子の電気特性を評価した結果、ＥＯＴおよびリーク電流値（Ｊｇ）の劣化はないことを確認した。従って、条件Ｂの窒化チタン膜を有する素子におけるＥＯＴとリーク電流の増加は、結晶配向性に起因していると考えられる。
【００４０】
図７に、膜組成（Ｏ／Ｔｉ比（モル比））と膜密度の関係を示す。ここで、作製したサンプルを大気暴露により酸化している。図より、Ｏ／Ｔｉ比は膜密度の増加に伴い低下する。窒化チタン膜の酸化は、比抵抗の増大を招き素子特性を悪化させることから、窒化チタン膜の膜密度は４．８ｇ／ｃｃ以上が好ましいことが示される。
【００４１】
次に、本発明におけるゲート電極の形成後の熱処理工程における仕事関数の低下を抑制する窒化チタン膜について、図８の素子を例に取り説明する。図８（ａ）および（ｂ）は、図１で示した素子構造と同一であり、窒化チタン膜は、それぞれ上述した条件Ａおよび条件Ｂで作製した。また、図８（ｃ）は、窒化チタン膜が積層型の膜構造を有している点で異なり、ゲート絶縁膜上に条件Ａで膜厚２ｎｍの窒化チタン膜を堆積した後、同一の成膜処理室内において連続して条件Ｂで膜厚８ｎｍの窒化チタン膜を堆積した。尚、その他の条件は、図１で示した素子と同一である。
【００４２】
図９は、作製した素子の実効仕事関数のアニール温度依存性を示したものである。図中の構造（ａ）、（ｂ）、（ｃ）はそれぞれ図８に示した素子（ａ）、（ｂ）、（ｃ）に対応している。図中のシリコンなしは、図８の素子（ａ）の窒化チタン上にシリコンを堆積していない素子構造を表している。図に示されるように、素子の実効仕事関数は、アニール処理を施していない状態（ａｓ−ｄｅｐｏｓｉｔｅｄ）で４．９ｅＶ以上の値を有しているが、６００℃以上のアニール処理により減少する。構造（ａ）は、１０００℃のアニール処理により実効仕事関数は４．４５ｅＶまで低下する。一方、構造（ｂ）、（ｃ）は、１０００℃のアニール処理により実効仕事関数は低下するが、Ｐ型ＭＯＳＦＥＴに適した値である４．６ｅＶを有している。窒化チタン膜上にシリコン膜を堆積していない素子の実効仕事関数は、１０００℃のアニール処理を施しても４．９ｅＶ以上の高い値を示していることから、アニール処理に伴う実効仕事関数の低下は、上述した特許文献１にも述べられているように、シリコンが窒化チタン膜中に拡散することに起因していると考えられる。従って、構造（ｂ）および（ｃ）を構成する窒化チタンは、アニール処理による窒化チタン膜中へのシリコンの拡散を抑制する効果を有しており、少なくともシリコンと接している領域に条件Ｂで堆積した窒化チタン膜が存在していればその効果を確保できることが示される。また、ここでは１０００℃、２ｍｉｎのアニール条件における実効仕事関数の値を示したが、ＭＯＳＦＥＴの作製工程における活性化アニール（１０００℃、１０ｓｅｃ）の条件では、更に、実効仕事関数の変化は抑制できることを確認した。
【００４３】
また、構造（ａ）の１０００℃アニール後の実効仕事関数はＮ型ＭＯＳＦＥＴに適した４．６ｅＶ以下の値を有している。ここで、素子（ａ）の窒化チタン膜として、ＴｉとＮのモル比率が１．１以下であり、かつ結晶配向性Ｘ3が１．１以下の範囲を有する窒化チタン膜を堆積し、１０００℃アニール後の実効仕事関数を評価した結果、Ｎ型ＭＯＳＦＥＴに適した４．４ｅＶの値が得られることを確認した。
【００４４】
図１０に、条件Ａおよび条件Ｂで堆積した窒化チタン膜の表面ＳＥＭ像を示す。条件Ａで堆積した窒化チタン膜は、２０ｎｍ程度のグレインサイズの柱状構造を有し、表面は結晶面に起因する鋭い凹凸を有している。条件Ｂで堆積した窒化チタン膜は、条件Ａよりも小さい２０ｎｍ以下のグレインサイズの柱状構造を有し、表面は条件Ａと比較して平坦性に優れた形状を有している。窒化チタン膜の堆積条件による結晶形状や表面平坦性の違いは、図４において示された結晶配向性によるものであり、ピーク強度比Ｃ（２００）／Ｃ（１１１）が１．８以上の窒化チタン膜は、グレインサイズが小さく、表面平坦性に優れている。また、図９において示された窒化チタン膜の相違による実効仕事関数の値の違いは、窒化チタン膜のグレインサイズや表面平坦性に関連していると考えられる。すなわち、条件Ｂの窒化チタン膜は、グレインサイズが小さく、かつ表面平坦性に優れているため、結晶粒界を介したシリコンの拡散を防止し、その結果、実効仕事関数の低下を抑制している。また、この効果は、シリコンと接する領域に条件Ｂの窒化チタン膜を有する素子（Ｃ）においても同様に発揮される。上述した特許文献２では、窒化チタン膜の平均結晶粒径が３０ｎｍ以下にすることで、しきい値電圧のバラツキを抑制できること、また、窒化チタン膜の結晶構造は、（１１１）配向のＴｉＮ膜を用いた方が、（１１１）と（１１０）配向が共存するＴｉＮ膜を用いた場合よりも、しきい値電圧値のばらつきが小さくなると述べられている。一方、本実施形態によれば、しきい値電圧のバラツキに寄与する実効仕事関数の低下は、窒化チタンのグレインサイズだけでなく表面平坦性に大きく影響を受け、結晶配向性を表すＸＲＤ回折スペクトルにおけるピーク強度比Ｃ（２００）／Ｃ（１１１）が１．８以上である窒化チタンを用いることで平坦性を改善し実効仕事関数の低下を抑制できる。従って、本発明における窒化チタン膜は、特許文献２で開示されている窒化チタン膜と異なることが示される。
【００４５】
図１１に、１０００℃アニール後のＥＯＴとリーク電流（Ｊｇ）の関係を示す。図に示されるように、素子（ａ）および素子（ｃ）のＥＯＴおよびＪｇは、ほぼ同じ特性であるのに対して、素子（ｂ）のＪｇは素子（ａ）および素子（ｃ）と比較して約一桁大きい。図６において示された結果と同様に、素子（ｂ）の窒化チタン膜は、１０００℃のアニール工程を経た場合においても素子の電気特性の悪化を招く。すなわち、素子（Ｂ）における窒化チタン膜は、１０００℃のアニール処理による実効仕事関数の抑制できるが、素子の電気特性を悪化させるため、ＭＩＰＳ型ゲート電極を用いた半導体装置の窒化チタン膜としては適さない。従って、電気特性の劣化を招くことなくゲート電極の形成後の熱処理工程における実効仕事関数値の低下を抑制するためには、素子（ｃ）に示されるように、ゲート絶縁膜上に配置されたＴｉとＮを含有する第１金属窒化物層と第１金属窒化物層上に配置されたＴｉとＮを含有する第２金属窒化物層の積層構造が必要であることが示された。また、本発明における第１金属窒化物層は、スパッタリング法により高い仕事関数を実現するため、膜組成（Ｎ／Ｔｉ比）および結晶配向性を最適化し、かつ第２金属窒化物層は、スパッタリング法によりシリコンの拡散による実効仕事関数の低下を抑制するため、膜組成（Ｎ／Ｔｉ比）および結晶配向性を最適化している点で、特許文献１に記載の窒化チタン膜と異なる。更に、本発明における窒化チタンの積層膜は、同一の成膜処理室内において、堆積時の基板温度を上げることなく、スパッタリングによる連続プロセスを用いて形成されている点で、特許文献１に記載の方法とは異なる。
【００４６】
以上の結果より、本発明における第１金属窒化物層のＴｉとＮのモル比率（Ｎ／Ｔｉ）は、Ｐ型ＭＯＳＦＥＴに適した実効仕事関数を実現するため、１．１以上が好ましく、１．２以上がより好ましい。更に、第１金属窒化物層の結晶配向性を表すＸＲＤスペクトルにおけるＣ［２００］／Ｃ［１１１］のピーク強度比Ｘ1は、Ｐ型ＭＯＳＦＥＴに適した実効仕事関数を実現し、かつ素子の電気特性を悪化させないため、１．１＜Ｘ1＜１．８の範囲が好ましい。更に、膜密度は、酸化による素子特性の劣化を防止するため、４．８ｇ／ｃｃ以上が好ましく、５．０ｇ／ｃｃ以上がより好ましい。
【００４７】
また、本発明における第２金属窒化物層のＴｉとＮのモル比率（Ｎ／Ｔｉ）は、ゲート電極の形成後の熱処理工程におけるシリコンの拡散による実効仕事関数値の低下を抑制するため、１．１以上が好ましく、１．２以上がより好ましい。更に、第２金属窒化物層の結晶配向性を表すＸＲＤスペクトルにおけるＣ［２００］／Ｃ［１１１］のピーク強度比Ｘ2は、１．８≦Ｘ2の範囲が好ましい。更に、膜密度は、酸化による素子特性の劣化を防止するため、４．８ｇ／ｃｃ以上が好ましい。
【００４８】
また、本発明における第１金属窒化物層の膜厚と前記第２金属窒化物層の膜厚の合計は、ゲート電極のエッチング加工におけるシリコンと窒化チタンにおけるエッチングレートに起因したサイドエッチングに伴うゲート形状の変化を抑制するため、２０ｎｍ以下が好ましく、１０ｎｍ以下がより好ましい。その際、第１金属窒化物層の膜厚は、第１金属窒化物層の膜厚と第２金属窒化物層の膜厚の合計に対して、少なくとも５０％以上の比率を有していることが好ましく、８０％の比率を有していることがより好ましい。
【００４９】
また、本発明における窒化チタン膜の堆積は、ゲート絶縁膜へのプラズマダメージによる素子特性の悪化を抑制し、かつ組成および結晶配向成を制御するため、図２に示されるような、ターゲットが基板に対して斜め上方のオフセット位置に設置された成膜処理室内において、窒素からなる反応性ガスと不活性ガスの混合雰囲気下においてＴｉターゲットをマグネトロンスパッタする工程であり、第１金属窒化物層のＴｉとＮのモル比率が１．１以上であり、かつ結晶配向性Ｘ1が１．１＜Ｘ1＜１．８の範囲を満たすように反応性ガスと不活性ガスの混合比率を設定し、第２金属窒化物層のＴｉとＮのモル比率が１．１以上であり、かつ結晶配向性Ｘ2が１．８≦Ｘ2を満たすように反応性ガスと不活性ガスの混合比率を設定することが好ましい。
【００５０】
また、スループットの向上とおよび大気暴露に伴う窒化チタン膜の酸化を抑制するため、第１金属窒化物層を形成する工程と第２金属窒化物層を形成する工程を同一の成膜処理室内で実施することが、製造方法の簡略化を実現することができ、好ましい。
【００５１】
また、上記説明では、シリコン酸化膜と高誘電率膜としてＨｆＳｉＯ膜を用いたゲート絶縁膜を有する素子について述べたが、これに限定されるものではなく、ゲート絶縁膜に用いられる高誘電率材料は、ＳｉＯ2の比誘電率（３．９）より大きな比誘電率をもつ材料であり、金属酸化物、金属シリケート、窒素が導入された金属酸化物、窒素が導入された金属シリケートが挙げられる。結晶化が抑えられ、素子の信頼性が向上する点から、窒素が導入された高誘電率膜が好ましい。高誘電率材料中の金属としては、膜の耐熱性および膜中の固定電荷抑制の観点から、ＨｆもしくはＺｒが好ましい。また、高誘電率材料としては、Ｈｆ又はＺｒとＳｉとを含む金属酸化物、この金属酸化物にさらに窒素を含む金属酸窒化物が好ましく、ＨｆＳｉＯ、ＨｆＳｉＯＮがより好ましい。また、ここではゲート絶縁膜としてシリコン酸化膜とその上に積層された高誘電率膜を用いているが、これに限定されるものではなく、高誘電率絶縁膜単独あるいはシリコン酸窒化膜とその上に積層された高誘電率膜を用いることができる。
【００５２】
また、上記の説明では、表面にシリコン酸化膜と高誘電率膜としてＨｆＳｉＯ膜を用いたゲート絶縁膜を有するｐ型シリコン基板上に、窒化チタン膜およびシリコン膜が形成されたＭＩＰＳ型ゲート電極を有する素子について述べたが、これに限定されるものではなく、図１２に示されるＭＩＰＳ構造からなるゲート電極を有するＭＯＳＦＥＴ素子においても、本発明の条件を満たす窒化チタン膜が含まれていれば、十分にその効果を得ることができる。
【００５３】
また、図１５に示す様に、シリコン基板上に、更にＮ型ＭＯＳＦＥＴを備える場合には、Ｎ型ＭＯＳＦＥＴは、ゲート絶縁膜とゲート絶縁膜上に設けられたゲート電極を有し、ゲート絶縁膜が、金属酸化物、金属シリケート、又は窒素が導入された金属酸化物もしくは金属シリケートからなる高誘電率絶縁膜を有し、ゲート電極が、ゲート絶縁膜上に設けられたＴｉとＮを含有する第３金属窒化物層と第３金属窒化物層上に配置された多結晶シリコン層を有し、第３金属窒化物層のＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以下であり、かつ結晶配向性Ｘ3が１．１以下であることが好ましい。
【００５４】
次に、本実施形態の窒化チタン膜の形成工程に用いられる図２の処理装置の制御装置について説明する。図１６は、図２の処理装置を制御する制御装置の模式図である。バルブ２０２、２０４、２０６、２０８はそれぞれ制御用入出力ポート５００、５０１、５０２、５０３を介して制御装置６００によって開閉制御ができる。また、マスフローコントローラ２０３、２０７はそれぞれ制御用入出力ポート５０４、５０５を介して制御装置６００によって流量の調節ができる。また、コンダクタンスバルブ１１７は、制御用入出力ポート５０６を介して制御装置６００によって開度の調節ができる。また、ヒータ１０５は、入出力ポート５０７を介して制御装置６００によって温度の調節ができる。また、基板支持台１０３の回転状態は、入出力ポート５０８を介して制御装置６００によって回転数の調節ができる。また、直流電源１１０は、入出力ポート５０９を介して制御装置６００によって周波数ならびに供給電力が調節できる。
【００５５】
本発明においては、制御装置６００により、第１金属窒化物層のＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以上であり、かつ結晶配向性Ｘ1が１．１＜Ｘ1＜１．８になるように、また、第２金属窒化物層のＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以上であり、かつ結晶配向性Ｘ2が１．８≦Ｘ2になるように、スパッタリング成膜時に導入するアルゴンガス等の不活性ガスと窒素ガスからなる反応性ガスの混合比率を制御している。
【００５６】
図１７は、図１６の制御装置６００の内部構成を示した図である。制御装置６００は、入力部６０１、プログラム及びデータを有する記憶部６０２、プロセッサ６０３及び出力部６０４からなり、基本的にはコンピューター構成であり、図２の処理装置６０５を制御している。
【００５７】
本発明の製造プログラムは、コンピューター（ＰＣ）により読み取り可能な記録媒体に記録されて、制御装置６００の記憶部６０２にインストールされる。記録媒体としては、フロッピー（登録商標）ディスク、ＺＩＰ（登録商標）等の磁気記録媒体、ＭＯ等の光磁気記録媒体、ＣＤ−Ｒ、ＤＶＤ−Ｒ、ＤＶＤ＋Ｒ，ＤＶＤ−ＲＡＭ、ＤＶＤ＋ＲＷ（登録商標）、ＰＤ等の光ディスク等が挙げられる。また、コンパクトフラッシュ（登録商標）、スマートメディア（登録商標）、メモリースティック（登録商標）、ＳＤカード等のフラッシュメモリ系、マイクロドライブ（登録商標）、Ｊａｚ（登録商標）等のリムーバブルディスクが挙げられる。
【００５８】
記憶部６０２内にインストールされる本発明の製造プログラムは、シリコン基板上に、ゲート絶縁膜と、該ゲート絶縁膜上に設けられたＴｉとＮを含有する第１金属窒化物層、該第１金属窒化物層上に配置されたＴｉとＮを含有する第２金属窒化物層及び該第２金属窒化物層上に配置された多結晶シリコン層を有するゲート電極とを有する電界効果トランジスタを備えた半導体装置の製造プログラムである。
【００５９】
そして、本発明の製造プログラムは、ＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以上であり、かつ結晶配向性Ｘ1が１．１＜Ｘ1＜１．８の範囲である第１金属窒化物層を形成する手順と、ＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以上であり、かつ結晶配向性Ｘ2が１．８≦Ｘ2である第２金属窒化物層を形成する手順と、をコンピューターに実行させる。
【００６０】
より具体的には、前記第１金属窒化物層を形成する手順では、窒素からなる反応性ガスと不活性ガスの混合雰囲気下においてＴｉターゲットをマグネトロンスパッタする際に、金属窒化物層のＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以上であり、かつ結晶配向性Ｘ1が１．１＜Ｘ1＜１．８の範囲を満たすように反応性ガスと不活性ガスの混合比率を制御し、前記第２金属窒化物層を形成する手順では、窒素からなる反応性ガスと不活性ガスの混合雰囲気下においてＴｉターゲットをマグネトロンスパッタする際に、金属窒化物層のＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以上であり、かつ結晶配向性Ｘ2が１．８≦Ｘ2を満たすように反応性ガスと不活性ガスの混合比率を制御する。
【００６１】
また、本発明の製造プログラムは、更に、ゲート絶縁膜を形成する手順として、シリコン基板を加熱し、ターゲットを用いた物理蒸着により被処理基板に金属膜を堆積する手順と、該金属膜を酸化する元素を含有するガスを供給し、熱酸化反応によって前記金属膜を酸化して高誘電率絶縁膜を形成する手順を有していてもよい。
【実施例】
【００６２】
＜実施例１＞
本発明の第１の実施例を、図面を参照しながら詳細に説明する。【００６３】
図１３は、実施例１に関わるＭＩＰＳ型ゲート電極を有する素子構造の断面の概略である。表面に膜厚１．８ｎｍのシリコン酸化膜を有するシリコン基板５に、スパッタリング法により膜厚０．５〜０．７ｎｍのＨｆを堆積した。その後、酸素分圧０．１Ｐａの雰囲気で、９００℃、１ｍｉｎのアニール処理を施し、シリコン酸化膜中にＨｆを拡散させることで、シリコン酸化膜とＨｆＳｉＯ膜の積層構造からなるゲート絶縁膜６を形成した。その後、ゲート絶縁膜上に図２に示す処理装置において、Ｔｉ金属ターゲットを用いてアルゴンガス流量と窒素ガス流量の混合比を調節することによりＴｉとＮのモル比率が１．１以上であり、かつ結晶配向性Ｘ1が１．１＜Ｘ1＜１．８の範囲を有する窒化チタン膜７を２ｎｍ〜５ｎｍ堆積した。次に、同一の成膜処理室内において、アルゴンガス流量と窒素ガス流量の混合比を調節することにより、ＴｉとＮのモル比率が１．１以上であり、かつ結晶配向性Ｘ2が１．８≦Ｘ2となるように窒化チタン膜８を５ｎｍ〜８ｎｍ堆積した。スパッタパワーは、７５０Ｗ、基板温度は、３０℃と同一である。次に、ＣＶＤ法により多結晶シリコン９を２０ｎｍ堆積した。次に、窒素雰囲気中で１０００℃、２ｍｉｎのアニール処理を行った。【００６４】
次に、リソグラフィー技術とＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）技術を用いてＴｉＮ膜を所望の大きさに加工し、ＭＩＰＳ型ゲート電極を有する素子を形成した。【００６５】
堆積した窒化チタン膜の組成は、Ｘ線光電子分光（ＸＰＳ：Ｘ−ｒａｙ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）法により分析した。また、窒化チタン膜の結晶配向性はＸ線回折（ＸＲＤ：Ｘ−ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）法により分析した。また、膜密度はＸ線反射率（Ｘ−Ｒａｙ  Ｒｅｆｌｅｃｔ  ｍｅｔｅｒ）法により分析した。また、実効仕事関数、ＥＯＴ、リーク電流特性などの電気特性をＣ−Ｖ、Ｉ−Ｖ測定により評価した。【００６６】
その結果、本実施例におけるゲート絶縁膜上に配置された第１金属窒化物層としてＴｉとＮのモル比率が１．１以上であり、かつ結晶配向性Ｘ1が１．１＜Ｘ1＜１．８の範囲を有する窒化チタン膜と、第２金属窒化物層としてＴｉとＮのモル比率が１．１以上であり、かつ結晶配向性Ｘ2が１．８≦Ｘ2となるように窒化チタン膜からなるＭＩＰＳ型ゲート電極を有する素子において、ＥＯＴやリーク電流の悪化を伴うことなく、Ｐ型ＭＯＳＦＥＴに適した実効仕事関数（４．６ｅＶ以上）が得られることを確認した。また、第１金属窒化物層および第２金属窒化物層の膜密度は４．８ｇ／ｃｃ以上であり、酸化による比抵抗の増大に伴う、電気特性の低下はみられなかった。【００６７】
また、ゲート絶縁膜としてＣＶＤ法により堆積したＨｆＳｉＯ膜においても同様の効果を得ることを確認した。【００６８】
また、ＨｆＳｉＯを堆積した後、ラジカルＮ化処理により形成したＨｆＳｉＯＮ膜をゲート絶縁膜として用いた場合においても同様の効果を得ることを確認した。【００６９】
また、ゲート絶縁膜としてＺｒを含む、ＺｒＳｉＯ、ＺｒＳｉＯＮ、ＨｆＺｒＳｉＯ、ＨｆＺｒＳｉＯＮからなる群から選択される一つの材料を用いても、同様の効果が得られることを確認した。【００７０】
＜実施例２＞
本発明の第２の実施例を、図面を参照しながら詳細に説明する。【００７１】
図１４（ａ）〜（ｃ）は、本発明の第２の実施例である図１２に示す半導体装置の製造方法の工程を示した図である。まず図１４（ａ）に示すようにシリコン基板３０１の表面に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術により形成された素子分離領域３０２が設けられている。続いて、素子分離されたシリコン基板表面に熱酸化法により膜厚１．０ｎｍのシリコン熱酸化膜を形成する。その後、実施例１と同じ方法によりＨｆＳｉＯＮ膜を堆積しゲート絶縁膜３０３を形成する。【００７２】
次に、ゲート絶縁膜３０３上に実施例１と同じ方法により、Ｔｉ金属ターゲットを用いてアルゴンガス流量と窒素ガス流量の混合比を調節することによりＴｉとＮのモル比率が１．１以上であり、かつ結晶配向性Ｘ1が１．１＜Ｘ1＜１．８の範囲を有する窒化チタン膜（第１金属窒化物層）３０４を２ｎｍ〜５ｎｍ堆積した。次に、同一の成膜処理室内において、アルゴンガス流量と窒素ガス流量の混合比を調節することにより、ＴｉとＮのモル比率が１．１以上であり、かつ結晶配向性Ｘ2が１．８≦Ｘ2となるように窒化チタン膜（第２金属窒化物層）３０５を５ｎｍ〜８ｎｍ堆積した。【００７３】
次に、膜厚２０ｎｍのシリコン層３０６を形成した後、図１４（ｂ）に示すようにリソグラフィー技術およびＲＩＥ技術を用いてゲート電極に加工し、引き続いてイオン注入を行い、エクステンション拡散領域３０７をゲート電極をマスクとして自己整合的に形成した。【００７４】
さらに、図１４（ｃ）に示すように、シリコン窒化膜とシリコン酸化膜を順次堆積し、その後、エッチバックすることによってゲート側壁３０８を形成した。この状態で再度イオン注入を行い、活性化アニールを経てソース・ドレイン拡散層３０９を形成した。【００７５】
作製した素子の電気特性を評価した結果、ＥＯＴやリーク電流の悪化を伴うことなく、Ｐ型ＭＯＳＦＥＴに適した実効仕事関数（４．６ｅＶ以上）が得られることを確認した。【００７６】
また、ゲート絶縁膜としてＣＶＤ法により堆積したＨｆＳｉＯ膜においても同様の効果を得ることを確認した。【００７７】
また、ＨｆＳｉＯを堆積した後、ラジカルＮ化処理により形成したＨｆＳｉＯＮ膜をゲート絶縁膜として用いた場合においても同様の効果を得ることを確認した。【００７８】
また、ゲート絶縁膜としてＺｒを含む、ＺｒＳｉＯ、ＺｒＳｉＯＮ、ＨｆＺｒＳｉＯ、ＨｆＺｒＳｉＯＮからなる群から選択される一つの材料を用いても、同様の効果が得られることを確認した。【００７９】
このように、本実施の形態におけるＭＩＰＳ型ゲート電極からなるＭＯＳＦＥＴ素子においても本発明の効果を得られることを確認した。【００８０】
＜実施例３＞
図１５（ａ）〜（ｃ）は、本発明の第３の実施例である半導体装置の製造方法の工程を示した図である。まず図１５（ａ）に示すようにシリコン基板４０１の表面に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術により形成された素子分離領域４０２が設けられ、Ｎ型ＭＯＳＦＥＴ領域とＰ型ＭＯＳＦＥＴ領域が分離される。続いて、素子分離されたシリコン基板表面に熱酸化法により膜厚１．０ｎｍのシリコン熱酸化膜を形成する。その後、実施例１と同じ方法によりＨｆＳｉＯＮ膜を堆積しゲート絶縁膜４０３を形成する。【００８１】
次に、Ｐ型ＭＯＳＦＥＴ領域のゲート絶縁膜上に図２に示す処理装置を用いて、アルゴンガス流量と窒素ガス流量の混合比を調節することによりＴｉとＮのモル比率が１．１以上であり、かつ結晶配向性Ｘ1が１．１＜Ｘ1＜１．８の範囲を有する窒化チタン膜（第１金属窒化物層）４０４を２ｎｍ堆積した。次に、同一の成膜処理室内において、アルゴンガス流量と窒素ガス流量の混合比を調節することにより、ＴｉとＮのモル比率が１．１以上であり、かつ結晶配向性Ｘ2が１．８≦Ｘ2となるように窒化チタン膜（第２金属窒化物層）４０５を８ｎｍ堆積した。スパッタパワーは、７５０Ｗ、基板温度は、３０℃と同一である。【００８２】
次に、Ｎ型ＭＯＳＦＥＴ領域のゲート絶縁膜上に図２に示す処理装置を用いて、アルゴンガス流量と窒素ガス流量の混合比を調節することによりＴｉとＮのモル比率が１．１以下であり、かつ結晶配向性Ｘ3が１．１以下の範囲を有する窒化チタン膜（第３金属窒化物層）４０６を１０ｎｍ堆積した。【００８３】
次に、図１５（ｂ）に示すように膜厚２０ｎｍのシリコン層４０７を形成した。【００８４】
次に、リソグラフィー技術およびＲＩＥ技術を用いてＰ型ＭＯＳＦＥＴ領域のゲート電極に加工し、引き続いてイオン注入を行い、エクステンション拡散領域４０９をゲート電極をマスクとして自己整合的に形成した。さらに、シリコン窒化膜とシリコン酸化膜を順次堆積し、その後、エッチバックすることによってゲート側壁４０８を形成した。この状態で再度イオン注入を行い、活性化アニールを経てソース・ドレイン拡散層４１０を形成した。【００８５】
次に、リソグラフィー技術とＲＩＥ技術を用いてＮ型ＭＯＳＦＥＴ領域のゲート電極を加工し、引き続きイオン注入を行い、エクステンション拡散領域４１１をゲート電極をマスクとして自己整合的に形成した。さらに、シリコン窒化膜とシリコン酸化膜を順次堆積し、その後、エッチバックすることによってゲート側壁４１３を形成した。この状態で再度イオン注入を行い、活性化アニールを経てソース・ドレイン拡散層４１２を形成し、図１５（ｃ）に示される半導体装置を作製した。【００８６】
作製した素子の電気特性を評価した結果、Ｐ型ＭＯＳＦＥＴではＥＯＴやリーク電流の悪化を伴うことなく、Ｐ型ＭＯＳＦＥＴに適した実効仕事関数（４．６ｅＶ以上）が得られることを確認した。また、Ｎ型ＭＯＳＦＥＴではＥＯＴやリーク電流の悪化を伴うことなく、Ｎ型ＭＯＳＦＥＴに適した実効仕事関数（４．４ｅＶ以下）が得られることを確認した。【００８７】
また、ゲート絶縁膜としてＣＶＤ法により堆積したＨｆＳｉＯ膜においても同様の効果を得ることを確認した。【００８８】
また、ＨｆＳｉＯを堆積した後、ラジカルＮ化処理により形成したＨｆＳｉＯＮ膜をゲート絶縁膜として用いた場合においても同様の効果を得ることを確認した。【００８９】
また、ゲート絶縁膜としてＺｒを含む、ＺｒＳｉＯ、ＺｒＳｉＯＮ、ＨｆＺｒＳｉＯ、ＨｆＺｒＳｉＯＮからなる群から選択される一つの材料を用いても、同様の効果が得られることを確認した。【００９０】
このように、本実施の形態におけるＭＩＰＳ型ゲート電極からなるＣＭＯＳＦＥＴ素子においても本発明の効果を得られることを確認した。
【符号の説明】
【００９１】
１  シリコン基板
２  ゲート絶縁膜
３  窒化チタン膜
４  シリコン膜
５  シリコン基板
６  ゲート絶縁膜
７  第１金属窒化物層
８  第２金属窒化物層
９  シリコン膜
１００  成膜処理室
１０１  ヒータ
１０２  被処理基板
１０３  基板支持台
１０４  サセプタ
１０５  ヒータ
１０６  金属ターゲット
１０７  バックプレート
１０８  ターゲットホルダー
１０９  絶縁体
１１０  直流電源
１１１  マグネット
１１２  マグネットホルダー
１１６  遮蔽板
１１７  コンダクタンスバルブ
１１８  排気ポンプ
２０１  不活性ガス源
２０２  バルブ
２０３  マスフローコントローラ
２０４  バルブ
２０５  反応性ガス源
２０６  バルブ
２０７  マスフルーコントローラ
２０８  バルブ
３０１  シリコン基板
３０２  素子分離領域
３０３  ゲート絶縁膜
３０４  第１金属窒化物層
３０５  第２金属窒化物層
３０６  シリコン層
３０７  エクステンション領域
３０８  ゲート側壁
３０９  ソース・ドレイン領域
４０１  シリコン基板
４０２  素子分離領域
４０３  ゲート絶縁膜
４０４  第１金属窒化物層
４０５  第２金属窒化物層
４０６  第３金属窒化物層
４０７  シリコン層
４０８  ゲート側壁
４０９  エクステンション領域
４１０  ソース・ドレイン領域
４１１  エクステンション領域
４１２  ソース・ドレイン領域
４１３  層間絶縁膜
【図１】
2010125810.tif 000003
【図２】
2010125810.tif 000004
【図３】
2010125810.tif 000005
【図４】
2010125810.tif 000006
【図５】
2010125810.tif 000007
【図６】
2010125810.tif 000008
【図７】
2010125810.tif 000009
【図８】
2010125810.tif 000010
【図９】
2010125810.tif 000011
【図１０】
2010125810.tif 000012
【図１１】
2010125810.tif 000013
【図１２】
2010125810.tif 000014
【図１３】
2010125810.tif 000015
【図１４】
2010125810.tif 000016
【図１５】
2010125810.tif 000017
【図１６】
2010125810.tif 000018
【図１７】
2010125810.tif 000019
【手続補正書】
【提出日】平成23年5月11日(2011.5.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項６
【補正方法】変更
【補正の内容】
【請求項６】
前記第１金属窒化物層の膜厚と前記第２金属窒化物層の膜厚の合計が２０ｎｍ以下であることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１１
【補正方法】変更
【補正の内容】
【請求項１１】
前記第１金属窒化物層を形成する工程と前記第２金属窒化物層を形成する工程を同一の成膜処理室内で実施することを特徴とする請求項１０に記載の半導体装置の製造方法。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
本発明における高い仕事関数を実現するための窒化チタン膜の形態について、図１のＭＩＰＳ型ゲート電極を有する素子を例に取り説明する。図１に示すように、表面にシリコン酸化膜と高誘電率膜としてＨｆＳｉＯ膜を用いたゲート絶縁膜２を有するｐ型シリコン基板１上に、窒化チタン膜３およびシリコン膜４が形成されている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
ｄｅ＝ｄｈ×（εｏ／εｈ）・・・（１）
上記式（１）は、絶縁膜に、シリコン酸化膜の比誘電率εｏに比べて大きな比誘電率εｈをもった材料を用いた場合には、酸化膜換算膜厚ｄｅは、この絶縁膜の膜厚ｄｈよりも薄いシリコン酸化膜と同等になることを示している。なお、シリコン酸化膜の比誘電率εｏは３．９程度である。そのため、例えば、εｈ＝３９の高誘電率材料からなる膜は、その物理膜厚ｄｈを１５ｎｍとしても、酸化膜換算膜厚（電気膜厚）ｄｅが１．５ｎｍになり、絶縁膜の容量値を膜厚が１．５ｎｍのシリコン酸化膜と同等に保ちつつ、リーク電流を著しく低減することができる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【００４５】
図１１に、１０００℃アニール後のＥＯＴとリーク電流（Ｊｇ）の関係を示す。図に示されるように、素子（ａ）および素子（ｃ）のＥＯＴおよびＪｇは、ほぼ同じ特性であるのに対して、素子（ｂ）のＪｇは素子（ａ）および素子（ｃ）と比較して約一桁大きい。図６において示された結果と同様に、素子（ｂ）の窒化チタン膜は、１０００℃のアニール工程を経た場合においても素子の電気特性の悪化を招く。すなわち、素子（ｂ）における窒化チタン膜は、１０００℃のアニール処理による実効仕事関数の低下を抑制できるが、素子の電気特性を悪化させるため、ＭＩＰＳ型ゲート電極を用いた半導体装置の窒化チタン膜としては適さない。従って、電気特性の劣化を招くことなくゲート電極の形成後の熱処理工程における実効仕事関数値の低下を抑制するためには、素子（ｃ）に示されるように、ゲート絶縁膜上に配置されたＴｉとＮを含有する第１金属窒化物層と第１金属窒化物層上に配置されたＴｉとＮを含有する第２金属窒化物層の積層構造が必要であることが示された。また、本発明における第１金属窒化物層は、スパッタリング法により高い仕事関数を実現するため、膜組成（Ｎ／Ｔｉ比）および結晶配向性を最適化し、かつ第２金属窒化物層は、スパッタリング法によりシリコンの拡散による実効仕事関数の低下を抑制するため、膜組成（Ｎ／Ｔｉ比）および結晶配向性を最適化している点で、特許文献１に記載の窒化チタン膜と異なる。更に、本発明における窒化チタンの積層膜は、同一の成膜処理室内において、堆積時の基板温度を上げることなく、スパッタリングによる連続プロセスを用いて形成されている点で、特許文献１に記載の方法とは異なる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正の内容】
【００４９】
また、本発明における窒化チタン膜の堆積は、ゲート絶縁膜へのプラズマダメージによる素子特性の悪化を抑制し、かつ組成および結晶配向性を制御するため、図２に示されるような、ターゲットが基板に対して斜め上方のオフセット位置に設置された成膜処理室内において、窒素からなる反応性ガスと不活性ガスの混合雰囲気下においてＴｉターゲットをマグネトロンスパッタする工程であり、第１金属窒化物層のＴｉとＮのモル比率が１．１以上であり、かつ結晶配向性Ｘ1が１．１＜Ｘ1＜１．８の範囲を満たすように反応性ガスと不活性ガスの混合比率を設定し、第２金属窒化物層のＴｉとＮのモル比率が１．１以上であり、かつ結晶配向性Ｘ2が１．８≦Ｘ2を満たすように反応性ガスと不活性ガスの混合比率を設定することが好ましい。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００８５
【補正方法】変更
【補正の内容】
【００８５】
次に、リソグラフィー技術とＲＩＥ技術を用いてＮ型ＭＯＳＦＥＴ領域のゲート電極を加工し、引き続きイオン注入を行い、エクステンション拡散領域４１１をゲート電極をマスクとして自己整合的に形成した。さらに、シリコン窒化膜とシリコン酸化膜を順次堆積し、その後、エッチバックすることによってゲート側壁４０８を形成した。この状態で再度イオン注入を行い、活性化アニールを経てソース・ドレイン拡散層４１２を形成し、図１５（ｃ）に示される半導体装置を作製した。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００９１
【補正方法】変更
【補正の内容】
【００９１】
１  シリコン基板
２  ゲート絶縁膜
３  窒化チタン膜
４  シリコン膜
５  シリコン基板
６  ゲート絶縁膜
７  第１金属窒化物層
８  第２金属窒化物層
９  シリコン膜
１００  成膜処理室
１０１  ヒータ
１０２  被処理基板
１０３  基板支持台
１０４  サセプタ
１０５  ヒータ
１０６  金属ターゲット
１０７  バックプレート
１０８  ターゲットホルダー
１０９  絶縁体
１１０  直流電源
１１１  マグネット
１１２  マグネットホルダー
１１６  遮蔽板
１１７  コンダクタンスバルブ
１１８  排気ポンプ
２０１  不活性ガス源
２０２  バルブ
２０３  マスフローコントローラ
２０４  バルブ
２０５  反応性ガス源
２０６  バルブ
２０７  マスフローコントローラ
２０８  バルブ
３０１  シリコン基板
３０２  素子分離領域
３０３  ゲート絶縁膜
３０４  第１金属窒化物層
３０５  第２金属窒化物層
３０６  シリコン層
３０７  エクステンション領域
３０８  ゲート側壁
３０９  ソース・ドレイン領域
４０１  シリコン基板
４０２  素子分離領域
４０３  ゲート絶縁膜
４０４  第１金属窒化物層
４０５  第２金属窒化物層
４０６  第３金属窒化物層
４０７  シリコン層
４０８  ゲート側壁
４０９  エクステンション領域
４１０  ソース・ドレイン領域
４１１  エクステンション領域
４１２  ソース・ドレイン領域
４１３  層間絶縁膜
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図１５
【補正方法】変更
【補正の内容】
【図１５】
2010125810.tif 000020
【手続補正書】
【提出日】平成23年8月16日(2011.8.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
シリコン基板上に、ゲート絶縁膜と該ゲート絶縁膜上に設けられたゲート電極とを有するＰ型ＭＯＳＦＥＴを備えた半導体装置において、
前記ゲート絶縁膜が、金属酸化物、金属シリケート、又は窒素が導入された金属酸化物もしくは金属シリケートからなる高誘電率絶縁膜を有し、
前記ゲート電極が、前記ゲート絶縁膜上に配置されたＴｉとＮを含有する第１金属窒化物層、該第１金属窒化物層上に配置されたＴｉとＮを含有する第２金属窒化物層および該第２金属窒化物層上に配置された多結晶シリコン層を有し、
前記第１金属窒化物層のＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以上であり、かつ結晶配向性Ｘ1が１．１＜Ｘ1＜１．８であり、
前記第２金属窒化物層のＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以上であり、かつ結晶配向性Ｘ2が１．８≦Ｘ2であることを特徴とする半導体装置。
【請求項２】
前記シリコン基板上に、更にＮ型ＭＯＳＦＥＴを備え、
該Ｎ型ＭＯＳＦＥＴは、ゲート絶縁膜と該ゲート絶縁膜上に設けられたゲート電極を有し、
前記ゲート絶縁膜が、金属酸化物、金属シリケート、又は窒素が導入された金属酸化物もしくは金属シリケートからなる高誘電率絶縁膜を有し、
前記ゲート電極が、前記ゲート絶縁膜上に設けられたＴｉとＮを含有する第３金属窒化物層と該第３金属窒化物層上に配置された多結晶シリコン層を有し、
前記第３金属窒化物層のＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以下であり、かつ結晶配向性Ｘ3が１．１以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１金属窒化物層と前記第２金属窒化物層のＴｉとＮのモル比率が１．２以上であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１金属窒化物層と前記第２金属窒化物層の膜密度が４．８ｇ／ｃｃ以上であることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１金属窒化物層の膜厚と前記第２金属窒化物層の膜厚の合計が２０ｎｍ以下であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記高誘電率絶縁膜として、ＨｆもしくはＺｒを含む絶縁膜を有することを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記ゲート絶縁膜が、シリコン酸化膜もしくはシリコン酸窒化膜と、ＨｆもしくはＺｒを含む層の積層構造であることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
シリコン基板上に、金属酸化物、金属シリケート、又は窒素が導入された金属酸化物もしくは金属シリケートからなる高誘電率絶縁膜を有するゲート絶縁膜と、該ゲート絶縁膜上に設けられたＴｉとＮを含有する第１金属窒化物層、該第１金属窒化物層上に配置されたＴｉとＮを含有する第２金属窒化物層及び該第２金属窒化物層上に配置された多結晶シリコン層を有するゲート電極とを有するＰ型ＭＯＳＦＥＴを備えた半導体装置の製造方法であって、
ＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以上であり、かつ結晶配向性Ｘ1が１．１＜Ｘ1＜１．８の範囲である第１金属窒化物層を形成する工程と、
ＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以上であり、かつ結晶配向性Ｘ2が１．８≦Ｘ2である第２金属窒化物層を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項９】
前記第１金属窒化物層を形成する工程と前記第２金属窒化物層を形成する工程が、
窒素からなる反応性ガスと不活性ガスの混合雰囲気下においてＴｉターゲットをマグネトロンスパッタする工程であり、
前記第１金属窒化物層を形成する工程では、金属窒化物層のＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以上であり、かつ結晶配向性Ｘ1が１．１＜Ｘ1＜１．８の範囲を満たすように反応性ガスと不活性ガスの混合比率を設定し、
前記第２金属窒化物層を形成する工程では、金属窒化物層のＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以上であり、かつ結晶配向性Ｘ2が１．８≦Ｘ2を満たすように反応性ガスと不活性ガスの混合比率を設定することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１金属窒化物層を形成する工程と前記第２金属窒化物層を形成する工程を同一の成膜処理室内で実施することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
シリコン基板上に、金属酸化物、金属シリケート、又は窒素が導入された金属酸化物もしくは金属シリケートからなる高誘電率絶縁膜を有するゲート絶縁膜と、該ゲート絶縁膜上に設けられたＴｉとＮを含有する第１金属窒化物層、該第１金属窒化物層上に配置されたＴｉとＮを含有する第２金属窒化物層及び該第２金属窒化物層上に配置された多結晶シリコン層を有するゲート電極とを有するＰ型ＭＯＳＦＥＴを備えた半導体装置の製造プログラムであって、
ＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以上であり、かつ結晶配向性Ｘ1が１．１＜Ｘ1＜１．８の範囲である第１金属窒化物層を形成する手順と、
ＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以上であり、かつ結晶配向性Ｘ2が１．８≦Ｘ2である第２金属窒化物層を形成する手順と、
をコンピューターに実行させることを特徴とする半導体装置の製造プログラム。
【請求項１２】
前記第１金属窒化物層を形成する手順では、窒素からなる反応性ガスと不活性ガスの混合雰囲気下においてＴｉターゲットをマグネトロンスパッタする際に、金属窒化物層のＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以上であり、かつ結晶配向性Ｘ1が１．１＜Ｘ1＜１．８の範囲を満たすように反応性ガスと不活性ガスの混合比率を制御し、
前記第２金属窒化物層を形成する手順では、窒素からなる反応性ガスと不活性ガスの混合雰囲気下においてＴｉターゲットをマグネトロンスパッタする際に、金属窒化物層のＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以上であり、かつ結晶配向性Ｘ2が１．８≦Ｘ2を満たすように反応性ガスと不活性ガスの混合比率を制御することを特徴とする請求項１１に記載の半導体装置の製造プログラム。
【請求項１３】
請求項１１または１２に記載の製造プログラムを記録したことを特徴とするコンピューター読み取り可能な記録媒体。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
本発明の半導体装置は、シリコン基板上に、ゲート絶縁膜と該ゲート絶縁膜上に設けられたゲート電極とを有するＰ型ＭＯＳＦＥＴを備えた半導体装置において、
前記ゲート絶縁膜が、金属酸化物、金属シリケート、又は窒素が導入された金属酸化物もしくは金属シリケートからなる高誘電率絶縁膜を有し、
前記ゲート電極が、前記ゲート絶縁膜上に配置されたＴｉとＮを含有する第１金属窒化物層、該第１金属窒化物層上に配置されたＴｉとＮを含有する第２金属窒化物層および該第２金属窒化物層上に配置された多結晶シリコン層を有し、
前記第１金属窒化物層のＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以上であり、かつ結晶配向性Ｘ1が１．１＜Ｘ1＜１．８であり、
前記第２金属窒化物層のＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以上であり、かつ結晶配向性Ｘ2が１．８≦Ｘ2であることを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
また、本発明の半導体装置の製造方法は、シリコン基板上に、金属酸化物、金属シリケート、又は窒素が導入された金属酸化物もしくは金属シリケートからなる高誘電率絶縁膜を有するゲート絶縁膜と、該ゲート絶縁膜上に設けられたＴｉとＮを含有する第１金属窒化物層、該第１金属窒化物層上に配置されたＴｉとＮを含有する第２金属窒化物層及び該第２金属窒化物層上に配置された多結晶シリコン層を有するゲート電極とを有するＰ型ＭＯＳＦＥＴを備えた半導体装置の製造方法であって、
ＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以上であり、かつ結晶配向性Ｘ1が１．１＜Ｘ1＜１．８の範囲である第１金属窒化物層を形成する工程と、
ＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以上であり、かつ結晶配向性Ｘ2が１．８≦Ｘ2である第２金属窒化物層を形成する工程と、
を備えたことを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
また、本発明の半導体装置の製造プログラムは、シリコン基板上に、金属酸化物、金属シリケート、又は窒素が導入された金属酸化物もしくは金属シリケートからなる高誘電率絶縁膜を有するゲート絶縁膜と、該ゲート絶縁膜上に設けられたＴｉとＮを含有する第１金属窒化物層、該第１金属窒化物層上に配置されたＴｉとＮを含有する第２金属窒化物層及び該第２金属窒化物層上に配置された多結晶シリコン層を有するゲート電極とを有するＰ型ＭＯＳＦＥＴを備えた半導体装置の製造プログラムであって、
ＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以上であり、かつ結晶配向性Ｘ1が１．１＜Ｘ1＜１．８の範囲である第１金属窒化物層を形成する手順と、
ＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以上であり、かつ結晶配向性Ｘ2が１．８≦Ｘ2である第２金属窒化物層を形成する手順と、
をコンピューターに実行させることを特徴とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
本発明者らは、高誘電率ゲート絶縁膜上、ＴｉＮからなる金属窒化膜と多結晶シリコン膜の積層構造からなるゲート電極を設けたＰ型ＭＯＳＦＥＴ構造において、高い仕事関数を有し、かつゲート電極形成後の熱処理工程における仕事関数の低下を抑制できる窒化チタン膜構造を鋭意検討した結果、ゲート絶縁膜上に配置された第１金属窒化物層と第１金属窒化物層上に配置された第２金属窒化物層からなる積層構造を有し、第１金属窒化物層のＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以上であり、かつ結晶配向性Ｘ1が１．１＜Ｘ1＜１．８の範囲、第２金属窒化物層のＴｉとＮのモル比率（Ｎ／Ｔｉ）が１．１以上であり、かつ結晶配向性Ｘ2が１．８≦Ｘ2に設定された窒化チタン膜構造を適用することにより、（１）素子の性能を低下させることなく高い仕事関数を実現、（２）ゲート電極形成後の熱処理工程における仕事関数の低下を抑制、できるゲート電極を新たに発見した。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正の内容】
【００５８】
記憶部６０２内にインストールされる本発明の製造プログラムは、シリコン基板上に、ゲート絶縁膜と、該ゲート絶縁膜上に設けられたＴｉとＮを含有する第１金属窒化物層、該第１金属窒化物層上に配置されたＴｉとＮを含有する第２金属窒化物層及び該第２金属窒化物層上に配置された多結晶シリコン層を有するゲート電極とを有するＰ型ＭＯＳＦＥＴを備えた半導体装置の製造プログラムである。
【国際調査報告】
2010125810.tif 000021
2010125810.tif 000022
2010125810.tif 000023
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