(57)【要約】  駆動装置の回路面積を抑える。駆動装置であって、複数のスイッチング素子を有する第１のスイッチ部と、複数のスイッチング素子を有する第２のスイッチ部と、複数の出力回路とを有する。前記複数の出力回路は、それぞれ、一端に第１の電圧が供給されるスイッチング素子と、当該出力回路の前記スイッチング素子の他端に、電流が流出する端子が接続された第１及び第２の整流素子を有する。前記複数の出力回路は、それぞれ、前記第１のスイッチ部の前記スイッチング素子の１つ及び前記第２のスイッチ部の前記スイッチング素子の１つに対応し、対応する、前記第１のスイッチ部の前記スイッチング素子の他端が当該出力回路の前記第１の整流素子の電流流入端子に接続され、対応する、前記第２のスイッチ部の前記スイッチング素子の他端が当該出力回路の前記第２の整流素子の電流流入端子に接続されている。
2010073637.tif 000002
【特許請求の範囲】
【請求項１】
複数のスイッチング素子を有する第１のスイッチ部と、
複数のスイッチング素子を有する第２のスイッチ部と、
複数の出力回路とを備え、
前記複数の出力回路は、それぞれ、
一端に第１の電圧が供給されるスイッチング素子と、
当該出力回路の前記スイッチング素子の他端に、電流が流出する端子が接続された第１の整流素子と、
当該出力回路の前記スイッチング素子の他端に、電流が流出する端子が接続された第２の整流素子とを有し、
前記第１のスイッチ部の前記複数のスイッチング素子のそれぞれの一端には、第２の電圧が供給され、
前記第２のスイッチ部の前記複数のスイッチング素子のそれぞれの一端には、前記第２の電圧が供給され、
前記複数の出力回路は、それぞれ、前記第１のスイッチ部の前記複数のスイッチング素子の１つ及び前記第２のスイッチ部の前記複数のスイッチング素子の１つに対応し、対応する、前記第１のスイッチ部の前記スイッチング素子の他端が当該出力回路の前記第１の整流素子の電流流入端子に接続され、対応する、前記第２のスイッチ部の前記スイッチング素子の他端が当該出力回路の前記第２の整流素子の電流流入端子に接続されている
駆動装置。
【請求項２】
請求項１に記載の駆動装置において、
前記第１のスイッチ部の１つの前記スイッチング素子及び前記第２のスイッチ部の１つの前記スイッチング素子がオフになり、かつ、前記第１のスイッチ部の前記オフになるスイッチング素子及び前記第２のスイッチ部の前記オフになるスイッチング素子の両方に対応する前記出力回路のスイッチング素子がオンになるように制御される
駆動装置。
【請求項３】
請求項１に記載の駆動装置において、
前記第１のスイッチ部の１つ又は２つの前記スイッチング素子及び前記第２のスイッチ部の複数の前記スイッチング素子がオフになり、前記第１のスイッチ部の前記オフになるスイッチング素子のいずれかに対応し、かつ、前記第２のスイッチ部の前記オフになるスイッチング素子のいずれかに対応する前記出力回路のスイッチング素子がオンになるように制御される
駆動装置。
【請求項４】
請求項３に記載の駆動装置において、
前記第１のスイッチ部の２つのスイッチング素子がオフになるときに、前記第１のスイッチ部の前記オフになるスイッチング素子のいずれかに接続され、かつ、前記第２のスイッチ部の前記オフになるスイッチング素子の１つに接続される出力回路は、前記複数の出力回路のうちの１つのみである
駆動装置。
【請求項５】
請求項１に記載の駆動装置において、
前記第１のスイッチ部の複数のスイッチング素子のサイズは、前記第２のスイッチ部の複数のスイッチング素子のいずれのサイズよりも小さい
駆動装置。
【請求項６】
請求項１に記載の駆動装置において、
複数のスイッチング素子を有する第３のスイッチ部を更に備え、
前記複数の出力回路は、それぞれ、
当該出力回路の前記スイッチング素子の他端に、電流が流出する端子が接続された第３の整流素子を更に有し、
前記第３のスイッチ部の前記複数のスイッチング素子のそれぞれの一端には、前記第２の電圧が供給され、
前記複数の出力回路は、それぞれ、前記第３のスイッチ部の前記複数のスイッチング素子の１つに対応し、対応する前記第３のスイッチ部のスイッチング素子の他端が当該出力回路の前記第３の整流素子の電流流入端子に接続されている
駆動装置。
【請求項７】
表示パネルと、
前記表示パネルを駆動するための複数の出力信号を生成する駆動装置とを備え、
前記駆動装置は、
複数のスイッチング素子を有する第１のスイッチ部と、
複数のスイッチング素子を有する第２のスイッチ部と、
複数の出力回路とを備え、
前記複数の出力回路は、それぞれ、
一端に第１の電圧が供給されるスイッチング素子と、
当該出力回路の前記スイッチング素子の他端に、電流が流出する端子が接続された第１の整流素子と、
当該出力回路の前記スイッチング素子の他端に、電流が流出する端子が接続された第２の整流素子とを有し、
前記第１のスイッチ部の前記複数のスイッチング素子のそれぞれの一端には、第２の電圧が供給され、
前記第２のスイッチ部の前記複数のスイッチング素子のそれぞれの一端には、前記第２の電圧が供給され、
前記複数の出力回路は、それぞれ、前記第１のスイッチ部の前記複数のスイッチング素子の１つ及び前記第２のスイッチ部の前記複数のスイッチング素子の１つに対応し、対応する、前記第１のスイッチ部の前記スイッチング素子の他端が当該出力回路の前記第１の整流素子の電流流入端子に接続され、対応する、前記第２のスイッチ部の前記スイッチング素子の他端が当該出力回路の前記第２の整流素子の電流流入端子に接続され、当該出力回路の前記スイッチング素子の他端から、前記複数の出力信号の１つが出力される
表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、プラズマディスプレイパネルや液晶表示パネルに代表される表示パネルを駆動するための駆動装置に関する。
【背景技術】
【０００２】
複数の走査線と複数の信号線とが互いに交差して配置されている表示パネルが知られている。このような表示パネルとしては、プラズマディスプレイパネル（ＰＤＰ：Plasma Display Panel）、液晶表示（ＬＣＤ：Liquid Crystal Display）パネル、エレクトロルミネッセンス（ＥＬ：Electroluminescent）パネル等のフラットパネルディスプレイ（ＦＰＤ：Flat Panel Display）が知られている。【０００３】
特許文献１には、走査線の駆動に用いられる信号の例が記載されている。表示パネルを駆動する駆動装置は、各走査線の駆動のために出力信号を生成する必要がある。出力信号を生成する出力回路には、電源とグラウンドとの間に２つのスイッチング素子を直列に接続した回路が一般に用いられている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−１５４６３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、表示パネルの容量性負荷を瞬時に充放電する必要があることと、近年の表示パネルの画素数の増加に伴い、出力信号の数が多くなってきていることから、駆動装置においてスイッチング素子の占める回路面積の割合が大きくなってきている。【０００６】
プラズマディスプレイパネル等を駆動する際には、駆動装置は、全出力信号を一斉に低電位から高電位に変化させる場合がある。このような場合には、電源から表示パネルの容量性負荷に大量の電流が流れるので、電源電圧にノイズが発生したり、電源電圧が一時的に低下することがあり、表示パネルのコントロールに悪影響を及ぼす可能性がある。【０００７】
本発明は、表示パネルを駆動する駆動装置の回路面積を抑えることを目的とする。また、本発明の一実施形態では、出力信号の電位を一斉に変化させる場合における電源電圧への悪影響を抑えることを可能にする。
【課題を解決するための手段】
【０００８】
本発明の実施形態による駆動装置は、複数のスイッチング素子を有する第１のスイッチ部と、複数のスイッチング素子を有する第２のスイッチ部と、複数の出力回路とを有する。前記複数の出力回路は、それぞれ、一端に第１の電圧が供給されるスイッチング素子と、当該出力回路の前記スイッチング素子の他端に、電流が流出する端子が接続された第１の整流素子と、当該出力回路の前記スイッチング素子の他端に、電流が流出する端子が接続された第２の整流素子とを有する。前記第１のスイッチ部の前記複数のスイッチング素子のそれぞれの一端には、第２の電圧が供給され、前記第２のスイッチ部の前記複数のスイッチング素子のそれぞれの一端には、前記第２の電圧が供給される。前記複数の出力回路は、それぞれ、前記第１のスイッチ部の前記複数のスイッチング素子の１つ及び前記第２のスイッチ部の前記複数のスイッチング素子の１つに対応し、対応する、前記第１のスイッチ部の前記スイッチング素子の他端が当該出力回路の前記第１の整流素子の電流流入端子に接続され、対応する、前記第２のスイッチ部の前記スイッチング素子の他端が当該出力回路の前記第２の整流素子の電流流入端子に接続されている。【０００９】
これによると、出力回路に対応する第１のスイッチ部のスイッチング素子、及びこの出力回路に対応する第２のスイッチ部のスイッチング素子によって、第２の電源をスイッチングすることができる。各出力回路が第２の電源をスイッチングするためのスイッチング素子を有する必要がないので、駆動装置の回路面積を抑えることができる。【００１０】
本発明の実施形態による表示装置は、表示パネルと、前記表示パネルを駆動するための複数の出力信号を生成する駆動装置とを有する。前記駆動装置は、複数のスイッチング素子を有する第１のスイッチ部と、複数のスイッチング素子を有する第２のスイッチ部と、複数の出力回路とを有する。前記複数の出力回路は、それぞれ、一端に第１の電圧が供給されるスイッチング素子と、当該出力回路の前記スイッチング素子の他端に、電流が流出する端子が接続された第１の整流素子と、当該出力回路の前記スイッチング素子の他端に、電流が流出する端子が接続された第２の整流素子とを有する。前記第１のスイッチ部の前記複数のスイッチング素子のそれぞれの一端には、第２の電圧が供給され、前記第２のスイッチ部の前記複数のスイッチング素子のそれぞれの一端には、前記第２の電圧が供給される。前記複数の出力回路は、それぞれ、前記第１のスイッチ部の前記複数のスイッチング素子の１つ及び前記第２のスイッチ部の前記複数のスイッチング素子の１つに対応し、対応する、前記第１のスイッチ部の前記スイッチング素子の他端が当該出力回路の前記第１の整流素子の電流流入端子に接続され、対応する、前記第２のスイッチ部の前記スイッチング素子の他端が当該出力回路の前記第２の整流素子の電流流入端子に接続され、当該出力回路の前記スイッチング素子の他端から、前記複数の出力信号の１つが出力される。
【発明の効果】
【００１１】
本発明の実施形態によれば、表示パネルを駆動する出力信号を生成するためのスイッチング素子の数を少なくすることができるので、駆動装置の回路面積を抑えることができる。このため、駆動装置のコストを抑えることができる。また、出力信号の電位を一斉に変化させる場合における電源電圧への悪影響を抑えることができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の実施形態による表示装置の構成を示すブロック図である。
【図２】図２は、図１のスキャンドライバの構成例を示すブロック図である。
【図３】図３は、図２のスイッチ部及び出力回路の構成の例を示すブロック図である。
【図４】図４は、図３の出力回路の構成例を示す回路図である。
【図５】図５は、図３の回路における信号の波形の例を示すタイミングチャートである。
【図６】図６は、図３の回路の変形例の構成を示すブロック図である。
【図７】図７は、図６の出力回路の構成例を示す回路図である。
【図８】図８は、図６の回路における信号の波形の例を示すタイミングチャートである。
【図９】図９は、図３の回路の他の変形例の構成を示すブロック図である。
【図１０】図１０は、同時駆動をさせる場合における図３の回路の信号波形の例を示すタイミングチャートである。
【図１１】図１１は、図３の回路の更に他の変形例の構成を示すブロック図である。
【図１２】図１２は、図１１の回路の信号波形の例を示すタイミングチャートである。
【図１３】図１３は、線順次駆動を行う場合における図１１の回路の信号波形の例を示すタイミングチャートである。
【図１４】図１４は、図３の回路の更に他の変形例の構成を示すブロック図である。
【図１５】図１５は、図１４の回路の信号波形の例を示すタイミングチャートである。
【図１６】図１６は、図１４の回路の信号波形の他の例を示すタイミングチャートである。
【図１７】図１７は、線順次駆動を行う場合における図１４の回路の信号波形の例を示すタイミングチャートである。
【図１８】図１８は、図５の一部を抜粋して示すタイミングチャートである。
【図１９】図１９は、同時駆動を線順次駆動と混合して行う場合の例を示すタイミングチャートである。
【図２０】図２０は、３走査線の同時駆動を繰り返す場合の例を示すタイミングチャートである。
【図２１】図２１は、２走査線の同時駆動を繰り返す場合の例を示すタイミングチャートである。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、図面を参照しながら説明する。図面において下２桁が同じ参照番号で示された構成要素は、互いに対応しており、同一の又は類似の構成要素である。図面における機能ブロック間の実線は、電気的な接続を示している。接続という語及びこれに関連する語は、直接的な接続のみではなく、間接的な接続も意味する。
【００１４】
図１は、本発明の実施形態による表示装置の構成を示すブロック図である。図１の表示装置は、それぞれ駆動装置としてのスキャンドライバ１００Ａ、１００Ｂ、…、１００Ｚと、データ線ドライバ１９２Ａ、…、１９２Ｚと、これらに駆動される表示パネル１９４とを有している。表示パネル１９４は、典型的にはプラズマディスプレイパネルであるが、液晶表示パネル、エレクトロルミネッセンスパネル等の他の種類のフラットパネルディスプレイであってもよい。
【００１５】
スキャンドライバ１００Ａは、表示パネル１９４を駆動するための出力信号ＯＵＴ１、ＯＵＴ２、…を生成し、図１において横方向に走る複数の走査線を出力信号ＯＵＴ１、ＯＵＴ２、…によって駆動する。各走査線は、表示パネル１９４の対応する行の画素（横に並んだ１列の画素）に接続されている。データ線ドライバ１９２Ａは、図１において縦方向に走る複数のデータ線を複数の出力信号によって駆動する。スキャンドライバ１００Ａは、出力信号ＯＵＴ１、ＯＵＴ２、…としてパルスを１つずつ順に時間をずらしながら出力し、最後の出力信号のパルスが出力されたことを次段のスキャンドライバ１００Ｂに信号ＯＵＴによって通知する。このスキャンドライバ１００Ｂも同様の動作を行い、更に次の段のスキャンドライバに通知をする。スキャンドライバ１００Ａ〜１００Ｚは、いずれもほぼ同様に構成されている。データ線ドライバ１９２Ａ〜１９２Ｚは、いずれもほぼ同様に構成されている。
【００１６】
図２は、図１のスキャンドライバ１００Ａの構成例を示すブロック図である。スキャンドライバ１００Ａは、論理部１７０と、スイッチ部１１０、１２０と、出力回路２０１、２０２、…、２０９とを有している。出力回路２０１〜２０９は、表示パネル１９４の走査線を駆動する出力信号ＯＵＴ１〜ＯＵＴ９をそれぞれ出力する。ここでは例として、スキャンドライバ１００Ａが９個の出力回路２０１〜２０９を有する場合について説明するが、より多くの出力回路を有していてもよい。
【００１７】
図３は、図２のスイッチ部１１０、１２０、及び出力回路２０１、２０２、２０３、２０４、２０５、２０６、２０７、２０８、２０９の構成の例を示すブロック図である。図３のスイッチ部１１０は、スイッチング素子としてのＰＭＯＳ（p-channel metal oxide semiconductor）トランジスタ１１、１２、１３と、レベルシフト回路４１、４２、４３とを有している。スイッチ部１２０は、スイッチング素子としてのＰＭＯＳトランジスタ２１、２２、２３と、レベルシフト回路５１、５２、５３とを有している。図３では、説明の都合上、出力回路２０１〜２０９がマトリクス状に配置されているが、出力回路２０１〜２０９が１列に配置されていてもよい。
【００１８】
ＰＭＯＳトランジスタ１１〜１３、２１〜２３のソースには、電源ＰＳが接続され、電源ＰＳから電圧ＶＤＤＨが供給される。電圧ＶＤＤＨは、駆動される表示パネル１９４に供給することが必要な電圧である。この電圧は、表示パネル１９４がプラズマディスプレイパネルである場合には、フローティンググラウンド電圧ＦＧＮＤより例えば１５０Ｖ高い電圧である。レベルシフト回路４１〜４３、５１〜５３は、それぞれに入力された信号のレベルが“Ｈ”（高論理レベル）であるときに、この信号を、ほぼ電圧ＶＤＤＨを有する信号に変換して出力する。
【００１９】
負荷Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃ８、Ｃ９はそれぞれ、表示パネル１９４の各走査線の容量性負荷を示している。負荷Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃ８、Ｃ９の一端は、出力回路２０１、２０２、２０３、２０４、２０５、２０６、２０７、２０８、２０９にそれぞれ接続される。負荷Ｃ１〜Ｃ９の他端には、電源ＰＳが接続され、電源ＰＳからフローティンググラウンド電圧ＦＧＮＤが供給される。本明細書では、論理部１７０等のロジック回路のグラウンドを電圧の基準とする。
【００２０】
図４は、図３の出力回路２０１の構成例を示す回路図である。出力回路２０１は、スイッチング素子としてのＮＭＯＳ（n-channel metal oxide semiconductor）トランジスタ２と、整流素子としてのダイオード４、６とを有している。出力回路２０１は、ハイサイド（高電位側）のスイッチング素子（例えばＰＭＯＳトランジスタ）を有していない。
【００２１】
ＮＭＯＳトランジスタ２のゲートＧには、図２の論理部１７０から制御信号Ｇ１が入力されている。ＮＭＯＳトランジスタ２のソースＳは、フローティンググラウンド電圧ＦＧＮＤを供給する電源に接続されている。ＮＭＯＳトランジスタ２のドレインＤは、出力信号ＯＵＴ１を出力する出力ノードとなっており、この出力ノードには、ダイオード４、６の、電流が流出する端子であるカソード端子が接続されている。ダイオード４の、電流が流入する端子であるアノード端子Ａ１は、スイッチ部１１０の対応するＰＭＯＳトランジスタに接続され、ダイオード６のアノード端子Ａ２は、スイッチ部１２０の対応するＰＭＯＳトランジスタに接続されている。出力回路２０２〜２０９も、出力回路２０１と同様に構成されている。
【００２２】
スキャンドライバ１００ＡがＮ個（Ｎは整数）の出力回路を有し、図３のスイッチ部１１０がＬ個（ＬはＬ＜Ｎを満たす整数）のＰＭＯＳトランジスタを有し、スイッチ部１２０がＭ個（ＭはＭ＜Ｎを満たす整数）のＰＭＯＳトランジスタを有するとする。このとき、出力回路２０１〜２０９は、Ｍ個ずつスイッチ部１１０の異なるＰＭＯＳトランジスタに接続され、Ｍ個毎に１つがスイッチ部１２０の同一のＰＭＯＳトランジスタに接続される。
【００２３】
具体的には、ＰＭＯＳトランジスタ１１は出力回路２０１〜２０３に対応し、ＰＭＯＳトランジスタ１２は出力回路２０４〜２０６に対応し、ＰＭＯＳトランジスタ１３は出力回路２０７〜２０９に対応している。ＰＭＯＳトランジスタ１１〜１３のドレインは、それぞれ、対応する出力回路の端子Ａ１に接続されている。ＰＭＯＳトランジスタ２１は出力回路２０１、２０４、２０７に対応し、ＰＭＯＳトランジスタ２２は出力回路２０２、２０５、２０８に対応し、ＰＭＯＳトランジスタ２３は出力回路２０３、２０６、２０９に対応している。ＰＭＯＳトランジスタ２１〜２３のドレインは、それぞれ、対応する出力回路の端子Ａ２に接続されている。言い換えると、出力回路２０１〜２０９は、それぞれ、スイッチ部１１０のＰＭＯＳトランジスタ１１〜１３の１つ及びスイッチ部１２０のＰＭＯＳトランジスタ２１〜２３の１つに対応している。
【００２４】
例えば、スイッチ部１１０のＰＭＯＳトランジスタ１１及びスイッチ部１２０のＰＭＯＳトランジスタ２１がオフになり、かつ、ＰＭＯＳトランジスタ１１及びＰＭＯＳトランジスタ２１の両方に対応する出力回路２０１のＮＭＯＳトランジスタ２がオンになるように制御される。このとき、出力回路２０１の出力ノードは、電圧ＶＤＤＨの供給が絶たれ、電圧ＦＧＮＤを供給する電源に接続されるので、出力信号ＯＵＴ１として電圧ＦＧＮＤが負荷Ｃ１に出力される。線順次駆動時には、出力回路２０１〜２０９は、出力回路２０１、２０２、…、２０９の順で、出力信号ＯＵＴ１〜ＯＵＴ９として同様の信号を出力する。
【００２５】
以下では、出力信号ＯＵＴ１〜ＯＵＴ９に関しては、高電位は電圧ＶＤＤＨとほぼ同等の電位、低電位は電圧ＦＧＮＤとほぼ同等の電位であるとする。図３の回路には、線順次駆動を行う場合、全ての出力信号ＯＵＴ１〜ＯＵＴ９を高電位にする場合、全ての出力信号ＯＵＴ１〜ＯＵＴ９を低電位にする場合、及び全ての出力信号ＯＵＴ１〜ＯＵＴ９をハイインピーダンスにする場合がある。線順次駆動を行う場合には、出力信号ＯＵＴ１〜ＯＵＴ９のうちの順次選択された１つだけが低電位になり、その他の出力信号は高電位になる。
【００２６】
図５は、図３の回路における信号の波形の例を示すタイミングチャートである。図３の回路が線順次駆動を行う場合の例を説明する。制御信号Ｇ１１〜Ｇ１３、Ｇ２１〜Ｇ２３が全て“Ｌ”（低論理レベル）であるとき、出力信号ＯＵＴ１〜ＯＵＴ９は、高電位となっている。まず、論理部１７０は、制御信号Ｇ１１、Ｇ２１を“Ｈ”にし、ＰＭＯＳトランジスタ１１、２１がオフになる。このとき、論理部１７０は、制御信号Ｇ１を“Ｈ”にし、出力回路２０１のＮＭＯＳトランジスタ２をオンの状態に一定時間維持する。すると、出力信号ＯＵＴ１として、低電位レベルのパルスが出力される。このパルスの幅は、アドレス周期と呼ばれる。アドレス周期は、図３の回路によって駆動されるディスプレイパネル（例えばＰＤＰ）の特性に応じて決定される。
【００２７】
次に、論理部１７０は、制御信号Ｇ２１、Ｇ１を“Ｌ”に戻し、制御信号Ｇ２２を“Ｈ”にし、ＰＭＯＳトランジスタ２１がオン、出力回路２０１のＮＭＯＳトランジスタ２及びＰＭＯＳトランジスタ２２がオフになる。このとき、論理部１７０は、制御信号Ｇ２を“Ｈ”にし、出力回路２０２のＮＭＯＳトランジスタ２をオンの状態に一定時間維持する。すると、出力信号ＯＵＴ２として、低電位レベルのパルスが出力される。その後、論理部１７０は、図５のような制御信号を出力し、図５に示されているような出力信号ＯＵＴ１〜ＯＵＴ９が出力される。
【００２８】
このように、図３の回路によると、スイッチ部１１０のＰＭＯＳトランジスタとスイッチ部１２０のＰＭＯＳトランジスタとの組合せによって、出力回路２０１〜２０９のうちの１つの出力回路を指定することができ、この指定された出力回路からパルスを出力信号として出力させることができる。出力回路２０１〜２０９から１つを順次指定することにより、パルスを出力信号ＯＵＴ１〜ＯＵＴ９として順次出力させることができる。
【００２９】
図３の回路によると、Ｎ個の出力回路を有する駆動装置において、電圧ＶＤＤＨをスイッチングするためのハイサイドのスイッチング素子としてのＭ＋Ｌ（Ｍ×Ｌ≧Ｎ）個のスイッチング素子（ＰＭＯＳトランジスタ）と、２×Ｎ個の整流素子（ダイオード）とを用いて線順次駆動を行うことができる。本実施形態によらない場合には、ハイサイドのスイッチング素子としてＮ個のスイッチング素子が必要となる。具体的には、図３のように９個の出力回路を有する場合には、必要なハイサイドのスイッチング素子の数は、本実施形態によると６個であるが、本実施形態によらない場合には９個である。
【００３０】
整流素子の数は増加しているが、整流素子の回路面積はスイッチング素子の回路面積に比べて十分に小さい。実用的なスキャンドライバＩＣとして１００個程度の出力回路を有する場合を考えると、スイッチング素子の数は例えば２０（Ｌ＝Ｍ＝１０の場合）となり、スイッチング素子の数を１／５程度に減少させることができる。このため、整流素子が増加することを考慮しても、十分に回路面積削減の効果がある。
【００３１】
通常、スキャンドライバは、高耐圧の出力回路と制御回路とを有しており、出力回路のハイサイドのスイッチング素子を駆動するためにはレベルシフト回路等も必要であるが、スイッチング素子の数が減少するので、この例の場合にはレベルシフト回路の数も１／５にすることができる。
【００３２】
以上では、出力回路２０１〜２０９から順に出力信号ＯＵＴ１〜ＯＵＴ９としてパルスが出力される場合について説明したが、パルスを出力する出力回路の順序をランダムにしてもよいし、一部の出力回路を動作させないようにしてもよい。
【００３３】
スイッチ部１１０のＰＭＯＳトランジスタ１１〜１３のサイズを、スイッチ部１２０のＰＭＯＳトランジスタ２１〜２３のいずれのサイズよりも小さくしてもよい。この場合、出力信号の立ち上がり及び立ち下りのスルーレートは、ＰＭＯＳトランジスタ２１〜２３と、各出力回路のＮＭＯＳトランジスタ２とによってほぼ決まり、ＰＭＯＳトランジスタ１１〜１３は、出力信号の電位安定化に寄与する。
【００３４】
ただし、走査線を所定の本数毎に飛び越して駆動するインターレース駆動を行う場合であって、駆動される走査線が変わってもＰＭＯＳトランジスタ２１〜２３のいずれかがオフのままであるとき（例えば図３において、出力回路２０１、２０４、２０７がこの順でパルスを出力するとき）には、ＰＭＯＳトランジスタ１１〜１３のサイズを小さくすることは望ましくない。
【００３５】
図３の回路では、各出力回路がＰＭＯＳトランジスタを有する場合に比べて、ＰＭＯＳトランジスタ１１〜１３、２１〜２３の全体の駆動能力が大きく減少する。プラズマディスプレイパネル等を駆動する際には、スキャンドライバ１００Ａは、全出力信号を一斉に低電位（電圧ＦＧＮＤ等）から高電位（電圧ＶＤＤＨ）に変化させる場合がある。このような場合には、図３の回路によると、表示パネル１９４の容量性負荷への充電能力が減少し、出力信号のスルーレートが下がる。その結果、電源電圧ＶＤＤＨへの悪影響、すなわち、電源電圧ＶＤＤＨに発生するノイズや電源電圧ＶＤＤＨの一時的な低下を抑えることが可能となる。
【００３６】
図６は、図３の回路の変形例の構成を示すブロック図である。図６のスイッチ部３１０は、スイッチング素子としてのＰＭＯＳトランジスタ１１、１２と、レベルシフト回路４１、４２とを有している。スイッチ部３２０は、スイッチング素子としてのＰＭＯＳトランジスタ２１、２２と、レベルシフト回路５１、５２とを有している。スイッチ部３３０は、スイッチング素子としてのＰＭＯＳトランジスタ３１、３２と、レベルシフト回路６１、６２とを有している。図３では、説明の都合上、出力回路４０１〜４０８がマトリクス状に配置されているが、出力回路４０１〜４０８が１列に配置されていてもよい。図６の出力回路４０１〜４０８は、表示パネル１９４の走査線を駆動する出力信号ＯＵＴ１〜ＯＵＴ８をそれぞれ出力する。
【００３７】
ＰＭＯＳトランジスタ１１、１２、２１、２２、３１、３２のソースは、電圧ＶＤＤＨを供給する電源に接続されている。レベルシフト回路６１、６２は、レベルシフト回路４１、４２と同様の回路である。
【００３８】
図７は、図６の出力回路４０１の構成例を示す回路図である。出力回路４０１は、整流素子としてのダイオード８を更に有している点が、図４の出力回路２０１とは異なっている。出力信号ＯＵＴ１を出力する出力ノードには、ダイオード８のカソードが接続されている。ダイオード４のアノード端子Ａ１は、スイッチ部３１０の対応するＰＭＯＳトランジスタに接続され、ダイオード６のアノード端子Ａ２は、スイッチ部３２０の対応するＰＭＯＳトランジスタに接続され、ダイオード８のアノード端子Ａ３は、スイッチ部３３０の対応するＰＭＯＳトランジスタに接続されている。出力回路４０２〜４０８も、出力回路４０１と同様に構成されている。
【００３９】
図６の回路を有するスキャンドライバがＮ個の出力回路を有し、図６のスイッチ部３１０がＬ個（ＬはＬ＜Ｎを満たす整数）のＰＭＯＳトランジスタを有し、スイッチ部３２０がＭ個（ＭはＭ＜Ｎを満たす整数）のＰＭＯＳトランジスタを有し、スイッチ部３３０がＫ個（ＫはＫ＜Ｎを満たす整数）のＰＭＯＳトランジスタを有するとする。このとき、出力回路４０１〜４０８は、Ｍ×Ｋ個ずつスイッチ部３１０の異なるＰＭＯＳトランジスタに接続され、Ｍ個毎に１つがスイッチ部３２０の同一のＰＭＯＳトランジスタに接続され、Ｍ個おきにＭ個がスイッチ部３３０の同一のＰＭＯＳトランジスタに接続される。
【００４０】
具体的には、ＰＭＯＳトランジスタ１１は出力回路４０１〜４０４に対応し、ＰＭＯＳトランジスタ１２は出力回路４０５〜４０８に対応している。ＰＭＯＳトランジスタ１１、１２のドレインは、それぞれ、対応する出力回路の端子Ａ１に接続されている。ＰＭＯＳトランジスタ２１は出力回路４０１、４０３、４０５、４０７に対応し、ＰＭＯＳトランジスタ２２は出力回路４０２、４０４、４０６、４０８に対応している。ＰＭＯＳトランジスタ２１、２２のドレインは、それぞれ、対応する出力回路の端子Ａ２に接続されている。
【００４１】
ＰＭＯＳトランジスタ３１は出力回路４０１、４０２、４０５、４０６に対応し、ＰＭＯＳトランジスタ３２は出力回路４０３、４０４、４０７、４０８に対応している。ＰＭＯＳトランジスタ３１、３２のドレインは、それぞれ、対応する出力回路の端子Ａ３に接続されている。言い換えると、出力回路４０１〜４０８は、それぞれ、スイッチ部３１０のＰＭＯＳトランジスタ１１、１２のいずれか１つ、スイッチ部３２０のＰＭＯＳトランジスタ２１、２２のいずれか１つ、及びスイッチ部３３０のＰＭＯＳトランジスタ３１、３２のいずれか１つに対応している。
【００４２】
例えば、スイッチ部３１０のＰＭＯＳトランジスタ１１、スイッチ部３２０のＰＭＯＳトランジスタ２１、及びスイッチ部３３０のＰＭＯＳトランジスタ３１がオフになり、かつ、ＰＭＯＳトランジスタ１１、ＰＭＯＳトランジスタ２１、及びＰＭＯＳトランジスタ３１の全てに対応する出力回路４０１のＮＭＯＳトランジスタ２がオンになるように制御される。このとき、出力回路４０１の出力ノードは、電圧ＶＤＤＨの供給が絶たれ、電圧ＦＧＮＤを供給する電源に接続されるので、出力信号ＯＵＴ１として電圧ＦＧＮＤが負荷Ｃ１に出力される。線順次駆動時には、出力回路４０１〜４０８は、出力回路４０１、４０２、…、４０８の順で、出力信号ＯＵＴ１〜ＯＵＴ８として同様の信号を出力する。
【００４３】
図８は、図６の回路における信号の波形の例を示すタイミングチャートである。図６の回路が線順次駆動を行う場合の例を説明する。制御信号Ｇ１１〜Ｇ３２が全て“Ｌ”であるとき、出力信号ＯＵＴ１〜ＯＵＴ８は、高電位（ほぼ電圧ＶＤＤＨ）となっている。まず、論理部１７０は、制御信号Ｇ１１、Ｇ２１、Ｇ３１を“Ｈ”にし、ＰＭＯＳトランジスタ１１、２１、３１がオフになる。このとき、論理部１７０は、制御信号Ｇ１を“Ｈ”にし、出力回路４０１のＮＭＯＳトランジスタ２をオンの状態に一定時間維持する。すると、出力信号ＯＵＴ１として、“Ｌ”レベルのパルスが出力される。
【００４４】
次に、論理部１７０は、制御信号Ｇ２１、Ｇ１を“Ｌ”に戻し、制御信号Ｇ２２を“Ｈ”にし、ＰＭＯＳトランジスタ２１がオン、出力回路４０１のＮＭＯＳトランジスタ２及びＰＭＯＳトランジスタ２２がオフになる。このとき、論理部１７０は、制御信号Ｇ２を“Ｈ”にし、出力回路４０２のＮＭＯＳトランジスタ２をオンの状態に一定時間維持する。すると、出力信号ＯＵＴ２として、“Ｌ”レベルのパルスが出力される。その後、論理部１７０は、図８のような制御信号を出力し、図８に示されているような出力信号ＯＵＴ１〜ＯＵＴ８が出力される。
【００４５】
図６の回路によると、Ｎ個の出力回路を有する駆動装置において、ハイサイドのスイッチング素子としてのＭ＋Ｌ＋Ｋ（Ｍ×Ｌ×Ｋ≧Ｎ）個のスイッチング素子（ＰＭＯＳトランジスタ）と、３×Ｎ個の整流素子（ダイオード）とを用いて線順次駆動を行うことができる。本実施形態によらない場合には、ハイサイドのスイッチング素子としてＮ個のスイッチング素子が必要となる。具体的には、図６のように９個の出力回路を有する場合には、必要なハイサイドのスイッチング素子の数は、本実施形態によると６個であるが、本実施形態によらない場合には８個である。
【００４６】
実用的なスキャンドライバＩＣとして１００個程度の出力回路を有する場合を考えると、スイッチング素子の数は例えば１４（Ｌ＝Ｍ＝５、Ｋ＝４の場合）となり、スイッチング素子の数を１／７程度に減少させることができる。このため、整流素子が増加することを考慮しても、十分に回路面積削減の効果がある。また、出力回路のためのレベルシフト回路の数も１／７にすることができる。
【００４７】
図６の回路によると、スイッチング素子のグループであるスイッチ部３３０を更に有するので、図３の回路に比べてスイッチング素子を更に削減することができる。ただし、整流素子の数は増加するので、トレードオフを考慮して最適化する必要がある。
【００４８】
以上では、出力回路４０１〜４０８から順に出力信号ＯＵＴ１〜ＯＵＴ８としてパルスが出力される場合について説明したが、パルスを出力する出力回路の順序をランダムにしてもよいし、一部の出力回路を動作させないようにしてもよい。
【００４９】
図３のスイッチ部１１０のＰＭＯＳトランジスタ１１〜１３と同様に、図６のスイッチ部３３０のＰＭＯＳトランジスタ３１、３２のサイズを、スイッチ部３２０のＰＭＯＳトランジスタ２１、２２のいずれのサイズよりも小さくしてもよい。
【００５０】
複数のＰＭＯＳトランジスタを有するスイッチ部を４つ以上有し、各スイッチ部から１つずつ選択されたＰＭＯＳトランジスタの組合せによって、１つの出力回路が指定されるようにしてもよい。
【００５１】
図９は、図３の回路の他の変形例の構成を示すブロック図である。図９の回路は、出力回路２０１〜２０９に代えて出力回路６０１〜６０９を有している点の他は、図３の回路と同様である。図９ではレベルシフト回路の記載を省略している。図９の出力回路６０１は、回生ダイオード９を更に有している点の他は、図４の出力回路２０１と同様である。回生ダイオード９のアノードは、出力信号ＯＵＴ１を出力する出力ノードに接続され、回生ダイオード９のカソードは、電圧ＶＤＤＨを供給する電源に接続されている。出力回路６０２〜６０９も、出力回路６０１と同様に構成されている。
【００５２】
表示パネル１９４の走査線の負荷は、サステインドライバにも接続されており、サステインドライバが出力回路６０１等と容量結合されている。このため、ステップ状に変化するサステインドライバの出力電圧が出力回路６０１等の出力信号ＯＵＴ１等に重畳され、出力ノードの電圧が高くなりすぎる場合がある。この場合に、回生ダイオード９が出力ノードから電源に電流を流すので、出力ノードの電圧が高くなりすぎることを防ぐことができる。
【００５３】
図３等の回路について、線順次駆動を行う場合、例えば、出力信号ＯＵＴ１〜ＯＵＴ９のうちの順次選択された１つだけが低電位になり、その他の出力信号は高電位になる場合について説明した。表示パネル１９４に出力する画像によっては、出力信号ＯＵＴ１〜ＯＵＴ９のうちの連続する複数の信号を、順次、同時に低電位にし、その他の出力信号を高電位にする、同時駆動をしてもよい場合がある。例えば、隣接する走査線のデータが同一である場合や、隣接する走査線のデータがほぼ同じデータであって、隣接する走査線のデータが同じデータになるようにデータの置き換えをする場合である。同時駆動を線順次駆動と混合して行う、又は同時駆動のみを繰り返すことにより、スキャン動作に要する時間を短縮することが可能になる。すると、例えば表示パネル１９４がプラズマディスプレイパネルである場合には、その維持動作時間を増やすことができるので、輝度やコントラストを増加させることができる。
【００５４】
図３等の回路に、同時駆動をさせる、すなわち、連続する複数の出力信号を同時に低電位に駆動させるようにしてもよい。図１０は、同時駆動をさせる場合における図３の回路の信号波形の例を示すタイミングチャートである。論理部１７０は、図１０のように制御信号Ｇ１１〜Ｇ１３、Ｇ２１〜Ｇ２３、Ｇ１〜Ｇ９を出力する。この場合、スイッチ部１１０に含まれるＰＭＯＳトランジスタ１１〜１３のうちの１つ又は２つ、及びスイッチ部１２０に含まれるＰＭＯＳトランジスタ２１〜２３のうちの複数がオフになる。また、スイッチ部１１０のオフになるＰＭＯＳトランジスタのいずれかに対応し、かつ、スイッチ部１２０のオフになるＰＭＯＳトランジスタのいずれかに対応する出力回路のＮＭＯＳトランジスタ２がオンになる。この結果、図１０に示されているように、出力信号ＯＵＴ１及びＯＵＴ２が低電位になり、次に出力信号ＯＵＴ２及びＯＵＴ３が低電位になるというように、連続する２つの出力信号が順次低電位になる。
【００５５】
スイッチ部１１０のＰＭＯＳトランジスタのうちの複数がオフになる場合には、低電位へ変化させたくない出力信号の一部（図１０においては、出力信号ＯＵＴ３及びＯＵＴ４が低電位であるときの出力信号ＯＵＴ１及びＯＵＴ６、並びに、出力信号ＯＵＴ６及びＯＵＴ７が低電位であるときの出力信号ＯＵＴ４及びＯＵＴ９）がハイインピーダンスとなる。このような出力信号が対応する出力回路のハイサイド及びローサイド（低電位側）が、電源ＰＳに接続されないからである。出力信号ＯＵＴ１〜ＯＵＴ９によって駆動される負荷は容量性であるので、短時間であれば負荷は直前の高電位を持続する。ただし、周辺回路の影響を受けて負荷の電位があまり安定しないので、負荷（プラズマディスプレイパネル）が誤放電してしまう可能性がある。
【００５６】
図１１は、図３の回路の更に他の変形例の構成を示すブロック図である。図１１の回路は、スイッチ部１２０に代えてスイッチ部７２０を有し、出力回路２０４〜２０９の配置が異なる点の他は、図３の回路と同様に構成されている。スイッチ部７２０は、スイッチング素子としてのＰＭＯＳトランジスタ２１、２２、２３、２４と、レベルシフト回路５１、５２、５３、５４とを有している。図１１では、説明の都合上、出力回路２０１〜２０９がマトリクス状に配置されているが、出力回路２０１〜２０９が１列に配置されていてもよい。
【００５７】
図１１の回路は、連続する２つの出力信号が順次低電位になるように制御される場合であって、スイッチ部１１０の複数のＰＭＯＳトランジスタがオフになるときに、スイッチ部１１０のオフになるＰＭＯＳトランジスタのいずれかに接続され、かつ、スイッチ部７２０のオフになるＰＭＯＳトランジスタの１つに接続される出力回路は、１つのみであるように構成されている。言い換えると、指定された２つの出力回路以外には、ハイサイドの電源への接続がされなくなる出力回路が存在しないように、つまり、いずれの出力信号もハイインピーダンスにならないように、構成されている。
【００５８】
スキャンドライバ１００Ａが、Ｎ個（Ｎは整数）の出力回路を有し、図１１のスイッチ部１１０がＬ個（ＬはＬ＜Ｎを満たす整数）のＰＭＯＳトランジスタを有し、スイッチ部７２０がＭ個（ＭはＭ＜Ｎを満たす整数）のＰＭＯＳトランジスタを有するとする。このとき、出力回路２０１〜２０９は、Ｍ−１個ずつスイッチ部１１０の異なるＰＭＯＳトランジスタに接続され、Ｍ個毎に１つがスイッチ部７２０の同一のＰＭＯＳトランジスタに接続される。
【００５９】
具体的には、ＰＭＯＳトランジスタ１１は出力回路２０１〜２０３に対応し、ＰＭＯＳトランジスタ１２は出力回路２０４〜２０６に対応し、ＰＭＯＳトランジスタ１３は出力回路２０７〜２０９に対応している。ＰＭＯＳトランジスタ１１〜１３のドレインは、それぞれ、対応する出力回路の端子Ａ１に接続されている。ＰＭＯＳトランジスタ２１は出力回路２０１、２０５、２０９に対応し、ＰＭＯＳトランジスタ２２は出力回路２０２、２０６に対応し、ＰＭＯＳトランジスタ２３は出力回路２０３、２０７に対応し、ＰＭＯＳトランジスタ２４は出力回路２０４、２０８に対応している。ＰＭＯＳトランジスタ２１〜２４のドレインは、それぞれ、対応する出力回路の端子Ａ２に接続されている。言い換えると、出力回路２０１〜２０９は、それぞれ、スイッチ部１１０のＰＭＯＳトランジスタ１１〜１３のいずれか１つ及びスイッチ部７２０のＰＭＯＳトランジスタ２１〜２４のいずれか１つに対応している。
【００６０】
図１２は、図１１の回路の信号波形の例を示すタイミングチャートである。図１１の回路が、連続する２つの出力信号が順次低電位になるように動作する場合の例を説明する。論理部１７０は、図１２のように制御信号Ｇ１１〜Ｇ１３、Ｇ２１〜Ｇ２４、Ｇ１〜Ｇ９を出力する。
【００６１】
制御信号Ｇ１１〜Ｇ１３、Ｇ２１〜Ｇ２４が全て“Ｌ”であるとき、出力信号ＯＵＴ１〜ＯＵＴ９は高電位となっている。図１２の期間Ｔ１２１及びＴ１２２では、スイッチ部１１０のＰＭＯＳトランジスタ１１〜１３のうちの１つのみがオフになり、スイッチ部７２０のＰＭＯＳトランジスタ２１〜２４のうちの２つのみがオフになる。
【００６２】
期間Ｔ１２１では、論理部１７０が制御信号Ｇ１１、Ｇ２１、及びＧ２２を“Ｈ”にし、これらの制御信号に対応するＰＭＯＳトランジスタ１１、２１、２２がオフになる。このとき、論理部１７０は、制御信号Ｇ１及びＧ２を“Ｈ”にする。すると、出力回路２０１、２０２のＮＭＯＳトランジスタがオンになり、出力信号ＯＵＴ１及びＯＵＴ２が低電位になる。出力信号ＯＵＴ３〜ＯＵＴ９は高電位になる。
【００６３】
次に、期間Ｔ１２２では、論理部１７０が制御信号Ｇ１１、Ｇ２２、Ｇ２３、Ｇ２、及びＧ３を“Ｈ”にする。すると、出力信号ＯＵＴ１が高電位になり、出力信号ＯＵＴ３が低電位になる。出力信号ＯＵＴ２は低電位のまま、出力信号ＯＵＴ４〜ＯＵＴ９は高電位のままである。
【００６４】
図１２の期間Ｔ１２３では、スイッチ部１１０のＰＭＯＳトランジスタ１１〜１３のうちの２つのみがオフになり、スイッチ部７２０のＰＭＯＳトランジスタ２１〜２４のうちの２つのみがオフになる。期間Ｔ１２３では、論理部１７０が制御信号Ｇ１１、Ｇ１２、Ｇ２３、及びＧ２４を“Ｈ”にし、これらの制御信号に対応するＰＭＯＳトランジスタ１１、１２、２３、２４がオフになる。このとき、論理部１７０は、制御信号Ｇ３及びＧ４を“Ｈ”にする。すると、出力回路２０３、２０４のＮＭＯＳトランジスタがオンになり、出力信号ＯＵＴ２が高電位に、出力信号ＯＵＴ４が低電位になる。出力信号ＯＵＴ３は低電位のまま、出力信号ＯＵＴ１、ＯＵＴ５〜ＯＵＴ９は高電位のままである。
【００６５】
以降、論理部１７０は、図１２のような制御信号Ｇ１１〜Ｇ１３、Ｇ２１〜Ｇ２４、Ｇ１〜Ｇ９を出力する。出力回路２０１〜２０９からは、図１２に示されているような出力信号ＯＵＴ１〜ＯＵＴ９が出力される。
【００６６】
このように図１１の回路によると、スイッチ部１１０の１つ又は２つのＰＭＯＳトランジスタとスイッチ部７２０の２つのＰＭＯＳトランジスタとの組合せによって、連続する２つの出力信号を順に指定し、指定された出力信号を低電位になるようにすることができる。したがって、スキャン動作に要する時間を短縮することが可能になる。
【００６７】
図１３は、線順次駆動を行う場合における図１１の回路の信号波形の例を示すタイミングチャートである。論理部１７０が、図１３のような制御信号Ｇ１１〜Ｇ１３、Ｇ２１〜Ｇ２４、Ｇ１〜Ｇ９を出力することにより、図１１の回路は図３の回路と同様に、出力信号ＯＵＴ１〜ＯＵＴ９が１つずつ低電位になる線順次駆動も容易に行うことができる。
【００６８】
図１４は、図３の回路の更に他の変形例の構成を示すブロック図である。図１４の回路は、スイッチ部１２０に代えてスイッチ部８２０を有し、出力回路２０４〜２０９の配置が異なる点の他は、図３の回路と同様に構成されている。スイッチ部８２０は、スイッチング素子としてのＰＭＯＳトランジスタ２１、２２、２３、２４、２５と、レベルシフト回路５１、５２、５３、５４、５５とを有している。図１４では、説明の都合上、出力回路２０１〜２０９がマトリクス状に配置されているが、出力回路２０１〜２０９が１列に配置されていてもよい。
【００６９】
図１４の回路は、連続する３つの出力信号が順次低電位になるように制御される場合であって、スイッチ部１１０の複数のＰＭＯＳトランジスタがオフになるときに、スイッチ部１１０のオフになるＰＭＯＳトランジスタのいずれかに接続され、かつ、スイッチ部８２０のオフになるＰＭＯＳトランジスタの１つに接続される出力回路は、１つのみであるように構成されている。言い換えると、指定された３つの出力回路以外には、ハイサイドの電源への接続がされなくなる出力回路が存在しないように、つまり、いずれの出力信号もハイインピーダンスにならないように、構成されている。
【００７０】
スキャンドライバ１００Ａが、Ｎ個（Ｎは整数）の出力回路を有し、図１４のスイッチ部１１０がＬ個（ＬはＬ＜Ｎを満たす整数）のＰＭＯＳトランジスタを有し、スイッチ部８２０がＭ個（ＭはＭ＜Ｎを満たす整数）のＰＭＯＳトランジスタを有するとする。このとき、出力回路２０１〜２０９は、Ｍ−２個ずつスイッチ部１１０の異なるＰＭＯＳトランジスタに接続され、Ｍ個毎に１つがスイッチ部８２０の同一のＰＭＯＳトランジスタに接続される。
【００７１】
具体的には、ＰＭＯＳトランジスタ１１は出力回路２０１〜２０３に対応し、ＰＭＯＳトランジスタ１２は出力回路２０４〜２０６に対応し、ＰＭＯＳトランジスタ１３は出力回路２０７〜２０９に対応している。ＰＭＯＳトランジスタ１１〜１３のドレインは、それぞれ、対応する出力回路の端子Ａ１に接続されている。ＰＭＯＳトランジスタ２１は出力回路２０１、２０６に対応し、ＰＭＯＳトランジスタ２２は出力回路２０２、２０７に対応し、ＰＭＯＳトランジスタ２３は出力回路２０３、２０８に対応し、ＰＭＯＳトランジスタ２４は出力回路２０４、２０９に対応し、ＰＭＯＳトランジスタ２５は出力回路２０５に対応している。ＰＭＯＳトランジスタ２１〜２５のドレインは、それぞれ、対応する出力回路の端子Ａ２に接続されている。言い換えると、出力回路２０１〜２０９は、それぞれ、スイッチ部１１０のＰＭＯＳトランジスタ１１〜１３のいずれか１つ及びスイッチ部８２０のＰＭＯＳトランジスタ２１〜２５のいずれか１つに対応している。
【００７２】
図１５は、図１４の回路の信号波形の例を示すタイミングチャートである。図１４の回路が、連続する３つの出力信号が順次低電位になるように動作する場合の例を説明する。論理部１７０は、図１５のように制御信号Ｇ１１〜Ｇ１３、Ｇ２１〜Ｇ２５、Ｇ１〜Ｇ９を出力する。
【００７３】
制御信号Ｇ１１〜Ｇ１３、Ｇ２１〜Ｇ２５が全て“Ｌ”であるとき、出力信号ＯＵＴ１〜ＯＵＴ９は高電位となっている。図１５の期間Ｔ１５１及びＴ１５２では、スイッチ部１１０のＰＭＯＳトランジスタ１１〜１３のうちの１つのみがオフになり、スイッチ部８２０のＰＭＯＳトランジスタ２１〜２５のうちの３つのみがオフになる。
【００７４】
期間Ｔ１５１では、論理部１７０が制御信号Ｇ１１、Ｇ２１〜Ｇ２３を“Ｈ”にし、これらの制御信号に対応するＰＭＯＳトランジスタ１１、２１〜２３がオフになる。このとき、論理部１７０は、制御信号Ｇ１〜Ｇ３を“Ｈ”にする。すると、出力回路２０１〜２０３のＮＭＯＳトランジスタがオンになり、出力信号ＯＵＴ１〜ＯＵＴ３が低電位になる。出力信号ＯＵＴ４〜ＯＵＴ９は高電位になる。
【００７５】
図１５の期間Ｔ１５２では、スイッチ部１１０のＰＭＯＳトランジスタ１１〜１３のうちの２つのみがオフになり、スイッチ部８２０のＰＭＯＳトランジスタ２１〜２５のうちの３つのみがオフになる。期間Ｔ１５２では、論理部１７０が制御信号Ｇ１１、Ｇ１２、Ｇ２２〜Ｇ２４を“Ｈ”にし、これらの制御信号に対応するＰＭＯＳトランジスタ１１、１２、２２〜２４がオフになる。このとき、論理部１７０は、制御信号Ｇ２〜Ｇ４を“Ｈ”にする。すると、出力回路２０２〜２０４のＮＭＯＳトランジスタがオンになり、出力信号ＯＵＴ１が高電位に、出力信号ＯＵＴ４が低電位になる。出力信号ＯＵＴ２、ＯＵＴ３は低電位のまま、出力信号ＯＵＴ５〜ＯＵＴ９は高電位のままである。
【００７６】
以降、論理部１７０は、図１５のような制御信号Ｇ１１〜Ｇ１３、Ｇ２１〜Ｇ２５、Ｇ１〜Ｇ９を出力する。出力回路２０１〜２０９からは、図１５に示されているような出力信号ＯＵＴ１〜ＯＵＴ９が出力される。
【００７７】
このように図１４の回路によると、スイッチ部１１０の１つ又は２つのＰＭＯＳトランジスタとスイッチ部８２０の３つのＰＭＯＳトランジスタとの組合せによって、連続する３つの出力信号を順に指定し、指定された出力信号を低電位になるようにすることができる。
【００７８】
図１６は、図１４の回路の信号波形の他の例を示すタイミングチャートである。図１４の回路が、連続する２つの出力信号が順次低電位になるように動作する場合の例を、図１６は示している。論理部１７０が、図１６のような制御信号Ｇ１１〜Ｇ１３、Ｇ２１〜Ｇ２５、Ｇ１〜Ｇ９を出力することにより、図１４の回路は図１１の回路と同様に、連続する２つの出力信号が順次低電位になるように動作することも容易に行うことができる。
【００７９】
図１７は、線順次駆動を行う場合における図１４の回路の信号波形の例を示すタイミングチャートである。論理部１７０が、図１７のような制御信号Ｇ１１〜Ｇ１３、Ｇ２１〜Ｇ２５、Ｇ１〜Ｇ９を出力することにより、図１４の回路は図３の回路と同様に、出力信号ＯＵＴ１〜ＯＵＴ９が１つずつ低電位になる線順次駆動も容易に行うことができる。
【００８０】
図１１及び図１４の回路によると、Ｎ個の出力回路を有する駆動装置において、電圧ＶＤＤＨをスイッチングするためのハイサイドのスイッチング素子としてのＭ＋Ｌ（｛Ｍ−（ｎ−１）｝×Ｌ≧Ｎ）個のスイッチング素子（ＰＭＯＳトランジスタ）と、２×Ｎ個の整流素子（ダイオード）とを用いて線順次駆動を行うことができる。本実施形態によらない場合には、ハイサイドのスイッチング素子としてＮ個のスイッチング素子が必要となる。具体的には、例えば図１２のように９個の出力回路を有する場合には、必要なハイサイドのスイッチング素子の数は、本実施形態によると７個であるが、本実施形態によらない場合には９個である。
【００８１】
整流素子の数は増加しているが、整流素子の回路面積はスイッチング素子の回路面積に比べて十分に小さい。実用的なスキャンドライバＩＣとして１００個程度の出力回路を有する場合を考えると、スイッチング素子の数は例えば２１（Ｌ＝１０、Ｍ＝１１の場合）となり、スイッチング素子の数を１／５程度に減少させることができる。このため、整流素子が増加することを考慮しても、十分に回路面積削減の効果がある。
【００８２】
図１８は、図５の一部を抜粋して示すタイミングチャートである。以上の説明においては、図１８のようにパルスが１つずつ順に出力信号ＯＵＴ１〜ＯＵＴ９として出力される場合についてタイミングチャートを示した。この場合、出力信号ＯＵＴ１〜ＯＵＴ９の全てからパルスを出力するのに要する時間は９Ｔａｄｒｓ（Ｔａｄｒｓはアドレス周期）である。以下では、表示パネル１９４の各走査線の負荷Ｃ１〜Ｃ９に対する同時駆動を線順次駆動と混合して行う、又は同時駆動のみを繰り返すことにより、スキャン動作に要する時間を短縮する場合の具体例を示す。
【００８３】
図１９は、同時駆動を線順次駆動と混合して行う場合の例を示すタイミングチャートである。図２０は、３走査線の同時駆動を繰り返す場合の例を示すタイミングチャートである。図２１は、２走査線の同時駆動を繰り返す場合の例を示すタイミングチャートである。例えば図１４の回路によると、連続する３走査線の同時駆動を必ず行うことができるので、図１９〜図２１のいずれの動作も行うことができる。出力信号ＯＵＴ１〜ＯＵＴ９の全てからパルスを出力するのに要する時間は、図１９の場合は６Ｔａｄｒｓ、図２０の場合は３Ｔａｄｒｓ、図２１の場合は５Ｔａｄｒｓであり、図１８の場合より短縮されていることがわかる。例えば図１１の回路によると、連続する２走査線の同時駆動を必ず行うことができるので、図２１の動作を行うことができる。
【００８４】
アドレス周期Ｔａｄｒｓは、駆動されるディスプレイパネルの特性によって決まる長さ以上でなければならない。図１１及び図１４の回路によると、アドレス周期Ｔａｄｒｓが一定に保たれていても、スキャン動作に要する時間を大きく短縮することができる。
【００８５】
なお、スイッチング素子としてＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ等が用いられる場合について説明したが、これらに代えて、バイポーラトランジスタや、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等のスイッチング可能な素子を用いてもよい。整流素子としてダイオードが用いられる場合について説明したが、ダイオード接続されたトランジスタ等を一部の整流素子として用いてもよい。
【００８６】
以上の実施形態において、電圧ＶＤＤＨと電圧ＦＧＮＤとを入れ替えてもよい。ただし、この場合には、ダイオードの向きを逆にし、ＰＭＯＳトランジスタをＮＭＯＳトランジスタに、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに置き換える必要がある。図４、図７、図９、図１１、及び図１４の出力回路２０１、４０１、６０１等における信号の論理レベルも反転させる。
【００８７】
本発明の多くの特徴及び優位性は、記載された説明から明らかであり、よって添付の特許請求の範囲によって、本発明のそのような特徴及び優位性の全てをカバーすることが意図される。更に、多くの変更及び改変が当業者には容易に可能であるので、本発明は、図示され記載されたものと全く同じ構成及び動作に限定されるべきではない。したがって、全ての適切な改変物及び等価物は本発明の範囲に入るものとされる。
【産業上の利用可能性】
【００８８】
以上説明したように、本発明のさまざまな実施形態によると、回路面積を抑えることができるので、本発明は駆動装置等について有用である。
【符号の説明】
【００８９】
２  ＮＭＯＳトランジスタ
４、６、８  ダイオード
１１〜１３、２１〜２５、３１、３２  ＰＭＯＳトランジスタ
１１０、１２０、３１０、３２０、３３０、７２０、８２０  スイッチ部
１９４  表示パネル
２０１〜２０９、４０１〜４０８、６０１〜６０９  出力回路
【図１】
2010073637.tif 000003
【図２】
2010073637.tif 000004
【図３】
2010073637.tif 000005
【図４】
2010073637.tif 000006
【図５】
2010073637.tif 000007
【図６】
2010073637.tif 000008
【図７】
2010073637.tif 000009
【図８】
2010073637.tif 000010
【図９】
2010073637.tif 000011
【図１０】
2010073637.tif 000012
【図１１】
2010073637.tif 000013
【図１２】
2010073637.tif 000014
【図１３】
2010073637.tif 000015
【図１４】
2010073637.tif 000016
【図１５】
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【図１６】
2010073637.tif 000018
【図１７】
2010073637.tif 000019
【図１８】
2010073637.tif 000020
【図１９】
2010073637.tif 000021
【図２０】
2010073637.tif 000022
【図２１】
2010073637.tif 000023
【手続補正書】
【提出日】平成23年3月9日(2011.3.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、プラズマディスプレイパネルや液晶表示パネルに代表される表示パネルを駆動するための駆動装置に関する。
【背景技術】
【０００２】
複数の走査線と複数の信号線とが互いに交差して配置されている表示パネルが知られている。このような表示パネルとしては、プラズマディスプレイパネル（ＰＤＰ：Plasma Display Panel）、液晶表示（ＬＣＤ：Liquid Crystal Display）パネル、エレクトロルミネッセンス（ＥＬ：Electroluminescent）パネル等のフラットパネルディスプレイ（ＦＰＤ：Flat Panel Display）が知られている。
【０００３】
特許文献１には、走査線の駆動に用いられる信号の例が記載されている。表示パネルを駆動する駆動装置は、各走査線の駆動のために出力信号を生成する必要がある。出力信号を生成する出力回路には、電源とグラウンドとの間に２つのスイッチング素子を直列に接続した回路が一般に用いられている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−１５４６３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、表示パネルの容量性負荷を瞬時に充放電する必要があることと、近年の表示パネルの画素数の増加に伴い、出力信号の数が多くなってきていることから、駆動装置においてスイッチング素子の占める回路面積の割合が大きくなってきている。
【０００６】
プラズマディスプレイパネル等を駆動する際には、駆動装置は、全出力信号を一斉に低電位から高電位に変化させる場合がある。このような場合には、電源から表示パネルの容量性負荷に大量の電流が流れるので、電源電圧にノイズが発生したり、電源電圧が一時的に低下することがあり、表示パネルのコントロールに悪影響を及ぼす可能性がある。
【０００７】
本発明は、表示パネルを駆動する駆動装置の回路面積を抑えることを目的とする。また、本発明の一実施形態では、出力信号の電位を一斉に変化させる場合における電源電圧への悪影響を抑えることを可能にする。
【課題を解決するための手段】
【０００８】
本発明の実施形態による駆動装置は、複数のスイッチング素子を有する第１のスイッチ部と、複数のスイッチング素子を有する第２のスイッチ部と、複数の出力回路とを有する。前記複数の出力回路は、それぞれ、一端に第１の電圧が供給されるスイッチング素子と、当該出力回路の前記スイッチング素子の他端に、電流が流出する端子が接続された第１の整流素子と、当該出力回路の前記スイッチング素子の他端に、電流が流出する端子が接続された第２の整流素子とを有する。前記第１のスイッチ部の前記複数のスイッチング素子のそれぞれの一端には、第２の電圧が供給され、前記第２のスイッチ部の前記複数のスイッチング素子のそれぞれの一端には、前記第２の電圧が供給される。前記複数の出力回路は、それぞれ、前記第１のスイッチ部の前記複数のスイッチング素子の１つ及び前記第２のスイッチ部の前記複数のスイッチング素子の１つに対応し、対応する、前記第１のスイッチ部の前記スイッチング素子の他端が当該出力回路の前記第１の整流素子の電流流入端子に接続され、対応する、前記第２のスイッチ部の前記スイッチング素子の他端が当該出力回路の前記第２の整流素子の電流流入端子に接続されている。
【０００９】
これによると、出力回路に対応する第１のスイッチ部のスイッチング素子、及びこの出力回路に対応する第２のスイッチ部のスイッチング素子によって、第２の電源をスイッチングすることができる。各出力回路が第２の電源をスイッチングするためのスイッチング素子を有する必要がないので、駆動装置の回路面積を抑えることができる。
【００１０】
本発明の実施形態による表示装置は、表示パネルと、前記表示パネルを駆動するための複数の出力信号を生成する駆動装置とを有する。前記駆動装置は、複数のスイッチング素子を有する第１のスイッチ部と、複数のスイッチング素子を有する第２のスイッチ部と、複数の出力回路とを有する。前記複数の出力回路は、それぞれ、一端に第１の電圧が供給されるスイッチング素子と、当該出力回路の前記スイッチング素子の他端に、電流が流出する端子が接続された第１の整流素子と、当該出力回路の前記スイッチング素子の他端に、電流が流出する端子が接続された第２の整流素子とを有する。前記第１のスイッチ部の前記複数のスイッチング素子のそれぞれの一端には、第２の電圧が供給され、前記第２のスイッチ部の前記複数のスイッチング素子のそれぞれの一端には、前記第２の電圧が供給される。前記複数の出力回路は、それぞれ、前記第１のスイッチ部の前記複数のスイッチング素子の１つ及び前記第２のスイッチ部の前記複数のスイッチング素子の１つに対応し、対応する、前記第１のスイッチ部の前記スイッチング素子の他端が当該出力回路の前記第１の整流素子の電流流入端子に接続され、対応する、前記第２のスイッチ部の前記スイッチング素子の他端が当該出力回路の前記第２の整流素子の電流流入端子に接続され、当該出力回路の前記スイッチング素子の他端から、前記複数の出力信号の１つが出力される。
【発明の効果】
【００１１】
本発明の実施形態によれば、表示パネルを駆動する出力信号を生成するためのスイッチング素子の数を少なくすることができるので、駆動装置の回路面積を抑えることができる。このため、駆動装置のコストを抑えることができる。また、出力信号の電位を一斉に変化させる場合における電源電圧への悪影響を抑えることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態による表示装置の構成を示すブロック図である。
【図２】図１のスキャンドライバの構成例を示すブロック図である。
【図３】図２のスイッチ部及び出力回路の構成の例を示すブロック図である。
【図４】図３の出力回路の構成例を示す回路図である。
【図５】図３の回路における信号の波形の例を示すタイミングチャートである。
【図６】図３の回路の変形例の構成を示すブロック図である。
【図７】図６の出力回路の構成例を示す回路図である。
【図８】図６の回路における信号の波形の例を示すタイミングチャートである。
【図９】図３の回路の他の変形例の構成を示すブロック図である。
【図１０】同時駆動をさせる場合における図３の回路の信号波形の例を示すタイミングチャートである。
【図１１】図３の回路の更に他の変形例の構成を示すブロック図である。
【図１２】図１１の回路の信号波形の例を示すタイミングチャートである。
【図１３】線順次駆動を行う場合における図１１の回路の信号波形の例を示すタイミングチャートである。
【図１４】図３の回路の更に他の変形例の構成を示すブロック図である。
【図１５】図１４の回路の信号波形の例を示すタイミングチャートである。
【図１６】図１４の回路の信号波形の他の例を示すタイミングチャートである。
【図１７】線順次駆動を行う場合における図１４の回路の信号波形の例を示すタイミングチャートである。
【図１８】図５の一部を抜粋して示すタイミングチャートである。
【図１９】同時駆動を線順次駆動と混合して行う場合の例を示すタイミングチャートである。
【図２０】３走査線の同時駆動を繰り返す場合の例を示すタイミングチャートである。
【図２１】２走査線の同時駆動を繰り返す場合の例を示すタイミングチャートである。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、図面を参照しながら説明する。図面において下２桁が同じ参照番号で示された構成要素は、互いに対応しており、同一の又は類似の構成要素である。図面における機能ブロック間の実線は、電気的な接続を示している。接続という語及びこれに関連する語は、直接的な接続のみではなく、間接的な接続も意味する。
【００１４】
図１は、本発明の実施形態による表示装置の構成を示すブロック図である。図１の表示装置は、それぞれ駆動装置としてのスキャンドライバ１００Ａ、１００Ｂ、…、１００Ｚと、データ線ドライバ１９２Ａ、…、１９２Ｚと、これらに駆動される表示パネル１９４とを有している。表示パネル１９４は、典型的にはプラズマディスプレイパネルであるが、液晶表示パネル、エレクトロルミネッセンスパネル等の他の種類のフラットパネルディスプレイであってもよい。
【００１５】
スキャンドライバ１００Ａは、表示パネル１９４を駆動するための出力信号ＯＵＴ１、ＯＵＴ２、…を生成し、図１において横方向に走る複数の走査線を出力信号ＯＵＴ１、ＯＵＴ２、…によって駆動する。各走査線は、表示パネル１９４の対応する行の画素（横に並んだ１列の画素）に接続されている。データ線ドライバ１９２Ａは、図１において縦方向に走る複数のデータ線を複数の出力信号によって駆動する。スキャンドライバ１００Ａは、出力信号ＯＵＴ１、ＯＵＴ２、…としてパルスを１つずつ順に時間をずらしながら出力し、最後の出力信号のパルスが出力されたことを次段のスキャンドライバ１００Ｂに信号ＯＵＴによって通知する。このスキャンドライバ１００Ｂも同様の動作を行い、更に次の段のスキャンドライバに通知をする。スキャンドライバ１００Ａ〜１００Ｚは、いずれもほぼ同様に構成されている。データ線ドライバ１９２Ａ〜１９２Ｚは、いずれもほぼ同様に構成されている。
【００１６】
図２は、図１のスキャンドライバ１００Ａの構成例を示すブロック図である。スキャンドライバ１００Ａは、論理部１７０と、スイッチ部１１０、１２０と、出力回路２０１、２０２、…、２０９とを有している。出力回路２０１〜２０９は、表示パネル１９４の走査線を駆動する出力信号ＯＵＴ１〜ＯＵＴ９をそれぞれ出力する。ここでは例として、スキャンドライバ１００Ａが９個の出力回路２０１〜２０９を有する場合について説明するが、より多くの出力回路を有していてもよい。
【００１７】
図３は、図２のスイッチ部１１０、１２０、及び出力回路２０１、２０２、２０３、２０４、２０５、２０６、２０７、２０８、２０９の構成の例を示すブロック図である。図３のスイッチ部１１０は、スイッチング素子としてのＰＭＯＳ（p-channel metal oxide semiconductor）トランジスタ１１、１２、１３と、レベルシフト回路４１、４２、４３とを有している。スイッチ部１２０は、スイッチング素子としてのＰＭＯＳトランジスタ２１、２２、２３と、レベルシフト回路５１、５２、５３とを有している。図３では、説明の都合上、出力回路２０１〜２０９がマトリクス状に配置されているが、出力回路２０１〜２０９が１列に配置されていてもよい。
【００１８】
ＰＭＯＳトランジスタ１１〜１３、２１〜２３のソースには、電源ＰＳが接続され、電源ＰＳから電圧ＶＤＤＨが供給される。電圧ＶＤＤＨは、駆動される表示パネル１９４に供給することが必要な電圧である。この電圧は、表示パネル１９４がプラズマディスプレイパネルである場合には、フローティンググラウンド電圧ＦＧＮＤより例えば１５０Ｖ高い電圧である。レベルシフト回路４１〜４３、５１〜５３は、それぞれに入力された信号のレベルが“Ｈ”（高論理レベル）であるときに、この信号を、ほぼ電圧ＶＤＤＨを有する信号に変換して出力する。
【００１９】
負荷Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃ８、Ｃ９はそれぞれ、表示パネル１９４の各走査線の容量性負荷を示している。負荷Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃ８、Ｃ９の一端は、出力回路２０１、２０２、２０３、２０４、２０５、２０６、２０７、２０８、２０９にそれぞれ接続される。負荷Ｃ１〜Ｃ９の他端には、電源ＰＳが接続され、電源ＰＳからフローティンググラウンド電圧ＦＧＮＤが供給される。本明細書では、論理部１７０等のロジック回路のグラウンドを電圧の基準とする。
【００２０】
図４は、図３の出力回路２０１の構成例を示す回路図である。出力回路２０１は、スイッチング素子としてのＮＭＯＳ（n-channel metal oxide semiconductor）トランジスタ２と、整流素子としてのダイオード４、６とを有している。出力回路２０１は、ハイサイド（高電位側）のスイッチング素子（例えばＰＭＯＳトランジスタ）を有していない。
【００２１】
ＮＭＯＳトランジスタ２のゲートＧには、図２の論理部１７０から制御信号Ｇ１が入力されている。ＮＭＯＳトランジスタ２のソースＳは、フローティンググラウンド電圧ＦＧＮＤを供給する電源に接続されている。ＮＭＯＳトランジスタ２のドレインＤは、出力信号ＯＵＴ１を出力する出力ノードとなっており、この出力ノードには、ダイオード４、６の、電流が流出する端子であるカソード端子が接続されている。ダイオード４の、電流が流入する端子であるアノード端子Ａ１は、スイッチ部１１０の対応するＰＭＯＳトランジスタに接続され、ダイオード６のアノード端子Ａ２は、スイッチ部１２０の対応するＰＭＯＳトランジスタに接続されている。出力回路２０２〜２０９も、出力回路２０１と同様に構成されている。
【００２２】
スキャンドライバ１００ＡがＮ個（Ｎは整数）の出力回路を有し、図３のスイッチ部１１０がＬ個（ＬはＬ＜Ｎを満たす整数）のＰＭＯＳトランジスタを有し、スイッチ部１２０がＭ個（ＭはＭ＜Ｎを満たす整数）のＰＭＯＳトランジスタを有するとする。このとき、出力回路２０１〜２０９は、Ｍ個ずつスイッチ部１１０の異なるＰＭＯＳトランジスタに接続され、Ｍ個毎に１つがスイッチ部１２０の同一のＰＭＯＳトランジスタに接続される。
【００２３】
具体的には、ＰＭＯＳトランジスタ１１は出力回路２０１〜２０３に対応し、ＰＭＯＳトランジスタ１２は出力回路２０４〜２０６に対応し、ＰＭＯＳトランジスタ１３は出力回路２０７〜２０９に対応している。ＰＭＯＳトランジスタ１１〜１３のドレインは、それぞれ、対応する出力回路の端子Ａ１に接続されている。ＰＭＯＳトランジスタ２１は出力回路２０１、２０４、２０７に対応し、ＰＭＯＳトランジスタ２２は出力回路２０２、２０５、２０８に対応し、ＰＭＯＳトランジスタ２３は出力回路２０３、２０６、２０９に対応している。ＰＭＯＳトランジスタ２１〜２３のドレインは、それぞれ、対応する出力回路の端子Ａ２に接続されている。言い換えると、出力回路２０１〜２０９は、それぞれ、スイッチ部１１０のＰＭＯＳトランジスタ１１〜１３の１つ及びスイッチ部１２０のＰＭＯＳトランジスタ２１〜２３の１つに対応している。
【００２４】
例えば、スイッチ部１１０のＰＭＯＳトランジスタ１１及びスイッチ部１２０のＰＭＯＳトランジスタ２１がオフになり、かつ、ＰＭＯＳトランジスタ１１及びＰＭＯＳトランジスタ２１の両方に対応する出力回路２０１のＮＭＯＳトランジスタ２がオンになるように制御される。このとき、出力回路２０１の出力ノードは、電圧ＶＤＤＨの供給が絶たれ、電圧ＦＧＮＤを供給する電源に接続されるので、出力信号ＯＵＴ１として電圧ＦＧＮＤが負荷Ｃ１に出力される。線順次駆動時には、出力回路２０１〜２０９は、出力回路２０１、２０２、…、２０９の順で、出力信号ＯＵＴ１〜ＯＵＴ９として同様の信号を出力する。
【００２５】
以下では、出力信号ＯＵＴ１〜ＯＵＴ９に関しては、高電位は電圧ＶＤＤＨとほぼ同等の電位、低電位は電圧ＦＧＮＤとほぼ同等の電位であるとする。図３の回路には、線順次駆動を行う場合、全ての出力信号ＯＵＴ１〜ＯＵＴ９を高電位にする場合、全ての出力信号ＯＵＴ１〜ＯＵＴ９を低電位にする場合、及び全ての出力信号ＯＵＴ１〜ＯＵＴ９をハイインピーダンスにする場合がある。線順次駆動を行う場合には、出力信号ＯＵＴ１〜ＯＵＴ９のうちの順次選択された１つだけが低電位になり、その他の出力信号は高電位になる。
【００２６】
図５は、図３の回路における信号の波形の例を示すタイミングチャートである。図３の回路が線順次駆動を行う場合の例を説明する。制御信号Ｇ１１〜Ｇ１３、Ｇ２１〜Ｇ２３が全て“Ｌ”（低論理レベル）であるとき、出力信号ＯＵＴ１〜ＯＵＴ９は、高電位となっている。まず、論理部１７０は、制御信号Ｇ１１、Ｇ２１を“Ｈ”にし、ＰＭＯＳトランジスタ１１、２１がオフになる。このとき、論理部１７０は、制御信号Ｇ１を“Ｈ”にし、出力回路２０１のＮＭＯＳトランジスタ２をオンの状態に一定時間維持する。すると、出力信号ＯＵＴ１として、低電位レベルのパルスが出力される。このパルスの幅は、アドレス周期と呼ばれる。アドレス周期は、図３の回路によって駆動されるディスプレイパネル（例えばＰＤＰ）の特性に応じて決定される。
【００２７】
次に、論理部１７０は、制御信号Ｇ２１、Ｇ１を“Ｌ”に戻し、制御信号Ｇ２２を“Ｈ”にし、ＰＭＯＳトランジスタ２１がオン、出力回路２０１のＮＭＯＳトランジスタ２及びＰＭＯＳトランジスタ２２がオフになる。このとき、論理部１７０は、制御信号Ｇ２を“Ｈ”にし、出力回路２０２のＮＭＯＳトランジスタ２をオンの状態に一定時間維持する。すると、出力信号ＯＵＴ２として、低電位レベルのパルスが出力される。その後、論理部１７０は、図５のような制御信号を出力し、図５に示されているような出力信号ＯＵＴ１〜ＯＵＴ９が出力される。
【００２８】
このように、図３の回路によると、スイッチ部１１０のＰＭＯＳトランジスタとスイッチ部１２０のＰＭＯＳトランジスタとの組合せによって、出力回路２０１〜２０９のうちの１つの出力回路を指定することができ、この指定された出力回路からパルスを出力信号として出力させることができる。出力回路２０１〜２０９から１つを順次指定することにより、パルスを出力信号ＯＵＴ１〜ＯＵＴ９として順次出力させることができる。
【００２９】
図３の回路によると、Ｎ個の出力回路を有する駆動装置において、電圧ＶＤＤＨをスイッチングするためのハイサイドのスイッチング素子としてのＭ＋Ｌ（Ｍ×Ｌ≧Ｎ）個のスイッチング素子（ＰＭＯＳトランジスタ）と、２×Ｎ個の整流素子（ダイオード）とを用いて線順次駆動を行うことができる。本実施形態によらない場合には、ハイサイドのスイッチング素子としてＮ個のスイッチング素子が必要となる。具体的には、図３のように９個の出力回路を有する場合には、必要なハイサイドのスイッチング素子の数は、本実施形態によると６個であるが、本実施形態によらない場合には９個である。
【００３０】
整流素子の数は増加しているが、整流素子の回路面積はスイッチング素子の回路面積に比べて十分に小さい。実用的なスキャンドライバＩＣとして１００個程度の出力回路を有する場合を考えると、スイッチング素子の数は例えば２０（Ｌ＝Ｍ＝１０の場合）となり、スイッチング素子の数を１／５程度に減少させることができる。このため、整流素子が増加することを考慮しても、十分に回路面積削減の効果がある。
【００３１】
通常、スキャンドライバは、高耐圧の出力回路と制御回路とを有しており、出力回路のハイサイドのスイッチング素子を駆動するためにはレベルシフト回路等も必要であるが、スイッチング素子の数が減少するので、この例の場合にはレベルシフト回路の数も１／５にすることができる。
【００３２】
以上では、出力回路２０１〜２０９から順に出力信号ＯＵＴ１〜ＯＵＴ９としてパルスが出力される場合について説明したが、パルスを出力する出力回路の順序をランダムにしてもよいし、一部の出力回路を動作させないようにしてもよい。
【００３３】
スイッチ部１１０のＰＭＯＳトランジスタ１１〜１３のサイズを、スイッチ部１２０のＰＭＯＳトランジスタ２１〜２３のいずれのサイズよりも小さくしてもよい。この場合、出力信号の立ち上がり及び立ち下りのスルーレートは、ＰＭＯＳトランジスタ２１〜２３と、各出力回路のＮＭＯＳトランジスタ２とによってほぼ決まり、ＰＭＯＳトランジスタ１１〜１３は、出力信号の電位安定化に寄与する。
【００３４】
ただし、走査線を所定の本数毎に飛び越して駆動するインターレース駆動を行う場合であって、駆動される走査線が変わってもＰＭＯＳトランジスタ２１〜２３のいずれかがオフのままであるとき（例えば図３において、出力回路２０１、２０４、２０７がこの順でパルスを出力するとき）には、ＰＭＯＳトランジスタ１１〜１３のサイズを小さくすることは望ましくない。
【００３５】
図３の回路では、各出力回路がＰＭＯＳトランジスタを有する場合に比べて、ＰＭＯＳトランジスタ１１〜１３、２１〜２３の全体の駆動能力が大きく減少する。プラズマディスプレイパネル等を駆動する際には、スキャンドライバ１００Ａは、全出力信号を一斉に低電位（電圧ＦＧＮＤ等）から高電位（電圧ＶＤＤＨ）に変化させる場合がある。このような場合には、図３の回路によると、表示パネル１９４の容量性負荷への充電能力が減少し、出力信号のスルーレートが下がる。その結果、電源電圧ＶＤＤＨへの悪影響、すなわち、電源電圧ＶＤＤＨに発生するノイズや電源電圧ＶＤＤＨの一時的な低下を抑えることが可能となる。
【００３６】
図６は、図３の回路の変形例の構成を示すブロック図である。図６のスイッチ部３１０は、スイッチング素子としてのＰＭＯＳトランジスタ１１、１２と、レベルシフト回路４１、４２とを有している。スイッチ部３２０は、スイッチング素子としてのＰＭＯＳトランジスタ２１、２２と、レベルシフト回路５１、５２とを有している。スイッチ部３３０は、スイッチング素子としてのＰＭＯＳトランジスタ３１、３２と、レベルシフト回路６１、６２とを有している。図３では、説明の都合上、出力回路４０１〜４０８がマトリクス状に配置されているが、出力回路４０１〜４０８が１列に配置されていてもよい。図６の出力回路４０１〜４０８は、表示パネル１９４の走査線を駆動する出力信号ＯＵＴ１〜ＯＵＴ８をそれぞれ出力する。
【００３７】
ＰＭＯＳトランジスタ１１、１２、２１、２２、３１、３２のソースは、電圧ＶＤＤＨを供給する電源に接続されている。レベルシフト回路６１、６２は、レベルシフト回路４１、４２と同様の回路である。
【００３８】
図７は、図６の出力回路４０１の構成例を示す回路図である。出力回路４０１は、整流素子としてのダイオード８を更に有している点が、図４の出力回路２０１とは異なっている。出力信号ＯＵＴ１を出力する出力ノードには、ダイオード８のカソードが接続されている。ダイオード４のアノード端子Ａ１は、スイッチ部３１０の対応するＰＭＯＳトランジスタに接続され、ダイオード６のアノード端子Ａ２は、スイッチ部３２０の対応するＰＭＯＳトランジスタに接続され、ダイオード８のアノード端子Ａ３は、スイッチ部３３０の対応するＰＭＯＳトランジスタに接続されている。出力回路４０２〜４０８も、出力回路４０１と同様に構成されている。
【００３９】
図６の回路を有するスキャンドライバがＮ個の出力回路を有し、図６のスイッチ部３１０がＬ個（ＬはＬ＜Ｎを満たす整数）のＰＭＯＳトランジスタを有し、スイッチ部３２０がＭ個（ＭはＭ＜Ｎを満たす整数）のＰＭＯＳトランジスタを有し、スイッチ部３３０がＫ個（ＫはＫ＜Ｎを満たす整数）のＰＭＯＳトランジスタを有するとする。このとき、出力回路４０１〜４０８は、Ｍ×Ｋ個ずつスイッチ部３１０の異なるＰＭＯＳトランジスタに接続され、Ｍ個毎に１つがスイッチ部３２０の同一のＰＭＯＳトランジスタに接続され、Ｍ個おきにＭ個がスイッチ部３３０の同一のＰＭＯＳトランジスタに接続される。
【００４０】
具体的には、ＰＭＯＳトランジスタ１１は出力回路４０１〜４０４に対応し、ＰＭＯＳトランジスタ１２は出力回路４０５〜４０８に対応している。ＰＭＯＳトランジスタ１１、１２のドレインは、それぞれ、対応する出力回路の端子Ａ１に接続されている。ＰＭＯＳトランジスタ２１は出力回路４０１、４０３、４０５、４０７に対応し、ＰＭＯＳトランジスタ２２は出力回路４０２、４０４、４０６、４０８に対応している。ＰＭＯＳトランジスタ２１、２２のドレインは、それぞれ、対応する出力回路の端子Ａ２に接続されている。
【００４１】
ＰＭＯＳトランジスタ３１は出力回路４０１、４０２、４０５、４０６に対応し、ＰＭＯＳトランジスタ３２は出力回路４０３、４０４、４０７、４０８に対応している。ＰＭＯＳトランジスタ３１、３２のドレインは、それぞれ、対応する出力回路の端子Ａ３に接続されている。言い換えると、出力回路４０１〜４０８は、それぞれ、スイッチ部３１０のＰＭＯＳトランジスタ１１、１２のいずれか１つ、スイッチ部３２０のＰＭＯＳトランジスタ２１、２２のいずれか１つ、及びスイッチ部３３０のＰＭＯＳトランジスタ３１、３２のいずれか１つに対応している。
【００４２】
例えば、スイッチ部３１０のＰＭＯＳトランジスタ１１、スイッチ部３２０のＰＭＯＳトランジスタ２１、及びスイッチ部３３０のＰＭＯＳトランジスタ３１がオフになり、かつ、ＰＭＯＳトランジスタ１１、ＰＭＯＳトランジスタ２１、及びＰＭＯＳトランジスタ３１の全てに対応する出力回路４０１のＮＭＯＳトランジスタ２がオンになるように制御される。このとき、出力回路４０１の出力ノードは、電圧ＶＤＤＨの供給が絶たれ、電圧ＦＧＮＤを供給する電源に接続されるので、出力信号ＯＵＴ１として電圧ＦＧＮＤが負荷Ｃ１に出力される。線順次駆動時には、出力回路４０１〜４０８は、出力回路４０１、４０２、…、４０８の順で、出力信号ＯＵＴ１〜ＯＵＴ８として同様の信号を出力する。
【００４３】
図８は、図６の回路における信号の波形の例を示すタイミングチャートである。図６の回路が線順次駆動を行う場合の例を説明する。制御信号Ｇ１１〜Ｇ３２が全て“Ｌ”であるとき、出力信号ＯＵＴ１〜ＯＵＴ８は、高電位（ほぼ電圧ＶＤＤＨ）となっている。まず、論理部１７０は、制御信号Ｇ１１、Ｇ２１、Ｇ３１を“Ｈ”にし、ＰＭＯＳトランジスタ１１、２１、３１がオフになる。このとき、論理部１７０は、制御信号Ｇ１を“Ｈ”にし、出力回路４０１のＮＭＯＳトランジスタ２をオンの状態に一定時間維持する。すると、出力信号ＯＵＴ１として、“Ｌ”レベルのパルスが出力される。
【００４４】
次に、論理部１７０は、制御信号Ｇ２１、Ｇ１を“Ｌ”に戻し、制御信号Ｇ２２を“Ｈ”にし、ＰＭＯＳトランジスタ２１がオン、出力回路４０１のＮＭＯＳトランジスタ２及びＰＭＯＳトランジスタ２２がオフになる。このとき、論理部１７０は、制御信号Ｇ２を“Ｈ”にし、出力回路４０２のＮＭＯＳトランジスタ２をオンの状態に一定時間維持する。すると、出力信号ＯＵＴ２として、“Ｌ”レベルのパルスが出力される。その後、論理部１７０は、図８のような制御信号を出力し、図８に示されているような出力信号ＯＵＴ１〜ＯＵＴ８が出力される。
【００４５】
図６の回路によると、Ｎ個の出力回路を有する駆動装置において、ハイサイドのスイッチング素子としてのＭ＋Ｌ＋Ｋ（Ｍ×Ｌ×Ｋ≧Ｎ）個のスイッチング素子（ＰＭＯＳトランジスタ）と、３×Ｎ個の整流素子（ダイオード）とを用いて線順次駆動を行うことができる。本実施形態によらない場合には、ハイサイドのスイッチング素子としてＮ個のスイッチング素子が必要となる。具体的には、図６のように９個の出力回路を有する場合には、必要なハイサイドのスイッチング素子の数は、本実施形態によると６個であるが、本実施形態によらない場合には８個である。
【００４６】
実用的なスキャンドライバＩＣとして１００個程度の出力回路を有する場合を考えると、スイッチング素子の数は例えば１４（Ｌ＝Ｍ＝５、Ｋ＝４の場合）となり、スイッチング素子の数を１／７程度に減少させることができる。このため、整流素子が増加することを考慮しても、十分に回路面積削減の効果がある。また、出力回路のためのレベルシフト回路の数も１／７にすることができる。
【００４７】
図６の回路によると、スイッチング素子のグループであるスイッチ部３３０を更に有するので、図３の回路に比べてスイッチング素子を更に削減することができる。ただし、整流素子の数は増加するので、トレードオフを考慮して最適化する必要がある。
【００４８】
以上では、出力回路４０１〜４０８から順に出力信号ＯＵＴ１〜ＯＵＴ８としてパルスが出力される場合について説明したが、パルスを出力する出力回路の順序をランダムにしてもよいし、一部の出力回路を動作させないようにしてもよい。
【００４９】
図３のスイッチ部１１０のＰＭＯＳトランジスタ１１〜１３と同様に、図６のスイッチ部３３０のＰＭＯＳトランジスタ３１、３２のサイズを、スイッチ部３２０のＰＭＯＳトランジスタ２１、２２のいずれのサイズよりも小さくしてもよい。
【００５０】
複数のＰＭＯＳトランジスタを有するスイッチ部を４つ以上有し、各スイッチ部から１つずつ選択されたＰＭＯＳトランジスタの組合せによって、１つの出力回路が指定されるようにしてもよい。
【００５１】
図９は、図３の回路の他の変形例の構成を示すブロック図である。図９の回路は、出力回路２０１〜２０９に代えて出力回路６０１〜６０９を有している点の他は、図３の回路と同様である。図９ではレベルシフト回路の記載を省略している。図９の出力回路６０１は、回生ダイオード９を更に有している点の他は、図４の出力回路２０１と同様である。回生ダイオード９のアノードは、出力信号ＯＵＴ１を出力する出力ノードに接続され、回生ダイオード９のカソードは、電圧ＶＤＤＨを供給する電源に接続されている。出力回路６０２〜６０９も、出力回路６０１と同様に構成されている。
【００５２】
表示パネル１９４の走査線の負荷は、サステインドライバにも接続されており、サステインドライバが出力回路６０１等と容量結合されている。このため、ステップ状に変化するサステインドライバの出力電圧が出力回路６０１等の出力信号ＯＵＴ１等に重畳され、出力ノードの電圧が高くなりすぎる場合がある。この場合に、回生ダイオード９が出力ノードから電源に電流を流すので、出力ノードの電圧が高くなりすぎることを防ぐことができる。
【００５３】
図３等の回路について、線順次駆動を行う場合、例えば、出力信号ＯＵＴ１〜ＯＵＴ９のうちの順次選択された１つだけが低電位になり、その他の出力信号は高電位になる場合について説明した。表示パネル１９４に出力する画像によっては、出力信号ＯＵＴ１〜ＯＵＴ９のうちの連続する複数の信号を、順次、同時に低電位にし、その他の出力信号を高電位にする、同時駆動をしてもよい場合がある。例えば、隣接する走査線のデータが同一である場合や、隣接する走査線のデータがほぼ同じデータであって、隣接する走査線のデータが同じデータになるようにデータの置き換えをする場合である。同時駆動を線順次駆動と混合して行う、又は同時駆動のみを繰り返すことにより、スキャン動作に要する時間を短縮することが可能になる。すると、例えば表示パネル１９４がプラズマディスプレイパネルである場合には、その維持動作時間を増やすことができるので、輝度やコントラストを増加させることができる。
【００５４】
図３等の回路に、同時駆動をさせる、すなわち、連続する複数の出力信号を同時に低電位に駆動させるようにしてもよい。図１０は、同時駆動をさせる場合における図３の回路の信号波形の例を示すタイミングチャートである。論理部１７０は、図１０のように制御信号Ｇ１１〜Ｇ１３、Ｇ２１〜Ｇ２３、Ｇ１〜Ｇ９を出力する。この場合、スイッチ部１１０に含まれるＰＭＯＳトランジスタ１１〜１３のうちの１つ又は２つ、及びスイッチ部１２０に含まれるＰＭＯＳトランジスタ２１〜２３のうちの複数がオフになる。また、スイッチ部１１０のオフになるＰＭＯＳトランジスタのいずれかに対応し、かつ、スイッチ部１２０のオフになるＰＭＯＳトランジスタのいずれかに対応する出力回路のＮＭＯＳトランジスタ２がオンになる。この結果、図１０に示されているように、出力信号ＯＵＴ１及びＯＵＴ２が低電位になり、次に出力信号ＯＵＴ２及びＯＵＴ３が低電位になるというように、連続する２つの出力信号が順次低電位になる。
【００５５】
スイッチ部１１０のＰＭＯＳトランジスタのうちの複数がオフになる場合には、低電位へ変化させたくない出力信号の一部（図１０においては、出力信号ＯＵＴ３及びＯＵＴ４が低電位であるときの出力信号ＯＵＴ１及びＯＵＴ６、並びに、出力信号ＯＵＴ６及びＯＵＴ７が低電位であるときの出力信号ＯＵＴ４及びＯＵＴ９）がハイインピーダンスとなる。このような出力信号が対応する出力回路のハイサイド及びローサイド（低電位側）が、電源ＰＳに接続されないからである。出力信号ＯＵＴ１〜ＯＵＴ９によって駆動される負荷は容量性であるので、短時間であれば負荷は直前の高電位を持続する。ただし、周辺回路の影響を受けて負荷の電位があまり安定しないので、負荷（プラズマディスプレイパネル）が誤放電してしまう可能性がある。
【００５６】
図１１は、図３の回路の更に他の変形例の構成を示すブロック図である。図１１の回路は、スイッチ部１２０に代えてスイッチ部７２０を有し、出力回路２０４〜２０９の配置が異なる点の他は、図３の回路と同様に構成されている。スイッチ部７２０は、スイッチング素子としてのＰＭＯＳトランジスタ２１、２２、２３、２４と、レベルシフト回路５１、５２、５３、５４とを有している。図１１では、説明の都合上、出力回路２０１〜２０９がマトリクス状に配置されているが、出力回路２０１〜２０９が１列に配置されていてもよい。
【００５７】
図１１の回路は、連続する２つの出力信号が順次低電位になるように制御される場合であって、スイッチ部１１０の複数のＰＭＯＳトランジスタがオフになるときに、スイッチ部１１０のオフになるＰＭＯＳトランジスタのいずれかに接続され、かつ、スイッチ部７２０のオフになるＰＭＯＳトランジスタの１つに接続される出力回路は、１つのみであるように構成されている。言い換えると、指定された２つの出力回路以外には、ハイサイドの電源への接続がされなくなる出力回路が存在しないように、つまり、いずれの出力信号もハイインピーダンスにならないように、構成されている。
【００５８】
スキャンドライバ１００Ａが、Ｎ個（Ｎは整数）の出力回路を有し、図１１のスイッチ部１１０がＬ個（ＬはＬ＜Ｎを満たす整数）のＰＭＯＳトランジスタを有し、スイッチ部７２０がＭ個（ＭはＭ＜Ｎを満たす整数）のＰＭＯＳトランジスタを有するとする。このとき、出力回路２０１〜２０９は、Ｍ−１個ずつスイッチ部１１０の異なるＰＭＯＳトランジスタに接続され、Ｍ個毎に１つがスイッチ部７２０の同一のＰＭＯＳトランジスタに接続される。
【００５９】
具体的には、ＰＭＯＳトランジスタ１１は出力回路２０１〜２０３に対応し、ＰＭＯＳトランジスタ１２は出力回路２０４〜２０６に対応し、ＰＭＯＳトランジスタ１３は出力回路２０７〜２０９に対応している。ＰＭＯＳトランジスタ１１〜１３のドレインは、それぞれ、対応する出力回路の端子Ａ１に接続されている。ＰＭＯＳトランジスタ２１は出力回路２０１、２０５、２０９に対応し、ＰＭＯＳトランジスタ２２は出力回路２０２、２０６に対応し、ＰＭＯＳトランジスタ２３は出力回路２０３、２０７に対応し、ＰＭＯＳトランジスタ２４は出力回路２０４、２０８に対応している。ＰＭＯＳトランジスタ２１〜２４のドレインは、それぞれ、対応する出力回路の端子Ａ２に接続されている。言い換えると、出力回路２０１〜２０９は、それぞれ、スイッチ部１１０のＰＭＯＳトランジスタ１１〜１３のいずれか１つ及びスイッチ部７２０のＰＭＯＳトランジスタ２１〜２４のいずれか１つに対応している。
【００６０】
図１２は、図１１の回路の信号波形の例を示すタイミングチャートである。図１１の回路が、連続する２つの出力信号が順次低電位になるように動作する場合の例を説明する。論理部１７０は、図１２のように制御信号Ｇ１１〜Ｇ１３、Ｇ２１〜Ｇ２４、Ｇ１〜Ｇ９を出力する。
【００６１】
制御信号Ｇ１１〜Ｇ１３、Ｇ２１〜Ｇ２４が全て“Ｌ”であるとき、出力信号ＯＵＴ１〜ＯＵＴ９は高電位となっている。図１２の期間Ｔ１２１及びＴ１２２では、スイッチ部１１０のＰＭＯＳトランジスタ１１〜１３のうちの１つのみがオフになり、スイッチ部７２０のＰＭＯＳトランジスタ２１〜２４のうちの２つのみがオフになる。
【００６２】
期間Ｔ１２１では、論理部１７０が制御信号Ｇ１１、Ｇ２１、及びＧ２２を“Ｈ”にし、これらの制御信号に対応するＰＭＯＳトランジスタ１１、２１、２２がオフになる。このとき、論理部１７０は、制御信号Ｇ１及びＧ２を“Ｈ”にする。すると、出力回路２０１、２０２のＮＭＯＳトランジスタがオンになり、出力信号ＯＵＴ１及びＯＵＴ２が低電位になる。出力信号ＯＵＴ３〜ＯＵＴ９は高電位になる。
【００６３】
次に、期間Ｔ１２２では、論理部１７０が制御信号Ｇ１１、Ｇ２２、Ｇ２３、Ｇ２、及びＧ３を“Ｈ”にする。すると、出力信号ＯＵＴ１が高電位になり、出力信号ＯＵＴ３が低電位になる。出力信号ＯＵＴ２は低電位のまま、出力信号ＯＵＴ４〜ＯＵＴ９は高電位のままである。
【００６４】
図１２の期間Ｔ１２３では、スイッチ部１１０のＰＭＯＳトランジスタ１１〜１３のうちの２つのみがオフになり、スイッチ部７２０のＰＭＯＳトランジスタ２１〜２４のうちの２つのみがオフになる。期間Ｔ１２３では、論理部１７０が制御信号Ｇ１１、Ｇ１２、Ｇ２３、及びＧ２４を“Ｈ”にし、これらの制御信号に対応するＰＭＯＳトランジスタ１１、１２、２３、２４がオフになる。このとき、論理部１７０は、制御信号Ｇ３及びＧ４を“Ｈ”にする。すると、出力回路２０３、２０４のＮＭＯＳトランジスタがオンになり、出力信号ＯＵＴ２が高電位に、出力信号ＯＵＴ４が低電位になる。出力信号ＯＵＴ３は低電位のまま、出力信号ＯＵＴ１、ＯＵＴ５〜ＯＵＴ９は高電位のままである。
【００６５】
以降、論理部１７０は、図１２のような制御信号Ｇ１１〜Ｇ１３、Ｇ２１〜Ｇ２４、Ｇ１〜Ｇ９を出力する。出力回路２０１〜２０９からは、図１２に示されているような出力信号ＯＵＴ１〜ＯＵＴ９が出力される。
【００６６】
このように図１１の回路によると、スイッチ部１１０の１つ又は２つのＰＭＯＳトランジスタとスイッチ部７２０の２つのＰＭＯＳトランジスタとの組合せによって、連続する２つの出力信号を順に指定し、指定された出力信号を低電位になるようにすることができる。したがって、スキャン動作に要する時間を短縮することが可能になる。
【００６７】
図１３は、線順次駆動を行う場合における図１１の回路の信号波形の例を示すタイミングチャートである。論理部１７０が、図１３のような制御信号Ｇ１１〜Ｇ１３、Ｇ２１〜Ｇ２４、Ｇ１〜Ｇ９を出力することにより、図１１の回路は図３の回路と同様に、出力信号ＯＵＴ１〜ＯＵＴ９が１つずつ低電位になる線順次駆動も容易に行うことができる。
【００６８】
図１４は、図３の回路の更に他の変形例の構成を示すブロック図である。図１４の回路は、スイッチ部１２０に代えてスイッチ部８２０を有し、出力回路２０４〜２０９の配置が異なる点の他は、図３の回路と同様に構成されている。スイッチ部８２０は、スイッチング素子としてのＰＭＯＳトランジスタ２１、２２、２３、２４、２５と、レベルシフト回路５１、５２、５３、５４、５５とを有している。図１４では、説明の都合上、出力回路２０１〜２０９がマトリクス状に配置されているが、出力回路２０１〜２０９が１列に配置されていてもよい。
【００６９】
図１４の回路は、連続する３つの出力信号が順次低電位になるように制御される場合であって、スイッチ部１１０の複数のＰＭＯＳトランジスタがオフになるときに、スイッチ部１１０のオフになるＰＭＯＳトランジスタのいずれかに接続され、かつ、スイッチ部８２０のオフになるＰＭＯＳトランジスタの１つに接続される出力回路は、１つのみであるように構成されている。言い換えると、指定された３つの出力回路以外には、ハイサイドの電源への接続がされなくなる出力回路が存在しないように、つまり、いずれの出力信号もハイインピーダンスにならないように、構成されている。
【００７０】
スキャンドライバ１００Ａが、Ｎ個（Ｎは整数）の出力回路を有し、図１４のスイッチ部１１０がＬ個（ＬはＬ＜Ｎを満たす整数）のＰＭＯＳトランジスタを有し、スイッチ部８２０がＭ個（ＭはＭ＜Ｎを満たす整数）のＰＭＯＳトランジスタを有するとする。このとき、出力回路２０１〜２０９は、Ｍ−２個ずつスイッチ部１１０の異なるＰＭＯＳトランジスタに接続され、Ｍ個毎に１つがスイッチ部８２０の同一のＰＭＯＳトランジスタに接続される。
【００７１】
具体的には、ＰＭＯＳトランジスタ１１は出力回路２０１〜２０３に対応し、ＰＭＯＳトランジスタ１２は出力回路２０４〜２０６に対応し、ＰＭＯＳトランジスタ１３は出力回路２０７〜２０９に対応している。ＰＭＯＳトランジスタ１１〜１３のドレインは、それぞれ、対応する出力回路の端子Ａ１に接続されている。ＰＭＯＳトランジスタ２１は出力回路２０１、２０６に対応し、ＰＭＯＳトランジスタ２２は出力回路２０２、２０７に対応し、ＰＭＯＳトランジスタ２３は出力回路２０３、２０８に対応し、ＰＭＯＳトランジスタ２４は出力回路２０４、２０９に対応し、ＰＭＯＳトランジスタ２５は出力回路２０５に対応している。ＰＭＯＳトランジスタ２１〜２５のドレインは、それぞれ、対応する出力回路の端子Ａ２に接続されている。言い換えると、出力回路２０１〜２０９は、それぞれ、スイッチ部１１０のＰＭＯＳトランジスタ１１〜１３のいずれか１つ及びスイッチ部８２０のＰＭＯＳトランジスタ２１〜２５のいずれか１つに対応している。
【００７２】
図１５は、図１４の回路の信号波形の例を示すタイミングチャートである。図１４の回路が、連続する３つの出力信号が順次低電位になるように動作する場合の例を説明する。論理部１７０は、図１５のように制御信号Ｇ１１〜Ｇ１３、Ｇ２１〜Ｇ２５、Ｇ１〜Ｇ９を出力する。
【００７３】
制御信号Ｇ１１〜Ｇ１３、Ｇ２１〜Ｇ２５が全て“Ｌ”であるとき、出力信号ＯＵＴ１〜ＯＵＴ９は高電位となっている。図１５の期間Ｔ１５１及びＴ１５２では、スイッチ部１１０のＰＭＯＳトランジスタ１１〜１３のうちの１つのみがオフになり、スイッチ部８２０のＰＭＯＳトランジスタ２１〜２５のうちの３つのみがオフになる。
【００７４】
期間Ｔ１５１では、論理部１７０が制御信号Ｇ１１、Ｇ２１〜Ｇ２３を“Ｈ”にし、これらの制御信号に対応するＰＭＯＳトランジスタ１１、２１〜２３がオフになる。このとき、論理部１７０は、制御信号Ｇ１〜Ｇ３を“Ｈ”にする。すると、出力回路２０１〜２０３のＮＭＯＳトランジスタがオンになり、出力信号ＯＵＴ１〜ＯＵＴ３が低電位になる。出力信号ＯＵＴ４〜ＯＵＴ９は高電位になる。
【００７５】
図１５の期間Ｔ１５２では、スイッチ部１１０のＰＭＯＳトランジスタ１１〜１３のうちの２つのみがオフになり、スイッチ部８２０のＰＭＯＳトランジスタ２１〜２５のうちの３つのみがオフになる。期間Ｔ１５２では、論理部１７０が制御信号Ｇ１１、Ｇ１２、Ｇ２２〜Ｇ２４を“Ｈ”にし、これらの制御信号に対応するＰＭＯＳトランジスタ１１、１２、２２〜２４がオフになる。このとき、論理部１７０は、制御信号Ｇ２〜Ｇ４を“Ｈ”にする。すると、出力回路２０２〜２０４のＮＭＯＳトランジスタがオンになり、出力信号ＯＵＴ１が高電位に、出力信号ＯＵＴ４が低電位になる。出力信号ＯＵＴ２、ＯＵＴ３は低電位のまま、出力信号ＯＵＴ５〜ＯＵＴ９は高電位のままである。
【００７６】
以降、論理部１７０は、図１５のような制御信号Ｇ１１〜Ｇ１３、Ｇ２１〜Ｇ２５、Ｇ１〜Ｇ９を出力する。出力回路２０１〜２０９からは、図１５に示されているような出力信号ＯＵＴ１〜ＯＵＴ９が出力される。
【００７７】
このように図１４の回路によると、スイッチ部１１０の１つ又は２つのＰＭＯＳトランジスタとスイッチ部８２０の３つのＰＭＯＳトランジスタとの組合せによって、連続する３つの出力信号を順に指定し、指定された出力信号を低電位になるようにすることができる。
【００７８】
図１６は、図１４の回路の信号波形の他の例を示すタイミングチャートである。図１４の回路が、連続する２つの出力信号が順次低電位になるように動作する場合の例を、図１６は示している。論理部１７０が、図１６のような制御信号Ｇ１１〜Ｇ１３、Ｇ２１〜Ｇ２５、Ｇ１〜Ｇ９を出力することにより、図１４の回路は図１１の回路と同様に、連続する２つの出力信号が順次低電位になるように動作することも容易に行うことができる。
【００７９】
図１７は、線順次駆動を行う場合における図１４の回路の信号波形の例を示すタイミングチャートである。論理部１７０が、図１７のような制御信号Ｇ１１〜Ｇ１３、Ｇ２１〜Ｇ２５、Ｇ１〜Ｇ９を出力することにより、図１４の回路は図３の回路と同様に、出力信号ＯＵＴ１〜ＯＵＴ９が１つずつ低電位になる線順次駆動も容易に行うことができる。
【００８０】
図１１及び図１４の回路によると、Ｎ個の出力回路を有する駆動装置において、電圧ＶＤＤＨをスイッチングするためのハイサイドのスイッチング素子としてのＭ＋Ｌ（｛Ｍ−（ｎ−１）｝×Ｌ≧Ｎ）個のスイッチング素子（ＰＭＯＳトランジスタ）と、２×Ｎ個の整流素子（ダイオード）とを用いて線順次駆動を行うことができる。本実施形態によらない場合には、ハイサイドのスイッチング素子としてＮ個のスイッチング素子が必要となる。具体的には、例えば図１２のように９個の出力回路を有する場合には、必要なハイサイドのスイッチング素子の数は、本実施形態によると７個であるが、本実施形態によらない場合には９個である。
【００８１】
整流素子の数は増加しているが、整流素子の回路面積はスイッチング素子の回路面積に比べて十分に小さい。実用的なスキャンドライバＩＣとして１００個程度の出力回路を有する場合を考えると、スイッチング素子の数は例えば２１（Ｌ＝１０、Ｍ＝１１の場合）となり、スイッチング素子の数を１／５程度に減少させることができる。このため、整流素子が増加することを考慮しても、十分に回路面積削減の効果がある。
【００８２】
図１８は、図５の一部を抜粋して示すタイミングチャートである。以上の説明においては、図１８のようにパルスが１つずつ順に出力信号ＯＵＴ１〜ＯＵＴ９として出力される場合についてタイミングチャートを示した。この場合、出力信号ＯＵＴ１〜ＯＵＴ９の全てからパルスを出力するのに要する時間は９Ｔａｄｒｓ（Ｔａｄｒｓはアドレス周期）である。以下では、表示パネル１９４の各走査線の負荷Ｃ１〜Ｃ９に対する同時駆動を線順次駆動と混合して行う、又は同時駆動のみを繰り返すことにより、スキャン動作に要する時間を短縮する場合の具体例を示す。
【００８３】
図１９は、同時駆動を線順次駆動と混合して行う場合の例を示すタイミングチャートである。図２０は、３走査線の同時駆動を繰り返す場合の例を示すタイミングチャートである。図２１は、２走査線の同時駆動を繰り返す場合の例を示すタイミングチャートである。例えば図１４の回路によると、連続する３走査線の同時駆動を必ず行うことができるので、図１９〜図２１のいずれの動作も行うことができる。出力信号ＯＵＴ１〜ＯＵＴ９の全てからパルスを出力するのに要する時間は、図１９の場合は６Ｔａｄｒｓ、図２０の場合は３Ｔａｄｒｓ、図２１の場合は５Ｔａｄｒｓであり、図１８の場合より短縮されていることがわかる。例えば図１１の回路によると、連続する２走査線の同時駆動を必ず行うことができるので、図２１の動作を行うことができる。
【００８４】
アドレス周期Ｔａｄｒｓは、駆動されるディスプレイパネルの特性によって決まる長さ以上でなければならない。図１１及び図１４の回路によると、アドレス周期Ｔａｄｒｓが一定に保たれていても、スキャン動作に要する時間を大きく短縮することができる。
【００８５】
なお、スイッチング素子としてＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ等が用いられる場合について説明したが、これらに代えて、バイポーラトランジスタや、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等のスイッチング可能な素子を用いてもよい。整流素子としてダイオードが用いられる場合について説明したが、ダイオード接続されたトランジスタ等を一部の整流素子として用いてもよい。
【００８６】
以上の実施形態において、電圧ＶＤＤＨと電圧ＦＧＮＤとを入れ替えてもよい。ただし、この場合には、ダイオードの向きを逆にし、ＰＭＯＳトランジスタをＮＭＯＳトランジスタに、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに置き換える必要がある。図４、図７、図９、図１１、及び図１４の出力回路２０１、４０１、６０１等における信号の論理レベルも反転させる。
【００８７】
本発明の多くの特徴及び優位性は、記載された説明から明らかであり、よって添付の特許請求の範囲によって、本発明のそのような特徴及び優位性の全てをカバーすることが意図される。更に、多くの変更及び改変が当業者には容易に可能であるので、本発明は、図示され記載されたものと全く同じ構成及び動作に限定されるべきではない。したがって、全ての適切な改変物及び等価物は本発明の範囲に入るものとされる。
【産業上の利用可能性】
【００８８】
以上説明したように、本発明のさまざまな実施形態によると、回路面積を抑えることができるので、本発明は駆動装置等について有用である。
【符号の説明】
【００８９】
２  ＮＭＯＳトランジスタ
４、６、８  ダイオード
１１〜１３、２１〜２５、３１、３２  ＰＭＯＳトランジスタ
１１０、１２０、３１０、３２０、３３０、７２０、８２０  スイッチ部
１９４  表示パネル
２０１〜２０９、４０１〜４０８、６０１〜６０９  出力回路
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のスイッチング素子を有する第１のスイッチ部と、
複数のスイッチング素子を有する第２のスイッチ部と、
複数の出力回路とを備え、
前記複数の出力回路は、それぞれ、
一端に第１の電圧が供給されるスイッチング素子と、
当該出力回路の前記スイッチング素子の他端に、電流が流出する端子が接続された第１の整流素子と、
当該出力回路の前記スイッチング素子の他端に、電流が流出する端子が接続された第２の整流素子とを有し、
前記第１のスイッチ部の前記複数のスイッチング素子のそれぞれの一端には、第２の電圧が供給され、
前記第２のスイッチ部の前記複数のスイッチング素子のそれぞれの一端には、前記第２の電圧が供給され、
前記複数の出力回路は、それぞれ、前記第１のスイッチ部の前記複数のスイッチング素子の１つ及び前記第２のスイッチ部の前記複数のスイッチング素子の１つに対応し、対応する、前記第１のスイッチ部の前記スイッチング素子の他端が当該出力回路の前記第１の整流素子の電流流入端子に接続され、対応する、前記第２のスイッチ部の前記スイッチング素子の他端が当該出力回路の前記第２の整流素子の電流流入端子に接続されている
駆動装置。
【請求項２】
請求項１に記載の駆動装置において、
前記第１のスイッチ部の１つの前記スイッチング素子及び前記第２のスイッチ部の１つの前記スイッチング素子がオフになり、かつ、前記第１のスイッチ部の前記オフになるスイッチング素子及び前記第２のスイッチ部の前記オフになるスイッチング素子の両方に対応する前記出力回路のスイッチング素子がオンになるように制御される
駆動装置。
【請求項３】
請求項１に記載の駆動装置において、
前記第１のスイッチ部の１つ又は２つの前記スイッチング素子及び前記第２のスイッチ部の複数の前記スイッチング素子がオフになり、前記第１のスイッチ部の前記オフになるスイッチング素子のいずれかに対応し、かつ、前記第２のスイッチ部の前記オフになるスイッチング素子のいずれかに対応する前記出力回路のスイッチング素子がオンになるように制御される
駆動装置。
【請求項４】
請求項３に記載の駆動装置において、
前記第１のスイッチ部の２つのスイッチング素子がオフになるときに、前記第１のスイッチ部の前記オフになるスイッチング素子のいずれかに接続され、かつ、前記第２のスイッチ部の前記オフになるスイッチング素子の１つに接続される出力回路は、前記複数の出力回路のうちの１つのみである
駆動装置。
【請求項５】
請求項１に記載の駆動装置において、
前記第１のスイッチ部の複数のスイッチング素子のサイズは、前記第２のスイッチ部の複数のスイッチング素子のいずれのサイズよりも小さい
駆動装置。
【請求項６】
請求項１に記載の駆動装置において、
複数のスイッチング素子を有する第３のスイッチ部を更に備え、
前記複数の出力回路は、それぞれ、
当該出力回路の前記スイッチング素子の他端に、電流が流出する端子が接続された第３の整流素子を更に有し、
前記第３のスイッチ部の前記複数のスイッチング素子のそれぞれの一端には、前記第２の電圧が供給され、
前記複数の出力回路は、それぞれ、前記第３のスイッチ部の前記複数のスイッチング素子の１つに対応し、対応する前記第３のスイッチ部のスイッチング素子の他端が当該出力回路の前記第３の整流素子の電流流入端子に接続されている
駆動装置。
【請求項７】
表示パネルと、
前記表示パネルを駆動するための複数の出力信号を生成する駆動装置とを備え、
前記駆動装置は、
複数のスイッチング素子を有する第１のスイッチ部と、
複数のスイッチング素子を有する第２のスイッチ部と、
複数の出力回路とを備え、
前記複数の出力回路は、それぞれ、
一端に第１の電圧が供給されるスイッチング素子と、
当該出力回路の前記スイッチング素子の他端に、電流が流出する端子が接続された第１の整流素子と、
当該出力回路の前記スイッチング素子の他端に、電流が流出する端子が接続された第２の整流素子とを有し、
前記第１のスイッチ部の前記複数のスイッチング素子のそれぞれの一端には、第２の電圧が供給され、
前記第２のスイッチ部の前記複数のスイッチング素子のそれぞれの一端には、前記第２の電圧が供給され、
前記複数の出力回路は、それぞれ、前記第１のスイッチ部の前記複数のスイッチング素子の１つ及び前記第２のスイッチ部の前記複数のスイッチング素子の１つに対応し、対応する、前記第１のスイッチ部の前記スイッチング素子の他端が当該出力回路の前記第１の整流素子の電流流入端子に接続され、対応する、前記第２のスイッチ部の前記スイッチング素子の他端が当該出力回路の前記第２の整流素子の電流流入端子に接続され、当該出力回路の前記スイッチング素子の他端から、前記複数の出力信号の１つが出力される
表示装置。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【国際調査報告】
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