(57)【要約】  本技術は、信号品質の悪化を軽減することができるようにする増幅器および信号処理回路に関する。VTCは、装置外に出力するPWM信号である出力PWM信号に含まれる誤差情報を積分し、誤差時間情報に変換する。遅延部は、装置外から入力されたPWM信号である入力PWM信号を用いて複数の遅延信号を生成する。信号選択部は、複数の遅延信号の中から誤差時間情報に応じた遅延信号を選択して、出力PWM信号を出力する。本開示は、例えば、オーディオプレーヤに適用することができる。
2019131162.tif 000002
【特許請求の範囲】
【請求項１】
装置外に出力するPWM信号である出力PWM信号に含まれる誤差情報を積分し、誤差時間情報に変換するVTCと、
前記装置外から入力されたPWM信号である入力PWM信号を用いて複数の遅延信号を生成する遅延部と、
前記複数の遅延信号の中から前記誤差時間情報に応じた遅延信号を選択して、前記出力PWM信号を出力する信号選択部と
を備える増幅器。
【請求項２】
前記信号選択部は、前記誤差時間情報に応じた遅延信号を選択することで、前記出力PWM信号の信号幅を調整し、
前記信号幅が調整された前記出力PWM信号を前記VTCと前記装置外に出力する出力部を
さらに備える請求項１に記載の増幅器。
【請求項３】
前記遅延部は複数のインバータからなる
請求項１に記載の増幅器。
【請求項４】
前記遅延部はDLL回路からなる
請求項１に記載の増幅器。
【請求項５】
前記遅延部はPLL回路からなる
請求項１に記載の増幅器。
【請求項６】
装置外に出力するPWM信号である出力PWM信号をフィードバックする第１のフィードバック部と、
前記装置外から入力されたPWM信号である入力PWM信号とフィードバックされた前記出力PWM信号を比較して得られる差分誤差を積分する積分器と、
積分された前記差分誤差に応じて前記出力PWM信号の信号幅を変化させるための１以上の閾値を有する比較器と、
前記出力PWM信号を出力する複数の出力部と、
前記複数の出力部が段階的に動作するように、前記比較器から出力される信号を遅延させる遅延部と、
前記比較器から出力される信号の値と前記出力PWM信号の値が異なる区間、前記比較器から出力される信号を前記積分器にフィードバックする第２のフィードバック部と
を備える増幅器。
【請求項７】
前記比較器と前記第２のフィードバック部との間に設けられるスイッチと、
前記比較器から出力される信号の値と前記出力PWM信号の値が異なる区間、前記比較器と前記第２のフィードバック部とを接続するように、前記スイッチの開閉を制御するスイッチ制御部と
をさらに備える請求項６に記載の増幅器。
【請求項８】
１ビットのオーバーサンプルされた２以上のデータのデータレートを２倍以上に増加させる再サンプリング部と、
前記データレートが２倍以上に増加された前記データの位相をシフトさせる位相シフト部と、
前記位相がシフトされた前記データを加算する加算部と
を備える信号処理回路。
【請求項９】
前記再サンプリング部は、前記データがNRT信号である場合、前記データの前記データレートを２倍以上に増加させる
請求項８に記載の信号処理回路。
【請求項１０】
前記データのうち一方のデータにはαのゲインを設定し、前記データのうち他方のデータにはβのゲインを設定する（α＋β≦１）ゲイン設定部を
さらに備え、
前記再サンプリング部は、設定された前記αのゲインおよび前記βのゲインに基づいて、前記データのデータレートを２倍以上に増加させる
請求項８に記載の信号処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、増幅器および信号処理回路に関し、特に、信号品質の悪化を軽減することができるようにした増幅器および信号処理回路に関する。
【背景技術】
【０００２】
パルス幅変調された信号であるPWM信号を出力し、電力を増幅させるＤ級増幅器が知られている。Ｄ級増幅器には、帰還型と無帰還型とがあり、帰還型は、出力信号の誤差を補正するため、歪を低減させやすく、所望の出力信号特性を得ることができる。【０００３】
特許文献１には、出力誤差を積分器で積分し、入力信号の遅延を誤差積分量によって調整することで、PWM信号のエッジ位置を調整する増幅器が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開２０１６／１９４６５１号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１の提案では、遅延量を調整しているため、補正する誤差によっては、信号のパルスの中心位置が入力信号のパルスの中心位置と異なってしまうことがある。【０００６】
信号品質の悪化要因となるため、PWM信号のパルスの中心位置は、パルス毎に等間隔であることが望まれる。特に、出力誤差が信号レベルによって生じる場合、パルスの中心位置の変化が信号レベルによって発生することとなり、パルスの中心位置の変化は、信号歪の要因となる。【０００７】
本技術は、このような状況に鑑みてなされたものであり、信号品質の悪化を軽減することができるものである。
【課題を解決するための手段】
【０００８】
本技術の第１の側面の増幅器は、装置外に出力するPWM信号である出力PWM信号に含まれる誤差情報を積分し、誤差時間情報に変換するVTCと、前記装置外から入力されたPWM信号である入力PWM信号を用いて複数の遅延信号を生成する遅延部と、前記複数の遅延信号の中から前記誤差時間情報に応じた遅延信号を選択して、前記出力PWM信号を出力する信号選択部とを備える。【０００９】
本技術の第１の側面においては、装置外に出力するPWM信号である出力PWM信号に含まれる誤差情報が積分されて、誤差時間情報に変換される。前記装置外から入力されたPWM信号である入力PWM信号を用いて複数の遅延信号が生成され、前記複数の遅延信号の中から前記誤差時間情報に応じた遅延信号が選択されて、前記出力PWM信号が出力される。【００１０】
本技術の第２の側面の増幅器は、装置外に出力するPWM信号である出力PWM信号をフィードバックする第１のフィードバック部と、前記装置外から入力されたPWM信号である入力PWM信号とフィードバックされた前記出力PWM信号を比較して得られる差分誤差を積分する積分器と、積分された前記差分誤差に応じて前記出力PWM信号の信号幅を変化させるための１以上の閾値を有する比較器と、前記出力PWM信号を出力する複数の出力部と、前記複数の出力部が段階的に動作するように、前記比較器から出力される信号を遅延させる遅延部と、前記比較器から出力される信号の値と前記出力PWM信号の値が異なる区間、前記比較器から出力される信号を前記積分器にフィードバックする第２のフィードバック部とを備える。【００１１】
本技術の第２の側面においては、装置外に出力するPWM信号である出力PWM信号がフィードバックされ、前記装置外から入力されたPWM信号である入力PWM信号とフィードバックされた前記出力PWM信号を比較して得られる差分誤差が積分され、前記出力PWM信号を出力する複数の出力部が段階的に動作するように、積分された前記差分誤差に応じて前記出力PWM信号の信号幅を変化させるための１以上の閾値を有する比較器から出力される信号が遅延され、前記比較器から出力される信号の値と前記出力PWM信号の値が異なる区間、前記比較器から出力される信号が前記積分器にフィードバックされる。【００１２】
本技術の第３の側面の信号処理回路は、１ビットのオーバーサンプルされた２以上のデータのデータレートを２倍以上に増加させる再サンプリング部と、前記データレートが２倍以上に増加された前記データの位相をシフトさせる位相シフト部と、前記位相がシフトされた前記データを加算する加算部とを備える。【００１３】
本技術の第３の側面においては、１ビットのオーバーサンプルされた２以上のデータのデータレートが２倍以上に増加され、前記データレートが２倍以上に増加された前記データの位相がシフトされ、前記位相がシフトされた前記データが加算される。
【発明の効果】
【００１４】
本技術によれば、信号品質の悪化を軽減することができる。【００１５】
なお、本明細書に記載された効果は、あくまで例示であり、本技術の効果は、本明細書に記載された効果に限定されるものではなく、付加的な効果があってもよい。
【図面の簡単な説明】
【００１６】
【図１】本技術を適用したＤ級増幅器の第１の構成例を示す回路図である。
【図２】誤差補正の動作を説明する図である。
【図３】誤差の出力より１パルス遅らせて誤差補正を反映する例を示す図である。
【図４】図１のＤ級増幅器の信号処理を説明するフローチャートである。
【図５】従来の誤差補正の動作例を示す図である。
【図６】遅延部がDLLで構成される場合の例を示す回路図である。
【図７】遅延部がPLLで構成される場合の例を示す回路図である。
【図８】本技術を適用したＤ級増幅器の第２の構成例を示すブロック図である。
【図９】遅延回路の構成例を示す回路図である。
【図１０】遅延回路の動作例を説明する図である。
【図１１】Ｄ級増幅器の動作例を説明する図である。
【図１２】図８のＤ級増幅器の信号処理を説明するフローチャートである。
【図１３】従来の誤差補正の動作例を示す図である。
【図１４】本技術を採用した電子機器としての、オーディオプレーヤの構成例を示すブロック図である。
【図１５】一般的なノイズキャンセリングシステムの構成例を示すブロック図である。
【図１６】本技術を適用したノイズキャンセリングシステムの構成例を示すブロック図である。
【図１７】DSPの構成例を示すブロック図である。
【図１８】RTZ信号の180°シフトによる直接加算の例を示す図である。
【図１９】１ビットデータの直接加算の例を示す図である。
【図２０】図１７のDSPの信号処理を説明するフローチャートである。
【図２１】データ幅を任意に変化させた場合のDSPの構成例を示すブロック図である。
【図２２】データ幅を任意に変化させた場合の１ビットデータの直接加算の例を示す図である。
【図２３】図２１のDSPの信号処理を説明するフローチャートである。
【発明を実施するための形態】
【００１７】
以下、本開示を実施するための形態（以下実施の形態とする）について説明する。説明は以下の順序で行う。
１．第１の実施の形態（Ｄ級増幅器）
２．第２の実施の形態（Ｄ級増幅器）
３．第３の実施の形態（１ビットΔΣA/D変換器）
【００１８】
＜  １．第１の実施の形態  ＞
＜本技術のＤ級増幅器の構成例＞
図１は、本技術を適用したＤ級増幅器の第１の構成例を示す回路図である。
【００１９】
図１に示されるＤ級増幅器１は、入力部１１、遅延部１２、エッジセレクタ１３、ゲートドライバ１４、出力部１５、および、VTC(Voltage-to-Time Converter)１６で構成される。
【００２０】
Ｄ級増幅器１には、パルス幅変調された信号であるPWM(Pulse Width Modulation)信号が入力される。Ｄ級増幅器１は、入力されたPWM信号（入力PWM信号）の電力を増幅して、その結果得られたPWM信号（出力PWM信号）を出力する。
【００２１】
入力部１１は、出力部１５が変化させる波高値に追従するように、入力PWM信号の波高値を変化させる可変機構を有している。ここで、波高値とは、PWM信号の信号レベル（振幅）を表す。入力部１１は、波高値を変化させた入力PWM信号を、遅延部１２に出力する。
【００２２】
入力部１１は、インバータ３１、電源回路３２、および電源回路３３で構成される。
【００２３】
インバータ３１は、PMOSトランジスタとNMOSトランジスタで構成される。電源回路３２は、可変範囲内の所定の電圧値である正側の電源電圧をインバータ３１に出力する。電源回路３３は、可変範囲内の所定の電圧値である負側の電源電圧をインバータ３１に出力する。電源回路３２および電源回路３３としては、出力電圧可変の電圧レギュレータ（Low Dropoutレギュレータ）を用いることができる。
【００２４】
遅延部１２は、入力PWM信号から複数の遅延信号を生成する。遅延部１２は、ｎ個のインバータ３４−１乃至インバータ３４−ｎ（ｎは２以上の整数）が直列に接続されて構成されている。
【００２５】
エッジセレクタ１３は、遅延部１２において生成された複数の遅延信号のうち、VTC１６から供給される誤差時間情報に応じた遅延信号を選択し、選択した遅延信号をゲートドライバ１４に出力する。
【００２６】
ゲートドライバ１４は、エッジセレクタ１３から供給される遅延信号を用いて、出力部１５を駆動させる。ゲートドライバ１４は、偶数個のインバータ３５で構成される。
【００２７】
出力部１５は、ゲートドライバ１４の制御に従って駆動するスイッチ回路である。出力部１５は、出力PWM信号の波高値を可変（調整）する可変機構を有している。
【００２８】
出力部１５は、インバータ３６、電源回路３７、および電源回路３８で構成される。
【００２９】
インバータ３６は、PMOSトランジスタとNMOSトランジスタで構成される。電源回路３７は、可変範囲内の所定の電圧値である正側の電源電圧をインバータ３６に出力する。電源回路３８は、可変範囲内の所定の電圧値である負側の電源電圧をインバータ３６に出力する。電源回路３７および電源回路３８も、電源回路３２および電源回路３３と同様に、出力電圧可変の電圧レギュレータを用いることができる。
【００３０】
正側の電源電圧および負側の電源電圧の設定値は、例えば、Ｄ級増幅器１が組み込まれている装置（例えば、図１４のオーディオプレーヤ２０１）から、無音状態の有無やボリューム設定値などに応じて決定される。
【００３１】
出力部１５は、ゲートドライバ１４から供給される信号を、入力PWM信号の電力を増幅した出力PWM信号として出力する。出力部１５から出力された出力PWM信号は、装置外へ出力されるとともに、VTC１６へも出力される。
【００３２】
VTC１６は、出力部１５から供給される出力PWM信号に含まれる誤差を積分することによって誤差時間情報に変換し、誤差時間情報をエッジセレクタ１３に出力する。
【００３３】
＜誤差補正の動作例＞
図２は、誤差補正の動作を説明する図である。
【００３４】
図２の例においては、上から順に、入力PWMパルス波形、遅延パルス波形、および出力PMWパルス波形が示されている。入力PWMパルス波形は入力PWM信号の波形であり、遅延パルス波形は遅延信号の波形である。出力PMWパルス波形は出力PMW信号の波形である。図２では、入力PWM信号に対して８つの遅延信号が生成される場合の例が示されている。
【００３５】
入力PWM信号がＨ(High)の状態になる時刻ｔ１において、遅延信号の生成が開始される。時刻ｔ１から時刻ｔ３までに、８つの遅延信号が順次生成される。
【００３６】
入力PWM信号がＬ(Low)の状態になる時刻ｔ４から時刻ｔ６までに、８つの遅延信号が順次Ｌの状態になる。
【００３７】
図１のエッジセレクタ１３においては、複数の遅延信号のエッジの中から、出力誤差を変換して得られた誤差時間情報に応じたエッジの遅延信号が選択される。
【００３８】
図２では、誤差時間情報に応じて、５つ目の遅延信号のパルスの立ち上がりエッジと５つ目の遅延信号のパルスの立ち下がりエッジが選択され、５つ目の遅延信号が出力PWN信号として出力される。
【００３９】
したがって、出力PWM信号のパルスの中心の位置は、基本的にずれることがなく、維持される。
【００４０】
また、VTC１６において生成された誤差時間情報は、デジタル値として扱われるので保持可能である。したがって、積分器による積分結果を遅延信号の選択に用いていた従来のように、積分結果の誤差を次の出力PWM信号に即時に反映させる必要がなく、誤差による幅の調整をどのPWM信号に反映させるかを選択することができる。
【００４１】
図３は、誤差が出力されたパルスから、１つのパルスを遅らせて誤差補正を反映する例を示す図である。
【００４２】
図３の左上に示されるように、補正したいエラーが電圧誤差である場合、VTC１６は、矢印＃１に示されるように、出力PWM信号に含まれる電圧誤差を積分することで、電圧誤差を誤差時間情報に変換する。
【００４３】
エッジセレクタ１３は、矢印＃２に示されるように、電圧誤差の検出に用いられたパルスの次のパルスのエッジを対象として、候補となる７つの遅延信号のうちの４つ目のエッジに対応する遅延信号を、誤差時間情報に応じて選択することができる。
【００４４】
なお、遅延信号の候補数については、分解能の次元の設定時に、両端で補正できるように偶数として設定されるようにしてもよい。また、遅延信号の候補数が奇数である場合には、0.5ずつ分けるようにしてもよい。調整しきれず、誤差が残った場合には、残った誤差を、次のパルスで補正すべき補正と一緒に補正するようにしてもよい。
【００４５】
以上のように、本技術においては、出力信号に含まれる誤差をデジタル値の誤差時間情報に変換するようにしたので、即時に反映させる必要がなく、パルスを遅らせて誤差補正を反映させることができる。
【００４６】
これにより、PWM信号の両エッジ位置を等しく調整することができる。PWM信号の両エッジ位置を等しく調整することで、PWM信号の中心位置の変化が抑制されるため、PWM信号の中心間隔が保たれ、中心位置が変化することによる信号品質の悪化を抑制することができる。
【００４７】
＜Ｄ級増幅器の動作例＞
図４は、図１のＤ級増幅器１の信号処理を説明するフローチャートである。
【００４８】
ステップＳ１１において、入力部１１は、PWM信号を入力する。入力PWM信号は、遅延部１２に出力される。
【００４９】
ステップＳ１２において、遅延部１２は、入力PWM信号から複数の遅延信号を生成する。
【００５０】
ステップＳ１３において、エッジセレクタ１３は、複数の遅延信号のエッジのうち、VTC１６から供給される誤差時間情報に応じたエッジを選択する。
【００５１】
ステップＳ１４において、エッジセレクタ１３は、選択されたエッジに対応する遅延信号を出力する。
【００５２】
ステップＳ１５において、出力部１５は、ゲートドライバ１４の制御のもと、電力を増幅した出力PWM信号を出力するとともに、出力PWM信号をVTC１６へフィードバックする。
【００５３】
ステップＳ１６において、VTC１６は、出力部１５からフィードバックされた出力PWM信号に含まれる誤差を積分して、誤差時間情報に変換する。変換された誤差時間情報はエッジセレクタ１３に出力され、遅延信号のエッジ選択に用いられる。
【００５４】
以上のように、本技術においては、出力PWM信号に含まれる誤差が積分されて、誤差時間情報に変換され、入力PWM信号を遅延させた複数の遅延信号のうち、誤差時間情報に応じた遅延信号が選択される。これにより、PWM信号の両エッジ位置を等しく調整することができる。
【００５５】
図５は、従来の誤差補正の動作例を示す図である。
【００５６】
図５の例においては、上から順に、入力PWM信号の波形を示す入力PWMパルス波形、積分器出力の波形を示す積分器出力波形、および、出力PMW信号の波形を示す出力PMWパルス波形が示されている。
【００５７】
積分器出力は、入力PWM信号がＨの状態になる時刻ｔ１から値が増加し、出力PWM信号がＨの状態になる時刻ｔ２でＨの状態を維持する。積分器出力は、入力PWM信号がＬの状態になる時刻ｔ３から値が減少し、出力PWM信号がＬになる時刻ｔ４でＬを維持する。
【００５８】
従来の誤差補正では、出力誤差を積分器で積分し、入力PWM信号の遅延量を誤差積分量によって調整することで、PWM信号の後のエッジ位置が調整されていた。
【００５９】
時間的に後方のＬの状態へのエッジで遅延量を調整しているため、補正する誤差によっては、出力PWM信号のパルスの中心位置が、入力PWM信号のパルスの中心位置と異なってしまう場合があった。
【００６０】
一方、本技術においては、アナログ要素の積分器を必要としないので、出力部にかかる電力を下げることができる。本技術においては、積分器を必要としないので、積分飽和で生じる影響を考える必要がなくなる。
【００６１】
上記説明においては、遅延部１２が単純な遅延段である複数のインバータで構成されるものとしたが、一般的なDLL(Delay Locked Loop)やPLL(Phase Locked Loop)によって遅延部１２が構成されるようにしてもよい。
【００６２】
図６は、遅延部１２がDLLで構成される場合の例を示す回路図である。
【００６３】
図６の上段には、遅延部１２の構成例が示されている。図６の遅延部１２は、位相検出器６１、ローパスフィルタ６２、インバータ５１−１乃至インバータ５１−ｎで構成される。入力部１１から供給された信号は、外部入力として、インバータ５１−１および位相検出器６１に入力される。
【００６４】
位相検出器６１は、外部入力と、インバータ５１−ｎから供給されるDLL出力との位相差を検出し、検出した位相差信号を、LPF６２に出力する。
【００６５】
LPF６２は、位相検出器６１から供給される位相差信号の波形を平滑化し、波形を平滑化した信号をインバータ５１−１乃至インバータ５１−ｎに出力する。
【００６６】
インバータ５１−１乃至インバータ５１−ｎは、LPF６２から供給される信号に基づいて、外部入力をそれぞれ遅延させる。
【００６７】
図６の下段には、遅延部１２により生成され、エッジセレクタ１３に入力される信号＃１、および遅延信号＃２乃至遅延信号＃Ｎ＋１の波形が示されている。
【００６８】
信号＃１は、インバータ５１−１に入力される信号である。
【００６９】
遅延信号＃２は、インバータ５１−１において遅延され、インバータ５１−２に入力される信号である。遅延信号＃３は、インバータ５１−２により遅延され、インバータ５１−３に入力される信号である。遅延信号＃４は、インバータ５１−３により遅延され、インバータ５１−４に入力される信号である。以降、遅延信号＃Ｎまで同様である。遅延信号＃Ｎ＋１は、インバータ５１−ｎにより遅延され、ＰＤ６１に入力される信号である。
【００７０】
エッジセレクタ１３は、遅延信号＃１乃至遅延信号＃Ｎ＋１の中から、誤差時間情報に応じた遅延信号のエッジを選択する。
【００７１】
図７は、遅延部１２がPLLで構成される場合の例を示す回路図である。
【００７２】
図７の遅延部１２は、図６の遅延部１２がインバータ５１−１乃至インバータ５１−ｎにおいて外部入力を遅延させるのに対し、インバータ５１−１乃至インバータ５１−ｎにおいて、インバータ５１−ｎから供給されるPLL出力を遅延させる点が異なっている。
【００７３】
すなわち、入力部１１から供給された信号は、外部入力として、インバータ５１−１には入力されず、位相検出器６１にのみ入力される。インバータ５１−１には、インバータ５１−ｎから供給されるPLL出力が入力される。インバータ５１−１乃至インバータ５１−ｎは、LPF６２から供給される信号に基づいて、インバータ５１−ｎから供給されるPLL出力をそれぞれ遅延させる。
【００７４】
図７の下段に示される遅延信号の波形は、図６の波形と同様な波形である。
【００７５】
以上のように、図６または図７の構成によれば、位相検出器６１を用いることによって、外部入力のクロックに同期した遅延PWM信号を生成することができる。
【００７６】
＜  ２．第２の実施の形態  ＞
＜本技術のＤ級増幅器の構成例＞
図８は、本技術を適用したＤ級増幅器の第２の構成例を示す回路図である。
【００７７】
図８に示されるＤ級増幅器１０１は、入力部１１１、積分器１１２、比較器１１３、遅延回路１１４、スイッチ制御部１１５、スイッチ１１６、およびフィードバック回路１１７を含んで構成される。また、Ｄ級増幅器１０１は、ゲートドライバ１１８−１，１１８−２、出力部１１９、およびフィードバック回路１２０を含んで構成される。
【００７８】
Ｄ級増幅器１０１には、パルス幅変調された信号である入力PWM信号(PWNIN)が入力される。Ｄ級増幅器１０１は、入力PWM信号の電力を増幅して、その結果得られたPWM信号である出力PWM信号を出力する。
【００７９】
入力部１１１は、図１の入力部１１と同様に、出力部１５が変化させる波高値に追従するように波高値を変化させた入力PWM信号を積分器１１２に出力する。
【００８０】
入力部１１１は、インバータ１３１、電源回路１３２、接地回路１３３、および可変抵抗１３４で構成される。インバータ１３１、電源回路１３２は、それぞれ、図１のインバータ３１、電源回路３２と同様に構成される。接地回路１３３は、電源回路３３に相当する。可変抵抗１３４には、積分器１１２乃至フィードバック回路１２０からなるLoopに入る前の信号であるループ入力信号（LoopIN）が入力される。
【００８１】
積分器１１２は、オペアンプ１３５とキャパシタ１３６で構成される。オペアンプ１３５の出力端子がキャパシタ１３６を介して自身の反転入力端子に接続されることにより、負帰還回路が形成される。
【００８２】
積分器１１２は、入力PWM信号と出力PWM信号の誤差を蓄積する。より具体的には、積分器１１２は、入力PWM信号と、フィードバック回路１２０から供給される出力PWM信号との誤差信号を積分する。積分器１１２は、積分した結果を示す信号である積分器出力信号(INTOUT)を比較器１１３に出力する。
【００８３】
比較器１１３は、ヒステリシスコンパレータで構成される。比較器１１３は、積分器１１２から供給された積分器出力信号を、所定の基準値（基準電圧REF）と比較し、比較した結果を示す信号である比較器出力信号（CompOUT）を出力する。比較器１１３から出力された比較器出力信号は、遅延回路１１４、スイッチ制御部１１５、およびスイッチ１１６に供給される。
【００８４】
遅延回路１１４は、比較器１１３から供給される比較器出力信号を遅延させることによって複数の遅延信号（OUT’）を生成し、ゲートドライバ１１８−１およびゲートドライバ１１８−２に出力する。遅延回路１１４から出力された遅延信号に基づいて、ゲートドライバ１１８−１およびゲートドライバ１１８−２と出力部１１９が分割駆動する。遅延回路１１４の詳細については後述する。
【００８５】
スイッチ制御部１１５は、ExOR回路で構成される。スイッチ制御部１１５は、比較器１１３から供給された比較器出力信号と出力部１１９から供給された出力PWN信号とが異なる状態を示すとき、スイッチ１１６をオンする。スイッチ１１６がオンの状態となることにより、比較器１１３から出力された比較器出力信号が、サブ経路出力信号（SubOUT）として、フィードバック回路１１７に供給される。
【００８６】
スイッチ制御部１１５は、比較器１１３から供給された比較器出力信号と出力部１１９から供給された出力PWN信号とが同じ状態を示すとき、スイッチ１１６をオフする。
【００８７】
フィードバック回路１１７は、抵抗値1/2の可変抵抗で構成される。フィードバック回路１１７は、スイッチ１１６がオンの状態であるときに比較器１１３から供給されたサブ経路出力信号を電流に変換して、積分器１１２のオペアンプ１３５の反転入力端子に出力する。
【００８８】
可変抵抗１３４とフィードバック回路１２０の可変抵抗の抵抗値を１とした場合、フィードバック回路１１７の可変抵抗の抵抗値は、1/2に設定される。フィードバック回路１１７の可変抵抗の抵抗値を1/2に設定することで、入力部１１１からの電流と出力部１１９からの電流とが、比較器１１３からの電流と釣り合う状態となる。
【００８９】
ゲートドライバ１１８−１およびゲートドライバ１１８−２は、それぞれ、偶数個のインバータで構成される。ゲートドライバ１１８−１およびゲートドライバ１１８−２は、遅延回路１１４から供給される遅延信号を用いて、出力部１１９のインバータを駆動させる。
【００９０】
出力部１１９は、インバータ１３７、電源回路１３８、および接地回路１３９から構成される。インバータ１３７は、PMOSトランジスタとNMOSトランジスタで構成される。電源回路１３８は、可変範囲内の所定の電圧値である正側の電源電圧をインバータ１３７に出力する。接地回路１３９は、可変範囲内の所定の電圧値である負側の電源電圧をインバータ１３７に出力する。
【００９１】
出力部１１９は、ゲートドライバ１１８−１およびゲートドライバ１１８−２の制御に従って駆動するスイッチ回路である。出力部１１９から出力された出力PWM信号は、装置外に出力されるとともに、フィードバック回路１２０にも出力される。
【００９２】
フィードバック回路１２０は、抵抗値１の可変抵抗で構成される。フィードバック回路１２０は、出力部１１９から供給される出力PWM信号を電流に変換し、積分器１１２のオペアンプ１３５の反転入力端子に供給することによってフィードバック（負帰還）させる。
【００９３】
＜遅延回路の構成例＞
図９は、遅延回路１１４の構成例を示す回路図である。図９では、分割数２で、遅延段４（セレクタ数が４）の例が示されている。
【００９４】
遅延回路１１４は、インバータ１５１、インバータ１５２、NOR回路１５３−１およびNOR回路１５３−２、並びにNANDラッチ１５４−１およびNANDラッチ１５４−２を含むように構成される。また、遅延回路１１４は、セレクタ１５５−１乃至セレクタ１５８−１、セレクタ１５５−２乃至１５８−２、インバータ１５９−１乃至インバータ１６２−１、およびインバータ１５９−２乃至インバータ１６２−２を含むように構成される。
【００９５】
インバータ１５１は、入力PWM信号を反転し、反転した信号を、NOR回路１５３−１およびインバータ１５２に出力する。
【００９６】
NOR回路１５３−１は、インバータ１５１から供給された信号とイネーブル信号(ENB)を入力して、NOR演算の結果をNANDラッチ１５４−１に出力する。
【００９７】
NANDラッチ１５４−１は、NOR回路１５３−１から供給された信号とセレクタ１５８−２から供給された信号を入力して、NAND演算の結果をセレクタ１５５−１に出力する。
【００９８】
セレクタ１５５−１は、NANDラッチ１５４−１から供給された信号を入力し、図１０のDSEL１が示す区間の後、Ｈの状態となる信号を、インバータ１５９−１およびセレクタ１５６−１に出力する。DSEL１は、端子＃１および端子＃８がＨとなる間の区間を表している。
【００９９】
セレクタ１５６−１乃至セレクタ１５８−１は、セレクタ１５５−１乃至セレクタ１５７５−１から供給された信号をそれぞれ入力する。セレクタ１５６−１乃至セレクタ１５８−１は、所定の遅延差で、Ｈの状態となる信号を、インバータ１６０−１乃至インバータ１６２−１とセレクタ１５７−１、セレクタ１５８−１、NANDラッチ１５４−２にそれぞれ出力する。
【０１００】
インバータ１５９−１乃至１６２−１は、入力された信号を反転して、それぞれ、端子＃１乃至端子＃４に出力する。
【０１０１】
インバータ１５２は、インバータ１５１が反転した信号を反転し、反転した信号をNOR回路１５３−２に出力する。
【０１０２】
NOR回路１５３−２は、インバータ１５２から供給された信号とイネーブル信号とを入力して、NOR演算の結果をNANDラッチ１５４−２に出力する。
【０１０３】
NANDラッチ１５４−２は、NOR回路１５３−２から供給された信号とセレクタ１５８−１から供給された信号を入力して、NAND演算の結果をセレクタ１５５−２に出力する。
【０１０４】
セレクタ１５５−２は、NANDラッチ１５４−２から供給された信号を入力し、図１０のDSEL２が示す区間の後、Ｈの状態となる信号を、インバータ１５９−２およびセレクタ１５６−２に出力する。DSEL２は、端子＃４および端子＃５がＨとなる間の区間を表している。
【０１０５】
セレクタ１５６−２乃至セレクタ１５８−２は、セレクタ１５５−２乃至セレクタ１５７５−２から供給された信号をそれぞれ入力する。セレクタ１５６−２乃至セレクタ１５８−２は、所定の遅延差で、Ｈの状態となる信号を、インバータ１６０−２乃至インバータ１６２−２とセレクタ１５７−２、セレクタ１５８−２、NANDラッチ１５４−１にそれぞれ出力する。
【０１０６】
インバータ１５９−２乃至１６２−２は、入力された信号を反転して、それぞれ、端子＃５乃至端子＃８に出力する。
【０１０７】
なお、図９の構成例は、遅延回路１１４の一例である。遅延回路１１４の構成例は、図９の構成例に限らず、他の回路で構成されていてもよい。
【０１０８】
図１０は、図９の遅延回路の動作例を説明する図である。
【０１０９】
上から順に、入力PWM信号の波形である入力パルス波形、端子＃１乃至端子＃８から出力される出力信号の波形である出力パルス波形が示されている。端子＃１乃至端子＃４は、Ｈ側の端子であり、端子＃５乃至端子＃８は、Ｌ側の端子である。
【０１１０】
入力PWM信号がＨの状態になる時刻ｔ１の後、端子＃５乃至端子＃８から出力される出力信号が、ＯＮ時間間隔に相当する所定の遅延毎に順次Ｌの状態になる。ＯＮ時間間隔は、セレクタ１５６−２乃至セレクタ１５８−２がオン状態となる時間間隔を示す。
【０１１１】
端子＃８から出力される出力信号がＬの状態になり、DSEL１が示す区間の後、端子＃１からの出力信号が、Ｈの状態になる。端子＃１からの出力信号がＨの状態になる時刻ｔ２の後、端子＃２乃至端子＃４からの出力信号が、所定の遅延毎に順次Ｈの状態になる。
【０１１２】
入力PWM信号がＬの状態になる時刻ｔ３の後、端子＃１乃至端子＃４からの出力信号が、所定の遅延差毎にＬの状態になる。
【０１１３】
端子＃４からの出力信号がＬの状態になり、DSEL２が示す区間の後、端子＃５からの出力信号が、Ｈの状態になる。端子＃５からの出力波形がＨの状態になる時刻ｔ４の後、端子＃６乃至端子＃８からの出力信号が、所定の遅延差毎にＨの状態になる。
【０１１４】
時刻ｔ５以降、時刻ｔ１以降と同様の処理が繰り返される。
【０１１５】
遅延回路１１４を図９のように構成することで、セレクタの個数と分割個数をかけ合わせた分の遅延信号を発生することができる。
【０１１６】
＜Ｄ級増幅器の動作例＞
図１１は、Ｄ級増幅器１０１の動作例を説明する図である。
【０１１７】
上から順に、PWMINは、入力部１１１に入力される入力PWM信号の波形を示す。LoopINは、積分器１１２乃至フィードバック回路１２０からなるLoopに入る前の可変抵抗１３４のループ入力信号の波形を示す。INTOUTは、積分器１１２から出力される積分器出力の波形を示す。CompOUTは、比較器１１３から出力される比較器出力信号の波形を示す。
【０１１８】
OUTは、原理的には、出力部１１９から出力される出力PWM信号の波形を示す。出力PWM信号には、アナログのノイズが含まれている。比較器出力信号の電流源は、出力PWM信号の電流源と異なる。また、ゲートドライバ１１８−１およびゲートドライバ１１８−２と出力部１１９により生じる遅延は、遅延回路１１４が生成する遅延と比較すると、無視することができるほど小さい。以上のことより、実質的には、OUTの代わりに、遅延回路１１４から出力される遅延信号の波形（OUT’）が用いられるようにしてもよい。
【０１１９】
SubOUTは、スイッチ１１６からフィードバック回路１１７に出力されるサブ経路出力信号の波形を示す。
【０１２０】
入力PWM信号がＨの状態になる時刻ｔ１１で、ループ入力信号がＬの状態になり、積分器出力がＨの状態への遷移を開始する。
【０１２１】
時刻ｔ１１では、比較器出力信号と出力PWM信号は同じＬの状態となる。サブ経路出力信号は、スイッチ１１６がオフの状態であるHizを示す。
【０１２２】
比較器出力信号がＨの状態になる時刻ｔ１２では、遅延回路１１４による遅延のため、出力PWM信号がまだＬの状態である。比較器出力信号と出力PWM信号の状態が異なるので、スイッチ制御部１１５は、スイッチ１１６をオンして、サブ経路出力信号が、Ｈの状態になる。スイッチ１１６がオンの状態になると、比較器１１３の出力は、積分器１１２に直接接続される。
【０１２３】
比較器１１３の出力が積分器１１２に直接接続されたことで、積分器１１２への可変抵抗１３４からの電流と、フィードバック回路１２０からの電流がフィードバック回路１１７を流れる。これにより、積分器出力信号においては、比較器１１３の２つの閾値で構成されるヒステリシス幅を示すhysteresisの上側の閾値で一定の状態が維持される。後述するように、フィードバック回路１１７を用いない従来の構成においては、積分器出力は、比較器出力信号がＨの状態になる時刻ｔ１２の後も破線に示されるように上がり続けることになる。
【０１２４】
遅延回路１１４による遅延の後、出力PWM信号がＨの状態になる時刻ｔ１３で、比較器出力信号がＨの状態である。したがって、スイッチ制御部１１５はスイッチ１１６をオフするので、サブ経路出力信号はHizを示す。
【０１２５】
入力PWM信号のパルスがＬの状態になる時刻ｔ１４で、ループ入力信号のパルスがＨの状態になり、積分器出力信号のパルスがＬの状態に遷移を開始する。時刻ｔ１４では、比較器出力と出力PWM信号がＬの状態で同じなので、サブ経路出力信号のパルスは、スイッチ１１６がオフの状態であるHizを示す。
【０１２６】
積分器出力がＬの状態となり、比較器出力信号がＬの状態になる時刻ｔ１５では、遅延回路１１４による遅延のため、出力PWM信号はまだＨの状態である。したがって、スイッチ制御部１１５はスイッチ１１６をオンして、サブ経路出力信号は、Ｌの状態になる。スイッチ１１６がオンの状態になると、比較器１１３と積分器１１２は直接接続される。
【０１２７】
遅延回路１１４による遅延の後、出力PWM信号がＬの状態になる時刻ｔ１６で、比較器出力信号はＬの状態である。したがって、スイッチ制御部１１５はスイッチ１１６をオフするので、サブ経路出力信号はHizを示す。
【０１２８】
従来、比較器出力信号の状態と出力PWM信号の状態が異なっている場合、時刻ｔ１２の破線に示されるように、積分器出力信号が遷移し続けてしまう。これに対して、本技術においては、比較器出力信号の状態と出力PWM信号の状態が異なっている場合のみ、比較器出力信号を積分器１１２に直接接続するようにしたので、積分器出力信号が遷移し続けてしまい、積分器１１２が飽和状態になってしまうことを抑制することができる。
【０１２９】
また、本技術においては、比較器出力信号が積分器１１２に直接接続され、フィードバック回路１１７の可変抵抗の値が1/2に設定される。これにより、可変抵抗１３４からの電流およびフィードバック回路１２０からの電流を、比較器１１３からの電流に釣り合わせることができるので、遷移を抑制することができる。
【０１３０】
なお、出力PWM信号が遅延している間に、出力PWM信号のフィードバックを止めれば、積分器の飽和状態は抑制されるが、出力PWM信号の誤差は補正されない。これに対して、本技術によれば、出力PWM信号が遅延している間も、出力PWM信号は積分器１１２に接続されている。したがって、出力PWM信号の誤差は積分器１１２に蓄積され、誤差補正を行うことができる。
【０１３１】
＜Ｄ級増幅器の動作例＞
図１２は、図８のＤ級増幅器１０１の信号処理を説明するフローチャートである。
【０１３２】
ステップＳ１１１において、入力部１１１は、PWM信号を入力する。入力PWM信号は、積分器１１２に出力される。
【０１３３】
ステップＳ１１２において、積分器１１２は、入力PWM信号と、フィードバックされた出力PWM信号を比較して得られる誤差を積分する。積分器出力信号は、比較器１１３に出力される。
【０１３４】
ステップＳ１１３において、比較器１１３は、積分器出力信号と基準信号とを比較して、比較器出力信号を出力する。
【０１３５】
ステップＳ１１４において、スイッチ制御部１１５は、比較器出力信号と出力PWM信号は異なる状態であるか否かを判定する。
【０１３６】
ステップＳ１１４において、異なる状態であると判定された場合、処理は、ステップＳ１１５に進む。ステップＳ１１５において、スイッチ制御部１１５は、スイッチ１１６をオンする。これにより、比較器出力信号が積分器１１２にフィードバックされる。
【０１３７】
ステップＳ１１４において、同じ状態であると判定された場合、処理は、ステップＳ１１６に進む。ステップＳ１１６において、スイッチ制御部１１５は、スイッチ１１６をオフする。
【０１３８】
ステップＳ１１７において、遅延回路１１４は、比較器出力信号から複数の遅延信号を生成する。生成された複数の遅延信号は、ゲートドライバ１１８−１およびゲートドライバ１１８−２に出力される。
【０１３９】
ステップＳ１１８において、出力部１１９は、ゲートドライバ１１８−１およびゲートドライバ１１８−２の制御に従って、電力を増幅した出力PWM信号を出力するとともに、出力PWM信号を、フィードバック回路１２０を介して、積分器１１２にフィードバックする。
【０１４０】
以上のように、本技術においては、出力誤差をフィードバックする帰還型のＤ級増幅器において、誤差を補正した後の信号伝達遅延が生じてしまう場合でも、積分器へのフィードバックが遅延により遅くなってしまうことによる誤差の補正範囲の減少を抑制することができる。
【０１４１】
図１３は、従来の誤差補正の動作例を示す図である。図１３では、比較器１１３からの遅延が存在する場合についての動作例が示されている。すなわち、図１３の誤差補正を行うＤ級増幅器は、スイッチ制御部１１５、スイッチ１１６、およびフィードバック回路１１７が除かれた点以外、図８のＤ級増幅器１０１とほぼ同様に構成される。
【０１４２】
入力PWM信号がＨの状態になる時刻ｔ２１で、ループ入力信号がＬの状態になり、積分器出力がＨの状態への遷移を開始する。
【０１４３】
比較器出力信号がＨの状態になる時刻ｔ２２では、遅延回路１１４による遅延のため、出力PWM信号がまだＬの状態である。したがって、積分器出力は遷移し続ける。
【０１４４】
遅延回路１１４による遅延の後、出力PWM信号がＨの状態になる時刻ｔ２３で、積分器出力の遷移は、hysteresisに示されるように、ヒステリシス幅をはるかに超えて止まり、一定の状態が維持される。
【０１４５】
入力PWM信号がＬの状態になる時刻ｔ２４で、ループ入力信号がＨの状態になり、積分器出力がＬの状態に遷移を開始する。
【０１４６】
積分器出力がＬの状態となり、比較器出力信号がＬの状態になる時刻ｔ２５では、遅延回路１１４による遅延のため、出力PWM信号はまだＨの状態である。
【０１４７】
遅延回路１１４による遅延の後、時刻ｔ２６で出力PWM信号はＬの状態になる。
【０１４８】
その後、同様の処理が繰り返される。
【０１４９】
以上のように、従来のＤ級増幅器において、比較器１１３の後段で遅延が発生する場合、比較器出力信号の状態が変換しても遅延により出力PWM信号の状態が変化しないため、積分器出力の遷移も変化しない。遅延がなければ、積分器１１２の応答は、比較器１１３の閾値によって制御される。
【０１５０】
また、比較器１１３の後段で遅延が発生する場合、閾値を超えても出力PWM信号の状態が変化しないため、積分器出力信号の遷移が変化しない。比較器出力信号の状態が遅延を伴い、伴った遅延が出力PWM信号の状態に現れると、積分器出力信号が変化するため、遅延と積分器出力信号の遷移の傾きによって比較器１１３の閾値が変化することになる。
【０１５１】
積分器出力は、入力PWM信号＝出力PWM信号の状態となるときに一定値に保たれるが、誤差を伴う場合、積分器出力は、誤差方向に変化してしまう。誤差の蓄積によっては、電源または接地の値を超えて、積分器１１２が飽和し、また、hysteresisが示す矢印に示されるように、ヒステリシス幅を超えてしまって、誤出力をしてしまう恐れがある。したがって、従来のＤ級増幅器では、電源または接地間と、ヒステリシス幅とを注意して設計し、誤差補正範囲を適切に保つ必要があった。
【０１５２】
これに対して、本技術においては、比較器出力信号が遅延され、比較器出力信号の状態と出力PWM信号の状態が異なっている場合のみ、比較器出力信号を積分器１１２に直接接続するようにしたので、遅延により積分器が飽和状態になってしまうことを抑制することができる。
【０１５３】
本技術は、Ｄ級増幅器への適用に限られるものではない。すなわち、本技術は、音出力機能を有する電子機器全般に対して適用可能である。音出力機能を有する電子機器は、例えば、オーディオプレーヤなどの音声再生装置、スマートフォンやタブレットなどの携帯端末装置、並びに、音出力機能を有する複写機やプリンタ装置、撮像装置などからなる。
【０１５４】
図１４は、本技術を採用した電子機器としての、オーディオプレーヤの構成例を示すブロック図である。
【０１５５】
図１４のオーディオプレーヤ２０１は、操作部２１１、データ記憶部２１２、通信部２１３、制御部２１４、表示部２１５、および△Σ（デルタシグマ）変調部２１６を含むように構成される。オーディオプレーヤ２０１は、PWM信号生成部２１７、Ｄ級増幅器２１８、ローパスフィルタ２１９、およびスピーカ２２０を含むように構成される。
【０１５６】
操作部２１１は、データ記憶部２１２に記憶されている所定の楽曲（音楽）の再生、停止などのユーザの操作を受け付ける。操作部２１１は、受け付けた操作に対応する操作信号を制御部２１４に出力する。
【０１５７】
データ記憶部２１２は、例えば、半導体メモリなどで構成される。データ記憶部２１２は、複数の楽曲のデータを、所定のデータ形式により記憶する。所定のデータ形式としては、MP3（MPEG（Moving Picture Experts Group）１ Audio Layer3）などがある。また、データ記憶部２１２は、制御部２１４がオーディオプレーヤ２０１全体の動作を制御するためのプログラムなども記憶する。
【０１５８】
通信部２１３は、例えば、USB(Universal Serial Bus)インタフェースなどで構成される。通信部２１３は、制御部２１４の制御により、外部装置と接続して、オーディオデータなどを送受信する。また、通信部２１３は、ローカルエリアネットワーク、インターネット、その他のネットワークに接続するネットワークインタフェースなどで構成されてもよく、ネットワークを介して外部装置と接続し、オーディオデータなどをやりとりしてもよい。
【０１５９】
制御部２１４は、例えば、CPU（Central Processing Unit）、RAM（Random Access Memory）などで構成され、オーディオプレーヤ２０１全体の動作を制御する。例えば、ユーザは、操作部２１１を用いて、データ記憶部２１２に記憶されている所定の楽曲の再生の指示を行う。制御部２１４は、ユーザによって操作された操作信号が操作部２１１から供給された場合、再生の指示が行われた楽曲のオーディオデータをデータ記憶部２１２から取得して、ΔΣ変調部２１６に供給する。また、制御部２１４は、表示部２１５に表示される画像を制御する。
【０１６０】
表示部２１５は、例えば、LCD(Liquid Crystal Display)やEL(Electro Luminescence)ディスプレイなどで構成される。表示部２１５は、制御部２１４の制御に従い、再生中の楽曲のタイトルや再生時間、データ記憶部２１２に記憶されているオーディオデータなどを表示する。
【０１６１】
ΔΣ変調部２１６は、制御部２１４から供給されたオーディオデータに対してΔΣ変調処理を施し、ΔΣ変調されたNビット（N＞０）のデジタルデータを生成してPWM信号生成部２１７に出力する。
【０１６２】
PWM信号生成部２１７は、ΔΣ変調部２１６から供給されるΔΣ変調されたNビットのデジタルデータを、PWM信号に変換してＤ級増幅器２１８に出力する。
【０１６３】
Ｄ級増幅器２１８は、PWM信号生成部２１７から供給されるPWM信号を電力増幅して出力する。Ｄ級増幅器２１８の構成として、図１のＤ級増幅器１または図８のＤ級増幅器１０１の構成が採用されている。
【０１６４】
ローパスフィルタ２１９は、Ｄ級増幅器２１８が出力するPWM信号に対して、高周波成分を除去するフィルタ処理を施し、フィルタ処理後の信号をスピーカ２２０に出力する。スピーカ２２０は、ローパスフィルタ２１９を介してＤ級増幅器２１８から供給されるPWM信号に基づいて音を出力する。
【０１６５】
ΔΣ変調部２１６、PWM信号生成部２１７、およびＤ級増幅器２１８はいずれもデジタル回路であり、Ｄ級増幅器２１８を用いることでA/D変換器が不要となるので、回路規模を縮小することができる。
【０１６６】
以上のように構成されるオーディオプレーヤ２０１では、Ｄ級増幅器２１８として、上述した図１のＤ級増幅器１の構成を採用しており、アナログ要素の積分器を必要としないので、電力を下げることができる。また、積分器を必要としないので、積分飽和で生じる影響を考える必要がなくなる。さらに、PWM信号の両エッジ位置を等しく調整することができる。
【０１６７】
また、以上のように構成されるオーディオプレーヤ２０１では、Ｄ級増幅器２１８として、上述した図８のＤ級増幅器１０１の構成を採用しているため、遅延により積分器が飽和状態になってしまうことを抑制することができる。また、出力PWM信号が遅延している間も、出力PWM信号の誤差補正を行うことができる。
【０１６８】
＜  ３．第３の実施の形態  ＞
＜一般的なノイズキャンセルリングシステムの例＞
図１５は、一般的なノイズキャンセリングシステムの構成例を示すブロック図である。
【０１６９】
図１５のノイズキャンセリングシステム３０１は、A/Dコンバータ３１１−１、A/Dコンバータ３１１−２、インバータ３１２、DSP（Digtal Signal Processer）３１３、およびD/Aコンバータ３１４から構成される。
【０１７０】
A/Dコンバータ３１１−１には、オーディオ信号をＮビットのデジタルデータが入力される。A/Dコンバータ３１１−２には、インバータ３１２を介して反転された環境ノイズが入力される。
【０１７１】
A/Dコンバータ３１１−１は、入力されたオーディオ信号をＮビットのデジタルデータに変換する。A/Dコンバータ３１１−１は、変換したＮビットのデジタルデータを、DSP３１３に出力する。A/Dコンバータ３１１−１は、１ビットΔΣA/Dコンバータ３２１−１およびデシメーションフィルタ３２２−１を含むように構成される。
【０１７２】
A/Dコンバータ３１１−２は、入力された環境ノイズをＮビットのデジタルデータに変換する。A/Dコンバータ３１１−２は、変換したＮビットのデジタルデータを、DSP３１３に出力する。A/Dコンバータ３１１−２は、１ビットΔΣA/Dコンバータ３２１−２およびデシメーションフィルタ３２２−２を含むように構成される。
【０１７３】
以下、A/Dコンバータ３１１−１およびA/Dコンバータ３１１−２を、特に区別する必要がない場合、A/Dコンバータ３１１と称する。１ビットΔΣA/Dコンバータ３２１−１および１ビットΔΣA/Dコンバータ３２１−２を、特に区別する必要がない場合、１ビットΔΣA/Dコンバータ３２１と称する。デシメーションフィルタ３２２−１およびデシメーションフィルタ３２２−２を、特に区別する必要がない場合、デシメーションフィルタ３２２と称する。
【０１７４】
１ビットΔΣA/Dコンバータ３２１は、入力されたオーディオ信号をA/D変換して、１ビットのデジタルデータを生成する。生成された１ビットのデジタルデータは、デシメーションフィルタ３２２に出力される。
【０１７５】
デシメーションフィルタ３２２は、１ビットのデジタルデータを、Ｎビットのデジタルデータに変換する。変換されたＮビットのデジタルデータは、DSP３１３に出力される。
【０１７６】
DSP３１３には、A/Dコンバータ３１１−１から出力されたＮビットのデジタルデータと、A/Dコンバータ３１１−２から出力されたＮビットの反転デジタルデータとが供給される。
【０１７７】
DSP３１３は、加算器３３１を有している。加算器３３１は、２つのＮビットのデジタルデータを加算し、加算したＮビットのデジタルデータをD/Aコンバータ３１４に出力する。
【０１７８】
D/Aコンバータ３１４は、DSP３１３から供給されたＮビットのデジタルデータをD/A変換して、アナログのオーディオ信号を生成する。生成されたアナログのオーディオ信号は、後段のスピーカなどに出力される。
【０１７９】
以上のように、一般的なノイズキャンセリングシステム３０１では、オーディオ信号をA/D変換し、環境ノイズを反転させて、A/D変換した信号であるキャンセル信号を加算することで、ノイズキャンセリングが行われている。
【０１８０】
キャンセル信号の遅延は、キャンセル量に影響を及ぼす。したがって、オーディオ信号とキャンセル信号それぞれのA/D変換の加算と、加算されたオーディオ信号を再生するためのD/A変換は、極力遅延なく行われることが望ましい。
【０１８１】
しかしながら、通常A/D変換には高精度な変換が要求されるので、１ビットΔΣA/D変換方式が用いられることが多い。１ビットΔΣA/D変換方式では、１ビットA/D変換後の処理として、デシメーションフィルタなどが必要となり、処理遅延が発生してしまう。
【０１８２】
＜本技術のノイズキャンセリングシステムの構成例＞
図１６は、本技術を適用したノイズキャンセリングシステムの構成例を示すブロック図である。図１６の構成のうち、図１５の構成と対応する部分には同じ符号が付されている。
【０１８３】
図１６のノイズキャンセリングシステム３５１は、１ビットΔΣA/Dコンバータ３２１−１、１ビットΔΣA/Dコンバータ３２１−２、インバータ３１２、DSP３６１、および１ビットΔΣD/Aコンバータ３６２から構成される。
【０１８４】
１ビットΔΣA/Dコンバータ３２１−１は、入力されたオーディオ信号をA/D変換し、１ビットのデジタルデータを生成する。生成された１ビットのデジタルデータは、DSP３６１に出力される。
【０１８５】
１ビットΔΣA/Dコンバータ３２１−２は、インバータ３１２を介して反転された環境ノイズをA/D変換して、１ビットのデジタルデータを生成する。生成された１ビットのデジタルデータは、DSP３６１に出力される。
【０１８６】
DSP３６１は、加算部３７１を有している。加算部３７１は、２つの１ビットのデジタルデータを加算し、加算した１ビットのデジタルデータを１ビット ΔΣD/Aコンバータ３６２に出力する。
【０１８７】
１ビットΔΣD/Aコンバータ３６２は、DSP３６１から供給された１ビットのデジタルデータをD/A変換して、アナログのオーディオ信号を生成する。生成されたアナログのオーディオ信号は、後段のスピーカなどに出力される。
【０１８８】
以上のように、本技術によれば、処理遅延の原因となるデシメーションフィルタを必要としない、より低遅延なシステムを構築することができる。
【０１８９】
図１７は、DSP３６１の構成例を示すブロック図である。
【０１９０】
図１７のDSP３６１は、再サンプリング部３８１、位相シフト部３８２、および加算部３７１から構成される。再サンプリング部３８１には、１ビットΔΣA/Dコンバータ３２１−１から供給される１ビットのデジタルデータと、１ビットΔΣA/Dコンバータ３２１−２から供給される１ビットのデジタルデータとが入力される。
【０１９１】
再サンプリング部３８１は、入力された複数の１ビットの信号を再サンプリングし、データレートを２倍以上に増加させる。
【０１９２】
位相シフト部３８２は、必要に応じて、２つの１ビットのデジタルデータのうち、一方のデータの位相を180°シフトさせる。
【０１９３】
加算部３７１は、一方の位相がシフトされた１ビットの信号と、位相がシフトされてない他方の１ビットのデジタルデータとを加算する。
【０１９４】
図１８は、RTZ信号の180°シフトによる直接加算の例を示す図である。図１８では、１ビットを１ビットのまま加算する方法について説明する。
【０１９５】
Ａは、１ビットΔΣA/Dコンバータ３２１−１から供給された１ビットのデジタルデータを示している。Ｂは、１ビットΔΣA/Dコンバータ３２１−２から供給された１ビットのデジタルデータを示している。Ｂ’は、Ｂの位相が180°シフトされたデジタルデータを示している。Ａ＋Ｂ’は、ＡのデジタルデータとＢ’のデジタルデータが加算されたデジタルデータを示している。
【０１９６】
時刻ｔ３から時刻ｔ４までの期間、時刻ｔ５から時刻ｔ６までの期間、時刻ｔ７から時刻ｔ８までの期間は、ＡとＢのうちのいずれかが１となる期間であるので、ＡとＢは、加算が可能である。
【０１９７】
しかしながら、時刻ｔ１から時刻ｔ２までの期間、時刻ｔ９から時刻ｔ１０までの期間、時刻ｔ１１から時刻ｔ１２までの期間は、ＡとＢの両方が１になる期間で、加算ができないため、Ｂの位相が180°シフトされたＢ’が用いられる。
【０１９８】
時刻ｔ１から時刻ｔ２の期間、時刻ｔ５から時刻ｔ６の期間、時刻ｔ９から時刻ｔ１０までの期間、時刻ｔ１１から時刻ｔ１２までの期間は、Ａが１の状態であり、Ｂ’が０の状態の期間である。時刻ｔ２から時刻ｔ３の期間、時刻ｔ４から時刻ｔ５の期間、時刻ｔ８から時刻ｔ９の期間、時刻ｔ１０から時刻ｔ１１の期間、時刻ｔ１２から時刻ｔ１３の期間は、Ａが０の状態であり、Ｂ’が１の状態の期間である。残りは、どちらも０の状態の期間である。
【０１９９】
Ｂ’に示されるように、片方のデータＢの位相を180°シフトさせることで、ＡとＢ’のうちの両方が１である期間でないので、ＡとＢ’は、Ａが０の状態でデータを加算することができる。
【０２００】
ＡとＢ’との加算結果は、Ａ＋Ｂ’に示されるように、時刻ｔ１から時刻ｔ３の期間、時刻ｔ４から時刻ｔ６の期間、時刻ｔ８から時刻ｔ１３までの期間において１の状態となり、それ以外の期間において０の状態となる。
【０２０１】
図１９は、１ビットデータの直接加算の例を示す図である。
【０２０２】
１段目のＡ(NRZ)は、NRZ信号の１ビットのデジタルデータの波形を示している。Ａ(NRZ)は、時刻ｔ２１から時刻ｔ２３までの期間、時刻ｔ２５から時刻ｔ２７までの期間、および、時刻ｔ２９から時刻ｔ３３までの期間において１となり、それ以外の期間において０の状態となる。
【０２０３】
２段目のＡ(RTZ)は、RTZ信号の１ビットのデジタルデータの波形を示している。Ａ(RTZ)は、時刻ｔ２１から時刻ｔ２２までの期間、時刻ｔ２５から時刻ｔ２６までの期間、時刻ｔ２９から時刻ｔ３０の期間、時刻ｔ３１から時刻ｔ３２の期間において１の状態となり、それ以外の期間において０の状態となる。
【０２０４】
３段目のＢ(NRZ)は、NRZ信号の１ビットのデジタルデータの波形を示している。Ｂ(NRZ)は、時刻ｔ２１から時刻ｔ２５までの期間、時刻ｔ２７から時刻ｔ３３までの期間において１の状態となり、それ以外の期間において０の状態となる。
【０２０５】
４段目のＢ(RTZ)は、RTZ信号の１ビットのデジタルデータの波形を示している。Ｂ(RTZ)は、時刻ｔ２１から時刻ｔ２２までの期間、時刻ｔ２３から時刻ｔ２４までの期間、時刻ｔ２７から時刻ｔ２８までの期間、時刻ｔ２９から時刻ｔ３０までの期間、時刻ｔ３１から時刻ｔ３２までの期間において１の状態となり、それ以外の期間において０の状態となる。
【０２０６】
５段目のＢ’(180°シフト)は、Ｂ(RTZ)の位相が180°シフトされたデジタルデータの波形を示している。Ｂ’(180°シフト)は、Ｂ(RTZ)が180°シフトされている。Ｂ’(180°シフト)は、時刻ｔ２２から時刻ｔ２３までの期間、時刻ｔ２４から時刻ｔ２５までの期間、時刻ｔ２８から時刻ｔ２９までの期間、時刻ｔ３０から時刻ｔ３１までの期間、時刻ｔ３２から時刻ｔ３３までの期間において１の状態となり、それ以外の期間において０の状態となる。
【０２０７】
６段目のＡは、２番目のＡ(RTZ)の波形を示している。
【０２０８】
７段目のＢは、４番目のＢ(RTZ)の波形を示している。
【０２０９】
８段目のＢ’(180°シフト)は、５番目のＢ’(180°シフト)の波形を示している。
【０２１０】
９段目のＡ＋Ｂ’は、６番目のＡのデジタルデータと８番目のＢ’のデジタルデータが加算されたデジタルデータの波形を示している。Ａ＋Ｂ’は、時刻ｔ２１から時刻ｔ２３までの期間、時刻ｔ２４から時刻ｔ２６までの期間、時刻ｔ２８から時刻ｔ３３までの期間に１の状態となり、それ以外の期間において０の状態となる。
【０２１１】
１ビットのデータは、振幅が既に１ビットである。したがって、直接加算しようとすれば、１ビットのデータを通常２ビットに拡張する必要がある。しかしながら、後段の処理も１ビットで行いたい場合、データの幅を調整し、１ビットデータに隙間を持たせることで、信号の加算が可能になる。
【０２１２】
すなわち、図１７の再サンプリング部３８１は、１番目のＡ(NRZ)と３番目のＢ(NRZ)に示されるように、２つの１ビットのデータ列をNRZ(Non Return to Zero)として扱い、２倍のレートに再サンプリングし、RTZ信号とする。RTZ信号とすることは、２番目のＡ(RTZ)と４番目のＢ(RTZ)に示されるように、データ幅を1/2に変化させたことに相当する。
【０２１３】
位相シフト部３８２は、RTZ信号とした２つのデータの他方の位相を180°シフトさせる。これにより、加算部３７１は、一方の０データの部分にデータを加算することができ、６番目のＡと７番目のＢをシフトさせた結果の８番目のＢ’に示されるように、１ビットの直接加算を実現することができる。
【０２１４】
図２０は、図１７のDSP３６１の信号処理を説明するフローチャートである。
【０２１５】
ステップＳ３１１において、再サンプリング部３８１は、入力されてきた１ビットデータがNRTZ信号であるか否かを判定する。ステップＳ３１１において、NRTZ信号であると判定された場合、処理は、ステップＳ３１２に進む。
【０２１６】
ステップＳ３１２において、再サンプリング部３８１は、１ビットデータを、２倍のレートに再サンプリングする。
【０２１７】
ステップＳ３１１において、RTZ信号であると判定された場合、ステップＳ３１２の処理をスキップし、処理は、ステップＳ３１３に進む。
【０２１８】
ステップＳ３１３において、位相シフト部３８２は、一方のデータの位相を180°シフトする。
【０２１９】
ステップＳ３１４において、加算部３７１は、他方のデータと、位相がシフトされた一方のデータとを加算する。
【０２２０】
以上のように構成することで、１ビットの直接加算を実現することができる。
【０２２１】
なお、データ幅は任意でよく、データ幅を任意に変化させるならば、複数の信号にゲインを付加して加算することも可能となる。
【０２２２】
図２１は、データ幅を任意に変化させた場合のDSP３６１の構成例を示す図である。
【０２２３】
図２１のDSP３６１は、再サンプリング部３８１、位相シフト部３８２、および加算部３７１を含むように構成される点が、図１７のDSP３６１と共通している。図２１のDSP３６１は、ゲイン設定部３９１が追加された点が、図１７のDSP３６１と異なっている。
【０２２４】
すなわち、ゲイン設定部３９１は、２つのデータＡとデータＢに対して、データＡには、α倍のゲインを設定し、データＢには、β倍のゲインを設定する。２つのデータが重ならず、α＋β＞１とならない限りは、αとβの値は自由に設定可能である。
【０２２５】
再サンプリング部３８１は、ゲイン設定部３９１が設定したα倍のゲインと、β倍のゲインに基づいて、再サンプリングを行う。
【０２２６】
位相シフト部３８２は、必要に応じて、ゲインが付加された信号の位相をシフトさせる。
【０２２７】
図２２は、データ幅を任意に変化させた場合の１ビットデータの直接加算の例を示す図である。
【０２２８】
１段目のＡは、１ビットΔΣA/Dコンバータ３２１−１からの１ビットのデジタルデータの波形を示している。Ａは、時刻ｔ５１から時刻ｔ５２の期間、時刻ｔ５３から時刻ｔ５５の期間において１の状態となり、それ以外の期間において０の状態となる。
【０２２９】
２段目のαＡは、ゲインのため、時刻ｔ５１と時刻ｔ５２の期間、時刻ｔ５３から時刻ｔ５４の期間、時刻ｔ５４から時刻ｔ５５の期間において、αだけ１の状態であり、（１−α）が０の状態である。αＡは、それ以外の期間において０の状態となる。
【０２３０】
３段目のＢは、１ビットΔΣA/Dコンバータ３２１−２からの１ビットのデジタルデータの波形を示している。Ｂは、時刻ｔ５１から時刻ｔ５４までの期間、１の状態となり、それ以外の期間において、０の状態である。
【０２３１】
４段目のβＢは、ゲインのため、時刻ｔ５１から時刻ｔ５２までの期間、時刻ｔ５２から時刻ｔ５３までの期間、時刻ｔ５３から時刻ｔ５４までの期間において、（１−β）だけ１の状態であり、βが０の状態である。βＢは、それ以外の期間において０の状態となる。
【０２３２】
５段目のαＡ＋βＢは、時刻ｔ５１から時刻ｔ５２までの期間において１の状態であり、時刻ｔ５２から時刻ｔ５３までの期間において、αだけ０の状態であり、残りのβが１の状態である。αＡ＋βＢは、時刻ｔ５３から時刻ｔ５４までの期間において１の状態であり、時刻ｔ５４から時刻ｔ５５までの期間において、αだけ１の状態であり、残りのβが０の状態である。
【０２３３】
加算結果後のデータレートは変換しており、データレートは、αとβといったゲインに依存する。上述した図１９のように、RTZ信号とする場合には、1/2のゲインであるため、加算後のデータレートは、２倍になる。
【０２３４】
図２３は、図２１のDSP３６１の信号処理を説明するフローチャートである。
【０２３５】
ステップＳ３３１において、ゲイン設定部３９１は、２つのデータＡとデータＢに対して、データＡには、α倍のゲインを設定し、データＢには、β倍のゲインを設定する。
【０２３６】
ステップＳ３３２において、再サンプリング部３８１は、ゲイン設定部３９１が設定したα倍のゲインと、β倍のゲインに基づいて、再サンプリングを行う。
【０２３７】
ステップＳ３３３において、位相シフト部３８２は、必要に応じて、一方のデータの位相をシフトする。
【０２３８】
ステップＳ３３４において、加算部３７１は、他方のデータと、位相がシフトされた一方のデータとを加算する。
【０２３９】
以上のように構成することで、１ビットの直接加算を実現することができる。
【０２４０】
本技術によれば、１ビットのデータに対し、ビット拡張やデシメーションフィルタを用いることなく加算を行うことが可能になり、低遅延なシステムを構築することができる。
【０２４１】
本技術は、１ビットΔΣ変換器の後段のロジックなどに適用することができる。
【０２４２】
また、上記説明においては、ノイズキャンセリングシステムに用いる例を説明したが、ノイズキャンセリングシステムに限らず、本技術は、１ビットΔΣ変換器を用いる音声システムに適用することができる。
【０２４３】
なお、本明細書において、システムとは、複数の構成要素（装置、モジュール（部品）等）の集合を意味し、すべての構成要素が同一筐体中にあるか否かは問わない。したがって、別個の筐体に収納され、ネットワークを介して接続されている複数の装置、および、１つの筐体の中に複数のモジュールが収納されている１つの装置は、いずれも、システムである。
【０２４４】
また、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【０２４５】
本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０２４６】
例えば、本技術は、１つの機能を、ネットワークを介して複数の装置で分担、共同して処理するクラウドコンピューティングの構成をとることができる。
【０２４７】
また、上述のフローチャートで説明した各ステップは、１つの装置で実行する他、複数の装置で分担して実行することができる。
【０２４８】
さらに、１つのステップに複数の処理が含まれる場合には、その１つのステップに含まれる複数の処理は、１つの装置で実行する他、複数の装置で分担して実行することができる。
【０２４９】
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示はかかる例に限定されない。本開示の属する技術の分野における通常の知識を有する者であれば、請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
【０２５０】
なお、本技術は以下のような構成も取ることができる。
（１）
装置外に出力するPWM信号である出力PWM信号に含まれる誤差情報を積分し、誤差時間情報に変換するVTCと、
前記装置外から入力されたPWM信号である入力PWM信号を用いて複数の遅延信号を生成する遅延部と、
前記複数の遅延信号の中から前記誤差時間情報に応じた遅延信号を選択して、前記出力PWM信号を出力する信号選択部と
を備える増幅器。
（２）
前記信号選択部は、前記誤差時間情報に応じた遅延信号を選択することで、前記出力PWM信号の信号幅を調整し、
前記信号幅が調整された前記出力PWM信号を前記VTCと前記装置外に出力する出力部を
さらに備える前記（１）に記載の増幅器。
（３）
前記遅延部は複数のインバータからなる
前記（１）または（２）に記載の増幅器。
（４）
前記遅延部はDLL回路からなる
前記（１）または（２）に記載の増幅器。
（５）
前記遅延部はPLL回路からなる
前記（１）または（２）に記載の増幅器。
（６）
装置外に出力するPWM信号である出力PWM信号をフィードバックする第１のフィードバック部と、
前記装置外から入力されたPWM信号である入力PWM信号とフィードバックされた前記出力PWM信号を比較して得られる差分誤差を積分する積分器と、
積分された前記差分誤差に応じて前記出力PWM信号の信号幅を変化させるための１以上の閾値を有する比較器と、
前記出力PWM信号を出力する複数の出力部と、
前記複数の出力部が段階的に動作するように、前記比較器から出力される信号を遅延させる遅延部と、
前記比較器から出力される信号の値と前記出力PWM信号の値が異なる区間、前記比較器から出力される信号を前記積分器にフィードバックする第２のフィードバック部と
を備える増幅器。
（７）
前記比較器と前記第２のフィードバック部との間に設けられるスイッチと、
前記比較器から出力される信号の値と前記出力PWM信号の値が異なる区間、前記比較器と前記第２のフィードバック部とを接続するように、前記スイッチの開閉を制御するスイッチ制御部と
をさらに備える前記（６）に記載の増幅器。
（８）
１ビットのオーバーサンプルされた２以上のデータのデータレートを２倍以上に増加させる再サンプリング部と、
前記データレートが２倍以上に増加された前記データの位相をシフトさせる位相シフト部と、
前記位相がシフトされた前記データを加算する加算部と
を備える信号処理回路。
（９）
前記再サンプリング部は、前記データがNRT信号である場合、前記データの前記データレートを２倍以上に増加させる
前記（８）に記載の信号処理回路。
（１０）
前記データのうち一方のデータにはαのゲインを設定し、前記データのうち他方のデータにはβのゲインを設定する（α＋β≦１）ゲイン設定部を
さらに備え、
前記再サンプリング部は、設定された前記αのゲインおよび前記βのゲインに基づいて、前記データのデータレートを２倍以上に増加させる
前記（８）に記載の信号処理回路。
【符号の説明】
【０２５１】
１  Ｄ級増幅器，  １２  遅延部，  １３  エッジセレクタ，  １４  ゲートドライバ，  １５  出力部，  １６  VTC，  ３１  インバータ，  ３２，３３  電源回路，  ３４−１乃至３４−ｎ  インバータ，  ３５，３６  インバータ，  ３７，３８  電源回路，  ５１−１乃至５１−ｎ  インバータ，  ６１  位相検出器，  ６２  ローパスフィルタ，  １０１  Ｄ級増幅器，  １１１  入力部，  １１２  積分器，  １１３  比較器，  １１４  遅延回路，  １１５  スイッチ制御部，  １１６  スイッチ，  １１７  フィードバック回路，  １１８−１，１１８−２  ゲートドライバ，  １１９  出力部，  １２０  フィードバック回路，  １３１  インバータ，  １３２  電源回路，  １３３  接地回路，  １３５  オペアンプ，  １３６  キャパシタ，  １３７−１，１３７−２  インバータ，  １３８  電源回路，  １３９  接地回路，  ２０１  オーディオプレーヤ，  ２１８  Ｄ級増幅器，  ３０１  ノイズキャンセリングシステム，  ３１１−１，３１１−２  A/Dコンバータ，  ３１２  インバータ，  ３２１−１，３２１−２  １ビットΔΣA/Dコンバータ，  ３５１  ノイズキャンセリングシステム，  ３６１  DSP，  ３６２  １ビットΔΣD/Aコンバータ，  ３７１  加算部，  ３８１  再サンプリング部，  ３８２  位相シフト部，  ３９１  ゲイン設定部
【図１】
2019131162.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2019131162.tif 000012
【図１１】
2019131162.tif 000013
【図１２】
2019131162.tif 000014
【図１３】
2019131162.tif 000015
【図１４】
2019131162.tif 000016
【図１５】
2019131162.tif 000017
【図１６】
2019131162.tif 000018
【図１７】
2019131162.tif 000019
【図１８】
2019131162.tif 000020
【図１９】
2019131162.tif 000021
【図２０】
2019131162.tif 000022
【図２１】
2019131162.tif 000023
【図２２】
2019131162.tif 000024
【図２３】
2019131162.tif 000025
【国際調査報告】
2019131162.tif 000026
2019131162.tif 000027
2019131162.tif 000028
2019131162.tif 000029
2019131162.tif 000030
2019131162.tif 000031
2019131162.tif 000032
2019131162.tif 000033