(57)【要約】  半導体パッケージ用基板は、半導体素子と実装基板との間の隙間からの放射ノイズの漏洩を抑制することが可能であって、半導体素子が実装される実装基板上に、半導体素子にバンプを介してフリップチップ接続される信号電極と、信号電極３の両側に間隔をあけて設けられた接地電極と、を有するコプレーナ線路を有し、半導体素子の実装領域の外周部における接地電極には実装基板上面と接地電極上面との間の距離が実装領域よりも実装領域の外周部において大きくなる段差部が形成され、かつ、実装領域の外周部における信号電極を覆って絶縁体が形成される。
2011007507.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子が実装される実装基板上に、該半導体素子にバンプを介してフリップチップ接続される信号電極と、該信号電極の両側に間隔をあけて設けられた接地電極と、を有するコプレーナ線路を有し、
前記半導体素子の実装領域の外周部における前記接地電極には前記実装基板上面と前記接地電極上面との間の距離が前記実装領域よりも前記実装領域の外周部において大きくなる段差部が形成され、かつ、前記実装領域の外周部における前記信号電極を覆って絶縁体が形成されていることを特徴とする半導体パッケージ用基板。
【請求項２】
前記実装基板上面と前記絶縁体上面との間の距離が、前記実装領域の外周部における前記実装基板上面と前記接地電極上面との間の距離と同じになっていることを特徴とする請求項１に記載の半導体パッケージ用基板。
【請求項３】
前記実装領域に面する側の前記絶縁体の側面部と前記段差部とが連接していることを特徴とする請求項１または２に記載の半導体パッケージ用基板。
【請求項４】
前記絶縁体が前記実装領域の外周部における前記信号電極と前記接地電極との間隔を埋めるように形成されていることを特徴とする１〜３のいずれか１項に記載の半導体パッケージ用基板。
【請求項５】
半導体素子が実装された実装基板と、
前記実装基板上に設けられ、前記半導体素子にバンプを介してフリップチップ接続された信号電極と、該信号電極の両側に間隔をあけて設けられた接地電極と、を有するコプレーナ線路と、を有し、
前記半導体素子の実装領域の外周部における前記接地電極には前記実装基板上面と前記接地電極上面との間の距離が前記実装領域よりも前記実装領域の外周部において大きくなる段差部が形成され、かつ、前記実装領域の外周部における前記信号電極を覆って絶縁体が形成され、
前記信号電極と接触しないように前記接地電極と前記絶縁体とを下地にして前記半導体素子と前記実装基板との間の隙間を塞ぐ導電体が形成されていることを特徴とする半導体パッケージ。
【請求項６】
前記実装基板上面と前記絶縁体上面との間の距離が、前記実装領域の外周部における前記実装基板上面と前記接地電極上面との間の距離と同じになっていることを特徴とする請求項５に記載の半導体パッケージ。
【請求項７】
前記実装領域に面する側の前記絶縁体の側面部と前記段差部とが連接していることを特徴とする請求項５または６に記載の半導体パッケージ。
【請求項８】
前記絶縁体が前記実装領域の外周部における前記信号電極と前記接地電極との間隔を埋めるように形成されていることを特徴とする５〜７のいずれか１項に記載の半導体パッケージ。
【請求項９】
前記半導体素子と前記実装基板との間における少なくとも前記バンプの接続領域にはアンダーフィル樹脂が形成されていることを特徴とする請求項５〜８のいずれか１項に記載の半導体パッケージ。
【請求項１０】
前記実装基板上の前記半導体素子の露出する部位全体を覆って導電体が形成されていることを特徴とする請求項５〜９のいずれか１項に記載の半導体パッケージ。
【請求項１１】
前記半導体素子と前記実装基板との間には空隙が形成されていることを特徴とする請求項５〜１０のいずれか１項に記載の半導体パッケージ。
【請求項１２】
半導体素子が実装される実装基板上に形成された電極をパターニングすることにより、信号電極と、該信号電極の両側に間隔をあけて設けられた接地電極と、を有するコプレーナ線路を形成する工程と、
前記半導体素子の実装領域の外周部における前記接地電極上にマスクを形成し、該マスクが形成されていない領域の前記接地電極をエッチングすることにより前記実装基板上面と前記接地電極上面との間の距離が前記実装領域よりも前記実装領域の外周部において大きくなる段差部を形成する工程と、
前記実装領域の外周部における前記信号電極を覆って絶縁体を形成する工程と、
を有することを特徴とする半導体パッケージ用基板の製造方法。
【請求項１３】
半導体素子が実装される実装基板上に形成された電極をパターニングすることにより、信号電極と、該信号電極の両側に間隔をあけて設けられた接地電極と、を有するコプレーナ線路を形成する工程と、
前記半導体素子の実装領域の外周部における前記接地電極上にマスクを形成し、該マスクが形成されていない領域の前記接地電極をエッチングすることにより前記実装基板上面と前記接地電極上面との間の距離が前記実装領域よりも前記実装領域の外周部において大きくなる段差部を形成する工程と、
前記実装領域の外周部における前記信号電極を覆って絶縁体を形成する工程と、
前記半導体素子を前記実装基板上にバンプを介してフリップチップ接続することにより実装する半導体素子実装工程と、
前記信号電極と接触しないように前記接地電極と前記絶縁体とを下地にして前記半導体素子と前記実装基板との間の隙間を塞ぐ導電体を形成する導電体形成工程と、
を有することを特徴とする半導体パッケージの製造方法。
【請求項１４】
前記半導体素子実装工程と前記導電体形成工程との間に、前記半導体素子と前記実装基板との間にアンダーフィル樹脂を充填する工程を有することを特徴とする請求項１３に記載の半導体パッケージの製造方法。
【請求項１５】
前記導電体形成工程において、前記導電体を導電ペーストを用いて印刷法により形成することを特徴とする請求項１３または１４に記載の半導体パッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージ用基板、半導体パッケージ、半導体パッケージ用基板の製造方法、半導体パッケージの製造方法に関する。
【背景技術】
【０００２】
近年、半導体素子の高周波化に伴い、高周波信号の伝搬に適した半導体パッケージ（半導体素子１つをパッケージ用基板に実装する構造）や複合モジュール（複数の半導体素子をモジュール用基板に実装する構造）が開発されている。従来、ワイヤーボンディングにより半導体素子を実装基板に接続した半導体パッケージが主に使用されている。しかしながら、ワイヤーのインダクタンス成分により高周波特性が十分に得られない問題や、ワイヤー長の製造バラツキにより半導体パッケージの性能がばらついてしまう問題があった。さらには、ワイヤーボンディングされた半導体素子は活性面が上を向いているため（フェースアップ実装）、放射ノイズが大きい問題があった。そのため、高周波の半導体素子をフェースアップ実装した半導体パッケージでは、電磁シールド用の金属キャップで半導体素子を覆う方法が採用されている。【０００３】
一方、半導体素子の接続パッドにバンプを形成し、実装基板に対して半導体素子の活性面が向くように半導体素子を接続するフリップチップ接続（フェースダウン実装）を用いた半導体パッケージが報告されている。このフリップチップ接続によれば、半導体素子と実装基板とがワイヤーボンディングによるフェースアップ実装に比べて短距離で接続されるので、信号の伝送ロスを低減することができる。また、製造バラツキも小さく、低コストで製造可能となる。さらに、半導体素子の活性面が実装基板側を向いているため、実装基板上に十分に広い接地電極を設けることで（グランディング対策）、放射ノイズも小さくすることができる。また、金属キャップを設けない構造として、実装基板上に搭載された半導体素子を電磁シールドとなる導電体で覆う技術が開発されている（例えば特許文献１及び２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−２６１７８号公報
【特許文献２】特開平１０−９２９８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図１８は特許文献１に示す半導体パッケージ１００の概略構成を示す模式図である。図１８に示すように、半導体パッケージ１００においては、導電体１０３が実装基板１０１表面（半導体素子１０２と対向する面）の接地電極に接続した構造とする必要があるが、実装基板１０１表面には信号線などの接地電極以外の電極を設けることができない。このため、半導体パッケージ１００における実装基板１０１は、信号線を外部（実装基板１０１裏面）に引き回すように内部にビアホールが形成された複数の層の積層構造となっている。【０００６】
仮に、実装基板１０１表面に信号線が設けられたとしても、この信号線上面には電磁シールドとなる導電体１０３を設けることができない。このため、導電体１０３を設けることができない半導体素子１０２と実装基板１０１との間の隙間から放射ノイズが漏洩してしまう問題があった。【０００７】
図１９は特許文献２に示す半導体パッケージ２００の概略構成を示す模式図である。図１９に示すように、半導体パッケージ２００においては、導電体２０４がアンダーフィル樹脂２０３の側面と半導体素子２０２の側面を覆う構造となっている。この半導体パッケージ２００においても特許文献１と同様に実装基板２０１表面には信号線などの接地電極以外の電極を設けることができない問題があった。【０００８】
本発明はこのような事情に鑑みてなされたものであって、半導体素子と実装基板との間の隙間からの放射ノイズの漏洩を抑制することが可能な半導体パッケージ用基板、半導体パッケージ、半導体パッケージ用基板の製造方法、半導体パッケージの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の課題を解決するため、本発明の半導体パッケージ用基板は、半導体素子が実装される実装基板上に、該半導体素子にバンプを介してフリップチップ接続される信号電極と、該信号電極の両側に間隔をあけて設けられた接地電極と、を有するコプレーナ線路を有し、前記半導体素子の実装領域の外周部における前記接地電極には前記実装基板上面と前記接地電極上面との間の距離が前記実装領域よりも前記実装領域の外周部において大きくなる段差部が形成され、かつ、前記実装領域の外周部における前記信号電極を覆って絶縁体が形成されていることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、実装基板上の半導体素子の実装領域の外周部における接地電極に段差部が形成されているとともに、実装領域の外周部における信号電極を覆って絶縁体が形成されている。このため、半導体素子を実装基板に実装した場合、半導体素子の活性面から発生する放射ノイズが実装基板上の実装領域の外周部に形成された電磁シールド壁となる段差部により遮蔽される。すなわち、実装基板の表面（半導体素子の側の面）が平坦でないため、放射ノイズが実装基板の面内に沿って伝播してしまうことが抑制される。また、半導体素子を覆う電磁シールドとして導電体を形成するときに、信号電極と接触しないように接地電極と絶縁体とを下地に用いることができる。また、導電体を接地電極上及び絶縁体上に隙間なく形成することができる。したがって、半導体素子を実装基板に実装した場合、半導体素子と実装基板との間の隙間からの放射ノイズの漏洩を抑制することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の半導体パッケージ用基板を示す平面図である。
【図２】図１のＸ１−Ｘ１'線に沿った断面図である。
【図３】図１のＸ２−Ｘ２'線に沿った断面図である。
【図４】図１のＹ１−Ｙ１'線に沿った断面図である。
【図５】図１のＹ２−Ｙ２'線に沿った断面図である。
【図６】本発明の実施の形態１に係る半導体パッケージの平面図である。
【図７】図６のＸ３−Ｘ３'線に沿った断面図である。
【図８】図６のＸ４−Ｘ４'線に沿った断面図である。
【図９】図６のＹ３−Ｙ３'線に沿った断面図である。
【図１０】本発明の半導体パッケージの製造工程を示す工程図である。
【図１１】図１０に続く工程図である。
【図１２】図１１に続く工程図である。
【図１３】本発明の実施の形態２に係る半導体装置の断面構成を示す模式図である。
【図１４】本発明の実施の形態３に係る半導体装置の断面構成を示す模式図である。
【図１５】比較例として従来の半導体パッケージの製造工程を示す工程図である。
【図１６】図１５に続く工程図である。
【図１７】図１６のＸ５−Ｘ５'線に沿った断面図である。
【図１８】特許文献１に係る半導体パッケージの断面構成を示す図である。
【図１９】特許文献２に係る半導体パッケージの断面構成を示す図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して、本発明の実施の形態について説明する。かかる実施の形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また、以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等が異なっている。
【００１３】
（半導体パッケージ用基板）
（実施の形態１)
図１〜５は本発明の実施の形態１に係る半導体パッケージ用基板２０を示す模式図である。図１は、半導体パッケージ用基板２０を示す平面図である。図２は、図１のＸ１−Ｘ１'線に沿った断面図である。図３は、図１のＸ２−Ｘ２'線に沿った断面図である。図４は、図１のＹ１−Ｙ１'線に沿った断面図である。図５は、図１のＹ２−Ｙ２'線に沿った断面図である。
【００１４】
図１に示すように、本実施の形態の半導体パッケージ用基板２０は平面視矩形状であり、実装基板６上には信号電極３と接地電極２とが形成されている。実装基板６上において、接地電極２は信号電極３の両側に信号電極３と間隔をあけて設けられ、信号電極３と接地電極２とでコプレーナ線路（ＣＰＷ；ｃｏｐｌａｎａｒ  ｗａｖｅｇｕｉｄｅ）が形成されている。実装基板６上の中央部には後述する半導体素子７（図６参照）が実装される実装領域Ｓがある。また、実装基板６上のコプレーナ線路における実装領域Ｓには、平面視矩形状の抜きパターンＰ（開口領域）が形成されている。実装領域Ｓにおける抜きパターンＰの外周部は、半導体素子７が後述するバンプ９（図７参照）を介して電極（信号電極３及び接地電極）に接続される接続領域となっている。また、実装基板６上の実装領域Ｓの外周部における接地電極２には段差部４が形成されている。なお、本図では説明の便宜上、実装基板６上のコプレーナ線路として接地電極２と信号電極３とを図示しているが、電源電極など他の電極が設けられていてもよい。
【００１５】
本実施の形態では、実装基板６上においてコプレーナ線路を用いているので伝送ロスを抑えて高周波信号を伝搬することができる。具体的には、実装基板６の素子形成面（半導体素子７が実装される側の面）に信号電極３と接地電極２とを集約しているため、素子形成面と反対の側の面に電極が不要となる。これにより、実装基板６に接地電極２と信号電極３とを電気的に接続するためのビアホールを設ける必要がなくなる。したがって、ビアホールを介さずに高周波信号を伝搬できるので、伝送ロスを低減することが可能となる。
【００１６】
実装基板６に用いる基板は特に限定されず、例えばプリント基板、有機基板、セラミック基板を用いることができるが、高周波での誘電損失が小さい材料であるポリフェニレンエーテル（ＰＰＥ）を主成分としたプリント基板、液晶ポリマー（ＬＣＰ）基板、低温同時焼成セラミック（ＬＴＣＣ）基板を用いることが好ましい。
【００１７】
また、電極の形成材料も特に限定されないが、例えば有機基板の場合は銅（Ｃｕ）が好適であり、ＬＴＣＣ基板の場合は銀−パラジウム（Ａｇ−Ｐｄ）合金が好適である。また、電極の表面処理も特に限定はされない。本実施の形態では、半導体素子７をフリップチップ接続するのに適した金（Ａｕ）めっき処理が下地にニッケル（Ｎｉ）めっきバリアを介して施されている。
【００１８】
図２に示すように、段差部４は、実装領域Ｓの側の接地電極２の厚さＴ１（実装領域Ｓにおける実装基板６上面と接地電極２上面との間の距離）よりも実装領域Ｓの側と反対の側の接地電極２の厚さＴ２（実装領域Ｓの外周部における実装基板６上面と接地電極２上面との間の距離）のほうが大きくなるように形成されている（Ｔ１＜Ｔ２）。
【００１９】
このため、半導体素子７を実装基板６に実装するときに、半導体素子７と実装基板６との間の隙間から放射ノイズが漏洩することを抑制することが可能となる。具体的には、実装基板６上の実装領域Ｓの外周部に形成された電磁シールド壁となる段差部４により半導体素子７の活性面から発生する放射ノイズが遮蔽される。すなわち、実装基板６の表面が平坦でないため、放射ノイズが実装基板６の面内に沿って伝播してしまうことが抑制される。
【００２０】
なお、段差部４の高さ（Ｔ２−Ｔ１）は特に限定されないが、アンダーフィル樹脂１０（図７参照）を形成するときに、このアンダーフィル樹脂１０の流出を防止できる程度の高さ（ダムとなる高さ）が必要である。本実施の形態では、段差部４の高さ（Ｔ２−Ｔ１）が１０μｍ以上３０μｍ以下の範囲内に設定されている。
【００２１】
図３〜５に示すように、信号電極３の厚さＴ３（実装基板６上面と信号電極３上面との間の距離）は、実装基板６上の全域にわたって実装領域Ｓの側の接地電極２の厚さＴ１と略同じ厚さとなっている。
【００２２】
実装基板６上の実装領域Ｓの外周部においては、信号電極３を覆って絶縁体５が形成されている。このため、半導体素子７を覆う電磁シールドとして導電体８（図６参照）を形成するときに、信号電極３と接触しないように接地電極２と絶縁体５とを下地に用いることができる。また、半導体素子７を実装後に導電体８を形成するときに、接地電極２上及び絶縁体５上に隙間なく形成することができる。
【００２３】
絶縁体５の厚さＴ４（実装基板６上面と絶縁体５上面との間の距離）は、実装領域Ｓの外周部における接地電極２の厚さＴ２と同じになっている（Ｔ４＝Ｔ２）。これにより、絶縁体５上面及び接地電極２上面が平坦になるので、半導体素子７を実装後に導電体８を形成するときに、絶縁体５及び接地電極２を下地にして凹凸なく設けることができる。
【００２４】
なお、絶縁体５の厚さＴ４（実装基板６上面と絶縁体５上面との間の距離）は特に限定されないが、段差部４の高さ（Ｔ２−Ｔ１）と同様にダムとなる高さが必要である。本実施形態では、絶縁体５の厚さＴ４が１０μｍ以上３０μｍ以下の範囲内に設定されている。また、絶縁体５の形成材料は特に限定されないが、例えば有機基板の場合はソルダーレジスト材が好適であり、ＬＴＣＣ基板の場合は基板材料を用いることもできる。
【００２５】
また、実装領域Ｓに面する側の絶縁体５の側面部と段差部４とが連接している。これにより、絶縁体５及び段差部４全体として実装領域Ｓの側の面が平坦になるので、半導体素子７を実装後にアンダーフィル樹脂１０を形成するときに、ダムからの流出を確実に防止することができる。
【００２６】
また、絶縁体５は実装領域Ｓの外周部における実装基板６上の信号電極３と接地電極２との間の間隔を埋めるように形成されている。これにより、信号電極３を覆う絶縁体５と接地電極２とが隙間なく形成されるので、半導体素子７を実装後に導電体８を形成するときに、導電体８が隙間を流れて信号電極３に接触してしまうことを防止することができる。また、導電体８を絶縁体５上及び接地電極２上に確実に隙間なく形成することができる。
【００２７】
（半導体パッケージ）
図６〜９は本発明の実施の形態１に係る半導体パッケージ１を示す模式図である。図６は、半導体パッケージ１を示す平面図である。図７は、図６のＸ３−Ｘ３'線に沿った断面図である。図８は、図６のＸ４−Ｘ４'線に沿った断面図である。図９は、図６のＹ３−Ｙ３'線に沿った断面図である。
【００２８】
図６〜９に示すように、本実施の形態の半導体パッケージ１は、半導体素子７の回路形成面（活性面）を下にして、上述した半導体パッケージ用基板２０上にバンプ９を介して固定されている。バンプ９の形成材料は特に限定されないが、金（Ａｕ）スタッドバンプやはんだバンプが好適に用いられる。また、半導体素子７の種類やサイズ、バンプ９のサイズやピッチは特に限定されない。
【００２９】
半導体パッケージ１は、上述した半導体パッケージ用基板２０における実装領域Ｓの外周部において、接地電極２に段差部４が形成され、信号電極３を覆って絶縁体５が形成されている。このため、半導体素子７の活性面から発生する放射ノイズは、実装基板６上の実装領域Ｓの外周部に形成された電磁シールド壁となる段差部４により遮蔽される。
【００３０】
また、半導体パッケージ１は、半導体素子７と実装基板６との間にアンダーフィル樹脂１０が充填されることにより固着されている。アンダーフィル樹脂１０は、接地電極２の段差部４及び絶縁体５の側面（実装領域Ｓの側の面）に達する位置まで形成されており、半導体素子７と実装基板６との間の隙間を塞いでいる。このアンダーフィル樹脂１０の収縮力によりバンプ９の接続状態が強固となるとともに、バンプ９の厚さ（電極上面と半導体素子７の回路形成面との間の距離）を小さくすることができる。このため、高周波信号の伝送ロスを低減することができる。
【００３１】
アンダーフィル樹脂１０の形成材料は特に限定されないが、半導体素子７との熱膨張差が小さいほうが好ましく、無機フィラーと有機樹脂の複合体からなる材料が好適である。アンダーフィル樹脂１０は、例えば半導体素子７の入出力端子ピッチが１５０μｍ以下に微細化され、バンプ９間の距離が小さい場合でも、ボイドが発生することなく十分に充填される必要がある。また、アンダーフィル樹脂１０が充填される場合、半導体素子７や実装基板６に損傷を与えないようにする必要がある。これらの観点から、本願発明者は、アンダーフィル樹脂１０の形成材料は、無機フィラー（最大粒径５μｍ以下、４０−６０ｗｔ％）と有機樹脂の複合体からなる材料が適していることを見出した。
【００３２】
導電体８は、平面視閉環状に形成されており、接地電極２に電気的に接続されている。具体的には、導電体８は、半導体素子７と実装基板６（段差部４及び絶縁体５）とを跨いでアンダーフィル樹脂１０の露出する部位全体を覆って形成されている。これにより、アンダーフィル樹脂１０内部の微細な隙間や半導体素子７の活性面とアンダーフィル樹脂１０との間の界面から放射ノイズが漏洩することを抑えることができる。
【００３３】
導電体８の形成材料は特に限定されないが、例えば銀（Ａｇ）フィラーとエポキシ樹脂との複合体である銀ペーストを用いるのがよい。
【００３４】
（半導体パッケージ用基板の製造方法）
次に、本実施の形態に係る半導体パッケージ１における半導体パッケージ用基板２０の製造方法を図１０〜１２及び図８を用いて説明する。図１０〜１２は、半導体パッケージ用基板２０の製造工程を順を追って示す工程図である。なお、図１０は、接地電極２に段差部４を形成したときの拡大図である。また、図１１及び図１２は、図８に対応した断面図（図６のＸ４−Ｘ４'線に沿った断面図）である。
【００３５】
先ず、実装基板６上面に形成された電極をパターニングすることにより信号電極３と接地電極２とを形成する。具体的には、実装基板６上面において、接地電極２を信号電極３の両側に信号電極３と間隔をあけて形成することにより、信号電極３と接地電極２とでコプレーナ線路を形成する。
【００３６】
次に、実装領域Ｓの外周部（接地電極２の厚さを大きくしたい部分）における接地電極２上にマスクを形成する。次に、マスクが形成されていない表面が露出している接地電極２をエッチングすることにより段差部４を形成する。段差部４は、実装領域Ｓの側の接地電極２の厚さＴ１よりも実装領域Ｓの側と反対の側の接地電極２の厚さＴ２のほうが大きくなるように形成する（Ｔ１＜Ｔ２）。段差部４の高さ（Ｔ２−Ｔ１）は、半導体素子７を実装後にアンダーフィル樹脂１０を形成するときに、アンダーフィル樹脂１０の流出を防止できる程度の高さ（ダムとなる高さ）が必要であり、１０μｍ以上３０μｍ以下の範囲内に設定する（図１０参照）。なお、信号電極３の厚さＴ３は、実装基板６上の全域にわたって実装領域Ｓの側の接地電極２の厚さＴ１と略同じ厚さに設定する。
【００３７】
次に、接地電極２及び信号電極３に表面処理を施す。具体的には、半導体素子７をフリップチップ接続するために、接地電極２及び信号電極３上面に下地としてニッケル（Ｎｉ）めっきバリアを施し、さらにこの上に金（Ａｕ）めっき処理を施す。
【００３８】
次に、実装基板６上の実装領域Ｓの外周部における信号電極３を覆うように絶縁体５を形成する。絶縁体５は、接地電極２に形成された段差部４の実装領域Ｓの側の面と絶縁体５の実装領域Ｓの側の面とが同一面内になるように形成する。絶縁体５の厚さＴ４は、段差部４の高さ（Ｔ２−Ｔ１）と同様にダムとなる高さが必要であり、１０μｍ以上３０μｍ以下の範囲内に設定する。また、絶縁体５は実装領域Ｓの外周部における実装基板６上の信号電極３と接地電極２との間の間隔を埋めるように形成する。以上の工程により、上述した半導体パッケージ用基板２０が製造される（図１１参照）。
【００３９】
（半導体パッケージの製造方法）
次に、上述の工程により製造された半導体パッケージ用基板２０上にバンプ９を介して半導体素子７をフリップチップ実装する（図１１参照）。
【００４０】
次に、図１２に示すように、半導体素子７と実装基板６との間にアンダーフィル樹脂１０をディスペンサーを用いて充填する。このとき、実装基板６上の実装領域Ｓの外周部における段差部４と絶縁体５とのダムとしての機能により、アンダーフィル樹脂１０が外部に流出してしまうことを防止することができる。
【００４１】
次に、図８に示すように、半導体素子７と実装基板６（段差部４及び絶縁体５）とを跨いでアンダーフィル樹脂１０の露出する部位全体を覆うように導電体８を形成する。これにより、アンダーフィル樹脂１０内部の微細な隙間や半導体素子７の活性面とアンダーフィル樹脂１０との間の界面から放射ノイズが漏洩することを抑えることができる。
【００４２】
また、導電体８の形成方法は、例えばスクリーン印刷法やパッド印刷法などの印刷法を用いて、上述の導電ペーストを印刷することにより形成するのがよい。実装基板６上の実装領域Ｓの外周部における段差部４上面及び絶縁体５上面が平坦になっているため、導電ペーストを好適に印刷することが可能となる。また、シンプルな印刷法を用いることにより、導電体８を歩留まりよく形成することが可能となり、半導体パッケージ１の製造コストを低減することができる。
【００４３】
本実施の形態の半導体パッケージ用基板２０、半導体パッケージ１、半導体パッケージ用基板２０の製造方法、半導体パッケージ１の製造方法によれば、実装基板６上の実装領域Ｓの外周部における接地電極２に段差部４が形成されているとともに、実装領域Ｓの外周部における信号電極３を覆って絶縁体５が形成されている。このため、半導体素子７を実装基板６に実装した場合、半導体素子７の活性面から発生する放射ノイズが実装基板６上の実装領域Ｓの外周部に形成された電磁シールド壁となる段差部４により遮蔽される。すなわち、実装基板６の表面（半導体素子７の側の面）が平坦でないため、放射ノイズが実装基板６の面内に沿って伝播してしまうことがない。また、半導体素子７を覆う電磁シールドとして導電体８を形成するときに、信号電極３と接触しないように接地電極２と絶縁体５とを下地に用いることができる。また、導電体８を絶縁体５上及び接地電極２上に隙間なく形成することができる。したがって、半導体素子７を実装基板６に実装した場合、半導体素子７と実装基板６との間の隙間からの放射ノイズの漏洩を抑制することが可能となる。
【００４４】
また、絶縁体５の厚さＴ４が実装領域Ｓの外周部における接地電極２の厚さＴ２と同じになっているので（Ｔ４＝Ｔ２）、絶縁体５上面及び接地電極２上面が平坦になる。このため、半導体素子７を実装後に導電体８を形成するときに、上面が平坦な絶縁体５及び接地電極２を下地にして凹凸なく形成することができる。これにより、導電体８を絶縁体５上及び接地電極２上に確実に隙間なく形成することができる。したがって、半導体素子７を実装基板６に実装した場合、半導体素子７と実装基板６との間の隙間からの放射ノイズの漏洩を確実に抑制することが可能となる。
【００４５】
また、実装領域Ｓに面する側の絶縁体５の側面部と段差部４とが連接しているので、絶縁体５及び段差部４全体として実装領域Ｓの側の面が平坦になる。このため、半導体素子７を実装後にアンダーフィル樹脂１０を形成するときに、ダムからの流出を確実に防止することができる。これにより、導電体８をアンダーフィル樹脂１０上に隙間なく形成することができる。したがって、半導体素子７を実装基板６に実装した場合、半導体素子７と実装基板６との間の隙間からの放射ノイズの漏洩を確実に抑制することが可能となる。
【００４６】
また、絶縁体５が実装領域Ｓの外周部における実装基板６上の信号電極３と接地電極２との間の間隔を埋めるように形成されているため、信号電極３を覆う絶縁体５と接地電極２とが隙間なく形成される。このため、半導体素子７を実装後に導電体８を形成するときに、導電体８が隙間を流れて信号電極３に接触してしまうことを防止することができる。また、導電体８を絶縁体５上及び接地電極２上に確実に隙間なく形成することができる。したがって、半導体素子７を実装基板６に実装した場合、半導体素子７と実装基板６との間の隙間からの放射ノイズの漏洩を確実に抑制することが可能となる。
【００４７】
また、半導体素子７と実装基板６との間にアンダーフィル樹脂１０が形成されている。このため、このアンダーフィル樹脂１０の収縮力によりバンプ９の接続状態が強固となるとともに、バンプ９の厚さを小さくすることができる。したがって、高周波信号の伝送ロスを低減することが可能な半導体パッケージ１が提供できる。
【００４８】
また、本実施の形態の半導体パッケージ１の製造方法によれば、実装基板６上の実装領域Ｓの外周部に段差部４と絶縁体５とが形成されるので、段差部４と絶縁体５とのダムとしての機能により、アンダーフィル樹脂１０の形成工程においてアンダーフィル樹脂１０の形成材料が外部に流出してしまうことを防止することができる。したがって、導電体８をアンダーフィル樹脂１０上に隙間なく形成し、半導体素子７と実装基板６との間の隙間からの放射ノイズの漏洩を確実に抑制することが可能となる。
【００４９】
また、導電体８の形成方法としてシンプルな印刷法を用いるので、導電体８を歩留まりよく形成することが可能となり、半導体パッケージ１の製造コストを低減することができる。
【００５０】
なお、本実施の形態では、半導体パッケージ用基板を用いた半導体パッケージ（半導体素子１つをパッケージ用基板に実装する構造）を例に挙げて説明したがこれに限らない。例えば、複合モジュール（複数の半導体素子をモジュール用基板に実装する構造）についても本発明を適用することができる。
【００５１】
（実施の形態２）
図１３は、本発明の実施の形態２に係る半導体パッケージ１Ａの内部構造を示す図である。図１３は、図７に対応した、実施の形態２における半導体パッケージ１Ａの概略構成を示した断面図である。図１３に示すように、本実施の形態の半導体パッケージ１Ａは、実装基板６上の半導体素子７の露出する部位全体を覆って導電体８Ａが形成されている点で、上述の実施の形態１で説明した半導体パッケージ１と異なっている。その他の点は実施の形態１と同様であるので、図７と同様の要素には同一の符号を付し、詳細な説明は省略する。
【００５２】
図１３に示すように、本実施の形態の半導体パッケージ１Ａは、放射ノイズを遮蔽する導電体８Ａが実装基板６上の半導体素子７とアンダーフィル樹脂１０との露出する部位全体を覆って形成されている。本実施の形態の半導体パッケージ１Ａは、実施の形態１の導電体８が平面視閉環状になっているのに対して、平面視矩形状になっている。
【００５３】
本実施の形態の半導体パッケージ１Ａによれば、アンダーフィル樹脂１０内部の微細な隙間や半導体素子７の活性面とアンダーフィル樹脂１０との間の界面、さらに半導体素子７の上面から放射ノイズが漏洩することを抑えることができる。したがって、半導体素子７と実装基板６との間の隙間からの放射ノイズの漏洩を確実に抑制することができる。
【００５４】
（実施の形態３）
図１４は、本発明の実施の形態３に係る半導体パッケージ１Ｂ内部構造を示す図である。図１４は、図７に対応した、実施の形態３における半導体パッケージ１Ｂの概略構成を示した断面図である。図１４に示すように、本実施の形態の半導体パッケージ１Ｂは、半導体素子７と実装基板６との間に空隙１１が形成されている点で、上述の実施の形態１で説明した半導体パッケージ１と異なっている。その他の点は実施の形態１と同様であるので、図７と同様の要素には同一の符号を付し、詳細な説明は省略する。
【００５５】
図１４に示すように、本実施の形態の半導体パッケージ１Ｂは、半導体素子７と実装基板６との間に空隙１１が形成された中空構造となっている。本実施の形態の半導体パッケージ１Ｂは、アンダーフィル樹脂１０Ｂが半導体素子７と実装基板６との間におけるバンプ９の接続領域に形成されている。本実施の形態の半導体パッケージ１Ｂは、実施の形態１のアンダーフィル樹脂１０Ｂが平面視矩形状になっているのに対して、平面視閉環状になっている。
【００５６】
本実施の形態の半導体パッケージ１Ｂによれば、半導体素子７と実装基板６との間に空隙１１が形成されるので、空隙１１における空気の誘電率は実施の形態１におけるアンダーフィル樹脂１０の誘電率よりも小さい。半導体素子７と実装基板６との間の誘電率を小さくすることにより、半導体素子７のパッシベーションが薄い場合でも、高周波特性の劣化が無く、かつ半導体素子接続の信頼性を確保しながら半導体素子７と実装基板６との間の隙間からの放射ノイズの漏洩を抑制することもできる。
【実施例】
【００５７】
本願発明者は、本発明の半導体パッケージ用基板の効果を実証する実験を行った。具体的には、本発明の半導体パッケージ用基板の製造方法によって、接地電極に段差部を形成するとともに信号電極の両側の間隔及び信号電極を覆う絶縁体を形成することで電磁シールド壁を形成し、放射ノイズの漏洩を抑制できることを実証するものである。以下、この実験結果について説明する。【００５８】
（実施例）
本実施例の半導体パッケージ用基板は、実装基板として厚さ３５μｍ、銅箔付きのＰＰＥを主成分とするコプレーナ線路を有するプリント基板をベースとして、上述の製造方法によって接地電極に段差部（高さ２２μｍ）のパターンを形成した。電極の表面には、ニッケル（厚さ３μｍ）、金（厚さ０．５μｍ）の順で表面処理を施した。信号電極の両側の間隔及び信号電極を覆う絶縁体としてはソルダーレジスト材（厚さ２０μｍ）を用いた。半導体素子としては、サイズ４ｍｍ×２ｍｍ×２００μｍの素子を用いた。実装基板上の段差部と絶縁体とにおける電磁シールド壁のエリアは、４．５ｍｍ×２．５ｍｍとした。【００５９】
このようにして製造された半導体パッケージ用基板をベースとして、上述の半導体パッケージの製造方法により以下のごとく半導体パッケージを製造した。バンプとしては、金バンプ（径８０μｍ）を用いた。実装基板と半導体素子とのフリップチップ接続は、金バンプのピッチを１５０μｍとし、Ａｕ−Ａｕ接続で行った。実装基板と半導体素子との間には、アンダーフィル樹脂の形成材料をディスペンサーで充填し、温度１５０℃で処理時間３０ｍｉｎキュアすることで、アンダーフィル樹脂を形成した。アンダーフィル樹脂の形成材料は、フィラー（最大粒径３μｍ、濃度５０ｗｔ％）とエポキシ樹脂との複合体である。導電体としては銀ペーストを印刷法を用いて形成した。【００６０】
比較例の半導体パッケージは、上記実施例と同様の実装基板をベースとして、実装基板と半導体素子とのフリップチップ接続を行った。なお、比較例の半導体パッケージの製造過程で上記実施例の半導体パッケージと異なる点は、接地電極に段差部のパターンが形成されていない点、信号電極の両側の間隔及び信号電極を覆う絶縁体が形成されていない点、である。【００６１】
そして、実施例及び比較例の半導体パッケージについて、比較例を基準として、実施例の半導体パッケージにおける放射ノイズを測定した。その結果、半導体パッケージにおいて最も大きな放射ノイズ源となる半導体素子と実装基板との間（バンプ横）からの放射ノイズの漏洩を抑制できることが判明した。【００６２】
また、実施例及び比較例の半導体パッケージについて、比較例を基準として、実施例の半導体装置におけるアンダーフィル樹脂の形成状態を確認した。その結果、比較例では図１５に示すようにアンダーフィル樹脂が不定形に拡がった。これに対して、実施例では図１２に示すように、段差部と絶縁体とによるダムの効果により、アンダーフィル樹脂が実装領域の外周部にはみ出すことなく形成できた。【００６３】
さらに、実施例及び比較例の半導体パッケージについて、比較例を基準として、実施例の半導体パッケージにおける導電体の形成状態を確認した。その結果、比較例では図１６及び図１７（図１６のＸ５−Ｘ５'線に沿った断面図）に示すように導電体が広範囲に拡がった。これに対して、実施例では図６〜９に示すように導電体が実装領域の外周部にはみ出すことなく平面視閉環状に形成できた。【００６４】
以上の結果により、比較例ではアンダーフィル樹脂や導電体が広範囲に拡がって形成されるため、コプレーナ線路においてインピーダンス不整合が生じ、信号の伝送ロスが大きくなってしまった。これに対して、実施例ではアンダーフィル樹脂や導電体が実装領域の外周部にはみ出すことなく形成されるため、コプレーナ線路においてインピーダンス不整合が生じることなく、信号の伝送ロスを低減することができた。【００６５】
以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。【００６６】
この出願は、２００９年７月１７日に出願された日本出願特願２００９−１６８８３１を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【符号の説明】
【００６７】
１，１Ａ，１Ｂ：半導体パッケージ
２：接地電極
３：信号電極
４：段差部
５：絶縁体
６：実装基板
７：半導体素子
８：導電体
９：バンプ
１０：アンダーフィル樹脂
１１：空隙
２０：半導体パッケージ用基板
Ｓ：実装領域
Ｔ１：実装領域の外周部における接地電極の厚さ（実装領域の外周部における実装基板上面と接地電極上面との間の距離）
Ｔ２：実装領域における接地電極の厚さ（実装領域における実装基板上面と接地電極上面との間の距離）
Ｔ４：絶縁体の厚さ（実装基板上面と絶縁体上面との間の距離）
【図１】
2011007507.tif 000003
【図２】
2011007507.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2011007507.tif 000015
【図１４】
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【図１５】
2011007507.tif 000017
【図１６】
2011007507.tif 000018
【図１７】
2011007507.tif 000019
【図１８】
2011007507.tif 000020
【図１９】
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【手続補正書】
【提出日】平成24年1月11日(2012.1.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体素子が実装される実装基板上に、該半導体素子にバンプを介してフリップチップ接続される信号電極と、該信号電極の両側に間隔をあけて設けられた接地電極と、を有するコプレーナ線路を有し、
前記半導体素子の実装領域の外周部における前記接地電極には前記実装基板上面と前記接地電極上面との間の距離が前記実装領域よりも前記実装領域の外周部において大きくなる段差部が形成され、かつ、前記実装領域の外周部における前記信号電極を覆って絶縁体が形成されていることを特徴とする半導体パッケージ用基板。
【請求項２】
前記実装基板上面と前記絶縁体上面との間の距離が、前記実装領域の外周部における前記実装基板上面と前記接地電極上面との間の距離と同じになっていることを特徴とする請求項１に記載の半導体パッケージ用基板。
【請求項３】
前記実装領域に面する側の前記絶縁体の側面部と前記段差部とが連接していることを特徴とする請求項１または２に記載の半導体パッケージ用基板。
【請求項４】
前記絶縁体が前記実装領域の外周部における前記信号電極と前記接地電極との間隔を埋めるように形成されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体パッケージ用基板。
【請求項５】
半導体素子が実装された実装基板と、
前記実装基板上に設けられ、前記半導体素子にバンプを介してフリップチップ接続された信号電極と、該信号電極の両側に間隔をあけて設けられた接地電極と、を有するコプレーナ線路と、を有し、
前記半導体素子の実装領域の外周部における前記接地電極には前記実装基板上面と前記接地電極上面との間の距離が前記実装領域よりも前記実装領域の外周部において大きくなる段差部が形成され、かつ、前記実装領域の外周部における前記信号電極を覆って絶縁体が形成され、
前記信号電極と接触しないように前記接地電極と前記絶縁体とを下地にして前記半導体素子と前記実装基板との間の隙間を塞ぐ導電体が形成されていることを特徴とする半導体パッケージ。
【請求項６】
前記実装基板上面と前記絶縁体上面との間の距離が、前記実装領域の外周部における前記実装基板上面と前記接地電極上面との間の距離と同じになっていることを特徴とする請求項５に記載の半導体パッケージ。
【請求項７】
前記実装領域に面する側の前記絶縁体の側面部と前記段差部とが連接していることを特徴とする請求項５または６に記載の半導体パッケージ。
【請求項８】
前記絶縁体が前記実装領域の外周部における前記信号電極と前記接地電極との間隔を埋めるように形成されていることを特徴とする請求項５〜７のいずれか１項に記載の半導体パッケージ。
【請求項９】
半導体素子が実装される実装基板上に形成された電極をパターニングすることにより、信号電極と、該信号電極の両側に間隔をあけて設けられた接地電極と、を有するコプレーナ線路を形成する工程と、
前記半導体素子の実装領域の外周部における前記接地電極上にマスクを形成し、該マスクが形成されていない領域の前記接地電極をエッチングすることにより前記実装基板上面と前記接地電極上面との間の距離が前記実装領域よりも前記実装領域の外周部において大きくなる段差部を形成する工程と、
前記実装領域の外周部における前記信号電極を覆って絶縁体を形成する工程と、
を有することを特徴とする半導体パッケージ用基板の製造方法。
【請求項１０】
半導体素子が実装される実装基板上に形成された電極をパターニングすることにより、信号電極と、該信号電極の両側に間隔をあけて設けられた接地電極と、を有するコプレーナ線路を形成する工程と、
前記半導体素子の実装領域の外周部における前記接地電極上にマスクを形成し、該マスクが形成されていない領域の前記接地電極をエッチングすることにより前記実装基板上面と前記接地電極上面との間の距離が前記実装領域よりも前記実装領域の外周部において大きくなる段差部を形成する工程と、
前記実装領域の外周部における前記信号電極を覆って絶縁体を形成する工程と、
前記半導体素子を前記実装基板上にバンプを介してフリップチップ接続することにより実装する半導体素子実装工程と、
前記信号電極と接触しないように前記接地電極と前記絶縁体とを下地にして前記半導体素子と前記実装基板との間の隙間を塞ぐ導電体を形成する導電体形成工程と、
を有することを特徴とする半導体パッケージの製造方法。
【国際調査報告】
2011007507.tif 000022
2011007507.tif 000023