(57)【要約】  クロックデータ復元装置１Ａは、サンプラ部１１，位相比較部１２，駆動部１３，チャージポンプ１４，容量素子１５，電位調整部１６および電圧制御発振器１７を備える。位相比較部１２は、入力デジタル信号に対してクロックＣＫＸの位相が遅れているときに有意値となる信号ＵＰを出力し、該位相が進んでいるときに有意値となる信号ＤＮを出力する。駆動部１３では、信号ＵＰ，ＤＮが有意値となったときに変数Δに値δが加減算され、変数Δの値が＋Ｎ以上または−Ｎ以下になったときに変数Δに値Ｎが加減算され信号ＵＰＦＲＱ，ＤＮＦＲＱがチャージポンプ１４へ出力される。電位調整部１６は、信号ＵＰ，ＤＮに基づいて容量素子１５の第１端の電位を上昇または下降させる。
2011010581.tif 000002
【特許請求の範囲】
【請求項１】
入力したデジタル信号に基づいてクロックおよびデータを復元する装置であって、
同一の周期を有し位相がπだけ相違するクロックＣＫおよびクロックＣＫＸを入力するとともに、前記デジタル信号を入力して、前記クロックＣＫが指示する時刻での前記デジタル信号の値Ｄ、および、前記クロックＣＫＸが指示する時刻での前記デジタル信号の値ＤＸを、サンプリングしホールドして出力するサンプラ部と、
前記サンプラ部から出力される値Ｄおよび値ＤＸに基づいて前記クロックＣＫＸの周期毎に前記デジタル信号と前記クロックＣＫＸとの位相を比較して、前記デジタル信号に対して前記クロックＣＫＸの位相が遅れているときに有意値となる第１位相差信号を出力し、前記デジタル信号に対して前記クロックＣＫＸの位相が進んでいるときに有意値となる第２位相差信号を出力する位相比較部と、
前記位相比較部から出力される第１位相差信号および第２位相差信号を入力し、変数Δを想定して、０＜δ＜Ｎ とし、周期毎に前記第１位相差信号が有意値となったときに変数Δに値δを加算し、周期毎に前記第２位相差信号が有意値となったときに変数Δから値δを減算し、変数Δの値が＋Ｎ以上になったときに変数Δから値Ｎを減算し、変数Δの値が−Ｎ以下になったときに変数Δに値Ｎを加算するとした場合に、変数Δの値が＋Ｎ以上になったときにその旨を表す第３位相差信号を出力し、変数Δの値が−Ｎ以下になったときにその旨を表す第４位相差信号を出力する駆動部と、
前記駆動部から出力される第３位相差信号および第４位相差信号に基づいて充放電電流を出力するチャージポンプと、
前記チャージポンプの出力端に接続される第１端と基準電位に接続される第２端とを有し、前記チャージポンプから出力される充放電電流を前記第１端に入力して充放電され、前記第１端の電圧値を出力する容量素子と、
前記位相比較部から出力される第１位相差信号および第２位相差信号を入力して、これらの信号が表す位相差に応じて前記容量素子の第１端の電位を上昇または下降させる電位調整部と、
前記容量素子の第１端の電圧値を入力して、その入力した電圧値に応じた周波数を有する発振信号を前記クロックＣＫおよび前記クロックＣＫＸとして前記サンプラ部へ出力する電圧制御発振器と、
を備えることを特徴とするクロックデータ復元装置。
【請求項２】
前記駆動部が、
前記位相比較部から出力される第１位相差信号および第２位相差信号を入力して、所定数の周期の期間に前記第１位相差信号および前記第２位相差信号それぞれが有意値となる周期の数の差ｍを表す値ｍδを出力するデシメータ部と、
前記デシメータ部から出力される値ｍδを入力して、この値ｍδを変数Δに加算し、変数Δの値が＋Ｎ以上になったときにその旨を表す第３位相差信号を出力するとともに変数Δから値Ｎを減算し、変数Δの値が−Ｎ以下になったときにその旨を表す第４位相差信号を出力するとともに変数Δに値Ｎを加算するデルタシグマ変調部と、
を含むことを特徴とする請求項１に記載のクロックデータ復元装置。
【請求項３】
前記駆動部が、前記デシメータ部から出力される値ｍδを入力して、この値ｍδの累積加算値に応じた値を出力する積分部を含み、
前記デルタシグマ変調部が、前記デシメータ部から出力される値ｍδおよび前記積分部から出力される値を変数Δに加算する、
ことを特徴とする請求項２に記載のクロックデータ復元装置。
【請求項４】
前記積分部が、累積加算値が所定範囲を超えないようにするリミッタ部を含む、
ことを特徴とする請求項３に記載のクロックデータ復元装置。
【請求項５】
前記電位調整部が、
前記位相比較部から出力される第１位相差信号を入力する第１バッファと、
この第１バッファの出力端と前記容量素子の前記第１端との間に設けられた第１容量素子と、
前記位相比較部から出力される第２位相差信号を入力し、前記第１バッファの出力とは逆極性の信号を出力する第２バッファと、
この第２バッファの出力端と前記容量素子の前記第１端との間に設けられた第２容量素子と、
を含むことを特徴とする請求項１に記載のクロックデータ復元装置。
【請求項６】
前記電位調整部が、
前記第１バッファの出力端と前記第１容量素子との間に設けられた第１抵抗器と、
前記第２バッファの出力端と前記第２容量素子との間に設けられた第２抵抗器と、
を含むことを特徴とする請求項５に記載のクロックデータ復元装置。
【請求項７】
前記電位調整部が、前記第１バッファおよび前記第２バッファそれぞれを駆動するＬＤＯ電源を含む、ことを特徴とする請求項５に記載のクロックデータ復元装置。
【請求項８】
前記電位調整部が、
前記クロックＣＫまたは前記クロックＣＫＸと同一周期のパルス信号を出力するパルサ部と、
前記第１バッファと前記第１容量素子との間に設けられ、前記パルサ部の出力パルス信号と前記第１バッファの出力値との論理積を演算して、その論理積値を前記第１容量素子へ出力する第１論理積回路部と、
前記第２バッファと前記第２容量素子との間に設けられ、前記パルサ部の出力パルス信号と前記第２バッファの出力値との論理積を演算して、その論理積値を前記第２容量素子へ出力する第２論理積回路部と、
を含むことを特徴とする請求項５に記載のクロックデータ復元装置。
【請求項９】
前記駆動部と前記チャージポンプとの間に設けられ、前記駆動部から出力される第３位相差信号および第４位相差信号を、一定のパルス幅を有するものとして前記チャージポンプへ出力するパルサ部を更に備え、
前記チャージポンプが、前記駆動部から出力されて前記パルサ部により一定のパルス幅を有するものとされた第３位相差信号および第４位相差信号に基づいて充放電電流を出力する、
ことを特徴とする請求項１に記載のクロックデータ復元装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力したデジタル信号に基づいてクロックおよびデータを復元する装置に関するものである。
【背景技術】
【０００２】
送信器から出力されたデジタル信号は、クロックが同時に伝送されない場合、その受信器側においてクロックおよびデータが復元される必要がある。このような復元を行うためのクロックデータ復元装置は、例えば非特許文献１に開示されている。この文献に記載されているクロックデータ復元装置は、サンプラ部，デジタル位相比較部，チャージポンプ，ループフィルタおよび電圧制御発振器を備えていて、使用される位相比較器の構成からバンバン型またはアレキサンダー型のＰＬＬ（Phase Lock Loop）構成を有する。【０００３】
このクロックデータ復元装置は以下のように動作する。サンプラ部において、電圧制御発振器から出力されたクロックが指示するタイミングで入力デジタル信号の値がサンプリングされホールドされて出力される。位相比較部において、サンプラ部から出力された値に基づいて、電圧制御発振器から出力されたクロックと入力デジタル信号との位相が比較されて、これらの位相差を表す位相差信号が出力される。この位相差信号を入力するチャージポンプから、この位相差信号が表す位相差に応じた充放電電流が出力される。【０００４】
この充放電電流はループフィルタに入力される。ループフィルタから出力される制御電圧値が電圧制御発振器に入力される。そして、この制御電圧値に応じた周波数を有するクロックが電圧制御発振器から出力され、このクロックがサンプラ部へ与えられる。このようにして、入力デジタル信号から復元されたクロックは電圧制御発振器から出力され、また、入力デジタル信号から復元されたデータはサンプラ部から出力される。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Rick Walker, "Clock and Data Recovery for Serial Digital Communication focusing on bang-bang loop CDR design methodology", ISSCC Short Course, February 2002
【発明の概要】
【発明が解決しようとする課題】
【０００６】
一般に、ループフィルタは抵抗器および容量素子を含む。抵抗器の第１端は、チャージポンプの出力端に接続され、また、電圧制御発振器の入力端に接続されている。抵抗器の第２端は、容量素子を介して基準電位に接続される。このようなループフィルタを含むバンバン型のクロックデータ復元装置の特性は以下の式で表される。【０００７】
θ＝Ｋvco・Ｉp・Ｒ／ｆo    …(1)
ζ＝２・Ｒ・Ｃ・ｆo        …(2)【０００８】
ここで、Ｋvco［Ｈｚ／Ｖ］は電圧制御発振器のゲインであり、Ｉp［Ａ］はチャージポンプから出力される充放電電流の大きさであり、Ｒ［Ω］は抵抗器の抵抗値であり、Ｃ［Ｆ］は容量素子の容量値であり、ｆo［bit／sec］は入力デジタル信号のビットレートである。【０００９】
θは、位相比較部の１回の位相比較動作による電圧制御発振器における位相シフト量を表す。この位相シフト量θが大きいと、入力デジタル信号のジッタに対する追従性が向上するが、その一方で、自己ジッタが増大するという問題があることから、位相シフト量θは適切な値に設定されることが重要である。ζは、２次性のフィードバックと１次性のフィードバックとの比率を表す安定指数（Stability Factor）である。この安定指数ζが大きいほど、１次性フィードバックの割合が多く、安定性が高い。【００１０】
したがって、位相シフト量θを或る値に維持したまま安定指数ζを大きくすることが望まれ、そのためにはループフィルタの容量素子の容量値Ｃを大きくすることが望まれる。しかし、容量値Ｃを大きくすることは、容量素子の面積の増大につながり、ひいてはコストアップの問題が生じる。このような問題は、クロックデータ復元装置がＬＳＩに内蔵される場合に特に顕著である。【００１１】
本発明は、上記問題点を解消する為になされたものであり、ループフィルタの容量素子の面積の増大を抑制しつつ良好な特性を有することができるクロックデータ復元装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係るクロックデータ復元装置は、入力したデジタル信号に基づいてクロックおよびデータを復元する装置であって、(1) 同一の周期を有し位相がπだけ相違するクロックＣＫおよびクロックＣＫＸを入力するとともに、デジタル信号を入力して、クロックＣＫが指示する時刻でのデジタル信号の値Ｄ、および、クロックＣＫＸが指示する時刻でのデジタル信号の値ＤＸを、サンプリングしホールドして出力するサンプラ部と、(2) サンプラ部から出力される値Ｄおよび値ＤＸに基づいてクロックＣＫＸの周期毎にデジタル信号とクロックＣＫＸとの位相を比較して、デジタル信号に対してクロックＣＫＸの位相が遅れているときに有意値となる第１位相差信号を出力し、デジタル信号に対してクロックＣＫＸの位相が進んでいるときに有意値となる第２位相差信号を出力する位相比較部と、(3) 位相比較部から出力される第１位相差信号および第２位相差信号を入力し、変数Δを想定して、周期毎に第１位相差信号が有意値となったときに変数Δに値δを加算し、周期毎に第２位相差信号が有意値となったときに変数Δから値δを減算し、変数Δの値が＋Ｎ以上になったときに変数Δから値Ｎを減算し、変数Δの値が−Ｎ以下になったときに変数Δに値Ｎを加算するとした場合に、変数Δの値が＋Ｎ以上になったときにその旨を表す第３位相差信号を出力し、変数Δの値が−Ｎ以下になったときにその旨を表す第４位相差信号を出力する駆動部と（ただし、０＜δ＜Ｎ）、(4) 駆動部から出力される第３位相差信号および第４位相差信号に基づいて充放電電流を出力するチャージポンプと、(5) チャージポンプの出力端に接続される第１端と基準電位に接続される第２端とを有し、チャージポンプから出力される充放電電流を第１端に入力して充放電され、第１端の電圧値を出力する容量素子と、(6) 位相比較部から出力される第１位相差信号および第２位相差信号を入力して、これらの信号が表す位相差に応じて容量素子の第１端の電位を上昇または下降させる電位調整部と、(7) 容量素子の第１端の電圧値を入力して、その入力した電圧値に応じた周波数を有する発振信号をクロックＣＫおよびクロックＣＫＸとしてサンプラ部へ出力する電圧制御発振器と、を備えることを特徴とする。【００１３】
このクロックデータ復元装置では、サンプラ部，位相比較部，駆動部，チャージポンプ，容量素子，電位調整部および電圧制御発振器によりループが構成されている。ただし、このループにおいて、駆動部およびチャージポンプと電位調整部とは並列的に設けられている。このループにおいて、入力デジタル信号とクロックとの位相差が小さくなるように、チャージポンプから容量素子へ充放電電流が入力され、また、電位調整部により容量素子の第１端の電位が調整される。そして、このループの動作が安定した状態では、サンプラ部から出力される値Ｄは、入力デジタル信号から復元したデータとなり、また、電圧制御発振器から出力されるクロックは、入力デジタル信号から復元したクロックとなる。【００１４】
なお、駆動部における変数Δに関する処理は、周期毎に行われてもよいし、連続する２以上の所定数の周期の期間毎に行われてもよい。変数Δに関する処理がＭ周期（Ｍは１以上の整数）の期間毎に行われるとして、そのＭ周期のうちのｍ１周期で第１位相差信号ＵＰが有意値となり、他のｍ２周期で第２位相差信号ＤＮが有意値となった場合、それまでの変数Δの値に(ｍ１−ｍ２)δが加算されて、変数Δは当該加算後の値とされる。例えば、定数Ｎは２以上の整数であり、定数δは値１である。【００１５】
本発明に係るクロックデータ復元装置では、駆動部は、 (a) 位相比較部から出力される第１位相差信号および第２位相差信号を入力して、所定数の周期の期間に第１位相差信号および第２位相差信号それぞれが有意値となる周期の数の差ｍを表す値ｍδを出力するデシメータ部と、(b) デシメータ部から出力される値ｍδを入力して、この値ｍδを変数Δに加算し、変数Δの値が＋Ｎ以上になったときにその旨を表す第３位相差信号を出力するとともに変数Δから値Ｎを減算し、変数Δの値が−Ｎ以下になったときにその旨を表す第４位相差信号を出力するとともに変数Δに値Ｎを加算するデルタシグマ変調部と、を含むのが好適である。【００１６】
この駆動部は、デシメータ部から出力される値ｍδを入力して、この値ｍδの累積加算値に応じた値を出力する積分部を含み、デルタシグマ変調部は、デシメータ部から出力される値ｍδおよび積分部から出力される値を変数Δに加算するのも好適である。また、積分部は、累積加算値が所定範囲を超えないようにするリミッタ部を含むのも好適である。【００１７】
本発明に係るクロックデータ復元装置では、電位調整部は、(a) 位相比較部から出力される第１位相差信号を入力する第１バッファと、(b) この第１バッファの出力端と容量素子の第１端との間に設けられた第１容量素子と、(c) 位相比較部から出力される第２位相差信号を入力し、第１バッファの出力とは逆極性の信号を出力する第２バッファと、(d) この第２バッファの出力端と容量素子の第１端との間に設けられた第２容量素子と、を含むのが好適である。【００１８】
この電位調整部は、(e) 第１バッファの出力端と第１容量素子との間に設けられた第１抵抗器と、(f) 第２バッファの出力端と第２容量素子との間に設けられた第２抵抗器と、を含むのも好適である。電位調整部は、(g) 第１バッファおよび第２バッファそれぞれを駆動するＬＤＯ電源を含むのも好適である。また、電位調整部は、(h) クロックＣＫまたはクロックＣＫＸと同一周期のパルス信号を出力するパルサ部と、(i) 第１バッファと第１容量素子との間に設けられ、パルサ部の出力パルス信号と第１バッファの出力値との論理積を演算して、その論理積値を第１容量素子へ出力する第１論理積回路部と、(j) 第２バッファと第２容量素子との間に設けられ、パルサ部の出力パルス信号と第２バッファの出力値との論理積を演算して、その論理積値を第２容量素子へ出力する第２論理積回路部と、を含むのも好適である。【００１９】
本発明に係るクロックデータ復元装置は、駆動部とチャージポンプとの間に設けられ、駆動部から出力される第３位相差信号および第４位相差信号を、一定のパルス幅を有するものとしてチャージポンプへ出力するパルサ部を更に備えるのが好適であり、チャージポンプが、駆動部から出力されてパルサ部により一定のパルス幅を有するものとされた第３位相差信号および第４位相差信号に基づいて充放電電流を出力するのが好適である。
【発明の効果】
【００２０】
本発明に係るクロックデータ復元装置は、ループフィルタの容量素子の面積の増大を抑制しつつ、良好な特性を有することができる。
【図面の簡単な説明】
【００２１】
【図１】図１は、第１比較例のクロックデータ復元装置２Ａの構成を示す図である。
【図２】図２は、第１比較例のクロックデータ復元装置２Ａに含まれるループフィルタ２５Ａの回路図である。
【図３】図３は、第１比較例のクロックデータ復元装置２Ａにおける第１位相差信号ＵＰ，第２位相差信号ＤＮ，充放電電流Ｉcpおよび制御電圧値Ｖconそれぞれの波形の一例を示す図である。
【図４】図４は、第２比較例のクロックデータ復元装置２Ｂの構成を示す図である。
【図５】図５は、第２比較例のクロックデータ復元装置２Ｂに含まれるループフィルタ２５Ｂの回路図である。
【図６】図６は、第１実施形態のクロックデータ復元装置１Ａの構成を示す図である。
【図７】図７は、第１実施形態のクロックデータ復元装置１Ａに含まれるサンプラ部１１の回路例を示す図である。
【図８】図８は、第１実施形態のクロックデータ復元装置１Ａに含まれるサンプラ部１１の動作を説明する図である。
【図９】図９は、第１実施形態のクロックデータ復元装置１Ａに含まれる位相比較部１２の機能を説明する図表である。
【図１０】図１０は、第１実施形態のクロックデータ復元装置１Ａに含まれる駆動部１３の構成例を示す図である。
【図１１】図１１は、第１実施形態のクロックデータ復元装置１Ａに含まれる電位調整部１６の回路例を示す図である。
【図１２】図１２は、第１実施形態のクロックデータ復元装置１Ａに含まれる電位調整部１６の詳細な回路図である。
【図１３】図１３は、第１実施形態のクロックデータ復元装置１Ａにおける各信号の波形の一例を示す図である。
【図１４】図１４は、第１比較例，第２比較例および第１実施形態の各クロックデータ復元装置における伝達関数モデルを示す図である。
【図１５】図１５は、第１比較例，第２比較例および第１実施形態の各クロックデータ復元装置のオープンループゲインの周波数依存性を示すグラフである。
【図１６】図１６は、第１比較例，第２比較例および第１実施形態の各クロックデータ復元装置のオープンループ位相の周波数依存性を示すグラフである。
【図１７】図１７は、第１比較例，第２比較例および第１実施形態の各クロックデータ復元装置のクローズループゲインの周波数依存性を示すグラフである。
【図１８】図１８は、第２実施形態のクロックデータ復元装置１Ｂの構成を示す図である。
【図１９】図１９は、第２実施形態のクロックデータ復元装置１Ｂに含まれる電位調整部１６Ｂの回路例を示す図である。
【図２０】図２０は、第２実施形態のクロックデータ復元装置１Ｂにおける各信号の波形の一例を示す図である。
【図２１】図２１は、第３実施形態のクロックデータ復元装置１Ｃの構成を示す図である。
【図２２】図２２は、第３実施形態のクロックデータ復元装置１Ｃに含まれる駆動部１３Ｃの構成例を示す図である。
【図２３】図２３は、第４実施形態のクロックデータ復元装置１Ｄの構成を示す図である。
【図２４】図２４は、第４実施形態のクロックデータ復元装置１Ｄに含まれるパルサ部１８の構成を示す図である。
【発明を実施するための形態】
【００２２】
以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。また、以下では、初めに比較例の構成を説明した後に、この比較例と対比しつつ本発明の実施形態の構成を説明する。
【００２３】
（第１比較例）
【００２４】
図１は、第１比較例のクロックデータ復元装置２Ａの構成を示す図である。この図に示される第１比較例のクロックデータ復元装置２Ａは、入力したデジタル信号に基づいてクロックおよびデータを復元する装置であって、サンプラ部２１，位相比較部２２，チャージポンプ２４，ループフィルタ２５Ａおよび電圧制御発振器２７を備える。
【００２５】
サンプラ部２１は、電圧制御発振器２７から出力される同一の周期を有し位相がπだけ相違するクロックＣＫおよびクロックＣＫＸを入力するとともに、復元されるべきデジタル信号を入力する。サンプラ部２１は、クロックＣＫが指示する時刻での入力デジタル信号の値Ｄ、および、クロックＣＫＸが指示する時刻での入力デジタル信号の値ＤＸを、サンプリングしホールドして位相比較部２２へ出力する。クロックＣＫは、入力デジタル信号の各ビットの中央の時刻を指示する。クロックＣＫＸは、入力デジタル信号のビット遷移時刻付近を指示する。
【００２６】
位相比較部２２は、サンプラ部２１から出力される値Ｄおよび値ＤＸに基づいて、クロックＣＫＸの周期毎に入力デジタル信号とクロックＣＫＸとの位相を比較する。そして、位相比較部２２は、入力デジタル信号に対してクロックＣＫＸの位相が遅れているときに有意値となる第１位相差信号ＵＰをチャージポンプ２４へ出力する。また、位相比較部２２は、入力デジタル信号に対してクロックＣＫＸの位相が進んでいるときに有意値となる第２位相差信号ＤＮをチャージポンプ２４へ出力する。
【００２７】
チャージポンプ２４は、位相比較部２２から出力される第１位相差信号ＵＰおよび第２位相差信号ＤＮを入力する。そして、チャージポンプ２４は、これらの信号ＵＰ，ＤＮが表す位相差に応じた充放電電流Ｉcpをループフィルタ２５Ａへ出力する。
【００２８】
ループフィルタ２５Ａは、チャージポンプ２４から出力される充放電電流Ｉcpを入力して、この充放電電流Ｉcpに応じて増減される制御電圧値Ｖconを電圧制御発振器２７へ出力する。
【００２９】
電圧制御発振器２７は、ループフィルタ２５Ａから出力される制御電圧値Ｖconを入力し、この制御電圧値Ｖconに応じた周波数を有する発振信号をクロックＣＫ，ＣＫＸとして出力する。
【００３０】
このクロックデータ復元装置２Ａでは、サンプラ部２１，位相比較部２２，チャージポンプ２４，ループフィルタ２５Ａおよび電圧制御発振器２７によりループが構成されている。このループにおいて、入力デジタル信号とクロックＣＫＸとの位相差が小さくなるように、チャージポンプ２４からループフィルタ２５Ａへ充放電電流Ｉcpが入力される。そして、このループの動作が安定した状態では、サンプラ部２１から出力される値Ｄは、入力デジタル信号から復元したデータとなり、また、電圧制御発振器２７から出力されるクロックＣＫ，ＣＫＸは、入力デジタル信号から復元したクロックとなる。
【００３１】
図２は、第１比較例のクロックデータ復元装置２Ａに含まれるループフィルタ２５Ａの回路図である。第１比較例におけるループフィルタ２５Ａは、抵抗器Ｒ１Ａ、容量素子Ｃ１Ａおよび容量素子Ｃ２Ａを含む。抵抗器Ｒ１Ａの一端はチャージポンプ２４の出力端および電圧制御発振器２７の入力端に接続されており、抵抗器Ｒ１Ａの他端は容量素子Ｃ１Ａを介して接地電位に接続されている。容量素子Ｃ２Ａの一端はチャージポンプ２４の出力端および電圧制御発振器２７の入力端に接続されており、容量素子Ｃ２Ａの他端は接地電位に接続されている。
【００３２】
チャージポンプ２４から出力されてループフィルタ２５Ａに入力される充放電電流Ｉcpは、抵抗器Ｒ１Ａを経て容量素子Ｃ１Ａに流れ込み、容量素子Ｃ１Ａにおける蓄積電荷量を変化させる。そして、ループフィルタ２５Ａから出力されて電圧制御発振器２７に入力される制御電圧値Ｖconは、容量素子Ｃ１Ａにおける蓄積電荷量に応じた電圧値分、および、抵抗器Ｒ１Ａを流れる電流による抵抗器Ｒ１Ａにおける電圧降下分、を含む。
【００３３】
図３は、第１比較例のクロックデータ復元装置２Ａにおける第１位相差信号ＵＰ，第２位相差信号ＤＮ，充放電電流Ｉcpおよび制御電圧値Ｖconそれぞれの波形の一例を示す図である。ここでは、入力デジタル信号に対してクロックＣＫＸの位相が遅れているとし、位相比較部２２から出力される第１位相差信号ＵＰがパルスとしてチャージポンプ２４へ入力されるものとする。また、この図ではループフィルタ２５Ａが容量素子Ｃ１Ｂを含まない場合の波形が示されているが、ループフィルタ２５Ａが容量素子Ｃ１Ｂを含む場合には制御電圧値Ｖconは鈍った波形となる。
【００３４】
この図に示されるように、位相比較部２２から出力される第１位相差信号ＵＰのパルスはパルス幅φｅを有する。チャージポンプ２４から出力されてループフィルタ２５Ａに入力される充放電電流Ｉcpの値は、その第１位相差信号ＵＰのパルス期間に亘って電流値Ｉpmpとなる。
【００３５】
ループフィルタ２５Ａに含まれる抵抗器Ｒ１Ａの抵抗値をＲ１とし、容量素子Ｃ１Ａの容量値をＣ１とする。ループフィルタ２５Ａから出力されて電圧制御発振器２7に入力される制御電圧値Ｖconは、第１位相差信号ＵＰのパルス期間では、容量素子Ｃ１Ａにおける蓄積電荷量に応じた電圧値分、および、抵抗器Ｒ１Ａを流れる電流による抵抗器Ｒ１Ａにおける電圧降下分（Ｉpmp・Ｒ１）を含む。第１位相差信号ＵＰのパルス期間の後では、制御電圧値Ｖconは、容量素子Ｃ１Ａにおける蓄積電荷量に応じた電圧値分（Ｉpmp・φｅ／Ｃ１）となる。
【００３６】
このような第１比較例のクロックデータ復元装置２Ａにおいて、前述したとおり、位相シフト量θを或る値に維持したまま安定指数ζを大きくするために、ループフィルタ２５Ａの容量素子Ｃ１Ａの容量値を大きくすることが望まれる。しかし、容量素子Ｃ１Ａの容量値を大きくすることは、容量素子Ｃ１Ａの面積の増大につながり、ひいてはコストアップの問題が生じる。そこで、この問題を解消するための構成として、図４に示される第２比較例の構成が考えられる。
【００３７】
（第２比較例）
【００３８】
図４は、第２比較例のクロックデータ復元装置２Ｂの構成を示す図である。この図に示される第２比較例のクロックデータ復元装置２Ｂは、入力したデジタル信号に基づいてクロックおよびデータを復元する装置であって、サンプラ部２１，位相比較部２２，駆動部２３，チャージポンプ２４，ループフィルタ２５Ｂおよび電圧制御発振器２７を備える。
【００３９】
図１に示された第１比較例のクロックデータ復元装置２Ａの構成と比較すると、この図４に示される第２比較例のクロックデータ復元装置２Ｂは、駆動部２３を更に備える点で相違し、ループフィルタ２５Ａに替えてループフィルタ２５Ｂを備える点で相違する。
【００４０】
駆動部２３は、位相比較部２２から出力される第１位相差信号ＵＰおよび第２位相差信号ＤＮを入力する。ここで、駆動部２３では、以下のような変数Δが想定されて使用される。周期毎に第１位相差信号ＵＰが有意値となったときに変数Δに値δが加算され、周期毎に第２位相差信号ＤＮが有意値となったときに変数Δから値δが減算され、変数Δの値が＋Ｎ以上になったときに変数Δから値Ｎが減算され、変数Δの値が−Ｎ以下になったときに変数Δに値Ｎが加算される。定数Ｎおよび定数δの間には ０＜δ＜Ｎ なる関係がある。例えば、定数Ｎは２以上の整数であり、定数δは値１である。そして、駆動部２３は、このように想定される変数Δの値が＋Ｎ以上になったときにその旨を表す第３位相差信号ＵＰＦＲＱをチャージポンプ２４へ出力し、変数Δの値が−Ｎ以下になったときにその旨を表す第４位相差信号ＤＮＦＲＱをチャージポンプ２４へ出力する。
【００４１】
チャージポンプ２４は、駆動部２３から出力される第３位相差信号ＵＰＦＲＱおよび第４位相差信号ＤＮＦＲＱを入力する。そして、チャージポンプ２４は、これらの信号ＵＰＦＲＱ，ＤＮＦＲＱが表す位相差に応じた充放電電流Ｉcpをループフィルタ２５Ｂへ出力する。ループフィルタ２５Ｂは、チャージポンプ２４から出力される充放電電流Ｉcpを入力して、この充放電電流Ｉcpに応じて増減される制御電圧値Ｖconを電圧制御発振器２７へ出力する。
【００４２】
図５は、第２比較例のクロックデータ復元装置２Ｂに含まれるループフィルタ２５Ｂの回路図である。第２比較例におけるループフィルタ２５Ｂは、抵抗器Ｒ１Ｂ、容量素子Ｃ１Ｂおよび容量素子Ｃ２Ｂを含む。抵抗器Ｒ１Ｂの一端はチャージポンプ２４の出力端および電圧制御発振器２７の入力端に接続されており、抵抗器Ｒ１Ｂの他端は容量素子Ｃ１Ｂを介して接地電位に接続されている。容量素子Ｃ２Ｂの一端はチャージポンプ２４の出力端および電圧制御発振器２７の入力端に接続されており、容量素子Ｃ２Ｂの他端は接地電位に接続されている。
【００４３】
図２に示された第１比較例におけるループフィルタ２５Ａの構成と比較すると、この図５に示される第２比較例におけるループフィルタ２５Ｂは、抵抗器の抵抗値および容量素子の容量値の点で相違する。すなわち、第１比較例において、抵抗器Ｒ１Ａの抵抗値をＲ１とし、容量素子Ｃ１Ａの容量値をＣ１とし、容量素子Ｃ２Ａの容量値をＣ２とすると、第２比較例においては、抵抗器Ｒ１Ｂの抵抗値は Ｒ１・Ｎ であり、容量素子Ｃ１Ｂの容量値は Ｃ１／Ｎ であり、容量素子Ｃ２Ｂの容量値は Ｃ２／Ｎ である。
【００４４】
このように第２比較例のクロックデータ復元装置２Ｂでは、位相比較部２２とチャージポンプ２４との間に設けられた駆動部２３を備えることにより、ループフィルタ２５Ｂの容量素子Ｃ１Ｂの面積の増大を抑制しつつ、位相シフト量θを或る値に維持したまま安定指数ζを大きくすることができる。しかし、第２比較例のクロックデータ復元装置２Ｂにおいて設けられる駆動部２３は平均して ０.５・Ｎ・Ｔ の遅延要素となるので、クロックデータ復元装置２Ｂの動作が不安定になることが考えられる。ＴはクロックＣＫ，ＣＫＸの周期である。そこで、このような問題を解消するための構成として、図６に示される第１実施形態の構成が考えられる。
【００４５】
（第１実施形態）
【００４６】
図６は、第１実施形態のクロックデータ復元装置１Ａの構成を示す図である。この図に示されるクロックデータ復元装置１Ａは、入力したデジタル信号に基づいてクロックおよびデータを復元する装置であって、サンプラ部１１，位相比較部１２，駆動部１３，チャージポンプ１４，容量素子１５，電位調整部１６および電圧制御発振器１７を備える。
【００４７】
サンプラ部１１は、電圧制御発振器１７から出力される同一の周期を有し位相がπだけ相違するクロックＣＫおよびクロックＣＫＸを入力するとともに、復元されるべきデジタル信号を入力する。サンプラ部１１は、クロックＣＫが指示する時刻での入力デジタル信号の値Ｄ、および、クロックＣＫＸが指示する時刻での入力デジタル信号の値ＤＸを、サンプリングしホールドして位相比較部１２へ出力する。クロックＣＫは、入力デジタル信号の各ビットの中央の時刻を指示する。クロックＣＫＸは、入力デジタル信号のビット遷移時刻付近を指示する。
【００４８】
位相比較部１２は、サンプラ部１１から出力される値Ｄおよび値ＤＸに基づいて、クロックＣＫＸの周期毎に入力デジタル信号とクロックＣＫＸとの位相を比較する。そして、位相比較部１２は、入力デジタル信号に対してクロックＣＫＸの位相が遅れているときに有意値となる第１位相差信号ＵＰを駆動部１３および電位調整部１６それぞれへ出力する。また、位相比較部１２は、入力デジタル信号に対してクロックＣＫＸの位相が進んでいるときに有意値となる第２位相差信号ＤＮを駆動部１３および電位調整部１６それぞれへ出力する。
【００４９】
駆動部１３は、位相比較部１２から出力される第１位相差信号ＵＰおよび第２位相差信号ＤＮを入力する。ここで、駆動部１３では、以下のような変数Δが想定されて使用される。周期毎に第１位相差信号ＵＰが有意値となったときに変数Δに値δが加算され、周期毎に第２位相差信号ＤＮが有意値となったときに変数Δから値δが減算され、変数Δの値が＋Ｎ以上になったときに変数Δから値Ｎが減算され、変数Δの値が−Ｎ以下になったときに変数Δに値Ｎが加算される。定数Ｎおよび定数δの間には ０＜δ＜Ｎ なる関係がある。例えば、定数Ｎは２以上の整数であり、定数δは値１である。そして、駆動部１３は、このように想定される変数Δの値が＋Ｎ以上になったときにその旨を表す第３位相差信号ＵＰＦＲＱをチャージポンプ１４へ出力し、変数Δの値が−Ｎ以下になったときにその旨を表す第４位相差信号ＤＮＦＲＱをチャージポンプ１４へ出力する。
【００５０】
なお、駆動部１３における変数Δに関する処理は、周期毎に行われてもよいし、連続する２以上の所定数の周期の期間毎に行われてもよい。変数Δに関する処理がＭ周期（Ｍは１以上の整数）の期間毎に行われるとして、そのＭ周期のうちのｍ１周期で第１位相差信号ＵＰが有意値となり、他のｍ２周期で第２位相差信号ＤＮが有意値となった場合、それまでの変数Δの値に(ｍ１−ｍ２)δが加算されて、変数Δは当該加算後の値とされる。
【００５１】
駆動部１３は、このような加減算後の変数Δの値が＋Ｎ以上になったときに、その旨を表す第３位相差信号ＵＰＦＲＱをチャージポンプ１４へ出力するとともに、変数Δから値Ｎを減算する。一方、駆動部１３は、加減算後の変数Δの値が−Ｎ以下になったときに、その旨を表す第４位相差信号ＤＮＦＲＱをチャージポンプ１４へ出力するとともに、変数Δに値Ｎを加算する。
【００５２】
チャージポンプ１４は、駆動部１３から出力される第３位相差信号ＵＰＦＲＱおよび第４位相差信号ＤＮＦＲＱを入力する。そして、チャージポンプ１４は、これらの信号ＵＰＦＲＱ，ＤＮＦＲＱが表す位相差に応じた充放電電流Ｉcpを容量素子１５へ出力する。
【００５３】
容量素子１５は、チャージポンプ１４の出力端に接続される第１端と、接地電位に接続される第２端とを有する。容量素子１５は、チャージポンプ１４から出力される充放電電流Ｉcpを第１端に入力して充放電され、第１端の電位に応じた制御電圧値Ｖconを電圧制御発振器１７へ出力する。この容量素子１５の容量値は、第２比較例におけるループフィルタ２５Ｂの容量素子Ｃ１Ｂの容量値と同程度である。
【００５４】
電位調整部１６は、位相比較部１２から出力される第１位相差信号ＵＰおよび第２位相差信号ＤＮを入力する。そして、電位調整部１６は、これらの信号ＵＰ，ＤＮが表す位相差に応じて容量素子１５の第１端の電位を上昇または下降させる。
【００５５】
電圧制御発振器１７は、容量素子１５の第１端から出力される制御電圧値Ｖconを入力し、この制御電圧値Ｖconに応じた周波数を有する発振信号をクロックＣＫ，ＣＫＸとして出力する。
【００５６】
このクロックデータ復元装置１Ａでは、サンプラ部１１，位相比較部１２，駆動部１３，チャージポンプ１４，容量素子１５，電位調整部１６および電圧制御発振器１７によりループが構成されている。ただし、このループにおいて、駆動部１３およびチャージポンプ１４と電位調整部１６とは並列的に設けられている。このループにおいて、入力デジタル信号とクロックＣＫＸとの位相差が小さくなるように、チャージポンプ１４から容量素子１５へ充放電電流Ｉcpが入力され、また、電位調整部１６により容量素子１５の第１端の電位が調整される。そして、このループの動作が安定した状態では、サンプラ部１１から出力される値Ｄは、入力デジタル信号から復元したデータとなり、また、電圧制御発振器１７から出力されるクロックＣＫ，ＣＫＸは、入力デジタル信号から復元したクロックとなる。
【００５７】
図７は、第１実施形態のクロックデータ復元装置１Ａに含まれるサンプラ部１１の回路例を示す図である。この図に示されるように、サンプラ部１１は４個のＤフリップフロップ１１１〜１１４を含む。
【００５８】
フリップフロップ１１１およびフリップフロップ１１２は、直列的に接続されていて、シフトレジスタを構成している。フリップフロップ１１１は、クロックＣＫが指示するタイミングで入力デジタル信号の値をサンプリングしてホールドし、このホールドした値ＤＢを出力する。フリップフロップ１１２は、クロックＣＫが指示するタイミングでフリップフロップ１１１からの出力値ＤＢをサンプリングしてホールドし、このホールドした値ＤＡを出力する。
【００５９】
フリップフロップ１１３およびフリップフロップ１１４は、直列的に接続されていて、シフトレジスタを構成している。フリップフロップ１１３は、クロックＣＫＸが指示するタイミングで入力デジタル信号の値をサンプリングしてホールドし、このホールドした値を出力する。フリップフロップ１１４は、クロックＣＫが指示するタイミングでフリップフロップ１１３からの出力値をサンプリングしてホールドし、このホールドした値ＤＸを出力する。
【００６０】
図８は、第１実施形態のクロックデータ復元装置１Ａに含まれるサンプラ部１１の動作を説明する図である。この図は、入力デジタル信号のアイパターンを模式的に示しており、また、クロックＣＫ，ＣＫＸそれぞれが値ＤＡ，ＤＸ，ＤＢのサンプリングを指示するタイミングをも示している。この図に示されるように、クロックＣＫは、入力デジタル信号の各ビットの中央の時刻を指示する。また、クロックＣＫＸは、入力デジタル信号のビット遷移時刻付近を指示する。なお、クロックＣＫ，ＣＫＸは、二相クロックであってもよいし、１つのクロックの立上り及び立下りの双方によりタイミングを指示するものであってもよい。
【００６１】
図９は、第１実施形態のクロックデータ復元装置１Ａに含まれる位相比較部１２の機能を説明する図表である。位相比較部１２は、周期毎にサンプラ部１１から出力される値ＤＡ，ＤＸ，ＤＢを入力して、これらの値に基づいて、入力デジタル信号とクロックＣＫＸとの位相を比較する。位相比較部１２は、「ＤＡ≠ＤＸ＝ＤＢ」なる関係が成り立つときに、入力デジタル信号に対してクロックＣＫＸの位相が遅れている判断して、第１位相差信号ＵＰを有意値として出力し、第２位相差信号ＤＮを非有意値として出力する。位相比較部１２は、「ＤＡ＝ＤＸ≠ＤＢ」なる関係が成り立つときに、入力デジタル信号に対してクロックＣＫＸの位相が進んでいる判断して、第１位相差信号ＵＰを非有意値として出力し、第２位相差信号ＤＮを有意値として出力する。また、位相比較部１２は、「ＤＡ≠ＤＸ＝ＤＢ」および「ＤＡ＝ＤＸ≠ＤＢ」の何れの関係も成り立たないときに、第１位相差信号ＵＰおよび第２位相差信号ＤＮの双方を非有意値として出力する。
【００６２】
図１０は、第１実施形態のクロックデータ復元装置１Ａに含まれる駆動部１３の構成例を示す図である。この図に示されるように、駆動部１３はデシメータ部３１およびデルタシグマ変調部３２を含む。なお、以下では δ＝１ とする。
【００６３】
デシメータ部３１は位相比較部１２から出力される第１位相差信号ＵＰおよび第２位相差信号ＤＮを入力して、所定数Ｍの周期の期間に第１位相差信号ＵＮおよび第２位相差信号ＤＮそれぞれが有意値となる周期の数の差を表す値ｍを出力する。ここで、所定数Ｍの周期の期間は、１周期であってもよいし、連続する２以上の周期の期間であってもよい。ｍは、−Ｍ以上で＋Ｍ以下の整数となる。
【００６４】
デルタシグマ変調部３２は、減算部３２１，加算部３２２，レジスタ部３２３および量子化部３２４を含む。減算部３２１は、デシメータ部３１の出力値から量子化部３２４の出力値を減算して、その減算結果の値を加算部３２２へ出力する。加算部３２２は、減算部３２１の出力値とレジスタ部３２３の出力値を加算して、その加算結果の値をレジスタ部３２３へ出力する。レジスタ部３２３は、加算部３２２の出力値をＭ周期の期間だけ遅延させて、その遅延後の値を加算部３２２および量子化部３２４へ出力する。
【００６５】
量子化部３２４は、レジスタ部３２３の出力値が＋Ｎ以上であるときに、その旨を表す第３位相差信号ＵＰＦＲＱをチャージポンプ１４へ出力するとともに、＋Ｎを減算部３２１へ出力する。また、量子化部３２４は、レジスタ部３２３の出力値が−Ｎ以下であるときに、その旨を表す第４位相差信号ＤＮＦＲＱをチャージポンプ１４へ出力するとともに、−Ｎを減算部３２１へ出力する。
【００６６】
加算部３２２およびレジスタ部３２３を含むループは、減算部３２１の出力値を累積加算する積分部を構成しており、このレジスタ部３２３の出力値が変数Δの値となる。すなわち、デルタシグマ変調部３２は、デシメータ部３１から出力される値ｍを入力して、この値ｍを変数Δに加算した結果の値を変数Δの値としてレジスタ部３２３から出力する。そして、デルタシグマ変調部３２は、変数Δの値が＋Ｎ以上になったときに、量子化部３２４により、その旨を表す第３位相差信号ＵＰＦＲＱを出力し、減算部３２１により、変数Δから値Ｎを減算する。また、デルタシグマ変調部３２は、変数Δの値が−Ｎ以下になったときに、量子化部３２４により、その旨を表す第４位相差信号ＤＮＦＲＱを出力し、減算部３２１により、変数Δに値Ｎを加算する。
【００６７】
図１１は、第１実施形態のクロックデータ復元装置１Ａに含まれる電位調整部１６の回路例を示す図である。この図に示されるように、電位調整部１６は、第１バッファ１６１，第２バッファ１６２，第１抵抗器Ｒ１６１，第２抵抗器Ｒ１６２，第１容量素子Ｃ１６１および第２容量素子Ｃ１６２を含む。第１バッファ１６１と第２バッファ１６２とは互いに逆極性の信号を出力する。第１抵抗器Ｒ１６１および第２抵抗器Ｒ１６２それぞれの抵抗値は互いに等しい。第１容量素子Ｃ１６１および第２容量素子Ｃ１６２それぞれの容量値は互いに等しい。第１容量素子Ｃ１６１および第２容量素子Ｃ１６２それぞれは例えばメタルキャパシタとして実現され得る。
【００６８】
第１バッファ１６１は第１位相差信号ＵＰを入力する。第２バッファ１６２は第２位相差信号ＤＮを入力する。第１抵抗器Ｒ１６１の一端は第１バッファ１６１の出力端に接続され、第１抵抗器Ｒ１６１の他端は第１容量素子Ｃ１６１を介して容量素子１５に接続されている。第２抵抗器Ｒ１６２の一端は第２バッファ１６２の出力端に接続され、第２抵抗器Ｒ１６２の他端は第２容量素子Ｃ１６２を介して容量素子１５に接続されている。
【００６９】
このように構成される電位調整部１６は、位相比較部１２から出力される第１位相差信号ＵＰおよび第２位相差信号ＤＮが表す位相差に応じて容量素子１５の第１端の電位を上昇または下降させることができる。
【００７０】
図１２は、第１実施形態のクロックデータ復元装置１Ａに含まれる電位調整部１６の詳細な回路図である。この図では、第１バッファ１６１および第２バッファ１６２それぞれがトランジスタレベルの回路図で示されている。また、この図には、第１バッファ１６１および第２バッファ１６２それぞれを駆動するＬＤＯ（Low Drop Out）電源１６０も示されている。
【００７１】
第１バッファ１６１および第２バッファ１６２それぞれを駆動する電源電圧の変動は、電位調整部１６による容量素子１５の第１端の電位調整におけるジッタの原因となる。そこで、第１バッファ１６１および第２バッファ１６２それぞれを駆動する電源として、安定した電圧値を供給することができるＬＤＯ電源１６０が用いられるのが好ましい。
【００７２】
なお、電位調整部１６において第１抵抗器Ｒ１６１および第２抵抗器Ｒ１６２は設けられなくてもよい。しかし、第１抵抗器Ｒ１６１が設けられない場合には、第１バッファ１６１が直接に第１容量素子Ｃ１６１を駆動するので、瞬間的な大電流が流れることになって、信頼性低下の原因となる可能性がある。第２抵抗器Ｒ１６２が設けられない場合も同様である。そこで、第１抵抗器Ｒ１６１および第２抵抗器Ｒ１６２が設けられることにより、信頼性が改善される。また、これらが設けられることにより、電位調整部１６は、ローパスフィルタの機能をも有することになって、この点でも好都合である。
【００７３】
図１３は、第１実施形態のクロックデータ復元装置１Ａにおける各信号の波形の一例を示す図である。この図には、上から順に、位相比較部１２から出力される第１位相差信号ＵＰ、位相比較部１２から出力される第２位相差信号ＤＮ、電位調整部１６の第１バッファ１６１からの出力信号ＵＰＰＨ、電位調整部１６の第２バッファ１６２からの出力信号ＤＮＰＨＸ、駆動部１３から出力される第３位相差信号ＵＰＦＲＱ、駆動部１３から出力される第４位相差信号ＤＮＦＲＱ、および、電圧制御発振器１７に入力される制御電圧値Ｖcon、それぞれの波形の一例が示されている。
【００７４】
この図に示されるように、位相比較部１２から第１位相差信号ＵＰがパルスとして出力される期間においては、電圧制御発振器１７に入力される制御電圧値Ｖconは、電位調整部１６により高く調整される。位相比較部１２から第２位相差信号ＤＮがパルスとして出力される期間においては、電圧制御発振器１７に入力される制御電圧値Ｖconは、電位調整部１６により低く調整される。駆動部１３から第３位相差信号ＵＰＦＲＱがパルスとして出力される期間において容量素子１５が充電され、それ以降において制御電圧値Ｖconは充電後の値を維持する。また、駆動部１３から第４位相差信号ＤＮＦＲＱがパルスとして出力される期間において容量素子１５が放電され、それ以降において制御電圧値Ｖconは放電後の値を維持する。
【００７５】
ここで、第１実施形態において、容量素子１５の容量値をＣ１５とし、電位調整部１６に含まれる第１容量素子Ｃ１６１および第２容量素子Ｃ１６２それぞれの容量値をＣ１６とし、電位調整部１６に含まれる第１バッファ１６１および第２バッファ１６２それぞれの出力信号ＵＰＰＨ，ＤＮＰＨＸのパルスの大きさをＶphfbとする。なお、図１１〜図１３に示されるように、信号ＵＰＰＨ，ＤＮＰＨＸの各パルスは互いに逆極性である。また、第１比較例において、ループフィルタ２５Ａに含まれる抵抗器Ｒ１Ａの抵抗値をＲ１とし、チャージポンプ２４から出力される充放電電流Ｉcpの大きさをＩpmpとする。このとき、Ｖphfb・Ｃ１６／Ｃ１５＝Ｒ１・Ｉpmp なる関係式を満たすようにすれば、第１実施形態と第１比較例とで、電圧制御発振器１７，２７から出力される発振信号の位相の調整に関して同様の効果が得られる。また、チャージポンプ２４から出力される充放電電流のパルス幅を動作周波数に関係なく固定値とするのが好ましく、このようにすることにより動作周波数に関係なく安定性が確保される。
【００７６】
図１４は、第１比較例，第２比較例および第１実施形態の各クロックデータ復元装置における伝達関数モデルを示す図である。同図（ａ）は第１比較例のクロックデータ復元装置２Ａの伝達関数モデルを示し、同図（ｂ）は第２比較例のクロックデータ復元装置２Ｂの伝達関数モデルを示し、また、同図（ｃ）は第１実施形態のクロックデータ復元装置１Ａの伝達関数モデルを示す。同図（ｂ），（ｃ）の各伝達関数モデル中に登場するτは、遅延要素である駆動部１３，２３による遅延時間を表し、τ＝０.５・Ｎ・Ｔ なる式で表される。ＴはクロックＣＫ，ＣＫＸの周期である。
【００７７】
同図（ｂ）に示された第２比較例のクロックデータ復元装置２Ｂの伝達関数モデルでは、遅延要素である駆動部１３による位相シフトがループ内に存在する。したがって、第２比較例のクロックデータ復元装置２Ｂの動作は不安定になる。これに対して、同図（ｃ）に示された第１実施形態のクロックデータ復元装置１Ａの伝達関数モデルでは、遅延要素である駆動部１３による位相シフトは、ループ内において互いに並列的に設けられている比例項および積分項のうち積分項に対して限定的に存在する。したがって、第１実施形態のクロックデータ復元装置１Ａの動作は安定である。
【００７８】
図１５は、第１比較例，第２比較例および第１実施形態の各クロックデータ復元装置のオープンループゲインの周波数依存性を示すグラフである。図１６は、第１比較例，第２比較例および第１実施形態の各クロックデータ復元装置のオープンループ位相の周波数依存性を示すグラフである。また、図１７は、第１比較例，第２比較例および第１実施形態の各クロックデータ復元装置のクローズループゲインの周波数依存性を示すグラフである。これらは、図１４に示された伝達関数モデルに基づいて計算されたものである。
【００７９】
図１５に示されるように、オープンループゲインの周波数依存性については、第１比較例，第２比較例および第１実施形態の各クロックデータ復元装置の間で相違するところは殆ど無い。
【００８０】
図１６に示されるように、オープンループ位相の周波数依存性については、第２比較例のクロックデータ復元装置２Ｂでは、遅延要素である駆動部２３による位相シフトの影響により、オープンループゲインが１となるクロスオーバー周波数の付近で位相が回転しているので、位相余裕が全く無い。これに対して、第１実施形態のクロックデータ復元装置１Ａは、第１比較例のクロックデータ復元装置２Ａと同様に、位相余裕を確保することができている。
【００８１】
その結果、図１７に示されるように、クローズループゲインの周波数依存性については、第２比較例のクロックデータ復元装置２Ｂでは、不安定を示すピークが現れる。これに対して、第１実施形態のクロックデータ復元装置１Ａは、第１比較例のクロックデータ復元装置２Ａと同様に、安定な特性を示している。
【００８２】
以上のように、第１実施形態のクロックデータ復元装置１Ａは、容量素子１５の面積の増大を抑制しつつ、位相シフト量θを或る値に維持したまま安定指数ζを大きくすることができ、また、安定な動作をすることができる。
【００８３】
（第２実施形態）
【００８４】
図１８は、第２実施形態のクロックデータ復元装置１Ｂの構成を示す図である。この図に示されるクロックデータ復元装置１Ｂは、入力したデジタル信号に基づいてクロックおよびデータを復元する装置であって、サンプラ部１１，位相比較部１２，駆動部１３，チャージポンプ１４，容量素子１５，電位調整部１６Ｂおよび電圧制御発振器１７を備える。
【００８５】
図６に示された第１実施形態のクロックデータ復元装置１Ａの構成と比較すると、この図１８に示される第２実施形態のクロックデータ復元装置１Ｂは、電位調整部１６に替えて電位調整部１６Ｂを備える点で相違する。
【００８６】
図１９は、第２実施形態のクロックデータ復元装置１Ｂに含まれる電位調整部１６Ｂの回路例を示す図である。この図に示されるように、電位調整部１６Ｂは、第１バッファ１６１，第２バッファ１６２，第１抵抗器Ｒ１６１，第２抵抗器Ｒ１６２，第１容量素子Ｃ１６１および第２容量素子Ｃ１６２を含み、更に、第１論理積回路部１６３，第２論理積回路部１６４およびパルサ部１６５を含む。図１１に示された第１実施形態における電位調整部１６の構成と比較すると、この図１９に示される第２実施形態における電位調整部１６Ｂは、第１論理積回路部１６３，第２論理積回路部１６４およびパルサ部１６５を更に含む点で相違する。
【００８７】
パルサ部１６５は、電圧制御発振器１７から出力されるクロックＣＫまたはクロックＣＫＸを入力して、このクロックと同一周期のパルス信号Pulseを出力する。第１論理積回路部１６３は、第１バッファ１６１と第１抵抗器Ｒ１６１との間に設けられており、第１バッファ１６１の出力信号およびパルサ部１６５の出力信号Pulseを入力して、これら２つの信号の論理積を表す信号を第１抵抗器Ｒ１６１へ出力する。また、第２論理積回路部１６４は、第２バッファ１６２と第２抵抗器Ｒ１６２との間に設けられており、第２バッファ１６２の出力信号およびパルサ部１６５の出力信号Pulseを入力して、これら２つの信号の論理積を表す信号を第２抵抗器Ｒ１６２へ出力する。
【００８８】
図２０は、第２実施形態のクロックデータ復元装置１Ｂにおける各信号の波形の一例を示す図である。この図には、上から順に、電位調整部１６Ｂのパルサ部１６５からの出力信号Pulse、位相比較部１２から出力される第１位相差信号ＵＰ、位相比較部１２から出力される第２位相差信号ＤＮ、電位調整部１６Ｂの第１バッファ１６１からの出力信号ＵＰＰＨ、電位調整部１６Ｂの第２バッファ１６２からの出力信号ＤＮＰＨＸ、駆動部１３から出力される第３位相差信号ＵＰＦＲＱ、駆動部１３から出力される第４位相差信号ＤＮＦＲＱ、および、電圧制御発振器１７に入力される制御電圧値Ｖcon、それぞれの波形の一例が示されている。
【００８９】
この図に示されるように、第２実施形態では、電位調整部１６Ｂの第１バッファ１６１からの出力信号ＵＰＰＨだけでなく、電位調整部１６Ｂの第２バッファ１６２からの出力信号ＤＮＰＨＸも、正極性のパルスとなっている。第１位相差信号ＵＰおよび第２位相差信号ＤＮの何れもが有意値でないとき（図９でHoldのとき）には、信号ＵＰＰＨはローレベルとなり、信号ＤＮＰＨＸはハイレベルとなる。
【００９０】
容量素子１５の容量値をＣ１５とし、第１容量素子Ｃ１６１および第２容量素子Ｃ１６２それぞれの容量値をＣ１６とし、第１バッファ１６１および第２バッファ１６２それぞれの出力信号ＵＰＰＨ，ＤＮＰＨＸのパルスの大きさをＶphfbとする。このとき、第１位相差信号ＵＰが有意値であるときには、信号ＵＰＰＨおよび信号ＤＮＰＨＸの双方はハイレベルとなり、Holdのときと比較して制御電圧値Ｖconは Ｖphfb・Ｃ１６／Ｃ１５ だけ高い。また、第２位相差信号ＤＮが有意値であるときには、信号ＵＰＰＨおよび信号ＤＮＰＨＸの双方はローレベルとなり、Holdのときと比較して制御電圧値Ｖconは Ｖphfb・Ｃ１６／Ｃ１５ だけ低い。
【００９１】
このように構成され動作する電位調整部１６Ｂを用いることにより、容量素子１５の第１端の電位（制御電圧値Ｖcon）は、電源変動の影響が小さいものとなる。したがって、この電位調整部１６Ｂでは、第１実施形態の如くＬＤＯ電源が用いられなくてもよい。
【００９２】
（第３実施形態）
【００９３】
図２１は、第３実施形態のクロックデータ復元装置１Ｃの構成を示す図である。この図に示されるクロックデータ復元装置１Ｃは、入力したデジタル信号に基づいてクロックおよびデータを復元する装置であって、サンプラ部１１，位相比較部１２，駆動部１３Ｃ，チャージポンプ１４，容量素子１５，電位調整部１６および電圧制御発振器１７を備える。
【００９４】
図６に示された第１実施形態のクロックデータ復元装置１Ａの構成と比較すると、この図２１に示される第３実施形態のクロックデータ復元装置１Ｃは、駆動部１３に替えて駆動部１３Ｃを備える点で相違する。
【００９５】
容量素子１５としてＭＯＳ容量が用いられる場合、特に９０ｎｍ以下の微細なプロセスでは、該容量素子１５の電荷のリークが問題となる。図２１中に示される抵抗Ｒleakは、その電荷のリークの際の等価的な抵抗を表す。容量素子１５の電荷のリークがあると、チャージポンプ１４から出力される充放電電流Ｉcpにより容量素子１５が充電または放電されても、その充電または放電により容量素子１５に与えられた電荷の一部は抵抗Ｒleakを経てリークしてしまう。リークが無ければ、位相比較部１２から出力される第１位相差信号ＵＰおよび第２位相差信号ＤＮそれぞれが互いに等しい頻度で有意値になるべきところ、リークが存在すると、第１位相差信号ＵＰおよび第２位相差信号ＤＮのうち何れか一方が他方より多い頻度で有意値となるところで電圧制御発振器１７から出力されるクロックＣＫ，ＣＫＸがロックすることになる。第３実施形態のクロックデータ復元装置１Ｃは、このような問題に対処するために駆動部１３Ｃを備える。
【００９６】
図２２は、第３実施形態のクロックデータ復元装置１Ｃに含まれる駆動部１３Ｃの構成例を示す図である。この図に示されるように、駆動部１３Ｃは、デシメータ部３１，デルタシグマ変調部３２，積分部３３および加算部３４を含む。図１０に示された第１実施形態における駆動部１３の構成と比較すると、この図２２に示される第３実施形態における駆動部１３Ｃは、積分部３３および加算部３４を更に含む点で相違する。
【００９７】
積分部３３は、乗算部３３１，加算部３３２，レジスタ部３３３およびリミッタ部３３４を含む。乗算部３３１は、デシメータ部３１の出力値に正の定数ｋを乗じて、その乗算結果の値を加算部３３２へ出力する。加算部３３２は、乗算部３３１の出力値とリミッタ部３３４の出力値とを加算して、その加算結果の値をレジスタ部３３３へ出力する。レジスタ部３３３は、加算部３３２の出力値をＭ周期の期間だけ遅延させて、その遅延後の値をリミッタ部３３４へ出力する。
【００９８】
リミッタ部３３４は、レジスタ部３３３の出力値を入力して、その入力値が所定範囲内であれば、その入力値をそのまま加算部３３２および加算部３４へ出力し、その入力値が所定範囲の上限値より大きければ、その上限値を加算部３３２および加算部３４へ出力し、また、その入力値が所定範囲の下限値より小さければ、その下限値を加算部３３２および加算部３４へ出力する。
【００９９】
積分部３３は、乗算部３３１，加算部３３２，レジスタ部３３３およびリミッタ部３３４を含んで構成されるループにより、デシメータ部３１の出力値の累積加算値に応じた値を出力する。加算部３４は、デシメータ部３１の出力値と乗算部３３の出力値とを加算して、その加算結果をデルタシグマ変調部３２へ出力する。すなわち、デルタシグマ変調部３２は、デシメータ部３１の出力値および積分部３３の出力値を変数Δに加算する。
【０１００】
このように構成される駆動部１３Ｃでは、デシメータ部３１の出力値の累積加算値に応じた値を積分部３３により求め、この積分部３３により求めた累積加算値とデシメータ部３１の出力値との加算値をデルタシグマ変調部３２に入力する。そして、デルタシグマ変調部３２は、入力値を変数Δに加算した結果の値を変数Δの値としてレジスタ部３２３から出力する。デルタシグマ変調部３２は、変数Δの値が＋Ｎ以上になったときに、量子化部３２４により、その旨を表す第３位相差信号ＵＰＦＲＱを出力し、減算部３２１により、変数Δから値Ｎを減算する。また、デルタシグマ変調部３２は、変数Δの値が−Ｎ以下になったときに、量子化部３２４により、その旨を表す第４位相差信号ＤＮＦＲＱを出力し、減算部３２１により、変数Δに値Ｎを加算する。
【０１０１】
例えば、積分部３３が設けられていないとした場合に、容量素子１５の電荷の一部が抵抗Ｒleakを経てリークしてしまうことで位相比較部１２から出力される第１位相差信号ＵＰが第２位相差信号ＤＮより多い頻度で有意値となるとする。このとき、駆動部１３Ｃにおいて、第１位相差信号ＵＰおよび第２位相差信号ＤＮそれぞれが有意値となる頻度の差に応じた値が積分部３３から出力され、積分部３３の出力値とデシメータ部３１の出力値との加算値がデルタシグマ変調部３２に入力される。
【０１０２】
このような加算値が入力されたデルタシグマ変調部３２における処理により、駆動部１３Ｃから出力される第３位相差信号ＵＰＦＲＱが第４位相差信号ＤＮＦＲＱより多い頻度で有意値となる。そして、安定時には、位相比較部１２から出力される第１位相差信号ＵＰおよび第２位相差信号ＤＮそれぞれが互いに等しい頻度で有意値になることができる。これにより、容量素子１５の電荷のリークをキャンセルすることができる。
【０１０３】
また、本実施形態では、積分部３３がリミッタ部３３４を含むことにより、積分部３３における累積加算値（つまり、積分部３３の出力値）が所定範囲を超えないようにすることで、駆動部１３Ｃの誤動作を防止することができる。
【０１０４】
（第４実施形態）
【０１０５】
図２３は、第４実施形態のクロックデータ復元装置１Ｄの構成を示す図である。この図に示されるクロックデータ復元装置１Ｄは、入力したデジタル信号に基づいてクロックおよびデータを復元する装置であって、サンプラ部１１，位相比較部１２，駆動部１３，チャージポンプ１４，容量素子１５，電位調整部１６Ｂ，電圧制御発振器１７およびパルサ部１８を備える。
【０１０６】
図１８に示された第２実施形態のクロックデータ復元装置１Ｂと比較すると、この図２３に示される第４実施形態のクロックデータ復元装置１Ｄは、駆動部１３とチャージポンプ１４との間に設けられたパルサ部１８を更に備える点で相違する。パルサ部１８は、駆動部１３から出力される第３位相差信号ＵＰＦＲＱおよび第４位相差信号ＤＮＦＲＱを入力する。そして、パルサ部１８は、第３位相差信号ＵＰＦＲＱおよび第４位相差信号ＤＮＦＲＱを、一定のパルス幅を有するもの（第３位相差信号ＵＰＦＲＱＰＬＳ，第４位相差信号ＤＮＦＲＱＰＬＳ）としてチャージポンプ１４へ出力する。チャージポンプ１４は、駆動部１３から出力されてパルサ部１８により一定のパルス幅を有するものとされた第３位相差信号ＵＰＦＲＱＰＬＳおよび第４位相差信号ＤＮＦＲＱＰＬＳに基づいて充放電電流を出力する。
【０１０７】
図２４は、第４実施形態のクロックデータ復元装置１Ｄに含まれるパルサ部１８の構成を示す図である。パルサ部１８は、第１遅延回路１８１、第２遅延回路１８２、第１論理反転回路１８３、第２論理反転回路１８４、第１論理積回路１８５および第２論理積回路１８６を含む。
【０１０８】
第１遅延回路１８１は、駆動部１３から出力される第３位相差信号ＵＰＦＲＱを入力し、この第３位相差信号ＵＰＦＲＱに対して固定遅延を付与して、その遅延付与後の第３位相差信号ＵＰＦＲＱを第１論理反転回路１８３へ出力する。第１論理反転回路１８３は、第１遅延回路１８１から出力された第３位相差信号ＵＰＦＲＱを入力して、これを論理反転して第１論理積回路１８５へ出力する。第１論理積回路１８５は、駆動部１３から出力される第３位相差信号ＵＰＦＲＱを入力するとともに、第１論理反転回路１８３から出力された信号を入力し、これら２つの信号の論理積を演算して、その論理積値を第３位相差信号ＵＰＦＲＱＰＬＳとしてチャージポンプ１４へ出力する。この第３位相差信号ＵＰＦＲＱＰＬＳは、動作周波数に関係なく一定のパルス幅を有する。
【０１０９】
第２遅延回路１８２は、駆動部１３から出力される第４位相差信号ＤＮＦＲＱを入力し、この第４位相差信号ＤＮＦＲＱに対して固定遅延を付与して、その遅延付与後の第４位相差信号ＤＮＦＲＱを第２論理反転回路１８４へ出力する。第２論理反転回路１８４は、第２遅延回路１８２から出力された第４位相差信号ＤＮＦＲＱを入力して、これを論理反転して第２論理積回路１８６へ出力する。第２論理積回路１８６は、駆動部１３から出力される第４位相差信号ＤＮＦＲＱを入力するとともに、第２論理反転回路１８４から出力された信号を入力し、これら２つの信号の論理積を演算して、その論理積値を第４位相差信号ＤＮＦＲＱＰＬＳとしてチャージポンプ１４へ出力する。この第４位相差信号ＤＮＦＲＱＰＬＳは、動作周波数に関係なく一定のパルス幅を有する。
【０１１０】
各実施形態のクロックデータ復元装置の動作の安定性について以下に説明する。安定指数ζは、アップデート期間中の位相フィードバック△θbbと周波数フィードバック△θintとの比として表される。
△θbb  ＝ Kvco * (Cph/C1) * Vph * tph
△θint ＝ Kvco * (Ifq/Nfq) * tfq/C1 * tupdate
【０１１１】
ここで、位相フィードバックの周期がtbitであることから、tupdate=tbit とすると、安定指数ζは下記式で表される。
ζ ＝ △θbb/△θint
＝ (Cph * Vph * tph * Nfq) / (Ipmp * tfq * tbit)
【０１１２】
各パラメータは以下のとおりである。
Cph  : 位相フィードバック用容量
Vph  : 位相フィードバック用電圧
tph  : 位相フィードバック用パルス幅
Nfq  : 周波数フィードバックの減衰比
Ipmp : 周波数フィードバックの電流
tfq  : 周波数フィードバックのパルス幅
【０１１３】
パルサ部１８が設けられていない第１〜第３の各実施形態では、tph, tfqはビット周期tbitに比例するので、安定指数ζは下記式で表される。Nfqを大きくすることで、ζを大きくし、安定性を確保することができる。ただし、低周波動作の場合、tbitが大きくなり、ζが小さくなる問題がある。
ζ ＝ △θbb/△θint
＝ (Cph * Vph * tph * Nfq) / (Ipmp * tfq * tbit)
∝ (Cph * Vph * Nfq) / (Ipmp * tbit)
【０１１４】
一方、パルサ部１８が設けられた第４実施形態では、tphはビット周期tbitに比例するが、tfqは固定値であるので、安定指数ζは下記式で表される。このように、ζは動作周波数に依存せず、安定性を確保することができる。
ζ ＝ Δθbb/Δθint
＝ (Cph * Vph * tph * Nfq) / (Ipmp * tfq * tbit)
∝ (Cph * Vph * Nfq) / (Ipmp * tfq)
【０１１５】
なお、第４実施形態のクロックデータ復元装置１Ｄは第２実施形態のクロックデータ復元装置１Ｂの構成において駆動部１３とチャージポンプ１４との間にパルサ部１８を設けたものであったが、第１または第３の実施形態のクロックデータ復元装置１Ａ，１Ｃの構成においても駆動部１３とチャージポンプ１４との間にパルサ部１８を設けてもよい。
【符号の説明】
【０１１６】
１Ａ，１Ｂ，１Ｃ，１Ｄ，２Ａ．２Ｂ…クロックデータ復元装置、１１…サンプラ部、１２…位相比較部、１３，１３Ｃ…駆動部、１４…チャージポンプ、１５…容量素子、１６，１６Ｂ…電位調整部、１７…電圧制御発振器、１８…パルサ部、２１…サンプラ部、２２…位相比較部、２３…駆動部、２４…チャージポンプ、２５Ａ，２５Ｂ…ループフィルタ、２７…電圧制御発振器、３１…デシメータ部、３２…デルタシグマ変調部、３３…積分部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2011010581.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
2011010581.tif 000016
【図１５】
2011010581.tif 000017
【図１６】
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【図１７】
2011010581.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【国際調査報告】
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2011010581.tif 000028
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