【事件の表示】
　特願２０１５−２２７２１３「電子パッケージ及び、電子システム」拒絶査定不服審判事件〔平成２８年　６月２０日出願公開、特開２０１６−１１１３５０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯　
　本願は、平成２７年１１月２０日（パリ条約による優先権主張　２０１４年１２月１日、米国（ＵＳ））の出願であって、その手続の経緯は以下のとおりである。
　平成２９年　２月　６日付け：拒絶理由通知
　同　　　年　４月１０日　　：意見書、手続補正書の提出
　同　　　年　８月２５日付け：拒絶理由（最後の拒絶理由）通知
　同　　　年１１月１３日　　：意見書、手続補正書の提出
　平成３０年　３月２７日付け：平成２９年１１月１３日の手続補正につい
　　　　　　　　　　　　　　　ての補正の却下の決定、拒絶査定
　同　　　年　７月１９日　　：審判請求書、手続補正書の提出
　令和　１年　６月２８日付け：当審による拒絶理由通知
　同　　　年１０月１７日　　：意見書、手続補正書の提出
第２　本願発明
　本願の請求項１ないし１０に係る発明は、令和１年１０月１７日付け手続補正により補正された特許請求の範囲の請求項１ないし１０に記載された事項により特定されるものであるところ、その請求項１に係る発明（以下「本願発明」という。）及び請求項３に係る発明は、次のとおりのものである。
「【請求項１】
　誘電体層（１０２，１２０８，１３０４）と、
　前記誘電体層（１０２，１２０８，１３０４）の少なくとも一部に配置されたコンフォーマルマスキング層（１１２，１００１，１３０６）であって、導電性材料を含み、かつ接地プレーン、電源、信号源、シールド層、またはこれらの組み合わせとして機能するように構成されるコンフォーマルマスキング層（１１２，１００１，１３０６）と、
　前記コンフォーマルマスキング層（１１２，１００１，１３０６）の少なくとも一部に配置され、複数の電気トレースを含む配線層（１３６，１１０８，１３０８）と、
　前記コンフォーマルマスキング層（１１２，１００１，１３０６）、前記誘電体層（１０２，１２０８，１３０４）および前記配線層（１３６，１１０８，１３０８）に少なくとも部分的に配置されたマイクロビア（１２２，１００２，１００４，１１０４，１２０４，１２１０，１３１０）であって、前記配線層（１３６，１１０８，１３０８）の少なくとも一部が、前記マイクロビア（１２２，１００２，１００４，１１０４，１２０４，１２１０，１３１０）の少なくとも一部にコンフォーマル導電層を形成し、前記コンフォーマルマスキング層（１１２，１００１，１３０６）が、前記マイクロビア（１２２，１００２，１００４，１１０４，１２０４，１２１０，１３１０）のサイズを画定するように構成されている、マイクロビア（１２２，１００２，１００４，１１０４，１２０４，１２１０，１３１０）と、
　前記マイクロビア（１２２，１００２，１００４，１１０４，１２０４，１２１０，１３１０）に結合された半導体ダイ（１１８，１２０２，１３０２）と、
　前記配線層（１３６，１１０８，１３０８）の前記複数の電気トレースの１つ以上を使用して前記マイクロビア（１２２，１００２，１００４，１１０４，１２０４，１２１０，１３１０）に結合した他のマイクロビアと、
　を備え、
　前記コンフォーマルマスキング層（１１２，１００１，１３０６）が、前記他のマイクロビアのサイズを画定し、
　前記配線層（１３６，１１０８，１３０８）が、前記マイクロビア（１２２，１００２，１００４，１１０４，１２０４，１２１０，１３１０）に形成された前記コンフォーマル導電層と、前記他のマイクロビアに形成されたコンフォーマル導電層とを接続する、電子パッケージ。」
「【請求項３】
　前記マイクロビア（１２２，１００２，１００４，１１０４，１２０４，１２１０，１３１０）がブラインドマイクロビアである、請求項１または２のいずれかに記載の電子パッケージ。」
第３　当審が通知した拒絶の理由
　令和１年６月２８日に当審が通知した拒絶理由のうち理由１及び理由２の（３）の概要は、それぞれ、次のとおりのものである。
１．理由１について
　本件出願の請求項１ないし１４に係る発明は、本願の優先権主張の日（以下「優先日」という。）前に頒布された又は電気通信回線を通じて公衆に利用可能となった下記の引用文献１及び２に記載された発明に基づいて、その優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法２９条２項の規定により特許を受けることができない。
引用文献１．特開２０１２−１３４５００号公報 
引用文献２．特開２００８−１６５３９号公報
２．理由２の（３）について
　本件出願の請求項５に記載された発明特定事項（マイクロビアがブラインドマイクロビアであると特定する事項）は、請求項１に記載された発明特定事項（マイクロビアが半導体ダイに結合する旨の特定事項）と技術的に整合しないため、請求項５−９に係る発明は明確でなく、本件出願は、特許請求の範囲の記載が特許法第３６条第６項第２号に規定する要件を満たしていない。
第４　引用文献の記載
１．引用文献１の記載について
　当審の拒絶の理由で引用された上記引用文献１には、「半導体デバイスパッケージ」について次の事項が記載されている。ただし、下線は当審で付与したものである。
（１）「【００１８】
　
図１に示すように、本方法は、第１の金属層１３０に配置された誘電体膜１２０を含む積層体１００を用意するステップを含む。
（２）「【００２４】
　一実施形態では、ビア１５０は、図２に示すように、垂直側壁を持つ円形状を有する。しかしながら、ビア１５０の形状は、限定されず、ビアは、任意の適切な形状を有してもよい。例えば、ビア１５０は、楕円形状もしくは丸い角を持つ正方形状、または別のより複雑な形状を有してもよい。別の実施形態では、ビア１５０は、テーパ状側壁を有する。ビアのサイズおよび数は、接触パッド２１０および２２０のサイズならびにデバイス２００の電流要件にある程度依存することもある。例えば、図４に示すように、
導電層１８０は、例示的な一実施形態では、デバイス２００の所望の電流要件を満たすために、２つのビアを通じて接触パッド２１０および１つのビアを通じて接触パッド２２０と接触する。別の実施形態では、３つ以上のビア１５０が、接触パッド２１０と接触してもよい。
一実施形態では、複数のビア１５０は、約２５ミクロンから約１００００ミクロンの範囲の直径を有する。
（３）「【００２８】
　図３で示すように、本方法はさらに、半導体デバイスが取り付け後に１つまたは複数のビア１５０と接触するように、１つまたは複数の半導体デバイス２００を誘電体膜外面１２２に取り付けるステップを含む。特定の実施形態では、半導体デバイス２００は、電力デバイスを代表する。一実施形態では、半導体デバイス２００は、電力スイッチング用途で用いられる電力ＭＯＳＦＥＴ（金属酸化膜電界効果トランジスタ）およびＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）などだが限定されない、さまざまな種類の電力半導体デバイスを代表する。別の実施形態では、半導体デバイス２００は、ダイオードである。単一の半導体デバイス２００は、例として提供されるだけである。しかしながら、実際のパワーオーバーレイ製作プロセスでは、複数の半導体デバイスが、誘電体膜外面１２２に取り付けられてもよい。例示的な実施形態では、
任意のパッケージングまたは相互接続より前に、これらのデバイス２００は一般に、活性表面２０２および反対面２０４を有する半導体チップの形をしている。
電力半導体デバイス２００の場合には、少なくとも２つの端子、すなわち接触パッド２１０によって表されるソース端子などのデバイス主端子、および接触パッド２２０によって表されるゲート端子などの制御端子を含む金属化Ｉ／Ｏ（入力／出力）パッド２１０および２２０を有する。
（４）「【００３０】
　一実施形態では、
本方法はさらに、図４で示すように、第１の金属層外面１３２に導電層１８０を配置するステップを含む。
（５）「【００３４】
　本方法はさらに、所定の回路構成に従って相互接続層１９０をパターン形成して、パターン形成済み相互接続層１９２を形成するステップを含み、パターン形成済み相互接続層１９２の一部分は、図５に示すように、１つまたは複数のビア１５０を通って延在し、半導体デバイス２００との電気接点を形成する。図５は、相互接続層１９０がパターン形成された後に誘電体膜１２０に取り付けられたデバイス２００の横断面図を例示する。相互接続層１９０は、相互接続層１９０の一部分を選択的に除去することによってパターン形成されて、パッケージング構造相互接続から成るパターン形成済み相互接続層１９２を形成する。図５で示すように、
パターン形成済み相互接続層１９２は、上部相互接続領域１９４およびビア相互接続領域１９６を含む。上部相互接続領域１９４は、導電層１８０および第１の金属層１３０のパターン形成済み部分を含み、誘電体膜外面１２２に隣接して形成される。パターン形成済み相互接続層１９２はさらに、複数のビア１５０に形成されたビア相互接続領域１９６を含む。ビア相互接続領域１９６の第１の部分は、ビア１５０の側壁に隣接して配置され、第２の部分は、半導体デバイス２００の１つまたは複数の接触パッド２１０／２２０に隣接して配置される。ビア相互接続領域１９６は、導電層１８０から成る。
（６）「【００３８】
　一実施形態では、
図５で示すように、半導体デバイスパッケージ３００が、提供される。半導体デバイスパッケージ３００は、誘電体膜１２０に配置された第１の金属層１３０を含む積層体１００を含む。半導体デバイスパッケージ３００は、所定のパターンに従って積層体１００を通って延在する複数のビア１５０を含む。１つまたは複数の半導体デバイス２００は、半導体デバイス２００が１つまたは複数のビア１５０と接触するように誘電体膜１２０に取り付けられる。パターン形成済み相互接続層１９２は、誘電体膜１２０に配置され、前記パターン形成済み相互接続層１９２は、第１の金属層１３０および導電層１８０の１つまたは複数のパターン形成済み領域を含み、パターン形成済み相互接続層１９２の一部分は、１つまたは複数のビア１５０を通って延在し、半導体デバイス２００との電気接点を形成する。パターン形成済み相互接続層１９２はさらに、上部相互接続領域１９４およびビア相互接続領域１９６を含み
（７）「【００４４】
　いくつかの他の実施形態では、第２の金属層１１０は、例えばビア１５１および１５３の所定のパターンに基づいて、パターン形成済みの第２の金属層領域、例えばパターン形成済み領域１４１および１４３の一部分を選択的に除去するためにビア１５０の形成の前に選択的にパターン形成される。図９に示すように、第２の金属層１１０は、パターン形成済みの第２の金属層１４０を形成するためにパターン形成され、パターン形成済み金属層１４０はさらに、パターン形成済み領域の一部分がビアパターンに基づいて除去されるようなパターン形成済み領域１４１および１４３を含む。いくつかの実施形態では、
第１の金属層１３０はさらに、図９で示すように、例えばビア１５１および１５３の所定のパターンに基づいて、第１の金属層１３０の一部分を選択的に除去するためにビア１５０の形成の前に選択的にパターン形成される。そのような実施形態では、ビア１５０の形成は、図８で示すように、積層体を通って延在するビア１５０を形成するために誘電体膜１２０の選択された部分の除去を含むだけである。
（８）「【図３】
　　　　　　　　　　　　　　　　　」
（９）「【図４】
　　　　　　　　　　　　　　　　　」
（１０）「【図５】
　　　　　　　　　　　　　　　　　」
・上記（６）の第１文から第３文によれば、誘電体膜１２０に配置された第１の金属層１３０を含む積層体１００と、所定のパターンに従って積層体１００を通って延在する複数のビア１５０とを含む半導体デバイスパッケージ３００が記載されている。
　ここで、「誘電体膜１２０に配置された第１の金属層１３０を含む積層体１００」とは、上記（１）及び図１によれば誘電体膜１２０及び第１の金属層１３０の双方が積層体１００を構成しているから、「誘電体膜１２０と誘電体膜１２０に配置された第１の金属層１３０とを含む積層体１００」といえる。
・上記（２）によれば、複数のビア１５０は、約２５ミクロンから約１００００ミクロンの範囲の直径を有する。
・上記（４）、（９）及び（１０）によれば、半導体デバイスパッケージ３００は導電層１８０を含み、導電層１８０はビア１５０内に配置された部分（以下「ビア内導電層」という。）と第１の金属層１３０上に配置された部分（以下「上部導電層」という。）とを有する。
・上記（６）の第４文には、複数のビア１５０と接触するように誘電体膜１２０に取り付けられる半導体デバイス２００が記載され、上記（１０）によれば半導体デバイスパッケージ３００は半導体デバイス２００を含む。また、上記（３）によれば、パッケージングまたは相互接続より前に半導体デバイス２００は半導体チップの形をしている。
・上記（１０）によれば、半導体デバイスパッケージ３００は、パターン形成済み相互接続層１９２を含み、上記（６）の第５文によれば、当該パターン形成済み相互接続層１９２は、誘電体膜１２０に配置され、第１の金属層１３０および導電層１８０からなる複数のパターン形成済み領域を含み、パターン形成済み相互接続層１９２の一部分は、１つまたは複数のビア１５０を通って延在して半導体デバイス２００との電気接点を形成する。
・上記（３）によれば、半導体デバイス２００は、接触パッド２１０としてソース端子などのデバイス主端子及び接触パッド２２０としてゲート端子などの制御端子を有する。そして、上記（８）及び（１０）によれば、接触パッド２１０及び接触パッド２２０が、パターン形成済み相互接続層１９２と半導体デバイス２００との電気接点を構成する。
・上記（６）の第６文及び上記（５）によれば、パターン形成済み相互接続層１９２は、導電層１８０および第１の金属層１３０を含む上部相互接続領域１９４およびビア１５０に形成された導電層１８０からなるビア相互接続領域１９６を含む。
　そして、上述のとおり導電層１８０のうちビア１５０内に配置された部分は「ビア内導電層」であり、第１の金属層１３０上に配置された部分は「上部導電層」であるから、パターン形成済み相互接続層１９２は、上部導電層および第１の金属層１３０を含む上部相互接続領域１９４およびビア内導電層からなるビア相互接続領域１９６を含む。
・上記（２）によれば、導電層１８０は、２つ以上のビア１５０を通じて半導体デバイス２００の接触パッド２１０と接触する。
　上記摘示事項および図面を総合勘案すると、引用文献１には、次の発明（以下「引用発明」という。）が記載されていると認められる。
「半導体デバイスパッケージ３００であって、
　誘電体膜１２０と誘電体膜１２０に配置された第１の金属層１３０とを含む積層体１００と、
　所定のパターンに従って積層体１００を通って延在する複数のビア１５０であって、約２５ミクロンから約１００００ミクロンの範囲の直径を有する複数のビア１５０と、
　ビア１５０内に配置されたビア内導電層と第１の金属層１３０上に配置された上部導電層とからなる導電層１８０と、
　複数のビア１５０と接触するように誘電体膜１２０に取り付けられた半導体デバイス２００であって、パッケージングまたは相互接続より前に半導体チップの形をしている半導体デバイス２００と、
　第１の金属層１３０及び導電層１８０からなり、複数のパターン形成済み領域を含んでいるパターン形成済み相互接続層１９２であって、一部分が１つまたは複数のビア１５０を通って延在して半導体デバイス２００との電気接点を形成する、パターン形成済み相互接続層１９２と、
　を含み、 
　半導体デバイス２００は、接触パッド２１０としてソース端子などのデバイス主端子及び接触パッド２２０としてゲート端子などの制御端子を有するとともに、当該接触パッド２１０及び接触パッド２２０がパターン形成済み相互接続層１９２と半導体デバイス２００との電気接点を構成し
　パターン形成済み相互接続層１９２は、上部導電層および第１の金属層１３０を含む上部相互接続領域１９４、並びに、ビア内導電層からなるビア相互接続領域１９６を含み、
　導電層１８０は、２つ以上のビア１５０を通じて半導体デバイス２００の接触パッド２１０と接触する、半導体デバイスパッケージ３００。」
　また、上記（７）によれば、
「第１の金属層１３０は、ビア１５１および１５３の所定のパターンに基づいて、ビア１５０の形成の前にその一部が選択的に除去されてパターン形成され、ビア１５０の形成は、積層体を通って延在するビア１５０を形成するために誘電体膜１２０の選択された部分の除去を含むだけとする」技術事項が記載されている。
２．引用文献２の記載について
　当審の拒絶の理由で引用された上記引用文献２には、次の事項が記載されている。ただし、下線は当審で付与したものである。
「【発明を実施するための最良の形態】
【００４８】
（第１実施形態）
　以下、本発明に係る半導体パッケージ及び半導体パッケージの製造方法の第１実施形態を、図１から図１３を参照して説明する。図１は、本発明に係る半導体パッケージの第１実施形態を示す断面図である。
　図１に示すように、
本実施形態の半導体パッケージ１は、一方の面に２つ（複数）の電極部２ａを有するＩＣチップ（半導体素子）２と、該ＩＣチップ２の一方の面に接合され、電極部２ａをそれぞれ露出させる開口３を有する絶縁性の基材４とを備えている。
　　　　　　　　　　　　・・・（中略）・・・
【００５４】
　図５は、図１に示す半導体パッケージの製造方法を示した工程図であって、基材上に金属層を形成した状態を示す図である。
　　　　　　　　　　　　・・・（中略）・・・
【００５５】
　図６は、図５に示す状態の後、金属層に開口及び貫通孔を形成した状態を示す図である。
　
上述した金属層形成工程が終了した後、図６に示すように、金属層５に開口３を形成する
　具体的には、金属層５の所定位置にフォトリソグラフィ技術によって図示しないマスクを設けると共に、該マスクを除く範囲で金属層５をエッチング加工する。こうすることで、開口３及び貫通孔１６をそれぞれ形成することができる。この開口３は、後にＩＣチップ２の電極部２ａを露出させるものであり、ＩＣチップ２の数、電極部２ａの数に応じて形成する。また、貫通孔１６は、隣り合うＩＣチップ２間に形成されるものであり、後に固片化するときの目安となるものである。なお、この時点では金属層５のみに、開口３及び貫通孔１６が形成されている。
【００５６】
　図７は、図６に示す状態の後、基材に複数のＩＣチップを接合した状態を示す図である。
　　　　　　　　　　　　・・・（中略）・・・
【００５７】
　図８は、図７に示す状態の後、ＩＣチップを保護層で保護した状態を示す図である。
　　　　　　　　　　　　・・・（中略）・・・
【００５８】
　図９は、図８に示す状態の後、基材に開口及び貫通孔を形成した状態を示す図である。
　
次いで保護層形成工程が終了した後、図９に示すように、金属層５に形成した開口３及び貫通孔１６に合わせて基材４を加工して、該基材４に開口３及び貫通孔１６を形成する基材加工工程を行う（Ｓ５）。具体的には、金属層５をマスクとしてエッチング加工を行い、金属層５に形成した開口３及び貫通孔１６と同様の開口３及び貫通孔１６を基材４に形成する。
　以上によれば、引用文献２には、「絶縁性の基材４に接合されたＩＣチップ（半導体素子）２の電極部２ａを露出させる開口３を金属層５及び絶縁性の基材４に形成するにあたり、金属層５に開口を形成した後、金属層５をマスクとしてエッチング加工を行い、金属層５に形成した開口と同様の開口を基材４に形成する」技術事項が記載されている。
第５　当審の判断
１．理由１について
（１）対比
　本願発明と引用発明とを対比する。
ア．引用発明の「誘電体膜１２０」は本願発明の「誘電体層」に相当する。
イ．引用発明の「第１の金属層１３０」と本願発明の「コンフォーマルマスキング層」とは、「導電性材料を含」む層（以下「導電性材料層」という。）である点で一致する。
　ただし、導電性材料層が、本願発明では「コンフォーマルマスキング」層であるのに対し、引用発明ではその旨特定されていない。
ウ．引用発明の「第１の金属層１３０」が「誘電体膜１２０に配置された」ものである点は、本願発明の「コンフォーマルマスキング層」が「誘電体層の少なくとも一部に配置された」ものである点と共通する。
エ．引用発明は、「第１の金属層１３０及び導電層１８０からなり、・・・半導体デバイス２００との電気接点を形成する、パターン形成済み相互接続層１９２」を有し、「半導体デバイス２００は、接触パッド２１０としてソース端子などのデバイス主端子及び接触パッド２２０としてゲート端子などの制御端子を有するとともに、当該接触パッド２１０及び接触パッド２２０がパターン形成済み相互接続層１９２と半導体デバイス２００との電気接点を構成し」ている。したがって、引用発明の「第１の金属層１３０」は信号線又は電源線として機能しているのは明らかであるから、引用発明の「第１の金属層１３０」と本願発明の「コンフォーマルマスキング層」とは、「接地プレーン、電源、信号源、シールド層、またはこれらの組み合わせとして機能するように構成される」ものである点で共通する。
オ．上記イ〜エによれば、引用発明と本願発明とは、「前記誘電体層の少なくとも一部に配置された導電性材料層であって、導電性材料を含み、かつ接地プレーン、電源、信号源、シールド層、またはこれらの組み合わせとして機能するように構成される導電性材料層」を備える点で一致する。
　ただし、導電性材料層が、本願発明では「コンフォーマルマスキング」層であるのに対し、引用発明ではその旨特定されていない点で相違する。
カ．引用発明の「導電層１８０」は、「複数のパターン形成済み領域を含んでいるパターン形成済み相互接続層１９２」を構成するから、パターン化され、複数の電気トレースを含むのは明らかである。また、「導電層１８０」は「半導体デバイス２００の接触パッド２１０に接触する」ものであるから、本願発明の「複数の電気トレースを含む配線層」に相当する。
　さらに、引用発明の「導電層１８０」は、その一部をなす「上部導電層」が第１の金属層１３０の上に配置されているから、本願発明の「配線層」がコンフォーマルマスキング層「の少なくとも一部に配置され」る点で共通する。
　したがって、引用発明と本願発明とは「前記導電性材料層の少なくとも一部に配置され、複数の電気トレースを含む配線層」を備える点で一致する。
　ただし、導電性材料層が、本願発明では「コンフォーマルマスキング」層であるのに対し、引用発明ではその旨特定されていない点で相違する。
キ．引用発明の「約２５ミクロンから約１００００ミクロンの範囲の直径を有する複数のビア１５０」は、マイクロメートルレベルの寸法であるから、本願発明の「マイクロビア」に相当する。
ク．引用発明の「積層体１００を通って延在する複数のビア１５０」は、誘電体膜１２０と第１の金属層１３０とを含む積層体１００を通って延在するものであるから、誘電体膜１２０と金属層１３０に少なくとも部分的に配置されている。
　また、引用発明において、「導電層１８０」は「ビア１５０に形成されたビア内導電層」を有していることから、「ビア１５０」は「導電層１８０」に少なくとも部分的に配置されているといえる。
　したがって、上記ア、イ及びカの対比を考慮すれば、引用発明の「ビア１５０」と本願発明の「マイクロビア」とは、「前記導電性材料層、前記誘電体層および前記配線層に少なくとも部分的に配置された」点で一致する。
　ただし、導電性材料層が、本願発明では「コンフォーマルマスキング」層であるのに対し、引用発明ではその旨特定されていない。
ケ．本願発明の「コンフォーマル導電層」は、本願明細書の段落【００２２】における「コンフォーマル導電層１３０を、コンフォーマルマスキング層１１２の少なくとも一部および少なくともマイクロビア１２２に溶着させることができる。コンフォーマル導電層１３０を、コンフォーマルな方法でマイクロビア１２２に配置することができる。」との記載、及び、図８からみて、形成面の形状に倣って形成されている導電層を意味すると認められる。
　したがって、引用発明の「導電層１８０」が「ビア１５０内に配置されたビア内導電層」からなる点は、本願発明の「前記配線層の少なくとも一部が、前記マイクロビアの少なくとも一部にコンフォーマル導電層を形成」する点に相当する。
コ．引用発明の「第１の金属層１３０」は、第１の金属層１３０を含む積層体１００を通ってビア１５０が延在するものであるから、ビア１５０のサイズを画定していると認められる。
　したがって、引用発明の「第１の金属層１３０」と本願発明の「コンフォーマルマスキング層」とは、「前記マイクロビアのサイズを画定する」点、及び「前記他のマイクロビアのサイズを画定」する点で一致する。
サ．上記キ〜コによれば、引用発明と本願発明とは、「前記導電性材料層、前記誘電体層および前記配線層に少なくとも部分的に配置されたマイクロビアであって、前記配線層の少なくとも一部が、前記マイクロビアの少なくとも一部にコンフォーマル導電層を形成し、前記導電性材料層が、前記マイクロビアのサイズを画定するように構成されている、マイクロビア」を備える点で一致する。
　ただし、導電性材料層が、本願発明では「コンフォーマルマスキング」層であるのに対し、引用発明ではその旨特定されていない点で相違する。
シ．「ダイ」とは、半導体の技術分野において、基板から切り分けて得られた各チップを意味するところ、引用発明の「半導体デバイス２００」は、パッケージングまたは相互接続より前に半導体チップの形をしているものであるから、本願発明の「半導体ダイ」に相当する。
　したがって、引用発明の「複数のビア１５０と接触するように誘電体膜１２０に取り付けられた半導体デバイス２００」は、本願発明の「マイクロビアに結合された半導体ダイ」に相当する。 
ス．引用発明の「導電層１８０は、２つ以上のビア１５０を通じて半導体デバイス２００の接触パッド２１０と接触する」点は、本願発明の「前記配線層の前記複数の電気トレースの１つ以上を使用して前記マイクロビアに結合した他のマイクロビア」を備える点に相当する。
セ．引用発明の「２つ以上のビア１５０」に配置された「ビア内導電層」は、本願発明の「前記マイクロビアに形成されたコンフォーマル導電層」及び「他のマイクロビアに形成されたコンフォーマル導電層」に相当するから、引用発明の「導電層１８０は、２つ以上のビア１５０を通じて半導体デバイス２００の接触パッド２１０と接触する」点は、本願発明の「配線層が、前記マイクロビアに形成されたコンフォーマル導電層と、前記他のマイクロビアに形成されたコンフォーマル導電層とを接続する」点にも相当する。
ソ．上記コ及びセによれば、引用発明と本願発明とは、「前記導電性材料層が、前記他のマイクロビアのサイズを画定し、前記配線層が、前記マイクロビアに形成された前記コンフォーマル導電層と、前記他のマイクロビアに形成されたコンフォーマル導電層とを接続する」点で一致する。
　ただし、導電性材料層が、本願発明では「コンフォーマルマスキング」層であるのに対し、引用発明ではその旨特定されていない点で相違する。
タ．引用発明の「半導体デバイスパッケージ」は、本願発明の「電子パッケージ」に相当する。 
　そうすると、本願発明と引用発明とは
「誘電体層と、
　前記誘電体層の少なくとも一部に配置された導電性材料層であって、導電性材料を含み、かつ接地プレーン、電源、信号源、シールド層、またはこれらの組み合わせとして機能するように構成される導電性材料層と、
　前記導電性材料層の少なくとも一部に配置され、複数の電気トレースを含む配線層と、
　前記導電性材料層、前記誘電体層および前記配線層に少なくとも部分的に配置されたマイクロビアであって、前記配線層の少なくとも一部が、前記マイクロビアの少なくとも一部にコンフォーマル導電層を形成し、前記導電性材料層が、前記マイクロビアのサイズを画定するように構成されている、マイクロビアと、
　前記マイクロビアに結合された半導体ダイと、
　前記配線層の前記複数の電気トレースの１つ以上を使用して前記マイクロビアに結合した他のマイクロビアと、
　を備え、
　前記導電性材料層が、前記他のマイクロビアのサイズを画定し、
　前記配線層が、前記マイクロビアに形成された前記コンフォーマル導電層と、前記他のマイクロビアに形成されたコンフォーマル導電層とを接続する、電子パッケージ。」
である点で一致し、次の点で相違する。
［相違点］
導電性材料層が、本願発明では「コンフォーマルマスキング」層であるのに対し、引用発明ではその旨特定されていない点。
（２）相違点についての判断
　上記「第４　１．」のとおり、引用文献１には、第１の金属層１３０は、ビア１５１および１５３の所定のパターンに基づいて、ビア１５０の形成の前にその一部が選択的に除去されてパターン形成され、ビア１５０の形成は、積層体を通って延在するビア１５０を形成するために誘電体膜１２０の選択された部分の除去を含むだけとする技術事項（以下「技術事項１」という。）が記載されている。
　そして、「誘電体膜１２０の選択された部分の除去」とは、誘電体膜１２０の、第１の金属層１３０によって選択された部分の除去を意味すると認められるから、第１の金属層１３０をマスクとして用いることは記載されているに等しい。また、引用文献１の段落【００４４】のとおり、図９に示されるように第１の金属層１３０がパターン形成されたあと、図８に示されるように第１の金属層１３０にあわせて誘電体膜１２０にビア１５０が形成される場合には、マスクの位置ズレを避けるため、第１の金属層１３０をマスクとして誘電体膜１２０をエッチングしていると解するのが当業者にとって自然である。
　すなわち、技術事項１は、引用発明において第１の金属層１３０をマスキング層として用いることを示唆している。
　また、引用文献２には、上記「第４　２．」のとおり、絶縁性の基材４に接合されたＩＣチップ（半導体素子）２の電極部２ａを露出させる開口３を金属層５及び絶縁性の基材４に形成するにあたり、金属層５に開口を形成した後、金属層５をマスクとしてエッチング加工を行い、金属層５に形成した開口と同様の開口を基材４に形成する技術事項（以下「技術事項２」という。）が記載されている。
　ここで、本願明細書において説明されている「コンフォーマル」マスキング層が、製造工程において果たす役割は、技術事項１、２における第１の金属層１３０又は金属層５の果たす役割と同等のものであり、その点において、上記技術事項１，２における第１の金属層１３０又は金属層５が「コンフォーマル」マスキング層として用いられているということができる。
　したがって、引用発明のビア１５０の形成について、上記技術事項１の示唆に従って相違点１の構成とすること、又は上記技術事項２を採用することで相違点１の構成とすることは当業者にとって容易になし得たことである。
　そして、本願発明が奏する効果は、引用発明、技術事項１又は２から予測できる範囲内のものであって、格別顕著なものがあるとはいえない。
　よって、本願発明は、引用発明、技術事項１又は２から当業者が容易に想到できたものである。
２．理由２について
　補正前の請求項５に対応する請求項３には、「前記マイクロビア」が「ブラインドマイクロビアである」ことが特定されている。また、請求項３が従属する請求項１において、「前記マイクロビア」「に結合された半導体ダイ」が特定されている。
　しかしながら、ブラインドマイクロビアは底端部を有するマイクロビアであるから、半導体ダイとマイクロビアとの間には少なくとも底端部が存在し、マイクロビア自体は半導体ダイに結合することはできない。
　この点について、審判請求人は令和１年１０月１７日付け意見書において、「ブラインドマイクロビアは、隣接して配置された層または下層もしくは集積回路（ＩＣ）パッドと電気的に接触している、底端部を有するマイクロビアであり（段落００１１）、底端部を通して半導体ダイと結合するものとなります。」と主張しているが、本願発明において「マイクロビア」は、埋められた導体ではなく空洞自体を意味するものと認められるから、そもそも「結合」が電気的な接触関係を特定しているとは認められない。
　したがって、請求項３及びこれに従属する請求項４−６に係る発明は明確でない。 
　よって、本件出願は、特許請求の範囲の記載が、特許法第３６条第６項第２号に規定する要件を満たしていない。
第６　むすび
　以上のとおり、本願の請求項１に係る発明は、特許法２９条２項の規定により特許を受けることができない。
　また、本件出願は、特許請求の範囲の記載が特許法第３６条第６項第２号に規定する要件を満たしていない。
　したがって、本願は、他の請求項に係る発明について検討するまでもなく拒絶されるべきものである。
　よって、結論のとおり審決する。