【事件の表示】
　特願２０１７−１４１４「表示パネル及びそれを含む表示装置」拒絶査定不服審判事件〔平成２９年４月１３日出願公開、特開２０１７−７２８５８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　この審判事件に関する出願（以下、「本願」という。）は、２０１１年（平成２３年）２月２３日（以下、「優先日」という。）に大韓民国でした特許出願に基づくパリ条約の優先権を主張して平成２４年２月１５日にした特許出願（特願２０１２−３０１２４）の一部を、平成２９年１月６日に同優先権の主張を伴う新たな特許出願としたものである。
　そして、同年２月２日に明細書及び特許請求の範囲についての補正がされ、さらに、同年１２月２９日に明細書及び特許請求の範囲についての補正（以下、「第１次補正」という。）がされるとともに、意見書（以下、「第１意見書」という。）が提出され、平成３０年５月１８日付けで拒絶査定がされ、同２９日に査定の謄本が送達された。
　これに対して、同年１０月１日に拒絶査定不服審判（本件審判）が請求され、同時に明細書及び特許請求の範囲についての補正がされたが、この補正は、令和元年６月２０日付けの決定をもって却下され、同日付けで拒絶の理由（以下、「当審拒絶理由」という。）が通知された。この拒絶理由通知は、特許法第１７条の２第１項第３号に規定する最後の拒絶理由通知である。
　その後、令和元年９月２５日に明細書及び特許請求の範囲についての補正（以下、「本件補正」という。）がされるとともに、意見書（以下、「本件意見書」という。）が提出された。
　なお、本件補正前（第１次補正後をいう。以下同じ。）の請求項の数は１０であり、本件補正後の請求項の数は２である。
第２　補正の却下の決定
［補正の却下の決定の結論］
　本件補正を却下する。
［補正の却下の決定の理由］
　本件補正は、以下に述べるとおり、特許法第１７条の２第５項第１号ないし第４号の掲げるいずれの事項を目的とするものでもないから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下するべきものである。
１　本件補正の内容
　本件補正は、第１の補正事項として、本件補正前の請求項１ないし請求項７及び請求項９を削除するものである。また、第２の補正事項として、本件補正前の請求項８を、その記載の一部を削除し、その記載に本件補正前の請求項３及び請求項９の記載を付加して、本件補正後の請求項１とするものである。さらに、第３の補正事項として、本件補正前の請求項８の記載を引用して記載する本件補正前の請求項１０を、本件補正後の請求項１の記載を引用して記載するものに変更して、本件補正後の請求項２とするものである。
　したがって、本件補正後の請求項１及び請求項２は、それぞれ本件補正前の請求項８及び請求項１０に対応する。
　本件補正の第２の補正事項のうち、本件補正前の請求項８の記載の一部の削除及び本件補正前の請求項３の記載の付加は、「第１放電トランジスタ」、「第２放電トランジスタ」、「第ｉ−１ステージ」及び「第ｊステージ」に関する補正事項である。また、本件補正前の請求項９の記載の付加は、「印刷回路基板」に関する補正事項である。
　本件補正前の請求項８及び本件補正後の請求項１の記載は、以下のとおりである。参照の便宜を図るため、本件補正前の請求項３及び請求項９の記載も併せて示す。下線は、本件補正の第２の補正事項のうち、「第１放電トランジスタ」及び「第２放電トランジスタ」に関する補正事項を示すために、すなわち、本件補正前の請求項８の記載のうち削除されたものと、本件補正前の請求項８の記載に付加された本件補正前の請求項３の記載とを示すために、当合議体が付した。
（１）本件補正前
「【請求項３】
　前記第ｉ−１ステージ及び前記第２放電トランジスタは、前記第１画素行の第１及び第２ゲートラインによって定義される前記第１画素行の幅より小さいか又は同じ幅を有するように前記第１周辺領域に形成され、
　前記第ｊステージ及び前記第１放電トランジスタは、前記第２画素行の第１及び第２ゲートラインによって定義される前記第２画素行の幅より小さいか又は同じ幅を有するように前記第２周辺領域内に形成されることを特徴とする請求項１に記載の表示パネル。」
「【請求項８】
　表示領域に配置され、第１画素行及び第２画素行を含む複数の画素行及び複数の画素列からなる複数の画素と、列方向に伸張され、順次に配列された第ｍ−１（ｍは自然数）データライン、第ｍデータライン、第ｍ＋１データライン、及び第ｍ＋２データラインを含む複数のデータラインと、行方向に伸長された複数のゲートラインと、前記表示領域の第１周辺領域に形成された第１ゲート駆動回路と、前記第１周辺領域に向き合う前記表示領域の第２周辺領域に形成された第２ゲート駆動回路と、を有する表示パネルと、
　前記表示パネルに電気的に接続され、前記第１及び第２ゲート駆動回路に提供する第１クロック信号、第２クロック信号、第３クロック信号、及び第４クロック信号を生成するメイン駆動回路が実装された印刷回路基板と、を備え、
　前記第１画素行は、前記第１画素行の第１側部に位置する第１ゲートラインと前記第１画素行の第２側部に位置する第２ゲートラインとの間に配置され、
　前記第２画素行は、前記第１画素行に隣接して前記第２画素行の第１側部に位置する第１ゲートラインと前記第２画素行の第２側部に位置する第２ゲートラインとの間に配置され、
　前記第１ゲート駆動回路は、前記表示領域の第１周辺領域に形成され、前記第１画素行の第１ゲートラインにゲート信号を提供する第ｉ−１（ｉは自然数）ステージと、前記第ｉ−１ステージに隣接して第２画素行の第１ゲートラインにゲート信号を提供する第ｉステージと、を含み、
　前記表示パネルは、前記第ｉ−１ステージと前記第ｉステージとの間の前記第１周辺領域に形成され、前記第１画素行の第２ゲートラインに印加されたハイ電圧をロー電圧に放電する第２放電トランジスタを含み、
　前記第ｍ−１データラインと前記第ｍデータラインとの間の前記第１画素行の第１画素及び第２画素は、前記第ｍデータラインに電気的に接続され、
　前記第ｍデータラインと前記第ｍ＋１データラインとの間の前記第１画素行の第３画素及び第４画素は、前記第ｍ＋１データラインに電気的に接続され、
　前記第ｍ＋１データラインと前記第ｍ＋２データラインとの間の前記第１画素行の第５画素及び第６画素は、前記第ｍ＋２データラインに電気的に接続され、
　前記第１画素行の前記第１、第３、及び第６画素は、前記第１画素行の第１側部に位置する前記第１ゲートラインに電気的に接続され、
　前記第１画素行の前記第２、第４、及び第５画素は、前記第１画素行の第２側部に位置する前記第２ゲートラインに電気的に接続され、
　前記第２ゲート駆動回路は、前記第２周辺領域に形成され、前記第１画素行の第２ゲートラインにゲート信号を提供する第ｊ−１（ｊは自然数）ステージと、前記第ｊ−１ステージに隣接する前記第２周辺領域に形成され、前記第２画素行の第２ゲートラインにゲート信号を提供する第ｊステージと、を含み、
　前記表示パネルは、前記第ｊ−１ステージと前記第ｊステージとの間の前記第２周辺領域に形成され、前記第２画素行の第１ゲートラインに印加されたハイ電圧をロー電圧に放電する第１放電トランジスタを更に含み、
　
前記第１放電トランジスタは、行方向で第２放電トランジスタに重ならない
【請求項９】
　前記印刷回路基板は、
　前記第１及び第２クロック信号を前記第１ゲート駆動回路に伝達するための第１信号配線と、
　前記第３及び第４クロック信号を前記第２ゲート駆動回路に伝達するための第２信号配線と、
　前記第１及び第２信号配線の時定数値を制御するＲＣ制御部と、を含むことを特徴とする請求項８に記載の表示装置。」
（２）本件補正後
「【請求項１】
　表示領域に配置され、第１画素行及び第２画素行を含む複数の画素行及び複数の画素列からなる複数の画素と、列方向に伸張され、順次に配列された第ｍ−１（ｍは自然数）データライン、第ｍデータライン、第ｍ＋１データライン、及び第ｍ＋２データラインを含む複数のデータラインと、行方向に伸長された複数のゲートラインと、前記表示領域の第１周辺領域に形成された第１ゲート駆動回路と、前記第１周辺領域に向き合う前記表示領域の第２周辺領域に形成された第２ゲート駆動回路と、を有する表示パネルと、
　前記表示パネルに電気的に接続され、前記第１及び第２ゲート駆動回路に提供する第１クロック信号、第２クロック信号、第３クロック信号、及び第４クロック信号を生成するメイン駆動回路が実装された印刷回路基板と、を備え、
　前記第１画素行は、前記第１画素行の第１側部に位置する第１ゲートラインと前記第１画素行の第２側部に位置する第２ゲートラインとの間に配置され、
　前記第２画素行は、前記第１画素行に隣接して前記第２画素行の第１側部に位置する第１ゲートラインと前記第２画素行の第２側部に位置する第２ゲートラインとの間に配置され、
　前記第１ゲート駆動回路は、前記表示領域の第１周辺領域に形成され、前記第１画素行の第１ゲートラインにゲート信号を提供する第ｉ−１（ｉは自然数）ステージと、前記第ｉ−１ステージに隣接して第２画素行の第１ゲートラインにゲート信号を提供する第ｉステージと、を含み、
　前記表示パネルは、前記第ｉ−１ステージと前記第ｉステージとの間の前記第１周辺領域に形成され、前記第１画素行の第２ゲートラインに印加されたハイ電圧をロー電圧に放電する第２放電トランジスタを含み、
　前記第ｍ−１データラインと前記第ｍデータラインとの間の前記第１画素行の第１画素及び第２画素は、前記第ｍデータラインに電気的に接続され、
　前記第ｍデータラインと前記第ｍ＋１データラインとの間の前記第１画素行の第３画素及び第４画素は、前記第ｍ＋１データラインに電気的に接続され、
　前記第ｍ＋１データラインと前記第ｍ＋２データラインとの間の前記第１画素行の第５画素及び第６画素は、前記第ｍ＋２データラインに電気的に接続され、
　前記第１画素行の前記第１、第３、及び第６画素は、前記第１画素行の第１側部に位置する前記第１ゲートラインに電気的に接続され、
　前記第１画素行の前記第２、第４、及び第５画素は、前記第１画素行の第２側部に位置する前記第２ゲートラインに電気的に接続され、
　前記第２ゲート駆動回路は、前記第２周辺領域に形成され、前記第１画素行の第２ゲートラインにゲート信号を提供する第ｊ−１（ｊは自然数）ステージと、前記第ｊ−１ステージに隣接する前記第２周辺領域に形成され、前記第２画素行の第２ゲートラインにゲート信号を提供する第ｊステージと、を含み、
　前記表示パネルは、前記第ｊ−１ステージと前記第ｊステージとの間の前記第２周辺領域に形成され、前記第２画素行の第１ゲートラインに印加されたハイ電圧をロー電圧に放電する第１放電トランジスタを更に含み、
　
前記第ｉ−１ステージ及び前記第２放電トランジスタは、前記第１画素行の第１及び第２ゲートラインによって定義される前記第１画素行の幅より小さいか又は同じ幅を有するように前記第１周辺領域に形成され、
　
前記第ｊステージ及び前記第１放電トランジスタは、前記第２画素行の第１及び第２ゲートラインによって定義される前記第２画素行の幅より小さいか又は同じ幅を有するように前記第２周辺領域内に形成され、
　前記印刷回路基板は、
　前記第１及び第２クロック信号を前記第１ゲート駆動回路に伝達するための第１信号配線と、
　前記第３及び第４クロック信号を前記第２ゲート駆動回路に伝達するための第２信号配線と、
　前記第１及び第２信号配線の時定数値を制御するＲＣ制御部と、を含むことを特徴とする表示装置。」
２　本件補正の目的
（１）判断
ア　本件補正の第２の補正事項のうち、「第１放電トランジスタ」、「第２放電トランジスタ」、「第ｉ−１ステージ」及び「第ｊステージ」に関する補正事項は、具体的には、「前記第１放電トランジスタは、行方向で第２放電トランジスタに重ならない」という記載（以下、「補正前記載」という。）を削除し、「前記第ｉ−１ステージ及び前記第２放電トランジスタは、前記第１画素行の第１及び第２ゲートラインによって定義される前記第１画素行の幅より小さいか又は同じ幅を有するように前記第１周辺領域に形成され、」という記載（以下、「補正後記載１」という。）及び「前記第ｊステージ及び前記第１放電トランジスタは、前記第２画素行の第１及び第２ゲートラインによって定義される前記第２画素行の幅より小さいか又は同じ幅を有するように前記第２周辺領域内に形成され、」という記載（以下、「補正後記載２」という。）を付加するものである。
イ　補正前記載では、行方向における「第１放電トランジスタ」と「第２放電トランジスタ」との位置関係が特定されている。
　一方、補正後記載１では、「第ｉ−１ステージ」及び「第２放電トランジスタ」の幅と「第１画素行の第１及び第２ゲートラインによって定義される」「第１画素行の幅」との大小関係が特定されている。同様に、補正後記載２では、「第ｊステージ」及び「第１放電トランジスタ」の幅と「第２画素行の第１及び第２ゲートラインによって定義される」「第２画素行の幅」との大小関係が特定されている。
　すなわち、「第１放電トランジスタ」、「第２放電トランジスタ」、「第ｉ−１ステージ」及び「第ｊステージ」に関する補正事項は、行方向における「第１放電トランジスタ」と「第２放電トランジスタ」との位置関係の特定を削除し、「第ｉ−１ステージ」及び「第２放電トランジスタ」の幅と「第１画素行の第１及び第２ゲートラインによって定義される」「第１画素行の幅」との大小関係並びに「第ｊステージ」及び「第１放電トランジスタ」の幅と「第２画素行の第１及び第２ゲートラインによって定義される」「第２画素行の幅」との大小関係の特定を付加するものである。
　しかし、位置関係の特定と大小関係の特定とでは、特定の観点が全く異なるし、補正後記載１及び補正後記載２の大小関係の特定により、補正前記載の位置関係の特定が、本件補正後も実質的に維持されているとは認められない。したがって、行方向における「第１放電トランジスタ」と「第２放電トランジスタ」との位置関係に代えて、「第ｉ−１ステージ」及び「第２放電トランジスタ」の幅と「第１画素行の第１及び第２ゲートラインによって定義される」「第１画素行の幅」との大小関係並びに「第ｊステージ」及び「第１放電トランジスタ」の幅と「第２画素行の第１及び第２ゲートラインによって定義される」「第２画素行の幅」との大小関係を特定しても、行方向における「第１放電トランジスタ」と「第２放電トランジスタ」との位置関係が、本件補正前に比べて限定されることにはならない。また、行方向における「第１放電トランジスタ」と「第２放電トランジスタ」との位置関係の不明瞭さが正されることにもならない。
ウ　そうすると、本件補正の第２の補正事項のうち、「第１放電トランジスタ」、「第２放電トランジスタ」、「第ｉ−１ステージ」及び「第ｊステージ」に関する補正事項は、特許請求の範囲の減縮を目的とするものには該当しないし、明瞭でない記載の釈明を目的とするものにも該当しない。請求項の削除を目的とするものにも、誤記の訂正を目的とするものにも該当しないことは、明らかである。
（２）請求人の主張について
　請求人は、本件意見書で、本件補正は請求項の統合による構成要素の限定的減縮及び明瞭でない記載の釈明を目的として請求項を明細書の記載に合わせるものであると主張する。
　しかし、本件補正は、本件補正前の請求項８の記載に本件補正前の請求項３の記載（補正後記載１及び補正後記載２）並びに本件補正前の請求項９の記載を付加するだけでなく、本件補正前の請求項８の記載の一部（補正前記載）を削除するものであるから、請求項の統合であると直ちにいうことはできない。そして、補正前記載を削除して補正後記載１及び補正後記載２を付加する補正が、特許請求の範囲の減縮を目的とするものにも、明瞭でない記載の釈明を目的とするものにも該当しないことは、前記（１）のとおりである。
　したがって、請求人の主張は、採用することができない。
３　補正の却下の決定のむすび
　以上のとおりであるから、本件補正は、特許法第１７条の２第５項第１号ないし第４号の掲げるいずれの事項を目的とするものでもない。
　したがって、本件補正は、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下するべきものである。
　よって、補正の却下の決定の結論のとおり決定する。
第３　本願についての判断
１　特許請求の範囲の記載
　前記第２のとおり、本件補正は却下されたので、本願の特許請求の範囲の記載は、第１次補正後の特許請求の範囲の記載のとおりであり、特に第１次補正後の請求項１の記載は、以下のとおりである。
　なお、以下では、第１次補正後の請求項１に記載された事項により特定される発明を「本願発明」という。
「【請求項１】
　表示領域に配置され、第１画素行及び第２画素行を含む複数の画素と、
　列方向に伸長され、順次に配列された第ｍ−１（ｍは自然数）データライン、第ｍデータライン、第ｍ＋１データライン、及び第ｍ＋２データラインを含む複数のデータラインと、
　行方向に伸長された複数のゲートラインと、を有し、
　前記第１画素行は、前記第１画素行の第１側部に位置する第１ゲートラインと前記第１画素行の第２側部に位置する第２ゲートラインとの間に配置され、
　前記第２画素行は、前記第２画素行の第１側部に位置する第１ゲートラインと前記第２画素行の第２側部に位置する第２ゲートラインとの間に配置され、
　前記表示領域の第１周辺領域に形成され、第１画素行の第１ゲートラインにゲート信号を提供する第ｉ−１（ｉは自然数）ステージと、
　前記第ｉ−１ステージに隣接する前記第１周辺領域に形成され、前記第２画素行の第１ゲートラインにゲート信号を提供する第ｉステージと、
　前記第ｉ−１ステージと前記第ｉステージとの間の前記第１周辺領域に形成され、前記第１画素行の第２ゲートラインに印加されたハイ電圧をロー電圧に放電する第２放電トランジスタと、を含み、
　前記第ｍ−１データラインと前記第ｍデータラインとの間の前記第１画素行の第１画素及び第２画素は、前記第ｍデータラインに電気的に接続され、
　前記第ｍデータラインと前記第ｍ＋１データラインとの間の前記第１画素行の第３画素及び第４画素は、前記第ｍ＋１データラインに電気的に接続され、
　前記第ｍ＋１データラインと前記第ｍ＋２データラインとの間の前記第１画素行の第５画素及び第６画素は、前記第ｍ＋２データラインに電気的に接続され、
　前記第１画素行の前記第１、第３、及び第６画素は、前記第１画素行の第１側部に位置する第１ゲートラインに電気的に接続され、
　前記第１画素行の前記第２、第４、及び第５画素は、前記第１画素行の第２側部に位置する第２ゲートラインに電気的に接続され、
　前記第１周辺領域に向き合う前記表示領域の第２周辺領域に形成され、前記第１画素行の第２ゲートラインにゲート信号を提供する第ｊ−１（ｊは自然数）ステージと、
　前記第ｊ−１ステージに隣接する前記第２周辺領域に形成され、前記第２画素行の第２ゲートラインにゲート信号を提供する第ｊステージと、
　前記第ｊ−１ステージと前記第ｊステージとの間の前記第２周辺領域に形成され、前記第２画素行の第１ゲートラインに印加されたハイ電圧をロー電圧に放電する第１放電トランジスタと、を更に含み、
　前記第１放電トランジスタは、行方向で第２放電トランジスタに重ならないことを特徴とする表示パネル。」
２　当審拒絶理由の概要
（１）理由１（新規事項）
　第１次補正後の請求項１に記載された「第１放電トランジスタは、行方向で第２放電トランジスタに重ならない」という事項は、本願の願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項であるということができない。
　すなわち、第１次補正は、本願の願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてしたものでないから、特許法第１７条の２第３項に規定する要件を満たしていない。
（２）理由２（進歩性）
　本願発明は、引用文献１ないし引用文献４、引用文献６及び引用文献７に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　　引用文献１：特開２００９−１５１２５８号公報
　　引用文献２：米国特許出願公開第２０１０／０１５６９５４号明細書
　　引用文献３：特開２０１０−２０２７９号公報
　　引用文献４：特開２００７−７２４６３号公報
　　引用文献６：特開２００６−３３７７１０号公報
　　引用文献７：特開２００５−１２２１８３号公報
３　理由１（新規事項）について
　第１次補正後の請求項１には、「第１放電トランジスタは、行方向で第２放電トランジスタに重ならない」という事項が記載されている。
　しかし、本願の願書に最初に添付した明細書、特許請求の範囲及び図面（以下、「当初明細書等」という。）には、この事項に相当する記載は見当たらない。
　請求人は、第１意見書で、この事項の根拠は当初明細書等の【００７３】ないし【００７９】及び図１２の記載であると主張するので、検討する。
（１）当初明細書等の記載
　当初明細書等の【００７３】ないし【００７９】及び図１２の記載は、以下のとおりである。下線は、当合議体が付した。
「【００７３】
　図１２は、本発明の他の実施形態による表示パネルを説明するための概念図である。
　図１、図４及び図１２を参照すれば、本実施形態による表示パネル６００は第１及び第２周辺領域ＰＡ１、ＰＡ２に各々、第１及び第２ゲート駆動回路２１０、２３０に加えて、第２及び第１放電回路２４２、２４１を含む。
　【００７４】
　第１ゲート駆動回路２１０は
第１周辺領域ＰＡ１に形成された複数のステージ（ＳＣｉ−１，ＳＣｉ）
　【００７５】
　第１放電回路２４１は第２周辺領域ＰＡ２に形成される。第１放電回路２４１は各画素行の第１側部のゲートラインに電気的に接続され、ゲートラインに印加されたゲート信号のハイ電圧ＶＯＮをロー電圧ＶＯＦＦで放電させる。第１放電回路２４１は第１放電トランジスタＴＲ１及びロー電圧ＶＯＦＦが印加された電圧配線ＶＬを含む。
第１放電トランジスタＴＲ１は
ステージ（ＳＣｊ−１、ＳＣｊ）間の第２周辺領域ＰＡ２に形成され、第（ｉ−１）及び第（ｊ−１）ゲートラインＧＬｉ−１、ＧＬｊ−１が定義する画素行の幅に対応する第２周辺領域ＰＡ２内に形成される。
　【００７６】
　第１放電トランジスタＴＲ１は第１制御電極、第１入力電極、及び第１出力電極を含む。第１制御電極は、第ｉステージＳＣｉと接続された第ｉゲートラインＧＬｉと接続し、第１入力電極は第（ｉ−１）ゲートラインＧＬｉ−１と接続し、第１出力電極は電圧配線ＶＬと接続する。第１放電トランジスタＴＲ１は第ｉゲートラインＧＬｉにハイ電圧ＶＯＮが印加されればターン−オンされて第（ｉ−１）ゲートラインＧＬｉ−１に印加されたし電圧ＶＯＮをロー電圧ＶＯＦＦで放電する。
　【００７７】
　第２ゲート駆動回路２３０は
第１周辺領域ＰＡ１に形成された複数のステージ（ＳＣｊ−１，ＳＣｊ）
　【００７８】
　第２放電回路２４２は第１周辺領域ＰＡ１に形成される。第２放電回路２４２は各画素行の第２側部のゲートラインに電気的に接続され、ゲートラインに印加されたゲート信号のハイ電圧ＶＯＮをロー電圧ＶＯＦＦで放電させる。第２放電回路２４２は第２放電トランジスタＴＲ２及びロー電圧ＶＯＦＦが印加された電圧配線ＶＬを含む。
第２放電トランジスタＴＲ２は
ステージ（ＳＣｉ−１，ＳＣｉ）間の第１周辺領域ＰＡ１に形成され、第（ｉ−１）及び第（ｊ−１）ゲートラインＧＬｉ−１、ＧＬｊ−１が定義する画素行の幅に対応する第１周辺領域ＰＡ１内に形成される。
　【００７９】
　第２放電トランジスタＴＲ２は第２制御電極、第２入力電極、及び第２出力電極を含む。例えば、第２制御電極は第ｊステージＳＣｊと接続された第ｊゲートラインＧＬｊと接続し、第２入力電極は第（ｊ−１）ゲートラインＧＬｊ−１と接続し、第２出力電極は電圧配線ＶＬと接続する。第２放電トランジスタＴＲ２は第ｊゲートラインＧＬｊにハイ電圧ＶＯＮが印加されればターン−オンされて第（ｊ−１）ゲートラインＧＬｊ−１に印加されたハイ電圧ＶＯＮをロー電圧ＶＯＦＦで放電する。」
「【図１２】
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　」
（２）判断
ア　当初明細書等の前記（１）の記載（特に下線を付した部分）によれば、第１放電トランジスタＴＲ１及び第２放電トランジスタＴＲ２の形成について、以下のことが認められる。
（ア）第１周辺領域ＰＡ１にはステージＳＣｉ−１及びステージＳＣｉが形成され（【００７４】）、ステージＳＣｉ−１とステージＳＣｉとの間に第２放電トランジスタＴＲ２が形成される（【００７８】）。
　同様に、第２周辺領域ＰＡ２にはステージＳＣｊ−１及びステージＳＣｊが形成され（【００７７】）、ステージＳＣｊ−１とステージＳＣｊとの間に第１放電トランジスタＴＲ１が形成される（【００７５】）。
　なお、「第
１
１
２
２
（イ）第１放電トランジスタＴＲ１は、第（ｉ−１）及び第（ｊ−１）ゲートラインＧＬｉ−１、ＧＬｊ−１が定義する画素行の幅に対応する第２周辺領域ＰＡ２内に形成される（【００７５】）。
　同様に、第２放電トランジスタＴＲ２は、第（ｉ−１）及び第（ｊ−１）ゲートラインＧＬｉ−１、ＧＬｊ−１が定義する画素行の幅に対応する第１周辺領域ＰＡ１内に形成される（【００７８】）。
イ　まず、前記ア（ア）によれば、第２放電トランジスタＴＲ２が形成される位置は、第１周辺領域ＰＡ１に形成されたステージＳＣｉ−１及びステージＳＣｉとの関係で特定されており、同様に、第１放電トランジスタＴＲ１が形成される位置は、第２周辺領域ＰＡ２に形成されたステージＳＣｊ−１及びステージＳＣｊとの関係で特定されている。
　しかし、第１周辺領域ＰＡ１に形成されたステージＳＣｉ−１及びステージＳＣｉと、第２周辺領域ＰＡ２に形成されたステージＳＣｊ−１及びステージＳＣｊとが、どのような位置関係にあるかについては、当初明細書等に記載されていない。
　したがって、第２放電トランジスタＴＲ２の位置がステージＳＣｉ−１及びステージＳＣｉとの関係で、第１放電トランジスタＴＲ１の位置がステージＳＣｊ−１及びステージＳＣｊとの関係で、それぞれ特定されているとしても、第２放電トランジスタＴＲ２と第１放電トランジスタＴＲ１との位置関係は、何ら特定されない。
　そうすると、前記ア（ア）に基づいて、第１放電トランジスタＴＲ１と第２放電トランジスタＴＲ２とが行方向で重ならないということはできない。
ウ　次に、前記ア（イ）によれば、第１放電トランジスタＴＲ１及び第２放電トランジスタＴＲ２は、それぞれ第２周辺領域ＰＡ２及び第１周辺領域ＰＡ１に形成されるという違いはあるものの、いずれも第（ｉ−１）及び第（ｊ−１）ゲートラインＧＬｉ−１、ＧＬｊ−１が定義する画素行の幅に対応する周辺領域内に形成される。
　ここで、「第（ｉ−１）及び第（ｊ−１）ゲートラインＧＬｉ−１、ＧＬｊ−１が定義する画素行の幅に対応する周辺領域内に形成される」とは、当初明細書等の記載に基づいて検討すると、以下に述べるとおり、「前記第１ステージ及び前記第２放電トランジスタは、前記第１及び第２ゲートラインによって定義される画素行の幅より小さいか又は同じ幅を有するように前記第１周辺領域に形成され、前記第２ステージ及び前記第１放電トランジスタは、前記画素行の幅より小さいか又は同じ幅を有するように前記第２周辺領域内に形成される」（【０００８】）という趣旨である。
（ア）本願に係る発明の目的は、隣接した二つの画素が一つのデータラインを共有する構造を採用すると、データ駆動回路の個数を減らすことができる反面、一つの画素行の駆動に必要な二つのゲート信号を生成するために二つの回路ステージが必要となるので、回路ステージを形成する周辺領域の面積が増加し、表示装置のベーゼル幅が増加するという課題を解決することである（【０００３】、【０００４】、【０００６】）。
（イ）本願に係る発明は、一つの画素行の第１側部に第１ゲートラインを、第２側部に第２ゲートラインを、それぞれ設け、第１ゲートラインにゲート信号を提供する第１ステージを含む第１ゲート駆動回路を第１周辺領域に、第２ゲートラインにゲート信号を提供する第２ステージを含む第２駆動回路を第２周辺領域に、それぞれ設けることにより、前記（ア）の課題を解決するものである（【０００８】、【００１１】）。
（ウ）第１ステージ及び第２ステージは、いずれも第１ゲートライン及び第２ゲートラインによって定義される画素行の幅より小さいかそれと同じ幅を有するように、それぞれ第１周辺領域及び第２周辺領域に形成される（【０００８】）。
　第１ステージの幅及び第２ステージの幅にこのような条件を課す理由は、当初明細書等に記載されていない。
　しかし、第１ゲート駆動回路も第２ゲート駆動回路も、互いに縦続接続された複数のステージを含むことに鑑みると（【００２０】、【００２２】）、第１ステージの幅及び第２ステージの幅に前記の条件を課す理由は、複数の第１ステージ及び複数の第２ステージが、それぞれ第１周辺領域及び第２周辺領域内で１列に並ぶようにするためであることが理解される。仮に第１ステージの幅及び第２ステージの幅が画素行の幅より大きいとすれば、複数の第１ステージ及び複数の第２ステージをそれぞれ第１周辺領域及び第２周辺領域内で１列に並べることは不可能であり、表示装置のベーゼル幅が増加するという課題を解決するという本願に係る発明の目的（前記（ア））に反することになるからである。
　そして、これに対応する具体的な構成として、当初明細書等の【００１４】ないし【００４２】及び図１ないし図４に記載された実施形態では、第１ゲート駆動回路２１０の第（ｉ−１）ステージＳＣｉ−１及び第ｉステージＳＣｉの幅Ｗ１も、第２ゲート駆動回路２３０の第（ｊ−１）ステージＳＣｊ−１及び第ｊステージＳＣｊの幅Ｗ１も、２本のゲートラインにより定義される画素行（第１画素行ＰＬ１、第２画素行ＰＬ２）の幅Ｗ２より大きくないとされている（【００２０】ないし【００２３】）。
（エ）ところで、第１ゲート駆動回路及び第２ゲート駆動回路に加えて、第１放電トランジスタを含む第１放電回路及び第２放電トランジスタを含む第２放電回路をさらに含む場合、「前記第１ステージ及び前記第２放電トランジスタは、前記第１及び第２ゲートラインによって定義される画素行の幅より小さいか又は同じ幅を有するように前記第１周辺領域に形成され、前記第２ステージ及び前記第１放電トランジスタは、前記画素行の幅より小さいか又は同じ幅を有するように前記第２周辺領域内に形成される」（【０００８】）。
　第１ステージ及び第２放電トランジスタの幅や、第２ステージ及び第１放電トランジスタの幅にこのような条件を課す理由は、当初明細書等に記載されていない。
　しかし、第１ゲート駆動回路も第２ゲート駆動回路も、互いに縦続接続された複数のステージを含み、放電トランジスタが２つのステージの間に形成されることに鑑みると（【００７４】、【００７５】、【００７７】、【００７８】）、第１ステージ及び第２放電トランジスタの幅や、第２ステージ及び第１放電トランジスタの幅に前記の条件を課す理由は、前記（ウ）で述べたものと同様であると理解される。すなわち、複数の第１ステージとそれらの間に形成される第２放電トランジスタとが第１周辺領域内で１列に並び、複数の第２ステージとそれらの間に形成される第１放電トランジスタとが第２周辺領域内で１列に並ぶようにするためである。
　そして、これに対応する具体的な構成として、当初明細書等の【００７３】ないし【００７９】及び図１２に記載された実施形態では、前記ア（イ）のとおり、第１放電トランジスタＴＲ１及び第２放電トランジスタＴＲ２が、いずれも第（ｉ−１）及び第（ｊ−１）ゲートラインＧＬｉ−１、ＧＬｊ−１が定義する画素行の幅に対応する周辺領域内に形成されているものと解される（【００７５】、【００７８】）。
　そうすると、「第（ｉ−１）及び第（ｊ−１）ゲートラインＧＬｉ−１、ＧＬｊ−１が定義する画素行の幅に対応する周辺領域内に形成される」とは、「前記第１ステージ及び前記第２放電トランジスタは、前記第１及び第２ゲートラインによって定義される画素行の幅より小さいか又は同じ幅を有するように前記第１周辺領域に形成され、前記第２ステージ及び前記第１放電トランジスタは、前記画素行の幅より小さいか又は同じ幅を有するように前記第２周辺領域内に形成される」（【０００８】）という趣旨であると解するのが相当である。
エ　そうすると、前記ア（イ）によれば、第１放電トランジスタＴＲ１及び第２放電トランジスタＴＲ２の幅が、第（ｉ−１）及び第（ｊ−１）ゲートラインＧＬｉ−１、ＧＬｊ−１が定義する画素行の幅との関係で特定されるだけで、第１放電トランジスタＴＲ１と第２放電トランジスタＴＲ２との位置関係は、何ら特定されない。
　したがって、前記ア（イ）に基づいて、第１放電トランジスタＴＲ１と第２放電トランジスタＴＲ２とが行方向で重ならないということはできない。
オ　仮に、当初明細書等の記載を離れて、前記ア（イ）によって、第１放電トランジスタＴＲ１及び第２放電トランジスタＴＲ２が、いずれも、第（ｉ−１）及び第（ｊ−１）ゲートラインＧＬｉ−１、ＧＬｊ−１が定義する画素行の内側にあることが特定されていると解したとしても、第１放電トランジスタＴＲ１及び第２放電トランジスタＴＲ２の画素行の幅方向の位置は何ら特定されないから、両者が行方向で重ならないということができないことに変わりはない。
カ　さらに、当初明細書等の図１２を参照すると、「第１放電トランジスタＴＲ１」と「第２放電トランジスタＴＲ２」とは、一見すると、行方向（図１２の左右方向）で重なっていない。
　しかし、一般に、特許出願の願書に添付される図面は、明細書の記載内容を補完し、特許を受けようとする発明に係る技術内容を当業者に理解させるための説明図であるから、当該発明の技術内容を理解するために必要な程度の正確さを備えていれば足り、部材の大きさや配置に関し、設計図面に要求されるような正確性をもって描かれているとは限らない。
　そして、本願に係る発明は、隣接した二つの画素が一つのデータラインを共有する構造を採用すると、表示装置のベーゼル幅が増加するという課題を、第１ゲートラインにゲート信号を提供する第１ステージを含む第１ゲート駆動回路を第１周辺領域に、第２ゲートラインにゲート信号を提供する第２ステージを含む第２駆動回路を第２周辺領域に、それぞれ設けることにより解決するものである（前記ウ（ア）及び（イ））。
　そうすると、「本発明の他の実施形態による表示パネルを説明するための概念図」（【００７３】）である図１２によって、第１ゲート駆動回路２１０が第１周辺領域ＰＡ１に、第２駆動回路２３０が第２周辺領域ＰＡ２に、それぞれ設けられていることは理解できるとしても、第１放電トランジスタＴＲ１と第２放電トランジスタＴＲ２とが行方向で重なっているか否かといった、本願に係る発明の課題及び解決手段に直接関係のない技術事項まで認識するべきものではない。
　したがって、図１２の記載に基づいて、第１放電トランジスタＴＲ１と第２放電トランジスタＴＲ２とが行方向で重ならないということはできない。
キ　以上のとおりであるから、当初明細書等の【００７３】ないし【００７９】及び図１２の記載から、第１放電トランジスタＴＲ１と第２放電トランジスタＴＲ２とが行方向で重ならないということはできない。
（３）理由１についてのまとめ
　以上に述べたとおり、当初明細書等の【００７３】ないし【００７９】及び図１２の記載からは、第１放電トランジスタＴＲ１と第２放電トランジスタＴＲ２とが行方向で重ならないということはできない。また、当初明細書等のその他の箇所にも、第１放電トランジスタＴＲ１と第２放電トランジスタＴＲ２とが行方向で重ならない旨の記載は見当たらない。
　そうすると、第１次補正後の請求項１に記載された「第１放電トランジスタは、行方向で第２放電トランジスタに重ならない」という事項は、当初明細書等の全ての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものということはできない。
　したがって、第１次補正は、当初明細書等に記載した事項の範囲内においてしたものではないから、特許法第１７条の２第３項に規定する要件を満たしていない。
４　理由２（進歩性）について
（１）引用文献１に記載された発明
ア　引用文献１には、以下の記載がある。下線は、当合議体が付した。
（ア）実施の形態１
「【００１４】
　（実施の形態１）
　
図２に、本実施の形態に係る画像表示装置のブロック図を示す。
画像表示装置は、ＴＦＴにより画素を駆動する
【００１５】
　まず、図２に示す
画素アレイ１には、ｍ列×ｎ行の画素４が設けられ、それぞれの画素はＴＦＴにより駆動される。
画素アレイ１の先頭のゲート線（
最上行）をＧ１、最終のゲート線（
最下行）をＧｎ、最左のソース線をＳ１、最右のソース線をＳｍとする。
【００１６】
　図２に示す
第１ゲートドライバ回路２は、ゲート線Ｇ１を開始行、ゲート線Ｇｎ−１を終了行とし、開始行から終了行の方向に奇数行のゲート線をスキャンするシフトレジスタ回路ＳＲＣＯ１〜ＳＲＣＯｎを備えている。
…（中略）…
【００１８】
　図２に示す
第２ゲートドライバ回路３は、ゲート線Ｇ２を開始行、ゲート線Ｇｎを終了行とし、開始行から終了行の方向に偶数行のゲート線をスキャンするシフトレジスタ回路ＳＲＣＥ２〜ＳＲＣＥｎ＋１を備えている。
…（中略）…
【００２０】
　図２に示すソースドライバ回路５は、ソース極性制御信号ＰＯＬに同期して出力極性を切り替え、ソース切り替え制御信号ＳＳＥＬに同期して、画像データＤＡＴＡ（制御信号含む）に基づくソース信号を切り替えている。
ソースドライバ回路５は、ソース線Ｓ１〜Ｓｍに接続され、それぞれのソース線Ｓ１〜Ｓｍにソース信号が供給される。
【００２１】
　図２に示す
タイミング生成回路６は、
ゲートドライバ制御信号を生成する
…（中略）…
【００２３】
　
第１ゲートドライバ回路２及び第２ゲートドライバ回路３は、
それぞれのシフトレジスタ回路が、前のステージのシフトレジスタ回路から出力されるゲート信号に同期して、ゲート線を駆動するトランジスタ
のゲート電位を活性化し、クロック信号に同期してゲート信号が出力される。
後のステージから出力されるゲート信号に基づき、ゲート線を駆動するトランジスタをリセットする。
【００２４】
　また、図２に示す画像表示装置では、
画素アレイ１の左右に第１及び第２ゲートドライバ回路２，３が配置される
…（中略）…
【００３３】
　次に、第１及び第２ゲートドライバ回路２，３の動作は、基本的に特許文献１で開示されている方法と同じオーバラップスキャン駆動法である。具体的に、図２に示す画像表示装置では、
左側に設けた第１ゲートドライバ回路２
右側に設けた第２ゲートドライバ回路３
「【図２】
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　」
（イ）実施の形態２
「【００４２】
　（実施の形態２）
　
本実施の形態では、実施の形態１と異なり、図４に示すタイミングチャートで、図５に示す画素配置の画像表示装置を駆動している。
…（中略）…
【００４４】
　その他のタイミングは、図１に示すタイミングチャートと同じであり、
本実施の形態に係る画像表示装置の構成も図２に示す構成と同じである。
「【図４】
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　」
「【図５】
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　」
（ウ）実施の形態３
「【００４８】
　（実施の形態３）
　非特許文献２で開示された駆動方法は、図９に示すタイミングチャートのようにソース切り替え制御信号ＳＳＥＬが存在せず、ソース信号が常に同じ出力期間を有する駆動方法であった。そのため、ｎ−１ラインのソース信号とｎラインのソース信号とが逆極性の場合、画素への充電不足が生じていた。そこで、本実施の形態に係る画像表示装置では、ｎ−１ラインのソース信号とｎラインのソース信号とが逆極性となり充電不足が生じる画素の色を意図的に選択することで、当該充電不足により表示品位の劣化を低減している。
【００４９】
　具体的に、
図７
に、本実施の形態に係る画像表示装置のｍ列×ｎ行の画素配置及びソース線及びゲート線との結線を示す。
ゲート線Ｇ１，Ｇ３，Ｇ５等の奇数ゲート線に、ソース線Ｓ１，Ｓ３に接続された緑画素ＳＰ２，５とソース線Ｓ２に接続された青画素ＳＰ３とが接続されている。
ゲート線Ｇ２，Ｇ４，Ｇ６等の偶数ゲート線に、ソース線Ｓ１，Ｓ２に接続された赤画素ＳＰ１，４とソース線Ｓ３に接続された青画素ＳＰ６とが接続されている。
【００５０】
　図７に示す画素配列において、図９に示すタイミングチャートで駆動した場合、奇数ゲート線に接続された画素で充電不足となる。そのため、図７に示す画素配列では、充電不足となる画素が緑と青の半分の画素のみであり、残り赤と青の半分の画素は充電とならない。
【００５１】
　一般的に、画素への充電不足が表示品位の低下として視認されやすいのは、同じ色での濃淡が発生した場合であり、充電不足が発生しても全てサブピクセルに対して発生する場合は、色度の変化はあるものの、濃淡のムラが発生しないため視認されにくい。図５に示した画素配列では、赤，緑，青の全ての色について濃淡によるムラが発生するのに対し、図７に示した画素配列にすることで視感度の一番低い青の色についてのみ濃淡によるムラが発生するようにすることで画素への充電不足による表示品位の低下を一番視認され難くしている。なお、図７に示した画素配列により生じる色度の変化については、予め予測してソースドライバ回路５の基準電圧を調整することで改善することができ、よりよい表示性能を得ることができる。
【００５２】
　
本実施の形態では、画素への充電不足による表示品位の低下の改善方法として図７に示した画素配列を示したが、本発明はこれに限られず図８に示す画素配列でも良い。
【００５３】
　以上のように、本実施の形態に係る画像表示装置では、図７，８に示す画素配列を採用することで、画素への充電不足により表示品位の低下（濃淡ムラ）を改善できる効果を有している。
【００５４】
　さらに、
本実施の形態に係る画像表示装置に、実施の形態２で説明した駆動方法を採用する
具体的には、図７
に示す画素配列を採用した画像表示装置を、図４に示すタイミングチャートで駆動する
「【図７】
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　」
イ　引用文献１の前記アの記載によれば、以下のことが認められる。（ア）実施の形態１に係る画像表示装置のブロック図（【００１４】）である図２には、画素アレイ１にｍ列×ｎ行の画素４が設けられること、それぞれの画素はＴＦＴにより駆動されること、並びに、画素アレイ１の先頭（最上行）のゲート線、最終（最下行）のゲート線、最左のソース線及び最右のソース線はそれぞれＧ１、Ｇｎ、Ｓ１及びＳｍであることが示されている（【００１５】）。
　これを踏まえて、実施の形態３に係る画像表示装置のｍ列×ｎ行の画素配置並びにソース線及びゲート線と結線を示す図７（【００４９】）を見れば、図７には、「
行方向に伸長するｎ本のゲート線Ｇ１〜Ｇｎと列方向に伸長するｊ本のソース線Ｓ１〜Ｓｊに対応して複数行複数列の画素が設けられ、それぞれの画素はＴＦＴにより駆動される画素アレイ
（イ）同じく図７からは、「
画素アレイの各行の画素は左から赤緑青の順に配列され、ｎ本のゲート線Ｇ１〜Ｇｎは２本ずつが画素の１行に対応づけられ、ｊ本のソース線Ｓ１〜Ｓｊは１本が画素の２列に対応づけられ、１本のソース線に対応づけられる２列の画素は、当該１本のソース線の左右（行方向）にそれぞれ配置されて当該１本のソース線に接続され、２本のゲート線に対応づけられる１行の画素は、当該２本のゲート線に上下（列方向）を挟まれるように配置されて当該２本のゲート線のいずれか一方に接続される
（ウ）実施の形態２は、タイミングチャート及び画素配置が実施の形態１と異なるが（【００４２】）、画像表示装置の構成は、図２に示す構成（実施の形態１）と同じであるから（【００４４】）、実施の形態１と同様の「第１ゲートドライバ回路２」、「第２ゲートドライバ回路３」、「ソースドライバ回路５」及び「タイミング生成回路６」を備えるものと解される（図２）。
（エ）実施の形態３は、実施の形態２で説明した駆動方法を採用することができ、具体的には、図７に示す画素配列を採用した画像表示装置を、図４に示すタイミングチャートで駆動することができるから（【００５４】）、実施の形態３の駆動のための構成は、実施の形態２と同様であると解される。そして、それは、実施の形態１と同様の「第１ゲートドライバ回路２」、「第２ゲートドライバ回路３」、「ソースドライバ回路５」及び「タイミング生成回路６」を備えるものである（前記（ウ））。
　したがって、実施の形態３に係る画像表示装置は、図７に示す画素配列を採用した画像表示装置であって、駆動のための構成として、実施の形態１と同様の「第１ゲートドライバ回路２」、「第２ゲートドライバ回路３」、「ソースドライバ回路５」及び「タイミング生成回路６」を備え、図４に示すタイミングチャートで駆動されるものである。
（オ）以上のことを踏まえて、引用文献１の前記アの記載を整理すると、引用文献１には、実施の形態３として以下の発明（以下、「引用発明」という。）が記載されている。
「ＴＦＴにより画素を駆動する画像表示装置であって（【００１４】）、
　行方向に伸長するｎ本のゲート線Ｇ１〜Ｇｎと列方向に伸長するｊ本のソース線Ｓ１〜Ｓｊに対応して複数行複数列の画素が設けられ、それぞれの画素はＴＦＴにより駆動される画素アレイと（前記（ア））、
　画素アレイの左側に配置され、ゲート線Ｇ１を開始行、ゲート線Ｇｎ−１を終了行とし、開始行から終了行の方向に奇数行のゲート線をスキャンするシフトレジスタ回路ＳＲＣＯ１〜ＳＲＣＯｎを備えている第１ゲートドライバ回路２と（【００２４】、【００３３】、【００１６】）、
　画素アレイの右側に配置され、ゲート線Ｇ２を開始行、ゲート線Ｇｎを終了行とし、開始行から終了行の方向に偶数行のゲート線をスキャンするシフトレジスタ回路ＳＲＣＥ２〜ＳＲＣＥｎ＋１を備えている第２ゲートドライバ回路３と（【００２４】、【００３３】、【００１８】）、
　ソース線Ｓ１〜Ｓｊに接続され、それぞれのソース線Ｓ１〜Ｓｊにソース信号を供給するソースドライバ回路５と（【００２０】、図７、前記（ア））、
　ゲートドライバ制御信号を生成するタイミング生成回路６と（【００２１】）、
　を備え、
　第１ゲートドライバ回路２及び第２ゲートドライバ回路３のそれぞれのシフトレジスタ回路は、前のステージのシフトレジスタ回路から出力されるゲート信号に同期して、ゲート線を駆動するトランジスタのゲート電位を活性化し、クロック信号に同期してゲート信号を出力し、後のステージから出力されるゲート信号に基づき、ゲート線を駆動するトランジスタをリセットし（【００２３】）、
　画素アレイの各行の画素は左から赤緑青の順に配列され、ｎ本のゲート線Ｇ１〜Ｇｎは２本ずつが画素の１行に対応づけられ、ｊ本のソース線Ｓ１〜Ｓｊは１本が画素の２列に対応づけられ、１本のソース線に対応づけられる２列の画素は、当該１本のソース線の左右（行方向）にそれぞれ配置されて当該１本のソース線に接続され、２本のゲート線に対応づけられる１行の画素は、当該２本のゲート線に上下（列方向）を挟まれるように配置されて当該２本のゲート線のいずれか一方に接続され（前記（イ））、
　ゲート線Ｇ１、Ｇ３、Ｇ５等の奇数ゲート線に、ソース線Ｓ１、Ｓ３に接続された緑画素ＳＰ２、５とソース線Ｓ２に接続された青画素ＳＰ３とが接続され、ゲート線Ｇ２、Ｇ４、Ｇ６等の偶数ゲート線に、ソース線Ｓ１、Ｓ２に接続された赤画素ＳＰ１、４とソース線Ｓ３に接続された青画素ＳＰ６とが接続されている（【００４９】、図７）、
　画像表示装置。」
（２）対比
　本願発明と引用発明とを対比すると、以下のとおりである。
ア　引用発明の「ＴＦＴにより画素を駆動する画像表示装置」の
「行方向に伸長するｎ本のゲート線Ｇ１〜Ｇｎと列方向に伸長するｊ本のソース線Ｓ１〜Ｓｊに対応して複数行複数列の画素が設けられ、それぞれの画素はＴＦＴにより駆動される画素アレイ」と、
「画素アレイの左側に配置され、ゲート線Ｇ１を開始行、ゲート線Ｇｎ−１を終了行とし、開始行から終了行の方向に奇数行のゲート線をスキャンするシフトレジスタ回路ＳＲＣＯ１〜ＳＲＣＯｎを備えている第１ゲートドライバ回路２」と、
「画素アレイの右側に配置され、ゲート線Ｇ２を開始行、ゲート線Ｇｎを終了行とし、開始行から終了行の方向に偶数行のゲート線をスキャンするシフトレジスタ回路ＳＲＣＥ２〜ＳＲＣＥｎ＋１を備えている第２ゲートドライバ回路３」とを合わせたものは、
　本願発明の「表示パネル」に相当する。
イ　引用発明の「画素アレイ」に設けられた「複数行複数列の画素」は、
　本願発明の「表示領域に配置され、第１画素行及び第２画素行を含む複数の画素」に相当する。
ウ　引用発明の「複数行複数列の画素」が対応するところの「列方向に伸長するｊ本のソース線Ｓ１〜Ｓｊ」は、「１本が画素の２列に対応づけられ」るものであり、一般に４本以上あることは技術常識であるから、
　本願発明の「列方向に伸長され、順次に配列された第ｍ−１（ｍは自然数）データライン、第ｍデータライン、第ｍ＋１データライン、及び第ｍ＋２データラインを含む複数のデータライン」に相当する。
エ　引用発明の「複数行複数列の画素」が対応するところの「行方向に伸長するｎ本のゲート線Ｇ１〜Ｇｎ」は、
　本願発明の「行方向に伸長された複数のゲートライン」に相当する。
オ　引用発明は、「画素アレイ」に「画素」が「複数行」設けられ、「１行の画素は」「２本のゲート線に上下（列方向）を挟まれるように配置されて」いるから、
　本願発明と同じく、「前記第１画素行は、前記第１画素行の第１側部に位置する第１ゲートラインと前記第１画素行の第２側部に位置する第２ゲートラインとの間に配置され」、「前記第２画素行は、前記第２画素行の第１側部に位置する第１ゲートラインと前記第２画素行の第２側部に位置する第２ゲートラインとの間に配置され」ているといえる。
カ　引用発明の「画素アレイの左側」は、
　本願発明の「前記表示領域の第１周辺領域」に相当し、
　引用発明の「画素アレイの左側に配置され」る「第１ゲートドライバ回路２」が備える「開始行から終了行の方向に奇数行のゲート線をスキャンするシフトレジスタ回路ＳＲＣＯ１〜ＳＲＣＯｎ」のうちの隣接する２つは、
　本願発明の「前記表示領域の第１周辺領域に形成され、第１画素行の第１ゲートラインにゲート信号を提供する第ｉ−１（ｉは自然数）ステージ」及び「前記第ｉ−１ステージに隣接する前記第１周辺領域に形成され、前記第２画素行の第１ゲートラインにゲート信号を提供する第ｉステージ」に相当する。
キ　引用発明の「画素アレイの右側」は、
　本願発明の「前記第１周辺領域に向き合う前記表示領域の第２周辺領域」に相当し、
　引用発明の「画素アレイの右側に配置され」る「第２ゲートドライバ回路３」が備える「開始行から終了行の方向に偶数行のゲート線をスキャンするシフトレジスタ回路ＳＲＣＥ２〜ＳＲＣＥｎ＋１」のうちの隣接する２つは、
　本願発明の「前記第１周辺領域に向き合う前記表示領域の第２周辺領域に形成され、前記第１画素行の第２ゲートラインにゲート信号を提供する第ｊ−１（ｊは自然数）ステージ」及び「前記第ｊ−１ステージに隣接する前記第２周辺領域に形成され、前記第２画素行の第２ゲートラインにゲート信号を提供する第ｊステージ」に相当する。
（３）一致点及び相違点
　前記（２）の対比の結果をまとめると、本願発明と引用発明との一致点及び相違点は、以下のとおりである。
ア　一致点
「表示領域に配置され、第１画素行及び第２画素行を含む複数の画素と、
　列方向に伸長され、順次に配列された第ｍ−１（ｍは自然数）データライン、第ｍデータライン、第ｍ＋１データライン、及び第ｍ＋２データラインを含む複数のデータラインと、
　行方向に伸長された複数のゲートラインと、を有し、
　前記第１画素行は、前記第１画素行の第１側部に位置する第１ゲートラインと前記第１画素行の第２側部に位置する第２ゲートラインとの間に配置され、
　前記第２画素行は、前記第２画素行の第１側部に位置する第１ゲートラインと前記第２画素行の第２側部に位置する第２ゲートラインとの間に配置され、
　前記表示領域の第１周辺領域に形成され、第１画素行の第１ゲートラインにゲート信号を提供する第ｉ−１（ｉは自然数）ステージと、
　前記第ｉ−１ステージに隣接する前記第１周辺領域に形成され、前記第２画素行の第１ゲートラインにゲート信号を提供する第ｉステージと、を含み、
　前記第１周辺領域に向き合う前記表示領域の第２周辺領域に形成され、前記第１画素行の第２ゲートラインにゲート信号を提供する第ｊ−１（ｊは自然数）ステージと、
　前記第ｊ−１ステージに隣接する前記第２周辺領域に形成され、前記第２画素行の第２ゲートラインにゲート信号を提供する第ｊステージと、を更に含む
　表示パネル。」
イ　相違点
（ア）相違点１
　本願発明は、「前記第ｉ−１ステージと前記第ｉステージとの間の前記第１周辺領域に形成され、前記第１画素行の第２ゲートラインに印加されたハイ電圧をロー電圧に放電する第２放電トランジスタ」及び「前記第ｊ−１ステージと前記第ｊステージとの間の前記第２周辺領域に形成され、前記第２画素行の第１ゲートラインに印加されたハイ電圧をロー電圧に放電する第１放電トランジスタ」を含み、「前記第１放電トランジスタは、行方向で第２放電トランジスタに重ならない」のに対し、
　引用発明は、放電トランジスタを含まない点。
（イ）相違点２
　本願発明では、「前記第ｍ−１データラインと前記第ｍデータラインとの間の前記第１画素行の第１画素及び第２画素は、前記第ｍデータラインに電気的に接続され」、「前記第ｍデータラインと前記第ｍ＋１データラインとの間の前記第１画素行の第３画素及び第４画素は、前記第ｍ＋１データラインに電気的に接続され」、「前記第ｍ＋１データラインと前記第ｍ＋２データラインとの間の前記第１画素行の第５画素及び第６画素は、前記第ｍ＋２データラインに電気的に接続され」るのに対し、
　引用発明では、「１本のソース線に対応づけられる２列の画素は、当該１本のソース線の左右（行方向）にそれぞれ配置されて当該１本のソース線に接続され」る点。
（ウ）相違点３
　本願発明では、「前記第１画素行の前記第１、第３、及び第６画素は、前記第１画素行の第１側部に位置する第１ゲートラインに電気的に接続され」、「前記第１画素行の前記第２、第４、及び第５画素は、前記第１画素行の第２側部に位置する第２ゲートラインに電気的に接続され」るのに対し、
　引用発明では、「左から赤緑青の順に配列され」る「各行の画素」のうち、「ソース線Ｓ１、Ｓ３に接続された緑画素ＳＰ２、５とソース線Ｓ２に接続された青画素ＳＰ３と」が「ゲート線Ｇ１、Ｇ３、Ｇ５等の奇数ゲート線」に接続され、「ソース線Ｓ１、Ｓ２に接続された赤画素ＳＰ１、４とソース線Ｓ３に接続された青画素ＳＰ６と」が「ゲート線Ｇ２、Ｇ４、Ｇ６等の偶数ゲート線」に接続される点。
（４）相違点についての判断
ア　相違点１について
　引用文献３の【０００１】、【０００６】、【００２０】、【００２２】、【００２９】及び図１には、ゲートドライバを備えた表示装置において、複数のゲートラインの第１端部に隣接して複数の駆動ステージからなるシフトレジスタを設けるとともに、複数のゲートラインの第２端部には複数の放電トランジスタをそれぞれ接続し、複数の駆動ステージの制御端子及び複数の放電トランジスタの制御電極が直後のゲートラインのゲート信号を受信することで、対応するゲートラインをゲートオフ電圧まで放電させ、各駆動ステージを正常にリセットさせる技術が記載されている。
　一方、引用発明は、「第１ゲートドライバ回路２」及び「第２ゲートドライバ回路３」を備えた「画像表示装置」であって、複数の「ゲート線」の一方の端部には「シフトレジスタ回路」が設けられ、「後のステージから出力されるゲート信号に基づき、ゲート線を駆動するトランジスタをリセットするもの」である。
　そうすると、引用発明において、ゲート線を駆動するトランジスタを正常にリセットするために、引用文献３に記載された前記技術を採用することは、当業者であれば容易に想到し得たことである。
　そのようにした場合、複数のゲート線の「シフトレジスタ回路」が設けられるのとは反対側の端部に、「放電トランジスタ」をそれぞれ接続することとなるから、「画素アレイの左側に配置され」る「シフトレジスタ回路ＳＲＣＯ１〜ＳＲＣＯｎ」と接続される「奇数行のゲート線」を放電させるために、「画素アレイの右側」に「放電トランジスタ」を設けることになる。また、「画素アレイの右側に配置され」る「シフトレジスタ回路ＳＲＣＥ２〜ＳＲＣＥｎ＋１」と接続される「偶数行のゲート線」を放電させるために、「画素アレイの左側」に「放電トランジスタ」を設けることとなる。
　ここで、例えば、引用文献６の【０００９】、【００１０】、【００７６】、【００７７】、図６及び図１７ないし図１９や、引用文献７の【００１２】、【００１３】及び図１を参照すれば分かるように、表示装置における狭額縁化は、優先日前に周知の課題である。このことを考慮すれば、引用発明において「画素アレイの右側」及び「画素アレイの左側」に「放電トランジスタ」をそれぞれ設ける際、額縁の幅が大きくならないように、「画素アレイの右側」に設ける「放電トランジスタ」は「シフトレジスタ回路ＳＲＣＥ２〜ＳＲＣＥｎ＋１」の間に、「画素アレイの左側」に設ける「放電トランジスタ」は「シフトレジスタ回路ＳＲＣＯ１〜ＳＲＣＯｎ」の間に、それぞれ配置するようにすることは、当業者が適宜採用し得る設計的事項にすぎない。また、「画素アレイの右側」及び「画素アレイの左側」にそれぞれ設けられる「放電トランジスタ」を、行方向で重ならないようにすることも、部材の最適な配置を検討する上で適宜採用し得る設計的事項にすぎない。
イ　相違点２について
　例えば、引用文献２の［００７０］及び図３や、引用文献４の【００３４】及び図３に示されるように、１本のソース線を２列の画素に対応させる画素配列として、ある画素行では、２本のソース線の間に位置する２つの画素を、両方とも右側のソース線に接続するようにし、次の画素行では、２本のソース線の間に位置する２つの画素を、両方とも左側のソース線に接続するようにしたものは、優先日前に周知である。
　引用発明において、「１本のソース線に対応づけられる２列の画素は、当該１本のソース線の左右（行方向）にそれぞれ配置されて当該１本のソース線に接続され」ている画素配列に代えて、前記周知の画素配列を採用し、ソース線Ｓｍ−１とソース線Ｓｍの間に位置する２つの画素を、両方ともソース線Ｓｍに接続することは、当業者が容易に行い得ることである。
ウ　相違点３について
　引用文献１には、実施の形態３（すなわち、引用発明）について、「本実施の形態では、画素への充電不足による表示品位の低下の改善方法として図７に示した画素配列を示したが、本発明はこれに限られず図８に示す画素配列でも良い。」（【００５２】）と記載されているから、引用発明の画素配列を変更することは、当業者が適宜行い得る設計事項にすぎない。
　例えば、引用文献１の図７（前記（１）ア（ウ））において、ソース線「Ｓ１」並びにそれに接続された画素「ＳＰ１」及び「ＳＰ２」をなくし、ソース線「Ｓ２」、「Ｓ３」…を改めて「Ｓ１」、「Ｓ２」…とし、画素「ＳＰ３」、「ＳＰ４」、「ＳＰ５」、「ＳＰ６」…を改めて画素「ＳＰ１」、「ＳＰ２」、「ＳＰ３」、「ＳＰ４」…とすれば、画素「ＳＰ１」、「ＳＰ３」及び「ＳＰ６」がゲート線「Ｇ１」に接続され、画素「ＳＰ２」、「ＳＰ４」及び「ＳＰ５」がゲート線「Ｇ２」に接続されることが明らかである。
（５）理由２についてのまとめ
　以上のとおりであるから、本願発明は、引用文献１に記載された発明（引用発明）、引用文献３に記載された技術、引用文献６や引用文献７に記載された周知の課題、引用文献２や引用文献４に示された周知の画素配列及び引用文献１に記載された事項に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
５　むすび
　第１次補正は、当初明細書等に記載した事項の範囲内においてしたものではないから、特許法第１７条の２第３項に規定する要件を満たしていない。
　したがって、本願は拒絶をするべきものである。
　また、本願発明は、引用文献１ないし引用文献４、引用文献６及び引用文献７に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、他の請求項に係る発明について検討するまでもなく、本願は拒絶するべきものである。
　よって、結論のとおり審決する。