(57)【要約】  アクセスタイムの短縮や消費電力の低減と、ワード線１本当たりの記憶ビット数の向上を両立させる。メモリセルアレイ１は、流れる電流に応じて抵抗値が変化するフューズ素子Ｆと、フューズ素子Ｆに対し並列接続された複数のセルトランジスタ（ＴＲＢ１,ＴＲＢ２）とをもつメモリセルＭＣを少なくとも１ライン分配置した構成を有する。当該半導体デバイスは、複数のセルトランジスタ（ＴＲＢ１,ＴＲＢ２）のうち、オンするセルトランジスタの数が、外部から入力される書き込み制御信号（ＷＲＩＴＥ）と内部のロジック回路５（およびワード線駆動回路４）により制御可能である。
2010147029.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルが少なくとも１行分配置されたメモリセルアレイを備え、
前記メモリセルは、
流れる電流に応じて抵抗値が変化する記憶素子と、
前記記憶素子に直列接続されるとともに、互いに並列接続された複数のセルトランジスタと
を有する
半導体デバイス。
【請求項２】
各メモリセルにおいて前記複数のセルトランジスタのうち少なくとも１つが他のセルトランジスタとは独立してオンオフすることが可能な態様で、各セルトランジスタのゲートに接続された複数のアクセス線を備えた
請求項１に記載の半導体デバイス。
【請求項３】
前記複数のメモリセルの配列が１行である場合にはメモリセルごとに、前記複数のメモリセルの配列が複数行×複数列である場合には列ごとに、前記記憶素子に相対的に大きな第１電流を流す第１電流経路と、前記記憶素子に相対的に小さい第２電流を流す第２電流経路とを備えるとともに、
各メモリセルにおいて、前記第２電流経路に前記第２電流を流すときにオンするセルトランジスタの数が、前記第１電流経路に前記第１電流を流すときにオンするセルトランジスタの数より小さくなるように、各メモリセルに含まれる複数のセルトランジスタのオンオフを制御する制御回路を備える
請求項２に記載の半導体デバイス。
【請求項４】
各メモリセルは、前記複数のセルトランジスタとして、１つの第１セルトランジスタと、１つの第２セルトランジスタとを含み、
前記制御回路は、各メモリセルにおいて、前記記憶素子に前記第１電流を流すときに前記第１セルトランジスタをオンさせ、前記記憶素子に前記第２電流を流すときにも前記第１セルトランジスタをオンさせ、
前記制御回路は、各メモリセルにおいて、前記記憶素子に前記第１電流を流すときに前記第２セルトランジスタをオンさせ、前記記憶素子に前記第２電流を流すときには前記第２セルトランジスタをオフさせる
請求項３に記載の半導体デバイス。
【請求項５】
前記複数のアクセス線は、
１行内の各メモリセルに含まれる第１セルトランジスタのゲートに接続された１つの第１アクセス線と、
１行内の各メモリセルに含まれる第２セルトランジスタのゲートに接続された１つの第２アクセス線と
を含み、
前記制御回路は、第１制御信号を前記第１アクセス線に入力するとともに、前記第１制御信号と第２制御信号とにより生成される第３制御信号を前記第２アクセス線に入力することにより、前記第１セルトランジスタおよび前記第２セルトランジスタのオンオフを制御する
請求項４に記載の半導体デバイス。
【請求項６】
各メモリセルは、前記複数のセルトランジスタとして、１つの第１セルトランジスタと、複数の第２セルトランジスタとを含み、
前記制御回路は、各メモリセルにおいて、前記記憶素子に前記第１電流を流すときに前記第１セルトランジスタをオンさせ、前記記憶素子に前記第２電流を流すときにも前記第１セルトランジスタをオンさせ、
前記制御回路は、各メモリセルにおいて、前記記憶素子に前記第１電流を流すときに全ての第２セルトランジスタをオンさせ、前記記憶素子に前記第２電流を流すときに前記複数の第２セルトランジスタの一部である１または複数のセルトランジスタだけをオンさせる
請求項３に記載の半導体デバイス。
【請求項７】
前記複数のアクセス線は、
１行内の各メモリセルに含まれる第１セルトランジスタのゲートに接続された１つの第１アクセス線と、
１行内の各メモリセルに含まれる複数の第２セルトランジスタのゲートに、メモリセルごとに１つずつ接続された複数の第２アクセス線と
を含み、
前記制御回路は、第１制御信号を前記第１アクセス線に入力するとともに、前記第１制御信号と第２制御信号とにより生成される第３制御信号を前記複数の第２アクセス線に入力することにより、前記第１セルトランジスタおよび前記複数の第２セルトランジスタのオンオフを制御する
請求項６に記載の半導体デバイス。
【請求項８】
前記記憶素子は、流れる電流に応じて抵抗値が不可逆的に変化する電気フューズ素子である
請求項２に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、流れる電流に応じて抵抗値が変化する記憶素子と、そのアクセスのためのセルトランジスタとをもつメモリセルをメモリセルアレイ内に有する半導体デバイスに関する。
【背景技術】
【０００２】
流れる電流に応じて抵抗値が変化する代表的な記憶素子としては、抵抗変化型メモリ素子とフューズ素子とが知られている。抵抗変化型メモリ素子は、導電性イオンの絶縁膜への入出力、磁性膜の磁化の向きに応じた導電率の変化、あるいは、結晶構造の相変化等を利用したメモリデバイスであり、可逆的に抵抗値を変化させることができる。【０００３】
これに対しフューズ素子は、レーザ光で焼き切るタイプのほかに、例えばポリシリコンからなるフューズを電気的に溶断することで、その抵抗値を制御するものが知られている（例えば、非特許文献１参照）。フェーズ素子のその他の例としては、ＭＯＳトランジスタのゲート酸化膜を電気的に絶縁破壊するか否かでデータ記憶を行うものも知られている（例えば、特許文献１参照）。これらの電気的に制御可能なフューズ素子は、特に電気フューズ（ｅＦＵＳＥ）と呼ばれる。【０００４】
電気フューズでは、電気的に抵抗値を変化させる上記抵抗変化型メモリに比べ、占有面積や抵抗変化時に流す電流量が大きいが、構造が簡単で製造プロセスの追加工程がほとんど要らない。そのため、電気フューズは、いわゆる汎用メモリではなく、付加情報の記憶に用いられることが多い。例えば、電気フューズは、半導体デバイス（集積回路）の特性調整（トリミング）用途あるいは冗長回路の選択用途、さらには、特性値その他の情報をデバイス完成後に書き換え可能に記憶する用途などに用いられる。【０００５】
一般に、電気フューズを利用したメモリセルは、１つの電気フューズと１つのアクセストランジスタとを直列接続して形成される。一般に、電気フューズとアクセストランジスタとの直列接続経路（セル電流経路）の一方端がビット線を介する電源供給経路に接続され、上記セル電流経路の他方端が接地される。電気フューズは、例えば導電層の溶断や絶縁膜の破壊等により、抵抗値を桁違いに変化でき、それにより１ビットデータの記憶が可能である。この場合、導電層の溶断や絶縁膜の破壊によりデータ記憶を行なう書き込み動作では、上記電源供給経路に書き込み電源電圧（以下、プログラム電圧ともいう）を印加する。これにより、電気フューズの抵抗値が低抵抗から高抵抗に変化するが、その逆の動作はできない。【０００６】
記憶データ（抵抗値が初期の低抵抗であるか、高抵抗に遷移したかの情報）を読み出す動作では、上記電源供給経路に読み出し電源電圧（以下、リード電圧ともいう）を印加する。そして、アクセストランジスタをオンして、流れる電流の大きさを、例えば電圧値に変換してセンシングする。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第７２６９０８１号明細書
【非特許文献】
【０００８】
【非特許文献１】J. Safran, et.al., "A Compact eFUSE Programmable Array Memory for SOI CMOS", IEEE, 2007 Symposium on VLSI Circuit of Technical Papers, pp.72-73.
【発明の概要】
【０００９】
流れる電流に応じて抵抗値が変化する記憶素子をメモリセルにもつ半導体デバイスにおいて、データを書き込むときの電流値が大きい場合には、それだけアクセストランジスタのサイズを大きくする必要がある。アクセストランジスタの必要サイズはプログラム電圧の大きさに依存するが、より低電圧でプログラムを行う場合は、アクセストランジスタのサイズをより大きくする必要がある。例えば、電気フューズ素子を例にとると、アクセストランジスタには、同世代のＳＲＡＭのアクセストランジスタと比較して１００倍以上のサイズが必要となることもある。
【００１０】
アクセストランジスタのゲートは、例えば行方向にライン状に配置された複数のメモリセルで共通なアクセス線（これは、一般には、ワード線と呼ばれる。）に接続されている。したがって、個々のアクセストランジスタのサイズが大きい場合には、ワード線の容量（配線容量と負荷容量の総合的な容量）が非常に大きくなる。
【００１１】
ワード線容量が非常に大きくなることは、大電流を流す書き込み動作の要請から不可避であるが、このことが読み出し動作でマイナスの影響を与えている。具体的には、読み出し動作時は書き込み動作ほどワード線の電位を大きくする必要性がないので、読み出し時にワード線に印加するリード電圧は、書き込み時にワード線に印加するプログラム電圧より低い場合がある。実際には、書き込み動作で変化させた抵抗値を維持しながら記憶データを読み出す要請から、リード電圧はプログラム電圧より低くなる。しかし、大きな容量のワード線を低電圧で駆動するとアクセスタイムが長くなる。また、ワード線容量が非常に大きいことから、ワード線を充放電するときに過分な電力を消費してしまい、このことが半導体デバイスの消費電力を削減できない阻害要因となっている。
【００１２】
このようなリード時のアクセスタイムが長く、所望の動作時間を満足できない場合にあっては、ワード線１本当たりに接続できるメモリセル数（記憶ビット数）が制限されてしまう。このメモリセル数の制限は、当該メモリを搭載するシステムの要請からメモリ消費電力が大き過ぎる場合でも同様に生じることがある。以上より、アクセスタイムの短縮や消費電力の低減と、ワード線１本当たりの記憶ビット数の向上はトレードオフの関係にある。
【００１３】
なお、このトレードオフは、書き込み時に必要な電流が大きい電気フューズメモリでより厳しいが、流れる電流に応じて抵抗値が変化する他のメモリ（例えば、抵抗変化型メモリ）にも程度の差はあるが共通する改善点である。
【００１４】
本発明はかかる問題点に鑑みてなされたもので、その目的は、上記トレードオフを解消または緩和することの可能な半導体デバイスを提供するものである。
【００１５】
本発明に関わる半導体デバイスは、複数のメモリセルが少なくとも１行分配置されたメモリセルアレイを備えている。メモリセルは、流れる電流に応じて抵抗値が変化する記憶素子と、記憶素子に直列接続されるとともに、互いに並列接続された複数のセルトランジスタとを有している。
【００１６】
この構成によれば、メモリセルごとに互いに並列接続された複数のセルトランジスタを有することから、記憶素子に流れる電流を動作時に最適に制御することができる。例えば、データ記憶の場合に必要な電流値が、データ読み出し時に必要な電流値より大きい場合は、データ記憶時にオンするセルトランジスタ数を、データ読み出し時のそれより大きくできる。そのため、トータルの動作時間は必要最小限にまで低減される。また、複数のセルトランジスタのうち必要数のみオンさせる動作では、すべてのセルトランジスタをオンさせる動作より消費電力が低減される。一方、この動作時間の短縮と低消費電力のために、同時駆動するメモリセル数を大きくすることもできる。
【００１７】
本発明によれば、アクセスタイムの短縮や消費電力の低減と、ワード線１本当たりの記憶ビット数の向上とに関するトレードオフを解消または緩和した半導体メモリデバイスを提供することが可能となる。
【図面の簡単な説明】
【００１８】
【図１】第１の実施の形態に関わる半導体デバイスのチップ構成図である。
【図２】図１のチップ構成図に、プログラム時とリード時の電流経路を付加した図である。
【図３】比較例のデバイス構成を示す図である。
【図４】第２の実施の形態に関わる半導体デバイスのチップ構成図である。
【図５】図４のチップ構成図に、プログラム時とリード時の電流経路を付加した図である。
【図６】図４の半導体デバイスにおける、切り替え信号の論理の組み合わせと、アクセストランジスタのトータルのゲート幅（Ｗ長）との関係を表すものである。
【図７】図４の半導体デバイスにおける、テスト時の制御例を示すフローチャートである。
【発明を実施するための形態】
【００１９】
本発明の実施形態を、図面を参照して以下の順に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態：アクセストランジスタが、互いに並列配置された２つのセルトランジスタによって構成されている例（比較例と対比説明を含む）。
２．第２の実施の形態：アクセストランジスタが、互いに並列配置された３つ以上のセルトランジスタによって構成され、アクセストランジスタの実効ゲート幅が、入力される制御信号で変更可能な構成となっている例。
３．その他の変形例：上記第１および第２の実施の形態の説明中で適宜述べた変形例以外の変形例。
【００２０】
＜１．第１の実施の形態＞
［チップ構成］
図１は、第１の実施の形態に関わる半導体デバイスのチップ構成図を示すものである。本実施の形態の半導体デバイスは、メモリセルアレイ１と、メモリセルアレイ１のプログラム（書き込み）と読み出しを制御する各種制御回路を含む。
【００２１】
メモリセルアレイ１は、複数のメモリセルＭＣがマトリクス状に配置されたものである。各メモリセルＭＣは、後に詳述するように、ビット線ＢＬと、第３電圧供給線（ＧＮＤ線１３）との間に設けられており、例えば、フューズ素子Ｆと、フューズ素子Ｆに直列接続されたアクセストランジスタＴＲＢとを有している。図１には、４個のメモリセルＭＣが２列（２ビット）×２行（２ロウ）で配列されている場合が例示されているが、複数のメモリセルＭＣの配列は図１の配置に限定されるものではなく、例えば、１行であってもよい。なお、以下では、特段の言及がなされていない場合には、複数個のメモリセルＭＣの配列が複数列×複数行となっているものとする。
【００２２】
複数のメモリセルＭＣが列方向に配列された構成を以下、ビット構成と呼ぶ。図１には、各列のビット構成が互いに同じ構成となっている場合が例示されているが、各列のビット構成が互いに同じ構成となっていなくてもよい。なお、以下では、各列のビット構成が互いに同じ構成となっているものとして、１つのビット構成のみ説明する。
【００２３】
本実施の形態では、アクセストランジスタＴＲＢが２つのセルトランジスタ、即ち、第１セルトランジスタＴＲＢ１と第２セルトランジスタＴＲＢ２で構成されている。第１および第２セルトランジスタＴＲＢ１,ＴＲＢ２は、それぞれＮＭＯＳトランジスタからなり、互いに並列に接続されている。第１セルトランジスタＴＲＢ１は、リード時およびプログラム時に常に使用される（オンする）セルトランジスタである。さらに、アクセストランジスタＴＲＢに含まれる２つのセルトランジスタのうち、セルトランジスタＸ以外の１つのセルトランジスタ（第２セルトランジスタＴＲＢ２）が、リード時にだけ使用されるセルトランジスタである。第１および第２セルトランジスタＴＲＢ１,ＴＲＢ２は、それぞれ、例えば、アクセストランジスタＴＲＢが単一のアクセストランジスタによって構成されている場合のアクセストランジスタＴＲＢのサイズよりも小さなサイズとなっている。また、第１および第２セルトランジスタＴＲＢ１,ＴＲＢ２の合計サイズが、例えば、アクセストランジスタＴＲＢが単一のアクセストランジスタによって構成されている場合のアクセストランジスタＴＲＢのサイズと同等のサイズとなっている。
【００２４】
本実施の形態の半導体デバイスは、行方向に延在する複数のワード線ＷＬ１，ＷＬ２，…を有している。各ワード線ＷＬ１，ＷＬ２，…は、各メモリセルＭＣにおいて複数（本実施の形態では２つ）のセルトランジスタのうち少なくとも１つが他のセルトランジスタとは独立してオンオフすることが可能な態様で、各セルトランジスタのゲートに接続された複数のアクセス線を含んでいる。具体的には、各ワード線ＷＬ１，ＷＬ２，…は、ワード線駆動信号ＷＬ[Ａ]，ＷＬ[Ｂ]，…（後述）が入力される第１アクセス線ＡＬ１と、ワード線駆動信号ＷＬ[Ａ]，ＷＬ[Ｂ] ，…に応じて発生する補助ワード線駆動信号ＷＬ[Ａ]ａｕｘ，ＷＬ[Ｂ]ａｕｘ，…（後述）が入力される第２アクセス線ＡＬ２とにより構成されている。各セル行において、各メモリセルＭＣに含まれる第１セルトランジスタＴＲＢ１のゲートが、第１アクセス線ＡＬ１に接続されている。同様に、各セル行において、各メモリセルＭＣに含まれる第２セルトランジスタＴＲＢ２のゲートが、第２アクセス線ＡＬ２に接続されている。
【００２５】
ワード線駆動信号ＷＬ[Ａ]，ＷＬ[Ｂ] ，…は、フューズ素子Ｆを含む、ビット線ＢＬから第３電圧供給線（ＧＮＤ線１３）までの電流経路の電気的な継断を制御するものである。例えば、フューズ素子Ｆがビット線ＢＬに接続されている場合には、ワード線駆動信号ＷＬ[Ａ]，ＷＬ[Ｂ]，…は、フューズ素子Ｆと第３電圧供給線（ＧＮＤ線１３）との電気的な継断を制御するものである。また、例えば、フューズ素子Ｆが第３電圧供給線（ＧＮＤ線１３）に接続されている場合には、ワード線駆動信号ＷＬ[Ａ]，ＷＬ[Ｂ]，…は、ビット線ＢＬとフューズ素子Ｆとの電気的な継断を制御するものである。
【００２６】
本実施の形態の半導体デバイスは、ワード線駆動信号ＷＬ[Ａ]，ＷＬ[Ｂ] ，…を発生するワード線駆動回路（ＷＬ＿ＤＲＶ）４と、ワード線駆動信号ＷＬ[Ａ]，ＷＬ[Ｂ] ，…から補助ワード線駆動信号ＷＬ[Ａ]ａｕｘ，ＷＬ[Ｂ]ａｕｘ，…を発生するロジック回路５とを備えている。ワード線駆動回路４は、図１の例では、各セル行に共通な回路として設けられている。ワード線駆動回路４の出力には、各ワード線ＷＬ１，ＷＬ２，…が接続されている。ワード線駆動回路４は、例えば、ワード線ＷＬ１に含まれる第１アクセス線ＡＬ１にワード線駆動信号ＷＬ[Ａ]を入力し、ワード線ＷＬ２に含まれる第１アクセス線ＡＬ１にワード線駆動信号ＷＬ[Ｂ]を入力するようになっている。
【００２７】
ロジック回路５は、図１の例では、列ごとに１つずつ設けられており、バッファ回路ＢＵＦ１、インバータＩＮＶ１およびノア回路ＮＯＲ１を含む。なお、複数のメモリセルＭＣの配列が１行である場合には、ロジック回路５は、メモリセルごとに設けられている。
【００２８】
バッファ回路ＢＵＦ１は、第１アクセス線ＡＬ１に挿入されている。バッファ回路ＢＵＦ１は、ワード線駆動回路４から入力されたワード線駆動信号ＷＬ[Ａ]，ＷＬ[Ｂ]，…を、第１アクセス線ＡＬ１に接続された各第１セルトランジスタＴＲＢ１に出力するようになっている。
【００２９】
ノア回路ＮＯＲ１は２入力１出力構成となっている。ノア回路ＮＯＲ１の出力は第２アクセス線ＡＬ２に接続されている。ノア回路ＮＯＲ１の一方の入力は、インバータＩＮＶ１を介して第１アクセス線ＡＬ１に接続されており、ノア回路ＮＯＲ１の他方の入力は、書き込み制御線に接続されている。上記の書き込み制御線は、書き込み制御信号（ＷＲＩＴＥ）が入力される線である。本実施の形態では、書き込み制御信号（ＷＲＩＴＥ）は、ワード線駆動信号ＷＬ[Ａ]，ＷＬ[Ｂ]，…に応じて発生する補助ワード線駆動信号ＷＬ[Ａ]ａｕｘ，ＷＬ[Ｂ]ａｕｘ，…（図１の例では、ワード線駆動信号ＷＬ[Ａ]，ＷＬ[Ｂ] ，…の信号波形を反転させた信号）の、第２アクセス線ＡＬ２への出力を制御するものである。
【００３０】
ノア回路ＮＯＲ１は、第１アクセス線ＡＬ１からインバータＩＮＶ１を介して入力された信号（ワード線駆動信号ＷＬ[Ａ]，ＷＬ[Ｂ]，…の信号波形を反転させた信号）と、書き込み制御線から入力された信号（制御信号（ＷＲＩＴＥ））との論理和を否定する演算を行い、２つの入力端子のいずれにも入力が無いときにだけＨ（ハイ）を出力し、２つの入力端子の少なくとも一方に入力があるときにＬ（ロー）を出力するようになっている。
【００３１】
以上のことから、ワード線駆動回路４およびロジック回路５は、ワード線駆動信号ＷＬ[Ａ]，ＷＬ[Ｂ]，…を第１アクセス線ＡＬ１に入力するとともに、補助ワード線駆動信号ＷＬ[Ａ]ａｕｘ，ＷＬ[Ｂ]ａｕｘ，…を第２アクセス線ＡＬ２に入力することにより、各メモリセルに含まれる複数のセルトランジスタのオンオフを制御するようになっている。ワード線駆動回路４およびロジック回路５は、後に詳述するように、リード動作（読み出し動作時）にオンするセルトランジスタの数がプログラム動作時（書き込み動作時）にオンするセルトランジスタの数より小さくなるように、各メモリセルに含まれる複数のセルトランジスタのオンオフを制御するようになっている。
【００３２】
なお、バッファ回路ＢＵＦ１は、第１アクセス線ＡＬ１の負荷が大きい場合はワード線駆動回路４を補助する回路として設けられることが望ましいが、ワード線駆動回路４の駆動力が十分なときは省略することも可能である。
【００３３】
また、図１には、ワード線駆動回路４が当該半導体デバイス内に設けられている場合が例示されているが、当該半導体デバイスとは別体で設けられていてもよい。この場合、ワード線駆動信号ＷＬ[Ａ]，ＷＬ[Ｂ] ，…は、別体で設けられたワード線駆動回路４から（つまり、外部から）当該半導体デバイス内の第１アクセス線ＡＬ１に入力されることになる。また、この場合、第１アクセス線ＡＬ１を駆動するためのバッファ回路ＢＵＦ１は必須であり、また、インバータＩＮＶ１とノア回路ＮＯＲ１も第２アクセス線ＡＬ２を駆動するドライブ能力が必要である。
【００３４】
図１には、書き込み制御信号（ＷＲＩＴＥ）がデバイスの外部から与えられている場合が例示されているが、デバイスの内部に設けられた回路から与えられるようにしても構わない。
【００３５】
つぎに、ビット線電圧制御のための構成を説明する。
本実施の形態の半導体デバイスは、列方向に延在する複数のビット線ＢＬを有しており、複数のビット線ＢＬが、列ごとに１つずつ割り当てられている。また、本実施の形態の半導体デバイスは、列ごとに、第１電圧供給線１１と、第２電圧供給線（ＶＤＤ線１２）と、第３電圧供給線（ＧＮＤ線１３）と、書込ビット選択トランジスタＴＲＡと、パターンレジスタ（patternregister）２と、読み出し回路（ＳＥＡＭＰ+reg.）３とを有している。さらに、本実施の形態の半導体デバイスは、各ビット構成に共通なフューズ電圧供給回路（ＶＦＵＳＥ＿Ｐ.Ｓ）６を有している。
【００３６】
各ビット線ＢＬの一端に、書込ビット選択トランジスタＴＲＡの一端（ソースまたはドレイン）が接続されており、各ビット線ＢＬの他端に、読み出し回路３と、読出ビット選択トランジスタＴＲＣの一端（ソースまたはドレイン）とが接続されている。各ビット線ＢＬの中途には、メモリセルＭＣごとに１つずつ設けられた複数のフューズ素子Ｆの一端が接続されている。各フューズ素子Ｆの他端には、互いに並列接続された第１および第２セルトランジスタＴＲＢ１,ＴＲＢ２の一端（ソースまたはドレイン）が接続されている。互いに並列接続された第１および第２セルトランジスタＴＲＢ１,ＴＲＢ２の他端（ソースおよびドレインのうちフューズ素子Ｆに未接続の方）には、第３電圧供給線（ＧＮＤ線１３）が接続されている。書込ビット選択トランジスタＴＲＡの他端（ソースおよびドレインのうちビット線ＢＬに未接続の方）には、フューズ電圧供給回路６の出力端が接続されている。書込ビット選択トランジスタＴＲＡのゲートには、パターンレジスタ２の出力端が接続されている。読出ビット選択トランジスタＴＲＣの他端（ソースおよびドレインのうちビット線ＢＬに未接続の方）には、ＶＤＤ線１２が接続されている。読出ビット選択トランジスタＴＲＣのゲートには、読み出し制御線が接続されている。
【００３７】
フューズ電圧供給回路６は、第１電圧供給線１１へ出力する電圧値として、書き込み時に例えば数[Ｖ]の書き込み電圧ＶＷを発生する回路である。なお、フューズ電圧供給回路６に代えて、書き込み電圧ＶＷを外部のテスタ、あるいは、当該半導体デバイス（ＩＣ）が実装される基板から与えてもよい。
【００３８】
第１電圧供給線１１から、書込ビット選択トランジスタＴＲＡ、ビット線ＢＬ、メモリセルＭＣを介してＧＮＤ線１３に至る経路が、第１電流（書き込み電流Ｉｗ）を流す第１電流経路（書き込み電流経路）である。
【００３９】
書込ビット選択トランジスタＴＲＡは、ＰＭＯＳトランジスタからなる。なお、以下の理由から、書込ビット選択トランジスタＴＲＡがＮＭＯＳトランジスタからなっていてもよい。ＰＭＯＳトランジスタは、いわゆる“閾値電圧（Ｖｔｈ）落ち”と呼ばれる電圧降下がないため、フューズ電圧供給回路６からの書き込み電圧ＶＷを正確にビット線ＢＬに与える利点がある。
【００４０】
その一方で、Ｐ型チャネルのトランジスタを使用することで、その占有面積が大きくなる。また、プログラミング（書き込み）にＰ型チャネルのトランジスタ（ＴＲＡ）とＮ型チャネルのトランジスタ（ＴＲＢ）を使用していることで、製造時にＰ型チャネルのトランジスタの管理も必要となる。さらに、Ｐ型チャネルのトランジスタ（ＴＲＡ）とＮ型チャネルのトランジスタ(ＴＲＢ)の特性バランスを考慮した設計が必要となる。このため、フューズ素子Ｆを抵抗変化させる印加電圧の最適設計が、図１のプログラム時の電流経路に挿入されるトランジスタがＮ型のアクセストランジスタＴＲＢのみの場合より格段に難しくなる。
【００４１】
書込ビット選択トランジスタＴＲＡに、図１のようにＰＭＯＳトランジスタを使うか、あるいは、ＮＭＯＳトランジスタを使うかは、上記の利点と不利益を総合的に勘案して決めるとよい。
【００４２】
上記書込ビット選択トランジスタＴＲＡは、例えば、メモリセルアレイ１のビット制御回路に含まれる。ビット制御回路には、書込ビット選択トランジスタＴＲＡの他に、入力データを保持してビットの制御ビットを出力するパターン保持回路２と、センスアンプおよび読み出しデータのレジスタを含む読み出し回路３とが含まれる。
【００４３】
パターンレジスタ２は、入力されるビットアドレス信号ＢＡＤＲに基づいて、プログラム時のビット選択制御を書込ビット選択トランジスタＴＲＡに対して行う回路である。具体的には、ある列に対応して設けられたパターンレジスタ２は、この列に対応して設けられた書込ビット選択トランジスタＴＲＡのゲートに、入力されたビットアドレス信号ＢＡＤＲに基づいて生成した第１ビットＦＢ［ａ］を入力するようになっている。また、別の列に対応して設けられたパターンレジスタ２は、この列に対応して設けられた書込ビット選択トランジスタＴＲＡのゲートに、入力されたビットアドレス信号ＢＡＤＲに基づいて生成した第２ビットＦＢ［ｂ］を入力するようになっている。
【００４４】
なお、図１には、マトリクス状に配置された複数のメモリセルＭＣにおける列の数が２である場合が例示されているが、列の数は、通常、それより多く、例えば６４となっている。この場合、ビットアドレス信号ＢＡＤＲは６ビットの制御信号として各パターンレジスタ２に与えられる。なお、列の数は、６４より大きい１２８,２５６,…とすることもでき、また、６４より小さい４,８,１６,３２とすることもできる。列の数に応じてビットアドレス信号ＢＡＤＲのビット数が決められる。
【００４５】
なお、このようなパターンレジスタ２の機能は、いわゆるカラムデコーダにより代替できる。カラムデコーダは、入力されるカラムアドレスから選択するビット線スイッチ（この場合、書込ビット選択トランジスタＴＲＡ）を決める回路である。
【００４６】
読み出し回路３は、ビット線ＢＬに接続され、ビット線ＢＬの電位をセンスアンプで検出して読み出す機能をもつ。ビット線ＢＬに、例えば電源電圧ＶＤＤを供給制御するためのＰＭＯＳトランジスタからなる読出ビット選択トランジスタＴＲＣが接続されている。読出ビット選択トランジスタＴＲＣも、メモリセルアレイ１のビット制御回路に含まれる。読出ビット選択トランジスタＴＲＣのソースがＶＤＤ線１２に接続され、そのドレインがビット線ＢＬに接続されている。
【００４７】
読出ビット選択トランジスタＴＲＣは、書込ビット選択トランジスタＴＲＡと同様な利点と不利益があり、図１では“Ｖｔｈ落ち”がないＰＭＯＳトランジスタ構成となっている。ただし、全てのトランジスタをＮＭＯＳトランジスタ構成とする利益を優先させる場合、読出ビット選択トランジスタＴＲＣをＮＭＯＳトランジスタ構成としてもよい。
【００４８】
図１では読出ビット選択トランジスタＴＲＣがＰＭＯＳトランジスタ構成であることに対応して、入力される読み出し制御信号(ＲＥＡＤ)を反転し、読出ビット選択トランジスタＴＲＣのゲートに与えるインバータＩＮＶ２が設けられている。したがって、読出ビット選択トランジスタＴＲＣがＮＭＯＳトランジスタ構成の場合、インバータＩＮＶ２は不要である。また、読み出し制御信号(ＲＥＡＤ)がローアクティブの信号の場合もインバータＩＮＶ２は不要である。
【００４９】
図１では読み出し制御信号(ＲＥＡＤ)はデバイスの外部から与えられるが、この制御信号を内部で発生するようにしても構わない。図１の構成では、書き込み制御信号（ＷＲＩＴＥ）がローアクティブの信号であり、読み出し制御信号(ＲＥＡＤ)がハイアクティブの信号である。よって、書き込み（プログラム）時には“（ＷＲＩＴＥ）,(ＲＥＡＤ)＝Ｌ”となり、読み出し時には“（ＷＲＩＴＥ）,(ＲＥＡＤ)＝Ｈ”となる。
【００５０】
なお、ロジック回路５やビット制御回路（パターンレジスタ２および読み出し回路３）の接続関係は、上述した接続関係と同様の接続関係となっている。
【００５１】
図２は、プログラム動作時に流れる電流を模式的に表すものである。図２には、プログラム動作時の電流経路（第１電流経路）が太い実線により示されており、リード動作時の電流経路（第２電流経路）が太い破線により示されている。以下、図１および図２を参照して、プログラム動作とリード動作について説明する。
【００５２】
［プログラム動作］
第１ビット［ａ］のプログラム動作の一例を、上記構成を前提として説明する。
【００５３】
プログラムの初期状態では、図１および図２においてすべてのトランジスタ（ＴＲＡ〜ＴＲＣ）がオフ状態をとる。その状態で、フューズ電圧供給回路６が、正の書き込み電圧ＶＷ、例えば３[Ｖ]の電圧を出力し、パターンレジスタ２、ワード線駆動回路４およびロジック回路５等が、トランジスタ（ＴＲＡ〜ＴＲＣ）を制御する信号を書き込み時の論理に設定する。
【００５４】
より詳細には、パターンレジスタ２が、ビット選択信号として書込ビットＦＢ［ａ］＝０を出力し、これによりＰＮチャネル型の書込ビット選択トランジスタＴＲＡをオン状態にする。また、ワード線駆動回路４（図１）はワード線駆動信号ＷＬ[Ｂ]＝１を出力し、さらに、外部から、書き込み制御信号（ＷＲＩＴＥ）＝Ｌ、読み出し制御信号(ＲＥＡＤ)＝Ｌが入力される。これにより、“ｂｉｔａ”と表記されたフューズ素子ＦをもつメモリセルＭＣにおいて、第１および第２セルトランジスタＴＲＢ１,ＴＲＢ２がともにオンし、読出ビット選択トランジスタＴＲＣがオフする。
【００５５】
以上のバイアス設定により、フューズ電圧供給回路６から与えられた書き込み電圧ＶＷを正の電源電圧とする比較的大きな第１電流（書き込み電流Ｉｗ）が、図２のように流れる。書き込み電流Ｉｗは、第１電圧供給線１１、オン状態の書込ビット選択トランジスタＴＲＡ、ビット線ＢＬを通って、“ｂｉｔａ”と表記されたフューズ素子Ｆに流れる。この電流は、第１セルトランジスタＴＲＢ１と第２セルトランジスタＴＲＢ２に分流されてＧＮＤ線１３に流れ込む。
【００５６】
このようにして形成された電流パス（第１電流経路）に比較的大きな電流が流れると、その途中の最も高抵抗なフューズ素子Ｆが発熱し、フューズ素子Ｆが例えばポリシリコンフューズからなる場合には、溶断により、フューズ素子Ｆの抵抗値が桁違いに大きくなる。フューズ素子Ｆが例えばＭＯＳフューズからなる場合には、絶縁破壊により、フューズ素子Ｆの抵抗値が桁違いに小さくなる。
【００５７】
これに対し、書込ビットＦＢ［ｂ］＝１となる隣のビット構成では、書込ビットＦＢ［ｂ］に応じて制御される書込ビット選択トランジスタＴＲＡがオンしないので、電流パスが形成されず、フューズ素子Ｆの高抵抗化も起こらない。
【００５８】
［リード動作］
第１ビット［ａ］のリード動作を、上記構成を前提として説明する。
【００５９】
第１ビット［ａ］をメモリセルＭＣから読み出す動作の初期状態では、図１,図２においてすべてのトランジスタ（ＴＲＡ〜ＴＲＣ)がオフ状態をとる。このとき望ましくは、フューズ電圧供給回路６の出力（書き込み電圧ＶＷ）はローレベルの、例えば０[Ｖ]の電圧に制御される。そして、パターンレジスタ２、ワード線駆動回路４およびロジック回路５等が、トランジスタ（ＴＲＡ〜ＴＲＣ）を制御する信号をリード時の論理に設定する。
【００６０】
より詳細には、パターンレジスタ２が、ビット選択信号として書込ビットＦＢ［ａ］＝１を出力し、これによりＰチャネル型の書込ビット選択トランジスタＴＲＡをオフ状態に制御する。また、ワード線駆動回路４はワード線駆動信号ＷＬ[Ｂ]＝１を出力し、さらに、外部から書き込み制御信号（ＷＲＩＴＥ）＝Ｈ、読み出し制御信号(ＲＥＡＤ)＝Ｈが入力される。書き込み制御信号（ＷＲＩＴＥ）がＨとなっているので、“ｂｉｔ ａ”と表記されたフューズ素子ＦをもつメモリセルＭＣにおいて、第１セルトランジスタＴＲＢ１はオンするが、第２セルトランジスタＴＲＢ２はオンできない。また、読み出し制御信号(ＲＥＡＤ)がＨとなっているので、読出ビット選択トランジスタＴＲＣがオンする。
【００６１】
このバイアス設定により、ＶＤＤ線１２に供給されたＶＤＤ電圧を正の電源電圧とする第２電流（読み出し電流Ｉｒ）が流れる。このとき用いるＶＤＤ電圧が読み出し電圧ＶＲとなるが、読み出し電圧ＶＲは書き込み電圧ＶＷより小さいため、読み出し電流Ｉｒは書き込み電流Ｉｗより小さい値をもつ。読み出し電流Ｉｒは、ＶＤＤ線１２から、オン状態の読出ビット選択トランジスタＴＲＣ、ビット線ＢＬを通って、“ｂｉｔａ”と表記されたフューズ素子Ｆに流れる。この電流は、オン状態の第１セルトランジスタＴＲＢ１を通ってＧＮＤ線１３に流れ込む。
【００６２】
この電流によるビット線ＢＬの電位は、読出ビット選択トランジスタＴＲＣのオン抵抗と、第１セルトランジスタＴＲＢ１のオン抵抗にフューズ素子Ｆ等の抵抗を加えた合成抵抗とで、電源電圧ＶＤＤを分圧した値をもつ。
【００６３】
読み出し回路３内のセンスアンプは、読出ビット選択トランジスタＴＲＣのドレイン端の分圧値ＶＤを入力し、当該分圧値ＶＤを、例えばある基準に対して高いか低いかを判断し、その結果を、例えば電源電圧振幅のリード信号として増幅する。増幅後のリード信号は、読み出し回路３内の出力レジスタに一時的に保持され、他のビット構成から読み出された全てのビットが揃ったタイミングで外部に出力される。なお、このリード信号を、例えば外部テスタで読み取ると、ユーザは、その情報を知ることができ、これを評価に利用することができる。
【００６４】
つぎに、比較例の構成を述べて、それとの比較において図１および図２に示す第１の実施の形態に関わる回路の動作上の利点を説明する。
【００６５】
［比較例］
図３は、比較例のデバイス構成を示す図である。
【００６６】
比較例において、パターンレジスタ２、書込ビット選択トランジスタＴＲＡ、読み出し回路３、読出ビット選択トランジスタＴＲＣ、およびフューズ電圧供給回路６の接続関係および機能は、本実施の形態の半導体デバイスにおけるこれらの接続関係および機能と同様である。しかし、比較例では、本実施の形態のノア回路ＮＯＲ１、インバータＩＮＶ１、第２アクセス線ＡＬ２、書き込み制御信号（ＷＲＩＴＥ）が入力される書き込み制御線、および第２セルトランジスタＴＲＢ２が設けられていない。
【００６７】
比較例におけるメモリセルＭＣでは、フューズ素子Ｆに接続されるアクセストランジスタＴＲＢが単一のＮＭＯＳトランジスタによって構成されている。  そのため、アクセストランジスタＴＲＢのサイズは、書き込み時に比較的大きな電流を駆動する要請から、比較的大きく設定されている。
【００６８】
［比較例のプログラム動作］
つぎに、第１ビット［ａ］のプログラム動作を、上記比較例の構成（図３）を前提として説明する。
【００６９】
プログラムの初期状態では、図３においてすべてのトランジスタ（ＴＲＡ〜ＴＲＣ）がオフ状態をとる。その状態で、フューズ電圧供給回路６が、正の書き込み電圧ＶＷ、例えば３[Ｖ]の電圧を出力し、パターンレジスタ２およびワード線駆動回路４等が、トランジスタ（ＴＲＡ〜ＴＲＣ）を制御する信号を書き込み時の論理に設定する。
【００７０】
より詳細には、パターンレジスタ２が、ビット選択信号として書込ビットＦＢ［ａ］＝０を出力し、これによりＰチャネル型の書込ビット選択トランジスタＴＲＡをオン状態にする。また、ワード線ドライバ（ＷＬ＿ＤＲＶ）はワード線駆動信号ＷＬ[Ｂ]＝１を出力し、さらに、外部から読み出し制御信号(ＲＥＡＤ)＝Ｌが入力される。これにより、“ｂｉｔ ａ”と表記されたフューズ素子ＦをもつメモリセルＭＣにおいて、単一のサイズが大きいアクセストランジスタＴＲＢがオンし、読出ビット選択トランジスタＴＲＣがオフする。
【００７１】
以上のバイアス設定により、フューズ電圧供給回路６から与えられた書き込み電圧ＶＷを正の電源電圧とする比較的大きな第１電流（書き込み電流Ｉｗ）が、図３のように流れる。書き込み電流Ｉｗは、第１電圧供給線１１、オン状態の書込ビット選択トランジスタＴＲＡ、ビット線ＢＬを通って、“ｂｉｔａ”と表記されたフューズ素子Ｆに流れる。この電流は、単一のサイズが大きいアクセストランジスタＴＲＢを通ってＧＮＤ線１３に流れ込む。
【００７２】
このようにして形成された電流パス（第１電流経路）に比較的大きな電流が流れると、その途中の最も高抵抗なフューズ素子Ｆが発熱し、例えばポリシリコンフューズなら溶断により、フューズ素子Ｆの抵抗値が桁違いに大きくなる。例えばＭＯＳフューズなら絶縁破壊により、フューズ素子Ｆの抵抗値が桁違いに小さくなる。
【００７３】
これに対し、書込ビットＦＢ［ｂ］＝１となる隣のビット構成では、書込ビットＦＢ［ｂ］に応じて制御される書込ビット選択トランジスタＴＲＡがオンしないので、電流パスが形成されず、フューズ素子Ｆの高抵抗化も起こらない。
［比較例のリード動作］
つぎに、第１ビット［ａ］のリード動作を、上記比較例の構成（図３）を前提として説明する。
【００７４】
第１ビット［ａ］をメモリセルＭＣから読み出す動作の初期状態では、図３においてすべてのトランジスタ（ＴＲＡ〜ＴＲＣ)がオフ状態をとる。このとき望ましくは、フューズ電圧供給回路６の出力（書き込み電圧ＶＷ）はローレベルの、例えば０[Ｖ]の電圧に制御される。そして、パターンレジスタ２およびワード線駆動回路４等が、トランジスタ（ＴＲＡ〜ＴＲＣ）を制御する信号をリード時の論理に設定する。
【００７５】
より詳細には、パターンレジスタ２が、ビット選択信号として書込ビットＦＢ［ａ］＝１を出力し、これによりＰチャネル型の書込ビット選択トランジスタＴＲＡをオフ状態に制御する。また、ワード線駆動回路４はワード線駆動信号ＷＬ[Ｂ]＝１を出力し、単一のサイズが大きいアクセストランジスタＴＲＢをオン状態に制御する。さらに、外部から読み出し制御信号(ＲＥＡＤ)＝Ｈが入力される。読み出し制御信号(ＲＥＡＤ)＝がＨとなっているので、読出ビット選択トランジスタＴＲＣがオンする。
【００７６】
このバイアス設定により、ＶＤＤ線１２に供給されたＶＤＤ電圧を正の電源電圧とする第２電流（読み出し電流Ｉｒ）が流れる。このとき用いるＶＤＤ電圧が読み出し電圧ＶＲとなるが、読み出し電圧ＶＲは書き込み電圧ＶＷより小さいため、読み出し電流Ｉｒは書き込み電流Ｉｗより小さい値をもつ。読み出し電流Ｉｒは、ＶＤＤ線１２から、オン状態の読出ビット選択トランジスタＴＲＣ、ビット線ＢＬを通って、“ｂｉｔａ”と表記されたフューズ素子Ｆに流れる。この電流は、オン状態のアクセストランジスタＴＲＢを通ってＧＮＤ線１３に流れ込む。
【００７７】
この電流によるビット線ＢＬの電位は、読出ビット選択トランジスタＴＲＣのオン抵抗と、アクセストランジスタＴＲＢのオン抵抗にフューズ素子Ｆ等の抵抗を加えた合成抵抗とで、電源電圧ＶＤＤを分圧した値をもつ。
【００７８】
読み出し回路３内のセンスアンプは、読出ビット選択トランジスタＴＲＣのドレイン端の分圧値ＶＤを入力し、当該分圧値ＶＤを、例えばある基準に対して高いか低いかを判断し、その結果を、例えば電源電圧振幅のリード信号として増幅する。増幅後のリード信号は、読み出し回路３内の出力レジスタに一時的に保持され、他のビット構成から読み出された全てのビットが揃ったタイミングで外部に出力される。なお、このリード信号を、例えば外部テスタで読み取ると、ユーザは、その情報を知ることができ、これを評価に利用することができる。
【００７９】
つぎに、図３の比較例との対比において、図１および図２に示す本実施の形態の回路の利点を説明する。
【００８０】
本実施の形態では、アクセストランジスタＴＲＢが第１セルトランジスタＴＲＢ１および第２セルトランジスタＴＲＢ２に分割されており、第１アクセス線ＡＬ１に、第１セルトランジスタＴＲＢ１が接続され、第２アクセス線ＡＬ２に、第２セルトランジスタＴＲＢ２が接続されている。一方、比較例では、アクセストランジスタＴＲＢは単一のサイズが大きいアクセストランジスタによって構成されており、単一のワード線に、アクセストランジスタＴＲＢが接続されている。このように、それぞれのメモリセルの構成は相違している。しかし、本実施の形態では、プログラム動作時には、第１アクセス線ＡＬ１および第２アクセス線ＡＬ２の双方が同時に駆動され、フューズ素子Ｆを流れた電流は、第１セルトランジスタＴＲＢ１および第２セルトランジスタＴＲＢ２に分流されるので、プログラム動作に関しては、本実施の形態と比較例とで、大きな差はない。
【００８１】
なお、図１〜図３において、容量が大きなワード線を立ち上げてから、書込ビット選択トランジスタＴＲＡをオンする制御を行なうようにした場合には、ワード線容量が大きなことのプログラミング速度への影響はない。
【００８２】
一方、リード動作においては、本実施の形態と比較例とで違いが現れる。
本実施の形態では、リード時には、第１アクセス線ＡＬ１だけが駆動され、その結果、アクセストランジスタＴＲＢの一部、即ち第１セルトランジスタＴＲＢ１がオンし、アクセストランジスタＴＲＢの残りの部分である第２セルトランジスタＴＲＢ２がオフする。そのため、リード時のワード線ＷＬの容量（配線容量と負荷容量の総合的な容量）は、第１アクセス線ＡＬ１の容量だけになるので、第１セルトランジスタＴＲＢ１のゲート負荷を主に決める第１アクセス線ＡＬ１の容量を、比較例におけるワード線の容量よりも小さく設定することができる。従って、そのようにした場合には、リード時に、第１セルトランジスタＴＲＢ１のスイッチングを速くすることができる。
【００８３】
例えば、プログラム時に使用し（オンし）、リード時に使用しない（オフする）第２セルトランジスタＴＲＢ２のサイズを大きくし、リード時およびプログラム時に使用する（オンする）第１セルトランジスタＴＲＢ１のサイズを小さくした場合には、比較例と比べて、リード時のスイッチング速度を速くすることができる。
【００８４】
例えば第１セルトランジスタＴＲＢ１と第２セルトランジスタＴＲＢ２の分割比率（サイズ比率）を１：３とする。この場合、リード時に単独使用される第１セルトランジスタＴＲＢ１のゲート容量は、第２セルトランジスタＴＲＢ２の１／４程度となる。各アクセス線（ＡＬ１,ＡＬ２）には、数十〜数百、場合によっては数千ものトランジスタゲート容量が接続されている。このため、そのゲート容量が配線自体の容量より十分大きいとすると、おおよそ、各アクセス線（ＡＬ１,ＡＬ２）の負荷容量も、上記トランジスタのサイズ比率に正の相関をもつ値をとる。
【００８５】
リード時のアクセスタイムは、フューズ素子Ｆの抵抗値や、読出ビット選択トランジスタＴＲＣのオン抵抗等にも関係するが、そのアクセスタイムを長くする要因は、アクセス線（またはワード線）の負荷容量が主である。本実施の形態では、アクセス線（またはワード線）の負荷容量を比較例の場合より各段に小さくできるため、その分、アクセスタイムを大幅に短くできるという利点がある。
【００８６】
これに対し、図３のアクセストランジスタＴＲＢは単一であり、そのサイズが書き込み時に大きな電流を流す要請から決められているため、このサイズは読出ビット選択トランジスタＴＲＣや他の周辺回路のトランジスタのよりもはるかに大きい。よって、比較例ではリード時のアクセスタイムが長いという改善点を有している。
【００８７】
また、消費電力は電位を何度も上げ下げするときの配線の容量を充放電するために、その多くが消費される。よって、アクセス線（またはワード線）の負荷容量を比較例の場合より各段に小さくできることは、低消費電力化にも大きく寄与する。
【００８８】
さらに比較例の構成では、リード時のアクセスタイムが長く所望の動作時間を満足できない場合があり、その場合、ワード線１本当たりに接続できるメモリセル数（記憶ビット数）が制限されてしまう。このメモリセル数の制限は、当該メモリを搭載するシステムの要請からメモリ消費電力が大き過ぎる場合でも同様に生じることがある。比較例のデバイス構成では、アクセスタイムの短縮や消費電力の低減と、ワード線１本当たりの記憶ビット数の向上とを同時に達成できない。
【００８９】
本実施の形態では、このトレードオフを解消または緩和して、より設計に自由度が生じ、小規模なメモリから大規模なメモリまで任意に、所望の高速性や低消費電力特性を満足しつつ実現することが可能となる。
【００９０】
＜２．第２の実施の形態＞
図４は、第２の実施の形態に関わる半導体デバイスのチップ構成図を表すものである。また、図５は、動作時に流れる電流経路を表すものである。以下、第１の実施の形態に関わる図１および図２との相違を述べる。ここで図４および図５において、図１および図２と同一符号を付した構成についての説明は省略するものとする。
【００９１】
本実施の形態では、アクセストランジスタＴＲＢは、３つのセルトランジスタ、即ち、第１セルトランジスタＴＲＢ１、第２セルトランジスタＴＲＢ２および第３セルトランジスタＴＲＢ３で構成されている。第１、第２および第３セルトランジスタＴＲＢ１,ＴＲＢ２,ＴＲＢ３は、それぞれＮＭＯＳトランジスタからなり、互いに並列に接続されている。
【００９２】
本実施の形態では、第１セルトランジスタＴＲＢ１が、リード時およびプログラム時に常に使用される（オンする）セルトランジスタ（以下、「セルトランジスタＸ」とする）である。さらに、第２および第３セルトランジスタＴＲＢ２，ＴＲＢ３が、リード時およびプログラム時に使用するか否か（オンするかオフするか）が後述の切り替え信号に基づいて決定されるセルトランジスタ（以下、「セルトランジスタＹ」とする）である。第１、第２および第３セルトランジスタＴＲＢ１,ＴＲＢ２，ＴＲＢ３は、それぞれ、例えば、アクセストランジスタＴＲＢが単一のアクセストランジスタによって構成されている場合のアクセストランジスタＴＲＢのサイズよりも小さなサイズとなっている。また、第１、第２および第３セルトランジスタＴＲＢ１,ＴＲＢ２，ＴＲＢ３の合計サイズが、例えば、アクセストランジスタＴＲＢが単一のアクセストランジスタによって構成されている場合のアクセストランジスタＴＲＢのサイズと同等のサイズとなっている。なお、第１および第２セルトランジスタＴＲＢ１,ＴＲＢ２の合計サイズが、例えば、アクセストランジスタＴＲＢが単一のアクセストランジスタによって構成されている場合のアクセストランジスタＴＲＢのサイズと同等のサイズとなっていてもよい。また、第１および第３セルトランジスタＴＲＢ１,ＴＲＢ３の合計サイズが、例えば、アクセストランジスタＴＲＢが単一のアクセストランジスタによって構成されている場合のアクセストランジスタＴＲＢのサイズと同等のサイズとなっていてもよい。
【００９３】
さらに、本実施の形態では、各ワード線ＷＬは、アクセストランジスタＴＲＢに含まれるセルトランジスタの数と等しい数（３つ）のアクセス線ＡＬ１，ＡＬ２，ＡＬ３により構成されている。アクセス線ＡＬ１が第１セルトランジスタＴＲＢ１のゲートに接続されており、アクセス線ＡＬ２が第２セルトランジスタＴＲＢ２のゲートに接続されており、アクセス線ＡＬ３が第３セルトランジスタＴＲＢ３のゲートに接続されている。ここで、アクセス線ＡＬ１は、ワード線駆動信号ＷＬ[Ａ]，ＷＬ[Ｂ]，…が入力される線である。アクセス線ＡＬ２，ＡＬ３は、それぞれ、ワード線駆動信号ＷＬ[Ａ]，ＷＬ[Ｂ] ，…に応じて発生する補助ワード線駆動信号ＷＬ[Ａ]ａｕｘ，ＷＬ[Ｂ]ａｕｘ，…が入力される線である。
【００９４】
ロジック回路５は、列ごとに１つずつ設けられている。本実施の形態において、ロジック回路５は、例えば、１つのバッファ回路ＢＵＦ１と、１つのインバータＩＮＶ１と、アクセストランジスタＴＲＢに含まれるセルトランジスタＹの数と等しい数（２つ）のノア回路ＮＯＲ１，ＮＯＲ２とを含む。なお、複数のメモリセルＭＣの配列が１行である場合には、ロジック回路５は、メモリセルごとに設けられている。
【００９５】
ノア回路ＮＯＲ１，ＮＯＲ２は、２入力１出力構成となっている。ノア回路ＮＯＲ１の出力は第２アクセス線ＡＬ２に接続されている。ノア回路ＮＯＲ１の一方の入力は、インバータＩＮＶ１を介して第１アクセス線ＡＬ１に接続されており、ノア回路ＮＯＲ１の他方の入力は、切り替え信号線に接続されている。同様に、ノア回路ＮＯＲ２の出力は第３アクセス線ＡＬ３に接続されている。ノア回路ＮＯＲ２の一方の入力は、インバータＩＮＶ１を介して第１アクセス線ＡＬ１に接続されており、ノア回路ＮＯＲ２の他方の入力は、切り替え信号線に接続されている。上記の切り替え信号線には、切り替え信号が入力される線である。切り替え信号は、ワード線駆動信号ＷＬ[Ａ]，ＷＬ[Ｂ]，…に応じて発生する補助ワード線駆動信号ＷＬ[Ａ]ａｕｘ，ＷＬ[Ｂ]ａｕｘ，…の、アクセス線ＡＬ２，ＡＬ３への出力を制御する信号である。つまり、切り替え信号は、アクセス線ＡＬ２，ＡＬ３に接続された第２および第３セルトランジスタＴＲＢ２，ＴＲＢ３のオンオフを制御する信号である。
【００９６】
ノア回路ＮＯＲ１，ＮＯＲ２は、第１アクセス線ＡＬ１からインバータＩＮＶ１を介して入力された信号（ワード線駆動信号ＷＬ[Ａ]，ＷＬ[Ｂ]，…の信号波形を反転させた信号）と、切り替え信号線から入力された信号（切り替え信号）との論理和を否定する演算を行い、２つの入力端子のいずれにも入力が無いときにだけＨ（ハイ）を出力し、２つの入力端子の少なくとも一方に入力があるときにＬ（ロー）を出力するようになっている。
【００９７】
以上のことから、ワード線駆動回路４およびロジック回路５は、ワード線駆動信号ＷＬ[Ａ]，ＷＬ[Ｂ]，…を第１アクセス線ＡＬ１に入力するとともに、補助ワード線駆動信号ＷＬ[Ａ]ａｕｘ，ＷＬ[Ｂ]ａｕｘ，…を第２アクセス線ＡＬ２および第３アクセス線ＡＬ３に入力することにより、各メモリセルに含まれる複数のセルトランジスタのオンオフを制御するようになっている。ワード線駆動回路４およびロジック回路５は、後に詳述するように、リード動作（読み出し動作時）にオンするセルトランジスタの数がプログラム動作時（書き込み動作時）にオンするセルトランジスタの数より小さくなるように、各メモリセルに含まれる複数のセルトランジスタのオンオフを制御するようになっている。
【００９８】
なお、本実施の形態では、アクセストランジスタＴＲＢに含まれるセルトランジスタＹの数が２となっているので、リード時にのみオンするセルトランジスタの数は図４では最大で“２”となるが、その数が“１”となっていてもよい。
【００９９】
ノア回路ＮＯＲ２の２つの入力のうち一方の入力には、切り替え信号として、書込テストモードの切り替え信号ＷＴＥＳＴ０が入力される。また、ノア回路ＮＯＲ１の２つの入力のうち一方の入力には、図１の場合の書き込み制御信号（ＷＲＩＴＥ）に代えて、書込テストモードの切り替え信号ＷＴＥＳＴ１が、切り替え信号として入力される。なお、これらの２つの切り替え信号ＷＴＥＳＴ０,ＷＴＥＳＴ１は、デバイスの外部から入力された信号であってもよいし、外部の入力信号に基づいてデバイス内部の回路で発生した信号でも構わない。
【０１００】
その他の構成は、第１および第２の実施の形態で共通する。なお、図４においても、図示を省略しているが図１と同様にパターンレジスタ２を制御する信号が入力され、また、必要に応じてワード線駆動回路４をデバイス内部に設けることができる。
【０１０１】
図４の回路構成では、プログラミング時のアクセストランジスタのサイズを４段階で変えることができ、プログラミング条件の調整が可能となる。また、調整後のプログラミング条件で、リード時の電流経路を第１セルトランジスタＴＲＢ１のみではなく、さらにオンするセルトランジスタ数を増やすこともできる。ただし、以下の説明では、第１セルトランジスタＴＲＢ１がリード時に必要な駆動力を与えるサイズに固定され、プログラミング時のアクセストランジスタのサイズ（総ゲート幅）を、４段階で切り替える動作を前提とする。
【０１０２】
図６は、切り替え信号ＷＴＥＳＴ０,ＷＴＥＳＴ１の論理の組み合わせと、第１〜第３セルトランジスタＴＲＢ１〜ＴＲＢ３のトータルのゲート幅（Ｗ長）との関係を表すものである。この例では、第１セルトランジスタＴＲＢ１のＷ長が５[μm]、第２セルトランジスタＴＲＢ２のＷ長が２０[μm]、第３アクセストランジスタＴＲＢ３のＷ長が１０[μm]となっている。
【０１０３】
図示のように、切り替え信号ＷＴＥＳＴ０,ＷＴＥＳＴ１の論理の組み合わせを、外部のテスタ等で制御する。このとき、アクセストランジスタの書き込み電流Ｉｗの電流駆動能力を決めるトータルのＷ長を５[μm]、１５[μm]、２５[μm]および３５[μm]の４段階に制御することができる。
【０１０４】
図７は、テスト時の制御例を示すものである。このような制御の前提として、例えばフューズ素子Ｆの適切なブロー電流（書き込み電流）が製品の出来具合により異なる場合の最適化、あるいは、顧客ブロー条件を満足するためのＷ長最適化を挙げることができる。以下、顧客ブロー条件を満足するためのＷ長最適化を例とする。
【０１０５】
図７のステップＳＴ１では、（試作等の）製品評価時または製品の出荷テスト時に、テストビットをもつテストのためのメモリセルアレイにおいて、切り替え信号ＷＴＥＳＴ０,ＷＴＥＳＴ１の論理を図６のように種々変更する。そして、その変更のたびに、フューズ素子Ｆのブローを繰り返し行なう。なお、テストのためのメモリセルアレイは、製品の中に予め形成しておいてもよいし、同一のウェハまたはウェハロットから任意にサンプリングしたデバイス（チップ）をテストのために用いてもよい。
【０１０６】
ステップＳＴ２では、様々な条件でブローしたフューズ素子Ｆをもつデバイスについて、そのときの書き込み電流値や読み出し結果に基づいて、顧客ブロー条件に最適な切り替え信号ＷＴＥＳＴ０,ＷＴＥＳＴ１の論理の組み合わせを求める。
【０１０７】
ステップＳＴ３では、求めた切り替え信号ＷＴＥＳＴ０,ＷＴＥＳＴ１の論理の最適な組み合わせを、半導体デバイス内のレジスタ（図４および図５では不図示）に設定する。以後、この設定が行なわれた出荷後の製品では、その出荷先の顧客ブロー条件に最適なブロー条件でフューズのプログラミングが可能となる。
【０１０８】
つぎに、一例として図６の切り替え信号ＷＴＥＳＴ０＝０、ＷＴＥＳＴ１＝１の組み合わせのプログラム動作を説明する。なお、プログラム動作およびリード動作の基本は、第１の実施の形態と同様である。つまり、バイアス設定を行なう書込ビット選択トランジスタＴＲＡと読出ビット選択トランジスタＴＲＣの制御、ワード線駆動信号ＷＬ[Ｂ]の駆動、読み出し回路３の動作は、以下の説明では省略する。
【０１０９】
プログラム動作において、切り替え信号ＷＴＥＳＴ０＝０のため、図５のノア回路ＮＯＲ１の出力、即ち第２アクセス線ＡＬ２がハイレベルに駆動される。また、切り替え信号ＷＴＥＳＴ１＝１のため、図５のノア回路ＮＯＲ２の出力、即ち第３アクセス線ＡＬ３はローレベルの初期状態のままである。よって、第１セルトランジスタＴＲＢ１と第２セルトランジスタＴＲＢ２がオンし、第３アクセストランジスタＴＲＢ３はオフする。図５では、書き込み電流Ｉｗが第１および第２セルトランジスタＴＲＢ１,ＴＲＢ２の２つの経路を通って流れ、第３アクセストランジスタＴＲＢ３の経路には流れないことを太い実線と、細かなピッチの破線により示している。
【０１１０】
一方、リード時には、図５の論理の組み合わせにおいて、切り替え信号ＷＴＥＳＴ０,ＷＴＥＳＴ１が共に“１”に設定されることで、図５の荒いピッチの破線に示すように読み出し電流Ｉｒが第１セルトランジスタＴＲＢ１にのみ流れる。
【０１１１】
第２の実施の形態では、アクセストランジスタＴＲＢが第１、第２および第３セルトランジスタＴＲＢ１，ＴＲＢ２，ＴＲＢ３に分割されており、第１アクセス線ＡＬ１に、第１セルトランジスタＴＲＢ１が接続され、第２アクセス線ＡＬ２に、第２セルトランジスタＴＲＢ２が接続され、第３アクセス線ＡＬ３に、第３セルトランジスタＴＲＢ３が接続されている。一方、比較例では、アクセストランジスタＴＲＢは単一のサイズが大きいアクセストランジスタによって構成されており、単一のワード線に、アクセストランジスタＴＲＢが接続されている。このように、それぞれのメモリセルの構成は相違している。しかし、第２の実施の形態では、プログラム動作時には、第１アクセス線ＡＬ１、第２アクセス線ＡＬ２および第３アクセス線ＡＬ３の全てが、第１アクセス線ＡＬ１および第２アクセス線ＡＬ２だけが、または、第１アクセス線ＡＬ１および第３アクセス線ＡＬ３だけが同時に駆動され、フューズ素子Ｆを流れた電流は、駆動されたアクセス線に接続された複数のセルトランジスタに分流されるので、プログラム動作に関しては、本実施の形態と比較例とで、大きな差はない。
【０１１２】
一方、リード動作においては、本実施の形態と比較例とで違いが現れる。
本実施の形態では、リード時には、第１アクセス線ＡＬ１だけが駆動され、その結果、アクセストランジスタＴＲＢの一部、即ち第１セルトランジスタＴＲＢ１がオンし、アクセストランジスタＴＲＢの残りの部分である第２および第３セルトランジスタＴＲＢ２，ＴＲＢ３がオフする。そのため、リード時のワード線ＷＬの容量（配線容量と負荷容量の総合的な容量）は、第１アクセス線ＡＬ１の容量だけになるので、第１セルトランジスタＴＲＢ１のゲート負荷を主に決める第１アクセス線ＡＬ１の容量を、比較例におけるワード線の容量よりも小さく設定することができる。従って、そのようにした場合には、読み出し時のアクセス時間を高速化と低消費電力化が可能となる。また、ワード線１本あたりに接続できるビット数を増やすことができるため大容量化が可能となる。さらに、本実施の形態では、プログラミング時については、プログラミングに使用するトランジスタのサイズを変更することができるので、プログラミング時の電圧や時間などを調整することができる。
【０１１３】
＜３．その他の変形例＞
上記第１および第２の実施の形態のセル構成と、そのアクセストランジスタの制御手法は、流れる電流に応じて抵抗値が変化する記憶素子をもつものであれば広く適用できる。例えば、抵抗変化型のメモリデバイスについて適用が可能である。本発明を適用可能な抵抗変化型のメモリデバイスとしては、導電性イオンの絶縁膜への入出力、磁性膜の磁化の向きに応じた導電率の変化、あるいは、結晶構造の相変化等を用いたものを挙げることができる。
【０１１４】
第２の実施の形態に関わる図６に例示するように、Ｗ長は「ＴＲＢ１：ＴＲＢ２：ＴＲＢ３＝１：２：４」に限定されず、その他の比率の組み合わせでも可能である。また、第１の実施の形態で例示したＷ長は「ＴＲＢ１：ＴＲＢ２＝１：３」に限定されず、例えば、１：２、１：４、１：５、…と、どのようにしてもよい。
【０１１５】
また、プログラム時とリード時の両方でオンする第１セルトランジスタＴＲＢ１のＷ長を、他のセルトランジスタのＷ長より小さくすることに限定されない。記憶素子がフューズ素子Ｆの場合、書き込み電流Ｉｗが読み出し電流Ｉｒより各段に大きい電流値が必要なので、その電流差が大きい場合では、第１セルトランジスタＴＲＢ１のＷ長を、他のセルトランジスタのＷ長より小さくすることが望ましい。ただし、特に上述した他の抵抗変化型メモリデバイスで、この電流差が比較的小さい場合等にあっては、第１セルトランジスタＴＲＢ１のＷ長を、他のセルトランジスタのＷ長と同じか、より小さくすることもできる。
【０１１６】
第１および第２の実施の形態では、外部からの制御信号である書き込み制御信号（ＷＲＩＴＥ）または切り替え信号ＷＴＥＳＴ０,ＷＴＥＳＴ１と、内部のロジック回路５（およびワード線駆動回路４）により、セルトランジスタの切り替えを行なっている。セルトランジスタの切り替えを、外部の制御信号のみで行なうこともできる。その場合、第１アクセス線ＡＬ１、第２アクセス線ＡＬ２（および第３アクセス線ＡＬ３）の各々の駆動信号が外部から制御信号として入力される。
【０１１７】
また、第２の実施の形態でテスト後の切り替え信号ＷＴＥＳＴ０,ＷＴＥＳＴ１を最適化した後は、内部のレジスタで保持するようにした如く、セルトランジスタの切り替えを内部の回路のみで制御することもできる。この場合「内部の回路」としては、ロジック回路５と不図示のレジスタを含む構成が例示される。
【０１１８】
以上、実施の形態および変形例を挙げて本発明を説明したが、本発明は実施の形態等に限定されるものではなく、種々変形が可能である。
【０１１９】
例えば、第２の実施の形態では、リード時およびプログラム時に使用するか否か（オンするかオフするか）が切り替え信号に基づいて決定されるセルトランジスタの数が２である場合についての説明がなされていたが、その数は、３つ以上であってもよい。
【０１２０】
また、上記実施の形態等では、リード時およびプログラム時に常に使用される（オンする）セルトランジスタの数が１つである場合についての説明がなされていたが、その数は、２つ以上であってもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【手続補正書】
【提出日】平成22年10月18日(2010.10.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のメモリセルが少なくとも１行分配置されたメモリセルアレイを備えた半導体デバイスであって、
前記メモリセルは、
流れる電流に応じて抵抗値が変化する電気フューズ素子と、
ソースまたはドレインが前記電気フューズ素子の一端に接続された複数のセルトランジスタと
を有し、
当該半導体デバイスは、
各メモリセルにおいて、全てのセルトランジスタのうち読み出し時の電流経路上にある全てのセルトランジスタと、全てのセルトランジスタのうち読み出し時の電流経路上にはない全てのセルトランジスタとを独立してオンオフすることが可能な態様で、各セルトランジスタのゲートに接続された複数の第１配線と、
前記電気フューズ素子の他端に接続された第２配線と、
各セルトランジスタのソースおよびドレインのうち前記電気フューズ素子に未接続の方に接続された第３配線と
をさらに備えた
半導体デバイス。
【請求項２】
前記複数の第１配線は、各メモリセルにおいて、各セルトランジスタを互いに独立してオンオフすることが可能な態様で、各セルトランジスタのゲートに接続されている
請求項１に記載の半導体デバイス。
【請求項３】
前記複数のメモリセルの配列が１行である場合にはメモリセルごとに、前記複数のメモリセルの配列が複数行×複数列である場合には列ごとに、前記電気フューズ素子に相対的に大きな第１電流を流す第１電流経路と、前記電気フューズ素子に相対的に小さい第２電流を流す第２電流経路とを備えるとともに、
各メモリセルにおいて、前記第２電流経路に前記第２電流を流すときにオンするセルトランジスタの数が、前記第１電流経路に前記第１電流を流すときにオンするセルトランジスタの数より小さくなるように、各メモリセルに含まれる複数のセルトランジスタのオンオフを制御する制御回路を備える
請求項２に記載の半導体デバイス。
【請求項４】
各メモリセルは、前記複数のセルトランジスタとして、１つの第１セルトランジスタと、１つの第２セルトランジスタとを含み、
前記制御回路は、各メモリセルにおいて、前記電気フューズ素子に前記第１電流を流すときに前記第１セルトランジスタをオンさせ、前記電気フューズ素子に前記第２電流を流すときにも前記第１セルトランジスタをオンさせ、
前記制御回路は、各メモリセルにおいて、前記電気フューズ素子に前記第１電流を流すときに前記第２セルトランジスタをオンさせ、前記電気フューズ素子に前記第２電流を流すときには前記第２セルトランジスタをオフさせる
請求項３に記載の半導体デバイス。
【請求項５】
前記複数の第１配線は、
１行内の各メモリセルに含まれる第１セルトランジスタのゲートに接続された１つの第１アクセス線と、
１行内の各メモリセルに含まれる第２セルトランジスタのゲートに接続された１つの第２アクセス線と
を含み、
前記制御回路は、第１制御信号を前記第１アクセス線に入力するとともに、前記第１制御信号と第２制御信号とにより生成される第３制御信号を前記第２アクセス線に入力することにより、前記第１セルトランジスタおよび前記第２セルトランジスタのオンオフを制御する
請求項４に記載の半導体デバイス。
【請求項６】
各メモリセルは、前記複数のセルトランジスタとして、１つの第１セルトランジスタと、複数の第２セルトランジスタとを含み、
前記制御回路は、各メモリセルにおいて、前記電気フューズ素子に前記第１電流を流すときに前記第１セルトランジスタをオンさせ、前記電気フューズ素子に前記第２電流を流すときにも前記第１セルトランジスタをオンさせ、
前記制御回路は、各メモリセルにおいて、前記電気フューズ素子に前記第１電流を流すときに全ての第２セルトランジスタをオンさせ、前記電気フューズ素子に前記第２電流を流すときに前記複数の第２セルトランジスタの一部である１または複数のセルトランジスタだけをオンさせる
請求項３に記載の半導体デバイス。
【請求項７】
前記複数の第１配線は、
１行内の各メモリセルに含まれる第１セルトランジスタのゲートに接続された１つの第１アクセス線と、
１行内の各メモリセルに含まれる複数の第２セルトランジスタのゲートに、メモリセルごとに１つずつ接続された複数の第２アクセス線と
を含み、
前記制御回路は、第１制御信号を前記第１アクセス線に入力するとともに、前記第１制御信号と第２制御信号とにより生成される第３制御信号を前記複数の第２アクセス線に入力することにより、前記第１セルトランジスタおよび前記複数の第２セルトランジスタのオンオフを制御する
請求項６に記載の半導体デバイス。
【請求項８】
（削除）
【国際調査報告】
2010147029.tif 000010
2010147029.tif 000011
2010147029.tif 000012
2010147029.tif 000013
2010147029.tif 000014
2010147029.tif 000015