(57)【要約】【課題】活性層の電気伝導度のばらつきを抑制することができるトランジスタ、トランジスタの製造方法及びその製造装置を提供する。【解決手段】本発明の一実施形態に係るトランジスタ１において、ゲート絶縁膜１４は、第１の絶縁層１４Ａと第２の絶縁層１４Ｂの積層構造を有する。活性層１５側に位置する第２の絶縁層は、シリコン酸化物のスパッタ膜で構成されているため、ＣＶＤ法で形成されたシリコン窒化膜からなる第１の絶縁層と異なり、膜中に水素を含有しない。したがって、当該水素による活性層中の酸素の還元が回避され、ソース−ドレイン間のオフ電流値の増加が防止される。これにより、活性層の電気伝導度のばらつきを抑制して、安定した電気的特性を有するトランジスタを得ることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
ゲート電極と、
酸化物半導体からなる活性層と、
前記ゲート電極と前記活性層との間に配置されたシリコン窒化膜からなる第１の絶縁層と、前記第１の絶縁層と前記活性層との間に配置されシリコン酸化物のスパッタ膜からなる第２の絶縁層とを含むゲート絶縁膜と、
前記活性層とそれぞれ電気的に接続されたソース電極及びドレイン電極と
を具備するトランジスタ。
【請求項２】
請求項１に記載のトランジスタであって、
前記第１の絶縁層は、前記第２の絶縁層よりも厚みが大きい
トランジスタ。
【請求項３】
請求項１に記載のトランジスタであって、
前記酸化物半導体は、Ｉｎ、Ｇａ、又はＺｎの酸化物系材料からなる
トランジスタ。
【請求項４】
ゲート電極を形成し、
前記ゲート電極上に、シリコン窒化物からなる第１の絶縁層をＣＶＤ法によって形成し、
前記第１の絶縁層上に、シリコン酸化物からなる第２の絶縁層をスパッタリング法によって形成し、
前記第２の絶縁層上に、酸化物半導体からなる活性層を形成し、
前記活性層上にソース電極及びドレイン電極を形成する
トランジスタの製造方法。
【請求項５】
請求項１に記載のトランジスタの製造方法であって、
前記第１の絶縁層、前記第２の絶縁層及び前記活性層は、共通の真空処理装置内で連続して成膜される
トランジスタの製造方法。
【請求項６】
基材の上に、薄膜トランジスタを製造するための装置であって、
前記基材の上に、シリコン窒化物からなる第１の絶縁層を成膜するＣＶＤ室と、
前記基材の上に、シリコン酸化物からなる第２の絶縁層を成膜する第１のスパッタ室と、
前記基材の上に、酸化物半導体からなる活性層を成膜する第２のスパッタ室と、
前記ＣＶＤ室、前記第１のスパッタ室及び前記第２のスパッタ室の間で前記基材を真空雰囲気中で搬送可能な搬送機構と
を具備するトランジスタの製造装置。
【請求項７】
ゲート電極と、
酸化物半導体からなる活性層と、
前記ゲート電極と前記活性層との間に配置されたシリコン酸化物のスパッタ膜からなるゲート絶縁膜と、
前記活性層とそれぞれ電気的に接続されたソース電極及びドレイン電極と
を具備するトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化物半導体からなる活性層を有するトランジスタ、トランジスタ製造方法及びその製造装置に関する。
【背景技術】
【０００２】
近年、アクティブマトリクス型の液晶ディスプレイが広く用いられている。アクティブマトリクス型液晶ディスプレイは、画素ごとにスイッチング素子として電界効果型の薄膜トランジスタ（ＴＦＴ）を有している。【０００３】
薄膜トランジスタとしては、活性層がポリシリコンで構成されたポリシリコン型薄膜トランジスタ、活性層がアモルファスシリコンで構成されたアモルファスシリコン型薄膜トランジスタが知られている。【０００４】
アモルファスシリコン型薄膜トランジスタは、ポリシリコン型薄膜トランジスタに比べて、活性層の作製が容易であるため、比較的大面積の基板に均一に成膜できるという利点がある。【０００５】
一方、アモルファスシリコンよりもキャリア（電子、ホール）の高移動度を実現できる活性層材料として、透明アモルファス酸化物薄膜の開発が進められている。例えば、特許文献１には、ホモロガス化合物ＩｎＭＯ3（ＺｎＯ）m（Ｍ＝Ｉｎ、Ｆｅ、Ｇａ又はＡｌ、ｍ＝１以上５０未満の整数）を活性層として用いる電界効果型トランジスタが記載されている。また、特許文献２には、酸化物半導体からなるチャネルを有するトランジスタにおいて、ゲート誘電体の構成材料として、各種金属酸化物、シリコン酸化物、シリコン窒化物が適用可能であることが開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−１０３９５７号公報（段落[００１０]）
【特許文献２】特表２００７−５２９１１９号公報（段落［００１５］、［００１６］）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
酸化物半導体からなる活性層の電気伝導性は、含有する酸素の量に影響される。したがって、ゲート絶縁膜の構成材料の種類及びその成膜方法によっては、活性層とゲート絶縁膜の界面反応に起因して、活性層の酸素濃度比に変動をもたらし、活性層の電気伝導性を変化させるおそれがある。例えば、ゲート絶縁膜としてＣＶＤ法で形成されたシリコン窒化膜を用いると、膜中の残存水素が原因で活性層中の酸素が還元される場合がある。この場合、活性層の電気伝導性が高まり、オフ電流特性（トランジスタのオフ状態におけるソース−ドレイン間の電流特性）が低下するという問題を発生させる。【０００８】
以上のような事情に鑑み、本発明の目的は、活性層の電気伝導度のばらつきを抑制することができるトランジスタ、トランジスタの製造方法及びその製造装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一形態に係るトランジスタは、ゲート電極と、活性層と、ゲート絶縁膜と、ソース電極及びドレイン電極とを具備する。
上記活性層は、酸化物半導体からなる。
上記ゲート絶縁膜は、第１の絶縁層と、第２の絶縁層とを含む。上記第１の絶縁層は、上記ゲート電極と上記活性層との間に配置されたシリコン窒化膜からなる。上記第２の絶縁層は、上記第１の絶縁層と上記活性層との間に配置され、シリコン酸化物のスパッタ膜からなる。
上記ソース電極及びドレイン電極は、上記活性層とそれぞれ電気的に接続される。【００１０】
本発明の一形態に係るトランジスタの製造方法は、ゲート電極を形成することを含む。上記ゲート電極上には、シリコン窒化物からなる第１の絶縁層がＣＶＤ法によって形成される。上記第１の絶縁層上には、シリコン酸化物からなる第２の絶縁層がスパッタリング法によって形成される。上記第２の絶縁層上には、酸化物半導体からなる活性層が形成される。上記活性層上にはソース電極及びドレイン電極が形成される。【００１１】
本発明の一形態に係るトランジスタの製造装置は、基材の上に、薄膜トランジスタを製造するための装置であって、ＣＶＤ室と、第１のスパッタ室と、第２のスパッタ室と、搬送機構とを具備する。
上記ＣＶＤ室は、上記基材の上に、シリコン窒化物からなる第１の絶縁層を成膜する。
上記第１のスパッタ室は、上記基材の上に、シリコン酸化物からなる第２の絶縁層を成膜する。
上記第２のスパッタ室は、上記基材の上に、酸化物半導体からなる活性層を成膜する。
上記搬送機構は、上記ＣＶＤ室、上記第１のスパッタ室及び上記第２のスパッタ室の間で上記基材を真空雰囲気中で搬送可能である。【００１２】
本発明の他の形態に係るトランジスタは、ゲート電極と、活性層と、ゲート絶縁膜と、ソース電極及びドレイン電極とを具備する。
上記活性層は、酸化物半導体からなる。
上記ゲート絶縁膜は、上記ゲート電極と上記活性層との間に配置されたシリコン酸化物のスパッタ膜からなる。
上記ソース電極及びドレイン電極は、上記活性層とそれぞれ電気的に接続される。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施形態に係るトランジスタの構成を示す概略断面図である。
【図２】上記トランジスタの製造方法を説明する工程断面図である。
【図３】上記トランジスタの製造方法を説明する工程断面図である。
【図４】上記トランジスタの製造方法を説明する工程断面図である。
【図５】上記トランジスタの製造方法を説明する工程断面図である。
【図６】上記トランジスタの製造方法を説明する工程断面図である。
【図７】上記トランジスタの作用を説明する一実験結果である。
【図８】上記トランジスタの作用を説明する他の実験結果である。
【図９】上記トランジスタの製造装置の一構成例を説明する概略図である。
【図１０】上記トランジスタの製造装置の他の構成例を説明する概略図である。
【図１１】本発明の他の実施形態に係るトランジスタの構成を示す概略断面図である。
【発明を実施するための形態】
【００１４】
本発明の一実施形態に係るトランジスタは、ゲート電極と、活性層と、ゲート絶縁膜と、ソース電極及びドレイン電極とを具備する。
上記活性層は、酸化物半導体からなる。
上記ゲート絶縁膜は、第１の絶縁層と、第２の絶縁層とを含む。上記第１の絶縁層は、上記ゲート電極と上記活性層との間に配置されたシリコン窒化膜からなる。上記第２の絶縁層は、上記第１の絶縁層と上記活性層との間に配置され、シリコン酸化物のスパッタ膜からなる。
上記ソース電極及びドレイン電極は、上記活性層とそれぞれ電気的に接続される。
【００１５】
上記トランジスタにおいて、ゲート絶縁膜は、第１の絶縁層と第２の絶縁層の積層構造を有する。活性層側に位置する第２の絶縁層は、シリコン酸化物のスパッタ膜で構成されているため、ＣＶＤ法で形成されたシリコン窒化膜と異なり、膜中に水素を含有しない。したがって、当該水素による活性層中の酸素の還元が回避され、ソース−ドレイン間のオフ電流値の増加が防止される。これにより、活性層の電気伝導度のばらつきを抑制して、安定した電気的特性を有するトランジスタを得ることができる。
【００１６】
上記第１の絶縁層は、シリコン窒化物のＣＶＤ膜で構成される。
ＣＶＤ法は、スパッタリング法に比べて、成膜レートが高い。これにより、ゲート絶縁膜全体をスパッタリング法で形成するよりも、生産性の向上を図ることができる。一方、当該シリコン窒化膜は、原料ガスに水素を含むシラン系ガスが用いられることで、膜中に水素を含有する。しかし、この第１の絶縁層と活性層との間に上記第２の絶縁層が介在するため、第１の絶縁層中の含有水素に起因する活性層の還元反応は効果的に阻止される。
【００１７】
上記第１の絶縁層の厚みは、上記第２の絶縁層の厚みよりも大きくてもよい。
ＣＶＤ法は、スパッタリング法に比べて成膜レートが高いため、第１の絶縁層を第２の絶縁層よりも厚くすることで、生産性の向上を図ることができる。
【００１８】
活性層を構成する酸化物半導体は、例えば、Ｉｎ、Ｇａ、又はＺｎの酸化物系材料で構成することができる。
これにより、高移動度の薄膜トランジスタを得ることができる。Ｉｎ、Ｇａ、又はＺｎの酸化物系材料としては、ＺｎＯ、ＺｎＯ2、ＧａＯ、Ｇａ2Ｏ、Ｇａ2Ｏ3、ＩｎＯ、Ｉｎ2Ｏ3、Ｉｎ−Ｚｎ−Ｏ系材料、Ｇａ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｇａ−Ｏ系材料、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系材料等が含まれる。また、活性層を構成する酸化物半導体は、上記の例に限定されず、例えば、ＣｄＯ等の他の酸化物半導体を用いることも可能である。
【００１９】
本発明の他の実施形態に係るトランジスタは、ゲート電極と、活性層と、ゲート絶縁膜と、ソース電極及びドレイン電極とを具備する。
上記活性層は、酸化物半導体からなる。
上記ゲート絶縁膜は、上記ゲート電極と上記活性層との間に配置されたシリコン酸化物のスパッタ膜からなる。
上記ソース電極及びドレイン電極は、上記活性層とそれぞれ電気的に接続される。
【００２０】
上記トランジスタにおいて、ゲート絶縁膜は、シリコン酸化物のスパッタ膜で構成されているため、ＣＶＤ法で形成されたシリコン窒化膜と異なり、膜中に水素を含有しない。したがって、当該水素による活性層中の酸素の還元が回避され、ソース−ドレイン間のオフ電流値の増加が防止される。これにより、活性層の電気伝導度のばらつきを抑制して、安定した電気的特性を有するトランジスタを得ることができる。
【００２１】
本発明の一実施形態に係るトランジスタの製造方法は、ゲート電極を形成することを含む。上記ゲート電極上には、シリコン窒化物からなる第１の絶縁層がＣＶＤ法によって形成される。上記第１の絶縁層上には、シリコン酸化物からなる第２の絶縁層がスパッタリング法によって形成される。上記第２の絶縁層上には、酸化物半導体からなる活性層が形成される。上記活性層上にはソース電極及びドレイン電極が形成される。
【００２２】
上記トランジスタの製造方法において、活性層側に位置する第２の絶縁層は、シリコン酸化物のスパッタ膜で形成されるため、ＣＶＤ法で形成されたシリコン窒化膜と異なり、膜中に水素を含有しない。したがって、当該水素による活性層中の酸素の還元が回避され、ソース−ドレイン間のオフ電流値の増加が防止される。これにより、信頼性の高いトランジスタを製造することが可能となる。
また、上記第１の絶縁層は、シリコン窒化物のＣＶＤ膜で形成されるため、ゲート絶縁膜全体をスパッタリング法で形成するよりも、生産性の向上を図ることができる。一方、当該シリコン窒化膜は、原料ガスに水素を含むシラン系ガスが用いられることで、膜中に水素を含有する。しかし、この第１の絶縁層と活性層との間に上記第２の絶縁層が介在するため、第１の絶縁層中の含有水素に起因する活性層の還元反応は効果的に阻止される。
【００２３】
上記第１の絶縁層、上記第２の絶縁層及び上記活性層は、共通の真空処理装置内で連続して成膜されてもよい。
これにより、膜質及び生産性の向上を図ることができる。
【００２４】
本発明の一実施形態に係るトランジスタの製造装置は、ＣＶＤ室と、第１のスパッタ室と、第２のスパッタ室と、搬送機構とを具備する。
上記ＣＶＤ室は、基材の上に、シリコン窒化物からなる第１の絶縁層を成膜する。
上記第１のスパッタ室は、上記基材の上に、シリコン酸化物からなる第２の絶縁層を成膜する。
上記第２のスパッタ室は、上記基材の上に、酸化物半導体からなる活性層を成膜する。
上記搬送機構は、上記ＣＶＤ室、上記第１のスパッタ室及び上記第２のスパッタ室の間で上記基材を真空雰囲気中で搬送可能である。
【００２５】
上記製造装置によれば、基材を大気に曝すことなく、シリコン窒化物のＣＶＤ膜からなる第１の絶縁層と、シリコン酸化物のスパッタ膜からなる第２の絶縁層とを含むゲート絶縁膜を基材上に形成することができる。これにより、所望の電気伝導特性を有する活性層を安定して形成できると共に、信頼性の高いトランジスタを製造することができる。
【００２６】
以下、本発明の実施形態を図面に基づき説明する。
【００２７】
＜第１の実施形態＞
図１は、本発明の一実施形態によるトランジスタの構成を示す概略断面図である。本実施形態では、いわゆるボトムゲート型の電界効果型トランジスタを例に挙げて説明する。
【００２８】
本実施形態のトランジスタ１は、ゲート電極１１と、活性層１５と、ゲート絶縁膜１４と、ソース電極１７Ｓと、ドレイン電極１７Ｄとを有する。
【００２９】
ゲート電極１１は、基材１０の表面に形成された導電膜からなる。基材１０は、典型的には、透明なガラス基板である。ゲート電極１１は、典型的には、モリブデン（Ｍｏ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、銅（Ｃｕ）などの金属単層膜あるいは金属多層膜で構成され、例えばスパッタリング法によって形成される。本実施形態では、ゲート電極１１は、銅で構成される。ゲート電極１１の厚さは特に限定されず、例えば、３００ｎｍである。
【００３０】
活性層１５は、トランジスタ１のチャネル層として機能する。活性層１４は、酸化物半導体からなり、スパッタリング法によって形成される。本実施形態では、活性層１５は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系組成を有する酸化物半導体材料で形成され、その膜厚は、例えば５０ｎｍ〜２００ｎｍである。
【００３１】
ゲート絶縁膜１４は、ゲート電極１１と活性層１５の間に形成される。ゲート電極１４は、第１の絶縁層１４Ａと第２の絶縁層１４Ｂとの積層構造を有する。第１の絶縁層１４Ａは、ゲート電極１１側に位置し、第２の絶縁層１４Ｂは、活性層１５側に位置する。
【００３２】
第１の絶縁層１４Ａの構成材料は特に限定されず、金属酸化膜、シリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）など、電気絶縁性を有する種々の材料を用いることができる。成膜方法も特に限定されず、ＣＶＤ法、スパッタリング法、蒸着法などが適用可能である。本実施形態において、第１の絶縁層１４Ａは、プラズマＣＶＤ法で作製されたシリコン窒化膜で構成される。
【００３３】
一方、第２の絶縁層１４Ｂは、シリコン酸化物（ＳｉＯ2またはＳｉＯｘ）のスパッタ膜で構成される。第２の絶縁層１４Ｂは、ゲート電極１１と活性層１５との間を電気的に絶縁する機能のほか、第１の絶縁層１４Ａと活性層１５との間における界面反応を阻止する機能を有する。
【００３４】
ここでいう界面反応とは、第１の絶縁層１４Ａが水素を含有する場合に、当該水素による活性層１５の還元反応を含む。活性層１５の還元反応は、活性層１５を構成する膜の酸素含有量の低下をもたらし、これが原因で活性層１５の電気伝導度が上昇する。活性層の低抵抗化は、応答性やオン電流特性などの向上に貢献し得るが、トランジスタの非動作時におけるオフ電流値の上昇を招き、トランジスタ特性を低下させる一因になり得る。このため、活性層の材料組成は、要求されるトランジスタ特性に応じて最適化され、必要な電気伝導度が得られるように設計、製造される。しかし、成膜後、下地層であるゲート絶縁膜との界面反応によって活性層の材料組成が変化すると、目的とするトランジスタ特性が得られず、また、素子ごとに特性のばらつきが生じ易くなる。
【００３５】
第１の絶縁層１４Ａとしては、本来、水素を構成元素として必要としない材料が用いられる。しかし、シリコン窒化物をプラズマＣＶＤ法で成膜する場合、原料ガスにシラン（ＳｉＨ4）系ガス、アンモニア（ＮＨ3）系ガスなどが使用される。したがって、プラズマＣＶＤ法で成膜されたシリコン酸化膜やシリコン窒化膜は、反応の過程で生成された水素を少なからず含有する。このため、プラズマＣＶＤ法で成膜されたシリコン窒化膜の表面に酸化物半導体層を成膜すると、上記水素の存在に起因して酸化物半導体層が還元され、その酸化物半導体層の酸素組成が減少する。これにより、目的とする酸化物半導体層の電気特性を確保することが困難となる。
【００３６】
その一方で、第１の絶縁層１４Ａをスパッタリング法や真空蒸着法などのＣＶＤ法以外の成膜方法によって形成することも考えられる。しかし、スパッタリング法などはＣＶＤ法に比べて成膜レートが低いため、目的とする膜厚を確保するのに多大な時間を要する。このため、工業的な生産性を確保するために、絶縁層の成膜にプラズマＣＶＤ法を採用することが現実的である。
【００３７】
上記のような事情に鑑み、本実施形態では、第１の絶縁層１４ＡはプラズマＣＶＤ法で成膜することで生産性を確保する。そして、プラズマＣＶＤ法で作製したシリコン化合物の薄膜と活性層１５との間の界面反応を回避するために、スパッタリング法で成膜したシリコン酸化膜を第２の絶縁層１４Ｂとして第１の絶縁層１４Ａと活性層１５の間に介在させる。シリコン酸化物のスパッタ膜は、シリコン酸化物ターゲットに対する不活性ガス雰囲気中でのスパッタリングプロセス、あるいは、シリコンターゲットに対する酸素雰囲気中での反応性スパッタリングプロセスによって形成することができる。
【００３８】
このようなスパッタリングプロセスで作製されるシリコン酸化膜は、膜中への水素の混入を回避することができる。したがって、シリコン酸化物のスパッタ膜を第２の絶縁層１４Ｂとして第１の絶縁層１４Ａ上に積層することにより、第１の絶縁層１４Ａと活性層１５との間における相互反応を効果的に防止し、活性層１５の所望の電気的特性を確保することが可能となる。
【００３９】
ゲート絶縁膜１４の膜厚は特に限定されず、例えば、２００ｎｍ〜４００ｎｍとされる。第１及び第２の絶縁層１４Ａ、１４Ｂの膜厚は、これらの積層厚であるゲート絶縁膜１４の膜厚の範囲内で適宜設定される。例えば、第１の絶縁層１４ＡがプラズマＣＶＤ法で作製される場合、第１の絶縁層１４は第２の絶縁層１４Ｂよりも膜厚を大きくすることで、ゲート絶縁膜１４の工程時間の増加を抑制することができる。第２の絶縁層１４Ｂの膜厚は、第１の絶縁層１４Ａと活性層１５との間の界面反応を抑制できる限りにおいて、特に限定されない。
【００４０】
ソース電極１７Ｓ及びドレイン電極１７Ｄは、活性層１５の上に相互に離間して形成される。ソース電極１７Ｓ及びドレイン電極１７Ｄは、例えば、アルミニウム、モリブデン、銅、チタンなどの金属単層膜あるいはこれら金属の多層膜で構成することができる。後述するように、ソース電極１７Ｓ及びドレイン電極１７Ｄは、金属膜をパターニングすることで同時に形成することができる。当該金属膜の厚さは、例えば、１００ｎｍ〜５００ｎｍである。
【００４１】
活性層１５の上には、ストッパ層１６が形成されている。ストッパ層１６は、ソース電極１７Ｓ及びドレイン電極１７Ｄのパターンエッチングする際に、エッチャントから活性層１５を保護するために設けられる。ストッパ層１６は、例えば、シリコン酸化膜、シリコン窒化膜またはこれらの積層膜で構成することができる。この場合、ストッパ層１６は、活性層との界面反応を回避するため、膜中に水素が混入しない成膜法（例えばスパッタリング法）によって形成される。
【００４２】
ソース電極１７Ｓ及びドレイン電極１７Ｄは、保護膜１９によって被覆される。保護膜１９は、例えばシリコン窒化膜などの電気絶縁性材料で構成される。保護膜１９は、活性層１５を含む素子部を外気から遮蔽するためのものである。保護膜１９には適宜の位置にソース／ドレイン電極１７Ｓ、１７Ｄを配線層２１と接続するための層間接続孔が設けられている。配線層２１は、トランジスタ１を図示しない周辺回路へ接続するためのもので、アルミニウム、銅などの金属膜で構成されている。
【００４３】
次に、以上のように構成される本実施形態のトランジスタ１の製造方法について説明する。図２〜図６は、トランジスタ１の製造方法を説明する各工程の要部断面図である。
【００４４】
まず、図２（Ａ）に示すように、基材１０の一表面にゲート電極膜１１Ｆを形成する。
【００４５】
基材１０は、典型的には、ガラス基板である。ゲート電極膜１１Ｆは、典型的には、モリブデンやクロム、アルミニウム等の金属単層膜又は金属多層膜で構成され、例えば、スパッタリング法によって形成される。ゲート電極膜１１Ｆの厚さは特に限定されず、例えば、３００ｎｍである。
【００４６】
次に、図２（Ｂ）〜（Ｄ）に示すように、ゲート電極膜１１Ｆを所定形状にパターニングするためのレジストマスク１２を形成する。この工程は、フォトレジスト膜１２Ｆの形成工程（図２（Ｂ））と、露光工程（図２（Ｃ））と、現像工程（図２（Ｄ））とを有する。
【００４７】
フォトレジスト膜１２Ｆは、液状の感光性材料をゲート電極膜１１Ｆの上に塗布後、乾燥させることによって形成される。フォトレジスト膜１２Ｆとしてドライフィルムレジストを用いてもよい。形成されたフォトレジスト膜１２Ｆはマスク１３を介して露光された後、現像される。これにより、ゲート電極膜１１Ｆの上にレジストマスク１２が形成される。
【００４８】
続いて、図２（Ｅ）に示すように、レジストマスク１２をマスクとしてゲート電極膜１１Ｆをエッチングする。これにより、基材１０の表面にゲート電極１１が形成される（図２Ｆ）。
【００４９】
ゲート電極膜１１Ｆのエッチング方法は特に限定されず、ウェットエッチング法でもよいし、ドライエッチング法でもよい。エッチング後、レジストマスク１２は除去される。レジストマスク１２の除去方法は、酸素ガスのプラズマを用いたアッシング処理が適用されるが、これに限られず、薬液を用いた溶解除去であってもよい。
【００５０】
次に、図３（Ａ）に示すように、基材１０の表面に、ゲート電極１１を覆うようにゲート絶縁膜１４を形成する。ゲート絶縁膜１４の厚さは、例えば、２００ｎｍ〜５００ｎｍである。ゲート絶縁膜１４を形成する工程は、第１の絶縁層１４Ａを形成する工程と、第２の絶縁層１４Ｂを形成する工程とを含む。
【００５１】
第１の絶縁層１４Ａは、シリコン窒化膜からなり、プラズマＣＶＤ法によってゲート電極１１を被覆するように成膜される。プロセスガスとしては、モノシラン、ジシラン、テトラエトキシシラン（ＴＥＯＳ））などのシラン系ガス、アンモニア、窒素などの原料ガスあるいは反応性ガスが用いられる。これらのガスのプラズマにより生成されるシリコンの窒素化合物を基板１０上に堆積させることで、第１の絶縁層１４Ａが成膜される。
【００５２】
一方、第２の絶縁層１４Ｂは、シリコン酸化膜からなり、スパッタリング法によって第１の絶縁層１４Ａを被覆するように成膜される。第２の絶縁層１４Ｂは、例えば、減圧下におけるアルゴンなどの不活性ガス雰囲気中で、シリコン酸化物からなるターゲットをスパッタすることで成膜される。あるいは、減圧下におけるアルゴンと酸素の混合ガス雰囲気中で、シリコンからなるターゲットをスパッタすることで成膜される。
【００５３】
第１の絶縁層１４Ａ及び第２の絶縁層１４Ｂの厚みは適宜設定可能である。一般に、ＣＶＤ法は、スパッタリング法と比較して、成膜レート及びカバレージ性が高いため、第１の絶縁層１４Ａを２の絶縁層１４Ｂよりも厚くすることで、良好な生産性を確保することができる。第２の絶縁層１４Ｂは、第１の絶縁層１４Ａと活性層１５との間の界面反応を抑制できる厚みであればよい。
【００５４】
続いて、図３（Ｂ）に示すように、ゲート絶縁膜１４の上に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系組成を有する薄膜（以下単に「ＩＧＺＯ膜」という。）１５Ｆ及びストッパ層形成膜１６Ｆを順に形成する。
【００５５】
ＩＧＺＯ膜１５Ｆ及びストッパ層形成膜１６Ｆは、例えばスパッタリング法によって形成される。ＩＧＺＯ膜１５Ｆとストッパ層形成膜１６Ｆは連続的に成膜することができる。この場合、ＩＧＺＯ膜１５Ｆを成膜するためのスパッタリングターゲットと、ストッパ層形成膜１６Ｆを成膜するためのスパッタリングターゲットを同一のスパッタリングチャンバ内に配置してもよい。使用するターゲットを切り替えることで、ＩＧＺＯ膜１５Ｆとストッパ層形成膜１６Ｆとをそれぞれ独立して形成することができる。
【００５６】
ＩＧＺＯ膜１５Ｆは、例えば、酸素ガス雰囲気中でターゲットをスパッタリングすることで酸素との反応物を基材１０の上に堆積させる反応性スパッタリング法によって、形成することができる。放電形式は、ＤＣ放電、ＡＣ放電、ＲＦ放電のいずれでもよい。また、ターゲットの背面側に永久磁石を配置するマグネトロン放電方式を採用してもよい。ＩＧＺＯ膜１５Ｆは、基材１０を所定温度に加熱した状態で成膜されてもよいし、無加熱状態で成膜されてもよい。
【００５７】
なお、ＩＧＺＯ膜１５Ｆの酸化度は、成膜室内の酸素分圧によって制御される。すなわち、酸素分圧が高いほど、酸化度の大きい（電気抵抗が高い）ＩＧＺＯ膜１５Ｆが成膜されることになる。
【００５８】
ＩＧＺＯ膜１５Ｆ及びストッパ層形成膜１６Ｆの各々の膜厚は特に限定されず、例えば、ＩＧＺＯ膜１５Ｆの膜厚は５０ｎｍ〜２００ｎｍ、ストッパ層形成膜１６Ｆの膜厚は３０ｎｍ〜３００ｎｍである。
【００５９】
ＩＧＺＯ膜１５Ｆは、トランジスタの活性層（キャリア層）１５を構成する。ストッパ層形成膜１６Ｆは、後述するソース電極及びドレイン電極を構成する金属膜のパターニング工程、及び、ＩＧＺＯ膜１５Ｆの不要領域をエッチング除去する工程において、ＩＧＺＯ膜のチャネル領域をエッチャントから保護するエッチング保護層として機能する。ストッパ層形成膜１６Ｆは、例えば、シリコン窒化膜で構成される。
【００６０】
次に、図３（Ｃ）及び（Ｄ）に示すように、ストッパ層形成膜１６Ｆを所定形状にパターニングするためのレジストマスク２３を形成した後、このレジストマスク２３を介してストッパ層形成膜１６Ｆをエッチングする。これにより、ゲート絶縁膜１４とＩＧＺＯ膜１５Ｆを挟んでゲート電極１１と対向するストッパ層１６が形成される。
【００６１】
レジストマスク２３を除去した後、図３（Ｅ）に示すように、ＩＧＺＯ膜１５Ｆ及びストッパ層１６を覆うように金属膜１７Ｆを形成する。
【００６２】
金属膜１７Ｆは、典型的には、モリブデンやクロム、アルミニウム、銅等の金属単層膜又は金属多層膜で構成され、例えば、スパッタリング法によって形成される。金属膜１７Ｆの厚さは特に限定されず、例えば、１００ｎｍ〜５００ｎｍである。
【００６３】
続いて、図４（Ａ）及び（Ｂ）に示すように、金属膜１７Ｆをパターニングする。
【００６４】
金属膜１７Ｆのパターニング工程は、レジストマスク１８の形成工程（図３（Ａ））と、金属膜１７Ｆのエッチング工程（図３（Ｂ））とを有する。レジストマスク１８は、ストッパ層１６の直上領域と、個々のトランジスタの周辺領域とを開口させるマスクパターンを有する。レジストマスク１８の形成後、ウェットエッチング法によって、金属膜１７Ｆがエッチングされる。これにより、金属膜１７Ｆは、活性層１５とそれぞれ電気的に接続されるソース電極１７Ｓとドレイン電極１７Ｄとに分離される。
【００６５】
ソース電極１７Ｓ及びドレイン電極１７Ｄの形成工程において、ストッパ層１６は、金属膜１７Ｆのエッチングストッパ層として機能する。すなわち、ストッパ層１６は、金属膜１７Ｆに対するエッチャント（例えばリン硝酢酸）からＩＧＺＯ膜１５Ｆを保護する機能を有する。ストッパ層１６は、ＩＧＺＯ膜１５Ｆのソース電極１７Ｓとドレイン電極１７Ｄとの間に位置する領域（以下「チャネル領域」という。）を覆うように形成されている。したがって、ＩＧＺＯ膜１５Ｆのチャネル領域は、金属膜１７Ｆのエッチング工程によっては影響を受けることはない。
【００６６】
次に、図４（Ｃ）及び（Ｄ）に示すように、レジストマスク１８をマスクとしてＩＧＺＯ薄膜１５Ｆをエッチングする。
【００６７】
エッチング方法は特に限定されず、ウェットエッチング法でもよいし、ドライエッチング法でもよい。このＩＧＺＯ膜１５Ｆのエッチング工程により、ＩＧＺＯ膜１５Ｆは素子単位でアイソレーション化されるとともに、ＩＧＺＯ膜１５Ｆからなる活性層１５が形成される。
【００６８】
このとき、ストッパ層１６は、チャネル領域に位置するＩＧＺＯ膜１５Ｆのエッチング保護膜として機能する。すなわち、ストッパ層１６は、ＩＧＺＯ膜１５Ｆに対するエッチャント（例えばシュウ酸系）からストッパ層１６直下のチャネル領域を保護する機能を有する。これにより、活性層１５のチャネル領域は、ＩＧＺＯ膜１５Ｆのエッチング工程によっては影響を受けることはない。
【００６９】
ＩＧＺＯ膜１５Ｆのパターニング後、レジストマスク１８はアッシング処理等によってソース電極１７Ｓ及びドレイン電極１７Ｄから除去される（図４（Ｄ））。
【００７０】
次に、図５（Ａ）に示すように、基材１０の表面に、ソース電極１７Ｓ、ドレイン電極１７Ｄ、ストッパ層１６、活性層１５、ゲート絶縁膜１４を被覆するように保護膜（パッシベーション膜）１９が形成される。
【００７１】
保護膜１９は、活性層１５を含むトランジスタ素子を外気から遮断することで、所定の電気的、材料的特性を確保するためのものである。保護膜１９としては、典型的には、シリコン酸化膜（ＳｉＯ2）、シリコン窒化膜（ＳｉＮｘ）等の酸化膜又は窒化膜で構成され、例えば、ＣＶＤ法、スパッタリング法によって形成される。保護膜１９の厚さは特に限定されず、例えば、２００ｎｍ〜５００ｎｍである。
【００７２】
続いて、図５（Ｂ）〜（Ｄ）に示すように、保護膜１９にソース／ドレイン電極と連通するコンタクトホール１９ａを形成する。この工程は、保護膜１９の上にレジストマスク２０を形成する工程（図５（Ｂ））と、レジストマスク２０の開口部２０ａから露出する保護膜１９をエッチングする工程（図５（Ｃ））と、レジストマスク２０を除去する工程（図５（Ｄ））とを有する。
【００７３】
コンタクトホール１９ａの形成は、ドライエッチング法が採用されるが、ウェットエッチング法が採用されてもよい。また、図示は省略しているが、任意の位置にソース電極１７Ｓと連絡するコンタクトホールも同様に形成される。
【００７４】
次に、図６（Ａ）〜（Ｄ）に示すように、コンタクトホール１９ａを介してソース／ドレイン電極にコンタクトする透明導電膜２１を形成する。この工程は、透明導電膜膜２１Ｆを形成する工程（図６（Ａ））と、透明導電膜２１Ｆの上にレジストマスク２２を形成する工程（図６（Ｂ））と、レジストマスク２２で覆われていない透明導電膜２１Ｆをエッチングする工程（図６（Ｃ））と、レジストマスク２０を除去する工程（図６（Ｄ））とを有する。
【００７５】
透明導電膜２１Ｆは、典型的には、ＩＴＯ膜やＩＺＯ膜で構成され、例えば、スパッタ法、ＣＶＤ法によって形成される。透明導電膜２１Ｆのエッチングは、ウェットエッチング法が採用されるが、これに限られず、ドライエッチング法が採用されてもよい。
【００７６】
図６（Ｄ）に示す透明導電膜２１の形成されたトランジスタ１は、その後、活性層１５の構造緩和を目的としたアニール工程が実施される。これにより、活性層１５のトランジスタ特性を向上させることができる。なお、このアニール工程は、活性層１５の成膜直後（例えばストッパ層１６の形成前）に実施されてもよい。
【００７７】
以上のように構成される本実施形態のトランジスタ１は、ソース電極１７Ｓとドレイン電極１７Ｄとの間に一定の順方向電圧（ソース−ドレイン電圧：Ｖｄｓ）が印加される。この状態において、ゲート電極１１とソース電極１７Ｓの間に閾値電圧（Ｖｔｈ）以上のゲート電圧（Ｖｇｓ）が印加されることで、活性層１５中にキャリア（電子、正孔）が生成されるとともに、ソース−ドレイン間の順方向電圧によって、ソース−ドレイン間に電流（ソース−ドレイン電流：Ｉｄｓ）が発生する。ゲート電圧が大きくなるほど、ソース−ドレイン電流（Ｉｄｓ）も大きくなる。
【００７８】
このときのソース−ドレイン電流は、オン電流（on-state current）とも呼ばれ、活性層１５の移動度が高いほど、大きな電流値が得られる。本実施形態では、活性層１５が酸化物半導体で構成されているため、アモルファスシリコンで構成される活性層と比較して、移動度が高い。したがって、本実施形態によれば、オン電流値が高い電界効果トランジスタ１を得ることができる。
【００７９】
一方、ゲート電極１１への印加電圧がオフ（０）の場合、ソース−ドレイン間に発生する電流は、ほとんどゼロとなる。このときのソース−ドレイン電流は、オフ電流（off-state current）とも呼ばれ、活性層１５の電気抵抗値とソース−ドレイン電圧とで決まる。オフ電流値が小さいほど、オン電流値とオフ電流値との比（オン−オフ電流比）が大きくなるため、トランジスタとしては良好な特性が得られることになる。
【００８０】
そこで本実施形態において、ゲート絶縁膜１４は、プラズマＣＶＤ法で成膜されたシリコン窒化膜からなる第１の絶縁層１４Ａと、スパッタリング法で成膜されたシリコン酸化膜からなる第２の絶縁層１４Ｂの積層構造を有する。第２の絶縁層１４Ｂが活性層１５と第１の絶縁層１４Ａとの間に介在することで、第１の絶縁層１４Ａが含有する水素の影響により、活性層１５の還元反応が防止される。これにより、活性層１５の電気的特性の変動が回避され、オン−オフ電流比の高い優れたトランジスタ特性を得ることができる。
【００８１】
図７及び図８は、図１に示したトランジスタ構造において、ゲート絶縁膜の構成を異ならせて作製した各種サンプルのトランジスタ特性を示す実験結果である。各サンプルの活性層の構成及び成膜条件は共通とした。酸素分圧は２つの条件を設定し、それぞれの条件にて各サンプルを作製した。図７は、酸素分圧が０．０５Ｐａのときの実験結果、図８は、酸素分圧が０．１５Ｐａのときの実験結果である。活性層は厚み５０ｎｍとし、アニール条件は、空気中３００℃の温度で１５分間とした。各サンプルのゲート絶縁膜の構成は以下のとおりである。
【００８２】
サンプル１（◆）：ＣＶＤ法で作製した厚み３５００Å（オングストローム）のシリコン窒化膜と、その上にスパッタ法で作製した厚み２５０Åのシリコン酸化膜との積層膜
サンプル２（■）：ＣＶＤ法で作製した厚み３５００Åのシリコン窒化膜と、その上にスパッタ法で作製した厚み５００Åのシリコン酸化膜との積層膜
サンプル３（●）：スパッタ法で作製した厚み２１５０Åのシリコン酸化膜（単層膜）
サンプル４（▲）：ＣＶＤ法で作製した厚み３５００Åのシリコン窒化膜（単層膜）
【００８３】
図７及び図８に示すように、トランジスタ特性は、概略的に、ゲート電圧（Ｖｇｓ）０の位置を境に右側がオン電流特性、左側がオフ電流特性を示している。図７を参照すると、サンプル１〜３はほぼ同様なオン電流値及びオフ電流値を有しているのに対して、サンプル４はオフ電流値が他のサンプルに比べて高い。サンプル４は、ゲート絶縁膜の活性層との界面がシリコン窒化物のＣＶＤ膜で構成されている。このため、当該ゲート絶縁膜と活性層との間に界面反応が生じ、活性層の酸化度が他のサンプルに比べて低下したことによって、活性層の電気抵抗値が低下したものと考えられる。酸素分圧を高めて活性層を作製した場合も、図８に示すように同様の結果が得られた。図７の実験結果に比べて、サンプル４のオフ電流特性の低下は目立たないが、ゲート絶縁膜と活性層の界面構造の違いがオフ電流特性に大きく影響することが明らかとなった。
【００８４】
以上述べたように、本実施形態のトランジスタ１によれば、活性層１５の電気伝導度の変動を防止できるので、信頼性の向上を図ることができる。
【００８５】
また、本実施形態のトランジスタの製造方法によれば、活性層１５の電気伝導度のばらつきを抑えることができるので、信頼性の高い薄膜トランジスタを安定して製造することが可能となる。
【００８６】
図９及び図１０は、上述したトランジスタの製造工程の一部を実施するための真空処理装置の概略構成図である。
【００８７】
図９に示す真空処理装置２００は、枚葉型（クラスター型）の真空処理装置として構成されている。真空処理装置２００は、搬送室２１０と、ローディング室２１１と、熱処理室２１２と、第１のゲート絶縁層１４Ａを成膜するためのＣＶＤ室２１３Ａと、第２のゲート絶縁層１４Ｂを成膜するためのスパッタ室２１３Ｂと、活性層１５を構成するＩＧＺＯ膜１５Ｆを成膜するためのスパッタ室２１４と、ストッパ層１６を成膜するためのスパッタ室２１５と、アンロード室２１６とを備えている。搬送室２１０は、所定の減圧雰囲気に真空排気されており、その内部には、各室間で基材を搬送する搬送ロボットが設置されている。
【００８８】
図１０に示す真空処理装置３００は、インライン型の真空処理装置として構成されている。真空処理装置３００は、ローディング室３１１と、熱処理室３１２と、第１のゲート絶縁層１４Ａを成膜するためのＣＶＤ室３１３Ａと、第２のゲート絶縁層１４Ｂを成膜するためのスパッタ室３１３Ｂと、活性層１５を構成するＩＧＺＯ膜１５Ｆを成膜するためのスパッタ室３１４と、加熱室３１５と、ストッパ層１６を成膜するためのスパッタ室３１６と、アンロード室３１７とを備えている。真空処理装置３００は、ローディング室３１１から上記各種処理室３１２〜３１６を介してアンロード室３１７へ基材を真空搬送する搬送機構（図示略）を備えている。
【００８９】
真空処理装置２００、３００によれば、基材を大気に曝すことなく、ゲート絶縁膜１４、ＩＧＺＯ膜１５Ｆ及びストッパ層１６連続して形成することが可能となる。これにより、各層の表面への大気中の水分や不純物の付着に起因する膜質の劣化を防止することができる。また、真空中で一貫して各種機能層の形成が可能となるので、各層の成膜に必要な工程時間を短縮でき、生産性の向上を図ることができる。
【００９０】
＜第２の実施形態＞
図１１は、本発明の他の実施形態によるトランジスタの構成を示す概略断面図である。図において上述の第１の実施形態に係るトランジスタ１と対応する部分については同一の符号を付し、その詳細な説明は省略する。
【００９１】
本実施形態のトランジスタ２は、ゲート電極１１と活性層１５との間に配置されたゲート絶縁膜２４を有しており、ゲート絶縁膜２４は、スパッタ法で成膜されたシリコン酸化物の単層膜で形成される。ゲート絶縁膜２４の厚みは特に限定されず、例えば、２００ｎｍ〜４００ｎｍとされる。
【００９２】
本実施形態のトランジスタ２において、ゲート絶縁膜２４は、シリコン酸化物のスパッタ膜で構成されているため、ＣＶＤ法で形成されたシリコン窒化膜と異なり、膜中に水素を含有しない。したがって、当該水素による活性層中の酸素の還元が回避され、ソース−ドレイン間のオフ電流値の増加が防止される。図７及び図８に示したように、スパッタ法で形成されたシリコン酸化物の単層膜で構成されたゲート絶縁膜（サンプル３）によれば、第１の実施形態で説明したゲート絶縁膜１４の構造を有するトランジスタ（サンプル１、２）と同等のトランジスタ特性を得られることが確認されている。したがって、本実施形態によれば、第１の実施形態と同様に、活性層の電気伝導度のばらつきを抑制して、安定した電気的特性を有するトランジスタを得ることができる。
【００９３】
以上、本発明の実施形態について説明したが、本発明はこれに限定されることなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００９４】
例えば以上の実施形態では、ストッパ層１６を単層で構成したが、これをゲート絶縁膜と同様に多層構造としてもよい。この場合、活性層との界面を構成する第１の層をシリコン酸化物のスパッタ膜とすることにより、活性層の還元を回避し、電気伝導度の特性の変動を防止することができる。
【００９５】
また、上述したトランジスタ１は、液晶ディスプレイや有機ＥＬディスプレイ等のアクティブマトリクス型表示パネル用のＴＦＴとして用いることができる。これ以外に、上記トランジスタ１は、各種半導体装置あるいは電子機器のトランジスタ素子として用いることができる。
【符号の説明】
【００９６】
１、２…トランジスタ
１０…基材
１１…ゲート電極
１４、２４…ゲート絶縁膜
１４Ａ…第１のゲート絶縁層
１４Ｂ…第２のゲート絶縁層
１５…活性層
１６…ストッパ層
１７Ｓ…ソース電極
１７Ｄ…ドレイン電極
２００、３００…真空処理装置
【図１】
2010098100.tif 000003
【図２】
2010098100.tif 000004
【図３】
2010098100.tif 000005
【図４】
2010098100.tif 000006
【図５】
2010098100.tif 000007
【図６】
2010098100.tif 000008
【図７】
2010098100.tif 000009
【図８】
2010098100.tif 000010
【図９】
2010098100.tif 000011
【図１０】
2010098100.tif 000012
【図１１】
2010098100.tif 000013
【国際調査報告】
2010098100.tif 000014
2010098100.tif 000015
2010098100.tif 000016
2010098100.tif 000017
2010098100.tif 000018
2010098100.tif 000019
2010098100.tif 000020
2010098100.tif 000021