(57)【要約】  ＰＥボード１０は、ＤＵＴの複数のピンに対して設けられる。複数のＩ／ＯピンＰｉｏは、それぞれが対応するＤＵＴのピンとケーブルを介して接続される。複数の第１スイッチＫ１は、それぞれの一端が対応するＩ／ＯピンＰｉｏと接続され。複数のドライバＤＲはそれぞれ、対応するピンに試験信号を出力する。複数のコンパレータＣＰはそれぞれ、対応するピンから出力される試験信号のレベルを判定する。複数の第２スイッチＫ２は、それぞれの一端が対応する第１スイッチＫ１の他端と接続される。ショート配線Ｗ１は、複数の第２スイッチＫ２の他端同士を接続する。
2010007770.tif 000002
【特許請求の範囲】
【請求項１】
複数のピンを備える被試験デバイスを試験する試験装置であって、
前記被試験デバイスの前記複数のピンに対して設けられたピンエレクトロニクスボードを備え、
前記ピンエレクトロニクスボードは、
前記複数のピンごとに設けられ、それぞれが対応するピンとマザーボード上のケーブルを介して接続される複数の入出力端子と、
前記複数のピンごとに設けられ、それぞれの一端が対応する前記入出力端子と接続された複数の第１スイッチと、
前記複数のピンごとに設けられ、それぞれが、対応する前記第１スイッチおよび対応する前記入出力端子を介して、対応するピンに試験信号を出力する複数のドライバと、
前記複数のピンごとに設けられ、それぞれが、対応するピンから出力される試験信号を対応する前記入出力端子および対応する前記第１スイッチを介して受け、そのレベルを判定する複数のコンパレータと、
前記複数のピンごとに設けられ、それぞれの一端が対応する前記第１スイッチの他端と接続された複数の第２スイッチと、
前記複数の第２スイッチの他端を接続する配線と、
を含むことを特徴とする試験装置。
【請求項２】
前記ピンエレクトロニクスボードは、
前記配線の一端に接続される終端抵抗をさらに含むことを特徴とする請求項１に記載の試験装置。
【請求項３】
複数のピンを備える被試験デバイスを試験する試験装置であって、
前記被試験デバイスの前記複数のピンごとに設けられた複数のピンエレクトロニクスボードを備え、
各ピンエレクトロニクスボードは、
対応するピンとマザーボード上のケーブルを介して接続される入出力端子と、
一端が前記入出力端子と接続された第１スイッチと、
前記第１スイッチおよび前記入出力端子を介して、対応するピンに試験信号を出力するドライバと、
対応するピンから出力される試験信号を前記入出力端子および前記第１スイッチを介して受け、そのレベルを判定するコンパレータと、
補正用端子と、
一端が前記第１スイッチの他端と接続され、他端が前記補正用端子と接続される第２スイッチと、
を含み、
前記複数のピンエレクトロニクスボードは、それぞれに設けられた前記補正用端子を等長で結線するバックボードと接続可能に構成されることを特徴とする試験装置。
【請求項４】
前記バックボードは、前記複数のピンエレクトロニクスボードが配置されるテストヘッド内に配置されることを特徴とする請求項３に記載の試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの試験装置に関し、特にピンエレクトロニクスのタイミングキャリブレーション技術に関する。
【背景技術】
【０００２】
半導体デバイスを試験する試験装置には、ピンエレクトロニクスを備える。ピンエレクトロニクスは、被試験デバイス（ＤＵＴ）の対応するピンに対して信号を出力するドライバと、対応するピンから出力される信号のレベルを判定するコンパレータを含む。通常、ピンエレクトロニクスとＤＵＴのピンとの間には、ＤＵＴをマウントするためのソケットボードと、ソケットボードとピンエレクトロニクスを接続するためのケーブルが設けられる。したがってピンエレクトロニクスとＤＵＴのピンとの間を信号が伝搬するためには有限の遅延時間が発生する。【０００３】
ピンエレクトロニクスとＤＵＴのピンまでの線路長すなわち伝搬遅延は、ピンごとに異なる。この伝搬遅延を均一化するために、キャリブレーションボード（位相差補正用ボードあるいはショートデバイスともいう）を用いて試験装置をキャリブレートする技術が提案されている（特許文献１、２参照）。【０００４】
図１は、従来のキャリブレーションボードによりキャリブレーションされる試験装置２００の構成を示すブロック図である。試験装置２００は、テストヘッド２０４と、マザーボード２０６および図示しないメインフレームを含んで構成される。テストヘッド１０４は、複数のピンエレクトロニクスボードＰＥ１〜ＰＥ３を備える。
試験時において、マザーボード１０６にはキャリブレーションボード２０２に代えてソケットボード（不図示）が装着され、ソケットボードに被試験デバイスが装着される。各ピンエレクトロニクスボードＰＥはそれぞれ、ドライバＤＲ、コンパレータＣＰ、スイッチＫを備える。ドライバＤＲから出力される試験信号は、マザーボード２０６のケーブル２０８を介して被試験デバイスに供給される。また、被試験デバイスからの信号は、ケーブル２０８を介してコンパレータＣＰに入力され、そのレベルが判定される。【０００５】
キャリブレーション時には、ソケットボードに代えてキャリブレーションボード２０２が装着される。キャリブレーションボード２０２は、マザーボード２０６に設けられた複数のケーブル２０８同士を等長で結線するための複数の配線２０３を備える。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−３１４７６４号公報
【特許文献２】特開２００４−１５７１２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図１の構成では、マザーボード２０６が新規に開発された場合、マザーボード２０６に対応したキャリブレーションボード２０２を再設計しなければならず、開発サイクルの長期化、開発コストの上昇という問題が発生する。【０００８】
本発明はかかる状況に鑑みてなされたものであり、その目的は、キャリブレーションボードを用いずにキャリブレート可能な試験装置の提供にある。
【課題を解決するための手段】
【０００９】
本発明のある態様は、複数のピンを備える被試験デバイスを試験する試験装置に関する。この試験装置は、被試験デバイスの複数のピンに対して設けられたピンエレクトロニクスボードを備える。ピンエレクトロニクスボードは、複数のピンごとに設けられた、複数の入出力端子と、複数の第１スイッチと、複数のドライバと、複数のコンパレータと、複数の第２スイッチと、配線を含む。複数の入出力端子はそれぞれ、対応するピンとマザーボード上のケーブルを介して接続される。複数の第１スイッチはそれぞれ、一端が対応する入出力端子と接続される。複数のドライバはそれぞれ、対応する第１スイッチおよび対応する入出力端子を介して、対応するピンに試験信号を出力する。複数のコンパレータはそれぞれ、対応するピンから出力される試験信号を対応する入出力端子および対応する第１スイッチを介して受け、そのレベルを判定する。複数の第２スイッチは、それぞれの一端が対応する第１スイッチの他端と接続される。配線は、複数の第２スイッチの他端を接続する。【００１０】
この態様によると、複数の第２スイッチのオン、オフ状態を制御することにより、任意のドライバの出力信号を、任意のコンパレータに供給することができるため、キャリブレーションボードを用いなくても、キャリブレーションを実現できる。【００１１】
ピンエレクトロニクスボードは、配線の一端に接続される終端抵抗をさらに含んでもよい。終端抵抗を設けることにより、配線の端部での信号の反射を抑制することができる。【００１２】
本発明の別の態様もまた、複数のピンを備える被試験デバイスを試験する試験装置に関する。この試験装置は、被試験デバイスの複数のピンごとに設けられた複数のピンエレクトロニクスボードを備える。各ピンエレクトロニクスボードは、対応するピンとマザーボード上のケーブルを介して接続される入出力端子と、一端が入出力端子と接続された第１スイッチと、第１スイッチおよび入出力端子を介して、対応するピンに試験信号を出力するドライバと、対応するピンから出力される試験信号を入出力端子および第１スイッチを介して受け、そのレベルを判定するコンパレータと、補正用端子と、一端が第１スイッチの他端と接続され、他端が補正用端子と接続される第２スイッチと、を含む。複数のピンエレクトロニクスボードは、それぞれに設けられた補正用端子を等長で結線するバックボードと接続可能に構成される。【００１３】
この態様によると、バックボードを接続した状態で各ピンエレクトロニクスボードの第２スイッチのオン、オフ状態を制御することにより、任意のドライバの出力信号を、任意のコンパレータに供給することができるため、キャリブレーションボードを用いなくても、キャリブレーションを実現できる。【００１４】
バックボードは、複数のピンエレクトロニクスボードが配置されるテストヘッド内に配置されてもよい。【００１５】
なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１６】
本発明のある態様によれば、キャリブレーションボードを用いずにキャリブレートが可能となる。
【図面の簡単な説明】
【００１７】
【図１】従来のキャリブレーションボードによりキャリブレーションされる試験装置の構成を示すブロック図である。
【図２】本発明の第１の実施の形態に係る試験装置の一部を示すブロック図である。
【図３】図３（ａ）、（ｂ）は、ＰＥボードのキャリブレーション工程を示す回路図である。
【図４】第１の実施の形態に係るＰＥボードの変形例を示す回路図である。
【図５】第２の実施の形態に係る試験装置の構成を示す回路図である。
【発明を実施するための形態】
【００１８】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１９】
（第１の実施の形態）
図２は、本発明の第１の実施の形態に係る試験装置１００の一部を示すブロック図である。試験装置１００は、複数のデバイスピンＰを備える被試験デバイス（ＤＵＴ）１１０を試験する。試験装置１００は、ＤＵＴ１１０に対してテストパターンＰＡＴを与え、そのテストパターンに応じてＤＵＴ１１０から出力される出力データを、期待値データＥＸＰと比較して、ＤＵＴ１１０の良否や性能を測定し、あるいは不良箇所の特定を行う。たとえばＤＵＴ１１０はメモリである。
【００２０】
はじめに試験装置１００の全体的な構成の概要を説明する。ここで説明する概要は一般的な試験装置に利用されるアーキテクチャであるため、詳細は省略する。試験装置１００は、ピンエレクトロニクス（ＰＥ）ボード１０、パターン発生器（ＰＧ）１、タイミング発生器（ＴＧ）２、判定部５、マザーボード（ＭＢ）１２、ソケットボード（ＳＢ）１４を備える。
【００２１】
パターン発生器１、タイミング発生器２、判定部５、ＰＥボード１０は、テストヘッド１６と呼ばれる筐体内に配置される。テストヘッド１６は、図示しないメインフレームと接続される。メインフレームによってテストプログラムが実行されると、テストヘッド１６はそのプログラムに応じてＤＵＴ１１０を試験する。
【００２２】
パターン発生器１は、テストプログラムに応じたテストパターンＰＡＴを発生する。それと同時に、パターン発生器１は、テストパターンＰＡＴと対応した期待値データＥＸＰを発生する。タイミング発生器２は、テストサイクルごと、つまりテストパターンＰＡＴの１周期ごとに、テストパターンＰＡＴの位相（タイミング）を調節する。タイミング発生器２によってタイミングが調節されたテストパターンＰＡＴは、ＰＥボード１０へと出力される。ＰＥボード１０の詳細は後述する。
【００２３】
ＰＥボード１０にはマザーボード１２が接続される。マザーボード１２は、テストパターンを伝送するための複数のケーブルＣＢＬを有する。ＤＵＴ１１０の複数のデバイスピンＰの個数およびその配置（ピン配置）は、ＤＵＴ１１０によって異なっている。異なるＤＵＴ１１０に対して、試験装置１００の設計変更を避けるため、マザーボード１２とＤＵＴ１１０の間には、ソケットボード１４が装着される。ソケットボード１４は、一面側がマザーボード１２に応じたピン配置を有しており、他面側がＤＵＴ１１０に応じたピン配置を有する。ソケットボード１４はＤＵＴ１１０のピン配置に応じて交換して使用される。
【００２４】
タイミング発生器２から出力されたテストパターンＰＡＴは、ＰＥボード１０、マザーボード１２、ソケットボード１４を介してＤＵＴ１１０の対応するデバイスピンＰに供給される。また、ＤＵＴ１１０のあるデバイスピンＰから出力される出力データは、ソケットボード１４、マザーボード１２、ＰＥボード１０を介して、判定部５へと入力される。判定部５は、出力データＤｏｕｔと期待値データＥＸＰをテストサイクルごとに比較し、一致もしくは不一致を示すパスフェイルデータＰＡＳＳを出力する。
【００２５】
なお図２において、説明の簡潔化、理解の容易化のために、パターン発生器１、タイミング発生器２および判定部５は、単一のチャンネルについてのみ示されるが、実際には別の全てのチャンネルに対しても同様に設けられる。
【００２６】
以上が試験装置１００の全体構成である。本実施の形態に係る試験装置１００は、ＰＥボード１０に特徴を有する。以下、ＰＥボード１０の構成を詳細に説明する。
【００２７】
ＰＥボード１０は、ＤＵＴ１１０の複数のピンに対して、共通に設けられている。なお、ＰＥボード１０の個数は、ＤＵＴ１１０の総ピン数およびひとつのＰＥボード１０に割り当てられるピンの個数に応じて決定される。
【００２８】
ＰＥボード１０は、複数のドライバＤＲ、複数のコンパレータＣＰ、複数の第１スイッチＫ１、複数の第２スイッチＫ２、複数の入出力端子（Ｉ／Ｏピン）Ｐｉｏ、ショート配線Ｗ１を備え、共通の回路基板上に実装されている。
【００２９】
複数のＩ／ＯピンＰｉｏは、ＤＵＴ１１０の複数のデバイスピンＰごとに設けられる。図２では、３つのＩ／ＯピンＰｉｏがそれぞれ、３つのデバイスピンＰに割り当てられる場合を示すが、その個数は限定されるものではなく任意に設計することができる。複数のＩ／ＯピンＰｉｏはそれぞれ、マザーボード１２上のケーブルＣＢＬおよびソケットボード１４を介して、対応するデバイスピンＰと接続される。つまりＰＥボード１０は、これらのＩ／ＯピンＰｉｏを介してテストパターンＰＡＴをＤＵＴ１１０に出力し、あるいはＤＵＴ１１０からの出力データＤｏｕｔを受ける。
【００３０】
複数の第１スイッチＫ１は、複数のデバイスピンＰごとに設けられる。複数の第１スイッチＫ１それぞれの一端は、対応するＩ／ＯピンＰｉｏと接続される。
【００３１】
複数のドライバＤＲは、複数のデバイスピンＰごとに設けられる。複数のドライバＤＲはそれぞれ、タイミング発生器２からのテストパターンＰＡＴを受け、対応する第１スイッチＫ１および対応するＩ／ＯピンＰｉｏを介して、対応するデバイスピンＰにテストパターンＰＡＴ（試験信号）を出力する。
【００３２】
複数のコンパレータＣＰは、複数のデバイスピンＰごとに設けられる。複数のコンパレータＣＰはそれぞれ、対応するデバイスピンＰから出力される出力データＤｏｕｔ（試験信号）を、対応するＩ／ＯピンＰｉｏおよび対応する第１スイッチＫ１を介して受ける。各コンパレータＣＰは、入力された出力データＤｏｕｔのレベルを所定のしきい値電圧と比較し、そのレベルを判定する。より具体的には、コンパレータＣＰは、タイミング発生器２から出力されるストローブ信号に応じたタイミングで、出力データＤｏｕｔをラッチする。このことからコンパレータＣＰはタイミングコンパレータとも称される。
【００３３】
複数の第２スイッチＫ２は、複数のデバイスピンＰごとに設けられる。複数の第２スイッチＫ２は、それぞれの一端が、対応する第１スイッチＫ１の他端と接続される。ショート配線Ｗ１は、複数の第２スイッチＫ２の他端同士を接続する。好ましくはショート配線Ｗ１は、隣接する第２スイッチＫ２の他端の間を、等長で接続する。
【００３４】
以上がＰＥボード１０の構成である。以上のＰＥボード１０によれば、以下のようにキャリブレーションボードを用いずとも、ドライバＤＲおよびコンパレータＣＰのタイミングを調節することができる。
【００３５】
図３（ａ）、（ｂ）は、ＰＥボード１０のキャリブレーション工程を示す回路図である。キャリブレーション工程では、すべての第１スイッチＫ１がオフされる。第１の工程において、複数の第２スイッチＫ２のうち、いずれか２つがオン、残りがオフされる。図３（ａ）に示す第１工程では、第１チャンネルと第２チャンネルの第２スイッチＫ２１、Ｋ２２がオンされ、第３チャンネルの第２スイッチＫ２３がオフされる。
【００３６】
第１工程においては、オンされた第２スイッチＫ２と接続されるドライバＤＲおよびコンパレータＣＰのタイミングが調節される。具体的には以下の２つの処理が行われる。
（１）第１チャンネルのドライバＤＲ１からテストパターン（キャリブレーションパターン）ＰＡＴを出力し、第２チャンネルのコンパレータＣＰでその値を評価する。
（２）第２チャンネルのドライバＤＲ２からテストパターンＰＡＴを出力し、第１チャンネルのコンパレータＣＰ１でその値を評価する。
これらの工程を経て、ドライバＤＲ１、ＤＲ２およびコンパレータＣＰ１、ＣＰのタイミングが調節される。
【００３７】
続いて第２工程に移る。第２工程では、複数の第２スイッチＫ２のうち、第１工程においてオンされたいずれかひとつ（この例では第２チャンネルの第２スイッチＫ２２）と、第１工程においてオフされたひとつ（この例では第３チャンネルの第２スイッチＫ２３）をオンする。
【００３８】
第２工程においても、第１工程と同様の手順によって、オンされた第２スイッチＫ２と接続されるドライバＤＲおよびコンパレータＣＰのタイミングが調節される。
【００３９】
第１工程と第２工程を経ることにより、２つの工程の両方でオンされた第２スイッチＫ２２に接続されるドライバＤＲ２およびコンパレータＣＰ２を基準として、すべてのドライバＤＲ２およびコンパレータＣＰ２のタイミングを揃えることができる。
【００４０】
このように、実施の形態に係るＰＥボード１０を用いれば、従来のようにマザーボード１２にキャリブレーションボードを装着しなくても、各チャンネルのタイミングをキャリブレーションできる。さらに図１に示す従来のシステムでは、キャリブレーション時にキャリブレーション用のデータが、マザーボード上のケーブルを経由するため、ケーブルが長い場合に、その影響が無視できないという問題があった。これに対して、図２の試験装置１００では、マザーボード上のケーブルを経由せずにキャリブレーションできるため、キャリブレーションの精度を高めることが可能となる。
【００４１】
図４は、第１の実施の形態に係るＰＥボード１０の変形例を示す回路図である。変形例に係るＰＥボード１０ａは、図２の構成に加えてさらに、第１終端抵抗ＲＴ１、第２終端抵抗ＲＴ２を備える。第１終端抵抗ＲＴ１、第２終端抵抗ＲＴ２はそれぞれ、ショート配線Ｗ１の両端Ｅ１、Ｅ２に接続される。
【００４２】
図２のＰＥボード１０を用いる場合、図３（ａ）の第１工程において、ショート配線Ｗ１のうち、オフする第２スイッチＫ２３と接続される一部がオープンとなる。したがって、ドライバＤＲ１、ＤＲ２から出力されるテストパターンＰＡＴが反射し、キャリブレーションの精度に影響を及ぼすおそれがある。そこでエッジＥ２側に第２終端抵抗ＲＴ２を設けることにより、ショート配線Ｗ１の端部での反射を抑制することができ、キャリブレーション精度を高めることができる。同様の理由から、第１終端抵抗ＲＴ１を設けることにより図３（ｂ）の第２工程における反射を抑制できる。
【００４３】
（第２の実施の形態）
図５は、第２の実施の形態に係る試験装置１００ｂの構成を示す回路図である。試験装置１００ｂは、複数のＰＥボード１０ｂ１〜１０ｂ３を備える。複数のＰＥボード１０ｂは、ＤＵＴ１１０（不図示）の複数のデバイスピンＰごとに設けられ、同様の構成となっている。各ＰＥボード１０ｂ１〜１０ｂ３はそれぞれ、Ｉ／ＯピンＰｉｏ、ドライバＤＲ、コンパレータＣＰ、第１スイッチＫ１、第２スイッチＫ２、補正用端子Ｐｃａｌを備える。
【００４４】
Ｉ／ＯピンＰｉｏは、対応するデバイスピンとマザーボード（不図示）上のケーブルを介して接続される。第１スイッチＫ１は、一端がＩ／ＯピンＰｉｏと接続される。ドライバＤＲは、第１スイッチＫ１およびＩ／ＯピンＰｉｏを介して、対応するデバイスピンにテストパターンＰＡＴを出力する。コンパレータＣＰは、対応するデバイスピンから出力される出力データＤｏｕｔをＩ／ＯピンＰｉｏおよび第１スイッチＫ１を介して受け、そのレベルを判定する。第２スイッチＫ２は、一端が第１スイッチＫ１の他端と接続され、他端が補正用端子Ｐｃａｌと接続される。
【００４５】
複数のＰＥボード１０ｂ１〜１０ｂ３は、隣接してテストヘッド１６内に配置される。複数のＰＥボード１０ｂ１〜１０ｂ３は、バックボード１８と接続可能に構成されている。バックボード１８にはショート配線Ｗ２が形成されており、複数のＰＥボード１０ｂ１〜１０ｂ３それぞれに設けられた補正用端子Ｐｃａｌ１〜Ｐｃａｌ３を等長にて結線する。
【００４６】
バックボード１８は、複数のＰＥボード１０ｂ１〜１０ｂ３と同様にテストヘッド１６内に配置される。バックボード１８は、キャリブレーション時にのみ、テストヘッド１６内のＰＥボード１０ｂと接続され、キャリブレーションが終了すると、テストヘッド１６から外されてもよい。あるいは、キャリブレーション中のみでなく、通常の試験時においても、ＰＥボード１０ｂと接続されていてもよい。この場合、試験時においては、すべての第２スイッチＫ２をオフする必要がある。
【００４７】
なお、バックボード１８上のショート配線Ｗ２の両端に、図４と同様に終端抵抗ＲＴ１、ＲＴ２の少なくとも一方を設けてもよい。この場合、反射を抑制できる。
【００４８】
図５の試験装置１００ｂにおけるキャリブレーションは、図３（ａ）、（ｂ）と同様の手順によって実行される。
【００４９】
試験装置１００ｂでは図２の試験装置１００と比べて、別途バックボード１８を用意する必要が生ずる反面、以下の利点を有している。すなわち、バックボード１８は、マザーボード側の影響を受けず、したがってマザーボードが設計変更となった場合でも、バックボード１８はそのまま利用することができる。
【００５０】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【符号の説明】
【００５１】
１００…試験装置、１１０…ＤＵＴ、１０…ＰＥボード、１２…マザーボード、１４…ソケットボード、１６…テストヘッド、１８…バックボード、Ｐｉｏ…Ｉ／Ｏピン、Ｐｃａｌ…補正用端子、ＤＲ…ドライバ、ＣＰ…コンパレータ、Ｋ１…第１スイッチ、Ｋ２…第２スイッチ、Ｗ１…ショート配線、ＲＴ１…第１終端抵抗、ＲＴ２…第２終端抵抗、１…パターン発生器、２…タイミング発生器、５…判定部。
【産業上の利用可能性】
【００５２】
本発明のある態様によれば、キャリブレーションボードを用いずにキャリブレートが可能となる。
【図１】
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【図２】
2010007770.tif 000004
【図３】
2010007770.tif 000005
【図４】
2010007770.tif 000006
【図５】
2010007770.tif 000007
【国際調査報告】
2010007770.tif 000008
2010007770.tif 000009
2010007770.tif 000010
2010007770.tif 000011