(57)【要約】  歪特性を改善する構成の半導体スイッチ装置、および半導体スイッチ装置の製造方法の提供を図る。半導体スイッチ装置（１）は、リセス（３Ａ，３Ｂ）を備える半導体素子（Ｅ１，Ｄ１）を単一の半導体基板（２）に形成している。半導体素子（Ｄ１）でスイッチ回路を構成する。半導体素子（Ｅ１，Ｄ１）で論理回路を構成する。半導体素子（Ｅ１，Ｄ１）は、それぞれゲート電極（４Ａ，４Ｂ）、ドレイン電極（６Ａ，６Ｂ）、およびソース電極（５Ａ，５Ｂ）を備える。ゲート電極（４Ｂ）は、外形状が断面矩形状である。ゲート電極（４Ａ）は、外形状が断面Ｖ字形状である。
2010134468.tif 000002
【特許請求の範囲】
【請求項１】
それぞれにリセスを備える複数の半導体素子を半導体基板に形成し、
スイッチ回路と、前記スイッチ回路に接続される接続回路とを、それぞれ前記複数の半導体素子を用いて構成した半導体スイッチ装置であって、
各半導体素子は、
ソース電極を有するソース電極形成部と、
ドレイン電極を有するドレイン電極形成部と、
前記リセスの最低面より突出し、前記ドレイン電極形成部と前記ソース電極形成部との間に配置されるゲート電極を有するゲート電極形成部と、を備え、
前記スイッチ回路は、前記ゲート電極の外形状が断面矩形状である半導体素子で構成され、
前記接続回路は、前記ゲート電極の外形状が断面矩形状とは異なる形状である半導体素子を備える、半導体スイッチ装置。
【請求項２】
前記リセスは、前記ドレイン電極形成部と前記ソース電極形成部との間に形成された第１のリセス部と、前記ゲート電極形成部の周囲に前記第１のリセス部よりも深く形成された第２のリセス部とから構成され、前記第２のリセス部のリセス幅は前記第１のリセス部のリセス幅よりも狭い多段形状である、請求項１に記載の半導体スイッチ装置。
【請求項３】
前記第１のリセス部のリセス幅に対する、前記第２のリセス部のリセス幅の比が、断面矩形状とは異なる形状の前記ゲート電極を備える半導体素子よりも、断面矩形状の前記ゲート電極を備える半導体素子で大きい、請求項２に記載の半導体スイッチ装置。
【請求項４】
それぞれにリセスを備える複数の半導体素子を半導体基板に形成し、
スイッチ回路と、前記スイッチ回路に接続される接続回路とを、それぞれ前記複数の半導体素子を用いて構成した半導体スイッチ装置であって、
各半導体素子は、
ソース電極を有するソース電極形成部と、
ドレイン電極を有するドレイン電極形成部と、
前記リセスの最低面より突出し、前記ドレイン電極形成部と前記ソース電極形成部との間に配置されるゲート電極を有するゲート電極形成部と、を備え、
前記リセスは、前記ドレイン電極形成部と前記ソース電極形成部との間に形成された第１のリセス部と、前記ゲート電極形成部の周囲に前記第１のリセス部よりも深く形成された第２のリセス部とから構成され、前記第２のリセス部のリセス幅は前記第１のリセス部のリセス幅よりも狭い多段形状であり、
前記第１のリセス部のリセス幅に対する、前記第２のリセス部のリセス幅の比が、前記接続回路を構成する半導体素子よりも、前記スイッチ回路を構成する半導体素子で大きい、半導体スイッチ装置。
【請求項５】
前記第２のリセス部におけるリセス幅が、断面矩形状とは異なる形状の前記ゲート電極を備える半導体素子よりも、断面矩形状の前記ゲート電極を備える半導体素子で広い、請求項２または３に記載の半導体スイッチ装置。
【請求項６】
前記スイッチ回路を構成する半導体素子は、デプレッション型ＦＥＴである、請求項１〜５のいずれかに記載の半導体スイッチ装置。
【請求項７】
断面矩形状とは異なる形状の前記ゲート電極を備える半導体素子を設けたアンプ回路を、前記半導体基板にさらに形成した、請求項１〜６のいずれかに記載の半導体スイッチ装置。
【請求項８】
請求項１〜７のいずれかに記載の半導体スイッチ装置の製造方法であって、
断面矩形状とは異なる形状の前記ゲート電極を形成する工程の後に、
断面矩形状の前記ゲート電極を形成する工程を行う、
半導体スイッチ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＦＥＴ（電界効果型トランジスタ）などの半導体素子でスイッチ回路などを構成した半導体スイッチ装置、および半導体スイッチ装置の製造方法に関する。
【背景技術】
【０００２】
第２世代携帯電話システムから第３世代携帯電話システムへのシステム移行が進んでいる。このシステム移行に伴い、携帯電話のフロントエンド部では、スイッチ回路に論理回路や増幅回路などを集積した集積回路が使用される例が増えている。【０００３】
このような集積回路では、スイッチ回路単体の特性だけではなく、集積回路全体としての挿入損失改善やアイソレーション改善などの特性向上が求められている。そのため、ある種の集積回路は、デプレッション型ＦＥＴ(以下Ｄ型ＦＥＴと称する。)と、エンハンスメント型ＦＥＴ（以下Ｅ型ＦＥＴと称する。）と、を単一の半導体基板上に混載した半導体スイッチ装置として構成される（例えば、特許文献１参照。）。Ｄ型ＦＥＴは、ドレイン電流が流れ始める時の閾値電圧が負となるノーマリ・オンの特性を持ち、Ｅ型ＦＥＴよりも挿入損失が小さい特徴がありスイッチ回路に多用される。Ｅ型ＦＥＴは、ドレイン電流が流れ始める時の閾値電圧が正となるノーマリ・オフの特性を持ち、増幅回路や論理回路に多用される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２０３６４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
第３世代携帯電話システムでは、第２世代携帯電話システムからの課題であった高調波歪（信号歪）に加え、相互変調歪も受信経路に進入する事により受信エラーを発生させるため大きな課題となっている。相互変調歪は、空中に存在する妨害電波と送信波とがミキシングされることによって発生する。そのため第３世代携帯電話システムでは、第２世代携帯電話システムで問題とされていなかった歪特性が重要な特性といえ、高調波歪や相互変調歪の低減による歪特性の改善が望まれる。【０００６】
本願発明者らは、スイッチ回路を構成するＦＥＴにおける容量特性の線形性が歪特性に対して大きな影響を与えることを見いだして、本発明に至った。【０００７】
本発明の目的は、歪特性を改善する構成の半導体スイッチ装置、および半導体スイッチ装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
この発明の半導体スイッチ装置は、それぞれリセスを備える複数の半導体素子例えばＥ型ＦＥＴおよびＤ型ＦＥＴを単一の半導体基板に形成している。また、スイッチ回路と、スイッチ回路に接続される論理回路等の接続回路とを、複数の半導体素子を用いて構成している。各半導体素子は、それぞれゲート電極、ドレイン電極、ソース電極を有するゲート電極形成部、ドレイン電極形成部、およびソース電極形成部、を備える。ゲート電極形成部は、ドレイン電極形成部とソース電極形成部との間に配置される。スイッチ回路は、ゲート電極の外形状が矩形断面形状である半導体素子で構成される。接続回路は、ゲート電極の外形状が矩形断面形状とは異なる形状、例えば断面Ｖ字形状や断面Ｔ字形状などである半導体素子を備える。【０００９】
この構成によれば、断面矩形状のゲート電極（以下、矩形ゲートと称する。）では、断面Ｖ字形状や断面Ｔ字形状のゲート電極（以下、Ｖ型ゲートおよびＴ型ゲートと称する。）などよりも浮遊容量成分が低減される。この浮遊容量成分は、スイッチ回路のオフ時に残存して、高周波信号の漏れの原因となり、スイッチ回路の歪特性を悪化させる。また、矩形ゲートではＶ型ゲートやＴ型ゲートなどよりも幅広いリセスを形成することが可能である。幅広いリセスを形成する事により、スイッチ回路のオフ時に、ゲート電極とソース電極との間およびゲート電極とドレイン電極との間の電位勾配を緩和でき、Ｄ型ＦＥＴにおける容量特性の線形性を改善することができるため、スイッチ回路の歪特性を向上できる。
ただし、リセス幅が広ければチャネル領域での抵抗が大きくなる虞がある。しかしながら、本発明が対象に想定する第３世代携帯電話システムでは、チャネル領域での抵抗の抑制よりも歪特性の改善がより重要な課題である。そこで本発明では、リセス幅を広げることが歪特性の改善に効果的なスイッチ回路では、リセス幅を広げやすい矩形ゲートを採用する。一方、リセス幅を広げても歪特性に対する影響が少ない接続回路では、Ｖ型ゲートやＴ型ゲートを形成して、Ｅ型ＦＥＴにおけるチャネル領域での抵抗増大を抑制する。なお、リセスとはドレイン電極形成部とソース電極形成部との間に形成した断面凹状の溝部のことであり、その溝部の幅がリセス幅である。【００１０】
リセスは、第１のリセス部と、第１のリセス部よりも深い第２のリセス部とから構成され、第２のリセス部のリセス幅は第１のリセス部のリセス幅よりも狭い多段形状であると好適である。これにより、リセスに生じる浮遊容量成分をさらに低減して、半導体素子における容量特性の線形性を改善できる。【００１１】
第１のリセス部のリセス幅に対する第２のリセス部のリセス幅の比が、Ｖ型ゲートやＴ型ゲートを備える半導体素子よりも、矩形ゲートを備える半導体素子で大きいと好適である。これにより、確実にスイッチ回路における半導体素子の歪特性を改善しながら、接続回路において半導体素子のチャネル領域での抵抗増大を抑制できる。【００１２】
この発明の半導体スイッチ装置は、それぞれリセスを備える複数の半導体素子を単一の半導体基板に形成している。また、スイッチ回路と、スイッチ回路に接続される接続回路とを、複数の半導体素子を用いて構成している。各半導体素子は、それぞれゲート電極、ドレイン電極、及びソース電極を有するゲート電極形成部、ドレイン電極形成部、およびソース電極形成部、を備える。ゲート電極形成部は、ドレイン電極形成部とソース電極形成部との間に配置される。リセスは、第１のリセス部と、第１のリセス部よりも深い第２のリセス部とから構成され、第２のリセス部のリセス幅は第１のリセス部のリセス幅よりも狭い多段形状である。第１のリセス部のリセス幅に対する第２のリセス部のリセス幅の比が、接続回路を構成する半導体素子よりも、スイッチ回路を構成する半導体素子で大きい。
これにより、スイッチ回路を構成する半導体素子における容量特性の線形性を改善できる。【００１３】
第２のリセス部におけるリセス幅が、断面矩形状とは異なる形状のゲート電極を備える半導体素子よりも、断面矩形状のゲート電極を備える半導体素子で広いと好適である。これにより、さらに確実にスイッチ回路における半導体素子の歪特性を改善しながら、接続回路において半導体素子のチャネル領域での抵抗増大を抑制できる。【００１４】
Ｖ型ゲートまたはＴ型ゲートを備える半導体素子を設けたアンプ回路を半導体基板に形成すると好適である。これにより、アンプ回路を半導体基板に一体化して、回路構成の高集積化や、製造プロセスの共通化が図れる。【００１５】
この発明の製造方法は、Ｖ型ゲートまたはＴ型ゲートを形成した後に矩形ゲートを形成する。Ｖ型ゲートやＴ型ゲートは形状が複雑で製造プロセスも複雑で長いため、仮にＶ型ゲートやＴ型ゲートの形成の前に矩形ゲートを形成すれば、Ｖ型ゲートまたはＴ型ゲートの製造プロセスにおける熱などによるダメージが矩形ゲートに及ぶ危険性が高まる。そこで、製造プロセスが平易な矩形ゲートを後に形成することで、ダメージを抑制できる。
【発明の効果】
【００１６】
この発明によれば、増幅率の低下やインピーダンス成分増加を抑制しながら、半導体素子における容量特性の線形性を改善できる。これにより、歪特性を改善して第３世代携帯電話システムにおける受信エラーの発生などを抑制できる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施形態に係る半導体スイッチ装置の概略の断面図である。
【図２】図１に示す半導体スイッチ装置の特性図である。
【図３】図１に示す半導体スイッチ装置の概略の回路図である。
【図４】図１に示す半導体スイッチ装置の製造プロセスの各段階での状態を示す断面図である。
【図５】本発明の第２の実施形態に係る半導体スイッチ装置の概略の断面図である。
【図６】図５に示す半導体スイッチ装置の概略の回路図である。
【図７】本発明の第３の実施形態に係る半導体スイッチ装置の概略の断面図である。
【図８】本発明の第４の実施形態に係る半導体スイッチ装置の概略の断面図である。
【発明を実施するための形態】
【００１８】
《第１の実施形態》
以下、本発明の第１の実施形態に係る半導体スイッチ装置１について半導体素子としてＦＥＴを形成する例に基づいて説明する。なお本発明は、ＦＥＴの一種であるＨＥＭＴ（high Electron Mobility Transistor）であっても好適に実施できる。
【００１９】
図１は、半導体スイッチ装置１の概略の断面図である。
半導体スイッチ装置１は、少なくとも２種の半導体素子Ｅ１，Ｄ１を含む複数の半導体素子を備える。ここでは、半導体素子Ｅ１と半導体素子Ｄ１とを併置した構成例を図中に例示している。
【００２０】
半導体スイッチ装置１は半導体基板２、ゲート電極４Ａ，４Ｂ、ソース電極５Ａ，５Ｂ、およびドレイン電極６Ａ，６Ｂを備える。半導体基板２は、半導体層であるＧａＡｓ層２Ａと、ＧａＡｓ層２Ａ上にエピタキシャル成長させたチャネル層２Ｂと、チャネル層２Ｂ上にエピタキシャル成長させたコンタクト層２Ｃとを備える。
【００２１】
半導体基板２は、コンタクト層２Ｃ、チャネル層２Ｂ、およびＧａＡｓ層２Ａの一部を除去して形成した溝３Ｃを備える。溝３Ｃは、各半導体素子を形成する領域を区画し、ＧａＡｓ層２Ａを外面に露出させる。
【００２２】
半導体基板２は、各半導体素子を形成する領域にコンタクト層２Ｃの一部を除去して形成したリセス３Ａ，３Ｂを備える。リセス３Ａ，３Ｂは、チャネル層２Ｂを外面に露出させる。
【００２３】
ソース電極５Ａ，５Ｂおよびドレイン電極６Ａ，６Ｂは、コンタクト層２Ｃにおけるリセス３Ａ，３Ｂの脇で稜部をなす位置にそれぞれ形成される。ソース電極５Ａ，５Ｂとその直下のコンタクト層２Ｃとが、本発明のソース電極形成部を構成する。ドレイン電極６Ａ，６Ｂとその直下のチャネル層２Ｂとが、本発明のドレイン電極形成部を構成する。
【００２４】
ゲート電極４Ａ，４Ｂは、リセス３Ａ，３Ｂの最低面に形成される。ゲート電極４Ａはチャネル層２Ｂに一部が埋め込まれて形成され、ゲート電極４Ｂはチャネル層２Ｂ上に形成される。ゲート電極４Ａ，４Ｂにおけるリセス３Ａ，３Ｂの最低面から突出する部位が、本発明のゲート電極形成部を構成する。
【００２５】
半導体素子Ｅ１はＥ型ＦＥＴであり、半導体基板２、ゲート電極４Ａ、ソース電極５Ａ、およびドレイン電極６Ａから構成される。ゲート電極４Ａは断面Ｖ字形状に形成したＶ型ゲートである（以下、Ｖ型ゲート４Ａと称する。）。半導体基板２における半導体素子Ｅ１を形成する領域には、リセス３Ａが形成される。リセス３Ａはコンタクト層２Ｃを加工して形成した第1のリセス部と、チャネル層２Ｂを加工して形成した第２のリセス部とから構成される断面２段状である。第１のリセス部でのリセス幅Ｌ１が、第２のリセス部でのリセス幅Ｌ２よりも広い。
【００２６】
半導体素子Ｄ１はＤ型ＦＥＴであり、半導体基板２、ゲート電極４Ｂ、ソース電極５Ｂ、およびドレイン電極６Ｂから構成される。ゲート電極４Ｂは断面矩形状に形成した矩形ゲートである（以下、矩形ゲート４Ｂと称する。）。半導体基板２における半導体素子Ｄ１を形成する領域には、リセス３Ｂが形成される。リセス３Ｂはコンタクト層２Ｃを加工して形成した第1のリセス部と、チャネル層２Ｂを加工して形成した第２のリセス部とから構成される断面２段状である。第１のリセス部でのリセス幅Ｌ１′が、第２のリセス部でのリセス幅Ｌ２′よりも広い。
【００２７】
本実施形態の半導体素子Ｄ１では、矩形ゲート４Ｂを採用したことで、その表面積を低減できることから、Ｖ型ゲートやＴ型ゲートを採用する場合よりも、半導体基板２およびソース電極５Ｂ、ドレイン電極６Ｂとの間に生じる浮遊容量成分を低減することができる。また、半導体素子Ｅ１におけるリセス幅L2に比べて広くリセス幅L2'を形成することで、チャネル層２Ｂにおける電位勾配を緩和し、容量特性の線形性を改善する。一方、半導体素子E1では、Ｖ型ゲートを採用することで、増幅率の低下やインピーダンス成分の増加を抑制する。
【００２８】
ここで、Ｄ型ＦＥＴを例に半導体素子の容量特性について説明する。
【００２９】
図２（Ａ）は、Ｄ型ＦＥＴにおけるオフ時のソース−ドレイン間容量Coffとゲート−ソース間電圧Vgsとの関係を示すグラフである。このグラフでは、Ｄ型ＦＥＴに矩形ゲートを採用する場合と、Ｖ型ゲートを採用する場合とを比較表示し、ゲート−ソース間電圧Vgsはいわゆる逆方向電圧で示している。
【００３０】
このグラフから、矩形ゲートでの容量Coffは、Ｖ型ゲートの容量Coffよりも常に小さく、ゲート電極とドレイン電極及びソース電極との間での浮遊容量が抑制できることがわかる。
【００３１】
また、このグラフからは、0.8V程度のピンチオフ電圧よりも電圧Vgsが大きくなる領域において、容量Coffの変化の傾きが、Ｖ型ゲートにくらべ矩形ゲートで小さくなっていることが確認できる。矩形ゲートを採用することで、第1のリセス部のリセス幅を広げることにより、容量Coffのバイアス依存性を緩和でき、線形性が向上できていることが確認できる。
【００３２】
図２（Ｂ）は、ソース−ドレイン間容量Coffと、２段形状の矩形ゲートにおける第１のリセス部のリセス幅に対する第２のリセス部のリセス幅の比であるＬ２’／Ｌ１’との関係を示すグラフである。ここでは、ゲート−ソース間電圧Vgsを同条件としたデータを比較表示している。
【００３３】
このグラフからは、リセス幅の比Ｌ２’／Ｌ１’が大きくなるほど、容量Coffが低減することが確認できる。即ち、第２のリセス部でのリセス幅が広がるほど容量Coffが低減できることがわかる。
【００３４】
ここでは矩形ゲートにおける、リセス幅の比を異ならせたデータについて説明したが、ゲート形状によらずにこの関係性は成立する。そのため、スイッチ回路を構成する半導体素子など、容量Coffを低減すべき半導体素子でのリセス幅の比を、その他の容量Coffを低減する必要性が小さい半導体素子でのリセス幅の比よりも大きくすると好適である。
【００３５】
次に、半導体スイッチ装置１の回路構成の一例について説明する。
【００３６】
図３（Ａ）は、半導体スイッチ装置１の構成例を説明する概略の回路図である。半導体スイッチ装置１は、スイッチ回路SWと論理回路LOGICとを備える。
【００３７】
図３（Ｂ）はスイッチ回路SWの構成例を説明する概略の回路図である。スイッチ回路SWは複数の半導体素子Ｄ１から構成し、入出力ポートPORT1，PORT2とアンテナポートANTとを備える。このスイッチ回路SWは、制御端子に入力される制御電圧によって、各半導体素子Ｄ１がオン状態またはオフ状態になり、入出力ポートPORT1，PORT2のアンテナポートANTへの接続が選択される。
ここでは、スイッチ回路SWを構成する半導体素子を全て、矩形ゲート４Ｂを備える半導体素子Ｄ１とする。これにより、各半導体素子Ｄ１の容量特性において線形性が高まり、スイッチ回路SWは極めて良好な歪特性を備えるものになる。
【００３８】
図３（Ｃ）は論理回路LOGICの構成例を説明する概略の回路図である。論理回路LOGICは、半導体素子Ｄ１と半導体素子Ｅ１とから構成する。この論理回路LOGICは、入力ポートに入力される制御電圧Vctlに基づいて論理レベルの電圧をスイッチ回路SWの制御端子に出力する。
ここでは、論理回路LOGICに、Ｖ型ゲートを備える半導体素子Ｅ１を設けることにより、半導体素子Ｅ１のゲート電極形成部を全て断面矩形状にする場合よりも、半導体素子Ｅ１における増幅率の低下やインピーダンス成分増加を抑制できる。
【００３９】
次に、半導体スイッチ装置１の製造プロセスの一例を説明する。
【００４０】
図４（Ａ）は、製造プロセスにおける領域分割工程での状態を示す断面図である。
この工程では、半導体基板２における複数の半導体素子を区画する位置に溝３Ｃを形成する。具体的には、まず、ＧａＡｓ層２Ａとチャネル層２Ｂとコンタクト層２Ｃとを備える平板状の半導体基板２を用意する。そして、エッチングなどによりコンタクト層２ＣからＧａＡｓ層２Ａに至る深さで溝３Ｃを形成する。この工程を終えると、次のオーミック電極形成工程に移行する。
【００４１】
図４（Ｂ）はこの製造プロセスにおけるオーミック電極形成工程での状態を示す断面図である。
この工程では、溝３Ｃで区画された各領域に、ドレイン電極６Ａ，６Ｂおよびソース電極５Ａ，５Ｂとなるオーミック電極を形成する。各オーミック電極は、金属蒸着法などにより形成する。この工程を終えると、次の共通エッチング工程に移行する。
【００４２】
図４（Ｃ）は、この製造プロセスにおける共通エッチング工程での状態を示す断面図である。
この工程では、リセス３Ａ，３Ｂそれぞれの第１のリセス部１３Ａ，１３Ｂを形成する。具体的には、まず、レジスト膜をフォトリソグラフィ法で形成する。次に、ウェットエッチングやドライエッチング法でコンタクト層２Ｃの一部を除去する。そして、レジスト膜を除去する。この工程を終えると、次のＥ型ＦＥＴエッチング工程に移行する。
【００４３】
図４（Ｄ）は、この製造プロセスにおけるＥ型ＦＥＴエッチング工程での状態を示す断面図である。
この工程では、リセス３Ａの第２のリセス部１３Ｃを形成する。具体的には、まず、半導体基板２にレジスト膜１１Ａをフォトリソグラフィ法で形成する。レジスト膜１１Ａには、Ｖ型ゲート４Ａの下面形状に一致するテーパを有するレジスト窓を形成する。そして、レジスト膜１１Ａに積層してレジスト膜１１Ｂをフォトリソグラフィ法で形成する。レジスト膜１１Ｂには、Ｖ型ゲート４Ａの上面視形状と一致する開口形状を有するレジスト窓を形成する。そして、ウェットエッチング法やドライエッチング法などでチャネル層２Ｂの一部を除去する。この工程を終えると、次のＥ型ＦＥＴゲート電極形成工程に移行する。
【００４４】
図４（Ｅ）は、この製造プロセスにおけるＥ型ＦＥＴゲート電極形成工程での状態を示す断面図である。
この工程では、Ｖ型ゲート４Ａを形成する。具体的には、まず、前工程で形成したレジスト膜１１Ａ，１１Ｂを利用して金属蒸着法を実施する。そして、レジスト膜１１Ａ，１１Ｂを除去する。ここでは、Ｖ型ゲート４Ａの成形に、前工程で利用したレジスト膜を共用し、レジスト膜の形成プロセスを削減している。この工程を終えると、次のＤ型ＦＥＴエッチング工程に移行する。
【００４５】
図４（Ｆ）は、この製造プロセスにおけるＤ型ＦＥＴエッチング工程での状態を示す断面図である。
この工程では、リセス３Ｂの第２のリセス部１３Ｄを形成する。具体的には、まず、半導体基板２にレジスト膜１１Ｃをフォトリソグラフィ法で形成する。レジスト膜１１Ｃには、矩形ゲート４Ｂの上面視形状と一致する開口形状を有するレジスト窓を形成する。そして、ウェットエッチング法やドライエッチング法などでチャネル層２Ｂの一部を除去する。この工程を終えると、次のＤ型ＦＥＴゲート電極形成工程に移行する。
【００４６】
図４（Ｇ）は、この製造プロセスにおけるＤ型ＦＥＴゲート電極形成工程での状態を示す断面図である。
この工程では、矩形ゲート４Ｂを形成する。具体的には、まず、前工程で形成したレジスト膜１１Ｃを利用して金属蒸着法を実施する。そして、レジスト膜１１Ｃを除去する。ここでは、矩形ゲート４Ｂの成形に、前工程で利用したレジスト膜を共用し、レジスト膜の形成プロセスを削減している。
【００４７】
以上の概略の製造プロセスにより半導体スイッチ装置１を製造する。本実施形態では、矩形ゲート４Ｂを、製造工程の長いＶ型ゲート４Ａを形成した後に形成するので、各タイプの半導体素子の形成を順番に実施しても、先行して形成される半導体素子に、後に形成される半導体素子の工程で及ぶ影響が抑制できる。
【００４８】
《第２の実施形態》
以下、本発明の第２の実施形態に係る半導体スイッチ装置２１について説明する。以下の説明では、第１の実施形態と同じ構成には同じ符号を付し、説明を省く。
【００４９】
図５は、半導体スイッチ装置２１の概略の断面図である。
半導体スイッチ装置２１は、少なくとも３種の半導体素子Ｅ１，Ｄ１，Ｄ２を含む複数の半導体素子を備える。
【００５０】
半導体素子Ｄ２はＤ型ＦＥＴであり、半導体基板２２、ゲート電極２４、ソース電極２５、およびドレイン電極２６から構成される。ゲート電極２４は断面Ｖ字形状に形成したＶ型ゲートである（以下、Ｖ型ゲート２４と称する。）。半導体基板２２における半導体素子Ｄ２が形成される領域には、コンタクト層２Ｃの一部を除去して形成したリセス２３を備える。リセス２３は断面２段状であり、半導体素子Ｅ１と同寸法のリセス幅である。ソース電極２５およびドレイン電極２６は、リセス２３の脇のコンタクト層上にそれぞれ形成される。
【００５１】
本実施形態の半導体素子Ｄ２ではＶ型ゲート２４を採用することで、矩形ゲートを採用する場合よりもリセス幅Ｌ２を極小化する。これにより、この半導体素子Ｄ２における増幅率の低下やインピーダンス成分増加を抑制する。
【００５２】
次に、半導体スイッチ装置１の回路構成の一例について説明する。
【００５３】
図６（Ａ）は、半導体スイッチ装置１の構成例を説明する概略の回路図である。半導体スイッチ装置１は、スイッチ回路SWと論理回路LOGICとパワーアンプPAとローノイズアンプLNAとを備える。
【００５４】
図６（Ｂ）はスイッチ回路SWの構成例を説明する概略の回路図である。スイッチ回路SWは複数の半導体素子Ｄ１から構成する。
ここでは、スイッチ回路SWを構成する半導体素子を全て、矩形ゲート４Ｂを備える半導体素子Ｄ１とする。これにより、各半導体素子Ｄ１の容量特性において線形性が高まり、スイッチ回路SWは極めて良好な歪特性を備えるものになる。
【００５５】
図６（Ｃ）は論理回路LOGICの構成例を説明する概略の回路図である。論理回路LOGICは、半導体素子Ｄ２と半導体素子Ｅ１とから構成する。この論理回路LOGICは、入力ポートに入力される制御電圧Vctlに基づいて論理レベルの電圧をスイッチ回路SWの制御端子に出力する。
ここでは、論理回路LOGICを、Ｖ型ゲートを備える半導体素子Ｅ１，Ｄ２で構成することにより、半導体素子Ｅ１，Ｄ２における増幅率の低下やインピーダンス成分増加を抑制できる。
【００５６】
図６（Ｄ）はパワーアンプPAとローノイズアンプLNAとの構成例を説明する概略の回路図である。パワーアンプPAとローノイズアンプLNAとは、半導体素子Ｄ２から構成する。これにより、半導体素子Ｄ２における増幅率の低下やインピーダンス成分増加を抑制できる。
【００５７】
《第３の実施形態》
以下、本発明の第３の実施形態に係る半導体スイッチ装置３１について説明する。以下の説明では、第１および第２の実施形態と同じ構成には同じ符号を付し、説明を省く。
【００５８】
図７は、半導体スイッチ装置３１の概略の断面図である。
半導体スイッチ装置３１は、少なくとも３種の半導体素子Ｅ２，Ｄ１，Ｄ３を含む複数の半導体素子を備える。
【００５９】
半導体素子Ｄ３はＤ型ＦＥＴであり、ゲート電極３４Ａを備える。半導体素子Ｅ２はＥ型ＦＥＴであり、ゲート電極３４Ｂを備える。ゲート電極３４Ａ，３４Ｂは、断面Ｔ字形状に形成したＴ型ゲートである。
【００６０】
本実施形態のようにＶ型ゲートに替えてＴ型ゲート２４を採用しても、Ｖ型ゲートと同様にリセス幅を極小化することで、半導体素子における増幅率の低下やインピーダンス成分増加を抑制できる。
【００６１】
《第４の実施形態》
以下、本発明の第４の実施形態に係る半導体スイッチ装置４１について説明する。以下の説明では、第１乃至第３の実施形態と同じ構成には同じ符号を付し、説明を省く。
【００６２】
図８は、半導体スイッチ装置４１の概略の断面図である。
半導体スイッチ装置４１は、少なくとも３種の半導体素子Ｅ２，Ｄ４，Ｄ３を含む複数の半導体素子を備える。
【００６３】
半導体素子Ｄ４は矩形ゲートを備えるＤ型ＦＥＴであり、リセス４３が形成された半導体基板４２を備える。リセス４３は、半導体素子Ｄ３および半導体素子Ｅ２と同寸法のリセス幅で構成される。この半導体素子Ｄ４の構造は、スイッチ回路SWを構成する半導体素子として採用する。
【００６４】
本実施形態のようにリセス幅について各半導体素子で同寸法にしていても、Ｔ型ゲートやＶ型ゲートと矩形ゲートとを併用することで、スイッチ回路の歪特性を改善することが可能である。
【符号の説明】
【００６５】
１，２１、３１，４１…半導体スイッチ装置
２…半導体基板
３Ａ，３Ｂ…リセス
３Ｃ…溝
４Ａ…ゲート電極（Ｖ型ゲート）
４Ｂ…ゲート電極（矩形ゲート）
５Ａ，５Ｂ…ソース電極
６Ａ，６Ｂ…ドレイン電極
Ｅ１，Ｄ１…半導体素子
LOGIC…論理回路
SW…スイッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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