【事件の表示】
　特許第３１９５７７０号「基準電圧発生回路」の請求項１ないし５に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　特許第３１９５７７０号の請求項に係る特許を維持する。
【理　由】
１．本件発明
　特許第３１９５７７０号（平成１０年４月１日出願、平成１３年６月１日設定登録。）の請求項１〜５に係る発明は、その特許請求の範囲の請求項１〜５に記載された次のとおりのものである。
　「【請求項１】　電源電位が異なる第１の電源および第２の電源と、第１の導電型の第１，第２のＭＯＳトランジスタと、第２の導電型の第３，第４，第５のＭＯＳトランジスタと、抵抗回路と、基準電圧を出力する出力端子とを備えた基準電圧発生回路であって、
　前記第１のＭＯＳトランジスタのゲートとソースとバルクおよび前記第２のＭＯＳトランジスタのソースとバルクが第１の電源に接続し、
　前記第１のＭＯＳトランジスタのドレインが前記第３のＭＯＳトランジスタのドレインと前記第５のＭＯＳトランジスタのゲートとに接続し、
　前記第２のＭＯＳトランジスタのドレインが前記第３のＭＯＳトランジスタのゲートと前記第４のＭＯＳトランジスタのゲートおよびドレインとに接続し、
　前記第３，第４，第５のＭＯＳトランジスタの各ソースとバルクが全て前記第２の電源に接続し、
　前記第５のＭＯＳトランジスタのドレインを前記出力端子に接続すると共に前記抵抗回路を介して前記第１の電源に接続し、
　前記第２のＭＯＳトランジスタのゲートを前記抵抗回路の中間点に接続し、
　前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとは、ゲート材料の仕事関数が異なり、その他の構成は全く同じであり、
　前記第３のＭＯＳトランジスタと前記第４のＭＯＳトランジスタとは、全く同じ特性を有するＭＯＳトランジスタであることを特徴とする基準電圧発生回路。（以下、本件第１発明という。）
　　【請求項２】　請求項１記載の基準電圧発生回路であって、
　前記第１の導電型の第１，第２のＭＯＳトランジスタがＰチャネルＭＯＳトランジスタであり、
　前記第２の導電型の第３，第４のＭＯＳトランジスタがＮチャネルＭＯＳトランジスタであり、
　前記第１のＭＯＳトランジスタのゲートの仕事関数が前記第２のＭＯＳトランジスタのゲートの仕事関数より大きいことを特徴とする基準電圧発生回路。（以下、本件第２発明という。）
　　【請求項３】　請求項２記載の基準電圧発生回路であって、
　前記第１のＭＯＳトランジスタのゲートが、フェルミ準位が価電子帯に縮退する高濃度Ｐ型シリコンで形成され、
　前記第２のＭＯＳトランジスタのゲートが、フェルミ準位が伝導帯に縮退する高濃度Ｎ型シリコンで形成されていることを特徴とする基準電圧発生回路。（以下、本件第３発明という。）
　　【請求項４】　請求項１記載の基準電圧発生回路であって、
　前記第１の導電型の第１，第２のＭＯＳトランジスタがＮチャネルＭＯＳトランジスタであり、
　前記第２の導電型の第３，第４のＭＯＳトランジスタがＰチャネルＭＯＳトランジスタであり、
　前記第１のＭＯＳトランジスタのゲートの仕事関数が前記第２のＭＯＳトランジスタのゲートの仕事関数より小さいことを特徴とする基準電圧発生回路。（以下、本件第４発明という。）
　　【請求項５】　請求項４記載の基準電圧発生回路であって、
　前記第１のＭＯＳトランジスタのゲートが、フェルミ準位が伝導帯に縮退する高濃度Ｎ型シリコンで形成され、
　前記第２のＭＯＳトランジスタのゲートが、フェルミ準位が価電子帯に縮退する高濃度Ｐ型シリコンで形成されていることを特徴とする基準電圧発生回路。（以下、本件第５発明という。）」
　
２．申立ての理由の概要
　申立人渡辺正之は、証拠として甲第１号証（特開平２−２９７６１５号公報）、甲第２号証（特開平２−９６８１７号公報）、及び甲第３号証（特開昭６２−２５７０６８号公報）を提出し、また、参考資料として参考資料１（中嶋堅志郎編著、オーム社発行、インターユニバーシティ半導体工学、第２１〜２４頁）、及び参考資料２（堀田厚生著、株式会社技術評論社発行、入門技術解説　半導体の基礎理論、第５２〜５５頁）並びに参考図１及び参考図２を提出し、請求項１、２、４に係る発明は甲第１号証、甲第２号証及び甲第３号証に記載された発明に基づいて当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により特許を受けることができないのものであるから、また、請求項３、５に係る発明は甲第１号証、甲第２号証及び甲第３号証に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により特許を受けることができないものであるから、請求項１〜５に係る発明についての特許は特許法第１１３条第２号に該当するので、取り消されるべきものである旨主張している。
　
３．申立人が提出した甲各号証記載の発明
　ア．甲第１号証（特開平２−２９７６１５号公報）は、時計用ＩＣなど低消費電力を要求されるＩＣの定電圧回路に関するもので、「従来、定電圧回路は第３図のようにオペアンプの入力オフセット電圧を抵抗３６、３７により増幅する回路によって構成されていた。入力オフセット電圧は、オペアンプの差動入力部の２つのＭＯＳトランジスタ２９、３０のゲート材がＰ型ポリシリコンのものとＮ型ポリシリコンのものとによって構成し、ゲート材の仕事関数差に起因するスレッショルド電圧差によって作られている。」（第２頁右上欄第１６行〜左下欄第４行）と、また、「４．図面の簡単な説明」の欄には、「２８・・・デプレッション型ＰＭＯＳトランジスタによる定電流回路」、「３１、３２・・・・・・ＮＭＯＳトランジスタ」、「３３・・定電圧回路の出力となっているＮＭＯＳトランジスタ」、「３４・・負荷回路」、「２９・・・・・・・・ゲート材がＰ型ポリシリコンでつくられているデプレッション型ＰＭＯＳトランジスタ」、「３０・・・・・・・・ゲート材がＮ型ポリシリコンでつくられているエンハンスメント型ＰＭＯＳトランジスタ」、「３６、３７・・・・・定電圧出力を増幅するための抵抗」と記載されている。
　そして、第３図は従来の定電圧回路図に関するもので、上記引用箇所の記載を参照すると、電源ＶＤＤ、ＶＳＳ、トランジスタ２８、２９、３０、３１、３２、３３、抵抗３６、３７、及び負荷回路３４が次のような接続関係を有する定電圧回路が記載されている。
　即ち、第３図には、「電源電位が異なるＶＤＤおよびＶＳＳと、ＰＭＯＳトランジスタ２９、３０と、ＮＭＯＳトランジスタ３１、３２、３３と、定電流回路を構成するＰＭＯＳトランジスタ２８と、抵抗３６、３７と、負荷回路３４の一端（ＶＤＤ接続側とは反対端）に定電圧を出力するノードとを備えた定電圧回路であって、
　前記ＰＭＯＳトランジスタ２９のゲートがＶＤＤに接続し、 
　前記ＰＭＯＳトランジスタ２９のソースと前記ＰＭＯＳトランジスタ３０のソースが前記定電流回路を構成するＰＭＯＳトランジスタ２８を介してＶＤＤに接続し、
　前記ＰＭＯＳトランジスタ２９のバルクおよび前記ＰＭＯＳトランジスタ３０のバルクが浮遊状態にあり、
　前記ＰＭＯＳトランジスタ２９のドレインが前記ＮＭＯＳトランジスタ３１のドレインと前記ＮＭＯＳトランジスタ３３のゲートとに接続し、
　前記ＰＭＯＳトランジスタ３０のドレインが前記ＮＭＯＳトランジスタ３１のゲートと前記ＮＭＯＳトランジスタ３２のゲートおよびドレインとに接続し、
　前記ＮＭＯＳトランジスタ３１、３２、３３の各ソースとバルクが全てＶＳＳに接続し、
　前記ＮＭＯＳトランジスタ３３のドレインを前記ノードに接続すると共に前記抵抗３７、３６を介して前記ＶＤＤに接続し、
　前記ＰＭＯＳトランジスタ３０のゲートを前記抵抗３６、３７の中間点に接続し、
　前記ＰＭＯＳトランジスタ２９と前記ＰＭＯＳトランジスタ３０とは、ゲート材料の仕事関数が異なることを特徴とする定電圧回路。」が記載されているものと認められる。
　なお、上記ＰＭＯＳトランジスタ２９、３０のバルクの接続先について、異議申立人渡辺正之は特許異議申立書の第１２頁第１５〜１６行において「第１，第２のＰＭＯＳ２９，３０のバルクの接続先が省略されています。」と記載しているが、他のトランジスタ２８、３１、３２及び３３についてはバルクがソースに接続されていることが明記されていることから、トランジスタ２９及び３０のみがバルクの接続先が省略されているとするのは不合理であり、ＭＯＳトランジスタの回路図の通常の記載方法に従って解釈すれば、ＰＭＯＳトランジスタ２９、３０のバルクは電圧が印加されない浮遊状態にあるものと認められる。
　
　また、甲第１号証は、第１図とともに、「第１図の１はゲート材がＰ型ポリシリコンのデプレッション型ＰＭＯＳトランジスタであり、第１図の２は、ゲート材がＮ型ポリシリコンでサブストレートの基盤濃度が１のＰＭＯＳと等しいエンハンスメント型ＰＭＯＳトランジスタである。
　第１図の２と４は、それぞれエンハンスメント型ＮＭＯＳトランジスタである。
　ここで、１と３のＰＭＯＳトランジスタサイズすなわちチャンネル幅とチャンネル長が等しく、かつ２と４のＮＭＯＳトランジスタのトランジスタサイズが等しいとき、６のＰＭＯＳの入力となっている３のＰＭＯＳのドレイン電圧は、正側電源を基準として、Ｐ型ポリシリコンとＮ型ポリシリコンの仕事関数差分の電圧である約１．１Ｖ低い電圧が出力される。」（第３頁左下欄第９行〜右下欄第３行）ことが記載されており、また、「本説明では正側電源を基準とした定電圧回路について記しているが、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを逆にし負側電源を基準とした定電圧回路ももちろん本発明に含まれるものである。」（第４頁左上欄第１８行〜右上欄第２行）ことが記載されている。
　
　イ．甲第２号証（特開平２−９６８１７号公報）は、時計用ＩＣなど低消費電力を要求されるＩＣの定電圧回路に関するもので、第３図とともに、「従来、定電圧回路は第３図のようにオペアンプの入力オフセット電圧を抵抗１８、１９により増幅する回路によって構成されていた。入力オフセット電圧は、オペアンプの差動入力部の２つのＭＯＳトランジスタ２０、２１のゲート材がＮ型ポリシリコンのものとＰ型ポリシリコンのものとによって構成し、ゲート材の仕事関数差に起因するスレッショルド電圧差によってつくられている。」（第２頁左上欄第１１〜１８行）ことが、また、第１図とともに、「第１図の１は、デプレッション型ＮＭＯＳトランジスタでオペアンプの定電流源となっている。２は、ゲート材のポリシリコンが、Ｎ型となっているデプレッション型ＮＭＯＳトランジスタである。３は、ゲート材のポリシリコンが、Ｐ型となっているエンハンスメント型ＮＭＯＳトランジスタである。４、５、６は、エンハンスメント型ＰＭＯＳトランジスタであり、６のドレインが本定電圧回路の出力となっている。ここで、従来の定電圧回路のように２と３のサブストレートの不純物濃度が等しい場合は、負側電源を基準とした約１．１Ｖの電圧が出力される。これは、Ｎ型ポリシリコンとＰ型ポリシリコンの仕事関数差が出力されるのであり、物理常数であるため、ばらつきは小さいものの、１．１Ｖ以外の他の電圧は設定できない。」（第２頁右下欄第１９行〜第３頁左上欄１４行）ことが記載されている。
　
　ウ．甲第３号証（特開昭６２−２５７０６８号公報）は、電圧検出回路に関するもので、第１図とともに、「第１図は、本発明の電圧検出回路の一実施例である。１１は基準電圧発生回路、１２はコンパレータである。以下ことわりのない限り、ゲート電極はポリシリコン、ゲート電極タイプはＮ型とする。基準電圧発生回路は、Ｐ型ゲートＰ型ＭＩＳトランジスタＭＰ１と、ＭＰ１とほぼ等しい電流特性を有するＰ型ＭＩＳトランジスタ（以下ＰＭＩＳと称す）ＭＰ２、電流特性の同一なＮ型ＭＩＳトランジスタ（以下ＮＭＩＳと称す）ペアＭＮ１，ＭＮ２とからなる。ＭＰ１とＭＰ２とのスレッショルド電圧差は、ゲート電極タイプの違いにより、その仕事関数差となり、ゲート電極がポリシリコンのため、約１．１Ｖとなる。・・・出力電圧Ｖｒｅｆは、各々のスレッショルド電圧に関係なく、
Ｖｒｅｆ≒ＶＤＤ−１．１［Ｖ］
となる。Ｖｒｅｆの温度依存性も実測で、ｐｐｍオーダーとなり非常に小さい。さらに消費電力は、回路構成により、ＭＰ１により決まり、電源電圧にほとんど依存しない。」（第２頁左下欄第２行〜右下欄第５行）ことが記載されている。
　
４．対比・判断
（１）本件第１発明について 
　甲第１号証の第３図に記載の発明と本件第１発明とを対比すると、甲第１号証に記載された、「ＶＤＤ」、「ＶＳＳ」、「ＰＭＯＳトランジスタ２９」、「ＰＭＯＳトランジスタ３０」、「ＮＭＯＳトランジスタ３１」、「ＮＭＯＳトランジスタ３２」、「ＮＭＯＳトランジスタ３３」、「抵抗３６、３７」、「定電圧回路」はそれぞれ本件第１発明の「第１の電源」、「第２の電源」、「第１の導電型の第１のＭＯＳトランジスタ」、「第１の導電型の第２のＭＯＳトランジスタ」、「第２の導電型の第３のＭＯＳトランジスタ」、「第２の導電型の第４のＭＯＳトランジスタ」、「第２の導電型の第５のＭＯＳトランジスタ」、「抵抗回路」、「基準電圧発生回路」に相当している。
  また、甲第１号証に記載された「負荷回路３４の一端（ＶＤＤ接続側とは反対端）に定電圧を出力するノード」には負荷回路３４の一端が直接に接続されており、上記ノードに端子が独立して形成されているわけではないが、上記ノードは上記負荷回路に定電圧を出力する機能を有しており、一方、本件第１発明の「基準電圧を出力する出力端子」にも該基準電圧が供給される何らかの負荷回路が接続され、該負荷回路に対して基準電圧を出力する機能を有しているのであり、また、上記定電圧も上記基準電圧も実態として違いは認められないので、甲第１号証に記載された「負荷回路３４の一端（ＶＤＤ接続側とは反対端）に定電圧を出力するノード」は、本件第１発明の「基準電圧を出力する出力端子」に相当するものである。
　したがって、甲第１号証の第３図に記載の発明と本件第１発明とは、「電源電位が異なる第１の電源および第２の電源と、第１の導電型の第１，第２のＭＯＳトランジスタと、第２の導電型の第３，第４，第５のＭＯＳトランジスタと、抵抗回路と、基準電圧を出力する出力端子とを備えた基準電圧発生回路であって、前記第１のＭＯＳトランジスタのゲートが第１の電源に接続し、前記第１のＭＯＳトランジスタのドレインが前記第３のＭＯＳトランジスタのドレインと前記第５のＭＯＳトランジスタのゲートとに接続し、前記第２のＭＯＳトランジスタのドレインが前記第３のＭＯＳトランジスタのゲートと前記第４のＭＯＳトランジスタのゲートおよびドレインとに接続し、前記第３，第４，第５のＭＯＳトランジスタの各ソースとバルクが全て前記第２の電源に接続し、前記第５のＭＯＳトランジスタのドレインを前記出力端子に接続すると共に前記抵抗回路を介して前記第１の電源に接続し、前記第２のＭＯＳトランジスタのゲートを前記抵抗回路の中間点に接続し、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとは、ゲート材料の仕事関数が異なることを特徴とする基準電圧発生回路」の点で一致しているが、
イ）甲第１号証の第３図に記載の発明は、ＰＭＯＳトランジスタ２９のソースとＰＭＯＳトランジスタ３０のソースが定電流回路を構成するＰＭＯＳトランジスタ２８を介してＶＤＤに接続し、ＰＭＯＳトランジスタ２９のバルクおよびＰＭＯＳトランジスタ３０のバルクが浮遊状態にあるのに対して、本件第１発明は、第１のＭＯＳトランジスタのソースとバルクおよび第２のＭＯＳトランジスタのソースとバルクが第１の電源に接続している点（以下、第１の相違点という）、
ロ）甲第１号証の第３図に記載の発明は、ＰＭＯＳトランジスタ２９と３０とは、ゲート材料の仕事関数の他の構成について明記されていないのに対して、本件第１発明は、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとは、ゲート材料の仕事関数の他の構成は全く同じである点（以下、第２の相違点という）、
ハ）甲第１号証の第３図に記載の発明は、ＮＭＯＳトランジスタ３１、３２の特性については明記されていないのに対して、本件第１発明は、第３のＭＯＳトランジスタと第４のＭＯＳトランジスタとは、全く同じ特性を有するＭＯＳトランジスタである点（以下、第３の相違点という）で相違している。
　
　次に、上記相違点について検討する。
　最初に第１の相違点について検討する。
　甲第１号証には、少なくとも両ＭＯＳトランジスタのソース及びバルクが第１の電源に接しており、かつ、その両トランジスタのゲート材料の仕事関数が異なっている点で本件第１発明の第１及び第２のＭＯＳトランジスタと共通の構成を有するトランジスタとして、その第１図の定電圧回路図に、両トランジスタのソース及びバルクが第１の電源に接している、ゲート材がＰ型ポリシリコンのＰＭＯＳ１及びゲート材がＮ型ポリシリコンのＰＭＯＳ３が記載されている。
　しかしながら、上記ＰＭＯＳ１及び上記ＰＭＯＳ３は、ＰＭＯＳ１のゲートがＶＤＤに接続されており、ＰＭＯＳ３のゲートがＰＭＯＳ６のゲートと上記ＰＭＯＳ３のドレインとＮＭＯＳ４のドレインに接続されているので、少なくともいずれのゲートも抵抗回路の中間点に接続されておらず、また、上記ゲートの一方を抵抗回路の中間点に接続することを示唆する記載もない。
　したがって、甲第１号証には、「ソースとバルクが第１の電源に接続し」、「ドレインが前記第３のＭＯＳトランジスタのゲートと前記第４のＭＯＳトランジスタのゲートおよびドレインとに接続し」、「ゲートを前記抵抗回路の中間点に接続し」、「前記第１のＭＯＳトランジスタと、ゲート材料の仕事関数が異なり、その他の構成は全く同じであ」ることを特徴とする、本件第１発明に記載の「第１の導電型の第２のＭＯＳトランジスタ」に相当するトランジスタを備えた基準電圧発生回路は記載も示唆もされていない。
　甲第２号証には、少なくとも両ＭＯＳトランジスタのソース及びバルクが第１の電源に接しており、かつ、その両トランジスタのゲート材料の仕事関数が異なっている点で本件第１発明の第１及び第２のＭＯＳトランジスタと共通の構成を有するトランジスタは記載されていない。なお、ＮＭＯＳトランジスタ２０、２１のゲート材がそれぞれＮ型ポリシリコンとＰ型ポリシリコンとによって構成されているので両トランジスタのゲート材料の仕事関数が異なっているが、両トランジスタのソース、バルクはいずれもソースに接続されていない。
　したがって、甲第２号証には、「ソースとバルクが第１の電源に接続し」、「ドレインが前記第３のＭＯＳトランジスタのゲートと前記第４のＭＯＳトランジスタのゲートおよびドレインとに接続し」、「ゲートを前記抵抗回路の中間点に接続し」、「前記第１のＭＯＳトランジスタと、ゲート材料の仕事関数が異なり、その他の構成は全く同じであ」ることを特徴とする、本件第１発明に記載の「第１の導電型の第２のＭＯＳトランジスタ」に相当するトランジスタを備えた基準電圧発生回路は記載も示唆もされていない。
　甲第３号証には、少なくとも両ＭＯＳトランジスタのソース及びバルクが第１の電源に接しており、かつ、その両トランジスタのゲート材料の仕事関数が異なっている点で本件第１発明の第１及び第２のＭＯＳトランジスタと共通の構成を有するトランジスタは記載されていない。なお、Ｐ型ＭＩＳトランジスタＭＰ１はＰ型ポリシリコンゲートを有しておりＰ型ＭＩＳトランジスタＭＰ２はＮ型ポリシリコンゲートを有しているので、両トランジスタのゲート材料の仕事関数が異なっているが、両トランジスタのバルクがソースに接続されているか否か不明であり、さらに、上記ＭＰ１及び上記ＭＰ２は少なくともいずれもそのゲートが抵抗回路の中間点に接続されてはいない。
　したがって、甲第３号証には、「ソースとバルクが第１の電源に接続し」、「ドレインが前記第３のＭＯＳトランジスタのゲートと前記第４のＭＯＳトランジスタのゲートおよびドレインとに接続し」、「ゲートを前記抵抗回路の中間点に接続し」、「前記第１のＭＯＳトランジスタと、ゲート材料の仕事関数が異なり、その他の構成は全く同じであ」ることを特徴とする、本件第１発明に記載の「第１の導電型の第２のＭＯＳトランジスタ」に相当するトランジスタを備えた基準電圧発生回路は記載も示唆もされていない。
　以上から、いずれの甲号証にも「ソースとバルクが第１の電源に接続し」、「ドレインが前記第３のＭＯＳトランジスタのゲートと前記第４のＭＯＳトランジスタのゲートおよびドレインとに接続し」、「ゲートを前記抵抗回路の中間点に接続し」、「前記第１のＭＯＳトランジスタと、ゲート材料の仕事関数が異なり、その他の構成は全く同じであ」ることを特徴とする、本件第１発明に記載の「第１の導電型の第２のＭＯＳトランジスタ」に相当するトランジスタを備えた基準電圧発生回路については記載も示唆もされていない。
　そして、本件第１発明の基準電圧発生回路は、「ソースとバルクが第１の電源に接続し」、「ドレインが前記第３のＭＯＳトランジスタのゲートと前記第４のＭＯＳトランジスタのゲートおよびドレインとに接続し」、「ゲートを前記抵抗回路の中間点に接続し」、「前記第１のＭＯＳトランジスタと、ゲート材料の仕事関数が異なり、その他の構成は全く同じであ」ることを特徴とする「第１の導電型の第２のＭＯＳトランジスタ」を備えると同時に、「ゲートとソースとバルクが第１の電源に接続し」、「ドレインが前記第３のＭＯＳトランジスタのドレインと前記第５のＭＯＳトランジスタのゲートとに接続し」、「前記第２のＭＯＳトランジスタと、ゲート材料の仕事関数が異なり、その他の構成は全く同じであ」ることを特徴とする「第１の導電型の第１のＭＯＳトランジスタ」を備えることにより、「電源電圧変動や温度変化の影響を受けず、しかもプロセスのばらつきなど製造工程による影響を受けることもなく、安定した基準電圧を発生することが可能である」という本願明細書の【０１１３】【発明の効果】記載の効果を奏するものである。
　よって、第２の相違点及び第３の相違点について検討するまでもなく、たとえ当業者といえども本件第１発明は、甲第１号証乃至甲第３号証に記載の発明に基づいて容易に発明をすることができたものとはいえない。
　
（２）本件第２乃至第５発明について
  本件第２発明及び本件第４発明は本件第１発明を引用してさらにその構成要件を限定したものであり、また、本件第３発明及び本件第５発明はそれぞれ上記本件第２発明及び本件第４発明を引用してさらにその構成要件を限定したものであるから、上記限定の内容について甲第１号証乃至甲第３号証に記載の発明と更なる対比・判断をするまでもなく、甲第１号証乃至甲第３号証記載の発明に基づいて当業者が容易に発明をすることができたものとはいえない。
　なお、本件第３発明及び本件第５発明について、参考資料１及び２並びに参考図１及び２を参酌しても上記結論は変わらない。
　
５．むすび　
　したがって、特許異議申立ての理由及び証拠によっては、請求項１乃至請求項５に係る発明についての特許を取り消すことはできない。
　また、他に請求項１乃至請求項５に係る発明についての特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１４年４月２５日（２００２．４．２５）