(57)【要約】  ＰＬＩｎビット訂正回路は、固定ペイロード長のＧＦＰフレームからコアヘッダ（ＰＬＩ）を抽出して所定の期待値と各ビット比較して、両者の不一致ビット数を算出し、不一致ビット数がｎ（ｎは自然数）以下である場合にはコアヘッダに替えて所定の期待値を出力し、不一致ビット数がｎより大きい場合にはコアヘッダをそのまま出力する。ＰＬＩｎビット訂正回路の出力に基づいてＧＦＰレイヤ２同期確立を判断し、ＧＦＰレイヤ２同期確立の場合にはコアヘッダがドロップされたＧＦＰフレームのペイロードに対して所定の処理を施し、ＧＦＰレイヤ２同期外れの場合にはペイロードに所定の処理を施すことなく破棄する。
2010109830.tif 000002
【特許請求の範囲】
【請求項１】
固定ペイロード長のＧＦＰフレームに含まれるコアヘッダと所定の期待値とを各ビット比較して、両者の不一致ビット数を算出し、
不一致ビット数がｎ（ｎは自然数）以下である場合には、コアヘッダに替えて所定の期待値を出力するようにしたＰＬＴｎビット訂正回路。
【請求項２】
不一致ビット数がｎより大きい場合には、コアヘッダをそのまま出力するようにした請求項１記載のＰＬＴｎビット訂正回路。
【請求項３】
コアヘッダに含まれるＰＬＩとＰＬＩ期待値とを比較して、両者の不一致ビット数を算出するようにした請求項１又は請求項２記載のＰＬＴｎビット訂正回路。
【請求項４】
コアヘッダと所定の期待値との各ビットについて排他的論理和を算出して加算することにより両者の不一致ビット数を算出するようにした請求項１又は請求項２記載のＰＬＴｎビット訂正回路。
【請求項５】
所定の期待値として第１の期待値と第２の期待値を使用し、コアヘッダと第１の期待値に基づいて算出された第１の不一致ビット数と、コアヘッダと第２の期待値に基づいて算出された第２の不一致ビット数のうち、最小の不一致ビット数をｍとしたとき、ｎ＜ｍ／２の条件を満たすようにした請求項１又は請求項２記載のＰＬＴｎビット訂正回路。
【請求項６】
固定ペイロード長のＧＦＰフレームからコアヘッダを抽出するコアヘッダドロップ回路と、
コアヘッダと所定の期待値とを各ビット比較して、両者の不一致ビット数を算出し、不一致ビット数がｎ（ｎは自然数）以下である場合にはコアヘッダに替えて所定の期待値を出力し、不一致ビット数がｎより大きい場合にはコアヘッダをそのまま出力するようにしたＰＬＴｎビット訂正回路と、
２回続けてＰＬＴｎビット訂正回路からエラーのないコアヘッダが出力された場合にはレイヤ２同期確立とし、不一致ビット数がｎを超えてＰＬＴｎビット訂正回路から誤り訂正されることなくコアヘッダがそのまま出力された場合にはレイヤ２同期外れとするようなレイヤ２同期信号を生成するレイヤ２同期監視回路と、
レイヤ２同期信号がレイヤ２同期確立を示す場合にはＰＬＴｎビット訂正回路の出力をレイヤ２同期監視回路に供給し、レイヤ２同期信号がレイヤ２同期外れを示す場合にはコアヘッダドロップ回路から出力されるコアヘッダをレイヤ２同期監視回路に供給するセレクタよりなるＧＦＰレイヤ２同期回路。
【請求項７】
固定ペイロード長のＧＦＰフレームを受信する受信部と、
ＧＦＰフレームからコアヘッダを抽出するコアヘッダドロップ回路と、
コアヘッダと所定の期待値とを各ビット比較して、両者の不一致ビット数を算出し、不一致ビット数がｎ（ｎは自然数）以下である場合にはコアヘッダに替えて所定の期待値を出力し、不一致ビット数がｎより大きい場合にはコアヘッダをそのまま出力するようにしたＰＬＴｎビット訂正回路と、
２回続けてＰＬＴｎビット訂正回路からエラーのないコアヘッダが出力された場合にはレイヤ２同期確立とし、不一致ビット数がｎを超えてＰＬＴｎビット訂正回路から誤り訂正されることなくコアヘッダがそのまま出力された場合にはレイヤ２同期外れとするようなレイヤ２同期信号を生成するレイヤ２同期監視回路と、
レイヤ２同期信号がレイヤ２同期確立を示す場合にはＰＬＴｎビット訂正回路の出力をレイヤ２同期監視回路に供給し、レイヤ２同期信号がレイヤ２同期外れを示す場合にはコアヘッダドロップ回路から出力されるコアヘッダをレイヤ２同期監視回路に供給するセレクタと、
レイヤ２同期信号がレイヤ２同期確立を示す場合には、コアヘッダがドロップされたＧＦＰフレームのペイロードに対して所定の処理を施し、レイヤ２同期信号がレイヤ２同期外れを示す場合にはペイロードに所定の処理を施すことなく破棄するＧＦＰフレーム処理回路よりなるＧＦＰフレーム転送装置。
【請求項８】
固定ペイロード長のＧＦＰフレームに含まれるコアヘッダと所定の期待値とを各ビット比較して、両者の不一致ビット数を算出し、
不一致ビット数がｎ（ｎは自然数）以下である場合には、コアヘッダに替えて所定の期待値を出力するようにしたＰＬＴｎビット訂正方法。
【請求項９】
不一致ビット数がｎより大きい場合には、コアヘッダをそのまま出力するようにした請求項８記載のＰＬＴｎビット訂正方法。
【請求項１０】
コアヘッダに含まれるＰＬＩとＰＬＩ期待値とを比較して、両者の不一致ビット数を算出するようにした請求項８又は請求項９記載のＰＬＴｎビット訂正方法。
【請求項１１】
コアヘッダと所定の期待値との各ビットについて排他的論理和を算出して加算することにより両者の不一致ビット数を算出するようにした請求項８又は請求項９記載のＰＬＴｎビット訂正回路。
【請求項１２】
所定の期待値として第１の期待値と第２の期待値を使用し、コアヘッダと第１の期待値に基づいて算出された第１の不一致ビット数と、コアヘッダと第２の期待値に基づいて算出された第２の不一致ビット数のうち、最小の不一致ビット数をｍとしたとき、ｎ＜ｍ／２の条件を満たすようにした請求項８又は請求項９記載のＰＬＴｎビット訂正方法。
【請求項１３】
固定ペイロード長のＧＦＰフレームからコアヘッダを抽出し、
コアヘッダと所定の期待値とを各ビット比較して、両者の不一致ビット数を算出し、
不一致ビット数がｎ（ｎは自然数）以下である場合にはコアヘッダに替えて所定の期待値を出力し、不一致ビット数がｎより大きい場合にはコアヘッダをそのまま出力し、
２回続けてコアヘッダが出力された場合にはレイヤ２同期確立とし、不一致ビット数がｎを超えて誤り訂正されることなくコアヘッダがそのまま出力された場合にはレイヤ２同期外れとするようなレイヤ２同期信号を生成し、
レイヤ２同期信号がレイヤ２同期確立を示す場合には、コアヘッダがドロップされたＧＦＰフレームのペイロードに対して所定の処理を施し、レイヤ２同期信号がレイヤ２同期外れを示す場合にはペイロードに所定の処理を施すことなく破棄するようにしたＧＦＰフレーム転送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＧＦＰフレームのコアヘッダを構成するＰＬＴのｎビット訂正回路に関する。また、本発明はＰＬＴｎビット訂正回路を用いたＧＦＰレイヤ２同期回路並びにＧＦＰフレーム転送装置に関する。
本願は、２００９年３月２４日に、日本国に出願された特願２００９−７２２００号に基づき優先権を主張し、その内容をここに援用する。
【背景技術】
【０００２】
ネットワークシステムに適用される伝送装置には、多様なクライアント信号を可変長ペイロードをカプセル化する技術であるＧＦＰ（Ｇｅｎｅｒｉｃ  Ｆｒａｍｉｎｇ  Ｐｒｏｃｅｄｕｒｅ）が採用されており、エラー検出やＧＦＰレイヤ２同期検出等が行なわれる。しかし、符号誤りの多い伝送路ではＧＦＰレイヤ２同期がしばしば外れてしまうため、通信回路の品質確保が困難となっている。【０００３】
図８に示すように、ＧＦＰフレームは４バイト（３２ビット）のコアヘッダ（Ｃｏｒｅ  Ｈｅａｄｅｒ）とＰａｙｌｏａｄ  Ａｒｅａで構成されている。ＧＦＰフレームのコアヘッダの２バイト（１６ビット）は、ＰＬＩ（Ｐａｙｌｏａｄ  Ｌｅｎｇｔｈ  Ｉｎｄｉｃａｔｏｒ）であり、残りの２バイトがＰＬＩのＣＲＣ（Ｃｙｃｌｉｃ  Ｒｅｄｕｎｄａｎｃｙ  Ｃｈｅｃｋｓｕｍ：ｃＨＥＣ）ビットである。受信時には、ＣＲＣエラー検出を行なうことによりＰＬＩの１ビットの誤り訂正を行なっている。【０００４】
エラーレートの高い通信回線では、ＰＬＩエラーが２ビット以上発生し、１ビット訂正では対応できない。この場合、ＧＦＰレイヤ２同期外れの状態となるため、次のＧＦＰレイヤ２同期確立までＧＦＰパケットが受信側で破棄されてしまう。【０００５】
一般的には、ＧＦＰレイヤ２の誤同期を防ぐため２回連続でＰＬＩを受信した場合にＧＦＰレイヤ２同期が確立したと判断しているため、その間のＧＦＰパケットは無条件で破棄されてしまう。【０００６】
また、通信リンク切断状態となる確率を減少させる技術として、特許文献１に「ネットワーク、伝送装置及びそれに用いるトランスペアレント転送方法」が開示されている。この技術は、クライアント信号にビットエラーが発生したときには、エラーコードを用いずにクライアント信号を破棄させるための情報を挿入して転送する伝送装置をネットワークに設置するものである。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−６０３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１では、ビット誤り検出時、クライアント信号の破棄を認識させるための情報として、例えば、コードＥＰＤ（Ｅｎｄ  ｏｆ  Ｐａｃｋｅｔ  Ｄｅｌｉｍｉｔｅｒ）を不正な位置に挿入している。これにより、通信リンク切断の発生確率を減らすことはできるものの、ＧＰＦパケットが破棄される確立を減らすことはできない。【０００９】
本発明は、ＧＦＰレイヤ２同期外れを起こりにくくし、かつ、ＧＰＦパケットの破棄確立を低減する技術を提供するものであり、特に、ＰＬＩｎビット訂正回路及びそれを用いたＧＦＰレイヤ２同期回路並びにＧＦＰフレーム転送装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係るＰＬＴｎビット訂正回路は、固定ペイロード長のＧＦＰフレームに含まれるコアヘッダと所定の期待値とを各ビット比較して、両者の不一致ビット数を算出し、不一致ビット数がｎ（ｎは自然数）以下である場合には、コアヘッダに替えて所定の期待値を出力する。【００１１】
本発明に係るＧＦＰレイヤ２同期回路は、固定ペイロード長のＧＦＰフレームからコアヘッダを抽出するコアヘッダドロップ回路と、コアヘッダと所定の期待値とを各ビット比較して、両者の不一致ビット数を算出し、不一致ビット数がｎ（ｎは自然数）以下である場合にはコアヘッダに替えて所定の期待値を出力し、不一致ビット数がｎより大きい場合にはコアヘッダをそのまま出力するようにしたＰＬＴｎビット訂正回路と、２回続けてＰＬＴｎビット訂正回路からエラーのないコアヘッダが出力された場合にはレイヤ２同期確立とし、不一致ビット数がｎを超えてＰＬＴｎビット訂正回路から誤り訂正されることなくコアヘッダがそのまま出力された場合にはレイヤ２同期外れとするようなレイヤ２同期信号を生成するレイヤ２同期監視回路と、レイヤ２同期信号がレイヤ２同期確立を示す場合にはＰＬＴｎビット訂正回路の出力をレイヤ２同期監視回路に供給し、レイヤ２同期信号がレイヤ２同期外れを示す場合にはコアヘッダドロップ回路から出力されるコアヘッダをレイヤ２同期監視回路に供給するセレクタより構成される。【００１２】
本発明に係るＧＦＰフレーム転送装置は、固定ペイロード長のＧＦＰフレームを受信する受信部と、ＧＦＰフレームからコアヘッダを抽出するコアヘッダドロップ回路と、コアヘッダと所定の期待値とを各ビット比較して、両者の不一致ビット数を算出し、不一致ビット数がｎ（ｎは自然数）以下である場合にはコアヘッダに替えて所定の期待値を出力し、不一致ビット数がｎより大きい場合にはコアヘッダをそのまま出力するようにしたＰＬＴｎビット訂正回路と、２回続けてＰＬＴｎビット訂正回路からエラーのないコアヘッダが出力された場合にはレイヤ２同期確立とし、不一致ビット数がｎを超えてＰＬＴｎビット訂正回路から誤り訂正されることなくコアヘッダがそのまま出力された場合にはレイヤ２同期外れとするようなレイヤ２同期信号を生成するレイヤ２同期監視回路と、レイヤ２同期信号がレイヤ２同期確立を示す場合にはＰＬＴｎビット訂正回路の出力をレイヤ２同期監視回路に供給し、レイヤ２同期信号がレイヤ２同期外れを示す場合にはコアヘッダドロップ回路から出力されるコアヘッダをレイヤ２同期監視回路に供給するセレクタと、レイヤ２同期信号がレイヤ２同期確立を示す場合には、コアヘッダがドロップされたＧＦＰフレームのペイロードに対して所定の処理を施し、レイヤ２同期信号がレイヤ２同期外れを示す場合にはペイロードに所定の処理を施すことなく破棄するＧＦＰフレーム処理回路より構成される。【００１３】
本発明に係るＰＬＴｎビット訂正方法は、固定ペイロード長のＧＦＰフレームに含まれるコアヘッダと所定の期待値とを各ビット比較して、両者の不一致ビット数を算出し、不一致ビット数がｎ（ｎは自然数）以下である場合には、コアヘッダに替えて所定の期待値を出力する。【００１４】
本発明に係るＧＦＰフレーム転送方法は、固定ペイロード長のＧＦＰフレームからコアヘッダを抽出し、コアヘッダと所定の期待値とを各ビット比較して、両者の不一致ビット数を算出し、不一致ビット数がｎ（ｎは自然数）以下である場合にはコアヘッダに替えて所定の期待値を出力し、不一致ビット数がｎより大きい場合にはコアヘッダをそのまま出力し、２回続けてコアヘッダが出力された場合にはレイヤ２同期確立とし、不一致ビット数がｎを超えて誤り訂正されることなくコアヘッダがそのまま出力された場合にはレイヤ２同期外れとするようなレイヤ２同期信号を生成し、レイヤ２同期信号がレイヤ２同期確立を示す場合には、コアヘッダがドロップされたＧＦＰフレームのペイロードに対して所定の処理を施し、レイヤ２同期信号がレイヤ２同期外れを示す場合にはペイロードに所定の処理を施すことなく破棄する。
【発明の効果】
【００１５】
本発明は、ＧＦＰフレームのコアヘッダ（ＰＬＩ）と所定の期待値を各ビット比較し、両者の不一致ビット数がｎ（ｎは自然数）以下である場合にはコアヘッダに替えて期待値を出力することにより誤り訂正を行なうＰＬＴｎビット訂正回路をＧＦＰレイヤ２同期回路及びＧＦＰフレーム転送装置に具備したことに特徴を有している。また、ＰＬＴｎビット訂正回路の出力に基づきＧＦＰレイヤ２同期確立を判断し、ＧＦＰレイヤ２同期確立の場合にはＧＦＰフレームのペイロードに所定の処理を施して伝送路に出力し、ＧＦＰレイヤ２同期外れの場合にはペイロードを破棄するようした。これにより、適正にＧＦＰフレームの誤り訂正を行なうとともに、ＧＦＰレイヤ２同期外れが発生しにくく、かつ、ＧＦＰパケットが破棄される確立を低減することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施例１に係るＰＬＴｎビット訂正回路を含むＧＦＰレイヤ２同期回路の構成を示すブロック図である。
【図２】実施例１に係るＰＬＴｎビット訂正回路の構成を示すブロック図である。
【図３】実施例１に係るＰＬＴｎビット訂正回路及びＧＦＰレイヤ２同期回路を含むＧＦＰフレーム転送装置の構成を示すブロック図である。
【図４】実施例１に係るＧＦＰフレーム転送装置の動作を説明するための波形図である。
【図５】本発明の実施例２に係るＰＬＴｎビット訂正回路の構成を示すブロック図である。
【図６】本発明の実施例３に係るＰＬＴｎビット訂正回路の構成を示すブロック図である。
【図７】実施例３の変形例に係るＰＬＴｎビット訂正回路の構成を示すブロック図である。
【図８】ＧＦＰフレームの構成を示す図である。
【発明を実施するための形態】
【００１７】
本発明について、添付図面を参照して詳細に説明する。以下、ＧＦＰフレーム転送装置及びＧＦＰレイヤ２同期回路に適用されるＰＬＴｎビット訂正回路について各実施例とともに説明する。
【実施例１】
【００１８】
図１は、本発明の実施例１に係るＧＦＰレイヤ２同期回路１０の構成を示す。ＧＦＰレイヤ２同期回路１０は、コアヘッダドロップ回路１、ＰＬＴｎビット訂正回路２、レイヤ２同期監視回路３、及びセレクタ４より構成される。コアヘッダドロップ回路１は、伝送路より受信したＧＦＰフレームのパケットからコアヘッダを抽出する。ＰＬＴｎビット訂正回路２は、コアヘッダ内のＰＬＩを所定の期待値と比較して不一致数を計測し、その不一致数がｎ（ｎは自然数）以下の場合にはＰＬＩを期待値と見なして、所定の期待値と置き換える。セレクタ４は、レイヤ２同期外れ時にはビット訂正を行なわないでレイヤ２同期監視を行なうため、ＰＬＩをビット訂正せずにレイヤ２同期監視回路３に供給する。レイヤ２同期監視回路３は、正しいＰＬＩを２回続けて受信した場合にレイヤ２同期を確立し、一方、期待値との不一致ビット数がｎを超えるＰＬＩを受信した場合にはレイヤ２同期外れとし、レイヤ２同期状態を示すレイヤ２同期信号をセレクタ４に供給する。セレクタ４は、レイヤ２同期確立状態においてはＰＬＴｎビット訂正回路２の出力信号をレイヤ２同期監視回路３に供給する。また、セレクタ４はレイヤ２同期外れ状態においてはコアヘッダドロップ回路１が抽出したコアヘッダのＰＬＩをレイヤ２同期監視回路３に供給する。これにより、レイヤ２同期外れ状態では、コアヘッダのＰＬＩが直接レイヤ２同期監視回路３に供給される。【００１９】
ペイロード長が固定されているＧＦＰ―Ｔフレームについては、期待値が既知であれば、ＣＲＣによらずにビット誤りの訂正が可能である。また、ペイロード長が可変長であるＧＦＰフレームであっても、ペイロード長を固定して用いる場合には、期待値が既知であれば、ＣＲＣによらずにビット誤りの訂正が可能である。実施例１においては、ＣＲＣを用いずに、ＰＬＩを所定の期待値と比較し、ビット誤りが訂正可能な範囲である場合には、ＰＬＩを期待値に置き換えることによりビット誤りを訂正する。尚、以下の説明において、「固定ペイロード長のＧＦＰフレーム」は、ペイロード長が固定のＧＦＰ―Ｔフレームや、本来ペイロード長が可変長であるＧＦＰフレームについてペイロード長を任意の値に固定しているフレームを包含するものである。【００２０】
図２は、実施例１に係るＰＬＴｎビット訂正回路２の構成を示す。ＰＬＴｎビット訂正回路２は、ＰＬＩドロップ信号（１６ビット）とＰＬＩ期待値（１６ビット）を入力するものであり、両者の排他的論理和を算出するＥＸ−ＯＲ（Ｅｘｃｌｕｓｉｖｅ−ＯＲ）回路２１と、その各ビット出力を加算する加算器２２と、その加算結果が所定の閾値以下であるか否かを判定する判定回路２３と、加算結果が所定閾値以下であると判定した場合にＰＬＩをＰＬＩ期待値に置き換えるセレクタ２４より構成される。【００２１】
コアヘッダドロップ回路１によりＧＦＰパケットから抽出されたコアヘッダに含まれるＰＬＩの各ビットがＥＸ−ＯＲ回路２１に供給される。また、ＥＸ−ＯＲ２１には予め設定されているＰＬＩ期待値の各ビットが供給される。ＥＸ−ＯＲ回路２１は、各ビットについてＰＬＩとＰＬＩ期待値が一致する場合は「１」を出力し、不一致の場合には「０」を出力する。加算器２２は、ＥＸ−ＯＲ２１の各ビット出力を加算する。加算器２２の加算結果は、コアヘッダに含まれるＰＬＩのうち何ビットがＰＬＩ期待値と異なっているかを示す。判定回路２３は、ＰＬＩの誤り訂正が可能であるか否かについて加算結果が所定閾値以下であるか否かにより判定する。加算結果が所定閾値以下の場合、判定回路２３は誤り訂正可能であると判断し、セレクタ２４に「１」を設定してＰＬＩをＰＬＩ期待値に置き換える。一方、加算結果が所定閾値を越える場合には、判定回路２３はＰＬＩの誤り訂正が不能であるとみなし、セレクタ２４に「０」を設定してＰＬＩをＰＬＩ期待値に置き換えることなくそのまま出力する。この場合、レイヤ２同期監視回路３によりレイヤ２同期外れが検出されることとなる。【００２２】
図３は、実施例１に係るＧＦＰレイヤ２同期回路１０を用いたＧＦＰフレーム転送装置２０の構成を示す。ＧＦＰフレーム転送装置２０は、ＧＦＰレイヤ２同期回路１０に加えて、伝送路（ＧＦＰネットワーク）より送られてきた固定ペイロード長のＧＦＰフレームを受信する受信部５と、ＧＦＰフレーム処理回路６を具備する。ＧＦＰフレーム処理回路６は、コアヘッダドロップ回路１によりコアヘッダがドロップされた固定ペイロード長のＧＦＰフレームのペイロードエリアに含まれるペイロードヘッダを削除してユーザパケットを生成し、オーバヘッド付与などが行なわれた後に、ユーザパケットを加入者ネットワークに出力する。ここで、ＧＦＰフレーム処理回路６はレイヤ２同期監視回路３から供給されるレイヤ２同期信号によりレイヤ２同期確立が通知されている場合、上記の処理を行なう。一方、レイヤ２同期信号によりレイヤ２同期外れが通知されている場合には、固定ペイロード長のＧＦＰフレームに対して上記の処理を施すことなく破棄する。尚、ＧＦＰフレーム処理回路６の処理方法は任意に設定することができるため、その詳細な説明を割愛する。【００２３】
図４に示す波形図を参照して、ｎ＝２の場合のＧＦＰフレーム転送装置２０の動作について説明する。
先ず、２ビット訂正回路を用いた実施例１と比較するため、１ビット訂正回路を用いたＧＦＰフレーム転送装置２０の動作について説明する。コアヘッダドロップ回路１により抽出したＰＬＩのエラービット数が時刻ｔ１、ｔ２と２回続けて「０」である場合にレイヤ２同期が確立する。その後、時刻ｔ３、ｔ４、ｔ５におけるＰＬＩのエラービット数は「０」、「１」、「０」であり、いずれもビット誤りが１ビット以下であるため１ビット訂正回路により訂正され、レイヤ２同期確立が継続する。しかし、時刻ｔ６においてＰＬＩのエラービット数が「２」になると、ビット誤りが訂正されずレイヤ２同期外れの状態となる。その後、時刻ｔ７乃至ｔ１２でのＰＬＩのエラービット数は「０」、「１」、「０」、「２」、「０」、「０」であるため、エラービット数「０」が２回連続した時刻ｔ１２においてレイヤ２同期が再度確立する。即ち、時刻ｔ６乃至ｔ１２の期間はレイヤ２同期外れの状態にあり、この期間に受信したパケットは全て破棄される。【００２４】
一方、２ビット訂正回路を用いた実施例１に係るＧＦＰフレーム転送装置２０の場合、時刻ｔ１乃至ｔ５における動作は１ビット訂正回路の場合と同様であり、時刻ｔ２においてレイヤ２同期が確立し、その後、２ビット訂正回路によりビット誤りが訂正されるためレイヤ２同期確立状態が継続する。また、時刻ｔ７乃至ｔ１２におけるＰＬＩのエラービット数はいずれも「２」以下であるため、２ビット訂正回路によりビット誤りが訂正され、レイヤ２同期確立状態が継続する。【００２５】
このように、実施例１に係るＧＦＰレイヤ２同期回路１０では、コアヘッダについて複数ビット訂正ができるため、レイヤ２同期外れが起こりにくい。従って、ＧＦＰレイヤ２同期回路１０を用いたＧＦＰフレーム転送装置２０では、パケット破棄の確立を低減することができる。また、レイヤ２同期外れが起こりにくいため、低い通信品質（或いは、高いエラーレート）の通信回線であっても、ＧＦＰ通信を行うことができる。
【実施例２】
【００２６】
本発明の実施例２について説明する。実施例２では、実施例１と同様のＧＦＰレイヤ２同期回路１０を採用しているが、ＰＬＴｎビット訂正回路２に替えて図５に示すＰＬＴｎビット訂正回路３０を採用している。また、実施例２は実施例１と同様のＧＦＰフレーム転送装置２０に適用されるものである。【００２７】
図５は、実施例２に係るＰＬＴｎビット訂正回路３０の構成を示す。実施例２に係るＰＬＴｎビット訂正回路３０は、ＰＬＩだけでなくＣＲＣも含めたコアヘッダ全体（３２ビット）がコアヘッダドロップ回路１から供給されており、ＰＬＩ期待値も３２ビットで構成される。ＥＸ−ＯＲ３１はビット構成と同数の３２個の排他的論理和回路（Ｅｘｃｌｕｓｉｖｅ  ＯＲ）を具備しており、加算器３２はＥＸ−ＯＲ３２の３２ビット出力を加算する。判定回路３３は、コアヘッダドロップ回路１より供給されるコアヘッダのＰＬＩについて誤り訂正が可能であるか否かを判定するため、加算器３２の加算結果が所定の閾値以下か否かを判定する。加算結果が所定閾値以下の場合、判定回路３３はＰＬＩの誤り訂正可能と判断し、セレクタ３４に「１」を設定してＰＬＩを予め決定されたコアヘッダ期待値に含まれるＰＬＩ期待値に置き換える。一方、加算結果が所定閾値を超える場合には、判定回路３３はＰＬＩの誤り訂正不能であると判断し、セレクタ３４に「０」を設定してＰＬＩをＰＬＩ期待値に置き換えることなく出力する。【００２８】
実施例２では、コアヘッダ全体をコアヘッダ期待値と比較しているため、コアヘッダの先頭の１６ビット（即ち、ＰＬＩ）にバースト的にエラーが混在した場合でも、コアヘッダ全体としてのエラービット数が所定数以下であれば、誤り訂正可能となる。例えば、４ビット訂正を指定した場合、ＰＬＩに４ビットのエラーが集中していても誤り訂正可能となる。【００２９】
実施例１に係るＰＬＴｎビット訂正回路２において、例えば、ＰＬＩのみをＰＬＩ期待値と比較して４ビット訂正を行なう場合、その訂正率は４／１６＝２５％となり、ＰＬＩが真のエラーであっても問題なしとして誤り訂正される確立が高くなる。【００３０】
一方、実施例２に係るＰＬＴｎビット訂正回路３０においてコアヘッダ全体をコアヘッダ期待値と比較して４ビット訂正を行なう場合、その訂正率は４／３２＝１２．５％となり、ＰＬＩが真のエラーであっても問題なしとして誤り訂正される確立は実施例１の半分に抑えられる。【００３１】
尚、上記の誤り訂正処理以外については、実施例２は実施例１と同様であるため、その重複説明を割愛する。【００３２】
また、実施例２ではコアヘッダとコアヘッダ期待値との比較結果に基づいてコアヘッダに含まれるＰＬＩのみをコアヘッダ期待値に含まれるＰＬＩ期待値に置き換えているが、コアヘッダ全体をコアヘッダ期待値に置き換えるよう再構成することもできる。
【実施例３】
【００３３】
本発明の実施例３について説明する。実施例３では、実施例１と同様のＧＦＰレイヤ２同期回路１０を採用しているが、ＰＬＴｎビット訂正回路２に替えて図６に示すＰＬＴｎビット訂正回路４０を採用している。また、実施例３は実施例１と同様のＧＦＰフレーム転送装置２０に適用されるものである。【００３４】
図６は、実施例３に係るＰＬＴｎビット訂正回路４０の構成を示す。実施例３に係るＰＬＴｎビット訂正回路４０は、２種類のＰＬＩ期待値を用いており、実施例１に係るＰＬＴｎビット訂正回路２について２系統の構成となっている。第１系統において、ＥＸ−ＯＲ４１ａはコアヘッダドロップ回路１から供給されるＰＬＩと第１のＰＬＩ期待値とを各ビットについて比較して、その比較結果を加算器４２ａに供給する。加算器４２ａは、ＥＸ−ＯＲ４１ａの各ビット出力を加算する。判定回路４３ａは、コアヘッダのＰＬＩの誤り訂正可能であるか否かを判定するため、加算器４２ａの加算結果が所定の閾値以下であるか否かを判定する。加算結果が所定の閾値以下である場合、判定回路４３ａはＰＬＩの誤り訂正可能であると判断し、セレクタ４４ａに「１」を設定してＰＬＩをＰＬＩ期待値に置き換える。一方、加算結果が所定閾値を超えている場合には、判定回路４３ａはＰＬＩの誤り訂正不能であると判断し、セレクタ４４ａに「０」を設定して、ＰＬＩをＰＬＩ期待値に置き換えることなく出力する。【００３５】
第２系統は、ＥＸ−ＯＲ４１ｂ、加算器４２ｂ、判定回路４３ｂ、及びセレクタ４４ｂより構成され、第２のＰＬＩ期待値を用いて上記と同様の処理を行なう。【００３６】
判定回路４３ａ及び４３ｂの判定結果は、セレクタ４５に送られる。セレクタ４５は、判定回路４３ａの判定結果を「ｘ」、判定回路４３ｂの判定結果を「ｙ」とし、両者の組み合わせ（ｘ、ｙ）に応じて出力を切り換える。即ち、判定回路４３ａ及び４３ｂの一方の判定結果が「ＯＫ」であり、他方の判定結果が「ＮＧ」の場合、セレクタ４４ａ及び４４ｂの内の判定結果ＯＫとされた方からの出力されるＰＬＩ期待値（即ち、第１のＰＬＩ期待値又は第２のＰＬＩ期待値）がセレクタ４５により選択されて出力される。判定回路４３ａ及び４３ｂの両方の判定結果がＮＧである場合、セレクタ４４ａ及び４４ｂの両方ともＰＬＩ期待値に置き換えることなくコアヘッダに含まれるＰＬＩをそのまま出力されている。この場合、セレクタ４５はセレクタ４４ａから出力されるＰＬＩを選択して出力する。図６では、判定結果の組み合わせが（０、０）の場合、セレクタ４５はセレクタ４４ａの出力を選択しているが、これに替えて、セレクタ４４ｂの出力を選択するようにしてもよい。【００３７】
ここで、判定回路４３ａ及び４３ｂの両方の判定結果がＯＫである場合、ＰＬＩを誤ったＰＬＩ期待値に置き換えた可能性を示している。これを防止するため、判定回路４３ａ及び４３ｂには２つのＰＬＩ期待値の各ビットを比較してその相違ビット数がｍ（ｍは自然数）以下であれば、訂正ビット数＜ｍ／２の範囲内で誤り訂正可能とする条件を設定する（即ちｎ＜ｍ／２）。このような条件を設定することにより、判定回路４３ａ及び４３ｂの両方の判定結果がＯＫとなる事態を防止することができる。例えば、ＰＬＩを第１のＰＬＩ期待値に置き換えるべきところを第２のＰＬＩ期待値に置き換えてしまうことを防止することができる。【００３８】
上記について、具体的に説明する。ＧＦＰ−Ｔフレームとして、ノーマルフレーム（ＣＤＦ：Ｃｌｉｅｎｔ  Ｄａｔａ  Ｆｒａｍｅ）及び管理情報転送フレーム（ＣＭＦ：Ｃｌｉｅｎｔ  Ｍａｎａｇｅｍｅｎｔ  Ｆｒａｍｅ）の２種類のフレームが定義されており、これらはいずれも固定ペイロード長のフレームである。ＣＤＦ全体は６３７３バイト、ＣＭＦ全体は６８バイトであるため、ｃＨＥＣ値として、ＣＤＦでは６３６９バイト、ＣＭＦでは６４バイトとなる。即ち、ＰＬＩとして６３６９又は６４のいずれかの値を取ると推定される。この場合、第１のＰＬＩ期待値を「６３６９」（１８Ｅ１ｈ＝０００１＿１０００＿１１１０＿０００１）とし、第２のＰＬＩ期待値を「６４」（００４０ｈ＝００００＿００００＿０１００＿００００）とする。【００３９】
第１のＰＬＩ期待値と第２のＰＬＩ期待値を比較して、両者の不一致ビットを「１」として表すと、「０００１＿１０００＿１０１０＿０００１」となり、不一致ビット数は「５」となる。即ち、ｎ＜ｍ／２＝５／２＝２．５となり、２ビットまでの誤り訂正であれば、ＰＬＩ期待値を取り違えることはない。【００４０】
図７は、実施例３の変形例に係るＰＬＴｎビット訂正回路５０の構成を示す。実施例３に係るＰＬＴｎビット訂正回路５０は、実施例２に係るＰＬＴｎビット訂正回路３０と同様に、ＰＬＩ及びＣＲＣを含めたコアヘッダ全体（３２ビット）が入力されており、コアヘッダ期待値も３２ビットで構成される。【００４１】
ＰＬＴｎビット訂正回路５０は２系統より構成されており、第１のコアヘッダ期待値を用いる第１系統はＥＸ−ＯＲ５１ａ、加算器５２ａ、判定回路５３ａ、及びセレクタ５４ａより構成され、第２のコアヘッダ期待値を用いる第２系統はＥＸ−ＯＲ５１ｂ、加算器５２ｂ、判定回路５３ｂ、及びセレクタ５４ｂより構成される。また、セレクタ５４ａ及び５４ｂの出力はセレクタ５５に供給されており、判定回路５３ａ及び５３ｂの判定結果の組み合わせ（ｘ、ｙ）に応じて出力を切り換える。【００４２】
例えば、第１のコアヘッダ期待値は、第１のＰＬＩ期待値の「６３９６（１８Ｅ１ｈ）」とＣＤＦのＣＲＣ「６７Ｄ５ｈ」を組み合わせたものである。第２のコアヘッダ期待値は、第２のＰＬＩ期待値「６４（００４０ｈ）」とＣＭＦのＣＲＣ「４８Ｃ４ｈ」を組み合わせたものである。
即ち、第１のコアヘッダ期待値は「１８Ｅ１６７Ｄ５ｈ＝０００１＿１０００＿１１１０＿０００１＿０１１０＿０１１１＿１１０１＿０１０１」であり、第２のコアヘッダ期待値は「００４０４８Ｃ４ｈ＝０００１＿１０００＿１０１０＿０００１＿００１０＿１１１１＿０００１＿０００１」である。【００４３】
第１のコアヘッダ期待値と第２のコアヘッダ期待値を各ビットについて比較して、不一致ビットを「１」で表すと、「０００１＿１０００＿１０１０＿０００１＿００１０＿１１１１＿０００１＿０００１」となり、不一致ビット数は「１２」となる。この場合、ｎ＜ｍ／２＝１２／２＝６となり、５ビットまでの誤り訂正であれば、コアヘッダ期待値を取り違えることはない。【００４４】
実施例３では、２種類の期待値を用いたが、３種類以上の期待値を用いてもよい。この場合にも、２つの期待値の組について不一致ビット数の最小値を「ｍ」とし、訂正ビット数ｎ＜ｍ／２を満たす範囲であれば誤り訂正可能である。具体的には、３種類の期待値ａ、ｂ、ｃを用いた場合、期待値ａ―ｂ組、期待値ｂ−ｃ組、及び期待値ｃ−ａ組の３つの組み合わせについて、不一致ビット数ｍ１、ｍ２、ｍ３を求める。例えば、期待値ａ―ｂ組の不一致ビット数ｍ１が「６」、期待値ｂ−ｃ組の不一致ビット数ｍ２が「５」、期待値ｃ−ａ組の不一致ビット数ｍ３が「７」の場合、最小の不一致ビット数ｍ２の二分の一未満を訂正ビット数とする範囲内で誤り訂正が可能となる。【００４５】
このように、至実施例３に係るＰＬＴｎビット訂正回路４０、５０を用いたＧＦＰレイヤ２同期回路１０では、複数のＰＬＩ期待値が存在しても、不適切なＰＬＩ期待値に取り違えて誤り訂正を行なうことを防止できる。従って、レイヤ２同期外れが起こりにくく、また、ＧＦＰパケット処理においてエラーも発生しにくくなる。【００４６】
尚、本発明は上記の実施例に限定されるものではなく、添付した特許請求の範囲内において種々の変形を実施することが可能である。
例えば、各実施例に係るＰＬＴｎビット訂正回路に対して１ビット訂正回路を別途併設し、その１ビット訂正回路による誤り訂正が不能の場合についてのみ、ＰＬＴｎビット訂正回路による複数ビット訂正を実行するようにしてもよい。
【産業上の利用可能性】
【００４７】
本発明は、ネットワークシステムに適用されたＧＦＰフレーム転送装置及びＧＦＰレイヤ２同期回路においてＧＦＰフレームのコアヘッダに含まれるＰＬＩの複数ビット（ｎビット）について誤り訂正を行なうものであり、種々のネットワーク関連機器及び通信装置に適用できうるものである。
【符号の説明】
【００４８】
１    コアヘッダドロップ回路
２    ＰＬＴｎビット訂正回路（実施例１）
３    レイヤ２同期監視回路
４    セレクタ
５    受信部
６    ＧＦＰフレーム処理回路
１０  ＧＦＰレイヤ２同期回路
２０  ＧＦＰフレーム転送装置
３０  ＰＬＴｎビット訂正回路（実施例２）
４０  ＰＬＴｎビット訂正回路（実施例３）
５０  ＰＬＴｎビット訂正回路（実施例３の変形例）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【手続補正書】
【提出日】平成23年9月5日(2011.9.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
固定ペイロード長のＧＦＰフレームに含まれるコアヘッダと所定の期待値とを各ビット比較して、両者の不一致ビット数を算出し、
不一致ビット数がｎ（ｎは自然数）以下である場合には、コアヘッダに替えて所定の期待値を出力するようにしたＰＬＴｎビット訂正回路。
【請求項２】
不一致ビット数がｎより大きい場合には、コアヘッダをそのまま出力するようにした請求項１記載のＰＬＴｎビット訂正回路。
【請求項３】
コアヘッダに含まれるＰＬＩとＰＬＩ期待値とを比較して、両者の不一致ビット数を算出するようにした請求項１又は請求項２記載のＰＬＴｎビット訂正回路。
【請求項４】
コアヘッダと所定の期待値との各ビットについて排他的論理和を算出して加算することにより両者の不一致ビット数を算出するようにした請求項１又は請求項２記載のＰＬＴｎビット訂正回路。
【請求項５】
所定の期待値として第１の期待値と第２の期待値を使用し、コアヘッダと第１の期待値に基づいて算出された第１の不一致ビット数と、コアヘッダと第２の期待値に基づいて算出された第２の不一致ビット数のうち、最小の不一致ビット数をｍとしたとき、ｎ＜ｍ／２の条件を満たすようにした請求項１又は請求項２記載のＰＬＴｎビット訂正回路。
【請求項６】
固定ペイロード長のＧＦＰフレームからコアヘッダを抽出するコアヘッダドロップ回路と、
コアヘッダと所定の期待値とを各ビット比較して、両者の不一致ビット数を算出し、不一致ビット数がｎ（ｎは自然数）以下である場合にはコアヘッダに替えて所定の期待値を出力し、不一致ビット数がｎより大きい場合にはコアヘッダをそのまま出力するようにしたＰＬＴｎビット訂正回路と、
２回続けてＰＬＴｎビット訂正回路からエラーのないコアヘッダが出力された場合にはレイヤ２同期確立とし、不一致ビット数がｎを超えてＰＬＴｎビット訂正回路から誤り訂正されることなくコアヘッダがそのまま出力された場合にはレイヤ２同期外れとするようなレイヤ２同期信号を生成するレイヤ２同期監視回路と、
レイヤ２同期信号がレイヤ２同期確立を示す場合にはＰＬＴｎビット訂正回路の出力をレイヤ２同期監視回路に供給し、レイヤ２同期信号がレイヤ２同期外れを示す場合にはコアヘッダドロップ回路から出力されるコアヘッダをレイヤ２同期監視回路に供給するセレクタよりなるＧＦＰレイヤ２同期回路。
【請求項７】
固定ペイロード長のＧＦＰフレームを受信する受信部と、
ＧＦＰフレームからコアヘッダを抽出するコアヘッダドロップ回路と、
コアヘッダと所定の期待値とを各ビット比較して、両者の不一致ビット数を算出し、不一致ビット数がｎ（ｎは自然数）以下である場合にはコアヘッダに替えて所定の期待値を出力し、不一致ビット数がｎより大きい場合にはコアヘッダをそのまま出力するようにしたＰＬＴｎビット訂正回路と、
２回続けてＰＬＴｎビット訂正回路からエラーのないコアヘッダが出力された場合にはレイヤ２同期確立とし、不一致ビット数がｎを超えてＰＬＴｎビット訂正回路から誤り訂正されることなくコアヘッダがそのまま出力された場合にはレイヤ２同期外れとするようなレイヤ２同期信号を生成するレイヤ２同期監視回路と、
レイヤ２同期信号がレイヤ２同期確立を示す場合にはＰＬＴｎビット訂正回路の出力をレイヤ２同期監視回路に供給し、レイヤ２同期信号がレイヤ２同期外れを示す場合にはコアヘッダドロップ回路から出力されるコアヘッダをレイヤ２同期監視回路に供給するセレクタと、
レイヤ２同期信号がレイヤ２同期確立を示す場合には、コアヘッダがドロップされたＧＦＰフレームのペイロードに対して所定の処理を施し、レイヤ２同期信号がレイヤ２同期外れを示す場合にはペイロードに所定の処理を施すことなく破棄するＧＦＰフレーム処理回路よりなるＧＦＰフレーム転送装置。
【請求項８】
固定ペイロード長のＧＦＰフレームに含まれるコアヘッダと所定の期待値とを各ビット比較して、両者の不一致ビット数を算出し、
不一致ビット数がｎ（ｎは自然数）以下である場合には、コアヘッダに替えて所定の期待値を出力するようにしたＰＬＴｎビット訂正方法。
【請求項９】
不一致ビット数がｎより大きい場合には、コアヘッダをそのまま出力するようにした請求項８記載のＰＬＴｎビット訂正方法。
【請求項１０】
固定ペイロード長のＧＦＰフレームからコアヘッダを抽出し、
コアヘッダと所定の期待値とを各ビット比較して、両者の不一致ビット数を算出し、
不一致ビット数がｎ（ｎは自然数）以下である場合にはコアヘッダに替えて所定の期待値を出力し、不一致ビット数がｎより大きい場合にはコアヘッダをそのまま出力し、
２回続けてコアヘッダが出力された場合にはレイヤ２同期確立とし、不一致ビット数がｎを超えて誤り訂正されることなくコアヘッダがそのまま出力された場合にはレイヤ２同期外れとするようなレイヤ２同期信号を生成し、
レイヤ２同期信号がレイヤ２同期確立を示す場合には、コアヘッダがドロップされたＧＦＰフレームのペイロードに対して所定の処理を施し、レイヤ２同期信号がレイヤ２同期外れを示す場合にはペイロードに所定の処理を施すことなく破棄するようにしたＧＦＰフレーム転送方法。
【国際調査報告】
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