【事件の表示】
　特許第３１３２４８６号「薄膜トランジスタ集積素子及びその製造方法」の請求項１ないし７に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３１３２４８６号の請求項１ないし７に係る特許を維持する。
【理　由】
１．手続の経緯
　本件特許第３１３２４８６号は、平成１０年１０月９日に出願され、平成１２年１１月２４日にその設定登録がなされたが、中川徹より特許異議の申立てがなされ、取消理由通知がなされ、その指定期間内である平成１３年１２月２５日に訂正請求がなされたものである。
　
２．訂正の適否についての判断
（１）訂正事項
　訂正の内容は、次のａ〜ｋのとおりである。
ａ．特許請求の範囲の請求項１
「【請求項１】透明絶縁性基板上の所定の領域に配設された薄膜半導体活性層と、前記薄膜半導体層の上層に絶縁膜を介して形成されるゲート電極と、前記ゲート電極の上層に層間絶縁膜層を介して互いに絶縁して形成される１又は複数の配線電極層と、を少なくとも含む薄膜トランジスタ集積素子において、前記透明絶縁性基板と前記薄膜半導体活性層との間には他の配線ないし電極となる層を有さず、前記薄膜半導体活性層が配設される所定の領域が、前記透明絶縁性基板の法線方向から見て、前記ゲート電極と１又は複数の前記配線電極層とが相重なる領域を少なくとも含む、ことを特徴とする薄膜トランジスタ集積素子。」を
「【請求項１】透明絶縁性基板上の所定の領域に配設された、レーザアニール結晶化法により形成された薄膜半導体活性層と、前記薄膜半導体層の上層に絶縁膜を介して形成されるゲート電極と、前記ゲート電極の上層に層間絶縁膜層を介して互いに絶縁して形成される１又は複数の配線電極層と、を少なくとも含む薄膜トランジスタ集積素子において、前記透明絶縁性基板と前記薄膜半導体活性層との間には他の配線ないし電極となる層を有さず、前記薄膜半導体活性層が配設される所定の領域が、前記透明絶縁性基板の法線方向から見て、前記ゲート電極と１又は複数の前記配線電極層とが相重なる領域を少なくとも含み、かつ、前記相重なる領域以外の前記ゲート電極領域には前記薄膜半導体活性層が配設されない領域を有する、ことを特徴とする薄膜トランジスタ集積素子。」と訂正する。
ｂ．特許請求の範囲の請求項２
「【請求項２】透明絶縁性基板上の所定の領域に配設された薄膜半導体活性層と、前記薄膜半導体層の上層に絶縁膜を介して形成されるゲート電極と、前記ゲート電極の上層に層間絶縁膜層を介して互いに絶縁して形成される１又は複数の配線電極層と、を少なくとも含む薄膜トランジスタ集積素子において、前記透明絶縁性基板と前記薄膜半導体活性層との間には他の配線ないし電極となる層を有さず、前記薄膜半導体活性層が配設される所定の領域が、前記透明絶縁性基板の法線方向から見て、前記配線電極層の少なくとも２以上が相重なる領域を少なくとも含む、ことを特徴とする薄膜トランジスタ集積素子。」を
「【請求項２】透明絶縁性基板上の所定の領域に配設された、レーザアニール結晶化法により形成された薄膜半導体活性層と、前記薄膜半導体層の上層に絶縁膜を介して形成されるゲート電極と、前記ゲート電極の上層に層間絶縁膜層を介して互いに絶縁して形成される１又は複数の配線電極層と、を少なくとも含む薄膜トランジスタ集積素子において、前記透明絶縁性基板と前記薄膜半導体活性層との間には他の配線ないし電極となる層を有さず、前記薄膜半導体活性層が配設される所定の領域が、前記透明絶縁性基板の法線方向から見て、前記配線電極層の少なくとも２以上が相重なる領域を少なくとも含み、かつ、前記相重なる領域以外の前記配線電極層領域には前記薄膜半導体活性層が配設されない領域を有する、ことを特徴とする薄膜トランジスタ集積素子。」と訂正する。
ｃ．特許請求の範囲の請求項３
「【請求項３】透明絶縁性基板上に、薄膜半導体活性層と、前記薄膜半導体層の一部に形成されるソース・ドレイン領域と、前記薄膜半導体層を覆うように形成される絶縁膜層と、前記絶縁膜層の上に形成されるゲート電極層と、前記ゲート電極層の上に形成される第１の層間絶縁膜層と、前記第１の層間絶縁膜層の上部に形成される第１の配線電極層と、を少なくとも備えた薄膜トランジスタ集積素子において、前記透明絶縁性基板と前記薄膜半導体活性層との間には他の配線ないし電極となる層を有さず、前記透明絶縁性基板の法線方向から見て、前記ゲート電極層と前記第１の配線電極層とが相重なる部分に、前記薄膜半導体層が少なくとも配設されている、ことを特徴とする薄膜トランジスタ集積素子。」を
「【請求項３】透明絶縁性基板上に、レーザアニール結晶化法により形成された薄膜半導体活性層と、前記薄膜半導体層の一部に形成されるソース・ドレイン領域と、前記薄膜半導体層を覆うように形成される絶縁膜層と、前記絶縁膜層の上に形成されるゲート電極層と、前記ゲート電極層の上に形成される第１の層間絶縁膜層と、前記第１の層間絶縁膜層の上部に形成される第１の配線電極層と、を少なくとも備えた薄膜トランジスタ集積素子において、前記透明絶縁性基板と前記薄膜半導体活性層との間には他の配線ないし電極となる層を有さず、前記透明絶縁性基板の法線方向から見て、前記ゲート電極層と前記第１の配線電極層とが相重なる部分に、前記薄膜半導体層が少なくとも配設されており、かつ、前記相重なる部分以外の前記ゲート電極層部分には前記薄膜半導体層が配設されない部分を有する、ことを特徴とする薄膜トランジスタ集積素子。」と訂正する。
ｄ．特許請求の範囲の請求項４
「【請求項４】透明絶縁性基板上に、薄膜半導体活性層と、前記薄膜半導体層の一部に形成されるソース・ドレイン領域と、前記薄膜半導体層を覆うように形成される絶縁膜層と、前記絶縁膜層の上に形成されるゲート電極層と、前記ゲート電極層の上に形成される第１の層間絶縁膜層と、前記第１の層間絶縁膜層の上部に、その間に絶縁膜を介して互いに分離して形成される複数の配線電極層と、を少なくとも備えた薄膜トランジスタ集積素子において、前記透明絶縁性基板と前記薄膜半導体活性層との間には他の配線ないし電極となる層を有さず、前記透明絶縁性基板の法線方向から見て、前記ゲート電極層と前記複数の配線電極層のいずれかとが相重なる部分、又は、前記複数の配線電極層同士が相重なる部分に、前記薄膜半導体層が少なくとも配設されている、ことを特徴とする薄膜トランジスタ集積素子。」を
「【請求項４】透明絶縁性基板上に、レーザアニール結晶化法により形成された薄膜半導体活性層と、前記薄膜半導体層の一部に形成されるソース・ドレイン領域と、前記薄膜半導体層を覆うように形成される絶縁膜層と、前記絶縁膜層の上に形成されるゲート電極層と、前記ゲート電極層の上に形成される第１の層間絶縁膜層と、前記第１の層間絶縁膜層の上部に、その間に絶縁膜を介して互いに分離して形成される複数の配線電極層と、を少なくとも備えた薄膜トランジスタ集積素子において、前記透明絶縁性基板と前記薄膜半導体活性層との間には他の配線ないし電極となる層を有さず、前記透明絶縁性基板の法線方向から見て、前記ゲート電極層と前記複数の配線電極層のいずれかとが相重なる部分、又は、前記複数の配線電極層同士が相重なる部分に、前記薄膜半導体層が少なくとも配設されており、かつ、前記ゲート電極層と前記複数の配線電極層のいずれかとが相重なる部分以外のゲート電極層部分、又は、前記複数の配線電極層同士が相重なる部分以外の前記配線電極層部分には前記薄膜半導体層が配設されない部分を有することを特徴とする薄膜トランジスタ集積素子。」と訂正する。
ｅ．特許請求の範囲の請求項５
「【請求項５】前記薄膜半導体層がレーザアニール結晶化法により形成されてなることを特徴とする請求項１乃至４のいずれか一に記載の薄膜トランジスタ集積素子。」を
「【請求項５】前記ゲート電極層と前記配線電極層とが相重なる領域または部分は、前記ゲート電極層の薄膜トランジスタ領域以外の配線領域に配設されてなる、ことを特徴とする請求項１、３又は４のいずれか一に記載の薄膜トランジスタ集積素子。」と訂正する。
ｆ．特許請求の範囲の請求項６
「【請求項６】（ａ）透明絶縁性基板上に、薄膜半導体活性層を製膜する工程と、（ｂ）前記薄膜半導体層の所定の部分を残すように該薄膜半導体層を除去する工程と、（ｃ）前記薄膜半導体層の一部にソース・ドレイン領域を形成する工程と、（ｄ）前記薄膜半導体層を覆うように絶縁膜層を形成する工程と、（ｅ）前記絶縁膜層上の所定の領域にゲート電極層を形成する工程と、（ｆ）前記ゲート電極層の上の所定の領域に、層間絶縁膜層を介して１又は複数の配線電極層を形成する工程と、を少なくとも含む薄膜トランジスタ集積素子の製造方法であって、前記（ａ）の工程において、前記透明絶縁性基板と前記薄膜半導体活性層との間には他の配線ないし電極となる層を有さないように前記薄膜半導体層を製膜し、前記（ｂ）の工程において、前記透明絶縁性基板の法線方向から見て、前記ゲート電極層と１又は複数の前記配線電極層とが相重なる部分、又は、２以上の前記配線電極層が相重なる部分に少なくとも残るように、前記薄膜半導体層を形成する、ことを特徴とする薄膜トランジスタ集積素子の製造方法。」を
「【請求項６】（ａ）透明絶縁性基板上に、レーザアニール結晶化法により薄膜半導体活性層を製膜する工程と、（ｂ）前記薄膜半導体層の所定の部分を残すように該薄膜半導体層を除去する工程と、（ｃ）前記薄膜半導体層の一部にソース・ドレイン領域を形成する工程と、（ｄ）前記薄膜半導体層を覆うように絶縁膜層を形成する工程と、（ｅ）前記絶縁膜層上の所定の領域にゲート電極層を形成する工程と（ｆ）前記ゲート電極層の上の所定の領域に、層間絶縁膜層を介して１又は複数の配線電極層を形成する工程と、を少なくとも含む薄膜トランジスタ集積素子の製造方法であって、前記（ａ）の工程において、前記透明絶縁性基板と前記薄膜半導体活性層との間には他の配線ないし電極となる層を有さないように前記薄膜半導体層を製膜し、前記（ｂ）の工程において、前記透明絶縁性基板の法線方向から見て、前記ゲート電極層と１又は複数の前記配線電極層とが相重なる部分、又は、２以上の前記配線電極層が相重なる部分に少なくとも残るように、前記薄膜半導体層を形成し、かつ、前記ゲート電極層と１又は複数の前記配線電極層とが相重なる部分以外の前記ゲート電極層部分、又は、２以上の前記配線電極層が相重なる部分以外の前記配線電極層部分には前記薄膜半導体層を配設しない部分を形成する、ことを特徴とする薄膜トランジスタ集積素子の製造方法。」と訂正する。
ｇ．特許請求の範囲の請求項７
「【請求項７】前記薄膜半導体層が、レーザアニール結晶化法により形成されてなる、ことを特徴とする請求項６記載の薄膜トランジスタ集積素子の製造方法。」を
「【請求項７】前記ゲート電極層と１又は複数の前記配線電極層とが相重なる部分は、前記ゲート電極層の薄膜トランジスタ部分以外の配線部分に形成する、ことを特徴とする請求項６記載の薄膜トランジスタ集積素子の製造方法。」と訂正する。
ｈ．特許明細書中の段落００１０
「【００１０】【課題を解決するための手段】上記目的を達成するために、本発明は、第１の視点において、透明絶縁性基板上の所定の領域に配設された薄膜半導体活性層と、前記薄膜半導体層の上層に絶縁膜を介して形成されるゲート電極と、前記ゲート電極の上層に層間絶縁膜層を介して互いに絶縁して形成される１又は複数の配線電極層と、を少なくとも含む薄膜トランジスタ集積素子において、前記透明絶縁性基板と前記薄膜半導体活性層との間には他の配線ないし電極となる層を有さず前記薄膜半導体活性層が配設される所定の領域が、前記透明絶縁性基板の法線方向から見て、前記ゲート電極と１又は複数の前記配線電極層とが相重なる領域を少なくとも含むものである。」を
「【００１０】【課題を解決するための手段】上記目的を達成するために、本発明は、第１の視点において、透明絶縁性基板上の所定の領域に配設された、レーザアニール結晶化法により形成された薄膜半導体活性層と、前記薄膜半導体層の上層に絶縁膜を介して形成されるゲート電極と、前記ゲート電極の上層に層間絶縁膜層を介して互いに絶縁して形成される１又は複数の配線電極層と、を少なくとも含む薄膜トランジスタ集積素子において、前記透明絶縁性基板と前記薄膜半導体活性層との間には他の配線ないし電極となる層を有さず、前記薄膜半導体活性層が配設される所定の領域が、前記透明絶縁性基板の法線方向から見て、前記ゲート電極と１又は複数の前記配線電極層とが相重なる領域を少なくとも含み、かつ、前記相重なる領域以外の前記ゲート電極領域には前記薄膜半導体活性層が配設されない領域を有するものである。」と訂正する。
ｉ．特許明細書中の段落００１１
「【００１１】本発明は、第２の視点において、透明絶縁性基板上の所定の領域に配設された薄膜半導体活性層と、前記薄膜半導体層の上層に絶縁膜を介して形成されるゲート電極と、前記ゲート電極の上層に層間絶縁膜層を介して互いに絶縁して形成される１又は複数の配線電極層と、を少なくとも含む薄膜トランジスタ集積素子において、前記透明絶縁性基板と前記薄膜半導体活性層との間には他の配線ないし電極となる層を有さず、前記薄膜半導体活性層が配設される所定の領域が、前記透明絶縁性基板の法線方向から見て、前記配線電極層の少なくとも２以上が相重なる領域を少なくとも含むものである。」を
「【００１１】本発明は、第２の視点において、透明絶縁性基板上の所定の領域に配設された、レーザアニール結晶化法により形成された薄膜半導体活性層と、前記薄膜半導体層の上層に絶縁膜を介して形成されるゲート電極と、前記ゲート電極の上層に層間絶縁膜層を介して互いに絶縁して形成される１又は複数の配線電極層と、を少なくとも含む薄膜トランジスタ集積素子において、前記透明絶縁性基板と前記薄膜半導体活性層との間には他の配線ないし電極となる層を有さず、前記薄膜半導体活性層が配設される所定の領域が、前記透明絶縁性基板の法線方向から見て、前記配線電極層の少なくとも２以上が相重なる領域を少なくとも含み、かつ、前記相重なる領域以外の前記配線電極層領域には前記薄膜半導体活性層が配設されない領域を有するものである。」と訂正する。
ｊ．特許明細書中の段落００１２
「【００１２】本発明の薄膜トランジスタ集積素子の製造方法は、（ａ）透明絶縁性基板上に、薄膜半導体活性層を製膜する工程と、（ｂ）前記薄膜半導体層の所定の部分を残すように該薄膜半導体層を除去する工程と、（ｃ）前記薄膜半導体層の一部にソース・ドレイン領域を形成する工程と、（ｄ）前記薄膜半導体層を覆うように絶縁膜層を形成する工程と、（ｅ）前記絶縁膜層上の所定の領域にゲート電極層を形成する工程と、（ｆ）前記ゲート電極層の上の所定の領域に、層間絶縁膜層を介して１又は複数の配線電極層を形成する工程と、を少なくとも含む薄膜トランジスタ集積素子の製造方法であって、前記（ａ）の工程において、前記透明絶縁性基板と前記薄膜半導体活性層との間には他の配線ないし電極となる層を有さないように前記薄膜半導体層を製膜し、前記（ｂ）の工程において、前記透明絶縁性基板の法線方向から見て、前記ゲート電極層と１又は複数の前記配線電極層とが相重なる部分、又は、２以上の前記配線電極層が相重なる部分に少なくとも残るように、前記薄膜半導体層を形成するものである。」を
「【００１２】本発明の薄膜トランジスタ集積素子の製造方法は、（ａ）透明絶縁性基板上に、レーザアニール結晶化法により薄膜半導体活性層を製膜する工程と、（ｂ）前記薄膜半導体層の所定の部分を残すように該薄膜半導体層を除去する工程と、（ｃ）前記薄膜半導体層の一部にソース・ドレイン領域を形成する工程と、（ｄ）前記薄膜半導体層を覆うように絶縁膜層を形成する工程と、（ｅ）前記絶縁膜層上の所定の領域にゲート電極層を形成する工程と、（ｆ）前記ゲート電極層の上の所定の領域に、層間絶縁膜層を介して１又は複数の配線電極層を形成する工程と、を少なくとも含む薄膜トランジスタ集積素子の製造方法であって、前記（ａ）の工程において、前記透明絶縁性基板と前記薄膜半導体活性層との間には他の配線ないし電極となる層を有さないように前記薄膜半導体層を製膜し、前記（ｂ）の工程において、前記透明絶縁性基板の法線方向から見て、前記ゲート電極層と１又は複数の前記配線電極層とが相重なる部分、又は、２以上の前記配線電極層が相重なる部分に少なくとも残るように、前記薄膜半導体層を形成し、かつ、前記ゲート電極層と１又は複数の前記配線電極層とが相重なる部分以外の前記ゲート電極層部分、又は、２以上の前記配線電極層が相重なる部分以外の前記配線電極層部分には前記薄膜半導体層を配設しない部分を形成するものである。」と訂正する。
ｋ．特許明細書中の段落００１３
「【００１３】本発明においては、前記薄膜半導体層がレーザアニール結晶化法により形成されてなることが好ましい。」を
「【００１３】本発明においては、前記ゲート電極層と１又は複数の前記配線電極層とが相重なる領域または部分は、前記ゲート電極層の薄膜トランジスタ領域以外の配線領域に形成されてなることが好ましい。」と訂正する。
　
（２）訂正の目的の適否、新規事項の有無及び拡張・変更の存否
　上記訂正事項ａは、訂正前の請求項１について、（イ）薄膜半導体活性層は「レーザアニール結晶化法により形成された薄膜半導体活性層」であることと、（ロ）透明絶縁性基板の法線方向から見て、ゲート電極と１又は複数の前記配線電極層とが「相重なる領域以外の前記ゲート電極領域には前記薄膜半導体活性層が配設されない領域を有する」ことを限定するものであるところ、（イ）は訂正前の請求項５が従属項として限定していたものであり、（ロ）は特許明細書段落００２０の記載「薄膜半導体層２を残す領域は、…１μｍ程度、交差部分よりも大きく作製することが望ましい」の記載に基づくものである。
　上記訂正事項ｂは、訂正前の請求項２について、（ハ）薄膜半導体活性層は「レーザアニール結晶化法により形成された薄膜半導体活性層」であることと、（ニ）透明絶縁性基板の法線方向から見て、配線電極層の少なくとも２以上が「相重なる領域以外の前記配線電極層領域には前記薄膜半導体活性層が配設されない領域を有する」ことを限定するものであるところ、（ハ）は（イ）と同様に訂正前の請求項５に基づくものであり、（ニ）は特許明細書段落００２０、００２１及び図１の記載に基づくものである。
　上記訂正事項ｃは、訂正前の請求項３について、（ホ）薄膜半導体活性層は「レーザアニール結晶化法により形成された薄膜半導体活性層」であることと、（へ）透明絶縁性基板の法線方向から見て、ゲート電極と第１の配線電極層とが「相重なる部分以外の前記ゲート電極層部分には前記薄膜半導体層が配設されない領域を有する」ことを限定するものであるところ、（ホ）は（イ）と同様に訂正前の請求項５に基づくものであり、（へ）は特許明細書段落００２０の記載「薄膜半導体層２を残す領域は、…１μｍ程度、交差部分よりも大きく作製することが望ましい」の記載に基づくものである。
　上記訂正事項ｄは、訂正前の請求項４について、（ト）薄膜半導体活性層は「レーザアニール結晶化法により形成された薄膜半導体活性層」であることと、（チ）透明絶縁性基板の法線方向から見て、「前記ゲート電極層と前記複数の配線電極層のいずれかとが相重なる部分以外のゲート電極層部分、又は、前記複数の配線電極層同士が相重なる部分以外の前記配線電極層部分には前記薄膜半導体層が配設されない部分を有する」ことを限定するものであるところ、（ト）は（イ）と同様に訂正前の請求項５に基づくものであり、（チ）は特許明細書段落００２０、００２１及び図１の記載に基づくものである。
　上記訂正事項ｅは、訂正前の請求項５の記載事項であるレーザアニール結晶化法により薄膜半導体活性層を形成することを請求項１ないし４に移した上で、請求項１、３及び４に対して、（リ）「前記ゲート電極層と前記配線電極層とが相重なる領域または部分は、前記ゲート電極層の薄膜トランジスタ領域以外の配線領域に配設されてなる」と更なる限定を加えたもので、請求項５を減縮するものであり、また、この訂正は特許明細書段落００２０、００２１および図１の記載に基づくものである。
　上記訂正事項ｆは、訂正前の請求項６について、（ヌ）「レーザアニール結晶化法により薄膜半導体活性層を製膜」することと、（ル）透明絶縁性基板の法線方向から見て、「前記ゲート電極層と１又は複数の配線電極層とが相重なる部分以外の前記ゲート電極層部分、又は、２以上の前記配線電極層が相重なる部分以外の前記配線電極層部分には前記薄膜半導体層を配設しない部分を形成する」ことを限定するものであるところ、（ヌ）は訂正前の請求項７が従属項として限定していたものであり、（ル）は特許明細書段落００２０、００２１及び図１の記載に基づくものである。
　上記訂正事項ｇは、訂正前の請求項７の記載事項であるレーザアニール結晶化法により薄膜半導体活性層を形成することを請求項６に移した上で、請求項６に対して、（ヲ）「前記ゲート電極層と１又は複数の前記配線電極層とが相重なる部分は、前記ゲート電極層の薄膜トランジスタ部分以外の配線部分に形成する」と更なる限定を加えたもので、請求項７を減縮するものであり、また、この訂正は特許明細書段落００２０、００２１および図１の記載に基づくものである。
　上記訂正事項ｈは、今回訂正した請求項１の記載と発明の詳細な説明の段落００１０の記載との整合を取るためのもので、明りょうでない記載の釈明を目的とするものである。
　上記訂正事項ｉは、今回訂正した請求項２の記載と発明の詳細な説明の段落００１１の記載との整合を取るためのもので、明りょうでない記載の釈明を目的とするものである。
　上記訂正事項ｊは、今回訂正した請求項６の記載と発明の詳細な説明の段落００１２の記載との整合を取るためのもので、明りょうでない記載の釈明を目的とするものである。
　上記訂正事項ｋは、今回訂正した請求項５または７の記載と発明の詳細な説明の段落００１３の記載との整合を取るためのもので、明りょうでない記載の釈明を目的とするものである。
　以上のとおりであり、上記の各訂正事項は、特許請求の範囲の減縮又は明瞭でない記載の釈明を目的とするものであり、また、これらの事項は、願書に添付された明細書又は図面に記載された範囲内のものであり、さらに、いずれの訂正も実質上特許請求の範囲を拡張し又は変更するものでもない。
　
（３）むすび
　したがって、上記訂正は、特許法第１２０条の４第２項の規定並びに同条第３項で準用する特許法第１２６条第２項及び第３項の規定に適合するので、当該訂正を認める。
　
３．特許異議申立てについての判断
（１）申立ての理由の概要
　申立人中川徹は、甲第１号証（特開平８−１２５１９４号公報）及び甲第２号証（特開平８−２３６７８０号公報）を提出して、本件の請求項１ないし７に係る発明は、これらの刊行物に記載された発明であるか、又は、これらの刊行物に記載された発明に基いて当業者が容易に発明できたものであり、特許法第２９条第１項第３号又は同条第２項の規定に違反して特許されたものであり、特許を取り消すべきと主張している。
　
（２）本件発明
　訂正が認められるので、本件の請求項１ないし７に係る発明（以下、それぞれ「本件発明１」ないし「本件発明７」という。）は、訂正明細書の特許請求の範囲に記載された次のとおりのものである。
「【請求項１】透明絶縁性基板上の所定の領域に配設された、レーザアニール結晶化法により形成された薄膜半導体活性層と、前記薄膜半導体層の上層に絶縁膜を介して形成されるゲート電極と、前記ゲート電極の上層に層間絶縁膜層を介して互いに絶縁して形成される１又は複数の配線電極層と、を少なくとも含む薄膜トランジスタ集積素子において、前記透明絶縁性基板と前記薄膜半導体活性層との間には他の配線ないし電極となる層を有さず、前記薄膜半導体活性層が配設される所定の領域が、前記透明絶縁性基板の法線方向から見て、前記ゲート電極と１又は複数の前記配線電極層とが相重なる領域を少なくとも含み、かつ、前記相重なる領域以外の前記ゲート電極領域には前記薄膜半導体活性層が配設されない領域を有する、ことを特徴とする薄膜トランジスタ集積素子。
【請求項２】透明絶縁性基板上の所定の領域に配設された、レーザアニール結晶化法により形成された薄膜半導体活性層と、前記薄膜半導体層の上層に絶縁膜を介して形成されるゲート電極と、前記ゲート電極の上層に層間絶縁膜層を介して互いに絶縁して形成される１又は複数の配線電極層と、を少なくとも含む薄膜トランジスタ集積素子において、前記透明絶縁性基板と前記薄膜半導体活性層との間には他の配線ないし電極となる層を有さず、前記薄膜半導体活性層が配設される所定の領域が、前記透明絶縁性基板の法線方向から見て、前記配線電極層の少なくとも２以上が相重なる領域を少なくとも含み、かつ、前記相重なる領域以外の前記配線電極層領域には前記薄膜半導体活性層が配設されない領域を有する、ことを特徴とする薄膜トランジスタ集積素子。
【請求項３】透明絶縁性基板上に、レーザアニール結晶化法により形成された薄膜半導体活性層と、前記薄膜半導体層の一部に形成されるソース・ドレイン領域と、前記薄膜半導体層を覆うように形成される絶縁膜層と、前記絶縁膜層の上に形成されるゲート電極層と、前記ゲート電極層の上に形成される第１の層間絶縁膜層と、前記第１の層間絶縁膜層の上部に形成される第１の配線電極層と、を少なくとも備えた薄膜トランジスタ集積素子において、前記透明絶縁性基板と前記薄膜半導体活性層との間には他の配線ないし電極となる層を有さず、前記透明絶縁性基板の法線方向から見て、前記ゲート電極層と前記第１の配線電極層とが相重なる部分に、前記薄膜半導体層が少なくとも配設されており、かつ、前記相重なる部分以外の前記ゲート電極層部分には前記薄膜半導体層が配設されない部分を有する、ことを特徴とする薄膜トランジスタ集積素子。
【請求項４】透明絶縁性基板上に、レーザアニール結晶化法により形成された薄膜半導体活性層と、前記薄膜半導体層の一部に形成されるソース・ドレイン領域と、前記薄膜半導体層を覆うように形成される絶縁膜層と、前記絶縁膜層の上に形成されるゲート電極層と、前記ゲート電極層の上に形成される第１の層間絶縁膜層と、前記第１の層間絶縁膜層の上部に、その間に絶縁膜を介して互いに分離して形成される複数の配線電極層と、を少なくとも備えた薄膜トランジスタ集積素子において、前記透明絶縁性基板と前記薄膜半導体活性層との間には他の配線ないし電極となる層を有さず、前記透明絶縁性基板の法線方向から見て、前記ゲート電極層と前記複数の配線電極層のいずれかとが相重なる部分、又は、前記複数の配線電極層同士が相重なる部分に、前記薄膜半導体層が少なくとも配設されており、かつ、前記ゲート電極層と前記複数の配線電極層のいずれかとが相重なる部分以外のゲート電極層部分、又は、前記複数の配線電極層同士が相重なる部分以外の前記配線電極層部分には前記薄膜半導体層が配設されない部分を有することを特徴とする薄膜トランジスタ集積素子。
【請求項５】前記ゲート電極層と前記配線電極層とが相重なる領域または部分は、前記ゲート電極層の薄膜トランジスタ領域以外の配線領域に配設されてなる、ことを特徴とする請求項１、３又は４のいずれか一に記載の薄膜トランジスタ集積素子。
【請求項６】（ａ）透明絶縁性基板上に、レーザアニール結晶化法により薄膜半導体活性層を製膜する工程と、（ｂ）前記薄膜半導体層の所定の部分を残すように該薄膜半導体層を除去する工程と、（ｃ）前記薄膜半導体層の一部にソース・ドレイン領域を形成する工程と、（ｄ）前記薄膜半導体層を覆うように絶縁膜層を形成する工程と、（ｅ）前記絶縁膜層上の所定の領域にゲート電極層を形成する工程と（ｆ）前記ゲート電極層の上の所定の領域に、層間絶縁膜層を介して１又は複数の配線電極層を形成する工程と、を少なくとも含む薄膜トランジスタ集積素子の製造方法であって、前記（ａ）の工程において、前記透明絶縁性基板と前記薄膜半導体活性層との間には他の配線ないし電極となる層を有さないように前記薄膜半導体層を製膜し、前記（ｂ）の工程において、前記透明絶縁性基板の法線方向から見て、前記ゲート電極層と１又は複数の前記配線電極層とが相重なる部分、又は、２以上の前記配線電極層が相重なる部分に少なくとも残るように、前記薄膜半導体層を形成し、かつ、前記ゲート電極層と１又は複数の前記配線電極層とが相重なる部分以外の前記ゲート電極層部分、又は、２以上の前記配線電極層が相重なる部分以外の前記配線電極層部分には前記薄膜半導体層を配設しない部分を形成する、ことを特徴とする薄膜トランジスタ集積素子の製造方法。
【請求項７】前記ゲート電極層と１又は複数の前記配線電極層とが相重なる部分は、前記ゲート電極層の薄膜トランジスタ部分以外の配線部分に形成する、ことを特徴とする請求項６記載の薄膜トランジスタ集積素子の製造方法。」
　
（３）甲第１号証記載の発明
　甲第１号証（特開平８一１２５１９４号公報）には、透明絶縁基板と薄膜半導体活性層間に配線や電極となる層を有しない半導体装置及びその製造方法に関する発明が記載されている。
　本号証に記載の発明は、ゲート配線を共有するＴＦＴにおいても十分な素子分離が成就することを目的とする（［００１３］）。薄膜半導体の具体的構成はその製造工程図の図４及び［００５２］〜［００５７］に記載されるように、ガラス基板３１上にバッファー層としての酸化珪素（ＳｉＯ２）膜３２、その上にチャンネル形成領域となるアモルファスシリコン層３４、熱アニールによって結晶化された結晶化シリコン層３５（３６）が形成されている（図４Ａ）。ゲート電極４０はゲート絶縁膜３８を介して結晶化シリコン層３６上に形成され、ゲート配線４１はシリコン層３７の上にゲート絶縁膜３９を介して形成されている（図４Ｂ）。ソース／ドレイン領域３３はコンタクトホールを介して電極・配線４５、４６に接続され、その電極・配線４５、４６は層間絶縁物４４を介してゲート配線４１の上層に形成されている（図４Ｄ）。
　
（４）甲第１号証記載の発明との対比・判断
　本件発明１と甲第１号証に記載の発明とを比較するに、甲第１号証の「ガラス基板３１」、「シリコン薄膜層３６、３７」、「ゲート絶縁膜３８、３９」、「ゲート電極・配線４０、４１」、「層間絶縁物４４」及び「電極配線４６」がそれぞれ、本件発明１の「透明絶縁基板」、「薄膜半導体層」、「絶縁膜」、「ゲート電極」、「層間絶縁膜層」及び「配線電極層」に相当しており、甲第１号証において、ガラス基板３１とシリコン薄膜層３６，３７の間には、酸化珪素膜３２が存在するものの、「配線ないし電極となる層」は存在しておらず、また、ゲート配線４１と電極配線４６の交差部の下方にはシリコン薄膜層３７が存在し、この領域は前記交差部を含んでいるから、両者はともに
「透明絶縁性基板上の所定の領域に配設された薄膜半導体活性層と、前記薄膜半導体層の上層に絶縁膜を介して形成されるゲート電極と、前記ゲート電極の上層に層間絶縁膜層を介して互いに絶縁して形成される１又は複数の配線電極層と、を少なくとも含む薄膜トランジスタ集積素子において、前記透明絶縁性基板と前記薄膜半導体活性層との間には他の配線ないし電極となる層を有さず、前記薄膜半導体活性層が配設される所定の領域が、前記透明絶縁性基板の法線方向から見て、前記ゲート電極と１又は複数の前記配線電極層とが相重なる領域を少なくとも含む薄膜トランジスタ集積素子。」という構造を有しているものである点で一致するものの次の点で相違する。
　 まず、本件発明１は、薄膜半導体層がレーザアニール結晶化法により形成されたものであるのに対し、甲第１号証に記載のものは、その［００５４］段落に「５５０℃、４時間の熱アニールをおこなった」と記載されているように、熱アニールにより形成されたものである点で相違する。
　なお、異議申立人は、甲第１号証の７頁右欄１７〜１９行に「熱アニールの代わりにＫｒＦエキシマレーザーを照射して光アニールによって結晶化を行ってもよい。」との記載があるとの主張をしているが、これは第１図におけるソース／ドレインとなる領域３，４、６，７の形成に関するものであり、第４図でいえばソース／ドレイン領域３３についての記載であって、本件発明１の薄膜半導体層に相当するシリコン薄膜層３６、３７や第１図のアモルファスシリコン層８について、これを光アニールで行うことについては何も記載されていない。
　次に、本件発明１は、薄膜半導体活性層が配設される所定の領域について、ゲート電極と１又は複数の前記配線電極層とが相重なる領域以外のゲート電極領域には前記薄膜半導体活性層が配設されない領域を有するとされているのに対し、甲第１号証のものは、その［００５５］段落に「これらとシリコン層３４、３５をエッチングすることにより、ゲイト電極４０、ゲイト配線４１、ゲイト絶縁膜３８、３９、シリコン層３６、３７を形成した。」と記載されていることから分かるように、ゲート電極・配線４０、４１の下層には必ずシリコン薄膜層３６、３７が存在する構造となっていることから、本件発明１のように、ゲート電極領域に薄膜半導体活性層が配設されない領域を有するという構造のものではない。
　本件発明１と甲第１号証に記載の発明には、以上のとおりの相違があり、本件発明１が甲第１号証に記載された発明であるとはいえないから、本件発明１は、申立人の主張のように特許法第２９条第１項第３号に該当するものではない。
　次に、本件発明１が特許法第２９条第２項に該当するものであるかについて検討するに、本件発明１は、レーザアニール結晶化法により薄膜半導体層を形成する時に発生するピンホールによりフッ酸洗浄時にガラス基板にエッチングホールが形成され、その上に形成される配線電極層間の層間ショートを誘発するという問題を、薄膜半導体層でエッチングホールを覆うことにより解決するものであるが、甲第１号証にはこのような問題点については何も記載されていないのだから、甲第１号証に記載の発明の構造を本件発明１のようにする理由がなく、本件発明１を甲第１号証に記載された発明に基いて当業者が容易に発明し得たとはいえない。
　本件発明２ないし本件発明４について検討する。
　本件発明２ないし本件発明４と甲第１号証に記載された発明を対比するに、これらの間には、本件発明１についての検討で指摘したのと同様の相違点があり、本件発明２ないし本件発明４が甲第１号証に記載された発明であるとはいえないから、本件発明２ないし本件発明４は、申立人の主張のように特許法第２９条第１項第３号に該当するものではない。
　また、本件発明２ないし本件発明４が特許法第２９条第２項に該当するものであるかについても、上記本件発明１についての検討で指摘したのと同様の理由で、本件発明２ないし本件発明４を甲第１号証に記載された発明に基いて当業者が容易に発明し得たとはいえない。
　本件発明５は、本件発明１、３、４に従属するものであるから、これらの発明と同様の理由で、甲第１号証に記載された発明であるとも、甲第１号証に記載された発明に基いて当業者が容易に発明できたものであるともいえない。
　本件発明６と甲第１号証に記載の発明を比較するに、本件発明６は、レーザアニール結晶化法により薄膜半導体活性層を製膜した後に所定の部分を残すように該薄膜半導体層を除去し、次に絶縁膜層及びゲート電極層を形成するものであるのに対し、甲第１号証のものは、本件発明１の検討において指摘したごとく、熱アニールにより形成した薄膜半導体活性層に絶縁層及びゲート電極層を形成した上で、その後、所定の部分を残すようにするものであるから、その順序も含め製造工程上の相違があり、また、できあがったものについても、本件発明１の検討において指摘したとおりの相違がある。
　よって、本件発明６は、甲第１号証に記載された発明ではない。
　また、甲第１号証には、本件発明１の検討において指摘したエッチングホールによる配線電極層間の層間ショートの防止という課題について全く記載されていないのであるから、甲第１号証において、本願発明６の製造方法を採用する動機付けが存在せず、本件発明６が甲第１号証に記載された発明に基いて当業者が容易に発明できたものということはできない。
　本件発明７は、本件発明６に従属するものであるから、同様に、甲第１号証に記載されたものであるとも、甲第１号証に記載されたものに基いて当業者が容易に発明できたものであるともいえない。
　
（５）甲第２号証記載の発明
　甲第２号証（特開平８−２３６７８０号公報）には、液晶ライトバルブ等に用いられ、リーク電流が少ない多重ゲートＴＦＴに関する発明が記載されている（２頁左欄４６〜４９行目）。多重ゲート構造は、従来技術を示す第１図に示されるように、ゲート線２４、２６が半導体線２０のチャンネル３０、３２に交差した構造を示すものであり（［００１９］）、本号証に記載の発明は、図９〜１３に示される多層配線された多重ゲート構造として開示されている。同図において第二半導体パターン２２０、２１２、２１４、２１６として図示されるものがゲート電極及びゲート配線に係る層であり、第一半導体パターン２１０として図示されるパターンと交差することにより、チャンネル２２２と２２４を含む２つのＴＦＴが形成される。図１０（図９のａ−ａ線断面図）及び図１１（図９のｂ−ｂ線断面図）において、基板２４０上に絶縁層２５０が形成され、その上に符号「ｉ」で示される真性多結晶Ｓｉの層２２４及び符号「ｎ＋」で示されるドーピングされた多結晶Ｓｉの層２５２、２５４がそれぞれ形成され、さらにその上層には、絶縁層２５６を介して第二半導体パターン（ゲート電極層）２２０及びスキャン線２００が、さらに、絶縁層２６０を介してデータ線２０４が重畳している（［００３２］〜［００４２］）。
　
（６）甲第２号証記載の発明との対比・判断
　本件発明１と甲第２号証に記載の発明とを比較するに、甲第１号証の「基板２４０」、「多結晶Ｓｉの層２１２、２２２、２２４、２１０、２１４、２１６、２５２、２５４」、「絶縁層２５６」、「第二半導体パターン（ゲート電極層）２２０及びスキャン線２００」、「絶縁層２６０」及び「データ線２０４」がそれぞれ、本件発明１の「透明絶縁基板」、「薄膜半導体層」、「絶縁膜」、「ゲート電極」、「層間絶縁膜層」及び「配線電極層」に相当しており、甲第１号証において、基板２４０と多結晶Ｓｉの層２１２…２５４の間には、絶縁層２５０が存在するものの、「配線ないし電極となる層」は存在しておらず、また、第二半導体パターン（ゲート電極層）２２０及びスキャン線２００の下には、多結晶Ｓｉの層が存在しない部分があるから、両者はともに
「透明絶縁性基板上の所定の領域に配設された薄膜半導体活性層と、前記薄膜半導体層の上層に絶縁膜を介して形成されるゲート電極と、前記ゲート電極の上層に層間絶縁膜層を介して互いに絶縁して形成される１又は複数の配線電極層と、を少なくとも含む薄膜トランジスタ集積素子において、前記透明絶縁性基板と前記薄膜半導体活性層との間には他の配線ないし電極となる層を有さず、前記薄膜半導体活性層が配設される所定の領域が、前記透明絶縁性基板の法線方向から見て、前記ゲート電極と１又は複数の前記配線電極層とが相重なる領域以外の前記ゲート電極領域には前記薄膜半導体活性層が配設されない領域を有する薄膜トランジスタ集積素子。」という構造を有しているものである点で一致するものの次の点で相違する。
　 まず、本件発明１は、薄膜半導体層がレーザアニール結晶化法により形成されたものであるのに対し、甲第２号証の多結晶Ｓｉの層がレーザアニール結晶化法により形成されたものであるとの記載はない点で相違する。
　また、本件発明１は、薄膜半導体活性層が配設される所定の領域について、ゲート電極と１又は複数の前記配線電極層とが相重なる領域を少なくとも含むものとされているのに対し、甲第２号証では、その図９から明らかなように、データ線２０４とスキャン線２０４が相重なる部分ついても、また、第二半導体パターン（ゲート電極層）２２０とスキャン線２０４が相重なる部分ついても、多結晶Ｓｉの層２１２…２５４の領域は、その一部に重なるだけであって、薄膜半導体活性層が配設される所定の領域がデータ線とスキャン線等が相重なる部分を含んでいるとはいえない点で相違する。
　本件発明１と甲第２号証に記載の発明には、以上のとおりの相違があり、本件発明１が甲第１号証に記載された発明であるとはいえないから、本件発明１は、申立人の主張のように特許法第２９条第１項第３号に該当するものではない。
　次に、本件発明１が甲第２号証に記載された発明に基いて当業者が容易に発明できたものであるかについて検討するに、本件発明１は、前記のごとく、レーザアニール結晶化法により薄膜半導体層を形成する時に発生するピンホールによりフッ酸洗浄時にガラス基板にエッチングホールが形成され、その上に形成される配線電極層間の層間ショートを誘発するという問題を、薄膜半導体層でエッチングホールを覆うことにより解決するものであるが、甲第２号証にはこのような問題点については何も記載されていないのだから、甲第２号証に記載の発明の構造を本件発明１のようにする理由がなく、本件発明１を甲第２号証に記載された発明に基いて当業者が容易に発明し得たとはいえない。
　本件発明２ないし本件発明４について検討する。
　本件発明２ないし本件発明４と甲第２号証に記載された発明を対比するに、これらの間には、本件発明１と甲第２号証との対比において指摘したのと同様の相違点があり、本件発明２ないし本件発明４が甲第２号証に記載された発明であるとはいえない。
　また、本件発明２ないし本件発明４が特許法第２９条第２項に該当するものであるかについても、上記本件発明１と甲第２号証との対比において指摘したのと同様の理由で、本件発明２ないし本件発明４を甲第２号証に記載された発明に基いて当業者が容易に発明し得たとはいえない。
　本件発明５は、本件発明１、３、４に従属するものであるから、これらの発明と同様の理由で、甲第２号証に記載された発明であるとも、甲第２号証に記載された発明に基いて当業者が容易に発明できたものであるともいえない。
　本件発明６と甲第２号証に記載の発明を比較するに、本件発明６の（ｂ）工程において形成される薄膜半導体層の所定の部分は、ゲート電極層と１又は複数の配線電極層とが相重なる部分、又は、２以上の配線電極層が相重なる部分に少なくとも残るように形成されるのに対し、甲第２号証のものでは、データ線とスキャン線の相重なる部分の一部にしか形成されないものであるから、両者は、この点で相違し、本件発明６が甲第２号証に記載された発明であるとはいえない。
　また、甲第２号証には、本件発明６のような、配線電極層間の層間ショートを防止するために配線電極層が相重なる部分に薄膜半導体層を残すという技術思想は全く記載されていないのであるから、甲第２号証において、本願発明６の製造方法を採用する動機付けが存在せず、本件発明６について、甲第２号証に記載された発明に基いて当業者が容易に発明できたということはできない。
　本件発明７は、本件発明６に従属するものであるから、同様に、甲第２号証に記載されたものであるとも、甲第２号証に記載されたものに基いて当業者が容易に発明できたものであるともいえない。
　
（７）むすび
　以上のとおりであり、本件発明１ないし７について、甲第１号証に記載された発明であるとも、甲第２号証に記載された発明であるとも、また、これらの発明に基いて当業者が容易に発明できたものであるともいえない。
　
４．むすび
　以上のとおりであるから、特許異議申立ての理由及び証拠によっては本件請求項１ないし７に係る発明の特許を取り消すことはできない。
　また、他に本件請求項１ないし７に係る特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１４年１月２１日（２００２．１．２１）
【訂正の要旨】
　訂正の要旨
ａ．特許請求の範囲の請求項１
「【請求項１】透明絶縁性基板上の所定の領域に配設された薄膜半導体活性層と、前記薄膜半導体層の上層に絶縁膜を介して形成されるゲート電極と、前記ゲート電極の上層に層間絶縁膜層を介して互いに絶縁して形成される１又は複数の配線電極層と、を少なくとも含む薄膜トランジスタ集積素子において、前記透明絶縁性基板と前記薄膜半導体活性層との間には他の配線ないし電極となる層を有さず、前記薄膜半導体活性層が配設される所定の領域が、前記透明絶縁性基板の法線方向から見て、前記ゲート電極と１又は複数の前記配線電極層とが相重なる領域を少なくとも含む、ことを特徴とする薄膜トランジスタ集積素子。」を
「【請求項１】透明絶縁性基板上の所定の領域に配設された、レーザアニール結晶化法により形成された薄膜半導体活性層と、前記薄膜半導体層の上層に絶縁膜を介して形成されるゲート電極と、前記ゲート電極の上層に層間絶縁膜層を介して互いに絶縁して形成される１又は複数の配線電極層と、を少なくとも含む薄膜トランジスタ集積素子において、前記透明絶縁性基板と前記薄膜半導体活性層との間には他の配線ないし電極となる層を有さず、前記薄膜半導体活性層が配設される所定の領域が、前記透明絶縁性基板の法線方向から見て、前記ゲート電極と１又は複数の前記配線電極層とが相重なる領域を少なくとも含み、かつ、前記相重なる領域以外の前記ゲート電極領域には前記薄膜半導体活性層が配設されない領域を有する、ことを特徴とする薄膜トランジスタ集積素子。」と訂正する。
ｂ．特許請求の範囲の請求項２
「【請求項２】透明絶縁性基板上の所定の領域に配設された薄膜半導体活性層と、前記薄膜半導体層の上層に絶縁膜を介して形成されるゲート電極と、前記ゲート電極の上層に層間絶縁膜層を介して互いに絶縁して形成される１又は複数の配線電極層と、を少なくとも含む薄膜トランジスタ集積素子において、前記透明絶縁性基板と前記薄膜半導体活性層との間には他の配線ないし電極となる層を有さず、前記薄膜半導体活性層が配設される所定の領域が、前記透明絶縁性基板の法線方向から見て、前記配線電極層の少なくとも２以上が相重なる領域を少なくとも含む、ことを特徴とする薄膜トランジスタ集積素子。」を
「【請求項２】透明絶縁性基板上の所定の領域に配設された、レーザアニール結晶化法により形成された薄膜半導体活性層と、前記薄膜半導体層の上層に絶縁膜を介して形成されるゲート電極と、前記ゲート電極の上層に層間絶縁膜層を介して互いに絶縁して形成される１又は複数の配線電極層と、を少なくとも含む薄膜トランジスタ集積素子において、前記透明絶縁性基板と前記薄膜半導体活性層との間には他の配線ないし電極となる層を有さず、前記薄膜半導体活性層が配設される所定の領域が、前記透明絶縁性基板の法線方向から見て、前記配線電極層の少なくとも２以上が相重なる領域を少なくとも含み、かつ、前記相重なる領域以外の前記配線電極層領域には前記薄膜半導体活性層が配設されない領域を有する、ことを特徴とする薄膜トランジスタ集積素子。」と訂正する。
ｃ．特許請求の範囲の請求項３
「【請求項３】透明絶縁性基板上に、薄膜半導体活性層と、前記薄膜半導体層の一部に形成されるソース・ドレイン領域と、前記薄膜半導体層を覆うように形成される絶縁膜層と、前記絶縁膜層の上に形成されるゲート電極層と、前記ゲート電極層の上に形成される第１の層間絶縁膜層と、前記第１の層間絶縁膜層の上部に形成される第１の配線電極層と、を少なくとも備えた薄膜トランジスタ集積素子において、前記透明絶縁性基板と前記薄膜半導体活性層との間には他の配線ないし電極となる層を有さず、前記透明絶縁性基板の法線方向から見て、前記ゲート電極層と前記第１の配線電極層とが相重なる部分に、前記薄膜半導体層が少なくとも配設されている、ことを特徴とする薄膜トランジスタ集積素子。」を
「【請求項３】透明絶縁性基板上に、レーザアニール結晶化法により形成された薄膜半導体活性層と、前記薄膜半導体層の一部に形成されるソース・ドレイン領域と、前記薄膜半導体層を覆うように形成される絶縁膜層と、前記絶縁膜層の上に形成されるゲート電極層と、前記ゲート電極層の上に形成される第１の層間絶縁膜層と、前記第１の層間絶縁膜層の上部に形成される第１の配線電極層と、を少なくとも備えた薄膜トランジスタ集積素子において、前記透明絶縁性基板と前記薄膜半導体活性層との間には他の配線ないし電極となる層を有さず、前記透明絶縁性基板の法線方向から見て、前記ゲート電極層と前記第１の配線電極層とが相重なる部分に、前記薄膜半導体層が少なくとも配設されており、かつ、前記相重なる部分以外の前記ゲート電極層部分には前記薄膜半導体層が配設されない部分を有する、ことを特徴とする薄膜トランジスタ集積素子。」と訂正する。
ｄ．特許請求の範囲の請求項４
「【請求項４】透明絶縁性基板上に、薄膜半導体活性層と、前記薄膜半導体層の一部に形成されるソース・ドレイン領域と、前記薄膜半導体層を覆うように形成される絶縁膜層と、前記絶縁膜層の上に形成されるゲート電極層と、前記ゲート電極層の上に形成される第１の層間絶縁膜層と、前記第１の層間絶縁膜層の上部に、その間に絶縁膜を介して互いに分離して形成される複数の配線電極層と、を少なくとも備えた薄膜トランジスタ集積素子において、前記透明絶縁性基板と前記薄膜半導体活性層との間には他の配線ないし電極となる層を有さず、前記透明絶縁性基板の法線方向から見て、前記ゲート電極層と前記複数の配線電極層のいずれかとが相重なる部分、又は、前記複数の配線電極層同士が相重なる部分に、前記薄膜半導体層が少なくとも配設されている、ことを特徴とする薄膜トランジスタ集積素子。」を
「【請求項４】透明絶縁性基板上に、レーザアニール結晶化法により形成された薄膜半導体活性層と、前記薄膜半導体層の一部に形成されるソース・ドレイン領域と、前記薄膜半導体層を覆うように形成される絶縁膜層と、前記絶縁膜層の上に形成されるゲート電極層と、前記ゲート電極層の上に形成される第１の層間絶縁膜層と、前記第１の層間絶縁膜層の上部に、その間に絶縁膜を介して互いに分離して形成される複数の配線電極層と、を少なくとも備えた薄膜トランジスタ集積素子において、前記透明絶縁性基板と前記薄膜半導体活性層との間には他の配線ないし電極となる層を有さず、前記透明絶縁性基板の法線方向から見て、前記ゲート電極層と前記複数の配線電極層のいずれかとが相重なる部分、又は、前記複数の配線電極層同士が相重なる部分に、前記薄膜半導体層が少なくとも配設されており、かつ、前記ゲート電極層と前記複数の配線電極層のいずれかとが相重なる部分以外のゲート電極層部分、又は、前記複数の配線電極層同士が相重なる部分以外の前記配線電極層部分には前記薄膜半導体層が配設されない部分を有することを特徴とする薄膜トランジスタ集積素子。」と訂正する。
ｅ．特許請求の範囲の請求項５
「【請求項５】前記薄膜半導体層がレーザアニール結晶化法により形成されてなることを特徴とする請求項１乃至４のいずれか一に記載の薄膜トランジスタ集積素子。」を
「【請求項５】前記ゲート電極層と前記配線電極層とが相重なる領域または部分は、前記ゲート電極層の薄膜トランジスタ領域以外の配線領域に配設されてなる、ことを特徴とする請求項１、３又は４のいずれか一に記載の薄膜トランジスタ集積素子。」と訂正する。
ｆ．特許請求の範囲の請求項６
「【請求項６】（ａ）透明絶縁性基板上に、薄膜半導体活性層を製膜する工程と、（ｂ）前記薄膜半導体層の所定の部分を残すように該薄膜半導体層を除去する工程と、（ｃ）前記薄膜半導体層の一部にソース・ドレイン領域を形成する工程と、（ｄ）前記薄膜半導体層を覆うように絶縁膜層を形成する工程と、（ｅ）前記絶縁膜層上の所定の領域にゲート電極層を形成する工程と、（ｆ）前記ゲート電極層の上の所定の領域に、層間絶縁膜層を介して１又は複数の配線電極層を形成する工程と、を少なくとも含む薄膜トランジスタ集積素子の製造方法であって、前記（ａ）の工程において、前記透明絶縁性基板と前記薄膜半導体活性層との間には他の配線ないし電極となる層を有さないように前記薄膜半導体層を製膜し、前記（ｂ）の工程において、前記透明絶縁性基板の法線方向から見て、前記ゲート電極層と１又は複数の前記配線電極層とが相重なる部分、又は、２以上の前記配線電極層が相重なる部分に少なくとも残るように、前記薄膜半導体層を形成する、ことを特徴とする薄膜トランジスタ集積素子の製造方法。」を
「【請求項６】（ａ）透明絶縁性基板上に、レーザアニール結晶化法により薄膜半導体活性層を製膜する工程と、（ｂ）前記薄膜半導体層の所定の部分を残すように該薄膜半導体層を除去する工程と、（ｃ）前記薄膜半導体層の一部にソース・ドレイン領域を形成する工程と、（ｄ）前記薄膜半導体層を覆うように絶縁膜層を形成する工程と、（ｅ）前記絶縁膜層上の所定の領域にゲート電極層を形成する工程と（ｆ）前記ゲート電極層の上の所定の領域に、層間絶縁膜層を介して１又は複数の配線電極層を形成する工程と、を少なくとも含む薄膜トランジスタ集積素子の製造方法であって、前記（ａ）の工程において、前記透明絶縁性基板と前記薄膜半導体活性層との間には他の配線ないし電極となる層を有さないように前記薄膜半導体層を製膜し、前記（ｂ）の工程において、前記透明絶縁性基板の法線方向から見て、前記ゲート電極層と１又は複数の前記配線電極層とが相重なる部分、又は、２以上の前記配線電極層が相重なる部分に少なくとも残るように、前記薄膜半導体層を形成し、かつ、前記ゲート電極層と１又は複数の前記配線電極層とが相重なる部分以外の前記ゲート電極層部分、又は、２以上の前記配線電極層が相重なる部分以外の前記配線電極層部分には前記薄膜半導体層を配設しない部分を形成する、ことを特徴とする薄膜トランジスタ集積素子の製造方法。」と訂正する。
ｇ．特許請求の範囲の請求項７
「【請求項７】前記薄膜半導体層が、レーザアニール結晶化法により形成されてなる、ことを特徴とする請求項６記載の薄膜トランジスタ集積素子の製造方法。」を
「【請求項７】前記ゲート電極層と１又は複数の前記配線電極層とが相重なる部分は、前記ゲート電極層の薄膜トランジスタ部分以外の配線部分に形成する、ことを特徴とする請求項６記載の薄膜トランジスタ集積素子の製造方法。」と訂正する。
ｈ．特許明細書中の段落００１０
「【００１０】【課題を解決するための手段】上記目的を達成するために、本発明は、第１の視点において、透明絶縁性基板上の所定の領域に配設された薄膜半導体活性層と、前記薄膜半導体層の上層に絶縁膜を介して形成されるゲート電極と、前記ゲート電極の上層に層間絶縁膜層を介して互いに絶縁して形成される１又は複数の配線電極層と、を少なくとも含む薄膜トランジスタ集積素子において、前記透明絶縁性基板と前記薄膜半導体活性層との間には他の配線ないし電極となる層を有さず前記薄膜半導体活性層が配設される所定の領域が、前記透明絶縁性基板の法線方向から見て、前記ゲート電極と１又は複数の前記配線電極層とが相重なる領域を少なくとも含むものである。」を
「【００１０】【課題を解決するための手段】上記目的を達成するために、本発明は、第１の視点において、透明絶縁性基板上の所定の領域に配設された、レーザアニール結晶化法により形成された薄膜半導体活性層と、前記薄膜半導体層の上層に絶縁膜を介して形成されるゲート電極と、前記ゲート電極の上層に層間絶縁膜層を介して互いに絶縁して形成される１又は複数の配線電極層と、を少なくとも含む薄膜トランジスタ集積素子において、前記透明絶縁性基板と前記薄膜半導体活性層との間には他の配線ないし電極となる層を有さず、前記薄膜半導体活性層が配設される所定の領域が、前記透明絶縁性基板の法線方向から見て、前記ゲート電極と１又は複数の前記配線電極層とが相重なる領域を少なくとも含み、かつ、前記相重なる領域以外の前記ゲート電極領域には前記薄膜半導体活性層が配設されない領域を有するものである。」と訂正する。
ｉ．特許明細書中の段落００１１
「【００１１】本発明は、第２の視点において、透明絶縁性基板上の所定の領域に配設された薄膜半導体活性層と、前記薄膜半導体層の上層に絶縁膜を介して形成されるゲート電極と、前記ゲート電極の上層に層間絶縁膜層を介して互いに絶縁して形成される１又は複数の配線電極層と、を少なくとも含む薄膜トランジスタ集積素子において、前記透明絶縁性基板と前記薄膜半導体活性層との間には他の配線ないし電極となる層を有さず、前記薄膜半導体活性層が配設される所定の領域が、前記透明絶縁性基板の法線方向から見て、前記配線電極層の少なくとも２以上が相重なる領域を少なくとも含むものである。」を
「【００１１】本発明は、第２の視点において、透明絶縁性基板上の所定の領域に配設された、レーザアニール結晶化法により形成された薄膜半導体活性層と、前記薄膜半導体層の上層に絶縁膜を介して形成されるゲート電極と、前記ゲート電極の上層に層間絶縁膜層を介して互いに絶縁して形成される１又は複数の配線電極層と、を少なくとも含む薄膜トランジスタ集積素子において、前記透明絶縁性基板と前記薄膜半導体活性層との間には他の配線ないし電極となる層を有さず、前記薄膜半導体活性層が配設される所定の領域が、前記透明絶縁性基板の法線方向から見て、前記配線電極層の少なくとも２以上が相重なる領域を少なくとも含み、かつ、前記相重なる領域以外の前記配線電極層領域には前記薄膜半導体活性層が配設されない領域を有するものである。」と訂正する。
ｊ．特許明細書中の段落００１２
「【００１２】本発明の薄膜トランジスタ集積素子の製造方法は、（ａ）透明絶縁性基板上に、薄膜半導体活性層を製膜する工程と、（ｂ）前記薄膜半導体層の所定の部分を残すように該薄膜半導体層を除去する工程と、（ｃ）前記薄膜半導体層の一部にソース・ドレイン領域を形成する工程と、（ｄ）前記薄膜半導体層を覆うように絶縁膜層を形成する工程と、（ｅ）前記絶縁膜層上の所定の領域にゲート電極層を形成する工程と、（ｆ）前記ゲート電極層の上の所定の領域に、層間絶縁膜層を介して１又は複数の配線電極層を形成する工程と、を少なくとも含む薄膜トランジスタ集積素子の製造方法であって、前記（ａ）の工程において、前記透明絶縁性基板と前記薄膜半導体活性層との間には他の配線ないし電極となる層を有さないように前記薄膜半導体層を製膜し、前記（ｂ）の工程において、前記透明絶縁性基板の法線方向から見て、前記ゲート電極層と１又は複数の前記配線電極層とが相重なる部分、又は、２以上の前記配線電極層が相重なる部分に少なくとも残るように、前記薄膜半導体層を形成するものである。」を
「【００１２】本発明の薄膜トランジスタ集積素子の製造方法は、（ａ）透明絶縁性基板上に、レーザアニール結晶化法により薄膜半導体活性層を製膜する工程と、（ｂ）前記薄膜半導体層の所定の部分を残すように該薄膜半導体層を除去する工程と、（ｃ）前記薄膜半導体層の一部にソース・ドレイン領域を形成する工程と、（ｄ）前記薄膜半導体層を覆うように絶縁膜層を形成する工程と、（ｅ）前記絶縁膜層上の所定の領域にゲート電極層を形成する工程と、（ｆ）前記ゲート電極層の上の所定の領域に、層間絶縁膜層を介して１又は複数の配線電極層を形成する工程と、を少なくとも含む薄膜トランジスタ集積素子の製造方法であって、前記（ａ）の工程において、前記透明絶縁性基板と前記薄膜半導体活性層との間には他の配線ないし電極となる層を有さないように前記薄膜半導体層を製膜し、前記（ｂ）の工程において、前記透明絶縁性基板の法線方向から見て、前記ゲート電極層と１又は複数の前記配線電極層とが相重なる部分、又は、２以上の前記配線電極層が相重なる部分に少なくとも残るように、前記薄膜半導体層を形成し、かつ、前記ゲート電極層と１又は複数の前記配線電極層とが相重なる部分以外の前記ゲート電極層部分、又は、２以上の前記配線電極層が相重なる部分以外の前記配線電極層部分には前記薄膜半導体層を配設しない部分を形成するものである。」と訂正する。
ｋ．特許明細書中の段落００１３
「【００１３】本発明においては、前記薄膜半導体層がレーザアニール結晶化法により形成されてなることが好ましい。」を
「【００１３】本発明においては、前記ゲート電極層と１又は複数の前記配線電極層とが相重なる領域または部分は、前記ゲート電極層の薄膜トランジスタ領域以外の配線領域に形成されてなることが好ましい。」と訂正する。
（５４）【発明の名称】
薄膜トランジスタ集積素子及びその製造方法
（５７）【特許請求の範囲】
　【請求項１】透明絶縁性基板上の所定の領域に配設された
、レーザアニール結晶化法により形成された
み、かつ、前記相重なる領域以外の前記ゲート電極領域には前記薄膜半導体活性層が配設されない領域を有する
　【請求項２】透明絶縁性基板上の所定の領域に配設された
、レーザアニール結晶化法により形成された
み、かつ、前記相重なる領域以外の前記配線電極層領域には前記薄膜半導体活性層が配設されない領域を有する
　【請求項３】透明絶縁性基板上に、
レーザアニール結晶化法により形成された
おり、かつ、前記相重なる部分以外の前記ゲート電極層部分には前記薄膜半導体層が配設されない部分を有する
　【請求項４】透明絶縁性基板上に、
レーザアニール結晶化法により形成された
おり、かつ、前記ゲート電極層と前記複数の配線電極層のいずれかとが相重なる部分以外のゲート電極層部分、又は、前記複数の配線電極層同士が相重なる部分以外の前記配線電極層部分には前記薄膜半導体層が配設されない部分を有する
　【請求項５
】前記ゲート電極層と前記配線電極層とが相重なる領域または部分は、前記ゲート電極層の薄膜トランジスタ領域以外の配線領域に配設されてなる
、３又は
　【請求項６】（ａ）透明絶縁性基板上に、
レーザアニール結晶化法により
し、かつ、前記ゲート電極層と１又は複数の前記配線電極層とが相重なる部分以外の前記ゲート電極層部分、又は、２以上の前記配線電極層が相重なる部分以外の前記配線電極層部分には前記薄膜半導体層を配設しない部分を形成する
　【請求項７】
前記ゲート電極層と１又は複数の前記配線電極層とが相重なる部分は、前記ゲート電極層の薄膜トランジスタ部分以外の配線部分に形成する
【発明の詳細な説明】
　【０００１】
　【発明の属する技術分野】本発明は、薄膜トランジスタ集積素子及びその製造方法に関し、特に、透明性絶縁基板上に形成された多結晶シリコン薄膜トランジスタ集積素子及びその製造方法に関する。
　【０００２】
　【従来の技術】近年、ガラス基板上に薄膜能動デバイスを形成する技術は、大面積透過型液晶ディスプレイや密着型イメージセンサ等を初めとする各所に応用がめざされ、活発な研究と技術開発が進んでいる。そのなかでも、低温多結晶シリコン薄膜トランジスタは、周辺駆動回路も一体化した全薄膜化デバイスを作成できる最も有望なデバイスとして注目を集め、技術開発が行われている。
　【０００３】このような薄膜トランジスタの作成方法として最も一般的な方法について図面を参照して説明する。図３は、従来のセルフアラインのプレーナ型薄膜トランジスタの製造方法の一部を示す工程断面図である。図３に示すように、この方法では、まずガラス基板１上に薄膜半導体層２を作製し、この薄膜半導体層２を覆うようにゲート絶縁膜層を形成し、この上部にゲート電極５を形成し、このゲート電極５をマスクとして不純物のドーピングを行い、ソース・ドレインを自己整合的に形成する方法である。
　【０００４】この多結晶薄膜半導体層を作製する方法としては、レーザアニール結晶化技術が最も一般的である。この方法を用いることによって、低温で良好な電気特性を有する薄膜トランジスタが作製できるようになった。しかし、このレーザ結晶化技術は、薄膜をパルスレーザを用いて断続的に溶融結晶化を繰り返していく方法であり、その結晶化の制御が最大の課題である。
　【０００５】特に、レーザ強度が大きい場合、アブレーションと呼ばれる薄膜半導体層２の荒れが生じる。この現象は薄膜半導体層２の表面温度が上がって蒸発する現象である。さらに、レーザ結晶化の前駆膜として水素を多量に含む半導体層を用いることが多く、この水素がレーザ結晶化の高温時に急激に蒸発するということも膜荒れを生じる大きな要因となっている。
　【０００６】
　【発明が解決しようとする課題】このような膜荒れが生じると、薄膜半導体層２の表面の平坦性だけでなく、ガラス基板１の平坦性も大きく劣化する。特に、アブレーションが発生すると、薄膜半導体層２にピンホール３が発生し、このピンホール３を通して酸洗浄時でのフッ酸が浸入し、ガラス基板１にエッチングホール４が形成される。このようなエッチングホール４は、薄膜の表面荒れより大きく、薄膜半導体層２をエッチング除去した部分では、このエッチングホール４の上で形成される絶縁膜などのカバーレッジ不良から配線電極層６の層間ショート７を誘発しやすいという問題点がある。
　【０００７】この様な現象は、特に酸化膜を通してレーザ結晶化を行うキャップアニール方法で顕著である。この方法では、レーザ結晶化をおこなった後、キャップをエッチング除去するためのフッ酸によるウエットエッチングを行うため、上記の現象が非常に顕著に現れやすい。ここで、ウエットエッチが必要な理由は、表面の酸化膜のみをエッチング除去するにはフッ酸によるウエットエッチが最も有効であるからであり、ドライエッチングなどでは半導体膜をもエッチングしてしまうからである。
　【０００８】従って、レーザ結晶化技術は、レーザの強度制御が難しい現状では、上記アブレーションと呼ばれる現象を完全に抑制するのは難しく、アブレーションが発生すると、その後のウエットエッチング工程でエッチングホールの発生を防止することは困難になるという問題点がある。
　【０００９】本発明は、上記問題点に鑑みてなされたものであって、その主たる目的は、薄膜半導体層にピンホールが発生した場合でも、その後の工程でその上層に形成される配線電極層がショートすることのない薄膜トランジスタ集積素子及びその製造方法を提供することにある。
　【００１０】
　【課題を解決するための手段】上記目的を達成するために、本発明は、第１の視点において、透明絶縁性基板上の所定の領域に配設された
、レーザアニール結晶化法により形成された
み、かつ、前記相重なる領域以外の前記ゲート電極領域には前記薄膜半導体活性層が配設されない領域を有する
　【００１１】本発明は、第２の視点において、透明絶縁性基板上の所定の領域に配設された
、レーザアニール結晶化法により形成された
み、かつ、前記相重なる領域以外の前記配線電極層領域には前記薄膜半導体活性層が配設されない領域を有する
　【００１２】本発明の薄膜トランジスタ集積素子の製造方法は、（ａ）透明絶縁性基板上に、
レーザアニール結晶化法により
し、かつ、前記ゲート電極層と１又は複数の前記配線電極層とが相重なる部分以外の前記ゲート電極層部分、又は、２以上の前記配線電極層が相重なる部分以外の前記配線電極層部分には前記薄膜半導体層を配設しない部分を形成する
　【００１３】本発明においては、
前記ゲート電極層と１又は複数の前記配線電極層とが相重なる領域または部分は、前記ゲート電極層の薄膜トランジスタ領域以外の配線領域に形成されてなる
　【００１４】
　【発明の実施の形態】本発明に係る薄膜トランジスタは、その好ましい一実施の形態において、ガラス基板（図１の１）上に、薄膜半導体層（図１の２）と、絶縁膜を介して形成されるゲート線（図１の５）と、層間絶縁膜層を介して形成される配線電極層（図１の６）と、を少なくとも含む薄膜トランジスタ集積素子において、前記透明絶縁性基板と前記薄膜半導体活性層との間には他の配線ないし電極となる層を有さず、前記ガラス基板の法線方向から見て、前記ゲート線と前記配線電極層とが相重なる領域を少なくとも含むように、前記薄膜半導体層を配設するものである。
　【００１５】このような構成にすることによって、レーザアニール結晶化法によって形成された薄膜半導体層にピンホールが発生し、ガラス基板との界面にエッチング液がしみ込んでエッチングホールが形成された場合でも、基板の法線方向から見て、ゲート線とその上層の配線電極層とが重なる領域には薄膜半導体層が残されているために、ゲート線とその上層の配線電極層がエッチングホールによって陥没し、短絡することを防止することができる。
　【００１６】
　【実施例】上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の一実施例について、図１及び図２を参照して説明する。図１は、本発明の一実施例に係る多結晶シリコン薄膜トランジスタの構造を説明するための断面図であり、図２は、本実施例の多結晶シリコン薄膜トランジスタの製造工程の一部を説明するための工程断面図である。
　【００１７】薄膜トランジスタの構造について図１を参照して説明すると、本実施例に係る薄膜トランジスタは、ガラス基板１の上に薄膜トランジスタのチャネル部となる薄膜半導体層２と、ゲート絶縁膜と、ゲート電極５と、ソース・ドレイン領域と、酸化膜あるいは窒化膜からなる層間絶縁膜と、Ａｌで形成される配線電極層６とから構成される。
　【００１８】次に、本実施例の薄膜トランジスタの製造方法について図２を参照して説明すると、まず図２（ａ）に示す様に、ガラス基板１上に薄膜半導体層２を形成する。この薄膜半導体層２は、例えば、化学気相成長法（ＬＰＣＶＤ法）やプラズマ化学気相成長法（ＰＣＶＤ法）等で成膜したシリコン膜をレーザ結晶化することによって形成する。安価なガラス基板でも使用可能な６００℃以下程度の低温プロセスでは、現在最も結晶性の良い半導体薄膜を形成する方法である。
　【００１９】しかしこの方法によって形成された薄膜半導体層２には、図２（ｂ）に示すように、レーザ強度の変動によりアブレーションと呼ばれる膜荒れや、膜中のピンホール３などを形成しやすい。このピンホール３の大きさは０．１μｍ程度であり、このピンホール２自体は形状的にはデバイスへの影響は少ないが、このあとの酸洗浄などのプロセスにより、このピンホール２を通って浸入した酸がシリコン酸化膜等をエッチングし、薄膜半導体層２と酸化膜との界面にエッチングホール４が形成される。
　【００２０】しかし、本実施例では、薄膜半導体層２を薄膜トランジスタの部分のみでなく、ゲート電極５と配線電極層６が交差する部分にも残しているため、ゲート電極５や配線電極層６がエッチングホール４によって陥没することはない。ここで、薄膜半導体層２を残す領域は、アイランド層の目合わせ精度や、ゲート電極５と配線電極層６の交差部分を完全にエッチングホール４の影響から守るために１μｍ程度、交差部分よりも大きく作製することが望ましい。
　【００２１】この結果、配線の交差する部分は、薄膜半導体層２でエッチングホール４がカバーされているため、ゲート電極５や配線電極層６がエッチングホール４によって陥没することによる層間ショートは発生せず、歩留まりの向上に寄与することができる。この方法はゲート電極５や、その上の配線電極層６のみでなく、さらに多層の配線電極層を有する場合等の電極を積層する構造のデバイスのすべてに適用することができることはいうまでもない。
　【００２２】
　【発明の効果】以上、説明したように、本発明によれば、ゲート電極と配線電極層、あるいはその他複数の配線電極層を用いる場合に、各配線電極層の層間ショートに起因する欠陥を大幅におさえることができるという効果を奏する。
　【００２３】その理由は、本発明では、薄膜半導体層をゲート電極と配線電極層の重なる部分、又は、配線電極層同士が重なる部分に残しているため、薄膜半導体層形成時に生じたピンホールによってエッチングホールが形成された場合でも、ゲート電極と配線電極層がエッチングホールに陥没することがないからである。
【図面の簡単な説明】
　【図１】本発明の一実施例に係る薄膜トランジスタ集積素子の構造を模式的に示す断面図である。
　【図２】本発明の一実施例に係る薄膜トランジスタ集積素子の製造方法の一部を説明するための工程断面図である。
　【図３】従来の薄膜トランジスタの製造方法の一部を説明するための工程断面図である。
　【符号の説明】
１　ガラス基板
２　薄膜半導体層
３　ピンホール
４　エッチングホール
５　ゲート線
６　配線電極層
７　層間ショート