(57)【要約】加算器１０７は、Ｎ型ＭＯＳトランジスタ２０１〜２０４、及び、Ｐ型ＭＯＳトランジスタ２０５，２０６を備えている。トランジスタ２０１、２０３のドレインは、トランジスタ２０５のドレインに接続されている。トランジスタ２０２、２０４のドレインは、トランジスタ２０６のドレインに接続されている。第一の差動信号（Ｓｐ１、Ｓｍ１）は、トランジスタ２０１，２０２のゲートに入力される。第二の差動信号（Ｓｐ２、Ｓｍ２）は、トランジスタ２０３，２０４のゲートに入力される。Ｓｐ１とＳｍ１の差電圧、及びＳｐ２とＳｍ２の差電圧は加算され、トランジスタ２０５、２０６のドレインから出力される。
2010128637.tif 000002
【特許請求の範囲】
【請求項１】
複数の差動信号の電圧を加算して出力する加算器であって、
複数の前記差動信号を構成する其々の信号に対応付けて設けられる複数の第一トランジスタであって、前記信号がゲートに入力される複数の第一トランジスタと、
複数の前記第一トランジスタに対して共通に接続される負荷抵抗部であって、前記差動信号のうち一方の前記信号が入力される複数の前記第一トランジスタの其々に対して共通に接続される第一負荷抵抗部、及び、他方の前記信号が入力される複数の前記第一トランジスタの其々に対して共通に接続される第二負荷抵抗部を備えた負荷抵抗部と
を備え、
前記第一トランジスタのソースはグランドに接続され、
前記第一トランジスタのドレインは、前記負荷抵抗部に接続され、
前記負荷抵抗部は、電源に接続されることを特徴とする加算器。
【請求項２】
前記第一負荷抵抗部及び前記第二負荷抵抗部は、其々、ダイオード接続した第二トランジスタを備えたことを特徴とする請求項１に記載の加算器。
【請求項３】
請求項２に記載の前記加算器と、
一対の第三トランジスタと
を備え、
一方の前記第三トランジスタのゲートは、前記第一負荷抵抗部が備える前記第二トランジスタのゲートに接続され、一方の前記第三トランジスタのドレインは、前記第二負荷抵抗部が備える前記第二トランジスタのドレインに接続され、
他方の前記第三トランジスタのゲートは、前記第二負荷抵抗部が備える前記第二トランジスタのゲートに接続され、他方の前記第三トランジスタのドレインは、前記第一負荷抵抗部が備える前記第二トランジスタのドレインに接続され、
一対の前記第三トランジスタのソースは、電源に接続されることを特徴とする比較器。
【請求項４】
前記信号を伝送する信号線に直列に挿入されたコンデンサと、前記信号線の導通状態を切り替えるスイッチとを含むオフセットキャンセル回路を更に備えたことを特徴とする請求項３に記載の比較器。
【請求項５】
前記コンデンサは、
前記加算器の前段側又は後段側のうち少なくとも一方に設けられていることを特徴とする請求項４に記載の比較器。
【請求項６】
請求項１又は２に記載の前記加算器、ループフィルタ、及び量子化器を備えたΔΣ型アナログデジタル変換器であって、
前記加算器は、
前記ループフィルタを通過した前記差動信号、及び、外部から直接入力される前記差動信号の電圧を加算し、
前記量子化器は、
前記加算器から出力される信号を量子化することを特徴とするΔΣ型アナログデジタル変換器。
【請求項７】
請求項３から５のいずれかに記載の前記比較器、及びループフィルタを備えたΔΣ型アナログデジタル変換器であって、
前記比較器は、
前記加算器の後段側に設けられたラッチ回路を備え、
前記ループフィルタを通過した前記差動信号、及び、外部から直接入力される前記差動信号の電圧を、前記加算器によって加算し、前記加算器から出力される信号を前記ラッチ回路によって量子化することを特徴とするΔΣ型アナログデジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、加算器、比較器、及び、ΔΣ型アナログデジタル変換器に関する。より詳細には、フィードフォワード型のΔΣ型アナログデジタル変換器に使用可能な加算器、該加算器を備えた比較器、及び、該加算器又は該比較器が使用されたΔΣ型アナログデジタル変換器に関する。
【背景技術】
【０００２】
フィードフォワード型のデルタシグマアナログデジタル変換器（以下、デルタシグマアナログデジタル変換器を「ΔΣ型ＡＤ変換器」ともいう。）は、非特許文献１によりはじめて提案された回路である。図９に示されるように、フィードフォワード型のΔΣ型ＡＤ変換器１は、減算器１０１、ループフィルタ１０２、加算器１０３、量子化器１０４、及びデジタルアナログ変換器（以下「ＤＡＣ」という。）１０５を備えている。ΔΣ型ＡＤ変換器１は、高周波信号処理に最適なアナログデジタル変換器として、現在広く使われている。【０００３】
外部から供給されるアナログ信号（電圧：Ｖｉｎ）は、減算器１０１を介してループフィルタ１０２に入力される。加算器１０３は、外部から供給されるアナログ信号の電圧と、ループフィルタ１０２から出力された信号の電圧とを加算する。加算器１０３は、加算された信号を量子化器１０４に出力する。量子化器１０４は、入力された信号を、内部の比較器によって量子化し出力する。ＤＡＣ１０５は、量子化された信号をアナログ信号に変換し、減算器１０１にフィードバックする。【０００４】
非フィードフォワード型のΔΣ型ＡＤ変換器が知られている。非フィードフォワード型のΔΣ型ＡＤ変換器とは、外部から供給されるアナログ信号が直接加算器１０３に入力されない（信号線１０６及び加算器１０３が無い）ΔΣ型ＡＤ変換器である。非フィードフォワード型のΔΣ型ＡＤ変換器では、ループフィルタ１０２の周波数特性によって信号が歪む。しかしながら上述したフィードフォワード型のΔΣ型ＡＤ変換器１では、ループフィルタ１０２は、外部から供給されるアナログ信号を直接処理しない。ΔΣ型ＡＤ変換器１の信号伝達関数は、理想的には周波数にかかわらず一定となる。従ってΔΣ型ＡＤ変換器１では、信号の歪が生じない。さらにΔΣ型ＡＤ変換器１は、ループフィルタ１０２を構成するアンプ回路に対して要求される性能を大幅に緩和できる。【０００５】
加算器１０３の回路について議論が重ねられており、幾つかの回路が提案されている。例えば、非特許文献１では、容量カップリング方式の回路が提案されている。容量カップリング方式の回路では、信号加算用のオペアンプが不要である。また、非特許文献２では、オペアンプを用いるアクティブ加算方式の回路が提案されている。また、非特許文献３と４では、高速なアンプや高利得なアンプを用いる回路が提案されている。この回路では、アナログ信号を加算する場合の性能を改善できる。【０００６】
従来のフィードフォワード形のΔΣ型ＡＤ変換器では、ループフィルタ１０２の最終段に設けられた積分器を構成するオペアンプの出力側に加算器が設けられていた。近年、このオペアンプの入力側に加算器を設けた回路が提案されている（例えば、非特許文献５から７を参照）。この回路では、加算に必要となる追加のオペアンプが不要となる。また非特許文献８では、アナログ加算の一部をデジタル加算に置き換えた回路が提案されている。この回路では、信号の減衰を小さくできる。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】Silva, J., Moon, U.-K., Steensgaard, J., and Temes, G.C., "Wideband low-distortion delta-sigma ADC topology", IEE Electron. Lett., Vol.37, No.12, 2001, pp. 737-738.
【非特許文献２】Zhang, Z., Steensgaard, J., Temes, G.C., and Wu, J.-Y., "A split 2-0 MASH with dual digital error correction", Symp. VLSI Circ. Dig. Tech. Papers, 2007, pp. 242-243.
【非特許文献３】Balmelli, P., and Huang, Q., "A 25-MS/s 14-b 200-mW ΔΣ modulator in 0.18-μm CMOS", IEEE J. Solid-State Circuits, Vol.39, No.12, 2004, pp. 2161-2169.
【非特許文献４】Nam, K., Lee, S.-M., David, K.S., and Wooley B.A., "A low-voltage low-power sigma-delta modulator for broadband analog-to-digital conversion", IEEE J. Solid-State Circuits, Vol.40, No.9, 2005, pp. 1855-2005.
【非特許文献５】Gharbiya, A., and Johns, D.A., "On the implementation of input- feedforward delta-sigma modulators", IEEE Trans. Circuits Syst. II, Vol.53, No.6, 2006, pp. 453-457.
【非特許文献６】San, H., Konagaya, H., Xu, F., Motozawa, A., Kobayashi, H., Ando, K., Yoshida, H., and Murayama, C., "Second-order ΔΣAD modulator with novel feedforward architecture", 50th Midwest Symp. Circuits Syst., 2007, pp. 148-151.
【非特許文献７】Oberst, M., and Weigel, R., "Delta-sigma feedforward topology", IET Electron. Lett., Vol.44, No.8, 2008, pp. 514-515.
【非特許文献８】Tang, Y., Gupta, S., Paramesh, J., and Allstot, D. J., "A digital-summing feedforward Σ-Δ modulator and its application to a cascade ADC", Proc. of IEEE Int. Symp. Circuits Syst., 2007, pp.485-488.
【発明の概要】
【０００８】
非特許文献１に記載の容量カップリング方式では、原理上、更に量子化器の入力側の寄生容量も原因で、信号が減衰するという問題点がある。非特許文献２に記載のアクティブ加算方式では、加算用のオペアンプが必要となるという問題がある。非特許文献３及び４に記載の方式では、高価なアンプ回路が必要となり、用途が限定されてしまうという問題点がある。非特許文献５から７に記載の方式では、最終段のオペアンプは、振幅の大きな出力信号を処理できなければならない。最終段のオペアンプが低電圧で駆動する場合、出力信号の振幅を大きくできないという問題点がある。非特許文献８に記載の方法では、余分な量子化器が必要となる。このため、消費電力が増加するという問題点がある。また、回路の設計が複雑になるという問題がある。
【０００９】
本発明の目的は、回路構成が簡単で、且つ入出力特性の良好な加算器、該加算器を備えた比較器、及びΔΣ型アナログデジタル変換器を提供することにある。
【００１０】
本発明の第一態様に係る加算器は、複数の差動信号の電圧を加算して出力する加算器であって、複数の前記差動信号を構成する其々の信号に対応付けて設けられる複数の第一トランジスタであって、前記信号がゲートに入力される複数の第一トランジスタと、複数の前記第一トランジスタに対して共通に接続される負荷抵抗部であって、前記差動信号のうち一方の前記信号が入力される複数の前記第一トランジスタの其々に対して共通に接続される第一負荷抵抗部、及び、他方の前記信号が入力される複数の前記第一トランジスタの其々に対して共通に接続される第二負荷抵抗部を備えた負荷抵抗部とを備え、前記第一トランジスタのソースはグランドに接続され、前記第一トランジスタのドレインは、前記負荷抵抗部に接続され、前記負荷抵抗部は、電源に接続されることを特徴とする。
【００１１】
第一態様によれば、加算器は、最小限のトランジスタで加算機能を実現できるので、回路構成を簡単にできる。従って、加算器を小型化できる。また加算器は、容量ではなくトランジスタによって信号が加算されるので、入力される差動信号が寄生容量の影響によって減衰してしまうことを防止できる。従って加算器は、入出力特性が良好となる。
【００１２】
また、第一態様において、前記第一負荷抵抗部及び前記第二負荷抵抗部は、其々、ダイオード接続した第二トランジスタを備えていてもよい。加算器は、トランジスタのサイズを調整することで、加算される信号の乗数を調節できる。また、トランジスタによって負荷抵抗部を構成できるので、加算器の製造時における製造プロセスの複雑化を防止できる。
【００１３】
本発明の第二態様に係る比較器は、前記加算器と、一対の第三トランジスタとを備え、一方の前記第三トランジスタのゲートは、前記第一負荷抵抗部が備える前記第二トランジスタのゲートに接続され、一方の前記第三トランジスタのドレインは、前記第二負荷抵抗部が備える前記第二トランジスタのドレインに接続され、他方の前記第三トランジスタのゲートは、前記第二負荷抵抗部が備える前記第二トランジスタのゲートに接続され、他方の前記第三トランジスタのドレインは、前記第一負荷抵抗部が備える前記第二トランジスタのドレインに接続され、一対の前記第三トランジスタのソースは、電源に接続されることを特徴とする。
【００１４】
第二態様によれば、比較器は、加算器を内部に組み込むことができる。比較器は、加算器によって加算された差動信号を所望の増幅度で増幅できる。入力される差動信号が非常に小さい場合でも、プリアンプ等を実装することなく、差動信号を加算できる。増幅回路が不要になるので、回路構成を簡単にできる。
【００１５】
また、第二態様において、前記信号を伝送する信号線に直列に挿入されたコンデンサと、前記信号線の導通状態を切り替えるスイッチとを含むオフセットキャンセル回路を備えていてもよい。比較器は、スイッチをＯＮ／ＯＦＦすることで、オフセット電圧に相当する電荷をコンデンサに蓄積させることができる。これによってオフセットキャンセル回路は、信号のオフセット成分を取り除くことができる。比較器は、入力される差動信号を正確に加算できる。
【００１６】
また、第二態様において、前記コンデンサは、前記加算器の前段側又は後段側のうち少なくとも一方に設けられていてもよい。加算器の前段側にコンデンサを設けることによって、比較器に供給する差動信号のダイナミックレンジを大きくできる。また、加算器の後段側にコンデンサを設けることによって、比較器から出力される差動信号を、加算器に対して供給される差動信号に高速に追従させることができる。
【００１７】
本発明の第三態様に係るΔΣ型アナログデジタル変換器は、前記加算器、ループフィルタ、及び量子化器を備えたΔΣ型アナログデジタル変換器であって、前記加算器は、前記ループフィルタを通過した前記差動信号、及び、外部から直接入力される前記差動信号の電圧を加算し、前記量子化器は、前記加算器から出力される信号を量子化することを特徴とする。第三態様によれば、加算器の回路構成を簡単にできるので、ΔΣ型アナログデジタル変換器を小型化できる。また、ループフィルタを構成するオペアンプとして、出力レンジの小さいオペアンプを使用できる。
【００１８】
本発明の第四態様に係るΔΣ型アナログデジタル変換器は、前記比較器、及びループフィルタを備えたΔΣ型アナログデジタル変換器であって、前記比較器は、前記加算器の後段側に設けられたラッチ回路を備え、前記ループフィルタを通過した前記差動信号、及び、外部から直接入力される前記差動信号の電圧を、前記加算器によって加算し、前記加算器から出力される信号を前記ラッチ回路によって量子化することを特徴とする。
【００１９】
第四態様よれば、比較器は、入力される差動信号を加算し、且つラッチ回路によって差動信号を量子化できる。ΔΣ型アナログデジタル変換器の回路構成を簡単にできるので、ΔΣ型アナログデジタル変換器を小型化できる。また、ループフィルタを構成するオペアンプとして、出力レンジの小さいオペアンプを使用できる。
【図面の簡単な説明】
【００２０】
【図１】加算器１０７の回路図である。
【図２】ΔΣ型ＡＤ変換器２を示すブロック図である。
【図３】比較器１１７の回路図である。
【図４】比較器１１８の回路図である。
【図５】ΔΣ型ＡＤ変換器３を示す回路図である。
【図６】比較器１１７が採用されたΔΣ型ＡＤ変換器３の出力信号スペクトラムを示すグラフである。
【図７】比較器１１８が採用されたΔΣ型ＡＤ変換器３の出力信号スペクトラムを示すグラフである。
【図８】ＳＮＤＲとオフセット電圧との関係を示すグラフである。
【図９】ΔΣ型ＡＤ変換器１を示すブロック図である。
【発明を実施するための形態】
【００２１】
本発明の一実施形態における加算器、比較器、及びフィードフォワード型のΔΣ型ＡＤ変換器について、図面を参照して説明する。
【００２２】
図１を参照し、加算器１０３（図９参照）の一例である、加算器１０７の回路構成について説明する。加算器１０７は、Ｎ型ＭＯＳトランジスタ２０１〜２０４、及び、Ｐ型ＭＯＳトランジスタ２０５、２０６を備えている（以下、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタを、単に「トランジスタ」ともいう。）。トランジスタ２０１、２０２は対になっている。トランジスタ２０３、２０４は対になっている。トランジスタ２０５、２０６は対になっている。
【００２３】
トランジスタ２０１のソース、及びトランジスタ２０２のソースは接続され、且つ其々のソースはグランドに接続されている。トランジスタ２０３のソース、及びトランジスタ２０４のソースは接続され、且つ其々のソースはグランドに接続されている。トランジスタ２０１のドレイン、及びトランジスタ２０３のドレインは、其々、トランジスタ２０５のドレインに接続されている。トランジスタ２０２のドレイン、及びトランジスタ２０４のドレインは、其々、トランジスタ２０６のドレインに接続されている。トランジスタ２０５、及びトランジスタ２０６は、其々、ゲートとドレインとが接続されている。トランジスタ２０５、及びトランジスタ２０６は、其々、ダイオード接続されている。トランジスタ２０５のソース、及びトランジスタ２０６のソースは、電源（電圧：ＶＤＤ）に接続されている。
【００２４】
第一の差動信号（Ｓｐ１、Ｓｍ１）、及び、第二の差動信号（Ｓｐ２、Ｓｍ２）は、加算器１０７に供給される。Ｓｐ１は、トランジスタ２０１のゲートに入力される。Ｓｍ１は、トランジスタ２０２のゲートに入力される。Ｓｐ２は、トランジスタ２０３のゲートに入力される。Ｓｍ２は、トランジスタ２０４のゲートに入力される。Ｓｐ１とＳｍ１の差電圧（ＶＩＮＰ１−ＶＩＮM１）、及びＳｐ２とＳｍ２の差電圧（ＶＩＮＰ２−ＶＩＮM２）は、それぞれ係数が乗算されて加算される。加算された結果の反転信号Ｓｏｐは、トランジスタ２０５のドレインから出力される。加算された結果の非反転信号Ｓｏｍは、トランジスタ２０６のドレインから出力される。
【００２５】
対を構成する２つのトランジスタ（２０１及び２０２、２０３及び２０４、２０５及び２０６）は、同一のチャネル長（Ｌ）及びチャネル幅（Ｗ）を備えている。チャネル長変調効果を無視すると、加算器１０７から出力される差動信号（Ｓｏｐ、Ｓｏｍ）間の電圧（以下、差動信号間の電圧を「差動電圧」ともいう。）（ＶＯＰ−ＶＯＭ）は、以下の数１にて示される。
【数１】
2010128637.tif 000003
【００２６】
Ｋｎ（＝μｎＣｏｘ（Ｗｎ／Ｌｎ））は、Ｎ型ＭＯＳトランジスタのトランスコンダクタンスである。Ｋｐ（＝μｐＣｏｘ（Ｗｐ／Ｌｐ））は、Ｐ型ＭＯＳトランジスタのトランスコンダクタンスである。μｎは、Ｎ型ＭＯＳトランジスタのキャリア移動度である。μｐは、Ｐ型ＭＯＳトランジスタのキャリア移動度である。Ｃｏｘは、単位面積あたりのゲート容量である。ＶＡＩ及びＶＡＯは、以下の数２、及び数３にて示される。
【数２】
2010128637.tif 000004
【数３】
2010128637.tif 000005
【００２７】
Ｖｔｈｎは、Ｎ型ＭＯＳトランジスタの閾値電圧である。Ｖｔｈｐは、Ｐ型ＭＯＳトランジスタの閾値電圧である。ＶＩＮ−ＣＭは、入力される差動信号の同相モード電圧である。ＶＯＵＴ−ＣＭは、出力される差動信号の同相モード電圧である。
【００２８】
数１から明らかなように、加算器１０７から出力される差動信号の電圧（ＶＯＰ−ＶＯＭ）は、加算器１０７に入力される差動信号の電圧「ＶＩＮＰ１−ＶＩＮＭ１」及び「ＶＩＮＰ２−ＶＩＮＭ２」に、其々係数（Ｋｎ／Ｋｐ）が乗算されて加算される。この係数は、トランジスタのチャネル幅対チャネル長比（Ｗ／Ｌ）によって調整可能である。このように加算器１０７は、入力される複数の差動電圧に定数を乗算して加算し、出力できる。
【００２９】
加算器１０７は、オペアンプを備える必要がないので、構成を簡単にできる。加算器１０７は、寄生容量の影響を排除できるので、寄生容量による信号電圧の減衰を防止できる。加算器１０７では、トランジスタ２０１〜２０４のソースは直接グランドに接続される。従って、加算器１０７に供給される差動信号の電圧が大きい場合であっても、線形性を維持しつつ、差動信号の電圧を加算できる。
【００３０】
なお上述では、加算器１０７は２つのトランジスタの対を備えていた。加算器１０７には、２つの差動信号が供給されていた。しかしながら本発明はこれに限定されない。加算器１０７は、トランジスタの対を３つ以上備えていてもよい。これによって加算器１０７は、３つ以上の差動信号の電圧を加算できる。
【００３１】
なお上述では、量子化器１０４（図９参照）の前段に設けられる加算器１０７の構成の一例について説明した。しかしながら本発明はこれに限定されない。加算器は、量子化器１０４が備える比較器の中に組み込まれていてもよい。以下、図を参照して説明する。
【００３２】
図２を参照し、ΔΣ型ＡＤ変換器２の概要について説明する。ΔΣ型ＡＤ変換器１と同様の構成部分については、同一符号を付し、説明を省略又は簡略している。ΔΣ型ＡＤ変換器２は、減算器１０１、ループフィルタ１０２、量子化器１１１、及びＤＡＣ１０５を備えている。ΔΣ型ＡＤ変換器２は、量子化器１１１内の比較器１１３に加算器１１２が組み込まれている点において、ΔΣ型ＡＤ変換器１と異なっている。加算器１１２を比較器１１３に組み込むことで、ΔΣ型ＡＤ変換器２の構成を更に簡単にでき、ΔΣ型ＡＤ変換器２を小型化できる。
【００３３】
図３を参照し、比較器１１３（図２参照）の一例である比較器１１７の回路構成について説明する。比較器１１７は、加算器２１、利得ブースト回路２２、オフセットキャンセル回路２３、２４、及びラッチ回路２５を備えている。加算器２１は、入力される複数の差動信号の電圧を加算する。利得ブースト回路２２は、加算された信号を増幅する。オフセットキャンセル回路２３、２４は、加算器２１から出力される差動信号のオフセット成分を取り除く。
【００３４】
加算器２１は、Ｎ型ＭＯＳトランジスタ３０１〜３０６、及びＰ型ＭＯＳトランジスタ３０７，３０８を備えている。トランジスタ３０１、及びトランジスタ３０２は対になっている。トランジスタ３０３、及びトランジスタ３０４は対になっている。トランジスタ３０５、及びトランジスタ３０６は対になっている。利得ブースト回路２２は、Ｐ型ＭＯＳトランジスタ３０９、３１０を備えている。
【００３５】
トランジスタ３０１のソース、及びトランジスタ３０２のソースは接続され、且つ其々のソースはグランドに接続されている。トランジスタ３０３のソース、及びトランジスタ３０４のソースは接続され、且つ其々のソースはグランドに接続されている。トランジスタ３０５のソース、及びトランジスタ３０６のソースは接続され、且つ其々のソースはグランドに接続されている。トランジスタ３０１、３０３、及び３０５の其々のドレインは、トランジスタ３０７のドレイン、及び３１０のドレインに接続されている。トランジスタ３０２、３０４、及び３０６の其々のドレインは、トランジスタ３０８のドレイン、及び３０９のドレインと接続されている。
【００３６】
トランジスタ３０７のゲート、及びトランジスタ３０９のゲートは接続され、且つ、其々のゲートは、トランジスタ３０７のドレインと接続されている。トランジスタ３０８のゲート、及びトランジスタ３１０のゲートは接続され、且つ、其々のゲートは、トランジスタ３０８のドレインと接続されている。トランジスタ３０７〜３１０の其々のソースは、電源（ＶＤＤ）に接続されている。
【００３７】
第一の差動信号（Ｓｐ１、Ｓｍ１）、第二の差動信号（Ｓｐ２、Ｓｍ２）、第三の差動信号（Ｓｐ３、Ｓｍ３）は、トランジスタ３０１〜３０６の其々のゲートに入力される。基準電圧源（Ｒｐ１、Ｒｍ１、Ｒｐ２、Ｒｍ２、Ｒｐ３、Ｒｍ３）は、トランジスタ３０１〜３０６の其々のゲートに基準電圧（ＶＲＰ１、ＶＲＭ１、ＶＲＰ２、ＶＲＭ２、ＶＲＰ３、ＶＲＭ３）
を印加できる。基準電圧源（Ｒｐ１、Ｒｍ１）は、第一の差動信号（Ｓｐ１、Ｓｍ１）に対応する。基準電圧源（Ｒｐ２、Ｒｍ２）は、第二の差動信号（Ｓｐ２、Ｓｍ２）に対応する。基準電圧源（Ｒｐ３、Ｒｍ３）は、第三の差動信号（Ｓｐ３、Ｓｍ３）に対応する。Ｓｐ１とＳｍ１、Ｓｐ２とＳｍ２、及びＳｐ３とＳｍ３の其々の差動電圧（ＶＩＮＰ１−ＶＩＮＭ１、ＶＩＮＰ２−ＶＩＮＭ２、ＶＩＮＰ３−ＶＩＮＭ３）は係数乗算され、加算、及び増幅される。加算、及び増幅された結果の反転信号Ｓｏｐは、トランジスタ３０７のドレインから出力される。加算、及び増幅された結果の非反転信号Ｓｏｍは、トランジスタ３０８のドレインから出力される。
【００３８】
なお本実施の形態では、第一の差動信号〜第三の差動信号の其々に対応する基準電圧源を別々に設けている。しかしながら本発明はこの構成に限定されない。第一の差動信号〜第三の差動信号の其々に対応する基準電圧は、共通であってもよい。
【００３９】
オフセットキャンセル回路２３は、加算器２１の前段に設けられている。オフセットキャンセル回路２３は、スイッチ３１１〜３２２を備えている。スイッチ３１２、３１３は、トランジスタ３０１、３０２に対する第一の差動信号（Ｓｐ１、Ｓｍ１）の入力の有無を切り替えることができる。スイッチ３１６、３１７は、トランジスタ３０３、３０４に対する第二の差動信号（Ｓｐ２、Ｓｍ２）の入力の有無を切り替えることができる。スイッチ３２０、３２１は、トランジスタ３０５、３０６に対する第三の差動信号（Ｓｐ３、Ｓｍ３）の入力の有無を切り替えることができる。スイッチ３１１、３１４は、トランジスタ３０１、３０２に対する基準電圧源（Ｒｐ１、Ｒｍ１）からの電圧印加の可否を切り替えることができる。スイッチ３１５、３１８は、トランジスタ３０３、３０４に対する基準電圧源（Ｒｐ２、Ｒｍ２）からの電圧印加の可否を切り替えることができる。スイッチ３１９、３２２は、トランジスタ３０５、３０６に対する基準電圧源（Ｒｐ３、Ｒｍ３）からの電圧印加の可否を切り替えることができる。
【００４０】
オフセットキャンセル回路２４は、加算器２１の後段に設けられている。オフセットキャンセル回路２４は、コンデンサ３２５、３２６、及び、スイッチ３２３、３２４を備えている。トランジスタ３０７のドレインにコンデンサ３２５が接続されている。コンデンサ３２５は、加算器２１からの出力信号が伝達する信号線３２７に直列に挿入されている。コンデンサ３２５は、ラッチ回路２５に接続されている。コンデンサ３２５とラッチ回路２５との接続部分に、スイッチ３２３が接続されている。スイッチ３２３は、コモンモード電源（ＶＣＯＭ）に接続されている。スイッチ３２３は、コンデンサ３２５とコモンモード電源との導通状態を切り替えることができる。
【００４１】
トランジスタ３０８のドレインにコンデンサ３２６が接続されている。コンデンサ３２６は、加算器２１からの出力信号が伝達する信号線３２８に直列に挿入されている。コンデンサ３２６は、ラッチ回路２５に接続されている。コンデンサ３２６とラッチ回路２５との接続部分にスイッチ３２４が接続されている。スイッチ３２４は、コモンモード電源に接続されている。スイッチ３２４は、コンデンサ３２６とコモンモード電源との導通状態を切り替えることができる。
【００４２】
スイッチ３１１〜３２４は、クロック信号に同期してＯＮ／ＯＦＦする。クロック信号のパルス周期を「Φ１、Φ２、Φ１、Φ２、・・・」のように示した場合、スイッチ３１２、３１３、３１６、３１７、３２０、及び３２１は、周期Φ１のタイミングでＯＮし、周期Φ２のタイミングでＯＦＦする。スイッチ３１１、３１４、３１５、３１８、３１９、３２２、３２３、及び３２４は、周期Φ２のタイミングでＯＮし、周期Φ１のタイミングでＯＦＦする。これによって、加算器２１から出力される差動信号のオフセット成分を取り除くことができる。
【００４３】
比較器１１７の動作原理について説明する。クロック信号の周期が周期Φ２となった場合、基準電圧及びオフセット電圧が加算された電圧が、コンデンサ３２５、３２６に印加される。これによって、コンデンサ３２５、３２６に電荷が蓄積される。クロック信号の周期が周期Φ１となった場合、加算器２１に対して差動信号（Ｓｐ１、Ｓｍ１、Ｓｐ２、Ｓｍ２、Ｓｐ３、Ｓｍ３）が入力される。入力された其々の差動信号の電圧は、加算器２１によって加算され、同時に、利得ブースト回路２２によって増幅される。コンデンサ３２５、３２６は、加算器２１から出力された信号からオフセット電圧を取り除く。オフセット電圧が取り除かれた信号は、ラッチ回路２５に入力される。ラッチ回路２５によって、差動信号がアナログ信号からデジタル信号に変換される。
【００４４】
比較器１１７では、加算器２１によって加算された信号は、利得ブースト回路２２によって直接増幅される。従って、加算器２１に対して供給される信号を増幅するためのプリアンプが不要となる。これによって、比較器１１７の構成を簡単にでき、比較器１１７を小型化できる。また比較器１１７は、オフセットキャンセル回路２３，２４を備えているので、加算器２１から出力される信号のオフセット成分を取り除くことができる。これによって比較器１１７は、供給される差動信号の電圧を正確に加算して量子化できる。また、コンデンサ３２５、３２６は、帰還が無く、加算器２１の後段に設けられているので、加算器２１から出力される差動信号を、加算器２１に対して供給される差動信号に高速に追従させることができる。
【００４５】
なお上述では、オフセットキャンセル回路２４が備えるコンデンサ３２５，３２６は、加算器２１の後段に設けられていた。本発明はこれに限定されない。コンデンサは、加算器の前段に設けられていてもよい。以下、本発明の変形例について説明する。
【００４６】
図４を参照し、比較器１１３（図２参照）の変形例である比較器１１８について説明する。比較器１１７（図３参照）と同一の構成部分については、同一符号を付し、説明を省略又は簡略する。比較器１１８は、加算器４１、利得ブースト回路２２、オフセットキャンセル回路４３、及びラッチ回路２５を備えている。
【００４７】
加算器４１は、加算器２１（図３参照）と同様、トランジスタ３０１〜３０８を備えている。加算器４１は、トランジスタ３０１〜３０６が、其々、ドレインとゲートとの間にスイッチ４０１〜４０６を備えている点において、加算器２１と異なっている。スイッチ４０１〜４０６は、其々のトランジスタのドレインとゲートとの間の導通状態を切り替えることができる。スイッチ４０１〜４０６は、周期Φ２のタイミングでＯＮし、周期Φ１のタイミングでＯＦＦする。
【００４８】
オフセットキャンセル回路４３は、オフセットキャンセル回路２３（図３参照）に加えて、スイッチ４０１〜４０６と、コンデンサ４０７〜４１２を備えている。第一の差動信号（Ｓｐ１、Ｓｍ１）とトランジスタ３０１、３０２との間に、コンデンサ４０７、４０８が設けられている。第二の差動信号（Ｓｐ２、Ｓｍ２）とトランジスタ３０３、３０４との間に、コンデンサ４０９、４１０が設けられている。第三の差動信号（Ｓｐ３、Ｓｍ３）とトランジスタ３０５，３０６との間に、コンデンサ４１１，４１２が設けられている。コンデンサ４０７〜４１２は、供給される差動信号が伝達する信号線４１３〜４１８に直列に挿入されている。
【００４９】
以上説明したように、比較器１１８は、加算器４１の前段に、コンデンサ４０７〜４１２を備えているので、加算器の後段にコンデンサを備えた比較器１１７と比較して、供給する差動信号のダイナミックレンジを大きくできる。
【００５０】
図５を参照し、ΔΣ型ＡＤ変換器２（図２参照）の一実施形態であるΔΣ型ＡＤ変換器３の回路構成について説明する。ΔΣ型ＡＤ変換器２と同一の構成部分については、同一符号を付し、説明を省略又は簡略する。減算器１０１は、スイッチ５１１、５１２、及びコンデンサ５３１を備えている。ループフィルタ１０２は、スイッチ５１３〜５２０、コンデンサ５３２〜５３４、及び、オペアンプ５４１、５４２を備えている。ループフィルタ１０２は、所謂スイッチドキャパシター方式で動作する。供給される差動信号を直接比較器１１３へ伝達する信号線５４３には、スイッチ５２１，及び５２２が設けられている。比較器１１３としては、例えば上述した比較器１１７（図３参照）や比較器１１８（図４参照）が使用される。
【００５１】
スイッチ５１１〜５２２は、クロック信号に同期してＯＮ／ＯＦＦする。クロック信号のパルス周期を「Φ１、Φ２、Φ１、Φ２、・・・」のように示した場合、スイッチ５１１、５１３、５１５、５１７、５１９、及び５２１は、周期Φ１のタイミングでＯＮし、周期Φ２のタイミングでＯＦＦする。スイッチ５１２、５１４、５１６、５１８、５２０、及び５２２は、周期Φ２のタイミングでＯＮし、周期Φ１のタイミングでＯＦＦする。これによってループフィルタ１０２は、所定の周波数特性を有するフィルタとして動作する。
【００５２】
ΔΣ型ＡＤ変換器３に対して供給される差動信号の同相モード電圧、及び、オペアンプ５４１、５４２の出力信号の同相モード電圧は、電源電圧の中心値（ＶＤＤ／２）に設定される。従って、比較器１１３の入力信号レンジを大きくとることが出来る。なお、比較器１１３への入力信号に対して乗算される係数（図中「１」「１」「０．４」）は、加算器１１２が備えるＮ型ＭＯＳトランジスタのチャネル幅とチャネル長との比（Ｗ／Ｌ）によって調整可能である。このようにΔΣ型ＡＤ変換器３では、加算器１１２において信号が加算される場合に、加算器のＮ型ＭＯＳトランジスタのサイズを調整することで、所望の係数を各信号に乗算することができる。またこの係数は、ΔΣ型ＡＤ変換器３が所望のノイズシェーピングを実現可能なように、システム設計によって最適値が決定される。
【実施例１】
【００５３】
ΔΣ型ＡＤ変換器３の特性が、回路シミュレーションによって評価された。回路シミュレータとして、ＳＰＩＣＥが使用された。評価する回路モデルとして、スイッチドキャパシター方式のループフィルタ１０２を備えたΔΣ型ＡＤ変換器３（図５参照）が使用された。比較器１１３として、比較器１１７（図３参照）、及び比較器１１８（図４参照）が参照された。【００５４】
シミュレーション時におけるトランジスタのパラメータとして、ＴＳＭＣ製ＣＭＯＳトランジスタモデル（０．１８μｍ）のパラメータが使用された。ループフィルタ１０２が備えるオペアンプ５４１及び５４２、スイッチ５１１〜５２２、及び、ＤＡＣ１０５は、アナログ機能ブロックに置き換えられた。量子化器１１１内には、比較器１１７もしくは比較器１１８が合計７つ設けられた。シミュレーションは、オーバーサンプリング比を１６とした条件下で実行された。差動信号（周波数：２．４ｋＨｚ）がΔΣ型ＡＤ変換器３に供給された場合における、出力信号スペクトラム（ＰＳＤ）の周波数特性が評価された。比較器１１７に基づいた回路構成での出力信号スペクトラムの周波数特性を、図６に示す。比較器１１８に基づいた回路構成での出力信号スペクトラムの周波数特性を、図７に示す。またこれらの結果に基づいて、信号対雑音＋歪比（ＳＮＤＲ）を算出した。また、回路性能上あるいは半導体製造上の影響で、比較器に入力される差動信号の同相モード電圧に、オフセット電圧が加算される場合がある。この場合、同相モード電圧は、設計上設定された電源電圧の中心値（ＶＤＤ／２）に対してずれる。従って以下では、その影響を検証するために、算出したＳＮＤＲとオフセット電圧との関係を検討した（図８参照）。解析は、加算器４１を備えた比較器１１８が用いられた。【００５５】
図６及び図７に示されるように、高周波帯域（１０ｋＨｚ〜）における出力信号スペクトラムの傾きは、いずれの場合も約４０ｄＢ／ｄｅｃであった。一般的に、二次のノイズシェーピングのΔΣ型変換器におけるＰＳＤの周波数特性は、傾きが約４０ｄＢ／ｄｅｃとなることが知られている。これら結果から、ΔΣ型ＡＤ変換器３がΔΣ型ＡＤ変換器として正常に機能していることがわかった。【００５６】
図６の結果から、比較器１１７に基づいた回路構成でのＳＮＤＲは５７．４３ｄＢとなることがわかった。また図７の結果から、比較器１１８に基づいた回路構成でのＳＮＤＲは６０．８８ｄＢとなった。これらの結果から、比較器１１３としていずれの構成が採用された場合でも、ΔΣ型ＡＤ変換器３は良好なＳＮＤＲを示すことがわかった。【００５７】
図８に示す結果のうち、Ｖｉｎ、Ｖｏｐ１及びＶｏｐ２は、其々、信号線５４１，５４２、及び５４３を介して入力される信号が設計上の設定値からオフセットを持った時のΔΣ型ＡＤ変換器のＳＮＤＲを示している。図８の結果から、供給される差動信号のオフセット電圧が変化した場合でも、、ＳＮＤＲは常に安定して良好な値を示すことがわかった。この結果から、比較器１１８は設計上のマージンを見込むことが可能であり、また製造上のばらつきに対しても強い回路であることがいえる。
【図１】
2010128637.tif 000006
【図２】
2010128637.tif 000007
【図３】
2010128637.tif 000008
【図４】
2010128637.tif 000009
【図５】
2010128637.tif 000010
【図６】
2010128637.tif 000011
【図７】
2010128637.tif 000012
【図８】
2010128637.tif 000013
【図９】
2010128637.tif 000014
【国際調査報告】
2010128637.tif 000015
2010128637.tif 000016
2010128637.tif 000017
2010128637.tif 000018