(57)【要約】  ゲイン制御信号と増幅率（デシベル値）との間の関係が線形になるようにする。信号生成回路であって、第１の電流を出力する第１の電流出力部と、前記第１の電流に比例する第２の電流を出力する第２の電流出力部と、前記第１の電流に比例する第３の電流を生成し、第１の制御信号に従って前記第３の電流を第４の電流及び第５の電流に分配して出力する可変電流制御部とを有し、前記第１の電流と前記第４の電流との和を基準電流として、前記第２の電流と前記第５の電流との和を出力電流として出力する。
2010035402.tif 000002
【特許請求の範囲】
【請求項１】
第１の電流を出力する第１の電流出力部と、
前記第１の電流に比例する第２の電流を出力する第２の電流出力部と、
前記第１の電流に比例する第３の電流を生成し、第１の制御信号に従って前記第３の電流を第４の電流及び第５の電流に分配して出力する可変電流制御部とを備え、
前記第１の電流と前記第４の電流との和を基準電流として、
前記第２の電流と前記第５の電流との和を出力電流として出力する
信号生成回路。
【請求項２】
請求項１に記載の信号生成回路において、
前記基準電流を基準電位ノードに流す抵抗回路と、
参照電位が反転入力に、前記抵抗回路内の電位が非反転入力に与えられたオペアンプとを更に備え、
前記オペアンプの出力信号が前記第１及び第２の電流出力部、並びに前記可変電流制御部にバイアス信号として与えられている
ことを特徴とする信号生成回路。
【請求項３】
請求項２に記載の信号生成回路において、
セレクタを更に備え、
前記抵抗回路は、直列に接続された複数の抵抗を有し、
前記複数の抵抗の間の接続点である複数のタップの１つと前記基準電位ノードとの間の抵抗値が、前記複数のタップのうちの他のタップと前記基準電位ノードとの間の抵抗値の２のべき乗倍であり、
前記セレクタは、第２の制御信号に従って、前記複数のタップの１つを選択して前記オペアンプの非反転入力に接続する
ことを特徴とする信号生成回路。
【請求項４】
請求項１に記載の信号生成回路において、
前記出力電流を基準電位ノードに流す負荷抵抗回路を更に備える
ことを特徴とする信号生成回路。
【請求項５】
請求項４に記載の信号生成回路において、
セレクタを更に備え、
前記負荷抵抗回路は、Ｒ−２Ｒ型抵抗ラダーを有し、
前記セレクタは、第２の制御信号に従って、前記Ｒ−２Ｒ型抵抗ラダーのタップを選択して、選択されたタップの電位を出力する
ことを特徴とする信号生成回路。
【請求項６】
請求項１に記載の信号生成回路において、
前記第１の電流、前記第２の電流、及び前記第３の電流の大きさの間の比が、８４：８５：３５、又は８５：８４：３５である
ことを特徴とする信号生成回路。
【請求項７】
請求項１に記載の信号生成回路において、
前記可変電流制御部は、それぞれが前記第１の制御信号の各ビットに対応し、かつ、対応するビットが表す数に比例する大きさの電流を出力する複数の電流源を有し、前記複数の電流源のそれぞれの電流を、前記第１の制御信号の対応するビットに従って前記第４又は第５の電流として出力する
ことを特徴とする信号生成回路。
【請求項８】
請求項７に記載の信号生成回路において、
前記複数の電流源は、それぞれ、
前記第４の電流の一部を生成する電流源と、
前記第５の電流の一部を生成する電流源とを有し、
前記第４の電流の一部を生成する電流源及び前記第５の電流の一部を生成する電流源は、前記第１の制御信号の対応するビットに従って相補的にオンになる
ことを特徴とする信号生成回路。
【請求項９】
請求項１に記載の信号生成回路において、
前記可変電流制御部は、
前記第３の電流を出力する第３の電流出力部を有し、かつ、
前記第３の電流出力部に接続され、前記第３の電流の一部を前記第４の電流の一部として出力する第１のスイッチと、
前記第３の電流出力部に接続され、前記第３の電流の一部を前記第５の電流の一部として出力する第２のスイッチとを、前記第１の制御信号の各ビットに対応して有し、
前記第１及び第２のスイッチの抵抗値は、前記第１の制御信号の対応するビットが表す数の逆数に比例しており、
前記第１及び第２のスイッチは、前記第１の制御信号の対応するビットに従って相補的にオンになる
ことを特徴とする信号生成回路。
【請求項１０】
請求項１に記載の信号生成回路において、
前記可変電流制御部は、
前記第３の電流を出力する第３の電流出力部と、
Ｒ−２Ｒ型抵抗ラダーとを有し、かつ、
前記Ｒ−２Ｒ型抵抗ラダーの出力端子に接続され、前記第３の電流の一部を前記第４の電流の一部として出力する第１のスイッチと、
前記Ｒ−２Ｒ型抵抗ラダーの前記出力端子に接続され、前記第３の電流の一部を前記第５の電流の一部として出力する第２のスイッチとを、前記第１の制御信号の各ビットに対応して有し、
前記第１及び第２のスイッチは、前記第１の制御信号の対応するビットに従って相補的にオンになる
ことを特徴とする信号生成回路。
【請求項１１】
請求項１に記載の信号生成回路において、
前記可変電流制御部は、
前記第４の電流が流れ込む第１のノードの電位と、前記第５の電流が流れ込む第２のノードの電位とを等しく保つように制御するバイアス制御回路を更に有する
ことを特徴とする信号生成回路。
【請求項１２】
請求項１１に記載の信号生成回路において、
前記バイアス制御回路は、
非反転入力が前記第１のノードに接続され、反転入力が前記第２のノードに接続されたオペアンプと、
ゲートが前記オペアンプの出力に接続され、ソースが前記第２のノードに接続されたＭＯＳ（Metal Oxide Semiconductor）トランジスタとを有する
ことを特徴とする信号生成回路。
【請求項１３】
請求項１に記載の信号生成回路において、
第１及び第２のバイアス電圧を発生するバイアス電圧発生部と、
ソースが前記第１の電流出力部に接続され、ゲートに前記第２のバイアス電圧が与えられた第１のバイアス用ＭＯＳトランジスタと、
ソースが前記第２の電流出力部に接続され、ゲートに前記第２のバイアス電圧が与えられた第２のバイアス用ＭＯＳトランジスタと、
ゲートに前記第１のバイアス電圧が与えられ、前記第４の電流が流れる第３のバイアス用ＭＯＳトランジスタと、
ゲートに前記第１のバイアス電圧が与えられ、前記第５の電流が流れる第４のバイアス用ＭＯＳトランジスタとを更に備える
ことを特徴とする信号生成回路。
【請求項１４】
請求項１に記載の信号生成回路において、
前記第１及び第２の電流出力部は、いずれもＭＯＳトランジスタであり、
前記可変電流制御部は、
前記第３の電流の少なくとも一部を出力するＭＯＳトランジスタを有しており、
前記第１及び第２の電流出力部としてのＭＯＳトランジスタ、並びに前記可変電流制御部のＭＯＳトランジスタには、共通のバイアス信号が与えられている
ことを特徴とする信号生成回路。
【請求項１５】
信号生成回路と、
入力されたカウント値に比例して電圧が増加又は減少する参照ランプ信号を生成する電流参照型ＤＡ（Digital-to-Analog）コンバータと、
前記カウント値を出力するＡＤ（Analog-to-Digital）コンバータとを備え、
前記信号生成回路は、
第１の電流を出力する第１の電流出力部と、
前記第１の電流に比例する第２の電流を出力する第２の電流出力部と、
前記第１の電流に比例する第３の電流を生成し、第１の制御信号に従って前記第３の電流を第４の電流及び第５の電流に分配して出力する可変電流制御部とを有し、
前記信号生成回路は、前記第１の電流と前記第４の電流との和を基準電流として、前記第２の電流と前記第５の電流との和を出力電流として出力し、
前記参照ランプ信号の電圧の最大値は、前記出力電流に応じた値であり、
前記ＡＤコンバータは、クロック信号に従ってカウントアップし、前記参照ランプ信号が被変換信号の電圧に達した時点の前記カウント値をＡＤ変換結果として出力する
シングルスロープ型ＡＤコンバータ。
【請求項１６】
信号生成回路と、
入力されたカウント値に比例して電圧が増加又は減少する参照ランプ信号を生成する電圧参照型ＤＡコンバータと、
前記カウント値を出力するＡＤコンバータとを備え、
前記信号生成回路は、
第１の電流を出力する第１の電流出力部と、
前記第１の電流に比例する第２の電流を出力する第２の電流出力部と、
前記第１の電流に比例する第３の電流を生成し、第１の制御信号に従って前記第３の電流を第４の電流及び第５の電流に分配して出力する可変電流制御部と、
負荷抵抗回路とを有し、
前記信号生成回路は、前記第１の電流と前記第４の電流との和を基準電流として、前記第２の電流と前記第５の電流との和を出力電流として出力し、
前記負荷抵抗回路は、前記出力電流を前記基準電位ノードに流し、
前記参照ランプ信号の電圧の最大値は、前記負荷抵抗回路に生じる出力電圧に応じた値であり、
前記ＡＤコンバータは、クロック信号に従ってカウントアップし、前記参照ランプ信号が被変換信号の電圧に達した時点の前記カウント値をＡＤ変換結果として出力する
シングルスロープ型ＡＤコンバータ。
【請求項１７】
請求項１６に記載のシングルスロープ型ＡＤコンバータにおいて、
前記信号生成回路は、第２の制御信号が所定の値である場合には、前記出力電圧をｋ分の１（ｋは正の実数）にし、
前記電圧参照型ＤＡコンバータは、前記参照ランプ信号をｋ倍の速度で変化させる
ことを特徴とするシングルスロープ型ＡＤコンバータ。
【請求項１８】
各画素に入力された光を電圧に変換して出力するイメージセンサーと、
前記イメージセンサーの出力に対して信号処理を行うデジタル映像信号処理部とを備え、
前記イメージセンサーは、
前記各画素に対応する複数のフォトダイオードを有し、検出された光に応じた電気信号を前記複数のフォトダイオードの列毎に出力する画素配列と、
信号生成回路と、
入力されたカウント値に比例して電圧が増加又は減少する参照ランプ信号を生成する電流参照型ＤＡコンバータと、
前記複数のフォトダイオードの列にそれぞれ対応する複数の列並列ＡＤコンバータとを有し、
前記信号生成回路は、
第１の電流を出力する第１の電流出力部と、
前記第１の電流に比例する第２の電流を出力する第２の電流出力部と、
前記第１の電流に比例する第３の電流を生成し、第１の制御信号に従って前記第３の電流を第４の電流及び第５の電流に分配して出力する可変電流制御部とを有し、
前記信号生成回路は、前記第１の電流と前記第４の電流との和を基準電流として、前記第２の電流と前記第５の電流との和を出力電流として出力し、
前記参照ランプ信号の電圧の最大値は、前記出力電流に応じた値であり、
前記複数の列並列ＡＤコンバータは、それぞれ、クロック信号に従ってカウントアップし、前記参照ランプ信号が前記複数のフォトダイオードの対応する列から出力された信号の電圧に達した時点のカウント値をＡＤ変換結果として出力する
カメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で開示される技術は、ＡＤ（Analog-to-Digital）コンバータに関し、特に、シングルスロープ型のＡＤコンバータのゲイン制御技術に関する。
【背景技術】
【０００２】
近年、デジタルカメラシステムにおいては、画素数の多いイメージセンサーが用いられている。高速動画撮像を実現するために、イメージセンサーは、画素配列の各列に対応するＡＤコンバータ（以下ではＡＤＣと称する）を有し、水平走査期間内に１行分の画素からの出力信号のＡＤ変換を行う。このようなＡＤ変換は、列並列ＡＤ変換と呼ばれる。列並列ＡＤ変換のためのＡＤＣとしては、実装のための面積が制約されているので、比較的回路規模が小さいシングルスロープ型ＡＤＣがよく用いられている。【０００３】
シングルスロープ型ＡＤＣは、カウンタのカウント値と相関を持った参照ランプ信号を参照基準電圧としてコンパレータに入力し、変換対象のアナログ信号とこの参照ランプ信号とを比較し、両者が一致した時点でのカウント値を保持し、これをＡＤ変換結果として出力する。イメージセンサーの画素信号の処理過程においては、ＡＤＣの性能を最大限に利用し、かつ、量子化ノイズなどによるＳ／Ｎの低下を抑えるために、一般に、ＡＤＣより前の段階において、変換対象の画素信号をＡＤＣのダイナミックレンジに最適なレベルに増幅するアナログゲイン制御が必要となっている。シングルスロープ型ＡＤＣでは、外部から与えられたデジタル値であるゲイン制御信号に応じて参照ランプ信号の最大電圧を変化させて参照ランプ信号の傾きを制御することにより、ＡＤＣの分解能を変化させ、アナログゲイン制御を実現している。【０００４】
ＡＤＣの分解能が上がるにつれて、高精度なアナログゲイン制御が必要となっている。また、画素信号のダイナミックレンジの拡大に伴い、ゲイン制御範囲が広いことが要求されている。更に、ゲイン制御信号値に対してＡＤＣの増幅率（デシベル値）が線形となるように、一般に参照ランプ信号の振幅は、ゲイン制御信号値に対して指数関数的に変化させられる。このようなゲイン制御を実現する技術として、以下の技術が知られている。【０００５】
特許文献１には、参照ランプ信号を出力する電圧加算型ＤＡ（Digital-to-Analog）コンバータ（以下ではＤＡＣと称する）に対して、基準電圧発生回路から可変のリファレンス電圧を供給する技術が記載されている。複数の抵抗が直列に接続された抵抗列で分圧された電圧が、デジタル制御信号に従って選択され、ランプ信号の最大電圧として供給される。抵抗列の各単位抵抗には、指数関数特性に近似した非線形の重み付けがされている。【０００６】
特許文献２には、参照ランプ信号を出力する電流加算型ＤＡＣに対して、別に設けた電流加算型ＤＡＣからリファレンス電流を供給する技術が記載されている。デジタル制御信号に応じてランプ信号の傾きを高精度に変化させることができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−２８９２５１号公報
【特許文献２】特開２００７−０５９９９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１の技術によると、制御信号値が表すことができるレベルの数に等しい数の分圧点が必要となる。抵抗列の単位抵抗が重み付けをされているので、ゲイン制御の分解能を上げると、抵抗が占める面積の増大が著しい。また、分圧された電圧を選択する制御信号を発生するデコード回路や、選択スイッチも必要である。このため、分解能を上げると、ＡＤＣが例えばイメージセンサーに搭載される場合には、画素配列の周辺回路の面積増大や、チップサイズの増大につながる。更に、出力バッファの入力容量や選択スイッチの抵抗などの負荷を駆動できる電流を抵抗列に流す必要がある。このため、分解能を上げる場合には、抵抗列を追加するだけではなく、単位抵抗の抵抗値を小さくしなければならないが、半導体プロセスが許容できる抵抗デバイスの最小抵抗値によって、実現できる分解能が制限される。【０００９】
特許文献２の技術によると、電流加算型ＤＡＣにより参照ランプ信号の振幅を制御するので、ＤＡＣの分解能に応じた高精度なゲイン制御が容易に実現でき、回路面積の増加も少ない。しかし、制御信号の値に応じて増幅率を線形に制御するためには、制御信号を予め指数関数を用いてデジタル信号処理によって変換した後にＤＡＣに入力として与える必要がある。デジタル回路部にそのための論理回路や変換テーブルを有する必要があるので、ゲイン制御の分解能を上げると画素配列の周辺回路の規模及び面積が増大する。また、指数関数を用いて変換後の制御信号がＤＡＣに入力されると、設定ゲイン範囲によっては、ＤＡＣ内部の未選択の電流セルは動作に貢献していないにも関らず電力を消費している状態にあり、電力が無駄に消費される。【００１０】
本発明は、回路面積の増大を抑えながら、シングルスロープ型ＡＤＣにおいて、ゲイン制御信号と増幅率（デシベル値）との間の関係が線形になるように制御する信号生成回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の実施形態に係る信号生成回路は、第１の電流を出力する第１の電流出力部と、前記第１の電流に比例する第２の電流を出力する第２の電流出力部と、前記第１の電流に比例する第３の電流を生成し、第１の制御信号に従って前記第３の電流を第４の電流及び第５の電流に分配して出力する可変電流制御部とを有し、前記第１の電流と前記第４の電流との和を基準電流として、前記第２の電流と前記第５の電流との和を出力電流として出力する。【００１２】
これによると、回路面積を抑えながら、第１の制御信号と出力電流の対数との間に高精度な直線性を有するようにすることができる。この信号生成回路をシングルスロープ型ＡＤＣにおいて用いると、第１の制御信号と増幅率（デシベル値）との間の関係を線形になるように高精度に制御することができる。【００１３】
本発明の実施形態に係るシングルスロープ型ＡＤコンバータは、信号生成回路と、入力されたカウント値に比例して電圧が増加又は減少する参照ランプ信号を生成する電流参照型ＤＡ（Digital-to-Analog）コンバータと、前記カウント値を出力するＡＤ（Analog-to-Digital）コンバータとを有する。前記信号生成回路は、第１の電流を出力する第１の電流出力部と、前記第１の電流に比例する第２の電流を出力する第２の電流出力部と、前記第１の電流に比例する第３の電流を生成し、第１の制御信号に従って前記第３の電流を第４の電流及び第５の電流に分配して出力する可変電流制御部とを有する。前記信号生成回路は、前記第１の電流と前記第４の電流との和を基準電流として、前記第２の電流と前記第５の電流との和を出力電流として出力する。前記参照ランプ信号の電圧の最大値は、前記出力電流に応じた値である。前記ＡＤコンバータは、クロック信号に従ってカウントアップし、前記参照ランプ信号が被変換信号の電圧に達した時点の前記カウント値をＡＤ変換結果として出力する。【００１４】
本発明の実施形態に係る他のシングルスロープ型ＡＤコンバータは、信号生成回路と、入力されたカウント値に比例して電圧が増加又は減少する参照ランプ信号を生成する電圧参照型ＤＡコンバータと、前記カウント値を出力するＡＤコンバータとを有する。前記信号生成回路は、第１の電流を出力する第１の電流出力部と、前記第１の電流に比例する第２の電流を出力する第２の電流出力部と、前記第１の電流に比例する第３の電流を生成し、第１の制御信号に従って前記第３の電流を第４の電流及び第５の電流に分配して出力する可変電流制御部と、負荷抵抗回路とを有する。前記信号生成回路は、前記第１の電流と前記第４の電流との和を基準電流として、前記第２の電流と前記第５の電流との和を出力電流として出力する。前記負荷抵抗回路は、前記出力電流を前記基準電位ノードに流す。前記参照ランプ信号の電圧の最大値は、前記負荷抵抗回路に生じる出力電圧に応じた値である。前記ＡＤコンバータは、クロック信号に従ってカウントアップし、前記参照ランプ信号が被変換信号の電圧に達した時点の前記カウント値をＡＤ変換結果として出力する。【００１５】
本発明の実施形態に係るカメラは、各画素に入力された光を電圧に変換して出力するイメージセンサーと、前記イメージセンサーの出力に対して信号処理を行うデジタル映像信号処理部とを有する。前記イメージセンサーは、前記各画素に対応する複数のフォトダイオードを有し、検出された光に応じた電気信号を前記複数のフォトダイオードの列毎に出力する画素配列と、信号生成回路と、入力されたカウント値に比例して電圧が増加又は減少する参照ランプ信号を生成する電流参照型ＤＡコンバータと、前記複数のフォトダイオードの列にそれぞれ対応する複数の列並列ＡＤコンバータとを有する。前記信号生成回路は、第１の電流を出力する第１の電流出力部と、前記第１の電流に比例する第２の電流を出力する第２の電流出力部と、前記第１の電流に比例する第３の電流を生成し、第１の制御信号に従って前記第３の電流を第４の電流及び第５の電流に分配して出力する可変電流制御部とを有する。前記信号生成回路は、前記第１の電流と前記第４の電流との和を基準電流として、前記第２の電流と前記第５の電流との和を出力電流として出力する。前記参照ランプ信号の電圧の最大値は、前記出力電流に応じた値である。前記複数の列並列ＡＤコンバータは、それぞれ、クロック信号に従ってカウントアップし、前記参照ランプ信号が前記複数のフォトダイオードの対応する列から出力された信号の電圧に達した時点のカウント値をＡＤ変換結果として出力する。
【発明の効果】
【００１６】
本発明の実施形態によれば、入力されるゲイン制御信号と出力信号の対数との間に高精度な直線性を有する信号生成回路を、変換テーブル等を用いることなく、回路面積を抑えながら容易に実現することができる。また、シングルスロープ型ＡＤＣにおいて、この信号生成回路の出力信号を参照ランプ信号の振幅を規定するリファレンス信号として利用することにより、回路規模を抑えながら高精度なゲイン制御が可能となる。
【図面の簡単な説明】
【００１７】
【図１】図１（ａ）は、本発明の実施形態に係るシングルスロープ型ＡＤＣの構成を示すブロック図である。図１（ｂ）は、図１（ａ）のシングルスロープ型ＡＤＣの第１の変形例の構成を示すブロック図である。
【図２】図２は、式（１）の誤差を示すグラフである。
【図３】図３は、図１（ａ）及び図１（ｂ）の電流制御回路の構成例を示す回路図である。
【図４】図４（ａ）は、図３の基準電流制御部の構成例を示す回路図である。図４（ｂ）は、図４（ａ）の基準電流制御部の変形例の構成を示す回路図である。
【図５】図５は、図３の可変電流制御部の第１の変形例の構成を示す回路図である。
【図６】図６は、図３の可変電流制御部の第２の変形例の構成を示す回路図である。
【図７】図７は、図３の可変電流制御部の第３の変形例の構成を示す回路図である。
【図８】図８は、図３の電流制御回路の第１の変形例の構成を示す回路図である。
【図９】図９は、図８のカスコードトランジスタ型のスイッチの構成を示す回路図である。
【図１０】図１０は、図３の電流制御回路の第２の変形例の構成を示す回路図である。
【図１１】図１１は、図３の電流制御回路の第３の変形例の構成を示す回路図である。
【図１２】図１２は、図７の可変電流制御部を用いた電流制御回路の出力電流特性を示すグラフである。
【図１３】図１３は、図１（ａ）及び図１（ｂ）のシングルスロープ型ＡＤＣのゲイン特性を示すグラフである。
【図１４】図１４は、図８の電流制御回路を用いた場合の図１（ａ）及び図１（ｂ）のシングルスロープ型ＡＤＣのゲイン精度を示すグラフである。
【図１５】図１５（ａ）は、電圧制御回路を有するシングルスロープ型ＡＤＣの構成例を示すブロック図である。図１５（ｂ）は、図１５（ａ）のシングルスロープ型ＡＤＣの変形例の構成を示すブロック図である。
【図１６】図１６は、図１５（ａ）及び図１５（ｂ）の電圧制御回路の構成例を示す回路図である。
【図１７】図１７は、図１６の電圧制御回路の第１の変形例の構成を示す回路図である。
【図１８】図１８は、図１６の電圧制御回路の第２の変形例の構成を示す回路図である。
【図１９】図１９は、図１６の電圧制御回路の第３の変形例の構成を示す回路図である。
【図２０】図２０は、図１６の電圧制御回路の第４の変形例の構成を示す回路図である。
【図２１】図２１は、図１６の電圧制御回路の出力電圧特性を示すグラフである。
【図２２】図２２は、図１７の電圧制御回路を用いた場合における図１５（ａ）及び図１５（ｂ）のシングルスロープ型ＡＤＣのゲイン精度を示すグラフである。
【図２３】図２３は、図２０の電圧制御回路を用いた場合の図１５（ａ）及び図１５（ｂ）のシングルスロープ型ＡＤＣのゲイン精度を示すグラフである。
【図２４】図２４は、図２０の電圧制御回路の出力電流を示すグラフである。
【図２５】図２５は、電圧制御回路の出力電圧特性の一例である。
【図２６】図２６は、参照ランプ信号の傾斜についての説明図である。
【図２７】図２７は、可変ゲイン機能を有するシングルスロープ型ＡＤＣを搭載したイメージセンサーを用いるカメラの構成例を示すブロック図である。
【図２８】図２８は、図２７のイメージセンサーの構成例を示すブロック図である。
【図２９】図２９は、ゲイン制御信号Ｄの値の増加とともに出力電圧が大きくなるようにした、図３の電流制御回路の変形例の構成を示す回路図である。
【図３０】図３０は、図１８の電圧制御回路の変形例の構成を示す回路図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態について、図面を参照しながら説明する。図面において下２桁が同じ参照番号で示された構成要素は、互いに対応しており、同一の又は類似の構成要素である。
【００１９】
図１（ａ）は、本発明の実施形態に係るシングルスロープ型ＡＤＣの構成例を示すブロック図である。図１（ａ）のシングルスロープ型ＡＤＣは、信号生成回路としての電流制御回路１００と、電流参照型ＤＡＣ２と、ＡＤＣ４とを有している。ＡＤＣ４は、比較器５と、カウンタ６とを有している。
【００２０】
電流制御回路１００は、参照電位ＶＲＥＦ及びｎビット（ｎは自然数）のゲイン制御信号Ｄ（ｎ−１：０）に応じた大きさの出力電流ＩＯＵＴを出力する。ゲイン制御信号Ｄ（ｎ２：ｎ１）（ｎ１，ｎ２は、０≦ｎ１＜ｎ及び０≦ｎ２＜ｎを満たす整数）は、ゲイン制御信号Ｄの第ｎ１ビットから第ｎ２ビットまでを示し、ゲイン制御信号Ｄ（ｎ１）は、ゲイン制御信号Ｄの第ｎ１ビットを示すこととする。ゲイン制御信号Ｄの最下位ビットを第０ビットとする。
【００２１】
電流参照型ＤＡＣ２は、カウンタ６のカウント値に比例した電圧の参照ランプ信号ＳＬＳを生成して出力する。電流参照型ＤＡＣ２は、出力電流ＩＯＵＴをリファレンス電流として用い、参照ランプ信号ＳＬＳの振幅（最大値）を出力電流ＩＯＵＴに応じた値にする。以下では、電流参照型ＤＡＣ２は、参照ランプ信号ＳＬＳの振幅を出力電流ＩＯＵＴに比例した値にするとする。
【００２２】
比較器５は、アナログ信号である変換対象信号ＩＳＧと参照ランプ信号ＳＬＳとを比較し、両者が一致したときにカウンタ６に通知する。カウンタ６は、クロックＣＬＫのパルスをカウントする。カウンタ６は、比較器５から通知を受けた時点でのカウント値を保持し、これをＡＤ変換結果ＡＤＶとして出力する。その後、カウンタ６は、カウント値をリセットする。したがって、ＡＤ変換結果ＡＤＶの値は、出力電流ＩＯＵＴの値の逆数に比例する。
【００２３】
ここで、電流制御回路１００は、ゲイン制御信号Ｄの値が増加すると出力電流ＩＯＵＴが減少するように、出力電流ＩＯＵＴをゲイン制御信号Ｄの指数関数に比例する値にする。すると、カウンタ６が出力するＡＤ変換結果ＡＤＶの対数は、ゲイン制御信号Ｄに対して線形となる。すなわち、ゲイン制御信号Ｄと図１（ａ）のシングルスロープ型ＡＤＣの増幅率（デシベル値）との間の関係が線形になる。ここで線形とは、例えば増幅率（デシベル値）がゲイン制御信号Ｄの１次式で表されることをいう。
【００２４】
図１（ｂ）は、図１（ａ）のシングルスロープ型ＡＤＣの変形例の構成を示すブロック図である。図１（ｂ）のシングルスロープ型ＡＤＣは、図１（ａ）のシングルスロープ型ＡＤＣに加えて、カウンタ８を更に有している。カウンタ８は、クロックＣＬＫのパルスをカウントする。電流参照型ＤＡＣ２は、カウンタ６ではなく、カウンタ８のカウント値に比例した電圧の参照ランプ信号ＳＬＳを生成して出力する。カウンタ８は、制御信号ＤＣＮによる制御を受けるので、参照ランプ信号に関して各種の制御が可能になる。
【００２５】
次に、電流ＩＯＵＴをゲイン制御信号Ｄの指数関数に応じた値にするための方法について検討する。デジタル値であるゲイン制御信号Ｄに対する電流ＩＯＵＴの指数関数特性を高精度に実現する必要がある。デジタル制御では２進数が用いられることが多いので、２を底とした指数関数が利用しやすい。指数が整数の場合については、ほぼ理想的な特性を得ることが可能だが、指数が小数である場合には何らかの近似を行う必要がある。
【００２６】
そこで、回路をできるだけ簡素にするため、簡単な関数による高精度な指数関数近似を行う。その例として、次式（１）のような分数関数を用いた非常に誤差が小さい近似式、すなわち、
２ｘ  ≒  Ｌ（ｘ）＝（２４＋１０ｘ）／（２４−７ｘ）  （ただし、０≦ｘ≦１）  …（１）
が知られている（Barbour,J.M. "A geometrical approximation to the roots of numbers", The American Mathematical Monthly, Vol.64, No.1(1957年1月), pp.1-9 参照）。
【００２７】
ｘを例えばｐビットの数ｔで表すと仮定すると、連続変数ｘを離散値ｔ／２ｐに置換えることにより、式（１）を、
２ｘ  ≒（２４＋１０（ｔ／２ｐ））／（２４−７（ｔ／２ｐ））  （ただし、ｐは２以上の整数、ｔは０≦ｔ≦２ｐを満たす整数）  …（２）
に書き換えることができる。
【００２８】
図２は、式（１）の誤差を示すグラフである。ここでは、ｐ＝６（ｘ＝ｔ／６４）の場合について示している。式（１）は、指数ｘが０から１までの範囲における誤差が０．１５％以下であり、極めて高精度である。
【００２９】
一般に、２ｙは、
２ｙ＝２（ｍ＋ｘ）＝（２ｍ）×（２ｘ）  （ただし、ｙは実数、ｍは整数）  …（３）
のように２つの指数関数の合成により実現できる。そこで、数ｙの上位ｍビットの各桁に応じた重み付けにより２ｍを表すように、かつ、数ｙの下位ｐビット（数ｔ）により式（２）のように２ｘを表すように制御することとする。ｔ＝２ｐの時に、ｔ＝０とし、かつｍに１を加算する処理を回路で実現すれば、下位の回路から上位の回路への桁上げも行うことができ、連続性が成り立つ。
【００３０】
次に、下位ビットによる制御に相当する式（２）について、最適な構成を検討する。数ｔが増加すると、分子第２項は増加、分母第２項は減少して行くので、これらの項に相当する回路としては、数ｔに従って例えば電流経路の切り替えを行うようにする構成が実現しやすく、かつ、電力や回路を有効に利用することができる。式（２）の分子及び分母における数ｔを含む項の係数を一致させるために、分子に７／２、分母に５を乗じ、更に、電流の経路を切り替えることにより分子第２項と分母第２項とを変化させることを意識して式（２）の変形を行うと、
２ｘ  ≒（１０／７）×（８４＋３５（ｔ／２ｐ））／（８５＋３５（１−ｔ／２ｐ））    （ただし、ｐは２以上の整数、ｔは０≦ｔ≦２ｐを満たす整数）  …（４）
が得られる。
【００３１】
式（４）における“３５”に相当する電流を、数ｔに従って３５（ｔ／２ｐ）に相当する電流と３５（１−ｔ／２ｐ）に相当する電流とに分割し、前者を“８４”に相当する電流に加算することによって式（４）の分子を、後者を８５に相当する電流に加算することによって式（４）の分母を表現することができる。この分子と分母との比によって数ｙの下位ｐビットの数ｔによる指数関数特性の高精度近似が実現可能となる。
【００３２】
式（２）において指数ｘ＝ｔ／２ｐの範囲は０≦ｘ≦１であるので、電流制御回路１００によると、シングルスロープ型ＡＤＣに０ｄＢ〜６ｄＢの可変増幅機能を実現することができる。以上の各電流は、例えば参照電位と抵抗から生成される基準電流に基づいて生成される。この抵抗の抵抗値を２ｍに応じて変化させることにより基準電流を変化させ、シングルスロープ型ＡＤＣの増幅率をより広い範囲で可変にすることもできる。
【００３３】
以上では、数ｔに従って２ｘが１倍から２倍まで（つまり０ｄＢから６ｄＢまで）増加する場合について説明したが、２ｘが１倍から１／２倍まで（つまり０ｄＢから−６ｄＢまで）減少する場合についても同様である。この場合は指数の符号が負であることに相当するので、式（１）の分子分母を入れ替えることで実現でき、式（４）でも同様に分子分母を入れ替えればよい。
【００３４】
図１（ａ）及び図１（ｂ）のシングルスロープ型ＡＤＣでは、参照ランプ信号ＳＬＳの傾斜を大きくするとＡＤ変換値ＡＤＶが小さくなり、ゲインが下がる。逆に参照ランプ信号ＳＬＳの傾斜を小さくするとゲインが上がるので、この場合には近似式として式（４）の分子分母を入れ替えたものを用いる。
【００３５】
本実施形態では、以上のような高精度な指数関数近似の原理に基づいた電流制御回路及び電圧制御回路について更に具体的に説明する。図１（ａ）及び図１（ｂ）のシングルスロープ型ＡＤＣは、例えばイメージセンサー用の列並列ＡＤＣとして用いられる。以下では、ｎ＝８、ｐ＝ｎ−２＝６の場合を例として説明する。
【００３６】
図３は、図１（ａ）及び図１（ｂ）の電流制御回路１００の構成例を示す回路図である。図３の電流制御回路１００は、オペアンプ１２と、位相補償回路１３と、第１の電流出力部としてのＰＭＯＳトランジスタ１４と、第２の電流出力部としてのＰＭＯＳトランジスタ１６と、可変電流制御部２０と、基準電流制御部４０とを有している。
【００３７】
可変電流制御部２０は、電流源群２２と、単位電流源としてのＰＭＯＳトランジスタ２４と、電流切替部２６と、スイッチ２８とを有している。電流源群２２は、ｎ−２個のＰＭＯＳトランジスタＴＲ０，…，ＴＲｎ−４，ＴＲｎ−３のそれぞれを電流源として有している。電流切替部２６は、ｎ−２個のインバータＩＶ０，…，ＩＶｎ−４，ＩＶｎ−３と、２（ｎ−２）個のスイッチＳＡ０，…，ＳＡｎ−４，ＳＡｎ−３，ＳＢ０，…，ＳＢｎ−４，ＳＢｎ−３とを有している。基準電流制御部４０は、直列に接続された抵抗列（抵抗回路）４２と、セレクタ４４とを有している。
【００３８】
ＰＭＯＳトランジスタ１４，１６，２４、及び電流源群２２の各ＰＭＯＳトランジスタのゲートには、オペアンプ１２の出力信号ＡＰＯがバイアス信号として共通に与えられている。このため、ＰＭＯＳトランジスタ１６，２４、及び電流源群２２は、それぞれ、ＰＭＯＳトランジスタ１４の電流に比例する電流を出力する。ＰＭＯＳトランジスタ１４の電流（第１の電流）、ＰＭＯＳトランジスタ１６の電流（第２の電流）、電流源群２２の電流とＰＭＯＳトランジスタ２４の電流との和（第３の電流）の間の比は、例えばほぼ８４：８５：３５であり、この比はほぼ一定である。この場合、ＰＭＯＳトランジスタ１４のサイズ、ＰＭＯＳトランジスタ１６のサイズ、及び電流源群２２の全ＰＭＯＳトランジスタとＰＭＯＳトランジスタ２４とのサイズの和の間の比は、ほぼ８４：８５：３５である。トランジスタのサイズは、例えばトランジスタのゲート幅を意味するとする。
【００３９】
可変電流制御部２０の電流源群２２及びＰＭＯＳトランジスタ２４は、ＰＭＯＳトランジスタ１４の電流に比例する電流を生成し、可変電流制御部２０は、生成された電流を２つに分配して出力する。すなわち、可変電流制御部２０は、ゲイン制御信号Ｄの下位６ビットＤ（ｎ−３：０）（第１の制御信号）に従って、電流源群２２の電流の一部をノードＮ１に、残りをノードＮ２に出力する。可変電流制御部２０は、例えばゲイン制御信号Ｄ（ｎ−３：０）に比例する大きさの電流を、ノードＮ１に出力する。可変電流制御部２０がノードＮ１に出力する電流とノードＮ２に出力する電流との和は、ほぼ一定である。
【００４０】
電流制御回路１００は、ＰＭＯＳトランジスタ１４の電流と、電流源群２２からノードＮ１に出力された電流（第４の電流）との和を、基準電流ＩＲＥＦとして基準電流制御部４０に出力する。また、電流制御回路１００は、電流源群２２からノードＮ２に出力された電流とＰＭＯＳトランジスタ２４の電流との和（第５の電流）に、ＰＭＯＳトランジスタ１６の電流を加えた電流を、出力電流ＩＯＵＴとして出力端子１８から出力する。
【００４１】
図４（ａ）は、図３の基準電流制御部４０の構成例を示す回路図である。基準電流制御部４０は、デコーダ４６と、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５と、複数のスイッチとを有している。抵抗Ｒ１〜Ｒ５は、抵抗値Ｒ，Ｒ，２Ｒ，４Ｒ，８Ｒ（Ｒは実数）をそれぞれ有している。デコーダ４６と複数のスイッチとは、セレクタ４４を構成している。
【００４２】
まず、ゲイン制御信号Ｄの上位２ビットＤ（ｎ−１：ｎ−２）（第２の制御信号、ここではＤ（７：６））による制御動作を説明する。デコーダ４６は、制御信号の上位２ビットに従って２つの選択信号ＳＳ１，ＳＳ２を生成する。基準電流ＩＲＥＦが与えられるタップが選択信号ＳＳ１によって選択され、選択されたタップの１／２の電位のタップが選択信号ＳＳ２によって選択される。選択信号ＳＳ２によって選択されたタップの電圧が、オペアンプ１２の非反転入力に入力信号ＡＰＰとして与えられる。
【００４３】
オペアンプ１２は、その反転入力に与えられている参照電位ＶＲＥＦと入力信号ＡＰＰとが一致するように、出力電圧ＡＰＯをフィードバック制御する。これにより、ノードＮ１の電位がオペアンプ１２の入力信号ＡＰＰの電位の２倍の電位に安定化され、かつ、基準電流ＩＲＥＦが一意に決定される。なお、ＰＭＯＳトランジスタ１４は、フィードバックループの観点においては１段アンプの駆動トランジスタでもあるので、ＰＭＯＳトランジスタ１４のゲートとドレインとの間には位相補償回路１３が接続されている。
【００４４】
デコーダ４６は、ゲイン制御信号Ｄ（ｎ−１：ｎ−２）の値が大きいほど基準電流ＩＲＥＦが高抵抗を通過するように、１つのスイッチをオンにする選択信号ＳＳ１を出力する。参照ランプ信号ＳＬＳの傾斜が小さいほど、図１（ａ）及び図１（ｂ）のシングルスロープ型ＡＤＣの増幅率は高いので、ゲイン制御信号Ｄ（ｎ−１：ｎ−２）の値が大きいほど基準電流ＩＲＥＦが小さくなるようにしている。
【００４５】
抵抗Ｒ１〜Ｒ５は、これらの抵抗Ｒ１〜Ｒ５で構成された抵抗列の各分圧タップからグラウンドまでの抵抗値の間に、２のべき乗の関係があるように設定されている。したがって、基準電流ＩＲＥＦは、基準電流ＩＲＥＦの最大値Ｉｒｅｆ０、ゲイン制御信号Ｄ（ｎ−１：ｎ−２）の値ｓを用いると、
ＩＲＥＦ＝２−ｓ×Ｉｒｅｆ０  （ｓ＝０，１，２，３）  …（５）
で表される。
【００４６】
次に、ゲイン制御信号Ｄの上位ビットにより段階的に決められた電流を基準として、式（４）で表される原理に従って、式（５）で定められた値の間の大きさの電流をゲイン制御信号Ｄの下位ビットに応じて高精度に発生させる。ただし、下位ビットに対しても電流が単調減少とすべきであることから、式（４）の逆数を表す式、
２−ｔ≒（７／１０）×（８５＋３５（１−ｔ／２ｐ））／（８４＋３５（ｔ／２ｐ））  （ただし、ｐはｎ以下の整数、ｔは０≦ｔ≦２ｐを満たす整数）  …（６）
を用いる。
【００４７】
出力端子１８から出力される電流ＩＯＵＴは、
ＩＯＵＴ（ｔ）＝ＩＲＥＦ×２−ｔ
＝Ｉｒｅｆ０×（２−ｓ）×（２−ｔ）
で表される。ここで式（６）の（７／１０）は定数であり、制御に直接には関係していないので、（７／１０）Ｉｒｅｆ０を新たにＩｒｅｆ０と表すこととする。前式に式（６）を代入して整理すると、
ＩＯＵＴ（ｔ）
＝ＩＲＥＦ×２−ｔ
＝Ｉｒｅｆ０×（８５＋３５（１−ｔ／２ｐ））／（８４＋３５（ｔ／２ｐ））  （ただし、ｐはｎ以下の整数、ｔは０≦ｔ≦２ｐを満たす整数）  …（７）
と表すことができる。
【００４８】
式（７）の関係を回路で実現するために、図３の可変電流制御部２０の電流源群２２を構成する各電流源は、ゲイン制御信号Ｄ（ｎ−３：０）の対応するビットが表す数に比例する大きさの電流を出力する（例えばＰＭＯＳトランジスタＴＲ０〜ＴＲｎ−３のゲート幅が、対応するビットの重みに比例している）。具体的には、ゲイン制御信号Ｄ（ｎ−３），Ｄ（ｎ−４），…，Ｄ（１），Ｄ（０）に対応する各電流源（ＰＭＯＳトランジスタＴＲｎ−３〜ＴＲ０）の電流値の間の比を、２ｎ−３：２ｎ−２：……：２１：２０とする。
【００４９】
インバータＩＶ０，…，ＩＶｎ−４，ＩＶｎ−３は、それぞれ、対応するゲイン制御信号Ｄ（０），…，Ｄ（ｎ−４），Ｄ（ｎ−３）の反転信号を出力する。可変電流制御部２０の各スイッチＳＡ０〜ＳＡｎ−３，ＳＢ０〜ＳＢｎ−３は、それぞれへの制御信号の論理値が１の時にオンになり、論理値が０の時にオフになる。各スイッチＳＡ０〜ＳＡｎ−３，ＳＢ０〜ＳＢｎ−３は、電流源群２２の各電流源の電流（重み付けされた電流と称する）を、ゲイン制御信号Ｄ（ｎ−３：０）に従ってノードＮ１及びノードＮ２に振り分ける。
【００５０】
したがって、ゲイン制御信号Ｄ（ｎ−３：０）が０のとき（ｔ＝０に相当）に、電流源群２２の各電流源の電流は全てノードＮ２に流れ、ゲイン制御信号Ｄ（ｎ−３：０）が１増える毎に徐々にノードＮ１へ振り分けられる電流が増して行く。このとき、ＰＭＯＳトランジスタ１４の電流とノードＮ１に振り分けられた電流との合計電流は、オペアンプ１２のフィードバック制御により基準電流ＩＲＥＦに保たれている。このため、ＰＭＯＳトランジスタ１４の電流と、ＰＭＯＳトランジスタ１６の電流と、電流源群２２及びＰＭＯＳトランジスタ２４の電流の和との間の所定の電流比（前述の８４：８５：３５）の関係を維持しながら、出力電流ＩＯＵＴは変化する。
【００５１】
最終的には、ゲイン制御信号Ｄ（ｎ−３：０）＝２ｎ−２−１のとき（ｔ＝２ｐ−１に相当）に、重み付けされた電流は全てノードＮ１に流れる。式（７）において、分母の（８４＋３５（ｔ／２ｐ））の項が、ＰＭＯＳトランジスタ１４の電流とノードＮ１に振り分けられた電流との合計電流に相当しており、分子の（８５＋３５（１−ｔ／２ｐ））の項は、ＰＭＯＳトランジスタ１６の電流とノードＮ２に振り分けられた電流との合計電流に相当している。電流Ｉｒｅｆ０に対してこれらの合計電流の比を乗じた電流が、出力電流ＩＯＵＴとして得られる。
【００５２】
ところで式（７）は、ｔ＝０のとき、
ＩＯＵＴ（０）＝Ｉｒｅｆ０×１２０／８４
であり、ｔ＝２ｐのとき、
ＩＯＵＴ（２ｐ）＝Ｉｒｅｆ０×８５／１１９
である。つまり、ＩＯＵＴ（２ｐ）＝ＩＯＵＴ（０）／２の関係が成立する。ここで、式（７）では、前記電流比８４：８５：３５における“３５”に相当する電流を制御コード０〜２ｐの範囲の制御によって表している。しかし、ゲイン制御信号Ｄ（ｐ−１：０）はｐビットなので、ｔの最大値は２ｐ−１であり、ｔ＝２ｐはゲイン制御信号Ｄ（ｐ−１：０）による制御範囲に含まれない。
【００５３】
そこで、可変電流制御部２０の電流源群２２におけるゲイン制御信号Ｄの最下位ビットＤ（０）に対応する電流源（ＰＭＯＳトランジスタＴＲ０）と同じ電流値を流す単位電流源（ＰＭＯＳトランジスタ２４）の電流を、常にノードＮ２に供給することとしている。これにより、ｔ＝２ｐの制御は上位ビットへの桁上げによって等価に実現され、出力電流ＩＯＵＴを単調増加させることができる。このように、可変電流制御部２０は、ゲイン制御信号Ｄ（ｐ−１：０）に従って、出力電流ＩＯＵＴをほぼ１倍から１／２倍まで、指数関数的に減少させる。
【００５４】
また、ＰＭＯＳトランジスタ１４の出力電流パスと、可変電流制御部２０のノードＮ１への電流パスのそれぞれに抵抗やトランジスタ等（入出力間で電流値に変化のない素子）が介在していても問題はない。両電流の合流点と基準電位（本実施形態ではグラウンド）との間に抵抗列４２が存在していればよい。同様にＰＭＯＳトランジスタ１６の電流と可変電流制御部２０のノードＮ２への電流とが合流した後に出力端子１８から出力されるようにする。
【００５５】
以上のように、図３の電流制御回路１００によると、ｎ＝８の場合には、８ビットの制御コードにより、出力電流ＩＯＵＴを１倍〜１／１６倍の範囲で可変である。すなわち、２４ｄＢの可変ゲイン範囲で２５６段階のゲインを設定できるように、出力電流ＩＯＵＴの対数を、ゲイン制御信号Ｄに対して比例するように高精度に制御することができる。
【００５６】
ＰＭＯＳトランジスタ２４には、可変電流制御部２０の電流源群２２の最下位ビットに対応するスイッチＳＡ０，ＳＢ０と同じ特性のスイッチ２８が接続されている。これによりＰＭＯＳトランジスタ２４のソース・ドレイン間電圧をＰＭＯＳトランジスタＴＲ０等と同じにし、チャネル長変調効果による電流誤差を小さくする工夫を行っている。特に高い調整精度を必要とする場合には、可変電流制御部の電流切替部２６の各スイッチに重み付けされた電流が流れるので、各スイッチの抵抗値も流れる電流に反比例した抵抗値であることが望ましい。ただし、求められるゲイン調整精度によっては、これらの配慮を行わないようにしてもよい。
【００５７】
また、ＰＭＯＳトランジスタ２４をノードＮ２に固定的に接続したが、ノードＮ１に接続しても構わない。この場合には、ゲイン設定値が１段階シフトするだけであり、精度や電流の可変範囲に影響はない。
【００５８】
図４（ｂ）は、図４（ａ）の基準電流制御部４０の変形例の構成を示す回路図である。図４（ｂ）の基準電流制御部は、デコーダ２４６と、抵抗Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４，Ｒ１５と、複数のスイッチとを有している。抵抗列を構成する抵抗Ｒ１１〜Ｒ１５は、抵抗値４Ｒ，４Ｒ，４Ｒ，８Ｒ，８Ｒをそれぞれ有している。デコーダ２４６と複数のスイッチとは、セレクタ４４を構成している。
【００５９】
デコーダ２４６は、ゲイン制御信号Ｄ（ｎ−１：ｎ−２）に従って各スイッチを制御し、抵抗列の合成抵抗を２のべき乗×Ｒとする。例えば、デコーダ２４６は、ゲイン制御信号Ｄ（ｎ−１：ｎ−２）＝（１，１）の場合には抵抗Ｒ１５に接続されたスイッチのみをオンにして抵抗列の合成抵抗を８Ｒにし、ゲイン制御信号Ｄ（ｎ−１：ｎ−２）＝（０，０）の場合には抵抗Ｒ１１〜Ｒ１５に接続されたスイッチを全てオンにして抵抗列の合成抵抗をＲにする。ゲイン制御信号Ｄ（ｎ−１：ｎ−２）に従って抵抗列の合成抵抗を２のべき乗×Ｒとするのであれば、他の構成であってもよい。
【００６０】
図５は、図３の可変電流制御部２０の第１の変形例の構成を示す回路図である。図５の可変電流制御部は、ゲイン制御信号Ｄ（ｎ−３：０）の各ビットに対応する制御回路ＢＡ０，…，ＢＡｎ−４，ＢＡｎ−３と、単位電流源としてのＰＭＯＳトランジスタ２４とを有している。制御回路ＢＡ０のＰＭＯＳトランジスタＴＡ０，ＴＢ０のサイズは、図３のＰＭＯＳトランジスタＴＲ０と同じである。同様に、他の制御回路のＰＭＯＳトランジスタＴＡｎ−３，ＴＢｎ−３等のサイズは、ゲイン制御信号Ｄ（ｎ−３：０）の同じビットに対応する図３のＰＭＯＳトランジスタと同じである。
【００６１】
例として制御回路ＢＡ０について説明する。制御回路ＢＡ０は、インバータＩＶ０と、ＰＭＯＳトランジスタＴＡ０，ＴＢ０と、スイッチＳＡ００，ＳＡ０１，ＳＢ００，ＳＢ０１とを有している。ＰＭＯＳトランジスタＴＡ０，ＴＢ０は、それぞれノードＮ１，Ｎ２に接続されている。ＰＭＯＳトランジスタＴＡ０，ＴＢ０は１組の電流源を構成しており、ゲイン制御信号Ｄ（０）によってイネーブル制御されている。
【００６２】
すなわち、ゲイン制御信号Ｄ（０）＝０の場合には、スイッチＳＡ００，ＳＢ０１のみがオンになる。ＰＭＯＳトランジスタＴＡ０はオフとなり、ＰＭＯＳトランジスタＴＢ０がオンになってノードＮ２に電流を流す。ゲイン制御信号Ｄ（０）＝１の場合には、スイッチＳＡ０１，ＳＢ００のみがオンになる。ＰＭＯＳトランジスタＴＢ０はオフとなり、ＰＭＯＳトランジスタＴＡ０がオンになってノードＮ１に電流を流す。
【００６３】
図６は、図３の可変電流制御部２０の第２の変形例の構成を示す回路図である。図６の可変電流制御部は、ゲイン制御信号Ｄ（ｎ−３：０）の各ビットに対応する制御回路ＢＢ０，…，ＢＢｎ−４，ＢＢｎ−３と、電流源としてのＰＭＯＳトランジスタ３２と、スイッチ２８とを有している。ＰＭＯＳトランジスタ３２のサイズは、図３のＰＭＯＳトランジスタＴＲ０〜ＴＲｎ−３及び２４の全てのサイズの和に等しい。すなわち、ＰＭＯＳトランジスタ３２は、電流源群２２とＰＭＯＳトランジスタ２４とを合わせた電流源に相当する。
【００６４】
制御回路ＢＢ０は、インバータＩＶ０と、スイッチＳＣ０，ＳＤ０とを有している。他の制御回路も、インバータと２つのスイッチとを有している。ここで、制御回路ＢＢ０〜ＢＢｎ−３のスイッチの抵抗の比は、２ｎ−３：２ｎ−４：……：２１：２０である。スイッチ２８の抵抗はスイッチＳＣ０と同じである。
【００６５】
例として制御回路ＢＢ０について説明する。ゲイン制御信号Ｄ（０）＝０の場合には、スイッチＳＤ０がオンになってノードＮ２に電流が流れる。ゲイン制御信号Ｄ（０）＝１の場合には、スイッチＳＣ０がオンになってノードＮ１に電流が流れる。
【００６６】
図６の可変電流制御部の場合には、正確に重み付けられた電流を各スイッチに流さなければならないので、各スイッチの抵抗を、流れる電流に正確に反比例した値にする必要がある。また、各スイッチの一端が共通に接続されているので、電流を正確に分流するためにはノードＮ１及びＮ２の電圧を等しくする必要がある。そこで、比較的容易に正確な値の電流を出力することができる可変電流制御部について次に説明する。
【００６７】
図７は、図３の可変電流制御部２０の第３の変形例の構成を示す回路図である。図７の可変電流制御部は、Ｒ−２Ｒ型抵抗ラダー３２３と、電流切替部３２６と、スイッチ２８と、電流源としてのＰＭＯＳトランジスタ３２と、バイアス制御回路３３０とを有している。バイアス制御回路３３０は、オペアンプ３４と、ＰＭＯＳトランジスタ３６とを有している。ＰＭＯＳトランジスタ３２は、図６で説明したものと同じである。
【００６８】
図７のＲ−２Ｒ型抵抗ラダー３２３は、ＰＭＯＳトランジスタ３２から出力される電流を、ゲイン制御信号Ｄ（ｎ−３：０）の各ビットに対応して重み付けられた電流に分配する。Ｒ−２Ｒ型抵抗ラダー３２３は、抵抗値Ｒの抵抗と抵抗値２Ｒの抵抗とで構成されている。Ｒ−２Ｒ型抵抗ラダー３２３における抵抗値２Ｒの抵抗の端子のうち、抵抗値Ｒの抵抗に接続されていない端子は、Ｒ−２Ｒ型抵抗ラダー３２３の出力端子となっている。
【００６９】
図３を参照して説明したように、ノードＮ１は、ゲイン制御信号Ｄの上位ビットによって決まる電流ＩＲＥＦと抵抗列４２によってある一定のバイアス電圧に固定されている。オペアンプ３４の非反転入力にはノードＮ１のバイアス電圧が入力され、反転入力にはノードＮ２が接続されている。オペアンプ３４の出力をＰＭＯＳトランジスタ３６のゲートに与えることにより、オペアンプ３４とＰＭＯＳトランジスタ３６とは負帰還のフィードバックループを構成する。したがって、オペアンプ３４とＰＭＯＳトランジスタ３６によるバイアス制御回路は、ゲイン制御信号Ｄの上位ビットがどのように制御されても、常にノードＮ１のバイアス電圧とノードＮ２の電圧とを同電圧に維持する。なお、ノードＮ１のバイアス電圧がオペアンプ３４の入力レンジを逸脱しないように、抵抗列４２の抵抗値と基準電流ＩＲＥＦとを決定する必要がある。
【００７０】
抵抗値Ｒの抵抗及び抵抗値２Ｒの抵抗に対して、抵抗値の比が半導体プロセスのばらつきの影響を受けにくいようにレイアウト設計を工夫することにより、Ｒ−２Ｒ型抵抗ラダー３２３は電流を高精度に分流することができる。また、抵抗ラダー３２３の各抵抗の抵抗値を、電流切替部３２６のスイッチ及びスイッチ２８の抵抗値よりも大きくするほど、スイッチの抵抗値のばらつきによる電流精度への影響を小さくすることができる。
【００７１】
図８は、図３の電流制御回路の第１の変形例の構成を示す回路図である。図８の電流制御回路は、Ｒ−２Ｒ型抵抗ラダーを利用した図７の可変電流制御部の一部を変更して用いている。図８の回路は、可変電流制御部２０に代えて可変電流制御部４２０を有し、更に、ＰＭＯＳトランジスタ４１５，４１７と、バイアス電圧発生部４２１とを有している。可変電流制御部４２０は、ＰＭＯＳトランジスタ３２，３６と、オペアンプ３４と、Ｒ−２Ｒ型抵抗ラダー３２３と、６つのスイッチ４２７と、単位スイッチ４２８とを有している。
【００７２】
図７の電流切替部３２６のスイッチをそのまま用いると、抵抗ラダー３２３の電流出力端の間で電位に差が生じ、電流の分流精度が劣化してしまう。図８の回路では、これを抑制するために、カスコードトランジスタ型のスイッチ４２７を用いている。
【００７３】
図９は、図８のカスコードトランジスタ型のスイッチ４２７の構成を示す回路図である。図９の２つのＰＭＯＳトランジスタは、抵抗ラダー３２３からの電流をノードＮ１又はＮ２に流すスイッチとして動作する。ゲイン制御信号Ｄ（ｉ）に従って（ｉは０≦ｉ≦５を満たす整数）、２つのＰＭＯＳトランジスタの一方のゲートにバイアス電圧ＢＩＡＳ２が与えられ、バイアス電圧ＢＩＡＳ２が与えられたＰＭＯＳトランジスタがオンになる。
【００７４】
ゲイン制御信号Ｄ（５：０）の各ビットに対応するカスコードトランジスタ型スイッチのトランジスタサイズは、そのトランジスタに流れるべき電流値に比例したサイズとしている。また、ゲイン制御信号Ｄの最下位ビットＤ（０）に対応するカスコードトランジスタ型スイッチ４２７のトランジスタサイズは、単位スイッチ４２８のトランジスタサイズと同じである。バイアス電圧発生部４２１は、バイアス電圧ＢＩＡＳ２を発生して出力する。各カスコードトランジスタ型スイッチ４２７及び単位スイッチ４２８には、バイアス電圧ＢＩＡＳ２が共通に与えられている。以上により、抵抗ラダー３２３の各電流出力端の電位をほぼ一致させることができ、電流の分流精度の低下を抑えることができる。
【００７５】
これらのカスコードトランジスタ型スイッチ４２７のバイアス効果により、電流源であるＰＭＯＳトランジスタ３２のソース・ドレイン間電圧が、いずれも電流源であるＰＭＯＳトランジスタ１４及びＰＭＯＳトランジスタ１６のソース・ドレイン間電圧よりも低くなり、ゲイン制御信号Ｄの上位ビットが切り替わる際に出力電圧の線形性が劣化する可能性がある。このため、これらの電流源のソース・ドレイン間電圧を一致させるべく、ＰＭＯＳトランジスタ１４，１６の電流出力パスにバイアストランジスタ４１５，４１７を設け、これらのゲートにバイアス電圧ＢＩＡＳ２を与えている。
【００７６】
図１０は、図３の電流制御回路の第２の変形例の構成を示す回路図である。図１０の電流制御回路は、バイアス電圧発生部４２１を含まず、基準電流制御部４０への入力電圧をバイアス電圧ＢＩＡＳ２として用いる点が、図８の電流制御回路とは異なっている。図１０の回路によると、回路を簡素化することができる。
【００７７】
図１１は、図３の電流制御回路の第３の変形例の構成を示す回路図である。図１１の電流制御回路は、可変電流制御部４２０及びバイアス電圧発生部４２１に代えて可変電流制御部５２０及びバイアス電圧発生部５２１を有し、ＰＭＯＳトランジスタ５２２，５２３を更に有する点が、図８の電流制御回路とは異なっている。可変電流制御部５２０は、オペアンプ３４及びＰＭＯＳトランジスタ３６を含まない点が可変電流制御部４２０とは異なっている。
【００７８】
抵抗ラダー３２３からノードＮ１へ流れた電流は、ＰＭＯＳトランジスタ５２２を経由して基準電流制御部４０に流入する。抵抗ラダー３２３からノードＮ２へ流れた電流は、ＰＭＯＳトランジスタ５２３を経由して出力端子１８から出力される。バイアス電圧発生部５２１は、バイアス電圧ＢＩＡＳ１を発生してＰＭＯＳトランジスタ５２２，５２３のゲートに出力する。バイアス電圧発生部５２１は、バイアス電圧発生部４２１と同様にバイアス電圧ＢＩＡＳ１も発生する。
【００７９】
図８のバイアス制御方式では、電流制御回路全体の中に２つのオペアンプが存在し、それぞれのフィードバックループが共存するので、回路パラメータによっては発振しやすい不安定な回路となる可能性がある。そこで、図１１の回路では、ノードＮ１，Ｎ２を経由する電流出力パス上にバイアストランジスタ５２２，５２３を設け、両トランジスタのゲートには共通のバイアス電圧ＢＩＡＳ１を与えている。これにより、ノードＮ１とノードＮ２との間の電位差の拡大をある程度抑えることができ、オペアンプ３４を含まないので回路の動作を安定化させることができる。
【００８０】
図１２は、図７の可変電流制御部を用いた電流制御回路の出力電流特性を示すグラフである。図１２では、Ｉｒｅｆ０≒７００μＡ、かつ、ｎ＝８の場合について、ゲイン制御信号Ｄの値であるゲイン制御コードと出力電流ＩＯＵＴとの関係を示している。出力電流ＩＯＵＴが、ゲイン制御コードに対して指数関数的に減少することが示されている。
【００８１】
図１３は、図１（ａ）及び図１（ｂ）のシングルスロープ型ＡＤＣのゲイン特性を示すグラフである。縦軸は対数値で表されているので、ゲイン（デシベル値）が、ゲイン制御コードに対して直線的に増加することが示されている。
【００８２】
図１４は、図８の電流制御回路を用いた場合の図１（ａ）及び図１（ｂ）のシングルスロープ型ＡＤＣのゲイン精度を示すグラフである。ゲイン制御コードの全範囲において、ゲイン精度がほぼ一定に保たれている。
【００８３】
図１５（ａ）は、電圧制御回路を有するシングルスロープ型ＡＤＣの構成例を示すブロック図である。図１５（ａ）のシングルスロープ型ＡＤＣは、信号生成回路としての電圧制御回路６００及び電圧参照型ＤＡＣ６０２を電流制御回路１００及び電流参照型ＤＡＣ２に代えて有し、電圧バッファ６０１を更に有する点が、図１（ａ）のシングルスロープ型ＡＤＣとは異なっている。
【００８４】
電圧制御回路６００は、参照電位ＶＲＥＦ及びｎビットのゲイン制御信号Ｄ（ｎ−１：０）に応じた大きさの出力電圧ＶＯＵＴを出力する。電圧バッファ６０１は、出力電圧ＶＯＵＴを電圧参照型ＤＡＣ６０２にリファレンス電圧として出力する。リファレンス電圧の供給には、ある程度の電流供給能力が必要なので、電圧バッファを用いている。電圧参照型ＤＡＣ６０２は、カウンタ６のカウント値に比例した電圧の参照ランプ信号ＳＬＳを生成して出力する。電圧参照型ＤＡＣ６０２は、出力電圧ＶＯＵＴをリファレンス電圧として用い、参照ランプ信号ＳＬＳの振幅（最大値）を出力電圧ＶＯＵＴに応じた値にする。以下では、電圧参照型ＤＡＣ６０２は、参照ランプ信号ＳＬＳの振幅を出力電圧ＶＯＵＴに比例した値にするとする。
【００８５】
図１５（ｂ）は、図１５（ａ）のシングルスロープ型ＡＤＣの変形例の構成を示すブロック図である。図１５（ｂ）のシングルスロープ型ＡＤＣは、図１５（ａ）のシングルスロープ型ＡＤＣに加えて、カウンタ８を更に有している。カウンタ８は、クロックＣＬＫのパルスをカウントする。電圧参照型ＤＡＣ６０２は、カウンタ６ではなく、カウンタ８のカウント値に比例した電圧の参照ランプ信号ＳＬＳを生成して出力する。カウンタ８は、制御信号ＤＣＮによる制御を受けるので、参照ランプ信号に関して各種の制御が可能になる。
【００８６】
図１６は、図１５（ａ）及び図１５（ｂ）の電圧制御回路の構成例を示す回路図である。図１６の電圧制御回路は、出力端子１８とグラウンドとの間に、出力電流をグラウンドに流す負荷抵抗６５２（負荷抵抗回路）を更に有している点が、図３の電流制御回路１００とは異なっている。式（７）の両辺に負荷抵抗６５２の値を乗算すると、負荷抵抗６５２に生じる出力電圧ＶＯＵＴが得られる。例えば０ｄＢに相当する電圧をオペアンプ１２に入力される参照電位ＶＲＥＦにする場合について説明する。０ｄＢ設定時にオペアンプ１２の非反転入力として選択される、抵抗列４２のタップと、グラウンドとの間の抵抗をＲ０、負荷抵抗をＲｏとすると、電圧出力ＶＯＵＴは、式（７）より、
ＶＯＵＴ＝ＶＲＥＦ／Ｒ０×（８５＋３５（１−ｔ／２ｐ））／（８４＋３５（ｔ／２ｐ））×Ｒｏ  （ただし、ｐはｎ以下の整数、ｔは０≦ｔ≦２ｐを満たす整数）  …（８）
で表される。
【００８７】
ここで、ｎ＝８とし、０ｄＢ設定時のゲイン制御信号Ｄの値（８ビット制御コード値）が例えば８０ｈ（１６進数）であるとすると、ゲイン制御信号Ｄの上位２ビットは（１，０）であり、図１６において、オペアンプ１２の非反転入力として選択される、抵抗列４２のタップの対接地抵抗値は４Ｒである。また、ゲイン制御信号Ｄの下位ビットは全て０（すなわちｔ＝０）なので、これらを式（８）に代入すると、
ＶＯＵＴ＝ＶＲＥＦ／４Ｒ×１２０／８４×Ｒｏ
＝ＶＲＥＦ                            …（９）
が成り立つ。
【００８８】
これをＲｏについて解くと、
Ｒｏ＝４×８４／１２０×Ｒ
＝２．８Ｒ
となる。したがって、負荷抵抗６５２の抵抗値を２．８Ｒにすると、図１６の電圧制御回路は、電圧可変範囲が４×ＶＲＥＦ〜０．２５×ＶＲＥＦ、すなわちゲイン換算では−１２ｄＢ〜１２ｄＢの間で図１５（ａ）及び図１５（ｂ）のシングルスロープ型ＡＤＣのゲインを直線的に２５６段階に制御することができる。
【００８９】
図１７は、図１６の電圧制御回路の第１の変形例の構成を示す回路図である。図１７の電圧制御回路は、出力端子１８とグラウンドとの間に、抵抗値２．８Ｒの負荷抵抗６５２を更に有している点が、図８の電流制御回路とは異なっており、その他の点は図８の電流制御回路とほぼ同様である。図１７の電圧制御回路によると、カスコードトランジスタ型スイッチ４２７を有しているので、抵抗ラダー３２３の各電流出力端の電位をほぼ一致させることができ、電流の分流精度の低下を抑えることができる。
【００９０】
図１８は、図１６の電圧制御回路の第２の変形例の構成を示す回路図である。図１８の電圧制御回路は、負荷抵抗６５２に代えて、負荷抵抗回路としてのＲ−２Ｒ型抵抗ラダー７５２と、セレクタ７５４とを有し、基準電流制御部４０に代えて抵抗を有している点が、図１７の電圧制御回路とは異なっている。セレクタ７５４は、ゲイン制御信号Ｄの上位ビットＤ（７：６）に従って抵抗ラダー７５２のタップを選択し、選択されたタップの電圧を出力端子１８に出力する。
【００９１】
図１９は、図１６の電圧制御回路の第３の変形例の構成を示す回路図である。図１９の電圧制御回路は、バイアス電圧発生部４２１を含まず、ＰＭＯＳトランジスタ４１５のドレインの電圧を分圧した電圧をバイアス電圧ＢＩＡＳ２として用いる点が、図１８の電圧制御回路とは異なっている。図１９の回路によると、回路を簡素化することができる。
【００９２】
図２０は、図１６の電圧制御回路の第４の変形例の構成を示す回路図である。図２０の電圧制御回路は、可変電流制御部４２０及びバイアス電圧発生部４２１に代えて可変電流制御部５２０及びバイアス電圧発生部５２１を有し、ＰＭＯＳトランジスタ５２２，５２３を更に有する点が、図１７の電圧制御回路とは異なっている。可変電流制御部５２０は、オペアンプ３４及びＰＭＯＳトランジスタ３６を含まない点が可変電流制御部４２０とは異なっている。
【００９３】
図２０の電圧制御回路は、主要部が図１１の電流制御回路とほぼ同様に構成されているので、図２０の電圧制御回路の詳細な説明は省略する。図２０の電圧制御回路によると、オペアンプ３４を含まないので回路の動作を安定化させることができる。
【００９４】
図２１は、図１６の電圧制御回路６００の出力電圧特性を示すグラフである。図２１では、ゲイン制御信号Ｄの値であるゲイン制御コードと出力電圧ＶＯＵＴとの関係を示している（１Ｖ時に０ｄＢ、ゲイン制御コードが１２８の場合）。出力電圧ＶＯＵＴが、ゲイン制御コードに対して指数関数的に減少することが示されている。
【００９５】
なお、図１６の電圧制御回路において、図５〜図７の可変電流制御部を用いるようにしてもよい。
【００９６】
図２２は、図１７の電圧制御回路を用いた場合における図１５（ａ）及び図１５（ｂ）のシングルスロープ型ＡＤＣのゲイン精度を示すグラフである。図２３は、図２０の電圧制御回路を用いた場合の図１５（ａ）及び図１５（ｂ）のシングルスロープ型ＡＤＣのゲイン精度を示すグラフである。図２４は、図２０の電圧制御回路の出力電流を示すグラフである。
【００９７】
図２２の場合には、負荷抵抗を流れる出力電流は図１２のように制御コードの全範囲に亘って変化するので、特に高ゲイン領域では各電流源の電流が絞られた状態となる。流れる電流に対する相対的な電流精度が悪くなるので、ゲインの制御精度がわずかに変動する。これに対して図２３の場合には、図２４に示すようにゲイン制御信号Ｄの下位ビット制御範囲の電流変化が繰り返され、全領域に亘って各電流源にはある程度の電流が流れている。このため、ほぼ一定の制御精度が確保できる。しかし、いずれの場合もゲイン精度のばらつきは０．０１ｄＢ以下であり、高精度のゲイン制御を実現している。
【００９８】
図１８〜２０の電圧制御回路において、ゲイン０ｄＢに相当する出力電圧が参照電位ＶＲＥＦになるように設定する場合について説明する。基準電流を発生する抵抗の抵抗値をＲとすると、式（８）、（９）についての前述の計算と同様に考え、抵抗ラダー７５２の選択されたタップの対接地抵抗値が０．７Ｒとなるようにすればよい。ｎ＝８とし、０ｄＢ設定時のゲイン制御信号Ｄの値（８ビット制御コード値）が例えば８０ｈ（１６進数）であるとすると、ゲイン制御信号Ｄの上位２ビットは（１，０）である。セレクタ７５４によって選択されるタップの対接地抵抗値が０．７Ｒとなるようにすればよいので、Ｒ−２Ｒ型抵抗ラダー７５２を図１８〜２０のように抵抗値１．４Ｒの抵抗と抵抗値０．７Ｒの抵抗で構成すればよい。図１８〜２０のような電圧制御回路を用いたシングルスロープ型ＡＤＣのゲイン特性は、電流制御回路を用いた場合と同様に、図１３のようになる。
【００９９】
図２５は、電圧制御回路の出力電圧特性の一例である。図１６〜２０の電圧制御回路では、例えばＶＲＥＦ＝１Ｖとした場合に、−１２ｄＢ時の出力電圧ＶＯＵＴは図２１に示されているように４Ｖとなる。一般的にイメージセンサーの電源電圧は３Ｖ程度であるので、出力電圧ＶＯＵＴが電源電圧を超えてしまう。このため、このままシングルスロープ型ＡＤＣをイメージセンサーに組み込むと、ダイナミックレンジを広くすることができない。
【０１００】
そこで、図１６〜２０の電圧制御回路の出力を図２５に示すような特性に制御する。つまり、ゲイン範囲が−１２ｄＢ〜−６ｄＢ（すなわち、ゲイン制御コードが０〜６３、ゲイン制御信号Ｄの上位２ビットが（０，０））の時には、図１６〜２０の電圧制御回路は、出力電圧ＶＯＵＴが通常の１／２になるように、言い換えると、ゲイン範囲が−６ｄＢ〜０ｄＢ（すなわち、ゲイン制御コードが６４〜１２７、ゲイン制御信号Ｄの上位２ビットが（０，１））の時と同様に出力電圧ＶＯＵＴの制御を行う。また、この時には、電圧参照型ＤＡＣ６０２の駆動周波数を２倍に上げ、電圧参照型ＤＡＣ６０２が参照ランプ信号ＳＬＳを通常の２倍の速度で変化させるようにする。つまり、参照ランプ信号ＳＬＳが出力電圧ＶＯＵＴに達するまでの時間を半分にする。すると、参照ランプ信号ＳＬＳの傾斜を、出力電圧ＶＯＵＴが図２５の破線で示された電圧である場合と等しくすることができ、−１２ｄＢまでゲインが可変となる。
【０１０１】
なお、出力電圧ＶＯＵＴが通常の１／ｋ（ｋは正の実数）になるようにし、かつ、参照ランプ信号ＳＬＳを通常のｋ倍の速度で変化させるようにしてもよい。
【０１０２】
図２６は、参照ランプ信号ＳＬＳの傾斜についての説明図である。例えば図１５（ｂ）のシングルスロープ型ＡＤＣにおいて、ゲイン制御信号Ｄの上位２ビットが（０，０）の時に、カウンタ８が２倍の速度でカウントアップするように制御信号ＤＣＮを与えることにより、このような制御を実現することができる。
【０１０３】
図２７は、可変ゲイン機能を有するシングルスロープ型ＡＤＣを搭載したイメージセンサーを用いるカメラの構成例を示すブロック図である。図２７のカメラは、イメージセンサー８６０と、デジタル映像信号処理部８７０とを有している。デジタル映像信号処理部８７０は、ＣＰＵ８７２を有している。
【０１０４】
イメージセンサー８６０内のＡＤＣの出力信号が、デジタル映像信号処理部８７０に入力される。デジタル映像信号処理部８７０は、フレーム期間毎にＡＤＣ出力信号レベルの平均値を計算し、イメージセンサー８６０への入射光量に応じて変化するフォトダイオードの出力信号振幅が、ＡＤＣの入力レンジに最適な状態にあるか否かを所定の基準値と比較して判断する。デジタル映像信号処理部８７０は、イメージセンサー８６０の出力信号が小さい場合には増幅をかけるべくゲイン制御信号Ｄ（ｎ−１：０）の値を大きくし、逆に出力信号が大きく飽和に近い場合には、減衰をかけるべくゲイン制御信号Ｄ（ｎ−１：０）の値を小さくする。デジタル映像信号処理部８７０は、例えばシリアル通信により、ゲイン制御信号Ｄ（ｎ−１：０）をイメージセンサー８６０に出力する。
【０１０５】
図２８は、図２７のイメージセンサー８６０の構成例を示すブロック図である。イメージセンサー８６０は、制御レジスタ８６２と、電流制御回路１００と、電流参照型ＤＡＣ２と、複数の列並列ＡＤＣ４と、画素配列８６４とを有している。また、図示は省略したが、電流参照型ＤＡＣ２には、図１（ａ）及び図１（ｂ）のように、いずれかの列並列ＡＤＣ４、又はカウンタ８からカウンタ値が入力されている。
【０１０６】
制御レジスタ８６２は、ゲイン制御信号Ｄ（ｎ−１：０）を格納し、電流制御回路１００に出力する。電流制御回路１００及び電流参照型ＤＡＣ２については、既に説明したので、ここでは説明を省略する。画素配列８６４は、例えばマトリックス状にフォトダイオードを複数有しており、フォトダイオードの出力信号をフォトダイオードの列毎に信号ＩＳＧとして出力する。複数の列並列ＡＤＣ４は、それぞれフォトダイオードの列に対応しており、電流参照型ＤＡＣ２から出力される共通の参照ランプ信号ＳＬＳを用いて、対応するフォトダイオードの列からの信号ＩＳＧのＡＤ変換結果ＡＤＶを求めて出力する。
【０１０７】
図２８において、電流制御回路１００としては、以上で説明したいずれの電流制御回路を用いてもよい。また、電流制御回路１００及び電流参照型ＤＡＣ２に代えて、電圧制御回路６００及び電圧参照型ＤＡＣ６０２を用いてもよい。電圧制御回路６００としては、以上で説明したいずれの電圧制御回路を用いてもよい。
【０１０８】
輝度に対する人の視覚認識特性は、低輝度に対する感度は高く、高輝度に対する感度は低いと言われており、一般に、映像信号が小振幅であるほどＡＤＣの分解能が上がるようなゲイン制御が行われる。すなわち、小振幅信号時はゲインを上げながら、かつ、ゲインが制御信号の値に対して非線形な指数関数特性となるようなゲイン制御が適している。
【０１０９】
従来は、ゲイン制御信号そのものに予めデジタル信号処理によって非線形化処理を施し、その結果を、参照ランプ信号を生成するＤＡＣにおける参照ランプ信号の振幅を規定する制御に用いることによって、この非線形特性が実現されていた。本実施形態に係るイメージセンサーでは、参照ランプ信号ＳＬＳを出力するＤＡＣ２（又はＤＡＣ６０２）が参照する電圧ＶＯＵＴ（又は電流ＩＯＵＴ）の対数が、ゲイン制御信号Ｄ（ｎ−１：０）に比例するように制御されるので、ゲイン制御信号Ｄ（ｎ−１：０）に非線形化処理を行う必要がない。
【０１１０】
図２９は、ゲイン制御信号Ｄの値の増加とともに出力電圧が大きくなるようにした、図３の電流制御回路の変形例の構成を示す回路図である。以上の実施形態については、ゲイン制御信号Ｄの値が増加すると電流制御回路（電圧制御回路）の出力信号が小さくなる（つまり２−ｘの近似）場合であったが、その逆の特性を実現することもでき、その場合には、式（４）をそのまま適用すればよい。
【０１１１】
図２９の電流制御回路は、可変電流制御部９２０を可変電流制御部２０に代えて有する点が、図１の電流制御回路とは異なっている。可変電流制御部９２０は、電流切替部９２６を有している。式（４）の分母に相当する回路構成を、基準電流を生成する回路に設け、分子に相当する回路構成を出力側に設ければよいので、図２９では、第１の電流出力部としてのＰＭＯＳトランジスタ１４の電流、第２の電流出力部としてのＰＭＯＳトランジスタ１６の電流、可変電流制御部９２０の電流源群２２及び単位電流源２４の総電流の比をほぼ８５：８４：３５としている。可変電流制御部９２０の電流切替部９２６の各スイッチには、図３とは反転した信号を与えている。
【０１１２】
図３の以外の電流制御回路や電圧制御回路においても、同様にすれば、式（４）の特性を実現することができる。自明であるので、これらについての説明は省略する。
【０１１３】
図３０は、図１８の電圧制御回路の変形例の構成を示す回路図である。図３０の電圧制御回路は、オペアンプ１２、位相補償回路１３、及びＰＭＯＳトランジスタ４１５，４１７等に代えて、オペアンプ１０１２と、ＮＭＯＳトランジスタ１０１９とを有している点が、図１８の電圧制御回路とは異なっている。ＰＭＯＳトランジスタ１４，１６，３２がカレントミラーを構成し、オペアンプ１０１２が、ＰＭＯＳトランジスタ１４の電流と可変電流制御部４２０からノードＮ１に流れる電流との和が一定になるように制御する。図３０の電圧制御回路によると、回路を簡略化することができる。以上で説明した他の電流制御回路や電圧制御回路においても、ＰＭＯＳトランジスタ１４の制御、ＰＭＯＳトランジスタ１４，１６の電流の経路を、図３０の電圧制御回路と同様にしてもよい。
【０１１４】
なお、図１８〜２０において、負荷抵抗としてＲ−２Ｒ型抵抗ラダーを用いる場合について説明したが、他の抵抗を用いてもよい。すなわち、ゲイン制御信号Ｄの上位ビットにより選択される分圧タップの各電位が、各ビットの重み付けに対応する電位となるような構成であれば、どのように構成してもよい。
【０１１５】
以上の各電流制御回路及び各電圧制御回路ではＰＭＯＳトランジスタを用いたが、ＰＭＯＳトランジスタに代えてＮＭＯＳトランジスタを用いるようにしてもよい。この場合には、各電流制御回路及び各電圧制御回路において、ＰＭＯＳトランジスタをＮＭＯＳトランジスタに置換え、グラウンドと電源とを入れ替えればよい。このような構成では、例えば時間とともに値が小さくなる参照ランプ信号を生成することができる。また、電源電位やグラウンドを、他の安定した電位としてもよい。
【０１１６】
図７，８，１０，１１，１７〜２０のＲ−２Ｒ型抵抗ラダー３２３及び図１８〜２０のＲ−２Ｒ型抵抗ラダー７５２は一例であって、これらのＲ−２Ｒ型抵抗ラダーを構成する抵抗の数やタップ数は、例示された抵抗の数やタップの数より多くても少なくてもよい。
【０１１７】
以上の実施形態において、抵抗列４２、負荷抵抗６５２、Ｒ−２Ｒ型抵抗ラダー３２３，７５２の抵抗値は、一例であって、所定の関係を有する値であれば、他の値であってもよい。ゲイン制御信号Ｄの下位ビット（第１の制御信号）のビット数、及びゲイン制御信号Ｄの上位ビット（第２の制御信号）のビット数は、一例であって、他の数であってもよい。
【０１１８】
電圧が、カウンタ６又は８のカウント値に比例して増加する参照ランプ信号ＳＬＳを、電流参照型ＤＡＣ２及び電圧参照型ＤＡＣ６０２が生成する場合を例として説明したが、カウンタ６又は８のカウント値が増加するに従って参照ランプ信号ＳＬＳの電圧が減少するようにしてもよい。例えば、電圧が、その最大値からカウンタ６又は８のカウント値に比例して減少する参照ランプ信号ＳＬＳを、電流参照型ＤＡＣ２又は電圧参照型ＤＡＣ６０２が生成するようにしてもよい。
【０１１９】
本発明の多くの特徴及び優位性は、記載された説明から明らかであり、よって添付の特許請求の範囲によって、本発明のそのような特徴及び優位性の全てをカバーすることが意図される。更に、多くの変更及び改変が当業者には容易に可能であるので、本発明は、図示され記載されたものと全く同じ構成及び動作に限定されるべきではない。したがって、全ての適切な改変物及び等価物は本発明の範囲に入るものとされる。
【産業上の利用可能性】
【０１２０】
以上説明したように、本発明の実施形態によると、ゲイン制御信号と増幅率（デシベル値）との間の関係が線形になるようにするので、本発明は、信号生成回路、ＡＤコンバータ及びカメラ等について有用である。
【符号の説明】
【０１２１】
２  電流参照型ＤＡＣ
４  ＡＤＣ
１２  オペアンプ
１４  ＰＭＯＳトランジスタ（第１の電流出力部）
１６  ＰＭＯＳトランジスタ（第２の電流出力部）
２０，４２０，５２０，８２０  可変電流制御部
２２  電流源群
１００  電流制御回路
３２３，７５２  Ｒ−２Ｒ型抵抗ラダー
３３０  バイアス制御回路
６００  電圧制御回路
６０２  電圧参照型ＤＡＣ
８６０  イメージセンサー
８６４  画素配列
８７０  デジタル映像信号処理部
【図１】
2010035402.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
2010035402.tif 000028
【図２７】
2010035402.tif 000029
【図２８】
2010035402.tif 000030
【図２９】
2010035402.tif 000031
【図３０】
2010035402.tif 000032
【手続補正書】
【提出日】平成23年2月1日(2011.2.1)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で開示される技術は、ＡＤ（Analog-to-Digital）コンバータに関し、特に、シングルスロープ型のＡＤコンバータのゲイン制御技術に関する。
【背景技術】
【０００２】
近年、デジタルカメラシステムにおいては、画素数の多いイメージセンサーが用いられている。高速動画撮像を実現するために、イメージセンサーは、画素配列の各列に対応するＡＤコンバータ（以下ではＡＤＣと称する）を有し、水平走査期間内に１行分の画素からの出力信号のＡＤ変換を行う。このようなＡＤ変換は、列並列ＡＤ変換と呼ばれる。列並列ＡＤ変換のためのＡＤＣとしては、実装のための面積が制約されているので、比較的回路規模が小さいシングルスロープ型ＡＤＣがよく用いられている。
【０００３】
シングルスロープ型ＡＤＣは、カウンタのカウント値と相関を持った参照ランプ信号を参照基準電圧としてコンパレータに入力し、変換対象のアナログ信号とこの参照ランプ信号とを比較し、両者が一致した時点でのカウント値を保持し、これをＡＤ変換結果として出力する。イメージセンサーの画素信号の処理過程においては、ＡＤＣの性能を最大限に利用し、かつ、量子化ノイズなどによるＳ／Ｎの低下を抑えるために、一般に、ＡＤＣより前の段階において、変換対象の画素信号をＡＤＣのダイナミックレンジに最適なレベルに増幅するアナログゲイン制御が必要となっている。シングルスロープ型ＡＤＣでは、外部から与えられたデジタル値であるゲイン制御信号に応じて参照ランプ信号の最大電圧を変化させて参照ランプ信号の傾きを制御することにより、ＡＤＣの分解能を変化させ、アナログゲイン制御を実現している。
【０００４】
ＡＤＣの分解能が上がるにつれて、高精度なアナログゲイン制御が必要となっている。また、画素信号のダイナミックレンジの拡大に伴い、ゲイン制御範囲が広いことが要求されている。更に、ゲイン制御信号値に対してＡＤＣの増幅率（デシベル値）が線形となるように、一般に参照ランプ信号の振幅は、ゲイン制御信号値に対して指数関数的に変化させられる。このようなゲイン制御を実現する技術として、以下の技術が知られている。
【０００５】
特許文献１には、参照ランプ信号を出力する電圧加算型ＤＡ（Digital-to-Analog）コンバータ（以下ではＤＡＣと称する）に対して、基準電圧発生回路から可変のリファレンス電圧を供給する技術が記載されている。複数の抵抗が直列に接続された抵抗列で分圧された電圧が、デジタル制御信号に従って選択され、ランプ信号の最大電圧として供給される。抵抗列の各単位抵抗には、指数関数特性に近似した非線形の重み付けがされている。
【０００６】
特許文献２には、参照ランプ信号を出力する電流加算型ＤＡＣに対して、別に設けた電流加算型ＤＡＣからリファレンス電流を供給する技術が記載されている。デジタル制御信号に応じてランプ信号の傾きを高精度に変化させることができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−２８９２５１号公報
【特許文献２】特開２００７−０５９９９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１の技術によると、制御信号値が表すことができるレベルの数に等しい数の分圧点が必要となる。抵抗列の単位抵抗が重み付けをされているので、ゲイン制御の分解能を上げると、抵抗が占める面積の増大が著しい。また、分圧された電圧を選択する制御信号を発生するデコード回路や、選択スイッチも必要である。このため、分解能を上げると、ＡＤＣが例えばイメージセンサーに搭載される場合には、画素配列の周辺回路の面積増大や、チップサイズの増大につながる。更に、出力バッファの入力容量や選択スイッチの抵抗などの負荷を駆動できる電流を抵抗列に流す必要がある。このため、分解能を上げる場合には、抵抗列を追加するだけではなく、単位抵抗の抵抗値を小さくしなければならないが、半導体プロセスが許容できる抵抗デバイスの最小抵抗値によって、実現できる分解能が制限される。
【０００９】
特許文献２の技術によると、電流加算型ＤＡＣにより参照ランプ信号の振幅を制御するので、ＤＡＣの分解能に応じた高精度なゲイン制御が容易に実現でき、回路面積の増加も少ない。しかし、制御信号の値に応じて増幅率を線形に制御するためには、制御信号を予め指数関数を用いてデジタル信号処理によって変換した後にＤＡＣに入力として与える必要がある。デジタル回路部にそのための論理回路や変換テーブルを有する必要があるので、ゲイン制御の分解能を上げると画素配列の周辺回路の規模及び面積が増大する。また、指数関数を用いて変換後の制御信号がＤＡＣに入力されると、設定ゲイン範囲によっては、ＤＡＣ内部の未選択の電流セルは動作に貢献していないにも関らず電力を消費している状態にあり、電力が無駄に消費される。
【００１０】
本発明は、回路面積の増大を抑えながら、シングルスロープ型ＡＤＣにおいて、ゲイン制御信号と増幅率（デシベル値）との間の関係が線形になるように制御する電流生成回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の実施形態に係る電流生成回路は、第１の電流を出力する第１の電流出力部と、前記第１の電流に比例する第２の電流を出力する第２の電流出力部と、前記第１の電流に比例する第３の電流を生成し、第１の制御信号に従って前記第３の電流を第４の電流及び第５の電流に分配して出力する可変電流制御部とを有し、前記第１の電流と前記第４の電流との和を基準電流として、前記第２の電流と前記第５の電流との和を出力電流として出力する。
【００１２】
これによると、回路面積を抑えながら、第１の制御信号と出力電流の対数との間に高精度な直線性を有するようにすることができる。この電流生成回路をシングルスロープ型ＡＤＣにおいて用いると、第１の制御信号と増幅率（デシベル値）との間の関係を線形になるように高精度に制御することができる。
【００１３】
本発明の実施形態に係るシングルスロープ型ＡＤコンバータは、電流生成回路と、入力されたカウント値に比例して電圧が増加又は減少する参照ランプ信号を生成する電流参照型ＤＡ（Digital-to-Analog）コンバータと、前記カウント値を出力するＡＤ（Analog-to-Digital）コンバータとを有する。前記電流生成回路は、第１の電流を出力する第１の電流出力部と、前記第１の電流に比例する第２の電流を出力する第２の電流出力部と、前記第１の電流に比例する第３の電流を生成し、第１の制御信号に従って前記第３の電流を第４の電流及び第５の電流に分配して出力する可変電流制御部とを有する。前記電流生成回路は、前記第１の電流と前記第４の電流との和を基準電流として、前記第２の電流と前記第５の電流との和を出力電流として出力する。前記参照ランプ信号の電圧の最大値は、前記出力電流に応じた値である。前記ＡＤコンバータは、クロック信号に従ってカウントアップし、前記参照ランプ信号が被変換信号の電圧に達した時点の前記カウント値をＡＤ変換結果として出力する。
【００１４】
本発明の実施形態に係る他のシングルスロープ型ＡＤコンバータは、電流生成回路と、入力されたカウント値に比例して電圧が増加又は減少する参照ランプ信号を生成する電圧参照型ＤＡコンバータと、前記カウント値を出力するＡＤコンバータとを有する。前記電流生成回路は、第１の電流を出力する第１の電流出力部と、前記第１の電流に比例する第２の電流を出力する第２の電流出力部と、前記第１の電流に比例する第３の電流を生成し、第１の制御信号に従って前記第３の電流を第４の電流及び第５の電流に分配して出力する可変電流制御部と、負荷抵抗回路とを有する。前記電流生成回路は、前記第１の電流と前記第４の電流との和を基準電流として、前記第２の電流と前記第５の電流との和を出力電流として出力する。前記負荷抵抗回路は、前記出力電流を前記基準電位ノードに流す。前記参照ランプ信号の電圧の最大値は、前記負荷抵抗回路に生じる出力電圧に応じた値である。前記ＡＤコンバータは、クロック信号に従ってカウントアップし、前記参照ランプ信号が被変換信号の電圧に達した時点の前記カウント値をＡＤ変換結果として出力する。
【００１５】
本発明の実施形態に係るカメラは、各画素に入力された光を電圧に変換して出力するイメージセンサーと、前記イメージセンサーの出力に対して信号処理を行うデジタル映像信号処理部とを有する。前記イメージセンサーは、前記各画素に対応する複数のフォトダイオードを有し、検出された光に応じた電気信号を前記複数のフォトダイオードの列毎に出力する画素配列と、電流生成回路と、入力されたカウント値に比例して電圧が増加又は減少する参照ランプ信号を生成する電流参照型ＤＡコンバータと、前記複数のフォトダイオードの列にそれぞれ対応する複数の列並列ＡＤコンバータとを有する。前記電流生成回路は、第１の電流を出力する第１の電流出力部と、前記第１の電流に比例する第２の電流を出力する第２の電流出力部と、前記第１の電流に比例する第３の電流を生成し、第１の制御信号に従って前記第３の電流を第４の電流及び第５の電流に分配して出力する可変電流制御部とを有する。前記電流生成回路は、前記第１の電流と前記第４の電流との和を基準電流として、前記第２の電流と前記第５の電流との和を出力電流として出力する。前記参照ランプ信号の電圧の最大値は、前記出力電流に応じた値である。前記複数の列並列ＡＤコンバータは、それぞれ、クロック信号に従ってカウントアップし、前記参照ランプ信号が前記複数のフォトダイオードの対応する列から出力された信号の電圧に達した時点のカウント値をＡＤ変換結果として出力する。
【発明の効果】
【００１６】
本発明の実施形態によれば、入力されるゲイン制御信号と出力信号の対数との間に高精度な直線性を有する電流生成回路を、変換テーブル等を用いることなく、回路面積を抑えながら容易に実現することができる。また、シングルスロープ型ＡＤＣにおいて、この電流生成回路の出力信号を参照ランプ信号の振幅を規定するリファレンス信号として利用することにより、回路規模を抑えながら高精度なゲイン制御が可能となる。
【図面の簡単な説明】
【００１７】
【図１】図１（ａ）は、本発明の実施形態に係るシングルスロープ型ＡＤＣの構成を示すブロック図である。図１（ｂ）は、図１（ａ）のシングルスロープ型ＡＤＣの第１の変形例の構成を示すブロック図である。
【図２】式（１）の誤差を示すグラフである。
【図３】図１（ａ）及び図１（ｂ）の電流制御回路の構成例を示す回路図である。
【図４】図４（ａ）は、図３の基準電流制御部の構成例を示す回路図である。図４（ｂ）は、図４（ａ）の基準電流制御部の変形例の構成を示す回路図である。
【図５】図３の可変電流制御部の第１の変形例の構成を示す回路図である。
【図６】図３の可変電流制御部の第２の変形例の構成を示す回路図である。
【図７】図３の可変電流制御部の第３の変形例の構成を示す回路図である。
【図８】図３の電流制御回路の第１の変形例の構成を示す回路図である。
【図９】図８のカスコードトランジスタ型のスイッチの構成を示す回路図である。
【図１０】図３の電流制御回路の第２の変形例の構成を示す回路図である。
【図１１】図３の電流制御回路の第３の変形例の構成を示す回路図である。
【図１２】図７の可変電流制御部を用いた電流制御回路の出力電流特性を示すグラフである。
【図１３】図１（ａ）及び図１（ｂ）のシングルスロープ型ＡＤＣのゲイン特性を示すグラフである。
【図１４】図８の電流制御回路を用いた場合の図１（ａ）及び図１（ｂ）のシングルスロープ型ＡＤＣのゲイン精度を示すグラフである。
【図１５】図１５（ａ）は、電圧制御回路を有するシングルスロープ型ＡＤＣの構成例を示すブロック図である。図１５（ｂ）は、図１５（ａ）のシングルスロープ型ＡＤＣの変形例の構成を示すブロック図である。
【図１６】図１５（ａ）及び図１５（ｂ）の電圧制御回路の構成例を示す回路図である。
【図１７】図１６の電圧制御回路の第１の変形例の構成を示す回路図である。
【図１８】図１６の電圧制御回路の第２の変形例の構成を示す回路図である。
【図１９】図１６の電圧制御回路の第３の変形例の構成を示す回路図である。
【図２０】図１６の電圧制御回路の第４の変形例の構成を示す回路図である。
【図２１】図１６の電圧制御回路の出力電圧特性を示すグラフである。
【図２２】図１７の電圧制御回路を用いた場合における図１５（ａ）及び図１５（ｂ）のシングルスロープ型ＡＤＣのゲイン精度を示すグラフである。
【図２３】図２０の電圧制御回路を用いた場合の図１５（ａ）及び図１５（ｂ）のシングルスロープ型ＡＤＣのゲイン精度を示すグラフである。
【図２４】図２０の電圧制御回路の出力電流を示すグラフである。
【図２５】電圧制御回路の出力電圧特性の一例である。
【図２６】参照ランプ信号の傾斜についての説明図である。
【図２７】可変ゲイン機能を有するシングルスロープ型ＡＤＣを搭載したイメージセンサーを用いるカメラの構成例を示すブロック図である。
【図２８】図２７のイメージセンサーの構成例を示すブロック図である。
【図２９】ゲイン制御信号Ｄの値の増加とともに出力電圧が大きくなるようにした、図３の電流制御回路の変形例の構成を示す回路図である。
【図３０】図１８の電圧制御回路の変形例の構成を示す回路図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態について、図面を参照しながら説明する。図面において下２桁が同じ参照番号で示された構成要素は、互いに対応しており、同一の又は類似の構成要素である。
【００１９】
図１（ａ）は、本発明の実施形態に係るシングルスロープ型ＡＤＣの構成例を示すブロック図である。図１（ａ）のシングルスロープ型ＡＤＣは、電流生成回路としての電流制御回路１００と、電流参照型ＤＡＣ２と、ＡＤＣ４とを有している。ＡＤＣ４は、比較器５と、カウンタ６とを有している。
【００２０】
電流制御回路１００は、参照電位ＶＲＥＦ及びｎビット（ｎは自然数）のゲイン制御信号Ｄ（ｎ−１：０）に応じた大きさの出力電流ＩＯＵＴを出力する。ゲイン制御信号Ｄ（ｎ２：ｎ１）（ｎ１，ｎ２は、０≦ｎ１＜ｎ及び０≦ｎ２＜ｎを満たす整数）は、ゲイン制御信号Ｄの第ｎ１ビットから第ｎ２ビットまでを示し、ゲイン制御信号Ｄ（ｎ１）は、ゲイン制御信号Ｄの第ｎ１ビットを示すこととする。ゲイン制御信号Ｄの最下位ビットを第０ビットとする。
【００２１】
電流参照型ＤＡＣ２は、カウンタ６のカウント値に比例した電圧の参照ランプ信号ＳＬＳを生成して出力する。電流参照型ＤＡＣ２は、出力電流ＩＯＵＴをリファレンス電流として用い、参照ランプ信号ＳＬＳの振幅（最大値）を出力電流ＩＯＵＴに応じた値にする。以下では、電流参照型ＤＡＣ２は、参照ランプ信号ＳＬＳの振幅を出力電流ＩＯＵＴに比例した値にするとする。
【００２２】
比較器５は、アナログ信号である変換対象信号ＩＳＧと参照ランプ信号ＳＬＳとを比較し、両者が一致したときにカウンタ６に通知する。カウンタ６は、クロックＣＬＫのパルスをカウントする。カウンタ６は、比較器５から通知を受けた時点でのカウント値を保持し、これをＡＤ変換結果ＡＤＶとして出力する。その後、カウンタ６は、カウント値をリセットする。したがって、ＡＤ変換結果ＡＤＶの値は、出力電流ＩＯＵＴの値の逆数に比例する。
【００２３】
ここで、電流制御回路１００は、ゲイン制御信号Ｄの値が増加すると出力電流ＩＯＵＴが減少するように、出力電流ＩＯＵＴをゲイン制御信号Ｄの指数関数に比例する値にする。すると、カウンタ６が出力するＡＤ変換結果ＡＤＶの対数は、ゲイン制御信号Ｄに対して線形となる。すなわち、ゲイン制御信号Ｄと図１（ａ）のシングルスロープ型ＡＤＣの増幅率（デシベル値）との間の関係が線形になる。ここで線形とは、例えば増幅率（デシベル値）がゲイン制御信号Ｄの１次式で表されることをいう。
【００２４】
図１（ｂ）は、図１（ａ）のシングルスロープ型ＡＤＣの変形例の構成を示すブロック図である。図１（ｂ）のシングルスロープ型ＡＤＣは、図１（ａ）のシングルスロープ型ＡＤＣに加えて、カウンタ８を更に有している。カウンタ８は、クロックＣＬＫのパルスをカウントする。電流参照型ＤＡＣ２は、カウンタ６ではなく、カウンタ８のカウント値に比例した電圧の参照ランプ信号ＳＬＳを生成して出力する。カウンタ８は、制御信号ＤＣＮによる制御を受けるので、参照ランプ信号に関して各種の制御が可能になる。
【００２５】
次に、電流ＩＯＵＴをゲイン制御信号Ｄの指数関数に応じた値にするための方法について検討する。デジタル値であるゲイン制御信号Ｄに対する電流ＩＯＵＴの指数関数特性を高精度に実現する必要がある。デジタル制御では２進数が用いられることが多いので、２を底とした指数関数が利用しやすい。指数が整数の場合については、ほぼ理想的な特性を得ることが可能だが、指数が小数である場合には何らかの近似を行う必要がある。
【００２６】
そこで、回路をできるだけ簡素にするため、簡単な関数による高精度な指数関数近似を行う。その例として、次式（１）のような分数関数を用いた非常に誤差が小さい近似式、すなわち、
２ｘ  ≒  Ｌ（ｘ）＝（２４＋１０ｘ）／（２４−７ｘ）  （ただし、０≦ｘ≦１）  …（１）
が知られている（Barbour,J.M. "A geometrical approximation to the roots of numbers", The American Mathematical Monthly, Vol.64, No.1(1957年1月), pp.1-9 参照）。
【００２７】
ｘを例えばｐビットの数ｔで表すと仮定すると、連続変数ｘを離散値ｔ／２ｐに置換えることにより、式（１）を、
２ｘ  ≒（２４＋１０（ｔ／２ｐ））／（２４−７（ｔ／２ｐ））  （ただし、ｐは２以上の整数、ｔは０≦ｔ≦２ｐを満たす整数）  …（２）
に書き換えることができる。
【００２８】
図２は、式（１）の誤差を示すグラフである。ここでは、ｐ＝６（ｘ＝ｔ／６４）の場合について示している。式（１）は、指数ｘが０から１までの範囲における誤差が０．１５％以下であり、極めて高精度である。
【００２９】
一般に、２ｙは、
２ｙ＝２（ｍ＋ｘ）＝（２ｍ）×（２ｘ）  （ただし、ｙは実数、ｍは整数）  …（３）
のように２つの指数関数の合成により実現できる。そこで、数ｙの上位ｍビットの各桁に応じた重み付けにより２ｍを表すように、かつ、数ｙの下位ｐビット（数ｔ）により式（２）のように２ｘを表すように制御することとする。ｔ＝２ｐの時に、ｔ＝０とし、かつｍに１を加算する処理を回路で実現すれば、下位の回路から上位の回路への桁上げも行うことができ、連続性が成り立つ。
【００３０】
次に、下位ビットによる制御に相当する式（２）について、最適な構成を検討する。数ｔが増加すると、分子第２項は増加、分母第２項は減少して行くので、これらの項に相当する回路としては、数ｔに従って例えば電流経路の切り替えを行うようにする構成が実現しやすく、かつ、電力や回路を有効に利用することができる。式（２）の分子及び分母における数ｔを含む項の係数を一致させるために、分子に７／２、分母に５を乗じ、更に、電流の経路を切り替えることにより分子第２項と分母第２項とを変化させることを意識して式（２）の変形を行うと、
２ｘ  ≒（１０／７）×（８４＋３５（ｔ／２ｐ））／（８５＋３５（１−ｔ／２ｐ））    （ただし、ｐは２以上の整数、ｔは０≦ｔ≦２ｐを満たす整数）  …（４）
が得られる。
【００３１】
式（４）における“３５”に相当する電流を、数ｔに従って３５（ｔ／２ｐ）に相当する電流と３５（１−ｔ／２ｐ）に相当する電流とに分割し、前者を“８４”に相当する電流に加算することによって式（４）の分子を、後者を８５に相当する電流に加算することによって式（４）の分母を表現することができる。この分子と分母との比によって数ｙの下位ｐビットの数ｔによる指数関数特性の高精度近似が実現可能となる。
【００３２】
式（２）において指数ｘ＝ｔ／２ｐの範囲は０≦ｘ≦１であるので、電流制御回路１００によると、シングルスロープ型ＡＤＣに０ｄＢ〜６ｄＢの可変増幅機能を実現することができる。以上の各電流は、例えば参照電位と抵抗から生成される基準電流に基づいて生成される。この抵抗の抵抗値を２ｍに応じて変化させることにより基準電流を変化させ、シングルスロープ型ＡＤＣの増幅率をより広い範囲で可変にすることもできる。
【００３３】
以上では、数ｔに従って２ｘが１倍から２倍まで（つまり０ｄＢから６ｄＢまで）増加する場合について説明したが、２ｘが１倍から１／２倍まで（つまり０ｄＢから−６ｄＢまで）減少する場合についても同様である。この場合は指数の符号が負であることに相当するので、式（１）の分子分母を入れ替えることで実現でき、式（４）でも同様に分子分母を入れ替えればよい。
【００３４】
図１（ａ）及び図１（ｂ）のシングルスロープ型ＡＤＣでは、参照ランプ信号ＳＬＳの傾斜を大きくするとＡＤ変換値ＡＤＶが小さくなり、ゲインが下がる。逆に参照ランプ信号ＳＬＳの傾斜を小さくするとゲインが上がるので、この場合には近似式として式（４）の分子分母を入れ替えたものを用いる。
【００３５】
本実施形態では、以上のような高精度な指数関数近似の原理に基づいた電流制御回路及び電圧制御回路について更に具体的に説明する。図１（ａ）及び図１（ｂ）のシングルスロープ型ＡＤＣは、例えばイメージセンサー用の列並列ＡＤＣとして用いられる。以下では、ｎ＝８、ｐ＝ｎ−２＝６の場合を例として説明する。
【００３６】
図３は、図１（ａ）及び図１（ｂ）の電流制御回路１００の構成例を示す回路図である。図３の電流制御回路１００は、オペアンプ１２と、位相補償回路１３と、第１の電流出力部としてのＰＭＯＳトランジスタ１４と、第２の電流出力部としてのＰＭＯＳトランジスタ１６と、可変電流制御部２０と、基準電流制御部４０とを有している。
【００３７】
可変電流制御部２０は、電流源群２２と、単位電流源としてのＰＭＯＳトランジスタ２４と、電流切替部２６と、スイッチ２８とを有している。電流源群２２は、ｎ−２個のＰＭＯＳトランジスタＴＲ０，…，ＴＲｎ−４，ＴＲｎ−３のそれぞれを電流源として有している。電流切替部２６は、ｎ−２個のインバータＩＶ０，…，ＩＶｎ−４，ＩＶｎ−３と、２（ｎ−２）個のスイッチＳＡ０，…，ＳＡｎ−４，ＳＡｎ−３，ＳＢ０，…，ＳＢｎ−４，ＳＢｎ−３とを有している。基準電流制御部４０は、直列に接続された抵抗列（抵抗回路）４２と、セレクタ４４とを有している。
【００３８】
ＰＭＯＳトランジスタ１４，１６，２４、及び電流源群２２の各ＰＭＯＳトランジスタのゲートには、オペアンプ１２の出力信号ＡＰＯがバイアス信号として共通に与えられている。このため、ＰＭＯＳトランジスタ１６，２４、及び電流源群２２は、それぞれ、ＰＭＯＳトランジスタ１４の電流に比例する電流を出力する。ＰＭＯＳトランジスタ１４の電流（第１の電流）、ＰＭＯＳトランジスタ１６の電流（第２の電流）、電流源群２２の電流とＰＭＯＳトランジスタ２４の電流との和（第３の電流）の間の比は、例えばほぼ８４：８５：３５であり、この比はほぼ一定である。この場合、ＰＭＯＳトランジスタ１４のサイズ、ＰＭＯＳトランジスタ１６のサイズ、及び電流源群２２の全ＰＭＯＳトランジスタとＰＭＯＳトランジスタ２４とのサイズの和の間の比は、ほぼ８４：８５：３５である。トランジスタのサイズは、例えばトランジスタのゲート幅を意味するとする。
【００３９】
可変電流制御部２０の電流源群２２及びＰＭＯＳトランジスタ２４は、ＰＭＯＳトランジスタ１４の電流に比例する電流を生成し、可変電流制御部２０は、生成された電流を２つに分配して出力する。すなわち、可変電流制御部２０は、ゲイン制御信号Ｄの下位６ビットＤ（ｎ−３：０）（第１の制御信号）に従って、電流源群２２の電流の一部をノードＮ１に、残りをノードＮ２に出力する。可変電流制御部２０は、例えばゲイン制御信号Ｄ（ｎ−３：０）に比例する大きさの電流を、ノードＮ１に出力する。可変電流制御部２０がノードＮ１に出力する電流とノードＮ２に出力する電流との和は、ほぼ一定である。
【００４０】
電流制御回路１００は、ＰＭＯＳトランジスタ１４の電流と、電流源群２２からノードＮ１に出力された電流（第４の電流）との和を、基準電流ＩＲＥＦとして基準電流制御部４０に出力する。また、電流制御回路１００は、電流源群２２からノードＮ２に出力された電流とＰＭＯＳトランジスタ２４の電流との和（第５の電流）に、ＰＭＯＳトランジスタ１６の電流を加えた電流を、出力電流ＩＯＵＴとして出力端子１８から出力する。
【００４１】
図４（ａ）は、図３の基準電流制御部４０の構成例を示す回路図である。基準電流制御部４０は、デコーダ４６と、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５と、複数のスイッチとを有している。抵抗Ｒ１〜Ｒ５は、抵抗値Ｒ，Ｒ，２Ｒ，４Ｒ，８Ｒ（Ｒは実数）をそれぞれ有している。デコーダ４６と複数のスイッチとは、セレクタ４４を構成している。
【００４２】
まず、ゲイン制御信号Ｄの上位２ビットＤ（ｎ−１：ｎ−２）（第２の制御信号、ここではＤ（７：６））による制御動作を説明する。デコーダ４６は、制御信号の上位２ビットに従って２つの選択信号ＳＳ１，ＳＳ２を生成する。基準電流ＩＲＥＦが与えられるタップが選択信号ＳＳ１によって選択され、選択されたタップの１／２の電位のタップが選択信号ＳＳ２によって選択される。選択信号ＳＳ２によって選択されたタップの電圧が、オペアンプ１２の非反転入力に入力信号ＡＰＰとして与えられる。
【００４３】
オペアンプ１２は、その反転入力に与えられている参照電位ＶＲＥＦと入力信号ＡＰＰとが一致するように、出力電圧ＡＰＯをフィードバック制御する。これにより、ノードＮ１の電位がオペアンプ１２の入力信号ＡＰＰの電位の２倍の電位に安定化され、かつ、基準電流ＩＲＥＦが一意に決定される。なお、ＰＭＯＳトランジスタ１４は、フィードバックループの観点においては１段アンプの駆動トランジスタでもあるので、ＰＭＯＳトランジスタ１４のゲートとドレインとの間には位相補償回路１３が接続されている。
【００４４】
デコーダ４６は、ゲイン制御信号Ｄ（ｎ−１：ｎ−２）の値が大きいほど基準電流ＩＲＥＦが高抵抗を通過するように、１つのスイッチをオンにする選択信号ＳＳ１を出力する。参照ランプ信号ＳＬＳの傾斜が小さいほど、図１（ａ）及び図１（ｂ）のシングルスロープ型ＡＤＣの増幅率は高いので、ゲイン制御信号Ｄ（ｎ−１：ｎ−２）の値が大きいほど基準電流ＩＲＥＦが小さくなるようにしている。
【００４５】
抵抗Ｒ１〜Ｒ５は、これらの抵抗Ｒ１〜Ｒ５で構成された抵抗列の各分圧タップからグラウンドまでの抵抗値の間に、２のべき乗の関係があるように設定されている。したがって、基準電流ＩＲＥＦは、基準電流ＩＲＥＦの最大値Ｉｒｅｆ０、ゲイン制御信号Ｄ（ｎ−１：ｎ−２）の値ｓを用いると、
ＩＲＥＦ＝２−ｓ×Ｉｒｅｆ０  （ｓ＝０，１，２，３）  …（５）
で表される。
【００４６】
次に、ゲイン制御信号Ｄの上位ビットにより段階的に決められた電流を基準として、式（４）で表される原理に従って、式（５）で定められた値の間の大きさの電流をゲイン制御信号Ｄの下位ビットに応じて高精度に発生させる。ただし、下位ビットに対しても電流が単調減少とすべきであることから、式（４）の逆数を表す式、
２−ｘ≒（７／１０）×（８５＋３５（１−ｔ／２ｐ））／（８４＋３５（ｔ／２ｐ））  （ただし、ｐはｎ以下の整数、ｔは０≦ｔ≦２ｐを満たす整数）  …（６）
を用いる。
【００４７】
出力端子１８から出力される電流ＩＯＵＴは、
ＩＯＵＴ（ｔ）＝ＩＲＥＦ×２−ｔ
＝Ｉｒｅｆ０×（２−ｓ）×（２−ｔ）
で表される。ここで式（６）の（７／１０）は定数であり、制御に直接には関係していないので、（７／１０）Ｉｒｅｆ０を新たにＩｒｅｆ０と表すこととする。前式に式（６）を代入して整理すると、
ＩＯＵＴ（ｔ）
＝ＩＲＥＦ×２−ｔ
＝Ｉｒｅｆ０×（８５＋３５（１−ｔ／２ｐ））／（８４＋３５（ｔ／２ｐ））  （ただし、ｐはｎ以下の整数、ｔは０≦ｔ≦２ｐを満たす整数）  …（７）
と表すことができる。
【００４８】
式（７）の関係を回路で実現するために、図３の可変電流制御部２０の電流源群２２を構成する各電流源は、ゲイン制御信号Ｄ（ｎ−３：０）の対応するビットが表す数に比例する大きさの電流を出力する（例えばＰＭＯＳトランジスタＴＲ０〜ＴＲｎ−３のゲート幅が、対応するビットの重みに比例している）。具体的には、ゲイン制御信号Ｄ（ｎ−３），Ｄ（ｎ−４），…，Ｄ（１），Ｄ（０）に対応する各電流源（ＰＭＯＳトランジスタＴＲｎ−３〜ＴＲ０）の電流値の間の比を、２ｎ−３：２ｎ−４：……：２１：２０とする。
【００４９】
インバータＩＶ０，…，ＩＶｎ−４，ＩＶｎ−３は、それぞれ、対応するゲイン制御信号Ｄ（０），…，Ｄ（ｎ−４），Ｄ（ｎ−３）の反転信号を出力する。可変電流制御部２０の各スイッチＳＡ０〜ＳＡｎ−３，ＳＢ０〜ＳＢｎ−３は、それぞれへの制御信号の論理値が１の時にオンになり、論理値が０の時にオフになる。各スイッチＳＡ０〜ＳＡｎ−３，ＳＢ０〜ＳＢｎ−３は、電流源群２２の各電流源の電流（重み付けされた電流と称する）を、ゲイン制御信号Ｄ（ｎ−３：０）に従ってノードＮ１及びノードＮ２に振り分ける。
【００５０】
したがって、ゲイン制御信号Ｄ（ｎ−３：０）が０のとき（ｔ＝０に相当）に、電流源群２２の各電流源の電流は全てノードＮ２に流れ、ゲイン制御信号Ｄ（ｎ−３：０）が１増える毎に徐々にノードＮ１へ振り分けられる電流が増して行く。このとき、ＰＭＯＳトランジスタ１４の電流とノードＮ１に振り分けられた電流との合計電流は、オペアンプ１２のフィードバック制御により基準電流ＩＲＥＦに保たれている。このため、ＰＭＯＳトランジスタ１４の電流と、ＰＭＯＳトランジスタ１６の電流と、電流源群２２及びＰＭＯＳトランジスタ２４の電流の和との間の所定の電流比（前述の８４：８５：３５）の関係を維持しながら、出力電流ＩＯＵＴは変化する。
【００５１】
最終的には、ゲイン制御信号Ｄ（ｎ−３：０）＝２ｎ−２−１のとき（ｔ＝２ｐ−１に相当）に、重み付けされた電流は全てノードＮ１に流れる。式（７）において、分母の（８４＋３５（ｔ／２ｐ））の項が、ＰＭＯＳトランジスタ１４の電流とノードＮ１に振り分けられた電流との合計電流に相当しており、分子の（８５＋３５（１−ｔ／２ｐ））の項は、ＰＭＯＳトランジスタ１６の電流とノードＮ２に振り分けられた電流との合計電流に相当している。電流Ｉｒｅｆ０に対してこれらの合計電流の比を乗じた電流が、出力電流ＩＯＵＴとして得られる。
【００５２】
ところで式（７）は、ｔ＝０のとき、
ＩＯＵＴ（０）＝Ｉｒｅｆ０×１２０／８４
であり、ｔ＝２ｐのとき、
ＩＯＵＴ（２ｐ）＝Ｉｒｅｆ０×８５／１１９
である。つまり、ＩＯＵＴ（２ｐ）＝ＩＯＵＴ（０）／２の関係が成立する。ここで、式（７）では、前記電流比８４：８５：３５における“３５”に相当する電流を制御コード０〜２ｐの範囲の制御によって表している。しかし、ゲイン制御信号Ｄ（ｐ−１：０）はｐビットなので、ｔの最大値は２ｐ−１であり、ｔ＝２ｐはゲイン制御信号Ｄ（ｐ−１：０）による制御範囲に含まれない。
【００５３】
そこで、可変電流制御部２０の電流源群２２におけるゲイン制御信号Ｄの最下位ビットＤ（０）に対応する電流源（ＰＭＯＳトランジスタＴＲ０）と同じ電流値を流す単位電流源（ＰＭＯＳトランジスタ２４）の電流を、常にノードＮ２に供給することとしている。これにより、ｔ＝２ｐの制御は上位ビットへの桁上げによって等価に実現され、出力電流ＩＯＵＴを単調増加させることができる。このように、可変電流制御部２０は、ゲイン制御信号Ｄ（ｐ−１：０）に従って、出力電流ＩＯＵＴをほぼ１倍から１／２倍まで、指数関数的に減少させる。
【００５４】
また、ＰＭＯＳトランジスタ１４の出力電流パスと、可変電流制御部２０のノードＮ１への電流パスのそれぞれに抵抗やトランジスタ等（入出力間で電流値に変化のない素子）が介在していても問題はない。両電流の合流点と基準電位（本実施形態ではグラウンド）との間に抵抗列４２が存在していればよい。同様にＰＭＯＳトランジスタ１６の電流と可変電流制御部２０のノードＮ２への電流とが合流した後に出力端子１８から出力されるようにする。
【００５５】
以上のように、図３の電流制御回路１００によると、ｎ＝８の場合には、８ビットの制御コードにより、出力電流ＩＯＵＴを１倍〜１／１６倍の範囲で可変である。すなわち、２４ｄＢの可変ゲイン範囲で２５６段階のゲインを設定できるように、出力電流ＩＯＵＴの対数を、ゲイン制御信号Ｄに対して比例するように高精度に制御することができる。
【００５６】
ＰＭＯＳトランジスタ２４には、可変電流制御部２０の電流源群２２の最下位ビットに対応するスイッチＳＡ０，ＳＢ０と同じ特性のスイッチ２８が接続されている。これによりＰＭＯＳトランジスタ２４のソース・ドレイン間電圧をＰＭＯＳトランジスタＴＲ０等と同じにし、チャネル長変調効果による電流誤差を小さくする工夫を行っている。特に高い調整精度を必要とする場合には、可変電流制御部の電流切替部２６の各スイッチに重み付けされた電流が流れるので、各スイッチの抵抗値も流れる電流に反比例した抵抗値であることが望ましい。ただし、求められるゲイン調整精度によっては、これらの配慮を行わないようにしてもよい。
【００５７】
また、ＰＭＯＳトランジスタ２４をノードＮ２に固定的に接続したが、ノードＮ１に接続しても構わない。この場合には、ゲイン設定値が１段階シフトするだけであり、精度や電流の可変範囲に影響はない。
【００５８】
図４（ｂ）は、図４（ａ）の基準電流制御部４０の変形例の構成を示す回路図である。図４（ｂ）の基準電流制御部は、デコーダ２４６と、抵抗Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４，Ｒ１５と、複数のスイッチとを有している。抵抗列を構成する抵抗Ｒ１１〜Ｒ１５は、抵抗値４Ｒ，４Ｒ，４Ｒ，８Ｒ，８Ｒをそれぞれ有している。デコーダ２４６と複数のスイッチとは、セレクタ４４を構成している。
【００５９】
デコーダ２４６は、ゲイン制御信号Ｄ（ｎ−１：ｎ−２）に従って各スイッチを制御し、抵抗列の合成抵抗を２のべき乗×Ｒとする。例えば、デコーダ２４６は、ゲイン制御信号Ｄ（ｎ−１：ｎ−２）＝（１，１）の場合には抵抗Ｒ１５に接続されたスイッチのみをオンにして抵抗列の合成抵抗を８Ｒにし、ゲイン制御信号Ｄ（ｎ−１：ｎ−２）＝（０，０）の場合には抵抗Ｒ１１〜Ｒ１５に接続されたスイッチを全てオンにして抵抗列の合成抵抗をＲにする。ゲイン制御信号Ｄ（ｎ−１：ｎ−２）に従って抵抗列の合成抵抗を２のべき乗×Ｒとするのであれば、他の構成であってもよい。
【００６０】
図５は、図３の可変電流制御部２０の第１の変形例の構成を示す回路図である。図５の可変電流制御部は、ゲイン制御信号Ｄ（ｎ−３：０）の各ビットに対応する制御回路ＢＡ０，…，ＢＡｎ−４，ＢＡｎ−３と、単位電流源としてのＰＭＯＳトランジスタ２４とを有している。制御回路ＢＡ０のＰＭＯＳトランジスタＴＡ０，ＴＢ０のサイズは、図３のＰＭＯＳトランジスタＴＲ０と同じである。同様に、他の制御回路のＰＭＯＳトランジスタＴＡｎ−３，ＴＢｎ−３等のサイズは、ゲイン制御信号Ｄ（ｎ−３：０）の同じビットに対応する図３のＰＭＯＳトランジスタと同じである。
【００６１】
例として制御回路ＢＡ０について説明する。制御回路ＢＡ０は、インバータＩＶ０と、ＰＭＯＳトランジスタＴＡ０，ＴＢ０と、スイッチＳＡ００，ＳＡ０１，ＳＢ００，ＳＢ０１とを有している。ＰＭＯＳトランジスタＴＡ０，ＴＢ０は、それぞれノードＮ１，Ｎ２に接続されている。ＰＭＯＳトランジスタＴＡ０，ＴＢ０は１組の電流源を構成しており、ゲイン制御信号Ｄ（０）によってイネーブル制御されている。
【００６２】
すなわち、ゲイン制御信号Ｄ（０）＝０の場合には、スイッチＳＡ００，ＳＢ０１のみがオンになる。ＰＭＯＳトランジスタＴＡ０はオフとなり、ＰＭＯＳトランジスタＴＢ０がオンになってノードＮ２に電流を流す。ゲイン制御信号Ｄ（０）＝１の場合には、スイッチＳＡ０１，ＳＢ００のみがオンになる。ＰＭＯＳトランジスタＴＢ０はオフとなり、ＰＭＯＳトランジスタＴＡ０がオンになってノードＮ１に電流を流す。
【００６３】
図６は、図３の可変電流制御部２０の第２の変形例の構成を示す回路図である。図６の可変電流制御部は、ゲイン制御信号Ｄ（ｎ−３：０）の各ビットに対応する制御回路ＢＢ０，…，ＢＢｎ−４，ＢＢｎ−３と、電流源としてのＰＭＯＳトランジスタ３２と、スイッチ２８とを有している。ＰＭＯＳトランジスタ３２のサイズは、図３のＰＭＯＳトランジスタＴＲ０〜ＴＲｎ−３及び２４の全てのサイズの和に等しい。すなわち、ＰＭＯＳトランジスタ３２は、電流源群２２とＰＭＯＳトランジスタ２４とを合わせた電流源に相当する。
【００６４】
制御回路ＢＢ０は、インバータＩＶ０と、スイッチＳＣ０，ＳＤ０とを有している。他の制御回路も、インバータと２つのスイッチとを有している。ここで、制御回路ＢＢ０〜ＢＢｎ−３のスイッチの抵抗の比は、２ｎ−３：２ｎ−４：……：２１：２０である。スイッチ２８の抵抗はスイッチＳＣ０と同じである。
【００６５】
例として制御回路ＢＢ０について説明する。ゲイン制御信号Ｄ（０）＝０の場合には、スイッチＳＤ０がオンになってノードＮ２に電流が流れる。ゲイン制御信号Ｄ（０）＝１の場合には、スイッチＳＣ０がオンになってノードＮ１に電流が流れる。
【００６６】
図６の可変電流制御部の場合には、正確に重み付けられた電流を各スイッチに流さなければならないので、各スイッチの抵抗を、流れる電流に正確に反比例した値にする必要がある。また、各スイッチの一端が共通に接続されているので、電流を正確に分流するためにはノードＮ１及びＮ２の電圧を等しくする必要がある。そこで、比較的容易に正確な値の電流を出力することができる可変電流制御部について次に説明する。
【００６７】
図７は、図３の可変電流制御部２０の第３の変形例の構成を示す回路図である。図７の可変電流制御部は、Ｒ−２Ｒ型抵抗ラダー３２３と、電流切替部３２６と、スイッチ２８と、電流源としてのＰＭＯＳトランジスタ３２と、バイアス制御回路３３０とを有している。バイアス制御回路３３０は、オペアンプ３４と、ＰＭＯＳトランジスタ３６とを有している。ＰＭＯＳトランジスタ３２は、図６で説明したものと同じである。
【００６８】
図７のＲ−２Ｒ型抵抗ラダー３２３は、ＰＭＯＳトランジスタ３２から出力される電流を、ゲイン制御信号Ｄ（ｎ−３：０）の各ビットに対応して重み付けられた電流に分配する。Ｒ−２Ｒ型抵抗ラダー３２３は、抵抗値Ｒの抵抗と抵抗値２Ｒの抵抗とで構成されている。Ｒ−２Ｒ型抵抗ラダー３２３における抵抗値２Ｒの抵抗の端子のうち、抵抗値Ｒの抵抗に接続されていない端子は、Ｒ−２Ｒ型抵抗ラダー３２３の出力端子となっている。
【００６９】
図３を参照して説明したように、ノードＮ１は、ゲイン制御信号Ｄの上位ビットによって決まる電流ＩＲＥＦと抵抗列４２によってある一定のバイアス電圧に固定されている。オペアンプ３４の非反転入力にはノードＮ１のバイアス電圧が入力され、反転入力にはノードＮ２が接続されている。オペアンプ３４の出力をＰＭＯＳトランジスタ３６のゲートに与えることにより、オペアンプ３４とＰＭＯＳトランジスタ３６とは負帰還のフィードバックループを構成する。したがって、オペアンプ３４とＰＭＯＳトランジスタ３６によるバイアス制御回路は、ゲイン制御信号Ｄの上位ビットがどのように制御されても、常にノードＮ１のバイアス電圧とノードＮ２の電圧とを同電圧に維持する。なお、ノードＮ１のバイアス電圧がオペアンプ３４の入力レンジを逸脱しないように、抵抗列４２の抵抗値と基準電流ＩＲＥＦとを決定する必要がある。
【００７０】
抵抗値Ｒの抵抗及び抵抗値２Ｒの抵抗に対して、抵抗値の比が半導体プロセスのばらつきの影響を受けにくいようにレイアウト設計を工夫することにより、Ｒ−２Ｒ型抵抗ラダー３２３は電流を高精度に分流することができる。また、抵抗ラダー３２３の各抵抗の抵抗値を、電流切替部３２６のスイッチ及びスイッチ２８の抵抗値よりも大きくするほど、スイッチの抵抗値のばらつきによる電流精度への影響を小さくすることができる。
【００７１】
図８は、図３の電流制御回路の第１の変形例の構成を示す回路図である。図８の電流制御回路は、Ｒ−２Ｒ型抵抗ラダーを利用した図７の可変電流制御部の一部を変更して用いている。図８の回路は、可変電流制御部２０に代えて可変電流制御部４２０を有し、更に、ＰＭＯＳトランジスタ４１５，４１７と、バイアス電圧発生部４２１とを有している。可変電流制御部４２０は、ＰＭＯＳトランジスタ３２，３６と、オペアンプ３４と、Ｒ−２Ｒ型抵抗ラダー３２３と、６つのスイッチ４２７と、単位スイッチ４２８とを有している。
【００７２】
図７の電流切替部３２６のスイッチをそのまま用いると、抵抗ラダー３２３の電流出力端の間で電位に差が生じ、電流の分流精度が劣化してしまう。図８の回路では、これを抑制するために、カスコードトランジスタ型のスイッチ４２７を用いている。
【００７３】
図９は、図８のカスコードトランジスタ型のスイッチ４２７の構成を示す回路図である。図９の２つのＰＭＯＳトランジスタは、抵抗ラダー３２３からの電流をノードＮ１又はＮ２に流すスイッチとして動作する。ゲイン制御信号Ｄ（ｉ）に従って（ｉは０≦ｉ≦５を満たす整数）、２つのＰＭＯＳトランジスタの一方のゲートにバイアス電圧ＢＩＡＳ２が与えられ、バイアス電圧ＢＩＡＳ２が与えられたＰＭＯＳトランジスタがオンになる。
【００７４】
ゲイン制御信号Ｄ（５：０）の各ビットに対応するカスコードトランジスタ型スイッチのトランジスタサイズは、そのトランジスタに流れるべき電流値に比例したサイズとしている。また、ゲイン制御信号Ｄの最下位ビットＤ（０）に対応するカスコードトランジスタ型スイッチ４２７のトランジスタサイズは、単位スイッチ４２８のトランジスタサイズと同じである。バイアス電圧発生部４２１は、バイアス電圧ＢＩＡＳ２を発生して出力する。各カスコードトランジスタ型スイッチ４２７及び単位スイッチ４２８には、バイアス電圧ＢＩＡＳ２が共通に与えられている。以上により、抵抗ラダー３２３の各電流出力端の電位をほぼ一致させることができ、電流の分流精度の低下を抑えることができる。
【００７５】
これらのカスコードトランジスタ型スイッチ４２７のバイアス効果により、電流源であるＰＭＯＳトランジスタ３２のソース・ドレイン間電圧が、いずれも電流源であるＰＭＯＳトランジスタ１４及びＰＭＯＳトランジスタ１６のソース・ドレイン間電圧よりも低くなり、ゲイン制御信号Ｄの上位ビットが切り替わる際に出力電圧の線形性が劣化する可能性がある。このため、これらの電流源のソース・ドレイン間電圧を一致させるべく、ＰＭＯＳトランジスタ１４，１６の電流出力パスにバイアストランジスタ４１５，４１７を設け、これらのゲートにバイアス電圧ＢＩＡＳ２を与えている。
【００７６】
図１０は、図３の電流制御回路の第２の変形例の構成を示す回路図である。図１０の電流制御回路は、バイアス電圧発生部４２１を含まず、基準電流制御部４０への入力電圧をバイアス電圧ＢＩＡＳ２として用いる点が、図８の電流制御回路とは異なっている。図１０の回路によると、回路を簡素化することができる。
【００７７】
図１１は、図３の電流制御回路の第３の変形例の構成を示す回路図である。図１１の電流制御回路は、可変電流制御部４２０及びバイアス電圧発生部４２１に代えて可変電流制御部５２０及びバイアス電圧発生部５２１を有し、ＰＭＯＳトランジスタ５２２，５２３を更に有する点が、図８の電流制御回路とは異なっている。可変電流制御部５２０は、オペアンプ３４及びＰＭＯＳトランジスタ３６を含まない点が可変電流制御部４２０とは異なっている。
【００７８】
抵抗ラダー３２３からノードＮ１へ流れた電流は、ＰＭＯＳトランジスタ５２２を経由して基準電流制御部４０に流入する。抵抗ラダー３２３からノードＮ２へ流れた電流は、ＰＭＯＳトランジスタ５２３を経由して出力端子１８から出力される。バイアス電圧発生部５２１は、バイアス電圧ＢＩＡＳ１を発生してＰＭＯＳトランジスタ５２２，５２３のゲートに出力する。バイアス電圧発生部５２１は、バイアス電圧発生部４２１と同様にバイアス電圧ＢＩＡＳ２も発生する。
【００７９】
図８のバイアス制御方式では、電流制御回路全体の中に２つのオペアンプが存在し、それぞれのフィードバックループが共存するので、回路パラメータによっては発振しやすい不安定な回路となる可能性がある。そこで、図１１の回路では、ノードＮ１，Ｎ２を経由する電流出力パス上にバイアストランジスタ５２２，５２３を設け、両トランジスタのゲートには共通のバイアス電圧ＢＩＡＳ１を与えている。これにより、ノードＮ１とノードＮ２との間の電位差の拡大をある程度抑えることができ、オペアンプ３４を含まないので回路の動作を安定化させることができる。
【００８０】
図１２は、図７の可変電流制御部を用いた電流制御回路の出力電流特性を示すグラフである。図１２では、Ｉｒｅｆ０≒７００μＡ、かつ、ｎ＝８の場合について、ゲイン制御信号Ｄの値であるゲイン制御コードと出力電流ＩＯＵＴとの関係を示している。出力電流ＩＯＵＴが、ゲイン制御コードに対して指数関数的に減少することが示されている。
【００８１】
図１３は、図１（ａ）及び図１（ｂ）のシングルスロープ型ＡＤＣのゲイン特性を示すグラフである。縦軸は対数値で表されているので、ゲイン（デシベル値）が、ゲイン制御コードに対して直線的に増加することが示されている。
【００８２】
図１４は、図８の電流制御回路を用いた場合の図１（ａ）及び図１（ｂ）のシングルスロープ型ＡＤＣのゲイン精度を示すグラフである。ゲイン制御コードの全範囲において、ゲイン精度がほぼ一定に保たれている。
【００８３】
図１５（ａ）は、電圧制御回路を有するシングルスロープ型ＡＤＣの構成例を示すブロック図である。図１５（ａ）のシングルスロープ型ＡＤＣは、電流生成回路としての電圧制御回路６００及び電圧参照型ＤＡＣ６０２を電流制御回路１００及び電流参照型ＤＡＣ２に代えて有し、電圧バッファ６０１を更に有する点が、図１（ａ）のシングルスロープ型ＡＤＣとは異なっている。
【００８４】
電圧制御回路６００は、参照電位ＶＲＥＦ及びｎビットのゲイン制御信号Ｄ（ｎ−１：０）に応じた大きさの出力電圧ＶＯＵＴを出力する。電圧バッファ６０１は、出力電圧ＶＯＵＴを電圧参照型ＤＡＣ６０２にリファレンス電圧として出力する。リファレンス電圧の供給には、ある程度の電流供給能力が必要なので、電圧バッファを用いている。電圧参照型ＤＡＣ６０２は、カウンタ６のカウント値に比例した電圧の参照ランプ信号ＳＬＳを生成して出力する。電圧参照型ＤＡＣ６０２は、出力電圧ＶＯＵＴをリファレンス電圧として用い、参照ランプ信号ＳＬＳの振幅（最大値）を出力電圧ＶＯＵＴに応じた値にする。以下では、電圧参照型ＤＡＣ６０２は、参照ランプ信号ＳＬＳの振幅を出力電圧ＶＯＵＴに比例した値にするとする。
【００８５】
図１５（ｂ）は、図１５（ａ）のシングルスロープ型ＡＤＣの変形例の構成を示すブロック図である。図１５（ｂ）のシングルスロープ型ＡＤＣは、図１５（ａ）のシングルスロープ型ＡＤＣに加えて、カウンタ８を更に有している。カウンタ８は、クロックＣＬＫのパルスをカウントする。電圧参照型ＤＡＣ６０２は、カウンタ６ではなく、カウンタ８のカウント値に比例した電圧の参照ランプ信号ＳＬＳを生成して出力する。カウンタ８は、制御信号ＤＣＮによる制御を受けるので、参照ランプ信号に関して各種の制御が可能になる。
【００８６】
図１６は、図１５（ａ）及び図１５（ｂ）の電圧制御回路の構成例を示す回路図である。図１６の電圧制御回路は、出力端子１８とグラウンドとの間に、出力電流をグラウンドに流す負荷抵抗６５２（負荷抵抗回路）を更に有している点が、図３の電流制御回路１００とは異なっている。式（７）の両辺に負荷抵抗６５２の値を乗算すると、負荷抵抗６５２に生じる出力電圧ＶＯＵＴが得られる。例えば０ｄＢに相当する電圧をオペアンプ１２に入力される参照電位ＶＲＥＦにする場合について説明する。０ｄＢ設定時にオペアンプ１２の非反転入力として選択される、抵抗列４２のタップと、グラウンドとの間の抵抗をＲ０、負荷抵抗をＲｏとすると、電圧出力ＶＯＵＴは、式（７）より、
ＶＯＵＴ＝ＶＲＥＦ／Ｒ０×（８５＋３５（１−ｔ／２ｐ））／（８４＋３５（ｔ／２ｐ））×Ｒｏ  （ただし、ｐはｎ以下の整数、ｔは０≦ｔ≦２ｐを満たす整数）  …（８）
で表される。
【００８７】
ここで、ｎ＝８とし、０ｄＢ設定時のゲイン制御信号Ｄの値（８ビット制御コード値）が例えば８０ｈ（１６進数）であるとすると、ゲイン制御信号Ｄの上位２ビットは（１，０）であり、図１６において、オペアンプ１２の非反転入力として選択される、抵抗列４２のタップの対接地抵抗値は４Ｒである。また、ゲイン制御信号Ｄの下位ビットは全て０（すなわちｔ＝０）なので、これらを式（８）に代入すると、
ＶＯＵＴ＝ＶＲＥＦ／４Ｒ×１２０／８４×Ｒｏ
＝ＶＲＥＦ                            …（９）
が成り立つ。
【００８８】
これをＲｏについて解くと、
Ｒｏ＝４×８４／１２０×Ｒ
＝２．８Ｒ
となる。したがって、負荷抵抗６５２の抵抗値を２．８Ｒにすると、図１６の電圧制御回路は、電圧可変範囲が４×ＶＲＥＦ〜０．２５×ＶＲＥＦ、すなわちゲイン換算では−１２ｄＢ〜１２ｄＢの間で図１５（ａ）及び図１５（ｂ）のシングルスロープ型ＡＤＣのゲインを直線的に２５６段階に制御することができる。
【００８９】
図１７は、図１６の電圧制御回路の第１の変形例の構成を示す回路図である。図１７の電圧制御回路は、出力端子１８とグラウンドとの間に、抵抗値２．８Ｒの負荷抵抗６５２を更に有している点が、図８の電流制御回路とは異なっており、その他の点は図８の電流制御回路とほぼ同様である。図１７の電圧制御回路によると、カスコードトランジスタ型スイッチ４２７を有しているので、抵抗ラダー３２３の各電流出力端の電位をほぼ一致させることができ、電流の分流精度の低下を抑えることができる。
【００９０】
図１８は、図１６の電圧制御回路の第２の変形例の構成を示す回路図である。図１８の電圧制御回路は、負荷抵抗６５２に代えて、負荷抵抗回路としてのＲ−２Ｒ型抵抗ラダー７５２と、セレクタ７５４とを有し、基準電流制御部４０に代えて抵抗を有している点が、図１７の電圧制御回路とは異なっている。セレクタ７５４は、ゲイン制御信号Ｄの上位ビットＤ（７：６）に従って抵抗ラダー７５２のタップを選択し、選択されたタップの電圧を出力端子１８に出力する。
【００９１】
図１９は、図１６の電圧制御回路の第３の変形例の構成を示す回路図である。図１９の電圧制御回路は、バイアス電圧発生部４２１を含まず、ＰＭＯＳトランジスタ４１５のドレインの電圧を分圧した電圧をバイアス電圧ＢＩＡＳ２として用いる点が、図１８の電圧制御回路とは異なっている。図１９の回路によると、回路を簡素化することができる。
【００９２】
図２０は、図１６の電圧制御回路の第４の変形例の構成を示す回路図である。図２０の電圧制御回路は、可変電流制御部４２０及びバイアス電圧発生部４２１に代えて可変電流制御部５２０及びバイアス電圧発生部５２１を有し、ＰＭＯＳトランジスタ５２２，５２３を更に有する点が、図１７の電圧制御回路とは異なっている。可変電流制御部５２０は、オペアンプ３４及びＰＭＯＳトランジスタ３６を含まない点が可変電流制御部４２０とは異なっている。
【００９３】
図２０の電圧制御回路は、主要部が図１１の電流制御回路とほぼ同様に構成されているので、図２０の電圧制御回路の詳細な説明は省略する。図２０の電圧制御回路によると、オペアンプ３４を含まないので回路の動作を安定化させることができる。
【００９４】
図２１は、図１６の電圧制御回路６００の出力電圧特性を示すグラフである。図２１では、ゲイン制御信号Ｄの値であるゲイン制御コードと出力電圧ＶＯＵＴとの関係を示している（１Ｖ時に０ｄＢ、ゲイン制御コードが１２８の場合）。出力電圧ＶＯＵＴが、ゲイン制御コードに対して指数関数的に減少することが示されている。
【００９５】
なお、図１６の電圧制御回路において、図５〜図７の可変電流制御部を用いるようにしてもよい。
【００９６】
図２２は、図１７の電圧制御回路を用いた場合における図１５（ａ）及び図１５（ｂ）のシングルスロープ型ＡＤＣのゲイン精度を示すグラフである。図２３は、図２０の電圧制御回路を用いた場合の図１５（ａ）及び図１５（ｂ）のシングルスロープ型ＡＤＣのゲイン精度を示すグラフである。図２４は、図２０の電圧制御回路の出力電流を示すグラフである。
【００９７】
図２２の場合には、負荷抵抗を流れる出力電流は図１２のように制御コードの全範囲に亘って変化するので、特に高ゲイン領域では各電流源の電流が絞られた状態となる。流れる電流に対する相対的な電流精度が悪くなるので、ゲインの制御精度がわずかに変動する。これに対して図２３の場合には、図２４に示すようにゲイン制御信号Ｄの下位ビット制御範囲の電流変化が繰り返され、全領域に亘って各電流源にはある程度の電流が流れている。このため、ほぼ一定の制御精度が確保できる。しかし、いずれの場合もゲイン精度のばらつきは０．０１ｄＢ以下であり、高精度のゲイン制御を実現している。
【００９８】
図１８〜２０の電圧制御回路において、ゲイン０ｄＢに相当する出力電圧が参照電位ＶＲＥＦになるように設定する場合について説明する。基準電流を発生する抵抗の抵抗値をＲとすると、式（８）、（９）についての前述の計算と同様に考え、抵抗ラダー７５２の選択されたタップの対接地抵抗値が０．７Ｒとなるようにすればよい。ｎ＝８とし、０ｄＢ設定時のゲイン制御信号Ｄの値（８ビット制御コード値）が例えば８０ｈ（１６進数）であるとすると、ゲイン制御信号Ｄの上位２ビットは（１，０）である。セレクタ７５４によって選択されるタップの対接地抵抗値が０．７Ｒとなるようにすればよいので、Ｒ−２Ｒ型抵抗ラダー７５２を図１８〜２０のように抵抗値１．４Ｒの抵抗と抵抗値０．７Ｒの抵抗で構成すればよい。図１８〜２０のような電圧制御回路を用いたシングルスロープ型ＡＤＣのゲイン特性は、電流制御回路を用いた場合と同様に、図１３のようになる。
【００９９】
図２５は、電圧制御回路の出力電圧特性の一例である。図１６〜２０の電圧制御回路では、例えばＶＲＥＦ＝１Ｖとした場合に、−１２ｄＢ時の出力電圧ＶＯＵＴは図２１に示されているように４Ｖとなる。一般的にイメージセンサーの電源電圧は３Ｖ程度であるので、出力電圧ＶＯＵＴが電源電圧を超えてしまう。このため、このままシングルスロープ型ＡＤＣをイメージセンサーに組み込むと、ダイナミックレンジを広くすることができない。
【０１００】
そこで、図１６〜２０の電圧制御回路の出力を図２５に示すような特性に制御する。つまり、ゲイン範囲が−１２ｄＢ〜−６ｄＢ（すなわち、ゲイン制御コードが０〜６３、ゲイン制御信号Ｄの上位２ビットが（０，０））の時には、図１６〜２０の電圧制御回路は、出力電圧ＶＯＵＴが通常の１／２になるように、言い換えると、ゲイン範囲が−６ｄＢ〜０ｄＢ（すなわち、ゲイン制御コードが６４〜１２７、ゲイン制御信号Ｄの上位２ビットが（０，１））の時と同様に出力電圧ＶＯＵＴの制御を行う。また、この時には、電圧参照型ＤＡＣ６０２の駆動周波数を２倍に上げ、電圧参照型ＤＡＣ６０２が参照ランプ信号ＳＬＳを通常の２倍の速度で変化させるようにする。つまり、参照ランプ信号ＳＬＳが出力電圧ＶＯＵＴに達するまでの時間を半分にする。すると、参照ランプ信号ＳＬＳの傾斜を、出力電圧ＶＯＵＴが図２５の破線で示された電圧である場合と等しくすることができ、−１２ｄＢまでゲインが可変となる。
【０１０１】
なお、出力電圧ＶＯＵＴが通常の１／ｋ（ｋは正の実数）になるようにし、かつ、参照ランプ信号ＳＬＳを通常のｋ倍の速度で変化させるようにしてもよい。
【０１０２】
図２６は、参照ランプ信号ＳＬＳの傾斜についての説明図である。例えば図１５（ｂ）のシングルスロープ型ＡＤＣにおいて、ゲイン制御信号Ｄの上位２ビットが（０，０）の時に、カウンタ８が２倍の速度でカウントアップするように制御信号ＤＣＮを与えることにより、このような制御を実現することができる。
【０１０３】
図２７は、可変ゲイン機能を有するシングルスロープ型ＡＤＣを搭載したイメージセンサーを用いるカメラの構成例を示すブロック図である。図２７のカメラは、イメージセンサー８６０と、デジタル映像信号処理部８７０とを有している。デジタル映像信号処理部８７０は、ＣＰＵ８７２を有している。
【０１０４】
イメージセンサー８６０内のＡＤＣの出力信号が、デジタル映像信号処理部８７０に入力される。デジタル映像信号処理部８７０は、フレーム期間毎にＡＤＣ出力信号レベルの平均値を計算し、イメージセンサー８６０への入射光量に応じて変化するフォトダイオードの出力信号振幅が、ＡＤＣの入力レンジに最適な状態にあるか否かを所定の基準値と比較して判断する。デジタル映像信号処理部８７０は、イメージセンサー８６０の出力信号が小さい場合には増幅をかけるべくゲイン制御信号Ｄ（ｎ−１：０）の値を大きくし、逆に出力信号が大きく飽和に近い場合には、減衰をかけるべくゲイン制御信号Ｄ（ｎ−１：０）の値を小さくする。デジタル映像信号処理部８７０は、例えばシリアル通信により、ゲイン制御信号Ｄ（ｎ−１：０）をイメージセンサー８６０に出力する。
【０１０５】
図２８は、図２７のイメージセンサー８６０の構成例を示すブロック図である。イメージセンサー８６０は、制御レジスタ８６２と、電流制御回路１００と、電流参照型ＤＡＣ２と、複数の列並列ＡＤＣ４と、画素配列８６４とを有している。また、図示は省略したが、電流参照型ＤＡＣ２には、図１（ａ）及び図１（ｂ）のように、いずれかの列並列ＡＤＣ４、又はカウンタ８からカウンタ値が入力されている。
【０１０６】
制御レジスタ８６２は、ゲイン制御信号Ｄ（ｎ−１：０）を格納し、電流制御回路１００に出力する。電流制御回路１００及び電流参照型ＤＡＣ２については、既に説明したので、ここでは説明を省略する。画素配列８６４は、例えばマトリックス状にフォトダイオードを複数有しており、フォトダイオードの出力信号をフォトダイオードの列毎に信号ＩＳＧとして出力する。複数の列並列ＡＤＣ４は、それぞれフォトダイオードの列に対応しており、電流参照型ＤＡＣ２から出力される共通の参照ランプ信号ＳＬＳを用いて、対応するフォトダイオードの列からの信号ＩＳＧのＡＤ変換結果ＡＤＶを求めて出力する。
【０１０７】
図２８において、電流制御回路１００としては、以上で説明したいずれの電流制御回路を用いてもよい。また、電流制御回路１００及び電流参照型ＤＡＣ２に代えて、電圧制御回路６００及び電圧参照型ＤＡＣ６０２を用いてもよい。電圧制御回路６００としては、以上で説明したいずれの電圧制御回路を用いてもよい。
【０１０８】
輝度に対する人の視覚認識特性は、低輝度に対する感度は高く、高輝度に対する感度は低いと言われており、一般に、映像信号が小振幅であるほどＡＤＣの分解能が上がるようなゲイン制御が行われる。すなわち、小振幅信号時はゲインを上げながら、かつ、ゲインが制御信号の値に対して非線形な指数関数特性となるようなゲイン制御が適している。
【０１０９】
従来は、ゲイン制御信号そのものに予めデジタル信号処理によって非線形化処理を施し、その結果を、参照ランプ信号を生成するＤＡＣにおける参照ランプ信号の振幅を規定する制御に用いることによって、この非線形特性が実現されていた。本実施形態に係るイメージセンサーでは、参照ランプ信号ＳＬＳを出力するＤＡＣ２（又はＤＡＣ６０２）が参照する電流ＩＯＵＴ（又は電圧ＶＯＵＴ）の対数が、ゲイン制御信号Ｄ（ｎ−１：０）に比例するように制御されるので、ゲイン制御信号Ｄ（ｎ−１：０）に非線形化処理を行う必要がない。
【０１１０】
図２９は、ゲイン制御信号Ｄの値の増加とともに出力電流が大きくなるようにした、図３の電流制御回路の変形例の構成を示す回路図である。以上の実施形態については、ゲイン制御信号Ｄの値が増加すると電流制御回路（電圧制御回路）の出力信号が小さくなる（つまり２−ｘの近似）場合であったが、その逆の特性を実現することもでき、その場合には、式（４）をそのまま適用すればよい。
【０１１１】
図２９の電流制御回路は、可変電流制御部９２０を可変電流制御部２０に代えて有する点が、図１の電流制御回路とは異なっている。可変電流制御部９２０は、電流切替部９２６を有している。式（４）の分母に相当する回路構成を、基準電流を生成する回路に設け、分子に相当する回路構成を出力側に設ければよいので、図２９では、第１の電流出力部としてのＰＭＯＳトランジスタ１４の電流、第２の電流出力部としてのＰＭＯＳトランジスタ１６の電流、可変電流制御部９２０の電流源群２２及び単位電流源２４の総電流の比をほぼ８５：８４：３５としている。可変電流制御部９２０の電流切替部９２６の各スイッチには、図３とは反転した信号を与えている。
【０１１２】
図３以外の電流制御回路や電圧制御回路においても、同様にすれば、式（４）の特性を実現することができる。自明であるので、これらについての説明は省略する。
【０１１３】
図３０は、図１８の電圧制御回路の変形例の構成を示す回路図である。図３０の電圧制御回路は、オペアンプ１２、位相補償回路１３、及びＰＭＯＳトランジスタ４１５，４１７等に代えて、オペアンプ１０１２と、ＮＭＯＳトランジスタ１０１９とを有している点が、図１８の電圧制御回路とは異なっている。ＰＭＯＳトランジスタ１４，１６，３２がカレントミラーを構成し、オペアンプ１０１２が、ＰＭＯＳトランジスタ１４の電流と可変電流制御部４２０からノードＮ１に流れる電流との和が一定になるように制御する。図３０の電圧制御回路によると、回路を簡略化することができる。以上で説明した他の電流制御回路や電圧制御回路においても、ＰＭＯＳトランジスタ１４の制御、ＰＭＯＳトランジスタ１４，１６の電流の経路を、図３０の電圧制御回路と同様にしてもよい。
【０１１４】
なお、図１８〜２０において、負荷抵抗としてＲ−２Ｒ型抵抗ラダーを用いる場合について説明したが、他の抵抗を用いてもよい。すなわち、ゲイン制御信号Ｄの上位ビットにより選択される分圧タップの各電位が、各ビットの重み付けに対応する電位となるような構成であれば、どのように構成してもよい。
【０１１５】
以上の各電流制御回路及び各電圧制御回路ではＰＭＯＳトランジスタを用いたが、ＰＭＯＳトランジスタに代えてＮＭＯＳトランジスタを用いるようにしてもよい。この場合には、各電流制御回路及び各電圧制御回路において、ＰＭＯＳトランジスタをＮＭＯＳトランジスタに置換え、グラウンドと電源とを入れ替えればよい。このような構成では、例えば時間とともに値が小さくなる参照ランプ信号を生成することができる。また、電源電位やグラウンドを、他の安定した電位としてもよい。
【０１１６】
図７，８，１０，１１，１７〜２０のＲ−２Ｒ型抵抗ラダー３２３及び図１８〜２０のＲ−２Ｒ型抵抗ラダー７５２は一例であって、これらのＲ−２Ｒ型抵抗ラダーを構成する抵抗の数やタップ数は、例示された抵抗の数やタップの数より多くても少なくてもよい。
【０１１７】
以上の実施形態において、抵抗列４２、負荷抵抗６５２、Ｒ−２Ｒ型抵抗ラダー３２３，７５２の抵抗値は、一例であって、所定の関係を有する値であれば、他の値であってもよい。ゲイン制御信号Ｄの下位ビット（第１の制御信号）のビット数、及びゲイン制御信号Ｄの上位ビット（第２の制御信号）のビット数は、一例であって、他の数であってもよい。
【０１１８】
電圧が、カウンタ６又は８のカウント値に比例して増加する参照ランプ信号ＳＬＳを、電流参照型ＤＡＣ２及び電圧参照型ＤＡＣ６０２が生成する場合を例として説明したが、カウンタ６又は８のカウント値が増加するに従って参照ランプ信号ＳＬＳの電圧が減少するようにしてもよい。例えば、電圧が、その最大値からカウンタ６又は８のカウント値に比例して減少する参照ランプ信号ＳＬＳを、電流参照型ＤＡＣ２又は電圧参照型ＤＡＣ６０２が生成するようにしてもよい。
【０１１９】
本発明の多くの特徴及び優位性は、記載された説明から明らかであり、よって添付の特許請求の範囲によって、本発明のそのような特徴及び優位性の全てをカバーすることが意図される。更に、多くの変更及び改変が当業者には容易に可能であるので、本発明は、図示され記載されたものと全く同じ構成及び動作に限定されるべきではない。したがって、全ての適切な改変物及び等価物は本発明の範囲に入るものとされる。
【産業上の利用可能性】
【０１２０】
以上説明したように、本発明の実施形態によると、ゲイン制御信号と増幅率（デシベル値）との間の関係が線形になるようにするので、本発明は、電流生成回路、ＡＤコンバータ及びカメラ等について有用である。
【符号の説明】
【０１２１】
２  電流参照型ＤＡＣ
４  ＡＤＣ
１２  オペアンプ
１４  ＰＭＯＳトランジスタ（第１の電流出力部）
１６  ＰＭＯＳトランジスタ（第２の電流出力部）
２０，４２０，５２０，８２０  可変電流制御部
２２  電流源群
１００  電流制御回路
３２３，７５２  Ｒ−２Ｒ型抵抗ラダー
３３０  バイアス制御回路
６００  電圧制御回路
６０２  電圧参照型ＤＡＣ
８６０  イメージセンサー
８６４  画素配列
８７０  デジタル映像信号処理部
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の電流を出力する第１の電流出力部と、
前記第１の電流に比例する第２の電流を出力する第２の電流出力部と、
前記第１の電流に比例する第３の電流を生成し、第１の制御信号に従って前記第３の電流を第４の電流及び第５の電流に分配して出力する可変電流制御部とを備え、
前記第１の電流と前記第４の電流との和を基準電流として、
前記第２の電流と前記第５の電流との和を出力電流として出力する
電流生成回路。
【請求項２】
請求項１に記載の電流生成回路において、
前記基準電流を基準電位ノードに流す抵抗回路と、
参照電位が反転入力に、前記抵抗回路内の電位が非反転入力に与えられたオペアンプとを更に備え、
前記オペアンプの出力信号が前記第１及び第２の電流出力部、並びに前記可変電流制御部にバイアス信号として与えられている
ことを特徴とする電流生成回路。
【請求項３】
請求項２に記載の電流生成回路において、
セレクタを更に備え、
前記抵抗回路は、直列に接続された複数の抵抗を有し、
前記複数の抵抗の間の接続点である複数のタップの１つと前記基準電位ノードとの間の抵抗値が、前記複数のタップのうちの他のタップと前記基準電位ノードとの間の抵抗値の２のべき乗倍であり、
前記セレクタは、第２の制御信号に従って、前記複数のタップの１つを選択して前記オペアンプの非反転入力に接続する
ことを特徴とする電流生成回路。
【請求項４】
請求項１に記載の電流生成回路において、
前記出力電流を基準電位ノードに流す負荷抵抗回路を更に備える
ことを特徴とする電流生成回路。
【請求項５】
請求項４に記載の電流生成回路において、
セレクタを更に備え、
前記負荷抵抗回路は、Ｒ−２Ｒ型抵抗ラダーを有し、
前記セレクタは、第２の制御信号に従って、前記Ｒ−２Ｒ型抵抗ラダーのタップを選択して、選択されたタップの電位を出力する
ことを特徴とする電流生成回路。
【請求項６】
請求項１に記載の電流生成回路において、
前記第１の電流、前記第２の電流、及び前記第３の電流の大きさの間の比が、８４：８５：３５、又は８５：８４：３５である
ことを特徴とする電流生成回路。
【請求項７】
請求項１に記載の電流生成回路において、
前記可変電流制御部は、それぞれが前記第１の制御信号の各ビットに対応し、かつ、対応するビットが表す数に比例する大きさの電流を出力する複数の電流源を有し、前記複数の電流源のそれぞれの電流を、前記第１の制御信号の対応するビットに従って前記第４又は第５の電流として出力する
ことを特徴とする電流生成回路。
【請求項８】
請求項７に記載の電流生成回路において、
前記複数の電流源は、それぞれ、
前記第４の電流の一部を生成する電流源と、
前記第５の電流の一部を生成する電流源とを有し、
前記第４の電流の一部を生成する電流源及び前記第５の電流の一部を生成する電流源は、前記第１の制御信号の対応するビットに従って相補的にオンになる
ことを特徴とする電流生成回路。
【請求項９】
請求項１に記載の電流生成回路において、
前記可変電流制御部は、
前記第３の電流を出力する第３の電流出力部を有し、かつ、
前記第３の電流出力部に接続され、前記第３の電流の一部を前記第４の電流の一部として出力する第１のスイッチと、
前記第３の電流出力部に接続され、前記第３の電流の一部を前記第５の電流の一部として出力する第２のスイッチとを、前記第１の制御信号の各ビットに対応して有し、
前記第１及び第２のスイッチの抵抗値は、前記第１の制御信号の対応するビットが表す数の逆数に比例しており、
前記第１及び第２のスイッチは、前記第１の制御信号の対応するビットに従って相補的にオンになる
ことを特徴とする電流生成回路。
【請求項１０】
請求項１に記載の電流生成回路において、
前記可変電流制御部は、
前記第３の電流を出力する第３の電流出力部と、
Ｒ−２Ｒ型抵抗ラダーとを有し、かつ、
前記Ｒ−２Ｒ型抵抗ラダーの出力端子に接続され、前記第３の電流の一部を前記第４の電流の一部として出力する第１のスイッチと、
前記Ｒ−２Ｒ型抵抗ラダーの前記出力端子に接続され、前記第３の電流の一部を前記第５の電流の一部として出力する第２のスイッチとを、前記第１の制御信号の各ビットに対応して有し、
前記第１及び第２のスイッチは、前記第１の制御信号の対応するビットに従って相補的にオンになる
ことを特徴とする電流生成回路。
【請求項１１】
請求項１に記載の電流生成回路において、
前記可変電流制御部は、
前記第４の電流が流れ込む第１のノードの電位と、前記第５の電流が流れ込む第２のノードの電位とを等しく保つように制御するバイアス制御回路を更に有する
ことを特徴とする電流生成回路。
【請求項１２】
請求項１１に記載の電流生成回路において、
前記バイアス制御回路は、
非反転入力が前記第１のノードに接続され、反転入力が前記第２のノードに接続されたオペアンプと、
ゲートが前記オペアンプの出力に接続され、ソースが前記第２のノードに接続されたＭＯＳ（Metal Oxide Semiconductor）トランジスタとを有する
ことを特徴とする電流生成回路。
【請求項１３】
請求項１に記載の電流生成回路において、
第１及び第２のバイアス電圧を発生するバイアス電圧発生部と、
ソースが前記第１の電流出力部に接続され、ゲートに前記第２のバイアス電圧が与えられた第１のバイアス用ＭＯＳトランジスタと、
ソースが前記第２の電流出力部に接続され、ゲートに前記第２のバイアス電圧が与えられた第２のバイアス用ＭＯＳトランジスタと、
ゲートに前記第１のバイアス電圧が与えられ、前記第４の電流が流れる第３のバイアス用ＭＯＳトランジスタと、
ゲートに前記第１のバイアス電圧が与えられ、前記第５の電流が流れる第４のバイアス用ＭＯＳトランジスタとを更に備える
ことを特徴とする電流生成回路。
【請求項１４】
請求項１に記載の電流生成回路において、
前記第１及び第２の電流出力部は、いずれもＭＯＳトランジスタであり、
前記可変電流制御部は、
前記第３の電流の少なくとも一部を出力するＭＯＳトランジスタを有しており、
前記第１及び第２の電流出力部としてのＭＯＳトランジスタ、並びに前記可変電流制御部のＭＯＳトランジスタには、共通のバイアス信号が与えられている
ことを特徴とする電流生成回路。
【請求項１５】
電流生成回路と、
入力されたカウント値に比例して電圧が増加又は減少する参照ランプ信号を生成する電流参照型ＤＡ（Digital-to-Analog）コンバータと、
前記カウント値を出力するＡＤ（Analog-to-Digital）コンバータとを備え、
前記電流生成回路は、
第１の電流を出力する第１の電流出力部と、
前記第１の電流に比例する第２の電流を出力する第２の電流出力部と、
前記第１の電流に比例する第３の電流を生成し、第１の制御信号に従って前記第３の電流を第４の電流及び第５の電流に分配して出力する可変電流制御部とを有し、
前記電流生成回路は、前記第１の電流と前記第４の電流との和を基準電流として、前記第２の電流と前記第５の電流との和を出力電流として出力し、
前記参照ランプ信号の電圧の最大値は、前記出力電流に応じた値であり、
前記ＡＤコンバータは、クロック信号に従ってカウントアップし、前記参照ランプ信号が被変換信号の電圧に達した時点の前記カウント値をＡＤ変換結果として出力する
シングルスロープ型ＡＤコンバータ。
【請求項１６】
電流生成回路と、
入力されたカウント値に比例して電圧が増加又は減少する参照ランプ信号を生成する電圧参照型ＤＡコンバータと、
前記カウント値を出力するＡＤコンバータとを備え、
前記電流生成回路は、
第１の電流を出力する第１の電流出力部と、
前記第１の電流に比例する第２の電流を出力する第２の電流出力部と、
前記第１の電流に比例する第３の電流を生成し、第１の制御信号に従って前記第３の電流を第４の電流及び第５の電流に分配して出力する可変電流制御部と、
負荷抵抗回路とを有し、
前記電流生成回路は、前記第１の電流と前記第４の電流との和を基準電流として、前記第２の電流と前記第５の電流との和を出力電流として出力し、
前記負荷抵抗回路は、前記出力電流を基準電位ノードに流し、
前記参照ランプ信号の電圧の最大値は、前記負荷抵抗回路に生じる出力電圧に応じた値であり、
前記ＡＤコンバータは、クロック信号に従ってカウントアップし、前記参照ランプ信号が被変換信号の電圧に達した時点の前記カウント値をＡＤ変換結果として出力する
シングルスロープ型ＡＤコンバータ。
【請求項１７】
請求項１６に記載のシングルスロープ型ＡＤコンバータにおいて、
前記電流生成回路は、第２の制御信号が所定の値である場合には、前記出力電圧をｋ分の１（ｋは正の実数）にし、
前記電圧参照型ＤＡコンバータは、前記参照ランプ信号をｋ倍の速度で変化させる
ことを特徴とするシングルスロープ型ＡＤコンバータ。
【請求項１８】
各画素に入力された光を電圧に変換して出力するイメージセンサーと、
前記イメージセンサーの出力に対して信号処理を行うデジタル映像信号処理部とを備え、
前記イメージセンサーは、
前記各画素に対応する複数のフォトダイオードを有し、検出された光に応じた電気信号を前記複数のフォトダイオードの列毎に出力する画素配列と、
電流生成回路と、
入力されたカウント値に比例して電圧が増加又は減少する参照ランプ信号を生成する電流参照型ＤＡコンバータと、
前記複数のフォトダイオードの列にそれぞれ対応する複数の列並列ＡＤコンバータとを有し、
前記電流生成回路は、
第１の電流を出力する第１の電流出力部と、
前記第１の電流に比例する第２の電流を出力する第２の電流出力部と、
前記第１の電流に比例する第３の電流を生成し、第１の制御信号に従って前記第３の電流を第４の電流及び第５の電流に分配して出力する可変電流制御部とを有し、
前記電流生成回路は、前記第１の電流と前記第４の電流との和を基準電流として、前記第２の電流と前記第５の電流との和を出力電流として出力し、
前記参照ランプ信号の電圧の最大値は、前記出力電流に応じた値であり、
前記複数の列並列ＡＤコンバータは、それぞれ、クロック信号に従ってカウントアップし、前記参照ランプ信号が前記複数のフォトダイオードの対応する列から出力された信号の電圧に達した時点のカウント値をＡＤ変換結果として出力する
カメラ。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2010035402.tif 000033
【図２】
2010035402.tif 000034
【図３】
2010035402.tif 000035
【図４】
2010035402.tif 000036
【図５】
2010035402.tif 000037
【図６】
2010035402.tif 000038
【図７】
2010035402.tif 000039
【図８】
2010035402.tif 000040
【図９】
2010035402.tif 000041
【図１０】
2010035402.tif 000042
【図１１】
2010035402.tif 000043
【図１２】
2010035402.tif 000044
【図１３】
2010035402.tif 000045
【図１４】
2010035402.tif 000046
【図１５】
2010035402.tif 000047
【図１６】
2010035402.tif 000048
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【国際調査報告】
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