【事件の表示】
　特許第３１８２８４８号「半導体装置」の請求項１乃至５に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　特許第３１８２８４８号の請求項１乃至５に係る特許を維持する。
【理　由】
１．手続の経緯
　本件特許第３１８２８４８号の請求項１乃至請求項５に係る各発明は、平成４年３月２４日に特許出願されたものであって、平成１３年４月２７日にその特許の設定登録がなされ、その後、吉成迪夫より特許異議の申立がなされたものである。
　
２．特許異議申立てについて
（1）本件発明
　本件請求項１乃至請求項５に係る各発明は、その特許請求の範囲の欄の請求項１乃至請求項５に記載された以下の事項により特定されるとおりのものである。
「【請求項１】　ゲート電極に印加されるゲート電圧により制御可能な絶縁ゲート型スイッチング素子と、この絶縁ゲート型スイッチング素子に流れる電流を検出可能な検出抵抗を備える電流検出手段と、この電流検出手段における電圧降下に基づき前記ゲート電圧をバイパス制御可能なゲート電圧制御用素子と、を有する半導体装置において、前記ゲート電圧制御用素子は、ラッチングＩＧＢＴであることを特徴とする半導体装置。（以下、「本件第１発明」という。）
【請求項２】　請求項１において、前記ラッチングＩＧＢＴは、横型ＩＧＢＴであることを特徴とする半導体装置。（以下、「本件第２発明」という。）
【請求項３】　ゲート電極に印加されるゲート電圧により制御可能な絶縁ゲート型スイッチング素子と、この絶縁ゲート型スイッチング素子に流れる電流を検出可能な検出抵抗を備える電流検出手段と、この電流検出手段における電圧降下に基づき前記ゲート電圧をバイパス制御可能なゲート電圧制御用素子と、を有する半導体装置において、前記ゲート電圧制御用素子は、横型ＭＯＳＦＥＴであり、前記絶縁ゲート型スイッチング素子のゲート逆バイアス時に当該絶縁ゲート型スイッチング素子のゲート電極と前記横型ＭＯＳＦＥＴのドレイン電極との短絡を阻止するダイオードを備え、前記ダイオードは前記ドレイン電極とこのドレイン領域とがなすショットキー接合であることを特徴とする半導体装置。（以下、「本件第３発明」という。）
【請求項４】　請求項１ないし請求項３のいずれかの項において、前記絶縁ゲート型スイッチング素子と、前記ゲート電圧制御用素子とは、同一金属基板上に形成されていることを特徴とする半導体装置。（以下、「本件第４発明」という。）
【請求項５】　請求項１ないし請求項４のいずれかの項において、前記絶縁ゲート型スイッチング素子は、電流センス端子を有するＩＧＢＴであることを特徴とする半導体装置。」（以下、「本件第５発明」という。）
　
（２）特許異議申立ての理由の概要
　特許異議申立人は、甲第１号証として、特開昭６２−１４３４５０号公報、甲第２号証として、Ｔ．Ｐ．Ｃｈｏｗ，ｅｔｃ．，”Ｄｅｓｉｇｎ　ａｎｄ　Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ　ｏｆ　Ｈｉｇｈ　Ｖｏｌｔａｇｅ　Ｎ−Ｃａｎｎｅｌ　ＳＩＮＦＥＴ’ｓ　ａｎｄ　ＨＳＩＮＦＥＴ’ｓ”　，”ＤＥＶＩＣＥ　ＡＮＤ　ＰＲＯＣＥＳＳ　ＤＥＳＩＧＮ”，ｐｐ．１１４−１２３、甲第３号証として、特開平４−２１６９号公報、甲第４号証として、特開平３−２７００２１号公報、甲第５号証として、特開平３−７８２５４号公報、甲第６号証として、特開平３−２５４１５４号公報、甲第７号証として、特開昭６１−２２２２６０号公報、甲第８号証として、特開平４−３０５７１号公報、甲第９号証として、特開平２−１３０９５１号公報、甲第１０号証として、特開平３−２３８８６９号公報、甲第１１号証として、特開昭６１−１６４２６３号公報を提出し、本件請求項１乃至請求項５に係る各発明について、以下のような主張をしている。
（i）本件特許第３１８２８４８号の請求項１に係る発明（すなわち、本件第１発明）は、その出願日前に公知の甲第１０号証及び甲第１１号証に鑑みて、その出願日前に公知の甲第１号証から当業者が容易に発明できたものであり、特許法第２９条第２項の規定に違反している。
（ii）本件特許第３１８２８４８号の請求項２に係る発明（すなわち、本件第２発明）は、上記（i）の理由に加え、その出願日前に公知の甲第３号証及び甲第４号証から当業者が容易に発明できたものであり、特許法第２９条第２項の規定に違反している。
（iii）本件特許第３１８２８４８号の請求項３（特許異議申立書第２０頁における「請求項１」は同書第１９頁第２行〜同頁第１８行の記載等からみて、「請求項３」の誤記と認定。）に係る発明（すなわち、本件第３発明）は、その出願日前に公知の甲第２号証、甲第３号証、甲第５号証、甲第７号証及び甲第８号証に鑑みて、その出願日前に公知の甲第１号証及び甲第６号証から当業者が容易に発明できたものであり、特許法第２９条第２項の規定に違反している。
（iv）本件特許第３１８２８４８号の請求項４に係る発明（すなわち、本件第４発明）は、上記（i）〜（iii）の理由に加え、その出願日前に公知の甲第１号証から当業者が容易に発明できたものであり、特許法第２９条第２項の規定に違反している。
（v）本件特許第３１８２８４８号の請求項５に係る発明（すなわち、本件第５発明）は、上記（i）〜（iv）の理由に加え、その出願日前に公知の甲第９号証から当業者が容易に発明できたものであり、特許法第２９条第２項の規定に違反している。
　よって特許法第１１３条第２号の規定により特許を取り消すべきである。
　
（３）特許異議申立人が提出した甲各号証記載の発明
［甲第１号証］
　甲第１号証には、実施例１に関して、「第１図が回路構成図、第２図が主要部の断面構造図である。Ｑ１が主素子となるＭＯＳＦＥＴ、Ｑ２が主素子と並列に接続された過電流検出用（「過電検出用」とあるのは、「過電流検出用」の誤記と認められる）のＭＯＳＦＥＴ、Ｒ１がその過電流検出用抵抗、Ｑ３及びＲ２が過電流保護用のＭＯＳＦＥＴ及び抵抗である。」（第２頁左上欄第９行〜同欄第１４行）と記載されており、主素子となるＭＯＳＦＥＴ（Ｑ１）、主素子と並列に接続された過電流検出用のＭＯＳＦＥＴ（Ｑ２）、過電流検出用抵抗（Ｒ１）、過電流保護用のＭＯＳＦＥＴ（Ｑ３）及び抵抗（Ｒ２）を有する複合半導体装置、が開示されている。また、主素子として、ＭＯＳＦＥＴの代りにキャリア注入形の絶縁ゲート形トランジスタ（ＩＧＴ）Ｑ４，Ｑ５を用いた実施例（実施例４）について、次のように記載されている。
「実施例４
　他の実施例を示す回路構成図を第５図に示す。ここでは、主素子として、ＭＯＳＦＥＴの代りにキヤリア注入形の絶縁ゲート形トランジスタ（ＩＧＴ）Ｑ４，Ｑ５を用いている。ＩＧＴの場合、ＭＯＳＦＥＴに比べてキヤリア注入形のため電流容量が増大して過電流が流れやすい状態となるため、本発明の過電流保護回路の効果が大きい。」（第２頁右下欄欄第２行〜同欄第９行）。
　さらにまた、ＭＯＳＦＥＴＱ２のドレイン−基板間が負バイアスされた場合に流れる電流を阻止するためにダイオードを挿入している実施例（実施例３）について、次のように記載されている。
「実施例３
　他の実施例を示す回路構成図を第４図に示す。ここでは、ＭＯＳＦＥＴＱ２のドレイン−基板間が負バイアスされた場合に流れる電流を阻止するためにダイオードＤ１を挿入している。この結果、ゲート電極端子に負電圧が印加されても、ゲート−ソース間に電流が流れることなく動作する。」（第２頁左下欄欄第１５行〜同頁右下欄第１行）。
　
　上記記載を、先ず、実施例４に関してまとめると、甲第１号証には、「キャリア注入形の絶縁ゲート形トランジスタ（ＩＧＴ）Ｑ５と、この絶縁ゲート型トランジスタ（ＩＧＴ）Ｑ５に流れる電流を検出可能な過電流検出用抵抗（Ｒ１）を備える電流検出手段と、この電流検出手段における電圧降下に基づき前記ゲート電圧をバイパス制御可能なＭＯＳＦＥＴＱ３と、を有する半導体装置において、前記ゲート電圧をバイパス制御可能な素子は第３のＭＯＳＦＥＴＱ３であることを特徴とする半導体装置。」（以下、「甲第１号証第１発明」という。）が記載されている。
　次に、実施例３に関してまとめると、
第４図によれば、ＭＯＳＦＥＴＱ１とＭＯＳＦＥＴＱ２とは並列に接続されているので、「ＭＯＳＦＥＴＱ２のドレイン−基板間が負バイアスされた場合に流れる電流を阻止するためにダイオードを挿入している」という記載からして、「ＭＯＳＦＥＴＱ１のドレイン−基板間が負バイアスされた場合に流れる電流を阻止するためにダイオードを挿入している」と云えるので、甲第１号証には、「主素子となるＭＯＳＦＥＴＱ１と、このＭＯＳＦＥＴＱ１に流れる電流を検出可能な過電流検出用抵抗（Ｒ１）を備える電流検出手段と、この電流検出手段における電圧降下に基づき前記ゲート電圧をバイパス制御可能なＭＯＳＦＥＴＱ３と、を有する半導体装置において、前記ゲート電圧をバイパス制御可能な素子は第３のＭＯＳＦＥＴＱ３であり、前記ＭＯＳＦＥＴＱ１のゲート逆バイアス時に当該ＭＯＳＦＥＴＱ１のゲート電極と前記横型ＭＯＳＦＥＴのドレイン電極との短絡を阻止するダイオードを備え」る点（以下、「甲第１号証第２発明」という。）が記載されている。
　
［甲第２号証］
　甲第２号証には、「プロセスフローと種々のドーピングステップおよびジャンクション深さは以前報告されたもの［３，６］と非常に似ているが、デバイス設計はコレクタ幅が５０μｍでありドリフト長さが４０μｍであるという点において異なっている。また、［４，５］におけるＳＩＮＦＥＴやＨＳＩＮＦＥＴとは違って、コレクタの周りにはバッファｎ領域（ドーズ量５×１０１２または５×１０１３ｃｍ−２、注入深さ４μｍ）が存在する。このようなバッファ層を用いることによって、より高濃度にドープされたｐ−基板、またはｐ＋基板上のｐ−エピの使用が可能となる。図１に、すべてｐ−基板上に設けられたＳＩＮＦＥＴ（同号証第１頁第２３行〜第２４行の記載からみて、Ｓｃｈｏｔｔｋｙ　ｉｎｊｅｃｔｉｏｎ　ｆｉｅｌｄ　ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒｓの略称と認められる）、ＨＳＩＮＦＥＴ（同様に、ｈｙｂｒｉｄ　Ｓｃｈｏｔｔｋｙ　ｉｎｊｅｃｔｉｏｎ　ｆｉｅｌｄ　ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒｓの略称と認められる）、並びにＬＩＧＢＴ（同号証第１頁第２２行の記載からみて、　Ｌａｔｅｒａｌ　ｉｎｓｕｌａｔｅｄ　ｇａｔｅ　ｂｉｐｏｌａｒ　ｔｒａｎｓｉｓｔｏｒｓの略称と認められる）の概略断面図を示す。（１００）方位のｐ−基板の抵抗率は２５−４０Ω−ｃｍであった。一方、ｐ−エピ／ｐ＋基板の抵抗率はそれぞれ４０−１００Ω−ｃｍおよび０．００５−０．２０Ω−ｃｍであった。ｐ−エピの厚さは４０μｍで、ｎ−エピは７μｍの厚さに成長されて２×１０１４ｃｍ−２にドープされていた。ｎ−エピ層における電荷は、７×１０１１ｃｍ−２のＲＥＳＵＲＦ注入によってさらに増加した。デバイスの活性領域は３．４５×１０−３ｃｍ２であり、チャンネル幅は２５６０μｍである。試験デバイスのマイクロ写真を図２に示す。ＨＳＩＮＦＥＴは、０〜３μｍ範囲のショットキー領域長さを設計している。工ミッタショートの割合は０〜３０％の範囲である。」と記載されており（第１頁第３９行〜第２頁第１６行）、横型ＩＧＢＴを備える点が開示されている。さらにまた、Ｆｉｇ．１（ａ），（ｂ）の記載中には、横型ＭＯＳＦＥＴのコレクタとＮ型バッファの間に「ショットキー」という記載のあることからして、横型ＭＯＳＦＥＴのコレクタ、Ｎ型バッファ間にショットキーダイオードを備える点が開示されているものと認められる。
　［甲第２号証には、文献名（論文名）、及び発行年が記載されてはおらず、甲第２号証が、本件特許第３１８２８４８号の出願前に頒布された刊行物であるとは、いまだ確認できない。］
　
［甲第３号証］
　甲第３号証には、第２実施例（第２図）の説明として、「次に、第２図はこの発明の第２実施例を適用したアノードショート構造による横型ＩＧＢＴの概要構成を模式的に示す断面図である。
　この第２図に示す第２実施例構成の場合は、前記した第１実施例構成において、ｎ‐型半導体層１２の表面でのｐ型べース領域１５から間隔を隔てた位置にｎ型バッファ領域３１を形成させると共に、当該ｎ型バッファ領域３１内に相互に並列されるｐ＋型ドレイン領域３２，３２を形成させ、かつこれらの各ｐ＋型ドレイン領域３２，３２間に跨って、前記ｎ型バッファ領域３１とショットキ接合を形成するための金属電極からなるドレイン電極３３を設けたものである。すなわち、前記第１実施例構成との相違点は、ｎ型バッファ領域３１および各ｐ＋型ドレイン領域３２，３２を従来通りに形成した上で、オーミックコンタクトのためのｎ＋型コンタクト領域を省略すると共に、これに代えてｎ型バッファ領域３１とショットキ接合を形成する金属電極としてのドレイン電極３３を設けたことである。」（第５頁左下欄第７行〜同頁右下欄第５行）、と記載されており、横型ＩＧＢＴを備える点、及び、ドレイン電極とＮ型バッファ領域とで形成されるショットキー接合を備える点、が記載されている。
　
［甲第４号証］
　甲第４号証には、実施例（第１図）について、「ソース領域１０Ｂのソース電極１８とのソースコンタクト部１６はオーミックコンタクトになるが、ドレイン領域１０Ａとドレイン電極１９とのドレインコンタクト部１５はショットキー接合となっている。」（第２頁右上欄第１４行〜同欄第１９行）と記載されており、ショットキー接合となる、ドレイン領域１０Ａとドレイン電極１９とのドレインコンタクト部１５を備える点が記載されている。
　
［甲第５号証］
　甲第５号証には、ドレイン−Ｎ型シリコン基板間にショットキーバリアダイオードを形成する点が記載されている（第２頁左上欄第１１行〜同欄第１３行）。
　
［甲第６号証］
　甲第６号証には、「ゲート端子１３に正の電圧を印加すると、ＭＯＳＦＥＴ５がオフしているためＭＯＳＦＥＴ１のゲートの電位が上がるにしたがってＭＯＳＦＥＴ４はオンし始める。このため、ＭＯＳＦＥＴ１の一部のゲート充電電流がＭＯＳＦＥＴ４によってバイパスされるか、ゲート電位の上昇によりＭＯＳＦＥＴ１がオンし始めＭＯＳＦＥＴ１のオン電圧が低下するとともにＭＯＳＦＥＴ５の基板電位が低下し、そのゲートしきい値電圧が低下してＭＯＳＦＥＴ５はオンする。このため、ＭＯＳＦＥＴ４はオフし、それ以上ゲート電流がバイパスされることがない。」（第３頁左上欄第４行〜同欄第１５行）と記載され、半導体装置において、出力用ＭＯＳＦＥＴ１、出力素子をオンするためにそのゲートに印加される電圧に対して順方向のダイオード３を介して電流検出用ＭＯＳＦＥＴ５（ゲート放電用ＭＯＳＦＥＴ５）を備える点が記載されている。
　
［甲第７号証］
　甲第７号証には、「ソース層のないベース層１３２にｐ＋型層を設けず、このベース層１３２と補助電極１７２の間にショットキー障壁２２を形成している。このショットキー障壁２２は第２図の実施例のダイオード２１と同じ働き」（第４頁左上欄第９行〜同欄第１３行）をする点が記載されている。
　
［甲第８号証］
　甲第８号証には、高耐圧駆動用半導体集積回路において、「高耐圧ＭＯＳＦＥＴとしてＤＭＯＳ（縦型絶縁ゲートトランジスタ）を形成し、逆流防止高耐圧ダイオードとしては、ガードリングを備えたショットキー型のダイオードを形成」する点が記載されている（第４頁右下欄第７行〜同欄第１１行）。
　
［甲第９号証］
　甲第９号証には、半導体素子の短絡保護回路において、絶縁ゲート型バイボーラトランジスタ（この「絶縁ゲート型バイボーラトランジスタ」は、同号証の記載からみて、「ＩＧＢＴ」に相当するものと認められる）の分離された一方のエミッタセルを電流検出端子に接続するように図る点が記載されている（第２頁右下欄第１３行〜第３頁左上欄第１４行の記載を参照）。
　
［甲第１０号証］
　甲第１０号証には、過電流防止機能付のパワーＭＯＳトランジスタが記載されており、第１図（ａ），（ｂ）により示される第１実施例に関して、「第１の縦型ＭＯＳＦＥＴＱ１のゲート電極６−１と第３の縦型ＭＯＳＦＥＴＱ３のドレイン電極９の共通接続点と第２の縦型ＭＯＳＦＥＴＱ２のゲート電極６−２間に挿入された第１の抵抗素子Ｒ１と、第２の縦型ＭＯＳＦＥＴＱ２のソース電極８−２と第３の縦型ＭＯＳＦＥＴＱ３のゲート電極６−３間に挿入された第２の抵抗素子Ｒ２と、第１の縦型ＭＯＳＦＥＴＱ１のソース電極８−３及び第３の縦型ＭＯＳＦＥＴＱ３のソース電極８−３の共通接続点と第３の縦型ＭＯＳＦＥＴＱ３のゲート電極６−３間に挿入された第３の抵抗素子Ｒ３とを有するというものである。」（第２頁左下欄第１５行〜同頁右下欄第７行）と記載されているほか、第２実施例に関して、「この実施例は、第３の縦型ＭＯＳＦＥＴの代りに、Ｎ型半導体基板１内に、酸化シリコン膜１１により絶縁されたＰ型半導体領域１２に設けられたサイリス夕Ｓを用いたものである。」（第３頁左上欄第１０行〜同欄第１３行）と記載されており、過電流防止のために、縦型ＭＯＳＦＥＴ、あるいは、サイリスタを用いる点が記載されている。
　
［甲第１１号証］
　甲第１１号証には、「この構造はサイリスタと似ているがサイリス夕動作はしない。ソース電極１７がＰベース層１３とｎ＋ソース層１４を短絡してサイリスタ動作を防止しており、・・（中略）・・・。しかしながら、この導電変調型ＭＯＳＦＥＴにも未だ問題がある。即ち、素子を流れる電流密度が大きくなると、ソース層１４下の横方向抵抗による電圧降下が大きくなる。そしてＰベース層１３とｎ＋ソース層１４の間が順バイアスされるようになると、サイリス夕動作に入り、ゲート・ソース間バイアスを零にしても素子がオフしない、いわゆるラッチアップ現象を生じる。」（第２頁左上欄第１５行〜同頁右上欄第１４行）と記載されており、ラッチアップ現象が生じる導電変調型ＭＯＳＦＥＴを備える点が記載されている。
　
（４）特許異議申立人の主張についての検討
（本件第１発明について）
　本件第１発明と、甲第１号証第１発明とを対比すると、後者の実施例４として第５図に示されている「キャリア注入形の絶縁ゲート形トランジスタ（ＩＧＴ）Ｑ５」、「過電流検出用抵抗（Ｒ１）」、及び「第３のＭＯＳＦＥＴＱ３」は、それぞれ、前者の「絶縁ゲート型スイッチング素子」、「検出抵抗」、及び「ゲート電圧制御用素子」に相当するから、両者は、「ゲート電極に印加されるゲート電圧により制御可能な絶縁ゲート型スイッチング素子と、この絶縁ゲート型スイッチング素子に流れる電流を検出可能な検出抵抗を備える電流検出手段と、この電流検出手段における電圧降下に基づき前記ゲート電圧をバイパス制御可能なゲート電圧制御用素子と、を有する半導体装置。」である点で一致し、ゲート電圧制御用素子について、前者が「ラッチングＩＧＢＴ」であるのに対して、後者は「ＭＯＳＦＥＴ」である点で相違する。
　この相違点に関して、特許異議申立人は、甲第１０号証，甲第１１号証を提示するので、これらについて検討すると、甲第１０号証には、過電流防止のために、縦型ＭＯＳＦＥＴ、あるいは、サイリスタを用いる点が記載されており、甲第１１号証には、ラッチアップ現象が生じる導電変調型ＭＯＳＦＥＴを備える点が記載されてはいるものの、そのいずれにも、ゲート電圧制御用素子としてラッチングＩＧＢＴを用いる点は記載されてはいない。さらにまた、特許異議申立人が主張するように、たとえラッチングＩＧＢＴ自体が周知のものだとしても、「ゲート電極に印加されるゲート電圧により制御可能な絶縁ゲート型スイッチング素子と、この絶縁ゲート型スイッチング素子に流れる電流を検出可能な検出抵抗を備える電流検出手段と、この電流検出手段における電圧降下に基づき前記ゲート電圧をバイパス制御可能なゲート電圧制御用素子と、を有する半導体装置」におけるゲート電圧制御用素子として、甲第１号証記載の ＭＯＳＦＥＴに代えて、敢えてラッチングＩＧＢＴを用いるということを当業者が難なく構想するという蓋然性は認められず、本件第１発明の半導体装置におけるゲート電圧制御用素子としてラッチングＩＧＢＴを用いる点は単なる設計変更と云えないばかりでなく、周知技術等を勘案することにより当業者が容易に想到できるものでもない。
　したがって、本件第１発明は、その出願日前に公知の甲第１０号証及び甲第１１号証に鑑みて、その出願日前に公知の甲第１号証から当業者が容易に発明をすることができたものであるとする、特許異議申立人の主張（i）は失当である。
　
（本件第２発明について）
  本件第２発明は本件第１発明を引用してさらにその構成要件を限定したものであるから、上記限定の内容について甲第３号証及び甲第４号証の記載を勘案しても、当業者が容易に発明をすることができたものとはいえず、本件第２発明に関する特許異議申立人の主張（ii）は失当である。
　
（本件第３発明について）
　先ず、本件第３発明に関する特許異議申立人の主張（iii）について検討する。
　本件第３発明と、甲第１号証第２発明とを対比すると、後者の実施例４として第５図に示されている「ＭＯＳＦＥＴＱ１」、「過電流検出用抵抗（Ｒ１）」、及び「ＭＯＳＦＥＴＱ３」は、それぞれ、前者の「絶縁ゲート型スイッチング素子」、「検出抵抗」、及び「ゲート電圧制御用素子」に相当するものと認められるから、 両者は、「ゲート電極に印加されるゲート電圧により制御可能な絶縁ゲート型スイッチング素子と、この絶縁ゲート型スイッチング素子に流れる電流を検出可能な検出抵抗を備える電流検出手段と、この電流検出手段における電圧降下に基づき前記ゲート電圧をバイパス制御可能なゲート電圧制御用素子と、を有する半導体装置において、前記ゲート電圧制御用素子は、横型ＭＯＳＦＥＴであり、前記絶縁ゲート型スイッチング素子のゲート逆バイアス時に当該絶縁ゲート型スイッチング素子のゲート電極と前記横型ＭＯＳＦＥＴのドレイン電極との短絡を阻止するダイオードを備え」ている点で一致し、絶縁ゲート型スイッチング素子のゲート逆バイアス時に当該絶縁ゲート型スイッチング素子のゲート電極と前記横型ＭＯＳＦＥＴのドレイン電極との短絡を阻止するダイオードに関して、前者が「ダイオードは前記ドレイン電極とこのドレイン領域とがなすショットキー接合」であるのに対して、後者では単に「ダイオード」と記載されている点で相違する。
　この相違点に関して、特許異議申立人は、甲第２号証、甲第３号証、甲第５号証、甲第７号証及び甲第８号証を提示するので、これらについて検討する。
　特許異議申立人は、甲第２号証、甲第３号証、甲第５号証、甲第７号証及び甲第８号証のいずれにも、横型ＭＯＳＦＥＴのドレイン電極とダイオードが電気的に接続される回路構成を、ショットキー接合のダイオードを設けて実現する点が記載されており、かつまた、本件特許の出願時において当然のごとく行われていたことを主張して、その相違点についてもさほどの困難性をともなうものではない旨、主張する。
　しかしながら、特許異議申立人の提出した甲第２号証、甲第３号証、甲第５号証、甲第７号証及び甲第８号証のいずれにも、絶縁ゲート型スイッチング素子のゲート電圧制御用素子を横型ＭＯＳＦＥＴにしてドレイン電極とダイオードが電気的に接続される回路構成を、ショットキー接合のダイオードを設けて実現する点は記載されてはいない。
　さらにまた、特許異議申立人が主張するように、横型ＭＯＳＦＥＴのドレイン電極とダイオードが電気的に接続される回路構成を、ショットキー接合のダイオードを設けて実現する点が、たとえ公知の技術的事項、乃至は本件第３発明の出願時において当然の如く行われていた技術的事項であったとしても、「ゲート電極に印加されるゲート電圧により制御可能な絶縁ゲート型スイッチング素子と、この絶縁ゲート型スイッチング素子に流れる電流を検出可能な検出抵抗を備える電流検出手段と、この電流検出手段における電圧降下に基づき前記ゲート電圧をバイパス制御可能なゲート電圧制御用素子と、を有する半導体装置」における絶縁ゲート型スイッチング素子のゲート電圧制御用素子として横型ＭＯＳＦＥＴを、ショットキー接合のダイオードとの組み合わせによって構成することを当業者が難なく構想できるという蓋然性は認められず、本件第３発明の半導体装置における絶縁ゲート型スイッチング素子のゲート電圧制御用素子として横型ＭＯＳＦＥＴを、ショットキー接合のダイオードとの組み合わせにより構成することは、たとえ当業者といえども容易に想到することができない。
　したがって、本件第３発明は、甲第２号証、甲第３号証、甲第５号証、甲第７号証及び甲第８号証に鑑みて、甲第１号証及び甲第６号証から当業者が容易に発明をすることができたものであるとする、特許異議申立人の主張（iii）は失当である。                                         
　
（本件第４発明について）
  本件第４発明は本件第１発明、第２発明又は第３発明の構成を引用し、さらに限定するものであるから、上記限定の内容について甲第１号証の記載を勘案しても、当業者が容易に発明をすることができたものとはいえず、本件第４発明に関する特許異議申立人の主張（iv）は失当である。
　
（本件第５発明について）
  本件第５発明は本件第１発明、第２発明、第３発明又は第４発明の構成を引用し、さらに限定するものであるから、上記限定の内容について甲第９号証の記載を勘案しても、当業者が容易に発明をすることができたものとはいえず、本件第５発明に関する特許異議申立人の主張（v）は失当である。
　
３．むすび
　以上のとおりであるから、特許異議の申立ての理由によっては本件第１乃至第５発明についての特許を取り消すことはできない。
　また、他に本件第１乃至第５発明についての特許を取り消すべき理由を発見しない。
　したがって、本件第１乃至第５発明についての特許は拒絶の査定をしなければならない特許出願に対してされたものと認めない。
　よって、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第１４条の規定に基づく、特許法等の一部を改正する法律の施行に伴う経過措置を定める政令（平成７年政令第２０５号）第４条第２項の規定により、結論のとおり決定する。
【異議決定日】
平成１４年５月２７日（２００２．５．２７）