【事件の表示】
　特許第３０７５９３０号「半導体メモリ装置」の請求項１に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　本件特許異議の申立てを却下する。
【理　由】
１．手続きの経緯
　特許第３０７５９３０号の請求項１乃至３に係る発明についての出願は、平成６年９月２８日に特許出願され、平成１２年６月９日にその特許の設定登録がなされ、その後、その特許の請求項１に係る発明について、異議申立人渡辺紀子より特許異議の申立てがなされ、平成１３年６月４日付で取消理由が通知され、その指定期間内である平成１３年８月９日に訂正請求がなされたものである。
２．訂正の適否についての判断
（１）訂正の内容
訂正事項a 
　請求項1を削除し、請求項２及び請求項３を繰り上げて新たな請求項１及び請求項２と訂正する。
訂正事項b
　段落番号【００１０】に記載の「【課題を解決するための手段】本発明は、上述の課題を解決するために成されたもので、第１の特徴とするところは、半導体基板と、この半導体基板上に互いに独立して配置され、それぞれ異なる電位が与えられる第１及び第２の電力ラインと、上記第１の電力ラインに対して並列に配置される第１及び第２の負荷トランジスタと、上記第２の電力ラインに対して並列に配置される第１及び第２の駆動トランジスタと、上記半導体基板上に互いに平行に配置される一対のビット線と、上記−対のビット線にそれぞれ接続される第１及び第２の選択トランジスタと、上記第１の負荷トランジスタ及び上記第１の駆動トランジスタのゲートを上記第２の負荷トランジスタ、上記第２の駆動トランジスタ及び上記第１の選択トランジスタのドレインに接続する第１の接続手段と、上記第２の負荷トランジスタ及び上記第２の駆動トランジスタのゲートを上記第１の負荷トランジスタ、上記第１の駆動トランジスタ及び記第２の選択トランジスタのドレインに接続する第２の接続手段と、を備え、上記第１及び第２の電力ラインを上記第１及び第２の負荷トランジスタと上記第１及び第２の駆動トランジスタとを挟んで平行に配置し、上記−対のビット線を記第１及び第２の電力ラインに交差して配置することにある。」を、「【課題を解決するための手段】本発明は、上述の課題を解決するために成されたもので、半導体基板と、この半導体基板上に互いに独立して配置され、それぞれ異なる電位が与えられる第１び第２の電力ラインと、上記第１の電力ラインに対して並列に配置される第１及び第２の負荷トランジスタと、上記第２の電力ラインに対して並列に配置される第１及び第２の駆動トランジスタと、上記半導体基板上に互いに平行に配置される一対のビット線と、上記−対のビット線にそれぞれ接続される第１及び第２の選択トランジスタと、上記第１の負荷トランジスタ及び上記第１の駆動トランジスタのゲートを上記第２の負荷トランジスタ、上記第２の駆動トランジスタ及び上記第１の選択トランジスタのドレインに接続する第１の接続手段と、上記第２の負荷トランジスタ及び上記第２の駆動トランジスタのゲートを上記第１の負荷トランジスタ、上記第１の駆動トランジスタ及び上記第２の選択トランジスタのドレインに接続する第２の接続手段と、を備えるものである。」と訂正する。
訂正事項ｃ
　段落番号【００１１】に記載の「第２の特徴とするところは、」を「第１の特徴とするところは、」と訂正する。
訂正事項ｄ
　段落番号【００１２】に記載の「第３の特徴とするところは、」を「第２の特徴とするところは、」と訂正する。
訂正事項ｅ
　段落番号【００１３】に記載の「【作用】本発明の第１の特徴によれば、第１及び第２の電力ラインを第１及び第２の負荷トランジスタと第１及び第２の駆動トランジスタとを挟んで配置したことで、１つのメモリセルに対し、ワード線と交差する方向には２本のビット線のみ配置すればよくなる。従って、メモリセルのワード線方向の幅を縮小することができる。」を、「【作用】第１及び第２の電力ラインを第１及び第２の負荷トランジスタと第１及び第２の駆動トランジスタとを挟んで配置したことで、１つのメモリセルに対し、ワ−ド線と交差する方向には２本のビット線のみ配置すればよくなる。」と訂正する。
訂正事項ｆ
　段落番号【００１４】に記載の「第２の特徴によれば、」を「第１の特徴によれば、」と訂正する。
訂正事項ｇ
　段落番号【００１５】に記載の「第３の特徴によれば、」を「第２の特徴によれば、」と訂正する。
（２）訂正の目的の適否、新規事項の有無及び特許請求の範囲の拡張・変更の存否
　訂正事項ａは、特許請求の範囲の減縮を目的として、特許請求の範囲の請求項１を削除し、請求項２及び請求項３を繰り上げて、新たな請求項１及び請求項２と訂正するものである。
この訂正は、特許請求の範囲の減縮を目的とした明細書の訂正に該当し、新規事項の追加に該当せず、実質上特許請求の範囲を拡張し又は変更するものでもない。
　訂正事項ｂないしｇは、訂正事項ａ．の訂正に伴い特許請求の範囲の記載と発明の詳細な説明の記載との整合を図るため、明りょうでない記載の釈明を目的とした訂正であり、かつ、願書に最初に添付した明細書又は図面に記載された事項の範囲内の訂正であり、実質上特許請求の範囲を拡張し変更するものでもない。
　以上のとおりであるから、上記訂正は、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第６条第１項の規定によりなお従前の例によるとされる、平成１１年改正前の特許法第１２０条の４第３項において準用する平成６年法律第１１６号による改正前の特許法第１２６条第１項ただし書、第２項及び第３項の規定に適合するので、当該訂正を認める。
３．特許異議の申立てについての判断
　訂正前の請求項１に係る発明は、訂正の結果削除され、特許異議の申立の対象が存在しないので、この特許異議の申立は、不適法な申立であって、その補正をすることができないものである。
　したがって、本件特許異議の申立は、特許法第１２０条の６第１項で準用する１３５条の規定によって却下すべきものである。
　よって、結論のとおり決定する。
【異議決定日】
平成１３年８月２７日（２００１．８．２７）
【訂正の要旨】
訂正の要旨
訂正事項ａ
　特許請求の範囲の減縮を目的として、請求項１を削除し、請求項２及び請求項３を繰り上げて新たな請求項１及び請求項２と訂正する。
訂正事項ｂ
　明りょうでない記載の釈明を目的として、段落番号【００１０】に記載の「【課題を解決するための手段】本発明は、上述の課題を解決するために成されたもので、第１の特徴とするところは、半導体基板と、この半導体基板上に互いに独立して配置され、それぞれ異なる電位が与えられる第１及び第２の電力ラインと、上記第１の電力ラインに対して並列に配置される第１及び第２の負荷トランジスタと、上記第２の電力ラインに対して並列に配置される第１及び第２の駆動トランジスタと、上記半導体基板上に互いに平行に配置される一対のビット線と、上記一対のビット線にそれぞれ接続される第１及び第２の選択トランジスタと、上記第１の負荷トランジスタ及び上記第１の駆動トランジスタのゲートを上記第２の負荷トランジスタ、上記第２の駆動トランジスタ及び上記第１の選択トランジスタのドレインに接続する第１の接続手段と、上記第２の負荷トランジスタ及び上記第２の駆動トランジスタのゲートを上記第１の負荷トランジスタ、上記第１の駆動トランジスタ及び記第２の選択トランジスタのドレインに接続する第２の接続手段と、を備え、上記第１及び第２の電力ラインを上記第１及び第２の負荷トランジスタと上記第１及び第２の駆動トランジスタとを挟んで平行に配置し、上記一対のビット線を記第１及び第２の電力ラインに交差して配置することにある。」を、「【課題を解決するための手段】本発明は、上述の課題を解決するために成されたもので、半導体基板と、この半導体基板上に互いに独立して配置され、それぞれ異なる電位が与えられる第１び第２の電力ラインと、上記第１の電力ラインに対して並列に配置される第１及び第２の負荷トランジスタと、上記第２の電力ラインに対して並列に配置される第１及び第２の駆動トランジスタと、上記半導体基板上に互いに平行に配置される一対のビット線と、上記一対のビット線にそれぞれ接続される第１及び第２の選択トランジスタと、上記第１の負荷トランジスタ及び上記第１の駆動トランジスタのゲートを上記第２の負荷トランジスタ、上記第２の駆動トランジスタ及び上記第１の選択トランジスタのドレインに接続する第１の接続手段と、上記第２の負荷トランジスタ及び上記第２の駆動トランジスタのゲートを上記第１の負荷トランジスタ、上記第１の駆動トランジスタ及び上記第２の選択トランジスタのドレインに接続する第２の接続手段と、を備えるものである。」と訂正する。
訂正事項ｃ
　明りょうでない記載の釈明を目的として、段落番号【００１１】に記載の「第２の特徴とするところは、」を「第１の特徴とするところは、」と訂正する。
訂正事項ｄ
　明りょうでない記載の釈明を目的として、段落番号【００１２】に記載の「第３の特徴とするところは、」を「第２の特徴とするところは、」と訂正する。
訂正事項ｅ
　明りょうでない記載の釈明を目的として、段落番号【００１３】に記載の「【作用】本発明の第１の特徴によれば、第１及び第２の電力ラインを第１及び第２の負荷トランジスタと第１及び第２の駆動トランジスタとを挟んで配置したことで、１つのメモリセルに対し、ワード線と交差する方向には２本のビット線のみ配置すればよくなる。従って、メモリセルのワード線方向の幅を縮小することができる。」を、「【作用】第１及び第２の電力ラインを第１及び第２の負荷トランジスタと第１及び第２の駆動トランジスタとを挟んで配置したことで、１つのメモリセルに対し、ワード線と交差する方向には２本のビット線のみ配置すればよくなる。」と訂正する。
訂正事項ｆ
　明りょうでない記載の釈明を目的として、段落番号【００１４】に記載の「第２の特徴によれば、」を「第１の特徴によれば、」と訂正する。
訂正事項ｇ
　明りょうでない記載の釈明を目的として、段落番号【００１５】に記載の「第３の特徴によれば、」を「第２の特徴によれば、」と訂正する。
（５４）【発明の名称】
半導体メモリ装置
（５７）【特許請求の範囲】
　
【請求項１】
　
【請求項２】
【発明の詳細な説明】
　【０００１】
　【産業上の利用分野】
　本発明は、スタティック型の半導体メモリ装置に関し、特に、メモリセルのサイズを縮小するためのパターン配置に関する。
　【０００２】
　【従来の技術】
　半導体メモリの１つであるスタティックＲＡＭ（ＳＲＡＭ）は、フリップフロップの論理状態を「１」あるいは「０」に対応させてデータを記憶する。フリップフロップを構成するインバータの方式によってＥ／Ｄ方式、高抵抗負荷方式及びＣＭＯＳ方式に分類されるが、現在では、消費電力の少ないＣＭＯＳ方式が主流となっている。ＣＭＯＳ方式のＳＲＡＭの場合、Ｎチャンネル型のＭＯＳトランジスタを形成する領域とＰチャンネル型のＭＯＳトランジスタを形成する領域とを分離する必要があり、メモリセルサイズが大きくなるという問題を有している。
　【０００３】
　図３は、ＣＭＯＳ方式のＳＲＡＭのメモリセルの回路図である。Ｐチャンネル型のＭＯＳトランジスタＰ１、Ｐ２とＮチャンネル型のＭＯＳトランジスタＮ１、Ｎ２とが電源接地間にそれぞれ直列に接続されて一対のＣＭＯＳインバータＩ１、Ｉ２が形成される。これらのインバータＩ１、Ｉ２は、互いの出力と入力とがクロスカップリングされ、それぞれの出力が選択トランジスタＳ１、Ｓ２に接続される。各選択トランジスタＳ１、Ｓ２は、各インバータＩ１、Ｉ２と一対のビット線ＢＬ１、ＢＬ２との間に接続され、各ゲートが共通のワード線ＷＬに接続される。これらの６つのＭＯＳトランジスタによって１つのメモリセルが構成され、１ビットのデータを一対のインバータＩ１、Ｉ２の２種類の論理状態と対応付けることにより記憶できるようになる。
　【０００４】
　図４は、半導体基板上に形成したＳＲＡＭのメモリセルの構造を示す平面図である。半導体基板は、Ｎ型の導電型を成し、表面領域の一部にＰ型の不純物が拡散されてＰ−Ｗｅｌｌ領域が形成されている。第１及び第２のＰ型拡散層１、２は、互いに一定の距離を隔てて半導体基板のＮ型の領域に形成される。第１のゲート電極３は、第１及び第２のＰ型拡散層１、２の間にゲート絶縁膜を介して配置され、第１のＰ型拡散層１をソースとし、第２のＰ型拡散層２をドレインとするＰチャンネル型の負荷トランジスタＰ１、Ｐ２を形成する。第１及び第２のＮ型拡散層４、５は、互いに一定の距離を隔てて半導体基板のＰ−Ｗｅｌｌ領域内に第１及び第２のＰ型拡散層１、２と平行に形成される。第２のゲート電極６は、第１及び第２のＮ型拡散層４、５の間にゲート絶縁膜を介して配置され、第１のＮ型拡散層４をドレインとし、第２のＮ型拡散層５をソースとするＮチャンネル型の駆動トランジスタＮ１、Ｎ２を形成する。第３のＮ型拡散層７は、第１のＮ型拡散層４から一定の距離を隔てて半導体基板のＰ−Ｗｅｌｌ領域内に形成される。第３のゲート電極８は、第１及び第３のＮ型拡散層４、７の間にゲート絶縁膜を介して配置され、第１のＮ型拡散層４をドレインとし、第３のＮ型拡散層７を、ノースとするＮチャンネル型の選択トランジスタＳ１、Ｓ２を形成する。尚、第１及び第２のＰ型拡散層１、２と、第１乃至第３のＮ型拡散層４〜６が形成される領域以外の半導体基板の表面は、素子分離のための厚い絶縁膜に被われている。
　【０００５】
　負荷トランジスタＰ１、Ｐ２、駆動トランジスタＮ１、Ｎ２及び選択トランジスタＳ１、Ｓ２は、それぞれが向かい合ってほぼ対称に配置される。第１及び第２のゲート電極３、６は、共通に設けられ、この共通部分がそれぞれ向かい合う側の第１及び第２のゲート電極３、６の付近まで延長されて後述する第２の配線１２が接続される接続部９が形成される。また、第３のゲート電極８は、各選択トランジスタＳ１、Ｓ２で共通に形成される。この共通に形成される第３のゲート電極６がワード線ＷＬとなる。
　【０００６】
　第１のアルミニウム配線１０は、電源ラインを成し、第３のゲート電極８と平行に第１のＰ型拡散層１上を横切るように配置されてコンタクトホール１１を通して第１のＰ型拡散層１に接続される。第２のアルミニウム配線１２は、第２のＰ型拡散層２と第１のＮ型拡散層４との間に跨って配置され、各拡散層２、４上に設けられるコンタクトホール１３、１４を通して第２のＰ型拡散層２及び第１のＮ型拡散層４に接続される。同時に、コンタクトホール１５を通して第１及び第２のゲート電極３、６に連続する接続部９に接続される。第３のアルミニウム配線１６は、接地ラインを成し、第１のアルミニウム配線１０及び第３のゲート電極８と交差して第２のＮ型拡散層５上に配置されてコンタクトホール１７を通して第２のＮ型拡散層５に接続される。そして、第４のアルミニウム配線１８は、第３のアルミニウム配線１６と平行に第３のＮ型拡散層７上に配置され、コンタクトホール１９を通して第３のＮ型拡散層７に接続される。この２本の第４のアルミニウム配線１８が一対のビット線ＢＬ１、ＢＬ２となる。
　【０００７】
　以上の第１乃至第３のゲート電極１、６、８は１層の多結晶シリコンにより形成される。また、第１乃至第４のアルミニウム配線１０、１２、１６、１８は第１及び第３のゲート電極１、６、８上に２層に形成される。
　【０００８】
　【発明が解決しようとする課題】
　以上のようなＳＲＡＭのメモリセルにおいては、２つの負荷トランジスタＰ１、Ｐ２及び２つの駆動トランジスタＮ１、Ｎ２がそれぞれワード線ＷＬの延在する方向に縦に並んで配置される。また、１つのメモリセルに対し、接地線となる第３のアルミニウム配線１６とビット線となる第４のアルミニウム配線１８とが合計で４本配置される。（実質的には、隣り合うメモリセルで接地線が共通となるため３本である。）このため、メモリセルのワード線方向の幅を狭くすることが困難となっている。特に、１本のワード線ＷＬに複数のメモリセルが対応付けられる半導体メモリ装置においては、メモリ容量を増大させる際にはメモリセルのワード線方向の幅を縮小することが課題となる。従って、メモリセルのサイズを十分に縮小することができず、メモリ容量を増大する際の障害となっている。
　【０００９】
　そこで本発明は、メモリセルのワード線方向の幅を縮小し、メモリ容量を増大し易くすることを目的とする。
　【００１０】
　【課題を解決するための手段】
　本発明は、上述の課題を解決するために成されたもので、半導体基板と、この半導体基板上に互いに独立して配置され、それぞれ異なる電位が与えられる第１及び第２の電力ラインと、上記第１の電力ラインに対して並列に配置される第１及び第２の負荷トランジスタと、上記第２の電力ラインに対して並列に配置される第１及び第２の駆動トランジスタと、上記半導体基板上に互いに平行に配置される一対のビット線と、上記一対のビット線にそれぞれ接続される第１及び第２の選択トランジスタと、上記第１の負荷トランジスタ及び上記第１の駆動トランジスタのゲートを上記第２の負荷トランジスタ、上記第２の駆動トランジスタ及び上記第１の選択トランジスタのドレインに接続する第１の接続手段と、上記第２の負荷トランジスタ及び上記第２の駆動トランジスタのゲートを上記第１の負荷トランジスタ、上記第１の駆動トランジスタ及び上記第２の選択トランジスタのドレインに接続する第２の接続手段と、を備えるものである。
　【００１１】
　第１の特徴とするところは、上記第１及び第２の電力ラインを上記第１及び第２の負荷トランジスタと上記第１及び第２の駆動トランジスタとを挟んで平行に配置し、上記第１及び第２の負荷トランジスタまたは第１及び第２の駆動トランジスタを上記第１及び第１の電力ラインの延在する方向に対して垂直に交わる方向に配置することにある。
　【００１２】
　第２の特徴とするところは、上記第１及び第２の電力ラインを上記第１及び第２の負荷トランジスタと上記第１及び第２の駆動トランジスタとを挟んで平行に配置し、上記第１及び第２の負荷トランジスタまたは上記第１及び第２の駆動トランジスタを上記第１及び第２の電力ラインの延在する方向に対して鋭角に交わる方向に配置することにある。
　【００１３】
　【作用】
　第１及び第２の電力ラインを第１及び第２の負荷トランジスタと第１及び第２の駆動トランジスタとを挟んで配置したことで、１つのメモリセルに対し、ワード線と交差する方向には２本のビット線のみ配置すればよくなる。
　【００１４】
　第１の特徴によれば、第１及び第２の負荷トランジスタを第１の電力ラインに直交する方向に配置したことで、第１の電力ラインの延在する方向に２つの負荷トランジスタが縦に並んで配置されることがなくなる。このため、第１の電力ラインと平行に配置されるワード線方向のメモリセルの幅を縮小することができる。
　【００１５】
　第２の特徴によれば、第１及び第２の駆動トランジスタを第２の電力ラインに対して鋭角に交わる方向に配置したことで、第２の電力ラインの延在する方向に２つの駆動トランジスタが縦に並んで配置されることがなくなると共に、第２の電力ライン側に駆動トランジスタがはみ出すことがなくなる。このため、第２の電力ラインと平行に配置されるワード線方向のメモリセルの幅を縮小することができると同時に、第１及び第２の電力ラインの間隔が広くなるのを抑圧することができる。
　【００１６】
　【実施例】
　図１は、本発明の半導体装置の構造を示す平面図である。この図においては、図３と同一のＳＲＡＭのメモリセルを示している。半導体基板２０は、Ｎ型の導電型を成し、表面領域の一部にＰ型の不純物が拡散されてＰ−Ｗｅｌｌ領域２１が形成されている。第１のＰ型拡散層２２は、Ｐ−Ｗｅｌｌ領域２１の端部と平行な方向に延在して半導体基板２０のＮ型領域内に形成される。第２及び第３のＰ型拡散層２３、２４は、第１のＰ型拡散層２２から一定の距離を隔てて第１のＰ型拡散層２２のＰ−Ｗｅｌｌ領域２１側に形成される。第１のゲート電極２５は、第１及び第２のＰ型拡散層２２、２３の間に絶縁膜を介して配置され、第１のＰ型拡散層２２をソースとし、第２のＰ型拡散層２３をドレインとするＰチャンネル型の負荷トランジスタＰ１を形成する。第２のゲート電極２６は、第１のゲート電極２５と同様に、第１及び第３のＰ型拡散層２２、２４の間に絶縁膜を介して配置され、第１のＰ型拡散層２２をソースとし、第３のＰ型拡散層２４をドレインとするＰチャンネル型の負荷トランジスタＰ２を形成する。第１及び第２のＮ型拡散層２７、２８は、互いに一定の距離を隔ててＰ−Ｗｅｌｌ領域２１内に、第１及び第２のＰ型拡散層２２、２３の配置方向に対して約４５°傾いた方向に配置される。第３のゲート電極２９は、第１及び第２のＮ型拡散層２７、２８の間に絶縁膜を介して配置され、第１のＮ型拡散層２７をドレインとし、第２のＮ型拡散層２８をソースとするＮチャンネル型の駆動トランジスタＮ１を形成する。第３及び第４のＮ型拡散層３０、３１は、互いに一定の距離を隔ててＰ−Ｗｅｌｌ領域２１内に、第１及び第２のＮ型拡散層２７、２８と平行に配置される。第４のゲート電極３２は、第３及び第４のＮ型拡散層３０、３１の間に絶縁膜を介して配置され、第３のＮ型拡散層３０をドレインとし、第４のＮ型拡散層３１をソースとするＮチャンネル型の駆動トランジスタＮ２を形成する。第５のＮ型拡散層３３は、第１のＮ型拡散層２７から一定の距離を隔ててＰ−Ｗｅｌｌ領域２１内に形成される。第６及び第７のＮ型拡散層３４、３５は、互いに一定の距離を隔てて、第１及び第５のＮ型拡散層２７、３３と並列にＰ−Ｗｅｌｌ領域２１内に形成される。第５のゲート電極３６は、第１及び第５のＮ型拡散層２７、３３の間と第６及び第７のＮ型拡散層３４、３５の間とに絶縁膜を介して配置され、第１及び第６のＮ型拡散層２７、３４をドレインとし、第５の及び第７のＮ型拡散層３３、３５をソースとするＮチャンネル型の選択トランジスタＳ１、Ｓ２を形成する。
　【００１７】
　第１及び第３のゲート電極２５、２９は、共通に設けられ、この共通部分が第３のＮ型拡散層３０上で幅広く形成されて第１の接続部３７を成している。この第１の接続部３７と第３のＮ型拡散層３０との間の絶縁膜には、第１の開口部３８が形成され、この第１の開口部３８を通して第１の接続部３７が第３のＮ型拡散層３０に接続されて、所謂埋め込みコンタクトを形成する。これにより、負荷トランジスタＰ１及び駆動トランジスタＮ１のゲートが駆動トランジスタＮ２のドレインに接続される。また、第３のゲート電極２９の一端は、第６のＮ型拡散層３４上まで延長され、この第６のＮ型拡散層３４上で幅広く形成されて第２の接続部３９を成している。この第２の接続部３９と第６のＮ型拡散層３４との間の絶縁膜には、第２の開口部４０が形成され、この第２の開口部４０を通して第２の接続部３９が第６のＮ型拡散層３４に接続されて、第１の接続部３７と同様に、埋め込みコンタクトを形成する。これにより、駆動トランジスタＮ１のゲートが選択トランジスタＳ２のドレインに接続される。第２及び第４のゲート電極２６、３２は、共通に設けられ、この共通部分が第２のＰ型拡散層２３に隣接する部分で広く形成されて後述する第２の配線４５が接続される第３の接続部４１を成している。また、第４のゲート電極３２の一端は、第１のＮ型拡散層２７上まで延長され、この第１のＮ型拡散層２７上で幅広く形成されて第４の接続部４２を成している。この第４の接続部４２と第１のＮ型拡散層２７との間の絶縁膜には、第３の開口部４３が形成され、この第３の開口部４３を通して第３の接続部４２が第１のＮ型拡散層２７に接続されて、第１の接続部３７と同様に、埋め込みコンタクトを形成する。これにより、駆動トランジスタＮ２のゲートが、駆動トランジスタＮ１及び選択トランジスタＳ１のドレインに接続される。ところで、第５のゲート電極３６は、各選択トランジスタＳ１、Ｓ２で共通に形成されてワード線ＷＬとなる。
　【００１８】
　第１のアルミニウム配線４４は、電源ラインを成し、第１のＮ型拡散層２２と重なるように配置されて第１のＮ型拡散層２２に接続される。第２のアルミニウム配線４５は、第２のＰ型拡散層２３と第２及び第３のゲート電極２６、３２につながる第３の接続部４１との間に跨るように配置され、コンタクトホール４６及び４７を通して第２のＰ型拡散層２３及び第３の接続部４１にそれぞれ接続される。これにより、負荷トランジスタＰ１のドレインが負荷トランジスタＰ２及び駆動トランジスタＮ２のゲートに接続される。第３のアルミニウム配線４８は、第３のＰ型拡散層２４と第１及び第３のゲート電極２５、２９につながる第１の接続部３７との間に跨るように配置され、コンタクトホール４９、５０を通して第３のＰ型拡散層２４及び第１の接続部３７にそれぞれ接続される。これにより、負荷トランジスタＰ２のドレインが負荷トランジスタＰ１及び駆動トランジスタＮ１のゲートに接続される。第４のアルミニウム配線５１は、接地ラインを成し、第５のゲート電極３６と並列に第２及び第４のＮ型拡散層２８、３１上を横切るように配置されてコンタクトホール５２、５３を通して第２及び第４のＮ型拡散層２８、３１にそれぞれ接続される。そして、第５及び第６のアルミニウム配線５４、５５は、第１及び第４の配線４４、５１と交差して第５及び第７のＮ型拡散層３３、３５上に配置され、コンタクトホール５６、５７を通して第５及び第７のＮ型拡散層３３、３５にそれぞれ接続される。この第５及び第６の配線５４、５５が一対のビット線ＢＬ１、ＢＬ２となる。
　【００１９】
　以上の第１乃至第５のゲート電極２５、２６、２９、３２、３６は、１層の多結晶シリコンにより形成される。また、第１乃至第６のアルミニウム配線４４、４５、４８、５１、５４、５５は、第１及び第５のゲート電極２５、２６、２９、３２、３６上に２層に形成される。このように、電源ライン及び接地ラインとなる第１及び第４のアルミニウム配線４４、５１をワード線ＷＬとなる第５のゲート電極３６と平行に配置したことで、ワード線ＷＬと直交する方向には、ビット線ＢＬ１、ＢＬ２となる第５及び第６のアルミニウム配線５４、５５のみ配置される。このため、ワード線ＷＬと交差する方向に配置される配線が、１つのメモリセルあたり２本となり、メモリセルのワード線方向の幅を縮小できる。さらに、負荷トランジスタＰ１、Ｐ２を電源ラインの延在する方向に対して直交する方向に配置したことで、メモリセルのワード線方向に２つの負荷トランジスタＰ１、Ｐ２が縦に並んで配置されることがなくなる。また、駆動トランジスタＮ１、Ｎ２を接地ラインの延在する方向に対して約４５°傾けて配置したことで、メモリセルのワード線方向に２つの駆動トランジスタＮ１、Ｎ２が縦に並んで配置されることがなくなると同時に、メモリセルがビット線方向に広がるのを抑庄している。従って、メモリセルのビット線方向の幅を大きく広げることなく、ワード線方向の幅を大幅に縮小することができ、メモリセルの面積を小さくすることができる。この図１の場合では、例えば、メモリセルのビット線方向の幅の広がりを１０％程度に抑えながらワード線方向の幅を６０％程度縮小することができ、メモリセルの面積を７０％以下にすることが可能である。
　【００２０】
　図２は、図１のメモリセルをワード線方向に２つ並んで配置した場合の構造を示す平面図である。尚、ビット線となる第５及び第６のアルミニウム配線５４、５５は図面を簡略化するため省略してある。複数のメモリセルがワード線方向に並んで配置される場合には、第１のＰ型拡散層２２及び第１のアルミニウム配線４４がワード線方向に共通に形成され、各メモリセルに共通する電源ラインとなる。同様に、第４のアルミニウム配線５１がワード線方向に共通に形成され、各メモリセルに共通する接地ラインとなる。ここで、隣り合うメモリセルの間では、第２のＮ型拡散層２８と第４のＮ型拡散層３１とがそれぞれ共通に形成され、この第２及び第４のＮ型拡散層２８、３１に形成されるコンタクトホール５２、５３も共通に形成される。即ち、一方のメモリセルの駆動トランジスタＮ２のソースと他方のメモリセルの駆動トランジスタＮ１のソースとが同一のＮ型拡散層によって形成され、このＮ型拡散層上に形成される１つのコンタクトホールを通して接地ラインが接続されることになる。
　【００２１】
　このように、隣り合うメモリセルの駆動トランジスタＮ１、Ｎ２のソースを共通のＮ型拡散層で形成するようにして配置すれば、クランク状に折れ曲がったメモリセルをビット線方向に複数個隙間なく配置することができる。また、複数のメモリセルをビット線方向に並べて配置する場合には、隣り合うメモリセルの間で第１のＰ型拡散層２２及び第１のアルミニウム配線４４を共通に形成し、この第１のＰ型拡散層２２及び第１のアルミニウム配線４４を境に対称となるように配置する。あるいは、第５及び第７のＮ型拡散層３３、３５を隣り合うメモリセルの間で共通に形成し、この第５及び第７のＮ型拡散層３３、３５を境に対称となるように配置する。これにより、ビット線方向にも複数のメモリセルを隙間なく配置することができる。
　【００２２】
　【発明の効果】
　本発明によれば、メモリセルの面積を小さくすることができ、同一面積の半導体基板上により多くのメモリセルを配置することが可能になる。特に、メモリセルの高集積化の際に問題となるメモリセルのワード線方向の幅を大幅に縮小することができるため、メモリ容量の増大に有効である。
【図面の簡単な説明】
　【図１】
　本発明の半導体メモリ装置のメモリセル構造を示す平面図である。
　【図２】
　２つのメモリセルをワード線が方向に並べて配置した場合の平面図である。
　【図３】
　ＳＲＡＭのメモリセルの構成を示す回路図である。
　【図４】
　従来の半導体メモリ装置の構造を示す平面図である。
　【符号の説明】
　１、２　Ｐ型拡散層
　３、６、８　ゲート電極
　４、５、７　Ｎ型拡散層
　１０、１２　アルミニウム配線
　１１、１３、１４、１７、１９　コンタクトホール
　２０　半導体基板
　２１　Ｐ−Ｗｅｌｌ領域
　２２、２３、２４　Ｐ型拡散層
　２５、２６、２９、３２、３６　ゲート電極
　２７、２８、３０、３１、３３、３４、３５　Ｎ型拡散層
　３８、４０、４３　開口部（埋め込みコンタクト）
　４４、４５、４８、５１　アルミニウム配線
　４６、４７、４９、５０、５２、５３、５６、５７　コンタクトホール
　Ｐ１、Ｐ２　負荷トランジスタ
　Ｎ１、Ｎ２　駆動トランジスタ
　Ｓ１、Ｓ２　選択トランジスタ
　Ｉ１、Ｉ２　インバータ
　ＷＬ　ワード線
　ＢＬ１、ＢＬ２　ビット線