(57)【要約】  信号を出力する信号出力回路であって、与えられる電源電圧の変動、および、与えられる制御信号の変動に応じて、出力する信号の特性が変動する出力回路と、電源電圧の変動による当該特性の変動を補償すべく、制御信号を変動させる制御部とを備える信号出力回路を提供する。また、所定の位相を有するタイミング信号を生成するタイミング発生回路であって、与えられる制御信号に応じた遅延量で入力信号を遅延させてタイミング信号を出力し、且つ、与えられる電源電圧の変動に応じて遅延量が変動する遅延回路と、電源電圧の変動に基づいて、制御信号を変動させる制御部とを備えるタイミング発生回路を提供する。
2010007654.tif 000002
【特許請求の範囲】
【請求項１】
信号を出力する信号出力回路であって、
与えられる電源電圧の変動、および、与えられる制御信号の変動に応じて、出力する信号の特性が変動する出力回路と、
前記電源電圧の変動による前記特性の変動を補償すべく、前記制御信号を変動させる制御部と
を備える信号出力回路。
【請求項２】
前記電源電圧を生成するスイッチング電源を更に備え、
前記制御部は、前記電源電圧の変動に応じた補正パターンが予め与えられ、前記補正パターンに基づいて、前記制御信号を変動させる
請求項１に記載の信号出力回路。
【請求項３】
前記制御部は、
前記補正パターンを格納する補正メモリと、
前記補正パターンに応じた信号を、前記制御信号に重畳する重畳部と
を有する請求項２に記載の信号出力回路。
【請求項４】
前記補正メモリは、前記補正パターンの波形を示すデジタルデータを、前記補正パターンとして格納し、
前記重畳部は、前記スイッチング電源におけるスイッチング周波数に応じた周波数で、前記デジタルデータを読み出す
請求項３に記載の信号出力回路。
【請求項５】
前記補正メモリは、前記スイッチング電源が生成する電源電圧に対して、逆位相の波形を有する前記補正パターンを格納する
請求項４に記載の信号出力回路。
【請求項６】
前記補正メモリは、複数種類の前記補正パターンを予め格納し、
前記重畳部は、前記出力回路の消費電力に応じた前記補正パターンを読み出す
請求項３に記載の信号出力回路。
【請求項７】
前記出力回路は、与えられる信号を、前記制御信号に応じた遅延量で遅延させて出力する遅延回路を有する
請求項１に記載の信号出力回路。
【請求項８】
前記出力回路に与えられる前記電源電圧の変動を監視する電圧変動監視部を更に備え、
前記制御部は、前記電圧変動監視部が検出した前記電源電圧の変動による前記特性の変動を補償すべく、前記制御信号を変動させる
請求項１に記載の信号出力回路。
【請求項９】
前記制御部は、前記電圧変動監視部が検出した前記電源電圧の波形に対して逆位相の波形を有する補正パターンに基づいて、前記制御信号を変動させる
請求項８に記載の信号出力回路。
【請求項１０】
所定の位相を有するタイミング信号を生成するタイミング発生回路であって、
与えられる制御信号に応じた遅延量で入力信号を遅延させて前記タイミング信号を出力し、且つ、与えられる電源電圧の変動に応じて前記遅延量が変動する遅延回路と、
前記電源電圧の変動による前記遅延量の変動を補償すべく、前記制御信号を変動させる制御部と
を備えるタイミング発生回路。
【請求項１１】
被試験デバイスを試験する試験装置であって、
所定の位相を有するタイミング信号を生成するタイミング発生回路と、
前記タイミング信号に応じた位相を有する試験信号を生成し、前記被試験デバイスに供給する信号供給部と、
前記試験信号に応じた前記被試験デバイスの動作を検出し、前記被試験デバイスの良否を判定する判定部と
を備え、
前記タイミング発生回路は、
与えられる制御信号に応じた遅延量で入力信号を遅延させて前記タイミング信号を出力し、且つ、与えられる電源電圧の変動に応じて前記遅延量が変動する遅延回路と、
前記電源電圧の変動による前記遅延量の変動を補償すべく、前記制御信号を変動させる制御部と
を有する試験装置。
【請求項１２】
入力信号のデータパターンを検出する受信回路であって、
与えられるクロック信号に応じて、前記入力信号の論理値を検出するデジタル変換部と、
所定の位相を有する前記クロック信号を生成するクロック発生回路と
を備え、
前記クロック発生回路は、
与えられる制御信号に応じた遅延量で基準信号を遅延させて前記クロック信号を出力し、且つ、与えられる電源電圧の変動に応じて前記遅延量が変動する遅延回路と、
前記電源電圧の変動による前記遅延量の変動を補償すべく、前記制御信号を変動させる制御部と
を有する受信回路。
【請求項１３】
前記制御部は、前記入力信号のエッジの変動に追従して、前記遅延回路に与える前記制御信号を更に調整する
請求項１２に記載の受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号出力回路、タイミング発生回路、試験装置、および受信回路に関する。特に本発明は、与えられる電源電圧の変動、および、与えられる制御信号の変動に応じて、出力する信号の特性が変動する信号出力回路、与えられる制御信号に応じた遅延量で入力信号を遅延させたタイミング信号を出力するタイミング発生回路、当該タイミング発生回路を備える試験装置、および、入力信号のデータパターンを検出する受信回路に関する。
【背景技術】
【０００２】
遅延回路、増幅器、およびフィルタなどに代表される信号処理回路は、入力信号の特性、例えば位相、振幅、および周波数を変化させて出力する機能を有し、半導体回路に広く利用されている（例えば、特許文献１参照）。
【特許文献１】特開平１０−１９９９０号公報
【０００３】
上記の信号処理回路に電源電圧を供給する電源回路には、例えばシリーズレギュレータが用いられる。また、スイッチングレギュレータ（以下、「スイッチング電源」と称する）を用いることにより、シリーズレギュレータよりもエネルギ効率に優れることが知られている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、スイッチング電源により生成される電圧には、スイッチング周期と同期したリップルノイズが重畳される。信号処理回路が入力信号の特性に与える変化量は電源電圧に依存することが多く、上記のリップルノイズは、当該変化量に対して無視できない誤差要因となる場合がある。例えば遅延回路の場合、上記のリップルノイズの影響により入力信号に与える遅延量にジッタが重畳される。【０００５】
そこで本発明は、上記の課題を解決することのできる信号出力回路、タイミング発生回路、試験装置、および受信回路を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の第１の形態においては、信号を出力する信号出力回路であって、与えられる電源電圧の変動、および、与えられる制御信号の変動に応じて、出力する信号の特性が変動する出力回路と、電源電圧の変動による当該特性の変動を補償すべく、制御信号を変動させる制御部とを備える信号出力回路が提供される。【０００７】
また、本発明の第２の形態においては、所定の位相を有するタイミング信号を生成するタイミング発生回路であって、与えられる制御信号に応じた遅延量で入力信号を遅延させてタイミング信号を出力し、且つ、与えられる電源電圧の変動に応じて遅延量が変動する遅延回路と、電源電圧の変動による当該遅延量の変動を補償すべく、制御信号を変動させる制御部とを備えるタイミング発生回路が提供される。【０００８】
また、本発明の第３の形態においては、被試験デバイスを試験する試験装置であって、所定の位相を有するタイミング信号を生成するタイミング発生回路と、タイミング信号に応じた位相を有する試験信号を生成し、被試験デバイスに供給する信号供給部と、試験信号に応じた被試験デバイスの動作を検出し、被試験デバイスの良否を判定する判定部とを備え、タイミング発生回路は、与えられる制御信号に応じた遅延量で入力信号を遅延させてタイミング信号を出力し、且つ、与えられる電源電圧の変動に応じて遅延量が変動する遅延回路と、電源電圧の変動よる当該遅延量の変動を補償すべく、制御信号を変動させる制御部とを有する試験装置が提供される。【０００９】
また、本発明の第４の形態においては、入力信号のデータパターンを検出する受信回路であって、与えられるクロック信号に応じて、入力信号の論理値を検出するデジタル変換部と、所定の位相を有するクロック信号を生成するクロック発生回路とを備え、クロック発生回路は、与えられる制御信号に応じた遅延量で基準信号を遅延させてクロック信号を出力し、且つ、与えられる電源電圧の変動に応じて遅延量が変動する遅延回路と、電源電圧の変動に基づいて、制御信号を変動させる制御部とを有する受信回路が提供される。【００１０】
なお、上記の発明の概要は、発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一の実施形態に係る信号出力回路１０の構成例を示す概略図である。
【図２】制御部５０の構成例を示す概略図である。
【図３】スイッチング電源４０から出力回路２０へ与えられる電源電圧ＶＤＤの波形と、制御部５０から出力回路２０へ与えられる制御信号ＳＣＯＮＴの波形との位相関係の一例を示す図である。
【図４】出力回路２０の構成例を示す概略図である。
【図５】信号出力回路１０の他の構成例を示す概略図である。
【図６】図５に示す信号出力回路１０における制御部５０の構成例を示す概略図である。
【図７】本発明の他の実施形態に係る試験装置１００の構成例を示す図である。
【図８】タイミング発生回路１２０の構成例を示す図である。
【図９】タイミング発生回路１２０の他の構成例を示す図である。
【図１０】本発明のさらに他の実施形態に係る受信回路２００の構成例を示す図である。
【図１１】受信回路２００の他の構成例を示す図である。
【符号の説明】
【００１２】
１０  信号出力回路、２０  出力回路、２１  遅延回路、３０  タイミングクロック発生部、４０  スイッチング電源、５０  制御部、５１  補正メモリ、５２  補正パターン取得部、５３  オフセットメモリ、５４  重畳部、５５  補正パターン加算器、５６  オフセット加算器、５７  制御信号生成部、５８  補正パターン生成部、６０  電圧変動監視部、１００  試験装置、１１０  パターン発生器、１２０  タイミング発生回路、１２１、１２２  パルス選択部、１２３  タイミングクロック発生部、１２４  スイッチング電源、１２５  制御部、１２６  電圧変動監視部、１２７、１２８  遅延回路、１３０  信号供給部、１４０  信号検出部、１５０  判定部、２００  受信回路、２１０  デジタル変換部、２１１  信号検出部、２１２  信号取得部、２２０  クロック発生回路、２２３  タイミングクロック発生部、２２４  スイッチング電源、２２５  制御部、２２６  変動監視部、２２７  クロック発生部、２２８  遅延回路、５００  被試験デバイス
【発明を実施するための最良の形態】
【００１３】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。【００１４】
図１は、本発明の一の実施形態に係る信号出力回路１０の構成例を示す概略図である。本例の信号出力回路１０は、外部からの入力信号ＳＩＮに対して所定の信号処理を施した出力信号ＳＯＵＴを外部へ出力する。ここで、所定の信号処理とは、入力信号ＳＩＮの少なくとも一つの特性に変化を与える処理であり、例えば、入力信号ＳＩＮの位相、振幅、および周波数の少なくとも一つを変化させる処理であってよい。【００１５】
信号出力回路１０は、出力回路２０、タイミングクロック発生部３０、スイッチング電源４０、および制御部５０を備える。【００１６】
出力回路２０は、入力信号ＳＩＮの少なくとも一つの特性について、制御部５０からの制御信号ＳＣＯＮＴに応じた変化を与えた出力信号ＳＯＵＴを出力する。出力回路２０は、例えば、入力信号ＳＩＮの位相を所定量だけ遅延させる遅延回路、入力信号ＳＩＮの振幅を所定の増幅率で増幅する増幅回路（アンプ）、および、入力信号ＳＩＮの周波数を所定の割合で変調させる周波数変調回路（チューナー）の少なくとも一つを有してよい。【００１７】
タイミングクロック発生部３０は、タイミングクロックＣＬＫＴＭＧ−１およびタイミングクロックＣＬＫＴＭＧ−２を発生し、タイミングクロックＣＬＫＴＭＧ−１を制御部５０へ、タイミングクロックＣＬＫＴＭＧ−２をスイッチング電源４０へそれぞれ出力する。ここでタイミングクロックＣＬＫＴＭＧ−２は、タイミングクロックＣＬＫＴＭＧ−１をＮ分周した周波数を有してよい。【００１８】
スイッチング電源４０は、タイミングクロック発生部３０からのタイミングクロックＣＬＫＴＭＧ−２に応じて電源のＯＮ−ＯＦＦを切り替えることで、所定の電源電圧を出力回路２０へ出力する。このとき、スイッチング電源４０が出力する電圧は一定値とならず、スイッチング電源４０のスイッチング動作により変動する。また、スイッチング電源４０が出力する電圧には、スイッチング動作に応じた周期でリップルノイズが重畳される。【００１９】
本例において、出力回路２０が入力信号ＳＩＮの特性に与える変化量は、スイッチング電源４０からの電源電圧ＶＤＤの大きさの変動に応じて変動する。例えば、出力回路２０がＣＭＯＳ回路を用いた遅延回路を有する場合、当該ＣＭＯＳ回路に与えられる電源電圧ＶＤＤの大きさの変動に応じて遅延量が変動する。【００２０】
制御部５０は、所定の制御信号ＳＣＯＮＴを出力回路２０へ出力する。制御部５０は、例えば、出力回路２０が入力信号ＳＩＮの特性に与える変化量を制御する制御信号ＳＣＯＮＴを出力回路２０へ出力してよい。また、制御部５０は、電源電圧ＶＤＤの変動に基づいて、制御信号ＳＣＯＮＴを変動させてよい。【００２１】
具体的には、制御部５０は、出力回路２０が入力信号ＳＩＮの特性に与える変化量が、例えば、スイッチング電源４０のスイッチング動作による電源電圧ＶＤＤの変動に起因して変動するのを抑えるべく、制御信号ＳＣＯＮＴを変動させてよい。制御部５０による制御信号ＳＣＯＮＴの変動の詳細については後述する。【００２２】
図２は、制御部５０の構成例を示す概略図である。制御部５０は、補正メモリ５１、オフセットメモリ５３、重畳部５４、および制御信号生成部５７を有する。また、重畳部５４は、補正パターン取得部５２、補正パターン加算器５５、および、オフセット加算器５６を含む。【００２３】
補正メモリ５１は、補正パターンＤＣＯＲＲを格納する。例えば、補正メモリ５１は、スイッチング電源４０から出力される電源電圧ＶＤＤの変動に応じて出力回路２０が入力信号ＳＩＮの特性に与える変化量が変動するのを補正する補正パターンＤＣＯＲＲを格納してよい。より具体的には、補正メモリ５１は、スイッチング電源４０から出力回路２０に与えられる電源電圧ＶＤＤの変動に対して制御信号ＳＣＯＮＴを逆位相で変動させるパターンデータを補正パターンＤＣＯＲＲとして格納してよい。【００２４】
また、スイッチング電源４０から出力される電源電圧ＶＤＤの変動が出力回路２０における消費電力に依存する場合には、補正メモリ５１は、出力回路２０における消費電力の大きさに応じた複数の補正パターンＤＣＯＲＲを格納してもよい。【００２５】
補正パターン取得部５２は、タイミングクロック発生部３０からのタイミングクロックＣＬＫＴＭＧ−１の繰返し周期で補正メモリ５１が格納する補正パターンＤＣＯＲＲの各データを取得して、当該補正パターンＤＣＯＲＲに応じた補正信号ＳＣＯＲＲを補正パターン加算器５５へ出力する。なお、補正パターン取得部５２は、補正メモリ５１が上記のように複数の補正パターンＤＣＯＲＲを格納する場合には、出力回路２０における消費電力の大きさに応じた補正パターンＤＣＯＲＲを取得してもよい。【００２６】
制御信号生成部５７は、所定の制御信号ＳＣＯＮＴを生成して補正パターン加算器５５へ出力する。制御信号生成部５７は、例えば、出力回路２０が入力信号ＳＩＮの特性に与える変化量に応じて予め設定される設定値に基づいて制御信号ＳＣＯＮＴを生成してよい。【００２７】
オフセットメモリ５３は、制御信号ＳＣＯＮＴに加えるべき所定のオフセット値を格納する。例えば、オフセットメモリ５３は、出力回路２０の固有特性を補正するためのオフセット値を格納してよい。より具体的には、オフセットメモリ５３は、電源電圧ＶＤＤに応じて出力回路２０が入力信号ＳＩＮの特性に与える変化量と、予定する変化量との間に生じるずれを補正するためのオフセット値を格納してよい。また、本例の信号出力回路１０が複数設けられ、それぞれの出力回路２０がＩＣあるいはＬＳＩの特定の入力ピンに対して出力信号ＳＯＵＴを出力している場合、それぞれの信号出力回路１０のオフセットメモリ５３は、各入力ピンと出力回路２０との間の線路長の違いに起因する各入力ピンへの出力信号ＳＯＵＴの入力タイミングの誤差を補正するためのオフセット値を格納してよい。上記オフセット値は、後述するように、制御信号ＳＣＯＮＴに加算されて出力回路２０に出力されてよい。【００２８】
補正パターン加算器５５は、制御信号生成部５７からの制御信号ＳＣＯＮＴに補正パターン取得部５２からの補正信号ＳＣＯＲＲを加えてオフセット加算器５６へ出力する。オフセット加算器５６は、補正パターン加算器５５からの制御信号ＳＣＯＮＴにオフセットメモリ５３が格納するオフセット値ＳＯＦＳＴを加えて出力回路２０へ出力する。このように、制御信号生成部５７が出力する制御信号ＳＣＯＮＴは、補正メモリ５１が出力する出力信号ＳＯＵＴを格納する補正パターンＤＣＯＲＲに応じた補正信号ＳＣＯＲＲ、およびオフセットメモリ５３が格納するオフセット値ＳＯＦＳＴが重畳部５４において重畳され、出力回路２０に出力される。【００２９】
図３は、スイッチング電源４０から出力回路２０へ与えられる電源電圧ＶＤＤの波形と、制御部５０から出力回路２０へ与えられる制御信号ＳＣＯＮＴの波形との位相関係の一例を示す図である。スイッチング電源４０から出力回路２０へ与えられる電源電圧ＶＤＤの大きさが図３に示すように周期的に変動する場合、制御部５０は、電源電圧ＶＤＤの変動に対して逆位相で変動する制御信号ＳＣＯＮＴを出力回路２０に対して出力する。すなわち、図３に示すように、制御部５０は、電源電圧ＶＤＤが増加あるいは減少側に変動したときに当該変動とは逆側に変動する制御信号ＳＣＯＮＴを出力回路２０に対して出力する。【００３０】
また、補正メモリ５１は、図３に示す制御信号ＳＣＯＮＴを生成する補正パターンＤＣＯＲＲの各データ（Ｄ１、Ｄ２、Ｄ３、・・・）を格納する。当該補正パターンＤＣＯＲＲのデータは、所定の時間間隔Ｔでサンプリングした場合の制御信号ＳＣＯＮＴの値を示すデジタルデータであってよい。上述したように、当該補正パターンの波形は、電源電圧ＶＤＤの波形に対して逆位相となることが好ましい。補正パターンの波形は、電源電圧ＶＤＤの波形に対して位相が１８０度異なる波形であってよい。また、補正パターンの波形は、図３に示すように、電源電圧ＶＤＤが極大値を示すときに極小値となり、電源電圧ＶＤＤが極小値を示すときに極大値となる波形であってよい。【００３１】
また補正メモリ５１は、Ｎ個のデータ（Ｄ１、Ｄ２、・・・、ＤＮ）を補正パターンとして格納してよい。補正メモリ５１は、当該Ｎ個のデータを繰り返して出力することで、周期的な補正パターンを出力してよい。この場合、補正メモリ５１は、スイッチング電源４０のスイッチング周期ＮＴに対して、１／Ｎの周期Ｔで各データを順次出力してよい。【００３２】
図４は、出力回路２０の構成例を示す概略図である。以下において、出力回路２０が１段の遅延回路２１を有する形態について説明するが、出力回路２０の形態はこれに限られない。上記のように、出力回路２０は、遅延回路、増幅回路、および、周波数変調回路などの素子を一つあるいは複数有してよい。【００３３】
遅延回路２１は、入力信号ＳＩＮに対して所定の遅延量で遅延させた出力信号ＳＯＵＴを出力する。ここで、遅延回路２１が入力信号ＳＩＮを遅延させる遅延量は、電源電圧ＶＤＤの大きさの変動に応じて変動してよい。【００３４】
また、遅延回路２１における上記遅延量は、制御部５０からの制御信号ＳＣＯＮＴにより制御される。ここで、上記のように、制御信号ＳＣＯＮＴには、電源電圧ＶＤＤの変動に起因する遅延量の変動を小さくするための補正パターンＤＣＯＲＲが含まれる。したがって、スイッチング電源４０のスイッチング動作に応じて生じるリップルノイズ等により電源電圧ＶＤＤが変動する場合でも、例えば制御信号ＳＣＯＮＴがスイッチング電源４０の当該変動に対して逆位相で変動することにより、当該変動に起因する上記遅延量の変動を小さくすることができる。【００３５】
なお、本例の形態に替えて、出力回路２０が増幅回路、あるいは周波数変調回路を有する場合、当該増幅回路が入力信号ＳＩＮの振幅を増幅させる増幅率、あるいは、当該周波数変調回路が入力信号ＳＩＮの周波数を変調させる割合は、電源電圧ＶＤＤの大きさに応じて設定されるとともに、制御部５０からの制御信号ＳＣＯＮＴにより制御されてよい。また、増幅回路における増幅率、および、周波数変調回路における変調割合が電源電圧ＶＤＤの変動の影響を受けて変動した場合でも、制御信号ＳＣＯＮＴにより当該変動が抑えられる。【００３６】
図５は、信号出力回路１０の他の構成例を示す概略図である。本例の信号出力回路１０において、上記信号出力回路１０と同じ構成については同じ参照符号を付して重複する説明を省略する。【００３７】
本例の信号出力回路１０は、スイッチング電源４０から出力回路２０に与えられる電源電圧ＶＤＤを検出してその変動を監視する電圧変動監視部６０を更に備える。電圧変動監視部６０は、電源電圧ＶＤＤの検出結果を示す電源電圧検出信号ＳＤＴＣＴを制御部５０に出力する。ここで、電圧変動監視部６０は、検出した電源電圧ＶＤＤの波形を示すデジタルデータを電源電圧検出信号ＳＤＴＣＴとして出力してもよく、また、電源電圧ＶＤＤが予め定められた基準を超えて変動したことを示すデータを電源電圧検出信号ＳＤＴＣＴとして出力してもよい。【００３８】
制御部５０は、タイミングクロック発生部３０からのＣＬＫＴＭＧ−１、および、電圧変動監視部６０からの電源電圧検出信号ＳＤＴＣＴに基づいて制御信号ＳＣＯＮＴを生成し、出力回路２０へ出力する。制御部５０の詳細な構成例については、以下において図６を参照して説明する。【００３９】
図６は、図５に示す信号出力回路１０における制御部５０の構成例を示す概略図である。本例の制御部５０において、上記制御部５０と同じ構成については同じ参照符号を付して重複する説明を省略する。【００４０】
本例の制御部５０は、図１および図２を参照して説明した上記制御部５０が有する補正メモリ５１に替えて、補正パターン生成部５８を有する。補正パターン生成部５８は、電圧変動監視部６０からの電源電圧検出信号ＳＤＴＣＴを受け取り、当該電源電圧検出信号ＳＤＴＣＴに応じた補正パターンＤＣＯＲＲを生成する。例えば、電源電圧検出信号ＳＤＴＣＴが電源電圧ＶＤＤの波形を示すデジタルデータである場合、補正パターン生成部５８は、電源電圧ＶＤＤの波形に対して逆位相の波形を有する補正パターンＤＣＯＲＲを生成してよい。【００４１】
本例の制御部５０は、補正パターン生成部５８を有することにより、電圧変動監視部６０から送られる電源電圧ＶＤＤのリアルタイムの変動を示す電源電圧検出信号ＳＤＴＣＴに応じて生成した補正パターンＤＣＯＲＲに基づいて制御信号ＳＣＯＮＴを変動させることができる。したがって、電源電圧ＶＤＤの変動に起因して、出力回路２０が入力信号ＳＩＮの特性に与える変化量が変動するのをより確実に抑えることができる。【００４２】
図７は、本発明の他の実施形態に係る試験装置１００の構成例を示す図である。試験装置１００は、半導体回路等の被試験デバイス５００を試験する装置であって、パターン発生器１１０、タイミング発生回路１２０、信号供給部１３０、信号検出部１４０、および判定部１５０を備える。【００４３】
パターン発生器１１０は、被試験デバイス５００を試験する試験プログラムに応じたパターンデータである試験パターンＤＰＡＴを発生し、タイミング発生回路１２０に送る。また、パターン発生器１１０は、試験パターンＤＰＡＴに対応するパターンデータである期待値パターンＤＥＸＰを発生し、判定部１５０に送る。【００４４】
タイミング発生回路１２０は、パターン発生器１１０からの試験パターンＤＰＡＴに基づいて、被試験デバイス５００に与える試験信号ＳＴＥＳＴのエッジタイミングを規定するタイミング信号ＳＴＭＮＧ−１、ＳＴＭＮＧ−２を生成し、信号供給部１３０に送る。【００４５】
信号供給部１３０は、タイミング発生回路１２０からのタイミング信号ＳＴＭＮＧ−１、ＳＴＭＮＧ−２に応じたタイミングをデータ遷移の境界とする試験信号ＳＴＥＳＴを生成し、被試験デバイス５００に入力する。例えば、信号供給部１３０は、タイミング信号ＳＴＭＮＧ−１のタイミングに応じて論理Ｌから論理Ｈへ遷移するとともに、タイミング信号ＳＴＭＮＧ−２のタイミングに応じて論理Ｈから論理Ｌへ遷移する試験信号ＳＴＥＳＴを生成してよい。信号供給部１３０は、例えばタイミング信号ＳＴＭＮＧ−１、ＳＴＭＮＧ−２の立ち上がりエッジに応じて、出力レベルを論理Ｌから論理Ｈへ、または論理Ｈから論理Ｌへ遷移させるＳＲフリップフロップ等を有してよい。【００４６】
信号検出部１４０は、被試験デバイス５００が出力する応答信号ＳＲＥＳの論理レベルを検出し、応答データＤＲＥＳとして判定部１５０に出力する。例えば、信号検出部１４０は、一または複数のレベルコンパレータを有し、所定のタイミングにおける応答信号ＳＲＥＳの論理レベルが論理Ｈまたは論理Ｌのいずれに対応するかを検出してよい。また、この場合、信号検出部１４０は、その検出結果である論理パターンの時系列を応答データＤＲＥＳとして判定部１５０に出力してよい。【００４７】
判定部１５０は、信号検出部１４０による応答信号ＳＲＥＳの検出結果に基づいて、被試験デバイス５００の良否を判定する。例えば、判定部１５０は、信号検出部１４０からの応答データＤＲＥＳの論理パターンと、パターン発生器１１０から与えられる期待値パターンＤＥＸＰとを比較することにより、被試験デバイス５００の良否を判定してよい。【００４８】
図８は、タイミング発生回路１２０の構成例を示す図である。タイミング発生回路１２０は、パルス選択部１２１、１２２、タイミングクロック発生部１２３、スイッチング電源１２４、制御部１２５、遅延回路１２７、および、遅延回路１２８を有する。【００４９】
本例のタイミング発生回路１２０において、タイミングクロック発生部１２３、スイッチング電源１２４、および制御部１２５は、それぞれ、上記信号出力回路１０におけるタイミングクロック発生部３０、スイッチング電源４０、および制御部５０と対応し、略同様の機能を有するので重複する説明については省略する。【００５０】
パルス選択部１２１は、パターン発生器１１０からの試験パターンＤＰＡＴをＣＬＫＲＥＦ−１のタイミングで取得し、その取得結果に応じたタイミング信号ＳＴＭＮＧ−１を出力する。ここで、ＣＬＫＲＥＦ−１は、例えば、被試験デバイス５００を試験するときの試験サイクルに応じたタイミングを有するタイミング信号であってよい。【００５１】
したがって、パルス選択部１２１は、例えば試験サイクル毎にパターン発生器１１０からの試験パターンＤＰＡＴを読出し、試験パターンＤＰＡＴから論理Ｈに対応する値が読み出されたときにタイミング信号ＳＴＭＮＧ−１を出力してよい。なお、ＣＬＫＲＥＦ−１は、試験装置１００内部における信号発生回路において試験プログラムに応じて生成されてもよい。【００５２】
パルス選択部１２２は、パルス選択部１２１と略同様に、パターン発生器１１０からの試験パターンＤＰＡＴをＣＬＫＲＥＦ−２のタイミングで取得し、その取得結果に応じたタイミング信号ＳＴＭＮＧ−２を出力する。ここで、ＣＬＫＲＥＦ−２は、上記ＣＬＫＲＥＦ−１と同様のタイミングを有するタイミング信号であってよい。【００５３】
したがって、パルス選択部１２２は、試験サイクルに応じて試験パターンＤＰＡＴから論理Ｈに対応する値が読み出されたときにタイミング信号ＳＴＭＮＧ−２を出力してよい。なお、ＣＬＫＲＥＦ−２は、上記ＣＬＫＲＥＦ−１と同様に、試験装置１００内部における信号発生回路において試験プログラムに応じて生成されてもよい。【００５４】
スイッチング電源１２４は、タイミングクロック発生部１２３からのＣＬＫＴＭＧの周波数に応じて電源のＯＮ−ＯＦＦを切り替え、実効値として電源電圧ＶＤＤを遅延回路１２７、１２８へ出力する。制御部１２５は、所定の制御信号ＳＣＯＮＴを遅延回路１２７、１２８へ出力する。制御部１２５は、例えば、パルス選択部１２１からのタイミング信号ＳＴＭＮＧ−１に対して遅延回路１２７が与える遅延量、および、パルス選択部１２２からのタイミング信号ＳＴＭＮＧ−２に対して遅延回路１２８が与える遅延量を制御する制御信号ＳＣＯＮＴを出力してよい。【００５５】
また、制御部１２５は、電源電圧ＶＤＤの変動に基づいて、制御信号ＳＣＯＮＴを変動させてよい。また、制御部１２５は、遅延回路１２７および遅延回路１２８のそれぞれに異なる制御信号ＳＣＯＮＴを出力することにより、遅延回路１２７および遅延回路１２８の遅延量を別個に制御してもよい。この場合、制御部１２５は、遅延回路１２７および遅延回路１２８の各々に出力する制御信号ＳＣＯＮＴに、各々の遅延回路の固有特性を補正するためのオフセット値を加えてもよい。【００５６】
遅延回路１２７および遅延回路１２８は、それぞれ、パルス選択部１２１からのタイミング信号ＳＴＭＮＧ−１、および、パルス選択部１２２からのタイミング信号ＳＴＭＮＧ−２を所定の遅延量で遅延させて出力する。ここで、遅延回路１２７がタイミング信号ＳＴＭＮＧ−１を遅延させる遅延量、および、遅延回路１２８がタイミング信号ＳＴＭＮＧ−２を遅延させる遅延量は、ともに電源電圧ＶＤＤの大きさに応じて設定されてよい。また、遅延回路１２７および遅延回路１２８の上記遅延量は、電源電圧ＶＤＤの大きさの変動に応じて変動してよい。【００５７】
本例において、遅延回路１２７は、パルス選択部１２１からのタイミング信号ＳＴＭＮＧ−１の立ち上がりエッジのタイミングが、被試験デバイス５００に与える試験信号ＳＴＥＳＴにおいて論理Ｌから論理Ｈへレベル遷移するタイミングと略一致するようにタイミング信号ＳＴＭＮＧ−１を遅延させてよい。また、遅延回路１２８は、パルス選択部１２２からのタイミング信号ＳＴＭＮＧ−２の立ち上がりエッジのタイミングが、被試験デバイス５００に与える試験信号ＳＴＥＳＴにおいて論理Ｈから論理Ｌへレベル遷移するタイミングと略一致するようにタイミング信号ＳＴＭＮＧ−２を遅延させてよい。【００５８】
図９は、タイミング発生回路１２０の他の構成例を示す図である。本例のタイミング発生回路１２０は、前述のタイミング発生回路１２０の構成に加えて、電圧変動監視部１２６をさらに有する。【００５９】
電圧変動監視部１２６は、スイッチング電源１２４から出力される電源電圧ＶＤＤの検出結果を示す電源電圧検出信号ＳＤＴＣＴを制御部１２５に出力する。ここで、電圧変動監視部１２６は、検出した電源電圧ＶＤＤの波形を示すデジタルデータを電源電圧検出信号ＳＤＴＣＴとして出力してもよく、また、電源電圧ＶＤＤが予め定められた基準を超えて変動したことを示すデータを電源電圧検出信号ＳＤＴＣＴとして出力してもよい。【００６０】
制御部１２５は、タイミングクロック発生部３０からのＣＬＫＴＭＧ−１、および、電圧変動監視部１２６からの電源電圧検出信号ＳＤＴＣＴに基づいて制御信号ＳＣＯＮＴを生成し、出力回路２０へ出力する。本例のタイミング発生回路１２０における他の構成については、電圧変動監視部１２６を有しない前述のタイミング発生回路１２０と略同様の機能を有するのでその説明を省略する。【００６１】
図１０は、本発明のさらに他の実施形態に係る受信回路２００の構成例を示す図である。受信回路２００は、入力信号ＳＩＮのデータパターンを検出する回路であって、デジタル変換部２１０、およびクロック発生回路２２０を備える。【００６２】
デジタル変換部２１０は、クロック発生回路２２０から与えられる受信クロック信号ＣＬＫＲＣＶに応じて、入力信号ＳＩＮの論理値を検出する。デジタル変換部２１０は、信号検出部２１１および信号取得部２１２を有する。【００６３】
クロック発生回路２２０は、所定の位相を有する受信クロック信号ＣＬＫＲＣＶを生成する。クロック発生回路２２０は、タイミングクロック発生部２２３、スイッチング電源２２４、制御部２２５、変動監視部２２６、受信クロック発生部２２７、および遅延回路２２８を有する。【００６４】
クロック発生回路２２０において、タイミングクロック発生部１２３、タイミングクロック発生部２２３、スイッチング電源２２４、および制御部２２５は、それぞれ、上記信号出力回路１０におけるタイミングクロック発生部３０、スイッチング電源４０、および制御部５０と対応し、略同様の機能を有するので重複する説明については省略する。【００６５】
信号検出部２１１は、入力信号ＳＩＮを受け取り、その信号レベルに応じた論理値を示す検出信号を信号取得部２１２に出力する。例えば、信号検出部２１１は、入力信号ＳＩＮの信号レベルが所定の基準レベルよりも大きくなったタイミングにおいて論理Ｌから論理Ｈにレベル遷移し、当該基準レベルよりも小さくなったタイミングにおいて論理Ｈから論理Ｌにレベル遷移するパルス波形を有する検出信号を信号取得部２１２に出力してよい。【００６６】
信号取得部２１２は、信号検出部２１１からの検出信号をクロック発生回路２２０からの受信クロック信号ＣＬＫＲＣＶのタイミングで取得し、当該検出信号の信号レベルに応じた２値のデータ列であるデジタルデータＳＯＵＴを出力する。ここで、信号取得部２１２は、デジタルデータＳＯＵＴを受信回路２００の外部の記憶装置あるいは表示装置へ出力してよい。また、デジタル変換部２１０は、信号取得部２１２の後段にメモリをさらに有し、信号取得部２１２から出力されるデジタルデータＳＯＵＴを当該メモリに格納してもよい。【００６７】
また、入力信号ＳＩＮが３値以上の多値データに応じた信号レベルを有する場合、信号検出部２１１は、入力信号ＳＩＮにおけるそれぞれの信号レベルを検出し、各信号レベルに応じた多値レベルの検出信号を信号取得部２１２に出力してよい。また、この場合、信号取得部２１２は、当該多値レベルの検出信号を受信クロック信号ＣＬＫＲＣＶのタイミングで取得し、各々の信号レベルに応じた多値のデータ列を出力してよい。【００６８】
スイッチング電源２２４は、タイミングクロック発生部２２３からのＣＬＫＴＭＧの周波数に応じて電源のＯＮ−ＯＦＦを切り替え、実効値として電源電圧ＶＤＤを遅延回路２２８へ出力する。制御部２２５は、タイミングクロック発生部２２３からのＣＬＫＴＭＧ、および変動監視部２２６からの変動検出信号ＳＤＴＣＴに基づいて所定の制御信号ＳＣＯＮＴを生成して遅延回路２２８へ出力する。制御部２２５は、例えば、受信クロック発生部２２７からの受信クロック信号ＣＬＫＲＣＶに対して遅延回路２２８が与える遅延量を制御する制御信号ＳＣＯＮＴを出力してよい。また、制御部２２５は、電源電圧ＶＤＤの変動に基づいて、制御信号ＳＣＯＮＴを変動させてよい。【００６９】
変動監視部２２６は、信号検出部２１１からの検出信号における論理レベルが遷移するタイミング、すなわち当該検出信号のパルス波形におけるエッジタイミングを検出してその変動、すなわち当該パルス波形に生じるタイミングジッタを監視する。変動監視部２２６は、信号検出部２１１からの検出信号におけるエッジタイミングの検出結果を示す変動検出信号ＳＤＴＣＴを制御部２２５へ出力する。【００７０】
制御部２２５は、伝送遅延および外乱等に起因して入力信号ＳＩＮに生じるタイミングジッタによる上記エッジタイミングの変動に対して受信クロック信号ＣＬＫＲＣＶのタイミングを追従させるべく、制御信号ＳＣＯＮＴを更に調整してよい。具体的には、制御部２２５は、上記エッジタイミングの変動に対して遅延回路２２８の遅延量を同位相で変動させるべく、変動監視部２２６からの変動検出信号ＳＤＴＣＴに基づいて制御信号ＳＣＯＮＴを調整してよい。これにより、信号検出部２１１からの検出信号におけるエッジタイミングが変動した場合でも、信号取得部２１２において、受信クロック信号ＣＬＫＲＣＶにより確実に検出信号を取得することができる。【００７１】
図１１は、受信回路２００の他の構成例を示す図である。本例の受信回路２００において、変動監視部２２６は、信号検出部２１１からの検出信号のパルス波形におけるエッジタイミングに加えて、スイッチング電源２２４から遅延回路２２８に与えられる電源電圧ＶＤＤを検出してその変動を監視する。そして、変動監視部２２６は、スイッチング電源２２４からの電源電圧ＶＤＤの検出結果、および信号検出部２１１からの検出信号におけるエッジタイミングの検出結果を示す変動検出信号ＳＤＴＣＴを制御部２２５へ出力する。【００７２】
制御部２２５は、電源電圧ＶＤＤの変動に基づいて、制御信号ＳＣＯＮＴを変動させてよい。具体的には、制御部２２５は、遅延回路２２８が受信クロック信号ＣＬＫＲＣＶに与える遅延量が、電源電圧ＶＤＤの経時的な変動、あるいはスイッチング電源４０の動作周期に応じて生じるリップルノイズによる電源電圧ＶＤＤの変動に起因して変動するのを抑えるべく、変動監視部２２６からの変動検出信号ＳＤＴＣＴに基づいて制御信号ＳＣＯＮＴを変動させてよい。これにより、電源電圧ＶＤＤが変動し得る場合でも、当該変動に起因する上記遅延量の変動を小さくすることができる。【００７３】
また、本例においても、制御部２２５は、伝送遅延および外乱等に起因して入力信号ＳＩＮに生じるタイミングジッタによる上記エッジタイミングの変動に対して受信クロック信号ＣＬＫＲＣＶのタイミングを追従させるべく、制御信号ＳＣＯＮＴを更に調整してよい。これにより、信号検出部２１１からの検出信号におけるエッジタイミングが変動した場合でも、信号取得部２１２において、受信クロック信号ＣＬＫＲＣＶにより確実に検出信号を取得することができる。【００７４】
以上、発明を実施の形態を用いて説明したが、発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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