(57)【要約】  半導体基板（１）の一方の面（１ａ）の電極（５）と半導体基板の他方の面（１ｂ）とを貫通電極（３）で接続する。半導体基板の他方の面から一方の面の層間絶縁膜（２）まで半導体基板に貫通穴（６）を形成し、貫通穴の側面及び底面及び半導体基板の他方の面に絶縁膜（４）を形成し、形成した貫通穴の底面の絶縁膜及び層間絶縁膜を同時にエッチング加工し、半導体基板の一方の面の電極まで到達させて貫通穴を形成する。
2010070826.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の一方の面に層間絶縁膜が形成されかつ前記層間絶縁膜に能動素子を含む電子回路が配置され、前記電子回路に接続されると共に前記一方の面上に設けられた電極と、前記半導体基板の他方の面側に形成された導電層とを貫通電極で接続する貫通電極の形成方法において、
前記電極に向けて他方の面から前記層間絶縁膜まで通じる貫通穴を前記半導体基板に形成する第１工程と、
前記貫通穴の側面及び底面並びに前記他方の面に絶縁膜を形成する第２工程と、
前記底面に形成された前記絶縁膜と前記電極上の前記層間絶縁膜とをエッチング加工することで前記電極のうち一方の面側の表面を露出させる第３工程と、
前記半導体基板の前記他方の面、並びに、前記貫通穴の側面及び底面に金属層をそれぞれ形成して前記貫通電極を形成し、前記貫通電極により、前記第３工程で露出させた前記電極と前記金属層とを接続させる第４工程と、
を備える貫通電極の形成方法。
【請求項２】
前記第２工程において前記他方の面に形成する前記絶縁膜の厚さＡと前記貫通穴の前記底面に形成する前記絶縁膜の厚さＢと、前記一方の面の前記層間絶縁膜の厚さＣと、前記第３工程において前記他方の面の前記絶縁膜を前記エッチングで除去するときのエッチング速度Ｄと、前記第２工程で形成された前記貫通穴の前記底面の前記絶縁膜と前記層間絶縁膜の厚さＣをエッチングするときの平均のエッチング速度Ｅとの関係が、
（Ｂ＋Ｃ）／Ａ＜Ｅ／Ｄ
である請求項１に記載の貫通電極の形成方法。
【請求項３】
前記第１工程において、貫通穴形成時に、前記他方の面の貫通電極形成部分以外の部分を覆うレジストマスクを前記他方の面に配置し、前記レジストマスクで覆われていない前記貫通電極形成部分の前記半導体基板に前記貫通穴を形成し、その後、前記レジストマスクを前記他方の面から除去する請求項１又は２に記載の貫通電極の形成方法。
【請求項４】
前記第１工程及び前記第２工程において、洗浄工程を含む請求項１又は２に記載の貫通電極の形成方法。
【請求項５】
前記第３工程は、第２工程で形成した前記貫通穴の前記底面の前記絶縁膜と前記貫通穴の前記底面と前記電極との間にある前記層間絶縁膜をドライエッチングにより加工して、前記貫通穴の前記底面の前記絶縁膜と前記貫通穴の前記底面と前記電極との間にある前記層間絶縁膜とを除去して前記貫通穴をさらに前記層間絶縁膜内にまで延ばし、前記一方の面の前記電極を前記貫通穴の前記底面に露出させる請求項１又は２に記載の貫通電極の形成方法。
【請求項６】
前記第２工程において、前記絶縁膜を形成するとき、熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、及び、ＴＥＯＳＣＶＤのうちのいずれかを使用する請求項１又は２に記載の貫通電極の形成方法。
【請求項７】
前記第３工程のエッチングをドライエッチングで行うとともに、前記貫通穴の前記底面の前記絶縁膜及び前記一方の面にありかつ前記貫通穴の前記底面と前記電極との間にある前記層間絶縁膜とを前記ドライエッチングで加工するとき、高密度プラズマ源である、誘導結合プラズマ、ヘリコンプラズマ、電子サイクロトロン共鳴プラズマ、ＶＨＦプラズマ源のいずれか１つを使用してドライエッチング用のプラズマを発生させる請求項５に記載の貫通電極の形成方法。
【請求項８】
前記第３工程のエッチングをドライエッチングで行うとき、前記半導体基板を配置するドライエッチング用真空容器内に導入するドライエッチング用ガス圧力が５Ｐａ以下である請求項５に記載の貫通電極の形成方法。
【請求項９】
前記請求項１又は２に記載の前記貫通電極の形成方法により形成された貫通電極を有する前記半導体基板で構成される半導体装置。
【請求項１０】
半導体基板の一方の面に層間絶縁膜が形成されかつ前記層間絶縁膜に能動素子を含む電子回路が配置され、前記電子回路に接続されると共に前記一方の面上に設けられた電極と、前記半導体基板の他方の面側に形成された導電層とを貫通電極で接続する半導体装置において、
前記貫通電極と前記半導体基板との間でかつ前記貫通穴内に配置されて前記貫通電極と前記半導体基板とを絶縁する絶縁膜と、
前記一方の面に配置されて前記電極と前記半導体基板とを絶縁し、かつ、前記貫通電極に接触する層間絶縁膜とを備える、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の一方の面に、能動素子を含む電子回路があり、その一方の面上の電極と前記半導体基板の他方の面の導電層とを、前記半導体基板を貫通する貫通電極で電気的に接続する半導体装置に関する。また、そのような貫通電極の形成方法、及び、前記貫通電極を有する前記半導体基板を備える半導体装置に関する。
【背景技術】
【０００２】
集積回路のパッケージ面積を低減させるために、従来のワイヤーボンディングに代えて、半導体基板１０１を貫通する貫通電極１０３が用いられている（たとえば特許文献１の図５参照）。図１７〜図１９Ｇは、それぞれ、従来の半導体基板１０１を貫通する貫通電極１０３の構成図及び作成フローチャート及び工程図である。【０００３】
従来の半導体基板の製造方法を図１７〜図１９Ｇを示しながら説明する。【０００４】
半導体基板１０１の一方の面１０１ａに、トランジスタなどの能動素子１０７（図２０参照）を形成した後、層間絶縁膜１０２内にパッド電極１０５を形成している。一方、半導体基板１０１の他方の面１０１ｂより、前記層間絶縁膜１０２内のパッド電極１０５を電気的に接続するため、図１８のようなフローで貫通電極１０３を作成する。ここで、図１７のパッド電極１０５と図２０の能動素子１０７は半導体基板１０１の同じ面１０１ａにある。層間絶縁膜１０２の厚さは１μｍであり、パッド電極１０５の材質としてアルミニウム（厚さ８００ｎｍ）を用いると共に、密着層として窒化チタン及びチタン（窒化チタンとチタンとを合わせて厚さ２００ｎｍ）の３層を用いている。ここで、密着層としては、窒化チタンのみで１５０ｎｍの厚さでもよいし、チタンだけで１５０ｎｍの厚さでもよいし、窒化チタンとチタンを足した膜厚が１５０ｎｍでもよい。パッド電極１０５の表面側にはパッシベーション膜１０８として、厚さ１μｍの窒化シリコンを形成している。また、半導体基板１０１はｐ型にドーピングしたシリコンを用いており、グラインダにより薄化している（図２１）。従来の技術では、シリコンの半導体基板１０１を厚さ２００μｍまで薄化している。パッド電極１０５の大きさは１５０μｍ×１５０μｍである。また、図２０及び図２１に示すように、キャリア基板１２０によって、シリコンの半導体基板１０１の能動素子１０７側の面を覆い、能動素子１０７、及び、その他の電極をキャリア基板１２０で保護している。キャリア基板１２０はガラスを用いている。【０００５】
以下、図１８のようなフローでの貫通電極１０３の作成方法について説明する。【０００６】
まず、図１９Ａに示すように、第１１工程で、エッチングにより半導体基板１０１に貫通穴１０６を形成する。ここで、半導体基板１０１の能動素子１０７（図２０参照）が配置されている面１０１ａにはパッド電極（金属電極）１０５がある。そして、パッド電極１０５と半導体基板１０１の間には層間絶縁膜１０２があり、半導体基板１０１の反対側の面１０１ｂに、貫通電極形成部分１０１ｃ以外の部分に、厚さ３０μｍのレジストマスク１３０を作成する。【０００７】
次いで、図１９Ｂに示すように、半導体基板１０１の反対側の面１０１ｂのレジストマスク１３０で覆われていない部分、すなわち、貫通電極形成部分１０１ｃを、ドライエッチングにより、層間絶縁膜１０２まで半導体基板１０１をエッチングして貫通穴１０６を形成する。例示すると、図１７のシリコンの半導体基板１０１の厚さは２００μｍ、貫通穴１０６の入り口の直径は１００μｍ、貫通穴１０６は８９°のテーパ形状である。【０００８】
次いで、図１９Ｃに示すように、エッチング後、アッシングにより、レジストマスク１３０を半導体基板１０１の反対側の面１０１ｂから全て除去する。【０００９】
その後、図１９Ｄに示すように、第１２工程で、貫通穴１０６の底面の層間絶縁膜１０２の１μｍの厚さ部分をドライエッチングにより全て除去し、前記パッド電極１０５の下面側のチタンを貫通穴１０６の底面内に露出させる。【００１０】
次いで、図１９Ｅに示すように、第１３工程で、貫通穴１０６の底面及び側面、及び、半導体基板１０１の貫通穴１０６の開口側の表面（半導体基板１０１の反対側の面１０１ｂ）に、ＣＶＤ法により絶縁膜１０４を形成する。貫通穴１０６の開口側の表面の絶縁膜１０４の厚さは２μｍ、貫通穴１０６の底面の絶縁膜１０４の厚さは０．２μｍである。貫通穴１０６の側面の絶縁膜１０４の厚さに関して、貫通穴１０６の表面１０１ｂ付近の側面に付着する絶縁膜１０４の厚さは、半導体基板１０１の反対側の面１０１ｂの絶縁膜１０４の厚さとほぼ同等で、貫通穴１０６の表面１０１ｂ側から底面側にかけて徐々に少なくなり、貫通穴１０６の底面付近の側面に付着する絶縁膜１０４の厚さは、貫通穴１０６の底面に付着する絶縁膜１０４の厚さとほぼ同じになる。なお、図１９Ｄは、概略図示であって、この説明とは寸法的には異なって図示されている。【００１１】
次いで、図１９Ｆに示すように、第１４工程で、貫通穴１０６の側面の絶縁膜１０４をエッチングしないように、貫通穴１０６の底面の絶縁膜１０４の０．５μｍの厚さの部分及び半導体基板１０１の貫通穴１０６の開口側の表面１０１ｂの絶縁膜１０４の一部をドライエッチングにより除去し、前記パッド電極１０５の下面側のチタンを再び、貫通穴１０６の底面に露出させる。【００１２】
次いで、第１５工程では、スパッタ法により金属膜１３１を貫通穴１０６の内部に付着させ、第１６工程のめっきのためのシード層を形成する。従来例の技術として、貫通電極１０３の金属膜の電極材料としては銅を用いている。また、密着層としてチタンを用いている。貫通穴１０６の底面に付着するチタンの厚さは５０ｎｍ程度である。また、密着層用チタンは、貫通穴１０６の側面及び底面及び貫通穴１０６側の半導体基板１０１の表面１０１ｂに形成する。【００１３】
次いで、第１６工程で、前記チタン及び銅に電流を流すことによって、銅の電解めっきを行い、貫通穴１０６の内部及び表面１０１ｂに銅を成長させて金属層１３１をさらに厚く形成して、貫通電極１０３を構成するようにする。【００１４】
次いで、具体的には図示しないが、第１７工程で、レジストマスクの形成及びエッチングにより、電極配線パターンを形成し、その後、レジストマスクを除去する。【００１５】
次いで、図２２に示すように、最終工程で、図１７のように個片化する。【００１６】
さらに、特許文献１及び特許文献２の例では、貫通穴エッチング加工後、半導体基板１０１の両面に電極をそれぞれ形成している。【００１７】
また、シリコン基板の表面のパッド電極を当該シリコン基板の裏面に引き出すために貫通電極を形成する方法として、特許文献３の例がある。特許文献３の例では、シリコン基板の裏面から当該シリコン基板と層間絶縁膜とをエッチングしてパッド電極を底面とする貫通孔を形成し、この貫通孔のシリコン基板からなる側壁と、当該シリコン基板の裏面とに絶縁膜を形成し、その後、この貫通孔を埋め込むように絶縁膜上に銅等の金属材料を形成すると共に、この金属材料を所定形状に加工して電極を形成している。【００１８】
また、半導体基板の表面のパッド電極を当該半導体基板の裏面に引き出すために貫通電極を形成する方法として、特許文献４の例がある。特許文献４の例では、半導体基板の表面の第１の絶縁膜の一部をエッチングして開口部を形成し、その開口部内からパッド電極を形成した後に、第２の絶縁膜を形成する。さらに、開口部よりも大きい開口径を有するビアホールを形成し、ビアホール内から第２の絶縁膜上に延びる第３の絶縁膜を形成し、ビアホールの底部の第３の絶縁膜をエッチングしてパッド電極を露出させ、ビアホール内に貫通電極と配線層を形成する。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開２００６−１１４５６８号公報
【特許文献２】特開２００４−９５８４９号公報
【特許文献３】特開２００５−０９３４８６号公報
【特許文献４】特開２００６−０３２６９９号公報
【発明の概要】
【発明が解決しようとする課題】
【００２０】
しかしながら、前記従来の方法では、エッチングを２回別々に行なうため、工程数が多くなり、それぞれの工程を行うために別々の装置が必要となり、製造コストが大きくなるとともに、パッド電極１０５が２回削られて信頼性が低下するといった問題があった。【００２１】
すなわち、能動素子１０７側の面にあるパッド電極１０５において、第１２工程（層間絶縁膜１０２のエッチング）及び第１４工程（絶縁膜１０４のエッチング）において、パッド電極１０５が２回露出され、パッド電極１０５が削れるという問題点が挙げられる。パッド電極１０５が削れた場合、パッド電極１０５とめっきによる電極が接続されず、開放になる可能性があり、能動素子１０７の電流を能動素子１０７側の反対面へ電流を取り出すことができない可能性がある。【００２２】
また、第１２工程及び第１４工程の酸化膜ドライエッチング工程において、貫通穴１０６の内部よりも貫通穴１０６の開口側の表面１０１ｂの酸化膜のエッチング速度が速いため、表面１０１ｂの酸化膜が除去されてしまい、後の工程で形成される金属層として形成されるめっき電極１３１とシリコンの半導体基板１０１が短絡してしまう可能性もあった。【００２３】
また、前記特許文献１及び特許文献２の例では、貫通エッチング加工後、半導体基板１０１の両面に電極をそれぞれ形成しているので、工程数が増加していた。【００２４】
また、前記特許文献３の例では、シリコン基板をエッチングする時と、層間絶縁膜をエッチングする時に、それぞれレジストマスクを必要としているので、工程数が増加していた。【００２５】
また、前記特許文献４の例では、層間絶縁膜（第１の絶縁膜）をエッチングする時に、ビアホールに第２の絶縁膜と第３の絶縁膜という、２つの絶縁膜を必要としているので、工程数が増加していた。【００２６】
従って、本発明の目的は、前記問題を解決することにあって、パッド電極と貫通電極を電気的な接続を確実なものにするのと同時に、貫通電極と半導体基板との短絡を防止することによって、工程削減及び信頼性の向上を確保することができる貫通電極の形成方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【００２７】
前記目的を達成するために、本発明は以下のように構成する。【００２８】
本発明の第１態様によれば、半導体基板の一方の面に層間絶縁膜が形成されかつ前記層間絶縁膜に能動素子を含む電子回路が配置され、前記電子回路に接続されると共に前記一方の面上に設けられた電極と、前記半導体基板の他方の面側に形成された導電層とを貫通電極で接続する貫通電極の形成方法において、
前記電極に向けて他方の面から前記層間絶縁膜まで通じる貫通穴を前記半導体基板に形成する第１工程と、
前記貫通穴の側面及び底面並びに前記他方の面に絶縁膜を形成する第２工程と、
前記底面に形成された前記絶縁膜と前記電極上の前記層間絶縁膜とをエッチング加工することで前記電極のうち一方の面側の表面を露出させる第３工程と、
前記半導体基板の前記他方の面、並びに、前記貫通穴の側面及び底面に金属層をそれぞれ形成して前記貫通電極を形成し、前記貫通電極により、前記第３工程で露出させた前記電極と前記金属層とを接続させる第４工程と、
を備える貫通電極の形成方法を提供する。【００２９】
本発明の第２態様によれば、前記第２工程において前記他方の面に形成する前記絶縁膜の厚さＡと前記貫通穴の前記底面に形成する前記絶縁膜の厚さＢと、前記一方の面の前記層間絶縁膜の厚さＣと、前記第３工程において前記他方の面の前記絶縁膜を前記エッチングで除去するときのエッチング速度Ｄと、前記第２工程で形成された前記貫通穴の前記底面の前記絶縁膜と前記層間絶縁膜の厚さＣをエッチングするときの平均のエッチング速度Ｅとの関係が、
（Ｂ＋Ｃ）／Ａ＜Ｅ／Ｄ
であることを特徴とする第１の態様に記載の貫通電極の形成方法を提供する。【００３０】
本発明の第３態様によれば、前記第１工程において、貫通穴形成時に、前記他方の面の貫通電極形成部分以外の部分を覆うレジストマスクを前記他方の面に配置し、前記レジストマスクで覆われていない前記貫通電極形成部分の前記半導体基板に前記貫通穴を形成し、その後、前記レジストマスクを前記他方の面から除去することを特徴とする第１又は２の態様に記載の貫通電極の形成方法を提供する。【００３１】
本発明の第４態様によれば、前記第１工程及び前記第２工程において、洗浄工程を含むことを特徴とする第１〜３のいずれか１つの態様に記載の貫通電極の形成方法を提供する。【００３２】
本発明の第５態様によれば、前記第３工程は、第２工程で形成した前記貫通穴の前記底面の前記絶縁膜と前記貫通穴の前記底面と前記電極との間にある前記層間絶縁膜をドライエッチングにより加工して、前記貫通穴の前記底面の前記絶縁膜と前記貫通穴の前記底面と前記電極との間にある前記層間絶縁膜とを除去して前記貫通穴をさらに前記層間絶縁膜内にまで延ばし、前記一方の面の前記電極を前記貫通穴の前記底面に露出させることを特徴とする第１〜４のいずれか１つの態様に記載の貫通電極の形成方法を提供する。【００３３】
本発明の第６態様によれば、前記第２工程において、前記絶縁膜を形成するとき、熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、及び、ＴＥＯＳＣＶＤのうちのいずれかを使用することを特徴とする第１〜５のいずれか１つの態様に記載の貫通電極の形成方法を提供する。【００３４】
本発明の第７態様によれば、前記第３工程のエッチングをドライエッチングで行うとともに、前記貫通穴の前記底面の前記絶縁膜及び前記一方の面にありかつ前記貫通穴の前記底面と前記電極との間にある前記層間絶縁膜とを前記ドライエッチングで加工するとき、高密度プラズマ源である、誘導結合プラズマ、ヘリコンプラズマ、電子サイクロトロン共鳴プラズマ、ＶＨＦプラズマ源のいずれか１つを使用してドライエッチング用のプラズマを発生させることを特徴とする第５の態様に記載の貫通電極の形成方法を提供する。【００３５】
本発明の第８態様によれば、前記第３工程のエッチングをドライエッチングで行うとき、前記半導体基板を配置するドライエッチング用真空容器内に導入するドライエッチング用ガス圧力が５Ｐａ以下であることを特徴とする第５又は７の態様に記載の貫通電極の形成方法を提供する。【００３６】
本発明の第９態様によれば、前記第１〜８のいずれか１つの態様に記載の前記貫通電極の形成方法により形成された貫通電極を有する前記半導体基板で構成される半導体装置を提供する。【００３７】
本発明の第１０態様によれば、半導体基板の一方の面に層間絶縁膜が形成されかつ前記層間絶縁膜に能動素子を含む電子回路が配置され、前記電子回路に接続されると共に前記一方の面上に設けられた電極と、前記半導体基板の他方の面側に形成された導電層とを貫通電極で接続する半導体装置において、
前記貫通電極と前記半導体基板との間でかつ前記貫通穴内に配置されて前記貫通電極と前記半導体基板とを絶縁する絶縁膜と、
前記一方の面に配置されて前記電極と前記半導体基板とを絶縁し、かつ、前記貫通電極に接触する層間絶縁膜とを備える、ことを特徴とする半導体装置を提供する。
【発明の効果】
【００３８】
本発明は、従来、層間絶縁膜をエッチングにより除去する工程と、貫通穴の底面の絶縁膜をエッチングにより除去する工程とを別々に行っていた場合と比較して、エッチング工程を１回で共用化することができて、工程数が少なくなり、必要な装置も１工程分少なくなる。そのため、短時間で処理することができ、生産性が向上すると共に、製造コストを低減することができる。より具体的には、例えば、エッチング（例えば酸化膜ドライエッチング）工程を共用化し、ＣＶＤ及びドライエッチングなどのエッチング工程の半導体基板の他方の面の絶縁膜の形成速度及びエッチング速度を制御することによって、１工程分の装置が不要になり、短時間で処理することができると共に、製造コストを低減することができる。また、能動素子側の面にあるパッド電極が露出される回数が１回になり、パッド電極が削られる可能性が少なくなり、パッド電極と貫通電極を電気的な接続を確実なものにするのと同時に、貫通電極と半導体基板との短絡を防止することによって、信頼性の向上を確保することができる。
【図面の簡単な説明】
【００３９】
本発明のこれらと他の目的と特徴は、添付された図面についての好ましい実施形態に関連した次の記述から明らかになる。この図面においては、
【図１】図１は、本発明の実施形態による貫通電極の作成方法により作成された貫通電極付近の半導体装置の概略拡大断面図であり、
【図２】図２は、本発明の前記実施形態による貫通電極の作成方法のフローチャートであり、
【図３】図３は、本発明の前記実施形態による貫通電極の作成方法により作成された貫通電極を用いた半導体装置の概略図であり、
【図４Ａ】図４Ａは、本発明の前記実施形態による貫通電極の作成方法の工程図であり、
【図４Ｂ】図４Ｂは、図４Ａに続く本発明の前記実施形態による貫通電極の作成方法の工程図であり、
【図４Ｃ】図４Ｃは、図４Ｂに続く本発明の前記実施形態による貫通電極の作成方法の工程図であり、
【図４Ｄ】図４Ｄは、図４Ｃに続く本発明の前記実施形態による貫通電極の作成方法の工程図であり、
【図４Ｅ】図４Ｅは、図４Ｄに続く本発明の前記実施形態による貫通電極の作成方法の工程図であり、
【図４Ｆ】図４Ｆは、図４Ｅに続く本発明の前記実施形態による貫通電極の作成方法の工程図であり、
【図４Ｇ】図４Ｇは、図４Ｆに続く本発明の前記実施形態による貫通電極の作成方法の工程図であり、
【図４Ｈ】図４Ｈは、図４Ｇに続く本発明の前記実施形態による貫通電極の作成方法の工程図であり、
【図４Ｉ】図４Ｉは、図４Ｈに続く本発明の前記実施形態による貫通電極の作成方法の工程図であり、
【図４Ｊ】図４Ｊは、図４Ｉに続く本発明の前記実施形態による貫通電極の作成方法の工程図であり、
【図４Ｋ】図４Ｋは、図４Ｊに続く本発明の前記実施形態による貫通電極の作成方法の工程図であり、
【図５Ａ】図５Ａは、本発明の前記実施形態による貫通電極の作成方法のドライエッチング工程で貫通穴内の絶縁膜加工時の貫通穴の概略断面図であり、
【図５Ｂ】図５Ｂは、本発明の前記実施形態による貫通電極の作成方法のドライエッチング工程で貫通穴内の絶縁膜加工時の貫通穴の概略断面図であり、
【図６】図６は、本発明の前記実施形態による貫通電極の作成方法において、貫通穴の絶縁膜を加工するドライエッチング装置の概略断面図であり、
【図７】図７は、本発明の前記実施形態による貫通電極の作成方法の第３工程において、半導体基板の他方の面の絶縁膜のエッチング速度と貫通穴内の底面の絶縁膜のエッチング速度との比の圧力依存性を示すグラフであり、
【図８】図８は、本発明の前記実施形態による貫通電極の作成方法の第２工程において、半導体基板の他方の面に堆積させる絶縁膜の必要な厚さの圧力依存性を示すグラフであり、
【図９】図９は、本発明の前記実施形態による貫通電極の作成方法の第２工程及び第３工程において、半導体基板の他方の面の残りの絶縁膜の厚さの確保が必要なエッチング速度均一性の圧力依存性を示すグラフであり、
【図１０】図１０は、本発明の前記実施形態による貫通電極の作成方法により作成された貫通電極を有する半導体基板にキャリア基板を貼り合わせる工程を説明する断面図であり、
【図１１】図１１は、図１０に続いて、前記半導体基板の薄化工程を説明する断面図であり、
【図１２】図１２は、図１１に続いて、前記半導体基板を個片化して半導体装置を製造する前の状態を説明する断面図であり、
【図１３】図１３は、従来例による貫通電極作成時の断面図であって、ドライエッチング工程で貫通穴内の絶縁膜加工時に、貫通穴内のエッチング速度が低い場合の貫通穴形状断面図であり、
【図１４Ａ】図１４Ａは、従来例により貫通電極作成したとき、シリコンの半導体基板と電極が接続してリークを発生させる状態を説明するための貫通電極のパッド電極付近の拡大断面図であり、
【図１４Ｂ】図１４Ｂは、本発明の前記実施形態による貫通電極の作成方法により貫通電極作成したとき、シリコンの半導体基板と電極が接続せず、リークの発生を防止できる状態を説明するための貫通電極のパッド電極付近の拡大断面図であり、
【図１５Ａ】図１５Ａは、従来例の図１４Ａにおいて、半導体装置の動作中の温度上昇で歪みが発生して絶縁膜が破断する状態を説明するため、貫通電極のパッド電極付近のさらに大きく拡大した断面図であり、
【図１５Ｂ】図１５Ｂは、従来例の図１４Ａにおいて、リークを発生させる状態を説明するため、貫通電極のパッド電極付近のさらに大きく拡大した断面図であり、
【図１６Ａ】図１６Ａは、本発明の前記実施形態の図１４Ｂにおいて、半導体装置の動作中の温度上昇でも歪みが発生せず絶縁膜が破断するが防止できることを説明するため、貫通電極のパッド電極付近のさらに大きく拡大した断面図であり、
【図１６Ｂ】図１６Ｂは、本発明の前記実施形態の図１４Ｂにおいて、リークの発生を防止できることを説明するため、貫通電極のパッド電極付近のさらに大きく拡大した断面図であり、
【図１７】図１７は、従来の貫通電極の作成方法により作成された貫通電極付近の半導体装置の概略拡大断面図であり、
【図１８】図１８は、従来の貫通電極の作成方法のフローチャートであり、
【図１９Ａ】図１９Ａは、従来の貫通電極の作成方法の工程図であり、
【図１９Ｂ】図１９Ｂは、図１９Ａに続く従来の貫通電極の作成方法の工程図であり、
【図１９Ｃ】図１９Ｃは、図１９Ｂに続く従来の貫通電極の作成方法の工程図であり、
【図１９Ｄ】図１９Ｄは、図１９Ｃに続く従来の貫通電極の作成方法の工程図であり、
【図１９Ｅ】図１９Ｅは、図１９Ｄに続く従来の貫通電極の作成方法の工程図であり、
【図１９Ｆ】図１９Ｆは、図１９Ｅに続く従来の貫通電極の作成方法の工程図であり、
【図１９Ｇ】図１９Ｇは、図１９Ｆに続く従来の貫通電極の作成方法の工程図であり、
【図２０】図２０は、従来の貫通電極の作成方法により作成された貫通電極を有する半導体基板にキャリア基板を貼り合わせる工程を説明する断面図であり、
【図２１】図２１は、図２０に続いて、前記半導体基板の薄化工程を説明する断面図であり、
【図２２】図２２は、図２１に続いて、前記半導体基板を個片化して半導体装置を製造する前の状態を説明する断面図である。
【発明を実施するための形態】
【００４０】
本発明の記述を続ける前に、添付図面において同じ部品については同じ参照符号を付している。
【００４１】
本発明の実施形態による貫通電極３の作成方法を図１〜図１６Ｂを示しながら説明する。
【００４２】
図１に、本発明の前記実施形態による貫通電極３の作成方法で作成された貫通電極３付近の半導体基板の概略断面図を示す。図２に、本発明の前記実施形態による貫通電極３の作成方法で作成された貫通電極３の作成のフローチャートを示す。また、図３に、半導体基板１を貫通する前記貫通電極３を用いた半導体装置の概略図である。
【００４３】
一例として、半導体基板１の能動素子７側の構造は、前記背景技術での説明と同じ構造であるが、これに限られるものではない。
【００４４】
半導体基板１の一方の面１ａに、トランジスタなどの能動素子７を含んだ電子回路を形成した後（図３参照）、層間絶縁膜２内にパッド（ＰＡＤ）電極５を形成している。一方、半導体基板１の他方の面１ｂより、半導体基板１の他方の面１ｂの導電層３２ａと半導体基板１の一方の面１ａの前記層間絶縁膜２内のパッド電極５とを電気的に接続するため、図２のようなフローで貫通電極３を、半導体基板１を貫通するとともに層間絶縁膜２の一部を貫通して作成する。詳しくは、以下に詳述するが、貫通電極３は、半導体基板１を他方の面１ｂから一方の面１ａまで貫通する貫通穴６の内面を全面的に覆う絶縁膜４上と、半導体基板１の一方の面１ａから電極５までの層間絶縁膜２の貫通穴６ａ内とに連続して形成された金属層などの導体で構成されている。よって、貫通電極３は、半導体基板１とは絶縁膜４で絶縁されるとともに、半導体基板１の一方の面１ａの外側では層間絶縁膜２で半導体基板１とは絶縁されている。
【００４５】
パッド電極５の材料の例としては、アルミニウム、又は、チタンを例示するが、ポリシリコン、タングステン、タンタル、窒化チタン、窒化タンタル、金、又は、銀などの導電体であればよい。
【００４６】
層間絶縁膜２は、少なくとも１種類以上の絶縁膜で構成されており、素子分離の熱酸化膜、窒化シリコン、ノンドープドシリコングラス、ＢＰドープドシリコングラス、低誘電率絶縁膜の組み合わせ、又は、いずれかでよい。
【００４７】
ここで、図３に示すように、パッド電極５と能動素子７は半導体基板１の同じ面１ａにある。
【００４８】
一例として、層間絶縁膜２の厚さは１μｍ、パッド電極５の材質としてアルミニウム（厚さ８００ｎｍ）と密着層として窒化チタン及びチタン（窒化チタンとチタンとを合わせて厚さ２００ｎｍ）を用いている。ここで、密着層としては、窒化チタンのみで１５０ｎｍの厚さでもよいし、チタンだけで１５０ｎｍの厚さでもよいし、窒化チタンとチタンを足した膜厚が１５０ｎｍでもよい。パッド電極５の表面側にはパッシベーション膜８として、一例として、窒化シリコン（厚さ１μｍ）を形成している。また、半導体基板１は、一例として、ｐ型にドーピングしたシリコンを用いており、グラインダにより薄化している（図１１）。図１０のように、半導体基板１を、一例として、厚さ２００μｍまで薄化した。一例として、パッド電極５の大きさは縦１５０μｍ×横１５０μｍである。また、グラインダにより薄化する前に、一例として、図１０及び図１１に示すように、キャリア基板２０によって、半導体基板１の能動素子７側の面（パッシベーション膜８側の面）を覆い、能動素子７及びその他の電極をキャリア基板２０で保護している。キャリア基板２０は一例としてガラスを用いている。
【００４９】
次いで、図１２に示すように、最終工程で、前記半導体基板１を個片化して、図３の半導体装置を製造する。
【００５０】
なお、図１において、９は半導体基板１の他方の面１ｂに配置されたＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）用電極である。このＢＧＡ用電極９とパッド電極５とが貫通電極３で電気的に接続される。図３において、９ａはＢＧＡ用電極９に固定されたボールバンプである。
【００５１】
このような構造を有する半導体装置において、半導体基板１に貫通電極３を形成する方法の第１工程Ｓ１〜第６工程Ｓ６について、以下に、説明する。
【００５２】
（第１工程Ｓ１）
まず、第１工程Ｓ１（図２参照）は、図４Ａ，図４Ｂ，図４Ｃにそれぞれ示す３工程で構成されている。
【００５３】
第１工程Ｓ１（図２参照）の図４Ａに示すレジストマスク形成工程では、半導体基板１の能動素子７が配置されている面（一方の面）１ａに金属電極（パッド電極）５がある。そして、金属電極５と半導体基板１の間には層間絶縁膜２があり、半導体基板１の反対側の面１ｂに、貫通電極形成部分１ｃ以外の部分に、一例として厚さ３０μｍのレジストマスク３０を形成する。
【００５４】
次いで、第１工程Ｓ１（図２参照）の図４Ｂに示す貫通穴形成用ドライエッチング工程では、半導体基板１の前記面１ａとは反対側の面（他方の面）１ｂのレジストマスク３０で覆われていない部分、すなわち、貫通電極形成部分１ｃを、ドライエッチングにより、層間絶縁膜２に到達するまで半導体基板１をエッチングして半導体基板１に貫通穴６を形成する。一例として、半導体基板１の厚さは２００μｍ、貫通穴６の入り口の直径は１００μｍ、貫通穴６は、貫通穴軸芯に対して８９°傾斜したテーパ形状である。
【００５５】
次いで、第１工程Ｓ１（図２参照）の図４Ｃに示すアッシング工程では、前記エッチング後、アッシングにより、レジストマスク３０を半導体基板１の反対側の面１ｂから全て除去する。
【００５６】
前記ドライエッチング工程（第１工程Ｓ１）の後、洗浄工程を行うのが好ましい。洗浄工程とは、貫通穴６内及び半導体基板１の反対側の面１ｂの表面のエッチング生成物を除去するため又は異物を除去するための工程である。一例として、洗浄液としては、異物を除去するときは純水を使用し、酸化膜ドライエッチング後（図２の第１工程Ｓ１）の反応生成物を除去するときは、硫酸を使用するのが好ましい。
【００５７】
（第２工程Ｓ２）
その後、図４Ｄに示すように、第２工程Ｓ２（図２参照）で、貫通穴６内の底面及び側面、並びに、半導体基板１の貫通穴６の開口側の表面（半導体基板１の反対側の面（他方の面）１ｂ）に、ＣＶＤにより絶縁膜４をそれぞれ形成する。一例として、貫通穴６の開口側の表面１ｂの絶縁膜４（図４Ｄの４ａ参照）の厚さは３μｍ、貫通穴６の底面の絶縁膜４（図４Ｄの４ｂ参照）の厚さは０．２μｍである。通常、前記ＣＶＤ処理では、貫通穴６内にＴＥＯＳ（Tetraethoxysilane）のラジカルが到達する確率が低くなるので、図５Ａに示すように、貫通穴６内の底面の絶縁膜４（図５Ａの４ｂ参照）の厚さよりも、半導体基板１の貫通穴６の開口側の表面１ｂの絶縁膜４（図５Ａの４ａ参照）の厚さのほうが厚くなるように堆積させる。そのため、貫通穴６内の開口側の表面１ｂの付近の貫通穴６の側面に付着する絶縁膜４（図５Ａの４ｃ参照）の厚さは、半導体基板１の貫通穴６の開口側の表面１ｂの絶縁膜４（図５Ａの４ａ参照）の厚さとほぼ同等であり、貫通穴６の開口側の表面１ｂから貫通穴６の底面にかけて徐々に少なくなる。そして、貫通穴６の底面付近の側面に付着する絶縁膜４（図５Ａの４ｃ参照）の厚さは、貫通穴６の底面に付着する絶縁膜４（図５Ａの４ｂ参照）の厚さとほぼ同じになる。なお、図１９Ｄは、概略図示であって、この説明とは寸法的には異なって図示されている。
【００５８】
（第３工程Ｓ３）
次いで、図４Ｅに示すように、第３工程Ｓ３（図２参照）で、貫通穴６の側面の絶縁膜４（図４Ｅの４ｃ参照）をエッチングしないように、貫通穴６の底面の絶縁膜４（図４Ｄの４ｂ参照）の部分（一例として、厚さ０．２μｍの部分）の全て及び半導体基板１の貫通穴６の開口側の表面１ｂの絶縁膜４（図４Ｄの４ａ参照）の一部をドライエッチングにより除去し、貫通穴６の底面においてパッド電極５の下面側のチタンを露出させる。すなわち、半導体基板１に形成された貫通穴６の底面からパッド電極５までに存在する、貫通穴６の底面の絶縁膜４（図４Ｄの４ｂ参照）と層間絶縁膜２とを同時にエッチング加工する。これにより、半導体基板１に形成された貫通穴６の底面からパッド電極５までの絶縁膜４ｂと層間絶縁膜２とをエッチングで除去することにより、貫通穴６をさらに層間絶縁膜２内にまで延ばし、半導体基板１の前記一方の面１ａの前記電極５を前記貫通穴６の前記底面に露出させる。通常、平行平板型ドライエッチング装置を用いた場合、ドライエッチング装置の真空容器内の圧力が高いため、平均自由行程が短く、イオン又はラジカルの衝突が頻繁に発生するため、絶縁膜４及び層間絶縁膜２のエッチングに寄与するイオン及びラジカルが貫通穴６内に到達することが困難である。そのため、貫通穴６内の底面の絶縁膜４及び層間絶縁膜２のエッチングレートが、貫通穴６の開口側の表面１ｂの絶縁膜４（図４Ｄの４ａ参照）のエッチングレートよりも著しく低くなり、貫通穴６内の底面の絶縁膜４及び層間絶縁膜２をエッチング除去する前に、表面１ｂの絶縁膜４がなくなってしまう。
【００５９】
そこで、低圧で放電を維持することのできる誘導結合プラズマ装置（図６参照）を用い、さらに、５Ｐａ以下の高真空でエッチングすることによって、貫通穴６の底面の絶縁膜４のエッチングレートと貫通穴６の開口側の表面１ｂの絶縁膜４のエッチングレートを近づけることができる。真空度の下限値は、実用上、放電の維持ができる０．１Ｐａである。
【００６０】
一例として、図６の誘導結合プラズマ装置で行う前記第３工程Ｓ３のエッチングについて説明する。
【００６１】
図６に示すように、真空室１０ａを内部に有しかつ接地された例えば円筒形状の真空容器１０内の下部電極１５に半導体基板１を載置し、真空容器１０内にエッチングガスの一例として、ＣＨＦ３と酸素とアルゴンとの混合ガスをそれぞれ２０ｓｃｃｍ、２ｓｃｃｍ、１００ｓｃｃｍだけ、ガス供給装置の一例として機能するガス導入ユニット１１から真空容器１０の側壁のガス供給口１１ａを介して真空容器１０内に供給する。そして、真空容器１０内を排気する排気装置の一例としてのターボ分子ポンプ１２と、真空容器１０の底面の排気口２１の開度を調整する圧力調整弁及びメインバルブ１３とにより、真空容器１０内の圧力を１Ｐａに保つ。ここでは、ターボ分子ポンプ１２と圧力調整弁及びメインバルブ１３となどにより、圧力制御装置の一例を構成している。下部電極１５は、真空容器１０内に複数本の支柱である絶縁体６０を介して配置されている。下部電極１５に対向して真空容器１０の上部円形開口に、一例として石英で構成されかつ円形の誘電体窓１６が設けられている。誘電体窓１６の外側の上面近傍にはコイル１７が設けられている。このコイル１７には、整合器１４ａを介して、プラズマ発生用高周波電力供給装置の一例としての高周波電源１４が接続されている。高周波電源１４により、一例として１３．５６ＭＨｚの高周波電力を、コイル１７に整合器１４ａを介して供給する。これにより、コイル１７から発生した電磁波を誘電体窓１６を介して真空容器１０内に通過させ、誘導結合型プラズマを、真空容器１０内の下部電極１５の上方空間及びその周辺に発生させることができる。前記した圧力状態を保持しつつ、誘導結合プラズマ用コイル１７に１２００Ｗの高周波電力を高周波電源１４から整合器１４ａを介して印加することによって、プラズマを真空容器１０内に発生させる。また、前記下部電極１５に２００Ｗの高周波電力を高周波電源１９から整合器１９ａを介して印加することによって、自己バイアスを発生させる。これにより、プラズマ中のイオンを半導体基板１に向けて加速させ、半導体基板１の他方の面１ｂの絶縁膜４及び貫通穴６内の絶縁膜４及び層間絶縁膜２をエッチング加工する。ドライエッチング時の真空容器１０内に導入するガスは、少なくとも１種類のパーフルオロカーボンを含んだガスである。前記例では、ＣＨＦ３を用いているが、これに限られるものではなく、ＣＦ４、Ｃ４Ｆ８、Ｃ２Ｆ６、又は、ＣＨ２Ｆ２などのパーフルオロカーボンを用いてもよい。このような装置で、前記第３工程Ｓ３を行なうことができる。
【００６２】
ここで、前記第２工程Ｓ２（図４Ｄ参照）で前記半導体基板１の他方の面１ｂに堆積する絶縁膜４（図４Ｄの４ａ参照）の厚さＡと前記貫通穴６の底面に堆積する絶縁膜４（図４Ｄの４ｂ参照）の厚さＢと、前記半導体基板１の一方の面１ａの層間絶縁膜２の厚さＣと、前記第３工程Ｓ３（図４Ｅ参照）で前記半導体基板１の他方の面１ｂの絶縁膜４（図４Ｄの４ａ参照）を除去するエッチング速度Ｄと、前記第２工程Ｓ２で形成された前記貫通穴６の底面の絶縁膜４（図４Ｄの４ｂ参照）と前記層間絶縁膜２の厚さＣとを第３工程Ｓ３でエッチングする平均のエッチング速度Ｅとの間では、以下の関係式が成立するようにする。
【００６３】
（Ｂ＋Ｃ）／Ａ＜Ｅ／Ｄ    ．．．．．（式１）
言い換えれば、この関係式が成立するように、パッド電極５の下の層間絶縁膜２の厚さＣと、第２工程Ｓ２のＣＶＤの半導体基板１の他方の面１ｂの絶縁膜４（図４Ｄの４ａ参照）の厚さＡ及び貫通穴６の底面の絶縁膜４（図４Ｄの４ｂ参照）の厚さＢと、第３工程Ｓ３のドライエッチング工程における半導体基板１の他方の面１ｂの絶縁膜４（図４Ｄの４ａ参照）のエッチング速度Ｄ及び貫通穴６の底面の絶縁膜４（図４Ｄの４ｂ参照）と前記層間絶縁膜２の厚さＣとのエッチング速度Ｅを設定する。前記式１を満たした厚さ及びドライエッチング条件で加工することによって、図５Ｂに示すような断面構造の貫通穴６及び絶縁膜４を得ることができる。
【００６４】
前記（Ｅ／Ｄ）の値は、半導体基板１の全面における面内均一性を考慮して、５％〜１０％の安全係数を見込んで、（Ｅ／Ｄ）×（１．０５〜１．１０）の値としてもよい。
【００６５】
ここで、エッチング速度Ｅの算出方法の例としては、以下のいずれかを使用する。
【００６６】
（１）半導体基板１に形成された複数の貫通穴６のうち、少なくとも１つ以上の貫通穴６の底面の絶縁膜４ｂの平均のエッチング速度をエッチング速度Ｅとする。
【００６７】
（２）複数の貫通穴６の底面の絶縁膜４ｂを構成する膜の少なくとも１つのエッチング速度を算出し、これを全体のエッチング速度Ｅとする。
【００６８】
（３）複数の貫通穴６の底面の絶縁膜４ｃを構成する膜の少なくとも１つのエッチング速度を算出し、算出したエッチング速度に、それぞれの絶縁膜４ｃに対応する係数を積算することで、求められた値の平均のエッチング速度をエッチング速度Ｅとする。
【００６９】
（４）半導体基板１の他方の面１ｂの絶縁膜４ａのエッチング速度を算出し、算出したエッチング速度に、貫通穴６の底面の絶縁膜４ｂのエッチング速度に換算する係数を積算して、求められた値の平均のエッチング速度をエッチング速度Ｅとする。
【００７０】
ここで、第２及び第３の工程Ｓ２及びＳ３において、ドライエッチング方法を従来の方法で実施すると、図１３のように、半導体基板１の他方の面１ｂの絶縁膜４が消滅し、ショートしてしまう。
【００７１】
前記実施形態のこの第３工程Ｓ３の１つの実施例について説明する。一例として、パッド電極５の下の層間絶縁膜２の厚さＣが１μｍ、第２工程Ｓ２における半導体基板１の他方の面１ｂの絶縁膜４である堆積膜の厚さＡ及び貫通穴６の底面の絶縁膜４の厚さＢがそれぞれ３μｍ及び０．２μｍ、第３工程Ｓ３における半導体基板１の他方の面１ｂの絶縁膜４のエッチング速度Ｄ及び貫通穴６の底面の絶縁膜４と前記層間絶縁膜２の厚さＣとのエッチング速度Ｅがそれぞれ４００ｎｍ／分及び３００ｎｍ／分とする。よって、式１にそれぞれの値を代入する。
【００７２】
（Ｂ＋Ｃ）／Ａ＝（０．２μｍ＋１μｍ）／３μｍ＝０．４
Ｅ／Ｄ＝３００ｎｍ／分／４００ｎｍ／分＝０．７５
０．４＜０．７５
これにより、この実施例では、式１が成立している。
【００７３】
ここで、貫通穴６の底面の絶縁膜４の厚さＢ＝０．２μｍと、層間絶縁膜２の厚さＣ＝１μｍとを、貫通穴６の底面の絶縁膜４のエッチング速度Ｅ＝３００ｎｍ／分でエッチングするときの時間として、（Ｂ＋Ｃ）／Ｅ＝（０．２μｍ＋１μｍ）／３００ｎｍ／分＝４分であると計算できる。よって、第３工程Ｓ３のエッチング処理時間が、前記計算では４分間の処理であるが、半導体基板１の全面における面内均一性として±５％を考慮に入れて、約３０％のオーバーエッチングを含んで、５分間エッチング処理を実施した。このとき、貫通穴６の底面の絶縁膜４（図４Ｄの４ｂ参照）はすべて除去され、パッド電極５の下面側のチタンが、貫通穴６の底面に露出される。また、半導体基板１の他方の面１ｂの絶縁膜４（図４Ｄの４ａ参照）の残りの絶縁膜４ａの厚さＦは１μｍであった。半導体基板１の他方の面１ｂの絶縁膜４の厚さＦが３００ｎｍまで許容できる（言い換えれば、残留膜厚が３００ｎｍまで許容できる）とすると、第２工程Ｓ２で、半導体基板１の他方の面１ｂに堆積する絶縁膜４Ａの厚さが２．３μｍでもよい。
【００７４】
（第４工程Ｓ４）
次いで、第３工程Ｓ３に続く第４工程Ｓ４（図２参照）では、スパッタ法により金属膜を貫通穴６の内部に付着させるため、まず、第５工程Ｓ５のめっきのためのシード層３２を形成する（図４Ｆ参照）。一例として、貫通電極３の電極材料として銅を用いるため、銅のシード層３２を形成する。また、シード層３２の密着層３１の一例としてチタンを用いることができる。貫通穴６の底面に付着するチタンの密着層３１の厚さの一例としては５０ｎｍ程度である。よって、チタンより構成する密着層３１を、まず、貫通穴６の側面及び底面及び貫通穴６の開口側の半導体基板１の他方の面１ｂにスパッタ法により形成する。その後、密着層３１の上にシード層３２をスパッタ法により形成する。
【００７５】
（第５工程Ｓ５）
次いで、第５工程Ｓ５（図２参照）で、前記チタンの密着層３１及び銅のシード層３２にそれぞれ電流を流すことによって、銅の電解めっきを行い、貫通穴６の内部及び他方の面１ｂに銅を成長させて、銅の導電層３２ａを形成する（図４Ｇの３２ａ参照）。この結果、半導体基板１の他方の面１ｂに金属層３１，３２，３２ａを形成するとともに、貫通穴６の側面及び底面とに金属層３１，３２，３２ａを形成して貫通電極３を形成し、貫通電極３により、第３工程Ｓ３で露出させた半導体基板１の一方の面１ａの電極５と半導体基板１の他方の面１ｂの金属層３１，３２，３２ａとを接続させる。
【００７６】
（第６工程Ｓ６）
次いで、第６工程Ｓ６（図２参照）で、半導体基板１の反対側の面１ｂに形成された銅の導電層３２ａに対して回路形成を行うためのレジストマスク３３を形成する。すなわち、銅の導電層３２ａにレジストマスク３３を全面に塗布したのち（図４Ｈ参照）、回路形成不要部分を露光し、現像により露光された部分を除去し、残ったレジストマスク３３ａをベーキングして、回路形成部分にのみレジストマスク３３ａを形成する（図４Ｉ参照）。その後、エッチングにより、レジストマスク３３ａで覆われていない部分の導電層３２ａを除去する（図４Ｊ参照）。
【００７７】
最後に、残ったレジストマスク３３ａをアッシングにより除去して、導電層３２ａで構成される電極配線の形成を行う（図４Ｋ参照）。
【００７８】
１つの実施例について、以下に説明する。前記第２工程Ｓ２のＣＶＤ工程において、平行平板型のＣＶＤ装置を用いた。ガスはＴＥＯＳを用いるＴＥＯＳＣＶＤを行う。ＴＥＯＳの流量として２ｇ／ｍｉｎをＣＶＤチャンバー内に供給し、ＣＶＤチャンバーでプラズマを発生させ、半導体基板１に絶縁膜４を堆積した。ＣＶＤによる絶縁膜４の形成に対しても、前記したドライエッチングと同様に、圧力で貫通穴６内に堆積しやすいか否かが決まる。半導体基板１に到達するラジカルの他に、貫通穴６内に侵入するラジカル量で貫通穴６の底面に付着する量が決まり、堆積して形成された絶縁膜４の厚さが決まる。堆積して形成された絶縁膜４は、シリコン酸化膜、又は、シリコン窒化膜であり、プラズマＣＶＤ、熱ＣＶＤ、又は、常圧ＣＶＤにより形成される。また、ここでは、前記堆積の方法として、ＣＶＤを例として挙げたが、スパッタによるシリコン酸化膜の生成、及び、蒸着による合成樹脂若しくはシリコン酸化膜の生成でもよい。このように生成すれば、特に、貫通穴６内にラジカルが到達する量を減少させることができて、貫通穴６内の底面の絶縁膜４（図５Ａの４ｂ参照）の厚さよりも、半導体基板１の貫通穴６の開口側の表面１ｂの絶縁膜４（図５Ａの４ａ参照）の厚さのほうが厚くなるように堆積させることができる。
【００７９】
前記第３工程Ｓ３において、前記真空容器１０内の圧力が高いときには、平均自由行程が短くなり、イオンが中性粒子と衝突する確率が増えるため、イオンが減速して貫通穴６の底面に到達しないと考えられる。
【００８０】
図７に、半導体基板１の他方の面（表面）１ｂの絶縁膜４のエッチング速度Ｄと貫通穴６内の底面の絶縁膜４のエッチング速度Ｅの比（Ｅ／Ｄ）の圧力依存性を示す。前記真空容器１０内の圧力が高真空になるほど、貫通穴６内の底面の絶縁膜４のエッチング速度Ｅが向上し、半導体基板１の他方の面１ｂの絶縁膜４のエッチング速度Ｅに貫通穴６内の底面の絶縁膜４のエッチング速度Ｄが近づいていることがわかる。
【００８１】
図８は、前記式１で述べた第３工程Ｓ３で、半導体基板１の他方の面１ｂの残りの絶縁膜４の厚さＦが０．３μｍになるために必要な絶縁膜４の厚さの圧力依存性を示している。貫通穴６内の底面の絶縁膜４のエッチング速度Ｅが減少するために、前記真空容器１０内の圧力が増えるほど、エッチング処理時間が延びる。
【００８２】
図９は、エッチング処理後の半導体基板１の他方の面１ｂの残りの絶縁膜４の厚さＦが０．３μｍとしたときに、必要なエッチング速度の面内均一性を示している。例えば、前記真空容器１０内の圧力が１Ｐａのときに、必要なエッチング速度の面内均一性は±１３％であるのに対して、実際のエッチング速度の面内均一性は±５％程度であるため、０．３μｍは十分に確保される。しかしながら、真空容器１０の圧力が８Ｐａのとき、必要なエッチング速度の面内均一性は±３．３％であるため、実際のエッチング速度の面内均一性が±５％であったときには、面内の絶縁膜４の一部が除去され、シリコンの半導体基板１が露出することを意味している。そのため、シリコンの半導体基板と電極が接続し、リークを発生させる（図１４Ａの矢印Ｚ参照）。このようなリークの発生を防止するため、半導体基板１の他方の面１ｂの絶縁膜４が０．３μｍ以上の必要な厚さを確保しつつ、第３工程Ｓ３のドライエッチングにおけるエッチング速度の面内均一性±５％程度であることから、第３工程Ｓ３のドライエッチング処理の真空容器１０内の圧力は、５Ｐａ以下とすることが望ましい。ここで、半導体基板１の他方の面１ｂの絶縁膜４の残り厚さＦが０．３μｍ以上であるのは、絶縁耐圧特性を確保するためである。このようにすれば、詳しくは後述するが、図１４Ｂに示すように、シリコンの半導体基板１と電極５が接続せず、両者の部材間でのリークの発生を防止できる。
【００８３】
また、圧力５Ｐａで放電を維持するためには、高密度プラズマ源が必要であり、前記実施形態では、高密度プラズマ源としては誘導結合プラズマを挙げたが、これに限られるものではなく、電子サイクロトロン共鳴プラズマ、ヘリコンプラズマ、ＶＨＦプラズマ、又は、マグネトロンＲＩＥを使用することが適当である。
【００８４】
第４工程Ｓ４において、前記実施形態では、一例として、スパッタを用いて密着層のチタン及び電極シード層の銅を生成することを説明したが、ＣＶＤによりポリシリコン又はタングステンを密着層及び電極シード層として生成することもできる。
【００８５】
ここで、半導体基板１の上に配置している回路が能動素子７であることを説明したが、能動素子７は、トランジスタ、電荷結合素子、ＰＮ接合、ピエゾによる抵抗変化又は電圧変化又は温度変化素子、ＳＨＧ（二次高調波発生素子）、又は、非線形光学効果を用いた素子などの光導波路の増幅素子、液晶、又は、発光素子である。
【００８６】
前記実施形態によれば、第３工程Ｓ３において、前記第２工程Ｓ２で形成した前記貫通穴６の前記底面の前記絶縁膜４ｂ、及び、前記半導体基板１の前記一方の面１ａにある前記層間絶縁膜２を同時にエッチング加工し、前記貫通穴６の前記底面の前記絶縁膜４ｂ及び層間絶縁膜２を除去して前記半導体基板１の前記一方の面１ａの電極５を露出させるようにしている。よって、従来、層間絶縁膜をエッチングにより除去する工程と、貫通穴の底面の絶縁膜をエッチングにより除去する工程とを別々に行っていた場合と比較して、エッチング工程を１回で共用化することができて、工程数が少なくなり、必要な装置も少なくなるため、短時間で処理することができ、生産性が向上するとともに、製造コストを低減することができる。ここで、従来の貫通穴内の層間絶縁膜の除去のためのドライエッチング工程と貫通穴の底面の絶縁膜除去のためのドライエッチング工程を共用化するためには、一例として、ＣＶＤ及びドライエッチング工程の半導体基板１の他方の面１ｂの絶縁膜４の厚さ及びエッチング速度などを前記した式１に基づき設定すればよい。このようにすることによって、１工程分の装置が不要になり、短時間で処理することができ、製造コストを低減することができると言った効果を確実に奏することができる。
【００８７】
また、能動素子側の面にあるパッド電極５が露出される回数が１回になり、パッド電極５が削られる可能性が少なくなり、パッド電極５と、能動素子側の面１ａとは反対側の面（他方の面）１ｂの導電層３２ａとを貫通電極３で電気的に確実に接続できると同時に、貫通電極３と半導体基板１との短絡を防止することができて、信頼性の向上を確保することができる。
【００８８】
ここで、前記実施形態による貫通電極３の作成方法により作成された貫通電極３を有する半導体基板１で構成される前記半導体装置の動作と前記貫通電極３付近の構成との関係について、さらに、説明する。
【００８９】
図１は、本発明の前記実施形態による貫通電極３の作成方法により作成された貫通電極３を有する半導体基板１の断面図を示し、図３は、その半導体基板１を備える半導体装置の断面図を示す。図１４Ｂに貫通電極３のパッド電極５の付近の断面図を示す。
【００９０】
半導体装置の動作時には、半導体基板１の温度が上昇する。このとき、半導体基板１の温度は８０℃〜１２０℃程度にまで上昇している。半導体装置の動作時の動作保証温度がマイナス５５℃以上である場合には、最大の温度上昇は、１２０℃＋５５℃＝１７５℃であることから、１７０℃程度であると予想できる。半導体基板１のシリコンの線膨張係数が２．６Ｅ−６／Ｋ〜３．５Ｅ−６／Ｋのため、２００μｍ厚の半導体基板１は、０．１μｍほど、厚さ方向に膨張する。一方、絶縁膜４であるシリコン酸化膜の線膨張係数は０．４Ｅ−６／Ｋ〜０．５５Ｅ−６／Ｋのため、絶縁膜４の厚さ方向の膨張は０．０１μｍであり、絶縁膜４のひずみ量は０．０５％である。絶縁膜４であるシリコン酸化膜のヤング率が７３ＧＰａのため、絶縁膜４の内部応力は３７ＭＰａとなる。
【００９１】
ＣＶＤによって貫通穴６内に絶縁膜４として成膜した膜がシリコン酸化膜であれば、前記内部応力だけでは絶縁膜４の破断に至ることはない。しかしながら、半導体装置として動作して、絶縁膜４であるシリコン酸化膜に、熱ストレスが繰り返し継続してかかることによって、絶縁膜４の寿命が短くなり、応力の最も大きい箇所で絶縁膜４が破断することがある。例えば、図１４Ａ及び図１５Ａに示す従来例の構造では、シリコンの半導体基板１０１の貫通穴１０６内での絶縁膜１０４の形状（半導体基板１０１の厚さ方向に対する半導体基板１０１と絶縁膜１０４との界面の傾斜角度）は８９°程度のテーパ形状となり、層間絶縁膜１０２の形状（半導体基板１０１の厚さ方向に対する絶縁膜１０４と層間絶縁膜１０２との界面の傾斜角度）は６０°程度のテーパ形状となる。このため、ＣＶＤによって成膜されたシリコン酸化膜の絶縁膜１０４において、層間絶縁膜１０２と半導体基板１０１との界面付近（図１５Ａの矢印Ｘ参照）で傾斜角度が８９°程度から６０°程度に変わるため、絶縁膜１０４に対する引っ張りのベクトルが変わることになる。この結果、最も応力が絶縁膜１０４にかかり（図１５Ａの矢印Ｙ参照）、半導体装置としての使用を繰り返すと、絶縁膜１０４であるシリコン酸化膜が破断することになる。このため、半導体装置の使用途中で絶縁性が損なわれ、半導体装置の誤動作、場合によっては火災が発生することになる。
【００９２】
また、層間絶縁膜１０２の付近では、絶縁膜１０４と半導体基板１０１のシリコンにおいて界面抵抗が低いため、層間絶縁膜１０２と絶縁膜１０４との間の界面に沿って、電極１０５から半導体基板１０１に向けて電流が流れやすく、絶縁破壊、又は、電気リークが発生する可能性がある（図１４Ａの矢印Ｚ及び図１５Ｂの矢印Ｚ参照）。
【００９３】
これに対して、本発明の前記実施形態においては、第２工程Ｓ２及び第３工程Ｓ３において、ＣＶＤによる貫通穴６の底面の絶縁膜４と層間絶縁膜２とを同時に加工するため、第４工程Ｓ４で成膜する金属電極（導電層）３２ａに対して、絶縁膜４と層間絶縁膜２との２種類の絶縁膜で半導体基板１に対して絶縁を行うことができる（図１６Ａ及び図１６Ｂ参照）。すなわち、図１６Ａ及び図１６Ｂに拡大して示すように、半導体基板１の厚み寸法内では、金属電極３２ａは、貫通穴６の側面に形成された絶縁膜４により半導体基板１に対して絶縁されている。半導体基板１の一方の面１ａから電極５の間では、絶縁膜４の一部が層間絶縁膜２内に入り込んでいるため、金属電極３２ａは、層間絶縁膜２内に入り込んだ絶縁膜４により半導体基板１に対して絶縁されるとともに、その後は、層間絶縁膜２のみにより絶縁されるようになっている。
【００９４】
このような構造では、例えば、シリコンの半導体基板１の貫通穴６内での絶縁膜４の形状（半導体基板１の厚さ方向に対する半導体基板１と絶縁膜４との界面の傾斜角度）は８９°程度のテーパ形状となり、層間絶縁膜２の形状（半導体基板１の厚さ方向に対する金属電極（導電層）３２ａと層間絶縁膜２との界面の傾斜角度）は６０°程度のテーパ形状となる。このため、ＣＶＤによって成膜されたシリコン酸化膜の絶縁膜４において、層間絶縁膜２と半導体基板１との界面付近では、貫通穴６内の絶縁膜４が層間絶縁膜２内に入り込んだ状態となっており、前記界面付近で傾斜角度が無く、層間絶縁膜２と半導体基板１との界面付近での絶縁膜４に対する引っ張りのベクトルが無くなる。よって、半導体装置すなわちデバイスの信頼性を向上させることができる。
【００９５】
また、第１工程Ｓ１のシリコンエッチングにおいて、半導体基板１のシリコンに対して、層間絶縁膜２の選択比が２００程度のため、例えば、３０％のオーバーエッチング時に層間絶縁膜２を面内では０．０μｍ〜０．３μｍ程度削るため、シリコンの半導体基板１と層間絶縁膜２の界面付近では、第２工程Ｓ２のＣＶＤで成膜する絶縁膜４が、貫通穴６の底面で、０．３μｍ程度、層間絶縁膜２側に入り込んでいる。層間絶縁膜２側に入り込む数値として０．３μｍ程度としたのは、パッド電極５まで到達しないようにするためであり、パッド電極５まで到達しなければ任意の値でよい。
【００９６】
層間絶縁膜２は、少なくとも１種類以上の絶縁膜で構成されており、素子分離の熱酸化膜、窒化シリコン、ノンドープドシリコングラス、ＢＰドープドシリコングラス、低誘電率絶縁膜の組み合わせ、又は、いずれかでよい。
【００９７】
なお、前記様々な実施形態のうちの任意の実施形態を適宜組み合わせることにより、それぞれの有する効果を奏するようにすることができる。
【産業上の利用可能性】
【００９８】
本発明の貫通電極の形成方法及び半導体装置は、半導体基板の一方の面の能動素子を含む電子回路と半導体基板の他方の面の導電層とを電気的に接続する貫通電極の形成において、低コストに形成でき、半導体装置として信頼性も確保することができる。【００９９】
本発明は、添付図面を参照しながら好ましい実施形態に関連して充分に記載されているが、この技術の熟練した人々にとっては種々の変形又は修正は明白である。そのような変形又は修正は、添付した請求の範囲による本発明の範囲から外れない限りにおいて、その中に含まれると理解されるべきである。
【図１】
2010070826.tif 000003
【図２】
2010070826.tif 000004
【図３】
2010070826.tif 000005
【図４Ａ】
2010070826.tif 000006
【図４Ｂ】
2010070826.tif 000007
【図４Ｃ】
2010070826.tif 000008
【図４Ｄ】
2010070826.tif 000009
【図４Ｅ】
2010070826.tif 000010
【図４Ｆ】
2010070826.tif 000011
【図４Ｇ】
2010070826.tif 000012
【図４Ｈ】
2010070826.tif 000013
【図４Ｉ】
2010070826.tif 000014
【図４Ｊ】
2010070826.tif 000015
【図４Ｋ】
2010070826.tif 000016
【図５Ａ】
2010070826.tif 000017
【図５Ｂ】
2010070826.tif 000018
【図６】
2010070826.tif 000019
【図７】
2010070826.tif 000020
【図８】
2010070826.tif 000021
【図９】
2010070826.tif 000022
【図１０】
2010070826.tif 000023
【図１１】
2010070826.tif 000024
【図１２】
2010070826.tif 000025
【図１３】
2010070826.tif 000026
【図１４Ａ】
2010070826.tif 000027
【図１４Ｂ】
2010070826.tif 000028
【図１５Ａ】
2010070826.tif 000029
【図１５Ｂ】
2010070826.tif 000030
【図１６Ａ】
2010070826.tif 000031
【図１６Ｂ】
2010070826.tif 000032
【図１７】
2010070826.tif 000033
【図１８】
2010070826.tif 000034
【図１９Ａ】
2010070826.tif 000035
【図１９Ｂ】
2010070826.tif 000036
【図１９Ｃ】
2010070826.tif 000037
【図１９Ｄ】
2010070826.tif 000038
【図１９Ｅ】
2010070826.tif 000039
【図１９Ｆ】
2010070826.tif 000040
【図１９Ｇ】
2010070826.tif 000041
【図２０】
2010070826.tif 000042
【図２１】
2010070826.tif 000043
【図２２】
2010070826.tif 000044
【手続補正書】
【提出日】平成22年10月26日(2010.10.26)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の一方の面に、能動素子を含む電子回路があり、その一方の面上の電極と前記半導体基板の他方の面の導電層とを、前記半導体基板を貫通する貫通電極で電気的に接続する半導体装置に関する。また、そのような貫通電極の形成方法、及び、前記貫通電極を有する前記半導体基板を備える半導体装置に関する。
【背景技術】
【０００２】
集積回路のパッケージ面積を低減させるために、従来のワイヤーボンディングに代えて、半導体基板１０１を貫通する貫通電極１０３が用いられている（たとえば特許文献１の図５参照）。図１７〜図１９Ｇは、それぞれ、従来の半導体基板１０１を貫通する貫通電極１０３の構成図及び作成フローチャート及び工程図である。
【０００３】
従来の半導体基板の製造方法を図１７〜図１９Ｇを示しながら説明する。
【０００４】
半導体基板１０１の一方の面１０１ａに、トランジスタなどの能動素子１０７（図２０参照）を形成した後、層間絶縁膜１０２内にパッド電極１０５を形成している。一方、半導体基板１０１の他方の面１０１ｂより、前記層間絶縁膜１０２内のパッド電極１０５を電気的に接続するため、図１８のようなフローで貫通電極１０３を作成する。ここで、図１７のパッド電極１０５と図２０の能動素子１０７は半導体基板１０１の同じ面１０１ａにある。層間絶縁膜１０２の厚さは１μｍであり、パッド電極１０５の材質としてアルミニウム（厚さ８００ｎｍ）を用いると共に、密着層として窒化チタン及びチタン（窒化チタンとチタンとを合わせて厚さ２００ｎｍ）の３層を用いている。ここで、密着層としては、窒化チタンのみで１５０ｎｍの厚さでもよいし、チタンだけで１５０ｎｍの厚さでもよいし、窒化チタンとチタンを足した膜厚が１５０ｎｍでもよい。パッド電極１０５の表面側にはパッシベーション膜１０８として、厚さ１μｍの窒化シリコンを形成している。また、半導体基板１０１はｐ型にドーピングしたシリコンを用いており、グラインダにより薄化している（図２１）。従来の技術では、シリコンの半導体基板１０１を厚さ２００μｍまで薄化している。パッド電極１０５の大きさは１５０μｍ×１５０μｍである。また、図２０及び図２１に示すように、キャリア基板１２０によって、シリコンの半導体基板１０１の能動素子１０７側の面を覆い、能動素子１０７、及び、その他の電極をキャリア基板１２０で保護している。キャリア基板１２０はガラスを用いている。
【０００５】
以下、図１８のようなフローでの貫通電極１０３の作成方法について説明する。
【０００６】
まず、図１９Ａに示すように、第１１工程で、エッチングにより半導体基板１０１に貫通穴１０６を形成する。ここで、半導体基板１０１の能動素子１０７（図２０参照）が配置されている面１０１ａにはパッド電極（金属電極）１０５がある。そして、パッド電極１０５と半導体基板１０１の間には層間絶縁膜１０２があり、半導体基板１０１の反対側の面１０１ｂに、貫通電極形成部分１０１ｃ以外の部分に、厚さ３０μｍのレジストマスク１３０を作成する。
【０００７】
次いで、図１９Ｂに示すように、半導体基板１０１の反対側の面１０１ｂのレジストマスク１３０で覆われていない部分、すなわち、貫通電極形成部分１０１ｃを、ドライエッチングにより、層間絶縁膜１０２まで半導体基板１０１をエッチングして貫通穴１０６を形成する。例示すると、図１７のシリコンの半導体基板１０１の厚さは２００μｍ、貫通穴１０６の入り口の直径は１００μｍ、貫通穴１０６は８９°のテーパ形状である。
【０００８】
次いで、図１９Ｃに示すように、エッチング後、アッシングにより、レジストマスク１３０を半導体基板１０１の反対側の面１０１ｂから全て除去する。
【０００９】
その後、図１９Ｄに示すように、第１２工程で、貫通穴１０６の底面の層間絶縁膜１０２の１μｍの厚さ部分をドライエッチングにより全て除去し、前記パッド電極１０５の下面側のチタンを貫通穴１０６の底面内に露出させる。
【００１０】
次いで、図１９Ｅに示すように、第１３工程で、貫通穴１０６の底面及び側面、及び、半導体基板１０１の貫通穴１０６の開口側の表面（半導体基板１０１の反対側の面１０１ｂ）に、ＣＶＤ法により絶縁膜１０４を形成する。貫通穴１０６の開口側の表面の絶縁膜１０４の厚さは２μｍ、貫通穴１０６の底面の絶縁膜１０４の厚さは０．２μｍである。貫通穴１０６の側面の絶縁膜１０４の厚さに関して、貫通穴１０６の表面１０１ｂ付近の側面に付着する絶縁膜１０４の厚さは、半導体基板１０１の反対側の面１０１ｂの絶縁膜１０４の厚さとほぼ同等で、貫通穴１０６の表面１０１ｂ側から底面側にかけて徐々に少なくなり、貫通穴１０６の底面付近の側面に付着する絶縁膜１０４の厚さは、貫通穴１０６の底面に付着する絶縁膜１０４の厚さとほぼ同じになる。なお、図１９Ｄは、概略図示であって、この説明とは寸法的には異なって図示されている。
【００１１】
次いで、図１９Ｆに示すように、第１４工程で、貫通穴１０６の側面の絶縁膜１０４をエッチングしないように、貫通穴１０６の底面の絶縁膜１０４の０．５μｍの厚さの部分及び半導体基板１０１の貫通穴１０６の開口側の表面１０１ｂの絶縁膜１０４の一部をドライエッチングにより除去し、前記パッド電極１０５の下面側のチタンを再び、貫通穴１０６の底面に露出させる。
【００１２】
次いで、第１５工程では、スパッタ法により金属膜１３１を貫通穴１０６の内部に付着させ、第１６工程のめっきのためのシード層を形成する。従来例の技術として、貫通電極１０３の金属膜の電極材料としては銅を用いている。また、密着層としてチタンを用いている。貫通穴１０６の底面に付着するチタンの厚さは５０ｎｍ程度である。また、密着層用チタンは、貫通穴１０６の側面及び底面及び貫通穴１０６側の半導体基板１０１の表面１０１ｂに形成する。
【００１３】
次いで、第１６工程で、前記チタン及び銅に電流を流すことによって、銅の電解めっきを行い、貫通穴１０６の内部及び表面１０１ｂに銅を成長させて金属層１３１をさらに厚く形成して、貫通電極１０３を構成するようにする。
【００１４】
次いで、具体的には図示しないが、第１７工程で、レジストマスクの形成及びエッチングにより、電極配線パターンを形成し、その後、レジストマスクを除去する。
【００１５】
次いで、図２２に示すように、最終工程で、図１７のように個片化する。
【００１６】
さらに、特許文献１及び特許文献２の例では、貫通穴エッチング加工後、半導体基板１０１の両面に電極をそれぞれ形成している。
【００１７】
また、シリコン基板の表面のパッド電極を当該シリコン基板の裏面に引き出すために貫通電極を形成する方法として、特許文献３の例がある。特許文献３の例では、シリコン基板の裏面から当該シリコン基板と層間絶縁膜とをエッチングしてパッド電極を底面とする貫通孔を形成し、この貫通孔のシリコン基板からなる側壁と、当該シリコン基板の裏面とに絶縁膜を形成し、その後、この貫通孔を埋め込むように絶縁膜上に銅等の金属材料を形成すると共に、この金属材料を所定形状に加工して電極を形成している。
【００１８】
また、半導体基板の表面のパッド電極を当該半導体基板の裏面に引き出すために貫通電極を形成する方法として、特許文献４の例がある。特許文献４の例では、半導体基板の表面の第１の絶縁膜の一部をエッチングして開口部を形成し、その開口部内からパッド電極を形成した後に、第２の絶縁膜を形成する。さらに、開口部よりも大きい開口径を有するビアホールを形成し、ビアホール内から第２の絶縁膜上に延びる第３の絶縁膜を形成し、ビアホールの底部の第３の絶縁膜をエッチングしてパッド電極を露出させ、ビアホール内に貫通電極と配線層を形成する。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開２００６−１１４５６８号公報
【特許文献２】特開２００４−９５８４９号公報
【特許文献３】特開２００５−０９３４８６号公報
【特許文献４】特開２００６−０３２６９９号公報
【発明の概要】
【発明が解決しようとする課題】
【００２０】
しかしながら、前記従来の方法では、エッチングを２回別々に行なうため、工程数が多くなり、それぞれの工程を行うために別々の装置が必要となり、製造コストが大きくなるとともに、パッド電極１０５が２回削られて信頼性が低下するといった問題があった。
【００２１】
すなわち、能動素子１０７側の面にあるパッド電極１０５において、第１２工程（層間絶縁膜１０２のエッチング）及び第１４工程（絶縁膜１０４のエッチング）において、パッド電極１０５が２回露出され、パッド電極１０５が削れるという問題点が挙げられる。パッド電極１０５が削れた場合、パッド電極１０５とめっきによる電極が接続されず、開放になる可能性があり、能動素子１０７の電流を能動素子１０７側の反対面へ電流を取り出すことができない可能性がある。
【００２２】
また、第１２工程及び第１４工程の酸化膜ドライエッチング工程において、貫通穴１０６の内部よりも貫通穴１０６の開口側の表面１０１ｂの酸化膜のエッチング速度が速いため、表面１０１ｂの酸化膜が除去されてしまい、後の工程で形成される金属層として形成されるめっき電極１３１とシリコンの半導体基板１０１が短絡してしまう可能性もあった。
【００２３】
また、前記特許文献１及び特許文献２の例では、貫通エッチング加工後、半導体基板１０１の両面に電極をそれぞれ形成しているので、工程数が増加していた。
【００２４】
また、前記特許文献３の例では、シリコン基板をエッチングする時と、層間絶縁膜をエッチングする時に、それぞれレジストマスクを必要としているので、工程数が増加していた。
【００２５】
また、前記特許文献４の例では、層間絶縁膜（第１の絶縁膜）をエッチングする時に、ビアホールに第２の絶縁膜と第３の絶縁膜という、２つの絶縁膜を必要としているので、工程数が増加していた。
【００２６】
従って、本発明の目的は、前記問題を解決することにあって、パッド電極と貫通電極を電気的な接続を確実なものにするのと同時に、貫通電極と半導体基板との短絡を防止することによって、工程削減及び信頼性の向上を確保することができる貫通電極の形成方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【００２７】
前記目的を達成するために、本発明は以下のように構成する。
【００２８】
本発明の第１態様によれば、半導体基板の一方の面に層間絶縁膜が形成されかつ前記層間絶縁膜に能動素子を含む電子回路が配置され、前記電子回路に接続されると共に前記一方の面上に設けられた電極と、前記半導体基板の他方の面側に形成された導電層とを貫通電極で接続する貫通電極の形成方法において、
前記電極に向けて他方の面から前記層間絶縁膜まで通じる貫通穴を前記半導体基板に形成する第１工程と、
前記貫通穴の側面及び底面並びに前記他方の面に絶縁膜を形成する第２工程と、
前記底面に形成された前記絶縁膜と前記電極上の前記層間絶縁膜とをエッチング加工することで前記電極のうち一方の面側の表面を露出させる第３工程と、
前記半導体基板の前記他方の面、並びに、前記貫通穴の側面及び底面に金属層をそれぞれ形成して前記貫通電極を形成し、前記貫通電極により、前記第３工程で露出させた前記電極と前記金属層とを接続させる第４工程と、
を備える貫通電極の形成方法を提供する。
【００２９】
本発明の第２態様によれば、前記第２工程において前記他方の面に形成する前記絶縁膜の厚さＡと前記貫通穴の前記底面に形成する前記絶縁膜の厚さＢと、前記一方の面の前記層間絶縁膜の厚さＣと、前記第３工程において前記他方の面の前記絶縁膜を前記エッチングで除去するときのエッチング速度Ｄと、前記第２工程で形成された前記貫通穴の前記底面の前記絶縁膜と前記層間絶縁膜の厚さＣをエッチングするときの平均のエッチング速度Ｅとの関係が、
（Ｂ＋Ｃ）／Ａ＜Ｅ／Ｄ
であることを特徴とする第１の態様に記載の貫通電極の形成方法を提供する。
【００３０】
本発明の第３態様によれば、前記第１工程において、貫通穴形成時に、前記他方の面の貫通電極形成部分以外の部分を覆うレジストマスクを前記他方の面に配置し、前記レジストマスクで覆われていない前記貫通電極形成部分の前記半導体基板に前記貫通穴を形成し、その後、前記レジストマスクを前記他方の面から除去することを特徴とする第１又は２の態様に記載の貫通電極の形成方法を提供する。
【００３１】
本発明の第４態様によれば、前記第１工程及び前記第２工程において、洗浄工程を含むことを特徴とする第１〜３のいずれか１つの態様に記載の貫通電極の形成方法を提供する。
【００３２】
本発明の第５態様によれば、前記第３工程は、第２工程で形成した前記貫通穴の前記底面の前記絶縁膜と前記貫通穴の前記底面と前記電極との間にある前記層間絶縁膜をドライエッチングにより加工して、前記貫通穴の前記底面の前記絶縁膜と前記貫通穴の前記底面と前記電極との間にある前記層間絶縁膜とを除去して前記貫通穴をさらに前記層間絶縁膜内にまで延ばし、前記一方の面の前記電極を前記貫通穴の前記底面に露出させることを特徴とする第１〜４のいずれか１つの態様に記載の貫通電極の形成方法を提供する。
【００３３】
本発明の第６態様によれば、前記第２工程において、前記絶縁膜を形成するとき、熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、及び、ＴＥＯＳＣＶＤのうちのいずれかを使用することを特徴とする第１〜５のいずれか１つの態様に記載の貫通電極の形成方法を提供する。
【００３４】
本発明の第７態様によれば、前記第３工程のエッチングをドライエッチングで行うとともに、前記貫通穴の前記底面の前記絶縁膜及び前記一方の面にありかつ前記貫通穴の前記底面と前記電極との間にある前記層間絶縁膜とを前記ドライエッチングで加工するとき、高密度プラズマ源である、誘導結合プラズマ、ヘリコンプラズマ、電子サイクロトロン共鳴プラズマ、ＶＨＦプラズマ源のいずれか１つを使用してドライエッチング用のプラズマを発生させることを特徴とする第５の態様に記載の貫通電極の形成方法を提供する。
【００３５】
本発明の第８態様によれば、前記第３工程のエッチングをドライエッチングで行うとき、前記半導体基板を配置するドライエッチング用真空容器内に導入するドライエッチング用ガス圧力が５Ｐａ以下であることを特徴とする第５又は７の態様に記載の貫通電極の形成方法を提供する。
【００３６】
本発明の第９態様によれば、前記第１〜８のいずれか１つの態様に記載の前記貫通電極の形成方法により形成された貫通電極を有する前記半導体基板で構成される半導体装置を提供する。
【００３７】
本発明の第１０態様によれば、半導体基板の一方の面に層間絶縁膜が形成されかつ前記層間絶縁膜に能動素子を含む電子回路が配置され、前記電子回路に接続されると共に前記一方の面上に設けられた電極と、前記半導体基板の他方の面側に形成された導電層とを貫通電極で接続する半導体装置において、
前記貫通電極と前記半導体基板との間でかつ前記貫通穴内に配置されて前記貫通電極と前記半導体基板とを絶縁する絶縁膜と、
前記一方の面に配置されて前記電極と前記半導体基板とを絶縁し、かつ、前記貫通電極に接触する層間絶縁膜とを備える、ことを特徴とする半導体装置を提供する。
【発明の効果】
【００３８】
本発明は、従来、層間絶縁膜をエッチングにより除去する工程と、貫通穴の底面の絶縁膜をエッチングにより除去する工程とを別々に行っていた場合と比較して、エッチング工程を１回で共用化することができて、工程数が少なくなり、必要な装置も１工程分少なくなる。そのため、短時間で処理することができ、生産性が向上すると共に、製造コストを低減することができる。より具体的には、例えば、エッチング（例えば酸化膜ドライエッチング）工程を共用化し、ＣＶＤ及びドライエッチングなどのエッチング工程の半導体基板の他方の面の絶縁膜の形成速度及びエッチング速度を制御することによって、１工程分の装置が不要になり、短時間で処理することができると共に、製造コストを低減することができる。また、能動素子側の面にあるパッド電極が露出される回数が１回になり、パッド電極が削られる可能性が少なくなり、パッド電極と貫通電極を電気的な接続を確実なものにするのと同時に、貫通電極と半導体基板との短絡を防止することによって、信頼性の向上を確保することができる。
【図面の簡単な説明】
【００３９】
本発明のこれらと他の目的と特徴は、添付された図面についての好ましい実施形態に関連した次の記述から明らかになる。
【図１】図１は、本発明の実施形態による貫通電極の作成方法により作成された貫通電極付近の半導体装置の概略拡大断面図である。
【図２】図２は、本発明の前記実施形態による貫通電極の作成方法のフローチャートである。
【図３】図３は、本発明の前記実施形態による貫通電極の作成方法により作成された貫通電極を用いた半導体装置の概略図である。
【図４Ａ】図４Ａは、本発明の前記実施形態による貫通電極の作成方法の工程図である。
【図４Ｂ】図４Ｂは、図４Ａに続く本発明の前記実施形態による貫通電極の作成方法の工程図である。
【図４Ｃ】図４Ｃは、図４Ｂに続く本発明の前記実施形態による貫通電極の作成方法の工程図である。
【図４Ｄ】図４Ｄは、図４Ｃに続く本発明の前記実施形態による貫通電極の作成方法の工程図である。
【図４Ｅ】図４Ｅは、図４Ｄに続く本発明の前記実施形態による貫通電極の作成方法の工程図である。
【図４Ｆ】図４Ｆは、図４Ｅに続く本発明の前記実施形態による貫通電極の作成方法の工程図である。
【図４Ｇ】図４Ｇは、図４Ｆに続く本発明の前記実施形態による貫通電極の作成方法の工程図である。
【図４Ｈ】図４Ｈは、図４Ｇに続く本発明の前記実施形態による貫通電極の作成方法の工程図である。
【図４Ｉ】図４Ｉは、図４Ｈに続く本発明の前記実施形態による貫通電極の作成方法の工程図である。
【図４Ｊ】図４Ｊは、図４Ｉに続く本発明の前記実施形態による貫通電極の作成方法の工程図である。
【図４Ｋ】図４Ｋは、図４Ｊに続く本発明の前記実施形態による貫通電極の作成方法の工程図である。
【図５Ａ】図５Ａは、本発明の前記実施形態による貫通電極の作成方法のドライエッチング工程で貫通穴内の絶縁膜加工時の貫通穴の概略断面図である。
【図５Ｂ】図５Ｂは、本発明の前記実施形態による貫通電極の作成方法のドライエッチング工程で貫通穴内の絶縁膜加工時の貫通穴の概略断面図である。
【図６】図６は、本発明の前記実施形態による貫通電極の作成方法において、貫通穴の絶縁膜を加工するドライエッチング装置の概略断面図である。
【図７】図７は、本発明の前記実施形態による貫通電極の作成方法の第３工程において、半導体基板の他方の面の絶縁膜のエッチング速度と貫通穴内の底面の絶縁膜のエッチング速度との比の圧力依存性を示すグラフである。
【図８】図８は、本発明の前記実施形態による貫通電極の作成方法の第２工程において、半導体基板の他方の面に堆積させる絶縁膜の必要な厚さの圧力依存性を示すグラフである。
【図９】図９は、本発明の前記実施形態による貫通電極の作成方法の第２工程及び第３工程において、半導体基板の他方の面の残りの絶縁膜の厚さの確保が必要なエッチング速度均一性の圧力依存性を示すグラフである。
【図１０】図１０は、本発明の前記実施形態による貫通電極の作成方法により作成された貫通電極を有する半導体基板にキャリア基板を貼り合わせる工程を説明する断面図である。
【図１１】図１１は、図１０に続いて、前記半導体基板の薄化工程を説明する断面図である。
【図１２】図１２は、図１１に続いて、前記半導体基板を個片化して半導体装置を製造する前の状態を説明する断面図である。
【図１３】図１３は、従来例による貫通電極作成時の断面図であって、ドライエッチング工程で貫通穴内の絶縁膜加工時に、貫通穴内のエッチング速度が低い場合の貫通穴形状断面図である。
【図１４Ａ】図１４Ａは、従来例により貫通電極作成したとき、シリコンの半導体基板と電極が接続してリークを発生させる状態を説明するための貫通電極のパッド電極付近の拡大断面図である。
【図１４Ｂ】図１４Ｂは、本発明の前記実施形態による貫通電極の作成方法により貫通電極作成したとき、シリコンの半導体基板と電極が接続せず、リークの発生を防止できる状態を説明するための貫通電極のパッド電極付近の拡大断面図である。
【図１５Ａ】図１５Ａは、従来例の図１４Ａにおいて、半導体装置の動作中の温度上昇で歪みが発生して絶縁膜が破断する状態を説明するため、貫通電極のパッド電極付近のさらに大きく拡大した断面図である。
【図１５Ｂ】図１５Ｂは、従来例の図１４Ａにおいて、リークを発生させる状態を説明するため、貫通電極のパッド電極付近のさらに大きく拡大した断面図である。
【図１６Ａ】図１６Ａは、本発明の前記実施形態の図１４Ｂにおいて、半導体装置の動作中の温度上昇でも歪みが発生せず絶縁膜が破断するが防止できることを説明するため、貫通電極のパッド電極付近のさらに大きく拡大した断面図である。
【図１６Ｂ】図１６Ｂは、本発明の前記実施形態の図１４Ｂにおいて、リークの発生を防止できることを説明するため、貫通電極のパッド電極付近のさらに大きく拡大した断面図である。
【図１７】図１７は、従来の貫通電極の作成方法により作成された貫通電極付近の半導体装置の概略拡大断面図である。
【図１８】図１８は、従来の貫通電極の作成方法のフローチャートである。
【図１９Ａ】図１９Ａは、従来の貫通電極の作成方法の工程図である。
【図１９Ｂ】図１９Ｂは、図１９Ａに続く従来の貫通電極の作成方法の工程図である。
【図１９Ｃ】図１９Ｃは、図１９Ｂに続く従来の貫通電極の作成方法の工程図である。
【図１９Ｄ】図１９Ｄは、図１９Ｃに続く従来の貫通電極の作成方法の工程図である。
【図１９Ｅ】図１９Ｅは、図１９Ｄに続く従来の貫通電極の作成方法の工程図である。
【図１９Ｆ】図１９Ｆは、図１９Ｅに続く従来の貫通電極の作成方法の工程図である。
【図１９Ｇ】図１９Ｇは、図１９Ｆに続く従来の貫通電極の作成方法の工程図である。
【図２０】図２０は、従来の貫通電極の作成方法により作成された貫通電極を有する半導体基板にキャリア基板を貼り合わせる工程を説明する断面図である。
【図２１】図２１は、図２０に続いて、前記半導体基板の薄化工程を説明する断面図である。
【図２２】図２２は、図２１に続いて、前記半導体基板を個片化して半導体装置を製造する前の状態を説明する断面図である。
【発明を実施するための形態】
【００４０】
本発明の記述を続ける前に、添付図面において同じ部品については同じ参照符号を付している。
【００４１】
本発明の実施形態による貫通電極３の作成方法を図１〜図１６Ｂを示しながら説明する。
【００４２】
図１に、本発明の前記実施形態による貫通電極３の作成方法で作成された貫通電極３付近の半導体基板の概略断面図を示す。図２に、本発明の前記実施形態による貫通電極３の作成方法で作成された貫通電極３の作成のフローチャートを示す。また、図３に、半導体基板１を貫通する前記貫通電極３を用いた半導体装置の概略図である。
【００４３】
一例として、半導体基板１の能動素子７側の構造は、前記背景技術での説明と同じ構造であるが、これに限られるものではない。
【００４４】
半導体基板１の一方の面１ａに、トランジスタなどの能動素子７を含んだ電子回路を形成した後（図３参照）、層間絶縁膜２内にパッド（ＰＡＤ）電極５を形成している。一方、半導体基板１の他方の面１ｂより、半導体基板１の他方の面１ｂの導電層３２ａと半導体基板１の一方の面１ａの前記層間絶縁膜２内のパッド電極５とを電気的に接続するため、図２のようなフローで貫通電極３を、半導体基板１を貫通するとともに層間絶縁膜２の一部を貫通して作成する。詳しくは、以下に詳述するが、貫通電極３は、半導体基板１を他方の面１ｂから一方の面１ａまで貫通する貫通穴６の内面を全面的に覆う絶縁膜４上と、半導体基板１の一方の面１ａから電極５までの層間絶縁膜２の貫通穴６ａ内とに連続して形成された金属層などの導体で構成されている。よって、貫通電極３は、半導体基板１とは絶縁膜４で絶縁されるとともに、半導体基板１の一方の面１ａの外側では層間絶縁膜２で半導体基板１とは絶縁されている。
【００４５】
パッド電極５の材料の例としては、アルミニウム、又は、チタンを例示するが、ポリシリコン、タングステン、タンタル、窒化チタン、窒化タンタル、金、又は、銀などの導電体であればよい。
【００４６】
層間絶縁膜２は、少なくとも１種類以上の絶縁膜で構成されており、素子分離の熱酸化膜、窒化シリコン、ノンドープドシリコングラス、ＢＰドープドシリコングラス、低誘電率絶縁膜の組み合わせ、又は、いずれかでよい。
【００４７】
ここで、図３に示すように、パッド電極５と能動素子７は半導体基板１の同じ面１ａにある。
【００４８】
一例として、層間絶縁膜２の厚さは１μｍ、パッド電極５の材質としてアルミニウム（厚さ８００ｎｍ）と密着層として窒化チタン及びチタン（窒化チタンとチタンとを合わせて厚さ２００ｎｍ）を用いている。ここで、密着層としては、窒化チタンのみで１５０ｎｍの厚さでもよいし、チタンだけで１５０ｎｍの厚さでもよいし、窒化チタンとチタンを足した膜厚が１５０ｎｍでもよい。パッド電極５の表面側にはパッシベーション膜８として、一例として、窒化シリコン（厚さ１μｍ）を形成している。また、半導体基板１は、一例として、ｐ型にドーピングしたシリコンを用いており、グラインダにより薄化している（図１１）。図１０のように、半導体基板１を、一例として、厚さ２００μｍまで薄化した。一例として、パッド電極５の大きさは縦１５０μｍ×横１５０μｍである。また、グラインダにより薄化する前に、一例として、図１０及び図１１に示すように、キャリア基板２０によって、半導体基板１の能動素子７側の面（パッシベーション膜８側の面）を覆い、能動素子７及びその他の電極をキャリア基板２０で保護している。キャリア基板２０は一例としてガラスを用いている。
【００４９】
次いで、図１２に示すように、最終工程で、前記半導体基板１を個片化して、図３の半導体装置を製造する。
【００５０】
なお、図１において、９は半導体基板１の他方の面１ｂに配置されたＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）用電極である。このＢＧＡ用電極９とパッド電極５とが貫通電極３で電気的に接続される。図３において、９ａはＢＧＡ用電極９に固定されたボールバンプである。
【００５１】
このような構造を有する半導体装置において、半導体基板１に貫通電極３を形成する方法の第１工程Ｓ１〜第６工程Ｓ６について、以下に、説明する。
【００５２】
（第１工程Ｓ１）
まず、第１工程Ｓ１（図２参照）は、図４Ａ，図４Ｂ，図４Ｃにそれぞれ示す３工程で構成されている。
【００５３】
第１工程Ｓ１（図２参照）の図４Ａに示すレジストマスク形成工程では、半導体基板１の能動素子７が配置されている面（一方の面）１ａに金属電極（パッド電極）５がある。そして、金属電極５と半導体基板１の間には層間絶縁膜２があり、半導体基板１の反対側の面１ｂに、貫通電極形成部分１ｃ以外の部分に、一例として厚さ３０μｍのレジストマスク３０を形成する。
【００５４】
次いで、第１工程Ｓ１（図２参照）の図４Ｂに示す貫通穴形成用ドライエッチング工程では、半導体基板１の前記面１ａとは反対側の面（他方の面）１ｂのレジストマスク３０で覆われていない部分、すなわち、貫通電極形成部分１ｃを、ドライエッチングにより、層間絶縁膜２に到達するまで半導体基板１をエッチングして半導体基板１に貫通穴６を形成する。一例として、半導体基板１の厚さは２００μｍ、貫通穴６の入り口の直径は１００μｍ、貫通穴６は、貫通穴軸芯に対して８９°傾斜したテーパ形状である。
【００５５】
次いで、第１工程Ｓ１（図２参照）の図４Ｃに示すアッシング工程では、前記エッチング後、アッシングにより、レジストマスク３０を半導体基板１の反対側の面１ｂから全て除去する。
【００５６】
前記ドライエッチング工程（第１工程Ｓ１）の後、洗浄工程を行うのが好ましい。洗浄工程とは、貫通穴６内及び半導体基板１の反対側の面１ｂの表面のエッチング生成物を除去するため又は異物を除去するための工程である。一例として、洗浄液としては、異物を除去するときは純水を使用し、酸化膜ドライエッチング後（図２の第１工程Ｓ１）の反応生成物を除去するときは、硫酸を使用するのが好ましい。
【００５７】
（第２工程Ｓ２）
その後、図４Ｄに示すように、第２工程Ｓ２（図２参照）で、貫通穴６内の底面及び側面、並びに、半導体基板１の貫通穴６の開口側の表面（半導体基板１の反対側の面（他方の面）１ｂ）に、ＣＶＤにより絶縁膜４をそれぞれ形成する。一例として、貫通穴６の開口側の表面１ｂの絶縁膜４（図４Ｄの４ａ参照）の厚さは３μｍ、貫通穴６の底面の絶縁膜４（図４Ｄの４ｂ参照）の厚さは０．２μｍである。通常、前記ＣＶＤ処理では、貫通穴６内にＴＥＯＳ（Tetraethoxysilane）のラジカルが到達する確率が低くなるので、図５Ａに示すように、貫通穴６内の底面の絶縁膜４（図５Ａの４ｂ参照）の厚さよりも、半導体基板１の貫通穴６の開口側の表面１ｂの絶縁膜４（図５Ａの４ａ参照）の厚さのほうが厚くなるように堆積させる。そのため、貫通穴６内の開口側の表面１ｂの付近の貫通穴６の側面に付着する絶縁膜４（図５Ａの４ｃ参照）の厚さは、半導体基板１の貫通穴６の開口側の表面１ｂの絶縁膜４（図５Ａの４ａ参照）の厚さとほぼ同等であり、貫通穴６の開口側の表面１ｂから貫通穴６の底面にかけて徐々に少なくなる。そして、貫通穴６の底面付近の側面に付着する絶縁膜４（図５Ａの４ｃ参照）の厚さは、貫通穴６の底面に付着する絶縁膜４（図５Ａの４ｂ参照）の厚さとほぼ同じになる。なお、図１９Ｄは、概略図示であって、この説明とは寸法的には異なって図示されている。
【００５８】
（第３工程Ｓ３）
次いで、図４Ｅに示すように、第３工程Ｓ３（図２参照）で、貫通穴６の側面の絶縁膜４（図４Ｅの４ｃ参照）をエッチングしないように、貫通穴６の底面の絶縁膜４（図４Ｄの４ｂ参照）の部分（一例として、厚さ０．２μｍの部分）の全て及び半導体基板１の貫通穴６の開口側の表面１ｂの絶縁膜４（図４Ｄの４ａ参照）の一部をドライエッチングにより除去し、貫通穴６の底面においてパッド電極５の下面側のチタンを露出させる。すなわち、半導体基板１に形成された貫通穴６の底面からパッド電極５までに存在する、貫通穴６の底面の絶縁膜４（図４Ｄの４ｂ参照）と層間絶縁膜２とを同時にエッチング加工する。これにより、半導体基板１に形成された貫通穴６の底面からパッド電極５までの絶縁膜４ｂと層間絶縁膜２とをエッチングで除去することにより、貫通穴６をさらに層間絶縁膜２内にまで延ばし、半導体基板１の前記一方の面１ａの前記電極５を前記貫通穴６の前記底面に露出させる。通常、平行平板型ドライエッチング装置を用いた場合、ドライエッチング装置の真空容器内の圧力が高いため、平均自由行程が短く、イオン又はラジカルの衝突が頻繁に発生するため、絶縁膜４及び層間絶縁膜２のエッチングに寄与するイオン及びラジカルが貫通穴６内に到達することが困難である。そのため、貫通穴６内の底面の絶縁膜４及び層間絶縁膜２のエッチングレートが、貫通穴６の開口側の表面１ｂの絶縁膜４（図４Ｄの４ａ参照）のエッチングレートよりも著しく低くなり、貫通穴６内の底面の絶縁膜４及び層間絶縁膜２をエッチング除去する前に、表面１ｂの絶縁膜４がなくなってしまう。
【００５９】
そこで、低圧で放電を維持することのできる誘導結合プラズマ装置（図６参照）を用い、さらに、５Ｐａ以下の高真空でエッチングすることによって、貫通穴６の底面の絶縁膜４のエッチングレートと貫通穴６の開口側の表面１ｂの絶縁膜４のエッチングレートを近づけることができる。真空度の下限値は、実用上、放電の維持ができる０．１Ｐａである。
【００６０】
一例として、図６の誘導結合プラズマ装置で行う前記第３工程Ｓ３のエッチングについて説明する。
【００６１】
図６に示すように、真空室１０ａを内部に有しかつ接地された例えば円筒形状の真空容器１０内の下部電極１５に半導体基板１を載置し、真空容器１０内にエッチングガスの一例として、ＣＨＦ３と酸素とアルゴンとの混合ガスをそれぞれ２０ｓｃｃｍ、２ｓｃｃｍ、１００ｓｃｃｍだけ、ガス供給装置の一例として機能するガス導入ユニット１１から真空容器１０の側壁のガス供給口１１ａを介して真空容器１０内に供給する。そして、真空容器１０内を排気する排気装置の一例としてのターボ分子ポンプ１２と、真空容器１０の底面の排気口２１の開度を調整する圧力調整弁及びメインバルブ１３とにより、真空容器１０内の圧力を１Ｐａに保つ。ここでは、ターボ分子ポンプ１２と圧力調整弁及びメインバルブ１３となどにより、圧力制御装置の一例を構成している。下部電極１５は、真空容器１０内に複数本の支柱である絶縁体６０を介して配置されている。下部電極１５に対向して真空容器１０の上部円形開口に、一例として石英で構成されかつ円形の誘電体窓１６が設けられている。誘電体窓１６の外側の上面近傍にはコイル１７が設けられている。このコイル１７には、整合器１４ａを介して、プラズマ発生用高周波電力供給装置の一例としての高周波電源１４が接続されている。高周波電源１４により、一例として１３．５６ＭＨｚの高周波電力を、コイル１７に整合器１４ａを介して供給する。これにより、コイル１７から発生した電磁波を誘電体窓１６を介して真空容器１０内に通過させ、誘導結合型プラズマを、真空容器１０内の下部電極１５の上方空間及びその周辺に発生させることができる。前記した圧力状態を保持しつつ、誘導結合プラズマ用コイル１７に１２００Ｗの高周波電力を高周波電源１４から整合器１４ａを介して印加することによって、プラズマを真空容器１０内に発生させる。また、前記下部電極１５に２００Ｗの高周波電力を高周波電源１９から整合器１９ａを介して印加することによって、自己バイアスを発生させる。これにより、プラズマ中のイオンを半導体基板１に向けて加速させ、半導体基板１の他方の面１ｂの絶縁膜４及び貫通穴６内の絶縁膜４及び層間絶縁膜２をエッチング加工する。ドライエッチング時の真空容器１０内に導入するガスは、少なくとも１種類のパーフルオロカーボンを含んだガスである。前記例では、ＣＨＦ３を用いているが、これに限られるものではなく、ＣＦ４、Ｃ４Ｆ８、Ｃ２Ｆ６、又は、ＣＨ２Ｆ２などのパーフルオロカーボンを用いてもよい。このような装置で、前記第３工程Ｓ３を行なうことができる。
【００６２】
ここで、前記第２工程Ｓ２（図４Ｄ参照）で前記半導体基板１の他方の面１ｂに堆積する絶縁膜４（図４Ｄの４ａ参照）の厚さＡと前記貫通穴６の底面に堆積する絶縁膜４（図４Ｄの４ｂ参照）の厚さＢと、前記半導体基板１の一方の面１ａの層間絶縁膜２の厚さＣと、前記第３工程Ｓ３（図４Ｅ参照）で前記半導体基板１の他方の面１ｂの絶縁膜４（図４Ｄの４ａ参照）を除去するエッチング速度Ｄと、前記第２工程Ｓ２で形成された前記貫通穴６の底面の絶縁膜４（図４Ｄの４ｂ参照）と前記層間絶縁膜２の厚さＣとを第３工程Ｓ３でエッチングする平均のエッチング速度Ｅとの間では、以下の関係式が成立するようにする。
【００６３】
（Ｂ＋Ｃ）／Ａ＜Ｅ／Ｄ    ．．．．．（式１）
言い換えれば、この関係式が成立するように、パッド電極５の下の層間絶縁膜２の厚さＣと、第２工程Ｓ２のＣＶＤの半導体基板１の他方の面１ｂの絶縁膜４（図４Ｄの４ａ参照）の厚さＡ及び貫通穴６の底面の絶縁膜４（図４Ｄの４ｂ参照）の厚さＢと、第３工程Ｓ３のドライエッチング工程における半導体基板１の他方の面１ｂの絶縁膜４（図４Ｄの４ａ参照）のエッチング速度Ｄ及び貫通穴６の底面の絶縁膜４（図４Ｄの４ｂ参照）と前記層間絶縁膜２の厚さＣとのエッチング速度Ｅを設定する。前記式１を満たした厚さ及びドライエッチング条件で加工することによって、図５Ｂに示すような断面構造の貫通穴６及び絶縁膜４を得ることができる。
【００６４】
前記（Ｅ／Ｄ）の値は、半導体基板１の全面における面内均一性を考慮して、５％〜１０％の安全係数を見込んで、（Ｅ／Ｄ）×（１．０５〜１．１０）の値としてもよい。
【００６５】
ここで、エッチング速度Ｅの算出方法の例としては、以下のいずれかを使用する。
【００６６】
（１）半導体基板１に形成された複数の貫通穴６のうち、少なくとも１つ以上の貫通穴６の底面の絶縁膜４ｂの平均のエッチング速度をエッチング速度Ｅとする。
【００６７】
（２）複数の貫通穴６の底面の絶縁膜４ｂを構成する膜の少なくとも１つのエッチング速度を算出し、これを全体のエッチング速度Ｅとする。
【００６８】
（３）複数の貫通穴６の底面の絶縁膜４ｃを構成する膜の少なくとも１つのエッチング速度を算出し、算出したエッチング速度に、それぞれの絶縁膜４ｃに対応する係数を積算することで、求められた値の平均のエッチング速度をエッチング速度Ｅとする。
【００６９】
（４）半導体基板１の他方の面１ｂの絶縁膜４ａのエッチング速度を算出し、算出したエッチング速度に、貫通穴６の底面の絶縁膜４ｂのエッチング速度に換算する係数を積算して、求められた値の平均のエッチング速度をエッチング速度Ｅとする。
【００７０】
ここで、第２及び第３の工程Ｓ２及びＳ３において、ドライエッチング方法を従来の方法で実施すると、図１３のように、半導体基板１の他方の面１ｂの絶縁膜４が消滅し、ショートしてしまう。
【００７１】
前記実施形態のこの第３工程Ｓ３の１つの実施例について説明する。一例として、パッド電極５の下の層間絶縁膜２の厚さＣが１μｍ、第２工程Ｓ２における半導体基板１の他方の面１ｂの絶縁膜４である堆積膜の厚さＡ及び貫通穴６の底面の絶縁膜４の厚さＢがそれぞれ３μｍ及び０．２μｍ、第３工程Ｓ３における半導体基板１の他方の面１ｂの絶縁膜４のエッチング速度Ｄ及び貫通穴６の底面の絶縁膜４と前記層間絶縁膜２の厚さＣとのエッチング速度Ｅがそれぞれ４００ｎｍ／分及び３００ｎｍ／分とする。よって、式１にそれぞれの値を代入する。
【００７２】
（Ｂ＋Ｃ）／Ａ＝（０．２μｍ＋１μｍ）／３μｍ＝０．４
Ｅ／Ｄ＝３００ｎｍ／分／４００ｎｍ／分＝０．７５
０．４＜０．７５
これにより、この実施例では、式１が成立している。
【００７３】
ここで、貫通穴６の底面の絶縁膜４の厚さＢ＝０．２μｍと、層間絶縁膜２の厚さＣ＝１μｍとを、貫通穴６の底面の絶縁膜４のエッチング速度Ｅ＝３００ｎｍ／分でエッチングするときの時間として、（Ｂ＋Ｃ）／Ｅ＝（０．２μｍ＋１μｍ）／３００ｎｍ／分＝４分であると計算できる。よって、第３工程Ｓ３のエッチング処理時間が、前記計算では４分間の処理であるが、半導体基板１の全面における面内均一性として±５％を考慮に入れて、約３０％のオーバーエッチングを含んで、５分間エッチング処理を実施した。このとき、貫通穴６の底面の絶縁膜４（図４Ｄの４ｂ参照）はすべて除去され、パッド電極５の下面側のチタンが、貫通穴６の底面に露出される。また、半導体基板１の他方の面１ｂの絶縁膜４（図４Ｄの４ａ参照）の残りの絶縁膜４ａの厚さＦは１μｍであった。半導体基板１の他方の面１ｂの絶縁膜４の厚さＦが３００ｎｍまで許容できる（言い換えれば、残留膜厚が３００ｎｍまで許容できる）とすると、第２工程Ｓ２で、半導体基板１の他方の面１ｂに堆積する絶縁膜４Ａの厚さが２．３μｍでもよい。
【００７４】
（第４工程Ｓ４）
次いで、第３工程Ｓ３に続く第４工程Ｓ４（図２参照）では、スパッタ法により金属膜を貫通穴６の内部に付着させるため、まず、第５工程Ｓ５のめっきのためのシード層３２を形成する（図４Ｆ参照）。一例として、貫通電極３の電極材料として銅を用いるため、銅のシード層３２を形成する。また、シード層３２の密着層３１の一例としてチタンを用いることができる。貫通穴６の底面に付着するチタンの密着層３１の厚さの一例としては５０ｎｍ程度である。よって、チタンより構成する密着層３１を、まず、貫通穴６の側面及び底面及び貫通穴６の開口側の半導体基板１の他方の面１ｂにスパッタ法により形成する。その後、密着層３１の上にシード層３２をスパッタ法により形成する。
【００７５】
（第５工程Ｓ５）
次いで、第５工程Ｓ５（図２参照）で、前記チタンの密着層３１及び銅のシード層３２にそれぞれ電流を流すことによって、銅の電解めっきを行い、貫通穴６の内部及び他方の面１ｂに銅を成長させて、銅の導電層３２ａを形成する（図４Ｇの３２ａ参照）。この結果、半導体基板１の他方の面１ｂに金属層３１，３２，３２ａを形成するとともに、貫通穴６の側面及び底面とに金属層３１，３２，３２ａを形成して貫通電極３を形成し、貫通電極３により、第３工程Ｓ３で露出させた半導体基板１の一方の面１ａの電極５と半導体基板１の他方の面１ｂの金属層３１，３２，３２ａとを接続させる。
【００７６】
（第６工程Ｓ６）
次いで、第６工程Ｓ６（図２参照）で、半導体基板１の反対側の面１ｂに形成された銅の導電層３２ａに対して回路形成を行うためのレジストマスク３３を形成する。すなわち、銅の導電層３２ａにレジストマスク３３を全面に塗布したのち（図４Ｈ参照）、回路形成不要部分を露光し、現像により露光された部分を除去し、残ったレジストマスク３３ａをベーキングして、回路形成部分にのみレジストマスク３３ａを形成する（図４Ｉ参照）。その後、エッチングにより、レジストマスク３３ａで覆われていない部分の導電層３２ａを除去する（図４Ｊ参照）。
【００７７】
最後に、残ったレジストマスク３３ａをアッシングにより除去して、導電層３２ａで構成される電極配線の形成を行う（図４Ｋ参照）。
【００７８】
１つの実施例について、以下に説明する。前記第２工程Ｓ２のＣＶＤ工程において、平行平板型のＣＶＤ装置を用いた。ガスはＴＥＯＳを用いるＴＥＯＳＣＶＤを行う。ＴＥＯＳの流量として２ｇ／ｍｉｎをＣＶＤチャンバー内に供給し、ＣＶＤチャンバーでプラズマを発生させ、半導体基板１に絶縁膜４を堆積した。ＣＶＤによる絶縁膜４の形成に対しても、前記したドライエッチングと同様に、圧力で貫通穴６内に堆積しやすいか否かが決まる。半導体基板１に到達するラジカルの他に、貫通穴６内に侵入するラジカル量で貫通穴６の底面に付着する量が決まり、堆積して形成された絶縁膜４の厚さが決まる。堆積して形成された絶縁膜４は、シリコン酸化膜、又は、シリコン窒化膜であり、プラズマＣＶＤ、熱ＣＶＤ、又は、常圧ＣＶＤにより形成される。また、ここでは、前記堆積の方法として、ＣＶＤを例として挙げたが、スパッタによるシリコン酸化膜の生成、及び、蒸着による合成樹脂若しくはシリコン酸化膜の生成でもよい。このように生成すれば、特に、貫通穴６内にラジカルが到達する量を減少させることができて、貫通穴６内の底面の絶縁膜４（図５Ａの４ｂ参照）の厚さよりも、半導体基板１の貫通穴６の開口側の表面１ｂの絶縁膜４（図５Ａの４ａ参照）の厚さのほうが厚くなるように堆積させることができる。
【００７９】
前記第３工程Ｓ３において、前記真空容器１０内の圧力が高いときには、平均自由行程が短くなり、イオンが中性粒子と衝突する確率が増えるため、イオンが減速して貫通穴６の底面に到達しないと考えられる。
【００８０】
図７に、半導体基板１の他方の面（表面）１ｂの絶縁膜４のエッチング速度Ｄと貫通穴６内の底面の絶縁膜４のエッチング速度Ｅの比（Ｅ／Ｄ）の圧力依存性を示す。前記真空容器１０内の圧力が高真空になるほど、貫通穴６内の底面の絶縁膜４のエッチング速度Ｅが向上し、半導体基板１の他方の面１ｂの絶縁膜４のエッチング速度Ｅに貫通穴６内の底面の絶縁膜４のエッチング速度Ｄが近づいていることがわかる。
【００８１】
図８は、前記式１で述べた第３工程Ｓ３で、半導体基板１の他方の面１ｂの残りの絶縁膜４の厚さＦが０．３μｍになるために必要な絶縁膜４の厚さの圧力依存性を示している。貫通穴６内の底面の絶縁膜４のエッチング速度Ｅが減少するために、前記真空容器１０内の圧力が増えるほど、エッチング処理時間が延びる。
【００８２】
図９は、エッチング処理後の半導体基板１の他方の面１ｂの残りの絶縁膜４の厚さＦが０．３μｍとしたときに、必要なエッチング速度の面内均一性を示している。例えば、前記真空容器１０内の圧力が１Ｐａのときに、必要なエッチング速度の面内均一性は±１３％であるのに対して、実際のエッチング速度の面内均一性は±５％程度であるため、０．３μｍは十分に確保される。しかしながら、真空容器１０の圧力が８Ｐａのとき、必要なエッチング速度の面内均一性は±３．３％であるため、実際のエッチング速度の面内均一性が±５％であったときには、面内の絶縁膜４の一部が除去され、シリコンの半導体基板１が露出することを意味している。そのため、シリコンの半導体基板と電極が接続し、リークを発生させる（図１４Ａの矢印Ｚ参照）。このようなリークの発生を防止するため、半導体基板１の他方の面１ｂの絶縁膜４が０．３μｍ以上の必要な厚さを確保しつつ、第３工程Ｓ３のドライエッチングにおけるエッチング速度の面内均一性±５％程度であることから、第３工程Ｓ３のドライエッチング処理の真空容器１０内の圧力は、５Ｐａ以下とすることが望ましい。ここで、半導体基板１の他方の面１ｂの絶縁膜４の残り厚さＦが０．３μｍ以上であるのは、絶縁耐圧特性を確保するためである。このようにすれば、詳しくは後述するが、図１４Ｂに示すように、シリコンの半導体基板１と電極５が接続せず、両者の部材間でのリークの発生を防止できる。
【００８３】
また、圧力５Ｐａで放電を維持するためには、高密度プラズマ源が必要であり、前記実施形態では、高密度プラズマ源としては誘導結合プラズマを挙げたが、これに限られるものではなく、電子サイクロトロン共鳴プラズマ、ヘリコンプラズマ、ＶＨＦプラズマ、又は、マグネトロンＲＩＥを使用することが適当である。
【００８４】
第４工程Ｓ４において、前記実施形態では、一例として、スパッタを用いて密着層のチタン及び電極シード層の銅を生成することを説明したが、ＣＶＤによりポリシリコン又はタングステンを密着層及び電極シード層として生成することもできる。
【００８５】
ここで、半導体基板１の上に配置している回路が能動素子７であることを説明したが、能動素子７は、トランジスタ、電荷結合素子、ＰＮ接合、ピエゾによる抵抗変化又は電圧変化又は温度変化素子、ＳＨＧ（二次高調波発生素子）、又は、非線形光学効果を用いた素子などの光導波路の増幅素子、液晶、又は、発光素子である。
【００８６】
前記実施形態によれば、第３工程Ｓ３において、前記第２工程Ｓ２で形成した前記貫通穴６の前記底面の前記絶縁膜４ｂ、及び、前記半導体基板１の前記一方の面１ａにある前記層間絶縁膜２を同時にエッチング加工し、前記貫通穴６の前記底面の前記絶縁膜４ｂ及び層間絶縁膜２を除去して前記半導体基板１の前記一方の面１ａの電極５を露出させるようにしている。よって、従来、層間絶縁膜をエッチングにより除去する工程と、貫通穴の底面の絶縁膜をエッチングにより除去する工程とを別々に行っていた場合と比較して、エッチング工程を１回で共用化することができて、工程数が少なくなり、必要な装置も少なくなるため、短時間で処理することができ、生産性が向上するとともに、製造コストを低減することができる。ここで、従来の貫通穴内の層間絶縁膜の除去のためのドライエッチング工程と貫通穴の底面の絶縁膜除去のためのドライエッチング工程を共用化するためには、一例として、ＣＶＤ及びドライエッチング工程の半導体基板１の他方の面１ｂの絶縁膜４の厚さ及びエッチング速度などを前記した式１に基づき設定すればよい。このようにすることによって、１工程分の装置が不要になり、短時間で処理することができ、製造コストを低減することができると言った効果を確実に奏することができる。
【００８７】
また、能動素子側の面にあるパッド電極５が露出される回数が１回になり、パッド電極５が削られる可能性が少なくなり、パッド電極５と、能動素子側の面１ａとは反対側の面（他方の面）１ｂの導電層３２ａとを貫通電極３で電気的に確実に接続できると同時に、貫通電極３と半導体基板１との短絡を防止することができて、信頼性の向上を確保することができる。
【００８８】
ここで、前記実施形態による貫通電極３の作成方法により作成された貫通電極３を有する半導体基板１で構成される前記半導体装置の動作と前記貫通電極３付近の構成との関係について、さらに、説明する。
【００８９】
図１は、本発明の前記実施形態による貫通電極３の作成方法により作成された貫通電極３を有する半導体基板１の断面図を示し、図３は、その半導体基板１を備える半導体装置の断面図を示す。図１４Ｂに貫通電極３のパッド電極５の付近の断面図を示す。
【００９０】
半導体装置の動作時には、半導体基板１の温度が上昇する。このとき、半導体基板１の温度は８０℃〜１２０℃程度にまで上昇している。半導体装置の動作時の動作保証温度がマイナス５５℃以上である場合には、最大の温度上昇は、１２０℃＋５５℃＝１７５℃であることから、１７０℃程度であると予想できる。半導体基板１のシリコンの線膨張係数が２．６Ｅ−６／Ｋ〜３．５Ｅ−６／Ｋのため、２００μｍ厚の半導体基板１は、０．１μｍほど、厚さ方向に膨張する。一方、絶縁膜４であるシリコン酸化膜の線膨張係数は０．４Ｅ−６／Ｋ〜０．５５Ｅ−６／Ｋのため、絶縁膜４の厚さ方向の膨張は０．０１μｍであり、絶縁膜４のひずみ量は０．０５％である。絶縁膜４であるシリコン酸化膜のヤング率が７３ＧＰａのため、絶縁膜４の内部応力は３７ＭＰａとなる。
【００９１】
ＣＶＤによって貫通穴６内に絶縁膜４として成膜した膜がシリコン酸化膜であれば、前記内部応力だけでは絶縁膜４の破断に至ることはない。しかしながら、半導体装置として動作して、絶縁膜４であるシリコン酸化膜に、熱ストレスが繰り返し継続してかかることによって、絶縁膜４の寿命が短くなり、応力の最も大きい箇所で絶縁膜４が破断することがある。例えば、図１４Ａ及び図１５Ａに示す従来例の構造では、シリコンの半導体基板１０１の貫通穴１０６内での絶縁膜１０４の形状（半導体基板１０１の厚さ方向に対する半導体基板１０１と絶縁膜１０４との界面の傾斜角度）は８９°程度のテーパ形状となり、層間絶縁膜１０２の形状（半導体基板１０１の厚さ方向に対する絶縁膜１０４と層間絶縁膜１０２との界面の傾斜角度）は６０°程度のテーパ形状となる。このため、ＣＶＤによって成膜されたシリコン酸化膜の絶縁膜１０４において、層間絶縁膜１０２と半導体基板１０１との界面付近（図１５Ａの矢印Ｘ参照）で傾斜角度が８９°程度から６０°程度に変わるため、絶縁膜１０４に対する引っ張りのベクトルが変わることになる。この結果、最も応力が絶縁膜１０４にかかり（図１５Ａの矢印Ｙ参照）、半導体装置としての使用を繰り返すと、絶縁膜１０４であるシリコン酸化膜が破断することになる。このため、半導体装置の使用途中で絶縁性が損なわれ、半導体装置の誤動作、場合によっては火災が発生することになる。
【００９２】
また、層間絶縁膜１０２の付近では、絶縁膜１０４と半導体基板１０１のシリコンにおいて界面抵抗が低いため、層間絶縁膜１０２と絶縁膜１０４との間の界面に沿って、電極１０５から半導体基板１０１に向けて電流が流れやすく、絶縁破壊、又は、電気リークが発生する可能性がある（図１４Ａの矢印Ｚ及び図１５Ｂの矢印Ｚ参照）。
【００９３】
これに対して、本発明の前記実施形態においては、第２工程Ｓ２及び第３工程Ｓ３において、ＣＶＤによる貫通穴６の底面の絶縁膜４と層間絶縁膜２とを同時に加工するため、第４工程Ｓ４で成膜する金属電極（導電層）３２ａに対して、絶縁膜４と層間絶縁膜２との２種類の絶縁膜で半導体基板１に対して絶縁を行うことができる（図１６Ａ及び図１６Ｂ参照）。すなわち、図１６Ａ及び図１６Ｂに拡大して示すように、半導体基板１の厚み寸法内では、金属電極３２ａは、貫通穴６の側面に形成された絶縁膜４により半導体基板１に対して絶縁されている。半導体基板１の一方の面１ａから電極５の間では、絶縁膜４の一部が層間絶縁膜２内に入り込んでいるため、金属電極３２ａは、層間絶縁膜２内に入り込んだ絶縁膜４により半導体基板１に対して絶縁されるとともに、その後は、層間絶縁膜２のみにより絶縁されるようになっている。
【００９４】
このような構造では、例えば、シリコンの半導体基板１の貫通穴６内での絶縁膜４の形状（半導体基板１の厚さ方向に対する半導体基板１と絶縁膜４との界面の傾斜角度）は８９°程度のテーパ形状となり、層間絶縁膜２の形状（半導体基板１の厚さ方向に対する金属電極（導電層）３２ａと層間絶縁膜２との界面の傾斜角度）は６０°程度のテーパ形状となる。このため、ＣＶＤによって成膜されたシリコン酸化膜の絶縁膜４において、層間絶縁膜２と半導体基板１との界面付近では、貫通穴６内の絶縁膜４が層間絶縁膜２内に入り込んだ状態となっており、前記界面付近で傾斜角度が無く、層間絶縁膜２と半導体基板１との界面付近での絶縁膜４に対する引っ張りのベクトルが無くなる。よって、半導体装置すなわちデバイスの信頼性を向上させることができる。
【００９５】
また、第１工程Ｓ１のシリコンエッチングにおいて、半導体基板１のシリコンに対して、層間絶縁膜２の選択比が２００程度のため、例えば、３０％のオーバーエッチング時に層間絶縁膜２を面内では０．０μｍ〜０．３μｍ程度削るため、シリコンの半導体基板１と層間絶縁膜２の界面付近では、第２工程Ｓ２のＣＶＤで成膜する絶縁膜４が、貫通穴６の底面で、０．３μｍ程度、層間絶縁膜２側に入り込んでいる。層間絶縁膜２側に入り込む数値として０．３μｍ程度としたのは、パッド電極５まで到達しないようにするためであり、パッド電極５まで到達しなければ任意の値でよい。
【００９６】
層間絶縁膜２は、少なくとも１種類以上の絶縁膜で構成されており、素子分離の熱酸化膜、窒化シリコン、ノンドープドシリコングラス、ＢＰドープドシリコングラス、低誘電率絶縁膜の組み合わせ、又は、いずれかでよい。
【００９７】
なお、前記様々な実施形態のうちの任意の実施形態を適宜組み合わせることにより、それぞれの有する効果を奏するようにすることができる。
【産業上の利用可能性】
【００９８】
本発明の貫通電極の形成方法及び半導体装置は、半導体基板の一方の面の能動素子を含む電子回路と半導体基板の他方の面の導電層とを電気的に接続する貫通電極の形成において、低コストに形成でき、半導体装置として信頼性も確保することができる。
【００９９】
本発明は、添付図面を参照しながら好ましい実施形態に関連して充分に記載されているが、この技術の熟練した人々にとっては種々の変形又は修正は明白である。そのような変形又は修正は、添付した請求の範囲による本発明の範囲から外れない限りにおいて、その中に含まれると理解されるべきである。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板の一方の面に層間絶縁膜が形成されかつ前記層間絶縁膜に能動素子を含む電子回路が配置され、前記電子回路に接続されると共に前記一方の面上に設けられた電極と、前記半導体基板の他方の面側に形成された導電層とを貫通電極で接続する貫通電極の形成方法において、
前記電極に向けて他方の面から前記層間絶縁膜まで通じる貫通穴を前記半導体基板に形成する第１工程と、
前記貫通穴の側面及び底面並びに前記他方の面に絶縁膜を形成する第２工程と、
前記底面に形成された前記絶縁膜と前記電極上の前記層間絶縁膜とをエッチング加工することで前記電極のうち一方の面側の表面を露出させる第３工程と、
前記半導体基板の前記他方の面、並びに、前記貫通穴の側面及び底面に金属層をそれぞれ形成して前記貫通電極を形成し、前記貫通電極により、前記第３工程で露出させた前記電極と前記金属層とを接続させる第４工程と、
を備える貫通電極の形成方法。
【請求項２】
前記第２工程において前記他方の面に形成する前記絶縁膜の厚さＡと前記貫通穴の前記底面に形成する前記絶縁膜の厚さＢと、前記一方の面の前記層間絶縁膜の厚さＣと、前記第３工程において前記他方の面の前記絶縁膜を前記エッチングで除去するときのエッチング速度Ｄと、前記第２工程で形成された前記貫通穴の前記底面の前記絶縁膜と前記層間絶縁膜の厚さＣをエッチングするときの平均のエッチング速度Ｅとの関係が、
（Ｂ＋Ｃ）／Ａ＜Ｅ／Ｄ
である請求項１に記載の貫通電極の形成方法。
【請求項３】
前記第１工程において、貫通穴形成時に、前記他方の面の貫通電極形成部分以外の部分を覆うレジストマスクを前記他方の面に配置し、前記レジストマスクで覆われていない前記貫通電極形成部分の前記半導体基板に前記貫通穴を形成し、その後、前記レジストマスクを前記他方の面から除去する請求項１又は２に記載の貫通電極の形成方法。
【請求項４】
前記第１工程及び前記第２工程において、洗浄工程を含む請求項１又は２に記載の貫通電極の形成方法。
【請求項５】
前記第３工程は、第２工程で形成した前記貫通穴の前記底面の前記絶縁膜と前記貫通穴の前記底面と前記電極との間にある前記層間絶縁膜をドライエッチングにより加工して、前記貫通穴の前記底面の前記絶縁膜と前記貫通穴の前記底面と前記電極との間にある前記層間絶縁膜とを除去して前記貫通穴をさらに前記層間絶縁膜内にまで延ばし、前記一方の面の前記電極を前記貫通穴の前記底面に露出させる請求項１又は２に記載の貫通電極の形成方法。
【請求項６】
前記第２工程において、前記絶縁膜を形成するとき、熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、及び、ＴＥＯＳＣＶＤのうちのいずれかを使用する請求項１又は２に記載の貫通電極の形成方法。
【請求項７】
前記第３工程のエッチングをドライエッチングで行うとともに、前記貫通穴の前記底面の前記絶縁膜及び前記一方の面にありかつ前記貫通穴の前記底面と前記電極との間にある前記層間絶縁膜とを前記ドライエッチングで加工するとき、高密度プラズマ源である、誘導結合プラズマ、ヘリコンプラズマ、電子サイクロトロン共鳴プラズマ、ＶＨＦプラズマ源のいずれか１つを使用してドライエッチング用のプラズマを発生させる請求項５に記載の貫通電極の形成方法。
【請求項８】
前記第３工程のエッチングをドライエッチングで行うとき、前記半導体基板を配置するドライエッチング用真空容器内に導入するドライエッチング用ガス圧力が５Ｐａ以下である請求項５に記載の貫通電極の形成方法。
【請求項９】
前記請求項１又は２に記載の前記貫通電極の形成方法により形成された貫通電極を有する前記半導体基板で構成される半導体装置。
【請求項１０】
半導体基板の一方の面に層間絶縁膜が形成されかつ前記層間絶縁膜に能動素子を含む電子回路が配置され、前記電子回路に接続されると共に前記一方の面上に設けられた電極と、前記半導体基板の他方の面側に形成された導電層とを貫通電極で接続する半導体装置において、
前記貫通電極と前記半導体基板との間でかつ前記貫通穴内に配置されて前記貫通電極と前記半導体基板とを絶縁する絶縁膜と、
前記一方の面に配置されて前記電極と前記半導体基板とを絶縁し、かつ、前記貫通電極に接触する層間絶縁膜とを備える、半導体装置。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2010070826.tif 000045
【図２】
2010070826.tif 000046
【図３】
2010070826.tif 000047
【図４Ａ】
2010070826.tif 000048
【図４Ｂ】
2010070826.tif 000049
【図４Ｃ】
2010070826.tif 000050
【図４Ｄ】
2010070826.tif 000051
【図４Ｅ】
2010070826.tif 000052
【図４Ｆ】
2010070826.tif 000053
【図４Ｇ】
2010070826.tif 000054
【図４Ｈ】
2010070826.tif 000055
【図４Ｉ】
2010070826.tif 000056
【図４Ｊ】
2010070826.tif 000057
【図４Ｋ】
2010070826.tif 000058
【図５Ａ】
2010070826.tif 000059
【図５Ｂ】
2010070826.tif 000060
【図６】
2010070826.tif 000061
【図７】
2010070826.tif 000062
【図８】
2010070826.tif 000063
【図９】
2010070826.tif 000064
【図１０】
2010070826.tif 000065
【図１１】
2010070826.tif 000066
【図１２】
2010070826.tif 000067
【図１３】
2010070826.tif 000068
【図１４Ａ】
2010070826.tif 000069
【図１４Ｂ】
2010070826.tif 000070
【図１５Ａ】
2010070826.tif 000071
【図１５Ｂ】
2010070826.tif 000072
【図１６Ａ】
2010070826.tif 000073
【図１６Ｂ】
2010070826.tif 000074
【図１７】
2010070826.tif 000075
【図１８】
2010070826.tif 000076
【図１９Ａ】
2010070826.tif 000077
【図１９Ｂ】
2010070826.tif 000078
【図１９Ｃ】
2010070826.tif 000079
【図１９Ｄ】
2010070826.tif 000080
【図１９Ｅ】
2010070826.tif 000081
【図１９Ｆ】
2010070826.tif 000082
【図１９Ｇ】
2010070826.tif 000083
【図２０】
2010070826.tif 000084
【図２１】
2010070826.tif 000085
【図２２】
2010070826.tif 000086
【国際調査報告】
2010070826.tif 000087
2010070826.tif 000088