【事件の表示】
　特許第３０７９３７６号「半導体メモリ」の請求項１、２に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３０７９３７６号の請求項１ないし２に係る特許を維持する。
【理　由】
１．手続の経緯
　特許第３０７９３７６号の請求項１及び２に係る発明は、平成１０年１１月１９日（パリ条約による優先権主張、１９９７年１１月２０日、大韓民国）に特許出願され、平成１２年６月２３日にその特許の設定登録がなされたところ、入倉秀美より特許異議の申立てがなされ、平成１３年４月２０日付けで取消理由通知がなされ、その指定期間内である平成１３年１１月６日に訂正請求がなされると共に意見書が提出されたものである。
２．訂正の適否についての判断
ア．訂正の内容
　特許権者が求めている訂正の内容は、以下のとおりである。
　訂正事項１
　本件の明細書（以下、「特許明細書」という）の特許請求の範囲の請求項１、２を、以下のとおり訂正する。
「【請求項１】ローアドレスストローブ信号を受けて、Ｘ−アドレス信号のラッチ並びにワードライン及びビットラインの駆動に必要な制御信号を発生する／ＲＡＳバッファーと、該／ＲＡＳバッファーの制御信号によって、入力されるＸ−アドレス信号をラッチしてデコーディングするＸ−アドレスデコーディング手段と、前記Ｘ−アドレスデコーディング手段から出力されるデコーディング信号及び前記／ＲＡＳバッファーから出力される制御信号の入力を受けて、所定の遅延時間後にワードラインモデル信号を発生するワードラインモデル信号発生部と、該ワードラインモデル信号発生部から発生されるワードラインモデル信号及び前記Ｘ−アドレスデコーディング手段からのデコーディング信号の入力を受けて、所定の遅延時間後にセンスアンプを駆動するための信号を発生するセンスアンプ駆動信号発生部と、を備えて、前記Ｘ−アドレス信号に対応するワードラインを駆動させるロー制御部と、
　前記／ＲＡＳバッファーの制御信号及び前記ワードラインモデル信号発生部から発生されるワードラインモデル信号の入力を受けて、所定の遅延時間後にコラムアドレスパルスイネーブル信号を発生するコラムアドレスパルスイネーブル信号発生部と、コラムアドレスストローブ信号によってＹ−アドレス信号を入力してデコーディングするＹ−アドレスデコーディング手段と、前記Ｙ−アドレスデコーディング手段に入力されたＹ−アドレス信号及び前記コラムアドレスパルスイネーブル信号の入力を受けて、最終アドレスの入力を示すアドレス遷移検出信号のパルスを発生するアドレス遷移検出信号発生部と、前記Ｙ−アドレスデコーディング手段からのデコーディング信号及び前記アドレス遷移検出信号のパルスを所定時間遅延させた遅延信号の入力を受けて、ビットライン選択信号を発生するビットライン選択信号発生部と、を備えて、前記Ｙ−アドレス信号に対応するビットラインを駆動させるコラム制御部と、
　前記ロー制御部及びコラム制御部により駆動された該当のワードライン及びビットラインに貯蔵されたデータを増幅して出力するセンスアンプ部と、
を包含して構成される半導体メモリにおいて、
　テストモード設定信号を発生するテストモード設定部と、
　前記ロー制御部及び前記コラム制御部内のテスト対象のワードラインモデル信号及びコラムアドレスパルスイネーブル信号に対応するテスト用ワードラインモデル信号及びテスト用コラムアドレスパルスイネーブル信号を外部から入力するテスト信号入力部と、
　一方の端子には前記ワードラインモデル信号又は前記コラムアドレスパルスイネーブル信号を入力し、他方の端子には前記テスト信号入力部からの前記テスト用ワードラインモデル信号又は前記テスト用コラムアドレスパルスイネーブル信号を入力して、前記テストモード設定部からテストモード設定信号が入力されるときには、前記テスト用ワードラインモデル信号又は前記テスト用コラムアドレスパルスイネーブル信号を選択し、前記テストモード設定部からテストモード設定信号が入力されないときには、前記ワードラインモデル信号又は前記コラムアドレスパルスイネーブル信号を選択して出力する２つのスイッチング部と、
を有する動作タイミングテスト手段を備えて構成することを特徴とする半導体メモリ。
【請求項２】前記２つのスイッチング部のうちの一方は、
　前記テストモード設定信号を反転させるインバータと、
　前記テストモード設定信号及び前記インバータの出力信号によって、前記ワードラインモデル信号又は前記テスト用ワードラインモデル信号のいずれかを選択して出力する伝送ゲートと、から構成され、
　他方は、
　前記テストモード設定信号を反転させるインバータと、
　前記テストモード設定信号及び前記インバータの出力信号によって、前記コラムアドレスパルスイネーブル信号又は前記テスト用コラムアドレスパルスイネーブル信号のいずれかを選択して出力する伝送ゲートと、から構成されることを特徴とする請求項１に記載の半導体メモリ。」
　訂正事項２
　本件の図面の図１を、訂正請求書に添付の図１のとおり訂正する。
　訂正事項３
　特許明細書の段落番号００１３の記載を、以下のとおり訂正する。
「【課題を解決するための手段】このような目的を達成するため、本発明の請求項１に記載の発明においては、ローアドレスストローブ信号を受けて、Ｘ−アドレス信号並びにワードライン及びビットラインの駆動に必要な制御信号を発生する／ＲＡＳバッファーと、該／ＲＡＳバッファーの制御信号によって、入力されるＸ−アドレス信号をラッチしてデコーディングするＸ−アドレスデコーディング手段と、前記Ｘ−アドレスデコーディング手段から出力されるデコーディング信号及び前記／ＲＡＳバッファーから出力される制御信号の入力を受けて、所定の遅延時間後にワードラインモデル信号を発生するワードラインモデル信号発生部と、該ワードラインモデル信号発生部から発生されるワードラインモデル信号及び前記Ｘ−アドレスデコーディング手段からのデコーディング信号の入力を受けて、所定の遅延時間後にセンスアンプを駆動するための信号を発生するセンスアンプ駆動信号発生部と、を備えて、前記Ｘ−アドレス信号に対応するワードラインを駆動させるロー制御部と、前記／ＲＡＳバッファーの制御信号及び前記ワードラインモデル信号発生部から発生されるワードラインモデル信号の入力を受けて、所定の遅延時間後にコラムアドレスパルスイネーブル信号を発生するコラムアドレスパルスイネーブル信号発生部と、コラムアドレスストローブ信号によってＹ−アドレス信号を入力してデコーディングするＹ−アドレスデコーディング手段と、前記Ｙ−アドレスデコーディング手段に入力されたＹ−アドレス信号及び前記コラムアドレスパルスイネーブル信号の入力を受けて、最終アドレスの入力を示すアドレス遷移検出信号のパルスを発生するアドレス遷移検出信号発生部と、前記Ｙ−アドレスデコーディング手段からのデコーディング信号及び前記アドレス遷移検出信号のパルスを所定時間遅延させた遅延信号の入力を受けて、ビットライン選択信号を発生するビットライン選択信号発生部と、を備えて、前記Ｙ−アドレス信号に対応するビットラインを駆動させるコラム制御部と、前記ロー制御部及びコラム制御部により駆動された該当のワードライン及びビットラインに貯蔵されたデータを増幅して出力するセンスアンプ部と、を包含して構成される半導体メモリにおいて、テストモード設定信号を発生するテストモード設定部と、前記ロー制御部及び前記コラム制御部内のテスト対象のワードラインモデル信号及びコラムアドレスパルスイネーブル信号に対応するテスト用ワードラインモデル信号及びテスト用コラムアドレスパルスイネーブル信号を外部から入力するテスト信号入力部と、一方の端子には前記ワードラインモデル信号又は前記コラムアドレスパルスイネーブル信号を入力し、他方の端子には前記テスト信号入力部からの前記テスト用ワードラインモデル信号又は前記テスト用コラムアドレスパルスイネーブル信号を入力して、前記テストモード設定部からテストモード設定信号が入力されるときには、前記テスト用ワードラインモデル信号又は前記テスト用コラムアドレスパルスイネーブル信号を選択し、前記テストモード設定部からテストモード設定信号が入力されないときには、前記ワードラインモデル信号又は前記コラムアドレスパルスイネーブル信号を選択して出力する２つのスイッチング部と、を有する動作タイミングテスト手段を備えて構成する。」
　訂正事項４
　特許明細書の段落番号００１４の記載を、以下のとおり訂正する。
「請求項２に記載の発明では、前記２つのスイッチング部のうちの一方は、前記テストモード設定信号を反転させるインバータと、前記テストモード設定信号及び前記インバータの出力信号によって、前記ワードラインモデル信号又は前記テスト用ワードラインモデル信号のいずれかを選択して出力する伝送ゲートと、から構成され、他方は、前記テストモード設定信号を反転させるインバータと、前記テストモード設定信号及び前記インバータの出力信号によって、前記コラムアドレスパルスイネーブル信号又は前記テスト用コラムアドレスパルスイネーブル信号のいずれかを選択して出力する伝送ゲートと、から構成される。」
　訂正事項５
　特許明細書の段落番号００１６の記載を、以下のとおり訂正する。
「前記ロー制御部は、ローレベルでアクティブ状態となるローアドレスストローブ信号／ＲＡＳ（Ｒow Ａddress Ｓtrobe Ｂar）を受けて、Ｘ−アドレス信号のラッチ並びにワードライン及びビットラインの駆動に必要な制御信号を発生する／ＲＡＳバッファー１と、該／ＲＡＳバッファー１の制御信号によって、入力されるＸ−アドレス信号Ｘ−Ａｄｄをラッチして出力するＸ−アドレスバッファー２と、該Ｘ−アドレス信号Ｘ‐ＡｄｄをデコーディングするＸ−アドレスプリデコーダ３と、多段のＣＭＯＳゲートを備え、前記Ｘ−アドレスブリデコーダ３から出力されるデコーディング信号及び前記／ＲＡＳバッファー１から出力される制御信号の入力を受けて、実際のワードライン信号の発生タイミングと合わせるために、所定の遅延時間後にワードラインモデル信号ＷＬＭＯＤＥＬを発生するワードラインモデル信号発生部４と、該ワードラインモデル信号発生部４から発生されるワードラインモデル信号ＷＬＭＯＤＥＬ及び前記Ｘ−アドレスブリデコーダ３のデコーデイング信号の入力を受けて、所定の遅延時間後にセンスアンプを駆動するための信号を発生するセンスアンプ駆動信号発生部５と、を備えて構成されている。尚、前記Ｘ−アドレスバッファー２とＸ−アドレスプリデコーダ３とにより、Ｘ−アドレスデコーディング手段が構成される。」
　訂正事項６
　特許明細書の段落番号００１７の記載を、以下のとおり訂正する。
「前記コラム制御部は、多段のＣＭＯＳゲートを備え、前記／ＲＡＳバッファー１の制御信号及び前記ワードラインモデル信号発生部４から発生されるワードラインモデル信号ＷＬＭＯＤＥＬの入力を受けて、所定の遅延時間後にコラムアドレスバルスイネーブル信号ＣＡＰＥＮを発生するコラムアドレスパルスイネーブル信号発生部６と、Ｙ−アドレス信号Ｙ‐Ａｄｄの入力を受け、ローレベルでアクティブ状態となるコラムアドレスストローブ信号／ＣＡＳ（Ｃolumn　Ａddress　Ｓtrobe　Ｂar）によって前記Ｙ−アドレス信号Ｙ‐Ａｄｄを出力するＹ−アドレスバッファー７と、該Ｙ−アドレスバッファー７の出力信号及び前記コラムアドレスパルスイネーブル信号ＣＡＰＥＮの入力を受けて、最終アドレスの入力を示すアドレス遷移検出信号ＡＴＤ（Ａddress　Ｔransition　Ｄetection）のパルスを発生するアドレス遷移検出信号発生部８と、該アドレス遷移検出信号ＡＴＤのパルスを所定時間遅延させた後、遅延信号ＰＹＣｂを発生する遅延信号発生部９と、前記Ｙ−アドレスバッファー７の出力信号の入力を受けてデコーディングするＹ−アドレスプリデコーダ１０と、該Ｙ−アドレスプリデコーダ１０の出力信号及び前記遅延信号発生部９の遅延信号ＰＹＣｂの入力を受けて、ビットライン選択信号ＹＳＥＬを発生するビットライン選択信号発生部１１と、を備えて構成されている。尚、前記Ｙ−アドレスバッファー７とＹ−アドレスプリデコーダ１０とにより、Ｙ−アドレスデコーディング手段が構成される。」
　訂正事項７
　特許明細書の段落番号００３３の記載を、削除する。
　訂正事項８
　特許明細書の段落番号００３４の記載を、以下のとおり訂正する。
「【発明の効果】以上説明したように、本発明では、Ｘ−アドレス信号のデコーディング信号及び／ＣＡＳバッファーからの制御信号の入力により所定の遅延時間後にワードラインモデル信号を発生して、該ワードラインモデル信号及び前記Ｘ−アドレス信号のデコーディング信号の入力により所定の遅延時間後にセンスアンプを駆動するための信号を発生し、また、前記／ＲＡＳバッファーからの制御信号及び前記ワードラインモデル信号の入力により所定の遅延時間後にコラムアドレスパルスイネーブル信号を発生し、該コラムアドレスパルスイネーブル信号に基づいてＹ−アドレス信号のうちのアドレス遷移検出信号を発生させた後、該アドレス遷移検出信号の遅延信号と前記Ｙ−アドレス信号のデコーディング信号とによってビットライン選択信号を発生する半導体メモリにおいて、半導体メモリの特性を左右する重要なワードラインモデル信号及びコラムアドレスパルスイネーブル信号に対応するテスト用ワードラインモデル信号及びテスト用コラムアドレスパルスイネーブル信号を外部から印加してテストすることにより、半導体メモリの最適動作タイミングを認知して、マスクの修正に反映させることができるので、短時間で半導体メモリの回路の動作タイミングを最適化し得るという効果がある。」
イ．訂正の目的の適否、新規事項の有無及び拡張・変更の存否
　上記訂正事項１は、本件請求項１に係る発明の発明特定事項であるロー制御部、コラム制御部、テスト信号入力部及びスイッチング部を特許明細書の段落番号００１６〜００１８の記載及び図１に基づいて限定したものであり、また本件請求項２に係る発明の発明特定事項であるスイッチング部、インバータ及び伝送ゲートを特許明細書の段落番号００２８〜００３１の記載及び図１に基づいて限定したものであり、特許請求の範囲の減縮に該当する。
　上記訂正事項２は、図１の回路図の接続に明らかな誤りがあり、それを訂正するものであるから、誤記の訂正に該当する。
　上記訂正事項３、４は、上記訂正事項１の訂正に発明の詳細な説明を整合させるものであって、明りょうでない記載の釈明に該当する。
　上記訂正事項５〜８は、発明の詳細な説明を明確にするものであるから、明りょうでない記載の釈明に該当する。
　そして、これらの訂正事項は、願書に添付した明細書又は図面に記載された事項の範囲内のものであって、実質的に特許請求の範囲を拡張又は変更するものではない。
ウ．むすび
　以上のとおりであるから、上記訂正請求は、特許法第１２０条の４第２項の規定に適合し、同条第３項で準用する第１２６条第２−３項の規定に適合するので、上記訂正を認める。
３．特許異議申立てについての判断
ア．本件発明
　本件の請求項１及び２に係る発明は、それぞれ訂正された特許請求の範囲の請求項１及び２に記載された事項によって特定されるとおりのものである（２．ア．訂正事項１を参照。）
イ．申立ての理由の概要
　申立人入倉秀美は、「本件請求項１に係る特許発明は、甲第１号証に記載された発明であるから、当該特許に係る発明は特許法第２９条第１項第３号に掲げる発明に該当するとともに、甲第１号証および甲第２号証に記載された発明に基づいてその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができないものであり、また、請求項２に係る特許発明は、甲第１号証および甲第２号証に記載された発明に基づいてその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができないものであり、従って、上記各発明に係る特許はいずれも同法第１１３条第１項第２号により取り消されるべきものである。」と主張している。
ウ．引用刊行物の記載の発明
　当審が通知した取消理由に引用した刊行物１（「Flexibie Test Mode Approucch for 256-Mb DRAM」IEEE JOURNAL OF SOLID-STATE CIRCUITS.VOL.32,NO.10、平成９年１０月発行、１５２５頁〜１５３３頁 ）には、図１０（ＳＡおよびカラムイネーブルタイミングの外部制御：ＳＡセットタイミング及びＣＳＬアクティブタイミングは、各々／Ｇピン及び／ＣＡＳピンにより直接制御する。）に関連して、
「Ｖ．内部タイミングの外部制御用テストモード
 回路、特に遅延回路におけるクリティカルタイミングは、ハードウエアの検討に基づいて調整しなければならないことが多い。ＤＲＡＭにおいては、例えば信号形成時間は、ＷＬ立ち上がり開始時間とセンスアンプセット時間との間の期間として定義されるクリテイカルタイミングである。これがクリテイカルである理由は、それがビットライン検出動作の信号レベルを制御するからである。カラム選択ライン（ＣＳＬ）をアクティブにするタイミングもクリティカルタイミングである。その理由は、小さなビットライン信号を増幅する前に、ＣＳＬがアクティブになると、検出に失敗するからである。これらクリティカルタイミングの設計は、一般に詳細回路モデルを用いたシミュレーションに基づく。しかしながら実際のハードウエア遅延は、温度、ノイズ等の周囲条件に左右される。従ってハードウエア測定に基づいた調整を行い、マージンや速度を向上させる必要がある。従来のテストモードは、所定の固定量しかクリテイカルタイミングを調整できなかった。また従来のテストモードは、調整範囲を限定するばかりでなく、例えば１ｍｓ等の長い信頼性のある遅延を実現する場合、大きなシリコン領域を必要とした。
 遅延をより柔軟に正確に複雑さを伴うことなく制御するため、２つのテストモードを紹介する。これらテストモードは、ＣＡＳおよび／Ｇ（／ＯＥ）等の外部信号を使用して内部信号の形成を誘発する。図１０は、センスアンプイネーブルタイミングおよびカラムイネーブルタイミング用として提案する外部制御テストモードを示す。テストモードＴＭ＿ＧＳＡＥが有効になると、通常のＷＬタイマが無効となり、／Ｇによってゲート制御される別のパスが有効になる。これにより、信号形成時間の外部制御が可能になる。同様にして、カラム選択ラインをアクティブにするカラムイネーブル信号は、ＴＭ＿ＣＣＳＬＥが有効になると、／ＣＡＳによって制御される。使用可能な既存のピン／Ｇおよび／ＣＡＳをテストモード用に使うので、追加のピンを必要としない。これら２つのテストモードを組み合わせることにより、信号形成時間（ＷＬ→ＳＡ）および検出時間（ＳＡ→ＣＳＬ）は、テスタを介して独立に任意に調整できる。これは、プロセスおよび設計のデバッグにおいて極めて有用である。なぜなら、信号形成問題と検出問題とを完全に分離できるからである。前記テストをさらに信号マージンテストと組み合わせれば、格納した信号に対する真の検出時間を測定できる。漏洩しやすいＢＬは、プリヒューズテスト中、長い休止時間にわたってＢＬをフロートさせることにより、検出可能である。このモードは、従来の所定遅延テストモードでは実行困難である。このフローテイングビットラインテストモードは、重要なテストモードであり、モジュール歩留まりおよび通電試験におけるチップ歩留まりを向上させる。」（１５３１頁左欄２０行〜右欄２６行）ことが記載されている。
　同じく引用した刊行物２（特開平５−３０３８８３号公報）には、
「【０００１】
【産業上の利用分野】本発明はテストモード時において、通常モード時に用いる制御クロックに対するタイミングテストを可能とした半導体記憶装置に関する。」
「【０００３】メモリセルアレイ３１は多数のメモリセルをマトリックス状に配列して構成されており、各縦列に配列されているメモリセルは各列毎にビット線を介してＸデコーダ３２に、また横列に配列された各メモリセルは各行毎にワード線を介してＹデコーダ３３に夫々接続されている。Ｘデコーダ３２、Ｙデコーダ３３には通常モード時には外部からのアドレス信号Ａ０〜Ａ９が、またテストモード時にアドレス発生器４２で発生させたアドレス信号が夫々アドレスバッファ３４を通じて入力されるようにしてあり、入力されたアドレス信号に対応してＸデコーダ３２，Ｙデコーダ３３により所定メモリセルの列, 行が夫々選択され、該当メモリセルへの書込み、或いはこれからの読出しが行われるようになっている。」
「【０００７】次にこのような従来の半導体記憶装置の動作を説明する。通常モードでの書込み動作は、先ず制御クロック発生器３５にロウアドレスストローブ信号／ＲＡＳ 、カラムアドレスストローブ信号／ＣＡＳ 、ライトイネーブル信号／ＷＥ、出力活性化信号／ＯＥ、入力データＤinを入力し、制御クロック発生器３５からアドレスバッファ３４へ制御クロックを出力させると共に、アドレス信号Ａ０〜Ａ９ をアドレスバッファ３４へ入力する。これによってアドレスバッファ３４からＸデコーダ３２，Ｙデコーダ３３へアドレスが出力され、Ｘデコーダ３２，Ｙデコーダ３３にてメモリセルアレイ３１の所定メモリセルにアクセスされ、これにデータが書込まれる。
【０００８】また読出し動作は、同様にして制御クロック発生器３５から制御クロックをアドレスバッファ３４へ出力し、またアドレス信号Ａ０〜Ａ９をアドレスバッファ３４，を通じてＸデコーダ３２，Ｙデコーダ３３へ出力し、メモリセルアレイ３１の所定メモリセルにアクセスし、これに記憶されているデータを読出し、出力データ.Ｄoutとして出力する。」
「【００１５】
【作用】本発明にあってはこれによって、通常モード時には外部から入力される信号が、またテストモード時にテスト信号発生器からの信号が、夫々選択的に制御回路に入力され、制御クロックを発生させるから制御回路のテストが可能となる。」
「【００１７】各切替スイッチ１０は夫々Ａ，Ｂ，Ｏの３接点を備えており、モード切換回路１５からの切替信号ＳＴに従ってＡ接点とＯ接点、又はＢ接点とＯ接点とを選択的に切替えるよう構成されており、Ａ−Ｏ接点が接続されているときは前記した外部からの入力信号であるロウアドレスストローブ信号／ＲＡＳ，カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、出力活性化信号／ＯＥ、入力データＤin，アドレス信号Ａ０〜Ａ９を直接的に、またＢ−Ｏ接点が接続されているときはテスト信号発生器１４からの信号ｄＲＡＳ、ｄＣＡＳ，ｄＷＥ，ｄＯＥ，ｄＤin，ｄＡ０〜ｄＡ９が第１の変調回路１１ａ〜１１ｄ、第２の変調回路１２ａ〜１２ｃにて夫々変調されて前記ＲＡＳバッファ３，ＣＡＳバッファ４，ＷＥバッファ５，ＯＥバッファ６，Ｄinバッファ７，Ａ０〜Ａ９バッファ８〜９へ入力するようになっている。」
「【００２６】以下各回路の具体的構成を説明する。図４は切替スイッチ１０の具体的構成を示す回路図であり、モード切換回路１５から切替信号ＳＴが入力されると接点、外部からのロウアドレスストローブ信号／ＲＡＳ等の信号を入力する接点Ａ、第１，第２の変調回路１１ａ〜１１ｄ、１２ａ〜１２ｃからの信号を入力する接点Ｂを備えており、切替信号ＳＴが夫々入力される接点は夫々ＰチャネルＭＯＳトランジスタ, ＮチャネルＭＯＳトランジスタにて構成されるトランスミッションゲート１０ａ，１０ｂの各ゲートに直接、又はインバータ１０ｃを介在させて接続され、また各接点Ａ，Ｂはトランスミッションゲート１０ａ，１０ｂの入力端に接続され、その出力端は途中合流して接点Ｏに接続されている。
【００２７】これによって切替信号ＳＴがハイレベル「Ｈ」の場合にはトランスミッションゲート１０ｂがオン状態となり、接点Ｂが接点Ｏに接続され、一方切替信号ＳＴがローレベル「Ｌ」の場合にはトランスミッションゲート１０ａがオン状態となり、接点Ａが接点Ｏに接続されることとなる。他の切替スイッチ１３ａ，１３ｂについても具体的には不さないが、実質的には切替スイッチ１０と同じである。」ことが記載されている。
エ．対比・判断
　本件請求項１に係る発明と刊行物１及び２記載の発明とを比較すると、刊行物１及び２記載の発明には、本件請求項１に係る発明の発明特定事項である「ローアドレスストローブ信号を受けて、Ｘ−アドレス信号のラッチ並びにワードライン及びビットラインの駆動に必要な制御信号を発生する／ＲＡＳバッファーと、該／ＲＡＳバッファーの制御信号によって、入力されるＸ−アドレス信号をラッチしてデコーディングするＸ−アドレスデコーディング手段と、前記Ｘ−アドレスデコーディング手段から出力されるデコーディング信号及び前記／ＲＡＳバッファーから出力される制御信号の入力を受けて、所定の遅延時間後にワードラインモデル信号を発生するワードラインモデル信号発生部と、該ワードラインモデル信号発生部から発生されるワードラインモデル信号及び前記Ｘ−アドレスデコーディング手段からのデコーディング信号の入力を受けて、所定の遅延時間後にセンスアンプを駆動するための信号を発生するセンスアンプ駆動信号発生部と、を備えて、前記Ｘ−アドレス信号に対応するワードラインを駆動させるロー制御部と、
　前記／ＲＡＳバッファーの制御信号及び前記ワードラインモデル信号発生部から発生されるワードラインモデル信号の入力を受けて、所定の遅延時間後にコラムアドレスパルスイネーブル信号を発生するコラムアドレスパルスイネーブル信号発生部と、コラムアドレスストローブ信号によってＹ−アドレス信号を入力してデコーディングするＹ−アドレスデコーディング手段と、前記Ｙ−アドレスデコーディング手段に入力されたＹ−アドレス信号及び前記コラムアドレスパルスイネーブル信号の入力を受けて、最終アドレスの入力を示すアドレス遷移検出信号のパルスを発生するアドレス遷移検出信号発生部と、前記Ｙ−アドレスデコーディング手段からのデコーディング信号及び前記アドレス遷移検出信号のパルスを所定時間遅延させた遅延信号の入力を受けて、ビットライン選択信号を発生するビットライン選択信号発生部と、を備えて、前記Ｙ−アドレス信号に対応するビットラインを駆動させるコラム制御部」を有しておらず、またこの発明特定事項は本件出願当時の技術常識でもない。
　そして、本件請求項１に係る発明は、上記の事項により「半導体メモリの特性を左右する重要なワードラインモデル信号及びコラムアドレスパルスイネーブル信号に対応するテスト用ワードラインモデル信号及びテスト用コラムアドレスパルスイネーブル信号を外部から印加してテストすることにより、半導体メモリの最適動作タイミングを認知して、マスクの修正に反映させることができるので、短時間で半導体メモリの回路の動作タイミングを最適化し得る」という作用効果を生じるものと認められる。
　したがって、本件請求項１に係る発明は、刊行物１に記載された発明ではなく、また当業者が刊行物１及び２に記載された発明に基づいて容易に発明をすることができたものでもない。
　本件請求項２に係る発明は、本件請求項１に係る発明を更に限定したものであるから、本件請求項１に係る発明と同じ理由により、当業者が刊行物１及び２に記載された発明に基づいて容易に発明をすることができたものとすることはできない。
オ．むすび
　以上のとおりであるから、特許異議の申立ての理由及び証拠によっては、本件請求項１及び２に係る発明の特許を取り消すことはできない。
　また、他に本件請求項１及び２に係る発明の特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１３年１１月１６日（２００１．１１．１６）
【訂正の要旨】
訂正の要旨
　特許第３０７９３７６号の明細書及び図面を次のとおり訂正する。
　訂正事項１
　特許請求の範囲の請求項１、２を、特許請求の範囲の減縮を目的として、以下のとおり訂正する。
「【請求項１】ローアドレスストローブ信号を受けて、Ｘ−アドレス信号のラッチ並びにワードライン及びビットラインの駆動に必要な制御信号を発生する／ＲＡＳバッファーと、該／ＲＡＳバッファーの制御信号によって、入力されるＸ−アドレス信号をラッチしてデコーディングするＸ−アドレスデコーディング手段と、前記Ｘ−アドレスデコーディング手段から出力されるデコーディング信号及び前記／ＲＡＳバッファーから出力される制御信号の入力を受けて、所定の遅延時間後にワードラインモデル信号を発生するワードラインモデル信号発生部と、該ワードラインモデル信号発生部から発生されるワードラインモデル信号及び前記Ｘ−アドレスデコーディング手段からのデコーディング信号の入力を受けて、所定の遅延時間後にセンスアンプを駆動するための信号を発生するセンスアンプ駆動信号発生部と、を備えて、前記Ｘ−アドレス信号に対応するワードラインを駆動させるロー制御部と、
　前記／ＲＡＳバッファーの制御信号及び前記ワードラインモデル信号発生部から発生されるワードラインモデル信号の入力を受けて、所定の遅延時間後にコラムアドレスパルスイネーブル信号を発生するコラムアドレスパルスイネーブル信号発生部と、コラムアドレスストローブ信号によってＹ−アドレス信号を入力してデコーディングするＹ−アドレスデコーディング手段と、前記Ｙ−アドレスデコーディング手段に入力されたＹ−アドレス信号及び前記コラムアドレスパルスイネーブル信号の入力を受けて、最終アドレスの入力を示すアドレス遷移検出信号のパルスを発生するアドレス遷移検出信号発生部と、前記Ｙ−アドレスデコーディング手段からのデコーディング信号及び前記アドレス遷移検出信号のパルスを所定時間遅延させた遅延信号の入力を受けて、ビットライン選択信号を発生するビットライン選択信号発生部と、を備えて、前記Ｙ−アドレス信号に対応するビットラインを駆動させるコラム制御部と、
　前記ロー制御部及びコラム制御部により駆動された該当のワードライン及びビットラインに貯蔵されたデータを増幅して出力するセンスアンプ部と、
を包含して構成される半導体メモリにおいて、
　テストモード設定信号を発生するテストモード設定部と、
　前記ロー制御部及び前記コラム制御部内のテスト対象のワードラインモデル信号及びコラムアドレスパルスイネーブル信号に対応するテスト用ワードラインモデル信号及びテスト用コラムアドレスパルスイネーブル信号を外部から入力するテスト信号入力部と、
　一方の端子には前記ワードラインモデル信号又は前記コラムアドレスパルスイネーブル信号を入力し、他方の端子には前記テスト信号入力部からの前記テスト用ワードラインモデル信号又は前記テスト用コラムアドレスパルスイネーブル信号を入力して、前記テストモード設定部からテストモード設定信号が入力されるときには、前記テスト用ワードラインモデル信号又は前記テスト用コラムアドレスパルスイネーブル信号を選択し、前記テストモード設定部からテストモード設定信号が入力されないときには、前記ワードラインモデル信号又は前記コラムアドレスパルスイネーブル信号を選択して出力する２つのスイッチング部と、
を有する動作タイミングテスト手段を備えて構成することを特徴とする半導体メモリ。
　【請求項２】前記２つのスイッチング部のうちの一方は、
　前記テストモード設定信号を反転させるインバータと、
　前記テストモード設定信号及び前記インバータの出力信号によって、前記ワードラインモデル信号又は前記テスト用ワードラインモデル信号のいずれかを選択して出力する伝送ゲートと、から構成され、
　他方は、
　前記テストモード設定信号を反転させるインバータと、
　前記テストモード設定信号及び前記インバータの出力信号によって、前記コラムアドレスパルスイネーブル信号又は前記テスト用コラムアドレスパルスイネーブル信号のいずれかを選択して出力する伝送ゲートと、から構成されることを特徴とする請求項１に記載の半導体メモリ。」
　訂正事項２
　図１を、誤記の訂正を目的として、訂正請求書に添付の図１のとおり訂正する。
　訂正事項３
　段落番号００１３の記載を、明りょうでない記載の釈明を目的として、以下のとおり訂正する。
「【課題を解決するための手段】このような目的を達成するため、本発明の請求項１に記載の発明においては、ローアドレスストローブ信号を受けて、Ｘ−アドレス信号並びにワードライン及びビットラインの駆動に必要な制御信号を発生する／ＲＡＳバッファーと、該／ＲＡＳバッファーの制御信号によって、入力されるＸ−アドレス信号をラッチしてデコーディングするＸ−アドレスデコーディング手段と、前記Ｘ−アドレスデコーディング手段から出力されるデコーディング信号及び前記／ＲＡＳバッファーから出力される制御信号の入力を受けて、所定の遅延時間後にワードラインモデル信号を発生するワードラインモデル信号発生部と、該ワードラインモデル信号発生部から発生されるワードラインモデル信号及び前記Ｘ−アドレスデコーディング手段からのデコーディング信号の入力を受けて、所定の遅延時間後にセンスアンプを駆動するための信号を発生するセンスアンプ駆動信号発生部と、を備えて、前記Ｘ−アドレス信号に対応するワードラインを駆動させるロー制御部と、前記／ＲＡＳバッファーの制御信号及び前記ワードラインモデル信号発生部から発生されるワードラインモデル信号の入力を受けて、所定の遅延時間後にコラムアドレスパルスイネーブル信号を発生するコラムアドレスパルスイネーブル信号発生部と、コラムアドレスストローブ信号によってＹ−アドレス信号を入力してデコーディングするＹ−アドレスデコーディング手段と、前記Ｙ−アドレスデコーディング手段に入力されたＹ−アドレス信号及び前記コラムアドレスパルスイネーブル信号の入力を受けて、最終アドレスの入力を示すアドレス遷移検出信号のパルスを発生するアドレス遷移検出信号発生部と、前記Ｙ−アドレスデコーディング手段からのデコーディング信号及び前記アドレス遷移検出信号のパルスを所定時間遅延させた遅延信号の入力を受けて、ビットライン選択信号を発生するビットライン選択信号発生部と、を備えて、前記Ｙ−アドレス信号に対応するビットラインを駆動させるコラム制御部と、前記ロー制御部及びコラム制御部により駆動された該当のワードライン及びビットラインに貯蔵されたデータを増幅して出力するセンスアンプ部と、を包含して構成される半導体メモリにおいて、テストモード設定信号を発生するテストモード設定部と、前記ロー制御部及び前記コラム制御部内のテスト対象のワードラインモデル信号及びコラムアドレスパルスイネーブル信号に対応するテスト用ワードラインモデル信号及びテスト用コラムアドレスパルスイネーブル信号を外部から入力するテスト信号入力部と、一方の端子には前記ワードラインモデル信号又は前記コラムアドレスパルスイネーブル信号を入力し、他方の端子には前記テスト信号入力部からの前記テスト用ワードラインモデル信号又は前記テスト用コラムアドレスパルスイネーブル信号を入力して、前記テストモード設定部からテストモード設定信号が入力されるときには、前記テスト用ワードラインモデル信号又は前記テスト用コラムアドレスパルスイネーブル信号を選択し、前記テストモード設定部からテストモード設定信号が入力されないときには、前記ワードラインモデル信号又は前記コラムアドレスパルスイネーブル信号を選択して出力する２つのスイッチング部と、を有する動作タイミングテスト手段を備えて構成する。」
　訂正事項４
　段落番号００１４の記載を、明りょうでない記載の釈明を目的として、以下のとおり訂正する。
「請求項２に記載の発明では、前記２つのスイッチング部のうちの一方は、前記テストモード設定信号を反転させるインバータと、前記テストモード設定信号及び前記インバータの出力信号によって、前記ワードラインモデル信号又は前記テスト用ワードラインモデル信号のいずれかを選択して出力する伝送ゲートと、から構成され、他方は、前記テストモード設定信号を反転させるインバータと、前記テストモード設定信号及び前記インバータの出力信号によって、前記コラムアドレスパルスイネーブル信号又は前記テスト用コラムアドレスパルスイネーブル信号のいずれかを選択して出力する伝送ゲートと、から構成される。」
　訂正事項５
　段落番号００１６の記載を、明りょうでない記載の釈明を目的として、以下のとおり訂正する。
「前記ロー制御部は、ローレベルでアクティブ状態となるローアドレスストローブ信号／ＲＡＳ（Ｒｏｗ　Ａｄｄｒｅｓｓ　Ｓｔｒｏｂｅ　Ｂａｒ）を受けて、Ｘ−アドレス信号のラッチ並びにワードライン及びビットラインの駆動に必要な制御信号を発生する／ＲＡＳバッファー１と、該／ＲＡＳバッファー１の制御信号によって、入力されるＸ−アドレス信号Ｘ−Ａｄｄをラッチして出力するＸ−アドレスバッファー２と、該Ｘ−アドレス信号Ｘ‐ＡｄｄをデコーディングするＸ−アドレスプリデコーダ３と、多段のＣＭＯＳゲートを備え、前記Ｘ−アドレスブリデコーダ３から出力されるデコーディング信号及び前記／ＲＡＳバッファー１から出力される制御信号の入力を受けて、実際のワードライン信号の発生タイミングと合わせるために、所定の遅延時間後にワードラインモデル信号ＷＬＭＯＤＥＬを発生するワードラインモデル信号発生部４と、該ワードラインモデル信号発生部４から発生されるワードラインモデル信号ＷＬＭＯＤＥＬ及び前記Ｘ−アドレスブリデコーダ３のデコーデイング信号の入力を受けて、所定の遅延時間後にセンスアンプを駆動するための信号を発生するセンスアンプ駆動信号発生部５と、を備えて構成されている。尚、前記Ｘ−アドレスバッファー２とＸ−アドレスプリデコーダ３とにより、Ｘ−アドレスデコーディング手段が構成される。」
　訂正事項６
　段落番号００１７の記載を、明りょうでない記載の釈明を目的として、以下のとおり訂正する。
「前記コラム制御部は、多段のＣＭＯＳゲートを備え、前記／ＲＡＳバッファー１の制御信号及び前記ワードラインモデル信号発生部４から発生されるワードラインモデル信号ＷＬＭＯＤＥＬの入力を受けて、所定の遅延時間後にコラムアドレスバルスイネーブル信号ＣＡＰＥＮを発生するコラムアドレスパルスイネーブル信号発生部６と、Ｙ−アドレス信号Ｙ‐Ａｄｄの入力を受け、ローレベルでアクティブ状態となるコラムアドレスストローブ信号／ＣＡＳ（Ｃｏｌｕｍｎ　Ａｄｄｒｅｓｓ　Ｓｔｒｏｂｅ　Ｂａｒ）によって前記Ｙ−アドレス信号Ｙ‐Ａｄｄを出力するＹ−アドレスバッファー７と、該Ｙ−アドレスバッファー７の出力信号及び前記コラムアドレスパルスイネーブル信号ＣＡＰＥＮの入力を受けて、最終アドレスの入力を示すアドレス遷移検出信号ＡＴＤ（Ａｄｄｒｅｓｓ　Ｔｒａｎｓｉｔｉｏｎ　Ｄｅｔｅｃｔｉｏｎ）のパルスを発生するアドレス遷移検出信号発生部８と、該アドレス遷移検出信号ＡＴＤのパルスを所定時間遅延させた後、遅延信号ＰＹＣｂを発生する遅延信号発生部９と、前記Ｙ−アドレスバッファー７の出力信号の入力を受けてデコーディングするＹ−アドレスプリデコーダ１０と、該Ｙ−アドレスプリデコーダ１０の出力信号及び前記遅延信号発生部９の遅延信号ＰＹＣｂの入力を受けて、ビットライン選択信号ＹＳＥＬを発生するビットライン選択信号発生部１１と、を備えて構成されている。尚、前記Ｙ−アドレスバッファー７とＹ−アドレスプリデコーダ１０とにより、Ｙ−アドレスデコーディング手段が構成される。」
　訂正事項７
　段落番号００３３の記載を、明りょうでない記載の釈明を目的として、削除する。
　訂正事項８
　段落番号００３４の記載を、明りょうでない記載の釈明を目的として、以下のとおり訂正する。
「【発明の効果】以上説明したように、本発明では、Ｘ−アドレス信号のデコーディング信号及び／ＣＡＳバッファーからの制御信号の入力により所定の遅延時間後にワードラインモデル信号を発生して、該ワードラインモデル信号及び前記Ｘ−アドレス信号のデコーディング信号の入力により所定の遅延時間後にセンスアンプを駆動するための信号を発生し、また、前記／ＲＡＳバッファーからの制御信号及び前記ワードラインモデル信号の入力により所定の遅延時間後にコラムアドレスパルスイネーブル信号を発生し、該コラムアドレスパルスイネーブル信号に基づいてＹ−アドレス信号のうちのアドレス遷移検出信号を発生させた後、該アドレス遷移検出信号の遅延信号と前記Ｙ−アドレス信号のデコーディング信号とによってビットライン選択信号を発生する半導体メモリにおいて、半導体メモリの特性を左右する重要なワードラインモデル信号及びコラムアドレスパルスイネーブル信号に対応するテスト用ワードラインモデル信号及びテスト用コラムアドレスパルスイネーブル信号を外部から印加してテストすることにより、半導体メモリの最適動作タイミングを認知して、マスクの修正に反映させることができるので、短時間で半導体メモリの回路の動作タイミングを最適化し得るという効果がある。」
（５４）【発明の名称】
半導体メモリ
（５７）【特許請求の範囲】
　【請求項１】
ローアドレスストローブ信号を受けて、Ｘ−アドレス信号のラッチ並びにワードライン及びビットラインの駆動に必要な制御信号を発生する／ＲＡＳバッファーと、該／ＲＡＳバッファーの制御信号によって、入力されるＸ−アドレス信号をラッチしてデコーディングするＸ−アドレスデコーディング手段と、前記Ｘ−アドレスデコーディング手段から出力されるデコーディング信号及び前記／ＲＡＳバッファーから出力される制御信号の入力を受けて、所定の遅延時間後にワードラインモデル信号を発生するワードラインモデル信号発生部と、該ワードラインモデル信号発生部から発生されるワードラインモデル信号及び前記Ｘ−アドレスデコーディング手段からのデコーディング信号の入力を受けて、所定の遅延時間後にセンスアンプを駆動するための信号を発生するセンスアンプ駆動信号発生部と、を備えて、前記
に対応する
　
前記／ＲＡＳバッファーの制御信号及び前記ワードラインモデル信号発生部から発生されるワードラインモデル信号の入力を受けて、所定の遅延時間後にコラムアドレスパルスイネーブル信号を発生するコラムアドレスパルスイネーブル信号発生部と、コラムアドレスストローブ信号によってＹ−アドレス信号を入力してデコーディングするＹ−アドレスデコーディング手段と、前記Ｙ−アドレスデコーディング手段に入力されたＹ−アドレス信号及び前記コラムアドレスパルスイネーブル信号の入力を受けて、最終アドレスの入力を示すアドレス遷移検出信号のパルスを発生するアドレス遷移検出信号発生部と、前記Ｙ−アドレスデコーディング手段からのデコーディング信号及び前記アドレス遷移検出信号のパルスを所定時間遅延させた遅延信号の入力を受けて、ビットライン選択信号を発生するビットライン選択信号発生部と、を備えて、前記
に対応する
　前記ロー制御部及びコラム制御部により駆動された該当のワードライン及びビットラインに貯蔵されたデータを増幅して出力するセンスアンプ部と、
を包含して構成される半導体メモリにおいて、
　テストモード設定信号を発生するテストモード設定部と、
　前記ロー制御部及び前記コラム制御部内
の
ワードラインモデル信号及びコラムアドレスパルスイネーブル信号
テスト用ワードラインモデル信号及びテスト用コラムアドレスパルスイネーブル信号
　一方の端子には前記
ワードラインモデル信号又は前記コラムアドレスパルスイネーブル信号
前記テスト用ワードラインモデル信号又は前記テスト用コラムアドレスパルスイネーブル信号
ワードラインモデル信号又は前記テスト用コラムアドレスパルスイネーブル信号
ワードラインモデル信号又は前記コラムアドレスパルスイネーブル信号
２つの
を有する動作タイミングテスト手段を備えて構成することを特徴とする半導体メモリ。
　【請求項２】前記
２つの
のうちの一方
　前記テストモード設定信号を反転させるインバータと、
　前記テストモード設定信号及び前記インバータの出力信号によって、
前記ワードラインモデル信号又は前記テスト用ワードラインモデル信号
、
　
他方は、
　
前記テストモード設定信号を反転させるインバータと、
　
前記テストモード設定信号及び前記インバータの出力信号によって、前記コラムアドレスパルスイネーブル信号又は前記テスト用コラムアドレスパルスイネーブル信号のいずれかを選択して出力する伝送ゲートと、から構成され
【発明の詳細な説明】
　【０００１】
　【発明の属する技術分野】
　本発明は、半導体メモリに係るもので、詳しくは、半導体メモリの重要な内部制御信号を外部から印加して、最適の動作タイミングを認知し得るように動作タイミングテスト手段を設けた半導体メモリに関するものである。
　【０００２】
　【従来の技術】
　一般に、半導体メモリにおける動作信号タイミング調整ブロックは、図３に示したように、ローレベルでアクティブ状態となるローアドレスストローブ信号／ＲＡＳ（Ｒｏｗ　Ａｄｄｒｅｓｓ　Ｓｔｒｏｂｅ　Ｂａｒ）を受けて、Ｘ−アドレスバッファー２及びワードラインの駆動に必要な制御信号を発生する／ＲＡＳバッファー１と、該／ＲＡＳバッファー１の制御信号によって、入力されるＸ−アドレス信号Ｘ−Ａｄｄを出力するＸ−アドレスバッファー２と、該Ｘ−アドレス信号Ｘ‐ＡｄｄをデコーディングするＸ−アドレスプリデコーダ３と、多段のＣＭＯＳゲートを備え、前記Ｘ−アドレスプリデコーダ３から出力されるデコーディング信号及び前記／ＲＡＳバッファー１から出力される制御信号の入力を受けて、実際のワードライン信号の発生タイミングと合わせるために、所定の遅延時間後にワードラインモデル信号ＷＬＭＯＤＥＬを発生するワードラインモデル信号発生部４と、該ワードラインモデル信号発生部４から発生されるワードラインモデル信号ＷＬＭＯＤＥＬ及び前記Ｘ−アドレスプリデコーダ３のデコーディング信号の入力を受けて、所定の遅延時間後にセンスアンプを駆動するための信号を発生するセンスアンプ駆動信号発生部５と、多段のＣＭＯＳゲートを備え、前記／ＲＡＳバッファー１の制御信号及び前記ワードラインモデル信号発生部４から発生されるワードラインモデル信号ＷＬＭＯＤＥＬの入力を受けて、所定の遅延時間後にコラムアドレスパルスイネーブル信号ＣＡＰＥＮを発生するコラムアドレスパルスイネーブル信号発生部６と、Ｙ−アドレス信号Ｙ‐Ａｄｄの入力を受け、ローレベルでアクティブ状態となるコラムアドレスストローブ信号／ＣＡＳ（Ｃｏｌｕｍｎ　Ａｄｄｒｅｓｓ　Ｓｔｒｏｂｅ　Ｂａｒ）によって前記Ｙ−アドレス信号Ｙ‐Ａｄｄを出力するＹ−アドレスバッファー７と、該Ｙ−アドレスバッファー７の出力信号及び前記コラムアドレスパルスイネーブル信号ＣＡＰＥＮの入力を受けて、最終アドレス信号の入力を示すアドレス遷移検出信号ＡＴＤ（Ａｄｄｒｅｓｓ　Ｔｒａｎｓｉｔｉｏｎ　Ｄｅｔｅｃｔｉｏｎ）を発生するアドレス遷移検出信号発生部８と、該アドレス遷移検出信号ＡＴＤを所定時間遅延させた後、遅延信号ＰＹＣｂを発生する遅延信号発生部９と、前記Ｙ−アドレスバッファー７の出力信号の入力を受けてデコーディングするＹ−アドレスプリデコーダ１０と、該Ｙ−アドレスプリデコーダ１０の出力信号及び前記遅延信号発生部９の遅延信号ＰＹＣｂの入力を受けて、ビットライン選択信号ＹＳＥＬを発生するビットライン選択信号発生部１１と、前記センスアンプ駆動信号発生部５から出力されたセンスアンプ駆動信号によって該当ワードラインのデータを増幅させ、前記ビットライン選択信号発生部１１から出力されるビットライン選択信号ＹＳＥＬによって、該当ビットラインのデータを出力するセンスアンプ部１２と、を備えて構成されていた。
　【０００３】
　そして、半導体メモリの動作信号タイミングに影響を与える内部動作信号発生ブロックであるワードラインモデル信号発生部４及びコラムアドレスパルスイネーブル信号発生部６は、図３に詳細に示されたように、多段のＣＭＯＳゲートにより構成され、ＣＭＯＳゲート間には、メタルマスクにより修正可能な複数個のスイッチが設けられていた。
　【０００４】
　以下、前記各部の動作信号のタイミングについて、図４に基づいて説明する。
　先ず、図４（Ａ）に示したように、／ＲＡＳバッファー１により、ローアドレスストローブ信号／ＲＡＳがロー（ｌｏｗ）レベルに活性化されると、Ｘ−アドレスバッファー２及びワードラインを駆動するために必要な制御信号が発生される。
　前記Ｘ−アドレスバッファー２は、入力されるＸ−アドレス信号Ｘ‐Ａｄｄを所一定時間ラッチして出力する。該出力されるＸ−アドレス信号Ｘ‐ＡｄｄをＸ−アドレスプリデコーダ３がデコーディングして、該当のワードラインを駆動する。
　【０００５】
　ワードラインモデル信号発生部４は、前記／ＲＡＳバッファー１から出力される制御信号及びＸ−アドレスプリデコーダ３からの出力信号が入力されて、実際のワードラインの駆動タイミングと合わせるために、所定遅延時間後に、図４（Ｂ）に示したようなワードラインモデル信号ＷＬＭＯＤＥＬを発生する。
　次いで、該ワードラインモデル信号ＷＬＭＯＤＥＬ及び前記Ｘ−アドレスプリデコーダ３の出力信号の一部が入力されたセンスアンプ駆動信号発生部５も、所定の遅延時間後にセンスアンプ部１２を駆動するために、図４（Ｃ）に示すセンスアンプイネーブル信号ＳＡＥＮを発生して、センスアンプ部１２に出力する。これにより、センスアンプ部１２の動作が開始され、駆動されたワードラインの全メモリセルのデータは、センスアンプ部１２により増幅されてメモリセルに再貯蔵され、ビットライン選択信号ＹＳＥＬの印加を待機するようになる。
　【０００６】
　一方、ビットラインを選択するためのコラム動作は次のように行われている。
　先ず、Ｙ−アドレスバッファー７は、コラムアドレスストローブ信号／ＣＡＳによって、入力されるＹ−アドレス信号Ｙ‐Ａｄｄを出力させる。該出力されたＹ−アドレス信号Ｙ‐Ａｄｄは、Ｙ−アドレスプリデコーダ１０によりデコーディングされて、ビットライン選択信号発生部１１に入力される。
　【０００７】
　このとき、前記ビットライン選択信号ＹＳＥＬを発生するタイミングを決定するために、コラムアドレスパルスイネーブル信号発生部６は、前記ワードラインモデル信号ＷＬＭＯＤＥＬ及び前記／ＲＡＳバッファー１の制御信号が入力され、所定の遅延時間後に、図４（Ｄ）に示したように、コラムアドレスパルスイネーブル信号ＣＡＰＥＮを発生して、次段のアドレス遷移検出信号発生部８を制御する。
　【０００８】
　前記アドレス遷移検出信号発生部８は、Ｙ−アドレスバッファー７のＹ−アドレス信号Ｙ‐Ａｄｄ及び前記コラムアドレスパルスイネーブル信号ＣＡＰＥＮの入力を受けて、図４（Ｅ）に示したようなアドレス遷移検出信号ＡＴＤのパルスを発生させる。該アドレス遷移検出信号ＡＴＤのパルスは、遅延信号発生部９により所定時間遅延されて、該遅延信号ＰＹＣｂが、図４（Ｆ）に示したように発生される。
　【０００９】
　前記ビットライン選択信号発生部１１は、前記遅延信号ＰＹＣｂ及び前記Ｙ−アドレスプリデコーダ１０の出力信号の入力を受けて、図４（Ｇ）に示したように、ビットライン選択信号ＹＳＥＬを出力させる。該ビットライン選択信号ＹＳＥＬは前記センスアンプ部１２に印加されて、最終的に該当ビットラインのデータが出力される。
　【００１０】
　ここで、前記各内部制御信号を発生する各部は、複数個のＣＭＯＳゲートとそれらの間の抵抗又はキャパシタとにより構成された遅延回路を備えて、入力される信号を所定時間遅延して出力するように構成されている。各遅延時間は、回路シミュレーション結果により、大略的な動作タイミングで調整されている。
　但し、殆どの製品において、設計時の回路シミュレーション結果と、実際に工程が完了された製品の動作タイミング結果とは、製品開発時の工程条件及び素子特性の変化により、相当の部分が不一致となる。そこで、メタルマスクを修正することにより、部分的な回路修正が可能なように構成されている。
　【００１１】
　例えば、図３に示したワードラインモデル信号発生部４及びコラムアドレスパルスイネーブル信号発生部６においては、備えられた複数個のスイッチに、メタルマスク修正を数回反復することにより、動作タイミングを調整するようになっていた。
　【００１２】
　【発明が解決しようとする課題】
　然るに、このような従来の半導体メモリにおいては、最適な動作タイミングを確保するための所要時間が長く、正確性も低下されるという不都合な点があった。
　本発明は、このような従来の課題に鑑みてなされたもので、半導体メモリの動作テストを行うとき、短時間で動作タイミングを最適化し得るようにした半導体メモリを提供することを目的とする。
　【００１３】
　【課題を解決するための手段】
　このような目的を達成するため、本発明の請求項１に記載の発明においては、
ローアドレスストローブ信号を受けて、Ｘ−アドレス信号のラッチ並びにワードライン及びビットラインの駆動に必要な制御信号を発生する／ＲＡＳバッファーと、該／ＲＡＳバッファーの制御信号によって、入力されるＸ−アドレス信号をラッチしてデコーディングするＸ−アドレスデコーディング手段と、前記Ｘ−アドレスデコーディング手段から出力されるデコーディング信号及び前記／ＲＡＳバッファーから出力される制御信号の入力を受けて、所定の遅延時間後にワードラインモデル信号を発生するワードラインモデル信号発生部と、該ワードラインモデル信号発生部から発生されるワードラインモデル信号及び前記Ｘ−アドレスデコーディング手段からのデコーディング信号の入力を受けて、所定の遅延時間後にセンスアンプを駆動するための信号を発生するセンスアンプ駆動信号発生部と、を備えて、前記
に対応する
前記／ＲＡＳバッファーの制御信号及び前記ワードラインモデル信号発生部から発生されるワードラインモデル信号の入力を受けて、所定の遅延時間後にコラムアドレスパルスイネーブル信号を発生するコラムアドレスパルスイネーブル信号発生部と、コラムアドレスストローブ信号によってＹ−アドレス信号を入力してデコーディングするＹ−アドレスデコーディング手段と、前記Ｙ−アドレスデコーディング手段に入力されたＹ−アドレス信号及び前記コラムアドレスバルスイネーブル信号の入力を受けて、最終アドレスの入力を示すアドレス遷移検出信号のパルスを発生するアドレス遷移検出信号発生部と、前記Ｙ−アドレスデコーディング手段からのデコーディング信号及び前記アドレス遷移検出信号のパルスを所定時間遅延させた遅延信号の入力を受けて、ビットライン選択信号を発生するビットライン選択信号発生部と、を備えて、前記
に対応する
の
ワードラインモデル信号及びコラムアドレスパルスイネーブル信号
テスト用ワードラインモデル信号及びテスト用コラムアドレスパルスイネーブル信号
ワードラインモデル信号又は前記コラムアドレスパルスイネーブル信号
前記テスト用ワードラインモデル信号又は前記テスト用コラムアドレスパルスイネーブル信号
ワードラインモデル信号又は前記テスト用コラムアドレスパルスイネーブル信号
ワードラインモデル信号又は前記コラムアドレスパルスイネーブル信号
２つの
　【００１４】
　請求項２に記載の発明では、前記
２つの
のうちの一方
前記ワードラインモデル信号又は前記テスト用ワードラインモデル信号
、他方は、前記テストモード設定信号を反転させるインバータと、前記テストモード設定信号及び前記インバータの出力信号によって、前記コラムアドレスパルスイネーブル信号又は前記テスト用コラムアドレスパルスイネーブル信号のいずれかを選択して出力する伝送ゲートと、から構成され
　【００１５】
　【発明の実施の形態】
　以下、本発明の実施の形態に対し、図面を用いて説明する。
　本実施形態に係る半導体メモリは、図１に示したように、ロー制御部、コラム制御部及びセンスアンプ部１２からなる一般の半導体メモリに、動作タイミングテスト手段を包含して構成されている。
　【００１６】
　前記ロー制御部は、ローレベルでアクティブ状態となるローアドレスストローブ信号／ＲＡＳ（Ｒｏｗ　Ａｄｄｒｅｓｓ　Ｓｔｒｏｂｅ　Ｂａｒ）を受けて、Ｘ−アドレス
信号のラッチ並びに
及びビットライン
尚、前記Ｘ−アドレスバッファー２とＸ−アドレスプリデコーダ３とにより、Ｘ−アドレスデコーディング手段が構成される。
　【００１７】
　前記コラム制御部は、多段のＣＭＯＳゲートを備え、前記／ＲＡＳバッファー１の制御信号及び前記ワードラインモデル信号発生部４から発生されるワードラインモデル信号ＷＬＭＯＤＥＬの入力を受けて、所定の遅延時間後にコラムアドレスパルスイネーブル信号ＣＡＰＥＮを発生するコラムアドレスパルスイネーブル信号発生部６と、Ｙ−アドレス信号Ｙ‐Ａｄｄの入力を受け、ローレベルでアクティブ状態となるコラムアドレスストローブ信号／ＣＡＳ（Ｃｏｌｕｍｎ　Ａｄｄｒｅｓｓ　Ｓｔｒｏｂｅ　Ｂａｒ）によって前記Ｙ−アドレス信号Ｙ‐Ａｄｄを出力するＹ−アドレスバッファー７と、該Ｙ−アドレスバッファー７の出力信号及び前記コラムアドレスパルスイネーブル信号ＣＡＰＥＮの入力を受けて、最終アドレスの入力を示すアドレス遷移検出信号ＡＴＤ（Ａｄｄｒｅｓｓ　Ｔｒａｎｓｉｔｉｏｎ　Ｄｅｔｅｃｔｉｏｎ）のパルスを発生するアドレス遷移検出信号発生部８と、該アドレス遷移検出信号ＡＴＤのパルスを所定時間遅延させた後、遅延信号ＰＹＣｂを発生する遅延信号発生部９と、前記Ｙ−アドレスバッファー７の出力信号の入力を受けてデコーディングするＹ−アドレスプリデコーダ１０と、該Ｙ−アドレスプリデコーダ１０の出力信号及び前記遅延信号発生部９の遅延信号ＰＹＣｂの入力を受けて、ビットライン選択信号ＹＳＥＬを発生するビットライン選択信号発生部１１と、を備えて構成されている。
尚、前記Ｙ−アドレスバッファー７とＹ−アドレスプリデコーダ１０とにより、Ｙ−アドレスデコーディング手段が構成される。
　【００１８】
　また、前記動作タイミングテスト手段は、前記ローアドレスストローブ信号／ＲＡＳ，コラムアドレスストローブ信号／ＣＡＳ，ライトイネーブル信号／ＷＥ及びアドレス信号を用いて、テストモード設定信号ＴＭ１，ＴＭ２を発生するテストモード設定部２１と、前記ロー制御部及び前記コラム制御部内で発生する内部制御信号のうち、テスト対象の内部制御信号としてのワードラインモデル信号ＷＬＭＯＤＥＬ及びコラムアドレスパルスイネーブル信号ＣＡＰＥＮに対応するテスト用ワードラインモデル信号ＴＷＬＭＯＤＥＬ及びテスト用コラムアドレスパルスイネーブル信号ＴＣＡＰＥＮが外部から入力されて内部に伝達するテスト信号入力部２２と、前記テストモード設定部２１からのテストモード設定信号ＴＭ１が入力したか否かによって、前記ワードラインモデル信号発生部４から入力されるワードラインモデル信号ＷＬＭＯＤＥＬ及び前記テスト信号入力部２２から入力されるテスト用ワードラインモデル信号ＴＷＬＭＯＤＥＬのどちらか１つを選択して、センスアンプ駆動信号発生部５及びコラムアドレスパルスイネーブル信号発生部６に出力するスイッチング部２３と、前記テストモード設定部２１からのテストモード設定信号ＴＭ２が入力したか否かによって、前記コラムアドレスパルスイネーブル信号発生部６から入力されるコラムアドレスパルスイネーブル信号ＣＡＰＥＮ及び前記テスト信号入力部２２から入力されるテスト用コラムアドレスパルスイネーブル信号ＴＣＡＰＥＮのどちらか１つを選択して、アドレス遷移検出信号発生部８に出力するスイッチング部２４と、を備えて構成されている。
　【００１９】
　以下、上記のように構成される本実施形態の半導体メモリの動作に対し、図２の動作信号タイミングを用いて説明する。
　先ず、半導体メモリは、通常モードのときは、一般の半導体メモリと同様に動作する。
　即ち、／ＲＡＳバッファー１により、ローアドレスストローブ信号／ＲＡＳがロー（ｌｏｗ）レベルに活性化されると、Ｘ−アドレスバッファー２及びワードラインを駆動するために必要な制御信号が発生される。
　【００２０】
　前記Ｘ−アドレスバッファー２は、入力されるＸ−アドレス信号Ｘ‐Ａｄｄを所定時間ラッチして出力する。該出力されるＸ−アドレス信号Ｘ‐ＡｄｄをＸ−アドレスプリデコーダ３がデコーディングして、該当のワードラインを駆動する。
　ワードラインモデル信号発生部４は、前記／ＲＡＳバッファー１から出力される制御信号及びＸ−アドレスプリデコーダ３からの出力信号の一部が入力されて、実際のワードラインの駆動タイミングと合わせるために、所定遅延時間後に、図４（Ｂ）に示したようなワードラインモデル信号ＷＬＭＯＤＥＬを発生する。
　【００２１】
　次いで、該ワードラインモデル信号ＷＬＭＯＤＥＬ及び前記Ｘ−アドレスプリデコーダ３の出力信号の一部が入力されたセンスアンプ駆動信号発生部５も、所定の遅延時間後にセンスアンプ部１２を駆動するために、図４（Ｃ）に示すセンスアンプイネーブル信号ＳＡＥＮを発生して、センスアンプ部１２に出力する。これにより、センスアンプ部１２の動作が開始され、駆動されたワードラインの全メモリセルのデータは、センスアンプ部１２により増幅されてメモリセルに再貯蔵され、ビットライン選択信号ＹＳＥＬの印加を待機するようになる。
　【００２２】
　一方、ビットラインを選択するためのコラム動作は次のように行われる。
　先ず、Ｙ−アドレスバッファー７は、コラムアドレスストローブ信号／ＣＡＳによって、入力されるＹ−アドレス信号Ｙ‐Ａｄｄを出力させる。該出力されたＹ−アドレス信号Ｙ‐Ａｄｄは、Ｙ−アドレスプリデコーダ１０によりデコーディングされて、ビットライン選択信号発生部１１に入力される。
　【００２３】
　このとき、前記ビットライン選択信号ＹＳＥＬを発生するタイミングを決定するために、コラムアドレスパルスイネーブル信号発生部６は、前記ワードラインモデル信号ＷＬＭＯＤＥＬ及び前記／ＲＡＳバッファー１の制御信号が入力され、所定の遅延時間後に、図４（Ｄ）に示したように、コラムアドレスパルスイネーブル信号ＣＡＰＥＮを発生させて、次段のアドレス遷移検出信号発生部８を制御する。
　【００２４】
　前記アドレス遷移検出信号発生部８は、Ｙ−アドレスバッファー７のＹ−アドレス信号Ｙ‐Ａｄｄ及び前記コラムアドレスパルスイネーブル信号ＣＡＰＥＮの入力を受けて、図４（Ｅ）に示したようなアドレス遷移検出信号ＡＴＤのパルスを発生させる。該アドレス遷移検出信号ＡＴＤのパルスは、遅延信号発生部９により所定時間遅延されて、該遅延信号ＰＹＣｂが、図４（Ｆ）に示したように発生される。
　【００２５】
　前記ビットライン選択信号発生部１１は、前記遅延信号ＰＹＣｂ及び前記Ｙ−アドレスプリデコーダ１０の出力信号の入力を受けて、図４（Ｇ）に示したように、ビットライン選択信号ＹＳＥＬを出力させる。該ビットライン選択信号ＹＳＥＬは前記センスアンプ部１２に印加されて、最終的に該当ビットラインのデータが出力される。
　【００２６】
　このように動作する半導体メモリの重要な内部動作タイミングのマージンを検証するためのテストモードは、次のように遂行される。
　前記テスト信号入力部２２に、テスト用ワードラインモデル信号ＴＷＬＭＯＤＥＬ及びテスト用コラムアドレスパルスイネーブル信号ＴＣＡＰＥＮが入力されると、それらの信号は、スイッチング部２３，２４にそれぞれ印加される。
　【００２７】
　一方、テストモード設定部２１は、図２（Ａ），（Ｂ），（Ｃ），（Ｄ）に示したような、ローアドレスストローブ信号／ＲＡＳ，コラムアドレスストローブ信号／ＣＡＳ，ライトイネーブル信号／ＷＥ，及びアドレス信号ＡｉＡｊＡｋのコード値ＣＯＤＥ１，ＣＯＤＥ２に基づいて、図２（Ｅ），（Ｆ）に示したような、テストモード設定信号ＴＭ１，ＴＭ２をそれぞれ出力する。各テストモード設定信号ＴＭ１，ＴＭ２は、図２（Ｄ）のアドレス信号ＡｉＡｊＡｋの組合せによって決定される。尚、図２（Ａ）〜（Ｃ）の各信号の動作タイミングは、ＪＥＤＥＣ（Ｊｏｉｎｔ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｅｎｇｉｎｅｅｒｉｎｇ　Ｃｏｕｎｃｉｌ）標準の、ＤＲＡＭにおいて一般に使用される／ＷＥ，／ＣＡＳ　Ｂｅｆｏｒｅ／ＲＡＳ　Ｃｙｃｌｅ（ＷＣＢＲ　Ｃｙｃｌｅ）である。
　【００２８】
　このとき、前記テストモード設定部２１から、‘ハイ’レベルのテストモード設定信号ＴＭ１が発生されると、該テストモード設定信号ＴＭ１は、前記第１スイッチング部２３のＣＭＯＳ伝送ゲートＴ０の制御端子に印加されると共に、インバータＩ０により‘ロー’レベルに反転されて、前記ＣＭＯＳ伝送ゲートＴ０の反転制御端子に印加されている。よって、前記ワードラインモデル信号発生部４から印加されるワードラインモデル信号ＷＬＭＯＤＥＬは遮断されて、前記テスト信号入力部２２から出力されるテスト用ワードラインモデル信号ＴＷＬＭＯＤＥＬが選択され、該選択されたテスト用ワードラインモデル信号ＴＷＬＭＯＤＥＬが前記センスアンプ駆動信号発生部５及びコラムアドレスパルスイネーブル信号発生部６に印加されて、半導体メモリのテストモード時のロー動作が遂行される。
　【００２９】
　反対に、前記テストモード設定部２１より、前記テストモード設定信号ＴＭ１が‘ロー’レベルで出力される状態では、該‘ロー’レベルのテストモード設定信号ＴＭ１がスイッチング部２３のＣＭＯＳ伝送ゲートＴ０の制御端子に印加されると共に、インバータＩ０により‘ハイ’レベルの信号に反転されて、前記ＣＭＯＳ伝送ゲートＴ０の反転制御端子に印加される。よって、前記ワードラインモデル信号発生部４から入力されるワードラインモデル信号ＷＬＭＯＤＥＬが選択され、該選択されたワードラインモデル信号ＷＬＭＯＤＥＬが前記センスアンプ駆動信号発生部５及びコラムアドレスパルスイネーブル信号発生部６に印加されて、通常モードにおける半導体メモリと同様に動作するようになっている。
　【００３０】
　一方、前記テストモード設定部２１から、‘ハイ’レベルのテストモード設定信号ＴＭ２が発生されると、該テストモード設定信号ＴＭ２は、スイッチング部２４のＣＭＯＳ伝送ゲートＴ１の制御端子に印加されると共に、インバータＩ１により‘ロー’レベルに反転されて、前記ＣＭＯＳ伝送ゲートＴ１の反転制御端子に印加される。よって、前記コラムアドレスパルスイネーブル信号発生部６から印加されるコラムアドレスイネーブル信号ＣＡＰＥＮは遮断されて、前記テスト信号入力部２２から出力されるテスト用コラムアドレスパルスイネーブル信号ＴＣＡＰＥＮが選択され、該選択されたテスト用コラムアドレスパルスイネーブル信号ＴＣＡＰＥＮが前記アドレス遷移検出信号発生部８に印加されて、半導体メモリのテストモード時のコラム動作が遂行される。
　【００３１】
　反対に、前記テストモード設定部２１より、前記テストモード設定信号ＴＭ２が‘ロー’レベルで出力される状態では、該‘ロー’レベルのテストモード設定信号ＴＭ２がスイッチング部２４のＣＭＯＳ伝送ゲートＴ１の制御端子に印加されると共に、インバータＩ１により‘ハイ’レベルの信号に反転されて、前記ＣＭＯＳ伝送ゲートＴ１の反転制御端子に印加される。よって、前記コラムアドレスパルスイネーブル信号発生部６から入力されるコラムアドレスパルスイネーブル信号ＣＡＰＥＮが選択され、該選択されたコラムアドレスパルスイネーブル信号ＣＡＰＥＮが前記アドレス遷移検出信号発生部８に印加されて、通常モードにおける半導体メモリと同様に動作するようになっている。
　【００３２】
　以上のように、本実施形態では、ワードラインモデル信号ＷＬＭＯＤＥＬ及びコラムアドレスパルスイネーブル信号ＣＡＰＥＮのテストモード時には、テスト用ワードラインモデル信号ＴＷＬＭＯＤＥＬ及びテスト用コラムアドレスパルスイネーブル信号ＴＣＡＰＥＮを所定のタイミングで外部から入力し、選択して使用することにより、ワードラインモデル信号発生部４及びコラムアドレスパルスイネーブル信号発生部６の動作タイミングのマージンを迅速、かつ、正確に検証できる。
　尚、本実施形態の半導体メモリのテストモード時には、上述したように、ワードラインモデル信号ＷＬＭＯＤＥＬ及びコラムアドレスパルスイネーブル信号ＣＡＰＥＮの２つを同時に検証する必要はなく、ワードラインモデル信号ＷＬＭＯＤＥＬ及びコラムアドレスパルスイネーブル信号ＣＡＰＥＮのどちらか一方の動作タイミングを検証してもよい。
　【００３３】
　【発明の効果】
　以上説明したように、本発明
では、Ｘ−アドレス信号のデコーディング信号及び／ＲＡＳバッファーからの制御信号の入力により所定の遅延時間後にワードラインモデル信号を発生して、該ワードラインモデル信号及び前記Ｘ−アドレス信号のデコーディング信号の入力により所定の遅延時間後にセンスアンプを駆動するための信号を発生し、また、前記／ＲＡＳバッファーからの制御信号及び前記ワードラインモデル信号の入力により所定の遅延時間後にコラムアドレスパルスイネーブル信号を発生し、該コラムアドレスパルスイネーブル信号に基づいてＹ−アドレス信号のうちのアドレス遷移検出信号を発生させた後、該アドレス遷移検出信号の遅延信号と前記Ｙ−アドレス信号のデコーディング信号とによってビットライン選択信号を発生する
て、半導体メモリ
ワードラインモデル信号及びコラムアドレスパルスイネーブル信号に対応するテスト用ワードラインモデル信号及びテスト用コラムアドレスパルスイネーブル信号
することにより
半導体メモリ
させることができるので
半導体メモリの
の動作タイミング
【図面の簡単な説明】
　【図１】本発明にかかる半導体メモリの一実施形態の回路図である。
　【図２】図１の半導体メモリの動作信号タイミングを示した図である。
　【図３】従来の半導体メモリを示した回路図である。
　【図４】図３の半導体メモリの動作信号タイミングを示した図である。
　【符号の説明】
１　　／ＲＡＳバッファー
２　　Ｘ−アドレスバッファー
３　　Ｘ−アドレスプリデコーダ
４　　ワードラインモデル信号発生部
５　　センスアンプ駆動信号発生部
６　　コラムアドレスパルスイネーブル信号発生部
７　　Ｙ−アドレスバッファー
８　　アドレス遷移検出信号発生部
９　　遅延信号発生部
１０　Ｙ−アドレスプリデコーダ
１１　ビットライン選択信号発生部
１２　センスアンプ部
２１　テストモード設定部
２２　テスト信号入力部
２３，２４　スイッチング部
【図面】