(57)【要約】  遅延回路１２、１４はそれぞれ、パルスＳＰ、ＲＰに遅延を与える。ＲＳフリップフロップＦＦ１は、セット用遅延回路１２を経たセットパルスＳＰに応じてセットされ、リセット用遅延回路１４からのリセットパルスＲＳに応じてリセットされる。デマルチプレクサＤＥＭＵＸは、リセット用遅延回路１４を経たリセットパルスＲＰを受け、第１状態においてＲＳフリップフロップＦＦ１のリセット端子に出力し、第２状態において、リセットパルス信号ＲＳをリセット用遅延回路１４に再入力して閉ループＣＬを形成する。ループ制御部１６は、第２状態において閉ループＣＬをパルス周回する回数をカウントし、周回数ＣＬが所定値Ｄ１に達すると、デマルチプレクサＤＥＭＵＸを第１状態に切りかえる。
2010140344.tif 000002
【特許請求の範囲】
【請求項１】
セットパルスに遅延を与えるセット用遅延回路と、
リセットパルスに遅延を与えるリセット用遅延回路と、
前記セット用遅延回路を経た前記セットパルスに応じてセットされ、前記リセット用遅延回路からの前記リセットパルスに応じてリセットされるＲＳフリップフロップと、
前記ＲＳフリップフロップの出力信号を受け、被試験デバイスが接続される伝送路に出力するドライバと、
前記リセット用遅延回路を経た前記リセットパルスを受け、第１状態において前記ＲＳフリップフロップのリセット端子に出力し、第２状態において、前記リセット用遅延回路を含む閉ループが形成されるように、リセットパルス信号を前記リセット用遅延回路に再入力するデマルチプレクサと、
前記第２状態において、前記閉ループをパルスが周回する回数をカウントし、周回数が所定値に達すると、前記デマルチプレクサを前記第１状態に切りかえるループ制御部と、
前記伝送路からの信号を受け、所定のしきい値電圧と比較するレベルコンパレータと、
前記レベルコンパレータの出力信号が所定レベルとなる期間を測定する第１周波数カウンタと、
ＴＤＲ（Time Domain Reflectometry）測定時に、前記レベルコンパレータの出力信号に応じたパルスを生成し、前記セット用遅延回路に前記セットパルスとして再入力するパルサと、
を備えることを特徴とする試験装置。
【請求項２】
前記ループ制御部は、
前記閉ループ中の信号のエッジをカウントするカウンタと、
前記カウンタのカウント値を所定のしきい値と比較する比較手段と、
を含み、カウント値がしきい値に達すると、前記デマルチプレクサを第１状態に設定することを特徴とする請求項１に記載の試験装置。
【請求項３】
前記閉ループの伝搬時間を測定する第２周波数カウンタをさらに備えることを特徴とする請求項１に記載の試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置に関し、特に被試験デバイスと試験装置を結ぶ伝送路の長さを測定するＴＤＲ（Time Domain Reflectometry）技術に関する。
【背景技術】
【０００２】
メモリやＣＰＵ（Central Processing Unit）、ＧＰＵ（Graphics Processing Unit）、各種ＤＳＰ（Digital Signal Processor）をはじめとする半導体デバイスが所望の特性を有しているか試験するために、半導体試験装置（以下、単に試験装置ともいう）が利用される。試験装置は、半導体デバイス（以下、ＤＵＴ：Device Under Test）に対して、所定のテストパターンを印加し、続いてＤＵＴからの信号を受け、これを期待値と比較することで、ＤＵＴの不良箇所を特定したり、その良否を判定する。【０００３】
図１は、メモリ用の試験装置（メモリテスタ）の構成例を示すブロック図である。試験装置１００２は、主としてパターン発生器ＰＧ、タイミング発生器ＴＧ、波形整形器ＦＣ、ドライバＤＲ、タイミングコンパレータＴＣ、論理比較部ＬＣを備える。【０００４】
パターン発生器ＰＧは、レート周期ＴＲＡＴＥを単位としてＤＵＴ１に対して供給すべきデータ列（テストパターンＴＰ）を発生する。タイミング発生器ＴＧは、テストパターンＴＰにもとづいてＤＵＴ１に与えるべき出力信号Ｓｏｕｔのポジティブエッジおよびネガティブエッジのタイミングを設定するタイミング設定データＴＰを生成する。【０００５】
波形整形器ＦＣは、タイミング設定データＴＰを受け、それに応じたタイミングで値が変化する出力信号ＦＰを生成する。ドライバＤＲは、端子ＰＩＯを介して出力信号ＳｏｕｔをＤＵＴ１へと出力する。【０００６】
タイミングコンパレータＴＣは、ＤＵＴ１から出力される信号Ｓｉｎを受け、所定のタイミングでその値をラッチする。たとえばタイミングコンパレータＴＣは、レベルコンパレータＬＣＰおよびラッチＬＬのペア、ならびにＨＣＰとＨＬのペアを含む。レベルコンパレータＬＣＰは、ＤＵＴ１からの信号Ｓｉｎを下側しきい値電圧ＶＯＬと比較し、Ｓｉｎ＜ＶＯＬのときハイレベル（１）となるＳＬ信号を生成する。ラッチＬＬは、ＳＬ信号をストローブ信号ＳＴＲＢのエッジのタイミングでラッチする。またレベルコンパレータＨＣＰによってＤＵＴからの信号Ｓｉｎを上側しきい値電圧ＶＯＨと比較され、Ｓｉｎ＞ＶＯＨのときハイレベル（１）となるＳＨ信号が生成される。ラッチＨＬは、ＳＨ信号をストローブ信号ＳＴＲＢのタイミングでラッチする。【０００７】
論理比較部ＬＣは、テストサイクルごとのラッチＬＬ（ＨＬ）の出力信号Ｑを、それぞれの期待値ＥＸＰと比較し、一致、不一致を示すパスフェイル信号ＰＡＳＳ／ＦＡＩＬを生成する。【０００８】
以上が試験装置１００２の概要である。【０００９】
通常、試験装置１００２は、入出力端子ＰＩＯを基準としてその内部のタイミングがキャリブレーションされる。試験装置１００２とＤＵＴ１の間は、テストフィクスチャ上の伝送路３を介して接続されるため、デバイス端ＰＤＵＴと試験装置１００２の入出力端子ＰＩＯのタイミングは一致しない。そこでデバイス端ＰＤＵＴと試験装置１００２の入出力端子ＰＩＯのタイミングの差をキャリブレートするために、ＴＤＲ（Time Domain Reflectometry）法を用いて、伝送路３の長さが測定される。【００１０】
ＴＤＲ法の概要を説明する。図２は、ＴＤＲ法による伝送路の長さ（電気長）Ｔｐｄの測定原理を示すタイムチャートである。ＴＤＲ法により伝送路３の電気長Ｔｐｄ（以下、ＴＤＲＸ）を測定する際、ＤＵＴ１がテストフィクスチャから取り外される。つまり試験装置１００２からＤＵＴ１側を観たインピーダンスはオープンとなる。この状態で、波形整形器ＦＣにより所定のパルス幅（ハイレベル期間）ＴＤＲＰＷ、所定のオフ期間（ローレベル期間）ＯＦＦＴＩＭＥを有する信号ＦＰを生成する。ドライバＤＲがこの信号ＦＰを入出力端子ＰＩＯを介して伝送路３に対して出力すると、デバイス端ＰＤＵＴ側がオープンであるため、全反射して戻ってくる。反射した信号Ｓｉｎの電圧レベルが、しきい値電圧ＶＯＬ１（ＶＯＬ２）と比較され、ＳＬ信号が生成される。ＳＬ信号のパルス幅を測定することで、伝送路３の電気長ＴＤＲＸを求めることができる。【００１１】
図３は、ＴＤＲ法により伝送路３の長さを測定可能な試験装置１００２の一部の構成例を示す回路図である。なお、図３の試験装置１００２は説明のために記載したものであり、本発明の出願時において必ずしも公知技術というわけではない。【００１２】
まず、通常試験動作に関する説明をする。通常試験動作時には、ＴＤＲ信号がネゲート（ローレベル）されている。基準クロック信号ＲＥＦＣＬＫは、所定のレート周期ＴＲＡＴＥごとにハイレベルとなる。【００１３】
ＡＮＤゲートＡ１は、ゲート信号ＧＡＴＥＥＴ１を利用して基準クロック信号ＲＥＦＣＬＫをゲーティングする。ＡＮＤゲートＡ１からは、セットパルスＳＰ１が出力される。同様に、ＡＮＤゲートＡ２は、ゲート信号ＧＡＴＥＥＴ２を利用して基準クロック信号ＲＥＦＣＬＫをゲーティングし、リセットパルスＲＰ１を生成する。【００１４】
セットパルスＳＰ１は、ＯＲゲートＯ１を通過する。後縁パルサＰ１は、セットパルスＳＰ１の後縁（トレイリングエッジ、ネガティブエッジ）を契機として所定のパルス幅のセットパルスＳＰ２を生成する。同様に後縁パルサＰ２は、ＯＲゲートＯ２を通過したリセットパルスＲＰ１の後縁を契機として所定のパルス幅を有するリセットパルスＲＰ２を生成する。【００１５】
セット用遅延回路１０１２は、図１のタイミング発生器ＴＧにより生成されるタイミング設定データＴＰＳを受け、セットパルスＳＰ２に対して、ＴＰＳに応じた遅延を与える。同様にセット用遅延回路１０１２は、図１のタイミング発生器ＴＧにより生成されるタイミング設定データＴＰＲを受け、リセットパルスＲＰ２に対してＴＰＲに応じた遅延を与える。【００１６】
遅延されたセットパルスＳＰ３は、ＲＳフリップフロップＦＦ１のセット端子（Ｓ）に入力され、遅延されたリセットパルスＲＰ３は、ＲＳフリップフロップＦＦ１のリセット端子（Ｒ）に入力される。つまり、ＲＳフリップフロップＦＦ１の出力信号ＦＰのポジティブエッジおよびネガティブエッジのタイミングは、タイミング設定データＴＰＳ、ＴＰＲの値に応じて制御される。【００１７】
以上が試験動作時の動作である。続いて、ＴＤＲ測定を行う際の動作を説明する。ＴＤＲ測定を行うとき、ＴＤＲ信号はアサート（ハイレベル）される。あるタイミングで、ループスタート信号ＬＯＯＰＳＴＡＲＴがアサート（ハイレベル）され、ＯＲゲートＯ１にインジェクトされる。ループスタート信号ＬＯＯＰＳＴＡＲＴは後縁パルサＰ１および遅延回路１０１２を経由し、ＲＳフリップフロップＦＦ１のセット端子（Ｓ）に至る。このタイミングで、ＲＳフリップフロップＦＦ１の出力ＦＰはハイレベルとなる。【００１８】
遅延回路１０１２を通過したループスタート信号ＬＯＯＰＳＴＡＲＴは、ＡＮＤゲートＡ３、ＯＲゲートＯ２、後縁パルサＰ２、遅延回路１０１４を経由して、ＲＳフリップフロップＦＦ１のリセット端子（Ｒ）に至る。このタイミングでＲＳフリップフロップＦＦ１の出力ＦＰはローレベルとなる。【００１９】
遅延回路１０１２および１０１４はそれぞれ、前段のオフセット遅延素子ＯＤ（＝８ｎｓ）と、後段の可変遅延素子ＶＤ（≦４ｎｓ）を含む。遅延回路１０１４は、ＴＤＲ測定を行う際に、他のチャンネルの遅延回路とカスケードに接続され、３倍の遅延が与えられるように構成される。【００２０】
ＲＳフリップフロップＦＦ１がセットされてからリセットされるまでの期間が、ＦＰ信号のパルス幅ＴＤＲＰＷに相当する。したがってＦＰ信号のパルス幅は、遅延回路１０１４の遅延量に応じて定まる。ＦＰ信号がドライバＤＲを介して伝送路３に出力され、反射してコンパレータＬＣＰに到達する。ＳＬ信号は、後縁パルサＰ３、パルスストレッチャＳ４、ＡＮＤゲートＡ４を経由して再び、セット側のＯＲゲートＯ１に至る。その後、遅延回路１０１２に設定された遅延時間経過後に、ＲＳフリップフロップＦＦ１がセットされ、ＦＰ信号がハイレベルに戻る。【００２１】
コンパレータＬＣＰの出力（ＳＬ信号）は周波数カウンタＦＣＮＴにも入力されている。周波数カウンタＦＣＮＴは、ＳＬ信号がハイレベルとなる期間を測定する。周波数カウンタＦＣＮＴのカウント値ＣＮＴ１を利用して、電気長ＴＤＲＸが算出される。
【発明の概要】
【発明が解決しようとする課題】
【００２２】
一般的な試験装置では、電気長ＴＤＲＸとしておよそ１０ｎｓを上限として測定する能力が要求される。また、試験装置を確実に動作させるためには、図２のタイムチャートにおけるＳＬ信号のパルス幅が、ある値Ｔｍｉｎ（たとえば基準クロック信号ＲＥＦＣＬＫの周期である４ｎｓ）以上であることが要求される。
これらの条件を考慮すると、ＦＰ信号のパルス幅ＴＤＲＰＷ、オフ時間ＯＦＦＴＩＭＥはそれぞれ、
ＴＤＲＰＷ≧２×ＴＤＲＸ＋Ｔｍｉｎ
ＯＦＦＴＩＭＥ≧２×ＴＤＲＸ＋４ｎｓ
を満たす必要がある。ＴＤＲＸ＝１０ｎｓ、Ｔｍｉｎ＝４ｎｓとすると、
ＴＤＲＰＷ≧２４ｎｓ        …（１）
ＯＦＦＴＩＭＥ≧２４ｎｓ    …（２）
が条件となる。【００２３】
上述のようにＦＰ信号のパルス幅ＴＤＲＰＷは、遅延回路１０１４の遅延量に対応する。したがって、オフセット遅延素子ＯＤの１段分の遅延量が基準クロック信号ＲＥＦＣＬＫの２周期（ＴＲＡＴＥ×２）、可変遅延素子ＶＤの１段分の遅延量が基準クロック信号ＲＥＦＣＬＫの１周期（ＴＲＡＴＥ）であるとき、遅延回路１０１４全体の遅延量（つまりパルス幅ＴＤＲＰＷ）は、
３×（ＴＲＡＴＥ×２＋ＴＲＡＴＥ）＝９×ＴＲＡＴＥ    …（３）
となる。ＴＲＡＴＥ＝４ｎｓの場合、
ＴＤＲＰＷ＝３６ｎｓ
であるから、上述のスペック（１）を満たす。オフ時間ＯＦＦＴＩＭＥについても同様である。【００２４】
近年、ＤＵＴ１は高速化の一途をたどっており、それに応じて試験装置１００２の動作速度も高速化している。このことは、基準クロック信号ＲＥＦＣＬＫの周波数の増加（つまりレート周期ＴＲＡＴＥの短縮）、ひいては試験装置１００２内部の遅延素子の遅延量の減少を意味する。【００２５】
たとえばＴＲＡＴＥ＝１２５ｐｓまで短縮されると、式（３）にもとづいて算出したパルス幅ＴＤＲＰＷは１．１２５ｎｓとなり、条件式（１）を満たさず、伝送路３の電気長ＴＤＲＸを測定できなくなる。【００２６】
本発明は係る状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、伝送路の電気長をＴＤＲ測定可能な試験装置の提供にある。
【課題を解決するための手段】
【００２７】
本発明のある態様は試験装置に関する。試験装置は、セットパルスに遅延を与えるセット用遅延回路と、リセットパルスに遅延を与えるリセット用遅延回路と、セット用遅延回路を経たセットパルスに応じてセットされ、リセット用遅延回路からのリセットパルスに応じてリセットされるＲＳフリップフロップと、ＲＳフリップフロップの出力信号を受け、被試験デバイスが接続される伝送路に出力するドライバと、リセット用遅延回路を経たリセットパルスを受け、第１状態においてＲＳフリップフロップのリセット端子に出力し、第２状態において、リセット用遅延回路を含む閉ループが形成されるように、リセットパルス信号をリセット用遅延回路に再入力するデマルチプレクサと、第２状態において、閉ループをパルスが周回する回数をカウントし、周回数が所定値に達すると、デマルチプレクサを第１状態に切りかえるループ制御部と、伝送路からの信号を受け、所定のしきい値電圧と比較するレベルコンパレータと、レベルコンパレータの出力信号が所定レベルとなる期間を測定する第１周波数カウンタと、ＴＤＲ（Time Domain Reflectometry）測定時に、レベルコンパレータの出力信号に応じたパルスを生成し、セット用遅延回路にセットパルスとして再入力するパルサと、を備える。【００２８】
この態様によると、閉ループをパルスが周回する回数を制御することにより、伝送路に対して出力する信号のパルス幅を制御することができる。【００２９】
ループ制御部は、閉ループ中の信号のエッジをカウントするカウンタと、カウンタのカウント値を所定のしきい値と比較する比較手段と、を含んでもよい。ループ制御部は、カウント値がしきい値に達すると、デマルチプレクサを第１状態に設定してもよい。【００３０】
ある態様の試験装置は、閉ループの伝搬時間を測定する第２周波数カウンタをさらに備えてもよい。第１周波数カウンタを第２周波数カウンタとして動作させてもよい。【００３１】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００３２】
本発明のある態様に係る試験装置によれば、十分に長い伝送路の電気長を測定できる。
【図面の簡単な説明】
【００３３】
【図１】本出願人が考案したメモリ用の試験装置（メモリテスタ）の構成例を示すブロック図である。
【図２】ＴＤＲ法による伝送路の電気長の測定原理を示すタイムチャートである。
【図３】ＴＤＲ法により伝送路の電気長を測定可能な試験装置の一部の構成例を示す回路図である。
【図４】実施の形態に係る試験装置の構成を示す回路図である。
【図５】図４の試験装置のＴＤＲ測定時の動作を示すタイムチャートである。
【発明を実施するための形態】
【００３４】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００３５】
図４は、実施の形態に係る試験装置２の構成を示す回路図である。図３と同様の部材には同じ符号を付し、重複した説明を省略する。以下では、試験装置２の構成を、通常試験動作時に関するものと、ＴＤＲ測定時に関するもので分けて説明する。
【００３６】
（通常試験動作）
図３と同様に、ＴＤＲ信号がネゲート（ローレベル）される。
ＡＮＤゲートＡ１によってテストサイクル（ＲＥＦＣＬＫ）と同期したセットパルスＳＰ１が生成される。セットパルスＳＰ１は、ＯＲゲートＯ１および後縁パルサＰ１を経由し、セット用遅延回路１２に入力される。セット用遅延回路１２は、ＤＵＴ１に供給されるテストパターンのポジティブエッジのタイミングを規定するタイミング設定データＴＰＳを、タイミング発生器ＴＧから受ける。セット用遅延回路１２は、セットパルスＳＰ１に対してタイミング設定データＴＰＳに応じた遅延を与え、ＲＳフリップフロップＦＦ１のセット端子（Ｓ）に供給する。
【００３７】
同様にＡＮＤゲートＡ２によってテストサイクルと同期したリセットパルスＲＰ１が生成され、リセット用遅延回路１４によってタイミング設定データＴＰＲに応じた遅延が与えられる。リセットパルスＲＰ１は、ＯＲゲートＯ３、Ｏ２、後縁パルサＰ２を経由し、リセット用遅延回路１４に入力される。リセット用遅延回路１４は、リセットパルスＲＰ２に対し、タイミング設定データＴＰＲに応じた遅延を与える。
【００３８】
ＯＲゲートＯ４、ＡＮＤゲートＡ５、Ａ６は、いわゆるデマルチプレクサ（ＤＥＭＵＸ）として機能する。すなわち、リセットパルスＲＰ３を受け、２つの制御信号＃ＴＤＲ（＃は反転論理を示す）およびＧＡＴＥＲの値に応じて、第１出力端子ＯＵＴ１側、もしくは第２出力端子ＯＵＴ２側のいずれかに出力する。具体的には、＃ＴＤＲ信号およびＧＡＴＥＲ信号の少なくとも一方がハイレベルのとき、第１出力端子ＯＵＴ１が選択され、それ以外のとき、第２出力端子が選択される。
【００３９】
通常試験動作時において、＃ＴＤＲはハイレベルであるから、リセットパルスＲＰ３は、第１出力端子ＯＵＴ１から出力され、ＲＳフリップフロップＦＦ１のリセット端子（Ｒ）に供給される。つまりＲＳフリップフロップＦＦ１の出力信号（Ｑ）は、テストサイクルごとに、タイミング設定データＴＰＳに応じたタイミングでハイレベル（１）となり、ＴＰＲに応じたタイミングでローレベル（０）となる。ＲＳフリップフロップＦＦ１の出力信号Ｑは、ドライバＤＲを経て、ＤＵＴ１へと供給される。
【００４０】
試験装置２は、テストサイクルごとにタイミング設定データＴＰＳ、ＴＰＲの値を更新することで、ＲＳフリップフロップＦＦ１の出力信号（Ｑ）のポジティブエッジとネガティブエッジのタイミング（つまりデータの周期）をリアルタイム（オンザフライ）で変化させることができる。
【００４１】
以上が通常試験動作に関する説明である。続いて、ＴＤＲ測定に関する構成を説明する。
【００４２】
（ＴＤＲ測定）
ＴＤＲ測定を行うとき、ＴＤＲ信号はアサート（１）される。またセットパルスＳＰ１、リセットパルスＲＰ１はいずれもローレベルに固定されている。
【００４３】
ＯＲゲートＯ１には、所定のタイミングでハイレベルに遷移するループスタート信号ＬＯＯＰＳＴＡＲＴが入力される。後縁パルサＰ１は、ＯＲゲートＯ１を経たループスタート信号ＬＯＯＰＳＴＡＲＴを利用してセットパルスＳＰ２を生成する。セットパルスＳＰ２は、セット用遅延回路１２を経てＲＳフリップフロップＦＦ１のセット端子（Ｓ）に入力される。セットパルスＳＰ３がＲＳフリップフロップＦＦ１のセット端子に到達したタイミングで、ＲＳフリップフロップＦＦ１の出力信号Ｑはハイレベルに遷移する。
【００４４】
またセット用遅延回路１２を経由したセットパルスＳＰ３は、ＡＮＤゲートＡ３、ＯＲゲートＯ３、Ｏ２、後縁パルサＰ２を経由し、リセット用遅延回路１４に入力される。
【００４５】
図４には、ひとつの入出力端子ＰＩＯに対応する試験装置２の部分のみが示されているが、実際の試験装置には、複数の入出力端子ＰＩＯ、それぞれに対応する同様の回路ユニットが設けられる。
ＴＤＲ測定時に、リセット用遅延回路１４は、他の端子ＰＩＯに対応する回路ユニットに設けられたリセット用遅延回路１４とカスケードに接続されるよう構成される。たとえば、他の２つの入出力端子に対応する回路ユニットを利用すれば、３個のリセット用遅延回路１４１〜１４３をカスケードに接続することができる。
【００４６】
デマルチプレクサＤＥＭＵＸは、最終段のリセット用遅延回路１４３の出力信号を受ける。デマルチプレクサＤＥＭＵＸは、制御信号（＃ＴＤＲ、ＧＡＴＥＲ）に応じて、２つの出力端子ＯＵＴ１、ＯＵＴ２の一方を選択する。
【００４７】
パルスストレッチャＳ５は、デマルチプレクサＤＥＭＵＸの第２出力端子ＯＵＴ２からの信号を受け、そのパルス幅を所定値まで広げる。パルスストレッチャＳ５の出力パルスＰＬＳ５は、ＯＲゲートＯ３に戻る。
【００４８】
図４の試験装置２において、デマルチプレクサＤＥＭＵＸが第２出力端子ＯＵＴ２を選択する間（第２状態）、ＯＲゲートＯ３、Ｏ２、後縁パルサＰ２、リセット用遅延回路１４１〜１４３、デマルチプレクサＤＥＭＵＸのＡＮＤゲートＡ６、パルスストレッチャＳ５は閉ループＣＬを形成している。デマルチプレクサＤＥＭＵＸが第１出力端子ＯＵＴ１を選択する間（第１状態）は、閉ループＣＬは遮断される。
【００４９】
ループ制御部１６は、閉ループＣＬの状態を制御する。
ループ制御部１６は、第２状態において、リセットパルスＲＰが閉ループＣＬを周回する回数をカウントし、周回数ＣＬが所定値Ｄ１に達すると、デマルチプレクサＤＥＭＵＸを第１状態に切りかえる。
【００５０】
ループ制御部１６は、アップカウンタＵＰＣＮＴ、ＸＯＲゲートＸＯ１、ＤフリップフロップＤＦ１を含む。
アップカウンタＵＰＣＮＴは、閉ループＣＬ内をパルスＰＬＳ５が周回した回数をカウントする。図４では、パルスストレッチャＳ５の出力パルスＰＬＳ５のネガティブエッジごとに、カウントアップしていく。ＸＯＲゲートＸＯ１によって、アップカウンタＵＰＣＮＴのカウント値ＣＮＴ２は、所定のしきい値Ｄ１と比較され、カウント値ＣＮＴ２がしきい値Ｄ１に達すると、キャリー（ＣＡＲＲＹ）信号がアサート（ハイレベル）される。ＣＡＲＲＹ信号がアサートされた後、最初の後縁パルサＰ５の出力パルスのネガティブエッジのタイミングで、ＤフリップフロップＤＦ１の出力信号（Ｑ）がハイレベルとなる。ＤフリップフロップＤＦ１の出力信号（Ｑ）は、ＧＡＴＥＲ信号であり、デマルチプレクサＤＥＭＵＸの制御信号となっている。
【００５１】
レベルコンパレータＬＣＰの出力信号（ＳＬ信号）は、後縁パルサＰ３に入力される。後縁パルサＰ３は、ＳＬ信号のネガティブエッジを契機として、所定幅を有するパルス信号を発生する。後縁パルサＰ３の出力パルスＦＦＲＳＴは、アップカウンタＵＰＣＮＴのリセット端子（反転論理）に供給される。つまりアップカウンタＵＰＣＮＴのカウント値ＣＮＴ２は、ＳＬ信号がローレベルに遷移するごとにリセットされる。
【００５２】
パルスストレッチャＳ４は、ＦＦＲＳＴ信号を受け、そのパルス幅の所定幅に広げる。パルスストレッチャＳ４の出力パルスＰＬＳ４は、ＡＮＤゲートＡ４、ＯＲゲートＯ１、後縁パルサＰ１、セット用遅延回路１２を経由して、ＲＳフリップフロップＦＦ１のセット端子（Ｓ）に入力される。
【００５３】
周波数カウンタＦＣＮＴは、デマルチプレクサＤＥＭＵＸの第２出力端子ＯＵＴ２がハイレベルとなる期間を測定する。試験装置２は、カウント値ＣＮＴ１にもとづいて、伝送路３の電気長ＴＤＲＸを算出する。また、周波数カウンタＦＣＮＴは、ＴＤＲ測定に先立ち、リセット用遅延回路１４を含む閉ループＣＬの伝搬時間ＴＣＬを測定可能となっている。
【００５４】
以上が試験装置２の構成である。続いて、ＴＤＲ測定時の試験装置２の動作を説明する。図５は、図４の試験装置２のＴＤＲ測定時の動作を示すタイムチャートである。
【００５５】
時刻ｔ０に、ループスタート信号ＬＯＯＰＳＴＡＲＴがアサートされ、そのネガティブエッジのタイミングでパルスＳＰ２がハイレベルとなる。後縁パルサＰ１、セット用遅延回路１２を経由し、パルスＳＰ３が生成される。時刻ｔ１のセットパルスＳＰ３のポジティブエッジのタイミングで、ＲＳフリップフロップＦＦ１がセットされ、その出力信号ＦＰがハイレベルとなる。このタイミングｔ１で、入出力端子ＰＩＯの電位は上昇し、ＳＬ信号はハイレベルとなる。
【００５６】
セットパルスＳＰ３のネガティブエッジのタイミングでリセットパルスＲＰ２がハイレベルとなる。リセットパルスＲＰ２が、後縁パルサＰ２およびリセット用遅延回路１４１〜１４３を経由すると、最初のリセットパルスＲＰ３１が生成される。
【００５７】
最初のリセットパルスＲＰ３１のタイミングにおいて、ＧＡＴＥＲ信号はローレベルである。したがって閉ループＣＬが形成されているため、リセットパルスＲＰ３１はパルスストレッチャＳ５側に出力され、パルスＰＬＳ５が生成される。
時刻ｔ２のパルスＰＬＳ５のネガティブエッジを契機として、アップカウンタＵＰＣＮＴがカウントアップする。パルスＰＬＳ５はＯＲゲートＯ３、Ｏ２を経て、再び後縁パルサＰ２に入力され、次のリセットパルスＲＰ２が生成される（時刻ｔ３）。
【００５８】
試験装置２は、時刻ｔ３〜ｔ２の処理をＮ回繰り返す。ここでＮはしきい値Ｄ１に対応した自然数である。アップカウンタＵＰＣＮＴがＮ回カウントアップすると、ＣＡＲＲＹ信号がアサートされる（時刻ｔ４）。そして次のリセットパルスＲＰ３２のネガティブエッジのタイミングで、ＤフリップフロップＤＦ１がクロックされ、その出力信号ＧＡＴＥＲがハイレベルとなる（時刻ｔ５）。
【００５９】
ＧＡＴＥＲ信号がハイレベルとなると、デマルチプレクサＤＥＭＵＸが第１出力端子ＯＵＴ１側にオンし、次のリセットパルスＲＰ３３はＲＳフリップフロップＦＦ１のリセット端子に入力される（時刻ｔ６）。このタイミングでＦＰ信号はローレベルとなる。
【００６０】
時刻ｔ６にＦＰ信号がローレベルに遷移した後、伝送路３の往復時間（２×ＴＤＲＸ）経過後の時刻ｔ７に、入出力端子ＰＩＯが接地電位（０Ｖ）となる。その結果、ＳＬ信号がローレベルとなり、後縁パルサＰ３によりＦＦＲＳＴ信号が生成され、続いてパルスストレッチャＳ４によってパルスＰＬＳ４が生成される。ＦＦＲＳＴ信号のネガティブエッジによって、アップカウンタＵＰＣＮＴはリセットされる。
【００６１】
パルスＰＬＳ４は、ＡＮＤゲートＡ４、ＯＲゲートＯ１を経て後縁パルサＰ１に入力される。後縁パルサＰ１は、パルスＰＬＳ４のネガティブエッジを利用してセットパルスＳＰ２を生成する（時刻ｔ８）。その後、セットパルスＳＰ３のポジティブエッジのタイミング（時刻ｔ９）でＲＳフリップフロップＦＦ１がセットされ、ＦＰ信号がハイレベルに戻る。
【００６２】
試験装置２は、時刻ｔ１〜ｔ９の動作を繰り返す。
【００６３】
以上が実施の形態に係る試験装置２のＴＤＲ測定時の動作である。
【００６４】
続いて試験装置２の利点を説明する。
試験装置２では、ＴＤＲ測定時のリセットパルスＲＰを、閉ループＣＬを伝搬させ、その周回回数を制御することで、ＲＳフリップフロップＦＦ１をリセットするタイミング、すなわちＦＰ信号のパルス幅ＴＤＲＰＷを制御することができる。
つまり閉ループＣＬのパルスの伝搬時間をＴＣＬ、パルスの周回回数をＮとするとき、ＦＰ信号のパルス幅ＴＤＲＰＷは、
ＴＣＬ×Ｎ
となる。
【００６５】
閉ループＣＬの伝搬時間ＴＣＬは、リセット用遅延回路１４の遅延時間とその他の素子の伝搬遅延の合計となる。
たとえばリセット用遅延回路１４のオフセット遅延ＯＤおよび可変遅延ＶＤがレート周期ＴＲＡＴＥと等しい場合を想定し、レート周期ＴＲＡＴＥが０．２５ｐｓであると仮定する。この場合、リセット用遅延回路１４の３段の伝搬遅延は、（０．２５＋０．２５）×３＝１．５ｎｓとなる。その他の遅延時間を０．５ｎｓと見積もると、閉ループＣＬの伝搬時間は、
ＴＬ＝１．５＋０．５＝２ｎｓ
となる。この場合Ｎ＝１２に設定すれば、パルス幅が満たすべき条件（１）を満たすことが可能となる。
ＴＤＲＰＷ≧２４ｎｓ        …（１）
【００６６】
つまり、レート周期ＴＲＡＴＥが短くなっても、閉ループの周回回数Ｎを適切に設定することにより、必要なパルス幅を作り出すことが可能となる。また、周回回数Ｎを増加させれば、原理的にはいくらでも長いパルス幅ＴＤＲＰＷを作り出すことができるため、１０ｎｓより長い伝送路３を測定することが可能となる。
【００６７】
また、図３の比較技術に係る試験装置１００２では、リセット用遅延回路１０１４の遅延量によってパルス幅ＴＤＲＰＷが規定されるため、遅延量を高精度で設定する必要があった。あるいはパルス幅ＴＤＲＰＷを見積もる際に、遅延量のばらつきを考慮する必要があった。これに対して図４の試験装置２では、リセット用遅延回路１４の遅延量がばらついても、閉ループＣＬの伝搬時間を周波数カウンタにＦＣＮＴより測定できるため、パルス幅ＴＤＲＰＷを所望の値に設定できる。
【００６８】
また、インピーダンス４では、複数のリセット用遅延回路１４をカスケード接続する場合を説明したが、単一のリセット用遅延回路１４を用いて閉ループＣＬを形成してもよい。この場合、閉ループＣＬの伝搬時間ＴＣＬが短くなるが、カウント数Ｄ２を増加させれば、同等のパルス幅ＴＤＲＰＷを得ることができる。この変形例によれば、信号の引き回しを簡素化できる。
【００６９】
実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【符号の説明】
【００７０】
１…ＤＵＴ、２…試験装置、３…伝送路、ＤＲ…ドライバ、ＬＣＰ…レベルコンパレータ、ＦＣ…波形整形器、ＳＰ…セットパルス、ＲＰ…リセットパルス、１２…セット用遅延回路、１４…リセット用遅延回路、ＦＦ１…フリップフロップ、ＦＣＮＴ…周波数カウンタ、ＤＥＭＵＸ…デマルチプレクサ、ＵＰＣＮＴ…アップカウンタ、ＤＦ１…Ｄフリップフロップ、Ｐ１，Ｐ２，Ｐ３…後縁パルサ、Ｓ４，Ｓ５…パルスストレッチャ、Ａ１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ６…ＡＮＤゲート、Ｏ１，Ｏ２，Ｏ３，Ｏ４…ＯＲゲート。
【産業上の利用可能性】
【００７１】
本発明は、試験装置に利用できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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