【事件の表示】
　特許第３１１６３２４号「フィールドエミッションディスプレイにおけるカソード電流制限用の高抵抗値抵抗の形成方法」の請求項１、１１に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　本件特許異議の申立てを却下する。
【理　由】
１．手続きの経緯
　特許３１１６３２４号の請求項１及び請求項１１に係る発明についての出願は、平成８年７月１２日（パリ条約による優先権主張１９９５年７月１４日、米国）に特許出願した特願平９−５０６７６４号の一部を平成１２年１月３１日に新たな特許出願としたものであって、平成１２年１０月６日にその特許権の設定登録がなされ、その後、キャノン株式会社より特許異議の申立てがなされ、取消通知がなされ、その指定期間内である平成１３年１２月１３日に訂正請求がなされたものである。
　
２．訂正の適否についての判断
（１）訂正の内容
訂正事項ａ：請求項１を請求項１に請求項２の内容を組み入れたものとする。つまり、請求項１を削除し、請求項２を請求項１に繰り上げる。
訂正事項ｂ：請求項３を請求項２に繰り上げる。
訂正事項ｃ：請求項４を請求項３に繰り上げる。
訂正事項ｄ：請求項５を請求項４に繰り上げる。
訂正事項ｅ：請求項６を請求項５に繰り上げる。
訂正事項ｆ：請求項７を請求項６に繰り上げる。
訂正事項ｇ：請求項８を請求項７に繰り上げる。
訂正事項ｈ：請求項９を請求項８に繰り上げる。
訂正事項ｉ：請求項１０を請求項９に繰り上げる。
訂正事項ｊ：請求項１１を削除する。
　
（２）訂正の目的の適否、新規事項の有無及び特許請求の範囲の拡張・変更の存否
　上記訂正事項ａは、特許請求の範囲の減縮を目的とした明細書の訂正に該当し、新規事項の追加に該当せず、実質上特許請求の範囲を拡張し、又は変更するものでもない。
　上記訂正事項ｂ〜ｉは、明りょうでない記載の釈明を目的とした明細書の訂正に該当し、新規事項の追加に該当せず、実質上特許請求の範囲を拡張し、又は変更するものでもない。
　上記訂正事項ｊは、特許請求の範囲の減縮を目的とした明細書の訂正に該当し、新規事項の追加に該当せず、実質上特許請求の範囲を拡張し、又は変更するものでもない。
　
（３）むすび
　以上のとおりであるから、上記訂正事項ａ〜ｊは、特許法第１２０条の４第２項及び同第３項で準用する特許法第１２６条第２、３項の規定に適合するので、当該訂正を認める。
　
３．特許異議の申立てについての判断
　訂正前の請求項１及び請求項１１に係る発明は、訂正の結果削除され、特許異議の申立ての対象が存在しないので、この特許異議の申立ては、不適法な申立てであって、その補正をすることができないものである。
　したがって、本件特許異議の申立ては、特許法第１２０条の６第１項で準用する特許法第１３５条の規定によって却下すべきものである。
　よって、結論のとおり決定する。
【異議決定日】
平成１４年１月２４日（２００２．１．２４）
【訂正の要旨】
　訂正の要旨
訂正事項ａ：請求項１を請求項１に請求項２の内容を組み入れたものとする。つまり、請求項１を削除し、請求項２を請求項１に繰り上げる。
訂正事項ｂ：請求項３を請求項２に繰り上げる。
訂正事項ｃ：請求項４を請求項３に繰り上げる。
訂正事項ｄ：請求項５を請求項４に繰り上げる。
訂正事項ｅ：請求項６を請求項５に繰り上げる。
訂正事項ｆ：請求項７を請求項６に繰り上げる。
訂正事項ｇ：請求項８を請求項７に繰り上げる。
訂正事項ｈ：請求項９を請求項８に繰り上げる。
訂正事項ｉ：請求項１０を請求項９に繰り上げる。
訂正事項ｊ：請求項１１を削除する。
（５４）【発明の名称】
フィールドエミッションディスプレイにおけるカソード電流制限用の高抵抗値抵抗の形成方法
（５７）【特許請求の範囲】
　【請求項１】　以下の工程：
導電性領域を含むベースプレートを形成する工程；
前記導電性領域上にエミッタサイトを形成する工程；
ベースプレート上にガラスタイプの材料を含む抵抗層を堆積する工程；および前記導電性領域と電気的に接続する抵抗層上の第１の接触部、および、別の回路コンポーネントと電気的に接続する抵抗層上の第２の接触部を形成する工程；を含むフィールドエミッションディスプレイ用抵抗の形成方法
において、
　ベースプレートがガラス基体を含み、導電性領域が前記基体上に形成された絶縁されたシリコン島部を含むことを特徴とするフィールドエミッションディスプレイ用抵抗の形成方法
　【請求項２】　以下の工程：
　ベースプレートの導電性領域上にエミッタサイトを形成する工程；
　ベースプレート上にガラスタイプ材料を含む抵抗層を形成する工程；
　前記抵抗層中に前記導電性領域と電気的に接続し抵抗値（ＲＣ１）を有する第１の接触部を形成する工程；
　フィールドエミッションディスプレイの別の回路コンポーネントと電気的に接続し抵抗値（ＲＣ２）を有する第２の接触部を前記抵抗層中に形成する工程；を含み、抵抗の全抵抗値ＲＴが、抵抗層のシート抵抗値ＲＳと第１の接触部の抵抗値ＲＣ１および第２の接触部の抵抗値ＲＣ２の総和に等しいフィールドエミッションディスプレイ用抵抗の形成方法。
　【請求項３】　導電性領域が単結晶シリコン層を含む請求項２に記載の方法。
　【請求項４】　導電性領域がガラス基体上に形成され絶縁されたシリコン島部を含む請求項２に記載の方法。
　【請求項５】　抵抗層が、基体上の第２の絶縁されたシリコン島部に電気的に接続される請求項４に記載の方法。
　【請求項６】　フィールドエミッションディスプレイ用抵抗の形成方法であってガラス基体を含むベースプレートを形成する工程；
　基体上に形成され絶縁されたシリコン含有島部を含む導電性領域を形成する工程；
　導電性領域上にエミッタサイトを形成する工程；
　ベースプレート上にシリコン含有材料を含む抵抗層を形成する工程；
　前記抵抗層と前記導電性領域とを電気的に接続し抵抗値（ＲＣ１）を有する第１のオーミックコンタクトを形成する工程；
　抵抗値（ＲＣ２）を有し、前記抵抗と他の回路コンポーネントとを電気的に接続する第２のオーミックコンタクトを形成する工程；を含み、抵抗の全抵抗値ＲＴが、抵抗層のシート抵抗値ＲＳと第１の接触部の抵抗値ＲＣ１および第２の接触部の抵抗値ＲＣ２の和に等しいものであるフィールドエミッションディスプレイ用抵抗の形成方法。
　【請求項７】　抵抗層がＮ−ドープされており、第１および第２の接触部がＮ＋ドープされてＮ＋／Ｎ−／Ｎ＋抵抗構造を形成する請求項６に記載の方法。
　【請求項８】　抵抗層がＰ−ドープされており、第１および第２の接触部がＮ＋ドープされてＮ＋／Ｐ−／Ｎ＋抵抗構造を形成する請求項６に記載の方法。
　【請求項９】　抵抗層がＮ−ドープされており、第１および第２の接触部がＮ−ドープされて、連続的なＮ−抵抗構造を形成する請求項６に記載の方法。
【発明の詳細な説明】
　【０００１】
　【産業上の利用分野】
　本発明は、フラットパネルディスプレイに関し、より詳細に言えば、フィールドエミッションディスプレイ（ＦＥＤ）におけるカソード電流制限用抵抗の形成方法に関する。
　【０００２】
　【従来技術】
　フラットパネルディスプレイは、コンピュータや他の電子機器が生成する情報を視覚的に表示するものとして近年開発が進んでいる。通常、こうしたディスプレイは、従来の陰極線管（ＣＲＴ）ディスプレイに比べて軽量であり消費電力が小さい。フラットパネルディスプレイの一つのタイプとして、冷陰極フィールドエミッションディスプレイ（ｃｏｌｄ　ｃａｔｈｏｄｅ　ｆｉｅｌｄ　ｅｍｉｓｓｉｏｎ　ｄｉｓｐｌａｙ）が知られている。
　【０００３】
　フィールドエミッションディスプレイは、視覚像を形成するために電子放出を用いる。フィールドエミッションディスプレイはベースプレートとフェイスプレートを含む。ベースプレートは、フェイスプレート上の対応するピクセルサイトに応じたエミッタサイトアレイを有する。各エミッタサイトは、典型的には、尖った頂点や鋭い縁を持つブレードのような尖鋭な突起である。ベースプレートは真空ギャップによってフェイスプレートと隔てられている。ゲート電極構造、すなわちグリッドは、エミッタサイトに対応して、エミッタサイトからの電子放出を発生するのに必要な強い電場をもたらす機能を果たしている。エミッタサイトとグリッドの間に十分な電位差が生じると、ファウラー−ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）電子放出が始まる。放出電子は、フェイスプレート上に含まれる陰極線ルミネセンス蛍光体を叩いてこれを励起する。この結果、光子が放出されて、これによって観察者が目で見ることのできる光像が生じる。なお、ベースプレートからエミッタサイトヘの電子流は「カソード電流」と呼ばれ、エミッタサイトからフェイスプレートヘの電子流は「放出電流」と呼ばれる。
　【０００４】
　フィールドエミッションディスプレイのベースプレートは、エミッタサイトアレイ、および、アレイのアドレシングを行いエミッタサイトからの電子放出を活性化する回路を含む。ベースプレートは、シリコン（ケイ素）あるいは、ガラス−シリコンのような複合（ハイブリッド）材料からなる基体を含んでもよい。このような技術分野では、アレイのアドレッシングを行いエミッタサイトからの電子放出を活性化するため種々の方法が開発されてきた。さらに、エミッタサイトが活性化されたときにディスプレイの輝度を種々変化させる方法も必要となる。そうした方法の一つは、所定のフレームにおいて１つの放出アレイが発する電荷量を変える方法である。別の方法は、カソード電流を変化させることにより活性化の際に生成される放出電流を変える方法である。
　【０００５】
　しかし、いずれの方法においても、ジオメトリや表面モルホロジーが少し変わるだけで、アレイのエミッタサイトから発生する放出電流が大きく変わってしまうという問題がある。放出電流のこのような変化は、像の品質低下を招くことが多い。このような像の変化の中には、エミッタサイトを高度の均一性をもって製造したり、ディスプレイ面の１つ１つのピクセルサイトに対して多数のエミッタサイトを形成することにより制御し得る場合もある。また、所望の電子放出電流よりも大きな電流を発生することができるエミッタサイトをグリッドにより操作し、エミッタサイトに供給されるカソード電流を制限ないし規制することにより、像品質をさらに改善することも電気的に実現可能である。従来技術において、極めて多様な、受動的あるいは能動的な電流制限手法が知られている。
　【０００６】
　こうした手法の１つは、個々のエミッタサイトとエミッタサイトのアレイと直列に電気抵抗を形成することである。この方法は、Ｌｅｅｓに付与された「フィールドエミッション電流を制限する方法および装置」（“Ｍｅｔｈｏｄ　ａｎｄ　Ａｐｐａｒａｔｕｓ　Ｌｉｍｉｔｉｎｇ　Ｆｉｅｌｄ　Ｅｍｉｓｓｉｏｎ　Ｃｕｒｒｅｎｔ″）と題する米国特許第３，６７１，７９８号に記載されている。Ｋｏｃｈａｎｓｋｉに付与された米国特許第５，２８３，５００号にはこの手法の別の例が記載されており、そこでは、パターニングされた抵抗材料を電気経路中に形成することによりエミッタサイトヘのカソード電流を制限している。さらに別の方法は、ベースプレート上、エミッタサイトの下にシリコン抵抗層を堆積してエミッタサイトヘのカソード電流を制限している。この手法は、「フィールドエミッタアレイカソードの電流制限」（″Ｃｕｒｒｅｎｔ　Ｌｉｍｉｔｉｎｇ　ｏｆ　Ｆｉｅｌｄ　Ｅｍｉｔｔｅｒ　Ａｒｒａｙ　Ｃａｔｈｏｄｅｓ″と題するＫｏｎ　Ｊｉｕｎ　Ｌｅｅの博士論文（１９８６）に記載されている。また、Ｇｈｉｓ等による「封止された真空素子蛍光マイクロチップディスプレイ」（″Ｓｅａｌｅｄ　Ｖａｃｕｕｍ　Ｄｅｖｉｃｅｓ　Ｆｌｕｏｒｅｓｃｅｎｔ　Ｍｉｃｒｏｔｉｐ　Ｄｉｓｐｌａｙｓ″）と題する論文（ＩＥＥＥ，ｖｏｌ３８，ｎｏ．１０（１９９１年１０月））にもカソード電流を制限するための直列抵抗が開示されている。
　【０００７】
　【発明が解決しようとする課題】
　本発明は、フィールドエミッションディスプレイのエミッタサイトヘのカソード電流を制限するための高抵抗値抵抗形成方法の改良を課題とする。したがって、本発明は、フィールドエミッションディスプレイその他のフラットパネルディスプレイにおけるカソード電流を規制するための高抵抗値抵抗を形成する改良法を提供することを目的とする。
　【０００８】
　さらに、本発明は、フィールドエミッションディスプレイのベースプレート内に設けた高抵抗値抵抗を用いる、フィールドエミッションディスプレイの電流を規制するための改良法を提供することを目的とする。
　【０００９】
　さらにまた、本発明は、簡単で、大量生産に適しており、必要に応じて低い抵抗値のオーミックコンタクト（ｏｈｍｉｃ　ｃｏｎｔａｃｔｓ）とともに形成することができる、フィールドエミッションディスプレイ用の改良された抵抗を提供することを目的とする。
　本発明の他の目的、特長および効果は、以下の記載によりさらに明らかになるであろう。
　【００１０】
　【課題解決の手段】
　本発明によれば、フィールドエミッションディスプレイ（ＦＥＤ）においてカソード電流を制御する高抵抗値抵抗の改良された製造方法が提供される。本発明の方法は、ＦＥＤのベースプレート上に堆積され、フィールドエミッションディスプレイのフィールドエミッタサイトに電気的に直列に接続した高抵抗材料から抵抗を形成する。この抵抗の全抵抗値は、抵抗材料の抵抗率と抵抗のジオメトリーの関数である。また、これに加えて、抵抗の全抵抗値は、抵抗をエミッタサイトおよび他の回路コンポーネント（例えばグラウンド）と電気的に直列に接続するための接触部（コンタクト）における接触抵抗の関数である。抵抗の接触部は、低い抵抗値（例えば、オーミックコンタクト）に形成することもできるし、高い抵抗値（例えばショットキーコンタクト）に形成することもできる。高抵抗接触の場合、接触抵抗は、抵抗の全抵抗値に大きく寄与する。
　【００１１】
　抵抗を製造するための好ましい材料は、カソード電流レベル（これは、多くの場合ナノアンペア域である。）を制限する高い抵抗率を有する材料である。好適な材料の例としては、真性の（ｉｎｔｒｉｎｓｉｃ）多結晶シリコン（例えば、ポリシリコンあるいは少量ドープされたポリシリコン）；窒素や酸素等の導電率低下性不純物を有する半絶縁性多結晶シリコン（ＳＩＰＯＳ：Ｓｅｍｉ−Ｉｎｓｕｌａｔｉｎｇ　Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ　Ｓｉｌｉｃｏｎ）；酸窒化チタン（ｔｉｔａｎｉｕｍ　ｏｘｙｎｉｔｒｉｄｅ）や酸窒化タンタル（ｔａｎｔａｌｕｍ　ｏｘｙｎｉｔｒｉｄｅ）等の他の高抵抗材料；および酸化クロムや酸化チタン等のガラスタイプの材料が挙げられる。高抵抗値抵抗に望まれる抵抗率は１０７〜１０９Ω／□以上であるが、この範囲は、フィールドエミッションディスプレイのピクセル当たりのカソード電流条件に応じて変わる。
　【００１２】
　フィールドエミッションディスプレイに用いるベースプレートは、単結晶シリコンの層として形成することもできるが、本発明のベースプレートは、ガラスその他の絶縁性物質から形成される基板上に堆積したアモルファスまたは微結晶シリコンの島（ｉｓｌａｎｄｓ）として形成される。
　【００１３】
　【発明の実施の態様】
　以下、単結晶シリコン基板をベースプレートとする参考例（図１〜４）に関して説明した後、本発明の実施態様を説明する。
　図１は、フィールドエミッションディスプレイ（ＦＥＤ）のピクセル１０の一部を模式的に示したものである。ＦＥＤピクセル１０は単結晶Ｐ型シリコン層として形成されたベースプレート１２を含む。エミッタサイト１４は当業者において既知の手法により形成し尖鋭化すればよい。ベースプレート１２の表面は、パターニングおよびエッチングされてエミッタサイト１４を形成する。各エミッタサイト１４（またはエミッタサイト１４のアレイ）は、ベースプレート１２のＮ−タンク（Ｎ−ｔａｎｋ）導電性領域１６上に形成される。Ｎタンク導電性領域１６とＰ型シリコンベースプレート１２は半導体Ｐ／Ｎ接合を形成する。
　【００１４】
　エミッタサイト１４のまわりに、ゲート電極構造すなわちグリッド１８が設けられる。グリッド１８は、ドープされたポリシリコン、シリサイド化ポリシリコン（ｓｉｌｉｃｉｄｅｄ　ｐｏｌｙｓｉｌｉｃｏｎ）、すなわちシリサイド層を有するポリシリコン、あるいはクロムやモリブデンのような金属等の導電性材料から形成される。グリッド１８はベースプレート１２からはマルチレベル酸化層３６によって隔てられている。マルチレベル酸化層３６は、二酸化ケイ素、窒化ケイ素または酸窒化ケイ素等の材料からなる多重層（ｍｕｌｔｉｐｌｅ　ｌａｙｅｒｓ）として形成してもよい。マルチレベル酸化層３６はエミッタサイト１４を設けるためのエッチングされたキャビティ（空洞）２０を含む。
　【００１５】
　フェイスプレート２２は、エミッタサイト１４と位置合わせされており、エミッタサイト１４から放出された電子２８の経路上に蛍光体コーティング２４を有する。電源２６は、カソードとして機能するエミッタサイト１４に電気的に接続されている。電源２６はまた、ゲート要素として機能するグリッド１８にも電気的に接続している。さらに、電源２６はアノードとして機能するフェイスプレート２２にも電気的に接続している。
　【００１６】
　電源２６によりエミッタサイト１４とグリッド１８間に電位差が発生すると、電子２８がエミッタサイト１４から放出される。これらの電子２８は、フェイスプレート２２上の蛍光体コーティング２４を叩く。この結果、光子が作り出されて目に見える像が形成される。
　【００１７】
　ここまでに述べてきた回路要素については、いずれも当業者には既知の製造方法を利用することができ、これによりＦＥＤピクセル１０を形成することができる。例えば米国特許第５，１５１，０６１号、米国特許第５，１８６，６７０号および米国特許第５，２１０，４７２号（これらはいずれも本明細書に参考のために組み入れられている。）は、フィールドエミッションディスプレイ用の上記のコンポーネント（例えば、ベースプレート１２、エミッタサイト１４、グリッド１８、フェイスプレート２２）を製造するための方法を開示している。
　【００１８】
　図１に示すように、ベースプレート１２上には、高抵抗率材料を堆積することにより高抵抗値抵抗３２が形成される。抵抗３２は、ベースプレート１２から薄い絶縁層４０により絶縁されている。絶縁層４０はＳｉＯ２のような材料で形成される。抵抗３２は、第１接触部３８により、エミッタサイト１４のＮ型導電性領域１６に電気的に接続する。また、抵抗３２は第２接触部３９によりインターコネクト３４と電気的に接続する。インターコネクト３４は、アルミニウム、タングステン、チタン等の導電性金属から形成される導電性のトレースまたはドープされたポリシリコンもしくはシリサイド化ポリシリコン等の導電性の膜である。インターコネクト３４は、ＦＥＤピクセル１０の他の回路コンポーネント（例えば、グラウンドバスや電気的に活性化されたバイアスレベル）と電気的に接続する。ビア５０は、マルチレベル酸化層３６内に形成されて、インターコネクト３４を高抵抗値抵抗３２に接続する。
　【００１９】
　抵抗３２は、高い抵抗率を有する材料から形成される。抵抗３２の抵抗率は、材料の抵抗率とともにその寸法（ｄｉｍｅｎｓｉｏｎｓ）の関数である。半導体構造においては、薄層の抵抗は、シート抵抗ＲＳとして定義され四探針法（ｆｏｕｒ　ｐｏｉｎｔ　ｐｒｏｂｅ　ｍｅｔｈｏｄ）を用いて測定される。シート抵抗ＲＳの単位はΩ／□である。シート抵抗（ＲＳ）はおおよそ４．５３Ｖ／Ｉに等しい。ここで、４．５３は、プローブ間隔によって決まる定数である。
　【００２０】
　高抵抗値抵抗３２のシート抵抗ＲＳの値として望まれる範囲は、１０７〜１０９Ω／□である。シート抵抗ＲＳの好ましい値は、１０８Ω／□オーダーである。
　ポリシリコンは抵抗性であるが、導電性のシリサイド（金属ケイ化物）層を形成しリンのようなドーパントをドープしたときには抵抗が小さくなる。この態様の目標は、高い抵抗性を有する層である。したがって、ドープしていないあるいは真性のポリシリコンで抵抗を形成することができる。ドープしていないあるいは真性のポリシリコン抵抗は、約０．５μｍの厚さの約１０９Ω／□以上のシート抵抗ＲＳを有する。このような高抵抗値抵抗３２では電流の限界は、中程度までの電圧（例えば、１００Ｖ未満）で使用する場合、ナノアンペア（ｎＡ）のオーダーになる。また、設計上考慮するべき点として、絶縁されたＮ−タンクの導電性領域１６のベースプレート１２への逆バイアス漏電（ｒｅｖｅｒｓｅ　ｂｉａｓｅｄ　ｌｅａｋａｇｅ）は、電流限界範囲よりもずっと低く、典型的には数ピコアンペア未満である必要がある。
　【００２１】
　真性あるいはドープしたポリシリコンに加え、その他の高抵抗率材料も抵抗３２を形成するのに用いることができる。例を挙げれば、導電性を低下させるドーパント（例えば、酸素、窒素およびこれらの化合物を）含有した半絶縁性多結晶シリコン（すなわち、ＳＩＰＯＳ）によって抵抗３２を形成してもよい。一般的には、これらの元素でドープされたポリシリコンは抵抗率が高いままである。抵抗３２は少量ドープしたシリコンから形成することもできる。
　【００２２】
　他の適当な材料としては、酸窒化タンタル（ＴａＮｘＯｙ）および酸窒化チタン（ＴｉＮｘＯｙ）が挙げられる。これらの化合物は、窒素の酸素に対する比率が約１：２から２：１（すなわち、ｘ＝１〜２、ｙ＝１〜２）である。一般的には、このような材料は、所望の抵抗率を与えるような元素比で堆積することができる。抵抗３２は、また、高抵抗ガラス材料、例えば、酸化クロムや酸化マンガンあるいは酸化チタンで形成することもできる。
　【００２３】
　抵抗３２の全抵抗値（ＲＴ）は、シート抵抗（ＲＳ）に依存するだけでなく、抵抗３２を導電性領域１６に電気的に接続する接触部３８の接触抵抗（ＲＣ１）および抵抗３２をインターコネクト３４に電気的に接続する接触部３９の接触抵抗（ＲＣ２）に依存する。数式で表せば、抵抗３２の全抵抗値ＲＴは、ＲＳ＋ＲＣ１＋ＲＣ２に等しい。
　【００２４】
　接触部３８および３９は、非整流的な低抵抗接触部あるいはノンオーミック（ｎｏｎ−ｏｈｍｉｃ）な整流的接触部として形成することができる。低抵抗接触部とした場合には、全抵抗値（ＲＴ）の実質的にすべては、高抵抗値抵抗３２それ自体によりもたらされる。
　【００２５】
　低抵抗接触部は、インターコネクト３４の形成に先立ち、抵抗３２の接触部領域をドーパントで処理することにより形成することができる。これは図２に模式的に表されている。抵抗３２がシリコンベースの材料（例えば、真性ポリシリコン、少量ドープされたポリシリコン、アモルファスシリコン）で形成される場合は、ベースプレート１２のＮ−タンク導電性領域１６から、Ｎ＋ドーパント（例えば、リン）が低抵抗接触部に拡散する。抵抗３２を形成するシリコンベースの材料は、次いで、抵抗３２の抵抗に求められる条件に適い、接触部３９を形成するようにＮ−型、Ｐ−型いずれのドーパントでドープしてもよい。シリコンベースの材料がＮ−型ドーパントでドープされるときは、シート抵抗（ＲＳ）はＮ−層のシート抵抗によって決定される。シリコンベースの材料がＰ−型ドーパントでドープされるときは、シート抵抗（ＲＳ）は逆Ｎ＋／Ｐ−接合漏電（ｒｅｖｅｒｓｅ　Ｎ＋／Ｐ−　ｊｕｎｃｔｉｏｎ　ｌｅａｋａｇｅ）機構によって決定される。
　【００２６】
　接触部３８と３９はまた、高抵抗接触部として形成することもできる。例えば、少量ドープされた半導体材料（例えば、真性ポリシリコンまたは少量ドープされたポリシリコン）を用いてショットキーコンタクトを形成することができる。さらに、抵抗３２は、高抵抗ガラスタイプ材料（例えば、酸化クロム、酸化マンガンあるいは酸化チタン）で形成して高抵抗接触部３８および３９を形成することができる。いずれの場合も、接触部３８と３９の高い接触抵抗は、抵抗の全抵抗値（ＲＴ）に大きく寄与する。
　【００２７】
　高抵抗値抵抗３２を備えたＦＥＤピクセル１０を形成する代表的な方法は以下の通りである：
　（１）単結晶シリコンベースプレート１２のパターニングとドーピングによりエミッタサイト１４を設けるためのＮ−タンク導電性領域１６を形成する。
　（２）シリコンベースプレート１２にマスキングおよびエッチング処理を施して電子放出サイト（エミッタサイト）１４を形成する。
　（３）適当な酸化プロセスを用いてエミッタサイト１４を酸化的に尖鋭化する。
　【００２８】
　（４）高抵抗値抵抗３２のための薄い絶縁層４０を形成する。薄い絶縁層４０としては、シリコンベースプレート１２を酸化して形成される二酸化ケイ素層を用いることができる。
　（５）後−接触清浄化調製（ｐｏｓｔ−ｃｏｎｔａｎｃｔ　ｃｌｅａｎ　ｐｒｅｐａｒａｔｉｏｎ）およびＮ−タンク導電性領域１６への接触部３８の形成。
　（６）適当な堆積法（例えば、ＣＶＤやスパッタリング）を用いて、高抵抗材料（真性多結晶シリコン、酸素や窒素をドープしたポリシリコン、酸窒化タンタル（ＴａＮｘＯｙ）、酸窒化チタン（ＴｉＮｘＯｙ）、ガラスタイプ材料）層を接触部３８上に堆積して高抵抗値抵抗３２を形成する。
　【００２９】
　（７）絶縁性物質（例えば、二酸化ケイ素、窒化ケイ素あるいは酸窒化ケイ素）をコンフォーマル堆積させてマルチレベル酸化層３６の一つのレベルを形成する。
　（８）導電性ドーパント（例えば、リン）をドープしたポリシリコンを堆積することによりグリッド１８を形成する。他の導電性材料（例えば、クロム、モリブデンその他の金属）も用いることができる。
　（９）グリッドを化学的機械的平坦化（ＣＭＰ）して自己位置合わせ性を形成する（米国特許第５，１８６，６７０号参照）
　【００３０】
　（１０）グリッド１８にフォトパターニングおよびドライエッチングを施す。
　（１１）グリッド１８上にマルチレベル酸化層３６の別のレベルを形成し、ビア５０のフォトパターニングとエッチングを行う。
　（１２）前−接触清浄化調製（ｐｒｅ−ｃｏｎｔａｎｃｔ　ｃｌｅａｎ　ｐｒｅｐａｒａｔｉｏｎ）および高抵抗値抵抗３２とインターコネクト３４の間に接触部３９を形成する。
　（１３）適当な導電性材料（例えば、アルミニウム）を堆積させることによりグラウンドヘのインターコネクト３４を形成する。
　【００３１】
　（１４）エミッタサイト１４を設けるため、グリッド１８を通る開口部を形成する。グリッド材料によっては、フォトパターニングやウェットエッチングを用いて行ってもよい。ポリシリコングリッド１８および二酸化ケイ素層を有するシリコンエミッタサイト１４では、適当なウェットエッチング剤は希ＨＦ酸である。
　（１５）ウェットエッチング法を用いてマルチレベル酸化層３６をエッチングしてエミッタサイト１４のための空洞２０を開ける。二酸化ケイ素で形成されたマルチレベル酸化層３６では、空洞２０のエッチングのためにＨＦの緩衝溶液を用いることができる。
　【００３２】
　図３には、参考例の別の態様に従ってつくられたＦＥＤピクセル１０Ａが示されている。この別の態様では、高抵抗値抵抗３２Ａは、インターコネクト３４に接続するのではなく、基体１２Ａ内に形成された、絶縁されたＮ−拡散導電性領域１７Ａに接続されている。抵抗３２Ａは、したがって、エミッタサイト１４ＡのためのＮ−タンク導電性領域１６Ａとその近傍に位置するＮ−拡散導電性領域１７Ａとの間に位置する。Ｎ−拡散導電性領域１７Ａはベースプレート１２Ａの残りの部分から絶縁され、グラウンドや電気的に活性なバイアスレベルのような他の回路コンポーネントと接続していなくてはならない。
　【００３３】
　高抵抗値抵抗３２Ａは、本質的には前記と同様に形成される。ＳｉＯ２のような絶縁性物質からなる薄い絶縁性層４０Ａが、高抵抗値抵抗３２Ａとベースプレート１２との間に形成される。マルチレベル酸化層３６Ａはグリッド１８Ａをベースプレート１２Ａから絶縁する。
　【００３４】
　高抵抗値抵抗３２Ａは、抵抗３２Ａとエミッタサイト１４Ａを設けるためのＮ−タンク導電性領域１６Ａとの間に形成された第１の接触部３８Ａを含む。さらに、高抵抗値抵抗３２Ａは、抵抗３２Ａおよびベースプレート１２Ａ上隣接するＮ−拡散導電性領域１７Ａとの間に形成された第２の接触部３９Ａを含む。
　【００３５】
　図４に示すように、抵抗３２Ａは、シリコンベースの材料（Ｎ−またはＰ−）で形成することができる。この例では、導電性領域１６Ａと１７Ａからのドーパントは、抵抗３２Ａ中に拡散して接触部３８Ａと３９Ａを低いオーミックコンタクトとして形成する可能性がある。抵抗３２ＡがＰ−ドープされているときは、電流制限特性を有する、背中合わせにＮ＋／Ｐ−／Ｎ＋となったダイオード構造を形成する。
　【００３６】
　図３における追加的な設計上の考慮点としては、Ｎ−タンク導電性領域１６ＡとＮ−拡散導電性領域１７Ａとの間の間隔”ｘ”は、大きさが小さいことにより発生するパンチスルーおよび電流の漏れをを回避するように調整されなければならない。この漏電流は、また、エミッタサイト１４に印加される電圧の関数である。
　【００３７】
　図５には、本発明の実施態様を示す。高抵抗値抵抗３２Ｃは、ガラス基体５２とバリア層５４（例えば、ＳｉＯ２、ＳｉＮ４）を含むベースプレート１２Ｃ上に形成される。ガラス基体５２は、ソーダ石灰ガラス、ホウケイ酸ガラス、石英、適当な絶縁性と機械的特性とを有するその他のガラスで形成することができる。バリア層５４は、ガラス基体５２上に、プラズマエンハンスト化学蒸着法（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法等の堆積法を用いて堆積することができる。
　【００３８】
　エミッタサイト１４Ｃは、バリア層５４上に形成された絶縁されたシリコン島部５６上に形成される。シリコン島部５６は、リンのようなＮ＋ドーパントでドープされたアモルファスシリコン層として形成できる。絶縁されたシリコン島部５６は、アモルファスシリコンまたは微結晶シリコンを島部５６間に堆積層（ＳｉＯ２）を用いた堆積とエッチングを施すことにより形成できる。
　【００３９】
　導電性材料で形成された第１のインターコネクト５８が、接触部６４を介してシリコン島部５６に、また、接触部６６を介して高抵抗値抵抗３２Ｃに電気的に接続している。導電性材料で形成された第２のインターコネクト６０が、接触部６８と７０を介して高抵抗値抵抗３２Ｃを別の絶縁されたシリコン島部６２に電気的に接続している。絶縁されたシリコン島部６２もまた、Ｎ＋ドープされ、他の回路コンポーネント（例えば、グラウンド）に電気的に接続している。
　【００４０】
　高抵抗値抵抗３２Ｃは、前述したのと実質的に同様に、バリア層５４上に高抵抗物質を堆積することにより形成することができる。材料に求められる条件および用いるドーパントに応じて抵抗３２Ｃは連続的なＮ−タイプ、Ｎ＋／Ｎ−／Ｎ＋タイプ、Ｎ＋／Ｐ−逆接合あるいは、背中合わせのＮ＋／Ｐ−／Ｎ＋ダイオードとすることができる。いずれの場合も、全抵抗（ＲＴ）は抵抗材料と接触部６６、６８の関数である。さらに、前述のようなガラスタイプの材料で形成された高抵抗値抵抗３２Ｃに対しては、接触部６６、６８は高抵抗接触部として形成することができる。
　【００４１】
　図５に示す高抵抗値抵抗３２Ｃの形成プロセスの流れを以下に示す。
　（１）ガラス基体５２を形成し、最初の清浄化を行う。
　（２）バリア層５４を形成する。バリア層５４は、ＰＥＣＶＤ法で堆積したＳｉＯ２層等である。
　（３）バリア層５４上に導電層を堆積して島部５６、６２を形成する。導電層はシリコン含有層等であり、ＰＥＣＶＤ法により形成することができる。導電層は他の導電物質（例えば、金属）で形成することもできる。
　【００４２】
　（４）エミッタサイト１４Ｃを形成するための材料を堆積する。この材料は、アモルファスシリコン、あるいはその他の導電性材料（例えば、金属など）とすることができる。この材料にフォトパターニングおよびエッチングを施してエミッタサイト１４Ｃを形成する。
　（５）導電層（ステップ３）にフォトパターニングおよびエッチングを施して島部５６および６２を形成する。シリコンを含む島部５６および６２に対しては、フッ素や塩素ベースの化学物質（例えば、ＣＦ４、ＣＨＦ３、Ｃ２Ｆ６、Ｃ３Ｆ８）を用いたドライエッチングプロセスを用いることができる。この場合、レジスト層でエミッタサイト１４Ｃを覆う。
　【００４３】
　（６）レジストをストリップする。
　（７）誘電材料を堆積して島部６２を絶縁する。
　（８）接触部６４、７０に対して島部５６および６２への導通用のビアを開ける。
　【００４４】
　（９）前述の方法を用いて高抵抗値抵抗３２Ｃを形成する。さらに金属のインターコネクト５８と６０および接触部６６、６８を形成し、前述のようなマルチレベル酸化層で絶縁してもよい。最初に堆積されて島部５６と６２を形成する導電層を抵抗３２Ｃへのインターコネクトを形成するために用いることもできる。
　【００４５】
　図６に示すように、「オングラス」（″ｏｎ−ｇｌａｓｓ″）テクノロジーを用いて高抵抗値抵抗３２Ｄを形成することもできる。図６に示す態様は、図１に示す態様と類似であるが、絶縁されたシリコン島部５６Ｄ上に形成されたエミッタサイト１４Ｄを含んでいる。絶縁されたシリコン島部５６Ｄは、真性バリア層７２（例えば、ＰＥＣＶＤで堆積されたＳｉＯ２）を用いて、ガラスで形成されたベースプレート１２Ｄ上に形成される。
　【００４６】
　図７は、図２に示す態様と同様であるが、絶縁されたシリコンの島部５６Ｅ上に形成されたエミッタサイト５６Ｅと、ガラスにより形成され、真性バリア層７２を備えたベースプレート１２Ｅを含む。高抵抗値抵抗３２Ｅは、絶縁されたシリコンの島部５６Ｅと別の絶縁されたシリコンの島部６２Ｅに電気的に接続されている。
　【００４７】
　図８には、本発明のさらに別の態様が図示されている。図８に示す態様では、高抵抗値抵抗３２Ｆが、エミッタサイト１４Ｆを制御する集積回路と一体的に形成されている。フィールドエミッションを誘導するために、エミッタサイト１４Ｆは、直列に連結された１対の電界効果トランジスタＱＣとＱＲに連結されている。トランジスタＱＣは、行ライン信号（ｃｏｌｕｍｎ　ｌｉｎｅ　ｓｉｇｎａｌ）ＳＣによりゲートされており、トランジスタＱＲは列ライン信号（ｒｏｗ　ｌｉｎｅ　ｓｉｇｎａｌ）ＳＲによりゲートされている。ＣＭＯＳ、ＮＭＯＳおよびＴＴＬに対する標準的な論理信号電圧は一般的に５ボルト以下であるが、行信号と列信号のいずれにも用いることができる。上記の直列接続されたＦＥＴ（ＱＣとＱＲ）のいずれかまたは両方をオフにすることにより、ＦＥＤのピクセルの一部をなすエミッタサイト１４Ｆはオフにされる。この回路の詳細は前記米国特許第５，２１０，４７２号に記載されている。
　【００４８】
　これらの固体素子コンポーネントは当業者には既知の方法で製造することができる。高抵抗値抵抗３２Ｆは集積回路の一部として一体化される。高抵抗値抵抗３２Ｆは、エミッタサイト１４Ｆへの電流を制限し、ＦＥＤピクセル１０Ｆ内に電流が逃げないようにする機能がある。
　【００４９】
　このように、本発明は、フラットパネルディスプレイにおいて電流を規制ないし制限するための高抵抗値抵抗を形成する方法を提供する。
【図面の簡単な説明】
　【図１】　シリコン単結晶ベースプレートを用いた参考例における、高抵抗値抵抗を堆積層として有するフィールドエミッションディスプレイ（ＦＥＤ）の一部の模式的断面図。
　【図２】　低抵抗接触部を有する図１に示す高抵抗値抵抗の形成を図示した図１の部分的模式図。
　【図３】　シリコン単結晶ベースプレートを用いた図１とは異なる参考例における、高抵抗値抵抗をＮ−拡散導電領域に接続された堆積層として有するフィールドエミッションデイスプレイ（ＦＥＤ）の一部の模式的断面図。
　【図４】　低抵抗接触部を有する図３に示す高抵抗値抵抗の形成を示した図３の一部の模式的断面図。
　【図５】　ガラス基体上に絶縁されたシリコン含有島部を含むベースプレートを用いた本発明における、高抵抗値抵抗の形成を図示した図３に対応する模式図。
　【図６】　ガラス基体上に絶縁されたシリコン含有島部を含むベースプレートを用いた本発明における、図１に示すと同様な高抵抗値抵抗の形成を図示した模式図。
　【図７】　ガラス基体上に絶縁されたシリコン含有島部を含むベースプレートを用いた本発明における、図３に示す抵抗と同様な高抵抗値抵抗の形成を図示した模式図。
　【図８】　高抵抗値抵抗がＦＥＤ制御回路と一体化されている本発明の別の態様の電気的模式図。
　【符号の説明】
１０　ピクセル
１２　ベースプレート
１４　エミッタサイト
１６　Ｎ−タンク導電性領域
１７　Ｎ−タンク拡散導電性領域
１８　グリッド
２０　キャビティ（空洞）
２２　フェイスプレート
２４　蛍光体コーティング
２６　電源
２８　電子
３２　高抵抗値抵抗
３４　インターコネクト
３６　マルチレベル酸化層
３８　接触部
３９　第２接触部
４０　絶縁層
５０　ビア
５２　ガラス基体
５４　バリア層
５６、６２　シリコン島部
５８、６０　インターコネクト
６４、６６、６８、７０　接触部
７２　真性バリア層