(57)【要約】本発明は、高誘電率と高温耐熱性を有する誘電体膜を提供する。本発明の一実施形態は、ＨｆからなるＡ元素とＡｌもしくはＳｉからなるＢ元素とＮとＯを含有する複合酸窒化物を含む誘電体膜（１０３）であって、Ａ元素とＢ元素とＮのモル比率（Ｂ／（Ａ＋Ｂ＋Ｎ））が０．０１５から０．０９５の間であり、かつ（Ｎ／（Ａ＋Ｂ＋Ｎ））が０．０４５以上であり、かつ結晶構造を有している。
2010050291.tif 000002
【特許請求の範囲】
【請求項１】
ＨｆからなるＡ元素とＡｌもしくはＳｉからなるＢ元素とＮとＯとを含有する複合酸窒化物を含む誘電体膜であって、  Ａ元素とＢ元素とＮのモル比率Ｂ／（Ａ＋Ｂ＋Ｎ）が０．０１５から０．０９５の間であり、かつＮ／（Ａ＋Ｂ＋Ｎ）が０．０４５以上であり、かつ結晶構造を有していることを特徴とする誘電体膜。
【請求項２】
前記結晶構造が立方晶を含有しており、前記結晶構造における立方晶の混入割合が８０％以上であることを特徴とする請求項１に記載の誘電体膜。
【請求項３】
Ｘ線回折スペクトルにおける［２２０］のピーク強度と［１１１］のピーク強度との比率［２２０］／［１１１］の値が０．６以上であることを特徴とする請求項１に記載の誘電体膜。
【請求項４】
比誘電率が４０以上であることを特徴とする請求項１に記載の誘電体膜。
【請求項５】
１２００℃以下の温度で熱処理が施されていることを特徴とする請求項１に記載の誘電体膜。
【請求項６】
絶縁体膜として誘電体膜を有する半導体装置であって、  前記誘電体膜は、請求項１に記載の誘電体膜であることを特徴とする半導体装置。
【請求項７】
少なくとも表面が半導体層を含む基板と、  前記基板上に形成されたゲート電極と、  前記基板と前記ゲート電極との間に順次積層された積層型ゲート絶縁膜を有する不揮発性半導体装置であって、  前記積層型ゲート絶縁膜を構成する絶縁膜の少なくとも一層が、請求項１に記載の誘電体膜であることを特徴とする半導体装置。
【請求項８】
少なくとも表面が半導体層を含む基板と、  前記基板上に形成されたゲート電極と、  前記基板と前記ゲート電極との間に絶縁膜と浮遊電極と絶縁膜とが順次積層された構造を有する不揮発性半導体装置であって、  前記ゲート電極と前記浮遊電極との間に形成された絶縁膜の少なくとも一部が、請求項１に記載の誘電体膜であることを特徴とする半導体装置。
【請求項９】
少なくとも表面が半導体層を含む基板上に、  ソース領域と、  ドレイン領域と、  絶縁膜を介して形成されたゲート電極と、を有する半導体装置であって、  前記絶縁膜が、請求項１に記載の誘電体膜を含む膜であることを特徴とする半導体装置。
【請求項１０】
キャパシタを有する半導体装置であって、  前記キャパシタは、  第一の電極と、  第二の電極と、  前記第一の電極と前記第二の電極との間に誘電体膜を含む層が挟持されてなり、  前記誘電体膜は、請求項１に記載の誘電体膜であることを特徴とする半導体装置。
【請求項１１】
前記キャパシタと、少なくとも表面が半導体層を含む基板上に形成されたスイッチング素子とが電気的に接続されていることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第一の電極の前記第二の電極に対向する面と、前記第二の電極の前記第一の電極に対向する面とが、いずれも複数の面を含むことを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
第一の電極と、  第二の電極と、  前記第一の電極と前記第二の電極との間に誘電体膜を含む層が挟持されてなるキャパシタであって、  前記誘電体膜は、請求項１に記載の誘電体膜であることを特徴とするキャパシタ。
【請求項１４】
ＨｆからなるＡ元素とＡｌもしくはＳｉからなるＢ元素とＮとＯを含有する複合酸窒化物を含む誘電体膜の製造方法であって、  Ａ元素とＢ元素とＮのモル比率Ｂ／（Ａ＋Ｂ＋Ｎ）が０．０１５から０．０９５の間であり、かつＮ／（Ａ＋Ｂ＋Ｎ）が０．０４５以上の複合酸窒化物を含む膜を形成する工程と、  前記複合酸窒化物を含む膜を結晶化し、立方晶の混入割合が８０％以上の結晶構造を有し、かつＸ線回折スペクトルにおける［２２０］のピーク強度と［１１１］のピーク強度との比率［２２０］／［１１１］の値が０．６以上である複合酸窒化物を形成する熱処理工程と、  を有することを特徴とする誘電体膜の製造方法。
【請求項１５】
前記複合酸窒化物を含む膜を形成する工程が、スパッタリングにより行われることを特徴とする請求項１４に記載の誘電体膜の製造方法。
【請求項１６】
前記複合酸窒化物を含む膜を形成する工程が、ＡＬＤ法またはＣＶＤ法により行われることを特徴とする請求項１４に記載の誘電体膜の製造方法。
【請求項１７】
前記熱処理工程が、７００℃以上１２００℃以下の熱処理により行われることを特徴とする請求項１４に記載の誘電体膜の製造方法。
【請求項１８】
前記熱処理工程が、酸素雰囲気、窒素雰囲気、不活性ガス雰囲気からなる群のうちから選択される雰囲気中の熱処理により行われることを特徴とする請求項１４に記載の誘電体膜の製造方法。
【請求項１９】
コンピュータに、高誘電体膜を含むＭＩＳキャパシタの、該高誘電体膜の形成方法を実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体であって、  前記形成方法は、  Ｈｆ及びＡｌもしくはSiの金属ターゲットを用いた物理蒸着により、シリコン酸化膜を有するシリコン基板上に、ＨｆからなるＡ元素とＡｌもしくはＳｉからなるＢ元素とＮとＯを含有する複合酸窒化物を含む誘電体膜であって、Ａ元素とＢ元素とＮのモル比率Ｂ／（Ａ＋Ｂ＋Ｎ）が０．０１５から０．０９５の間であり、かつＮ／（Ａ＋Ｂ＋Ｎ）が０．０４５以上である誘電体膜を堆積する第１の工程と、  前記誘電体膜上に、金属ターゲットを用いた物理蒸着により、ＴｉＮ膜、Ｔｉ、ＴａＮ、Ｗ、Ｐｔ、Ｒｕ、Ａｌ、Ｓｉ、のうちから選択される膜を堆積する第２の工程と、  前記第１の工程又は前記２の工程の後、アニール処理を行い前記誘電体膜を結晶化させる第３の工程と  を有することを特徴とするコンピュータ読み取り可能な記録媒体。
【請求項２０】
コンピュータに、高誘電体膜を含む半導体装置の、該高誘電体膜の形成方法を実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体であって、  前記形成方法は、  有機金属原料と酸化剤とを使用し、ＣＶＤもしくはＡＬＤにより、シリコン酸化膜を有するシリコン基板上に、ＨｆからなるＡ元素とＡｌもしくはＳｉからなるＢ元素とＮとＯを含有する複合酸窒化物を含む誘電体膜であって、Ａ元素とＢ元素とＮのモル比率Ｂ／（Ａ＋Ｂ＋Ｎ）が０．０１５から０．０９５の間であり、かつＮ／（Ａ＋Ｂ＋Ｎ）が０．０４５以上である誘電体膜を堆積する第１の工程と、  前記第１の工程の後、アニール処理を行い前記誘電体膜を結晶化させる第２の工程と  を有することを特徴とするコンピュータ読み取り可能な記録媒体。
【請求項２１】
コンピュータに、高誘電体膜を含む半導体装置の形成方法を実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体であって、  前記形成方法は、  ＳＴＩにより、シリコン基板上に、素子分離領域を形成する第１の工程と、  前記素子分離されたシリコン基板上に熱酸化法により、シリコン酸化膜を形成する第２の工程と、  前記シリコン酸化膜上に、Ｈｆ及びＡｌもしくはＳｉの金属ターゲットを用いた物理蒸着により、ＨｆからなるＡ元素とＡｌもしくはＳｉからなるＢ元素とＮとＯを含有する複合酸窒化物を含む誘電体膜であって、Ａ元素とＢ元素とＮのモル比率Ｂ／（Ａ＋Ｂ＋Ｎ）が０．０１５から０．０９５の間であり、かつＮ／（Ａ＋Ｂ＋Ｎ）が０．０４５以上である誘電体膜を堆積する第３の工程と、  前記誘電体膜上にゲート電極膜を形成する第４の工程と、  リソグラフィーとＲＩＥを用いて、前記ゲート電極膜を加工する第５の工程と、  イオン注入を行い、前記加工されたゲート電極膜をマスクとして、エクステンション領域を形成する第６の工程と、  前記エクステンション領域が形成されたシリコン基板上に、シリコン窒化膜とシリコン酸化膜とを堆積する第７の工程と、  前記堆積されたシリコン窒化膜とシリコン酸化膜とをエッチバックすることにより、ゲート側壁を形成する第８の工程と、  イオン注入を行い、前記エクステンション領域の下にソース・ドレイン領域を形成する第９の工程と  を有することを特徴とするコンピュータ読み取り可能な記録媒体。
【請求項２２】
コンピュータに、高誘電体膜を含む、不揮発メモリ素子又はＦＧ型不揮発性半導体素子の形成方法を実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体であって、  前記形成方法は、  ＳＴＩにより、シリコン基板上に、素子分離領域を形成する第１の工程と、  前記素子分離されたシリコン基板上に熱酸化法により、第１の絶縁膜を形成する第２の工程と、  前記第１の絶縁膜上に、ＬＰＣＶＤにより、第２の絶縁膜を形成する第３の工程と、  前記第２の絶縁膜上に、MOＣＶＤ、ＡＬＤ、ＰＶＤのいずれかを使用して、第３の絶縁膜を形成する第４の工程と、  前記第３の絶縁膜上に、有機金属原料と酸化剤とを使用し、ＣＶＤ法もしくはALD法により、シリコン酸化膜を有するシリコン基板上に、ＨｆからなるＡ元素とＡｌもしくはＳｉからなるＢ元素とＮとＯを含有する複合酸窒化物を含む誘電体膜であって、Ａ元素とＢ元素とＮのモル比率Ｂ／（Ａ＋Ｂ＋Ｎ）が０．０１５から０．０９５の間であり、かつＮ／（Ａ＋Ｂ＋Ｎ）が０．０４５以上である第４の絶縁膜としての誘電体膜を形成する第５の工程と、  前記第４の絶縁膜上に、MOCVD、ALD、PVDのいずれかを用いて、第５の絶縁膜を形成する第６の工程と、  前記第５の絶縁膜上に、ゲート電極膜を形成する第７の工程と、  リソグラフィー技術及びＲＩＥ技術を用いて、前記ゲート電極膜を加工する第８の工程と、  イオン注入を行い、前記加工されたゲート電極膜をマスクとして、エクステンション領域を形成する第９の工程と、  前記エクステンション領域が形成されたシリコン基板上に、シリコン窒化膜とシリコン酸化膜とを堆積する第１０の工程と、  前記堆積されたシリコン窒化膜とシリコン酸化膜とをエッチバックすることにより、ゲート側壁を形成する第１１の工程と、  イオン注入を行い、前記エクステンション領域の下にソース・ドレイン領域を形成する第１２の工程と  を有することを特徴とするコンピュータ読み取り可能な記録媒体。
【請求項２３】
コンピュータに、高誘電体膜を含むＤＲＡＭの形成方法を実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体であって、  前記形成方法は、  ＬＯＣＯＳ又はＳＴＩにより、シリコン基板上に、素子分離領域を形成する第１の工程と、  前記素子分離領域に囲まれた活性領域に、リソグラフィー及びＲＩＥを用いて、所望の形状に加工されたゲート絶縁膜及びゲート電極膜を形成する第２の工程と、  前記ゲート絶縁膜及びゲート電極膜をマスクとして、イオン注入を行い、ソース領域又はドレイン領域となる拡散領域を形成する第３の工程と、  ＣＶＤにより、前記シリコン基板上に第１層間絶縁膜を形成する第４の工程と、  リソグラフィーを用いて、前記第１の層間絶縁膜を選択的にエッチングし、第１のコンタクトホールを形成する第５の工程と、  前記第１のコンタクトホール内に前記拡散領域と接続されるように容量コンタクト及びビットコンタクトを形成する第６の工程と、  ＣＶＤにより、前記第１層間絶縁膜上にストッパー絶縁膜及び第２層間絶縁膜を形成する第７の工程と、  リソグラフィーを用いて、前記第２層間絶縁膜をエッチングし、前記容量コンタクトが露出するようにシリンダ溝を形成する第８の工程と、  ＣＶＤ又はＡＬＤにより前記シリンダ溝内に第１の電極膜を形成する第９の工程と、  有機金属原料と酸化剤とを使用し、ＣＶＤ法もしくはALD法により、前記第１の電極膜上に、ＨｆからなるＡ元素とＡｌもしくはＳｉからなるＢ元素とＮとＯを含有する複合酸窒化物を含む誘電体膜であって、Ａ元素とＢ元素とＮのモル比率Ｂ／（Ａ＋Ｂ＋Ｎ）が０．０１５から０．０９５の間であり、かつＮ／（Ａ＋Ｂ＋Ｎ）が０．０４５以上である誘電体膜を堆積する第１０の工程と、  アニール処理を行い、前記誘電体膜を結晶化させる第１１の工程と、  前記誘電体膜上に、ＣＶＤ又はＡＬＤにより、第２の電極膜を形成し、これにより、前記第１の電極膜と前記誘電体膜と前記第２の電極膜とによりＭＩＳ構造キャパシタを形成する第１２の工程と、  ＣＶＤにより、前記ＭＩＳキャパシタ上にキャパシタ用配線を形成する第１３の工程と、  前記ビッドコンタクトの上方に前記第２層間絶縁膜が露出する開口部を形成する第１４の工程と、  ＣＶＤにより、前記キャパシタ用配線上に第３層間絶縁膜を形成した後、リソグラフィーを用いて、前記第３層間絶縁膜を選択的にエッチングし、前記開口部の内部に第２のコンタクトホールを形成する第１５の工程と、  前記第２のコンタクトホール内に、ＣＶＤによりバリアメタル膜とビッド配線を形成する第１６の工程と  を有することを特徴とするコンピュータ読み取り可能な記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、誘電体膜及び誘電体膜を用いた半導体装置に関するものである。
【背景技術】
【０００２】  素子の高集積化が進む半導体装置の開発では、各素子の微細化が進むとともに動作電圧の低減が図られている。例えば、ＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の不揮発性半導体装置の分野では、電荷保持層とゲート電極との間を隔てるブロッキング膜があるが、素子の微細化に伴い、ブロッキング膜の高誘電率化が求められている。同様に、ＦＧ（Ｆｌｏｔｉｎｇ  Ｇａｔｅ）型の不揮発性半導体装置の分野では、素子の微細化に伴い、浮遊電極とゲート電極間の絶縁膜の高誘電率化が求められている。また、先端ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）デバイスの分野では、メモリセルの微細化に伴いメモリセルを構成するキャパシタの容量を確保するため、高誘電率を有し、かつリーク電流の増加を招くことなく膜厚を薄くすることのできる誘電体膜が必要となっている。また、先端ＣＭＯＳデバイス開発の分野では、ゲート絶縁膜に高誘電率材料を用いて物理膜厚を厚くすることでゲートリーク電流を低減する技術が検討されている。また、高誘電体膜は、上述した半導体装置の製造工程における１０００℃のアニール処理に対する耐熱性が求められる。更には、高誘電体膜は半導体素子の動作電圧のバラツキを抑制するため、膜表面の平坦性が優れていることが求められる。【０００３】  誘電体膜の比誘電率を増加させる手段として、誘電体膜として従来のＳｉＯ2膜、ＳｉＮ膜、あるいは両者を組み合わせたＳｉＯＮ膜より高い比誘電率を有しているＨｆＯ2、ＺｒＯ2、Ａｌ2Ｏ3を使用することが検討されている。また、最近では誘電体膜の薄膜化に伴うリーク電流を抑制するために、ＨｆＯ2、ＺｒＯ2、Ａｌ2Ｏ3の積層構造やＨｆＯ2、ＺｒＯ2に金属元素をドーピングした誘電体膜に関する研究が行われている。【０００４】  例えば、非特許文献１、２ではＨｆＯ2に金属元素としてシリコン（Ｓｉ）、イットリウム（Ｙ）、ランタン（Ｌａ）他をドーピングした誘電体膜が示されている。非特許文献１、２によるとＨｆＯ2に上述の金属元素をドーピングして結晶化させると正方結晶相を有するＨｆＯ2が形成され、比誘電率値２８の高い値が得られると記載されている。【０００５】  非特許文献３では、ＨｆＯ2の表面にＴｉＮを積層した誘電体膜が示されている。非特許文献３によるとＨｆＯ2にＴｉＮを積層した状態で結晶化させることにより立方結晶相を有するＨｆＯ2が形成され、比誘電率値５０の誘電体膜が得られると記載されている。【０００６】  特許文献１では、ＨｆＯ2に金属元素としてイットリウム（Ｙ）、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ランタン（Ｌａ）他と窒素をドーピングした誘電体膜が示されている。特許文献１によると、単斜晶のＨｆＯ2に上述のＹ、Ｍｇ、Ｃａといった原子半径が大きい元素を添加することにより、立方晶の凝集エネルギーが減少して安定化するため、ＨｆＯ2の結晶系が単斜晶から正方晶、立方晶へと変化すると記載されている。その結果、ＨｆＹＯからなる誘電体膜で比誘電率７０の高誘電率膜が得られると記載されている。さらに、単斜晶のＨｆＯ2における酸素を窒素で置換していくと、窒素量が増えるにしたがって、単斜晶から、正方晶、菱���体晶、立方晶への結晶系が変化すると示されている。【０００７】  特許文献２では、誘電体膜材料として立方晶結晶相を有するＨｆＯ2および第２化合物を含む組成物を用いる技術が開示されている。この文献によると、ＨｆＯ2に第２化合物としてＡｌ2Ｏ3を１モル％〜５０モル％含有した立方晶は、比誘電率が２９．８と純粋なＨｆＯ2よりも高くなると記載されている。【０００８】  特許文献３では、誘電体膜として結晶質誘電体膜に非晶質酸化アルミニウムが含有されて、ＡｌxＭ(1-x)Ｏy（ただし、ＭはＨｆ、Ｚｒなどの結晶質誘電体を形成し得る金属）から形成され、０．０５＜ｘ＜０．３の組成を有する非晶質膜が開示されている。この技術では、非晶質ジルコンアルミネートにおいて２５〜２８の高い比誘電率が得られると記載されている。【０００９】  非特許文献４では、ＨｆＡｌＯＮから構成される誘電体膜材料が示されている。非特許文献４によるとＨｆ／（Ｈｆ＋Ａｌ）の組成が２０％〜８０％の範囲で、かつ窒素の組成が３０％以上のＨｆＡｌＯＮは８５０℃のアニール温度で非晶質構造を有し、その比誘電率は１０〜２５の範囲であることが示されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００５−２５９９５号公報
【特許文献２】特開２００４−１６１６０２号公報
【特許文献３】特開２００４−２１４３０４号公報
【非特許文献】
【００１１】
【非特許文献１】Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒ．８６，１０２９０６，２００５
【非特許文献２】Ｉｎｔｅｒｎａｔｉｏｎａｌ  ｅｌｅｃｔｒｏｎ  ｄｅｖｉｃｅｓ  ｍｅｅｔｉｎｇ  ｔｅｃｈｎｉｃａｌ  ｄｉｇｅｓｔ．２００７，ｐ．５３
【非特許文献３】Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  ｔｅｃｈｎｏｌｏｇｙ  ｄｉｇｅｓｔ  ｏｆ  ｔｅｃｈｎｉｃａｌ  ｐａｐｅｒｓ．２００８，ｐ．１５２
【非特許文献４】Ｊａｐａｎｅｓｅ  Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｖｏｌ．４４，Ｎｏ．４Ｂ，２００５，ｐ．２３１１
【発明の概要】
【００１２】  しかしながら、上述の技術にはそれぞれ以下のような課題が存在する。  非特許文献１、２に記載のＨｆＯ2に金属元素としてイットリウム（Ｙ）、シリコン（Ｓｉ）、ランタン（Ｌａ）をドーピングする技術では、８００℃のアニール処理により結晶化し比誘電率が３０に高誘電率化するが、１０００℃のアニール処理により比誘電率は２０以下に減少することが示されている。従って、Ｙ、Ｓｉ、ＬａをドーピングしたＨｆＯ2は１０００℃のアニール処理に対する耐熱性がないという課題がある。
【００１３】  非特許文献３に記載のＨｆＯ2にＴｉＮを積層した状態で結晶化し立方晶を有するＨｆＯ2を形成する技術では、７００℃〜８００℃のアニール処理では比誘電率５０の値が得られるが、８００℃以上のアニール処理で比誘電率が３０以下に減少することが示されている。従って、ＴｉＮとＨｆＯ2の積層膜により形成した立方晶のＨｆＯ2においても１０００℃のアニール処理に対する耐熱性がないという課題がある。
【００１４】  特許文献１に記載のＨｆＯ2に金属元素として原子半径の大きいイットリウム（Ｙ）、マグネシウム（Ｍｇ）、ランタン（Ｌａ）他と窒素をドーピングした誘電体膜では、８００℃のアニール処理により比誘電率値７０が得られているが、１０００℃でアニールして結晶化した場合、どのような比誘電率値が得られるのか不明である。
【００１５】  特許文献２に記載のＨｆＯ2にＡｌを１〜５０％の範囲でドーピングして立方結晶相のＨｆＯ2を形成する技術では、１２００℃の耐熱性を有していると記載されているが、比誘電率値は２９．８と、非特許文献３、特許文献１におけるＨｆＯ2と比較して低い値である。従って、高い比誘電率が得られないという課題がある。また、最適なＡｌ濃度については記載されていないという課題がある。
【００１６】  特許文献３に記載のＺｒＯ2にＡｌを５〜３０％の範囲でドーピングして非晶質とする技術では、ＡｌをドーピングすることでＺｒＯ2の比誘電率値が２５〜２８と、ドーピングを行わない場合よりも低い値である。従って、高い比誘電率が得られないという課題がある。
【００１７】  非特許文献４に記載のＨｆＯ2にＡｌとＮをドーピングする技術では、ＨｆＡｌＯＮの比誘電率値が１０〜２５と、非特許文献３、特許文献１におけるＨｆＯ2と比較して低い値である。従って、高い比誘電率が得られないという課題がある。
【００１８】  本発明は、上記従来の課題に対してなされたものであり、上述した課題を改善し、高い比誘電率と１０００℃のアニール処理に対する耐熱性を有し、更には表面平坦性の優れた誘電体膜及び誘電体膜を用いた半導体装置を提供することを目的としている。
【００１９】  本発明者らは、上記課題を解決すべく鋭意検討した結果、ＨｆからなるＡ元素とＡｌもしくはＳｉからなるＢ元素とＮとＯを含有する複合酸窒化物とを含む誘電体膜において、モル比率Ｂ／（Ａ＋Ｂ＋Ｎ）、Ｎ／（Ａ＋Ｂ＋Ｎ）を特定範囲に設定し、かつ結晶化させることにより、高誘電率化と耐熱性とを両立でき、更には優れた平坦性を得ることを見出し、本発明を完成するに至った。
【００２０】  本発明の第１の態様は、ＨｆからなるＡ元素とＡｌもしくはＳｉからなるＢ元素とＮとＯとを含有する複合酸窒化物を含む誘電体膜であって、Ａ元素とＢ元素とＮのモル比率Ｂ／（Ａ＋Ｂ＋Ｎ）が０．０１５から０．０９５の間であり、かつＮ／（Ａ＋Ｂ＋Ｎ）が０．０４５以上であり、かつ結晶構造を有していることを特徴とする。
【００２１】  また、本発明の第２の態様は、少なくとも表面が半導体層を含む基板と、前記基板上に形成されたゲート電極と、前記基板と前記ゲート電極との間に順次積層された積層型ゲート絶縁膜を有する不揮発性半導体装置であって、前記積層型ゲート絶縁膜を構成する絶縁膜の少なくとも一層が、上記第１の態様に記載の誘電体膜であることを特徴とする。  また、本発明の第３の態様は、少なくとも表面が半導体層を含む基板と、前記基板上に形成されたゲート電極と、前記基板と前記ゲート電極との間に絶縁膜と浮遊電極と絶縁膜とが順次積層された構造を有する不揮発性半導体装置であって、前記ゲート電極と前記浮遊電極との間に形成された絶縁膜の少なくとも一部が、上記第１の態様に記載の誘電体膜であることを特徴とする。
【００２２】  また、本発明の第４の態様は、少なくとも表面が半導体層を含む基板上に、ソース領域と、ドレイン領域と、絶縁膜を介して形成されたゲート電極とを有する半導体装置であって、前記絶縁膜が、上記第１の態様に記載の誘電体膜を含む膜であることを特徴とする。
【００２３】  また、本発明の第５の態様は、キャパシタを有する半導体装置であって、前記キャパシタは、第一の電極と、第二の電極と、前記第一の電極と前記第二の電極との間に誘電体膜を含む層が挟持されてなり、前記誘電体膜は、上記第１の態様に記載の誘電体膜であることを特徴とする。
【００２４】  また、本発明に第６の態様は、第一の電極と、第二の電極と、前記第一の電極と前記第二の電極との間に誘電体膜を含む層が挟持されてなるキャパシタであって、前記誘電体膜は、上記第１の態様に記載の誘電体膜であることを特徴とする。
【００２５】  また、本発明の第７の態様は、ＨｆからなるＡ元素とＡｌもしくはＳｉからなるＢ元素とＮとＯを含有する複合酸窒化物を含む誘電体膜の製造方法であって、Ａ元素とＢ元素とＮのモル比率Ｂ／（Ａ＋Ｂ＋Ｎ）が０．０１５から０．０９５の間であり、かつＮ／（Ａ＋Ｂ＋Ｎ）が０．０４５以上の複合酸窒化物を含む膜を形成する工程と、前記複合酸窒化物を含む膜を結晶化し、立方晶の混入割合が８０％以上の結晶構造を有し、かつＸ線回折スペクトルにおける［２２０］のピーク強度と［１１１］のピーク強度との比率［２２０］／［１１１］の値が０．６以上である複合酸窒化物を形成する熱処理工程と、を有することを特徴とする。
【００２６】  また、本発明の第８の態様は、コンピュータに、高誘電体膜を含むＭＩＳキャパシタの、該高誘電体膜の形成方法を実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体であって、前記形成方法は、Ｈｆ及びＡｌもしくはSiの金属ターゲットを用いた物理蒸着により、シリコン酸化膜を有するシリコン基板上に、ＨｆからなるＡ元素とＡｌもしくはＳｉからなるＢ元素とＮとＯを含有する複合酸窒化物を含む誘電体膜であって、Ａ元素とＢ元素とＮのモル比率Ｂ／（Ａ＋Ｂ＋Ｎ）が０．０１５から０．０９５の間であり、かつＮ／（Ａ＋Ｂ＋Ｎ）が０．０４５以上である誘電体膜を堆積する第１の工程と、前記誘電体膜上に、金属ターゲットを用いた物理蒸着により、ＴｉＮ膜、Ｔｉ、ＴａＮ、Ｗ、Ｐｔ、Ｒｕ、Ａｌ、Ｓｉ、のうちから選択される膜を堆積する第２の工程と、前記第１の工程又は前記２の工程の後、アニール処理を行い前記誘電体膜を結晶化させる第３の工程とを有することを特徴とする。
【００２７】  また、本発明の第９の態様は、コンピュータに、高誘電体膜を含む半導体装置の、該高誘電体膜の形成方法を実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体であって、前記形成方法は、有機金属原料と酸化剤とを使用し、ＣＶＤもしくはＡＬＤにより、シリコン酸化膜を有するシリコン基板上に、ＨｆからなるＡ元素とＡｌもしくはＳｉからなるＢ元素とＮとＯを含有する複合酸窒化物を含む誘電体膜であって、Ａ元素とＢ元素とＮのモル比率Ｂ／（Ａ＋Ｂ＋Ｎ）が０．０１５から０．０９５の間であり、かつＮ／（Ａ＋Ｂ＋Ｎ）が０．０４５以上である誘電体膜を堆積する第１の工程と、前記第１の工程の後、アニール処理を行い前記誘電体膜を結晶化させる第２の工程とを有することを特徴とする。
【００２８】  また、本発明の第１０の態様は、コンピュータに、高誘電体膜を含む半導体装置の形成方法を実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体であって、前記形成方法は、ＳＴＩにより、シリコン基板上に、素子分離領域を形成する第１の工程と、前記素子分離されたシリコン基板上に熱酸化法により、シリコン酸化膜を形成する第２の工程と、前記シリコン酸化膜上に、Ｈｆ及びＡｌもしくはＳｉの金属ターゲットを用いた物理蒸着により、ＨｆからなるＡ元素とＡｌもしくはＳｉからなるＢ元素とＮとＯを含有する複合酸窒化物を含む誘電体膜であって、Ａ元素とＢ元素とＮのモル比率Ｂ／（Ａ＋Ｂ＋Ｎ）が０．０１５から０．０９５の間であり、かつＮ／（Ａ＋Ｂ＋Ｎ）が０．０４５以上である誘電体膜を堆積する第３の工程と、前記誘電体膜上にゲート電極膜を形成する第４の工程と、リソグラフィーとＲＩＥを用いて、前記ゲート電極膜を加工する第５の工程と、イオン注入を行い、前記加工されたゲート電極膜をマスクとして、エクステンション領域を形成する第６の工程と、前記エクステンション領域が形成されたシリコン基板上に、シリコン窒化膜とシリコン酸化膜とを堆積する第７の工程と、前記堆積されたシリコン窒化膜とシリコン酸化膜とをエッチバックすることにより、ゲート側壁を形成する第８の工程と、イオン注入を行い、前記エクステンション領域の下にソース・ドレイン領域を形成する第９の工程とを有することを特徴とする。
【００２９】  また、本発明の第１１の態様は、コンピュータに、高誘電体膜を含む、不揮発メモリ素子又はＦＧ型不揮発性半導体素子の形成方法を実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体であって、前記形成方法は、ＳＴＩにより、シリコン基板上に、素子分離領域を形成する第１の工程と、前記素子分離されたシリコン基板上に熱酸化法により、第１の絶縁膜を形成する第２の工程と、前記第１の絶縁膜上に、ＬＰＣＶＤにより、第２の絶縁膜を形成する第３の工程と、前記第２の絶縁膜上に、MOＣＶＤ、ＡＬＤ、ＰＶＤのいずれかを使用して、第３の絶縁膜を形成する第４の工程と、前記第３の絶縁膜上に、有機金属原料と酸化剤とを使用し、ＣＶＤ法もしくはALD法により、シリコン酸化膜を有するシリコン基板上に、ＨｆからなるＡ元素とＡｌもしくはＳｉからなるＢ元素とＮとＯを含有する複合酸窒化物を含む誘電体膜であって、Ａ元素とＢ元素とＮのモル比率Ｂ／（Ａ＋Ｂ＋Ｎ）が０．０１５から０．０９５の間であり、かつＮ／（Ａ＋Ｂ＋Ｎ）が０．０４５以上である第４の絶縁膜としての誘電体膜を形成する第５の工程と、前記第４の絶縁膜上に、MOCVD、ALD、PVDのいずれかを用いて、第５の絶縁膜を形成する第６の工程と、前記第５の絶縁膜上に、ゲート電極膜を形成する第７の工程と、リソグラフィー技術及びＲＩＥ技術を用いて、前記ゲート電極膜を加工する第８の工程と、イオン注入を行い、前記加工されたゲート電極膜をマスクとして、エクステンション領域を形成する第９の工程と、前記エクステンション領域が形成されたシリコン基板上に、シリコン窒化膜とシリコン酸化膜とを堆積する第１０の工程と、前記堆積されたシリコン窒化膜とシリコン酸化膜とをエッチバックすることにより、ゲート側壁を形成する第１１の工程と、イオン注入を行い、前記エクステンション領域の下にソース・ドレイン領域を形成する第１２の工程とを有することを特徴とする。
【００３０】  さらに、本発明の第１２の態様はコンピュータに、高誘電体膜を含むＤＲＡＭの形成方法を実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体であって、前記形成方法は、ＬＯＣＯＳ又はＳＴＩにより、シリコン基板上に、素子分離領域を形成する第１の工程と、前記素子分離領域に囲まれた活性領域に、リソグラフィー及びＲＩＥを用いて、所望の形状に加工されたゲート絶縁膜及びゲート電極膜を形成する第２の工程と、前記ゲート絶縁膜及びゲート電極膜をマスクとして、イオン注入を行い、ソース領域又はドレイン領域となる拡散領域を形成する第３の工程と、ＣＶＤにより、前記シリコン基板上に第１層間絶縁膜を形成する第４の工程と、リソグラフィーを用いて、前記第１の層間絶縁膜を選択的にエッチングし、第１のコンタクトホールを形成する第５の工程と、前記第１のコンタクトホール内に前記拡散領域と接続されるように容量コンタクト及びビットコンタクトを形成する第６の工程と、ＣＶＤにより、前記第１層間絶縁膜上にストッパー絶縁膜及び第２層間絶縁膜を形成する第７の工程と、リソグラフィーを用いて、前記第２層間絶縁膜をエッチングし、前記容量コンタクトが露出するようにシリンダ溝を形成する第８の工程と、ＣＶＤ又はＡＬＤにより前記シリンダ溝内に第１の電極膜を形成する第９の工程と、有機金属原料と酸化剤とを使用し、ＣＶＤ法もしくはALD法により、前記第１の電極膜上に、ＨｆからなるＡ元素とＡｌもしくはＳｉからなるＢ元素とＮとＯを含有する複合酸窒化物を含む誘電体膜であって、Ａ元素とＢ元素とＮのモル比率Ｂ／（Ａ＋Ｂ＋Ｎ）が０．０１５から０．０９５の間であり、かつＮ／（Ａ＋Ｂ＋Ｎ）が０．０４５以上である誘電体膜を堆積する第１０の工程と、アニール処理を行い、前記誘電体膜を結晶化させる第１１の工程と、前記誘電体膜上に、ＣＶＤ又はＡＬＤにより、第２の電極膜を形成し、これにより、前記第１の電極膜と前記誘電体膜と前記第２の電極膜とによりＭＩＳ構造キャパシタを形成する第１２の工程と、ＣＶＤにより、前記ＭＩＳキャパシタ上にキャパシタ用配線を形成する第１３の工程と、前記ビッドコンタクトの上方に前記第２層間絶縁膜が露出する開口部を形成する第１４の工程と、ＣＶＤにより、前記キャパシタ用配線上に第３層間絶縁膜を形成した後、リソグラフィーを用いて、前記第３層間絶縁膜を選択的にエッチングし、前記開口部の内部に第２のコンタクトホールを形成する第１５の工程と、前記第２のコンタクトホール内に、ＣＶＤによりバリアメタル膜とビッド配線を形成する第１６の工程とを有することを特徴とする。
【００３１】  本発明によれば、比誘電率が高く、耐熱性と平坦性に優れた誘電体膜を得ることができる。従って、本発明の誘電体膜は１０００℃以上の高温アニール工程を行った場合においても比誘電率は減少しない。よって、高温アニール処理工程を有するＣＭＯＳトランジスタ素子のゲート絶縁膜、不揮発性半導体素子のブロッキング絶縁膜、ＤＲＡＭ素子の容量絶縁膜に、上記高温アニール工程を適用した場合であっても、高誘電率化による酸化膜換算膜厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）の薄膜化が可能である。
【図面の簡単な説明】
【００３２】
【図１】本発明の誘電体膜を用いたＭＩＳキャパシタの断面図である。
【図２】図１のＭＩＳキャパシタのＥＯＴと物理膜厚の関係を示した図である。
【図３】図１のＭＩＳキャパシタの比誘電率を示した図である。
【図４】図１のＭＩＳキャパシタのＥＯＴと物理膜厚の関係を示した図である。
【図５】図１のＭＩＳキャパシタの比誘電率と誘電体膜組成の関係を示した図である。
【図６】図１のＭＩＳキャパシタの比誘電率と誘電体膜組成の関係を示した図である。
【図７】本発明の誘電体膜のＸ線回折スペクトルを示した図である。
【図８】ＨｆＡｌＯからなる誘電体膜のＸ線回折スペクトルを示した図である。
【図９】本発明の誘電体膜のＸ線スペクトルのピーク強度比の関係を示した図である。
【図１０】本発明の誘電体膜のＸ線スペクトルのピーク強度比と比誘電率比の関係を示した図である。
【図１１】図１のＭＩＳキャパシタの比誘電率値を示した図である。
【図１２】本発明の誘電体膜のＡＦＭによる表面観測像を示した図である。
【図１３】本発明の誘電体膜のモル比率Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）と表面粗さの関係を示した図である。
【図１４】実施例１の誘電体膜のモル比率Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）のＡｌターゲットパワー依存性を示す図である。
【図１５】実施例２の原料ガスの供給工程を示す図である。
【図１６】実施例３の半導体装置の製造方法の工程を示す図である。
【図１７】実施例４の半導体装置の製造方法の工程を示す図である。
【図１８】実施例５の半導体装置の断面構造を示す図である。
【図１９】実施例６の半導体装置の製造方法の工程を示す図である。
【図２０】実施例６の半導体装置の製造方法の工程を示す図である。
【図２１】実施例６の半導体装置の製造方法の工程を示す図である。
【図２２】実施例６の半導体装置の製造方法の工程を示す図である。
【図２３】実施例６の半導体装置の製造方法の工程を示す図である。
【図２４】実施例６の半導体装置の製造方法の工程を示す図である。
【図２５】実施例１から実施例６を実施するための、制御機構を示す模式図である。
【発明を実施するための形態】
【００３３】  以下、本発明の実施形態を図面に基づき詳細に説明する。  本発明の誘電体膜について、表面にシリコン酸化膜を有するシリコン基板上に本発明の誘電体膜として、Ｂ元素がＡｌであるＨｆＡｌＯＮ膜を形成したＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタを例に取り説明する。
【００３４】  図１に示すように、表面に膜厚３ｎｍ〜５ｎｍの範囲のシリコン酸化膜１０２を有するシリコン基板１０１に、ＨｆとＡｌとからなるターゲットを用いたマグネトロンスパッタリングにより、ＨｆとＡｌとＮとＯとを含有する誘電体膜１０３を膜厚５ｎｍ〜２５ｎｍの範囲で堆積した。ここで、誘電体膜１０３中のＨｆ元素とＡｌ元素とのモル比率はターゲット中のＨｆとＡｌとの混合比により調節した。また、Ｎ元素の比率は、スパッタリング時に導入する窒素ガスの流量により調節した。誘電体膜のモル比率は、XPS（X-ray Photoelectron Spectroscopy；光電子分光法）による分析により評価した。  同様に、誘電体膜１０３として、Ａｌを含まないＨｆＯＮ膜、Ｎを含まないＨｆＡｌＯ膜を堆積させたサンプルも作製した。
【００３５】  次に、誘電体膜１０３上に、スパッタリング法により膜厚１０ｎｍのＴｉＮ膜１０４を堆積させた。
【００３６】  次に、誘電体膜１０３とＴｉＮ膜１０４との積層膜を窒素雰囲気中８５０℃〜１０００℃の範囲で熱処理（アニール）することにより誘電体膜１０３を結晶化させた。
【００３７】  次に、リソグラフィー技術とＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）技術とを用いてＴｉＮ膜１０４を所望の大きさに加工し、ＭＩＳキャパシタ構造を形成した。ここで、シリコン基板１０１を下部電極、ＴｉＮ膜１０４を上部電極とする。
【００３８】  次に、作製したＭＩＳキャパシタの電気特性の評価を行った。
【００３９】  図２に、ＨｆＡｌＯＮ膜のモル比率Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）（Ｂ／（Ａ＋Ｂ＋Ｎ））を変化させたサンプルと、ＨｆＡｌＯ膜のモル比率Ａｌ／（Ｈｆ＋Ａｌ）を変化させたサンプルと、ＨｆＯＮ膜を形成したサンプルについての酸化膜換算膜厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）と物理膜厚との関係を示す。全てのサンプルは１０００℃のアニール処理により結晶化させている。
【００４０】  ここで、酸化膜換算膜厚（ＥＯＴ）について説明する。絶縁膜の種類によらず、絶縁膜材料がシリコン酸化膜であると仮定して、容量から逆算して得られる絶縁膜の電気的な膜厚を酸化膜換算膜厚という。即ち、絶縁膜の比誘電率をεh、シリコン酸化膜の比誘電率をεoとし、絶縁膜の厚さをｄhとしたとき、酸化膜換算膜厚ｄeは、下記式（１）で表される。          ｄe＝ｄh×（εo／εh）・・・（１）
【００４１】  上記式（１）は、絶縁膜に、シリコン酸化膜の比誘電率εoに比べて大きな誘電率εhをもった材料を用いた場合には、酸化膜換算膜厚ｄeは、この絶縁膜の膜厚ｄhよりも薄いシリコン酸化膜と同等になることを示している。なお、シリコン酸化膜の比誘電率εoは３．９程度である。そのため、例えば、εh＝３９の高誘電率材料からなる膜は、その物理膜厚ｄhを１５ｎｍとしても、酸化膜換算膜厚（電気膜厚）ｄeが１．５ｎｍになり、絶縁膜の容量値を膜厚が１．５ｎｍのシリコン酸化膜と同等に保ちつつ、リーク電流を著しく低減することができる。
【００４２】  図２より、物理膜厚１１ｎｍのＨｆＡｌＯＮ膜のＥＯＴは４．６ｎｍであり、同一の物理膜厚を有するＨｆＡｌＯ膜（ＥＯＴ＝５．５ｎｍ）およびＨｆＯＮ膜（ＥＯＴ＝５．３ｎｍ）と比較してＥＯＴの薄膜化が実現できていることが確認できる。
【００４３】  図３に、図２より得られたＥＯＴと物理膜厚の傾きとから導出される比誘電率の値を示す。尚、図３中のＸは、モル比率Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）およびモル比率Ａｌ／（Ｈｆ＋Ａｌ）を表している。図３より、ＨｆＡｌＯＮ膜の比誘電率は４８と、ＨｆＡｌＯ膜およびＨｆＯＮ膜の比誘電率値の１５〜３５よりも顕著に大きいことが明らかになった。
【００４４】  次に、図４にモル比率Ａｌ／（Ｈｆ＋Ａｌ）が０．０３であるＨｆＡｌＯ膜におけるＥＯＴと物理膜厚とのアニール温度依存性を示す。図４より、１０００℃のアニール処理を行ったＨｆＡｌＯ膜は８５０℃のアニール処理を行ったＨｆＡｌＯ膜に対して比誘電率値の減少によるＥＯＴの増加が確認できる。この結果は、Ｎを含まないＨｆＡｌＯ膜は１０００℃のアニール処理に対する耐熱性が無いことを示しており、Ｎを含有させることにより１０００℃に対する耐熱性が改善したことが明らかになった。
【００４５】  次に、図５にＨｆＡｌＯＮ膜のモル比率Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）を変化させたサンプル（１０００℃アニール処理）の比誘電率を示す。図５より、モル比率Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）が０．０１５から０．０９５の範囲において比誘電率が４０以上の値が得られていることが確認できる。従って、Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）のモル比率は、０．０１５から０．０９５の範囲を有することが必要であり、顕著なＥＯＴの薄膜効果が得られる０．０２から０．０７の範囲を有することが好ましい。
【００４６】  次に、図６にＨｆＡｌＯＮのモル比率Ｎ／（Ｈｆ＋Ａｌ＋Ｎ）（Ｎ／（Ａ＋Ｂ＋Ｎ））を変化させたサンプル（１０００℃アニール処理）の比誘電率を示す。図６より、モル比率Ｎ／（Ｈｆ＋Ａｌ＋Ｎ）が０．０４５以上の領域において比誘電率４０以上の値が得られていることが確認できる。モル比率Ｎ／（Ｈｆ＋Ａｌ＋Ｎ）が０．０４５より小さいと耐熱性が低下し１０００℃のアニール処理により比誘電率が小さくなる。従って、１０００℃以上のアニール処理に対する耐熱性を両立する誘電体膜を得るには、モル比率Ｎ／（Ｈｆ＋Ａｌ＋Ｎ）が０．０４５以上であることが必要である。
【００４７】  次に、それぞれの誘電体膜の結晶構造をＸ線回折（ＸＲＤ）法により評価した。
【００４８】  図７にモル比率Ａｌ／（Ｈｆ＋Ａｌ）が０．０３であるＨｆＡｌＯ膜と、モル比率Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）が０．０３、モル比率Ｎ／（Ｈｆ＋Ａｌ＋Ｎ）が０．０８であるＨｆＡｌＯＮ膜の１０００℃アニール後のＸ線回折スペクトルを示す。図７より、ＨｆＡｌＯ膜およびＨｆＡｌＯＮ膜は１０００℃のアニールにより結晶化していることが確認できる。また、スペクトルの２θ＝３０°、５０°、６０°付近において立方晶と正方晶の結晶方位を表す［１１１］、［２２０］、［３１１］のピークが確認できる。また、ＸＲＤスペクトルにおいて立方晶と正方晶の混入割合を評価した結果、立方晶の混入割合が正方晶の混入割合よりも大きく、８０％以上であることを確認した。従って、本発明の誘電体膜は立方晶が少なくとも８０％以上含まれていれば充分にその効果を発揮できる。
【００４９】  また、ＨｆＡｌＯ膜のＸ線回折スペクトルの結晶化アニール温度依存性を図８に示す。図８より、８５０℃および１０００℃により結晶化させたＨｆＡｌＯの結晶構造はともに立方晶が主体となっていることが確認できる。
【００５０】  以上の結果から、ＡｌおよびＮを含有したＨｆＡｌＯＮ膜による高誘電率化と耐熱性の向上の効果は、上述した文献に示されるような結晶系の変化によるものでないことを示している。
【００５１】  次に、それぞれのＸ線回折スペクトルにおける［２２０］のピーク強度と［１１１］のピーク強度との比率［２２０］／［１１１］の比較を行った。
【００５２】  図９に、８５０℃および１０００℃のアニールにより結晶化させたＨｆＡｌＯ膜と１０００℃のアニールにより結晶化させたＨｆＡｌＯＮ膜の［２２０］／［１１１］ピーク強度の比率を示す。図９より、ＨｆＡｌＯ膜のピーク強度比は１０００℃のアニール処理により減少しているのに対して、ＨｆＡｌＯＮ膜は０．８以上と高い値を示していることがわかる。従って、ＨｆＡｌＯＮ膜における高誘電率化と耐熱性の向上は、ピーク強度に関連していると考えられる。
【００５３】  更に、この［２２０］／［１１１］の比率と比誘電率との関係を調査した結果を図１０に示す。図１０は、１０００℃のアニールにより結晶化したＨｆＡｌＯ膜とＨｆＡｌＯＮ膜とにおけるモル比率Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）を変化させたサンプルに対する、比誘電率値とＸ線回折スペクトルの［２２０］／［１１１］ピーク強度の比率とを比較した結果である。図１０より、［２２０］／［１１１］ピーク強度比の増加に伴い比誘電率が高くなり、［２２０］／［１１１］ピーク強度比が０．６以上の領域において比誘電率値が５０近い高誘電率膜が得られることがわかる。従って、比誘電率値が４０以上、かつ１０００℃のアニールに対する耐熱性を有する誘電体膜は、［２２０］／［１１１］ピーク強度の比率が０．６以上であることが好ましいことが示される。
【００５４】  次に、ＨｆＡｌＯＮ膜上に堆積させたＴｉＮ膜が比誘電率に与える効果を評価した。図１１に、モル比率Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）が０．０２、モル比率Ｎ／（Ｈｆ＋Ａｌ＋Ｎ）が０．０８のＨｆＡｌＯＮ膜において、ＴｉＮ膜を積層して結晶化させた場合と、ＴｉＮ膜を積層せずに結晶化させた場合との比誘電率を比較した結果を示す。図１１より、どちらのサンプルも比誘電率値が５０近い高い値を有していることが確認できる。従って、ＨｆＡｌＯＮ膜を結晶化させる工程においてＴｉＮ膜を堆積しなくても耐熱性に優れた高誘電率膜が得られることが示された。
【００５５】  次に、ＨｆＡｌＯＮ膜の表面平坦性をＡＦＭ（Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ；原子間力顕微鏡）により評価した。図１２にアニール処理により結晶化させたＨｆＯ2膜とＨｆＡｌＯＮ膜のＡＦＭ像を示す。図中のＲＭＳ（ｒｏｏｔ−ｍｅａｎ−ｓｑｕａｒｅ）は誘電体膜表面の二乗平均粗さを示している。図より、ＨｆＡｌＯＮ膜はＨｆＯ2膜と比較してＲＭＳの値が小さく、平坦性に優れていることが確認できる。また、図１３にＨｆＯ2膜、ＨｆＯＮ膜およびモル比率Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）を変化させたＨｆＡｌＯＮ膜表面の二乗平均粗さ（ＲＭＳ）の値とモル比率Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）との関係を示す。図より、ＨｆＯ2膜にＮを含有させることにより、表面粗さは減少し、ＮとＡｌを含有させることにより、更に表面粗さが減少することがわかる。特に、モル比率Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）が０．０２５から０．０８の範囲において表面粗さが減少することが確認できる。従って、本発明におけるＨｆＡｌＯＮ膜は表面平坦性に優れた誘電体膜であることが示された。
【００５６】  以上より、本発明の誘電体膜は、ＡｌおよびＮを所定量含有するＨｆＡｌＯＮ膜であり、かつ結晶構造を有するので、高誘電率を得つつも耐熱性を確保でき、平坦性を向上することができる。さらに、好ましくは立方晶の混入割合が８０％以上の結晶構造を有し、好ましくは［２２０］／［１１１］ピーク強度の比率が所定の値以上である場合に、より格別な効果が得られることが示された。そして、この効果は上述した文献に記載されている元素添加による結晶系の変化や、誘電体膜とＴｉＮ膜の積層構造を結晶化することによる結晶系の変化現象を用いた高誘電率化技術と異なる新たな現象によるものであると考えられる。
【００５７】  尚、以上の説明では、誘電体膜としてＡ元素がＨｆ、Ｂ元素がＡｌである複合酸窒化物について述べた。しかしながら、B元素がＳｉであるＨｆＳｉＯ膜においても、モル比率Ｓｉ／（Ｈｆ＋Ｓｉ＋Ｎ）が０．０１５から０．０９５の範囲であり、モル比率がＮ／（Ｈｆ＋Ｓｉ＋Ｎ）が０．０４５以上の範囲において結晶化させることにより、結晶構造が立方晶を含有しており、結晶構造における立方晶の混入割合が８０％以上である結晶構造であり、かつＸ線回折スペクトルにおける［２２０］のピーク強度と［１１１］のピーク強度の比率［２２０］／［１１１］の値が０．６以上である結晶構造が得られ、比誘電率が４０以上の値が得られていることが確認できる。
【００５８】  また、８５０℃〜１０００℃の結晶化アニールの結果について述べたが、７００℃以上１２００℃以下、特に１２００℃の結晶化アニールにおいても同様の効果は得られる。
【００５９】  また、複合酸窒化物からなる膜を形成する工程について、ＨｆとＡｌもしくはＳｉを含有させたターゲットを用いたスパッタリング法について述べたが、これに限定されるものではなく、後述するように、ＨｆターゲットとＡｌもしくはＳｉのターゲットとを用いたコスパッタリング法による形成、ＡＬＤ法もしくはＣＶＤ法による形成でも同様の効果を有する誘電体膜を形成することができる。
【００６０】  また、シリコン酸化膜上に形成した誘電体膜について述べたが、これに限定されるものではなく、後述するように、ゲート絶縁膜、ブロッキング絶縁膜、ＤＲＡＭ容量絶縁膜の一部に本発明の誘電体膜が含まれていれば、十分にその効果を得ることができる。
【００６１】  即ち、本発明の誘電体膜は、絶縁体膜として誘電体膜を有する半導体装置に適用可能である。具体的な半導体装置としては、限定ではないが例えば、以下のものがあげられる。
【００６２】  本発明の一実施形態に係る半導体装置は、少なくとも表面が半導体層を含む基板と、前記基板上に形成されたゲート電極と、前記基板と前記ゲート電極との間に順次積層された積層型ゲート絶縁膜を有する不揮発性半導体装置であって、前記積層型ゲート絶縁膜を構成する絶縁膜の少なくとも一層が、本発明の誘電体膜である半導体装置である。
【００６３】  また、本発明の他の実施形態に係る半導体装置は、少なくとも表面が半導体層を含む基板と、前記基板上に形成されたゲート電極と、前記基板と前記ゲート電極との間に絶縁膜と浮遊電極と絶縁膜とが順次積層された構造を有する不揮発性半導体装置であって、前記ゲート電極と前記浮遊電極との間に形成される絶縁膜の少なくとも一部が、本発明の誘電体膜である半導体装置である。
【００６４】  また、本発明の他の実施形態に係る半導体装置は、少なくとも表面が半導体層を含む基板上に、ソース領域と、ドレイン領域と、絶縁膜を介して形成されたゲート電極と、を有する半導体装置であって、前記絶縁膜が、本発明の誘電体膜を含む膜である半導体装置である。
【００６５】  さらに、本発明の他の実施形態に係る半導体装置は、キャパシタを有する半導体装置であって、前記キャパシタは、第一の電極と、第二の電極と、前記第一の電極と前記第二の電極との間に誘電体膜を含む層が挟持されてなり、前記誘電体膜は、本発明の誘電体膜である半導体装置である。このような形態の半導体装置において、好ましくは、前記キャパシタと、少なくとも表面が半導体層を含む基板上に形成されたスイッチング素子と、が電気的に接続されていても良い。あるいは、前記第一の電極の前記第二の電極に対向する面と、前記第二の電極の前記第一の電極に対向する面とが、いずれも複数の面から構成されていても良い。
【００６６】  また、本発明の誘電体膜は、第一の電極と、第二の電極と、前記第一の電極と前記第二の電極との間に誘電体膜を含む層が挟持されてなるキャパシタにも適用可能である。すなわち、前記第一の電極と前記第二の電極との間に位置する誘電体膜に、本発明の誘電体膜を適用可能である。
【００６７】  本発明では、Ｈｆ（ハフニウム）からなるＡ元素と、Ａｌ（アルミニウム）もしくはＳｉ（ケイ素）からなるＢ元素と、Ｎ（窒素）と、Ｏ（酸素）とを含有する複合酸窒化物からなる誘電体膜であって、Ａ元素とＢ元素とＮのモル比率が上述した特定範囲内である誘電体膜を用いることが本質であり、該誘電体膜を適用するアプリケーションの構成自体は本質ではない。よって、上記例示した装置等の、誘電体膜を用いた装置であれば、本発明の誘電体膜を適用することができるのである。
【００６８】  （実施例）  ＜実施例１（コスパッタリング法による実施例）＞  本発明の第１の実施例を、図面を参照しながら詳細に説明する。  図１は、誘電体膜１０３を有するＭＩＳキャパシタを示した図である。表面に膜厚３ｎｍ〜５ｎｍのシリコン酸化膜１０２を有するシリコン基板１０１に、誘電体膜１０３として、スパッタリング法によりＨｆＡｌＯＮ膜を堆積した。ターゲットとしては、ＨｆおよびＡｌの金属ターゲットを用い、スパッタガスとしてアルゴンおよび酸素および窒素を用いた。すなわち、本実施例に係る基板処理装置は、第１のチャンバ内に、Ｈｆターゲット、Ａｌターゲット、およびスパッタガスを上記第１のチャンバ内に供給する供給機構を備えている。すなわち、本実施例に係る基板処理装置は、スパッタ等の、ＨｆターゲットおよびＡｌターゲットを用いた物理蒸着を行うための第１の物理蒸着機構を備えている。
【００６９】  基板温度は２７℃〜６００℃、ターゲットパワーは５０Ｗ〜１０００Ｗ、スパッタガス圧は０．０２Ｐａ〜０．１Ｐａ、Ａｒガス流量は１ｓｃｃｍ〜２００ｓｃｃｍ、酸素ガス流量は１ｓｃｃｍ〜１００ｓｃｃｍ、窒素ガス流量は１ｓｃｃｍ〜５０ｓｃｃｍ、の範囲内で適宜決定することができる。
【００７０】  ここでは、第１の物理蒸着機構を制御し、基板温度３０℃、Ｈｆのターゲットパワー６００Ｗ、Ａｌのターゲットパワー５０Ｗ〜５００Ｗ、スパッタガス圧０．０３Ｐａ、Ａｒガス流量２５ｓｃｃｍ、酸素流量９ｓｃｃｍ、窒素ガス流量０ｓｃｃｍ〜２０ｓｃｃｍとして成膜を行った。
【００７１】  このとき、本発明の誘電体膜１０３のモル比率Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）およびモル比率Ｎ／（Ｈｆ＋Ａｌ＋Ｎ）は、ＨｆターゲットパワーとＡｌターゲットパワーとＮ流量とによって制御することができる。図１４は、本実施例において形成した誘電体膜１０３のモル比率Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）のＡｌターゲットパワー依存性を示す。組成は、ＸＰＳ（Ｘ−ｒａｙ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ；光電子分光法）による分析により評価した。このように、ターゲットパワーを調節することにより、０〜０．２の範囲でモル比率Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）を制御できることを確認した。また、同様にモル比率Ｎ／（Ｈｆ＋Ａｌ＋Ｎ）を評価した結果、Ｎ流量を調節することにより０〜０．２の範囲でモル比率Ｎ／（Ｈｆ＋Ａｌ＋Ｎ）を制御できることを確認した。
【００７２】  誘電体膜１０３として、上述の形成工程を用いたＡｌモル比率０≦Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）≦０．２０の範囲、Ｎモル比率０≦Ｎ／（Ｈｆ＋Ａｌ＋Ｎ）≦０．２０の範囲のＨｆＡｌＯＮ膜、ＨｆＡｌＯ膜、ＨｆＯＮ膜を膜厚５ｎｍ〜２５ｎｍの範囲で成膜した。
【００７３】  次に、誘電体膜１０３上に、スパッタリング法により膜厚１０ｎｍのＴｉＮ膜１０４を堆積させた。ターゲットとしては、Ｔｉの金属ターゲットを用い、スパッタガスとしてはアルゴンおよび窒素を用いた。例えば、本実施例に係る基板処理装置は、第１のチャンバとは別個の第２のチャンバを備えており、該第２のチャンバ内に、Ｔｉターゲット、およびスパッタガスを第２のチャンバ内に供給する供給機構を備えている。本実施例に係る基板処理装置は、スパッタ等の、Ｔｉターゲットを用いた物理蒸着を行うための第２の物理蒸着機構を備えている。
【００７４】  基板温度は２７℃〜６００℃、ターゲットパワーは５０Ｗ〜１０００Ｗ、スパッタガス圧は０．０２Ｐａ〜０．１Ｐａ、Ａｒガス流量は１ｓｃｃｍ〜２００ｓｃｃｍ、窒素ガスは１ｓｃｃｍ〜５０ｓｃｃｍの範囲内で、適宜決定することができる。
【００７５】  ここでは、第２の物理蒸着機構を制御し、基板温度３０℃、Ｔｉのターゲットパワー７５０Ｗ、スパッタガス圧０．０３Ｐａ、Ａｒガス流量３０ｓｃｃｍ、窒素ガス流量１０ｓｃｃｍとして成膜を行った。  尚、ここでは誘電体膜１０３上にＴｉＮ膜１０４を堆積したが、Ｔｉ、ＴａＮ、Ｗ、Ｐｔ、Ｒｕ、Ａｌ、Ｓｉも適宜、用いることができる。また、これらからなる群のうちから選択される膜を堆積してもよい。
【００７６】  次に、窒素雰囲気中で１０００℃の温度において１０ｓｅｃのアニール処理を行い、誘電体膜１０３を結晶化させた。すなわち、本実施例に係る基板処理装置は、基板に対してアニール処理を施すためのアニール処理機構を備えている。また、本実施例に係る基板処理装置は、該アニール処理用のチャンバを別途備えることができる。  尚、ここではＴｉＮ膜１０４を堆積した後、アニール処理を行ったが、ＴｉＮ膜１０４を堆積する前にアニール処理を行ってもよい。また、ここでは窒素雰囲気中でアニール処理を行ったが、酸素雰囲気、Ａｒ等の不活性ガス雰囲気を適宜、用いることができる。また、これらからなる群のうち選択される雰囲気中でアニールしてもよい。
【００７７】  次に、リソグラフィー技術とＲＩＥ技術を用いてＴｉＮ膜１０４を所望の大きさに加工し、ＭＩＳキャパシタ構造を形成した。
【００７８】  以上のように作製した誘電体膜１０３の比誘電率を評価した。その結果を図５および図６に示す。図５および図６より、モル比率Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）が０．０１５以上０．０９５以下の範囲、モル比率Ｎ／（Ｈｆ＋Ａｌ＋Ｎ）が０．０４５以上で比誘電率値が４０以上の値を示すことがわかった。
【００７９】  図７は、１０００℃アニール処理後の、モル比率Ａｌ／（Ｈｆ＋Ａｌ）が０．０３のＨｆＡｌＯ膜と、モル比率Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）が０．０３、モル比率Ｎ／（Ｈｆ＋Ａｌ＋Ｎ）が０．０８のＨｆＡｌＯＮ膜との結晶相をＸ線回折により評価した結果である。図７から分かるように、両者の結晶相は立方晶を主体とした結晶相である。従って、ＡｌとＮとを含有したＨｆＡｌＯＮ膜における比誘電率の向上は、結晶相の変化によるものでないことが確認できる。
【００８０】  図１０は、１０００℃のアニールにより結晶化したＨｆＡｌＯ膜とＨｆＡｌＯＮ膜のモル比率Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）を変化させたサンプルの比誘電率値とＸ線回折スペクトルの［２２０］／［１１１］ピーク強度の比率とを比較した結果である。図１０より、［２２０］／［１１１］ピーク強度比の増加に伴い比誘電率が高くなり、［２２０］／［１１１］ピーク強度比が０．６以上の領域において比誘電率値が５０近くの高誘電率膜が得られることがわかる。
【００８１】  図１３に、ＨｆＯ2膜、ＨｆＯＮ膜およびモル比率Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）を変化させたＨｆＡｌＯＮ膜表面の二乗平均粗さ（ＲＭＳ）の値とモル比率Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）との関係を示す。図１３より、ＨｆＯ2膜にＮを含有させることにより、表面粗さは減少し、ＮとＡｌを含有させることにより、更に表面粗さが減少し、膜表面の平坦性が改善していることがわかる。
【００８２】  以上のことからわかるように、本実施例によれば、ＨｆとＡｌとＮとＯを含有する複合酸窒化物からなる誘電体膜であって、ＨｆとＡｌとＮのモル比率Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）が０．０１５から０．０９５の間であり、かつＮ／（Ｈｆ＋Ａｌ＋Ｎ）が０．０４５以上であり、結晶構造、好ましくは立方晶の混入割合が８０％以上の結晶構造を有し、好ましくはＸ線回折スペクトルにおける［２２０］／［１１１］ピーク強度の比率が０．６以上である誘電体膜において、１０００℃のアニール処理に耐えうる比誘電率値４０以上の高誘電率膜が得られることがわかる。また、ＡｌとＮを含有しない誘電体膜と比較して優れた表面平坦性が得られることがわかる。
【００８３】  また、本実施例では誘電体膜１０３としてＨｆにＡｌを含有させたＨｆＡｌＯＮを用いたがＡｌのかわりにＳｉを同様の組成範囲で含有させたＨｆＳｉＯＮ膜においても、同様の効果が得られることを確認した。
【００８４】  また、誘電体膜１０３にＴｉＮ膜１０４を堆積させない構造においても、同様の効果が得られることを確認した。
【００８５】  また、ＴｉＮ膜１０４に代えて、Ｔｉ、ＴａＮ、Ｗ、Ｐｔ、Ｒｕ、Ａｌ、Ｓｉからなる群から選択される一つの材料を堆積しても、同様の効果が得られることを確認した。
【００８６】  ＜実施例２（ＡＬＤ法およびＣＶＤ法による実施例）＞  本実施例は、誘電体膜１０３をＣＶＤ法もしくはＡＬＤ法により形成した点で実施例１と異なる。その他の形成工程は実施例１と同一である。従って、本実施例に係る基板処理装置は、有機金属原料および酸化剤をチャンバ内に供給する供給機構等の、ＣＶＤ法およびＡＬＤ法の少なくとも一方を実現するための機構を備えている。
【００８７】  表面にシリコン酸化膜１０２を有する基板１０１上に、誘電体１０３膜としてＨｆＡｌＯＮ膜をＣＶＤ法もしくはＡＬＤ法により５ｎｍ〜２５ｎｍの範囲で形成した。基板温度は、３００℃とし、有機金属原料としてトリメチルアルミニウム（Ａｌ（ＣＨ3）3）及びテトラキスジエチルアミノハフニウム（Ｈｆ［（Ｃ2Ｈ5）2Ｎ］4）を用い、酸化剤としてＨ2Ｏを使用した。誘電体膜の形成方法は、導入する酸化剤の分圧を制御することにより設定可能であり、酸化剤の分圧が高い場合は、ＣＶＤ法、低い場合はＡＬＤ法となる。また、有機金属原料ガスと酸化剤を同時に供給した場合は、ＣＶＤ法により誘電体膜を形成することができる。
【００８８】  図１５に本実施例における原料ガスの供給工程の概略を示す。図１３に示されるように、ＨｆとＡｌの金属酸化物層（ＨｆＡｌＯ膜）の形成工程とＨｆＯ2膜の形成工程からなっている。
【００８９】  ＨｆＡｌＯ膜の形成工程は、基板上に酸化剤であるＨ2Ｏを供給する。Ｈ2Ｏは、マスフローコントローラによって流量１０ｓｃｃｍを２ｓｅｃ供給する。次に、Ａｌ原料（Ａｌ（ＣＨ3）3）およびＨｆ原料（Ｈｆ［（Ｃ2Ｈ5）2Ｎ］4）を同時に供給する。Ａｌ原料は、マスフローコントローラによって流量０．５ｓｃｃｍで制御し供給する。また、Ｈｆ原料は、８０℃に加熱した容器から流量２０ｓｃｃｍの窒素ガスのバブリングにより供給する。このとき、原料ガスの供給時間は２０ｓｅｃである。
【００９０】  ＨｆＯ2の形成工程は、Ｈｆ原料（Ｈｆ［（Ｃ2Ｈ5）2Ｎ］4）と酸化剤であるＨ2Ｏとを交互に供給する。このとき、Ｈ2Ｏは、マスフローコントローラによって流量５ｓｃｃｍを２ｓｅｃ供給する。また、Ｈｆ原料は、８０℃の容器より流量２０ｓｃｃｍの窒素ガスのバブリングにより供給する。このとき、原料ガスの供給時間は２０ｓｅｃである。
【００９１】  このとき、本発明の金属酸化物層のＡｌ組成は、上記のＨｆＡｌＯとＨｆＯ2の成膜サイクル数の比（膜厚比）によって制御することができる。すなわち、ＨｆＡｌＯを１サイクル行った後、ＨｆＯ2をＮサイクル行い、これを１ｓｅｔとして、１ｓｅｔをＭサイクル繰り返すことで所望の組成および膜厚を有するＨｆ(1-x)ＡｌxＯyを形成することができる。また、ＨｆＡｌＯ膜の形成工程においてＨｆ原料を導入しない方法によっても、Ａｌ組成を制御できることを確認した。
【００９２】  上述の形成工程において、Ａｌモル比率０＜Ａｌ／（Ｈｆ＋Ａｌ）≦０．１０の範囲のＨｆＡｌＯ膜を膜厚５ｎｍ〜２５ｎｍの範囲で成膜した。次に、ＮＨ3雰囲気中で７００℃〜８５０℃の温度において、１０ｍｉｎの窒化処理を行い、ＨｆＡｌＯＮ膜を形成した。すなわち、本実施例に係る基板処理装置は、上記窒化処理を行うための機構を備えている。本実施例に係る基板処理装置は、窒化処理を行うためのチャンバを別途備えることができる。なお、ここではＮＨ3雰囲気中で窒化処理を行ったが、窒素ラジカル処理により窒化処理を行ってもよい。
【００９３】  次に、窒素雰囲気中で１０００℃の温度において、１０ｓｅｃのアニール処理を行い、ＨｆＡｌＯＮ膜を結晶化させた。なお、ここでは窒素雰囲気中でアニール処理を行ったが、酸素、Ａｒ等の不活性ガスも適宜、用いることができる。また、これらからなる群のうちから選択される雰囲気でアニールしてもよい。
【００９４】  以上のように作製したＡｌモル比率０≦Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）≦０．１０の範囲、Ｎモル比率０≦Ｎ／（Ｈｆ＋Ａｌ＋Ｎ）≦０．２０の範囲の誘電体膜の比誘電率を評価した結果、モル比率Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）が０．０１５以上０．０９５以下の範囲、Ｎ／（Ｈｆ＋Ａｌ＋Ｎ）が０．０４５以上で比誘電率値が４０以上の値を示すことがわかった。
【００９５】  また、アニール処理後の、モル比率Ａｌ／（Ｈｆ＋Ａｌ）が０．０３のＨｆＡｌＯ膜と、モル比率Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）が０．０３、モル比率Ｎ／（Ｈｆ＋Ａｌ＋Ｎ）が０．０８のＨｆＡｌＯＮ膜の結晶相をＸ線回折により評価した結果、ＨｆＡｌＯＮ膜は結晶化しており、ＨｆＡｌＯ膜と同じ立方晶を主体として結晶相であることを確認した。
【００９６】  また、ＨｆＡｌＯ膜とＨｆＡｌＯＮ膜のモル比率Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）を変化させたサンプルの比誘電率値とＸ線回折スペクトルの［２２０］／［１１１］ピーク強度の比率とを比較した結果、［２２０］／［１１１］ピーク強度比の増加に伴い比誘電率が高くなり、［２２０］／［１１１］ピーク強度比が０．６以上の領域において比誘電率値が５０近い高誘電率膜が得られることを確認した。
【００９７】  また、ＨｆＡｌＯＮ膜の表面平坦性をＡＦＭにより評価した結果、ＡｌおよびＮを含有しないＨｆＯ2膜、ＨｆＯＮ膜と比較して優れた平坦性を有していることを確認した。
【００９８】  本実施例より、本発明における誘電体膜の形成方法は、ＣＶＤ法あるいはＡＬＤ法を用いても実施例１と同様の効果が得られることを確認した。
【００９９】  ＜実施例３（ゲート絶縁膜に適用した実施例）＞  本発明の第３の実施例を、図面を参照しながら詳細に説明する。  図１６は、本発明の第３の実施例である半導体装置の製造方法の工程を示した図である。  まず図１６の工程１に示すように、本実施例に係る基板処理装置は、シリコン基板３０１の表面にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術を用いて素子分離領域３０２を形成する。続いて、本実施例に係る基板処理装置は、素子分離されたシリコン基板表面に熱酸化法により膜厚１．８ｎｍのシリコン酸化膜３０３を形成する。その後、本実施例に係る基板処理装置は、実施例１もしくは実施例２と同じ方法により誘電体膜３０４としてＨｆＡｌＯＮ膜を膜厚１ｎｍ〜１０ｎｍの範囲で形成する。続いて、窒素雰囲気中で１０００℃、１０ｓｅｃのアニール処理を行い、誘電体膜３０４を結晶化させる。
【０１００】  次に、本実施例に係る基板処理装置は、誘電体膜３０４上に厚さ１５０ｎｍのｐｏｌｙ−Ｓｉ３０５を形成した後、図１６の工程２に示すように、リソグラフィー技術およびＲＩＥ技術を用いてゲート電極に加工し、引き続いてイオン注入を行い、エクステンション領域３０６をゲート電極をマスクとして自己整合的に形成した。
【０１０１】  さらに、図１６の工程３に示すように、本実施例に係る基板処理装置は、シリコン窒化膜とシリコン酸化膜とを順次堆積し、その後、エッチバックすることによってゲート側壁３０７を形成した。本実施例に係る基板処理装置は、この状態で再度イオン注入を行い、活性化アニールを経てソース・ドレイン領域３０８を形成した。なお、ＨｆＡｌＯＮ膜の結晶化を活性化アニール工程で実施してもよい。その場合、ＨｆＡｌＯＮ膜を堆積した後の結晶化アニール工程を省くことができる。
【０１０２】  作製した素子の電気特性を評価した結果、Ａｌモル比率が０．０１５≦Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）≦０．０９５の範囲、Ｎモル比率がＮ／（Ｈｆ＋Ａｌ＋Ｎ）≧０．０４５の範囲のＨｆＡｌＯＮ膜において、Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）＝０、Ｎ／（Ｈｆ＋Ａｌ＋Ｎ）＝０のＨｆＯ2と比較して比誘電率が増加し、その結果、ＨｆＯ2と比較してリーク電流が低減できることを確認した。
【０１０３】  また、アニール処理後のモル比率Ａｌ／（Ｈｆ＋Ａｌ）が０．０３のＨｆＡｌＯ膜と、モル比率Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）が０．０３、モル比率Ｎ／（Ｈｆ＋Ａｌ＋Ｎ）が０．０８のＨｆＡｌＯＮ膜との結晶相をＸ線回折により評価した結果、ＨｆＡｌＯＮ膜は結晶化しており、ＨｆＡｌＯ膜と同じ立方晶を主体とした結晶相であることを確認した。
【０１０４】  また、ＨｆＡｌＯ膜とＨｆＡｌＯＮ膜のモル比率Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）を変化させたサンプルの比誘電率値とＸ線回折スペクトルの［２２０］／［１１１］ピーク強度の比率とを比較した結果、［２２０］／［１１１］ピーク強度比の増加に伴い比誘電率が高くなり、［２２０］／［１１１］ピーク強度比が０．６以上の領域において比誘電率値が約５０の高誘電率膜が得られることを確認した。
【０１０５】  このように、本実施例の半導体装置によれば、ＨｆとＡｌとＮのモル比率Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）が０．０１５から０．０９５の間であり、かつＮ／（Ｈｆ＋Ａｌ＋Ｎ）が０．０４５以上であり、結晶構造、好ましくは正方結晶相の結晶構造を有し、好ましくはＸ線回折スペクトルにおける［２２０］／［１１１］ピーク強度の比率が０．６以上であるＨｆＡｌＯＮ膜をＭＯＳＦＥＴのゲート絶縁膜の一部に用いることで、ゲートリーク電流を低減することができる。
【０１０６】  ＜実施例４（不揮発メモリ素子のブロッキング膜に適用した実施例）＞  図１７は本発明の第４の実施例に関わる半導体素子の作製工程を示した断面図である。  まず図１７の工程１に示すように、本実施例に係る基板処理装置は、シリコン基板４０１の表面にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術を用いて素子分離領域４０２を形成する。
【０１０７】  続いて、本実施例に係る基板処理装置は、素子分離されたシリコン基板４０１表面に、第１の絶縁膜４０３としてシリコン酸化膜を熱酸化膜法により３０Å〜１００Å形成する。続いて、本実施例に係る基板処理装置は、第２の絶縁膜４０４としてシリコン窒化膜をＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により３０Å〜１００Å形成する。続いて、本実施例に係る基板処理装置は、第３の絶縁膜４０５として、酸化アルミニウム膜を５Å〜５０Å形成する。酸化アルミニウム膜の形成方法としては、ＭＯＣＶＤ法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いてもよい。続いて、本実施例に係る基板処理装置は、第４の絶縁膜４０６として、実施例１もしくは実施例２と同じ方法によりＨｆＡｌＯＮ膜を膜厚５ｎｍ〜２０ｎｍの範囲で形成する。続いて、本実施例に係る基板処理装置は、第５の絶縁膜４０７として、酸化アルミニウム膜を５Å〜５０Å形成する。第５の絶縁膜４０７の形成方法としては、ＭＯＣＶＤ法、ＡＬＤ法、ＰＶＤ法を用いることができる。
【０１０８】  次に、本実施例に係る基板処理装置は、ゲート電極４０８として厚さ１５０ｎｍのｐｏｌｙ−Ｓｉ膜を形成した後、図１７の工程２に示すように、リソグラフィー技術およびＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）技術を用いてゲート電極に加工し、引き続きイオン注入を行い、エクステンション領域４０９をゲート電極をマスクとして自己整合的に形成した。さらに、本実施例に係る基板処理装置は、図１７の工程３に示すように、本実施例に係る基板処理装置は、シリコン窒化膜とシリコン酸化膜とを順次堆積し、その後エッチバックすることによってゲート側壁４１０を形成した。本実施例に係る基板処理装置は、この状態で再度イオン注入を行い、活性化アニールを経てソース・ドレイン領域４１１を形成した。
【０１０９】  作製した半導体装置の電気特性を評価した結果、Ａｌモル比率が０．０１５≦Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）≦０．０９５の範囲、Ｎモル比率がＮ／（Ｈｆ＋Ａｌ＋Ｎ）≧０．４５０の範囲のＨｆＡｌＯＮ膜において、Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）＝０、Ｎ／（Ｈｆ＋Ａｌ＋Ｎ）＝０のＨｆＯ2膜と比較して比誘電率が増加し、その結果、同じＥＯＴを有するＨｆＯ2と比較してリーク電流が低減できることを確認した。
【０１１０】  また、アニール処理後の、モル比率Ａｌ／（Ｈｆ＋Ａｌ）が０．０３のＨｆＡｌＯ膜と、モル比率Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）が０．０３、モル比率Ｎ／（Ｈｆ＋Ａｌ＋Ｎ）が０．０８のＨｆＡｌＯＮ膜との結晶相をＸ線回折により評価した結果、ＨｆＡｌＯＮは結晶化しており、ＨｆＡｌＯと同じ立方晶を主体とした結晶相であることを確認した。
【０１１１】  また、ＨｆＡｌＯ膜とＨｆＡｌＯＮ膜のモル比率Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）を変化させたサンプルの比誘電率値とＸ線回折スペクトルの［２２０］／［１１１］ピーク強度の比率とを比較した結果、［２２０］／［１１１］ピーク強度比の増加に伴い比誘電率が高くなり、［２２０］／［１１１］ピーク強度比が０．６以上の領域において比誘電率値が５０近い高誘電率膜が得られることを確認した。
【０１１２】  以上のように、本実施例の半導体装置によれば、ＨｆとＡｌとＮのモル比率Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）が０．０１５から０．０９５の間であり、かつＮ／（Ｈｆ＋Ａｌ＋Ｎ）が０．０４５以上であり、結晶構造、好ましくは立方晶の混入割合が８０％以上の結晶構造を有し含有した、好ましくはＸ線回折スペクトルにおける［２２０］／［１１１］ピーク強度の比率が０．６以上であるＨｆＡｌＯＮ膜をＭＯＮＯＳ型の不揮発メモリ素子のブロッキング絶縁膜の一部に用いることで、リーク電流を低減することができる。
【０１１３】  また、本実施例において、ゲート電極４０８としてｐｏｌｙ−Ｓｉ膜を用いたが、ゲート電極４０８としてＴｉＮ、ＴａＮ、Ｗ、ＷＮ、Ｐｔ、Ｉｒ、Ｐｔ、Ｔａ、Ｔｉを用いても同様の効果を得ることができた。
【０１１４】  また、本実施例においては、第１の絶縁膜４０３、第２の絶縁膜４０４、第３の絶縁膜４０５、第４の絶縁膜４０６、第５の絶縁膜４０７のアニール処理をイオン注入後の活性化アニールにより行っているが、各々の絶縁膜を形成した後に、アニール処理を行ってもよい。
【０１１５】  また、本実施例においては、不揮発性半導体メモリ素子のブロッキング層として、第３の絶縁膜４０５と第４の絶縁膜４０６と第５の絶縁膜４０７との積層膜を用いたが、第３の絶縁膜４０５と第４の絶縁膜４０６との積層膜でも同様の効果を得ることができた。
【０１１６】  ＜実施例５（ＦＧ型不揮発性半導体素子に適用した実施例）＞  本発明の第５の実施例を、図面を参照しながら詳細に説明する。  図１８は、本発明の第５の実施例である半導体装置の断面図を示した図である。本実施例は、実施例４における半導体素子の第２の絶縁膜４０４をｐｏｌｙ−Ｓｉ５０１からなる層で形成する点で、実施例４と異なる。第２の絶縁膜４０４以降の形成工程は、実施例４と同一である。
【０１１７】  作製した半導体装置の電気特性を評価した結果、Ａｌモル比率が０．０１５≦Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）≦０．０９５の範囲、Ｎモル比率がＮ／（Ｈｆ＋Ａｌ＋Ｎ）≧０．０４５の範囲のＨｆＡｌＯＮ膜において、Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）＝０、Ｎ／（Ｈｆ＋Ａｌ＋Ｎ）＝０のＨｆＯ2と比較して比誘電率が増加し、その結果、同じＥＯＴを有するＨｆＯ2と比較してリーク電流が低減できることを確認した。
【０１１８】  また、アニール処理後の、モル比率Ａｌ／（Ｈｆ＋Ａｌ）が０．０３のＨｆＡｌＯ膜と、モル比率Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）が０．０３、モル比率Ｎ／（Ｈｆ＋Ａｌ＋Ｎ）が０．０８のＨｆＡｌＯＮ膜との結晶相をＸ線回折により評価した結果、ＨｆＡｌＯＮは結晶化しており、ＨｆＡｌＯと同じ立方晶を主体として結晶相であることを確認した。
【０１１９】  また、ＨｆＡｌＯ膜とＨｆＡｌＯＮ膜のモル比率Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）を変化させたサンプルの比誘電率値とＸ線回折スペクトルの［２２０］／［１１１］ピーク強度の比率とを比較した結果、［２２０］／［１１１］ピーク強度比の増加に伴い比誘電率が高くなり、［２２０］／［１１１］ピーク強度比が０．６以上の領域において比誘電率値が約５０の高誘電率膜が得られることを確認した。
【０１２０】  本実施例の半導体装置によれば、ＨｆとＡｌとＮのモル比率Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）が０．０１５から０．０９５の間であり、かつＮ／（Ｈｆ＋Ａｌ＋Ｎ）が０．０４５以上であり、結晶構造、好ましくは立方晶の混入割合が８０％以上の結晶構造を有し、好ましくはＸ線回折スペクトルにおける［２２０］／［１１１］ピーク強度の比率が０．６以上であるＨｆＡｌＯＮ膜を浮遊電極を有するＦＧ型の不揮発メモリ素子のブロッキング絶縁膜（インターポリ絶縁膜）の一部に用いることで、リーク電流を低減することができる。
【０１２１】  また、本実施例において、ゲート電極としてｐｏｌｙ−Ｓｉ膜を用いたが、ゲート電極としてＴｉＮ、ＴａＮ、Ｗ、ＷＮ、Ｐｔ、Ｉｒ、Ｐｔ、Ｔａ、Ｔｉを用いても同様の効果を得ることができた。
【０１２２】  また、本実施例においては、第１の絶縁膜、第２の絶縁膜（ｐｏｌｙ−Ｓｉ５０１層）、第３の絶縁膜、第４の絶縁膜、第５の絶縁膜のアニール処理をイオン注入後の活性化アニールにより行っているが、各々の絶縁膜を形成した後に、アニール処理を行ってもよい。
【０１２３】  また、本実施例においては、不揮発性半導体メモリ素子のブロッキング層として、第３の絶縁膜と第４の絶縁膜と第５の絶縁膜との積層膜を用いたが、第３の絶縁膜と第４の絶縁膜との積層膜でも同様の効果を得ることができた。
【０１２４】  ＜実施例６（ＤＲＡＭの容量絶縁膜に適用した実施例）＞  本発明の第６の実施例を、図面を参照しながら詳細に説明する。  図１９〜図２４は、本発明の第６の実施例である半導体装置の製造方法の工程図を示したものである。
【０１２５】  図１９の工程１に示すように、本実施例に係る基板処理装置は、Ｐ型シリコン基板６０１の表面領域にＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法あるいはＳＴＩ法により素子分離領域６０２を形成する。次に、本実施例に係る基板処理装置は、素子分離領域６０２により囲まれた活性領域にシリコン酸化膜（ゲート絶縁膜６０３）および多結晶シリコン膜６０４Ａおよびタングステン膜６０４Ｂを順次に堆積し、これらの積層膜をリソグラフィー技術およびＲＩＥ技術を用いて所望の形状に加工してゲート絶縁膜６０３およびゲート電極６０４を形成する。次に、本実施例に係る基板処理装置は、ゲート絶縁膜６０３およびゲート電極６０４をマスクとしてイオン注入を行い、Ｎ型不純物をシリコン基板６０１に導入して、ソース領域又はドレイン領域となる複数のＮ型拡散領域６０５を自己整合的に形成する。次に、本実施例に係る基板処理装置は、ＣＶＤ法により全面にシリコン酸化膜からなる第１層間絶縁膜６０６を形成する。これにより、ＭＯＳ型トランジスタからなるメモリ選択用トランジスタ（スイッチング素子）６１０が形成される。
【０１２６】  ここで、上述のソース領域又はドレイン領域を構成する拡散領域６０５は、高不純物領域と低不純物領域とを組み合わせたＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造になっても、高不純物濃度領域の非ＬＤＤ構造になってもよい。また、ソース・ドレイン領域にサリサイド法によりシリサイド層を形成してもよい。このとき、シリサイド層はコンタクト抵抗の観点から、Ｎｉシリサイド、Ｃｏシリサイド、あるいはＴｉシリサイドを用いてもよい。
【０１２７】  次に、本実施例に係る基板処理装置は、リソグラフィー法を用いて、第１層間絶縁膜６０６を選択的にエッチングして拡散領域６０５が露出するようにコンタクトホール６０７を形成する。
【０１２８】  次に、図１９の工程２に示すように、本実施例に係る基板処理装置は、ＣＶＤ法またはＰＶＤ法により全面にバリアメタル６０８としてＴｉＮ膜を、次にＣＶＤ法により全面にＷ（タングステン）膜６０９を成膜する。次いで、本実施例に係る基板処理装置は、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により第１層間絶縁膜６０６の表面を平坦化して不要なバリアメタル６０８およびＷ膜６０９を除去して、コンタクトホール６０７内に拡散領域６０５とそれぞれ接続するように容量コンタクト６１１およびビットコンタクト６１２を形成する。
【０１２９】  次に、図２０の工程３に示すように、本実施例に係る基板処理装置は、ＣＶＤ法により全面にシリコン酸窒化（ＳｉＯＮ）膜からなるストッパー絶縁膜６１３およびシリコン酸化膜からなる第２層間絶縁膜６１４を順次成膜する。
【０１３０】  次に、図２０の工程４に示すように、本実施例に係る基板処理装置は、リソグラフィー法を用いて、第２層間絶縁膜６１４を選択的にエッチングして、容量コンタクト６１１が露出するようにシリンダ溝６１５を形成する。
【０１３１】  次に、本実施例に係る基板処理装置は、ＣＶＤ法もしくはＡＬＤ法を用いてシリンダ６１５溝内に膜厚が２０ｎｍ〜４０ｎｍのＴｉＮ膜からなる第一の電極（下部電極）６１６を形成した後、図２１の工程５に示すように、リソグラフィー法により第一の電極６１６のうち不要な部分を除去し、容量コンタクト６１１内に残した電極膜により第一の電極６１６を形成する。
【０１３２】  次に、図２１の工程６に示すように、本実施例に係る基板処理装置は、第一の電極６１６上に誘電体膜６１７をＡＬＤ法もしくはＣＶＤ法により形成する。ここで誘電体膜は実施例２と同様に形成することができる。本実施例に係る基板処理装置は、誘電体膜６１７を形成した後、ＮＨ3雰囲気中で６００℃の温度において、１０ｍｉｎの窒化処理を行う。形成した誘電体膜６１７は、Ａｌモル比率が０≦Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）≦０．１０の範囲、Ｎモル比率が０≦Ｎ／（Ｈｆ＋Ａｌ＋Ｎ）≦０．２０の範囲のＨｆＡｌＯＮ膜である。また、形成した誘電体膜６１７の膜厚は５ｎｍ〜２０ｎｍの範囲である。
【０１３３】  次に、本実施例に係る基板処理装置は、窒素雰囲気中で６００℃〜７００℃の温度において、１０ｍｉｎのアニール処理を行い、誘電体膜６１７を結晶化させる。
【０１３４】  次に、図２２の工程７に示されるように、本実施例に係る基板処理装置は、ＣＶＤ法もしくはＡＬＤ法を用いてＴｉＮ膜からなる第二の電極６１８を形成する。これにより、第一の電極６１６、誘電体膜６１７および第二の電極６１８を有するＭＩＭ構造のキャパシタ６１９が形成される。キャパシタ構造は、容量値の確保の観点から、本実施例のように、第一の電極６１６の第二の電極６１８に対向する面、および第二の電極６１８の第一の電極６１６に対向する面が、複数の面、図２２の工程７では基板に実質的に平行な面と、基板に実質的に垂直な面からなるシリンダ状構造のように、表面積が大きい構造であることが好ましい。
【０１３５】  次に、図２２の工程８に示すように、本実施例に係る基板処理装置は、ＣＶＤ法により全面にＷ膜からなるキャパシタ（容量）用配線６２０を形成して、キャパシタ６１９の第二の電極６１８と接続する。次に、図２３の工程９に示すように、本実施例に係る基板処理装置は、ビットコンタクト６１２上方の第２層間絶縁膜６１４が露出するように開口部６２１を形成する。
【０１３６】  次に、図２３の工程１０に示すように、本実施例に係る基板処理装置は、ＣＶＤ法により全面にシリコン酸化膜からなる第３層間絶縁膜６２２を形成した後、リソグラフィー方を用いて、第３層間絶縁膜６２２を選択的にエッチングしてビットコンタクト６１２が露出するように、開口部６２１の内部にコンタクトホール６２３を形成する。
【０１３７】  次に、図２４の工程１１に示すように、本実施例に係る基板処理装置は、ＣＶＤ法により全面にバリアメタル６２４としてＴｉＮ膜を、次にＣＶＤ法を用いて全面にＷ膜からなるビット配線６２５をビットコンタクト６１２と接続することにより、半導体装置を完成する。
【０１３８】  本実施例の半導体装置によれば、Ａｌモル比率が０．０１５≦Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）≦０．０９５の範囲、Ｎモル比率がＮ／（Ｈｆ＋Ａｌ＋Ｎ）≧０．０４５の範囲のＨｆＡｌＯＮ膜において、Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）＝０、Ｎ／（Ｈｆ＋Ａｌ＋Ｎ）＝０のＨｆＯ2と比較して比誘電率が増加し、その結果、同じＥＯＴを有するＨｆＯ2と比較してリーク電流が低減できることを確認した。
【０１３９】  また、アニール処理後の、モル比率Ａｌ／（Ｈｆ＋Ａｌ）が０．０３のＨｆＡｌＯ膜と、モル比率Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）が０．０３、モル比率Ｎ／（Ｈｆ＋Ａｌ＋Ｎ）が０．０８のＨｆＡｌＯＮ膜との結晶相をＸ線回折により評価した結果、ＨｆＡｌＯＮは結晶化しており、ＨｆＡｌＯと同じ立方晶を主体とした結晶相であることを確認した。
【０１４０】  また、ＨｆＡｌＯ膜とＨｆＡｌＯＮ膜のモル比率Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）を変化させたサンプルの比誘電率値とＸ線回折スペクトルの［２２０］／［１１１］ピーク強度の比率とを比較した結果、［２２０］／［１１１］ピーク強度比の増加に伴い比誘電率が高くなり、［２２０］／［１１１］ピーク強度比が０．６以上の領域において比誘電率値が５０近い高誘電率膜が得られることを確認した。
【０１４１】  以上のように、本実施例の半導体装置によれば、ＨｆとＡｌとＮのモル比率Ａｌ／（Ｈｆ＋Ａｌ＋Ｎ）が０．０１５から０．０９５の間であり、かつＮ／（Ｈｆ＋Ａｌ＋Ｎ）が０．０４５以上であり、結晶構造、好ましくは立方晶の混入割合が８０％以上の結晶構造を有し、好ましくはＸ線回折スペクトルにおける［２２０］／［１１１］ピーク強度の比率が０．６以上であるＨｆＡｌＯＮ膜をシリンダ状構造を有するキャパシタ容量絶縁膜として用いても、その効果が得られる。
【０１４２】  本実施例では、スイッチング素子６１０としてＭＯＳトランジスタを用いたが、他の電界効果トランジスタ等、スイッチング素子として機能を有する素子を適宜、選択して使用可能である。
【０１４３】  また、本実施例では、第一の電極６１６および第二の電極６１８としてＴｉＮを用いたが、第一の電極６１６として、Ｔｉ、Ｗ、ＷＮ、Ｐｔ、Ｉｒ、Ｒｕ、Ｔａ、ＴａＮからなる群から選択される一つの材料を用いても同様の効果が得られることを確認した。また、第二の電極６１８として、Ｔｉ、Ｗ、ＷＮ、Ｐｔ、Ｉｒ、Ｒｕ、Ｔａ、ＴａＮからなる群から選択される一つの材料を用いても同様の効果が得られることを確認した。
【０１４４】  図２５は、実施例１から実施例６を実施するための、制御機構を示す模式図である。制御機構３００は、実施例１ないし実施例６を実施することが可能な、基板処理装置３０１に接続されている。制御機構３００は、入力部３００ｂ、プログラム及びデータを有する記憶部３００ｃ、プロセッサ３００ｄ及び出力部３００ｅを備えており、基本的にはコンピュータ構成であり基板処理装置３０１を制御している。  図２５において、基板処理装置３０１は、上述した実施例１〜６に係る基板処理装置とすることができる。従って、制御機構３００は、プロセッサ３００ｄが、記憶部３００ｃに格納された制御プログラムを実行することで、基板処理装置３０１の動作を制御することができる。すなわち、制御機構３０１の制御により、基板処理装置３０１は、上述した実施例１〜６に記載した動作を行うことができる。  なお、制御機構３００は、基板処理装置３０１と別個に設けても良いし、基板処理装置３０１に内蔵しても良い。
【０１４５】  前述した実施形態の機能を実現するように前述した実施形態の構成を動作させるプログラムを記憶媒体に記憶させ、該記憶媒体に記憶されたプログラムをコードとして読み出し、コンピュータにおいて実行する処理方法も上述の実施形態の範疇に含まれる。即ちコンピュータ読み取り可能な記憶媒体も実施形態の範囲に含まれる。また、前述のコンピュータプログラムが記憶された記憶媒体はもちろんそのコンピュータプログラム自体も上述の実施形態に含まれる。  かかる記憶媒体としてはたとえばフロッピー（登録商標）ディスク、ハードディスク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、磁気テープ、不揮発性メモリカード、ＲＯＭを用いることができる。
【０１４６】  また前述の記憶媒体に記憶されたプログラム単体で処理を実行しているものに限らず、他のソフトウエア、拡張ボードの機能と共同して、ＯＳ上で動作し前述の実施形態の動作を実行するものも前述した実施形態の範疇に含まれる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【国際調査報告】
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