【事件の表示】
　特許第２９５９０７７号「半導体装置」の請求項１ないし３に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第２９５９０７７号の請求項２に係る特許を取り消す。
　同請求項１、３に係る特許を維持する。
【理　由】
 １．手続の経緯
　本件特許第２９５９０７７号に係る手続きの主な経緯は次のとおりである。
特許出願（特願平２−２１７７２９号）　平成　２年　８月１８日
特許権設定登録　　　　　　　　　　　　平成１１年　７月３０日
特許異議申立（申立人　鈴木玉緒）　　　平成１２年　４月　５日
特許異議申立（申立人　佐藤勝明）　　　平成１２年　４月　５日
取消理由通知　　　　　　　　　　　　　平成１２年　８月３１日
意見書・訂正請求書　　　　　　　　　　平成１２年１１月１３日
　
２　訂正の適否についての判断
２．１　訂正の内容
２．１．１　訂正事項ａ
　特許請求の範囲の請求項１中の、「形成された入力抵抗」を、「形成され、前記薄膜トランジスタのゲ−ト酸化膜で覆われる入力抵抗」と訂正する。
２．１．２　訂正事項ｂ
　特許請求の範囲の請求項２中の、「薄膜トランジスタと、」を、「Ｐチャネル及びＮチャネルの薄膜トランジスタと、前記ＰチャネルとＮチャネルの薄膜トランジスタに接続され、」と訂正する。
２．１．３　訂正事項ｃ
　特許請求の範囲の請求項２中の、「入力抵抗を具備した」を、「入力抵抗と、前記入力抵抗とで前記Ｐチャネル及びＮチャネルの薄膜トランジスタの間に接続するインバー夕を具備した」と訂正する。
２．１．４　訂正事項ｄ
　特許請求の範囲の請求項３中の、「請求項１又は２記載の」を．「請求項１記載の」と訂正する。
２．１．５　訂正事項ｅ
　明細書第３頁第２行乃至同頁第８行（特許公報第２頁左上欄第１４〜２８行）の、「本発明〜特徴とする。」を「本発明の半導体装置は、第１に、絶縁基板上に形成される半導体装置において、薄膜トランジスタと、該薄膜トランシジ夕のソース・ドレイン部として形成されるイオンド−プされた非結晶シリコン材料と同一の材料で形成され、前記薄膜トランジスタのゲ−ト酸化膜で覆われる入力抵抗を具備した静電気保護回路を有することを特徴とする。
　第２に、絶縁基板上に形成される半導体装置において、Ｐチャネル及びＮチャネルの薄膜トランジスタと、前記Ｐチャネル及びＮチャネルの薄膜トランジスタに接続され、該薄膜トランジス夕のゲ−ト部として形成されるイオンドープされた非結晶シリコン材料と同一の材料で形成された入力抵抗と、前記入力抵抗とで前記Ｐチャネル及びＮチャネルの薄膜トランシスタを間に接続するインバ−タを具備した静電気保護回路を有することを特徴とする。
　第３に、前記入力抵抗とインバ−タとの間に接続されたＰチャネル及びＮチャネルの前記薄膜トランジスタを有し、前記入力抵抗が、前記薄膜トランジスタによる抵抗の最小抵抗値の１０倍以上の抵抗値を有することを特徴とする。」と訂正する。
２．１．６　訂正事項ｆ
　出願当初の明細書第７頁第１６行乃至同頁第１７行（特許公報第３頁左上欄第２〜３行）の、「コンデンサＣＤ及入力静電容量ＣＩＮ」を、
「コンデンサＣＤ及び入力静電容量ＣＩＮ」と訂正する。
　
２．２訂正の目的の適否、新規事項の有無及び拡張・変更の存否
訂正事項ａについて
　訂正事項ａは、請求項１を訂正するもので、請求項１に記載された「形成された入力抵抗」をより下位概念である「形成され、前記薄膜トランジスタのゲート酸化膜で覆われる入力抵抗」と限定しようとするものである。
　この「前記薄膜トランジスタのゲ−ト酸化膜で覆われる入力抵抗」は、出願当初の明細書第３頁第２０行乃至第４頁第２行の「次に非結晶シリコン薄膜２、３０、３１、３２の表面を酸化してゲート酸化膜４を１０００Å程度成膜する。」、明細書第９頁第１８行乃至同頁第２０行の「ゲート酸化膜４におおわれているので抵抗値の安定性が良い。」及び第１図に記載されていたものである。
　したがって、この訂正は、特許請求の範囲の減縮を目的とするものである。また、上記訂正事項ａは、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であり、実質上特許請求の範囲を拡張し又は変更するものでない。
　
訂正事項ｂ及びｃについて
　訂正事項ｂは、請求項２を訂正するもので、請求項２に記載された「薄膜トランジスタと、」をより下位概念である「Ｐチャネル及びＮチャネルの薄膜トランジスタと、前記ＰチャネルとＮチャネルの薄膜トランジスタに接続され、」と限定しようとするものである。
　訂正事項ｃは、請求項２を訂正するもので、請求項２に記載された「入力抵抗を具備した」をより下位概念である「入力抵抗と、前記入力抵抗とで前記Ｐチャネル及びＮチャネルの薄膜トランジスタの間に接続するインバータを具備した」と限定しようとするものである。
　すなわち、訂正事項ｂ及びｃは、入力抵抗とインバータとの間にＰチャネル及びＮチャネルの薄膜トランジスタを接続することを限定しようとするものである。
　この訂正事項ｂの「Ｐチャネル及びＮチャネルの薄膜トランジスタと、前記ＰチャネルとＮチャネルの薄膜トランジスタに接続され、」と、訂正事項ｃの「入力抵抗と、前記入力抵抗とで前記Ｐチャネル及びＮチャネルの薄膜トランジスタの間に接続するインバータを具備した」は、明細書第５頁第７行乃至同頁第１２行の「第２図は薄膜トランジスタが相補型で形成されているＣＭＯＳ構成の回路を用いている。第１図と対応する部分は同一番号を付した。２０２はＮチャネル薄膜トランジスタ２０２、２０３はＰチャネル薄膜トランジスタ、２０６は電源、２０５は入力インバータである。」、同じく、第６頁第４行乃至同貢第７行の「入力抵抗３２はＰチャネル薄膜トランジスタ２０３、Ｎチャネル薄膜トランジスタ２０２、どちらのトランジスタのソース部、ゲート部、ドレイン部と同一工程で形成しても良い。」及び第２図に記載されていたものである。
　したがって、この訂正は特許請求の範囲の減縮を目的とするものである。
　また、上記訂正事項ｂ及びｃは、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であり、実質上特許請求の範囲を拡張し又は変更するものでない。
　
訂正事項ｄについて
　訂正事項ｄは、請求項３を訂正するもので、請求項３に記載された「請求項１又は２記載の」を請求項１に従属するように「請求項１記載の」と訂正したものである。
　すなわち、特許請求の範囲の減縮を目的とした請求項１に従属するものであるから、上記訂正事項ｄの訂正は特許請求の範囲の減縮を目的とするものである。
　したがって、この訂正が、特許請求の範囲を実質上拡張しまたは変更するものではないことは明らかである。
　
訂正事項ｅについて
　訂正事項ｅは、「課題を解決するための手段」の項の記載を訂正された特許請求の範囲に対応させて記載の明確化を図るものであり、明りょうでない記載の釈明を目的とするものである。
　この訂正が、特許請求の範囲を実質上拡張しまたは変更するものではないことは明らかである。
　
訂正事項ｆについて
　訂正事項ｆは、「コンデンサＣＤ及入力静電容量ＣＩＮ」を「コンデンサＣＤ及び入力静電容量ＣＩＮ」と訂正したものであり、誤記の訂正に相当する。
　
２．３　訂正の適否のむすび
　以上のとおりであるから、上記訂正は、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第６条第１項の規定によりなお従前の例によるとされる、特許法第１２０条の４第３項において準用する平成６年法律第１１６号による改正前の特許法第１２６条第１項ただし書、第２項及び第３項の規定に適合するので、当該訂正を認める。
　
３特許異議の申立てについての判断
３．１　特許異議申立の理由及び取消理由の概要
　特許異議申立人鈴木玉緒は、甲第１号証（刊行物１：特開平２−１７４２７０号公報）、甲第２号証（刊行物２：特開昭６２−６５４５５号公報）、甲第３号証（刊行物３：特開昭５９−９９５９号公報）、甲第４号証（刊行物４：特開昭５９−２０４２７５号公報）、甲第５号証（刊行物５：Ａ．Ｓグロ−ブ著「半導体デバイスの基礎」、マグロウヒル出版、（１９８６年３月２５日発行）、３５８〜３５９頁）を提出し、本件請求項１，２及び３に係る発明は、甲第１乃至３号証に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定に違反してされたものであり、特許を取り消すべきであると主張している。
　特許異議申立人佐藤勝明は、甲第１号証（刊行物６：特開昭６３−８５５８６号公報）、甲第２号証（刊行物３：特開昭５９−９９５９号公報）、を提出し、本件請求項１に係る発明は、甲第１及び２号証に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定に違反してされたものであり、特許を取り消すべきであると主張している。
　取消理由は特許異議申立人鈴木玉緒の異議申立の理由と同趣旨である。　
　
３．２　本件発明
　上記２で示したように上記訂正が認められるから、本件の請求項１〜３に係る発明（以下、本件発明１〜３という。）は、上記訂正請求に係る訂正明細書の特許請求の範囲の請求項１〜３に記載された次のおりのものである。
 「【請求項１】絶縁基板上に形成される半導体装置において、
　薄膜トランジスタと、該薄膜トランジスタのソース・ドレイン部として形成されるイオンド−プされた非結晶シリコン材料と同一の材料で形成され、前記薄膜トランジスタのゲ−ト酸化膜で覆われる入力抵抗を具備した静電気保護回路を有することを特徴とする半導体装置。
【請求項２】絶縁基板上に形成される半導体装置において、
　Ｐチャネル及びＮチャネルの薄膜トランジスタと、前記Ｐチャネル及びＮチャネルの薄膜トランジスタに接続され、該薄膜トランジスタのゲート部として形成されるイオンドープされた非結晶シリコン材料と同一の材料で形成された入力抵抗と、前記入力抵抗とで前記Ｐチャネル及びＮチャネルの薄膜トランジスタを間に接続するインバータを具備した静電気保護回路を有することを特徴とする半導体装置。
【請求項３】前記入力抵抗とインバ−タとの間に接続されたＰチャネル及びＮチャネルの前記薄膜トランジスタを有し、前記入力抵抗が、前記薄膜トランジスタによる抵抗の最小抵抗値の１０倍以上の抵抗値を有することを特徴とする請求項１記載の半導体装置。 」
　
３．３　刊行物に記載された発明
３．３．１　刊行物１
　刊行物１は薄膜半導体装置に関するものであり、以下の点が図面第５、１１図と共に記載されている。
「〔課題を解決するための手段]
　本発明の薄膜半導体装置は、絶縁体基板上に形成された半導体装置において、前記半導体装置をその入出力端子に加えられた静電気等による絶縁破壊から保護する機能を持つことを特徴とする。
　また、本発明の薄膜半導体装置は前記薄膜半導体装置に、抵抗、容量あるいはＴＦＴを使用することを特徴とする。
　また、本発明の薄膜半導体装置は、前記抵抗として、前記入出力端子と前記半導体装置との間の配線抵抗を使用すること、及び前記容量として、前記配線が層間絶縁膜をはさんで重なる場合に発生する重なり容量、または前記ＴＦＴのゲート容量を使用することにより、前記半導体装置を製造する工程内で製造するこを特徴とする。
　[作用]
　本発明の上記の構成によれば、抵抗と容量の大きさで決まる緩和時間によって、パルス状に入力される静電気あるいは高電圧パルスの波形を鈍化させ、その電圧の最大値を半導体装置の耐圧以下にすることが可能である。また、容量の代わりにＴＦＴを使用した場合には、入力された電流そのものをＴＦＴを介して電源配線または接地配線に逃がすことも可能である。　
［実施例１］　
　第５図は、本発明の薄膜半導体装置で作られた保護回路の例である。本実施例では、抵抗として配線抵抗を使用し、容量として配線の重なり部分に発生する重なり容量を使用する。この回路は入力端子１０と半導体装置への出力端子１１の間に作られた抵抗１２、半導体装置の電源配線１３及び接地配線１４と信号配線１７との間に作られた容量１５、１６から構成される。抵抗１２は、例えば信号配線１７の一部を、他の部分より抵抗の大きな物質にすることにより形成する。この抵抗１２の大きさは、配線の長さ、幅、厚さ及び電気伝導度を制御することにより、任意の値を作る。」（第２頁右上欄第４行〜右下欄第３行）
　「［実施例３］
　第１１図、第１２図は、実施例１及び２の容量１５、１６の代わりにＴＦＴ２５、２６を使用した回路の例である。この場合に使用されるＴＦＴとしては、第２図に示したように多結晶シリコンを使用したものの他に非晶質シリコン、ＣｄＳｅ等を使用したものもある。」（第３頁右上欄第１６行〜左下欄第４行）
　「ＴＦＴを使用した場合には、この他にＴＦＴのオン抵抗を介して、電流を電源配線または接地配線に逃がす作用もある。第１１図において入力端子に正の高電圧が加わった場合にはｐ型ＴＦＴがオン状態になり、電流が電源配線に向かって流れる。また入力端子に負の高電圧が加わった場合にはｎ型ＴＦＴがオン状態になり、電流は接地配線に向かって流れる。」（第３頁左下欄第１３行〜２０行）
　
３．３．２　刊行物２
　刊行物２は表示装置に関するものであり、以下の点が図面第１，２図と共に記載されている。  
「［発明の実施例］
　以下第１図の平面図および第２図の断面図を併用して本発明の一実施例について説明する。
　先ず厚さ約１mmのガラス坂からなる透明な絶縁基板（１）上に例えばＭo等の金属を真空蒸着法やスパッタ法により約１０００Å付着し、ホトレジストによってパターン化してアドレス配線（２）およびゲート電極（２１）を形成する。次に例えばＳｉＯ２等の絶縁膜（３）をスパッタ法やＣＤＶ法により約２０００Åの膜厚でその表面を覆う。さらにこのあと例えばプラズマ，光，マイクロ波，熱等によるＣＤＶ法により約２０００Åのａ−Ｓi（アモルファスシリコン）と例えばフォスフィンをド−プしたｎ＋ａ−Ｓiを約５００Å連続付着し、絶縁膜（３）を介したゲ−ト電極（２１）上のチャンネル領域となる半導体薄膜パターン（４）および基板周辺の部分上に高抵抗接続体（７）を形成する。このあと例えば約１０００ÅのＩＴＯ等の透明導電膜からなる画素電極（６）を形成し、次いで約５００ÅのＭｏと約ｌμｍのアルミニウムを連続的に付着しホトレジストを用いてデータ配線（５），ソース電極（５１），ドレイン電極（５２）およびアドレス配線（２）の周辺配線パッド（２２）を形成する。そしてソース電極（５１）とドレイン電極（５２）の間の半導体薄膜パターン（４）上のｎ＋ａ−Ｓiだけを除去してＴＦＴのチャンネル領域を作ればアクティブマトリックス型の表示基板が完成する。このあとこの基板表面に配向膜例えば約１０００Åのポリイミド膜を形成しラビング法により処理を施こす。このラヒング処理に際し高抵抗接続体（７）から電極（７０）を取り出し、この電極（７０）を接地しておくことで静電気によるゲート絶縁膜（３）やアドレス配線（２）およびデ−タ配線（５）の破壊が確実に防止できた。
　尚、本発明の実施例では製造上簡略化する為に半導体薄膜パターン（４）と同じ工程で作り上げているが、構造上この位置にある必要はなく、任意な工程で作り上げることができる。」（第２頁右下欄第３行〜第３頁左上欄第１９行）
　
３．３．３　刊行物３
　刊行物３はマトリックスアレ−基板に関するものであり、以下の点が図面第２，３，４，５図と共に記載されている。
「以下図面により本発明を詳細に説明する。第２図はＭＯＳ型トランジスタ−の断面の例を示したものである。ガラス８の表面に半導体物質の多結晶シリコン９を形成しパタ−ニングする。次にゲ−ト絶縁膜１０を少なくとも多結晶シリコン９をおおって形成し、その上へトランジスターのゲート材料１１を構成する。このゲート材料１１はさらに左右へ延在せしめてゲート線４とする。次にゲート電極１０におおわれていないゲート絶縁膜を除去し多結晶シリコン９が露出した領域にボロン又はリンを拡散しトランジスターのソース９−１，ドレイン９−２とする。次に絶縁膜１２を全面に形成し、ソースとドレイン領域上の絶縁膜１２をエッチング除去し図面のごとくコンタクトホールを開ける。最後にアルミニュ−ム１３を形成しパターニングするとＭＯＳ型トランジスターの製造が完了する。トランジスターのソースに接続したアルミニウームは図面に垂直方向に延在させてソース線３とする、又トランジスタ−のドレインに接続されたアルミニューム配線１３は第１図（ｂ）に示された様にコンデンサ−６と液晶セル７とに接続されている。第２図の例のＭＯＳ型トランジスタ−をマトリックスアレ−状に配置しさらにソ−ス線，ゲ−ト線のマトリックス領域外部に抵抗を配置した１例が第３図である。
　ソース線は３、ゲート線は４、ＭＯＳ型トランジスタ−が２であり、ソース線３の外部へ抵抗器１５を接続し又ゲ−ト線４の外部へ抵抗器１４を接続する。」（第２頁右上欄第８行〜第２頁左下欄第１６行）
「第２図のゲート１１を形成するのと同時に第４図の１５の位置に抵抗器を作り込む。１１のゲート材料が多結晶シリコンの場合１０００度のプレデポジョンでボロン又はリンを拡散したとするとシート抵抗（膜厚は３０００オングストロ−ムとする）は５０〜１００Ω／□となる。従って巾１０ミクロンメートル長さ１キロメ−トル以上の抵抗が出来る。」（第２頁右下欄第４行〜１２行） 
「このグラフより外部挿入抵抗の抵抗値が１キロオ−ム近辺よりその効果が現われ始め、抵抗値を増加させればさせる程破壊耐量が増加する。これは抵抗により受けた静電気がマトリックス領域に達する時間が遅れ、さらにはトランジスタ−に印加される電圧の上昇速度が遅くなった為であると考えられる。」（第３頁左上欄第５行〜１１行）
 「この様な保護抵抗はソ−ス線のみならずゲ−ト線に接続してもその効果は同じであり、・・・何ら変わる事は無い。」（第３頁左上欄第１７行〜右上欄第２行）
　
３．３．４　刊行物４
　刊行物４は薄膜トランジスタの製造方法に関するものであり、以下の点が図面第３図と共に記載されている。
  「第３図はこのように作製された薄膜トランジスタの特性の１例を示すグラフである。これは、チャネル長３０μm，チャネル幅１０μm，ドレイン電圧４Ｖの条件の下で本出願人がＮチャネル型薄膜トランジスタの特性を測定して得た結果である。縦軸はドレイン電流ＩＤ，横軸はゲ−ト電圧ＶＧＳである。」（第２頁右下欄第３行〜９行）
　
３．３．５　刊行物５
　刊行物５には、チャネル薄膜トランジスタのドレイン電流ＩＤと、チャネル長Ｌ及びチャネル幅Ｚとの関係を表す数式（１１．８）が記載されている。
　
３．３．６　刊行物６
　刊行物６はアクティブマトリクス型表示装置に関するものであり、以下の点が図面第１、４、５、６図と共に記載されてる。
「本発明にかかるアクティブマトリクス型表示装置は、アクティブマトリクス基板外周部に設ける静電気対策用短絡線を、組立て終了後もそのまま残しておく。この場合、短絡線がアクティブマトリクス基板の通常動作の妨げにならないように、行線および列線と短絡線の間にはインピ−ダンング素子を介在させる。」（第２頁左下欄第７行〜１３行）
「第１図は一実施例のアクティブマトリクス基板を示す。複数本の行線Ａ（Ａ１　，Ａ２，…）と複数本の列線Ｓ（Ｓ１，Ｓ２，…）が交差配設され、その各交点位置にスイッチング素子Ｃ（Ｃ１２，Ｃ１２，…）が設けられていることは、従来と同じである。スイッチング素子Ｃは例えば薄膜トランジスタである。このアクティブマトリクス基板の外周には短絡線ＧＬが配設される。この短絡線ＧＬと各行線Ａおよび列線Ｓの間は抵抗体ｒを介して接続されている。」（第２頁右下欄第４行〜１３行）
「第４図は列線Ｓ側の抵抗体ｒの構成例である。列線Ｓの端部に同じ配線材料による電極１３を形成し、短絡線ＧＬにも同様に同じ配線材料による電極１２を形成して、これら電極１２，１３間にリンをド−プしたａ−Ｓi膜１１を配設して抵抗体ｒを構成している。この抵抗体の抵抗値は約ｌ０ＭΩで、スイッチング素子として形成した薄膜トランジスタのゲ−ト・ドレイン間の抵抗１０１２Ωに比べて十分に小さいものとなっている。」（第３頁左上欄第１５行〜右上欄第４行）
「第６図はその具体的な構造例である。即ちガラス基板２１に行線Ａと一体的なゲート電極２２１を形成し、これと同時にダイオードの電極２２２を形成する。これら電極の材料は例えばＣｒ膜やＴi，Ｔa膜等である。この上にはゲ−ト絶縁膜としてＣＶＤ酸化膜２３が形成されるが、そのダイオ−ド部分には孔を開けておく。そしてこの上にｉ型ａ−Ｓｉ膜２４（２４１，２４２）、ｎ型ａ−Ｓｉ膜２５（２５１，２５２，・・・）、電極配線２６（２６１，２６２，２６３）を形成して、薄膜トランジスタと共にｎｉｎダイオード対が得られる。電極線２６は例えばＡｌであり、同じＡｌ膜により薄膜トランジスタのドレイン，ソ−ス電極、ダイオ−ドのカソ−ド電極および列線Ｓが形成される。」（第３頁右上欄第１９行〜左下欄第１３行）
　
３．４　本件発明と刊行物記載の発明との対比・判断
　本件発明１について
　本件発明１と刊行物１〜６に記載の発明とを対比すると、刊行物１〜６には本件発明の構成要件である「該薄膜トランジスタのソース・ドレイン部として形成されるイオンド−プされた非結晶シリコン材料と同一の材料で形成され、前記薄膜トランジスタのゲ−ト酸化膜で覆われる入力抵抗を具備した」点について記載も示唆もされていない。しかも本件発明１は、上記構成をとることにより「静電気保護回路の入力抵抗は薄膜トランジスタのソ−ス部、ドレイン部と一括形成されるので、製造工程が簡略である。」さらに「入力抵抗はゲ−ト酸化膜でおおわれているので抵抗値の安定性が良い。」という明細書記載の作用効果を奏するものである。                                 　
　よって、本件発明１は上記刊行物１〜６に記載された発明から当業者が容易に発明をすることができたものと認めることができない。   
　　
　本件発明２について
　本件発明２と刊行物１に記載の発明とを対比すると、刊行物１に記載の発明の第１１図に記載の「抵抗１２」は本件発明２の「入力抵抗」に相当するから、本件発明２と刊行物１に記載の発明とは「絶縁基板上に形成される半導体装置において、Ｐチャネル及びＮチャネルの薄膜トランジスタと、前記Ｐチャネル及びＮチャネルの薄膜トランジスタに接続される入力抵抗を具備した静電気保護回路を有する半導体装置」の点で一致し、
　相違点１：入力抵抗が、本件発明２では薄膜トランジスタのゲート部として形成されるイオンド−プされた非結晶シリコン材料と同一の材料で形成されているのに対して、刊行物１に記載の発明ではそのような記載がない点、
　相違点２：本件発明は、静電気保護回路に、入力抵抗とでＰチャネル及びＮチャネルの薄膜トランジスタを間に接続するインバータを具備しているのに対して、刊行物１に記載の発明は、静電気保護回路に上記のインバータを具備していない点において、両者は相違する。
　そこで、上記相違点について検討する。
　相違点１：刊行物３には、絶縁基板であるガラス８の上に形成される薄膜トランジスタにおいて、ゲ−ト１１を形成するのと同時に第４図の１５の位置に抵抗器を作り込むこと、及び、ゲ−ト材料が多結晶シリコンの場合、ボロン又はリンを拡散することが記載されている。
　そして、この抵抗器は、静電気保護のために用いられ、またゲ−ト線に接続する点も記載されている。
　また、非結晶シリコンは、薄膜トランジスタのゲ−トの材料として多結晶シリコンと同様に通常用いられている材料である。
　このことから、刊行物１に記載されている入力抵抗に、薄膜トランジスタのゲ−ト部として形成されるイオンド−プされた非結晶シリコン材料と同一の材料で形成された抵抗を用いることは当業者が必要に応じて容易になし得る程度のことにすぎない。
　相違点２：インバ−タは周知の電子回路であり、刊行物１に記載の静電気保護回路に、単に入力抵抗とでＰチャネル及びＮチャネルの薄膜トランジスタを間に接続するインバ−タを具備することは、当業者が必要に応じて容易になし得る程度のことにすぎない。
　さらに、効果についても格別のものは認められない。
　なお、特許権者は、特許異議意見書において、「また、静電気保護回路は、入力抵抗及びＰチャネル及びＮチャネルの薄膜トランジスタだけではなくインバ−タを備えることで、静電気保護機能をより高めることができる。」（第６頁８〜１０行）とインバ−タを備えることによって静電気保護機能をより高める効果があることを主張しているが、単にインバ−タを用いたのみではそのような効果があるとは認められず、特許請求の範囲の記載に基づかない効果の主張であり、採用できない。
　　
　本件発明３について
　本件発明３は、本件発明１を引用してさらに限定したものであるから、本件発明３が、上記刊行物１〜６に記載された発明に基づいて当業者が容易に発明をすることができたものとすることはできないことは明らかである。
                        　
４．　むすび
  以上のとおりであるから、本件発明２の特許は、特許法第２９条第２項の規定により特許を受けることができないものである。　
　したがって、本件発明２の特許は拒絶の査定をしなければならない特許出願に対してされたものと認める。　
　また、特許異議申立ての理由によっては本件発明１及び３についての特許を取り消すことはできない。　
　また、他に本件発明１及び３についての特許を取り消すべき理由を発見しない。
　したがって、本件発明１及び３についての特許は拒絶の査定をしなければならない特許出願に対してされたものとは認めない。　
　よって、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第１４条の規定に基づく、特許法等の一部を改正する法律の一部の施行に伴う経過措置を定める政令（平成７年政令第２０５号）第４条第２項の規定により、結論のとおり決定する。 
【異議決定日】
平成１４年５月２４日（２００２．５．２４）
【訂正の要旨】
訂正の要旨
訂正事項ａ
　特許請求の範囲の減縮を目的として、特許請求の範囲の請求項１中の、「形成された入力抵抗」を、「形成され、前記薄膜トランジスタのゲ−ト酸化膜で覆われる入力抵抗」と訂正する。
訂正事項ｂ
　特許請求の範囲の減縮を目的として、特許請求の範囲の請求項２中の、「薄膜トランジスタと、」を、「Ｐチャネル及びＮチャネルの薄膜トランジスタと、前記ＰチャネルとＮチャネルの薄膜トランジスタに接続され、」と訂正する。
訂正事項ｃ
　特許請求の範囲の減縮を目的として、特許請求の範囲の請求項２中の、「入力抵抗を具備した」を、「入力抵抗と、前記入力抵抗とで前記Ｐチャネル及びＮチャネルの薄膜トランジスタの間に接続するインバータを具備した」と訂正する。
訂正事項ｄ
　特許請求の範囲の減縮を目的として、特許請求の範囲の請求項３中の、「請求項１又は２記載の」を．「請求項１記載の」と訂正する。
訂正事項ｅ
　明瞭でない記載の釈明を目的として、明細書第３頁第２行乃至同頁第８行（特許公報第２頁左上欄第１４〜２８行）の、「本発明〜特徴とする。」を「本発明の半導体装置は、第１に、絶縁基板上に形成される半導体装置において、薄膜トランジスタと、該薄膜トランジスタのソース・ドレイン部として形成されるイオンド−プされた非結晶シリコン材料と同一の材料で形成され、前記薄膜トランジスタのゲ−ト酸化膜で覆われる入力抵抗を具備した静電気保護回路を有することを特徴とする。
　第２に、絶縁基板上に形成される半導体装置において、Ｐチャネル及びＮチャネルの薄膜トランジスタと、前記Ｐチャネル及びＮチャネルの薄膜トランジスタに接続され、該薄膜トランジスタのゲ−ト部として形成されるイオンドープされた非結晶シリコン材料と同一の材料で形成された入力抵抗と、前記入力抵抗とで前記Ｐチャネル及びＮチャネルの薄膜トランジスタを間に接続するインバ−タを具備した静電気保護回路を有することを特徴とする。
　第３に、前記入力抵抗とインバ−タとの間に接続されたＰチャネル及びＮチャネルの前記薄膜トランジスタを有し、前記入力抵抗が、前記薄膜トランジスタによる抵抗の最小抵抗値の１０倍以上の抵抗値を有することを特徴とする。」と訂正する。
訂正事項ｆ
　誤記の訂正を目的として、明細書第７頁第１６行乃至同頁第１７行（特許公報第３頁左上欄第２〜３行）の、「コンデンサＣＤ及入力静電容量ＣＩＮ」を、
「コンデンサＣＤ及び入力静電容量ＣＩＮ」と訂正する。
（５４）【発明の名称】
半導体装置
（５７）【特許請求の範囲】
（１）絶縁基板上に形成される半導体装置において、
　薄膜トランジスタと、該薄膜トランジスタのソース・ドレイン部として形成されるイオンドープされた非結晶シリコン材料と同一の材料で形成され、前記薄膜トランジスタのゲート酸化膜で覆われる入力抵抗を具備した静電気保護回路を有することを特徴とする半導体装置。
（２）絶縁基板上に形成される半導体装置において、
　Ｐチャネル及びＮチャネルの薄膜トランジスタと、前記Ｐチャネル及びＮチャネルの薄膜トランジスタに接続され、該薄膜トランジスタのゲート部として形成されるイオンドープされた非結晶シリコン材料と同一の材料で形成された入力抵抗と、前記入力抵抗とで前記Ｐチャネル及びＮチャネルの薄膜トランジスタを間に接続するインバータを具備した静電気保護回路を有することを特徴とする半導体装置。
（３）前記入力抵抗とインバータとの間に接続されたＰチャネル及びＮチャネルの前記薄膜トランジスタを有し、前記入力抵抗が、前記薄膜トランジスタによる抵抗の最小抵抗値の１０倍以上の抵抗値を有することを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
［産業上の利用分野］
　本発明は絶縁基板上に形成される半導体装置の静電気保護回路に関する。
［従来の技術］
　従来は絶縁基板上に薄膜トランジスタを形成した場合に寄生ダイオードが同時形成されるということはなかった。これは半導体基板上にバイポーラトランジスタやＭＯＳトランジスタを形成すると同時に寄生ダイオードが形成されるのとは大きな相違点であった。
　半導体基板上に形成される半導体装置の静電気保護回路は前記寄生ダイオードを利用して構成されていた。
［発明が解決しようとする課題］
　しかし、絶縁基板上では薄膜トランジスタを形成する際に、寄生ダイオードが同時形成されることがないので、製造工程を増やさずに、ダイオードを用いた、静電気保護性能が高い静電気保護回路を構成できないという問題点を有する。
　そこで本発明はこのような問題点を解決するもので、その目的とするところは、絶縁基板上に形成される半導体装置に形成される薄膜トランジスタの製造工程と同時に形成されかつ静電気保護性能が高い静電気保護回路を提供するところにある。
［課題を解決するための手段］
　本発明の半導体装置は、第１に、絶縁基板上に形成される半導体装置において、薄膜トランジスタと、該薄膜トランジスタのソース・ドレイン部として形成されるイオンドープされた非結晶シリコン材料と同一の材料で形成され、前記薄膜トランジスタのゲート酸化膜で覆われる入力抵抗を具備した静電気保護回路を有することを特徴とする。
　第２に、絶縁基板上に形成される半導体装置において、Ｐチャネル及びＮチャネルの薄膜トランジスタと、前記Ｐチャネル及びＮチャネルの薄膜トランジスタに接続され、該薄膜トランジスタのゲート部として形成されるイオンドープされた非結晶シリコン材料と同一の材料で形成された入力抵抗と、前記入力抵抗とで前記Ｐチャネル及びＮチャネルの薄膜トランジスタを間に接続するインバータを具備した静電気保護回路を有することを特徴とする。
　第３に、前記入力抵抗とインバータとの間に接続されたＰチャネル及びＮチャネルの前記薄膜トランジスタを有し、前記入力抵抗が、前記薄膜トランジスタによる抵抗の最小抵抗値の１０倍以上の抵抗値を有することを特徴とする。
［実施例］
　第１図は本発明の実施例における静電気保護回路を用いた半導体装置の断面図である。第１図において１は絶縁基板である。機能的には透明基板でも良く、導電体で裏打ちされた絶縁基板でも良い。材料的には石英板、サファイヤ基板、水晶板、ガラス板など特に制限は無く、前記材料を多層化したものでも良い。２、３０、３１、３２は非結晶シリコン材料が、たとえば１０００Åから５０００Å程度の厚さで絶縁基板１上に成膜され、次に所用のパターンにフォトリソグラフグラフィ技術によってパターニングされ、次に非結晶シリコン薄膜２、３０、３１、３２の表面を酸化してゲート酸化膜４を１０００Å程度成膜する。次に非結晶シリコン材料をたとえば６０００Åから１μｍ程度の厚さで成膜して所用のパターンでエッチングしてゲート部５を形成する。次にゲート部５をマスクとしてイオンドープをすることによって薄膜トランジスタ８のソース部３０、ドレイン部３１が活性化され、ゲート部５にマスクされた部分がチャネル部２として機能する。イオンドープすることによって入力抵抗３２、ソース部３０、ドレイン部３１のシート抵抗は３Ｋ〜５０ＫΩ／□程度の値になる。またゲート部のシート抵抗は２０〜４０Ω／□程度になるように不純物を混入して成膜される。これらのシート抵抗値は膜厚、イオンドープする材料及びイオンドープ量によって前後するのは当然である。６は層間絶縁膜であり、７０、７１、７２は金属配線膜である。層間絶縁膜６は例えばＣＶＤＳｉＯ２が１μｍ程度成膜される。また金属配線膜７０、７１、７２はアルミニウムなどを１μｍ程度スパッタして形成し、そのシート抵抗は０．２Ω／□程度である。なお第１図においてパッシベーション膜は省略してある。
　以上のような構造および製造過程によって静電気保護回路は提供されるわけであるが、次に第２図に示す本発明の静電気保護回路の実施例の回路図を説明する。第２図は薄膜トランジスタが相補型で形成されるＣＭＯＳ構成の回路を用いている。第１図と対応する部分は同一番号を付した。２０２はＮチャネル薄膜トランジスタ、２０３はＰチャネル薄膜トランジスタ、２０６は電源、２０５は入力インバータである。７２は外部入力端子であり、静電気保護回路はこの外部入力端子７２に印加される過大な電気ストレス（電圧や電荷の形で印加される。）に対して半導体装置内部の素子が破壊しないように保護する機能を有するものである。３２は入力抵抗である。第１図の実施例では、入力抵抗３２を、ソース部３０とドレイン部３１と一括形成しているが、入力抵抗３２をゲート部３２と一括形成しても良い。またドレイン部３１と入力抵抗３２を金属配線膜７１で接続する代りに、ドレイン部３１あるいはソース部３０を入力抵抗３２と連続したパターンとして形成しても良い。入力抵抗３２はＰチャンネル薄膜トランジスタ２０３、Ｎチャネル薄膜トランジスタ２０２、どちらのトランジスタのソース部、ゲート部、ドレイン部と同一工程で形成しても良い。通常ＣＭＯＳ構成の半導体装置の場合、イオンドープがＰチャネルあるいはＮチャネルのトランジスタのどちらかに対して２度行われる場合がある。２度イオンドープしたソース部、ドレイン部のシート抵抗はバラツキが大きくなるので、イオンドープが１回だけ行われたソース部、ドレイン部と一括して形成される入力抵抗３２が望ましい。
　次に第３、４図を用いて第２図に示した本発明の静電気保護回路の回路動作を説明する。第３図は本発明の静電気保護回路の等価回路を示す回路図である。抵抗ＲＴは第２図におけるＰチャネル薄膜トランジスタ２０３とＮチャネル薄膜トランジスタ２０２を電圧可変抵抗として置換したものである。また抵抗ＲＴに印加される電圧ＶＴと電流ＩＴの関係を示した特性図が第４図である。入力静電容量ＣＩＮは入力インバータ２０５の入力静電容量とＰチャネル薄膜トランジスタ２０３とＮチャネル薄膜トランジスタ２０２のドレインゲート間静電容量を置換したコンデンサである。また、コンデンサＣＤは疑似的に初期電圧Ｖを蓄えた電気ストレス源である。スイッチＳを閉じると入力端子７２に初期電圧Ｖが印加される。その際に入力抵抗３２に流れる電流をｉとし、入力抵抗３２の値をＲ３２とするとｉ＝Ｖ／Ｒ３２（時間はスイッチＳを閉じた時間）である。この電流値ｉ＝Ｖ／Ｒ３２は入力静電容量ＣＩＮをすべて流れる。入力静電容量ＣＩＮがある程度充電されて、端子７１の電圧が上昇するに従って抵抗ＲＴからコンデンサＣＤ及び入力静電容量ＣＩＮの電荷が放電（第４図参照）される。抵抗ＲＴの端子電圧は端子７１の電圧に示されるように０からＶＰまで上昇し次に０まで下降する。すなわち抵抗ＲＴの動作点は第４図において電圧ＶＴ＝０からＶＴ＝ＶＰに移動し、次にＴＴ＝０に移動する。
　前述の説明のとおり、電流ｉの尖頭値Ｎ／Ｒ３２はすべて入力静電容量ＣＩＮを流れる。（端子７１の電圧の初期値が０なので）ここで入力静電容量ＣＩＮとは第１図に示すゲート酸化膜４が誘電体としてサンドイッチされているコンデンサである。非結晶シリコンを酸化させて形成したゲート酸化膜は従来の単結晶シリコンの酸化膜に比べてピンホールが多く、欠陥も多いので、耐圧が低く、大きな充電電流に耐えられず、静電気ストレスに弱かった。そこで入力抵抗３２の値を大きく設定し電流ｉの尖頭値Ｖ／Ｒ３２の値を小さくすると静電気ストレスに強くなることがわかった。また、入力抵抗３２を大きくすると、入力抵抗３２と入力静電容量ＣＩＮの積に比例する入力遅延が大きくなる。そこで入力インバータ２０５のトランジスタサイズを小さくして入力静電容量ＣＩＮを小さくする。また抵抗ＲＴの最小値ＲＴｍｉｎの１０倍程度の大きさ以上に入力抵抗３２の抵抗値Ｒ３２を設定すると端子７１の尖頭電圧ＶＰは印加電圧Ｖの０．１倍以下になるので望ましい。絶縁基板上に形成された半導体装置では寄生ダイオードが存在しないので、不要な入力容量がつかず、そのため入力抵抗３２を大きくして静電保護性能を高めることができる。入力インバータ２０５のトランジスタサイズを小さくして入力抵抗３２の値を大きくすることによって静電保護性能が高まるが、入力インバータ２０５のトランジスタサイズを小さくすると、ゲート酸化膜４の欠陥が含まれる確率が低くなるので飛躍的に静電気ストレスに強くなる。入力抵抗３２が特に。薄膜トランジスタのソース部、ドレイン部と一括して形成される場合には次のような効果がある。▲１▼ゲート部に比べシート抵抗が１００倍程度高いので同じ抵抗値を形成する場合スペースを必要としない。また浮遊静電容量がほとんどなくなるので、入力静電容量ＣＩＮが小さくなり、入力遅延が減少する。▲２▼ゲート酸化膜４におおわれているので抵抗値の安定性が良い。
［発明の効果］
　以上のように本発明によれば次のような効果を有する。静電気保護回路の入力抵抗は薄膜トランジスタのソース部、ゲート部、ドレイン部と一括形成されるので、製造工程が簡略である。絶縁基板上に形成される半導体装置の特徴を生かして、抵抗ＲＴの最小値ＲＴｍｉｎの１０倍程度の大きさ以上に入力抵抗３２の値をすることによって静電気保護性能が向上する。
　本発明はドライバー内臓アクティブマトリックスディスプレイ、イメージセンサなどに効果的である。
【図面の簡単な説明】
　第１図は本発明の静電気保護回路を用いた半導体装置の一実施例を示す断面図。
　第２図は本発明の静電気保護回路の一実施例を示す回路図。
　第３図は本発明の静電気保護回路を説明するための等価回路図。
　第４図は抵抗ＲＴの電圧電流特性図。
　　１・・・・・絶縁基板
　　８・・・・・薄膜トランジスタ
　３０・・・・・ソース部
　　５・・・・・ゲート部
　３１・・・・・ドレイン部
　３２・・・・・入力抵抗