(57)【要約】  被試験デバイスを試験する試験装置に、被試験デバイスをテストするための試験パターンを発生するパターン発生部と、試験パターンに応じた試験信号を被試験デバイスに供給する信号供給部と、被試験デバイスに接続される外部の機器に対してトリガ信号を供給するトリガ発生部と、パターン発生部が発生した試験パターンの少なくとも一部に基づいて、トリガ信号の発生を指示する同期信号をトリガ発生部に対して出力する同期制御部とを設けて、試験パターンに同期したトリガ信号を発生する。
2010089996.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスをテストするための試験パターンを発生するパターン発生部と、
前記試験パターンに応じた試験信号を前記被試験デバイスに供給する信号供給部と、
前記被試験デバイスに接続される外部の機器に対してトリガ信号を供給するトリガ発生部と、
前記パターン発生部が発生した試験パターンの少なくとも一部に基づいて、前記トリガ信号の発生を指示する同期信号を前記トリガ発生部に対して出力する同期制御部と、
を備える試験装置。
【請求項２】
前記パターン発生部、前記信号供給部、および前記同期制御部を有する試験モジュールと、前記トリガ発生部を有するトリガ発生モジュールとの間を接続する同期ネットワークを更に備え、
前記同期制御部は、前記同期ネットワークを介して前記同期信号を前記トリガ発生モジュールに供給する
請求項１に記載の試験装置。
【請求項３】
前記同期制御部は、前記トリガ信号を発生する基準となる基準タイミングを当該試験装置の基準クロックのサイクル単位で指定するイベント信号と、前記トリガ信号を前記基準タイミングに対して遅延させる遅延量を示すタイミングデータとを含む前記同期信号を前記トリガ発生部に対して出力し、
前記トリガ発生部は、前記イベント信号により指定された前記基準クロックのサイクルに対して、前記タイミングデータにより指定された遅延量遅延されたタイミングにおいて前記トリガ信号を前記外部の機器に供給する
請求項２に記載の試験装置。
【請求項４】
複数の前記試験モジュールを備え、
前記同期ネットワークは、前記複数の試験モジュールの前記同期制御部のうち、いずれの前記同期制御部からの前記同期信号を前記トリガ発生モジュールに転送するかを設定に応じて切り替える
請求項２に記載の試験装置。
【請求項５】
前記同期ネットワークは、縦続接続された複数の同期通信部を有し、
前記複数の同期通信部におけるそれぞれの同期通信部は、
それぞれが対応する前記試験モジュールからの前記同期信号を入力する複数のモジュール側入力ポートと、
それぞれが対応する前記試験モジュールおよび前記トリガ発生モジュールの少なくとも一方に対して前記同期信号を出力する複数のモジュール側出力ポートと、
下流に接続された前記同期通信部から前記同期信号を入力する下流側入力ポートと、
下流に接続された前記同期通信部へと前記同期信号を出力する下流側出力ポートと、
上流に接続された前記同期通信部から前記同期信号を入力する上流側入力ポートと、
上流に接続された前記同期通信部へと前記同期信号を出力する上流側出力ポートと、
前記複数のモジュール側入力ポートおよび前記下流側入力ポートから入力した前記同期信号を合成する合成部と、
最上流の前記同期通信部においては前記合成部により合成された前記同期信号を前記複数のモジュール側出力ポートおよび前記下流側出力ポートへと転送し、最上流以外の前記同期通信部においては前記上流側入力ポートから入力した前記同期信号を前記複数のモジュール側出力ポートおよび前記下流側出力ポートへと転送する転送部と、
を含む
請求項４に記載の試験装置。
【請求項６】
それぞれの前記同期通信部内の前記合成部は、前記複数のモジュール側入力ポートから入力された前記同期信号を合成し、前記複数の試験モジュールにおいて同タイミングで発生された前記同期信号を最上流の前記同期通信部内の前記合成部に同タイミングに到達させるために設定された遅延時間遅延させて前記下流側入力ポートから入力した前記同期信号と合成し、
それぞれの前記同期通信部内の前記転送部は、最上位の前記同期通信部において合成された前記同期信号を前記複数の試験モジュールおよび前記トリガ発生モジュールに対して同タイミングに到達させるために設定された遅延時間遅延させて、前記複数のモジュール側出力ポートへと転送する
請求項５に記載の試験装置。
【請求項７】
前記信号供給部は、前記試験信号の発生を遅延させて、前記パターン発生部が前記同期信号を発生させる試験パターンを発生してから前記トリガ発生部が前記トリガ信号を出力するまでの遅延を補償する遅延回路を有する請求項１に記載の試験装置。
【請求項８】
被試験デバイスを試験する試験方法であって、
前記被試験デバイスをテストするための試験パターンを発生するパターン発生段階と、
前記試験パターンに応じた試験信号を前記被試験デバイスに供給する信号供給段階と、
前記パターン発生段階において発生した試験パターンの少なくとも一部に基づいて、トリガ信号の発生を指示する同期信号を出力する同期制御段階と、
前記同期制御段階において出力した前記トリガ信号の発生を指示する前記同期信号に基づいて、前記被試験デバイスに接続される外部の機器に対して前記トリガ信号を供給するトリガ発生段階と、
を備える試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置および試験方法に関する。米国において本出願は、米国出願１２／３６５，９００（出願日：２００９年２月５日）の継続出願である。
【背景技術】
【０００２】
半導体デバイスを試験する試験装置においては、半導体デバイスに所定の試験パターンを入力した上で、半導体デバイスが応答する信号を取得することにより、半導体デバイスの良否を判定する。半導体デバイスの試験中に半導体デバイスが出力する信号の波形等の測定が必要な場合には、試験装置にオシロスコープ等の外部機器を試験装置に接続して、外部機器により信号を取得する。【０００３】
試験装置は、半導体デバイスを試験する試験モジュール、および、外部機器を接続するトリガ発生モジュールを有することにより、半導体デバイスに試験パターンを出力すると同時に、外部機器を動作させることができる。半導体デバイスの試験のタイミングに同期して波形等を測定するには、半導体デバイスの試験タイミングと外部機器の信号取得タイミングとが同期していなければならない。そこで、試験モジュールおよびトリガ発生モジュールは、同一の同期回路を有することにより、共通の基準信号に同期して動作する。モジュール間の同期方法は、たとえば、特開２００５−９１０３７に開示されている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、いずれか一方のモジュールのみが設計変更され、それぞれのモジュールが異なる同期回路を有する場合には、それぞれのモジュール間での同期がとれない場合が生じる。その結果、同期回路を設計変更する場合には、試験モジュールおよびトリガ発生モジュールが有する同期回路の双方に、同等の設計変更を施す必要があるという問題が生じる。【０００５】
そこで本発明の１つの側面においては、上記の課題を解決することのできる試験装置および試験方法を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００６】
本発明の第１の態様によると、被試験デバイスを試験する試験装置であって、被試験デバイスをテストするための試験パターンを発生するパターン発生部と、試験パターンに応じた試験信号を被試験デバイスに供給する信号供給部と、被試験デバイスに接続される外部の機器に対してトリガ信号を供給するトリガ発生部と、パターン発生部が発生した試験パターンの少なくとも一部に基づいて、トリガ信号の発生を指示する同期信号をトリガ発生部に対して出力する同期制御部と、を備える試験装置を提供する。【０００７】
本発明の第２の態様によると、被試験デバイスを試験する試験方法であって、被試験デバイスをテストするための試験パターンを発生するパターン発生段階と、試験パターンに応じた試験信号を被試験デバイスに供給する信号供給段階と、パターン発生段階において発生した試験パターンの少なくとも一部に基づいて、トリガ信号の発生を指示する同期信号を出力する同期制御段階と、同期制御段階において出力したトリガ信号の発生を指示する同期信号に基づいて、被試験デバイスに接続される外部の機器に対してトリガ信号を供給するトリガ発生段階と、を備える試験方法を提供する。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態に係る試験装置の構成を示す。
【図２】第１の実施の形態に係るイベント信号およびタイミングデータを示す。
【図３】イベント信号およびタイミングデータを含む試験パターンの一例を示す。
【図４】第２の実施形態に係る試験装置の構成を示す。
【図５】第３の実施形態に係る試験装置の構成を示す。
【図６】第４の実施形態に係る試験装置の構成を示す。
【図７】複数の被試験デバイスのそれぞれが、複数の異なる試験モジュールに接続される場合の試験装置の構成を示す。
【図８】一の被試験デバイスが、複数の試験モジュールに接続される場合の試験装置の構成を示す。
【図９】同期して動作する複数の同期通信部を有する試験装置の構成を示す。
【発明を実施するための形態】
【０００９】
以下、発明の実施の形態を通じて本発明の（一）側面を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１０】
図１は、試験装置１００の構成の一例を示す。試験装置１００は、被試験デバイス２００および外部機器３００に接続される。また、試験装置１００は、試験モジュール１０、トリガ発生モジュール４０、制御部５０、基準信号発生部６０、および、同期ネットワーク７０を有する。同期ネットワーク７０は、試験モジュール１０とトリガ発生モジュール４０との間を接続する。
【００１１】
試験モジュール１０は、パターン発生部１２、信号供給部１４、および、同期制御部１６を有する。パターン発生部１２は、被試験デバイス２００を試験するための試験パターンを発生し、信号供給部１４に入力する。信号供給部１４は、入力された試験パターンに応じた試験信号を、入出力ピンを介して被試験デバイス２００に供給する。試験モジュール１０は、パフォーマンスボード及びデバイスソケット等を介して、被試験デバイス２００に接続されてよい。
【００１２】
トリガ発生モジュール４０は、トリガ発生部４２を有する。トリガ発生部４２は、被試験デバイス２００に接続される外部機器３００に対して、トリガ信号３４を供給する。外部機器３００は、供給されたトリガ信号３４に基づいて、被試験デバイス２００が出力する信号を取得してよい。トリガ発生モジュール４０は、同軸ケーブル等のケーブルを介して、外部機器３００に接続されてよい。
【００１３】
パターン発生部１２が発生した試験パターンは、同期制御部１６にも入力される。同期制御部１６は、入力された試験パターンの少なくとも一部に基づいて、トリガ発生部４２に対して、トリガ信号３４の発生を指示する同期信号３０を出力する。例えば、同期信号３０はパルス信号を含んでよい。同期制御部１６は、同期ネットワーク７０を介して同期信号３０をトリガ発生モジュール４０に供給してよい。
【００１４】
同期制御部１６は、被試験デバイス２００に接続される入出力ピンとは別に設けられた同期ピンを介して、同期ネットワーク７０に同期信号３０を供給してよい。例えば、入出力ピンは、ドライバおよびコンパレータが接続されたピンであってよい。
【００１５】
具体的には、同期制御部１６は、同期ネットワーク７０に対して同期信号３０を出力する。同期ネットワーク７０は、トリガ発生モジュール４０に対して、同期信号３０に基づいて生成したトリガ発生同期信号３２を出力する。同期ネットワーク７０は、さらに、試験モジュール１０およびトリガ発生モジュール４０に対して、基準信号発生部６０が生成する基準信号に基づいて発生する基準クロック３６を出力してよい。試験モジュール１０およびトリガ発生モジュール４０は、同期ネットワーク７０が出力する基準クロック３６に同期して動作してよい。
【００１６】
同期制御部１６は、イベント信号とタイミングデータとを含む同期信号３０をトリガ発生部４２に対して出力してよい。イベント信号は、トリガ発生モジュール４０がトリガ信号３４を発生する基準となる基準タイミングを、基準クロック３６のサイクル単位で指定する信号であってよい。タイミングデータは、トリガ信号３４を基準タイミングに対して遅延させる遅延量を示すデータであってよい。トリガ発生部４２は、イベント信号により指定された基準クロック３６のサイクルに対して、タイミングデータにより指定された遅延量だけ遅延されたタイミングにおいてトリガ信号３４を、外部機器３００に供給してよい。
【００１７】
図２は、同期信号３０に含まれるイベント信号およびタイミングデータと、トリガ発生モジュール４０が出力するトリガ信号３４との関係の一例を示す。本図において、同期制御部１６は、パターン発生部１２が発生する試験パターンに含まれている情報に基づいて、イベント信号を生成すると共に、イベント信号に同期して、遅延時間情報を含むタイミングデータを生成する。
【００１８】
同期制御部１６は、同期ネットワーク７０が出力する基準クロック３６に同期して、イベント信号およびタイミングデータを同期ネットワーク７０に対して出力してよい。同期ネットワーク７０は、入力されたイベント信号およびタイミングデータを含むトリガ発生同期信号３２を生成し、生成したトリガ発生同期信号３２をトリガ発生部４２に対して出力してよい。
【００１９】
図２において、同期制御部１６は、イベント信号がＨレベルを示したときに、遅延時間が０．５ｎｓであることを示す情報を含むタイミングデータを出力する。同期ネットワーク７０は、同期制御部１６が出力したイベント信号およびタイミングデータを、基準クロック３６の所定のサイクル数に相当する時間だけ遅延させて、トリガ発生部４２に対してトリガ発生同期信号３２を出力する。トリガ発生部４２は、イベント信号およびタイミングデータを含むトリガ発生同期信号３２を受信すると、タイミングデータに書き込まれている遅延時間情報を取得する。
【００２０】
トリガ発生部４２は、取得した遅延時間情報に基づいて、イベント信号を検出した基準クロックサイクルの開始タイミングから０．５ｎｓだけ遅延したタイミングにおいて、トリガ信号３４を生成してよい。トリガ発生部４２は、生成したトリガ信号３４を外部機器３００に対して出力してよい。外部機器３００は、入力されたトリガ信号３４に同期して、被試験デバイス２００が出力する信号を取り込んでよい。
【００２１】
図３は、イベント信号およびタイミングデータを含む試験パターンの一例を示す。同図において、「＃」は試験パターンのライン番号を示す。シーケンスデータは、被試験デバイス２００を試験する試験プログラムデータを示す。パターン発生部１２は、シーケンスデータにより構成される試験プログラムに基づいて、試験項目に応じた試験パターンを順次生成する。
【００２２】
コマンドデータは、イベント信号およびタイミングデータに対応する情報を含む。コマンドデータの最上位ビットはイベント信号発生の有無を示してよい。例えば、最上位ビットが「０」の試験パターンにおいては、イベント信号を発生してよく、最上位ビットが「１」の試験パターンにおいては、イベント信号を発生しなくてよい。図３に示す試験パターンにおいては、ライン番号が「１」および「１０」の試験パターンが、イベント信号を発生する試験パターンである。
【００２３】
コマンドデータの下位７ビットは、トリガ信号３４に付加すべき遅延時間を示す情報であってよい。例えば、パターン発生部１２は、トリガ信号３４に付加すべき遅延時間を０．１ｎｓで除した値を２進数で表示した値を、コマンドデータの下位７ビットに割り当ててよい。
【００２４】
同期制御部１６は、パターン発生部１２が出力する試験パターンに含まれるコマンドデータを抽出してよい。また、同期制御部１６は、コマンドデータを解析した上で、コマンドデータに含まれるイベント信号発生の有無を示すフラグに基づいて、イベント信号を生成してよい。さらに、同期制御部１６は、コマンドデータに含まれる遅延時間を示す情報に基づいて、タイミングデータを生成してよい。
【００２５】
以上の構成により、本実施形態に係る試験装置１００は、試験モジュール１０が出力するイベント信号およびタイミングデータに基づいて、トリガ発生モジュール４０が出力するトリガ信号のタイミングを制御することができる。従って、イベント信号およびタイミングデータの信号形式、および、同期ネットワーク７０における遅延時間をあらかじめ決めておくことにより、試験モジュール１０の回路を変更しても、同時にトリガ発生モジュール４０の回路を変更することなく、試験モジュール１０およびトリガ発生モジュール４０を同期させることができる。例えば、信号形式は、イベント信号およびタイミングデータの出力時間、位相関係、または電圧レベル等であってよい。
【００２６】
試験モジュールにトリガ発生モジュールの機能を内蔵することにより、単一のモジュールによって、半導体デバイスの試験と外部機器による測定とを同期させる構成も考えられる。しかし、この場合には、被試験デバイスに接続すべき入出力ピンを用いて外部機器にトリガ信号を供給する。その結果、被試験デバイスに接続することができる試験モジュールの入出力ピン数が減少するという問題が生じる。また、試験モジュールを入れ替える場合に、外部機器との接続配線を変更しなければならないという問題が生じる。本実施形態に係る試験装置１００においては、これらの問題が生じない。
【００２７】
図４は、第２の実施形態に係る試験装置１００の構成を示す。本実施形態に係る試験装置１００は、複数の試験モジュールを有する。同図において、試験装置１００は、試験モジュール１０、試験モジュール２０、トリガ発生モジュール４０、制御部５０、基準信号発生部６０、および、同期ネットワーク７０を有する。試験モジュール１０、トリガ発生モジュール４０、制御部５０、および、基準信号発生部６０は、図１に示した試験装置１００における対応部分と同等の機能を有する。
【００２８】
試験モジュール２０は、パターン発生部２２、信号供給部２４、および、同期制御部２６を有し、試験モジュール１０と同等に機能する。同期ネットワーク７０は、試験モジュール１０、試験モジュール２０、および、トリガ発生モジュール４０に接続される。同期ネットワーク７０は、試験モジュール１０または試験モジュール２０が有する同期制御部１６または同期制御部２６のうち、いずれの同期制御部からの同期信号をトリガ発生モジュール４０に転送するかを設定に応じて切り替える切替部７２を有する。
【００２９】
同期制御部１６は、切替部７２に対して同期信号３０を出力する。また、同期制御部２６は、切替部７２に対して同期信号３１を出力する。切替部７２は、制御部５０の制御に基づいて、入力された同期信号３０または同期信号３１のうち、いずれかを選択して、トリガ発生部４２に対して出力してよい。
【００３０】
切替部７２は、基準クロックごとに同期信号３０および同期信号３１の信号レベルを監視してよい。また、切替部７２は、それぞれの基準クロックサイクルにおいてイベント信号がＨレベルである同期信号を選択してよい。さらに、切替部７２は、選択した同期信号に基づいて生成するトリガ発生同期信号３２をトリガ発生部４２に対して出力してよい。トリガ発生部４２は、入力されたトリガ発生同期信号３２に基づいてトリガ信号３４を発生した上で、外部機器３００に対して出力してよい。切替部７２は、試験の種別ごとに同期信号の選択を切り替えてよく、試験中に同期信号の選択を切り替えてもよい。
【００３１】
試験モジュール１０または試験モジュール２０は、被試験デバイス２００または被試験デバイス２１０が出力する信号の外部機器３００による測定が必要な試験パターンにおいて、イベント信号を発生する。また、トリガ発生部４２は、試験モジュール１０または試験モジュール２０のうち、いずれかの試験モジュールが発生したイベント信号に同期してトリガ信号３４を発生する。従って、本実施形態に係る試験装置１００の構成により、外部機器３００は、被試験デバイス２００または被試験デバイス２１０のうち、外部機器３００による信号測定を伴う試験が行われるいずれかの被試験デバイスが出力する信号タイミングに合わせて発生されるトリガ信号３４に基づいて、被試験デバイス２００または被試験デバイス２１０が出力する信号波形を取得することができる。
【００３２】
図５は、第３の実施形態に係る試験装置の構成を示す。同図において、試験モジュール１０は、パターン発生部１２および信号供給部１４の間に遅延回路１８を有する。同様に、試験モジュール２０は、パターン発生部２２および信号供給部２４の間に遅延回路２８を有する。信号供給部１４および信号供給部２４は、遅延回路１８および遅延回路２８を含んでもよい。
【００３３】
試験モジュール１０または試験モジュール２０が同期信号３０を出力してから、トリガ発生部４２がトリガ信号３４を出力するまでに、同期ネットワーク７０において遅延が生じる。遅延回路１８は、パターン発生部１２が同期信号を発生させる試験パターンを発生してからトリガ発生部４２がトリガ信号３４を出力するまでの遅延を補償してよい。同様に、遅延回路２８は、パターン発生部２２が同期信号を発生させる試験パターンを発生してからトリガ発生部４２がトリガ信号３４を出力するまでの遅延を補償してよい。
【００３４】
例えば、遅延回路１８および遅延回路２８が補償する時間を、同期ネットワーク７０において生じる遅延時間と同一の時間としてよい。また、遅延回路１８および遅延回路２８が補償する時間を、同期ネットワーク７０において生じる遅延時間に略等しい長さの基準クロック３６のサイクル数と等しくしてもよい。
【００３５】
図６は、第４の実施形態に係る試験装置の構成を示す。同図において、試験装置１００は、制御部５０、基準信号発生部６０、および、同期ネットワーク７０を有する。同期ネットワーク７０は、同期通信部７１、同期通信部８１および同期通信部９１を有し、それぞれの同期通信部は、複数の試験モジュールに接続される。例えば、同期通信部７１は試験モジュール７０１から試験モジュール７１８までの試験モジュールに接続されてよく、同期通信部８１は試験モジュール８０１から試験モジュール８１８までの試験モジュールに接続されてよい。
【００３６】
さらに、同期通信部７１および同期通信部８１は、それぞれ、トリガ発生モジュール４０およびトリガ発生モジュール４１に接続されてよい。複数の試験モジュールのそれぞれには、複数の被試験デバイス２００が接続されてよい。
【００３７】
トリガ発生モジュール４０は、外部機器３００に対してトリガ信号３４を出力する。トリガ発生モジュール４０は、同期通信部７１に接続される試験モジュール、例えば、試験モジュール７０１から試験モジュール７１８の試験モジュールが出力するイベント信号およびタイミングデータに基づいて、トリガ信号を出力してよい。従って、外部機器３００は、試験モジュール７０１から試験モジュール７１８の試験モジュールに接続される被試験デバイス２００が信号を出力するタイミングに同期して、信号を取得することができる。同様に、外部機器３１０は、試験モジュール８０１から試験モジュール８１８の試験モジュールに接続される被試験デバイス２００が出力する信号を取得することができる。
【００３８】
試験装置１００と被試験デバイスとの接続形態は、図６に示す形態に限定されるものではない。例えば、図７は、複数の被試験デバイス２００のそれぞれが、複数の異なる試験モジュールに接続される場合の試験装置の構成を示す。図８は、一の被試験デバイス２００が、複数の試験モジュールに接続される場合の試験装置の構成を示す。
【００３９】
図７および図８においては、外部機器３１０のみが被試験デバイス２００の波形を測定する外部機器として接続されている。外部機器３１０を全ての被試験デバイス２００に接続すれば、複数の被試験デバイス２００の測定において、外部機器３１０を共用することができる。
【００４０】
ここで、外部機器３１０が、試験モジュール７０１から試験モジュール７１８、および、試験モジュール８０１から試験モジュール８１８に接続される全ての被試験デバイス２００を測定するには、トリガ発生モジュール４１は、試験モジュール７０１から試験モジュール７１８、および、試験モジュール８０１から試験モジュール８１８のいずれかが出力する同期信号に同期して、トリガ信号を出力することが好ましい。そこで、異なる同期通信部に接続される複数の異なる試験モジュールおよびトリガ発生モジュールが、同期して動作することが求められる。
【００４１】
図９は、同期して動作する複数の同期通信部を有する試験装置の構成を示す。同図において、試験装置１００は、制御部５０、基準信号発生部６０、同期ネットワーク７０、複数の試験モジュール１０、および、複数のトリガ発生モジュール４０を有する。同期ネットワーク７０は、縦続接続された複数の同期通信部である、同期通信部７１、同期通信部８１、および、同期通信部９１を有する。同期通信部７１、同期通信部８１、および、同期通信部９１のそれぞれは、制御部５０の制御に基づいて、基準信号発生部６０が出力する基準クロックに同期して動作する。
【００４２】
同期通信部７１、同期通信部８１、および、同期通信部９１のそれぞれには、トリガ発生モジュール４０および複数の試験モジュール１０が接続される。トリガ発生モジュール４０には、外部機器３００が接続されてよく、複数の試験モジュール１０のそれぞれには、複数の被試験デバイス２００が接続されてよい。
【００４３】
同期通信部７１、同期通信部８１、および、同期通信部９１は、それぞれに対応する試験モジュール１０からの同期信号が入力される、複数のモジュール側入力ポート７０２、複数のモジュール側入力ポート８０２、および、複数のモジュール側入力ポート９０２を有する。また、同期通信部７１、同期通信部８１、および、同期通信部９１は、それぞれに対応する試験モジュール１０およびトリガ発生モジュール４０の少なくとも一方に対して同期信号を出力する、複数のモジュール側出力ポート７０３、複数のモジュール側出力ポート８０３、および、複数のモジュール側出力ポート９０３を有する。
【００４４】
さらに、同期通信部７１、同期通信部８１、および、同期通信部９１は、下流に接続された同期通信部から同期信号を入力する下流側入力ポートと、下流に接続された同期通信部へと同期信号を出力する下流側出力ポートと、上流に接続された同期通信部から同期信号を入力する上流側入力ポートと、上流に接続された同期通信部へと同期信号を出力する上流側出力ポートとを有する。例えば、同期通信部７１および同期通信部８１のそれぞれは、同期通信部８１および同期通信部９１を下流に接続するので、下流側入力ポート７０４および下流側入力ポート８０４を有してよい。また、同期通信部７１および同期通信部８１は、下流側出力ポート７０５および下流側出力ポート８０５を有してよい。
【００４５】
同期通信部８１および同期通信部９１のそれぞれは、同期通信部７１および同期通信部８１を上流に接続するので、上流側入力ポート８０６および上流側入力ポート９０６を有してよい。また、同期通信部８１および同期通信部９１は、上流側出力ポート８０７および上流側出力ポート９０７を有してよい。
【００４６】
同期通信部７１、同期通信部８１、および、同期通信部９１のそれぞれが有する複数のモジュール側入力ポートのポート数は、それぞれに接続される試験モジュール１０の数に等しくてよい。また、同期通信部７１、同期通信部８１、および、同期通信部９１のそれぞれが有する複数のモジュール側出力ポートのポート数は、それぞれに接続される試験モジュール１０の数とトリガ発生モジュール４０の数とを加算した数に等しくてよい。
【００４７】
同期通信部７１は、合成部７８、転送部７６、および、出力部７７を有する。同期通信部８１は、合成部８８、転送部８６、および、出力部８７を有する。同期通信部９１は、合成部９８、転送部９６、および、出力部９７を有する。複数のモジュール側入力ポート７０２、複数のモジュール側入力ポート８０２、および、複数のモジュール側入力ポート９０２に入力された複数の同期信号は、それぞれ合成部７８、合成部８８、および、合成部９８に入力される。
【００４８】
合成部７８は、入力部７３、遅延部７４、および、合成回路部７５を有する。合成部８８は、入力部８３、遅延部８４、および、合成回路部８５を有する。合成部９８は、入力部９３および遅延部９４を有する。
【００４９】
それぞれの同期通信部内の合成部は、複数のモジュール側入力ポートから入力された同期信号を合成してよい。例えば、入力部７３、入力部８３、および、入力部９３のそれぞれは、合成部７８、合成部８８、および、合成部９８に入力される同期信号のうち、イベント信号がＨレベルになった同期信号を選択し、遅延部７４、遅延部８４、および、遅延部９４に対して出力してよい。
【００５０】
また、それぞれの合成部は、複数のモジュール側入力ポートおよび下流側入力ポートから入力された同期信号を合成してよい。例えば、合成回路部７５は、遅延部７４が出力する同期信号と、下流側入力ポート７０４から入力された同期信号とを合成してよい。また、合成回路部８５は、遅延部８４が出力する同期信号と、下流側入力ポート８０４から入力された同期信号とを合成してよい。
【００５１】
さらに、それぞれの合成部は、複数の試験モジュールにおいて同タイミングで発生された同期信号を最上流の同期通信部内の合成部に同タイミングに到達させるために設定された遅延時間遅延させて下流側入力ポートから入力した同期信号と合成してよい。例えば、遅延部７４、遅延部８４、および、遅延部９４は、入力された同期信号を所定の時間だけ遅延させてよい。遅延部７４および遅延部８４のそれぞれは、遅延した同期信号を、合成回路部７５および合成回路部８５に出力してよい。遅延部７４、遅延部８４、および、遅延部９４は、シフトレジスタにより、入力された同期信号を遅延させてよい。
【００５２】
上流の同期通信部が有する遅延回路における遅延時間は、下流の同期通信部が有する遅延回路における遅延時間よりも大きくてよい。例えば、遅延部７４における遅延時間は、遅延部８４における遅延時間よりも大きくてよく、遅延部８４における遅延時間は、遅延部９４における遅延時間よりも大きくてよい。このように遅延時間を設定することにより、下流の同期通信部から上流の同期通信部に同期信号が伝搬する間の伝搬遅延が補償される。その結果、合成回路部７５には、全ての試験モジュール１０から出力された同期信号が、同一のタイミングで到達する。
【００５３】
最上流の通信部である同期通信部７１は、合成回路部７５により合成された同期信号を複数のモジュール側出力ポート７０３および下流側出力ポート７０５へと転送する転送部７６を有する。最上流以外の同期通信部である同期通信部８１および同期通信部９１においては、上流側入力ポートから入力された同期信号を、複数のモジュール側出力ポートおよび下流側出力ポートへと転送する転送部を有してよい。例えば、転送部８６は、上流側入力ポート８０６から入力された同期信号を、複数のモジュール側出力ポート８０３および下流側出力ポート８０５へと転送してよい。また、転送部９６は、上流側入力ポート９０６から入力された同期信号を、複数のモジュール側出力ポート９０３へと転送してよい。
【００５４】
それぞれの同期通信部内の転送部は、最上位の同期通信部において合成された同期信号を複数の試験モジュールおよびトリガ発生モジュールに対して同タイミングに到達させるために設定された遅延時間遅延させて、複数のモジュール側出力ポートへと転送してよい。例えば、転送部７６、転送部８６、および、転送部９６は、シフトレジスタを有してよく、合成回路部７５から入力された信号を所定時間遅延させてよい。
【００５５】
上流の同期通信部が有する転送部における遅延時間は、下流の同期通信部が有する転送部における遅延時間よりも大きくてよい。例えば、転送部７６における遅延時間は転送部８６における遅延時間よりも大きくてよく、転送部８６における遅延時間は、転送部９６における遅延時間よりも大きくてよい。このように遅延時間を設定することにより、同期通信部間の伝搬遅延時間を補償し、全てのトリガ発生モジュールに対して、略同一のタイミングでトリガ信号を出力することができる。
【００５６】
転送部７６、転送部８６、および、転送部９６のそれぞれは、遅延した信号を出力部７７、出力部８７、および、出力部９７に対して出力してよい。出力部７７、出力部８７、および、出力部９７は、転送部７６、転送部８６、および、転送部９６から入力された信号を、複数のモジュール側出力ポート７０３、複数のモジュール側出力ポート８０３、および、複数のモジュール側出力ポート９０３を経由して、複数の試験モジュール１０に対して出力してよい。
【００５７】
以上の構成により、同期ネットワーク７０は、同期通信部７１、同期通信部８１、および、同期通信部９１のそれぞれに接続される試験モジュール１０のうちのいずれかが出力する同期信号に同期して、同期通信部７１、同期通信部８１、および、同期通信部９１のそれぞれに接続されるトリガ発生モジュールに対してトリガ信号３４を出力することができる。同期ネットワーク７０は、遅延部７４、遅延部８４、遅延部９４、転送部７６、転送部８６、および、転送部９６において、それぞれの同期通信部に入力される同期信号を所定時間だけ遅延させることにより、イベント信号を発生する試験モジュール１０によらず、基準クロックに対して略同一のタイミングにおいてトリガ信号を生成することができる。その結果、試験装置１００に接続される全ての外部機器３００が、試験装置１００に接続される全ての被試験デバイス２００の信号を測定することができる。
【００５８】
上記説明から明らかなように、本発明の一実施形態によれば、被試験デバイスを試験する試験装置において、被試験デバイスをテストするための試験パターンに同期して、外部機器に供給するトリガ信号を生成することができる。
【００５９】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
【００６０】
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００６１】
１０・・・試験モジュール、１２・・・パターン発生部、１４・・・信号供給部、１６・・・同期制御部、１８・・・遅延回路、２０・・・試験モジュール、２２・・・パターン発生部、２４・・・信号供給部、２６・・・同期制御部、２８・・・遅延回路、３０、３１・・・同期信号、３２・・・トリガ発生同期信号、３４・・・トリガ信号、３６・・・基準クロック、４０、４１・・・トリガ発生モジュール、４２・・・トリガ発生部、５０・・・制御部、６０・・・基準信号発生部、７０・・・同期ネットワーク、７１・・・同期通信部、７２・・・切替部、７３・・・入力部、７４・・・遅延部、７５・・・合成回路部、７６・・・転送部、７７・・・出力部、７８・・・合成部、８１・・・同期通信部、８３・・・入力部、８４・・・遅延部、８５・・・合成回路部、８６・・・転送部、８７・・・出力部、８８・・・合成部、９１・・・同期通信部、９３・・・入力部、９４・・・遅延部、９６・・・転送部、９７・・・出力部、９８・・・合成部、１００・・・試験装置、２００、２１０・・・被試験デバイス、３００、３１０・・・外部機器、７０１・・・試験モジュール、７０２・・・モジュール側入力ポート、７０３・・・モジュール側出力ポート、７０４・・・下流側入力ポート、７０５・・・下流側出力ポート、７１８、８０１・・・試験モジュール、８０２・・・モジュール側入力ポート、８０３・・・モジュール側出力ポート、８０４・・・下流側入力ポート、８０５・・・下流側出力ポート、８０６・・・上流側入力ポート、８０７・・・上流側出力ポート、８１８・・・試験モジュール、９０２・・・モジュール側入力ポート、９０３・・・モジュール側出力ポート、９０６・・・上流側入力ポート、９０７・・・上流側出力ポート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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