【事件の表示】
　特許第３０４６０１７号「コパッケージＭＯＳ―ゲートデバイスおよび制御ＩＣ」の請求項１〜６、９、１１に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３０４６０１７号の請求項１〜５、８、１０に係る特許を取り消す。
【理　由】
［１］手続の経緯
　本件特許第３０４６０１７号（平成１１年２月２５日出願、平成１２年３月１７日設定登録）は、特許異議申立人堀部恵造により特許異議の申立てがなされ、その後取消理由が通知され、その指定期間内である平成１３年１１月１２日に訂正請求書が提出されたものである。
　
［２］訂正の適否についての判断
（１）訂正事項
（１−１）訂正事項ａ
　特許明細書の発明の名称に、「コパッケージＭＯＳ−ゲートデバイスおよび制御ＩＣ」とあるのを、「ＭＯＳゲート半導体素子と制御ＩＣとをパッケージした半導体デバイス」と訂正する。
　
（１−２）訂正事項ｂ
　特許明細書の特許請求の範囲の請求項１を、「少なくとも１つのパッド領域と該１つのパッド領域と一体となって結合された少なくとも１つの外部接続ピンとを有する導体リードフレームと、相対する面を有するＭＯＳゲート半導体素子により構成された第１の半導体ダイであって、相対する面のうちの第１の面が前記１つのパッド領域と電気的に接触して配置された少なくとも１つの電極を有し、相対する面のうちの第２の面が少なくとも１つのゲートを有する第１の半導体ダイと、相対する面を有する制御ＩＣを構成した第２の半導体ダイであって、前記制御ＩＣの相対する面のうちの第１の面が前記ＭＯＳゲート半導体素子の前記第２の面と接触しているが電気的に絶縁されて配置され、前記制御ＩＣの相対する面のうちの第２の面が前記ゲートに電気的に接続された少なくとも１つの電極を有する第２の半導体ダイとを備えたことを特徴とする半導体デバイス。」と訂正する。
　
（１−３）訂正事項ｃ
　特許明細書の同請求項２を、「請求項１において、前記ＭＯＳゲート半導体素子の前記第１の面がドレインを含み、前記ＭＯＳゲート半導体素子の前記第２の面がソースを含むことを特徴とする半導体デバイス。」と訂正する。
　
（１−４）訂正事項ｄ
　特許明細書の同請求項３に、「請求項１において、前記１つのパッド領域が少なくとも１つの一体型ピンを含むことを特徴とするデバイス。」とあるのを、全文削除する。
　
（１−５）訂正事項ｅ
　特許明細書の同請求項４を、訂正明細書の特許請求の範囲の請求項３として、「請求項１において、前記導体リードフレームは、前記パッド領域から分離された複数のピンをさらに含み、前記制御ＩＣは、前記分離された複数のピンのうちのそれぞれ１つのピンに電気的に接続された複数の端子を含むことを特徴とする半導体デバイス。」と訂正する。
　
（１−６）訂正事項ｆ
　特許明細書の同請求項５を、訂正明細書の同請求項４として、「請求項２において、前記外部接続ピンは、前記ドレインの外部接続を行うことを特徴とする半導体デバイス。」と訂正する。
　
（１−７）訂正事項ｇ
　特許明細書の同請求項６を、訂正明細書の同請求項５として、「請求項１において、前記導体リードフレームが第２のパッド領域を含むことを特徴とする半導体デバイス。」と訂正する。
　
（１−８）訂正事項ｈ
　特許明細書の同請求項７を、訂正明細書の同請求項６として、「請求項５において、相対する面を有する他のＭＯＳゲート半導体素子により構成された第３の半導体ダイであって、前記第２のパッド領域上に装着された第１の面と、前記制御ＩＣに電気的に接続されたゲートを含む第２の面とを有する第３の半導体ダイをさらに含むことを特徴とする半導体デバイス。」と訂正する。
　
（１−９）訂正事項ｉ
　特許明細書の同請求項８を、訂正明細書の同請求項７として、「請求項６において、前記他のＭＯＳゲート半導体素子の前記第２の面が前記１つのパッド領域に電気的に接続されたソースを含むことを特徴とする半導体デバイス。」と訂正する。
　
（１−１０）訂正事項ｊ
　特許明細書の同請求項９を、訂正明細書の同請求項８として、「請求項１において、前記ＭＯＳゲート半導体素子の前記第２の面が、前記パッド領域から分離されたピンに電気的に接続された他のゲートを含むことを特徴とする半導体デバイス。」と訂正する。
　
（１−１１）訂正事項ｋ
　特許明細書の同請求項１０を、訂正明細書の同請求項９として、「請求項６において、前記他のＭＯＳゲート半導体素子の前記第２の面が、前記パッド領域から分離されたピンに電気的に接続された他のゲートを含むことを特徴とする半導体デバイス。」と訂正する。
　
（１−１２）訂正事項ｌ
　特許明細書の同請求項１１を、訂正明細書の同請求項１０として、「請求項１において、前記１つのパッド領域上に装着され、前記ＭＯＳゲート半導体素子と逆並列構成で接続されたダイオードをさらに含むことを特徴とする半導体デバイス。」と訂正する。
　
（１−１３）訂正事項ｍ
　特許明細書の同請求項１２を、訂正明細書の同請求項１１として、「請求項２において、少なくとも１つの外部接続ピンを含み、前記ソースに電気的に接続された少なくとも１つの他のパッド領域をさらに含むことを特徴とする半導体デバイス。」と訂正する。
　
（１−１４）訂正事項ｎ
　特許明細書の同請求項１３を、訂正明細書の同請求項１２として、「請求項１において、少なくとも１つの外部接続ピンを有する他のパッド領域をさらに含み、前記１つのパッド領域と前記他のパッド領域とを電気的に結合した容量性要素をさらに含むことを特徴とする半導体デバイス。」と訂正する。
　
（１−１５）訂正事項ｏ
　特許明細書の同請求項１４を、訂正明細書の同請求項１３として、「少なくとも第１および第２のパッド領域を有する導体リードフレームと、相対する面を有する第１のＭＯＳゲート半導体素子により構成された第１の半導体ダイであって、相対する面のうちの第１の面が前記第１のパッド領域と接触して配置された少なくとも１つの電極を有し、相対する面のうちの第２の面が少なくとも１つのゲートと他の電極とを有する第１の半導体ダイと、相対する面を有する制御ＩＣを構成した第２の半導体ダイであって、前記制御ＩＣの相対する面のうちの第１の面が前記第１のＭＯＳゲート半導体素子の前記第２の面と接触しているが電気的に絶縁されて配置され、前記制御ＩＣの相対する面のうちの第２の面が前記第１のＭＯＳゲート半導体素子の前記ゲートに電気的に接続された少なくとも１つの電極を有する第２の半導体ダイと、相対する面を有するダイオードにより構成された第３の半導体ダイであって、前記ダイオードの相対する面のうちの第１の面が前記第１のパッド領域と電気的に接触して配置され、前記ダイオードの相対する面のうちの第２の面が前記第１のＭＯＳゲート半導体素子の前記他の電極に電気的に接続された少なくとも１つの電極を有する第３の半導体ダイと、相対する面を有する第２のＭＯＳゲート半導体素子により構成された第４の半導体ダイであって、前記第２のＭＯＳゲート半導体素子の相対する面のうちの第１の面が前記第２のパッド領域と電気的に接触して配置された少なくとも１つの電極を有し、前記第２のＭＯＳゲート半導体素子の相対する面のうちの第２の面が少なくとも１つのゲートと他の電極とを有し、前記第２のＭＯＳゲート半導体素子の前記ゲートが前記制御ＩＣに電気的に接続され、前記第２のＭＯＳゲート半導体素子の前記他の電極が前記第１のパッド領域に電気的に接続された第４の半導体ダイとを備えたことを特徴とする半導体デバイス。」と訂正する。
　
（１−１６）訂正事項ｐ
　特許明細書の同請求項１５を、訂正明細書の同請求項１４として、「請求項１３において、前記第１のＭＯＳゲート半導体素子の前記第１の面がドレインを含み、前記第１のＭＯＳゲート半導体素子の前記第２の面の前記他の電極がソースを含むことを特徴とする半導体デバイス。」と訂正する。
　
（１−１７）訂正事項ｑ
　特許明細書の同請求項１６を、訂正明細書の同請求項１５として、「請求項１３において、前記第２のＭＯＳゲート半導体素子の前記第１の面がドレインを含み、前記第２のＭＯＳゲート半導体素子の前記第２の面の前記他の電極がソースを含むことを特徴とする半導体デバイス。」と訂正する。
　
（１−１８）訂正事項ｒ
　特許明細書の同請求項１７を、訂正明細書の同請求項１６として、「請求項１３において、前記ダイオードの前記第１の面がマイナス極を含み、前記ダイオードの第２の面がプラス極を含むことを特徴とする半導体デバイス。」と訂正する。
　
（１−１９）訂正事項ｓ
　特許明細書の同請求項１８を、訂正明細書の同請求項１７として、「請求項１３において、前記導体リードフレームが、前記第１のＭＯＳゲート半導体素子の前記他の電極に電気的に接続された第３のパッド領域を含むことを特徴とする半導体デバイス。」と訂正する。
　
（１−２０）訂正事項ｔ
　特許明細書の同請求項１９を、訂正明細書の同請求項１８として、「請求項１３において、前記第１のＭＯＳゲート半導体素子の前記第２の面が、前記パッド領域から分離されたピンに電気的に接続された他のゲートを含むことを特徴とする半導体デバイス。」と訂正する。
　
（１−２１）訂正事項ｕ
　特許明細書の同請求項２０を、訂正明細書の同請求項１９として、「請求項１３において、前記第２のＭＯＳゲート半導体素子の前記第２の面が、前記パッド領域から分離されたピンに電気的に接続された他のゲートを含むことを特徴とする半導体デバイス。」と訂正する。
　
（１−２２）訂正事項ｖ
　特許明細書の【０００１】の記載を、「本発明は．携帯用電子装置のためのＭＯＳゲート半導体素子と制御ＩＣとをパッケージした半導体デバイスに関し、より詳細には、少なくとも１つのＦＥＴ（ｆｉｅｌｄ‐ｅｆｆｅｃｔｔｒａｎｓｉｓｔｏｒ）と、ショットキーダイオードと、適切な制御回路ＩＣ（ｉｎｔｅｇｒａｔｅｄｃｉｒｃｕｉｔ）とを使用するスイッチング電源などに用いられる、ＭＯＳゲート半導体素子と制御ＩＣとをパッケージした半導体デバイスに関する。」と訂正する。
　
（１−２３）訂正事項ｗ
　特許明細書の【００１２】の記載を、「本発明によると、半導体デバイスは、少なくとも１つのパッド領域と該１つのパッド領域と一体となって結合された少なくとも１つの外部接続ピンとを有する導体リードフレームと、相対する面を有するＭＯＳゲート半導体素子により構成された第１の半導体ダイであって、相対する面のうちの第１の面が前記１つのパッド領域と電気的に接触して配置された少なくとも１つの電極を有し、相対する面のうちの第２の面が少なくとも１つのゲートを有する第１の半導体ダイと、相対する面を有する制御ＩＣを構成した第２の半導体ダイであって、前記制御ＩＣの相対する面のうちの第１の面が前記ＭＯＳゲート半導体素子の前記第２の面と接触しているが電気的に絶縁されて配置され、前記制御ＩＣの相対する面のうちの第２の面が前記ゲートに電気的に接続された少なくとも１つの電極を有する第２の半導体ダイとを備えた。」と訂正する。
　
（１−２４）訂正事項ｘ
　特許明細書の【００２３】の記載を、「リードフレーム４０は、パッド４８Ａ、４８Ｂ、および４８Ｃのうちの少なくとも１つのパッドに結合された外部接続ピン、または分離されたピンのいずれかである接続リード４６を含む。例えばリードＤ１、ＳＩ／Ｄ２、Ｓ２など、外部接続ピンは、パッド４８Ａ、４８Ｂ、４８Ｃのうちの１つと一体になっている。他の分離されたピンは、パッド４８Ａ、４８Ｂ、４８Ｃか、制御ＩＣ１６、トランジスタＱ１、Ｑ２か、ダイオードＤ１上の接続点に、１つ以上のボンディングワイヤ２６により電気的に接続されている。パッド４８Ａ、４８Ｂ、４８Ｃ間の相互接続も、１つ以上のボンディングワイヤ２６を使用して行うことができる。」と訂正する。
　
（２）訂正の目的の適否、新規事項の追加の有無、及び拡張・変更の存否
（２−１）訂正事項ａについて
　特許明細書の発明の名称に記載された「コパッケージ」とは、特許明細書の段落【００１５】、【００１６】、及び図２に記載されているとおり、ＭＯＳゲート半導体素子であるＭＯＳＦＥＴと制御ＩＣとを、同一のパッケージに封止することである。この訂正は、特許請求の範囲の請求項の末尾との整合を図るものであるから、明りょうでない記載の釈明に該当する。
　
（２−２）訂正事項ｂについて
　訂正明細書の請求項１に記載された、導体リードフレームが「少なくとも１つのパッド領域と該１つのパッド領域と一体となって結合された少なくとも１つの外部接続ピンとを有する」とは、特許明細書の請求項１と請求項３とを組み合わせて減縮したものであり、「該１つのパッド領域と一体となって結合された少なくとも１つの外部接続ピン」は、特許明細書の段落【００２３】及び図４に記載されているとおりである。この訂正は、導体リードフレームを限定したものであるから、特許請求の範囲の減縮に該当する。
　同請求項１に記載された「ＭＯＳゲート半導体素子により構成された第１の半導体ダイ」は、特許明細書の請求項１の第１の半導体ダイの構成を明確化したものである。この訂正は、第１の半導体ダイの構成を明りょうにしたものであるから、明りょうでない記載の釈明に該当する。
　同請求項１に記載された「制御ＩＣを構成した第２の半導体ダイ」、及び「前記制御ＩＣの相対する面のうちの第１の面が前記ＭＯＳゲート半導体素子の前記第２の面と接触しているが電気的に絶縁されて配置され、前記制御ＩＣの相対する面のうちの第２の面が前記ゲートに電気的に接続された少なくとも１つの電極を有する第２の半導体ダイ」は、特許明細書の請求項１の第２の半導体ダイの構成を明確化したものである。この訂正は、第２の半導体ダイの構成を明りょうにしたものであるから、明りょうでない記載の釈明に該当する。
　
（２−３）訂正事項ｃについて
　訂正明細書の請求項２に記載された「前記ＭＯＳゲート半導体素子の前記第１の面がドレインを含み、前記ＭＯＳゲート半導体素子の前記第２の面がソースを含むことを特徴とする半導体デバイス」は、特許明細書の請求項２の半導体デバイスの構成を明確にしたものである。この訂正は、半導体デバイスの構成を明りようにしたものであるから、明りょうでない記載の釈明に該当する。
　
（２−４）訂正事項ｄについて
　特許明細書の請求項３を全文削除するものであるから、特許請求の範囲の減縮に該当する。
　
（２−５）訂正事項ｅについて
　訂正明細書の請求項３に記載された「前記導体リードフレームは、前記パッド領域から分離された複数のピンをさらに含み、前記制御ＩＣは、前記分離された複数のピンのうちのそれぞれ１つのピンに電気的に接続された複数の端子を含むことを特徴とする半導体デバイス」は、特許明細書の請求項４の導体リードフレームと制御ＩＣの構成を明確にしたものであって、特許明細書の段落【００２３】及び図４に記載されているとおりである。この訂正は、導体リードフレームと制御ＩＣの構成を明りょうにしたものであるから、明りょうでない記載の釈明に該当する。
　
（２−６）訂正事項ｆについて
　訂正明細書の請求項４に記載された「前記外部接続ピンは、前記ドレインの外部接続を行うことを特徴とする半導体デバイス」は、特許明細書の請求項５の外部接続ピンの構成を明確にしたものであって、特許明細書の段落【００２４】に記載されているとおりである。この訂正は、外部接続ピンの構成を明りょうにしたものであるから、明りょうでない記載の釈明に該当する。
　
（２−７）訂正事項ｇについて
　訂正明細書の請求項５に記載された「前記導体リードフレームが第２のパッド領域を含むことを特徴とする半導体デバイス」は、特許明細書の請求項６の導体リードフレームの構成を明確にしたものであって、特許明細書段落【００２２】に記載されているとおりである。この訂正は、導体リードフレームの構成を明りょうにしたものであるから、明りょうでない記載の釈明に該当する。
　
（２−８）訂正事項ｈについて
　訂正明細書の請求項６に記載された、「相対する面を有する他のＭＯＳゲート半導体素子により構成された第３の半導体ダイであって、前記第２のパッド領域上に装着された第１の面と、前記制御ｌＣしこ電気的に接続されたゲートを含む第２の面とを有する第３の半導体ダイをさらに含むことを特徴とする半導体デバイス」は、特許明細書の請求項７のＭＯＳゲートデバイスの構成を明確化したものであって、第３の半導体ダイは、特許明細書の段落【００１７】、図１及び図２に記載され、また、特許明細書の段落【００２８】及び図４に記載されているとおりである。この訂正は、第３の半導体ダイの構成を明りょうにしたものであるから、明りょうでない記載の釈明に該当する。
　
（２−９）訂正事項ｉについて
　訂正明細書の請求項７に記載された「前記他のＭＯＳゲート半導体素子の前記第２の面が前記１つのパッド領域に電気的に接続されたソースを含むことを特徴とする半導体デバイス」は、特許明細書の請求項８のＭＯＳゲートデバイスの構成を明確にしたものであって、特許明細書の段落【００２７】に記載されているとおりである。この訂正は、ＭＯＳ半導体素子の構成を明りょうにしたものであるから、明りょうでない記載の釈明に該当する。
　
（２−１０）訂正事項ｊについて
　訂正明細書の請求項８に記載された「前記ＭＯＳゲート半導体素子の前記第２の面が、前記パッド領域から分離されたピンに電気的に接続された他のゲートを含むことを特徴とする半導体デバイス」は、特許明細書の請求項９のＭＯＳゲートデバイスの構成を明確にしたものであって、特許明細書の段落【００３３】に記載されているとおりである。この訂正は、ＭＯＳ半導体素子の構成を明りょうにしたものであるから、明りょうでない記載の釈明に該当する。
　
（２−１１）訂正事項ｋについて
　訂正明細書の請求項９に記載された「前記他のＭＯＳゲート半導体素子の前記第２の面が、前記パッド領域から分離されたピンに電気的に接続された他のゲートを含むことを特徴とする半導体デバイス」は、特許明細書の請求項１０のＭＯＳゲートデバイスの構成を明確にしたものであって、特許明細書段落【００３３】に記載されているとおりである。この訂正は、ＭＯＳ半導体素子の構成を明りょうにしたものであるから、明りょうでない記載の釈明に該当する。
　
（２−１２）訂正事項ｌについて
　訂正明細書の請求項１０に記載された「前記１つのパッド領域上に装着され、１５前記ＭＯＳゲート半導体素子と逆並列構成で接続されたダイオードをさらに含むことを特徴とする半導体デバイス」は、特許明細書の請求項１１のダイオードの構成を明確にしたものであって、特許明細書段落【００１６】、図１、及び図２に記載されているとおりである。この訂正は、ダイオードの構成を明りょうにしたものであるから、明りょうでない記載の釈明に該当する。
　
（２−１３）訂正事項ｍについて
　訂正明細書の請求項１１に記載された「少なくとも１つの外部接続ピンを含み、前記ソースに電気的に接続された少なくとも１つの他のパッド領域をさらに含むことを特徴とする半導体デバイス」は、特許明細書の請求項１２の他のパッド領域の構成を明確にしたものであって、特許明細書段落【００２７】及び図４に記載されているとおりである。この訂正は、他のパッド領域の構成を明りょうにしたものであるから、明りょうでない記載の釈明に該当する。
　
（２−１４）訂正事項ｎについて
　訂正明細書の請求項１２に記載された「少なくとも１つの外部接続ピンを有する他のパッド領域をさらに含み、前記１つのパッド領域と前記他のパッド領域１６とを電気的に結合した容量性要素をさらに含むことを特徴とする半導体デバイス」は、特許明細書の請求項１３の容量性要素の構成を明確にしたものであって、特許明細書段落【００４１】及び図８に記載されているとおりである。この訂正は、容量性要素の構成を明りょうにしたものであるから、明りょうでない記載の釈明に該当する。
　
（２−１５）訂正事項ｏについて
　訂正明細書の請求項１３に記載された「第１のＭＯＳゲート半導体素子により構成された第１の半導体ダイ」は、特許明細書の請求項１４の第１の半導体ダイの構成を明確化したものであって、第１の半導体ダイは、具体的には、特許明細書段落【００１７】、図１及び図２に記載されているとおりである。この訂正は、第１の半導体ダイの構成を明りょうにしたものであるから、明りょうでない記載の釈明に該当する。
　同請求項１３に記載された「制御ＩＣを構成した第２の半導体ダイ」及び「前記制御ＩＣの相対する面のうちの第１の面が前記第１のＭＯＳゲート半導体素子の前記第２の面と接触しているが電気的に絶縁されて配置され、前記制御ＩＣの相対する面のうちの第２の面が前記第１のＭＯＳゲート半導体素子の前記ゲートに電気的に接続された少なくとも１つの電極を有する第２の半導体ダイ」は、特許明細書の請求項１４の第２の半導体ダイの構成を明確化したものであって、第２の半導体ダイは、具体的には、特許明細書段落【００１８】、図１、及び図２に記載されているとおりであり、また、特許明細書段落【００２８】及び図４に記載されているとおりである。この訂正は、第２の半導体ダイの構成を明りょうにしたものであるから、明りょうでない記載の釈明に該当する。
　同請求項１３に記載された「ダイオードにより構成された第３の半導体ダイ」及び「前記ダイオードの相対する面のうちの第１の面が前記第１のパッド領域と電気的に接触して配置され、前記ダイオードの相対する面のうちの第２の面が前記第１のＭＯＳゲート半導体素子の前記他の電極に電気的に接続された少なくとも１つの電極を有する第３の半導体ダイ」は、特許明細書の請求項１４の第３の半導体ダイの構成を明確化したものであって、第３の半導体ダイは、具体的には、特許明細書段落【００１６】、図１、及び図２に記載されているとおり、ダイオードＤ１に相当し、また、特許明細書段落【００２５】及び図４に記載されているとおり、ボンディングワイヤによってトランジスタＱ２のソースＳ２に接続されたプラス端子を有するショットキーダイオードＤ３に相当する。この訂正は、第３の半導体ダイの構成を明りょうにしたものであるから、明りょうでない記載の釈明に該当する。
　同請求項１３に記載された「第２のＭＯＳゲート半導体素子により構成された第４の半導体ダイ」及び「前記第２のＭＯＳゲート半導体素子の相対する面のうちの第１の面が前記第２のパッド領域と電気的に接触して配置された少なくとも１つの電極を有し、前記第２のＭＯＳゲート半導体素子の相対する面のうちの第２の面が少なくとも１つのゲートと他の電極とを有し、前記第２のＭＯＳゲート半導体素子の前記ゲートが前記制御ＩＣに電気的に接続され、前記第２のＭＯＳゲート半導体素子の前記他の電極が前記第１のパッド領域に電気的に接続された第４の半導体ダイ」は、特許明細書の請求項１４の第４の半導体ダイ１８の構成を、明確化したものであって、第４の半導体ダイは、具体的には、特許明細書段落【００１７】、図１、及び図２に記載されているとおりであり、また、特許明細書段落【００２８】及び図４に記載されているとおりである。この訂正は、第４の半導体ダイの構成を明りょうにしたものであるから、明りょうでない記載の釈明に該当する。
　
（２−１６）訂正事項ｐについて
　訂正明細書の請求項１４に記載された「前記第１のＭＯＳゲート半導体素子の前記第１の面がドレインを含み、前記第１のＭＯＳゲート半導体素子の前記第２の面の前記他の電極がソースを含むことを特徴とする半導体デバイス」は、特許明細書の請求項１５の第１のＭＯＳ半導体素子の構成を明確にしたものであって、特許明細書段落【００１７】に記載されているとおりである。この訂正は、第１のＭＯＳ半導体素子の構成を明りょうにしたものであるから、明りょうでない記載の釈明に該当する。
　
（２−１７）訂正事項ｑについて
　訂正明細書の請求項１５に記載された「前記第２のＭＯＳゲート半導体素子の前記第１の面がドレインを含み、前記第２のＭＯＳゲート半導体素子の前記第２の面の前記他の電極がソースを含むことを特徴とする半導体デバイス」は、特許明細書の請求項１６の第２のＭＯＳ半導体素子の構成を明確にしたものであって、特許明細書段落【００１７】に記載されているとおりである。この訂正は、第２のＭＯＳ半導体素子の構成を明りょうにしたものであるから、明りょうでない記載の釈明に該当する。
　
（２−１８）訂正事項ｒについて
　訂正明細書の請求項１６に記載された「半導体デバイス」は、特許明細書の請求項１７の「デバイス」を明確にしたものである。この訂正は、デバイスの構成を明りょうにしたものであるから、明りょうでない記載の釈明に該当する。
　
（２−１９）訂正事項ｓについて
　訂正明細書の請求項１７に記載された「前記導体リードフレームが、前記第２０千１のＭＯＳゲート半導体素子の前記他の電極に電気的に接続された第３のパッド領域を含むことを特徴とする半導体デバイス」は、特許明細書の請求項１８の導体リードフレームの構成を明確にしたものであって、具体的には、特許明細書段落【００２２】、段落【００２７】、及び図４に記載されているとおりである。この訂正は、導体リードフレームの構成を明りようにしたものであるから、明りようでない記載の釈明に該当する。
　
（２−２０）訂正事項ｔについて
　訂正明細書の請求項１８に記載された「前記第１のＭＯＳゲート半導体素子の前記第２の面が、前記パッド領域から分離されたピンに電気的に接続された他のゲートを含むことを特徴とする半導体デバイス」は、特許明細書の請求項１９のＭＯＳゲートデバイスの構成を明確にしたものであって、具体的には、特許明細書段落【００３３】に記載されているとおりである。この訂正は、ＭＯＳ半導体素子の構成を明りょうにしたものであるから、明りょうでない記載の釈明に該当する。
　
（２−２１）訂正事項ｕについて
　訂正明細書の請求項１９に記載された「前記第２のＭＯＳゲート半導体素子の前記第２の面が、前記パッド領域から分離されたピンに電気的に接続された他のゲートを含むことを特徴とする半導体デバイス」は、特許明細書の請求項２０のＭＯＳゲートデバイスの構成を明確にしたものであって、特許明細書段落番号【００３３】に記載されているとおりである。この訂正は、ＭＯＳ半導体素子の構成を明りょうにしたものであるから、明りょうでない記載の釈明に該当する。
　
（２−２２）訂正事項ｖについて
　訂正明細書段落番号【０００１】の記載は、上記訂正事項ａに伴い、発明の名称と発明の詳細な説明の記載との整合を図るため訂正するものであるから、明りょうでない記載の釈明に該当する。
　
（２−２３）訂正事項ｗについて
　訂正明細書の段落【００１２】の記載は、上記訂正事項ｂに伴い、特許請求の範囲の記載と発明の詳細な記載との整合を図るために訂正するものであるから、明りょうでない記載の釈明に該当する。
　
（２−２４）訂正事項ｘについて
　訂正明細書の段落【００２３】に記載されたり一ドフレーム４０は、「パッド４８Ａ、４８Ｂ、および４８Ｃのうちの少なくとも１つのパッドもこ結合された外部接続ピン、または分離されたピンのいずれかである接続リード４６を含む」ものであり、特許明細書の外部接続リードの定義を明確にしたものであって、具体的には、図４の記載からも明らかである。この訂正は、明りょうでない記載の釈明に該当する。
　
　そして、上記訂正事項ａ〜ｘについては、いずれも願書に添付した明細書又は図面に記載した事項の範囲内においてした訂正であり、実質上特許請求の範囲を拡張し、又は変更するものではない。
　
（３）まとめ
　以上のとおりであるから、上記訂正は、特許法第１２０条の４第２項、及び同条第３項において準用する同法第１２６条第２、３項の規定に適合するので、当該訂正を認める。
　
［３］異議申立てについて
（１）異議申立人堀部恵造は、証拠として、
　甲第１号証：特許第２５６６２０７号公報
　甲第２号証：特開平７−１６９９５０号公報
　甲第３号証：特開平５−２１８２８９号公報
　甲第４号証：特開平８−１７２１９４号公報
　甲第５号証：特開平１０−１５０１４０号公報
　甲第６号証：特開平５−３０４２４５号公報
を提出して、本件請求項１〜６、９、１１に係る発明は、甲第１〜６号証に記載された発明に基づいて当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により特許を受けることができないものであるから、本件請求項１〜６、９、１１に係る発明の特許は、同法第１１３条の規定により取り消すべきものである旨主張している。
　
（２）本件発明
　本件請求項１〜６、９、１１に係る発明は、上記訂正により、本件請求項３に係る発明が削除されたため、本件請求項１〜５、８、１０に係る発明（以下、「本件発明１〜５、８、１０」という。）となった。
　そして、本件発明１〜５、８、１０は、訂正明細書の特許請求の範囲の請求項１〜５、８、１０に記載された以下のとおりのものである。
　
　「【請求項１】少なくとも１つのパッド領域と該１つのパッド領域と一体となって結合された少なくとも１つの外部接続ピンとを有する導体リードフレームと、相対する面を有するＭＯＳゲート半導体素子により構成された第１の半導体ダイであって、相対する面のうちの第１の面が前記１つのパッド領域と電気的に接触して配置された少なくとも１つの電極を有し、相対する面のうちの第２の面が少なくとも１つのゲートを有する第１の半導体ダイと、相対する面を有する制御ＩＣを構成した第２の半導体ダイであって、前記制御ＩＣの相対する面のうちの第１の面が前記ＭＯＳゲート半導体素子の前記第２の面と接触しているが電気的に絶縁されて配置され、前記制御ＩＣの相対する面のうちの第２の面が前記ゲートに電気的に接続された少なくとも１つの電極を有する第２の半導体ダイとを備えたことを特徴とする半導体デバイス。
　【請求項２】請求項１において、前記ＭＯＳゲート半導体素子の前記第１の面がドレインを含み、前記ＭＯＳゲート半導体素子の前記第２の面がソースを含むことを特徴とする半導体デバイス。
　【請求項３】請求項１において、前記導体リードフレームは、前記パッド領域から分離された複数のピンをさらに含み、前記制御ＩＣは、前記分離された複数のピンのうちのそれぞれ１つのピンに電気的に接続された複数の端子を含むことを特徴とする半導体デバイス。
　【請求項４】請求項２において、前記外部接続ピンは、前記ドレインの外部接続を行うことを特徴とする半導体デバイス。
　【請求項５】請求項１において、前記導体リードフレームが第２のパッド領域を含むことを特徴とする半導体デバイス。
　【請求項６】請求項５において、相対する面を有する他のＭＯＳゲート半導体素子により構成された第３の半導体ダイであって、前記第２のパッド領域上に装着された第１の面と、前記制御ＩＣに電気的に接続されたゲートを含む第２の面とを有する第３の半導体ダイをさらに含むことを特徴とする半導体デバイス。
　【請求項７】請求項６において、前記他のＭＯＳゲート半導体素子の前記第２の面が前記１つのパッド領域に電気的に接続されたソースを含むことを特徴とする半導体デバイス。
　【請求項８】請求項１において、前記ＭＯＳゲート半導体素子の前記第２の面が、前記パッド領域から分離されたピンに電気的に接続された他のゲートを含むことを特徴とする半導体デバイス。
　【請求項９】請求項６において、前記他のＭＯＳゲート半導体素子の前記第２の面が、前記パッド領域から分離されたピンに電気的に接続された他のゲートを含むことを特徴とする半導体デバイス。
　【請求項１０】請求項１において、前記１つのパッド領域上に装着され、前記ＭＯＳゲート半導体素子と逆並列構成で接続されたダイオードをさらに含むことを特徴とする半導体デバイス。
　【請求項１１】請求項２において、少なくとも１つの外部接続ピンを含み、前記ソースに電気的に接続された少なくとも１つの他のパッド領域をさらに含むことを特徴とする半導体デバイス。
　【請求項１２】請求項１において、少なくとも１つの外部接続ピンを有する他のパッド領域をさらに含み、前記１つのパッド領域と前記他のパッド領域とを電気的に結合した容量性要素をさらに含むことを特徴とする半導体デバイス。
　【請求項１３】少なくとも第１および第２のパッド領域を有する導体リードフレームと、相対する面を有する第１のＭＯＳゲート半導体素子により構成された第１の半導体ダイであって、相対する面のうちの第１の面が前記第１のパッド領域と接触して配置された少なくとも１つの電極を有し、相対する面のうちの第２の面が少なくとも１つのゲートと他の電極とを有する第１の半導体ダイと、相対する面を有する制御ＩＣを構成した第２の半導体ダイであって、前記制御ＩＣの相対する面のうちの第１の面が前記第１のＭＯＳゲート半導体素子の前記第２の面と接触しているが電気的に絶縁されて配置され、前記制御ＩＣの相対する面のうちの第２の面が前記第１のＭＯＳゲート半導体素子の前記ゲートに電気的に接続された少なくとも１つの電極を有する第２の半導体ダイと、相対する面を有するダイオードにより構成された第３の半導体ダイであって、前記ダイオードの相対する面のうちの第１の面が前記第１のパッド領域と電気的に接触して配置され、前記ダイオードの相対する面のうちの第２の面が前記第１のＭＯＳゲート半導体素子の前記他の電極に電気的に接続された少なくとも１つの電極を有する第３の半導体ダイと、相対する面を有する第２のＭＯＳゲート半導体素子により構成された第４の半導体ダイであって、前記第２のＭＯＳゲート半導体素子の相対する面のうちの第１の面が前記第２のパッド領域と電気的に接触して配置された少なくとも１つの電極を有し、前記第２のＭＯＳゲート半導体素子の相対する面のうちの第２の面が少なくとも１つのゲートと他の電極とを有し、前記第２のＭＯＳゲート半導体素子の前記ゲートが前記制御ＩＣに電気的に接続され、前記第２のＭＯＳゲート半導体素子の前記他の電極が前記第１のパッド領域に電気的に接続された第４の半導体ダイとを備えたことを特徴とする半導体デバイス。
　【請求項１４】請求項１３において、前記第１のＭＯＳゲート半導体素子の前記第１の面がドレインを含み、前記第１のＭＯＳゲート半導体素子の前記第２の面の前記他の電極がソースを含むことを特徴とする半導体デバイス。
　【請求項１５】請求項１３において、前記第２のＭＯＳゲート半導体素子の前記第１の面がドレインを含み、前記第２のＭＯＳゲート半導体素子の前記第２の面の前記他の電極がソースを含むことを特徴とする半導体デバイス。
　【請求項１６】請求項１３において、前記ダイオードの前記第１の面がマイナス極を含み、前記ダイオードの第２の面がプラス極を含むことを特徴とする半導体デバイス。
　【請求項１７】請求項１３において、前記導体リードフレームが、前記第１のＭＯＳゲート半導体素子の前記他の電極に電気的に接続された第３のパッド領域を含むことを特徴とする半導体デバイス。
　【請求項１８】請求項１３において、前記第１のＭＯＳゲート半導体素子の前記第２の面が、前記パッド領域から分離されたピンに電気的に接続された他のゲートを含むことを特徴とする半導体デバイス。
　【請求項１９】請求項１３において、前記第２のＭＯＳゲート半導体素子の前記第２の面が、前記パッド領域から分離されたピンに電気的に接続された他のゲートを含むことを特徴とする半導体デバイス。」
　
（３）甲各号証の記載事項
　本件特許に係る出願の出願前に頒布された刊行物である上記甲第１〜６号証（上記取消理由通知において引用した刊行物１〜６に対応する。）には、以下の事項が記載されている。
 
（３−１）甲第１号証
　上記甲第１号証の特許第２５６６２０７号公報には、パワーＭＯＳＦＥＴと、このパワーＭＯＳＦＥＴの制御のための集積された制御回路とを備えた半導体デバイスに関する発明が開示され、さらに、ケース端子１０と冷却体１３が直接結合されたフレームと、パワーＭＯＳＦＥＴが形成された半導体基体１であって、裏面はドレーン電極が設けられ、導電性の接着剤の層１２で冷却体１３に固定され、表面にはゲート電極６が設けられた半導体基体１と、相対する面を有する制御回路が集積された半導体基体２であって、半導体基体１の表面に絶縁層３により電気的に絶縁され、接着剤層４により機械的に結合され、半導体基体２の出力端５をパワーＭＯＳＦＥＴのゲート電極６に結合する導線１４を有する半導体基体２とを備えた半導体デバイスにおいて、半導体基体１の裏面にドレーン電極、表面にソース電極８を有した点、ケース端子１０は冷却体１３に直接結合された一体型ピンを含んだ点、複数のケース端子１０を含み、半導体基体２の電極７が導線９を介して接続された複数のケース端子１０を含んだ点、及び冷却体１３がケース端子ＶＤＤを介してドレーン電極の外部接続を行う点が、それぞれ記載されている（図１〜図３及び２頁左欄下から５行目〜右欄下から８行目参照。）。
　
（３−２）甲第２号証
　上記甲第２号証の特開平７−１６９９５０号公報には、高い逆電圧及び低い導通時抵抗で高出力用途に使用しうるＭＯＳＦＥＴ素子に関する発明が開示され、さらに、ウエハの裏面にドレイン電極２６、表面にソース電極２２、２３を有した点が記載されている（図２及び段落【００１３】参照。）。
　
（３−３）甲第３号証
　上記甲第３号証の特開平５−２１８２８９号公報には、パワーデバイスのリード部に装着する保護回路に関する発明が開示され、さらに、１つの半導体パッケージ１１に３つのボンデイングパッド１２、２２、１７を含んでいる点が記載されている（図１及び段落【０００９】〜【００１１】参照。）。
　
（３−４）甲第４号証
　上記甲第４号証の特開平８−１７２１９４号公報には、ＩＧＢＴがターンオフする間に少数荷電キャリアを掃き出すために集積化された補助ＭＯＳＦＥＴを組み込んだ高速ＩＧＢＴデバイスに関する発明が開示され、さらに、ＩＧＢＴ構造において、分離されたゲート電極Ｇ１、Ｇ２を有する点が記載されている（図３〜図５及び段落【０００８】〜【００１４】参照。）。
　
（３−５）甲第５号証
　上記甲第５号証の特開平１０−１５０１４０号公報には、種々の大きさと種々の接合パターンを有するダイ（チップ）が共通のリードフレームに固定され、共通のパッケージ内に収納されるデバイスに関する発明が開示され、さらに、共通のリードフレームパッド４１上に装着されたＭＯＳＦＥＴダイ１０及び逆並列に接続されたショットキーダイオードダイ１２をさらに含んでいる点が記載されている（図５、図６及び段落【００１９】参照。）。
　
（３−６）甲第６号証
　上記甲第６号証の特開平５−３０４２４５号公報には、入力信号の大きさによってＯＮ／ＯＦＦを制御するスイッチを構成する半導体装置に関する発明が開示され、さらに、フレーム２０に、モールド樹脂で一体化される複数のチップＴＰ１、ＴＰ２、ＴＰ３をマウントする複数のパッドを有する点が記載されている（図２及び段落【００１４】参照。）。
　
（４）対比・判断
（４−１）本件発明１について
　本件発明１と甲第１号証の第１、２図に記載されたものとを対比すると、甲第１号証に記載された「冷却体１３」上には、導電性の接着剤１２を介して半導体基体１が固定されるとともに、この「冷却体１３」には、第３のケース端子ＶＤＤが直接結合されているから、甲第１号証に記載された「冷却体１３」は本件発明１の「少なくとも１つのパッド領域」に相当する。
　また、甲第１号証に記載された「第３のケース端子ＶＤＤ」、「パワーＭＯＳＦＥＴが形成された半導体基体１」、「半導体基体１の下面」、「半導体基体１の上面」、「ゲート電極６」は、本件発明１の「外部接続ピン」、「ＭＯＳゲート半導体素子により構成された第１の半導体ダイ」、「第１の面」、「第２の面」、「少なくとも１つのゲート」に相当し、また、甲第１号証に記載された「半導体基体１の下面」は、導電性の接着剤１２を介して「冷却体１３」に電気的に接触し、第３のケース端子ＶＤＤに接続していることからみて、本件発明１の「少なくとも１つの電極」に相当することは明らかである。
　さらに、甲第１号証に記載された「制御回路が集積された半導体基体２」、「半導体基体２の上面」、「前記ゲート電極６に電気的に接続された１つの出力端１５」は、本件発明１の「制御ＩＣを構成した第２の半導体ダイ」、「第２の面」、「前記ゲートに電気的に接続された１つの電極」に相当し、また、甲第１号証に記載された「半導体基体２」は「半導体基体１」に対して「絶縁層３」により電気的に絶縁されているから、甲第１号証に記載された「半導体基体２の下面」は、本件発明１の「第２の半導体ダイの第１の面」に相当する。
　してみると、両者は、訂正明細書の請求項１に記載された事項に沿って記載すると、「少なくとも１つのパッド領域と該１つのパッド領域と一体となって結合された少なくとも１つの外部接続ピンと、相対する面を有するＭＯＳゲート半導体素子により構成された第１の半導体ダイであって、相対する面のうちの第１の面が前記１つのパッド領域と電気的に接触して配置された少なくとも１つの電極を有し、相対する面のうちの第２の面が少なくとも１つのゲートを有する第１の半導体ダイと、相対する面を有する制御ＩＣを構成した第２の半導体ダイであって、前記制御ＩＣの相対する面のうちの第１の面が前記ＭＯＳゲート半導体素子の前記第２の面と接触しているが電気的に絶縁されて配置され、前記制御ＩＣの相対する面のうちの第２の面が前記ゲートに電気的に接続された少なくとも１つの電極を有する第２の半導体ダイとを備えた半導体デバイス」の点で一致し、次の点で相違する。
　本件発明１は「少なくとも１つのパッド領域と少なくとも１つの外部接続ピンを有する導体リードフレーム」を備えているのに対し、甲第１号証に記載されたフレームはそのようなものではない点。
　そこで上記相違点について検討すると、一般に導体リードフレームにおいて、パッド領域と、このパッド領域と一体となって結合された外部接続ピンとを有するものは、本件特許の出願前周知の事項にすぎない（必要ならば、甲第５、６号証参照）から、甲第１号証に記載された冷却体と第３のケース端子が直接結合したフレームを、パッド領域と、このパッド領域と一体となって結合された外部接続ピンとを有する導体リードフレームにより構成する程度のことは容易に想到することができたものと認められる。
　したがって、本件発明１は、甲第１号証に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　
（４−２）本件発明２について
　本件発明２は、本件発明１を引用するとともに、さらに、ＭＯＳゲート半導体素子の第１の面がドレインを含み、第２の面がソースを含む点を限定したものである。
　しかしながら、甲第１号証に記載されたパワーＭＯＳＦＥＴが形成された半導体基体１も、ケース端子ＳｏｕｒｃｅからパワーＭＯＳＦＥＴのためのソース電圧が供給され、パワーＭＯＳＦＥＴのドレーン電極が第３のケース端子ＶＤＤに接続されているから、本件発明２の上記の点は、甲第１号証に開示されている。
　したがって、本件発明２は、甲第１号証に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　
（４−３）本件発明３について
　本件発明３は、本件発明１を引用するとともに、さらに、導体リードフレームが、パッド領域から分離された複数のピンをさらに含み、制御ＩＣが、分離された複数のピンのうちのそれぞれ１つのピンに電気的に接続された複数の端子を含む点を限定したものである。
　しかしながら、甲第１号証に記載されたケース端子Ｓｏｕｒｃｅ、ケース端子ＧＮＤ、第２のケース端子ＩＮ、ケース端子ＳＴは冷却体から分離しており、制御回路が集積されている半導体基体２の上面には、これらのケース端子と電気的に接続している電極７が配置されているから、甲第１号証に記載されたこれらケース端子を、周知の事項である導体リードフレームのパッド領域から分離して設けるようなことは、容易に想到することができたものである。
　したがって、本件発明３は、甲第１号証に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　
（４−４）本件発明４について
　本件発明４は、本件発明２を引用するとともに、さらに、外部接続ピンがドレインの外部接続を行う点を限定したものである。
　しかしながら、甲第１号証に記載されたものは、ケース端子ＶＤＤが冷却体１３のドレーン電極の外部接続を行っていることは明らかである。
　したがって、本件発明４は、甲第１号証に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　
（４−５）本件発明５について
　本件発明５は、本件発明１を引用するとともに、さらに、導体リードフレームが第２のパッド領域を含む点を限定したものである。
　しかしながら、甲第６号証の図２には、チップＴＰ１、ＴＰ２、ＴＰ３をマウントした複数の電極８ａ、８ｃ、８ｄ（本件発明５の「パッド領域」に相当する。）を含むフレーム２０（本件発明５の「導体リードフレーム」に相当する。）が記載されている。
　したがって、本件発明５は、甲第１、６号証に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　
（４−６）本件発明８について
　本件発明８は、本件発明１を引用するとともに、ＭＯＳゲート半導体素子の第２の面が、パッド領域から分離されたピンに電気的に接続された他のゲートを含む点を限定したものである。
　しかしながら、１つのチップにおける回路構成によっては、複数のゲートを含むものがあることは本件特許の出願前周知の事項にすぎない（必要ならば、甲第４号証参照）から、甲第１号証に記載された、半導体基体１の上面に有するゲート電極６の他に、別のゲートを設けて冷却体１３から分離したケース端子（たとえば、「ケース端子ＧＮＤ」）に電気的に接続するようなことは、容易に想到することができたものである。
　したがって、本件発明８は、甲第１号証に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　
（４−７）本件発明１０について
　本件発明１０は、本件発明１を引用するとともに、さらに、１つのパッド領域上に装着され、ＭＯＳゲート半導体素子と逆並列構成で接続されたダイオードを含む点を限定したものである。
　しかしながら、甲第５号証の図２、５、６には、１つの主パッド本体４１上に、ＭＯＳＦＥＴ１０と逆並列に接続したショットキーダイオードを装着したものが記載されているから、甲第１号証に記載された冷却体の上面に、半導体基体と逆並列構成で接続したダイオードを装着するようなことは、容易に想到することができたものである。
　したがって、本件発明１０は、甲第１、５号証に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　
　ところで、権利者は、本件特許発明は複数の電子構成要素を組み合わせることにより、電子構成要素間の接続長さが最小限になる他、電気的な接続における回路性能が向上させることができる等の主張をしているものの、甲第１号証に記載された半導体デバイスも複数の半導体基体を組み合わせているから、半導体基体間の接続長さを短くすることができる他、電気的な接続における回路性能の向上を図ることができる等の効果を生ずるものと認められる。
　したがって、権利者の、本件特許発明は顕著な効果を奏するものであるとの主張は採用できない。
　
［５］むすび
　以上のとおりであるから、本件発明１〜５、８、１０についての特許は、特許法第２９条第２項の規定に違反してされたものである。
　したがって、本件発明１〜５、８、１０についての特許は、特許法第１１３条第２号に該当し、取り消されるべきものである。
　よって、結論のとおり決定する。
【異議決定日】
平成１４年１月１５日（２００２．１．１５）
【訂正の要旨】
訂正の要旨
（１）訂正事項ａ
　明りょうでない記載の釈明を目的として、特許明細書の発明の名称に、「コパッケージＭＯＳ−ゲートデバイスおよび制御ＩＣ」とあるのを、「ＭＯＳゲート半導体素子と制御ＩＣとをパッケージした半導体デバイス」と訂正する。
（２）訂正事項ｂ
　特許請求の範囲の減縮及び明りょうでない記載の釈明を目的として、特許明細書の特許請求の範囲の請求項１を、「少なくとも１つのパッド領域と該１つのパッド領域と一体となって結合された少なくとも１つの外部接続ピンとを有する導体リードフレームと、相対する面を有するＭＯＳゲート半導体素子により構成された第１の半導体ダイであって、相対する面のうちの第１の面が前記１つのパッド領域と電気的に接触して配置された少なくとも１つの電極を有し、相対する面のうちの第２の面が少なくとも１つのゲートを有する第１の半導体ダイと、相対する面を有する制御ＩＣを構成した第２の半導体ダイであって、前記制御ＩＣの相対する面のうちの第１の面が前記ＭＯＳゲート半導体素子の前記第２の面と接触しているが電気的に絶縁されて配置され、前記制御ＩＣの相対する面のうちの第２の面が前記ゲートに電気的に接続された少なくとも１つの電極を有する第２の半導体ダイとを備えたことを特徴とする半導体デバイス。」と訂正する。
（３）訂正事項ｃ
　明りょうでない記載釈明を目的として、特許明細書の同請求項２を、「請求項１において、前記ＭＯＳゲート半導体素子の前記第１の面がドレインを含み、前記ＭＯＳゲート半導体素子の前記第２の面がソースを含むことを特徴とする半導体デバイス。」と訂正する。
（４）訂正事項ｄ
　特許請求の範囲の減縮を目的として、特許明細書の同請求項３に、「請求項１において、前記１つのパッド領域が少なくとも１つの一体型ピンを含むことを特徴とするデバイス。」とあるのを、全文削除する。
（５）訂正事項ｅ
　明りょうでない記載の釈明を目的として、特許明細書の同請求項４を、訂正明細書の特許請求の範囲の請求項３として、「請求項１において、前記導体リードフレームは、前記パッド領域から分離された複数のピンをさらに含み、前記制御ＩＣは、前記分離された複数のピンのうちのそれぞれ１つのピンに電気的に接続された複数の端子を含むことを特徴とする半導体デバイス。」と訂正する。
（６）訂正事項ｆ
　明りょうでない記載の釈明を目的として、特許明細書の同請求項５を、訂正明細書の同請求項４として、「請求項２において、前記外部接続ピンは、前記ドレインの外部接続を行うことを特徴とする半導体デバイス。」と訂正する。
（７）訂正事項ｇ
　明りょうでない記載の釈明を目的として、特許明細書の同請求項６を、訂正明細書の同請求項５として、「請求項１において、前記導体リードフレームが第２のパッド領域を含むことを特徴とする半導体デバイス。」と訂正する。
（８）訂正事項ｈ
　明りょうでない記載の釈明を目的として、特許明細書の同請求項７を、訂正明細書の同請求項６として、「請求項５において、相対する面を有する他のＭＯＳゲート半導体素子により構成された第３の半導体ダイであって、前記第２のパッド領域上に装着された第１の面と、前記制御ＩＣに電気的に接続されたゲートを含む第２の面とを有する第３の半導体ダイをさらに含むことを特徴とする半導体デバイス。」と訂正する。
（９）訂正事項ｉ
　明りょうでない記載の釈明を目的として、特許明細書の同請求項８を、訂正明細書の同請求項７として、「請求項６において、前記他のＭＯＳゲート半導体素子の前記第２の面が前記１つのパッド領域に電気的に接続されたソースを含むことを特徴とする半導体デバイス。」と訂正する。
（１０）訂正事項ｊ
　明りょうでない記載の釈明を目的として、特許明細書の同請求項９を、訂正明細書の同請求項８として、「請求項１において、前記ＭＯＳゲート半導体素子の前記第２の面が、前記パッド領域から分離されたピンに電気的に接続された他のゲートを含むことを特徴とする半導体デバイス。」と訂正する。
（１１）訂正事項ｋ
　明りょうでない記載の釈明を目的として、特許明細書の同請求項１０を、訂正明細書の同請求項９として、「請求項６において、前記他のＭＯＳゲート半導体素子の前記第２の面が、前記パッド領域から分離されたピンに電気的に接続された他のゲートを含むことを特徴とする半導体デバイス。」と訂正する。
（１２）訂正事項ｌ
　明りょうでない記載の釈明を目的として、特許明細書の同請求項１１を、訂正明細書の同請求項１０として、「請求項１において、前記１つのパッド領域上に装着され、前記ＭＯＳゲート半導体素子と逆並列構成で接続されたダイオードをさらに含むことを特徴とする半導体デバイス。」と訂正する。
（１３）訂正事項ｍ
　明りょうでない記載の釈明を目的として、特許明細書の同請求項１２を、訂正明細書の同請求項１１として、「請求項２において、少なくとも１つの外部接続ピンを含み、前記ソースに電気的に接続された少なくとも１つの他のパッド領域をさらに含むことを特徴とする半導体デバイス。」と訂正する。
（１４）訂正事項ｎ
　明りょうでない記載の釈明を目的として、特許明細書の同請求項１３を、訂正明細書の同請求項１２として、「請求項１において、少なくとも１つの外部接続ピンを有する他のパッド領域をさらに含み、前記１つのパッド領域と前記他のパッド領域とを電気的に結合した容量性要素をさらに含むことを特徴とする半導体デバイス。」と訂正する。
（１５）訂正事項ｏ
　明りょうでない記載の釈明を目的として、特許明細書の同請求項１４を、訂正明細書の同請求項１３として、「少なくとも第１および第２のパッド領域を有する導体リードフレームと、相対する面を有する第１のＭＯＳゲート半導体素子により構成された第１の半導体ダイであって、相対する面のうちの第１の面が前記第１のパッド領域と接触して配置された少なくとも１つの電極を有し、相対する面のうちの第２の面が少なくとも１つのゲートと他の電極とを有する第１の半導体ダイと、相対する面を有する制御ＩＣを構成した第２の半導体ダイであって、前記制御ＩＣの相対する面のうちの第１の面が前記第１のＭＯＳゲート半導体素子の前記第２の面と接触しているが電気的に絶縁されて配置され、前記制御ＩＣの相対する面のうちの第２の面が前記第１のＭＯＳゲート半導体素子の前記ゲートに電気的に接続された少なくとも１つの電極を有する第２の半導体ダイと、相対する面を有するダイオードにより構成された第３の半導体ダイであって、前記ダイオードの相対する面のうちの第１の面が前記第１のパッド領域と電気的に接触して配置され、前記ダイオードの相対する面のうちの第２の面が前記第１のＭＯＳゲート半導体素子の前記他の電極に電気的に接続された少なくとも１つの電極を有する第３の半導体ダイと、相対する面を有する第２のＭＯＳゲート半導体素子により構成された第４の半導体ダイであって、前記第２のＭＯＳゲート半導体素子の相対する面のうちの第１の面が前記第２のパッド領域と電気的に接触して配置された少なくとも１つの電極を有し、前記第２のＭＯＳゲート半導体素子の相対する面のうちの第２の面が少なくとも１つのゲートと他の電極とを有し、前記第２のＭＯＳゲート半導体素子の前記ゲートが前記制御ＩＣに電気的に接続され、前記第２のＭＯＳゲート半導体素子の前記他の電極が前記第１のパッド領域に電気的に接続された第４の半導体ダイとを備えたことを特徴とする半導体デバイス。」と訂正する。
（１６）訂正事項ｐ
　明りょうでない記載の釈明を目的として、特許明細書の同請求項１５を、訂正明細書の同請求項１４として、「請求項１３において、前記第１のＭＯＳゲート半導体素子の前記第１の面がドレインを含み、前記第１のＭＯＳゲート半導体素子の前記第２の面の前記他の電極がソースを含むことを特徴とする半導体デバイス。」と訂正する。
（１７）訂正事項ｑ
　明りょうでない記載の釈明を目的として、特許明細書の同請求項１６を、訂正明細書の同請求項１５として、「請求項１３において、前記第２のＭＯＳゲート半導体素子の前記第１の面がドレインを含み、前記第２のＭＯＳゲート半導体素子の前記第２の面の前記他の電極がソースを含むことを特徴とする半導体デバイス。」と訂正する。
（１８）訂正事項ｒ
　明りょうでない記載の釈明を目的として、特許明細書の同請求項１７を、訂正明細書の同請求項１６として、「請求項１３において、前記ダイオードの前記第１の面がマイナス極を含み、前記ダイオードの第２の面がプラス極を含むことを特徴とする半導体デバイス。」と訂正する。
（１９）訂正事項ｓ
　明りょうでない記載の釈明を目的として、特許明細書の同請求項１８を、訂正明細書の同請求項１７として、「請求項１３において、前記導体リードフレームが、前記第１のＭＯＳゲート半導体素子の前記他の電極に電気的に接続された第３のパッド領域を含むことを特徴とする半導体デバイス。」と訂正する。
（２０）訂正事項ｔ
　明りょうでない記載の釈明を目的として、特許明細書の同請求項１９を、訂正明細書の同請求項１８として、「請求項１３において、前記第１のＭＯＳゲート半導体素子の前記第２の面が、前記パッド領域から分離されたピンに電気的に接続された他のゲートを含むことを特徴とする半導体デバイス。」と訂正する。
（２１）訂正事項ｕ
　明りょうでない記載の釈明を目的として、特許明細書の同請求項２０を、訂正明細書の同請求項１９として、「請求項１３において、前記第２のＭＯＳゲート半導体素子の前記第２の面が、前記パッド領域から分離されたピンに電気的に接続された他のゲートを含むことを特徴とする半導体デバイス。」と訂正する。
（２２）訂正事項ｖ
　明りょうでない記載の釈明を目的として、特許明細書の【０００１】の記載を、「本発明は．携帯用電子装置のためのＭＯＳゲート半導体素子と制御ＩＣとをパッケージした半導体デバイスに関し、より詳細には、少なくとも１つのＦＥＴ（ｆｉｅｌｄ−ｅｆｆｅｃｔｔｒａｎｓｉｓｔｏｒ）と、ショットキーダイオードと、適切な制御回路ＩＣ（ｉｎｔｅｇｒａｔｅｄｃｉｒｃｕｉｔ）とを使用するスイッチング電源などに用いられる、ＭＯＳゲート半導体素子と制御ＩＣとをパッケージした半導体デバイスに関する。」と訂正する。
（２３）訂正事項ｗ
　明りょうでない記載の釈明を目的として、特許明細書の【００１２】の記載を、「本発明によると、半導体デバイスは、少なくとも１つのパッド領域と該１つのパッド領域と一体となって結合された少なくとも１つの外部接続ピンとを有する導体リードフレームと、相対する面を有するＭＯＳゲート半導体素子により構成された第１の半導体ダイであって、相対する面のうちの第１の面が前記１つのパッド領域と電気的に接触して配置された少なくとも１つの電極を有し、相対する面のうちの第２の面が少なくとも１つのゲートを有する第１の半導体ダイと、相対する面を有する制御ＩＣを構成した第２の半導体ダイであって、前記制御ＩＣの相対する面のうちの第１の面が前記ＭＯＳゲート半導体素子の前記第２の面と接触しているが電気的に絶縁されて配置され、前記制御ＩＣの相対する面のうちの第２の面が前記ゲートに電気的に接続された少なくとも１つの電極を有する第２の半導体ダイとを備えた。」と訂正する。
（２４）訂正事項ｘ
　明りょうでない記載の釈明を目的として、特許明細書の【００２３】の記載を、「リードフレーム４０は、パッド４８Ａ、４８Ｂ、および４８Ｃのうちの少なくとも１つのパッドに結合された外部接続ピン、または分離されたピンのいずれかである接続リード４６を含む。例えばリードＤ１、ＳＩ／Ｄ２、Ｓ２など、外部接続ピンは、パッド４８Ａ、４８Ｂ、４８Ｃのうちの１つと一体になっている。他の分離されたピンは、パッド４８Ａ、４８Ｂ、４８Ｃか、制御ＩＣ１６、トランジスタＱ１、Ｑ２か、ダイオードＤ１上の接続点に、１つ以上のボンディングワイヤ２６により電気的に接続されている。パッド４８Ａ、４８Ｂ、４８Ｃ間の相互接続も、１つ以上のボンディングワイヤ２６を使用して行うことができる。」と訂正する。
（５４）【発明の名称】
ＭＯＳゲート
半導体素子と
とをパッケージした半導体デバイス
（５７）【特許請求の範囲】
　【請求項１】　少なくとも１つのパッド領域
と該１つのパッド領域と一体となって結合された少なくとも１つの外部接続ピンと
　相対する面を有するＭＯＳゲート半導体
素子により構成された
　相対する面を有する制御ＩＣを
構成した
前記
半導体素子
前記
が前
接続
　を備えたことを特徴とする半導体デバイス。
　【請求項２】　請求項１において、前記ＭＯＳゲート
半導体素子
半導体素子
半導体
　【請求項３】　請求項１において、前記
導体
は、前記パッド領域から
複数の
は、前
分離された複数の
のピ
半導体
　【請求項４】　請求項２において、前記
外部接続ピンは
ンの
うこ
半導体
　【請求項５】　請求項１において、前記
導体
半導体
　【請求項６】　請求項５において、
相対する面を有する他のＭＯＳゲート半導体素子により構成された第３の半導体ダイであって、
の面
の面
第３の半導体ダイ
半導体
　【請求項７】　請求項６において、前記
他
半導体素子
半導体
　【請求項８】　請求項１において、前記ＭＯＳゲート
半導体素子
の面
前記パッド領域から
たピ
半導体
　【請求項９】　請求項６において、前記他のＭＯＳゲート
半導体素子
の面
前記パッド領域から
たピ
半導体
　【請求項１０】　請求項１において、前記１つのパッド領域上に装着され、前記ＭＯＳゲート
半導体素子
半導体
　【請求項１１】　請求項２において、少なくとも１つの
外部接続
、前
半導体
　【請求項１２】　請求項１において、少なくとも１つの
外部接続
、前
を
し
半導体
　【請求項１３】　少なくとも第１および第２のパッド領域を有する導体リードフレームと、
　相対する面を有する第１のＭＯＳゲート半導体
素子により構成された
他
　相対する面を有する制御ＩＣを
構成した
前記
半導体素子
前記
素子
接続
　相対する面を有するダイオード
により構成された
前記
のパ
前記ダイオードの
素子
他
接続
　相対する面を有する第２のＭＯＳゲート半導体
素子により構成された
前記
素子
前記第２のＭＯＳゲート半導体素子の
他
素子
接続
素子
他
接続
　を
備えた
　【請求項１４】　請求項１３において、前記第１のＭＯＳゲート
半導体素子
半導体素子
半導体
　【請求項１５】　請求項１３において、前記第２のＭＯＳゲート
半導体素子
半導体素子
半導体
　【請求項１６】　請求項１３において、前記ダイオードの前記第１の面がマイナス極を含み、前記ダイオードの第２の面がプラス極を含むことを特徴とする
半導体
　【請求項１７】　請求項１３において、前記
導体
素子
半導体
　【請求項１８】　請求項１３において、前記第１のＭＯＳゲート
半導体素子
前記パッド領域から
たピ
半導体
　【請求項１９】　請求項１３において、前記第２のＭＯＳゲート
半導体素子
の面
前記パッド領域から
たピ
半導体
【発明の詳細な説明】
　【発明の属する技術分野】
　本発明は、携帯用電子装置のための
ＭＯＳゲート半導体素子と制御ＩＣとをパッケージした半導体デバイス
に用いられる、ＭＯＳゲート半導体素子と制御ＩＣとをパッケージした半導体デバイス
　【従来の技術】
　図１を説明する。例えば、バック（ｂｕｃｋ）電源１０であるフォワードスイッチング電源では、ＦＥＴトランジスタの使用が知られている。この電源１０は、プラス端子とマイナス端子を有する入力直流電源Ｖｉｎに結合されている。Ｖｉｎのプラス端子とマイナス端子の間に入力フィルタキャパシタ１２が結合され、ローカルなエネルギー蓄積源として機能する。
　Ｖｉｎのプラス端子とマイナス端子の間に、第１および第２のスイッチングトランジスタＱ１、Ｑ２が直列に結合されている。トランジスタＱ１およびＱ２を、ゲートと、ドレインと、ソースを有するＭＯＳゲートＦＥＴとすることができることが知られている。当技術分野では周知のことであるが、制御ＩＣ１６が、それぞれ、トランジスタＱ１およびＱ２のゲートＧ１、Ｇ２にゲート信号を供給し、トランジスタＱ１、Ｑ２の接続点から変調された（ＰＷＭ）パルス信号を発生させる。
　当技術分野では周知のことであるが、トランジスタを分路させるフリーホイール電流パスを設けるために、トランジスタＱ２にはショットキーダイオードＤ１が逆並列に結合されている。
　Ｖｏにおける直流出力電力を比較的安定かつ円滑に供給するため、当技術分野でも周知のことであるが、直列結合されたインダクタＬと、シャント結合されたキャパシタ１４とを使用する２次フィルタを備えている。この２次フィルタは、ＰＷＭ信号の高周波成分をほぼすべて減衰させて、Ｖｏのプラス端子とマイナス端子の間に直流出力電圧を発生させる。
　抵抗器の両端間に、インダクタＬを流れる電流を示す電圧を生じさせることができるように、インダクタＬと直列に検出抵抗器Ｒｓが設けられる。検出された電圧は制御ＩＣ１６に入力され、それによってスイッチングトランジスタＱ１およびＱ２を、例えば電流モード制御によって適切に制御することができる。さらに、Ｖｏのプラス端子からマイナス端子まで抵抗器分割器を結合し、抵抗器Ｒ１とＲ２を使用する。検出された電圧が抵抗器Ｒ１およびＲ２の接合部から取り出され、制御ＩＣ１６に入力される。検出された電圧は、Ｖｏにおける電圧レベルに関する情報を提供し、制御ＩＣ１６がトランジスタＱ１およびＱ２を、例えば、電圧モード制御によって適正にバイアスさせるためにも使用される。
　トランジスタＱ１およびＱ２のスイッチング周波数が比較的高く、トランジスタを流れる電流のレベルも比較的高いため、パッケージ化に関する考慮が重要になる。例えば、トランジスタＱ１およびＱ２とダイオードＤ１は、スイッチング頻度が高く、電流条件が高いため、高温で動作する可能性がある。さらに、トランジスタＱ１およびＱ２と、制御ＩＣ１６と、ダイオードＤ１を相互接続した長さによって、望ましくない浮遊インダクタンスが生じ、この浮遊インダクタンスによって過度の雑音と、過度の放熱と、スプリアスな回路動作が起こる可能性がある。
　さらに、スイッチング電源１０を、例えば携帯用電子装置である電子装置に組み込む場合、回路基板の総面積のうちの電源１０に割り振られる面積が重要になる。一般に、トランジスタＱ１およびＱ２と、ダイオードＤ１などの電源構成要素は、比較的大きなフットプリント（ｆｏｏｔｐｒｉｎｔ）を有する。トランジスタＱ１およびＱ２を収容するのにＴＯ−２２０パッケージが使用されることが多い。このパッケージは占有面積に対してサイズが比較的大きく、シリコン対フットプリント比が比較的小さい（約１５％）。
　その結果、携帯用電子装置の設計者に対する、電源１０に使用される面積および／または体積を削減するという圧力が益々大きくなっている。
　【発明が解決しようとする課題】
　したがって、当技術分野では、寄生インダクタンスを最小限に抑えることによってパッケージの大きさを縮小し重さを軽減するとともに、回路性能を向上させるように電源構成要素と制御回路をカプセル封止する新規なパッケージが必要である。
　【課題を解決するための手段】
　従来技術の欠点を克服するために、本発明は、上面と下面とを有し、パワートランジスタダイの下面が基板上に装着されたパワートランジスタダイと、パワートランジスタを制御し、絶縁性エポキシを使用してパワートランジスタダイの上面に装着された制御回路とを含む携帯用電子装置用の電子パッケージを提供する。
　本発明によると、半導体デバイスは
、少なくとも１つのパッド領域と該１つのパッド領域と一体となって結合された少なくとも１つの外部接続ピンとを有する導体リードフレームと、相対する面を有するＭＯＳゲート半導体素子により構成された第１の半導体ダイであって、相対する面のうちの第１の面が前記１つのパッド領域と電気的に接触して配置された少なくとも１つの電極を有し、相対する面のうちの第２の面が少なくとも１つのゲートを有する第１の半導体ダイと、相対する面を有する制御ＩＣを構成した第２の半導体ダイであって、前記制御ＩＣの相対する面のうちの第１の面が前記ＭＯＳゲート半導体素子の前記第２の面と接触しているが電気的に絶縁されて配置され、前記制御ＩＣの相対する面のうちの第２の面が前記ゲートに電気的に接続された少なくとも１つの電極を有する第２の半導体ダイとを備えた
　本発明のその他の特徴および効果は、添付図面を参照する、本発明の以下の記述から明らかになろう。
　【発明の実施の形態】
　本発明を説明するため、好ましい態様を図面に示すが、本発明は図示した厳密な配置構成および手段に限定されないことは当然のことである。
　図２は本発明のパッケージ２０を示す。図２において、同一符号は同一要素を示す。図を明瞭にするため、図２に示すパッケージ２０は、通常は、パッケージ２０の電子構成要素をカプセル封止するためのカバーを含ませていない。図２には下部２２Ａのみを示す。この下部２２Ａには、リードフレームと、基板と、パターン形成可能相互接続（別々に図示されていない）を有する。パターン形成可能相互接続上には、本発明の電子構成要素がマウントされている。
　具体的には、パッケージ２０は、ＭＯＳＦＥＴまたはその他のＭＯＳゲートパワーデバイスとすることができる第１のトランジスタＱ１および第２のトランジスタＱ２と、制御ＩＣ１６と、ショットキーダイオードであることが好ましいダイオードＤ１とを含む。トランジスタＱ１およびＱ２は、周知の技法を使用して、例えば接続エポキシおよび／またはハンダによって基板に接続されている。ダイオードＤ１も同様にして基板に接続することができる。
　各トランジスタＱ１およびＱ２としては、好ましくはソース結合されたＳ１およびＳ２を含む上面と、好ましくはドレイン結合されたＤ１およびＤ２を含む下面を有するＭＯＳＦＥＴが好ましい。
　制御ＩＣ１６はトランジスタＱ２の上面に、適正な相互結合媒体を用いてマウントされている。この相互結合媒体は周知の供給源から入手可能な絶縁性エポキシであることが好ましい。さらに、この絶縁性エポキシとしては、電気的な絶縁特性を有するが、制御ＩＣ１６とトランジスタＱ２との間で熱伝導が行われるものが好ましい。
　図３は図２のパッケージ２０の側断面を示す。パッケージ２０は下部２２Ａと上部２２Ｂを含み、下部２２Ａと上部２２Ｂにより内部空間２８を有するエンクロージャが形成されている。端子２４はパッケージ内の回路を外部回路に相互接続するものであって、内部空間２８に進入され、リードフレーム４０の一部を形成している。トランジスタＱ２の下面は、全体的に、例えば導電性エポキシを使用して、界面４２においてリードフレーム４０のパッド領域に電気的に接続されている。しかし、ＩＣ１６は界面４４でトランジスタＱ２の上面に、絶縁性エポキシを用いて結合されている。ボンディングワイヤ２６により必要に応じて制御回路ＩＣ１６が端子２４に接続されている。
　パッケージ２０の内部空間２８はＡｌＮｉなどの熱伝導性充填材３０でほぼ満たされているのが好ましい。充填材３０はパッケージの電子構成要素からパッケージ２０の上部および下部２２ａ、２２ｂと端子２４に熱が伝わるように保証し、それによってパッケージ２０の熱効率を向上させる。
　トランジスタＱ２の上面はソース接続Ｓ２を含み、その上にアルミニウム層が配置されるのが好ましい。したがって、トランジスタＱ２の上面は制御ＩＣ１６のヒートシンクとなる。
　図４は本発明の一実施形態によるリードフレーム４０とそれにマウントされた電子構成要素の配置を示す。リードフレーム４０は３つの独立したパッドまたは受け入れ領域４８Ａ、４８Ｂ、および４８Ｃを含む。独立したパッド領域４８Ａ、４８Ｂ、および４８Ｃは、電子構成要素と外部電子デバイスとの間と、電子構成要素がマウントされた受け入れ領域との電気的な接続を可能にする。
　リードフレーム４０は
、パ
ピン、
分離された
のいずれかである接続リード
外部
ピンは
分離されたピンは
　リードフレーム４０の第１のパッド４８Ａは、トランジスタＱ１の下面を受け入れるように適合化されており、トランジスタＱ１の下面は周知の方法、好ましくは導電性エポキシを使用して、パッド４８Ａに接着される。トランジスタＱ１の下面はドレインＤ１接続を含むことが好ましく、したがって、受け入れ領域４８Ａと一体になったリードにＤ１と符号が付してある。
　パッド４８Ｂは、その上にトランジスタＱ２を受け入れるように適合化されている。トランジスタＱ１の場合と同様、トランジスタＱ２の下面は、適正な方法を用いてパッド４８Ｂに適切に固着されるドレインＤ２を含むことが好ましい。リードＳ１／Ｄ２は受け入れパッド４８Ｂに直接結合される。受け入れパッド４８Ｂは、パッド領域４８Ｂに導電固着されたマイナス端子と、ボンディングワイヤによってトランジスタＱ２のソースＳ２に接続されたプラス端子とを有するショットキーダイオードＤ３も受け入れる。
　パッド４８Ｃにより、複数のワイヤボンド２６Ｂを介してトランジスタＱ２のソースＳ２への接続が可能になる。
　パッド４８Ａ、４８Ｂ、および４８Ｃにより、トランジスタＱ１およびＱ２とダイオードＤ３が容易に互いに近接して相互接続され、相互接続の長さを最小限にするようなサイズおよび形状が有利である。例えば、トランジスタＱ１のソースＳ１は比較的短い多数のボンディングワイヤ２６ＡによってトランジスタＱ２のドレインＤ２に結合される。トランジスタＱ２のソースＳ２とパッド４８Ｃとの間の相互接続は、やはり比較的短い多数のボンディングワイヤ２６Ｂが使用される。その結果、回路内に生じる浮遊インダクタンスが最小化され、したがって回路の動作が改良される。
　さらに、ボンディングワイヤ２６Ｃにより、制御回路ＩＣ１６と、トランジスタＱ１のゲートＧ１およびソースＳ１との間が接続されて、ゲート−ソースループが形成され、ボンディングワイヤ２６Ｃはゲート−ソースループ内の寄生インダクタンスを低減し、トランジスタＱ１の高速オン／オフが可能になるほど極めて短い。同様に、制御ＩＣ１６とトランジスタＱ２のゲートＧ２およびソースＳ２との間の相互接続はボンディングワイヤ２６Ｄによって行われて、ゲート−ソースループが形成され、浮遊インダクタンスが低減されるほど極めて短い。
　好ましい構成では、シリコンダイのサイズは次の通りである。１）トランジスタＱ１は約１４０×８０ミル（約３．５５６ｍｍ×約２．０３２ｍｍ）、２）トランジスタＱ２は約１４０×１６９ミル（約３．５５６ｍｍ×約４．２９３ｍｍ）、３）制御ＩＣ１６は約８０×１２０ミル（約２．０３２ｍｍ×約３．０４８ｍｍ）、４）ダイオードＤ１は約３６×３６ミル（約０．９１４ｍｍ×約０．９１４ｍｍ）である。上述したことから当業者にとって明らかなことであるが、制御ＩＣ１６の表面積はトランジスタＱ２の表面積ぐらいにしかできない。
　本発明のパッケージ２０の利点は次の通りである。
　１．パッケージ２０のフットプリント面積が大幅に削減される。
　２．パッケージ２０のシリコン面積とフットプリント面積の比が約５０％を超える（約７５％とすることが可能である）。
　３．パッケージ２０のフットプリントの総面積が慣用のパッケージングと比較して約４７％削減される。
　４．３つの独立したパッド４８Ａ、４８Ｂ、および４８Ｃにより、電子構成要素に必要な受け入れ領域が提供され、同様に、ドレインＤ１と、Ｓ１／Ｄ２接続部と、ソースＳ２とが電源接続される。
　５．ショットキーダイオードＤ３を普通なら使用不能な場所に配置することができる。
　６．実質的に短いゲート−ソースループによって、寄生インダクタンスが低減され、スイッチング性能が向上するとともに、トランジスタＱ１およびＱ２のゲートおよびソースへのケルビン接続が容易になる。
　７．トランジスタＱ２と制御回路ＩＣ１６との間の電気特性が整合される。
　８．パッケージの総重量が軽くなる。
　パッケージ２０には、図１に示すスイッチング電源１０の回路のすべてを含めることができる。電源１０は、約５から２４ボルトの入力電圧により、約７アンペアで約１．２ボルトから２．０ボルトの出力電圧を出力し、公称電圧は１．６ボルトである。
　図５は本発明の他の実施形態を示す。リードフレーム１４０は図４の実施形態に関して説明したのと同じ方式で接続を行う３つの独立したパッド１４８Ａ、１４８Ｂ、および１４８Ｃを含む。リードフレーム１４０は前述の方式と同じ方式で接続を行う接続リード１４６も含む。
　しかし、図４のトランジスタＱ１およびＱ２に代えて、トランジスタＱ１１およびＱ１２を設け、トランジスタＱ１１およびＱ１２はデュアルゲートによって制御される。トランジスタＱ１１は、図４の方式と同様の方式でボンディングワイヤ１２６Ｃによって制御ＩＣ１１６に接続された内部制御ゲートＧ１１Ａを備える。トランジスタＱ１１はワイヤ１２６Ｅによって外部ピン１２８に接続された外部接続下ゲートＧ１１Ｂも備える。同様に、トランジスタＱ１２はワイヤボンド１２６Ｄによって制御ＩＣ１１６に接続された内部接続ゲートＧ１２Ａを備える。トランジスタＱ１２はリード１２６Ｆによって外部ピン１１４に接続された外部接続ゲートＧ１２Ｂも備える。
　さらに、トランジスタＱ１１のソースＳ１１は、多数のボンディングワイヤ１２６Ａによってパッド領域１４８Ｂに接続され、パッド領域１４８ＢにはトランジスタＱ１２のドレインが接続されている。トランジスタＱ１１のドレインはパッド領域１４８Ａに接続され、パッド領域１４８Ａは一体型ピン１０１および１０２へ外部接続される。トランジスタＱ１２のドレインは、ピン１２１、１２２、および１２３を介して外部接続され、トランジスタＱ１２のソースＳ１２は多数のボンディングワイヤ１２６Ｂによってパッド領域１４８Ｃに接続され、制御ＩＣ１１６にボンディングワイヤによって接続されている。
　ショットキーダイオードＤ１３が、トランジスタＱ１２のソースＳ１２に接続される多数のボンディングワイヤによって、トランジスタＱ１２に逆並列に接続され、パッド領域１４８Ｂに直接接続されている。
　図４の実施形態と同様に、パッド領域１４８Ａ、１４８Ｂ、および１４８Ｃにより、トランジスタＱ１１およびＱ１２とダイオードＤ１３が容易に互いに近接して相互接続され、構成要素間の接続の長さが最小限になるようなサイズおよび形状になっている。
　トランジスタＱ１１およびＱ１２とダイオードＤ１３の間の接続と、それらの外部接続を示す回路図を図６に示す。トランジスタＱ１１およびＱ１２のゲートがそれぞれ外部ピン１２８および１１４に接続され、内部接続によって制御ＩＣに接続されていることに留意されたい。さらに、接続が図示されていない各ピンは、制御ＩＣ１１６のそれぞれの端子に接続されている。
　熱効率を向上させるために、トランジスタＱ１またはＱ１１をパッケージ４０または１４０から除き、ＴＯ−２２０パッケージ内などの個別トランジスタを使用して実施することも可能であることに留意されたい。
　一例として、パッケージ２４０内のパッド領域２４８Ａにマウントされた単一のトランジスタＱ２１と、トランジスタＱ２１の上にマウントされた制御ＩＣ２１６を図７に示す。この実施形態では、制御ＩＣ２１６はリードワイヤ２２６Ａを介してトランジスタＱ２１のゲートＧ２１に接続されている。トランジスタＱ２１のソースＳ２１は、多数のボンディングワイヤ２２６Ｂおよび２２６Ｃによって、一体型外部ピンを有するパッド領域２４８Ｂおよび２４８Ｃにそれぞれ接続されている。トランジスタＱ２１のドレインは、やはり２本の一体型外部ピンを有するパッド領域２４８Ａに接続されている。制御ＩＣ２１６のそれぞれのパッド領域を他の分離された外部ピンに接続するボンディングワイヤも備えられている。
　この場合も、パッド領域２４８Ａ、２４８Ｂ、および２４８Ｃは、制御ＩＣおよびトランジスタとの接続の長さが最小限になるように構成されている。
　図８に、トランジスタＱ３１の上に制御ＩＣ３１６がマウントされ、図７と類似した相互接続および外部接続を備えた本発明の他の実施形態を示す。しかし、この実施形態では、パッド３４８Ａの上にダイオードＤ３１も設けられ、その下面はパッド領域に電気的に接続されたマイナス端子を含み、その上面はボンディングワイヤによってトランジスタＱ３１のソースＳ３１に接続されたプラス端子を含む。さらに、ボンディングワイヤ３２６Ｄによって制御ＩＣ３１６の端子に接続された第４のパッド領域３４８Ｄも備える。パッド領域３４８Ａおよび３４８Ｄの上にシャント容量性要素Ｃ３１も設けられ、この２つのパッド領域が接続してある。
　図９に、パッド領域４４８Ａ、４４８Ｂ、４４８Ｃ、４４８Ｄと、制御ＩＣ４１６と、トランジスタＱ４１と、ダイオードＤ４１と、容量性要素Ｃ４１と、図８のものと類似したそれらの相互接続４２６Ａ、４２６Ｂ、４２６Ｃ、４２６Ｄ、４２６Ｅを含む、本発明の他の実施形態を示す。さらに、第５のボンディングパッド領域４４８Ｅを設けてあり、その上にゲートＧ４２とソースＳ４２を有する第２のトランジスタＱ４２がマウントしてあり、ゲートＧ４２とソースＳ４２はボンディングワイヤ４２６Ｆによって制御ＩＣ４１６上のそれぞれのボンディングパッドに接続してある。ソースＳ４２は多数のワイヤ４２６Ｇによってパッド４４８Ａにも接続してあり、それによってトランジスタＱ４１のドレインとダイオードＤ４１に接続してある。ボンディングワイヤ４２６Ｈを介してソースＳ４１の他の外部接続を可能にする他のパッド領域４４８Ｆも設けてある。
　以上説明した本発明の好ましい実施形態は、例示と説明のために示したものであり、網羅的であることや、本発明を、開示した厳密な態様に限定することを意図したものではない。上述の教示に照らせば多くの変更および変形態様が可能である。本発明の範囲は、上述の詳細な説明によってではなく、特許請求の範囲によって限定されるものと意図される。
【図面の簡単な説明】
　【図１】
　周知のスイッチング電源回路を示す回路図である。
　【図２】
　本発明によるパッケージの下部を示す図である。
　【図３】
　図２のパッケージの側断面図である。
　【図４】
　本発明一実施形態のリードフレームを示す上面図である。
　【図５】
　本発明他の実施形態のリードフレームを示す上面図である。
　【図６】
　図５のリードフレームの相互接続の一部分を示す回路図である。
　【図７】
　本発明他の実施形態のリードフレームを示す上面図である。
　【図８】
　本発明他の実施形態のリードフレームを示す上面図である。
　【図９】
　本発明他の実施形態のリードフレームを示す上面図である。
　【符号の説明】
　１６　制御ＩＣ
　２０　パッケージ
　２４　端子
　２６，１２６　ボンディングワイヤ
　２８　内部空間
　３０　充填材
　４０　リードフレーム
　４２、４４　界面
　４６　接続リード
　４８　パッド
　Ｄ１３　ショットキーダイオード
　Ｑ１１、Ｑ１２　トランジスタ
　Ｓ１１、Ｓ１２　ソース