(57)【要約】  セットアップ・ホールド時間が極めて短い半導体記憶回路を提供する。そこで、データ入力信号Ｄｉｎ＿Ｐ，Ｄｉｎ＿Ｎか基準電位線ＶＲＥＦＬ１かを選択して出力するスイッチ部ＳＷＢＫ１と、このＳＷＢＫ１からの出力を差動対トランジスタ（ＭＮ１，ＭＮ２）の入力として動作するデータ出力部ＤＯＢＫ１と、ＤＯＢＫ１の出力（Ｄｏ＿Ｐ，Ｄｏ＿Ｎ）をラッチするデータ保持部ＬＴＢＫ１を備える。ＤＯＢＫ１は、ＳＷＢＫ１によりＶＲＥＦＬ１が選択された際に、データ保持部ＬＴＢＫ１の論理閾値よりも低い又は高い第１電位をＤｏ＿Ｐ，Ｄｏ＿Ｎから出力するように構成される。したがって、その後にＳＷＢＫ１によりＤｉｎ＿Ｐ，Ｄｉｎ＿Ｎが選択された際には、Ｄｏ＿Ｐ，Ｄｏ＿Ｎとして第１電位からのデータ遷移が行われ、再びＶＲＥＦＬ１が選択された際には、当該データが保持される。
2011001785.tif 000002
【特許請求の範囲】
【請求項１】
一端に第１電源が供給され、他端が第１出力ノードに接続される第１素子と、
一端に前記第１電源が供給され、他端が第２出力ノードに接続され、前記第１素子と同一のオン抵抗特性を持つ第２素子と、
第１入力ノードによって駆動され、一端に第２電源が供給され、他端が前記第１出力ノードに接続される第１導電型の第１トランジスタと、
第２入力ノードによって駆動され、一端に前記第２電源が供給され、他端が前記第２出力ノードに接続され、前記第１トランジスタと同一のオン抵抗特性を持つ前記第１導電型の第２トランジスタと、
前記第１および第２電源によって動作し、前記第１および第２出力ノードの論理レベルに応じてラッチ動作を行うラッチ回路と、
前記第１および第２トランジスタを共にオン状態に駆動する大きさを持つ第１電位が伝達される第１基準ノードおよび第２基準ノードと、
クロック信号が第１論理レベルの際に前記第１入力ノードを前記第１基準ノードに接続し、前記クロック信号が第２論理レベルの際に前記第１入力ノードに相補信号となる差動入力信号の一方を伝達する第１スイッチ部と、
前記クロック信号が前記第１論理レベルの際に前記第２入力ノードを前記第２基準ノードに接続し、前記クロック信号が前記第２論理レベルの際に前記第２入力ノードに前記差動入力信号の他方を伝達する第２スイッチ部とを備え、
前記第１および第２素子と、前記第１および第２トランジスタのオン抵抗特性は、前記クロック信号が前記第１論理レベルの際に、前記第１および第２出力ノードの電位が前記ラッチ回路の論理閾値よりも高い電位又は低い電位となるように定められていることを特徴とする半導体記憶回路。
【請求項２】
請求項１記載の半導体記憶回路において、
前記第１素子は、前記第２出力ノードによって駆動される第２導電型の第３トランジスタであり、
前記第２素子は、前記第１出力ノードによって駆動される前記第２導電型の第４トランジスタであることを特徴とする半導体記憶回路。
【請求項３】
請求項２記載の半導体記憶回路において、更に、
前記第２出力ノードによって駆動され、前記第１トランジスタと並列に接続される前記第１導電型の第５トランジスタと、
前記第１出力ノードによって駆動され、前記第２トランジスタと並列に接続される前記第１導電型の第６トランジスタを有することを特徴とする半導体記憶回路。
【請求項４】
請求項１記載の半導体記憶回路において、
前記第１素子は、前記第１入力ノードによって駆動される第２導電型の第７トランジスタであり、
前記第２素子は、前記第２入力ノードによって駆動される前記第２導電型の第８トランジスタであり、
前記第１基準ノードは、前記第１出力ノードに接続され、
前記第２基準ノードは、前記第２出力ノードに接続されることを特徴とする半導体記憶回路。
【請求項５】
請求項１記載の半導体記憶回路において、
前記ラッチ回路は、セット・リセットラッチ回路であることを特徴とする半導体記憶回路。
【請求項６】
請求項１記載の半導体記憶回路において、
前記第１および第２スイッチ部は、それぞれ、前記クロック信号によってオン・オフが制御される複数のＣＭＯＳスイッチ回路によって構成されることを特徴とする半導体記憶回路。
【請求項７】
一端に第１電源が供給され、他端が第１出力ノードに接続され、クロック信号が第１論理レベルの際にオンに駆動される第１導電型の第１トランジスタと、
一端に前記第１電源が供給され、他端が第２出力ノードに接続され、前記クロック信号が前記第１論理レベルの際にオンに駆動される前記第１導電型の第２トランジスタと、
一端が共通ノードに接続され、他端が前記第１出力ノードに接続され、相補信号となる差動入力信号の一方によって駆動される第２導電型の第３トランジスタと、
一端が前記共通ノードに接続され、他端が前記第２出力ノードに接続され、前記差動入力信号の他方によって駆動される前記第２導電型の第４トランジスタと、
一端に第２電源が供給され、他端が前記共通ノードに接続され、前記クロック信号が第２論理レベルの際にオンに駆動される前記第２導電型の第５トランジスタと、
前記第１電源と前記第２電源によって動作し、前記第２導電型の第６および第７トランジスタを含み、前記第１および第２出力ノードからの信号をそれぞれ前記第６および第７トランジスタで受け、第３および第４出力ノードに信号を出力する差動出力回路と、
前記第３および第４出力ノードの信号をラッチするラッチ回路とを備え、
前記差動出力回路は、前記クロック信号が前記第１論理レベルの場合に、前記第３および第４出力ノードから前記ラッチ回路の論理閾値よりも高い電位又は低い電位を共に出力することを特徴とする半導体記憶回路。
【請求項８】
請求項７記載の半導体記憶回路において、
前記差動出力回路は、
一端に前記第１電源が供給され、他端が前記第３出力ノードに接続され、前記第４出力ノードによって駆動される前記第１導電型の第８トランジスタと、
一端に前記第１電源が供給され、他端が前記第４出力ノードに接続され、前記第３出力ノードによって駆動される前記第１導電型の第９トランジスタと、
一端に前記第２電源が供給され、他端が前記第３出力ノードに接続される前記第６トランジスタと、
一端に前記第２電源が供給され、他端が前記第４出力ノードに接続される前記第７トランジスタとを有することを特徴とする半導体記憶回路。
【請求項９】
請求項７記載の半導体記憶回路において、
前記ラッチ回路は、セット・リセットラッチ回路であることを特徴とする半導体記憶回路。
【請求項１０】
第１および第２入力ノードからの信号をそれぞれ第１および第２トランジスタで受け、第１および第２出力ノードに信号を出力する差動出力回路と、
前記第１および第２入力ノードに相補信号となる差動入力信号を伝達するか、または共に第１電位を伝達するかを選択する伝達回路と、
前記第１および第２出力ノードの信号をラッチするラッチ回路とを備え、
前記第１電位は、前記第１および前記第２トランジスタを共にオン状態に駆動する大きさであり、
前記差動出力回路は、前記伝達回路が前記第１電位を伝達した際には前記第１および第２出力ノードから前記ラッチ回路の論理閾値よりも高い電位又は低い電位を共に出力し、前記伝達回路が前記差動入力信号を伝達した際には前記第１および第２出力ノードから相補信号となる差動出力信号を出力することを特徴とする半導体記憶回路。
【請求項１１】
請求項１０記載の半導体記憶回路において、
前記ラッチ回路と前記差動出力回路は、共に第１電源と第２電源によって動作することを特徴とする半導体記憶回路。
【請求項１２】
請求項１１記載の半導体記憶回路において、
前記第１電位は、前記第１電源の電位または前記第２電源の電位であることを特徴とする半導体記憶回路。
【請求項１３】
請求項１２記載の半導体記憶回路において、
前記差動出力回路は、
一端に前記第１電源が供給され、他端が前記第１出力ノードに接続され、前記第２出力ノードによって駆動される第１導電型の第３トランジスタと、
一端に前記第１電源が供給され、他端が前記第２出力ノードに接続され、前記第１出力ノードによって駆動される前記第１導電型の第４トランジスタと、
一端に前記第２電源が供給され、他端が前記第１出力ノードに接続され、前記第１入力ノードによって駆動される第２導電型の前記第１トランジスタと、
一端に前記第２電源が供給され、他端が前記第２出力ノードに接続され、前記第２入力ノードによって駆動される前記第２導電型の前記第２トランジスタとを有することを特徴とする半導体記憶回路。
【請求項１４】
請求項１２記載の半導体記憶回路において、
前記伝達回路は、
一端に前記第１電源が供給され、他端が前記第１入力ノードに接続され、クロック信号が第１論理レベルの際にオンに駆動される第１導電型の第５トランジスタと、
一端に前記第１電源が供給され、他端が前記第２入力ノードに接続され、前記クロック信号が前記第１論理レベルの際にオンに駆動される前記第１導電型の第６トランジスタと、
一端が共通ノードに接続され、他端が前記第１入力ノードに接続され、前記差動入力信号の一方によって駆動される第２導電型の第７トランジスタと、
一端が前記共通ノードに接続され、他端が前記第２入力ノードに接続され、前記差動入力信号の他方によって駆動される前記第２導電型の第８トランジスタと、
一端に前記第２電源が供給され、他端が前記共通ノードに接続され、前記クロック信号が第２論理レベルの際にオンに駆動される前記第２導電型の第９トランジスタとを有することを特徴とする半導体記憶回路。
【請求項１５】
請求項１１記載の半導体記憶回路において、
前記ラッチ回路は、セット・リセットラッチ回路であることを特徴とする半導体記憶回路。
【請求項１６】
請求項１１記載の半導体記憶回路において、
前記差動出力回路は、
前記第１トランジスタを含み、前記第１入力ノードの信号を反転して前記第１出力ノードに出力する第１ＣＭＯＳインバータ回路と、
前記第２トランジスタを含み、前記第２入力ノードの信号を反転して前記第２出力ノードに出力する第２ＣＭＯＳインバータ回路とを有し、
前記第１電位は、前記第１入力ノードと前記第１出力ノードを短絡し、前記第２入力ノードと前記第２出力ノードを短絡することで生成されることを特徴とする半導体記憶回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶回路に関し、特に高速性が要求されるラッチ回路やフリップフロップ回路などの半導体記憶回路に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば、特許文献１には、ゲイン補償回路を備えた差動増幅回路と、ゲイン補償回路を備えない一般的な差動増幅回路とを、入力信号及び出力信号並びに負荷抵抗対を共有する形で接続したレシーバ回路が示されている。この２種類の差動増幅回路は、テール電流のオン／オフを個別に制御することで、いずれか一方の差動増幅回路のみを動作させるようなことが可能となっている。このレシーバ回路を用いると、共通の入力端子および出力端子を用いた上で、伝送線路の特性に応じて差動増幅回路を使い分けることができる。【０００３】
また、特許文献２には、差動アンプとその一方の出力を入力とするソースホロワ回路を含み、ソースホロワ回路のソースが、差動アンプ回路の他方の出力を入力とするＭＯＳトランジスタを介して電流源に接続されたフリップフロップ回路が記載されている。この差動アンプは、高電位電源から低電位電源に向けて、データ入力のＭＯＳトランジスタとクロック入力のＭＯＳトランジスタと電流源とが接続された３段積みの構成となっている。このような構成を用いると、ソースホロワ回路の出力電流を十分確保でき、高速動作が可能となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２００６／０１８１３４８号明細書
【特許文献２】特開２００３−２８３３０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
例えば通信分野等においては、データ転送速度の高速化が飛躍的に進んでおり、光通信等では数十Ｇｂｐｓクラスの性能が必要とされてきている。このような性能を満たすためには、送受信信号の受け渡し機能を担う送信バッファや受信バッファに対して高速性が求められ、この際に例えば特許文献１に記載されているようなレシーバ回路を用いることが考えられる。【０００６】
一方、レシーバ回路等で受信した信号は、フリップフロップ回路等の記憶回路を介して所望の処理が行われる。しかしながら、このような記憶回路に対しては、例えば記憶回路間の配線遅延を減らすことで高速化を図ることなどが一般的であり、記憶回路自体を高速化することは通常考慮されない。例えば１Ｇｂｐｓクラスの性能であれば、このような手法でも特に問題は生じなかったが、数十Ｇｂｐｓクラスの性能では、記憶回路自体の高速化を図らないと、性能を満足できない。【０００７】
図１６は、数Ｇｂｐｓクラスで使用される記憶回路の構成例を示すものであり、（ａ）はラッチ回路の回路図、（ｂ）は（ａ）のラッチ回路を用いたフリップフロップ回路の回路図である。図１６（ａ）のラッチ回路ＤＬＴ＿Ｃは、特許文献２に記載された３段積みの構成を反映したものとなっており、データ取り込み部（データバッファ部）ＢＦ＿Ｃと、ラッチ部ＬＴ＿Ｃによって構成される。データ取り込み部ＢＦ＿Ｃは、相補のデータ入力信号Ｄｉｎ，ＤｉｎＢが入力されるＭＯＳトランジスタＭ１１，Ｍ１２と、負荷抵抗Ｒ１１，Ｒ１２と、Ｍ１１，Ｍ１２の共通ソースにドレインが接続されるＭＯＳトランジスタＭ１５と、Ｍ１５のソースに接続されるＭＯＳトランジスタＭ１７から構成される。Ｍ１５のゲートには、クロック信号ＣＫが入力される。Ｍ１７は、電流源として機能し、そのゲートには定電圧信号ＶＣＳが入力される。【０００８】
ラッチ部ＬＴ＿Ｃは、Ｍ１１のドレインとなる反転データ出力信号ＤｏｕｔＢをゲート入力とし、Ｍ１２のドレインとなるデータ出力信号Ｄｏｕｔをドレイン入力とするＭＯＳトランジスタＭ１３と、これとは逆の接続関係を備えたＭＯＳトランジスタＭ１４を含んでいる。さらに、ラッチ部ＬＴ＿Ｃは、Ｍ１３，Ｍ１４の共通ソースにドレインが接続されるＭＯＳトランジスタＭ１６と、前述した電流源として機能するＭＯＳトランジスタＭ１７を含み、Ｍ１７はＭ１５のソースと共にＭ１６のソースにも接続されている。また、Ｍ１６のゲートには、反転クロック信号ＣＫＢが入力される。【０００９】
このような構成では、クロック信号ＣＫが‘Ｈ’レベルの時は、Ｍ１５の導通によってデータ取り込み部ＢＦ＿Ｃが活性化し、クロック信号ＣＫが‘Ｌ’レベル（反転クロック信号ＣＫＢが‘Ｈ’レベル）の時は、Ｍ１６の導通によってラッチ部ＬＴ＿Ｃが活性化する。これによって、ＣＫが‘Ｈ’レベル間にＢＦ＿Ｃによってデータ入力信号Ｄｉｎ，ＤｉｎＢが取り込まれ、ＣＫが‘Ｌ’レベルとなった際に、この取り込まれたＤｉｎ，ＤｉｎＢがラッチ部ＬＴ＿Ｃによってラッチされる。【００１０】
図１６（ｂ）のフリップフロップ回路ＤＦＦ＿Ｃは、マスタ側ラッチ回路ＤＬＴ＿Ｃｍの出力をスレーブ側ラッチ回路ＤＬＴ＿Ｃｓに入力した所謂マスタスレーブ型のフリップフロップ回路となっており、ＤＬＴ＿ＣｍおよびＤＬＴ＿Ｃｓのそれぞれには、図１６（ａ）のラッチ回路ＤＬＴ＿Ｃが適用される。ＤＬＴ＿Ｃｍには、データ入力信号Ｄ，ＤＢが入力され、ＤＬＴ＿Ｃｓの出力からデータ出力信号Ｑ，ＱＢが得られる。【００１１】
ＤＬＴ＿ＣｍとＤＬＴ＿Ｃｓは、それぞれクロック信号ＣＫ，ＣＫＢの位相が逆の関係で動作する。クロック信号ＣＫが‘Ｈ’レベルの間は、ＤＬＴ＿Ｃｍにおけるデータ入力信号Ｄ，ＤＢの取り込みと、ＤＬＴ＿Ｃｓにおける前サイクルのデータ入力信号のラッチが行われ、クロック信号ＣＫが‘Ｌ’レベルの間は、ＤＬＴ＿Ｃｍにおけるデータ入力信号Ｄ，ＤＢのラッチと、当該ラッチデータのＤＬＴ＿Ｃｓでの取り込みが行われる。すなわち、このフリップフロップ回路ＤＦＦ＿Ｃは、立ち下がりエッジトリガのフリップフロップとして動作する。【００１２】
しかしながら、図１６（ａ）のラッチ回路ＤＬＴ＿Ｃでは、データ取り込み部ＢＦ＿Ｃが３段積み（例えばＭ１１とＭ１５とＭ１７）の構成になっているため、これらに伴う直列抵抗や容量といった負荷が増大し、そのデータ出力信号Ｄｏｕｔ，ＤｏｕｔＢの立ち上がり・立ち下がり時間が遅くなる恐れがある。そうすると、例えば、図１６（ｂ）のようなフリップフロップ回路ＤＦＦ＿Ｃ間のデータ転送において、図１７および図１８に示すように、そのセットアップ時間を大きく確保する必要性が生じ、高速化が図れなくなる。【００１３】
図１７は、図１６（ｂ）のフリップフロップ回路間のデータ転送を説明するものであり、（ａ）はその回路図、（ｂ）はそのタイミング波形の一例を示す波形図である。図１７（ａ）では、図１６（ｂ）の構成からなる２個のフリップフロップ回路ＤＦＦ＿Ｃａ，ＤＦＦ＿Ｃｂ間で、ＤＦＦ＿Ｃａの出力データが所望の論理演算を行う論理部ＬＯＧを経てＤＦＦ＿Ｃｂに転送されている。この際のデータ転送サイクルをＴｃとし、このデータ転送に伴うタイミングマージンをＴｍとすると、Ｔｍは、図１７（ｂ）に示すように、Ｔｍ＝Ｔｃ−（Ｔｄｊ＋Ｔｃｊ＋Ｔｓ＋Ｔｈ）で表される。ここで、Ｔｄｊはデータジッタ、Ｔｃｊはクロックジッタ、Ｔｓはセットアップ時間、Ｔｈはホールド時間である。セットアップ時間Ｔｓを大きく確保する必要性が生じると、タイミングマージンＴｍが減少するため、その分データ転送サイクルＴｃを遅くしなければならない。【００１４】
図１８は、図１７（ａ）のフリップフロップＤＦＦ＿Ｃｂに向けた入力波形の一例を示すものであり、（ａ）はその通常動作時を示す波形図、（ｂ）は誤動作時を示す波形図である。図１８（ａ）に示すように、図１７（ａ）のＤＦＦ＿Ｃｂにおけるマスタ側ラッチ回路ＤＬＴ＿Ｃｍでは、クロック信号ＣＫが‘Ｈ’レベルの間に図１７（ａ）のＤＦＦ＿ＣａからＬＯＧを介したデータ入力信号Ｄｉｎを取り込み、ＣＫが‘Ｌ’レベルの間にそのラッチを行う。【００１５】
この際、図１７（ａ）の前段となるＤＦＦ＿ＣａのＤＬＴ＿Ｃｓ（スレーブ側）から論理部ＬＯＧを介して伝送されたデータ信号に遅延が生じると、図１８（ｂ）に示すように、後段となるＤＦＦ＿ＣｂのＤＬＴ＿Ｃｍ（マスタ側）におけるデータ入力信号Ｄｉｎが遅延し、セットアップ時間Ｔｓが不足することになる。この状態で、更に、後段となるＤＦＦ＿ＣｂのＤＬＴ＿Ｃｍ（マスタ側）において、そのデータ取り込み部ＢＦ＿Ｃからのデータ出力信号Ｄｏｕｔの立ち上がり・立ち下がり時間が遅くなると、セットアップ時間Ｔｓが更に不足することになる。そうすると、このＤＬＴ＿Ｃｍのラッチ部ＬＴ＿Ｃにおいて閾値を超えられなくなりラッチミスが生じる恐れがある。【００１６】
そこで、本発明の目的の一つは、ラッチ回路を一例とする各種記憶回路の高速化を実現することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。【００１８】
本実施の形態による半導体記憶回路は、データ取り込み部とその出力信号に応じてラッチ動作を行うデータ保持部から構成され、データ取り込み部が、差動データ入力信号が伝送されるデータ信号線か基準電位線かを選択するスイッチ部と、その出力を入力として出力信号を生成する差動出力部を備えている。スイッチ部は、例えばクロック信号の論理レベルに応じて基準信号線とデータ信号線の切り替えを行う。差動出力部は、スイッチ部が基準電位線を選択した場合は、出力信号として電源電圧−接地電源電圧間で設定された任意の第１電位を共に出力し、データ信号線を選択した場合は、出力信号として差動データ入力信号に応じた差動データ出力信号を出力する。データ保持部は、出力信号が差動データ出力信号の場合には、当該データをラッチし、第１電位の場合には、ラッチしているデータをそのまま維持する。【００１９】
これにより、差動出力部は、クロック信号に応じて、第１電位に待機した状態から差動データ入力信号に応じた差動データ出力信号を出力するため、そのデータ遷移時間を早くすることができる。そして、当該データは、データ保持部でラッチされ、その後に再び第１電位に遷移した際にも保持される。したがって、高速なレベルトリガ型のラッチ回路が実現可能になる。
【発明の効果】
【００２０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、半導体記憶回路の高速化が実現可能となる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施の形態１による半導体記憶回路において、その構成の一例を示す回路図である。
【図２】図１の半導体記憶回路において、スイッチ部がデータ信号線を選択したときの状態を表す説明図である。
【図３】図１の半導体記憶回路において、そのより詳細な構成例を示す回路図である。
【図４】図３の半導体記憶回路の動作例を示すタイミングチャートである。
【図５】図３の半導体記憶回路におけるセットアップ・ホールド特性のシミュレーションを行った結果を示す図である。
【図６】本発明の実施の形態２による半導体記憶回路において、その構成の一例を示す回路図である。
【図７】図６の半導体記憶回路において、スイッチ部がデータ信号線を選択したときの状態を表す説明図である。
【図８】図６の半導体記憶回路において、そのより詳細な構成例を示す回路図である。
【図９】図８の半導体記憶回路の動作例を示すタイミングチャートである。
【図１０】本発明の実施の形態３による半導体記憶回路において、その構成の一例を示す回路図である。
【図１１】本発明の実施の形態４による半導体記憶回路において、その構成の一例を示す回路図である。
【図１２】本発明の実施の形態５による半導体記憶回路において、その構成の一例を示す回路図である。
【図１３】図１２の半導体記憶回路において、そのより詳細な構成例を示す回路図である。
【図１４】本発明の実施の形態６による半導体記憶回路において、その構成の一例を示す回路図である。
【図１５】本発明の実施の形態７による半導体記憶回路において、その構成の一例を示す回路図である。
【図１６】従来の記憶回路の構成例を示すものであり、（ａ）はラッチ回路の回路図、（ｂ）は（ａ）のラッチ回路を用いたフリップフロップ回路の回路図である。
【図１７】図１６（ｂ）のフリップフロップ回路間のデータ転送を説明するものであり、（ａ）はその回路図、（ｂ）はそのタイミング波形の一例を示す波形図である。
【図１８】図１７（ａ）のフリップフロップに向けた入力波形の一例を示すものであり、（ａ）はその通常動作時を示す波形図、（ｂ）は誤動作時を示す波形図である。
【図１９】本発明の実施の形態１による半導体記憶回路において、それを適用した光通信システムの構成例を示すブロック図である。
【図２０】（ａ）は、図１９の光通信システムにおける信号再生回路の構成例を示すブロック図であり、（ｂ）は、（ａ）における位相補間回路の基本構成を示す概念図である。
【図２１】図２０の信号再生回路における位相比較部の詳細な構成例を示す回路図である。
【図２２】図１の半導体記憶回路の変形例を示す回路図である。
【図２３】図１の半導体記憶回路の他の変形例を示す回路図である。
【発明を実施するための形態】
【００２２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２３】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２４】
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の一例としてＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いる。図面において、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）にはゲートに丸印の記号を付すことで、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）と区別することとする。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。
【００２５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２６】
（実施の形態１）
図１９は、本発明の実施の形態１による半導体記憶回路において、それを適用した光通信システムの構成例を示すブロック図である。図１９に示す光通信システムは、光・電気変換ブロックＯＦＥ＿ＢＬＫと、シリアル・パラレル変換ブロック（ＳｅｒＤｅｓ：SERializer/DESerializer）ＳＤ＿ＢＬＫと、上位層論理ブロックＰＵによって構成される。ＯＦＥ＿ＢＬＫは、例えばフォトダイオード等を介して光入力データ信号ＩＮ＿ＯＰを電気信号に変換する光／電気変換回路ＯＥＣと、半導体レーザ等を介して電気信号を光出力データ信号ＯＵＴ＿ＯＰに変換する電気／光変換回路ＥＯＣを備えている。
【００２７】
ＳＤ＿ＢＬＫは、入力系回路として、ＯＥＣからの微小なデータ信号を所定電圧レベルのデータ信号に増幅する入力回路ＩＦ＿Ｉと、その出力となるデータ入力信号Ｄｉｎからデータ出力信号Ｄｏｕｔおよびクロック信号ＣＬＫｏｕｔを再生する信号再生回路ＣＤＲと、ＣＬＫｏｕｔを用いてシリアルデータとなるＤｏｕｔをパラレルデータ信号ＤＡＴｏに変換するシリアル／パラレル変換回路ＳＰＣを備えている。上位層論理ブロックＰＵは、このＣＬＫｏｕｔとＤＡＴｏを受けて所定の情報処理を行う。また、ＳＤ＿ＢＬＫは、出力系回路として、ＰＵからのパラレルデータ信号ＤＡＴｉをＰＵからのクロック信号ＣＬＫｉｎを用いてシリアルデータ信号に変換するパラレル／シリアル変換回路ＰＳＣと、そのシリアルデータ信号に基づいた所定の電気信号によって電気／光変換回路ＥＯＣを駆動する出力回路ＩＦ＿Ｏを備えている。
【００２８】
図２０（ａ）は、図１９の光通信システムにおける信号再生回路の構成例を示すブロック図であり、図２０（ｂ）は、図２０（ａ）における位相補間回路の基本構成を示す概念図である。図２０に示す信号再生回路ＣＤＲは、位相比較部ＰＤＢＫと、クロック位相制御回路ＣＫＣＴＬと、位相補間回路ＩＴＰおよび位相同期ループ回路ＰＬＬによって構成される。ＰＬＬは、外部からの基準クロック信号ＣＬＫｒｅｆを受け、例えば、０°、９０°、１８０°、２７０°からなる４相のクロック信号を生成する。ＩＴＰは、この４相クロック信号を受け、例えば、図２０（ｂ）に示すように、各位相をＫ１〜Ｋ４によって適宜重み付けを行った後に加算することで、０°、４５°、９０°、１３５°、１８０°、２２５°、２７０°、３１５°からなる８相のクロック信号を生成する。
【００２９】
位相比較部ＰＤＢＫは、高速データ保持部ＬＴＣＢＫと、位相比較論理回路ＰＤＬＯＧから構成される。ＬＴＣＢＫは、データ入力信号Ｄｉｎを位相補間回路ＩＴＰからの８相クロック信号によってラッチし、ＰＤＬＯＧは、このラッチ結果によりＤｉｎとクロック信号の位相差を比較して、その比較結果をクロック位相制御回路ＣＫＣＴＬに通知する。ＣＫＣＴＬは、この比較結果に基づいてクロック信号の位相を制御する。
【００３０】
図２１は、図２０の信号再生回路における位相比較部の詳細な構成例を示す回路図である。図２１において、高速データ保持部ＬＴＣＢＫは、複数（ここでは８個）の高速データ保持回路ＬＴＣ１〜ＬＴＣ８を備えている。ＬＴＣ１〜ＬＴＣ８は、相補信号となるデータ入力信号Ｄｉｎ＿Ｐ，Ｄｉｎ＿Ｎをそれぞれ前述した８相のクロック信号でラッチする。ＬＴＣ１〜ＬＴＣ８の各ラッチ結果は、位相比較論理回路ＰＤＬＯＧ内のリタイミング用フリップフロップ回路ＲＦＦ１１〜ＲＦＦ１４，ＲＦＦ２５〜ＲＦＦ２８に入力される。また、ＲＦＦ１１〜ＲＦＦ１４の各出力は、再度、リタイミング用フリップフロップ回路ＲＦＦ２１〜ＲＦＦ２４でラッチされる。ＲＦＦ１１〜ＲＦＦ１４は、２７０°のクロック信号（ＣＬＫ＿２７０°）に同期して動作し、ＲＦＦ２１〜ＲＦＦ２８は、９０°のクロック信号（ＣＬＫ＿９０°）に同期して動作する。ＲＦＦ２１〜ＲＦＦ２８からの位相が揃えられた各出力は、排他的論理和回路ＥＯＲ１〜ＥＯＲ４に入力され、これによって位相比較が行われる。
【００３１】
以上のような光通信システムでは、数十Ｇｂｐｓを超える通信が行われるため、例えば、信号再生回路ＣＤＲにおいては、入力回路ＩＦ＿Ｉから出力される高速なデータ信号を確実に保持することが求められる。特に、ＣＤＲ内の位相比較部ＰＤＢＫにおいては、データ入力信号Ｄｉｎ＿Ｐ，Ｄｉｎ＿Ｎを各位相のクロック信号でラッチできるか否かに基づいてデータ入力信号とクロック信号の位相差を検出しているため、各ラッチ回路（特に高速データ保持回路ＬＴＣ１〜ＬＴＣ８）の高速動作化が求められる。言い換えれば、ＬＴＣ１〜ＬＴＣ８が、より短いセットアップ・ホールド時間で動作可能であることが望ましい。こうした中、前述したように、図１６に示したような記憶回路（データ保持回路）では、このような要求を満たせない恐れがある。そこで、後述するように、本実施の形態による半導体記憶回路（データ保持回路）を用いることが有益となる。
【００３２】
図１は、本発明の実施の形態１による半導体記憶回路において、その構成の一例を示す回路図である。図１に示す半導体記憶回路（データ保持回路）は、データ取り込み部ＢＦＢＫ１とデータ保持部ＬＴＢＫ１から構成され、ＢＦＢＫ１は、スイッチ部ＳＷＢＫ１とデータ出力部ＤＯＢＫ１から構成される。スイッチ部ＳＷＢＫ１は、相補のデータ入力信号Ｄｉｎ＿Ｐ，Ｄｉｎ＿Ｎを伝送するデータ信号線ＤＬ＿Ｐ，ＤＬ＿Ｎか、基準電位（ここでは電源電圧ＶＤＤ）を供給する基準電位線ＶＲＥＦＬ１のいずれか一方を選択するスイッチＳＷ１，ＳＷ２を備えている。
【００３３】
データ出力部ＤＯＢＫ１は、スイッチ部ＳＷＢＫ１がデータ信号線ＤＬ＿Ｐ，ＤＬ＿Ｎを選択している場合はデータ入力信号Ｄｉｎ＿Ｐ，Ｄｉｎ＿Ｎを取り込んでデータ出力信号Ｄｏ＿Ｐ，Ｄｏ＿Ｎを出力し、ＳＷＢＫ１が基準電位線ＶＲＥＦＬ１を選択している場合は電源電圧ＶＤＤ−接地電源電圧ＶＳＳ間の所定の電位を出力する機能を有する。図１のデータ出力部ＤＯＢＫ１は、差動アンプ回路となっており、ＰＭＯＳトランジスタＭＰ１，ＭＰ２とＮＭＯＳトランジスタＭＮ１，ＭＮ２から構成される。ＭＮ１とＭＰ１、ならびにＭＮ２とＭＰ２は、それぞれドレインが共通に接続され、ＭＮ１，ＭＰ１のドレインからＤｏ＿Ｐが出力され、ＭＮ２，ＭＰ２のドレインからＤｏ＿Ｎが出力される。ＭＮ１とＭＮ２は、ソースが共通にＶＳＳに接続され、ＭＰ１とＭＰ２は、ソースが共通にＶＤＤに接続される。ＭＮ１のゲートは、スイッチＳＷ２の出力に接続され、ＭＮ２のゲートは、スイッチＳＷ１のゲートに接続され、ＭＰ１，ＭＰ２においては、一方のゲートが他方のドレインに接続されている。
【００３４】
ここで、スイッチ部ＳＷＢＫ１が基準電位線ＶＲＥＦＬ１（ＶＤＤ）を選択している場合、ＭＮ１，ＭＮ２がオン状態になりＤｏ＿Ｐ，Ｄｏ＿Ｎの電位が論理閾値よりも‘Ｌ’レベル側になり、ＭＰ１，ＭＰ２もオン状態になる。これにより、ＭＰ１とＭＮ１、ＭＰ２とＭＮ２が同時にオン状態になり、Ｄｏ＿Ｐの電位がＭＰ１とＭＮ１のオン抵抗の分圧比になり、Ｄｏ＿Ｎの電位がＭＰ２とＭＮ２のオン抵抗の分圧比になる。つまり、Ｄｏ＿ＰとＤｏ＿Ｎの電位は、ＭＰ１とＭＮ１、ＭＰ２とＭＮ２の駆動能力（トランジスタサイズやしきい値電圧等）を調節することで、ＶＤＤとＶＳＳの間の所定の電位に設定することができる。例えば、Ｄｉｎ＿Ｐ，Ｄｉｎ＿Ｎのデータパタンに応じて、論理閾値よりＶＤＤ側またはＶＳＳ側に設定することができる。
【００３５】
データ保持部ＬＴＢＫ１は、例えばＳＲ（セット・リセット）ラッチ回路ＬＴ＿ＳＲ１を備え、ＬＴ＿ＳＲ１は、データ出力信号Ｄｏ＿Ｐ，Ｄｏ＿Ｎをラッチし、データ出力信号Ｄｏｕｔ＿Ｐ，Ｄｏｕｔ＿Ｎを出力する。ＬＴＢＫ１は、ＳＲラッチ回路に限らず、入力データが共に‘Ｈ’レベルまたは‘Ｌ’レベルの場合にラッチデータをそのまま保持できるラッチ回路であればよい。
【００３６】
図２は、図１の半導体記憶回路において、スイッチ部がデータ信号線を選択したときの状態を表す説明図である。差動信号となるＤｉｎ＿ＰとＤｉｎ＿Ｎにそれぞれ‘Ｈ’レベルと‘Ｌ’レベルが入力されると、ＭＮ２がオン状態、ＭＮ１がオフ状態になる。そのため、ＭＰ１がオン状態、ＭＰ２がオフ状態になり、Ｄｏ＿Ｐが‘Ｈ’レベル、Ｄｏ＿Ｎが‘Ｌ’レベル状態になる。ＳＲラッチ回路ＬＴ＿ＳＲ１は、このＤｏ＿ＰとＤｏ＿Ｎのデータを保持し、データ出力信号Ｄｏｕｔ＿ＰとＤｏｕｔ＿Ｎを出力する。
【００３７】
図３は、図１の半導体記憶回路において、そのより詳細な構成例を示す回路図である。図３においては、図１のスイッチＳＷ１が２個のパストランジスタ（ＣＭＯＳスイッチ）ＰＴ２，ＰＴ４で構成され、スイッチＳＷ２が２個のパストランジスタＰＴ１，ＰＴ３で構成されている。また、図１のＳＲラッチ回路ＬＴ＿ＳＲ１が、２個のＮＯＲ回路ＮＲ１，ＮＲ２で構成されている。ＰＴ１〜ＰＴ４は、そのオン・オフがクロック信号ＣＬＫで制御される。ＣＬＫが‘Ｈ’レベルの時は、ＰＴ３，ＰＴ４がオン状態となり、データ信号線ＤＬ＿Ｎ，ＤＬ＿Ｐがデータ出力部ＤＯＢＫ１内のＭＮ１，ＭＮ２のゲートにそれぞれ接続される。一方、ＣＬＫが‘Ｌ’レベルの時は、ＰＴ１，ＰＴ２がオン状態となり、基準電位線ＶＲＥＦＬ１がＤＯＢＫ１内のＭＮ１，ＭＮ２のゲートにそれぞれ接続される。
【００３８】
また、図３のＳＲラッチ回路ＬＴ＿ＳＲ１において、ＮＯＲ回路ＮＲ１，ＮＲ２はＶＤＤとＶＳＳによって動作し、ＮＲ１は、２入力の一方がＤｏ＿Ｐ、他方がＮＲ２の出力に接続され、ＮＲ２は、２入力の一方がＤｏ＿Ｎ、他方がＮＲ１の出力に接続される。ＬＴ＿ＳＲ１は、Ｄｏ＿Ｐ，Ｄｏ＿Ｎが共に‘Ｌ’レベルの場合にラッチデータの保持動作を行う。
【００３９】
図４は、図３の半導体記憶回路の動作例を示すタイミングチャートである。クロック信号ＣＬＫが‘Ｌ’レベルの場合は、パストランジスタＰＴ１，ＰＴ２が基準電位線ＶＲＥＦＬ１をデータ出力部ＤＯＢＫ１に接続するので、ＤＯＢＫ１の出力であるＤｏ＿ＰとＤｏ＿ＮはＶＤＤ−ＶＳＳ間の電位となる。この例では、Ｄｏ＿Ｐ，Ｄｏ＿Ｎが論理閾値ＶＴＬよりもＶｉｍだけ低い電位になるようにＭＮ１，ＭＮ２，ＭＰ１，ＭＰ２の駆動能力が設定されている。もちろん、Ｄｏ＿Ｐ，Ｄｏ＿Ｎが論理閾値ＶＴＬよりもＶｉｍだけ高い電位に設定される場合もある。一方、ＣＬＫが‘Ｈ’レベルの場合は、パストランジスタＰＴ３，ＰＴ４がデータ信号線ＤＬ＿Ｎ，ＤＬ＿ＰをＤＯＢＫ１に接続するので、ＤＯＢＫ１は、データ入力信号Ｄｉｎ＿Ｎ，Ｄｉｎ＿Ｐを取り込んで相補の論理レベルとなるＤｏ＿Ｐ，Ｄｏ＿Ｎを出力する。
【００４０】
このように、ＣＬＫが‘Ｌ’レベルの際、ＳＲラッチ回路ＬＴ＿ＳＲ１の２入力には、共に‘Ｌ’レベルが入力されることになるので、この‘Ｌ’レベルの時にラッチデータを保持するようなＳＲラッチ回路をデータ保持部に配置することで、ＣＬＫが‘Ｈ’レベルの時に入力されたデータを次の‘Ｌ’レベルの期間で保持することが可能となる。すなわち、図１６に示したラッチ回路ＤＬＴ＿Ｃと同様の機能を実現できることになる。
【００４１】
この図１および図３のような半導体記憶回路を用いると、図４から判るように、データ出力信号Ｄｏ＿Ｐ，Ｄｏ＿Ｎが、論理閾値ＶＴＬよりもＶｉｍだけ低い電位で待機した状態からＶＤＤレベルまたはＶＳＳレベルに向けて遷移するため、ＶＤＤレベルとＶＳＳレベルの間で遷移する場合と比較して、その遷移時間を短縮できる。これは、遷移振幅自体を小さくできることと、データ出力部ＤＯＢＫ１内の各トランジスタの寄生容量を論理閾値ＶＴＬに対応する電荷で予めプリチャージできることから得られる。これによって、高速なデータ取り込み動作が実現可能になる。また、前述した図１６のようなラッチ回路を図２０のような位相比較部ＰＤＢＫに用いた場合、ＡＮＤ回路やＯＲ回路等の論理回路にデータ出力を行う際にＣＭＯＳ振幅へのレベル変換が必要となり得るが、図１および図３のような半導体記憶回路を用いた場合には、その必要が無い。
【００４２】
図５は、図３の半導体記憶回路におけるセットアップ・ホールド特性のシミュレーションを行った結果を示す図である。ここでは、図５に示すように、サイクル１６０ｐｓ（６．２５ＧＨｚ）のクロック信号ＣＬＫと、４０ｐｓのパルス幅のデータ入力信号Ｄｉｎ＿Ｐ（データレート２５ＧＨｚ）を用い、このＤｉｎ＿Ｐの開始側のエッジとＣＬＫの立ち下がりエッジとの間隔を変更しながらデータをラッチできない時間幅（すなわち不感帯）を評価している。この不感帯の時間幅が小さい程、セットアップ・ホールドマージンが大きく、より高速動作が可能ということになる。
【００４３】
このようにしてシミュレーションを行った結果、図５に示すように、従来例（図１６）を用いた場合には、不感帯が３．０ｐｓであったのに対して、本実施の形態の構成例（図３）を用いることにより不感帯を０．８ｐｓに縮めることが可能となった。このように、２５ＧＨｚのデータレートに対して、セットアップ・ホールドマージンを従来比の数倍程度拡大できることにより、数十Ｇｂｐｓクラスのデータ通信を確実に実現でき、更に高速なデータ通信にも対応可能となる。
【００４４】
以上、本実施の形態１の半導体記憶回路を用いることにより、代表的には、ラッチ回路やフリップフロップ回路等の高速化が実現可能となり、これに伴い、当該記憶回路を含む各種論理回路（例えば信号再生回路（ＣＤＲ：Clock Data Recovery）等）の高速化が図れる。
【００４５】
（実施の形態２）
本実施の形態２では、実施の形態１の変形例について説明する。実施の形態１では、スイッチ部の基準電位線が電源電圧に接続された構成例について説明した。本実施の形態２では、スイッチ部の基準電位線が接地電源電圧に接続された構成例について説明する。
【００４６】
図６は、本発明の実施の形態２による半導体記憶回路において、その構成の一例を示す回路図である。図６に示す半導体記憶回路（データ保持回路）は、データ取り込み部ＢＦＢＫ２とデータ保持部ＬＴＢＫ２から構成され、ＢＦＢＫ２は、スイッチ部ＳＷＢＫ２とデータ出力部ＤＯＢＫ２から構成される。スイッチ部ＳＷＢＫ２は、相補のデータ入力信号Ｄｉｎ＿Ｐ，Ｄｉｎ＿Ｎを伝送するデータ信号線ＤＬ＿Ｐ，ＤＬ＿Ｎか、基準電位（ここでは接地電源電圧ＶＳＳ）を供給する基準電位線ＶＲＥＦＬ２のいずれか一方を選択するスイッチＳＷ１，ＳＷ２を備えている。
【００４７】
データ出力部ＤＯＢＫ２は、差動アンプ回路となっており、ＰＭＯＳトランジスタＭＰ１，ＭＰ２とＮＭＯＳトランジスタＭＮ１，ＭＮ２から構成され、図１のデータ出力部ＤＯＢＫ１と異なり、ＰＭＯＳトランジスタ側にデータ入力を行う構成となっている。ＭＮ１とＭＰ１、ならびにＭＮ２とＭＰ２は、それぞれドレインが共通に接続され、ＭＮ１，ＭＰ１のドレインからデータ出力信号Ｄｏ＿Ｐが出力され、ＭＮ２，ＭＰ２のドレインからデータ出力信号Ｄｏ＿Ｎが出力される。ＭＮ１とＭＮ２は、ソースが共通にＶＳＳに接続され、ＭＰ１とＭＰ２は、ソースが共通にＶＤＤに接続される。ＭＰ１のゲートは、スイッチＳＷ２の出力に接続され、ＭＰ２のゲートは、スイッチＳＷ１のゲートに接続され、ＭＮ１，ＭＮ２においては、一方のゲートが他方のドレインに接続されている。
【００４８】
スイッチ部ＳＷＢＫ２のスイッチＳＷ１，ＳＷ２が基準電位線ＶＲＥＦＬ２を選択している場合、データ出力部ＤＯＢＫ２には‘Ｌ’レベルが入力される。これにより、ＭＰ１とＭＰ２がオン状態になることで、ＭＰ１とＭＰ２のドレインが‘Ｈ’レベルになりＭＮ１とＭＮ２もオン状態になり、実施の形態１でも説明したように、Ｄｏ＿ＰとＤｏ＿ＮとしてＶＤＤとＶＳＳ間の所定の電位を出力する。ＳＷ１，ＳＷ２がデータ信号線ＤＬ＿Ｐ，ＤＬ＿Ｎを選択した場合は、ＤＯＢＫ２は、データ入力信号Ｄｉｎ＿Ｐ，Ｄｉｎ＿Ｎに応じた相補の論理レベルの信号をＤｏ＿Ｐ，Ｄｏ＿Ｎとして出力する。
【００４９】
データ保持部ＬＴＢＫ２は、例えばＳＲラッチ回路ＬＴ＿ＳＲ２を備え、ＬＴ＿ＳＲ２は、データ出力信号Ｄｏ＿Ｐ，Ｄｏ＿Ｎをラッチし、データ出力信号Ｄｏｕｔ＿Ｐ，Ｄｏｕｔ＿Ｎを出力する。ＬＴＢＫ２は、ＳＲラッチ回路に限らず、入力データが共に‘Ｈ’レベルまたは‘Ｌ’レベルの場合にラッチデータをそのまま保持できるラッチ回路であればよい。
【００５０】
図７は、図６の半導体記憶回路において、スイッチ部がデータ信号線を選択したときの状態を表す説明図である。差動信号となるＤｉｎ＿ＰとＤｉｎ＿Ｎにそれぞれ‘Ｈ’レベルと‘Ｌ’レベルが入力されると、ＭＰ１がオン状態、ＭＰ２がオフ状態になる。そのため、ＭＮ２がオン状態、ＭＮ１がオフ状態になり、Ｄｏ＿Ｐが‘Ｈ’レベル、Ｄｏ＿Ｎが‘Ｌ’レベル状態になる。ＳＲラッチ回路ＬＴ＿ＳＲ２は、このＤｏ＿ＰとＤｏ＿Ｎのデータを保持し、データ出力信号Ｄｏｕｔ＿ＰとＤｏｕｔ＿Ｎを出力する。
【００５１】
図８は、図６の半導体記憶回路において、そのより詳細な構成例を示す回路図である。図８においては、図６のスイッチＳＷ１が２個のパストランジスタ（ＣＭＯＳスイッチ）ＰＴ２，ＰＴ４で構成され、スイッチＳＷ２が２個のパストランジスタＰＴ１，ＰＴ３で構成されている。また、図６のＳＲラッチ回路ＬＴ＿ＳＲ２が、２個のＮＡＮＤ回路ＮＤ１，ＮＤ２で構成されている。ＰＴ１〜ＰＴ４は、そのオン・オフがクロック信号ＣＬＫで制御される。ＣＬＫが‘Ｈ’レベルの時は、ＰＴ３，ＰＴ４がオン状態となり、データ信号線ＤＬ＿Ｎ，ＤＬ＿Ｐがデータ出力部ＤＯＢＫ２内のＭＰ１，ＭＰ２のゲートにそれぞれ接続される。一方、ＣＬＫが‘Ｌ’レベルの時は、ＰＴ１，ＰＴ２がオン状態となり、基準電位線ＶＲＥＦＬ２がＤＯＢＫ２内のＭＰ１，ＭＰ２のゲートにそれぞれ接続される。
【００５２】
また、図８のＳＲラッチ回路ＬＴ＿ＳＲ２において、ＮＡＮＤ回路ＮＤ１，ＮＤ２は、ＶＤＤとＶＳＳによって動作し、ＮＤ１は、２入力の一方がＤｏ＿Ｐ、他方がＮＡＮＤ回路ＮＤ２の出力に接続され、ＮＤ２は、２入力の一方がＤｏ＿Ｎ、他方がＮＤ１の出力に接続される。ＬＴ＿ＳＲ２は、Ｄｏ＿Ｐ，Ｄｏ＿Ｎが共に‘Ｈ’レベルの場合にラッチデータの保持動作を行う。
【００５３】
図９は、図８の半導体記憶回路の動作例を示すタイミングチャートである。クロック信号ＣＬＫが‘Ｌ’レベルの場合は、パストランジスタＰＴ１，ＰＴ２が基準電位線ＶＲＥＦＬ２をデータ出力部ＤＯＢＫ２に接続するので、ＤＯＢＫ２の出力であるＤｏ＿ＰとＤｏ＿ＮはＶＤＤ−ＶＳＳ間の電位となる。この例では、Ｄｏ＿Ｐ，Ｄｏ＿Ｎが論理閾値ＶＴＬよりもＶｉｍだけ高い電位になるようにＭＮ１，ＭＮ２，ＭＰ１，ＭＰ２の駆動能力が設定されている。もちろん、Ｄｏ＿Ｐ，Ｄｏ＿Ｎが論理閾値ＶＴＬよりもＶｉｍだけ低い電位に設定される場合もある。一方、ＣＬＫが‘Ｈ’レベルの場合は、パストランジスタＰＴ３，ＰＴ４がデータ信号線ＤＬ＿Ｎ，ＤＬ＿ＰをＤＯＢＫ２に接続するので、ＤＯＢＫ２は、データ入力信号Ｄｉｎ＿Ｎ，Ｄｉｎ＿Ｐを取り込んで相補の論理レベルとなるＤｏ＿Ｐ，Ｄｏ＿Ｎを出力する。
【００５４】
このように、ＣＬＫが‘Ｌ’レベルの際、ＳＲラッチ回路ＬＴ＿ＳＲ２の２入力には、共に‘Ｈ’レベルが入力されることになるので、この‘Ｈ’レベルの時にラッチデータを保持するようなＳＲラッチ回路をデータ保持部に配置することで、ＣＬＫが‘Ｈ’レベルの時に入力されたデータを次の‘Ｌ’レベルの期間で保持することが可能となる。
【００５５】
以上、本実施の形態２の半導体記憶回路を用いることにより、実施の形態１の場合と同様に、代表的には、ラッチ回路やフリップフロップ回路等の高速化が実現可能となり、これに伴い、当該記憶回路を含む各種論理回路（例えば信号再生回路（ＣＤＲ）等）の高速化が図れる。
【００５６】
（実施の形態３）
本実施の形態３では、実施の形態１の図３で説明したスイッチ部の変形例について説明する。本実施の形態３では、スイッチ部のスイッチが差動対トランジスタを利用して構成される。
【００５７】
図１０は、本発明の実施の形態３による半導体記憶回路において、その構成の一例を示す回路図である。図１０に示す半導体記憶回路（データ保持回路）は、データ取り込み部ＢＦＢＫ４とデータ保持部ＬＴＢＫ１から構成され、ＢＦＢＫ４は、スイッチ部ＳＷＢＫ４とデータ出力部ＤＯＢＫ１から構成される。図３の構成例と比較すると、スイッチ部ＳＷＢＫ４の構成が異なり、また、ＳＷＢＫ４の動作に伴ってＤＯＢＫ１からの出力極性（Ｄｏ＿ＮとＤｏ＿Ｐ）が逆になっている。以下、この相違点に着目して説明を行う。
【００５８】
図１０に示すスイッチ部ＳＷＢＫ４は、ＰＭＯＳトランジスタＭＰ１０，ＭＰ１１と、ＮＭＯＳトランジスタＭＮ１０〜ＭＮ１２から構成される。ＭＮ１０とＭＰ１０、ならびにＭＮ１１とＭＰ１１は、それぞれドレインが共通に接続され、ＭＮ１０，ＭＰ１０のドレインがＤＯＢＫ１内のＭＮ２のゲートに接続され、ＭＮ１１，ＭＰ１１のドレインがＤＯＢＫ１内のＭＮ１のゲートに接続される。ＭＮ１０とＭＮ１１は、ソースが共通にＭＮ１２のドレインに接続され、ＭＰ１０とＭＰ１１は、ソースが共通にＶＤＤに接続される。ＭＮ１２のソースはＶＳＳに接続される。ＭＮ１０のゲートは、Ｄｉｎ＿Ｐからのデータ信号線ＤＬ＿Ｐに接続され、ＭＮ１１のゲートは、Ｄｉｎ＿Ｎからのデータ信号線ＤＬ＿Ｎに接続される。ＭＰ１０，ＭＰ１１，ＭＮ１２のゲートには、クロック信号ＣＬＫが入力される。
【００５９】
図１０のスイッチ部ＳＷＢＫ４においては、ＭＰ１０およびＭＰ１１の共通ソース配線が図１の基準電位線ＶＲＥＦＬ１に対応することになる。そして、ＭＰ１０，ＭＰ１１が基準電位線側を選択するスイッチ機能を担い、ＭＮ１２がデータ信号線側を選択するスイッチ機能を担う。すなわち、ＣＬＫが‘Ｌ’レベルの場合は、ＭＰ１０とＭＰ１１がオン状態になり、ＭＮ１２がオフ状態になるため、ＭＮ１，ＭＮ２のゲートには、ＶＲＥＦＬ１の電圧（すなわちＶＤＤ）が印加される。一方、ＣＬＫが‘Ｈ’レベルの場合には、ＭＰ１０とＭＰ１１はオフ状態になり、ＭＮ１２がオン状態になる。ＭＮ１とＭＮ２のゲートには、前述したＣＬＫが‘Ｌ’レベルの期間においてＶＤＤレベルの電荷がチャージされているため、ＭＮ１２がオン状態となり、Ｄｉｎ＿Ｐ，Ｄｉｎ＿Ｎに応じてＭＮ１０，ＭＮ１１の一方がオン状態となることで、ＭＮ１のゲート電荷かＭＮ２のゲート電荷の一方がＶＳＳに向けて放電される。
【００６０】
仮に、Ｄｉｎ＿Ｎの‘Ｈ’レベル（Ｄｉｎ＿Ｐの‘Ｌ’レベル）に伴いＭＮ１のゲート電荷が放電された場合、ＭＮ１はオフ状態となり、ＭＮ２はオン状態を維持するため、ＭＰ１は強いオン状態に向かい、これに伴いＭＰ２はオフ状態に向かう。その結果、ＭＮ１，ＭＰ１のドレインとなるＤｏ＿Ｎから‘Ｈ’レベルの出力が、ＭＮ２，ＭＰ２のドレインとなるＤｏ＿Ｐから‘Ｌ’レベルの出力が得られる。
【００６１】
以上、本実施の形態３の半導体記憶回路を用いることにより、実施の形態１の場合と同様に、代表的には、ラッチ回路やフリップフロップ回路等の高速化が実現可能となり、これに伴い、当該記憶回路を含む各種論理回路（例えば信号再生回路（ＣＤＲ）等）の高速化が図れる。また、実施の形態１の場合と比較して、スイッチ部のトランジスタ数を削減できる。
【００６２】
（実施の形態４）
本実施の形態４では、実施の形態２の図８で説明したスイッチ部の変形例について説明する。本実施の形態４でも、実施の形態３の場合と同様に、スイッチ部のスイッチが差動対トランジスタを利用して構成される。
【００６３】
図１１は、本発明の実施の形態４による半導体記憶回路において、その構成の一例を示す回路図である。図１１に示す半導体記憶回路（データ保持回路）は、データ取り込み部ＢＦＢＫ５とデータ保持部ＬＴＢＫ２から構成され、ＢＦＢＫ５は、スイッチ部ＳＷＢＫ５とデータ出力部ＤＯＢＫ２から構成される。図８の構成例と比較すると、スイッチ部ＳＷＢＫ５の構成が異なり、また、ＳＷＢＫ５の動作に伴ってＤＯＢＫ２からの出力極性（Ｄｏ＿ＮとＤｏ＿Ｐ）が逆になっている。以下、この相違点に着目して説明を行う。
【００６４】
図１１に示すスイッチ部ＳＷＢＫ５は、ＰＭＯＳトランジスタＭＰ１０〜ＭＰ１２と、ＮＭＯＳトランジスタＭＮ１０，ＭＮ１１から構成され、図１０のスイッチ部ＳＷＢＫ４と異なり、ＰＭＯＳトランジスタ側にデータ入力を行う構成となっている。ＭＮ１０とＭＰ１０、ならびにＭＮ１１とＭＰ１１は、それぞれドレインが共通に接続され、ＭＮ１０，ＭＰ１０のドレインがＤＯＢＫ２内のＭＰ２のゲートに接続され、ＭＮ１１，ＭＰ１１のドレインがＤＯＢＫ２内のＭＰ１のゲートに接続される。ＭＰ１０とＭＰ１１は、ソースが共通にＭＰ１２のドレインに接続され、ＭＮ１０とＭＮ１１は、ソースが共通にＶＳＳに接続される。ＭＰ１２のソースはＶＤＤに接続される。ＭＰ１０のゲートは、Ｄｉｎ＿Ｐからのデータ信号線ＤＬ＿Ｐに接続され、ＭＰ１１のゲートは、Ｄｉｎ＿Ｎからのデータ信号線ＤＬ＿Ｎに接続される。ＭＮ１０，ＭＮ１１，ＭＰ１２のゲートには、クロック信号ＣＬＫが入力される。
【００６５】
図１１のスイッチ部ＳＷＢＫ５においては、ＭＮ１０およびＭＮ１１の共通ソース配線が図７の基準電位線ＶＲＥＦＬ２に対応することになる。そして、ＭＮ１０，ＭＮ１１が基準電位線側を選択するスイッチ機能を担い、ＭＰ１２がデータ信号線側を選択するスイッチ機能を担う。すなわち、ＣＬＫが‘Ｌ’レベルの場合は、ＭＮ１０とＭＮ１１がオン状態になり、ＭＰ１２がオフ状態になるため、ＭＰ１，ＭＰ２のゲートには、ＶＲＥＦＬ２の電圧（すなわちＶＳＳ）が印加される。一方、ＣＬＫが‘Ｈ’レベルの場合には、ＭＮ１０とＭＮ１１はオフ状態になり、ＭＰ１２がオン状態になる。ＭＮ１とＭＮ２のゲートには、前述したＣＬＫが‘Ｌ’レベルの期間においてＶＳＳレベルの電荷がチャージされているため、ＭＰ１２がオン状態となり、Ｄｉｎ＿Ｐ，Ｄｉｎ＿Ｎに応じてＭＰ１０，ＭＰ１１の一方がオン状態となることで、ＭＰ１のゲート電荷かＭＰ２のゲート電荷の一方がＶＤＤに向けて充電される。
【００６６】
仮に、Ｄｉｎ＿Ｎの‘Ｌ’レベル（Ｄｉｎ＿Ｐの‘Ｈ’レベル）に伴いＭＰ１のゲート電荷が充電された場合、ＭＰ１はオフ状態となり、ＭＰ２はオン状態を維持するため、ＭＮ１は強いオン状態に向かい、これに伴いＭＮ２はオフ状態に向かう。その結果、ＭＮ１，ＭＰ１のドレインとなるＤｏ＿Ｎから‘Ｌ’レベルの出力が、ＭＮ２，ＭＰ２のドレインとなるＤｏ＿Ｐから‘Ｈ’レベルの出力が得られる。
【００６７】
以上、本実施の形態４の半導体記憶回路を用いることにより、実施の形態２の場合と同様に、代表的には、ラッチ回路やフリップフロップ回路等の高速化が実現可能となり、これに伴い、当該記憶回路を含む各種論理回路（例えば信号再生回路（ＣＤＲ）等）の高速化が図れる。また、実施の形態２の場合と比較して、スイッチ部のトランジスタ数を削減できる。
【００６８】
（実施の形態５）
本実施の形態５では、実施の形態１の図１等で示したデータ出力部の変形例について説明する。本実施の形態５では、データ出力部が、例えばインバータで構成される。
【００６９】
図１２は、本発明の実施の形態５による半導体記憶回路において、その構成の一例を示す回路図である。図１３は、図１２の半導体記憶回路において、そのより詳細な構成例を示す回路図であり、図１２のスイッチ部を実施の形態１の図３と同様にパストランジスタで構成した場合の一例である。図１２に示す半導体記憶回路（データ保持回路）は、データ取り込み部ＢＦＢＫ３とデータ保持部ＬＴＢＫ３から構成され、ＢＦＢＫ３は、スイッチ部ＳＷＢＫ３とデータ出力部ＤＯＢＫ３から構成される。図１の構成例と比較すると、データ出力部ＤＯＢＫ３が２個のＣＭＯＳインバータ回路で構成されていることと、スイッチ部ＳＷＢＫ３がこのＣＭＯＳインバータ回路の出力を基準電位線としていることが異なっている。また、データ保持部ＬＴＢＫ３に含まれるＳＲラッチ回路ＬＴ＿ＳＲは、例えば、図３のＬＴ＿ＳＲ１や図８のＬＴ＿ＳＲ２であっても、その他同様の機能を持つラッチ回路であってもよい。以下、この相違点に着目して説明を行う。
【００７０】
図１２のスイッチ部ＳＷＢＫ３は、Ｄｉｎ＿Ｐを伝送するデータ信号線ＤＬ＿Ｐか基準電位線ＶＲＥＦＬ３ｐを選択して出力するスイッチＳＷ１と、Ｄｉｎ＿Ｎを伝送するデータ信号線ＤＬ＿Ｎか基準電位線ＶＲＥＦＬ３ｎを選択して出力するスイッチＳＷ２で構成される。データ出力部ＤＯＢＫ３は、ＰＭＯＳトランジスタＭＰ２１およびＮＭＯＳトランジスタＭＮ２１からなるＣＭＯＳインバータ回路ＣＩＮＶ１と、ＰＭＯＳトランジスタＭＰ２２およびＮＭＯＳトランジスタＭＮ２２からなるＣＭＯＳインバータ回路ＣＩＮＶ２によって構成される。ＣＩＮＶ１，ＣＩＮＶ２は、ＶＤＤとＶＳＳによって駆動され、ＣＩＮＶ１は、ＳＷ１の出力を入力としてデータ出力信号Ｄｏ＿Ｎを出力し、ＣＩＮＶ２は、ＳＷ２の出力を入力としてデータ出力信号Ｄｏ＿Ｐを出力する。ここで、Ｄｏ＿Ｎは、ＶＲＥＦＬ３ｐとしてＳＷ１に帰還され、Ｄｏ＿Ｐは、ＶＲＥＦＬ３ｎとしてＳＷ２に帰還される。
【００７１】
これにより、スイッチ部ＳＷＢＫ３が基準電位線ＶＲＥＦＬ３ｐ，ＶＲＥＦＬ３ｎを選択した場合、ＣＩＮＶ１，ＣＩＮＶ２の各入出力ノードがショートするため、Ｄｏ＿ＮはＣＩＮＶ１の論理閾値となり、Ｄｏ＿ＰはＣＩＮＶ２の論理閾値となる。一方、スイッチ部ＳＷＢＫ３がデータ信号線ＤＬ＿Ｐ，ＤＬ＿Ｎを選択した場合は、Ｄｉｎ＿Ｐのデータ信号レベルを反転したものがＤｏ＿Ｎに出力され、Ｄｉｎ＿Ｎのデータ信号レベルを反転したものがＤｏ＿Ｐに出力される。データ保持部ＬＴＢＫ３は、ＣＩＮＶ１，ＣＩＮＶ２の論理閾値が入力された時にラッチデータを保持する回路構成となっている。したがって、ＭＰ２１とＭＮ２１、およびＭＰ２２とＭＮ２２の駆動能力（トランジスタサイズやしきい値電圧）の調整によって、図４および図９の例のようにＣＩＮＶ１，ＣＩＮＶ２の論理閾値を「ＶＴＬ＋Ｖｉｍ」又は「ＶＴＬ−Ｖｉｍ」に定めることで、実施の形態１、２等と同様の動作を実現できる。
【００７２】
以上、本実施の形態５の半導体記憶回路を用いることにより、実施の形態２の場合と同様に、代表的には、ラッチ回路やフリップフロップ回路等の高速化が実現可能となり、これに伴い、当該記憶回路を含む各種論理回路（例えば信号再生回路（ＣＤＲ）等）の高速化が図れる。
【００７３】
（実施の形態６）
本実施の形態６では、実施の形態１の図１で説明したデータ出力部の変形例について説明する。
【００７４】
図１４は、本発明の実施の形態６による半導体記憶回路において、その構成の一例を示す回路図である。図１４に示す半導体記憶回路（データ保持回路）は、データ取り込み部ＢＦＢＫ９とデータ保持部ＬＴＢＫ１から構成され、ＢＦＢＫ９は、スイッチ部ＳＷＢＫ１とデータ出力部ＤＯＢＫ４から構成される。図１の構成例と比較すると、データ出力部ＤＯＢＫ４の構成が異なり、それ以外は同様である。以下、この相違点に着目して説明を行う。
【００７５】
図１４のデータ出力部ＤＯＢＫ４は、図１のデータ出力部ＤＯＢＫ１に対して、ＮＭＯＳトランジスタＭＮ３，ＭＮ４が追加された構成となっている。ＭＮ３は、ソース・ドレイン間がＭＮ１と並列に接続され、ＭＮ４は、ソース・ドレイン間がＭＮ２と並列に接続され、ＭＮ３のゲートはＭＰ１のゲートと共にＤｏ＿Ｎに接続され、ＭＮ４のゲートはＭＰ２のゲートと共にＤｏ＿Ｐに接続される。
【００７６】
したがって、スイッチ部ＳＷＢＫ１が基準電位線ＶＲＥＦＬ１（ここではＶＤＤ）を選択している場合は、ＭＮ１とＭＮ２のゲートに‘Ｈ’レベルの信号が入力されるため、ＭＮ１とＭＮ２はオン状態になる。そのため、ＭＰ１とＭＰ２のゲートに‘Ｌ’レベルが入力されＭＰ１とＭＰ２もオン状態になる。また、これに伴いＤｏ＿Ｐ，Ｄｏ＿Ｎの電位が上昇し、ＭＮ３およびＭＮ４もオン状態となる。その結果、Ｄｏ＿Ｐは、ＭＰ１と（ＭＮ１‖ＭＮ３）のオン抵抗比に応じた電位となり、Ｄｏ＿Ｎは、ＭＰ２と（ＭＮ２‖ＭＮ４）のオン抵抗比に応じた電位となる。したがって、例えば図４のように、Ｄｏ＿Ｐ，Ｄｏ＿Ｎが「ＶＴＬ−Ｖｉｍ」を出力するように各トランジスタの駆動能力を調整することで、実施の形態１と同様の動作を実現できる。
【００７７】
一方、スイッチ部ＳＷＢＫ１がデータ信号線ＤＬ＿Ｐ，ＤＬ＿Ｎを選択している場合、例えば、Ｄｉｎ＿Ｎに‘Ｈ’レベル、Ｄｉｎ＿Ｐに‘Ｌ’レベルが入力されたとすると、ＭＮ１がオン状態、ＭＮ２がオフ状態になる。そうすると、ＭＰ２，ＭＮ４のゲートに‘Ｌ’レベルが入力されるため、ＭＰ２はオン状態、ＭＮ４はオフ状態になり、これに伴いＭＰ１，ＭＮ３のゲートに‘Ｈ’レベルが入力されるため、ＭＰ１はオフ状態、ＭＮ３はオン状態となる。その結果、Ｄｏ＿Ｐに‘Ｌ’レベル、Ｄｏ＿Ｎに‘Ｈ’レベルが出力される。このように、図１のデータ出力部ＤＯＢＫ１に対してＭＮ３，ＭＮ４を追加することで、トランジスタ数は増加するもののＤｏ＿Ｐ，Ｄｏ＿Ｎの遷移時間を早めることが可能になり、より高速化が図れる。
【００７８】
以上、本実施の形態６の半導体記憶回路を用いることにより、実施の形態１の場合と同様に、代表的には、ラッチ回路やフリップフロップ回路等の高速化が実現可能となり、これに伴い、当該記憶回路を含む各種論理回路（例えば信号再生回路（ＣＤＲ）等）の高速化が図れる。
【００７９】
（実施の形態７）
本実施の形態７では、実施の形態２の図６で説明したデータ出力部の変形例について説明する。
【００８０】
図１５は、本発明の実施の形態７による半導体記憶回路において、その構成の一例を示す回路図である。図１５に示す半導体記憶回路（データ保持回路）は、データ取り込み部ＢＦＢＫ６とデータ保持部ＬＴＢＫ２から構成され、ＢＦＢＫ６は、スイッチ部ＳＷＢＫ２とデータ出力部ＤＯＢＫ５から構成される。図６の構成例と比較すると、データ出力部ＤＯＢＫ５の構成が異なり、それ以外は同様である。以下、この相違点に着目して説明を行う。
【００８１】
図１５のデータ出力部ＤＯＢＫ５は、図６のデータ出力部ＤＯＢＫ２に対して、ＰＭＯＳトランジスタＭＰ３，ＭＰ４が追加された構成となっている。ＭＰ３は、ソース・ドレイン間がＭＰ１と並列に接続され、ＭＰ４は、ソース・ドレイン間がＭＰ２と並列に接続され、ＭＰ３のゲートはＭＮ１のゲートと共にＤｏ＿Ｎに接続され、ＭＰ４のゲートはＭＮ２のゲートと共にＤｏ＿Ｐに接続される。
【００８２】
したがって、スイッチ部ＳＷＢＫ２が基準電位線ＶＲＥＦＬ２（ここではＶＳＳ）を選択している場合は、ＭＰ１とＭＰ２のゲートに‘Ｌ’レベルの信号が入力されるため、ＭＰ１とＭＰ２はオン状態になる。そのため、ＭＮ１とＭＮ２のゲートに‘Ｈ’レベルが入力されＭＮ１とＭＮ２もオン状態になる。また、これに伴いＤｏ＿Ｐ，Ｄｏ＿Ｎの電位が下降し、ＭＰ３およびＭＰ４もオン状態となる。その結果、Ｄｏ＿Ｐは、ＭＮ１と（ＭＰ１‖ＭＰ３）のオン抵抗比に応じた電位となり、Ｄｏ＿Ｎは、ＭＮ２と（ＭＰ２‖ＭＰ４）のオン抵抗比に応じた電位となる。したがって、例えば図９のように、Ｄｏ＿Ｐ，Ｄｏ＿Ｎが「ＶＴＬ＋Ｖｉｍ」を出力するように各トランジスタの駆動能力を調整することで、実施の形態２と同様の動作を実現できる。
【００８３】
一方、スイッチ部ＳＷＢＫ２がデータ信号線ＤＬ＿Ｐ，ＤＬ＿Ｎを選択している場合、例えば、Ｄｉｎ＿Ｎに‘Ｌ’レベル、Ｄｉｎ＿Ｐに‘Ｈ’レベルが入力されたとすると、ＭＰ１がオン状態、ＭＰ２がオフ状態になる。そうすると、ＭＰ２，ＭＮ４のゲートに‘Ｈ’レベルが入力されるため、ＭＮ２はオン状態、ＭＰ４はオフ状態になり、これに伴いＭＮ１，ＭＰ３のゲートに‘Ｌ’レベルが入力されるため、ＭＮ１はオフ状態、ＭＰ３はオン状態となる。その結果、Ｄｏ＿Ｎに‘Ｌ’レベル、Ｄｏ＿Ｐに‘Ｈ’レベルが出力される。このように、図６のデータ出力部ＤＯＢＫ２に対してＭＰ３，ＭＰ４を追加することで、トランジスタ数は増加するもののＤｏ＿Ｐ，Ｄｏ＿Ｎの遷移時間を早めることが可能になり、より高速化が図れる。
【００８４】
以上、本実施の形態７の半導体記憶回路を用いることにより、実施の形態２の場合と同様に、代表的には、ラッチ回路やフリップフロップ回路等の高速化が実現可能となり、これに伴い、当該記憶回路を含む各種論理回路（例えば信号再生回路（ＣＤＲ）等）の高速化が図れる。
【００８５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【００８６】
例えば、図３等におけるデータ出力部ＤＯＢＫ１においては、各トランジスタの駆動能力により、ＤＯＢＫ１の論理閾値がデータ保持部ＬＴＢＫ１の論理閾値よりも大きく又は小さくなるように調整した。この論理閾値は、その他様々な方法で調整可能である。例えば、データ出力部ＤＯＢＫ１とデータ保持部ＬＴＢＫ１の電源電圧を異なる値とすることでも調整可能であり、また、図２２に示すように、抵抗素子Ｒ１，Ｒ２を追加すること等でも調整可能である。
【００８７】
図２２は、図１の半導体記憶回路の変形例を示す回路図である。図２２に示すデータ出力部ＤＯＢＫ６は、図１のＤＯＢＫ１に対して、そのＭＰ１，ＭＰ２のソースとＶＤＤの間にＲ１が追加され、ＭＮ１，ＭＮ２のソースとＶＳＳの間にＲ２が追加された構成例となっている。このＲ１とＲ２の抵抗比を調整することでＤＯＢＫ６の論理閾値を調整できる。ただし、Ｒ１，Ｒ２の追加に伴いＤｏ＿Ｎ，Ｄｏ＿Ｐの遷移時間が若干長くなる恐れがあるため、この観点からは図１の構成例の方がより有益である。
【００８８】
また、データ出力部の構成自体も、図１、図１２、図１４のような構成例に限らず、種々変更可能である。図２３は、図１の半導体記憶回路の他の変形例を示す回路図である。図２３に示すデータ出力部ＤＯＢＫ７は、一般的な差動アンプ回路となっており、差動対となるＮＭＯＳトランジスタＭＮ１，ＭＮ２と、その共通ソースノードに接続された電流源ＩＳ１と、一端がＶＤＤに共通接続され、他端がＭＮ１，ＭＮ２のドレインにそれぞれ接続された抵抗Ｒ３，Ｒ４から構成される。このような構成例を用いても、ＭＮ１，ＭＮ２と、Ｒ３，Ｒ４と、ＩＳ１の駆動能力を調整することでＤＯＢＫ７の論理閾値を調整できる。ただし、その調整の容易性や、また、Ｄｏ＿Ｐ，Ｄｏ＿Ｎのデータ振幅の大きさの観点からは図１の構成例の方がより有益である。
【００８９】
さらに、これまでの各実施の形態では、ＭＯＳトランジスタを用いた回路構成例を示したが、勿論、バイポーラトランジスタ等に置き換えることも可能である。
【産業上の利用可能性】
【００９０】
本発明の記憶回路は、特に、高速通信用のＬＳＩに用いられるフリップフロップ回路などに適用して特に有益な技術であり、これに限らず、高速性が求められる各種論理回路に対して広く適用可能である。
【符号の説明】
【００９１】
ＢＦ，ＢＦＢＫ  データ取り込み部
ＣＤＲ  信号再生回路
ＣＩＮＶ  ＣＭＯＳインバータ回路
ＣＫ，ＣＬＫ  クロック信号
ＣＫＣＴＬ  クロック位相制御回路
ＤＡＴ  パラレルデータ信号
ＤＦＦ  フリップフロップ回路
ＤＬ  データ信号線
ＤＬＴ  ラッチ回路
ＤＯＢＫ  データ出力部
Ｄｉｎ  データ入力信号
Ｄｏ，Ｄｏｕｔ  データ出力信号
ＥＯＣ  電気／光変換回路
ＥＯＲ  排他的論理和回路
ＩＦ＿Ｉ  入力回路
ＩＦ＿Ｏ  出力回路
ＩＮ＿ＯＰ  光入力データ信号
ＩＴＰ  位相補間回路
ＬＯＧ  論理部
ＬＴ  ラッチ部
ＬＴ＿ＳＲ  ＳＲラッチ回路
ＬＴＢＫ  データ保持部
ＬＴＣ  高速データ保持回路
ＬＴＣＢＫ  高速データ保持部
Ｍ  ＭＯＳトランジスタ
ＭＮ  ＮＭＯＳトランジスタ
ＭＰ  ＰＭＯＳトランジスタ
ＮＤ  ＮＡＮＤ回路
ＮＲ  ＮＯＲ回路
ＯＥＣ  光／電気変換回路
ＯＦＥ＿ＢＬＫ  光・電気変換ブロック
ＯＵＴ＿ＯＰ  光出力データ信号
ＰＤＢＫ  位相比較部
ＰＤＬＯＧ  位相比較論理回路
ＰＬＬ  位相同期ループ回路
ＰＳＣ  パラレル／シリアル変換回路
ＰＴ  ＣＭＯＳスイッチ
ＰＵ  上位層論理ブロック
Ｒ  抵抗
ＲＦＦ  リタイミング用フリップフロップ回路
ＳＤ＿ＢＬＫ  シリアル・パラレル変換ブロック
ＳＰＣ  シリアル／パラレル変換回路
ＳＷ  スイッチ
ＳＷＢＫ  スイッチ部
ＶＤＤ  電源電圧
ＶＲＥＦＬ  基準電位線
ＶＳＳ  接地電源電圧
【図１】
2011001785.tif 000003
【図２】
2011001785.tif 000004
【図３】
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【図４】
2011001785.tif 000006
【図５】
2011001785.tif 000007
【図６】
2011001785.tif 000008
【図７】
2011001785.tif 000009
【図８】
2011001785.tif 000010
【図９】
2011001785.tif 000011
【図１０】
2011001785.tif 000012
【図１１】
2011001785.tif 000013
【図１２】
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【図１３】
2011001785.tif 000015
【図１４】
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【図１５】
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【図１６】
2011001785.tif 000018
【図１７】
2011001785.tif 000019
【図１８】
2011001785.tif 000020
【図１９】
2011001785.tif 000021
【図２０】
2011001785.tif 000022
【図２１】
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【図２２】
2011001785.tif 000024
【図２３】
2011001785.tif 000025
【国際調査報告】
2011001785.tif 000026
2011001785.tif 000027