(57)【要約】  ｐＭＯＳトランジスタ(P101,…,P108)は、それぞれのゲート長方向がＸ軸方向に一致するように、Ｘ軸方向に沿って基板に形成される。ｎＭＯＳトランジスタ(N101,…,N108)は、それぞれのゲート長方向がＸ軸方向に一致するように、Ｘ軸方向に沿って基板に形成され、Ｙ軸方向においてｐＭＯＳトランジスタ(P101,…,P108)にそれぞれ対向する。ゲート配線(G101,…,G108)は、ｐＭＯＳトランジスタ(P101,…,P108)およびｎＭＯＳトランジスタ(N101,…,N108)にそれぞれ対応し、それぞれが自己に対応するｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのゲート位置を通過するように、Ｙ軸方向に沿ってそれぞれ平行に直線的に延在する。
2010122754.tif 000002
【特許請求の範囲】
【請求項１】
標準セルを備える半導体集積回路であって、
前記標準セルのうちラッチまたはマスター・スレーブ方式のフリップフロップは、
それぞれのゲート長方向が第１の方向に一致するように、前記第１の方向に沿って基板に形成された複数のｐＭＯＳトランジスタと、
それぞれのゲート長方向が前記第１の方向に一致するように、前記第１の方向に沿って前記基板に形成され、且つ、前記第１の方向に直交する第２の方向において前記複数のｐＭＯＳトランジスタにそれぞれ対向する複数のｎＭＯＳトランジスタと、
前記複数のｐＭＯＳトランジスタおよび前記複数のｎＭＯＳトランジスタにそれぞれ対応し、それぞれが自己に対応するｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのゲート位置を通過するように、前記第２の方向に沿ってそれぞれ平行に直線的に延在する複数のゲート配線とを含む
ことを特徴とする半導体集積回路。
【請求項２】
請求項１において、
前記複数のゲート配線のそれぞれの配線幅は一定である
ことを特徴とする半導体集積回路。
【請求項３】
請求項１において、
前記複数のゲート配線の隣接間隔は一定である
ことを特徴とする半導体集積回路。
【請求項４】
請求項１において、
前記複数のｐＭＯＳトランジスタのそれぞれのゲート幅は一定である
ことを特徴とする半導体集積回路。
【請求項５】
請求項１において、
前記複数のｎＭＯＳトランジスタのそれぞれのゲート幅は一定である
ことを特徴とする半導体集積回路。
【請求項６】
請求項１において、
前記ラッチまたは前記マスター・スレーブ方式のフリップフロップは、前記複数のゲート配線とともに前記第２の方向に沿って平行に直線的に延在する少なくとも１本のダミーゲート配線をさらに備える
ことを特徴とする半導体集積回路。
【請求項７】
請求項１において、
前記複数のゲート配線のうち少なくとも１本は、
前記第２の方向に沿って直線的に延在する配線本体と、
前記配線本体の所定位置において前記第１の方向に突出する凸部とを有する
ことを特徴とする半導体集積回路。
【請求項８】
請求項１において、
少なくとも１組の隣接するゲート配線は、一方のゲート配線の所定位置から他方のゲート配線の所定位置へ延びる連結配線によって連結されている
ことを特徴とする半導体集積回路。
【請求項９】
請求項６において、
少なくとも１組の隣接するゲート配線およびダミーゲート配線は、前記ゲート配線の所定位置から前記ダミーゲート電極の所定位置へ延びる連結配線によって連結されている
ことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路に関し、さらに詳しくは、ゲート配線のパターン寸法の精度の向上させる技術に関する。
【背景技術】
【０００２】
半導体集積回路の微細化が進むにつれて、配線寸法と露光波長との差が大きくなってきている。そのため、回折光や隣接するパターンからの干渉光による影響を受け易く、設計パターンの再現性を欠くばかりでなく、断線や隣接パターンとの短絡が発生する可能性も高くなってきつつある。隣接するパターンからの干渉光による影響を低減する手段として、ＯＰＣ（Optical Proximity Correction）技術が知られている。ＯＰＣ技術とは、配線間隔によって生ずる配線幅の変動量を予測して、その変動量を相殺するようにパターンを補正することにより、配線の仕上がり幅を一定に保持する技術である。しかし、ＯＰＣ技術を適用した場合、補正パターンの挿入により隣接パターンの間隔が拡大するため、チップ面積が増大してしまう。【０００３】
そこで、ＯＰＣ技術を適用することなく干渉光による影響を除去する手段として、特許文献１が知られている。特許文献１には、１次元パターンのみを使用して論理セルを構成する技術が開示されている。この技術を適用することにより、ＯＰＣ技術が不要になるだけでなく、直線パターンに対して位相シフトマスクの適用が容易になるため、回折光の影響を低減してパターンのコントラストを最大化することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第７，４４６，３５２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１の技術を適用した場合、ゲート配線は、任意の箇所で分離されてしまう。例えば、図１７に示すように、箇所Ａにおいてゲート配線が分離されている場合、箇所Ａに隣接して対向する箇所Ｂにおけるゲート配線幅のばらつきを完全に抑制することはできない。さらに、特許文献１の技術に示される直線状のゲート配線と任意の箇所で分離することを許容するゲート配線のみでフリップフロップまたはラッチを構成する場合、ゲート配線の自由度が減少するので、回路機能を実現するための総配線リソースを１層メタルおよび２層メタルで補完することになる。そのため、セル内の１層メタルおよび２層メタルの配線トラックを確保するために、セル高さが増大してしまう。また、隣接層の配線間における交差ポイントでは、ダブルコンタクトを形成することができないので、コンタクト不良による歩留低減の可能性がある。さらに、電源配線幅を縮小する場合は、ＥＭ(electromigration)を考慮するための別施策が必要となるため、いずれの場合も面積への影響が懸念される。【０００６】
そこで、この発明では、トランジスタ間における寸法ばらつきを抑制しつつ回路面積を縮小できる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この発明の１つの局面に従うと、半導体集積回路は、標準セルを備える半導体集積回路であって、上記標準セルのうちラッチまたはマスター・スレーブ方式のフリップフロップは、それぞれのゲート長方向が第１の方向に一致するように、上記第１の方向に沿って基板に形成された複数のｐＭＯＳトランジスタと、それぞれのゲート長方向が上記第１の方向に一致するように、上記第１の方向に沿って上記基板に形成され、且つ、上記第１の方向に直交する第２の方向において上記複数のｐＭＯＳトランジスタにそれぞれ対向する複数のｎＭＯＳトランジスタと、上記複数のｐＭＯＳトランジスタおよび上記複数のｎＭＯＳトランジスタにそれぞれ対応し、それぞれが自己に対応するｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのゲート位置を通過するように、上記第２の方向に沿ってそれぞれ平行に直線的に延在する複数のゲート配線とを含む。
【発明の効果】
【０００８】
トランジスタ間における寸法ばらつきを抑制できるとともに、半導体集積回路の回路面積を縮小できる。
【図面の簡単な説明】
【０００９】
【図１】実施形態１による半導体集積回路のレイアウト構造の一例を示す図。
【図２】図１に示した半導体集積回路に形成されたラッチ回路の回路構成について説明するための図。
【図３】図１に示した半導体集積回路に形成されたラッチ回路の回路構成について説明するための図。
【図４】図１に示した複数のｐＭＯＳトランジスタ，複数のｎＭＯＳトランジスタ，および複数のゲート配線について説明するための図。
【図５】実施形態１の変形例１による半導体集積回路のレイアウト構造の一例を示す図。
【図６】図５に示した半導体集積回路に形成されたラッチ回路の回路構成について説明するための図。
【図７】図５に示した半導体集積回路に形成されたラッチ回路の回路構成について説明するための図。
【図８】実施形態２による半導体集積回路のレイアウト構造の一例を示す図。
【図９】図８に示した複数のｐＭＯＳトランジスタ，複数のｎＭＯＳトランジスタ，および複数のゲート配線について説明するための図。
【図１０】図８に示した半導体集積回路に形成されたフリップフロップ回路の回路構成について説明するための図。
【図１１】図８に示した半導体集積回路に形成されたフリップフロップ回路の回路構成について説明するための図。
【図１２】図８に示した半導体集積回路に形成されたフリップフロップ回路の回路構成について説明するための図。
【図１３】実施形態２の変形例による半導体集積回路のレイアウト構造の一例を示す図。
【図１４】図１３に示した複数のｐＭＯＳトランジスタ，複数のｎＭＯＳトランジスタ，および複数のゲート配線について説明するための図。
【図１５】図１３に示した半導体集積回路に形成されたフリップフロップ回路の回路構成について説明するための図。
【図１６】図１３に示した半導体集積回路に形成されたフリップフロップ回路の回路構成について説明するための図。
【図１７】従来の半導体集積回路のレイアウト構造を示す図。
【発明を実施するための形態】
【００１０】
以下、実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
【００１１】
（実施形態１）
図１は、実施形態１による半導体集積回路のレイアウト構造の一例を示す。この半導体集積回路は、ｐＭＯＳトランジスタＰ１０１，Ｐ１０２，…，Ｐ１０８と、ｎＭＯＳトランジスタＮ１０１，Ｎ１０２，…，Ｎ１０８と、ゲート配線Ｇ１０１，Ｇ１０２，…，Ｇ１０８と、ダミーゲート配線ＧＤ１，ＧＤ２，…，ＧＤ４とを備える。また、この半導体集積回路には、複数の配線（電源配線ＬＰ，接地配線ＬＧ，入力配線Ｌ１０１，Ｌ１０２，出力配線Ｌ１０３など）および複数のコンタクトが形成されている。電源配線ＬＰおよび接地配線ＬＧは、それぞれ、電源電圧ＶＤＤおよび接地電圧ＶＳＳを伝達する。入力配線Ｌ１０１，Ｌ１０２は、それぞれ、入力信号Ｖｉｎ，ＶＣを伝達する。出力配線Ｌ１０３は、出力信号Ｖｏｕｔを伝達する。なお、各部の接続関係を理解し易くするために、図１では、配線Ｌ１１，Ｌ１２を透明で示している。
【００１２】
〔回路構成〕
図１に示したレイアウト構造は、図２に示した回路構成に対応する。組み合わせ回路１１は、ｐＭＯＳトランジスタＰ１０１，Ｐ１０２，…，Ｐ１０４と、ｎＭＯＳトランジスタＮ１０１，Ｎ１０２，…，Ｎ１０４によって構成される。インバータ回路１２，１３，…，１５は、それぞれ、ｐＭＯＳトランジスタＰ１０５，Ｐ１０６，…，Ｐ１０８と、ｎＭＯＳトランジスタＮ１０５，Ｎ１０６，…，Ｎ１０８によって構成される。図２に示した回路構成は、図３に示した回路構成を変形することによって得られる。詳しく説明すると、図３に示したトライステートインバータ回路１６，１７を組み合わせることによって、図２に示した組み合わせ回路１１を構成できる。すなわち、図１に示した半導体集積回路には、トライステートインバータ回路１６，１７およびインバータ回路１２，１３，…，１５を備えるラッチ回路が標準セルとして形成されている。このラッチ回路では、入力信号ＶＣがローレベルからハイレベルへと遷移した場合、インバータ回路１４の出力（制御信号ＶＣ１）およびインバータ回路１５の出力（制御信号ＶＣ２）がそれぞれローレベルおよびハイレベルになる。これにより、入力信号Ｖｉｎの反転信号が出力信号Ｖｏｕｔとして出力される。一方、入力信号ＶＣがハイレベルからローレベルへと遷移した場合、インバータ回路１２およびトライステートインバータ回路１７によってインバータループが形成され、出力信号Ｖｏｕｔの論理レベルは、入力信号ＶＣがハイレベルからローレベルに遷移する前の論理レベルに保持される。なお、図１に示した半導体集積回路は、ラッチ回路として機能する標準セルだけでなく他の標準セルをさらに備えていても良い。
【００１３】
〔各部の接続関係〕
次に、図１に示した半導体集積回路の各部の接続関係について簡単に説明する。例えば、ｐＭＯＳトランジスタＰ１０１は、隣接するｐＭＯＳトランジスタＰ１０２との間でＰ型拡散領域（それぞれのソース領域となる拡散領域）を共有しており、ｐＭＯＳトランジスタＰ１０１のソース領域（ｐＭＯＳトランジスタＰ１０２のソース領域）は、コンタクトを介して電源配線ＬＰに電気的に接続される。また、ｐＭＯＳトランジスタＰ１０１のドレイン領域は、２個のコンタクトおよび配線を介してｐＭＯＳトランジスタＰ１０４のソース領域に電気的に接続される。これにより、ｐＭＯＳトランジスタＰ１０１，Ｐ１０４の直列接続が形成される。一方、ｎＭＯＳトランジスタＮ１０１は、隣接するｎＭＯＳトランジスタＮ１０２との間でＮ型拡散領域（ｎＭＯＳトランジスタＮ１０１のドレイン領域およびｎＭＯＳトランジスタＮ１０２のソース領域となる拡散領域）を共有している。これにより、ｎＭＯＳトランジスタＮ１０１，Ｎ１０２の直列接続が形成される。また、ｎＭＯＳトランジスタＮ１０１のソース領域は、コンタクトを介して接地配線ＬＧに電気的に接続される。ゲート配線Ｇ１０１は、コンタクトを介して入力配線Ｌ１０１に電気的に接続される。これにより、入力信号Ｖｉｎは、ｐＭＯＳトランジスタＰ１０１，ｎＭＯＳトランジスタＮ１０１のそれぞれのゲートに伝達される。
【００１４】
配線Ｌ１１は、コンタクトＣ１１，Ｃ１２を介して配線Ｌ１，Ｌ２にそれぞれ電気的に接続され、配線Ｌ２は、コンタクトＣ１を介してゲート配線Ｇ１０４に電気的に接続される。これにより、インバータ回路１５の出力（制御信号ＶＣ２）は、ｐＭＯＳトランジスタＰ１０４およびｎＭＯＳトランジスタＮ１０４のゲートに伝達される。配線Ｌ１２，配線Ｌ３，およびゲート配線Ｇ１０３は、コンタクトＣ１３によって電気的に接続され、配線Ｌ１２，配線Ｌ４，およびゲート配線Ｇ１０６は、コンタクトＣ１４によって電気的に接続される。これにより、インバータ回路１２の出力は、ｐＭＯＳトランジスタＰ１０３およびｎＭＯＳトランジスタＮ１０３のそれぞれのゲートと、インバータ回路１３の入力とに伝達される。また、配線Ｌ５は、コンタクトＣ２を介してゲート配線Ｇ１０５に電気的に接続される。これにより、インバータ回路１２の入力は、ｐＭＯＳトランジスタＰ１０３，Ｐ１０４およびｎＭＯＳトランジスタＮ１０２，Ｎ１０３のそれぞれのドレインに接続される。
【００１５】
次に、図４を参照して、図１に示した複数のｐＭＯＳトランジスタ，複数のｎＭＯＳトランジスタ，および複数のゲート配線の構造および配置について説明する。なお、各部の接続関係を理解し易くするために、図４では、拡散領域（ソース領域／ドレイン領域）またはゲート配線に接続されるコンタクトも図示している（図９，図１４についても同様である）。
【００１６】
〔ｐＭＯＳトランジスタ〕
ｐＭＯＳトランジスタＰ１０１，Ｐ１０２，…，Ｐ１０８は、それぞれのゲート長方向がＸ軸方向に一致するように、Ｘ軸方向に沿って基板に形成される。ここでは、ｐＭＯＳトランジスタＰ１０１，Ｐ１０２，…，Ｐ１０４は、それぞれ、隣接するｐＭＯＳトランジスタとの間でＰ型拡散領域を共有する。同様に、ｐＭＯＳトランジスタＰ１０５は、ｐＭＯＳトランジスタＰ１０６との間でＰ型拡散領域（それぞれのソース領域となる拡散領域）を共有し、ｐＭＯＳトランジスタＰ１０７は、ｐＭＯＳトランジスタＰ１０８との間でＰ型拡散領域を共有する。
【００１７】
〔ｎＭＯＳトランジスタ〕
ｎＭＯＳトランジスタＮ１０１，Ｎ１０２，…，Ｎ１０８は、ｐＭＯＳトランジスタＰ１０１，Ｐ１０２，…，Ｐ１０８と同様に、それぞれのゲート長方向がＸ軸方向に一致するように、Ｘ軸方向に沿って基板に形成される。さらに、ｎＭＯＳトランジスタＮ１０１，Ｎ１０２，…，Ｎ１０８は、Ｘ軸方向に直交するＹ軸方向においてｐＭＯＳトランジスタＰ１０１，Ｐ１０２，…，Ｐ１０８にそれぞれ対向する。ここでは、ｎＭＯＳトランジスタＮ１０１，Ｎ１０２，…，Ｎ１０４は、それぞれ、隣接するｎＭＯＳトランジスタとの間でＮ型拡散領域を共有する。同様に、ｎＭＯＳトランジスタＮ１０５は、ｎＭＯＳトランジスタＮ１０６との間でＮ型拡散領域（それぞれのソース領域となる拡散領域）を共有し、ｎＭＯＳトランジスタＮ１０７は、ｎＭＯＳトランジスタＮ１０８との間でＮ型拡散領域を共有する。
【００１８】
〔ゲート配線〕
ゲート配線Ｇ１０１，Ｇ１０２，…，Ｇ１０８は、それぞれ、ｐＭＯＳトランジスタＰ１０１，Ｐ１０２，…，Ｐ１０８およびｎＭＯＳトランジスタＮ１０１，Ｎ１０２，…，Ｎ１０８に対応し、自己に対応するｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのそれぞれのゲート位置を通過するように、Ｙ軸方向に沿ってそれぞれ平行に直線的に延在する。詳しく説明すると、ゲート配線Ｇ１０１，Ｇ１０２，…，Ｇ１０８は、それぞれ、ｐＭＯＳトランジスタＰ１０１，Ｐ１０２，…，Ｐ１０８のゲート電極として機能するようにｐＭＯＳトランジスタのゲート位置においてＹ軸方向に延在するｐＭＯＳゲート電極部と、ｎＭＯＳトランジスタＮ１０１，Ｎ１０２，…，Ｎ１０８のゲート電極として機能するようにｎＭＯＳトランジスタのゲート位置においてＹ軸方向に延在するｎＭＯＳゲート電極部と、ｐＭＯＳゲート電極部とｎＭＯＳゲート電極部とを直線的に連結するようにＹ軸方向に延在する配線本体とを有する。
【００１９】
〔ダミーゲート配線〕
ダミーゲート配線ＧＤ１，ＧＤ２，…，ＧＤ４は、ゲート配線Ｇ１０１，Ｇ１０２，…，Ｇ１０８とともにＹ軸方向に沿って平行に直線的に延在する。ダミーゲート配線ＧＤ１，ＧＤ４は、ｐＭＯＳトランジスタＰ１０１，Ｐ１０２，…，Ｐ１０８およびｎＭＯＳトランジスタＮ１０１，Ｎ１０２，…，Ｎ１０８のいずれにも電気的に接続されていない。ここでは、ゲート配線Ｇ１０７，Ｇ１０５は、それぞれ、ゲート連結配線によってダミーゲート配線ＧＤ２，ＧＤ３に連結されるが、メタル配線によってダミーゲート配線ＧＤ２，ＧＤ３に連結されていても良い。
【００２０】
〔凸部，連結配線〕
また、複数のゲート配線は、それぞれ、Ｙ軸方向に直線的に延在する配線本体と、配線本体の所定位置からＸ軸方向に突出する凸部とを有していても良い。また、凸部は、コンタクトによって配線に電気的に接続されても良い。例えば、図１に示した半導体集積回路では、ゲート配線Ｇ１０１，Ｇ１０２，…，Ｇ１０４，Ｇ１０６，Ｇ１０８は、上記のような凸部を有している。また、少なくとも１組の隣接するゲート配線（または、少なくとも１組の隣接するゲート配線およびダミーゲート配線）は、一方のゲート配線の所定位置から他方のゲート配線の所定位置へ延びる連結配線によって連結されていても良い。例えば、図１に示した半導体集積回路では、ゲート配線Ｇ１０５およびダミーゲート配線ＧＤ３は、ゲート配線Ｇ１０５の所定位置からダミーゲート配線ＧＤ３の所定位置へと延びる連結配線によって連結されている。すなわち、ゲート配線Ｇ１０５，ダミーゲート配線ＧＤ３，および連結配線によって、Ｈ型ゲート配線を構成している。
【００２１】
以上のように、回路構成においてそれぞれ同一の信号をゲートに受けるｐＭＯＳトランジスタおよびｎＭＯＳトランジスタが対向するようにｐＭＯＳトランジスタＰ１０１，Ｐ１０２，…，Ｐ１０８およびｎＭＯＳトランジスタＮ１０１，Ｎ１０２，…，Ｎ１０８を配置することにより、直線状のゲート配線Ｇ１０１，Ｇ１０２，…，Ｇ１０８を配置できる。これにより、従来技術のように任意の箇所でのゲート配線の分離が存在しないので、分離箇所に隣接するゲート配線の寸法ばらつきを抑制できる。さらに、より好ましくは、隣接するゲート配線を所定の位置で連結したＨ型ゲート配線を適用することにより、ラッチ機能を構成するための配線リソースがゲート配線においても確保できるため、１層メタルおよび２層メタルの配線リソース増加に伴うセル高さの増大を招くことなく半導体集積回路の回路規模を縮小できる。
【００２２】
（実施形態１の変形例）
図５は、実施形態１の変形例１による半導体集積回路のレイアウト構造の一例を示す。この半導体集積回路は、図１に示したｐＭＯＳトランジスタＰ１０５，ｎＭＯＳトランジスタＮ１０５，およびゲート配線Ｇ１０５に代えて、ｐＭＯＳトランジスタ１１１，Ｐ１１２，ｎＭＯＳトランジスタＮ１１１，Ｎ１１２，およびゲート配線Ｇ１１１，Ｇ１１２を備える。なお、入力配線Ｌ１０４は、入力信号ＶＳを伝達する。
【００２３】
図５に示したレイアウト構造は、図６に示した回路構成に対応する。ＮＡＮＤ回路１２ａは、ｐＭＯＳトランジスタＰ１１１，Ｐ１１２およびｎＭＯＳトランジスタＮ１１１，Ｎ１１２によって構成される。また、図６に示した回路構成は、図７に示した回路構成を変形することによって得られる。すなわち、図５に示した半導体集積回路には、トライステートインバータ回路１６，１７，ＮＡＮＤ回路１２ａ，およびインバータ回路１３，１４，１５を備えるラッチ回路（セット機能を有するラッチ回路）が標準セルとして形成されている。このラッチ回路では、入力信号ＶＳがローレベルである場合、ＮＡＮＤ回路１２ａの出力がハイレベルに設定される。これにより、出力信号Ｖｏｕｔをローレベルに設定できる。なお、図５に示した半導体集積回路は、ラッチ回路として機能する標準セルだけでなく他の標準セルをさらに備えていても良い。
【００２４】
（実施形態２）
図８は、実施形態２による半導体集積回路のレイアウト構造の一例を示す。この半導体集積回路は、図１に示したｐＭＯＳトランジスタＰ１０１，Ｐ１０２，…，Ｐ１０４，ｎＭＯＳトランジスタＮ１０１，Ｎ１０２，…，Ｎ１０４，およびゲート配線Ｇ１０１，Ｇ１０２，…，Ｇ１０４に代えて、ｐＭＯＳトランジスタＰ２０１，Ｐ２０２，…，Ｐ２０８，ｎＭＯＳトランジスタＮ２０１，Ｎ２０２，…，Ｎ２０８，およびゲート配線Ｇ２０１，Ｇ２０２，…，Ｇ２０８を備える。また、この半導体集積回路には、ダミーゲート電極ＧＤ５，ＧＤ６がさらに形成されている。入力配線Ｌ２０１，Ｌ２０２は、それぞれ、入力信号Ｖｉｎ，ＶＣを伝達し、出力配線Ｌ２０３は、出力信号Ｖｏｕｔを伝達する。なお、各部の接続関係を理解し易くするために、図８では、配線Ｌ２０１，Ｌ２０２，Ｌ２０３，Ｌ２１，Ｌ２２，…，Ｌ２４を透明で示している。
【００２５】
図９のように、ｐＭＯＳトランジスタＰ２０１，Ｐ２０２，…，Ｐ２０８は、ゲート長方向がＸ軸方向に一致するように、Ｘ軸方向に沿って基板に形成される。ｎＭＯＳトランジスタＮ２０１，Ｎ２０２，…，Ｎ２０８は、ｐＭＯＳトランジスタＰ２０１，Ｐ２０２，…，Ｐ２０８と同様に、ゲート長方向がＸ軸方向に一致するように、Ｘ軸方向に沿って基板に形成される。また、ｎＭＯＳトランジスタＮ２０１，Ｎ２０２，…，Ｎ２０８は、Ｙ軸方向において、ｐＭＯＳトランジスタＰ２０１，Ｐ２０２，…，Ｐ２０８にそれぞれ対向する。ゲート線Ｇ２０１，Ｇ２０２，…，Ｇ２０８は、それぞれ、ｐＭＯＳトランジスタＰ２０１，Ｐ２０２，…，Ｐ２０８およびｎＭＯＳトランジスタＮ２０１，Ｎ２０２，…，Ｎ２０８に対応し、自己に対応するｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのそれぞれのゲート位置を通過するように、Ｙ軸方向に沿ってそれぞれ平行に直線的に延在する。ここでは、ゲート配線Ｇ１０８，Ｇ２０４，Ｇ２０５，Ｇ１０５は、それぞれ、ゲート連結配線によってダミーゲート配線ＧＤ２，ＧＤ３，ＧＤ４，ＧＤ５に連結されているが、メタル配線によってダミーゲート配線ＧＤ２，ＧＤ３，ＧＤ４，ＧＤ５に連結されていても良い。
【００２６】
図８に示したレイアウト構造は、図１０に示した回路構成に対応する。組み合わせ回路２１は、ｐＭＯＳトランジスタＰ２０１，Ｐ２０２，…，Ｐ２０４およびｎＭＯＳトランジスタＮ２０１，Ｎ２０２，…，Ｎ２０４によって構成され、組み合わせ回路２２は、ｐＭＯＳトランジスタＰ２０５，Ｐ２０６，…，Ｐ２０８およびｎＭＯＳトランジスタＮ２０５，Ｎ２０６，…，Ｎ２０８によって構成される。また、図１０に示した回路構成は、図１１に示した回路構成を変形することによって得られる。詳しく説明すると、図１１に示したトライステートインバータ回路２３，２４を組み合わせることによって、図１０に示した組み合わせ回路２１を構成でき、図１１に示した組み合わせ回路２５とトライステートインバータ回路２６とを組み合わせることによって、図１０に示した組み合わせ回路２２を構成できる。さらに、図１１に示した回路構成は、図１２に示した回路構成を変形することによって得られる。詳しく説明すると、図１２に示したインバータ回路２７とトランスファーゲート２８とを組み合わせることによって、図１１に示した組み合わせ回路２５を構成できる。すなわち、図８に示した半導体集積回路には、トライステートインバータ回路２３，２４，２６，トランスファーゲート２８，およびインバータ回路１２，１３，…，１５，２７を備えるフリップフロップ回路（マスタースレーブ方式のＤフリップフロップ）が標準セルとして形成されている。なお、図８に示した半導体集積回路は、フリップフロップ回路として機能する標準セルだけでなく他の標準セルをさらに備えていても良い。
【００２７】
以上のように、回路構成においてそれぞれ同一の信号をゲートに受けるｐＭＯＳトランジスタおよびｎＭＯＳトランジスタが対向するようにｐＭＯＳトランジスタＰ２０１，Ｐ２０２，…，Ｐ２０８およびｎＭＯＳトランジスタＮ２０１，Ｎ２０２，…，Ｎ２０８を配置することにより、直線上のゲート配線Ｇ２０１，Ｇ２０２，…，Ｇ２０８を配置できる。このように、実施形態１で示したラッチ構成を組み合わせることによってフリップフロップに応用でき、図１に示した半導体集積回路と同様に、トランジスタ間における寸法ばらつきを抑制できるとともに、半導体集積回路の回路面積を縮小できる。
【００２８】
また、図８に示された組み合わせ回路２１，２２の構造に着目すると、組み合わせ２１のレイアウトおよび組み合わせ回路２２のレイアウトは、コンタクトＣ２０１の配置を除いて左右対称であることが分かる。そのため、組み合わせ回路２１のレイアウト構造を基本として組み合わせ回路２２のレイアウト構造を容易に設計できる。
【００２９】
（実施形態２の変形例）
図１３は、実施形態２の変形例による半導体集積回路のレイアウト構造の一例を示す。この半導体集積回路は、図８に示したｐＭＯＳトランジスタＰ２０１，ｎＭＯＳトランジスタＮ２０１，およびゲート配線Ｇ２０１に代えて、ｐＭＯＳトランジスタＰ３０１，Ｐ３０２，…，Ｐ３０４，ｎＭＯＳトランジスタＮ３０１，Ｎ３０２，…，Ｎ３０４，およびゲート配線Ｇ３０１，Ｇ３０２，…，Ｇ３０４を備える。また、この半導体集積回路には、ゲートダミー配線ＧＤ７がさらに形成されている。入力配線Ｌ３０１，Ｌ３０２，Ｌ３０３，Ｌ３０４は、それぞれ、入力信号Ｖｉｎ１，Ｖｉｎ２，ＶＣ，ＶＳを伝達し、出力配線Ｌ３０５は、出力信号Ｖｏｕｔを伝達する。なお、各部の接続関係を理解し易くするために、図１３では、配線Ｌ３０１，Ｌ３０２，…，Ｌ３０４，Ｌ３１，Ｌ３２，…，Ｌ３６を透明で示している。
【００３０】
図１４のように、ｐＭＯＳトランジスタＰ３０１，Ｐ３０２，…，Ｐ３０４は、ゲート長方向がＸ軸方向に一致するように、Ｘ軸方向に沿って基板に形成される。ｎＭＯＳトランジスタＮ３０１，Ｎ３０２，…，Ｎ３０４は、ｐＭＯＳトランジスタＰ３０１，Ｐ３０２，…，Ｐ３０４と同様に、ゲート長方向がＸ軸方向に一致するように、Ｘ軸方向に沿って基板に形成される。また、ｎＭＯＳトランジスタＮ３０１，Ｎ３０２，…，Ｎ３０４は、Ｙ軸方向において、ｐＭＯＳトランジスタＰ３０１，Ｐ３０２，…，Ｐ３０４にそれぞれ対向する。ゲート線Ｇ３０１，Ｇ３０２，…，Ｇ３０４は、それぞれ、ｐＭＯＳトランジスタＰ３０１，Ｐ３０２，…，Ｐ３０４およびｎＭＯＳトランジスタＮ３０１，Ｎ３０２，…，Ｎ３０４に対応し、自己に対応するｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのそれぞれのゲート位置を通過するように、Ｙ軸方向に沿ってそれぞれ平行に直線的に延在する。ここでは、ゲート配線Ｇ３０１，Ｇ２０３，Ｇ２０１，Ｇ１０７，Ｇ１０５は、それぞれ、連結配線によってダミーゲート配線ＧＤ２，ＧＤ３，ＧＤ４，ＧＤ５，ＧＤ６に連結され、その他のゲート配線には、凸部が形成されている。なお、ゲート配線Ｇ３０１，Ｇ２０３，Ｇ２０１，Ｇ１０７，Ｇ１０５は、それぞれ、メタル配線によってダミーゲート配線ＧＤ２，ＧＤ３，ＧＤ４，ＧＤ５，ＧＤ６に連結されていても良い。
【００３１】
図１３に示したレイアウト構造は、図１５に示した回路構成に対応する。インバータ３１は、ｐＭＯＳトランジスタＰ３００およびｎＭＯＳトランジスタＮ３００によって構成される。組み合わせ回路３２は、単位回路３３，３４と、ｐＭＯＳトランジスタＰ２０１，Ｐ２０２，Ｐ２０３と、ｎＭＯＳトランジスタＮ２０１，Ｎ２０２，Ｎ２０３とによって構成される。単位回路３３は、ｐＭＯＳトランジスタＰ３０１，Ｐ３０２，…，Ｐ３０４によって構成され、単位回路３４は、ｎＭＯＳトランジスタＮ３０１，Ｎ３０２，…，Ｎ３０４によって構成される。図１５に示した回路構成は、図１６に示した回路構成を変形することによって得られる。詳しく説明すると、図１６に示した単位回路３３，３４，ｐＭＯＳトランジスタＰ２０１，ｎＭＯＳトランジスタＮ２０３，およびトライステートインバータ回路２４を組み合わせることによって、組み合わせ回路３２を構成できる。すなわち、この半導体集積回路には、インバータ回路３１，１２，１３，…，１５，，２７，単位回路３３，３４，ｐＭＯＳトランジスタＰ２０１，ｎＭＯＳトランジスタＮ２０３，トライステートインバータ回路２４，２６，およびトランスファーゲート２８を備えるフリップフロップ回路（入力切り替え機能を有するフリップフロップ）が標準セルとして形成されている。このフリップフロップ回路では、入力信号ＶＳがハイレベルである場合には、入力信号Ｖｉｎ１がインバータ回路２７に伝達され、入力信号Ｖｉｎ２は遮断状態になり、入力信号ＶＳがローレベルである場合には、入力信号Ｖｉｎ１が遮断状態になり、入力信号Ｖｉｎ２がインバータ回路２７に伝達される。なお、図１３に示した半導体集積回路は、フリップフロップ回路として機能する標準セルだけでなく他の標準セルをさらに備えていても良い。
【００３２】
ここで、図１５に示した組み合わせ回路３２と図１０に示した組み合わせ回路２１とを比較すると、組み合わせ回路３２は、組み合わせ回路２１のｐＭＯＳトランジスタＰ２０４，ｎＭＯＳトランジスタＮ２０４を図１５の単位回路３３，３４に置き換えることによって構成できることが理解できる。すなわち、組み合わせ回路３２に組み合わせ回路３２の自己相似形として単位回路３３，３４が階層的に含まれているとみなせる。そのため、レイアウト設計の際、組み合わせ回路３２の最小単位である単位回路３３，３４を設計した後に、単位回路３３，３４を包含する組み合わせ回路３２を設計することにより（レイアウト設計を階層順に展開させることにより）、半導体集積回路のレイアウト構造を容易に設計できる。
【００３３】
また、回路構成においてそれぞれ同一の信号をゲートに受けるｐＭＯＳトランジスタおよびｎＭＯＳトランジスタが対向するようにｐＭＯＳトランジスタＰ３０１，Ｐ３０２，…，Ｐ３０４およびｎＭＯＳトランジスタＮ３０１，Ｎ３０２，…，Ｎ３０４を配置することにより、直線上のゲート配線Ｇ３０１，Ｇ３０２，…，Ｇ３０４を配置できる。このように、実施形態１で示したラッチに含まれる回路をフリップフロップ内に自己相似形として展開することにより、複雑な回路機能を有するフリップフロップに応用することができ、図８に示した半導体集積回路と同様に、トランジスタ間における寸法ばらつきを抑制できるとともに、半導体集積回路の回路面積を縮小できる。
【００３４】
（その他の実施形態）
以上の各実施形態において、ゲート配線以外の配線（電源配線，接地配線，入力配線，出力配線など）の配線経路は、図１，図５，図８，図１３に示された配線経路に限るものではない。また、各回路（組み合わせ回路，インバータ回路回路など）の配置位置も、図１，図５，図８，図１３に示された配置位置に限るものではない。
【００３５】
〔配線幅，隣接間隔〕
また、複数のゲート配線および複数のダミーゲート配線のそれぞれの配線幅（Ｘ軸方向の長さ）は、一定であっても良い。複数のゲート配線および複数のダミーゲート配線の隣接間隔は、一定であっても良い。
【００３６】
〔ゲート幅〕
さらに、複数のｐＭＯＳトランジスタのそれぞれのゲート幅は一定であっても良いし、複数のｎＭＯＳトランジスタのゲート幅は一定であっても良い。
【産業上の利用可能性】
【００３７】
以上のように、上述の半導体集積回路は、トランジスタ間における寸法ばらつきを抑制できるとともに回路面積を縮小できるので、ラッチ回路やフリップフロップ回路などの標準セルが形成される半導体集積回路として有用である。
【符号の説明】
【００３８】
Ｐ１０１，Ｐ１０２，…，Ｐ１０８，Ｐ１１１，Ｐ１１２    ｐＭＯＳトランジスタ
Ｎ１０１，Ｎ１０２，…，Ｎ１０８，Ｎ１１１，Ｎ１１２    ｎＭＯＳトランジスタ
Ｇ１０１，Ｇ１０２，…，Ｇ１０８    ゲート配線
１１    組み合わせ回路
１２，１３，…，１５    インバータ回路
１６，１７    トライステートインバータ回路
１２ａ    ＮＡＮＤ回路
Ｐ２０１，Ｐ２０２，…，Ｐ２０８    ｐＭＯＳトランジスタ
Ｎ２０１，Ｎ２０２，…，Ｎ２０８    ｎＭＯＳトランジスタ
２１，２２，２５    組み合わせ回路
２３，２４，２６    トライステートインバータ回路
２７    インバータ回路
２８    トランスファーゲート
Ｐ３０１，Ｐ３０２，…，Ｐ３０４    ｐＭＯＳトランジスタ
Ｎ３０１，Ｎ３０２，…，Ｎ３０４    ｎＭＯＳトランジスタ
３１    インバータ回路
３２    組み合わせ回路
３３，３４    単位回路
【図１】
2010122754.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2010122754.tif 000015
【図１４】
2010122754.tif 000016
【図１５】
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【図１６】
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【図１７】
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【手続補正書】
【提出日】平成22年11月8日(2010.11.8)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路に関し、さらに詳しくは、ゲート配線のパターン寸法の精度の向上させる技術に関する。
【背景技術】
【０００２】
半導体集積回路の微細化が進むにつれて、配線寸法と露光波長との差が大きくなってきている。そのため、回折光や隣接するパターンからの干渉光による影響を受け易く、設計パターンの再現性を欠くばかりでなく、断線や隣接パターンとの短絡が発生する可能性も高くなってきつつある。隣接するパターンからの干渉光による影響を低減する手段として、ＯＰＣ（Optical Proximity Correction）技術が知られている。ＯＰＣ技術とは、配線間隔によって生ずる配線幅の変動量を予測して、その変動量を相殺するようにパターンを補正することにより、配線の仕上がり幅を一定に保持する技術である。しかし、ＯＰＣ技術を適用した場合、補正パターンの挿入により隣接パターンの間隔が拡大するため、チップ面積が増大してしまう。
【０００３】
そこで、ＯＰＣ技術を適用することなく干渉光による影響を除去する手段として、特許文献１が知られている。特許文献１には、１次元パターンのみを使用して論理セルを構成する技術が開示されている。この技術を適用することにより、ＯＰＣ技術が不要になるだけでなく、直線パターンに対して位相シフトマスクの適用が容易になるため、回折光の影響を低減してパターンのコントラストを最大化することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第７，４４６，３５２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１の技術を適用した場合、ゲート配線は、任意の箇所で分離されてしまう。例えば、図１７に示すように、箇所Ａにおいてゲート配線が分離されている場合、箇所Ａに隣接して対向する箇所Ｂにおけるゲート配線幅のばらつきを完全に抑制することはできない。さらに、特許文献１の技術に示される直線状のゲート配線と任意の箇所で分離することを許容するゲート配線のみでフリップフロップまたはラッチを構成する場合、ゲート配線の自由度が減少するので、回路機能を実現するための総配線リソースを１層メタルおよび２層メタルで補完することになる。そのため、セル内の１層メタルおよび２層メタルの配線トラックを確保するために、セル高さが増大してしまう。また、隣接層の配線間における交差ポイントでは、ダブルコンタクトを形成することができないので、コンタクト不良による歩留低減の可能性がある。さらに、電源配線幅を縮小する場合は、ＥＭ(electromigration)を考慮するための別施策が必要となるため、いずれの場合も面積への影響が懸念される。
【０００６】
そこで、この発明では、トランジスタ間における寸法ばらつきを抑制しつつ回路面積を縮小できる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この発明の１つの局面に従うと、半導体集積回路は、標準セルを備える半導体集積回路であって、上記標準セルのうちラッチまたはマスター・スレーブ方式のフリップフロップは、それぞれのゲート長方向が第１の方向に一致するように、上記第１の方向に沿って基板に形成された複数のｐＭＯＳトランジスタと、それぞれのゲート長方向が上記第１の方向に一致するように、上記第１の方向に沿って上記基板に形成され、且つ、上記第１の方向に直交する第２の方向において上記複数のｐＭＯＳトランジスタにそれぞれ対向する複数のｎＭＯＳトランジスタと、上記複数のｐＭＯＳトランジスタおよび上記複数のｎＭＯＳトランジスタにそれぞれ対応し、それぞれが自己に対応するｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのゲート位置を通過するように、上記第２の方向に沿ってそれぞれ平行に直線的に延在する複数のゲート配線とを含む。
【発明の効果】
【０００８】
トランジスタ間における寸法ばらつきを抑制できるとともに、半導体集積回路の回路面積を縮小できる。
【図面の簡単な説明】
【０００９】
【図１】実施形態１による半導体集積回路のレイアウト構造の一例を示す図。
【図２】図１に示した半導体集積回路に形成されたラッチ回路の回路構成について説明するための図。
【図３】図１に示した半導体集積回路に形成されたラッチ回路の回路構成について説明するための図。
【図４】図１に示した複数のｐＭＯＳトランジスタ，複数のｎＭＯＳトランジスタ，および複数のゲート配線について説明するための図。
【図５】実施形態１の変形例１による半導体集積回路のレイアウト構造の一例を示す図。
【図６】図５に示した半導体集積回路に形成されたラッチ回路の回路構成について説明するための図。
【図７】図５に示した半導体集積回路に形成されたラッチ回路の回路構成について説明するための図。
【図８】実施形態２による半導体集積回路のレイアウト構造の一例を示す図。
【図９】図８に示した複数のｐＭＯＳトランジスタ，複数のｎＭＯＳトランジスタ，および複数のゲート配線について説明するための図。
【図１０】図８に示した半導体集積回路に形成されたフリップフロップ回路の回路構成について説明するための図。
【図１１】図８に示した半導体集積回路に形成されたフリップフロップ回路の回路構成について説明するための図。
【図１２】図８に示した半導体集積回路に形成されたフリップフロップ回路の回路構成について説明するための図。
【図１３】実施形態２の変形例による半導体集積回路のレイアウト構造の一例を示す図。
【図１４】図１３に示した複数のｐＭＯＳトランジスタ，複数のｎＭＯＳトランジスタ，および複数のゲート配線について説明するための図。
【図１５】図１３に示した半導体集積回路に形成されたフリップフロップ回路の回路構成について説明するための図。
【図１６】図１３に示した半導体集積回路に形成されたフリップフロップ回路の回路構成について説明するための図。
【図１７】従来の半導体集積回路のレイアウト構造を示す図。
【発明を実施するための形態】
【００１０】
以下、実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
【００１１】
（実施形態１）
図１は、実施形態１による半導体集積回路のレイアウト構造の一例を示す。この半導体集積回路は、ｐＭＯＳトランジスタＰ１０１，Ｐ１０２，…，Ｐ１０８と、ｎＭＯＳトランジスタＮ１０１，Ｎ１０２，…，Ｎ１０８と、ゲート配線Ｇ１０１，Ｇ１０２，…，Ｇ１０８と、ダミーゲート配線ＧＤ１，ＧＤ２，…，ＧＤ４とを備える。また、この半導体集積回路には、複数の配線（電源配線ＬＰ，接地配線ＬＧ，入力配線Ｌ１０１，Ｌ１０２，出力配線Ｌ１０３など）および複数のコンタクトが形成されている。電源配線ＬＰおよび接地配線ＬＧは、それぞれ、電源電圧ＶＤＤおよび接地電圧ＶＳＳを伝達する。入力配線Ｌ１０１，Ｌ１０２は、それぞれ、入力信号Ｖｉｎ，ＶＣを伝達する。出力配線Ｌ１０３は、出力信号Ｖｏｕｔを伝達する。なお、各部の接続関係を理解し易くするために、図１では、配線Ｌ１１，Ｌ１２を透明で示している。
【００１２】
〔回路構成〕
図１に示したレイアウト構造は、図２に示した回路構成に対応する。組み合わせ回路１１は、ｐＭＯＳトランジスタＰ１０１，Ｐ１０２，…，Ｐ１０４と、ｎＭＯＳトランジスタＮ１０１，Ｎ１０２，…，Ｎ１０４によって構成される。インバータ回路１２，１３，…，１５は、それぞれ、ｐＭＯＳトランジスタＰ１０５，Ｐ１０６，…，Ｐ１０８と、ｎＭＯＳトランジスタＮ１０５，Ｎ１０６，…，Ｎ１０８によって構成される。図２に示した回路構成は、図３に示した回路構成を変形することによって得られる。詳しく説明すると、図３に示したトライステートインバータ回路１６，１７を組み合わせることによって、図２に示した組み合わせ回路１１を構成できる。すなわち、図１に示した半導体集積回路には、トライステートインバータ回路１６，１７およびインバータ回路１２，１３，…，１５を備えるラッチ回路が標準セルとして形成されている。このラッチ回路では、入力信号ＶＣがローレベルからハイレベルへと遷移した場合、インバータ回路１４の出力（制御信号ＶＣ１）およびインバータ回路１５の出力（制御信号ＶＣ２）がそれぞれローレベルおよびハイレベルになる。これにより、入力信号Ｖｉｎの反転信号が出力信号Ｖｏｕｔとして出力される。一方、入力信号ＶＣがハイレベルからローレベルへと遷移した場合、インバータ回路１２およびトライステートインバータ回路１７によってインバータループが形成され、出力信号Ｖｏｕｔの論理レベルは、入力信号ＶＣがハイレベルからローレベルに遷移する前の論理レベルに保持される。なお、図１に示した半導体集積回路は、ラッチ回路として機能する標準セルだけでなく他の標準セルをさらに備えていても良い。
【００１３】
〔各部の接続関係〕
次に、図１に示した半導体集積回路の各部の接続関係について簡単に説明する。例えば、ｐＭＯＳトランジスタＰ１０１は、隣接するｐＭＯＳトランジスタＰ１０２との間でＰ型拡散領域（それぞれのソース領域となる拡散領域）を共有しており、ｐＭＯＳトランジスタＰ１０１のソース領域（ｐＭＯＳトランジスタＰ１０２のソース領域）は、コンタクトを介して電源配線ＬＰに電気的に接続される。また、ｐＭＯＳトランジスタＰ１０１のドレイン領域は、２個のコンタクトおよび配線を介してｐＭＯＳトランジスタＰ１０４のソース領域に電気的に接続される。これにより、ｐＭＯＳトランジスタＰ１０１，Ｐ１０４の直列接続が形成される。一方、ｎＭＯＳトランジスタＮ１０１は、隣接するｎＭＯＳトランジスタＮ１０２との間でＮ型拡散領域（ｎＭＯＳトランジスタＮ１０１のドレイン領域およびｎＭＯＳトランジスタＮ１０２のソース領域となる拡散領域）を共有している。これにより、ｎＭＯＳトランジスタＮ１０１，Ｎ１０２の直列接続が形成される。また、ｎＭＯＳトランジスタＮ１０１のソース領域は、コンタクトを介して接地配線ＬＧに電気的に接続される。ゲート配線Ｇ１０１は、コンタクトを介して入力配線Ｌ１０１に電気的に接続される。これにより、入力信号Ｖｉｎは、ｐＭＯＳトランジスタＰ１０１，ｎＭＯＳトランジスタＮ１０１のそれぞれのゲートに伝達される。
【００１４】
配線Ｌ１１は、コンタクトＣ１１，Ｃ１２を介して配線Ｌ１，Ｌ２にそれぞれ電気的に接続され、配線Ｌ２は、コンタクトＣ１を介してゲート配線Ｇ１０４に電気的に接続される。これにより、インバータ回路１５の出力（制御信号ＶＣ２）は、ｐＭＯＳトランジスタＰ１０４およびｎＭＯＳトランジスタＮ１０４のゲートに伝達される。配線Ｌ１２，配線Ｌ３，およびゲート配線Ｇ１０３は、コンタクトＣ１３によって電気的に接続され、配線Ｌ１２，配線Ｌ４，およびゲート配線Ｇ１０６は、コンタクトＣ１４によって電気的に接続される。これにより、インバータ回路１２の出力は、ｐＭＯＳトランジスタＰ１０３およびｎＭＯＳトランジスタＮ１０３のそれぞれのゲートと、インバータ回路１３の入力とに伝達される。また、配線Ｌ５は、コンタクトＣ２を介してゲート配線Ｇ１０５に電気的に接続される。これにより、インバータ回路１２の入力は、ｐＭＯＳトランジスタＰ１０３，Ｐ１０４およびｎＭＯＳトランジスタＮ１０２，Ｎ１０３のそれぞれのドレインに接続される。
【００１５】
次に、図４を参照して、図１に示した複数のｐＭＯＳトランジスタ，複数のｎＭＯＳトランジスタ，および複数のゲート配線の構造および配置について説明する。なお、各部の接続関係を理解し易くするために、図４では、拡散領域（ソース領域／ドレイン領域）またはゲート配線に接続されるコンタクトも図示している（図９，図１４についても同様である）。
【００１６】
〔ｐＭＯＳトランジスタ〕
ｐＭＯＳトランジスタＰ１０１，Ｐ１０２，…，Ｐ１０８は、それぞれのゲート長方向がＸ軸方向に一致するように、Ｘ軸方向に沿って基板に形成される。ここでは、ｐＭＯＳトランジスタＰ１０１，Ｐ１０２，…，Ｐ１０４は、それぞれ、隣接するｐＭＯＳトランジスタとの間でＰ型拡散領域を共有する。同様に、ｐＭＯＳトランジスタＰ１０５は、ｐＭＯＳトランジスタＰ１０６との間でＰ型拡散領域（それぞれのソース領域となる拡散領域）を共有し、ｐＭＯＳトランジスタＰ１０７は、ｐＭＯＳトランジスタＰ１０８との間でＰ型拡散領域を共有する。
【００１７】
〔ｎＭＯＳトランジスタ〕
ｎＭＯＳトランジスタＮ１０１，Ｎ１０２，…，Ｎ１０８は、ｐＭＯＳトランジスタＰ１０１，Ｐ１０２，…，Ｐ１０８と同様に、それぞれのゲート長方向がＸ軸方向に一致するように、Ｘ軸方向に沿って基板に形成される。さらに、ｎＭＯＳトランジスタＮ１０１，Ｎ１０２，…，Ｎ１０８は、Ｘ軸方向に直交するＹ軸方向においてｐＭＯＳトランジスタＰ１０１，Ｐ１０２，…，Ｐ１０８にそれぞれ対向する。ここでは、ｎＭＯＳトランジスタＮ１０１，Ｎ１０２，…，Ｎ１０４は、それぞれ、隣接するｎＭＯＳトランジスタとの間でＮ型拡散領域を共有する。同様に、ｎＭＯＳトランジスタＮ１０５は、ｎＭＯＳトランジスタＮ１０６との間でＮ型拡散領域（それぞれのソース領域となる拡散領域）を共有し、ｎＭＯＳトランジスタＮ１０７は、ｎＭＯＳトランジスタＮ１０８との間でＮ型拡散領域を共有する。
【００１８】
〔ゲート配線〕
ゲート配線Ｇ１０１，Ｇ１０２，…，Ｇ１０８は、それぞれ、ｐＭＯＳトランジスタＰ１０１，Ｐ１０２，…，Ｐ１０８およびｎＭＯＳトランジスタＮ１０１，Ｎ１０２，…，Ｎ１０８に対応し、自己に対応するｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのそれぞれのゲート位置を通過するように、Ｙ軸方向に沿ってそれぞれ平行に直線的に延在する。詳しく説明すると、ゲート配線Ｇ１０１，Ｇ１０２，…，Ｇ１０８は、それぞれ、ｐＭＯＳトランジスタＰ１０１，Ｐ１０２，…，Ｐ１０８のゲート電極として機能するようにｐＭＯＳトランジスタのゲート位置においてＹ軸方向に延在するｐＭＯＳゲート電極部と、ｎＭＯＳトランジスタＮ１０１，Ｎ１０２，…，Ｎ１０８のゲート電極として機能するようにｎＭＯＳトランジスタのゲート位置においてＹ軸方向に延在するｎＭＯＳゲート電極部と、ｐＭＯＳゲート電極部とｎＭＯＳゲート電極部とを直線的に連結するようにＹ軸方向に延在する配線本体とを有する。
【００１９】
〔ダミーゲート配線〕
ダミーゲート配線ＧＤ１，ＧＤ２，…，ＧＤ４は、ゲート配線Ｇ１０１，Ｇ１０２，…，Ｇ１０８とともにＹ軸方向に沿って平行に直線的に延在する。ダミーゲート配線ＧＤ１，ＧＤ４は、ｐＭＯＳトランジスタＰ１０１，Ｐ１０２，…，Ｐ１０８およびｎＭＯＳトランジスタＮ１０１，Ｎ１０２，…，Ｎ１０８のいずれにも電気的に接続されていない。ここでは、ゲート配線Ｇ１０７，Ｇ１０５は、それぞれ、ゲート連結配線によってダミーゲート配線ＧＤ２，ＧＤ３に連結されるが、メタル配線によってダミーゲート配線ＧＤ２，ＧＤ３に連結されていても良い。
【００２０】
〔凸部，連結配線〕
また、複数のゲート配線は、それぞれ、Ｙ軸方向に直線的に延在する配線本体と、配線本体の所定位置からＸ軸方向に突出する凸部とを有していても良い。また、凸部は、コンタクトによって配線に電気的に接続されても良い。例えば、図１に示した半導体集積回路では、ゲート配線Ｇ１０１，Ｇ１０２，…，Ｇ１０４，Ｇ１０６，Ｇ１０８は、上記のような凸部を有している。また、少なくとも１組の隣接するゲート配線（または、少なくとも１組の隣接するゲート配線およびダミーゲート配線）は、一方のゲート配線の所定位置から他方のゲート配線の所定位置へ延びる連結配線によって連結されていても良い。例えば、図１に示した半導体集積回路では、ゲート配線Ｇ１０５およびダミーゲート配線ＧＤ３は、ゲート配線Ｇ１０５の所定位置からダミーゲート配線ＧＤ３の所定位置へと延びる連結配線によって連結されている。すなわち、ゲート配線Ｇ１０５，ダミーゲート配線ＧＤ３，および連結配線によって、Ｈ型ゲート配線を構成している。
【００２１】
以上のように、回路構成においてそれぞれ同一の信号をゲートに受けるｐＭＯＳトランジスタおよびｎＭＯＳトランジスタが対向するようにｐＭＯＳトランジスタＰ１０１，Ｐ１０２，…，Ｐ１０８およびｎＭＯＳトランジスタＮ１０１，Ｎ１０２，…，Ｎ１０８を配置することにより、直線状のゲート配線Ｇ１０１，Ｇ１０２，…，Ｇ１０８を配置できる。これにより、従来技術のように任意の箇所でのゲート配線の分離が存在しないので、分離箇所に隣接するゲート配線の寸法ばらつきを抑制できる。さらに、より好ましくは、隣接するゲート配線を所定の位置で連結したＨ型ゲート配線を適用することにより、ラッチ機能を構成するための配線リソースがゲート配線においても確保できるため、１層メタルおよび２層メタルの配線リソース増加に伴うセル高さの増大を招くことなく半導体集積回路の回路規模を縮小できる。
【００２２】
（実施形態１の変形例）
図５は、実施形態１の変形例１による半導体集積回路のレイアウト構造の一例を示す。この半導体集積回路は、図１に示したｐＭＯＳトランジスタＰ１０５，ｎＭＯＳトランジスタＮ１０５，およびゲート配線Ｇ１０５に代えて、ｐＭＯＳトランジスタＰ１１１，Ｐ１１２，ｎＭＯＳトランジスタＮ１１１，Ｎ１１２，およびゲート配線Ｇ１１１，Ｇ１１２を備える。なお、入力配線Ｌ１０４は、入力信号ＶＳを伝達する。
【００２３】
図５に示したレイアウト構造は、図６に示した回路構成に対応する。ＮＡＮＤ回路１２ａは、ｐＭＯＳトランジスタＰ１１１，Ｐ１１２およびｎＭＯＳトランジスタＮ１１１，Ｎ１１２によって構成される。また、図６に示した回路構成は、図７に示した回路構成を変形することによって得られる。すなわち、図５に示した半導体集積回路には、トライステートインバータ回路１６，１７，ＮＡＮＤ回路１２ａ，およびインバータ回路１３，１４，１５を備えるラッチ回路（セット機能を有するラッチ回路）が標準セルとして形成されている。このラッチ回路では、入力信号ＶＳがローレベルである場合、ＮＡＮＤ回路１２ａの出力がハイレベルに設定される。これにより、出力信号Ｖｏｕｔをローレベルに設定できる。なお、図５に示した半導体集積回路は、ラッチ回路として機能する標準セルだけでなく他の標準セルをさらに備えていても良い。
【００２４】
（実施形態２）
図８は、実施形態２による半導体集積回路のレイアウト構造の一例を示す。この半導体集積回路は、図１に示したｐＭＯＳトランジスタＰ１０１，Ｐ１０２，…，Ｐ１０４，ｎＭＯＳトランジスタＮ１０１，Ｎ１０２，…，Ｎ１０４，およびゲート配線Ｇ１０１，Ｇ１０２，…，Ｇ１０４に代えて、ｐＭＯＳトランジスタＰ２０１，Ｐ２０２，…，Ｐ２０８，ｎＭＯＳトランジスタＮ２０１，Ｎ２０２，…，Ｎ２０８，およびゲート配線Ｇ２０１，Ｇ２０２，…，Ｇ２０８を備える。また、この半導体集積回路には、ダミーゲート配線ＧＤ５，ＧＤ６がさらに形成されている。入力配線Ｌ２０１，Ｌ２０２は、それぞれ、入力信号Ｖｉｎ，ＶＣを伝達し、出力配線Ｌ２０３は、出力信号Ｖｏｕｔを伝達する。なお、各部の接続関係を理解し易くするために、図８では、配線Ｌ２０１，Ｌ２０２，Ｌ２０３，Ｌ２１，Ｌ２２，…，Ｌ２４を透明で示している。
【００２５】
図９のように、ｐＭＯＳトランジスタＰ２０１，Ｐ２０２，…，Ｐ２０８は、ゲート長方向がＸ軸方向に一致するように、Ｘ軸方向に沿って基板に形成される。ｎＭＯＳトランジスタＮ２０１，Ｎ２０２，…，Ｎ２０８は、ｐＭＯＳトランジスタＰ２０１，Ｐ２０２，…，Ｐ２０８と同様に、ゲート長方向がＸ軸方向に一致するように、Ｘ軸方向に沿って基板に形成される。また、ｎＭＯＳトランジスタＮ２０１，Ｎ２０２，…，Ｎ２０８は、Ｙ軸方向において、ｐＭＯＳトランジスタＰ２０１，Ｐ２０２，…，Ｐ２０８にそれぞれ対向する。ゲート線Ｇ２０１，Ｇ２０２，…，Ｇ２０８は、それぞれ、ｐＭＯＳトランジスタＰ２０１，Ｐ２０２，…，Ｐ２０８およびｎＭＯＳトランジスタＮ２０１，Ｎ２０２，…，Ｎ２０８に対応し、自己に対応するｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのそれぞれのゲート位置を通過するように、Ｙ軸方向に沿ってそれぞれ平行に直線的に延在する。ここでは、ゲート配線Ｇ１０８，Ｇ２０４，Ｇ２０５，Ｇ１０５は、それぞれ、ゲート連結配線によってダミーゲート配線ＧＤ２，ＧＤ３，ＧＤ４，ＧＤ５に連結されているが、メタル配線によってダミーゲート配線ＧＤ２，ＧＤ３，ＧＤ４，ＧＤ５に連結されていても良い。
【００２６】
図８に示したレイアウト構造は、図１０に示した回路構成に対応する。組み合わせ回路２１は、ｐＭＯＳトランジスタＰ２０１，Ｐ２０２，…，Ｐ２０４およびｎＭＯＳトランジスタＮ２０１，Ｎ２０２，…，Ｎ２０４によって構成され、組み合わせ回路２２は、ｐＭＯＳトランジスタＰ２０５，Ｐ２０６，…，Ｐ２０８およびｎＭＯＳトランジスタＮ２０５，Ｎ２０６，…，Ｎ２０８によって構成される。また、図１０に示した回路構成は、図１１に示した回路構成を変形することによって得られる。詳しく説明すると、図１１に示したトライステートインバータ回路２３，２４を組み合わせることによって、図１０に示した組み合わせ回路２１を構成でき、図１１に示した組み合わせ回路２５とトライステートインバータ回路２６とを組み合わせることによって、図１０に示した組み合わせ回路２２を構成できる。さらに、図１１に示した回路構成は、図１２に示した回路構成を変形することによって得られる。詳しく説明すると、図１２に示したインバータ回路２７とトランスファーゲート２８とを組み合わせることによって、図１１に示した組み合わせ回路２５を構成できる。すなわち、図８に示した半導体集積回路には、トライステートインバータ回路２３，２４，２６，トランスファーゲート２８，およびインバータ回路１２，１３，…，１５，２７を備えるフリップフロップ回路（マスタースレーブ方式のＤフリップフロップ）が標準セルとして形成されている。なお、図８に示した半導体集積回路は、フリップフロップ回路として機能する標準セルだけでなく他の標準セルをさらに備えていても良い。
【００２７】
以上のように、回路構成においてそれぞれ同一の信号をゲートに受けるｐＭＯＳトランジスタおよびｎＭＯＳトランジスタが対向するようにｐＭＯＳトランジスタＰ２０１，Ｐ２０２，…，Ｐ２０８およびｎＭＯＳトランジスタＮ２０１，Ｎ２０２，…，Ｎ２０８を配置することにより、直線状のゲート配線Ｇ２０１，Ｇ２０２，…，Ｇ２０８を配置できる。このように、実施形態１で示したラッチ構成を組み合わせることによってフリップフロップに応用でき、図１に示した半導体集積回路と同様に、トランジスタ間における寸法ばらつきを抑制できるとともに、半導体集積回路の回路面積を縮小できる。
【００２８】
また、図８に示された組み合わせ回路２１，２２の構造に着目すると、組み合わせ２１のレイアウトおよび組み合わせ回路２２のレイアウトは、コンタクトＣ２０１の配置を除いて左右対称であることが分かる。そのため、組み合わせ回路２１のレイアウト構造を基本として組み合わせ回路２２のレイアウト構造を容易に設計できる。
【００２９】
（実施形態２の変形例）
図１３は、実施形態２の変形例による半導体集積回路のレイアウト構造の一例を示す。この半導体集積回路は、図８に示したｐＭＯＳトランジスタＰ２０１，ｎＭＯＳトランジスタＮ２０１，およびゲート配線Ｇ２０１に代えて、ｐＭＯＳトランジスタＰ３０１，Ｐ３０２，…，Ｐ３０４，ｎＭＯＳトランジスタＮ３０１，Ｎ３０２，…，Ｎ３０４，およびゲート配線Ｇ３０１，Ｇ３０２，…，Ｇ３０４を備える。また、この半導体集積回路には、ダミーゲート配線ＧＤ７がさらに形成されている。入力配線Ｌ３０１，Ｌ３０２，Ｌ３０３，Ｌ３０４は、それぞれ、入力信号Ｖｉｎ１，Ｖｉｎ２，ＶＣ，ＶＳを伝達し、出力配線Ｌ３０５は、出力信号Ｖｏｕｔを伝達する。なお、各部の接続関係を理解し易くするために、図１３では、配線Ｌ３０１，Ｌ３０２，…，Ｌ３０４，Ｌ３１，Ｌ３２，…，Ｌ３６を透明で示している。
【００３０】
図１４のように、ｐＭＯＳトランジスタＰ３０１，Ｐ３０２，…，Ｐ３０４は、ゲート長方向がＸ軸方向に一致するように、Ｘ軸方向に沿って基板に形成される。ｎＭＯＳトランジスタＮ３０１，Ｎ３０２，…，Ｎ３０４は、ｐＭＯＳトランジスタＰ３０１，Ｐ３０２，…，Ｐ３０４と同様に、ゲート長方向がＸ軸方向に一致するように、Ｘ軸方向に沿って基板に形成される。また、ｎＭＯＳトランジスタＮ３０１，Ｎ３０２，…，Ｎ３０４は、Ｙ軸方向において、ｐＭＯＳトランジスタＰ３０１，Ｐ３０２，…，Ｐ３０４にそれぞれ対向する。ゲート線Ｇ３０１，Ｇ３０２，…，Ｇ３０４は、それぞれ、ｐＭＯＳトランジスタＰ３０１，Ｐ３０２，…，Ｐ３０４およびｎＭＯＳトランジスタＮ３０１，Ｎ３０２，…，Ｎ３０４に対応し、自己に対応するｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのそれぞれのゲート位置を通過するように、Ｙ軸方向に沿ってそれぞれ平行に直線的に延在する。ここでは、ゲート配線Ｇ３０１，Ｇ２０３，Ｇ２０１，Ｇ１０７，Ｇ１０５は、それぞれ、連結配線によってダミーゲート配線ＧＤ２，ＧＤ３，ＧＤ４，ＧＤ５，ＧＤ６に連結され、その他のゲート配線には、凸部が形成されている。なお、ゲート配線Ｇ３０１，Ｇ２０３，Ｇ２０１，Ｇ１０７，Ｇ１０５は、それぞれ、メタル配線によってダミーゲート配線ＧＤ２，ＧＤ３，ＧＤ４，ＧＤ５，ＧＤ６に連結されていても良い。
【００３１】
図１３に示したレイアウト構造は、図１５に示した回路構成に対応する。インバータ３１は、ｐＭＯＳトランジスタＰ３００およびｎＭＯＳトランジスタＮ３００によって構成される。組み合わせ回路３２は、単位回路３３，３４と、ｐＭＯＳトランジスタＰ２０１，Ｐ２０２，Ｐ２０３と、ｎＭＯＳトランジスタＮ２０１，Ｎ２０２，Ｎ２０３とによって構成される。単位回路３３は、ｐＭＯＳトランジスタＰ３０１，Ｐ３０２，…，Ｐ３０４によって構成され、単位回路３４は、ｎＭＯＳトランジスタＮ３０１，Ｎ３０２，…，Ｎ３０４によって構成される。図１５に示した回路構成は、図１６に示した回路構成を変形することによって得られる。詳しく説明すると、図１６に示した単位回路３３，３４，ｐＭＯＳトランジスタＰ２０１，ｎＭＯＳトランジスタＮ２０３，およびトライステートインバータ回路２４を組み合わせることによって、組み合わせ回路３２を構成できる。すなわち、この半導体集積回路には、インバータ回路３１，１２，１３，…，１５，，２７，単位回路３３，３４，ｐＭＯＳトランジスタＰ２０１，ｎＭＯＳトランジスタＮ２０３，トライステートインバータ回路２４，２６，およびトランスファーゲート２８を備えるフリップフロップ回路（入力切り替え機能を有するフリップフロップ）が標準セルとして形成されている。このフリップフロップ回路では、入力信号ＶＳがハイレベルである場合には、入力信号Ｖｉｎ１がインバータ回路２７に伝達され、入力信号Ｖｉｎ２は遮断状態になり、入力信号ＶＳがローレベルである場合には、入力信号Ｖｉｎ１が遮断状態になり、入力信号Ｖｉｎ２がインバータ回路２７に伝達される。なお、図１３に示した半導体集積回路は、フリップフロップ回路として機能する標準セルだけでなく他の標準セルをさらに備えていても良い。
【００３２】
ここで、図１５に示した組み合わせ回路３２と図１０に示した組み合わせ回路２１とを比較すると、組み合わせ回路３２は、組み合わせ回路２１のｐＭＯＳトランジスタＰ２０４，ｎＭＯＳトランジスタＮ２０４を図１５の単位回路３３，３４に置き換えることによって構成できることが理解できる。すなわち、組み合わせ回路３２に組み合わせ回路３２の自己相似形として単位回路３３，３４が階層的に含まれているとみなせる。そのため、レイアウト設計の際、組み合わせ回路３２の最小単位である単位回路３３，３４を設計した後に、単位回路３３，３４を包含する組み合わせ回路３２を設計することにより（レイアウト設計を階層順に展開させることにより）、半導体集積回路のレイアウト構造を容易に設計できる。
【００３３】
また、回路構成においてそれぞれ同一の信号をゲートに受けるｐＭＯＳトランジスタおよびｎＭＯＳトランジスタが対向するようにｐＭＯＳトランジスタＰ３０１，Ｐ３０２，…，Ｐ３０４およびｎＭＯＳトランジスタＮ３０１，Ｎ３０２，…，Ｎ３０４を配置することにより、直線上のゲート配線Ｇ３０１，Ｇ３０２，…，Ｇ３０４を配置できる。このように、実施形態１で示したラッチに含まれる回路をフリップフロップ内に自己相似形として展開することにより、複雑な回路機能を有するフリップフロップに応用することができ、図８に示した半導体集積回路と同様に、トランジスタ間における寸法ばらつきを抑制できるとともに、半導体集積回路の回路面積を縮小できる。
【００３４】
（その他の実施形態）
以上の各実施形態において、ゲート配線以外の配線（電源配線，接地配線，入力配線，出力配線など）の配線経路は、図１，図５，図８，図１３に示された配線経路に限るものではない。また、各回路（組み合わせ回路，インバータ回路回路など）の配置位置も、図１，図５，図８，図１３に示された配置位置に限るものではない。
【００３５】
〔配線幅，隣接間隔〕
また、複数のゲート配線および複数のダミーゲート配線のそれぞれの配線幅（Ｘ軸方向の長さ）は、一定であっても良い。複数のゲート配線および複数のダミーゲート配線の隣接間隔は、一定であっても良い。
【００３６】
〔ゲート幅〕
さらに、複数のｐＭＯＳトランジスタのそれぞれのゲート幅は一定であっても良いし、複数のｎＭＯＳトランジスタのそれぞれのゲート幅は一定であっても良い。
【産業上の利用可能性】
【００３７】
以上のように、上述の半導体集積回路は、トランジスタ間における寸法ばらつきを抑制できるとともに回路面積を縮小できるので、ラッチ回路やフリップフロップ回路などの標準セルが形成される半導体集積回路として有用である。
【符号の説明】
【００３８】
Ｐ１０１，Ｐ１０２，…，Ｐ１０８，Ｐ１１１，Ｐ１１２    ｐＭＯＳトランジスタ
Ｎ１０１，Ｎ１０２，…，Ｎ１０８，Ｎ１１１，Ｎ１１２    ｎＭＯＳトランジスタ
Ｇ１０１，Ｇ１０２，…，Ｇ１０８    ゲート配線
１１    組み合わせ回路
１２，１３，…，１５    インバータ回路
１６，１７    トライステートインバータ回路
１２ａ    ＮＡＮＤ回路
Ｐ２０１，Ｐ２０２，…，Ｐ２０８    ｐＭＯＳトランジスタ
Ｎ２０１，Ｎ２０２，…，Ｎ２０８    ｎＭＯＳトランジスタ
２１，２２，２５    組み合わせ回路
２３，２４，２６    トライステートインバータ回路
２７    インバータ回路
２８    トランスファーゲート
Ｐ３０１，Ｐ３０２，…，Ｐ３０４    ｐＭＯＳトランジスタ
Ｎ３０１，Ｎ３０２，…，Ｎ３０４    ｎＭＯＳトランジスタ
３１    インバータ回路
３２    組み合わせ回路
３３，３４    単位回路
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
標準セルを備える半導体集積回路であって、
前記標準セルのうちラッチまたはマスター・スレーブ方式のフリップフロップは、
それぞれのゲート長方向が第１の方向に一致するように、前記第１の方向に沿って基板に形成された複数のｐＭＯＳトランジスタと、
それぞれのゲート長方向が前記第１の方向に一致するように、前記第１の方向に沿って前記基板に形成され、且つ、前記第１の方向に直交する第２の方向において前記複数のｐＭＯＳトランジスタにそれぞれ対向する複数のｎＭＯＳトランジスタと、
前記複数のｐＭＯＳトランジスタおよび前記複数のｎＭＯＳトランジスタにそれぞれ対応し、それぞれが自己に対応するｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのゲート位置を通過するように、前記第２の方向に沿ってそれぞれ平行に直線的に延在する複数のゲート配線とを含み、
前記複数のゲート配線のうち少なくとも１組の隣接するゲート配線は、一方のゲート配線の所定位置から他方のゲート配線の所定位置へ延びる連結配線によって連結されている
ことを特徴とする半導体集積回路。
【請求項２】
請求項１において、
前記複数のゲート配線のそれぞれの配線幅は一定である
ことを特徴とする半導体集積回路。
【請求項３】
請求項１において、
前記複数のゲート配線の隣接間隔は一定である
ことを特徴とする半導体集積回路。
【請求項４】
請求項１において、
前記複数のｐＭＯＳトランジスタのそれぞれのゲート幅は一定である
ことを特徴とする半導体集積回路。
【請求項５】
請求項１において、
前記複数のｎＭＯＳトランジスタのそれぞれのゲート幅は一定である
ことを特徴とする半導体集積回路。
【請求項６】
請求項１において、
前記ラッチまたは前記マスター・スレーブ方式のフリップフロップは、前記複数のゲート配線とともに前記第２の方向に沿って平行に直線的に延在する少なくとも１本のダミーゲート配線をさらに備える
ことを特徴とする半導体集積回路。
【請求項７】
請求項１において、
前記複数のゲート配線のうち少なくとも１本は、
前記第２の方向に沿って直線的に延在する配線本体と、
前記配線本体の所定位置において前記第１の方向に突出する凸部とを有する
ことを特徴とする半導体集積回路。
【請求項８】
請求項６において、
前記複数のゲート配線のうち少なくとも１組の隣接するゲート配線およびダミーゲート配線は、前記ゲート配線の所定位置から前記ダミーゲート配線の所定位置へ延びる連結配線によって連結されている
ことを特徴とする半導体集積回路。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2010122754.tif 000020
【図２】
2010122754.tif 000021
【図３】
2010122754.tif 000022
【図４】
2010122754.tif 000023
【図５】
2010122754.tif 000024
【図６】
2010122754.tif 000025
【図７】
2010122754.tif 000026
【図８】
2010122754.tif 000027
【図９】
2010122754.tif 000028
【図１０】
2010122754.tif 000029
【図１１】
2010122754.tif 000030
【図１２】
2010122754.tif 000031
【図１３】
2010122754.tif 000032
【図１４】
2010122754.tif 000033
【図１５】
2010122754.tif 000034
【図１６】
2010122754.tif 000035
【図１７】
2010122754.tif 000036
【国際調査報告】
2010122754.tif 000037
2010122754.tif 000038
2010122754.tif 000039
2010122754.tif 000040
2010122754.tif 000041
2010122754.tif 000042
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