【事件の表示】
　特許第３１４８７１２号「論理検証装置」の請求項１ないし９に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３１４８７１２号の請求項１に係る特許を取り消す。
【理　由】
第１　手続きの経緯
　本件特許第３１４８７１２号は、その発明について、平成１０年３月１６日に特許出願され、同１３年１月１２日に特許権の設定の登録がされたものであって、その後、その請求項１ないし９に係る特許の全てについて、同年９月２６日に株式会社図研より特許異議の申立てがされ、これにより、当審における合議の結果、同年１２月２６日付けで前記請求項１ないし９に係る特許について取消理由が通知され、その指定期間内である同１４年３月１１日に明細書についての訂正の請求がされたものである。
　
第２　訂正の適否
　１　訂正の要旨
　訂正の要旨は、平成１４年３月１１日付け訂正請求書の「７．請求の理由」の欄の「（３）訂正事項」の項に記載されたとおりの次のものである。
「Ａ．特許請求の範囲における請求項１の「ドータボードとを備えたことを特徴とする」を「ドータボードと、マザーボードに搭載された論理接続素子の接続構成を変更せずに配線して複数のマザーボードを接続するジョイントボードとを備えたことを特徴とする」と訂正する。
　これに伴い、特許請求の範囲の記載と発明の詳細な説明の記載との整合をとるため、明細書〔０００８〕欄および明細書〔００５４〕欄（訂正後の〔００４６〕欄）の「ドータボードとを備えた」を明りょうでない記載の釈明を目的として「ドータボードと、マザーボードに搭載された論理接続素子の接続構成を変更せずに配線して複数のマザーボードを接続するジョイントボードとを備えた」と訂正する。
　また、明細書〔００５４〕欄（訂正後の〔００４６〕欄）の「ことができる。」の後に明りょうでない記載の釈明を目的として「さらにマザーボードを容易に接続してシステムを拡張することができる。」という明細書〔００６２〕欄に記載されていた文章を追加する。
　Ｂ．特許請求の範囲における請求項２乃至請求項９を削除する。
　これに伴い、特許請求の範囲の記載と発明の詳細な説明の記載との整合をとるため、明細書〔０００９〕欄乃至明細書〔００１６〕欄並びに明細書〔００５５〕欄乃至明細書〔００６２〕欄を明りょうでない記載の釈明を目的として削除する。
　尚、本訂正により明細書の〔００１７〕欄以降の段落番号が訂正明細書では８ずつ繰り上げる。」（２頁１１行目ないし３頁３行目）
　
　２　訂正の目的の適否、新規事項の有無及び拡張・変更の存否
　（１）訂正事項Ａについて
　　　ア　請求項１の記載を変更する訂正について
　　　（ア）この訂正は、願書に添付した明細書の特許請求の範囲の請求項１に記載された事項にジョイントボードに関する事項を直列的に付加するものであって、特許請求の範囲の減縮に相当するものであるから、当該訂正は、特許法第１２０条の４第２項ただし書き第１号に掲げる事項を目的とするものである。
　　　（イ）また、「プログラムにより論理を構築する論理デバイスと、論理デバイスを含む論理回路の接続構成をプログラムにより構築する論理接続素子とを備えた論理検証装置」が、「前記論理接続素子及び論理接続素子から配線されたコネクタを実装したマザーボードと、前記論理回路及び論理回路から配線されたコネクタを実装し、当該コネクタとマザーボードのコネクタが接続されてマザーボードに搭載されたドータボードと、マザーボードに搭載された論理接続素子の接続構成を変更せずに配線して複数のマザーボードを接続するジョイントボードとを備えた」ものであることは、願書に添付した明細書又は図面に明白に記載されているから、当該訂正は、特許法第１２０条の４第３項において準用する同法第１２６条第２項の規定に適合するものである。
　　　（ウ）更に、この訂正は、願書に添付した明細書に記載した発明が解決しようとする課題ないし発明の効果を本質的に変更するものではなく、実質上特許請求の範囲を拡張又は変更するものではないから、当該訂正は、特許法第１２０条の４第３項において準用する同法第１２６条第３項の規定に適合するものである。
　　　イ　明細書〔０００８〕欄の記載及び同〔００５４〕欄の前半部分の記載を変更する訂正について
　　　（ア）この訂正は、前記アの訂正に伴って生じた特許請求の範囲の記載と発明の詳細な説明の記載との間の不整合を解消するためのものであって、明りょうでない記載の釈明に相当するものであるから、当該訂正は、特許法第１２０条の４第２項ただし書き第３号に掲げる事項を目的とするものである。
　　　（イ）また、この訂正が、願書に添付した明細書又は図面に記載された事項の範囲内においてされていることは明らかであるから、当該訂正は、特許法第１２０条の４第３項において準用する同法第１２６条第２項の規定に適合するものである。
　　　（ウ）更に、この訂正が、願書に添付した明細書に記載した発明が解決しようとする課題ないし発明の効果を本質的に変更するものではなく、実質上特許請求の範囲を拡張又は変更するものでないことも明らかであるから、当該訂正は、特許法第１２０条の４第３項において準用する同法第１２６条第３項の規定に適合するものである。
　　　ウ　明細書〔００５４〕欄の末尾に文章を追加する訂正について
　　　（ア）この訂正が、前記ア及びイの訂正に伴って生じた発明の詳細な説明における記載の不明瞭を解消するためのものであって、明りょうでない記載の釈明に相当するものであるから、当該訂正は、特許法第１２０条の４第２項ただし書き第３号に掲げる事項を目的とするものである。
　　　（イ）また、この訂正が、願書に添付した明細書又は図面に記載された事項の範囲内においてされていることは明らかであるから、当該訂正は、特許法第１２０条の４第３項において準用する同法第１２６条第２項の規定に適合するものである。
　　　（ウ）更に、この訂正が、願書に添付した明細書に記載した発明が解決しようとする課題ないし発明の効果を本質的に変更するものではなく、実質上特許請求の範囲を拡張又は変更するものでないことも明らかであるから、当該訂正は、特許法第１２０条の４第３項において準用する同法第１２６条第３項の規定に適合するものである。
　（２）訂正事項Ｂについて
　　　ア　請求項２ないし９を削除する訂正について
　　　（ア）請求項を削除する訂正は、特許請求の範囲の減縮に相当するものであるから、この訂正は、特許法第１２０条の４第２項ただし書き第１号に掲げる事項を目的とするものである。
　　　（イ）また、この訂正は、請求項を削除するものであるから、新規事項の有無及び拡張・変更の存否の検討のしようもないものである。
　　　イ　明細書〔０００９〕欄ないし〔００１６〕欄及び同〔００５５〕欄ないし〔００６２〕欄を削除する訂正について
　　　（ア）この訂正は、前記アの訂正に伴って生じた特許請求の範囲の記載と発明の詳細な説明の記載との間の不整合を解消するためのものであって、明りょうでない記載の釈明に相当するものであるから、当該訂正は、特許法第１２０条の４第２項ただし書き第３号に掲げる事項を目的とするものである。
　　　（イ）また、この訂正は、明細書の発明の詳細な説明の記載を単に削除するものであるから、新規事項が入る余地はなく、また、特許請求の範囲を実質上拡張し、又は変更するものでもない。
　　　ウ　明細書の段落番号を繰り上げる訂正について
　　　（ア）この訂正は、前記イの訂正に伴って生じた明細書の段落番号の欠落を解除するためのものであって、明りょうでない記載の釈明に相当するものであるから、当該訂正は、特許法第１２０条の４第２項ただし書き第３号に掲げる事項を目的とするものである。
　　　（イ）この訂正は、単に、段落番号を繰り上げるためのものであるから、新規事項の有無及び拡張・変更の存否の検討を要しないものである。
　
　３　独立特許要件
　（１）前記２（１）ア（ア）に認定のとおり、訂正事項Ａのうちの請求項１に係る訂正は、特許請求の範囲の減縮を目的とするものであって、特許法第１２０条の４第２項ただし書き第１号の場合に該当するものであるが、当該訂正は、特許異議の申立てのされた請求項についてのものであるから、同法第１２０条の４第３項において準用する同法第１２６条第４項の規定に適合するものであるか否か、即ち、独立特許要件を満たすものであるか否かの検討を要しないものである。
　（２）また、前記２（２）ア（ア）に認定のとおり、訂正事項Ｂのうちの請求項２ないし９を削除する訂正は、特許請求の範囲の減縮に相当するものであって、これも、前記（１）同様に、特許法第１２０条の４第２項ただし書き第１号の場合に該当するものであるが、対象請求項が存在しないのであるから、当該訂正は、前記独立特許要件を満たすものであるか否かの検討のしようもないものである。
　
　４　訂正の適否についての結論
　以上１ないし３のとおりであって、平成１４年３月１１日にされた訂正の請求については拒絶すべき理由が見当たらないから、当該訂正は認める。
　
第３　特許異議申立て
　１　特許異議申立ての概要
　特許異議申立人株式会社図研は、検甲第１号証ないし同第２号証及び甲第１号証ないし同第２４号証を提示し、本件の請求項１ないし９に係る発明は、特許法第２９条第１項第１号ないし第３号及び同条第２項の規定により特許を受けることができないものであって、同請求項１ないし９に係る特許は、同法第１１３条第２号に該当するから、取り消されるべきである旨主張する。
　
　２　当審の取消理由
　当審における合議の結果通知した取消理由２は次のものである。
　本件出願は、明細書の発明の詳細な説明の記載が下記の点で不備であるから、本件の請求項９に係る特許は、特許法第３６条第４項に規定する要件を満たしていない特許出願に対してされたものである。
　　　　　　　　　　　　　　　　　記
［不備の指摘］
　１　ジョイントボードに関して、本件の明細書の段落【００３３】には、「図１０及び図１１は実施の形態６を示す図であり、マザーボード同士を接続した例を示す。図１０において、１１４はマザーボード１１１−１、１１１−２同士を接続するためにコネクタ１４１Ａ、１４１Ｂ、１４１Ｐが配置されたジョイントボードであり、側面図である図１１に示すように、マザーボード１１１−１、１１１−２を２枚並べ、その上にジョイントボード１１４を搭載してマザーボード１１１−１、１１１−２を接続する。ドータボード１１２−１、１１２−２はジョイントボード１１４上に搭載される。ジョイントボード１１４上ではコネクタ１４１Ｐの接続が逆になるため、マザーボード１１１−１、１１１ー２を２枚接続してもＦＰＩＤ１３１とドータボード１１２−１、１１２−２（コネクタ１４１Ａ、コネクタ１４１Ｂ）の接続構成は変更されないように配線され、ドータボード１１２−１、１１２−２上の信号ラインはすべてのＦＰＩＤ１３１に接続されている。」と記載されている。
　２　しかしながら、一般的には、ＦＰＩＤのピン配置或いは該ピンに割り当てられた信号（名称）は、各マザーボード毎に異なるものになると考えられるから、図１０に示されるように、１４１Ａ、１４１Ｂ及び１４１Ｐからなるコネクタの組を単に点或いは線対称に２組配置したジョイントボード上の対応するコネクタ部分に各ドータボードを結合するだけでは、ＦＰＩＤのピン配置の整合が取れる或いは同じ信号（名称）同志が接続されるとは考えにくい。
　３　とすれば、ジョイントボードには、対応するコネクタ（１４１Ａ同志、１４１Ｂ同志及び１４１Ｐ同志）間を結合する通路中に、ピン配置を整合させる或いは同じ信号（名称）同志を結合させるためのＦＰＩＤのような接続素子が配置されている必要があると考えられるが、そのような接続素子を利用することについて、明細書の発明の詳細な説明には何らの記載もない。
　４　以上のとおりであって、明細書の発明の詳細な説明の記載では、所与の効果が期待できないから、請求項９に係る発明は、当業者がその実施をすることができる程度に明確かつ十分に明細書の発明の詳細な説明に記載されているものとは言えない。」
（なお、取消理由通知書の「★理由２」の項では、対象請求項が“８”とされているが、不備の指摘は、ジョイントボードに関するものであって、前記“８”が“９”の単なる誤記であることは明白であるから、取消理由２は前掲のとおりのものと認定し、また、ジョイントボードに関する前記不備の指摘に対して、特許権者は、特許異議意見書で意見を述べている（同書５頁１３行目ないし１８行目他）から、対象請求項を“９”と書き直した取消理由を特許権者にあらためて通知する必要はないものと認められる。）
　
３　取消理由の存否について
　（１）請求項１に係る発明
　本件の請求項１に係る発明は、訂正された明細書の特許請求の範囲の請求項１に記載されたとおりの次の事項により構成されるものである。
「プログラムにより論理を構築する論理デバイスと、論理デバイスを含む論理回路の接続構成をプログラムにより構築する論理接続素子とを備えた論理検証装置において、
　前記論理接続素子及び論理接続素子から配線されたコネクタを実装したマザーボードと、
　前記論理回路及び論理回路から配線されたコネクタを実装し、当該コネクタとマザーボードのコネクタが接続されてマザーボードに搭載されたドータボードと、
　マザーボードに搭載された論理接続素子の接続構成を変更せずに配線して複数のマザーボードを接続するジョイントボードとを備えたことを特徴とする論理検証装置。」
　（２）取消理由適用の是非とその適用結果について
　　　ア　前記２（「当審の取消理由」の項）に示したとおり、当審の取消理由２は、本件の請求項９に係る特許に対してのものであるが、前記（１）に認定のとおり、本件の請求項１に係る発明の論理検証装置が「マザーボードに搭載された論理接続素子の接続構成を変更せずに配線して複数のマザーボードを接続するジョイントボードとを備えた」ものであることは明らかであるから、以下、本件の請求項１に係る特許について、前記取消理由２により取り消すべきか否か検討する。
　　　イ　前記取消理由２で指摘したように、本件の請求項１に係る発明の実施例のものでは、ＦＰＩＤのピン配置或いは該ピンに割り当てられた信号（名称）は、各マザーボード毎に異なるものになると考えられるところ、本件の願書に添付した図１０に示されるように、１４１Ａ、１４１Ｂ及び１４１Ｐからなるコネクタの組を単に点或いは線対称に２組配置したジョイントボード上の対応するコネクタ部分に各ドータボードを結合するだけでは、前記ＦＰＩＤのピン配置の整合が取れる或いは同じ信号（名称）同志は接続されないのが通常であるから、例えば、前記ジョイントボードには、対応するコネクタ（１４１Ａ同志、１４１Ｂ同志及び１４１Ｐ同志）間を結合する通路中にピン配置を整合させる或いは同じ信号（名称）同志を結合させるためのＦＰＩＤのような接続素子が配置されている必要があると考えられる。
　　　ウ　しかしながら、本件の願書に添付した明細書の発明の詳細な説明には、前記の如き接続素子を配置することについて何らの記載もなく、また、他に、前記の如き接続素子を配置する以外の手法により、前記ＦＰＩＤのピン配置の整合を取る或いは同じ信号（名称）同志を接続するための手法についての記載もない。
　　　エ　前記に関して、特許権者は、「ジョイントボードはマザーボードに搭載された論理接続素子（ＦＰＩＤ）の接続構成を変更せずに配線して複数のマザーボードを接続するので、ＦＰＩＤを再プログラムすることで拡張されたシステムに対しても整合を図ることができます。」（特許異議意見書５頁１５行目ないし１８行目）と主張するが、ＦＰＩＤを再プログラムするという手法は、まさに前記ウで触れたように、本件の願書に添付した明細書の発明の詳細な説明に記載されていることではなく、また、同明細書又は図面の記載からみて自明のこととも認められないから、特許権者の前記主張は採用できない。
　　　オ　以上総合判断すると、本件の願書に添付した明細書の発明の詳細な説明には、本件の請求項１に係る発明について、当業者がその実施をすることができる程度に明確かつ十分に記載されていないというしかない。
　（３）したがって、本件の請求項１に係る特許には、特許法第３６条第４項に規定する要件を満たしていない特許出願に対してされたものであるという前記取消理由２が存在する。
　
第４　結び
　以上のとおりであって、平成１４年３月１１日にされた訂正の請求については拒絶すべき理由が見当たらないから、当該訂正は認めるものとし、また、それにより訂正された本件の請求項１に係る特許は、特許法第１１３条第４号に該当するから、取り消すものとする。
　よって、結論のとおり決定する。
【異議決定日】
平成１４年６月６日（２００２．６．６）
【訂正の要旨】
〈訂正の要旨〉
　Ａ．特許請求の範囲における請求項１の「ドータボードとを備えたことを特徴とする」を「ドータボードと、マザーボードに搭載された論理接続素子の接続構成を変更せずに配線して複数のマザーボードを接続するジョイントボードとを備えたことを特徴とする」と訂正する。
　これに伴い、特許請求の範囲の記載と発明の詳細な説明の記載との整合をとるため、明細書〔０００８〕欄および明細書〔００５４〕欄（訂正後の〔００４６〕欄）の「ドータボードとを備えた」を明りょうでない記載の釈明を目的として「ドータボードと、マザーボードに搭載された論理接続素子の接続構成を変更せずに配線して複数のマザーボードを接続するジョイントボードとを備えた」と訂正する。
　また、明細書〔００５４〕欄（訂正後の〔００４６〕欄）の「ことができる。」の後に明りょうでない記載の釈明を目的として「さらにマザーボードを容易に接続してシステムを拡張することができる。」という明細書〔００６２〕欄に記載されていた文章を追加する。
　Ｂ．特許請求の範囲における請求項２乃至請求項９を削除する。
　これに伴い、特許請求の範囲の記載と発明の詳細な説明の記載との整合をとるため、明細書〔０００９〕欄乃至明細書〔００１６〕欄並びに明細書〔００５５〕欄乃至明細書〔００６２〕欄を明りょうでない記載の釈明を目的として削除する。
　尚、本訂正により明細書の〔００１７〕欄以降の段落番号が訂正明細書では８ずつ繰り上げる。
（５４）【発明の名称】
論理検証装置
（５７）【特許請求の範囲】
　【請求項１】　プログラムにより論理を構築する論理デバイスと、論理デバイスを含む論理回路の接続構成をプログラムにより構築する論理接続素子とを備えた論理検証装置において、
　前記論理接続素子及び論理接続素子から配線されたコネクタを実装したマザーボードと、
　前記論理回路及び論理回路から配線されたコネクタを実装し、当該コネクタとマザーボードのコネクタが接続されてマザーボードに搭載されたドータボードと
、
　
マザーボードに搭載された論理接続素子の接続構成を変更せずに配線して複数のマザーボードを接続するジョイントボードとを備えた
【発明の詳細な説明】
　【０００１】
　【発明の属する技術分野】
　本発明は、論理回路の模擬動作を高速に行う論理検証装置に関するものである。
　【０００２】
　【従来の技術】
　半導体技術の進歩により、論理ＬＳＩの集積度は年々向上し、大規模システムを１チップに集積することが可能となり、また１チップまたは複数のＬＳＩで電子機器等のシステムを構築することが可能になりつつある。
　しかし、論理回路の設計時にその論理の正当性を評価する場合、大規模な論理、例えば１０万ゲート以上のＬＳＩやＬＳＩを含んだシステム全体を対象として、その機能を検証する場合、アプリケーションレベルで機能を検証しなければ設計品質の向上は望めない。ワークステーション（以下、「ＥＷＳ」と記す）等を用いたソフトウェアによるシミュレーションでは、画像や通信関連のアプリケーションを実行する場合においてはステップ数が非常に膨大であり、処理時間の面からは事実上不可能である。また、ＣＰＵ等の汎用部品のソフトウェアモデル化が困難であり、システム全体を忠実にシミュレーションすることは困難である。そのため大規模なＬＳＩやシステム全体を検証してその論理の正当性を評価するための手段として、機械語レベルのプログラムを実行して他のコンピュータの動作を模擬する論理検証装置が注目されている。
　【０００３】
　論理エミュレーションは、ＬＳＩの部分を論理デバイス（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ，以下、「ＦＰＧＡ」と記す）等で構成されたエミュレータによって実現され、ＣＰＵやメモリ等の汎用部品をプリント基板に実装し、エミュレータとプリント基板を接続し、実際の論理回路に近い動作速度で回路を動作させて論理回路を検証するものである。
　尚、特開平８−７７２１６号公報、特開平７−２９６０２０号公報、特開平６−３４８７８６号公報、特開平４−１５５７８号公報には、論理を構成するＦＰＧＡとＦＰＧＡ間を接続するＦＰＩＤにより論理エミュレーションを構成するシステムが開示されている。
　【０００４】
　かかる論理エミュレーションシステムの構成を図２７に示す。この図２７において、１１はＥＷＳ、１２はエミュレータ、１３はエミュレータ１２に搭載されたＦＰＧＡ、１４はエミュレータ１２に搭載されたスイッチアレイ素子（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｉｎｔｅｒｃｏｎｎｅｃｔ　Ｄｅｖｉｃｅ，以下、「ＦＰＩＤ」と記す）、１５はプリント基板、１６はプリント基板１５に搭載されたＣＰＵ、１７はプリント基板１５に搭載されたメモリ、１８はプリント基板１５に搭載されたＡＳＩＣ、２１は開発対象のＬＳＩの設計データ、２２はシステムの設計データである。エミュレータ１２には、ＦＰＧＡ１３とＦＰＩＤ１４が複数搭載されている。そして、プリント基板１５のＬＳＩ部にエミュレータ１２が接続されてエミュレーションが行われる。
　また、図２８は論理エミュレーションの手順を示す工程説明図であり、この図において、２３はコンパイラ、２４はダウンロード部、２５はＦＰＧＡ１３のプログラムデータ、２６はＦＰＩＤ１４のプログラムデータである。
　【０００５】
　次に動作について説明する。
　図２７において、ＥＷＳ１１は、開発対象のＬＳＩの設計データ２１、２２を入力し、機械語に変換し、エミュレータ１２に送信する。エミュレータ１２は、設計データ２１、２２に基づいて以下のようにＬＳＩの模擬動作を行う。
　即ち、図２８に示すように、コンパイラ２３はＬＳＩ設計データ２１を読み込み、ＦＰＧＡ１３にプログラムするプログラムデータ２５とＦＰＧＡ同士を接続するためにＦＰＩＤ１４にプログラムするプログラムデータ２６を生成する。生成されたプログラムデータ２５、２６はダウンロード部２４によりエミュレータ１２に送信され、ＦＰＧＡ１３，ＦＰＩＤ１４によりプログラムが実行される。
　【０００６】
　【発明が解決しようとする課題】
　従来の論理検証装置は以上のように構成されているので、エミュレーション対象がシステム全体であっても実際にエミュレータで実現するものはＬＳＩのみであり、ＬＳＩ以外の回路は、従来のブレッドボード等による試作基板と変わらず、ＬＳＩ内部での論理変更は設計データを変更し、ＦＰＧＡやＦＰＩＤに再度プログラムすることで実現でき、エミュレータ１２そのものについては、他の論理回路を使って論理検証を行うことは可能である。しかし、プリント基板１５については、ＬＳＩ以外、例えばメモリの容量を変更したり、ＬＳＩの入出力端子を変更したりした場合、他の基板を流用することができず、プリント基板１５を改修したり、場合によってはプリント基板１５を論理回路毎に再製作したりしなければならなず、これらの点を解決したいという課題があった。
　【０００７】
　この発明は上記のような課題を解決するためになされたもので、製品毎にプリント基板を製作しなくても、エミュレーション対象をＬＳＩだけでなく、システム全体とし、ＬＳＩ以外の部分での論理変更も容易に実現可能な論理検証装置を得ることを目的とする。
　また、論理検証時の波形観測等も可能で論理エミュレーションの効率化を図ることが可能な論理検証装置を得ることを目的とする。
　【０００８】
　【課題を解決するための手段】
　この発明に係る論理検証装置は、プログラムにより論理の変更が可能な論理デバイスを含む論理回路及び論理接続素子から配線されたコネクタを実装したマザーボードと、プログラムにより論理の変更が可能な論理デバイスを含む論理回路及び論理回路から配線されたコネクタを実装し、当該コネクタとマザーボードのコネクタが接続されてマザーボードに搭載されたドータボードと
、マザーボードに搭載された論理接続素子の接続構成を変更せずに配線して複数のマザーボードを接続するジョイントボードと
　【０００９】
　【発明の実施の形態】
　以下、この発明の実施の一形態を説明する。
実施の形態１．
　図１は本発明の実施の形態１に係る論理検証装置の構成図であり、図１において、１０１はＥＷＳ（プログラム手段）、１０２はエミュレーションを実際に実行するエミュレータ、１１１はエミュレータ１０２に内蔵されたマザーボード、１１２はこのマザーボード１１１に搭載されるドータボードである。また、１２１はドータボード１１２に搭載されたＦＰＧＡ（論理デバイス）、１２２はドータボード１１２に搭載されたＣＰＵ、１２３はドータボード１１２に搭載されたメモリであり、ドータボード１１２に搭載されたＦＰＧＡ１２１やＣＰＵ１２２、メモリ１２３等によって論理回路が構成される。そして、１３１はドータボード１１２同士を接続するためにマザーボード１１１に実装されたＦＰＩＤ（論理接続素子）であり、ＥＷＳ１０１はマザーボード１１１やドータボード１１２に搭載されたＦＰＧＡ１２１やＦＰＩＤ１３１にプログラムデータを送信する。
　尚、２１０はＬＳＩ設計データ、２１１はシステム設計データである。
　【００１０】
　図２はマザーボード１１１の平面図であり、この図において、１３２はＦＰＩＤ１３１やＦＰＧＡ１２１にプログラムするための制御部（制御手段）、１３３は半導体デバイス等で構成されたバススイッチ（切替手段）、１４１Ａはドータボード１１２と接続するためのコネクタ、１４１Ｂは同じくドータボード１１２を搭載するためにマザーボード１１１に搭載されたコネクタ、１４１Ｐは同じくドータボード１１２を搭載するためにマザーボード１１１に搭載されたコネクタ、１４２は外部装置と接続するためのＩ／Ｏコネクタである。
　【００１１】
　この例では、マザーボード１１１には、コネクタ１４１Ａ、コネクタ１４１Ｂ、コネクタ１４１Ｐがそれぞれ１２個ずつ計３６個、ＦＰＩＤ１３１が６個、Ｉ／Ｏコネクタ１４２が１２個搭載されている。
　図３は、ドータボード１１２をマザーボード１１１に搭載したときの側面図である。
　【００１２】
　尚、コネクタ１４１ＡはＦＰＩＤ１３１とバススイッチ１３３との論理接続用、コネクタ１４１Ｂはすべての信号とＦＰＩＤ１３１との論理接続用、コネクタ１４１Ｐは論理的な接続情報以外、例えば、マザーボード１１１に搭載されたドータボード１１２等への電源の供給、ドータボード１１２に搭載されたＦＰＧＡ１２１へのコンフィグレーション信号、リセット信号、クロック信号等の送受信用に用いられる。但し、コネクタ１４１Ａ，１４１Ｂ，１４１Ｐを１つにまとめてよいし、コネクタの数はこの実施の形態１に限られるものではない。
　【００１３】
　図４は、ＦＰＩＤ１３１をプログラムすることにより、ドータボード１１２に搭載されたＬＳＩの入出力端子や部品間を接続した例を示す。この図において、ＦＰＩＤ１３１にはプログラムにより３２０本の信号線の接続が可能であり、ＦＰＩＤ１３１は、コネクタ１４１Ｂにそれぞれ４信号ずつ計９６本、コネクタ１４１Ａ、バススイッチ１３３にそれぞれ４信号ずつ計９６本、Ｉ／Ｏコネクタ１４２に１８本、他の１１個のＦＰＩＤ１３１にそれぞれ１０本ずつ計１１０本によって接続されている。
　【００１４】
　ドータボード１１２のコネクタ１４１Ａ、コネクタ１４１ＢからＦＰＩＤ１３１を経由して他のドータボード１１２のコネクタ１４１Ａ、コネクタ１４１Ｂに接続される。そして、かかるコネクタ１４１Ａ、コネクタ１４１Ｂ、Ｉ／Ｏコネクタ１４２及びバススイッチ１３３の接続はＥＷＳ１０１によるプログラムによって行われる。尚、２つのドータボード１１２は基本的に１個のＦＰＩＤ１３１のみを経由して接続される。
　【００１５】
　以上のように、この実施の形態１によれば、ドータボード１１２に搭載されたＣＰＵ１２２等のＬＳＩ内部の論理を変更した場合は、ドータボード１１２に搭載されたＦＰＧＡ１２１を再プログラムすればよく、それ以外の論理変更、例えばＬＳＩの入出力端子の変更や部品間接続の変更を行った場合には、マザーボード１１１に搭載されたＦＰＩＤ１３１を再プログラムすることで、容易にＬＳＩやシステムの論理を変更することができる。また、システムで使用する部品を変更したり、部品の増減があったりした場合は、ドータボード１１２を交換、追加、削除することにより対応することができ、プリント基板の改修、プリント基板の再製作といった手間を省くこともできる。さらに対象論理回路が全く異なっている場合でも同一のエミュレーションシステムを利用することが可能であり、コストを低減することができる。
　【００１６】
実施の形態２．
　図５は実施の形態２を示す図であり、ＦＰＩＤ１３１の論理変更を行うことによりマザーボード１１１上のコネクタ１４１Ａ、コネクタ１４１Ｂ、コネクタ１４１Ｐを接続した別の接続例を示す。全体構成は図１の実施の形態１の構成と同じであり、接続構成を変えたものである。この図において、各ＦＰＩＤ１３１−１〜１３１−１２にはコネクタ１４１Ｂからそれぞれ４本ずつ計４８本の信号線が接続されている。またコネクタ１４１Ａからは、各ＦＰＩＤ１３１に３本ずつ計３６本と、バススイッチ１３３に１２本の信号線が接続されている。１５１はバスラインであり、バスライン１５１はＦＰＩＤ１３１を経由せずにドータボード１１２間を接続する１２ビットの信号線が６本で計７２ビットの信号線によって構成され、このバスライン１５１は高速バス等に使用される。ＦＰＩＤ１３１からの信号とコネクタ１４１Ａからの信号がバススイッチ１３３によって切り換えられ、バスライン１５１に接続される。
　【００１７】
　以上のように、実施の形態２によれば、ＦＰＩＤ１３１の論理変更を行うことにより、部品等の変更、増減を行うことなく１つのＦＰＩＤ１３１を経由してすべての信号を接続したり、ＦＰＩＤ１３１を経由しないでバスライン１５１でドータボード１１２間を接続したりすることができる。従って、ＦＰＩＤ１３１を経由しないときはエミュレーションの動作周波数を低減することなく、最終製品の実動作周波数で動作させることが可能となる。
　【００１８】
実施の形態３．
　図６は実施の形態３を示す図であり、マザーボード１１１を外部装置と接続した例を示す。この図６において、１０３は外部装置であり、外部装置１０３はＩ／Ｏコネクタ１４２に接続される。Ｉ／Ｏコネクタ１４２は１２個あり、各ＦＰＩＤ１３１からそれぞれ１８本ずつが接続される。１２個のＩ／Ｏコネクタ１４２をケーブル等でパラレル接続することで１８ビットバス１５２として使用することも可能である。
　【００１９】
　以上のように、この実施の形態３によれば、ＦＰＩＤ１３１をプログラムすることにより、部品等の変更、増減を行うことなく容易に外部装置１０３との接続が可能となる。そして、エミュレーションシステムだけでなく、実際の装置やシステムと結合させて論理検証を行うこともできる。
　【００２０】
実施の形態４．
　図７は実施の形態４を示す図であり、マザーボード１１１をクロックラインと接続した例を示す。
　この図において、１０４はマザーボード１１１又はドータボード１１２に実装された水晶発振器（発振器）、１５３は外部クロックライン、１５４は内部クロックラインである。
　クロックラインをデータ等一般の信号ラインと同様にＦＰＩＤ１３１やバススイッチ１３３を経由して接続すると、波形が乱れたり、各ドータボード１１２間のスキューが増大する等の問題が発生する。このため専用のクロックラインを有する。
　クロックラインとしては、水晶発振器１０４からの出力である外部クロックライン１５３と、ドータボード１１２からの出力である内部クロックライン１５４の２種類を有する。クロック信号ラインはマザーボード１１１からコネクタ１４１Ｐよりドータボード１１２に接続される。クロックの切り替えはドータボード１１２上で行われる。
　【００２１】
　以上のように、この実施の形態４によれば、ＦＰＩＤ１３１をプログラムすることにより、部品等の変更、増減を行うことなく容易に外部クロックライン１５３、内部クロックライン１５４と選択的に接続することができる。
　【００２２】
実施の形態５．
　図８及び図９は実施の形態５を示す図であり、波形観測のためのロジックアナライザを接続した例を示す。ロジックアナライザＩ／Ｆ用ボードの平面図である図８において、１０５は波形観測用のロジックアナライザ（波形観測装置）、１１３はロジックアナライザ１０５をマザーボード１１１に接続するためのロジックアナライザＩ／Ｆ用ボード（以後、「ロジアナＩ／Ｆボード」と記す）、１３１−１３は、ロジアナＩ／Ｆボード１１３に搭載されたＦＰＩＤ（第２の論理接続素子）、１４３はロジックアナライザ１０５とロジアナＩ／Ｆボード１１３とを接続するためのコネクタである。
　【００２３】
　このＦＰＩＤ１３１−１３には回路上のすべての信号波形を観測できるように信号観測用のプローブ（図示せず）が接続されている。また、ロジアナＩ／Ｆボード１１３をマザーボード１１１に搭載したときの側面図である図９に示すように、ロジアナＩ／Ｆボード１１３をドータボード１１２とマザーボード１１１の間に接続し、ロジアナＩ／Ｆボード１１３上のコネクタ１４１Ｐを介してロジックアナライザ１０５と接続する。ＦＰＩＤ１３１及びロジアナＩ／Ｆボード１１３上のＦＰＩＤ１３１−１３のプログラムは、ＥＷＳ１０１によって行われ、ＦＰＩＤ１３１のプログラム信号はコネクタ１４１Ｐから入力される。
　【００２４】
　以上のように、この実施の形態５によれば、ロジアナＩ／Ｆボード１１３をドータボード１１２とマザーボード１１１の間に接続してＦＰＩＤ１３１及びロジアナＩ／Ｆボード１１３上のＦＰＩＤ１３１−１３をプログラムすることにより、部品等の変更、増減を行うことなく容易にロジックアナライザ１０５を接続することができる。
　また、ロジアナＩ／Ｆボード１１３にプローブが備えられているので、回路上のすべての信号波形を容易に観測することができる。
　【００２５】
実施の形態６．
　図１０及び図１１は実施の形態６を示す図であり、マザーボード同士を接続した例を示す。図１０において、１１４はマザーボード１１１−１、１１１−２同士を接続するためにコネクタ１４１Ａ、１４１Ｂ、１４１Ｐが配置されたジョイントボードであり、側面図である図１１に示すように、マザーボード１１１−１、１１１−２を２枚並べ、その上にジョイントボード１１４を搭載してマザーボード１１１−１、１１１−２を接続する。ドータボード１１２−１、１１２−２はジョイントボード１１４上に搭載される。ジョイントボード１１４上ではコネクタ１４１Ｐの接続が逆になるため、マザーボード１１１−１、１１１−２を２枚接続してもＦＰＩＤ１３１とドータボード１１２−１、１１２−２（コネクタ１４１Ａ、コネクタ１４１Ｂ）の接続構成は変更されないように配線され、ドータボード１１２−１、１１２−２上の信号ラインはすべてのＦＰＩＤ１３１に接続されている。
　【００２６】
　以上のように、この実施の形態６によれば、ジョイントボード１１４を備えることにより、容易に２枚のマザーボード１１１−１、１１１−２をジョイントボード１１４で接続し、システムを拡張することができる。
　【００２７】
実施の形態７．
　図１２〜図２０は実施の形態７にかかるピン配置を示す図である。ＦＰＩＤ１３１のピン配置は、基本的には、任意の信号に対してピン固定部品（ＣＰＵ１２２、メモリ１２３等、信号の入出力ピンが予め固定された端子固定部品）のピン配置から必然的に決定され、入出力ピンを可変できるＦＰＧＡ１２１のピンは同じＦＰＩＤ１３１に接続されるピンによって決定される。複数のピン固定部品が１つのＦＰＩＤ１３１に接続される場合は、ＦＰＧＡ１２１のピンも同じＦＰＩＤ１３１に接続され、複数のピン固定部品が異なるＦＰＩＤ１３１に接続される場合は、後述するドータボード接続情報でピンの優先順位を指定し、指定されたピンの優先順位の高い方のＦＰＩＤ１３１にＦＰＧＡ１２１のピンが接続される。また、複数のＦＰＧＡ１２１を接続する場合は、複数のＦＰＧＡ１２１はすべて同一のＦＰＩＤ１３１に割り当てられる。以上により、ピン固定部品が１個のときはＦＰＩＤ１個で接続されることになる。
　尚、この接続は、ＥＷＳ１０１によってプログラムされることにより行われる。
　【００２８】
　かかる接続構成を図１２〜図２０に基づいて説明する。
　図１２では、３つのＦＰＧＡ１２１−１〜１２１−３を１つのＦＰＩＤ１３１に接続した例を示している。
　図１３において、１２４は信号の入出力ピンが予め固定されたピン固定部品（図中、「ＰＦＩＸ」と記す）であり、１つのピン固定部品と２つのＦＰＧＡ１２１−１、１２１−２とを１つのＦＰＩＤ１３１に接続している。ＦＰＧＡ１２１のピンはピン固定部品１２４に合わせて決定される。
　【００２９】
　図１４では、２つのピン固定部品１２４−１、１２４−２を同一のＦＰＩＤ１３１に接続しており、ＦＰＧＡ１２１のピンはピン固定部品１２４−１、１２４−２に合わせて決定される。
　図１５，図１６では、３つのピン固定部品１２４−１〜１２４−３を異なるＦＰＩＤ１３１−１〜１３１−３にそれぞれ接続している。ピン固定部品１２４−１〜１２４−３には優先順位が設定され、ＦＰＧＡ１２１のピン配置情報は、優先順位が高いピン固定部品１２４が接続されているＦＰＩＤ１３１に合わせて決定される。
　【００３０】
　図１７〜図２０では、１つのＦＰＩＤ１３１に１つあるいは複数のＦＰＧＡ１２１又は１つあるいは複数のピン固定部品１２４を接続し、さらに複数のＦＰＩＤ１３１を接続した例を示している。
　以上のように、この実施の形態７によれば、簡単な配線から複雑な配線まで、ＦＰＩＤ１３１をプログラムすることによりあらゆる接続に対応することができる。
　【００３１】
実施の形態８．
　図２１は、本発明の実施の形態８による論理の構築手順を示す工程説明図である。
　この図において、２１０はＬＳＩ設計データ、２１１は部品間の接続を示すシステム設計データ、２１２は接続したマザーボード１１１を示すマザーボード接続情報、２１３は接続したドータボード１１２を示すドータボード接続情報、２１４はボード、デバイス名等を定義するユーザ定義情報、２１５はＦＰＩＤ１３１の物理的な接続を指定するＦＰＩＤ接続情報、２１６はＦＰＧＡ１２１のピン配置を指定するＦＰＧＡピン配置情報、２１７はＦＰＩＤ１３１のピン配置を指定するＦＰＩＤピン配置情報、２１８は論理変更情報、２１９はＦＰＩＤ１３１のネットリスト、２２０はＦＰＧＡ１２１の配線を設定するＦＰＧＡプログラムデータ、２２１はＦＰＩＤ１３１の配線を設定するＦＰＩＤプログラムデータ、２２２は波形観測定義情報である。
　【００３２】
　また、２０１はＬＳＩ設計データ２１０とシステム設計データ２１１とを読み込む設計データ入力部、２０２はユーザ定義情報２１４を読み込むライブラリ情報入力部、２０３はＦＰＧＡ１２１及びＦＰＩＤ１３１のピン配置を決定するピン情報生成部、２０４はデバッグ時に論理変更情報２１８を読み込んで任意の信号を所定の値に一時的に変更する論理変更部、２０５はＦＰＧＡプログラムデータを生成するＦＰＧＡツール、２０６はＦＰＩＤプログラムデータを生成するＦＰＩＤツール、２０７はＦＰＧＡ１２１／ＦＰＩＤ１３１へプログラムデータをダウンロードするダウンロード部、２０８は波形観測用ＦＰＩＤ１３１のプログラムデータを生成してダウンロードする波形観測部である。
　【００３３】
　図２２にユーザ定義情報２１４の一例を、図２３にマザーボード１１１の接続情報２１２の一例を、図２４にドータボード１１２の接続情報２１３の一例を、図２５に論理変更情報２１８の一例を、図２６に波形観測定義情報２２２の一例を、それぞれ示す。
　【００３４】
　ユーザ定義情報２１４を示す図２２において、３０１はマザーボードの指定、３０２はドータボード１１２に配置されたデバイス定義、３０３は定義されたデバイスのデバイス配置定義、３０４はバスライン１５１の使用の有無等を示すバスライン使用定義、３０５はバスライン信号名定義、３０６はＩ／Ｏコネクタ信号名定義、３０７は波形観測装置接続定義である。
　【００３５】
　マザーボード１１１の接続情報２１２を示す図２３において、３１１はデバイス定義、３１２はＦＰＩＤ１３１と各コネクタ間の接続定義、３１３はＦＰＩＤ間の接続定義、３１４はＦＰＩＤ１３１とＩ／Ｏコネクタ１４２との接続定義、３１５はバスライン１５１と各コネクタとの接続定義であり、デバイス定義３１１には、マザーボード１１１に搭載されているＦＰＩＤ１３１、コネクタ１４１Ａ、コネクタ１４１Ｂ、Ｉ／Ｏコネクタ１４２が定義され、接続定義３１２には、ＦＰＩＤ１３１とコネクタ１４１Ａ、コネクタ１４１Ｂとの物理的な接続が定義されている。また、接続定義３１５には、バスライン１５１とコネクタ１４１Ａとの物理的な接続が定義されている。
　【００３６】
　ドータボード１１２の接続情報２１３を示す図２４において、ドータボード１１２の接続情報としては、ドータボード１１２に搭載されている部品がＦＰＧＡ１２１か、汎用のピン固定部品かの明示、及び各端子名と優先順位が記載されている。
　【００３７】
　論理変更情報２１８を示す図２５では、指定された信号（ＳＩＮＧＮＡＬ＿ＮＡＭＥ）の値を「ＬＯＷ」、「ＨＩＧＨ」、または「オープン」に論理変更することを示している。
　波形観測定義情報２２２を示す図２６では、信号名とその信号を観測するために接続されるプローブＮｏが記載されている。
　【００３８】
　次に、図２１のフローチャートに従って手順を説明する。
　まず、設計データ入力部２０１では、ＬＳＩ設計データ２１０とシステム設計データ２１１を取り込み、ライブラリ情報入力部２０２では、ユーザ定義情報２１４を取り込む。
　ユーザ定義情報２１４には、図２４に示すようにマザーボードの指定３０１が記述されており、ライブラリ情報入力部２０２は、ここで指定されたマザーボード１１１をマザーボード接続情報２１２として取り込む。このマザーボード接続情報２１２により、ＦＰＩＤ１３１、コネクタの個数や配線情報が得られる。次に、ライブラリ情報入力部２０２は、デバイス定義３０２に従って、使用するドータボード１１２の種類を指定し、指定されたドータボード１１２をドータボード接続情報２１３として取り込む。
　【００３９】
　そして、デバイス配置定義３０３に従ってどのコネクタにドータボード１１２が配置されたかが認識される。次に、バスライン使用定義３０４に従ってバスライン１５１の使用の有無を認識し、バスライン信号名定義３０５に従って、ＦＰＧＡ１２１を搭載したドータボード１１２においてバスライン１５１に接続する信号名、ＦＰＧＡ１２１のピン配置が決定され、Ｉ／Ｏコネクタ信号名定義３０６に従ってＩ／Ｏコネクタ１４２に接続された信号ラインを認識し、波形観測装置接続定義３０７に従って、ロジアナＩ／Ｆボード１１３の接続の有無を認識する。
　【００４０】
　そして、ライブラリ情報入力部２０２はドータボード１１２とマザーボード１１１上のＦＰＩＤ１３１の物理的な接続を示すＦＰＩＤ接続情報２１５を生成する。
　ピン情報生成部２０３では、ＦＰＩＤ接続情報２１５に基づいてＦＰＧＡピン配置情報２１６とＦＰＩＤピン配置情報２１７とを生成する。
　【００４１】
　論理変更部２０４では、論理変更が行われた場合には論理変更情報２１８に従って、システム設計データ２１１、ＦＰＩＤ接続情報２１５及びＦＰＩＤピン配置情報２１７に対してＦＰＩＤ１３１のネットリスト２１９を変更する。
　【００４２】
　ＦＰＧＡツール２０５は、ピン情報生成部２０３で生成されたＦＰＧＡピン配置情報２１６とＬＳＩ設計データ２１０とを処理してＦＰＧＡ１２１への配線を決定するＦＰＧＡプログラムデータ２２０を生成する。また、ＦＰＩＤツール２０６は、ピン情報生成部２０３で生成されたＦＰＩＤピン配置情報２１７と論理変更部２０４で修正されたＦＰＩＤ１３１のネットリスト２１９とを処理してＦＰＩＤ１３１の配線を決定するＦＰＩＤプログラムデータ２２１を生成する。
　【００４３】
　ダウンロード部２０７は、生成されたＦＰＧＡプログラムデータ２２０とＦＰＩＤプログラムデータ２２１に従って、マザーボード１１１上のＦＰＩＤ１３１の配線をプログラミングし、ドータボード１１２上のＦＰＧＡ１２１の論理変更を実行する。
　【００４４】
　また、ロジックアナライザ１０５が接続されているとき、波形観測部２０８は、波形観測装置接続定義３０７に基いてロジアナＩ／Ｆボード１１３上のＦＰＩＤ１３１−１３のネットリストを生成し、ＦＰＩＤ１３１−１３へのプログラムを行う。これにより、コネクタ１４１Ａ、コネクタ１４１Ｂとロジックアナライザ１０５との接続をプログラムで容易に変更でき、任意の信号を観測することができる。
　【００４５】
　以上のように、実施の形態８によれば、ＦＰＧＡプログラムデータ２２０とＦＰＩＤプログラムデータ２２１とを生成することにより論理変更を行うことができる。
　尚、ＦＰＧＡ１２１，ＦＰＩＤ１３１のプログラムをＥＷＳ１０１からダウンロードすることができるだけでなく、生成されたＦＰＧＡプログラムデータ２２０とＦＰＩＤプログラムデータ２２１とをマザーボード１１１の制御部１３２に内蔵されたメモリに格納することも可能であり、一旦メモリに格納すれば、電源投入時にＥＷＳ１０１がなくても、メモリからダウンロードすることも可能となる。
　【００４６】
　【発明の効果】
　以上のように、この発明によれば、プログラムにより論理を構築する論理デバイスと、論理デバイスを含む論理回路の接続構成をプログラムにより構築する論理接続素子とを備えた論理検証装置において、前記論理接続素子及び論理接続素子から配線されたコネクタを実装したマザーボードと、前記論理回路及び論理回路から配線されたコネクタを実装し、当該コネクタとマザーボードのコネクタが接続されてマザーボードに搭載されたドータボードと
、マザーボードに搭載された論理接続素子の接続構成を変更せずに配線して複数のマザーボードを接続するジョイントボードと
さらにマザーボードを容易に接続してシステムを拡張することができる。
【図面の簡単な説明】
　【図１】　この発明の実施の形態１による構成論理検証装置の図である。
　【図２】　図１の論理検証装置に内蔵されたマザーボードの平面図である。
　【図３】　図２のマザーボードにドータボードを搭載したときの側面図である。
　【図４】　ドータボードに搭載されたデバイス等を接続した例を示す実施の形態１の詳細図である。
　【図５】　この発明の実施の形態２によるコネクタ部の接続例を示す詳細図である。
　【図６】　この発明の実施の形態３による外部装置の接続例を示す詳細図である。
　【図７】　この発明の実施の形態４によるクロックラインの接続例を示す詳細図である。
　【図８】　この発明の実施の形態５によるロジアナＩ／Ｆボードの平面図である。
　【図９】　この発明の実施の形態５によるロジアナＩ／Ｆボードの接続例を示す側面図である。
　【図１０】　この発明の実施の形態６によるジョイントボードの平面図である。
　【図１１】　この発明の実施の形態６によるジョイントボードの接続例を示す側面図である。
　【図１２】　この発明の実施の形態７によるピン配置決定処理を説明するための構成図である。
　【図１３】　この発明の実施の形態７によるピン配置決定処理を説明するための構成図である。
　【図１４】　この発明の実施の形態７によるピン配置決定処理を説明するための構成図である。
　【図１５】　この発明の実施の形態７によるピン配置決定処理を説明するための構成図である。
　【図１６】　この発明の実施の形態７によるピン配置決定処理を説明するための構成図である。
　【図１７】　この発明の実施の形態７によるピン配置決定処理を説明するための構成図である。
　【図１８】　この発明の実施の形態７によるピン配置決定処理を説明するための構成図である。
　【図１９】　この発明の実施の形態７によるピン配置決定処理を説明するための構成図である。
　【図２０】　この発明の実施の形態７によるピン配置決定処理を説明するための構成図である。
　【図２１】　この発明の実施の形態８による実際にデバイス等を接続するときの手順を示すフローチャートである。
　【図２２】　図２１のユーザ定義情報の一例を示すプログラムの図である。
　【図２３】　図２１のマザーボード接続情報のプログラムの一例を示す説明図である。
　【図２４】　図２１のドータボード接続情報のプログラムの一例を示す説明図である。
　【図２５】　図２１の論理変更情報のプログラムの一例を示す説明図である。
　【図２６】　図２１の波形観測定義情報のプログラムの一例を示す説明図である。
　【図２７】　従来の論理検証装置の構成図である。
　【図２８】　従来の論理検証の手順を示すフローチャートである。
　【符号の説明】
　１０１　ＥＷＳ（プログラム手段）、１０４　水晶発振器（発振器）、１０５　ロジックアナライザ（波形観測装置）、１１１　マザーボード、１１２　ドータボード、１１４　ジョイントボード、１２１　ＦＰＧＡ（論理デバイス）、１３１　ＦＰＩＤ（論理接続素子）、１３１−１３　ＦＰＩＤ（第２の論理接続素子）、１３２　制御部（制御手段）、１３３　バススイッチ（切替手段）、１４１Ａ，１４１Ｂ，１４１Ｐ，１４３　コネクタ、１５１　バスライン。