(57)【要約】  本発明の擾乱検出回路は、自回路内の擾乱の発生により出力の論理値を変化させ、かつ、前段からの入力の論理値の変化によって後段への出力の論理値を変化させる複数の擾乱検出論理ゲート（Ｇ１〜Ｇｎ）が直列に接続された系を有し、複数の擾乱検出論理ゲートのうち最初の段の擾乱検出論理ゲート（Ｇ１）に一定の論理値が入力され、複数の擾乱検出論理ゲートのうち最終の段の擾乱検出論理ゲート（Ｇｎ）の出力の論理値の変化により擾乱の発生が検出される構成である。
2010032659.tif 000002
【特許請求の範囲】
【請求項１】
自回路内の擾乱の発生により出力の論理値を変化させ、かつ、前段からの入力の論理値の変化によって後段への出力の論理値を変化させる複数の擾乱検出論理ゲートが直列に接続された系を有し、
前記複数の擾乱検出論理ゲートのうち最初の段の擾乱検出論理ゲートに一定の論理値が入力され、
前記複数の擾乱検出論理ゲートのうち最終の段の擾乱検出論理ゲートの出力の論理値の変化により前記擾乱の発生が検出される、擾乱検出回路。
【請求項２】
前記複数の擾乱検出論理ゲートが直列に接続された系が複数設けられた、請求項１記載の擾乱検出回路。
【請求項３】
請求項１または２記載の擾乱検出回路が複数直列に接続され、
複数の前記擾乱検出回路のそれぞれの出力線が接続され、制御信号にしたがって複数の前記擾乱検出回路の出力のうち一つを選択して外部に出力する出力選択回路を有する擾乱検出回路。
【請求項４】
請求項１または２記載の擾乱検出回路が複数直列に接続された系が複数設けられ、
前記系の最終段に接続され、制御信号にしたがって、該最終段の出力の論理値の変化の伝搬の可否を切り替える出力制御回路と、
前記系毎に設けられた前記出力制御回路と接続され、複数の該出力制御回路の出力のうち少なくとも一つの出力の論理値の変化を出力する併合回路と、
を有する擾乱検出回路。
【請求項５】
擾乱発生の検出のための出力線が接続され、該出力線から入力される論理値の変化に所定の演算処理を実行して出力する出力処理回路が設けられた請求項１から４のいずれか１項に記載の擾乱検出回路。
【請求項６】
前記出力処理回路は、前記論理値の変化の数を計測する計測器を含む構成である請求項５に記載の擾乱検出回路。
【請求項７】
前記出力処理回路は、前記論理値の変化のうちある一定期間に起きた変化の数のみを計測する計測器を含む構成である請求項５に記載の擾乱検出回路。
【請求項８】
前記擾乱検出論理ゲートは初期化信号が入力されると、所定の状態に遷移し、
前記擾乱検出論理ゲートの全てに対して初期化信号を入力するための初期化入力線が設けられた請求項１から７のいずれか１項に記載の擾乱検出回路。
【請求項９】
前記擾乱検出論理ゲートの全てに対して前記初期化入力線を介して前記初期化信号を送信するための初期化回路が設けられた請求項８に記載の擾乱検出回路。
【請求項１０】
擾乱発生の検出のための出力線が前記初期化回路と接続され、
前記初期化回路は、該出力線から入力される論理値が変化すると前記初期化信号を発生する、請求項９に記載の擾乱検出回路。
【請求項１１】
少なくとも一つの前記擾乱検出論理ゲートの出力の論理値を変化させる試験信号を入力するための試験入力線が設けられた請求項１から１０のいずれか１項に記載の擾乱検出回路。
【請求項１２】
前記擾乱検出論理ゲートの一部または全てが組み合わせ論理回路である、請求項１から１１のいずれか１項に記載の擾乱検出回路。
【請求項１３】
前記擾乱検出論理ゲートの一部または全てが順序回路である、請求項１から１１のいずれか１項に記載の擾乱検出回路。
【請求項１４】
前記擾乱検出論理ゲートの一部または全てがドミノ論理回路である、請求項１から１１のいずれか１項に記載の擾乱検出回路。
【請求項１５】
前記ドミノ論理回路は、第１および第２のＮＭＯＳトランジスタと、第１および第２のＰＭＯＳトランジスタとを有し、
前記第１のＮＭＯＳトランジスタは、ソース電極が接地線に接続され、ゲート電極が入力線に接続され、ドレイン電極が前記第１のＰＭＯＳトランジスタのドレイン電極に接続され、
前記第２のＮＭＯＳトランジスタは、ソース電極が前記接地線に接続され、ゲート電極は、初期化状態に遷移させるための初期化信号が伝送される初期化信号線に接続され、ドレイン電極が前記第２のＰＭＯＳトランジスタのドレイン電極に接続され、
前記第１のＰＭＯＳトランジスタは、ソース電極が電源線に接続され、ゲート電極が前記初期化信号の反転信号が伝送される否定初期化信号線に接続され、
前記第２のＰＭＯＳトランジスタは、ソース電極が前記電源線に接続され、ゲート電極が前記第１のＰＭＯＳトランジスタおよび前記第１のＮＭＯＳトランジスタのそれぞれのドレイン電極に接続され、
擾乱検出のための出力線が、前記第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタのそれぞれのドレイン電極に接続されている、請求項１４に記載の擾乱検出回路。
【請求項１６】
請求項１から１５のいずれか１項に記載の擾乱検出回路を有する半導体集積回路。
【請求項１７】
請求項１から１５のいずれか１項に記載の擾乱検出回路と、
前記擾乱検出回路に並置された集積回路と、
を有する半導体集積回路。
【請求項１８】
請求項９記載の擾乱検出回路を用いた擾乱検出方法であって、
前記初期化信号により前記擾乱検出回路が初期化された後に擾乱検出動作を開始させる、擾乱検出方法。
【請求項１９】
請求項１０記載の擾乱検出回路を用いた擾乱検出方法であって、
前記出力線の論理値の変化により前記擾乱検出動作を停止させ、前記擾乱検出回路を初期化した後、擾乱検出動作を再開させる、擾乱検出方法。
【請求項２０】
請求項１１記載の擾乱検出回路を用いた試験方法であって、
前記試験信号により、前記擾乱の発生がなくても前記擾乱検出回路の検出動作を試験する、擾乱検出回路の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路の外部または内部の擾乱に起因する一過性のエラーを検出するための擾乱検出回路、半導体集積回路、擾乱検出方法、および擾乱検出回路の試験方法に関する。
【背景技術】
【０００２】
半導体集積回路の外部または内部の擾乱により、半導体集積回路の信号電位が乱されたり、蓄積されていた電荷が減少したりするなどして、本来の値とは異なる値を出力するエラーが発生する。このエラーは一過性のもので、継続的に起こるハードエラーに対して、ソフトエラーと呼ばれる。【０００３】
外部の擾乱として放射線（α線、中性子線等）や電磁波があり、内部の擾乱として電源ノイズなどがある。近年の、半導体プロセスの微細化が進むにつれて、擾乱に起因する一過性のエラーが問題となってきている。これまで、メモリに発生する一過性のエラーが問題となっていたが、近年の電源電圧の低下や微細化によるトランジスタサイズ縮小により、メモリ以外のフリップフロップや組み合わせ論理回路でも擾乱による一過性のエラーが発生する確率が高まっている。さらに、一つの原因で複数のビットにエラーが発生する確率も高まっている。そのため、半導体集積回路の信頼性を高めるために、擾乱による一過性のエラーを検出すること、一過性のエラーの数を測定することは今後重要になる。【０００４】
一過性のエラーを検出する方法として、メモリを用いる方法の一例が、特開２００７−２９３８５６号公報（以下では、特許文献１と称する）に開示されている。特許文献１に開示された方法を簡単に説明する。【０００５】
はじめに、メモリを構成するメモリセルを一つ一つ選択し、それぞれにある値を書き込み、試験環境に一定期間さらす。その後、再びメモリセルを一つ一つ選択し、記憶されている値を読み出す。試験前に書き込んだ値と、試験後に読み出した値を比較し、一致・不一致で擾乱による一過性のエラーを検出する。【０００６】
図１は、メモリを用いた、擾乱による一過性のエラーを検出する検出器の一構成例を示す。図１に示すように、検出器は、縦横に配置された複数の検出回路（メモリセル）１０１と、１つの検出回路を選択するための行デコーダ１０２および列デコーダ１０３と、検出回路から値を読みだす読み出し回路１０４と、検出回路に値を書き込む書き込み回路１０５と、検出回路のアドレスを指定するアドレス発生器１０６と、書き込み値発生器１０７と、検出回路の値と書き込み値を比較する比較器１０８と、各部を制御する制御回路１０９と、を有する構成である。【０００７】
図１に示した検出器の動作を簡単に説明する。外部からのアドレス指定により、行レコーダ１０２を通して一つの行を選び、また同様に列レコーダ１０３を通して一つの列を選ぶことで、その交点の検出回路１０１が選択される。選択された検出回路１０１に記憶されている値の読み出しと書き込みとは、それぞれ読み出し回路１０４と書き込み回路１０５を通して行われる。試験前にアドレス発生器１０６によりアドレスを変化させながら、書き込み値発生器１０７で発生した値を各検出回路１０１に書き込む。試験後は、アドレス発生器１０６によりアドレスを変化させながら、各検出回路１０１から値を読み出し、書き込み値発生器１０７で書き込んだ値と比較し、一致・不一致で擾乱による一過性のエラーを検出する。
【発明の概要】
【０００８】
上述した、メモリを用いた検出方法では、まず、アドレスによりメモリを構成するメモリセルを一つ一つ選択し、ある値を書き込む操作をすべてのメモリセルに対して繰り返す。次に、メモリを試験環境に一定期間さらす。その後、再びアドレスによりメモリを構成するメモリセルを一つ一つ選択し、記憶されている値を読み出す操作をすべてのメモリセルに対して繰り返す。このようなメモリセルの選択を繰り返す操作が必要であるため、そのための時間がかかってしまう。また、メモリセルを選択するためのアドレスデコーダなどの付加回路が必要である。
【０００９】
本発明の目的の一例は、メモリを用いずに擾乱発生を容易に検出することを可能にした擾乱検出回路、半導体集積回路、擾乱検出方法、および擾乱検出回路の試験方法を提供することである。
【００１０】
本発明の一側面の擾乱検出回路は、自回路内の擾乱の発生により出力の論理値を変化させ、かつ、前段からの入力の論理値の変化によって後段への出力の論理値を変化させる複数の擾乱検出論理ゲートが直列に接続された系を有し、複数の擾乱検出論理ゲートのうち最初の段の擾乱検出論理ゲートに一定の論理値が入力され、複数の擾乱検出論理ゲートのうち最終の段の擾乱検出論理ゲートの出力の論理値の変化により擾乱の発生が検出される構成である。
【００１１】
また、本発明の一側面の半導体集積回路は、上記擾乱検出回路を有する構成である。
【００１２】
また、本発明の一側面の擾乱検出方法は、初期化信号により上記擾乱検出回路が初期化された後に擾乱検出動作を開始させるものである。
【００１３】
さらに、本発明の一側面の擾乱検出回路の試験方法は、試験信号により、擾乱の発生がなくても上記擾乱検出回路の検出動作を試験するものである。
【図面の簡単な説明】
【００１４】
【図１】図１は、メモリを用いた、擾乱による一過性のエラーを検出する検出器の一構成例を示す図である。
【図２】図２は第１の実施形態の擾乱検出回路の一構成例を示すブロック図である。
【図３】図３は第１の実施形態の擾乱検出回路の動作を示すタイミング図である。
【図４】図４は第２の実施形態の擾乱検出回路の一構成例を示すブロック図である。
【図５】図５は第２の実施形態の擾乱検出回路の動作を示すタイミング図である。
【図６】図６は第３の実施形態の擾乱検出回路の一構成例を示すブロック図である。
【図７】図７は第３の実施形態の擾乱検出回路の動作を示すタイミング図である。
【図８】図８は第４の実施形態の擾乱検出回路の一構成例を示すブロック図である。
【図９】図９は第５の実施形態の擾乱検出回路の一構成例を示すブロック図である。
【図１０】図１０は第６の実施形態の擾乱検出回路の一構成例を示すブロック図である。
【図１１】図１１は第７の実施形態の擾乱検出回路の一構成例を示すブロック図である。
【図１２】図１２は第８の実施形態の擾乱検出回路の一構成例を示すブロック図である。
【図１３】図１３は第９の実施形態の擾乱検出論理ゲートの一構成例を示す回路図である。
【図１４】図１４は第９の実施形態の擾乱検出論理ゲートの動作を示すタイミング図である。
【図１５】図１５は第９の実施形態の擾乱検出論理ゲートの別の動作を示すタイミング図である。
【図１６】図１６は第１０の実施形態の擾乱検出論理ゲートの一構成例を示す回路図である。
【図１７】図１７は第１１の実施形態の擾乱検出論理ゲートの一構成例を示す回路図である。
【図１８】図１８は第１２の実施形態の擾乱検出論理ゲートの一構成例を示す回路図である。
【図１９】図１９は第１３の実施形態の擾乱検出論理ゲートの一構成例を示す回路図である。
【発明を実施するための形態】
【００１５】
（第１の実施形態）
本実施形態の擾乱検出回路の構成を図面に基づいて詳細に説明する。図２は本実施形態の擾乱検出回路の一構成例を示すブロック図である。
【００１６】
本実施形態の擾乱検出回路は、複数の擾乱検出論理ゲートG1〜Gnを有する。図２を参照すると、第１の擾乱検出論理ゲートG1の出力線が第２の擾乱検出論理ゲートG2に接続され、第２の擾乱検出論理ゲートG2の出力線が第３の擾乱検出論理ゲートG3に接続され、以下、同様の構造を繰り返し、第ｎ−１の擾乱検出論理ゲートGn-1の出力線が第ｎの擾乱検出論理ゲートGnに接続されている。第ｎの擾乱検出論理ゲートGnの出力（OUT）は擾乱検出回路の出力線201から送出される。ただし、ｎは２以上の整数である。また、他の擾乱検出論理ゲートに接続されない擾乱検出論理ゲートG1の入力は、ある論理値に固定され、一定である。
【００１７】
なお、各擾乱検出論理ゲートは、前段の擾乱検出論理ゲートの出力以外にも入力が考えられることから、図２には、前段からの入力を示す矢印以外の入力も矢印で表現している。図２では、前段以外からの入力数は、擾乱検出論理ゲートG2が２つ、擾乱検出論理ゲートG3が１つなどの場合を示しているが、入力数はこの図の場合に限らない。このことは、図４および図６に示す矢印についても同様である。
【００１８】
擾乱検出論理ゲートG1〜Gnは、擾乱の発生により出力の論理値を変化させ、また、入力の論理値が変化すると出力の論理値を変化させる。論理値は、例えば、１または０である。擾乱検出論理ゲートG1〜Gnの具体的な構成例は他の実施形態で説明する。
【００１９】
次に、本実施形態の擾乱検出回路の動作を説明する。図３は本実施形態の擾乱検出回路の動作を示すタイミング図である。
【００２０】
図３を参照すると、擾乱によって一過性のエラーが発生した第１の擾乱検出論理ゲートG1の出力値の変化が第２の擾乱検出論理ゲートG2の出力値を変化させ、これが第３の擾乱検出論理ゲートG3の出力値を変化させ、以下、同様の変化を繰り返し、第ｎ−１の擾乱検出論理ゲートGn-1の出力値を変化させ、第ｎの擾乱検出論理ゲートGnの出力である、擾乱検出回路の出力線201の出力（OUT）の論理値を変化させる。擾乱検出回路の出力の変化により、擾乱検出論理ゲートのいずれかで発生した擾乱による一過性のエラーを直ちに検出可能である。
【００２１】
（第２の実施形態）
本実施形態の擾乱検出回路は、第１の実施形態で説明した擾乱検出回路が２系統並列に設けられた構成である。
【００２２】
本実施形態の擾乱検出回路の構成を説明する。図４は本実施形態の擾乱検出回路の一構成例を示すブロック図である。本実施形態の擾乱検出回路は、複数の擾乱検出論理ゲートG11〜G1n，G21〜G2nを有する。
【００２３】
図４を参照すると、一つの系統の第１１の擾乱検出論理ゲートG11の出力線が第１２の擾乱検出論理ゲートG12に接続され、第１２の擾乱検出論理ゲートG12の出力線が第１３の擾乱検出論理ゲートG13に接続され、以下、同様の構造を繰り返し、第１ｎ−１の擾乱検出論理ゲートG1n-1の出力線が第１ｎの擾乱検出論理ゲートG1nに接続されている。第１ｎの擾乱検出論理ゲートG1nの出力（OUT1）は擾乱検出回路の出力線211から送出される。
【００２４】
第１１の擾乱検出論理ゲートG11の直後に第１２の擾乱検出論理ゲートG12が配置され、第１２の擾乱検出論理ゲートG12の直後に第１３の擾乱検出論理ゲートG13が配置され、以下、同様の配置を繰り返し、第１ｎ−１の擾乱検出論理ゲートG1n-1の直後に第１ｎの擾乱検出論理ゲートG1nが配置されている。
【００２５】
これと同様に独立した別の系統の第２１の擾乱検出論理ゲートG21の出力線が第２２の擾乱検出論理ゲートG22に接続され、第２２の擾乱検出論理ゲートG22の出力線が第２３の擾乱検出論理ゲートG23に接続され、以下、同様の構造を繰り返し、第２ｎ−１の擾乱検出論理ゲートG2n-1の出力線が第２ｎの擾乱検出論理ゲートG2nに接続されている。第２ｎの擾乱検出論理ゲートG2nの出力（OUT2）は擾乱検出回路の出力線212から送出される。
【００２６】
第２１の擾乱検出論理ゲートG21の直後に第２２の擾乱検出論理ゲートG22が配置され、第２２の擾乱検出論理ゲートG22の直後に第２３の擾乱検出論理ゲートG23が配置され、以下、同様の配置を繰り返し、第２ｎ−１の擾乱検出論理ゲートG2n-1の直後に第２ｎの擾乱検出論理ゲートG2nが配置されている。
【００２７】
次に、本実施形態の擾乱検出回路の動作を説明する。図５は本実施形態の擾乱検出回路の動作を示すタイミング図である。
【００２８】
図５を参照すると、擾乱によって一過性のエラーが発生した第１１の擾乱検出論理ゲートG11の出力値の変化が第１２の擾乱検出論理ゲートG12の出力値を変化させ、これが第１３の擾乱検出論理ゲートG13の出力値を変化させ、以下、同様の変化を繰り返し、第１ｎ−１の擾乱検出論理ゲートG1n-1の出力値を変化させ、第１ｎの擾乱検出論理ゲートG1nの出力となる、擾乱検出回路の出力線211の出力（OUT1）の論理値を変化させる。
【００２９】
原因が同じ擾乱によって一過性のエラーが発生した第２１の擾乱検出論理ゲートG21の出力値の変化が第２２の擾乱検出論理ゲートG22の出力値を変化させ、これが第２３の擾乱検出論理ゲートG23の出力値を変化させ、以下、同様の変化を繰り返し、第２ｎ−１の擾乱検出論理ゲートG2n-1の出力値を変化させ、第２ｎの擾乱検出論理ゲートG2nの出力である、擾乱検出回路の出力線212の出力(OUT2)の論理値を変化させる。
【００３０】
このようにして、二つの擾乱検出回路の出力線の出力値（OUT1,  OUT2）が共に変化したことで、一つの擾乱によって、上下に隣接する二つの擾乱検出論理ゲートに擾乱による一過性のエラーが発生したことを検出できる。すなわち、本実施形態では、一つの擾乱で二つのビットに発生する一過性のエラーを検出できる。
【００３１】
（第３の実施形態）
本実施形態の擾乱検出回路は、第２の実施形態とは異なる構成で２系統設けられたものである。
【００３２】
本実施形態の擾乱検出回路の構成を説明する。図６は本実施形態の擾乱検出回路の一構成例を示すブロック図である。
【００３３】
図６を参照すると、擾乱検出論理ゲート間の接続は第２の実施形態と同様である。第1１の擾乱検出論理ゲートG11の直後に第２２の擾乱検出論理ゲートG22が配置され、第２２の擾乱検出論理ゲートG22の直後に第１３の擾乱検出論理ゲートG13が配置され、以下、同様の配置を繰り返し、第２ｎ−１の擾乱検出論理ゲートG2n-1の直後に第１ｎの擾乱検出論理ゲートG1nが配置されている。
【００３４】
また、第２１の擾乱検出論理ゲートG21の直後に第１２の擾乱検出論理ゲートG12が配置され、第１２の擾乱検出論理ゲートG12の直後に第２３の擾乱検出論理ゲートG23が配置され、以下、同様の配置を繰り返し、第１ｎ−１の擾乱検出論理ゲートG1n-1の直後に第２ｎの擾乱検出論理ゲートG2nが配置されている。
【００３５】
上述のように配置されているが、図６に示すように、擾乱検出論理ゲートG11〜G1n，G21〜G2nのそれぞれの接続は第２の実施形態と同様である。例えば、第１１の擾乱検出論理ゲートG11の出力線が第１２の擾乱検出論理ゲートG12に接続され、第１２の擾乱検出論理ゲートG12の出力線が第１３の擾乱検出論理ゲートG13に接続されている。
【００３６】
次に、本実施形態の擾乱検出回路の動作を説明する。図７は本実施形態の擾乱検出回路の動作を示すタイミング図である。
【００３７】
図７を参照すると、擾乱によって一過性のエラーが発生した第１１の擾乱検出論理ゲートG11の出力値の変化が第１２の擾乱検出論理ゲートG12の出力値を変化させ、これが第１３の擾乱検出論理ゲートG13の出力値を変化させ、以下、同様の変化を繰り返し、第１ｎ−１の擾乱検出論理ゲートG1n-1の出力値を変化させ、第１ｎの擾乱検出論理ゲートG1nの出力である、擾乱検出回路の出力線211の出力(OUT1)の論理値を変化させる。
【００３８】
原因が同じ擾乱によって一過性のエラーが発生した第２２の擾乱検出論理ゲートG22の出力値の変化が第２３の擾乱検出論理ゲートG23の出力値を変化させ、以下、同様の変化を繰り返し、第２ｎ−１の擾乱検出論理ゲートG2n-1の出力値を変化させ、第２ｎの擾乱検出論理ゲートG2nの出力である、擾乱検出回路の出力線212の出力(OUT2)の論理値を変化させる。
【００３９】
このようにして、二つの擾乱検出回路の出力線の出力値（OUT1,  OUT2）が共に変化したことで、一つの擾乱によって、前後に隣接する二つの擾乱検出論理ゲートに一過性のエラーが発生したことを検出できる。また、本実施形態では、第２の実施形態と同様に上下に隣接する二つの擾乱検出論理ゲートに一過性のエラーが発生したことも検出できる。
【００４０】
（第４の実施形態）
本実施形態の擾乱検出回路は、直列に接続された複数の擾乱検出回路のうちいずれか１つの出力を選択する構成である。
【００４１】
本実施形態の擾乱検出回路の構成を説明する。図８は本実施形態の擾乱検出回路の一構成例を示すブロック図である。本実施形態の擾乱検出回路は、複数の擾乱検出回路SG1〜SGnと、出力選択回路S1とを有する。擾乱検出回路SG1〜SGnは、第１から第３の実施形態の擾乱検出回路のいずれかである。
【００４２】
図８を参照すると、第１の擾乱検出回路SG1の出力線が第２の擾乱検出回路SG2と出力選択回路S1に接続され、第２の擾乱検出回路SG2の出力線が第３の擾乱検出回路SG3と出力選択回路S1に接続され、以下同様にして、第ｎの擾乱検出回路(SGn)の出力線が出力選択回路Snに接続されている。
【００４３】
上述の構成により、第１の擾乱検出回路SG1の出力が第２の擾乱検出回路SG2と出力選択回路S1に入力され、第２の擾乱検出回路SG2の出力が第３の擾乱検出回路SG3と出力選択回路S1に入力され、以下同様にして、第ｎの擾乱検出回路SGnの出力が出力選択回路Snに入力され、出力選択回路Snの出力が擾乱検出回路の出力線221の出力(OUT)となる。
【００４４】
出力選択回路S1は、第１から第ｎの擾乱検出回路のうち一つを指定する旨の制御信号の入力があると、指定された擾乱検出回路の出力を選択して出力線221から送出する。
【００４５】
本実施形態の擾乱検出回路の動作を簡単に説明する。出力選択回路S1は、第ｉ（ｉは１からｎの整数）の擾乱検出回路SGiを指定する旨の制御信号の入力があると、第ｉの擾乱検出回路SGiからの入力値を出力する。
【００４６】
本実施形態では、第ｉの擾乱検出回路SGiの出力を選択した場合、第１の擾乱検出回路SG1から第ｉの擾乱検出回路SGiのいずれかで発生した擾乱による一過性のエラーを検出できる。すなわち、ｉの値が大きいほど検出感度が高く、出力選択回路S1で検出感度を変えることができる。
【００４７】
（第５の実施形態）
本実施形態の擾乱検出回路は、擾乱検出回路の検出を出力制御回路を介して出力する構成である。
【００４８】
本実施形態の擾乱検出回路の構成を説明する。図９は本実施形態の擾乱検出回路の一構成例を示すブロック図である。本実施形態の擾乱検出回路は、複数の擾乱検出回路SG1〜SGnと、出力制御回路OC1〜OCnと、併合回路M1とを有する。擾乱検出回路SG1〜SGnは、第１から第３の実施形態の擾乱検出回路のいずれかである。
【００４９】
図９を参照すると、第１の擾乱検出回路SG1の出力線が第１の出力制御回路OC1に接続され、第１の出力制御回路OC1の出力線が併合回路M1に接続されている。また、第２の擾乱検出回路SG2の出力線が第２の出力制御回路OC2に接続され、第２の出力制御回路OC2の出力線が併合回路M1に接続されている。以下同様にして、第ｎの擾乱検出回路SGnの出力線が第ｎの出力制御回路OCnに接続され、第ｎの出力制御回路OCnの出力線が併合回路M1に接続されている。
【００５０】
上述の構成により、第１の擾乱検出回路SG1の出力が第１の出力制御回路OC1に入力され、第１の出力制御回路OC1の出力が併合回路M1に入力される。また、第２の擾乱検出回路SG2の出力が第２の出力制御回路OC2に入力され、第２の出力制御回路OC2の出力が併合回路M1に入力される。以下同様にして、第ｎの擾乱検出回路SGnの出力が第ｎの出力制御回路OCnに入力され、第ｎの出力制御回路OCnの出力が併合回路M1に入力される。併合回路M1の出力が、本実施形態の擾乱検出回路の出力線222の出力(OUT)となる。
【００５１】
出力制御回路OC1,  OC2,  ...,  OCnのそれぞれは、制御信号の入力があると、擾乱検出回路SG1〜SGnのそれぞれから入力される信号を出力するか否かを切り替える。併合回路M1は、出力制御回路OC1,  OC2,  ...,  OCnからの入力のうち少なくとも一つの信号値に変化があった場合、その変化の前と比べて出力値を変化させる。
【００５２】
本実施形態の擾乱検出回路の動作を簡単に説明する。複数の擾乱検出回路SG1〜SGnのうちいずれかが擾乱を検出すると、その出力の変化が出力制御回路に入力され、併合回路M1は、出力制御回路OC1〜OCnのうちいずれかの入力の変化により、出力値を変更する。
【００５３】
本実施形態では、複数の擾乱検出回路のいずれかで発生した擾乱による一過性のエラーを出力制御回路を介して検出できる。すなわち、出力制御回路によって接続された擾乱検出回路の数が多いほど検出感度が高く、出力制御回路で検出感度を変えることができる。
【００５４】
なお、第４の実施形態の擾乱検出回路を本実施形態の擾乱検出回路（SG1,  SG2,  ...,  SGn）として用いることも可能である。また、その反対に、本実施形態の擾乱検出回路を第４の実施形態の擾乱検出回路（SG1,  SG2,  ...,  SGn）として用いることも可能である。
【００５５】
（第６の実施形態）
本実施形態の擾乱検出回路は、擾乱検出回路を初期化可能にした構成である。
【００５６】
本実施形態の擾乱検出回路の構成を説明する。図１０は本実施形態の擾乱検出回路の一構成例を示すブロック図である。本実施形態の擾乱検出回路は、擾乱検出回路SGと、初期化回路ITCとを有する。擾乱検出回路SGは、第１から第３の実施形態の擾乱検出回路のいずれかに、以下の構成が追加されたものである。
【００５７】
図１０を参照すると、擾乱検出回路SGは、初期化信号を受信するための初期化入力線で初期化回路ITCと接続されている。擾乱検出回路SGは、初期化信号が入力されると初期状態に遷移し、擾乱を検出可能な状態になる。
【００５８】
本実施形態では、擾乱検出回路に順序回路が含まれる場合、検出前に初期状態に遷移させることで確定的な動作をさせることができる。擾乱検出回路にドミノ論理回路が含まれている場合、初期化によって自然放電による電荷の放出を補うことができる。なお、初期化回路は定期的に初期化信号を発生し、擾乱検出回路を初期化してもよい。
【００５９】
（第７の実施形態）
本実施形態の擾乱検出回路は、第６の実施形態の擾乱検出回路の初期化を擾乱発生時に実行可能にした構成である。
【００６０】
本実施形態の擾乱検出回路の構成を説明する。図１１は本実施形態の擾乱検出回路の一構成例を示すブロック図である。本実施形態の擾乱検出回路は、第６の実施形態で説明した擾乱検出回路SGと、初期化回路ITCとを有する。
【００６１】
図１１を参照すると、擾乱検出回路SGは、第６の実施形態と同様に初期化回路ITCと接続されているだけでなく、その出力線が初期化回路ITCと接続されている。初期化回路ITCは、一過性のエラーの検出によって初期化信号を発生する。これにより、擾乱による一過性のエラーの検出を繰り返し行うことができる。
【００６２】
（第８の実施形態）
本実施形態の擾乱検出回路は、第６または第７の実施形態の擾乱検出回路の出力の論理値の変化に所定の演算を実行するものである。
【００６３】
本実施形態の擾乱検出回路の構成を説明する。図１２は本実施形態の擾乱検出回路の一構成例を示すブロック図である。本実施形態の擾乱検出回路は、第７の実施形態で説明した擾乱検出回路SGおよび初期化回路ITCと、出力処理回路OPとを有する。
【００６４】
図１２を参照すると、第７の実施形態で説明した構成で、擾乱検出回路SGの出力線が出力処理回路OPに接続されている。出力処理回路OPは、擾乱検出回路SGの出力値の変化を計測する計測器としての機能を有し、発生した一過性のエラーの数をカウントする。
【００６５】
本実施形態では、出力処理回路が一定時間の一過性のエラーの数を計測することで単位時間当たりの擾乱発生数を計測することができる。
【００６６】
また、出力処理回路OPは、擾乱検出回路SGの出力変化のサンプリング機能を有していてもよい。一過性のエラーであって、直ちに出力値が元の値に戻るエラーは、出力値がエラーとなっている間に記憶されない限り、悪影響を及ぼさない。出力処理回路OPが同期式論理回路であれば、同期式論理回路のクロック信号はサンプリングの作用をし、クロック周波数が高くなるほどサンプリングする頻度が高くなるため、エラー出力を記憶する確率が高まる。サンプリングにより、同期式論理回路で実際に悪影響を及ぼす擾乱による一過性のエラーを評価することができる。
【００６７】
（第９の実施形態）
本実施形態は、第１から第３の実施形態のいずれかの擾乱検出回路に適用可能な擾乱検出論理ゲートの一構成例である。
【００６８】
図１３は本実施形態の擾乱検出論理ゲートの一構成例を示す回路図である。図１３を参照すると、本実施形態の擾乱検出論理ゲートは、第１および第２のＰＭＯＳトランジスタP1,  P2と、第１および第２のＮＭＯＳトランジスタN1,  N2とを有する。以下では、Ｐ基板またはＰウェル拡散層を総称してＰ基板とし、Ｎ基板またはＮウェル拡散層を総称してＮ基板とする。
【００６９】
図１３に示すように、第１および第２のＰＭＯＳトランジスタP1,P2のそれぞれのソース電極が電源線VDDに接続され、それぞれの基板電極がＰ基板線PSUBに接続されている。第１および第２のＮＭＯＳトランジスタN1,N2のそれぞれのソース電極が接地線GNDに接続され、それぞれの基板電極がＮ基板線NSUBに接続されている。
【００７０】
第１のＰＭＯＳトランジスタP1のゲート電極が否定初期化信号線PCBに接続され、第２のＮＭＯＳトランジスタN2のゲート電極が初期化信号線PCに接続されている。初期化信号線は、擾乱検出論理ゲートを初期化状態に遷移させるための初期化信号を伝送するための信号線である。否定初期化信号線は、初期化信号の反転信号を伝送するための信号線である。
【００７１】
第１のＮＭＯＳトランジスタN1のゲート電極が入力線301に接続されている。第２のＰＭＯＳトランジスタP2のゲート電極が第１のＰＭＯＳトランジスタP1のドレイン電極と第１のＮＭＯＳトランジスタN1のドレイン電極とに接続されている。その接続点を図１３に内部ノードXNで示す。第２のＰＭＯＳトランジスタP2のドレイン電極と第２のＮＭＯＳトランジスタN2のドレイン電極とが出力線302に接続されている。
【００７２】
なお、Ｐ基板線PSUBは電源線VDDと同電位に、Ｎ基板線NSUBは接地線GNDと同電位に保つのが望ましいが、必要に応じて電位を変化させてトランジスタの閾値電圧を変えることで擾乱発生確率または擾乱検出感度を変化させてもよい。
【００７３】
次に、本実施形態の擾乱検出論理ゲートの動作を説明する。図１４は本実施形態の擾乱検出論理ゲートの動作を示すタイミング図である。
【００７４】
図１４を参照すると、初期化信号線PCをハイレベルに、否定初期化信号線PCBをローレベルにして初期化を行う。また、入力線301が他の擾乱検出論理ゲートに接続されない場合は、入力線301をローレベルに設定する。初期化によって、内部ノードXNは電荷が蓄積されてハイレベルになり、出力線302は電荷が放出されてローレベルになる。その後、初期化信号線PCをローレベルに、否定初期化信号線PCBをハイレベルにして初期化期間を終了し、検出期間が始まる。
【００７５】
検出期間中に擾乱により内部ノードXNの電荷が放出され、内部ノードXNがローレベルになったとする。この結果、第２のＰＭＯＳトランジスタP2がオンし、出力線302が電源線VDDに接続されてハイレベルに変化する。擾乱検出論理ゲートの出力OUTはローレベルからハイレベルに変化する。このようにして、擾乱による一過性のエラーが検出される。
【００７６】
図１５は、本実施形態の擾乱検出論理ゲートの別の動作を示すタイミング図である。図１５を参照すると、初期化期間に関しては図１４で説明した動作と同様であるため、その詳細な説明を省略する。
【００７７】
検出期間中に擾乱により入力線301に電荷が蓄積され、入力線301がハイレベルになった、あるいは前段の擾乱検出論理ゲートの出力が擾乱の検出によって入力線301がハイレベルになったとする。この結果、第１のＮＭＯＳトランジスタN1がオンし、内部ノードXNが接地線GNDに接続されてローレベルに変化する。このため、内部ノードXNに接続された第２のＰＭＯＳトランジスタP2がオンし、出力線302が電源線VDDに接続されてハイレベルに変化する。擾乱検出論理ゲートの出力OUTはローレベルからハイレベルに変化する。このようにして、擾乱による一過性のエラーが検出され、または、信号変化が伝搬する。
【００７８】
なお、入力線301が他の擾乱検出論理ゲートに接続されていない場合、入力線301を試験信号を入力するための試験入力線として使うことが可能である。初期化期間終了後に故意に入力線301をハイレベルにすることで、検出のための擾乱検出論理ゲートが正常に機能するかどうかを試験することができる。
【００７９】
（第１０の実施形態）
本実施形態は、擾乱検出論理ゲートの別の構成例である。
【００８０】
図１６は本実施形態の擾乱検出論理ゲートの一構成例を示す回路図である。図１６を参照すると、第９の実施形態で説明した回路において、第１のＰＭＯＳトランジスタP1と第２のＰＭＯＳトランジスタP2とを入れ替え、第１のＮＭＯＳトランジスタN1と第２のＮＭＯＳトランジスタN2とを入れ替えた構成である。なお、これらの入れ替えにより、第９の実施形態では内部ノードXNに接続されていた、ＰＭＯＳトランジスタのゲート電極は入力線301に接続され、第９の実施形態では入力線301に接続されていた、ＮＭＯＳトランジスタのゲート電極は内部ノードXNに接続されている。
【００８１】
本実施形態の擾乱検出論理ゲートの動作は、第９の実施形態と同様であるため、その詳細な説明を省略する。
【００８２】
（第１１の実施形態）
本実施形態は、擾乱検出論理ゲートの別の構成例である。
【００８３】
図１７は本実施形態の擾乱検出論理ゲートの一構成例を示す回路図である。図１７を参照すると、第９の実施形態における第１および第２のＰＭＯＳトランジスタP1,  P2のそれぞれに、第３および第４のＰＭＯＳトランジスタP3,  P4のそれぞれが並列に接続されている。また、第９の実施形態における第１および第２のＮＭＯＳトランジスタN1,  N2のそれぞれに、第３および第４のＮＭＯＳトランジスタN3,  N4のそれぞれが並列に接続されている。
【００８４】
本実施形態では、トランジスタを並列に配置することで、少なくともどちらか一方のトランジスタがオンすることで出力値が変化するので感度を高めることができる。
【００８５】
なお、本実施形態では、並列トランジスタ数が２つの場合であるが、それ以上のトランジスタを並列に配置することも可能である。また、トランジスタ毎に異なる並列数を選択することも可能である。
【００８６】
(第１２の実施形態)
本実施形態は、擾乱検出論理ゲートの別の構成例である。
【００８７】
図１８は本実施形態の擾乱検出論理ゲートの一構成例を示す回路図である。図１８を参照すると、第９の実施形態における第１および第２のＰＭＯＳトランジスタP1,  P2のそれぞれと第３および第４のＰＭＯＳトランジスタP3,  P4のそれぞれとが直列に接続されている。また、第９の実施形態における第１および第２のＮＭＯＳトランジスタN1,  N2のそれぞれと第３および第４のＮＭＯＳトランジスタN3,  N4のそれぞれとが直列に接続されている。
【００８８】
本実施形態では、トランジスタを直列に配置することで、両方のトランジスタがオンしない限り出力値が変化しないので感度を弱めることができる。
【００８９】
なお、本実施形態では、直列トランジスタ数が２つの場合であるが、それ以上のトランジスタを直列に配置することも可能である。また、トランジスタ毎に異なる直列数を選択することも可能である。
【００９０】
(第１３の実施形態)
本実施形態は、擾乱検出論理ゲートの別の構成例である。
【００９１】
図１９は本実施形態の擾乱検出論理ゲートの一構成例を示す回路図である。図１９を参照すると、第９の実施形態と同様に第１および第２のＰＭＯＳトランジスタP1,  P2と第１および第２のＮＭＯＳトランジスタN1,  N2が設けられ、その接続関係も第９の実施形態と同様である。入力線311が第１のＮＭＯＳトランジスタN1のゲート電極に接続され、出力線321が第２のＰＭＯＳトランジスタP2および第２のＮＭＯＳトランジスタN2の接続点に接続されている。
【００９２】
また、第３および第４のＰＭＯＳトランジスタP3,  P4と第３および第４のＮＭＯＳトランジスタN3,  N4が設けられ、その接続関係は第１および第２のＰＭＯＳトランジスタP1,  P2と第１および第２のＮＭＯＳトランジスタN1,  N2の接続関係と同様である。入力線312が第３のＮＭＯＳトランジスタN3のゲート電極に接続され、出力線322が第４のＰＭＯＳトランジスタP4および第４のＮＭＯＳトランジスタN4の接続点に接続されている。
【００９３】
本実施形態では、一つの擾乱により二つの内部ノードX1,  X2のうち一方に蓄えられた電荷が放出された場合、出力線321の出力値OUT1と出力線322の出力値OUT2のうちいずれか一方のみが変化する。一方、一つの擾乱により二つの内部ノードX1,X2のうち両方に蓄えられた電荷が放出された場合、出力値OUT1,OUT2の両方が変化する。すなわち、本実施例で、一つの擾乱により二つのビットに発生する一過性のエラーを検出できる。
【００９４】
なお、第９から第１３の実施形態では、擾乱検出論理ゲートがドミノ論理回路の場合で説明したが、その一部がドミノ論理回路であってもよい。また、擾乱検出論理ゲートの一部または全部が、ドミノ論理回路の場合に限らず、組み合わせ回路または順序回路であってもよい。また、ドミノ論理回路、組み合わせ回路および順序回路のうちいずれを擾乱検出回路に含めるかを、評価対象の回路に合わせて決めてもよい。
【００９５】
また、第９から第１３の実施形態のそれぞれにおいて、擾乱検出論理ゲートを半導体集積回路で作製した場合を説明したが、第１から第１２の実施形態で説明した擾乱検出回路も半導体集積回路で作製してもよい。また、評価対象の集積回路に限らず、他の集積回路を擾乱検出回路に並置して同じ半導体基板に作製してもよい。さらに、第１から第１３の実施形態をそれぞれ単独で実施する場合に限らず、組み合わせ可能であれば、複数組み合わせてもよい。
【００９６】
本発明の効果の一例として、直列に接続された擾乱検出論理ゲートの最終段の出力を監視するだけで、擾乱による一過性のエラーを容易に検出することができる。
【００９７】
また、一過性のエラーの検出は、試験前に書き込んだ値と、試験後に読み出した値の比較で行うので、比較操作のための時間がかかってしまう。また、メモリを用いた検出方法では、比較のための付加回路を設けるか、テスタなどの比較装置を外部に設ける必要がある。また、図１で説明した検出器では、書き込み、試験、読み出し、比較という操作をある時間間隔で繰り返して行うため、一過性のエラー発生から比較までに時間がかかり、一過性のエラーの発生を直ちに検出できない。このような問題に対し、本発明の効果の一例として、一過性のエラーは直列に接続された擾乱検出論理ゲートを次々と伝わるので擾乱による一過性のエラーを直ちに検出できる。また、比較のための付加回路やテスタなどの比較装置を外部に設ける必要がない。
【００９８】
さらに、図１で説明したように、検出回路がメモリセルであると、メモリ以外のフリップフロップや組み合わせ論理回路を対象に一過性のエラーの検出ができない。この問題に対し、本発明の効果の一例では、擾乱検出論理ゲートの一部または全部に、組み合わせ論理回路、ドミノ論理回路および順序回路のうちいずれかを用いることが可能であり、メモリ以外の回路を対象に擾乱による一過性のエラーを検出できる。
【００９９】
以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【０１００】
なお、この出願は、２００８年９月１９日に出願された日本出願の特願２００８−２４１３７１の内容が全て取り込まれており、この日本出願を基礎として優先権を主張するものである。
【符号の説明】
【０１０１】
Ｇ１〜Ｇｎ，Ｇ１１〜Ｇ１ｎ，Ｇ２１〜Ｇ２ｎ    擾乱検出論理ゲート
ＳＧ，ＳＧ１〜ＳＧｎ    擾乱検出回路
Ｓ１    出力選択回路
ＯＣ１，ＯＣ２，ＯＣｎ    出力制御回路
Ｍ１    併合回路
ＩＴＣ    初期化回路
ＯＰ    出力処理回路
Ｐ１，Ｐ２，Ｐ３，Ｐ４    ＰＭＯＳトランジスタ
Ｎ１，Ｎ２，Ｎ３，Ｎ４    ＮＭＯＳトランジスタ
【図１】
2010032659.tif 000003
【図２】
2010032659.tif 000004
【図３】
2010032659.tif 000005
【図４】
2010032659.tif 000006
【図５】
2010032659.tif 000007
【図６】
2010032659.tif 000008
【図７】
2010032659.tif 000009
【図８】
2010032659.tif 000010
【図９】
2010032659.tif 000011
【図１０】
2010032659.tif 000012
【図１１】
2010032659.tif 000013
【図１２】
2010032659.tif 000014
【図１３】
2010032659.tif 000015
【図１４】
2010032659.tif 000016
【図１５】
2010032659.tif 000017
【図１６】
2010032659.tif 000018
【図１７】
2010032659.tif 000019
【図１８】
2010032659.tif 000020
【図１９】
2010032659.tif 000021
【国際調査報告】
2010032659.tif 000022
2010032659.tif 000023