【事件の表示】
　特願２０１４−　　６５７９「差動電荷低減」拒絶査定不服審判事件〔平成２６年　８月２８日出願公開、特開２０１４−１５８２６１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成２６年　１月１７日（パリ条約による優先権主張　２０１３年　２月１５日、米国（ＵＳ））を出願日とする出願であって、その手続の経緯は、以下のとおりである。 
平成２８年　２月１０日　　：手続補正書の提出
平成２８年　９月　１日付け：拒絶理由の通知
平成２８年１０月１１日　　：意見書の提出
平成２９年　３月３１日付け：拒絶理由の通知
平成２９年　６月２６日　　：意見書、手続補正書の提出
平成２９年１１月２９日付け：拒絶査定
平成３０年　４月　４日　　：拒絶査定不服審判の請求、手続補正書の提出
平成３１年　４月　５日付け：当審による拒絶理由の通知
令和　１年　７月　４日　　：意見書、手続補正書の提出
第２　本願発明
　本願の請求項に係る発明は、令和　１年　７月　４日に提出された手続補正書により補正された特許請求の範囲の請求項１〜８に記載された事項により特定されるものであるところ、その請求項１に係る発明は、以下のとおりである（以下、「本願発明」という。）。
「　　【請求項１】
　装置であって、前記装置は、
　インターリーブされたアナログ−デジタル変換器段を備え、前記アナログ−デジタル変換器段は、
　非反転入力と反転入力とを備える増幅器と、
　複数のチャネルであって、前記複数のチャネルのそれぞれは、
　　一対の増幅器入力スイッチであって、前記一対の増幅器入力スイッチは、
　　　第１のスイッチ入力を受信し、スイッチがオンにされるときに前記第１のスイッチ入力を前記増幅器の前記非反転入力に提供し、スイッチがオフにされるときに前記増幅器の前記非反転入力を前記第１のスイッチ入力から電気的に絶縁するように構成される第１のスイッチと、
　　　第２のスイッチ入力を受信し、スイッチがオンにされるときに前記第２のスイッチ入力を前記増幅器の前記反転入力に提供し、スイッチがオフにされるときに前記増幅器の前記反転入力を前記第２のスイッチ入力から電気的に絶縁するように構成される第２のスイッチと
　　　を備える、一対の増幅器入力スイッチと、
　　前記一対の増幅器入力スイッチの入力と前記増幅器の入力との間に交差連結される一対のダミー回路素子であって、前記一対のダミー回路素子のそれぞれのダミー回路素子が、前記第１のスイッチがオフにされるときに前記第１のスイッチと実質的に同一の静電容量を有する、一対のダミー回路素子と
　　を備える、複数のチャネルと
　を備え、
　前記複数のチャネルの一方の前記一対の増幅器入力スイッチが、前記複数のチャネルの他方の前記一対の増幅器入力スイッチがオフにされるときに、前記増幅器の前記非反転入力および前記反転入力に電荷を提供するように構成され、
　前記ダミー回路素子はコンデンサを含む、装置。」
第３　拒絶の理由
　平成３１年　４月　５日付けで当審が通知した拒絶理由（以下、「当審拒絶理由」という。）のうちの理由３は、この出願の請求項１〜１３に係る発明は、その出願前に日本国内又は外国において、頒布された又は電気通信回線を通じて公衆に利用可能となった以下の引用文献１に記載された発明及び引用文献２に記載された技術に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない、というものである。
引用文献１：米国特許出願公開第２０１２／０２７４４９７号明細書
引用文献２：特開２０１１−４８８８５号公報
第４　引用文献
１　引用文献１の記載及び引用発明
　当審拒絶理由で通知した、米国特許出願公開第２０１２／０２７４４９７号明細書（以下、「引用文献１」という。）には、以下の事項が記載されている（下線は、当審で付与。）。
（１）「[0001] 
The present invention is generally directed to pipelined analog-to-digital converters (ADCs).
[0002] 
FIG.1 illustrates an exemplary N-stage pipelined ADC 100 that is known in the art. The pipelined ADC 100 may include a number of cascaded multiplying digital-to-analog converter (MDAC) stages 102-108 and a control and correction logic circuit 110. The pipeline ADC 100 may receive an analog input signal v
in
 at an input of the first stage 102 and eventually produce a digital output D
out
 that corresponds to v
in
. In operation, each stage of the pipelined ADC may be responsible for converting a portion of the input signal vin into a digital code and pass along a remaining portion of the input signal to a next stage of conversion. For example, stage i 106 may receive an input signal V
i-1
 and convert the input signal into an n-bit digital code Di and output a remaining portion V
i
 of the input V
i-1
 to the next stage i+1.
（当審仮訳）
「［０００１］　
本発明は、一般的に、パイプライン型アナログデジタル変換器（ＡＤＣ）に関するものである。
［０００２］
図１は、当技術分野で知られている代表的Ｎ段パイプライン型ＡＤＣ１００を示す図である。パイプライン型ＡＤＣ１００は、カスケード接続されたマルチプルディジタルアナログ変換器（ＭＤＡＣ）段１０２−１０８、制御及び補正ロジック１１０を含むことができる。パイプライン型ＡＤＣ１００は、第１ステージ１０２の入力におけるアナログ入力信号ｖ
ｉｎ
を受信し、最終的にｖ
ｉｎ
に対応するデジタル出力Ｄ
ｏｕｔ
を生成することができる。動作時には、パイプライン型ＡＤＣの各段は入力信号ｖ
ｉｎ
の一部をデジタルコードに変換し、入力信号の残りの部分を次の変換段へ通過させる責任がある。例えば、ステージｉ１０６は、入力信号Ｖ
ｉ−１
を受信し、入力信号をｎビットのデジタルコードＤｉに変換し、入力Ｖ
ｉ−１
の残りの部分Ｖ
ｉ
を次段ｉ＋１に出力することができる。
（２）「[0024] 
FIG.6 illustrates an MDAC stage 600 of a pipelined ADC according to an exemplary embodiment of the present invention. The MDAC may include an amplifier 602 and four channels (channel 1-4 ) 604, 606, 608, 610.
[0025] 
During operation, in each clock cycle, the four channels 604, 606, 608, 610 may operate interleavingly in one of a sampling mode, a pre-gain mode, a gain mode, and a reset mode of the circuit block. FIG.8 illustrates the interleaving operation modes of the four channels with respect to an ADC clock. For example, as illustrated in FIG.8, during the first clock cycle, channel 1 may operate in the sample mode, channel 2 may run in the pre-gain mode, channel 3 may run in the gain mode, and channel 4 may run in the reset mode.
（当審仮訳）
「［００２４］
図６は、本発明の例示的な実施形態による、パイプライン型ＡＤＣのＭＤＡＣ段６００を示している。ＭＤＡＣは、増幅器６０２および４チャンネル（チャンネル１−４)６０４、６０６、６０８、６１０を含むことができる。
［００２５］
動作中、各クロックサイクルにおいて、４個のチャネル６０４、６０６、６０８、６１０は、回路ブロックのサンプリングモード、プリゲインモード、ゲインモード、及びリセットモードのいずれかで交互に動作することができる。図８は、ＡＤＣクロックに対する４チャンネルのインターリーブ動作モードを示す図である。例えば、図８に示すように、第１のクロックサイクル中に、チャネル１は、サンプルモードで動作し、チャネル２はプリゲインモードで動作し、チャネル３はゲインモードで動作し、チャネル４はリセットモードで動作してもよい。
（３）「[0030] In one embodiment of the present invention, channel 604 may also operate during a reset mode. During the reset mode, channel 604 may be disengaged from the input signal Vk-1 and from amplifier 602 so that the comparator in flash 604.10 and DAC capacitors 604.30 may be reset during the reset mode.」
（当審仮訳）
「［００３０］本発明の一実施形態では、チャネル６０４はまた、リセットモードの間に動作することができる。フラッシュ６０４．１０の比較器とＤＡＣキャパシタ６０４．３０をリセットモードの間にリセットするように、リセットモード中に、チャネル６０４は、入力された信号Ｖｋ−１及び増幅器６０２から不作動にされる。」
（４）「[0035] 
FIG.9 illustrates an exemplary circuit of an MDAC stage according to an embodiment of the present invention. FIG.9 illustrates a circuit block of one channel.
A common differential amplifier 902 may be selectively coupled to one of the channels.
[0036] During the sample mode, switches 912.10, 912.20, 916 may be engaged so that input capacitors 906.10, 906.20 may be charged with the input signal. Also during the sample mode, switches 914, 920 may be engaged so that DAC capacitors 908.10, 908.20 and feedback capacitors 910.10, 910.20 may be reset. 
During the sample mode, all other switches are disengaged. Thus, the channel is decoupled from the amplifier 902.
[0037] During the pre-gain mode, switch sets 918.10, 918.20 may be engaged so that DAC capacitors 908.10, 908.20 may be charged. Since the 3-bit flash has 8 outputs, each switch sets 918.10, 918.20 may include eight switches. Further, switch 926 may be engaged so that the charge on the input capacitors 906.10, 906.20 and DAC capacitors may be distributed during the pre-gain mode. 
During the pre-gain mode, all other switches are disengaged. Thus, the channel is decoupled from the amplifier 902.
[0038] Switch 924 may be engaged briefly with a pulse to reset the amplifier 902 at the beginning of every gain mode of each channel.
 Subsequent to the quick reset of the amplifier 902, switches 922.10 to 922.40 may be engaged so that the feedback capacitors 910.10, 910.20 may be coupled to the amplifier 902 and the charge that stored in the input capacitors 906.10, 906.20 may be transferred to the feedback capacitors 910.10, 910.20.
（当審仮訳）
「［００３５］
図９は、本発明の実施の形態に係るＭＤＡＣ段の例示的な回路を示す図である。図９は１つのチャネルの回路ブロックを示している。
共通の差動増幅器９０２は、チャネルの１つに選択的に結合され得る。
［００３６］サンプルモードの間、入力キャパシタ９０６．１０、９０６．２０が入力信号でチャージされ得るように、スイッチ９１２．１０、９１２．２０、９１６が作動中にされ得る。また、サンプルモードの間、ＤＡＣキャパシタ９０８．１０、９０８．２０とフィードバックキャパシタ９１０．１０、９１０．２０がリセットされ得るように、スイッチ９１４、９２０が作動中にされ得る。
サンプルモードの間、他のすべてのスイッチは不作動にされる。このように、チャネルは増幅器９０２から分離されている。
［００３７］プリゲインモードの間、ＤＡＣキャパシタ９０８．１０、９０８．２０がチャージされ得るように、スイッチの組９１８．１０、９１８．２０が作動中にされ得る。３ビットフラッシュは８個の出力を有することから、スイッチの組９１８．１０、９１８．２０はそれぞれ、８個のスイッチを含むことができる。また、スイッチ９２６は、入力キャパシタ９０６．１０、９０６．２０およびＤＡＣキャパシタ上の電荷が、プリゲインモードの間に分配され得るように作動中にされ得る。
プリゲインモードの間、他のすべてのスイッチは不作動にされる。このように、チャネルは増幅器９０２から分離されている。
［００３８］スイッチ９２４は、各チャネルそれぞれの全てのゲインモードの開始時に増幅器９０２をリセットするパルスにより一時的に作動中にされ得る。
フィードバックキャパシタ９１０．１０、９１０．２０が増幅器９０２に結合され、入力キャパシタ９０６．１０、９０６．２０に貯められた電荷がフィードバックキャパシタ９１０．１０、９１０．２０に伝送することができるように、増幅器９０２の迅速なリセットに続いて、スイッチ９２２．１０から９２２．４０が、作動中にされ得る。
（５）図１
（６）図６
（７）図８
（８）図９
　上記（４）[0035]には、図９の回路は、ＭＤＡＣ段の回路のうちの１つのチャネルの回路ブロックを示したものであり、他のチャネルの回路ブロックも類似したものが並列に接続されることが記載されている。また当該回路ブロックは、サンプル、プリゲイン、ゲイン、リセットの各モードを遷移することが記載されている。そうすると、上記（４）、（８）に記載されるＭＤＡＣ段の１つのチャネルの回路ブロックは、上記（２）[0024]〜[0025]に記載されるパイプライン型ＡＤＣのＭＤＡＣ段の、１つのチャネルの具体的な回路構成を示したものであり、複数のチャネルにおいて、各回路ブロックがインターリーブ動作をするものといえる。一方、（１）によれば、本発明は「パイプライン型ＡＤＣ」であって、「パイプライン型ＡＤＣ」は、ＭＤＡＣ段がカスケード接続されたものである。
　また、（８）図９には、差動増幅器９０２は、２つの信号を入力し、２つの信号を出力することが記載されている。
　さらに、上記（４）[0036]〜[0038]に記載されるように、スイッチ９２２．１０から９２２．４０はゲインモードにおいて作動中とされるものであり、ゲインモードとなるのは、（７）図８より、各ＡＤＣクロックにおいて、いずれか１つのチャネルのみであるから、複数のチャネルの一方のスイッチ９２２．１０〜９２２．４０は、複数のチャネルの他方のチャネルのスイッチ９２２．１０〜９２２．４０が不作動にされるときに、作動中とされるものである。
　ここで、上記（１）の記載より、「ＡＤＣ」は、「アナログデジタル変換器」であり、「ＭＤＡＣ」は、「マルチプルディジタルアナログ変換器」の略称といえる。
　したがって、引用文献１には、次の発明（以下「引用発明」という。）が記載されている。
「　パイプライン型アナログデジタル変換器であって、前記パイプライン型アナログデジタル変換器は、
　インターリーブ動作モードで動作する、３ビットフラッシュ型アナログデジタル変換器を有するマルチプルディジタルアナログ変換器段を備え、前記マルチプルディジタルアナログ変換器段は、
　２つの信号の入力を備える差動増幅器９０２と、
　複数のチャネルであって、前記複数のチャネルのそれぞれは、
　　２つのスイッチ９２２．２０、９２２．３０であって、前記２つのスイッチは、
　　　前記増幅器の２つの入力のうちの一方の入力に接続され、作動中とされる状態において、入力キャパシタ９０６．１０、９０６．２０に貯められた電荷がフィードバックキャパシタ９１０．１０、９１０．２０に伝送することができ、不作動にされる状態において、チャネルが増幅器９０２から分離される、一方のスイッチ９２２．２０と、
　　　前記増幅器の２つの入力のうちの他方の入力に接続され、作動中とされる状態において、入力キャパシタ９０６．１０、９０６．２０に貯められた電荷がフィードバックキャパシタ９１０．１０、９１０．２０に伝送することができ、不作動にされる状態において、チャネルが増幅器９０２から分離される、他方のスイッチ９２２．３０と、
　を備える、複数のチャネルと
　を備え、
　前記複数のチャネルの１つのチャネルにおける前記スイッチ９２２．２０、９２２．３０が、前記複数のチャネルの他のチャネルにおける前記スイッチ９２２．２０、９２２．３０が不作動にされるときに、作動中とされるように構成され、
　る、パイプライン型アナログデジタル変換器。」
２　引用文献２の記載及び引用文献２に記載された技術
　当審拒絶理由で通知した特開２０１１−４８８８５号公報（以下、「引用文献２」という。）には、以下の事項が記載されている。
（１）「【００２１】
  実施の形態１
  本発明の実施の形態１について図面を参照して説明する。図１は、本発明の実施の形態１にかかる半導体記憶装置のブロック図である。図１に示す回路は、ｍ×ｎ（ｍ、ｎは自然数）個のメモリセルＭＣ００〜ＭＣ（ｍ−１）（ｎ−１）と、ｎ個のプリチャージ回路ＰＣ０〜ＰＣ（ｎ−１）と、ｎ個のカラムセレクタ回路ＣＳＲ０〜ＣＳＲ（ｎ−１）と、
ｎ個の容量付加回路ＤＣ０〜ＤＣ（ｎ−１）
【００２２】
  ワード線ＷＬとビット線対ＤＴ／ＤＢとの交点にメモリセルが配置され、全体としてｍ×ｎ個のメモリセルＭＣ００〜ＭＣ（ｍ−１）（ｎ−１）が、マトリクス状に配置される。なお、ワード線ＷＬは、ワード線ＷＬ０〜ＷＬ（ｍ−１）によって構成される。また、ビット線対ＤＴ／ＤＢは、ビット線対ＤＴ０／ＤＢ０〜ＤＴ（ｎ−１）／ＤＢ（ｎ−１）によって構成される。」
（２）「【００２６】
  ビット線対ＤＴ０／ＤＢ０は、プリチャージ回路ＰＣ０と、カラムセレクタ回路ＣＳＲ０と、を介してＲＥＡＤ線対（共通信号線対）ＹＤＴ／ＹＤＢに接続される。同様にして、ビット線対ＤＴ（ｎ−１）／ＤＢ（ｎ−１）は、プリチャージ回路ＰＣ（ｎ−１）と、カラムセレクタ回路ＣＳＲ（ｎ−１）と、を介してＲＥＡＤ線対ＹＤＴ／ＹＤＢに接続される。このようにして、ｎ列に配置されたメモリセル群がそれぞれ対応するプリチャージ回路ＰＣ０〜ＰＣ（ｎ−１）及びカラムセレクタ回路ＣＳＲ０〜ＣＳＲ（ｎ−１）を介して共通のＲＥＡＤ線対ＹＤＴ／ＹＤＢに接続される。
【００２７】
  ＲＥＡＤ線対ＹＤＴ／ＹＤＢは、センスアンプ用プリチャージ回路ＰＣｓを介して、センスアンプＳＡの入力端子にそれぞれ接続される。センスアンプＳＡの出力端子は半導体記憶装置の外部出力端子に接続される。つまり、
センスアンプ回路ＳＡは、ＲＥＡＤ線対ＹＤＴ／ＹＤＢの電位差を増幅し、メモリセルからの読み出しデータとして出力する。
【００２８】
  
カラムセレクタ回路ＣＳＲ０は、カラム選択用トランジスタ（第１のスイッチ素子）Ｔ１０２と、カラム選択用トランジスタ（第２のスイッチ素子）Ｔ１０３と、を有する。
（３）「【００３３】
  ここで、本実施の形態の半導体記憶装置は、
ＹＤＴに付加される寄生容量とＹＤＢに付加される寄生容量とが等しくなるようにしている。すなわち、ビット線対ＤＴ／ＤＢとＲＥＡＤ線ＹＤＴとの間の寄生容量と、ビット線対ＤＴ／ＤＢとＲＥＡＤ線ＹＤＢとの間の寄生容量と、が実質的に同一になるよう容量付加回路を備える。
（４）「【００３７】
  つまり、各カラム選択トランジスタと、それに対応するダミートランジスタとは、互いにトランジスタサイズが実質的に同一である。それにより、各カラム選択トランジスタのオフ状態のソース−ドレイン間の寄生容量と、それに対応するダミートランジスタのソース−ドレイン間の寄生容量と、が実質的に同一となる。また、
各カラム選択トランジスタとそれに対応するダミートランジスタとは、ソース端子に互いに異なるＲＥＡＤ線（ＹＤＴ、ＹＤＢ）が接続され、ドレイン端子に互いに共通のビット線が接続される。
【００３８】
  
例えば、ビット線対ＤＴ１／ＤＢ１が非選択とする。このとき、Ｔ１０６に起因する寄生容量のノイズはＹＤＴにのり、Ｔ１０５に起因する寄生容量のノイズはＹＤＢにのる。同様に、Ｔ１０７に起因する寄生容量はＹＤＢにのり、Ｔ１０８に起因する寄生容量はＹＤＴにのる。同じ関係は他の非選択カラム（例えばＤＴ２／ＤＢ２，ＤＴ３／ＤＢ３）についても成り立つ。
（５）「【００５７】
  式（６）からも明らかなように、センスアンプＳＡに入力されるＲＥＡＤ線対ＹＤＴ／ＴＤＢの電位差は、非選択カラムのビット線の電位変動した場合でも、ノイズが発生しない場合と同じである（図３Ｄ）。つまり、
ＲＥＡＤ線対ＹＤＴ／ＹＤＢは、非選択カラムのビット線対からのノイズを互いに相殺する。
【００５８】
  また、各カラム選択トランジスタ及び各ダミートランジスタは、ＰチャネルＭＯＳトランジスタである。それにより、それぞれのレイアウトパターンを同じにすることができる。つまり、容易に互いの寄生容量を一致させることができる。
【００５９】
  このように、ＲＥＡＤ線ＹＤＴに付加される容量と、ＲＥＡＤ線ＹＤＢに付加される容量と、が一致することにより、ビット線ＤＴ１の電位変動はＲＥＡＤ線対ＹＤＴ／ＴＤＢに等しくノイズを与え、ビット線ＤＢ１の電位変動はＲＥＡＤ線対ＹＤＴ／ＹＤＢに等しくノイズを与える。ビット線の電位変動がＲＥＡＤ線対ＹＤＴ／ＹＤＢに与えるノイズは互いに等しいため、互いに相殺しあう。これは、他の非選択カラムのビット線対ＤＴ２／ＤＢ２、ＤＴ３／ＤＢ３の場合も同様である。つまり、非選択カラムのビット線の電位変動によらず、ＲＥＡＤ線ＹＤＴとＲＥＡＤ線ＹＤＢとの間の電位差は、ノイズが発生しない場合と同じになる。それにより、本実施の形態の半導体記憶装置は、精度の高いデータの読み出しを行うことができる。」
（６）「【００７２】
  なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態では、カラムセレクタ回路及び容量付加回路がダミー素子としてダミートランジスタ又はダミートランスファーゲートを備えた場合を例に説明したが、これに限られない。
カラム選択トランジスタ（又はカラム選択トランスファーゲート）のオフ時のソース−ドレイン間の寄生容量と実質的に同一となるような容量素子（コンデンサ）を、ダミー素子として備えた回路構成にも適宜変更可能である。図７に具体例を示す。図７に示す回路は、図１に示す回路と比較して、ダミートランジスタＴ１０１，Ｔ１０４，Ｔ１１７，Ｔ１２０に代えて、それぞれコンデンサＣ１０１，Ｃ１０４，Ｃ１１７，Ｃ１２０を備える。
【００７３】
  
コンデンサＣ１０１は、一方の端子にビット線ＤＴ０が接続され、他方の端子にＲＥＡＤ線ＹＤＢが接続される。コンデンサＣ１０４は、一方の端子にビット線ＤＢ０が接続され、他方の端子にＲＥＡＤ線ＹＤＴが接続される。
（７）図１
（８）図７
　上記（２）【００２７】の、「センスアンプ回路ＳＡは、ＲＥＡＤ線対ＹＤＴ／ＹＤＢの電位差を増幅」するとの記載より、センスアンプ回路は差動増幅器である。
　また、（２）【００２７】、（６）【００７２】〜【００７３】、（８）図７によれば、一対のコンデンサからなるダミー素子Ｃ１０１，Ｃ１０４により、センスアンプ回路の一対の入力に接続される一対のスイッチ素子Ｔ１０２，Ｔ１０３の入力側とセンスアンプ回路の一対の入力との間を交差連結している。
　以上より、引用文献２には、
「差動増幅器の一対の入力に接続される一対のスイッチ素子の入力側と差動増幅器の一対の入力との間に一対のダミー素子を交差連結し、ダミー素子として、スイッチ素子がオフ状態のときの寄生容量と実質的に同一の容量のコンデンサとすることで、スイッチ素子のオフ状態のときの寄生容量によるノイズを相殺する技術」（以下、「周知技術」という。）が記載されていると認められる。
第５　対比 
　本願発明と引用発明を対比する。
１　引用発明の「パイプライン型アナログデジタル変換器」は、本願発明の「装置」に含まれる。
２　引用発明の「マルチプルディジタルアナログ変換器段」は、マルチプルディジタルアナログ変換器段が有する「３ビットフラッシュ型アナログデジタル変換器」によりアナログデジタル変換の処理を行うことから、本願発明の「アナログ−デジタル変換器段」と称することは任意である。
３　「差動増幅器」の２つの信号の入力は、一般に「反転入力」と「非反転入力」と称されるものである。よって、引用発明の「２つの信号の入力を備える差動増幅器９０２」は、「非反転入力と反転入力とを備える増幅器」に相当する。
４　引用発明の「２つのスイッチ９２２．２０、９２２．３０」について、それぞれのスイッチは、増幅器の入力に接続されることから、本願発明の「一対の増幅器入力スイッチ」に対応する。
　また、引用発明のスイッチが「作動中とされる状態」は、「入力キャパシタ９０６．１０、９０６．２０に貯められた電荷がフィードバックキャパシタ９１０．１０、９１０．２０に伝送することができ」ることから、スイッチがオンにされるときであり、スイッチの入力が増幅器の２つの信号の入力の一方に提供される状態といえる。また、スイッチが「不作動にされる状態」は、「チャネルが増幅器９０２から分離される」ことから、スイッチがオフにされるときであり、スイッチの入力と増幅器の２つの信号の入力の一方が、電気的に絶縁する状態といえる。
　したがって、引用発明の「前記増幅器の２つの入力のうちの一方の入力に接続され、作動中とされる状態において、入力キャパシタ９０６．１０、９０６．２０に貯められた電荷がフィードバックキャパシタ９１０．１０、９１０．２０に伝送することができ、不作動にされる状態において、チャネルが増幅器９０２から分離される、一方のスイッチ９２２．２０」は、本願発明の「第１のスイッチ入力を受信し、スイッチがオンにされるときに前記第１のスイッチ入力を前記増幅器の前記非反転入力に提供し、スイッチがオフにされるときに前記増幅器の前記非反転入力を前記第１のスイッチ入力から電気的に絶縁するように構成される第１のスイッチ」に対応する。
　同様に、引用発明の「前記増幅器の２つの入力のうちの他方の入力に接続され、作動中とされる状態において、入力キャパシタ９０６．１０、９０６．２０に貯められた電荷がフィードバックキャパシタ９１０．１０、９１０．２０に伝送することができ、不作動にされる状態において、チャネルが増幅器９０２から分離される、他方のスイッチ９２２．３０」は、本願発明の「第２のスイッチ入力を受信し、スイッチがオンにされるときに前記第２のスイッチ入力を前記増幅器の前記反転入力に提供し、スイッチがオフにされるときに前記増幅器の前記反転入力を前記第２のスイッチ入力から電気的に絶縁するように構成される第２のスイッチ」に対応する。
　そうしてみると、本願発明と引用発明は、
「　装置であって、前記装置は、
　インターリーブされたアナログ−デジタル変換器段を備え、前記アナログ−デジタル変換器段は、
　非反転入力と反転入力とを備える増幅器と、
　複数のチャネルであって、前記複数のチャネルのそれぞれは、
　　一対の増幅器入力スイッチであって、前記一対の増幅器入力スイッチは、
　　　第１のスイッチ入力を受信し、スイッチがオンにされるときに前記第１のスイッチ入力を前記増幅器の前記非反転入力に提供し、スイッチがオフにされるときに前記増幅器の前記非反転入力を前記第１のスイッチ入力から電気的に絶縁するように構成される第１のスイッチと、
　　　第２のスイッチ入力を受信し、スイッチがオンにされるときに前記第２のスイッチ入力を前記増幅器の前記反転入力に提供し、スイッチがオフにされるときに前記増幅器の前記反転入力を前記第２のスイッチ入力から電気的に絶縁するように構成される第２のスイッチと
　　　を備える、一対の増幅器入力スイッチと、
　　を備える、複数のチャネルと
　を備え、
　前記複数のチャネルの一方の前記一対の増幅器入力スイッチが、前記複数のチャネルの他方の前記一対の増幅器入力スイッチがオフにされるときに、前記増幅器の前記非反転入力および前記反転入力に電荷を提供するように構成され、
　る装置。」
　である点で一致し、次の点で相違する。
相違点：
　本願発明は、複数のチャネルが「前記一対の増幅器入力スイッチの入力と前記増幅器の入力との間に交差連結される一対のダミー回路素子であって、前記一対のダミー回路素子のそれぞれのダミー回路素子が、前記第１のスイッチがオフにされるときに前記第１のスイッチと実質的に同一の静電容量を有する、一対のダミー回路素子と」を備え、「前記ダミー回路素子はコンデンサを含む」のに対し、引用発明では、当該構成を有していない点。
第６　判断
　上記相違点について検討する。
　オフの状態のスイッチにおいて、寄生容量による電荷のリークによってノイズが生じることは技術常識であり、引用発明における、スイッチ９２２．２０、９２２．３０も不作動にされる状態のあるスイッチであるから、スイッチがオフ状態のときに寄生容量によるノイズが生じることは自明であり、当該自明の問題を解決する手段として、上記周知技術である「差動増幅器の一対の入力に接続される一対のスイッチ素子の入力側と差動増幅器の一対の入力との間に一対のダミー素子を交差連結し、ダミー素子として、スイッチ素子がオフ状態のときの寄生容量と実質的に同一の容量のコンデンサとすることで、スイッチ素子のオフ状態のときの寄生容量によるノイズを相殺する技術」を適用して、本願発明とすることは当業者が容易になし得る。
第７　請求人の主張について
　審判請求人は、令和１年７月４日に提出した意見書において、「引用文献１では、サンプルモードの間、スイッチ916が作動中にされますので、入力コンデンサ906.10、906.20の増幅器902側の電位は同じになります。プリゲインモードの間、スイッチ926が作動中にされますので、入力コンデンサ906.10、906.20の入力側の電位は同じになります。このとき、スイッチ916は不作動であり、入力コンデンサ906.10、906.20の増幅器902側の電位は、符号が異なり、同じ大きさになります。従って、スイッチ922.20、922.30を通ってリークした電荷は、ゲインモードの始めのリセットで互いに打ち消し合います。従って、引用文献２に開示された技術を引用文献１に開示された発明に適用する動機付けはな」い旨、主張する。
　しかしながら、不作動とされる状態のスイッチにおいて、請求人も「スイッチ922.20、922.30を通ってリークした電荷」と記載するように、寄生容量による電荷がリークしてノイズが生じることは技術常識であるから、引用発明においても、プリゲインモードの間において、不作動とされる状態のスイッチ922.20、922.30に同様のノイズが生じることは明らかである。
　したがって、当該寄生容量による電荷のリークによるノイズを相殺する、引用文献２に記載の技術を適用する動機付けを有するものである。
　よって、請求人の当該主張は採用できない。
第８　むすび
　以上のとおり、本願発明は、その出願前に日本国内又は外国において、頒布された又は電気通信回線を通じて公衆に利用可能となった引用文献１に記載された発明、引用文献２に記載の技術に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法２９条２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。