(57)【要約】  低い出力電圧から、電圧依存度が少ない定電流を簡単な回路で得ることができるようにする。  ソース接地のトランジスタは、ドレイン端子が電流の出力端子に接続され、飽和領域で動作可能なゲート電圧が印可される。増加分電流生成回路（１０）は、トランジスタにおけるチャネル長変調効果による電流の増加分に相当する増加分電流を生成する。カレントミラー回路（２０）は、増加分電流生成回路（１０）で生成された増加分電流と同じ値の電流を生成し、トランジスタのドレイン端子に供給する。
2011004457.tif 000002
【特許請求の範囲】
【請求項１】
ドレイン端子が電流の出力端子に接続されたソース接地のトランジスタと、
前記トランジスタにおけるチャネル長変調効果による電流の増加分に相当する増加分電流を生成する増加分電流生成回路と、
前記増加分電流生成回路で生成された前記増加分電流と同じ値の電流を生成し、前記トランジスタのドレイン端子に供給するカレントミラー回路と、
を有することを特徴とする定電流回路。
【請求項２】
前記増加分電流生成回路は、前記トランジスタのチャネル長変調係数の逆数を抵抗値とする抵抗に、前記トランジスタのソース−ドレイン間電圧と同じ電圧を印可することで前記増加分電流を生成することを特徴とする請求の範囲第１項記載の定電流回路。
【請求項３】
前記増加分電流生成回路は、前記出力端子に接続されたアンプ回路をイマジナリーショートさせることで、前記トランジスタのソース−ドレイン間電圧と同じ電圧を生成することを特徴とする請求の範囲第２項記載の定電流回路。
【請求項４】
前記トランジスタのゲート端子に印可する電圧を、他の電流源からの電流によって制御するゲート電圧制御回路をさらに有することを特徴とする請求の範囲第１項記載の定電流回路。
【請求項５】
前記ゲート電圧制御回路は、前記トランジスタとの間でゲート端子同士が接続された他のトランジスタと、前記他のトランジスタのドレイン端子とゲート端子とに所定の電流を供給する電流源とで構成されることを特徴とする請求の範囲第４項記載の定電流回路。
【請求項６】
前記トランジスタのソース−ドレイン間電圧に対して所定数を乗算して得られる値の電圧に、前記トランジスタのソース−ドレイン間電圧を分圧する分圧回路を更に有し、
前記増加分電流生成回路は、前記トランジスタのチャネル長変調係数の逆数に前記所定数を乗算した値を抵抗値とする抵抗に、前記分圧回路で生成された電圧を印可することで前記増加分電流を生成することを特徴とする請求の範囲第１項記載の定電流回路。
【請求項７】
定電流回路が実装された半導体集積回路であって、
前記定電流回路は、
ドレイン端子が電流の出力端子に接続されたソース接地のトランジスタと、
前記トランジスタにおけるチャネル長変調効果による電流の増加分に相当する増加分電流を生成する増加分電流生成回路と、
前記増加分電流生成回路で生成された前記増加分電流と同じ値の電流を生成し、前記トランジスタのドレイン端子に供給するカレントミラー回路と、
を有することを特徴とする半導体集積回路。
【請求項８】
前記定電流回路が複数設けられており、
複数の前記定電流回路それぞれに定電流を供給する電流源をさらに有し、
複数の前記定電流回路それぞれは、前記トランジスタのゲート端子に印可する電圧を、前記電流源からの電流によって制御するゲート電圧制御回路をさらに有することを特徴とする請求の範囲第７項記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は定電流回路、および半導体集積回路に関する。
【背景技術】
【０００２】
電子回路において電流源からの出力電流の定電流化を図る場合、定電流回路が用いられる。定電流回路には、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）を用いた回路がある。ＭＯＳＦＥＴを用いた定電流回路としては、主に以下の２つの例がある。【０００３】
第１の定電流回路は、ソース接地ＭＯＳＦＥＴを用いたものである。これは、ソース接地ＭＯＳＦＥＴのゲート−ソース間電圧を固定とし、ＭＯＳＦＥＴを飽和領域で動作させることで定電流回路として使用するものである。【０００４】
第２の定電流回路は、ソース接地ＭＯＳＦＥＴとゲート接地ＭＯＳＦＥＴを利用したカスコード電流源である。
このように主な２つの定電流回路があるが、それぞれ以下のような欠点がある。【０００５】
第１の定電流回路では、ＭＯＳＦＥＴを飽和領域で動作させることとなるが、飽和領域ではチャネル長変調効果がある。このチャネル長変調効果により、出力電圧が高くなる程、出力電流が大きくなる。その結果、出力電流の出力電圧依存が大きい（出力抵抗が小さい）という問題がある。【０００６】
第２の定電流回路は、２段に重ねられた２つのＭＯＳＦＥＴを飽和領域で動作させることで、出力電流の出力電圧依存を小さく（出力抵抗を大きく）することができる。ただし、２つのＭＯＳＦＥＴを共に飽和領域で動作させるには、ＭＯＳＦＥＴが１つの場合に比べて高い出力電圧が必要となる。そのため第２の定電流回路では出力電流の出力電圧依存を小さくできるものの、動作可能な出力電圧範囲の下限が第１の従来例に比べて高くなってしまうという問題点がある。【０００７】
このように上記２つの定電流回路には、それぞれ欠点を有している。そこで、それらの欠点を取り除く様々な定電流回路が考えられている。例えば、所定の位置に配置された可変抵抗器を出力電圧に連動して動作させることにより、外部負荷が変化しても出力電流が変動せず、電圧の低い飽和領域においても安定した定電流を提供可能とする定電流駆動回路がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平９−３１９３２３号公報
【特許文献２】特開２００５−２３４８９０号公報
【特許文献３】特開２００６−１４０８８８号公報
【特許文献４】特開２００７−２８０３２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかし、従来の技術では、出力電流の電圧依存を小さく抑え、かつ低い出力電圧でも動作可能とするには、定電流回路の回路構成が複雑になってしまうという問題があった。例えば、所定の位置に配置された可変抵抗器を出力電圧に連動して動作させる定電流駆動回路では、別の定電流源が必要であるのに加え、可変抵抗器を出力電圧に連動させる制御回路が必要となり、回路全体が複雑化していた。【００１０】
本発明はこのような点に鑑みてなされたものであり、出力電流の出力電圧依存が小さくかつ低い出力電圧でも動作可能な、比較的簡単な回路構成の定電流回路、および半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、ソース接地のトランジスタと、増加分電流生成回路と、カレントミラー回路と、を有することを特徴とする定電流回路が提供される。トランジスタは、ドレイン端子が電流の出力端子に接続されている。増加分電流生成回路は、トランジスタにおけるチャネル長変調効果による電流の増加分に相当する増加分電流を生成する。カレントミラー回路は、増加分電流生成回路で生成された増加分電流と同じ値の電流を生成し、トランジスタのドレイン端子に供給する。【００１２】
また上記課題を解決するために、上記定電流回路が実装された集積回路装置が提供される。
【発明の効果】
【００１３】
上記のような定電流回路によれば、比較的簡単な構成の回路でありながら、出力電流の出力電圧依存を小さく抑え、かつ動作可能な出力電圧範囲の下限を低く抑えることができる。【００１４】
本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
【図面の簡単な説明】
【００１５】
【図１】第１の実施の形態の定電流回路を示す図である。
【図２】第１の実施の形態の出力電流に関する電圧依存関係を示す図である。
【図３】定電流回路の第１の比較例を示す図である。
【図４】第１の比較例の出力電流に関する電圧依存関係を示す図である。
【図５】定電流回路の第２の比較例を示す図である。
【図６】第２の比較例の出力電流に関する電圧依存関係を示す図である。
【図７】第２の実施の形態の定電流回路を示す図である。
【図８】第３の実施の形態の定電流回路を示す図である。
【図９】第３の実施の形態の出力電流に関する電圧依存関係を示す図である。
【図１０】第４の実施の形態のＬＳＩの例を示す図である。
【発明を実施するための形態】
【００１６】
以下、本実施の形態を図面を参照して説明する。
［第１の実施の形態］
図１は、第１の実施の形態の定電流回路を示す図である。外部負荷からの出力電流（Ｉout）が流入する出力端子ｏｕｔとグランドとの間に、ｎ型のＭＯＳＦＥＴ（Ｍ１）が接続されている。ＭＯＳＦＥＴ（Ｍ１）は、ドレイン端子が出力端子ｏｕｔに接続され、ソース端子がグランドに接続されている。ＭＯＳＦＥＴ（Ｍ１）のゲート端子には、所定のゲート電圧（Ｖbias）が印可される。
【００１７】
出力端子ｏｕｔには、増加分電流生成回路１０が接続されている。増加分電流生成回路１０は、ＭＯＳＦＥＴ（Ｍ１）におけるチャネル長変調効果による電流Ｉ１の増加分に相当する電流Ｉ２を生成する回路である。
【００１８】
増加分電流生成回路１０には、アンプ回路Ｘ１が設けられている。このアンプ回路Ｘ１は、二つの入力間の電位差によって動作するオペレーショナル・アンプリファイア（オペアンプ）回路である。アンプ回路Ｘ１の非反転入力端子（＋）は、出力端子ｏｕｔとＭＯＳＦＥＴ（Ｍ１）のドレイン端子との間に設けられた接点に接続されている。アンプ回路Ｘ１の出力端子は、ｎ型のＭＯＳＦＥＴ（Ｍ２）のゲート端子に接続されている。ＭＯＳＦＥＴ（Ｍ２）のドレイン端子は、カレントミラー回路２０に接続されている。ＭＯＳＦＥＴ（Ｍ２）のソース端子は、アンプ回路Ｘ１の反転入力端子（−）に接続されている。これにより、アンプ回路Ｘ１のイマジナリーショートが形成される。またＭＯＳＦＥＴ（Ｍ２）のソース端子は、抵抗Ｒ１を介してグランドにも接続されている。抵抗Ｒ１の抵抗値ｒ１は、ＭＯＳＦＥＴ（Ｍ１）のチャネル長変調係数の逆数（１／λ）と等しい値である。
【００１９】
カレントミラー回路２０は、増加分電流生成回路１０で生成された電流Ｉ２を、ＭＯＳＦＥＴ（Ｍ１）のドレイン電流から減じる回路である。カレントミラー回路２０には、ゲート端子同士が接続された２つのＭＯＳＦＥＴ（Ｍ３，Ｍ４）が設けられている。ＭＯＳＦＥＴ（Ｍ３）は、ソース端子が電源に接続されている。またＭＯＳＦＥＴ（Ｍ３）のドレイン端子は、ＭＯＳＦＥＴ（Ｍ３）のゲート端子に接続されていると共に、増加分電流生成回路１０内のＭＯＳＦＥＴ（Ｍ２）のドレイン端子に接続されている。
【００２０】
ＭＯＳＦＥＴ（Ｍ４）は、ソース端子が電源に接続されている。ＭＯＳＦＥＴ（Ｍ４）のドレイン端子は、出力端子ｏｕｔとアンプ回路Ｘ１の非反転入力端子との間の配線を介して、ＭＯＳＦＥＴ（Ｍ１）のドレイン端子に接続されている。
【００２１】
このような定電流回路において、ＭＯＳＦＥＴ（Ｍ１）のゲート電圧（Ｖbias）が所定値に固定される。ソース端子が接地されたＭＯＳＦＥＴ（Ｍ１）のドレイン電流である電流Ｉ１は、チャネル長変調係数（λ）を比例係数とし、ソース−ドレイン間電圧（Ｖout）に比例して増加する。なお出力端子ｏｕｔに接続された外部負荷の出力電圧が、ＭＯＳＦＥＴ（Ｍ１）のソース−ドレイン間電圧（Ｖout）となる。
【００２２】
ここで、出力端子ｏｕｔに出力電圧が印可されると、増加分電流生成回路１０により、ＭＯＳＦＥＴ（Ｍ１）のチャネル長変調効果による電流増加分と同等の電流Ｉ２が生成される。図１の例では、アンプ回路Ｘ１のイマジナリーショートにより、抵抗Ｒ１の両端の電位差Ｖn1は、ＭＯＳＦＥＴ（Ｍ１）のソース−ドレイン間電圧（Ｖout）と等しくなる（Ｖn1=Ｖout）。ここで、抵抗Ｒ１の抵抗値ｒ１がＭＯＳＦＥＴ（Ｍ１）のチャネル長変調係数の逆数（１／λ）と等しい。そのため、抵抗Ｒ１を流れる電流Ｉ２は、オームの法則（電流値＝電圧値／抵抗値）により、ソース−ドレイン間電圧（Ｖout）にチャネル長変調係数（λ）を乗算した値となる。
【００２３】
増加分電流生成回路１０に電流Ｉ２が流れる場合、電流Ｉ２と同じ値の電流Ｉ３が、カレントミラー回路２０のＭＯＳＦＥＴ（Ｍ３）のソース端子からドレイン端子にも流れる。すると、ＭＯＳＦＥＴ（Ｍ３）と対をなすＭＯＳＦＥＴ（Ｍ４）のソース端子からドレイン端子へも、電流Ｉ２と同じ値の電流Ｉ４が流れる。すなわち、カレントミラー回路２０によって、電流Ｉ２と同じ値の電流Ｉ３がコピーされ、電流Ｉ２と同じ値の電流Ｉ４が生成される。生成された電流Ｉ４は、ＭＯＳＦＥＴ（Ｍ１）のドレイン端子に供給される。
【００２４】
また、出力端子ｏｕｔから供給された出力電流Ｉoutは、ＭＯＳＦＥＴ（Ｍ１）のドレイン端子へ入力される。すなわち、ＭＯＳＦＥＴ（Ｍ１）のドレイン端子へは、出力電流Ｉoutと電流Ｉ４とが供給されることとなる。ここで、電流Ｉ４の値は、電流Ｉ２と同じである。すると、キルヒホッフの法則に基づいて、出力電流Ｉoutに電流Ｉ２を加えたものが電流Ｉ１となる。この関係を出力電流Ｉoutを算出する式で表すと「Ｉout=Ｉ１−Ｉ２」となる。
【００２５】
ここで、電流Ｉ２は、ＭＯＳＦＥＴ（Ｍ１）におけるチャネル長変調効果による電流Ｉ１の増加分に相当する。従って「Ｉout=Ｉ１−Ｉ２」の式は、電流Ｉ１のチャネル長変調効果による増加分が、電流Ｉ２で打ち消されることを示している。
【００２６】
図２は、第１の実施の形態の出力電流に関する電圧依存関係を示す図である。図２では、横軸にＭＯＳＦＥＴ（Ｍ１）のソース−ドレイン間電圧（Ｖout）を示し、縦軸に電流値示している。電流Ｉ１は破線で示され、電流Ｉ２は一点鎖線で示され、出力電流Ｉoutは実線で示されている。
【００２７】
図２に示したように、電流Ｉ１と電流Ｉ２とを示す線は、定電流回路が動作可能な出力電圧範囲内においてほぼ同じ傾きΘとなる。出力電流Ｉoutは、電流Ｉ１から電流Ｉ２を減算した値となるため、定電流回路が動作可能な出力電圧範囲内において傾きがほぼ０となる。すなわち、出力電流Ｉoutが一定に保たれることが分かる。
【００２８】
なお、定電流回路が動作可能な出力電圧範囲とは、ＭＯＳＦＥＴ（Ｍ１）を飽和領域で動作させることができるソース−ドレイン間電圧（Ｖout）の範囲である。定電流回路が動作可能な出力電圧範囲の下限は、ＭＯＳＦＥＴ（Ｍ１）を飽和領域動作させるために必要な最低限の電圧である。また、定電流回路が動作可能な出力電圧範囲の上限は、カレントミラー回路２０が正しく動作できる電圧の最大値である。
【００２９】
次に、第１の実施の形態と他の定電流回路との電圧依存関係の違いについて、２つの定電流回路の例を示して説明する。
図３は、定電流回路の第１の比較例を示す図である。第１の比較例は、ソース接地のＭＯＳＦＥＴ（Ｍ１１）を用いた定電流回路である。ＭＯＳＦＥＴ（Ｍ１１）を飽和領域で動作させることで、出力電流Ｉoutの定電流化が図れる。
【００３０】
図４は、第１の比較例の出力電流に関する電圧依存関係を示す図である。図４では、横軸にＭＯＳＦＥＴ（Ｍ１１）のソース−ドレイン間電圧（Ｖout）を示し、縦軸に出力電流Ｉoutの電流値を示している。出力電流Ｉoutは実線で示されている。
【００３１】
第１の比較例では、ＭＯＳＦＥＴ（Ｍ１１）のチャネル長変調効果が残っており、定電流回路が動作可能な出力電圧範囲内においても、ソース−ドレイン間電圧（Ｖout）が上がるほど、出力電流Ｉoutを増加する。すなわち、出力電流Ｉoutの電圧依存変化量が大きい。
【００３２】
ここで定電流回路が動作可能な出力電圧範囲の下限は、ＭＯＳＦＥＴ（Ｍ１１）を飽和領域動作させるために必要な最低限の電圧である。第１の比較例は、ＭＯＳＦＥＴ（Ｍ１１）が１段のみで構成されているため、比較的低い電圧から定電流回路を動作させることができる。
【００３３】
図５は、定電流回路の第２の比較例を示す図である。第２の比較例は、ＭＯＳＦＥＴ（Ｍ１２）とＭＯＳＦＥＴ（Ｍ１３）とをカスコード接続した定電流回路である。ＭＯＳＦＥＴ（Ｍ１２）のソース端子が接地され、ドレイン端子がＭＯＳＦＥＴ（Ｍ１３）のソース端子に接続されている。ＭＯＳＦＥＴ（Ｍ１３）のドレイン端子は、出力端子ｏｕｔに接続されている。
【００３４】
図６は、第２の比較例の出力電流に関する電圧依存関係を示す図である。図６では、横軸にＭＯＳＦＥＴ（Ｍ１２）のソース端子とＭＯＳＦＥＴ（Ｍ１３）のドレイン端子との間の電圧であるソース−ドレイン間電圧（Ｖout）を示し、縦軸に出力電流Ｉoutの電流値を示している。第２の比較例では、ソース接地のＭＯＳＦＥＴ（Ｍ１２）にゲート接地のＭＯＳＦＥＴを縦積みすることで、出力電流の出力電圧依存を小さく（出力抵抗を大きく）することが可能となっている。すなわち、定電流回路が動作可能な出力電圧範囲において、出力電流Ｉoutを示す線の傾きが第１の比較例に比べ水平に近くなっている。ただし、２段に重ねられた２つのＭＯＳＦＥＴを共に飽和領域で動作させるには、ＭＯＳＦＥＴが１つの場合に比べ高い電位差が必要となる。そのため、動作可能な出力電圧範囲の下限が第１の比較例に比べて高くなっている。
【００３５】
図４、図６に示した第１、第２の比較例の電圧依存関係と、図２に示した第１の実施の形態の電圧依存関係とを比較すると、第１、第２の比較例における欠点が第１の実施の形態では解決されていることが分かる。
【００３６】
すなわち、第１の実施の形態に示したｎ型のＭＯＳＦＥＴ（Ｍ１）を用いた定電流回路は、抵抗Ｒ１を利用して生成した電流Ｉ２と同じ値の電流Ｉ４により、ＭＯＳＦＥＴ（Ｍ１）のチャネル長変調効果による電流変化が打ち消される。これにより、出力電流Ｉoutの出力電圧依存を小さくすることができる。また、ＭＯＳＦＥＴ（Ｍ１）がカスコード構造になっていないため、定電流回路が動作可能な出力電圧範囲の下限はＭＯＳＦＥＴ（Ｍ１）を飽和領域で動作させるのに用いられる電圧のみで決まる。その結果、出力電圧範囲の下限を低く抑えることができる。
【００３７】
しかも、第１の実施の形態に係る定電流回路では、別の定電流源を用意する必要がない。さらに、抵抗Ｒ１の抵抗値は、ＭＯＳＦＥＴ（Ｍ１）のチャネル長変調係数（λ）に応じた固定値でよい。すなわち、抵抗値等を出力電圧に連動して動作させる制御回路も必要ない。そのため、簡単な回路構成で済む。
【００３８】
ところで、定電流回路は、大規模集積回路（ＬＳＩ：Large-Scale Integrated circuit）に組み込まれることが多い。近年のＬＳＩは、動作速度や集積度を向上させるため、ＭＯＳＦＥＴのゲート長が短くなってきている。ゲート長が短くなると、ＭＯＳＦＥＴの飽和領域での電圧依存が大きくなる傾向がある。すなわち、動作可能な出力電圧範囲での電流Ｉ１の傾きが大きくなる。すると、図５に示した第２の比較例のようにＭＯＳＦＥＴをカスコード接続しただけでは、今後のＬＳＩのさらなる高集積度化により、出力電流の出力電圧依存を十分に小さくすることが難しくなることも想定される。
【００３９】
一方、第１の実施の形態に示す定電流回路では、図２の電流Ｉ１の傾きを電流Ｉ２で打ち消すことで、出力電圧からの影響を最小限に抑えた出力電流Ｉoutを得ることができる。そのため、ゲート長が短くなって電流Ｉ１の傾きが大きくなる場合、それに合わせて抵抗Ｒ１の抵抗値を設定すれば、動作可能な出力範囲内で出力電流Ｉoutを一定に保つことができる。すなわち、第１の実施の形態に示す定電流回路は、高集積度のＬＳＩへの実装に適している。
【００４０】
また、電子部品を搭載するコンピュータなどの様々な機器は、性能の向上に伴う消費電力の増加が問題となっている。消費電力を抑制するために、電子部品の動作電圧が低く抑えられる傾向がある。第１の実施の形態に示す定電流回路は低い電圧で動作可能であり、電子機器の省電力化に寄与することができる。
【００４１】
［第２の実施の形態］
次に第２の実施の形態について説明する。第２の実施の形態は、ＭＯＳＦＥＴ（Ｍ１）のゲート電圧を、他の電流源からの電流によって制御するものである。
【００４２】
図７は、第２の実施の形態の定電流回路を示す図である。第２の実施の形態は、図１に示した第１の実施の形態の定電流回路に対して、ゲート電圧制御回路３０が追加されたものである。そこで、ゲート電圧制御回路３０以外の要素には第１の実施の形態と同様の符号を付して説明を省略する。
【００４３】
ゲート電圧制御回路３０では、電源に接続された定電流回路Ｘ２の出力が、ｎ型のＭＯＳＦＥＴ（Ｍ５）のゲート端子とドレイン端子とに接続されている。ＭＯＳＦＥＴ（Ｍ５）のゲート端子は、ＭＯＳＦＥＴ（Ｍ１）のゲート端子に接続されている。これにより、ＭＯＳＦＥＴ（Ｍ５）とＭＯＳＦＥＴ（Ｍ１）とによるカレントミラー回路が構成される。ＭＯＳＦＥＴ（Ｍ５）のソース端子は、グランドに接続されている。
【００４４】
このような構成の定電流回路により、ＭＯＳＦＥＴ（Ｍ１）のゲート電圧が、定電流回路Ｘ２から出力される電流Ｉrefによって制御される。ＭＯＳＦＥＴ（Ｍ１）のドレインを流れる電流Ｉ１は、電流Ｉrefに比例した電流となる。その他の動作は第１の実施の形態と同様である。
【００４５】
このようにして、定電流回路Ｘ２によってＭＯＳＦＥＴ（Ｍ１）のゲート電圧を制御する定電流回路を、簡単な回路構成によって実現することができる。ここで、出力電圧範囲の下限を低く抑え、かつ出力電流Ｉoutの電圧依存度を小さくできることは、第１の実施の形態と同様である。
【００４６】
なお、第２の実施の形態では、増加分電流生成回路１０とカレントミラー回路２０とにより、低い出力電圧で動作可能とすることと、出力電流Ｉoutの出力電圧依存を小さくすることが達成されている。そのため、ＭＯＳＦＥＴ（Ｍ１）のゲート電圧を他の電流源からの電流によって制御しているが、その制御を出力電圧に連動させる必要はなく、回路が複雑化することもない。
【００４７】
［第３の実施の形態］
次に第３の実施の形態について説明する。第３の実施の形態は、第１の実施の形態におけるカレントミラー回路２０が動作できる出力電圧の上限を広げたものである。
【００４８】
図８は、第３の実施の形態の定電流回路を示す図である。第３の実施の形態は、図１に示した第１の実施の形態の定電流回路に対して、分圧回路４０が追加されたものである。そこで、分圧回路４０以外の要素には第１の実施の形態と同様の符号を付して説明を省略する。
【００４９】
分圧回路４０は、アンプ回路Ｘ１の非反転入力端子と他の要素との間に設けられている。分圧回路４０には、アンプ回路Ｘ３が設けられている。アンプ回路Ｘ３は、オペアンプ回路である。アンプ回路Ｘ３の非反転入力端子（＋）には、出力端子ｏｕｔが接続されている。カレントミラー回路２０のＭＯＳＦＥＴ（Ｍ４）のドレイン端子は、出力端子ｏｕｔとアンプ回路Ｘ３の非反転入力端子（＋）との間の接点を介して、ＭＯＳＦＥＴ（Ｍ１）のドレイン端子に接続されている。アンプ回路Ｘ３の出力端子は、アンプ回路Ｘ３自身の反転入力端子（−）に接続されている。これにより、イマジナリーショートが形成されている。
【００５０】
また、アンプ回路Ｘ３の出力端子は、抵抗Ｒ２の一方の端子に接続されている。抵抗Ｒ２の他方の端子は、抵抗Ｒ３を介してグランドに接続されていると共に、増加分電流生成回路１０のアンプ回路Ｘ１の非反転入力端子に接続されている。
【００５１】
このような構成の分圧回路４０により、ＭＯＳＦＥＴ（Ｍ１）のソース−ドレイン間電圧（Ｖout）が分圧され、アンプ回路Ｘ１の非反転入力端子に印可される。分圧により生成される電圧は、ソース−ドレイン間電圧（Ｖout）に所定の値（１未満の正の実数）を乗算して得られる電圧である。
【００５２】
具体的には、アンプ回路Ｘ３が電圧バッファとして機能する。これにより、アンプ回路Ｘ３の出力端子の電圧Ｖn2は、出力電圧Ｖoutと等しくなる（Ｖn2＝Ｖout）。また、アンプ回路Ｘ３の出力端子に直列で接続された抵抗Ｒ２，Ｒ３は、分圧回路となっている。すなわち、抵抗Ｒ２と抵抗Ｒ３との抵抗値の比によって、アンプ回路Ｘ１に供給される電圧Ｖn3が決定する。アンプ回路Ｘ１のイマジナリーショートにより、電圧Ｖn3が増加分電流生成回路１０の電圧Ｖn1となる。抵抗Ｒ２，Ｒ３の抵抗値をそれぞれｒ２、ｒ３とすると、電圧Ｖn1＝Ｖout×（ｒ３／（ｒ２＋ｒ３））となる。例えば、ｒ２＝９×ｒ３とすると、電圧Ｖn1＝Ｖout×０．１となる。
【００５３】
なお、第３の実施の形態では、増加分電流生成回路１０の抵抗Ｒ１の抵抗値ｒ１は、分圧回路４０の分圧比（ｒ３／（ｒ２＋ｒ３））をチャネル長変調係数（λ）の逆数に乗算した値となる。数式で表すと、抵抗値ｒ１＝（１／λ）×（ｒ３／（ｒ２＋ｒ３））となる。このような抵抗値ｒ１とすることで、第３の実施の形態では、第１の実施の形態に比べて電圧Ｖn1を低く抑えながら、ＭＯＳＦＥＴ（Ｍ１）におけるチャネル長変調効果による電流Ｉ１の増加分に相当する電流Ｉ２が生成できる。
【００５４】
図９は、第３の実施の形態の出力電流に関する電圧依存関係を示す図である。図９では、横軸にＭＯＳＦＥＴ（Ｍ１）のソース−ドレイン間電圧（Ｖout）を示し、縦軸に電流値示している。電流Ｉ１は破線で示され、電流Ｉ２は一点鎖線で示され、出力電流Ｉoutは実線で示されている。
【００５５】
図９を図２と比較すると分かるように、第３の実施の形態では、ソース−ドレイン間電圧（Ｖout）が高くてもカレントミラー回路２０が正しく動作する。そのため、動作可能な出力電圧範囲の上限が高くなっている。その結果、第１の実施の形態よりも高い出力電圧まで電流Ｉ２を示す線の傾きが電流Ｉ１を示す線と平行となり、高い出力電圧でも出力電流Ｉoutが一定に保たれる。
【００５６】
このように、第３の実施の形態に係る定電流回路によれば、電圧Ｖn1の動作範囲を小さく抑えられ、Ｉoutが大きくなったときにＭＯＳＦＥＴ（Ｍ３，Ｍ４）によるカレントミラー回路２０が動作しなくなることを防止できる。すなわち、第１の実施形態に比べ出力電圧範囲の上限を広げることができる。
【００５７】
［第４の実施の形態］
第４の実施の形態は、第２の実施の形態に係る定電流回路を半導体集積回路に実装したものである。定電流回路が実装される半導体集積回路には、例えばＣＰＵ（Central Processing Unit）やＤＳＰ（Digital Signal Processor）などを実現するＬＳＩがある。
【００５８】
図１０は、第４の実施の形態のＬＳＩの例を示す図である。ＬＳＩ５０には、定電流回路Ｘ４に対して、複数の定電流回路５１，５２，・・・が接続されている。定電流回路Ｘ４は、図７に示した第２の実施の形態に係る定電流回路内の定電流回路Ｘ４に相当する。また、定電流回路５１，５２，・・・は、図７に示した第２の実施の形態に係る定電流回路から、定電流回路Ｘ２を除いた回路である。
【００５９】
定電流回路Ｘ４から供給された電流Ｉrefが、定電流回路５１，５２，・・・のカレントミラー回路（図７に示すＭＯＳＦＥＴ（Ｍ１，Ｍ５）に相当する回路）に入力される。これにより、定電流回路Ｘ４による出力する電流Ｉrefを制御することで、各定電流回路５１，５２，・・・のＭＯＳＦＥＴ（Ｍ１）のゲート電圧を制御できる。
【００６０】
しかも、複数の定電流回路５１，５２，・・・で定電流回路Ｘ４を共用することで、回路の簡略化が図れる。
なお、図１０は、第２の実施の形態に係る定電流回路をＬＳＩ５０に実装した例であるが、第１、第３の実施の形態に係る定電流回路も同様にＬＳＩに実装することができる。その場合、定電流回路Ｘ４は不要となる。
【００６１】
［その他の応用例］
上記実施の形態におけるカレントミラー回路２０は、ウイルソン型やカスコード構造のカレントミラー回路に置き換えてもよい。
【００６２】
また、上記実施の形態においてはｎ型のＭＯＳＦＥＴ（Ｍ１）をソース接地した定電流回路となっているが、ｐ型のＭＯＳＦＥＴによる定電流回路についても適用できる。
また、上記実施の形態はドレイン端子が電流の出力端子に接続されたソース接地のＭＯＳＦＥＴを用いた定電流回路となっているが、そのＭＯＳＦＥＴ以外であってもチャネル長変調効果を有する他のトランジスタを用いた定電流回路にも適用できる。例えば、ＭＯＳＦＥＴ以外のユニポーラトランジスタを用いた定電流回路において、そのユニポーラトランジスタにチャネル長変調効果がある場合、上記実施の形態と同様の回路構成とすることで、チャネル長変調効果を打ち消すことができる。
【００６３】
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
【符号の説明】
【００６４】
１０  増加分電流生成回路
２０  カレントミラー回路
Ｍ１，Ｍ２，Ｍ３，Ｍ４  ＭＯＳＦＥＴ
Ｉ１，Ｉ２，Ｉ３，Ｉ４  電流
Ｉout  出力電流
Ｒ１  抵抗
Ｘ１  アンプ回路
【図１】
2011004457.tif 000003
【図２】
2011004457.tif 000004
【図３】
2011004457.tif 000005
【図４】
2011004457.tif 000006
【図５】
2011004457.tif 000007
【図６】
2011004457.tif 000008
【図７】
2011004457.tif 000009
【図８】
2011004457.tif 000010
【図９】
2011004457.tif 000011
【図１０】
2011004457.tif 000012
【手続補正書】
【提出日】平成23年11月14日(2011.11.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ドレイン端子が電流の出力端子に接続されたソース接地のトランジスタと、
前記トランジスタにおけるチャネル長変調効果による電流の増加分に相当する増加分電流を生成する増加分電流生成回路と、
前記増加分電流生成回路で生成された前記増加分電流と同じ値の電流を生成し、前記トランジスタのドレイン端子に供給するカレントミラー回路と、
を有することを特徴とする定電流回路。
【請求項２】
前記増加分電流生成回路は、前記トランジスタのチャネル長変調係数の逆数を抵抗値とする抵抗に、前記トランジスタのソース−ドレイン間電圧と同じ電圧を印可することで前記増加分電流を生成することを特徴とする請求項１記載の定電流回路。
【請求項３】
前記増加分電流生成回路は、前記出力端子に接続されたアンプ回路をイマジナリーショートさせることで、前記トランジスタのソース−ドレイン間電圧と同じ電圧を生成することを特徴とする請求項２記載の定電流回路。
【請求項４】
前記トランジスタのゲート端子に印可する電圧を、他の電流源からの電流によって制御するゲート電圧制御回路をさらに有することを特徴とする請求項１記載の定電流回路。
【請求項５】
前記トランジスタのソース−ドレイン間電圧に対して所定数を乗算して得られる値の電圧に、前記トランジスタのソース−ドレイン間電圧を分圧する分圧回路を更に有し、
前記増加分電流生成回路は、前記トランジスタのチャネル長変調係数の逆数に前記所定数を乗算した値を抵抗値とする抵抗に、前記分圧回路で生成された電圧を印可することで前記増加分電流を生成することを特徴とする請求項１記載の定電流回路。
【請求項６】
定電流回路が実装された半導体集積回路であって、
前記定電流回路は、
ドレイン端子が電流の出力端子に接続されたソース接地のトランジスタと、
前記トランジスタにおけるチャネル長変調効果による電流の増加分に相当する増加分電流を生成する増加分電流生成回路と、
前記増加分電流生成回路で生成された前記増加分電流と同じ値の電流を生成し、前記トランジスタのドレイン端子に供給するカレントミラー回路と、
を有することを特徴とする半導体集積回路。
【国際調査報告】
2011004457.tif 000013
2011004457.tif 000014
2011004457.tif 000015
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