(57)【要約】第２のクロック信号を等間隔の第１のクロック信号群によりサンプルした第１の位相差信号と、第２のクロック信号と、第１の位相差信号を論理演算して生成された第１の信号と、をそれぞれ異なる等間隔に遅延させた第２のクロック信号群と第１の信号群から、第２のクロック信号群を第１の信号群によりサンプルした第２の位相差信号とを生成する。第１の位相差信号と、第２の位相差信号とをデジタル位相差情報とするデジタル位相比較器が得られる。
2010104164.tif 000002
【特許請求の範囲】
【請求項１】
第１のクロック信号を等間隔に遅延させる第１の遅延素子列と、前記第１のクロック信号及び前記第１の遅延素子列により遅延させた第１の遅延信号群により、第２のクロック信号をそれぞれサンプルした第１の位相差信号を生成出力する第１のデータ保持回路群と、を備える第１の回路ユニットと、
前記第１の位相差信号を論理演算して第１の信号を生成する第２の回路ユニットと、
前記第２のクロック信号を第１の等間隔に遅延させる第２の遅延素子列と、前記第１の信号を第２の等間隔に遅延させる第３の遅延素子列とを備え、前記第２のクロック信号が前記第２の遅延素子列により遅延された第２の遅延信号群を、前記第１の信号が前記第３の遅延素子列により遅延させた第３の遅延信号群によりサンプルした第２の位相差信号を生成出力する第２のデータ保持回路群を備える第３の回路ユニットと、を備え、
前記第１の位相差信号と、前記第２の位相差信号とが、前記第１のクロック信号と前記第２のクロック信号の位相差を示すデジタル位相差情報であることを特徴とするデジタル位相比較器。
【請求項２】
前記第１の信号が、前記第１の遅延信号群のうち、前記第２のクロック信号の遷移直後に出力された遅延信号に同期した信号であることを特徴とする、請求項１に記載のデジタル位相比較器。
【請求項３】
前記第１の信号が、前記第１の遅延信号群のうち、前記第２のクロック信号の立ち上がり直後に出力された遅延信号に同期して立ち上がり、前記第２のクロック信号の立ち下がり直後に出力された遅延信号に同期して立ち下がる信号であることを特徴とする、請求項１に記載のデジタル位相比較器。
【請求項４】
前記第３の回路ユニットがさらに第３のデータ保持回路群を備え、前記第３の回路ユニットにおいて、前記第２のデータ保持回路群は、前記第３の遅延信号群の立ち上がりエッジで前記第２の遅延信号群信号をサンプルした立ち上がりエッジに対する第２の位相差信号と、前記第３のデータ保持回路群は、前記第３の遅延信号群の立ち下がりエッジで前記第２の遅延信号群をサンプルした立ち下がりエッジに対する第２の位相差信号とを有することを特徴とする、請求項１乃至３のいずれか１項に記載のデジタル位相比較器。
【請求項５】
前記第３の回路ユニットにおいてサンプルされた第２の位相差信号は、前記第１の回路ユニットにおいてサンプルされた第１の位相差信号により補正された前記第１のクロック信号と前記第２のクロック信号の位相差をさらに補正することに用いられることを特徴とする、請求項４に記載のデジタル位相比較器。
【請求項６】
前記第２のクロック信号に対し、所定の論理演算を施して第２の信号を生成する第４の回路ユニットを備え、前記第２のクロック信号の代わりに前記第２の信号を前記第３の回路ユニットに入力することを特徴とする、請求項１乃至５のいずれか１項に記載のデジタル位相比較器。
【請求項７】
前記第２の回路ユニットにおいて、前記第１の遅延信号群のうち、前記第２のクロック信号の遷移直後に出力された遅延信号が入力されてから、前記第１の信号が出力されるまでの遅延時間と、前記第４の回路ユニットにおいて、前記第２のクロック信号が入力されてから、前記第２の信号が出力されるまでの遅延時間が等しくなるよう設定されることを特徴とする、請求項６に記載のデジタル位相比較器。
【請求項８】
前記第２の信号が、前記第１のクロック信号の立ち上がり直後の前記第２のクロック信号の立ち上がりエッジに同期して立ち上がり、前記第１のクロック信号の立ち上がり直後の前記第２のクロック信号の立ち下がりエッジに同期して立ち下がることを特徴とする、請求項６または７に記載のデジタル位相比較器。
【請求項９】
前記第１の信号が、前記第１の遅延信号群のうち、前記第２のクロック信号の立ち上がり直後に出力された遅延信号に同期して立ち上がる第１のステップ信号と、前記第２のクロック信号の立ち下がり直後に出力された遅延信号に同期して立ち上がる第２のステップ信号に、排他的論理和演算を行うことにより生成される信号であり、
前記第２の信号が、前記第２のクロック信号の立ち上がりに同期して立ち上がるステップ信号と、前記第２のクロック信号の立ち下がりに同期して立ち上がるステップ信号に、排他的論理和演算を行うことにより生成される信号であることを特徴とする、請求項６または７に記載のデジタル位相比較器。
【請求項１０】
前記第１の遅延信号群のうちいずれか１つの遅延信号の立ち下がりエッジに同期した第３のステップ信号を生成する第１のデータ保持回路と、前記遅延信号が遅延された信号の立ち下がりエッジに同期した第４のステップ信号を生成する第２のデータ保持回路と、前記第１のクロック信号がハイレベルかローレベルかに応じて、前記第１の信号と、前記第４のステップ信号のいずれか一方を選択する第１のセレクタ回路と、前記第１のクロック信号がハイレベルかローレベルかに応じて、前記第２のクロック信号あるいは前記第２の信号と、前記第３のステップ信号のいずれか一方を選択する第２のセレクタ回路と、を備え、前記第１のクロック信号がローレベルの場合に、前記第３の回路ユニットの入力として、前記第３および前記第４のステップ信号を選択し、前記第３の回路ユニットにおけるサンプル結果が、前記第１の遅延素子列における遅延素子の遅延時間に対応する値として用いられることを特徴とする、請求項１乃至９のいずれか１項に記載のデジタル位相比較器。
【請求項１１】
前記第３の回路ユニットにおいて、前記第１のクロック信号がハイレベル又はローレベルの期間にサンプルされた第２の位相差信号は、前記第１の回路ユニットにおいてサンプルされた第１の位相差信号により補正された前記第１のクロック信号と前記第２のクロック信号の位相差をさらに補正することに用いられることを特徴とする、請求項１０に記載のデジタル位相比較器。
【請求項１２】
前記第１の回路ユニットにおいてサンプルされた第１の位相差信号と、前記第３の回路ユニットにおいて、前記第１のクロック信号がハイレベル及びローレベルの期間にサンプルされた第２の位相差信号とを用いて、前記第１のクロック信号と前記第２のクロック信号の位相差を前記第２のクロック信号の１周期により正規化することを特徴とする、請求項１０または１１に記載のデジタル位相比較器。
【請求項１３】
前記第１のクロック信号と、前記第１の遅延信号群のうち最終段の遅延信号と、に対し、所定の論理演算を施して制御信号を生成する第５の回路ユニットを備え、前記制御信号により、前記第２のクロック信号を通過させるか停止させるかを制御することを特徴とする、請求項１乃至１２のいずれか１項に記載のデジタル位相比較器。
【請求項１４】
前記第１のクロック信号と、前記第１のステップ信号と、前記第２のステップ信号と、に所定の論理演算を施して制御信号を生成する第６の回路ユニットを備え、前記制御信号により、前記第２のクロック信号を通過させるか停止させるかを制御することを特徴とする、請求項１乃至１３のいずれか１項に記載のデジタル位相比較器。
【請求項１５】
前記第１から第３の遅延素子列における遅延素子がインバータであることを特徴とする、請求項１乃至１４のいずれか１項に記載のデジタル位相比較器。
【請求項１６】
前記第１から第３のデータ保持回路群におけるデータ保持回路および前記第１および第２のデータ保持回路がフリップフロップであることを特徴とする、請求項１乃至１５のいずれか１項に記載のデジタル位相比較器。
【請求項１７】
第１のクロック信号を等間隔に遅延させた第１のクロック信号群と前記第１のクロック信号により、第２のクロック信号をサンプルし、第１の位相差信号として第１のデータ保持回路群に保持するステップと、
前記第１の位相差信号に対して、論理演算を施して第１の信号を生成するステップと、
前記第２のクロック信号と前記第１の信号とを、異なる遅延時間でそれぞれ等間隔に遅延させ、等間隔で遅延された前記第２のクロック信号群を等間隔で遅延された前記第１の信号群によりサンプルし、第２の位相差信号として第２のデータ保持回路群に保持するステップと、を備えたことを特徴とする、デジタル位相比較器の位相差検出方法。
【請求項１８】
前記第１の信号として、前記第１のクロック信号群と前記第１のクロック信号のうち、前記第２のクロック信号の遷移直後に出力された遅延信号に同期した信号を出力することを特徴とする、請求項１７に記載のデジタル位相比較器の位相差検出方法。
【請求項１９】
前記第１の信号として、前記第１のクロック信号群と前記第１のクロック信号のうち、前記第２のクロック信号の立ち上がり直後に出力された遅延信号に同期して立ち上がり、前記第２のクロック信号の立ち下がり直後に出力された遅延信号に同期して立ち下がる信号を出力することを特徴とする、請求項１７に記載のデジタル位相比較器の位相差検出方法。
【請求項２０】
前記第２のデータ保持回路群に保持するステップにおいては、等間隔で遅延された前記第２のクロック信号群を、等間隔で遅延された前記第１の信号群の立ち上がりエッジによりサンプルした立ち上がりエッジに対する第２の位相差信号と、前記第１の信号の群の立ち下がりエッジでサンプルした立ち下がりエッジに対する第２の位相差信号とを生成することを特徴とする、請求項１７乃至１９のいずれか１項に記載のデジタル位相比較器の位相差検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相比較器に関して、特に位相差を検出してデジタル信号に変換する、デジタル位相比較器に関する。
【背景技術】
【０００２】
近年、微細ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ））プロセスを適用した無線通信用ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）の集積化が進められている。従来の無線通信用ＬＳＩでは、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ；位相同期ループ）回路として一般的にアナログ方式のＰＬＬ回路が用いられる。
アナログ方式ＰＬＬ回路では、位相比較器（ＰＤ）から位相差情報をパルス幅として出力し、チャージポンプ回路（ＣＰ）にてパルス幅に応じて出力される電荷をループフィルタにより電圧情報に変換する。このループフィルタからの電圧情報をＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ；電圧制御発振器）の制御電圧端子に入力することにより、発振周波数の制御を行う。
このようなアナログ方式のＰＬＬは、ループフィルタなどで抵抗や容量の素子を使用するため、回路の小型化や低コスト化といった微細化の恩恵を受けることができない。また、微細化による低電圧化のため、電源ノイズなどの影響による特性劣化などが課題として挙げられる。
一方、近年では、ＰＬＬ回路をデジタル構成にする全デジタルＰＬＬ回路の研究開発が進められている。全デジタルＰＬＬ回路では、ＶＣＯの制御として、微小バラクタをデジタル的に切り替えることで周波数の制御を行う。そのため、従来のアナログ方式で用いられていた位相差情報をパルス幅として出力するような位相比較器ではなく、デジタル値として出力するようなデジタル位相比較器が必要となる。
このようなデジタル位相比較器の構成としては、例えば図１に示すような構成が知られている（特許文献１：特開２００２−０７６８８６号公報）。図２は、図１の回路の動作を説明するタイミングチャートである。ＶＣＯの出力信号ＣＬＫ１を縦列接続されたインバータ列で順次遅延させ、基準クロック信号ＣＬＫ２をクロックとするフリップフロップでインバータ列の各段の出力信号を取り込むことにより、位相差をデジタル値で出力するデジタル位相比較器を実現する。基準クロック信号ＣＬＫ２の立ち上がりエッジでインバータ列の各段の出力信号をサンプルした結果ＱＣ（１）〜ＱＣ（８）（図２のＱＣ（１：８））が比較結果となる。論理回路はＱＣ（１）〜ＱＣ（８）の論理の変化を検出してデジタルコードを出力する。
また、デジタル位相比較器の別の構成としては、図３に示すような構成がある（特許文献２：特開２００７−１１０３７０号公報）。図３の構成では、ＶＣＯからの出力信号ＣＬＫ１を順次遅延させる第１のインバータ列に加え、基準クロック信号ＣＬＫ２を第２のインバータ列により順次遅延させてフリップフロップに取り込む。第１のインバータ列の各段の出力ＤＦ（１）、ＤＦ（２）、〜ＤＦ（ｎ）を第２のインバータ列の各段の出力ＣＫＦ（１）、ＣＫＦ（２）、〜ＣＫＦ（ｎ）のエッジ（１、３、・・・等の奇数段目は立ち上がりエッジ、２、４、・・・の偶数段目は立ち下がりエッジ）を用いてフリップフロップでサンプルしＱＦ（１）、ＱＦ（２）、ＱＦ（ｎ）が出力される。図４のタイミングチャートに示すように、第１のインバータ列と第２のインバータ列の遅延時間差の分解能での位相比較を行う。論理回路は、ＱＦ（１）〜ＱＦ（８）の論理の変化（ＱＦ（１）〜ＱＦ（３）が０、ＱＦ（４）〜ＱＦ（８）が１）を検出してデジタルコードを出力する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記したデジタル位相比較器には下記のような課題がある。図１の構成では、インバータ列に入力される信号は、ＶＣＯから出力される高速信号であるため、インバータ列での消費電力が大きくなる。また、検出される位相差の時間分解能は、インバータの遅延時間によって決定されるため、分解能を上げるためには、インバータ遅延を著しく小さくしなければならない。このようにＶＣＯの信号周波数が高い場合には、消費電力が増大してしまう、あるいは、分解能が不十分である、といった課題がある。また、図３の構成においても、所望の位相差範囲をカバーするためには、著しくインバータ列及びフリップフロップの段数が増加してしまうため、回路面積及び消費電力が増大する、といった課題がある。
本発明の目的は、上述した課題を解決するためになされたものであり、回路面積及び消費電力の増大を招くことなく、高分解能のデジタル位相比較器、及びその位相差検出方法を提供することにある。
【課題を解決するための手段】
【０００４】
本発明の１つの観点によれば、第１のクロック信号を等間隔に遅延させる第１の遅延素子列と、前記第１のクロック信号及び前記第１の遅延素子列により遅延させた第１の遅延信号群により、第２のクロック信号をそれぞれサンプルした第１の位相差信号を生成出力する第１のデータ保持回路群と、を備える第１の回路ユニットと、前記第１の位相差信号を論理演算して第１の信号を生成する第２の回路ユニットと、前記第２のクロック信号を第１の等間隔に遅延させる第２の遅延素子列と、前記第１の信号を第２の等間隔に遅延させる第３の遅延素子列とを備え、前記第２のクロック信号が前記第２の遅延素子列により遅延された第２の遅延信号群を、前記第１の信号が前記第３の遅延素子列により遅延させた第３の遅延信号群によりサンプルした第２の位相差信号を生成出力する第２のデータ保持回路群を備える第３の回路ユニットと、を備え、前記第１の位相差信号と、前記第２の位相差信号とが、前記第１のクロック信号と前記第２のクロック信号の位相差を示すデジタル位相差情報であるデジタル位相比較器が得られる。
また本発明の別の観点によれば、第１のクロック信号を等間隔に遅延させた第１のクロック信号群と前記第１のクロック信号により、第２のクロック信号をサンプルし、第１の位相差信号として第１のデータ保持回路群に保持するステップと、前記第１の位相差信号に対して、論理演算を施して第１の信号を生成するステップと、前記第２のクロック信号と前記第１の信号とを、異なる遅延時間でそれぞれ等間隔に遅延させ、等間隔で遅延された前記第２のクロック信号群を等間隔で遅延された前記第１の信号群によりサンプルし、第２の位相差信号として第２のデータ保持回路群に保持するステップと、を備えたデジタル位相比較器の位相差検出方法が得られる。
【発明の効果】
【０００５】
本発明によれば、位相差信号として第１の位相差信号と第２の位相差信号の２つを用いる。第１の位相差信号は第２のクロック信号を等間隔の第１のクロック信号群によりサンプルした位相差信号である。第２の位相差信号は、第１のクロック信号と、第１の位相差信号を論理演算して生成された第１の信号に基づいて生成する。第１の位相差信号は第２のクロック信号のサイクル周期をカバーする。しかし第２の位相差信号は第１の位相差信号の分解能分をカバーすることで、回路面積、消費電力を小さくできる。２つの位相差信号を用いることで、回路面積及び消費電力の増大を招くことなく高分解能のデジタル位相比較器を提供することが可能となる。
【図面の簡単な説明】
【０００６】
図１は、関連技術（特許文献１）のデジタル位相比較器の構成を示す図である。
図２は、関連技術（特許文献１）のデジタル位相比較器の動作例を説明するためのタイミングチャートである。
図３は、関連技術（特許文献２）のデジタル位相比較器の構成を示す図である。
図４は、関連技術（特許文献２）のデジタル位相比較器の動作例を説明するためのタイミングチャートである。
図５は、本発明のデジタル位相比較器を備えたＰＬＬ回路の全体構成を示す図である。
図６は、本発明の第１の実施の形態のデジタル位相比較器の構成を示す図である。
図７は、本発明の第１の実施の形態のデジタル位相比較器のタイミング抽出部３０の構成を示す図である。
図８は、本発明の第１の実施の形態のデジタル位相比較器の時間デジタル変換器１０の動作例を説明するためのタイミングチャートである。
図９は、本発明の第１の実施の形態のデジタル位相比較器のタイミング抽出部３０の動作例を説明するためのタイミングチャートである。
図１０は、本発明の第１の実施の形態のデジタル位相比較器の時間デジタル変換器２０の動作例を説明するためのタイミングチャートである。
図１１は、本発明の第２の実施の形態のデジタル位相比較器の構成を示す図である。
図１２は、本発明の第２の実施の形態のデジタル位相比較器のタイミング調整部４０の構成を示す図である。
図１３は、本発明の第２の実施の形態のデジタル位相比較器のタイミング調整部４０の動作例を説明するためのタイミングチャートである。
図１４は、本発明の第２の実施の形態のデジタル位相比較器の時間デジタル変換器２０の動作例を説明するためのタイミングチャートである。
図１５は、本発明の第３の実施形態のデジタル位相比較器の構成を示す図である。
図１６は、本発明の第３の実施形態のデジタル位相比較器のタイミング抽出部３０の構成を示す図である。
図１７は、本発明の第３の実施形態のデジタル位相比較器のタイミング調整部４０の構成を示す図である。
図１８は、本発明の第３の実施形態のデジタル位相比較器のタイミング抽出部３０およびタイミング調整部４０の動作例を説明するためのタイミングチャートである。
図１９は、本発明の第４の実施の形態のデジタル位相比較器の構成を示す図である。
図２０は、本発明の第４の実施の形態のデジタル位相比較器の時間デジタル変換器２０の動作例を説明するためのタイミングチャートである。
図２１は、本発明の第５の実施形態のデジタル位相比較器の構成を示す図である。
図２２は、本発明の第５の実施形態のデジタル位相比較器の時間デジタル変換器１０の動作例を説明するためのタイミングチャートである。
図２３は、本発明の第６の実施形態のデジタル位相比較器の構成を示す図である。
図２４は、本発明の第６の実施形態のデジタル位相比較器のタイミング抽出部３０の動作例を説明するためのタイミングチャートである。
【発明を実施するための最良の形態】
【０００７】
以下、本発明を実施するための形態として、図面を参照して詳細に説明する。
（第１の実施の形態）
本発明の第１の実施の形態について図面を参照して詳細に説明する。最初に本発明のデジタル位相比較器を備えたＰＬＬ回路の全体構成を図５に示し、図６に本発明の第１の実施の形態によるデジタル位相比較器の構成ブロック図を示す。
図５の本発明のデジタルＰＬＬ回路は、ＶＣＯ（電圧制御発振器）１、時間デジタル変換器１０、タイミング抽出部３０、時間デジタル変換器２０、論理回路２から構成される。時間デジタル変換器１０、タイミング抽出部３０、時間デジタル変換器２０を総称してデジタル位相比較器と呼ぶ。本発明においては、ＶＣＯの１周期以下の位相差検出とその補正について説明する。ＶＣＯからの出力信号ＣＫＶが時間デジタル変換器１０、時間デジタル変換器２０、論理回路２に入力される。時間デジタル変換器１０は、ＶＣＯからの出力信号ＣＫＶと基準クロック信号ＦＲＥＦとが入力され、その位相差を比較し、位相差信号として正論理の位相差信号Ｑ（１：ｎ）、負論理の位相差信号ＱＢ（１：ｎ）を出力する。そのデジタル変換器１０からの正論理の位相差信号Ｑ（１：ｎ）はタイミング抽出部３０と論理回路２とに、負論理の位相差信号ＱＢ（１：ｎ）はタイミング抽出部３０に出力される。
タイミング抽出部３０は、時間デジタル変換器１０からの位相差信号Ｑ（１：ｎ）、ＱＢ（１：ｎ）から、ＶＣＯ出力信号ＣＫＶに対して、時間デジタル変換器１０の分解能未満の誤差分だけずれたパルス信号ＣＫ＿Ｓを生成し、時間デジタル変換器２０に出力する。時間デジタル変換器２０は、ＶＣＯ出力信号ＣＫＶからわずかにずれたパルス信号ＣＫ＿ＳとＶＣＯ出力信号ＣＫＶとを入力され、その位相差を比較し、位相差信号ＱＵ（１：ｍ）、ＱＤ（１：ｍ）を論理回路２に出力する。論理回路２では、時間デジタル変換器１０からの位相差信号Ｑ（１：ｎ）、時間デジタル変換器２０からの位相差信号ＱＵ（１：ｍ）、ＱＤ（１：ｍ）を論理処理することでＶＣＯの発振周波数を補正する。このようにデジタルＰＬＬ回路の基本構成は図５に示すとおりであるが、その変形としてＶＣＯの出力信号ＣＫＶや、基準クロック信号ＦＲＥＦを加工した信号をその代役として適宜使用することができるものである。
図６を参照すると、本デジタル位相比較器は、ＶＣＯ１と、インバータ列１１＿１〜１１＿ｎ、フリップフロップ１２＿１〜１２＿ｎを備える時間デジタル変換器１０と、タイミング抽出部３０と、インバータ列２１＿１〜２１＿ｍ＋１、インバータ列２２＿１〜２２＿ｍ＋１、フリップフロップ２３＿１〜２３＿ｍ、フリップフロップ２４＿１〜２４＿ｍを備える時間デジタル変換器２０と、を備えている。
時間デジタル変換器１０では、基準クロック信号ＦＲＥＦがインバータ列１１＿１〜１１＿ｎで順次遅延される。基準クロック信号ＦＲＥＦおよびインバータ列１１＿１〜１１＿ｎ−１の出力信号ＣＫ（１）〜ＣＫ（ｎ−１）はそれぞれ、フリップフロップ１２＿１〜１２＿ｎのクロック端子に接続される。各クロック端子に入力された信号の遷移タイミングでデータ入力端子に入力されたＶＣＯ１の出力信号ＣＫＶが取り込まれ、フリップフロップ１２＿１〜１２＿ｎの位相差信号Ｑ（１）〜Ｑ（ｎ）として、出力される。このように基準クロック信号ＦＲＥＦとＶＣＯ出力信号ＣＫＶの位相差がインバータ列１１＿１〜１１＿ｎの遅延時間精度の分解能でデジタル信号に変換され、フリップフロップから位相差信号Ｑ（１）〜Ｑ（ｎ）として、タイミング抽出部３０に出力される。
なお、フリップフロップ１２＿１〜１２＿ｎは、データ取り込みの論理を整合させるため、各クロック端子の入力を、奇数段は正論理で、偶数段は負論理で入力している。フリップフロップ１２＿１、１２＿３、・・・等奇数段目のフリップフロップは基準クロック信号ＦＲＥＦおよびその遅延信号（インバータ１１＿２、・・・の出力）の立ち上がりエッジで取り込み、フリップフロップ１２＿２、１２＿４、・・・等偶数段目のフリップフロップは基準クロック信号ＦＲＥＦの遅延信号（インバータ１１＿１、１１＿３の出力）の立ち下がりエッジで取り込む。インバータ列１１＿１〜１１＿ｎの最終段インバータ１１＿ｎの出力はオープンとされる。
タイミング抽出部３０は、入力されたフリップフロップ１２＿１〜１２＿ｎの位相差信号Ｑ（１）〜Ｑ（ｎ）、ＱＢ（１）〜ＱＢ（ｎ）を論理演算し、パルス信号ＣＫ＿Ｓを出力する。インバータ列１１＿１〜１１＿ｎで遅延された基準クロック信号ＣＫ（１）、・・・のうち、ＶＣＯ出力信号ＣＫＶの立ち上がりおよび立ち下がりエッジ直後に遷移するタイミングを抽出する。このようにして、ＶＣＯ出力信号ＣＫＶの立ち上がりおよび立ち下がりエッジに対して、時間デジタル変換器１０の分解能未満の誤差分だけずれたパルス信号ＣＫ＿Ｓを生成する。
第２の時間デジタル変換器２０では、インバータ列２１＿１〜２１＿ｍ＋１によりＶＣＯ出力信号ＣＫＶが順次遅延される。またインバータ列２２＿１〜２２＿ｍ＋１により、タイミング抽出部３０において生成されたパルス信号ＣＫ＿Ｓが順次遅延される。フリップフロップ２３＿１〜２３＿ｍではパルス信号ＣＫ＿Ｓの立ち上がりエッジが順次遅延されたタイミングでＶＣＯ出力信号ＣＫＶが順次遅延された信号を取り込み、位相差信号ＱＵ（１：ｍ）を出力する。このように、時間デジタル変換器１０におけるＶＣＯ出力信号ＣＫＶの立ち上がりエッジに対する位相差がインバータ列２１＿１〜２１＿ｍ＋１、２２＿１〜２２＿ｍ＋１の遅延時間差精度の分解能でデジタル信号に変換される。同様にフリップフロップ２４＿１〜２４＿ｍでは、パルス信号ＣＫ＿Ｓの立ち下がりが順次遅延されたタイミングでＶＣＯ出力信号ＣＫＶが順次遅延された信号を取り込み、位相差信号ＱＤ（１：ｍ）を出力する。このように、時間デジタル変換器１０におけるＣＫＶ信号の立ち下がりエッジに対する比較誤差がインバータ列２１＿１〜２１＿ｍ＋１、２２＿１〜２２＿ｍ＋１の遅延時間差精度の分解能でデジタル信号に変換される。
なお、フリップフロップ２３＿１〜２３＿ｍは、データ入力およびデータ取り込みの論理を整合させるため、各データ端子の入力および各クロック端子の入力を、奇数段は負論理（データ入力端子の反転信号）で、偶数段は正論理で入力している。フリップフロップ２３＿１、２３＿３・・・等奇数段目のフリップフロップは、ＶＣＯ出力信号の遅延信号（インバータ２１＿１、・・・の出力ＦＤ（１）、・・・）を負論理でデータ端子に入力し、パルス信号ＣＫ＿Ｓの遅延信号（インバータ２２＿１、・・・の出力ＦＣＫ（１）、・・・）の立ち下がりエッジで取り込む。フリップフロップ２３＿２、２３＿４・・・等偶数段目のフリップフロップは、ＶＣＯ出力信号の遅延信号（インバータ２１＿１、・・・の出力ＦＤ（１）、・・・）を正論理でデータ端子に入力し、パルス信号ＣＫ＿Ｓの遅延信号（インバータ２２＿１、・・・の出力ＦＣＫ（１）、・・・）の立ち上がりエッジで取り込む。
また、フリップフロップ２４＿１〜２４＿ｍは、データ入力およびデータ取り込みの論理を整合させるため、各データ端子の入力および各クロック端子の入力を、奇数段は正論理で、偶数段は負論理で入力している。フリップフロップ２４＿１、２４＿３・・・等奇数段目のフリップフロップは、ＶＣＯ出力信号の遅延信号（インバータ２１＿１、・・・の出力ＦＤ（１）、・・・）を正論理でデータ端子に入力し、パルス信号ＣＫ＿Ｓの遅延信号（インバータ２２＿１、・・・の出力ＦＣＫ（１）、・・・）の立ち上がりエッジで取り込む。フリップフロップ２４＿２、２４＿４・・・等偶数段目のフリップフロップは、ＶＣＯ出力信号の遅延信号（インバータ２１＿１、・・・の出力ＦＤ（１）、・・・）を負論理でデータ端子に入力し、パルス信号ＣＫ＿Ｓの遅延信号（インバータ２２＿１、・・・の出力ＦＣＫ（１）、・・・）の立ち下がりエッジで取り込む。
インバータ列２１＿１〜２１＿ｍ＋１、２２＿１〜２２＿ｍ＋１の最終段インバータ２１＿ｍ＋１、２２＿ｍ＋１の出力はオープンとされる。また、このときのインバータ列２１＿１〜２１＿ｍ＋１の各段の位相差△ＴＦ１とインバータ列２２＿１〜２２＿ｍ＋１の各段の位相差△ＴＦ２は、
△ＴＦ１＞△ＴＦ２
の関係となっている。
図７は本実施形態におけるタイミング抽出部３０の構成を示したブロック図である。図７を参照すると、タイミング抽出部３０は、複合論理ゲート３１＿１〜３１＿ｎ−１、３２＿１〜３２＿ｎ−１、論理和ゲート３３、３４、リセット付きフリップフロップ３５、３６、排他的論理和ゲート３７、３８、セレクタ３９を備える。
複合論理ゲート３１＿１〜３１＿ｎは、入力が論理「０１」となった場合に論理「１」を出力する論理ゲートである。フリップフロップ１２＿１〜１２＿ｎの位相差信号Ｑ（１）〜Ｑ（ｎ）のうち、Ｑ（ｉ）とＱ（ｉ＋１）（ただし、ｉ＝１〜ｎ−１）が複合論理ゲート３１＿ｉに入力されている。複合論理ゲート３１＿１〜３１＿ｎの出力は論理和ゲート３３に入力されており、論理和ゲート３３は入力信号のいずれかが論理「１」となるタイミングで論理「１」を出力する。このとき、時間デジタル変換器１０におけるフリップフロップ１２＿１〜１２＿ｎの正論理位相差信号Ｑ（１）〜Ｑ（ｎ）、負論理位相差信号ＱＢ（１）〜ＱＢ（ｎ）は、ともに基準クロック信号ＦＲＥＦがローレベル（Ｌｏｗ、または論理「０」）の期間で全て論理「０」にリセットされている。
フリップフロップ１２＿１〜１２＿ｎは、基準クロック信号ＦＲＥＦが順次遅延された信号ＣＫ（１）〜ＣＫ（ｎ−１）のうち、ＣＫＶの立ち上がり直後に遷移する信号ＣＫ（ｉ）のタイミングで、位相差信号Ｑ（ｉ）、Ｑ（ｉ＋１）が論理「０１」となる。その結果、ＣＫＶの立ち上がり直後に遷移する信号ＣＫ（ｉ）に同期したステップ信号ＯＲＵが論理和ゲート３３から出力される。同様に、フリップフロップ１２＿１〜１２＿ｎの負論理位相差信号ＱＢ（１）〜ＱＢ（ｎ）のうち、ＱＢ（ｉ）、ＱＢ（ｉ＋１）が、複合論理ゲート３２＿ｉに入力される。論理和ゲート３４からは順次遅延された基準クロック信号ＣＫ（１）〜ＣＫ（ｎ−１）のうち、ＣＫＶの立ち下がり直後に遷移するタイミングに同期したステップ信号ＯＲＤが得られる。
リセット付きフリップフロップ３５、３６は、リセット端子に接続された信号がハイレベル（Ｈｉｇｈ、又は論理「１」）のとき、クロック端子に接続された信号の立ち上がりタイミングで、データ端子に入力された信号を取り込む。リセット端子に接続された信号がＬｏｗのときは、出力はリセットされ、論理「０」が出力される。このとき、リセット端子には、基準クロック信号ＦＲＥＦが接続されており、ＦＲＥＦがＨｉｇｈの期間、論理和ゲート３３、３４から出力されるステップ信号ＯＲＵ、ＯＲＤに同期して論理「１」が出力される。即ちリセット付きフリップフロップ３５、３６の出力は、それぞれ、順次遅延された基準クロック信号ＣＫ（１）〜ＣＫ（ｎ−１）のうち、ＣＫＶの立ち上がりおよび立ち下がり直後に遷移する信号に同期している。
排他的論理和ゲート３７、３８は、入力信号のうちいずれか一方が論理「１」の場合、排他的論理和ゲート３７から論理「１」が出力され、排他的論理和ゲート３８から論理「０」が出力される相補的な関係になっている。よって、リセット付きフリップフロップ３５、３６の出力信号を入力することにより、排他的論理和ゲート３７、３８からは相補的なパルス信号ＥＸＯＲ、ＥＸＯＲＢが生成される。セレクタ３９では、フリップフロップ１２＿１の位相差信号Ｑ（１）に応じて、この２つのパルス信号ＥＸＯＲ、ＥＸＯＲＢのうち一方を選択することにより、時間デジタル変換器１０の分解能未満の誤差分だけずれたパルス信号ＣＫ＿Ｓが得られる。
【実施例１】
【０００８】
次に本発明の実施の形態に関する具体的な実施例について図面を参照して詳細に説明する。図８乃至図１０は、図６および図７に示した第１の実施の形態においてｎ＝８、ｍ＝４とした場合のタイミングチャートを示している。図８は時間デジタル変換器１０に関するタイミングチャート、図９は、図７においてｎ＝８とした場合のタイミング抽出部３０のタイミングチャート、図１０は、図６において、さらにｍ＝４とした場合の時間デジタル変換器２０に関するタイミングチャートを示している。
図８は時間デジタル変換器１０に関するタイミングチャートを示している。このとき、基準クロック信号ＦＲＥＦの立ち上がりエッジに対してＶＣＯ出力信号ＣＫＶの立ち上がりの位相差をＴｒ、立ち下がりエッジの位相差Ｔｆとする。本実施例のデジタル位相比較器における時間デジタル変換器１０は、図６において、インバータ列１１＿１〜１１＿８、フリップフロップ１２＿１〜１２＿８を備える時間デジタル変換器１０を備える構成とされる。なお、図８において、基準クロック信号ＦＲＥＦを入力して反転出力するインバータ１１＿１の出力ＣＫ（１）はＦＲＥＦの立ち上がりから△Ｔｃの後に立ち上がる信号として図示されているが、前述したように、負論理（正論理の０、１を、それぞれ１、０として扱う）で扱っているためである。インバータ１１＿１の出力ＣＫ（１）の立ち下がりエッジでフリップフロップ１２＿２はサンプルしたとき論理「１」を出力する。ＣＫ（３）、ＣＫ（５）、ＣＫ（７）も同様である。
時間デジタル変換器１０において、フリップフロップ１２＿１〜１２＿８はクロック端子への入力信号ＦＲＥＦ、ＣＫ（１）〜ＣＫ（７）の遷移タイミングにおけるデータ端子への入力信号の値を出力する。すなわちデータ端子への入力であるＶＣＯ出力信号ＣＫＶが、論理「１」であれば位相差信号として論理「１」、論理「０」であれば位相差信号として論理「０」を出力する。つまり、基準クロック信号ＦＲＥＦ及びその遅延された信号が入力されたときに、ＶＣＯ出力信号ＣＫＶが「０」であれば位相差信号「０」を出力し、ＶＣＯ出力信号ＣＫＶが「１」であれば位相差信号「１」を出力する。
インバータ列１１＿１〜１１＿８の各遅延時間を△Ｔｃとする。基準クロック信号ＦＲＥＦに対するインバータ列１１＿１〜１１＿８の各出力ＣＫ（１）〜ＣＫ（７）の出力はそれぞれ、△Ｔｃ〜７△Ｔｃだけ遅延する。インバータ列１１＿１〜１１＿８の各遅延時間△Ｔｃが、時間デジタル変換器１０の分解能となる。ＶＣＯ出力信号ＣＫＶは基準クロック信号ＦＲＥＦがインバータを３段経由した時点で立ち上がっており、７段目を経由した時点で立ち下がっている。従って、フリップフロップからの位相差信号Ｑ（１：８）は論理「０００１１１１０」として出力される。インバータ列の遅延としては、立ち上がりエッジの位相差Ｔｒは、インバータ列の遅延２段分と３段分の間であり（２△Ｔｃ＜Ｔｒ＜３△Ｔｃ）、立ち下がりエッジの位相差Ｔｆは、インバータ列の遅延６段分と７段分の間である（６△Ｔｃ＜Ｔｆ＜７△Ｔｃ）。ＶＣＯ出力信号ＣＫＶの立ち上がりエッジとＣＫ（３）の位相差△Ｔｒ、ＣＫＶの立ち下がりエッジとＣＫ（７）の位相差△Ｔｆを用いて、
Ｔｒ＝３△Ｔｃ−△Ｔｒ
Ｔｆ＝７△Ｔｃ−△Ｔｆ
と表される。
図９は、図７において、ｎ＝８とした場合のタイミング抽出部３０のタイミングチャートを示している。本実施例のデジタル位相比較器におけるタイミング抽出部３０は、図７において複合論理ゲート３１＿１〜３１＿７、３２＿１〜３２＿７、７入力論理和ゲート３３、３４、リセット付きフリップフロップ３５、３６、排他的論理和ゲート３７、３８、セレクタ３９を備える構成とされる。
タイミング抽出部３０において、複合論理ゲート３１＿１〜３１＿７に入力される時間デジタル変換器１０におけるフリップフロップ１２＿１〜１２＿８の位相差信号Ｑ（１）〜Ｑ（７）のうち、Ｑ（３）、Ｑ（４）の組が、ＣＫ（３）の遷移タイミングで論理「０１」となり、複合論理ゲート３１＿３が論理「１」を出力する。よってその後段に接続された７入力論理和ゲート３３より、ＣＫＶの立ち上がり直後に遷移する信号ＣＫ（３）のタイミングを抽出したステップ信号ＯＲＵが出力される。同様に、フリップフロップ１２＿１〜１２＿ｎの負論理位相差信号ＱＢ（１）〜ＱＢ（７）のうち、ＱＢ（７）、ＱＢ（８）の組がＣＫ（７）の遷移タイミングで論理「０１」となり、論理和ゲート３４からはＣＫＶの立ち下がり直後に遷移する信号ＣＫ（７）のタイミングを抽出したステップ信号ＯＲＤが出力される。
リセット付きフリップフロップ３５、３６には、それぞれ論理和ゲート３３、３４から出力されるステップ信号ＯＲＵ、ＯＲＤがクロック信号として入力されるため、ＣＫＶの立ち上がりおよび立ち下がり直後に遷移する信号ＣＫ（３）、ＣＫ（７）に同期したステップ信号がそれぞれ出力される。これらフリップフロップ３５、３６の出力を排他的論理和ゲート３７に入力することにより排他的論理和ゲート３７では、立ち上がりがＣＫ（３）に同期し、立ち下がりがＣＫ（７）に同期したパルス信号ＥＸＯＲが生成される。排他的論理和ゲート３８の出力はその反転信号であるパルス信号ＥＸＯＲＢが生成される。このとき、フリップフロップ１２＿１の位相差信号Ｑ（１）はＬｏｗであるので、セレクタ３９では排他的論理和ゲート３７の出力が選択される。セレクタ３９では、ＶＣＯ出力信号ＣＫＶに対し、立ち上がりが△Ｔｒ、立ち下がりが△Ｔｆだけずれた、時間デジタル変換器１０の分解能未満の誤差を持ったパルス信号ＣＫ＿Ｓが生成される。
図１０は、図６において、さらにｍ＝４とした場合の時間デジタル変換器２０に関するタイミングチャートを示している。本実施例のデジタル位相比較器の時間デジタル変換器２０は、図６において、インバータ列２１＿１〜２１＿５、２２＿１〜２２＿５、フリップフロップ２３＿１〜２３＿４、２４＿１〜２４＿４を備える構成となっている。なお、図１０において、ＣＫＶを入力して反転出力するインバータ２１＿１の出力ＦＤ（１）は、ＣＫＶの立ち上がりから△ＴＦ１の後に立ち上がる信号として図示されている。また、ＣＫ＿Ｓを入力して反転するインバータ２２＿１の出力ＦＣＫ（１）も、ＣＫ＿Ｓの立ち上がりから△ＴＦ２の後に立ち上がる信号として図示されている。これは前述したように、負論理（正論理の０、１を、それぞれ１、０として扱う）で扱っているためである。フリップフロップ２３＿１は、インバータ２１＿１の出力ＦＤ（１）がＬｏｗである場合に、インバータ２２＿１の立ち下がりエッジでサンプルしたとき論理「１」を出力する。ＦＤ（３）、ＦＣＫ（３）についても同様である。
時間デジタル変換器２０において、ＶＣＯ出力信号ＣＫＶの立ち上がりエッジについて、フリップフロップ２３＿１〜２３＿４で、信号ＦＤ（１）〜ＦＤ（４）を、信号ＦＣＫ（１）〜ＦＣＫ（４）をクロック信号として、順次取り込む。信号ＦＤ（１）〜ＦＤ（４）は、ＶＣＯ出力信号ＣＫＶをインバータ列２１＿１〜２１＿４により順次遅延させた信号である。また、信号ＦＣＫ（１）〜ＦＣＫ（４）は、パルス信号ＣＫ＿Ｓの立ち上がりエッジをインバータ列２２＿１〜２２＿４により順次遅延させた信号である。フリップフロップ２３＿１〜２３＿４は、データ端子への入力信号ＦＤ（１）〜ＦＤ（４）の立ち上がりエッジ位相がクロック端子への入力信号ＦＣＫ（１）〜ＦＣＫ（４）の立ち上がりエッジよりも進んでいる場合に、論理「１」を出力する。このようにフリップフロップ２３＿１〜２３＿４からの位相差信号ＱＵ（１：４）は、論理「１１００」となる。
ＶＣＯ出力信号ＣＫＶの立ち下がりエッジについても同様に、フリップフロップ２４＿１〜２４＿４で、信号ＦＤ（１）〜ＦＤ（４）を、信号ＦＣＫ（１）〜ＦＣＫ（４）をクロック信号として順次取り込む。信号ＦＤ（１）〜ＦＤ（４）は、ＶＣＯ出力信号ＣＫＶをインバータ列２１＿１〜２１＿４により順次遅延させた信号である。また、信号ＦＣＫ（１）〜ＦＣＫ（４）は、パルス信号ＣＫ＿Ｓの立ち下がりエッジをインバータ列２２＿１〜２２＿４により順次遅延させた信号である。フリップフロップ２４＿１〜２４＿４からは、ＦＤ（１）〜ＦＤ（４）の立ち下がりエッジの位相がクロック端子への入力信号ＦＣＫ（１）〜ＦＣＫ（４）の立ち下がりエッジよりも進んでいる場合に、論理「１」を出力する。このようにフリップフロップ２４＿１〜２４＿４からの位相差信号ＱＤ（１：４）は、論理「１１００」となる。
これらフリップフロップ２３＿１〜２３＿４からの位相差信号ＱＵ（１：４）、フリップフロップ２４＿１〜２４＿４からの位相差信号ＱＤ（１：４）が位相差検出信号となり、デジタルコードとして、ＶＣＯに出力され、ＶＣＯのクロック信号の位相を制御する。このようにデジタル位相比較器の時間デジタル変換器１０からの位相差検出信号、及び時間デジタル変換器２０からの位相差検出信号を利用してＶＣＯのクロック信号の位相を制御する。
タイミング抽出部３０の出力時点で、ＶＣＯ出力信号ＣＫＶの立ち上がりエッジはＣＫ＿Ｓの立ち上がりエッジよりも△Ｔｒだけ位相が進んだ関係にあり、ＣＫＶの立ち下がりエッジはＣＫ＿Ｓの立ち下がりエッジよりも△Ｔｆだけ位相が進んだ関係にある。このとき、インバータ列２１＿１〜２１＿４の各段の位相差△ＴＦ１とインバータ列２２＿１〜２２＿４の各段の位相差△ＴＦ２は、
△ＴＦ１＞△ＴＦ２
の関係となっている。このため、インバータ列２２＿１〜２２＿４の各段を通過するたびに、その位相差は、△ＴＦ１−△ＴＦ２ずつ小さくなっていく。時間デジタル変換器２０の分解能は、△ＴＦ１−△ＴＦ２である。
図１０では、立ち上がりエッジに関して、２段目のフリップフロップ２３＿２までは、データ入力ＦＤ（２）がクロック入力ＦＣＫ（２）に対して位相が進んでいる状態のため、論理「１」を出力するが、３段目のインバータ２１＿３を通過した段階で、位相関係の逆転が起こる。すなわち、ＦＤ（３）はＦＣＫ（３）よりも位相が遅れる。このため、３段目以降のフリップフロップの出力は論理「０」となり、位相差△Ｔｒはインバータ列の遅延差△ＴＦ１−△ＴＦ２の２段分として表すことができる。すなわち、
△Ｔｒ＝２（△ＴＦ１−△ＴＦ２）
の関係が成り立つ。同様に立ち下がりエッジに関しても、２段目のフリップフロップ２４＿２までは、データ入力ＦＤ（２）がクロック入力ＦＣＫ（２）に対して位相が進んでいる状態のため、位相差△Ｔｆは、
△Ｔｆ＝２（△ＴＦ１−△ＴＦ２）
の関係が成り立つ。
時間デジタル変換器１０、時間デジタル変換器２０の出力から、Ｔｒ＝３△Ｔｃ−△Ｔｒ、Ｔｆ＝７△Ｔｃ−△Ｔｆは、それぞれ、
Ｔｒ＝３△Ｔｃ−２（△ＴＦ１−デルタＴＦ２）
Ｔｆ＝７△Ｔｃ−２（△ＴＦ１−△ＴＦ２）
であることがわかる。
上記したように本実施例においては、時間デジタル変換器１０により得られた、基準クロック信号ＦＲＥＦに対するＶＣＯ出力信号ＣＫＶの位相差情報を、時間デジタル変換器により得られた位相差情報を用いて補正する。第２の時間デジタル変換器２０は、タイミング抽出部３０により得られたパルス信号ＣＫ＿Ｓを用いて、位相比較する。このように２つの時間デジタル変換器からの位相差情報とし、補正を行うことで回路面積と消費電力の著しい増大を招くことなく、高分解能なデジタル位相比較が実現可能となる。
従来例においては、インバータ列の段数ｎ、インバータの遅延を△Ｔｏとした場合には、これらのインバータ列の遅延はＶＣＯのサイクル期間Ｔｃｙをカバーする必要がある。例えば、ＶＣＯのサイクルＴｃｙをカバーするためには、インバータが３２段必要であるとする。一方、本願においては、時間デジタル変換器１０及び時間デジタル変換器２０の位相差情報を用いている。そのため第１の時間デジタル変換器１０では遅延時間の大きなインバータを用いた低分解能な構成とし、第２の時間デジタル変換器２０では２つのインバータの遅延時間差を用いた高分解能な講成とすることができる。例えば、第１の時間デジタル変換器１０のインバータの遅延を４倍の△Ｔｏとした場合には、ＶＣＯのサイクルＴｃｙをカバーするためには、８段のインバータが必要である。さらに第２の時間デジタル変換器２０においては、第１の時間デジタル変換器１０のインバータの遅延期間分をカバーすればよい。すなわち第２の時間デジタル変換器２０のインバータ遅延時間差を△Ｔｏとすれば、段数は４段構成でカバーすることができる。
すなわち、従来例においては高速動作するインバータが３２段必要である。しかし本願の場合には、インバータ段を第１の時間デジタル変換器では８段、第２の時間デジタル変換器では４段を２系列で、トータル１６段で構成することができる。また、高速動作する高速インバータ数は  わずか４段構成であり、そのため消費電力を小さくすることができる。全体としてインバータ列及びデータ保持回路の段数削減による、消費電力及び回路面積の大幅な削減が可能となる。このように時間デジタル変換器２０は、時間デジタル変換器１０のインバータ遅延１段分以下の位相差のみを比較する構成である。そのため、第１の時間デジタル変換器のインバータを高速動作としても、第２の時間デジタル変換器は２つのインバータの遅延時間差を利用しているため、より高分解能の位相比較器とすることができる。この場合にも、第２の時間デジタル変換器における高速動作するインバータがカバーする期間は時間デジタル変換器１０のインバータ遅延１段分であり、消費電力の大幅な増大とはならない。
本実施例によれば、時間デジタル変換器２０は、時間デジタル変換器１０のインバータ遅延１段分以下の位相差のみを比較する構成である。最初に時間デジタル変換器１０で位相比較する。その時間デジタル変換器１０からの出力を用いて、タイミング抽出部３０により得られたパルス信号ＣＫ＿Ｓを用いて、より高速動作可能な第２の時間デジタル変換器で、さらに位相比較を行っている。第１及び第２時間デジタル変換器による位相比較結果を用いて補正を行うことで回路面積と消費電力の著しい増大を招くことなく、高分解能なデジタル位相比較が実現可能となる。
（第２の実施の形態）
図１１は本発明の第２の実施の形態によるデジタル位相比較器について示したブロック図である。図１１を参照すると、本デジタル位相比較器は、図６に示した第１の実施の形態においてＶＣＯと第２の時間デジタル変換器２０の間に、さらにタイミング調整部４０を追加した構成となっている。
図１２は図１１に示した第２の実施の形態におけるタイミング調整部４０の構成を示したブロック図である。図１２を参照すると、タイミング調整部４０は、フリップフロップ４１＿１、４１＿２、複合論理ゲート４２＿１、４２＿２、論理和ゲート４３、４４、リセット付きフリップフロップ４５、４６、排他的論理和ゲート４７、４８、セレクタ４９を備える。このとき、フリップフロップ４１＿１、４１＿２は、時間デジタル変換器１０のフリップフロップ１２＿１〜１２＿ｎと同一の遅延時間となるよう設定されている。
また、複合論理ゲート４２＿１、４２＿２、論理和ゲート４３、４４、リセット付きフリップフロップ４５、４６、排他的論理和ゲート４７、４８、セレクタ４９は、それぞれ第１の実施形態におけるタイミング抽出部３０における、複合論理ゲート３１＿１〜３１＿７、３２＿１〜３２＿７、７入力論理和ゲート３３、３４、リセット付きフリップフロップ３５、３６、排他的論理和ゲート３７、３８、セレクタ３９と、遅延時間が同一となるよう設定されている。そのため、インバータ列１１＿１〜１１＿ｎで基準クロック信号ＦＲＥＦを順次遅延させた信号ＣＫ（１）〜ＣＫ（ｎ−１）が出力されてから、タイミング抽出部３０でパルス信号ＣＫ＿Ｓが出力されるまでの遅延時間と、タイミング調整部４０においてＶＣＯ出力信号ＣＫＶが入力されてからパルス信号ＣＫＶ＿Ｓが出力されるまでの遅延時間は同一となる。
フリップフロップ４１＿１、４１＿２のクロック入力端子にはＶＣＯ出力信号ＣＫＶが入力され、それぞれＣＫＶの立ち上がりエッジ、立ち下がりエッジで、データ入力端子に入力された基準ＦＲＥＦ信号を取り込む。それぞれＣＫＶの立ち上がりエッジ、立ち下がりエッジに同期したステップ信号を生成する。複合論理ゲート４２＿１、４２＿２は、負論理側の入力がＬｏｗに固定されており、正論理側の入力がＨｉｇｈとなる場合に論理「１」を出力する。複合論理ゲート４２＿１、４２＿２の出力はそれぞれ論理和ゲート４３、４４に入力されており、入力信号が論理「１」となるタイミングで論理「１」を出力することで、それぞれＣＫＶの立ち上がりエッジ、立ち下がりエッジに同期したステップ信号を生成する。
リセット付きフリップフロップ４５、４６は、第１の実施例におけるタイミング抽出部３０におけるリセット付きフリップフロップ３５、３６と同様にリセット端子には、基準クロック信号ＦＲＥＦが接続されている。フリップフロップ４５、４６から、ＦＲＥＦがＨｉｇｈの期間、論理和ゲート４３、４４から出力されるステップ信号に同期して論理「１」が出力される。即ちリセット付きフリップフロップ４５、４６の出力は、それぞれ、ＣＫＶの立ち上がりおよび立ち下がりエッジに同期している。
排他的論理和ゲート４７、４８は、入力信号のうちいずれか一方が論理「１」の場合、排他的論理和ゲート４７から論理「１」が出力され、排他的論理和ゲート４８から論理「０」が出力される相補的な関係になっている。よって、リセット付きフリップフロップ４５、４６の出力信号を入力することにより、排他的論理和ゲート４７、４８からは相補的なパルス信号が生成される。セレクタ４９では、時間デジタル変換器１０におけるフリップフロップ１２＿１の位相差信号Ｑ（１）に応じて、この２つのパルス信号のうち一方を選択することにより、ＣＫＶの立ち上がり、および立ち下がりエッジに同期したパルス信号が得られる。
【実施例２】
【０００９】
次に本発明の実施の形態に関する具体的な実施例について図面を参照して詳細に説明する。図１３乃至図１４は、図１１に示した第２の実施の形態において、ｎ＝８、ｍ＝４とした場合のタイミングチャートを示している。なお、時間デジタル変換器１０、タイミング抽出部３０の動作は、図８乃至図９に示した第１の実施形態における実施例に示したデジタル位相比較器における動作と同様となるため省略する。ただし、インバータ列１１＿１〜１１＿８で基準クロック信号ＦＲＥＦを順次遅延させた信号ＣＫ（１）〜ＣＫ（７）が出力されてから、タイミング抽出部３０でパルス信号ＣＫ＿Ｓが出力されるまでは、遅延時間△Ｔｄ１だけ遅延しているものとする。
図１３は、タイミング調整部４０のタイミングチャートを示している。タイミング調整部４０において、フリップフロップ４１＿１はＶＣＯ出力信号ＣＫＶの立ち上がりエッジで基準クロック信号ＦＲＥＦを取り込み、複合論理ゲート４２＿１、論理和ゲート４３を経由して、ＣＫＶの立ち上がりエッジに同期したステップ信号ＯＲＶＵが出力される。同様にフリップフロップ４１＿２はＶＣＯ出力信号ＣＫＶの立ちドがりエッジで基準クロック信号ＦＲＥＦを取り込み、複合論理ゲート４２＿２、論理和ゲート４４を経由して、ＣＫＶの立ち下がりに同期したステップ信号ＯＲＶＤが出力される。
リセット付きフリップフロップ４５、４６には、それぞれ論理和ゲート４３、４４から出力されるステップ信号ＯＲＶＵ、ＯＲＶＤがクロック信号として入力されるため、ＣＫＶの立ち上がりおよび立ち下がりエッジに同期したステップ信号がそれぞれ出力される。これらフリップフロップ４５、４６の出力を排他的論理和ゲート４７に入力することにより排他的論理和ゲート４７では、立ち上がりがＣＫＶの立ち上がりエッジに同期し、立ち下がりがＣＫＶの立ち下がりエッジに同期したパルス信号が生成される。排他的論理和ゲート４８の出力はその反転信号となっている。このとき、時間デジタル変換器１０におけるフリップフロップ１２＿１の位相差信号Ｑ（１）はＬｏｗであるので、セレクタ４９では排他的論理和ゲート４７の出力が選択され、パルス信号ＣＫＶ＿Ｓが出力される。パルス信号ＣＫＶ＿Ｓは、ＶＣＯ出力信号ＣＫＶに対し、フリップフロップ４１＿１、４１＿２、複合論理ゲート４２＿１、４２＿２、論理和ゲート４３、４４、リセット付きフリップフロップ４５、４６、排他的論理和ゲート４７、セレクタ４９を経由した分の遅延時間△Ｔｄ２だけ遅延されたパルス信号ＣＫＶ＿Ｓが生成される。
図１４は、図１１において、ｍ＝４とした場合の時間デジタル変換器２０に関するタイミングチャートを示している。本実施例のデジタル位相比較器における時間デジタル変換器２０は、図６に示した第１の実施構成における実施例と、ＶＣＯの出力信号ＣＫＶがＣＫＶ＿Ｓに代わっただけで、同様の構成となっている。なお、図１４においても、図１０に示したのと同様に、ＣＫＶ＿Ｓを入力して反転出力するインバータ２１＿１の出力ＦＤ（１）は、ＣＫＶ＿Ｓの立ち上がりから△ＴＦ１の後に立ち上がる信号として図示されている。さらに、ＣＫ＿Ｓを入力して反転するインバータ２２＿１の出力ＦＣＫ（１）は、ＣＫ＿Ｓの立ち上がりから△ＴＦ２の後に立ち上がる信号として図示されている。これは前述したように、負論理（正論理の０、１を、それぞれ１、０として扱う）で扱っているためである。フリップフロップ２３＿１は、インバータ２１＿１の出力ＦＤ（１）がＬｏｗである場合に、インバータ２２＿１の立ち下がりエッジでサンプルしたとき論理「１」を出力する。ＦＤ（３）、ＦＣＫ（３）についても同様である。
本実施例の時間デジタル変換器２０においては、ＶＣＯ出力信号ＣＫＶの代わりに、ＣＫＶに対して△Ｔｄ２だけ遅延されたタイミング調整部４０の出力ＣＫＶ＿Ｓがインバータ列２１＿１〜２１＿４で順次遅延される。その立ち上がりエッジについて、フリップフロップ２３＿１〜２３＿４で、タイミング抽出部３０のパルス信号ＣＫ＿Ｓの立ち上がりエッジをインバータ列２２＿１〜２２＿４により順次遅延させた信号ＦＣＫ（１）〜ＦＣＫ（４）をクロック信号として、順次取り込む。立ち下がりエッジに関しても同様に、タイミング調整部４０の出力ＣＫＶ＿Ｓの立ち下がりエッジがインバータ列２１＿１〜２１＿４により順次遅延される。フリップフロップ２４＿１〜２４＿４で、タイミング抽出部３０のパルス信号ＣＫ＿Ｓの立ち下がりエッジをインバータ列２２＿１〜２２＿４により順次遅延させた信号ＦＣＫ（１）〜ＦＣＫ（４）をクロック信号として順次取り込む。なお、位相比較の詳細な動作については、第１の実施構成における実施例と同様であるため省略する。
以上のようにしてタイミング調整部４０により得られたパルス信号ＣＫＶ＿Ｓとタイミング抽出部３０により得られたパルス信号ＣＫ＿Ｓを用いて、第２の時間デジタル変換器２０で位相比較を行う。第１の実施構成においては、インバータ列１１＿１〜１１＿ｎで基準クロック信号ＦＲＥＦを順次遅延させた信号ＣＫ（１）〜ＣＫ（ｎ−１）が出力されてから、タイミング抽出部３０でパルス信号ＣＫ＿Ｓが出力されるまでの遅延時間△Ｔｄ１がある。この遅延時間△Ｔｄ１が無視できないような場合においても、タイミング調整部４０においてＶＣＯ出力信号ＣＫＶが入力されてからパルス信号ＣＫＶ＿Ｓが出力されるまでの遅延時間が△Ｔｄ２と等しくなる。よって時間デジタル変換器２０による位相比較結果の補正を行うことで、回路面積と消費電力の著しい増大を招くことなく、高分解能なデジタル位相比較が実現可能となる。
本実施例においても第１の実施構成と同様に、回路面積と消費電力の著しい増大を招くことなく、高分解能なデジタル位相比較が実現可能となる。さらに、本実施例におけるタイミング調整部４０から出力されるパルス信号ＣＫＶ＿Ｓは、タイミング抽出部３０から出力されるパルス信号ＣＫ＿Ｓと同様、１ショットのパルス信号となる。そのため、時間デジタル変換器２０において位相比較を行う期間以外はインバータ列２１＿１〜２１＿ｍにおける信号の遷移が起こらないため、第１の実施構成におけるデジタル位相比較器よりもさらに消費電力の削減が可能となる。
（第３の実施の形態）
図１５は本発明の第３の実施の形態によるデジタル位相比較器について示したブロック図である。図１５を参照すると、本デジタル位相比較器は、図１１に示した第２の実施の形態において時間デジタル変換器１０におけるフリップフロップ１２＿１からタイミング調整部４０に入力される位相差信号Ｑ（１）を省略した構成となっている。
図１６は図１５に示した第３の実施の形態におけるタイミング抽出部３０の構成を示したブロック図である。図１６を参照すると、本実施形態におけるタイミング抽出部３０は、図７に示したタイミング抽出部３０の構成から、排他的論理和ゲート３８、セレクタ３９を省略した構成となっている。また、図１７は図１５に示した第３の実施形態におけるタイミング調整部４０の構成を示したブロック図であり、図１７を参照すると、本実施形態におけるタイミング調整部４０は、図１２に示したタイミング調整部４０の構成から、排他的論理和ゲート４８、セレクタ４９を省略した構成となっている。
【実施例３】
【００１０】
次に本発明の実施の形態に関する具体的な実施例について図面を参照して詳細に説明する。図１８は、図１５に示した第３の実施の形態において、ｎ＝８とした場合のタイミング抽出部３０およびタイミング調整部４０におけるタイミングチャートを示している。なお、時間デジタル変換器１０、時間デジタル変換器２０の動作は、図１５に示した第３の実施の形態において、さらにｍ＝４とすると、それぞれ図８、図１４に示した第１および第２の実施形態における実施例に示したデジタル位相比較器における動作と同様となるため省略する。ただし、ＶＣＯ出力信号ＣＫＶは図８に示したタイミングチャートに対し、半周期だけずれた信号となっており、フリップフロップ１２＿１〜１２＿８からの位相差信号Ｑ（１：８）は論理「１１１００００１」が出力されるものとする。このとき、基準クロック信号ＦＲＥＦに対するＶＣＯ出力信号ＣＫＶの立ち上がりエッジの位相差Ｔｒおよび立ち下がりエッジの位相差Ｔｆはそれぞれ、
Ｔｒ＝７△Ｔｃ−△Ｔｒ
Ｔｆ＝３△Ｔｃ−△Ｔｆ
と表される。
図１８を参照すると、ＶＣＯ出力信号ＣＫＶと基準クロック信号ＦＲＥＦは、ＦＲＥＦの立ち上がりエッジ後に、ＣＫＶの立ち上がりエッジよりも先に、立ち下がりエッジが現れる関係となっている。このとき、タイミング調整部４０において、論理和ゲート４４からＣＫＶの立ち下がりエッジに同期したステップ信号ＯＲＶＤが出力された後、論理和ゲート４３からＣＫＶの立ち上がりエッジに同期したステップ信号ＯＲＶＵが出力される。これらのステップ信号はリセット付きフリップフロップ４５、４６を経由して排他的論理和ゲート４７に入力され、その出力ＣＫＶ＿Ｓは立ち上がりエッジがＣＫＶの立ち下がりエッジに同期し、立ち下がりエッジがＣＫＶの立ち上がりエッジに同期したパルス信号となる。
一方、タイミング抽出部３０においては、論理和ゲート３４から、ＣＫＶの立ち下がり直後に遷移する信号ＣＫ（３）のタイミングを抽出したステップ信号ＯＲＤが出力された後、論理和ゲート３３から、ＶＣＯ出力信号ＣＫＶの立ち上がり直後に遷移する信号ＣＫ（７）のタイミングが抽出されたステップ信号ＯＲＵが出力される。これらのステップ信号ＯＲＵ、ＯＲＤはリセット付きフリップフロップ３５、３６を経由して、排他的論理和ゲート３７に入力される。その出力信号ＣＫ＿Ｓは、立ち上がりエッジがＣＫＶの立ち下がりエッジ直後に遷移する信号ＣＫ（３）に同期し、立ち下がりエッジがＣＫＶの立ち上がりエッジに遷移する信号ＣＫ（７）に同期したパルス信号となる。
このとき、時間デジタル変換器２０に入力される信号ＣＫＶ＿ＳとＣＫ＿Ｓの関係は、立ち上がりエッジがＣＫＶの立ち下がりとＣＫ（３）の位相差△Ｔｆだけずれており、立ち下がりエッジがＣＫＶの立ち上がりとＣＫ（７）の位相差△Ｔｒだけずれたものとなっている。よって、時間デジタル変換器１０における位相比較結果が、Ｔｒ＞Ｔｆとなる場合は、論理回路２にて、時間デジタル変換器２０のフリップフロップ２３＿１〜２３＿４からの位相差信号ＱＵ（１：４）を、時間デジタル変換器１０におけるＣＫＶの立ち下がりエッジに対する分解能未満の誤差△Ｔｆの位相差を検出した信号として扱い、フリップフロップ２４＿１〜２４＿４からの位相差信号ＱＤ（１：４）を、ＣＫＶの立ち上がりエッジに対する分解能未満の誤差△Ｔｒの位相差を検出した信号として扱い、補正を行うことで、回路面積と消費電力の著しい増大を招くことなく、高分解能なデジタル位相比較が実現可能となる。時間デジタル変換器１０における位相比較結果が、Ｔｒ＜Ｔｆとなる場合の動作は、第２の実施形態における実施例と同様となるため省略する。
本実施例においても第２の実施構成と同様に、回路面積と消費電力の著しい増大を招くことなく、高分解能なデジタル位相比較が実現可能となる。
（第４の実施の形態）
図１９は本発明の第４の実施の形態によるデジタル位相比較器について示したブロック図である。図１９を参照すると、本デジタル位相比較器は、図１１に示した第２の実施の形態において、インバータ列１１＿ｎ＋１、１１＿ｎ＋２、フリップフロップ５０＿１、５０＿２、セレクタ５１＿１、５１＿２を追加した構成となっている。このとき、インバータ列１１＿ｎ＋１、１１＿ｎ＋２は、時間デジタル変換器１０におけるインバータ列１１＿１〜１１＿ｎと同一の遅延時間となるよう設定されている。
インバータ列１１＿ｎ＋１、１１＿ｎ＋２には、時間デジタル変換器１０におけるインバータ１１＿ｎの出力が接続され、その出力信号ＣＫ（ｎ）、ＣＫ（ｎ＋１）が、フリップフロップ５０＿１、５０＿２のクロック入力端子にそれぞれ接続される。フリップフロップ５０＿１、５０＿２は、基準クロック信号ＦＲＥＦの立ち下がりエッジが遅延したＣＫ（ｎ）、ＣＫ（ｎ＋１）の遷移タイミングに同期してステップ信号Ｑ（ｎ＋１）、Ｑ（ｎ＋２）が出力される。なお、図１９において、フリップフロップ１２＿ｎのクロック入力端子は負論理となっており、偶数段目としてある。このとき、フリップフロップ５０＿１、５０＿ｎは、データ取り込みの論理を整合させるため、クロック端子の入力を、フリップフロップ５０＿１は負論理で、フリップフロップ５０＿２は正論理で入力している。
セレクタ５１＿１では、基準クロック信号ＦＲＥＦがＬｏｗである場合、フリップフロップ５０＿１の出力Ｑ（ｎ＋１）が出力ＣＫＶ＿ＳＥＬとして時間デジタル変換器２０におけるインバータ２１＿１に入力される。同様に、セレクタ５１＿２では、基準クロック信号ＦＲＥＦがＬｏｗである場合、フリップフロップ５０＿２の出力Ｑ（ｎ＋２）が出力ＣＫ＿ＳＥＬとして時間デジタル変換器２０におけるインバータ２２＿１に入力される。このとき、ＣＫＶ＿ＳＥＬとＣＫ＿ＳＥＬはインバータ列１１＿１〜１１＿ｎ＋２における遅延時間だけ位相のずれたステップ信号となっており、この位相差がインバータ列２１＿１〜２１＿ｍ＋１、２２＿１〜２２＿ｍ＋１の遅延時間差精度の分解能でデジタル信号に変換される。
なお、基準クロック信号ＦＲＥＦがＨｉｇｈである場合は、セレクタ５１＿１からは、タイミング調整部４０の出力ＣＫＶ＿Ｓが出力される。またセレクタ５１＿２からは、タイミング抽出部３０のパルス信号ＣＫ＿Ｓが出力される。この場合は第２の実施の形態と同じくなる。
【実施例４】
【００１１】
次に本発明の実施の形態に関する具体的な実施例について図面を参照して詳細に説明する。図２０は、図１９に示した第４の実施の形態において、ｎ＝８、ｍ＝４とし、基準クロック信ＦＲＥＦがＬｏｗとした場合の、時間デジタル変換器２０に関するタイミングチャートを示している。なお、基準クロック信ＦＲＥＦがＨｉｇｈの場合の動作は、図１３乃至図１４に示した第２の実施形態における実施例のデジタル位相比較器の動作と同様となるため省略する。
本実施例の時間デジタル変換器２０においては、インバータ１１＿８の出力信号ＣＫ（８）に同期した信号ＣＫＶ＿ＳＥＬがセレクタ５１＿１より出力され、インバータ列２１＿１〜２１＿４で順次遅延される。フリップフロップ２３＿１〜２３＿４で、インバータ１１＿９の出力信号ＣＫ（９）に同期した信号ＣＫ＿ＳＥＬをインバータ列２２＿１〜２２＿４により順次遅延させた信号ＦＣＫ（１）〜ＦＣＫ（４）をクロック信号として、順次取り込む。
セレクタ５１＿１の出力ＣＫＶ＿ＳＥＬはセレクタ５１＿２の出力ＣＫ＿ＳＥＬに対して、時間デジタル変換器１０における分解能△Ｔｃだけ位相が進んだ関係にある。このとき、インバータ列２１＿１〜２１＿４の各段の位相差△ＴＦ１とインバータ列２２＿１〜２２＿４の各段の位相差△ＴＦ２は、
△ＴＦ１＞△ＴＦ２
の関係である。そのため、インバータ列２２＿１〜２２＿４の各段を通過するたびに、その位相差は、△ＴＦ１−△ＴＦ２ずつ小さくなっていく。
図２０では、３段目のフリップフロップ２３＿３までは、データ入力ＦＤ（３）がクロック入力ＦＣＫ（３）に対して位相が進んでいる状態のため、論理「１」を出力するが、４段目のインバータ２１＿４を通過した段階で、位相関係の逆転が起こる。すなわち、ＦＤ（４）はＦＣＫ（４）よりも位相が遅れる。このため、４段目以降のフリップフロップの出力は論理「０」となり、時間デジタル変換器１０の分解能△Ｔｃはインバータ列の遅延差ΔＴＦ１−△ＴＦ２の３段分として表すことができる。即ち、
△Ｔｃ＝３（ΔＴＦ１−△ＴＦ２）
の関係が成り立つ。時間デジタル変換器１０、時間デジタル変換器２０の出力が、第１の実施形態における実施例と等しいとすると、Ｔｒ＝３△Ｔｃ−△Ｔｒ、Ｔｆ＝７△Ｔｃ−△Ｔｆは、それぞれ、
Ｔｒ＝３△Ｔｃ−２（△ＴＦ１−△ＴＦ２）
＝３×３（△ＴＦ１−△ＴＦ２）−２（△ＴＦ１−△ＴＦ２）
＝７（△ＴＦ１−△ＴＦ２）
Ｔｆ＝７△Ｔｃ−２（△ＴＦ１−△ＴＦ２）
＝７×３（△ＴＦ１−△ＴＦ２）−２（△ＴＦ１−△ＴＦ２）
＝１９（△ＴＦ１−△ＴＦ２）
と表される。この場合のＶＣＯ出力信号周期で正規化した位相差εは、以下のように表される。
ε＝Ｔｒ／（｜Ｔｒ−Ｔｆ｜×２）＝７／２４
以上のようにして、基準クロック信号ＦＲＥＦがＬｏｗの期間に時間デジタル変換器２０において、時間デジタル変換器１０の分解能を計測することにより、ＶＣＯ出力信号ＣＫＶと基準クロック信号ＦＲＥＦの位相差をＶＣＯ出力信号ＣＫＶの周期で正規化することが可能となり、インバータ列１１＿１〜１１＿ｎ＋２、２１＿１〜２１＿ｍ＋１、２２＿１〜２２＿ｍ＋１の正確な遅延時間を求めなくとも、位相差を表現することが可能となる。また、本実施形態は、第２の実施形態に対して適用したが、第１、第３の実施形態に対しても、インバータ列１１＿ｎ＋１、１１＿ｎ＋２、フリップフロップ５０＿１、５０＿２、セレクタ５１＿１、５１＿２を追加することで同様にすることができる。
本実施例においては、基準クロック信ＦＲＥＦがＨｉｇｈの場合には、第２の実施形態における実施例のデジタル位相比較器の動作と同様であり、第２の実施形態と同様に、回路面積と消費電力の著しい増大を招くことなく、高分解能なデジタル位相比較が実現可能となる。さらに基準クロック信号ＦＲＥＦがＬｏｗの場合には、時間デジタル変換器２０において、時間デジタル変換器１０の分解能を計測することにより、ＶＣＯ出力信号ＣＫＶと基準クロック信号ＦＲＥＦの位相差をＶＣＯ出力信号ＣＫＶの周期で正規化することが可能となる。インバータ列１１＿１〜１１＿ｎ＋２、２１＿１〜２１＿ｍ＋１、２２＿１〜２２＿ｍ＋１の正確な遅延時間を求めなくとも、位相差を表現することが可能となる。
（第５の実施の形態）
図２１は本発明の第５の実施の形態によるデジタル位相比較器について示したブロック図である。図２１を参照すると、本デジタル位相比較器は、図６に示した第１の実施の形態において、基準信号ＦＲＥＦと時間デジタル変換器１０におけるインバータ１１＿ｎの出力を入力とし、制御信号ＥＮを出力する制御信号発生部３と、制御信号ＥＮによりＶＣＯ出力信号ＣＫＶを通過させるか否かを選択する制御部４と、制御部４の出力と時間デジタル変換器１０および時間デジタル変換器２０に間に配置されたバッファ５と、基準クロック信号ＦＲＥＦと時間デジタル変換器１０およびタイミング抽出部３０の間に配置されたバッファ６と、が追加された構成となっている。
制御信号発生部３は、複合論理ゲートで構成され、基準信号ＦＲＥＦがＨｉｇｈで、時間デジタル変換器１０におけるインバータ列の最終段１１＿ｎがＬｏｗである場合に、制御信号ＥＮがＨｉｇｈとなる。制御部４は、論理積ゲートで構成され、制御信号ＥＮがＨｉｇｈのときのみ、ＶＣＯ出力信号ＣＫＶを通過させる。制御信号ＥＮがＬｏｗとなる場合は、動作停止となり、その出力はＬｏｗとなる。
【実施例５】
【００１２】
次に本発明の第５の実施の形態に関する具体的な実施例について図面を参照して詳細に説明する。図２２は、図２１に示した第５の実施の形態において、ｎ＝８とした場合の制御信号発生部３、制御部４、バッファ５、６、時間デジタル変換器１０に関するタイミングチャートを示している。なお、時間デジタル変換器２０、タイミング抽出部３０の動作は、図９乃至図１０に示した第１の実施形態における実施例に示したデジタル位相比較器における動作と同様となるため省略する。ただし、ＶＣＯ出力信号ＣＫＶおよび基準クロック信号ＦＲＥＦはそれぞれ、バッファ５、６の出力信号ＣＫＶ’、ＦＲＥＦ’にそれぞれ変更されているものとする。
図２２を参照すると、基準信号ＦＲＥＦは、バッファ６および時間デジタル変換器１０におけるインバータ列１１＿１〜１１＿８により順次遅延して出力される。このとき、制御信号発生部３の出力である制御信号ＥＮは、基準信号ＦＲＥＦが立ち上がってから、インバータ１１＿８の出力が立ち上がるまでの期間のみＨｉｇｈとなり、それ以外の期間はＬｏｗが出力される。また、制御部４では、制御信号ＥＮがＨｉｇｈの期間のみ、ＶＣＯ出力信号ＣＫＶが通過し、バッファ５を介してその出力信号ＣＫＶ’が時間デジタル変換器１０および時間デジタル変換器２０に入力される。制御信号ＥＮがＬｏｗの期間は、制御部４は動作停止となる。
以上のようにして得られたバッファ５の出力信号ＣＫＶ’とバッファ６の出力信号ＦＲＥＦ’を用いて、時間デジタル変換器１０で位相比較を行う。また、時間デジタル変換器２０では、ＣＫＶ’とタイミング抽出部３０により得られたパルス信号ＣＫ＿Ｓを用いて位相比較を行う。このとき、ＣＫＶ’は時間デジタル変換器１０において、基準信号ＦＲＥＦ’が入力されてから、インバータ１１＿８を通過するまでの期間、即ち位相比較を行う期間以外は停止された信号となるため、位相比較を行わない期間の時間デジタル変換器２０におけるインバータ列２１＿１〜２１＿ｍおよびバッファ５の動作を停止することが可能となり、消費電力を削減できる。
本実施例においても第１の実施構成と同様に、回路面積と消費電力の著しい増大を招くことなく、高分解能なデジタル位相比較が実現可能となる。さらに、本実施例における制御部４の出力は、基準クロック信号ＦＲＥＦが入力されてから、時間デジタル変換器１０における最終段インバータ１１＿８を通過するまでの間となるため、位相比較を行わない期間の時間デジタル変換器２０におけるインバータ列２１＿１〜２１＿ｍの動作を停止することが可能となるため、第１の実施構成におけるデジタル位相比較器よりもさらに消費電力の削減が可能となる。また、時間デジタル変換器１０におけるフリップフロップ１２＿１〜１２＿８のデータ端子を駆動するバッファ５の消費電力が大きい場合も、不要な期間以外は動作を停止することができるため、消費電力を削減できる。また、本実施形態は、第１の実施形態に対して適用したが、第２〜第４の実施形態に対しても、制御信号発生部３、制御部４、バッファ５、６を追加することで同様にすることができる。
（第６の実施の形態）
図２３は本発明の第６の実施の形態によるデジタル位相比較器について示したブロック図である。図２３を参照すると、本デジタル位相比較器は、図２１に示した第５の実施の形態において、制御信号発生部３の入力を、基準信号ＦＲＥＦ、タイミング抽出部３０における論理和ゲート３３、３４の出力ＯＲＵ、ＯＲＤとした構成となっている。
制御信号発生部３は、論理積ゲートおよび複合論理ゲートで構成され、その出力ＥＮは、基準信号ＦＲＥＦがＨｉｇｈとなってから、タイミング抽出部３０において、基準信号ＦＲＥＦがインバータ列１１＿１〜１１＿ｎにより順次遅延された信号ＣＫ（１）〜ＣＫ（ｎ）のうち、ＣＫＶの立ち上がりおよび立ち下がり直後に遷移するタイミングに同期したステップ信号ＯＲＵ、ＯＲＤがともにＨｉｇｈとなるまでの期間、Ｈｉｇｈとなる。
【実施例６】
【００１３】
次に本発明の実施の形態に関する具体的な実施例について図面を参照して詳細に説明する。図２４は、図２３に示した第６の実施の形態において、ｎ＝８とした場合の制御信号発生部３、制御部４、バッファ５、６、タイミング抽出部３０に関するタイミングチャートを示している。なお、時間デジタル変換器１０、時間デジタル変換器２０の動作は、図８および図１０に示した第１の実施形態における実施例に示したデジタル位相比較器における動作と同様となるため省略する。ただし、ＶＣＯ出力信号ＣＫＶおよび基準クロック信号ＦＲＥＦはそれぞれ、バッファ５、６の出力信号ＣＫＶ’、ＦＲＥＦ’にそれぞれ変更されているものとする。
図２４を参照すると、基準信号ＦＲＥＦは、バッファ６および時間デジタル変換器１０におけるインバータ列１１＿１〜１１＿８により順次遅延して出力される。このとき、ＯＲＵはＣＫ（３）が立ち上がるタイミングで、ＯＲＤはＣＫ（７）が立ち上がるタイミングでそれぞれＨｉｇｈとなるステップ信号となっている。よって、制御信号発生部３の出力である制御信号ＥＮは、基準信号ＦＲＥＦが立ち上がってから、ＯＲＤがＨｉｇｈとなるＣＫ（７）の遷移タイミングまでの期間Ｈｉｇｈとなり、それ以外の期間はＬｏｗとなる。また、制御部４では、制御信号ＥＮがＨｉｇｈの期間のみ、ＶＣＯ出力信号ＣＫＶが通過し、バッファ５を介してその出力信号ＣＫＶ’が時間デジタル変換器１０および時間デジタル変換器２０に入力される。即ち、制御部４は基準信号ＦＲＥＦが立ち上がり、時間デジタル変換器１０における位相比較が開始されてから、時間デジタル変換器１０においてＣＫＶの立ち上がりおよび立ち下がりの両方のエッジについて比較が行われるまでの期間のみ、ＶＣＯ出力ＣＫＶを通過させ、それ以外の不要な期間は動作停止となる。
以上のようにして得られたバッファ５の出力信号ＣＫＶ’とバッファ６の出力信号ＦＲＥＦ’を用いて、時間デジタル変換器１０で位相比較を行う。また、時間デジタル変換器２０では、ＣＫＶ’とタイミング抽出部３０により得られたパルス信号ＣＫ＿Ｓを用いて位相比較を行う。このとき、制御信号ＥＮにより、時間デジタル変換器１０においてＣＫＶ’の立ち上がりおよび立ち下がりのエッジを検出した時点で直ちに制御部４の動作が停止されるため、第５の実施形態によるデジタル位相比較器よりもさらに消費電力を削減できる。
本実施例においても第１の実施構成と同様に、回路面積と消費電力の著しい増大を招くことなく、高分解能なデジタル位相比較が実現可能となる。さらに、本実施例における制御部４の出力は、基準クロック信号ＦＲＥＦが入力されてから、時間デジタル変換器１０において入力されたＣＫＶ’の立ち上がりおよび立ち下がりエッジを検出すると直ちに停止され、不要な期間の時間デジタル変換器２０におけるインバータ列２１＿１〜２１＿ｍの動作を停止することが可能となるため、第５の実施構成におけるデジタル位相比較器よりもさらに消費電力の削減が可能となる。また、時間デジタル変換器１０におけるフリップフロップ１２＿１〜１２＿８のデータ端子を駆動するバッファ５の消費電力が大きい場合も、不要な期間以外は動作を停止することができるため、消費電力を削減できる。また、本実施形態は、第１の実施形態に対して適用したが、第２、第３および第４の実施形態に対しても、制御信号発生部３、制御部４、バッファ５、６を追加することで同様にすることができる。
上記したように本発明によれば、遅延素子を複数段縦列接続することにより、第１のクロック信号を等間隔に遅延させる第１の遅延素子列と、第１のクロック信号及び第１の遅延素子列により遅延させた第１の遅延信号群により、第２のクロック信号をそれぞれサンプルする第１のデータ保持回路群を備える、第１の回路ユニットと、第１のデータ保持回路群によりサンプルされた複数の信号に対して所定の論理演算を施して第１の信号を生成する第２の回路ユニットと、第２のクロック信号及び第１の信号を受け、第２のクロック信号を等間隔に遅延させる第２の遅延素子列と、第１の信号を第２のクロック信号とは異なる遅延時間で等間隔に遅延させる第３の遅延素子列を備え、第２の遅延素子列により遅延された第２の遅延信号群を、第３の遅延素子列により遅延させた第３の遅延信号群によりサンプルする第２のデータ保持回路群を備える第３の回路ユニットと、を備え、第１のデータ保持回路群においてサンプルされた信号と、第３のデータ保持回路群においてサンプルされた信号とが、第１のクロック信号と第２のクロック信号の位相差に対応する値として用いられるデジタル位相比較器を提供することができる。このとき、第２の回路ユニットは、第１の遅延信号群のうち、第２のクロック信号の遷移直後に出力された遅延信号に同期した第１の信号を出力することができる。
また、本発明によれば、第３の回路ユニットにおける時間分解能の精度は、第２の遅延素子列と第３の遅延素子列の遅延時間差となるため、第１の回路ユニットにおける、第１の遅延素子列による遅延時間精度よりも、微小な位相差について比較することが可能である。また、第３の回路ユニットに入力される、第２のクロック信号と、第１の信号の相対的な位相差は、第１の回路ユニットにおける第１の遅延素子列の遅延時間未満の比較誤差に相当し、第１のクロック信号と第２のクロック信号の相対的な位相差に比べ十分小さな位相差となるため、第３の回路ユニットにおける第２および第３の遅延素子列、および第２の保持回路群の段数を増やすことなく、高精度な位相比較が可能となり、回路面積および消費電力の増大を招くことなく高分解能のデジタル位相比較器を提供することが可能となる。
本発明のデジタル位相比較器は、第２の回路ユニットにおいて、第１の遅延信号群のうち、第２のクロック信号の立ち上がり直後に出力された遅延信号に同期して立ち上がり、第２のクロック信号の立ち下がり直後に出力された遅延信号に同期して立ち下がる第１の信号を出力する。第３の回路ユニットがさらに第３のデータ保持回路群を備え、第３の回路ユニットにおいて、第２のデータ保持回路群は、第３の遅延信号群の立ち上がりエッジで第２の遅延信号群信号をサンプルし、第３のデータ保持回路群は、第３の遅延信号群の立ち下がりエッジで第２の遅延信号群をサンプルし、第３の回路ユニットにおいてサンプルされた結果を用いて、第１の回路ユニットにおいてサンプルされた結果により得られた第１のクロック信号と第２のクロック信号の位相差を補正することができる。
また本発明によれば、第１の回路ユニットにおける位相比較結果を、第３の回路ユニットにおける第２および第３のデータ保持回路群のサンプル結果を用いて補正することにより、第２のクロック信号の立ち上がりエッジおよび立ち下がりの両方のエッジについて、高精度な位相比較を行うことができるデジタル位相比較器を提供することができる。
本発明のデジタル位相比較器は、第２のクロック信号に対し、所定の論理演算を施して第２の信号を生成する第４の回路ユニットを備え、第２のクロック信号の代わりに第２の信号を第３の回路ユニットに入力する。このとき、第２の回路ユニットにおいて、第１の遅延信号群のうち、第２のクロック信号の遷移直後に出力された遅延信号が入力されてから、第１の信号が出力されるまでの遅延時間と、第４の回路ユニットにおいて、第２のクロック信号が入力されてから、第２の信号が出力されるまでの遅延時間が等しくなるよう設定することができる。
また本発明によれば、第２の回路ユニットにおける遅延時間が、第１および第３の回路ユニットにおける時間分解能に対し、無視できないような場合においても、第２のクロック信号と、第１の遅延信号群のうち、第２のクロック信号の遷移直後に出力された遅延信号との比較誤差に相当する位相差を保って、第３の回路ユニットにおける位相比較を行うことができる。
本発明のデジタル位相比較器は、第２の信号が、第１のクロック信号の立ち上がり直後の第２のクロック信号の立ち上がりエッジに同期して立ち上がり、第１のクロック信号の立ち上がり直後の第２のクロック信号の立ち下がりエッジに同期して立ち上がるような信号とすることができる。第２の遅延素子列に入力される第２の信号は、第３の回路ユニットにおける位相比較を行う際以外は、信号が遷移しないため、第２の遅延素子列における消費電力を削減することができる。
本発明のデジタル位相比較器の第１の信号が、第１の遅延信号群のうち、第２のクロック信号の立ち上がり直後に出力された遅延信号に同期して立ち上がる第１のステップ信号と、第２のクロック信号の立ち下がり直後に出力された遅延信号に同期して立ち上がる第２のステップ信号に、排他的論理和演算を行うことにより生成される。また、第２の信号が、第２のクロック信号の立ち上がりに同期して立ち上がるステップ信号と、第２のクロック信号の立ち下がりに同期して立ち上がるステップ信号に、排他的論理和演算を行うことにより生成される。
本発明のデジタル位相比較器は、第１の遅延信号群のうちいずれか１つの遅延信号の立ち下がりエッジに同期した第３のステップ信号を生成する第１のデータ保持回路と、遅延信号が遅延された信号の立ち下がりエッジに同期した第４のステップ信号を生成する第２のデータ保持回路と、第１のクロック信号がＨｉｇｈからＬｏｗかに応じて、第１の信号と、第４のステップ信号のいずれか一方を選択する第１のセレクタ回路と、第１のクロック信号がＨｉｇｈからＬｏｗかに応じて、第２のクロック信号あるいは第２の信号と、第３のステップ信号のいずれか一方を選択する第２のセレクタ回路と、を備え、第１のクロック信号のＬｏｗの場合に、第３の回路ユニットの入力として、第３および第４のステップ信号を選択し、第３の回路ユニットにおけるサンプル結果が、第１の遅延素子列における遅延素子の遅延時間に対応する値として用いられ、第３の回路ユニットにおいて、第１のクロック信号がＨｉｇｈの期間にサンプルされた結果と、第１のクロック信号がＬｏｗの期間にサンプルされた結果を用いて、第１の回路ユニットにおいてサンプルされた結果により得られた第１のクロック信号と第２のクロック信号の位相差を補正することができる。
また、第１の回路ユニットの時間分解能を第３の回路ユニットの時間分解能で表すことが可能となり、第１のクロック信号と第２のクロック信号の位相差を、第３の回路ユニットの時間分解能に基づく値として表すこともできる。
本発明のデジタル位相比較器は、第１の回路ユニットにおいてサンプルされた結果と、第３の回路ユニットにおいて、第１のクロック信号がＨｉｇｈの期間にサンプルされた結果と、第１のクロック信号がＬｏｗの期間にサンプルされた結果と、を用いて、第１のクロック信号と第２のクロック信号の位相差を第２のクロック信号の１周期により正規化することができる。本発明によれば、第２のクロック信号の１周期により正規化を行うため、第１から第３の遅延素子列における遅延時間の正確な値を用いる必要がないため、遅延時間の設計精度への要求が緩和される効果が得られる。
本発明のデジタル位相比較器は、第１のクロック信号と、第１の遅延信号群のうち最終段の遅延信号と、に対し、所定の論理演算を施して制御信号を生成する第５の回路ユニットをさらに備え、制御信号により、第２のクロック信号を通過させるか停止させるかを制御することができる。さらに第１のクロック信号と、第１のステップ信号と、第２のステップ信号と、に所定の論理演算を施して制御信号を生成する第６の回路ユニットを備え、制御信号により、第２のクロック信号を通過させるか停止させるかを制御することもできる。
以上、実施形態、実施例として本願発明を説明したが、本願発明は上記の実施形態及び実施例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
この出願は、２００９年３月１０日に出願された日本出願特願２００９−０５６８８６号、及び２００９年８月１９日に出願された日本出願特願２００９−１９０４２５号を基礎とする優先権を主張し、その開示の全てをここに取り込むものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【国際調査報告】
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