(57)【要約】  第１信号と第２信号との位相差を検出する位相比較器（４）と、前記位相比較器に前記第１信号として基準信号をもたらす第１の発振回路（１）と、前記位相比較器の出力に応じた信号を出力する第２の発振回路としてのＤＤＳ（８）が備えられ、前記第２の発振回路の出力信号が前記位相比較器に対して前記第２信号として入力されるようにＰＬＬループが構成されている。また、前記第２の発振回路の出力信号の一部が注入同期信号として、前記第１の発振回路に注入されるように構成されている。  前記ＰＬＬ回路を周波数計測回路として利用する膜厚測定器は、第１の発振回路に接続される水晶等の圧電素子（１１）が、真空チャンバー（Ｃ）内に収容される。真空チャンバー内の前記圧電素子上に堆積する前記成膜材料による圧電結晶の固有振動数の変化に基づいて、ＰＬＬ回路を構成する周波数計測回路が前記成膜材料の膜厚を測定するように構成される。
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【特許請求の範囲】
【請求項１】
第１信号と第２信号との位相差を検出する位相比較器と、前記位相比較器の比較出力を積分するループフィルタと、前記位相比較器に前記第１信号として基準信号をもたらす第１の発振回路と、前記ループフィルタの出力に応じた信号を出力する第２の発振回路とが備えられ、前記第２の発振回路の出力信号が前記位相比較器に対して前記第２信号として入力されるようにＰＬＬループが構成されているＰＬＬ回路であって、
前記第２の発振回路の出力信号の一部が注入同期信号として、前記第１の発振回路に注入されるように構成されていることを特徴とするＰＬＬ回路。
【請求項２】
前記第２の発振回路はＤＤＳ（ダイレクトデジタルシンセサイザ）であることを特徴とする請求項１に記載されたＰＬＬ回路。
【請求項３】
圧電素子を備えた発振回路と、前記発振回路の出力信号の周波数を計測する周波数計測回路とを備え、前記圧電素子上に成膜材料を堆積させ、前記成膜材料の堆積による前記圧電結晶の固有振動数の変化に基づいて、前記成膜材料の膜厚を測定する膜厚測定器であって、
前記周波数計測回路は、前記発振回路の出力信号が基準信号として入力される位相比較器と、前記位相比較器の出力信号が入力されるループフィルタと、前記ループフィルタの出力信号をデジタル信号に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換機から出力されたデジタル信号が入力される演算回路と、前記演算回路から出力される周波数設定信号に応じた周波数の信号を出力するＤＤＳ（ダイレクトデジタルシンセサイザ）とを備え、
前記ＤＤＳの出力信号は、前記位相比較器に対して前記基準信号との比較信号として入力されるように構成され、前記ＤＤＳの出力信号の一部が注入同期信号として、前記発振回路に注入されるように構成されていることを特徴とする膜厚測定器。
【請求項４】
前記発振回路において、前記圧電素子と直列にインダクタンスが接続されていることを特徴とする請求項３に記載された膜厚測定器。
【請求項５】
前記インダクタンスと並列に抵抗素子が接続されていることを特徴とする請求項４に記載された膜厚測定器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、出力信号におけるノイズやジッタを低減させたＰＬＬ回路およびこのＰＬＬ回路をＱＣＭ方式の膜厚計用発振回路に用いることで、膜厚および成膜速度を正確に測定することができる膜厚測定器に関する。
【背景技術】
【０００２】
従来より通信機器等を含む電子機器には、ＰＬＬ（Ｐｈａｓｅ−Ｉｏｃｋｅｄ  ｌｏｏｐ）回路が広く用いられており、ＰＬＬ回路の出力を例えば回路の基準クロック信号として利用するようになされている。このＰＬＬ回路には様々な要因によって出力信号にノイズやジッタが含まれており、このクロック信号におけるノイズやジッタ成分が大きくなると、例えばデジタルオーディオ機器等の品質劣化の１つの原因にもなる。したがって、従来よりＰＬＬ回路の出力信号におけるノイズやジッタの抑制が課題となっており、様々な解決策が提案されている。【０００３】
また、ＰＬＬ回路においては信号を出力する発振器としてＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ：電圧制御発振回路）が用いられているが、発振周波数の高速制御を目的として、前記ＶＣＯに代えて、Ａ／Ｄ変換機＋ＣＰＵ＋ＤＤＳ（Ｄｉｒｅｃｔ  Ｄｉｇｉｔａｌ  Ｓｙｎｔｈｅｓｉｚｅｒ）の構成が用いられる場合がある。【０００４】
図１はその構成を示すブロック図であり、符号１は発振回路、２はバッファ回路、３は前記発振回路１からの発振出力を分周する分周器、４は前記分周器３からの分周出力とＰＬＬループの帰還信号との位相差を比較する位相比較器、５は前記位相比較器４の出力を積分するループフィルタである。【０００５】
また、符号６は前記ループフィルタ５の出力をデジタル値に変換するＡ／Ｄ変換器、７は前記Ａ／Ｄ変換器６からのデジタルデータに基づいて、周波数データをＤＤＳに与えるＣＰＵ、８は基準発振器９からのクロック信号に基づいて、前記ＣＰＵからの周波数データの累積加算動作を実行し、これをＤ／Ａ変換してアナログ信号を出力するＤＤＳ、１０は前記ＤＤＳ８からのアナログ信号を分周して位相比較器４に与える分周器である。【０００６】
すなわち前記したＣＰＵ７とＤＤＳ８とは、ＰＬＬループに含まれることにより、前記した発振回路１とＤＤＳ出力の位相差が無くなるようにＤＤＳ８の発振周波数が高速に制御され、これにより発振回路１の発振周波数に追従するデジタルフェーズロックループを構成している。【０００７】
図１に示したように、ＰＬＬ回路中にＤＤＳを含む構成は、次に示す特許文献１に開示されている。
【特許文献１】特開平８−３４０２５４号公報
【０００８】
ところで、前記したＰＬＬ回路における発振回路１には、その発振源として水晶振動子が用いられる。この水晶振動子は水晶の結晶を薄い板状に切り出した切片の両側に電極として金属薄膜を取り付けた構造をしており、電極に交流電場を印加した場合に一定の共振周波数で振動する。この水晶振動子の電極上に物質が付着すると、物質の質量に比例して共振周波数が減少するので、これを微量天秤として利用することができる。この方法はＱＣＭ（Ｑｕａｒｔｓ  Ｃｒｙｓｔａｌ  Ｍｉｃｒｏｂａｌａｎｃｅ：水晶振動子マイクロバランス）法と呼ばれている。【０００９】
そこで、蒸着やスパッタリングなどの技術分野においては、前記したＱＣＭ法を膜厚計として利用しており、水晶振動子の共振周波数をモニターすることで、蒸着やスパッタリングなどにより成膜された膜厚や成膜速度を測定している。そして、水晶振動子の共振周波数をモニターする手段として、図１に示したようなＰＬＬ回路を利用している。【００１０】
図２は、膜厚測定器のブロック図を示すものであり、その基本構成は図１に示したＰＬＬ回路と同様である。したがって、図２に示す膜厚測定器においては、図１に示す構成と同一の機能を果たすブロックを同一符号で示している。【００１１】
なお、ＱＣＭ法を利用した前記膜厚測定器は、図２に示すように発振回路１とバッファ回路２により発振回路部Ａを構成しており、バッファ回路２の出力にフェーズロックする符号３〜１０で示す回路構成が、周波数計測部Ｂを構成している。また前記発振回路１に接続される水晶振動子１１は、蒸着もしくはスパッタリングがなされる真空チャンバーＣ内に収容される。このような構成により発振回路１の発振周波数を計測し、その値に基づいて膜厚と成膜速度の演算がなされる。【００１２】
前記したように、水晶振動子を圧電結晶として利用し、圧電結晶の電極膜に滞積される成膜材料の膜厚をＱＣＭ法により計測する構成は、次に示す特許文献２に開示されている。
【特許文献２】特開平１１−１６００５７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ところで、前記したＱＣＭ法を利用した膜厚測定器における水晶振動子の共振周波数は、基本波だけでなく３次や５次などの奇数倍のオーバートーン発振がよく知られているが、現実には基本発振のごく近傍に副共振（スプリアス）が多数存在する。【００１４】
図３は、基本発振周波数が６ＭＨｚのＡＴカット水晶振動子の周波数特性、すなわち水晶の基本発振とスプリアス発振を示す周波数特性の線図である。なお図３における縦軸はインピーダンス〔Ｉｍｐｅｄａｎｃｅ（ｏｈｍ）〕を示し、横軸は周波数〔Ｆｒｅｑｕｅｎｃｙ（ＭＨｚ）〕を示している。図３に示すように基本発振（ｆｕｎｄａｍｅｎｔａｌと表記）から約２００ｋＨｚ高いところに、第１のスプリアス発振（ｓｐｕｒｉｏｕｓ１と表記）が存在し、以後第２、第３のスプリアス（ｓｐｕｒｉｏｕｓ２，３と表記）と続く。【００１５】
また、前記した膜厚測定器にＱＣＭ法を利用する場合において、水晶振動子の電極に成膜される金属膜は、比較的厚く膜を付けても基本発振を維持できるが、有機膜の場合には薄い膜でも発振が不安定になったり、基本発振を維持できずスプリアス振動モードへ遷移してしまう。この状態が発生すると、膜厚や成膜速度を正確に測定することができなくなり、したがって水晶を頻繁に交換しなくてはならないという問題に発展する。【００１６】
図４は、図２に示す膜厚測定器において、水晶振動子１１として６ＭＨｚのＡＴカット水晶振動子を取り付けて、アルミキノリノール錯体（Ａｌｑ3 ）を蒸着したときの成膜速度と周波数の変化を示す例である。なお、この膜厚測定器における発振回路１は、一般的なコルピッツ発振回路を用いている。【００１７】
図４において、左軸は成膜速度〔Ｄｅｐｏｓｉｔｉｏｎ  Ｒａｔｅ（ｎｍ／ｓ）〕を示し、右軸は周波数〔Ｆｒｅｑｕｅｎｃｙ（ＭＨｚ）〕を示している。また横軸は経過時間〔Ｔｉｍｅ（ｍｉｎ）〕を示している。【００１８】
図４に示されたように、水晶振動子に堆積する膜が厚くなってくると、その発振波形にノイズやジッタが多く現れ、水晶振動子への成膜速度を正確に測定できないところが多数（図中に成膜速度不安定と表記）ある。また５．９ＭＨｚから５．８ＭＨｚでは、約２００ｋＨｚシフトしたスプリアス振動モードへ遷移（図中にスプリアス発振と表記）してしまっている様子が示されている。【００１９】
なお、図４においては成膜速度が０になり、かつ周波数の変化がない期間が５か所存在しているが、この期間は蒸着をしていない期間である。数日間に亘る測定であるため、蒸着装置を止めている期間が存在している。このような理由により図４に示された線図には蒸着停止の期間が含まれている。【００２０】
前記したように、スプリアス振動モードへ遷移してしまうと、水晶振動子の交換のために、真空チャンバーを頻繁に大気暴露せねばならず、生産効率が上がらないという問題もあった。【００２１】
この発明は、前記した問題点に着目してなされたものであり、発振波形に含まれるノイズやジッタ成分を大幅に低減することができるＰＬＬ回路を提供することを課題とするものであり、前記ＰＬＬ回路を利用して膜厚や成膜速度を正確に測定することができる膜厚測定器を提供することを課題とするものである。
【課題を解決するための手段】
【００２２】
前記した課題を解決するためになされたこの発明にかかるＰＬＬ回路は、独立請求項である請求項１に記載のとおり、第１信号と第２信号との位相差を検出する位相比較器と、前記位相比較器の比較出力を積分するループフィルタと、前記位相比較器に前記第１信号として基準信号をもたらす第１の発振回路と、前記ループフィルタの出力に応じた信号を出力する第２の発振回路とが備えられ、前記第２の発振回路の出力信号が前記位相比較器に対して前記第２信号として入力されるようにＰＬＬループが構成されているＰＬＬ回路であって、前記第２の発振回路の出力信号の一部が注入同期信号として、前記第１の発振回路に注入されるように構成されていることを特徴する。【００２３】
また、前記した課題を解決するためになされたこの発明にかかる膜厚測定器は、独立請求項である請求項３に記載のとおり、圧電素子を備えた発振回路と、前記発振回路の出力信号の周波数を計測する周波数計測回路とを備え、前記圧電素子上に成膜材料を堆積させ、前記成膜材料の堆積による前記圧電結晶の固有振動数の変化に基づいて、前記成膜材料の膜厚を測定する膜厚測定器であって、前記周波数計測回路は、前記発振回路の出力信号が基準信号として入力される位相比較器と、前記位相比較器の出力信号が入力されるループフィルタと、前記ループフィルタの出力信号をデジタル信号に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換機から出力されたデジタル信号が入力される演算回路と、前記演算回路から出力される周波数設定信号に応じた周波数の信号を出力するＤＤＳ（ダイレクトデジタルシンセサイザ）とを備え、前記ＤＤＳの出力信号は、前記位相比較器に対して前記基準信号との比較信号として入力されるように構成され、前記ＤＤＳの出力信号の一部が注入同期信号として、前記発振回路に注入されるように構成されていることを特徴とする。
【図面の簡単な説明】
【００２４】
【図１】従来のＤＤＳを使用したＰＬＬ回路のブロック図である。
【図２】図１に示すＰＬＬ回路を利用した従来の膜厚測定器の例を示したブロック図である。
【図３】図１に示すＰＬＬ回路における水晶の基本発振とスプリアス発振を示す周波数特性の線図である。
【図４】図２に示す膜厚測定器で測定した周波数変化と成膜速度を示す線図である。
【図５】この発明にかかるＤＤＳを使用したＰＬＬ回路のブロック図である。
【図６】図５に示すＰＬＬ回路によるものと、図１に示す従来のＰＬＬ回路によるものとの周波数の安定度を比較した線図である。
【図７】図５に示すＰＬＬ回路によるものと、図１に示す従来のＰＬＬ回路によるものとにおけるアラン分散の時間変化を示た線図である。
【図８】図５に示すＰＬＬ回路を利用したこの発明にかかる膜厚測定器の例を示したブロック図である。
【図９】図８に示す発振回路の具体的な回路構成例を示した結線図である。
【図１０】膜厚測定に供する水晶振動子の例を示した断面図である。
【図１１】図１０に示す水晶振動子の各面の状態を示した正面図である。
【図１２】水晶振動子の等価回路図である。
【図１３】水晶振動子に接続した直列インダクタンスの効果による等価直列抵抗の変化を示す線図である。
【図１４】水晶振動子に接続した直列インダクタンスの効果による周波数と成膜速度の変化を示す線図である。
【図１５】水晶振動子に接続した直列インダクタンスと注入同期信号の効果による周波数と成膜速度の変化を示す線図である。
【符号の説明】
【００２５】
１    発振回路（第１の発振回路）
２    バッファ回路
３    分周器
４    ループフィルタ
５    位相比較器
６    Ａ／Ｄ変換器
７    ＣＰＵ
８    ＤＤＳ（第２の発振回路）
９    基準発振器
１０  分周器
１１  圧電素子（水晶振動子）
１４  フィルタ回路
１５  分周器
Ａ    発振回路部
Ｂ    周波数計測部
Ｃ    真空チャンバー
Ｌ１  インダクタンス
Ｒ１  ダンプ抵抗
【発明を実施するための最良の形態】
【００２６】
以下、この発明にかかるＰＬＬ回路およびこれを用いた膜厚測定器について、図に示す実施の形態に基づいて説明する。まず図５はこの発明にかかるＰＬＬ回路の基本構成を示したブロック図である。なお、図５に示すＰＬＬ回路おいては、図１に示す構成と同一の機能を果たすブロックを同一符号で示している。したがってその詳細な説明は省略する。【００２７】
図５に示すＰＬＬ回路おいては、ＤＤＳ８（これを第２の発振回路とも言う。）の出力信号の一部が注入同期信号として、発振回路１（これを第１の発振回路とも言う。）に注入されるように構成されている点に特徴を有する。すなわち、図５に示すように、第２の発振回路としてのＤＤＳ８の出力信号は、高調波成分を除去して正弦波を得る為のフィルタ回路１４を介して分周器１５に供給され、この分周器１５による分周出力は、第１の発振回路１に対して注入同期信号として注入されるように構成されている。【００２８】
この構成によると、分周器１０を介した分周出力が位相比較器４に帰還されてＤＤＳ８を含むＰＬＬ回路を構成すると共に、分周器１５を介した分周出力が、第１の発振回路１に対して注入同期信号として注入されるように作用するので、結果としてこの後に説明するように、ノイズやジッタの少ない周波数の安定度を遥かに向上させたＰＬＬ回路を提供することができる。【００２９】
図６は、図５に示すこの発明にかかるＰＬＬ回路によるものと、図１に示す従来のＰＬＬ回路によるものの周波数の安定度を比較した測定結果を示している。なお図６における縦軸は、周波数〔Ｆｒｅｑｕｅｎｃｙ（Ｈｚ）〕を示し、横軸は経過時間〔Ｔｉｍｅ（Ｓｅｃ）〕を示している。そして、図５に示すこの発明にかかるＰＬＬ回路によるものは実線で（ＩＬ  ｆｒｅｑｕｅｎｃｙとして）示し、図１に示す従来のＰＬＬ回路によるものは白抜きで〔Ｒｅｆ  ｆｒｅｑｕｅｎｃｙとして〕示している。【００３０】
図１および図５における発振回路１としては、６ＭＨｚのＡＴカット水晶振動子を利用したコルピッツ発振回路を用い、分周器３として１／２の分周比のものを、また分周器１０として１／８の分周比のものを用いている。さらに図５に示すこの発明にかかるＰＬＬ回路における分周器１５は１／４の分周比のものが用いられている。【００３１】
また図７は、図５に示すこの発明にかかるＰＬＬ回路によるものと、図１に示す従来のＰＬＬ回路によるものにおけるアラン分散の時間変化を示している。この図７においても、この発明にかかるＰＬＬ回路によるものは実線で（ＩＬ  ａｌｌａｎ  ｖａｒｉａｎｃｅとして）示し、図１に示す従来のＰＬＬ回路によるものは白抜きで〔Ｒｅｆ  ａｌｌａｎ  ｖａｒｉａｎｃｅとして〕示している。【００３２】
図７に示すように発振回路の安定度としてアラン分散の平方根であるアラン標準偏差を指標とすると、図１に示した従来のＰＬＬ回路の出力信号におけるアラン標準偏差は、１．０ｅ-10 であるのに対し、図５に示したようにＤＤＳからの出力信号を発振回路１に注入した構成のＰＬＬ回路の出力信号におけるアラン標準偏差は、１．５ｅ-11 という結果が得られた。（平均化時間τ＝１のとき）【００３３】
なお、各種発振器のアラン標準偏差は、以下の通りであり、前記したＤＤＳ８の基準発振器９としてＴＣＸＯを使用しているにも関わらず、ルビジウム発振器と同等の安定度が得られ、この発明による前記したＰＬＬ回路によると非常に安定した出力を得る事ができるといえる。また、ＤＤＳの基準発振器９に更に高安定な発振器を使用すれば、さらに安定度を高めることができる。【００３４】
（１）ＴＣＸＯ（Ｔｅｍｐｅｒａｔｕｒｅ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｃｒｙｓｔａｌ  Ｏｓｃｉｌｌａｔｏｒ：温度補償型水晶発振器）＝水晶発振回路に温度補償回路を付加することにより高安定化を図ったもの。
アラン標準偏差：１．００ｅ-09 
（２）ルビジウム発振器
アラン標準偏差：３．００ｅ-11 
（３）ＯＣＸＯ（Ｏｖｅｎ  Ｃｏｎｔｒｏｌｌｅｄ  Ｃｒｙｓｔａｌ  Ｏｓｃｉｌｌａｔｏｒ：温度制御型水晶発振器）＝水晶発振回路を高温槽に挿入することにより高安定化を図ったもの。
アラン標準偏差：４．００ｅ-12 【００３５】
次に図８は、図５に示したＰＬＬ回路を利用したこの発明にかかる膜厚測定器の実施の形態をブロック図により示したものである。なお、図８に示す膜厚測定器の基本構成は図５に示したＰＬＬ回路と同様である。したがって、図８に示す膜厚測定器においては、図５に示す構成と同一の機能を果たすブロックを同一符号で示している。【００３６】
なお、図８に示す膜厚測定器においても、発振回路１とバッファ回路２により発振回路部Ａを構成しており、バッファ回路２の出力にフェーズロックする符号３〜１５で示す回路構成が、周波数計測部Ｂを構成している。また前記発振回路１に接続される水晶振動子１１は、蒸着もしくはスパッタリングがなされる真空チャンバーＣ内に収容される。【００３７】
加えて、図８に示す膜厚測定器においては、発振回路１にはＤＤＳ８からの同期信号が分周器１５を介して注入され、また発振回路１にはインダクタンスＬ１とダンプ抵抗Ｒ１との並列回路を介して水晶振動子１１が接続されている。なお、前記ダンプ抵抗Ｒ１は、前記インダクタンスＬ１と水晶振動子１１の後述する並列容量Ｃｂとの異常発振を防止するために設けられる。【００３８】
また、図９は図８に示す発振回路１の具体的な回路構成例を示すものであり、これは一般的なコルピッツ発振回路を示している。すなわちコルピッツ発振回路の基本形態は、トランジスタＱ１のベースとエミッタ間にコンデンサＣ１を、エミッタと接地間にコンデンサＣ２および抵抗Ｒ２を、ベースと接地間に抵抗Ｒ３および水晶振動子１１が接続される。【００３９】
なお、この実施の形態においては前記したとおり、水晶振動子１１にはインダクタンスＬ１とダンプ抵抗Ｒ１との並列回路が直列に接続されて、トランジスタＱ１のベースと接地間に接続されている。加えて前記トランジスタＱ１のベースには、前記したＤＤＳ８からの同期信号が分周器１５により分周され、これが結合素子２１を介して注入される。【００４０】
前記結合素子２１は、抵抗Ｒ４とコンデンサＣ３の直列回路により構成されているが、これは抵抗Ｒ４のみ、もしくはコンデンサＣ３のみにより構成されていても良い。またこの実施の形態はトランジスタを使用したコルピッツ発振回路を構成しているが他の一般的な発振回路を利用することもできる。【００４１】
斯くして、図８に示す膜厚測定器においては、発振回路部ＡにはＤＤＳ８からの同期信号が注入され、またインダクタンスＬ１とダンプ抵抗Ｒ１を介して水晶振動子１１が接続される。そして、周波数計測部Ｂは、発振回路部Ａからの入力を分周器３で分周した信号と、ＤＤＳ８の出力を分周器１０で分周した信号を位相比較器４で位相比較し、ループフィルタ５、Ａ／Ｄ変換器６を介してＣＰＵ７へ供給するように構成されている。【００４２】
前記ＣＰＵ７は、発振回路部Ａの出力とＤＤＳ８の出力との位相差が無くなるようにＤＤＳ８の発振周波数を高速に制御し、発振周波数に追従するデジタルフェーズロックループを構成する。またＤＤＳ８の出力を分周器１５で分周し、発振回路１への注入同期信号として入力する第２のフィードバックループを構成している。  【００４３】
図１０は前記したＱＣＭ方式の膜厚測定に供する圧電体としての水晶振動子の例を示すものである。この水晶振動子１１は前記したように水晶の結晶を薄い板状に切り出した切片１１ａの両側に金属薄膜による電極１１ｂおよび１１ｃを取り付けた構造をしている。そして前記電極１１ｂおよび１１ｃ間に交流電場を印加した場合に一定の共振周波数で振動するように作用する。【００４４】
前記したＱＣＭ方式の膜厚測定に供する水晶振動子は、成膜物質２２が滞積される金属薄膜としての電極１１ｂは、図１１（Ａ）に示すように水晶切片と同形状の円形になされている。また他方の電極は図１１（Ｂ）に示すように、中央部に島状の領域が形成されると共に、周縁部に形成された環状の電極と一部で連結された形状になされている。【００４５】
図１２は、前記した水晶振動子１１の等価回路である。等価直列インダクタンスＬａ、等価直列容量Ｃａ、等価直列抵抗Ｒａ、および並列容量Ｃｂで表すことができる。等価直列インダクタンスＬａは密度、等価直列容量Ｃａは粘度、等価直列抵抗Ｒａは振動損失を示すファクターで、並列容量Ｃｂは、水晶振動子が水晶を電極でサンドイッチする構造であるためコンデンサとしての値である。【００４６】
前記したように電極１１ｂに成膜物質２２が滞積されると、質量付加効果により振動損失が増大し、共振特性は大きく鈍化していく。インピーダンスアナライザで水晶振動子の周波数特性を測定すると、この等価回路の各定数を算出することができる。【００４７】
図３で示した基本発振と１番目のスプリアスの振動損失である等価直列抵抗をそれぞれ周波数を変えて測定したときのグラフが図１３である。なお図１３において縦軸は等価直列抵抗の値〔ｅｑｕｉｖａｌｅｎｔ  ｓｅｒｉｅｓ  ｒｅｓｉｓｔａｎｃｅ（ｏｈｍ）〕を示し、横軸は周波数〔Ｆｒｅｑｕｅｎｃｙ（ＭＨｚ）〕を示している。【００４８】
この図１３を見ると、前記した図４でスプリアス振動モードへ遷移した５．９ＭＨｚから５．８ＭＨｚの間で基本発振の等価直列抵抗が大きく変化し、スプリアスのそれの値と逆転しているところもある。さらに膜が付いて発振周波数が低くなってくると等価直列抵抗の値が安定しなくなることがわかる。【００４９】
この等価直列抵抗の変化により基本発振を維持できず、スプリアス発振モードへ遷移したり発振周波数が安定しなくなると考えられる。ここで、図８および図９に示すように水晶振動子１１に直列にインダクタンスＬ１、たとえば４．７μＨを接続して周波数特性を測定すると、基本発振とスプリアスの等価直列抵抗の逆転現象は無くなり、その値も安定していることがわかる。【００５０】
図１４は、図４に示した場合と同じ条件において、水晶振動子１１に直列にインダクタンスＬ１を接続したときの成膜速度と周波数の変化特性を示している。但し、水晶振動子の発振周波数が５．９ＭＨｚから５．８ＭＨｚの領域へ早く到達できるように、成膜速度が０．２ｎｍ／ｓｅｃから０．６ｎｍ／ｓｅｃになるように蒸発源のパワーを上げて測定している。このグラフを見ると、スプリアス振動モードへ遷移することなく基本発振を維持していることがわかる。しかし図１４を見ると、まだ成膜速度が安定しておらず、測定した発振周波数にノイズやジッタがある。  【００５１】
前記したＤＤＳ８の出力は、高速で水晶振動子の発振周波数の変化に追従しており、またその発振波形にはノイズやジッタ−が非常に少ない。このＤＤＳ８の出力を発振回路に注入すると引き込み現象が誘発され水晶振動子の発振が安定し、ノイズやジッタが非常に小さくなる。この注入同期回路は周波数計測部のＤＤＳ８の出力を注入する新たなフィードバック回路となるため大きく変化する水晶振動子の発振周波数に追従しながら安定な発振を継続することができる。【００５２】
図１５は、このときの成膜速度と周波数の変化特性を示している。成膜速度が非常に安定して測定できていることがわかる。斯くして前記した注入同期法により、水晶振動子がノイズやジッタの無い安定した発振となり、精度良く周波数を測定でき、膜厚や成膜速度が正確に測定することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2010032328.tif 000011
【図１０】
2010032328.tif 000012
【図１１】
2010032328.tif 000013
【図１２】
2010032328.tif 000014
【図１３】
2010032328.tif 000015
【図１４】
2010032328.tif 000016
【図１５】
2010032328.tif 000017
【手続補正書】
【提出日】平成22年10月4日(2010.10.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
圧電素子を備えた発振回路と、前記発振回路の出力信号の周波数を計測する周波数計測回路とを備え、前記圧電素子上に成膜材料を堆積させ、前記成膜材料の堆積による前記圧電結晶の固有振動数の変化に基づいて、前記成膜材料の膜厚を測定する膜厚測定器であって、
前記周波数計測回路は、前記発振回路の出力信号が基準信号として入力される位相比較器と、前記位相比較器の出力信号が入力されるループフィルタと、前記ループフィルタの出力信号をデジタル信号に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換機から出力されたデジタル信号が入力される演算回路と、前記演算回路から出力される周波数設定信号に応じた周波数の信号を出力するＤＤＳ（ダイレクトデジタルシンセサイザ）とを備え、
前記ＤＤＳの出力信号は、前記位相比較器に対して前記基準信号との比較信号として入力されるように構成され、前記ＤＤＳの出力信号の一部が注入同期信号として、前記発振回路に注入されるように構成されていることを特徴とする膜厚測定器。
【請求項２】
前記発振回路において、前記圧電素子と直列にインダクタンスが接続されていることを特徴とする請求項１に記載された膜厚測定器。
【請求項３】
前記インダクタンスと並列に抵抗素子が接続されていることを特徴とする請求項２に記載された膜厚測定器。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
この発明は、出力信号におけるノイズやジッタを低減させたＰＬＬ回路をＱＣＭ方式の膜厚計用発振回路に用いることで、膜厚および成膜速度を正確に測定することができる膜厚測定器に関する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】削除
【補正の内容】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
前記した課題を解決するためになされたこの発明にかかる膜厚測定器は、独立請求項である請求項１に記載のとおり、圧電素子を備えた発振回路と、前記発振回路の出力信号の周波数を計測する周波数計測回路とを備え、前記圧電素子上に成膜材料を堆積させ、前記成膜材料の堆積による前記圧電結晶の固有振動数の変化に基づいて、前記成膜材料の膜厚を測定する膜厚測定器であって、前記周波数計測回路は、前記発振回路の出力信号が基準信号として入力される位相比較器と、前記位相比較器の出力信号が入力されるループフィルタと、前記ループフィルタの出力信号をデジタル信号に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換機から出力されたデジタル信号が入力される演算回路と、前記演算回路から出力される周波数設定信号に応じた周波数の信号を出力するＤＤＳ（ダイレクトデジタルシンセサイザ）とを備え、前記ＤＤＳの出力信号は、前記位相比較器に対して前記基準信号との比較信号として入力されるように構成され、前記ＤＤＳの出力信号の一部が注入同期信号として、前記発振回路に注入されるように構成されていることを特徴とする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
以下、この発明にかかるＰＬＬ回路を用いた膜厚測定器について、図に示す実施の形態に基づいて説明する。まず図５はこの発明にかかる膜厚測定器に用いられるＰＬＬ回路の基本構成を示したブロック図である。なお、図５に示すＰＬＬ回路おいては、図１に示す構成と同一の機能を果たすブロックを同一符号で示している。したがってその詳細な説明は省略する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
図６は、図５に示すＰＬＬ回路によるものと、図１に示す従来のＰＬＬ回路によるものの周波数の安定度を比較した測定結果を示している。なお図６における縦軸は、周波数〔Ｆｒｅｑｕｅｎｃｙ（Ｈｚ）〕を示し、横軸は経過時間〔Ｔｉｍｅ（Ｓｅｃ）〕を示している。そして、図５に示すＰＬＬ回路によるものは実線で（ＩＬ  ｆｒｅｑｕｅｎｃｙとして）示し、図１に示す従来のＰＬＬ回路によるものは白抜きで〔Ｒｅｆ  ｆｒｅｑｕｅｎｃｙとして〕示している。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
図１および図５における発振回路１としては、６ＭＨｚのＡＴカット水晶振動子を利用したコルピッツ発振回路を用い、分周器３として１／２の分周比のものを、また分周器１０として１／８の分周比のものを用いている。さらに図５に示すＰＬＬ回路における分周器１５は１／４の分周比のものが用いられている。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
また図７は、図５に示すＰＬＬ回路によるものと、図１に示す従来のＰＬＬ回路によるものにおけるアラン分散の時間変化を示している。この図７においても、図５に示すＰＬＬ回路によるものは実線で（ＩＬ  ａｌｌａｎ  ｖａｒｉａｎｃｅとして）示し、図１に示す従来のＰＬＬ回路によるものは白抜きで〔Ｒｅｆ  ａｌｌａｎ  ｖａｒｉａｎｃｅとして〕示している。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
なお、各種発振器のアラン標準偏差は、以下の通りであり、前記したＤＤＳ８の基準発振器９としてＴＣＸＯを使用しているにも関わらず、ルビジウム発振器と同等の安定度が得られ、図５に示す前記したＰＬＬ回路によると非常に安定した出力を得る事ができるといえる。また、ＤＤＳの基準発振器９に更に高安定な発振器を使用すれば、さらに安定度を高めることができる。
【手続補正書】
【提出日】平成23年4月25日(2011.4.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
圧電素子を備えた発振回路と、前記発振回路の出力信号の周波数を計測する周波数計測回路とを備え、前記圧電素子上に成膜材料を堆積させ、前記成膜材料の堆積による前記圧電素子の固有振動数の変化に基づいて、前記成膜材料の膜厚を測定する膜厚測定器であって、
前記周波数計測回路は、前記発振回路の出力信号が基準信号として入力される位相比較器と、前記位相比較器の出力信号が入力されるループフィルタと、前記ループフィルタの出力信号をデジタル信号に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換機から出力されたデジタル信号が入力される演算回路と、前記演算回路から出力される周波数設定信号に応じた周波数の信号を出力するＤＤＳ（ダイレクトデジタルシンセサイザ）とを備え、
前記ＤＤＳの出力信号は、前記位相比較器に対して前記基準信号との比較信号として入力されるように構成され、前記ＤＤＳの出力信号の一部が注入同期信号として、前記発振回路に注入されるように構成されていることを特徴とする膜厚測定器。
【請求項２】
前記発振回路において、前記圧電素子と直列にインダクタンスが接続されていることを特徴とする請求項１に記載された膜厚測定器。
【請求項３】
前記インダクタンスと並列に抵抗素子が接続されていることを特徴とする請求項２に記載された膜厚測定器。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
前記したように、水晶振動子を圧電素子として利用し、圧電素子の電極膜に滞積される成膜材料の膜厚をＱＣＭ法により計測する構成は、次に示す特許文献２に開示されている。
【特許文献２】特開平１１−１６００５７号公報
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
前記した課題を解決するためになされたこの発明にかかる膜厚測定器は、独立請求項である請求項１に記載のとおり、圧電素子を備えた発振回路と、前記発振回路の出力信号の周波数を計測する周波数計測回路とを備え、前記圧電素子上に成膜材料を堆積させ、前記成膜材料の堆積による前記圧電素子の固有振動数の変化に基づいて、前記成膜材料の膜厚を測定する膜厚測定器であって、前記周波数計測回路は、前記発振回路の出力信号が基準信号として入力される位相比較器と、前記位相比較器の出力信号が入力されるループフィルタと、前記ループフィルタの出力信号をデジタル信号に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換機から出力されたデジタル信号が入力される演算回路と、前記演算回路から出力される周波数設定信号に応じた周波数の信号を出力するＤＤＳ（ダイレクトデジタルシンセサイザ）とを備え、前記ＤＤＳの出力信号は、前記位相比較器に対して前記基準信号との比較信号として入力されるように構成され、前記ＤＤＳの出力信号の一部が注入同期信号として、前記発振回路に注入されるように構成されていることを特徴とする。
【国際調査報告】
2010032328.tif 000018
2010032328.tif 000019
2010032328.tif 000020
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