(57)【要約】  フィードバック容量(Cfa,Cfb)は、入力信号(SIN)の電圧レベルに応じた電荷を蓄積する。次に、出力電圧(VOUTP,VOUTN)がフィードバック容量(Cfa,Cfb)をそれぞれ介して差動増幅器(AMP)の２つの入力端子にそれぞれフィードバックされ、サンプリング容量(Csa,Csb)は、入力信号(Sin)の信号レベルと出力電圧(VOUTP,VOUTN)との差に応じた正電荷および負電荷をそれぞれ蓄積する。次に、サンプリング容量(Csa,Csb)にそれぞれ蓄積された正電荷および負電荷は、差動増幅器(AMP)の第２つの入力端子にそれぞれ転送され、出力電圧(VOUTP,VOUTN)がフィードバック容量(Cfa,Cfb)をそれぞれ介して差動増幅器(AMP)の２つの入力端子にそれぞれフィードバックされる。
2010103580.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２の入力端子と第１および第２の出力端子を有する差動増幅器と、
第１および第２のフィードバック容量と、
第１および第２のサンプリング容量と、
接続制御部とを備え、
前記接続制御部は、
第１の期間において、第１および第２のフィードバック容量のそれぞれに入力信号の電圧レベルに応じた電荷を蓄積させ、
第２の期間において、前記第１および第２の出力端子における第１および第２の出力電圧が前記第１の期間における前記入力信号の電圧レベルに保持されるように、前記第１および第２の出力電圧を前記第１および第２のフィードバック容量をそれぞれ介して前記第１および第２の入力端子にそれぞれフィードバックさせるとともに、前記第１および第２のサンプリング容量に前記入力信号の電圧レベルと前記第１の出力電圧との差に応じた正電荷および前記入力信号の電圧レベルと前記第２の出力電圧との差に応じた負電荷をそれぞれ蓄積させ、
第３の期間において、前記第１および第２のサンプリング容量に蓄積された前記正電荷および前記負電荷を前記第１および第２の入力端子にそれぞれ転送するとともに、前記第１および第２の出力電圧を前記第１および第２のフィードバック容量をそれぞれ介して前記第１および第２の入力端子にそれぞれフィードバックさせる
ことを特徴とするスイッチトキャパシタ増幅回路。
【請求項２】
請求項１において、
前記接続制御部は、前記第１，第２，および第３の期間にそれぞれ対応する第１，第２，および第３の接続状態を切替可能であり、
前記第１の接続状態では、前記第１および第２のフィードバック容量は、前記入力信号が供給される入力ノードと所定電圧が供給される所定ノードとの間に並列に接続され、
前記第２の接続状態では、前記第１および第２の出力端子は、前記第１および第２のフィードバック容量をそれぞれ介して前記第１および第２の入力端子にそれぞれ接続され、前記第１のサンプリング容量の一方端および他方端は前記第１の出力端子および前記入力ノードにそれぞれ接続され、前記第２のサンプリング容量の一方端および他方端は前記入力ノードおよび前記第２の出力端子にそれぞれ接続され、
前記第３の接続状態では、前記第１および第２の出力端子は、前記第１および第２のフィードバック容量をそれぞれ介して前記第１および第２の入力端子にそれぞれ接続され、前記第１および第２のサンプリング容量のそれぞれの一方端は互いに接続され、前記第１および第２のサンプリング容量の他方端は前記第１および第２の入力端子にそれぞれ接続される
ことを特徴とするスイッチトキャパシタ増幅回路。
【請求項３】
請求項１において、
前記差動増幅器のコモンモード電圧が予め定められた目標電圧になるように、前記差動増幅器のテール電流を制御するコモンモードフィードバック回路をさらに備える
ことを特徴とするスイッチトキャパシタ増幅回路。
【請求項４】
請求項３において、
前記差動増幅器は、前記テール電流を制御するための電流制御トランジスタを有し、
前記コモンモードフィードバック回路は、
前記電流制御トランジスタのゲートにそれぞれの一方端が接続された第１および第２の容量と、
前記第１および第２の出力端子と前記電流制御トランジスタのゲートとの間にそれぞれ接続された第３および第４の容量と、
前記第１の期間において前記電流制御トランジスタのゲートに制御電圧を供給し、前記第２および第３の期間において前記制御電圧の供給を停止する第１の切替部と、
前記第１および第２の期間において前記第１および第２の容量のそれぞれの他方端に設定電圧を供給し、前記第３の期間において前記第１および第２の容量の他方端を前記第１および第２の出力端子にそれぞれ接続する第２の切替部とを含む
ことを特徴とするスイッチトキャパシタ増幅回路。
【請求項５】
請求項１〜４のいずれか１項において、
前記接続制御部は、前記第１の期間において、前記第１のフィードバック容量に前記入力信号の電圧レベルと第１の基準電圧との差に応じた電荷を蓄積させ、前記第２のフィードバック容量に前記入力信号の電圧レベルと第２の基準電圧と差に応じた電荷を蓄積させる
ことを特徴とするスイッチトキャパシタ増幅回路。
【請求項６】
被写体の映像を電気信号に変換するイメージセンサと、
前記電気信号を差動電圧に変換する相関二重サンプリング回路と、
前記差動電圧を増幅する利得制御増幅回路と、
前記利得制御増幅回路によって増幅された差動電圧をデジタルデータに変換するアナログ・デジタル変換回路とを備え、
前記相関二重サンプリング回路は、請求項１〜４のいずれか１項に記載のスイッチトキャパシタ増幅回路であり、前記差動電圧は、前記第１および第２の出力電圧からなる
ことを特徴とするアナログフロントエンド回路。
【請求項７】
被写体の映像を電気信号に変換するイメージセンサと、
前記電気信号を差動電圧に変換する相関二重サンプリング回路と、
前記差動電圧をデジタルデータに変換するアナログ・デジタル変換回路と、
補正回路とを備え、
前記相関二重サンプリング回路は、請求項５に記載のスイッチトキャパシタ増幅回路であり、前記差動電圧は、前記第１および第２の出力電圧からなり、
前記補正回路は、前記デジタルデータに応じて前記第１および第２の基準電圧を補正する
ことを特徴とするアナログフロントエンド回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、スイッチトキャパシタ増幅回路に関する。
【背景技術】
【０００２】
従来、差動増幅器と複数の容量と複数のスイッチとを備え、複数のスイッチを切り替えることにより入力信号に応じた差動電圧を出力するスイッチトキャパシタ増幅回路が知られている。また、スイッチトキャパシタ増幅回路は、種々の用途に広く利用されており、例えば、アナログ画像信号処理回路（例えば、携帯電話カメラ、デジタルスチールカメラ、スキャナーなど）では、ＣＣＤ（Charge Coupled Device）やＣＭＯＳセンサなどのイメージセンサによって得られた電気信号から画素信号を抽出する相関二重サンプリング回路として利用されている（例えば、非特許文献１や特許文献１など）。【０００３】
図９は、非特許文献１に開示されたスイッチトキャパシタ増幅回路の構成を示す。図９において、まず、スイッチ８０１，８０７，８０７，８０８がオンになることにより、入力電圧ＶＩＮ（フィードスルー電圧）が、一方のサンプリング容量Ｃｓにサンプリングされる。次に、スイッチ８０１，８０８がオフになるとともにスイッチ８０２，８０９がオンになることにより、入力電圧ＶＩＮ（データ電圧）が、他方のサンプリング容量Ｃｓにサンプリングされる。次に、スイッチ８０２，８０７，８０７がオフになるとともにスイッチ８０４，８０６，８０６，８０８がオンになることにより、２つのサンプリング容量Ｃｓ，Ｃｓにそれぞれ保持された電圧（フィードスルー電圧，データ電圧）の差に応じた出力電圧ＶＯＵＴＰ，ＶＯＵＴＮが出力される。なお、このスイッチトキャパシタ増幅回路は、出力電圧ＶＯＵＴＰおよび電圧Ｒｅｆｂを容量Ｃｏｆｆに選択的に供給するスイッチと、出力電圧ＶＯＵＴＮおよび電圧Ｒｅｆｔを容量Ｃｏｆｆに選択的に供給するスイッチと、デジタル・アナログ変換器（ＤＡＣ）と一方のフィードバック容量Ｃｆとの接続状態を切り替えるスイッチ８０５と、電圧Ｒｅｆｔと他方のフィードバック容量Ｃｆとの接続状態を切り替えるスイッチ８０５とをさらに備えている。【０００４】
図１０は、特許文献１に開示されたスイッチトキャパシタ増幅回路の構成を示す。図１０において、まず、スイッチ９０１，９０１がオンになることにより、入力電圧ＶＩＮ（フィードスルー電圧）が、一方のサンプリング容量Ｃｓにサンプリングされ、基準電圧Ｒｅｆが、他方のサンプリング容量Ｃｓにサンプリングされる。次に、スイッチ９０１，９０１がオフになるとともにスイッチ９０２，９０２がオンになることにより、入力電圧ＶＩＮ（データ電圧）が、フィードスルー電圧を保持しているサンプリング容量Ｃｓに供給され、フィードスルー電圧とデータ電圧との差に応じた出力電圧ＶＯＵＴＰ，ＶＯＵＴＮが出力される。【０００５】
ここで、フィードスルー電圧を“Ｖｆ”、データ電圧を“Ｖｄ”とすると、図９，図１０に示された従来の相関二重サンプリング回路の入出力特性は、次の［式Ａ］のように表現できる。【０００６】
【数１】
2010103580.tif 000003
【０００７】
［式Ａ］に示されたように、従来の相関二重サンプリング回路の増幅利得は、フィードバック容量Ｃｆに対するサンプリング容量Ｃｓの容量比（Ｃｓ／Ｃｆ）に相当する。また、スイッチトキャパシタ増幅回路の閉ループ帯域幅は、差動増幅器のテール電流とフィードバックファクタβとに比例する。ここで、容量比（Ｃｓ／Ｃｆ）を“α”とすると、フィードバックファクタβは、次の［式Ｂ］のようになる。【０００８】
【数２】
2010103580.tif 000004
【０００９】
［式Ｂ］に示されたように、フィードバックファクタβは、容量比（Ｃｓ／Ｃｆ）に反比例する。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特許第３５７０３０１号公報
【非特許文献】
【００１１】
【非特許文献１】1996 Symposium on VLSI Circuits Digest of Technical Papers p96-97
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、従来のスイッチトキャパシタ増幅回路では、増幅利得を増加させるためにフィードバック容量に対するサンプリング容量の容量比を増加させると、容量面積が大きくなってしまう。また、容量比が増加すると、フィードバックファクタが減少するため、スイッチトキャパシタ増幅回路のセトリング特性が劣化してしまう。さらに、フィードバックファクタの減少によって閉ループ帯域幅が狭くなることを抑制するために、差動増幅器のテール電流を増加させなければならない。そのため、消費電力を低減することが困難であった。【００１３】
そこで、この発明は、フィードバック容量に対するサンプリング容量の容量比よりも増幅利得を大きくすることができるスイッチトキャパシタ増幅回路を提供することを目的とする。
【課題を解決するための手段】
【００１４】
この発明の１つの局面に従うと、スイッチトキャパシタ増幅回路は、第１および第２の入力端子と第１および第２の出力端子を有する差動増幅器と、第１および第２のフィードバック容量と、第１および第２のサンプリング容量と、接続制御部とを備え、上記接続制御部は、第１の期間において、第１および第２のフィードバック容量のそれぞれに入力信号の電圧レベルに応じた電荷を蓄積させ、第２の期間において、上記第１および第２の出力端子における第１および第２の出力電圧が上記第１の期間における上記入力信号の電圧レベルに保持されるように、上記第１および第２の出力電圧を上記第１および第２のフィードバック容量をそれぞれ介して上記第１および第２の入力端子にそれぞれフィードバックさせるとともに、上記第１および第２のサンプリング容量に上記入力信号の電圧レベルと上記第１の出力電圧との差に応じた正電荷および上記入力信号の電圧レベルと上記第２の出力電圧との差に応じた負電荷をそれぞれ蓄積させ、第３の期間において、上記第１および第２のサンプリング容量に蓄積された上記正電荷および上記負電荷を上記第１および第２の入力端子にそれぞれ転送するとともに、上記第１および第２の出力電圧を上記第１および第２のフィードバック容量をそれぞれ介して上記第１および第２の入力端子にそれぞれフィードバックさせる。上記スイッチトキャパシタ増幅回路では、フィードバック容量に対するサンプリング容量の容量比よりも増幅利得を大きくすることができる（例えば、増幅利得を容量比の２倍に設定できる）。これにより、容量比が従来と同等であっても、増幅利得を大きくすることができる。また、増幅利得が従来と同等であっても、容量比を小さくすることができるので、容量面積を小さくすることができるとともに、フィードバックファクタを大きくすることができる。【００１５】
上記スイッチトキャパシタ増幅回路は、上記差動増幅器のコモンモード電圧が予め定められた目標電圧になるように上記差動増幅器のテール電流を制御するコモンモードフィードバック回路をさらに備えていても良い。このように構成することにより、コモンモード電圧を所定電圧に安定させることができる。【００１６】
上記差動増幅器は、上記テール電流を制御するための電流制御トランジスタを有していも良く、上記コモンモードフィードバック回路は、上記電流制御トランジスタのゲートにそれぞれの一方端が接続された第１および第２の容量と、上記第１および第２の出力端子と上記電流制御トランジスタのゲートとの間にそれぞれ接続された第３および第４の容量と、上記第１の期間において上記電流制御トランジスタのゲートに制御電圧を供給し、上記第２および第３の期間において上記制御電圧の供給を停止する第１の切替部と、上記第１および第２の期間において上記第１および第２の容量のそれぞれの他方端に設定電圧を供給し、上記第３の期間において上記第１および第２の容量の他方端を上記第１および第２の出力端子にそれぞれ接続する第２の切替部とを含んでいても良い。第１の容量と第３の容量の容量比（または、第２の容量と第４の容量との容量比）を調整することにより、コモンモード電圧を任意に設定できる。【００１７】
また、上記接続制御部は、上記第１の期間において、上記第１のフィードバック容量に上記入力信号の電圧レベルと第１の基準電圧との差に応じた電荷を蓄積させ、上記第２のフィードバック容量に上記入力信号の電圧レベルと第２の基準電圧と差に応じた電荷を蓄積させても良い。このように構成することにより、第１および第２の出力電圧からなる差動電圧の振幅を任意に設定できる。
【発明の効果】
【００１８】
以上のように、フィードバック容量に対するサンプリング容量の容量比よりもスイッチトキャパシタ増幅回路の増幅利得を大きくすることができる。
【図面の簡単な説明】
【００１９】
【図１】図１は、実施形態１による撮像装置の構成例を示す図である。
【図２】図２は、図１に示したスイッチトキャパシタ増幅回路の構成例を示す図である。
【図３】図３は、図２に示したスイッチトキャパシタ増幅回路による動作について説明するためのタイミングチャートである。
【図４】図４は、図２に示した差動増幅器およびコモンモードフィードバック回路の構成例を示す図である。
【図５】図５は、図４に示したコモンモードフィードバック回路の変形例について説明するための図である。
【図６】図６は、実施形態２による撮像装置の構成例を示す図である。
【図７】図７は、図６に示したスイッチトキャパシタ増幅回路の構成例を示す図である。
【図８】図８Ａは、図２に示したスイッチトキャパシタ増幅回路における差動電圧の振幅について説明するための波形図である。図８Ｂは、図７に示したスイッチトキャパシタ増幅回路における差動電圧の振幅について説明するための波形図である。
【図９】図９は、従来のスイッチトキャパシタ増幅回路の構成例を示す図である。
【図１０】図１０は、従来のスイッチトキャパシタ増幅回路の別の構成例を示す図である。
【発明を実施するための形態】
【００２０】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
【００２１】
（実施形態１）
図１は、実施形態１による撮像装置の構成例を示す。この撮像装置は、被写体の映像を電気信号に光電変換するイメージセンサ１０と、イメージセンサ１０によって得られた電気信号をデジタルデータＤ１５に変換するアナログフロントエンド回路１１と、アナログフロントエンド回路１１によって得られたデジタルデータＤ１５に対してデジタル処理を施すデジタル信号処理回路（ＤＳＰ）１２とを備える。イメージセンサ１０は、例えば、ＣＣＤイメージセンサやＣＭＯＳイメージセンサである。ここでは、アナログフロントエンド回路１１は、容量Ｃ１０を介してイメージセンサ１０に接続されている（ＡＣ結合されている）。
【００２２】
アナログフロントエンド回路１１は、スイッチトキャパシタ増幅回路１３と、利得制御増幅回路（ＧＣＡ）１４と、アナログ・デジタル変換回路（ＡＤＣ）１５と、可変直流電源１６とを含む。スイッチトキャパシタ増幅回路１３は、相関二重サンプリング回路（ＣＤＳ）として利用され、入力信号ＳＩＮ（容量Ｃ１０を介して供給された電気信号）に対して相関二重サンプリングを施すことにより入力信号ＳＩＮを出力電圧ＶＯＵＴＰ，ＶＯＵＴＮからなる差動電圧に変換する。利得制御増幅回路１４は、スイッチトキャパシタ増幅回路１３からの差動電圧を増幅して出力電圧Ｖ１４Ｐ，Ｖ１４Ｎからなる差動電圧として出力する。アナログ・デジタル変換回路１５は、利得制御増幅回路１４からの差動電圧をデジタルデータＤ１５に変換する。可変直流電源１６は、出力電圧ＶＯＵＴＰ，ＶＯＵＴＮがスイッチトキャパシタ増幅回路１３の出力レンジ内に収まるように入力信号ＳＩＮの電圧レベルを調整する。
【００２３】
図２は、図１に示したスイッチトキャパシタ増幅回路１３の構成例を示す。スイッチトキャパシタ増幅回路１３は、２入力２出力型の差動増幅器ＡＭＰと、フィードバック容量Ｃｆａ，Ｃｆｂと、サンプリング容量Ｃｓａ，Ｃｓｂと、スイッチ１００ａ，１００ｂ，１０１ａ，１０１ｂ，…，１０７ａ，１０７ｂ（接続制御部）と、コモンモードフィードバック回路（ＣＭＦＢ）１１１とを含む。なお、図２には、入出力インピーダンスの簡易モデルとして交流電源および容量対が図示されている。
【００２４】
図３のように、入力信号ＳＩＮの電圧レベルは、フィードスルー電圧Ｖｆからデータ電圧Ｖｄへ遷移する。また、制御信号ＳＨａ，ＣＫ１，ＣＫ２は、それぞれ、期間Ｐ１，Ｐ２，Ｐ３においてローレベルからハイレベルに遷移する。制御信号ＳＨｂは、制御信号ＳＨａの反転信号に相当し、期間Ｐ１においてハイレベルからローレベルに遷移する。これらの制御信号ＳＨａ，ＳＨｂ，ＣＫ１，ＣＫ２の遷移に応答してスイッチ１００ａ，１００ｂ，１０１ａ，１０１ｂ，…，１０７ａ，１０７ｂが切り替わることにより、差動電圧（ＶＯＵＴＰ−ＶＯＵＴＮ）が出力される。
【００２５】
次に、図２に示したスイッチトキャパシタ増幅回路１３による動作について説明する。
【００２６】
〔期間Ｐ１〕
期間Ｐ１において、制御信号ＣＫ１，ＣＫ２がローレベルであるので、スイッチ１０４ａ，１０４ｂ，１０５ａ，１０５ｂ，１０６，１０７ａ，１０７ｂがオフになっている。制御信号ＳＨａがハイレベルに遷移し制御信号ＳＨｂがローレベルに遷移すると、スイッチ１００ａ，１００ｂ，１０１ａ，１０１ｂ，１０２ａ，１０２ｂがオンになり、スイッチ１０３ａ，１０３ｂがオフになる。これにより、フィードバック容量Ｃｆａ，Ｃｆｂは、入力信号ＳＩＮが供給される入力ノードＮＩＮと所定電圧ＶＡ（例えば、電源電圧の１／２に相当する電圧）が供給されるノードＮＡとの間に接続される。また、差動増幅器ＡＭＰの非反転出力端子および反転出力端子は入力ノードＮＩＮに接続される。
【００２７】
このような接続状態（第１の接続状態）に切り替えることにより、フィードバック容量Ｃｆａ，Ｃｆｂは、入力信号ＳＩＮの電圧レベル（フィードスルー電圧Ｖｆ）と電圧ＶＡとの差に応じた電荷を蓄積する。また、出力電圧ＶＯＵＴＰ，ＶＯＵＴＮは、入力信号ＳＩＮの電圧レベル（Ｖｆ）に初期化される。
【００２８】
〔期間Ｐ２〕
次に、期間Ｐ２において、制御信号ＳＨａ，ＳＨｂがそれぞれローレベル，ハイレベルであるので、スイッチ１００ａ，１００ｂ，１０１ａ，１０１ｂ，１０２ａ，１０２ｂがオフになっており、スイッチ１０３ａ，１０３ｂがオンになっている。制御信号ＣＫ２はローレベルであるので、スイッチ１０６，１０７ａ，１０７ｂはオフになっている。制御信号ＣＫ１がハイレベルに遷移すると、スイッチ１０４ａ，１０４ｂ，１０５ａ，１０５ｂがオンになる。これにより、差動増幅器ＡＭＰの反転入力端子および非反転出力端子はノードＮＡから切り離され、差動増幅器ＡＭＰの非反転出力端子および反転出力端子は、フィードバック容量Ｃｆａ，Ｃｆｂをそれぞれ介して差動増幅器ＡＭＰの反転入力端子および非反転入力端子に接続される。サンプリング容量Ｃｓａの一方端は、差動増幅器ＡＭＰの非反転出力端子に接続されるとともに、サンプリング容量Ｃｓａの他方端は、入力ノードＮＩＮに接続される。これとは逆に、サンプリング容量Ｃｓｂの一方端は、入力ノードＮＩＮに接続され、サンプリング容量Ｃｓｂの他方端は、差動増幅器ＡＭＰの反転出力端子に接続される。
【００２９】
このような接続状態（第２の接続状態）に切り替えることにより、出力電圧ＶＯＵＴＰ，ＶＯＵＴＮが期間Ｐ１における入力信号ＳＩＮの電圧レベル（Ｖｆ）に保持されるように、出力電圧ＶＯＵＴＰ，ＶＯＵＴＮは、フィードバック容量Ｃｆａ，Ｃｆｂをそれぞれ介して差動増幅器ＡＭＰの反転入力端子および非反転入力端子にそれぞれフィードバックされる。また、サンプリング容量ＣＳａは、入力信号ＳＩＮの電圧レベルと出力電圧ＶＯＵＴＰとの差に応じた正電荷を蓄積し、サンプリング容量Ｃｓｂは、入力信号ＳＩＮの電圧レベルと出力電圧ＶＯＵＴＮとの差に応じた負電荷（サンプリング容量ＣＳａに蓄積された電荷に対して逆極性の電荷）を蓄積する。
【００３０】
期間Ｐ２における入力信号ＳＩＮの電圧レベルは、データ電圧Ｖｄに相当し、出力電圧ＶＯＵＴＰ，ＶＯＵＴＮは、フィードスルー電圧Ｖｆに相当する。ここで、サンプリング容量ＣＳａ，Ｃｓｂの容量値を“Ｃｓ”、フィードバック容量Ｃｆａ，Ｃｆｂの容量値を“Ｃｆ”とすると、期間Ｐ２においてサンプリング容量ＣＳａ，Ｃｓｂおよびフィードバック容量Ｃｆａ，Ｃｆｂにそれぞれ蓄積された電荷Ｑｓａ，Ｑｓｂ，Ｑｆａ，Ｑｆｂは、次のように表現できる。
【００３１】
【数３】
2010103580.tif 000005
【００３２】
〔期間Ｐ３〕
次に、期間Ｐ３において、制御信号ＳＨａ，ＳＨｂがそれぞれローレベル，ハイレベルであるので、スイッチ１００ａ，１００ｂ，１０１ａ，１０１ｂ，１０２ａ，１０２ｂがオフになっており、スイッチ１０３ａ，１０３ｂがオンになっている。また、制御信号ＣＫ１がローレベルであるので、スイッチ１０４ａ，１０４ｂ，１０５ａ，１０５ｂがオフになっている。制御信号ＣＫ２がハイレベルに遷移すると、スイッチ１０６，１０７ａ，１０７ｂがオンになる。これにより、サンプリング容量Ｃｓａ，Ｃｓｂのそれぞれの一方端は互いに接続され、サンプリング容量Ｃｓａ，Ｃｓｂの他方端は、差動増幅器ＡＭＰの反転入力端子および非反転入力端子にそれぞれ接続される。また、差動増幅器ＡＭＰの非反転出力端子および反転出力端子は、フィードバック容量Ｃｆａ，Ｃｆｂをそれぞれ介して差動増幅器ＡＭＰの反転入力端子および非反転入力端子に接続される。
【００３３】
このような接続状態（第３の接続状態）に切り替えることにより、サンプリング容量Ｃｓａ，Ｃｓｂに蓄積された正電荷および負電荷は、フィードバック容量Ｃｆａ，Ｃｆｂに転送される。
【００３４】
サンプリング容量Ｃｓａ，Ｃｓｂの一方端における電圧，およびサンプリング容量Ｃｓａ，Ｃｓｂの他方端（差動増幅器ＡＭＰの反転入力端子および非反転入力端子）における電圧は、期間Ｐ１における入力信号ＳＩＮの電圧レベル（Ｖｆ）と期間Ｐ２における入力信号ＳＩＮの電圧レベル（Ｖｄ）との平均電圧“（Ｖｆ＋Ｖｄ）／２”に相当する。ここで、期間Ｐ３においてサンプリング容量ＣＳａ，Ｃｓｂおよびフィードバック容量Ｃｆａ，Ｃｆｂにそれぞれ蓄積された電荷Ｑｓａ’，Ｑｓｂ’，Ｑｆａ’，Ｑｆｂ’は、次のように表現できる。
【００３５】
【数４】
2010103580.tif 000006
【００３６】
サンプリング容量Ｃｓａ，Ｃｓｂ，およびフィードバック容量Ｃｆａ，Ｃｆｂにおいて電荷保存則が成立するので、次の［式１］［式２］が成立する。
【００３７】
【数５】
2010103580.tif 000007
【００３８】
［式１］［式２］より、図２に示したスイッチトキャパシタ増幅回路１３の入出力特性は、次の［式３］のように表現できる。
【００３９】
【数６】
2010103580.tif 000008
【００４０】
［式３］に示すように、スイッチトキャパシタ増幅回路１３の増幅利得は、フィードバック容量Ｃｆａ（Ｃｆｂ）に対するサンプリング容量Ｃｓａ（Ｃｓｂ）の容量比の２倍に相当する。また、期間Ｐ３における差動電圧（ＶＯＵＴＰ−ＶＯＵＴＮ）の振幅は、期間Ｐ１における入力信号ＳＩＮの電圧レベル（Ｖｆ）と期間Ｐ２における入力信号ＳＩＮの電圧レベル（Ｖｄ）との差に応じた値になる（図３参照）。
【００４１】
以上のように、スイッチトキャパシタ増幅回路の増幅利得を容量比（Ｃｓ／Ｃｆ）よりも大きくすることができる。これにより、容量比（Ｃｓ／Ｃｆ）が従来と同等であっても、増幅利得を大きくすることができる。また、増幅利得が従来と同等であっても、容量比（Ｃｓ／Ｃｆ）を小さくすることができるので、容量面積を小さくすることができる。例えば、増幅利得を“２”に設定する場合、従来のスイッチトキャパシタ増幅回路では、フィードバック容量Ｃｆの容量値は“Ｃ”に設定され、サンプリング容量Ｃｓの容量値は“２Ｃ”に設定されるので、合計容量値は“６Ｃ（＝Ｃ＋Ｃ＋２Ｃ＋２Ｃ）”になる。一方、図２に示したスイッチトキャパシタ増幅回路１３では、サンプリング容量Ｃｓａ（Ｃｓｂ）およびフィードバック容量Ｃｆａ（Ｃｆｂ）の容量値を“Ｃ”に設定することにより、合計容量値を“４Ｃ（＝Ｃ＋Ｃ＋Ｃ＋Ｃ）”に設定できるので、容量面積を従来の（２／３）倍に設定できる。
【００４２】
また、容量比（Ｃｓ／Ｃｆ）を小さくすることができるので、フィードバックファクタβを大きくすることができる。これにより、閉ループ帯域幅ＢＷを広くするために差動増幅器ＡＭＰのテール電流を増加させなくても良いので、消費電力を低減できる。例えば、増幅利得を“２”に設定する場合、［式Ｂ］に従うと、従来のスイッチトキャパシタ増幅回路では、フィードバックファクタβは“１／３（＝Ｃ／（２Ｃ＋Ｃ））”である。一方、図２に示したスイッチトキャパシタ増幅回路１３では、フィードバックファクタβを“１／２（＝Ｃ／（Ｃ＋Ｃ））”に設定できるので、閉ループ帯域幅ＢＷを従来の（３／２）倍に設定できる。また、閉ループ帯域幅ＢＷが従来と同等でも良い場合、差動増幅器ＡＭＰのテール電流を（２／３）倍に減少させることができる。
【００４３】
さらに、フィードバックファクタβを大きくすることができるので、スイッチトキャパシタ増幅回路のセトリング特性を改善できる。すなわち、出力電圧ＶＯＵＴＰ，ＶＯＵＴＮの電圧レベルが収束するまでの時間を短縮できる。例えば、図１０に示されたスイッチトキャパシタ増幅回路と比較すると、増幅期間が短くなっている（増幅利得を“２”に設定する場合は、（２／３）倍になっている）が、この増幅期間の短縮分をフィードバックファクタβの増加分（（３／２）倍）で相殺することができる。
【００４４】
（コモンモードフィードバック回路）
図４は、図２に示した差動増幅器ＡＭＰおよびコモンモードフィードバック回路１１１の構成例を示す。差動増幅器ＡＭＰは、非反転入力端子に供給された入力電圧ＶＩＮＰ，反転入力端子に供給された入力電圧ＶＩＮＮをそれぞれゲートに受けるトランジスタＭ１，Ｍ２と、バイアス電圧ＶＢＩＡＳをゲートに受けるトランジスタＭ３，Ｍ４と、コモンモードフィードバック回路１１１からの制御電圧ＶＧＳに応じてテール電流Ｉｓｓの電流量を制御するトランジスタＭ５（電流制御トランジスタ）とを含む。
【００４５】
コモンモードフィードバック回路１１１は、トランジスタＭ６，Ｍ７と、容量Ｃ１，Ｃ２と、スイッチＳＷ１，ＳＷ２とを含む。トランジスタＭ７には、トランジスタＭ６のゲートに供給されたバイアス電圧ＶＢＩＡＳに応じた基準電流Ｉｒｅｆが流れ、トランジスタＭ７のゲートには、基準電流Ｉｒｅｆに応じた制御電圧ＶＲＥＦが発生する。容量Ｃ１，Ｃ２のそれぞれの一方端は、トランジスタＭ５のゲートに接続され、容量Ｃ１，Ｃ２の他方端には、出力電圧ＶＯＵＴＮ，ＶＯＵＴＰがそれぞれ供給される。
【００４６】
期間Ｐ１において、スイッチＳＷ１，ＳＷ２がオンになる。これにより、制御電圧ＶＲＥＦは、制御電圧ＶＧＳとしてトランジスタＭ５のゲートに供給される。また、スイッチ１００ａ，１００ｂ（図２）がオンであるので、出力電圧ＶＯＵＴＰ，ＶＯＵＴＮは、入力信号ＳＩＮの信号レベル（フィードスルー電圧Ｖｆ）になっている。したがって、容量Ｃ１，Ｃ２は、フィードスルー電圧Ｖｆと制御電圧ＶＲＥＦとの差に応じた電荷を蓄積する。次に、期間Ｐ２において、スイッチＳＷ１,ＳＷ２がオフになる。これにより、トランジスタＭ５への制御電圧ＶＲＥＦの供給が停止する。また、出力電圧ＶＯＵＴＰ，ＶＯＵＴＮは、期間Ｐ１における入力信号ＳＩＮの信号レベル（Ｖｆ）になっているので、容量Ｃ１，Ｃ２は、フィードスルー電圧Ｖｆと制御電圧ＶＧＳとの差に応じた電荷を蓄積する。次に、期間Ｐ３において、スイッチＳＷ１，ＳＷ２がオフのまま維持される。そのため、差動増幅器ＡＭＰのコモンモード電圧が所定電圧になるように制御電圧ＶＧＳが変化する。制御電圧ＶＧＳは、次の［式４］のように表現できる。
【００４７】
【数７】
2010103580.tif 000009
【００４８】
基準電流Ｉｒｅｆは、トランジスタＭ３，Ｍ４のそれぞれを流れる電流の和に相当する。制御電圧ＶＧＳが制御電圧ＶＲＥＦに等しい場合、差動増幅器ＡＭＰのテール電流Ｉｓｓは基準電流Ｉｒｅｆと等しいので、出力電圧ＶＯＵＴＰ，ＶＯＵＴＮは一定となる。ここで、差動増幅器ＡＭＰのコモンモード電圧“（ＶＯＵＴＰ＋ＶＯＵＴＮ）／２”がフィードスルー電圧Ｖｆよりも高くなると、制御電圧ＶＧＳが制御電圧ＶＲＥＦよりも高くなる。その結果、テール電流Ｉｓｓが増加して、出力電圧ＶＯＵＴＰ，ＶＯＵＴＮが低くなる。このように、コモンモードフィードバック回路１１１は、差動増幅器ＡＭＰのコモンモード電圧が予め定められた目標電圧（ここでは、フィードスルー電圧Ｖｆ）になるように、差動増幅器ＡＭＰのテール電流Ｉｓｓを制御する。一般的に、差動増幅器ＡＭＰのコモンモード電圧は、電源電圧の１／２に相当する電圧レベルに設定される。また、フィードスルー電圧Ｖｆが電源電圧の１／２に相当しない場合は、図１に示された可変直流電源１６の電圧を電源電圧の１／２に相当する電圧レベルに設定することにより、コモンモード電圧を電源電圧の１／２に相当する電圧レベルに設定できる。
【００４９】
（コモンモードフィードバック回路の変形例）
なお、スイッチトキャパシタ増幅回路１３は、図２，図４に示したコモンモードフィードバック回路１１１に代えて、図５に示したコモンモードフィードバック回路１１１ａを含んでいても良い。コモンモードフィードバック回路１１１ａは、図４に示した構成に加えて、スイッチＳＷ３，ＳＷＰ，ＳＷＮと、差動増幅器ＡＭＰの反転出力端子および非反転出力端子とトランジスタＭ５のゲートとの間にそれぞれ接続された容量Ｃ３，Ｃ４とをさらに含む。スイッチＳＷＰは、差動増幅器ＡＭＰの非反転出力端子と出力ノードＮＰとの接続状態を切り替え、スイッチＳＷＮは、差動増幅器ＡＭＰの反転出力端子と出力ノードＮＮとの接続状態を切り替える。容量Ｃ１，Ｃ２の他方端は、出力ノードＮＮ，ＮＰにそれぞれ接続される。
【００５０】
期間Ｐ１において、スイッチＳＷ１，ＳＷ２，ＳＷ３がオンになるとともにスイッチＳＷＰ，ＳＷＮがオフになる。これにより、容量Ｃ１，Ｃ２の他方端は、差動増幅器ＡＭＰの反転出力端子および非反転出力端子から切り離されて設定電圧ＶＣＭ（例えば、電源電圧の１／２に相当する電圧）が供給されるノードに接続され、容量Ｃ１，Ｃ２は、設定電圧ＶＣＭと制御電圧ＶＲＥＦとの差に応じた電荷を蓄積する。一方、容量Ｃ３は、出力電圧ＶＯＵＴＮ（フィードスルー電圧Ｖｆ）と制御電圧ＶＲＥＦとの差に応じた電荷を蓄積し、容量Ｃ４は、出力電圧ＶＯＵＴＰ（フィードスルー電圧Ｖｆ）と制御電圧ＶＲＥＦとの差に応じた電荷を蓄積する。次に、期間Ｐ２において、スイッチＳＷ１がオフになる。スイッチＳＷ２，ＳＷ３はオンのまま維持され、スイッチＳＷＰ，ＳＷＮはオフのまま維持される。次に、期間Ｐ３において、スイッチＳＷ２，ＳＷ３がオフになるとともにスイッチＳＷＮ，ＳＷＰがオンになる。スイッチＳＷ１はオフのまま維持される。ここで、容量Ｃ３，Ｃ４の容量値を“Ｃ”、容量Ｃ１，Ｃ２の容量値を“ｎＣ”（ｎは自然数）とすると、制御電圧ＶＧＳは、次の［式５］によう表現できる。
【００５１】
【数８】
2010103580.tif 000010
【００５２】
［式５］では、［式４］の“Ｖｆ”が“（Ｖｆ＋ｎＶＣＭ）／（１＋ｎ）”に置き換えられている。すなわち、コモンモードフィードバック回路１１１ａは、差動増幅器ＡＭＰのコモンモード電圧が予め定められた目標電圧“（Ｖｆ＋ｎＶＣＭ）／（１＋ｎ）”になるように、差動増幅器ＡＭＰのテール電流Ｉｓｓを制御する。また、容量Ｃ１（Ｃ２）と容量Ｃ３（Ｃ４）との比を調整することにより、差動増幅器ＡＭＰのコモンモード電圧を任意に設定できる。
【００５３】
（実施形態２）
図６は、実施形態２による撮像装置の構成例を示す。この撮像装置は、図１に示したアナログフロントエンド回路１１に代えて、アナログフロントエンド回路２１を備える。アナログフロントエンド回路２１は、図１に示したスイッチトキャパシタ増幅回路１３および利得制御増幅回路１４に代えて、スイッチトキャパシタ増幅回路２３および補正回路２４を含む。スイッチトキャパシタ増幅回路２３は、相関二重サンプリング回路（ＣＤＳ）として利用される。アナログ・デジタル変換回路１５は、出力電圧ＶＯＵＴＰ，ＶＯＵＴＮからなる差動電圧をデジタルデータＤ１５に変換する。その他の構成は、図１と同様である。
【００５４】
補正回路２４は、デジタルデータＤ１５が予め設定された目標値になるように、デジタルデータＤ１５に応じて基準電圧ＶＲＨ，ＶＲＬを補正する。例えば、補正回路２４は、オプティカルブラック補正回路であり、イメージセンサ１０から黒レベル信号（イメージセンサ１０のオプティカルブラック画素領域に対応する電気信号）がスイッチトキャパシタ増幅回路２３に供給されている場合にデジタルデータＤ１５が予め設定された基準値になるように、基準電圧ＶＲＨ，ＶＲＬを補正する。補正回路２４は、デジタルデータＤ１５と目標値とを比較する比較器４０１と、比較器４０１による比較結果を積分する積分器４０２と、積分器４０２の出力を基準電圧ＶＨＲ，ＶＨＬに変換するデジタル・アナログ変換回路（ＤＡＣ）４０３とを含む。例えば、比較器４０１は、デジタルデータＤ１５が目標値よりも大きい場合には“＋１”を出力し、デジタルデータＤ１５が目標値よりも小さい場合には“−１”を出力する。積分器４０２は、比較器４０１の出力（“＋１”または“−１”）を累積加算する。デジタル・アナログ変換回路４０３は、積分器４０２の出力が小さい程、基準電圧ＶＲＨを高くするとともに基準電圧ＶＲＬを低くする。
【００５５】
図７は、図６に示したスイッチトキャパシタ増幅回路２３の構成例を示す。スイッチトキャパシタ増幅回路２３は、図２に示した構成に加えて、スイッチ２０１ａ，２０１ｂ，２０２ａ，２０２ｂを含む。その他の構成は、図２と同様である。また、スイッチ１００ａ，１００ｂ，…，１０７ａ，１０７ｂの切り替え動作も、図２と同様である。
【００５６】
期間Ｐ１において、制御信号ＳＨａがハイレベルに遷移し制御信号ＳＨｂがローレベルに遷移すると、スイッチ２０１ａ，２０１ｂがオンになり、スイッチ２０２ａ，２０２ｂがオフになる。これにより、フィードバック容量Ｃｆａの一方端および他方端は、入力ノードＮＩＮおよび基準ノードＮＬ（基準電圧ＶＲＬが供給されるノード）にそれぞれ接続され、フィードバック容量Ｃｆｂの一方端および他方端は、入力ノードＮＩＮおよび基準ノードＮＨ（基準電圧ＶＲＨが供給されるノード）にそれぞれ接続される。このような接続状態（第４の接続状態）に切り替えられることにより、フィードバック容量Ｃｆａは、入力信号ＳＩＮの電圧レベル（Ｖｆ）と基準電圧ＶＲＬとの差に応じた電荷を蓄積し、フィードバック容量Ｃｆｂは、入力信号ＳＩＮの電圧レベル（Ｖｆ）と基準電圧ＶＲＨと差に応じた電荷を蓄積する。
【００５７】
一方、期間Ｐ２，Ｐ３において、制御信号ＳＨａ，ＳＨｂがそれぞれローレベル，ハイレベルであるので、スイッチ２０１ａ，２０１ｂがオフになっており、スイッチ２０２ａ，２０２ｂがオフになっている。これにより、差動増幅器ＡＭＰ，フィードバック容量Ｃｆａ，Ｃｆｂ，およびサンプリング容量Ｃｓａ，Ｃｓｂの接続状態は、期間Ｐ２において第２の接続状態に切り替えられ、期間Ｐ３において第３の接続状態に切り替えられる。
【００５８】
なお、スイッチトキャパシタ増幅回路２３の入出力特性は、次の［式６］のように表現できる。
【００５９】
【数９】
2010103580.tif 000011
【００６０】
［式６］に示されたように、基準電圧ＶＲＨ，ＶＲＬを調整することにより、差動電圧（ＶＯＵＴＰ−ＶＯＵＴＮ）の振幅を任意に設定できる。例えば、図２に示したスイッチトキャパシタ増幅回路１３では、図８Ａのように、出力電圧ＶＯＵＴＰは、電源電圧ＶＤＤから中間電圧（ＶＤＤ／２）までの間で変動し、出力電圧ＶＯＵＴＮは、中間電圧（ＶＤＤ／２）から接地電圧ＧＮＤまでの間で変動する。一方、図７に示したスイッチトキャパシタ増幅回路２３では、図８Ｂのように、出力電圧ＶＯＵＴＰ，ＶＯＵＴＮは、基準電圧ＶＲＨから基準電圧ＶＲＬまでの間で変動する。これにより、差動電圧（ＶＯＵＴＰ−ＶＯＵＴＮ）の振幅をアナログ・デジタル変換回路１４の入力レンジに適合させることができるので、利得制御増幅回路１４を設けなくても良くなる。そのため、アナログフロントエンド回路の回路面積および消費電力を低減できる。
【００６１】
なお、スイッチトキャパシタ増幅回路２３は、図７に示したコモンモードフィードバック回路１１１に代えて、図５に示したコモンモードフィードバック回路１１１ａを含んでいても良い。
【００６２】
以上の各実施形態において、スイッチトキャパシタ増幅回路１３，２３におけるスイッチの配置は、図２，図７に限定されない。すなわち、差動増幅器ＡＭＰ，フィードバック容量Ｃｆａ，Ｃｆｂ，サンプリング容量Ｃｓａ，Ｃｓｂの接続状態が第１の接続状態（または第４の接続状態），第２の接続状態，および第３の接続状態に切り替わるように、複数のスイッチを配置すれば良い。同様に、コモンモードフィードバック回路１１１，１１１ａについても、スイッチの配置は、図４，図５には限定されない。
【産業上の利用可能性】
【００６３】
以上説明したように、上述のスイッチトキャパシタ増幅回路は、増幅利得を容量比よりも大きくすることができるので、携帯電話カメラ、デジタルスチールカメラ、スキャナーなどのアナログ画像信号処理回路などに有用である。
【符号の説明】
【００６４】
１０    イメージセンサ
１１    アナログフロントエンド回路
１２    デジタル信号処理回路
１３    スイッチトキャパシタ増幅回路（相関二重サンプリング回路）
１４    利得制御増幅回路
１５    アナログ・デジタル変換回路
Ｃｆａ，Ｃｆｂ    フィードバック容量
Ｃｓａ，Ｃｓｂ    サンプリング容量
１００ａ，１００ｂ，１０１ａ，１０１ｂ，…，１０７ａ，１０７ｂ    スイッチ
ＡＭＰ    差動増幅器
１１１，１１１ａ    コモンモードフィードバック回路
Ｍ１，Ｍ２，…，Ｍ７    トランジスタ
Ｃ１，Ｃ２，Ｃ３，Ｃ４    容量
ＳＷ１，ＳＷ２，ＳＷ３，ＳＷＮ，ＳＷＰ    スイッチ
２１    アナログフロントエンド回路
２３    スイッチトキャパシタ増幅回路（相関二重サンプリング回路）
２４    補正回路
２０１ａ，２０１ｂ，２０２ａ，２０２ｂ    スイッチ
【図１】
2010103580.tif 000012
【図２】
2010103580.tif 000013
【図３】
2010103580.tif 000014
【図４】
2010103580.tif 000015
【図５】
2010103580.tif 000016
【図６】
2010103580.tif 000017
【図７】
2010103580.tif 000018
【図８】
2010103580.tif 000019
【図９】
2010103580.tif 000020
【図１０】
2010103580.tif 000021
【手続補正書】
【提出日】平成23年7月26日(2011.7.26)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、スイッチトキャパシタ増幅回路に関する。
【背景技術】
【０００２】
従来、差動増幅器と複数の容量と複数のスイッチとを備え、複数のスイッチを切り替えることにより入力信号に応じた差動電圧を出力するスイッチトキャパシタ増幅回路が知られている。また、スイッチトキャパシタ増幅回路は、種々の用途に広く利用されており、例えば、アナログ画像信号処理回路（例えば、携帯電話カメラ、デジタルスチールカメラ、スキャナーなど）では、ＣＣＤ（Charge Coupled Device）やＣＭＯＳセンサなどのイメージセンサによって得られた電気信号から画素信号を抽出する相関二重サンプリング回路として利用されている（例えば、非特許文献１や特許文献１など）。
【０００３】
図９は、非特許文献１に開示されたスイッチトキャパシタ増幅回路の構成を示す。図９において、まず、スイッチ８０１，８０７，８０７，８０８がオンになることにより、入力電圧ＶＩＮ（フィードスルー電圧）が、一方のサンプリング容量Ｃｓにサンプリングされる。次に、スイッチ８０１，８０８がオフになるとともにスイッチ８０２，８０９がオンになることにより、入力電圧ＶＩＮ（データ電圧）が、他方のサンプリング容量Ｃｓにサンプリングされる。次に、スイッチ８０２，８０７，８０７がオフになるとともにスイッチ８０４，８０６，８０６，８０８がオンになることにより、２つのサンプリング容量Ｃｓ，Ｃｓにそれぞれ保持された電圧（フィードスルー電圧，データ電圧）の差に応じた出力電圧ＶＯＵＴＰ，ＶＯＵＴＮが出力される。なお、このスイッチトキャパシタ増幅回路は、出力電圧ＶＯＵＴＰおよび電圧Ｒｅｆｂを容量Ｃｏｆｆに選択的に供給するスイッチと、出力電圧ＶＯＵＴＮおよび電圧Ｒｅｆｔを容量Ｃｏｆｆに選択的に供給するスイッチと、デジタル・アナログ変換器（ＤＡＣ）と一方のフィードバック容量Ｃｆとの接続状態を切り替えるスイッチ８０５と、電圧Ｒｅｆｔと他方のフィードバック容量Ｃｆとの接続状態を切り替えるスイッチ８０５とをさらに備えている。
【０００４】
図１０は、特許文献１に開示されたスイッチトキャパシタ増幅回路の構成を示す。図１０において、まず、スイッチ９０１，９０１がオンになることにより、入力電圧ＶＩＮ（フィードスルー電圧）が、一方のサンプリング容量Ｃｓにサンプリングされ、基準電圧Ｒｅｆが、他方のサンプリング容量Ｃｓにサンプリングされる。次に、スイッチ９０１，９０１がオフになるとともにスイッチ９０２，９０２がオンになることにより、入力電圧ＶＩＮ（データ電圧）が、フィードスルー電圧を保持しているサンプリング容量Ｃｓに供給され、フィードスルー電圧とデータ電圧との差に応じた出力電圧ＶＯＵＴＰ，ＶＯＵＴＮが出力される。
【０００５】
ここで、フィードスルー電圧を“Ｖｆ”、データ電圧を“Ｖｄ”とすると、図９，図１０に示された従来の相関二重サンプリング回路の入出力特性は、次の［式Ａ］のように表現できる。
【０００６】
【数１】
2010103580.tif 000022
【０００７】
［式Ａ］に示されたように、従来の相関二重サンプリング回路の増幅利得は、フィードバック容量Ｃｆに対するサンプリング容量Ｃｓの容量比（Ｃｓ／Ｃｆ）に相当する。また、スイッチトキャパシタ増幅回路の閉ループ帯域幅は、差動増幅器のテール電流とフィードバックファクタβとに比例する。ここで、容量比（Ｃｓ／Ｃｆ）を“α”とすると、フィードバックファクタβは、次の［式Ｂ］のようになる。
【０００８】
【数２】
2010103580.tif 000023
【０００９】
［式Ｂ］に示されたように、フィードバックファクタβは、容量比（Ｃｓ／Ｃｆ）に反比例する。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特許第３５７０３０１号公報
【非特許文献】
【００１１】
【非特許文献１】1996 Symposium on VLSI Circuits Digest of Technical Papers p96-97
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、従来のスイッチトキャパシタ増幅回路では、増幅利得を増加させるためにフィードバック容量に対するサンプリング容量の容量比を増加させると、容量面積が大きくなってしまう。また、容量比が増加すると、フィードバックファクタが減少するため、スイッチトキャパシタ増幅回路のセトリング特性が劣化してしまう。さらに、フィードバックファクタの減少によって閉ループ帯域幅が狭くなることを抑制するために、差動増幅器のテール電流を増加させなければならない。そのため、消費電力を低減することが困難であった。
【００１３】
そこで、この発明は、フィードバック容量に対するサンプリング容量の容量比よりも増幅利得を大きくすることができるスイッチトキャパシタ増幅回路を提供することを目的とする。
【課題を解決するための手段】
【００１４】
この発明の１つの局面に従うと、スイッチトキャパシタ増幅回路は、第１および第２の入力端子と第１および第２の出力端子を有する差動増幅器と、第１および第２のフィードバック容量と、第１および第２のサンプリング容量と、接続制御部とを備え、上記接続制御部は、第１の期間において、第１および第２のフィードバック容量のそれぞれに入力信号の電圧レベルに応じた電荷を蓄積させ、第２の期間において、上記第１および第２の出力端子における第１および第２の出力電圧が上記第１の期間における上記入力信号の電圧レベルに保持されるように、上記第１および第２の出力電圧を上記第１および第２のフィードバック容量をそれぞれ介して上記第１および第２の入力端子にそれぞれフィードバックさせるとともに、上記第１および第２のサンプリング容量に上記入力信号の電圧レベルと上記第１の出力電圧との差に応じた正電荷および上記入力信号の電圧レベルと上記第２の出力電圧との差に応じた負電荷をそれぞれ蓄積させ、第３の期間において、上記第１および第２のサンプリング容量に蓄積された上記正電荷および上記負電荷を上記第１および第２の入力端子にそれぞれ転送するとともに、上記第１および第２の出力電圧を上記第１および第２のフィードバック容量をそれぞれ介して上記第１および第２の入力端子にそれぞれフィードバックさせる。上記スイッチトキャパシタ増幅回路では、フィードバック容量に対するサンプリング容量の容量比よりも増幅利得を大きくすることができる（例えば、増幅利得を容量比の２倍に設定できる）。これにより、容量比が従来と同等であっても、増幅利得を大きくすることができる。また、増幅利得が従来と同等であっても、容量比を小さくすることができるので、容量面積を小さくすることができるとともに、フィードバックファクタを大きくすることができる。
【００１５】
上記スイッチトキャパシタ増幅回路は、上記差動増幅器のコモンモード電圧が予め定められた目標電圧になるように上記差動増幅器のテール電流を制御するコモンモードフィードバック回路をさらに備えていても良い。このように構成することにより、コモンモード電圧を所定電圧に安定させることができる。
【００１６】
上記差動増幅器は、上記テール電流を制御するための電流制御トランジスタを有していも良く、上記コモンモードフィードバック回路は、上記電流制御トランジスタのゲートにそれぞれの一方端が接続された第１および第２の容量と、上記第１および第２の出力端子と上記電流制御トランジスタのゲートとの間にそれぞれ接続された第３および第４の容量と、上記第１の期間において上記電流制御トランジスタのゲートに制御電圧を供給し、上記第２および第３の期間において上記制御電圧の供給を停止する第１の切替部と、上記第１および第２の期間において上記第１および第２の容量のそれぞれの他方端に設定電圧を供給し、上記第３の期間において上記第１および第２の容量の他方端を上記第１および第２の出力端子にそれぞれ接続する第２の切替部とを含んでいても良い。第１の容量と第３の容量の容量比（または、第２の容量と第４の容量との容量比）を調整することにより、コモンモード電圧を任意に設定できる。
【００１７】
また、上記接続制御部は、上記第１の期間において、上記第１のフィードバック容量に上記入力信号の電圧レベルと第１の基準電圧との差に応じた電荷を蓄積させ、上記第２のフィードバック容量に上記入力信号の電圧レベルと第２の基準電圧と差に応じた電荷を蓄積させても良い。このように構成することにより、第１および第２の出力電圧からなる差動電圧の振幅を任意に設定できる。
【発明の効果】
【００１８】
以上のように、フィードバック容量に対するサンプリング容量の容量比よりもスイッチトキャパシタ増幅回路の増幅利得を大きくすることができる。
【図面の簡単な説明】
【００１９】
【図１】実施形態１による撮像装置の構成例を示す図。
【図２】図１に示したスイッチトキャパシタ増幅回路の構成例を示す図。
【図３】図２に示したスイッチトキャパシタ増幅回路による動作について説明するためのタイミングチャートである。
【図４】図２に示した差動増幅器およびコモンモードフィードバック回路の構成例を示す図。
【図５】図４に示したコモンモードフィードバック回路の変形例について説明するための図。
【図６】実施形態２による撮像装置の構成例を示す図。
【図７】図６に示したスイッチトキャパシタ増幅回路の構成例を示す図。
【図８】（Ａ）図２に示したスイッチトキャパシタ増幅回路における差動電圧の振幅について説明するための波形図。（Ｂ）図７に示したスイッチトキャパシタ増幅回路における差動電圧の振幅について説明するための波形図。
【図９】従来のスイッチトキャパシタ増幅回路の構成例を示す図。
【図１０】従来のスイッチトキャパシタ増幅回路の別の構成例を示す図。
【発明を実施するための形態】
【００２０】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
【００２１】
（実施形態１）
図１は、実施形態１による撮像装置の構成例を示す。この撮像装置は、被写体の映像を電気信号に光電変換するイメージセンサ１０と、イメージセンサ１０によって得られた電気信号をデジタルデータＤ１５に変換するアナログフロントエンド回路１１と、アナログフロントエンド回路１１によって得られたデジタルデータＤ１５に対してデジタル処理を施すデジタル信号処理回路（ＤＳＰ）１２とを備える。イメージセンサ１０は、例えば、ＣＣＤイメージセンサやＣＭＯＳイメージセンサである。ここでは、アナログフロントエンド回路１１は、容量Ｃ１０を介してイメージセンサ１０に接続されている（ＡＣ結合されている）。
【００２２】
アナログフロントエンド回路１１は、スイッチトキャパシタ増幅回路１３と、利得制御増幅回路（ＧＣＡ）１４と、アナログ・デジタル変換回路（ＡＤＣ）１５と、可変直流電源１６とを含む。スイッチトキャパシタ増幅回路１３は、相関二重サンプリング回路（ＣＤＳ）として利用され、入力信号ＳＩＮ（容量Ｃ１０を介して供給された電気信号）に対して相関二重サンプリングを施すことにより入力信号ＳＩＮを出力電圧ＶＯＵＴＰ，ＶＯＵＴＮからなる差動電圧に変換する。利得制御増幅回路１４は、スイッチトキャパシタ増幅回路１３からの差動電圧を増幅して出力電圧Ｖ１４Ｐ，Ｖ１４Ｎからなる差動電圧として出力する。アナログ・デジタル変換回路１５は、利得制御増幅回路１４からの差動電圧をデジタルデータＤ１５に変換する。可変直流電源１６は、出力電圧ＶＯＵＴＰ，ＶＯＵＴＮがスイッチトキャパシタ増幅回路１３の出力レンジ内に収まるように入力信号ＳＩＮの電圧レベルを調整する。
【００２３】
図２は、図１に示したスイッチトキャパシタ増幅回路１３の構成例を示す。スイッチトキャパシタ増幅回路１３は、２入力２出力型の差動増幅器ＡＭＰと、フィードバック容量Ｃｆａ，Ｃｆｂと、サンプリング容量Ｃｓａ，Ｃｓｂと、スイッチ１００ａ，１００ｂ，１０１ａ，１０１ｂ，…，１０７ａ，１０７ｂ（接続制御部）と、コモンモードフィードバック回路（ＣＭＦＢ）１１１とを含む。なお、図２には、入出力インピーダンスの簡易モデルとして交流電源および容量対が図示されている。
【００２４】
図３のように、入力信号ＳＩＮの電圧レベルは、フィードスルー電圧Ｖｆからデータ電圧Ｖｄへ遷移する。また、制御信号ＳＨａ，ＣＫ１，ＣＫ２は、それぞれ、期間Ｐ１，Ｐ２，Ｐ３においてローレベルからハイレベルに遷移する。制御信号ＳＨｂは、制御信号ＳＨａの反転信号に相当し、期間Ｐ１においてハイレベルからローレベルに遷移する。これらの制御信号ＳＨａ，ＳＨｂ，ＣＫ１，ＣＫ２の遷移に応答してスイッチ１００ａ，１００ｂ，１０１ａ，１０１ｂ，…，１０７ａ，１０７ｂが切り替わることにより、差動電圧（ＶＯＵＴＰ−ＶＯＵＴＮ）が出力される。
【００２５】
次に、図２に示したスイッチトキャパシタ増幅回路１３による動作について説明する。
【００２６】
〔期間Ｐ１〕
期間Ｐ１において、制御信号ＣＫ１，ＣＫ２がローレベルであるので、スイッチ１０４ａ，１０４ｂ，１０５ａ，１０５ｂ，１０６，１０７ａ，１０７ｂがオフになっている。制御信号ＳＨａがハイレベルに遷移し制御信号ＳＨｂがローレベルに遷移すると、スイッチ１００ａ，１００ｂ，１０１ａ，１０１ｂ，１０２ａ，１０２ｂがオンになり、スイッチ１０３ａ，１０３ｂがオフになる。これにより、フィードバック容量Ｃｆａ，Ｃｆｂは、入力信号ＳＩＮが供給される入力ノードＮＩＮと所定電圧ＶＡ（例えば、電源電圧の１／２に相当する電圧）が供給されるノードＮＡとの間に接続される。また、差動増幅器ＡＭＰの非反転出力端子および反転出力端子は入力ノードＮＩＮに接続される。
【００２７】
このような接続状態（第１の接続状態）に切り替えることにより、フィードバック容量Ｃｆａ，Ｃｆｂは、入力信号ＳＩＮの電圧レベル（フィードスルー電圧Ｖｆ）と電圧ＶＡとの差に応じた電荷を蓄積する。また、出力電圧ＶＯＵＴＰ，ＶＯＵＴＮは、入力信号ＳＩＮの電圧レベル（Ｖｆ）に初期化される。
【００２８】
〔期間Ｐ２〕
次に、期間Ｐ２において、制御信号ＳＨａ，ＳＨｂがそれぞれローレベル，ハイレベルであるので、スイッチ１００ａ，１００ｂ，１０１ａ，１０１ｂ，１０２ａ，１０２ｂがオフになっており、スイッチ１０３ａ，１０３ｂがオンになっている。制御信号ＣＫ２はローレベルであるので、スイッチ１０６，１０７ａ，１０７ｂはオフになっている。制御信号ＣＫ１がハイレベルに遷移すると、スイッチ１０４ａ，１０４ｂ，１０５ａ，１０５ｂがオンになる。これにより、差動増幅器ＡＭＰの反転入力端子および非反転入力端子はノードＮＡから切り離され、差動増幅器ＡＭＰの非反転出力端子および反転出力端子は、フィードバック容量Ｃｆａ，Ｃｆｂをそれぞれ介して差動増幅器ＡＭＰの反転入力端子および非反転入力端子に接続される。サンプリング容量Ｃｓａの一方端は、差動増幅器ＡＭＰの非反転出力端子に接続されるとともに、サンプリング容量Ｃｓａの他方端は、入力ノードＮＩＮに接続される。これとは逆に、サンプリング容量Ｃｓｂの一方端は、入力ノードＮＩＮに接続され、サンプリング容量Ｃｓｂの他方端は、差動増幅器ＡＭＰの反転出力端子に接続される。
【００２９】
このような接続状態（第２の接続状態）に切り替えることにより、出力電圧ＶＯＵＴＰ，ＶＯＵＴＮが期間Ｐ１における入力信号ＳＩＮの電圧レベル（Ｖｆ）に保持されるように、出力電圧ＶＯＵＴＰ，ＶＯＵＴＮは、フィードバック容量Ｃｆａ，Ｃｆｂをそれぞれ介して差動増幅器ＡＭＰの反転入力端子および非反転入力端子にそれぞれフィードバックされる。また、サンプリング容量ＣＳａは、入力信号ＳＩＮの電圧レベルと出力電圧ＶＯＵＴＰとの差に応じた正電荷を蓄積し、サンプリング容量Ｃｓｂは、入力信号ＳＩＮの電圧レベルと出力電圧ＶＯＵＴＮとの差に応じた負電荷（サンプリング容量ＣＳａに蓄積された電荷に対して逆極性の電荷）を蓄積する。
【００３０】
期間Ｐ２における入力信号ＳＩＮの電圧レベルは、データ電圧Ｖｄに相当し、出力電圧ＶＯＵＴＰ，ＶＯＵＴＮは、フィードスルー電圧Ｖｆに相当する。ここで、サンプリング容量ＣＳａ，Ｃｓｂの容量値を“Ｃｓ”、フィードバック容量Ｃｆａ，Ｃｆｂの容量値を“Ｃｆ”とすると、期間Ｐ２においてサンプリング容量ＣＳａ，Ｃｓｂおよびフィードバック容量Ｃｆａ，Ｃｆｂにそれぞれ蓄積された電荷Ｑｓａ，Ｑｓｂ，Ｑｆａ，Ｑｆｂは、次のように表現できる。
【００３１】
【数３】
2010103580.tif 000024
【００３２】
〔期間Ｐ３〕
次に、期間Ｐ３において、制御信号ＳＨａ，ＳＨｂがそれぞれローレベル，ハイレベルであるので、スイッチ１００ａ，１００ｂ，１０１ａ，１０１ｂ，１０２ａ，１０２ｂがオフになっており、スイッチ１０３ａ，１０３ｂがオンになっている。また、制御信号ＣＫ１がローレベルであるので、スイッチ１０４ａ，１０４ｂ，１０５ａ，１０５ｂがオフになっている。制御信号ＣＫ２がハイレベルに遷移すると、スイッチ１０６，１０７ａ，１０７ｂがオンになる。これにより、サンプリング容量Ｃｓａ，Ｃｓｂのそれぞれの一方端は互いに接続され、サンプリング容量Ｃｓａ，Ｃｓｂの他方端は、差動増幅器ＡＭＰの反転入力端子および非反転入力端子にそれぞれ接続される。また、差動増幅器ＡＭＰの非反転出力端子および反転出力端子は、フィードバック容量Ｃｆａ，Ｃｆｂをそれぞれ介して差動増幅器ＡＭＰの反転入力端子および非反転入力端子に接続される。
【００３３】
このような接続状態（第３の接続状態）に切り替えることにより、サンプリング容量Ｃｓａ，Ｃｓｂに蓄積された正電荷および負電荷は、フィードバック容量Ｃｆａ，Ｃｆｂに転送される。
【００３４】
サンプリング容量Ｃｓａ，Ｃｓｂの一方端における電圧，およびサンプリング容量Ｃｓａ，Ｃｓｂの他方端（差動増幅器ＡＭＰの反転入力端子および非反転入力端子）における電圧は、期間Ｐ１における入力信号ＳＩＮの電圧レベル（Ｖｆ）と期間Ｐ２における入力信号ＳＩＮの電圧レベル（Ｖｄ）との平均電圧“（Ｖｆ＋Ｖｄ）／２”に相当する。ここで、期間Ｐ３においてサンプリング容量ＣＳａ，Ｃｓｂおよびフィードバック容量Ｃｆａ，Ｃｆｂにそれぞれ蓄積された電荷Ｑｓａ’，Ｑｓｂ’，Ｑｆａ’，Ｑｆｂ’は、次のように表現できる。
【００３５】
【数４】
2010103580.tif 000025
【００３６】
サンプリング容量Ｃｓａ，Ｃｓｂ，およびフィードバック容量Ｃｆａ，Ｃｆｂにおいて電荷保存則が成立するので、次の［式１］［式２］が成立する。
【００３７】
【数５】
2010103580.tif 000026
【００３８】
［式１］［式２］より、図２に示したスイッチトキャパシタ増幅回路１３の入出力特性は、次の［式３］のように表現できる。
【００３９】
【数６】
2010103580.tif 000027
【００４０】
［式３］に示すように、スイッチトキャパシタ増幅回路１３の増幅利得は、フィードバック容量Ｃｆａ（Ｃｆｂ）に対するサンプリング容量Ｃｓａ（Ｃｓｂ）の容量比の２倍に相当する。また、期間Ｐ３における差動電圧（ＶＯＵＴＰ−ＶＯＵＴＮ）の振幅は、期間Ｐ１における入力信号ＳＩＮの電圧レベル（Ｖｆ）と期間Ｐ２における入力信号ＳＩＮの電圧レベル（Ｖｄ）との差に応じた値になる（図３参照）。
【００４１】
以上のように、スイッチトキャパシタ増幅回路の増幅利得を容量比（Ｃｓ／Ｃｆ）よりも大きくすることができる。これにより、容量比（Ｃｓ／Ｃｆ）が従来と同等であっても、増幅利得を大きくすることができる。また、増幅利得が従来と同等であっても、容量比（Ｃｓ／Ｃｆ）を小さくすることができるので、容量面積を小さくすることができる。例えば、増幅利得を“２”に設定する場合、従来のスイッチトキャパシタ増幅回路では、フィードバック容量Ｃｆの容量値は“Ｃ”に設定され、サンプリング容量Ｃｓの容量値は“２Ｃ”に設定されるので、合計容量値は“６Ｃ（＝Ｃ＋Ｃ＋２Ｃ＋２Ｃ）”になる。一方、図２に示したスイッチトキャパシタ増幅回路１３では、サンプリング容量Ｃｓａ（Ｃｓｂ）およびフィードバック容量Ｃｆａ（Ｃｆｂ）の容量値を“Ｃ”に設定することにより、合計容量値を“４Ｃ（＝Ｃ＋Ｃ＋Ｃ＋Ｃ）”に設定できるので、容量面積を従来の（２／３）倍に設定できる。
【００４２】
また、容量比（Ｃｓ／Ｃｆ）を小さくすることができるので、フィードバックファクタβを大きくすることができる。これにより、閉ループ帯域幅ＢＷを広くするために差動増幅器ＡＭＰのテール電流を増加させなくても良いので、消費電力を低減できる。例えば、増幅利得を“２”に設定する場合、［式Ｂ］に従うと、従来のスイッチトキャパシタ増幅回路では、フィードバックファクタβは“１／３（＝Ｃ／（２Ｃ＋Ｃ））”である。一方、図２に示したスイッチトキャパシタ増幅回路１３では、フィードバックファクタβを“１／２（＝Ｃ／（Ｃ＋Ｃ））”に設定できるので、閉ループ帯域幅ＢＷを従来の（３／２）倍に設定できる。また、閉ループ帯域幅ＢＷが従来と同等でも良い場合、差動増幅器ＡＭＰのテール電流を（２／３）倍に減少させることができる。
【００４３】
さらに、フィードバックファクタβを大きくすることができるので、スイッチトキャパシタ増幅回路のセトリング特性を改善できる。すなわち、出力電圧ＶＯＵＴＰ，ＶＯＵＴＮの電圧レベルが収束するまでの時間を短縮できる。例えば、図１０に示されたスイッチトキャパシタ増幅回路と比較すると、増幅期間が短くなっている（増幅利得を“２”に設定する場合は、（２／３）倍になっている）が、この増幅期間の短縮分をフィードバックファクタβの増加分（（３／２）倍）で相殺することができる。
【００４４】
（コモンモードフィードバック回路）
図４は、図２に示した差動増幅器ＡＭＰおよびコモンモードフィードバック回路１１１の構成例を示す。差動増幅器ＡＭＰは、非反転入力端子に供給された入力電圧ＶＩＮＰ，反転入力端子に供給された入力電圧ＶＩＮＮをそれぞれゲートに受けるトランジスタＭ１，Ｍ２と、バイアス電圧ＶＢＩＡＳをゲートに受けるトランジスタＭ３，Ｍ４と、コモンモードフィードバック回路１１１からの制御電圧ＶＧＳに応じてテール電流Ｉｓｓの電流量を制御するトランジスタＭ５（電流制御トランジスタ）とを含む。
【００４５】
コモンモードフィードバック回路１１１は、トランジスタＭ６，Ｍ７と、容量Ｃ１，Ｃ２と、スイッチＳＷ１，ＳＷ２とを含む。トランジスタＭ７には、トランジスタＭ６のゲートに供給されたバイアス電圧ＶＢＩＡＳに応じた基準電流Ｉｒｅｆが流れ、トランジスタＭ７のゲートには、基準電流Ｉｒｅｆに応じた制御電圧ＶＲＥＦが発生する。容量Ｃ１，Ｃ２のそれぞれの一方端は、トランジスタＭ５のゲートに接続され、容量Ｃ１，Ｃ２の他方端には、出力電圧ＶＯＵＴＮ，ＶＯＵＴＰがそれぞれ供給される。
【００４６】
期間Ｐ１において、スイッチＳＷ１，ＳＷ２がオンになる。これにより、制御電圧ＶＲＥＦは、制御電圧ＶＧＳとしてトランジスタＭ５のゲートに供給される。また、スイッチ１００ａ，１００ｂ（図２）がオンであるので、出力電圧ＶＯＵＴＰ，ＶＯＵＴＮは、入力信号ＳＩＮの信号レベル（フィードスルー電圧Ｖｆ）になっている。したがって、容量Ｃ１，Ｃ２は、フィードスルー電圧Ｖｆと制御電圧ＶＲＥＦとの差に応じた電荷を蓄積する。次に、期間Ｐ２において、スイッチＳＷ１,ＳＷ２がオフになる。これにより、トランジスタＭ５への制御電圧ＶＲＥＦの供給が停止する。また、出力電圧ＶＯＵＴＰ，ＶＯＵＴＮは、期間Ｐ１における入力信号ＳＩＮの信号レベル（Ｖｆ）になっているので、容量Ｃ１，Ｃ２は、フィードスルー電圧Ｖｆと制御電圧ＶＧＳとの差に応じた電荷を蓄積する。次に、期間Ｐ３において、スイッチＳＷ１，ＳＷ２がオフのまま維持される。そのため、差動増幅器ＡＭＰのコモンモード電圧が所定電圧になるように制御電圧ＶＧＳが変化する。制御電圧ＶＧＳは、次の［式４］のように表現できる。
【００４７】
【数７】
2010103580.tif 000028
【００４８】
基準電流Ｉｒｅｆは、トランジスタＭ３，Ｍ４のそれぞれを流れる電流の和に相当する。制御電圧ＶＧＳが制御電圧ＶＲＥＦに等しい場合、差動増幅器ＡＭＰのテール電流Ｉｓｓは基準電流Ｉｒｅｆと等しいので、出力電圧ＶＯＵＴＰ，ＶＯＵＴＮは一定となる。ここで、差動増幅器ＡＭＰのコモンモード電圧“（ＶＯＵＴＰ＋ＶＯＵＴＮ）／２”がフィードスルー電圧Ｖｆよりも高くなると、制御電圧ＶＧＳが制御電圧ＶＲＥＦよりも高くなる。その結果、テール電流Ｉｓｓが増加して、出力電圧ＶＯＵＴＰ，ＶＯＵＴＮが低くなる。このように、コモンモードフィードバック回路１１１は、差動増幅器ＡＭＰのコモンモード電圧が予め定められた目標電圧（ここでは、フィードスルー電圧Ｖｆ）になるように、差動増幅器ＡＭＰのテール電流Ｉｓｓを制御する。一般的に、差動増幅器ＡＭＰのコモンモード電圧は、電源電圧の１／２に相当する電圧レベルに設定される。また、フィードスルー電圧Ｖｆが電源電圧の１／２に相当しない場合は、図１に示された可変直流電源１６の電圧を電源電圧の１／２に相当する電圧レベルに設定することにより、コモンモード電圧を電源電圧の１／２に相当する電圧レベルに設定できる。
【００４９】
（コモンモードフィードバック回路の変形例）
なお、スイッチトキャパシタ増幅回路１３は、図２，図４に示したコモンモードフィードバック回路１１１に代えて、図５に示したコモンモードフィードバック回路１１１ａを含んでいても良い。コモンモードフィードバック回路１１１ａは、図４に示した構成に加えて、スイッチＳＷ３，ＳＷＰ，ＳＷＮと、差動増幅器ＡＭＰの反転出力端子および非反転出力端子とトランジスタＭ５のゲートとの間にそれぞれ接続された容量Ｃ３，Ｃ４とをさらに含む。スイッチＳＷＰは、差動増幅器ＡＭＰの非反転出力端子と出力ノードＮＰとの接続状態を切り替え、スイッチＳＷＮは、差動増幅器ＡＭＰの反転出力端子と出力ノードＮＮとの接続状態を切り替える。容量Ｃ１，Ｃ２の他方端は、出力ノードＮＮ，ＮＰにそれぞれ接続される。
【００５０】
期間Ｐ１において、スイッチＳＷ１，ＳＷ２，ＳＷ３がオンになるとともにスイッチＳＷＰ，ＳＷＮがオフになる。これにより、容量Ｃ１，Ｃ２の他方端は、差動増幅器ＡＭＰの反転出力端子および非反転出力端子から切り離されて設定電圧ＶＣＭ（例えば、電源電圧の１／２に相当する電圧）が供給されるノードに接続され、容量Ｃ１，Ｃ２は、設定電圧ＶＣＭと制御電圧ＶＲＥＦとの差に応じた電荷を蓄積する。一方、容量Ｃ３は、出力電圧ＶＯＵＴＮ（フィードスルー電圧Ｖｆ）と制御電圧ＶＲＥＦとの差に応じた電荷を蓄積し、容量Ｃ４は、出力電圧ＶＯＵＴＰ（フィードスルー電圧Ｖｆ）と制御電圧ＶＲＥＦとの差に応じた電荷を蓄積する。次に、期間Ｐ２において、スイッチＳＷ１がオフになる。スイッチＳＷ２，ＳＷ３はオンのまま維持され、スイッチＳＷＰ，ＳＷＮはオフのまま維持される。次に、期間Ｐ３において、スイッチＳＷ２，ＳＷ３がオフになるとともにスイッチＳＷＮ，ＳＷＰがオンになる。スイッチＳＷ１はオフのまま維持される。ここで、容量Ｃ３，Ｃ４の容量値を“Ｃ”、容量Ｃ１，Ｃ２の容量値を“ｎＣ”（ｎは自然数）とすると、制御電圧ＶＧＳは、次の［式５］によう表現できる。
【００５１】
【数８】
2010103580.tif 000029
【００５２】
［式５］では、［式４］の“Ｖｆ”が“（Ｖｆ＋ｎＶＣＭ）／（１＋ｎ）”に置き換えられている。すなわち、コモンモードフィードバック回路１１１ａは、差動増幅器ＡＭＰのコモンモード電圧が予め定められた目標電圧“（Ｖｆ＋ｎＶＣＭ）／（１＋ｎ）”になるように、差動増幅器ＡＭＰのテール電流Ｉｓｓを制御する。また、容量Ｃ１（Ｃ２）と容量Ｃ３（Ｃ４）との比を調整することにより、差動増幅器ＡＭＰのコモンモード電圧を任意に設定できる。
【００５３】
（実施形態２）
図６は、実施形態２による撮像装置の構成例を示す。この撮像装置は、図１に示したアナログフロントエンド回路１１に代えて、アナログフロントエンド回路２１を備える。アナログフロントエンド回路２１は、図１に示したスイッチトキャパシタ増幅回路１３および利得制御増幅回路１４に代えて、スイッチトキャパシタ増幅回路２３および補正回路２４を含む。スイッチトキャパシタ増幅回路２３は、相関二重サンプリング回路（ＣＤＳ）として利用される。アナログ・デジタル変換回路１５は、出力電圧ＶＯＵＴＰ，ＶＯＵＴＮからなる差動電圧をデジタルデータＤ１５に変換する。その他の構成は、図１と同様である。
【００５４】
補正回路２４は、デジタルデータＤ１５が予め設定された目標値になるように、デジタルデータＤ１５に応じて基準電圧ＶＲＨ，ＶＲＬを補正する。例えば、補正回路２４は、オプティカルブラック補正回路であり、イメージセンサ１０から黒レベル信号（イメージセンサ１０のオプティカルブラック画素領域に対応する電気信号）がスイッチトキャパシタ増幅回路２３に供給されている場合にデジタルデータＤ１５が予め設定された基準値になるように、基準電圧ＶＲＨ，ＶＲＬを補正する。補正回路２４は、デジタルデータＤ１５と目標値とを比較する比較器４０１と、比較器４０１による比較結果を積分する積分器４０２と、積分器４０２の出力を基準電圧ＶＲＨ，ＶＲＬに変換するデジタル・アナログ変換回路（ＤＡＣ）４０３とを含む。例えば、比較器４０１は、デジタルデータＤ１５が目標値よりも大きい場合には“＋１”を出力し、デジタルデータＤ１５が目標値よりも小さい場合には“−１”を出力する。積分器４０２は、比較器４０１の出力（“＋１”または“−１”）を累積加算する。デジタル・アナログ変換回路４０３は、積分器４０２の出力が小さい程、基準電圧ＶＲＨを高くするとともに基準電圧ＶＲＬを低くする。
【００５５】
図７は、図６に示したスイッチトキャパシタ増幅回路２３の構成例を示す。スイッチトキャパシタ増幅回路２３は、図２に示した構成に加えて、スイッチ２０１ａ，２０１ｂ，２０２ａ，２０２ｂを含む。その他の構成は、図２と同様である。また、スイッチ１００ａ，１００ｂ，…，１０７ａ，１０７ｂの切り替え動作も、図２と同様である。
【００５６】
期間Ｐ１において、制御信号ＳＨａがハイレベルに遷移し制御信号ＳＨｂがローレベルに遷移すると、スイッチ２０１ａ，２０１ｂがオンになり、スイッチ２０２ａ，２０２ｂがオフになる。これにより、フィードバック容量Ｃｆａの一方端および他方端は、入力ノードＮＩＮおよび基準ノードＮＬ（基準電圧ＶＲＬが供給されるノード）にそれぞれ接続され、フィードバック容量Ｃｆｂの一方端および他方端は、入力ノードＮＩＮおよび基準ノードＮＨ（基準電圧ＶＲＨが供給されるノード）にそれぞれ接続される。このような接続状態（第４の接続状態）に切り替えられることにより、フィードバック容量Ｃｆａは、入力信号ＳＩＮの電圧レベル（Ｖｆ）と基準電圧ＶＲＬとの差に応じた電荷を蓄積し、フィードバック容量Ｃｆｂは、入力信号ＳＩＮの電圧レベル（Ｖｆ）と基準電圧ＶＲＨと差に応じた電荷を蓄積する。
【００５７】
一方、期間Ｐ２，Ｐ３において、制御信号ＳＨａ，ＳＨｂがそれぞれローレベル，ハイレベルであるので、スイッチ２０１ａ，２０１ｂがオフになっており、スイッチ２０２ａ，２０２ｂがオンになっている。これにより、差動増幅器ＡＭＰ，フィードバック容量Ｃｆａ，Ｃｆｂ，およびサンプリング容量Ｃｓａ，Ｃｓｂの接続状態は、期間Ｐ２において第２の接続状態に切り替えられ、期間Ｐ３において第３の接続状態に切り替えられる。
【００５８】
なお、スイッチトキャパシタ増幅回路２３の入出力特性は、次の［式６］のように表現できる。
【００５９】
【数９】
2010103580.tif 000030
【００６０】
［式６］に示されたように、基準電圧ＶＲＨ，ＶＲＬを調整することにより、差動電圧（ＶＯＵＴＰ−ＶＯＵＴＮ）の振幅を任意に設定できる。例えば、図２に示したスイッチトキャパシタ増幅回路１３では、図８Ａのように、出力電圧ＶＯＵＴＰは、電源電圧ＶＤＤから中間電圧（ＶＤＤ／２）までの間で変動し、出力電圧ＶＯＵＴＮは、中間電圧（ＶＤＤ／２）から接地電圧ＧＮＤまでの間で変動する。一方、図７に示したスイッチトキャパシタ増幅回路２３では、図８Ｂのように、出力電圧ＶＯＵＴＰ，ＶＯＵＴＮは、基準電圧ＶＲＨから基準電圧ＶＲＬまでの間で変動する。これにより、差動電圧（ＶＯＵＴＰ−ＶＯＵＴＮ）の振幅をアナログ・デジタル変換回路１５の入力レンジに適合させることができるので、利得制御増幅回路１４を設けなくても良くなる。そのため、アナログフロントエンド回路の回路面積および消費電力を低減できる。
【００６１】
なお、スイッチトキャパシタ増幅回路２３は、図７に示したコモンモードフィードバック回路１１１に代えて、図５に示したコモンモードフィードバック回路１１１ａを含んでいても良い。
【００６２】
以上の各実施形態において、スイッチトキャパシタ増幅回路１３，２３におけるスイッチの配置は、図２，図７に限定されない。すなわち、差動増幅器ＡＭＰ，フィードバック容量Ｃｆａ，Ｃｆｂ，サンプリング容量Ｃｓａ，Ｃｓｂの接続状態が第１の接続状態（または第４の接続状態），第２の接続状態，および第３の接続状態に切り替わるように、複数のスイッチを配置すれば良い。同様に、コモンモードフィードバック回路１１１，１１１ａについても、スイッチの配置は、図４，図５には限定されない。
【産業上の利用可能性】
【００６３】
以上説明したように、上述のスイッチトキャパシタ増幅回路は、増幅利得を容量比よりも大きくすることができるので、携帯電話カメラ、デジタルスチールカメラ、スキャナーなどのアナログ画像信号処理回路などに有用である。
【符号の説明】
【００６４】
１０    イメージセンサ
１１    アナログフロントエンド回路
１２    デジタル信号処理回路
１３    スイッチトキャパシタ増幅回路（相関二重サンプリング回路）
１４    利得制御増幅回路
１５    アナログ・デジタル変換回路
Ｃｆａ，Ｃｆｂ    フィードバック容量
Ｃｓａ，Ｃｓｂ    サンプリング容量
１００ａ，１００ｂ，１０１ａ，１０１ｂ，…，１０７ａ，１０７ｂ    スイッチ
ＡＭＰ    差動増幅器
１１１，１１１ａ    コモンモードフィードバック回路
Ｍ１，Ｍ２，…，Ｍ７    トランジスタ
Ｃ１，Ｃ２，Ｃ３，Ｃ４    容量
ＳＷ１，ＳＷ２，ＳＷ３，ＳＷＮ，ＳＷＰ    スイッチ
２１    アナログフロントエンド回路
２３    スイッチトキャパシタ増幅回路（相関二重サンプリング回路）
２４    補正回路
２０１ａ，２０１ｂ，２０２ａ，２０２ｂ    スイッチ
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１および第２の入力端子と第１および第２の出力端子を有する差動増幅器と、
第１および第２のフィードバック容量と、
第１および第２のサンプリング容量と、
接続制御部とを備え、
前記接続制御部は、
第１の期間において、第１および第２のフィードバック容量のそれぞれに入力信号の電圧レベルに応じた電荷を蓄積させ、
第２の期間において、前記第１および第２の出力端子における第１および第２の出力電圧が前記第１の期間における前記入力信号の電圧レベルに保持されるように、前記第１および第２の出力電圧を前記第１および第２のフィードバック容量をそれぞれ介して前記第１および第２の入力端子にそれぞれフィードバックさせるとともに、前記第１および第２のサンプリング容量に前記入力信号の電圧レベルと前記第１の出力電圧との差に応じた正電荷および前記入力信号の電圧レベルと前記第２の出力電圧との差に応じた負電荷をそれぞれ蓄積させ、
第３の期間において、前記第１および第２のサンプリング容量に蓄積された前記正電荷および前記負電荷を前記第１および第２の入力端子にそれぞれ転送するとともに、前記第１および第２の出力電圧を前記第１および第２のフィードバック容量をそれぞれ介して前記第１および第２の入力端子にそれぞれフィードバックさせる
ことを特徴とするスイッチトキャパシタ増幅回路。
【請求項２】
請求項１において、
前記接続制御部は、前記第１，第２，および第３の期間にそれぞれ対応する第１，第２，および第３の接続状態を切替可能であり、
前記第１の接続状態では、前記第１および第２のフィードバック容量は、前記入力信号が供給される入力ノードと所定電圧が供給される所定ノードとの間に並列に接続され、
前記第２の接続状態では、前記第１および第２の出力端子は、前記第１および第２のフィードバック容量をそれぞれ介して前記第１および第２の入力端子にそれぞれ接続され、前記第１のサンプリング容量の一方端および他方端は前記第１の出力端子および前記入力ノードにそれぞれ接続され、前記第２のサンプリング容量の一方端および他方端は前記入力ノードおよび前記第２の出力端子にそれぞれ接続され、
前記第３の接続状態では、前記第１および第２の出力端子は、前記第１および第２のフィードバック容量をそれぞれ介して前記第１および第２の入力端子にそれぞれ接続され、前記第１および第２のサンプリング容量のそれぞれの一方端は互いに接続され、前記第１および第２のサンプリング容量の他方端は前記第１および第２の入力端子にそれぞれ接続される
ことを特徴とするスイッチトキャパシタ増幅回路。
【請求項３】
請求項１において、
前記差動増幅器のコモンモード電圧が予め定められた目標電圧になるように、前記差動増幅器のテール電流を制御するコモンモードフィードバック回路をさらに備える
ことを特徴とするスイッチトキャパシタ増幅回路。
【請求項４】
請求項３において、
前記差動増幅器は、前記テール電流を制御するための電流制御トランジスタを有し、
前記コモンモードフィードバック回路は、
前記電流制御トランジスタのゲートにそれぞれの一方端が接続された第１および第２の容量と、
前記第１および第２の出力端子と前記電流制御トランジスタのゲートとの間にそれぞれ接続された第３および第４の容量と、
前記第１の期間において前記電流制御トランジスタのゲートに制御電圧を供給し、前記第２および第３の期間において前記制御電圧の供給を停止する第１の切替部と、
前記第１および第２の期間において前記第１および第２の容量のそれぞれの他方端に設定電圧を供給し、前記第３の期間において前記第１および第２の容量の他方端を前記第１および第２の出力端子にそれぞれ接続する第２の切替部とを含む
ことを特徴とするスイッチトキャパシタ増幅回路。
【請求項５】
請求項１〜４のいずれか１項において、
前記接続制御部は、前記第１の期間において、前記第１のフィードバック容量に前記入力信号の電圧レベルと第１の基準電圧との差に応じた電荷を蓄積させ、前記第２のフィードバック容量に前記入力信号の電圧レベルと第２の基準電圧と差に応じた電荷を蓄積させる
ことを特徴とするスイッチトキャパシタ増幅回路。
【請求項６】
被写体の映像を電気信号に変換するイメージセンサと、
前記電気信号を差動電圧に変換する相関二重サンプリング回路と、
前記差動電圧を増幅する利得制御増幅回路と、
前記利得制御増幅回路によって増幅された差動電圧をデジタルデータに変換するアナログ・デジタル変換回路とを備え、
前記相関二重サンプリング回路は、請求項１〜４のいずれか１項に記載のスイッチトキャパシタ増幅回路であり、前記差動電圧は、前記第１および第２の出力電圧からなる
ことを特徴とするアナログフロントエンド回路。
【請求項７】
被写体の映像を電気信号に変換するイメージセンサと、
前記電気信号を差動電圧に変換する相関二重サンプリング回路と、
前記差動電圧をデジタルデータに変換するアナログ・デジタル変換回路と、
補正回路とを備え、
前記相関二重サンプリング回路は、請求項５に記載のスイッチトキャパシタ増幅回路であり、前記差動電圧は、前記第１および第２の出力電圧からなり、
前記補正回路は、前記デジタルデータに応じて前記第１および第２の基準電圧を補正する
ことを特徴とするアナログフロントエンド回路。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2010103580.tif 000031
【図２】
2010103580.tif 000032
【図３】
2010103580.tif 000033
【図４】
2010103580.tif 000034
【図５】
2010103580.tif 000035
【図６】
2010103580.tif 000036
【図７】
2010103580.tif 000037
【図８】
2010103580.tif 000038
【図９】
2010103580.tif 000039
【図１０】
2010103580.tif 000040
【国際調査報告】
2010103580.tif 000041
2010103580.tif 000042