(57)【要約】  本発明に係る電源装置Ａは、出力トランジスタのオン／オフ制御信号を生成する駆動制御回路４と、コイル電流ＩＬを直接的ないしは間接的に監視して過電流検出信号ＯＣＰを生成する過電流保護回路１７と、電源装置Ａが起動してから緩やかに上昇を開始するソフトスタート電圧Ｖｓｓを用いて出力電圧Ｖｏｕｔの立ち上がりを抑制するソフトスタート制御回路６と、を有し、コイル電流ＩＬが過電流状態であるときに、駆動制御回路４は、パルスバイパルス方式の過電流保護動作として、過電流検出信号ＯＣＰに応じたオン／オフ制御信号の強制リセット動作と、所定周波数のクロック信号ＣＬＫに応じたオン／オフ制御信号のセット動作を繰り返し、ソフトスタート制御回路６は、過電流検出信号ＯＣＰに応じたリセット動作として、ソフトスタート電圧Ｖｓｓを徐々に引き下げる。
2010134516.tif 000002
【特許請求の範囲】
【請求項１】
出力トランジスタをオン／オフさせてコイル電流を駆動することにより、入力電圧から所望の出力電圧を生成する電源装置であって、
前記出力トランジスタのオン／オフ制御信号を生成する駆動制御回路と、
前記コイル電流を直接的ないしは間接的に監視して過電流検出信号を生成する過電流保護回路と、
前記電源装置が起動してから緩やかに上昇を開始するソフトスタート電圧を用いて前記出力電圧の立ち上がりを抑制するソフトスタート制御回路と、
を有し、
前記コイル電流が過電流状態であるときに、
前記駆動制御回路は、パルスバイパルス方式の過電流保護動作として、前記過電流検出信号に応じた前記オン／オフ制御信号の強制リセット動作と、所定周波数のクロック信号に応じた前記オン／オフ制御信号のセット動作を繰り返し、
前記ソフトスタート制御回路は、前記過電流検出信号に応じたリセット動作として、前記ソフトスタート電圧を徐々に引き下げることを特徴とする電源装置。
【請求項２】
前記ソフトスタート制御回路は、容量と、前記容量の充電電流を生成する第１定電流源と、前記過電流検出信号に応じて前記容量の放電電流を生成する第２定電流源とを有し、
前記充電電流と前記放電電流との比率は、前記過電流検出信号に応じたリセット動作に際して、前記容量に蓄えられている全ての電荷が直ちに放電されるのではなく、前記パルスバイパルス方式の過電流保護動作が行われている間に、前記ソフトスタート電圧が段階的に引き下げられるように設定されていることを特徴とする請求項１に記載の電源装置。
【請求項３】
前記出力電圧に応じた帰還電圧と所定の目標電圧との差分を増幅して誤差電圧を生成する誤差増幅器と；
前記クロック信号を生成し、これを前記駆動制御回路のセット信号として送出する発振器と；
前記クロック信号に基づいて、三角波形、ランプ波形、ないしは、鋸波形のスロープ電圧を生成するスロープ電圧生成回路と；
前記誤差電圧と前記スロープ電圧とを比較してパルス幅変調信号を生成し、これを前記駆動制御回路のリセット信号として送出するＰＷＭコンパレータと；
をさらに有することを特徴とする請求項２に記載の電源装置。
【請求項４】
前記誤差電圧を前記ソフトスタート電圧に応じた上限値にクランプするクランプ回路を有することを特徴とする請求項３に記載の電源装置。
【請求項５】
前記誤差増幅器は、前記帰還電圧と前記ソフトスタート電圧のより低い方と、前記目標電圧との差分を増幅して前記誤差電圧を生成することを特徴とする請求項３に記載の電源装置。
【請求項６】
請求項１〜請求項５のいずれかに記載の電源装置を備えたことを特徴とする電子機器。
【請求項７】
前記電源装置から電力供給を受けて動作するバスパワー機器が着脱されるポートを有することを特徴とする請求項６に記載の電子機器。
【請求項８】
前記制御駆動回路と前記出力トランジスタとの間に挿入されるレベルシフタ回路をさらに有することを特徴とする請求項１に記載の電源装置。
【請求項９】
前記レベルシフタ回路は、
第１電源電位と接地電位との間でパルス駆動される入力信号を入力とし、これを第１電源電位よりも高い第２電源電位と接地電位との間でパルス駆動される出力信号に変換して出力するものであって、
各々のソースがいずれも第２電源電位の印加端に接続された第１、第２のＰチャネル型電界効果トランジスタと；
各々のソースがいずれも接地端に接続され、各々のゲートが前記入力信号及びその論理反転信号の入力端に各々接続された第１、第２のＮチャネル型電界効果トランジスタと；
一端が第１のＰチャネル型電界効果トランジスタのドレインに接続され、他端が第２のＰチャネル型電界効果トランジスタのゲートと、第１のＮチャネル型電界効果トランジスタのドレインに接続された第１の抵抗と；
一端が第２のＰチャネル型電界効果トランジスタのドレインに接続され、他端が第１のＰチャネル型電界効果トランジスタのゲートと、第２のＮチャネル型電界効果トランジスタのドレインと、前記出力信号の出力端に接続された第２の抵抗と；
を有して成ることを特徴とする請求項８に記載の電源装置。
【請求項１０】
前記レベルシフタ回路は、
第２電源電位と接地電位との間でパルス駆動される入力信号を入力とし、これを第２電源電位よりも低い第１電源電位と接地電位との間でパルス駆動される出力信号に変換して出力するものであって、
各々のソースがいずれも接地端に接続された第１、第２のＮチャネル型電界効果トランジスタと；
各々のソースがいずれも第１電源電位の印加端に接続され、各々のゲートが前記入力信号及びその論理反転信号の入力端に各々接続された第１、第２のＰチャネル型電界効果トランジスタと；
一端が第１のＮチャネル型電界効果トランジスタのドレインに接続され、他端が第２のＮチャネル型電界効果トランジスタのゲートと、第１のＰチャネル型電界効果トランジスタのドレインに接続された第１の抵抗と；
一端が第２のＮチャネル型電界効果トランジスタのドレインに接続され、他端が第１のＮチャネル型電界効果トランジスタのゲートと、第２のＰチャネル型電界効果トランジスタのドレインと、前記出力信号の出力端に接続された第２の抵抗と；
を有して成ることを特徴とする請求項８に記載の電源装置。
【請求項１１】
半導体装置に集積化され、閾値電圧設定用の抵抗を外付けするための外部端子として、高入力インピーダンス素子が外付けされる特定外部端子を流用し、前記半導体装置の通常動作が開始される前に、前記特定外部端子に所定の定電流を流すことで、前記特定外部端子に所定の定電圧を発生させ、これを閾値電圧として記憶することを特徴とする閾値電圧生成回路。
【請求項１２】
前記特定外部端子に前記定電流を流す定電流源と；
クロック信号を生成するクロック生成部と；
前記クロック信号のパルス数をカウントし、そのカウント値をデジタル信号として出力するカウンタと；
前記デジタル信号をアナログ変換し、前記カウンタのカウントアップに応じて電圧値が上昇していくスイープ電圧を生成するデジタル／アナログ変換器と；
前記スイープ電圧と前記定電圧とを比較し、前記スイープ電圧が前記定電圧に達するまでは、前記半導体装置の通常動作を待機させて、前記定電流源及び前記クロック生成部を動作させる一方、前記スイープ電圧が前記定電圧に達して以後は、前記定電流源及び前記クロック生成部を停止させて、前記半導体装置の通常動作を開始させるための制御信号を生成するコンパレータと；
を有して成り、
前記スイープ電圧を前記閾値電圧として出力することを特徴とする請求項１１に記載の閾値電圧生成回路。
【請求項１３】
前記定電流源及び前記クロック生成部は、前記半導体装置の低電圧保護動作が解除されたときに、各々の動作が開始されることを特徴とする請求項１２に記載の閾値電圧生成回路。
【請求項１４】
前記閾値電圧設定用の抵抗として、前記特定外部端子に外付けされるプルアップ抵抗またはプルダウン抵抗を流用することを特徴とする請求項１１〜請求項１３のいずれかに記載の閾値電圧生成回路。
【請求項１５】
請求項１１〜請求項１４のいずれかに記載の閾値電圧生成回路と、
前記半導体装置に外付けされたスイッチ素子の一端から引き出されるパルス状のスイッチ電圧と前記閾値電圧を比較して過電流保護信号を生成する過電流保護信号生成回路と、
を有して成ることを特徴とする過電流保護回路。
【請求項１６】
前記高入力インピーダンス素子は、前記スイッチ素子として用いられる電界効果トランジスタであることを特徴とする請求項１５に記載の過電流保護回路。
【請求項１７】
前記スイッチ素子の駆動制御を行う制御回路と、
前記制御回路の指示に基づいて前記スイッチ素子の駆動信号を生成する駆動回路と、
請求項１５または請求項１６に記載の過電流保護回路と、
を前記半導体装置に集積化して成るスイッチ駆動装置であって、
前記制御回路及び前記駆動回路の少なくとも一方は、前記過電流保護信号に基づいて、前記スイッチ素子に流れるスイッチ電流が過電流状態であると認識したときに、前記スイッチ素子の駆動を停止することを特徴とするスイッチ駆動装置。
【請求項１８】
請求項１７に記載のスイッチ駆動装置と、
前記スイッチ駆動装置によってオン／オフされる前記スイッチ素子と、
前記スイッチ電圧を平滑化して出力電圧を生成する平滑回路と、
を有して成ることを特徴とする電源装置。
【請求項１９】
第１電源電位と接地電位との間でパルス駆動される入力信号を入力とし、これを第１電源電位よりも高い第２電源電位と接地電位との間でパルス駆動される出力信号に変換して出力するレベルシフタ回路であって、
各々のソースがいずれも第２電源電位の印加端に接続された第１、第２のＰチャネル型電界効果トランジスタと；
各々のソースがいずれも接地端に接続され、各々のゲートが前記入力信号及びその論理反転信号の入力端に各々接続された第１、第２のＮチャネル型電界効果トランジスタと；
一端が第１のＰチャネル型電界効果トランジスタのドレインに接続され、他端が第２のＰチャネル型電界効果トランジスタのゲートと、第１のＮチャネル型電界効果トランジスタのドレインに接続された第１の抵抗と；
一端が第２のＰチャネル型電界効果トランジスタのドレインに接続され、他端が第１のＰチャネル型電界効果トランジスタのゲートと、第２のＮチャネル型電界効果トランジスタのドレインと、前記出力信号の出力端に接続された第２の抵抗と；
を有して成ることを特徴とするレベルシフタ回路。
【請求項２０】
第２電源電位と接地電位との間でパルス駆動される入力信号を入力とし、これを第２電源電位よりも低い第１電源電位と接地電位との間でパルス駆動される出力信号に変換して出力するレベルシフタ回路であって、
各々のソースがいずれも接地端に接続された第１、第２のＮチャネル型電界効果トランジスタと；
各々のソースがいずれも第１電源電位の印加端に接続され、各々のゲートが前記入力信号及びその論理反転信号の入力端に各々接続された第１、第２のＰチャネル型電界効果トランジスタと；
一端が第１のＮチャネル型電界効果トランジスタのドレインに接続され、他端が第２のＮチャネル型電界効果トランジスタのゲートと、第１のＰチャネル型電界効果トランジスタのドレインに接続された第１の抵抗と；
一端が第２のＮチャネル型電界効果トランジスタのドレインに接続され、他端が第１のＮチャネル型電界効果トランジスタのゲートと、第２のＰチャネル型電界効果トランジスタのドレインと、前記出力信号の出力端に接続された第２の抵抗と；
を有して成ることを特徴とするレベルシフタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、過電流保護機能を備えた電源装置、及び、これを備えた電子機器に関する。
【背景技術】
【０００２】
（第１従来例）
図７は、電源装置の第１従来例を示す回路ブロック図である。本従来例の電源装置は、出力トランジスタ２０１をスイッチング駆動することにより、入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔを生成するスイッチングレギュレータであって、出力トランジスタ２０１の出力帰還制御手段として、誤差増幅器２０２と、ＰＷＭ［Pulse  Width  Modulation］コンパレータ２０３と、駆動制御回路２０４と、を有する。また、図７には示されていないが、出力トランジスタ２０１には、昇圧型、降圧型、ないし、昇降圧型の出力段を形成するコイル、ダイオード、容量などが接続される。【０００３】
誤差増幅器２０２は、出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂと所定の目標電圧Ｖｔｇとの差分を増幅して誤差電圧Ｖｅｒｒを生成する。ＰＷＭコンパレータ２０３は、誤差電圧Ｖｅｒｒと三角波形のスロープ電圧Ｖｓｌｏｐｅとを比較することで、スイッチングデューティを決定するためのパルス幅変調信号ＰＷＭを生成し、これを駆動制御回路２０４に送出する。駆動制御回路２０４は、クロック信号ＣＬＫとパルス幅変調信号ＰＷＭに基づいて、出力トランジスタ２０１のオン／オフ制御信号を生成する。より具体的に述べると、駆動制御回路２０４は、クロック信号ＣＬＫの立上がりエッジをトリガとして、出力トランジスタ２０１のオン／オフ制御信号をハイレベルにセットし、パルス幅変調信号ＰＷＭの立上がりエッジをトリガとして、出力トランジスタ２０１のオン／オフ制御信号をローレベルにリセットする。【０００４】
また、本従来例の電源装置は、出力トランジスタ２０１に接続されるコイル（不図示）に流れるコイル電流ＩＬの過電流防止手段として、過電流保護回路２０５と、論理和演算器２０６と、を有する。【０００５】
過電流保護回路２０５は、コイル電流ＩＬが所定の過電流検出値Ｉｏｃｐに達したことを検出したときに、過電流検出信号ＯＣＰをローレベル（正常時論理レベル）からハイレベル（異常時論理レベル）に立ち上げる。論理和演算器２０６は、パルス幅変調信号ＰＷＭと過電流検出信号ＯＣＰとの論理和信号をパルス幅変調信号ＰＷＭに代えて駆動制御回路２０４に供給する。【０００６】
従って、コイル電流ＩＬが過電流状態となり、過電流検出信号ＯＣＰがハイレベル（異常時論理レベル）に立ち上げられると、駆動制御回路２０４は、パルス幅変調信号ＰＷＭに依らず、出力トランジスタ２０１のオン／オフ制御信号をローレベルにリセットする。その結果、出力トランジスタ２０１が強制的にオフされてコイル電流ＩＬが遮断される。【０００７】
なお、上記の過電流保護動作によってコイル電流ＩＬが遮断されると、過電流検出信号ＯＣＰは再びローレベル（正常時論理レベル）に立ち下がるため、その後にクロック信号ＣＬＫがハイレベルに立ち上がると、駆動制御回路２０４は、出力トランジスタ２０１のオン／オフ制御信号をハイレベルにセットし直し、出力トランジスタ２０１は再びオンされる。ただし、その時点でコイル電流ＩＬの過電流状態が解消されていなければ、上記と同様の過電流保護動作が発動するので、出力トランジスタ２０１は強制的にオフされて、コイル電流ＩＬが再び遮断される。【０００８】
このように、第１従来例の電源装置では、コイル電流ＩＬの過電流防止動作として、過電流検出信号ＯＣＰによる強制リセット動作と、クロック信号ＣＬＫによるセット動作（自己復帰動作）を繰り返す方式、いわゆるパルスバイパルス方式が採用されていた。【０００９】
図８は、第１従来例の過電流保護動作を示す波形図であり、上から順に、コイル電流ＩＬ、過電流検出信号ＯＣＰ、及び、誤差電圧Ｖｅｒｒが示されている。【００１０】
（第２従来例）
図９は、電源装置の第２従来例を示す回路ブロック図である。本従来例の電源装置は、基本的に先出の第１従来例と同様であるが、過電流検出信号ＯＣＰによるリセット対象が駆動制御回路２０４ではなく、ソフトスタート回路２０７であるという点で相違する。【００１１】
ソフトスタート回路２０７は、電源装置の起動とともに、容量２０７ａの充電を開始して、トランジスタ２０７ｄの導通度を制御することで、誤差電圧Ｖｅｒｒを所定のソフトスタート電圧Ｖｓｓ（容量２０７ａの充電電圧）に応じた上限値にクランプする。このようなソフトスタート制御により、緩やかに出力電圧Ｖｏｕｔを立ち上げることができる。なお、誤差電圧Ｖｅｒｒがソフトスタート電圧Ｖｓｓよりも低下した時点で、トランジスタ２０７ｄが非動作状態となるので、ソフトスタート制御は終了される。【００１２】
一方、コイル電流ＩＬが過電流状態となり、過電流検出信号ＯＣＰがハイレベル（異常時論理レベル）に立ち上げられると、トランジスタ２０７ｃがオンされるので、容量２０７ａに蓄えられていた電荷が直ちに放電される。その結果、トランジスタ２０７ｄがフルオン状態となり、誤差電圧Ｖｅｒｒがゼロ値まで引き下げられるので、パルス幅変調信号ＰＷＭのオンデューティはゼロ値となり、出力トランジスタ２０１が強制的にオフされてコイル電流ＩＬが遮断される。【００１３】
なお、上記の過電流保護動作によってコイル電流ＩＬが遮断されると、過電流検出信号ＯＣＰは再びローレベル（正常時論理レベル）に立ち下がるため、トランジスタ２０７ｃがオフされて、再び容量２０７ａの充電が開始される。従って、過電流保護動作からの復帰時には、電源装置の起動時と同様のソフトスタート制御が行われる。【００１４】
このように、第２従来例の電源装置では、コイル電流ＩＬの過電流防止動作として、いわゆるソフトスタートリセット方式が採用されていた。【００１５】
図１０は、第２従来例の過電流保護動作を示す波形図であり、コイル電流ＩＬの挙動が示されている。【００１６】
なお、上記に関連する従来技術の一例としては、特許文献１や特許文献２を挙げることができる。【００１７】
また、レベルシフタ回路の貫通電流防止技術の一例としては、特許文献３を挙げることができる。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２０００−１６６２２７号公報
【特許文献２】特開２００８−１８７８４７号公報
【特許文献３】特開平６−２０４８５０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
確かに、上記第１従来例の電源装置であれば、コイル電流ＩＬが所定の過電流検出値Ｉｏｃｐに達した時点で、即座に出力トランジスタ２０１をオフすることができるので、コイル電流ＩＬが過電流検出値Ｉｏｃｐを上回ることはなく、高い過電流抑制効果を奏することが可能である。【００２０】
しかしながら、上記第１従来例の電源装置では、コイル電流ＩＬが過電流状態に陥っている間、駆動制御回路２０４が過電流検出信号ＯＣＰによってリセットされ、出力トランジスタ２０１が強制的にオフとされる一方、誤差増幅器２０４は、何らリセットされることなく出力帰還動作を継続する構成とされていた。そのため、コイル電流ＩＬの過電流状態が解消した時点で、出力電圧Ｖｏｕｔがその目標値から大幅に低下していた場合には、非常に高い誤差電圧Ｖｅｒｒに基づいてパルス幅変調信号ＰＷＭのオンデューティが決定されるので、出力トランジスタ２０１のスイッチング動作を復帰させる際に、出力電圧Ｖｏｕｔのオーバーシュートを生じるおそれがあった。【００２１】
一方、上記第２従来例の電源装置であれば、コイル電流ＩＬが所定の過電流検出値Ｉｏｃｐに達した時点で、ソフトスタート回路２０７がリセットされ、過電流保護動作からの復帰時には、電源装置の起動時と同様のソフトスタート制御が行われるので、出力電圧Ｖｏｕｔのオーバーシュートを生じるおそれはない。【００２２】
しかしながら、上記第２従来例の電源装置では、誤差増幅器２０２の出力端に接続される位相補償容量（図９では描写せず）や、ソフトスタート回路２０７のリセットスピード（容量２０７ａの放電スピード）によっては、コイル電流ＩＬが所定の過電流検出値Ｉｏｃｐを超えてしまうおそれがあった（図１０を参照）。【００２３】
また、上記第２従来例の電源装置では、コイル電流ＩＬが所定の過電流検出値Ｉｏｃｐに達した時点で、容量２０７ａに蓄えられている電荷を直ちに放電してしまう構成とされていた。そのため、過電流保護動作からの復帰時には、ソフトスタート制御が必ず一からやり直しとなり、出力電圧Ｖｏｕｔが大幅に低下してしまうため、電源装置が搭載されるアプリケーションによっては、その動作に支障を生じるおそれがあった。【００２４】
本発明は、本願の発明者が見出した上記問題点に鑑み、過電流の確実な抑制と復帰時のオーバーシュート防止を両立することが可能な電源装置及びこれを備えた電子機器を提供することを目的とする。
【課題を解決するための手段】
【００２５】
上記目的を達成するために、本発明に係る電源装置は、出力トランジスタをオン／オフさせてコイル電流を駆動することにより、入力電圧から所望の出力電圧を生成する電源装置であって、前記出力トランジスタのオン／オフ制御信号を生成する駆動制御回路と、前記コイル電流を直接的ないしは間接的に監視して過電流検出信号を生成する過電流保護回路と、前記電源装置が起動してから緩やかに上昇を開始するソフトスタート電圧を用いて前記出力電圧の立ち上がりを抑制するソフトスタート制御回路と、を有し、前記コイル電流が過電流状態であるとき、前記駆動制御回路は、パルスバイパルス方式の過電流保護動作として、前記過電流検出信号に応じた前記オン／オフ制御信号の強制リセット動作と、所定周波数のクロック信号に応じた前記オン／オフ制御信号のセット動作を繰り返し、前記ソフトスタート制御回路は、前記過電流検出信号に応じたリセット動作として、前記ソフトスタート電圧を徐々に引き下げる構成（第１の構成）とされている。【００２６】
なお、上記第１の構成から成る電源装置において、前記ソフトスタート制御回路は、容量と、前記容量の充電電流を生成する第１定電流源と、前記過電流検出信号に応じて前記容量の放電電流を生成する第２定電流源とを有し、前記充電電流と前記放電電流との比率は、前記過電流検出信号に応じたリセット動作に際して、前記容量に蓄えられている全ての電荷が直ちに放電されるのではなく、前記パルスバイパルス方式の過電流保護動作が行われている間に、前記ソフトスタート電圧が段階的に引き下げられるように設定されている構成（第２の構成）にするとよい。【００２７】
また、上記第２の構成から成る電源装置は、前記出力電圧に応じた帰還電圧と所定の目標電圧の差分を増幅して誤差電圧を生成する誤差増幅器と；前記クロック信号を生成し、これを前記駆動制御回路のセット信号として送出する発振器と；前記クロック信号に基づいて、三角波形、ランプ波形、ないしは、鋸波形のスロープ電圧を生成するスロープ電圧生成回路と；前記誤差電圧と前記スロープ電圧とを比較してパルス幅変調信号を生成し、これを前記駆動制御回路のリセット信号として送出するＰＷＭコンパレータと；をさらに有する構成（第３の構成）にするとよい。【００２８】
また、上記第３の構成から成る電源装置は、前記誤差電圧を前記ソフトスタート電圧に応じた上限値にクランプするクランプ回路を有する構成（第４の構成）にするとよい。【００２９】
また、上記第３の構成から成る電源装置において、前記誤差増幅器は、前記帰還電圧と前記ソフトスタート電圧のより低い方と、前記目標電圧との差分を増幅して前記誤差電圧を生成する構成（第５の構成）にするとよい。【００３０】
また、本発明に係る電子機器は、上記第１〜第５いずれかの構成から成る電源装置を備えた構成（第６の構成）とされている。【００３１】
なお、上記第６の構成から成る電子機器は、前記電源装置から電力供給を受けて動作するバスパワー機器が着脱されるポートを有する構成（第７の構成）にするとよい。【００３２】
また、上記第１の構成から成る電源装置は、前記制御駆動回路と前記出力トランジスタとの間に挿入されるレベルシフタ回路をさらに有する構成（第８の構成）にするとよい。【００３３】
なお、上記第８の構成から成る電源装置において、前記レベルシフタ回路は、第１電源電位と接地電位との間でパルス駆動される入力信号を入力とし、これを第１電源電位よりも高い第２電源電位と接地電位との間でパルス駆動される出力信号に変換して出力するものであって、各々のソースがいずれも第２電源電位の印加端に接続された第１、第２のＰチャネル型電界効果トランジスタと；各々のソースがいずれも接地端に接続され、各々のゲートが前記入力信号及びその論理反転信号の入力端に各々接続された第１、第２のＮチャネル型電界効果トランジスタと；一端が第１のＰチャネル型電界効果トランジスタのドレインに接続され、他端が第２のＰチャネル型電界効果トランジスタのゲートと、第１のＮチャネル型電界効果トランジスタのドレインに接続された第１の抵抗と；一端が第２のＰチャネル型電界効果トランジスタのドレインに接続され、他端が第１のＰチャネル型電界効果トランジスタのゲートと、第２のＮチャネル型電界効果トランジスタのドレインと、前記出力信号の出力端に接続された第２の抵抗と；を有して成る構成（第９の構成）にするとよい。【００３４】
また、上記第８の構成から成る電源装置において、前記レベルシフタ回路は、第２電源電位と接地電位との間でパルス駆動される入力信号を入力とし、これを第２電源電位よりも低い第１電源電位と接地電位との間でパルス駆動される出力信号に変換して出力するものであって、各々のソースがいずれも接地端に接続された第１、第２のＮチャネル型電界効果トランジスタと；各々のソースがいずれも第１電源電位の印加端に接続され、各々のゲートが前記入力信号及びその論理反転信号の入力端に各々接続された第１、第２のＰチャネル型電界効果トランジスタと；一端が第１のＮチャネル型電界効果トランジスタのドレインに接続され、他端が第２のＮチャネル型電界効果トランジスタのゲートと、第１のＰチャネル型電界効果トランジスタのドレインに接続された第１の抵抗と；一端が第２のＮチャネル型電界効果トランジスタのドレインに接続され、他端が第１のＮチャネル型電界効果トランジスタのゲートと、第２のＰチャネル型電界効果トランジスタのドレインと、前記出力信号の出力端に接続された第２の抵抗と；を有して成る構成（第１０の構成）にするとよい。【００３５】
また、本発明に係る閾値電圧生成回路は、半導体装置に集積化され、閾値電圧設定用の抵抗を外付けするための外部端子として、高入力インピーダンス素子が外付けされる特定外部端子を流用し、前記半導体装置の通常動作が開始される前に、前記特定外部端子に所定の定電流を流すことで、前記特定外部端子に所定の定電圧を発生させ、これを閾値電圧として記憶する構成（第１１の構成）とされている。【００３６】
なお、上記第１１の構成から成る閾値電圧生成回路は、前記特定外部端子に前記定電流を流す定電流源と；クロック信号を生成するクロック生成部と；前記クロック信号のパルス数をカウントし、そのカウント値をデジタル信号として出力するカウンタと；前記デジタル信号をアナログ変換し、前記カウンタのカウントアップに応じて電圧値が上昇していくスイープ電圧を生成するデジタル／アナログ変換器と；前記スイープ電圧と前記定電圧とを比較し、前記スイープ電圧が前記定電圧に達するまでは、前記半導体装置の通常動作を待機させて、前記定電流源及び前記クロック生成部を動作させる一方、前記スイープ電圧が前記定電圧に達して以後は、前記定電流源及び前記クロック生成部を停止させて、前記半導体装置の通常動作を開始させるための制御信号を生成するコンパレータと；を有して成り、前記スイープ電圧を前記閾値電圧として出力する構成（第１２の構成）にするとよい。【００３７】
また、上記第１２の構成から成る閾値電圧生成回路において、前記定電流源及び前記クロック生成部は、前記半導体装置の低電圧保護動作が解除されたときに、各々の動作が開始される構成（第１３の構成）にするとよい。【００３８】
また、上記第１１〜第１３いずれかの構成から成る閾値電圧生成回路は、前記閾値電圧設定用の抵抗として、前記特定外部端子に外付けされるプルアップ抵抗またはプルダウン抵抗を流用する構成（第１４の構成）にするとよい。【００３９】
また、本発明に係る過電流保護回路は、上記第１１〜第１４いずれかの構成から成る閾値電圧生成回路と、前記半導体装置に外付けされたスイッチ素子の一端から引き出されるパルス状のスイッチ電圧と前記閾値電圧を比較して過電流保護信号を生成する過電流保護信号生成回路と、を有して成る構成（第１５の構成）とされている。【００４０】
なお、上記第１５の構成から成る過電流保護回路において、前記高入力インピーダンス素子は、前記スイッチ素子として用いられる電界効果トランジスタである構成（第１６の構成）にするとよい。【００４１】
また、本発明に係るスイッチ駆動装置は、前記スイッチ素子の駆動制御を行う制御回路と、前記制御回路の指示に基づいて前記スイッチ素子の駆動信号を生成する駆動回路と、上記第１５または第１６の構成から成る過電流保護回路と、を前記半導体装置に集積化して成るスイッチ駆動装置であって、前記制御回路及び前記駆動回路の少なくとも一方は、前記過電流保護信号に基づいて、前記スイッチ素子に流れるスイッチ電流が過電流状態であると認識したときに、前記スイッチ素子の駆動を停止する構成（第１７の構成）とされている。【００４２】
また、本発明に係る電源装置は、上記第１７の構成から成るスイッチ駆動装置と、前記スイッチ駆動装置によってオン／オフされる前記スイッチ素子と、前記スイッチ電圧を平滑化して出力電圧を生成する平滑回路と、を有して成る構成（第１８の構成）とされている。【００４３】
また、本発明に係るレベルシフタ回路は、第１電源電位と接地電位との間でパルス駆動される入力信号を入力とし、これを第１電源電位よりも高い第２電源電位と接地電位との間でパルス駆動される出力信号に変換して出力するレベルシフタ回路であって、各々のソースがいずれも第２電源電位の印加端に接続された第１、第２のＰチャネル型電界効果トランジスタと；各々のソースがいずれも接地端に接続され、各々のゲートが前記入力信号及びその論理反転信号の入力端に各々接続された第１、第２のＮチャネル型電界効果トランジスタと；一端が第１のＰチャネル型電界効果トランジスタのドレインに接続され、他端が第２のＰチャネル型電界効果トランジスタのゲートと、第１のＮチャネル型電界効果トランジスタのドレインに接続された第１の抵抗と；一端が第２のＰチャネル型電界効果トランジスタのドレインに接続され、他端が第１のＰチャネル型電界効果トランジスタのゲートと、第２のＮチャネル型電界効果トランジスタのドレインと、前記出力信号の出力端に接続された第２の抵抗と；を有して成る構成（第１９の構成）とされている。【００４４】
また、本発明に係るレベルシフタ回路は、第２電源電位と接地電位との間でパルス駆動される入力信号を入力とし、これを第２電源電位よりも低い第１電源電位と接地電位との間でパルス駆動される出力信号に変換して出力するレベルシフタ回路であって、各々のソースがいずれも接地端に接続された第１、第２のＮチャネル型電界効果トランジスタと；各々のソースがいずれも第１電源電位の印加端に接続され、各々のゲートが前記入力信号及びその論理反転信号の入力端に各々接続された第１、第２のＰチャネル型電界効果トランジスタと；一端が第１のＮチャネル型電界効果トランジスタのドレインに接続され、他端が第２のＮチャネル型電界効果トランジスタのゲートと、第１のＰチャネル型電界効果トランジスタのドレインに接続された第１の抵抗と；一端が第２のＮチャネル型電界効果トランジスタのドレインに接続され、他端が第１のＮチャネル型電界効果トランジスタのゲートと、第２のＰチャネル型電界効果トランジスタのドレインと、前記出力信号の出力端に接続された第２の抵抗と；を有して成る構成（第２の構成）とされている。
【発明の効果】
【００４５】
本発明に係る電源装置及びこれを備えた電子機器であれば、過電流の確実な抑制と復帰時のオーバーシュート防止を両立することが可能となる。
【図面の簡単な説明】
【００４６】
【図１】本発明に係る電源装置を備えた電子機器の一構成例を示すブロック図
【図２】電源装置Ａの一構成例を示す回路ブロック図
【図３】過電流保護回路１７の一構成例を示す回路ブロック図
【図４】駆動制御回路４とソフトスタート制御回路６の第１構成例を示す回路ブロック図
【図５】過電流保護動作を説明するための波形図
【図６】ソフトスタート制御回路６の第２構成例を示す回路ブロック図
【図７】電源装置の第１従来例を示す回路ブロック図
【図８】第１従来例の過電流保護動作を示す波形図
【図９】電源装置の第２従来例を示す回路ブロック図
【図１０】第２従来例の過電流保護動作を示す波形図
【図１１】本発明に係るレベルシフタ回路の第１実施形態を示す回路図
【図１２】本発明に係るレベルシフタ回路の第２実施形態を示す回路図
【図１３】レベルシフタ回路の一従来例を示す回路図
【図１４】本発明に係る閾値電圧生成回路を用いた電源装置の一実施形態を示す図
【図１５】制御回路Ｙ１０及び駆動回路Ｙ２０の一構成例を示す回路図
【図１６】制御回路Ｙ１０及び駆動回路Ｙ２０の動作例を示すタイミングチャート
【図１７】閾値電圧Ｖｔｈの設定動作を説明するためのタイミングチャート
【図１８】過電流保護動作の一例を示すタイミングチャート
【図１９】過電流保護回路の一従来例を示す回路図
【発明を実施するための形態】
【００４７】
＜第１の技術的特徴＞
以下で開示する第１の技術的特徴は、過電流保護機能を備えた電源装置、及び、これを備えた電子機器に関するものである。
【００４８】
図１は、本発明に係る電源装置を備えた電子機器の一構成例を示すブロック図である。本構成例の電子機器（例えば、ノート型パーソナルコンピュータ）は、電源装置Ａと内部回路Ｂを有するほか、ＵＳＢ［Universal  Serial  Bus］機器Ｃを外部接続することが可能な構成とされている。
【００４９】
電源装置Ａは、入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔを生成し、これを内部回路Ｂや外付けのＵＳＢ機器Ｃに供給する。なお、電源装置Ａの構成及び動作については、後ほど詳細に説明する。
【００５０】
内部回路Ｂは、電源装置Ａから出力電圧Ｖｏｕｔの供給を受けて動作する電子回路（例えば、ＣＰＵ［Central  Processing  Unit］、チップセット、メモリ、ＵＳＢコントローラ）である。
【００５１】
ＵＳＢ機器Ｃは、ＵＳＢポートに着脱可能な外部機器である。なお、本構成例の電子機器には、ＵＳＢ機器Ｃとして、商用電源から電力供給を受けて動作するセルフパワー機器（プリンタやスキャナなど）や、電子機器に内蔵された電源装置Ａから電力供給を受けて動作するバスパワー機器（マウスやＵＳＢメモリなど）を接続することが可能である。
【００５２】
図２は、電源装置Ａの一構成例を示す回路ブロック図である。
【００５３】
本図に示すように、本構成例の電源装置Ａは、スイッチング電源ＩＣ１００のほか、外付けのインダクタＬ１、ダイオードＤ１、抵抗Ｒ１〜Ｒ３、及び、容量Ｃ１〜Ｃ５を有して成り、入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔを生成する降圧型のスイッチングレギュレータ（チョッパ型レギュレータ）である。
【００５４】
スイッチング電源ＩＣ１００は、Ｎチャネル型ＭＯＳ電界効果トランジスタ１ａ及び１ｂと、ドライバ２ａ及び２ｂと、レベルシフタ３ａ及び３ｂと、駆動制御回路４と、誤差増幅器５と、ソフトスタート制御回路６と、ｐｎｐ型バイポーラトランジスタ７と、スロープ電圧生成回路８と、ＰＷＭ［Pulse  Width  Modulation］コンパレータ９と、基準電圧生成回路１０と、発振器１１と、抵抗１２ａ及び１２ｂと、ブースト用定電圧生成回路１３と、ダイオード１４と、低電圧ロックアウト回路１５と、サーマルシャットダウン回路１６と、過電流保護回路１７と、を有する。
【００５５】
また、スイッチング電源ＩＣ１００は、外部との電気的な接続手段として、イネーブル端子ＥＮと、帰還端子ＦＢと、位相補償端子ＣＰと、ソフトスタート端子ＳＳと、ブートストラップ端子ＢＳＴと、入力端子ＶＩＮと、スイッチ端子ＳＷと、グランド端子ＧＮＤと、を有して成る。
【００５６】
スイッチング電源ＩＣ１００の外部において、入力端子ＶＩＮは、入力電圧Ｖｉｎ（例えば１２Ｖ）の印加端に接続される一方、容量Ｃ１を介して接地端にも接続されている。スイッチ端子ＳＷは、ダイオードＤ１のカソードとインダクタＬ１の一端にそれぞれ接続されている。ダイオードＤ１のアノードは、接地端に接続されている。インダクタＬ１の他端は、出力電圧Ｖｏｕｔの引出端に接続される一方、容量Ｃ３の一端と抵抗Ｒ１の一端にもそれぞれ接続されている。容量Ｃ３の他端は、接地端に接続されている。抵抗Ｒ１の他端は、抵抗Ｒ２を介して接地端に接続されている。抵抗Ｒ１と抵抗Ｒ２との接続ノードは、帰還電圧Ｖｆｂの引出端として、帰還端子ＦＢに接続されている。スイッチ端子ＳＷとブートストラップ端子ＢＳＴとの間には、容量Ｃ２が接続されている。イネーブル端子ＥＮは、スイッチング電源ＩＣ１００の駆動可否を制御するためのイネーブル信号が印加される端子である。位相補償端子ＣＰは、容量Ｃ４及び抵抗Ｒ３を介して接地端に接続されている。ソフトスタート端子ＳＳは、容量Ｃ５を介して接地端に接続されている。
【００５７】
なお、上記のインダクタＬ１、ダイオードＤ１、及び、容量Ｃ３は、スイッチ端子ＳＷから引き出されるスイッチ電圧Ｖｓｗを整流・平滑して所望の出力電圧Ｖｏｕｔを生成する整流・平滑回路として機能する。また、上記の抵抗Ｒ１、Ｒ２は、出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂを生成する帰還電圧生成回路（抵抗分圧回路）として機能する。また、上記の容量Ｃ２は、スイッチング電源ＩＣ１００に内蔵される後述のダイオード１４とともに、ブートストラップ回路を形成する。
【００５８】
次に、スイッチング電源ＩＣ１００の内部構成について説明する。
【００５９】
トランジスタ１ａ、１ｂは、入力端子ＶＩＮ（入力電圧Ｖｉｎの印加端）とグランド端子ＧＮＤとの間に直列接続された一対のスイッチ素子であり、これらを相補的にスイッチング駆動することにより、入力電圧Ｖｉｎからパルス状のスイッチ電圧Ｖｓｗが生成される。なお、トランジスタ１ａは、大きなスイッチ電流Ｉｓｗを流すための大型の出力トランジスタ（パワートランジスタ）であり、トランジスタ１ｂは、軽負荷時（電流不連続モード時）に発生するリンギングノイズをグランド端子ＧＮＤに逃がすための小型の同期整流トランジスタである。両素子の接続関係についてより具体的に述べると、トランジスタ１ａのドレインは、入力端子ＶＩＮに接続されている。トランジスタ１ａのソース及びバックゲートは、スイッチ端子ＳＷに接続されている。トランジスタ１ｂのドレインは、スイッチ端子ＳＷに接続されている。トランジスタ１ｂのソース及びバックゲートは、グランド端子ＧＮＤに接続されている。
【００６０】
なお、本明細書中で用いられている「相補的」という文言は、トランジスタ１ａ、１ｂのオン／オフが完全に逆転している場合のほか、貫通電流防止の観点からトランジスタ１ａ、１ｂのオン／オフ遷移タイミングに所定の遅延が与えられている場合も含む。
【００６１】
ドライバ２ａ、２ｂは、それぞれ、レベルシフタ３ａ、３ｂの出力信号に基づいて、トランジスタ１ａ、１ｂのゲート電圧（スイッチング駆動信号）を生成する。なお、ドライバ２ａの上側電源端は、ブートストラップ端子ＢＳＴ（ブースト電圧Ｖｂｓｔの印加端）に接続されている。ドライバ２ａの下側電源端とドライバ２ｂの上側電源端は、いずれもスイッチ端子ＳＷに接続されている。ドライバ２ｂの下側電源端は、グランド端子ＧＮＤに接続されている。なお、トランジスタ１ａに与えられるゲート電圧のハイレベルはブースト電圧Ｖｂｓｔとなり、ローレベルは接地電圧となる。また、トランジスタ１ｂに与えられるゲート電圧のハイレベルは入力電圧Ｖｉｎとなり、ローレベルは接地電圧となる。
【００６２】
レベルシフタ３ａ、３ｂは、それぞれ、駆動制御回路４から入力されるオン／オフ制御信号の電圧レベルを引き上げてドライバ２ａ、２ｂに供給する。なお、レベルシフタ３ａの上側電源端は、ブートストラップ端子ＢＳＴ（ブースト電圧Ｖｂｓｔの印加端）に接続されている。レベルシフタ３ａの下側電源端とレベルシフタ３ｂの上側電源端は、いずれもスイッチ端子ＳＷに接続されている。レベルシフタ３ｂの下側電源端は、グランド端子ＧＮＤに接続されている。
【００６３】
駆動制御回路４は、クロック信号ＣＬＫとパルス幅変調信号ＰＷＭに基づいて、トランジスタ１ａ、１ｂのオン／オフ制御信号を生成するロジック回路である。具体的に述べると、駆動制御回路４は、クロック信号ＣＬＫの立上がりエッジをトリガとして、トランジスタ１ａのオン／オフ制御信号をハイレベルにセットし、パルス幅変調信号ＰＷＭの立上がりエッジをトリガとして、トランジスタ１ａのオン／オフ制御信号をローレベルにリセットする。トランジスタ１ｂのオン／オフ制御信号は、基本的にトランジスタ１ａのオン／オフ制御信号を論理反転させた信号となる。
【００６４】
誤差増幅器５は、帰還電圧Ｖｆｂと所定の目標電圧Ｖｔｇとの差分を増幅して誤差電圧Ｖｅｒｒを生成する。接続関係について述べると、誤差増幅器５の反転入力端（−）は、帰還端子ＦＢに接続されており、帰還電圧Ｖｆｂ（出力電圧Ｖｏｕｔの実際値に相当）が印加されている。誤差増幅器５の非反転入力端（＋）は、抵抗１２ａと抵抗１２ｂとの接続ノードに接続されており、所定の目標電圧Ｖｔｇ（出力電圧Ｖｏｕｔの目標設定値に相当）が印加されている。
【００６５】
ソフトスタート制御回路６は、電源装置Ａの起動とともに、ソフトスタート端子ＳＳに接続される容量Ｃ５の充電を開始し、トランジスタ７の導通度を制御することで、誤差電圧Ｖｅｒｒを所定のソフトスタート電圧Ｖｓｓ（容量Ｃ５の充電電圧＋トランジスタ７のベース・エミッタ間電圧）にクランプする。このようなソフトスタート制御により、起動時における容量Ｃ３への充電電流に制限をかけながら、緩やかに出力電圧Ｖｏｕｔが立ち上がるため、出力電圧Ｖｏｕｔのオーバーシュートや、負荷への突入電流を未然に防止することが可能となる。なお、誤差電圧Ｖｅｒｒがソフトスタート電圧Ｖｓｓよりも低下した時点で、トランジスタ７が非動作状態となるので、ソフトスタート制御は終了される。なお、ソフトスタート制御回路６の構成及び動作については、後ほど詳細な説明を行う。
【００６６】
トランジスタ７は、ソフトスタート制御回路６の指示に基づき、電源装置Ａの起動時に誤差電圧Ｖｅｒｒをソフトスタート電圧Ｖｓｓにクランプする。接続関係について具体的に述べると、トランジスタ７のエミッタは、誤差増幅器５の出力端に接続されている。トランジスタ７のコレクタは、グランド端子ＧＮＤに接続されている。トランジスタ７のベースは、ソフトスタート制御回路６を介してソフトスタート端子ＳＳに接続されている。
【００６７】
スロープ電圧生成回路８は、発振器１１で生成されるクロック信号ＣＬＫに基づいて、三角波形、ランプ波形、ないしは、鋸波形のスロープ電圧Ｖｓｌｏｐｅを生成し、これをＰＷＭコンパレータ９に送出する。
【００６８】
ＰＷＭコンパレータ９は、誤差電圧Ｖｅｒｒとスロープ電圧Ｖｓｌｏｐｅとを比較することで、スイッチングデューティを決定するためのパルス幅変調信号ＰＷＭを生成し、これを駆動制御回路４に送出する。ただし、スイッチングデューティの上限は、回路内部で定められる最大デューティに制限されるものであって、１００％となることはない。接続関係について具体的に述べると、ＰＷＭコンパレータ９の非反転入力端（＋）は、スロープ電圧生成回路８の出力端に接続されている。ＰＷＭコンパレータ９の反転入力端（−）は、誤差増幅器５の出力端と位相補償端子ＣＰにそれぞれ接続されている。
【００６９】
基準電圧生成回路１０は、入力電圧Ｖｉｎから基準電圧Ｖｒｅｆ（例えば４．１Ｖ）を生成し、内部駆動電圧としてスイッチング電源ＩＣ１００の各部に供給する。
【００７０】
発振器１１は、基準電圧Ｖｒｅｆの供給を受けて、所定周波数を有する矩形波状のクロック信号ＣＬＫを生成し、これを駆動制御回路４とスロープ電圧生成回路８に供給する。
【００７１】
抵抗１２ａ及び１２ｂは、基準電圧Ｖｒｅｆを分圧することで、所望の目標電圧Ｖｔｇを生成し、これを誤差増幅器５の非反転入力端（＋）に印加する。接続関係について具体的に述べると、抵抗１２ａ及び１２ｂは、基準電圧生成回路１０の出力端（基準電圧Ｖｒｅｆの印加端）とグランド端子ＧＮＤとの間に直列接続されており、互いの接続ノードが誤差増幅器５の非反転入力端（＋）に接続されている。
【００７２】
ブースト用定電圧生成回路１３は、入力電圧Ｖｉｎから所定の定電圧Ｖｒｅｇ（例えば５Ｖ）を生成する。
【００７３】
ダイオード１４は、定電圧生成回路１３の出力端（定電圧Ｖｒｅｇの出力端）とブートストラップ端子ＢＳＴとの間に接続され、容量Ｃ２とともにブートストラップ回路を構成する素子であり、そのカソードからは、ドライバ２ａ及びレベルシフタ３ａの駆動電圧として、所望のブースト電圧Ｖｂｓｔが引き出される。なお、ブースト電圧Ｖｂｓｔは、スイッチ電圧Ｖｓｗよりも容量Ｃ２の充電電圧分（定電圧Ｖｒｅｇからダイオード１４の順方向降下電圧Ｖｆを差し引いた電圧分）だけ高い電圧値となる。
【００７４】
低電圧ロックアウト回路１５は、基準電圧Ｖｒｅｆの供給を受けて動作し、入力電圧Ｖｉｎの異常な低下を検出したときに、スイッチング電源ＩＣ１００をシャットダウンする異常保護手段である。
【００７５】
サーマルシャットダウン回路１６は、基準電圧Ｖｒｅｆの供給を受けて動作し、監視対象温度（スイッチング電源ＩＣ１００のジャンクション温度）が所定の閾値（例えば、１７５℃）に達したときに、スイッチング電源ＩＣ１００をシャットダウンする異常保護手段である。
【００７６】
過電流保護回路１７は、入力電圧Ｖｉｎの供給を受けて動作し、出力トランジスタ１ａのオン時に流れるスイッチ電流Ｉｓｗを監視して、過電流検出信号ＯＣＰを生成する。なお、過電流検出信号ＯＣＰは、駆動制御回路４及びソフトスタート制御回路６のリセット信号として用いられる。具体的に述べると、過電流保護回路１７において、スイッチ電流Ｉｓｗが過電流状態であると判定された場合、駆動制御回路４は、トランジスタ１ａ及び１ｂのスイッチング動作を停止し、ソフトスタート制御回路６は、容量Ｃ５のディスチャージを行う。この過電流保護動作については、後ほど詳細な説明を行う。
【００７７】
以下では、まず、上記構成から成る電源装置Ａのブートストラップ動作について説明する。トランジスタ１ａがオフとされて、スイッチ端子ＳＷに現れるスイッチ電圧Ｖｓｗがローレベル（０Ｖ）になっているときには、ブースト用定電圧生成回路１３からダイオード１４及び容量Ｃ２を介する経路で電流が流れるため、ブートストラップ端子ＢＳＴとスイッチ端子ＳＷとの間に接続された容量Ｃ２に電荷が充電される。このとき、ブートストラップ端子ＢＳＴに現れるブースト電圧Ｖｂｓｔ（すなわち、容量Ｃ２の充電電圧）は、定電圧Ｖｒｅｇからダイオード１４の順方向降下電圧Ｖｆを差し引いた電圧値（Ｖｒｅｇ−Ｖｆ）となる。
【００７８】
一方、容量Ｃ２に電荷が充電されている状態で、トランジスタ１ａがオンとされて、スイッチ電圧Ｖｓｗがローレベル（０Ｖ）からハイレベル（Ｖｉｎ）に立ち上げられると、ブースト電圧Ｖｂｓｔは、スイッチ電圧Ｖｓｗのハイレベル（Ｖｉｎ）よりもさらに容量Ｃ２の充電電圧分（Ｖｒｅｇ−Ｖｆ）だけ高い電圧値（Ｖｉｎ＋（Ｖｒｅｇ−Ｖｆ））まで引き上げられる。従って、このようなブースト電圧Ｖｂｓｔをドライバ２ａ及びレベルシフタ３ａの駆動電圧として供給することにより、トランジスタ１ａのオン／オフ駆動を行うことが可能となる。
【００７９】
次に、上記構成から成る電源装置Ａの出力帰還動作について説明する。
【００８０】
スイッチング電源ＩＣ１００において、誤差増幅器５は、帰還電圧Ｖｆｂと目標電圧ＶＴｇとの差分を増幅して誤差電圧Ｖｅｒｒを生成する。ＰＷＭコンパレータ９は、誤差電圧Ｖｅｒｒとスロープ電圧Ｖｓｌｏｐｅを比較してパルス幅変調信号ＰＷＭを生成する。このとき、パルス幅変調信号ＰＷＭの論理は、誤差電圧Ｖｅｒｒがスロープ電圧Ｖｓｌｏｐｅよりも高電位であればローレベルとなり、その逆であればハイレベルとなる。すなわち、誤差電圧Ｖｅｒｒが高電位であるほど、パルス幅変調信号ＰＷＭの一周期に占めるローレベル期間が長くなり、逆に、誤差電圧Ｖｅｒｒが低電位であるほど、パルス幅変調信号ＰＷＭの一周期に占めるローレベル期間が短くなる。
【００８１】
駆動制御回路４は、クロック信号ＣＬＫとパルス幅変調信号ＰＷＭに基づき、トランジスタ１ａ、１ｂの同時オンを防止しつつ、パルス幅変調信号ＰＷＭのローレベル期間にはトランジスタ１ａをオンとし、トランジスタ１ｂをオフとするように、逆に、パルス幅変調信号ＰＷＭのハイレベル期間には、トランジスタ１ａをオフとし、トランジスタ１ｂをオンとするように、トランジスタ１ａ、１ｂのオン／オフ制御信号を生成する。
【００８２】
上記の出力帰還制御により、トランジスタ１ａは、帰還電圧Ｖｆｂが目標電圧Ｖｔｇと一致するように、言い換えれば、出力電圧Ｖｏｕｔが所望の目標設定値と一致するようにスイッチング制御されることになる。
【００８３】
また、トランジスタ１ａとは相補的にトランジスタ１ｂの開閉制御が行われるので、軽負荷時や無負荷時にスイッチ電流Ｉｓｗが低下して、スイッチ電圧Ｖｓｗにリンギングノイズが生じる状態（いわゆる電流不連続モード）に陥った場合でも、そのリンギングノイズをトランジスタ１ｂ経由でグランド端子ＧＮＤに逃がすことが可能となる。すなわち、トランジスタ１ａのオフ時には、トランジスタ１ｂを介してスイッチ電圧Ｖｓｗをローレベル（０Ｖ）まで引き下げ、ブートストラップ端子ＢＳＴとスイッチ端子ＳＷとの間に接続された容量Ｃ２を十分に充電することができるので、続くトランジスタ１ａのオン時には、ブースト電圧Ｖｂｓｔを所望の電圧レベル（入力電圧Ｖｉｎよりも高い電圧レベル）まで確実に引き上げることが可能となり、延いては、トランジスタ１ａの誤動作（オン不能）を回避して、安定した降圧動作を実現することが可能となる。
【００８４】
次に、過電流保護回路１７の構成、及び、その基本動作（過電流検出信号ＯＣＰの生成動作）について、図３を参照しながら、詳細に説明する。
【００８５】
図３は、過電流保護回路１７の一構成例を示す回路ブロック図である。
【００８６】
図２に示す通り、過電流保護回路１７は、閾値電圧Ｖｔｈを生成する閾値電圧生成部１７１と、トランジスタ１ａの一端から引き出されるスイッチ電圧Ｖｓｗと閾値電圧Ｖｔｈとを比較して過電流検出信号ＯＣＰを生成するコンパレータ１７２と、スイッチ端子ＳＷとコンパレータ１７２の反転入力端（−）との間に接続され、トランジスタ１ａと同期して開閉制御されるスイッチ１７３と、スイッチ１７３のオフ時にコンパレータ１７２の反転入力端（−）を入力端子ＶＩＮにプルアップする抵抗１７４と、を有する。
【００８７】
上記構成から成る過電流保護回路１７において、スイッチ１７３は、トランジスタ１ａがオンされているときにオンとされ、オフされているときにオフとされる。従って、コンパレータ１７２の反転入力端（−）に印加されるスイッチ電圧Ｖｓｗ’は、トランジスタ１ａのオン時にはスイッチ電圧Ｖｓｗと一致し、トランジスタ１ａのオフ時には、入力電圧Ｖｉｎとなる。
【００８８】
ここで、トランジスタ１ａのオン時に得られるスイッチ電圧Ｖｓｗは、入力電圧Ｖｉｎから、トランジスタ１ａのオン抵抗Ｒｏｎとこれに流れるスイッチ電流Ｉｓｗとの積算値を差し引いた電圧値（Ｖｉｎ−Ｒｏｎ×Ｉｓｗ）となるので、トランジスタ１ａのオン抵抗Ｒｏｎを一定値とみなせば、その電圧値はスイッチ電流Ｉｓｗが大きいほど低下することになる。
【００８９】
従って、コンパレータ１７２において、反転入力端（−）に印加されるスイッチ電圧Ｖｓｗ’と、非反転入力端（＋）に印加される閾値電圧Ｖｔｈを比較することにより、過電流の検出を行うことが可能となる。なお、本構成例の過電流保護回路１７では、スイッチ電圧Ｖｓｗ’が閾値電圧Ｖｔｈよりも高ければ、過電流検出信号ＯＣＰはローレベル（正常状態を示す論理）となり、逆に、スイッチ電圧Ｖｓｗ’が閾値電圧Ｖｔｈよりも低ければ、過電流検出信号ＯＣＰはハイレベル（過電流状態を示す論理）となる。
【００９０】
なお、過電流検出信号ＯＣＰが過電流状態を示す論理（ハイレベル）に遷移された時点で、駆動制御回路４は、トランジスタ１ａ、１ｂのスイッチング駆動を停止して、スイッチング電源ＩＣ１００をシャットダウンする。また、ソフトスタート制御回路６は、電源装置Ａの再起動に備えて、容量Ｃ５の放電を行う。
【００９１】
このように、スイッチ電圧Ｖｓｗ（スイッチ電圧Ｖｓｗ’）と閾値電圧Ｖｔｈとを比較して過電流検出信号ＯＣＰを生成する過電流検出検出回路１７であれば、過電流の検出手段として出力電圧Ｖｏｕｔの供給経路上にセンス抵抗を挿入する必要がないため、コストダウンや出力効率の向上を実現することが可能となる。
【００９２】
次に、過電流検出信号ＯＣＰに基づく過電流保護動作について、図４及び図５を参照しながら詳細に説明する。図４は、駆動制御回路４とソフトスタート制御回路６の第１構成例を示す回路ブロック図である。また、図５は、過電流保護動作を説明するための波形図であり、上から順に、コイル電流ＩＬ、過電流検出信号ＯＣＰ、ソフトスタート電圧Ｖｓｓ、帰還電圧Ｖｆｂ、及び、誤差電圧Ｖｅｒｒが描写されている。なお、図５には、過電流保護回路１７の監視対象電流として、コイルＬ１に流れるコイル電流ＩＬが描写されているが、過電流保護回路１７の構成については、スイッチ電流Ｉｓｗを監視することで、コイル電流ＩＬを間接的に監視する構成（先述の構成）としてもよいし、コイル電流ＩＬを直接的に監視する構成（例えば、コイル電流ＩＬをセンス抵抗によって電圧信号に変換し、これを所定の閾値電圧と比較する構成）としてもよい。
【００９３】
図４に示す通り、第１構成例の駆動制御回路２０４は、ＳＲフリップフロップ４１と、論理和演算器４２と、を有する。
【００９４】
ＳＲフリップフロップ４１のセット入力端（Ｓ）は、クロック信号ＣＬＫの印加端に接続されている。ＳＲフリップフロップ４１のリセット入力端（Ｒ）は、論理和演算器４２の出力端に接続されている。ＳＲフリップフロップ４１の出力端（Ｑ）と反転出力端（ＱＢ）からは、それぞれトランジスタ１ａ及び１ｂのオン／オフ制御信号が出力される。ただし、貫通電流防止の観点からトランジスタ１ａ、１ｂのオン／オフ遷移タイミングには所定の遅延を与えておく必要があるため、ＳＲフリップフロップ４１の上記出力信号は、それぞれ、同時オン防止回路（不図示）を介して後段のレベルシフタ３ａ、３ｂに送出される。
【００９５】
論理和演算器４２の第１入力端は、ＰＷＭコンパレータ９の出力端（パルス幅変調信号ＰＷＭの印加端）に接続されている。論理和演算器４２の第２入力端は、過電流防止回路１７の出力端（過電流検出信号ＯＣＰの印加端）に接続されている。従って、論理和演算器４２は、パルス幅変調信号ＰＷＭと過電流検出信号ＯＣＰとの論理和信号をパルス幅変調信号ＰＷＭに代えてＳＲフリップフロップ４１のリセット入力端（Ｒ）に供給する。
【００９６】
また、図４に示す通り、第１構成例のソフトスタート制御回路６は、充電電流Ｉ１を生成する定電流源６１と、放電電流Ｉ２を生成する定電流源６２と、を有する。定電流源６１の第１端は、基準電圧Ｖｒｅｆの印加端に接続されている。定電流源６１の第２端と、定電流源６２の第１端は、いずれもソフトスタート端子ＳＳを介して容量Ｃ５に接続される一方、トランジスタ７のベースにも接続されている。定電流源６２の第２端は、グランド端子ＧＮＤに接続されている。また、定電流源６２のオン／オフ制御端は、過電流防止回路１７の出力端（過電流検出信号ＯＣＰの印加端）に接続されている。
【００９７】
上記構成から成る電源装置において、過電流保護回路１７は、コイル電流ＩＬが所定の過電流検出値Ｉｏｃｐに達したことを検出したときに、過電流検出信号ＯＣＰをローレベル（正常時論理レベル）からハイレベル（異常時論理レベル）に立ち上げる。
【００９８】
従って、コイル電流ＩＬが過電流状態となり、過電流検出信号ＯＣＰがハイレベル（異常時論理レベル）に立ち上げられると、駆動制御回路４は、パルス幅変調信号ＰＷＭに依ることなく、トランジスタ１ａのオン／オフ制御信号をローレベルにリセットする。その結果、トランジスタ１ａが強制的にオフされてコイル電流ＩＬが遮断される。
【００９９】
なお、上記の過電流保護動作によってコイル電流ＩＬが遮断されると、過電流検出信号ＯＣＰは再びローレベル（正常時論理レベル）に立ち下がるため、その後にクロック信号ＣＬＫがハイレベルに立ち上がると、駆動制御回路４は、トランジスタ１ａのオン／オフ制御信号をハイレベルにセットし直し、トランジスタ１ａは再びオンされる。ただし、その時点でコイル電流ＩＬの過電流状態が解消されていなければ、上記と同様の過電流保護動作が発動するので、トランジスタ１ａは強制的にオフされてコイル電流ＩＬが再遮断される。
【０１００】
このように、上記構成から成る電源装置では、コイル電流ＩＬの過電流防止動作として過電流検出信号ＯＣＰによる強制リセット動作と、クロック信号ＣＬＫによるセット動作（自己復帰動作）を繰り返す方式、いわゆるパルスバイパルス方式が採用されている。
【０１０１】
また、上記構成から成る電源装置では、コイル電流ＩＬが過電流状態となり、過電流検出信号ＯＣＰがハイレベル（異常時論理レベル）に立ち上げられると、ソフトスタート制御回路６の定電流源６２がオンされ、容量Ｃ５に蓄えられていた電荷の放電が行われる。
【０１０２】
すなわち、上記構成から成る電源装置は、コイル電流ＩＬが過電流状態となった場合、パルスバイパルス方式の過電流防止動作を行いつつ、これと同時にソフトスタート制御回路６をリセットする構成とされている。
【０１０３】
このような構成とすることにより、コイル電流ＩＬが所定の過電流検出値Ｉｏｃｐに達した時点で、パルスバイパルス方式の過電流保護動作によって、即座にトランジスタ１ａをオフすることができるので、コイル電流ＩＬが過電流検出値Ｉｏｃｐを上回ることはなく、高い過電流抑制効果を奏することが可能となる。また、コイル電流ＩＬの過電流状態が解消した時点で、出力電圧Ｖｏｕｔ（及びこれに応じた帰還電圧Ｖｆｂ）がその目標値から大幅に低下していた場合であっても、誤差電圧Ｖｅｒｒは、ソフトスタート電圧Ｖｓｓ（容量Ｃ５の充電電圧）に応じた上限値にクランプされているので、パルス幅変調信号ＰＷＭのオンデューティを抑えて、出力電圧Ｖｏｕｔを緩やかに立ち上げること可能となり、延いては、過電流保護動作からの復帰時における出力電圧Ｖｏｕｔのオーバーシュートを解消することが可能となる。
【０１０４】
従って、上記構成から成る電源装置であれば、パルスバイパルス方式とソフトスタートリセット方式の双方のメリットを最大限に活かすとともに、双方のデメリットを互いに補完することができるので、過電流の確実な抑制と復帰時のオーバーシュート防止を両立させることが可能となる。
【０１０５】
また、ここで重要なことは、ソフトスタート制御回路６のリセットに際して、容量Ｃ５に蓄えられている全ての電荷が直ちに放電されるのではなく、パルスバイパルス方式の過電流保護動作が行われている間に、ソフトスタート電圧Ｖｓｓが段階的に引き下げられ、誤差電圧Ｖｅｒｒが徐々に低下されるように、充電電流Ｉ１と放電電流Ｉ２の比率が設定されている点にある。
【０１０６】
図５に示したように、パルスバイパルス方式の過電流保護動作が行われている間、出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂは、目標電圧Ｖｔｇよりも低い状態となるため、誤差増幅器５は、より高い誤差電圧Ｖｅｒｒを出力しようとする。しかしながら、誤差電圧Ｖｅｒｒは、段階的に引き下げられていくソフトスタート電圧Ｖｓｓに応じた上限値にクランプされているので、この時点でコイル電流ＩＬの過電流状態が解消され、トランジスタ１ａのスイッチング動作が復帰されたとしても、出力電圧Ｖｏｕｔのオーバーシュートを十分に抑制することができる。
【０１０７】
また、ノイズの重畳やＵＳＢ機器Ｃのホットプラグ動作（電子機器に電源が投入されている状態下でＵＳＢ機器Ｃを外部接続する動作）などに起因して、過渡的にコイル電流ＩＬが過電流状態となった場合、その過電流状態は速やかに解消されるため、容量Ｃ５に蓄えられている全ての電荷が放電されることはなく、ソフトスタート電圧Ｖｓｓがゼロ値まで下がり切ることはない。従って、過電流保護動作からの復帰時にソフトスタート制御が一からやり直されることはないので、出力電圧Ｖｏｕｔの大幅な低下が生じず、電子機器の動作に支障を来さずに済む。もちろん、過渡的にコイル電流ＩＬが過電流状態となった場合でも、パルスバイパルス方式の過電流保護動作は速やかに発動するため、コイル電流ＩＬが所定の過電流設定値Ｉｏｃｐを上回ることはなく、高い過電流抑制効果を奏することが可能である。
【０１０８】
一方、コイル電流ＩＬの過電流状態が解消されず、パルスバイパルス方式の過電流保護動作が長期間に及ぶと、容量Ｃ５に蓄えられていた電荷が完全に放電されるので、それ以後にコイル電流ＩＬの過電流状態が解消された場合には、電源装置Ａの起動時と同様のソフトスタート制御が行われる。
【０１０９】
なお、上記の実施形態では、入力電圧Ｖｉｎを降圧して出力電圧Ｖｏｕｔを生成するスイッチングレギュレータに本発明を適用した構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、その出力段として昇圧型や昇降圧型を採用しても構わない。
【０１１０】
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【０１１１】
例えば、上記実施形態では、誤差電圧Ｖｅｒｒをソフトスタート電圧Ｖｓｓに応じた上限値にクランプする構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、図６に示すように、ソフトスタート電圧Ｖｓｓを誤差増幅器５の第２非反転入力端（＋）に入力し、誤差増幅器５では、帰還電圧Ｖｆｂとソフトスタート電圧Ｖｓｓのより低い方と、所定の目標電圧Ｖｔｇとの差分増幅を行う構成としてもよい。
【０１１２】
＜第２の技術的特徴＞
以下で開示する第２の技術的特徴は、レベルシフタ回路に関するものであり、例えば、図２のレベルシフタ３ａ及び３ｂに適用される技術である。
【０１１３】
図１３は、レベルシフタ回路の一従来例を示す回路図である。従来のレベルシフタ回路Ｘ３は、第１電源電位ＬＶと接地電位ＧＮＤとの間でパルス駆動される入力信号ＩＮを入力とし、これを第１電源電位ＬＶよりも高い第２電源電位ＨＶと接地電位ＧＮＤとの間でパルス駆動される出力信号ＯＵＴに変換して出力するものであって、第１のＰチャネル型ＭＯＳ［Metal  Oxide  Semiconductor］電界効果トランジスタＰ３１と、第２のＰチャネル型ＭＯＳ電界効果トランジスタＰ３２と、第１のＮチャネル型ＭＯＳ電界効果トランジスタＮ３１と、第２のＮチャネル型ＭＯＳ電界効果トランジスタＮ３２と、インバータＩＮＶ３と、を有して成る。
【０１１４】
トランジスタＰ３１、Ｐ３２のソースとバックゲートは、いずれも第２電源電位ＨＶの印加端に接続されている。トランジスタＰ３１のドレインは、トランジスタＰ３２のゲートとトランジスタＮ３１のドレインに接続されている。トランジスタＰ３２のドレインはトランジスタＰ３１のゲートと、トランジスタＮ３２のドレインと、出力信号ＯＵＴの出力端に接続されている。トランジスタＮ３１、Ｎ３２のソースとバックゲートは、いずれも接地端に接続されている。トランジスタＮ３１のゲートは、入力信号ＩＮの入力端に接続されている。トランジスタＮ３２のゲートは、インバータＩＮＶ３の出力端（反転入力信号ＩＮＢの入力端）に接続されている。インバータＩＮＶ３の入力端は、入力信号ＩＮの入力端に接続されている。インバータＩＮＶ３の正電源端は、第１電源電位ＬＶの印加端に接続されている。インバータＩＮＶ３の負電源端は、接地端に接続されている。
【０１１５】
ところで、従来のレベルシフタ回路Ｘ３では、第１電源電位ＬＶと第２電源電位ＨＶとの差が大きくなるほど、トランジスタＰ３１、Ｐ３２のオン抵抗値と、トランジスタＮ３１、Ｎ３２のオン抵抗値との相対的な較差が大きくなり、出力信号ＯＵＴの論理レベルを正常に切り換えることができなくなる、という課題があった。
【０１１６】
上記の課題について、第１電源電位ＬＶを３．３Ｖ、第２電源電位ＨＶを１０Ｖと仮定して、より具体的に説明する。この場合、トランジスタＮ３１、Ｎ３２をオンするときには、そのゲート・ソース間に３．３Ｖの電位差が与えられることになり、トランジスタＰ３１、Ｐ３２をオンするときには、そのゲート・ソース間に１０Ｖの電位差が与えられることになる。すなわち、トランジスタＰ３１、Ｐ３２をオンするときに、そのゲート・ソース間に印加される電位差は、トランジスタＮ３１、Ｎ３２をオンするときに、そのゲート・ソース間に印加される電位差の３倍となる。従って、トランジスタＮ３１、Ｎ３２のオン抵抗値に比べて、トランジスタＰ３１、Ｐ３２のオン抵抗値は相対的に小さくなる。
【０１１７】
次に、トランジスタＰ３１、Ｐ３２のオン抵抗値とトランジスタＮ３１、Ｎ３２のオン抵抗値との間に相対的な較差が生じている状態で、入力信号ＩＮがローレベル（接地電位ＧＮＤ）からハイレベル（第１電源電位ＬＶ）に立ち上げられた場合について考察する。
【０１１８】
入力信号ＩＮがローレベル（接地電位ＧＮＤ）とされているとき、トランジスタＮ３１はオフ状態とされており、トランジスタＮ３２はオン状態とされている。このとき、トランジスタＰ３１のゲート電位は、トランジスタＮ３２を介してローレベル（接地電位ＧＮＤ）まで引き下げられているので、トランジスタＰ３１はオン状態とされている。また、このとき、トランジスタＰ３２のゲート電位は、トランジスタＰ３１を介してハイレベル（第２電源電位ＨＶ）まで引き上げられているので、トランジスタＰ３２はオフ状態とされている。その結果、出力信号ＯＵＴはローレベル（接地電位ＧＮＤ）とされている。
【０１１９】
一方、入力信号ＩＮがローレベル（接地電位ＧＮＤ）からハイレベル（第１電源電位ＬＶ）に立ち上げられたときには、トランジスタＮ３１がオフ状態からオン状態に切り換えられ、トランジスタＮ３２がオン状態からオフ状態に切り換えられる。
【０１２０】
このとき、トランジスタＰ３１のオン抵抗値とトランジスタＮ３１のオン抵抗値との相対的な較差が小さければ、トランジスタＰ３２のゲート電位は、トランジスタＮ３１を介してハイレベル（第２電源電位ＨＶ）からローレベル（接地電位ＧＮＤ）まで引き下げられるので、トランジスタＰ３２がオフ状態からオン状態に切り換えられる。また、このとき、トランジスタＰ３１のゲート電位は、トランジスタＰ３２を介してローレベル（接地電位ＧＮＤ）からハイレベル（第２電源電位ＨＶ）まで引き上げられるので、トランジスタＰ３１はオン状態からオフ状態に切り換えられる。その結果、出力信号ＯＵＴはローレベル（接地電位ＧＮＤ）からハイレベル（接地電位ＧＮＤ）に立ち上げられる。
【０１２１】
しかしながら、トランジスタＰ３１のオン抵抗値とトランジスタＮ３１のオン抵抗値との相対的な較差が大きい場合には、トランジスタＮ３１を介してトランジスタＰ３２のゲート電位をローレベル（接地電位ＧＮＤ）に引き下げる能力よりも、トランジスタＰ３１を介してトランジスタＰ３２のゲート電位をハイレベル（第２電源電位ＨＶ）に引き上げておく能力の方が強くなる。そのため、トランジスタＮ３１をオフ状態からオン状態に切り換えたにも関わらず、トランジスタＰ３２のゲート電位を十分に引き下げることができなくなるので、トランジスタＰ３２のオン／オフ状態を正常に切り換えることが不可能となり、延いては、出力信号ＯＵＴの論理レベルを正常に切り換えることが不可能となるおそれがあった。
【０１２２】
なお、上記とは逆に、入力信号ＩＮがハイレベル（第１電源電位ＬＶ）からローレベル（接地電位ＧＮＤ）に立ち下げられるときには、トランジスタＰ３２のオン抵抗値とトランジスタＮ３２のオン抵抗値との相対的な較差が問題となる。
【０１２３】
そこで、従来のレベルシフタ回路Ｘ３では、トランジスタＰ３１、Ｐ３２のオン抵抗値とトランジスタＮ３１、Ｎ３２のオン抵抗値との相対的な較差を是正すべく、トランジスタＮ３１、Ｎ３２の素子サイズをトランジスタＰ３１、Ｐ３２の素子サイズよりも大きく設計することにより、トランジスタＮ３１、Ｎ３２のオン抵抗値をトランジスタＰ３１、Ｐ３２のオン抵抗値と同程度まで引き下げる構成が採用されていた。例えば、第１電源電位ＬＶを３．３Ｖ、第２電源電位ＨＶを１０Ｖと仮定した場合、トランジスタＮ３１、Ｎ３２の素子サイズは、トランジスタＰ３１、Ｐ３２の素子サイズよりも５倍以上大きく設計されていた。
【０１２４】
しかしながら、上記従来の解決策では、第１電源電位ＬＶと第２電源電位ＨＶの差が大きくなるほど、トランジスタＮ３１、Ｎ３２の素子サイズを拡大しなければならず、回路規模の小型化を図る上で不利であった。
【０１２５】
また、従来のレベルシフタ回路Ｘ３では、入力信号ＩＮの論理レベルが切り替わる度にトランジスタＰ３１とトランジスタＮ３１、或いは、トランジスタＰ３２とトランジスタＮ３２の同時オンが不可避的に生じるため、第２電源電位ＨＶの印加端から接地端に向けた貫通電流が断続的に流れる。
【０１２６】
しかしながら、従来のレベルシフタ回路Ｘ３では、先述の通り、トランジスタＮ３１、Ｎ３２のオン抵抗値をトランジスタＰ３１、Ｐ３２のオン抵抗値と同程度まで引き下げることで双方のバランスを取る構成が採用されていたので、入力信号ＩＮの論理レベルが切り換わる度に、非常に大きな貫通電流が何ら抑制されることなく流れ続ける結果となり、省電力化を図る上で不利であった。
【０１２７】
そこで、以下で開示する第２の技術的特徴は、本願の発明者が見出した上記の問題点に鑑み、回路規模の小型化と省電力化を共に実現することが可能なレベルシフタ回路を提供することを目的とする。
【０１２８】
まず、本発明に係るレベルシフタ回路の第１実施形態について、図１１を参照しながら詳細に説明する。図１１は、本発明に係るレベルシフタ回路の第１実施形態を示す回路図である。本実施形態のレベルシフタ回路Ｘ１は、第１電源電位ＬＶと接地電位ＧＮＤとの間でパルス駆動される入力信号ＩＮを入力とし、これを第１電源電位ＬＶよりも高い第２電源電位ＨＶと接地電位ＧＮＤとの間でパルス駆動される出力信号ＯＵＴに変換して出力するものであって、第１のＰチャネル型ＭＯＳ電界効果トランジスタＰ１１と、第２のＰチャネル型ＭＯＳ電界効果トランジスタＰ１２と、第１のＮチャネル型ＭＯＳ電界効果トランジスタＮ１１と、第２のＮチャネル型ＭＯＳ電界効果トランジスタＮ１２と、インバータＩＮＶ１と、第１の抵抗Ｒ１１と、第２の抵抗Ｒ１２と、を有して成る。
【０１２９】
トランジスタＰ１１、Ｐ１２のソースとバックゲートは、いずれも第２電源電位ＨＶの印加端に接続されている。トランジスタＮ１１、Ｎ１２のソースとバックゲートは、いずれも接地端に接続されている。トランジスタＮ１１のゲートは、入力信号ＩＮの入力端に接続されている。トランジスタＮ１２のゲートは、インバータＩＮＶ１の出力端（反転入力信号ＩＮＢの入力端）に接続されている。インバータＩＮＶ１の入力端は、入力信号ＩＮの入力端に接続されている。インバータＩＮＶ１の正電源端は、第１電源電位ＬＶの印加端に接続されている。インバータＩＮＶ１の負電源端は、接地端に接続されている。抵抗Ｒ１１の一端は、トランジスタＰ１１のドレインに接続されている。抵抗Ｒ１１の他端は、トランジスタＰ１２のゲートとトランジスタＮ１１のドレインに接続されている。抵抗Ｒ１２の一端は、トランジスタＰ１２のドレインに接続されている。抵抗Ｒ１２の他端は、トランジスタＰ１１のゲートと、トランジスタＮ１２のドレインと、出力信号ＯＵＴの出力端に接続されている。
【０１３０】
上記構成から成るレベルシフタ回路Ｘ１において、入力信号ＩＮがローレベル（接地電位ＧＮＤ）とされているとき、トランジスタＮ１１はオフ状態とされており、トランジスタＮ１２はオン状態とされている。このとき、トランジスタＰ１１のゲート電位は、トランジスタＮ１２を介してローレベル（接地電位ＧＮＤ）まで引き下げられているので、トランジスタＰ１１はオン状態とされている。また、このとき、トランジスタＰ１２のゲート電位は、トランジスタＰ１１を介してハイレベル（第２電源電位ＨＶ）まで引き上げられているので、トランジスタＰ１２はオフ状態とされている。その結果、出力信号ＯＵＴはローレベル（接地電位ＧＮＤ）とされている。
【０１３１】
一方、入力信号ＩＮがローレベル（接地電位ＧＮＤ）からハイレベル（第１電源電位ＬＶ）に立ち上げられたときには、トランジスタＮ１１がオフ状態からオン状態に切り換えられ、トランジスタＮ１２がオン状態からオフ状態に切り換えられる。
【０１３２】
このとき、トランジスタＰ１１のオン抵抗値とトランジスタＮ１１のオン抵抗値との相対的な較差が問題となるが、本実施形態のレベルシフタ回路Ｘ１では、トランジスタＰ１１のオン抵抗値とトランジスタＮ１１のオン抵抗値との相対的な較差を是正するために、トランジスタＰ１１のドレインに抵抗Ｒ１１（例えば１０ｋΩ）を付加し、トランジスタＰ１１の見かけ上のオン抵抗値をトランジスタＮ１１のオン抵抗値と同程度まで引き上げる構成が採用されている。このような構成は、トランジスタＮ１１の素子サイズを大きく設計し、トランジスタＮ１１のオン抵抗値をトランジスタＰ１１のオン抵抗値と同程度まで引き下げていた従来の構成とは真逆の発想であると言える。
【０１３３】
このような構成を採用したことにより、トランジスタＰ１１のオン抵抗値とトランジスタＮ１１のオン抵抗値との相対的な較差は小さくなる。従って、トランジスタＰ１２のゲート電位は、トランジスタＮ１１を介して、ハイレベル（第２電源電位ＨＶ）からローレベル（接地電位ＧＮＤ）まで引き下げられるので、トランジスタＰ１２がオフ状態からオン状態に切り換えられる。また、このとき、トランジスタＰ１１のゲート電位は、トランジスタＰ１２を介して、ローレベル（接地電位ＧＮＤ）からハイレベル（第２電源電位ＨＶ）まで引き上げられるので、トランジスタＰ１１はオン状態からオフ状態に切り換えられる。その結果、出力信号ＯＵＴはローレベル（接地電位ＧＮＤ）からハイレベル（第２電源電位ＨＶ）に立ち上げられる。
【０１３４】
また、上記とは逆に、入力信号ＩＮがハイレベル（第１電源電位ＬＶ）からローレベル（接地電位ＧＮＤ）に立ち下げられるときには、トランジスタＰ１２のオン抵抗値とトランジスタＮ１２のオン抵抗値との相対的な較差が問題となるが、これについても、本実施形態のレベルシフタ回路Ｘ１では、トランジスタＰ１２のオン抵抗値とトランジスタＮ１２のオン抵抗値との相対的な較差を是正する手段として、トランジスタＰ１２のドレインに抵抗Ｒ１２（例えば１０ｋΩ）を付加し、トランジスタＰ１２の見かけ上のオン抵抗値をトランジスタＮ１２のオン抵抗値と同程度まで引き上げる構成が採用されている。
【０１３５】
このような構成とすることにより、トランジスタＰ１１、Ｐ１２のオン抵抗値とトランジスタＮ１１、Ｎ１２のオン抵抗値との較差を是正するに際して、トランジスタＮ１１、Ｎ１２の素子サイズを不要に拡大する必要がなくなるので、回路規模の小型化を図る上で有利である。
【０１３６】
また、本実施形態のレベルシフタ回路Ｘ１では、従来構成と同様、入力信号ＩＮの論理レベルが切り替わる度に、トランジスタＰ１１とトランジスタＮ１１、或いは、トランジスタＰ１２とトランジスタＮ１２の同時オンが不可避的に生じるため、第２電源電位ＨＶの印加端から接地端に向けた貫通電流が断続的に流れる。
【０１３７】
しかしながら、本実施形態のレベルシフタ回路Ｘ１であれば、先述の通り、トランジスタＰ１１、Ｐ１２の見かけ上のオン抵抗値をトランジスタＮ１１、Ｎ１２のオン抵抗値と同程度まで引き上げることで、双方のバランスを取る構成が採用されているので、貫通電流を効果的に抑制することが可能となり、省電力化を図る上でも有利である。
【０１３８】
次に、本発明に係るレベルシフタ回路の第２実施形態について、図１２を参照しながら詳細に説明する。図１２は、本発明に係るレベルシフタ回路の第２実施形態を示す回路図である。本実施形態のレベルシフタ回路Ｘ２は、第２電源電位ＨＶと接地電位ＧＮＤとの間でパルス駆動される入力信号ＩＮを入力とし、これを第２電源電位ＨＶよりも低い第１電源電位ＬＶと接地電位ＧＮＤとの間でパルス駆動される出力信号ＯＵＴに変換して出力するものであって、第１のＰチャネル型ＭＯＳ電界効果トランジスタＰ２１と、第２のＰチャネル型ＭＯＳ電界効果トランジスタＰ２２と、第１のＮチャネル型ＭＯＳ電界効果トランジスタＮ２１と、第２のＮチャネル型ＭＯＳ電界効果トランジスタＮ２２と、インバータＩＮＶ２と、第１の抵抗Ｒ２１と、第２の抵抗Ｒ２２と、を有して成る。
【０１３９】
トランジスタＮ２１、Ｎ２２のソースとバックゲートは、いずれも接地端に接続されている。トランジスタＰ２１、Ｐ２２のソースとバックゲートは、いずれも第１電源電位ＬＶの印加端に接続されている。トランジスタＰ２１のゲートは、入力信号ＩＮの入力に接続されている。トランジスタＰ２２のゲートは、インバータＩＮＶ２の出力端（反転入力信号ＩＮＢの入力端）に接続されている。インバータＩＮＶ２の入力端は、入力信号ＩＮの入力端に接続されている。インバータＩＮＶ２の正電源端は、第２電源電位ＨＶの印加端に接続されている。インバータＩＮＶ２の負電源端は、接地端に接続されている。抵抗Ｒ２１の一端は、トランジスタＮ２１のドレインに接続されている。抵抗Ｒ２１の他端はトランジスタＮ２２のゲートとトランジスタＰ２１のドレインに接続されている。抵抗Ｒ２２の一端は、トランジスタＮ２２のドレインに接続されている。抵抗Ｒ２２の他端は、トランジスタＮ２１のゲートと、トランジスタＰ２２のドレインと、出力信号ＯＵＴの出力端に接続されている。
【０１４０】
上記構成から成るレベルシフタ回路Ｘ２において、入力信号ＩＮがローレベル（接地電位ＧＮＤ）とされているとき、トランジスタＰ２１はオン状態とされており、トランジスタＰ２２はオフ状態とされている。このとき、トランジスタＮ２２のゲート電位は、トランジスタＰ２１を介してハイレベル（第１電源電位ＬＶ）まで引き上げられているので、トランジスタＮ２２はオン状態とされている。また、このとき、トランジスタＮ２１のゲート電位は、トランジスタＮ２２を介してローレベル（接地電位ＧＮＤ）まで引き下げられているので、トランジスタＮ２１はオフ状態とされている。その結果、出力信号ＯＵＴはローレベル（接地電位ＧＮＤ）とされている。
【０１４１】
一方、入力信号ＩＮがローレベル（接地電位ＧＮＤ）からハイレベル（第２電源電位ＨＶ）に立ち上げられたときには、トランジスタＰ２１がオン状態からオフ状態に切り換えられ、トランジスタＰ２２がオフ状態からオン状態に切り換えられる。
【０１４２】
このとき、トランジスタＰ２２のオン抵抗値とトランジスタＮ２２のオン抵抗値との相対的な較差が問題となるが、本実施形態のレベルシフタ回路Ｘ２では、トランジスタＰ２２のオン抵抗値とトランジスタＮ２２のオン抵抗値との相対的な較差を是正する手段として、トランジスタＮ２２のドレインに抵抗Ｒ２２（例えば１０ｋΩ）を付加し、トランジスタＮ２２の見かけ上のオン抵抗値をトランジスタＰ２２のオン抵抗値と同程度まで引き上げる構成が採用されている。
【０１４３】
このような構成を採用したことにより、トランジスタＰ２２のオン抵抗値とトランジスタＮ２２のオン抵抗値との相対的な較差は小さくなる。従って、トランジスタＮ２１のゲート電位は、トランジスタＰ２２を介して、ローレベル（接地電位ＧＮＤ）からハイレベル（第１電源電位ＬＶ）まで引き上げられるので、トランジスタＮ２１がオフ状態からオン状態に切り換えられる。また、このとき、トランジスタＮ２２のゲート電位は、トランジスタＮ２１を介して、ハイレベル（第１電源電位ＬＶ）からローレベル（接地電位ＧＮＤ）まで引き下げられるので、トランジスタＮ２２はオン状態からオフ状態に切り換えられる。その結果、出力信号ＯＵＴはローレベル（接地電位ＧＮＤ）からハイレベル（第１電源電位ＬＶ）に立ち上げられる。
【０１４４】
また、上記とは逆に、入力信号ＩＮがハイレベル（第２電源電位ＨＶ）からローレベル（接地電位ＧＮＤ）に立ち下げられるときには、トランジスタＰ２１のオン抵抗値とトランジスタＮ２１のオン抵抗値との相対的な較差が問題となるが、これについても、本実施形態のレベルシフタ回路Ｘ２では、トランジスタＰ２１のオン抵抗値とトランジスタＮ２１のオン抵抗値との相対的な較差を是正する手段として、トランジスタＮ２１のドレインに抵抗Ｒ２１（例えば１０ｋΩ）を付加し、トランジスタＮ２１の見かけ上のオン抵抗値をトランジスタＰ２１のオン抵抗値と同程度まで引き上げる構成が採用されている。
【０１４５】
このような構成とすることにより、トランジスタＰ２１、Ｐ２２のオン抵抗値とトランジスタＮ２１、Ｎ２２のオン抵抗値との較差を是正するに際して、トランジスタＰ２１、Ｐ２２の素子サイズを不要に拡大する必要がなくなるので、回路規模の小型化を図る上で有利である。
【０１４６】
また、本実施形態のレベルシフタ回路Ｘ２では、従来構成と同様、入力信号ＩＮの論理レベルが切り替わる度に、トランジスタＰ２１とトランジスタＮ２１、或いは、トランジスタＰ２２とトランジスタＮ２２の同時オンが不可避的に生じるため、第１電源電位ＬＶの印加端から接地端に向けた貫通電流が断続的に流れる。
【０１４７】
しかしながら、本実施形態のレベルシフタ回路Ｘ２であれば、先述の通り、トランジスタＮ２１、Ｎ２２の見かけ上のオン抵抗値をトランジスタＰ２１、Ｐ２２のオン抵抗値と同程度まで引き上げることで、双方のバランスを取る構成が採用されているので、貫通電流を効果的に抑制することが可能となり、省電力化を図る上でも有利である。
【０１４８】
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【０１４９】
＜第３の技術的特徴＞
以下で開示する第３の技術的特徴は、閾値電圧生成回路、並びに、これを用いた過電流保護回路、スイッチ駆動装置、及び、電源装置に関するものであり、例えば、図２の過電流保護回路１７に適用される技術である。
【０１５０】
図１９は、過電流保護回路の一従来例を示す回路図である。図１９に示されている従来例の過電流保護回路は、同期整流方式の降圧型スイッチングレギュレータの一部として機能する半導体装置Ｙ１００（ＤＣ／ＤＣコントローラＩＣ）に内蔵されており、半導体装置Ｙ１００に外付けされているトランジスタＮ２のドレインから引き出されるパルス状のスイッチ電圧Ｖｓｗ（より正確には、トランジスタＮ２のオン時に得られるスイッチ電圧Ｖｓｗのローレベル電位のみを抽出した第２スイッチ電圧Ｖｓｗ２）と所定の閾値電圧Ｖｔｈとを比較して過電流保護信号ＯＣＰを生成する構成とされていた。
【０１５１】
しかし、図１９でも示したように、所定の閾値電圧Ｖｔｈを生成する閾値電圧生成回路は一般に、外部端子Ｔｘに外付けされた抵抗Ｒｘに所定の定電流Ｉｘを流し込むことで、所望の閾値電圧Ｖｘ（＝Ｉｘ×Ｒｘ）を生成する構成とされていた。すなわち、半導体装置Ｙ１００には、閾値電圧設定用の抵抗Ｒｘを外付けするためだけに専用の外部端子Ｔｘを設ける必要があり、パッケージサイズの小型化を阻害する要因の一つとなっていた。
【０１５２】
そこで、以下で開示する第３の技術的特徴は、本願の発明者が見い出した上記の問題点に鑑み、半導体装置の外部端子数を不要に増大することなく、閾値電圧を任意に設定することが可能な閾値電圧生成回路、並びに、これを用いた過電流保護回路、スイッチ駆動装置、及び、電源装置を提供することを目的とする。
【０１５３】
以下では、同期整流方式の降圧型スイッチングレギュレータを形成するＤＣ／ＤＣコントローラＩＣに内蔵され、過電流保護回路の過電流保護値（閾値電圧Ｖｔｈ）を任意に設定する閾値電圧生成回路として、本発明を適用した構成を例に挙げて詳細な説明を行う。
【０１５４】
図１４は、本発明に係る閾値電圧生成回路を用いた電源装置の一実施形態を示す回路図である。本実施形態の電源装置は、半導体装置１を有するほか、これに外付けされるディスクリート素子として、Ｎチャネル型ＭＯＳ［Metal  Oxide  Semiconductor］電界効果トランジスタＮ１と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ２と、コイルＬｘ１と、コンデンサＣｘ１と、抵抗Ｒｘ１と、抵抗Ｒｘ２と、抵抗Ｒｘと、を有して成る。
【０１５５】
半導体装置Ｙ１は、これに集積された回路ブロックとして、制御回路Ｙ１０と、駆動回路Ｙ２０と、低電圧保護回路Ｙ３０と、過電流保護回路Ｙ４０と、を有するほか、外部との電気的な接続手段として、外部端子Ｔ０〜Ｔ４を有して成るＤＣ／ＤＣコントローラＩＣである。
【０１５６】
半導体装置Ｙ１の外部において、トランジスタＮ１のドレインは、入力電圧Ｖｉｎの入力端に接続されている。トランジスタＮ１のソースとバックゲートは、コイルＬｘ１の一端に接続されている。トランジスタＮ２のドレインは、コイルＬｘ１の一端に接続されている。トランジスタＮ２のソースとバックゲートは接地されている。コイルＬｘ１の他端は、出力電圧Ｖｏｕｔの出力端に接続されている。なお、出力電圧Ｖｏｕｔの出力端は、負荷Ｚに接続されている。また、出力電圧Ｖｏｕｔの出力端は、コンデンサＣｘ１を介して接地されている。また、出力電圧Ｖｏｕｔの出力端は、抵抗Ｒｘ１と抵抗Ｒｘ２から成る抵抗分圧回路を介して接地されている。
【０１５７】
また、半導体装置Ｙ１の外部において、外部端子Ｔ０は、入力電圧Ｖｉｎの入力端に接続されている。外部端子Ｔ１は、トランジスタＮ１のゲートに接続されている。外部端子Ｔ２は、トランジスタＮ２のゲートに接続される一方、抵抗Ｒｘを介して接地端にも接続されている。なお、抵抗Ｒｘは、半導体装置Ｙ１のシャットダウン時などにトランジスタＮ１のゲート論理不定を防止する目的で外付けされているプルダウン抵抗であるが、本実施形態の過電流保護回路Ｙ４０では、この抵抗Ｒｘを過電流保護値（閾値電圧Ｖｔｈ）の設定用抵抗としても流用している。外部端子Ｔ３は、コイルＬｘ１の一端に接続されている。外部端子Ｔ４は、抵抗Ｒｘ１と抵抗Ｒｘ２との接続ノードに接続されている。
【０１５８】
このように、半導体装置Ｙ１は、これに外付けされている素子と共に、入力電圧Ｖｉｎを降圧して所望の出力電圧Ｖｏｕｔを生成し、これを負荷Ｚに供給する同期整流方式の降圧型スイッチングレギュレータを形成している。
【０１５９】
制御回路Ｙ１０は、外部端子Ｔ４を介して入力される帰還電圧Ｖｆｂ（出力電圧Ｖｏｕｔの分圧電圧）に基づいて、トランジスタＮ１（出力用スイッチ素子）とトランジスタＮ２（同期整流用スイッチ素子）の駆動制御を行うべく、駆動回路Ｙ２０に指示を送る。また、制御回路Ｙ１０は、過電流保護回路Ｙ４０から入力される設定完了信号Ｓ２に基づいて、過電流保護値（閾値電圧Ｖｔｈ）の設定が完了されたことを認識したときに、トランジスタＮ１及びＮ２の駆動制御を開始する機能や、同じく過電流保護回路Ｙ４０から入力される過電流保護信号Ｓ３に基づいて、トランジスタＮ２に流れるシンク側のスイッチ電流Ｉｓｗが過電流状態であることを認識したときに、トランジスタＮ１及びＮ２の駆動を強制的に停止させる機能も備えている。
【０１６０】
駆動回路Ｙ２０は、制御回路Ｙ１０の指示に基づいて、トランジスタＮ１、Ｎ２の駆動信号（ゲート電圧ＶＧ１、ＶＧ２）を生成する。ゲート電圧ＶＧ１は、外部端子Ｔ１を介してトランジスタＮ１のゲートに印加され、ゲート電圧ＶＧ２は、外部端子Ｔ２を介してトランジスタＮ２のゲートに印加される。なお、トランジスタＮ１をオンする際には、スイッチ電圧Ｖｓｗよりも高いゲート電圧ＶＧ１が必要となる。図１４では、このようなゲート電圧ＶＧ１の生成手段が明示されていないが、例えば、公知のブートストラップ回路を用いることにより、所望のゲート電圧ＶＧ１を生成することが可能である。
【０１６１】
図１５は、制御回路Ｙ１０及び駆動回路Ｙ２０の一構成例を示す回路図である。本構成例の制御回路Ｙ１０は、エラーアンプＹ１１と、コンパレータＹ１２と、論理和演算器Ｙ１３と、スロープ生成部Ｙ１４と、クロック生成部Ｙ１５と、リセット優先型のＲＳフリップフロップＹ１６とを有して成る。また、駆動回路Ｙ２０は、ドライバＹ２１とドライバＹ２２を有して成る。
【０１６２】
エラーアンプＹ１１の非反転入力端（＋）は、参照電圧Ｖｒｅｆの入力端に接続されている。エラーアンプＹ１１の反転入力端（−）は、帰還電圧Ｖｆｂ（出力電圧Ｖｏｕｔの分圧電圧）の入力端に接続されている。コンパレータＹ１２の反転入力端（−）は、エラーアンプＹ１１の出力端に接続されている。コンパレータＹ１２の非反転入力端（＋）は、スロープ生成部Ｙ１４の出力端に接続されている。論理和演算器Ｙ１３の第１入力端は、過電流保護回路Ｙ４０で生成される過電流保護信号Ｓ３の入力端に接続されている。論理和演算器Ｙ１３の第２入力端は、コンパレータＹ１２の出力端に接続されている。ＲＳフリップフロップＹ１６のリセット端（Ｒ）は、論理和演算器Ｙ１３の出力端に接続されている。ＲＳフリップフロップＹ１６のセット端（Ｓ）は、クロック生成部Ｙ１５の出力端に接続されている。ＲＳフリップフロップＹ１６の出力端（Ｑ）は、ドライバＹ２１の入力端に接続されている。ドライバＹ２１の出力端は、トランジスタＮ１のゲートに接続されている。ＲＳフリップフロップＹ１６の反転出力端（ＱＢ）は、ドライバＹ２２の入力端に接続されている。ドライバＹ２２の出力端は、トランジスタＮ２のゲートに接続されている。
【０１６３】
エラーアンプＹ１１は、帰還電圧Ｖｆｂと参照電圧Ｖｒｅｆとの差分を増幅して誤差電圧ＳＢを生成する。誤差電圧ＳＢの電圧レベルは、出力電圧Ｖｏｕｔがその目標設定値よりも低いほど高レベルとなる。
【０１６４】
コンパレータＹ１２は、誤差電圧ＳＢとスロープ電圧ＳＣとを比較して比較信号ＳＤを生成する。比較信号ＳＤは、スロープ電圧ＳＣが誤差電圧ＳＢよりも低いときにローレベルとなり、スロープ電圧ＳＣが誤差電圧ＳＢよりも高いときにハイレベルとなる。
【０１６５】
論理和演算器Ｙ１３は、比較信号ＳＤと過電流保護信号Ｓ３との論理和演算を行い、ＲＳフリップフロップＹ１６のリセット信号を生成する。ＲＳフリップフロップＹ１６のリセット信号は、過電流保護信号Ｓ３がローレベルのときには、比較信号ＳＤそのものとなり、過電流保護信号Ｓ３がハイレベルのときには、比較信号ＳＤの論理に依ることなく、常にハイレベルとなる。なお、過電流保護信号Ｓ３は、ＲＳフリップフロップＹ１６の前段に入力される構成のほか、駆動回路Ｙ２０を形成するドライバＹ２１及びドライバＹ２２のイネーブル信号として入力される構成（図１５中の破線矢印を参照）としてもよい。
【０１６６】
スロープ生成部Ｙ１４は、クロック信号ＳＡに同期したスロープ形状（三角波形状ないしは鋸波形状）のスロープ電圧ＳＣを生成する。なお、スロープ電圧ＳＣの電圧値は、クロック信号ＳＡの立上がりエッジをトリガとして上昇を開始し、比較信号ＳＤの立上がりエッジをトリガとしてゼロ値にリセットされる。ただし、比較信号ＳＤによるスロープ電圧ＳＣのリセット処理は必須でなく、クロック信号ＳＡの立上がりエッジでスロープ電圧ＳＣをゼロ値にリセットする構成としても構わない。
【０１６７】
クロック生成部Ｙ１５は、所定の周波数（例えば３００ｋＨｚ〜１ＭＨｚ）でクロック信号ＳＡを生成する。なお、クロック生成部Ｙ１５は、過電流保護回路Ｙ４０から入力される設定完了信号Ｓ２に基づいて、過電流保護値（閾値電圧Ｖｔｈ）の設定が完了されたことが認識されたときに、クロック信号ＳＡの生成動作を開始する機能を備えている。
【０１６８】
ＲＳフリップフロップＹ１６は、クロック生成部Ｙ１５から入力されるセット信号（クロック信号ＳＡ）の立上がりエッジで、出力端（Ｑ）から出力される出力信号をハイレベルにセットし、反転出力端（ＱＢ）から出力される反転出力信号をローレベルにセットする。また、ＲＳフリップフロップＹ１６は、論理和演算器Ｙ１３から入力されるリセット信号の立上がりエッジで、出力端（Ｑ）から出力される出力信号をローレベルにリセットし、反転出力端（ＱＢ）から出力される反転出力信号をハイレベルにリセットする。
【０１６９】
ドライバＹ２１は、ＲＳフリップフロップＹ１６の出力信号に基づいて、トランジスタＮ１のゲート電圧ＶＧ１を生成し、トランジスタＮ１のオン／オフ制御を行う。ドライバＹ２２は、ＲＳフリップフロップＹ１６の反転出力信号に基づいて、トランジスタＮ２のゲート電圧ＶＧ２を生成し、トランジスタＮ２のオン／オフ制御を行う。トランジスタＮ１、Ｎ２の相補的なオン／オフ制御に伴い、トランジスタＮ１のソースとトランジスタＮ２のドレインとの接続ノードには、パルス形状のスイッチ電圧Ｖｓｗが生成される。
【０１７０】
なお、本明細書中で用いている「相補的」という文言は、トランジスタＮ１、Ｎ２のオン／オフが完全に逆転している場合のほか、貫通電流防止の観点からトランジスタＮ１、Ｎ２のオン／オフ遷移タイミングに所定の遅延が与えられている場合も含むものとする。
【０１７１】
図１６は、制御回路Ｙ１０及び駆動回路Ｙ２０の内部動作の一例を示すタイミングチャートであり、上から順に、クロック信号ＳＡ、誤差電圧ＳＢ、スロープ電圧ＳＣ、比較信号ＳＤ、ゲート電圧ＶＧ１、ゲート電圧ＶＧ２、及び、スイッチ電圧Ｖｓｗが描写されている。
【０１７２】
図１６からも分かるように、トランジスタＮ１のオンデューティ（クロック信号ＳＡで定められた所定のＰＷＭ［Pulse  Width  Modulation］周期中において、ゲート電圧ＶＧ１のハイレベル期間が占める比率）は、誤差電圧ＳＢの電圧レベルが高いほど大きくなり、誤差電圧ＳＢの電圧レベルが低いほど小さくなる。言い換えれば、トランジスタＮ１のオンデューティは、出力電圧Ｖｏｕｔがその目標値から離れているほど大きくなり、出力電圧Ｖｏｕｔがその目標値に近付くほど小さくなる。このような出力電圧Ｖｏｕｔのフィードバック制御により、トランジスタＮ１、Ｎ２は、帰還電圧Ｖｆｂが所定の参照電圧Ｖｒｅｆと一致するように、言い換えれば、出力電圧Ｖｏｕｔがその目標値と一致するように、スイッチング制御される。
【０１７３】
図１４に戻り、半導体装置Ｙ１に集積化されている回路ブロックの説明を続ける。
【０１７４】
低電圧保護回路Ｙ３０（いわゆるＵＶＬＯ［Under  Voltage  LockOut］回路）は、外部端子Ｔ１を介して入力される入力電圧Ｖｉｎと所定の下限電圧とを比較して低電圧保護信号Ｓ１を生成する。具体的に述べると、低電圧保護回路Ｙ３０は、入力電圧Ｖｉｎが所定の下限電圧より高ければ、低電圧保護信号Ｓ１をハイレベル（半導体装置Ｙ１のリセット状態を解除するための論理レベル）とし、入力電圧Ｖｉｎが所定の下限電圧より低ければ、低電圧保護信号Ｓ１をローレベル（半導体装置Ｙ１をリセットするための論理レベル）とする。
【０１７５】
過電流保護回路Ｙ４０は、トランジスタＮ２のドレインから引き出されるパルス状のスイッチ電圧Ｖｓｗと所定の閾値電圧Ｖｔｈとを比較して過電流保護信号Ｓ３を生成する過電流保護信号生成回路Ｙ４１と、半導体装置Ｙ１のリセット解除時（電源投入時）に閾値電圧Ｖｔｈを生成して記憶する閾値電圧生成回路Ｙ４２と、を有して成る。
【０１７６】
過電流保護信号生成回路Ｙ４１は、スイッチ４１１と、コンパレータ４１２と、抵抗４１３と、を有して成る。スイッチ４１１の一端は、外部端子Ｔ３を介してトランジスタＮ２のドレインに接続されている。すなわち、スイッチ４１１の一端には、スイッチ電圧Ｖｓｗが印加される。なお、スイッチ４１１は、トランジスタＮ２がオンされているときにオンされ、トランジスタＮ２がオフされているときにオフされる。コンパレータ４１２の非反転入力端（＋）は、スイッチ４１１の他端に接続される一方、抵抗４１３を介して接地端にも接続されている。すなわち、コンパレータ４１２の非反転入力端（＋）には、スイッチ電圧Ｖｓｗのローレベル電圧（以下では、これを第２スイッチ電圧Ｖｓｗ２と呼ぶ）が印加される。コンパレータ４１２の反転入力端（−）は、閾値電圧生成回路Ｙ４２の閾値電圧出力端に接続されている。すなわち、コンパレータ４１２の反転入力端（−）には、閾値電圧Ｖｔｈが印加される。
【０１７７】
閾値電圧生成回路Ｙ４２は、定電流源４２１と、クロック生成部４２２と、カウンタ４２３と、デジタル／アナログ変換器４２４（以下、ＤＡＣ［Digital/Analog  Converter］４２４と呼ぶ）と、コンパレータ４２５と、を有して成る。
【０１７８】
定電流源４２１は、所定の定電流Ｉｘを生成し、これを外部端子Ｔ２に外付けされた抵抗Ｒｘに流し込んで、外部端子Ｔ２に所定の定電圧Ｖｘ（＝Ｉｘ×Ｒｘ）を発生させる。なお、定電流源４２１は、低電圧保護回路Ｙ３０で生成される低電圧保護信号Ｓ１に基づいて、半導体装置Ｙ１の低電圧保護動作（リセット）が解除されたときに、定電流Ｉｘの生成を開始する。
【０１７９】
クロック生成部４２２は、所定周波数のクロック信号Ｓｘを生成する。なお、クロック生成部４２２は、低電圧保護回路Ｙ３０で生成される低電圧保護信号Ｓ１に基づいて、半導体装置Ｙ１の低電圧保護動作（リセット）が解除されたときに、クロック信号Ｓｘの生成を開始する。
【０１８０】
カウンタ４２３は、クロック信号Ｓｘのパルス数をカウントし、そのカウント値をデジタル信号Ｓｙとして出力する。
【０１８１】
ＤＡＣ４２４は、デジタル信号Ｓｙをアナログ変換し、カウンタ４２３のカウントアップに応じて電圧値が上昇していくスイープ電圧Ｖｙを生成する。
【０１８２】
コンパレータ４２５は、その非反転入力端（＋）に入力される定電圧Ｖｘと反転入力端（−）に入力されるスイープ電圧Ｖｙとを比較し、スイープ電圧Ｖｙが定電圧Ｖｘに達するまでは、トランジスタＮ１及びＮ２の駆動を待機させて、定電流源４２１及びクロック生成部４２２の動作を継続させる一方、スイープ電圧Ｖｙが定電圧Ｖｘに達して以後は、定電流源４２１及びクロック生成部４２２を停止させて、トランジスタＮ１及びＮ２の駆動を開始させるための設定完了信号Ｓ２を生成する。
【０１８３】
次に、上記構成から成る閾値電圧生成回路Ｙ４２の動作について、図１７を参照しながら詳細に説明する。
【０１８４】
図１７は、閾値電圧生成回路Ｙ４２による閾値電圧Ｖｔｈの設定動作を説明するためのタイミングチャートであり、上から順に、入力電圧Ｖｉｎ、低電圧保護信号Ｓ１、ゲート電圧ＶＧ１、ゲート電圧ＶＧ２、スイープ電圧Ｖｙ（＝閾値電圧Ｖｔｈ）、及び、設定完了信号Ｓ２が描写されている。
【０１８５】
時刻ｔ１において、入力電圧Ｖｉｎが立ち上げられ、その電圧値が所定の下限電圧を上回ると、低電圧保護信号Ｓ１がローレベルからハイレベルに立ち上げられる。定電流源４２１及びクロック生成部４２２は、低電圧保護信号Ｓ１の立上がりエッジをトリガとして各々の動作を開始する。
【０１８６】
具体的に述べると、定電流源４２１は、時刻ｔ１以降、所定の定電流Ｉｘ（例えば１０μＡ）を外部端子Ｔ２に外付けされた抵抗Ｒｘに流し込むことにより、外部端子Ｔ２に所定の定電圧Ｖｘ（＝Ｉｘ×Ｒｘ）を発生させる。先述したように、抵抗Ｒｘは、半導体装置１のシャットダウン時などにトランジスタＮ１のゲート論理不定を防止する目的で外付けされているプルダウン抵抗であるが、その抵抗値はかなり高い自由度（例えば１ｋΩ〜１０ｋΩ）で選択が可能であり、過電流保護値（閾値電圧Ｖｔｈ）の設定用抵抗としても十分に流用することができる。このような流用を積極的に行うことにより、外付け素子の不要な増大を回避することが可能となる。
【０１８７】
なお、図１７では、低電圧保護信号Ｓ１がハイレベルに立ち上がる時刻ｔ１から、スイープ電圧Ｖｙが定電圧Ｖｘに達する時刻ｔ２までの間、外部端子Ｔ２に印加されるゲート電圧ＶＧ２として、定電圧Ｖｘが生じている様子が示されている。
【０１８８】
また、クロック生成部４２２は、時刻ｔ１以降、所定周波数のクロック信号Ｓｘを生成し始めるので、そのパルス数をカウントするカウンタ４２３のカウントアップに応じて、スイープ電圧Ｖｙは徐々に上昇していく。
【０１８９】
コンパレータ４２５は、時刻ｔ１以降、スイープ電圧Ｖｙが定電圧Ｖｘに達する時刻ｔ２までの間、トランジスタＮ１及びＮ２の駆動を待機させて、定電流源４２１及びクロック生成部４２２の動作を継続させるように、設定完了信号Ｓ２をハイレベルに維持する。このような構成とすることにより、閾値電圧Ｖｔｈの設定動作中には、外部端子Ｔ２に印加されるゲート電圧ＶＧ２が変動しないので、閾値電圧設定用の抵抗Ｒｘを外付けするための外部端子として、トランジスタＮ２が接続される外部端子Ｔ２を流用しても、閾値電圧Ｖｔｈの設定動作に支障を生じることはない。
【０１９０】
一方、時刻ｔ２において、スイープ電圧Ｖｙが定電圧Ｖｘに達すると、コンパレータ４２５は、定電流源４２１及びクロック生成部４２２を停止させて、トランジスタＮ１及びＮ２の駆動を開始させるように、設定完了信号Ｓ２をハイレベルからローレベルに立ち下げる。なお、コンパレータ４２５は、設定完了信号Ｓ２がハイレベルからローレベルに立ち下がったとき、これをラッチ出力する構成とされている。
【０１９１】
上記した一連の動作により、カウンタ４２３では、その時点でのカウント値（デジタル信号Ｓｙ）が保持されたままとなり、これをアナログ変換して得られるスイープ電圧Ｖｙの電圧値は、定電圧Ｖｘに保持されたままとなる。そして、閾値電圧生成回路Ｙ４２は、これを閾値電圧Ｖｔｈとして、過電流保護信号生成回路Ｙ４１に出力する。すなわち、閾値電圧Ｖｔｈの電圧値は、定電圧Ｖｘ（＝Ｉｘ×Ｒｘ）に設定される。
【０１９２】
上記で説明したように、閾値電圧生成回路Ｙ４２は、閾値電圧設定用の抵抗Ｒｘを外付けするための外部端子として、専用の外部端子（図１９の外部端子Ｔｘを参照）ではなく、トランジスタＮ２が接続される外部端子Ｔ２を流用し、トランジスタＮ１及びＮ２の駆動開始前に、外部端子Ｔ２に外付けされた抵抗Ｒｘに定電流源４２１から所定の定電流Ｉｘを流し込むことで、外部端子Ｔ２に所定の定電圧Ｖｘを発生させ、これを閾値電圧Ｖｔｈとして記憶する構成とされている。
【０１９３】
このような構成とすることにより、半導体装置Ｙ１の外部端子数を不要に増大することなく、閾値電圧Ｖｔｈを任意に設定することができるので、パッケージの小型化やコストダウンを実現することが可能となる。
【０１９４】
なお、定電流源４２１は、トランジスタＮ１及びＮ２の駆動が開始される前に、定電流Ｉｘの出力を停止するように制御されるので、スイッチングレギュレータの通常動作に支障を来すことはない。
【０１９５】
また、本実施形態の閾値電圧生成回路Ｙ４２では、クロック生成部４２２、カウンタ４２３、ＤＡＣ４２４、及び、コンパレータ４２５を使用することにより、外部端子Ｔ２に発生した定電圧Ｖｘを非常にシンプルな回路構成でスキャンし、その電圧値を記憶することが可能となる。
【０１９６】
次に、上記構成から成る過電流保護信号生成回路Ｙ４１の動作について、図１８を参照しながら詳細に説明する。
【０１９７】
図１８は、過電流保護動作の一例を示すタイミングチャートであり、上から順に、スイッチ電圧Ｖｓｗ、第２スイッチ電圧Ｖｓｗ２、及び、過電流保護信号Ｓ３が示されている。
【０１９８】
先にも述べたように、スイッチ電圧Ｖｓｗが入力される外部端子Ｔ３とコンパレータ４１２の非反転入力端（＋）との間には、スイッチ４１１が挿入されており、このスイッチ４１１は、トランジスタＮ２がオンされているときにオンとされ、オフされているときにオフとされる。また、コンパレータ４１２の非反転入力端（＋）は、抵抗４１３を介して接地端にプルダウンされている。従って、コンパレータ４１２の非反転入力端（＋）に印加される第２スイッチ電圧Ｖｓｗ２は、図１８に示した通り、トランジスタＮ２のオン時にはスイッチ電圧Ｖｓｗと一致し、トランジスタＮ２のオフ時には接地電位ＧＮＤとなる。
【０１９９】
なお、トランジスタＮ２のオン時に得られるスイッチ電圧Ｖｓｗのローレベル電位は、トランジスタＮ２のオン抵抗Ｒｏｎと、トランジスタＮ２に流れるスイッチ電流Ｉｓｗとの積算値（＝Ｒｏｎ×Ｉｓｗ）で算出することができるので、トランジスタＮ２のオン抵抗Ｒｏｎを一定値とみなせば、スイッチ電圧Ｖｓｗのローレベル電位は、スイッチ電流Ｉｓｗが大きいほど上昇することになる。
【０２００】
従って、コンパレータ４１２を用いて第２スイッチ電圧Ｖｓｗ２と閾値電圧Ｖｔｈを比較することにより、スイッチ電流Ｉｓｗが過電流状態であるか否かの検出を行うことができる。なお、本実施形態の場合、第２スイッチ電圧Ｖｓｗ２が閾値電圧Ｖｔｈより低ければ、過電流保護信号Ｓ３はローレベル（正常状態を示す論理）となり、逆に、第２スイッチ電圧Ｖｓｗ２が閾値電圧Ｖｔｈより高ければ、過電流保護信号Ｓ３はハイレベル（過電流状態を示す論理）となる。なお、コンパレータ４１２は、過電流保護信号Ｓ３がローレベルからハイレベルに立ち上がったとき、これをラッチ出力する構成とされている。
【０２０１】
このように、過電流保護信号Ｓ３がローレベルからハイレベルに立ち上げられたとき、図１５に示した制御回路Ｙ１０は、コンパレータＹ１２の比較信号ＳＤが論理和演算器Ｙ１３によって遮断され、ＲＳフリップフロップＹ１６のリセット状態が継続される状態となるので、トランジスタＮ１及びＮ２の駆動が強制的に停止される。従って、スイッチ電流Ｉｓｗの過電流状態を遅滞なく検出して、迅速に保護動作を実施することができるので、半導体装置Ｙ１や周辺部品の破壊を未然に防止し、セットの信頼性を高めることが可能となる。
【０２０２】
また、上記構成から成る過電流信号生成回路Ｙ４１であれば、過電流の検出手段として、電流経路上にセンス抵抗を挿入する必要がないため、コストダウンや出力効率の向上を実現することが可能となる。
【０２０３】
なお、一旦オフラッチされた出力動作の復帰に関しては、外部からのイネーブル信号等に応じて復帰するようにしてもよいし、別途内蔵のタイマなどを用いて自己復帰するようにしてもよい。
【０２０４】
なお、上記の実施形態では、同期整流方式の降圧型スイッチングレギュレータを形成するＤＣ／ＤＣコントローラＩＣに内蔵され、過電流保護回路の過電流保護値（閾値電圧Ｖｔｈ）を任意に設定する閾値電圧生成回路として、本発明を適用した構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、その他の用途に供される閾値電圧を任意に設定する手段としても好適に用いることが可能である。また、本発明は、ダイオード方式の降圧型スイッチングレギュレータや、昇圧型ないしは昇降圧型のスイッチングレギュレータなど、様々な電源装置に広く適用することが可能である。
【０２０５】
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【０２０６】
例えば、上記実施形態において、閾値電圧生成回路Ｙ４２は、閾値電圧設定用の抵抗Ｒｘを外付けするための外部端子として、トランジスタＮ２が接続される外部端子Ｔ２を流用した構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、高入力インピーダンス素子が外付けされる特定外部端子であって、抵抗Ｒｘを介する電流経路以外に定電流Ｉｘの流れる経路が存在しない特定外部端子であれば、いかなる外部端子を流用しても構わない。
【０２０７】
また、上記実施形態では、閾値電圧設定用の抵抗として、外部端子と接地端との間に外付けされたプルダウン抵抗を流用する構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、閾値電圧設定用の抵抗として、特定外部端子と電源端との間に外付けされたプルアップ抵抗を流用する構成としても構わない。その場合、定電流源は、プルアップ抵抗を介して電源端から所定の定電流を引き込む形に接続すればよい。
【産業上の利用可能性】
【０２０８】
本明細書中に開示されている第１の技術的特徴（過電流保護機能を備えた電源装置、及び、これを備えた電子機器に関連する発明）は、例えば、液晶ディスプレイ、プラズマディスプレイ、ノートパソコン用電源（ＤＤＲ［Double-Data-Rate］メモリ用電源など）、ＤＶＤ［Digital  Versatile  Disc］プレーヤ／レコーダ、ＢＤ［Blu-Ray  Disc］プレーヤ／レコーダなどの電源装置として広く一般に用いられるスイッチングレギュレータの信頼性を高める上で有用な技術である。【０２０９】
また、本明細書中に開示されている第２の技術的特徴（レベルシフタに関連する発明）は、様々な電子機器（液晶ディスプレイ、プラズマディスプレイ、光ディスクドライブなど）に搭載され、その信号レベル変換手段として用いられるレベルシフタ回路の小型化や省電力化を図る上で有用な技術である。【０２１０】
また、本明細書中に開示されている第３の技術的特徴（過電流保護回路に関する発明）は、例えば、様々な電子機器（液晶ディスプレイ、プラズマディスプレイ、光ディスクドライブなど）に搭載される電源装置の過電流保護値を任意に調整するための技術として好適に利用することが可能である。
【符号の説明】
【０２１１】
Ａ    電源装置（スイッチングレギュレータ）
Ｂ    内部回路
Ｃ    ＵＳＢ機器
１００    スイッチング電源ＩＣ
１ａ    Ｎチャネル型ＭＯＳ電界効果トランジスタ（出力用）
１ｂ    Ｎチャネル型ＭＯＳ電界効果トランジスタ（リンギングノ
イズ放電用）
２ａ、２ｂ    ドライバ
３ａ、３ｂ    レベルシフタ
４    駆動制御回路
４１    ＳＲフリップフロップ
４２    論理和演算器
５    誤差増幅器
６    ソフトスタート制御回路
６１    定電流源（充電用）
６２    定電流源（放電用）
７    ｐｎｐ型バイポーラトランジスタ
８    スロープ電圧生成回路
９    ＰＷＭコンパレータ
１０    基準電圧生成回路
１１    発振器
１２ａ、１２ｂ    抵抗
１３    ブースト用定電圧生成回路
１４    ダイオード
１５    低電圧ロックアウト回路
１６    サーマルシャットダウン回路
１７    過電流保護回路
１７１    閾値電圧生成回路
１７２    コンパレータ
１７３    スイッチ
１７４    抵抗
Ｌ１    インダクタ
Ｄ１    ダイオード
Ｒ１〜Ｒ３    抵抗
Ｃ１〜Ｃ５    容量
ＥＮ    イネーブル端子
ＦＢ    帰還端子
ＣＰ    位相補償端子
ＳＳ    ソフトスタート端子
ＢＳＴ    ブートストラップ端子
ＶＩＮ    入力端子
ＳＷ    スイッチ端子
ＧＮＤ    グランド端子
Ｘ１、Ｘ２    レベルシフタ回路
Ｐ１１、Ｐ２１    第１のＰチャネル型ＭＯＳ電界効果トランジスタ
Ｐ１２、Ｐ２２    第２のＰチャネル型ＭＯＳ電界効果トランジスタ
Ｎ１１、Ｎ２１    第１のＮチャネル型ＭＯＳ電界効果トランジスタ
Ｎ１２、Ｎ２２    第２のＮチャネル型ＭＯＳ電界効果トランジスタ
ＩＮＶ１、ＩＮＶ２    インバータ
Ｒ１１、Ｒ２１    第１の抵抗
Ｒ１２、Ｒ２２    第２の抵抗
ＬＶ    第１電源電位
ＨＶ    第２電源電位
ＧＮＤ    接地電位
ＩＮ    入力信号
ＩＮＢ    反転入力信号
ＯＵＴ    出力信号
Ｙ１    半導体装置（ＤＣ／ＤＣコントローラＩＣ）
Ｙ１０    制御回路
Ｙ１１    エラーアンプ
Ｙ１２    コンパレータ
Ｙ１３    論理和演算器
Ｙ１４    スロープ生成部
Ｙ１５    クロック生成部
Ｙ１６    ＲＳフリップフロップ
Ｙ２０    駆動回路
Ｙ２１、Ｙ２２    ドライバ
Ｙ３０    低電圧保護回路（ＵＶＬＯ回路）
Ｙ４０    過電流保護回路
Ｙ４１    過電流保護信号生成回路
４１１    スイッチ
４１２    コンパレータ
４１３    抵抗
Ｙ４２    閾値電圧生成回路
４２１    定電流源
４２２    クロック生成部
４２３    カウンタ
４２４    デジタル／アナログ変換器（ＤＡＣ）
４２５    コンパレータ
Ｎ１    Ｎチャネル型ＭＯＳ電界効果トランジスタ（出力用スイッチ
素子）
Ｎ２    Ｎチャネル型ＭＯＳ電界効果トランジスタ（同期整流用スイ
ッチ素子）
Ｌｘ１    コイル
Ｃｘ１    コンデンサ
Ｒｘ１、Ｒｘ２    抵抗
Ｒｘ    抵抗（プルダウン用／保護値設定用）
Ｔ０〜Ｔ４    外部端子
Ｚ    負荷
Ｖｉｎ    入力電圧
Ｖｏｕｔ    出力電圧
Ｖｓｗ    スイッチ電圧
Ｖｓｗ２    第２スイッチ電圧
Ｉｓｗ    スイッチ電流（シンク側）
Ｉｘ    定電流（保護値設定用）
Ｖｘ    定電圧（保護値設定用）
Ｖｙ    スイープ電圧
Ｓｘ    クロック信号（カウンタインクリメント用）
Ｓｙ    デジタル信号（カウンタ値）
Ｓ１    低電圧保護信号
Ｓ２    設定完了信号
Ｓ３    過電流保護信号
ＶＧ１、ＶＧ２    ゲート電圧
ＳＡ    クロック信号（ＰＷＭ周期設定用）
ＳＢ    誤差電圧
ＳＣ    スロープ電圧
ＳＤ    比較信号
【図１】
2010134516.tif 000003
【図２】
2010134516.tif 000004
【図３】
2010134516.tif 000005
【図４】
2010134516.tif 000006
【図５】
2010134516.tif 000007
【図６】
2010134516.tif 000008
【図７】
2010134516.tif 000009
【図８】
2010134516.tif 000010
【図９】
2010134516.tif 000011
【図１０】
2010134516.tif 000012
【図１１】
2010134516.tif 000013
【図１２】
2010134516.tif 000014
【図１３】
2010134516.tif 000015
【図１４】
2010134516.tif 000016
【図１５】
2010134516.tif 000017
【図１６】
2010134516.tif 000018
【図１７】
2010134516.tif 000019
【図１８】
2010134516.tif 000020
【図１９】
2010134516.tif 000021
【手続補正書】
【提出日】平成23年10月5日(2011.10.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
出力トランジスタをオン／オフさせてコイル電流を駆動することにより、入力電圧から所望の出力電圧を生成する電源装置であって、
前記出力トランジスタのオン／オフ制御信号を生成する駆動制御回路と、
前記コイル電流を直接的ないしは間接的に監視して過電流検出信号を生成する過電流保護回路と、
前記電源装置が起動してから緩やかに上昇を開始するソフトスタート電圧を用いて前記出力電圧の立ち上がりを抑制するソフトスタート制御回路と、
を有し、
前記コイル電流が過電流状態であるときに、
前記駆動制御回路は、パルスバイパルス方式の過電流保護動作として、前記過電流検出信号に応じた前記オン／オフ制御信号の強制リセット動作と、所定周波数のクロック信号に応じた前記オン／オフ制御信号のセット動作を繰り返し、
前記ソフトスタート制御回路は、前記過電流検出信号に応じたリセット動作として、前記ソフトスタート電圧を徐々に引き下げることを特徴とする電源装置。
【請求項２】
前記ソフトスタート制御回路は、容量と、前記容量の充電電流を生成する第１定電流源と、前記過電流検出信号に応じて前記容量の放電電流を生成する第２定電流源とを有し、
前記充電電流と前記放電電流との比率は、前記過電流検出信号に応じたリセット動作に際して、前記容量に蓄えられている全ての電荷が直ちに放電されるのではなく、前記パルスバイパルス方式の過電流保護動作が行われている間に、前記ソフトスタート電圧が段階的に引き下げられるように設定されていることを特徴とする請求項１に記載の電源装置。
【請求項３】
前記出力電圧に応じた帰還電圧と所定の目標電圧との差分を増幅して誤差電圧を生成する誤差増幅器と；
前記クロック信号を生成し、これを前記駆動制御回路のセット信号として送出する発振器と；
前記クロック信号に基づいて、三角波形、ランプ波形、ないしは、鋸波形のスロープ電圧を生成するスロープ電圧生成回路と；
前記誤差電圧と前記スロープ電圧とを比較してパルス幅変調信号を生成し、これを前記駆動制御回路のリセット信号として送出するＰＷＭコンパレータと；
をさらに有することを特徴とする請求項２に記載の電源装置。
【請求項４】
前記誤差電圧を前記ソフトスタート電圧に応じた上限値にクランプするクランプ回路を有することを特徴とする請求項３に記載の電源装置。
【請求項５】
前記誤差増幅器は、前記帰還電圧と前記ソフトスタート電圧のより低い方と、前記目標電圧との差分を増幅して前記誤差電圧を生成することを特徴とする請求項３に記載の電源装置。
【請求項６】
請求項１〜請求項５のいずれかに記載の電源装置を備えたことを特徴とする電子機器。
【請求項７】
前記電源装置から電力供給を受けて動作するバスパワー機器が着脱されるポートを有することを特徴とする請求項６に記載の電子機器。
【請求項８】
前記駆動制御回路と前記出力トランジスタとの間に挿入されるレベルシフタ回路をさらに有することを特徴とする請求項１に記載の電源装置。
【請求項９】
前記レベルシフタ回路は、
第１電源電位と接地電位との間でパルス駆動される入力信号を入力とし、これを第１電源電位よりも高い第２電源電位と接地電位との間でパルス駆動される出力信号に変換して出力するものであって、
各々のソースがいずれも第２電源電位の印加端に接続された第１、第２のＰチャネル型電界効果トランジスタと；
各々のソースがいずれも接地端に接続され、各々のゲートが前記入力信号及びその論理反転信号の入力端に各々接続された第１、第２のＮチャネル型電界効果トランジスタと；
一端が第１のＰチャネル型電界効果トランジスタのドレインに接続され、他端が第２のＰチャネル型電界効果トランジスタのゲートと、第１のＮチャネル型電界効果トランジスタのドレインに接続された第１の抵抗と；
一端が第２のＰチャネル型電界効果トランジスタのドレインに接続され、他端が第１のＰチャネル型電界効果トランジスタのゲートと、第２のＮチャネル型電界効果トランジスタのドレインと、前記出力信号の出力端に接続された第２の抵抗と；
を有して成ることを特徴とする請求項８に記載の電源装置。
【請求項１０】
前記レベルシフタ回路は、
第２電源電位と接地電位との間でパルス駆動される入力信号を入力とし、これを第２電源電位よりも低い第１電源電位と接地電位との間でパルス駆動される出力信号に変換して出力するものであって、
各々のソースがいずれも接地端に接続された第１、第２のＮチャネル型電界効果トランジスタと；
各々のソースがいずれも第１電源電位の印加端に接続され、各々のゲートが前記入力信号及びその論理反転信号の入力端に各々接続された第１、第２のＰチャネル型電界効果トランジスタと；
一端が第１のＮチャネル型電界効果トランジスタのドレインに接続され、他端が第２のＮチャネル型電界効果トランジスタのゲートと、第１のＰチャネル型電界効果トランジスタのドレインに接続された第１の抵抗と；
一端が第２のＮチャネル型電界効果トランジスタのドレインに接続され、他端が第１のＮチャネル型電界効果トランジスタのゲートと、第２のＰチャネル型電界効果トランジスタのドレインと、前記出力信号の出力端に接続された第２の抵抗と；
を有して成ることを特徴とする請求項８に記載の電源装置。
【請求項１１】
半導体装置に集積化され、閾値電圧設定用の抵抗を外付けするための外部端子として、高入力インピーダンス素子が外付けされる特定外部端子を流用し、前記半導体装置の通常動作が開始される前に、前記特定外部端子に所定の定電流を流すことで、前記特定外部端子に所定の定電圧を発生させ、これを閾値電圧として記憶することを特徴とする閾値電圧生成回路。
【請求項１２】
前記特定外部端子に前記定電流を流す定電流源と；
クロック信号を生成するクロック生成部と；
前記クロック信号のパルス数をカウントし、そのカウント値をデジタル信号として出力するカウンタと；
前記デジタル信号をアナログ変換し、前記カウンタのカウントアップに応じて電圧値が上昇していくスイープ電圧を生成するデジタル／アナログ変換器と；
前記スイープ電圧と前記定電圧とを比較し、前記スイープ電圧が前記定電圧に達するまでは、前記半導体装置の通常動作を待機させて、前記定電流源及び前記クロック生成部を動作させる一方、前記スイープ電圧が前記定電圧に達して以後は、前記定電流源及び前記クロック生成部を停止させて、前記半導体装置の通常動作を開始させるための制御信号を生成するコンパレータと；
を有して成り、
前記スイープ電圧を前記閾値電圧として出力することを特徴とする請求項１１に記載の閾値電圧生成回路。
【請求項１３】
前記定電流源及び前記クロック生成部は、前記半導体装置の低電圧保護動作が解除されたときに、各々の動作が開始されることを特徴とする請求項１２に記載の閾値電圧生成回路。
【請求項１４】
前記閾値電圧設定用の抵抗として、前記特定外部端子に外付けされるプルアップ抵抗またはプルダウン抵抗を流用することを特徴とする請求項１１〜請求項１３のいずれかに記載の閾値電圧生成回路。
【請求項１５】
請求項１１〜請求項１４のいずれかに記載の閾値電圧生成回路と、
前記半導体装置に外付けされたスイッチ素子の一端から引き出されるパルス状のスイッチ電圧と前記閾値電圧を比較して過電流保護信号を生成する過電流保護信号生成回路と、
を有して成ることを特徴とする過電流保護回路。
【請求項１６】
前記高入力インピーダンス素子は、前記スイッチ素子として用いられる電界効果トランジスタであることを特徴とする請求項１５に記載の過電流保護回路。
【請求項１７】
前記スイッチ素子の駆動制御を行う制御回路と、
前記制御回路の指示に基づいて前記スイッチ素子の駆動信号を生成する駆動回路と、
請求項１５または請求項１６に記載の過電流保護回路と、
を前記半導体装置に集積化して成るスイッチ駆動装置であって、
前記制御回路及び前記駆動回路の少なくとも一方は、前記過電流保護信号に基づいて、前記スイッチ素子に流れるスイッチ電流が過電流状態であると認識したときに、前記スイッチ素子の駆動を停止することを特徴とするスイッチ駆動装置。
【請求項１８】
請求項１７に記載のスイッチ駆動装置と、
前記スイッチ駆動装置によってオン／オフされる前記スイッチ素子と、
前記スイッチ電圧を平滑化して出力電圧を生成する平滑回路と、
を有して成ることを特徴とする電源装置。
【請求項１９】
第１電源電位と接地電位との間でパルス駆動される入力信号を入力とし、これを第１電源電位よりも高い第２電源電位と接地電位との間でパルス駆動される出力信号に変換して出力するレベルシフタ回路であって、
各々のソースがいずれも第２電源電位の印加端に接続された第１、第２のＰチャネル型電界効果トランジスタと；
各々のソースがいずれも接地端に接続され、各々のゲートが前記入力信号及びその論理反転信号の入力端に各々接続された第１、第２のＮチャネル型電界効果トランジスタと；
一端が第１のＰチャネル型電界効果トランジスタのドレインに接続され、他端が第２のＰチャネル型電界効果トランジスタのゲートと、第１のＮチャネル型電界効果トランジスタのドレインに接続された第１の抵抗と；
一端が第２のＰチャネル型電界効果トランジスタのドレインに接続され、他端が第１のＰチャネル型電界効果トランジスタのゲートと、第２のＮチャネル型電界効果トランジスタのドレインと、前記出力信号の出力端に接続された第２の抵抗と；
を有して成ることを特徴とするレベルシフタ回路。
【請求項２０】
第２電源電位と接地電位との間でパルス駆動される入力信号を入力とし、これを第２電源電位よりも低い第１電源電位と接地電位との間でパルス駆動される出力信号に変換して出力するレベルシフタ回路であって、
各々のソースがいずれも接地端に接続された第１、第２のＮチャネル型電界効果トランジスタと；
各々のソースがいずれも第１電源電位の印加端に接続され、各々のゲートが前記入力信号及びその論理反転信号の入力端に各々接続された第１、第２のＰチャネル型電界効果トランジスタと；
一端が第１のＮチャネル型電界効果トランジスタのドレインに接続され、他端が第２のＮチャネル型電界効果トランジスタのゲートと、第１のＰチャネル型電界効果トランジスタのドレインに接続された第１の抵抗と；
一端が第２のＮチャネル型電界効果トランジスタのドレインに接続され、他端が第１のＮチャネル型電界効果トランジスタのゲートと、第２のＰチャネル型電界効果トランジスタのドレインと、前記出力信号の出力端に接続された第２の抵抗と；
を有して成ることを特徴とするレベルシフタ回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
しかしながら、上記第１従来例の電源装置では、コイル電流ＩＬが過電流状態に陥っている間、駆動制御回路２０４が過電流検出信号ＯＣＰによってリセットされ、出力トランジスタ２０１が強制的にオフとされる一方、誤差増幅器２０２は、何らリセットされることなく出力帰還動作を継続する構成とされていた。そのため、コイル電流ＩＬの過電流状態が解消した時点で、出力電圧Ｖｏｕｔがその目標値から大幅に低下していた場合には、非常に高い誤差電圧Ｖｅｒｒに基づいてパルス幅変調信号ＰＷＭのオンデューティが決定されるので、出力トランジスタ２０１のスイッチング動作を復帰させる際に、出力電圧Ｖｏｕｔのオーバーシュートを生じるおそれがあった。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
また、上記第１の構成から成る電源装置は、前記駆動制御回路と前記出力トランジスタとの間に挿入されるレベルシフタ回路をさらに有する構成（第８の構成）にするとよい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
また、本発明に係るレベルシフタ回路は、第２電源電位と接地電位との間でパルス駆動される入力信号を入力とし、これを第２電源電位よりも低い第１電源電位と接地電位との間でパルス駆動される出力信号に変換して出力するレベルシフタ回路であって、各々のソースがいずれも接地端に接続された第１、第２のＮチャネル型電界効果トランジスタと；各々のソースがいずれも第１電源電位の印加端に接続され、各々のゲートが前記入力信号及びその論理反転信号の入力端に各々接続された第１、第２のＰチャネル型電界効果トランジスタと；一端が第１のＮチャネル型電界効果トランジスタのドレインに接続され、他端が第２のＮチャネル型電界効果トランジスタのゲートと、第１のＰチャネル型電界効果トランジスタのドレインに接続された第１の抵抗と；一端が第２のＮチャネル型電界効果トランジスタのドレインに接続され、他端が第１のＮチャネル型電界効果トランジスタのゲートと、第２のＰチャネル型電界効果トランジスタのドレインと、前記出力信号の出力端に接続された第２の抵抗と；を有して成る構成（第２０の構成）とされている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００８６
【補正方法】変更
【補正の内容】
【００８６】
図３に示す通り、過電流保護回路１７は、閾値電圧Ｖｔｈを生成する閾値電圧生成部１７１と、トランジスタ１ａの一端から引き出されるスイッチ電圧Ｖｓｗと閾値電圧Ｖｔｈとを比較して過電流検出信号ＯＣＰを生成するコンパレータ１７２と、スイッチ端子ＳＷとコンパレータ１７２の反転入力端（−）との間に接続され、トランジスタ１ａと同期して開閉制御されるスイッチ１７３と、スイッチ１７３のオフ時にコンパレータ１７２の反転入力端（−）を入力端子ＶＩＮにプルアップする抵抗１７４と、を有する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０１２０
【補正方法】変更
【補正の内容】
【０１２０】
このとき、トランジスタＰ３１のオン抵抗値とトランジスタＮ３１のオン抵抗値との相対的な較差が小さければ、トランジスタＰ３２のゲート電位は、トランジスタＮ３１を介してハイレベル（第２電源電位ＨＶ）からローレベル（接地電位ＧＮＤ）まで引き下げられるので、トランジスタＰ３２がオフ状態からオン状態に切り換えられる。また、このとき、トランジスタＰ３１のゲート電位は、トランジスタＰ３２を介してローレベル（接地電位ＧＮＤ）からハイレベル（第２電源電位ＨＶ）まで引き上げられるので、トランジスタＰ３１はオン状態からオフ状態に切り換えられる。その結果、出力信号ＯＵＴはローレベル（接地電位ＧＮＤ）からハイレベル（第２電源電位ＨＶ）に立ち上げられる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０１５４
【補正方法】変更
【補正の内容】
【０１５４】
図１４は、本発明に係る閾値電圧生成回路を用いた電源装置の一実施形態を示す回路図である。本実施形態の電源装置は、半導体装置Ｙ１を有するほか、これに外付けされるディスクリート素子として、Ｎチャネル型ＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタＮ１と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ２と、コイルＬｘ１と、コンデンサＣｘ１と、抵抗Ｒｘ１と、抵抗Ｒｘ２と、抵抗Ｒｘと、を有して成る。
【国際調査報告】
2010134516.tif 000022
2010134516.tif 000023
2010134516.tif 000024
2010134516.tif 000025
2010134516.tif 000026
2010134516.tif 000027
2010134516.tif 000028
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