【事件の表示】
　特許第３１９１６５３号「パワーデバイス用半導体スイッチング装置」の請求項１ないし３に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３１９１６５３号の請求項１ないし３に係る特許を維持する。
【理　由】
１ ．手続の経緯
　特許第３１９１６５３号公報の請求項１ないし３号に係る発明は、平成８年１月１７日に特許出願され、平成１３年５月２５日にその特許権の設定登録がなされ、その後、株式会社　東芝より特許異議の申し立てがなされ、取消理由が通知され、その指定期間内である平成１４年７月３０日に訂正請求がなされたものである。
　
２．訂正の適否についての判断
２．１　訂正の内容
　ア．訂正事項ａ
　特許請求の範囲の請求項１における「・・・駆動制御手段とを備え、ターンオフ時には、前記主電流の全てを前記ターンオン制御電流とは逆方向に前記第１電極から前記第３電極を介して前記駆動制御手段へと転流させた」を「・・・駆動制御手段とを備え、前記主電流が減少するターンオフ時には、前記第２電極と前記第３電極との間に電流を流すことなく、前記主電流の全てを前記ターンオン制御電流とは逆方向に前記第１電極から前記第３電極を介して前記駆動制御手段へと転流させた」と訂正する。
　イ．訂正事項ｂ
　特許請求の範囲の請求項２における「・・・ターンオフゲインを１以下に設定した」を「・・・ターンオフゲインを１に設定した」と訂正する。
　ウ．訂正事項ｃ
　特許請求の範囲の請求項３における「・・・インダクタンスが前記ターンオフゲインを１以下とするために必要な値に設定されている」を「・・・インダクタンスが前記ターンオフゲインを１とするために必要な値に設定されている」と訂正する。　
　エ．訂正事項ｄ
　明細書中の段落番号【００２５】における「・・・前記ターンオン制御電流が生成して前記第３電極に印加する駆動制御手段とを備え、ターンオフ時には、前記主電流の全てを前記ターンオン制御電流とは逆方向に前記第１電極から前記第３電極を介して前記駆動制御手段へと転流させたものである。」を「・・・前記ターンオン制御電流が生成して前記第３電極に印加する駆動制御手段とを備え、前記主電流が減少するターンオフ時には、前記第２電極と前記第３電極との間に電流を流すことなく、前記主電流の全てを前記ターンオン制御電流とは逆方向に前記第１電極から前記第３電極を介して前記駆動制御手段へと転流させたものである。」と訂正する。
　オ．訂正事項ｅ
　明細書の段落【００２６】中の記載を「・・・ターンオフゲインを１に設定したものである。」と訂正する。
訂正事項ｆ
　カ．訂正事項ｆ
　明細書の段落【００２７】中の記載を「・・・インダクタンスを前記ターンオフゲインを１とするために必要な値に設定したものである。」と訂正する。
　キ．訂正事項ｇ
　明細書の段落【００６４】における「・・｜ＧＴ０３の陽極電流ＩA｜＝＜｜ゲート逆電流ＩGQ｜の関係式が成立し、・・・｜ＩA｜＝＜｜ＩGQ｜の状態を維持し続ける。」を「・・・｜ＧＴ０３の陽極電流ＩA｜＝｜ゲート逆電流ＩGQ｜の関係式が成立し、・・・｜ＩA｜＝｜ＩGQ｜の状態を維持し続ける。」と訂正する。
　ク．訂正事項ｈ
　明細書の段落番号【００６９】における「現実的には、転流した主電流にリカバリー電流が重畳されるので、ターンオフゲインＧ＜１の領域内でＧＴＯ３のターンオフが実現されている。」を「現実的には、転流動作の初期段階では、転流した主電流にリカバリー電流が重畳されるが、リカバリー以降においてはターンオフゲインＧ＝１でＧＴＯ３のターンオフが実現されている。」と訂正する。
　ケ．訂正事項ｉ
　明細書の段落番号【００７１】における「・・・主電流ＩAは全てゲートドライバ４側の経路へ転流し、リカバリー電流の発生によってゲート電流ＩGQの絶対値は主電流ＩAの絶対値との和となり、・・・」を「・・・主電流ＩAは全てゲートドライバ４側の経路へ転流する。但し、転流動作の初期段階では、リカバリー電流の発生によってゲート電流ＩGQの絶対値は主電流ＩAの絶対値との和となり、・・・」と訂正する。
コ．訂正事項ｊ
　図１１を訂正する。
サ．訂正事項ｋ
　図１３を訂正する。
　
２．２　訂正の目的の適否、新規事項の有無および拡張変更の存否
（１）訂正事項ａについて
　上記訂正事項ａ中で「主電流が減少するターンオフ時」を追加する訂正は、「ターンオフ時」の意味を「前記主電流が減少する」という文言を付加することでよりターンオフの時を限定かつ一層明確に定めると共に、その上で、転流の構成について「第２電極と第３電極との間に電流を流すことなく」と規定することにより、転流時の電流の通電構成を限定したものであり、該訂正は、特許請求の範囲の減縮を目的としたものと言える。
　また、これらの訂正事項は、特許明細書の段落【００６４】の「・・・この状態で、ＧＴＯ３のアノード電極３Ａに流れ込む陽極電流ＩAは全てゲート電極３Gに、配線経路Ｌ１を介してゲートドライバ４に転流し、｜ＧＴＯ３の陽極電流ＩA｜＝＜｜ゲート逆電流ＩGQ｜の関係式が成立し、カソード電流ＩK＝０の状態となる。・・」との記載、段落【００６７】の「・・・このアノード・カソード電極間電圧ＶAKが電源電圧Ｖddと等しい値に達した時（時刻Ｔ4）、陽極電流ＩAが減少し始め，ＧＴＯ３はターンオフ状態へと移行していく。・・・」、段落【００７１】の「これに対して、本発明では、図１３に示す通り、ターンオフ時、カソード電流Ｉｋは全く流れなくなり、主電流ＩAは全てゲートドライバ４側の経路へ転流・・・」および図９の記載を根拠としているものと認められるので、願書に添付した明細書および図面の範囲内の訂正であると共に、実質上特許請求の範囲を拡張し又は変更するものでないことは明らかである。
　
（２）訂正事項ｂについて
  訂正事項ｂは、ターンオフゲインを「１以下」であったものを「１」に限定するものであり、特許請求の範囲の減縮に該当する。又、この点について明細書の段落【００４２】の「・・・即ち、主電流ＩAとゲート逆電流ＩGQとの比の絶対値で定まるターンオフゲインＧ（＝｜ＩA／ＩGQ｜）を１以下（Ｇ＝＜１）に設定することで、主電流ＩAの全てをターンオン制御電流ＩGとは逆方向に、アノード電極３Ａからゲート電極３Ｇを介してゲートドライバ４及びノード１２側へと転流させ、以てＧＴＯ３をターンオフさせる。このとき、アノード電極３Ａからカソード電極３Ｋへ向けて直接ＧＴＯ３内部を流れるカソード電流ＩＫは、直ちに全く流れなくなる。・・・」及び段落【００６９】の「・・・転流した電流にリカバリ電流が重畳されるので、ターンオフゲインＧ＜１の領域内でＧＴＯ３のターンオフが実現されている。」等の記載に基づいていることは明らかである。
　したがって、この訂正は、特許請求の範囲の減縮を目的としているものと言え、さらに、願書に添付した明細書および図面の範囲内の訂正であると共に、実質上特許請求の範囲を拡張し又は変更するものでないことも明らかである。
　
（３）訂正事項ｃについて
　訂正事項ｃは、ターンオフゲインを設定するためのインダクタンスについて、「ターンオフゲインが１以下とするため」に必要なインダクタンス値の設定を、ターンオフゲインが１とするため」に必要なインダクタンス値の設定と、設定の範囲を狭めるものであるから、特許請求の範囲の減縮を目的としているものと認められる。　又、この構成は、明細書の段落【００４４】，【００４５】の
「【００４４】
　他方、そのようなゲート逆電流ＩGQの転流をゲートドライバ４単独で以て実現することは、当該ドライバ４の駆動電源４ａがとりうる電源電圧値ＶGDに限界があるため容易でないが、その反面、ゲートドライバ４の駆動電源電圧ＶGDを設定可能な実用値に設定しておき、ゲートターンオフゲインＧを１以下とするために必要な上昇率ｄＩGQ／ｄｔの絶対値を実現しうるループＲ１の内部インダクタンスの値を設定することは、現実に可能である。
　【００４５】
　そこで、ゲート電極３Ｇからゲートドライバ４までのラインＬ１と、ゲートドライバ４と、ゲートドライバ４からノード１３を介してカソード電極３ＫまでのラインＬ２と、ゲート・カソード電極間のＧＴＯ３内部の経路とからなるループないし経路Ｒ１内の（浮遊）内部インダクタンスの値を、ターンオフゲインＧを１以下とするのに必要な値にまで低減させることが求められる。」との記載に基づいているものと認められる。
  したがって、この訂正は、特許請求の範囲の減縮を目的としているものと言え、さらに、願書に添付した明細書および図面の範囲内の訂正であると共に、実質上特許請求の範囲を拡張し又は変更するものでないことは明らかである。
（４）訂正事項ｄないしｋについて
　訂正事項ｄないしｋは、上記訂正事項ａないしｃによって特許請求の範囲を訂正したことに応じて、特許請求の範囲の記載と発明の詳細な説明の欄及び図面の記載の対応関係を明りょうにしたものであって、明りょうでない記載の釈明を目的とするものと認められ、しかも、これらの訂正は願書に添付した明細書および図面の範囲内の訂正であると共に、実質上特許請求の範囲を拡張し又は変更するものでないことは明らかである。
　
２．３　むすび
　したがって、上記訂正は、特許法第１２０条の４第２項及び同条第３項で準用する同法第１２６条第２項及び第３項の規定に適合するので、当該訂正を認める。
　
３．特許異議申立についての判断
３．１　申立の理由の概要
　特許異議申立人　株式会社　東芝は、請求項１ないし３に係る発明は、甲第１号証刊行物（下記３．３参照）に記載の発明に基づいて当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により拒絶されるべきものであるから、特許を取り消すべきであると、主張している。
３．２　本件の請求項１ないし３に係る発明
　上記２．３で示したように上記訂正請求が認められるから、本件の請求項１ないし３に係る発明（以下、本件発明１ないし３」という。）は、上記訂正請求に係る訂正明細書の特許請求の範囲の請求項１ないし３に記載された事項により特定される次のとおりのものである。
「【請求項１】　第１、第２及び第３電極を有し、前記第３電極に印加されたターンオン制御電流に応じてオン状態となったときは前記第１電極に流れ込む主電流を前記第１電極から前記第２電極へと直接に流す半導体スイッチング素子と、　前記第３電極と前記第２電極との間に接続され、前記ターンオン制御電流を生成して前記第３電極に印加する駆動制御手段とを備え、
　前記主電流が減少するターンオフ時には、前記第２電極と前記第３電極との間に電流を流すことなく、前記主電流の全てを前記ターンオン制御電流とは逆方向に前記第１電極から前記第３電極を介して前記駆動制御手段へと転流させた、パワーデバイス用半導体スイッチング装置。
　【請求項２】　請求項１記載のパワーデバイス用半導体スイッチング装置において、　前記ターンオフ時には、前記主電流の絶対値を分子とし、前記ターンオン制御電流とは逆方向に流れる電流の絶対値を分母とする比で表されるターンオフゲインを１に設定した、パワーデバイス用半導体スイッチング装置。
　【請求項３】　請求項２記載のパワーデバイス用半導体スイッチング装置において、　前記第３電極から前記駆動制御手段及び前記第２電極を介して前記第３電極に至るまでの経路のインダクタンスが前記ターンオフゲインを１とするために必要な値に設定されている、パワーデバイス用半導体スイッチング装置。」
　
３．３ 刊行物に記載の発明
　特許異議申立人が証拠として提示した甲第１号証刊行物「ＩＥＥＥ　Industry  Applications  Society　Annual Meeting  Part I、１９８６、４５３−４５７頁(IEEE CATALOG NUMBER 86CH2272-3)」には、スナバ回路を取り除くことを目的として、「主電流よりも大きなターンオフ電流をカソード−ゲート間に流して、ターンオフを行うＧＴＯのターンオフ回路」の発明（以下、「引用発明」という。）が記載されているものと認められる。
　
３．４ 対比・判断
（１）本件発明１について
　本件発明１と引用発明を対比すると、引用発明は本件発明１を特定する構成である「主電流が減少するターンオフ時には、前記第２電極と前記第３電極との間に電流を流すことなく、前記主電流の全てを前記ターンオン制御電流とは逆方向に前記第１電極から前記第３電極を介して前記駆動制御手段へと転流させた」点を備えていない。
　すなわち、引用発明はターンオフ時にゲート（本件発明１の第３電極に相当）とカソード（本件発明１の第２電極に相当）間に主電流よりも大きなターンオフのための逆ゲート電流を流している。そのためターンオフ時に、｜Ｉｋ｜＝０を維持する期間が存在しないことは明かである。
　しかも、本件発明１は、上記構成を備えることにより、「ターンオフ時にはカソード電流Ｉk＝０となり、ＧＴＯ３Ｐの内部のカソード面にカソード電流が流れ込むという状態は発生せず、従来ターンオフ失敗の原因となっていたカソード面への局在的な電流集中は全く起こり得ない。」等の明細書に記載（段落【００７２】．【００７３】参照）のとおりの顕著な効果を奏するものと認められる。
　してみると、本件発明１は、引用発明に基づいて当業者が容易に発明をすることができたものとすることができない。
（２）本件発明２について
　本件発明２は、本件発明１を全て含み、さらに「前記ターンオフ時には、前記主電流の絶対値を分子とし、前記ターンオン制御電流とは逆方向に流れる電流の絶対値を分母とする比で表されるターンオフゲインを１に設定した」の構成要件を付加したものである。
　上記付加した構成要件について検討すると、引用発明は主電流よりもターンオフ電流が大きいためにターンオフゲインを１以下に設定したこと相当するが、甲第１号証刊行物には、ターンオフゲインを１に設定するとの思想は認められず、かつ、自明とも認められない。
　したがって、上記相違点及び上記（１）で説示した相違点の存在により、本件発明２は引用発明１に基づいて、容易に発明をすることができたものとすることができない。
（３）本件発明３について
  本件発明３は、本件発明２を全て含み、さらに他の構成要件を付加したものであるが、上記（１）、（２）に説示した理由により、引用発明に基づいて、容易に発明をすることができたものとすることができない。
　
３．５　むすび
　以上のとおりであるから、特許異議申立ての理由及び証拠によっては、本件発明１ないし３に係る特許を取り消すことはできない。
　また、他に本件発明１ないし３を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１４年８月２１日（２００２．８．２１）
【訂正の要旨】
訂正の要旨
　ａ　明細書（特許第３１９１６５３号公報）の【特許請求の範囲】の【請求項１】を、「第１、第２及び第３電極を有し、前記第３電極に印加されたターンオン制御電流に応じてオン状態となったときは前記第１電極に流れ込む主電流を前記第１電極から前記第２電極へと直接に流す半導体スイッチング素子と、前記第３電極と前記第２電極との間に接続され、前記ターンオン制御電流を生成して前記第３電極に印加する駆動制御手段とを備え、
前記主電流が減少する
前記第２電極と前記第３電極との間に電流を流すことなく、
　ｂ　明細書（特許第３１９１６５３号公報）の【特許請求の範囲】の【請求項２】を、「請求項１記載のパワーデバイス用半導体スイッチング装置において、前記ターンオフ時には、前記主電流の絶対値を分子とし、前記ターンオン制御電流とは逆方向に流れる電流の絶対値を分母とする比で表されるターンオフゲインを
１
　ｃ　明細書（特許第３１９１６５３号公報）の【特許請求の範囲】の【請求項３】を、「請求項２記載のパワーデバイス用半導体スイッチング装置において、前記第３電極から前記駆動制御手段及び前記第２電極を介して前記第３電極に至るまでの経路のインダクタンスが前記ターンオフゲインを
１
　ｄ　明細書（特許第３１９１６５３号公報）の段落番号【００２５】中の記載を、
「【課題を解決するための手段】請求項１の発明に係るパワーデバイス用半導体スイッチング装置は、第１、第２及び第３電極を有し、前記第３電極に印加されたターンオン制御電流に応じてオン状態となったときは前記第１電極に流れ込む主電流を前記第１電極から前記第２電極へと直接に流す半導体スイッチング素子と、前記第３電極と前記第２電極との間に接続され、前記ターンオン制御電流を生成して前記第３電極に印加する駆動制御手段とを備え、
前記主電流が減少する
前記第２電極と前記第３電極との間に電流を流すことなく、
　ｅ　明細書（特許第３１９１６５３号公報）の段落番号【００２６】中の記載を、
「請求項２の発明に係るパワーデバイス用半導体スイッチング装置は、請求項１記載のパワーデバイス用半導体スイッチング装置において、前記ターンオフ時には、前記主電流の絶対値を分子とし、前記ターンオン制御電流とは逆方向に流れる電流の絶対値を分母とする比で表されるターンオフゲインを
１
　ｆ　明細書（特許第３１９１６５３号公報）の段落番号【００２７】中の記載を、
「請求項３の発明に係るパワーデバイス用半導体スイッチング装置は、請求項２記載のパワーデバイス用半導体スイッチング装置において、前記第３電極から前記駆動制御手段及び前記第２電極を介して前記第３電極に至るまでの経路のインダクタンスを前記ターンオフゲインを
１
」と訂正する。
　ｇ　明細書（特許第３１９１６５３号公報）の段落番号【００６４】中の記載を、
「図９において、ＧＴＯ３がターンオンして陽極電流ＩＡが流れている状態の時に（時刻ｔ１）、制御信号６２（図２）に応じてゲートドライバ４がゲート逆電流ＩＧＱを急激な上昇率ないし傾きで以て上昇させると、ゲート逆電流ＩＧＱは、その絶対値が極めて短時間に陽極電流ＩＡの絶対値と等しい電流値に達する（ＩＧＱ＝−ＩＡ）（時刻Ｔ２）。この状態で、ＧＴＯ３のアノード電極３Ａに流れ込む陽極電流ＩＡは全てゲート電極３Ｇ，配線経路Ｌ１を介してゲートドライバ４に転流し、｜ＧＴＯ３の陽極電流ＩＡ｜
＝
＝
　ｈ　明細書（特許第３１９１６５３号公報）の段落番号【００６９】中の記載を、
「以上の様に、この発明では、ターンオフ時に、図１１に示す上昇率ｄＩＧＱ／ｄｔの領域ＲＡにおいてＧＴＯ３を制御することで、ＧＴＯ３をターンオフさせている。同図中、曲線ＣＡ上の点ＰＡが、主電流ＩＡのゲートドライバ４側への転流が生じる転流点であり、この場合は、前述のリカバリー電流が無いと考えた場合の理想状態にある。現実的には、
転流動作の初期段階では、
が、リカバリー以降においては
＝１
　ｉ　明細書（特許第３１９１６５３号公報）の段落番号【００７１】中の記載を、
「これに対して、本発明では、図１３に示す通り、ターンオフ時、カソード電流ＩＫは全く流れなくなり、主電流ＩＡは全てゲートドライバ４側の経路へ転流
する。但し、転流動作の初期段階では、
　ｊ　特許第３１９１６５３号発明の図面の図１１に関して、点ＰＡ以降のターンオフゲインＧが１未満となっているのを１に等しくなる様に点ＰＡ以降の曲線ＣＡを横軸に平行な直線に訂正すると共に、ハッチングを削除する訂正を行う。
　ｋ　特許第３１９１６５３号発明の図面の図１３に関して、ＩＡ≦ＩＧＱ及びＩＧＱ（≧ＩＡ）をそれぞれＩＡ＝ＩＧＱ及びＩＧＱ（＝ＩＡ）に訂正する。
（５４）【発明の名称】
パワーデバイス用半導体スイッチング装置
（５７）【特許請求の範囲】
　【請求項１】　第１、第２及び第３電極を有し、前記第３電極に印加されたターンオン制御電流に応じてオン状態となったときは前記第１電極に流れ込む主電流を前記第１電極から前記第２電極へと直接に流す半導体スイッチング素子と、
　前記第３電極と前記第２電極との間に接続され、前記ターンオン制御電流を生成して前記第３電極に印加する駆動制御手段とを備え、
　
前記主電流が減少する
前記第２電極と前記第３電極との間に電流を流すことなく、
パワーデバイス用半導体スイッチング装置。
　【請求項２】　請求項１記載のパワーデバイス用半導体スイッチング装置において、
　前記ターンオフ時には、前記主電流の絶対値を分子とし、前記ターンオン制御電流とは逆方向に流れる電流の絶対値を分母とする比で表されるターンオフゲインを
１
パワーデバイス用半導体スイッチング装置。
　【請求項３】　請求項２記載のパワーデバイス用半導体スイッチング装置において、
　前記第３電極から前記駆動制御手段及び前記第２電極を介して前記第３電極に至るまでの経路のインダクタンスが前記ターンオフゲインを
１
パワーデバイス用半導体スイッチング装置。
　【請求項４】　請求項１ないし請求項３の何れかに記載のパワーデバイス用半導体スイッチング装置において、
　前記ターンオフ時において、上昇する前記第１電極と前記第２電極間の電圧が所定の電圧値に達したときには、前記第１電極と前記第２電極間電圧を前記所定の電圧値に所定の時間だけ保持するピーク電圧抑制手段を更に備え、
　前記所定の電圧値は、前記第１電極と前記第２電極間電圧が前記半導体スイッチング素子の電圧阻止能力を越えない範囲内に設定されている、
パワーデバイス用半導体スイッチング装置。
　【請求項５】　請求項４記載のパワーデバイス用半導体スイッチング装置において、
　前記ピーク電圧抑制手段は、前記第１電極と前記第２電極との間に並列に接続された電圧クランプ回路である、
パワーデバイス用半導体スイッチング装置。
　【請求項６】　請求項１ないし請求項３の何れかに記載のパワーデバイス用半導体スイッチング装置において、
　前記パワーデバイス用半導体スイッチング装置を駆動するための電源と、
　前記第１電極と前記第２電極との間に並列に配設されたバイパス線を更に備え、
　前記バイパス線は常に前記電源の電源電圧で充電された容量素子を備える、
パワーデバイス用半導体スイッチング装置。
　【請求項７】　請求項６記載のパワーデバイス用半導体スイッチング装置において、
　前記容量素子の一端は抵抗素子を介して直接に前記電源に接続されており、
　前記バイパス線は前記第１電極と前記容量素子の前記一端にそのアノードとカソードとがそれぞれ接続されたダイオードを更に備えた、
パワーデバイス用半導体スイッチング装置。
　【請求項８】　請求項７記載のパワーデバイス用半導体スイッチング装置において、
　前記容量素子の容量値は、前記ターンオフ時に生じる前記第１電極と前記第２電極間のピーク電圧が前記半導体スイッチング素子の電圧阻止能力を越えないように設定されている、
パワーデバイス用半導体スイッチング装置。
　【請求項９】　オン状態にある半導体スイッチング素子に流れ込む主電流の全てを、前記半導体スイッチング素子をターンオンさせるために必要なターンオン制御電流を前記半導体スイッチング素子に流れ込ませるための配線経路へ転流させることで、前記半導体スイッチング素子をターンオフに制御した、パワーデバイス用半導体スイッチング装置。
【発明の詳細な説明】
　【０００１】
　【発明の属する技術分野】
　この発明は、例えば電力変換装置に使用される、半導体スイッチング装置または半導体スイッチング素子に関するものである。又、本発明は、上記半導体スイッチング素子の制御方法にも関している。
　【０００２】
　【従来の技術】
　従来の半導体スイッチング装置の回路構成の一例を、図１６に示す。同図において、参照符号３Ｐは半導体スイッチング素子であり、ここでは、それはＧＴＯ（ゲートターンオフ・サイリスタ）である。ＧＴＯ３Ｐのゲートとカソード間には、ゲートターンオン制御電流ＩＧＰを発生させるゲートドライバー４Ｐが接続されており、同ドライバ４Ｐは、上記ゲートターンオン制御電流ＩＧＰをＧＴＯ３Ｐのゲートに印加することで、ＧＴＯ３Ｐをターンオンさせる。更に、同ドライバ４Ｐは、電流変化率ｄＩＧＱＰ／ｄｔが２０〜５０Ａ／μｓで与えられるゲート逆電流ＩＧＱＰをゲートからカソードに向けて通電する。このゲート逆電流ＩＧＱＰは、アノード電流ＩＡＰより分流したものである。このとき、ターンオフゲインは２〜５までの範囲内の値となり、ＧＴＯ３Ｐはターンオフする。
　【０００３】
　又、アノード電極とカソード電極間電圧ＶＡＫＰの上昇率（ｄＶＡＫＰ／ｄｔ）とサージ電圧とを抑えるために、一般にスナバ回路が用いられる。ここでは、スナバ回路は、次の通りに構成される。即ち、スナバコンデンサＣｓとスナバダイオードＤＳとがＧＴＯ３Ｐに対して並列に接続されており、また、ＧＴＯ３Ｐのターンオフ時にスナバコンデンサＣｓに充電された電荷を放電するために、スナバ抵抗ＲＳがスナバダイオードＤＳに対して並列に接続されている。
　【０００４】
　又、インダクタンス１Ｐは、ＧＴＯ３Ｐがターンオンしたときに流れる陽極電流ＩＡＰの上昇率ｄＩＡＰ／ｄｔを１０００Ａ／μｓ以下に抑えるためのものであり、インダクタンス１Ｐに対して並列接続された還流ダイオード２Ｐは、ＧＴＯ３Ｐがターンオフした時にインダクタンス１Ｐに発生したエネルギーを還流させるためのものである。
　【０００５】
　尚、インダクタンスＬｓは、上記スナバ回路の配線の浮遊インダクタンスである。
　【０００６】
　上記の半導体スイッチング装置の回路に対して、ターンオフ試験を実施して得られた実測波形を、図１７に示す。同図において、波形Ｃ１Ｐ，Ｃ２Ｐ及びＣ３Ｐは、それぞれ陽極電流ＩＡＰ，アノード電極とカソード電極間電圧ＶＡＫＰ及びゲート逆電流ＩＧＱＰを示す波形であり、横軸は時間軸である。
　【０００７】
　図１７において、時刻ｔＰ１ではＧＴＯ３Ｐはターンオン状態にあり、ゲート逆電流ＩＧＱＰは０の状態にある。この時に、ゲート逆電流ＩＧＱＰの上昇率ｄＩＧＱＰ／ｄｔの絶対値を２０〜５０Ａ／μｓとしてゲート逆電流ＩＧＱＰを立ち上げ、ＧＴＯ３Ｐ自身が持つターンオフゲイン（陽極電流ＩＡＰ／ゲート逆電流ＩＧＱＰで与えられる比の絶対値）のしきい値に当該ターンオフゲインが達すると（時刻ｔＰ２）、陽極電流ＩＡＰは減少し始め、ＧＴＯ３Ｐのアノード電極とカソード電極間電圧ＶＡＫＰが上昇し始める。この時、前述したスナバ回路側にも電流ＩＳが流れ出すこととなり、この電流ＩＳの上昇率とスナバ回路のインダクタンス（スナバインダクタンス）Ｌｓにより電圧が発生し、この電圧がアノード電極とカソード電極間電圧ＶＡＫＰに重畳される結果、スパイク電圧ＶＤＳＰが発生する（時刻ｔＰ３）。このスパイク電圧ＶＤＳＰは、電力損失の原因となる。例えば、約４０００Ａの電流が流れるときは、上記電力ロスは数ＭＷにもなる。そのため、このスパイク電圧ＶＤＳＰを出来る限り低い値に抑える必要があり、従来よりスナバインダクタンスＬＳを低減する努力が続けられてきた。
　【０００８】
　又、スパイク電圧ＶＤＳＰの発生後のアノード電極とカソード電極間電圧ＶＡＫＰの上昇率ｄＶＡＫＰ／ｄｔが急峻に変化し、陽極電流ＩＡＰに極大値が発生し（時刻ｔＰ４）、それ以後は、テール電流が発生する。そのため、このテール電流と上記電圧ＶＡＫＰとの積により、電力損失が更に発生する。そして、上記電圧ＶＡＫＰは、時刻ｔＰ５において、ピーク電圧に達する。その後は、上記電圧ＶＡＫＰは、電源電圧ＶＤＤに到達する。
　【０００９】
　そこで、このような上昇率ｄＶＡＫＰ／ｄｔを抑制するために、既述したスナバコンデンサＣＳが必要となる。その容量値は、ＩＡＰ／（ｄＶＡＫＰ／ｄｔ）で表され、通常は、ｄＶＡＫＰ／ｄｔ≦１０００Ｖ／μｓの関係式を満足するように選定されている。
　【００１０】
　図１８及び図１９は、図１６で示した従来の半導体スイッチング装置で用いられているＧＴＯ３Ｐの構造（同構造は、ＧＴＯ素子のパッケージと２つのスタック電極に大別される。）を示した図であり、両図は、ゲートドライバ４Ｐを含めて図示されている。その内、図１８は、図１９に示す矢印方向ＤＰ２から眺めたＧＴＯ３Ｐの側面図を示すものであるが、その内の一部分だけは断面図形式で以て表示されている。又、図１９は、図１８に示す矢印方向ＤＰ１からＧＴＯ３Ｐを見たときのスタック電極２７Ｐａを除いた部分の平面図である。
　【００１１】
　両図１８，１９において、各参照符号は以下の部材を示す。即ち、２０ＰはＧＴＯ素子、４ＰＬはゲートドライバ４Ｐの内部インダクタンス、２１Ｐ及び２２Ｐは、それぞれ、共に同軸構成のシールド線もしくはツイストされたリード線からなるゲート外部リード（ゲート取り出し線）及びカソード外部リード（カソード取り出し線）である。そして、ＧＴＯ素子２０Ｐのゲート端子２５Ｐとゲート外部リード２１Ｐの一端とを金属性の連結部材２３Ｐに溶接又は半田付けすることにより、又は嵌合することにより、両者２５Ｐ，２１Ｐを一体化すると共に、カソード端子２６Ｐとカソード外部リード２２Ｐの一端とを金属性の連結部材２４Ｐに溶接又は半田付けして、又は嵌合して、両者２６Ｐ，２２Ｐを一体化する。これにより、両端子２５Ｐ、２６Ｐは、それぞれ上記リード２１Ｐ，２２Ｐを介してゲートドライバ４Ｐに接続される。
　【００１２】
　参照符号２７Ｐａ，２７Ｐｂは、ＧＴＯ素子２０Ｐを加圧するためのスタック電極である。
　【００１３】
　参照符号２８ＰはＧＴＯのセグメントが形成された半導体基板であり、半導体基板２８Ｐの上側表面の最外周部上にＡ１（アルミニウム）のゲート電極２９Ｐａが形成され、そのゲート電極２９Ｐａよりも内側の上記上側表面上にカソード電極２９Ｐｂが各セグメントに対応して形成されている。又、３０Ｐ及び３１Ｐは、それぞれ半導体基板２８Ｐの上側表面上のカソード電極２９Ｐｂの上側表面上に順次積載して配設されたカソード歪緩衝板及びカソードポスト電極であり、他方、３２Ｐ及び３３Ｐは、それぞれ半導体基板２８Ｐの裏面に形成されたアノード電極（図示せず）（上記裏面中、カソード電極２９Ｐｂとは、反対側に位置する面に該当している）上に順次積載されたアノード歪緩衝板及びアノードポスト電極である。
　【００１４】
　又、３４Ｐは半導体基板２８Ｐのゲート電極２９Ｐａの上側表面に接したリング状ゲート電極、３５Ｐは環状絶縁体３６Ｐを介してリング状ゲート電極３４Ｐをゲート電極２９Ｐａに押圧する皿バネ、３７Ｐは、リング状ゲート電極３４Ｐをカソード歪緩衝板３０Ｐ及びポスト電極３１Ｐから絶縁するための絶縁シートであり、３８Ｐは、その一端がリング状ゲート電極３４Ｐにろう付けあるいは溶接などによって固着され且つその他端がゲート端子２５Ｐに電気的に接続されたゲートリードであり、３９Ｐは、その一他がカソードポスト電極３１Ｐに固着され且つ他端がカソード端子２６Ｐをなした第１のフランジであり、４０Ｐはアノードポスト電極３３Ｐにその一端が固着された第２のフランジであり、４１Ｐは、その開口の内面上にゲート端子２５Ｐが配設された、しかも突起部４２Ｐを有する絶縁筒であり、絶縁筒４１Ｐの上下面より突出した両端部４３Ｐａ，４３Ｐｂはそれぞれ第１及び第２のフランジ３９Ｐ及び４０Ｐと気密に固着されており、これによりＧＴＯ素子２０Ｐは密閉された構造となっている。
　【００１５】
　【発明が解決しようとする課題】
　従来の半導体スイッチング装置には、大別して２つの問題点がある。
　【００１６】
　（１）先ず、その第一は、例えば図１９に示したように、ゲート逆電流の取り出しリード２１Ｐがリング状ゲート電極３４Ｐの内の局所的な部分から取り出されているという点である。このため、ゲート逆電流の取り出しが一方向となる。その結果、ターンオフ時に、カソード電流の不均一が発生し、上述したスパイク損失やテール電流による損失という電力損失が全てＧＴＯ内部のカソード面の一部に局部的に集中し、局部的な温度上昇の発生によりＧＴＯの各素子ないし各セグメントが破壊されて導通状態となり、結果的にターンオフが失敗するという事態が起こる蓋然性が高いという問題点があり、このため装置としての信頼性に問題が生じていた。
　【００１７】
　この点を模式的に説明するのが、図２０のＧＴＯ素子の平面図と、図２１のＧＴＯ素子の断面図である。図２１は、図２０に示す線ＣＳＡ−ＣＳＢに関する縦断面図にあたる。即ち、円柱状のウェハ内に形成されたＧＴＯの各素子の内で、リング状ゲート電極３４Ｐに近い領域、例えば領域ＲＥＯ内に形成されたものほど、そのゲート逆電流は、それよりも内側の領域ＲＥＩにあるＧＴＯ素子の場合よりも、より一層早く引き抜かれることとなり、従って、より早くターンオフされることとなる。それに対して、ウェハ中心部の領域ＲＥＣ内に形成されたＧＴＯのセグメントは最もターンオフするのに長い時間を必要とすることとなり、この中心部領域ＲＥＣ内の各セグメントのカソード電極へ向けて、その周りの各セグメントからカソード電流ＩＫが流入してくることとなるので、ＧＴＯのウェハ内部の一部に電流集中が生じてしまうのである。
　【００１８】
　（２）第２の問題点は、スナバ回路、特にスナバコンデンサの存在に起因するものである。即ち、上述したように、ターンオフ時にスナバコンデンサＣｓ（図１６）にチャージアップされた電荷は、次回のターンオフ迄にこれを完全に放電しておく必要がある。そこで、ＧＴＯ３Ｐのターンオン時にスナバ抵抗ＲＳを通して上記電荷を放電しているが、このため、大きな電力損失が生じている。この時のスナバ抵抗ＲＳに生じる消費電力の容量は、ＰＷ＝１／２＊Ｃｓ＊ｆ（ＶＤＤ２＋（ＶＤＭ−ＶＤＤ）２）の関係式で表される。ここで、ＶＤＤは電源電圧，ＶＤＭはスナバコンデンサＣＳがターンオフ時にチャージアップされたときの電圧である。そのため、装置全体を冷却するための冷却装置を設ける必要性が生じる。
　【００１９】
　このような電力容量のスナバ抵抗を接続することは、当該スナバ抵抗で生じる電力分だけが、本来伝達すべき電力の内のロス分となってしまい、効率の低下をもたらすと共に、上記冷却装置の設置の必要性を生じさせるので、その点が、装置全体の簡素化，小形化をすすめる上で大変大きな問題となっていた。
　【００２０】
　この発明はかかる問題点の認識の下に成されたものであり、以下の目的を有する。
　【００２１】
　（１）半導体ウェハ内の一部の半導体スイッチング素子に電力損失が局部的に集中することを防止して、素子破壊を防止し、以て装置の信頼性向上を図ること。
　【００２２】
　（２）従来、スナバ回路で生じていた電力損失の発生を防止ないし格段に低減し、以て装置の小型化，簡素化，低コスト化，高効率化を図ること。
　【００２３】
　（３）スナバ回路のような、第１，第２電極間電圧の上昇を抑制するための回路を不要として、装置の小型化、高効率化を図ること。
　【００２４】
　（４）実用に適った新たな、半導体スイッチング素子のターンオフ方法を提案すること。
　【００２５】
　【課題を解決するための手段】
　請求項１の発明に係るパワーデバイス用半導体スイッチング装置は、第１、第２及び第３電極を有し、前記第３電極に印加されたターンオン制御電流に応じてオン状態となったときは前記第１電極に流れ込む主電流を前記第１電極から前記第２電極へと直接に流す半導体スイッチング素子と、前記第３電極と前記第２電極との間に接続され、前記ターンオン制御電流を生成して前記第３電極に印加する駆動制御手段とを備え、
前記主電流が減少する
前記第２電極と前記第３電極との間に電流を流すことなく、
　【００２６】
　請求項２の発明に係るパワーデバイス用半導体スイッチング装置は、請求項１記載のパワーデバイス用半導体スイッチング装置において、前記ターンオフ時には、前記主電流の絶対値を分子とし、前記ターンオン制御電流とは逆方向に流れる電流の絶対値を分母とする比で表されるターンオフゲインを
１
　【００２７】
　請求項３の発明に係るパワーデバイス用半導体スイッチング装置は、請求項２記載のパワーデバイス用半導体スイッチング装置において、前記第３電極から前記駆動制御手段及び前記第２電極を介して前記第３電極に至るまでの経路のインダクタンスを前記ターンオフゲインを
１
　【００２８】
　請求項４の発明に係るパワーデバイス用半導体スイッチング装置は、請求項１ないし請求項３の何れかに記載のパワーデバイス用半導体スイッチング装置において、前記ターンオフ時において、上昇する前記第１電極と前記第２電極間の電圧が所定の電圧値に達したときには、前記第１電極と前記第２電極間電圧を前記所定の電圧値に所定の時間だけ保持するピーク電圧抑制手段を更に備えたものであり、前記所定の電圧値を、前記第１電極と前記第２電極間電圧が前記半導体スイッチング素子の電圧阻止能力を越えない範囲内に設定している。
　【００２９】
　請求項５の発明に係るパワーデバイス用半導体スイッチング装置は、請求項４記載のパワーデバイス用半導体スイッチング装置において、前記ピーク電圧抑制手段を、前記第１電極と前記第２電極との間に並列に接続された電圧クランプ回路としたものである。
　【００３０】
　請求項６の発明に係るパワーデバイス用半導体スイッチング装置は、請求項１ないし請求項３の何れかに記載のパワーデバイス用半導体スイッチング装置において、前記パワーデバイス用半導体スイッチング装置を駆動するための電源と、前記第１電極と前記第２電極との間に並列に配設されたバイパス線を更に備えたものであり、しかも、前記バイパス線は常に前記電源の電源電圧で充電された容量素子を備えるようにしたものである。
　【００３１】
　請求項７の発明に係るパワーデバイス用半導体スイッチング装置は、請求項６記載のパワーデバイス用半導体スイッチング装置において、前記容量素子の一端を抵抗素子を介して直接に前記電源に接続すると共に、前記バイパス線は前記第１電極と前記容量素子の前記一端にそのアノードとカソードとがそれぞれ接続されたダイオードを更に備えたものである。
　【００３２】
　請求項８の発明に係るパワーデバイス用半導体スイッチング装置は、請求項７記載のパワーデバイス用半導体スイッチング装置において、前記容量素子の容量値を、前記ターンオフ時に生じる前記第１電極と前記第２電極間のピーク電圧が前記半導体スイッチング素子の電圧阻止能力を越えないように設定したものである。
　【００３３】
　請求項９の発明に係るパワーデバイス用半導体スイッチング装置は、オン状態にある半導体スイッチング素子に流れ込む主電流の全てを、前記半導体スイッチング素子をターンオンさせるために必要なターンオン制御電流を前記半導体スイッチング素子に流れ込ませるための配線経路へ転流させることで、前記半導体スイッチング素子をターンオフに制御したものである。
　【００３４】
　【発明の実施の形態】
　本発明の半導体スイッチング装置又は半導体スイッチング素子は、車両用電力変換装置や、ＵＰＳ（無停電電力システム）や、産業用電力変換装置等の各種の電力変換装置に用いられる、パワーデバイスである。
　【００３５】
　本発明が提案する、新規な半導体スイッチング素子の制御方法の核心部は、オン状態にある半導体スイッチング素子に流れる主電流の全てを、駆動回路へ転流させ、これにより半導体スイッチング素子をターンオフ状態とする点にある。
　【００３６】
　以下では、そのような半導体スイッチング素子として、ゲートターンオフ・サイリスタ（以下、ＧＴＯと称す）を用いた例を示す。この場合には、ＧＴＯの第１，第２及び第３電極は、それぞれアノード電極，カソード電極及びゲート電極にあたる。尚、上記半導体スイッチング素子としては、ＧＴＯのような４層構造をもつものに限られるわけではなく、３層構造を有するトランジスタを本発明の半導体スイッチング素子として用いることも可能である。この場合には、ＮＰＮトランジスタ利用のときは、第１，第２，第３電極は、それぞれコレクタ電極，エミッタ電極及びベース電極にあたり、又、ＰＮＰトランジスタ利用のときは、第１，第２及び第３電極は、それぞれエミッタ電極、コレクタ電極及びベース電極に該当する。
　【００３７】
　（実施の形態１）
　図１は、本発明の実施の形態１に係る半導体スイッチング装置１０の回路構成を示す。同図において、各参照符号は、それぞれ次の回路要素を示す。即ち、３は半導体スイッチング素子としてのＧＴＯであり、このＧＴＯ３のゲート電極３Ｇとカソード電極３Ｋのノード１３との間に、ゲートドライバ４（駆動制御手段）が接続される。
　【００３８】
　ゲートドライバ４は、その駆動電源４ａ（電源電圧ＶＧＤ（例えば２０Ｖ））、コンデンサ４ｂ，インダクタンス４Ｃ，トランジスタ４ｄから成る。尚、その詳細な構成を、後述する図２で示す。
　【００３９】
　このゲートドライバ４は、ＧＴＯ３をターンオンさせるためのターンオン制御電流ＩＧを発生して、配線経路ないしラインＬ１を介してこの電流ＩＧをゲート電極３Ｇに印加する。これに応じて、ＧＴＯ３はオン状態となる。又、１１はノードであり、９は同装置１０を駆動するための電源、即ち同装置１０の主回路用電源（電源電圧ＶＤＤ）である。
　【００４０】
　他方、１は、ＧＴＯ３がターンオンした時に流れる主電流ないし陽極電流ＩＡの上昇率ｄＩＡ／ｄｔを抑制するためのインダクタンスであり、２は、ＧＴＯ３がターンオフした時にインダクタンス１に発生するエネルギーを還流させるための還流用ダイオードである。
　【００４１】
　５は、アノード電極３Ａのノード１１とカソード電極３Ｋのノード１２との間にＧＴＯ３に対して並列に接続されており、かつＧＴＯ３がターンオフした時にアノード・カソード電極間電圧ＶＡＫの上昇に伴って発生するピーク電圧のみを抑制するためのピーク電圧抑制回路である。同回路５は、後述するように、上記電圧ＶＡＫがターンオフ時にＧＴＯ３の電圧阻止能力に応じて定まる所定の電圧値に所定の時間だけ上記電圧ＶＡＫを保持ないしクランプする機能を有する。
　【００４２】
　ここでは、ターンオフ時に、従来、主電流ＩＡより分流してゲートドライバ４側へ流入していたゲート逆電流ＩＧＱの変化率ないし上昇率（勾配）ｄＩＧＱ／ｄｔの絶対値を出来る限り大きくして（理想的には、｜ｄＩＧＱ／ｄｔ｜は∞）、主電流ＩＡの全てをゲート逆電流ＩＧＱとしてゲートドライバ４を介してノード１２へ流すこととする。即ち、主電流ＩＡとゲート逆電流ＩＧＱとの比の絶対値で定まるターンオフゲインＧ（＝｜ＩＡ／ＩＧＱ｜）を１以下（Ｇ≦１）に設定することで、主電流ＩＡの全てを、ターンオン制御電流ＩＧとは逆方向に、アノード電極３Ａからゲート電極３Ｇを介してゲートドライバ４及びノード１２側へと転流させ、以てＧＴＯ３をターンオフさせる。このとき、アノード電極３Ａからカソード電極３Ｋへ向けて直接ＧＴＯ３内部を流れるカソード電流ＩＫは、直ちに全く流れなくなる。その意味で、本方式は、主電流ＩＡの分流ではなくて、「主電流ＩＡの転流」を実現しているのである。
　【００４３】
　ここで、ゲートドライバ４の駆動電源（主電源）４ａの電源電圧値ＶＧＤと、ループＲ１のインダクタンス値との関係に応じて、上昇率ｄＩＧＱ／ｄｔの値を変化させることができるので、両者４（４ａ），Ｒ１の値を適切に設定することで、上昇率｜ｄＩＧＱ／ｄｔ｜を限りなく∞値に近い極めて大きな値に設定してやれば、極めて短時間で主電流ＩＡを全てゲートドライバ４側へ転流させることができる。
　【００４４】
　他方、そのようなゲート逆電流ＩＧＱの転流をゲートドライバ４単独で以て実現することは、当該ドライバ４の駆動電源４ａがとりうる電源電圧値ＶＧＤに限界があるため容易でないが、その反面、ゲートドライバ４の駆動電源電圧ＶＧＤを設定可能な実用値に設定しておき、ゲートターンオフゲインＧを１以下とするために必要な上昇率ｄＩＧＱ／ｄｔの絶対値を実現しうるループＲ１の内部インダクタンスの値を設定することは、現実に可能である。
　【００４５】
　そこで、ゲート電極３Ｇからゲートドライバ４までのラインＬ１と、ゲートドライバ４と、ゲートドライバ４からノード１３を介してカソード電極３ＫまでのラインＬ２と、ゲート・カソード電極間のＧＴＯ３内部の経路とからなるループないし経路Ｒ１内の（浮遊）内部インダクタンスの値を、ターンオフゲインＧを１以下とするのに必要な値にまで低減させることが求められる。
　【００４６】
　但し、ゲートドライバ４は、主電流ＩＡ以上の値のゲート逆電流ＩＧＱを流せるだけのキャパシタンスを有するように、設定されなければならない。
　【００４７】
　例えば、ゲートドライバ４の主電源４ａの電源電圧ＶＧＤを２０Ｖに設定し、上昇率ｄＩＧＱ／ｄｔの絶対値を約８０００Ａ／μｓに設定する場合には、上記ループＲ１のインダクタンス値は２．５ｎＨ以下、ゲートドライバ４の内部インダクタンス値は１ｎＨ以下とするのが好ましい。
　【００４８】
　そのようなキャパシタンスを有するゲートドライバ４の具体的な回路図を、図２に示す。同図において、駆動電源５０はゲートドライバ４を駆動するための主電源であり、副電源５１はターンオンゲート電流用の電源，副電源５２はターンオン用トランジスタＴｒ１，Ｔｒ２を駆動するための駆動回路５６用の電源，副電源５３はターンオフゲート電流用の電源，副電源５４はターンオフ用トランジスタＴｒ３を駆動するための駆動回路５７用の電源，副電源５５は制御信号６２よりターンオン信号及びターンオフ信号を生成する回路部５８を駆動するための電源であり、トランジスタＴｒ１は図３に示すターンオン・ハイゲート電流ＩＧ１を供給するためのスイッチであり、トランジスタＴｒ２はターンオン・定常ゲート電流ＩＧ２を供給するためのスイッチ，トランジスタＴｒ３はターンオフゲート電流ＩＧＱ（ゲート逆電流）を供給するためのスイッチである。尚、上記電流ＩＧ１，ＩＧ２を総称したのが、ターンオン制御電流ＩＧである。Ｃ１はターンオンゲート電流ＩＧ用のコンデンサであり、Ｃ２はターンオフゲート電流ＩＧＱ用のコンデンサである。
　【００４９】
　以上のゲートドライバ回路４において、外部より制御信号６２を与えると、ノイズカット回路５９は制御信号６２より制御信号６２に含まれるノイズ成分を取り除き、ノイズ除去された制御信号を受けて、ターンオン信号生成回路６０，ターンオフ信号生成回路６１は、それぞれターンオン用信号６３とターンオフ用信号６４を生成して、各信号６３，６４を対応する駆動回路５６，５７へ供給する。
　【００５０】
　同信号６３，３４を受け取った両駆動回路５６，５７は、次の通りに動作する。即ち、時刻ｔ０１において、駆動回路５６は、トランジスタＴｒ１を駆動できるだけの信号を生成し、これをトランジスタＴｒ１のべースへと供給する。ここで、両コンデンサＣ１とＣ２は、それぞれ副電源５１と副電源５３により充電されているので、ターンオン・ハイゲート電流ＩＧ１がコンデンサＣ１からトランジスタＴｒ１を通してＧＴＯ３へと流れる。そして、時刻ｔ０２において、駆動回路５６は、トランジスタＴｒ１のベース電流の供給を止め、今度は、トランジスタＴｒ２を駆動できるだけのベース電流を発生して、これをトランジスタＴｒ２のべースへ供給する。これにより、トランジスタＴｒ１はオフし、代わってトランジスタＴｒ２がオンし、ターンオン・定常ゲート電流ＩＧ２がコンデンサＣ１からトランジスタＴｒ２を通してＧＴＯ３へと流れる。
　【００５１】
　また、時刻ｔ１では、駆動回路５６はトランジスタＴｒ２のペース電流の供給を止め、駆動回路５７が、信号６４に応じて、トランジスタＴｒ３をオンするのに必要なベース電流を生成して、これをトランジスタＴｒ３のべースへ供給する。これにより、トランジスタＴｒ２はオフし、代わってトランジスタＴｒ３がオンする結果、コンデンサＣ２に充電されている電荷がトランジスタＴｒ３を介してＧＴＯ３側へと放電されることとなり、従って、ターンオフゲート電流ＩＧＱがＧＴＯ３からトランジスタＴｒ３を通してＧＴＯ３のカソード電極３Ｋのノード１３へ流れることとなる。しかも、この電流ＩＧＱは、極めて短時間の間に主電流ＩＡの絶対値と等しいか、又はそれ以上の値となり、逆に、カソード電流は極めて短時間の間に０値へ減少する。
　【００５２】
　上述した通り、ターンオフゲインＧが１以下となるような上昇率ｄＩＧＱ／ｄｔを実現するためには、ゲートドライバ４内部の配線経路を含むループＲ１全体のインダクタンス値を低減することが必要である。そして、この点は、ＧＴＯ素子の配線ないしパッケージ構造という機構部品の改良を以て実現することが望まれる。
　【００５３】
　しかるに、従来のＧＴＯ３Ｐのパッケージ構造は、図１８及び図１９で示した様な構造となっているため、ＧＴＯ素子２０Ｐの内部のインダクタンス（リード２１Ｐ〜リング状ゲート電極３４Ｐ〜カソード電極３０Ｐ〜リード２２Ｐまでの経路のインダクタンス）は、例えば５０ｎＨ程度もの大きな値であった。この値では、到底、約８０００Ａ／μｓもの上昇率ｄＩＧＱ／ｄｔを達成することはできない。従って、このＧＴＯ素子２０Ｐの内部インダクタンス値を、例えば２ｎＨ以下というような所望値にまで低減するためには、ゲート側の連結部２３Ｐ及びカソード側の連結部２４ＰとＧＴＯ素子２０Ｐのゲート端子２５Ｐ及びカソード端子２６Ｐとのそれぞれの結合で生じるロスや，ゲート外部リード２１Ｐ及びカソード外部リード２２Ｐとゲートドライバ４Ｐとのそれぞれの結合で生じるロスや，ゲートリード３８Ｐのインダクタンス値や、更にはループＲ１中の全インダクタンス値の内の９０％をも占めるゲート及びカソードの各外部リード線２１Ｐ，２２Ｐ自体のインダクタンス値を低減する必要がある。
　【００５４】
　そこで、本発明では、上述した観点からＧＴＯ素子のパッケージ構造を検討し、改良を加えることとし、その結果、つぎの様な構造を有する圧接型半導体素子を実現したものである。
　【００５５】
　即ち、図４は、圧接型ＧＴＯ素子２０と、それを上下方向から加圧するスタック電極２７ａ，２７ｂとを示す断面図であり、又、図５は、図４に示す矢印方向Ｄ１からＧＴＯ素子２０を眺めた正面図（スタック電極２７ａを除く）である。従って、図５の線ＳＡ−ＳＢに関する縦断面図が図４にあたる。
　【００５６】
　両図４，５において、各参照符号は、以下の部材を示す。即ち、２０は圧接型半導体素子、即ち、ここではＧＴＯ素子の全体を示し、２８はＧＴＯの各セグメントが形成された半導体基板であり、半導体基板２８の上側表面の内の外周部側に位置する面上にＡ１（アルミニウム）のゲート電極２９ａが形成されており、さらにゲート電極２９ａよりも内側の半導体基板２８の上側表面上には、各セグメントの位置に対応して各カソード電極２９ｂが形成されている。各セグメントの構造ないしＧＴＯ素子のウェハ構造は、図２１の断面図に示した構造と同様である。
　【００５７】
　３０及び３１は、それぞれ半導体基板２８の上側表面上のカソード電極２９ｂの上側表面上に順次に積載されたカソード歪緩衝板及びカソードポスト電極であり、他方、３２及び３３は、それぞれ半導体基板８の裏面上に形成された図示しないアノード電極の表面（カソード電極２９ｂと反対側の面）上に順次に積載されたアノード歪緩衝板及びアノードポスト電極であり、３４は半導体基板２８のゲート電極２９ａの上側表面に接するリング状ゲート電極であり、３８は環状金属板からなるリング状ゲート端子であって、その内周平面２５がリングゲート電極３４と摺動可能に同電極３４に対して接触・配置されている。３５は、環状絶縁体３６を介して、リング状ゲート端子３８とともに、リング状ゲート電極３４をゲート電極２９ａに対して押圧するための皿バネあるいは波バネのような弾性体であり、３７は、リング状ゲート電極３４をカソード歪緩衝板３０及びカソードポスト電極３１から絶縁するための絶縁シート等からなる絶縁体であり、２６は、その一端部分がカソードポスト電極３１に固着された第１のフランジであり、４０は、その一端部分がアノードポスト電極３３に固着された第２のフランジであり、４１はセラミック等からなり、リング状ゲート端子３８を挟んで上下に分割され且つ突起部４２を有する絶縁筒である。そして、リング状ゲート端子３８の外周側部分２３が絶縁筒４１の側面から外部に突出するとともに、その他端３８Ｅよりも内周側の位置に取り付け穴２１が所定の間隔で複数個設けられている。そして、上側の絶縁筒４１の上面より上方に突出した部分４３ａが第１のフランジ２６の他端部２６Ｅと気密に固着され、下側の絶縁筒４１の裏面より下方に突出した部分４３ｂが第２のフランジ４０の他端部と気密に固着されており、これによって圧接型半導体素子２０は、密閉されたパッケージ構造になっている。尚、この内部は、不活性ガスで置換されている。
　【００５８】
　又、図６は、ゲートドライバ４の機構部分を示す平面図であり、図７は、ゲートドライバ４に図４，図５に示した構造のＧＴＯ素子２０（スタック電極２７ａ，２７ｂで加圧されている）を装着した状態を示す縦断面図である。両図６，７において、参照符号４Ａはゲートドライバ本体４Ｃをカバーするためのケースを、４Ｂはゲートドライバ本体４Ｃの座となるケースを各々示しており、７０はゲートドライバ本体４とＧＴＯ素子２０とを電気的に接続するための、回路パターンが形成された基板全体を示している。同基板７０は、丁度、従来パッケージのゲートリード線２１Ｐ，２２Ｐ（図１８）に代わるものであって、ＧＴＯ素子２０の重量をささえ得るだけの強度を有する。７１は、ＧＴＯ素子２０のカソード電極２９ｂと圧接により接続されるカソード電極であり、スタック電極２７ａにあたる。２１Ａは、ゲートドライバ４の基板７０に対応する取り付け穴２１を介してＧＴＯ素子２０を接続する為の、基板７０に設けられた取り付け穴であり、ゲートドライバ４とＧＴＯ素子２０とを接続する為には、例えば６つ程度の取り付け穴２１Ａが必要となる。
　【００５９】
　上述した基板７０は、絶縁体を挟んで対向した次の２つの回路パターン基板を有する。即ち、同基板７０は、ゲートリード基板７２、カソードリード基板７３、両基板７２と７３とを絶縁するための絶縁体７４とを有している。このような多層基板構造を設けたのは、ゲートドライバ４側の内部インダクタンスを低減するためである。ＧＴＯ素子本体２０は、ネジ７５，７６又は溶接、かしめ等により、ゲートドライバ本体４Ｃと接続される。
　【００６０】
　以上のように、本ＧＴＯ３の気密パッケージは、半導体基板上に形成された内部のゲート電極２９ａ側からゲートドライバ本体４Ｃ側へ向けて延長されたリング状ないし円盤状のゲート電極３８を有しており、しかも当該パッケージ（２０）は、上記リング状ゲート電極３８の外周部分を直接ゲートドライバ４の本体４Ｃより延びた基板７０に取り付け穴２１Ａを介して接続・固定するだけで、ゲートドライバ４に接続される。そのため、当該接続にあたっては、ゲートリード線は一切使用されていない。従って、従来構成における問題点は全て改善される。即ち、従来、ＧＴＯ素子の内部ゲートリード部とＧＴＯ素子のゲート端子及びカソード端子とのそれぞれの結合で発生していた結合ロスというものは、上述のようにゲートリードの取り出しを円盤状構造とすることにより大幅に低減されると共に、従来、外部ゲートリード線とゲートドライバとの結合により生じていた結合ロスに相当する電力ロスは、この発明では円盤状のゲートリード部ないしゲート電極３８の全体がゲートドライバ４のゲート電流通電用基板７０に直接に接続されるため、大幅に低減される。更に、従来、ループＲ１の全インダクタンスの９０％をも占めていた外部ゲートリード線自体のインダクタンスは、この発明では、それら自体が使用されないため、存在しない。
　【００６１】
　この様に、ＧＴＯ素子２０（３）の内部インダクタンスの低減とゲートドライバ４の内部インダクタンスの低減とを実現することが可能となった。これらの改善に加えて、更に、ＧＴＯ素子２０とゲートドライバ４との接続を既述したように工夫を行うことにより（図７）、ＧＴＯ素子３を、ターンオフゲインＧ≦１という条件で以てターンオフさせることが可能な上昇率ｄＩＧＱ／ｄｔの領域を現実に発生させることが可能となった。
　【００６２】
　尚、ゲート電流を、図８の平面図に示す基板７０Ａを用いて、対角に位置する２方向、又は４方向へと取り出すようにしても良く、更にそれ以上の方向へとゲート電流を取り出すようにしても良い。
　【００６３】
　以上の様な回路構成，機構を備える半導体スイッチ装置の動作を、図９と図１０に基づき説明する。尚、図９は、動作波形を示しており、図１０は、ＧＴＯ３をＰＮＰトランジスタ８０とＮＰＮトランジスタ８１とから成る回路構成に置き換えた場合の等価モデルを示す。
　【００６４】
　図９において、ＧＴＯ３がターンオンして陽極電流ＩＡが流れている状態の時に（時刻ｔ１）、制御信号６２（図２）に応じてゲートドライバ４がゲート逆電流ＩＧＱを急激な上昇率ないし傾きで以て上昇させると、ゲート逆電流ＩＧＱは、その絶対値が極めて短時間に陽極電流ＩＡの絶対値と等しい電流値に達する（ＩＧＱ＝−ＩＡ）（時刻Ｔ２）。この状態で、ＧＴＯ３のアノード電極３Ａに流れ込む陽極電流ＩＡは全てゲート電極３Ｇ，配線経路Ｌ１を介してゲートドライバ４に転流し、｜ＧＴＯ３の陽極電流ＩＡ｜
＝
＝
　【００６５】
　図９に示す電流差ΔＩＧＱは、図１０に示すＮＰＮトランジスタ８１のリカバリー電流であるものと考えられる。これは、次のような現象により生ずる。即ち、図１０において、ＧＴＯ３がターンオンして陽極電流ＩＡが半導体基板内を流れている状態では、その電流ＩＡは、ＧＴＯ３のアノード電極３Ａからループ８２とループ８３とに別れてカソード電極３Ｋへと流れている。この状態からＧＴＯ３がターンオフへ移行すると、陽極電流ＩＡの全ては強烈にゲートドライバ４へと引っ張られ、ループ８４とループ８５へと流れていく。この時、ＮＰＮトランジスタ８１のベース電流は正方向から負の方向へ反転し、ＮＰＮトランジスタ８１は急激にターンオフしてしまい、その内部キャリアがリカバリ電流となって重畳的に流れることとなる。このリカバリ電流の増加分が上述の電流差ΔＩＧＱとなって表われ、この時、｜ゲート逆電流ＩＧＱ｜＞｜陽極電流ＩＡ｜となる。
　【００６６】
　このように、ゲート逆電流｜ＩＧＱ｜＞｜陽極電流ＩＡ｜となって、図１０のＮＰＮトランジスタ８１がターンオフしてしまうと、ＰＮＰトランジスタ８０のベース電流は０となり（ＩＢ＝０）、ＰＮＰトランジスタ８０はターンオフへと移行していく。
　【００６７】
　ＰＮＰトランジスタ８０の電圧阻止機能が回復し始めると（時刻Ｔ３）、図９に示すアノード・カソード電極間電圧ＶＡＫが上昇し始め、このアノード・カソード電極間電圧ＶＡＫが電源電圧ＶＤＤと等しい値に達した時（時刻Ｔ４）、陽極電流ＩＡが減少し始め、ＧＴＯ３はターンオフ状態へと移行していく。この時のアノード・カソード電極間電圧ＶＡＫの上昇率ｄＶＡＫ／ｄｔは、ＧＴＯ３の電圧阻止機能の回復するスピードのみによって決定されるものであり、外部接続回路等により決定されるものではない。この点で、スナバコンデンサＣＳに依存してアノード・カソード電極間電圧の上昇率が決定されていた従来技術とは、本発明は明確に異なる。
　【００６８】
　図９において、本発明のピーク電圧（サージ電圧）ＶＰとは、ＧＴＯ３がターンオフした時に主回路（電源９からノード１１，ＧＴＯ３，ノード１２を経て電源９に至るまでのループ）の浮遊インダクタンスＬに起因して発生する起電圧（そのエネルギーはＥ＝１／２＊Ｌ＊Ｉ２で表される）が電源電圧ＶＤＤに重畳されて得られる電圧である。このピーク電圧ＶＰが仮にＧＴＯ３の電圧阻止能力を超えると、ＧＴＯ３は破壊されてしまう。そこで、ＧＴＯ３のターンオフ時に上記ピーク電圧ＶＰへ向けて上昇し続けるアノード・カソード電極間電圧ＶＡＫを、ＧＴＯ３の電圧阻止能力を超えないように抑圧するピーク電圧抑制回路５を、ＧＴＯ３のノード１１，１２間にＧＴＯ３に対して並列に接続しておく必要がある。図１のピーク電圧抑制回路５は、そのような機能をもったものであり、例えばツェナーダイオード，バリスタ，セレスタ，アレスタ等から成る、電圧クランプ回路である。同回路５は、ＧＴＯのターンオフ時に上昇し続ける電圧ＶＡＫが、ＧＴＯ３の電圧阻止能力を越えない範囲内に設定された所定の電圧値ＶＳＰに達した後は、もし同回路５がなかったならば同電圧ＶＡＫがピーク電圧ＶＰに達し、再び所定の電圧値ＶＳＰに戻るまでに要する時間である所定の時間Δｔ（図９）だけ、電圧ＶＡＫを抑制後のピーク電圧ＶＳＰに保持し続ける。従って、ピーク電圧ＶＰは発生せず、ＧＴＯ３素子が破壊されることは全くない。
　【００６９】
　以上の様に、この発明では、ターンオフ時に、図１１に示す上昇率ｄＩＧＱ／ｄｔの領域ＲＡにおいてＧＴＯ３を制御することで、ＧＴＯ３をターンオフさせている。同図中、曲線ＣＡ上の点ＰＡが、主電流ＩＡのゲートドライバ４側への転流が生じる転流点であり、この場合は、前述のリカバリー電流が無いと考えた場合の理想状態にある。現実的には、
転流動作の初期段階では、
が、リカバリー以降においては
＝１
　【００７０】
　図１２及び図１３は、それぞれ、従来技術及び本発明における主電流ＩＡのターンオフ時の流れを比較的に示した図である。従来技術、例えば特開平５−１１１２６２号公報（スイス国出願番号９１１０６１９１９）や特開平６−１８８４１１号公報（ドイツ国出願番号Ｐ４２２７０６３）に開示された技術では、図１２に示すとおり、ターンオフ時においても、カソード電流ＩＫがＧＴＯ３Ｐ内を流れている。即ち、主電流ＩＡは、ターンオフ時、カソード電流ＩＫとＩＧＱＰとに分流している。しかし、この場合は、個々のセグメントに流れるカソード電流ＩＫは小さな値であっても、それらが一部のセグメントに集中的に流れ込むこととなるので、ＧＴＯ素子の破壊という問題点を内在している。
　【００７１】
　これに対して、本発明では、図１３に示す通り、ターンオフ時、カソード電流ＩＫは全く流れなくなり、主電流ＩＡは全てゲートドライバ４側の経路へ転流
する。但し、転流動作の初期段階では、
　【００７２】
　以上のように、この発明では、ターンオフモード期間中にわたり｜陽極電流ＩＡ｜≦｜ゲート逆電流ＩＧＱ｜となる、新規のゲート転流方式を採用しているため、ターンオフ時にはカソード電流ＩＫ＝０となり、ＧＴＯ３Ｐの内部のカソード面にカソード電流が流れ込むという状態は全く発生せず、従来ターンオフ失敗の原因となっていたカソード面への局在的な電流集中は全くおこり得ない。よって、ターンオフ失敗による素子破壊のおそれは、この発明では皆無となり、装置の信頼度は格段に向上する。この効果は、本発明の核心的効果であって、上述した各文献に示された技術の組合せを以てしても得られない利点であると言える。
　【００７３】
　加えて、アノード・カソード電極間電圧ＶＡＫの上昇を抑制してサージ電圧を抑制する回路５を設けているので、スパイク電圧は、同回路５によりカットされて全く発生しない。そのため、従来、ターンオフ時に蓄積された電荷を放電させるために必要であったスナバコンデンサＣＳを不要とすることができる。即ち、従来技術では必要不可欠であったスナバ回路を不必要とすることができ、これにより装置の小形化，簡素化，低コスト化，高効率化を実現することができる。
　【００７４】
　（実施の形態２）
　図１４は、本発明の実施の形態２に係る半導体スイッチング装置の回路構成を示す。同図において、図１中の参照符号と同一符号のものは、同一のものを示す。そして、ＧＴＯ３のパッケージ構造やゲートドライバ４の機構も、実施の形態１で述べたものが用いられる。参照符号６から８のそれぞれは、ＧＴＯ３がターンオフ状態となったときに発生するスパイク電圧やピーク電圧（サージ電圧）による電力ロスを抑制ないし低減する、保護回路を構成する素子であり、順番にダイオード，抵抗素子，コンデンサを示す。特に、ここでは、ノード１１とノード１２間にＧＴＯ３に対して並列に配設されたバイパス線ＢＬに含まれるコンデンサ８（容量素子）の一端１５が、抵抗素子７を含み且つノード１４において電源９と接続された配線経路Ｒ４を介して、電源９に接続されている点に特徴点がある。
　【００７５】
　以上の様な半導体スイッチング装置１０Ａないし、ＧＴＯ３の動作を、実測波形を示す図１５を基に説明する。
　【００７６】
　この場合のＧＴＯ３の動作は既述した実施の形態１での動作と同等であり、アノード・カソード電極間電圧ＶＡＫのピーク電圧抑制動作のみが実施の形態１の場合と異なる。図１５の実測波形は、ＩＡ＝１０００（Ａ／ｄ），ＶＡＫ＝１０００（Ｖ／ｄ），ＩＧＱ＝１２００（Ａ／ｄ），ＶＧＤ＝２０（Ｖ／ｄ），ｔ＝２（μｓ／ｄ）とした場合の例である。同図中、曲線Ｃ１，Ｃ２，Ｃ３，Ｃ４は、それぞれ陽極電流ＩＡ，アノード・カソード電極間電圧ＶＡＫ，ゲート逆電流ＩＧＱ，ゲート電圧ＶＧの実測波形を示す。
　【００７７】
　図１４において、コンデンサ８は抵抗素子７を通して常に電源電圧ＶＤＤに充電されており、ターンオフ動作時においては、発生するスパイク電圧ＶＤＳＰ及びピーク電圧ＶＰから電源電圧ＶＤＤを超えた電圧部分（ＶＤＳＰ−ＶＤＤ，ＶＰ−ＶＤＤ）による電流のみが、ダイオード６を通してコンデンサ８に吸収される。従って、上記超過した部分だけが、その超過する時間だけ、コンデンサ８に新たに充電されるにすぎない。
　【００７８】
　以上の点を、図１５に基づいて説明する。アノード・カソード電極間電圧ＶＡＫが電源電圧ＶＤＤに達するまでは、コンデンサ８は機能せず、この期間（ｔ２−ｔ１）の上昇率ｄＶＡＫ／ｄｔはＧＴＯ３の能力により決定される（このとき、全主電流ＩＡはゲートドライバ４側へ転流している）。そして、アノード・カソード電極間電圧ＶＡＫが電源電圧ＶＤＤに達して陽極電流ＩＡが減少し始めると（時刻ｔ２）、それと同時に、ノード１１に流れ込む主電流はダイオード６を通してコンデンサ８側へと、即ちバイパス経路ＢＬへと流れ始める。この時、流れ込むバイパス電流ｉの上昇率ｄｉ／ｄｔと、ＧＴＯ３とダイオード６とコンデンサ８とから成る閉回路ないし第１ループＲ２に浮遊するインダクタンス（Ｌｆ１）とによって起電圧が発生する。これが、図１５に示すスパイク電圧ＶＤＳＰである（時刻ｔ３）。これ以後、時刻ｔ５までは、アノード・カソード電極間電圧ＶＡＫのピーク電圧ＶＰと電源電圧ＶＤＤとの差はコンデンサ８に吸収される。その際、コンデンサ８に吸収される過充電分が、ＧＴＯ３の電圧阻止能力以下となるように、コンデンサ８の容量値は適切に決定されている。つまり、時刻ｔ４から時刻ｔ５までに上昇するアノード・カソード電極間電圧ＶＡＫのピーク値ＶＰがＧＴＯ３の電圧阻止能力以下となるように、コンデンサ８の容量値によって決定される。
　【００７９】
　尚、コンデンサ８によって吸収されたピーク電圧の過充電分は、抵抗素子７を通して、次回ターンオフまでに電源９側に放電される。一方、ＧＴＯ３のターンオン時においてもコンデンサ８に充電された電圧ないし電荷は、それが放電しようとしてもダイオード６に阻止されるので、放電することはない。よって、コンデンサ８は、常に電源電圧ＶＤＤと等しい電圧に充電されていることになる。
　【００８０】
　尚、時刻ｔ４から時刻ｔ５までのピーク電圧ＶＰは、第２ループＲ３内の浮遊インダクタンス（ＬＡ２）とコンデンサ８の容量値とに起因して生ずる起電力に基づく。
　【００８１】
　以上の様に、この半導体スイッチング装置１０Ａのピーク電圧抑制回路ないし保護回路のコンデンサ８に蓄積されるエネルギーについては、従来技術におけるスナバコンデンサのようにスナバ抵抗によって０値に至るまで全てが放電されてしまうのではなくて、その内の過充電分のみが放電されるに過ぎなく、従来問題となっていたスナバ回路の放電損失を格段に低減することができる。しかも、この半導体スイッチング装置１０Ａでは、従来技術のスナバ回路で用いられていた部材をそのまま用い、かつスナバ抵抗として用いられていた抵抗素子の配線を配線経路Ｒ４として電源９のノード１４に直接接続するだけで、上記保護回路を簡単に構成できるため、即ち、従来のスナバ回路をそのまま利用して放電損失を十分低減させることが可能となるため、非常に実現性の高い装置を実現できる利点がある。勿論、同装置１０Ａでも、図１の装置１０と同様に、ターンオフ時のＧＴＯ３の素子破壊を完全に阻止することができる。
【図面の簡単な説明】
　【図１】　本発明の実施の形態１に係る半導体スイッチング装置の回路図である。
　【図２】　ゲートドライバ回路の具体的な構成を示す図である。
　【図３】　ゲート側に流れる電流の波形を示す図である。
　【図４】　本発明のＧＴＯ素子パッケージを示す断面図である。
　【図５】　本発明のＧＴＯ素子パッケージの外観を示す平面図である。
　【図６】　本発明のゲートドライバの外観を示す平面図である。
　【図７】　本発明のＧＴＯ素子パッケージとのゲートドライバとの接続方法を示す断面図である。
　【図８】　多方向からゲート逆電流を取り出す場合のゲートドライバーを示す平面図である。
　【図９】　本発明の実施の形態１に係る半導体スイッチング装置の動作を示す図である。
　【図１０】　ＧＴＯの等価モデルを示す図である。
　【図１１】　アノード・カソード電極間電圧の上昇率とターンオフゲインとの関係を示す図である。
　【図１２】　従来技術におけるターンオフ時の主電流の流れを示す図である。
　【図１３】　本発明におけるターンオフ時の主電流の流れを示す図である。
　【図１４】　本発明の実施の形態２に係る半導体スイッチング装置の回路図である。
　【図１５】　実施の形態２における実測波形を示す図である。
　【図１６】　従来装置の回路を示す図である。
　【図１７】　従来回路による実測波形を示す図である。
　【図１８】　従来のＧＴＯ素子パッケージの断面図である。
　【図１９】　従来のＧＴＯ素子パッケージの外観を示す平面図である。
　【図２０】　従来の問題点を指摘するための図である。
　【図２１】　従来の問題点を指摘するための図である。
　【符号の説明】
　３　ＧＴＯ、３Ａ　アノード電極、３Ｋ　カソード電極、３Ｇ　ゲート電極、４　ゲートドライバ、５　ピーク電圧抑制回路、Ｒ１　経路、ＩＡ　主電流、ＩＧ　ターンオン制御電流、ＩＧＱ　ゲート逆電流。
【図面】