【事件の表示】
　特許第３１１１９１８号「半導体集積回路」の請求項１ないし４に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３１１１９１８号の請求項１ないし４に係る特許を維持する。
【理　由】
１．手続の経緯
　特許第３１１１９１８号の請求項１ないし４に係る発明の手続きの経緯は、以下のとおりである。
　出願　　　　　　　　　　平成９年２月５日
　設定登録　　　　　　　　平成１２年９月２２日
　特許異議の申立て　　　　平成１３年５月２８日
　　（佐藤光男）
　取消理由通知　　　　　　平成１３年８月２８日
　意見書、訂正請求書　　　平成１３年１１月６日
　
２．訂正の適否についての判断
（１）訂正の内容
　特許権者が求めている、平成１３年１１月６日付け訂正請求書に添付された訂正明細書における訂正の内容は以下のとおりである。
訂正事項ａ．特許請求の範囲の請求項１を次のとおり訂正する。
「【請求項１】多結晶シリコン薄膜トランジスタを絶縁基板上に集積して作製される半導体集積回路であって、ゲート電極が互いに共通に接続されるとともに順次カスコード接続されかつドレイン領域のみに低濃度不純物領域を有するｍ個（ｍは２以上の整数）のｎ型トランジスタと、ゲート電極が互いに共通に接続されるとともに順次カスコード接続されかつドレイン領域のみに低濃度不純物領域を有するｎ個（ｎは２以上の整数）のｐ型トランジスタとのうち少なくともどちらか一方を含むことを特徴とする半導体集積回路。」
訂正事項ｂ．特許請求の範囲の請求項２を次のとおり訂正する。
「【請求項２】多結晶シリコン薄膜トランジスタを絶縁基板上に集積して作製される半導体集積回路であって、ゲート電極が互いに共通に接続されるとともに順次カスコード接続されかつドレイン領域のみに低濃度不純物領域を有するｍ個（ｍは２以上の整数）のｎ型トランジスタと、ゲート電極が互いに共通に接続されるとともに順次カスコード接続されかつドレイン領域のみに低濃度不純物領域を有するｎ個（ｎは２以上の整数）のｐ型トランジスタとからなるＣＭＯＳ回路を含むことを特徴とする半導体集積回路。」
訂正事項ｃ．特許請求の範囲の請求項３を次のとおり訂正する。
「【請求項３】多結晶シリコン薄膜トランジスタを絶縁基板上に集積して作製される半導体集積回路であって、ゲート電極が互いに共通に接続されるとともに順次カスコード接続されかつドレイン領域のみに低濃度不純物領域を有するｍ個（ｍは２以上の整数）のｎ型トランジスタと、１個のｐ型トランジスタとからなるＣＭＯＳ回路を含むことを特徴とする半導体集積回路。」
訂正事項ｄ．特許請求の範囲の請求項４を次のとおり訂正する。
「【請求項４】多結晶シリコン薄膜トランジスタを絶縁基板上に集積して作製される半導体集積回路であって、１個のｎ型トランジスタと、ゲート電極が互いに共通に接続されるとともに順次カスコード接続されかつドレイン領域のみに低濃度不純物領域を有するｎ個（ｎは２以上の整数）のｐ型トランジスタとからなるＣＭＯＳ回路を含むことを特徴とする半導体集積回路。」
（２）訂正の目的の適否、新規事項の有無及び拡張・変更の存否
　上記訂正事項ａないしｄについて、訂正後の請求項１ないし４にそれぞれ共通である「ゲート電極が互いに共通に接続されるとともに順次カスコード接続されかつドレイン領域のみに低濃度不純物領域を有する」ことは、本件特許明細書の、例えば【００５３】段落に「【００５３】一方、本発明の半導体集積回路は液晶ディスプレイやプラズマディスプレイ等の周辺駆動回路の高耐圧化のために適用されるものであり、ＬＤＤ領域はＴＦＴのドレイン電極側にだけ設けられた構造となっている。すなわち、本発明の半導体集積回路ではＴＦＴのドレイン電極側にだけＬＤＤ領域を形成することで、駆動回路の動作スピードをそれほど低下させずに回路の高耐圧化を図ることができる。」と記載されていることに根拠を持つ。そして、訂正前の「カスコード接続されかつドレイン領域に低濃度不純物領域を有する」を「カスコード接続されかつドレイン領域のみに低濃度不純物領域を有する」と訂正しているので、減縮となっている。
　したがって、上記訂正事項ａないしｄは、特許請求の範囲の減縮を目的とした明細書の訂正に該当するものである。
　そして、上記訂正は、願書に添付した明細書又は図面に記載した事項の範囲内であり、新規事項の追加に該当せず、実質的に特許請求の範囲を拡張し、変更するものではない。
（３）むすび
　以上のとおりであるから、上記訂正は、平成１１年改正前の特許法第１２０条の４第２項及び同条第３項において準用する特許法第１２６条第２項及び第３項の規定に適合するので、当該訂正を認める。
　
３．特許異議の申立てについて
（１）申立の理由及び取消理由通知の概要
ア．申立の理由の概要
　特許異議申立人は、証拠として本件出願前国内において頒布された甲第１号証（特開平５−２４１２０１号公報）、甲第２号証（特開昭５８−１８００６３号公報）、甲第３号証（特開平５−１３６４１７号公報）を提出し、本件請求項１ないし４に係る発明は、甲第１号証、甲第２号証及び甲第３号証に記載された発明に基づいて当業者が容易に発明を行うことができたものであるから、本件特許は特許法第２９条第２項の規定により特許を受けることができないものであり、特許法第１１３条第１項第２号により取り消すべきものである旨主張している。
イ．取消理由通知の概要
　当審で通知した取消理由の概要は、以下の通りである。
「１．本件の請求項１に係る発明は、その出願前日本国内において頒布された下記の刊行物４に記載された発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができないので、取り消されるべきである。
２．本件の請求項１ないし４に係る発明は、その出願前日本国内において頒布された下記の刊行物１〜５に記載された発明に基づいて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができないので、取り消されるべきである。
　　　　　　　　　　　　　　　　記
刊行物１．特開平５−２４１２０１号公報（申立人の提出した甲第１号証）
刊行物２．特開昭５８−１８００６３号公報（申立人の提出した甲第２号証）
刊行物３．特開平５−１３６４１７号公報（申立人の提出した甲第３号証）
刊行物４．特開平８−６４８３８号公報（平成１１年５月７日付け拒絶理由通知の引用文献１）
刊行物５．特開平４−２０６９７０号公報（平成１１年５月７日付け拒絶理由通知の引用文献２）」
（２）本件請求項１ないし４に係る発明
　上記２．で示したように上記訂正が認められるから、本件請求項１ないし４に係る発明は、上記訂正請求に係る訂正明細書の特許請求の範囲の請求項１ないし４に記載された次のとおりのものである。
「【請求項１】多結晶シリコン薄膜トランジスタを絶縁基板上に集積して作製される半導体集積回路であって、ゲート電極が互いに共通に接続されるとともに順次カスコード接続されかつドレイン領域のみに低濃度不純物領域を有するｍ個（ｍは２以上の整数）のｎ型トランジスタと、ゲート電極が互いに共通に接続されるとともに順次カスコード接続されかつドレイン領域のみに低濃度不純物領域を有するｎ個（ｎは２以上の整数）のｐ型トランジスタとのうち少なくともどちらか一方を含むことを特徴とする半導体集積回路。」
「【請求項２】多結晶シリコン薄膜トランジスタを絶縁基板上に集積して作製される半導体集積回路であって、ゲート電極が互いに共通に接続されるとともに順次カスコード接続されかつドレイン領域のみに低濃度不純物領域を有するｍ個（ｍは２以上の整数）のｎ型トランジスタと、ゲート電極が互いに共通に接続されるとともに順次カスコード接続されかつドレイン領域のみに低濃度不純物領域を有するｎ個（ｎは２以上の整数）のｐ型トランジスタとからなるＣＭＯＳ回路を含むことを特徴とする半導体集積回路。」
「【請求項３】多結晶シリコン薄膜トランジスタを絶縁基板上に集積して作製される半導体集積回路であって、ゲート電極が互いに共通に接続されるとともに順次カスコード接続されかつドレイン領域のみに低濃度不純物領域を有するｍ個（ｍは２以上の整数）のｎ型トランジスタと、１個のｐ型トランジスタとからなるＣＭＯＳ回路を含むことを特徴とする半導体集積回路。」
「【請求項４】多結晶シリコン薄膜トランジスタを絶縁基板上に集積して作製される半導体集積回路であって、１個のｎ型トランジスタと、ゲート電極が互いに共通に接続されるとともに順次カスコード接続されかつドレイン領域のみに低濃度不純物領域を有するｎ個（ｎは２以上の整数）のｐ型トランジスタとからなるＣＭＯＳ回路を含むことを特徴とする半導体集積回路。」
（３）引用刊行物に記載された発明
　当審で通知した取消理由で引用した刊行物１（特開平５−２４１２０１号公報（申立人の提出した甲第１号証））には、「垂直駆動回路」（発明の名称）に関して、「【００１４】インバータを構成するトランジスタ及びスイッチングトランジスタの少なくとも一部はＬＤＤ構造を有する。これらのトランジスタは電源ラインと接地ラインとの間で直列に接続されているので、少なくとも一部のトランジスタをＬＤＤ構造にすればリーク電流を有効に抑える事ができる。勿論、全てのトランジスタをＬＤＤ構造としても良い。図示では、Ｎチャネル型スイッチングトランジスタ８を取り出してそのＬＤＤ構造を模式的に表わしている。このスイッチングトランジスタ８は絶縁基板１０の上に集積的に形成されている。この絶縁基板１０はアクティブマトリクス型液晶表示装置の駆動用基板として用いられるものである。このトランジスタ８は積層構造を有しており所定の形状にパタニングされた多結晶シリコン薄膜１１を用いて形成されている。多結晶シリコン薄膜１１の上には二酸化シリコン等からなるゲート絶縁膜１２を介してゲート電極Ｇが形成されている。このゲート電極Ｇを含めてトランジスタ８はＰＳＧ等からなる層間絶縁膜１３により被覆されている。層間絶縁膜１３にはコンタクトホールが形成されており金属膜等からなる配線１４との接続がとられる。
【００１５】多結晶シリコン薄膜１１にはソース領域Ｓ及びドレイン領域Ｄと両領域の間に介在するチャネル領域Ｃとが形成されている。Ｎチャネル型薄膜トランジスタの場合、燐等の不純物を高濃度にイオン注入してソース領域Ｓ及びドレイン領域Ｄを形成する。加えて、本発明によれば高濃度不純物領域Ｓとチャネル領域Ｃとの間に低濃度不純物領域ＬＳが設けられており、高濃度不純物領域Ｄとチャネル領域Ｃとの間にも低濃度不純物領域ＬＤが設けられている。これらの領域ＬＳ，ＬＤは同様に燐等の不純物を比較的低濃度でイオン注入する事により得られる。
【００１６】かかる低濃度不純物領域ＬＳ，ＬＤを設けると多結晶シリコン薄膜１１中におけるＰＮ接合のエネルギー障壁の幅が広くなる。この為ＰＮ接合部に加えられる電界強度が弱められリーク電流が抑制できる。等価的に見ると、低濃度不純物領域は所定の電気抵抗（以下ＬＤＤ抵抗という）を有している事となり、ソース／ドレイン間のリーク電流を減少できる。加えて、ソース／ドレイン間の電圧はＬＤＤ抵抗により見掛け上分圧されるので実効的な耐圧を上げる事ができる。この為、従来垂直駆動回路の誤動作を引き起していた原因を除去できるので、動作マージンを確保できるとともに信頼性が向上する。」（明細書【００１４】〜【００１６】段落）こと、「【００２０】ところで、ソース側とドレイン側の両方に低濃度不純物領域を設けるとＬＤＤ抵抗が二重に挿入されるのでトランジスタ駆動電流あるいはオン電流が減少する。通常、垂直駆動回路は動作速度が遅い為ＬＤＤ抵抗によるオン電流の減少は然程影響を与えない。しかしながら、トランジスタの経時劣化によるオン電流の低下並びに動作不能を未然に防止する為に非対称ＬＤＤ構造としても良い。この例を図３に示す。ここではＮチャネル型スイッチングトランジスタ８のドレイン側にのみ低濃度不純物領域ＬＤを設けている。このスイッチングトランジスタ８をＤ型フリップフロップ２として結線した場合、電源ライン側に低濃度不純物領域ＬＤが配置される事となる。フリップフロップ内では動作特性上スイッチングトランジスタ８の電源ライン側において電界集中が発生するのでリーク電流抑制対策上有利である。なお、上述した非対称構造を明示する為、等価回路的にＬＤＤ抵抗Ｒを示している。
【００２１】最後に、図４を参照して非対称ＬＤＤ構造を有するスイッチングトランジスタを組み込んだフリップフロップ２を示す。この例ではＮチャネル型スイッチングトランジスタ８とインバータを構成するＮチャネル型トランジスタ５に非対称ＬＤＤ構造を採用している。しかしながら、本発明はこれに限られるものではなくＰチャネル型スイッチングトランジスタ７及びＰチャネル型のインバータ用トランジスタ６に非対称ＬＤＤ構造を採用しても良い。あるいは、全てのトランジスタに採用しても良い。」（明細書【００２０】〜【００２１】段落）ことが、図１、図３、図４と共に記載されている。
　同刊行物２（特開昭５８−１８００６３号公報（申立人の提出した甲第２号証））には、「薄膜トランジスタ」（発明の名称）に関して、「これを実現するために本発明では、半導体薄膜を用いソース電極とドレイン電極とゲート電極を備えた薄膜トランジスタにおいて、Ｎ個（Ｎ≧２）の前記薄膜トランジスタを直列に接続し、その両端の電極をソース電極及びドレイン電極とすると共に、前記Ｎ個の薄膜トランジスタのゲート電極をすべて共通にし、さらに前記ソース電極側あるいは前記ドレイン電極側から数えてｉ番目（ｉ＝１，２・・・，Ｎ）の薄膜トランジスタと（Ｎ−ｉ＋１）番目の薄膜トランジスタの形状を等しくしたことを特徴とする薄膜トランジスタを提供する。以下、図を参照して本発明を詳しく説明する。
　第５図は、本発明の一般的な回路図を示すものである。Ｓはソースを、Ｄはドレインを、Ｇはゲートを示している。また、Ｎは２以上の整数であり、直列に接続する薄膜トランジスタの個数を表わしている。図中の番号は、ソース側から順に付した薄膜トランジスタの番号である。また、Ｎ個の薄膜トランジスタのゲートはすべて共通にして、１つのゲートとする。さらに、ｉ番目（ｉ＝１，２・・・，Ｎ）の薄膜トランジスタと（Ｎ−ｉ＋１）番目の薄膜トランジスタの形状（チャネル長Ｌとチャネル幅Ｗ）は等しい。すなわち、１番目のトランジスタの形状とＮ番目のトランジスタの形状は等しく、２番目のトランジスタの形状と（Ｎ−１）番目のトランジスタの形状は等しい。以下、同様である。もっと一般的に表現すれば
　Ｌｉ＝ＬＮ−ｉ＋１　
  Ｗｉ＝ＷＮ−ｉ＋１　
となる。Ｌｊ，Ｗｊはそれぞれｊ番目のトランジスタのチャネル長とチャネル幅である。本発明の主旨は、以上のように構成された複数個の薄膜トランジスタとして取り扱うことにより、非常に優れたトランジスタ特性を実現することにある。その理由は、第６図を参照して説明する。
　第６図（ａ）は、第５図においてＮ＝２とした場合の回路図である。簡単のため、Ｎ＝２の場合を例にとって本発明を説明する。図中、Ｓ，Ｄ，Ｇの意味する内容は第５図と同じである。Ｓ，Ｄ，Ｇ，Ｘにおける電位をそれぞれＶＳ，ＶＤ，ＶＧ，ＶＸとする。また、図中の番号は、２個の薄膜トランジスタにつけられた番号であり、それぞれのトランジスタは同一のチャネル長Ｌと同一のチャネル幅Ｗを有している。また第６図（ｂ）は（ａ）のトランジスタを等価的に１つのトランジスタに置きかえたものであり、そのチャネル長は２Ｌ、チャネル幅はＷである。トランジスタ１のドレイン電圧ＶＤＳ１，ゲート電圧ＶＧＳ１，及びトランジスタ２のドレイン電圧ＶＤＳ２，ゲート電圧ＶＧＳ２は次式で与えられる。
　ＶＤＳ１＝ＶＸ−ＶＳ　
　ＶＧＳ１＝ＶＧ−ＶＳ　
　ＶＤＳ２＝ＶＤ−ＶＸ　
　ＶＧＳ２＝ＶＧ−ＶＸ　
トランジスタ１を流れる電流Ｉ１とトランジスタ２を流れる電流Ｉ２が等しくなるように点Ｘの電位ＶＸが定まる。このとき、ＶＳ＜ＶＸ＜ＶＤが成立し、したがってドレイン電圧ＶＤ−ＶＳは２つのトランジスタに分割して印加されることになる。」（第４頁左上欄第６行〜同頁右下欄第５行）ことが、第５図、第６図と共に記載されている。　
　同刊行物３（特開平５−１３６４１７号公報（申立人の提出した甲第３号証））には、「半導体装置」（発明の名称）に関して、「【００１３】図２は多結晶半導体薄膜を用いたＮチャネル薄膜トランジスタの従来の一般的な構造を示す断面図である。８はガラス、石英などの絶縁性透明基板、９は多結晶シリコンなどの多結晶半導体薄膜、１０は多結晶半導体薄膜９中にリンやヒ素などの不純物をドープして形成したソース領域、１１は同じくドレイン領域、１２はゲート膜、１３はゲート電極、１４は層間絶縁膜、１５はソース電極、１６はドレイン電極である。この構造を有する薄膜トランジスタの代表的な特性を図３に示す。このデータは本出願人が実験を行なって得られた結果である。このグラフの横軸はソースに対するゲート電圧ＶＧＳであり、縦軸はドレイン電流ＩＤである。
【００１４】ソースに対するドレイン電圧ＶＤＳは４Ｖである。このグラフよりわかるようにドレイン電流ＩＤはＶＧＳ＝０Ｖ近傍で最小値を取り、ＶＧＳの絶対値が増加するにつれてドレイン電流ＩＤは増加する。ＶＧＳが正の領域でドレイン電流が増加することは、トランジスタがＯＦＦ状態からＯＮ状態へ変化することを意味するものであり、電流の増加率はできる限り大きいことが望ましい。一方、ＶＧＳが負の領域でドレイン電流が増加することは、ＯＦＦ電流がゲート電圧依存性を有することを意味するものであり、トランジスタの特性としては望ましくない。この現象は次のように説明される。
【００１５】図２においてゲート電極１３を負にバイアスすると多結晶半導体薄膜９の表面にはＰ型層が形成される。通常の集積回路などに用いられる金属酸化膜半導体構造電界効果トランジスタ（ＭＯＳ　ＦＥＴ）の場合には、この表面のＰ型層とソース領域及びドレイン領域のＮ型領域との間にほぼ完璧なＰＮ接合が形成され、きわめて高抵抗の絶縁分離が実現されるため、ＯＦＦ電流はほとんど流れない。しかし、多結晶半導体薄膜を用いた薄膜トランジスタの場合には、多結晶半導体薄膜中の結晶粒界に高密度のトラップ準位が存在するため、このトラップを介してキャリアが移動し、ＯＦＦ電流が流れる。すなわち、多結晶半導体を用いた薄膜トランジスタでは通常のＭＯＳ　ＦＥＴよりも本質的にＯＦＦ電流が多くなる。ゲート電圧ＶＧＳを負に増加させると、多結晶半導体薄膜の表面に形成されるＰ型層のキャリア濃度は増加し、Ｎ型領域との間に形成されるＰＮ接合のエネルギー障壁の幅が狭くなる。このため、電界の集中が起こりやすくなり、したがってＯＦＦ電流が増加する。このような効果が現われるため、ドレイン電流ＩＤはＶＧＳ＝０Ｖ近傍で最小値を取り、ＶＧＳを負の値に増加させるとドレイン電流が増加するようになる。」（明細書【００１３】〜【００１５】段落）こと、「【００１７】図４は本発明の実施例を示すものであり、ソース及びドレイン領域にオフセットゲート領域を設けた薄膜トランジスタを示している。１７は絶縁性透明基板、１８は多結晶半導体薄膜、１９は多結晶半導体薄膜１８中に形成したソース領域、２０は同じくドレイン領域、２１はゲート膜、２２はゲート電極、２３は層間絶縁膜、２４はソース電極、２５はドレイン電極、２６は多結晶半導体薄膜１８中に形成され、ソース領域１９及びドレイン領域２０と同じ導電型の低濃度領域からなるオフセットゲート領域である。このようにオフセットゲート領域を設けると、ゲート電圧を負にバイアスして多結晶半導体薄膜の表面にＰ型層が形成されても、Ｎ型領域であるオフセットゲート領域の不純物濃度が低いため、ＰＮ接合のエネルギー障壁の幅は広くなる。このため、ＰＮ接合部に加えられる電界強度が弱められ、ＯＦＦ電流はほとんど増加しない。
【００１８】図５は図４に示した構造の薄膜トランジスタの代表的な特性を示すものであり、本出願人が実験を行なって得られた結果である。このグラフの横軸はソースに対するゲート電圧ＶＧＳであり、縦軸はドレイン電流ＩＤである。ソースに対するドレイン電圧ＶＤＳは４Ｖである。図３に示した従来の薄膜トランジスタの特性と比較すると、ＶＧＳが正の領域ではほとんど特性に変化はないが、ＶＧＳが負の領域でＯＦＦ電流が大幅に減少していることがわかる。これは前述の通り、本発明ではＰＮ接合部の電界集中を緩和する構造を有しているためである。高抵抗のオフセットゲート領域を設けたにもかかわらず従来と同様のＯＮ電流が得られているのは、薄膜トランジスタでは通常のＭＯＳＦＥＴに比べてチャネル抵抗がかなり大きいためである。すなわちチャネル抵抗よりもオフセットゲート領域の抵抗が充分小さければ（約１００ＫΩ以下）、ＯＮ電流はほとんど低下しない。オフセットゲート領域の抵抗をさらに高くすると、ＯＦＦ電流をさらに減少させることが可能となるが、一方、ＯＮ電流も低下するようになるため、薄膜トランジスタの使用目的に応じて適当な抵抗値を有するオフセットゲート領域を設けなくてはならない。この抵抗値の制御はイオン打込み法を用いれば容易に実現できる。」（明細書【００１７】〜【００１８】段落）こと、「【００２０】なお、本発明の説明に際して、オフセットゲート領域は、ソース領域側及びドレイン領域側の双方に設けた場合について述べたが、場合によっては片側だけに設けてもよい。すなわち、ＯＦＦ電流を低減させるためには、ソース領域とドレイン領域との間に形成されるＰＮ接合の少なくとも１ケ所のリークを低減させればよい。このようにすれば、ソース領域とドレイン領域の間を流れるＯＦＦ電流は減少せしめることができる。しかし、より確実にＯＦＦ電流を減少させるには、ソース領域側とドレイン領域側の双方にオフセットゲート領域を設けた方がよい。」（明細書【００２０】段落）ことが、図２〜図５と共に記載されている。
　同刊行物４（特開平８−６４８３８号公報（平成１１年５月７日付け拒絶理由通知の引用文献１））には、「薄膜トランジスタ」（発明の名称）に関して、「【請求項１】基板上に形成された薄膜半導体領域及びこの薄膜半導体領域に電圧を印加する複数の電極を備えた薄膜トランジスタにおいて、
前記薄膜半導体領域は、少なくとも２つの高濃度不純物領域と、この高濃度不純物領域の間に存在する複数のチャネル領域と、前記高濃度不純物領域と前記チャネル領域との間に低濃度不純物領域とを有し、各チャネル領域に対応する位置に絶縁層を介してそれぞれゲート電極を有することを特徴とする薄膜トランジスタ。
【請求項２】請求項１において、各チャネル領域間に低濃度不純物領域を有することを特徴とする薄膜トランジスタ。
【請求項３】請求項１において、各チャネル領域間に一対の低濃度不純物領域と該低濃度不純物領域間に配された高濃度不純物領域を有することを特徴とする薄膜トランジスタ。」（特許請求の範囲【請求項１】〜【請求項３】）であり、「薄膜トランジスタは、ガラス等の透明絶縁基板上に形成された半導体薄膜の所定の領域に不純物を注入してトランジスタを形成する。特に、液晶表示装置用の半導体薄膜の素材としては、セレン化カドミウム、多結晶シリコン、アモルファスシリコン等が用いられている。　液晶表示装置に使用される薄膜トランジスタに要求される性能は、液晶を駆動するに十分なオン電流が得られること、及びオフ状態における保持特性を良くするためにオフ電流が極力少ないことである。ところが十分なオン電流を得るために、チャネル長を短くチャネル幅を大きくすると、ＰＮ接合部分の電界強度が大きくなるため、オフ電流が増加するという二律背反の現象が発生する。　そこで従来より、半導体薄膜に直列接続した複数の薄膜トランジスタを形成してチャネル長を分割し、各チャネルごとにゲート電極を設けたマルチゲート構造の薄膜トランジスタが用いられてきた。図５は従来のマルチゲート構造の薄膜トランジスタの等価回路図である。図５において、トランジスタ１１，１２，１３は直列接続され、一方の端のトランジスタ１１のソース領域がソース端子Ｓに接続され、他の一方のトランジスタ１３のドレイン領域がドレイン端子Ｄに接続されている。また、各トランジスタのゲート電極はすべて共通のゲート端子Ｇに接続されている。すなわち、この直列接続された複数のトランジスタにより単一の薄膜トランジスタとして機能すると同時に、全体のチャネル長は短く分割された構造となっている。」（第１欄第４１行〜第２欄第１６行）こと、「【０００６】
【実施例】以下、図１〜図４を参照してこの発明の実施例を説明する。図１はこの発明の薄膜トランジスタの第１の実施例の構造を示す断面図である。ガラス基板１の表面の全面にわたって、下地透明絶縁膜２が形成されている。この下地透明絶縁膜２の表面に形成された薄膜半導体領域１０は、異なる複数の領域で構成されている。すなわち、不純物の注入のない複数のチャネル領域３、高い不純物濃度のイオンが注入された高濃度不純物領域４、低い不純物濃度のイオンが注入された低濃度不純物領域５で構成されている。さらに、薄膜半導体領域はゲート絶縁膜６で覆われ、このゲート絶縁膜６の表面の各チャネル領域３に対応する位置にそれぞれゲート電極７が形成されている。そしてゲート絶縁膜６及びゲート電極７は層間絶縁膜８で覆われている。薄膜半導体領域１０の両端の高濃度不純物領域４の上部のゲート絶縁膜７及び層間絶縁膜８にはエッチングにより孔が開けられていて、２つの高濃度不純物領域４の一方はドレイン電極９ａに他方はソース電極９ｂに接続されている。ドレイン電極９ａに接続された高濃度不純物領域４はドレイン領域であり、またソース電極９ｂに接続された高濃度不純物領域４はソース領域である。すなわち、図１の薄膜トランジスタの構造は、マルチゲート構造でかつ低濃度イオン注入ドレイン（ＬＤＤ）構造となっている。もっとも図１の構造ではレジストパターンの工程が容易であることから、ソース領域もＬＤＤ構造を採っている。なお、図１の如き薄膜トランジスタにおいて、ゲート電極７が２個の場合をデュアルゲート、３個の場合をトリプルゲートという。
【０００７】図３は、従来例及び第１実施例におけるｎ−ＭＯＳ型のデュアルゲート薄膜トランジスタのゲート電圧に対するドレイン電流の特性を示す図である。図３（ａ）は従来例のゲート電極を２つもつＬＤＤ構造でないデュアルゲート薄膜トランジスタのドレイン電流特性を示し、図３（ｂ）は第１実施例のゲート電極を２つもつと同時にＬＤＤ構造のデュアルゲート薄膜トランジスタのドレイン電流を示している。図３において、特性曲線Ａはドレイン電極に印加される電圧（ドレイン・ソース間電圧）Ｖｄが５ｖ、特性曲線Ｂはドレイン電極に印加される電圧Ｖｄが１０ｖの場合である。
【０００８】図４は、従来例及び第１実施例におけるトリプルゲート薄膜トランジスタのゲート電圧に対するドレイン電流の特性を示す図である。図４（ａ）は従来例のゲート電極を３つもつＬＤＤ構造でないトリプルゲート薄膜トランジスタのドレイン電流特性を示し、図４（ｂ）は第１実施例のゲート電極を３つもつと同時にＬＤＤ構造のトリプルゲート薄膜トランジスタのドレイン電流を示している。図４においても、特性曲線Ａはドレイン電極に印加される電圧Ｖｄが５ｖ、特性曲線Ｂはドレイン電極に印加される電圧Ｖｄが１０ｖの場合である。【０００９】図３（ａ），（ｂ）及び図４（ａ），（ｂ）から明らかなように、デュアルゲート薄膜トランジスタもトリプルゲート薄膜トランジスタも、ＬＤＤ構造のものはゲート電圧が負の範囲における電流すなわち無電界時及び逆バイアス時にドレインに流れるオフ電流が、ＬＤＤ構造でないものよりも一層減少しているのが判る。さらに、デュアルゲートのものよりもトリプルゲートのものの方がオフ電流の減少が顕著である。従って、マルチゲート構造の薄膜トランジスタにおいても、オフ電流の減少を図るために、単にゲート数を増加させるだけでなく、ＬＤＤ構造と組み合わせることにより、トランジスタの面積増大を伴うことなくオフ電流を減少させることができる。」（明細書【０００６】〜【０００９】段落）こと、「【００１１】【発明の効果】この発明によれば、基板上に形成された薄膜半導体領域及びこの薄膜半導体領域に電圧を印加する複数の電極を備えた薄膜トランジスタにおいて、前記薄膜半導体領域は、少なくとも２つの高濃度不純物領域と、この高濃度不純物領域の間に存在する複数のチャネル領域と、前記高濃度不純物領域と前記チャネル領域との間に低濃度不純物領域とを有し、各チャネル領域に対応する位置に絶縁層を介してゲート電極を有することにより、ＰＮ接合部分の電界強度を小さくできるので、マルチゲート構造のみの薄膜トランジスタの場合と比較して、トランジスタの面積増大を伴うことなくオフ電流を減少させることが可能となる。」（明細書【００１１】段落）ことが、図１〜図４と共に記載されている。
　同刊行物５（特開平４−２０６９７０号公報（平成１１年５月７日付け拒絶理由通知の引用文献２））には、「薄膜半導体装置」（発明の名称）に関して、「１．一対のｎ型及びｐ型の薄膜トランジスタ素子によって構成されるＣＭＯＳインバータを備えた薄膜半導体装置であって、
　少なくとも一方の型の薄膜トランジスタ素子のゲート電極が、チャネル長方向に間隔をもって配された複数のゲート電極部分を有する薄膜半導体装置。
２．前記複数のゲート電極部分を有する前記薄膜トランジスタ素子のチャネル領域は、チャネル長方向に間隔をもって配された複数のチャネル領域部分を有し、
　該チャネル領域部分の各々は、該薄膜トランジスタ素子のゲート絶縁膜を介して該ゲート電極部分の各々に対向し、　該チャネル領域部分に挟まれた領域は、該薄膜トランジスタ素子のソース領域及びドレイン領域と同じ導電型である請求項１に記載の薄膜半導体装置。」（第１頁、特許請求の範囲、請求項１、２）であり、「液晶表示装置の駆動回路の最小構成単位はインバータである。ＣＭＯＳ構造を有するインバータ（ＣＭＯＳインバータ）は、一対のｎ型ＴＦＴ及びｐ型ＴＦＴにより構成される。上記ＴＦＴとしては、半導体層が多結晶シリコンで構成されるＴＦＴ（多結晶シリコンＴＦＴ）が通常用いられる。」（第１頁右下欄第１７行〜第２頁左上欄第３行）こと、「アクティブマトリクス型液晶表示装置の駆動回路は、通常のＬＳＩの動作電圧よりも高い電圧を必要とする。」（第２頁左下欄第３〜５行）こと、「液晶パネル内の全ＴＦＴの閾値電圧のばらつき等を考慮すると、アクティブマトリクス液晶表示装置の駆動回路は、Ｈレベル電位とＬレベル電位との間の電位差ＶＨＬを２０Ｖ程度にして動作させる必要がある。
　一般に、ＴＦＴのソース−ドレイン間の電圧を高くしてゆくと、ＴＦＴをオフにするような電圧を、そのゲート電極に印加していても、ＴＦＴのソース−ドレイン間に電流（リーク電流）が流れるようになる。」（第２頁左下欄第２０行〜同頁右下欄第９行）こと、「（作用）ＴＦＴでは、ゲート電極にオフ電圧を印加したときのソース−ドレイン間抵抗を主に構成するのは、ＴＦＴのドレイン領域とチャネル領域との間の接合部の抵抗である。しかし、ソース−ドレイン間にあるレベル以上の電圧が加わると、その接合部を大きなリーク電流が流れるようになるため、接合部の抵抗は低くなる。
　本発明の薄膜半導体装置の薄膜トランジスタ素子は、ゲート電極及びチャネル領域が、そのチャネル長方向に沿って、間隔をもって配された部分を有しているため、ソース−ドレイン間に印加された電圧が、ソース−ドレイン間に形成された複数の接合によって分担されることになる。例えば、ゲート電極及びチャネル領域を、２つの部分に分割することにより、ソース−ドレイン間の電圧は、２つの接合でそれぞれ約１／２づつ負担される。この場合、１つの接合に印加される電圧は半減するため、接合を流れるリーク電流は低下する。こうして、接合部の抵抗低下が防がれることになる。従って、全体として、大きなオフ抵抗を保つことができるようになる。」（第３頁左下欄第９行〜同頁右下欄第１０行）こと、「本実施例の薄膜半導体装置が有するＣＭＯＳインバータの平面構造の一例を第１図に示す。
　このＣＭＯＳインバータが、第３図に示す従来のＣＭＯＳインバータと構造上異なる主要な点は、本実施例のｎ型ＴＦＴ５のゲート電極７が２本に分割されている点である。ゲート電極７の分割された部分（ゲート電極部分７ａ及び７ｂ）は、チャネル長方向に、間隔をもって配されている。
　第１図の線Ａ−Ａ’に沿った断面の構造が、第２図に示されている。」（第３頁右下欄第１３行〜第４頁左上欄第２行）こと、「本発明のＴＦＴではＶＤＳが２つの接合により分割して負担されるため、接合リーク電流が低減され、ＴＦＴのオフ抵抗が全体として低下しないためである。」（第５頁左下欄第５〜８行）こと、「このように、ｎ型ＴＦＴ５とｐ型ＴＦＴ６のチャネル長及びチャネル幅をそれぞれ独立に適切な値に決めることにより、インバータ特性を更に改善することができる。
　また本実施例においては、ｎ型ＴＦＴ５のゲート電極７を２つのゲート電極部分７ａ及び７ｂに分割した構造としたが、更に多数のゲート電極部分に分割してもよい。この場合、ソース−ドレイン間に加えられた電圧が、より多くの接合に分割して負担されることになる。このため、ソース−ドレイン間の耐圧が更に向上し、より高い電圧でも正常な動作を行うことのできるＣＭＯＳインバータを得ることができる。
　本実施例においてはＣＭＯＳインバータを構成する一対のＴＦＴのうち、ｎ型のＴＦＴ５のゲート電極７のみを分割形状にしたが、ｐ型ＴＦＴ６の方のゲート電極８を分割形状にすることもできる。この場合、ｐ型ＴＦＴ６においてもソース、ドレイン間の耐圧特性が向上し、いっそう良好なインバータ特性を得ることができる。」（第５頁右下欄第６行〜第６頁左上欄第５行）ことが、第１図、第２図、第４図と共に記載されている。
（４）対比・判断
　本件請求項１ないし４に係る発明と上記刊行物１〜５に記載の発明とを対比すると、上記刊行物１〜５には、本件請求項１ないし３に係る発明の構成要件である「ゲート電極が互いに共通に接続されるとともに順次カスコード接続されかつドレイン領域のみに低濃度不純物領域を有するｍ個（ｍは２以上の整数）のｎ型トランジスタ」について記載も示唆もないと共に、本件請求項４に係る発明の構成要件である「ゲート電極が互いに共通に接続されるとともに順次カスコード接続されかつドレイン領域のみに低濃度不純物領域を有するｎ個（ｎは２以上の整数）のｐ型トランジスタ」について記載も示唆もない。
　すなわち、上記刊行物１には、「トランジスタの経時劣化によるオン電流の低下並びに動作不能を未然に防止する為に非対称ＬＤＤ構造としても良い。この例を図３に示す。ここではＮチャネル型スイッチングトランジスタ８のドレイン側にのみ低濃度不純物領域ＬＤを設けている。」という記載があり、上記刊行物２には、「ドレイン電圧ＶＤ−ＶＳは２つのトランジスタに分割して印加されることになる。」という記載があり、上記刊行物３には、「オフセットゲート領域は、ソース領域側及びドレイン領域側の双方に設けた場合について述べたが、場合によっては片側だけに設けてもよい。」という記載があり、上記刊行物４には、「図１の薄膜トランジスタの構造は、マルチゲート構造でかつ低濃度イオン注入ドレイン（ＬＤＤ）構造となっている。もっとも図１の構造ではレジストパターンの工程が容易であることから、ソース領域もＬＤＤ構造を採っている。なお、図１の如き薄膜トランジスタにおいて、ゲート電極７が２個の場合をデュアルゲート、３個の場合をトリプルゲートという。」という記載があり、また、上記刊行物５には、「本発明の薄膜半導体装置の薄膜トランジスタ素子は、ゲート電極及びチャネル領域が、そのチャネル長方向に沿って、間隔をもって配された部分を有しているため、ソース−ドレイン間に印加された電圧が、ソース−ドレイン間に形成された複数の接合によって分担されることになる。」という記載があって、トランジスタのドレイン側にのみ低濃度不純物領域を設けること（上記刊行物１、３の記載を参照）と、ドレイン電圧を複数のトランジスタ又は複数の接合により分圧すること（上記刊行物２、４、５の記載を参照）は、個々には記載されてはいるが、上記刊行物１〜５には、「ゲート電極が互いに共通に接続されるとともに順次カスコード接続されかつドレイン領域のみに低濃度不純物領域を有する複数個のトランジスタ」については、記載も示唆もない。
　そして、本件請求項１ないし４に係る発明は、上記構成要件により、ＴＦＴのドレイン電極側にだけＬＤＤ領域を形成することで、駆動回路の動作スピードをそれほど低下させずに回路の高耐圧化を図ることができ、また、カスコード接続されたＴＦＴに印加される電圧を均等に分圧することができ、回路耐圧のばらつきを無くした高耐圧の半導体集積回路を提供することができるという明細書記載の顕著な作用効果を奏するものである。
　したがって、本件請求項１に係る発明は、上記刊行物４に記載された発明ではなく、また、本件請求項１ないし４に係る発明は、上記刊行物１〜５に記載された発明に基づいて当業者が容易に発明をすることができたものともいえない。
（５）むすび
　以上のとおりであるから、特許異議申立ての理由及び証拠によっては、本件請求項１ないし４に係る発明の特許を取り消すことができない。
　そして、他に本件請求項１ないし４に係る発明の特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１４年４月２５日（２００２．４．２５）
【訂正の要旨】
　特許第３１１１９１８号発明の明細書を、本件の平成１３年１１月６日付け訂正請求書に添付された訂正明細書のとおりに、すなわち特許請求の範囲の減縮を目的として下記（１）〜（４）のとおりに訂正する。
（１）特許請求の範囲の請求項１を次のとおり訂正する。
「【請求項１】多結晶シリコン薄膜トランジスタを絶縁基板上に集積して作製される半導体集積回路であって、ゲート電極が互いに共通に接続されるとともに順次カスコード接続されかつドレイン領域のみに低濃度不純物領域を有するｍ個（ｍは２以上の整数）のｎ型トランジスタと、ゲート電極が互いに共通に接続されるとともに順次カスコード接続されかつドレイン領域のみに低濃度不純物領域を有するｎ個（ｎは２以上の整数）のｐ型トランジスタとのうち少なくともどちらか一方を含むことを特徴とする半導体集積回路。」
（２）特許請求の範囲の請求項２を次のとおり訂正する。
「【請求項２】多結晶シリコン薄膜トランジスタを絶縁基板上に集積して作製される半導体集積回路であって、ゲート電極が互いに共通に接続されるとともに順次カスコード接続されかつドレイン領域のみに低濃度不純物領域を有するｍ個（ｍは２以上の整数）のｎ型トランジスタと、ゲート電極が互いに共通に接続されるとともに順次カスコード接続されかつドレイン領域のみに低濃度不純物領域を有するｎ個（ｎは２以上の整数）のｐ型トランジスタとからなるＣＭＯＳ回路を含むことを特徴とする半導体集積回路。」
（３）特許請求の範囲の請求項３を次のとおり訂正する。
「【請求項３】多結晶シリコン薄膜トランジスタを絶縁基板上に集積して作製される半導体集積回路であって、ゲート電極が互いに共通に接続されるとともに順次カスコード接続されかつドレイン領域のみに低濃度不純物領域を有するｍ個（ｍは２以上の整数）のｎ型トランジスタと、１個のｐ型トランジスタとからなるＣＭＯＳ回路を含むことを特徴とする半導体集積回路。」
（４）特許請求の範囲の請求項４を次のとおり訂正する。
「【請求項４】多結晶シリコン薄膜トランジスタを絶縁基板上に集積して作製される半導体集積回路であって、１個のｎ型トランジスタと、ゲート電極が互いに共通に接続されるとともに順次カスコード接続されかつドレイン領域のみに低濃度不純物領域を有するｎ個（ｎは２以上の整数）のｐ型トランジスタとからなるＣＭＯＳ回路を含むことを特徴とする半導体集積回路。」
（５４）【発明の名称】
半導体集積回路
（５４）【特許請求の範囲】
　【請求項１】　多結晶シリコン薄膜トランジスタを絶縁基板上に集積して作製される半導体集積回路であって、ゲート電極が互いに共通に接続されるとともに順次カスコード接続されかつドレイン領域
のみ
のみ
　【請求項２】　多結晶シリコン薄膜トランジスタを絶縁基板上に集積して作製される半導体集積回路であって、ゲート電極が互いに共通に接続されるとともに順次カスコード接続されかつドレイン領域
のみ
のみ
　【請求項３】　多結晶シリコン薄膜トランジスタを絶縁基板上に集積して作製される半導体集積回路であって、ゲート電極が互いに共通に接続されるとともに順次カスコード接続されかつドレイン領域
のみ
　【請求項４】　多結晶シリコン薄膜トランジスタを絶縁基板上に集積して作製される半導体集積回路であって、１個のｎ型トランジスタと、ゲート電極が互いに共通に接続されるとともに順次カスコード接続されかつドレイン領域
のみ
【発明の詳細な説明】
　【０００１】
　【発明の属する技術分野】
　本発明は半導体集積回路に関し、特に液晶ディスプレイやプラズマディスプレイ等の周辺駆動回路に用いられる多結晶シリコン薄膜トランジスタ集積回路に関するものである。
　【０００２】
　【従来の技術】
　従来、液晶ディスプレイ［以下、ＬＣＤ（Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ　Ｄｉｓｐｌａｙ）とする］装置の小型化や低コスト化を図るために、ＬＣＤ基板と同じ基板上に周辺駆動回路を集積化する技術の開発が進んでいる。
　【０００３】
　この周辺駆動回路はアクティブマトリクスアレイを形成する薄膜トランジスタ［以下、ＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）とする］のゲートを走査する垂直駆動回路と、ビデオ信号をデータバスラインに供給する水平駆動回路とに分けられる。これら周辺駆動回路は、通常、多結晶シリコン薄膜トランジスタ（以下、ｐ−ＳｉＴＦＴとする）を集積して形成される。
　【０００４】
　一方、ｐ−ＳｉＴＦＴをガラス基板上に集積して作製されるドライバＩＣチップを、ＬＣＤ基板やプラズマディスプレイパネル［以下、ＰＤＰ（ＰｌａｓｍａＤｉｓｐｌａｙ　Ｐａｎｅｌ）とする］基板に実装して用いる技術開発も進んでいる。
　【０００５】
　ＬＣＤやＰＤＰの周辺駆動回路においては、通常、ロジック電圧５Ｖ、あるいは３．３Ｖを越える高電圧を出力できることが求められる。例えば、ＬＣＤの垂直駆動回路では２０〜４０Ｖの出力電圧が求められ、ＰＤＰの垂直駆動回路では２００Ｖ程度の出力電圧が求められる。
　【０００６】
　そのため、ＬＣＤやＰＤＰの周辺駆動回路においては、高耐圧回路の開発が大きな課題の一つとなっている。回路の高耐圧化を図るためには出力電圧が直接加わるトランジスタのソース・ドレイン間の耐圧を向上させるか、あるいはトランジスタのソース・ドレイン間に印加される電圧を低減するような構成の工夫を図る必要がある。
　【０００７】
　図１１はカスコード（Ｃａｓｃａｄｅ）接続することによって回路の高耐圧化を図った従来のＣＭＯＳインバータ回路を示している。図１１に示すように、ＮＭＯＳトランジスタは第１のＮＭＯＳトランジスタ１１０１と第２のＮＭＯＳトランジスタ１１０２とをカスコード接続した構成となっている。
　【０００８】
　同様に、ＰＭＯＳトランジスタは第１のＰＭＯＳトランジスタ１１０３と第２のＰＭＯＳトランジスタ１１０４とをカスコード接続した構成となっている。カスコード接続されたＮＭＯＳトランジスタは出力信号線１０４と第２の電源線１０２との間に、コンタクトホール１１１によって接続されている。第２の電源線１０２には、通常、ＣＭＯＳインバータ回路のローレベルを与えるＶＳＳ（通常、０Ｖ）が印加される。
　【０００９】
　一方、カスコード接続されたＰＭＯＳトランジスタは出力信号線１０４と第１の電源線１０１との間に、コンタクトホール１１１によって接続されている。第１の電源線１０１には、通常、ＣＭＯＳインバータ回路のハイレベルを与えるＶＤＤが印加される。また、図１１に示すように、第１及び第２のＮＭＯＳトランジスタ１１０１，１１０２や第１及び第２のＰＭＯＳトランジスタ１１０３，１１０４のゲート電極は、入力信号線１０３に共通に接続されている。
　【００１０】
　このような構成を採用することによって、出力信号線１０４と第１の電源線１０１との間、または出力信号線１０４と第２の電源線１０２との間に加わる電圧がカスコード接続された２つのトランジスタで分圧されるため、個々のトランジスタのソース・ドレイン間に加わる電圧を小さくすることができる。すなわち、入力信号がローレベル信号ＶＳＳの場合には出力信号がＶＤＤとなり、カスコード接続された２個のＮＭＯＳトランジスタにはトータルでＶＤＤが印加されるが、分圧効果によって個々のＮＭＯＳトランジスタのソース・ドレイン間電圧はＶＤＤよりも小さくなる。
　【００１１】
　一方、入力信号がハイレベル信号ＶＤＤの場合には出力信号はＶＳＳ（０＝Ｖ）となり、カスコード接続された２個のＰＭＯＳトランジスタにはトータルで（−ＶＤＤ）が印加されるが、分圧効果によって個々のＰＭＯＳトランジスタのソース・ドレイン間電圧の絶対値は（−ＶＤＤ）の絶対値よりも小さくなる。
　【００１２】
　このように、カスコード接続を採用したＣＭＯＳインバータ回路では個々のトランジスタのソース・ドレイン間電圧を低減することができるので、回路耐圧を実質的に向上させることができる。
　【００１３】
　【発明が解決しようとする課題】
　しかしながら、図１１に示すカスコード接続型ＣＭＯＳインバータ回路においては、個々のトランジスタのソース・ドレイン間に加わる電圧の比（分圧比）がトランジスタのリーク電流特性に大きく依存するため、耐圧の設計が困難であるという問題が生じる。特にｐ−ＳｉＴＦＴの場合、安定したリーク電流特性が得られるとは限らず、回路耐圧のばらつきの原因となる。
　【００１４】
　また、ｐ−ＳｉＴＦＴにおいては単結晶ＳｉＭＯＳトランジスタのリーク電流特性には見られないｐ−ＳｉＴＦＴ特有のリーク電流特性を示すため、分圧比が１：１にはならず、効率の良い分圧比を得ることができない。
　【００１５】
　ここで、効率の良い分圧比とは最も回路耐圧が高くなるような分圧比のことを意味し、その分圧比は１：１である。分圧比が１：１であれば、カスコード接続された２個のトランジスタのソース・ドレイン間電圧は夫々出力電圧の半分の電圧となるので、回路耐圧は２倍向上することになる。
　【００１６】
　図１３及び図１４は夫々図１１に示すＣＭＯＳインバータ回路をｐ−ＳｉＴＦＴで作製した場合の動作点を説明するためのｎチャネルｐ−ＳｉＴＦＴ及びｐチャネルｐ−ＳｉＴＦＴのドレイン電流−ゲート電圧特性の例を示した図である。これら図１３及び図１４に示すように、一般に、ｐ−ＳｉＴＦＴにおいてはゲート電圧に逆バイアス（ｎチャネルＴＦＴでは負電圧、ｐチャネルＴＦＴでは正電圧）が印加されると、逆バイアスが増大するとともに、リーク電流が増大する特性を示す。このリーク電流はドレイン電極近傍の空乏化したチャネル領域の禁制帯中のトラップ準位を介したトンネル電流であるとされており、ｐ−ＳｉＴＦＴ特有のものである。
　【００１７】
　図１１に示すＣＭＯＳインバータ回路において、ＶＤＤ＝２０Ｖ、ＶＳＳ＝０Ｖとして、０Ｖの入力電圧ＶＩＮが入力されると、出力電圧ＶＯＵＴは２０Ｖとなる。その結果、カスコード接続された２個のｎチャネル薄膜トランジスタＮ１，Ｎ２には合計２０Ｖが印加されることになる。ここで、ｎチャネル薄膜トランジスタＮ１，Ｎ２は、図１１に示すように、夫々第２の電源線１０２側のＴＦＴ及び出力信号線１０４側のＴＦＴを示している。
　【００１８】
　この時の動作点は図１３に示すｎチャネルＴＦＴのドレイン電流−ゲート電圧特性から知ることができる。すなわち、カスコード接続された２個のｎチャネルＴＦＴには同じオフ電流が流れているはずであるから、同一の電流値を与える個々のＴＦＴのドレイン電圧Ｖｄｓ及びゲート電圧Ｖｇｓを求めれば良い。
　【００１９】
　その結果、入力電圧ＶＩＮ＝０Ｖの時の動作点は、図１３に示す点となる。すなわち、ｎチャネル薄膜トランジスタＮ１にゲート電圧Ｖｇｓ＝０Ｖ、ドレイン電圧Ｖｄｓ＝１３Ｖが印加され、かつｎチャネル薄膜トランジスタＮ２にゲート電圧Ｖｇｓ＝−１３Ｖ、Ｖｄｓ＝７Ｖが印加された時、ｎチャネル薄膜トランジスタＮ１，Ｎ２は同じ電流値となり、この点が動作点となる。したがって、入力電圧ＶＩＮ＝０Ｖの時、カスコード接続された２個のｎチャネル薄膜トランジスタＮ１，Ｎ２のソース・ドレイン間電圧は夫々１３Ｖ及び７Ｖとなる。図１２（ａ）はこの時のバイアス状態を等価回路で示した図である。
　【００２０】
　一方、図１１に示すＣＭＯＳインバータ回路において、ＶＤＤ＝２０Ｖ、ＶＳＳ＝０Ｖとして、２０Ｖの入力電圧ＶＩＮが入力されると、出力電圧ＶＯＵＴは０Ｖとなる。その結果、カスコード接続された２個のｐチャネル薄膜トランジスタＰ１，Ｐ２には合計（−２０）Ｖが印加されることになる。ここで、ｐチャネル薄膜トランジスタＰ１，Ｐ２は、図１１に示すように、
　夫々第１の電源線１０１側のＴＦＴ及び出力信号線１０４側のＴＦＴを示している。
　【００２１】
　この時の動作点は図１４に示すｐチャネルＴＦＴのドレイン電流−ゲート電圧特性から知ることができる。すなわち、カスコード接続された２個のｐチャネルＴＦＴには同じオフ電流が流れているはずであるから、同一の電流値を与える個々のＴＦＴのドレイン電圧Ｖｄｓ及びゲート電圧Ｖｇｓを求めれば良い。
　【００２２】
　その結果、入力電圧ＶＩＮ＝２０Ｖの時の動作点は、図１４に示す点となる。すなわち、ｐチャネル薄膜トランジスタＰ１にゲート電圧Ｖｇｓ＝０Ｖ、ドレイン電圧Ｖｄｓ＝−１１Ｖが印加され、かつｐチャネル薄膜トランジスタＰ２にゲート電圧Ｖｇｓ＝−１１Ｖ、Ｖｄｓ＝−９Ｖが印加された時、ｐチャネル薄膜トランジスタＰ１，Ｐ２は同じ電流値となり、この点が動作点となる。したがって、入力電圧ＶＩＮ＝２０Ｖの時、カスコード接続された２個のｐチャネル薄膜トランジスタＰ１，Ｐ２のソース・ドレイン間電圧は夫々−１１Ｖ及び−９Ｖとなる。図１２（ｂ）はこの時のバイアス状態を等価回路で示した図である。
　【００２３】
　以上説明したように、図１１に示したＣＭＯＳインバータ回路をｐ−ＳｉＴＦＴで作製した場合にはカスコード接続された２個のＴＦＴで電圧が均等に分圧されず、効率良く高耐圧化を図ることができない。また、上述したように、ｐ−ＳｉＴＦＴのリーク電流はドレイン電極近傍の空乏化したチャネル領域の禁制帯中のトラップ準位密度と密接な関係があるため、常に同じリーク電流特性が得られるとは限らず、再現性に乏しい。したがって、カスコード接続された２個のＴＦＴに印加される電圧の分圧比が定まらないため、回路耐圧の設計を困難なものとしている。
　【００２４】
　そこで、本発明の目的は上記の問題点を解消し、カスコード接続されたＴＦＴに印加される電圧を均等に分圧することができ、回路耐圧のばらつきを無くした高耐圧の半導体集積回路を提供することにある。
　【００２５】
　【課題を解決するための手段】
　本発明による半導体集積回路は、多結晶シリコン薄膜トランジスタを絶縁基板上に集積して作製される半導体集積回路であって、ゲート電極が互いに共通に接続されるとともに順次カスコード接続されかつドレイン領域に低濃度不純物領域を有するｍ個（ｍは２以上の整数）のｎ型トランジスタと、ゲート電極が互いに共通に接続されるとともに順次カスコード接続されかつドレイン領域に低濃度不純物領域を有するｎ個（ｎは２以上の整数）のｐ型トランジスタとのうち少なくともどちらか一方を具備している。
　【００２６】
　本発明による他の半導体集積回路は、多結晶シリコン薄膜トランジスタを絶縁基板上に集積して作製される半導体集積回路であって、ゲート電極が互いに共通に接続されるとともに順次カスコード接続されかつドレイン領域に低濃度不純物領域を有するｍ個（ｍは２以上の整数）のｎ型トランジスタと、ゲート電極が互いに共通に接続されるとともに順次カスコード接続されかつドレイン領域に低濃度不純物領域を有するｎ個（ｎは２以上の整数）のｐ型トランジスタとからなるＣＭＯＳ回路を具備している。
　【００２７】
　【００２８】
　本発明によるさらに別の半導体集積回路は、多結晶シリコン薄膜トランジスタを絶縁基板上に集積して作製される半導体集積回路であって、ゲート電極が互いに共通に接続されるとともに順次カスコード接続されかつドレイン領域に低濃度不純物領域を有するｍ個（ｍは２以上の整数）のｎ型トランジスタと、１個のｐ型トランジスタとからなるＣＭＯＳ回路を具備している。
　【００２９】
　本発明によるさらにまた別の半導体集積回路は、多結晶シリコン薄膜トランジスタを絶縁基板上に集積して作製される半導体集積回路であって、１個のｎ型トランジスタと、ゲート電極が互いに共通に接続されるとともに順次カスコード接続されかつドレイン領域に低濃度不純物領域を有するｎ個（ｎは２以上の整数）のｐ型トランジスタとからなるＣＭＯＳ回路を具備している。
　【００３０】
　すなわち、本発明の半導体集積回路では、順次カスコード接続されたｍ個のＬＤＤ構造のｎ型トランジスタを出力信号線と第２の電源線との間にコンタクトホールによって接続し、順次カスコード接続されたｎ個のＬＤＤ構造のｐ型トランジスタを出力信号線と第１の電源線との間にコンタクトホールによって接続するとともに、ｎ型トランジスタ及びｐ型トランジスタのゲート電極を入力信号線に互いに共通に接続している。これによって、カスコード接続されたＴＦＴに印加される電圧を均等に分圧可能とし、回路耐圧のばらつきを無くした高耐圧の半導体集積回路を得ることが可能となる。
　【００３１】
　【発明の実施の形態】
　次に、本発明の実施例について図面を参照して説明する。図１は本発明の一実施例による半導体集積回路の平面図である。図において、本発明の一実施例によるＣＭＯＳインバータ回路は順次カスコード接続されたｍ個（ｍは２以上の整数）のＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造のＮＭＯＳトランジスタＮ１〜Ｎｍと、順次カスコード接続されたｎ個（ｎは２以上の整数）のＬＤＤ構造のＰＭＯＳトランジスタＰ１〜Ｐｎとで構成されている。
　【００３２】
　ここで、ＬＤＤ構造とは低濃度ドレイン領域を設けることによって、接合のトンネル電流が生じないように電界を抑える構造のことである。このＬＤＤ構造はリーク電流がドレイン電界の影響をそれほど受けないので、液晶駆動用トランジスタとして用いるのに適しており、研究開発が活発に行われている。但し、このような構造にすると空乏層が拡がるので、その中の発生電流に注意しなければならない。このＬＤＤ構造については、特開平４−３４４６１８号公報に説明されている。
　【００３３】
　カスコード接続されたｍ個のＮＭＯＳトランジスタＮ１〜Ｎｍは出力信号線１０４と第２の電源線１０２との間に、コンタクトホール１１１によって接続されている。第２の電源線１０２には、通常、ＣＭＯＳインバータ回路にローレベルを与えるＶＳＳ（通常０Ｖ）が印加される。
　【００３４】
　一方、カスコード接続されたｎ個のＰＭＯＳトランジスタＰ１〜Ｐｎは出力信号線１０４と第１の電源線１０１との間に、コンタクトホール１１１によって接続されている。第１の電源線１０１には、通常、ＣＭＯＳインバータ回路にハイレベルを与えるＶＤＤが印加される。
　【００３５】
　また、図１に示すように、第１から第ｍのＮＭＯＳトランジスタＮ１〜Ｎｍ及び第１から第ｎのＰＭＯＳトランジスタＰ１〜Ｐｎのゲート電極は、入力信号線１０３に互いに共通に接続されている。また、本実施例では、第１〜第ｍのＮＭＯＳトランジスタＮ１〜Ｎｍ及び第１〜第ｎのＰＭＯＳトランジスタとしてｐ−ＳｉＴＦＴを用いていることを前提としている。
　【００３６】
　カスコード接続されたＬＤＤ構造のｐ−ＳｉＴＦＴを採用することによって、出力信号線１０４と第１の電源線１０１との間、または出力信号線１０４と第２の電源線１０２との間に加わる電圧をカスコード接続されたｍ個あるいはｎ個のＴＦＴでほぼ均等に分圧することができる。
　【００３７】
　これはＬＤＤ構造のｐ−ＳｉＴＦＴにおいてはドレイン電圧Ｖｄｓが一定の時にゲート逆バイアス電圧の広い範囲で、リーク電流がほぼ一定の特性を示すためである。その結果、入力信号がローレベル信号ＶＳＳの時、カスコード接続されたｍ個のｎチャネルｐ−ＳｉＴＦＴにはトータルでＶＤＤが印加されるが、分圧効果によって個々のｎチャネルｐ−ＳｉＴＦＴのソース・ドレイン間電圧ＶｄｓはＶＤＤ／ｍとなる。図２（ａ）はこの時のバイアス状態を等価回路で示した図である。本実施例においては個々のトランジスタのドレイン電極側に、図２（ａ）に示すように、等価的にＬＤＤ領域の抵抗２０１が挿入される。
　【００３８】
　一方、入力信号がハイレベル信号ＶＤＤの場合、カスコード接続されたｎ個のｐチャネルｐ−ＳｉＴＦＴにはトータルで（−ＶＤＤ）が印加されるが、分圧効果によって個々のｐチャネルｐ−ＳｉＴＦＴのソース・ドレイン間電圧は（−ＶＤＤ／ｎ）となる。図２（ｂ）はこの時のバイアス状態を等価回路で示した図である。
　【００３９】
　図３は本発明の一実施例による半導体集積回路の具体例を示す図であり、図４は図３に示す半導体集積回路の等価回路を示す図であり、図５は図３に示すＬＤＤ構造のｎチャネルｐ−ＳｉＴＦＴのドレイン電流−ゲート電圧特性を示す図であり、図６は図３に示すＬＤＤ構造のｐチャネルｐ−ＳｉＴＦＴのドレイン電流−ゲート電圧特性を示す図である。
　【００４０】
　これら図３〜図６を用いて本発明の一実施例による半導体集積回路をより具体的に説明する。
　【００４１】
　図３に示す半導体集積回路は先に説明した図１のＣＭＯＳインバータ回路においてｍ＝２、ｎ＝２とした場合のものである。すなわち、本実施例のＣＭＯＳインバータ回路はカスコード接続された２個のＬＤＤ構造のＮＭＯＳトランジスタＮ１，Ｎ２と、カスコード接続された２個のＬＤＤ構造のＰＭＯＳトランジスタＰ１，Ｐ２とで構成されている。また、本実施例においても、第１及び第２のＮＭＯＳトランジスタ３０１，３０２と第１及び第２のＰＭＯＳトランジスタ３０３，３０４とには夫々ｐ−ＳｉＴＦＴを用いていることを前提としている。
　【００４２】
　カスコード接続されたＬＤＤ構造のｐ−ＳｉＴＦＴを採用することによって、出力信号線１０４と第１の電源線１０１との間、または出力信号線１０４と第２の電源線１０２との間に加わる電圧を、カスコード接続された２個のＴＦＴで、ほぼ均等に分圧することができるようになる。その理由について、図５及び図６を用いて具体的に説明する。
　【００４３】
　図５に示すように、ＬＤＤ構造のｎチャネルｐ−ＳｉＴＦＴのリーク電流特性はソース・ドレイン間電圧Ｖｄｓが一定の時、ゲート逆バイアス電圧に対してほぼ一定の電流が流れる。また、図５にはこのような特性のＴＦＴで構成された図３に示すＣＭＯＳインバータ回路においてＶＤＤ＝２０Ｖ、ＶＳＳ＝０Ｖとして、０Ｖの入力電圧ＶＩＮを入力した時の、ｎチャネルｐ−ＳｉＴＦＴの動作点が示されている。この動作点（バイアス点）は同一のリーク電流値を与える個々のＴＦＴのドレイン電圧Ｖｄｓ及びゲート電圧Ｖｇｓとして求められる。
　【００４４】
　すなわち、ｎチャネル薄膜トランジスタＮ１にゲート電圧Ｖｇｓ＝０Ｖとドレイン電圧Ｖｄｓ＝１０．１Ｖとが印加され、かつｎチャネル薄膜トランジスタＮ２にゲート電圧Ｖｇｓ＝−１０．１ＶとＶｄｓ＝９．９Ｖとが印加された時、ｎチャネル薄膜トランジスタＮ１，Ｎ２は同じ電流値となり、この点が動作点となる。したがって、入力電圧ＶＩＮ＝０Ｖの時、カスコード接続された２個のｎチャネル薄膜トランジスタＮ１，Ｎ２のソース・ドレイン間電圧は夫々１０．１Ｖ及び９．９Ｖとなり、ほぼ２等分される。図４（ａ）はこの時のバイアス状態を等価回路で示す図である。
　【００４５】
　一方、図３に示すＣＭＯＳインバータ回路においてＶＤＤ＝２０Ｖ、ＶＳＳ＝０Ｖとして、２０Ｖの入力電圧ＶＩＮが入力されると、出力電圧ＶＯＵＴは０Ｖとなる。その結果、カスコード接続された２個のｐチャネル薄膜トランジスタＰ１，Ｐ２には合計（−２０）Ｖが印加されることになる。
　【００４６】
　ここで、ｐチャネル薄膜トランジスタＰ１，Ｐ２は、図３に示すように、夫々第１の電源線１０１側のＴＦＴ及び出力信号線１０４側のＴＦＴを示している。この時の動作点は図６に示すｐチャネルＴＦＴのドレイン電流−ゲート電圧特性から知ることができる。
　【００４７】
　すなわち、カスコード接続された２個のｐチャネルＴＦＴには同じオフ電流が流れているはずであるから、同一の電流値を与える個々のＴＦＴのドレイン電圧Ｖｄｓ及びゲート電圧Ｖｇｓを求めれば良い。その結果、入力電圧ＶＩＮ＝２０Ｖの時の夫々のｐチャネルＴＦＴの動作点は、図６に示す点となる。
　【００４８】
　つまり、ｐチャネル薄膜トランジスタＰ１にゲート電圧Ｖｇｓ＝０Ｖとドレイン電圧Ｖｄｓ＝−１０．１Ｖとが印加され、かつｐチャネル薄膜トランジスタＰ２にゲート電圧Ｖｇｓ＝−１０．１ＶとＶｄｓ＝−９．９Ｖとが印加された時、ｐチャネル薄膜トランジスタＰ１，Ｐ２は同じ電流値となり、この点が動作点となる。
　【００４９】
　したがって、入力電圧ＶＩＮ＝２０Ｖの時、カスコード接続された２個のｐチャネル薄膜トランジスタＰ１，Ｐ２のソース・ドレイン間電圧は夫々−１０．１Ｖ及び−９．９Ｖとなり、ほぼ２等分される。図４（ｂ）はこの時のバイアス状態を等価回路で示す図である。
　【００５０】
　以上説明したように、２段カスコード接続したＬＤＤ構造のｐ−ＳｉＴＦＴを採用することによって、個々のトランジスタのソース・ドレイン間に印加される電圧を半分とすることができる。その結果、回路耐圧を２倍に向上させることができるようになる。
　【００５１】
　ところで、特開平４−３４４６１８号公報には耐圧を向上させる目的ではなく、リーク電流を低減する目的で、アクティブマトリクス型液晶ディスプレイの各画素を駆動する薄膜トランジスタの構造として、低濃度ドレイン領域を有するＬＤＤ構造のＴＦＴを直列に２個接続した構造が開示されている。
　【００５２】
　しかしながら、特開平４−３４４６１８号公報に開示された構造はアクティブマトリクス型液晶ディスプレイの各画素に設置されたＴＦＴのリーク電流を抑えるために適用されるものであり、ＬＤＤ領域をＴＦＴのソース電極側及びドレイン電極側に設けた構造となっている。
　【００５３】
　一方、本発明の半導体集積回路は液晶ディスプレイやプラズマディスプレイ等の周辺駆動回路の高耐圧化のために適用されるものであり、ＬＤＤ領域はＴＦＴのドレイン電極側にだけ設けられた構造となっている。すなわち、本発明の半導体集積回路ではＴＦＴのドレイン電極側にだけＬＤＤ領域を形成することで、駆動回路の動作スピードをそれほど低下させずに回路の高耐圧化を図ることができる。
　【００５４】
　仮に、ＴＦＴのソース電極側及びドレイン電極側にＬＤＤ領域を設けた場合、駆動回路のスピードを大幅に低下させてしまう。この点で、特開平４−３４４６１８号公報に開示された液晶駆動用トランジスタの構造と、本発明の半導体集積回路の構造とは異なっている。また、本発明の半導体集積回路はｐ−ＳｉＴＦＴのリーク電流低減が目的ではなく、ｐ−ＳｉＴＦＴで構成された駆動回路の耐圧を向上させることが目的であるので、リーク電流が大きくてもかまわない。カスコード接続された個々のＴＦＴのソース・ドレイン間に印加される最大電圧が均等に分圧されることを特徴としたものである。
　【００５５】
　この点に関し、特開平４−３４４６１８号公報にはＬＤＤ構造を用いなくても、ＴＦＴを２個直列に接続することだけで、ソース・ドレイン間に印加される電圧を半分にできることが記されている。すなわち、特開平４−３４４６１８号公報の第２頁右段１〜５行目には、「すなわち、その内の一つはダブルゲート構造とよばれるものであり、これはトランジスタを直列に２個接続してドレーン電界を半分にすることにより、トンネル電流を抑えるようにしたものである。」と記されている。
　【００５６】
　しかしながら、上述した従来技術で説明したように、ｐ−ＳｉＴＦＴを２個直列接続しただけでは個々のＴＦＴのソース・ドレイン間に印加される最大電圧を半分にすることはできない。個々のＴＦＴのソース・ドレイン間に印加される最大電圧を均等に分圧するためには、本発明の半導体集積回路のように、ＬＤＤ構造のＴＦＴをカスコード接続する必要がある。特開平４−３４４６１８号公報にはこの点に関して何ら記されていない。したがって、本発明の半導体集積回路は特開平４−３４４６１８号公報に記されていない作用や効果によって成り立っているものである。
　【００５７】
　図７は本発明の他の実施例による半導体集積回路の平面図であり、図８は図７に示すＬＤＤ構造のｎチャネルｐ−ＳｉＴＦＴのドレイン電流−ゲート電圧特性を示す図である。これら図７及び図８を用いて本発明の他の実施例による半導体集積回路について説明する。
　【００５８】
　図７に示す半導体集積回路は先に説明した図１のＣＭＯＳインバータ回路においてｍ＝３、ｎ＝２とした場合のものである。すなわち、本実施例のＣＭＯＳインバータ回路はカスコード接続された３個のＬＤＤ構造のＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３と、カスコード接続された２個のＬＤＤ構造のＰＭＯＳトランジスタＰ１，Ｐ２とから構成されている。
　【００５９】
　本実施例はｐチャネルＴＦＴのソース・ドレイン間耐圧がｎチャネルＴＦＴのソース・ドレイン間耐圧よりも高い場合に利用される形態の例である。また、本実施例においても、第１のＮＭＯＳトランジスタ７０１と第２のＮＭＯＳトランジスタ７０２と第３のＮＭＯＳトランジスタ７０３と第１及び第２のＰＭＯＳトランジスタ７０４，７０５とに夫々ｐ−ＳｉＴＦＴを用いていることを前提としている。
　【００６０】
　カスコード接続された２個のＬＤＤ構造のチャネルｐ−ＳｉＴＦＴを採用することによって入力電圧ＶＩＮが２０Ｖの時、出力信号線１０４と第１の電源線１０１との間に加わる電圧（−２０）Ｖを、カスコード接続された２個のｐチャネルＴＦＴでほぼ均等に分圧できることは上述した通りである。
　【００６１】
　一方、本実施例ではｎチャネルＴＦＴが３段にカスコード接続された構成がとられている。その場合、入力電圧ＶＩＮが０Ｖの時、出力信号線１０４と第２の電源線１０２との間に加わる電圧２０Ｖをカスコード接続された３個のｎチャネルＴＦＴで３等分に分圧することができるようになる。その理由について、図８を用いて具体的に説明する。
　【００６２】
　図８に示すように、ＬＤＤ構造のｎチャネルｐ−ＳｉＴＦＴのリーク電流特性はゲート逆バイアス電圧に対してほぼ一定の電流が流れる。図８には図７に示すＣＭＯＳインバータ回路においてＶＤＤ＝２０Ｖ、ＶＳＳ＝０Ｖとして、０Ｖの入力電圧ＶＩＮを入力した時のｎチャネルｐ−ＳｉＴＦＴの動作点が示されている。この動作点（バイアス点）は同一のリーク電流値を与える個々のＴＦＴのドレイン電圧Ｖｄｓ及びゲート電圧Ｖｇｓとして求められる。
　【００６３】
　すなわち、ｎチャネル薄膜トランジスタＮ１にゲート電圧Ｖｇｓ＝０Ｖとドレイン電圧Ｖｄｓ＝６．８Ｖとが印加され、ｎチャネル薄膜トランジスタＮ２にゲート電圧Ｖｇｓ＝−６．８ＶとＶｄｓ＝６．７Ｖとが印加され、ｎチャネル薄膜トランジスタＮ３にゲート電圧Ｖｇｓ＝−１３．５Ｖとドレイン電圧Ｖｄｓ＝６．５Ｖとが印加された時、ｎチャネル薄膜トランジスタＮ１，Ｎ２，Ｎ３には同じ電流値をとり、この点が動作点となる。
　【００６４】
　したがって、入力電圧ＶＩＮ＝０Ｖの時、カスコード接続された３個のｎチャネル薄膜トランジスタＮ１，Ｎ２，Ｎ３のソース・ドレイン間電圧は夫々６．８Ｖ、６．７Ｖ、６．５Ｖとなり、ほぼ３等分される。
　【００６５】
　以上説明したように、３段カスコード接続したＬＤＤ構造のｎチャネルｐ−ＳｉＴＦＴを採用することによって、個々のｎチャネルＴＦＴのソース・ドレイン間に印加される電圧を１／３に低くすることができる。一般に、ｐ−ＳｉＴＦＴのソース・ドレイン間耐圧はｐチャネルＴＦＴよりもｎチャネルＴＦＴの方が低くなる傾向にある。そのような場合、本実施例のように、ｎチャネルＴＦＴの接続個数をｐチャネルＴＦＴの接続個数よりも多くする形態を採用した方が、より高耐圧化を図ることができる。
　【００６６】
　このように、本発明の半導体集積回路において、ｎチャネルＴＦＴの接続個数とｐチャネルＴＦＴの接続個数とは独立したものである。その接続個数はｎチャネル及びｐチャネルＴＦＴの夫々の耐圧と、回路に要求される耐圧とを考慮して決定してやれば良い。
　【００６７】
　図９は本発明の別の実施例による半導体集積回路の平面図である。この図９を用いて本発明の別の実施例による半導体集積回路について説明する。
　【００６８】
　図９に示す半導体集積回路はカスコード接続された２個のＬＤＤ構造のＮＭＯＳトランジスタＮ１，Ｎ２と、１個のＰＭＯＳトランジスタＰ１とから構成されたＣＭＯＳインバータ回路である。本実施例はｐチャネルＴＦＴの耐圧が回路に要求される耐圧よりも十分高く、カスコード接続やＬＤＤ構造のような高耐圧化手段を採用しなくても済む場合に利用される形態の例である。
　【００６９】
　ＴＦＴのソース・ドレイン間耐圧はドレイン端で発生するホットキャリアと強い相関を持ち、その場合、ｎチャネルＴＦＴのソース・ドレイン間耐圧はｐチャネルＴＦＴのソース・ドレイン間耐圧よりも小さなものとなる場合が多い。本実施例はそのような場合に適用されるものである。また、本実施例においても、第１及び第２のＮＭＯＳトランジスタ８０１，８０２と第１のＰＭＯＳトランジスタ８０３とに夫々ｐ−ＳｉＴＦＴを用いていることを前提としている。
　【００７０】
　カスコード接続された２個のＬＤＤ構造のｎチャネルｐ−ＳｉＴＦＴを採用することによって、入力電圧ＶＩＮが０Ｖの時、出力信号線１０４と第２の電源線１０２との間に加わる電圧２０Ｖを、カスコード接続された２個のｎチャネルＴＦＴでほぼ均等に分圧できることは上述した通りである。
　【００７１】
　一方、本実施例ではｐチャネルＴＦＴに対してカスコード接続の形態が採られていないため、入力電圧ＶＩＮが２０Ｖの時、出力信号線１０４と第１の電源線１０１との間に加わる電圧（−２０Ｖ）はそのままｐチャネルＴＦＴ８０３のソース・ドレイン間に印加されることになる。しかしながら、上述したように、ｐチャネルＴＦＴのソース・ドレイン間耐圧が回路に要求される耐圧よりも高い場合において、回路耐圧に関して問題が生じることは無い。
　【００７２】
　逆に、ｎチャネルＴＦＴのソース・ドレイン間耐圧が回路に要求される耐圧よりも十分高く、ｐチャネルＴＦＴの耐圧が回路に要求される耐圧よりも低い場合には、図９の回路においてｎチャネルＴＦＴとｐチャネルＴＦＴとの構成を逆にすれば良い。すなわち、１個のＮＭＯＳトランジスタと、カスコード接続されたｎ個（ｎは２以上の整数）のＬＤＤ構造のＰＭＯＳトランジスタとでＣＭＯＳインバータ回路を構成してやれば良い。そのような構成を採れば、回路耐圧に関して問題が生じることは無い。
　【００７３】
　このように、本発明の別の実施例による半導体集積回路はｎチャネルＴＦＴとｐチャネルＴＦＴとのうち少なくともどちらか一方がカスコード接続され、かつＬＤＤ構造になっていることを特徴としており、他方のＴＦＴの構造については限定しないものである。例えば、他方のＴＦＴの構造が本発明の一実施例や他の実施例のように、カスコード接続されかつＬＤＤ構造になっていても良いし、別の実施例のように、ＬＤＤ領域を有していない１個のＴＦＴで構成されていても良い。また、他方のＴＦＴがその他の構造、例えばカスコード接続された構造であっても良いし、１個のＬＤＤ構造のＴＦＴになっていても良い。
　【００７４】
　図１０は本発明のさらに別の実施例による半導体集積回路の平面図である。図１０に示す半導体集積回路は本発明の半導体集積回路をＣＭＯＳ構成のＮＡＮＤ回路に適用した例である。
　【００７５】
　図１０に示すように、本実施例による半導体集積回路は、カスコード接続されかつＬＤＤ構造を有する第１及び第２のＮＭＯＳトランジスタ１００１，１００２と、同じくカスコード接続されかつＬＤＤ構造を有する第３及び第４のＮＭＯＳトランジスタ１００３，１００４と、同じくカスコード接続されかつＬＤＤ構造を有する第１及び第２のＰＭＯＳトランジスタ１００５，１００６と、同じくカスコード接続されかつＬＤＤ構造を有する第３及び第４のＰＭＯＳトランジスタ１００７，１００８とで構成されたＮＡＮＤ回路である。
　【００７６】
　この際、第１及び第２のＮＭＯＳトランジスタＮ１，Ｎ２のゲート電極と、第１及び第２のＰＭＯＳトランジスタＰ１，Ｐ２のゲート電極とは第１の入力信号線１００９に共通接続されている。また、第３及び第４のＮＭＯＳトランジスタＮ３，Ｎ４のゲート電極と、第３及び第４のＰＭＯＳトランジスタＰ３，Ｐ４のゲート電極とは第２の入力信号線１０１０に共通接続されている。さらに、第４のＮＭＯＳトランジスタＮ４のドレイン電極と、第２及び第４のＰＭＯＳトランジスタＰ２，Ｐ４のドレイン電極とは出力信号線１０４として共通に接続されている。本実施例においてもＮＡＮＤ回路を構成している個々のトランジスタは、全てｐ−ＳｉＴＦＴであることを前提としている。
　【００７７】
　このような構成にすることによって、第１及び第２の入力信号線１００９，１０１０に入力される信号の論理レベルがハイレベル及びローレベルのどちらのレベルにあっても、個々のＴＦＴのソース・ドレイン間に印加される最大電圧は第１の電源線１０１に供給される電圧の半分となる。その理由は、本発明の一実施例と同様に、図５及び図６に示すように、ゲート逆バイアス電圧に対してＴＦＴのリーク電流がほぼ一定であることによる。その結果、図１０に示すＮＡＮＤ回路の耐圧としては個々のＴＦＴのソース・ドレイン間耐圧の２倍とすることができる。
　【００７８】
　本実施例では本発明の半導体集積回路をＣＭＯＳ構成のＮＡＮＤゲート回路に適用した例を示したが、他の論理ゲート回路に適用しても良い。例えば、ＮＯＲゲート回路やＥＸＮＯＲ（イクスクルーシブ・ノア）ゲート回路等、全ての論理ゲート回路に適用することができる。
　【００７９】
　また、ＣＭＯＳ回路ではなく、その論理ゲート回路が全てＮＭＯＳトランジスタで構成されたＮＭＯＳ回路であっても良いし、また全てがＰＭＯＳトランジスタで構成されたＰＭＯＳ回路であっても良い。
　【００８０】
　このように、ゲート電極が互いに共通に接続されかつ順次カスコード接続されたＬＤＤ構造のｍ個のｎ型トランジスタと、ゲート電極が互いに共通に接続されかつ順次カスコード接続されたＬＤＤ構造のｎ個のｐ型トランジスタとのうち少なくともどちらか一方を含むことによって、カスコード接続された個々のＴＦＴのソース・ドレイン間に印加される最大電圧を均等に分割できるので、カスコード接続されたＴＦＴの個数分だけ、確実に回路耐圧を向上させることができるようになる。また、回路耐圧のばらつきも無くなるので、設計が容易になるとともに、高歩留まりのｐ−ＳｉＴＦＴ高耐圧回路を提供することができる。
　【００８１】
　【発明の効果】
　以上説明したように本発明によれば、多結晶シリコン薄膜トランジスタを絶縁基板上に集積して作製された半導体集積回路において、ゲート電極が互いに共通に接続されるとともに順次カスコード接続されかつドレイン領域に低濃度不純物領域を有するｍ個（ｍは２以上の整数）のｎ型トランジスタと、ゲート電極が互いに共通に接続されるとともに順次カスコード接続されかつドレイン領域に低濃度不純物領域を有するｎ個（ｎは２以上の整数）のｐ型トランジスタとのうち少なくともどちらか一方を含むことによって、カスコード接続されたＴＦＴに印加される電圧を均等に分圧することができ、回路耐圧のばらつきを無くした高耐圧の半導体集積回路を提供することができるという効果がある。
【図面の簡単な説明】
　【図１】
　本発明の一実施例による半導体集積回路の平面図である。
　【図２】
　（ａ）は図１に示す半導体集積回路において入力信号がローレベル信号ＶＳＳの時のバイアス状態を等価回路で示す図、（ｂ）は図１に示す半導体集積回路において入力信号がハイレベル信号ＶＤＤの時のバイアス状態を等価回路で示す図である。
　【図３】
　本発明の一実施例による半導体集積回路の具体例を示す図である。
　【図４】
　（ａ）は図３に示す半導体集積回路において入力電圧ＶＩＮ＝０Ｖの時のバイアス状態を等価回路で示す図、（ｂ）は図３に示す半導体集積回路において入力電圧ＶＩＮ＝２０Ｖの時のバイアス状態を等価回路で示す図である。
　【図５】
　図３に示すＬＤＤ構造のｎチャネルｐ−ＳｉＴＦＴのドレイン電流−ゲート電圧特性を示す図である。
　【図６】
　図３に示すＬＤＤ構造のｐチャネルｐ−ＳｉＴＦＴのドレイン電流−ゲート電圧特性を示す図である。
　【図７】
　本発明の他の実施例による半導体集積回路の平面図である。
　【図８】
　図７に示すＬＤＤ構造のｎチャネルｐ−ＳｉＴＦＴのドレイン電流−ゲート電圧特性を示す図である。
　【図９】
　本発明の別の実施例による半導体集積回路の平面図である。
　【図１０】
　本発明のさらに別の実施例による半導体集積回路の平面図である。
　【図１１】
　従来例による半導体集積回路の平面図である。
　【図１２】
　（ａ）は図１１に示す半導体集積回路において入力信号がローレベル信号ＶＳＳの時のバイアス状態を等価回路で示す図、（ｂ）は図１１に示す半導体集積回路において入力信号がハイレベル信号ＶＤＤの時のバイアス状態を等価回路で示す図である。
　【図１３】
　図１１に示すｎチャネルＴＦＴのドレイン電流−ゲート電圧特性を示す図である。
　【図１４】
　図１１に示すｐチャネルＴＦＴのドレイン電流−ゲート電圧特性を示す図である。
　【符号の説明】
　１０１　第１の電源線
　１０２　第２の電源線
　１０３　入力信号線
　１０４　出力信号線
　１０５　第１のＮＭＯＳトランジスタ
　１０６　第２のＮＭＯＳトランジスタ
　１０７　第ｍのＮＭＯＳトランジスタ
　１０８　第１のＰＭＯＳトランジスタ
　１０９　第２のＰＭＯＳトランジスタ
　１１０　第ｎのＰＭＯＳトランジスタ
　１１１　コンタクトホール
　１１２　ＬＤＤ領域
　２０１　ＬＤＤ抵抗
　３０１　第１のＮＭＯＳトランジスタ
　３０２　第２のＮＭＯＳトランジスタ
　３０３　第１のＰＭＯＳトランジスタ
　３０４　第２のＰＭＯＳトランジスタ
　７０１　第１のＮＭＯＳトランジスタ
　７０２　第２のＮＭＯＳトランジスタ
　７０３　第３のＮＭＯＳトランジスタ
　７０４　第１のＰＭＯＳトランジスタ
　７０５　第２のＰＭＯＳトランジスタ
　９０１　第１のＮＭＯＳトランジスタ
　９０２　第２のＮＭＯＳトランジスタ
　９０３　第１のＰＭＯＳトランジスタ
　１００１　第１のＮＭＯＳトランジスタ
　１００２　第２のＮＭＯＳトランジスタ
　１００３　第３のＮＭＯＳトランジスタ
　１００４　第４のＮＭＯＳトランジスタ
　１００５　第１のＰＭＯＳトランジスタ
　１００６　第２のＰＭＯＳトランジスタ
　１００７　第３のＰＭＯＳトランジスタ
　１００８　第４のＰＭＯＳトランジスタ
　１００９　第１の入力信号線
　１０１０　第２の入力信号線