(57)【要約】  変換対象ビットを出力データの上位側から順次に選択するビット選択部と、変換対象ビットが選択される毎に、変換対象ビットの値を判別するための比較データを出力するデータ制御部と、比較データに応じたアナログの比較信号を出力するＤＡ変換部と、比較開始を指示する比較制御信号を出力するタイミング発生部と、変換対象ビットがより上位ビットの場合に比較制御信号に示された比較開始のタイミングがより遅くなるように、変換対象ビットのビット位置に応じて比較制御信号のタイミングを変更する変更部と、変更部によりタイミングが変更された比較制御信号に示された比較開始のタイミングにおいて、入力信号と比較信号との比較を開始する比較部と、比較部が比較結果を出力した後に、ビット選択部に次の変換対象ビットを選択させる完了信号を出力する完了検出部とを備えるＡＤ変換装置を提供する。
2010010661.tif 000002
【特許請求の範囲】
【請求項１】
アナログの入力信号に応じたデジタルの出力データを出力する逐次比較型のＡＤ変換装置であって、
変換対象ビットを前記出力データの上位側から順次に選択するビット選択部と、
前記変換対象ビットが選択される毎に、前記変換対象ビットの値を判別するための比較データを出力するデータ制御部と、
前記比較データに応じたアナログの比較信号を出力するＤＡ変換部と、
前記比較データを前記ＤＡ変換部に与えてから所定時間遅延したタイミングにおいて、比較開始を指示する比較制御信号を出力するタイミング発生部と、
前記変換対象ビットがより上位ビットの場合に前記比較制御信号に示された比較開始のタイミングがより遅くなるように、前記変換対象ビットのビット位置に応じて前記比較制御信号のタイミングを変更する変更部と、
前記変更部によりタイミングが変更された前記比較制御信号に示された比較開始のタイミングにおいて、前記入力信号と前記比較信号との比較を開始する比較部と、
前記比較部が比較結果を出力した後に、前記ビット選択部に次の前記変換対象ビットを選択させる完了信号を出力する完了検出部と、
各ビットの値が前記比較部による比較結果に基づき決定される出力データを出力する出力部と、
を備えるＡＤ変換装置。
【請求項２】
前記データ制御部は、前記変換対象ビットより上位のビットが前記比較結果に基づき決定された値であり且つ前記変換対象ビットが０となる出力データと、前記変換対象ビットより上位のビットが前記比較結果に基づき決定された値であり且つ前記変換対象ビットが１となる出力データとの境界を表す前記比較データを出力する
請求項１に記載のＡＤ変換装置。
【請求項３】
前記タイミング発生部は、比較開始を指示してから所定時間遅延したタイミングにおいて、リセットを指示する前記比較制御信号を出力し、
前記比較部は、前記比較制御信号に示されたリセットのタイミングにおいて、比較結果がリセットされる
請求項１から２の何れかに記載のＡＤ変換装置。
【請求項４】
前記タイミング発生部は、先行エッジが前記比較開始を示し、末尾エッジが前記リセットを示すパルス状の前記比較制御信号を発生し、
前記変更部は、前記変換対象ビットの位置に応じた遅延量で前記比較制御信号を遅延し、
前記比較部は、前記比較制御信号の先行エッジのタイミングにおいて比較動作を開始し、前記比較制御信号の末尾エッジのタイミングにおいてリセット動作を開始する
請求項３に記載のＡＤ変換装置。
【請求項５】
前記出力データのビット位置毎に遅延量を記憶したメモリを更に備え、
前記変更部は、前記変換対象ビットの位置に対応する前記遅延量を前記メモリから読み出して、読み出した前記遅延量に応じて前記比較制御信号を遅延する
請求項４に記載のＡＤ変換装置。
【請求項６】
前記比較データに代えて測定データを前記ＤＡ変換部に与えて、前記測定データに応じた比較信号を前記ＤＡ変換部から出力させる測定信号発生部と、
前記測定データが前記ＤＡ変換部に与えられてから、前記測定データに応じた比較信号がセットリングするまでの時間を測定し、測定した時間に基づき前記出力データのビット位置毎の遅延量を算出して前記メモリに書き込むセットリング測定部と
を更に備える
請求項５に記載のＡＤ変換装置。
【請求項７】
前記変更部は、
前記出力データのいずれかのビットに対応付けられ、前記比較制御信号を対応付けられたビットに応じた遅延量で遅延する複数の遅延部と、
前記変換対象ビットのビット位置に対応する遅延部が出力した前記比較制御信号を選択して前記比較部に与える遅延選択部と
請求項４に記載のＡＤ変換装置。
【請求項８】
前記比較部が比較を開始したタイミングから、前記比較部が前記入力信号と前記比較信号とを比較した比較結果を出力するタイミングまでの応答時間に応じて、次の前記変換対象ビットについての前記比較制御信号により示される前記リセットのタイミングを変更するリセット調整部を更に備える
請求項３から７の何れかに記載のＡＤ変換装置。
【請求項９】
前記リセット調整部は、前記応答時間がより長い場合に、次の前記変換対象ビットについての前記比較制御信号により示される前記リセットのタイミングをより早くする
請求項８に記載のＡＤ変換装置。
【請求項１０】
前記リセット調整部は、前記変換対象ビットが予め定められたビット位置より上位であることを条件として、前記応答時間がより長い場合に、次の前記変換対象ビットについての前記比較制御信号により示される前記リセットのタイミングをより早くする
請求項９に記載のＡＤ変換装置。
【請求項１１】
前記ＤＡ変換部は、容量アレイ型のＤＡ変換器である
請求項１から１０の何れかに記載のＡＤ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＤ変換装置に関する。特に本発明は、非同期方式の逐次比較型のＡＤ変換装置に関する。本出願は、下記の米国出願に関連し、下記の米国出願からの優先権を主張する出願である。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
出願番号  １２／１７６，４２２    出願日  ２００８年７月２１日
【背景技術】
【０００２】
非同期方式の逐次比較型のＡＤ変換装置が知られている（例えば特許文献１および非特許文献１参照）。非同期方式の逐次比較型のＡＤ変換装置は、ビット毎の変換処理をクロックに同期せずに実行する。【０００３】
また、下位ビットの処理期間を上位ビットの処理期間よりも長くした逐次比較型のＡＤ変換装置が知られている（例えば特許文献２および特許文献３参照）。特許文献２および特許文献３に記載されたＡＤ変換装置は、下位ビットの変換処理において、精度の良い比較結果を得ることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】日本国特許出願公開公報  特開平７−１７０１８５号
【特許文献２】日本国特許出願公開公報  特開平７−２６４０７１号
【特許文献３】日本国特許出願公開公報  特開２００１−２９２０６４号
【非特許文献】
【０００５】
【非特許文献１】Shuo-Wei Mike Chen, Robert W. Brodersen, "A 6b 600MS/s 5.3mW Asynchronous ADC in 0.13μm CMOS", ISSCC 2006 DIGEST OF TECHNICAL PAPERS, February 8,2006, p.574-575,p.674
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、逐次比較型のＡＤ変換装置は、ＤＡＣから出力された比較信号がセットリングした後、コンパレータが比較動作を開始する。しかし、逐次比較型のＡＤ変換装置は、ＤＡＣから出力された比較信号がセットリングしてから長時間経過した後に、コンパレータが比較動作を開始した場合には、変換期間が長くなってしまう。従って、非同期方式の逐次比較型のＡＤ変換装置は、ＤＡＣから出力された比較信号がセットリングしてからより早いタイミングにおいて、入力信号と比較信号との比較を開始することが好ましい。【０００７】
また、特許文献２および特許文献３に記載された逐次比較型のＡＤ変換装置は、下位ビットの処理期間を、上位ビットの処理期間より長くするので、変換期間が長くなってしまっていた。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の第１の形態においては、アナログの入力信号に応じたデジタルの出力データを出力する逐次比較型のＡＤ変換装置であって、変換対象ビットを出力データの上位側から順次に選択するビット選択部と、変換対象ビットが選択される毎に、変換対象ビットの値を判別するための比較データを出力するデータ制御部と、比較データに応じたアナログの比較信号を出力するＤＡ変換部と、比較データをＤＡ変換部に与えてから所定時間遅延したタイミングにおいて、比較開始を指示する比較制御信号を出力するタイミング発生部と、変換対象ビットがより上位ビットの場合に比較制御信号に示された比較開始のタイミングがより遅くなるように、変換対象ビットのビット位置に応じて比較制御信号のタイミングを変更する変更部と、変更部によりタイミングが変更された比較制御信号に示された比較開始のタイミングにおいて、入力信号と比較信号との比較を開始する比較部と、比較部が比較結果を出力した後に、ビット選択部に次の変換対象ビットを選択させる完了信号を出力する完了検出部と、各ビットの値が比較部による比較結果に基づき決定される出力データを出力する出力部と、を備えるＡＤ変換装置を提供する。【０００９】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【図面の簡単な説明】
【００１０】
【図１】図１は、本実施形態に係るＡＤ変換装置１０の構成を示す。
【図２】図２は、シーケンス制御部３４の動作フローを示す。
【図３】図３は、ＡＤ変換装置１０内の信号のタイミングチャートの一例を示す。
【図４】図４は、ＡＤ変換装置１０の非同期逐次比較処理（図２のステップＳ１４）中における動作フローを示す。
【図５】図５は、ＡＤ変換装置１０の非同期逐次比較処理（図２のステップＳ１４）中における、ＡＤ変換装置１０内の信号のタイミングチャートの一例を示す。
【図６】図６は、データ制御部１８による比較データの生成処理の一例を示す。
【図７】図７は、本実施形態に係る比較部２６の構成の一例を示す。
【図８】図８は、本実施形態に係る完了検出部３０の構成の一例を示す。
【図９】図９は、図７に示された構成の比較部２６が出力する正側結果信号および負側結果信号の一例、および、図８に示された完了検出部３０が出力する完了信号の一例を示す。
【図１０】図１０は、本実施形態の第１変形例に係るＡＤ変換装置１０の構成を示す。
【図１１】図１１は、本実施形態の第１変形例に係るメモリ４０に記憶された遅延量の一例を示す。
【図１２】図１２は、本実施形態の第２変形例に係るＡＤ変換装置１０の構成を示す。
【図１３】図１３は、第２変形例に係るＡＤ変換装置１０のキャリブレーション時の処理フローの一例を示す。
【図１４】図１４は、本実施形態の第３変形例に係るＡＤ変換装置１０の構成を示す。
【図１５】図１５は、本実施形態の第４変形例に係るＡＤ変換装置１０の構成を示す。
【図１６】図１６は、本実施形態の第５変形例に係るＡＤ変換装置１０の構成を示す。
【図１７】図１７は、図１６に示された第５変形例に係るＡＤ変換装置１０内の信号のタイミングチャートの一例を示す。
【図１８】図１８は、本実施形態の第６変形例に係るＤＡ変換部２０の構成を比較部２６とともに示す。
【図１９】図１９は、本実施形態の第７変形例に係るＤＡ変換部２０の構成を比較部２６とともに示す。
【発明を実施するための形態】
【００１１】
以下、発明の実施の形態を通じて本発明の（一）側面を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１２】
図１は、本実施形態に係るＡＤ変換装置１０の構成を示す。ＡＤ変換装置１０は、非同期方式の逐次比較型のＡＤ（ＡＮＡＬＯＧ  ＴＯ  ＤＩＧＩＴＡＬ）変換装置であって、アナログの入力信号に応じたデジタルの出力データを出力する。本実施形態において、ＡＤ変換装置１０は、アナログの入力信号の電圧値ＶＩＮをＮビット（Ｎは２以上の整数）のデジタルの出力データＤＯに変換する。
【００１３】
ＡＤ変換装置１０は、Ｓ／Ｈ回路１４と、ビット選択部１６と、データ制御部１８と、ＤＡ変換部２０と、タイミング発生部２２と、変更部２４と、比較部２６と、保持部２８と、完了検出部３０と、出力部３２と、シーケンス制御部３４とを備える。Ｓ／Ｈ回路１４は、入力信号をサンプルする。そして、Ｓ／Ｈ回路１４は、サンプルしたアナログの入力信号をホールドする。
【００１４】
ビット選択部１６は、変換開始信号または完了信号が与えられたことに応じて、変換対象ビットを出力データの上位側から順次に選択する。ビット選択部１６は、一例として、出力データの最上位のビット（第Ｎビット）から最下位ビット（第１ビット）まで、１ビットずつ順次に変換対象ビットを選択してよい。
【００１５】
データ制御部１８は、ビット選択部１６により変換対象ビットが選択される毎に、変換対象ビットの値を判別するための比較データを生成する。すなわち、データ制御部１８は、出力データの変換対象ビットの値が０であるか１であるかを判別するための比較信号を表す比較データを出力する。そして、データ制御部１８は、生成した比較データをＤＡ変換部２０に出力する。なお、比較データの生成方法については、詳細を図６において説明する。
【００１６】
ＤＡ変換部２０は、データ制御部１８から与えられた比較データに応じたアナログの比較信号を出力する。すなわち、ＤＡ変換部２０は、データ制御部１８から比較データが与えられる毎にＤＡ変換をする。ＤＡ変換部２０は、一例として、容量アレイ型のＤＡ変換器であってよい。
【００１７】
タイミング発生部２２は、比較データをＤＡ変換部２０に与えてから所定時間遅延したタイミングにおいて、比較開始を指示する比較制御信号を出力する。さらに、タイミング発生部２２は、比較開始を指示してから所定時間遅延したタイミングにおいて、リセットを指示する比較制御信号を出力する。タイミング発生部２２は、一例として、先行エッジ（例えば立ち上がりエッジ）が比較開始を示し、末尾エッジ（例えば立ち下がりエッジ）がリセットを示すパルス状の比較制御信号を発生してよい。
【００１８】
変更部２４は、変換対象ビットがより上位ビットの場合に、比較制御信号に示された比較開始のタイミングがより遅くなるようにタイミング発生部２２が出力した比較制御信号のタイミングを変更する。すなわち、変更部２４は、比較データがＤＡ変換部２０に与えられてから比較部２６が比較動作を開始するまでの時間（比較部２６の待機時間）を、変換対象ビットが下位ビットである場合より上位ビットである場合の方が長くなるように、制御する。
【００１９】
変更部２４は、一例として、タイミング発生部２２から出力された比較制御信号を、変換対象ビットの位置に応じた遅延量で遅延することによって、比較制御信号のタイミングを変更してよい。そして、変更部２４は、タイミングを変更した比較制御信号を比較部２６に与える。なお、変更部２４は、出力データの全てのビットのうち待機時間が互いに同一となる隣接する一部のビットが含まれるように、比較制御信号のタイミングを変更してもよい。
【００２０】
比較部２６は、変更部２４によりタイミングが変更された比較制御信号に示された比較開始のタイミングにおいて、入力信号と比較信号との比較を開始する。比較部２６は、一例として、比較制御信号の先行エッジ（例えば立ち上がりエッジ）が比較開始を示す場合、当該比較制御信号の先行エッジのタイミングにおいて比較動作を開始してよい。比較部２６は、比較動作を開始してから、入力信号と比較信号とを比較した比較結果を出力する。なお、比較部２６は、比較動作を開始してから比較結果を出力するまでに遅延を生じさせる。比較部２６が比較動作を開始してから比較結果を出力するまで遅延時間を、以下、応答時間という。
【００２１】
比較部２６は、一例として、比較結果として、入力信号が比較信号より大きいか否かを表す論理値を出力してよい。比較部２６は、一例として、入力信号が比較信号より大きい場合には１、入力信号が比較信号以下である場合には０を出力してよい。
【００２２】
そして、比較部２６は、変更部２４によりタイミングが変更された比較制御信号に示されたリセットのタイミングにおいて、比較結果がリセットされる。比較部２６は、一例として、比較制御信号の末尾エッジ（例えば立ち下がりエッジ）がリセットを示す場合、当該比較制御信号の末尾エッジのタイミングにおいてリセット動作を開始してよい。比較部２６は、一例として、比較結果がリセットされたことに応じて、予め定められた論理値（例えば０または１の一方）を出力してよい。なお、以下、比較部２６に比較開始の指示が与えられてから比較部２６がリセットされるまでの期間を比較期間、比較部２６がリセットされてから次に比較部２６に比較開始の指示が与えられるまでの期間をリセット期間と呼ぶ。
【００２３】
このような比較部２６は、ＤＡ変換部２０が比較信号を出力したことに応じて入力信号と比較信号との比較結果を出力し、比較結果を出力した後にリセットされる。なお、本実施形態において、比較部２６は、差動の比較結果を出力する。すなわち、比較部２６は、比較期間において、比較結果を差動の論理値で表す正側結果信号および負側結果信号を出力する。また、比較部２６は、リセット期間において、一方の値に固定された論理値を表す正側結果信号および負側結果信号を出力する。
【００２４】
保持部２８は、比較部２６から比較結果が出力されたことに応じて比較結果を取り込み、取り込んだ比較結果を保持する。保持部２８は、比較部２６の比較結果がリセットされた場合であっても、比較部２６が次に新たな比較結果を出力するまで、取り込んだ比較結果を保持し続ける。なお、本実施形態において、保持部２８は、差動の比較結果を保持する。これに代えて、保持部２８は、差動の比較結果のうち一方の比較結果（例えば正側の比較結果）を保持してもよい。
【００２５】
完了検出部３０は、比較部２６が比較結果を出力した後に、ビット選択部１６に次の変換対象ビットを選択させる完了信号を出力する。本実施形態において、完了検出部３０は、比較部２６が比較結果を出力したことを検出して、比較部２６のリセットに先立って完了信号を出力する。完了検出部３０は、一例として、比較部２６の正側結果信号の論理値と負側結果信号の論理値とが不一致となったタイミングにおいて、完了信号を出力してよい。このような完了検出部３０は、ビット選択部１６により選択される変換対象ビットを、現在のビットから１つ下位のビットへ遷移させることができる。
【００２６】
出力部３２は、出力データの各ビットの値を、比較部２６が出力した比較結果に基づき決定する。出力部３２は、一例として、変換対象ビットに選択されている場合において、入力信号が比較信号より大きいとの比較結果が出力されたビットの値を１、入力信号が比較信号以下との比較結果が出力されたビットの値を０としてよい。そして、出力部３２は、出力データの全てのビットの値を決定したことに応じて、出力データを外部に出力する。出力部３２は、当該出力データを、次の出力データが決定されるまで出力し続ける。
【００２７】
シーケンス制御部３４は、当該ＡＤ変換装置１０の全体の動作を制御する。シーケンス制御部３４は、外部からサンプリング周期を表すクロックを受ける。そして、シーケンス制御部３４は、クロックを受けたことに応じて、サンプル期間およびホールド期間を指定するサンプル信号を生成してＳ／Ｈ回路１４に与える。また、シーケンス制御部３４は、クロックを受けたことに応じて、変換開始信号を生成してビット選択部１６に与える。
【００２８】
図２は、シーケンス制御部３４の動作フローを示す。シーケンス制御部３４は、サンプリング周期毎に（クロックが与えられる毎に）、ステップＳ１２〜ステップＳ１５の処理を実行する（Ｓ１１、Ｓ１６）。
【００２９】
サンプリング周期毎に、まず、シーケンス制御部３４は、Ｓ／Ｈ回路１４に入力信号をサンプルさせる（Ｓ１２）。入力信号のサンプルが完了すると、シーケンス制御部３４は、Ｓ／Ｈ回路１４にサンプルした入力信号をホールドさせる（Ｓ１３）。以後、シーケンス制御部３４は、Ｓ／Ｈ回路１４に入力信号をホールドさせ続ける。
【００３０】
次に、シーケンス制御部３４は、ビット選択部１６に変換開始信号を与えて、ビット選択部１６等に非同期逐次比較処理を実行させる（Ｓ１４）。非同期逐次比較処理の具体的な動作フローは、詳細を図４において説明する。
【００３１】
シーケンス制御部３４は、ビット選択部１６等に非同期逐次比較処理を実行させた結果、入力信号に応じた出力データを出力部３２から出力させることができる。次に、シーケンス制御部３４は、次のサンプリング周期が開始されるまで、当該ＡＤ変換装置１０の動作を休止させる（Ｓ１５）。これにより、シーケンス制御部３４は、当該ＡＤ変換装置１０により消費される電力を抑えることができる。
【００３２】
図３は、ＡＤ変換装置１０内の信号のタイミングチャートの一例を示す。シーケンス制御部３４は、サンプリング周期毎にクロックが与えられる（時刻ｔ１１、ｔ１６）。なお、サンプリング周期は、固定された期間であってもよいし、適宜変動する期間であってもよい。
【００３３】
シーケンス制御部３４は、クロックを受けると、サンプル信号を例えばＨ論理にしてＳ／Ｈ回路１４にサンプル動作を開始させる（時刻ｔ１２）。Ｓ／Ｈ回路１４は、サンプル信号が例えばＨ論理となっている期間において、入力信号をサンプルする（時刻ｔ１２〜ｔ１３）。
【００３４】
次に、シーケンス制御部３４は、サンプル信号をＨ論理にしてから一定期間経過後において、サンプル信号を例えばＬ論理にしてＳ／Ｈ回路１４にホールド動作を開始させる（時刻ｔ１３）。Ｓ／Ｈ回路１４は、サンプル信号が例えばＬ論理となっている期間において、サンプルした入力信号をホールドする（時刻ｔ１３〜時刻ｔ１６）。
【００３５】
次に、シーケンス制御部３４は、Ｓ／Ｈ回路１４にホールド動作を開始させた後に、ビット選択部１６に変換開始信号を与える（時刻ｔ１３）。ビット選択部１６等は、変換開始信号を受けたことに応じて、非同期逐次比較処理を実行する（時刻ｔ１４〜ｔ１５）。そして、シーケンス制御部３４は、非同期逐次比較処理を終了すると（時刻ｔ１５）、次にクロックが与えられるまで、当該ＡＤ変換装置１０の動作を休止する（時刻ｔ１５〜ｔ１６）。
【００３６】
図４は、ＡＤ変換装置１０の非同期逐次比較処理（図２のステップＳ１４）中における動作フローを示す。まず、ビット選択部１６は、変換開始信号または完了信号が与えられたことに応じて（Ｓ２１のＹｅｓ）、現在選択されている変換対象ビットが最下位ビットであるか否かを判定する（Ｓ２２）。
【００３７】
現在選択されている変換対象ビットが最下位ビットでない場合（Ｓ２２のＮｏ）、ビット選択部１６は、出力データの各ビットの中から新たな変換対象ビットを選択する（Ｓ２３）。より具体的には、ビット選択部１６は、変換開始信号を受けた場合、出力データの最上位ビットを変換対象ビットとして選択する。また、ビット選択部１６は、完了信号を受けた場合、現在の変換対象ビットから１つ下位のビットを、新たな変換対象ビットとして選択する。
【００３８】
次に、ビット選択部１６が新たな変換対象ビットを選択すると、データ制御部１８は、選択された変換対象ビットの値を判別するための比較データを生成して、ＤＡ変換部２０に出力する（Ｓ２４）。なお、比較データの生成方法については、詳細を図６において説明する。
【００３９】
次に、ＤＡ変換部２０は、比較データが与えられると、当該比較データに応じた比較信号を出力する（Ｓ２５）。次に、比較部２６は、比較データがＤＡ変換部２０に与えられてから、ＤＡ変換部２０から出力された比較信号が安定するまでの時間（セットリング時間）、比較処理を待機する（Ｓ２６）。次に、比較部２６は、セットリング時間が経過した後、入力信号と比較信号との比較動作を開始する（Ｓ２７）。
【００４０】
次に、比較部２６は、入力信号と比較信号とを比較した比較結果を出力する（Ｓ２８）。次に、出力部３２は、比較部２６が比較結果を出力したことに応じて、出力データの変換対象ビットの値を決定する（Ｓ３０）。出力部３２は、一例として、入力信号が比較信号より大きいとの比較結果が出力された場合には変換対象ビットの値を１、入力信号が比較信号以下との比較結果が出力された場合には変換対象ビットの値を０と決定してよい。そして、比較部２６は、比較動作を開始してから所定の比較期間が経過した後、リセットされる（Ｓ３１）。
【００４１】
ここで、完了検出部３０は、比較部２６が比較結果を出力したことを検出して、比較部２６のリセットに先立って完了信号を出力する（Ｓ２９）。完了検出部３０は、一例として、比較部２６の正側結果信号の論理値と負側結果信号の論理値とが不一致となったタイミングを検出することにより、比較部２６が比較結果を出力したことを検出してもよい。これにより、ビット選択部１６は、比較部２６がリセットされるのに先立って完了信号を受けることができるので（Ｓ２１）、次のビットの処理をより早く開始することができる。
【００４２】
そして、ビット選択部１６は、出力データの最上位ビットから最下位ビットまでの全てのビットを選択すると（Ｓ２２のＹｅｓ）、出力部３２に対して最下位ビットまで処理を終えたことを通知して、処理をステップＳ３２に遷移する。出力部３２は、ビット選択部１６から最下位ビットまで処理を終えたことの通知を受けると、出力データの全てのビットの値を外部に出力する（Ｓ３２）。出力部３２は、出力データを出力すると、非同期逐次比較処理を終了する。
【００４３】
図５は、ＡＤ変換装置１０の非同期逐次比較処理（図２のステップＳ１４）中における、ＡＤ変換装置１０内の信号のタイミングチャートの一例を示す。まず、変換開始信号が出力されたことに応じて（時刻ｔ２１）、ビット選択部１６は、最上位ビット（Ｎビット目）を変換対象ビットとして選択する（時刻ｔ２２）。
【００４４】
次に、データ制御部１８は、当該変換対象ビットの値を判別するための比較データをＤＡ変換部２０に出力する（時刻ｔ２３）。ＤＡ変換部２０は、比較データを受けたことに応じて比較信号を出力する。
【００４５】
次に、比較部２６は、比較信号がセットリングした後に比較開始の指示を受け（時刻ｔ２４）、入力信号と比較信号との比較動作を開始する。比較部２６は、比較開始の指示を受けてから応答時間の経過後、比較結果を出力する（ｔ２５）。そして、比較部２６は、比較開始の指示を受けてから一定期間の経過後に、リセットされる（ｔ２６）。
【００４６】
なお、比較部２６の応答時間（比較開始の指示を受けてから比較結果を出力するまでの時間）は、比較部２６に与えられる比較信号と入力信号との差がより小さい方が、より長くなる。従って、タイミング発生部２２は、比較部２６に比較動作を開始させてから比較部２６をリセットするまでの期間（比較期間）を、比較部２６の応答時間の最悪値と比較して長くするように、比較制御信号の発生タイミングを制御する。これにより、タイミング発生部２２は、比較信号と入力信号との差が微小である場合であっても、確実に、比較部２６が比較結果を出力した後に比較部２６をリセットすることができる。
【００４７】
また、完了検出部３０は、比較部２６が比較結果を出力したことを検出して、リセットに先立って完了信号を出力する（時刻ｔ２５）。ビット選択部１６は、完了信号が出力されたことに応じて、新たな変換対象ビットを選択する（時刻ｔ２７）。そして、以後、ＡＤ変換装置１０は、時刻ｔ２２から時刻ｔ２７までと同様の処理を繰り返す。
【００４８】
ここで、ＤＡ変換部２０から出力される比較信号は、新たな変換対象ビットが選択される毎に変化する。比較信号の変化量は、バイナリサーチにより値が定まるので、変換対象ビットが下位ビットに遷移するにつれて小さくなる。つまり、比較信号の変化量は、変換対象ビットがより上位ビットの場合、より大きくなる。
【００４９】
また、ＤＡ変換部２０のセットリング時間は、比較信号の変化がより大きい方が、より長くなる。従って、ＤＡ変換部２０のセットリング時間は、変換対象ビットがより上位ビットの方が、より長くなる。
【００５０】
そこで、変更部２４は、変換対象ビットがより上位ビットの場合に比較開始のタイミングがより遅くなるように、タイミング発生部２２が出力した比較制御信号のタイミングを変更する。すなわち、変更部２４は、比較データがＤＡ変換部２０に与えられてから比較部２６が比較動作を開始するまでの待機時間Ｔｓを、変換対象ビットが下位ビットである場合より上位ビットである場合の方が長くなるように、制御する。これにより、変更部２４は、変換対象ビットがいずれのビット位置であっても、比較信号がセットリングした後に比較部２６に比較動作を開始させ、且つ、比較信号がセットリングしてから比較部２６が比較を開始するまでの冗長時間を短くすることができる。
【００５１】
以上により、ＡＤ変換装置１０は、比較部２６の比較動作を適切なタイミングで開始することができる。従って、このような、ＡＤ変換装置１０によれば、変換期間をより短くすることができる。
【００５２】
図６は、データ制御部１８による比較データの生成処理の一例を示す。なお、本例において、当該ＡＤ変換装置１０の入力信号範囲は、０以上Ｖｒｅｆ以下である。
【００５３】
データ制御部１８は、ビット選択部１６により変換対象ビットが選択される毎に、選択された変換対象ビットの値を判別するための比較データを出力する。より具体的には、データ制御部１８は、選択された変換対象ビットより上位のビットが比較結果に基づき決定された値であり且つ変換対象ビットが０となる出力データと、変換対象ビットより上位のビットが比較結果に基づき決定された値であり且つ変換対象ビットが１となる出力データとの境界を表す比較データを出力する。これにより、データ制御部１８は、比較信号と入力信号との大きさを比較した比較結果に基づき、当該変換対象ビットの値が０であるかまたは１であるかを出力部３２に判別させることができる。
【００５４】
例えば変換対象ビットが最上位ビット（Ｎビット）である場合、データ制御部１８は、入力信号範囲の中心レベル（Ｖｒｅｆ／２）を表す比較データを出力してよい。データ制御部１８は、一例として、変換対象ビット（最上位ビット）が１とされ、それ以外のビットが０とされた比較データを出力してよい。
【００５５】
さらに、変換対象ビットが下位ビットに遷移していく毎に、データ制御部１８は、バイナリサーチで絞り込まれた比較範囲の中心レベルを表す比較データを出力してよい。データ制御部１８は、一例として、変換対象ビットより上位の各ビットが比較結果に応じて決定された値とされ、変換対象ビットが１とされ、変換対象ビットより下位のビットが０とされた比較データを出力してよい。
【００５６】
図７は、本実施形態に係る比較部２６の構成の一例を示す。比較部２６は、差動増幅器１０２と、正側バッファ１０４と、負側バッファ１０６と、ラッチコア１０８とを備える。差動増幅器１０２は、比較対象となる２つの信号（入力信号ＶＩＮおよび比較信号ＶＲ）を受ける。差動増幅器１０２は、入力信号ＶＩＮおよび比較信号ＶＲの差を増幅した正側差信号ＶＰを、正側出力端子から出力する。また、差動増幅器１０２は、正側差信号ＶＰに対して、コモン電位を中心に正負が反転したレベルの負側差信号ＶＮを、負側出力端子から出力する。
【００５７】
正側バッファ１０４は、正側差信号ＶＰを受けて、正側差信号ＶＰを論理レベルを表す正側結果信号に変換する。本例において、正側バッファ１０４は、正側バッファ内ｎＭＯＳＦＥＴ１４２を有する。正側バッファ内ｎＭＯＳＦＥＴ１４２のゲートには、差動増幅器１０２の正側出力端子から出力された正側差信号ＶＰが与えられる。
【００５８】
負側バッファ１０６は、負側差信号ＶＮを受けて、負側差信号ＶＮを正側結果信号に対して反転した論理レベルを表す負側結果信号に変換する。本例において、負側バッファ１０６は、負側バッファ内ｎＭＯＳＦＥＴ１４４を有する。負側バッファ内ｎＭＯＳＦＥＴ１４４のゲートには、差動増幅器１０２の負側出力端子から出力された負側差信号ＶＮが与えられる。
【００５９】
ラッチコア１０８は、比較期間中において、正側結果信号の論理レベルおよび負側結果信号の論理レベルを保持する。また、ラッチコア１０８は、リセット期間中において、内部に保持している正側結果信号の論理レベルおよび負側結果信号の論理レベルの両者を、所定論理値を表す論理レベルにリセットする。
【００６０】
本例において、ラッチコア１０８は、リセットｎＭＯＳＦＥＴ１４０と、正側ｎＭＯＳＦＥＴ１４６と、正側ｐＭＯＳＦＥＴ１４８と、負側ｎＭＯＳＦＥＴ１５０と、負側ｐＭＯＳＦＥＴ１５２と、正側リセットｐＭＯＳＦＥＴ１５４と、負側リセットｐＭＯＳＦＥＴ１５６とを有する。リセットｎＭＯＳＦＥＴ１４０は、ゲートに比較制御信号が与えられる。リセットｎＭＯＳＦＥＴ１４０のソースは、グランド電位（Ｌ論理レベル）に接続される。リセットｎＭＯＳＦＥＴ１４０のドレインは、正側バッファ内ｎＭＯＳＦＥＴ１４２のソースおよび負側バッファ内ｎＭＯＳＦＥＴ１４４のソースに接続される。このようなリセットｎＭＯＳＦＥＴ１４０は、比較制御信号がＨ論理（比較期間）においてオンとなり、Ｌ論理（リセット期間）においてオフとなる。
【００６１】
正側ｎＭＯＳＦＥＴ１４６のゲートおよび正側ｐＭＯＳＦＥＴ１４８のゲートは、共通に接続される。正側ｎＭＯＳＦＥＴ１４６のドレインおよび正側ｐＭＯＳＦＥＴ１４８のドレインは、共通に接続される。正側ｎＭＯＳＦＥＴ１４６のソースは、負側バッファ内ｎＭＯＳＦＥＴ１４４のドレインに接続される。正側ｐＭＯＳＦＥＴ１４８のソースは、電源電位（Ｈ論理レベル）に接続される。このような正側ｎＭＯＳＦＥＴ１４６および正側ｐＭＯＳＦＥＴ１４８は、ゲートおよびドレインが共通に接続されているので、一方がオンの場合、他方がオフとなるように動作する。
【００６２】
負側ｎＭＯＳＦＥＴ１５０のゲートおよび負側ｐＭＯＳＦＥＴ１５２のゲートは、共通に接続される。負側ｎＭＯＳＦＥＴ１５０のドレインおよび負側ｐＭＯＳＦＥＴ１５２のドレインは、共通に接続される。負側ｎＭＯＳＦＥＴ１５０のソースは、正側バッファ内ｎＭＯＳＦＥＴ１４２のドレインに接続される。負側ｐＭＯＳＦＥＴ１５２のソースは、電源電位（Ｈ論理レベル）に接続される。このような負側ｎＭＯＳＦＥＴ１５０および負側ｐＭＯＳＦＥＴ１５２は、ゲートおよびドレインが共通に接続されているので、一方がオフの場合、他方がオンとなるように動作する。
【００６３】
また、正側ｎＭＯＳＦＥＴ１４６および正側ｐＭＯＳＦＥＴ１４８のドレインは、正側出力端子１６０に接続される。負側ｎＭＯＳＦＥＴ１５０および負側ｐＭＯＳＦＥＴ１５２のドレインは、負側出力端子１６２に接続される。
【００６４】
さらに、正側ｎＭＯＳＦＥＴ１４６および正側ｐＭＯＳＦＥＴ１４８のゲートは、負側ｎＭＯＳＦＥＴ１５０および負側ｐＭＯＳＦＥＴ１５２のドレインに接続される。また、負側ｎＭＯＳＦＥＴ１５０および負側ｐＭＯＳＦＥＴ１５２のゲートは、正側ｎＭＯＳＦＥＴ１４６および正側ｐＭＯＳＦＥＴ１４８のドレインに接続される。
【００６５】
従って、正側ｎＭＯＳＦＥＴ１４６がオン且つ正側ｐＭＯＳＦＥＴ１４８がオフの場合、負側ｎＭＯＳＦＥＴ１５０はオフとなり、負側ｐＭＯＳＦＥＴ１５２は、オンとなる。また、正側ｎＭＯＳＦＥＴ１４６がオフ且つ正側ｐＭＯＳＦＥＴ１４８がオンの場合、負側ｎＭＯＳＦＥＴ１５０は、オンとなり、負側ｐＭＯＳＦＥＴ１５２は、オフとなる。このことから、正側出力端子１６０が電源電位（Ｈ論理レベル）の場合には、負側出力端子１６２がグランド電位（Ｌ論理レベル）となり、負側出力端子１６２がグランド電位（Ｌ論理レベル）の場合には、正側出力端子１６０が電源電位（Ｈ論理レベル）となるように、互いに反転したスイッチング動作をする。
【００６６】
正側リセットｐＭＯＳＦＥＴ１５４は、ゲートに比較制御信号が与えられる。正側リセットｐＭＯＳＦＥＴ１５４のドレインは、正側出力端子１６０に接続される。正側リセットｐＭＯＳＦＥＴ１５４のソースは、電源電位（Ｈ論理レベル）に接続される。このような正側リセットｐＭＯＳＦＥＴ１５４は、比較制御信号がＨ論理（比較期間）においてオフとなり、Ｌ論理（リセット期間）においてオンとなる。
【００６７】
負側リセットｐＭＯＳＦＥＴ１５６は、ゲートに比較制御信号が与えられる。負側リセットｐＭＯＳＦＥＴ１５６のドレインは、負側出力端子１６２に接続される。負側リセットｐＭＯＳＦＥＴ１５６のソースは、電源電位（Ｈ論理レベル）に接続される。このような負側リセットｐＭＯＳＦＥＴ１５６は、比較制御信号がＨ論理（比較期間）においてオフとなり、Ｌ論理（リセット期間）においてオンとなる。
【００６８】
このような構成の比較部２６は、リセット期間において、リセットｎＭＯＳＦＥＴ１４０がオフ、正側リセットｐＭＯＳＦＥＴ１５４および負側リセットｐＭＯＳＦＥＴ１５６がオンとなる。これにより、比較部２６は、リセット期間において、正側出力端子１６０および負側出力端子１６２から所定論理レベル（Ｈ論理レベル）を出力することができる。
【００６９】
また、このような構成の比較部２６は、比較期間において、リセットｎＭＯＳＦＥＴ１４０がオン、正側リセットｐＭＯＳＦＥＴ１５４および負側リセットｐＭＯＳＦＥＴ１５６がオフとなる。従って、比較期間の開始タイミングにおいて、正側差信号ＶＰが負側差信号ＶＮより大きい場合、正側バッファ内ｎＭＯＳＦＥＴ１４２のドレインの電位が低く、負側バッファ内ｎＭＯＳＦＥＴ１４４のドレインの電位が高くなる。これにより、正側ｎＭＯＳＦＥＴ１４６がオフ、正側ｐＭＯＳＦＥＴ１４８がオン、負側ｎＭＯＳＦＥＴ１５０がオン、負側ｐＭＯＳＦＥＴ１５２がオフとなる。この結果、正側出力端子１６０がＨ論理レベルとなり、負側出力端子１６２がＬ論理レベルとなる。
【００７０】
また、比較期間の開始タイミングにおいて、正側差信号ＶＰが負側差信号ＶＮより小さい場合、正側バッファ内ｎＭＯＳＦＥＴ１４２のドレインの電位が高くなり、負側バッファ内ｎＭＯＳＦＥＴ１４４のドレインの電位が低くなる。これにより、正側ｎＭＯＳＦＥＴ１４６がオン、正側ｐＭＯＳＦＥＴ１４８がオフ、負側ｎＭＯＳＦＥＴ１５０がオフ、負側ｐＭＯＳＦＥＴ１５２がオンとなる。この結果、正側出力端子１６０がＬ論理レベルとなり、負側出力端子１６２がＨ論理レベルとなる。
【００７１】
このようにして比較部２６は、比較期間において、比較結果を差動の論理値で表す正側結果信号および負側結果信号を出力することができる。さらに、比較部２６は、リセット期間において、一方の値に固定された論理値（例えばＨ論理）を表す正側結果信号および負側結果信号を出力することができる。
【００７２】
図８は、本実施形態に係る完了検出部３０の構成の一例を示す。完了検出部３０は、一例として、ＥＸＯＲ回路６０を有してよい。ＥＸＯＲ回路６０は、正側結果信号の論理値と負側結果信号の論理値とが不一致の場合に第１の論理（例えばＨ論理）となり、一致する場合において第２の論理（例えば、Ｌ論理）となる信号を出力する。このようにして、完了検出部３０は、正側結果信号の論理値と負側結果信号の論理値とが不一致となったタイミングにおいて完了信号を出力することができる。
【００７３】
なお、完了検出部３０は、ＥＸＯＲ回路６０に代えて、正側結果信号と負側結果信号との差を増幅した増幅信号を出力する差動増幅器と、増幅信号の絶対値が予め定められた値より大きくなったタイミングにおいて完了信号を出力するコンパレータとを有してもよい。このような構成であっても、ＥＸＯＲ回路６０は、比較部２６のリセットに先立って、完了信号を出力することができる。
【００７４】
図９は、図７に示された構成の比較部２６が出力する正側結果信号および負側結果信号の一例、および、図８に示された完了検出部３０が出力する完了信号の一例を示す。比較部２６内の差動増幅器１０２は、比較開始の指示が与えられると（時刻ｔ１０１）、入力信号と比較信号との差を差動増幅する（時刻ｔ１０１〜ｔ１０２）。比較開始の指示から所定時間遅延した後（時刻ｔ１０２）、比較部２６内の正側バッファ１０４および負側バッファ１０６は、正側結果信号をＨ論理（またはＬ論理）とし、負側結果信号を正側結果信号とは逆の論理とする。ラッチコア１０８は、リセットの指示が与えられるまで、正側結果信号および負側結果信号の論理を保持する（時刻ｔ１０２〜ｔ１０３）。
【００７５】
ここで、完了検出部３０内のＥＸＯＲ回路６０は、正側結果信号の論理および負側結果信号の論理が不一致となったタイミングにおいて（時刻ｔ１０２）、完了信号をＬ論理からＨ論理に変化させる。このようにして、完了検出部３０は、比較部２６のリセットに先立って、完了信号を出力することができる。
【００７６】
図１０は、本実施形態の第１変形例に係るＡＤ変換装置１０の構成を示す。本変形例に係るＡＤ変換装置１０は、図１に示した本実施形態に係るＡＤ変換装置１０と略同一の構成および機能を採るので、本実施形態に係るＡＤ変換装置１０が備える部材と略同一の構成および機能の部材に同一の符号を付け、以下相違点を除き説明を省略する。
【００７７】
本変形例に係るＡＤ変換装置１０は、メモリ４０を更に備える。メモリ４０は、出力データのビット位置毎に遅延量を記憶する。そして、本変形例に係るＡＤ変換装置１０は、ビット選択部１６により選択された変換対象ビットの位置に対応する遅延量をメモリ４０から読み出して、読み出した遅延量に応じて比較制御信号を遅延する。
【００７８】
図１１は、本実施形態の第１変形例に係るメモリ４０に記憶された遅延量の一例を示す。メモリ４０は、一例として、出力データの各ビット位置（例えば、第Ｎビット〜第１ビットのそれぞれ）に対応付けて、遅延量を記憶する。メモリ４０は、一例として、上位ビットの方がより大きい遅延量を記憶してよい。このような本変形例に係るＡＤ変換装置１０は、変換対象ビットの位置に応じた適切なタイミングにおいて、比較部２６に比較動作を開始させることができる。
【００７９】
図１２は、本実施形態の第２変形例に係るＡＤ変換装置１０の構成を示す。本変形例に係るＡＤ変換装置１０は、図１０に示した第１変形例に係るＡＤ変換装置１０と略同一の構成および機能を採るので、第１変形例に係るＡＤ変換装置１０が備える部材と略同一の構成および機能の部材に同一の符号を付け、以下相違点を除き説明を省略する。
【００８０】
本変形例に係るＡＤ変換装置１０は、測定信号発生部４２と、セットリング測定部４４とを更に備える。測定信号発生部４２は、キャリブレーション時において、データ制御部１８が出力した比較データに代えて、測定データをＤＡ変換部２０に与えて、測定データに応じた比較信号をＤＡ変換部２０から出力させる。
【００８１】
また、測定信号発生部４２は、キャリブレーション時において、入力信号に代えて、予め定められたアナログの測定信号をＤＡ変換部２０に与える。また、測定信号発生部４２は、キャリブレーション時において、シーケンス制御部３４に代わって、サンプル信号をＳ／Ｈ回路１４に与える。
【００８２】
セットリング測定部４４は、キャリブレーション時において、測定データがＤＡ変換部２０に与えられてから、測定データに応じた比較信号がセットリングするまでの時間を測定する。また、セットリング測定部４４は、キャリブレーション時において、変更部２４に代わって、比較部２６に比較制御信号を与える。そして、セットリング測定部４４は、測定した時間に基づき出力データのビット位置毎の遅延量を算出してメモリ４０に書き込む。
【００８３】
図１３は、第２変形例に係るＡＤ変換装置１０のキャリブレーション時の処理フローの一例を示す。まず、測定信号発生部４２は、アナログの測定信号をＳ／Ｈ回路１４にサンプルさせる（Ｓ４１）。続いて、測定信号発生部４２は、Ｓ／Ｈ回路１４にサンプルした測定信号をホールドさせる（Ｓ４２）。
【００８４】
次に、測定信号発生部４２は、キャリブレーションを実行するビット（測定対象ビット）のそれぞれについて、ステップＳ４４からステップＳ５４までの処理を実行する（Ｓ４３、Ｓ５５）。
【００８５】
次に、測定信号発生部４２は、設定時間を順次に変更しながら、ステップＳ４５からステップＳ５０までの処理を繰返して実行する（Ｓ４４、Ｓ５１）。なお、設定時間は、ＤＡ変換部２０に測定データを与えてから、比較部２６が比較動作を開始するまでの時間を表す。
【００８６】
ステップＳ４５からステップＳ５０までの一連の処理において、まず、測定信号発生部４２は、第１の測定データをＤＡ変換部２０に与える（Ｓ４５）。続いて、測定信号発生部４２は、所定時間（ＤＡ変換部２０から出力された比較信号がセットリングするのに十分な時間）、処理を待機する（Ｓ４６）。続いて、測定信号発生部４２は、第２の測定データをＤＡ変換部２０に与える（Ｓ４７）。
【００８７】
ここで、第１の測定データ、第２の測定データおよび測定信号は、測定信号が、第１の測定データをＤＡ変換した第１の比較信号と第２の測定データをＤＡ変換した第２の比較信号との間となるような関係を有する。これにより、測定信号発生部４２は、ＤＡ変換部２０に対して第１の測定データを与えた後に第２の測定データを与えた場合、所定タイミングより早く比較部２６が比較動作を開始した場合の比較結果と、所定タイミングより遅く比較部２６が比較動作を開始した場合の比較結果とを、反転した関係とすることができる。
【００８８】
さらに、第１の測定データおよび第２の測定データは、測定対象ビットの値が互いに反転しており、測定対象ビット以外の値が同一となる関係を有してよい。これにより、測定信号発生部４２は、ＤＡ変換部２０に対して第１の測定データを与えた後に第２の測定データを与えた場合、ＤＡ変換部２０から出力される比較信号を、測定対象ビットの重みに応じたレベル分変化させることができる。
【００８９】
さらに、第２の測定データは、測定信号に近接した値であってよい。これにより、測定信号発生部４２は、ＤＡ変換部２０に対して第１の測定データを与えた後に第２の測定データを与えた場合、比較信号がセットリングしたタイミングより早く比較部２６が比較動作を開始した場合の比較結果と、比較信号がセットリングしたタイミングより後に比較部２６が比較動作を開始した場合の比較結果とを反転した関係とすることができる。
【００９０】
次に、セットリング測定部４４は、第２の測定データがＤＡ変換部２０に与えられてから、Ｓ４４において設定された設定時間分、処理を待機する（Ｓ４８）。次に、セットリング測定部４４は、第２の測定データをＤＡ変換部２０に与えてから設定時間を経過したタイミングにおいて、比較部２６に比較動作を開始させる（Ｓ４９）。次に、セットリング測定部４４は、比較部２６による比較結果を取得する（Ｓ５０）。
【００９１】
そして、測定信号発生部４２は、設定時間を順次に変更していき（例えば、設定時間を順次に長くまたは短くしていき）、比較結果が直前の比較結果から反転する（比較結果が変化する）設定時間を検出する（Ｓ４４、Ｓ５１）。測定信号発生部４２は、比較結果が直前の比較結果から反転した設定時間を検出すると、ステップＳ４５からステップＳ５０までの繰返し処理を終了して、処理をステップＳ５２に遷移させる（Ｓ５１）。
【００９２】
次に、セットリング測定部４４は、比較結果が反転した設定時間に基づいて、ＤＡ変換部２０が出力した比較信号のセットリング時間を算出する（Ｓ５２）。セットリング測定部４４は、一例として、測定信号と第１の測定データに応じた第１の比較信号との差、および、測定信号と第２の測定データに応じた第２の比較信号との差の比率と、比較結果が反転したときの設定時間とから、セットリング時間を算出してよい。
【００９３】
次に、セットリング測定部４４は、算出したセットリング時間に基づき、当該ビットが変換対象ビットに選択された場合の遅延量を算出する（Ｓ５３）。次に、セットリング測定部４４は、算出した遅延量をメモリ４０に書き込む（Ｓ５４）。
【００９４】
そして、セットリング測定部４４は、全ての測定対象ビットについてステップＳ４５からＳ５４までの処理を終えると、当該キャリブレーションを終了する。以上の処理を実行することにより、ＡＤ変換装置１０は、出力データのビット位置毎の遅延量を算出して、メモリ４０に書き込むことができる。
【００９５】
図１４は、本実施形態の第３変形例に係るＡＤ変換装置１０の構成を示す。本変形例に係るＡＤ変換装置１０は、図１に示した本実施形態に係るＡＤ変換装置１０と略同一の構成および機能を採るので、本実施形態に係るＡＤ変換装置１０が備える部材と略同一の構成および機能の部材に同一の符号を付け、以下相違点を除き説明を省略する。
【００９６】
本変形例に係る変更部２４は、複数の遅延部５４と、遅延選択部５６とを有する。複数の遅延部５４のそれぞれは、出力データのいずれかのビットに対応付けられる。複数の遅延部５４のそれぞれは、比較制御信号を、対応付けられたビットに応じた遅延量で遅延する。遅延選択部５６は、変換対象ビットのビット位置に対応する遅延部５４が出力した比較制御信号を選択して比較部２６に与える。本変形例に係るＡＤ変換装置１０は、変換対象ビットの位置に応じた適切なタイミングにおいて、比較部２６に比較動作を開始させることができる。
【００９７】
図１５は、本実施形態の第４変形例に係るＡＤ変換装置１０の構成を示す。本変形例に係るＡＤ変換装置１０は、図１に示した本実施形態に係るＡＤ変換装置１０と略同一の構成および機能を採るので、本実施形態に係るＡＤ変換装置１０が備える部材と略同一の構成および機能の部材に同一の符号を付け、以下相違点を除き説明を省略する。
【００９８】
本変形例に係るＡＤ変換装置１０は、保持部２８を備えない構成であってよい。この場合において、データ制御部１８および出力部３２は、比較部２６が比較結果を出力したタイミング（例えば、完了検出部３０が完了信号を出力したタイミング）から、比較部２６がリセットされるまでに、比較部２６が出力した比較結果を取り込む。本変形例に係るＡＤ変換装置１０は、構成を簡易にすることができる。
【００９９】
図１６は、本実施形態の第５変形例に係るＡＤ変換装置１０の構成を示す。本変形例に係るＡＤ変換装置１０は、図１に示した本実施形態に係るＡＤ変換装置１０と略同一の構成および機能を採るので、本実施形態に係るＡＤ変換装置１０が備える部材と略同一の構成および機能の部材に同一の符号を付け、以下相違点を除き説明を省略する。
【０１００】
本変形例に係るＡＤ変換装置１０は、リセット調整部６２を更に備える。リセット調整部６２は、比較部２６が比較を開始したタイミングから、比較部２６が入力信号と比較信号とを比較した比較結果を出力するタイミングまでの応答時間に応じて、次の変換対象ビットについての比較制御信号により示されるリセットのタイミングを変更する。本変形例に係るＡＤ変換装置１０は、比較部２６の比較動作の開始タイミングからリセットのタイミングまでの比較期間を変更することができるので、比較部２６により消費される電力を制御することができる。
【０１０１】
図１７は、図１６に示された第５変形例に係るＡＤ変換装置１０内の信号のタイミングチャートの一例を示す。比較部２６が比較開始の指示を受けてから比較結果を出力するまでの応答時間は、比較部２６に与えられる比較信号と入力信号との差がより小さいほど、より長くなる。従って、タイミング発生部２２は、比較部２６が比較動作を開始してからリセットされるまでの期間（比較期間）を、比較部２６の応答時間の最悪値と比較して長くするように、比較制御信号を制御する。これにより、タイミング発生部２２は、比較部２６が比較結果を出力する前に、比較部２６をリセットしてしまうことを防止することができる。
【０１０２】
ここで、ＤＡ変換部２０から出力される比較信号は、バイナリサーチに応じた変化をする。すなわち、比較信号は、変換対象ビットが１ビットずつ下位に遷移する毎に、直前のレベルから入力信号範囲の１／４レベル、１／８レベル、１／１６レベル、１／３２レベル、１／６４レベル、…、変化する。従って、変換対象ビットが１ビットずつ下位に遷移する過程中のある一のビットにおいて入力信号と比較信号との差が微小であった場合、一のビットの次のビットでの入力信号と比較信号との差は、比較信号の変動量とほぼ同一となる。つまり、ある一のビットにおいて入力信号と比較信号との差が微小であった場合、一のビットの次のビットでの入力信号と比較信号との差は、比較的に大きくなる。
【０１０３】
以上から、ある一のビットにおいて比較部２６の応答時間が長い場合（例えば、比較部２６の応答時間が閾値より長い場合）、ある一のビットの次のビットの比較部２６の応答時間は、比較的に短くなる。そこで、リセット調整部６２は、図１７のＡおよび時刻ｔ３１に示されるように、一例として、比較部２６が比較を開始したタイミングから、比較部２６が入力信号と比較信号とを比較した比較結果を出力するタイミングまでの応答時間ＴＲがより長い場合に、次の変換対象ビットについての比較制御信号により示されるリセットのタイミングをより早くしてよい。これにより、リセット調整部６２は、比較部２６の比較期間（すなわち、比較動作を開始してからリセットされるまでの期間）を短くして、比較部２６により消費される電力を少なくすることができる。
【０１０４】
なお、バイナリサーチをする場合、ＤＡ変換部２０から出力される比較信号の変化量は、変換対象ビットがより下位ビットの方がより小さくなる。従って、比較部２６の応答時間が長い場合であっても、変換対象ビットが比較的に下位ビットの場合、リセット調整部６２は、リセットのタイミングを大きく早めることはできない。そこで、リセット調整部６２は、一例として、変換対象ビットが予め定められたビット位置より上位であることを条件として、応答時間がより長い場合に、次の変換対象ビットについての比較制御信号により示されるリセットのタイミングをより早くしてよい。これにより、リセット調整部６２は、効率よく比較部２６により消費される電力を少なくすることができる。
【０１０５】
図１８は、本実施形態の第６変形例に係るＤＡ変換部２０の構成を比較部２６とともに示す。本変形例に係るＡＤ変換装置１０は、図１に示した本実施形態に係るＡＤ変換装置１０と略同一の構成および機能を採るので、本実施形態に係るＡＤ変換装置１０が備える部材と略同一の構成および機能の部材に同一の符号を付け、以下相違点を除き説明を省略する。
【０１０６】
本変形例に係るＤＡ変換部２０は、Ｓ／Ｈ回路１４の機能を含んだ電荷再配分型のＤＡ変換器であってよい（例えば、米国特許公開公報  ＵＳ２００７／０１３２６２６参照。）。電荷再配分型のＤＡ変換部２０は、サンプル時において、入力信号の電圧（入力電圧）ＶＩＮをサンプルする。また、ＤＡ変換部２０は、ホールド時において、サンプルした入力電圧ＶＩＮをホールドする。さらに、ＤＡ変換部２０は、ホールド時において、与えられた比較データＤＲに応じた電圧（比較電圧）ＶＲから、サンプルした入力電圧ＶＩＮを減じた電圧（ＶＲ−ＶＩＮ）を、出力端から出力する。
【０１０７】
また、本変形例において、比較部２６は、ＤＡ変換部２０の出力端から出力された出力電圧とコモン電位とを比較して、比較結果を出力する。これにより、比較部２６は、入力電圧ＶＩＮと比較電圧ＶＲとを比較した比較結果を出力することができる。
【０１０８】
本変形例に係るＡＤ変換装置１０は、比較的に少ない電力でＡＤ変換をすることができる。なお、本変形例に係るＡＤ変換装置１０は、ＤＡ変換部２０の前段にＳ／Ｈ回路１４を更に備える構成であってもよい。
【０１０９】
図１９は、本実施形態の第７変形例に係るＤＡ変換部２０の構成を比較部２６とともに示す。本変形例に係るＡＤ変換装置１０は、図１に示した本実施形態に係るＡＤ変換装置１０と略同一の構成および機能を採るので、本実施形態に係るＡＤ変換装置１０が備える部材と略同一の構成および機能の部材に同一の符号を付け、以下相違点を除き説明を省略する。
【０１１０】
本変形例に係るＡＤ変換装置１０は、差動のアナログの入力電圧（ＶＩＮ−ｐ、ＶＩＮ−ｎ）に応じたデジタルの出力データを出力する。本変形例に係るＤＡ変換部２０は、正側のＤＡ変換器９６−ｐと、負側のＤＡ変換器９６−ｎとを備える。
【０１１１】
正側のＤＡ変換器９６−ｐは、電荷再配分型であって、サンプル時において正側の入力電圧ＶＩＮ−ｐをサンプルして、ホールド時においてサンプルした正側の入力電圧ＶＩＮ−ｐをホールドする。また、正側のＤＡ変換器９６−ｐは、ホールド時において、参照電圧として、正側参照電圧＋ＶＲＥＦが与えられる。そして、正側のＤＡ変換器９６−ｐは、ホールド時において、比較データＤＲが与えられ、この結果、正側の入力電圧ＶＩＮ−ｐから、比較データＤＲに応じた正側の比較電圧ＶＲ−ｐを減じた電圧（ＶＩＮ−ｐ−ＶＲ−ｐ）を出力する。
【０１１２】
負側のＤＡ変換器９６−ｎは、電荷再配分型であって、サンプル時において負側の入力電圧ＶＩＮ−ｎをサンプルして、ホールド時においてサンプルした負側の入力電圧ＶＩＮ−ｎをホールドする。また、負側のＤＡ変換器９６−ｎは、ホールド時において、参照電圧として、正側参照電圧＋ＶＲＥＦに対して正負が反転した負側参照電圧−ＶＲＥＦが与えられる。そして、負側のＤＡ変換器９６−ｎは、ホールド時において、比較データＤＲが与えられ、この結果、負側の入力電圧ＶＩＮ−ｎから、比較データＤＲに応じた負側の比較電圧ＶＲ−ｎを減じた電圧（ＶＩＮ−ｎ−ＶＲ−ｎ）を出力する。
【０１１３】
また、本変形例において、比較部２６は、正側の入力電圧ＶＩＮ−ｐと負側の入力電圧ＶＩＮ−ｎとの差電圧と、正側の比較電圧ＶＲ−ｐと負側の比較電圧ＶＲ−ｎとの差電圧とを比較した比較結果を出力する。このような比較部２６は、差動の入力電圧ＶＩＮと差動の比較電圧ＶＲとを比較した比較結果を出力することができる。
【０１１４】
以上、本発明の（一）側面を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができる。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
【０１１５】
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【０１１６】
１０  ＡＤ変換装置、１４  Ｓ／Ｈ回路、１６  ビット選択部、１８  データ制御部、２０  ＤＡ変換部、２２  タイミング発生部、２４  変更部、２６  比較部、２８  保持部、３０  完了検出部、３２  出力部、３４  シーケンス制御部、４０  メモリ、４２  測定信号発生部、４４  セットリング測定部、５４  遅延部、５６  遅延選択部、６０  ＥＸＯＲ回路、６２  リセット調整部、１０２  差動増幅器、１０４  正側バッファ、１０６  負側バッファ、１０８  ラッチコア、１４０  リセットｎＭＯＳＦＥＴ、１４２  正側バッファ内ｎＭＯＳＦＥＴ、１４４  負側バッファ内ｎＭＯＳＦＥＴ、１４６  正側ｎＭＯＳＦＥＴ、１４８  正側ｐＭＯＳＦＥＴ、１５０  負側ｎＭＯＳＦＥＴ、１５２  負側ｐＭＯＳＦＥＴ、１５４  正側リセットｐＭＯＳＦＥＴ、１５６  負側リセットｐＭＯＳＦＥＴ、１６０  正側出力端子、１６２  負側出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【国際調査報告】
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