(57)【要約】  交流架線より変圧器を介して入力された交流電圧を直流電圧に変換するＰＷＭコンバータ３の動作を制御するコンバータ制御部２０を備えた交流電気車の制御装置において、コンバータ制御部２０で実行される演算処理は、少なくとも第１〜第６の演算処理ブロックに区分されており、当該第１〜第６の演算処理ブロックはＦＰＧＡで構成されるとともに、第１〜第３の演算処理ブロックおよび第４、第５の演算処理ブロックは、同時並行処理が可能となるように構成されている。
2010013343.tif 000002
【特許請求の範囲】
【請求項１】
交流架線より変圧器を介して入力された交流電圧を直流電圧に変換するＰＷＭコンバータを有する交流電気車に適用され、当該ＰＷＭコンバータの動作を制御するコンバータ制御部を備えた交流電気車の制御装置において、
前記コンバータ制御部で実行される演算処理は、複数の演算処理ブロックに区分されており、
前記区分された複数の演算処理ブロックはＦＰＧＡで構成されるとともに、当該区分された複数の演算処理ブロックの幾つかは同時並行処理が可能となるように構成されている
ことを特徴とする交流電気車の制御装置。
【請求項２】
前記ＦＰＧＡで構成された演算処理ブロックの演算において使用するゲイン定数およびフィルタ定数を含む定数の設定または変更は、当該ＦＰＧＡで構成された演算処理ブロック以外の処理ブロックにおけるソフトウエア処理によって行われることを特徴とする請求項１に記載の交流電気車の制御装置。
【請求項３】
前記ＦＰＧＡで構成された複数の演算処理ブロックには、
所定の直流電圧基準と、実際のコンバータ直流電圧とに基づき、直流電圧補正量を算出して出力する第１の演算処理部と、
コンバータ出力電流に基づいてコンバータ入力電流のフィードフォワード量を算出して出力する第２の演算処理部と、
フィルタを介した架線電圧を出力するとともに、架線電圧のフィルタ出力により基本正弦波を算出して出力する第３の演算処理部と、
が含まれることを特徴とする請求項１または２に記載の交流電気車の制御装置。
【請求項４】
前記第１の演算処理部、前記第２の演算処理部、および前記第３の演算処理部は、同時並行処理が可能となるように構成されていることを特徴とする請求項３に記載の交流電気車の制御装置。
【請求項５】
前記ＦＰＧＡで構成された複数の演算処理ブロックには、
直流電圧補正量、コンバータ入力電流の２次電流フィードフォワード量、基本正弦波、およびコンバータ入力電流に基づき、コンバータ電圧基準の生成に必要な第１の補正量を算出して出力する第４の演算処理部と、
架線電圧のフィルタ出力と、コンバータ入力電流とに基づき、コンバータ電圧基準の生成に必要な第２の補正量を算出する第５の演算処理部と、
が含まれることを特徴とする請求項１〜４の何れか１項に記載の交流電気車の制御装置。
【請求項６】
前記第４の演算処理部および前記第５の演算処理部は、同時並行処理が可能となるように構成されていることを特徴とする請求項５に記載の交流電気車の制御装置。
【請求項７】
前記ＦＰＧＡで構成された複数の演算処理ブロックには、
前記第１の補正量と、前記第２の補正量とに基づき、コンバータ電圧基準を算出して出力する第６の演算処理部と、
基本正弦波に基づき、前記ＰＷＭコンバータを駆動するためのＰＷＭ信号の生成に必要なキャリアを算出して出力する第７の演算処理部と、
前記コンバータ電圧基準と、前記キャリアとに基づき、前記ＰＷＭ信号を生成して出力する第８の演算処理部と、
が含まれることを特徴とする請求項５または６に記載の交流電気車の制御装置。
【請求項８】
前記第６の演算処理部および前記第７の演算処理部は、同時並行処理が可能となるように構成されていることを特徴とする請求項７に記載の交流電気車の制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、交流電気車の制御装置に関するものであり、特に、コンバータ部の制御演算をＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｌｌｅｙ）にて処理するようにした交流電気車の制御装置に関するものである。
【背景技術】
【０００２】
従来の交流電気車の制御装置におけるコンバータ制御部の典型的な構成は、例えば下記特許文献１の図２などに示されている。この特許文献１に示されるコンバータ制御部を含み、従来のコンバータ制御部では、コンバータ制御による制御演算の多くがアナログ量の加減乗除を主とした演算の集合体であり、浮動小数点数の演算による構成が容易であるという理由で、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）を用いたソフトウエアによる演算処理が主流となっていた。【０００３】
【特許文献１】特開昭６２−７７８６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述のように、従来の交流電気車の制御装置におけるコンバータ制御部では、ＤＳＰを用いたソフトウエアによる演算処理が中心となって構成されていた。【０００５】
しかしながら、ＤＳＰによるソフトウエア演算の場合、一般的にハードウエア演算に比べて処理速度を速くすることができず、更なる制御精度向上が図り難いという課題があった。【０００６】
また、ＤＳＰによるソフトウエア演算が主体となる場合、処理速度の比較的速い制御モジュール（ハードウエア）と、処理速度の遅い制御モジュール（ソフトウエア）との間のデータ授受において、意図しない遅れやタイミングずれが生じ、結果としてコンバータ動作により発生する帰線電流の高調波に理想的には発生しない電源周波の非同期成分が重畳し、他の信号機器の動作を妨害し得るという問題点があった。【０００７】
なお、ＤＳＰを用いたソフトウエアによる演算処理に代え、ＦＰＧＡによる演算処理を中心とする構成に変更することも考えられる。しかしながら、コンバータ制御部の演算は、アナログ量の加減乗除を主とした演算であるため、固定小数点数の演算を行うＦＰＧＡで精度を有した演算を行うには大きなビット数が必要となり、結果としてＦＰＧＡ本来の特徴である処理速度の速い演算が困難になるという問題点があった。【０００８】
本発明は、上記に鑑みてなされたものであって、コンバータ制御部の制御演算をＦＰＧＡにて処理する場合に、処理速度の低下を抑止して所望の制御精度を確保しつつ、帰線高調波の影響を低減することができる交流電気車の制御装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決し、目的を達成するため、本発明にかかる交流電気車の制御装置は、交流架線より変圧器を介して入力された交流電圧を直流電圧に変換するＰＷＭコンバータを有する交流電気車に適用され、当該ＰＷＭコンバータの動作を制御するコンバータ制御部を備えた交流電気車の制御装置において、前記コンバータ制御部で実行される演算処理は、複数の演算処理ブロックに区分されており、前記区分された複数の演算処理ブロックはＦＰＧＡで構成されるとともに、当該区分された複数の演算処理ブロックの幾つかは同時並行処理が可能となるように構成されていることを特徴とする。
【発明の効果】
【００１０】
本発明にかかる交流電気車の制御装置によれば、コンバータ制御部で実行される演算処理ブロックは、複数の演算処理ブロックに区分されるとともに、当該区分された複数の演算処理ブロックはＦＰＧＡで構成され、かつ、当該区分された複数の演算処理ブロックの幾つかは同時並行処理が可能となるように構成されているので、処理速度の低下を抑止して所望の制御精度を確保しつつ、帰線高調波の影響を低減することができるという効果を得ることが可能となる。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の実施の形態にかかるコンバータ制御部の構成を主体として示す機能ブロック図である。
【図２】図２は、図１に示したコンバータ制御部２０における各処理の流れを示す図である。
【図３】図３は、図２に示した信号入力処理・Ａ／Ｄ変換処理ブロックの具体的な処理内容を示した図である。
【図４】図４は、図１とは異なる構成の交流電気車に適用される制御装置の構成を示す図である。
【図５】図５は、図１および図４とは異なる構成の交流電気車に適用される制御装置の構成を示す図である。
【符号の説明】
【００１２】
１  パンダグラフ
２  主変圧器
３  ＰＷＭコンバータ
４  負荷
６ａ〜６ｄ  Ａ／Ｄ変換器
７ａ，７ｂ  フィルタ
８  基本正弦波生成部
９  余弦波生成部
１０ａ〜１０ｃ  演算増幅器
１１ａ〜１１ｅ  加減算器
１２  乗算器
１３  定電圧制御部
１４  キャリア生成部
１５  ＰＷＭ信号生成部
１８  架線
２０  コンバータ制御部
２１  第１の演算処理部
２２  第２の演算処理部
２３  第３の演算処理部
２４  第４の演算処理部
２５  第５の演算処理部
２６  第６の演算処理部
３１  信号入力処理・Ａ／Ｄ変換処理ブロック
３２Ａ  第１の演算処理ブロック
３２Ｂ  第２の演算処理ブロック
３２Ｃ  第３の演算処理ブロック
３３Ａ  第４の演算処理ブロック
３３Ｂ  第５の演算処理ブロック
３４Ａ  第６の演算処理ブロック
３４Ｂ  第７の演算処理（キャリア波生成処理）ブロック
３５  第８の演算処理（ＰＷＭ信号生成処理）ブロック
３６  信号出力処理ブロック
４１  第１の処理期間
４２  第２の処理期間
４３  第３の処理期間
４４  第４の処理期間
４５  第５の処理期間
４６  第６の処理期間
５１  コンバータ直流電圧ＶｄのＡ／Ｄ変換処理
５２  コンバータ出力電流ＩＬのＡ／Ｄ変換処理
５３  架線電圧ＶｓのＡ／Ｄ変換処理
５４  コンバータ入力電流ＩｓのＡ／Ｄ変換処理
５５  直流電圧基準Ｖｄ*の信号入力処理
５６  ゲイン定数Ｇ１，Ｇ２，Ｇ３の入力処理
５７  フィルタ定数の入力処理
【発明を実施するための最良の形態】
【００１３】
以下に添付図面参照して、本発明にかかる交流電気車の制御装置の実施の形態を詳細に説明する。なお、以下に示す実施の形態により本発明が限定されるものではない。【００１４】
図１は、本発明の実施の形態にかかるコンバータ制御部の構成を主体として示す機能ブロック図であり、上段部には交流電気車の駆動系を示し、下段部には交流電気車の制御系を成すコンバータ制御部２０を示している。【００１５】
図１において、交流電気車の駆動系では、交流架線１８からの交流電力が入力されるパンダグラフ１、パンダグラフ１から供給される交流電力を入力とする主変圧器２、主変圧器２の交流電圧が印加され、印加された交流電圧を直流電圧に変換するＰＷＭコンバータ３、ＰＷＭコンバータ３の直流電圧を平滑化するフィルタコンデンサ（以下「ＦＣ」と表記）５、およびＦＣ５にて平滑化された直流電圧にて駆動される負荷４を備えて構成される。なお、負荷４には、ＰＷＭコンバータ３から出力される直流電圧を交流電圧に変換するインバータ、このインバータの交流電圧が印加される交流モータ、交流モータにて駆動される鉄道車両などが含まれる。【００１６】
一方、交流電気車の制御系を成すコンバータ制御部２０は、第１〜第６の演算処理部２１〜２６、キャリア生成部１４、ＰＷＭ信号生成部１５、およびＡＤ変換器６（６ａ〜６ｄ）を備えて構成される。【００１７】
第１の演算処理部２１は、フィルタ７ａ、加減算器１１ａ、定電圧制御部１３を備えており、内部で生成される所定の直流電圧基準Ｖｄ*と、実際のコンバータ直流電圧Ｖｄとに基づき、直流電圧補正量Ｖｄａを算出する。なお、コンバータ直流電圧Ｖｄは、例えば図示のように、ＦＣ５の両端電圧を検出した検出値を用いることができる。【００１８】
第２の演算処理部２２は、演算増幅器（図中の「Ｇ１」はゲイン値を表す、以下同様に図示）１０ａを備えており、コンバータ出力電流ＩＬに基づいてコンバータ入力電流のフィードフォワード量（以下「２次電流フィードフォワード量」という）Ｉｓｆを算出する。なお、コンバータ出力電流ＩＬは、例えば図示のように、ＰＷＭコンバータ３と負荷４とを繋ぐ直流母線に流れる電流を検出した検出値を用いることができる。【００１９】
第３の演算処理部２３は、フィルタ７ｂ、基本正弦波生成部８を備えており、架線電圧Ｖｓのフィルタ出力に基づいて基本正弦波ＳＷＦを算出する。なお、第３の演算処理部２３は、基本正弦波ＳＷＦとともに、フィルタ７ｂを介して架線電圧Ｖｓ０も出力する。【００２０】
第４の演算処理部２４は、加減算器１１ｂ，１１ｃ、乗算器１２、演算増幅器１０ｂを備えており、直流電圧補正量Ｖｄａ、２次電流フィードフォワード量Ｉｓｆ、基本正弦波ＳＷＦ、およびコンバータ入力電流Ｉｓに基づき、後述するコンバータ電圧基準Ｖｃの生成に必要な第１の補正量Ｖｓｐを算出する。【００２１】
第５の演算処理部２５は、余弦波生成部９、演算増幅器１０ｃ、加減算器１１ｅを備えており、架線電圧フィルタ出力Ｖｓ０と、コンバータ入力電流Ｉｓとに基づき、コンバータ電圧基準Ｖｃの生成に必要な第２の補正量Ｖｃｉを算出する。【００２２】
第６の演算処理部２６は、加減算器１１ｄを備えており、第１の補正量Ｖｓｐと、第２の補正量Ｖｃｉとに基づき、コンバータ電圧基準Ｖｃを算出する。【００２３】
キャリア生成部１４は、基本正弦波ＳＷＦに基づいてＰＷＭ信号の生成に必要なキャリアＳＡを算出する。【００２４】
ＰＷＭ信号生成部１５は、コンバータ電圧基準ＶｃとキャリアＳＡとに基づき、ＰＷＭコンバータ３に具備されるスイッチング素子（図示省略）を駆動するためのＰＷＭ信号を生成出力する。【００２５】
なお、図１では、２次電流フィードフォワード量Ｉｓｆを算出する第２の演算処理部２２を有する構成を示したが、第２の演算処理部２２を省略してもコンバータ制御は可能である。ただし、第２の演算処理部２２は同時演算が可能な処理部でもあり、本実施の形態の動作を説明する上でキーとなる処理部の一つを成す。このため、これ以降の説明では、第２の演算処理部２２を含むことを前提とした説明を行う。【００２６】
つぎに、コンバータ制御部２０のより詳細な動作説明を図１および図２の各図面を参照して説明する。ここで、図２は、図１に示したコンバータ制御部２０における各処理の流れを示す図である。【００２７】
本実施の形態にかかるコンバータ制御部２０では、コンバータ制御部２０で実行される各部演算処理等を、図２に示すように、コンバータ制御部全体の処理周期Ｔ１内における第１の処理期間４１〜第６の処理期間４６までの６つの処理期間に区分している。具体的に、第１の処理期間４１では、信号入力処理・Ａ／Ｄ（アナログ／ディジタル）変換処理ブロック３１による処理が実行され、第２の処理期間４２では、第１の演算処理ブロック３２Ａ、第２の演算処理ブロック３２Ｂおよび第３の演算処理ブロック３２Ｃによる各処理が実行され、第３の処理期間４３では、第４の演算処理ブロック３３Ａおよび第５の演算処理ブロック３３Ｂによる各処理が実行され、第４の処理期間４４では、第６の演算処理ブロック３４Ａおよび第７の演算処理（キャリア波生成処理）ブロック３４Ｂによる各処理が実行され、第５の処理期間４５では、第８の演算処理（ＰＷＭ信号生成処理）ブロック３５による処理が実行され、第６の処理期間４６では、信号出力処理ブロック３６による処理が実行される。【００２８】
なお、図２では、第５の演算処理ブロック３３Ｂおよび第７の演算処理ブロック３４Ｂによる各処理の開始時期を、第４の演算処理ブロック３３Ａによる処理の開始時期に合わせたように示しているが、この限りではない。例えば、第５の演算処理ブロック３３Ｂは、第４の演算処理ブロック３３Ａよりも先行して実施することが可能であるとともに、自己の処理の完了時期と第４の演算処理ブロック３３Ａの処理完了時期とをほぼ一致させるように、第３の処理期間４３内の任意の時点を処理の開始時点に設定することも可能である。また、第７の演算処理ブロック３４Ｂは、自己の処理の完了時期と第６の演算処理ブロック３４Ａの処理完了時期とをほぼ一致させるように、第３の処理期間４３および第４の処理期間４４による各処理期間内の任意の時点を処理の開始時点に設定することが可能である。【００２９】
つぎに、各処理ブロックについて説明する。信号入力処理・Ａ／Ｄ変換処理ブロック３１には、Ａ／Ｄ変換器６ａ〜６ｄにて行われるＡ／Ｄ変換処理、演算増幅器１０ａ〜１０ｃにおける各ゲインの設定処理、フィルタ７ａ，７ｂにおけるフィルタ定数の入力処理などが含まれる。また、第１の演算処理ブロック３２Ａは、第１の演算処理部２１によって実行される処理に対応する。以下、同様に、第２の演算処理ブロック３２Ｂは、第２の演算処理部２２によって実行される処理に対応し、第３の演算処理ブロック３２Ｃは、第３の演算処理部２３によって実行される処理に対応し、第４の演算処理ブロック３３Ａは、第４の演算処理部２４によって実行される処理に対応し、第５の演算処理ブロック３３Ｂは、第５の演算処理部２５によって実行される処理に対応し、第６の演算処理ブロック３４Ａは、第６の演算処理部２６によって実行される処理に対応する。さらに、第７の演算処理（キャリア波生成処理）ブロック３４Ｂは、キャリア生成部１４によって実行される処理に対応し、第８の演算処理（ＰＷＭ信号成処理）ブロック３５は、ＰＷＭ信号生成部１５によって実行される処理に対応する。また、信号出力処理ブロック３６は、ＰＷＭ信号をＰＷＭコンバータ３に出力する際のインタフェース処理などに対応する。【００３０】
つぎに、本実施の形態にかかるコンバータ制御部２０の動作を図１に示す各構成要素と図２に示す各処理ブロックとに関係づけて説明する。【００３１】
（第１の演算処理部２１の動作）
コンバータ制御部２０に入力されたコンバータ出力電圧Ｖｄは、Ａ／Ｄ変換器６ａにてディジタル信号に変換される（信号入力処理・Ａ／Ｄ変換処理ブロック３１）。変換されたディジタル信号は、第１の演算処理部２１内のフィルタ７ａに入力され、加減算器１１ａで直流電圧基準Ｖｄ*とフィルタ７ａの出力との差分が算出され、定電圧制御部１３で直流電圧補正量Ｖｄａが算出される（第１の演算処理ブロック３２Ａ）。【００３２】
（第２の演算処理部２２の動作）
コンバータ制御部２０に入力されたコンバータ出力電流ＩＬは、Ａ／Ｄ変換器６ｂにてディジタル信号に変換される（信号入力処理・Ａ／Ｄ変換処理ブロック３１）。変換されたディジタル信号は、第２の演算処理部２２内の演算増幅器１０ａにて、ゲインＧ１を乗じた２次電流フィードフォワード量Ｉｓｆが算出される（第２の演算処理ブロック３２Ｂ）。【００３３】
（第３の演算処理部２３の動作）
コンバータ制御部２０に入力された架線電圧Ｖｓは、Ａ／Ｄ変換器６ｄにてディジタル信号に変換される（信号入力処理・Ａ／Ｄ変換処理ブロック３１）。変換されたディジタル信号は、第３の演算処理部２３内のフィルタ７ｂに入力され、架線電圧フィルタ出力Ｖｓ０が生成されるとともに、架線電圧フィルタ出力Ｖｓ０が基本正弦波生成部８に入力され、基本正弦波ＳＷＦが算出される（第３の演算処理ブロック３２Ｃ）。【００３４】
なお、これら第１の演算処理部２１〜第３の演算処理部２３の動作は、同時並行処理が可能であるため、ＦＰＧＡ上で異なる回路を用いた演算処理とすることができる。【００３５】
（第４の演算処理部２４の動作）
コンバータ制御部２０に入力されたコンバータ入力電流Ｉｓは、Ａ／Ｄ変換器６ｃにてディジタル信号に変換される（信号入力処理・Ａ／Ｄ変換処理ブロック３１）。一方、第１の演算処理部２１〜第３の演算処理部２３による各出力である、直流電圧補正量Ｖｄａ、２次電流フィードフォワード量Ｉｓｆ、基本正弦波ＳＷＦは、第４の演算処理部２４に入力される。ここで、直流電圧補正量Ｖｄａと２次電流フィードフォワード量Ｉｓｆは、第４の演算処理部２４内の加減算器１１ｂに入力され、その加算出力Ｉｓｐが乗算器１２によって基本正弦波ＳＷＦと乗算され、コンバータ入力電流基準Ｉｓ*が算出されるとともに、Ａ／Ｄ変換器６ｃにてディジタル信号に変換されたコンバータ入力電流Ｉｓとの偏差ΔＩｓが加減算器１１ｃで算出され、演算増幅器１０ｂにてゲインＧ２を乗じた第１の補正量Ｖｓｐが算出される（以上、第４の演算処理ブロック３３Ａ）。【００３６】
（第５の演算処理部２５の動作）
Ａ／Ｄ変換器６ｃにてディジタル信号に変換されコンバータ入力電流Ｉｓは、第５の演算処理部２５内の余弦波生成部９にも入力される（信号入力処理・Ａ／Ｄ変換処理ブロック３１）。第５の演算処理部２５では、コンバータ入力電流Ｉｓに基づき余弦波生成部９にて余弦波ＣＷＦが生成されるとともに、演算増幅器１０ｃにてゲインＧ３を乗じた補正量ＶＬが算出される。算出された補正量ＶＬと第３の演算処理部２３から入力された架線電圧フィルタ出力Ｖｓ０とが加減算器１１ｅに入力され、その減算出力が第２の補正量Ｖｃｉとして算出される（以上、第５の演算処理ブロック３３Ｂ）。【００３７】
なお、これら第４の演算処理部２４および第５の演算処理部２５の動作も、同時並行処理が可能であるため、ＦＰＧＡ上で異なる回路を用いた演算処理とすることができる。【００３８】
（第６の演算処理部２６の動作）
第４の演算処理部２４および第５の演算処理部２５による各出力である、第１の補正量Ｖｓｐおよび第２の補正量Ｖｃｉは、第６の演算処理部２６内の加減算器１１ｄに入力され、その減算出力がコンバータ電圧基準Ｖｃとして算出される（第６の演算処理ブロック３４Ａ）。【００３９】
（キャリア生成部１４の動作）
キャリア生成部１４では、第３の演算処理部２３から入力された基本正弦波ＳＷＦに基づき、ＰＷＭ信号の生成に必要なキャリアＳＡが算出される（第７の演算処理ブロック３４Ｂ）。なお、キャリア生成部１４による演算処理は、上記第４の演算処理部２４および第５の演算処理部２５による各演算処理と並行して実施してもよいし、上記第６の演算処理部２６による演算処理と並行して実施してもよい。【００４０】
（ＰＷＭ信号生成部１５の動作）
ＰＷＭ信号生成部１５では、上記第６の演算処理部２６で算出されたコンバータ電圧基準Ｖｃと、キャリア生成部１４で算出されたＳＡとに基づき、ＰＷＭコンバータ３を駆動するＰＷＭ制御信号が生成される（第８の演算処理ブロック３５）。また、生成されたＰＷＭ制御信号は、ＰＷＭコンバータ３に向けて出力される（信号出力処理ブロック３６）。【００４１】
上述のように、本実施の形態にかかるコンバータ制御部では、各演算処理等をコンバータ制御部全体の処理周期Ｔ１内で行うとともに、これらの各演算処理が処理周期Ｔ１内に収まるようにＦＰＧＡにて行うようにしている。【００４２】
図３は、図２に示した信号入力処理・Ａ／Ｄ変換処理ブロックの具体的な処理内容を示した図である。図３に示すように、信号入力処理・Ａ／Ｄ変換処理ブロックでは、コンバータ直流電圧ＶｄのＡ／Ｄ変換処理５１、コンバータ出力電流ＩＬのＡ／Ｄ変換処理５２、架線電圧ＶｓのＡ／Ｄ変換処理５３、コンバータ入力電流ＩｓのＡ／Ｄ変換処理５４、直流電圧基準Ｖｄ*の信号入力処理５５、ゲイン定数Ｇ１，Ｇ２，Ｇ３の入力処理５６、フィルタ定数の入力処理５７などの処理が行われる。【００４３】
ここで、ＦＰＧＡにてコンバータ制御部の演算を実現する場合、各演算に用いる定数をＦＰＧＡに組み込んでおくことが考えられる。しかしながら、ＦＰＧＡ論理の変更はソフトウエア論理の変更に比べて特殊な器材が必要となり、作業が煩雑になる。このため、例えば調整の段階で制御部の定数を変更しようとした際に簡単に変更作業が行えず、調整に時間がかかる。【００４４】
一方、本実施の形態にかかるコンバータ制御部では、図３に示すように、信号入力処理・Ａ／Ｄ変換処理ブロック３１において、制御演算で用いるゲイン定数Ｇ１〜Ｇ３やフィルタ定数の設定または変更をソフトウエアから読み込む構成としているので、調整に時間がかかるという問題は発生しない。すなわち、本実施の形態にかかるコンバータ制御部では、ゲイン定数やフィルタ定数の変更を、ソフトウエアの変更で実現するようにしているので、ＦＰＧＡ組込み定数の変更のような特別な器材や手順を必要としなくなり、調整の容易化、時間短縮を図ることができる。【００４５】
なお、図２および図３に示す処理では、ゲイン定数やフィルタ定数の読み込みは、各処理周期の冒頭において実行するようにしているが、この限りではない。例えば、電源投入直後のような予め決められたタイミングにて読み込み処理を行うようにしてもよく、本実施の形態と同様な効果が得られる。【００４６】
上述したように、本実施の形態による交流電気車の制御装置によれば、コンバータ制御部の演算をＦＰＧＡにて実現する際に、コンバータ制御に必要な複数の演算処理のうち、同時演算が可能な演算処理の幾つかを組合せて並行処理するようにしているので、ビット数が大きい固定小数点数演算でありながら、高速での処理を実現できる。【００４７】
また、本実施の形態による交流電気車の制御装置によれば、コンバータ制御に必要な複数の演算処理をＦＰＧＡによる処理の中で全て完結させることができるので、処理速度の異なる制御モジュール間における意図しない処理の遅れやタイミングずれなどを回避することができる。その結果、コンバータ動作により発生する帰線高調波を低減することができ、他の信号機器の動作に対する影響を小さくすることが可能となる。【００４８】
また、本実施の形態による交流電気車の制御装置によれば、制御演算で用いるゲイン定数やフィルタ定数の変更を、ソフトウエアの変更で実現できるので、ＦＰＧＡ組込み定数の変更のような特別な器材や手順が不要となり、調整の容易化、調整時間の短縮化が可能となる。【００４９】
図４は、図１とは異なる構成の交流電気車に適用される制御装置の構成を示す図である。図１の制御装置では、架線電圧Ｖｓとして主変圧器２の１次側の電圧をモニタするように構成していたが、図４の制御装置では、主変圧器２の３次側の電圧をモニタするように構成している。なお、主変圧器２の３次側の電圧をモニタする構成であっても、コンバータ制御部２０を図１と同一または同等に構成することで、上記した制御装置と同様な効果が得られることは言うまでもない。【００５０】
また、図５は、図１および図４とは異なる構成の交流電気車に適用される制御装置の構成を示す図である。図１の交流電気車は１台のＰＷＭコンバータを有する構成であったが、図５の交流電気車は２台のＰＷＭコンバータが負荷に対して並列に接続されている。このような交流電気車の場合、図５に示すように、第１の演算処理部２１および第２の演算処理部２２を共通化する一方で、第３の演算処理部２３〜第６の演算処理部２６、ならびにキャリア生成部１４およびＰＷＭ信号生成部１５を個別に設けることで、図２と同様な演算処理ブロックに分割した処理が可能となる。したがって、図５に示す制御装置の構成であっても、上記した制御装置と同様な効果が得られることは言うまでもない。【００５１】
また、本実施の形態にかかる制御装置では、信号入力処理・Ａ／Ｄ変換処理ブロックおよび信号出力処理ブロック３６以外の演算処理ブロックを、第１〜第８の演算処理ブロックに区分しているため、図１、図４、図５のように交流電気車の仕様・構成、あるいは制御装置の仕様・構成が変更される場合であっても、当該仕様等変更に対応して必要な演算ブロックのみ変更すればよいので、機種変更・調整の容易化、時間短縮化が可能となる。また、故障などの不具合に対しても故障の切り分けが容易になるので、復旧の容易性と装置の信頼性を向上させることが可能となる。【００５２】
なお、本実施の形態のように制御装置の演算処理を第１〜第８の演算処理ブロックに区分した場合、個々のリソースが小さくなり、ＦＰＧＡ上の配置の自由度が増加する。このため、高速演算処理を維持しつつ、比較的小型のＦＰＧＡを複数構成することができ、制御装置全体の小型化を図ることも可能である。
【産業上の利用可能性】
【００５３】
以上のように、本発明にかかる交流電気車の制御装置は、コンバータ部の制御演算をＦＰＧＡにて処理することができる発明として有用である。
【図１】
2010013343.tif 000003
【図２】
2010013343.tif 000004
【図３】
2010013343.tif 000005
【図４】
2010013343.tif 000006
【図５】
2010013343.tif 000007
【手続補正書】
【提出日】平成21年3月9日(2009.3.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
交流架線より変圧器を介して入力された交流電圧を直流電圧に変換するＰＷＭコンバータを有する交流電気車に適用され、当該ＰＷＭコンバータの動作を制御するコンバータ制御部を備えた交流電気車の制御装置において、
前記コンバータ制御部は、ＦＰＧＡで構成された複数の演算処理部に区分され、
前記ＦＰＧＡで構成された複数の演算処理部は、
所定の直流電圧基準と前記コンバータの直流電圧とに基づき、直流電圧補正量を算出して出力する第１の演算処理部と、
前記第１の演算処理部と同時並行処理され、フィルタを介した架線電圧に基づき、基本正弦波を算出して出力する第３の演算処理部と、
前記直流電圧補正量、前記基本正弦波、および前記コンバータの入力電流に基づき、コンバータ電圧基準の生成に関する第１の補正量を算出して出力する第４の演算処理部と、
前記第４の演算処理部と同時並行処理され、前記架線電圧のフィルタ出力と前記コンバータ入力電流とに基づき、前記コンバータ電圧基準の生成に関する第２の補正量を算出して出力する第５の演算処理部と、
前記第１の補正量と前記第２の補正量とに基づき、前記コンバータ電圧基準を算出して出力する第６の演算処理部とを有する
ことを特徴とする交流電気車の制御装置。
【請求項２】
交流架線より変圧器を介して入力された交流電圧を直流電圧に変換するＰＷＭコンバータを複数台有する交流電気車に適用され、負荷に対して並列に接続された前記ＰＷＭコンバータの動作を制御するコンバータ制御部を備えた交流電気車の制御装置において、
前記コンバータ制御部は、ＦＰＧＡで構成された複数の演算処理部に区分され、
前記ＦＰＧＡで構成された複数の演算処理部は、
所定の直流電圧基準と前記コンバータの直流電圧とに基づき、直流電圧補正量を算出して出力する第１の演算処理部と、
前記第１の演算処理部と同時並行処理され、フィルタを介した架線電圧に基づき、基本正弦波を算出して出力する第３の演算処理部と、
前記直流電圧補正量、前記基本正弦波、および前記コンバータの入力電流に基づき、コンバータ電圧基準の生成に関する第１の補正量を算出して出力する第４の演算処理部と、
前記第４の演算処理部と同時並行処理され、前記架線電圧のフィルタ出力と前記コンバータ入力電流とに基づき、前記コンバータ電圧基準の生成に関する第２の補正量を算出して出力する第５の演算処理部と、
前記第１の補正量と前記第２の補正量とに基づき、前記コンバータ電圧基準を算出して出力する第６の演算処理部とを有する
ことを特徴とする交流電気車の制御装置。
【請求項３】
前記ＦＰＧＡで構成された複数の演算処理部には、
前記第１の演算処理部、および前記第３の演算処理部と同時並行処理される、前記コンバータの出力電流に基づき、コンバータ入力電流のフィードフォワード量を算出して出力する第２の演算処理部が含まれる
ことを特徴とする請求項１または請求項２の何れかに記載の交流電気車の制御装置。
【請求項４】
前記ＦＰＧＡで構成された複数の演算処理部には、
前記第６の演算処理部と同時並行処理され、前記基本正弦波に基づき、前記ＰＷＭコンバータを駆動するためのＰＷＭ信号の生成に関するキャリアを算出して出力する第７の演算処理部と、
前記コンバータ電圧基準と前記キャリアとに基づき、前記ＰＷＭ信号を算出して出力する第８の演算処理部と、
が含まれることを特徴とする請求項１または請求項２の何れかに記載の交流電気車の制御装置。
【請求項５】
前記第１の演算処理部は、複数の前記ＰＷＭコンバータに対して共通に設けられ、
前記第３〜第６の演算処理部は、複数の前記ＰＷＭコンバータに対応して個別に設けられている
ことを特徴とする請求項２に記載の交流電気車の制御装置。
【請求項６】
前記ＦＰＧＡで構成された複数の演算処理部には、
前記ＦＰＧＡで構成された複数の演算処理部が演算において使用する定数を各演算処理周期内の予め決められたタイミングにて読み込み処理される信号入力処理・Ａ／Ｄ変換処理部が含まれる
ことを特徴とする請求項１〜請求項５の何れかに記載の交流電気車の制御装置。
【請求項７】
前記信号入力処理・Ａ／Ｄ変換処理部は、
前記演算処理部が演算において使用する定数の設定、または変更をソフトウエアからの読み込み処理で行うことを特徴とする請求項６に記載の交流電気車の制御装置。
【請求項８】
交流架線より変圧器を介して入力された交流電圧を直流電圧に変換するＰＷＭコンバータを有する交流電気車に適用され、当該ＰＷＭコンバータの動作を制御するコンバータ制御部を備えた交流電気車の制御装置において、
前記コンバータ制御部で実行される演算処理は、複数の演算処理ブロックに区分され、
所定の直流電圧基準と前記コンバータの直流電圧とに基づき、直流電圧補正量を算出して出力する第１の演算処理ブロックと、
フィルタを介した架線電圧に基づき、基本正弦波を算出して出力する第３の演算処理ブロックと、
前記直流電圧補正量、前記基本正弦波、および前記コンバータの入力電流に基づき、コンバータ電圧基準の生成に関する第１の補正量を算出して出力する第４の演算処理ブロックと、
前記架線電圧のフィルタ出力と前記コンバータ入力電流とに基づき、前記コンバータ電圧基準の生成に関する第２の補正量を算出して出力する第５の演算処理ブロックと、
前記第１の補正量と前記第２の補正量とに基づき、前記コンバータ電圧基準を算出して出力する第６の演算処理ブロックと、
前記基本正弦波に基づき、前記ＰＷＭコンバータを駆動するためのＰＷＭ信号の生成に関するキャリアを算出して出力する第７の演算処理ブロックと、
前記コンバータ電圧基準と前記キャリアとに基づき、前記ＰＷＭ信号を算出して出力する第８の演算処理ブロックとを有し、
前記第１の演算処理ブロックと前記第３の演算処理ブロックとが第１の処理期間に演算処理され、
前記第４の演算処理ブロックと前記第５の演算処理ブロックとが前記第１の処理期間に続く第２の処理期間に演算処理され、
前記第６の演算処理ブロックが前記第２の処理期間に続く第３の処理期間に演算処理され、
前記第７の演算処理ブロックが前記第２の処理期間と前記第３の処理期間に演算処理され、
前記第８の演算処理ブロックが前記第３の処理期間に続く第４の処理期間に演算処理される
ことを特徴とする交流電気車の制御装置。
【請求項９】
前記複数の演算処理ブロックには、
前記コンバータの出力電流に基づき、コンバータ入力電流のフィードフォワード量を算出して出力する第２の演算処理ブロックが含まれ、
前記第１の演算処理ブロック、前記第２の演算処理ブロック、および前記第３の演算処理ブロックは、前記第１の処理期間に演算処理される
ことを特徴とする請求項８に記載の交流電気車の制御装置。
【請求項１０】
前記第１〜第８の演算処理ブロックは、ＦＰＧＡで構成されていることを特徴とする請求項９に記載の交流電気車の制御装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、交流電気車の制御装置に関するものであり、特に、コンバータ部の制御演算をＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｌｌｅｙ）にて処理するようにした交流電気車の制御装置に関するものである。
【背景技術】
【０００２】
従来の交流電気車の制御装置におけるコンバータ制御部の典型的な構成は、例えば下記特許文献１の図２などに示されている。この特許文献１に示されるコンバータ制御部を含み、従来のコンバータ制御部では、コンバータ制御による制御演算の多くがアナログ量の加減乗除を主とした演算の集合体であり、浮動小数点数の演算による構成が容易であるという理由で、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）を用いたソフトウエアによる演算処理が主流となっていた。
【０００３】
【特許文献１】特開昭６２−７７８６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述のように、従来の交流電気車の制御装置におけるコンバータ制御部では、ＤＳＰを用いたソフトウエアによる演算処理が中心となって構成されていた。
【０００５】
しかしながら、ＤＳＰによるソフトウエア演算の場合、一般的にハードウエア演算に比べて処理速度を速くすることができず、更なる制御精度向上が図り難いという課題があった。
【０００６】
また、ＤＳＰによるソフトウエア演算が主体となる場合、処理速度の比較的速い制御モジュール（ハードウエア）と、処理速度の遅い制御モジュール（ソフトウエア）との間のデータ授受において、意図しない遅れやタイミングずれが生じ、結果としてコンバータ動作により発生する帰線電流の高調波に理想的には発生しない電源周波の非同期成分が重畳し、他の信号機器の動作を妨害し得るという問題点があった。
【０００７】
なお、ＤＳＰを用いたソフトウエアによる演算処理に代え、ＦＰＧＡによる演算処理を中心とする構成に変更することも考えられる。しかしながら、コンバータ制御部の演算は、アナログ量の加減乗除を主とした演算であるため、固定小数点数の演算を行うＦＰＧＡで精度を有した演算を行うには大きなビット数が必要となり、結果としてＦＰＧＡ本来の特徴である処理速度の速い演算が困難になるという問題点があった。
【０００８】
本発明は、上記に鑑みてなされたものであって、コンバータ制御部の制御演算をＦＰＧＡにて処理する場合に、処理速度の低下を抑止して所望の制御精度を確保しつつ、帰線高調波の影響を低減することができる交流電気車の制御装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決し、目的を達成するため、本発明にかかる交流電気車の制御装置は、交流架線より変圧器を介して入力された交流電圧を直流電圧に変換するＰＷＭコンバータを有する交流電気車に適用され、当該ＰＷＭコンバータの動作を制御するコンバータ制御部を備えた交流電気車の制御装置において、前記コンバータ制御部は、ＦＰＧＡで構成された複数の演算処理部に区分され、前記ＦＰＧＡで構成された複数の演算処理部は、所定の直流電圧基準と前記コンバータの直流電圧とに基づき、直流電圧補正量を算出して出力する第１の演算処理部と、前記第１の演算処理部と同時並行処理され、フィルタを介した架線電圧に基づき、基本正弦波を算出して出力する第３の演算処理部と、前記直流電圧補正量、前記基本正弦波、および前記コンバータの入力電流に基づき、コンバータ電圧基準の生成に関する第１の補正量を算出して出力する第４の演算処理部と、前記第４の演算処理部と同時並行処理され、前記架線電圧のフィルタ出力と前記コンバータ入力電流とに基づき、前記コンバータ電圧基準の生成に関する第２の補正量を算出して出力する第５の演算処理部と、前記第１の補正量と前記第２の補正量とに基づき、前記コンバータ電圧基準を算出して出力する第６の演算処理部とを有することを特徴とする。
【発明の効果】
【００１０】
本発明にかかる交流電気車の制御装置によれば、コンバータ制御部で実行される演算処理部は、ＦＰＧＡで構成された複数の演算処理部に区分され、かつ、当該区分された複数の演算処理部の幾つかは同時並行処理が可能となるように構成されているので、処理速度の低下を抑止して所望の制御精度を確保しつつ、帰線高調波の影響を低減することができるという効果を得ることが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下に添付図面参照して、本発明にかかる交流電気車の制御装置の実施の形態を詳細に説明する。なお、以下に示す実施の形態により本発明が限定されるものではない。
【００１２】
図１は、本発明の実施の形態にかかるコンバータ制御部の構成を主体として示す機能ブロック図であり、上段部には交流電気車の駆動系を示し、下段部には交流電気車の制御系を成すコンバータ制御部２０を示している。
【００１３】
図１において、交流電気車の駆動系では、交流架線１８からの交流電力が入力されるパンダグラフ１、パンダグラフ１から供給される交流電力を入力とする主変圧器２、主変圧器２の交流電圧が印加され、印加された交流電圧を直流電圧に変換するＰＷＭコンバータ３、ＰＷＭコンバータ３の直流電圧を平滑化するフィルタコンデンサ（以下「ＦＣ」と表記）５、およびＦＣ５にて平滑化された直流電圧にて駆動される負荷４を備えて構成される。なお、負荷４には、ＰＷＭコンバータ３から出力される直流電圧を交流電圧に変換するインバータ、このインバータの交流電圧が印加される交流モータ、交流モータにて駆動される鉄道車両などが含まれる。
【００１４】
一方、交流電気車の制御系を成すコンバータ制御部２０は、第１〜第６の演算処理部２１〜２６、キャリア生成部１４、ＰＷＭ信号生成部１５、およびＡＤ変換器６（６ａ〜６ｄ）を備えて構成される。
【００１５】
第１の演算処理部２１は、フィルタ７ａ、加減算器１１ａ、定電圧制御部１３を備えており、内部で生成される所定の直流電圧基準Ｖｄ*と、実際のコンバータ直流電圧Ｖｄとに基づき、直流電圧補正量Ｖｄａを算出する。なお、コンバータ直流電圧Ｖｄは、例えば図示のように、ＦＣ５の両端電圧を検出した検出値を用いることができる。
【００１６】
第２の演算処理部２２は、演算増幅器（図中の「Ｇ１」はゲイン値を表す、以下同様に図示）１０ａを備えており、コンバータ出力電流ＩＬに基づいてコンバータ入力電流のフィードフォワード量（以下「２次電流フィードフォワード量」という）Ｉｓｆを算出する。なお、コンバータ出力電流ＩＬは、例えば図示のように、ＰＷＭコンバータ３と負荷４とを繋ぐ直流母線に流れる電流を検出した検出値を用いることができる。
【００１７】
第３の演算処理部２３は、フィルタ７ｂ、基本正弦波生成部８を備えており、架線電圧Ｖｓのフィルタ出力に基づいて基本正弦波ＳＷＦを算出する。なお、第３の演算処理部２３は、基本正弦波ＳＷＦとともに、フィルタ７ｂを介して架線電圧Ｖｓ０も出力する。
【００１８】
第４の演算処理部２４は、加減算器１１ｂ，１１ｃ、乗算器１２、演算増幅器１０ｂを備えており、直流電圧補正量Ｖｄａ、２次電流フィードフォワード量Ｉｓｆ、基本正弦波ＳＷＦ、およびコンバータ入力電流Ｉｓに基づき、後述するコンバータ電圧基準Ｖｃの生成に必要な第１の補正量Ｖｓｐを算出する。
【００１９】
第５の演算処理部２５は、余弦波生成部９、演算増幅器１０ｃ、加減算器１１ｅを備えており、架線電圧フィルタ出力Ｖｓ０と、コンバータ入力電流Ｉｓとに基づき、コンバータ電圧基準Ｖｃの生成に必要な第２の補正量Ｖｃｉを算出する。
【００２０】
第６の演算処理部２６は、加減算器１１ｄを備えており、第１の補正量Ｖｓｐと、第２の補正量Ｖｃｉとに基づき、コンバータ電圧基準Ｖｃを算出する。
【００２１】
キャリア生成部１４は、基本正弦波ＳＷＦに基づいてＰＷＭ信号の生成に必要なキャリアＳＡを算出する。
【００２２】
ＰＷＭ信号生成部１５は、コンバータ電圧基準ＶｃとキャリアＳＡとに基づき、ＰＷＭコンバータ３に具備されるスイッチング素子（図示省略）を駆動するためのＰＷＭ信号を生成出力する。
【００２３】
なお、図１では、２次電流フィードフォワード量Ｉｓｆを算出する第２の演算処理部２２を有する構成を示したが、第２の演算処理部２２を省略してもコンバータ制御は可能である。ただし、第２の演算処理部２２は同時演算が可能な処理部でもあり、本実施の形態の動作を説明する上でキーとなる処理部の一つを成す。このため、これ以降の説明では、第２の演算処理部２２を含むことを前提とした説明を行う。
【００２４】
つぎに、コンバータ制御部２０のより詳細な動作説明を図１および図２の各図面を参照して説明する。ここで、図２は、図１に示したコンバータ制御部２０における各処理の流れを示す図である。
【００２５】
本実施の形態にかかるコンバータ制御部２０では、コンバータ制御部２０で実行される各部演算処理等を、図２に示すように、コンバータ制御部全体の処理周期Ｔ１内における第１の処理期間４１〜第６の処理期間４６までの６つの処理期間に区分している。具体的に、第１の処理期間４１では、信号入力処理・Ａ／Ｄ（アナログ／ディジタル）変換処理ブロック３１による処理が実行され、第２の処理期間４２では、第１の演算処理ブロック３２Ａ、第２の演算処理ブロック３２Ｂおよび第３の演算処理ブロック３２Ｃによる各処理が実行され、第３の処理期間４３では、第４の演算処理ブロック３３Ａおよび第５の演算処理ブロック３３Ｂによる各処理が実行され、第４の処理期間４４では、第６の演算処理ブロック３４Ａおよび第７の演算処理（キャリア波生成処理）ブロック３４Ｂによる各処理が実行され、第５の処理期間４５では、第８の演算処理（ＰＷＭ信号生成処理）ブロック３５による処理が実行され、第６の処理期間４６では、信号出力処理ブロック３６による処理が実行される。
【００２６】
なお、図２では、第５の演算処理ブロック３３Ｂおよび第７の演算処理ブロック３４Ｂによる各処理の開始時期を、第４の演算処理ブロック３３Ａによる処理の開始時期に合わせたように示しているが、この限りではない。例えば、第５の演算処理ブロック３３Ｂは、第４の演算処理ブロック３３Ａよりも先行して実施することが可能であるとともに、自己の処理の完了時期と第４の演算処理ブロック３３Ａの処理完了時期とをほぼ一致させるように、第３の処理期間４３内の任意の時点を処理の開始時点に設定することも可能である。また、第７の演算処理ブロック３４Ｂは、自己の処理の完了時期と第６の演算処理ブロック３４Ａの処理完了時期とをほぼ一致させるように、第３の処理期間４３および第４の処理期間４４による各処理期間内の任意の時点を処理の開始時点に設定することが可能である。
【００２７】
つぎに、各処理ブロックについて説明する。信号入力処理・Ａ／Ｄ変換処理ブロック３１には、Ａ／Ｄ変換器６ａ〜６ｄにて行われるＡ／Ｄ変換処理、演算増幅器１０ａ〜１０ｃにおける各ゲインの設定処理、フィルタ７ａ，７ｂにおけるフィルタ定数の入力処理などが含まれる。また、第１の演算処理ブロック３２Ａは、第１の演算処理部２１によって実行される処理に対応する。以下、同様に、第２の演算処理ブロック３２Ｂは、第２の演算処理部２２によって実行される処理に対応し、第３の演算処理ブロック３２Ｃは、第３の演算処理部２３によって実行される処理に対応し、第４の演算処理ブロック３３Ａは、第４の演算処理部２４によって実行される処理に対応し、第５の演算処理ブロック３３Ｂは、第５の演算処理部２５によって実行される処理に対応し、第６の演算処理ブロック３４Ａは、第６の演算処理部２６によって実行される処理に対応する。さらに、第７の演算処理（キャリア波生成処理）ブロック３４Ｂは、キャリア生成部１４によって実行される処理に対応し、第８の演算処理（ＰＷＭ信号成処理）ブロック３５は、ＰＷＭ信号生成部１５によって実行される処理に対応する。また、信号出力処理ブロック３６は、ＰＷＭ信号をＰＷＭコンバータ３に出力する際のインタフェース処理などに対応する。
【００２８】
つぎに、本実施の形態にかかるコンバータ制御部２０の動作を図１に示す各構成要素と図２に示す各処理ブロックとに関係づけて説明する。
【００２９】
（第１の演算処理部２１の動作）
コンバータ制御部２０に入力されたコンバータ出力電圧Ｖｄは、Ａ／Ｄ変換器６ａにてディジタル信号に変換される（信号入力処理・Ａ／Ｄ変換処理ブロック３１）。変換されたディジタル信号は、第１の演算処理部２１内のフィルタ７ａに入力され、加減算器１１ａで直流電圧基準Ｖｄ*とフィルタ７ａの出力との差分が算出され、定電圧制御部１３で直流電圧補正量Ｖｄａが算出される（第１の演算処理ブロック３２Ａ）。
【００３０】
（第２の演算処理部２２の動作）
コンバータ制御部２０に入力されたコンバータ出力電流ＩＬは、Ａ／Ｄ変換器６ｂにてディジタル信号に変換される（信号入力処理・Ａ／Ｄ変換処理ブロック３１）。変換されたディジタル信号は、第２の演算処理部２２内の演算増幅器１０ａにて、ゲインＧ１を乗じた２次電流フィードフォワード量Ｉｓｆが算出される（第２の演算処理ブロック３２Ｂ）。
【００３１】
（第３の演算処理部２３の動作）
コンバータ制御部２０に入力された架線電圧Ｖｓは、Ａ／Ｄ変換器６ｄにてディジタル信号に変換される（信号入力処理・Ａ／Ｄ変換処理ブロック３１）。変換されたディジタル信号は、第３の演算処理部２３内のフィルタ７ｂに入力され、架線電圧フィルタ出力Ｖｓ０が生成されるとともに、架線電圧フィルタ出力Ｖｓ０が基本正弦波生成部８に入力され、基本正弦波ＳＷＦが算出される（第３の演算処理ブロック３２Ｃ）。
【００３２】
なお、これら第１の演算処理部２１〜第３の演算処理部２３の動作は、同時並行処理が可能であるため、ＦＰＧＡ上で異なる回路を用いた演算処理とすることができる。
【００３３】
（第４の演算処理部２４の動作）
コンバータ制御部２０に入力されたコンバータ入力電流Ｉｓは、Ａ／Ｄ変換器６ｃにてディジタル信号に変換される（信号入力処理・Ａ／Ｄ変換処理ブロック３１）。一方、第１の演算処理部２１〜第３の演算処理部２３による各出力である、直流電圧補正量Ｖｄａ、２次電流フィードフォワード量Ｉｓｆ、基本正弦波ＳＷＦは、第４の演算処理部２４に入力される。ここで、直流電圧補正量Ｖｄａと２次電流フィードフォワード量Ｉｓｆは、第４の演算処理部２４内の加減算器１１ｂに入力され、その加算出力Ｉｓｐが乗算器１２によって基本正弦波ＳＷＦと乗算され、コンバータ入力電流基準Ｉｓ*が算出されるとともに、Ａ／Ｄ変換器６ｃにてディジタル信号に変換されたコンバータ入力電流Ｉｓとの偏差ΔＩｓが加減算器１１ｃで算出され、演算増幅器１０ｂにてゲインＧ２を乗じた第１の補正量Ｖｓｐが算出される（以上、第４の演算処理ブロック３３Ａ）。
【００３４】
（第５の演算処理部２５の動作）
Ａ／Ｄ変換器６ｃにてディジタル信号に変換されコンバータ入力電流Ｉｓは、第５の演算処理部２５内の余弦波生成部９にも入力される（信号入力処理・Ａ／Ｄ変換処理ブロック３１）。第５の演算処理部２５では、コンバータ入力電流Ｉｓに基づき余弦波生成部９にて余弦波ＣＷＦが生成されるとともに、演算増幅器１０ｃにてゲインＧ３を乗じた補正量ＶＬが算出される。算出された補正量ＶＬと第３の演算処理部２３から入力された架線電圧フィルタ出力Ｖｓ０とが加減算器１１ｅに入力され、その減算出力が第２の補正量Ｖｃｉとして算出される（以上、第５の演算処理ブロック３３Ｂ）。
【００３５】
なお、これら第４の演算処理部２４および第５の演算処理部２５の動作も、同時並行処理が可能であるため、ＦＰＧＡ上で異なる回路を用いた演算処理とすることができる。
【００３６】
（第６の演算処理部２６の動作）
第４の演算処理部２４および第５の演算処理部２５による各出力である、第１の補正量Ｖｓｐおよび第２の補正量Ｖｃｉは、第６の演算処理部２６内の加減算器１１ｄに入力され、その減算出力がコンバータ電圧基準Ｖｃとして算出される（第６の演算処理ブロック３４Ａ）。
【００３７】
（キャリア生成部１４の動作）
キャリア生成部１４では、第３の演算処理部２３から入力された基本正弦波ＳＷＦに基づき、ＰＷＭ信号の生成に必要なキャリアＳＡが算出される（第７の演算処理ブロック３４Ｂ）。なお、キャリア生成部１４による演算処理は、上記第４の演算処理部２４および第５の演算処理部２５による各演算処理と並行して実施してもよいし、上記第６の演算処理部２６による演算処理と並行して実施してもよい。
【００３８】
（ＰＷＭ信号生成部１５の動作）
ＰＷＭ信号生成部１５では、上記第６の演算処理部２６で算出されたコンバータ電圧基準Ｖｃと、キャリア生成部１４で算出されたＳＡとに基づき、ＰＷＭコンバータ３を駆動するＰＷＭ制御信号が生成される（第８の演算処理ブロック３５）。また、生成されたＰＷＭ制御信号は、ＰＷＭコンバータ３に向けて出力される（信号出力処理ブロック３６）。
【００３９】
上述のように、本実施の形態にかかるコンバータ制御部では、各演算処理等をコンバータ制御部全体の処理周期Ｔ１内で行うとともに、これらの各演算処理が処理周期Ｔ１内に収まるようにＦＰＧＡにて行うようにしている。
【００４０】
図３は、図２に示した信号入力処理・Ａ／Ｄ変換処理ブロックの具体的な処理内容を示した図である。図３に示すように、信号入力処理・Ａ／Ｄ変換処理ブロックでは、コンバータ直流電圧ＶｄのＡ／Ｄ変換処理５１、コンバータ出力電流ＩＬのＡ／Ｄ変換処理５２、架線電圧ＶｓのＡ／Ｄ変換処理５３、コンバータ入力電流ＩｓのＡ／Ｄ変換処理５４、直流電圧基準Ｖｄ*の信号入力処理５５、ゲイン定数Ｇ１，Ｇ２，Ｇ３の入力処理５６、フィルタ定数の入力処理５７などの処理が行われる。
【００４１】
ここで、ＦＰＧＡにてコンバータ制御部の演算を実現する場合、各演算に用いる定数をＦＰＧＡに組み込んでおくことが考えられる。しかしながら、ＦＰＧＡ論理の変更はソフトウエア論理の変更に比べて特殊な器材が必要となり、作業が煩雑になる。このため、例えば調整の段階で制御部の定数を変更しようとした際に簡単に変更作業が行えず、調整に時間がかかる。
【００４２】
一方、本実施の形態にかかるコンバータ制御部では、図３に示すように、信号入力処理・Ａ／Ｄ変換処理ブロック３１において、制御演算で用いるゲイン定数Ｇ１〜Ｇ３やフィルタ定数の設定または変更をソフトウエアから読み込む構成としているので、調整に時間がかかるという問題は発生しない。すなわち、本実施の形態にかかるコンバータ制御部では、ゲイン定数やフィルタ定数の変更を、ソフトウエアの変更で実現するようにしているので、ＦＰＧＡ組込み定数の変更のような特別な器材や手順を必要としなくなり、調整の容易化、時間短縮を図ることができる。
【００４３】
なお、図２および図３に示す処理では、ゲイン定数やフィルタ定数の読み込みは、各処理周期の冒頭において実行するようにしているが、この限りではない。例えば、電源投入直後のような予め決められたタイミングにて読み込み処理を行うようにしてもよく、本実施の形態と同様な効果が得られる。
【００４４】
上述したように、本実施の形態による交流電気車の制御装置によれば、コンバータ制御部の演算をＦＰＧＡにて実現する際に、コンバータ制御に必要な複数の演算処理のうち、同時演算が可能な演算処理の幾つかを組合せて並行処理するようにしているので、ビット数が大きい固定小数点数演算でありながら、高速での処理を実現できる。
【００４５】
また、本実施の形態による交流電気車の制御装置によれば、コンバータ制御に必要な複数の演算処理をＦＰＧＡによる処理の中で全て完結させることができるので、処理速度の異なる制御モジュール間における意図しない処理の遅れやタイミングずれなどを回避することができる。その結果、コンバータ動作により発生する帰線高調波を低減することができ、他の信号機器の動作に対する影響を小さくすることが可能となる。
【００４６】
また、本実施の形態による交流電気車の制御装置によれば、制御演算で用いるゲイン定数やフィルタ定数の変更を、ソフトウエアの変更で実現できるので、ＦＰＧＡ組込み定数の変更のような特別な器材や手順が不要となり、調整の容易化、調整時間の短縮化が可能となる。
【００４７】
図４は、図１とは異なる構成の交流電気車に適用される制御装置の構成を示す図である。図１の制御装置では、架線電圧Ｖｓとして主変圧器２の１次側の電圧をモニタするように構成していたが、図４の制御装置では、主変圧器２の３次側の電圧をモニタするように構成している。なお、主変圧器２の３次側の電圧をモニタする構成であっても、コンバータ制御部２０を図１と同一または同等に構成することで、上記した制御装置と同様な効果が得られることは言うまでもない。
【００４８】
また、図５は、図１および図４とは異なる構成の交流電気車に適用される制御装置の構成を示す図である。図１の交流電気車は１台のＰＷＭコンバータを有する構成であったが、図５の交流電気車は２台のＰＷＭコンバータが負荷に対して並列に接続されている。このような交流電気車の場合、図５に示すように、第１の演算処理部２１および第２の演算処理部２２を共通化する一方で、第３の演算処理部２３〜第６の演算処理部２６、ならびにキャリア生成部１４およびＰＷＭ信号生成部１５を個別に設けることで、図２と同様な演算処理ブロックに分割した処理が可能となる。したがって、図５に示す制御装置の構成であっても、上記した制御装置と同様な効果が得られることは言うまでもない。
【００４９】
また、本実施の形態にかかる制御装置では、信号入力処理・Ａ／Ｄ変換処理ブロックおよび信号出力処理ブロック３６以外の演算処理ブロックを、第１〜第８の演算処理ブロックに区分しているため、図１、図４、図５のように交流電気車の仕様・構成、あるいは制御装置の仕様・構成が変更される場合であっても、当該仕様等変更に対応して必要な演算ブロックのみ変更すればよいので、機種変更・調整の容易化、時間短縮化が可能となる。また、故障などの不具合に対しても故障の切り分けが容易になるので、復旧の容易性と装置の信頼性を向上させることが可能となる。
【００５０】
なお、本実施の形態のように制御装置の演算処理を第１〜第８の演算処理ブロックに区分した場合、個々のリソースが小さくなり、ＦＰＧＡ上の配置の自由度が増加する。このため、高速演算処理を維持しつつ、比較的小型のＦＰＧＡを複数構成することができ、制御装置全体の小型化を図ることも可能である。
【産業上の利用可能性】
【００５１】
以上のように、本発明にかかる交流電気車の制御装置は、コンバータ部の制御演算をＦＰＧＡにて処理することができる発明として有用である。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施の形態にかかるコンバータ制御部の構成を主体として示す機能ブロック図である。
【図２】図１に示したコンバータ制御部２０における各処理の流れを示す図である。
【図３】図２に示した信号入力処理・Ａ／Ｄ変換処理ブロックの具体的な処理内容を示した図である。
【図４】図１とは異なる構成の交流電気車に適用される制御装置の構成を示す図である。
【図５】図１および図４とは異なる構成の交流電気車に適用される制御装置の構成を示す図である。
【符号の説明】
【００５３】
１  パンダグラフ
２  主変圧器
３  ＰＷＭコンバータ
４  負荷
６ａ〜６ｄ  Ａ／Ｄ変換器
７ａ，７ｂ  フィルタ
８  基本正弦波生成部
９  余弦波生成部
１０ａ〜１０ｃ  演算増幅器
１１ａ〜１１ｅ  加減算器
１２  乗算器
１３  定電圧制御部
１４  キャリア生成部
１５  ＰＷＭ信号生成部
１８  架線
２０  コンバータ制御部
２１  第１の演算処理部
２２  第２の演算処理部
２３  第３の演算処理部
２４  第４の演算処理部
２５  第５の演算処理部
２６  第６の演算処理部
３１  信号入力処理・Ａ／Ｄ変換処理ブロック
３２Ａ  第１の演算処理ブロック
３２Ｂ  第２の演算処理ブロック
３２Ｃ  第３の演算処理ブロック
３３Ａ  第４の演算処理ブロック
３３Ｂ  第５の演算処理ブロック
３４Ａ  第６の演算処理ブロック
３４Ｂ  第７の演算処理（キャリア波生成処理）ブロック
３５  第８の演算処理（ＰＷＭ信号生成処理）ブロック
３６  信号出力処理ブロック
４１  第１の処理期間
４２  第２の処理期間
４３  第３の処理期間
４４  第４の処理期間
４５  第５の処理期間
４６  第６の処理期間
５１  コンバータ直流電圧ＶｄのＡ／Ｄ変換処理
５２  コンバータ出力電流ＩＬのＡ／Ｄ変換処理
５３  架線電圧ＶｓのＡ／Ｄ変換処理
５４  コンバータ入力電流ＩｓのＡ／Ｄ変換処理
５５  直流電圧基準Ｖｄ*の信号入力処理
５６  ゲイン定数Ｇ１，Ｇ２，Ｇ３の入力処理
５７  フィルタ定数の入力処理
【手続補正書】
【提出日】平成21年7月23日(2009.7.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
交流架線より変圧器を介して入力された交流電圧を直流電圧に変換するＰＷＭコンバータを有する交流電気車に適用され、当該ＰＷＭコンバータの動作を制御するコンバータ制御部を備えた交流電気車の制御装置において、
前記コンバータ制御部は、ＦＰＧＡで構成された複数の演算処理部に区分され、
前記ＦＰＧＡで構成された複数の演算処理部は、
所定の直流電圧基準と前記ＰＷＭコンバータの直流電圧とに基づき、直流電圧補正量を算出して出力する第１の演算処理部と、
前記第１の演算処理部と同時並行処理され、フィルタを介した架線電圧に基づき、基本正弦波を算出して出力する第３の演算処理部と、
前記直流電圧補正量、前記基本正弦波、および前記ＰＷＭコンバータの入力電流に基づき、コンバータ電圧基準の生成に関する第１の補正量を算出して出力する第４の演算処理部と、
前記第４の演算処理部と同時並行処理され、前記架線電圧のフィルタ出力と前記ＰＷＭコンバータの入力電流とに基づき、前記コンバータ電圧基準の生成に関する第２の補正量を算出して出力する第５の演算処理部と、
前記第１の補正量と前記第２の補正量とに基づき、前記コンバータ電圧基準を算出して出力する第６の演算処理部とを有する
ことを特徴とする交流電気車の制御装置。
【請求項２】
交流架線より変圧器を介して入力された交流電圧を直流電圧に変換するＰＷＭコンバータを複数台有する交流電気車に適用され、負荷に対して並列に接続された前記ＰＷＭコンバータの動作を制御するコンバータ制御部を備えた交流電気車の制御装置において、
前記コンバータ制御部は、ＦＰＧＡで構成された複数の演算処理部に区分され、
前記ＦＰＧＡで構成された複数の演算処理部は、
所定の直流電圧基準と前記ＰＷＭコンバータの直流電圧とに基づき、直流電圧補正量を算出して出力する第１の演算処理部と、
前記第１の演算処理部と同時並行処理され、フィルタを介した架線電圧に基づき、基本正弦波を算出して出力する第３の演算処理部と、
前記直流電圧補正量、前記基本正弦波、および前記ＰＷＭコンバータの入力電流に基づき、コンバータ電圧基準の生成に関する第１の補正量を算出して出力する第４の演算処理部と、
前記第４の演算処理部と同時並行処理され、前記架線電圧のフィルタ出力と前記ＰＷＭコンバータの入力電流とに基づき、前記コンバータ電圧基準の生成に関する第２の補正量を算出して出力する第５の演算処理部と、
前記第１の補正量と前記第２の補正量とに基づき、前記コンバータ電圧基準を算出して出力する第６の演算処理部とを有する
ことを特徴とする交流電気車の制御装置。
【請求項３】
前記ＦＰＧＡで構成された複数の演算処理部には、
前記第１の演算処理部、および前記第３の演算処理部と同時並行処理される、前記ＰＷＭコンバータの出力電流に基づき、前記ＰＷＭコンバータの入力電流のフィードフォワード量を算出して出力する第２の演算処理部が含まれる
ことを特徴とする請求項１または請求項２の何れかに記載の交流電気車の制御装置。
【請求項４】
前記ＦＰＧＡで構成された複数の演算処理部には、
前記第６の演算処理部と同時並行処理され、前記基本正弦波に基づき、前記ＰＷＭコンバータを駆動するためのＰＷＭ信号の生成に関するキャリアを算出して出力する第７の演算処理部と、
前記コンバータ電圧基準と前記キャリアとに基づき、前記ＰＷＭ信号を算出して出力する第８の演算処理部と、
が含まれることを特徴とする請求項１または請求項２の何れかに記載の交流電気車の制御装置。
【請求項５】
前記第１の演算処理部は、複数の前記ＰＷＭコンバータに対して共通に設けられ、
前記第３〜第６の演算処理部は、複数の前記ＰＷＭコンバータに対応して個別に設けられている
ことを特徴とする請求項２に記載の交流電気車の制御装置。
【請求項６】
前記ＦＰＧＡで構成された複数の演算処理部には、
前記ＦＰＧＡで構成された複数の演算処理部が演算において使用する定数を各演算処理周期内の予め決められたタイミングにて読み込み処理される信号入力処理・Ａ／Ｄ変換処理部が含まれる
ことを特徴とする請求項１〜請求項５の何れかに記載の交流電気車の制御装置。
【請求項７】
前記信号入力処理・Ａ／Ｄ変換処理部は、
前記演算処理部が演算において使用する定数の設定、または変更をソフトウエアからの読み込み処理で行うことを特徴とする請求項６に記載の交流電気車の制御装置。
【請求項８】
交流架線より変圧器を介して入力された交流電圧を直流電圧に変換するＰＷＭコンバータを有する交流電気車に適用され、当該ＰＷＭコンバータの動作を制御するコンバータ制御部を備えた交流電気車の制御装置において、
前記コンバータ制御部で実行される演算処理は、ＦＰＧＡで構成された複数の演算処理ブロックに区分され、
前記ＦＰＧＡで構成された複数の演算処理ブロックは、
所定の直流電圧基準と前記ＰＷＭコンバータの直流電圧とに基づき、直流電圧補正量を算出して出力する第１の演算処理ブロックと、
前記ＰＷＭコンバータの出力電流に基づき、前記ＰＷＭコンバータの入力電流のフィードフォワード量を算出して出力する第２の演算処理ブロックと、
フィルタを介した架線電圧に基づき、基本正弦波を算出して出力する第３の演算処理ブロックと、
前記直流電圧補正量、前記基本正弦波、および前記ＰＷＭコンバータの入力電流に基づき、コンバータ電圧基準の生成に関する第１の補正量を算出して出力する第４の演算処理ブロックと、
前記架線電圧のフィルタ出力と前記ＰＷＭコンバータの入力電流とに基づき、前記コンバータ電圧基準の生成に関する第２の補正量を算出して出力する第５の演算処理ブロックと、
前記第１の補正量と前記第２の補正量とに基づき、前記コンバータ電圧基準を算出して出力する第６の演算処理ブロックと、
前記基本正弦波に基づき、前記ＰＷＭコンバータを駆動するためのＰＷＭ信号の生成に関するキャリアを算出して出力する第７の演算処理ブロックと、
前記コンバータ電圧基準と前記キャリアとに基づき、前記ＰＷＭ信号を算出して出力する第８の演算処理ブロックとを有し、
前記第１の演算処理ブロックと前記第２の演算処理ブロックと前記第３の演算処理ブロックとが第１の処理期間に演算処理され、
前記第４の演算処理ブロックと前記第５の演算処理ブロックとが前記第１の処理期間に続く第２の処理期間に演算処理され、
前記第６の演算処理ブロックが前記第２の処理期間に続く第３の処理期間に演算処理され、
前記第７の演算処理ブロックが前記第２の処理期間と前記第３の処理期間に演算処理され、
前記第８の演算処理ブロックが前記第３の処理期間に続く第４の処理期間に演算処理される
ことを特徴とする交流電気車の制御装置。
【国際調査報告】
2010013343.tif 000008
2010013343.tif 000009
2010013343.tif 000010
2010013343.tif 000011