(57)【要約】  半導体集積回路の電源配線構造において、相互に異なる２つの配線層の電源配線同士を電気的に接続して配線接続部を構成するシングルボーダレススタックビア２０と、前記電源配線同士を電気的に接続する他の配線接続部として機能し且つ幅広のパッド部を持つマルチスタックビア７５とを有する。前記シングルボーダレススタックビア２０は信号の配線密度の高い配線領域に配置され、前記マルチスタックビア７５は信号配線密度の低い配線領域に配置される。従って、信号配線密度の高い領域での配線効率が高くなり、配線性が向上して、チップの小面積化が可能であると共に、ＥＤＡツールとの親和性が増し、ＩＲ−ＤＲＯＰも良化できる。
2010084533.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの中間配線層を間に挟んだ２つの相互に異なる配線層に配置された電源配線と、
前記２つの配線層に配置された電源配線同士を電気的に接続して配線接続部を構成するシングルボーダレススタックビアとを備えた
ことを特徴とする半導体集積回路の電源配線構造。
【請求項２】
前記請求項１記載の半導体集積回路の電源配線構造において、
前記配線接続部を構成するシングルボーダレススタックビアは、
前記２つの配線層の間に位置する２つ以上の絶縁層に各々配置されるシングルビアと、
前記中間配線層に配置され、前記各絶縁層のシングルビアと同一断面形状を有する配線とを有し、
前記各絶縁層の各シングルビアと前記中間配線層の配線とが同一垂直線上に交互に重ねられた状態で電気的に接続されてユニットを構成する
ことを特徴とする半導体集積回路の電源配線構造。
【請求項３】
前記請求項２記載の半導体集積回路の電源配線構造において、
前記シングルボーダレススタックビアのユニットは、
３つの絶縁層に各々１つ配置されたシングルビアと、
前記３つの絶縁層に挟まれた２つの中間配線層に各々１本配置された配線とにより構成される
ことを特徴とする半導体集積回路の電源配線構造。
【請求項４】
前記請求項２記載の半導体集積回路の電源配線構造において、
前記シングルボーダレススタックビアのユニットは複数本形成され、
前記各ユニット間の離隔は、等間隔である
ことを特徴とする半導体集積回路の電源配線構造。
【請求項５】
前記請求項２記載の半導体集積回路の電源配線構造において、
前記シングルボーダレススタックビアのユニットは複数本形成され、
前記各ユニット間の離隔は、等間隔と不等間隔とが混在する
ことを特徴とする半導体集積回路の電源配線構造。
【請求項６】
前記請求項２記載の半導体集積回路の電源配線構造において、
前記シングルボーダレススタックビアのユニットは複数本形成され、
前記複数本のユニットのうち隣接する何れか２本のユニット間の領域には、信号配線が配置される
ことを特徴とする半導体集積回路の電源配線構造。
【請求項７】
前記請求項６記載の半導体集積回路の電源配線構造において、
前記シングルボーダレススタックビアと前記信号配線との離隔は、前記信号配線とこの信号配線に隣接する他の信号配線との離隔に等しい
ことを特徴とする半導体集積回路の電源配線構造。
【請求項８】
前記請求項１又は２記載の半導体集積回路の電源配線構造において、
前記配線接続部を構成する前記シングルボーダレススタックビアと共に、
前記２つの配線層に配置された電源配線同士を電気的に接続して他の配線接続部を構成するマルチスタックビアを備えた
ことを特徴とする半導体集積回路の電源配線構造。
【請求項９】
前記請求項８記載の半導体集積回路の電源配線構造において、
前記マルチスタックビアは、
前記２つの配線層の間に位置する２つ以上の絶縁層に各々複数個配置されるビアと、
前記中間配線層に配置され、前記各絶縁層の複数個のビアを平面から見て内方に含むようにパッド部を有する配線とを有し、
前記各絶縁層の複数個のビアと前記中間配線層の配線とが同一垂直線上に交互に重ねられた状態で電気的に接続される
ことを特徴とする半導体集積回路の電源配線構造。
【請求項１０】
前記請求項８又は９記載の半導体集積回路の電源配線構造において、
前記配線接続部を構成する前記シングルボーダレススタックビアは、信号配線領域に配置され、
前記他の配線接続部を構成する前記マルチスタックビアは、信号が配線されない非配線領域に配置される
ことを特徴とする半導体集積回路の電源配線構造。
【請求項１１】
前記請求項８又は９記載の半導体集積回路の電源配線構造において、
前記他の配線接続部を構成する前記マルチスタックビアは、信号配線領域のうち信号配線密度が所定密度の領域に配置され、
前記配線接続部を構成する前記シングルボーダレススタックビアは、前記信号配線領域のうち信号配線密度が前記所定密度よりも高い配線領域に配置される
ことを特徴とする半導体集積回路の電源配線構造。
【請求項１２】
前記請求項１０又は１１記載の半導体集積回路の電源配線構造において、
前記シングルボーダレススタックビアは複数箇所に配置され、
前記複数箇所のシングルボーダレススタックビア間の離隔は、前記マルチスタックビアの同一絶縁層内の複数個のビア間の離隔よりも広い
ことを特徴とする半導体集積回路の電源配線構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は,相互に異なる配線層に配置された電源配線同士をビアで電気的に接続する半導体集積回路の電源配線構造に関する。
【背景技術】
【０００２】
従来、半導体集積回路において、相互に異なる２つの配線層に配置された２本の電源配線同士をビアで電気的に接続する構造としては、マルチスタックビアを用いた電源配線構造が知られている。以下、この従来の電源配線構造を図１１を用いて説明する。【０００３】
図１１はＬＳＩ配線層の断面図、図１３はその平面図を各々示す。これ等の図において、Ｌ１〜Ｌ４は第１〜第４の配線層、５１は前記第１の配線層Ｌ１に配置された第１の電源配線、５２は前記第４の配線層Ｌ４に配置された第４の電源配線である。１本の電源配線として第１の電源配線５１と第４の電源配線５２とを接続するに際して、第２及び第３の配線層Ｌ２、Ｌ３には、この両電源配線５１、５２を接続するための第２の配線５３及び第３の配線５４が配置され、３つの絶縁層Ｉ１〜Ｉ３には各々第１〜第３のビア５６、５７、５８が配置されている。前記第２及び第３の配線５３、５４と第１〜第３のビア５６〜５８は、図１３の上面図に示す形状を持ち、ビア５６〜５８は各々図１３上下方向に２個近傍に並んだマルチ（同図ではダブル）ビアであると共に、このマルチビアに接続される配線５３、５４は、前記ダブルビアを平面から見て内方に含むように縦及び横に幅広に形成される。【０００４】
そして、図１１から判るように、１本の垂直線上にある第１のビア５６、第２の配線５３、第２のビア５７、第３の配線５４、第３のビア５８により、同一垂直線上に積み上げた形状の１つのマルチスタックビアを構成し、このマルチスタックビアを１つのユニットとして、同図では５つのユニットを形成し、これ等により前記第１の電源配線５１と第４の電源配線５２とを接続して電気的に接続された１本の電源配線としている。【０００５】
更に、特許文献１では、第１及び第２の電源配線５１、５２間を流れる電流量を計算し、この電流量から必要最小限のユニットの個数を算出して、不要なビアを削除することにより、配線リソースを増やして、図１１に例示するように５つのユニットの間に第２の配線層Ｌ２の信号配線６２を配置して、配線効率を上げて、配線性の向上を図っている。【０００６】
一方、前記した電源配線構造とは別に、信号配線の接続構造としては、非特許文献１に記載されるように、ボーダレスビアが開発されている。このボーダレスビアは、前記図１３に示したマルチビアのようにＤＦＭ（Design For Manufacture）的に主流である余分な幅広の配線領域であるパッド部分がないビアであって、半導体の製造プロセスの進化により、より精確にビアや配線を所定位置に形成できることから、ビアの縦及び横の長さをこれに接続する配線の縦及び横の長さにほぼ等しく設定されるビアである。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−８６６８１号公報
【非特許文献】
【０００８】
【非特許文献１】ＳＥＭＩジャパン出版”半導体プロセス教本”Ｐ３６２〜３６３
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、前記半導体集積回路の電源配線構造において、マルチスタックビアを数多く配置する理由は、ＩＲ−ＤＲＯＰ対策やエレクトロマイグレーション（以下、ＥＭと言う）対策のためであり、目的セルまでの電圧降下を低減したり、ビア部分での断線をなくすためである。【００１０】
しかしながら、前記マルチスタックビアをＩＲ−ＤＲＯＰ対策やＥＭ対策とは別観点の高集積化設計という観点から見ると、ビア周辺の配線効率を最大化、最適化するには、まだ不十分な場合がある。これを図１２を用いて詳細に説明する。【００１１】
図１２は、前記図１１中で○印で囲む領域でのマルチスタックビア及び配線を一部拡大したものである。同図において、６０は配線トラックを示す。同図では、４本分の配線トラック６０を示しており、マルチスタックビア間には２本の配線トラック６０が位置するにも拘わらず、配線部に突出した幅広のパッド部６１、６１が存在するために、配線幅と同等のセパレーションルールを守るためにはマルチスタックビア間に配線６２が１本しか通すことができない。【００１２】
このことは、前記図１３の上面図から見ると更に顕著である。同図では、横トラックを６本、縦トラックを３本とすると、マルチ(同図ではダブル)スタックビア付近では、近接する縦及び横の配線トラックまでのセパレーション幅は本来ビア５８までの距離Ｓｏであるところ、配線５４のパッド部６１の存在に起因して、前記距離Ｓｏよりもパッド部の長さだけ短い距離Ｓｘとなるため、縦トラックでは本来配線可能なトラック１、３にも配線できず、横トラックでは本来配線可能なトラックＢ、Ｅにも配線できず、結果として、信号配線に使える配線リソースは、本来ならば縦に２本、横に４本確保できるのが、縦に０本、横に２本に制限されることになる。
【課題を解決するための手段】
【００１３】
そこで、本発明者等は、半導体集積回路の電源配線構造として、前記信号配線で採用されるボーダレスビアに着目し、電源配線のビアをシングルにし且つスタックのボーダレスビアを適用すること検討した。このシングルボーダレススタックビアを持つ電源配線構造では、マルチスタックビアの持つパッド部がない分、配線効率が上がり、配線性の向上が図られる一方、ＩＲ−ＤＲＯＰ対策やＥＭ対策が懸念されるところ、ＩＲ−ＤＲＯＰ対策については、図４（ｂ）に示す従来のマルチスタックビア構造では、目的セル４０までの電源配線長が長くて寄生抵抗が大きくなるが、同図（ａ）に示すシングルボーダレススタックビアでは、このシングルボーダレススタックビアが同図（ｂ）に比べてビア間隔が広い散点状に配置されて、目的セル４０の近くにシングルボーダレススタックビアが位置するので、目的セル４０までの電源配線長を短くでき、マルチスタックビア構造に比べてＩＲ−ＤＲＯＰは低減される。また、ビア部で律束されるＥＭについては、ビアの個数が同一個数であればＥＭ特性はシングルビアでもマルチビアでも同じであると考えられる。従って、電源配線構造としてシングルボーダレススタックビア構造を採用しても、ＩＲ−ＤＲＯＰ対策やＥＭ対策を良好に確保しつつ、配線効率を上げて配線性の向上を図れることを知悉した。【００１４】
以上の検討から、本願発明は、半導体集積回路の電源配線構造として、相互に異なる配線層の電源配線同士を接続するのにシングルボーダレススタックビア構造を採用して、ＩＲ−ＤＲＯＰ対策やＥＭ対策を良好に確保しつつ、配線効率を上げて配線性の向上を図ることとする。【００１５】
即ち、本発明の半導体集積回路の電源配線構造は、少なくとも１つの中間配線層を間に挟んだ２つの相互に異なる配線層に配置された電源配線と、前記２つの配線層に配置された電源配線同士を電気的に接続して配線接続部を構成するシングルボーダレススタックビアとを備えたことを特徴とする。【００１６】
本発明は、前記半導体集積回路の電源配線構造において、前記配線接続部を構成するシングルボーダレススタックビアは、前記２つの配線層の間に位置する２つ以上の絶縁層に各々配置されるシングルビアと、前記中間配線層に配置され、前記各絶縁層のシングルビアと同一断面形状を有する配線とを有し、前記各絶縁層の各シングルビアと前記中間配線層の配線とが同一垂直線上に交互に重ねられた状態で電気的に接続されてユニットを構成することを特徴とする。【００１７】
本発明は、前記半導体集積回路の電源配線構造において、前記シングルボーダレススタックビアのユニットは、３つの絶縁層に各々１つ配置されたシングルビアと、前記３つの絶縁層に挟まれた２つの中間配線層に各々１本配置された配線とにより構成されることを特徴とする。【００１８】
本発明は、前記半導体集積回路の電源配線構造において、前記シングルボーダレススタックビアのユニットは複数本形成され、前記各ユニット間の離隔は、等間隔であることを特徴とする。【００１９】
本発明は、前記半導体集積回路の電源配線構造において、前記シングルボーダレススタックビアのユニットは複数本形成され、前記各ユニット間の離隔は、等間隔と不等間隔とが混在することを特徴とする。【００２０】
本発明は、前記半導体集積回路の電源配線構造において、前記シングルボーダレススタックビアのユニットは複数本形成され、前記複数本のユニットのうち隣接する何れか２本のユニット間の領域には、信号配線が配置されることを特徴とする。【００２１】
本発明は、前記半導体集積回路の電源配線構造において、前記シングルボーダレススタックビアと前記信号配線との離隔は、前記信号配線とこの信号配線に隣接する他の信号配線との離隔に等しいことを特徴とする。【００２２】
本発明は、前記半導体集積回路の電源配線構造において、前記配線接続部を構成する前記シングルボーダレススタックビアと共に、前記２つの配線層に配置された電源配線同士を電気的に接続して他の配線接続部を構成するマルチスタックビアを備えたことを特徴とする。【００２３】
本発明は、前記半導体集積回路の電源配線構造において、前記マルチスタックビアは、前記２つの配線層の間に位置する２つ以上の絶縁層に各々複数個配置されるビアと、前記中間配線層に配置され、前記各絶縁層の複数個のビアを平面から見て内方に含むようにパッド部を有する配線とを有し、前記各絶縁層の複数個のビアと前記中間配線層の配線とが同一垂直線上に交互に重ねられた状態で電気的に接続されることを特徴とする。【００２４】
本発明は、前記半導体集積回路の電源配線構造において、前記配線接続部を構成する前記シングルボーダレススタックビアは、信号配線領域に配置され、前記他の配線接続部を構成する前記マルチスタックビアは、信号が配線されない非配線領域に配置されることを特徴とする。【００２５】
本発明は、前記半導体集積回路の電源配線構造において、前記他の配線接続部を構成する前記マルチスタックビアは、信号配線領域のうち信号配線密度が所定密度の領域に配置され、前記配線接続部を構成する前記シングルボーダレススタックビアは、前記信号配線領域のうち信号配線密度が前記所定密度よりも高い配線領域に配置されることを特徴とする。【００２６】
本発明は、前記半導体集積回路の電源配線構造において、前記シングルボーダレススタックビアは複数箇所に配置され、前記複数箇所のシングルボーダレススタックビア間の離隔は、前記マルチスタックビアの同一絶縁層内の複数個のビア間の離隔よりも広いことを特徴とする。【００２７】
以上により、本発明では、相互に異なる配線層の電源配線同士をシングルボーダレススタックビアで電気的に接続するので、従来のように幅広のパッド部を持つマルチスタックビアよりも配線効率を高くでき、配線性の向上を図ることができ、その結果、チップ面積を有効に削減することができると共に、ＩＲ−ＤＲＯＰやＥＭも良好に維持ないし良化することが可能である。【００２８】
しかも、従来ではマルチスタックビア周囲の信号配線をＥＤＡツールで定義される配線トラックに乗せることが難しかったが、シングルボーダーレススタックビア周囲の信号配線を良好に配線トラックに乗せることができ、ＥＤＡツールとの親和性も良い。【００２９】
特に、本発明では、２つの電源配線を接続する配線接続部としてシングルボーダレススタックビアとマルチスタックビアとの２種を備えるので、ビアのＯＰＥＮ不良が生じた場合にも、電源配線全体の合成抵抗値の増大を有効に抑制することができ、歩留まりの向上を図ることができる。
【発明の効果】
【００３０】
以上説明したように、本発明の半導体集積回路の電源配線構造によれば、シングルボーダレススタックビア構造を採用したので、配線効率を上げて配線性の向上を図り得てチップ面積の削減が可能であると共に、ＩＲ−ＤＲＯＰやＥＭを良好に維持ないし良化でき、しかも、ＥＤＡツールとの親和性が増し、ＴＡＴ（Turn Around Time）を短くできる効果を奏する。【００３１】
特に、本発明によれば、配線接続部としてマルチスタックビアも備えるので、ビアのＯＰＥＮ不良が生じた場合の電源配線全体の合成抵抗値の増大を有効に抑制できて、歩留まりの向上を図ることができる。
【図面の簡単な説明】
【００３２】
【図１】図１は本発明の第１の実施形態の半導体集積回路の電源配線構造の要部断面図である。
【図２】図２は同電源配線構造の上面図である。
【図３】図３は図１の電源配線構造の○印で囲む部分の拡大図である。
【図４】図４（ａ）は同電源配線構造でのＩＲ−ＤＲＯＰが良化されることの説明図、同図（ｂ）は従来の同電源配線構造でのＩＲ−ＤＲＯＰの説明図である。
【図５】図５は同電源配線構造を有する半導体集積回路を１チップで構成した上面図である。
【図６】図６は従来の電源配線構造を有する半導体集積回路を１チップで構成した上面図である。
【図７】図７は本発明の第２の実施形態の電源配線構造を持つ半導体集積回路を１チップで構成した上面図である。
【図８】図８（ａ）は同電源配線構造に備えるシングルスタックビア構造でのＯＰＥＮ不良が発生した場合の抵抗値の変化を示す図、同図（ｂ）は同電源配線構造に備えるマルチスタックビア構造でのＯＰＥＮ不良が発生した場合の抵抗値の変化を示す図である。
【図９】図９は同電源配線構造の作成を示すフローチャート図である。
【図１０】図１０（ａ）は本発明の第３の実施形態の電源配線構造を持つ半導体集積回路の信号配線密度の低い配線領域でのレイアウト図、同図（ｂ）は同半導体集積回路の信号配線密度の高い配線領域でのレイアウト図である。
【図１１】図１１は従来の半導体集積回路の電源配線構造の要部断面図である。
【図１２】図１２は図１１の電源配線構造の○印で囲む部分の拡大図である。
【図１３】図１３は同電源配線構造の上面図である。
【発明を実施するための形態】
【００３３】
（第１の実施形態）
以下、本発明の第１の実施形態について図面を参照しながら説明する。
【００３４】
図１は本発明に係る半導体集積回路の電源配線構造の断面図を示し、図２は同上面図を示し、４層配線構造を例示している。これらの図において、Ｌ１は第１の配線層、Ｌ４は第４の配線層、Ｌ２及びＬ３は前記第１及び第４の２つの配線層Ｌ１、Ｌ４の間に配置された第２及び第３の中間配線層である。
【００３５】
また、１は前記第１の配線層Ｌ１に配置された第１の電源配線、４は前記第４の配線層Ｌ４に配置された第４の電源配線である。１本の電源配線として第１の電源配線１と第４の電源配線４とを接続するに際して、第２及び第３の中間配線層Ｌ２、Ｌ３には、この両電源配線１、４を接続するための第２の配線２及び第３の配線３が配置され、３つの絶縁層Ｉ１〜Ｉ３には各々第１〜第３のビア５、６、７が配置されている。図２に示した上面図からも判るように、第１〜第３のビア５〜７は各々シングルビアであると共に、このシングルビアに接続される第２及び第３の配線２、３は、前記シングルビアの縦及び横の長さが同一の縦及び横長さを有して同一断面形状をしている。すなわち、各シングルビア５〜７は、前記従来の図１３に示した幅広のパッド部を有しないボーダーレスビアで構成される。
【００３６】
そして、図１から判るように、１本の垂直線上にある第１のシングルビア５、第２の配線２、第２のシングルビア６、第３の配線３、第３のシングルビア７により、同一垂直線上に積み上げた形状の１つのシングルボーダーレススタックビア８を構成し、このシングルボーダーレススタックビア８は前記第１及び第４の２つの電源配線１、４を電気的に接続する配線接続部を構成する。
【００３７】
そして、前記シングルボーダーレススタックビア８を１つのユニット（柱）として、図１では５本のユニットが形成され、これ等のユニットにより前記第１の電源配線１と第４の電源配線４とを接続して電気的に接続された１本の電源配線としている。尚、図１では、５つのユニットを全て等間隔に形成しているが、全て等間隔に形成する必要はなく、等間隔と不等間隔とが混在する形でも良い。また、前記ユニットは、３つの絶縁層Ｉ１〜Ｉ３に各々１つのシングルビア５〜７と、２つの中間配線層Ｌ２、Ｌ３に１本の配線２、３とにより構成したが、スタック（積上げ）ビアとするためには、少なくとも２つの絶縁層の各シングルビアと１つの中間配線層の配線とにより構成すれば良い。
【００３８】
前記のシングルボーダーレススタックビア構造の採用により、本実施形態では、図１の○で囲った部分の拡大図である図３から判るように、各ユニット間でのスタックビアの間隔を従来例の図１２と同間隔に配置したとしても、ボーダーレスビア５〜７には、前記従来の図１２に示すパッド部６１がないので、各ユニット間のビア間に位置する２つの配線トラック１２には、配線セパレーションルールを考慮しても、各々１本の信号配線１０を配置でき、同従来の図１２の１本の信号配線６２のみしか配置できない場合に比して、配線性が向上する。
【００３９】
また、図２の上面図から判るように、信号配線に使える配線リソースは、縦トラックに４本、横トラックに２本となり、従来の図１３に示した例の縦トラックに０本、横トラックに２本の場合と比べて、配線性が良いことは明白である。
【００４０】
更に、図３及び図２の上面図からも判るように、シングルボーダーレススタックビア８の配線２に隣る信号配線１０を配置する場合には、この信号配線１０は配線トラック１２上に配置されるので、この信号配線１０とシングルボーダーレススタックビア８の配線２との間の離隔は、この信号配線１０とこの信号配線１０に隣接する他の信号配線１０との間の離隔に等しい。これに対して、従来例を示す図１２のようにパッド部６１を持つ２つのマルチビア間にたとえ１本の信号配線６２を配置できたとしても、この信号配線６２は２本の配線トラック６０間に配置されて、配線トラック６０上に配置できない。従って、本実施形態では、シングルボーダーレススタックビア８周りの信号配線１０を配線トラック１２上に配置できて、ＥＤＡツールとの親和性が良い。
【００４１】
しかも、図２の上面図では、縦トラック６本、横トラック３本で占める所定面積内には、シングルビア６が２個配置され、従来の図１３に示した同面積内のマルチ（ダブル）スタックビアの２個のビアと個数が同一である。ＥＭ（エレクトロマイグレーション）はビア部で律束され、そのビアの個数が同一個数であれば、ＥＭ特性はシングルビアでもマルチビアでも同一特性と考えられる。従って、本実施形態のシングルボーダーレススタックビア構造においても、ＥＭ特性は良好に維持され、ビア部で断線が生じることは有効に低減される。
【００４２】
更に、図２の上面図において、前記所定面積内に２個のシングルビア６を配置したが、本実施形態のシングルボーダーレススタックビア構造では、この所定面積内に２個のシングルビア６を配置する限り、これ等のシングルビア６は何れの位置に配置しても良く、例えばこの両シングルビア６を、これらビア６間に１本の信号配線１０のみが配置されるように配置したり、３本や４本の信号配線１０が配置されるように配置することも可能である。
【００４３】
以上のように、本実施形態では、シングルボーダーレススタックビア８は配置位置に任意性が高い。従って、本実施形態では、図４（ａ）に示すように、例えば４個のシングルビア６をその相互離隔が広い位置に配置することができる。その結果、同図（ｂ）に示すように従来のマルチスタックビアを構成する４個のビア５８が相互に近接して配置される場合に比べて、電源供給を受ける目的スタンダードセル４０までの電源配線長を短くでき、その分だけ寄生抵抗が小さくできて、ＩＲ−ＤＲＯＰを小さく良化できる。
【００４４】
図５は、本実施形態のシングルボーダーレススタックビア構造を持つ半導体集積回路を１チップに集積した概略図を示す。同図では、全てのビアはシングルボーダレススタックビア２０で構成され、その個数は２４個の場合を例示している。図６は従来の４個のビア７０よりなるマルチスタックビアを６個配置して１チップを構成した半導体集積回路を示し、ビア７０の合計個数は図５と同様に２４個である。図５及び図６を対比して判るように、本実施形態のシングルボーダーレススタックビア構造を持つ図５の半導体集積回路では、図６に比してビア２０をチップ全面に亘って均等に配置でき、その分、電源供給受ける目的セル（図５及び図６では図示せず）までの電源配線長を短くでき、ＩＲ−ＤＲＯＰを小さく良化できることが判る。
【００４５】
（第２の実施形態）
次に、本発明の第２の実施形態について図面を参照しながら説明する。
【００４６】
図７は、本実施形態の半導体集積回路の電源配線構造を示す。同図では、シングルボーダーレススタックビア２０を多数の所定箇所に散点状に配置した電源配線構造と、複数個（同図では２個）のビア７１よりなるマルチ（ダブル）スタックビア７５を他の配線接続部として複数個備えた電源配線構造との２種の電源配線構造を備えた半導体集積回路を示している。前記マルチスタックビア７５の詳細な構成は、前記図１１〜図１３に示した構成の通りであって、既述したので、その説明は省略するが、図７から判るように、複数のシングルボーダーレススタックビア２０間の離隔は、マルチスタックビア７５の２個のビア７１相互間の離隔に比して、当然に広く設定される。
【００４７】
前記シングルボーダーレススタックビア２０の配置領域は信号配線領域３０であり、前記マルチスタックビア７５の配置領域は信号が配線されない非配線領域３１である。このようにする理由は、ビアのＯＰＥＮ不良が発生した場合には、シングルボーダーレススタックビア２０を持つ電源配線構造の方が抵抗値の増大が大きい点を考慮するからである。例えば、図８に示すように、配線３層、ビア２層の場合には、同図（ａ）に示すシングルスタックビア構造の場合には、ビアのＯＰＥＮ不良が発生すると、そのユニットには電流を流すことができなくなり、ビア１個の抵抗値をＲとすると、２本のユニット全体では合成抵抗は２Ｒとなるが、同図（ｂ）に示すマルチ（ダブル）スタックビア構造の場合には、２つのビア間のパッド部を持つ配線が保険の役割をして、合成抵抗は３／２Ｒと抵抗の落ち込みは少ない。従って、１本の電源配線にシングルボーダーレススタックビア構造とマルチスタックビア構造との２種を備えて、ビアのＯＰＥＮ不良が生じた場合にも、その電源配線全体の合成抵抗値を低く保持して電源配線不良を抑制でき、歩留りの向上を実現しつつ信号配線領域３０での配線性の向上を図ることが可能である。
【００４８】
図９は、図７に示した２種の電源配線構造の作成フローを示し、ステップＳ１では信号配線領域３０内において設計上求められた個数のシングルスタックビア２０を配置し、次いで、ステップＳ２においてその配線領域３０において配線のレイアウト処理（配線処理）を行う。その後は、ステップＳ３において、その配置した１つのシングルスタックビア２０付近での配線の有無を判別し、配線が存在しない場合には、非配線領域と判断して、ステップＳ４においてマルチスタックビア７５を配置する。前記ステップＳ３及びＳ４を全てのシングルスタックビア２０について繰り返し行って、全てのシングルスタックビア２０について配線の有無の判別を終了すると、ステップＳ５において配線の完了とする。
【００４９】
（第３の実施形態）
続いて、本発明の第３の実施形態について図面を参照しながら説明する。
【００５０】
図１０は、本実施形態の半導体集積回路の電源配線構造を示す。前記第２の実施形態を示す図７では、信号配線領域３０内ではシングルボーダーレススタックビア２０のみを配置したが、本実施形態では、その信号配線領域３０内では信号の配線密度に応じてシングルボーダーレススタックビアとマルチスタックビアとを配置仕分ける構成としている。
【００５１】
図１０（ａ）及び（ｂ）は何れも信号配線領域の一部を示し、同図（ａ）は信号配線領域内において信号配線４３、４４が配置されるが、その信号配線密度が低い所定密度の配線領域であって、空き領域が多い配線領域を示している。この配線領域では、前記空き領域にマルチスタックビア７５が配置される。このマルチスタックビア７５は、同図では、２個のビア（ダブルビア）７１を有する構成を例示している。
【００５２】
一方、同図（ｂ）に示す信号配線領域は、多数本の信号配線４５〜４９が配置されて、空き領域が少なく、同図（ａ）に示した配線領域の信号配線密度よりも高い信号配線密度の配線領域である。この信号配線密度の高い配線領域には、シングルボーダーレススタックビア２０が配置される。
【００５３】
従って、本実施形態では、同図（ｂ）に示す信号配線密度の高い配線領域には、シングルボーダーレススタックビア２０が配置されるので、多数の信号配線４５〜４９を配線効率良く配線できる。例えば、信号配線４７、４９は、シングルボーダーレススタックビア２０の近傍を無駄に迂回などすることなく、短い配線長で配線することが可能である。
【００５４】
一方、同図（ａ）に示す信号配線密度の低い配線領域には、マルチスタックビア７５が配置されるが、信号配線４３、４４の本数が少なく、空き領域が多いので、これ等信号配線の配線経路の選択に支障はなく、配線効率は高く確保される。
【００５５】
更に、前記シングルボーダーレススタックビア２０とマルチスタックビア７５とが並列に電源配線（図１に示す第１及び第４の電源配線１、４）に接続されるので、ビアのＯＰＥＮ不良が発生した場合にも、前記第２の実施形態で詳述の通り、電源配線の抵抗値を低く保持することができ、チップの歩留まりを良くすることが可能である。
【産業上の利用可能性】
【００５６】
以上説明したように、本発明によれば、相互に異なる配線層の配線同士を電気的に接続する配線接続部としてシングル・ボーダレススタックビアを有するので、幅広のパッド部を持つダブル以上のマルチスタックビアよりも配線性が良く、チップ面積の削減を実現することができ、またＩＲ−ＤＲＯＰも良化することができると共に、シングル・ボーダレススタックビア周囲の信号配線を確実に配線トラックに配置することができ、ＥＤＡツールとの親和性も良くすることができるので、種々の半導体集積回路の電源配線構造として有用である。
【符号の説明】
【００５７】
１          第１の電源配線
２          第２の配線
３          第３の配線
４          第４の電源配線
５          第１のビア
６          第２のビア
７          第３のビア
８、２０    シングルボーダレススタックビア
１０、１１  信号配線
１２        配線トラック
３０        信号配線領域
３１        非配線領域
４０        目的スタンダードセル
６１        パッド部
７１        ビア
７５        マルチスタックビア
【図１】
2010084533.tif 000003
【図２】
2010084533.tif 000004
【図３】
2010084533.tif 000005
【図４】
2010084533.tif 000006
【図５】
2010084533.tif 000007
【図６】
2010084533.tif 000008
【図７】
2010084533.tif 000009
【図８】
2010084533.tif 000010
【図９】
2010084533.tif 000011
【図１０】
2010084533.tif 000012
【図１１】
2010084533.tif 000013
【図１２】
2010084533.tif 000014
【図１３】
2010084533.tif 000015
【手続補正書】
【提出日】平成23年3月15日(2011.3.15)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相互に異なる配線層に配置された電源配線同士をビアで電気的に接続する半導体集積回路の電源配線構造に関する。
【背景技術】
【０００２】
従来、半導体集積回路において、相互に異なる２つの配線層に配置された２本の電源配線同士をビアで電気的に接続する構造としては、マルチスタックビアを用いた電源配線構造が知られている。以下、この従来の電源配線構造を図１１を用いて説明する。
【０００３】
図１１はＬＳＩ配線層の断面図、図１３はその平面図を各々示す。これ等の図において、Ｌ１〜Ｌ４は第１〜第４の配線層、５１は前記第１の配線層Ｌ１に配置された第１の電源配線、５２は前記第４の配線層Ｌ４に配置された第４の電源配線である。１本の電源配線として第１の電源配線５１と第４の電源配線５２とを接続するに際して、第２及び第３の配線層Ｌ２、Ｌ３には、この両電源配線５１、５２を接続するための第２の配線５３及び第３の配線５４が配置され、３つの絶縁層Ｉ１〜Ｉ３には各々第１〜第３のビア５６、５７、５８が配置されている。前記第２及び第３の配線５３、５４と第１〜第３のビア５６〜５８は、図１３の上面図に示す形状を持ち、ビア５６〜５８は各々図１３上下方向に２個近傍に並んだマルチ（同図ではダブル）ビアであると共に、このマルチビアに接続される配線５３、５４は、前記ダブルビアを平面から見て内方に含むように縦及び横に幅広に形成される。
【０００４】
そして、図１１から判るように、１本の垂直線上にある第１のビア５６、第２の配線５３、第２のビア５７、第３の配線５４、第３のビア５８により、同一垂直線上に積み上げた形状の１つのマルチスタックビアを構成し、このマルチスタックビアを１つのユニットとして、同図では５つのユニットを形成し、これ等により前記第１の電源配線５１と第４の電源配線５２とを接続して電気的に接続された１本の電源配線としている。
【０００５】
更に、特許文献１では、第１及び第２の電源配線５１、５２間を流れる電流量を計算し、この電流量から必要最小限のユニットの個数を算出して、不要なビアを削除することにより、配線リソースを増やして、図１１に例示するように５つのユニットの間に第２の配線層Ｌ２の信号配線６２を配置して、配線効率を上げて、配線性の向上を図っている。
【０００６】
一方、前記した電源配線構造とは別に、信号配線の接続構造としては、非特許文献１に記載されるように、ボーダレスビアが開発されている。このボーダレスビアは、前記図１３に示したマルチビアのようにＤＦＭ（Design For Manufacture）的に主流である余分な幅広の配線領域であるパッド部分がないビアであって、半導体の製造プロセスの進化により、より精確にビアや配線を所定位置に形成できることから、ビアの縦及び横の長さをこれに接続する配線の縦及び横の長さにほぼ等しく設定されるビアである。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−８６６８１号公報
【非特許文献】
【０００８】
【非特許文献１】ＳＥＭＩジャパン出版”半導体プロセス教本”Ｐ３６２〜３６３
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、前記半導体集積回路の電源配線構造において、マルチスタックビアを数多く配置する理由は、ＩＲ−ＤＲＯＰ対策やエレクトロマイグレーション（以下、ＥＭと言う）対策のためであり、目的セルまでの電圧降下を低減したり、ビア部分での断線をなくすためである。
【００１０】
しかしながら、前記マルチスタックビアをＩＲ−ＤＲＯＰ対策やＥＭ対策とは別観点の高集積化設計という観点から見ると、ビア周辺の配線効率を最大化、最適化するには、まだ不十分な場合がある。これを図１２を用いて詳細に説明する。
【００１１】
図１２は、前記図１１中で○印で囲む領域でのマルチスタックビア及び配線を一部拡大したものである。同図において、６０は配線トラックを示す。同図では、４本分の配線トラック６０を示しており、マルチスタックビア間には２本の配線トラック６０が位置するにも拘わらず、配線部に突出した幅広のパッド部６１、６１が存在するために、配線幅と同等のセパレーションルールを守るためにはマルチスタックビア間に配線６２が１本しか通すことができない。
【００１２】
このことは、前記図１３の上面図から見ると更に顕著である。同図では、横トラックを６本、縦トラックを３本とすると、マルチ(同図ではダブル)スタックビア付近では、近接する縦及び横の配線トラックまでのセパレーション幅は本来ビア５８までの距離Ｓｏであるところ、配線５４のパッド部６１の存在に起因して、前記距離Ｓｏよりもパッド部の長さだけ短い距離Ｓｘとなるため、縦トラックでは本来配線可能なトラック１、３にも配線できず、横トラックでは本来配線可能なトラックＢ、Ｅにも配線できず、結果として、信号配線に使える配線リソースは、本来ならば縦に２本、横に４本確保できるのが、縦に０本、横に２本に制限されることになる。
【課題を解決するための手段】
【００１３】
そこで、本発明者等は、半導体集積回路の電源配線構造として、前記信号配線で採用されるボーダレスビアに着目し、電源配線のビアをシングルにし且つスタックのボーダレスビアを適用すること検討した。このシングルボーダレススタックビアを持つ電源配線構造では、マルチスタックビアの持つパッド部がない分、配線効率が上がり、配線性の向上が図られる一方、ＩＲ−ＤＲＯＰ対策やＥＭ対策が懸念されるところ、ＩＲ−ＤＲＯＰ対策については、図４（ｂ）に示す従来のマルチスタックビア構造では、目的セル４０までの電源配線長が長くて寄生抵抗が大きくなるが、同図（ａ）に示すシングルボーダレススタックビアでは、このシングルボーダレススタックビアが同図（ｂ）に比べてビア間隔が広い散点状に配置されて、目的セル４０の近くにシングルボーダレススタックビアが位置するので、目的セル４０までの電源配線長を短くでき、マルチスタックビア構造に比べてＩＲ−ＤＲＯＰは低減される。また、ビア部で律束されるＥＭについては、ビアの個数が同一個数であればＥＭ特性はシングルビアでもマルチビアでも同じであると考えられる。従って、電源配線構造としてシングルボーダレススタックビア構造を採用しても、ＩＲ−ＤＲＯＰ対策やＥＭ対策を良好に確保しつつ、配線効率を上げて配線性の向上を図れることを知悉した。
【００１４】
以上の検討から、本願発明は、半導体集積回路の電源配線構造として、相互に異なる配線層の電源配線同士を接続するのにシングルボーダレススタックビア構造を採用して、ＩＲ−ＤＲＯＰ対策やＥＭ対策を良好に確保しつつ、配線効率を上げて配線性の向上を図ることとする。
【００１５】
即ち、請求項１記載の発明の半導体集積回路の電源配線構造は、少なくとも１つの中間配線層を間に挟んだ２つの相互に異なる配線層に配置された電源配線と、前記２つの配線層に配置された電源配線同士を電気的に接続して配線接続部を構成するシングルボーダレススタックビアとを備えたことを特徴とする。
【００１６】
請求項２記載の発明は、前記請求項１記載の半導体集積回路の電源配線構造において、前記配線接続部を構成するシングルボーダレススタックビアは、前記２つの配線層の間に位置する２つ以上の絶縁層に各々配置されるシングルビアと、前記中間配線層に配置され、前記各絶縁層のシングルビアと同一断面形状を有する配線とを有し、前記各絶縁層の各シングルビアと前記中間配線層の配線とが同一垂直線上に交互に重ねられた状態で電気的に接続されてユニットを構成することを特徴とする。
【００１７】
請求項３記載の発明は、前記請求項２記載の半導体集積回路の電源配線構造において、前記シングルボーダレススタックビアのユニットは、３つの絶縁層に各々１つ配置されたシングルビアと、前記３つの絶縁層に挟まれた２つの中間配線層に各々１本配置された配線とにより構成されることを特徴とする。
【００１８】
請求項４記載の発明は、前記請求項２記載の半導体集積回路の電源配線構造において、前記シングルボーダレススタックビアのユニットは複数本形成され、前記各ユニット間の離隔は、等間隔であることを特徴とする。
【００１９】
請求項５記載の発明は、前記請求項２記載の半導体集積回路の電源配線構造において、前記シングルボーダレススタックビアのユニットは複数本形成され、前記各ユニット間の離隔は、等間隔と不等間隔とが混在することを特徴とする。
【００２０】
請求項６記載の発明は、前記請求項２記載の半導体集積回路の電源配線構造において、前記シングルボーダレススタックビアのユニットは複数本形成され、前記複数本のユニットのうち隣接する何れか２本のユニット間の領域には、信号配線が配置されることを特徴とする。
【００２１】
請求項７記載の発明は、前記請求項６記載の半導体集積回路の電源配線構造において、前記シングルボーダレススタックビアと前記信号配線との離隔は、前記信号配線とこの信号配線に隣接する他の信号配線との離隔に等しいことを特徴とする。
【００２２】
請求項８記載の発明は、前記請求項１又は２記載の半導体集積回路の電源配線構造において、前記配線接続部を構成する前記シングルボーダレススタックビアと共に、前記２つの配線層に配置された電源配線同士を電気的に接続して他の配線接続部を構成するマルチスタックビアを備えたことを特徴とする。
【００２３】
請求項９記載の発明は、前記請求項８記載の半導体集積回路の電源配線構造において、前記マルチスタックビアは、前記２つの配線層の間に位置する２つ以上の絶縁層に各々複数個配置されるビアと、前記中間配線層に配置され、前記各絶縁層の複数個のビアを平面から見て内方に含むようにパッド部を有する配線とを有し、前記各絶縁層の複数個のビアと前記中間配線層の配線とが同一垂直線上に交互に重ねられた状態で電気的に接続されることを特徴とする。
【００２４】
請求項１０記載の発明は、前記請求項８又は９記載の半導体集積回路の電源配線構造において、前記配線接続部を構成する前記シングルボーダレススタックビアは、信号配線領域に配置され、前記他の配線接続部を構成する前記マルチスタックビアは、信号が配線されない非配線領域に配置されることを特徴とする。
【００２５】
請求項１１記載の発明は、前記請求項８又は９記載の半導体集積回路の電源配線構造において、前記他の配線接続部を構成する前記マルチスタックビアは、信号配線領域のうち信号配線密度が所定密度の領域に配置され、前記配線接続部を構成する前記シングルボーダレススタックビアは、前記信号配線領域のうち信号配線密度が前記所定密度よりも高い配線領域に配置されることを特徴とする。
【００２６】
請求項１２記載の発明は、前記請求項１０又は１１記載の半導体集積回路の電源配線構造において、前記シングルボーダレススタックビアは複数箇所に配置され、前記複数箇所のシングルボーダレススタックビア間の離隔は、前記マルチスタックビアの同一絶縁層内の複数個のビア間の離隔よりも広いことを特徴とする。
【００２７】
以上により、本発明では、相互に異なる配線層の電源配線同士をシングルボーダレススタックビアで電気的に接続するので、従来のように幅広のパッド部を持つマルチスタックビアよりも配線効率を高くでき、配線性の向上を図ることができ、その結果、チップ面積を有効に削減することができると共に、ＩＲ−ＤＲＯＰやＥＭも良好に維持ないし良化することが可能である。
【００２８】
しかも、従来ではマルチスタックビア周囲の信号配線をＥＤＡツールで定義される配線トラックに乗せることが難しかったが、シングルボーダーレススタックビア周囲の信号配線を良好に配線トラックに乗せることができ、ＥＤＡツールとの親和性も良い。
【００２９】
特に、本発明では、２つの電源配線を接続する配線接続部としてシングルボーダレススタックビアとマルチスタックビアとの２種を備えるので、ビアのＯＰＥＮ不良が生じた場合にも、電源配線全体の合成抵抗値の増大を有効に抑制することができ、歩留まりの向上を図ることができる。
【発明の効果】
【００３０】
以上説明したように、本発明の半導体集積回路の電源配線構造によれば、シングルボーダレススタックビア構造を採用したので、配線効率を上げて配線性の向上を図り得てチップ面積の削減が可能であると共に、ＩＲ−ＤＲＯＰやＥＭを良好に維持ないし良化でき、しかも、ＥＤＡツールとの親和性が増し、ＴＡＴ（Turn Around Time）を短くできる効果を奏する。
【００３１】
特に、本発明によれば、配線接続部としてマルチスタックビアも備えるので、ビアのＯＰＥＮ不良が生じた場合の電源配線全体の合成抵抗値の増大を有効に抑制できて、歩留まりの向上を図ることができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の第１の実施形態の半導体集積回路の電源配線構造の要部断面図である。
【図２】同電源配線構造の上面図である。
【図３】図１の電源配線構造の○印で囲む部分の拡大図である。
【図４】（ａ）は同電源配線構造でのＩＲ−ＤＲＯＰが良化されることの説明図、同図（ｂ）は従来の同電源配線構造でのＩＲ−ＤＲＯＰの説明図である。
【図５】同電源配線構造を有する半導体集積回路を１チップで構成した上面図である。
【図６】従来の電源配線構造を有する半導体集積回路を１チップで構成した上面図である。
【図７】本発明の第２の実施形態の電源配線構造を持つ半導体集積回路を１チップで構成した上面図である。
【図８】（ａ）は同電源配線構造に備えるシングルスタックビア構造でのＯＰＥＮ不良が発生した場合の抵抗値の変化を示す図、同図（ｂ）は同電源配線構造に備えるマルチスタックビア構造でのＯＰＥＮ不良が発生した場合の抵抗値の変化を示す図である。
【図９】同電源配線構造の作成を示すフローチャート図である。
【図１０】（ａ）は本発明の第３の実施形態の電源配線構造を持つ半導体集積回路の信号配線密度の低い配線領域でのレイアウト図、同図（ｂ）は同半導体集積回路の信号配線密度の高い配線領域でのレイアウト図である。
【図１１】従来の半導体集積回路の電源配線構造の要部断面図である。
【図１２】図１１の電源配線構造の○印で囲む部分の拡大図である。
【図１３】同電源配線構造の上面図である。
【発明を実施するための形態】
【００３３】
（第１の実施形態）
以下、本発明の第１の実施形態について図面を参照しながら説明する。
【００３４】
図１は本発明に係る半導体集積回路の電源配線構造の断面図を示し、図２は同上面図を示し、４層配線構造を例示している。これらの図において、Ｌ１は第１の配線層、Ｌ４は第４の配線層、Ｌ２及びＬ３は前記第１及び第４の２つの配線層Ｌ１、Ｌ４の間に配置された第２及び第３の中間配線層である。
【００３５】
また、１は前記第１の配線層Ｌ１に配置された第１の電源配線、４は前記第４の配線層Ｌ４に配置された第４の電源配線である。１本の電源配線として第１の電源配線１と第４の電源配線４とを接続するに際して、第２及び第３の中間配線層Ｌ２、Ｌ３には、この両電源配線１、４を接続するための第２の配線２及び第３の配線３が配置され、３つの絶縁層Ｉ１〜Ｉ３には各々第１〜第３のビア５、６、７が配置されている。図２に示した上面図からも判るように、第１〜第３のビア５〜７は各々シングルビアであると共に、このシングルビアに接続される第２及び第３の配線２、３は、前記シングルビアの縦及び横の長さが同一の縦及び横長さを有して同一断面形状をしている。すなわち、各シングルビア５〜７は、前記従来の図１３に示した幅広のパッド部を有しないボーダーレスビアで構成される。
【００３６】
そして、図１から判るように、１本の垂直線上にある第１のシングルビア５、第２の配線２、第２のシングルビア６、第３の配線３、第３のシングルビア７により、同一垂直線上に積み上げた形状の１つのシングルボーダーレススタックビア８を構成し、このシングルボーダーレススタックビア８は前記第１及び第４の２つの電源配線１、４を電気的に接続する配線接続部を構成する。
【００３７】
そして、前記シングルボーダーレススタックビア８を１つのユニット（柱）として、図１では５本のユニットが形成され、これ等のユニットにより前記第１の電源配線１と第４の電源配線４とを接続して電気的に接続された１本の電源配線としている。尚、図１では、５つのユニットを全て等間隔に形成しているが、全て等間隔に形成する必要はなく、等間隔と不等間隔とが混在する形でも良い。また、前記ユニットは、３つの絶縁層Ｉ１〜Ｉ３に各々１つのシングルビア５〜７と、２つの中間配線層Ｌ２、Ｌ３に１本の配線２、３とにより構成したが、スタック（積上げ）ビアとするためには、少なくとも２つの絶縁層の各シングルビアと１つの中間配線層の配線とにより構成すれば良い。
【００３８】
前記のシングルボーダーレススタックビア構造の採用により、本実施形態では、図１の○で囲った部分の拡大図である図３から判るように、各ユニット間でのスタックビアの間隔を従来例の図１２と同間隔に配置したとしても、ボーダーレスビア５〜７には、前記従来の図１２に示すパッド部６１がないので、各ユニット間のビア間に位置する２つの配線トラック１２には、配線セパレーションルールを考慮しても、各々１本の信号配線１０を配置でき、同従来の図１２の１本の信号配線６２のみしか配置できない場合に比して、配線性が向上する。
【００３９】
また、図２の上面図から判るように、信号配線に使える配線リソースは、縦トラックに４本、横トラックに２本となり、従来の図１３に示した例の縦トラックに０本、横トラックに２本の場合と比べて、配線性が良いことは明白である。
【００４０】
更に、図３及び図２の上面図からも判るように、シングルボーダーレススタックビア８の配線２に隣る信号配線１０を配置する場合には、この信号配線１０は配線トラック１２上に配置されるので、この信号配線１０とシングルボーダーレススタックビア８の配線２との間の離隔は、この信号配線１０とこの信号配線１０に隣接する他の信号配線１０との間の離隔に等しい。これに対して、従来例を示す図１２のようにパッド部６１を持つ２つのマルチビア間にたとえ１本の信号配線６２を配置できたとしても、この信号配線６２は２本の配線トラック６０間に配置されて、配線トラック６０上に配置できない。従って、本実施形態では、シングルボーダーレススタックビア８周りの信号配線１０を配線トラック１２上に配置できて、ＥＤＡツールとの親和性が良い。
【００４１】
しかも、図２の上面図では、縦トラック６本、横トラック３本で占める所定面積内には、シングルビア６が２個配置され、従来の図１３に示した同面積内のマルチ（ダブル）スタックビアの２個のビアと個数が同一である。ＥＭ（エレクトロマイグレーション）はビア部で律束され、そのビアの個数が同一個数であれば、ＥＭ特性はシングルビアでもマルチビアでも同一特性と考えられる。従って、本実施形態のシングルボーダーレススタックビア構造においても、ＥＭ特性は良好に維持され、ビア部で断線が生じることは有効に低減される。
【００４２】
更に、図２の上面図において、前記所定面積内に２個のシングルビア６を配置したが、本実施形態のシングルボーダーレススタックビア構造では、この所定面積内に２個のシングルビア６を配置する限り、これ等のシングルビア６は何れの位置に配置しても良く、例えばこの両シングルビア６を、これらビア６間に１本の信号配線１０のみが配置されるように配置したり、３本や４本の信号配線１０が配置されるように配置することも可能である。
【００４３】
以上のように、本実施形態では、シングルボーダーレススタックビア８は配置位置に任意性が高い。従って、本実施形態では、図４（ａ）に示すように、例えば４個のシングルビア６をその相互離隔が広い位置に配置することができる。その結果、同図（ｂ）に示すように従来のマルチスタックビアを構成する４個のビア５８が相互に近接して配置される場合に比べて、電源供給を受ける目的スタンダードセル４０までの電源配線長を短くでき、その分だけ寄生抵抗が小さくできて、ＩＲ−ＤＲＯＰを小さく良化できる。
【００４４】
図５は、本実施形態のシングルボーダーレススタックビア構造を持つ半導体集積回路を１チップに集積した概略図を示す。同図では、全てのビアはシングルボーダレススタックビア２０で構成され、その個数は２４個の場合を例示している。図６は従来の４個のビア７０よりなるマルチスタックビアを６個配置して１チップを構成した半導体集積回路を示し、ビア７０の合計個数は図５と同様に２４個である。図５及び図６を対比して判るように、本実施形態のシングルボーダーレススタックビア構造を持つ図５の半導体集積回路では、図６に比してビア２０をチップ全面に亘って均等に配置でき、その分、電源供給受ける目的セル（図５及び図６では図示せず）までの電源配線長を短くでき、ＩＲ−ＤＲＯＰを小さく良化できることが判る。
【００４５】
（第２の実施形態）
次に、本発明の第２の実施形態について図面を参照しながら説明する。
【００４６】
図７は、本実施形態の半導体集積回路の電源配線構造を示す。同図では、シングルボーダーレススタックビア２０を多数の所定箇所に散点状に配置した電源配線構造と、複数個（同図では２個）のビア７１よりなるマルチ（ダブル）スタックビア７５を他の配線接続部として複数個備えた電源配線構造との２種の電源配線構造を備えた半導体集積回路を示している。前記マルチスタックビア７５の詳細な構成は、前記図１１〜図１３に示した構成の通りであって、既述したので、その説明は省略するが、図７から判るように、複数のシングルボーダーレススタックビア２０間の離隔は、マルチスタックビア７５の２個のビア７１相互間の離隔に比して、当然に広く設定される。
【００４７】
前記シングルボーダーレススタックビア２０の配置領域は信号配線領域３０であり、前記マルチスタックビア７５の配置領域は信号が配線されない非配線領域３１である。このようにする理由は、ビアのＯＰＥＮ不良が発生した場合には、シングルボーダーレススタックビア２０を持つ電源配線構造の方が抵抗値の増大が大きい点を考慮するからである。例えば、図８に示すように、配線３層、ビア２層の場合には、同図（ａ）に示すシングルスタックビア構造の場合には、ビアのＯＰＥＮ不良が発生すると、そのユニットには電流を流すことができなくなり、ビア１個の抵抗値をＲとすると、２本のユニット全体では合成抵抗は２Ｒとなるが、同図（ｂ）に示すマルチ（ダブル）スタックビア構造の場合には、２つのビア間のパッド部を持つ配線が保険の役割をして、合成抵抗は３／２Ｒと抵抗の落ち込みは少ない。従って、１本の電源配線にシングルボーダーレススタックビア構造とマルチスタックビア構造との２種を備えて、ビアのＯＰＥＮ不良が生じた場合にも、その電源配線全体の合成抵抗値を低く保持して電源配線不良を抑制でき、歩留りの向上を実現しつつ信号配線領域３０での配線性の向上を図ることが可能である。
【００４８】
図９は、図７に示した２種の電源配線構造の作成フローを示し、ステップＳ１では信号配線領域３０内において設計上求められた個数のシングルスタックビア２０を配置し、次いで、ステップＳ２においてその配線領域３０において配線のレイアウト処理（配線処理）を行う。その後は、ステップＳ３において、その配置した１つのシングルスタックビア２０付近での配線の有無を判別し、配線が存在しない場合には、非配線領域と判断して、ステップＳ４においてマルチスタックビア７５を配置する。前記ステップＳ３及びＳ４を全てのシングルスタックビア２０について繰り返し行って、全てのシングルスタックビア２０について配線の有無の判別を終了すると、ステップＳ５において配線の完了とする。
【００４９】
（第３の実施形態）
続いて、本発明の第３の実施形態について図面を参照しながら説明する。
【００５０】
図１０は、本実施形態の半導体集積回路の電源配線構造を示す。前記第２の実施形態を示す図７では、信号配線領域３０内ではシングルボーダーレススタックビア２０のみを配置したが、本実施形態では、その信号配線領域３０内では信号の配線密度に応じてシングルボーダーレススタックビアとマルチスタックビアとを配置仕分ける構成としている。
【００５１】
図１０（ａ）及び（ｂ）は何れも信号配線領域の一部を示し、同図（ａ）は信号配線領域内において信号配線４３、４４が配置されるが、その信号配線密度が低い所定密度の配線領域であって、空き領域が多い配線領域を示している。この配線領域では、前記空き領域にマルチスタックビア７５が配置される。このマルチスタックビア７５は、同図では、２個のビア（ダブルビア）７１を有する構成を例示している。
【００５２】
一方、同図（ｂ）に示す信号配線領域は、多数本の信号配線４５〜４９が配置されて、空き領域が少なく、同図（ａ）に示した配線領域の信号配線密度よりも高い信号配線密度の配線領域である。この信号配線密度の高い配線領域には、シングルボーダーレススタックビア２０が配置される。
【００５３】
従って、本実施形態では、同図（ｂ）に示す信号配線密度の高い配線領域には、シングルボーダーレススタックビア２０が配置されるので、多数の信号配線４５〜４９を配線効率良く配線できる。例えば、信号配線４７、４９は、シングルボーダーレススタックビア２０の近傍を無駄に迂回などすることなく、短い配線長で配線することが可能である。
【００５４】
一方、同図（ａ）に示す信号配線密度の低い配線領域には、マルチスタックビア７５が配置されるが、信号配線４３、４４の本数が少なく、空き領域が多いので、これ等信号配線の配線経路の選択に支障はなく、配線効率は高く確保される。
【００５５】
更に、前記シングルボーダーレススタックビア２０とマルチスタックビア７５とが並列に電源配線（図１に示す第１及び第４の電源配線１、４）に接続されるので、ビアのＯＰＥＮ不良が発生した場合にも、前記第２の実施形態で詳述の通り、電源配線の抵抗値を低く保持することができ、チップの歩留まりを良くすることが可能である。
【産業上の利用可能性】
【００５６】
以上説明したように、本発明によれば、相互に異なる配線層の配線同士を電気的に接続する配線接続部としてシングル・ボーダレススタックビアを有するので、幅広のパッド部を持つダブル以上のマルチスタックビアよりも配線性が良く、チップ面積の削減を実現することができ、またＩＲ−ＤＲＯＰも良化することができると共に、シングル・ボーダレススタックビア周囲の信号配線を確実に配線トラックに配置することができ、ＥＤＡツールとの親和性も良くすることができるので、種々の半導体集積回路の電源配線構造として有用である。
【符号の説明】
【００５７】
１          第１の電源配線
２          第２の配線
３          第３の配線
４          第４の電源配線
５          第１のビア
６          第２のビア
７          第３のビア
８、２０    シングルボーダレススタックビア
１０、１１  信号配線
１２        配線トラック
３０        信号配線領域
３１        非配線領域
４０        目的スタンダードセル
６１        パッド部
７１        ビア
７５        マルチスタックビア
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも１つの中間配線層を間に挟んだ２つの相互に異なる配線層に配置された電源配線と、
前記２つの配線層に配置された電源配線同士を電気的に接続して配線接続部を構成するシングルボーダレススタックビアとを備えた
ことを特徴とする半導体集積回路の電源配線構造。
【請求項２】
前記請求項１記載の半導体集積回路の電源配線構造において、
前記配線接続部を構成するシングルボーダレススタックビアは、
前記２つの配線層の間に位置する２つ以上の絶縁層に各々配置されるシングルビアと、
前記中間配線層に配置され、前記各絶縁層のシングルビアと同一断面形状を有する配線とを有し、
前記各絶縁層の各シングルビアと前記中間配線層の配線とが同一垂直線上に交互に重ねられた状態で電気的に接続されてユニットを構成する
ことを特徴とする半導体集積回路の電源配線構造。
【請求項３】
前記請求項２記載の半導体集積回路の電源配線構造において、
前記シングルボーダレススタックビアのユニットは、
３つの絶縁層に各々１つ配置されたシングルビアと、
前記３つの絶縁層に挟まれた２つの中間配線層に各々１本配置された配線とにより構成される
ことを特徴とする半導体集積回路の電源配線構造。
【請求項４】
前記請求項２記載の半導体集積回路の電源配線構造において、
前記シングルボーダレススタックビアのユニットは複数本形成され、
前記各ユニット間の離隔は、等間隔である
ことを特徴とする半導体集積回路の電源配線構造。
【請求項５】
前記請求項２記載の半導体集積回路の電源配線構造において、
前記シングルボーダレススタックビアのユニットは複数本形成され、
前記各ユニット間の離隔は、等間隔と不等間隔とが混在する
ことを特徴とする半導体集積回路の電源配線構造。
【請求項６】
前記請求項２記載の半導体集積回路の電源配線構造において、
前記シングルボーダレススタックビアのユニットは複数本形成され、
前記複数本のユニットのうち隣接する何れか２本のユニット間の領域には、信号配線が配置される
ことを特徴とする半導体集積回路の電源配線構造。
【請求項７】
前記請求項６記載の半導体集積回路の電源配線構造において、
前記シングルボーダレススタックビアと前記信号配線との離隔は、前記信号配線とこの信号配線に隣接する他の信号配線との離隔に等しい
ことを特徴とする半導体集積回路の電源配線構造。
【請求項８】
前記請求項１又は２記載の半導体集積回路の電源配線構造において、
前記配線接続部を構成する前記シングルボーダレススタックビアと共に、
前記２つの配線層に配置された電源配線同士を電気的に接続して他の配線接続部を構成するマルチスタックビアを備えた
ことを特徴とする半導体集積回路の電源配線構造。
【請求項９】
前記請求項８記載の半導体集積回路の電源配線構造において、
前記マルチスタックビアは、
前記２つの配線層の間に位置する２つ以上の絶縁層に各々複数個配置されるビアと、
前記中間配線層に配置され、前記各絶縁層の複数個のビアを平面から見て内方に含むようにパッド部を有する配線とを有し、
前記各絶縁層の複数個のビアと前記中間配線層の配線とが同一垂直線上に交互に重ねられた状態で電気的に接続される
ことを特徴とする半導体集積回路の電源配線構造。
【請求項１０】
前記請求項８又は９記載の半導体集積回路の電源配線構造において、
前記配線接続部を構成する前記シングルボーダレススタックビアは、信号配線領域に配置され、
前記他の配線接続部を構成する前記マルチスタックビアは、信号が配線されない非配線領域に配置される
ことを特徴とする半導体集積回路の電源配線構造。
【請求項１１】
前記請求項８又は９記載の半導体集積回路の電源配線構造において、
前記他の配線接続部を構成する前記マルチスタックビアは、信号配線領域のうち信号配線密度が所定密度の領域に配置され、
前記配線接続部を構成する前記シングルボーダレススタックビアは、前記信号配線領域のうち信号配線密度が前記所定密度よりも高い配線領域に配置される
ことを特徴とする半導体集積回路の電源配線構造。
【請求項１２】
前記請求項１０又は１１記載の半導体集積回路の電源配線構造において、
前記シングルボーダレススタックビアは複数箇所に配置され、
前記複数箇所のシングルボーダレススタックビア間の離隔は、前記マルチスタックビアの同一絶縁層内の複数個のビア間の離隔よりも広い
ことを特徴とする半導体集積回路の電源配線構造。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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