(57)【要約】電子の捕獲層及びトンネル層を構成する各層の厚みを正確に制御して形成することにより、信頼性や性能、又は品質が向上された半導体メモリ装置を提供する。また、その半導体メモリ装置の製造方法を提供する。本発明の半導体メモリ装置１は、Ｓｉ基板２と、Ｓｉ基板２上に形成されたＳｉＣ層３と、ＳｉＣ層３上に形成された金属層４と、金属層４上に形成されたＳｉＯ２層５とを有して構成されている。金属層４は電子の捕獲層となる層であり、この金属層４への電子の捕獲により、半導体メモリ装置１の抵抗値が変化するので、不揮発性抵抗変化型メモリ装置として機能する。そして、本発明の半導体メモリ装置１では、金属層４がＳｉＣ層３上に厚みを正確に制御して形成できるため、隣接する他の層に分布して形成されることがなく、半導体メモリ装置１としての信頼性や性能、又は品質が向上する。
2010104145.tif 000002
【特許請求の範囲】
【請求項１】
Ｓｉ基板と、
前記Ｓｉ基板上に形成されたＳｉＣ層と、
前記ＳｉＣ層上に形成された金属層と、
前記金属層上に形成されたＳｉＯ２層と、
を有する半導体メモリ装置。
【請求項２】
前記前記ＳｉＣ層は、ＣＶＤ法、スパッタリング法、または蒸着法により形成され、
前記金属層は、スパッタリング法、または蒸着法により形成され、
前記ＳｉＯ２層は、ＣＶＤ法、スパッタリング法、または蒸着法により形成されている
請求項１記載の半導体メモリ装置。
【請求項３】
前記金属層は、仕事関数が４．６ｅＶ以下の金属材料により形成されている
請求項２記載の半導体メモリ装置。
【請求項４】
前記金属層は、アルミニウムより形成されている
請求項３記載の半導体メモリ装置。
【請求項５】
前記ＳｉＣ層と前記金属層との間に、さらにＳｉＯ２膜が形成されている
請求項１記載の半導体メモリ装置。
【請求項６】
Ｓｉ基板上に、ＣＶＤ法、スパッタリング法、または蒸着法によりＳｉＣ層を形成する工程、
前記ＳｉＣ層上に、スパッタリング法、または蒸着法により金属層を形成する工程、
前記金属層上に、ＣＶＤ法、スパッタリング法、または蒸着法によりＳｉＯ２層を形成する工程、
を有する半導体メモリ装置の製造方法。
【請求項７】
前記金属層は、仕事関数が４．６ｅＶ以下の金属材料により形成する
請求項６記載の半導体メモリ装置の製造方法。
【請求項８】
前記金属層は、アルミニウムにより形成する
請求項７記載の半導体メモリ装置の製造方法。
【請求項９】
前記ＳｉＣ層を形成する工程と、前記金属層を形成する工程と間に、前記ＳｉＣ層上にＳｉＯ２膜を形成する工程を有する
請求項６記載の半導体メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２端子構造の半導体メモリ装置、及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体メモリ装置は情報の記憶装置として様々な分野で用いられている。従来の半導体メモリ装置としては、フラッシュメモリやＲＡＭ、ＲＯＭなどが用いられており、それらは制御電極が３つ必要な３端子メモリである。近年、記憶情報の拡大の要請に伴って、２つの電極で制御可能な２端子メモリが期待されている。２端子メモリは３端子メモリに比較して電極数が減るため、回路基板でのメモリ１個当たりにおける占有面積が少なくなる。したがって、回路基板の単位面積当たりのメモリ数を増加することができ、面積当たりの情報量、すなわち記憶情報密度を拡大することができる。これにより、面積の小さい基盤で、取り扱える情報量の多い記憶装置の作製が可能になる。【０００３】
２端子メモリとして、発明者らはＳｉＣを用いた不揮発性抵抗変化型メモリを報告した（非特許文献１参照）。この２端子メモリ１００は、図９に示すように、ｎ型のＳｉ基板１０１上にＳｉＣ層１０２を形成し、このＳｉＣ層１０２上にＳｉ酸化物層１０３を生成し、Ｓｉ基板１０１の裏面及びＳｉ酸化物層１０３の表面に対の電極１０４及び１０５を形成して構成される。【０００４】
Ｓｉ酸化物層１０３は、ＳｉＣ層１０２の上部を１０００℃で熱酸化することにより形成する。ＳｉＣ層１０２の上部を１０００℃で熱酸化することにより、酸素（Ｏ）がＳｉＣ層に進入し炭素（Ｃ）と結合し、ＣＯまたはＣＯ２として除去される。そして、残ったＳｉが酸素（Ｏ）と結合することによって、Ｓｉ酸化物層１０３が形成される。またこのとき、Ｓｉ基板１０１側のＳｉＣは酸化されずにＳｉＣのまま残る。【０００５】
上記２端子メモリ１００の概略動作を説明する。Ｓｉ酸化物層１０３は、酸化温度が１０００℃と低いため、Ｓｉ酸化物層１０３内には完全酸化物であるＳｉＯ２と、不完全酸化物ＳｉＯｘ（ｘ＜２）が混在する。このＳｉ酸化物層１０３は、ＳｉＣのＣが除去される過程を通して形成されるため、熱酸化時の温度が低いと他の原子と結合していない未結合手をもったＳｉが結晶欠陥として存在し、かつこの未結合手が電子を放出しており、プラスに帯電したＳｉ＋として残存する。よって、Ｓｉ酸化物層１０３の領域、およびＳｉ酸化物層１０３とＳｉＣ層１０２との界面にこのようなドナー型欠陥が存在する。特にＳｉ酸化物層１０３とＳｉＣ層１０２との界面により多くのドナー型欠陥が存在する。【０００６】
Ｓｉ酸化物層１０３側がプラスとなるように電極１０４及び１０５間に電圧をかけて行くと、Ｓｉ基板１０１の抵抗が低いために、印加した電圧は主にＳｉ酸化物層１０３とＳｉＣ層１０２にかかる。しかし、Ｓｉ酸化物層１０３が障壁となるために電流はほとんど流れない。つまり、メモリ装置全体として抵抗の高い状態（ＯＦＦ状態）となる。【０００７】
Ｓｉのバンドギャップは１．１ｅＶ、ＳｉＣのバンドギャップは立方晶構造の場合２．３ｅＶである。電圧をさらに増加すると、ＳｉＣ層１０２とＳｉ基板１０１とのバンドギャップ差が有るために、ある電圧を超えたところで、Ｓｉ基板１０１からＳｉＣ層１０２側へ電子が注入され、Ｓｉ酸化物とＳｉＣとの界面に多く存在している、ドナー型欠陥であるＳｉ＋に電子が捕獲される。このとき、Ｓｉ基板１０１から電子が捕獲された領域まで電圧がかかりにくくなり、電子捕獲量の少ないＳｉ酸化物に強い電界が発生し、電子がＳｉ酸化物層１０３をトンネルするようになり電流が流れる。よってメモリ装置全体として抵抗が低下した状態（ＯＮ状態）となる。【０００８】
ＯＦＦ状態（高抵抗）からＯＮ状態（低抵抗）に遷移することは、情報“１”の書き込みに対応する。【０００９】
メモリ装置がＯＮ状態にあるとき、Ｓｉ酸化物層１０３側がマイナスとなるように電極１０４及び１０５間に電圧を印加すると、電子はドナー型欠陥のＳｉ＋に確保されたままなので、電圧が主にＳｉ酸化物にかかり、引き続き電子がＳｉ酸化物層１０３をトンネルして電流が流れる。しかし、Ｓｉ酸化物層１０３にさらにマイナスの電圧を印加すると、捕獲されていた電子が放出されＳｉ＋となり、電子はＳｉ基板１０１側に戻される。よって、再び電圧がＳｉ酸化物とＳｉＣの双方にかかるようになる。結果的にＳｉ酸化物の電界が弱まって、電子がＳｉ酸化物層１０３をトンネルできなくなり、ＯＦＦ状態（高抵抗）となる。【００１０】
ＯＮ状態（低抵抗）からＯＦＦ状態（高抵抗）に遷移することは情報の消去または情報“０”の書き込みに対応する。【００１１】
すなわち、このメモリ動作はＳｉ酸化物に形成されるドナー型欠陥を利用している。電子がＳｉ酸化物、およびＳｉ酸化物とＳｉＣとの界面に発生するドナー型欠陥Ｓｉ＋に捕獲されるとＯＮ状態となり、電子がドナー型欠陥から放出されるとＯＦＦ状態になる。よって、ＯＮ状態を論理値“１”の記憶、ＯＦＦ状態を論理値“０”の記憶とするメモリ動作として対応させることができる。【００１２】
Ｓｉ酸化物にかける電圧をプラス側に十分大きくすればＯＦＦ状態からＯＮ状態に、逆にマイナス側に十分大きくすればＯＮ状態からＯＦＦ状態に変えることができる。また、低い電圧で電流が流れるか、流れないかを調べれば、メモリ装置の記憶値である“０（ＯＦＦ状態）”か、“１（ＯＮ状態）”か、を読み取ることができる。【００１３】
従来のＳｉ酸化物層／ＳｉＣ層／Ｓｉ基板構造のメモリ装置では、ＳｉＣ層１０２を１０００℃で低温酸化して形成するため、Ｓｉ酸化物層１０３内にはＳｉＯ２の他にＳｉＯｘが多く存在する。このＳｉ酸化物層１０３のＳｉＯｘの割合は１０％を超えるため、ドナー型欠陥がＳｉ酸化物層１０３内全体に分布しており、一度電子がこれらの欠陥に捕獲されると、Ｓｉ酸化物層１０３側の電圧をマイナスに十分大きくしても、電子が欠陥から放出されない現象が生じ、結果的にメモリとして動作しなくなる。メモリとして用いるためには、用途に応じてＯＮ、ＯＦＦの繰り返し動作が１０４回以上必要となるので、Ｓｉ＋における電子の捕獲、放出が容易となる構造が必要である。【００１４】
一方、本発明者らは、先に、ｎ型Ｓｉ基板上にＣＶＤ（Chemical Vapor Deposition）法によりＳｉＣ層を積層し、１２００℃の熱酸化後に、１０００℃で熱酸化を行う二段階酸化によって形成する、ＳｉＯ２／ＳｉＯｘ／ＳｉＣ／ｎ−Ｓｉ構造の２端子メモリ装置を提案した（特許文献１）。この製造方法では、一段階目の１２００℃の熱酸化によりＳｉＣ層の表面にＳｉＯ２層が形成され、二段階目の１０００℃の熱酸化によりＳｉＯ２層下のＳｉＣ層表面にＳｉＯｘ層が形成される。このメモリ装置は、ＳｉＯ２層が電子のトンネル層として、ＳｉＯｘ層が電子の捕獲層としてそれぞれ機能し、ＯＮ、ＯＦＦの繰り返し動作が１０４回以上得られている。すなわち、ＳｉＯ２／ＳｉＯｘ／ＳｉＣ／ｎ−Ｓｉの積層構造からなるメモリ装置は、Ｓｉ酸化物／ＳｉＣ／Ｓｉの積層構造からなるメモリ装置に比較し、ＯＮ、ＯＦＦの繰り返し動作の向上が図られている。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００８−９１８５４号公報
【非特許文献】
【００１６】
【非特許文献１】K.Takada,M.Fukumoto,Y.Suda,「Memory Function of a SiO2/β-SiC/Si MISDiod」Ext.Abs.1999 Intrenational Conference on Solid StateandMaterials,p.132-133(1999)
【発明の開示】
【発明が解決しようとする課題】
【００１７】
上述したように、特許文献１のメモリ装置のように、ＳｉＣ層上にＳｉＯｘを形成する場合は、ＳｉＣ層を熱酸化することにより、ＳｉＯ２層、及びＳｉＯｘ層が形成される。しかしながら、このように熱酸化を用いた製造方法では、ＳｉＯｘ層からなる電子の捕獲層の領域が広く分布して形成されてしまったり、ＳｉＯ２層にＳｉＯｘの成分が残ってしまうという問題がある。また、必要な電子の捕獲層が数ｎｍと極薄であることもあって、ＳｉＯｘ層を熱酸化によって正確な厚みに制御しながら形成することは困難である。ＳｉＣ層上に、電子の捕獲層となるＳｉＯｘ層を正確な厚みに形成するために、ＳｉＯｘ層を堆積によって形成することも考えられるが、その場合、ＳｉＣ層とＳｉＯｘ層との界面において物質的連続性が悪くなるため、メモリ装置としての特性が良くない。【００１８】
そして、電子の捕獲層となるＳｉＯｘ層が広く分布して形成されてしまうという問題に起因して、ＳｉＯｘ層から捕獲電子を抜き取って情報の消去を行う場合、捕獲電子がＳｉＯｘ層から抜けきらず、情報の消去が十分にできないという問題が発生する。ＳｉＯｘ層において、抜けきらない捕獲電子がある場合、ＯＮ／ＯＦＦ比が減少してメモリ動作が不能になり、情報の記録及び消去の速度が遅くなる。また、トンネル層として機能するＳｉＯ２層にＳｉＯｘの成分が残って形成されてしまうという問題に起因して、電子がＳｉＯ２層を抜ける際にＳｉＯｘに捕獲されてしまい、ＳｉＯ２層が理想的なトンネル層として機能しないという問題が発生する。また、熱酸化による電子の捕獲層、トンネル層の形成では、その分布の広がりにより各層の厚みを正確に制御できないため、半導体メモリ装置としての品質や信頼性が確保できない。【００１９】
本発明は、上述の点に鑑み、電子の捕獲層及びトンネル層を構成する各層の厚みを正確に制御して形成することにより、信頼性や性能、又は品質が向上された半導体メモリ装置を提供する。また、その半導体メモリ装置の製造方法を提供する。
【課題を解決するための手段】
【００２０】
上記課題を解決し、本発明の目的を達成するため、本発明の半導体メモリ装置は、Ｓｉ基板と、Ｓｉ基板上に形成されたＳｉＣ層と、ＳｉＣ層上に形成された金属層と、金属層上に形成されたＳｉＯ２層とを有して構成されている。【００２１】
本発明の半導体メモリ装置では、両側から電圧を印加した場合、金属層が電子の捕獲層として機能し、金属層による電子の捕獲によってＳｉＣ層とＳｉＯ２層に係る電圧分配が変化される。これにより、本発明の半導体メモリ装置は、不揮発性抵抗変化型メモリとして機能する。【００２２】
また、本発明の半導体メモリ装置の製造方法は、Ｓｉ基板上に、ＣＶＤ法によりＳｉＣ層を形成する工程、ＳｉＣ層上に、スパッタリング法により金属層を形成する工程、金属層上に、ＣＶＤ法によりＳｉＯ２層を形成する工程を有する。【００２３】
本発明の半導体メモリ装置の製造方法では、スパッタリング法を用いた堆積法が用いられるので、正確に制御された範囲に金属層を形成することができる。
【発明の効果】
【００２４】
本発明によれば、電子の捕獲層及びトンネル層を構成する各層の厚みを正確に制御して形成することにより、信頼性や性能、又は品質が向上された半導体メモリ装置を得ることができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の第１の実施形態における半導体メモリ装置の概略構成図である。
【図２】Ａ〜Ｅ  本発明の第１の実施形態における半導体メモリ装置の製造方法を示す、概略工程図である。
【図３】本発明の第１の実施形態の半導体メモリ装置におけるＩ−Ｖ特性を示す図である。
【図４】Ａ〜Ｃ  本発明の第１の実施形態の半導体メモリ装置の動作原理を示すバンドダイアグラム（その１）である。
【図５】Ｄ，Ｅ  本発明の第１の実施形態の半導体メモリ装置の動作原理を示すバンドダイアグラム（その２）である。
【図６】本発明の第１の実施形態の半導体メモリ装置において、情報の消去、読み出し、書き込み、読み出しの操作を行ったときの印加電圧と半導体メモリ装置を流れる応答電流の測定結果である。
【図７】本発明の第２の実施形態における半導体メモリ装置の概略構成図である。
【図８】本発明の第３の実施形態における半導体集積デバイスの概略構成図である。
【図９】従来の半導体メモリ装置の概略構成図である。
【発明を実施するための形態】
【００２６】
以下に、本発明の実施形態に係る固体撮像装置とその製造方法の一例を、図１〜図８を参照しながら説明する。なお、本発明は以下の例に限定されるものではない。
【００２７】
〈第１の実施形態：半導体メモリ装置〉
［半導体メモリ装置の構成］
まず、図１〜図６を用いて、本発明の第１の実施形態に係る半導体メモリ装置について説明する。図１は、本発明の一実施の形態に係る半導体メモリ装置の概略構成図である。
図１に示すように、本発明の半導体メモリ装置１は、Ｓｉ基板２と、ＳｉＣ層３と、金属層４と、ＳｉＯ２層５とを含んで構成されている。Ｓｉ基板２のＳｉＣ層３に接する側とは反対側（Ｓｉ基板２の裏面）に第１電極６が形成されており、ＳｉＯ２層の金属層４に接する側とは反対側（ＳｉＯ２層の表面）に第２電極７が形成されている。この半導体メモリ装置１は、第１電極６及び第２電極７を端子として用いる、２端子メモリの不揮発性抵抗変化型メモリとして構成される。
【００２８】
Ｓｉ基板２は、電子供給源として機能する層である。第１電極６と第２電極７間に所望の電圧を印加することにより、Ｓｉ基板２からＳｉＣ層３に電子が供給される。
ＳｉＣ層３は、電子供給源となるＳｉ基板２から電子が供給される層である。また、金属層４は、ＳｉＣ層３に注入された電子を捕獲又は放出する、電子捕獲層として機能する層である。第１電極６と第２電極７間に所望の電圧を印加することにより、電子捕獲層である金属層４において電子の捕獲又は放出がなされ、ＳｉＣ層３のバンド状態が変化する。これにより、半導体メモリ装置の抵抗変化の要因となるＳｉＯ２層５とＳｉＣ層３との電圧の分配動作がなされる。
ＳｉＯ２層５は、電子を通過させるトンネル層として機能する層である。ＳｉＣ層３のバンド状態の変化によって、ＳｉＯ２層５に印加される電圧が変化する。これにより、ＳｉＯ２層５のバンド状態も変化され、電子がＳｉＯ２層５を通過する低抵抗状態（ＯＮ状態）と、電子の通過が抑制される高抵抗状態（ＯＦＦ状態）に、状態が遷移される。
【００２９】
第１電極６及び第２電極７は、ＳｉＯ２層／金属層／ＳｉＣ層／Ｓｉ基板の積層構造に、両端から所望の電圧を印加する為の端子である。第１電極６及び第２電極７は、半導体メモリ装置１を低抵抗状態、又は高抵抗状態に状態を遷移させるための書き込み（消去）電極として用いられ、さらに、半導体メモリ装置１の抵抗状態を読み取る読み出し電極としても用いられる。
【００３０】
［半導体メモリ装置の製造方法］
次に、図２Ａ〜Ｅを用いて、本実施形態例の半導体メモリ装置１の製造方法を説明する。図２Ａ〜Ｅは、本実施形態例の半導体メモリ装置１の製造工程図である。
【００３１】
まず、図２Ａに示すように、Ｓｉ基板２を用意する。本実施形態例のＳｉ基板２は、ｎ型不純物がドーピングされた、比抵抗０．０１Ω−ｃｍのｎ型Ｓｉ基板で構成されており、主面の面方位を（１００）面として用いられている。このＳｉ基板２は、電子供給源として機能するので、電子濃度の高いｎ型のＳｉ基板２を用いるとメモリ動作を効率的に発現できる。
【００３２】
本実施形態例の半導体メモリ装置１をバイポーラトランジスタなどと一緒に集積化する場合は、ｐ型のＳｉ基板上に次の工程で形成されるＳｉＣ層３を形成してもよい。この場合は、ｐ型のＳｉ基板にｎ型のＳｉ基板を接触させる構造とすることで、このｐ型Ｓｉ基板を介して、ｎ型Ｓｉ基板からＳｉＣ層側へ電子を供給するようにすることができる。
【００３３】
また、Ｓｉ基板２の面方位が（１００）面であると、本実施形態例の半導体メモリ装置１を半導体集積回路に組み込む場合に適する。通常、ＭＯＳトランジスタ等を有する半導体集積回路では、半導体基板として主面の面方位が（１００）面の基板を用いるため、半導体メモリ装置１のＳｉ基板２も、主面が（１００）面である基板を用いるのが好ましい。主面が（１００）面の基板を用いた場合、良好なメモリ特性が得られる程度に、次の工程で結晶性の高いＳｉＣ層３が成膜できる。
【００３４】
また、Ｓｉ基板２としては、主面が他の面方位である基板を用いることも可能である。例えば主面が（１１１）面のＳｉ基板を用いることもでき、この場合は、次の工程で、Ｓｉ基板２上により結晶性の高いＳｉＣ層３を成膜することができる。
【００３５】
次に、図２Ｂに示すように、Ｓｉ基板２上にＳｉＣ層３を形成する。ＳｉＣ層３は、Ｓｉ基板２上に化学気相成長法（以下、ＣＶＤ法）やスパッタリング法などの堆積により形成されるものであり、本実施形態例では、ＣＶＤ法により形成する。ＳｉＣ層３は、結晶構造として例えば立方晶系の対称性を持つＳｉＣ（３Ｃ−ＳｉＣ）が用いられている。本実施形態例のＳｉＣ層３は、不純物をドーピングしていない真性（ｉ型）ＳｉＣとされている。本実施形態例では、ＳｉＣ層３は、ＣＶＤ法により形成する例としたが、その他、電子ビーム蒸着法などの特別な蒸着法等、種々の堆積法を用いることができる。
【００３６】
本実施形態例のＳｉＣ層３としては、３Ｃ−ＳｉＣが用いられているが、他に、六方対称の４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣを用いても良い。また、欠陥の少ない未結合手を水素で終端した多結晶や非結晶のＳｉＣ層であってもよく、ＳｉＣ層に不純物がドーピングされたものであっても、ドーピングされていないものでもどちらも用いることができる。
このようなＳｉＣ層３は、１０ｎｍ〜１００ｎｍの厚みに形成する。１０ｎｍよりも薄い場合は、酸化層側が負電圧のとき捕獲電子が漏出し易くＯＮ状態の保持特性が低下するという問題があり、１００ｎｍよりも厚いと操作電圧が大きくなるという問題がある。
【００３７】
次に、図２Ｃに示すように、スパッタリング法を用いてＳｉＣ層３上に金属材料を堆積させ、金属層４を形成する。金属層４は、１ｎｍ〜１０ｎｍの厚みに形成するのが好ましい。１ｎｍよりも薄い場合は、十分に電子を捕獲できなくなりＯＮ抵抗／ＯＦＦ抵抗比が減少して、１、０の区別が不明確になるという問題があり、１０ｎｍよりも厚いと、充放電に時間がかかり動作が遅くなったり、ＯＮ状態／ＯＦＦ状態の状態の変化を起こす操作電圧が大きくなるという問題がある。本実施形態例では、金属層４は、スパッタリング法を用いて形成する例としたが、その他、種々の堆積法を用いることができ、蒸着法、イオンプレーティング法や、メッキ法等を用いることができる。
【００３８】
ところで、金属層４の仕事関数φＭｅが、φＳｉＣよりも大きい（φＭｅ＞φＳｉＣ）と、ＳｉＣ層３のバンドが上に曲がり、金属層４とＳｉＣ層３間で電荷の移動がおき、ＳｉＣ層３側がプラスの電位、金属層４側がマイナスの電位となってしまい常にＯＮ状態となって、常に電流が流れてしまう。このため、不揮発性メモリを構成することができない。φＭｅ＜φＳｉＣであると、ＳｉＣ層３のバンドが下に曲がり、金属層４とＳｉＣ層３間で電荷の移動がおき、ＳｉＣ層３側がマイナスの電位、金属層４側がプラスの電位となるので、不揮発性メモリを構成することができる。
【００３９】
本実施形態例で用いられるノンドープの３Ｃ−ＳｉＣからなるＳｉＣ層３は、電子親和力χ＝３．４５ｅＶ、バンドギャップＥｇ＝２．３６ｅＶであるので、ＳｉＣ層３の仕事関数φＳｉＣ＝χ＋Ｅｇ／２≒４．６ｅＶで与えられる。このため、本実施形態例の半導体メモリ装置１では、金属層４を構成する金属材料の仕事関数φＭｅは、４．６ｅＶ以下であればよく、φＭｅ＜４．６ｅＶの金属材料としては、Ａｌを用いている。
【００４０】
次に、図２Ｄに示すように、金属層４上に、ＳｉＯ４とＮ２Ｏの混合ガスを用いたＣＶＤ法により、完全酸化膜であるＳｉＯ２層５を形成する。このＳｉＯ２層は、５ｎｍ〜２０ｎｍの厚みに形成されるのが好ましい。５ｎｍよりも薄い場合は、捕獲電子が漏出しＯＮ状態の保持特性が劣化するという問題があり、２０ｎｍよりも厚いと、ＯＮ状態での電子のトンネル確率が減少して、ＯＮ状態でのＯＮ電流が減少し、結果的にＯＮ／ＯＦＦ比が減少するという問題がある。
本実施形態例ではＣＶＤ法を用いてＳｉＯ２層を形成する例としたが、その他スパッタリング法や電子ビーム蒸着法などの特別な蒸着法等、種々の堆積法を用いることができる。
【００４１】
その後、図２Ｅに示すように、Ｓｉ基板２の裏面に例えばＡｌからなる第１電極６を形成し、ＳｉＯ２層５の表面に例えばＡｕからなる第２電極７を形成し、本実施形態例の半導体メモリ装置１が完成する。
【００４２】
本実施形態例の半導体メモリ装置１の製造方法によれば、電子の捕獲層となる金属層４が堆積法によって形成されるので、金属層４の厚さをより薄い範囲に制御して形成することができ、また、隣接する他の層に分布することがない。従来の、半導体メモリ装置では酸化シリコンからなる捕獲層を熱酸化によって形成していたため、隣接する層まで捕獲層が分布してしまう問題や、捕獲層の厚さをうまく制御できないという問題があった。このため、従来の半導体メモリ装置では捕獲層を正確に制御された範囲に形成することができず、装置としての信頼性や品質が低下するという問題がある。また、熱酸化によって形成された酸化シリコンによる捕獲層に一度捕獲された電子が抜けにくいことにより、ＯＮ／ＯＦＦ比が低くなることが懸念されていた。
【００４３】
本実施形態例によれば、上述したように、捕獲層となる金属層４は隣接する層に分布することなく、正確に制御された範囲に形成することができるため、装置としての信頼性や品質の向上が確保でき、また、ＯＮ／ＯＦＦ比の向上が図られる。
【００４４】
［半導体メモリ装置の動作］
次に、図３〜６を用いて、本実施形態例の半導体メモリ装置１の動作について説明する。図３は、本実施形態例の半導体メモリ装置１におけるＩ−Ｖ特性を示す図である。また、図４Ａ〜Ｃ及び図５Ａ，Ｂは、本実施形態例の半導体メモリ装置１の動作原理を示すバンドダイアグラムである。
【００４５】
図３の横軸は第１電極６と第２電極７間に印加した印加電圧を示しており、縦軸は第１電極６と第２電極７間の電流密度を示している。図３に示すように、本実施形態例の半導体メモリ装置１は、正の印加電圧に対して大きな電流密度を有するメモリ特性を示すヒステリシスが発現している。図３によれば、測定した半導体メモリ装置１の状態遷移のしきい値電圧は、正側で約＋６Ｖ、負側で約−６Ｖである。
【００４６】
図３のヒステリシスループに沿って、本実施形態例の半導体メモリ装置１の動作を説明する。
【００４７】
図４Ａは初期段階の半導体メモリ装置１のバンドダイアグラムを示している。前述したが、本実施形態例の半導体メモリ装置１では、金属層４の仕事関数φＭｅが、ＳｉＣ層３の仕事関数φＳｉＣよりも小さい値を有している。このため、図４Ａに示すように、ＳｉＣ層３のバンドが下に曲がり、ＳｉＣ層３側がマイナスの電位、金属層４側がプラスの電位となる。これにより、半導体メモリ装置１はＯＦＦ状態とされる。
【００４８】
図４Ｂは、初期段階の半導体メモリ装置１に、正の電圧側で、しきい値電圧以下の電圧を印加したときのバンドダイアグラムを示している。図４Ｂに示すように、ＳｉＯ２層５の表面の第２電極７側がプラスとなるように、第１電極６及び第２電極７間にしきい値電圧以下の電圧を印加すると、Ｓｉ基板２に掛る電圧が低いため、主に、ＳｉＯ２層５、金属層４、及びＳｉＣ層３にかかる。しかし、この場合、電子の捕獲層である金属層４に電子が捕獲されていないので、ＳｉＣ層３に分配される電圧の割合が多くなり、ＳｉＯ２層５に印加される電圧が不十分となる。そうすると、トンネル層となるＳｉＯ２層５の障壁が厚いため電子がＳｉＯ２層５を通過できず、半導体メモリ装置１全体としては高抵抗状態（ＯＦＦ状態）となる。
【００４９】
図４Ｃは、半導体メモリ装置１の正の電圧側でしきい値電圧付近の電圧を印加したときのバンドダイアグラムを示している。前述したが、ＳｉＣ層３とＳｉ基板２とには、バンドギャップ差があるため、ある電圧を超えたところで、Ｓｉ基板２からの電子ｅがＳｉＣ層３に注入され、電子の捕獲層である金属層４に捕獲される。金属層４に電子が捕獲されることにより、ＳｉＣ層３のエネルギーバンドがフラット（完全なフラットでは無いが、フラットに近い）になり、ＳｉＣ層３にあまり電圧がかからない。そうすると、ＳｉＯ２層５に分配される電圧の割合が多くなり、ＳｉＯ２層５に多くの電圧がかかる。このため、ＳｉＯ２層５に強い電界が発生し、電子ｅがＳｉＯ２層５をトンネルする確率が増加し、電流が流れる。これによって、半導体メモリ装置１全体が低抵抗状態（ＯＮ状態）となる。
高抵抗状態（ＯＦＦ状態）から低抵抗状態（ＯＮ状態）に状態が遷移することは、情報“１”の書き込みに対応する。
【００５０】
図５Ｄは、半導体メモリ装置１がＯＮ状態にあるとき、負の電圧側でしきい値電圧以上の電圧を印加したときのバンドダイアグラムを示している。ＳｉＯ２層５の表面の第２電極７側がマイナスとなるように、第１電極６と第２電極７間にしきい値電圧以上の電圧を印加すると、電子ｅは捕獲層である金属層４に捕獲されたままとなる。このため、印加された電圧は、主にＳｉＯ２層５に引き続き多く印加されるため、トンネル層であるＳｉＯ２層５を電子が通過して電流が流れ、低抵抗状態（ＯＮ状態）が続いている。
【００５１】
図５Ｅに、半導体メモリ装置１の負の電圧側でしきい値電圧付近の電圧を印加したときのバンドダイアグラムを示している。ＯＮ状態である半導体メモリ装置１に負側でしきい値電圧付近の電圧を印加すると金属層４に捕獲されていた電子ｅがＳｉ基板２側へ放出される。そうすると、印加されている電圧が再びＳｉＣ層３に多く分配され、結果的にＳｉＯ２層５の電界が弱まって電子ｅがＳｉＯ２層５を通過できなくなり、つまりトンネル確率が減少するため電流がほとんど流れなくなる。これにより、半導体メモリ装置１全体は高抵抗状態（ＯＦＦ状態）となる。
低抵抗状態（ＯＮ状態）から高抵抗状態（ＯＦＦ状態）に状態が遷移することは、情報“０”の書き込み、もしくは情報の消去に対応する。
【００５２】
以上のようにして、本実施形態例の半導体メモリ装置１では第１電極６と第２電極７との間に所望の書き込み電圧を印加することにより、情報“１”の書き込み、及び情報“０”の書き込み（情報の消去）がなされる。また、これらの情報は電圧印加を０Ｖにしても保持される。
【００５３】
また、本実施形態例の半導体メモリ装置１では、書き込み電圧の印加によって書き込まれた情報を、第１電極６と第２電極７との間に読出し電圧を印加することによって読み出すことができる。すなわち、本実施形態例の半導体メモリ装置１では、書き込み電圧と読み出し電圧の印加は、同一の端子（電極）を用いることができ、２端子の構造とされる。
【００５４】
図６に、本実施形態例の半導体メモリ装置１において、情報の消去、読み出し、書き込み、読み出しの操作を行ったときの印加電圧と半導体メモリ装置を流れる応答電流を測定した結果を示す。図６の横軸は、操作時間を示しており、上段の図の縦軸は半導体メモリ装置１に印加される印加電圧を示しており、下段の図の縦軸は半導体メモリ装置１に流れる電流の電流密度を示している。
【００５５】
図６に示すように、第１電極６と第２電極７間に、消去電圧（情報“０”の書き込み電圧）を印加する。このときの消去電圧は、負側のしきい値電圧付近の電圧であり、本実施形態例では、−６Ｖである。この情報の消去により、半導体メモリ装置１はＯＦＦ状態とされる。このとき、半導体メモリ装置１に、微小なマイナスの消去電流が流れる。
【００５６】
次に、第１電極６と第２電極７間に、読み出し電圧を印加する。このときの読み出し電圧は、正側のしきい値電圧よりも低い電圧であり、本実施形態例では＋６Ｖである。前段の消去電圧の印加により、半導体メモリ装置１はＯＦＦ状態とされているので、この読み出し電圧の印加によって、半導体メモリ装置１には、ＯＦＦ状態を示す読み出し電流が流れる。
【００５７】
次に、第１電極６と第２電極７間に、書き込み電圧を印加する。このときの書き込み電圧は正側のしきい値電圧付近の電圧であり、本実施形態例では、＋７Ｖである。この書き込み電圧の印加により、半導体メモリ装置１はＯＮ状態とされ、このとき、半導体メモリ装置１には、書き込み電流が流れる。
【００５８】
次に、第１電極６と第２電極７間に、読み出し電圧を印加する。このときの読み出し電圧は、正側のしきい値電圧よりも低い電圧であり、本実施形態例では＋６Ｖである。前段の書き込み電圧の印加により、半導体メモリ装置１はＯＮ状態とされているので、この読み出し電圧の印加によって、半導体メモリ装置１には、ＯＮ状態を示す読み出し電流が流れる。このＯＮ状態を示す読み出し電流は、先に述べたＯＦＦ状態を示す読み出し電流よりも大きい。
【００５９】
すなわち、ＯＦＦ状態では高抵抗であるので読み出し電圧を印加したときの電流密度が低くなり、一方で、ＯＮ状態では低抵抗であるので読み出し電圧を印加したときの電流密度が高くなる。このため、読み出し電圧を印加したときの電流密度を測定することにより、半導体メモリ装置１に書き込まれた情報が“１”であるか、“０”であるかが読み出される。そして、このＯＮ状態における読み出し電流の電流密度と、ＯＦＦ状態の読み出し電流の電流密度の差が、ＯＮ／ＯＦＦ比となる。
【００６０】
このように、本実施形態例の半導体メモリ装置１では、ＯＦＦ状態のときとＯＮ状態ときとで半導体メモリ装置１に流れる電流密度が異なり、不揮発性半導体メモリ装置として機能していることがわかる。
【００６１】
〈第２の実施形態：半導体メモリ装置〉
次に、図７を用いて本発明の第２の実施形態に係る半導体メモリ装置について説明する。図７は、本実施形態例の半導体メモリ装置５０の概略断面構成図である。図７において、図１に対応する部分には同一符号を付し重複説明を省略する。
【００６２】
本実施形態例の半導体メモリ装置５０は、ＳｉＣ層３と金属層４との間に、薄いＳｉＯ２膜５１を設ける例である。このＳｉＯ２膜５１は、ＣＶＤ法等の堆積法によって形成され、φＭｅとφＳｉＣの大小にかかわらず印加電圧０Ｖ時の熱平衡状態における金属層４とＳｉＣ層３の電荷の移動を抑止するものである。また、この場合のＳｉＯ２膜５１は、１ｎｍ〜１０ｎｍの範囲に形成されることが好ましい。１ｎｍよりも薄い場合は、電子が自由にトンネルし、印加電圧０Ｖにおける電子の移動を抑止する役目が機能しないという問題があり、１０ｎｍよりも厚いと、電圧が印加されても電子の移動が起こりにくいのでＯＮ／ＯＦＦの状態遷移が起きにくくなるという問題がある。
【００６３】
第１の実施形態で説明したように、ＳｉＣ層３と金属層４を順に積層する場合は、仕事関数の関係から金属層４に用いる金属材料は、ＳｉＣ層３の仕事関数φＳｉＣよりも小さい仕事関数を有する金属材料である必要があった。しかしながら、ＳｉＣ層３と金属層４との間にＳｉＯ２膜５１を設けることにより、金属層４とＳｉＣ層３の接触により電荷の移動がおきないので、金属層４を構成する金属材料の仕事関数φＭｅに拘わらず不揮発性メモリを発現することができる。このため、ＳｉＣ層３の仕事関数φＳｉＣ〜４．６ｅＶよりも大きい仕事関数を有する金属材料を用いることができる。金属材料の仕事関数φＭｅ＞４．６ｅＶの材料としては、ニッケル（Ｎｉ）や金（Ａｕ）が挙げられる。
【００６４】
このように、本実施形態例の半導体メモリ装置５０では、金属材料の仕事関数φＭｅに拘わらず、金属層４に所望の金属材料を用いることができるので、金属層４を形成する金属材料の選択が増える。このため、半導体メモリ装置５０の製造の自由度が上がり、また特性の向上が図られる。
【００６５】
また、本実施形態例の半導体メモリ装置５０では、金属層４とＳｉＣ層３との間に、ＳｉＯ２膜５１を設けることにより、印加電圧０Ｖ時において、熱平衡状態での電荷の移動を抑制することができるので、理想的に、金属層４の充放電が可能となる。このため、ＯＮ／ＯＦＦ比を大きくすることができる。
【００６６】
そして、本実施形態例の半導体メモリ装置５０においても、第１の実施形態と同様、金属層４が電子の捕獲層として機能し、ＳｉＯ２層５がトンネル層として機能するので、不揮発性の半導体メモリ装置として機能する等、第１の実施形態と同様の特性を有する。
【００６７】
本実施形態例の半導体メモリ装置５０においても、ＳｉＣ層３上部に形成されるＳｉＯ２膜５１、金属層４を堆積法によって形成するので、電子の捕獲層となる金属層４及びその捕獲層に関わるＳｉＯ２膜５１が正確に制御された範囲に形成される。これにより、信頼性や品質の向上が図られた半導体メモリ装置を得ることができる等、第１の実施形態と同様の効果を得ることができる。
【００６８】
〈第３の実施形態：半導体集積デバイス〉
［半導体集積デバイスの構成及び製造方法］
次に、本発明の第３の実施形態に係る半導体集積デバイスの概略断面構成を示す。図８は、本実施形態例の半導体集積デバイスの概略断面構成図である。
【００６９】
図８の半導体集積デバイス２１は、本発明の半導体メモリ装置と他のトランジスタを一体集積化した例であり、バイポーラトランジスタ、ＭＯＳトランジスタ、及び半導体メモリ装置を一体集積化した例である。また、本実施形態例では、半導体メモリ装置として、上述の第１の実施形態における半導体メモリ装置１を用いる例とする。
【００７０】
本実施形態例の半導体集積デバイス２１では、バイポーラトランジスタ２６、ＭＯＳトランジスタ２７、及び半導体メモリ装置１が、同一の半導体基板２２上に形成されている。
【００７１】
半導体基板２２は、たとえばｐ型のシリコン半導体基板を用いる。この半導体基板２２には不純物ドーピングによってｎ型半導体ウェル領域２３が形成されている。さらに、不純物を高濃度にドープしたｐ＋型半導体ウェル領域２４が、ｎ型半導体ウェル領域２３上部の所望の領域に形成されている。このｐ＋型半導体ウェル領域２４の一部は、ＭＯＳトランジスタのソース２９及びドレイン３０として用いられる領域であり、ソース２９とドレイン３０との間の領域は、チャネル部を構成するため、ｐ型の不純物はドープされない領域とされている。
【００７２】
そして、ｐ＋型半導体ウェル領域２４上部の半導体基板２２表面には、不純物を高濃度にドープしたｎ＋型半導体ウェル領域２５が形成されている。また、ＭＯＳトランジスタ２７と、バイポーラトランジスタ２６及び半導体メモリ装置１を分離する領域には、素子分離領域４１が形成されている。この素子分離領域４１は、半導体基板２２に溝部を形成し絶縁膜を埋め込むことによって形成することができる。
【００７３】
ｎ型半導体ウェル領域２３、ｐ＋型半導体ウェル領域２４、ｎ＋型半導体ウェル領域２５でバイポーラトランジスタ２６が構成される。このバイポーラトランジスタ２６では、ｎ型半導体ウェル領域２３がコレクタ、ｐ＋型半導体ウェル領域２４がベース、ｎ＋型半導体ウェル領域２５がエミッタとして機能する。
【００７４】
半導体基板２２上には各不純物領域に接続される電極、及び半導体メモリ装置の一部が形成されている。
【００７５】
まず、ＭＯＳトランジスタ２７のソース２９及びドレイン３０間のチャネル部上部には、ゲート絶縁膜３１を介して、ゲート電極３８が接続されている。また、ソース２９にはソース電極３６が接続されており、ドレイン３０にはドレイン電極３７が接続されている。
また、エミッタとして機能するｎ＋型半導体ウェル領域２５には、エミッタ電極３４が接続されている。また、エミッタとして機能するｎ＋型半導体ウェル領域２５に隣接するｐ＋型半導体ウェル領域２４上部には、ＳｉＯ２層５／金属層４／ＳｉＣ層３の積層体が複数個（図では２個）、ＳｉＣ層３が半導体基板２２に接続されるように形成されている。これらの積層体は、ＣＶＤ法やスパッタリング法など、第１の実施形態で説明した方法によって形成される。このＳｉＯ２層５／金属層４／ＳｉＣ層３の積層体は、半導体基板２２と一体化されることにより、半導体メモリ装置１とされるものである。ＳｉＯ２層５上部には、電極３３が接続されている。
そして、ｐ＋型半導体ウェル領域２４には、ベース電極３５が接続されている。
【００７６】
さらに、図示しないが、層間絶縁層３２の上部に多層配線構造を形成して、これらの素子（半導体メモリ装置１、バイポーラトランジスタ２６、ｐチャネルのＭＯＳトランジスタ２７）は結線されている。そして、半導体メモリ装置１は、バイポーラトランジスタ２６のベースとなるｐ＋型半導体ウェル領域２４に接続される。本実施形態例の半導体メモリ装置１では、そのＳｉＯ２層５側に電極３３を介してプラスの電圧を印加して、データを書き込む時には、ベースとなるｐ＋型半導体ウェル領域２４を介してエミッタとして機能するｎ＋型半導体ウェル領域２５から電子が供給される。
【００７７】
本実施形態例の半導体集積デバイス２１では、半導体メモリ装置１を構成するＳｉＣ層３、金属層４、ＳｉＯ２層５がそれぞれ、ＣＶＤ法やスパッタリング法などの堆積法を用いて形成するので、従来のような高温プロセスによる他の素子への影響がない。このため、上述した第１の実施形態における半導体メモリ装置１は、半導体集積デバイス２１への搭載が容易となる。
【００７８】
本実施形態例では、ｐ＋型半導体ウェル領域２４上部に半導体メモリ装置１を構成するＳｉＣ層３を形成する例としたが、ＳｉＣ層３をｎ型半導体ウェル領域２３上に形成してもよい。
【００７９】
また、本実施形態例では、半導体メモリ装置として第１の実施形態における半導体メモリ装置１を用いる例としたが、第２の実施形態における半導体メモリ装置５０を用いることもできる。
【符号の説明】
【００８０】
１・・・半導体メモリ装置、２・・・Ｓｉ基板、３・・・ＳｉＣ層、４・・・金属層、５・・・ＳｉＯ２層、６・・・第１電極、７・・・第２電極、２１・・・半導体集積デバイス、２２・・・半導体基板、２３・・・ｎ型半導体ウェル領域、２４・・・ｐ型半導体ウェル領域、２５・・・ｎ＋型半導体ウェル領域、２６・・・バイポーラトランジスタ、２７・・・ＭＯＳトランジスタ、２９・・・ソース、３０・・・ドレイン、３１・・・ゲート絶縁膜、３２・・・層間絶縁層、３３・・・電極、３４・・・エミッタ電極、３５・・・ベース電極、３６・・・ソース電極、３７・・・ドレイン電極、３８・・・ゲート電極、４１・・・素子分離領域、５０・・・半導体メモリ装置、５１・・・ＳｉＯ２膜、１００・・・２端子メモリ、１０１・・・ｎ型Ｓｉ基板、１０１・・・Ｓｉ基板、１０２・・・ＳｉＣ層、１０３・・・Ｓｉ酸化物層、１０４・・・電極
【図１】
2010104145.tif 000003
【図２】
2010104145.tif 000004
【図３】
2010104145.tif 000005
【図４】
2010104145.tif 000006
【図５】
2010104145.tif 000007
【図６】
2010104145.tif 000008
【図７】
2010104145.tif 000009
【図８】
2010104145.tif 000010
【図９】
2010104145.tif 000011
【手続補正書】
【提出日】平成22年8月3日(2010.8.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電子供給源となるＳｉ基板と、前記Ｓｉ基板上に形成されたＳｉＣ層であって、前記Ｓｉ基板から電子が供給されるＳｉＣ層と、前記ＳｉＣ層上に形成された電子捕獲層となる金属層であって、前記ＳｉＣ層の仕事関数よりも小さい仕事関数を有する金属層と、前記金属層上に形成されたＳｉＯ２層であって、トンネル層となるＳｉＯ２層と、からなる積層構造と、
前記積層構造を挟んで設けられ、前記積層構造の両端から所望の電圧を印加する２つの電極と、
を有する半導体メモリ装置。
【請求項２】
前記ＳｉＣ層は、ＣＶＤ法、スパッタリング法、または蒸着法により形成され、
前記金属層は、スパッタリング法、または蒸着法により形成され、
前記ＳｉＯ２層は、ＣＶＤ法、スパッタリング法、または蒸着法により形成されている
請求項１記載の半導体メモリ装置。
【請求項３】
前記金属層は、仕事関数が４．６ｅＶ以下の金属材料により形成されている
請求項２記載の半導体メモリ装置。
【請求項４】
前記金属層は、アルミニウムより形成されている
請求項３記載の半導体メモリ装置。
【請求項５】
前記ＳｉＣ層と前記金属層との間に、さらにＳｉＯ２膜が形成されている
請求項１記載の半導体メモリ装置。
【請求項６】
電子供給源となるＳｉ基板上に、ＣＶＤ法、スパッタリング法、または蒸着法により前記Ｓｉ基板から電子が供給されるＳｉＣ層を形成する工程と、
前記ＳｉＣ層上に、スパッタリング法、または蒸着法により電子捕獲層となる金属層であって、前記ＳｉＣ層の仕事関数よりも小さい仕事関数を有する金属層を形成する工程と、
前記金属層上に、ＣＶＤ法、スパッタリング法、または蒸着法によりトンネル層となるＳｉＯ２層を形成する工程と、
前記Ｓｉ基板、前記ＳｉＣ層、前記金属層、及び前記ＳｉＯ２層からなる積層構造の表面及び裏面に、前記積層構造の両端から所望の電圧を印加するための電極を形成する工程と
を有する半導体メモリ装置の製造方法。
【請求項７】
前記金属層は、仕事関数が４．６ｅＶ以下の金属材料により形成する
請求項６記載の半導体メモリ装置の製造方法。
【請求項８】
前記金属層は、アルミニウムにより形成する
請求項７記載の半導体メモリ装置の製造方法。
【請求項９】
前記ＳｉＣ層を形成する工程と、前記金属層を形成する工程と間に、前記ＳｉＣ層上にＳｉＯ２膜を形成する工程を有する
請求項６記載の半導体メモリ装置の製造方法。
【国際調査報告】
2010104145.tif 000012
2010104145.tif 000013
2010104145.tif 000014
2010104145.tif 000015