(57)【要約】  半導体素子を内蔵する半導体素子内蔵基板において、高歩留まりで製造でき、且つ、低反り化を実現する半導体装置およびその製造方法を提供する。コア基板と、コア基板の第１面と第２面に少なくとも１層ずつ設けられた絶縁層及び配線層と、各絶縁層と前記コア基板に設けられ前記配線層間を接続するビアと、コア基板の第１面に電極端子形成面を表にして搭載された半導体素子と、第１面に設けられた絶縁層を貫通し、半導体素子の電極端子と第１面に設けられた配線層とを直接接続する接続部と、が設けられ、接続部に直接接続される配線層の最小配線ピッチは、第２面に設けられたいずれの配線層の最小配線ピッチより小さい（図１）。
2010134511.tif 000002
【特許請求の範囲】
【請求項１】
コア基板と、
前記コア基板の第１面と前記第１面の反対面である第２面に少なくとも１層ずつ設けられた絶縁層及び配線層と、
前記各絶縁層と前記コア基板に設けられ、前記配線層間を接続するビアと、
前記コア基板の前記第１面に電極端子形成面を表にして搭載された半導体素子と、
前記第１面に設けられた絶縁層を貫通し、前記半導体素子の電極端子と前記第１面に設けられた配線層とを直接接続する接続部と、が設けられ、
前記接続部に直接接続される配線層の最小配線ピッチは、前記第２面に設けられたいずれの配線層の最小配線ピッチよりも小さいことを特徴とする半導体装置。
【請求項２】
前記第２面に設けられた各ビアの形状が、前記接続部の形状よりいずれも大きいことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２面に設けられた各ビアのトップ径、ボトム径、高さがそれぞれ前記接続部のトップ径、ボトム径、高さより大きいことを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記第２面に設けられた各ビアの体積が、前記接続部の体積の３倍以上あることを特徴とする請求項１乃至３いずれか１項記載の半導体装置。
【請求項５】
前記接続部に直接接続される配線層の厚さが前記第２面に設けられたいずれの配線層の厚さより薄いことを特徴とする請求項１乃至４いずれか１項記載の半導体装置。
【請求項６】
前記接続部に直接接続される配線層の厚さ、最小配線幅、最小配線間隔に対して、前記第２面に設けられた各配線層の厚さ、最小配線幅、最小配線間隔がそれぞれ１．５倍以上大きいことを特徴とする請求項１乃至５いずれか１項記載の半導体装置。
【請求項７】
前記接続部周辺の絶縁層の材質が前記接続部を含まない絶縁層の材質と異なることを特徴とする請求項１乃至６いずれか１項記載の半導体装置。
【請求項８】
前記接続部周辺の絶縁層が感光性樹脂で形成され、前記第２面に設けられた絶縁層が非感光性樹脂で形成されていることを特徴とする請求項１乃至７いずれか１項記載の半導体装置。
【請求項９】
前記接続部周辺の絶縁層の弾性率が前記接続部を含まない絶縁層の弾性率より低いことを特徴とする請求項１乃至８いずれか１項記載の半導体装置。
【請求項１０】
前記接続部がハンダ材料や樹脂成分を含まないことを特徴とする請求項１乃至９いずれか１項記載の半導体装置。
【請求項１１】
前記第２面の絶縁層及び配線層がそれぞれ１層であることを特徴とする請求項１乃至１０いずれか１項記載の半導体装置。
【請求項１２】
前記第１面の絶縁層及び配線層がそれぞれ１層であることを特徴とする請求項１乃至１１いずれか１項記載の半導体装置。
【請求項１３】
前記第１面と第２面の最外層の配線層には、それぞれ外部電極が設けられていることを特徴とする請求項１乃至１２いずれか１項記載の半導体装置。
【請求項１４】
前記接続部の最小ピッチは、前記外部電極の最小ピッチより狭いことを特徴とする請求項１３記載の半導体装置。
【請求項１５】
前記外部電極に接続された電子部品をさらに含むことを特徴とする請求項１３又は１４記載の半導体装置。
【請求項１６】
前記コア基板の前記第１面に凹部が形成され、前記凹部内に前記半導体素子が搭載されていることを特徴とする請求項１乃至１５いずれか１項記載の半導体装置。
【請求項１７】
前記コア基板の前記第１面に素子形成面を表にして搭載された半導体素子が複数であることを特徴とする請求項１乃至１６いずれか１項記載の半導体装置。
【請求項１８】
前記複数の絶縁層のうち、少なくとも一つの絶縁層に補強材を設けたことを特徴とする請求項１乃至１７いずれか１項記載の半導体装置。
【請求項１９】
第１面の表面と前記第１面の反対面である第２面の表面とにコア配線が設けられ、さらに前記第１面と第２面とのコア配線とを接続する貫通ビアが設けられたコア基板の第１面に、電極端子形成面を表にして半導体素子を搭載する工程と、
前記第１面に前記半導体素子を覆う第１絶縁層を形成する工程と、
前記第１絶縁層の表面に第１配線層を形成し、前記半導体素子の電極端子と接続部を介して接続された配線と、前記第１面に設けられた前記コア配線とビアを介して接続された配線と、を前記第１配線層に形成する第１配線形成工程と、
前記第２面に第２絶縁層を形成する工程と、
前記第２絶縁層の表面に第２配線層を形成し、前記第２面に設けられた前記コア配線とビアを介して接続された配線を前記第２配線層に形成する第２配線形成工程と、
を備えた半導体装置の製造方法であって、
前記第１絶縁層を形成する工程及び前記第１配線形成工程は、前記第２絶縁層を形成する工程及び第２配線形成工程とは、別工程で実施されることを特徴とする半導体装置の製造方法。
【請求項２０】
前記第１配線形成工程では、アディティブ法を用いて配線を形成し、前記第２配線形成工程では、サブトラクティブ法を用いて配線を形成することを特徴とする請求項１９記載の半導体装置の製造方法。
【請求項２１】
前記第２絶縁層を形成する工程の後に、前記半導体素子を搭載する工程を実施することを特徴とする請求項１９又は２０記載の半導体装置の製造方法。
【請求項２２】
前記第２配線形成工程の後に、前記半導体素子を搭載する工程を実施することを特徴とする請求項１９乃至２１いずれか１項記載の半導体装置の製造方法。
【請求項２３】
前記第２配線形成工程の後に前記第２面の第２配線層の表面にさらに、積層して絶縁層と配線層を形成し、前記第２面の多層配線の形成が完了してから前記半導体素子を搭載する工程を実施することを特徴とする請求項２２記載の半導体装置の製造方法。
【請求項２４】
前記第１絶縁層を形成する工程の後、前記第１絶縁層の表面から前記半導体素子の電極端子に達するビアホールと前記第１面に設けられたコア配線に達するビアホールとを形成し、前記ビアホールを導電層で埋めて前記接続部と前記ビアとを形成することを特徴とする請求項１９乃至２３いずれか１項記載の半導体装置の製造方法。
【請求項２５】
前記第１絶縁層を感光性樹脂で形成する工程と、半導体素子の電極端子に達する前記ビアホールをフォトリソグラフィーにより形成する工程と、前記第２絶縁層を非感光性樹脂で形成する工程と、前記第２絶縁層にレーザーを用いてビアを形成する工程と、を含むことを特徴とする請求項２４記載の半導体装置の製造方法。
【請求項２６】
前記半導体素子が前記電極端子の表面に設けられた金属ポストを有する半導体素子であって、前記第１配線形成工程が、前記金属ポストの表面が露出するように前記第１絶縁層の一部を除去し、前記金属ポストにより前記接続部を形成する工程を含むことを特徴とする請求項１９乃至２３いずれか１項記載の半導体装置の製造方法。
【請求項２７】
前記半導体素子を覆う第１絶縁層を形成する工程が、前記半導体素子の外周部を第１の絶縁樹脂により覆う工程と、前記半導体素子の表面を第２の絶縁樹脂により覆う工程とを備えることを特徴とする請求項１９乃至２６いずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願についての記載）
本願は、先の日本特許出願２００９−１２２２０９号（２００９年５月２０日出願）の優先権を主張するものであり、前記先の出願の全記載内容は、本書に引用をもって繰込み記載されているものとみなされる。
本発明は、半導体装置及びその製造方法に関する。特に、半導体素子を配線基板に内蔵した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、電子機器の小型化、薄型化、高機能化、高性能化を実現するために、半導体パッケージの高密度実装技術が必要となっている。その解決手段の一つとして、配線基板の内部に半導体素子を内蔵する半導体素子内蔵基板が提案され、研究開発が進められている。また、配線基板に搭載する半導体素子の回路規模の増大に伴って、半導体素子の外部接続端子の数は増大し、その外部接続端子間のピッチは狭くなってきている。特許文献１乃至３には、従来の半導体素子を内蔵する半導体素子内蔵基板が記載されている。【０００３】
図１９は、特許文献１に記載されている半導体素子内蔵基板の断面図である。図１９の半導体素子内蔵基板（電子装置１）では、コア基板２上に配線層１０ａ〜１０ｃと電気絶縁層９ａ〜９ｄとを積層し、電気絶縁層９ａ〜９ｄに設けられた上下導通ビア７ａ〜７ｄにて各配線層１０ａ〜１０ｃに所望の導通がなされた電子装置１において、配線層１０ａ〜１０ｃ又はコア基板２と電気絶縁層９ａ〜９ｄとの間に、電子部品８を内蔵する電子部品内蔵層５Ａ、５Ｂが設けられている。電子部品８の端子部８ａは上下導通ビア７により配線層１０ａ、１０ｃに接続されている。なお、特許文献１には、主にコア基板２の片側に配線層と電気絶縁層を設ける実施例しか記載されていないが、コア基板２の両面に配線層、電気絶縁層及び電子部品内蔵層を形成してもよいと記載されている。【０００４】
図２０は、特許文献２に記載されているコア基板１２１の片面に半導体素子（チップ）３０を搭載し、コア基板１２１の両面に樹脂層（絶縁層）２６ａ、２６ｂと配線層２７ａ、２７ｂを設けた半導体装置１１０の断面図である。特許文献２では、ウェハレベルパッケージング技術を用いて、チップ３０の電極パッド３１に接続された配線層３３をあらかじめ、チップ３０上に設けておき、ビアＶＨ１によりその配線層３３と上層の配線層２７ａを接続することにより配線層を増やすことなく、配線を引き出すことができると記載されている。また、特許文献２には、上記半導体装置１１０の製造方法として、コア基板１２１の両面に樹脂層２６ａ、２６ｂを形成し、両面に樹脂層を形成してから、両面にビアホールＶＨ１、ＶＨ２を形成し、ビアホールＶＨ１、ＶＨ２の内部を含めて各樹脂層２６ａ、２６ｂの全面に無電界Ｃｕめっきによりシード層を形成し、その上にレジスタパターンを形成した後、電界めっきによりビアホールＶＨ１、ＶＨ２を導体で埋めると共に、表面と裏面の配線層２７a、２７ｂを同時に形成している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−１０８９３７号公報
【特許文献２】特開２００５−３１１２４０号公報
【特許文献３】特開２００４−１７９２８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記特許文献１乃至３の開示事項は、本書に引用をもって繰り込み記載されているものとする。
以下の分析は本発明により与えられる。特許文献１の実施例に記載されているようにコア基板の片側に半導体素子を内蔵し、その片側のみに絶縁層と配線層を積層すると、以下の反りが発生する。すなわち、コア基板を下側にした場合に、半導体装置全体は凹の反りとなり、半導体素子周辺では凸の反りが生じる。したがって、他の部品の搭載や、半導体装置のマザーボードへの搭載に問題が生じる。【０００７】
また、内蔵する半導体素子の電極端子のピッチは益々狭くなってきており、少なくとも半導体素子に直接接続する接続部や配線層の配線ピッチや形状は小さくする必要があるが、全体のビア形状や配線形状を微細化しようとすると、コストアップや歩留まりの低下を招く。【０００８】
本発明の目的は、半導体素子を基板に内蔵した半導体装置において、全体の反りを抑制し、高歩留まりで製造することが可能な半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の第１の側面による半導体装置は、コア基板と、前記コア基板の第１面と前記第１面の反対面である第２面に少なくとも１層ずつ設けられた絶縁層及び配線層と、前記各絶縁層と前記コア基板に設けられ、前記配線層間を接続するビアと、前記コア基板の前記第１面に電極端子形成面を表にして搭載された半導体素子と、前記第１面に設けられた絶縁層を貫通し、前記半導体素子の電極端子と前記第１面に設けられた配線層とを直接接続する接続部と、が設けられ、前記接続部に直接接続される配線層の最小配線ピッチは、前記第２面に設けられたいずれの配線層の最小配線ピッチよりも小さい。【００１０】
本発明の第２の側面による半導体装置の製造方法は、第１面の表面と前記第１面の反対面である第２面の表面とにコア配線が設けられ、さらに前記第１面と第２面とのコア配線とを接続する貫通ビアが設けられたコア基板の第１面に、電極端子形成面を表にして半導体素子を搭載する工程と、前記第１面に前記半導体素子を覆う第１絶縁層を形成する工程と、前記第１絶縁層の表面に第１配線層を形成し、前記半導体素子の電極端子と接続部を介して接続された配線と、前記第１面に設けられた前記コア配線とビアを介して接続された配線と、を前記第１配線層に形成する第１配線形成工程と、前記第２面に第２絶縁層を形成する工程と、前記第２絶縁層の表面に第２配線層を形成し、前記第２面に設けられた前記コア配線とビアを介して接続された配線を前記第２配線層に形成する第２配線形成工程と、を備えた半導体装置の製造方法であって、前記第１絶縁層を形成する工程及び前記第１配線形成工程は、前記第２絶縁層を形成する工程及び第２配線形成工程とは、別工程で実施される。
【発明の効果】
【００１１】
本発明によれば、半導体素子を基板に内蔵した半導体装置において、全体の反りを抑制し高歩留まりで製造することが可能な構造を有する半導体装置が得られる。また、本発明の半導体装置の製造方法によれば、半導体装置を低コストかつ高歩留まりで製造することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態１による半導体装置の断面図である。
【図２】本発明の実施形態２による半導体装置の断面図である。
【図３】実施形態１の変形例１による半導体装置の断面図である。
【図４】各実施形態における変形例２による半導体装置の断面図である。
【図５】各実施形態における変形例３による半導体装置の断面図である。
【図６】各実施形態における変形例４による半導体装置の断面図である。
【図７】各実施形態における変形例５による半導体装置の断面図である。
【図８】各実施形態における変形例６による半導体装置の断面図である。
【図９】本発明の実施形態３による半導体装置の断面図である。
【図１０】半導体素子内蔵基板の片面にしか樹脂層を設けない従来の半導体装置における反りを説明する図面である。
【図１１】本発明の一実施形態における反りを説明する図面である。
【図１２】本発明の実施形態４による半導体装置の製造方法の工程図である。
【図１３】実施形態４による工程図の続きである。
【図１４】実施形態４の変形例による半導体装置の製造方法の工程図である。
【図１５】実施形態４の変形例による工程図の続きである。
【図１６】実施形態５による半導体装置の製造方法の工程図である。
【図１７】実施形態５による工程図の続きである。
【図１８】実施形態６による半導体装置の製造方法の工程図である。
【図１９】特許文献１に記載されている従来の半導体装置の断面図である。
【図２０】特許文献２に記載されている従来の半導体装置の断面図である。
【発明を実施するための形態】
【００１３】
まず、本発明の概要について、必要に応じて図面を参照して説明する。なお、概要の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【００１４】
本発明の一実施形態の半導体装置１０によれば、図１〜図９のいずれかに記載のように、コア基板１１と、コア基板１１の第１面（１６、１８−１側）と第１面の反対面である第２面（１８−２側）に少なくとも１層ずつ設けられた絶縁層（１６、１８−１、１８−２）及び配線層（１９ａ〜ｄ、２１、２２）と、各絶縁層（１６、１８−１、１８−２）とコア基板１１に設けられ、配線層間を接続するビア（１３、１７、２０）と、コア基板１１の第１面に電極端子形成面を表にして搭載された半導体素子１４と、第１面に設けられた絶縁層１６を貫通し、半導体素子１４の電極端子１４ａと第１面に設けられた配線層１９ａとを直接接続する接続部１５と、が設けられ、接続部１５に直接接続される配線層１９ａの最小配線ピッチは、第２面に設けられたいずれの配線層（１９ｃ、１９ｄ、２２）の最小配線ピッチよりも小さい。なお、本発明における最小配線ピッチとは、最小配線幅の配線を最小の間隔で平行に配線したときの配線の中心から配線の中心までの距離である。
【００１５】
上記構成によれば、半導体素子搭載面の反対面である第２面にも絶縁層を設けるので第２面の絶縁層の効果により、半導体装置全体の反りを緩和することができる（図１０、図１１参照）。また、第２面にも配線層を形成することにより、上記半導体素子以外の他部品やＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）用のランドを第２面にも自在に配置することができるなど設計の自由度を高くすることができる。また、半導体素子１４の表面に電極端子１４ａのピッチに合わせて、電極端子１４ａに直接接続される配線層１９ａの最小配線ピッチを狭くする。一方、半導体素子搭載面の反対面である第２面の配線層（１９ｃ、１９ｄ、２２）の最小配線ピッチをこれより大きくする。上記構成により、第２面の配線層（１９ｃ、１９ｄ、２２）を高歩留まりで製造することができ、配線層１９ａの歩留まり向上に注力することで半導体装置の製造歩留まりを向上させる効果が得られる。
【００１６】
また、第２面に設けられた各ビア２０の形状が、接続部１５の形状よりいずれも大きい。すなわち、半導体素子１４の電極端子１４ａに直接接続される接続部１５は微細加工により小さな形状に形成し、第２面の各ビアの形状をこれより大きく形成することにより、接続安定性を高められるとともに高歩留まりで半導体装置１０を製造できる。
【００１７】
また、第２面に設けられた各ビア２０のトップ径、ボトム径、高さがそれぞれ接続部１５のトップ径、ボトム径、高さより大きい。すなわち、各ビア２０のトップ径は接続部１５のトップ径より大きく、かつ、各ビア２０のボトム径は接続部１５のボトム径より大きく、かつ、各ビア２０の高さは接続部１５の高さより高い。また、第２面に設けられた各ビア２０の体積が、接続部１５一つの体積の３倍以上ある。これらのビア構造を採用することにより、半導体装置を外部の搭載基板や別部品との接続を行った際に発生する応力に対して耐性を高めることができ、高い信頼性を有する半導体装置を実現できる。さらに、接続部１５に直接接続される配線層１９ａの厚さが第２面に設けられたいずれの配線層（１９ｃ、１９ｄ、２２）の厚さより薄い。配線層１９ａの厚さを薄く形成することにより、微細な配線の形成を容易にすると共に、微細な配線が必要ではない第２面の配線層（１９ｃ、１９ｄ、２２）は配線層を厚く形成し、配線抵抗の低インピーダンス化を図ることができる。また、接続部１５に直接接続される配線層１９ａの厚さ、最小配線幅、最小配線間隔に対して、第２面に設けられた各配線層（１９ｃ、１９ｄ、２２）の厚さ、最小配線幅、最小配線間隔がそれぞれ１．５倍以上大きくすることが半導体装置の歩留まり向上に対して効果が得られるため、望ましい。
【００１８】
また、接続部１５周辺の絶縁層１６の材質が接続部１５を含まない絶縁層（１８−１、１８−２）の材質と異なる。例えば、接続部１５周辺の絶縁層１６をより低弾性率の樹脂を用いることにより、微細加工が必要な接続部１５周辺の応力を緩和することができる。また、接続部１５周辺の絶縁層１６を感光性樹脂で形成し、第２面に設けられた樹脂層を非感光性樹脂で形成しても良い。この構成とすることで、接続部１５をフォトリソグラフィーによるフォトビアを採用でき、レーザー加工によるレーザービアよりも微細なビアが形成できるため半導体素子１４との狭ピッチ接続に対応できる。さらに、第２面の絶縁層に設けるビアは、材料とプロセスの組み合わせでフォトビアより低コストとなるレーザーを用いる事を選択することで、半導体装置全体の低コスト化を実現することができる。また、非感光性樹脂は感光性樹脂と異なり、感光機能を有さないことから樹脂材料としての機械特性、破断強度、弾性率、破断伸び率などが優れており、外部応力に対して耐性を高めることができ、半導体装置の長期信頼性を高めることができる。さらに、接続部１５がハンダ材料や樹脂成分を含まないことが好ましい。そのようにすれば、狭いピッチでの接続と、信頼度の高い接続が可能となる。また、第２面の絶縁層１８−２及び配線層２２は少なくとも１層ずつ設ける。絶縁層１８−２は１層設ければ、反りを防ぐことができる。第１面の絶縁層及び配線層がそれぞれ１層であってもよい。第１面の絶縁層及び配線層の層数も必要に応じて決めることができる。すなわち、第１面の絶縁層（１６、１８−１）及び配線層（１９ａ、１９ｂ、２１）は２層以上の多層であっても構わない。その場合、狭ピッチ、多ピンの半導体素子を内蔵化することができる。また、信号層以外に、電源、グランド層を強化することが可能となるため、特性インピーダンスを向上させることができる。第１面と第２面の最外層の配線層（２１、２２）には、それぞれ外部電極（２１、２２）が設けられている。すなわち、外部電極（２１、２２）に別の電子部品等を搭載することや、外部電極（２１、２２）を介して別の配線基板に接続すること等が可能である。また、接続部１５の最小ピッチは、この外部電極（２１、２２）の最小ピッチより狭い。接続部１５に微細配線、微細ビアを適用し、他の層では緩い配線、大径ビアを適用することで配線体の歩留まりが向上できる。さらに、図４、図５のように、外部電極（２１、２２）に接続された電子部品２４をさらに含む。図４のように半導体素子１４と同じ第１面に電子部品２４を搭載すれば、半導体素子１４と電子部品２４との間で高速信号が伝送可能となる。一方、図５のように半導体素子１４を内蔵しない第２面に電子部品２４を搭載すれば、単層の絶縁層１８−２を介するだけで剛性の高いコア基板１１への搭載が可能であるので、搭載精度が向上する。
【００１９】
コア基板１１の第１面に凹部が形成され、凹部内に半導体素子１４を搭載することができる。この場合、半導体素子１４の低背化が実現することにより、半導体装置１０全体の薄型化を図ることができる。さらに、コア基板１１の第１面に素子形成面を表にして搭載された半導体素子１４が複数であってもよい。また、図６、図７、図８に記載のように、複数の絶縁層のうち、少なくとも一つの絶縁層に補強材を設ける。補強財を設けることにより半導体装置１０の全体及びチップの反りを効果的に低減させることができる。
【００２０】
また、本発明の一実施形態における半導体装置の製造方法は、図１２から図１８に示すように、第１面の表面と第１面の反対面である第２面の表面とにコア配線１２が設けられ、さらに第１面と第２面とのコア配線１２とを接続する貫通ビア１３が設けられたコア基板１１を用いる（図１２（ａ）等参照）。このコア基板１１の第１面に、電極端子１４ａ形成面を表にして半導体素子１４を搭載する工程（図１２（ｂ））と、第１面に半導体素子１４を覆う第１絶縁層を形成する工程（図１２（ｃ））と、第１絶縁層の表面に第１配線層１９ａを形成し、半導体素子１４の電極端子１４ａと接続部１５を介して接続された配線と、第１面に設けられたコア配線１２とビア１７を介して接続された配線と、を第１配線層１９ａに形成する第１配線形成工程（図１３（ａ））と、第２面に第２絶縁層１８−２を形成する工程と、第２絶縁層１８−２の表面に第２配線層２２を形成し、第２面に設けられたコア配線１２とビア２０を介して接続された配線を第２配線層に形成する第２配線形成工程（図１３（ｂ））と、を備えた半導体装置１０の製造方法であって、第１絶縁層１６を形成する工程及び前記第１配線（１９ａ、図１７の２１）の形成工程は、第２絶縁層１８−２を形成する工程及び第２配線（１９ｃ、１９ｄ、２２）形成工程とは、別工程で実施される。
【００２１】
すなわち、従来は特許文献２に記載されているようにコア基板１１の両面に絶縁層と配線層を形成する場合には、半導体素子内蔵基板であっても、両面同時に絶縁層と配線層を形成することが工程の短縮につながると考えられていた。しかし、両面同時に絶縁層と配線層を形成すると、両面の加工精度は同一になる。したがって、最小配線ピッチやビアの最小の形状も両面で同一となる。上記実施形態の製造方法では、半導体素子１４の電極端子１４ａに直接接続される接続部１５及び接続部１５に直接接続される配線１９ａに求められる加工精度が第２面に設けられるビア２０及び配線層（１９ｃ、１９ｄ、２２）と異なることから、第１絶縁層１６を形成する工程及び前記第１配線１９ａ形成工程は、第２絶縁層１８−２を形成する工程及び第２配線２２形成工程とは、別工程で実施する。これによりそれぞれ微細化と低コスト化に最適な工程を選択することができる。例えば、第１配線形成工程ではアディティブ法を用いて微細な配線を形成し、第２配線形成工程ではサブトラクティブ法を用いて低コストに配線を形成することができる。
【００２２】
さらに、図１４〜図１５、図１８に示すように、第２絶縁層１８−２を形成する工程の後に、半導体素子１４を搭載する工程を実施する。これは、半導体装置１０に占める部品の中では、半導体素子１４が最も高価な部品であることが多いため、できるだけ不良発生頻度が少なくなる工程順にて半導体素子１４の搭載を実施することで、半導体素子１４以外の不良により良品の半導体素子１４が無駄になることを防ぐためである。つまり、半導体素子１４をコア基板１１に搭載した後の絶縁層形成工程や配線層形成工程で不良が生じた場合、これら自体の修理を行うことや、半導体素子１４をコア基板１１から剥がし、別なコア基板１１に付け替えるリペア工程を安定的に実施することは困難な場合が多いためである。
【００２３】
また、図１８に示すように、第２配線１９ｃ形成工程の後に、半導体素子１４を搭載する工程を実施することができる。すなわち、第２面に対して先に絶縁層、配線層を形成してから第１面に半導体素子１４を搭載することにより、半導体素子１４以外の不良により良品の半導体素子１４が無駄になることを防ぐことができる。さらに、図１８に示すように、第２配線１９ｃ形成工程の後に第２面の第２配線層１９ｃの表面にさらに、積層して絶縁層１８−２と配線層１９ｄを形成し、第２面の多層配線の形成が完了してから半導体素子１４を搭載する工程を実施することもできる。
【００２４】
また、第１絶縁層１６を形成する工程の後、第１絶縁層１６の表面から半導体素子１４の電極端子１４ａに達するビアホールと前記第１面に設けられたコア配線１２に達するビアホールとを形成し、ビアホールを導電層で埋めて接続部１５とビア１７とを形成する。第１絶縁層１６を感光性樹脂で形成し、フォトリソグラフィーにより微細なビアホールを形成するとともに、第２絶縁樹脂を非感光性樹脂により形成し、レーザーを用いて低コストにビアを形成することも可能である。また、半導体素子１４が電極端子１４ａの表面に設けられた金属ポスト１５を有する半導体素子１４であって、第１配線形成工程（例えば図１３（ａ））が、金属ポスト１５の表面が露出するように第１絶縁層１６の一部を除去し、金属ポスト１５により接続部１５を形成する工程を含むものであってもよい。
【００２５】
また、半導体素子１４を覆う第１絶縁層１６を形成する工程（例えば図１２（ｃ）が、半導体素子１４の外周部を第１の絶縁樹脂により覆う工程と、半導体素子１４の表面を第２の絶縁樹脂により覆う工程とを備えるものであってもよい。以下、本発明の各実施形態について、実施形態毎に、図面を参照してより詳しく説明する。
【００２６】
［実施形態１］
図１は、実施形態１の半導体装置１０の構造を示す断面図である。図１の半導体装置１０は、貫通ビア１３を介し表裏のコア配線１２が導通されたコア基板１１と、コア基板１１の第１面に設けられた半導体素子１４と、半導体素子１４を内蔵する内蔵層１６と、内蔵層１６の表面に配線１９ａが設けられている。また、半導体素子１４の表面には、電極端子１４ａが設けられ、電極端子１４ａには、接続部１５が接続されている。配線１９ａと半導体素子１４の電極端子１４ａは、その接続部１５を介して接続されている。また、内蔵層１６の表面に設けられた配線１９ａとコア配線１２は、内蔵層１６内に設けられた内蔵層ビア１７を介して接続されている。また、内蔵層１６の上面には、絶縁層Ａ（１８−１）が設けられ、第１電極２１と配線１９ａは、ビア２０を介して接続されている。さらに、コア基板１１の内蔵層１６が設けられた反対面である第２面には、絶縁層Ｂ（１８−２）が設けられ、第２電極２２とコア配線１２は、ビア２０を介して接続されている。さらに、半導体装置１０の両面には第１電極２１と第２電極２２を開口させるようにソルダーレジスト２３が設けられている。なお、この明細書において、コア基板１１の半導体素子１４が搭載された方の面を第１面と呼び、その反対面を第２面と呼ぶが、本明細書において、第１面、第２面には、それ以上の意味はない。また、図１には図示していないが、第１電極２１と同一の導電層、及び／または、第２電極２２と同一の導電層、で配線を施してもよい。この場合、第１電極２１と同一の導電層、及び／または、第２電極２２と同一の導電層、はそれぞれ配線層ともなる。
【００２７】
また、図３に示すように、絶縁層Ａ（１８−１）は複数層であっても構わない。その場合、狭ピッチ、多ピンの半導体素子を内蔵化することができる。また、信号層以外に、電源、グランド層を強化することが可能となるため、特性インピーダンスを向上させることができる。
【００２８】
また、図６に示すように、内蔵層１６には、半導体素子１４を取り囲むように補強材２６が設けられていても構わない。その場合、半導体装置１０全体及びチップの反りを効果的に低減させることができる。
【００２９】
また、図７に示すように、絶縁層Ａ（１８−１）には、補強材２６が設けられていても構わない。その場合、半導体装置１０全体の反りを効果的に低減させることができる。
【００３０】
また、図８に示すように、絶縁層Ｂ（１８−２）には、補強材２６が設けられていても構わない。その場合、半導体装置１０全体の反りを効果的に低減させることができる。
【００３１】
ここで、コア基板１１を支持体とした半導体素子内蔵基板について考える。コア基板１１の一方の面（第１面）に半導体素子１４を内蔵し、反対面（第２面）に樹脂層（絶縁層Ｂ１８−２）を設けない場合、図１０に示すように、半導体装置１０全体とチップ周辺の反りは、構成材料の熱膨張係数と弾性率の関係により凹凸に大きく反ってしまう。そのため、他部品の半導体装置１０への搭載、半導体装置１０のマザーボードへの搭載、長期信頼性に課題があった。一方で、図１１に示すように、半導体素子１４の内蔵面の反対面に樹脂層（絶縁層Ｂ１８−２）を設けることで、半導体装置１０全体とチップ周辺の反りを抑えることが可能となる。また、絶縁層Ｂ（１８−２）にはビア２０を介して第２電極２２を設けることができるため、設計自由度が高く外部電極の形成が可能となる。
【００３２】
また、図示していないが、半導体素子１４は、コア基板１１の第１面に埋め込まれていても構わない。その場合、内蔵層１６の樹脂厚が薄型にできるため、半導体装置１０の反りを抑えることができる。また、内蔵層ビア１７のアスペクト比が小さくできるため、高歩留まりに内蔵層ビア１７を製造することができる。
【００３３】
また、内蔵層１６、絶縁層Ａ（１８−１）、絶縁層Ｂ（１８−２）は、異なる絶縁材料でも構わない。例えば、絶縁層Ｂ（１８−２）の絶縁材料を内蔵層１６、絶縁層Ａ（１８−１）の絶縁材料よりも高弾性とすることで半導体装置１０全体の反りを抑えることができる。
【００３４】
また、図４、５に示すように、半導体装置１０上に接続材料２５を介して電子部品２４を搭載することができる。電子部品２４は、半導体素子１４の第１電極２１又は第２電極２２どちらの面に搭載しても構わないが、内蔵した半導体素子１４と電子部品２４との距離を接近させ、半導体素子１４と電子部品２４間の高速伝送を実現させるために、第１電極２１側に電子部品２４を搭載し、第２電極２２側はＢＧＡとなることが望ましい。また、その場合、内蔵層１６の反対面の絶縁層Ｂ（１８−２）内に微細ビアと微細配線は不要であるため、絶縁層Ｂ（１８−２）内のビア２０のビア形状と第２電極２２の配線形状は、半導体素子１４の電極面からの最近接層の配線とビアである接続部１５のビア形状と配線層１９ａの配線形状よりも大きいことが望ましい。さらに、この実施形態では絶縁層Ｂ（１８−２）を単層に限定することで、高歩留まりな製造技術が確保される。以上により、絶縁層Ｂ（１８−２）の歩留まり向上及び、半導体装置１０の歩留まり向上が実現できる。
【００３５】
ここで、ビア形状とは、ビアのトップ径とボトム径と高さのことを示し、配線形状とは、配線幅、配線間のピッチ、所謂、配線ルールと、配線の厚みのことを示す。
【００３６】
コア基板１１は、例えば、樹脂基板、シリコン、セラミック、ガラス、ガラス−エポキシ複合体等を用いる。特に、コスト、反り制御の観点から有機系の樹脂基板やガラス−エポキシ複合体等が望ましい。本実施形態では、コア基板１１は、剛性のあるガラス−エポキシ複合体を用いた。また、コア基板１１の配線層数は、両面２層に限らず、多層であることが望ましい。本実施形態では、コア基板１１の配線層数は、４層とした。また、半導体装置１０の歩留まり向上のために、製造されたコア基板１１は、半導体素子１４を搭載する前に良品検査を実施していることが望ましい。また、上述のように、第１電極２１に電子部品２４を搭載し、第２電極２２にＢＧＡを搭載する場合、コア基板１１のスペック、例えば、配線ルール（Ｌ／Ｓ）、ビアピッチ、ビアサイズは量産対応が進み、高歩留まりに実現されるスペック（Ｌ／Ｓ：５０μｍ／５０μｍ、ビアピッチ：１ｍｍ、ビアサイズ１００μｍ）で構わない。また、そのような高歩留まりなコア基板を用いることで半導体装置の低コスト化が実現できる。
【００３７】
半導体素子１４の厚さは、半導体装置１０全体に要求される厚さに応じて調整することができる。本実施形態では、半導体素子１４の厚みは５０μｍとした。図１では、半導体素子１４の数はひとつだが、複数としても構わない。本実施形態では、内蔵層１６に内蔵される半導体素子１４はひとつとした。
【００３８】
半導体素子１４とコア基板１１との間には、接着層としてダイアタッチメントフィルム（ＤＡＦ）、絶縁性ペースト、又は銀ペーストが用いられていることが望ましい。本実施形態では、ＤＡＦを用いた。また、コア基板１１の半導体素子１４が搭載される領域には、密着性確保のためコア配線１２がない領域であることが望ましい。
【００３９】
内蔵層１６、絶縁層Ａ（１８−１）、絶縁層Ｂ（１８−２）は、例えば、感光性又は非感光性の有機材料で形成されており、有機材料は、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等や、ガラスクロスやアラミド繊維などで形成された織布や不織布にエポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等を含浸させた材料を用いる。また、内蔵層１６を感光性樹脂で形成し、絶縁層Ｂ（１８−２）を非感光性の樹脂を用いてもよい。そのようにすれば、内蔵層１６へ形成する接続部１５をフォトビアとして微細に加工すると共に、絶縁層Ｂ（１８−２）に形成するビア２０をＵＶ−ＹＡＧレーザーやＣＯ２レーザーなどのレーザーを用いて低コストに加工することもできる。本実施形態では、内蔵層１６、絶縁層Ａ（１８−１）、絶縁層Ｂ（１８−２）は、非感光性樹脂のエポキシ樹脂を用いた。
【００４０】
コア配線１２、配線１９、第１電極２１、第２電極２２は、例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を用いる。特に、電気抵抗値及びコストの観点から銅により形成することが望ましい。本実施形態では、コア配線１２、配線１９、第１電極２１、第２電極２２は、銅を用いた。
【００４１】
貫通ビア１３、内蔵層ビア１７、ビア２０は、例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を用いる。特に、電気抵抗値及びコストの観点から銅により形成することが望ましい。本実施形態では、貫通ビア１３、内蔵層ビア１７、ビア２０は、銅を用いた。
【００４２】
各層の所望の位置に、回路のノイズフィルターの役割を果たすコンデンサが設けられていてもよい。コンデンサを構成する誘電体材料としては、酸化チタン、酸化タンタル、Ａｌ２Ｏ３、ＳｉＯ２、ＺｒＯ２、ＨｆＯ２又はＮｂ２Ｏ５等の金属酸化物、ＢＳＴ（ＢａｘＳｒ１−ｘＴｉＯ３）、ＰＺＴ（ＰｂＺｒｘＴｉ１−ｘＯ３）又はＰＬＺＴ（Ｐｂ１−ｙＬａｙＺｒｘＴｉ１−ｘＯ３）等のペロブスカイト系材料若しくはＳｒＢｉ２Ｔａ２Ｏ９等のＢｉ系層状化合物であることが好ましい。但し、０≦ｘ≦１、０＜ｙ＜１である。また、コンデンサを構成する誘電体材料として、無機材料や磁性材料を混合した有機材料等を使用してもよい。また、半導体素子やコンデンサ以外に、ディスクリート部品を設けても構わない。
【００４３】
本実施形態により、半導体素子を内蔵する半導体素子内蔵基板において、剛性のあるコア基板を支持体としていることから、高歩留まりな半導体装置が実現できる。また、内蔵層の反対面に単層の絶縁層が設けられていることから、半導体装置の低反り化が実現できる。
【００４４】
［実施形態２］
次に、本発明の実施形態２の半導体装置について説明する。図２は実施形態２による半導体装置１０を示す部分断面図である。実施形態１に係る半導体装置１０とは、コア基板１１の第１面には、絶縁層Ａ（１８−１）は必要とせず、内蔵層１６のみで構成されている点が異なっている。以下に、実施形態１による半導体装置１０と異なる部分について説明を行う。特に記載のない部分については、実施形態１に係る半導体装置１０と同じである。また、図２の内蔵層１６、絶縁層Ｂ（１８−２）の絶縁材料には補強材を設けていないが、図６、８のように補強材を設けても構わない。
【００４５】
半導体素子１４を内蔵する面（第１面）には、内蔵層１６のみとすることで、コア基板１６の両面には、内蔵層１６と絶縁層Ｂ（１８−２）しか存在しないため、半導体装置１０の反りをより低減化できる。また、コア基板１１以外の配線層数が、表裏で１層となることで歩留まりを低減させる要因が減少し、高い歩留まりで半導体装置１０を製造することできる。
【００４６】
本実施形態により、半導体素子１４を内蔵する半導体素子内蔵基板において、剛性のあるコア基板１１を支持体としていることから、高歩留まりな半導体装置が実現できる。また、コア基板１１の両面に各々１層の絶縁層及び配線層が設けられていることから、半導体装置の高歩留まり化と低反り化が格段に向上できる。
【００４７】
［実施形態３］
図９は、実施形態３による半導体装置の主要部の断面図である。実施形態３による半導体装置１０は、半導体素子１４搭載面の反対面である第２面に、多層の絶縁層Ｂ（１８−２）と多層の配線層１９ｃ、１９ｄを設けている実施形態１と異なっている。なお、第２面の配線層のうち、最下層の配線層を１９ｃ、１９ｃより上層の配線層を１９ｄとしている。実施形態３によれば、半導体素子１４搭載面の反対面である第２面にも、多層配線を施しているので、半導体素子１４の端子数がより多い場合でもより自由度の高い配線を形成することができる。また、第２面においても、電源やグランド層を強化することや、シールド層を設けることにより半導体素子１４をノイズから遮蔽することもできる。なお、実施形態３の半導体装置１０も後で述べる製造方法によれば、半導体素子１４をコア基板１１に搭載した後の歩留まりを高歩留まりに製造することができる。また、図９では、第２面の第２電極２２形成面には、ソルダーレジスト２３を設けていないが、必要に応じて、実施形態１と同様に、第２面の最外層にもソルダーレジスト２３を設けることもできる。
【００４８】
［実施形態４］
次に、半導体装置１０の製造方法の実施形態について説明する。図１２の（ａ）から（ｃ）と図１３の（ａ）、（ｂ）は、実施形態４による半導体装置１０の製造方法を工程順に示す断面図である。図１３の（ａ）、（ｂ）は、図１２の（ａ）から（ｃ）に続く工程である。本実施形態の製造方法によれば、実施形態１（図１）の半導体装置１０を製造することができる。
【００４９】
先ず、図１２（ａ）に示すとおり、貫通ビア１３を介し、表裏のコア配線１２を接続したコア基板１１を用意する。コア基板は、高剛性の材料であることが望ましい。また、良品検査を終えていることが望ましい。コア基板１１上には、半導体素子１４を搭載するための位置マークが設けられていることが好ましい。位置マークは、高精度に認識でき、位置マークとしての機能を果たしているのであれば、コア基板１１上に金属を析出させてもよいし、ウェットエッチングや機械加工により窪みを設けても構わない。本実施形態では、コア基板の厚さは０．８ｍｍ、配線層数４層のガラス−エポキシ複合体を用い、位置マークはコア配線１２とした。
【００５０】
次に、図１２（ｂ）に示すとおり、位置マークが設けられたコア基板１１上に、半導体素子１４の電極端子１４ａ面が表になるように半導体素子１４を搭載する。この際、コア基板１１と半導体素子１４間には、接着層があることが望ましいが、未硬化のコア基板１１の樹脂表面を接着面として扱っても構わない。
【００５１】
次に、図１２（ｃ）に示すとおり、半導体素子１４の端子面（電極端子１４ａ）と側面を内蔵層１６で積層する。積層方法は、半導体素子１４の端子面と側面とを一括で覆われるようにフィルム状の絶縁材料を積層しても、半導体素子１４の端子面と側面を分けて積層しても構わない。また、フィルム状の絶縁樹脂に限定するものはなく、液状でも構わない。
【００５２】
内蔵層１６に用いられる絶縁材料は、例えば感光性又は非感光性の有機材料で形成されており、有機材料は、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等や、ガラスクロスやアラミド繊維などで形成された織布や不織布にエポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等を含浸させた材料を用いる。積層方法は、トランスファーモールディング法、圧縮形成モールド法、印刷法、真空プレス、真空ラミネート、スピンコート法、ダイコート法、カーテンコート法などで設けられる。本実施形態では、絶縁樹脂はエポキシ樹脂を採用し、真空ラミネートにて半導体素子１４の端子面と側面を一括で積層した。
【００５３】
次に、図１３（ａ）に示すとおり、半導体素子１４上の電極端子１４ａ上に接続部１５と、コア基板１１上に内蔵層ビア１７と、内蔵層１６上に接続部１５と内蔵層ビア１７とを接続する配線１９ａを形成する。まず、内蔵層１６内に接続部１５と内蔵層ビア１７となる孔を形成する。孔は、内蔵層１６が感光性の材料を使用する場合、フォトリソグラフィーにより形成される。パターン解像度が高い感光性の材料を用いれば、微細な孔の加工が可能である。内蔵層１６が非感光性の材料又は、感光性の材料でパターン解像度が低い材料を使用する場合、孔は、レーザー加工法、ドライエッチング法又はブラスト法により形成される。本実施形態では、レーザー加工法を用いた。次に、孔内に例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を充填させ、接続部１５と内蔵ビア層１７を形成する。充填方法は、電解めっき、無電解めっき、印刷法、溶融金属吸引法等で行う。
【００５４】
また、接続部１５と内蔵ビア層１７は、半導体素子１４上に又はコア基板１１上に予め通電用の金属ポストを設けておき、内蔵層１６を形成した後、研磨等により絶縁樹脂の表面を削って金属ポストの表面を露出させてビアを形成する方法でも構わない。
【００５５】
配線１９ａは、サブトラクティブ法、セミアディティブ法又はフルアディティブ法等の方法により形成する。サブトラクティブ法は、基板上に設けられた銅箔上に所望のパターンのレジストを形成し、不要な銅箔をエッチングした後に、レジストを剥離して所望のパターンを得る方法である。セミアディティブ法は、無電解めっき法、スパッタ法、ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法等で給電層を形成した後、所望のパターンに開口されたレジストを形成し、レジスト開口部内に電解めっき法による金属を析出させ、レジストを除去した後に給電層をエッチングして所望の配線パターンを得る方法である。フルアディティブ法は、基板上に無電解めっき触媒を吸着させた後に、レジストでパターンを形成し、このレジストを絶縁膜として残したまま触媒を活性化し、無電解めっき法により絶縁膜の開口部に金属を析出させることで所望の配線パターンを得る方法である。配線１９ａは、例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を用いる。特に、電気抵抗値及びコストの観点から銅により形成することが望ましい。
【００５６】
次に、図１３（ｂ）に示すとおり、内蔵層１６の上面に絶縁層Ａ（１８−１）、第１電極２１、ビア２０を形成し、内蔵層１６の反対面である第２面に絶縁層Ｂ（１８−２）、第２電極２２、ビア２０を形成する。ここで、絶縁層Ａ（１８−１）は、所望する層数分だけ配線層数を増して構わないが、この製造方法の実施形態では、絶縁層Ｂ（１８−２）は、単層配線とする。なお、第２電極２２と同一の導電層には、ビア２０と第２電極２２を接続する配線を設けてもよい。また、図１４と図１５に示すように、絶縁層Ｂ（１８−２）は、半導体素子１４を搭載する前に形成しても構わない。
【００５７】
本実施形態をとることで、半導体素子内蔵基板である半導体装置１０が効率よく作製される。また、本実施形態により、剛性のあるコア基板１１を支持体としていることから、高歩留まりな半導体装置１０が実現できる。また、内蔵層１６の反対面に単層の絶縁層が設けられていることから、半導体装置１０の低反り化が実現できる。特に、半導体素子搭載面であるコア基板１１の第１面における内蔵層１６とその上の接続部１５に直接接続される配線層１９ａの形成と、第２面における絶縁層Ｂ（１８−２）とビア２０を含む配線層（第２電極）２２の形成を別工程で行っている。したがって、半導体素子１４の電極端子１４ａに直接接続される接続部１５と配線１９ａの加工を微細加工が可能な工程を用いると共に、第２面の絶縁層、ビア、配線層の形成は低コストかつ高歩留まりな加工が可能な工程を用いることができる。例えば、内蔵層１６に微細な加工が可能である高解像度の感光性材料を用い、フォトリソグラフィーの技術によって、接続部１５を高精度に形成するとともに、絶縁層Ｂ（１８−２）に非感光性の樹脂を用い、ＵＶ-ＹＡＧレーザーやＣＯ２レーザーを用いて低コストでビアホールとなる孔を形成してもよい。また、配線１９ａをアディティブ法による微細な配線を形成し、第２面の配線１９ｃをサブトラクティブ法による配線形成とすることで、配線形成全体を低コストにすることもできる。
【００５８】
［実施形態５］
図１６の（ａ）から（ｃ）と図１７は、実施形態５による半導体装置の製造方法を工程順に示す部分断面図である。実施形態５の半導体装置１０の製造方法によれば、図２に示す実施形態２の半導体装置１０を製造することができる。実施形態５による製造方法は、実施形態４による製造方法とは、コア基板１１の第１面（半導体素子１４搭載面）の絶縁層が内蔵層１６のみで構成されており、絶縁層Ａ（１８−１）を形成していない点が異なっている。以下に、実施形態４に係る製造方法と異なる部分について説明を行う。特に記載のない部分については、実施形態４に係る製造方法と同じである。
【００５９】
先ず、図１６（ａ）に示すとおり、貫通ビア１３を介し、表裏のコア配線１２を接続したコア基板１１を用意する。次に、図１６（ｂ）に示すとおり、位置マークが設けられたコア基板１１上に、半導体素子１４の端子面が上面にくる状態で搭載する。次に、図１６（ｃ）に示すとおり、半導体素子１４の端子面と側面を内蔵層１６で積層する。次に、図１７に示すとおり、半導体素子１４の電極端子１４ａ上に接続部１５と、コア基板１１上に内蔵層ビア１７と、内蔵層１６上に接続部１５と内蔵層ビア１７とを接続する第１電極２１を形成する。次に、内蔵層１６の反対面に絶縁層Ｂ（１８−２）、第２電極２２、ビア２０を形成する。なお、第１電極２１と同一導電層には、配線（図１３（ａ）の１９ａに相当）を設け、この配線により接続部１５と第１電極２１が接続されてもよい。
【００６０】
本実施形態をとることで、半導体素子内蔵基板である半導体装置１０が効率よく作製される。また、本実施形態により、剛性のあるコア基板１１を支持体としていることから、高歩留まりな半導体装置が実現できる。また、内蔵層１６の反対面に単層の絶縁層１８−２が設けられていることから、半導体装置の低反り化が実現できる。さらに、コア基板１１の両面に各々１層の絶縁層及び配線層が設けられていることから、半導体装置の高歩留まり化と低反り化が格段に向上できる。さらに、実施形態４と同様に、第１面の内蔵層１６と接続部１５と第１電極２１となる配線層と、第２面の絶縁層１８−２とビア２０と配線層となる第２電極２２を別工程で形成しているので、第１面の接続部１５と配線層２１を微細な加工を施して高精度に形成すると共に、第２面のビア２０と配線層２２を低コストかつ、高歩留まりに形成する等、それぞれ最適な工程を選択することができる。
【００６１】
［実施形態６］
図１８（ａ）、（ｂ）は、実施形態６の半導体装置１０の製造方法を示す途中工程の主要部断面図である。本実施形態においては、図１８（ａ）に示すようにコア基板１１の半導体素子搭載面の反対面である第２面に多層の絶縁層と配線層を形成する。さらに、最外層の配線層には、第２電極２２を先に形成しておく。ここまで第２面の配線パターンが完成した段階で半導体素子１４の搭載前に試験を行い、コア基板１１及び第２面のパターンに欠陥がないことを確認しておく。次に、図１８（ｂ）に示すように第２面の配線パターンに欠陥がないことが確認された支持基板に半導体素子１４を搭載する。この後は、実施形態４、実施形態５の工程のうち、第１面を加工する工程のみを実施して図９に示す半導体装置１０を完成させる。
【００６２】
この実施形態によれば、第１面の内蔵層１６と接続部１５と配線１９ａの形成と第２面の絶縁層１８−２とビア２０と配線１９ｃ、１９ｄの形成を別工程で行っているので、第１面の接続部１５と配線層２１に微細な加工を施すと共に、第２面のビア２０と配線層２２を低コストかつ、高歩留まりで製造できる。
【００６３】
さらに、実施形態６によれば、第２面の配線パターンの形成と試験が終わってから半導体素子１４をコア基板１１に搭載している。したがって、半導体素子１４をコア基板１１に搭載する工程をできるだけ後の工程にすることができる。そのため、半導体素子１４をコア基板に搭載した後の工程での歩留まりを特に高めることができ、半導体素子１４以外の不良で半導体素子１４を含めた半導体装置１０を廃棄しなければならなくなる確率を減らすことができる。
【００６４】
以下に本発明において可能な又は好ましい形態を示す。
（形態１）
第１の側面に既述のとおり。
（形態２）
前記第２面に設けられた各ビアの形状が、前記接続部の形状よりいずれも大きいことが好ましい。
（形態３）
前記第２面に設けられた各ビアのトップ径、ボトム径、高さがそれぞれ前記接続部のトップ径、ボトム径、高さより大きいことが好ましい。
（形態４）
前記第２面に設けられた各ビアの体積が、前記接続部の体積の３倍以上あることが好ましい。
（形態５）
前記接続部に直接接続される配線層の厚さが前記第２面に設けられたいずれの配線層の厚さより薄いことが好ましい。
（形態６）
前記接続部に直接接続される配線層の厚さ、最小配線幅、最小配線間隔に対して、前記第２面に設けられた各配線層の厚さ、最小配線幅、最小配線間隔がそれぞれ１．５倍以上大きいことが好ましい。
（形態７）
前記接続部周辺の絶縁層の材質が前記接続部を含まない絶縁層の材質と異なることが好ましい。
（形態８）
前記接続部周辺の絶縁層が感光性樹脂で形成され、前記第２面に設けられた絶縁層が非感光性樹脂で形成されていることが好ましい。
（形態９）
前記接続部周辺の絶縁層の弾性率が前記接続部を含まない絶縁層の弾性率より低いことが好ましい。
（形態１０）
前記接続部がハンダ材料や樹脂成分を含まないことが好ましい。
（形態１１）
前記第２面の絶縁層及び配線層がそれぞれ１層であることが好ましい。
（形態１２）
前記第１面の絶縁層及び配線層がそれぞれ１層であることが好ましい。
（形態１３）
前記第１面と第２面の最外層の配線層には、それぞれ外部電極が設けられていることが好ましい。
（形態１４）
前記接続部の最小ピッチは、前記外部電極の最小ピッチより狭いことが好ましい。
（形態１５）
前記外部電極に接続された電子部品をさらに含むことが好ましい。
（形態１６）
前記コア基板の前記第１面に凹部が形成され、前記凹部内に前記半導体素子が搭載されていることが好ましい。
（形態１７）
前記コア基板の前記第１面に素子形成面を表にして搭載された半導体素子が複数であることが好ましい。
（形態１８）
前記複数の絶縁層のうち、少なくとも一つの絶縁層に補強材を設けたことが好ましい。
（形態１９）
第２の側面に既述のとおり。
（形態２０）
前記第１配線形成工程では、アディティブ法を用いて配線を形成し、前記第２配線形成工程では、サブトラクティブ法を用いて配線を形成することが好ましい。
（形態２１）
前記第２絶縁層を形成する工程の後に、前記半導体素子を搭載する工程を実施することが好ましい。
（形態２２）
前記第２配線形成工程の後に、前記半導体素子を搭載する工程を実施することが好ましい。
（形態２３）
前記第２配線形成工程の後に前記第２面の第２配線層の表面にさらに、積層して絶縁層と配線層を形成し、前記第２面の多層配線の形成が完了してから前記半導体素子を搭載する工程を実施することが好ましい。
（形態２４）
前記第１絶縁層を形成する工程の後、前記第１絶縁層の表面から前記半導体素子の電極端子に達するビアホールと前記第１面に設けられたコア配線に達するビアホールとを形成し、前記ビアホールを導電層で埋めて前記接続部と前記ビアとを形成することが好ましい。
（形態２５）
前記第１絶縁層を感光性樹脂で形成する工程と、半導体素子の電極端子に達する前記ビアホールをフォトリソグラフィーにより形成する工程と、前記第２絶縁層を非感光性樹脂で形成する工程と、前記第２絶縁層にレーザーを用いてビアを形成する工程と、を含むことが好ましい。
（形態２６）
前記半導体素子が前記電極端子の表面に設けられた金属ポストを有する半導体素子であって、前記第１配線形成工程が、前記金属ポストの表面が露出するように前記第１絶縁層の一部を除去し、前記金属ポストにより前記接続部を形成する工程を含むことが好ましい。
（形態２７）
前記半導体素子を覆う第１絶縁層を形成する工程が、前記半導体素子の外周部を第１の絶縁樹脂により覆う工程と、前記半導体素子の表面を第２の絶縁樹脂により覆う工程とを備えることが好ましい。
以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
すなわち、本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００６５】
１０、１００：半導体装置
１１：コア基板
１２：コア配線
１３：貫通ビア
１４：半導体素子
１４ａ：電極端子
１５：接続部（金属ポスト）
１６：内蔵層（絶縁層）
１７：内蔵層ビア
１８−１：絶縁層Ａ
１８−２：絶縁層Ｂ
１９：配線層及び配線層に形成された配線
１９ａ：接続部１５に直接接続する配線が形成される配線層及びその配線層に形成された配線
１９ｂ：コア基板１１の第１面側に設けられた配線層（配線）で１９ａ以外の配線層及びその配線層に形成された配線
１９ｃ：コア基板１１の第２面側の下層配線層及びその配線層に形成された配線
１９ｄ：コア基板１１の第２面側の上層配線層及びその配線層に形成された配線
２０：ビア
２１：第１電極（配線層）
２２：第２電極（配線層）
２３：ソルダーレジスト
２４：電子部品
２５：接続材料
２６：補強材
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【国際調査報告】
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