(57)【要約】  位相雑音特性を向上するＰＬＬ周波数シンセサイザ。ＡＤＰＬＬ周波数シンセサイザ（１００）において、周波数特性調整部（１８０）が、ＤＣＯ制御信号の小数部の値と最も近い整数値との差分と所定の閾値とを比較し、比較結果に基づいて調整信号を生成し、付加バラクタ（１１５）が、周波数特性調整部（１８０）から受け取る調整信号に基づいて発振周波数特性をシフトする。こうすることで、所定の閾値を桁上がり又は桁下がりの発生確率の高い範囲を規定する値とすることで、桁上がり又は桁下がりの発生確率の高い範囲にＤＣＯ制御信号の小数部のターゲット値が入っている場合には、発振周波数特性をシフトすることができる。この発振周波数特性のシフトにより、ＤＣＯ制御信号の小数部のターゲット値を桁上がり又は桁下がりの発生確率の低い範囲にシフトすることができるので、シンセサイザの位相雑音特性を向上できる。
2010134287.tif 000002
【特許請求の範囲】
【請求項１】
複数の可変容量素子からなる第１の容量素子群と複数の可変容量素子からなる第２の容量素子群とを含む発振部と、
前記発振部の出力信号の位相と基準信号の位相との差分に対応する位相誤差信号を生成し、前記位相誤差信号の整数部によって前記第１の容量素子群の容量値を制御するとともに前記位相誤差信号の小数部によって前記第２の容量素子群の容量値を制御することにより、前記発振部の出力周波数を制御する発振周波数制御手段と、
を具備するＰＬＬ周波数シンセサイザであって、
前記小数部の値と前記小数部の値に最も近い整数値との差分と、所定の閾値との比較結果に基づいて、調整信号を生成する調整信号生成手段と、
前記発振部に設けられ、前記調整信号に基づいて前記発振部の発振周波数特性をシフトする周波数特性シフト手段と、
を具備するＰＬＬ周波数シンセサイザ。
【請求項２】
前記周波数特性シフト手段は、可変容量素子からなり、
前記可変容量素子の容量値は、前記調整信号に基づいて変化する、
請求項１に記載のＰＬＬ周波数シンセサイザ。
【請求項３】
前記可変容量素子の容量値は、前記第１の容量素子群及び前記第２の容量素子群を構成する可変容量素子の容量値の整数倍を除く値に設定される、
請求項２に記載のＰＬＬ周波数シンセサイザ。
【請求項４】
前記周波数特性シフト手段は、複数の容量素子からなり、
前記複数の容量素子の容量値は互いに異なり、
前記複数の容量素子の少なくとも１つが、前記調整信号に基づいてオンする、
請求項１に記載のＰＬＬ周波数シンセサイザ。
【請求項５】
前記調整信号生成手段は、前記発振周波数制御手段に含まれるデルタシグマ変調器の次数、又は前記発振部の出力周波数に基づいて、前記所定の閾値を変更する、
請求項１に記載のＰＬＬ周波数シンセサイザ。
【請求項６】
前記周波数特性シフト手段は、可変インダクタ素子からなり、
前記可変インダクタ素子のインダクタンス値は、前記調整信号に基づいて変化する、
請求項１に記載のＰＬＬ周波数シンセサイザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信装置及び無線測定器などに用いるＰＬＬ周波数シンセサイザに関する。
【背景技術】
【０００２】
従来、デジタル制御発振器ＤＣＯ（Digitally-Controlled Oscillator）を備え、周波数分解能を向上させるために△Σ変調器によるディザリングを利用するＡＤＰＬＬ（All-Digital Phase-Locked Loop）周波数シンセサイザがある。この種のＡＤＰＬＬ周波数シンセサイザは、例えば、特許文献１に開示されている。図１は、特許文献１に開示された従来のＡＤＰＬＬ周波数シンセサイザの構成を示す図である。【０００３】
図１において、デジタル制御発振器（ＤＣＯ）１は、インダクタ素子２と、負性抵抗素子３と、バラクタアレイ４と、バラクタアレイ５とで構成される。バラクタアレイ４及びバラクタアレイ５は、それぞれ複数のバラクタを有している。全てのバラクタは、同じ容量である。そして、各バラクタの容量値は、２値の制御信号で制御される。そして、バラクタの容量値が制御されることにより、ＤＣＯ１の発振周波数ｆＣＫＶが制御される。【０００４】
この発振周波数ｆＣＫＶは、バラクタアレイ４及びバラクタアレイ５の合計容量値Ｃと、インダクタ素子２のインタクタンス値Ｌを用いて、式（１）で表される。
【数１】
2010134287.tif 000003
【０００５】
具体的には、バラクタの容量値は、次のように制御される。まず、位相比較器９は、リファレンス信号ＦＲＥＦの位相とＤＣＯ１の出力ＣＫＶの位相とを比較して位相誤差信号を生成する。そして、ループフィルタ１１は、位相誤差信号をフィルタリングし、フィルタリング後の位相誤差信号をＤＣＯ制御信号ＴＵＮＥ_Ｔとして出力する。ＴＵＮＥ_Ｔ信号は、整数部と小数部とで構成される。そして、整数部はトラッキングバラクタ制御部６に入力され、小数部はトラッキングバラクタ制御部７に入力される。【０００６】
トラッキングバラクタ制御部６は、整数部をＯＴＷ（Oscillator Tuning Word） Ｉｎｔｅｇｅｒ信号に変換し、このＯＴＷ Ｉｎｔｅｇｅｒ信号をバラクタアレイ４へ出力することにより、バラクタアレイ４の容量を調整する。一方、トラッキングバラクタ制御部７は、小数部をＯＴＷ Ｆｒａｃｔ信号に変換し、このＯＴＷ Ｆｒａｃｔ信号をバラクタアレイ５へ出力することにより、バラクタアレイ５の容量を調整する。トラッキングバラクタ制御部７は、△Σ変調器を含む。【０００７】
以上のように、従来のＡＤＰＬＬ周波数シンセサイザでは、ネガティブフィードバック系が構成され、ＰＬＬ（Phase Locked Loop）動作が行われる。【０００８】
ところで、トラッキングバラクタ制御部６は、リファレンス信号ＦＲＥＦをＣＫＶでリタイミングした信号であるＣＫＲクロックに同期して動作し、トラッキングバラクタ制御部７は、ＣＫＶを分周器８で分周した信号であるＣＫＶＤクロックに同期して動作する。そして、ＣＫＶＤ周波数は、ＣＫＲ周波数よりも充分に大きく設定される。これにより、トラッキングバラクタ制御部７の△Σ変調器によるディザリング効果が得られるとともに、ＣＫＶ信号の周波数分解能が向上する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許出願公開第２００２／０１５９５５５号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記した従来のＡＤＰＬＬ周波数シンセサイザでは、クロック信号ＣＫＲと、クロック信号ＣＫＶＤとが非同期であることにより、ＯＴＷ Ｉｎｔｅｇｅｒ信号の変化のタイミングとＯＴＷ Ｆｒａｃｔ信号の変化のタイミングとが通常ミスマッチする。従って、ＤＣＯ制御信号ＴＵＮＥ_Ｔの値がターゲット発振周波数に対応するＤＣＯ制御信号ＴＵＮＥ_Ｔのターゲット値に近づいていても、そのターゲット値が整数値に近い場合には、ＴＵＮＥ_Ｔのターゲット値と、ＯＴＷ ＩｎｔｅｇｅｒとＯＴＷ Ｆｒａｃｔとの和であるＯＴＷ（Ｔｏｔａｌ）との誤差が、一時的に大きくなってしまう現象が発生する。そして、この現象が繰り返し発生することにより、ＡＤＰＬＬ周波数シンセサイザの位相雑音特性が劣化する問題がある。【００１１】
例えば、ＴＵＮＥ_Ｔのターゲット値が整数値２５２に近い２５２．０６であり、ＣＫＲの或る立ち上がり時刻におけるＴＵＮＥ＿Ｔの実際値が、２５１．９９である状態を考える。この状態では、例えば、ＯＴＷ Ｉｎｔｅｇｅｒの値は２５０であり、ＯＴＷ Ｆｒａｃｔの値は、１．９９である。０、１、２、３のいずれかの値を出力する△Σ変調器が用いられる場合、ＯＴＷ Ｆｒａｃｔの平均値を１．９９とするためには、△Σ変調器の出力は、ほとんど１、２、３のいずれかの値で変動する。こうして、ＴＵＮＥ_Ｔのターゲット値と、ＯＴＷ ＩｎｔｅｇｅｒとＯＴＷ Ｆｒａｃｔとの和であるＯＴＷ（Ｔｏｔａｌ）の平均値との誤差は、略０となる。【００１２】
この状態からＴＵＮＥ＿Ｔの実際値が例えば２５２．０２へ変化すると、「桁上がり」が生じる。ここで、「桁上がり」とは、ＴＵＮＥ＿Ｔの実際値における整数部の値が１増加すること意味する。また、「桁下がり」とは、ＴＵＮＥ＿Ｔの実際値における整数部の値が１減少すること意味する。【００１３】
この桁上がり直後のＣＫＶＤに同期して、△Σ変調器の出力（つまり、ＯＴＷ Ｆｒａｃｔ）は、平均値を１．０２にするために、ほとんど１、２、３の値のいずれかで変動していた状態から、ほとんど０、１、２の値のいずれかで変動する状態に変化する。一方、クロック信号の周波数の違いに起因して、ＯＴＷ Ｉｎｔｅｇｅｒの値は、ＯＴＷ Ｆｒａｃｔの変化タイミングに遅れて、２５０から２５１へ変化する。【００１４】
従って、ＯＴＷ Ｆｒａｃｔの値の変動状態の変化が起きてからしばらくの間、ＯＴＷ Ｉｎｔｅｇｅｒの値は、ＴＵＮＥ＿Ｔの整数値から１ずれた状態が続くことになり、この結果、ＴＵＮＥ_Ｔのターゲット値とＯＴＷ（Ｔｏｔａｌ）との誤差が、一時的に大きくなってしまう。【００１５】
このようなＴＵＮＥ_Ｔのターゲット値とＯＴＷ（Ｔｏｔａｌ）との誤差が一時的に増加する現象は、「桁下がり」が生じる場合にも、起こり得る。例えば、ＴＵＮＥ_Ｔのターゲット値が整数値２５２に近い２５２．０６であり、ＣＫＲの或る立ち上がり時刻におけるＴＵＮＥ＿Ｔの実際値が、２５２．０２である状態を考える。この状態では、例えば、ＯＴＷ Ｉｎｔｅｇｅｒの値は２５１であり、ＯＴＷ Ｆｒａｃｔの値は、１．０２である。０、１、２、３のいずれかの値を出力する△Σ変調器が用いられる場合、ＯＴＷ Ｆｒａｃｔの平均値を１．０２とするためには、△Σ変調器の出力は、ほとんど０、１、２のいずれかの値で変動する。こうして、ＴＵＮＥ_Ｔのターゲット値と、ＯＴＷ ＩｎｔｅｇｅｒとＯＴＷ Ｆｒａｃｔとの和であるＯＴＷ（Ｔｏｔａｌ）の平均値との誤差は、略０となる。【００１６】
この状態からＴＵＮＥ＿Ｔの実際値が例えば２５１．９９へ変化すると、「桁下がり」が生じる。【００１７】
この桁下がり直後のＣＫＶＤに同期して、△Σ変調器の出力（つまり、ＯＴＷ Ｆｒａｃｔ）は、平均値を１．９９にするために、ほとんど０、１、２の値のいずれかで変動していた状態から、ほとんど１、２、３の値のいずれかで変動する状態に変化する。一方、クロック信号の周波数の違いに起因して、ＯＴＷ Ｉｎｔｅｇｅｒの値は、ＯＴＷ Ｆｒａｃｔの変化タイミングに遅れて、２５１から２５０へ変化する。【００１８】
従って、ＯＴＷ Ｆｒａｃｔの値の変動状態の変化が起きてからしばらくの間、ＯＴＷ Ｉｎｔｅｇｅｒの値は、ＴＵＮＥ＿Ｔの整数値から１ずれた状態が続くことになり、この結果、ＴＵＮＥ_Ｔのターゲット値とＯＴＷ（Ｔｏｔａｌ）との誤差が、一時的に大きくなってしまう。【００１９】
以上のように、ターゲット値が整数値に近い場合には、ＴＵＮＥ_Ｔのターゲット値と、ＯＴＷ ＩｎｔｅｇｅｒとＯＴＷ Ｆｒａｃｔとの和であるＯＴＷ（Ｔｏｔａｌ）との誤差が、一時的に大きくなってしまう現象が発生し、結果として、ＡＤＰＬＬ周波数シンセサイザの位相雑音特性が劣化してしまう。【００２０】
本発明は、かかる点に鑑みてなされたものであり、位相雑音特性を向上するＰＬＬ周波数シンセサイザを提供することを目的とする。
【課題を解決するための手段】
【００２１】
本発明のＰＬＬ周波数シンセサイザは、複数の可変容量素子からなる第１の容量素子群と複数の可変容量素子からなる第２の容量素子群とを含む発振部と、前記発振部の出力信号の位相と基準信号の位相との差分に対応する位相誤差信号を生成し、前記位相誤差信号の整数部によって前記第１の容量素子群の容量値を制御するとともに前記位相誤差信号の小数部によって前記第２の容量素子群の容量値を制御することにより、前記発振部の出力周波数を制御する発振周波数制御手段と、を具備するＰＬＬ周波数シンセサイザであって、前記小数部の値と前記小数部の値に最も近い整数値との差分と、所定の閾値との比較結果に基づいて、調整信号を生成する調整信号生成手段と、前記発振部に設けられ、前記調整信号に基づいて前記発振部の発振周波数特性をシフトする周波数特性シフト手段と、を具備する構成を採る。
【発明の効果】
【００２２】
本発明によれば、位相雑音特性を向上するＰＬＬ周波数シンセサイザを提供することができる。
【図面の簡単な説明】
【００２３】
【図１】従来のＡＤＰＬＬ周波数シンセサイザの構成を示す図
【図２】本発明の一実施の形態に係るＡＤＰＬＬ周波数シンセサイザの概略構成を示すブロック図
【図３】発振周波数特性シフトの説明に供する図
【図４】ＡＤＰＬＬ周波数シンセサイザの動作を示すフロー図
【図５】ＡＤＰＬＬ周波数シンセサイザの動作のシミュレーション結果を示す図
【図６】図５において桁上がり又は桁下がりが発生している時間帯を拡大した図
【図７】位相雑音特性の計算結果を示す図
【図８】発振周波数の基本特性をシフトする手段の変形例を示す図
【図９】発振周波数の基本特性をシフトする手段の変形例を示す図
【発明を実施するための形態】
【００２４】
以下、本発明の一実施の形態について図面を参照して詳細に説明する。なお、実施の形態において、同一の構成要素には同一の符号を付し、その説明は重複するので省略する。
【００２５】
図２は、本発明の一実施の形態に係るＡＤＰＬＬ周波数シンセサイザの概略構成を示すブロック図である。図２において、ＡＤＰＬＬ周波数シンセサイザ１００は、デジタル制御発振器（ＤＣＯ）１１０と、分周器１２０と、フリップフロップ１３０と、位相比較器１４０と、ループフィルタ１５０と、トラッキングバラクタ制御部１６０，１７０と、周波数特性調整部１８０とを有する。ＡＤＰＬＬ周波数シンセサイザ１００において、分周器１２０、フリップフロップ１３０、位相比較器１４０、ループフィルタ１５０、及びトラッキングバラクタ制御部１６０，１７０は、図１に示したＡＤＰＬＬ周波数シンセサイザの対応機能部と基本的に同じ構成を有している。
【００２６】
デジタル制御発振器１１０は、インダクタ素子１１１と、負性抵抗素子１１２と、バラクタアレイ１１３と、バラクタアレイ１１４と、付加バラクタ１１５とを有する。インダクタ素子１１１、負性抵抗素子１１２、バラクタアレイ１１３、及びバラクタアレイ１１４は、図１に示したＡＤＰＬＬ周波数シンセサイザの対応機能部と基本的に同じ構成を有している。
【００２７】
バラクタアレイ１１３及びバラクタアレイ１１４は、それぞれ複数のバラクタ（可変容量素子）から構成される。各バラクタの容量値は、同じ値ＣＯＴＷである。
【００２８】
バラクタアレイ１１３の容量は、トラッキングバラクタ制御部１６０から受け取るＯＴＷ Ｉｎｔｅｇｅｒ信号によって制御される。一方、バラクタアレイ１１４の容量は、トラッキングバラクタ制御部１７０から受け取るＯＴＷ Ｆｒａｃｔ信号によって制御される。こうして、バラクタアレイ１１３及びバラクタアレイ１１４の容量が制御されることにより、その容量に応じた周波数の信号を、デジタル制御発振器１１０は発振することができる。
【００２９】
付加バラクタ１１５は、周波数特性調整部１８０から受け取る調整信号に基づいて、その容量値が変化する。この付加バラクタ１１５の容量値が変化することにより、バラクタアレイ１１３及びバラクタアレイ１１４の容量から決まる発振周波数の基本特性がシフトする。付加バラクタ１１５の容量値Ｃｏｆｆｓｅｔは、ＣＯＴＷの整数倍でないことが望ましく、例えば、Ｃｏｆｆｓｅｔ＝１．５ＣＯＴＷ、又は、Ｃｏｆｆｓｅｔ＝０．５ＣＯＴＷを満たすことが望ましい。本実施の形態においては、Ｃｏｆｆｓｅｔ＝１．５ＣＯＴＷとする。すなわち、Ｃｏｆｆｓｅｔを２値制御（オンまたはオフ）することにより、上記した基本特性が１．５ビット分だけ微小にシフトする。例えば、図３に示すように、Ｃｏｆｆｓｅｔをオフした時のＤＣＯ発振周波数ｆＣＫＶのターゲット周波数に対応するＤＣＯ制御信号ＴＵＮＥ_Ｔのターゲット値が２５２．０６である場合、Ｃｏｆｆｓｅｔをオンすると、同じターゲット周波数に対応するＤＣＯ制御信号ＴＵＮＥ_Ｔのターゲット値は２５３．５６となる。
【００３０】
すなわち、ＤＣＯ１１０の発振周波数ｆＣＫＶは、バラクタアレイ１１３及びバラクタアレイ１１４の合計容量値Ｃと、インダクタ素子１１１のインタクタンス値Ｌと、付加バラクタ１１５の容量値Ｃｏｆｆｓｅｔを用いて、式（２）で表される。
【数２】
2010134287.tif 000004
【００３１】
分周器１２０は、ＤＣＯ１１０の発振信号ＣＫＶを分周し、ＣＫＶＤをトラッキングバラクタ制御部１７０へ出力する。
【００３２】
フリップフロップ１３０は、リファレンス信号ＦＲＥＦをＣＫＶでリタイミングし、ＣＫＲをトラッキングバラクタ制御部１６０へ出力する。
【００３３】
位相比較器１４０は、リファレンス信号ＦＲＥＦの位相とＤＣＯ１１０の出力信号ＣＫＶの位相とを比較して位相誤差信号を生成する。
【００３４】
ループフィルタ１５０は、位相誤差信号をフィルタリングし、フィルタリング後の位相誤差信号をＤＣＯ制御信号ＴＵＮＥ_Ｔとして出力する。
【００３５】
トラッキングバラクタ制御部１６０は、ＤＣＯ制御信号ＴＵＮＥ_Ｔの整数部をＯＴＷ Ｉｎｔｅｇｅｒ信号に変換し、このＯＴＷ Ｉｎｔｅｇｅｒ信号をバラクタアレイ１１３へ出力することにより、バラクタアレイ１１３の容量を調整する。
【００３６】
トラッキングバラクタ制御部１７０は、ＤＣＯ制御信号ＴＵＮＥ_Ｔの小数部をＯＴＷ Ｆｒａｃｔ信号に変換し、このＯＴＷ Ｆｒａｃｔ信号をバラクタアレイ１１４へ出力することにより、バラクタアレイ１１４の容量を調整する。トラッキングバラクタ制御部１７０は、△Σ変調器を含む。
【００３７】
以上のように位相比較器１４０、ループフィルタ１５０、及びトラッキングバラクタ制御部１６０，１７０によってバラクタアレイ１１３及びバラクタアレイ１１４の容量値が制御されることにより、ＤＣＯ１１０の出力周波数が制御される。
【００３８】
周波数特性調整部１８０は、ＰＬＬロック検出信号及びＤＣＯ制御信号ＴＵＮＥ_Ｔの小数部を入力とし、ＤＣＯ制御信号ＴＵＮＥ_Ｔの小数部の値と最も近い整数値との差分と所定の閾値とを比較し、比較結果に基づいて調整信号を生成する。すなわち、周波数特性調整部１８０は、ロック検出後に、ＤＣＯ制御信号ＴＵＮＥ_Ｔの値が整数値付近であるかを判定し、整数値付近であると判定した場合に、付加バラクタ１１５の容量値を制御する信号であるＯＴＷｏｆｆｓｅｔを生成する。この調整信号が付加バラクタ１１５へ出力されて付加バラクタ１１５がオン状態又はオフ状態にされることにより、バラクタアレイ１１３及びバラクタアレイ１１４の容量から決まる発信周波数の基本特性が調整される。
【００３９】
以上の構成を有するＡＤＰＬＬ周波数シンセサイザ１００の動作について説明する。図４は、ＡＤＰＬＬ周波数シンセサイザ１００の動作を示すフロー図である。図４に示すように、先ず、ＡＤＰＬＬ周波数シンセサイザ１００では、Ｃｏｆｆｓｅｔがオフして（Ｓ１）、ＤＣＯ１１０の発振周波数が所望の周波数範囲（つまり、ターゲット範囲）に収束（ＰＬＬロック）するまでトラッキング動作が行なわれる（Ｓ２、Ｓ３）。ＰＬＬロックすると、周波数特性調整部１８０が、ＤＣＯ制御信号ＴＵＮＥ_Ｔの小数部の値が所定の範囲内であるか否かを判定する（Ｓ４）。ＴＵＮＥ_Ｔの小数部の値が所定の範囲内にない場合には、ＡＤＰＬＬ周波数シンセサイザ１００では、Ｃｏｆｆｓｅｔオフ状態が保持されたまま、トラッキングが続けられる。一方、ＴＵＮＥ_Ｔの小数部の値が所定の範囲内にある場合には、ＣｏｆｆｓｅｔがＯＮ状態に変更され（Ｓ５）、トラッキングが続けられる。
【００４０】
図４では、Ｓ４において、整数値付近と判定する所定の範囲を、１≦ＴＵＮＥ_Ｔ小数部≦１．１、又は１．９≦ＴＵＮＥ_Ｔ小数部＜２としている。すなわち、周波数特性調整部１８０は、小数部の値と最も近い整数値との差分と所定の閾値（ここでは、０．１）とを比較している。
【００４１】
このようなＡＤＰＬＬ周波数シンセサイザ１００の動作のシミュレーション結果が、図５に示されている。図５Ａ〜Ｆには、ＴＵＮＥ_Ｔ Ｉｎｔｅｇｅｒ信号、ＴＵＮＥ_Ｔ Ｆｒａｃｔ信号、ＯＴＷ Ｉｎｔｅｇｅｒ信号、ＯＴＷ Ｆｒａｃｔ信号、ＯＴＷ（Ｔｏｔａｌ）、及び、ＯＴＷｏｆｆｓｅｔの時間変動波形がそれぞれ示されている。また、ここでは、トラッキングバラクタ制御部１７０には、２次△Σ変調器が用いられている。図５Ｃを見てわかるように、瞬時的にはＣＫＶＤの立ち上がりに同期して０から３の整数値を出力するが、時間平均で見ると小数を含む値が実現されており、ＤＣＯ発振周波数分解能が向上されている。また、付加バラクタ１１５の容量値Ｃｏｆｆｓｅｔは、１．５ＣＯＴＷである。
【００４２】
時刻２５００ｕｓｅｃ以前では、ＤＣＯ制御信号ＴＵＮＥ_Ｔのターゲット値は２５２．０６であり、桁上がり及び桁下がりが繰り返されている（図５Ａ、Ｃ参照）。具体的には、時刻２５００ｕｓｅｃ以前では、桁上がり又は桁下がりの際に、ＯＴＷ（Ｔｏｔａｌ）の実際値とＴＵＮＥ_Ｔのターゲット値との誤差が±２付近にまで一時的に跳ね上がる現象が発生している。
【００４３】
そして、時刻２５００ｕｓｅｃのときに、ＯＴＷｏｆｆｓｅｔを１から０に変化させることにより、ＤＣＯ１の発振周波数特性が変化している。すなわち、時刻２５００ｕｓｅｃ以降では、ＤＣＯ制御信号ＴＵＮＥ_Ｔのターゲット値が、２５３．５６となる。これにより桁上がり及び桁下がりが無くなり、ＯＴＷｏｆｆｓｅｔが変化してから約１００ｕｓｅｃ後に、ＯＴＷ（Ｔｏｔａｌ）が再収束している（図５Ｅ参照）。再収束後の時刻２６００ｕｓｅｃ以降では、ＯＴＷ（Ｔｏｔａｌ）の値とＴＵＮＥ_Ｔのターゲット値との誤差の絶対値は、最大でも±１．５程度で安定する。
【００４４】
図６は、図５において桁上がり又は桁下がりが発生している時間帯（つまり、時刻２５００ｕｓｅｃ以前の時間帯）を拡大した図である。ＯＴＷ Ｉｎｔｅｇｅｒ（図６Ｃ）とＯＴＷ Ｆｒａｃｔ（図６Ｄ）とを比べると桁上がり又は桁下がりの際に変化のタイミングがずれてしまい、この結果として、所望のＴＵＮＥ_Ｔ値とＯＴＷ（Ｔｏｔａｌ）との誤差が一時的に拡大されることがわかる（図６Ａ、Ｂ、Ｅ参照）。これは、上述したようにトラッキングバラクタ制御部１６０とトラッキングバラクタ制御部１７０とでクロック周波数及びクロックタイミングが異なることに起因するものである。
【００４５】
図７は、位相雑音特性の計算結果を示す図である。図７Ａは、図５において桁上がり又は桁下がりが発生している時間帯（つまり、時刻２５００ｕｓｅｃ以前の時間帯）で計算した位相雑音特性である。一方、図７Ｂは、図５において再収束後の時刻２６００ｕｓｅｃ以降で計算した位相雑音特性である。
【００４６】
図７Ａでは、特に、４ＭＨｚｏｆｆｓｅｔ以遠のＡＤＰＬＬの位相雑音特性（Ｃｌｏｓｅｄ−Ｌｏｏｐ）が劣化していることがわかる。一方、図７Ｂでは、図５にも示した通りＴＵＮＥ_Ｔ値が安定して収束することにより、図７Ａで見られたような位相雑音特性（Ｃｌｏｓｅｄ−Ｌｏｏｐ）の劣化は見られない。すなわち、本実施の形態に係るＡＤＰＬＬ周波数シンセサイザ１００では、現時点でのＤＣＯ制御信号ＴＵＮＥ_Ｔのターゲット値桁上がり又は桁下がりが起こる確率の高い範囲に入っていると判定される場合には、周波数特性調整部１８０が発振周波数特性をシフトする制御を行うことにより、位相雑音特性の劣化を防止できる。なお、図７Ａ、ＢのＯｐｅｎ−Ｌｏｏｐの位相雑音特性は全く同じ特性であり、位相雑音特性（Ｃｌｏｓｅｄ−Ｌｏｏｐ）の差異をわかり易くするために併記している。
【００４７】
以上のように本実施の形態によれば、ＡＤＰＬＬ周波数シンセサイザ１００において、発振部としてのデジタル制御発振器１１０が、複数の可変容量素子からなる第１の容量素子群（バラクタアレイ１１３）と複数の可変容量素子からなる第２の容量素子群（バラクタアレイ１１４）とを含み、発振周波数制御手段としての位相比較器１４０、ループフィルタ１５０、及びトラッキングバラクタ制御部１６０，１７０が、デジタル制御発振器１１０の出力信号の位相と基準信号の位相との差分に対応する位相誤差信号を生成し、位相誤差信号の整数部によってバラクタアレイ１１３の容量値を制御するとともに位相誤差信号の小数部によってバラクタアレイ１１４の容量値を制御することにより、デジタル制御発振器１１０の出力周波数を制御する。
【００４８】
さらに、ＡＤＰＬＬ周波数シンセサイザ１００において、調整信号生成手段としての周波数特性調整部１８０が、ＤＣＯ制御信号ＴＵＮＥ_Ｔの小数部の値と最も近い整数値との差分と所定の閾値とを比較し、比較結果に基づいて調整信号を生成し、周波数特性シフト手段としての付加バラクタ１１５が、周波数特性調整部１８０から受け取る調整信号に基づいて発振周波数特性をシフトする。
【００４９】
こうすることで、所定の閾値を桁上がり又は桁下がりの発生確率の高い範囲を規定する値とすることにより、桁上がり又は桁下がりの発生確率の高い範囲にＤＣＯ制御信号ＴＵＮＥ_Ｔの小数部のターゲット値が入っている場合には、発振周波数特性をシフトすることができる。この発振周波数特性のシフトにより、ＤＣＯ制御信号ＴＵＮＥ_Ｔの小数部のターゲット値を桁上がり又は桁下がりの発生確率の低い範囲にシフトすることができるので、ＡＤＰＬＬ周波数シンセサイザの位相雑音特性が劣化することを防止できる。
【００５０】
なお、以上の説明では、周波数特性調整部１８０は、ＰＬＬロックしている状態のＤＣＯ制御信号ＴＵＮＥ_Ｔの瞬時値を用いて判定を行っている。しかしながら、これに限らず、周波数特性調整部１８０は、ＤＣＯ制御信号ＴＵＮＥ_Ｔの平均値を用いて判定しても良い。こうすることで、ノイズの混入などによってＴＵＮＥ_Ｔの値が整数値付近と判定される所定の範囲内に瞬時的に入ってしまう場合でも、ＯＴＷｏｆｆｓｅｔの誤出力による制御誤動作を防ぐことができる。
【００５１】
またなお、所定の範囲は、固定である必要はなく、トラッキングバラクタ制御部１７０内に備えた△Σ変調器の次数又はＣＫＶ周波数により変更してもよい。
【００５２】
また、以上の説明では、発振周波数の基本特性をシフトする手段として、１つの付加バラクタ１１５が用いられる場合について説明した。すなわち、付加バラクタ１１５の容量値Ｃｏｆｆｓｅｔは、２値制御によって１．５ＣＯＴＷ又は０の２値をとる。
【００５３】
これに対して、発振周波数の基本特性をシフトする手段の変形例を用いても良い。
【００５４】
（変形例１）として、付加バラクタを複数設けても良い。図８は、付加バラクタを複数設けた場合のＤＣＯ１１０Ａのブロック図である。例えば、ＤＣＯ１１０Ａに含まれる３つの付加バラクタの容量が、Ｃｏｆｆｓｅｔ１＝０．５ＣＯＴＷと、Ｃｏｆｆｓｅｔ２＝０．３ＣＯＴＷと、Ｃｏｆｆｓｅｔ３＝０．７ＣＯＴＷである場合には、次のような発信周波数特性の制御を行っても良い。すなわち、ＤＣＯ制御信号ＴＵＮＥ_Ｔの小数部の値が、第１の所定範囲（１≦ＴＵＮＥ_Ｔ小数部＜１．１又は１．９≦ＴＵＮＥ_Ｔ小数部＜２）の場合には、容量が０．５ＣＯＴＷの付加バラクタをＯＮする。また、第２の所定範囲（１．１≦ＴＵＮＥ_Ｔ小数部≦１．２５）の場合には、０．３ＣＯＴＷの付加バラクタをＯＮする。また、第３の所定範囲（１．７５≦ＴＵＮＥ_Ｔ小数部＜１．９）の場合には、０．７ＣＯＴＷの付加バラクタをＯＮする。このようにして、ＤＣＯ制御信号のターゲット値の小数部分が０．５付近となるように発振周波数特性を制御しても良い。このように多値制御すれば、２値制御の場合に比べ、ＤＣＯ制御信号の収束時の桁上がり又は桁下がりの発生確率をさらに下げることができる。
【００５５】
（変形例２）として、可変インダクタンス素子を設けても良い。図９は、可変インダクタンス素子を具備したＤＣＯ１１０Ｂのブロック図である。可変インダクタンス素子１１１Ｂのインダクタンス値をＯＴＷｏｆｆｓｅｔ信号により制御することで、発振周波数を変えることができる。この場合、可変インダクタンス素子のみを制御してＤＣＯ１１０Ｂの発振周波数特性を変えることができるので、チップ面積の増大を招くことはない。
【００５６】
またなお、以上の説明では、周波数特性調整部１８０は、ロック検出部（図示せず）からのロック検出信号を入力とし、ロック検出後にＤＣＯ制御信号ＴＵＮＥ_Ｔの値が所定の範囲内であるか否かを判定している。これに限らず、周波数特性調整部１８０は、ロック検出信号を用いずに、ロック検出後のＤＣＯ制御信号ＴＵＮＥ_Ｔのターゲット値をロック検出前に認識又は推定して、その認識値又は推定値が所定の範囲内であるか否かを判定するようにしても良い。この場合、ロック検出後にＤＣＯの発振周波数特性を変化させてＤＣＯ制御信号のターゲット値を変更するよりも、桁上がりや桁下がりの生じにくいＤＣＯ制御信号のターゲット値に、早く収束させることができる。
【００５７】
ロック検出後のＤＣＯ制御信号ＴＵＮＥ_Ｔのターゲット値をロック検出前に推定するためには、例えば、周波数特性調整部１８０に、所定時間毎のＤＣＯ制御信号ＴＵＮＥ_Ｔの変化量を記憶するレジスタを設け、その変化量からＤＣＯ制御信号ＴＵＮＥ_Ｔのターゲット値を推定することができる。
【００５８】
また、ロック検出後のＤＣＯ制御信号ＴＵＮＥ_Ｔの所望値をロック検出前に認識するためには、例えば、付加バラクタをオンした場合とオフした場合のＤＣＯの発振周波数に対するＤＣＯ制御信号ＴＵＮＥ_Ｔのターゲット値をメモリテーブルに記録しておき、周波数特性調整部１８０は、そのメモリテーブルを参照して、所望の発振周波数に応じたＤＣＯ制御信号ＴＵＮＥ_Ｔを認識することができる。
【００５９】
またなお、以上の説明では、周波数特性調整部１８０をＡＤＰＬＬ周波数シンセサイザに設けたが、これに限定されるものではなく、ＡＤＰＬＬ周波数シンセサイザが搭載される通信装置側に設けても良い。この場合には、付加バラクタ（又は、可変インダクタンス素子）の入力側に、ＡＤＰＬＬ周波数シンセサイザが通信装置に搭載されたときに周波数特性調整部１８０の出力端子と接続される調整信号入力端子が設けられる。
【００６０】
２００９年５月２２日出願の特願２００９−１２４６００の日本出願に含まれる明細書、図面および要約書の開示内容は、すべて本願に援用される。
【産業上の利用可能性】
【００６１】
本発明のＰＬＬ周波数シンセサイザは、位相雑音特性を向上するものとして有用である。
【符号の説明】
【００６２】
１００  ＡＤＰＬＬ周波数シンセサイザ
１１０  デジタル制御発振器
１１１  インダクタ素子
１１２  負性抵抗素子
１１３，１１４  バラクタアレイ
１１５  付加バラクタ
１２０  分周器
１３０  フリップフロップ
１４０  位相比較器
１５０  ループフィルタ
１６０，１７０  トラッキングバラクタ制御部
１８０  周波数特性調整部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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