(57)【要約】ＣＭＯＳインバータ（反転増幅器）（ＩＶ０２）を含む回路において、該回路及び周辺の配線により生じる浮遊容量をＣｓとし、ＣＭＯＳインバータ（反転増幅器）（ＩＶ０２）の入力側に容量素子（Ｃｇ）を、出力側に容量素子（Ｃｄ）を接続し、圧電振動子（Ｘ２）の負荷容量（ＣＬ）が、「ＣＬ＝Ｃｓ＋Ｃｇ×Ｃｄ／（Ｃｇ＋Ｃｄ）」、関係式を満たすように、容量素子（Ｃｇ）と容量素子（Ｃｄ）の容量を選定する（チューニングする）。このように容量素子（Ｃｇ）と容量素子（Ｃｄ）の容量を選定することにより、負荷容量（ＣＬ）の低い領域（例えば、３ｐＦ）において、負荷容量（ＣＬ）の容量値の変動に対する発振周波数の安定性を向上させることができる。
2010032384.tif 000002
【特許請求の範囲】
【請求項１】
集積回路上に形成される発振回路に接続されて使用される圧電振動素子であって、
前記圧電振動素子は、
前記集積回路の発振回路により形成される浮遊容量Ｃｓと略同等の負荷容量ＣＬか、または前記浮遊容量Ｃｓより所定の容量分だけ大きい負荷容量ＣＬを有し、
前記圧電振動素子の負荷容量ＣＬと、該圧電振動素子が接続される発振回路側の負荷容量とが容量素子を用いて整合が取られること、
を特徴とする圧電振動子。
【請求項２】
前記発振回路の有する浮遊容量Ｃｓは、略１ｐＦから略４ｐＦであり、
前記負荷容量ＣＬは、略３ｐＦから略５ｐＦであることを特徴とする請求項１に記載の圧電振動子。
【請求項３】
集積回路上に形成されるＣＭＯＳ半導体回路と、該ＣＭＯＳ半導体回路に接続される圧電振動子とを有する発振回路であって、
前記圧電振動素子は、
前記ＣＭＯＳ半導体回路により形成される浮遊容量Ｃｓと略同等の負荷容量ＣＬか、または前記浮遊容量Ｃｓより所定の容量分だけ大きい負荷容量ＣＬを有し、
前記圧電振動素子の負荷容量ＣＬと、該圧電振動素子が接続されるＣＭＯＳ半導体回路側の負荷容量との整合を取るための容量素子を備えること、
を特徴とする発振回路。
【請求項４】
前記ＣＭＯＳ半導体回路により形成される浮遊容量Ｃｓは、略１ｐＦから略４ｐＦであり、
前記負荷容量ＣＬは、略３ｐＦから略５ｐＦであることを特徴とする請求項３に記載の発振回路。
【請求項５】
前記ＣＭＯＳ半導体回路はＣＭＯＳインバータを用いて構成され、前記ＣＭＯＳインバータの入出力端子間に接続された圧電振動子と、前記ＣＭＯＳインバータの入力端子と接地電位Ｖｓｓとの間に接続される第１の容量素子Ｃｇと、前記ＣＭＯＳインバータの出力端子と接地電位Ｖｓｓとの間に接続される第２の容量素子Ｃｄと、を有すると共に、
前記圧電振動子の負荷容量ＣＬが、
ＣＬ＝Ｃｓ＋Ｃｇ×Ｃｄ／（Ｃｇ＋Ｃｄ）、
の関係式を満たすように、
前記第１の容量素子Ｃｇと第２の容量素子Ｃｄの容量が選定されること、
を特徴とする請求項３または請求項４に記載の発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯端末等の携帯機器に内蔵される発振回路に使用される圧電素子及びこれを用いた発振回路に関する。
本願は、２００８年９月１７日に、日本に出願された特願２００８−２３８２７３号に基づき優先権を主張し、その内容をここに援用する。
【背景技術】
【０００２】
図３に示すように、携帯電話機等の携帯機器１は、携帯機器の各種機能を実現するための回路ブロックが組み込まれたシステムＬＳＩ１０、外部機器、基地局等と通信を行うためのＲＦモジュール１１と、電源制御部１２と、電池パック１３とを有している。【０００３】
また、システムＬＳＩ１０にはシステムクロックを生成するための発振回路２０が組み込まれており、発振回路２０を構成する水晶振動子等の圧電振動子２０Ａは外付けされている。【０００４】
このような構成からなる携帯機器にあっては、電池の充電頻度を低減させるため長時間駆動が求められ、発振回路の待機時（発振回路が発振した状態で、かつ無負荷状態の時）における超低消費電力化、あるいは電源／電力供給方式で超寿命化が図られている。【０００５】
内部電源電圧制御が行われる半導体集積回路において、待機時の低消費電力制御が行われ、降圧された内部電源電圧により、圧電発振子を用いた発振回路における発振ゲートを構成するＣＭＯＳインバータの発振時におけるドレイン電位の振幅Ｖｄを制御し、ＣＭＯＳインバータの出力側に外付けされたコンデンサの充放電電流を小さくし、発振回路の低消費電力化を図った発振回路が提案されている（例えば、特許文献１を参照）。【０００６】
また、圧電発振子を用いたＣＭＯＳインバータを発振ゲートとする発振回路において、発振動作の初期状態では、スイッチング素子により、発振増幅部のＣＭＯＳインバータから容量素子を切り離すことにより、発振動作の初期状態においては負荷容量を小さくし、良好な発振起動性が得られる程度に必要な負性抵抗を維持しながら、負荷容量を小さくできる分だけＣＭＯＳインバータの相互コンダクタンスＧｍを小さくし、低消費電力化を図った発振回路が提案されている（例えば、特許文献２を参照）。【０００７】
上述した圧電振動素子を用いた発振回路にあっては、その発振回路に使用する圧電振動子に対し、超小型軽量化の要求が有る。図４に、圧電振動子のサイズと、消費電流及び発振余裕度（発振安定性）との関係を示す。同図に示すように、圧電振動子は、サイズが小型化すればする程、クリスタルインピーダンス値（ＣＩ値）、すなわち直列等価抵抗値（実効抵抗値）Ｒ１が大きくなり、消費電流が増加し、発振余裕度が低くなるという特性を有している。すなわち、圧電発振子を安定に発振させるためには、発振回路の負性抵抗（発振マージン）をできるだけ大きく設計する必要があり、この負性抵抗に十分な大きさがないと、発振が停止する可能性もあり、この負性抵抗の値として、一般に直列等価抵抗上限規格の５倍以上が推奨されている。【０００８】
上記携帯機器等の省電力発振回路において、求められる超小型薄型の圧電振動子の（ＣＩ値）は増加傾向にあり、発振回路において要求される超低消費電力化と圧電振動子のクリスタルインピーダンス値とはトレードオフの関係にある。【０００９】
ここで、ＣＭＯＳインバータと圧電振動子を用いた従来の発振回路の具体的な回路構成例を示しておく。図５は、従来の圧電振動子を備えた発振回路の構成例である。同図に示す発振回路は、ＣＭＯＳ構成のインバータ（反転増幅器）ＩＶ０１と、入力端子ＸＣＩＮ、出力端子ＸＣＯＵＴに外付けされた抵抗Ｒｆと、水晶振動子等の圧電振動素子Ｘ１と、負荷容量調整するための容量素子（コンデンサ）Ｃ１、Ｃ２とから構成されている。ＣＭＯＳインバータＩＶ０１と抵抗Ｒｆとで反転増幅器を構成し、その入力端が入力端子ＸＣＩＮに接続されるとともに、出力端は出力端子ＸＣＯＵＴに接続されている。【００１０】
また、ＣＭＯＳインバータＩＶ０１は、電源電圧Ｖｄｄと接地電位Ｖｓｓとの間に直列接続されたＰＭＯＳトランジスタＰＭ１と、ＮＭＯＳトランジスタＮＭ１とから構成されている。これらのトランジスタのゲートは入力端子ＸＣＩＮに接続されていると共に、ドレインは出力端子ＸＣＯＵＴに接続されている。図６に、ＣＭＯＳインバータＩＶ０１の等価回路を示す。同図において、Ｖｄはドレイン電圧、Ｖｇはゲート電圧、ＧｍＶｇは電流源、Ｉｄｄ（Ｉ１）は、飽和ドレイン電流、Ｇはゲート電極、Ｄはドレイン電極、Ｓはソース電極である。【００１１】
この発振回路では、ＣＭＯＳインバータＩＶ０１と圧電振動素子Ｘ１とが正帰還ループを形成して発振動作が行われる。上記構成において、発振時にはＰＭＯＳトランジスタＰＭ１に駆動電流Ｉ１が流れ、ＮＭＯＳトランジスタＮＭ１には、貫通電流Ｉ１０が、出力側には出力電流Ｉ１１が、容量素子Ｃ２には充放電電流Ｉ２が、容量素子Ｃ１、圧電振動子Ｘ１には励振電流Ｉｘが流れる。これらの電流のうち、貫通電流Ｉ１０と負荷容量を形成する容量素子Ｃ２に流れる充放電電流Ｉ２と容量素子Ｃ１、圧電振動子Ｘ１に流れる励振電流Ｉｘとの和が消費電流となる。【００１２】
上記構成において、負荷容量ＣＬは、圧電振動素子（水晶振動子）Ｘ１の両端子から発振回路側を見た実効的な直列等価静電容量で表され、振動子の負荷容量ＣＬと発振回路側の負荷容量とがマッチング（整合）するように構成される。図５に示す従来の発振回路では、例えば、発振周波数３２ｋＨｚの場合に、ＣＭＯＳインバータＩＶ０１の回路と、容量素子Ｃ１、Ｃ２の合成容量ＣＬ１とで形成される負荷容量が１２．５ｐＦ程度になるように設定され、圧電振動素子Ｘ１の負荷容量ＣＬについても、発振回路側の負荷容量とマッチング（整合）が取れるように、１２．５ｐＦ（従来の標準的な値）に設定されている。【００１３】
なお、本願出願人は、図５に示す発振回路を改良した発振回路、すなわち、圧電振動素子Ｘ１の負荷容量ＣＬの低容量化（低ＣＬ化）を図った発振回路についての出願を先に行っている（特許文献３を参照）。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００５−１５９７８６号公報
【特許文献２】特開２００２−３４４２４１号公報
【特許文献３】特開２００８−２０５６５８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
上述したように、携帯機器の主要機能を実現する上で、低消費電力化することが望まれている。発振回路における圧電振動子の駆動電流を低下させるためには、ＣＭＯＳインバータの相互コンダクタンスＧｍを小さくすることが前提となる。因みに、ＣＭＯＳインバータの相互コンダクタンスＧｍは、発振回路の電源電圧とＣＭＯＳの構造で決まるものである。【００１６】
ここで、発振回路の発振余裕度Ｍは、発振周波数の角周波数をωとし、発振回路の発振ゲートとして機能するＣＭＯＳインバータの入力端子および出力端子と電源端子との間に外付けされるコンデンサの容量をＣ１、Ｃ２、負性抵抗をＲＬ、圧電振動子の実効抵抗をＲ１、その最大値をＲ１（max）とすると、【００１７】
Ｍ＝｜−Ｇｍ｜／（ω２Ｃ１・Ｃ２）×１／Ｒ１（max）
＝＋ＲＬ／Ｒ１（max）・・・・・・（１）
となる。この発振余裕度Ｍは、５以上の値が必要とされている。【００１８】
発振回路における低消費電力化及び発振安定化を図ることを圧電振動子の側から検討すると、圧電振動子の実効抵抗Ｒ１は、圧電振動子の小型化の要請から決まる値であり、圧電振動子を小型化する関係上、余り下げることはできない。【００１９】
したがって、発振余裕度を発振安定化する程度の値に維持するためには上式（１）から、ＣＭＯＳインバータに外付けされる負荷容量を形成するコンデンサの容量値、すなわち、負荷容量の容量値を下げることにより、実現できることが分かる。【００２０】
このため、本願出願人は、組み込まれる集積回路に対して要求される低消費電力化の仕様に見合った低負荷容量ＣＬ（３ｐＦ≦ＣＬ＜５ｐＦ）を有する圧電振動子を備える発振回路を先に出願している（特許文献３を参照）。【００２１】
図７に、先に出願した特許文献３の発振回路の構成を示す。図７に示す回路の詳細については、発明の実施の形態の項で再度説明するので、ここでは簡単にだけ説明しておく。【００２２】
図７に示す発振回路においては、圧電振動子を励振する駆動電流を制限する駆動電流調整用抵抗素子ｒ１、ｒ２を設けることにより、ＣＭＯＳインバータＩＶ０２に外付けされる負荷容量を形成する容量素子（コンデンサ）Ｃ１、Ｃ２の容量値、すなわち、負荷容量の容量値を下げるように構成されている。負荷容量の値は、圧電振動子とともに、発振回路部（発振ゲート）に外付けされる容量素子の容量値と、発振回路部との接続時に生ずる浮遊容量との合成容量値であり、圧電振動素子の負荷容量ＣＬも、回路側の負荷容量に見合った値に設定される。【００２３】
図７に示すような発振ゲートをＣＭＯＳインバータで構成する場合には、ＣＭＯＳ半導体装置の製造上の限界から浮遊容量は１〜２ｐＦ程度有ること、及び負荷容量が６ｐＦ程度の低負荷容量の圧電振動子は、既に存在していることから低負荷容量の圧電振動子として負荷容量ＣＬの容量値は、３ｐＦ≦ＣＬ＜５ｐＦの範囲に決定される。【００２４】
このように、図７に示す負荷容量ＣＬの低減（３ｐＦ≦ＣＬ＜５ｐＦ）を図った回路においては、発振回路の待機時における超消費電力化が図れるが、一方で、負荷容量ＣＬを小さくすることにより、負荷容量ＣＬの容量許容差ΔＣと、発振周波数の周波数偏差Δｆの問題が顕著になる。【００２５】
例えば、図１７は、周波数偏差Δｆ（ｐｐｍ）と負荷容量ＣＬ（ｐＦ）の関係を示す図であり、負荷容量ＣＬの各容量値において、負荷容量ＣＬが１ｐＦ変化した場合に生じる周波数偏差Δｆ（ｐｐｍ）の変化を示した特性データ曲線である。【００２６】
図１７に示す特性データ曲線において、Ａ点で示す負荷容量ＣＬが１２．５ｐＦの場合に、負荷容量ＣＬが１ｐＦ変化することにより、特性データ曲線に傾斜Ｓ（−６ｐｐｍ／ｐＦ）の割合で変化が生じる。また、Ｂ点で示す負荷容量ＣＬが６ｐＦの場合に、負荷容量ＣＬが１ｐＦ変化することにより、特性データ曲線の傾きＳ（−２２ｐｐｍ／ｐＦ）の割合で変化が生じる。同様に、Ｃ点で示す負荷容量ＣＬが３ｐＦの場合に、負荷容量ＣＬが１ｐＦ変化することにより、特性データ曲線に傾きＳ（−６８ｐｐｍ／ｐＦ）の割合で変化が生じる。【００２７】
すなわち、負荷容量ＣＬが１２．５ｐＦにおける傾きＳ（−６ｐｐｍ／ｐＦ）を１とした場合に、負荷容量ＣＬが６ｐＦの場合は、１２．５ｐＦの場合の４倍の比率で、負荷容量ＣＬが３ｐＦの場合は、１２．５ｐＦの場合の１２倍の比率で、周波数偏差（ｐｐｍ）が生じることになる。このため、負荷容量ＣＬを低下させる際には、発振回路側の負荷容量値および圧電振動素子の負荷容量の容量値の精度を高める必要があるが、製造上のバラツキもあり、負荷容量ＣＬの低ＣＬ化を難しくしていた。【００２８】
また、図１８は、静電容量許容差に伴う発振周波数の安定性を示す図であり、負荷容量ＣＬが、通常の容量許容差の範囲であるΔＣ（±５％）変化した場合の発振周波数の安定性Δｆ（ｐｐｍ）を示したものである。図１８のＡ点に示すように、負荷容量ＣＬが１２．５ｐＦの場合は、ΔＣが１．２５ｐＦであり、発振周波数の安定性Δｆは７．３ｐｐｍとなる。また、Ｂ点に示すように、負荷容量ＣＬが６ｐＦの場合は、ΔＣが０．６ｐＦであり、発振周波数の安定性Δｆは１３．２ｐｐｍとなる。同様に、Ｃ点に示すように、負荷容量ＣＬが３ｐＦの場合は、ΔＣが０．３ｐＦであり、発振周波数の安定性Δｆは２０．５ｐｐｍとなる。【００２９】
すなわち、負荷容量ＣＬが１２．５ｐＦにおける周波数安定性Δｆ（７．３ｐｐｍ／ｐＦ）を１とした場合に、負荷容量ＣＬが６ｐＦの場合は、１２．５ｐＦの場合の１．８倍の比率で、負荷容量ＣＬが３ｐＦの場合は、１２．５ｐＦの場合の２．８倍の比率で、周波数偏差（ｐｐｍ）が生じる。【００３０】
このように、低負荷容量ＣＬ（例えば、３ｐＦ）では、従来の１２．５ｐＦの場合よりも、２．８倍も周波数偏差が拡大してしまう。このため、負荷容量ＣＬの低容量化（低ＣＬ化）を実現するには、同時に、容量許容誤差（±５％）に対する周波数の安定性を向上させることが必要になる。【００３１】
本発明は、このような事情に鑑みてなされたものであり、本発明は、圧電振動素子の負荷容量ＣＬの低ＣＬ化を行うことにより、発振起動性と定常安定動作を損ねることのない省電力化を図ると共に、負荷容量ＣＬの変動に対する発振周波数の安定性を向上させることができる、圧電素子、及びこれを用いた発振回路を提供することを目的とする。
【課題を解決するための手段】
【００３２】
本発明は上記課題を解決するためになされたものであり、本発明の圧電振動素子は、集積回路上に形成される発振回路に接続されて使用される圧電振動素子であって、前記圧電振動素子は、前記集積回路の発振回路により形成される浮遊容量Ｃｓと略同等の負荷容量ＣＬか、または前記浮遊容量Ｃｓより所定の容量分だけ大きい負荷容量ＣＬを有し、前記圧電振動素子の負荷容量ＣＬと、該圧電振動素子が接続される発振回路側の負荷容量とが容量素子を用いて整合が取られること、を特徴とする。
上記構成からなる圧電振動素子は、発振回路の有する浮遊容量Ｃｓと略同等の負荷容量ＣＬか、または浮遊容量Ｃｓより所定の容量分だけ大きい負荷容量ＣＬを有する。
そして、例えば、図１に示すように、ＣＭＯＳインバータＩＶ０２を含む回路において、該回路及び周辺の配線により生じる浮遊容量をＣｓとし、ＣＭＯＳインバータＩＶ０２の入力側に容量素子Ｃｇを、出力側に容量素子Ｃｄを設け、圧電振動子Ｘ２の負荷容量ＣＬが、「ＣＬ＝Ｃｓ＋Ｃｇ×Ｃｄ／（Ｃｇ＋Ｃｄ）」、の関係式を満たすように、容量素子Ｃｇと容量素子Ｃｄの容量を選定する（整合を取る）。このように容量素子Ｃｇと容量素子Ｃｄの容量を選定することにより、図２の特性データ曲線Ｂに示すように、低負荷容量ＣＬの領域（例えば、３ｐＦ）において、負荷容量ＣＬの変動に対する発振周波数の安定性を向上させることができる。
これにより、圧電振動素子の負荷容量ＣＬの低ＣＬ化を実現し省電力化を図ると共に、負荷容量ＣＬの変動に対する発振周波数の安定性を向上させることができる。【００３３】
また、本発明の圧電振動素子は、前記発振回路の有する浮遊容量Ｃｓは、略１ｐＦから略４ｐＦであり、前記負荷容量ＣＬは、略３ｐＦから略５ｐＦであることを特徴とする。
これにより、浮遊容量Ｃｓが１ｐＦ〜４ｐＦの発振回路に対し、負荷容量ＣＬが３ｐＦから５ｐＦの圧電振動素子を選択して使用することができる。例えば、圧電振動素子の負荷容量ＣＬとして、３ｐF、３．７ｐF、４．４ｐF、５．０ｐFなどを標準的に選定することができる。【００３４】
また、本発明の発振回路は、集積回路上に形成されるＣＭＯＳ半導体回路と、該ＣＭＯＳ半導体回路に接続される圧電振動子とを有する発振回路であって、前記圧電振動素子は、前記ＣＭＯＳ半導体回路により形成される浮遊容量Ｃｓと略同等の負荷容量ＣＬか、または前記浮遊容量Ｃｓより所定の容量分だけ大きい負荷容量ＣＬを有し、前記圧電振動素子の負荷容量ＣＬと、該圧電振動素子が接続されるＣＭＯＳ半導体回路側の負荷容量との整合を取るための容量素子を備えること、を特徴とする。
上記構成の発振回路においては、ＣＭＯＳ半導体回路と、該ＣＭＯＳ半導体回路に接続される圧電振動子とを有する発振回路において、ＣＭＯＳ半導体回路により形成される浮遊容量Ｃｓと略同等の負荷容量ＣＬか、または前記浮遊容量Ｃｓより所定の容量分だけ大きい負荷容量ＣＬを有する圧電振動素子を使用する。そして、圧電振動素子の負荷容量ＣＬと、該圧電振動素子が接続されるＣＭＯＳ半導体回路側の負荷容量を容量素子を用いて整合を取る。
これにより、圧電振動素子の負荷容量ＣＬの低容量化を実現し省電力化を図ると共に、負荷容量ＣＬの変動に対する発振周波数の安定性を向上させることができる。【００３５】
また、本発明の発振回路は、前記ＣＭＯＳ半導体回路により形成される浮遊容量Ｃｓは、略１ｐＦから略４ｐＦであり、前記負荷容量ＣＬは、略３ｐＦから略５ｐＦであることを特徴とする。
これにより、浮遊容量Ｃｓが１ｐＦ〜４ｐＦの発振回路に対し、負荷容量ＣＬが３ｐＦから５ｐＦの圧電振動素子を選択して使用することができる。例えば、圧電振動素子の負荷容量ＣＬとして、３ｐF、３．７ｐF、４．４ｐF、５．０ｐFなどを標準的に選定することができる。【００３６】
また、本発明の発振回路は、前記ＣＭＯＳ半導体回路はＣＭＯＳインバータを用いて構成され、前記ＣＭＯＳインバータの入出力端子間に接続された圧電振動子と、前記ＣＭＯＳインバータの入力端子と接地電位Ｖｓｓとの間に接続される第１の容量素子Ｃｇと、前記ＣＭＯＳインバータの出力端子と接地電位Ｖｓｓとの間に接続される第２の容量素子Ｃｄと、を有すると共に、前記圧電振動子の負荷容量ＣＬが、ＣＬ＝Ｃｓ＋Ｃｇ×Ｃｄ／（Ｃｇ＋Ｃｄ）、の関係式を満たすように、前記第１の容量素子Ｃｇと第２の容量素子Ｃｄの容量が選定されること、を特徴とする。
上記構成の発振回路においては、図１に示すように、ＣＭＯＳインバータＩＶ０２を含む回路において、該回路及び周辺の配線部分により生じる浮遊容量をＣｓとし、ＣＭＯＳインバータＩＶ０２の入力側に容量素子Ｃｇを、出力側に容量素子Ｃｄを設け、圧電振動子Ｘ２の負荷容量ＣＬが、「ＣＬ＝Ｃｓ＋Ｃｇ×Ｃｄ／（Ｃｇ＋Ｃｄ）」、の関係式を満たすように、容量素子Ｃｇと容量素子Ｃｄの容量を選定する（整合を取る）。このように容量素子Ｃｇと容量素子Ｃｄの容量を選定することにより、図２の特性データ曲線Ｂに示すように、負荷容量ＣＬの低い領域（例えば、３ｐＦ）において、負荷容量ＣＬの変動に対する発振周波数の安定性を向上させることができる。
これにより、圧電振動素子の負荷容量ＣＬの低容量化を実現し省電力化を図ると共に、負荷容量ＣＬの変動に対する発振周波数の安定性を向上させることができる。
【発明の効果】
【００３７】
本発明においては、圧電振動素子の負荷容量ＣＬの低ＣＬ化を実現し省電力化を図ると共に、負荷容量ＣＬの変動に対する発振周波数の安定性を向上させることができる。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施形態に係る発振回路の構成を示す回路図である。
【図２】負荷容量ＣＬの容量許容差ΔＣに対する発振周波数の安定性を示す図である。
【図３】携帯機器の概略構成を示すブロック図である。
【図４】圧電振動子のサイズと消費電流及び発振余裕度との関係を示す説明図である。
【図５】従来の圧電振動子を有する発振回路の構成を示す回路図である。
【図６】ＣＭＯＳインバータの電流源等価回路を示す図である。
【図７】改良された発振回路の構成を示す回路図。
【図８】負荷容量ＣＬに対する負性抵抗ＲＬの関係を示す特性データの実測値及び計算値を示す図である。
【図９】負荷容量ＣＬに対する負性抵抗ＲＬの関係を示す特性図である。
【図１０】負荷容量ＣＬと充放電電流Ｉdとの関係を示す特性データを示す図である。
【図１１】負荷容量ＣＬと充放電電流Ｉdとの関係を示す特性図である。
【図１２】圧電振動子の等価回路を示す回路図である。
【図１３】圧電振動子をシステムＬＳＩに接続したときの負荷容量の制約について示す説明図である。
【図１４】カットオフ周波数Ｆｃを発振回路の発振周波数ｆLの１／３以下とした場合の帰還抵抗Ｒｆの適正値の一例を示す図である。
【図１５】カットオフ周波数Ｆｃに対する負荷容量ＣＬ及び負性抵抗ＲＬとの関係を示す特性データを示す図である。
【図１６】負荷容量ＣＬに対する負性抵抗ＲＬの特性を示す特性図である。
【図１７】図７に示す発振回路における周波数安定性について説明するための図である。
【図１８】図７に示す発振回路における静電容量許容差に伴う発振周波数の安定性を示す図である。
【図１９】負荷容量ＣＬと発振周波数の偏差（Δｆ）の特性を説明する図である。
【図２０】浮遊容量Ｃｓ＝２．５ｐＦにおける外部容量素子（コンデンサ）の静電容量誤差による発振周波数の偏差の関係を示す特性データの一例を示す図である。
【図２１】負荷容量ＣＬ＝１２．５ｐＦ時より発振周波数の偏差（Δｆ）ＣＬが安定している浮遊容量Ｃｓと低負荷容量ＣＬの組合せの実例を示す図である。
【図２２】一般的に使用されている負荷容量ＣＬ＝１２．５ｐＦ時の浮遊容量Ｃｓと外部容量素子（コンデンサ）の組合せ、および発振周波数の偏差（Δｆ）ＣＬの実例を示す図である。
【図２３】浮遊容量が同一の図２１の組合せ２（負荷容量ＣＬ＝３．７ｐＦ）と、図２２の組合せ２との比較結果を示す図である。
【図２４】本実施形態における発振回路の基板レイアウトの一例を説明する図である。
【発明を実施するための形態】
【００３９】
以下、本発明の実施形態を、図面を参照して説明する。本発明の発振回路は、従来の圧電振動子を備えた発振回路に改良を加えた発振回路（本願出願人が先に出願した特許文献３の発振回路）に対し、さらに安定性を増すように改良したものである。従って、特許文献３の発振回路と、本発明の発振回路とは基本的な構成が同じであり、共通に説明される部分が多い。このため、本発明の実施形態の説明に先立ち、本願出願人が先に出願した特許文献３の発振回路について説明しておく。
【００４０】
[本願出願人が先に出願した発振回路（特許文献３）の構成についての説明]
本願出願人が先に出願した特許文献３の発振回路の構成を図７に示す。図７に示す発振回路は、負荷容量ＣＬを３ｐＦ≦ＣＬ＜５ｐＦまで低減し（従来は、１２．５ｐＦ）、消費電力の低減を図った回路の例である。
【００４１】
図７に示す発振回路は、反転増幅器となるＣＭＯＳインバータＩＶ０２と、ＣＭＯＳインバータＩＶ０２の入力端子ＸＣＩＮと出力端子ＸＣＯＵＴとの間に接続された水晶振動子等の圧電振動素子Ｘ２と、ＣＭＯＳインバータＩＶ０２の入力端子ＸＣＩＮ及び出力端子ＸＣＯＵＴと接地電位Ｖｓｓの電源端子Ｖｓｓとの間に接続された負荷容量を構成する容量素子Ｃ３、Ｃ４とを有している。
【００４２】
ＣＭＯＳインバータＩＶ０２は、電源電圧Ｖｄｄが供給される第１の電源端子と、接地電位が供給される第２の電源端子との間に直列接続されたＰＭＯＳトランジスタＰＭ１１と、ＮＭＯＳトランジスタＮＭ１１とからなるＣＭＯＳインバータと帰還抵抗Ｒｆとから構成されている。
【００４３】
また、上記ＣＭＯＳインバータのＰＭＯＳトランジスタＰＭ１のソースと第１の電源端子との間、および上記ＣＭＯＳインバータのＮＭＯＳトランジスタのソースと第２の電源端子との間には圧電振動素子Ｘ２を励振する駆動電流を制限する駆動電流調整用抵抗素子ｒ１、ｒ２が接続されている。
【００４４】
また、容量素子Ｃ３、Ｃ４の値は、駆動電流調整用抵抗素子ｒ１、ｒ２の介在により生ずる前記ＣＭＯＳインバータの相互コンダクタンスＧｍの減少分に伴う発振余裕度の低下分を補う値の容量値に選択される。
【００４５】
この場合に、携帯機器の主要機能を実現するためのシステムＬＳＩを製造するメーカーからの低消費電力化の要請から、発振回路における圧電振動子の駆動電流を低下させるためにＣＭＯＳインバータの相互コンダクタンスＧｍを小さくすることが前提となる。因みに、ＣＭＯＳインバータの相互コンダクタンスＧｍは、発振回路の電源電圧とＣＭＯＳの構造で決まるものである。
【００４６】
ここで、発振回路の発振余裕度Ｍは、発振周波数の角周波数をωとし、発振回路の発振ゲートとして機能するＣＭＯＳインバータの入力端子および出力端子と電源端子との間に外付けされるコンデンサの容量をＣ１、Ｃ２、負性抵抗をＲＬ、圧電振動子の実効抵抗をＲ１、その最大値をＲ１（ｍａｘ）とすると、
【００４７】
Ｍ＝｜−Ｇｍ｜／（ω２Ｃ１・Ｃ２）×１／Ｒ１（ｍａｘ）
＝＋ＲＬ／Ｒ１（ｍａｘ）・・・（１）
となる。この発振余裕度Ｍは、５以上の値が必要とされている。
【００４８】
発振回路における低消費電力化及び発振安定化を図ることを圧電振動子の側から検討すると、圧電振動子の実効抵抗Ｒ１は、圧電振動子の小型化の要請から決まる値であり、圧電振動子を小型化する関係上、余り下げることはできない。
【００４９】
したがって、発振余裕度を発振安定化する程度の値に維持するためには上式（１）から、ＣＭＯＳインバータに外付けされる負荷容量を形成するコンデンサの容量値、すなわち、負荷容量の容量値を下げることにより、実現できることが分る。
【００５０】
上記目的を達成するために、図７に示す発振回路の圧電振動子は、組み込まれる集積回路に対して要求される低消費電力化の仕様に見合った負荷容量ＣＬ（小さな負荷容量ＣＬ）を有することが求められる。
【００５１】
図７に示す発振回路の圧電振動子では、圧電振動子とともに集積回路の発振回路部に外付けされる負荷容量を形成するコンデンサの容量値を、負荷容量ＣＬが、圧電振動子が組み込まれる集積回路に対して要求される低消費電力化の仕様に見合った値となるように決定することにより、所望の低消費電力化が図るようにしている。この例では、負荷容量ＣＬを３ｐＦ≦ＣＬ＜５ｐＦまで低減し（従来は、１２．５ｐＦ）、低消費電力化を図っている。
【００５２】
また、図７に示す回路では、駆動電流調整用抵抗素子ｒ１、ｒ２により、圧電振動素子Ｘ２を励振する、発振ゲートであるＣＭＯＳインバータのＰＭＯＳトランジスタＰＭ１１及びＮＭＯＳトランジスタＮＭ１１に流れる駆動電流（貫通電流）が抑制される。この駆動電流が低減されることによりＣＭＯＳインバータの相互コンダクタンスＧｍが減少するが、上記ＣＭＯＳインバータの入力端子ＸＣＩＮ及び出力端子ＸＣＯＵＴと接地電位Ｖｓｓの電源端子との間に接続された容量素子Ｃ３、Ｃ４が、上記ＣＭＯＳインバータの相互コンダクタンスＧｍの減少分に伴う発振余裕度Ｍの低下分を補う値の容量値を有するので、すなわち、上記ＣＭＯＳインバータの相互コンダクタンスＧｍの減少分に応じて上式（１）に示した発振余裕度Ｍの低下分を補うように前記容量素子Ｃ３、Ｃ４の容量値を小さくすることにより、良好な発振起動性及び発振安定性が得られる。
【００５３】
例えば、図５に示す従来回路におけるＣＭＯＳインバータの相互コンダクタンスをＧｍ１とし、図７に示す発振回路のＣＭＯＳインバータの相互コンダクタンスをＧｍ２とした場合に、Ｇｍ２＝（１／２）・Ｇｍ１、容量素子Ｃ３、Ｃ４の容量値をＣ３＝（１／√２）・Ｃ１、Ｃ４＝（１／√２）・Ｃ２とすれば、図５に示した従来回路と図７に示した発振回路の駆動能力は同じであるが、ＣＭＯＳインバータの相互コンダクタンスＧｍを低減した上で、負荷容量を低減することができる。
【００５４】
また、圧電振動子としての水晶振動子の負荷容量を構成するＣＭＯＳインバータの入力端子及び出力端子と電源端子との間に接続された容量素子Ｃ３、Ｃ４に流れる充放電電流は、この容量素子Ｃ３、Ｃ４の容量値に比例することから、小さな容量値を有する上記容量素子Ｃ３、Ｃ４を流れる充放電電流は低減する。したがって、充放電電流の低減による消費電力の低減が図れる。
【００５５】
このように小さな負荷容量を有する圧電素子を備えた発振回路を構成することにより、負性抵抗ＲＬの改善による発振起動性及び発振安定化が図れると共に、充放電電流の低減による超低消費電力化が図れる。
【００５６】
次に、負荷容量ＣＬに対する負性抵抗ＲＬの関係を示す特性データの実測値及び計算値を図８に、そのグラフを図９にそれぞれ、示す。これらの図から明らかなように、計算値と実測値とが一致することが分る。このことから、負荷容量ＣＬ１、ＣＬ２にそれぞれ、対応する負性抵抗ＲＬの値をそれぞれ、ＲＬ１、ＲＬ２とすると、負荷容量ＣＬによる負性抵抗ＲＬの増加分ΔＲＬは、次式（２）で表される。
【００５７】
ΔＲＬ＝ＲＬ２／ＲＬ１＝（ＣＬ１／ＣＬ２）２，ＣＬ１＞ＣＬ２・・・（２）
【００５８】
上式から明らかなように、負性抵抗ＲＬは、負荷容量ＣＬの２乗に反比例することが分る。
【００５９】
次に、負荷容量ＣＬと充放電電流Ｉｄ（図７ではＩ４に相当する）との関係を示す特性データを図１０に、そのグラフを図１１に示す。これらの図から、負荷容量ＣＬの値に対する充放電電流Ｉｄの値の実測値及び計算値が一致することが分る。
【００６０】
このことから、負荷容量ＣＬ１、ＣＬ２にそれぞれ、対応する充放電電流Ｉｄの値をそれぞれ、Ｉｄ１、Ｉｄ２とすると、負荷容量ＣＬによる充放電電流Ｉｄの低減分ΔＩｄは、次式（３）で表される。
【００６１】
ΔＩd＝Ｉd２／Ｉd１＝ＣＬ２／ＣＬ１，ＣＬ１＞ＣＬ２・・・（３）
上式から明らかなように、充放電電流Ｉdは、負荷容量ＣＬに比例することが分る。
【００６２】
次に、低い負荷容量ＣＬを有する圧電振動子を用いたときに負荷容量ＣＬが受ける制約について説明する。圧電振動子の等価回路を図１２に示す。図１２において、圧電振動子Ｘ２には直列に負荷容量ＣＬが接続されている。圧電振動子Ｘ２（例えば、水晶振動子）は、周知のように、圧電効果により生ずる機械的共振を等価的に表したインダクタンスＬｓ、容量Ｃｓｓ、抵抗Ｒ１の直列共振回路に電極間容量Ｃ０が並列接続された回路として表される。
【００６３】
図１２に示した等価回路上の電極間容量Ｃ０に対して、負荷容量ＣＬの容量値の理論上の制約は、Ｃ０＜ＣＬ＜∞、Ｃ０＝１．３ｐＦである。次に、圧電振動子Ｘ２が、携帯機器等のシステムＬＳＩ１００に接続されている状態における負荷容量ＣＬの容量値の制約について説明する。図１３（Ａ）に示すように、システムＬＳＩ１００に形成された発振ゲートの発振入出力端子間容量をＣｏｓ１、信号線間容量をＣｏｓ２とすると、負荷容量ＣＬの容量値の制約は、
Ｃ０＋Ｃｏｓ１＋Ｃｏｓ２＜ＣＬ＜∞、となる。
【００６４】
このように、圧電振動子をシステムＬＳＩ１００に接続することにより、負荷容量ＣＬの下限値が増加してしまうが、上記発振入出力端子間容量Ｃｏｓ１及び信号線間容量Ｃｏｓ２を低減するには、図１３（Ｂ）に示すように、接地電位に設定される電源端子Ｖｓｓを信号線ＳＬ１、ＳＬ２の中心に位置させて接地し、圧電振動子Ｘ２が接続される端子間の距離を図１３（Ａ）に示す場合に比して２倍にすることにより、信号線間容量Ｃｏｓ４は、図１３（Ａ）に示す場合における信号線間容量ＣＯＳ２の半分に低減され、発振入出力端子間容量Ｃｏｓ２は無視できる程度になり、負荷容量の低減効果は大きい。すなわち、図１３（Ｂ）に示す状態では、負荷容量ＣＬの制約は、
Ｃ０＋Ｃｏｓ４＜ＣＬ＜∞、Ｃｏｓ４＝０．４ｐＦ程度となる。
【００６５】
次に、図７に示した圧電振動子を有する発振回路の発振ゲートＣＭＯＳゲートで構成する場合における帰還抵抗Ｒｆの抵抗値の制約について説明する。上記発振回路において、負性抵抗ＲＬが０Ωとなるカットオフ周波数Ｆｃは、相互コンダクタンスＧｍに比例し、帰還抵抗Ｒｆと負荷容量ＣＬの２乗の積に反比例することから、負性抵抗ＲＬが０Ωとなるカットオフ周波数Ｆｃは次式（４）で表される。
Ｆｃ∝Ｇｍ／（Ｒｆ×ＣＬ２）・・・（４）
【００６６】
式（４）から負荷容量ＣＬの値を小さくすると、カットオフ周波数Ｆｃが高くなり、発振回路の発振周波数に接近すると負性抵抗ＲＬが急激に低下する。カットオフ周波数Ｆｃに対する負荷容量ＣＬ及び負性抵抗ＲＬとの関係を示す特性データを図１５に、負荷容量ＣＬに対する負性抵抗ＲＬの特性を示すグラフを図１６に示す。
【００６７】
低消費電力化を図った発振回路において、相互コンダクタンスＧｍは低く設定されるので、帰還抵抗Ｒｆを可能な限り大きく設定することにより、小さい容量値の負荷容量ＣＬを有する圧電振動子を安定した状態で使用することが可能となる。カットオフ周波数Ｆｃを発振回路の発振周波数ｆＬの１／３以下とした場合の帰還抵抗Ｒｆの適正値の一例を図１４に示す。
【００６８】
このように図７に示した発振回路においては、圧電振動子とともに集積回路の発振回路部に外付けされる負荷容量を形成する容量素子（コンデンサ）Ｃ３、Ｃ４の容量値を、負荷容量ＣLを圧電振動子が組み込まれる集積回路に対して要求される低消費電力化の仕様に見合った値となるように決定することにより、所望の低消費電力化が図れる。また、小さな負荷容量を有する圧電振動子を備えた発振回路を構成することにより、負性抵抗ＲＬの改善による発振起動性及び発振安定化が図れると共に、充放電電流の低減による超低消費電力化が図れるように構成されている。
【００６９】
［本発明の発振回路の構成の説明］
図７に示した発振回路においては、従来の負荷容量ＣＬ（１２・５ｐＦ）と比較して小さな負荷容量ＣＬ（３ｐＦ〜５ｐＦ）を有する圧電振動子を備えた発振回路を構成することができ、充放電電流の低減による低消費電力化が図れる。
【００７０】
しかしながら、負荷容量ＣＬを小さくすることにより、負荷容量ＣＬの容量許容差ΔＣと、発振周波数の周波数偏差Δｆの問題が顕著になる。
【００７１】
例えば、前述した図１８に示すように、負荷容量ＣＬが、通常の容量許容差の範囲であるΔＣ（±５％）変化した場合の発振周波数の安定性Δｆ（ｐｐｍ）は、負荷容量ＣＬが１２．５ｐＦの場合は、ΔＣが１．２５ｐＦであり、発振周波数の安定性Δｆは７．３ｐｐｍとなり、負荷容量ＣＬが６ｐＦの場合は、ΔＣが０．６ｐＦであり、発振周波数の安定性Δｆは１３．２ｐｐｍとなり、負荷容量ＣＬが３ｐＦの場合は、ΔＣが０．３ｐＦであり、発振周波数の安定性Δｆは２０．５ｐｐｍとなる。
【００７２】
すなわち、負荷容量ＣＬが１２．５ｐＦにおける周波数安定性Δｆ（７．３ｐｐｍ／ｐＦ）を１とした場合に、負荷容量ＣＬが６ｐＦの場合は、１２．５ｐＦの場合の１．８倍の比率で、負荷容量ＣＬが３ｐＦの場合は、１２．５ｐＦの場合の２．８倍の比率で、周波数偏差（ｐｐｍ）が生じる。
【００７３】
このように、低負荷容量ＣＬ（３ｐＦ）では、従来の１２．５ｐＦの場合よりも、２．８倍も周波数偏差が拡大してしまう。このため、負荷容量ＣＬの低容量化（低ＣＬ化）を実現するためには、負荷容量ＣＬの容量許容差に対する発振周波数の安定性を向上させることが必要になる。
【００７４】
本発明の発振回路では、圧電振動素子の負荷容量ＣＬの低ＣＬ化を実現する際に生じる、周波数安定性の問題を解決することができる発振回路を提供することを目的としており、以下、本発明の発振回路の実施の形態について説明する。
【００７５】
図１は、本発明の実施の形態に係わる発振回路の構成を示す図である。
【００７６】
図１に示す本発明の発振回路は、図７に示す発振回路と基本的に同じ構成であり、ＣＭＯＳインバータの入力端子ＸＣＩＮおよび出力端子ＸＣＯＵＴと電源端子Ｖｓｓとの間に外付けされる容量素子（コンデンサ）Ｃｇ、Ｃｄの容量の選定の仕方に特徴がある。このため、同一の構成部分には同一の符号を付し、重複する説明は省略する。
【００７７】
図１において、浮遊容量Ｃｓは、ＣＭＯＳ半導体基板、信号配線等により生じる合成された浮遊容量であり、例えば、１〜５ｐＦ程度の浮遊容量である（ここで、この浮遊容量Ｃｓは、例えば１〜４ｐF程度であることが、消費電力を低減させる点において、より好ましい）。この浮遊容量Ｃｓは、半導体基板の積層数により変化し、例えば、単層基板では１ｐＦ程度、２層基板では２ｐＦ程度、３層基板では３ｐＦ程度となることが知られている。
具体的には、図５の従来の発振回路において、一般的な負荷容量１２．５ｐＦの場合、発振周波数にマッチングする外付けされる容量素子（コンデンサ）の容量Ｃｅｘｔ（＝Ｃｇ×Ｃｄ／（Ｃｇ＋Ｃｄ））は、実測結果より９ｐＦ〜１１ｐＦの範囲に集中していた。このため、浮遊容量Ｃｓは、１．５ｐＦ〜３．５ｐＦ程度であると推測される。この経験値にマージンを０．５ｐＦずつ加えて、浮遊容量Ｃｓの有効範囲は、１ｐＦ≦Ｃｓ≦４ｐＦが妥当であると考えられる。
【００７８】
この浮遊容量Ｃｓは、発振回路の特性を阻害するため、従来は、できるだけ浮遊容量Ｃｓを小さくするように工夫されていたが、それには限界があった。そこで、本願発明者の実験と工夫により、この浮遊容量Ｃｓを積極的に利用して発振周波数の安定性の向上が図れる方法があることが判明した。
【００７９】
すなわち、本発明の発振回路では、この浮遊容量Ｃｓを積極的に活用し、負荷容量ＣＬが、
【００８０】
ＣＬ＝Ｃｓ＋Ｃｇ×Ｃｄ／（Ｃｇ＋Ｃｄ）、
の関係式を満たすように、容量素子（コンデンサ）Ｃｇ、Ｃｄの容量を選定することにより、負荷容量ＣＬの容量許容差ΔＣに対する発振周波数の安定性の向上が図ることが判明した。
【００８１】
すなわち、負荷容量ＣＬは浮遊容量Ｃｓと外部容量素子（コンデンサ）Ｃｅｘｔ（＝Ｃｇ×Ｃｄ／（Ｃｇ＋Ｃｄ））の和であるため、負荷容量ＣＬと浮遊容量Ｃｓ（１ｐＦ〜４ｐＦ）の差の値にするように、外部容量素子（コンデンサ）Ｃｅｘｔの値を選定すれば良い。
【００８２】
なお、「ＣＬ＝Ｃｓ＋Ｃｇ×Ｃｄ／（Ｃｇ＋Ｃｄ）」の関係式を満たすように容量素子（コンデンサ）Ｃｇ、Ｃｄの容量を選定することは、圧電振動素子の負荷容量ＣＬと、圧電振動素子から見た発振回路側の負荷容量とがマッチング（整合）することを意味している。
【００８３】
図２は、負荷容量ＣＬの容量許容差ΔＣに対する発振周波数の安定性を示す図である。
【００８４】
図２において、特性データ曲線Ａは、特許文献３で開示された従来の発振回路（図７を参照）、すなわち、負荷容量ＣＬの低ＣＬ化のみ図った発振回路の場合の例を示している。特性データ曲線Ｂは、図１に示す本発明の発振回路による場合、すなわち、負荷容量ＣＬの低ＣＬ化を図ると共に発振周波数の安定性を向上させた発振回路の場合の例を示している。
【００８５】
この特性データ曲線Ａは、浮遊容量Ｃｓが０ｐＦ（理想値）と仮定し、負荷容量ＣＬが±５％（通常生じる許容誤差の範囲）変化する場合の発振周波数の安定性Δｆ（ｐｐｍ）のデータを示しており、図１８に示したデータと同じものである。この特性データ曲線Ａにより、従来の発振回路においては、低負荷容量ＣＬ（３ｐＦ）では、従来の１２．５ｐＦの場合よりも、２．８倍も周波数偏差が拡大してしまう。
【００８６】
一方、特性データ曲線Ｂは、図１に示す回路において、浮遊容量Ｃｓを積極的に活用し、負荷容量ＣＬが、「ＣＬ＝Ｃｓ＋Ｃｇ×Ｃｄ／（Ｃｇ＋Ｃｄ）」、の関係式を満たすように、容量素子（コンデンサ）Ｃｇ、Ｃｄの容量を選定した例である。
【００８７】
この特性データ曲線Ｂに示すように、破線円で囲まれた負荷容量ＣＬの低い範囲（約３ｐFの部分）における周波数の安定性は、負荷容量ＣＬが１２．５ｐFよりも安定領域が存在することが判明している。
【００８８】
なお、浮遊容量Ｃｓは前述したように、基板の積層数などにより変化し、例えば、１ｐF〜５ｐF程度の範囲であれば、この浮遊容量Ｃｓに応じて、負荷容量ＣＬが３ｐF〜６ｐF程度になるように圧電振動子が使用される。例えば、負荷容量ＣＬとして、３ｐF、３．７ｐF、４．４ｐF、６ｐFなどを標準的に選定することができる。
【００８９】
次に、この発振周波数の安定性について説明する。
発振周波数の安定性Δｆは、発振周波数ｆｏｓｃと公称周波数Ｆｏの差であるため、図１２の発振回路の等価回路において、発振回路の直列共振周波数をｆｒ、外部容量素子（コンデンサ）Ｃｅｘｔとすると、次式（５）のように表される。
Δｆ＝ｆｏｓｃ−Ｆｏ
＝ｆｒ×（Ｃｓｓ／（２×（Ｃｏ＋Ｃｓ＋Ｃｅｘｔ））−Ｃｓｓ／（２×（Ｃｏ＋ＣＬ）））・・・（５）
式（５）より、ＣＬ＝Ｃｓ＋Ｃｅｘｔのとき、Ｆｏｓｃ＝Ｆｏである。また、外部容量素子（コンデンサ）Ｃｅｘｔは、例えば、一般的に静電容量誤差が±５％か±１０％あるものが使用される。このため、静電容量誤差が−ΔＣｅｘｔの場合、負荷容量が小さくなる（ＣＬ＞Ｃｓ＋Ｃｅｘｔ−ΔＣｅｘｔ）ため、式（５）より発振周波数の安定性Δｆはゼロより大きくなる。すなわち、Δｆ＝ｆｏｓｃ−Ｆｏ＞０のように、周波数は進むことを意味している。一方、静電容量誤差が＋ΔＣｅｘｔの場合、負荷容量が大きくなる（ＣＬ＜Ｃｓ＋Ｃｅｘｔ＋ΔＣｅｘｔ）ため、式（５）より発振周波数の安定性Δｆはゼロより小さくなる。すなわち、Δｆ＝ｆｏｓｃ−Ｆｏ＜０のように、周波数は遅れることを意味している。
このように、外部容量素子（コンデンサ）の静電容量誤差により発振周波数の偏差が生じ、発振周波数の安定性が低下する。
【００９０】
外部容量素子（コンデンサ）Ｃｅｘｔの静電容量誤差が−ΔＣｅｘｔの場合、発振周波数の偏差Δｆ／ｆは前述したように進み、〔Δｆ／ｆ〕ｍａｘとして表すと、次式（６）のように表される。
〔Δｆ／ｆ〕ｍａｘ＝Ｃｓｓ／（２×（Ｃｏ＋Ｃｓ＋Ｃｅｘｔ−ΔＣｅｘｔ））・・・（６）
同様に、外部容量素子（コンデンサ）Ｃｅｘｔの静電容量誤差が＋ΔＣｅｘｔの場合、発振周波数の偏差Δｆ／ｆは前述したように遅れ、〔Δｆ／ｆ〕ｍｉｎとして表すと、次式（７）のように表される。
〔Δｆ／ｆ〕ｍｉｎ＝Ｃｓｓ／（２×（Ｃｏ＋Ｃｓ＋Ｃｅｘｔ＋ΔＣｅｘｔ））・・・（７）
式（６）と式（７）より、負荷容量ＣＬの変化に対する発振周波数の偏差（Δｆ）ＣＬは次式（８）のように表される。
（Δｆ）ＣＬ＝〔Δｆ／ｆ〕ｍａｘ−〔Δｆ／ｆ〕ｍｉｎ・・・式（８）
式（６）〜式（８）を図示すると図１９のようになる。図１９は、負荷容量ＣＬと発振周波数の偏差（Δｆ）の特性を説明する図である。図１９のように、外部容量素子（コンデンサ）Ｃｅｘｔに容量誤差がない場合の発振周波数に対して、−ΔＣｅｘｔでは発振周波数の偏差Δｆ／ｆは進み、＋ΔＣｅｘｔでは発振周波数の偏差Δｆ／ｆは遅れ、発振周波数の偏差（Δｆ）ＣＬを有している。
【００９１】
図２０は、浮遊容量Ｃｓ＝２．５ｐＦにおける外部容量素子（コンデンサ）の静電容量誤差による発振周波数の偏差の関係を示す特性データの一例を示す図である。図２０のように、負荷容量ＣＬが１２．５ｐＦ〜３ｐＦの場合、外部容量素子（コンデンサ）Ｃｅｘｔの容量は１０ｐＦ〜０．５ｐＦである。また、図２０は、この外部容量素子（コンデンサ）Ｃｅｘｔが±５％の容量許容誤差を有している場合のΔｆ／ｆ〕ｍａｘ、〔Δｆ／ｆ〕ｍｉｎ、および（Δｆ）ＣＬの各値である。図２０のように、一般的に使用されている負荷容量１２．５ｐFの場合の発振周波数の偏差（Δｆ）ＣＬを基準として比較すると、負荷容量３．７ｐFで比率は同等であり、負荷容量３ｐFで比率は低く、すなわち発振周波数の偏差（Δｆ）ＣＬが小さくなっている。図２の特性データ曲線Ｂで示した一般的に使用されている１２．５ｐFよりも安定している負荷容量ＣＬの低い範囲は、図２０のように３．７ｐＦ以下である。
【００９２】
すなわち、浮遊容量Ｃｓを積極的に活用し、「ＣＬ＝Ｃｓ＋Ｃｇ×Ｃｄ／（Ｃｇ＋Ｃｄ）」
の関係式を満たすように、容量素子Ｃｇ、Ｃｄの容量を選定することにより、負荷容量ＣＬを小さくしても、従来の１２．５ｐFと同等またはそれ以上の周波数安定性を得ることができることを示している。
【００９３】
負荷容量ＣＬ＝１２．５ｐＦ時より発振周波数の偏差（Δｆ）ＣＬが安定している浮遊容量Ｃｓと低負荷容量ＣＬの組合せの実例を図２１に示す。なお、浮遊容量Ｃｓは、前述したように１ｐＦ〜４ｐＦを用いている。例えば、図２１において、組合せ１は、浮遊容量Ｃｓ＝３．８ｐＦ〜４ｐＦ、発振回路における負荷容量ＣＬを仕様上４．４ｐＦであり、このため外部容量素子（コンデンサ）Ｃｅｘｔは０．４ｐＦ〜０．６ｐＦである。この条件で演算すると、発振周波数の偏差（Δｆ）ＣＬは１．５ｐｐｍ〜２．２ｐｐｍである。また、図１における充放電電流Ｉ４は０．１１３μＡである。組合せ４の負荷容量ＣＬ＝２ｐＦでは、発振周波数の偏差（Δｆ）ＣＬの最大値が１２．３であるため、本実施形態における低負荷容量ＣＬを３ｐF〜６ｐF程度の範囲としている。
なお、低負荷容量を実現には、使用する外部容量素子（コンデンサ）Ｃｅｘｔの容量も低いものが必要なため、本実施形態では０．１ｐＦ刻みの容量のコンデンサを用いている。
【００９４】
参考として、一般的に使用されている負荷容量ＣＬ＝１２．５ｐＦ時の浮遊容量Ｃｓと外部容量素子（コンデンサ）の組合せ、および発振周波数の偏差（Δｆ）ＣＬの実例を図２２に示す。この場合、負荷容量ＣＬ＝１２．５ｐＦで一定であり、比較のための浮遊容量Ｃｓは図２１の低負荷容量時の値と同じ組合せを選んでいる。Ｉ２は、図５の従来の発振回路における充放電電流である。図２２のように浮遊容量Ｃｓが変化しても、発振周波数の偏差（Δｆ）ＣＬの変化幅が狭いのは負荷容量ＣＬ＝１２．５ｐＦの特徴である。
【００９５】
図２３は、浮遊容量が同一の図２１の組合せ２（負荷容量ＣＬ＝３．７ｐＦ）と図２２の組合せ２の比較結果を示す図である。図２３のように、「ＣＬ＝Ｃｓ＋Ｃｇ×Ｃｄ／（Ｃｇ＋Ｃｄ）」、の関係式を満たす低負荷容量ＣＬ＝３．７ｐＦにした場合、貫通電流Ｉ１、充放電電流Ｉ２、消費電流Ｉ１＋Ｉ２、発振周波数の安定性（偏差）（Δｆ）ＣＬの全ての項目において、負荷容量ＣＬ＝１２．５ｐＦの各特性を上回ることが確認された。
【００９６】
なお、低負荷容量化のため、外部からのノイズに対する耐性確保のために、図２４のようなＧＮＤ強化と基板レイアウトを行えば、さらに浮遊容量Ｃｓの損失低減が期待できる。これは、外部容量素子（コンデンサ）の各端子とＧＮＤ間、および圧電振動子の各端子とＧＮＤ間の容量と浮遊容量Ｃｓを比較した場合、次式（９）〜（１０）のように、浮遊容量Ｃｓの方がはるかに小さな容量になっているためである。
Ｃｓ＝Ｃｓ０＋（（Ｃｓ３×Ｃｓ４）／（Ｃｓ３＋Ｃｓ４））・・・（９）
Ｃｓ０＜＜Ｃｓ３＝Ｃｓ４・・・（１０）
式（９）〜（１０）において、Ｃｓ０、Ｃｓ３、Ｃｓ４は次式（１１）〜（１３）である。
Ｃｓ０＝Ｃｓ０１＋Ｃｓ０２・・・（１１）
Ｃｓ３＝Ｃｓ３１＋Ｃｓ３２＋Ｃｓ３３＋・・・Ｃｓ３ｎ・・・（１２）
Ｃｓ４＝Ｃｓ４１＋Ｃｓ４２＋Ｃｓ４３＋・・・Ｃｓ４ｎ・・・（１３）
【００９７】
以上、本発明によれば、低消費電量化した発振回路（図７）において、負荷容量ＣＬを、「ＣＬ＝Ｃｓ＋Ｃｇ×Ｃｄ／（Ｃｇ＋Ｃｄ）」、の関係式を満たすように選択することで、消費電流を低減し、かつ発振周波数の安定性も高めた発振回路を実現することが可能になった。
【００９８】
以上、本発明の実施の形態について説明したが、本発明の発振回路は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【符号の説明】
【００９９】
１・・・携帯機器、１０・・・システムＬＳＩ、１１・・・ＲＦモジュール、１２・・・電源制御部、１３・・・電池パック、２０・・・発振回路、２０Ａ・・・圧電振動子、ｒ１，ｒ２・・・駆動電流調整用抵抗素子、Ｒｆ・・・帰還抵抗、Ｘ１、Ｘ２・・・圧電振動子、Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃｇ、Ｃｄ・・・容量素子（コンデンサ）、ＩＶ０１、ＩＶ０２・・・ＣＭＯＳインバータ（反転増幅器）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【国際調査報告】
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