(57)【要約】  個々のＶＣＯゲインに応じたダンピングファクタを設定しなくても、ＶＣＯからの発振周波数を所望の周波数に高速に収束可能なデジタルＦＬＬ／ＰＬＬを提供する。  本発明のデジタルＦＬＬ／ＰＬＬは、チャンネル信号と発振周波数を有するループバック信号とを比較し、信号誤差を生成する比較器と、信号誤差に基づいて発振周波数を決定する制御電圧を生成するデジタルループフィルタと、制御電圧に基づいて発振周波数を制御するＶＣＯと、ＶＣＯによって生成された発振周波数をループバック信号として比較器に出力するループバック経路と、信号誤差を監視し、チャンネル信号を切り替えてから信号誤差が所定条件を満たすことを検知した場合、ＶＣＯの発振周波数が定常状態になるようにデジタルループフィルタを制御する制御部とを備える。
2010113377.tif 000002
【特許請求の範囲】
【請求項１】
入力されるチャンネル信号と出力される発振周波数との差分である信号誤差に基づいて、当該発振周波数を制御するデジタル周波数／位相ロックドループであって、
前記チャンネル信号と、前記発振周波数を有するループバック信号とを比較し、前記信号誤差を生成する比較器と、
前記信号誤差に基づいて前記発振周波数を決定する制御電圧を生成するデジタルループフィルタと、
前記制御電圧に基づいて発振周波数を制御するＶＣＯと、
前記ＶＣＯによって生成された前記発振周波数を前記ループバック信号として前記比較器に出力するループバック経路と、
前記比較器によって生成された前記信号誤差を監視し、前記チャンネル信号を切り替えてから前記信号誤差が０を基準とした所定の範囲内になったことを検知した場合、前記ＶＣＯの発振周波数が定常状態になるように前記デジタルループフィルタを制御する制御部とを備える、デジタル周波数／位相ロックドループ。
【請求項２】
前記制御部は、前記比較器によって生成された前記信号誤差を監視し、前記チャンネル信号を切り替えてから前記信号誤差の絶対値が極小になったことを検知した場合、前記ＶＣＯの発振周波数が定常状態になるように前記デジタルループフィルタを制御することを特徴とする、請求項１に記載のデジタル周波数／位相ロックドループ。
【請求項３】
前記制御部は、前記比較器によって生成された前記信号誤差を複数回時間的に平均した値を監視することを特徴とする、請求項１〜２のいずれかに記載のデジタル周波数／位相ロックドループ。
【請求項４】
前記制御部は、前記デジタルループフィルタが生成する制御電圧を複数回時間的に平均した値を用いて、前記デジタルループフィルタを制御することを特徴とする、請求項１〜３のいずれかに記載のデジタル周波数／位相ロックドループ。
【請求項５】
前記制御部は、前記ループバック経路の入出力間にて発生する遅延時間を補正する機能を備えることを特徴とする、請求項１〜４のいずれかに記載のデジタル周波数／位相ロックドループ。
【請求項６】
前記デジタルループフィルタは、ＦＩＲフィルタ及びＩＩＲフィルタを含み、
前記制御部は、前記ＦＩＲフィルタの遅延ブロックに０を設定し、前記ＩＩＲフィルタの遅延ブロックに前記デジタルループフィルタによって生成された制御電圧を設定することを特徴とする、請求項１〜６のいずれかに記載のデジタル周波数／位相ロックドループ。
【請求項７】
前記ループバック経路は、前記ＶＣＯによって生成された前記発振周波数をアナログ−デジタル変換する周波数−デジタル変換器を含むことを特徴とする、請求項１〜６のいずれかに記載のデジタル周波数／位相ロックドループ。
【請求項８】
前記ＶＣＯが所望の周波数を発振するサブバンドの選択を制御するサブバンド選択回路と、
前記デジタルループフィルタと前記ＶＣＯの間に、前記デジタルループフィルタによって生成された制御電圧と、前記サブバンド選択回路からの制御電圧との入力を切り替えるスイッチとをさらに備え、
前記サブバンド選択回路は、
前記サブバンドの選択中は、前記ＶＣＯに入力する制御電圧を固定し、
前記サブバンドの選択後は、前記ＶＣＯに入力する制御電圧を可変し、
前記スイッチは、
前記サブバンドの選択開始時に、前記サブバンド選択回路と前記ＶＣＯとの接続に切り替え、
前記ＶＣＯの発振周波数が定常状態になる時に、前記デジタルループフィルタと前記ＶＣＯとの接続に切り替えることを特徴とする、請求項１〜７のいずれかに記載のデジタル周波数／位相ロックドループ。
【請求項９】
前記デジタルループフィルタによって生成された制御電圧をデジタル−アナログ変換するＤＡＣをさらに備えることを特徴とする、請求項１〜８のいずれかに記載のデジタル周波数／位相ロックドループ。
【請求項１０】
請求項１〜９のいずれかに記載のデジタル周波数／位相ロックドループを用いた無線通信機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信機器等に用いられるデジタル周波数／位相ロックドループ（ＦＬＬ：Ｆｒｅｑｕｅｎｃｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ、ＰＬＬ：Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）に関し、より特定的には、チャンネル信号と発振周波数との差分である信号誤差に基づいて、当該発振周波数を所望の周波数に高速に収束させるデジタルＦＬＬ／ＰＬＬに関する。
【背景技術】
【０００２】
最近、無線ＬＡＮ、第三世代携帯電話、及びデジタル放送等の技術に伴い、デジタル化された通信／放送では、チャンネル信号の周波数を頻繁に切り替える用途がある。このようにチャンネル信号の周波数を切り替える際、無線通信機器等から出力される周波数を当該チャンネル信号の周波数に収束させる手法として、デジタルＦＬＬ／ＰＬＬを用いた技術が知られている。【０００３】
図１２は、従来技術におけるデジタルＦＬＬ９００を示す図である。図１２において、デジタルＦＬＬ９００は、周波数比較器９１０と、ＦＩＲフィルタ９２０と、ＩＩＲフィルタ９３０と、デジタル−アナログ変換器（ＤＡＣ）９４０と、電圧制御発振器（ＶＣＯ）９５０と、周波数−デジタル変換器９６０とを備える。【０００４】
周波数比較器９１０は、デジタルＦＬＬ９００に入力されたチャンネル信号Ｄ＿ｒｅｆとループバック信号Ｄ＿ｖｃｏとを比較し、チャンネル信号Ｄ＿ｒｅｆとループバック信号Ｄ＿ｖｃｏとの周波数誤差信号Ｄ＿ｅｒｒｏｒを出力する。ＦＩＲフィルタ９２０及びＩＩＲフィルタ９３０は、周波数比較器９１０から出力された周波数誤差Ｄ＿ｅｒｒｏｒに基づいて、制御電圧信号Ｄ＿ｖｔｕｎｅを出力する。【０００５】
ここで、ＦＩＲフィルタ９２０は、第１〜３の遅延ブロックＺ-1９２１〜９２３と、第１及び第２の加算器９２４及び９２５と、固定倍率１／３の乗算器９２６とを備える。ＦＩＲフィルタ９２０は、第１〜３の遅延ブロックＺ-1９２１〜９２３を用いて、周波数誤差Ｄ＿ｅｒｒｏｒの移動平均処理を行う。また、ＩＩＲフィルタ９３０は、第１及び第２の乗算器９３１及び９３３と、第１及び第２の加算器９３２及び９３４と、遅延ブロックＺ-1９３５とを備える。ＦＩＲフィルタ９２０の出力は、ＩＩＲフィルタ９３０の第１の乗算器９３１及び第１の加算器９３２に入力される。第１の乗算器９３１は、ＦＩＲフィルタ９２０の出力を重み係数βで乗算する。第１の加算器９３２は、ＦＩＲフィルタ９２０の出力に第２の乗算器９３３の出力を加算する。なお、第２の乗算器９３３は、遅延ブロックＺ-1９３５を介してループバックされた第１の加算器９３２の出力を重み係数αで乗算している。第２の加算器９３４は、第１の乗算器９３１の出力及び第１の加算器９３２の出力を加算し、制御電圧信号Ｄ＿ｖｔｕｎｅとしてＤＡＣ９４０に出力する。【０００６】
制御電圧信号Ｄ＿ｖｔｕｎｅは、ＤＡＣ９４０によってアナログ変換された後、ＶＣＯ９５０に入力される。ＶＣＯ９５０は、入力された制御電圧信号に基づいて、ＶＣＯ９５０から発振される発振周波数ｆｏｕｔを制御する。ＶＣＯ９５０によって生成された発振周波数ｆｏｕｔは、周波数−デジタル変換器９６０によってデジタル変換され、ループバック信号Ｄ＿ｖｃｏとして周波数比較器９１０に帰還する。【０００７】
このように、デジタルＦＬＬ９００は、チャンネル信号Ｄ＿ｒｅｆとループバック信号Ｄ＿ｖｃｏとの周波数誤差信号Ｄ＿ｅｒｒｏｒに基づいて、制御電圧信号Ｄ＿ｖｔｕｎｅを生成し、さらに、制御電圧信号Ｄ＿ｖｔｕｎｅに基づいて、ＶＣＯ９５０から発振される発振周波数ｆｏｕｔを制御している。【０００８】
図１３は、従来技術におけるデジタルＦＬＬ９００のＶＣＯ９５０からの発振周波数ｆｏｕｔが所望の周波数に収束する様子を示す図である。図１３において、時刻ｔ０〜ｔ１の間、チャンネル信号Ｄ＿ｒｅｆの基準周波数とＶＣＯ９５０からの発振周波数ｆｏｕｔとは同一周波数ｆ１で定常状態となっている。【０００９】
時刻ｔ１でチャンネル信号Ｄ＿ｒｅｆの周波数をｆ１からｆ２へ切り替えた場合、ＶＣＯ９５０からの発振周波数ｆｏｕｔは瞬時に周波数ｆ２で定常状態にならない。ＶＣＯ９５０からの発振周波数ｆｏｕｔは、振動を繰り返しながら、所望の周波数ｆ２に収束し、時刻ｔ３でほぼ定常状態になる。【００１０】
このように、ＶＣＯ９５０からの発振周波数ｆｏｕｔが、振動を繰り返しながら、所望の周波数ｆ２に収束するのは、ＦＩＲフィルタ９２０及びＩＩＲフィルタ９３０の郡遅延によって、周波数誤差信号Ｄ＿ｅｒｒｏｒが瞬時に伝達されないためである。【００１１】
図１４Ａは、周波数比較器９１０からの出力である周波数誤差信号Ｄ＿ｅｒｒｏｒ、ＦＩＲフィルタ９２０からの出力であるＤ＿ＦＩＲ、及びＩＩＲフィルタ９３０の第１の乗算器９３１からの出力であるＤ＿ＩＩＲ＿Ｂを示す図である。図１４Ｂは、ＩＩＲフィルタ９３０の第１の加算器９３２からの出力であるＤ＿ＩＩＲ＿Ａ、及びＩＩＲフィルタ９３０の第２の乗算器９３３からの出力であるＤ＿ＩＩＲ＿Ｃを示す図である。図１４Ａ及びＢを参照しながら、以下に、デジタルＦＬＬ９００の動作のタイミングを説明する。【００１２】
ＶＣＯ９５０からの発振周波数ｆｏｕｔが周波数ｆ１で定常状態である時刻ｔ０〜ｔ１の間、図１４Ａにおいて、周波数誤差信号Ｄ＿ｅｒｒｏｒ、Ｄ＿ＦＩＲ、及びＤ＿ＩＩＲ＿Ｂの周波数は０で定常状態であり、図１４Ｂにおいて、Ｄ＿ＩＩＲ＿Ａ、及びＤ＿ＩＩＲ＿Ｃの周波数はｆ１で定常状態である。【００１３】
ここで、時刻ｔ１でチャンネル信号Ｄ＿ｒｅｆの周波数をｆ１からｆ２へ切り替えた場合、図１４Ａにおいて、Ｄ＿ｅｒｒｏｒの周波数は−（ｆ１−ｆ２）近傍まで急激に下降している。これは、時刻ｔ１においてチャンネル信号Ｄ＿ｒｅｆの周波数がｆ２に切り替わったものの、発振周波数ｆｏｕｔの周波数は瞬時にｆ２とならないためである。チャンネル信号Ｄ＿ｒｅｆと、発振周波数ｆｏｕｔに基づくループバック信号Ｄ＿ｖｃｏとの周波数の差分が、おおよそ−（ｆ１−ｆ２）となり、周波数比較器９１０は周波数が−（ｆ１−ｆ２）の周波数誤差信号Ｄ＿ｅｒｒｏｒを出力する。【００１４】
そして、ＦＩＲフィルタ９２０は、周波数比較器９１０から出力された周波数誤差Ｄ＿ｅｒｒｏｒに基づいて、Ｄ＿ＦＩＲを出力する。図１４Ａにおいて、Ｄ＿ＦＩＲは、Ｄ＿ｅｒｒｏｒから遅延している。これは、ＦＩＲフィルタ９２０の遅延特性（第１〜３の遅延ブロックＺ-1９２１〜９２３等）によるものである。さらに、Ｄ＿ＦＩＲは、ＩＩＲフィルタ９３０の第１の乗算器９３１によって重み係数βで乗算され、Ｄ＿ＩＩＲ＿Ｂとして出力される。なお、ここでは重み係数β＝０．３としている。【００１５】
また、時刻ｔ１でチャンネル信号Ｄ＿ｒｅｆの周波数をｆ１からｆ２へ切り替えた場合、図１４Ｂにおいて、Ｄ＿ＩＩＲ＿Ａの周波数は時刻ｔ１から少し遅れてｆ１からｆ２へ降下している。これは、Ｄ＿ＩＩＲ＿Ａは、ＦＩＲフィルタ９２０の出力であるＤ＿ＦＩＲに第２の乗算器９３３の出力を加算するため、上述したＦＩＲフィルタ９２０の遅延特性による影響を受けるためである。そして、Ｄ＿ＩＩＲ＿Ｃは、上述したＤ＿ＩＩＲ＿Ａを遅延ブロックＺ-1９３５を介してループバックし、ＩＩＲフィルタ９３０の第２の乗算器９３３によって重み係数αで乗算されたものであるため、Ｄ＿ＩＩＲ＿Ａからさらに遅延している。なお、ここでは重み係数α＝１．０としている。【００１６】
このように、デジタルＦＬＬ９００によれば、時刻ｔ１でチャンネル信号Ｄ＿ｒｅｆの周波数をｆ１からｆ２へ切り替えた場合、ＦＩＲフィルタ９２０及びＩＩＲフィルタ９３０の郡遅延によって周波数誤差信号Ｄ＿ｅｒｒｏｒが瞬時に伝達されず、ＶＣＯ９５０からの発振周波数ｆｏｕｔは、一定の減衰振動周期Ｔ（＝１／ωｎ（ωｎ：自然周波数））で振動を繰り返しながら、所望の周波数ｆ２に収束する。つまり、デジタルＦＬＬ９００では、ＶＣＯ９５０からの発振周波数ｆｏｕｔが所望の周波数ｆ２に収束するまでに一定の時間（時刻ｔ３−ｔ１）がかかってしまう。上述した従来技術に関しては、例えば、非特許文献１に開示されている。
【先行技術文献】
【非特許文献】
【００１７】
【非特許文献１】ディーンバネルジー（Ｄｅａｎ  Ｂａｎｅｒｊｅｅ）  “ピーエルエル  パフォーマンス  シミュレーション  アンド  デザイン  フォースエディション（ＰＬＬ  Ｐｅｒｆｏｒｍａｎｃｅ，Ｓｉｍｕｌａｔｉｏｎ，ａｎｄ  Ｄｅｓｉｇｎ  ４ｔｈ  Ｅｄｉｔｉｏｎ）”、［ｏｎｌｉｎｅ］、［平成２１年１月２８日検索］、インターネット〈http://www.national.com/appinfo/wireless/files/deansbook4.pdf〉
【発明の概要】
【発明が解決しようとする課題】
【００１８】
ここで、チャンネル信号Ｄ＿ｒｅｆの周波数を切り替える時のみ、デジタルフィルタ（ＦＩＲフィルタ９２０及びＩＩＲフィルタ９３０）を軽くすることによって自然周波数ωｎを大きくすれば、減衰振動周期Ｔが小さくなるため、ＶＣＯ９５０からの発振周波数ｆｏｕｔを所望の周波数に高速に収束させることができる。【００１９】
しかしながら、ＶＣＯゲインのバラツキがある場合、個々のＶＣＯゲインに応じたダンピングファクタを設定することによって自然周波数ωｎを調整する必要がある。つまり、個々のＶＣＯゲインの実測値を用いて適切にダンピングファクタを補正しないと、所望の自然周波数ωｎが得られないため、ＶＣＯからの発振周波数を所望の周波数に収束させる際、その高速化の効果が１００％発揮されない。【００２０】
それ故に、本発明の目的は、個々のＶＣＯゲインに応じたダンピングファクタを設定しなくても、ＶＣＯからの発振周波数を所望の周波数に高速に収束可能なデジタルＦＬＬ／ＰＬＬを提供することである。
【課題を解決するための手段】
【００２１】
上記目的を達成するために、本発明の第１の局面は、デジタルＦＬＬ／ＰＬＬは、入力されるチャンネル信号と出力される発振周波数との差分である信号誤差に基づいて、当該発振周波数を制御するデジタル周波数／位相ロックドループであって、チャンネル信号と、発振周波数を有するループバック信号とを比較し、信号誤差を生成する比較器と、信号誤差に基づいて発振周波数を決定する制御電圧を生成するデジタルループフィルタと、制御電圧に基づいて発振周波数を制御するＶＣＯと、ＶＣＯによって生成された発振周波数をループバック信号として比較器に出力するループバック経路と、比較器によって生成された信号誤差を監視し、チャンネル信号を切り替えてから信号誤差が０を基準とした所定の範囲内になったことを検知した場合、ＶＣＯの発振周波数が定常状態になるようにデジタルループフィルタを制御する制御部とを備える。【００２２】
また、制御部は、比較器によって生成された信号誤差を監視し、チャンネル信号を切り替えてから信号誤差の絶対値が極小になったことを検知した場合、ＶＣＯの発振周波数が定常状態になるようにデジタルループフィルタを制御してもよい。【００２３】
また、制御部は、比較器によって生成された信号誤差を複数回時間的に平均した値を監視してもよい。また、制御部は、デジタルループフィルタが生成する制御電圧を複数回時間的に平均した値を用いて、デジタルループフィルタを制御してもよい。【００２４】
また、制御部は、ループバック経路の入出力間にて発生する遅延時間を補正する機能を備えてもよい。【００２５】
好ましいデジタルループフィルタは、ＦＩＲフィルタ及びＩＩＲフィルタを含み、制御部は、ＦＩＲフィルタの遅延ブロックに０を設定し、ＩＩＲフィルタの遅延ブロックにデジタルループフィルタによって生成された制御電圧を設定することを特徴とする。【００２６】
さらに、好ましいループバック経路は、ＶＣＯによって生成された発振周波数をアナログ−デジタル変換する周波数−デジタル変換器を含むことを特徴とする。【００２７】
さらに、好ましいデジタルＦＬＬ／ＰＬＬは、ＶＣＯが所望の周波数を発振するサブバンドの選択を制御するサブバンド選択回路と、デジタルループフィルタとＶＣＯとの間に、デジタルループフィルタによって生成された制御電圧と、サブバンド選択回路からの制御電圧との入力を切り替えるスイッチとをさらに備え、サブバンド選択回路は、サブバンドの選択中は、ＶＣＯに入力する制御電圧を固定し、サブバンドの選択後は、ＶＣＯに入力する制御電圧を可変し、スイッチは、サブバンドの選択開始時に、サブバンド選択回路とＶＣＯとの接続に切り替え、ＶＣＯの発振周波数が定常状態になる時に、デジタルループフィルタとＶＣＯとの接続に切り替えることを特徴とする。【００２８】
また、デジタルＦＬＬ／ＰＬＬは、デジタルループフィルタによって生成された制御電圧をデジタル−アナログ変換するＤＡＣをさらに備えてもよい。【００２９】
上記目的を達成するために、本発明の第２の局面は、上述したデジタルＦＬＬ／ＰＬＬを無線通信機器等に組み込んで適用する。
【発明の効果】
【００３０】
上述のように、本発明によれば、信号誤差に基づいてデジタルループフィルタを定常状態に制御することによって、ＶＣＯからの発振周波数を所望の周波数に高速に収束可能なデジタルＦＬＬ／ＰＬＬを実現することができる。つまり、本発明は、自然周波数ωｎを調整して減衰振動周期Ｔを小さくすることによってＶＣＯからの発振周波数を所望の周波数に高速に収束させているわけではない。このため、本発明は、ＶＣＯゲインのバラツキがある場合でも、個々のＶＣＯゲインに応じたダンピングファクタに補正する必要がなく、ＶＣＯからの発振周波数を所望の周波数に高速に収束させることができる。なお、チャンネル信号の周波数を切り替えてから短時間で定常状態になれば、各デバイスをスリープモードにできるため消費電流の低減が実現できる。
【図面の簡単な説明】
【００３１】
【図１】図１は、本発明の第１の実施形態に係るデジタルＦＬＬ１００を示す図である。
【図２】図２は、本発明の第１の実施形態に係るデジタルＦＬＬ１００のＶＣＯ１５０からの発振周波数ｆｏｕｔが所望の周波数に収束する様子を示す図である。
【図３】図３は、本発明の第１の実施形態に係るデジタルＦＬＬ１００の制御部１７０の動作を示すフローチャートである。
【図４Ａ】図４Ａは、周波数比較器１１０からの出力である周波数誤差信号Ｄ＿ｅｒｒｏｒ、ＦＩＲフィルタ１２０からの出力であるＤ＿ＦＩＲ、及びＩＩＲフィルタ１３０の第１の乗算器１３１からの出力であるＤ＿ＩＩＲ＿Ｂを示す図である。
【図４Ｂ】図４Ｂは、ＩＩＲフィルタ１３０の第１の加算器１３２からの出力であるＤ＿ＩＩＲ＿Ａ、及びＩＩＲフィルタ１３０の第２の乗算器１３３からの出力であるＤ＿ＩＩＲ＿Ｃを示す図である。
【図４Ｃ】図４Ｃは、図４Ａに示す周波数誤差信号Ｄ＿ｅｒｒｏｒの絶対値を表した図である。
【図４Ｄ】図４Ｄは、本発明の第１の実施形態に係るデジタルＦＬＬ１００ｂを示す図である。
【図４Ｅ】図４Ｅは、本発明の第１の実施形態に係るデジタルＦＬＬ１００ｃを示す図である。
【図５】図５は、本発明の第２の実施形態に係るデジタルＦＬＬ２００を示す図である。
【図６】図６は、本発明の第２の実施形態に係るデジタルＦＬＬ２００のＶＣＯ１５０からの発振周波数ｆｏｕｔが所望の周波数に収束する様子を示す図である。
【図７】図７は、本発明の第２の実施形態に係るデジタルＦＬＬ２００の動作を示すフローチャートである。
【図８Ａ】図８Ａは、ＶＣＯ１５０に入力される制御電圧とサブバンド（Ｎ−１）〜（Ｎ＋２）を選択した場合における発振周波数との関係を示す図である。
【図８Ｂ】図８Ｂは、本発明の第２の実施形態に係るデジタルＦＬＬ２００ｂを示す図である。
【図８Ｃ】図８Ｃは、本発明の第２の実施形態に係るデジタルＦＬＬ２００ｃを示す図である。
【図９Ａ】図９Ａは、本発明の第３の実施形態に係るデジタルＰＬＬ３００を示す図である。
【図９Ｂ】図９Ｂは、本発明の第３の実施形態に係るデジタルＰＬＬ３００ｂを示す図である。
【図９Ｃ】図９Ｃは、本発明の第３の実施形態に係るデジタルＰＬＬ３００ｃを示す図である。
【図１０】図１０は、本発明の第４の実施形態に係るポーラ変調回路４００を示す図である。
【図１１】図１１は、本発明の第５の実施形態に係る無線通信機器５００を示す図である。
【図１２】図１２は、従来技術におけるデジタルＦＬＬ９００を示す図である。
【図１３】図１３は、従来技術におけるデジタルＦＬＬ９００のＶＣＯ９５０からの発振周波数ｆｏｕｔが所望の周波数に収束する様子を示す図である。
【図１４Ａ】図１４Ａは、周波数比較器９１０からの出力である周波数誤差信号Ｄ＿ｅｒｒｏｒ、ＦＩＲフィルタ９２０からの出力であるＤ＿ＦＩＲ、及びＩＩＲフィルタ９３０の第１の乗算器９３１からの出力であるＤ＿ＩＩＲ＿Ｂを示す図である。
【図１４Ｂ】図１４Ｂは、ＩＩＲフィルタ９３０の第１の加算器９３２からの出力であるＤ＿ＩＩＲ＿Ａ、及びＩＩＲフィルタ９３０の第２の乗算器９３３からの出力であるＣを示す図である。
【発明を実施するための形態】
【００３２】
以下、本発明の各実施形態を、図面を参照しながら説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係るデジタルＦＬＬ１００を示す図である。図１において、デジタルＦＬＬ１００は、周波数比較器１１０と、ＦＩＲフィルタ１２０と、ＩＩＲフィルタ１３０と、ＶＣＯ１５０と、周波数−デジタル変換器１６０と、制御部１７０とを備える。なお、本発明の第１の実施形態に係るデジタルＦＬＬ１００は、典型的には周波数シンセサイザとして適用される。
【００３３】
周波数比較器１１０は、デジタルＦＬＬ１００に入力されたチャンネル信号Ｄ＿ｒｅｆとループバック信号Ｄ＿ｖｃｏとを比較し、チャンネル信号Ｄ＿ｒｅｆとループバック信号Ｄ＿ｖｃｏとの周波数誤差信号Ｄ＿ｅｒｒｏｒを出力する。ＦＩＲフィルタ１２０及びＩＩＲフィルタ１３０は、周波数比較器１１０から出力された周波数誤差Ｄ＿ｅｒｒｏｒに基づいて、制御電圧信号Ｄ＿ｖｔｕｎｅを出力する。
【００３４】
ここで、ＦＩＲフィルタ１２０は、第１〜３の遅延ブロックＺ-1１２１〜１２３と、第１及び第２の加算器１２４及び１２５と、固定倍率１／３の乗算器１２６とを備える。ＦＩＲフィルタ１２０は、第１〜３の遅延ブロックＺ-1１２１〜１２３を用いて、周波数誤差Ｄ＿ｅｒｒｏｒの移動平均処理を行う。また、ＩＩＲフィルタ１３０は、第１及び第２の乗算器１３１及び１３３と、第１及び第２の加算器１３２及び１３４と、遅延ブロックＺ-1１３５とを備える。
【００３５】
ＦＩＲフィルタ１２０の出力は、ＩＩＲフィルタ１３０の第１の乗算器１３１及び第１の加算器１３２に入力される。第１の乗算器１３１は、ＦＩＲフィルタ１２０の出力を重み係数βで乗算する。第１の加算器１３２は、ＦＩＲフィルタ１２０の出力に第２の乗算器１３３の出力を加算する。なお、第２の乗算器１３３は、遅延ブロックＺ-1１３５を介してループバックされた第１の加算器１３２の出力を重み係数αで乗算している。第２の加算器１３４は、第１の乗算器１３１の出力及び第１の加算器１３２の出力を加算し、制御電圧信号Ｄ＿ｖｔｕｎｅとして出力する。
【００３６】
制御電圧信号Ｄ＿ｖｔｕｎｅは、ＶＣＯ１５０に入力される。ＶＣＯ１５０は、入力された制御電圧信号に基づいて、ＶＣＯ１５０から発振される発振周波数ｆｏｕｔを制御する。ここでは、ＶＣＯ１５０によって生成された発振周波数ｆｏｕｔを周波数比較器１１０にループバックするループバック経路に、周波数−デジタル変換器１６０を備えている。ＶＣＯ１５０によって生成された発振周波数ｆｏｕｔは、周波数−デジタル変換器１６０によってデジタル変換され、ループバック信号Ｄ＿ｖｃｏとして周波数比較器１１０に帰還する。
【００３７】
このように、デジタルＦＬＬ１００は、チャンネル信号Ｄ＿ｒｅｆとループバック信号Ｄ＿ｖｃｏとの周波数誤差信号Ｄ＿ｅｒｒｏｒに基づいて、制御電圧信号Ｄ＿ｖｔｕｎｅを生成し、さらに、制御電圧信号Ｄ＿ｖｔｕｎｅに基づいて、ＶＣＯ１５０から発振される発振周波数ｆｏｕｔを制御している。
【００３８】
ここまでのデジタルＦＬＬ１００の構成及び動作は、従来技術におけるデジタルＦＬＬ９００の構成及び動作と同様である。本発明の第１の実施形態に係るデジタルＦＬＬ１００は、さらに制御部１７０を備えている。以下に、制御部１７０の動作について述べながら、本発明の第１の実施形態に係るデジタルＦＬＬ１００と従来技術におけるデジタルＦＬＬ９００との相違点について、詳しく説明する。
【００３９】
図２は、本発明の第１の実施形態に係るデジタルＦＬＬ１００のＶＣＯ１５０からの発振周波数ｆｏｕｔが所望の周波数に収束する様子を示す図である。図２において、時刻ｔ０〜ｔ１の間、チャンネル信号Ｄ＿ｒｅｆの基準周波数とＶＣＯ１５０からの発振周波数ｆｏｕｔとは同一周波数ｆ１で定常状態となっている。
【００４０】
時刻ｔ１でチャンネル信号Ｄ＿ｒｅｆの周波数をｆ１からｆ２へ切り替えた場合、ＶＣＯ１５０からの発振周波数ｆｏｕｔは瞬時に周波数ｆ２で定常状態にならないが、ＶＣＯ１５０からの発振周波数ｆｏｕｔは、時刻ｔ２〜ｔ３の間に、図１３で示したような振動を繰り返しながら所望の周波数ｆ２に収束するのではなく、時刻ｔ２で所望の周波数ｆ２でほぼ定常状態になっている。これは、時刻ｔ２において、周波数誤差信号Ｄ＿ｅｒｒｏｒに基づいて、制御部１７０がＦＩＲフィルタ１２０及びＩＩＲフィルタ１３０を制御しているためである。
【００４１】
図３は、本発明の第１の実施形態に係るデジタルＦＬＬ１００の制御部１７０の動作を示すフローチャートである。さらに、図４Ａは、周波数比較器１１０からの出力である周波数誤差信号Ｄ＿ｅｒｒｏｒ、ＦＩＲフィルタ１２０からの出力であるＤ＿ＦＩＲ、及びＩＩＲフィルタ１３０の第１の乗算器１３１からの出力であるＤ＿ＩＩＲ＿Ｂを示す図である。図４Ｂは、ＩＩＲフィルタ１３０の第１の加算器１３２からの出力であるＤ＿ＩＩＲ＿Ａ、及びＩＩＲフィルタ１３０の第２の乗算器１３３からの出力であるＤ＿ＩＩＲ＿Ｃを示す図である。図３、図４Ａ及び図４Ｂを参照しながら、以下に、デジタルＦＬＬ１００の動作のタイミングを説明する。
【００４２】
ＶＣＯ１５０からの発振周波数ｆｏｕｔが周波数ｆ１で定常状態である時刻ｔ０〜ｔ１の間、図４Ａにおいて、周波数誤差信号Ｄ＿ｅｒｒｏｒ、Ｄ＿ＦＩＲ、及びＤ＿ＩＩＲ＿Ｂの周波数は０で定常状態であり、図４Ｂにおいて、Ｄ＿ＩＩＲ＿Ａ、及びＤ＿ＩＩＲ＿Ｃの周波数はｆ１で定常状態である。これは、図１４Ａ及び図１４Ｂで示した定常状態と同様である。
【００４３】
図３において、制御部１７０は、チャンネル信号Ｄ＿ｒｅｆの周波数をｆ１からｆ２に切り替えた時（図２の時刻ｔ１）、ＶＣＯ１５０からの発振周波数ｆｏｕｔを所望の周波数に高速に収束させる処理を開始する。その後、制御部１７０は、順にステップＳ１０１〜Ｓ１０４を実行する。
【００４４】
ステップＳ１０１において、制御部１７０は、周波数比較器１１０からの出力である周波数誤差信号Ｄ＿ｅｒｒｏｒを監視する。周波数誤差信号Ｄ＿ｅｒｒｏｒが所定条件を満たさない場合、制御部１７０は、周波数誤差信号Ｄ＿ｅｒｒｏｒの監視を継続する（ステップＳ１０２のＮｏ）。なお、時刻ｔ１〜ｔ２の間、図４Ａにおいて、Ｄ＿ｅｒｒｏｒ、Ｄ＿ＦＩＲ、及びＤ＿ＩＩＲ＿Ｂは、図１４Ａと同様の特性を示し、図４Ｂにおいて、Ｄ＿ＩＩＲ＿Ａ、及びＤ＿ＩＩＲ＿Ｃは、図１４Ｂと同様の特性を示している。
【００４５】
チャンネル信号Ｄ＿ｒｅｆの周波数をｆ１からｆ２に切り替えてから周波数誤差信号Ｄ＿ｅｒｒｏｒが所定条件を満たす場合、つまり、制御部１７０が周波数誤差信号Ｄ＿ｅｒｒｏｒの監視を開始してから、周波数誤差信号Ｄ＿ｅｒｒｏｒが所定条件を満たすことを検知した場合、ステップＳ１０３の処理に進む（ステップＳ１０２のＹｅｓ）。ステップＳ１０３において、制御部１７０は、ＩＩＲフィルタ１３０からの出力である制御電圧信号Ｄ＿ｖｔｕｎｅを取得し、ステップＳ１０４の処理に進む。
【００４６】
ここでは、制御部１７０は、周波数誤差信号Ｄ＿ｅｒｒｏｒが所定条件を満たすか否かを、周波数誤差信号Ｄ＿ｅｒｒｏｒが０になるか否かで判断することができる。すなわち、制御部１７０は、図２の時刻ｔ１〜ｔ２の間のように、周波数誤差信号Ｄ＿ｅｒｒｏｒが０でない場合、周波数誤差信号Ｄ＿ｅｒｒｏｒの監視を継続する（ステップＳ１０２のＮｏ）。制御部１７０が周波数誤差信号Ｄ＿ｅｒｒｏｒの監視を開始してから、周波数誤差信号Ｄ＿ｅｒｒｏｒが０となることを検知した場合（例えば、図４Ａの時刻ｔ２で）、ステップＳ１０３の処理に進む（ステップＳ１０２のＹｅｓ）。
【００４７】
あるいは、制御部１７０は、周波数誤差信号Ｄ＿ｅｒｒｏｒが所定条件を満たすか否かを、周波数誤差信号Ｄ＿ｅｒｒｏｒが０を基準とした所定の範囲内になるか否かで検知してもよい。なお、０を基準とした所定の範囲とは、０に近い方が好ましい。この場合、制御部１７０は、周波数誤差信号Ｄ＿ｅｒｒｏｒの監視を開始してから、周波数誤差信号Ｄ＿ｅｒｒｏｒが０を基準とした所定の範囲内になることを検知した場合、ステップＳ１０３に処理を進める（ステップＳ１０２のＹｅｓ）。デジタル信号処理の都合上、周波数誤差信号Ｄ＿ｅｒｒｏｒが完全に０にならなかった場合でも、ステップＳ１０３以降に確実に動作を進めるためである。
【００４８】
あるいは、制御部１７０は、周波数誤差信号Ｄ＿ｅｒｒｏｒが所定条件を満たすか否かを、周波数誤差信号Ｄ＿ｅｒｒｏｒの絶対値が極小となるか否かで検知してもよい。図４Ｃは、図４Ａに示す周波数誤差信号Ｄ＿ｅｒｒｏｒの絶対値を表した図である。図４Ｃでは、時刻ｔ２で、周波数誤差信号Ｄ＿ｅｒｒｏｒの絶対値が極小となる例を示している。制御部１７０は、周波数誤差信号Ｄ＿ｅｒｒｏｒの監視を開始してから、周波数誤差信号Ｄ＿ｅｒｒｏｒの絶対値が極小になることを検知した場合（例えば、図４Ｃの時刻ｔ２で）、ステップＳ１０３に処理を進める（ステップＳ１０２のＹｅｓ）。
【００４９】
ステップＳ１０４において、制御部１７０は、ＦＩＲフィルタ１２０の第１〜３の遅延ブロックＺ-1１２１〜１２３に０を設定し、ＩＩＲフィルタ１３０の遅延ブロックＺ-1１３５にステップＳ１０３において取得した制御電圧信号Ｄ＿ｖｔｕｎｅを設定する。これにより、時刻ｔ２において、図４Ａにおいて、Ｄ＿ＦＩＲ、及びＤ＿ＩＩＲ＿Ｂの周波数は０となり、図４Ｂにおいて、Ｄ＿ＩＩＲ＿Ａ、及びＤ＿ＩＩＲ＿Ｃの周波数はｆ２となっている。
【００５０】
ここで、本発明の第１の実施形態に係るデジタルＦＬＬ１００のＦＩＲフィルタ１２０及びＩＩＲフィルタ１３０と、従来技術におけるデジタルＦＬＬ９００のＦＩＲフィルタ９２０及びＩＩＲフィルタ９３０とを比較する。ステップＳ１０４において、制御部１７０がＦＩＲフィルタ１２０の第１〜３の遅延ブロックＺ-1１２１〜１２３に０を設定し、ＩＩＲフィルタ１３０の遅延ブロックＺ-1１３５にステップＳ１０３において取得した制御電圧信号Ｄ＿ｖｔｕｎｅを設定することによって、時刻ｔ２で、本発明の第１の実施形態に係るデジタルＦＬＬ１００のＦＩＲフィルタ１２０及びＩＩＲフィルタ１３０は、従来技術におけるデジタルＦＬＬ９００のＦＩＲフィルタ９２０及びＩＩＲフィルタ９３０の時刻ｔ３の状態になっている（図１３参照）。
【００５１】
従って、本発明の第１の実施形態に係るデジタルＦＬＬ１００のＶＣＯ１５０からの発振周波数ｆｏｕｔは、時刻ｔ２〜ｔ３の間に、図１３で示したような振動を繰り返しながら所望の周波数ｆ２に収束するのではなく、時刻ｔ２で所望の周波数ｆ２でほぼ定常状態になっている。
【００５２】
以上のように、本発明の第１の実施形態に係るデジタルＦＬＬ１００によれば、周波数誤差信号Ｄ＿ｅｒｒｏｒが所定条件を満たすことを検知した時刻ｔ２において、制御部１７０がデジタルループフィルタを定常状態（図１３の時刻ｔ３の状態）に制御することによって、ＶＣＯ１５０からの発振周波数ｆｏｕｔを所望の周波数に高速に収束させることができる。
【００５３】
また、本発明の第１の実施形態に係るデジタルＦＬＬ１００によれば、チャンネル信号の周波数を切り替えてから短時間で定常状態になるため、各デバイスをスリープモードにでき消費電流の低減が実現できる。
【００５４】
また、本発明の効果を最大限発揮するために、デジタルＦＬＬ１００は、例えば、以下のように動作してもよい。図３のステップＳ１０１において、制御部１７０は、周波数比較器１１０からの出力である周波数誤差信号Ｄ＿ｅｒｒｏｒを監視する。この際、制御部１７０は、周波数誤差信号Ｄ＿ｅｒｒｏｒの監視に、周波数誤差信号Ｄ＿ｅｒｒｏｒを複数回時間的に平均した値を用いてもよい。これによって、制御部１７０は、周波数誤差信号Ｄ＿ｅｒｒｏｒを監視する際に、周波数誤差信号Ｄ＿ｅｒｒｏｒに含まれる雑音成分による影響を低減することができる。
【００５５】
また、図３のステップＳ１０３においても同様に、制御部１７０は、制御電圧信号Ｄ＿ｖｔｕｎｅの取得に、制御電圧信号Ｄ＿ｖｔｕｎｅを複数回時間的に平均した値を用いてもよい。これによって、制御部１７０は、制御電圧信号Ｄ＿ｖｔｕｎｅの取得する際に、制御電圧信号Ｄ＿ｖｔｕｎｅに含まれる雑音成分による影響を低減することができる。
【００５６】
このように、周波数誤差信号Ｄ＿ｅｒｒｏｒ、及び制御電圧信号Ｄ＿ｖｔｕｎｅの少なくとも一方を時間的に平均した値を用いることによって、制御部１７０は、ステップＳ１０４にて、雑音成分による影響を低減した値を設定することができる。
【００５７】
また、上述した例では、制御部１７０が、周波数誤差信号Ｄ＿ｅｒｒｏｒ、及び制御電圧信号Ｄ＿ｖｔｕｎｅを複数回時間的に平均した値を算出する例を示したが、制御部１７０以外の構成がこれらを算出するものであってもよい。この場合、デジタルＦＬＬ回路１００は、例えば、図４Ｄに示すデジタルＦＬＬ１００ｂのように、平均化部１８０及び平均化部１９０の少なくとも一方をさらに備える構成であってもよい。平均化部１８０は、周波数比較器１１０から出力される周波数誤差信号Ｄ＿ｅｒｒｏｒを複数回時間的に平均した値を算出し、制御部１７０に出力する。平均化部１９０は、制御電圧信号Ｄ＿ｖｔｕｎｅを複数回時間的に平均した値を算出し、制御部１７０に出力する。
【００５８】
なお、上述したように、雑音成分による影響を低減するため、周波数誤差信号Ｄ＿ｅｒｒｏｒ、及び制御電圧信号Ｄ＿ｖｔｕｎｅを複数回時間的に平均した値を算出することは有効である。しかし、ステップＳ１０２における所定条件を満たすか否かを判定するタイミングと、ステップＳ１０３における制御電圧信号Ｄ＿ｖｔｕｎｅを取得するタイミングがずれてしまっては、本発明の効果が低減する。このため、周波数誤差信号Ｄ＿ｅｒｒｏｒ、及び制御電圧信号Ｄ＿ｖｔｕｎｅは、同程度に時間平均することが望ましい。
【００５９】
また、ステップＳ１０３における制御電圧信号Ｄ＿ｖｔｕｎｅの取得のタイミングには、周波数−デジタル変換器１６０で発生する遅延時間も考慮することが望ましい。すなわち、制御部１７０は、ループバック経路の入出力間にて発生する遅延時間を補正する機能を備えることが望ましい。
【００６０】
また、第１の実施形態に係るデジタルＦＬＬ１００は、図４Ｅに示すデジタルＦＬＬ１００ｃのように、ＤＡＣ１４０をさらに備える構成であってもよい。ＤＡＣ１４０は、ＩＩＲフィルタ１３０によって生成された制御電圧信号Ｄ＿ｖｔｕｎｅをデジタル−アナログ変換し、ＶＣＯ１５０に出力する。
【００６１】
また、本発明の第１の実施形態に係るデジタルＦＬＬ１００は、周波数シンセサイザ以外に、周波数変調回路に適用してもよい。周波数変調回路は、入力された変調信号を周波数変調し、周波数変調信号として出力する。
【００６２】
（第２の実施形態）
図５は、本発明の第２の実施形態に係るデジタルＦＬＬ２００を示す図である。図５において、デジタルＦＬＬ２００は、周波数比較器１１０と、ＦＩＲフィルタ１２０と、ＩＩＲフィルタ１３０と、ＶＣＯ１５０と、周波数−デジタル変換器１６０と、制御部１７０と、スイッチ２１０と、サブバンド選択回路２２０とを備える。本発明の第２の実施形態に係るデジタルＦＬＬ２００は、ＩＩＲフィルタ１３０とＶＣＯ１５０との間にスイッチ２１０を備え、サブバンドの選択をするサブバンド選択回路２２０を備える点で、図１に示した本発明の第１の実施形態に係るデジタルＦＬＬ１００と異なる。なお、図５において、図１で示した同様の構成については、同様の参照符号を付して詳しい説明は省略し、本実施形態では、本発明の第１の実施形態に係るデジタルＦＬＬ１００と異なる点について詳しく説明する。
【００６３】
図６は、本発明の第２の実施形態に係るデジタルＦＬＬ２００のＶＣＯ１５０からの発振周波数ｆｏｕｔが所望の周波数に収束する様子を示す図である。図６において、時刻ｔ０〜ｔ１の間、チャンネル信号Ｄ＿ｒｅｆの基準周波数とＶＣＯ１５０からの発振周波数ｆｏｕｔとは同一周波数ｆ１で定常状態となっている。
【００６４】
時刻ｔ１でチャンネル信号Ｄ＿ｒｅｆの周波数をｆ１からｆ２へ切り替えた場合、ＶＣＯ１５０からの発振周波数ｆｏｕｔは瞬時に周波数ｆ２で定常状態にならず、ＶＣＯ１５０からの発振周波数ｆｏｕｔは、時刻ｔ２ａで所望の周波数ｆ２でほぼ定常状態になっている。デジタルＦＬＬ２００は、時刻ｔ１〜ｔ１ａの間にサブバンド選択を実施し、時刻ｔ１ａ〜ｔ２ａの間にＶＣＯ１５０への制御電圧を可変することによって周波数誤差信号Ｄ＿ｅｒｒｏｒを０に近づけている。
【００６５】
図７は、本発明の第２の実施形態に係るデジタルＦＬＬ２００の動作を示すフローチャートである。図７において、デジタルＦＬＬ２００は、チャンネル信号Ｄ＿ｒｅｆの周波数をｆ１からｆ２に切り替えた時（図６の時刻ｔ１）、ＶＣＯ１５０からの発振周波数ｆｏｕｔを所望の周波数に高速に収束させる処理を開始する。その後、デジタルＦＬＬ２００は、順にステップＳ２０１〜Ｓ２１０を実行する。
【００６６】
ステップＳ２０１において、デジタルＦＬＬ２００は、スイッチ２１０の入力端子を端子Ａ側に切り替え、サブバンド選択回路２２０とＶＣＯ１５０とを接続する。
【００６７】
ステップＳ２０２において、サブバンド選択回路２２０から出力される下位ビットを固定する。
【００６８】
ステップＳ２０１及びステップＳ２０２によって、サブバンド選択回路２２０から出力される下位ビットがスイッチ２１０を介して制御電圧信号としてＶＣＯ１５０に入力される。なお、ステップＳ２０２においてサブバンド選択回路２２０から出力される下位ビットは固定されているため、ＶＣＯ１５０に入力される制御電圧信号も固定される。
【００６９】
ステップＳ２０３において、サブバンド選択回路２２０から出力される上位ビットを可変することによって、サブバンド設定を変更しながらサブバンド選択を実施する。ここで、サブバンド選択について説明する。図８Ａは、ＶＣＯ１５０に入力される制御電圧とサブバンド（Ｎ−１）〜（Ｎ＋２）を選択した場合における発振周波数との関係を示す図である。本実施形態では、サブバンド選択回路２２０から出力される下位ビットを固定することによって、ＶＣＯ１５０に入力される制御電圧を固定してサブバンド選択を実施している。図８Ａにおいて、例えば、ＶＣＯ１５０に入力される制御電圧をＶｏに固定し、サブバンド選択回路２２０から出力される上位ビットを可変することによって、サブバンド設定を変更しながら所望の周波数ｆ２を発振周波数とするサブバンドを検索する。なお、サブバンドの検索手法については、例えば、２分探索法等がある。
【００７０】
上述のように、サブバンド選択回路２２０から出力される上位ビットを可変することによって、サブバンド設定の変更を繰り返し（ステップＳ２０４のＮｏ）、図８Ａに示すように、ＦＮ≦ｆ２＜Ｆ（Ｎ＋１）を満たすサブバンドＮが選択される（ステップＳ２０４のＹｅｓ、図６の時刻ｔ１ａ）。
【００７１】
ステップＳ２０５において、サブバンド選択が完了した（ステップＳ２０４のＹｅｓ）後は、サブバンド選択回路２２０から出力される上位ビットは固定する。
【００７２】
ステップＳ２０６において、サブバンド選択回路２２０から出力される下位ビットを可変することによって、ＶＣＯ１５０に入力される制御電圧を変更する。
【００７３】
ＶＣＯ１５０は、入力された制御電圧信号に基づいて、ＶＣＯ１５０から発振される発振周波数ｆｏｕｔを制御する。ＶＣＯ１５０から発振される発振周波数ｆｏｕｔは、周波数−デジタル変換器１６０を介してループバック信号Ｄ＿ｖｃｏとして、周波数比較器１１０へ入力される。周波数比較器１１０は、チャンネル信号Ｄ＿ｒｅｆとループバック信号Ｄ＿ｖｃｏとを比較し、チャンネル信号Ｄ＿ｒｅｆとループバック信号Ｄ＿ｖｃｏとの周波数誤差信号Ｄ＿ｅｒｒｏｒを出力する。
【００７４】
このように、サブバンド選択回路２２０から出力される下位ビットを可変することによって、ＶＣＯ１５０に入力される制御電圧が変更され、さらには、ループバック信号Ｄ＿ｖｃｏが変更されるため、周波数比較器１１０から出力される周波数誤差信号Ｄ＿ｅｒｒｏｒも変更される。
【００７５】
制御部１７０は、本発明の第１の実施形態で述べたのと同様に、当該周波数誤差信号Ｄ＿ｅｒｒｏｒを監視している。周波数誤差信号Ｄ＿ｅｒｒｏｒが所定条件を満たさない場合、サブバンド選択回路２２０から出力される下位ビットを変更し、周波数誤差信号Ｄ＿ｅｒｒｏｒを０に近づける（ステップＳ２０７のＮｏ）。
【００７６】
周波数誤差信号Ｄ＿ｅｒｒｏｒが所定条件を満たす場合、つまり、制御部１７０が周波数誤差信号Ｄ＿ｅｒｒｏｒが所定条件を満たすことを検知した場合、ステップＳ２０８の処理に進む（ステップＳ２０７のＹｅｓ）。
【００７７】
制御部１７０は、波数誤差信号Ｄ＿ｅｒｒｏｒが所定条件を満たすか否かを、第１の実施形態と同様に決定することができる。例えば、制御部１７０は、周波数誤差信号Ｄ＿ｅｒｒｏｒが０でない場合（図６の時刻ｔ１ａ〜ｔ２ａの間）、サブバンド選択回路２２０から出力される下位ビットを変更し、周波数誤差信号Ｄ＿ｅｒｒｏｒを０に近づける（ステップＳ２０７のＮｏ）。周波数誤差信号Ｄ＿ｅｒｒｏｒが０となる場合（図６の時刻ｔ２ａ）、つまり、制御部１７０が周波数誤差信号Ｄ＿ｅｒｒｏｒが０となることを検知した場合、ステップＳ２０８の処理に進む（ステップＳ２０７のＹｅｓ）。また、制御部１７０は、波数誤差信号Ｄ＿ｅｒｒｏｒが所定条件を満たすか否かを、周波数誤差信号Ｄ＿ｅｒｒｏｒが０を基準とした所定の範囲内になるか否か、あるいは、周波数誤差信号Ｄ＿ｅｒｒｏｒの絶対値が極小となるか否かで検知してもよい。
【００７８】
ステップＳ２０８において、制御部１７０は、ＩＩＲフィルタ１３０からの出力である制御電圧信号Ｄ＿ｖｔｕｎｅを取得し、ステップＳ２０９の処理に進む。
【００７９】
ステップＳ２０９において、制御部１７０は、ＦＩＲフィルタ１２０の第１〜３の遅延ブロックＺ-1１２１〜１２３に０を設定し、ＩＩＲフィルタ１３０の遅延ブロックＺ-1１３５にステップＳ１０３において取得した制御電圧信号Ｄ＿ｖｔｕｎｅを設定する。
【００８０】
ステップＳ２１０において、デジタルＦＬＬ２００は、スイッチ２１０の入力端子を端子Ｂ側に切り替え、ＩＩＲフィルタ１３０とＶＣＯ１５０とを接続する。
【００８１】
以上のように、本発明の第２の実施形態に係るデジタルＦＬＬ２００によれば、サブバンド選択を実施した後、周波数誤差信号Ｄ＿ｅｒｒｏｒを０に近づけるために、ＶＣＯ１５０に入力される制御電圧を可変する。周波数誤差信号Ｄ＿ｅｒｒｏｒが所定条件を満たすことを検知した時刻ｔ２ａにおいて、制御部１７０がデジタルループフィルタを定常状態（図１３の時刻ｔ３の状態）に制御することによって、ＶＣＯ１５０からの発振周波数ｆｏｕｔを所望の周波数に高速に収束させることができる。
【００８２】
また、本発明の第２の実施形態に係るデジタルＦＬＬ２００によれば、チャンネル信号の周波数を切り替えてから短時間で定常状態になるため、各デバイスをスリープモードにでき消費電流の低減が実現できる。
【００８３】
なお、第２の実施形態に係るデジタルＦＬＬ回路２００は、第１の実施形態と同様に、図８Ｂに示すデジタルＦＬＬ２００ｂのように、平均化部１８０及び平均化部１９０の少なくとも一方をさらに備える構成であってもよい。平均化部１８０は、周波数比較器１１０から出力される周波数誤差信号Ｄ＿ｅｒｒｏｒを複数回時間的に平均した値を算出し、制御部１７０に出力する。平均化部１９０は、制御電圧信号Ｄ＿ｖｔｕｎｅを複数回時間的に平均した値を算出し、制御部１７０に出力する。
【００８４】
また、第２の実施形態に係るデジタルＦＬＬ２００は、図８Ｃに示すデジタルＦＬＬ２００ｃのように、スイッチ２１０とＶＣＯ１５０との間に、ＤＡＣ１４０をさらに備える構成であってもよい。以下、デジタルＦＬＬ２００ｂがＤＡＣ１４０を備える場合に、図７と異なる動作について説明する。ステップＳ２０１において、デジタルＦＬＬ２００ｂは、スイッチ２１０の入力端子を端子Ａ側に切り替え、サブバンド選択回路２２０とＤＡＣ１４０とを接続する。ステップＳ２０１及びステップＳ２０２によって、サブバンド選択回路２２０から出力される下位ビットがスイッチ２１０を介してＤＡＣ１４０に入力される。ＤＡＣ１４０に入力された信号は、ＤＡＣ１４０によってアナログ変換された後、制御電圧信号としてＶＣＯ１５０に入力される。
【００８５】
（第３の実施形態）
本発明の第１及び第２の実施形態において説明したデジタルＦＬＬ１００及び２００は、無線通信機器等に用いられるデジタルＰＬＬに適用できる。
【００８６】
図９Ａは、本発明の第３の実施形態に係るデジタルＰＬＬ３００を示す図である。図９Ａにおいて、デジタルＰＬＬ３００は、位相比較器３１０と、ＦＩＲフィルタ１２０と、ＩＩＲフィルタ１３０と、ＶＣＯ１５０と、制御部１７０とを備える。本発明の第３の実施形態に係るデジタルＰＬＬ３００は、周波数比較器１１０の代わりに位相比較器３１０を備え、周波数−デジタル変換器１６０を備えていない点で、図１に示した本発明の第１の実施形態に係るデジタルＦＬＬ１００と異なる。
【００８７】
デジタルＰＬＬ３００では、ＶＣＯ１５０から出力される発振周波数がそのままループバック信号として、位相比較器３１０へ入力される。位相比較器３１０は、チャンネル信号Ｄ＿ｒｅｆとループバック信号とを比較し、チャンネル信号Ｄ＿ｒｅｆとループバック信号との位相誤差信号Ｄ＿ｅｒｒｏｒを出力する。また、ＶＣＯ１５０によって生成された発振周波数ｆｏｕｔを位相比較器３１０にループバックするループバック経路に、典型的にはＤＡＣが備えられている。その他の処理については、図１に示した本発明の第１の実施形態に係るデジタルＦＬＬ１００と同様であり、同様の効果が得られることは言うまでもない。
【００８８】
なお、第３の実施形態に係るデジタルＰＬＬ回路３００は、第１の実施形態と同様に、図９Ｂに示すデジタルＦＬＬ３００ｂのように、平均化部１８０及び平均化部１９０の少なくとも一方をさらに備える構成であってもよい。また、第３の実施形態に係るデジタルＦＬＬ２００は、図９Ｃに示すデジタルＦＬＬ３００ｃのように、スイッチ２１０とＶＣＯ１５０との間に、ＤＡＣ１４０をさらに備える構成であってもよい。
【００８９】
同様に、第２の実施形態において説明したデジタルＦＬＬ２００をデジタルＰＬＬに適用できることは言うまでもない。
【００９０】
（第４の実施形態）
図１０は、本発明の第４の実施形態に係るポーラ変調回路４００を示す図である。図１０において、ポーラ変調回路４００は、信号生成部４１０と、位相変調器４２０と、レギュレータ４３０と、電力増幅器４４０とを備える。
【００９１】
ポーラ変調回路４００において、信号生成部４１０は、振幅信号及び位相信号を生成する。振幅信号は、レギュレータ４３０に入力される。また、レギュレータ４３０には、電源端子から直流電圧が供給されている。レギュレータ４３０は、入力された振幅信号に応じて制御された電圧Ｖｃｃを電力増幅器４４０に供給する。典型的には、レギュレータ４３０は、入力された振幅信号の大きさに比例した電圧Ｖｃｃを電力増幅器４４０に供給する。信号生成部４１０が生成した位相信号は、位相変調器４２０に入力される。位相変調器４２０は、位相信号を位相変調して位相変調信号を出力する。電力増幅器４４０は、位相変調信号をレギュレータ４３０から供給された電圧Ｖｃｃで増幅する。電力増幅器４４０で増幅された信号Ｖｏｕｔは、出力端子から送信信号として出力される。
【００９２】
本発明のデジタルＦＬＬ／ＰＬＬは、ポーラ変調回路４００の位相変換器４２０に用いられる変調器として組み込むことができる。
【００９３】
（第５の実施形態）
図１１は、本発明の第５の実施形態に係る無線通信機器５００を示す図である。図５において、無線通信機器５００は、アンテナ５１０と、電力増幅器５２０と、変調器５３０と、スイッチ５４０と、低雑音増幅器５５０と、復調器５６０と、本発明のデジタルＦＬＬ／ＰＬＬ５７０とを備える。
【００９４】
無線信号を送信する場合、変調器５３０は、デジタルＦＬＬ／ＰＬＬ５７０から出力される所望の高周波信号をベースバンド変調信号で変調して出力する。変調器５３０から出力される高周波変調信号は、電力増幅器５２０によって増幅され、スイッチ５４０を介してアンテナ５１０から放射される。
【００９５】
無線信号を受信する場合、アンテナ５１０から受信された高周波変調信号は、スイッチ５４０を介して低雑音増幅器５５０に入力されて増幅され、復調器５６０に入力される。復調器５６０は、デジタルＦＬＬ／ＰＬＬ５７０から出力される高周波信号によって、入力された高周波変調信号をベースバンド変調信号に復調する。なお、デジタルＦＬＬ／ＰＬＬ５７０は、送信側及び受信側で複数用いてもよい。また、デジタルＦＬＬ／ＰＬＬ５７０が変調器を兼ねてもよい。
【産業上の利用可能性】
【００９６】
本発明は、無線通信機器等に利用可能であり、特にＶＣＯの発振周波数を所望の周波数に高速に収束させたい場合等に有用である。
【符号の説明】
【００９７】
１００、２００、９００    デジタルＦＬＬ
１１０、９１０    周波数比較器
１２０、９２０    ＦＩＲフィルタ
１３０、９３０    ＩＩＲフィルタ
１４０、９４０    ＤＡＣ
１５０、９５０    ＶＣＯ
１６０、９６０    周波数−デジタル変換器
１７０    制御部
１８０、１９０    平均化部
１２１〜１２３、１３５、９２１〜９２３、９３５    遅延ブロックＺ-1
１２４、１２５、１３２、１３４、９２４、９２５、９３２、９３４    加算器
１２６、１３１、１３３、９２６、９３１、９３３    乗算器
２１０、５４０    スイッチ
２２０    サブバンド選択回路
３００    デジタルＰＬＬ
３１０    位相比較器
４００    ポーラ変調回路
４１０    信号生成部
４２０    位相変調器
４３０    レギュレータ
４４０、５２０    電力増幅器
５００    無線通信機器
５１０    アンテナ
５３０    変調器
５５０    低雑音増幅器
５６０    復調器
５７０    デジタルＦＬＬ／ＰＬＬ
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【国際調査報告】
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