(57)【要約】  基準電圧発生回路１０は、第１状態（Ｓ１）において、上側基準電圧ＶＲＨを第１基準電圧端子Ｐ１に、下側基準電圧ＶＲＬを第２基準電圧端子Ｐ２に印加し、第２状態（Ｓ２）において、逆極性で印加する。第１スイッチ群ＳＷＧ１は、複数のタップＴ１〜Ｔｎ＋１から、第１状態において、デジタル入力信号ＤＩＮに応じたひとつを選択し、第２状態において、第１状態において選択されたタップと対称な位置にあるタップを選択する。
2010079530.tif 000002
【特許請求の範囲】
【請求項１】
デジタル入力信号に応じたアナログ電圧を出力するデジタル／アナログ変換回路であって、
第１基準電圧端子と、
第２基準電圧端子と、
出力端子と、
前記第１、第２基準電圧端子の間に直列に設けられた複数の抵抗を含む抵抗ストリングと、
各抵抗の接続点ごとに設けられた複数のタップと、
所定の上側基準電圧と所定の下側基準電圧を生成し、第１状態において、前記上側基準電圧を前記第１基準電圧端子に、前記下側基準電圧を前記第２基準電圧端子に印加し、第２状態において、前記下側基準電圧を前記第１基準電圧端子に、前記上側基準電圧を前記第２基準電圧端子に印加する基準電圧発生回路と、
前記複数のタップから、前記第１状態において、前記デジタル入力信号に応じたひとつを選択し、前記第２状態において、前記第１状態において選択されたタップと対称な位置にあるタップを選択する第１スイッチ群と、
前記第１状態における前記第１スイッチ群の出力電圧と、前記第２状態における前記第１スイッチ群の出力電圧とを平均化して出力する出力部と、
を備えることを特徴とするデジタル／アナログ変換回路。
【請求項２】
前記出力部は、
一端の電位が固定された第１キャパシタと、
一端の電位が固定された第２キャパシタと、
前記第１状態において前記第１スイッチ群により選択されたタップの電圧によって前記第１キャパシタを充電する状態と、前記第２状態において前記第１スイッチ群により選択されたタップの電圧によって前記第２キャパシタを充電する状態と、前記第１キャパシタの電圧と前記第２キャパシタの電圧を平均化した電圧を、前記出力端子から出力する状態と、が切りかえ可能に構成された第２スイッチ群と、
を含むことを特徴とする請求項１に記載のデジタル／アナログ変換回路。
【請求項３】
前記出力部は、
前記第１状態における前記第１スイッチ群の出力電圧をサンプルホールドする第１サンプルホールド回路と、
前記第２状態における前記第１スイッチ群の出力電圧をサンプルホールドする第２サンプルホールド回路と、
前記第１、第２サンプルホールド回路の出力電圧を平均化する平均化回路と、
を含むことを特徴とする請求項１に記載のデジタル／アナログ変換回路。
【請求項４】
前記第１スイッチ群の出力電圧を受け、前記出力部へと出力するバッファをさらに備えることを特徴とする請求項１から３のいずれかに記載のデジタル／アナログ変換回路。
【請求項５】
前記第１状態において、前記デジタル入力信号と所定の関係を有する第１の制御信号に応じて、前記第１スイッチ群を制御し、前記第２状態において、前記デジタル入力信号の２の補数と前記所定の関係を有する第２の制御信号に応じて前記第１スイッチ群を制御するデコーダ回路をさらに備えることを特徴とする請求項１から３のいずれかに記載のデジタル／アナログ変換回路。
【請求項６】
前記第２スイッチ群は、
前記第１スイッチ群の出力と前記第１キャパシタの間に設けられた第１スイッチと、
前記第１スイッチ群の出力と前記第２キャパシタの間に設けられた第２スイッチと、
前記第１キャパシタと前記出力端子の間に設けられた第３スイッチと、
前記第２キャパシタと前記出力端子の間に設けられた第４スイッチと、
を含むことを特徴とする請求項２に記載のデジタル／アナログ変換回路。
【請求項７】
前記第２スイッチ群は、
前記第１スイッチ群の出力と前記第１キャパシタの間に設けられた第１スイッチと、
前記第１スイッチ群の出力と前記第２キャパシタの間に設けられた第２スイッチと、
前記第１スイッチ群の出力と前記出力端子の間に設けられた第５スイッチと、
を含むことを特徴とする請求項２に記載のデジタル／アナログ変換回路。
【請求項８】
前記第２スイッチ群は、
一方の出力端子に前記第１キャパシタが接続され、他端の出力端子に前記第２キャパシタが接続された第６スイッチと、
前記第１スイッチ群の出力と、前記第６スイッチの入力端子との間に設けられた第７スイッチと、
前記第１キャパシタと前記出力端子の間に設けられた第３スイッチと、
前記第２キャパシタと前記出力端子の間に設けられた第４スイッチと、
を含むことを特徴とする請求項２に記載のデジタル／アナログ変換回路。
【請求項９】
前記デジタル入力信号がｍビット（ｍは自然数）のとき、
前記第１スイッチ群は、前記複数のタップを起点としてｍ段のトーナメント状に配置された複数のスイッチ素子を含み、ｉ段目（１≦ｉ≦ｍ）のスイッチ素子は、前記第１状態において前記デジタル入力信号の下位ｉビット目に応じて、前記第２状態において前記デジタル入力信号の下位ｉビット目の反転信号に応じて制御されることを特徴とする請求項１から３のいずれかに記載のデジタル／アナログ変換回路。
【請求項１０】
前記デジタル入力信号がｍビット（ｍは自然数）のとき、
前記抵抗ストリングの前記複数の抵抗は、α行β列（α＝２Ｋ、β＝２Ｌ、Ｋ＋Ｌ＝ｍ、いずれも自然数）のマトリクスを形成するように、折り返し配置され、
前記第１スイッチ群は、
前記マトリクスの行に対応づけられたα本の行ラインと、
前記マトリクスの列に対応づけられたβ本の列ラインと、
前記α本の行ラインに対応づけて設けられ、それぞれが、対応する行ラインと前記第１スイッチ群の出力端子の間に設けられた複数の出力スイッチと、
前記複数の抵抗と対応づけてマトリクス状に配置された複数のスイッチ素子であって、スイッチ素子それぞれの一端は対応する前記抵抗と接続されており、ｉ行目（１≦ｉ≦α）の前記スイッチ素子の他端はｉ行目の行ラインと接続され、ｊ列目（１≦ｉ≦β）の前記スイッチ素子の制御端子はｊ列目の列ラインと接続されている、複数のスイッチ素子と、
を含み、
前記複数の出力スイッチのオン、オフは、前記第１状態において前記デジタル入力信号の上位Ｋビットに応じて、前記第２状態において前記デジタル入力信号の上位Ｋビットの２の補数に応じて制御され、前記複数のスイッチ素子のオン、オフは、前記第１状態において前記デジタル入力信号の下位Ｌビットに応じて、前記第２状態において前記デジタル入力信号の下位Ｌビットの２の補数に応じて制御されることを特徴とする請求項１に記載のデジタル／アナログ変換回路。
【請求項１１】
本デジタル／アナログ変換回路は、複数チャンネルの出力を備え、
前記出力部は、複数のチャンネルごとに複数個、設けられており、
前記デジタル入力信号のデータごとに、複数の前記出力部を、交互に時分割的に使用することを特徴とする請求項１から３のいずれかに記載のデジタル／アナログ変換回路。
【請求項１２】
デジタル入力信号をアナログ電圧に変換する方法であって、
直列に設けられた複数の抵抗を含む抵抗ストリングの一端に上側基準電圧を印加し、他端に下側基準電圧を印加する第１ステップと、
各抵抗の接続点ごとに設けられた複数のタップから、前記デジタル入力信号に応じたひとつを選択する第２ステップと、
前記抵抗ストリングの前記一端に下側基準電圧を印加し、前記他端に上側基準電圧を印加する第３ステップと、
前記複数のタップから、前記第２ステップにおいて選択したタップと対称な位置にあるタップを選択する第４ステップと、
前記第２ステップ、第４ステップそれぞれにおいて選択された２つの電圧を平均化して出力する第５ステップと、
を備えることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル／アナログ変換回路（ＤＡＣ）に関し、特に抵抗ストリング型ＤＡＣに関する。
【背景技術】
【０００２】
デジタル信号をアナログ信号に変換するために、抵抗ストリング型、Ｒ−２Ｒ型、セグメントＲ−２Ｒ型をはじめとする種々のＤＡＣが利用される。抵抗ストリング型ＤＡＣは、２つの基準電圧の間に直接に接続された複数の抵抗と、隣接する抵抗の接続点（タップ）に生ずる電圧のいずれかを選択するスイッチ群と、を備える。抵抗ストリング型ＤＡＣは、デジタル入力信号の値に応じてスイッチ群を制御し、デジタル信号の値に応じたアナログ電圧を出力する。
【特許文献１】米国特許第５，３４３，１９９号明細書
【特許文献２】米国特許第４，４６２，０２１号明細書
【特許文献３】米国特許第５，０１４，０５４号明細書
【特許文献４】米国特許第５，３４３，１９９号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００３】
抵抗ストリング型ＤＡＣを半導体基板上にＬＳＩとして集積化する場合、個々の抵抗の精度のばらつきが問題となる。この場合の抵抗の精度は、
１．ランダムばらつき
２．位置依存ばらつき
に分類される。位置依存ばらつきは、座標に対して単調増加性（または単調減少性）を有する傾向がある。このような抵抗値の誤差に起因して、抵抗ストリング型ＤＡＣは、微分非直線性（ＤＮＬ：Differential Non-Linearity）に優れるが、積分非直線性（ＩＮＬ：Integral Non-Linearity）が悪いという性質を有する。【０００４】
抵抗ストリング型ＤＡＣのＩＮＬを改善するために、複数の抵抗のレイアウトを工夫する技術がいくつか提案されているが（特許文献２〜４参照）、さらなる改善の余地がある。【０００５】
本発明はかかる状況に鑑みてなされたものであり、その目的は、高精度な抵抗ストリング型ＤＡＣの提供にある。
【課題を解決するための手段】
【０００６】
本発明のある態様は、デジタル入力信号に応じたアナログ電圧を出力するデジタル／アナログ変換回路に関する。デジタル／アナログ変換回路は、第１基準電圧端子と、第２基準電圧端子と、出力端子と、抵抗ストリングと、複数のタップと、基準電圧発生回路と、第１スイッチ群と、出力部と、を備える。抵抗ストリングは、第１、第２基準電圧端子の間に直列に設けられた複数の抵抗を含む。複数のタップは、各抵抗の接続点ごとに設けられ、対応する抵抗に生ずる電圧を取り出すために設けられる。基準電圧発生回路は、所定の上側基準電圧と所定の下側基準電圧を生成し、第１状態において、上側基準電圧を第１基準電圧端子に、下側基準電圧を第２基準電圧端子に印加し、第２状態において、下側基準電圧を第１基準電圧端子に、上側基準電圧を第２基準電圧端子に印加する。第１スイッチ群は、複数のタップから、第１状態において、デジタル入力信号に応じたひとつを選択し、第２状態において、第１状態において選択されたタップと対称な位置にあるタップを選択する。出力部は、第１状態における第１スイッチ群の出力電圧と、第２状態における第１スイッチ群の出力電圧とを平均化して出力する。【０００７】
この態様によれば、ひとつのデジタル入力信号に対して、抵抗ストリング型ＤＡＣの２つの基準電圧端子を入れ換えて２回のＤ／Ａ変換を行い、それぞれにおいて生成されたアナログ電圧を平均化することにより、抵抗の面内ばらつきを好適にキャンセルし、高精度なデジタル／アナログ変換が実現できる。【０００８】
出力部は、一端の電位が固定された第１キャパシタと、一端の電位が固定された第２キャパシタと、第２スイッチ群を含んでもよい。第２スイッチ群は、第１状態において第１スイッチ群により選択されたタップの電圧によって第１キャパシタを充電する状態と、第２状態において第１スイッチ群により選択されたタップの電圧によって第２キャパシタを充電する状態と、第１キャパシタの電圧と第２キャパシタの電圧を平均化した電圧を、出力端子から出力する状態と、が切りかえ可能に構成されてもよい。【０００９】
出力部は、第１状態における前記第１スイッチ群の出力電圧をサンプルホールドする第１サンプルホールド回路と、第２状態における第１スイッチ群の出力電圧をサンプルホールドする第２サンプルホールド回路と、第１、第２サンプルホールド回路の出力電圧を平均化する平均化回路と、を含んでもよい。【００１０】
ある態様のデジタル／アナログ変換回路は、第１スイッチ群の出力電圧を受け、出力部へと出力するバッファをさらに備えてもよい。この態様によれば、第１スイッチ群の出力インピーダンスが高い場合、あるいは出力部の負荷が重い場合に、処理を高速化することができる。【００１１】
ある態様のデジタル／アナログ変換回路は、第１状態において、デジタル入力信号と所定の関係を有する第１の制御信号に応じて第１スイッチ群を制御し、第２状態において、デジタル入力信号の２の補数と所定の関係を有する第２の制御信号に応じて第１スイッチ群を制御するデコーダ回路をさらに備えてもよい。
デジタル入力信号の２の補数を生成する回路を設けることにより、第１スイッチ群が選択すべきタップの位置を、簡易に反転することができる。【００１２】
ある態様において、第２スイッチ群は、第１スイッチ群の出力と第１キャパシタの間に設けられた第１スイッチと、第１スイッチ群の出力と第２キャパシタの間に設けられた第２スイッチと、第１キャパシタと出力端子の間に設けられた第３スイッチと、第２キャパシタと出力端子の間に設けられた第４スイッチと、を含んでもよい。【００１３】
ある態様において、第２スイッチ群は、第１スイッチ群の出力と第１キャパシタの間に設けられた第１スイッチと、第１スイッチ群の出力と第２キャパシタの間に設けられた第２スイッチと、第１スイッチ群の出力と出力端子の間に設けられた第５スイッチと、を含んでもよい。この場合、スイッチの個数を減らすことができる。【００１４】
ある態様において、第２スイッチ群は、一方の出力端子に第１キャパシタが接続され、他端の出力端子に第２キャパシタが接続された第６スイッチと、第１スイッチ群の出力と、第６スイッチの入力端子との間に設けられた第７スイッチと、第１キャパシタと出力端子の間に設けられた第３スイッチと、第２キャパシタと出力端子の間に設けられた第４スイッチと、を含んでもよい。【００１５】
デジタル入力信号がｍビット（ｍは自然数）のとき、第１スイッチ群は、複数のタップを起点としてｍ段のトーナメント状に配置された複数のスイッチ素子を含んでもよい。ｉ段目（１≦ｉ≦ｍ）のスイッチ素子は、第１状態においてデジタル入力信号の下位ｉビット目に応じて、第２状態においてデジタル入力信号の下位ｉビット目の反転信号に応じて制御されてもよい。【００１６】
デジタル入力信号がｍビット（ｍは自然数）のとき、抵抗ストリングの複数の抵抗は、α行β列（α＝２Ｋ、β＝２Ｌ、Ｋ＋Ｌ＝ｍ、いずれも自然数）のマトリクスを形成するように、折り返し配置されてもよい。第１スイッチ群は、マトリクスの行に対応づけられたα本の行ラインと、マトリクスの列に対応づけられたβ本の列ラインと、複数の出力スイッチと、複数のスイッチ素子と、を含んでもよい。
複数の出力スイッチは、α本の行ラインに対応づけて設けられ、それぞれが、対応する行ラインと第１スイッチ群の出力端子の間に設けられてもよい。複数のスイッチ素子は、複数の抵抗と対応づけてマトリクス状に配置され、スイッチ素子それぞれの一端は対応する抵抗と接続されており、ｉ行目（１≦ｉ≦α）のスイッチ素子の他端はｉ行目の行ラインと接続され、ｊ列目（１≦ｉ≦β）のスイッチ素子の制御端子はｊ列目の列ラインと接続されもよい。複数の出力スイッチのオン、オフは、第１状態においてデジタル入力信号の上位Ｋビットに応じて、第２状態においてデジタル入力信号の上位Ｋビットの２の補数に応じて制御されてもよい。複数のスイッチ素子のオン、オフは、第１状態においてデジタル入力信号の下位Ｌビットに応じて、第２状態においてデジタル入力信号の下位Ｌビットの２の補数に応じて制御されてもよい。【００１７】
ある態様において、デジタル／アナログ変換回路は、複数チャンネルの出力を備えてもよい。出力部は、複数のチャンネルごとに複数個、設けられてもよい。デジタル／アナログ変換回路は、デジタル入力信号のデータごとに、複数の出力部を、交互に時分割的に使用してもよい。
この場合、デジタル／アナログ変換回路の出力電圧を連続的に保持し続けることができ、後段にホールド回路などが不要となる。【００１８】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１９】
本発明のある態様によれば、高精度なデジタル／アナログ変換回路が実現できる。
【図面の簡単な説明】
【００２０】
【図１】第１の実施の形態に係るデジタル／アナログ変換回路の構成を示す回路図である。
【図２】図１のデジタル／アナログ変換回路の動作を例示するタイムチャートである。
【図３】図１のデジタル／アナログ変換回路の入出力特性を示す図である。
【図４】第１の変形例に係るデジタル／アナログ変換回路の構成を示す回路図である。
【図５】図４のデジタル／アナログ変換回路の動作を例示するタイムチャートである。
【図６】第２の変形例に係るデジタル／アナログ変換回路の構成を示す回路図である。
【図７】図６のデジタル／アナログ変換回路の動作を例示するタイムチャートである。
【図８】第３の変形例に係るデジタル／アナログ変換回路の構成を示す回路図である。
【図９】第４の変形例に係るデジタル／アナログ変換回路の構成を示す回路図である。
【図１０】図９のデジタル／アナログ変換回路の動作を例示するタイムチャートである。
【図１１】第５の変形例に係るデジタル／アナログ変換回路の構成を示す回路図である。
【図１２】第６の変形例に係るデジタル／アナログ変換回路の構成を示す回路図である。
【図１３】第７の変形例に係るデジタル／アナログ変換回路の構成を示す回路図である。
【図１４】第２の実施の形態に係るデジタル／アナログ変換回路の構成を示す回路図である。
【符号の説明】
【００２１】
２…抵抗ストリング、１０…基準電圧発生回路、２０…デコーダ回路、３０…制御部、ＳＷＧ１…第１スイッチ群、ＳＷＧ２…第２スイッチ群、Ｐ１…第１基準電圧端子、Ｐ２…第２基準電圧端子、Ｐ３…出力端子、Ｃ１…第１キャパシタ、Ｃ２…第２キャパシタ、１００…デジタル／アナログ変換回路、ＳＷ１…第１スイッチ、ＳＷ２…第２スイッチ、ＳＷ３…第３スイッチ、ＳＷ４…第４スイッチ、ＳＷ５…第５スイッチ、ＳＷ６…第６スイッチ、ＳＷ７…第７スイッチ、ＯＵＴ…出力部、ＳＨ１…第１サンプルホールド回路、ＳＨ２…第２サンプルホールド回路ＳＨ２、平均化回路４０。
【発明を実施するための最良の形態】
【００２２】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。【００２３】
本明細書において、「部材Ａが、部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。【００２４】
本明細書において、アルファベットｉ、ｊ、ｎ、ｍ、ｓ、ｔ、Ｋ、Ｌやギリシャ文字α、β等は、整数を示す。またにおいて”＃”は論理反転または２の補数を表す。【００２５】
（第１の実施の形態）
図１は、第１の実施の形態に係るデジタル／アナログ変換回路１００の構成を示す回路図である。デジタル／アナログ変換回路１００は、デジタル入力信号ＤＩＮをアナログ電圧ＤＡＣＯＵＴに変換し、出力端子Ｐ３から出力する。デジタル入力信号ＤＩＮはｍビットのバイナリデータ［Ｂｍ−１：Ｂ０］であり、図にはｍ＝３の場合が例示されている。【００２６】
デジタル／アナログ変換回路１００は、抵抗ストリング（Ｒ１〜Ｒｎ）、複数の電圧タップＴ１〜Ｔｎ＋１、基準電圧発生回路１０、デコーダ回路２０、第１スイッチ群ＳＷＧ１、第２スイッチ群ＳＷＧ２、出力部ＯＵＴを備える。図１では、ｎ＝２ｍ−１の関係を満たす。【００２７】
第１基準電圧端子Ｐ１と第２基準電圧端子Ｐ２の間に直列に設けられた複数の抵抗Ｒ１〜Ｒｎは、抵抗ストリング２を形成する。隣接する抵抗ＲｉとＲｉ＋１（ｉ＝１、２、…、ｎ−１）の接続点ならびに第１基準電圧端子Ｐ１および第２基準電圧端子Ｐ２には、電圧を取り出すための（ｎ＋１）個のタップＴ１〜Ｔｎ＋１が設けられている。複数の抵抗Ｒ１〜Ｒｎは、半導体チップ上に、順に規則的に配置され、より具体的には複数の抵抗Ｒ１〜Ｒｎは対称性（点対称もしくは線対称）をもって配置される。【００２８】
基準電圧発生回路１０は、所定の上側基準電圧ＶＲＨ、下側基準電圧ＶＲＬを生成する。基準電圧発生回路１０は、第１状態Ｓ１において、上側基準電圧ＶＲＨを第１基準電圧端子Ｐ１に、下側基準電圧ＶＲＬを第２基準電圧端子Ｐ２に印加する。また第２状態Ｓ２において、下側基準電圧ＶＲＬを第１基準電圧端子Ｐ１に、上側基準電圧ＶＲＨを第２基準電圧端子Ｐ２に印加する。つまり、第１基準電圧端子Ｐ１と第２基準電圧端子Ｐ２の間に、第１状態Ｓ１と第２状態Ｓ２とで逆極性の電圧を印加可能となっている。【００２９】
基準電圧発生回路１０は、２入力１出力のスイッチＳＷＩ１、ＳＷＩ２を含む。スイッチＳＷＩ１、ＳＷＩ２はそれぞれ、第１状態Ｓ１と第２状態Ｓ２で異なる値をとる制御信号φ１が入力される。具体的には第１状態Ｓ１においてφ１＝０、第２状態Ｓ２においてφ１＝１である。スイッチＳＷＩ１の一方の入力端子には上側基準電圧ＶＲＨが、他方の入力端子には下側基準電圧ＶＲＬが入力される。スイッチＳＷＩ２も同様である。【００３０】
スイッチＳＷＩ１は、第１状態Ｓ１（φ１＝０）において、上側基準電圧ＶＲＨを選択し、第２状態Ｓ２（φ１＝１）において、下側基準電圧ＶＲＬを選択し、選択した電圧を第１基準電圧端子Ｐ１に与える。同様に、スイッチＳＷＩ２は、第１状態Ｓ１（φ１＝０）において、下側基準電圧ＶＲＬを選択し、第２状態Ｓ２（φ１＝１）において、上側基準電圧ＶＲＨを選択し、選択した電圧を第２基準電圧端子Ｐ２に与える。【００３１】
本明細書の各図に示される２入力１出力スイッチは、制御信号として０が入力された状態を示している。１が入力された場合、図示とは反対の入力ノード側と導通する。【００３２】
第１スイッチ群ＳＷＧ１は、複数のタップＴ１〜Ｔｎ＋１に生ずる電圧（タップ電圧）Ｖ１〜Ｖｎ＋１から、デジタル入力信号ＤＩＮに応じたひとつを選択し、中間端子Ｐ４から出力する。【００３３】
具体的には、第１スイッチ群ＳＷＧ１は第１状態Ｓ１において、複数のタップＴ１〜Ｔｎ＋１から、デジタル入力信号ＤＩＮに応じたひとつＴｓ（１≦ｓ≦ｎ＋１）を選択する。また第２状態Ｓ２において、第１状態Ｓ１において選択されたタップＴｓと対称な位置にあるタップＴｔ（１≦ｔ≦ｎ＋１）を選択する。ここで（ｔ＋ｓ）／２＝（ｎ＋１）／２が成立する。【００３４】
第１スイッチ群ＳＷＧ１のトポロジーは任意であるが、たとえば図１の実施の形態では、タップ電圧Ｖ１〜Ｖｎ＋１を、ｍ段階でトーナメント方式で選択するためのツリー状に接続されたスイッチ素子ＳＷ［０，１］、ＳＷ［０，２］、ＳＷ［０，３］、ＳＷ［０，４］、ＳＷ［１，１］、ＳＷ［１，２］、ＳＷ［２，１］を備える。各スイッチ素子ＳＷ［ｉ，ｊ］は、２入力１出力である。【００３５】
スイッチＳＷ［ｉ，ｊ］は、デジタル入力信号ＤＩＮのビットＢｉに対応した制御信号Ｃｉによって接続状態が制御される。【００３６】
スイッチＳＷ［０，ｊ］の２つの入力端子はそれぞれ、タップＴ２ｊ−１とＴ２ｊと接続される。
スイッチＳＷ［ｉ，ｊ］（ｉ≠０）の２つの入力端子はそれぞれ、スイッチＳＷ［ｉ−１，２ｊ−１］と、ＳＷ［ｉ−１，２ｊ］と接続される。【００３７】
デコーダ回路２０は、第１スイッチ群ＳＷＧ１を制御するための制御信号Ｃ０〜Ｃ２を生成する。具体的にデコーダ回路２０は、第１状態Ｓ１において、デジタル入力信号ＤＩＮ（＝［Ｂ２：Ｂ０］）と所定の関係を有する制御信号［Ｃ２：Ｃ０］に応じて、第１スイッチ群ＳＷＧ１を制御する。また第２状態Ｓ２において、デジタル入力信号ＤＩＮの２の補数（＃ＤＩＮ）と所定の関係を有する第２の制御信号［Ｃ２：Ｃ０］に応じて第１スイッチ群ＳＷＧ１を制御する。
第１状態Ｓ１において、Ｃｉ＝Ｂｉであり、第２状態Ｓ２においてＣｉ＝＃Ｂｉである。【００３８】
図１のデコーダ回路２０は、デジタル入力信号ＤＩＮの各ビット［Ｂ２：Ｂ０］それぞれに対応づけられた複数の排他的論理和ゲートＸＯＲ０〜ＸＯＲ２を含む。
ゲートＸＯＲｉは、ビットＢｉと制御信号φ１の排他的論理和を制御信号Ｃｉとして出力する。この構成によって、デジタル入力信号ＤＩＮの値が第２状態Ｓ２において、２の補数に変換することができる。【００３９】
出力部ＯＵＴは、第１状態Ｓ１における第１スイッチ群ＳＷＧ１の出力電圧と、第２状態Ｓ２における第１スイッチ群ＳＷＧ１の出力電圧とを平均化し、アナログ電圧ＤＡＣＯＵＴとして出力する。【００４０】
出力部ＯＵＴは、電圧に応じた電荷を蓄えるキャパシタの性質を利用して構成することができる。出力部ＯＵＴは、第１キャパシタＣ１、第２キャパシタＣ２、第２スイッチ群ＳＷＧ２を含む。【００４１】
第１キャパシタＣ１は、その一端の電位が固定される。第２キャパシタＣ２も同様である。第１キャパシタＣ１、第２キャパシタＣ２に生ずる電圧を第１キャパシタ電圧ＶＣ１、第２キャパシタ電圧ＶＣ２と称する。第１キャパシタＣ１と第２キャパシタＣ２の容量値は等しく設計される。【００４２】
第２スイッチ群ＳＷＧ２は、以下の３つの状態が切りかえ可能に構成される。
１．  第１状態Ｓ１における第１スイッチ群ＳＷＧ１の出力電圧によって、第１キャパシタＣ１を充電する状態
２．  第２状態Ｓ２における第１スイッチ群ＳＷＧ１の出力電圧によって、第２キャパシタＣ２を充電する状態
３．  第１キャパシタＣ１と第２キャパシタＣ２の電荷を平均化し、第１キャパシタ電圧ＶＣ１と第２キャパシタ電圧ＶＣ２の平均電圧を出力端子Ｐ３に印加する状態。【００４３】
以上の３つの機能が切りかえ可能であれば、第２スイッチ群ＳＷＧ２の構成は任意である。たとえば図１の第２スイッチ群ＳＷＧ２は、第１スイッチＳＷ１、第２スイッチＳＷ２、第３スイッチＳＷ３、第４スイッチＳＷ４を含む。【００４４】
第１スイッチＳＷ１は、第１スイッチ群ＳＷＧ１の出力端子（中間端子）Ｐ４と第１キャパシタＣ１の間に設けられる。第２スイッチＳＷ２は、中間端子Ｐ４と第２キャパシタＣ２の間に設けられる。第３スイッチＳＷ３は、第１キャパシタＣ１とデジタル／アナログ変換回路１００の出力端子Ｐ３の間に設けられる。第４スイッチＳＷ４は、第２キャパシタＣ２とデジタル／アナログ変換回路１００の出力端子Ｐ３の間に設けられる。第１スイッチＳＷ１〜第４スイッチＳＷ４は、１入力１出力のスイッチであり、制御信号として０が入力されるとオフ状態（遮断）となり、１が入力されるとオン状態（導通）となる。各図において、１入力１出力のスイッチは、制御信号として０が入力された状態を示している。第１スイッチＳＷ１は制御信号φ２に応じて、第２スイッチＳＷ２は制御信号φ３に応じて、第３スイッチＳＷ３、第４スイッチＳＷ４は共通の制御信号φ４に応じて制御される。【００４５】
制御部３０は、制御信号φ１〜φ４を生成する。【００４６】
バッファＢＵＦ１は、中間端子Ｐ４の電位を受け、出力部ＯＵＴに出力する。第１キャパシタＣ１、第２キャパシタＣ２の容量が大きく、あるいは第１スイッチ群ＳＷＧ１の出力インピーダンスが高い場合（電流供給能力が低い）には、第１キャパシタＣ１、第２キャパシタＣ２の充電時間が長くなるという問題がある。そこでバッファＢＵＦ１を設けることにより充電時間を短縮することができる。バッファＢＵＦ１は、演算増幅器を用いた利得１のボルテージフォロア回路であってもよいし、利得が１より大きい増幅器であってもよいし、あるいは利得が１より小さい減衰器であっても構わない。つまり第１キャパシタＣ１、第２キャパシタＣ２を充電するのに足る出力インピーダンスを有する回路であればよい。【００４７】
２つのバッファＢＵＦ１を、第１キャパシタＣ１と第２キャパシタＣ２それぞれの充電経路に設けてもよい。【００４８】
反対に、第１キャパシタＣ１、第２キャパシタＣ２の容量値が小さく、あるいは第１スイッチ群ＳＷＧ１の出力インピーダンスが十分に低い（電流供給能力が高い）場合には、バッファＢＵＦ１を省略してもよい。あるいは第１キャパシタＣ１、第２キャパシタＣ２の充電時間が長くなっても信号処理に支障を来さない場合にも省略することができる。【００４９】
その他の図に示されるデジタル／アナログ変換回路についても、必要に応じてバッファＢＵＦ１を設けることができることはいうまでもないが、説明の簡略化のため、以下の図ではバッファＢＵＦ１を省略する。【００５０】
以上がデジタル／アナログ変換回路１００の構成である。続いてその動作を説明する。図２は、図１のデジタル／アナログ変換回路１００の動作を例示するタイムチャートである。【００５１】
期間ｔ０〜ｔ７が、Ｄ／Ａ変換の１サイクルを示す。時刻ｔ０に、デジタル入力信号ＤＩＮの値が遷移する。その値は１０進数で”４”である。時刻ｔ０に制御信号φ１がローレベル（０）となり、基準電圧発生回路１０が第１状態Ｓ１に設定される。この状態でデコーダ回路２０は、デジタル入力信号ＤＩＮに応じて制御信号Ｃ０〜Ｃ２を生成する。このとき、第１スイッチ群ＳＷＧ１により選択された電圧は、デジタル入力信号ＤＩＮに応じたアナログ電圧であり、理想的には値４と一致するが、現実的には抵抗Ｒ１〜Ｒｎのばらつきによって、４からずれた電圧となる。デジタル入力信号ＤＩＮの値が確定した後、時刻ｔ１に制御信号φ２がハイレベルとなり、第１スイッチＳＷ１がオンすると、第１キャパシタＣ１が第１スイッチ群ＳＷＧ１によって選択された電圧により充電され、第１キャパシタ電圧ＶＣ１が上昇する。第１キャパシタ電圧ＶＣ１は、ある時間を経て、第１状態Ｓ１の第１スイッチ群ＳＷＧ１の出力電圧と一致する。時刻ｔ２に制御信号φ２がローレベルとなり、第１スイッチＳＷ１がオフする。【００５２】
続いて、時刻ｔ３に制御信号φ１がハイレベル（１）となり、基準電圧発生回路１０が第２状態Ｓ２に設定される。この状態でデコーダ回路２０は、制御信号Ｃ０〜Ｃ２としてデジタル入力信号ＤＩＮの２の補数を、第１スイッチ群ＳＷＧ１に供給する。第２状態Ｓ２においても、第１スイッチ群ＳＷＧ１により選択された電圧は、デジタル入力信号ＤＩＮに応じたアナログ電圧であり、理想的には値４と一致するが、現実的には抵抗Ｒ１〜Ｒｎのばらつきによって、４からずれた電圧となる。時刻ｔ４に、制御信号φ３がハイレベルとなり、第２スイッチＳＷ２がオンすると、第２キャパシタＣ２が第１スイッチ群ＳＷＧ１によって選択された電圧により充電され、第２キャパシタ電圧ＶＣ２が上昇する。第２キャパシタ電圧ＶＣ２は、ある時間を経て、第２状態Ｓ２の第１スイッチ群ＳＷＧ１の出力電圧と一致する。第２キャパシタ電圧ＶＣ２が安定化すると、時刻ｔ５に制御信号φ３がローレベルとなり、第２スイッチＳＷ２がオフする。【００５３】
続く時刻ｔ６に、制御信号φ４がハイレベルとなると、第３スイッチＳＷ３、第４スイッチＳＷ４がともにオンとなり、第１キャパシタＣ１と第２キャパシタＣ２の電荷が平滑化される。その結果、第１キャパシタ電圧ＶＣ１と第２キャパシタ電圧ＶＣ２は平均化され、それぞれの電圧は、平均値電圧（ＶＣ１＋ＶＣ２）／２に収束する。【００５４】
この平均値電圧は、出力端子Ｐ３から、デジタル入力信号ＤＩＮに応じたアナログ電圧ＤＡＣＯＵＴとして出力される。【００５５】
以上がデジタル／アナログ変換回路１００の動作である。図３は、図１のデジタル／アナログ変換回路１００の入出力特性を示す図である。横軸は、デジタル入力信号ＤＩＮを示す。第１キャパシタ電圧ＶＣ１は、第１状態Ｓ１における変換特性を、第２キャパシタ電圧ＶＣ２は、第２状態Ｓ２における変換特性を示す。図１のデジタル／アナログ変換回路１００の抵抗Ｒ１〜Ｒｎの抵抗値のばらつきは、面内依存性を示すところ、第１状態Ｓ１と第２状態Ｓ２では、ＤＡＣの高電位側と低電位側が反転して使用される。その結果、第１キャパシタ電圧ＶＣ１と第２キャパシタＶＣ２は、理想的な線形特性に対して、対照的な誤差を有する。図１のデジタル／アナログ変換回路１００では、同じデジタル入力信号ＤＩＮに対して、２つの状態でＤ／Ａ変換を行い、各状態の出力電圧ＶＣ１、ＶＣ２を平均化することで、抵抗値の誤差の面内ばらつきをキャンセルする。その結果、平均化された出力電圧ＤＡＣＯＵＴは、デジタル入力信号ＤＩＮに対して、高い線形性を有することになる。【００５６】
このように、図１のデジタル／アナログ変換回路１００によれば、従来のレイアウトの工夫では除去できない誤差を減少させることができ、精度を改善できる。【００５７】
なお、図１のデジタル／アナログ変換回路１００では、出力電圧ＤＡＣＯＵＴが有効なのは、制御信号φ４がハイレベルの期間だけであるから、必要に応じて出力電圧ＤＡＣＯＵＴを保持するホールド回路を設けてもよい。【００５８】
図４は、第１の変形例に係るデジタル／アナログ変換回路１００ａの構成を示す回路図である。デジタル／アナログ変換回路１００ａは、図１のデジタル／アナログ変換回路１００と比べて、第１スイッチ群ＳＷＧ１ａ、第２スイッチ群ＳＷＧ２ａのトポロジーが異なっており、それに併せて、デコーダ回路２０ａの構成が異なっている。【００５９】
第１スイッチ群ＳＷＧ１ａに着目すると、スイッチ素子ＳＷ［０，１］、ＳＷ［０，２］、ＳＷ［０，３］、ＳＷ［０，４］、ＳＷ［１，１］、ＳＷ［１，２］については、図１と同様に接続される。【００６０】
図４では、デジタル入力信号ＤＩＮの最上位ビットＢｍ−１に応じた制御信号Ｃｍ−１（＝Ｃ２）により制御されるスイッチの構成が異なっている。具体的には、図１のスイッチ素子ＳＷ［ｍ−１，１］に代えて、１入力１出力のスイッチ素子ＳＷ［ｍ−１，１］、ＳＷ［ｍ−１，２］が設けられている。スイッチ素子ＳＷ［ｍ−１，１］は、スイッチ素子ＳＷ［ｍ−２，１］の出力端子と中間端子Ｐ４の間に設けられる。スイッチ素子ＳＷ［ｍ−１，２］は、スイッチ素子ＳＷ［ｍ−２，２］の出力端子と中間端子Ｐ４の間に設けられる。図１の第２スイッチ群ＳＷＧ２の機能の一部を果たす。【００６１】
デコーダ回路２０ａは、図１のデコーダ回路２０に加えて、論理積ゲートＡＮＤ１、ＡＮＤ２をさらに含む。ゲートＡＮＤ１は、制御信号φ２と制御信号Ｃ２の論理積を生成し、スイッチ素子ＳＷ［ｍ−１、１］の制御信号Ｃ２１として出力する。ゲートＡＮＤ２は、制御信号Ｃ２の反転＃Ｃ２と、制御信号φ２との論理積を生成し、スイッチ素子ＳＷ［ｍ−１、２］の制御信号Ｃ２２として出力する。【００６２】
第２スイッチ群ＳＷＧ２ａは、第１スイッチＳＷ１、第２スイッチＳＷ２、第５スイッチＳＷ５を含む。なお、上述のスイッチ素子ＳＷ［ｍ−１，１］、ＳＷ［ｍ−１，２］もまた、第２スイッチ群ＳＷＧ２ａの一部である。【００６３】
第５スイッチＳＷ５は、中間端子Ｐ４とデジタル／アナログ変換回路１００ａの出力端子Ｐ３の間に設けられる。【００６４】
以上が図４のデジタル／アナログ変換回路１００ａの構成である。続いてその動作を説明する。図５は、図４のデジタル／アナログ変換回路１００ａの動作を例示するタイムチャートである。【００６５】
期間ｔ０〜ｔ９が、Ｄ／Ａ変換の１サイクルを示す。時刻ｔ０に、デジタル入力信号ＤＩＮの値が遷移する。時刻ｔ１に制御信号φ１がローレベルとなり、基準電圧発生回路１０が第１状態Ｓ１に設定される。この状態でデコーダ回路２０は、デジタル入力信号ＤＩＮに応じた制御信号Ｃ０、Ｃ１、Ｃ２１、Ｃ２２を生成する。デジタル入力信号ＤＩＮの値が確定した後、時刻ｔ２に制御信号φ２がハイレベルとなると、制御信号Ｃ２１、Ｃ２２のいずれかがハイレベルとなり、中間端子Ｐ４には、タップＴ１〜Ｔｎ＋１のいずれかの電圧が発生する。【００６６】
また時刻ｔ２に制御信号φ３がハイレベルになると、第１スイッチＳＷ１がオンし、第１キャパシタＣ１が第１スイッチ群ＳＷＧ１によって選択された電圧により充電され、第１キャパシタ電圧ＶＣ１が上昇する。時刻ｔ３に制御信号φ３がローレベルとなり、第１スイッチＳＷ１がオフする。【００６７】
続いて、時刻ｔ４に制御信号φ１がハイレベルとなり、基準電圧発生回路１０が第２状態Ｓ２に設定される。この状態でデコーダ回路２０は、デジタル入力信号ＤＩＮの２の補数＃ＤＩＮに応じた制御信号Ｃ０、Ｃ１、Ｃ２１、Ｃ２２を生成し、第１スイッチ群ＳＷＧ１ａに供給する。時刻ｔ５に、制御信号φ４がハイレベルとなり、第２スイッチＳＷ２がオンすると、第２キャパシタＣ２が第１スイッチ群ＳＷＧ１によって選択された電圧により充電され、第２キャパシタ電圧ＶＣ２が上昇する。第２キャパシタ電圧ＶＣ２が安定化すると、時刻ｔ６に制御信号φ２がローレベルとなり、スイッチ素子ＳＷ［２，１］、ＳＷ［２，２］がともにオフする。【００６８】
続く時刻ｔ７に、制御信号φ３が再びハイレベルとなると、第１スイッチＳＷ１、第２スイッチＳＷ２を介して第１キャパシタＣ１と第２キャパシタＣ２がカップリングされ、第１キャパシタ電圧ＶＣ１と第２キャパシタ電圧ＶＣ２が平均化される。そして、時刻ｔ８に制御信号φ５がハイレベルとなると第５スイッチＳＷ５がオンし、出力端子Ｐ３からデジタル入力信号ＤＩＮに応じたアナログ電圧ＤＡＣＯＵＴが出力される。【００６９】
以上がデジタル／アナログ変換回路１００ａの動作である。図４のデジタル／アナログ変換回路１００ａによれば、図１のデジタル／アナログ変換回路１００に比べて、スイッチの個数を減らすことができ、コストや回路面積の観点で有利である。【００７０】
図６は、第２の変形例に係るデジタル／アナログ変換回路１００ｂの構成を示す回路図である。デジタル／アナログ変換回路１００ｂは、図１のデジタル／アナログ変換回路１００と比べて、第２スイッチ群ＳＷＧ２ｂのトポロジーが異なっている。【００７１】
第２スイッチ群ＳＷＧ２ｂは、第３スイッチＳＷ３、第４スイッチＳＷ４、第６スイッチＳＷ６、第７スイッチＳＷ７を含む。
第６スイッチＳＷ６は１入力２出力であり、一方の出力端子が第１キャパシタＣ１に、他方の出力端子が第２キャパシタＣ２に接続される。第７スイッチＳＷ７は、第６スイッチＳＷ６の入力端子と、中間端子Ｐ４の間に設けられる。第６スイッチＳＷ６は制御信号φ１に応じて、第７スイッチＳＷ７は制御信号φ２に応じて制御される。【００７２】
図７は、図６のデジタル／アナログ変換回路１００ｂの動作を例示するタイムチャートである。【００７３】
期間ｔ０〜ｔ８が、Ｄ／Ａ変換の１サイクルを示す。時刻ｔ０に、デジタル入力信号ＤＩＮの値が遷移する。時刻ｔ１に制御信号φ１がローレベルとなり、基準電圧発生回路１０が第１状態Ｓ１に設定される。この状態でデコーダ回路２０は、デジタル入力信号ＤＩＮに応じた制御信号Ｃ０〜Ｃ２を生成する。デジタル入力信号ＤＩＮの値が確定した後、時刻ｔ２に制御信号φ２がハイレベルとなると、第７スイッチＳＷ７がオンし、第１スイッチ群ＳＷＧ１の出力電圧が、第６スイッチＳＷ６の入力端子に与えられる。このとき制御信号φ１はローレベルであるため、第６スイッチＳＷ６は第１キャパシタＣ１側に導通している。その結果、第１キャパシタＣ１が、第１スイッチ群ＳＷＧ１によって選択された電圧により充電される。時刻ｔ３に制御信号φ２がローレベルとなり、第７スイッチＳＷ７がオフする。【００７４】
続いて、時刻ｔ４に制御信号φ１がハイレベルとなり、基準電圧発生回路１０が第２状態Ｓ２に設定される。この状態でデコーダ回路２０は、デジタル入力信号ＤＩＮの２の補数にもとづき制御信号Ｃ０〜Ｃ２を生成する。続く時刻ｔ５に、制御信号φ２が再びハイレベルとなり、第７スイッチＳＷ７がオンする。このとき、制御信号φ１はハイレベルであるため、第６スイッチＳＷ６は第２キャパシタＣ２側に導通している。その結果、第２キャパシタＣ２が、第１スイッチ群ＳＷＧ１によって選択された電圧により充電される。時刻ｔ６に制御信号φ２がローレベルとなり、第７スイッチＳＷ７がオフする。【００７５】
続く時刻ｔ７に、制御信号φ３がハイレベルとなると、第３スイッチＳＷ３、第４スイッチＳＷ４がともにオンとなり、第１キャパシタＣ１と第２キャパシタＣ２がカップリングされ、第１キャパシタ電圧ＶＣ１と第２キャパシタ電圧ＶＣ２の平均電圧が、出力端子Ｐ３から出力される。【００７６】
図８は、第３の変形例に係るデジタル／アナログ変換回路１００ｃの構成を示す回路図である。デジタル／アナログ変換回路１００ｃは、図１のデジタル／アナログ変換回路１００と比べて、第１スイッチ群ＳＷＧ１のトポロジーが異なっている。【００７７】
図８において、複数の抵抗Ｒ１〜Ｒｎは、α行β列のマトリクスを形成するように、九十九折り（ジグザグ）状に設けられる。具体的には、直列に接続された抵抗ストリングＲ１〜Ｒｎが、行ごとに折り返すようにして配置されている。ここでα＝２Ｋ、β＝２Ｌ、Ｋ＋Ｌ＝ｍが成立する。【００７８】
各抵抗Ｒ１〜Ｒｎに対応付けて、スイッチＭＯＳ１〜ＭＯＳｎが設けられる。また、マトリクスの行に対応づけられたα本の行ラインＲＬ１〜ＲＬαおよび出力スイッチ（トランスファゲート）ＴＧ１〜ＴＧαと、マトリクスの列に対応づけられたβ本の列ラインＣＬ１〜ＣＬβが設けられる。複数のスイッチＭＯＳ１〜ＭＯＳｎおよび複数の出力スイッチＴＧ１〜ＴＧαは、第１スイッチ群ＳＷＧ１ｃを構成する。【００７９】
ｉ番目（ｉ≠ｎ）のスイッチＭＯＳｉの一端は、抵抗ＲｉとＲｉ＋１の接続点と接続される。ｎ番目のスイッチＭＯＳｎの一端は、抵抗Ｒｎと第２基準電圧端子Ｐ２の接続点と接続される。【００８０】
ｉ行目の抵抗Ｒと接続されるスイッチＭＯＳの他端は、ｉ行目の行ラインＲＬｉと接続される。またｊ列目の抵抗Ｒと接続されるスイッチＭＯＳの制御端子（ゲート）は、ｊ列目の列ラインＣＬｊと接続される。【００８１】
行ラインおよび列ラインは、メモリにおける行アドレスと列アドレスの関係、あるいはディスプレイ装置における走査線およびデータ線の関係とのアナロジーとして理解できる。【００８２】
ｉ行目の出力スイッチＴＧｉは、ｉ行目の行ラインＲＬｉと、中間端子Ｐ４の間に設けられる。【００８３】
また上位デコーダ回路２０Ｕは、デコーダ回路２０からの制御信号Ｃｍ−１〜Ｃ０のうち、上位Ｋビットにもとづいて、出力スイッチＴＧ１〜ＴＧαに与える信号を生成する。上位デコーダ回路２０Ｕは、制御信号Ｃｍ−１〜Ｃ０の上位Ｋビットを１０進数で表記した値をｘとするとき、（ｘ＋１）行目の出力スイッチＴＧｘ＋１をオンさせる。上位デコーダ回路２０Ｕの構成は図示されたものに限定されない。【００８４】
下位デコーダ回路２０Ｌは、デコーダ回路２０からの制御信号Ｃｍ−１〜Ｃ０のうち、下位Ｌビットにもとづいて、列ラインＣＬ１〜ＣＬβに与える信号を生成する。下位デコーダ回路２０Ｌは、制御信号Ｃｍ−１〜Ｃ０の下位Ｌビットを１０進数で表記した値をｙとするとき、（ｙ＋１）列目のスイッチＭＯＳｙ＋１をオンさせる。下位デコーダ回路２０Ｌの構成は図示されたものに限定されない。【００８５】
その他の構成は図１のそれと同様である。図８のデジタル／アナログ変換回路１００ｃでは、上位デコーダ回路２０Ｈと下位デコーダ回路２０Ｌが、デジタル入力信号ＤＩＮに応じたスイッチをオンすることにより、デジタル／アナログ変換回路１００ｃの出力端子Ｐ３には、デジタル入力信号ＤＩＮに応じたアナログ電圧が発生する。【００８６】
図８のデジタル／アナログ変換回路１００ｃによっても、第１状態と第２状態それぞれにおいてＤ／Ａ変換を行い、それぞれにおいて生成された電圧を平均化することにより、上述の実施の形態と同様の原理によって、抵抗Ｒ１〜Ｒｎのばらつきを、好適にキャンセルすることができる。【００８７】
図９は、第４の変形例に係るデジタル／アナログ変換回路１００ｄの構成を示す回路図である。デジタル／アナログ変換回路１００ｄは、第１状態と第２状態で生成される２つの電圧を平均化するためのキャパシタのペアＣ１、Ｃ２が、２組設けられている。それに併せて、デジタル／アナログ変換回路１００ｄは、２つの第２スイッチ群ＳＷＧ２１、ＳＷＧ２２、および２つの第２スイッチ群ＳＷＧ２１、ＳＷＧ２２を切りかえるための出力スイッチＳＷＯＵＴを備えている。【００８８】
キャパシタＣ１１、Ｃ２１、第２スイッチ群ＳＷＧ２１のセット（第１チャンネルＣＨ１と称する）と、キャパシタＣ１２、Ｃ２２、第２スイッチ群ＳＷＧ２２のセット（第２チャンネルＣＨ２と称する）と、は、交互に時分割的に使用される。【００８９】
制御部３０ｄは、制御信号φ１〜φ８を生成する。第１チャンネル側のスイッチＳＷ１１は、制御信号φ２によって、ＳＷ２１はφ３によって、ＳＷ３１およびＳＷ４１はφ４によって制御される。第２チャンネル側のスイッチＳＷ１２は、制御信号φ５によって、ＳＷ２２はφ６によって、ＳＷ３２およびＳＷ４２はφ７によって制御される。出力スイッチＳＷＯＵＴは、制御信号φ８によって制御される。【００９０】
図１０は、図９のデジタル／アナログ変換回路１００ｄの動作を例示するタイムチャートである。期間ｔ０〜ｔ７では、第１チャンネル側を利用して、期間ｔ７〜ｔ８では第２チャンネル側が利用される。デジタル入力信号ＤＩＮの遷移ごとに、制御信号φ８のレベルが切りかえられる。期間ｔ０〜ｔ７において制御信号φ８がハイレベルであり、出力スイッチＳＷＯＵＴが第２チャンネルＣＨ２側に導通する。【００９１】
図１０の期間ｔ０〜ｔ７は、図２の期間ｔ０〜ｔ７に対応する。【００９２】
時刻ｔ７に、続くデジタル入力信号ＤＩＮが入力されると、制御信号φ８がローレベルとなり、第１チャンネルＣＨ１側が有効となる。期間ｔ７〜ｔ８は、第２チャンネルＣＨ２を利用して、期間ｔ０〜ｔ７と同様の処理が行われる。制御信号φ５はφ２と、φ６はφ３と、φ７はφ４と対応するタイミングで遷移する。【００９３】
図９のデジタル／アナログ変換回路１００ｄの効果は、図１０のタイムチャートを、その他のタイムチャート（図２、図５、図７）と比較することによって明確となる。
たとえば図２のタイムチャートを参照すると、デジタル／アナログ変換回路１００の出力電圧ＤＡＣＯＵＴは、期間ｔ６〜ｔ８の間だけ、デジタル入力信号ＤＩＮに応じた正しい値をとり、それ以外の期間は変動するため、デジタル／アナログ変換回路１００が使用される状況によっては、デジタル／アナログ変換回路１００の後段にホールド回路を設ける必要がある。このことは上述した。【００９４】
これに対して、図１０のタイムチャートを参照すると、２つのキャパシタペア（Ｃ１１、Ｃ２１）と（Ｃ１２、Ｃ２２）を、デジタル入力信号ＤＩＮの１シンボルごとに、交互に利用することにより、一方のチャンネルのキャパシタペアＣ１１、Ｃ２１を利用する間、他方のキャパシタペアＣ１２、Ｃ２２の電荷を保持し続けることができる。つまり、デジタル／アナログ変換回路１００ｄの出力電圧ＤＡＣＯＵＴを、長時間、安定させることができるため、ホールド回路が不要となるというメリットがある。【００９５】
上述したデジタル／アナログ変換回路１００〜１００ｄにおいては、電位のホールドおよび電圧の平均化を、キャパシタを利用して行うものであった。これに対して、以下で説明する図１１〜図１３のデジタル／アナログ変換回路１００ｅ〜１００ｇでは、サンプルホールド回路を用いて同等の処理を行う。【００９６】
図１１は、第５の変形例に係るデジタル／アナログ変換回路１００ｅの構成を示す回路図である。【００９７】
デジタル／アナログ変換回路１００ｅは、図１における第１キャパシタＣ１、第２キャパシタＣ２および第２スイッチ群ＳＷＧ２に代えて、第１サンプルホールド回路ＳＨ１、第２サンプルホールド回路ＳＨ２および平均化回路４０を備える。第１サンプルホールド回路ＳＨ１および第２サンプルホールド回路ＳＨ２はそれぞれ、制御信号φ２、φ３と同期して、中間端子Ｐ４の電位をサンプリングする。第１サンプルホールド回路ＳＨ１の出力電圧Ｖｓｈ１、第２サンプルホールド回路ＳＨ２の出力電圧Ｖｓｈ２はそれぞれ、図１のキャパシタ電圧ＶＣ１、ＶＣ２に対応する電圧である。第１サンプルホールド回路ＳＨ１、第２サンプルホールド回路ＳＨ２の構成は限定されない。【００９８】
平均化回路４０は、第１サンプルホールド回路ＳＨ１および第２サンプルホールド回路ＳＨ２それぞれの出力電圧Ｖｓｈ１、Ｖｓｈ２を平均化し、出力端子Ｐ３からアナログ電圧ＤＡＣＯＵＴとして出力する。平均化回路４０の構成は限定されないが、たとえば抵抗分圧を利用することができる。【００９９】
デジタル／アナログ変換回路１００ｅによれば、図１のデジタル／アナログ変換回路１００と同様の処理を行うことができる。さらに、アナログ電圧ＤＡＣＯＵＴは、常時有効な値をとるというメリットがある。【０１００】
図１２は、第６の変形例に係るデジタル／アナログ変換回路１００ｆの構成を示す回路図である。図１２のデジタル／アナログ変換回路１００ｆには、Ｍチャンネル（Ｍは２以上の整数）の出力端子Ｐ３１〜Ｐ３Ｍが設けられ、各チャンネルごとに、第１サンプルホールド回路ＳＨ１、第２サンプルホールド回路ＳＨ２および平均化回路４０のセット（出力部ＯＵＴ１〜ＯＵＴＭ）が設けられている。【０１０１】
ｉ番目のチャンネルの第１サンプルホールド回路ＳＨ１には、制御信号φ２ｉが入力され、第２サンプルホールド回路ＳＨ２には制御信号φ３ｉが入力される。制御部３０ｆは、有効とすべきチャンネルの制御信号φ２ｉ、φ３ｉを、所定のタイミングで時分割的にアサートする。【０１０２】
図１２のデジタル／アナログ変換回路１００ｆによれば、単一の抵抗ストリング２を複数の出力部ＯＵＴ１〜ＯＵＴＭによって時分割的に利用することができる。【０１０３】
図１３は、第７の変形例に係るデジタル／アナログ変換回路１００ｇの構成を示す回路図である。このデジタル／アナログ変換回路１００ｇは、図１２のデジタル／アナログ変換回路１００ｆと同様、Ｍチャンネルの出力端子Ｐ３１〜Ｐ３Ｍを備え、各チャンネルごとに、出力部ＯＵＴ１〜ＯＵＴＭと、第１スイッチ群ＳＷＧ１１〜ＳＷＧ１Ｍを備える。【０１０４】
複数の第１スイッチ群ＳＷＧ１１〜ＳＷＧ１Ｍは、共通の抵抗ストリング２と接続される。第ｉチャンネルの第１スイッチ群ＳＷＧ１ｉは、図示しないデコーダ回路２０により生成されるｉチャンネル用の制御信号Ｃ０ｉ〜Ｃ２ｉによって制御される。【０１０５】
図１３のデジタル／アナログ変換回路１００ｇによれば、図１２のデジタル／アナログ変換回路１００ｆと同様に、単一の抵抗ストリング２を利用して多チャンネルのデジタル／アナログ変換が実現できる。さらに、図１２の回路で必要であった時分割処理が不要となり、各チャンネルが同時並列的にデジタル／アナログ変換を行うことが可能となる。【０１０６】
（第２の実施の形態）
続いて、上述の実施の形態とは別の思想によって、抵抗のレイアウトを工夫することにより、デジタル／アナログ変換回路の抵抗ばらつきをキャンセルする技術を説明する。【０１０７】
図１４は、第２の実施の形態に係るデジタル／アナログ変換回路２００の構成を示す回路図である。デジタル／アナログ変換回路２００は、デジタル入力信号ＤＩＮをアナログ電圧ＤＡＣＯＵＴに変換し、出力端子Ｐ３から出力する。デジタル入力信号ＤＩＮはｍビット（ｍは整数）のバイナリデータ［Ｂｍ−１：Ｂ０］であり、ｍ＝６の場合が例示されている。【０１０８】
デジタル／アナログ変換回路２００は、複数の抵抗Ｒ１〜Ｒｎ、スイッチＳＷ０〜ＳＷｎと、α本の行ラインＲＬ１〜ＲＬα、β本の列ラインＣＬ１〜ＣＬβ、出力スイッチＳＷＯ１〜ＳＷＯα、Ｘデコーダ２１０、Ｙデコーダ２２０、を備える。【０１０９】
ｎ＝２ｍであり、図１４ではｎ＝６４である。複数の抵抗Ｒ１〜Ｒｎは直列に接続されており、渦巻き状に配置されている。この抵抗ストリングＲ１〜Ｒｎは、α行β列のマトリクスを形成している。抵抗ストリングＲ１〜Ｒｎの両端には、上側基準電圧ＶＲＨと下側基準電圧ＶＲＬが印加されている。【０１１０】
スイッチＳＷ０〜ＳＷｎそれぞれの一端は、対応する抵抗Ｒ１〜Ｒｎと接続される。またｉ行目に配置されるスイッチＳＷの一端は、ｉ行目の行ラインＲＬｉと接続される。ｉ行目の出力スイッチＳＷＯｉは、ｉ行目の行ラインＲＬｉと出力端子Ｐ３の間に設けられる。【０１１１】
Ｘデコーダ２１０は、デジタル入力信号ＤＩＮのうち、下位Ｌ（＝３）ビット［Ｂ２：Ｂ０］にもとづいて、スイッチＳＷ０〜ＳＷｎに与える信号を生成する。Ｘデコーダ２１０は、下位Ｌビットを１０進数で表記した値をｙとするとき、（ｙ＋１）列目のスイッチＳＷをオンさせる。【０１１２】
Ｙデコーダ２２０は、デジタル入力信号ＤＩＮのうち、上位Ｋ（＝３）ビット［Ｂ５：Ｂ３］にもとづいて、出力スイッチＳＷＯ１〜ＳＷＯαに与える信号を生成する。Ｙデコーダ２２０は、上位Ｋビットを１０進数で表記した値をｘとするとき、（ｘ＋１）行目のスイッチＳＷＯｘ＋１をオンさせる。【０１１３】
Ｘデコーダ２１０、Ｙデコーダ２２０の機能は、ハードウェア的に構成された論理回路であってもよいし、ソフトウェア的な演算を利用して実現してもよい。【０１１４】
以上がデジタル／アナログ変換回路２００の構成である。図１４のデジタル／アナログ変換回路２００によれば、抵抗ストリングＲ１〜Ｒｎを渦巻き状に配置することにより、抵抗値の面内ばらつきの影響を好適にキャンセルすることができ、非線形性を改善することができる。【０１１５】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【産業上の利用可能性】
【０１１６】
本発明は、電子回路に利用できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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