(57)【要約】  本発明の例に係わる情報記録再生装置は、半導体基板３１と、半導体基板３１上に形成される第一内部接続層ＩＣＡ１と、第一内部接続層ＩＣＡ１上に形成される第一メモリセルアレイ層ＭＡＬ１と、第一メモリセルアレイ層ＭＡＬ１上に形成される第二内部接続層ＩＣＡ２とを備える。第一メモリセルアレイ層ＭＡＬ１は、アライメントマーク２２Ｂを有する絶縁層２１と、絶縁層２１上に形成され、記録層２５及び電極層２６を含む積層構造とから構成され、積層構造内の全ての層は、可視光の透過率が１％以上の材料から構成される。
2010103609.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に形成される第一内部接続層と、前記内部接続層上に形成される第一メモリセルアレイ層と、前記第一メモリセルアレイ層上に形成される第二内部接続層とを具備し、
前記第一メモリセルアレイ層は、アライメントマークを有する絶縁層と、前記絶縁層上に形成され、記録層及び電極層を含む積層構造とから構成され、
前記積層構造内の全ての層は、可視光の透過率が１％以上の材料から構成されることを特徴とする情報記録再生装置。
【請求項２】
前記第一メモリセルアレイ層と前記第二内部接続層との間に形成される少なくとも一つの第二メモリセルアレイ層をさらに具備し、
前記少なくとも一つの第二メモリセルアレイ層は、前記積層構造を有することを特徴とする請求項１に記載の情報記録再生装置。
【請求項３】
前記記録層は、
(i)   Ｌ１ｘＭ１ｙＸ４ (0.１≦x≦2.2、1.8≦y≦2)、
(ii)   Ｌ１ｘＭ１ｙＸ３ (0.5≦x≦1.1、0.9≦y≦1)、
(iii)  Ｌ２ｘＭ２ｙＸ４ (0.5≦x≦1.1、0.9≦y≦1)、
(iv)   Ｍ３ｘＯｙ  (0.5≦x≦1.1、0.9≦y≦1)、
但し、Ｌ１は、Na, K, Rb, Be, Mg, Ca, Sr, Ba, Al, Ga, Mn, Fe, Co, Ni, Cu, Zn, Ge, Ag, Au, Cd, Sn, Sb, Pt, Pd, Hg, Tl, Pb, Bi のグループから選択される少なくとも１つの元素、
Ｍ１は、Al, Ga, Ti, Ge, Sn, V, Cr, Mn, Fe, Co, Ni, Nb, Ta, Mo, W, Ru, Rh のグループから選択される少なくとも１つの元素、
Ｌ２は、Mg, Ca, Sr, Al, Ga, Sb, Ti, V, Cr, Mn, Fe, Co, Rh, In, Sb, Tl, Pb, Bi のグループから選択される少なくとも１つの元素、
Ｍ２は、Al, Ga, Ti, Ge, Sn, V, Nb, Ta, Cr, Mn, Mo, W, Ir, Os のグループから選択される少なくとも１つの元素、
Ｍ３は、Al及び遷移金属元素のグループから選択される少なくとも１つの元素である。
(i)及び(ii)に関しては、Ｌ１とＭ１とは、互いに異なる元素であり、(iii)に関しては、Ｌ２とＭ２とは、互いに異なる元素である。
Ｘは、O, Nのグループから選択される少なくとも１つの元素である。
のグループから選択される材料から構成されることを特徴とする請求項１又は２に記載の情報記録再生装置。
【請求項４】
前記電極層は、
(i)   Ａ１1-ｘＢ１ｘＯｙ
但し、Ａ１は、Sn, Pbのグループから選択される少なくとも１つの元素、  Ｂ１は、P, As, Sb, Biのグループから選択される少なくとも１つの元素、  Ｏは、酸素元素であり、
0.01≦ｘ≦0.15、1.5≦ｙ≦2.8とする。
(ii)   Ａ１1-ｘＢ２ｘＯｙ
但し、Ａ１は、Sn, Pbのグループから選択される少なくとも１つの元素、  Ｂ２は、F, Cl, Brのグループから選択される少なくとも１つの元素、  Ｏは、酸素元素であり、
0.05≦ｘ≦0.60、1.5≦ｙ≦2.8とする。
(iii)   Ａ３1-ｘＢ３ｘＯｙ
但し、Ａ３は、Zn, Cdのグループから選択される少なくとも１つの元素、  Ｂ３は、Al, Ga, B, Inのグループから選択される少なくとも１つの元素、  Ｏは、酸素元素であり、
0.01≦ｘ≦0.20、1.5≦ｙ≦2.8とする。
(iv)   Ｔｉ1-ｘＢ４ｘＯｙ
但し、Ｔｉは、チタン元素、  Ｂ４は、V, Nb, Ta, Cr, Mo, Wのグループから選択される少なくとも１つの元素、  Ｏは、酸素元素であり、
0.01≦ｘ≦0.20、1.5≦ｙ≦2.8とする。
(v)   Ｉｎ1-ｘＢ５ｘＯｙ
但し、Ｉｎは、インジウム元素、  Ｂ５は、Zn, Cd, Ge, Snのグループから選択される少なくとも１つの元素、  Ｏは、酸素元素であり、
0.01≦ｘ≦0.20、1.5≦ｙ≦2.8とする。
のグループから選択される材料から構成されることを特徴とする請求項１乃至３のいずれか１項に記載の情報記録再生装置。
【請求項５】
前記電極層の厚さは、２５０ｎｍ以上、５μｍ以下であることを特徴とする請求項１乃至４のいずれか１項に記載の情報記録再生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高記録密度の情報記録再生装置に関する。
【背景技術】
【０００２】
近年、小型携帯機器が世界的に普及し、同時に、高速情報伝送網の大幅な進展に伴い、小型大容量不揮発性メモリの需要が急速に拡大してきている。その中でも、ＮＡＮＤ型フラッシュメモリ及び小型ＨＤＤ(hard disk drive)は、特に、急速な記録密度の進化を遂げ、大きな市場を形成するに至っている。【０００３】
しかし、両者共に、既に記録密度の限界が指摘されている。即ち、ＮＡＮＤ型フラッシュメモリでは、最小線幅の縮小に伴う加工コストの増大が著しく、また、小型ＨＤＤでは、トラッキング精度が十分に確保できない、という問題に直面している。【０００４】
このような状況の下、記録密度の限界を大幅に超えることを目指した抵抗変化メモリか提案されている。【０００５】
例えば、ペロブスカイト、スピネルなどの遷移金属元素を含む三元系酸化物（例えば、特許文献１，２を参照）や、遷移金属の二元系酸化物（例えば、特許文献３を参照）などを記録材料とすることが検討されている。【０００６】
これらの材料を用いた場合、書き込み／消去に関しては、電圧パルスの印加によって、低抵抗状態（オン）と高抵抗状態（オフ）とを繰り返し変化させることができる。つまり、この２つの状態を２値データ“０”，“１”に対応させれば、データを記録するメモリとして機能させることができる。【０００７】
また、読み出しに関しては、記録材料に書き込み／消去が起こらない程度の小さな読み出し電流を流し、記録材料の電気抵抗を測定することにより行う。一般に高抵抗状態相の抵抗と低抵抗状態相の抵抗との比は103程度である。【０００８】
このような抵抗変化材料の最大の特長は、素子サイズを10nm程度にまで縮小しても原理的に動作可能である、ということにある。この場合、約10Tbpsi (tera bite par square inch)の記録密度を実現できる。【０００９】
ところで、これらの材料の抵抗変化メカニズムは、十分に解明されているとは言えない。しかし、ペロブスカイト材料に関しては、酸素欠損の拡散、界面準位への電荷蓄積などが、また、二元系酸化物に関しては、酸素イオンの拡散、モット転移などが、これに関連していると考えられている。【００１０】
また、上述の三元系酸化物や二元系酸化物以外の材料系にも、同様な抵抗変化が観測されているため、抵抗変化材料を記録材料とする抵抗変化メモリは、高記録密度化への候補の一つとして注目される。【００１１】
また、このような抵抗変化メモリは、三次元化にも有利である。【００１２】
即ち、ＮＡＮＤ型フラッシュメモリでは、平坦度の制約などから加工コストを抑えられず、面内記録密度の限界を緩和する三次化を実現し難い。これに対し、上述の抵抗変化メモリでは、ＮＡＮＤ型フラッシュメモリに比べて、平坦性を確保し易いことから、三次元化によるコスト低下に貢献できると考えられる。【００１３】
しかし、このような三次元化された抵抗変化メモリでは、積層数が増加することに伴い、ＰＥＰ(Photo Etching Process)時のアライメント回数が増加する。また、１回のアライメントは、最上層の段差（アライメントマーク）を認識することにより行うため、最上層に常にこの段差を残すための特別プロセスが必要になる。【００１４】
即ち、従来は、三次元化によっても、アライメントのための段差を残すプロセスが増加するために、三次元化による製造コストの低下の利益を十分に享受できない、という問題がある。【００１５】
この問題は、主として、高記録密度化への有力候補である抵抗変化メモリにおいて解決しなければならない課題であるが、当然に、ＮＡＮＤ型フラッシュメモリや、その他の情報記録再生装置においても、同様に生じる。【００１６】
また、三次元化された情報記録再生装置に対してアライメントのための段差を残す特別プロセスの増加が顕著となるが、当然に、三次元化されていない情報記録再生装置においても、アライメントは必要になるため、この特別プロセスによる製造コストの増大の問題は生じる。
【特許文献１】特開２００５−３１７７８７号公報
【特許文献２】特開２００６−８０２５９号公報
【特許文献３】特開２００６−１４０４６４号公報
【特許文献４】特開２００８−９８５３７号公報
【非特許文献１】S. Seo et al.; Applied Physics Letters, vol.85, pp. 5655-5657 (2004)
【発明の開示】
【００１７】
本発明は、情報記録再生装置の製造コストの低減するための新たなアライメント技術について提案する。
【００１８】
本発明の例に係わる情報記録再生装置は、半導体基板と、前記半導体基板上に形成される第一内部接続層と、前記内部接続層上に形成される第一メモリセルアレイ層と、前記第一メモリセルアレイ層上に形成される第二内部接続層とを備え、前記第一メモリセルアレイ層は、アライメントマークを有する絶縁層と、前記絶縁層上に形成され、記録層及び電極層を含む積層構造とから構成され、前記積層構造内の全ての層は、可視光の透過率が１％以上の材料から構成される。
【００１９】
本発明によれば、新たなアライメント技術により情報記録再生装置の製造コストを低減できる。
【図面の簡単な説明】
【００２０】
【図１】図１は、クロスポイント型抵抗変化メモリを示す図である。
【図２】図２は、デバイス構造の第一例を示す図である。
【図３】図３は、デバイス構造の第二例を示す図である。
【図４】図４は、デバイス構造の第三例を示す図である。
【図５】図５は、デバイス構造の第四例を示す図である。
【図６】図６は、製造方法の第一例を示す図である。
【図７】図７は、製造方法の第一例を示す図である。
【図８】図８は、製造方法の第一例を示す図である。
【図９】図９は、製造方法の第一例を示す図である。
【図１０】図１０は、製造方法の第一例を示す図である。
【図１１】図１１は、製造方法の第一例を示す図である。
【図１２】図１２は、製造方法の第一例を示す図である。
【図１３】図１３は、製造方法の第一例を示す図である。
【図１４】図１４は、製造方法の第一例を示す図である。
【図１５】図１５は、製造方法の第一例を示す図である。
【図１６】図１６は、製造方法の第一例を示す図である。
【図１７】図１７は、製造方法の第一例を示す図である。
【図１８】図１８は、製造方法の第二例を示す図である。
【図１９】図１９は、製造方法の第二例を示す図である。
【図２０】図２０は、製造方法の第二例を示す図である。
【図２１】図２１は、製造方法の第二例を示す図である。
【図２２】図２２は、製造方法の第二例を示す図である。
【図２３】図２３は、製造方法の第二例を示す図である。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。【００２２】
１．  概要  
本発明の例では、アライメントマークが形成された絶縁層上に記録層及び電極層が積み重ねされる構造を有する情報記録再生装置において、記録層及び電極層を、それぞれ、可視光に対する光透過率が１％以上の透明材料から構成することにより、最上層に段差（アライメントマーク）を残す特別プロセスを必要とすることなく、高精度なアライメントを実現する。【００２３】
即ち、アライメントマークが形成される絶縁層よりも上層に形成される記録層及び電極層が透明材料であれば、最上層に段差がなくても、例えば、ＣＣＤにより下層のアライメントマークを認識することができるため、特別プロセスとしてのＰＥＰを削減でき、製造コストの低減に貢献することができる。【００２４】
特に、積み重ねられたｎ（ｎは２以上の自然数）個のメモリセルアレイ層から構成される三次元化された情報記録再生装置においては、各メモリセルアレイ層にアライメントマークを形成するときは、従来に比べて、ｎ回のＰＥＰを省略できる。【００２５】
また、このような三次元化された情報記録再生装置では、最下層（１層目）のメモリセルアレイ層のみにアライメントマークを設け、そのアライメントマークに基づいて全てのメモリセルアレイ層でのアライメントを実行することもできる。この場合には、２層目から最上層までのメモリセルアレイ層については、アライメントマークの形成自体を省略できる。【００２６】
２．  本発明の原理  
本発明者らは、製造コストの中でもいわゆるプロセスコストに着目した。【００２７】
現行のいわゆる半導体メモリでは、「レジスト塗布〜露光〜現像」という一連の工程（以下、ＰＥＰ）で、素子などの形状を作製するいわゆるリソグラフィ手法を用いているが、ＰＥＰの回数が増えると、時間と手間が増え、生産性を落とす原因になる。【００２８】
当然のことではあるが、生産性が落ちれば、同じものを作るのに、より長く生産ラインを占有するので、生産コストが上がることになる。【００２９】
そこで、なるべくＰＥＰの回数を少なくしたい、という要求が出てくる。背景技術で述べたように、低コスト化のため多層化（三次元化）を行うとなると、なおのことである。【００３０】
ところで、ＰＥＰを行うに当っては、アライメントが必要になる。【００３１】
このアライメントは、アライメントマークを認識することにより行うが、そのためには、積層時に、最上層に段差（アライメントマーク）を残さなければならない。また、最上層に段差を残すには、積層ステップにより消滅した段差を、ＰＥＰとＲＩＥにより元に戻す必要がある。【００３２】
これは、段差を復活させるために、新たにＰＥＰが必要になることを意味するため、上述のＰＥＰの回数を少なくしたい、という要求に反することになる。【００３３】
そこで、本発明では、まず、アライメントマークを、段差により認識するのではなく、材料の違いによる明暗により認識することを提案する。【００３４】
例えば、絶縁層の上面に溝として形成されたアライメントマークについては、その溝を導電層により満たし、絶縁層と導電層との明暗を判定することによりアライメントマークを認識する。【００３５】
このようにすれば、アライメントのための段差を残す特別プロセス（ＰＥＰとＲＩＥ）が不要になるため、製造コストの低減に貢献できる。【００３６】
しかし、材料の違いによる明暗によりアライメントマークを認識する場合、そのアライメントマーク上に、可視光を通さない材料、又は、可視光の透過率が１％未満の材料（以下、これを不透明材料と称する）があると、アライメントマークを認識することはできず、本発明は成立しない。【００３７】
そこで、本発明では、アライメントマーク上に積み重ねられる積層の全てを、可視光の透過率が１％以上の材料（以下、これを透明材料と称する）から構成することを提案する。【００３８】
アライメントマーク上の積層には、絶縁層、記録層及び電極層が含まれる。絶縁層は、酸化シリコンなどから構成され、通常は透明性を有するため、本発明では、アライメントマーク上の記録層及び電極層を対象とする。【００３９】
記録層層及び電極層の具体的材料については、後述する。【００４０】
ここで、電極層とは、記録層と導電線とを接続する金属元素を含む導電層のことをいうものとする。【００４１】
また、記録層とは、二値以上の値を不揮発に記録する層のことである。記録層がどのような原理でデータを記録するのかについては限定されないが、本発明では、主として、材料の抵抗変化によりデータを記録する抵抗変化材料層を対象とする。【００４２】
ところで、透明材料となるか否かは、材料の他に、その厚さにも影響される。そこで、本発明では、透明材料を特定した場合に、その透明材料の最適な厚さの範囲についても提案する。【００４３】
本発明は、特に、三次元化されたクロスポイント型抵抗変化メモリに有効である。この抵抗変化メモリは、積み重ねられた複数のメモリセルアレイ層から構成され、１つのメモリセルアレイ層の基本構造は、絶縁層（ダマシン構造の導電線を含む）／バリアメタル層／ポリシリコン層（ダイオード）／記録層／電極層／絶縁層（ダマシン構造の導電線を含む）となる。【００４４】
この場合、１つのメモリセルアレイ層の最下層である絶縁層にアライメントマークが形成され、このアライメントマークを用いて、その上の各層をパターニングすればよいため、本発明をこのような三次元メモリに適用すれば、製造コストの削減効果は絶大なものとなる。【００４５】
即ち、本発明は、三次元化が進み、積み重ねられるメモリセルアレイ層の数が増えるほど有効になる。【００４６】
３．  可視光の透過率について
本発明では、可視光の透過率が１％以上である透明材料を、アライメントマーク上に積み重ねられる積層として使用する。【００４７】
アライメントマークは、アライメントマーク（導電層）とその周囲の絶縁層との可視光に対する明暗を、ＣＣＤ画像の濃淡として検出することにより認識することができる。即ち、ＣＣＤでアライメントマークを認識する場合には、ＣＣＤにおけるＳ／Ｎ比を考慮し、信号とノイズとを区別するために、可視光の透過率を１％以上にすることが好ましい。【００４８】
このような透明材料を用いれば、アライメントマークの輪郭を正確に捉えることができ、アライメントの精度が向上する。【００４９】
記録層を構成する透明材料としては、以下のものが考えられる。【００５０】
(i)   Ｌ１ｘＭ１ｙＸ４ (0.１≦x≦2.2、1.8≦y≦2)、  
(ii)   Ｌ１ｘＭ１ｙＸ３ (0.5≦x≦1.1、0.9≦y≦1)、  
(iii)  Ｌ２ｘＭ２ｙＸ４ (0.5≦x≦1.1、0.9≦y≦1)、  
(iv)   Ｍ３ｘＯｙ  (0.5≦x≦1.1、0.9≦y≦1)、
但し、Ｌ１は、Na, K, Rb, Be, Mg, Ca, Sr, Ba, Al, Ga, Mn, Fe, Co, Ni, Cu, Zn, Ge, Ag, Au, Cd, Sn, Sb, Pt, Pd, Hg, Tl, Pb, Bi のグループから選択される少なくとも１つの元素、
Ｍ１は、Al, Ga, Ti, Ge, Sn, V, Cr, Mn, Fe, Co, Ni, Nb, Ta, Mo, W, Ru, Rh のグループから選択される少なくとも１つの元素、
Ｌ２は、Mg, Ca, Sr, Al, Ga, Sb, Ti, V, Cr, Mn, Fe, Co, Rh, In, Sb, Tl, Pb, Bi のグループから選択される少なくとも１つの元素、
Ｍ２は、Al, Ga, Ti, Ge, Sn, V, Nb, Ta, Cr, Mn, Mo, W, Ir, Os のグループから選択される少なくとも１つの元素、
Ｍ３は、Al及び遷移金属元素のグループから選択される少なくとも１つの元素である。【００５１】
(i)及び(ii)に関しては、Ｌ１とＭ１とは、互いに異なる元素であり、(iii)に関しては、Ｌ２とＭ２とは、互いに異なる元素である。【００５２】
Ｘは、O, Nのグループから選択される少なくとも１つの元素である。【００５３】
また、記録層が上述の(i)〜(iv)のうちの１つから構成される場合、記録層の結晶構造は、スピネル構造、クリプトメレン構造、イルメナイト構造、マロカイト構造、ホランダイト構造、ヘテロライト構造、ラムスデライト構造、デラフォサイト構造、ウルフラマイト構造、α-NaFeO2構造、NaCl構造及びLiMoN2構造のグループから選択される１つであることが好ましい。【００５４】
さらに、上述の電極層と記録層との間に、TiN、WN、TaN、Pt、Ir、Ru、IrO2、RuO2、Al、Cu、W、Ti、Ta、Nb及びMoのグループから選択される材料が配置されていてもよい。【００５５】
電極層を構成する透明材料としては、以下のものが考えられる。【００５６】
(i)   Ａ１1-ｘＢ１ｘＯｙ 
但し、Ａ１は、Sn, Pbのグループから選択される少なくとも１つの元素、  Ｂ１は、P, As, Sb, Biのグループから選択される少なくとも１つの元素、  Ｏは、酸素元素であり、
0.01≦ｘ≦0.15、1.5≦ｙ≦2.8とする。【００５７】
(ii)   Ａ１1-ｘＢ２ｘＯｙ 
但し、Ａ１は、Sn, Pbのグループから選択される少なくとも１つの元素、  Ｂ２は、F, Cl, Brのグループから選択される少なくとも１つの元素、  Ｏは、酸素元素であり、
0.05≦ｘ≦0.60、1.5≦ｙ≦2.8とする。【００５８】
(iii)   Ａ３1-ｘＢ３ｘＯｙ 
但し、Ａ３は、Zn, Cdのグループから選択される少なくとも１つの元素、  Ｂ３は、Al, Ga, B, Inのグループから選択される少なくとも１つの元素、  Ｏは、酸素元素であり、
0.01≦ｘ≦0.20、1.5≦ｙ≦2.8とする。【００５９】
(iv)   Ｔｉ1-ｘＢ４ｘＯｙ 
但し、Ｔｉは、チタン元素、  Ｂ４は、V, Nb, Ta, Cr, Mo, Wのグループから選択される少なくとも１つの元素、  Ｏは、酸素元素であり、
0.01≦ｘ≦0.20、1.5≦ｙ≦2.8とする。【００６０】
(v)   Ｉｎ1-ｘＢ５ｘＯｙ 
但し、Ｉｎは、インジウム元素、  Ｂ５は、Zn, Cd, Ge, Snのグループから選択される少なくとも１つの元素、  Ｏは、酸素元素であり、
0.01≦ｘ≦0.20、1.5≦ｙ≦2.8とする。【００６１】
また、これら電極層の厚さは、２５０ｎｍ以上、５μｍ以下であるのが好ましい。その理由について説明する。【００６２】
例えば、メモリセルアレイ層の基本構造を、絶縁層（ダマシン構造の導電線を含む）／バリアメタル層／ポリシリコン層（ダイオード）／記録層／電極層／絶縁層（ダマシン構造の導電線を含む）とすると、電極層は、製造工程の一ステップにおいて、ＣＭＰ時のストッパ層として使用される。【００６３】
ここで、ストッパ層は、加工（エッチング）ばらつきを吸収し、かつ、ＣＭＰ時にストッパの役割を持たせるために、少なくとも２００ｎｍの厚さを確保する必要がある。【００６４】
また、上述のような透明材料（酸化物）から構成される電極層は、Ｗ（タングステン）などのメタルに比べると、通常、抵抗率が１〜２桁高い。このため、電極層とその周囲の酸化物（例えば、酸化シリコン）との抵抗差が小さく、ＣＭＰ時に、その終了時点を判断し難くなる。【００６５】
即ち、ストッパ層（電極層）の削り過ぎが生じるため、ストッパ層としての電極層の厚さについては、２００ｎｍよりも、さらに若干増やしたい。従って、電極層の厚さの下限は、２５０ｎｍとなる。【００６６】
一方で、ストッパ層としての電極層があまりに厚いと、電極層の高さ（厚さ）と幅とのアスペクト比が大きくなり過ぎて、電極層の加工が難しくなる。このため、導電線（ワード線／ビット線）のハーフピッチが２００ｎｍ以下の情報記録再生装置においては、電極層の厚さの上限は、５μｍとなる。【００６７】
また、ストッパ層としての電極層の厚さが５μｍを超えると、可視光の透過率が１％未満になることがあり、ＣＣＤによりアライメントマークを認識し難くなるという問題も発生する。【００６８】
以上の理由から、電極層の厚さは、２５０ｎｍ以上、５μｍ以下であるのが好ましい、ということができる。【００６９】
４．  実施例  
(1)   構造  
A.  メモリセルアレイ構造  
図１は、クロスポイント型抵抗変化メモリのメモリセルアレイを示している。【００７０】
メモリセルアレイ１１は、第一方向及び第二方向にアレイ状に配置された複数の抵抗変化素子ＲＥを有する。複数の抵抗変化素子ＲＥの一端には、第一方向に延びる複数の導電線（ワード線／ビット線）１２が接続され、その他端には、第二方向に延びる複数の導電線（ビット線／ワード線）１３が接続される。【００７１】
複数の導電線１２の一端は、スイッチ回路１４を経由して、電源１５Ａの正極及び電源１５Ｂの負極に接続される。また、複数の導電線１３の一端は、スイッチ回路１６を経由して、電源１５Ａの負極及び電源１５Ｂの正極に接続される。【００７２】
このようなクロスポイント型抵抗変化メモリでは、制御信号ＲＡ，ＣＡにより、スイッチ回路１４，１６のオン／オフを制御することにより、選択された１つの抵抗変化素子ＲＥに所定の向きの電流又は電圧を与え、書き込み／消去／読み出しの基本動作を実行する。【００７３】
B.  デバイス構造の第一例  
図２は、本発明のデバイス構造の第一例を示している。【００７４】
同図（ａ）は、第一例に係わるデバイス構造の平面図であり、同図（ｂ）は、同図（ａ）のＸ−Ｘ線に沿う断面図である。【００７５】
メモリセルアレイエリア内において、絶縁層（例えば、酸化シリコン）２１には、第二方向（紙面に垂直な方向）に延びる溝が形成され、その溝内にダマシン構造を有する導電線（例えば、タングステン）２２Ａが形成される。【００７６】
ここで、ダマシン構造とは、ダマシンプロセス（シングルダマシンプロセス及びデュアルダマシンプロセスを含む）により形成される配線構造のことである。【００７７】
また、アライメントマークエリア内において、絶縁層２１には、溝が形成され、その溝内に導電層（例えば、タングステン）から構成されるアライメントマーク２２Ｂが形成される。【００７８】
導電線２２Ａ上には、バリアメタル層２３、ポリシリコン層（ダイオード）２４、記録層（Ｅ）２５、及び、電極層２６が形成される。また、アライメントマーク２３上には、絶縁層（例えば、酸化シリコン）２７が形成される。【００７９】
メモリセルアレイエリア内において、電極層２６上には、第一方向に延びる導電線（例えば、タングステン）２８が形成される。導電線２８は、絶縁層（例えば、酸化シリコン）２９の溝内に形成され、ダマシン構造を有する。【００８０】
このデバイス構造の特徴は、アライメントマーク２２Ｂが、絶縁層２１の溝内に満たされた導電層から構成され、かつ、アライメントマーク２２Ｂ上に、可視光を透過する透明材料からなる絶縁層２７が形成されている点にある。【００８１】
C.  デバイス構造の第二例  
図３は、本発明のデバイス構造の第二例を示している。【００８２】
同図（ａ）は、第二例に係わるデバイス構造の平面図であり、同図（ｂ）は、同図（ａ）のＹ−Ｙ線に沿う断面図である。【００８３】
メモリセルアレイエリア内において、絶縁層（例えば、酸化シリコン）２１には、第二方向（紙面に垂直な方向）に延びる溝が形成され、その溝内にダマシン構造を有する導電線（例えば、タングステン）２２Ａが形成される。【００８４】
また、アライメントマークエリア内において、絶縁層２１には、溝が形成され、その溝内に導電層（例えば、タングステン）から構成されるアライメントマーク２２Ｂが形成される。【００８５】
導電線２２Ａ上には、バリアメタル層２３、ポリシリコン層（ダイオード）２４、記録層（Ｅ）２５、及び、電極層２６が形成される。同様に、アライメントマーク２２Ｂ上にも、バリアメタル層２３、ポリシリコン層２４、記録層２５、及び、電極層２６が形成される。【００８６】
メモリセルアレイエリア内において、電極層２６上には、第一方向に延びる導電線（例えば、タングステン）２８が形成される。導電線２８は、絶縁層（例えば、酸化シリコン）２９の溝内に形成され、ダマシン構造を有する。【００８７】
このデバイス構造の特徴は、アライメントマーク２２Ｂが、絶縁層２１の溝内に満たされた導電層から構成され、かつ、アライメントマーク２２Ｂ上に、可視光を透過する透明材料からなる積層構造が形成されている点にある。【００８８】
D.  デバイス構造の第三例  
図４は、本発明のデバイス構造の第三例を示している。【００８９】
このデバイス構造は、半導体基板３１上に、複数のメモリセルアレイ層ＭＡＬ１，ＭＡＬ２，ＭＡＬ３，ＭＡＬ４が積み重ねられた三次元構造を有する
半導体基板３１上には、第一内部接続層(Interconnect layer)ＩＣＡ１が形成され、第一内部接続層ＩＣＡ１上には、複数のメモリセルアレイ層ＭＡＬ１，ＭＡＬ２，ＭＡＬ３，ＭＡＬ４が形成され、複数のメモリセルアレイ層ＭＡＬ１，ＭＡＬ２，ＭＡＬ３，ＭＡＬ４上には、第二内部接続層ＩＣＡ２が形成される。【００９０】
複数のメモリセルアレイ層ＭＡＬ１，ＭＡＬ２，ＭＡＬ３，ＭＡＬ４の各々は、図２又は図３のデバイス構造を有する。【００９１】
即ち、メモリセルアレイエリア内においては、絶縁層２１、バリアメタル層２３、ポリシリコン層２４、記録層２５、及び、電極層２６からなる積層構造が形成される。絶縁層２１は、ダマシン構造の導電線２２Ａを含み、絶縁層２９は、ダマシン構造の導電線２８を含む。【００９２】
アライメントマークエリア内においては、導電層から構成されるアライメントマーク２２Ｂが形成される。【００９３】
第三例では、四つのメモリセルアレイ層ＭＡＬ１，ＭＡＬ２，ＭＡＬ３，ＭＡＬ４について示しているが、メモリセルアレイ層は、一つでもよい。【００９４】
E.  デバイス構造の第四例  
図５は、本発明のデバイス構造の第四例を示している。【００９５】
このデバイス構造は、半導体基板３１上に、複数のメモリセルアレイ層ＭＡＬ１，ＭＡＬ２，ＭＡＬ３，ＭＡＬ４が積み重ねられた三次元構造を有する
半導体基板３１上には、第一内部接続層ＩＣＡ１が形成され、第一内部接続層ＩＣＡ１上には、複数のメモリセルアレイ層ＭＡＬ１，ＭＡＬ２，ＭＡＬ３，ＭＡＬ４が形成され、複数のメモリセルアレイ層ＭＡＬ１，ＭＡＬ２，ＭＡＬ３，ＭＡＬ４上には、第二内部接続層ＩＣＡ２が形成される。【００９６】
複数のメモリセルアレイ層ＭＡＬ１，ＭＡＬ２，ＭＡＬ３，ＭＡＬ４の各々は、図２又は図３のデバイス構造を有する。【００９７】
即ち、メモリセルアレイエリア内においては、絶縁層２１、バリアメタル層２３、ポリシリコン層２４、記録層２５、及び、電極層２６からなる積層構造が形成される。絶縁層２１は、ダマシン構造の導電線２２Ａを含み、絶縁層２９は、ダマシン構造の導電線２８を含む。【００９８】
アライメントマークエリア内においては、最下層のメモリセルアレイ層ＭＡＬ１についてのみ、導電層から構成されるアライメントマーク２２Ｂを有する。【００９９】
第四例では、四つのメモリセルアレイ層ＭＡＬ１，ＭＡＬ２，ＭＡＬ３，ＭＡＬ４について示しているが、最下層のメモリセルアレイ層は、一つでもよい。この場合、第四例は、第三例と同じになる。【０１００】
(2)   製造方法  
A.  第一例  
第一例は、図２のデバイス構造の製造方法に関する。【０１０１】
まず、図６に示すように、ＰＥＰにより、絶縁層２１内に、配線溝及びアライメントマークのための溝をそれぞれ形成する。配線溝は、第二方向（紙面に垂直な方向）に延び、アライメントマークのための溝は、例えば、四角形、円形、楕円形、又は、これらの組み合わせにより構成される。【０１０２】
次に、図７に示すように、スパッタ法により、絶縁層２１上に、配線溝及びアライメントマークのための溝を完全に満たす導電層２２’を形成する。この後、ＣＭＰにより、導電層２２’を研磨すると、図８に示すように、メモリセルアレイエリア内においては、ダマシン構造の導電線（ワード線／ビット線）２２Ａが形成され、また、アライメントマークエリア内においては、アライメントマーク２２Ｂが形成される。【０１０３】
ここで、図７のステップにおいて、導電層２２’がタングステンから構成される場合、タングステンの抵抗率は、約６×１０−６Ω・ｃｍであるから、図８のステップにおいて、導電線２２Ａの厚さ（溝の深さ）は、約２００ｎｍとするのが好ましい。但し、タングステンは、可視光透過率が０％であり、不透明材料である。【０１０４】
ここで、本発明では、アライメントマーク２２Ｂは、溝内の導電層から構成されるため、この後、溝内の導電層を除去する特別ステップは、不要である。即ち、本発明によれば、従来に比べて、ＰＥＰを１回減らすことができる。【０１０５】
具体的には、従来の場合、図９及び図１０に示すように、ＰＥＰにより、レジストパターン３１を形成し、このレジストパターン３１をマスクにして、アライメントマークエリア内の導電層２２Ｂを除去する必要がある。これに対し、本発明では、図９及び図１０に相当するステップは、不要である。【０１０６】
次に、図１１に示すように、絶縁層２１上、導電線２２Ａ上及びアライメントマーク２２Ｂ上に、バリアメタル層２３、ポリシリコン層（ダイオード）２４、記録層２５、及び、電極層２６を順次形成する。【０１０７】
本例（同図（ａ））では、バリアメタル層２３は、厚さ約１０ｎｍのＴｉＮとし、記録層２５は、厚さ約３０ｎｍのＺｎＭｎ２Ｏ４又はＭｎ３Ｏ４とする。ポリシリコン層２４の厚さは、約１５０ｎｍとする。また、電極層２６は、厚さ約２５０ｎｍのＳｎ０．９Ｓｂ０．１Ｏ２とする。【０１０８】
バリアメタル層２３及び記録層２５は、他の層に比べて薄いため、可視光の透過率が１％以上となる。また、記録層２５については、上述の材料を使用すれば、さらに、可視光の透過率が向上する。【０１０９】
ポリシリコン層２４は、元々、透明である。【０１１０】
電極層２６については、厚さ約２５０ｎｍのＳｎ０．９Ｓｂ０．１Ｏ２の場合、可視光の透過率は、９０％である。また、その抵抗率は、８×１０−５Ω・ｃｍであり、電極層２６として問題なく使用可能である。【０１１１】
そして、電極層２６上にレジスト層３２’を形成し、アライメントを行った後に、図１２に示すように、ＰＥＰにより、レジストパターン３２を形成する。【０１１２】
ここで、図１１のステップにおいて、本発明（同図（ａ））では、バリアメタル層２３、ポリシリコン層２４、記録層２５、及び、電極層２６が、全て透明材料から構成されるため、下層のアライメントマーク２２ＢのエッジＥｇを検出することによりアライメントが行われる。【０１１３】
これに対し、従来（同図（ｂ））では、最上層である電極層（アライメントマーク）２６のエッジＥｇを検出することによりアライメントが行われる。【０１１４】
次に、図１３に示すように、レジストパターン３２をマスクにして、ＲＩＥにより、電極層２６、記録層２５、ポリシリコン層２４及びバリアメタル層２３を、順次エッチングする。【０１１５】
このエッチングは、抵抗変化素子の平面形状を確定する。  
即ち、メモリセルアレイエリア内において、このエッチングにより形成される溝は、第一方向に延びる直線と第二方向に延びる直線との組み合わせにより構成される格子状になり、その格子状の溝の間にアレイ状の複数の抵抗変化素子が形成される。【０１１６】
この時、本例では、アライメントマーク２２Ｂ上の電極層２６、記録層２５、ポリシリコン層２４及びバリアメタル層２３についてもエッチングする（同図（ａ））。【０１１７】
この後、レジストパターン３２を除去する。【０１１８】
次に、図１４に示すように、ＣＶＤにより、絶縁層（例えば、酸化シリコン）２７を形成し、図１３のステップにより形成された溝を絶縁層２７により満たす。アライメントマーク２２Ｂ上の溝にも、この絶縁層２７が満たされる。【０１１９】
また、ＣＭＰにより、絶縁層２７の上面は、平坦化される。この時、電極層２６は、絶縁層２７のＣＭＰのストッパとして機能する。【０１２０】
次に、図１５に示すように、電極層２６上及び絶縁層２７上に、絶縁層２９を形成する。また、絶縁層２９の上面を平坦化した後、ＰＥＰにより、絶縁層２９上にレジストパターン３３を形成する。【０１２１】
この時のアライメントは、本発明（同図（ａ））では、アライメントマーク２２ＢのエッジＥｇを検出することにより行われ、従来（同図（ｂ））では、最上層である電極層（アライメントマーク）２６のエッジＥｇを検出することにより行われる。【０１２２】
そして、レジストパターン３３をマスクにして、ＲＩＥにより絶縁層２９をエッチングし、メモリセルアレイエリア内においては、絶縁層２９に第一方向に延びる複数の溝を形成する。【０１２３】
この後、レジストパターン３３を除去する。【０１２４】
次に、図１６に示すように、スパッタにより、電極層２６上及び絶縁層２７，２９上に、導電層（例えば、タングステン）２８を形成する。【０１２５】
また、ＣＭＰにより、導電層２８を研磨し、導電層２８を、絶縁層２９に形成された複数の溝内に残存させる。これにより、メモリセルアレイエリア内の導電層２８は、ダマシン構造の導電線（ビット線／ワード線）になる。【０１２６】
ここで、導電層２８が不透明な材料（例えば、タングステン）から構成される場合でも、アライメントマーク２２Ｂ上の導電層２８は、ＣＭＰにより除去されるため、この後のアライメントに影響を与えることはない。【０１２７】
尚、本例では、アライメントマーク２２Ｂ上の電極層２６、記録層２５、ポリシリコン層２４及びバリアメタル層２３については、図１３のステップで除去しているが、これに代えて、図１５のステップで、導電層２８の除去と共に除去してもよい。【０１２８】
以上のステップにより、図２のデバイス構造が完成する。【０１２９】
ここで、この製造方法は、１つのメモリセルアレイ層を形成する例である。三次元に積み重ねられた複数のメモリセルアレイ層を形成する場合には、上述の製造方法を繰り返し行えばよい。【０１３０】
また、複数のメモリセルアレイ層を形成する場合、図１７に示すように、本発明（同図（ａ））では、最下層を除く、二層目以降のメモリセルアレイ層については、アライメントマーク２２Ｂを省略することができる。【０１３１】
これに対し、従来（同図（ｂ））では、全てのメモリセルアレイ層について、アライメントマークが必要になる。【０１３２】
第一例に係わる製造方法によれば、図２のデバイス構造を容易に得ることができると共に、その製造プロセスにおいて、ＰＥＰ数が少なくなることが分かる。しかも、アライメントは、従来よりも正確に行うことが可能である。【０１３３】
即ち、アライメントマークを最上層の段差で認識する場合には、アライメントマーク上の積層数が多くなると、当然に段差がぼやけてくる。また、この段差を大きくすることは、絶縁層の厚さなどに起因して限界がある。【０１３４】
これに対し、本発明では、以上のような問題は全くなく、アライメントマークのエッジがぼやけることもない。【０１３５】
B.  第二例  
第二例は、図３のデバイス構造の製造方法に関する。【０１３６】
まず、第一例（図６〜図１１）と同じプロセスにより、電極層２６上にレジスト層３２’を形成し、アライメントを行うまでのステップを行う。【０１３７】
第二例では、第一例と同様に、導電線２２Ａは、厚さ（溝の深さ）約２００ｎｍのタングステンとし、バリアメタル層２３は、厚さ約１０ｎｍのＴｉＮとし、記録層２５は、厚さ約３０ｎｍのＺｎＭｎ２Ｏ４又はＭｎ３Ｏ４とする。【０１３８】
また、ポリシリコン層２４の厚さは、約１５０ｎｍとする。さらに、電極層２６は、厚さ約２５０ｎｍのＳｎ０．９Ｓｂ０．１Ｏ２とする。【０１３９】
アライメントは、第一例と同様に、アライメントマーク２２ＢのエッジＥｇを検出することにより行う。【０１４０】
そして、アライメントを行った後に、図１８に示すように、ＰＥＰにより、レジストパターン３２を形成する。【０１４１】
ここで、第一例（図１２）では、アライメントマーク２２Ｂ上のレジストパターン３２が開口となっているのに対し、第二例では、アライメントマーク２２Ｂの上部は、レジストパターン３２により覆われる。【０１４２】
次に、図１９に示すように、レジストパターン３２をマスクにして、ＲＩＥにより、電極層２６、記録層２５、ポリシリコン層２４及びバリアメタル層２３を、順次エッチングする。【０１４３】
このエッチングは、抵抗変化素子の平面形状を確定する。  
即ち、メモリセルアレイエリア内において、このエッチングにより形成される溝は、第一方向に延びる直線と第二方向に延びる直線との組み合わせにより構成される格子状になり、その格子状の溝の間にアレイ状の複数の抵抗変化素子が形成される。【０１４４】
この時、第二例では、アライメントマーク２２Ｂ上の電極層２６、記録層２５、ポリシリコン層２４及びバリアメタル層２３については、エッチングしない（同図（ａ））。【０１４５】
アライメントマーク２２Ｂ上のこれら積層を残しておいても、これら積層は、全て透明材料から構成されるため、この後のアライメントに支障をきたすことはない。【０１４６】
この後、レジストパターン３２を除去する。【０１４７】
次に、図２０に示すように、ＣＶＤにより、絶縁層（例えば、酸化シリコン）２７を形成し、図１９のステップにより形成された格子状の溝を絶縁層２７により満たす。【０１４８】
また、ＣＭＰにより、絶縁層２７の上面は、平坦化される。この時、電極層２６は、絶縁層２７のＣＭＰのストッパとして機能する。【０１４９】
次に、図２１に示すように、電極層２６上及び絶縁層２７上に、絶縁層２９を形成する。また、絶縁層２９の上面を平坦化した後、ＰＥＰにより、絶縁層２９上にレジストパターン３３を形成する。【０１５０】
この時のアライメントは、第一例と同様に、アライメントマーク２２ＢのエッジＥｇを検出することにより行われる（同図（ａ））。【０１５１】
そして、レジストパターン３３をマスクにして、ＲＩＥにより絶縁層２９をエッチングし、メモリセルアレイエリア内においては、絶縁層２９に第一方向に延びる複数の溝を形成する。【０１５２】
この後、レジストパターン３３を除去する。【０１５３】
次に、図２２に示すように、スパッタにより、電極層２６上及び絶縁層２７，２９上に、導電層（例えば、タングステン）２８を形成する。【０１５４】
また、ＣＭＰにより、導電層２８を研磨し、導電層２８を、絶縁層２９に形成された複数の溝内に残存させる。これにより、メモリセルアレイエリア内の導電層２８は、ダマシン構造の導電線（ビット線／ワード線）になる。【０１５５】
ここで、導電層２８が不透明な材料（例えば、タングステン）から構成される場合でも、アライメントマーク２２Ｂ上の導電層２８は、ＣＭＰにより除去されるため、この後のアライメントに影響を与えることはない。【０１５６】
以上のステップにより、図３のデバイス構造が完成する。【０１５７】
ここで、この製造方法は、１つのメモリセルアレイ層を形成する例である。三次元に積み重ねられた複数のメモリセルアレイ層を形成する場合には、上述の製造方法を繰り返し行えばよい。【０１５８】
また、複数のメモリセルアレイ層を形成する場合、図２３に示すように、本発明（同図（ａ））では、最下層を除く、二層目以降のメモリセルアレイ層については、アライメントマーク２２Ｂを省略することができる。【０１５９】
これに対し、従来（同図（ｂ））では、全てのメモリセルアレイ層について、アライメントマークが必要になる。【０１６０】
第二例に係わる製造方法によれば、第一例と同様に、図３のデバイス構造を容易に得ることができると共に、その製造プロセスにおいて、ＰＥＰ数が少なくなることが分かる。しかも、アライメントは、従来よりも正確に行うことが可能である。【０１６１】
即ち、アライメントマークを最上層の段差で認識する場合には、アライメントマーク上の積層数が多くなると、当然に段差がぼやけてくる。また、この段差を大きくすることは、絶縁層の厚さなどに起因して限界がある。【０１６２】
これに対し、本発明では、以上のような問題は全くなく、アライメントマークのエッジがぼやけることもない。【０１６３】
C.  第三例  
第三例は、導電線２２Ａ及びアライメントマーク２２Ｂを透明材料から構成する点に特徴を有する。【０１６４】
第三例は、上述の第一及び第二例において、導電線２２ＡをＺｎ０．９８Ａｌ０．０２Ｏとしたものである。その他については、上述の第一及び第二例と同じである。従って、第三例では、図６〜図１７の製造プロセス、又は、図１８〜図２３の製造プロセスがそのまま適用される。【０１６５】
Ｚｎ０．９８Ａｌ０．０２Ｏの抵抗率は、２×１０−４Ω・ｃｍであるから、導電線２２Ａの厚さ（溝の深さ）は、２μｍとするのが好ましい。この材料の可視光の透過率は、８５％である。【０１６６】
第一及び第二例では、導電線２２Ａが不透明材料であるのに対し、第三例では、導電線２２Ａが透明材料である。第三例では、導電線２２Ａが透明材料であるため、アライメントマーク２２Ｂも透明材料となる。【０１６７】
ここで、第三例において、絶縁層（例えば、酸化シリコン）２１とアライメントマーク（Ｚｎ０．９８Ａｌ０．０２Ｏ）との境界を認識できるか、という懸念が生じるが、材料の違い（光透過率の違い）により、その境界を明暗で把握することは可能である。【０１６８】
第三例に係わる製造方法によれば、導電線２２Ａ及びアライメントマーク２２Ｂが透明材料から構成される。これは、クリーンルーム内で使用する不透明材料（例えば、タングステン）の堆積ステップを省略できることを意味する。【０１６９】
但し、Ｚｎ０．９８Ａｌ０．０２Ｏの抵抗率は、タングステンの抵抗率よりも高いため、第三例を適用するに当っては、透明材料を使用することによる取り扱い上のメリットと、それを使用することによって導電線が厚くなるというデメリットとを勘案して、第三例を採用するか否かを決定する。【０１７０】
(3)   その他  
上述の実施例では、本発明をクロスポイント型抵抗変化メモリに適用した場合の例について説明した。しかし、本発明は、これ以外の情報記録再生装置にも適用可能である。即ち、本発明は、アライメントマークが形成された絶縁層上に記録層及び電極層が積み重ねされる構造を有する情報記録再生装置の全てに適用可能である。【０１７１】
５．  むすび  
本発明によれば、新たなアライメント技術により情報記録再生装置の製造コストを低減できる。【０１７２】
本発明の例は、上述の実施例に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施例に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施例に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施例の構成要素を適宜組み合わせてもよい。
【産業上の利用可能性】
【０１７３】
本発明は、抵抗変化材料を記録媒体とする情報記録再生装置、特に、抵抗変化素子をメモリセルとする抵抗変化メモリに有効である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【国際調査報告】
2010103609.tif 000026
2010103609.tif 000027
2010103609.tif 000028
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