(57)【要約】  ＩＱ信号を復調する際に，振幅値の補正に長時間を要することのない直交ミキサを提供する。直交ミキサは，第１の信号（ＩＮ）と第２の信号（ＣＬＫＩ）および第４の信号（ＣＬＫＩＢ）とを入力し，乗算によって導かれる第６の信号（ＭＩＸＣ＿Ｉ）を出力する第１の周波数変換部（１２）と，第１の信号と第３の信号（ＣＬＫＱ）および第５の信号（ＣＬＫＱＢ）とを入力し，乗算によって導かれる第７の信号（ＭＩＸＣ＿Ｑ）を出力する第２の周波数変換部（１３）と，第６の信号と第３の信号および第５の信号とを入力とし，第８の信号（ＭＩＸ＿Ｉ）を出力する第１の振幅補正部（１４）と，第７の信号と第２の信号および第４の信号とを入力とし，第９の信号（ＭＩＸ＿Ｑ）を出力する第２の振幅補正部（１５）を有することを特徴とする。
2011004737.tif 000002
【特許請求の範囲】
【請求項１】
第１の信号と、第２および第４の信号との乗算によって導かれる第６の信号を出力する第１の周波数変換部と、
第１の信号と、第３および第５の信号との乗算によって導かれる第７の信号を出力する第２の周波数変換部と、
第６の信号と、第３および第５の信号との乗算によって導かれる第８の信号を出力する第１の振幅補正部と、
第７の信号と、第２および第４の信号との乗算によって導かれる第９の信号を出力する第２の振幅補正部を有することを特徴とする、直交ミキサ。
【請求項２】
前記第２，３，４，５の信号は、
第２の信号が立ち下がるとき、第３の信号は立ち上がり、
第３の信号が立ち下がるとき、第４の信号は立ち上がり、
第４の信号が立ち下がるとき、第５の信号は立ち上がり、
第５の信号が立ち下がるとき、第２の信号は立ち上がることを特徴とする請求項１に記載の直交ミキサ。
【請求項３】
前記第２の信号がハイレベルにある時間の中心値と、前記第３の信号がハイレベルにある時間の中心値との時間差が４分の１周期に相当し、
前記第３の信号がハイレベルにある時間の中心値と、前記第４の信号がハイレベルにある時間の中心値との時間差が４分の１周期に相当し、
前記第４の信号がハイレベルにある時間の中心値と、前記第５の信号がハイレベルにある時間の中心値との時間差が４分の１周期に相当し、
前記第５の信号がハイレベルにある時間の中心値と、前記第２の信号がハイレベルにある時間の中心値との時間差が４分の１周期に相当することを特徴とする請求項２に記載の直交ミキサ。
【請求項４】
前記第１の周波数変換部の利得は、第２および第４の信号のデューティ比に依存し、
前記第２の周波数変換部の利得は、第３および第５の信号のデューティ比に依存し、
前記第１の振幅補正部の利得は、第３および第５の信号のデューティ比に依存し、
前記第２の振幅補正部の利得は、第２および第４の信号のデューティ比に依存すること
を特徴とする請求項３に記載の直交ミキサ。
【請求項５】
前記第１と第２の周波数変換部の利得の比と前記第１と第２の振幅補正部の利得の比は、
互いに逆数の関係にあることを特徴とする請求項４に記載の直交ミキサ。
【請求項６】
前記第１の振幅補正部は、固定の変換利得を有する第１の電圧電流変換素子と、前記第３および第５の信号のデューティ比に比例した変換利得を有する第２の電圧電流変換素子を有し、
前記第２の振幅補正部は、固定の変換利得を有する第３の電圧電流変換素子と、前記第２および第４の信号のデューティ比に比例した変換利得を有する第４の電圧電流変換素子を有することを特徴とする、請求項５に記載の直交ミキサ。
【請求項７】
前記第２の電圧電流変換素子は、固定の変換利得を有する第５の電圧電流変換素子と、
前記第５の電圧電流変換素子が出力する電流を、前記第３および第５の信号のデューティ比に比例する時間間隔を間欠的に取り出す第１の開閉素子とを含み、
前記第４の電圧電流変換素子は、固定の変換利得を有する第６の電圧電流変換素子と、
前記第６の電圧電流変換素子が出力する電流を、前記第２および第４の信号のデューティ比に比例する時間間隔を間欠的に取り出す第２の開閉素子とを含むことを特徴とする、請求項６に記載の直交ミキサ。
【請求項８】
前記第１の開閉素子は、前記第５の電圧電流変換素子が出力する電流の経路に対して直列に接続され、
前記第２の開閉素子は、前記第６の電圧電流変換素子が出力する電流の経路に対して直列に接続されることを特徴とする、請求項７に記載の直交ミキサ。
【請求項９】
前記第１の開閉素子は、前記第５の電圧電流変換素子に対して供給される電圧または電流の経路に直列に接続され、
前記第２の開閉素子は、前記第６の電圧電流変換素子に対して供給される電圧または電流の経路に直列に接続されることを特徴とする、請求項７に記載の直交ミキサ。
【請求項１０】
前記第１及び第３の電圧電流変換素子の変換利得と、前記第５及び第６の電圧電流変換素子の変換利得の比は、円周率をπとしたときに、（１−π／２）：πであることを特徴とする、請求項７に記載の直交ミキサ。
【請求項１１】
前記周波数変換部は、ダブルバランス構成であることを特徴とする請求項１に記載の直交ミキサ。
【請求項１２】
前記振幅補正部は、並列に配置したＣＭＯＳトランスミッションゲートによりＯＲ演算がなされることを特徴とする請求項１記載の直交ミキサ。
【請求項１３】
前記振幅補正部は、ＣＭＯＳインバータの電源端子側と接地端子側に、それぞれＰＭＯＳとＮＭＯＳを開閉素子として接続していることを特徴とする請求項１記載の直交ミキサ。
【請求項１４】
前記振幅補正部は、並列に配置したＰＭＯＳおよびＮＭＯＳによってＯＲ演算を行っていることを特徴とする請求項１記載の直交ミキサ。
【請求項１５】
前記振幅補正部の後段に負荷を備え、
前記負荷は、入出力端子を短絡した電圧電流変換器を備え、振幅補正部初段の電圧電流変換器とあわせて、１次の低域通過型フィルタを形成し、振幅補正部の初段の電圧電流変換器と、負荷の電圧電流変換器を同一の回路で構成することを特徴とする請求項６記載の直交ミキサ。
【請求項１６】
前記負荷は、Ｉ経路とＱ経路の間に、クロスカップルするように電圧電流変換器を接続することで、１次の複素バンドパスフィルタを形成したことを特徴とする請求項１５記載の直交ミキサ。
【請求項１７】
前記振幅補正部は、電圧電流変換器の代わりに、片側の端子が演算増幅器の仮想接地点に接続された抵抗素子を用いることを特徴とする請求項１記載の直交ミキサ。
【請求項１８】
前記振幅補正部は、開閉素子として用いているＮＭＯＳを並列に並べることで、ＯＲ演算を行っていることを特徴とする請求項１記載の直交ミキサ。
【請求項１９】
前記電圧電流変換器は、制御信号のデューティ比に比例するＤＣ制御電圧を、チャージポンプと低域通過型フィルタによって生成し、その制御電圧によって電圧電流変換利得を制御することを特徴とする請求項１記載の直交ミキサ。
【請求項２０】
前記振幅補正部は、電圧電流変換器の変換利得を制御するクロック信号として、それぞれ第２の信号、第３の信号を使っていることを特徴とする請求項１記載の直交ミキサ。
【請求項２１】
第１の信号と第２，４の信号の乗算によって導かれる第６の信号を出力し、
第１の信号と第３，５の信号の乗算によって導かれる第７の信号を出力するステップと、
第６の信号の振幅を、第３，５の信号のデューティ比に比例した利得を有する素子を含むブロックによって調整し、
第７の信号の振幅を、第２，４の信号のデューティ比に比例した利得を有する素子を含むブロックによって調整するステップと、を有することを特徴とする周波数変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つの信号の乗算を行うことにより異なる周波数の復調信号を得るミキサ、特に、互いに直交する関係にある復調信号を得る直交ミキサに関する。
【背景技術】
【０００２】
近年、無線通信システムに用いられる変調方式は、周波数の利用効率を高めるために、互いに直交する関係にある２つのベースバンド信号を送受信時に使用する。この２つの信号は、それぞれ、Ｉ信号、Ｑ信号と呼ばれる。このＩ、Ｑ信号は、送信時に変調され、受信時に復調される。この際、受信側では、Ｉ、Ｑ信号の９０度の位相差を正確に復調する直交ミキサが必要となる。
図９に、特許文献１に記載の直交ミキサを示す。図２Ａは、その局部発振器（ＬＯ：Ｌｏｃａｌ  Ｏｓｃｉｌｌａｔｏｒ）信号の動作波形を示す図である。本ミキサでは、デューティ比が５０％で、位相が互いに９０度ずれたＬＯ信号（ＬＯ＿Ｉ、ＬＯ＿Ｑ）の代わりに、デューティ比が２５％で、互いに位相が９０度ずれたクロック信号（ＣＬＫＩ、ＣＬＫＱ、ＣＬＫＩＢ、ＣＬＫＱＢ）を用いることで、受信した無線周波数（ＲＦ：Ｒａｉｏ  Ｆｒｅｑｕｅｎｃｙ）帯の電圧信号を電流に変換する回路（トランジスタ）を、Ｉ側とＱ側で共有している。これは、電圧電流変換回路をＩ側とＱ側で別々に用意する場合に、各々の変換利得がばらつくと、復調されたＩ信号およびＱ信号の振幅に誤差が生じるという問題を避けるためである。
また、図２Ｂに示したように、ＬＯ＿ＩとＬＯ＿Ｑの位相差が９０度からずれている場合においても、それらを用いて生成された４相クロックの位相関係は、正確に９０度ずつ異なるという特徴を持つため、正確に直交関係にあるＩＱ信号を復調することができる。
特許文献２には、図２１に示すようにＩ信号およびＱ信号の振幅誤差を補正するモードを備えた無線回路の構成が示してある。上記構造では、アイドルスロット中に、直交変調器の出力信号を試験信号として直接直交復調器に入力し、得られたＩ信号とＱ信号の振幅が等しくなるように補正値を更新する技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−０６０４４１号公報
【特許文献２】特開２００９−０６０１７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
直交ミキサは、ＬＯ＿ＩとＬＯ＿Ｑの位相差が９０度からずれを生じてしまった場合、復調されたＩＱ信号間に生じる振幅誤差を補正する必要がある。しかし、特許文献１、２に開示された直交ミキサでは、振幅誤差を補正するにあたり長い時間を要するという点で問題があった。
特許文献１に記載の直交ミキサでは、負荷となっている抵抗の値を調整することにより、ＩＱ間における振幅誤差の補正を行う。ただし、補正のためにはあらかじめ抵抗に可変機能を持たせることが必要になる。また、補正値を決めるためには、誤差量を長時間積分して微小な振幅誤差を検出する必要があるため、長い時間を要する。
また特許文献２の技術では、直交変調器の出力信号を試験信号として直接直交復調器に入力し、得られたＩ信号とＱ信号の振幅が等しくなるように補正値の更新を行う手段が必要となる。
本発明の目的は、ＩＱ信号を復調する際に、振幅値の補正に長時間を要することのない直交ミキサを提供することである。
【課題を解決するための手段】
【０００５】
本発明の直交ミキサは、第１の信号と第２および第４の信号とを入力し乗算によって導かれる第６の信号を出力する第１の周波数変換部と、第１の信号と第３および第５の信号とを入力し、乗算によって導かれる第７の信号を出力する第２の周波数変換部と、第６の信号と第３および第５の信号とを入力とし、第８の信号を出力する第１の振幅補正部と、第７の信号と、第２および第４の信号とを入力とし、第９の信号を出力する第２の振幅補正部を有することを特徴とする。
【発明の効果】
【０００６】
本発明の直交ミキサは、振幅値の補正に長時間を要することなく、ＩＱ信号の復調を行うことができる。
【図面の簡単な説明】
【０００７】
図１は、本発明の第１の実施形態を示す図である。
図２Ａは、本発明の第１の実施形態の動作に必要なクロック信号のタイミングを示す図である。
図２Ｂは、本発明の第１の実施形態の動作に必要なクロック信号のタイミングを示す図である。
図３は、本発明の第１の実施形態に用いられる周波数変換部を示す図である。
図４は、本発明の第１の実施形態に用いられる振幅補正部を示す図である。
図５は、本発明の第１の実施形態に用いられる周波数変換部の具体的な回路を示す図である。
図６Ａは、本発明の第１の実施形態の振幅補正部に用いられる電圧電流変換器を示す図である。
図６Ｂは、本発明の第１の実施形態の振幅補正部に用いられる負荷を示す図である。
図７Ａは、本発明の第１の実施形態の動作に必要なクロック信号を生成する回路を示す図である。
図７Ｂは、本発明の第１の実施形態の動作に必要なクロック信号を生成する回路を示す図である。
図７Ｃは、本発明の第１の実施形態の動作に必要なクロック信号を生成する回路を示す図である。
図８は、本発明の第２の実施形態に用いられる周波数変換部を示す図である。
図９は、本発明の第２の実施形態に用いられる周波数変換部の具体的な回路を示す図である。
図１０は、本発明の第３の実施形態の振幅補正部に用いられる電圧電流変換器を示す図である。
図１１は、本発明の第４の実施形態の振幅補正部に用いられる電圧電流変換器を示す図である。
図１２は、本発明の第５の実施形態の振幅補正部に用いられる電圧電流変換器を示す図である。
図１３は、本発明の第６の実施形態の振幅補正部に用いられる負荷を示す図である。
図１４は、本発明の第７の実施形態の振幅補正部に用いられる負荷を示す図である。
図１５は、本発明の第８の実施形態の振幅補正部に用いられる電圧電流変換器を示す図である。
図１６は、本発明の第９の実施形態の振幅補正部に用いられる電圧電流変換器を示す図である。
図１７Ａは、本発明の第１０の実施形態の振幅補正部に用いられる電圧電流変換器を示す図である。
図１７Ｂは、本発明の第１０の実施形態の振幅補正部に用いられる電圧電流変換器の具体的な回路を示す図である。
図１７Ｃは、本発明の第１０の実施形態の振幅補正部に用いられる電圧電流変換器の具体的な回路を示す図である。
図１８は、本発明の第１１の実施形態の振幅補正部に用いられる電圧電流変換器の具体的な回路を示す図である。
図１９は、本発明の第１１の実施形態の振幅補正部に用いられる電圧電流変換器の具体的な回路を示す図である。
図２０は、本発明の第１１の実施形態の動作に必要なクロック信号のタイミングを示す図である。
図２１は、特許文献２記載の信号およびＱ信号の振幅を補正する無線回路の構成を示す図である。
【発明を実施するための形態】
【０００８】
〔第１の実施形態〕
次に、本実施形態について図面を参照して詳細に説明する。なお、以下で説明する全ての図面において、同一の構成要素には同一の符号を付加し、適宜説明を省略する。
［構造の説明］図１は本実施形態の第１の実施形態である直交ミキサを示す図である。
図２Ａは、本実施形態の直交ミキサに関わるクロック信号の動作波形の図である。本実施形態の直交ミキサは、周波数変換部１０と振幅補正部１１とで構成される。
数百ＭＨｚ以上の高周波信号は、データを変調させたり、データを復調させたりするには、回路設計が複雑となり、製品コストが高くなってしまうという問題点があった。そこで、周波数変換部１０は、復調を行うために受信信号（ＲＦ信号）にクロック信号を入力することで周波数を引き下げる機能を有している。
図１に示すように、周波数変換部１０は、Ｉ側の信号処理を行うＩ側周波数変換部１２とＱ側の信号処理を行うＱ側周波数変換部１３とを有している。Ｉ側周波数変換部１２は、ＲＦ信号（受信信号）と、図２Ａに示したクロック信号ＣＬＫＩ、ＣＬＫＩＢとが入力されると、両者を乗算することによりＲＦ信号より低い周波数であるベースバンドまたは第２中間周波数の信号をＭＩＸＣ＿Ｉとして出力する。
同様に、Ｑ側周波数変換部１３は、ＲＦ信号（受信信号）と、ＣＬＫＱ、ＣＬＫＱＢとが入力されると、両者を乗算することによりＲＦ信号より低い周波数であるベースバンドまたは第２中間周波数の信号をＭＩＸＣ＿Ｑといして出力する。
また振幅補正部１１は、Ｉ側の信号処理を担うＩ側振幅補正部１４とＱ側の信号処理を担うＱ側振幅補正部１５とを有している。Ｉ側振幅補正部１４は、Ｉ側周波数変換部１２と接続しており、ＭＩＸＣ＿Ｉと、ＣＬＫＱ、ＣＬＫＱＢとが入力されると、両者を乗算することによりＲＦ信号より低い周波数であるベースバンドまたは中間周波数帯の信号をＭＩＸ＿Ｉとして出力する。同様に、Ｑ側振幅補正部１５はＱ側周波数変換部１３と接続しており、ＭＩＸＣ＿Ｑと、ＣＬＫＩ、ＣＬＫＩＢとが入力されると、両者を乗算することによりＲＦ信号より低い周波数であるベースバンドまたは中間周波数帯の信号をＭＩＸ＿Ｑとして出力する。
ここで、ＲＦ信号が第１の信号に、ＣＬＫＩ、ＣＫＬＱ、ＣＬＫＩＢ、ＣＬＫＱＢがそれぞれ第２，３，４，５の信号に、ＭＩＸＣ＿Ｉ、ＭＩＸＣ＿Ｑがそれぞれ第６，７の信号に、ＭＩＸ＿Ｉ、ＭＩＸＱがそれぞれ第８，９の信号に対応する。
［作用・動作の説明］以下、各部の構成例を挙げながら、動作を説明する。
図３に、周波数変換部１０の構成例を示す。周波数変換部１０は、ＲＦ帯の電圧信号を電流に変換する電圧電流変換回路３１と、電流が出力される経路を選択するための開閉素子３２、３３、３４、３５と、電流を再び電圧に変換するための負荷３６、３７とを備えている。開閉素子３２と開閉素子３３は、負荷３６の両端に接続している。負荷３６の両端に出現する信号がＭＩＸＣ＿Ｉである。また開閉素子３４と開閉素子３５は、負荷３７の両端に接続している。負荷３７の両端に出現する信号がＭＩＸＣ＿Ｑである。
以下に本実施形態の周波数変換部１０の動作について説明する。周波数変換部１０に入力された電圧信号は、電圧電流変換器３１によって電流に変換される。電圧電流変換器３１は、Ｉ側とＱ側で共用しているため、トランジスタのばらつきがＩＱ間の誤差としては現れない。
なお本実施形態では、図２Ａに示したような、理想的なＬＯ信号が得られ、その論理積演算をすることにより、デューティ比が２５％であり、位相が互いに９０度ずれたクロック信号ＣＬＫＩ、ＣＬＫＱ、ＣＬＫＩＢ、ＣＬＫＱＢが得られる場合を考える。なお、本実施形態はクロック信号を用いた場合を記載しているが、これに限定されずＬＯ信号を用いてもよい。
電圧電流変換器３１の出力電流は、ＣＬＫＩがハイレベルにあるとき、開閉素子３２が閉じることで正相出力端子へ流れる。また電圧電流変換器３１の出力電流は、ＣＬＫＩＢがハイレベルにあるとき開閉素子３３がとじることで負相出力端子へ流れる。
同様に、電圧電流変換器３１の出力電流は、ＣＬＫＱがハイレベルにあるときはＱ側の正相出力端子へ流れ、またＣＬＫＱＢがハイレベルにあるときはＱ側の負相出力端子へ流れる。
上記のように、ＲＦ信号（受信信号）は、電圧電流変換器３１により電流に変換され、クロック信号がそれぞれの端子に入力されることにより、ＲＦ信号とクロック信号とが乗算を行い、周波数を引き下げる周波数変換が行われる。
図２Ａのように、位相差にずれがなく理想的な２５％のＣＬＫＩ、ＣＬＫＱ、ＣＬＫＩＢ、ＣＬＫＱＢが得られる場合について説明する。各々の端子は、同じ時間だけ電流が振り分けられて再び電圧に変換されるので、Ｉ側の出力ＭＩＸＣ＿Ｉの振幅と、Ｑ側の出力ＭＩＸＣ＿Ｑの振幅は、等しくなる。
次に、温度変化や電源電圧などの変化などにより、図２Ｂのように、ＬＯ＿ＩとＬＯ＿Ｑの位相差が、９０度から（δ×３６０）度ずれてしまう場合の動作を考える。上記の場合、生成されるＣＬＫＩ（またはＣＬＫＩＢ）、ＣＬＫＱ（またはＣＬＫＱＢ）のデューティ比は、それぞれ（１／４＋δ）、（１／４−δ）となる。
したがってＣＬＫＩは、Ｉ側の正相出力端子へ（１／４＋δ）の時間比で電流が振り分けられる。ＣＬＫＱは、Ｑ側の正相出力端子へは、（１／４−δ）の時間比で電流が振り分けられる。ＣＬＫＩＢは、ＩＢ側の負相出力端子へは、（１／４＋δ）の時間比で電流が振り分けられる。ＣＬＫＱＢは、ＱＢ側の負相出力端子へは、（１／４−δ）の時間比で電流が振り分けられる。
上記の過程における周波数変換部のＩ側の出力ＭＩＸＣ＿Ｉの振幅と、Ｑ側の出力ＭＩＸＣ＿Ｑの振幅の比は、近似的に次式のようになる。
【数１】
2011004737.tif 000003
なお上記の近似は、δが十分小さいときに成り立つ。一方、ＣＬＫＩとＣＬＫＱ、ＣＬＫＱとＣＬＫＩＢ、ＣＬＫＩＢとＣＬＫＱＢ、ＣＬＫＱＢとＣＬＫＩの位相差は、δに依らず９０度の関係が保たれているので、Ｉ側の出力ＭＩＸＣ＿Ｉと、Ｑ側の出力ＭＩＸＣ＿Ｑの位相差は９０度からのずれはない。
次に図４に、本実施形態の振幅補正部１１の構成例を示す。振幅補正部１１は、電圧電流変換器４１、４２、４３、４４と、電流を再び電圧に変換するための負荷４５、４６とで構成される。
電圧電流変換器４１、４３の変換利得は、（２−π／２）である。また電圧電流変換器４２と４４は、制御端子を有しており、制御端子に入力される制御クロック信号のデューティ比ｄに比例した変換利得を持っている。
電圧電流変換器４２の制御端子には、ＣＬＫＱとＣＬＫＱＢのＯＲ演算の結果が与えられる。電圧電流変換器４４の制御端子には、ＣＬＫＩとＣＬＫＩＢのＯＲ演算の結果が与えられる。なお電圧電流変換器４２は、デューティ比がｄＱの制御クロック信号が入力される。同様に電圧電流変換器４４は、デューティ比がｄＩの制御クロック信号が入力される。
電圧電流変換器４２に入力される制御クロック信号のデューティ比をｄＱとしたとき、電圧電流変換器４１と電圧電流変換器４２の変換利得の比は、（２−π／２）：πｄＱとなる。また電圧電流変換器４４に入力される制御クロック信号のデューティ比をｄＩとしたとき、電圧電流変換器４３と電圧電流変換器４４の変換利得の比は、（２−π／２）：πｄＩとなる。
以下に本実施形態の振幅補正部１１の動作について説明する。まず、図２Ａのように位相差にずれがなく理想的な２５％のＣＬＫＩ、ＣＬＫＱ、ＣＬＫＩＢ、ＣＬＫＱＢが得られる場合について説明する。このとき、ｄＱ＝ｄＩ＝１／２であるから、Ｉ側の電圧電流変換器４１と電圧電流変換器４２の合計の変換利得ＧｍＩは、（２−π／２）＋π×１／２＝１となる。また同様にＱ側の電圧電流変換器４３と４４の合計の変換利得ＧｍＱは、（２−π／２）＋π×１／２＝１なり、ＧｍＩとＧｍＱの比は１となる。
次に、温度変化や電源電圧などの変化などにより、図２Ｂのように、ＬＯ＿ＩとＬＯ＿Ｑの位相差が、９０度から（δ×３６０）度ずれてしまう場合の動作を考える。このとき生成されるＣＬＫＩ（またはＣＬＫＩＢ）のデューティ比は（１／４＋δ）となり、ｄＱは２×（１／４＋δ）＝（１／２＋２δ）となる。一方、ＣＬＫＱ（またはＣＬＫＱＢ）のデューティ比は（１／４−δ）となり、ｄＩ＝２×（１／４−δ）＝（１／２−２δ）となる。
したがって、ＧｍＩ∝（２−π／２）＋π×（１／２＋２δ）∝（１−πδ）、ＧｍＱ∝（２−π／２）＋π×（１／２−２δ）∝（１＋πδ）となる。振幅補正部１１の、Ｉ側とＱ側の負荷が等しければ、本振幅補正部の、Ｉ側とＱ側の電圧利得の比は、電圧電流変換器の変換利得の比になり、次式で表される。
【数２】
2011004737.tif 000004
〔効果の説明〕
式（１）と式（２）に示したとおり、本実施形態における直交ミキサは、図２ＢのようなＬＯ＿ＩとＬＯ＿Ｑの位相差が９０度から（δ×３６０）度ずれたとしても、周波数変換部１０で発生するＩＱ間の振幅比と、振幅補正部１１とのＩＱ間の利得の比は逆数の関係となる。
つまり本実施形態における直交ミキサは、周波数変換部１０と振幅補正部１１とを縦続接続することで、クロック信号の位相差のずれによりクロック信号のデューティ比がＩ側とＱ側で異なった場合においても、周波数変換部１０で発生する振幅誤差を自動的に補正することができる。
以上の本実施形態の直交ミキサは、素子値を調整するためにあらかじめ可変機能を用意しておく必要はなく、また発生誤差を検出するために、長時間にわたって誤差を積分する必要もない。
また本実施形態の直交ミキサは、ＬＯの位相誤差は随時、振幅補正部で補正されるため、温度や電源電圧などの変化に対して常に追従することができる。したがって、復調されたＩＱ信号の補正において別途手段を設ける必要がなく、位相誤差、振幅誤差を低減することができる。なお、本直交ミキサは、ＲＦ信号の代わりに、第１中間周波数の信号を本直交ミキサに入力し、ベースバンドまたは第２中間周波数の信号を出力する用途においても利用可能である。
さらに本実施形態は、ベースバンドまたは中間周波数帯の信号を本直交ミキサに入力し、ＲＦ信号を出力する用途においても利用可能である。また、ＬＯ＿Ｉ、ＬＯ＿Ｑ、ＬＯ＿ＩＢ、ＬＯ＿ＱＢや、ＣＬＫＩ、ＣＬＫＱ、ＣＬＫＩＢ、ＣＬＫＱＢの位相関係は、受信する所望信号周波数と、ＬＯ周波数の大小によって適宜反転させてもよい。
なお以下に周波数変換部１０と振幅補正部１１の具体的な回路について説明する。
図５は、周波数変換部１０の具体的な回路例である。図５においては、受信信号が入力されるＮＭＯＳトランジスタ（以下ＮＭＯＳ）は、電圧電流変換器３１に対応する。また電流の流れる経路を切り替える４個のＮＭＯＳは、開閉素子３２、３３、３４、３５に対応する。抵抗と容量を並列に接続した回路は、負荷３６、３７に対応する。
図６Ａは、本実施形態における振幅補正部１１で用いられる、制御信号のデューティ比に比例する変換利得を持つ電圧電流変換器４２、４４の具体的な回路例である。本電圧電流変換器４２、４４は、ＣＭＯＳインバータと、ＣＭＯＳトランスミッションゲートを基本に構成している。
以下、電圧電流変換器４４の動作について詳細に説明するが、電圧電流変換器４４についても同様である。
図６Ａ中には、図４中のＯＲゲートと、その結果を反転するためのＮＯＴゲートが示してある。Ｉ側の電圧電流変換器４２に着目すると、制御クロック信号ＣＬＫＱとＣＬＫＱＢは、ＯＲゲートに入力され、その出力電圧がＣＭＯＳトランスミッションゲートのＮＭＯＳおよびＰＭＯＳトランジスタ（以下ＰＭＯＳ）のゲート端子に入力される。
ＣＭＯＳトランスミッションゲートは、開閉素子として用いる。そして、ＣＭＯＳトランスミッションゲートは、ＣＬＫＱがハイレベルにあるときＣＭＯＳインバータによって電流に変換された信号が流れる経路を出力端子側に接続し、ＣＬＫＱＢがハイレベルにあるときＣＭＯＳインバータによって電流に変換された信号が流れる経路を固定電位側に接続する。
ここで、ＣＭＯＳトランスミッションゲートのＮＭＯＳはゲート端子がハイレベルのときに導通状態、ＰＭＯＳはゲート端子がローレベルのときに導通状態となる。本実施例の電圧電流変換器の時間平均的にみた変換利得は、ＣＭＯＳインバータの電圧電流変換利得に、ＣＬＫＱまたはＣＬＫＱＢのデューティ比が乗算された式で表される。
なお、ＣＭＯＳトランスミッションゲートは、ＣＭＯＳインバータの出力電流を、ＣＬＫＱとＣＬＫＱＢの論理和（ＯＲゲートの出力）あるいは、ＣＬＫＩとＣＬＫＩＢの論理和（ＯＲゲートの出力）で規定された時間間隔で、間欠的に取り出す。
すなわち、電圧電流変換器４２は、ＣＭＯＳインバータの電圧電流変換利得をπとし、制御信号のデューティ比をｄとすれば、変換利得πｄを得られる。
次に、振幅補正部１１における圧電流変換器４１変換利得が（２−π／２）を得る方法について説明する。このような電圧電流変換器４１は、変換利得がπのＣＭＯＳインバータと回路構成を同一とし、ＭＯＳＦＥＴのゲートの幅を（２−π／２）／π倍にする方法が最も容易である。制御端子は、常にハイレベルを与えておけば、実効的な変換利得がそのまま（２−π／２）である電圧電流変換器４１が得られる。
なおＣＭＯＳインバータの電圧電流変換利得をπまたは（２−π／２）としたが、本実施形態における重要点は、それらの比である。つまり本実施形態の直交ミキサは、適当な係数が各々の変換利得にかけられていてもよい。すなわち任意の係数ｋに対して、ＣＭＯＳインバータの電圧電流変換利得は、ｋπおよびｋ（２−π／２）となっていても、振幅補正部１１の機能が失われることはない。
また図６Ａは、開閉素子として、ＮＭＯＳとＰＭＯＳを相補的に用いたＣＭＯＳトランスミッションゲートを使っているが、ＮＭＯＳまたはＰＭＯＳどちらかだけでもよい。開閉素子としてＮＭＯＳを用いるかＰＭＯＳを用いるかは、導通状態にあるときのトランジスタのゲート・ソース間電圧の絶対値を大きく印加できる方を選ぶとよい。
たとえば、信号経路のＤＣ電圧レベルが０．４Ｖ、論理ゲートのハイレベルの電圧が１．０Ｖ、ローレベルが０Ｖであるとき、ＮＭＯＳを用いればゲート・ソース間電圧０．６Ｖ確保できるが、ＰＭＯＳを用いるとゲート・ソース間電圧を０．４Ｖしか確保できない。この場合、ＮＭＯＳを開閉素子として用いたほうが、オン抵抗を小さくでき、より理想的な開閉素子に近づけことができる。
ただし、この例は信号振幅が小さいとみなせる場合であり、信号振幅に応じてゲート・ソース間電圧も変化する。ＮＭＯＳとＰＭＯＳを相補的に用いることにより、オン抵抗の信号振幅依存性は抑えられるほか、ゲート容量を介したクロックのフィードスルーや、導通状態から開放状態に移行する際のチャネル電荷の漏れこみといった非理想要因を打ち消すことができるという効果が得られる。
次に、振幅補正部１１における、負荷の具体的な回路例を、図６Ｂに示す。図６Ｂは、抵抗と容量を並列接続した負荷であり、図４における負荷４５、４６に対応する。負荷４５、４６は、振幅補正部１０の電圧電流変換器４１、４２（４３、４４）とあわせて１次の低域通過型フィルタを形成する。また負荷４５、４６は、２次以上の高次低域通過型フィルタ、高域通過型フィルタ、バンドパスフィルタ、複素バンドパスフィルタに、適応することも可能である。なお負荷４５、４６は、差動信号経路間に抵抗、容量を置いているが、対固定電位間に抵抗、容量を置いてもよい。
次に、本実施形態で用いられている、図２ＡやＢに示したクロック波形を得るための回路について説明する。
図２Ａに示したように、デューティ比が５０％で、位相が互いに９０度異なるような信号ＬＯ＿Ｉ、ＬＯ＿Ｑ、ＬＯ＿ＩＢ、ＬＯ＿ＱＢを生成する回路例を図７Ａ、図７Ｂに示す。
図７Ａは、２倍の周波数で発振しているＬＯ信号を、遅延式フリップフロップ（ＤＦＦ：Ｄ−ｔｙｐｅ  Ｆｌｉｐ  Ｆｌｏｐ）７１、７２を用いて分周することによって、ＬＯ＿Ｉ、ＬＯ＿Ｑ、ＬＯ＿ＩＢ、ＬＯ＿ＱＢを生成する回路である。
また図７Ｂは、ポリフェーズフィルタを用いた位相回転を利用することで、ＬＯ＿Ｉ、ＬＯ＿Ｑ、ＬＯ＿ＩＢ、ＬＯ＿ＱＢを生成する回路である。
次に、デューティ比が５０％のＬＯ＿Ｉ、ＬＯ＿Ｑ、ＬＯ＿ＩＢ、ＬＯ＿ＱＢから、デューティ比が２５％のクロック信号ＣＬＫＩ、ＣＬＫＱ、ＣＬＫＩＢ、ＣＬＫＱＢを生成する回路例を図７Ｃに示す。
本回路は、ＬＯ＿ＩとＬＯ＿Ｑの論理積を取ることによってＣＬＫＩを生成する。以下同様に、ＬＯ＿ＱとＬＯ＿ＩＢの論理積を取ることによってＣＬＫＱを生成し、ＬＯ＿ＩＢとＬＯ＿ＱＢの論理積を取ることによってＣＬＫＩＢを生成し、ＬＯ＿ＱＢとＬＯ＿Ｉの論理積を取ることによってＣＬＫＱＢを生成する。
以上、本実施形態の直交ミキサの具体的な回路例を説明したが、関連する直交ミキサと比較したとき、本直交ミキサにおいて新たに追加された素子は、振幅補正部１１の開閉素子および論理ゲートのみである。
なぜならば、振幅補正部１１の電圧電流変換器などは、一般的な受信機において直交ミキサの後段に接続される増幅器やフィルタなどの構成要素であり、本実施形態の直交ミキサで本質的に追加された部分ではないからである。
例えば、図６Ｂに示したような抵抗と容量からなる負荷は、抵抗の値を変えることにより利得が可変であり、容量の値を変えることによってフィルタの帯域幅が可変である。
すなわち、負荷は構成を変えることにより、一般的な受信機で必要となる機能ブロックの役割を兼ねることができる。新たに追加された振幅補正部の開閉素子およびその論理ゲートの面積は非常に小さいため、直交ミキサ全体で見たときの影響はほとんど無視できる。また、これらの回路で消費される電流は、制御信号が切り替わる瞬間の貫通電流のみであり、微細ＣＭＯＳプロセスを用いることで非常に小さくできる。さらには、ＲＦ信号経路を切り替えるための開閉素子は不要であり、信号電力の損失もほとんどない。したがって、受信した信号を、ＩＱの位相誤差、振幅誤差を較正することなく、高精度に復調することが可能な直交ミキサを提供することができる。
［第２の実施形態］
第２の実施形態について図８を用いて説明する。本実施形態の直交ミキサは、第１の実施形態として、周波数変換部１０がダブルバランス構成になっている点が異なる。
本実施形態における直交ミキサは、Ｉ側周波数変換部１２に開閉素子８２１、８５１、８３１、８４１と後段の負荷８６１とで構成される回路と、Ｑ側周波数変換部１３に開閉素子８２２、８５２、８３２、８４２と後段の負荷８６２で構成される回路とを備えたダブルバランス構成となっている。
Ｉ側周波数変換部１２は、開閉素子８２１、８５１にＣＬＫＩを入力し、開閉素子８３１、８４１にＣＬＫＩＢを入力する。同様に、Ｑ側周波数変換部１３は開閉素子８２２、８５２にＣＬＫＱを入力し、開閉素子８３２、８４２にはＣＬＫＱＢを入力する。
本実施形態における直交ミキサは、ダブルバランス構成にすることにより周波数変換器１０からの信号とクロック信号とを差動で入力することができるため、偶数次歪や、ＲＦやＬＯの信号のフィードスルーが抑圧できるという効果が得られる。本実施形態の周波数変換部１０の具体的な回路例を図９に示す。
［第３の実施形態］
第３の実施形態について図１０を用いて説明する。本実施形態の振幅補正部１１は、第１の実施形態の図６Ａと比較して、ＯＲゲートを用いずに、並列に配置したＣＭＯＳトランスミッションゲートによってＯＲ演算を行っている点が異なっている。
本実施形態は、上記構成を有することで、ＯＲゲートを構成するトランジスタの性能ばらつきによって、制御クロック信号のデューティ比が崩れるのを防ぐことができる。なお、図１０に示した回路は、Ｑ側の電圧電流変換器４４の具体例であるため、制御信号としてＣＬＫＩとＣＬＫＩＢを用いている。Ｉ側の電圧電流変換器４２の場合は、制御信号としてＣＬＫＱとＣＬＫＱＢを用いる。
［第４の実施形態］
第４の実施形態について図１１を用いて説明する。本実施形態の振幅補正部１２は、第１の実施形態と比較して、出力信号経路にＣＭＯＳトランスミッションゲートを設ける代わりに、ＣＭＯＳインバータの電源端子側と接地端子側に、それぞれＰＭＯＳとＮＭＯＳを開閉素子として接続している。
ＰＭＯＳのゲート端子には、ＣＬＫＩまたはＣＬＫＩＢが接続されている。またＮＭＯＳのゲート端子にはＣＬＫＩまたはＣＬＫＩＢが接続される。なお、図１１に示した回路は、Ｑ側の電圧電流変換器４４の具体例であるため、制御信号としてＣＬＫＩとＣＬＫＩＢを用いている。Ｉ側の電圧電流変換器４２の場合は、制御信号としてＣＬＫＱとＣＬＫＱＢを用いる。
［第５の実施形態］
第５の実施形態について図１２を用いて説明する。本実施形態の振幅補正部１２は、第４の実施形態と比較して、ＯＲゲートを用いずに、並列に配置したＰＭＯＳおよびＮＭＯＳによってＯＲ演算を行っている点が異なっている。
本実施形態は、上記構成を有することで、ＯＲゲートを構成するトランジスタの性能ばらつきによって、制御クロック信号のデューティ比が崩れるのを防ぐことができる。なお、図１２に示した回路は、Ｑ側の電圧電流変換器４４の具体例であるため、制御信号としてＣＬＫＩとＣＬＫＩＢを用いている。Ｉ側の電圧電流変換器４２の場合は、制御信号としてＣＬＫＱとＣＬＫＱＢが用いられる。
［第６の実施形態］
第６の実施形態について図１３を用いて説明する。本実施形態の負荷は、第１の実施形態の図４で示した振幅補正部１２の負荷４５と比較して、抵抗の代わりに、入出力端子を短絡した電圧電流変換器を用いた点が異なる。振幅補正部１２初段の電圧電流変換器４１，４２とあわせて、１次の低域通過型フィルタを形成する。
振幅補正部１２初段の電圧電流変換器４１、４２と、負荷の電圧電流変換器を同一の回路で構成することによって、１次低域通過型フィルタの通過域の利得が、電圧電流変換器の変換利得の比で決められるという効果が得られる。一般に、電圧電流変換利得の比は相対ばらつきに不感であるため、製造工程で生じたばらつきに対して耐性のある回路とすることができる。
［第７の実施形態］
第７の実施形態について図１４を用いて説明する。本実施形態の負荷は、第６の実施形態で示した負荷を、Ｉ経路とＱ経路のそれぞれの負荷として使用した。しかも、Ｉ経路とＱ経路の間には、クロスカップルするように電圧電流変換器を接続することで、１次の複素バンドパスフィルタを形成した点が異なる。これによって、イメージ妨害波を抑圧することできるという効果が得られる。
本実施形態では、ＬＯ＿ＩとＬＯ＿Ｑの位相が９０度からずれている場合でも、周波数変換部１０の出力ＭＩＸＣ＿ＩおよびＭＩＸＣ＿Ｑの位相は９０度であり、また、ＭＩＸＣ＿ＩとＭＩＸＣ＿Ｑの振幅のずれは、振幅補正部１１の入力段の電圧電流変換器４１、４２によって補正されるので、本複素バンドパスフィルタには理想的なＩＱ信号が入力される。したがって、回路パラメータの調整を行うことなく、高いイメージ除去比を得ることができる。
［第８の実施形態］
第８の実施形態について図１５を用いて説明する。本実施形態の振幅補正部１１は、第１の実施形態と比較して、電圧電流変換器の代わりに、片側の端子が演算増幅器の仮想接地点に接続された抵抗素子を用いる点が異なる。本実施形態では、開閉素子を構成するＮＭＯＳの、ソース電圧が一定値となるため、ＮＭＯＳのオン抵抗の入力信号レベル依存性に起因する歪を抑えることができる。さらに、仮想接地点に接続される、ＭＯＳＦＥＴや配線に寄生する容量に対しては、電荷の充放電が行われないため、寄生容量の影響を受けなくなる、という効果がある。
なお、本実施形態では、負荷として、抵抗素子および容量素子を介して帰還がかけられた演算増幅器を用いることで、１次の低域通過型フィルタを形成しているが、他にも、２次以上の高次低域通過型フィルタ、高域通過型フィルタ、バンドパスフィルタ、複素バンドパスフィルタに、適応することも可能である。
また、図１５では、開閉素子としてＮＭＯＳを用いているが、ＰＭＯＳを使ってもよい。そのとき、ＰＭＯＳは、ゲート電圧がローレベルのときに導通状態となる。開閉素子としてＮＭＯＳを用いるかＰＭＯＳを用いるかは、導通状態にあるときのトランジスタのゲート・ソース間電圧の絶対値を大きく印加できる方を選ぶとよい。なお、ＮＭＯＳとＰＭＯＳを相補的に用いることもできる。また、本実施形態の抵抗素子を、第１の実施形態に示したような電圧電流変換器に置き換え、電圧電流変換器の出力端子を演算増幅器の仮想接地点に接続することによっても、同様の効果が得られる。
［第９の実施形態］
第９の実施形態について図１６を用いて説明する。本実施形態の振幅補正部１１は、第８の実施形態と比較して、開閉素子として用いているＮＭＯＳを並列に並べることで、ＯＲ演算を行っている点が異なる。本実施形態は、上記構成を有することで、ＯＲゲートを構成するトランジスタの性能ばらつきによって、制御クロック信号のデューティ比が崩れるのを防ぐことができる。
［第１０の実施形態］
第１０の実施形態について図１７Ａを用いて説明する。本実施形態の振幅補正部１１を構成する電圧電流変換器は、第１の実施形態と比較して、制御信号のデューティ比に比例するＤＣ制御電圧を、チャージポンプとその後段の低域通過型フィルタによって生成し、その制御電圧によって電圧電流変換利得を制御している点が異なる。
図１７Ａのチャージポンプでは、（ＣＬＫＩ  ＯＲ  ＣＬＫＩＢ）と（ＣＬＫＱ  ＯＲ  ＣＬＫＱＢ）のデューティ比に応じて、アナログデジタル変換器の差動入力間に電位差が生じる。例えば、（ＣＬＫＩ  ＯＲ  ＣＬＫＩＢ）のデューティ比が（１／２＋２δ）、（ＣＬＫＱ  ＯＲ  ＣＬＫＱＢ）のデューティ比が（１／２−２δ）のとき、チャージポンプのバイアス電流をＪ０とすると、負荷となっている抵抗Ｒには差動間に時間平均的に２δ×Ｊ０の電流が流れ、２δ×Ｊ０Ｒの電位差が生じる。
ここで、チャージポンプ出力側に接続されている容量は、信号波形を平滑化するための低域通過型フィルタの役割を果たしている。このとき、Ｊ０とＲが既知であれば、デューティ比の２５％からのずれδを決めることができる。したがって、デジタル信号処理部にて、δを算出し、その値に応じて電圧電流変換器のバイアス電流を選択することで、制御クロック信号のデューティ比に比例する電圧電流変換器が得られる。バイアス電流によって変換利得が制御できる電圧電流変換器の回路例を図１７Ｂに示す。
なお、本実施形態では、アナログデジタル変換器を用いて、デジタルデータでバイアス電流を選択することにより電圧電流変換器の変換利得を制御する方式を示したが、例えば、前述のデジタルデータをデジタルアナログ変換器によって再びＤＣ電圧を生成し、その電圧によってバイアス電流を調整して変換利得を制御する方式や、チャージポンプと低域通過型フィルタによって得られるＤＣ電圧を用いて直接バイアス電流を制御する方式も可能である。さらに、抵抗値を制御することによっても電圧電流変換器の変換利得を可変とすることもできる。抵抗値を制御する方法も、デジタルデータを用いて異なる抵抗値を選択する方法や、ＭＯＳトランジスタのゲート電圧を制御してオン抵抗を調整する利用する方法がある。抵抗値を制御することによって変換利得を制御できる電圧電流変換器の回路例を図１７Ｃに示す。
［第１１の実施形態］
第１１の実施形態について図１８を用いて説明する。本実施形態は、第１の実施形態と比較して、Ｉ側振幅補正部１４の電圧電流変換器１８２はクロック信号ＣＬＫＩのみで変換利得を制御している点である。また同様に、Ｑ側振幅補正部１５の電源電流変換器１８４はクロック信号ＣＬＫＱのみで変換利得を制御している点である。
ＣＬＫＩとＣＬＫＱのデューティ比はそれぞれｄＩ＝１／４＋δ、ｄＱ＝１／４−δであるから、制御クロックのデューティ比は、第１の実施形態と比較して１／２になる。本実施形態では、第１の実施形態と比較して、制御クロックの周波数が１／２になるため、クロックバッファなどの高速でオン・オフ動作をする回路の消費電流を抑えることができる。ただし、式（２）を満たすようにするために、電圧電流変換器１８２、１８４の変換利得は、それぞれ２ｄＩπ、２ｄＱπとなる。
例えば第１の実施形態のようなＣＭＯＳインバータと開閉素子を組み合わせた電圧電流変換器を用いる場合、ＣＭＯＳインバータの電圧電流変換利得を２倍にしておく必要がある。なお、本実施形態における制御クロックの組み合わせとしてはＣＬＫＩとＣＬＫＱの組み合わせだけでなく、ＣＬＫＩＢとＣＬＫＱＢ、ＣＬＫＩＢとＣＬＫＱ、ＣＬＫＩとＣＬＫＱＢとしてもよい。
さらに、図１９に示したように、ＣＬＫＩ、ＣＬＫＱを分周したクロックＤＩＶＩ、ＤＩＶＱと、ＣＬＫＩ、ＣＬＫＱ自身との論理積をそれぞれ取ることにより、オン時間の幅を保ちつつ、クロック周期を１／２にしたクロック（ＣＬＫＩ  ＡＮＤ  ＤＩＶＩ）、（ＣＬＫＱ  ＡＮＤ  ＤＩＶＱ）を、制御クロック信号としても良い。図２０に、各々のクロックのタイミングチャートを示す。このようにすることで、クロックバッファなどの回路の消費電流をさらに低減できる。（ＣＬＫＩ  ＡＮＤ  ＤＩＶＩ）、（ＣＬＫＱ  ＡＮＤ  ＤＩＶＱ）のデューティ比は、それぞれｄＩ＝（１／４＋δ）／２、ｄＱ＝（１／４−δ）／２であるから、制御クロックのデューティ比は、第１の実施形態と比較して１／４になる。ただし、式（２）を満たすようにするために、電圧電流変換器１９２、１９４の変換利得は、それぞれ４ｄＩπ、４ｄＱπとなる。なお、図１９には、クロックを分周するために用いたＤＦＦ１９５、１９７と同じ時間だけクロックを遅延するための回路１９６、１９８を図示している。また、図１９、図２０ではＣＬＫＩおよびＣＬＫＱを分周しているが、ＣＬＫＩＢやＣＬＫＱＢを用いても同様である。さらに、図１９、図２０では、２分周しかしていないが、分周数は２に限らない。
以上、実施形態及び実施例を参照して本願を説明したが、本実施形態は上記実施形態および実施例に限定されるものではない。本実施形態の構成や詳細には、本実施形態のスコープ内で当業者が理解し得る様々な変更をすることができる。
なお、この出願は、２００９年７月４日に出願された日本出願特願２００９−１５９３７７を基礎とする優先権を主張し、その開示をここに取り込む。
【符号の説明】
【０００９】
１０  周波数変換部
１１  振幅補正部
１２  Ｉ側周波数変換部
１３  Ｑ側周波数変換部
１４  Ｉ側振幅補正部
１５  Ｑ側振幅補正部
３１，４１，４２，４３，４４，１８１，１８２，１８３，１８４  電圧電流変換器
３２，３３，３４，３５，８２１，８３１，８４１，８５１，８２２，８３２，８４２，８５２  開閉素子
３６，３７，４５，４６，８６１，８６２  負荷
７１，７２，１９５，１９７  ＤＦＦ
【図１】
2011004737.tif 000005
【図２Ａ】
2011004737.tif 000006
【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
2011004737.tif 000011
【図６Ｂ】
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【図７Ａ】
2011004737.tif 000013
【図７Ｂ】
2011004737.tif 000014
【図７Ｃ】
2011004737.tif 000015
【図８】
2011004737.tif 000016
【図９】
2011004737.tif 000017
【図１０】
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【図１１】
2011004737.tif 000019
【図１２】
2011004737.tif 000020
【図１３】
2011004737.tif 000021
【図１４】
2011004737.tif 000022
【図１５】
2011004737.tif 000023
【図１６】
2011004737.tif 000024
【図１７Ａ】
2011004737.tif 000025
【図１７Ｂ】
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【図１７Ｃ】
2011004737.tif 000027
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【国際調査報告】
2011004737.tif 000032
2011004737.tif 000033
2011004737.tif 000034
2011004737.tif 000035