(57)【要約】  サブ遅延素子１４は、メイン遅延素子１０と同じ構成を有し、第１セレクタ１２から出力される選択クロック信号ＣＬＫ１に対して、バイアス電圧Ｖｂｉａｓに応じた遅延τを与える。位相検出器１８は、サブ遅延素子１４を経由した選択クロック信号ＣＬＫ２と、バイパス経路１６を経由した選択クロック信号ＣＬＫ３の位相差に応じた位相検出信号Ｓｐｄを生成する。カウンタ２０は、位相検出信号Ｓｐｄに応じたカウント動作を行う。Ｄ／Ａコンバータ２２は、カウンタ２０のカウント値に応じたバイアス電圧Ｖｂｉａｓをメイン遅延素子１０およびサブ遅延素子１４に供給する。初期化部３４は、ＤＬＬ回路を実動作させて、カウンタ２０のカウント値の変動量にもとづいてＤ／Ａコンバータ２２の基準電圧Ｖｒｅｆを設定する。
2010035309.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に遅延を与える遅延回路であって、
前記入力信号に対して、バイアス電圧に応じた遅延を与えるメイン遅延素子と、
基準クロック信号とループクロック信号を受け、一方を選択する第１セレクタと、
前記メイン遅延素子と同じ構成を有し、前記第１セレクタから出力される選択クロック信号に対して、バイアス電圧に応じた遅延を与えるサブ遅延素子と、
前記サブ遅延素子をバイパスするバイパス経路と、
前記サブ遅延素子を経由した前記選択クロック信号と、前記バイパス経路を経由した前記選択クロック信号の位相差を検出し、位相差に応じたレベルを有する位相検出信号を生成する位相検出器と、
前記位相検出器からの前記位相検出信号のレベルに応じたカウント動作を行うカウンタと、
前記カウンタのカウント値をアナログ電圧に変換し、前記バイアス電圧として前記メイン遅延素子および前記サブ遅延素子に供給するＤ／Ａコンバータと、
前記Ｄ／Ａコンバータの基準電圧を生成するバイアス回路と、
前記サブ遅延素子を経由した前記選択クロック信号と、前記バイパス経路を経由した前記選択クロック信号を受け、一方を選択して前記ループクロック信号として前記第１セレクタへと供給する第２セレクタを含み、前記第１セレクタが前記ループクロック信号を選択した状態において、発振器として動作するループ発振器と、
を備えることを特徴とする遅延回路。
【請求項２】
前記遅延回路を初期化するキャリブレーション工程において、前記第１セレクタが前記基準クロック信号を選択した状態で、前記遅延回路を動作させ、前記カウンタのカウント値を監視し、前記カウント値の変動量が所定の範囲に含まれるように、前記基準電圧を設定する初期化部をさらに備えることを特徴とする請求項１に記載の遅延回路。
【請求項３】
前記初期化部は、前記キャリブレーション工程において、前記第１セレクタが前記基準クロック信号を選択した状態で、所定時間、前記遅延回路を動作させ、前記カウンタのカウント値が、オーバーフローもしくはアンダーフローしないように、前記基準電圧を設定することを特徴とする請求項２に記載の遅延回路。
【請求項４】
前記ループ発振器の周期を測定する周期測定部をさらに備え、
前記初期化部は、前記周期測定部により測定された周期にもとづいて、前記基準電圧および前記カウンタの初期値の少なくとも一方を設定することを特徴とする請求項２に記載の遅延回路。
【請求項５】
前記初期化部は、前記カウント値の変動量にもとづく前記基準電圧の設定に先立ち、前記周期にもとづいて前記基準電圧および前記カウンタの初期値の少なくとも一方を粗調整することを特徴とする請求項４に記載の遅延回路。
【請求項６】
前記初期化部は、
前記第１セレクタが前記ループクロック信号を選択し、前記第２セレクタが前記バイパス経路を経由した前記選択クロック信号を選択し、前記カウンタをある初期値に固定した状態で、前記周期測定部により測定された前記ループ発振器の第１の周期を取得し、
前記第１セレクタが前記ループクロック信号を選択し、前記第２セレクタが前記サブ遅延素子を経由した前記選択クロック信号を選択し、前記カウンタを前記ある初期値に固定した状態で、前記周期測定部により測定された前記ループ発振器の第２の周期を取得し、
前記第２の周期と前記第１の周期の差分が所定の範囲に含まれるように、前記基準電圧および前記初期値の少なくとも一方を設定することを特徴とする請求項４に記載の遅延回路。
【請求項７】
前記所定の範囲は、前記基準クロック信号の周期を含むことを特徴とする請求項６に記載の遅延回路。
【請求項８】
前記初期化部は、
前記第１セレクタが前記ループクロック信号を選択し、前記第２セレクタが前記サブ遅延素子を経由した前記選択クロック信号を選択し、かつ前記カウンタを第１のカウント値に固定した状態で、前記周期測定部により測定された前記ループ発振器の第３の周期を取得し、
前記第１セレクタが前記ループクロック信号を選択し、前記第２セレクタが前記サブ遅延素子を経由した前記選択クロック信号を選択し、かつ前記カウンタを第２のカウント値に固定した状態で、前記周期測定部により測定された前記ループ発振器の第４の周期を取得し、
前記第３の周期と前記第４の周期の差分を、前記第１のカウント値と前記第２のカウント値の差分で除することにより分解能を取得し、
取得した前記分解能が所定の範囲に含まれるように、前記基準電圧を設定することを特徴とする請求項４に記載の遅延回路。
【請求項９】
前記初期化部は、前記カウント値の変動量にもとづく前記基準電圧の設定に先立ち、前記分解能にもとづいて前記基準電圧を粗調整することを特徴とする請求項８に記載の遅延回路。
【請求項１０】
被試験デバイスにテストパターンを供給する試験装置に搭載されるタイミング発生器であって、
前記テストパターンのエッジのタイミングを設定する信号に、所定の遅延を与える請求項１から９のいずれかに記載の遅延回路を備えることを特徴とするタイミング発生器。
【請求項１１】
被試験デバイスにテストパターンを供給する試験装置であって、
前記テストパターンを発生するパターン発生器と、
前記テストパターンのエッジのタイミングを任意に変化させる請求項１０に記載のタイミング発生器と、
を備えることを特徴とする試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延回路に関し、特にフィードバックにより遅延量を安定化させる技術に関する。
【背景技術】
【０００２】
半導体デバイスを試験する自動試験装置（Automatic Test Equipment、以下ＡＴＥと称する）は、被試験デバイス（以下、ＤＵＴと称する）にとして供給すべきテストパターンのタイミングを制御するためのタイミング発生器が搭載される。タイミング発生器は、テストパターンの１サイクルごとに、各データのエッジのタイミングを任意に設定することができる。【０００３】
エッジのタイミング調節は、ロジック部と高精度部の２段階で実行される。ロジック部は、テスタの動作クロックの周期を単位として、エッジのタイミングをシフトさせる。高精度部は、ロジック部に供給されるクロック信号の周期よりも高い分解能で、遅延量を調節する。たとえば高精度回路は、粗い遅延（Coarse Delay）と、細かい遅延（Fine Delay）の２段階で、パルスのエッジを遅延させる。粗い遅延を与える遅延回路は、単位遅延量を与えるゲート遅延素子をカスケード接続し、その段数を切り換えることにより、遅延量を制御する方式を採っている。【０００４】
ゲート遅延素子の遅延量は、温度や電源電圧にともなって変動する。遅延量の変動を抑制するために、ＤＬＬ（Delay Locked Loop）やＰＬＬ（Phase Locked Loop）方式を用いてフィードバックによりゲート遅延素子の遅延量を安定化させる技術が提案されている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明はかかる状況に鑑みてなされたものであり、その包括的な目的は、高精度にキャリブレーションが可能な遅延回路の提供にある。
【課題を解決するための手段】
【０００６】
本発明のある態様は、入力信号に遅延を与える遅延回路に関する。この遅延回路は、入力信号に対して、バイアス電圧に応じた遅延を与えるメイン遅延素子と、基準クロック信号とループクロック信号を受け、一方を選択する第１セレクタと、メイン遅延素子と同じ構成を有し、第１セレクタから出力される選択クロック信号に対して、バイアス電圧に応じた遅延を与えるサブ遅延素子と、サブ遅延素子をバイパスするバイパス経路と、サブ遅延素子を経由した選択クロック信号と、バイパス経路を経由した選択クロック信号の位相差を検出し、位相差に応じたレベルを有する位相検出信号を生成する位相検出器と、位相検出器からの位相検出信号のレベルに応じたカウント動作を行うカウンタと、カウンタのカウント値をアナログ電圧に変換し、バイアス電圧としてメイン遅延素子およびサブ遅延素子に供給するＤ／Ａコンバータと、Ｄ／Ａコンバータの基準電圧を生成するバイアス回路と、サブ遅延素子を経由した選択クロック信号と、バイパス経路を経由した選択クロック信号を受け、一方を選択してループクロック信号として第１セレクタへと供給する第２セレクタを含み、第１セレクタがループクロック信号を選択した状態において、発振器として動作するループ発振器と、を備える。【０００７】
この態様によると、第１セレクタに基準クロックを選択させると、ＤＬＬ（Delay Locked Loop）が形成され、遅延回路の遅延量を基準クロックの周期と等しくなるように安定化させることができる。また、第１セレクタと第２セレクタの状態を組み合わせることにより、柔軟なキャリブレーション工程を実行できるため、遅延回路を高精度にキャリブレーションすることができる。【０００８】
ある態様の遅延回路は、遅延回路を初期化するキャリブレーション工程において、第１セレクタが基準クロック信号を選択した状態で、遅延回路を動作させ、カウンタのカウント値を監視し、カウント値の変動量が所定の範囲に含まれるように、基準電圧を設定する初期化部をさらに備えてもよい。
遅延回路を実動作させてカウント値をモニタし、その変動量にもとづいて基準電圧を設定することにより、必要なトラッキング量を確実に確保することができる。【０００９】
初期化部は、キャリブレーション工程において、第１セレクタが基準クロック信号を選択した状態で、所定時間、遅延回路を動作させ、カウンタのカウント値が、オーバーフローもしくはアンダーフローしないように、基準電圧を設定してもよい。【００１０】
ある態様の遅延回路は、ループ発振器の周期を測定する周期測定部をさらに備えてもよい。初期化部は、周期測定部により測定された周期にもとづいて、基準電圧およびカウンタの初期値の少なくとも一方を設定してもよい。
この態様によれば、ループ発振器の周期にもとづいて遅延回路を初期化することにより、さらに高精度なキャリブレーションが実現できる。【００１１】
初期化部は、カウント値の変動量にもとづく基準電圧の設定に先立ち、周期にもとづいて基準電圧およびカウンタの初期値の少なくとも一方を粗調整してもよい。【００１２】
初期化部は、以下の処理を実行してもよい。
１．  第１セレクタがループクロック信号を選択し、第２セレクタがバイパス経路を経由した選択クロック信号を選択し、カウンタをある初期値に固定した状態で、周期測定部により測定されたループ発振器の第１の周期を取得する。
２．  第１セレクタがループクロック信号を選択し、第２セレクタがサブ遅延素子を経由した選択クロック信号を選択し、カウンタをある初期値に固定した状態で、周期測定部により測定されたループ発振器の第２の周期を取得する。
３．  第２の周期と第１の周期の差分が所定の範囲に含まれるように、基準電圧および初期値の少なくとも一方を設定する。【００１３】
第１の周期と第２の周期の差分は、サブ遅延素子の正味の遅延量を示すことになる。したがってこの差分にもとづいて遅延回路を初期化することにより、より高精度なキャリブレーションが実現できる。【００１４】
周期の差分を規定する所定の範囲は、基準クロック信号の周期を含んでもよい。この場合、初期化された状態において、サブ遅延素子の遅延量を基準クロック信号の周期に近づけることができる。【００１５】
初期化部は、以下の処理を実行してもよい。
１．  第１セレクタがループクロック信号を選択し、第２セレクタがサブ遅延素子を経由した選択クロック信号を選択し、かつカウンタを第１のカウント値に固定した状態で、周期測定部により測定されたループ発振器の第３の周期を取得する。
２．  第１セレクタがループクロック信号を選択し、第２セレクタがサブ遅延素子を経由した選択クロック信号を選択し、かつカウンタを第２のカウント値に固定した状態で、周期測定部により測定されたループ発振器の第４の周期を取得する。
３．  第３の周期と第４の周期の差分を、第１のカウント値と第２のカウント値の差分で除することにより分解能を取得する。
４．  取得した分解能が所定の範囲に含まれるように、基準電圧を設定する。
こうして得られる分解能は、ＤＬＬ回路のループゲインを設定するパラメータとなる。したがってこの処理によればループゲインを最適化することができる。【００１６】
初期化部は、カウント値の変動量にもとづく基準電圧の設定に先立ち、分解能にもとづいて基準電圧を粗調整してもよい。【００１７】
本発明の別の態様は、被試験デバイスにテストパターンを供給する試験装置に搭載されるタイミング発生器に関する。タイミング発生器は、テストパターンのエッジのタイミングを設定する信号に所定の遅延を与える上述のいずれかの態様の遅延回路を備える。【００１８】
本発明のさらに別の態様は、被試験デバイスにテストパターンを供給する試験装置に関する。この試験装置は、テストパターンを発生するパターン発生器と、テストパターンのエッジのタイミングを任意に変化させる上述のタイミング発生器と、を備える。【００１９】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２０】
本発明によれば、遅延回路を高精度にキャリブレーションできる。
【図面の簡単な説明】
【００２１】
【図１】実施の形態に係る遅延回路の構成を示す回路図である。
【図２】図１の遅延回路の実動作時の、基準電圧Ｖｒｅｆとカウンタ値ＣＯＵＮＴの関係を示す図である。
【図３】第１から第３のキャリブレーション処理を組み合わせたキャリブレーション工程を示すフローチャートである。
【図４】図１の遅延回路を利用したタイミング発生器および試験装置の構成を示すブロック図である。
【図５】変形例に係る遅延回路の構成を示す回路図である。
【符号の説明】
【００２２】
１０…メイン遅延素子、１２…第１セレクタ、１４…サブ遅延素子、１６…バイパス経路、１８…位相検出器、２０…カウンタ、２２…Ｄ／Ａコンバータ、２４…バイアス回路、２６…第２セレクタ、２７…パルサー、２８…ＯＲゲート、３０…ループ発振器、３２…周期測定部、３４…初期化部、４０…遅延回路、２…タイミング発生器、１００…試験装置。
【発明を実施するための最良の形態】
【００２３】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。【００２４】
本明細書において、「部材Ａが部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。【００２５】
図１は、実施の形態に係る遅延回路４０の構成を示す回路図である。遅延回路４０は、入力信号ＳＩＮに、所定の遅延を与え、出力信号ＳＯＵＴとして出力する。【００２６】
遅延回路４０は、メイン遅延素子１０、第１セレクタ１２、サブ遅延素子１４、バイパス経路１６、位相検出器１８、カウンタ２０、Ｄ／Ａコンバータ２２、バイアス回路２４、第２セレクタ２６、ループ発振器３０、周期測定部３２、初期化部３４を備える。【００２７】
メイン遅延素子１０は、入力信号ＳＩＮに対して遅延を与える。メイン遅延素子１０の遅延量は、バイアス電圧Ｖｂｉａｓに応じて変化する。たとえばメイン遅延素子１０は、バイアス電圧Ｖｂｉａｓを電源電圧として動作するインバータやバッファなどを含んで構成される。あるいは、メイン遅延素子１０を構成するインバータやバッファに供給されるバイアス電流が、バイアス電圧Ｖｂｉａｓに応じて変化する構成であってもよい。メイン遅延素子１０の構成は任意であり、特に限定されない。インバータやバッファを用いた場合、遅延量はバイアス電圧Ｖｂｉａｓ（バイアス電流）が高いほど短く、低いほど長くなる。【００２８】
第１セレクタ１２は、基準クロック信号ＲＥＦＣＬＫとループクロック信号ＬＯＯＰＣＬＫを受け、いずれか一方を選択する。
サブ遅延素子１４は、メイン遅延素子１０と同じ構成を有し、メイン遅延素子１０と共通のバイアス電圧Ｖｂｉａｓを受けて動作する。実施の形態に係るメイン遅延素子１０は、サブ遅延素子１４の遅延量τが目標値Ｔｐに近づくように、バイアス電圧Ｖｂｉａｓをフィードバックにより調節する。つまりサブ遅延素子１４は、メイン遅延素子１０の遅延量をモニタするために設けられている。【００２９】
サブ遅延素子１４は、第１セレクタ１２から出力される選択クロック信号ＣＬＫ１に対して、バイアス電圧Ｖｂｉａｓに応じた遅延を与える。
バイパス経路１６は、サブ遅延素子１４と並列に設けられており、サブ遅延素子１４をバイパスする。第１セレクタ１２から出力される選択クロック信号ＣＬＫ１は、サブ遅延素子１４を経由し、もしくはバイパス経路１６を経由して、後段の回路へと供給される。【００３０】
位相検出器１８は、サブ遅延素子１４を経由した選択クロック信号ＣＬＫ２と、バイパス経路１６を経由した選択クロック信号ＣＬＫ３の位相差を検出し、位相差に応じたレベルを有する位相検出信号Ｓｐｄを生成する。たとえば位相検出信号Ｓｐｄは、選択クロック信号ＣＬＫ２が選択クロック信号ＣＬＫ３よりも進んでいるとき、第１レベル（たとえばハイレベル）を、遅れているとき、第１レベルと相補的な第２レベル（ローレベル）をとる。なお、ハイレベルとローレベルの割り当ては例示であって、設計事項に過ぎない。【００３１】
カウンタ２０は、位相検出器１８からの位相検出信号Ｓｐｄのレベルに応じたカウント動作を行う。カウンタ２０は、位相検出信号Ｓｐｄが第１レベルのとき（選択クロック信号ＣＬＫ１が進んでいるとき）、カウントダウンし、第２レベルのときカウントアップする。【００３２】
Ｄ／Ａコンバータ２２は、カウンタ２０のカウント値ＣＯＵＮＴをアナログ電圧に変換する。Ｄ／Ａコンバータ２２は、その出力をバイアス電圧Ｖｂｉａｓとしてメイン遅延素子１０およびサブ遅延素子１４に供給する。Ｄ／Ａコンバータ２２の構成、形式は特に限定されず、公知のさまざまな回路を利用すればよい。【００３３】
バイアス回路２４は、Ｄ／Ａコンバータ２２の基準電圧Ｖｒｅｆを生成する。バイアス回路２４のダイナミックレンジおよび分解能は、基準電圧Ｖｒｅｆに応じて設定される。【００３４】
ループ発振器３０は、第２セレクタ２６を含む。第２セレクタ２６は、サブ遅延素子１４を経由した選択クロック信号ＣＬＫ２と、バイパス経路１６を経由した選択クロック信号ＣＬＫ３を受け、一方を選択する。第２セレクタ２６から出力されるクロック信号ＣＬＫ４は、パルサー２７およびＯＲゲート２８を介して、ループクロック信号ＬＯＯＰＣＬＫとして第１セレクタ１２へと供給される。【００３５】
ループ発振器３０は、第１セレクタ１２がループクロック信号ＬＯＯＰＣＬＫを選択した状態において、発振器として動作する。パルサー２７は、入力されたクロック信号ＣＬＫ４に応じたパルスを発生させる。ＯＲゲート２８は入力された信号と外部からのスタート信号ＳＴＡＲＴの論理和を出力する。スタート信号ＳＴＡＲＴのレベルを変化させると、ループ発振器３０に種がインジェクションされ、発振しはじめる。なお、パルサー２７およびＯＲゲート２８の有無および位置は設計事項にすぎない。【００３６】
周期測定部３２は、ループ発振器３０の周期Ｔｐｄを測定する。【００３７】
初期化部３４は、遅延回路４０を初期化するキャリブレーション処理を実行する。初期化部３４はキャリブレーション工程において、バイアス回路２４により生成される基準電圧Ｖｒｅｆを設定し、カウンタ２０の初期値を設定する。【００３８】
以上が遅延回路４０の構成である。続いてその動作を説明する。
遅延回路４０の実動作時において、第１セレクタ１２が基準クロックＲＥＦＣＬＫを選択すると、サブ遅延素子１４、位相検出器１８、カウンタ２０、Ｄ／Ａコンバータ２２が形成するＤＬＬ回路がアクティブとなる。位相検出器１８に入力されるクロック信号ＣＬＫ２とＣＬＫ３のエッジのタイミングが一致するように、フィードバックによってサブ遅延素子１４の遅延量τが安定化される。【００３９】
いま、基準クロック信号ＲＥＦＣＬＫの周期をＴｐ、ノードＮ１からノードＮ３に至るバイパス経路１６を選択クロック信号ＣＬＫ１が伝搬する時間をＴｐｄＡ、サブ遅延素子１４を含むノードＮ１からノードＮ２に至る経路を選択クロック信号ＣＬＫ１が伝搬する時間を（ＴｐｄＢ＋τ）とする。τは、サブ遅延素子１４の遅延量を、ＴｐｄＢは、ノードＮ１からＮ２に至るサブ遅延素子１４を除いた配線の伝搬時間を示す。【００４０】
位相検出器１８は、サブ遅延素子１４を含む経路を経たクロック信号ＣＬＫ２のあるエッジのタイミングと、バイパス経路１６を経たクロック信号ＣＬＫ３の次のサイクルのエッジのタイミングを比較する。したがってＤＬＬ回路においては、
（ＴｐｄＢ＋τ）＝ＴｐｄＡ＋Ｔｐ
が成り立つように遅延時間τが調節される。ＴｐｄＡ＝ＴｐｄＢが成り立つように設計した場合、サブ遅延素子１４の遅延量τが基準クロック信号ＲＥＦＣＬＫの周期Ｔｐと一致する。【００４１】
メイン遅延素子１０には、サブ遅延素子１４と共通のバイアス電圧Ｖｂｉａｓが供給されるため、メイン遅延素子１０の遅延量も一定に保つことができる。【００４２】
初期化部３４は、この実動作に先立ってキャリブレーション工程を実行する。この工程は、以下の第１〜第３のキャリブレーション処理の任意のいくつかを組み合わせて、あるいは単独で実行される。【００４３】
１．  第１のキャリブレーション処理
第１セレクタ１２が基準クロック信号ＲＥＦＣＬＫを選択すると、サブ遅延素子１４、位相検出器１８、カウンタ２０、Ｄ／Ａコンバータ２２が形成するＤＬＬ回路がアクティブとなる。初期化部３４はＤＬＬ回路がアクティブな状態において、カウンタ２０のカウント値ＣＯＵＮＴを監視し、カウント値ＣＯＵＮＴの変動量が所定の範囲に含まれるように、バイアス回路２４を制御して基準電圧Ｖｒｅｆを設定する。【００４４】
具体的に初期化部３４は以下の処理を行ってもよい。
１Ａ．  カウンタ２０に初期値ＣＯＵＮＴ＿ＩＮＩＴを与える。
１Ｂ．  サブ遅延素子１４の遅延量が基準クロック信号ＲＥＦＣＬＫの周期と一致するように、フィードバックによってバイアス電圧Ｖｂｉａｓが調節され、ＤＬＬ回路がロックする。
１Ｃ．  初期化部３４は、所定時間、カウンタ２０のカウント値ＣＯＵＮＴをモニタする。モニタした結果得られたカウント値ＣＯＵＮＴの変動量がオーバーフローもしくはアンダーフローしないように、基準電圧Ｖｒｅｆを設定する。所定時間は、ＤＬＬ回路がロックするのに要する時間よりも長く設定することが好ましい。【００４５】
図２は、図１の遅延回路４０の実動作時の、基準電圧Ｖｒｅｆとカウンタ値ＣＯＵＮＴの関係を示す図である。各図の横軸は時間を示す。最上段は、ノードＮ３におけるクロック信号ＣＬＫ３の１サイクル後のエッジのタイミングＴ１を示す。２段目から５段目はそれぞれ、基準電圧Ｖｒｅｆの値を変化させたときの、ノードＮ２におけるクロック信号ＣＬＫ２のエッジのタイミングＴ２の変動幅を斜線にて示す。２段目は、基準電圧を最大値Ｖｒｅｆ＿ＭＡＸとしたとき、５段目は基準電圧を最小値Ｖｒｅｆ＿ＭＩＮとしたとき、３、４段目は中間の値Ｖｒｅｆ＿ＭＩＤ１、Ｖｒｅｆ＿ＭＩＤ２としたときに対応する。なお、基準電圧Ｖｒｅｆの値は例示であり、実際にはさらに多階調で設定することが可能である。２段目から５段目において、タイミングＴ２の変動幅の左端（ＣＯＵＮＴ＿ＭＡＸ）は、カウンタ２０のカウント値が最大のときの、クロック信号ＣＬＫ２のエッジのタイミングを、右端（ＣＯＵＮＴ＿ＭＩＮ）は、カウント値が最小のときのクロック信号ＣＬＫ２のエッジのタイミングを示す。【００４６】
サブ遅延素子１４の遅延量τは、ノードＮ２におけるクロック信号ＣＬＫ２のエッジのタイミングＴ２が、タイミングＴ１と一致するように調節される。したがって、基準電圧Ｖｒｅｆは、タイミングＴ２の変動幅が、タイミングＴ１を含むように設定する必要がある。図２の例では、基準電圧Ｖｒｅｆ＿ＭＡＸを使用することはできず、Ｖｒｅｆ＿ＭＩＤ１、Ｖｒｅｆ＿ＭＩＤ２、Ｖｒｅｆ＿ＭＩＮが使用可能である。【００４７】
Ｖｒｅｆ＿ＭＩＤ１を選択した場合、カウント値のロックポイントＬＰは、カウンタ２０の最小値ＣＯＵＮＴ＿ＭＩＮ付近に設定される。反対に、Ｖｒｅｆ＿ＭＩＮを選択した場合、ロックポイントＬＰはカウンタ２０の最大値ＣＯＵＮＴ＿ＭＡＸ付近に設定される。【００４８】
基準電圧Ｖｒｅｆを最適化する上では、トラッキング幅Ｗを考慮する必要がある。電源電圧や温度が一定であれば、カウント値のロックポイントＬＰは一定であるが、実使用状態では、電源電圧や温度の変動に追従するために、ロックポイントＬＰはあるトラッキング幅Ｗをもって変動する。Ｖｒｅｆ＿ＭＩＤ１およびＶｒｅｆ＿ＭＩＮを選択した場合、トラッキング幅Ｗをカバーしないため、遅延量τを目標値Ｔｐと一致させることができない。Ｖｒｅｆ＿ＭＩＤ２を選択した場合、トラッキング幅Ｗの全体がカバーされるため、電源電圧や温度が変動した場合であっても、遅延量τを安定化させることができる。【００４９】
第１のキャリブレーション処理を行うことにより、ＤＬＬ回路を実動作させて、カウント値の変動量、つまりトラッキング幅をモニタできる。そしてカウント値の変動幅が、カウンタの最大値と最小値の間に収まるように、基準電圧Ｖｒｅｆを設定することで、所望の遅延量τを得ることができる。【００５０】
また初期化部３４は設定した基準電圧のロックポイントＬＰに対応するカウント値を、カウンタ２０の初期値として設定してもよい。この場合、ＤＬＬ回路のロック時間を短縮することができる。【００５１】
２．  第２のキャリブレーション処理
初期化部３４は、周期測定部３２により測定されたループ発振器３０の周期にもとづいて、基準電圧Ｖｒｅｆおよびカウンタ２０のカウント値の初期値ＣＯＵＮＴ＿ＩＮＩＴの少なくとも一方を設定（あるいは粗調整）する。【００５２】
この処理は、第１のキャリブレーション処理と組み合わせると好適である。この場合、第１のキャリブレーション処理に先立ち、第２のキャリブレーションを実行するとよい。【００５３】
第２のキャリブレーション処理では、具体的に初期化部３４は以下の処理を行ってもよい。【００５４】
２Ａ．  第１セレクタ１２がループクロック信号ＬＯＯＰＣＬＫを選択し、第２セレクタ２６がバイパス経路１６を経由した選択クロック信号ＣＬＫ３を選択し、カウンタ２０がある初期値ＣＯＵＮＴ＿ＩＮＩＴに固定される。この状態で、周期測定部３２により測定されたループ発振器３０の第１の周期Ｔｐｄ１を取得する。【００５５】
２Ｂ．  第１セレクタ１２がループクロック信号ＬＯＯＰＣＬＫを選択し、第２セレクタ２６がサブ遅延素子１４を経由した選択クロック信号ＣＬＫ２を選択し、カウンタ２０が同じ初期値ＣＯＵＮＴ＿ＩＮＩＴに固定される。この状態で、周期測定部３２により測定されたループ発振器３０の第２の周期Ｔｐｄ２を取得する。【００５６】
２Ｃ．  第２の周期Ｔｐｄ２と第１の周期Ｔｐｄ１の差分ΔＴｐｄ（＝Ｔｐｄ２−Ｔｐｄ１）が所定の範囲に含まれるように、基準電圧Ｖｒｅｆおよび初期値ＣＯＵＮＴ＿ＩＮＩＴの少なくとも一方を設定する。所定の範囲は、基準クロック信号ＲＥＦＣＬＫの周期Ｔｐを中心としたある範囲である。【００５７】
たとえば周期Ｔｐ＝４ｎｓの場合、所定の範囲は、３ｎｓ〜５ｎｓである。図１において、ノードＮ１からノードＮ３’に至るバイパス経路１６の伝搬時間をＴｐｄＡ’、サブ遅延素子１４を含むノードＮ１からノードＮ２’に至る経路の伝搬時間を（ＴｐｄＢ’＋τ）とする。τは、サブ遅延素子１４の遅延量を、ＴｐｄＢ’は、ノードＮ１からＮ２’に至るサブ遅延素子１４を除いた配線の伝搬時間を示す。【００５８】
第２セレクタ２６の出力Ｎ４から、ノードＮ１に至る経路の伝搬時間をＴｐｄＣと書くとき、第１の周期Ｔｐｄ１、第２の周期Ｔｐｄ２はそれぞれ、
Ｔｐｄ１＝ＴｐｄＡ’＋ＴｐｄＣ
Ｔｐｄ２＝ＴｐｄＢ’＋τ＋ＴｐｄＣ
で与えられる。したがって、ＴｐｄＡ’＝ＴｐｄＢ’が成り立つよう設計すると、
ΔＴｐｄ＝Ｔｐｄ２−Ｔｐｄ１＝τ
となる。したがって、差分時間Ｔｐｄが遅延時間τの目標値（Ｔｐ）付近となるように、あるいは完全に一致するように基準電圧Ｖｒｅｆおよびカウンタ２０の初期値ＣＯＵＮＴ＿ＩＮＩＴを調整することにより、遅延回路４０を好適にキャリブレーションできる。【００５９】
３．  第３のキャリブレーション処理
初期化部３４は、周期測定部３２により測定されたループ発振器３０の周期にもとづいて、カウンタ２０の分解能を算出し、分解能にもとづいて基準電圧Ｖｒｅｆおよびカウンタ２０のカウント値の初期値ＣＯＵＮＴ＿ＩＮＩＴの少なくとも一方を設定（あるいは粗調整）する。【００６０】
この処理は、第１のキャリブレーション処理と組み合わせると好適である。この場合、第１のキャリブレーション処理に先立ち、第２のキャリブレーションを実行するとよい。【００６１】
第３のキャリブレーション処理では、具体的に初期化部３４は以下の処理を行ってもよい。【００６２】
３Ａ．  第１セレクタ１２がループクロック信号ＬＯＯＰＣＬＫを選択し、第２セレクタ２６がバイパス経路１６を経由した選択クロック信号ＣＬＫ３を選択し、カウンタ２０が第１のカウント値（たとえば最小値ＣＯＵＮＴ＿ＭＩＮ）に固定される。この状態で、周期測定部３２により測定されたループ発振器３０の第３の周期Ｔｐｄ３を取得する。【００６３】
３Ｂ．  第１セレクタ１２がループクロック信号ＬＯＯＰＣＬＫを選択し、第２セレクタ２６がサブ遅延素子１４を経由した選択クロック信号ＣＬＫ２を選択し、カウンタ２０が第２のカウント値（たとえば最大値ＣＯＵＮＴ＿ＭＡＸ）に固定される。この状態で、周期測定部３２により測定されたループ発振器３０の第４の周期Ｔｐｄ４を取得する。【００６４】
３Ｃ．  第３の周期Ｔｐｄ３と第４の周期Ｔｐｄ４の差分ΔＴｐｄ（＝Ｔｐｄ３−Ｔｐｄ４）を、第１のカウント値（ＣＯＵＮＴ＿ＭＩＮ）と第２のカウント値（ＣＯＵＮＴ＿ＭＡＸ）の差分で除する。これにより分解能Δτを得ることができる。
Δτ＝（Ｔｐｄ３−Ｔｐｄ４）／（ＣＯＵＮＴ＿ＭＡＸ−ＣＯＵＮＴ＿ＭＩＮ）【００６５】
４Ｃ．  初期化部３４は、取得した分解能Δτが所定の範囲に含まれるように、基準電圧Ｖｒｅｆを設定する。【００６６】
第３のキャリブレーション処理によって得られる分解能Δτは、ＤＬＬ回路のループゲインを設定するパラメータとなる。したがってこの処理によればループゲインを最適化することができる。【００６７】
図３は、第１から第３のキャリブレーション処理を組み合わせたキャリブレーション工程を示すフローチャートである。図３のフローチャートでは、第１のキャリブレーション処理Ｓ１０４に先立ち、第２のキャリブレーション処理Ｓ１００、第３のキャリブレーション処理Ｓ１０２が実行される。Ｓ１００とＳ１０２は順序を入れ換えてもよく、いずれか一方のみを実行してもよい。また、各キャリブレーション処理Ｓ１００〜Ｓ１０４の順番は変更してもよい。【００６８】
続いて、第１のキャリブレーション処理が必要となる状況およびその理由を説明する。
カウンタ２０のビット数が十分に大きい場合、第１のキャリブレーション処理は不要である。ただしこの場合、カウンタ２０の回路規模が大きくなるというデメリットがある。【００６９】
また遅延量τを一定に保つために必要なカウンタ２０のトラッキング幅が十分に狭い場合、第１のキャリブレーション処理は不要である。ただしこの場合、温度変動や電源電圧変動にともなうデバイス特性が小さい必要があるため、高価な半導体プロセスを利用する必要があるかもしれない。【００７０】
第２、第３のキャリブレーション処理で共通するのは、ループ発振器３０を利用する点である。ループ発振器３０内の、ノードＮ１からＮ２’に至る経路の遅延量（ＴｐｄＢ’＋τ）が、ＤＬＬ回路内の、ノードＮ１からＮ２に至る経路の遅延量（ＴｐｄＢ＋τ）と等しく、かつノードＮ１からＮ３’に至る経路の遅延量（ＴｐｄＡ’）が、ＤＬＬ回路内の、ノードＮ１からＮ３に至る経路の遅延量（ＴｐｄＡ）と等しい場合、第２、第３のキャリブレーション処理で設定したカウンタ２０の初期値は、ＤＬＬ回路のロックポイントとほぼ一致するであろう。この場合も第１のキャリブレーション処理は不要である。【００７１】
しかしながらＴｐｄＢ≠ＴｐｄＢ’もしくはＴｐｄＡ≠ＴｐｄＡ’の場合、あるいはクロック信号ＣＬＫ２の第２セレクタ２６内部の伝搬遅延と、クロック信号ＣＬＫ３のそれとで差がある場合、第２、第３のキャリブレーション処理において、ループ発振器３０を利用して遅延回路４０を初期化しても、カウンタ２０の初期値ＣＯＵＮＴ＿ＩＮＩＴと、実際のＤＬＬ回路のロックポイントＬＰとが大幅にずれる可能性がある。この場合、ＤＬＬ回路において必要とされるトラッキング幅をカバーできない可能性がある。【００７２】
第１のキャリブレーション処理を行う場合、ＤＬＬ回路を実動作させて、十分なトラッキング領域が確保されるように、基準電圧Ｖｒｅｆを調節するため、カウンタ２０の初期値ＣＯＵＮＴ＿ＩＮＩＴとＤＬＬ回路のロックポイントＬＰとがずれた場合でも、遅延量τを確実に安定化できる。【００７３】
続いて遅延回路４０の好適なアプリケーションについて説明する。
図４は、図１の遅延回路４０を利用したタイミング発生器（ＴＧ）２および試験装置１００の構成を示すブロック図である。試験装置１００はＤＵＴ（不図示）にテストパターンＰＡＴを供給する。試験装置１００は、タイミング発生器２および図示しないパターン発生器ＰＧ、波形整形器ＦＣを含んで構成されるのが一般的である。【００７４】
図示しないパターン発生器ＰＧによってテストパターンのポジティブエッジのタイミングを設定する信号ＤＳＥＴと、ネガティブエッジのタイミングを設定する信号ＤＲＥＳＥＴが生成される。信号ＤＳＥＴは、テストパターンがローレベルからハイレベルに遷移するときに生成され、信号ＤＳＥＴは、テストパターンがハイレベルからローレベルに遷移するときに生成される。【００７５】
タイミング発生器２は、テストパターンのエッジのタイミングを設定する信号ＤＳＥＴ、ＤＲＥＳＥＴそれぞれに、所定の遅延を与える。タイミング発生器２は、第１遅延回路ＣＤ１、第２遅延回路ＣＤ２、第３遅延回路ＦＤ１、第４遅延回路ＦＤ２、パルサー５０、５２、ＲＳフリップフロップ５４を含む。【００７６】
第１遅延回路ＣＤ１、第３遅延回路ＦＤ１、パルサー５０は直列に接続される。第１遅延回路ＣＤ１は信号ＤＳＥＴに粗い遅延を与え、第３遅延回路ＦＤ１は細かい遅延を与える。
第２遅延回路ＣＤ２は信号ＤＲＥＳＥＴに粗い遅延を与え、第４遅延回路ＦＤ２は細かい遅延を与える。【００７７】
パルサー５０、５２によって遅延を受けた信号ＤＳＥＴ、ＤＲＥＳＥＴがパルス化され、ＲＳフリップフロップ５４のセット端子、リセット端子に入力される。ＲＳフリップフロップ５４の出力信号は、ドライバ５６を介してＤＵＴに供給される。【００７８】
このようなタイミング発生器２において、図１の遅延回路４０は、第１遅延回路ＣＤ１、第２遅延回路ＣＤ２として好適に利用できる。【００７９】
上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。【００８０】
図５は、変形例に係る遅延回路４０ａの構成を示す回路図である。図１と同じ構成要素の一部は省略される。遅延回路４０ａは、図１の遅延回路４０に加えてさらにスキュー調整用の遅延素子１５を備える。遅延素子１５は、バイアス電圧Ｖｂｉａｓとは無関係に、選択クロック信号ＣＬＫ１に固定遅延を与える。【００８１】
この場合、以下のキャリブレーション処理が可能となる。
１．  カウンタ２０のカウント値を、カウンタの中間値付近に設定する。
２．  初期化部３４は、この状態でサブ遅延素子１４の伝搬遅延とバイパス経路１６の伝搬遅延の差が目標値Ｔｐと等しくなるように、基準電圧Ｖｒｅｆおよび遅延素子１５の遅延量τａｄｊを設定する。【００８２】
この処理を行うことにより、ロックポイントＬＰをカウンタ２０の中心付近に設定することができるため、トラッキング幅の確保が容易となる。【００８３】
遅延素子１５は、サブ遅延素子１４と直列に設けられてもよい。【００８４】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【産業上の利用可能性】
【００８５】
本発明は、電子回路技術に利用できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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