(57)【要約】本発明の半導体装置は、ＳｉＣからなる第１導電型の半導体層と、前記半導体層の表層部に形成された第２導電型のボディ領域と、前記半導体層の表面から掘り下がり、底面が前記半導体層における前記ボディ領域の下方の部分に形成されたゲートトレンチと、前記ボディ領域の表層部において、前記ゲートトレンチの側面に隣接して形成された第１導電型のソース領域と、前記ゲートトレンチの前記底面および前記側面上に形成され、前記底面上の部分の厚さが前記側面上の部分の厚さよりも大きいゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲートトレンチに埋設されたゲート電極と、前記半導体層における前記ゲートトレンチの底面から前記半導体層の厚さ方向途中部に至る部分に、第２導電型不純物のインプランテーションにより形成されたインプラ層とを含む。
2010119789.tif 000002
【特許請求の範囲】
【請求項１】
ＳｉＣからなる第１導電型の半導体層と、
前記半導体層の表層部に形成された第２導電型のボディ領域と、
前記半導体層の表面から掘り下がり、底面が前記半導体層における前記ボディ領域の下方の部分に形成されたゲートトレンチと、
前記ボディ領域の表層部において、前記ゲートトレンチの側面に隣接して形成された第１導電型のソース領域と、
前記ゲートトレンチの前記底面および前記側面上に形成され、前記底面上の部分の厚さが前記側面上の部分の厚さよりも大きいゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲートトレンチに埋設されたゲート電極と、
前記半導体層における前記ゲートトレンチの底面から前記半導体層の厚さ方向途中部に至る部分に、第２導電型不純物のインプランテーションにより形成されたインプラ層とを含む、半導体装置。
【請求項２】
前記インプラ層が、前記第２導電型不純物の活性化により導電性の付与された活性層である、請求項１に記載の半導体装置。
【請求項３】
前記インプラ層が、インプランテーション後の前記第２導電型不純物の非活性状態が維持された絶縁層である、請求項１に記載の半導体装置。
【請求項４】
前記ゲートトレンチの前記側面上の前記ゲート絶縁膜は、前記ソース領域に隣接する部分の厚さＴ1が、その残余の部分の厚さＴ2以上である、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記ゲート絶縁膜の前記残余の部分の厚さＴ2に対する、前記ソース領域に隣接する部分の厚さＴ1の比（Ｔ1／Ｔ2）が、１〜３である、請求項４に記載の半導体装置。
【請求項６】
前記ゲート絶縁膜における前記ソース領域に隣接する部分は、前記ゲートトレンチの前記側面に対して、前記ゲートトレンチの内側および外側の両方に突出している、請求項４または５に記載の半導体装置。
【請求項７】
前記ゲート絶縁膜の前記残余の部分の厚さＴ2に対する、前記ゲートトレンチの前記底面上の前記ゲート絶縁膜の厚さＴ3の比（Ｔ3／Ｔ2）が、１〜２である、請求項４〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記半導体層の表面が、Ｓｉ面である、請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記ゲートトレンチの前記底面が、前記ゲートトレンチの互いに対向する前記側面の対向方向における両端部に形成され、当該側面の各下端から前記半導体層の前記表面に対して傾斜する傾斜部と、当該傾斜部の下端同士を連設し、前記半導体層の前記表面に対して平行な平行部とを含む、請求項１〜８のいずれか一項に記載の半導体装置。
【請求項１０】
前記インプラ層が、前記平行部の全域に接して形成されている、請求項９に記載の半導体装置。
【請求項１１】
前記ゲートトレンチの前記底面が、前記ゲートトレンチの互いに対向する前記側面の対向方向における両端部に、前記半導体層側へ向かって湾曲する湾曲面を有する断面視円弧状に形成されている、請求項１〜８のいずれか一項に記載の半導体装置。
【請求項１２】
前記インプラ層の深さが、０．１μｍ〜０．５μｍである、請求項１〜１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記インプラ層の第２導電型不純物濃度が、１×１０16ｃｍ-3〜１×１０21ｃｍ-3である、請求項１〜１２のいずれか一項に記載の半導体装置。
【請求項１４】
ＳｉＣからなる第１導電型の半導体層の表層部に、前記半導体層の表面から第２導電型不純物をインプランテーションすることにより第２導電型領域を形成する工程と、
前記第２導電型領域の表層部に、前記第２導電型領域の表面から第１導電型不純物をインプランテーションすることにより第１導電型領域を形成する工程と、
熱処理により、前記第２導電型領域および前記第１導電型領域を活性化させて、ボディ領域およびソース領域を形成する工程と、
前記半導体層に、その表面から掘り下がったゲートトレンチを形成する工程と、
前記ゲートトレンチの側面をマスクで被覆する工程と、
前記マスクの形成後、前記ゲートトレンチの底面から前記半導体層に第２導電型不純物をインプランテーションすることにより、前記ゲートトレンチの底面から前記半導体層の厚さ方向途中部に至る部分にインプラ層を形成する工程と、
前記インプラ層の形成後、前記マスクを除去し、前記ゲートトレンチの底面および側面を酸化させることにより、前記底面および前記側面上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記ゲートトレンチを埋め尽くすようにゲート電極を形成する工程とを含む、半導体装置の製造方法。
【請求項１５】
前記ゲートトレンチを形成する工程が、前記半導体層の表面上に第１マスクを形成する工程と、この第１マスクを介して前記半導体層をエッチングする工程とを含み、
前記側面を前記マスクで被覆する工程が、前記底面および前記側面上ならびに前記第１マスク上に前記第１マスクとは異なる材料からなる第２マスクを形成する工程と、この第２マスクにおける前記底面上の部分をエッチングにより除去する工程とを含む、請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記半導体層の表面がＳｉ面であり、
前記側面を前記マスクで被覆する工程が、前記底面および前記側面を酸化させることにより、前記底面および前記側面上にシリコン酸化膜を形成する工程である、請求項１４に記載の半導体装置の製造方法。
【請求項１７】
前記インプラ層を形成する工程が、前記ボディ領域および前記ソース領域を形成する工程前に実行される、請求項１４〜１６のいずれか一項に記載の半導体装置の製造方法。
【請求項１８】
前記インプラ層を形成する工程が、前記ボディ領域および前記ソース領域を形成する工程後に実行される、請求項１４〜１６のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳｉＣが使用された半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、高耐圧、低オン抵抗を実現する次世代のパワーデバイス材料として、ＳｉＣ（シリコンカーバイト：炭化ケイ素）の使用が検討されている。
また、パワーデバイスの微細化およびオン抵抗の低減のための構造として、トレンチゲート構造が知られている。たとえば、パワーＭＯＳＦＥＴでは、トレンチゲート構造を採用したものが主流になりつつある。【０００３】
図１２は、従来のトレンチゲート型ＶＤＭＯＳＦＥＴを有するＳｉＣ半導体装置の模式断面図である。
半導体装置１０１は、半導体装置１０１の基体をなすＮ+型のＳｉＣ基板１０２を備えている。ＳｉＣ基板１０２のＳｉ面（シリコン面）上には、ＳｉＣ基板１０２よりもＮ型不純物が低濃度にドーピングされたＳｉＣ（シリコンカーバイト：炭化ケイ素）からなる、Ｎ-型のエピタキシャル層１０３が積層されている。エピタキシャル層１０３の基層部は、エピタキシャル成長後のままの状態が維持された、Ｎ-型のドレイン領域１０４をなしている。また、エピタキシャル層１０３には、ドレイン領域１０４上に、Ｐ型のボディ領域１０５がドレイン領域１０４に接して形成されている。【０００４】
エピタキシャル層１０３には、ゲートトレンチ１０６がその表面１１７（Ｓｉ面）から掘り下がって形成されている。ゲートトレンチ１０６は、ボディ領域１０５を層厚方向に貫通し、その最深部（底面１１６）がドレイン領域１０４に達している。
ゲートトレンチ１０６内には、ゲートトレンチ１０６の側面１１４および底面１１６を熱酸化させることにより、ＳｉＯ2からなるゲート絶縁膜１０７がゲートトレンチ１０６の内面全域に形成されている。【０００５】
そして、ゲート絶縁膜１０７の内側をＮ型不純物が高濃度にドーピングされたポリシリコンで埋め尽くすことにより、ゲートトレンチ１０６内にゲート電極１０８が埋設されている。
エピタキシャル層１０３の表層部には、ゲートトレンチ１０６に対してゲート幅と直交する方向（図１２における左右方向）の両側に、Ｎ+型のソース領域１０９が形成されている。ソース領域１０９は、ゲートトレンチ１０６に沿ってゲート幅に沿う方向に延び、その底部がボディ領域１０５に接している。【０００６】
また、エピタキシャル層１０３には、その表面１１７から、ゲート幅と直交する方向におけるソース領域１０９の中央部を貫通し、ボディ領域１０５に接続されるＰ+型のボディコンタクト領域１１０が形成されている。
エピタキシャル層１０３上には、ＳｉＯ2からなる層間絶縁膜１１１が積層されている。層間絶縁膜１１１上には、ソース配線１１２が形成されている。ソース配線１１２は、接地されている。そして、ソース配線１１２は、層間絶縁膜１１１に形成されたコンタクトホール１１３を介して、ソース領域１０９およびボディコンタクト領域１１０に電気的に接続されている。【０００７】
ＳｉＣ基板１０２の裏面（カーボン面：Ｃ面）には、ドレイン配線１１５が形成されている。
ソース配線１１２とドレイン配線１１５との間（ソース−ドレイン間）に所定の電位差を発生させた状態で、ゲート電極１０８に所定の電圧（ゲート閾値電圧以上の電圧）が印加されることにより、ゲート電極１０８からの電界によりボディ領域１０５におけるゲート絶縁膜１０７との界面近傍にチャネルが形成される。これにより、ソース配線１１２とドレイン配線１１５との間に電流が流れ、ＶＤＭＯＳＦＥＴがオン状態となる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−２９４２１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ＳｉＣの各結晶面の酸化レートは、Ｓｉ面において最も小さい。そのため、ゲートトレンチ１０６の内面の酸化は、エピタキシャル層１０３の表面１１７に平行な底面１１６（Ｓｉ面）の酸化レートおよび側面１１４の酸化レートが、関係式：底面１１６の酸化レート／側面１１４の酸化レート＜１を満たす条件で進行する。その結果、ゲート絶縁膜１０７では、底面１１６上の部分の厚さが側面１１４上の部分の厚さよりも小さくなる。【００１０】
一方、半導体装置１０１において、ＶＤＭＯＳＦＥＴがターンオフしたとき、ゲート電極１０８とドレイン配線１１５との間（ゲート−ドレイン間）に高い電位差が生じ、ゲートトレンチ１０６の底面１１６に電界が集中する。上記のように底面１１６上の部分の厚さが小さいゲート絶縁膜１０７では、電界の集中による絶縁破壊が起きやすい。
その不具合に対して、ゲート絶縁膜１０７形成時の酸化時間を長くすることにより底面１１６上の部分の厚さを大きくする対策が検討される。しかし、底面１１６の酸化に並行して側面１１４の酸化が進行するので、上記酸化レートの差に起因して、側面１１４上の部分の厚さが非常に大きくなってしまう。【００１１】
本発明の目的は、ゲート絶縁膜における、ゲートトレンチ側面上の部分の厚さの増大を抑制しつつ、ゲートトレンチ底面上の部分の絶縁破壊を抑制することのできる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
前記の目的を達成するための本発明の半導体装置は、ＳｉＣからなる第１導電型の半導体層と、前記半導体層の表層部に形成された第２導電型のボディ領域と、前記半導体層の表面から掘り下がり、底面が前記半導体層における前記ボディ領域の下方の部分に形成されたゲートトレンチと、前記ボディ領域の表層部において、前記ゲートトレンチの側面に隣接して形成された第１導電型のソース領域と、前記ゲートトレンチの前記底面および前記側面上に形成され、前記底面上の部分の厚さが前記側面上の部分の厚さよりも大きいゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲートトレンチに埋設されたゲート電極と、前記半導体層における前記ゲートトレンチの底面から前記半導体層の厚さ方向途中部に至る部分に、第２導電型不純物のインプランテーションにより形成されたインプラ層とを含む。【００１３】
この構成によれば、ＳｉＣからなる第１導電型の半導体層の表層部には、第２導電型のボディ領域が形成されている。また、半導体層には、その表面から掘り下がり、底面が半導体層におけるボディ領域の下方の部分に形成されたゲートトレンチが形成されている。ボディ領域の表層部には、ゲートトレンチの側面に隣接して第１導電型のソース領域が形成されている。また、ゲートトレンチの底面および側面上には、ゲート絶縁膜が形成されている。ゲートトレンチには、ゲート絶縁膜を介してゲート電極が埋設されている。また、半導体層におけるゲートトレンチの底面からその厚さ方向途中部に至る部分には、第２導電型不純物のインプランテーションによりインプラ層が形成されている。【００１４】
これにより、この半導体装置には、ゲート絶縁膜におけるゲートトレンチの側面上の部分（Oxide）を介してボディ領域（Semiconductor）にゲート電極（Metal）が対向するＭＯＳ（Metal Oxide Semiconductor）構造を有するトレンチゲート型ＭＯＳＦＥＴが形成されている。このＭＯＳＦＥＴおいて、ボディ領域におけるゲート絶縁膜との界面近傍の部分は、ゲート電極からの電界によりチャネルが形成されるチャネル部分である。【００１５】
この半導体装置では、ゲート絶縁膜における底面上の部分の厚さが、側面上の部分の厚さよりも大きい。そのため、ゲート絶縁膜における底面上の部分の厚さを適切に設計することにより、側面上の部分の厚さの増大を抑制しつつ、底面上の部分の絶縁破壊を抑制することができる。
そして、前記半導体装置は、たとえば、本発明の半導体装置の製造方法により作製することができる。すなわち、ＳｉＣからなる第１導電型の半導体層の表層部に、前記半導体層の表面から第２導電型不純物をインプランテーションすることにより第２導電型領域を形成する工程と、前記第２導電型領域の表層部に、前記第２導電型領域の表面から第１導電型不純物をインプランテーションすることにより第１導電型領域を形成する工程と、熱処理により、前記第２導電型領域および前記第１導電型領域を活性化させて、ボディ領域およびソース領域を形成する工程と、前記半導体層に、その表面から掘り下がったゲートトレンチを形成する工程と、前記ゲートトレンチの側面をマスクで被覆する工程と、前記マスクの形成後、前記ゲートトレンチの底面から前記半導体層に第２導電型不純物をインプランテーションすることにより、前記ゲートトレンチの底面から前記半導体層の厚さ方向途中部に至る部分にインプラ層を形成する工程と、前記インプラ層の形成後、前記マスクを除去し、前記ゲートトレンチの底面および側面を酸化させることにより、前記底面および前記側面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、前記ゲートトレンチを埋め尽くすようにゲート電極を形成する工程とを含む、半導体装置の製造方法により作製することができる。【００１６】
この方法によれば、半導体層に、第２導電型不純物がインプランテーションされることにより第２導電型領域が形成される。また、半導体層に、第１導電型不純物がインプランテーションされることにより第１導電型領域が形成される。これら第２導電型不純物領域および第１導電型不純物領域は、熱処理により活性化されて、第２導電型不純物領域がボディ領域となり、第１導電型不純物領域がソース領域となる。【００１７】
一方、半導体層に、その表面から掘り下がるようにゲートトレンチが形成される。ゲートトレンチの側面はマスクで被覆され、側面が被覆された状態でゲートトレンチの底面から半導体層に第２導電型不純物がインプランテーションされる。これにより、半導体層にインプラ層が形成される。インプラ層の形成後、マスクが除去され、ゲートトレンチの底面および側面が酸化されることによりゲート絶縁膜が形成される。ゲート電極は、ゲート絶縁膜上に、ゲートトレンチを埋め尽くすように形成される。【００１８】
ゲートトレンチの底面および側面の酸化に先立ってインプラ層が形成されるので、インプラ層形成後のゲートトレンチの底面および側面の酸化は、ゲートトレンチの底面の酸化レートおよび側面の酸化レートが、関係式：底面の酸化レート／側面の酸化レート＞１を満たす条件で進行する。その結果、底面上の部分の厚さが側面上の部分の厚さよりも大きいゲート絶縁膜を形成することができる。【００１９】
また、インプラ層の形成時、ゲートトレンチの側面がマスクで被覆されているので、ゲートトレンチの側面から半導体層への第２導電型不純物のインプランテーションを抑制することができる。
また、前記インプラ層は、前記第２導電型不純物の活性化により導電性の付与された活性層であることが好ましい。これにより、インプラ層と半導体層との間に形成されるエネルギー障壁を大きくすることができるので、電流をインプラ層に流れにくくすることができる。【００２０】
また、前記インプラ層は、インプランテーション後の前記第２導電型不純物の非活性状態が維持された絶縁層であってもよい。
また、前記ゲートトレンチの前記側面上の前記ゲート絶縁膜は、前記ソース領域に隣接する部分の厚さＴ1が、その残余の部分の厚さＴ2以上であることが好ましい。
トレンチゲート型ＭＯＳＦＥＴのスイッチング性能を表わす指標として、たとえば、ＭＯＳＦＥＴのオン抵抗Ｒonとゲート電荷量Ｑとの積Ｒon・Ｑが用いられる。Ｒon・Ｑが小さいほどスイッチング性能に優れるので、ゲート電荷量はなるべく小さい方が好ましい。なお、ゲート電荷量とは、ゲートに寄生的に形成される容量（たとえば、ゲート絶縁膜におけるゲート電極およびソース領域により挟まれる部分（ゲート電極とソース領域との間の部分）の容量など）に蓄積される電荷量のことである。【００２１】
Ｔ1がＴ2以上であれば、ゲート電極とソース領域との距離を大きくすることができるため、ゲート絶縁膜におけるゲート電極とソース領域との間の部分の容量を低減することができる。その結果、ゲートの寄生容量に蓄積されるゲート電荷量を低減することができるので、ＭＯＳＦＥＴのスイッチング性能を向上させることができる。
そして、前記ゲート絶縁膜の前記残余の部分の厚さＴ2に対する、前記ソース領域に隣接する部分の厚さＴ1の比（Ｔ1／Ｔ2）は、たとえば、１〜３であってもよい。また、前記ゲート絶縁膜における前記ソース領域に隣接する部分は、前記ゲートトレンチの前記側面に対して、前記ゲートトレンチの内側および外側の両方に突出していてもよい。【００２２】
また、前記ゲート絶縁膜の前記残余の部分の厚さＴ2に対する、前記ゲートトレンチの前記底面上の前記ゲート絶縁膜の厚さＴ3の比（Ｔ3／Ｔ2）は、たとえば、１〜２であってもよい。
また、前記半導体層の表面は、Ｓｉ面であることが好ましい。この場合、ゲートトレンチの底面をＳｉ面にすることができる。そして、ＳｉＣ半導体結晶では、Ｓｉ面の酸化レートがＣ面の酸化レートよりも速いので、ゲートトレンチの底面がＳｉ面であれば、ゲートトレンチの底面の酸化レートを一層高くすることができる。そのため、ゲートトレンチの底面に所望の厚さのゲート絶縁膜を形成した時点において、ゲートトレンチの側面上のゲート絶縁膜の厚さが必要量を超えることを防止することができる。一方、ゲートトレンチの底面がＣ面であると、ゲートトレンチの底面に所望の厚さのゲート絶縁膜を形成した時点において、ゲートトレンチの側面上のゲート絶縁膜の厚さが必要量を超えてしまう場合がある。その結果、ゲート電極にゲート閾値電圧を印加しても、ゲート絶縁膜が厚すぎてチャネルを形成できないおそれがある。【００２３】
また、前記ゲートトレンチの前記底面は、前記ゲートトレンチの互いに対向する前記側面の対向方向における両端部に形成され、当該側面の各下端から前記半導体層の前記表面に対して傾斜する傾斜部と、当該傾斜部の下端同士を連設し、前記半導体層の前記表面に対して平行な平行部とを含んでいてもよい。これにより、半導体装置のターンオフ時に、ゲートトレンチの底面における両端部への電界集中を抑制することができる。ゲートトレンチの底面が平行部を有する場合、インプラ層は、平行部の全域に接して形成されていることが好ましい。これにより、ゲート絶縁膜における平行部上の部分を全体的に厚くすることができる。【００２４】
また、前記ゲートトレンチの前記底面は、前記ゲートトレンチの互いに対向する前記側面の対向方向における両端部に、前記半導体層側へ向かって湾曲する湾曲面を有する断面視円弧状に形成されていてもよい。この場合でも、ゲートトレンチの底面が両端部に傾斜部を有する場合と同様に、半導体装置のターンオフ時に、ゲートトレンチの底面における両端部への電界集中を抑制することができる。【００２５】
また、インプラ層の深さは、０．１μｍ〜０．５μｍであってもよく、インプラ層の第２導電型不純物濃度は、１×１０16ｃｍ-3〜１×１０21ｃｍ-3であってもよい。
また、前記半導体装置の製造方法では、前記ゲートトレンチを形成する工程が、前記半導体層の表面上に第１マスクを形成する工程と、この第１マスクを介して前記半導体層をエッチングする工程とを含み、前記側面を前記マスクで被覆する工程が、前記底面および前記側面上ならびに前記第１マスク上に前記第１マスクとは異なる材料からなる第２マスクを形成する工程と、この第２マスクにおける前記底面上の部分をエッチングにより除去する工程とを含んでいてもよい。【００２６】
この方法では、第１マスクと第２マスクとが互いに異なる材料であるため、エッチャントやエッチングガスに対する第１マスクおよび第２マスクのエッチングレートは互いに異なる。
そのため、第１マスクと第２マスクとの選択比が適切な値になるように第１マスクおよび第２マスクの材料を適切に選択することにより、第２マスクをエッチングするときのエッチングストッパとして第１マスクを利用することができる。【００２７】
したがって、第２マスクにおける底面上の部分をエッチングにより除去する工程において、その底面上の部分とともに半導体層の表面上の第２マスクが除去された時点で、第１マスク上におけるエッチングの進行を第１マスクで停止させることができる。その結果、半導体層の表面が侵食されることを防止することができる。
また、前記半導体装置の製造方法では、前記半導体層の表面がＳｉ面であり、前記側面を前記マスクで被覆する工程が、前記底面および前記側面を酸化させることにより、前記底面および前記側面上にシリコン酸化膜を形成する工程であってもよい。【００２８】
この方法では、半導体層の表面がＳｉ面であるため、そのＳｉ面から掘り下がったゲートトレンチの底面はＳｉ面である。
そのため、インプラ層形成前のゲートトレンチの底面および側面の酸化は、ゲートトレンチの底面の酸化レートおよび側面の酸化レートが、関係式：底面の酸化レート／側面の酸化レート＜１を満たす条件で進行する。その結果、底面上の部分の厚さが側面上の部分の厚さよりも小さいシリコン酸化膜を形成することができる。よって、適切な酸化条件でシリコン酸化膜を形成することにより、インプラ層の形成時、ゲートトレンチの底面からの第２導電型不純物のインプランテーションを可能としつつ、ゲートトレンチの側面からの第２導電型不純物のインプランテーションを効率よく抑制することができる。【００２９】
また、前記半導体装置の製造方法では、前記インプラ層を形成する工程が、前記ボディ領域および前記ソース領域を形成する工程前に実行されてもよい。
この方法では、インプラ層がボディ領域およびソース領域を形成する工程前に形成されるので、ボディ領域およびソース領域を形成する工程における熱処理時に、インプラ層中の第２導電型不純物を活性化させることができる。これにより、インプラ層を導電性の付与された活性層として形成することができる。【００３０】
また、前記半導体装置の製造方法では、前記インプラ層を形成する工程が、前記ボディ領域および前記ソース領域を形成する工程後に実行されてもよい。
この方法では、インプラ層がボディ領域およびソース領域を形成する工程後に形成されるので、インプラ層が、ボディ領域およびソース領域を形成する工程における熱処理に晒されない。そのため、インプラ層の状態を、インプランテーション後の第２導電型不純物の非活性状態に維持することができる。これにより、インプラ層を絶縁層として形成することができる。さらに、例えば、ゲートトレンチを形成する工程が、ボディ領域およびソース領域を形成する工程後に実行される場合、ゲートトレンチが、ボディ領域およびソース領域を形成する工程における熱処理に晒されない。そのため、熱処理によるゲートトレンチの変形などを防止することもできる。
【図面の簡単な説明】
【００３１】
【図１】図１は、本発明の第１実施形態に係る半導体装置の模式的な平面図である。
【図２】図２は、図１の破線円IIで囲まれる部分の要部拡大図である。
【図３】図３は、本発明の第１の実施形態に係る半導体装置の模式的な断面図であって、図２の切断線III−IIIでの切断面である。
【図４Ａ】図４Ａは、図３に示す半導体装置の製造方法を説明するための模式断面図である。
【図４Ｂ】図４Ｂは、図４Ａの次の工程を示す図である。
【図４Ｃ】図４Ｃは、図４Ｂの次の工程を示す図である。
【図４Ｄ】図４Ｄは、図４Ｃの次の工程を示す図である。
【図４Ｅ】図４Ｅは、図４Ｄの次の工程を示す図である。
【図４Ｆ】図４Ｆは、図４Ｅの次の工程を示す図である。
【図４Ｇ】図４Ｇは、図４Ｆの次の工程を示す図である。
【図４Ｈ】図４Ｈは、図４Ｇの次の工程を示す図である。
【図４Ｉ】図４Ｉは、図４Ｈの次の工程を示す図である。
【図４Ｊ】図４Ｊは、図４Ｉの次の工程を示す図である。
【図４Ｋ】図４Ｋは、図４Ｊの次の工程を示す図である。
【図４Ｌ】図４Ｌは、図４Ｋの次の工程を示す図である。
【図４Ｍ】図４Ｍは、図４Ｌの次の工程を示す図である。
【図４Ｎ】図４Ｎは、図４Ｍの次の工程を示す図である。
【図４Ｏ】図４Ｏは、図４Ｎの次の工程を示す図である。
【図４Ｐ】図４Ｐは、図４Ｏの次の工程を示す図である。
【図４Ｑ】図４Ｑは、図４Ｐの次の工程を示す図である。
【図５】図５は、本発明の第２の実施形態に係る半導体装置の模式断面図である。
【図６Ａ】図６Ａは、図５に示す半導体装置の製造方法を説明するための模式断面図である。
【図６Ｂ】図６Ｂは、図６Ａの次の工程を示す図である。
【図６Ｃ】図６Ｃは、図６Ｂの次の工程を示す図である。
【図６Ｄ】図６Ｄは、図６Ｃの次の工程を示す図である。
【図６Ｅ】図６Ｅは、図６Ｄの次の工程を示す図である。
【図６Ｆ】図６Ｆは、図６Ｅの次の工程を示す図である。
【図６Ｇ】図６Ｇは、図６Ｆの次の工程を示す図である。
【図６Ｈ】図６Ｈは、図６Ｇの次の工程を示す図である。
【図６Ｉ】図６Ｉは、図６Ｈの次の工程を示す図である。
【図６Ｊ】図６Ｊは、図６Ｉの次の工程を示す図である。
【図６Ｋ】図６Ｋは、図６Ｊの次の工程を示す図である。
【図６Ｌ】図６Ｌは、図６Ｋの次の工程を示す図である。
【図６Ｍ】図６Ｍは、図６Ｌの次の工程を示す図である。
【図６Ｎ】図６Ｎは、図６Ｍの次の工程を示す図である。
【図６Ｏ】図６Ｏは、図６Ｎの次の工程を示す図である。
【図７】図７は、本発明の第３の実施形態に係る半導体装置の模式断面図である。
【図８Ａ】図７に示す半導体装置の製造方法を説明するための模式断面図である。
【図８Ｂ】図８Ｂは、図８Ａの次の工程を示す図である。
【図８Ｃ】図８Ｃは、図８Ｂの次の工程を示す図である。
【図８Ｄ】図８Ｄは、図８Ｃの次の工程を示す図である。
【図８Ｅ】図８Ｅは、図８Ｄの次の工程を示す図である。
【図８Ｆ】図８Ｆは、図８Ｅの次の工程を示す図である。
【図８Ｇ】図８Ｇは、図８Ｆの次の工程を示す図である。
【図８Ｈ】図８Ｈは、図８Ｇの次の工程を示す図である。
【図８Ｉ】図８Ｉは、図８Ｈの次の工程を示す図である。
【図８Ｊ】図８Ｊは、図８Ｉの次の工程を示す図である。
【図８Ｋ】図８Ｋは、図８Ｊの次の工程を示す図である。
【図８Ｌ】図８Ｌは、図８Ｋの次の工程を示す図である。
【図８Ｍ】図８Ｍは、図８Ｌの次の工程を示す図である。
【図８Ｎ】図８Ｎは、図８Ｍの次の工程を示す図である。
【図８Ｏ】図８Ｏは、図８Ｎの次の工程を示す図である。
【図８Ｐ】図８Ｐは、図８Ｏの次の工程を示す図である。
【図８Ｑ】図８Ｑは、図８Ｐの次の工程を示す図である。
【図９】図９は、本発明の第４の実施形態に係る半導体装置の模式断面図である。
【図１０Ａ】図１０Ａは、図９に示す半導体装置の製造方法を説明するための模式断面図である。
【図１０Ｂ】図１０Ｂは、図１０Ａの次の工程を示す図である。
【図１０Ｃ】図１０Ｃは、図１０Ｂの次の工程を示す図である。
【図１０Ｄ】図１０Ｄは、図１０Ｃの次の工程を示す図である。
【図１０Ｅ】図１０Ｅは、図１０Ｄの次の工程を示す図である。
【図１０Ｆ】図１０Ｆは、図１０Ｅの次の工程を示す図である。
【図１０Ｇ】図１０Ｇは、図１０Ｆの次の工程を示す図である。
【図１０Ｈ】図１０Ｈは、図１０Ｇの次の工程を示す図である。
【図１０Ｉ】図１０Ｉは、図１０Ｈの次の工程を示す図である。
【図１０Ｊ】図１０Ｊは、図１０Ｉの次の工程を示す図である。
【図１０Ｋ】図１０Ｋは、図１０Ｊの次の工程を示す図である。
【図１０Ｌ】図１０Ｌは、図１０Ｋの次の工程を示す図である。
【図１０Ｍ】図１０Ｍは、図１０Ｌの次の工程を示す図である。
【図１０Ｎ】図１０Ｎは、図１０Ｍの次の工程を示す図である。
【図１０Ｏ】図１０Ｏは、図１０Ｎの次の工程を示す図である。
【図１１】図１１は、本発明の第１の実施形態に係る半導体装置の変形例を示す模式的な断面図である。
【図１２】図１２は、従来のトレンチゲート型ＶＤＭＯＳＦＥＴを有するＳｉＣ半導体装置の模式断面図である。
【発明を実施するための形態】
【００３２】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係る半導体装置の模式的な平面図である。
半導体装置１は、平面視正方形状に形成されており、その表面側に層間絶縁膜２が形成されている。
層間絶縁膜２上には、ソース電極３、ゲートパッド４およびゲートフィンガー５が形成されている。
【００３３】
ソース電極３は、その中央部分に第１側縁６から当該第１側縁６に対向する第２側縁７側へ平面視凹状に除去された領域（除去領域１０）を有する平面視正方形状に形成されていて、各側縁が半導体装置１の側縁にそれぞれ平行となるように配置されている。
ゲートパッド４は、平面視正方形状に形成されていて、ソース電極３の凹状の除去領域１０の開放部分付近に、ソース電極３に対して間隔を空けて非接触に設けられている。
【００３４】
ゲートフィンガー５は、この実施形態ではゲートパッド４と一体的に３本形成されている。３本のゲートフィンガー５は、ソース電極３の除去領域１０の開放側からその反対側へ向かって、除去領域１０内、およびソース電極３の第１側縁６に直交する第３側縁８および第４側縁９の外側に１本ずつ、互いに平行に延びていて、ソース電極３に対して間隔を空けて非接触に設けられている。
【００３５】
ゲートパッド４およびゲートフィンガー５は、同じ金属材料からなる。好ましくは、ゲートパッド４およびゲートフィンガー５は、ソース電極３と同じ金属材料からなる。ソース電極３、ゲートパッド４およびゲートフィンガー５が同じ金属材料からなる場合、層間絶縁膜２の表面全域上にその金属材料からなる膜を形成し、この膜をパターニングすることにより、ソース電極３、ゲートパッド４およびゲートフィンガー５を形成することができる。
【００３６】
ソース電極３の下方には、以下に説明する各部からなるトレンチゲート型ＶＤＭＯＳＦＥＴ（Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor）の単位セルＣが、平面視でマトリクス状（行列状）に多数配列されて設けられている。
図２は、図１の破線円IIで囲まれる部分の要部拡大図である。図３は、本発明の第１の実施形態に係る半導体装置の模式的な断面図であって、図２の切断線III−IIIでの切断面である。
【００３７】
半導体装置１は、半導体装置１の基体をなすＳｉＣ基板１１を備えている。ＳｉＣ基板１１には、Ｎ型不純物が高濃度（たとえば、１×１０18ｃｍ-3〜１×１０21ｃｍ-3）にドーピングされている。ＳｉＣ基板１１は、その表面１２（上面）がＳｉ面であり、その裏面１３（下面）がＣ面である。
ＳｉＣ基板１１の表面１２には、ＳｉＣ基板１１よりもＮ型不純物が低濃度にドーピングされたＳｉＣ（シリコンカーバイト：炭化ケイ素）からなる、Ｎ-型のエピタキシャル層１４が積層されている。Ｓｉ面である表面１２上に形成される、半導体層としてのエピタキシャル層１４は、Ｓｉ面を成長主面として成長する。したがって、エピタキシャル層１４の表面１５は、Ｓｉ面である。
【００３８】
エピタキシャル層１４におけるＳｉ面側の部分（表層部）とは反対側のＣ面側の部分（基層部）は、その全域がエピタキシャル成長後のままの状態が維持された、Ｎ-型のドレイン領域１６をなしている。ドレイン領域１６のＮ型不純物濃度は、たとえば、１×１０15ｃｍ-3〜１×１０17ｃｍ-3である。
一方、エピタキシャル層１４の表層部には、複数のボディ領域１７が各単位セルＣに１つずつ、平面視でマトリクス状（行列状）に配列されて形成されている。各ボディ領域１７は、平面視正方形状である。また、各ボディ領域１７は、Ｐ型の導電型を示し、エピタキシャル層１４の表面１５から深さ方向の途中部に至る領域に、他のボディ領域１７に対してエピタキシャル層１４の厚さ方向と直交する方向に間隔を空けて形成されており、その最深部がドレイン領域１６に接している。ボディ領域１７のＰ型不純物濃度は、たとえば、１×１０15ｃｍ-3〜１×１０19ｃｍ-3である。
【００３９】
エピタキシャル層１４には、ゲートトレンチ１８が表面１５から掘り下がって形成されている。ゲートトレンチ１８は、一定のピッチで行列状に配列された単位セルＣ（ボディ領域１７）を区画する一定幅の格子状である。各単位セルＣでは、ボディ領域１７の深さ方向がゲート長方向であり、そのゲート長方向に直交するボディ領域１７の周方向がゲート幅方向である。
【００４０】
ゲートトレンチ１８は、互いに間隔を空けて対向する側面１９と、側面１９の下端を連設する底面２０とを有している。
各側面１９は、エピタキシャル層１４の表面１５に対して略直交する平面である。
底面２０は、ドレイン領域１６に形成されている。すなわち、ゲートトレンチ１８は、ボディ領域１７を層厚方向に貫通し、その最深部（底面２０）がドレイン領域１６に達している。底面２０は、各側面１９の下端から、表面１５に対してゲートトレンチ１８の深さ方向に傾斜する傾斜部２１と、傾斜部２１の下端を連設し、表面１５に対して平行な平行部２２とを有している。
【００４１】
また、ゲートトレンチ１８のゲート幅に直交する方向における距離（一対の側面１９間の距離）は、たとえば、０．５μｍ〜１．０μｍである。
ドレイン領域１６において、ゲートトレンチ１８の底面２０からその厚さ方向途中部に至る部分には、Ｐ型不純物のインプランテーションにより形成されたインプラ活性層２３が形成されている。インプラ活性層２３は、底面２０の平行部２２のほぼ全域に接するように設けられ、その深さが、たとえば、０．１μｍ〜０．５μｍであり、好ましくは、０．２μｍ〜０．３μｍである。なお、本実施形態では、インプラ活性層２３の深さは、０．３μｍである。
【００４２】
インプラ活性層２３は、Ｐ型不純物の活性化により活性化された層（活性層）であり、エピタキシャル層１４における周囲の領域（たとえば、ドレイン領域１６）よりも抵抗値が高い高抵抗層である。インプラ活性層２３の抵抗値は、たとえば、数十ｋΩ／□〜数百ｋΩ／□である。また、インプラ活性層２３のＰ型不純物濃度は、たとえば、１×１０16ｃｍ-3〜１×１０21ｃｍ-3であり、好ましくは、１×１０18ｃｍ-3〜１×１０19ｃｍ-3である。なお、本実施形態では、インプラ活性層２３に含まれるＰ型不純物がＢ（ホウ素）であり、その濃度は、１×１０19ｃｍ-3である。
【００４３】
ゲートトレンチ１８内には、ゲートトレンチ１８の内面（側面１９および底面２０）全域を覆うように、ＳｉＯ2からなるゲート絶縁膜２４が形成されている。
ゲート絶縁膜２４における側面１９上の部分（絶縁膜側部２５）は、ソース領域３０に隣接する部分（ソース隣接部２７）が側面１９に対してゲートトレンチ１８の内側および外側の両方に突出していることにより、ソース隣接部２７の厚さＴ1がその残余部分（ボディ領域１７およびドレイン領域１６）に隣接する部分（ボディ隣接部２８）の厚さＴ2よりも大きくなっている。ボディ隣接部２８の厚さＴ2に対する、ソース隣接部２７の厚さＴ1の比（ソース隣接部２７の厚さＴ1／ボディ隣接部２８の厚さＴ2）は、たとえば、１〜３であり、好ましくは、２〜３である。また、双方の厚さの具体的な大きさは、たとえば、ソース隣接部２７の厚さＴ1が１０００Å〜２０００Åであり、ボディ隣接部２８の厚さＴ2が４００Å〜５００Åである。
【００４４】
一方、ゲート絶縁膜２４における底面２０上の部分（絶縁膜底部２６）は、底面２０における平行部２２上の部分においてボディ隣接部２８の厚さＴ2よりも厚さの大きい部分を有している。ボディ隣接部２８の厚さＴ2に対する、絶縁膜底部２６における厚さの大きい部分の厚さＴ3（以下、この厚さを絶縁膜底部２６の厚さＴ3ということがある。）の比（絶縁膜底部２６の厚さＴ3／ボディ隣接部２８の厚さＴ2）は、たとえば、１〜２であり、好ましくは、２である。また、絶縁膜底部２６の具体的な厚さは、たとえば、１０００Å〜２０００Åである。
【００４５】
そして、ゲート絶縁膜２４の内側をＮ型不純物が高濃度にドーピングされたポリシリコン材料で埋め尽くすことにより、ゲートトレンチ１８内にゲート電極２９が埋設されている。
各ボディ領域１７の表層部には、Ｎ+型のソース領域３０が形成されている。ソース領域３０は、ドレイン領域１６のＮ型不純物濃度よりも高く、Ｎ型不純物が高濃度にドーピングされた領域である。ソース領域３０のＮ型不純物濃度は、たとえば、１×１０18ｃｍ-3〜１×１０21ｃｍ-3である。ソース領域３０は、ゲートトレンチ１８に隣接する位置においてゲート幅に沿う方向に延び、その底部がエピタキシャル層１４の表面１５側からボディ領域１７に接している。
【００４６】
各ソース領域３０の内側には、Ｐ+型のボディコンタクト領域３１がソース領域３０の中央部を深さ方向に貫通して形成されている。ボディコンタクト領域３１は、ボディ領域１７のＰ型不純物濃度よりも高く、Ｐ型不純物が高濃度にドーピングされた領域である。ボディコンタクト領域３１のＰ型不純物濃度は、たとえば、１×１０18ｃｍ-3〜１×１０21ｃｍ-3である。
【００４７】
エピタキシャル層１４の表面１５には、ＳｉＯ2からなる層間絶縁膜２が積層されている。層間絶縁膜２には、各ボディコンタクト領域３１と対向する位置に、コンタクトホール３２が形成されている。各コンタクトホール３２は、層間絶縁膜２を貫通し、各コンタクトホール３２内には、ボディコンタクト領域３１の全域およびソース領域３０におけるボディコンタクト領域３１の周囲の部分が臨んでいる。
【００４８】
層間絶縁膜２上には、ソース電極３が形成されている。ソース電極３は、コンタクトホール３２を介してソース領域３０およびボディコンタクト領域３１にコンタクト（電気的に接続）されている。ソース電極３は、ソース領域３０およびボディコンタクト領域３１とのコンタクト部分にニッケルシリサイド層３３を有し、ニッケルシリサイド層３３上にメタル層３４を有している。
【００４９】
メタル層３４は、たとえば、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、それらの合金およびそれらを含有するメタル材料を用いて形成されている。メタル層３４は、ソース電極３の最表層をなし、たとえば、金属ワイヤなどが接続（ボンディング）される。また、メタル層３４の厚さは、たとえば、１μｍ〜５μｍである。
ＳｉＣ基板１１の裏面１３には、ドレイン電極３５が形成されている。ドレイン電極３５は、ＳｉＣ基板１１にコンタクト（電気的に接続）されている。ドレイン電極３５は、ＳｉＣ基板１１とのコンタクト部分にニッケルシリサイド層３６を有し、ニッケルシリサイド層３６上にメタル層３７を有している。
【００５０】
メタル層３７は、上記したメタル層３４を構成する材料と同様のものを用いて形成することができる。メタル層３７は、ドレイン電極３５の最表層をなし、たとえば、ＳｉＣ基板１１がリードフレームのダイパッドにボンディングされるとき、ダイパッドに接合される。また、メタル層３７の厚さは、たとえば、１μｍ〜５μｍである。
ゲート電極２９には、層間絶縁膜２に形成されたコンタクトホール（図示せず）を介して、ゲート配線３８がコンタクト（電気的に接続）されている。また、ゲート配線３８は、ゲートパッド４に電気的に接続されている。
【００５１】
ソース電極３とドレイン電極３５との間（ソース−ドレイン間）に所定の電位差を発生させた状態で、ゲートパッド４に所定の電圧（ゲート閾値電圧以上の電圧）が印加されることにより、ゲート電極２９からの電界によりボディ領域１７におけるゲート絶縁膜２４との界面近傍にチャネルが形成される。これにより、ソース電極３とドレイン電極３５との間に電流が流れ、ＶＤＭＯＳＦＥＴがオン状態となる。
【００５２】
図４Ａ〜図４Ｑは、図３に示す半導体装置の製造方法を説明するための模式断面図である。
まず、図４Ａに示すように、ＣＶＤ(Metal Organic Chemical Vapor Deposition：有機金属気相成長)法、ＬＰＥ（Liquid Phase Epitaxy：液相エピタキシ）法、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシ）法などのエピタキシャル成長法により、ＳｉＣ基板１１の表面１２（Ｓｉ面）上に、不純物をドーピングしながらＳｉＣ結晶が成長させられる。これにより、ＳｉＣ基板１１上に、Ｎ-型のエピタキシャル層１４が形成される。続いて、Ｐ型不純物が、エピタキシャル層１４の表面１５からエピタキシャル層１４の内部にインプランテーション（注入）される。このときの注入条件は、Ｐ型不純物の種類により異なるが、たとえば、加速エネルギーが３００ｋＥＶ〜４００ｋＥＶである。
【００５３】
これにより、図４Ｂに示すように、エピタキシャル層１４の表層部に、Ｐ型不純物がインプランテーションされた第２導電型領域としてのＰ型インプラ領域３９が形成される。Ｐ型インプラ領域３９の形成により、エピタキシャル層１４の基層部には、Ｐ型インプラ領域３９と分離され、エピタキシャル成長後のままの状態を維持するドレイン領域１６が形成される。
【００５４】
次いで、図４Ｃに示すように、ＣＶＤ法により、エピタキシャル層１４上にＳｉＯ2からなるマスク４０が形成される。続いて、マスク４０がフォトレジスト（図示せず）を介してエッチングされることにより、ボディコンタクト領域３１を形成すべき領域に開口４１を有するパターンにパターニングされる。開口４１の形成後、Ｐ型不純物が、エピタキシャル層１４の表面１５からエピタキシャル層１４の内部にインプランテーション（注入）される。これにより、Ｐ型インプラ領域３９の表層部に、Ｐ型不純物がインプランテーションされたＰ+型インプラ領域４２が形成される。このときの注入条件は、Ｐ型不純物の種類により異なるが、たとえば、加速エネルギーが３０ｋＥＶ〜１８０ｋＥＶである。Ｐ+型インプラ領域４２の形成後、マスク４０が除去される。
【００５５】
次いで、図４Ｄに示すように、ＣＶＤ法により、エピタキシャル層１４上にＳｉＯ2からなるマスク４３が形成される。続いて、マスク４３がフォトレジスト（図示せず）を介してエッチングされることにより、ソース領域３０を形成すべき領域に開口４４を有するパターンにパターニングされる。開口４４の形成後、Ｎ型不純物が、エピタキシャル層１４の表面１５からエピタキシャル層１４の内部にインプランテーション（注入）される。これにより、Ｐ型インプラ領域３９の表層部に、Ｎ型不純物がインプランテーションされた第１導電型領域としてのＮ+型インプラ領域４５が形成される。このときの注入条件は、Ｎ型不純物の種類により異なるが、たとえば、加速エネルギーが３０ｋＥＶ〜１８０ｋＥＶである。Ｎ型不純物の注入後、マスク４３が除去される。
【００５６】
次いで、図４Ｅに示すように、ＣＶＤ法、熱酸化法などにより、エピタキシャル層１４の表面１５全域にＳｉＯ2からなる第１マスクとしてのトレンチ形成マスク４６が形成される。なお、トレンチ形成マスク４６は、ＣＶＤ法を利用することにより、ＳｉＮなどで形成することもできる。
次いで、図４Ｆに示すように、トレンチ形成マスク４６がフォトレジスト（図示せず）を介してエッチングされることにより、ゲートトレンチ１８を形成すべき領域に開口４７を有するパターンにパターニングされる。
【００５７】
次いで、図４Ｇに示すように、ＳＦ6（六フッ化硫黄）、Ｏ2（酸素）およびＨＢｒ（臭化水素）を含む混合ガス（ＳＦ6／Ｏ2／ＨＢｒガス）が、開口４７を介してエピタキシャル層１４の表面１５へ入射される。これにより、エピタキシャル層１４が表面１５（Ｓｉ面）からドライエッチングされて、ゲートトレンチ１８が形成される。
次いで、図４Ｈに示すように、Ｏ2ガスを用いた熱酸化法（Ｄｒｙ酸化）により、ゲートトレンチ１８の内面（側面１９および底面２０）が酸化される。Ｏ2ガスは、たとえば、１２００℃で、０．５時間〜１．０時間供給される。そして、ゲートトレンチ１８がＳｉＣからなるエピタキシャル層１４に形成されていることから、ゲートトレンチ１８の内面の酸化は、Ｓｉ面である平行部２２の酸化レート、およびＳｉ面に直交する面である側面１９の酸化レートが、たとえば、関係式：平行部２２の酸化レート／側面１９の酸化レート＝０．１〜０．２＜１を満たす条件で進行する。これにより、底面２０（平行部２２）上の部分（ストッパ膜底部５０）の厚さが、側面１９上の部分（ストッパ膜側部４９）の厚さよりも小さいストッパ膜４８が形成される。
【００５８】
次いで、図４Ｉに示すように、ＣＶＤ法により、トレンチ形成マスク４６の材料（ＳｉＯ2）とは異なる材料であるポリシリコン材料が、エピタキシャル層１４上にストッパ膜４８の表面全域およびトレンチ形成マスク４６の表面全域が覆い尽くされるまで堆積される。これにより、ストッパ膜４８上およびトレンチ形成マスク４６上に、第２マスクとしてのトレンチ保護マスク５１が形成される。トレンチ保護マスク５１の厚さは、たとえば、０．１μｍ〜０．５μｍとなるように制御される。
【００５９】
次いで、図４Ｊに示すように、トレンチ保護マスク５１が、エピタキシャル層１４の上方からエッチバックされる。エッチバックは、ストッパ膜４８のストッパ膜底部５０によりエッチングが停止するまで続けられる。これにより、トレンチ保護マスク５１におけるストッパ膜底部５０およびトレンチ形成マスク４６上の部分がエッチングにより除去され、トレンチ保護マスク５１におけるストッパ膜側部４９上の部分が残存する。
【００６０】
次いで、図４Ｋに示すように、Ｐ型不純物が、ストッパ膜底部５０を介してゲートトレンチ１８の底面２０からエピタキシャル層１４の内部にインプランテーション（注入）される。このときの注入条件は、Ｐ型不純物の種類により異なるが、たとえば、加速エネルギーが３０ｋＥＶ〜１８０ｋＥＶである。これにより、エピタキシャル層１４において、ゲートトレンチ１８の底面２０からその厚さ方向途中部に至る部分に、インプラ層５２が形成される。
【００６１】
次いで、図４Ｌに示すように、ウェットエッチングにより、ポリシリコンからなるトレンチ保護マスク５１が除去され、続いて、ＳｉＯ2からなるトレンチ形成マスク４６およびストッパ膜４８が除去される。
次いで、図４Ｍに示すように、たとえば、１４００℃〜１９００℃でエピタキシャル層１４が熱処理される。これにより、注入されたＰ型およびＮ型不純物が活性化して、ゲートトレンチ１８の側方にボディ領域１７が形成されるとともに、ボディ領域１７の表層部にソース領域３０およびボディコンタクト領域３１が形成される。また、その熱処理により、インプラ層５２中のＰ型不純物が活性化して、インプラ層５２が導電性の付与されたインプラ活性層２３となる。
【００６２】
次いで、図４Ｎに示すように、Ｏ2ガスを用いた熱酸化法（Ｄｒｙ酸化）により、ゲートトレンチ１８の内面（側面１９および底面２０）が酸化される。ゲートトレンチ１８の底面２０から所定の深さのインプラ活性層２３が形成されていることから、ゲートトレンチ１８の内面の酸化は、インプラ活性層２３が露出した平行部２２の酸化レート、およびエピタキシャル成長後の状態が維持された領域が露出した側面１９の酸化レートが、たとえば、関係式：平行部２２の酸化レート／側面１９の酸化レート＝１．５〜２．０＞１を満たす条件で進行する。これにより、絶縁膜底部２６の厚さが絶縁膜側部２５の厚さよりも大きいゲート絶縁膜２４が形成される。
【００６３】
一方、ゲートトレンチ１８の側面１９から、不純物濃度の異なるボディ領域１７およびソース領域３０が露出していることから、ゲートトレンチ１８の側面１９の酸化は、ソース領域３０が露出した部分の酸化レート、およびエピタキシャル層１４における残余部分が露出した部分の酸化レートが、たとえば、関係式：ソース領域３０部分の酸化レート／残余部分の酸化レート＝１．０〜３．０＞１を満たす条件で進行する。これにより、ソース隣接部２７の厚さがボディ隣接部２８の厚さよりも大きい絶縁膜側部２５が形成される。
【００６４】
次いで、図４Ｏに示すように、ＣＶＤ法により、ドーピングされたポリシリコン材料がエピタキシャル層１４上に堆積される。堆積されたポリシリコン材料は、エッチバック面がエピタキシャル層の表面１５に対して面一になるまでエッチバックされる。これにより、ポリシリコン材料におけるゲートトレンチ１８外の部分が除去されて、ゲートトレンチ１８内に残存するポリシリコン材料からなるゲート電極２９が形成される。
【００６５】
次いで、図４Ｐに示すように、ＣＶＤ法により、エピタキシャル層１４上にＳｉＯ2からなる層間絶縁膜２が積層される。そして、層間絶縁膜２がパターニングされることにより、層間絶縁膜２にソース領域３０およびボディコンタクト領域３１を露出させるコンタクトホール３２が形成される。
次いで、図４Ｑに示すように、スパッタ法により、エピタキシャル層１４上にＮｉが堆積される。そして、ソース領域３０およびボディコンタクト領域３１上の部分を除く部分をリフトオフした後、たとえば、１０００℃のＲＴＡ（Rapid Thermal Annealing）アニール処理が行なわれる。これにより、ＳｉＣ中のＳｉとＮｉとを反応させてＮｉがシリサイド化されて、ニッケルシリサイド層３３が形成される。その後、スパッタ法により、ニッケルシリサイド層３３上にメタル（Ａｌなど）が堆積される。これにより、メタル層３４が形成されて、ソース電極３が形成される。
【００６６】
続いて、ゲート電極２９に接続されるゲート配線３８が形成される。その後、ソース電極３と同様の方法により、ＳｉＣ基板１１の裏面１３に、ニッケルシリサイド層３６およびメタル層３７を有するドレイン電極３５が形成される。
以上の工程を経て、図３に示す半導体装置１が得られる。
このように、上記の製造方法によれば、ゲートトレンチ１８の内面（側面１９および底面２０）の酸化に先立って、底面２０の平行部２２に露出するインプラ活性層２３が形成される（図４Ｍ参照）。そのため、インプラ活性層２３形成後のゲートトレンチ１８の内面の酸化は、平行部２２の酸化レート、およびエピタキシャル成長後の状態が維持された領域が露出した側面１９の酸化レートが、たとえば、関係式：平行部２２の酸化レート／側面１９の酸化レート＝１．５〜２．０＞１を満たす条件で進行する。その結果、絶縁膜底部２６の厚さＴ3がボディ隣接部２８の厚さＴ2よりも大きいゲート絶縁膜２４を形成することができる。
【００６７】
したがって、半導体装置１では、ゲート絶縁膜２４の絶縁膜底部２６の厚さＴ3を適切に設計することにより、絶縁膜側部２５の厚さＴ1およびＴ2の増大を抑制しつつ、絶縁膜底部２６の絶縁破壊を抑制することができる。
トレンチゲート型ＭＯＳＦＥＴのスイッチング性能を表わす指標として、たとえば、ＭＯＳＦＥＴのオン抵抗Ｒonとゲート電荷量Ｑとの積Ｒon・Ｑが用いられる。Ｒon・Ｑが小さいほどスイッチング性能に優れるので、ゲート電荷量はなるべく小さい方が好ましい。なお、ゲート電荷量とは、ゲートに寄生的に形成される容量（たとえば、ゲート絶縁膜２４のソース隣接部２７など）に蓄積される電荷量のことである。
【００６８】
半導体装置１では、ソース隣接部２７の厚さＴ1がボディ隣接部２８の厚さＴ2よりも大きいため、ゲート電極２９とソース領域３０との距離を大きくすることができる。そのため、ソース隣接部２７の容量を低減することができる。その結果、ゲートの寄生容量に蓄積されるゲート電荷量を低減することができるので、ＭＯＳＦＥＴのスイッチング性能を向上させることができる。
【００６９】
また、ゲートトレンチ１８の側面１９がトレンチ保護マスク５１で被覆された状態で、Ｐ型不純物がゲートトレンチ１８の底面２０からエピタキシャル層１４の内部にインプランテーション（注入）される（図４Ｋ参照）。そのため、ゲートトレンチ１８の側面１９からエピタキシャル層１４におけるチャネル部分へのＰ型不純物のインプランテーションを抑制することができる。
【００７０】
また、ＳｉＯ2からなるトレンチ形成マスク４６を介してゲートトレンチ１８が形成され、そのトレンチ形成マスク４６を残存させた状態で、ポリシリコンからなるトレンチ保護マスク５１が形成される（図４Ｉ参照）。ＳｉＯ2およびポリシリコンは、エッチャントやエッチングガスに対するエッチングレートが互いに異なる。そのため、トレンチ保護マスク５１をエッチングするときのエッチングストッパとして、トレンチ形成マスク４６を利用することができる。
【００７１】
したがって、トレンチ保護マスク５１における底面２０上の部分（ストッパ膜底部５０上の部分）をエッチバックする工程（図４Ｊ参照）において、その底面２０上の部分とともにエピタキシャル層１４の表面１５上のトレンチ保護マスク５１がエッチングされた時点で、トレンチ形成マスク４６上におけるエッチングの進行をトレンチ形成マスク４６で停止させることができる。その結果、エピタキシャル層１４の表面１５が侵食されることを防止することができる。
【００７２】
また、インプラ層５２が、熱処理によりボディ領域１７、ソース領域３０およびボディコンタクト領域３１を形成する工程前に形成されるので、熱処理時にインプラ層５２中のＰ型不純物を活性化させることができる。これにより、インプラ層５２を導電性の付与されたインプラ活性層２３として形成することができる。
そして、インプラ活性層２３であることにより、インプラ活性層２３とドレイン領域１６との間に形成されるエネルギー障壁を大きくすることができる。その結果、電流をインプラ活性層２３に流れにくくすることができる。
【００７３】
また、エピタキシャル層１４の表面１５がＳｉ面であるため、ゲートトレンチ１８の底面２０（平行部２２）をＳｉ面にすることができる。そして、ＳｉＣ半導体結晶では、Ｓｉ面の酸化レートがＣ面の酸化レートよりも速いので、ゲートトレンチ１８の底面２０（平行部２２）がＳｉ面であれば、ゲートトレンチ１８の底面２０（平行部２２）の酸化レートを一層高くすることができる。そのため、ゲートトレンチ１８の底面２０（平行部２２）に所望の厚さのゲート絶縁膜２４（絶縁膜底部２６）を形成した時点において、ゲートトレンチ１８の側面１９上のゲート絶縁膜２４（絶縁膜側部２５）の厚さが必要量を超えることを防止することができる。一方、ゲートトレンチ１８の底面２０（平行部２２）がＣ面であると、ゲートトレンチ１８の底面２０（平行部２２）に所望の厚さのゲート絶縁膜を形成した時点において、ゲートトレンチ１８の側面１９上のゲート絶縁膜の厚さが必要量を超えてしまう場合がある。その結果、ゲート電極２９にゲート閾値電圧を印加しても、ゲート絶縁膜が厚すぎてチャネルを形成できないおそれがある。
【００７４】
また、ゲートトレンチ１８の底面２０が、互いに間隔を空けて対向する側面１９の対向方向における両端部に傾斜部２１を有しているので、半導体装置１のターンオフ時に、ゲートトレンチ１８の底面２０における両端部への電界集中を抑制することができる。
図５は、本発明の第２の実施形態に係る半導体装置の模式断面図である。図５において、図３に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
【００７５】
半導体装置５３では、その製造方法が半導体装置１の製造方法と異なることから、ゲートトレンチ１８のゲート幅に直交する方向における距離（一対の側面１９間の距離）が半導体装置１における同距離と異なっており、たとえば、０．８μｍ〜１．３μｍである。
その他の構成は、前述の第１の実施形態の場合と同様であり、動作もまた、同様である。
【００７６】
図６Ａ〜図６Ｏは、図５に示す半導体装置の製造方法を説明するための模式断面図である。
まず、図６Ａ〜図６Ｇに示すように、図４Ａ〜図４Ｇと同様の工程が行なわれて、エピタキシャル層１４にゲートトレンチ１８が形成される。
次いで、図６Ｈに示すように、Ｏ2ガスを用いた熱酸化法（Ｄｒｙ酸化）により、ゲートトレンチ１８の内面（側面１９および底面２０）が酸化される。Ｏ2ガスは、第１の実施形態におけるストッパ膜４８を形成するときの供給時間よりも長い時間、たとえば、１２００℃、３時間〜５時間供給される。
【００７７】
そして、ゲートトレンチ１８がＳｉＣからなるエピタキシャル層１４に形成されていることから、ゲートトレンチ１８の内面の酸化は、Ｓｉ面である平行部２２の酸化レート、およびＳｉ面に直交する面である側面１９の酸化レートが、たとえば、関係式：平行部２２の酸化レート／側面１９の酸化レート＝０．１〜０．２＜１を満たす条件で進行する。これにより、底面２０（平行部２２）上の部分（保護膜底部５６）の厚さが、側面１９上の部分（保護膜側部５５）の厚さよりも小さいトレンチ保護膜５４（シリコン酸化膜）が形成される。
【００７８】
そのようにして形成される保護膜側部５５の厚さに対する保護膜底部５６の厚さの比（保護膜底部５６の厚さ／保護膜側部５５の厚さ）は、たとえば、０．１〜０．２である。双方の厚さの具体的な大きさは、たとえば、保護膜側部５５の厚さが０．１μｍ〜０．５μｍであり、保護膜底部５６の厚さが０．０２μｍ〜０．１μｍである。
次いで、図６Ｉに示すように、Ｐ型不純物が、保護膜底部５６を介してゲートトレンチ１８の底面２０からエピタキシャル層１４の内部にインプランテーション（注入）される。このときの注入条件は、Ｐ型不純物の種類により異なるが、たとえば、加速エネルギーが３０ｋＥＶ〜１８０ｋＥＶである。これにより、エピタキシャル層１４において、ゲートトレンチ１８の底面２０からその厚さ方向途中部に至る部分に、インプラ層５２が形成される。
【００７９】
次いで、図６Ｊに示すように、ウェットエッチングにより、ＳｉＯ2からなるトレンチ形成マスク４６およびトレンチ保護膜５４が除去される。
その後は、図６Ｋ〜図６Ｏに示すように、図４Ｍ〜図４Ｑと同様の工程が行なわれて、図５に示す半導体装置５３が得られる。
このように、ゲートトレンチ１８の底面２０が、エピタキシャル層１４の表面１５（Ｓｉ面）に対して平行な平行部２２（Ｓｉ面）を有する。そのため、インプラ層５２形成前のゲートトレンチ１８の内面の酸化は、平行部２２の酸化レート、およびＳｉ面に直交する面である側面１９の酸化レートが、たとえば、関係式：平行部２２の酸化レート／側面１９の酸化レート＝０．１〜０．２＜１を満たす条件で進行する。その結果、平行部２２上の部分（保護膜底部５６）の厚さが、側面１９上の部分（保護膜側部５５）の厚さよりも小さいトレンチ保護膜５４を形成することができる。
【００８０】
したがって、適切な酸化条件でトレンチ保護膜５４を形成することにより、インプラ層５２形成のためのＰ型不純物のインプランテーション時、ゲートトレンチ１８の底面２０からのＰ型不純物のインプランテーションを可能としつつ、ゲートトレンチ１８の側面１９からのＰ型不純物のインプランテーションを効率よく抑制することができる。
その他、第１の実施形態と同様の作用および効果については、記載を省略する。
【００８１】
図７は、本発明の第３の実施形態に係る半導体装置の模式断面図である。
半導体装置５７では、ドレイン領域１６において、ゲートトレンチ１８の底面２０からその厚さ方向途中部に至る部分には、Ｐ型不純物のインプランテーションにより形成されたインプラ層５８が形成されている。インプラ層５８は、底面２０の平行部２２のほぼ全域に接するように設けられ、その深さが、たとえば、０．１μｍ〜０．５μｍであり、好ましくは、０．２μｍ〜０．３μｍである。なお、本実施形態では、インプラ層５８の深さは、０．３μｍである。
【００８２】
インプラ層５８は、インプランテーション後のＰ型不純物の非活性状態が維持された絶縁層であり、図３におけるインプラ活性層２３よりも抵抗値が高い高抵抗層である。インプラ層５８の抵抗値は、たとえば、数ｋΩ／□〜数Ｔ（テラ）Ω／□である。また、インプラ層５８のＰ型不純物濃度は、たとえば、１×１０18ｃｍ-3〜１×１０21ｃｍ-3であり、好ましくは、１×１０19ｃｍ-3〜１×１０20ｃｍ-3である。なお、本実施形態では、インプラ層５８に含まれるＰ型不純物がＢ（ホウ素）であり、その濃度は、１×１０20ｃｍ-3である。
【００８３】
その他の構成は、前述の第１の実施形態の場合と同様であり、動作もまた、同様である。
図８Ａ〜図８Ｑは、図７に示す半導体装置の製造方法を説明するための模式断面図である。
まず、図８Ａ〜図８Ｄに示すように、図４Ａ〜図４Ｄと同様の工程が行なわれて、Ｐ型インプラ領域３９の表層部に、Ｎ+型インプラ領域４５が形成される。
【００８４】
次いで、図８Ｅに示すように、たとえば、１４００℃〜１９００℃でエピタキシャル層１４が熱処理される。これにより、注入されたＰ型およびＮ型不純物が活性化して、ゲートトレンチ１８の側方にボディ領域１７が形成されるとともに、ボディ領域１７の表層部にソース領域３０およびボディコンタクト領域３１が形成される。
次いで、図８Ｆに示すように、ＣＶＤ法、熱酸化法などにより、エピタキシャル層１４の表面１５全域にＳｉＯ2からなる第１マスクとしてのトレンチ形成マスク４６が形成される。なお、トレンチ形成マスク４６は、ＣＶＤ法を利用することにより、ＳｉＮなどで形成することもできる。
【００８５】
次いで、図８Ｇに示すように、トレンチ形成マスク４６がフォトレジスト（図示せず）を介してエッチングされることにより、ゲートトレンチ１８を形成すべき領域に開口４７を有するパターンにパターニングされる。
次いで、図８Ｈに示すように、ＳＦ6（六フッ化硫黄）、Ｏ2（酸素）およびＨＢｒ（臭化水素）を含む混合ガス（ＳＦ6／Ｏ2／ＨＢｒガス）が、開口４７を介してエピタキシャル層１４の表面１５へ入射される。これにより、エピタキシャル層１４が表面１５（Ｓｉ面）からドライエッチングされて、ゲートトレンチ１８が形成される。
【００８６】
次いで、図８Ｉに示すように、Ｏ2ガスを用いた熱酸化法（Ｄｒｙ酸化）により、ゲートトレンチ１８の内面（側面１９および底面２０）が酸化される。Ｏ2ガスは、たとえば、１２００℃で、０．５時間〜１．０時間供給される。そして、ゲートトレンチ１８がＳｉＣからなるエピタキシャル層１４に形成されていることから、ゲートトレンチ１８の内面の酸化は、Ｓｉ面である平行部２２の酸化レート、およびＳｉ面に直交する面である側面１９の酸化レートが、たとえば、関係式：平行部２２の酸化レート／側面１９の酸化レート＝０．１〜０．２＜１を満たす条件で進行する。これにより、底面２０（平行部２２）上の部分（ストッパ膜底部５０）の厚さが、側面１９上の部分（ストッパ膜側部４９）の厚さよりも小さいストッパ膜４８が形成される。
【００８７】
次いで、図８Ｊに示すように、ＣＶＤ法により、トレンチ形成マスク４６の材料（ＳｉＯ2）とは異なる材料であるポリシリコン材料が、エピタキシャル層１４上にストッパ膜４８の表面全域およびトレンチ形成マスク４６の表面全域が覆い尽くされるまで堆積される。これにより、ストッパ膜４８上およびトレンチ形成マスク４６上に、第２マスクとしてのトレンチ保護マスク５１が形成される。トレンチ保護マスク５１の厚さは、たとえば、０．１μｍ〜０．５μｍとなるように制御される。
【００８８】
次いで、図８Ｋに示すように、トレンチ保護マスク５１が、エピタキシャル層１４の上方からエッチバックされる。エッチバックは、ストッパ膜４８のストッパ膜底部５０によりエッチングが停止するまで続けられる。これにより、トレンチ保護マスク５１におけるストッパ膜底部５０およびトレンチ形成マスク４６上の部分がエッチングにより除去され、トレンチ保護マスク５１におけるストッパ膜側部４９上の部分が残存する。
【００８９】
次いで、図８Ｌに示すように、Ｐ型不純物が、ストッパ膜底部５０を介してゲートトレンチ１８の底面２０からエピタキシャル層１４の内部にインプランテーション（注入）される。このときの注入条件は、Ｐ型不純物の種類により異なるが、たとえば、加速エネルギーが３０ｋＥＶ〜１８０ｋＥＶである。これにより、エピタキシャル層１４において、ゲートトレンチ１８の底面２０からその厚さ方向途中部に至る部分に、インプラ層５８が形成される。
【００９０】
次いで、図８Ｍに示すように、ウェットエッチングにより、ポリシリコンからなるトレンチ保護マスク５１が除去され、続いて、ＳｉＯ2からなるトレンチ形成マスク４６およびストッパ膜４８が除去される。
その後、図８Ｎ〜図８Ｑに示すように、図４Ｎ〜図４Ｑと同様の工程が行なわれて、図７に示す半導体装置５７が得られる。
【００９１】
上記のように、インプラ層５８が、熱処理によりボディ領域１７、ソース領域３０およびボディコンタクト領域３１を形成する工程後に形成されるので、インプラ層５８が、それらを形成する工程における熱処理に晒されない。そのため、インプラ層５８の状態を、インプランテーション後のＰ型不純物の非活性状態に維持することができる。これにより、インプラ層５８を絶縁層として形成することができる。
【００９２】
さらに、ゲートトレンチ１８を形成する工程（図８Ｈ参照）が、熱処理によりボディ領域１７、ソース領域３０およびボディコンタクト領域３１を形成する工程（図８Ｅ参照）後に実行される。そのため、ゲートトレンチ１８が、それらを形成する工程における熱処理に晒されない。そのため、熱処理によるゲートトレンチ１８の変形などを防止することができる。その結果、エッチング条件を適宜調節することにより、ゲートトレンチ１８の形状を簡単に制御することができる。
【００９３】
その他、第１の実施形態と同様の作用および効果については、記載を省略する。
図９は、本発明の第４の実施形態に係る半導体装置の模式断面図である。図９において、図３および図７に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
【００９４】
半導体装置５９では、その製造方法が半導体装置５７の製造方法と異なることから、ゲートトレンチ１８のゲート幅に直交する方向における距離（一対の側面１９間の距離）が半導体装置５７における同距離と異なっており、たとえば、０．８μｍ〜１．３μｍである。
その他の構成は、前述の第１および第３の実施形態の場合と同様であり、動作もまた、同様である。
【００９５】
図１０Ａ〜図１０Ｏは、図９に示す半導体装置の製造方法を説明するための模式断面図である。
まず、図１０Ａ〜図１０Ｈに示すように、図８Ａ〜図８Ｈと同様の工程が行なわれて、エピタキシャル層１４にゲートトレンチ１８が形成される。
次いで、図１０Ｉに示すように、Ｏ2ガスを用いた熱酸化法（Ｄｒｙ酸化）により、ゲートトレンチ１８の内面（側面１９および底面２０）が酸化される。Ｏ2ガスは、第３の実施形態におけるストッパ膜４８を形成するときの供給時間よりも長い時間、たとえば、１２００℃で、３時間〜５時間供給される。そして、ゲートトレンチ１８がＳｉＣからなるエピタキシャル層１４に形成されていることから、ゲートトレンチ１８の内面の酸化は、Ｓｉ面である平行部２２の酸化レート、およびＳｉ面に直交する面である側面１９の酸化レートが、たとえば、関係式：平行部２２の酸化レート／側面１９の酸化レート＝０．１〜０．２＜１を満たす条件で進行する。これにより、底面２０（平行部２２）上の部分（保護膜底部５６）の厚さが、側面１９上の部分（保護膜側部５５）の厚さよりも小さいトレンチ保護膜５４（シリコン酸化膜）が形成される。そのようにして形成される保護膜側部５５の厚さに対する保護膜底部５６の厚さの比（保護膜底部５６の厚さ／保護膜側部５５の厚さ）は、たとえば、０．１〜０．２である。双方の厚さの具体的な大きさは、たとえば、保護膜側部５５の厚さが０．１μｍ〜０．５μｍであり、保護膜底部５６の厚さが０．０２μｍ〜０．１μｍである。
【００９６】
次いで、図１０Ｊに示すように、Ｐ型不純物が、保護膜底部５６を介してゲートトレンチ１８の底面２０からエピタキシャル層１４の内部にインプランテーション（注入）される。このときの注入条件は、Ｐ型不純物の種類により異なるが、たとえば、加速エネルギーが３０ｋＥＶ〜１８０ｋＥＶである。これにより、エピタキシャル層１４において、ゲートトレンチ１８の底面２０からその厚さ方向途中部に至る部分に、インプラ層５８が形成される。
【００９７】
次いで、図１０Ｋに示すように、ウェットエッチングにより、ＳｉＯ2からなるトレンチ形成マスク４６およびトレンチ保護膜５４が除去される。
その後は、図１０Ｌ〜図１０Ｏに示すように、図８Ｎ〜図８Ｑと同様の工程が行なわれて、図９に示す半導体装置５９が得られる。
このように、ゲートトレンチ１８の底面２０が、エピタキシャル層１４の表面１５（Ｓｉ面）に対して平行な平行部２２（Ｓｉ面）を有する。そのため、インプラ層５２形成前のゲートトレンチ１８の内面の酸化は、平行部２２の酸化レート、およびＳｉ面に直交する面である側面１９の酸化レートが、たとえば、関係式：平行部２２の酸化レート／側面１９の酸化レート＝０．１〜０．２＜１を満たす条件で進行する。その結果、平行部２２上の部分（保護膜底部５６）の厚さが、側面１９上の部分（保護膜側部５５）の厚さよりも小さいトレンチ保護膜５４を形成することができる。
【００９８】
その他、第１および第３の実施形態と同様の作用および効果については、記載を省略する。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、半導体装置１，５３，５７，５９の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置１，５３，５７，５９において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。
【００９９】
また、トレンチ形成マスク４６の材料とトレンチ保護マスク５１の材料とが反転した構成が採用されてもよい。すなわち、トレンチ形成マスク４６がポリシリコンからなり、トレンチ保護マスク５１がＳｉＯ2からなっていてもよい。
また、ゲートトレンチ１８の底面２０は、図１１に示すように、互いに間隔を空けて対向する側面１９の対向方向における両端部にドレイン領域１６側へ向かって湾曲する湾曲面６０と、湾曲面６０の下端を連接する平行部６１とを有する断面視円弧状であってもよい。このような湾曲面６０は、たとえば、図４Ｈに示す工程における熱酸化の条件を適宜調節することにより、ストッパ膜４８とともに形成することができる。円弧状の底面２０であっても、ゲートトレンチ１８の底面２０が傾斜部２１を有する場合と同様に、半導体装置１のターンオフ時に、ゲートトレンチ１８の底面２０における端部への電界集中を抑制することができる。
【０１００】
また、ＳｉＣ基板１１の表面１２は、Ｓｉ面で必要はなく、たとえば、ゲートトレンチ１８の内面の酸化を酸化したときに、関係式：平行部２２の酸化レート／側面１９の酸化レート＝０．１〜０．２＜１を満たす条件で酸化が進行する面方位であればよい。
また、ソース電極３およびドレイン電極３５は、ニッケル（Ｎｉ）、チタン（Ｔｉ）がシリサイド化された層と、上記したメタル層との積層構造であってもよい。
【０１０１】
本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の精神および範囲は添付の請求の範囲によってのみ限定される。
また、本発明の各実施形態において表した構成要素は、本発明の範囲で組み合わせることができる。
【０１０２】
本出願は、２００９年４月１３日に日本国特許庁に提出された特願２００９−０９７３３６号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
【符号の説明】
【０１０３】
１・・・半導体装置、１４・・・エピタキシャル層、１５・・・（エピタキシャル層の）表面、１７・・・ボディ領域、１８・・・ゲートトレンチ、１９・・・（ゲートトレンチの）側面、２０・・・（ゲートトレンチの）底面、２３・・・インプラ活性層、２４・・・ゲート絶縁膜、２５・・・絶縁膜側部、２６・・・絶縁膜底部、２７・・・ソース隣接部、２８・・・ボディ隣接部、２９・・・ゲート電極、３０・・・ソース領域、３９・・・Ｐ型インプラ領域、４５・・・Ｎ+型インプラ領域、４６・・・トレンチ形成マスク、５１・・・トレンチ保護マスク、５２・・・インプラ層、５３・・・半導体装置、５４・・・トレンチ保護膜、５７・・・半導体装置、５８・・・インプラ層、５９・・・半導体装置、６０・・・湾曲面
【図１】
2010119789.tif 000003
【図２】
2010119789.tif 000004
【図３】
2010119789.tif 000005
【図４Ａ】
2010119789.tif 000006
【図４Ｂ】
2010119789.tif 000007
【図４Ｃ】
2010119789.tif 000008
【図４Ｄ】
2010119789.tif 000009
【図４Ｅ】
2010119789.tif 000010
【図４Ｆ】
2010119789.tif 000011
【図４Ｇ】
2010119789.tif 000012
【図４Ｈ】
2010119789.tif 000013
【図４Ｉ】
2010119789.tif 000014
【図４Ｊ】
2010119789.tif 000015
【図４Ｋ】
2010119789.tif 000016
【図４Ｌ】
2010119789.tif 000017
【図４Ｍ】
2010119789.tif 000018
【図４Ｎ】
2010119789.tif 000019
【図４Ｏ】
2010119789.tif 000020
【図４Ｐ】
2010119789.tif 000021
【図４Ｑ】
2010119789.tif 000022
【図５】
2010119789.tif 000023
【図６Ａ】
2010119789.tif 000024
【図６Ｂ】
2010119789.tif 000025
【図６Ｃ】
2010119789.tif 000026
【図６Ｄ】
2010119789.tif 000027
【図６Ｅ】
2010119789.tif 000028
【図６Ｆ】
2010119789.tif 000029
【図６Ｇ】
2010119789.tif 000030
【図６Ｈ】
2010119789.tif 000031
【図６Ｉ】
2010119789.tif 000032
【図６Ｊ】
2010119789.tif 000033
【図６Ｋ】
2010119789.tif 000034
【図６Ｌ】
2010119789.tif 000035
【図６Ｍ】
2010119789.tif 000036
【図６Ｎ】
2010119789.tif 000037
【図６Ｏ】
2010119789.tif 000038
【図７】
2010119789.tif 000039
【図８Ａ】
2010119789.tif 000040
【図８Ｂ】
2010119789.tif 000041
【図８Ｃ】
2010119789.tif 000042
【図８Ｄ】
2010119789.tif 000043
【図８Ｅ】
2010119789.tif 000044
【図８Ｆ】
2010119789.tif 000045
【図８Ｇ】
2010119789.tif 000046
【図８Ｈ】
2010119789.tif 000047
【図８Ｉ】
2010119789.tif 000048
【図８Ｊ】
2010119789.tif 000049
【図８Ｋ】
2010119789.tif 000050
【図８Ｌ】
2010119789.tif 000051
【図８Ｍ】
2010119789.tif 000052
【図８Ｎ】
2010119789.tif 000053
【図８Ｏ】
2010119789.tif 000054
【図８Ｐ】
2010119789.tif 000055
【図８Ｑ】
2010119789.tif 000056
【図９】
2010119789.tif 000057
【図１０Ａ】
2010119789.tif 000058
【図１０Ｂ】
2010119789.tif 000059
【図１０Ｃ】
2010119789.tif 000060
【図１０Ｄ】
2010119789.tif 000061
【図１０Ｅ】
2010119789.tif 000062
【図１０Ｆ】
2010119789.tif 000063
【図１０Ｇ】
2010119789.tif 000064
【図１０Ｈ】
2010119789.tif 000065
【図１０Ｉ】
2010119789.tif 000066
【図１０Ｊ】
2010119789.tif 000067
【図１０Ｋ】
2010119789.tif 000068
【図１０Ｌ】
2010119789.tif 000069
【図１０Ｍ】
2010119789.tif 000070
【図１０Ｎ】
2010119789.tif 000071
【図１０Ｏ】
2010119789.tif 000072
【図１１】
2010119789.tif 000073
【図１２】
2010119789.tif 000074
【国際調査報告】
2010119789.tif 000075
2010119789.tif 000076
2010119789.tif 000077
2010119789.tif 000078
2010119789.tif 000079
2010119789.tif 000080
2010119789.tif 000081
2010119789.tif 000082