(57)【要約】  ダブルゲートＴＦＴ１１、１２を用いてインバータ１５を構成し、ダブルゲートＴＦＴ１３、１４を用いてインバータ１６を構成する。インバータ１５を構成するＴＦＴのトップゲート端子を入力端子ＤＡＴ（＋）に接続し、ボトムゲート端子をインバータ１６の出力と出力端子ＯＵＴに接続する。インバータ１６を構成するＴＦＴのボトムゲート端子を入力端子ＤＡＴ（−）に接続し、ボトムゲート端子をインバータ１５の出力に接続する。これにより、インバータ１５、１６の閾値電圧を各インバータのスイッチング動作を促進するように制御し、比較回路１０を高速に動作させる。トランジスタの閾値電圧のばらつきと入力信号のコモンモード電圧の変動に強く、高速に動作する比較回路が得られる。
2010013508.tif 000002
【特許請求の範囲】
【請求項１】
２つの入力電圧を比較する比較回路であって、
２本の電源配線間にＰ型トランジスタとＮ型トランジスタを直列接続して配置した構造を有し、第１の入力電圧を入力とする第１のインバータと、
前記第１のインバータと同じ構造を有し、第２の入力電圧を入力とする第２のインバータとを備え、
前記第１および第２のインバータのうち少なくとも一方が、２個のゲート端子を有するダブルゲートトランジスタで構成されており、当該ダブルゲートトランジスタの一方のゲート端子には入力電圧が印加され、他方のゲート端子は相手方インバータの出力に接続されていることを特徴とする、比較回路。
【請求項２】
前記第１および第２のインバータが、いずれもダブルゲートトランジスタで構成されており、
前記第１のインバータを構成するダブルゲートトランジスタの一方のゲート端子には前記第１の入力電圧が印加され、他方のゲート端子は前記第２のインバータの出力に接続されており、
前記第２のインバータを構成するダブルゲートトランジスタの一方のゲート端子には前記第２の入力電圧が印加され、他方のゲート端子は前記第１のインバータの出力に接続されていることを特徴とする、請求項１に記載の比較回路。
【請求項３】
前記第１および第２のインバータが、いずれもダブルゲートトランジスタで構成されており、
前記第１のインバータを構成するダブルゲートトランジスタの２個のゲート端子にはいずれも前記第１の入力電圧が印加され、
前記第２のインバータを構成するダブルゲートトランジスタの一方のゲート端子には前記第２の入力電圧が印加され、他方のゲート端子は前記第１のインバータの出力に接続されていることを特徴とする、請求項１に記載の比較回路。
【請求項４】
前記第１および第２のインバータのうち前記第２のインバータのみがダブルゲートトランジスタで構成されており、
前記第２のインバータを構成するダブルゲートトランジスタの一方のゲート端子には前記第２の入力電圧が印加され、他方のゲート端子は前記第１のインバータの出力に接続されていることを特徴とする、請求項１に記載の比較回路。
【請求項５】
前記第１および第２のインバータは、いずれも薄膜トランジスタで構成されていることを特徴とする、請求項１に記載の比較回路。
【請求項６】
前記第１および第２のインバータは、いずれも画素回路が形成された基板上に薄膜トランジスタを用いて形成されていることを特徴とする、請求項５に記載の比較回路。
【請求項７】
基板上に形成された表示装置であって、
複数の画素回路と、
前記画素回路の駆動回路と、
外部から入力された差動信号を非差動信号に変換し、前記駆動回路に対して出力するインターフェイス回路とを備え、
前記インターフェイス回路は、請求項１〜６のいずれかに記載の比較回路を含み、当該比較回路を用いて前記差動信号の変換を行うことを特徴とする、表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つの入力電圧を比較する比較回路、および、比較回路を備えた表示装置に関する。
【背景技術】
【０００２】
液晶表示装置を小型・低消費電力化する方法の１つとして、画素回路と画素回路の駆動回路とを同一の基板上に一体に形成する方法が知られている。この方法を用いる場合、駆動回路は、低温ポリシリコンやＣＧシリコン（Continuous Grain Silicon：連続粒界結晶シリコン）などによる薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略称する）を用いて構成される。【０００３】
一方、液晶表示装置の信頼性を高めるためには、液晶パネルに接続する信号線の本数を減らすことが好ましい。このため、液晶パネルへの信号入力にシリアルインターフェイスを用いる方法も知られている（図１５を参照）。図１５に示す液晶表示装置は、ガラス基板上に画素回路７２、駆動回路７３およびシリアルインターフェイス回路７４を一体に形成した液晶パネル７１を備えている。シリアルインターフェイス回路７４は、２個の入力端子ＤＡＴ（＋）、ＤＡＴ（−）から入力された差動信号を非差動信号に変換し、シリアル／パラレル変換を施して駆動回路７３に対して出力する。駆動回路７３は、シリアルインターフェイス回路７４から出力された信号に基づき、画素回路７２を駆動する。なお、シリアルインターフェイスを用いて入力される信号は、差動信号に限定されるものではなく、非差動信号でもよい。【０００４】
例えば、液晶パネルに対してＲＧＢ各６ビットの映像信号を入力するときにパラレルインターフェイスを使用すると、映像信号の入力に１８本の信号線が必要となる。これに対してシリアルインターフェイスを使用すると、映像信号の入力に必要な信号線は、２本（差動信号の場合）あるいは１本（非差動信号の場合）で済む。【０００５】
シリアルインターフェイスを用いるときには、パラレルインターフェイスを用いるときよりも、入力信号をより高速に変化させる必要がある。ところが、液晶パネルに接続する信号線では配線遅延（ＲＣ遅延）が発生するので、液晶パネルへの入力信号を高速に変化させることは実際上不可能である。このため、シリアルインターフェイスを用いるときには、液晶パネルへの入力信号の電圧振幅を小さくする必要がある。例えばＬＶＤＳ（Low-Voltage Differential Signaling）では、図１６に示すように、コモンモード電圧Ｖｃｍを中心とした振幅２００ｍＶｐ−ｐの差動信号が一般的に使用されるが、液晶パネルへの信号入力にシリアルインターフェイスを用いるときにも、入力信号の電圧振幅をこのように小さくする必要がある。【０００６】
以下、液晶パネルへの信号入力に差動信号を用いる場合を考える。この場合、入力された差動信号を非差動信号に変換するために、液晶パネルの入力段には２つの電圧を比較する比較回路が設けられる。比較回路の動作速度は、比較回路を構成するトランジスタの特性（特に、閾値電圧）と入力信号のコモンモード電圧の影響を大きく受ける。【０００７】
差動信号を非差動信号に変換する比較回路としては、従来から図１７に示す比較回路が知られている。図１７に示す比較回路８０は、差動増幅回路に基づく回路であり、２個の入力端子ＤＡＴ（＋）、ＤＡＴ（−）から入力された２つの電圧を比較し、比較結果を電源電圧振幅で出力端子ＯＵＴから出力する。比較回路８０には、増幅率が高いため高速に動作するという利点があるが、入力信号のコモンモード電圧の変動に弱い（コモンモード電圧が変化すると動作速度が容易に変化する）という問題がある。【０００８】
また、非特許文献１には、図１８に示す自己バイアス型の比較回路が記載されている。図１８に示す比較回路９０は、２本の電源配線間に２個のインバータを配置し、両者の間に２個のインバータに共通のバイアス電圧を与えるトランジスタ９５、９６を配置することにより構成される。【０００９】
比較回路９０では、入力端子ＤＡＴ（＋）に与えられた電圧が入力端子ＤＡＴ（−）に与えられた電圧よりも大きくなると、トランジスタ９１を流れる電流は増加し、トランジスタ９２を流れる電流は減少するので、バイアス節点Ｎｂの電圧は下降する。これにより、トランジスタ９６を流れる電流が増加し、出力端子ＯＵＴの電圧の上昇が促進される。これと共にトランジスタ９５を流れる電流が減少し、出力端子ＯＵＴの電圧の下降が抑制される。この結果、出力端子ＯＵＴの電圧は上昇する。【００１０】
一方、入力端子ＤＡＴ（＋）に与えられた電圧が入力端子ＤＡＴ（−）に与えられた電圧よりも小さくなると、トランジスタ９１を流れる電流は減少し、トランジスタ９２を流れる電流は増加するので、バイアス節点Ｎｂの電圧は上昇する。これにより、トランジスタ９５を流れる電流が増加し、出力端子ＯＵＴの電圧の下降が促進される。これと共にトランジスタ９６を流れる電流は減少し、出力端子ＯＵＴの電圧の上昇が抑制される。この結果、出力端子ＯＵＴの電圧は下降する。このようにして、比較回路９０は２つの入力電圧を比較する。【００１１】
なお、本願発明に関連する技術は、以下の文献にも記載されている。特許文献１には、液晶パネルの入力段に配置される信号レベル変換回路の例が記載されている。特許文献２には、２個のゲート端子を有するＴＦＴ（ダブルゲートＴＦＴ）の例が記載されている。
【特許文献１】日本国特開２００１−８５９８８号公報
【特許文献２】日本国特開２００７−１５７９８６号公報
【非特許文献１】M. Bazes, "Two Novel Fully Complementary Self-Biased CMOS Differential Amplifiers", IEEE Journal of Solid-State Circuits, vol. 26, no. 2, pp.165-168, February 1991.
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上述した比較回路９０には、トランジスタの閾値電圧のばらつきに比較的強く、入力信号のコモンモード電圧の変動にも強いという利点がある。しかしながら、比較回路９０は非対称な構造を有し、バイアス電圧は一方のトランジスタ（トランジスタ９１、９２で構成されたインバータ）の出力特性のみに応じて変化する。このため、比較回路９０は、他方のインバータを構成するトランジスタ９３、９４の閾値電圧のばらつきには追従できない。また、バイアス電圧を与えるトランジスタ９５、９６の閾値電圧によって、動作範囲が制限されることも問題となる。さらに、電源配線とインバータの間にトランジスタ９５、９６が配置されているために、トランジスタ９５、９６の寄生抵抗と寄生容量の影響によって動作速度が遅くなるという問題もある。動作速度が遅い比較回路を用いた場合、シリアルインターフェイスを用いて液晶パネルへの信号入力を行うことが困難になる。【００１３】
それ故に、本発明は、トランジスタの閾値電圧のばらつきと入力信号のコモンモード電圧の変動に強く、高速に動作する比較回路、および、これを備えた表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の第１の局面は、２つの入力電圧を比較する比較回路であって、
２本の電源配線間にＰ型トランジスタとＮ型トランジスタを直列接続して配置した構造を有し、第１の入力電圧を入力とする第１のインバータと、
前記第１のインバータと同じ構造を有し、第２の入力電圧を入力とする第２のインバータとを備え、
前記第１および第２のインバータのうち少なくとも一方が、２個のゲート端子を有するダブルゲートトランジスタで構成されており、当該ダブルゲートトランジスタの一方のゲート端子には入力電圧が印加され、他方のゲート端子は相手方インバータの出力に接続されていることを特徴とする。【００１５】
本発明の第２の局面は、本発明の第１の局面において、
前記第１および第２のインバータが、いずれもダブルゲートトランジスタで構成されており、
前記第１のインバータを構成するダブルゲートトランジスタの一方のゲート端子には前記第１の入力電圧が印加され、他方のゲート端子は前記第２のインバータの出力に接続されており、
前記第２のインバータを構成するダブルゲートトランジスタの一方のゲート端子には前記第２の入力電圧が印加され、他方のゲート端子は前記第１のインバータの出力に接続されていることを特徴とする。【００１６】
本発明の第３の局面は、本発明の第１の局面において、
前記第１および第２のインバータが、いずれもダブルゲートトランジスタで構成されており、
前記第１のインバータを構成するダブルゲートトランジスタの２個のゲート端子にはいずれも前記第１の入力電圧が印加され、
前記第２のインバータを構成するダブルゲートトランジスタの一方のゲート端子には前記第２の入力電圧が印加され、他方のゲート端子は前記第１のインバータの出力に接続されていることを特徴とする。【００１７】
本発明の第４の局面は、本発明の第１の局面において、
前記第１および第２のインバータのうち前記第２のインバータのみがダブルゲートトランジスタで構成されており、
前記第２のインバータを構成するダブルゲートトランジスタの一方のゲート端子には前記第２の入力電圧が印加され、他方のゲート端子は前記第１のインバータの出力に接続されていることを特徴とする。【００１８】
本発明の第５の局面は、本発明の第１の局面において、
前記第１および第２のインバータは、いずれも薄膜トランジスタで構成されていることを特徴とする。【００１９】
本発明の第６の局面は、本発明の第５の局面において、
前記第１および第２のインバータは、いずれも画素回路が形成された基板上に薄膜トランジスタを用いて形成されていることを特徴とする。【００２０】
本発明の第７の局面は、基板上に形成された表示装置であって、
複数の画素回路と、
前記画素回路の駆動回路と、
外部から入力された差動信号を非差動信号に変換し、前記駆動回路に対して出力するインターフェイス回路とを備え、
前記インターフェイス回路は、本発明の第１〜第６のいずれかの局面に係る比較回路を含み、当該比較回路を用いて前記差動信号の変換を行うことを特徴とする。
【発明の効果】
【００２１】
本発明の第１の局面によれば、互いに接続された２個のインバータを用いて、トランジスタの閾値電圧のばらつきと入力信号のコモンモード電圧の変動に強い比較回路を構成することができる。また、２個のインバータのうち少なくとも一方をダブルゲートトランジスタで構成し、ダブルゲートトランジスタの一方のゲート端子を相手方インバータの出力に接続することにより、相手方インバータの出力に基づき、ダブルゲートトランジスタで構成されたインバータの閾値電圧を当該インバータのスイッチング動作を促進するように制御し、比較回路を高速に動作させることができる。【００２２】
本発明の第２の局面によれば、第１および第２のインバータをダブルゲートトランジスタで構成し、第１のインバータを構成するダブルゲートトランジスタの一方のゲート端子を第２のインバータの出力に接続し、第２のインバータを構成するダブルゲートトランジスタの一方のゲート端子を第１のインバータの出力に接続することにより、相手方インバータの出力に基づき、第１および第２のインバータの閾値電圧を各インバータのスイッチング動作を促進するように制御し、比較回路を高速に動作させることができる。【００２３】
本発明の第３の局面によれば、第１および第２のインバータをダブルゲートトランジスタで構成し、第１のインバータを構成するダブルゲートトランジスタの２個のゲート端子に第１の入力電圧を印加し、第２のインバータを構成するダブルゲートトランジスタの一方のゲート端子を第１のインバータの出力に接続することにより、第１の入力電圧に基づき、第１のインバータの閾値電圧を第１のインバータのスイッチング動作を促進するように制御すると共に、第１のインバータの出力に基づき、第２のインバータの閾値電圧を第２のインバータのスイッチング動作を促進するように制御し、比較回路を高速に動作させることができる。【００２４】
本発明の第４の局面によれば、第２のインバータをダブルゲートトランジスタで構成し、ダブルゲートトランジスタの一方のゲート端子を第１のインバータの出力に接続することにより、第１のインバータの出力に基づき、第２のインバータの閾値電圧を第２のインバータのスイッチング動作を促進するように制御し、比較回路を高速に動作させることができる。また、比較回路の構成を簡素化することができる。【００２５】
本発明の第５の局面によれば、閾値電圧のばらつきが比較的大きい薄膜トランジスタを用いた場合でも、トランジスタの閾値電圧のばらつきと入力信号のコモンモード電圧の変動に強く、高速に動作する比較回路を平面状に形成することができる。【００２６】
本発明の第６の局面によれば、トランジスタの閾値電圧のばらつきと入力信号のコモンモード電圧の変動に強く、高速に動作する比較回路を、基板上に薄膜トランジスタを用いて画素回路と一体に形成し、表示装置などに利用することができる。【００２７】
本発明の第７の局面によれば、基板上に形成されるインターフェイス回路に、トランジスタの閾値電圧のばらつきと入力信号のコモンモード電圧の変動に強く、高速に動作する比較回路を設けることにより、差動信号を用いて基板への信号入力を高速に行う表示装置を構成することができる。また、基板への信号入力をシリアルインターフェイスを用いて行えば、基板に接続する信号線の本数を減らし、表示装置の信頼性を高めることもできる。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１の実施形態に係る比較回路の回路図である。
【図２】ダブルゲートＴＦＴの構造を示す模式図である。
【図３Ａ】Ｎ型ダブルゲートＴＦＴの回路記号で示す図である。
【図３Ｂ】Ｐ型ダブルゲートＴＦＴを回路記号で示す図である。
【図４】Ｎ型ダブルゲートＴＦＴのＩ−Ｖ特性の例を示す図である。
【図５Ａ】ダブルゲートＴＦＴで構成されたインバータの回路図である。
【図５Ｂ】図５Ａに示すインバータを回路記号で示す図である。
【図６】図５Ａに示すインバータの入出力特性図である。
【図７Ａ】図１に示す比較回路に入力されるデジタル信号を示す信号波形図である。
【図７Ｂ】図１に示す比較回路に入力される差動信号を示す信号波形図である。
【図８】図１に示す比較回路のデジタル信号入力時の動作を示す図である。
【図９Ａ】図１に示す比較回路の差動信号入力時（出力電圧が上昇するとき）の動作を示す図である。
【図９Ｂ】図１に示す比較回路の差動信号入力時（出力電圧が下降するとき）の動作を示す図である。
【図１０】図１に示す比較回路を備えた液晶表示装置の構成を示すブロック図である。
【図１１】図１０に示すシリアルインターフェイス回路の詳細を示す図である。
【図１２】本発明の第２の実施形態に係る比較回路の回路図である。
【図１３】本発明の第３の実施形態に係る比較回路の回路図である。
【図１４Ａ】縦型ダブルゲートＦＥＴの構造を示す模式図である。
【図１４Ｂ】フィン型ダブルゲートＦＥＴの構造を示す模式図である。
【図１５】従来の液晶表示装置の構成を示すブロック図である。
【図１６】ＬＶＤＳで使用される信号を示す信号波形図である。
【図１７】従来の比較回路（第１の例）の回路図である。
【図１８】従来の比較回路（第２の例）の回路図である。
【符号の説明】
【００２９】
１、２、１１〜１４、２１〜２４、３１〜３４…ＴＦＴ
３、１５、１６、２５、２６、３５、３６…インバータ
１０、２０、３０…比較回路
４０…液晶表示装置
４１…液晶パネル
４２…画素回路
４３…ＴＦＴ
４４…ゲートドライバ回路
４５…ソースドライバ回路
５０…シリアルインターフェイス回路
【発明を実施するための最良の形態】
【００３０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る比較回路の回路図である。図１に示す比較回路１０は、ダブルゲートＴＦＴで構成された２個のインバータを備え、これらを用いて２つの入力電圧を比較する。比較回路１０は、例えば、画素回路と画素回路の駆動回路を一体に形成した液晶パネルの入力段に設けられる。比較回路１０の詳細を説明するに先立ち、図２〜図６を参照して、ダブルゲートＴＦＴとダブルゲートＴＦＴで構成されたインバータについて説明する。【００３１】
ダブルゲートＴＦＴは、マルチゲートトランジスタの一種であり、ゲート端子を２個有することを特徴とする。図２は、ダブルゲートＴＦＴの構造を示す模式図である。ダブルゲートＴＦＴでは、ソース端子Ｓ、ドレイン端子Ｄ、および、両端子に挟まれたチャネル形成部ＣＨは、同一平面上に配置される。チャネル形成部ＣＨの上側にはトップゲート端子ＴＧが配置され、チャネル形成部ＣＨの下側にはボトムゲート端子ＢＧが配置される。ドレイン端子Ｄとソース端子Ｓの間には、トップゲート端子ＴＧとボトムゲート端子ＢＧに印加された電圧に応じたドレイン電流Ｉｄが流れる。回路記号を用いると、Ｎ型ダブルゲートＴＦＴは図３Ａのように表され、Ｐ型ダブルゲートＴＦＴは図３Ｂのように表される。ダブルゲートＴＦＴは、一般に、反転層領域を上下に形成し、電流駆動能力を増大させるために使用される。【００３２】
図４は、Ｎ型ダブルゲートＴＦＴのＩ−Ｖ特性の例を示す図である。図４には、ドレイン−ソース間電圧Ｖｄｓを所定値（ここでは０．１Ｖ）に固定し、ボトムゲート電圧Ｖｂｇを変化させたときのトップゲート電圧Ｖｔｇとドレイン電流Ｉｄの関係が記載されている。ドレイン電流Ｉｄは、トップゲート電圧Ｖｔｇがある値（以下、閾値電圧Ｖｔｈという）より低いときにはほぼ０になり、トップゲート電圧Ｖｔｇが閾値電圧Ｖｔｈを超えると急激に増加する。閾値電圧Ｖｔｈは、ボトムゲート電圧Ｖｂｇが高いほど低くなり、ボトムゲート電圧Ｖｂｇが低いほど高くなる。このようにＮ型ダブルゲートＴＦＴでは、ボトムゲート電圧Ｖｂｇを制御することにより、トップゲート端子を用いて制御されるトランジスタの閾値電圧Ｖｔｈを変化させることができる。Ｐ型ダブルゲートＴＦＴについても、これと同様である。【００３３】
一般に、Ｐ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor ）とＮ型ＭＯＳＦＥＴを直列接続して、２本の電源配線間に配置することにより、ＣＭＯＳインバータを構成することができる。これと同様に、Ｐ型ダブルゲートＴＦＴとＮ型ダブルゲートＴＦＴを用いてインバータを構成することができる。【００３４】
図５Ａは、ダブルゲートＴＦＴで構成されたインバータの回路図である。図５Ａに示すインバータ３は、２個のＴＦＴ１、２、入力端子ＩＮ、出力端子ＯＵＴ、および、調整端子ＡＤＪを備えている。ＴＦＴ１はＮ型ダブルゲートＴＦＴであり、ＴＦＴ２はＰ型ダブルゲートＴＦＴである。ＴＦＴ１のソース端子はロー電圧ＶＳＳが印加された電源配線に接続され、ＴＦＴ２のソース端子はハイ電圧ＶＤＤが印加された電源配線に接続される。ＴＦＴ１、２のトップゲート端子はいずれも入力端子ＩＮに接続され、ドレイン端子はいずれも出力端子ＯＵＴに接続され、バックゲート端子はいずれも調整端子ＡＤＪに接続される。インバータ３は、回路記号を用いて図５Ｂのように表される。【００３５】
図６は、インバータ３の入出力特性図である。図６には、調整電圧Ｖａｄｊを変化させたときの入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの関係が記載されている。図６に示すように、出力電圧Ｖｏｕｔは、入力電圧Ｖｉｎが閾値電圧Ｖｔｈより低いときには０よりも高い所定のレベルになり、入力電圧Ｖｉｎが閾値電圧Ｖｔｈを超えるとほぼ０になる。閾値電圧Ｖｔｈは、調整電圧Ｖａｄｊが高いほど低くなり、調整電圧Ｖａｄｊが低いほど高くなる。インバータ３では、ＴＦＴ１、２のボトムゲート電圧を制御することにより、スイッチ点（オン状態とオフ状態の境界電圧）を変化させることができる。【００３６】
以下、図１を参照して、比較回路１０の詳細を説明する。図１に示す比較回路１０は、４個のＴＦＴ１１〜１４、２個の入力端子ＤＡＴ（＋）、ＤＡＴ（−）、および、出力端子ＯＵＴを備えている。ＴＦＴ１１、１３はＮ型ダブルゲートＴＦＴであり、ＴＦＴ１２、１４はＰ型ダブルゲートＴＦＴである。ＴＦＴ１１、１３のソース端子はロー電圧ＶＳＳが印加された電源配線に接続され、ＴＦＴ１２、１４のソース端子はハイ電圧ＶＤＤが印加された電源配線に接続される。ＴＦＴ１１、１２のドレイン端子は相互に接続され、ＴＦＴ１３、１４のドレイン端子はいずれも出力端子ＯＵＴに接続される。ＴＦＴ１１、１２のトップゲート端子はいずれも入力端子ＤＡＴ（＋）に接続され、ボトムゲート端子はいずれもＴＦＴ１３、１４のドレイン端子と出力端子ＯＵＴに接続される。ＴＦＴ１３、１４のトップゲート端子はいずれも入力端子ＤＡＴ（−）に接続され、ボトムゲート端子はいずれもＴＦＴ１１、１２のドレイン端子に接続される。以下、ＴＦＴ１１のボトムゲート端子などが接続された節点をＮ１、ＴＦＴ１３のボトムゲート端子などが接続された節点をＮ２という。【００３７】
比較回路１０では、ＴＦＴ１１、１２はインバータ１５を構成し、ＴＦＴ１３、１４はインバータ１６を構成する。インバータ１５の入力端子は入力端子ＤＡＴ（＋）に接続され、出力端子はインバータ１６の調整端子に接続される。インバータ１６の入力端子は入力端子ＤＡＴ（−）に接続され、出力端子はインバータ１５の調整端子と出力端子ＯＵＴに接続される。入力端子ＤＡＴ（＋）には第１の入力電圧Ｖ１が与えられ、入力端子ＤＡＴ（−）には第２の入力電圧Ｖ２が与えられる。このようにインバータ１５、１６を互いに接続することにより、相補的にスイッチング動作を促進する負帰還ループを形成することができる。【００３８】
比較回路１０には、２個の入力端子ＤＡＴ（＋）、ＤＡＴ（−）を用いて差動信号が入力される。比較回路１０には、例えば、逆方向に変化する１対のデジタル信号（図７Ａ）や小振幅の差動信号（図７Ｂ）などが入力される。デジタル信号を入力する場合には、図７Ａに示すように、第１の入力電圧Ｖ１はハイ電圧ＶＤＤまたはロー電圧ＶＳＳになり、第２の入力電圧Ｖ２はその逆の電圧になる。小振幅の差動信号を入力する場合には、図７Ｂに示すように、第１の入力電圧Ｖ１と第２の入力電圧Ｖ２はコモンモード電圧Ｖｃｍを中心として逆方向に変化する。あるいは、比較回路１０に非差動信号を入力してもよい。非差動信号を入力する場合には、２個の入力端子ＤＡＴ（＋）、ＤＡＴ（−）の一方には非差動信号が与えられ、他方には比較対象となる基準電圧が与えられる。【００３９】
比較回路１０は、以下に示すように、第１の入力電圧Ｖ１が第２の入力電圧Ｖ２よりも大きいとき（Ｖ１＞Ｖ２のとき）には、出力電圧ＶＯとしてハイ電圧ＶＤＤを出力し、第１の入力電圧Ｖ１が第２の入力電圧Ｖ２よりも小さいとき（Ｖ１＜Ｖ２のとき）にはロー電圧ＶＳＳを出力する。【００４０】
まず、第１の入力電圧Ｖ１の上昇と第２の入力電圧Ｖ２の下降によって、Ｖ１＞Ｖ２になる場合を考える。第１の入力電圧Ｖ１が上昇すると、ＴＦＴ１１はオン状態に、ＴＦＴ１２はオフ状態になり、節点Ｎ２の電圧（インバータ１５の出力電圧）は下降する。節点Ｎ２はインバータ１６の調整端子に接続されているので、節点Ｎ２の電圧が下降するとインバータ１６の閾値電圧は上昇する。このため、インバータ１６の出力電圧も上昇する。これと共に第２の入力電圧Ｖ２が下降すると、ＴＦＴ１３はオフ状態に、ＴＦＴ１４はオン状態になり、節点Ｎ１の電圧（インバータ１６の出力電圧）は上昇する。節点Ｎ１はインバータ１５の調整端子に接続されているので、節点Ｎ１の電圧が上昇するとインバータ１５の閾値電圧は下降する。このため、インバータ１５の出力電圧も下降する。インバータ１５の出力電圧の下降によってインバータ１６の出力電圧の上昇が促進され、インバータ１６の出力電圧の上昇によってインバータ１５の出力電圧の下降が促進される。したがって、出力電圧ＶＯは短時間でハイ電圧ＶＤＤに変化する。【００４１】
次に、第１の入力電圧Ｖ１の下降と第２の入力電圧Ｖ２の上昇によって、Ｖ１＜Ｖ２になる場合を考える。第１の入力電圧Ｖ１が下降すると、ＴＦＴ１１はオフ状態に、ＴＦＴ１２はオン状態になり、節点Ｎ２の電圧は上昇する。このため、インバータ１６の閾値電圧は下降し、インバータ１６の出力電圧も下降する。これと共に第２の入力電圧Ｖ２が上昇すると、ＴＦＴ１３はオン状態に、ＴＦＴ１４はオフ状態になり、節点Ｎ１の電圧は下降する。このため、インバータ１５の閾値電圧は上昇し、インバータ１５の出力電圧も上昇する。インバータ１５の出力電圧の上昇によってインバータ１６の出力電圧の下降が促進され、インバータ１６の出力電圧の下降によってインバータ１５の出力電圧の上昇が促進される。したがって、出力電圧ＶＯは短時間でロー電圧ＶＳＳに変化する。このようにＶ１＞Ｖ２の場合も、Ｖ１＜Ｖ２の場合も、出力電圧ＶＯは短時間で最終値に到達する。【００４２】
例えば、比較回路１０にデジタル信号（図７Ａ）を入力するときに、第１の入力電圧Ｖ１がハイ電圧ＶＤＤに、第２の入力電圧Ｖ２がロー電圧ＶＳＳに変化する場合を考える。この場合、図８に示すように、節点Ｎ１の電圧はハイ電圧ＶＤＤに変化し、節点Ｎ２の電圧はロー電圧ＶＳＳに変化する。節点Ｎ１の電圧の上昇により、インバータ１６の閾値電圧Ｖｔｈが下降し、インバータ１６の出力電圧の下降が促進される。また、節点Ｎ２の電圧の下降により、インバータ１５の閾値電圧Ｖｔｈが上昇し、インバータ１５の出力電圧の上昇が促進される。したがって、出力電圧ＶＯは短時間でハイ電圧ＶＤＤに到達する。第１の入力電圧Ｖ１がロー電圧ＶＳＳに、第２の入力電圧Ｖ２がハイ電圧ＶＤＤに変化する場合も、同様に、出力電圧ＶＯは短時間でロー電圧ＶＳＳに到達する。【００４３】
また、小振幅の差動信号（図７Ｂ）を入力したときに、比較回路１０は図９Ａおよび図９Ｂに示すように動作する。比較回路１０は、出力電圧ＶＯが上昇するときには、図９Ａに示すように動作する。第１の入力電圧Ｖ１が上昇すると、インバータ１５の増幅作用により、節点Ｎ２の電圧は大きく下降する（図９Ａの左下）。これに伴い、インバータ１６の閾値電圧Ｖｔｈは上昇し（図９Ａの右下）、インバータ１６の出力電圧は上昇しやすくなる。また、第２の入力電圧Ｖ２が下降すると、インバータ１６の増幅作用により、節点Ｎ１の電圧は大きく上昇する（図９Ａの右上）。これに伴い、インバータ１５の閾値電圧Ｖｔｈは下降し（図９Ａの左上）、インバータ１５の出力電圧は下降しやすくなる。【００４４】
比較回路１０は、出力電圧ＶＯが下降するときには、図９Ｂに示すように動作する。第１の入力電圧Ｖ１が下降すると、インバータ１５の増幅作用により、節点Ｎ２の電圧は大きく上昇する（図９Ｂの左下）。これに伴い、インバータ１６の閾値電圧Ｖｔｈは下降し（図９Ｂの右下）、インバータ１６の出力電圧は下降しやすくなる。また、第２の入力電圧Ｖ２が上昇すると、インバータ１６の増幅作用により、節点Ｎ１の電圧は大きく下降する（図９Ｂの右上）。これに伴い、インバータ１５の閾値電圧Ｖｔｈは上昇し（図９Ｂの左上）、インバータ１６の出力電圧は上昇しやすくなる。【００４５】
このように第１の入力電圧Ｖ１はインバータ１５によって増幅され、インバータ１５で増幅された信号は、インバータ１６のスイッチング動作を促進するように、インバータ１６の閾値電圧Ｖｔｈを変化させる。これと共に第２の入力電圧Ｖ２はインバータ１６によって増幅され、インバータ１６で増幅された信号は、インバータ１５のスイッチング動作を促進するように、インバータ１５の閾値電圧Ｖｔｈを変化させる。第１の入力電圧Ｖ１の増幅と、インバータ１６の閾値電圧の変化と、第２の入力電圧Ｖ２の増幅と、インバータ１５の閾値電圧Ｖｔｈの変化とは瞬時のうちに繰り返し行われるので、インバータ１５、１６のスイッチング動作は加速度的に促進される。したがって、出力端子ＯＵＴの電圧は短時間で最終値に到達する。【００４６】
以上に述べたように、比較回路１０は、負帰還ループによるフィードバックを有効に利用し、２個のインバータ１５、１６の閾値電圧をスイッチングしやすい方向へ逐次変化させる。例えば、インバータ１６の閾値電圧がプロセスばらつきによって設計値よりも小さい場合を考える。この場合、インバータ１６は、第２の入力電圧Ｖ２が下降しても、容易にはスイッチング動作を行わない。ところが、第１の入力電圧Ｖ１が上昇し、インバータ１５の出力電圧が下降すると、インバータ１６の閾値電圧は動的に高くなり、インバータ１６は容易にスイッチング動作を行うようになる。インバータ１６の閾値電圧が設計値よりも大きい場合も同様に、インバータ１５の出力を用いてインバータ１６の特性を動的に制御することにより、インバータ１６のスイッチング動作は促進される。インバータ１５の閾値電圧が設計値と異なる場合も、これと同様である。このように２個のインバータ１５、１６を用いて相補的にスイッチング動作を促進するので、比較回路１０はトランジスタの閾値電圧のばらつきに強い。【００４７】
また、比較回路１０は、コモンモード電圧の変動にも強い。例えば、コモンモード電圧が通常よりも低い場合を考える。初期状態では、第１の入力電圧Ｖ１が上昇しても、節点Ｎ２の電圧（インバータ１５の出力電圧）はあまり下降しないが、第２の入力電圧Ｖ２が下降すると、節点Ｎ１の電圧（インバータ１６の出力電圧）は十分に上昇する。これに伴い、インバータ１５の閾値電圧は下降し、インバータ１５のスイッチング動作は促進される。コモンモード電圧が通常よりも高い場合も同様に、節点Ｎ１の電圧が下降すると、インバータ１５の閾値電圧が上昇し、インバータ１５のスイッチング動作は推進される。上述したように、これらの変化は瞬時のうちに繰り返し行われ、インバータ１５、１６のスイッチング動作は相補的に促進される。このような理由により、比較回路１０はコモンモードの変動にも強いと言える。【００４８】
以下、比較回路１０の利用形態の一例として、液晶パネルの入力段に比較回路１０を設けた液晶表示装置について説明する。図１０は、比較回路１０を備えた液晶表示装置の構成を示すブロック図である。図１０に示す液晶表示装置４０は、ガラス基板上に画素回路４２、ゲートドライバ回路４４、ソースドライバ回路４５、および、シリアルインターフェイス回路５０を一体に形成した液晶パネル４１を備えている。ガラス基板上の回路は、低温ポリシリコンやＣＧシリコンなどによるＴＦＴを用いて構成される。【００４９】
液晶パネル４１には、ＴＦＴ４３、液晶容量Ｃｃおよび補助容量Ｃｓを含む画素回路４２が複数個形成される（図１０には１個のみを記載）。また、液晶パネル４１には、画素回路４２の駆動回路として、ゲートドライバ回路４４とソースドライバ回路４５が形成される。ソースドライバ回路４５は、シフトレジスタ、Ｄ／Ａ変換回路、バッファ回路およびサンプリングゲートを含んでいる。【００５０】
液晶表示装置４０では、液晶パネル４１に接続する信号線の本数を減らすために、液晶パネル４１への信号入力にシリアルインターフェイスが用いられる。また、液晶パネル４１への信号入力には差動信号が用いられる。このため、液晶パネル４１にはシリアルインターフェイス回路５０が設けられ、液晶パネル４１の入力段には比較回路１０が設けられる。【００５１】
図１１は、シリアルインターフェイス回路５０の詳細を示す図である。図１１に示すシリアルインターフェイス回路５０は、比較回路１０、シリアル／パラレル変換回路５１、および、複数のバッファ５２を含んでいる。比較回路１０は、入力端子ＤＡＴ（＋）に与えられた電圧と入力端子ＤＡＴ（−）に与えられた電圧とを比較し、比較結果を出力する。シリアル／パラレル変換回路５１は、比較回路１０から順次出力される信号に対してシリアル／パラレル変換を施し、複数の信号を並列に出力する。シリアル／パラレル変換回路５１の出力信号は、バッファ５２を経由して、ゲートドライバ回路４４やソースドライバ回路４５などに出力される。【００５２】
図１１に示すシリアルインターフェイス回路５０は、赤色輝度信号Ｒ、緑色輝度信号Ｇ、青色輝度信号Ｂ（以上、各６ビット）、水平同期信号ＨＳＹＮＣ、および、垂直同期信号ＶＳＹＮＣ（以上、各１ビット）を並列に出力する。なお、シリアルインターフェイス回路５０は、上記以外の信号を出力してもよい。【００５３】
このように液晶パネル４１上に形成されるシリアルインターフェイス回路５０に、トランジスタの閾値電圧のばらつきと入力信号のコモンモード電圧の変動に強く、高速に動作する比較回路１０を設けることにより、差動信号を用いて液晶パネル４１への信号入力を高速に行う液晶表示装置４０を構成することができる。また、液晶パネル４１への信号入力をシリアルインターフェイスを用いて行うことにより、液晶パネル４１に接続する信号線の本数を減らし、液晶表示装置４０の信頼性を高めることができる。【００５４】
以上に示すように、本実施形態に係る比較回路１０では、インバータ１５、１６はいずれもダブルゲートＴＦＴで構成されており、インバータ１５を構成するダブルゲートＴＦＴのボトムゲート端子はインバータ１６の出力に接続され、インバータ１６を構成するダブルゲートＴＦＴのボトムゲート端子はインバータ１５の出力に接続されている。これにより、インバータ１６の出力に基づき、インバータ１５の閾値電圧をインバータ１５のスイッチング動作を促進するように制御すると共に、インバータ１５の出力に基づき、インバータ１６の閾値電圧をインバータ１６のスイッチング動作を促進するように制御することができる。したがって、トランジスタの閾値電圧やコモンモード電圧にかかわらず、比較回路１０を安定して高速に動作させることができる。【００５５】
また、比較回路１０に含まれるインバータ１５、１６をＴＦＴで構成した場合でも、トランジスタの閾値電圧のばらつきと入力信号のコモンモード電圧の変動に強く、高速に動作する比較回路を平面状に形成することができる。一般にＴＦＴの特性ばらつきは、単結晶シリコンを用いたトランジスタの特性ばらつきよりも大きい。このため、安定して高速に動作するという比較回路１０の効果は、比較回路１０をＴＦＴで構成した場合により顕著になる。このような効果を奏する比較回路１０を液晶パネル４１上にＴＦＴを用いて画素回路４２と一体に形成し、液晶表示装置４０などに利用することができる。【００５６】
（第２の実施形態）
図１２は、本発明の第２の実施形態に係る比較回路の回路図である。図１２に示す比較回路２０は、４個のＴＦＴ２１〜２４、２個の入力端子ＤＡＴ（＋）、ＤＡＴ（−）、および、出力端子ＯＵＴを備えている。ＴＦＴ２１、２３はＮ型ダブルゲートＴＦＴであり、ＴＦＴ２２、２４はＰ型ダブルゲートＴＦＴである。ＴＦＴ２１、２２のボトムゲート端子は、いずれも、ＴＦＴ２１、２２のトップゲート端子および入力端子ＤＡＴ（＋）に接続される。この点を除き、比較回路２０の構成要素間の接続は、比較回路１０と同じである。【００５７】
比較回路２０では、ＴＦＴ２１、２２はインバータ２５を構成し、ＴＦＴ２３、２４はインバータ２６を構成する。インバータ２５の入力端子と調整端子は入力端子ＤＡＴ（＋）に接続され、出力端子はインバータ２６の調整端子に接続される。インバータ２６の入力端子は入力端子ＤＡＴ（−）に接続され、出力端子は出力端子ＯＵＴに接続される。【００５８】
比較回路２０では、ＴＦＴ２１、２２のボトムゲート端子は、インバータ２６の出力ではなく、第１の入力電圧Ｖ１が与えられる入力端子ＤＡＴ（＋）に接続されている。インバータ２６の出力は、第１の入力電圧Ｖ１が上昇すると上昇し、第１の入力電圧Ｖ１が下降すると下降する。したがって、ＴＦＴ２１、２２のボトムゲート端子の接続先をインバータ２６の出力から入力端子ＤＡＴ（＋）に変更した比較回路２０は、第１の実施形態に係る比較回路１０と同様に動作する。比較回路２０は、比較回路１０と同様の形態で利用される。比較回路２０は、一方向のみにスイッチング動作を促進するので、相補的にスイッチング動作を促進する比較回路１０と比べると、トランジスタの閾値電圧のばらつきやコモンモード電圧の変動にはやや弱い。しかし、比較回路２０では、インバータ２６の出力端子はインバータ２５の調整端子には接続されていないので、インバータ２６の出力に付随する負荷は比較回路１０の場合よりも小さくなる。したがって、比較回路２０は、比較回路１０よりも出力の電流駆動力が大きいという利点を有する。【００５９】
以上に示すように、本実施形態に係る比較回路２０では、インバータ２５、２６はダブルゲートＴＦＴで構成されており、インバータ２５を構成するダブルゲートＴＦＴのボトムゲート端子には第１の入力電圧Ｖ１が印加され、インバータ２６を構成するダブルゲートＴＦＴのボトムゲート端子はインバータ２５の出力に接続されている。これにより、インバータ２５の入力に基づき、インバータ２５の閾値電圧をインバータ２５のスイッチング動作を促進するように制御すると共に、インバータ２５の出力に基づき、インバータ２６の閾値電圧をインバータ２６のスイッチング動作を促進するように制御することができる。したがって、比較回路２０を高速に動作させることができる。【００６０】
（第３の実施形態）
図１３は、本発明の第３の実施形態に係る比較回路の回路図である。図１３に示す比較回路３０は、４個のＴＦＴ３１〜３４、および、２個の入力端子ＤＡＴ（＋）、ＤＡＴ（−）、および、出力端子ＯＵＴを備えている。ＴＦＴ３１はＮ型シングルゲートＴＦＴであり、ＴＦＴ３２はＰ型シングルゲートＴＦＴであり、ＴＦＴ３３はＮ型ダブルゲートＴＦＴであり、ＴＦＴ３４はＰ型ダブルゲートＴＦＴである。ＴＦＴ３１、３２のゲート端子は、いずれも入力端子ＤＡＴ（＋）に接続される。また、ＴＦＴ３１、３２のボトムゲート端子に接続する配線は、比較回路３０には存在しない。これらの点を除き、比較回路３０の構成要素間の接続は、比較回路１０と同じである。【００６１】
比較回路３０では、ＴＦＴ３１、３２はインバータ３５を構成し、ＴＦＴ３３、３４はインバータ３６を構成する。インバータ３５の入力端子は入力端子ＤＡＴ（＋）に接続され、出力端子はインバータ３６の調整端子に接続される。インバータ３６の入力端子は入力端子ＤＡＴ（−）に接続され、出力端子は出力端子ＯＵＴに接続される。【００６２】
比較回路３０では、第１の実施形態に係る比較回路１０と同様に、インバータ３５の出力に基づき、インバータ３６の閾値電圧がインバータ３６のスイッチング動作を促進するように制御される。しかし、インバータ３５はシングルゲートＴＦＴで構成されているので、インバータ３６の出力に基づき、インバータ３５の閾値電圧が制御されることはない。この点を除き、比較回路３０は、第１の実施形態に係る比較回路１０と同様に動作する。比較回路３０は、比較回路１０と同様の形態で利用される。比較回路３０は、第２の実施形態に係る比較回路２０と同様に、比較回路１０よりもトランジスタの閾値電圧のばらつきやコモンモード電圧の変動にはやや弱いが、比較回路１０よりも出力の電流駆動力が大きいという特徴を有する。【００６３】
以上に示すように、本実施形態に係る比較回路３０では、インバータ３５、３６のうちインバータ３６のみがダブルゲートＴＦＴで構成されており、ダブルゲートＴＦＴのボトムゲート端子はインバータ３５の出力に接続されている。これにより、インバータ３５の出力に基づき、インバータ３６の閾値電圧をインバータ３６のスイッチング動作を促進するように制御することができる。したがって、比較回路３０を高速に動作させることができる。また、比較回路３０によれば、比較回路１０、２０よりも回路の構成を簡素化することができる。【００６４】
以上の説明から分かるように、本発明の比較回路は、２本の電源配線間にＰ型トランジスタとＮ型トランジスタを直列接続して配置した構造を有し、第１の入力電圧を入力とする第１のインバータと、第１のインバータと同じ構造を有し、第２の入力電圧を入力とする第２のインバータとを備え、第１および第２のインバータのうち少なくとも一方が、２個のゲート端子を有するダブルゲートＴＦＴで構成されており、当該ダブルゲートＴＦＴのトップゲート端子には入力電圧が印加され、ボトムゲート端子は相手方インバータの出力に接続されていることを特徴とする。このように、２個のインバータのうち少なくとも一方をダブルゲートＴＦＴで構成し、ダブルゲートＴＦＴのボトムゲート端子を相手方インバータの出力に接続することにより、相手方インバータの出力に基づき、ダブルゲートＴＦＴで構成されたインバータの閾値電圧を当該インバータのスイッチング動作を促進するように制御し、比較回路を高速に動作させることができる。【００６５】
また、以上の説明では、ダブルゲートＴＦＴでは、ボトムゲート電圧Ｖｂｇを制御することにより、トップゲート端子を用いて制御されるトランジスタの閾値電圧Ｖｔｈを変化させることとしたが、これとは逆に、トップゲート電圧Ｖｔｇを制御することにより、ボトムゲート端子を用いて制御されるトランジスタの閾値電圧Ｖｔｈを変化させてもよい。この場合には、トップゲート端子とボトムゲート端子を入れ替えて、以上の説明を適用すればよい。【００６６】
また、以上の説明では、本発明の比較回路をＴＦＴで構成することとしたが、本発明の比較回路をＭＯＳＦＥＴなどで構成してもよい。本発明の比較回路をＭＯＳＦＥＴで構成する場合には、図２と同様の構造を有するプレーナー型ダブルゲートＦＥＴを用いてもよく、縦型ダブルゲートＦＥＴ（図１４Ａ）を用いてもよく、フィン型ダブルゲートＦＥＴ（図１４Ｂ）を用いてもよい。縦型ダブルゲートＦＥＴでは、図１４Ａに示すように、ドレイン電流Ｉｄは垂直方向に流れる。フィン型ダブルゲートＦＥＴでは、図１４Ｂに示すように、ドレイン電流Ｉｄは水平方向に流れる。これら２種類のダブルゲートＦＥＴでは、チャネル形成部ＣＨの対向する２枚の側面に沿って第１ゲート端子Ｇ１と第２ゲート端子Ｇ２が配置される。これら２種類のダブルゲートＦＥＴを使用する場合には、トップゲート端子を第１ゲート端子、ボトムゲート端子を第２ゲート端子などと読み替えて、以上の説明を適用すればよい。
【産業上の利用可能性】
【００６７】
本発明の比較回路は、トランジスタの閾値電圧のばらつきと入力信号のコモンモード電圧の変動に強く、高速に動作するという特徴を有するので、表示装置のインターフェイス回路など、２つの入力電圧を比較する各種の用途に利用することができる。本発明の表示装置は、液晶表示装置など各種の表示装置に利用することができる。
【図１】
2010013508.tif 000003
【図２】
2010013508.tif 000004
【図３Ａ】
2010013508.tif 000005
【図３Ｂ】
2010013508.tif 000006
【図４】
2010013508.tif 000007
【図５Ａ】
2010013508.tif 000008
【図５Ｂ】
2010013508.tif 000009
【図６】
2010013508.tif 000010
【図７Ａ】
2010013508.tif 000011
【図７Ｂ】
2010013508.tif 000012
【図８】
2010013508.tif 000013
【図９Ａ】
2010013508.tif 000014
【図９Ｂ】
2010013508.tif 000015
【図１０】
2010013508.tif 000016
【図１１】
2010013508.tif 000017
【図１２】
2010013508.tif 000018
【図１３】
2010013508.tif 000019
【図１４Ａ】
2010013508.tif 000020
【図１４Ｂ】
2010013508.tif 000021
【図１５】
2010013508.tif 000022
【図１６】
2010013508.tif 000023
【図１７】
2010013508.tif 000024
【図１８】
2010013508.tif 000025
【手続補正書】
【提出日】平成22年12月7日(2010.12.7)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
【図１】本発明の第１の実施形態に係る比較回路の回路図である。
【図２】ダブルゲートＴＦＴの構造を示す模式図である。
【図３Ａ】Ｎ型ダブルゲートＴＦＴを回路記号で示す図である。
【図３Ｂ】Ｐ型ダブルゲートＴＦＴを回路記号で示す図である。
【図４】Ｎ型ダブルゲートＴＦＴのＩ−Ｖ特性の例を示す図である。
【図５Ａ】ダブルゲートＴＦＴで構成されたインバータの回路図である。
【図５Ｂ】図５Ａに示すインバータを回路記号で示す図である。
【図６】図５Ａに示すインバータの入出力特性図である。
【図７Ａ】図１に示す比較回路に入力されるデジタル信号を示す信号波形図である。
【図７Ｂ】図１に示す比較回路に入力される差動信号を示す信号波形図である。
【図８】図１に示す比較回路のデジタル信号入力時の動作を示す図である。
【図９Ａ】図１に示す比較回路の差動信号入力時（出力電圧が上昇するとき）の動作を示す図である。
【図９Ｂ】図１に示す比較回路の差動信号入力時（出力電圧が下降するとき）の動作を示す図である。
【図１０】図１に示す比較回路を備えた液晶表示装置の構成を示すブロック図である。
【図１１】図１０に示すシリアルインターフェイス回路の詳細を示す図である。
【図１２】本発明の第２の実施形態に係る比較回路の回路図である。
【図１３】本発明の第３の実施形態に係る比較回路の回路図である。
【図１４Ａ】縦型ダブルゲートＦＥＴの構造を示す模式図である。
【図１４Ｂ】フィン型ダブルゲートＦＥＴの構造を示す模式図である。
【図１５】従来の液晶表示装置の構成を示すブロック図である。
【図１６】ＬＶＤＳで使用される信号を示す信号波形図である。
【図１７】従来の比較回路（第１の例）の回路図である。
【図１８】従来の比較回路（第２の例）の回路図である。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
また、比較回路１０は、コモンモード電圧の変動にも強い。例えば、コモンモード電圧が通常よりも低い場合を考える。初期状態では、第１の入力電圧Ｖ１が上昇しても、節点Ｎ２の電圧（インバータ１５の出力電圧）はあまり下降しないが、第２の入力電圧Ｖ２が下降すると、節点Ｎ１の電圧（インバータ１６の出力電圧）は十分に上昇する。これに伴い、インバータ１５の閾値電圧は下降し、インバータ１５のスイッチング動作は促進される。コモンモード電圧が通常よりも高い場合も同様に、節点Ｎ１の電圧が下降すると、インバータ１５の閾値電圧が上昇し、インバータ１５のスイッチング動作は促進される。上述したように、これらの変化は瞬時のうちに繰り返し行われ、インバータ１５、１６のスイッチング動作は相補的に促進される。このような理由により、比較回路１０はコモンモードの変動にも強いと言える。
【国際調査報告】
2010013508.tif 000026
2010013508.tif 000027