(57)【要約】  メモリセル（ＭＣ）は１個のトランジスタと１個の抵抗変化型素子とを備え、トランジスタは第１主端子と第２主端子と制御端子とを備え、抵抗変化型素子は第１電極と第２電極と第１電極および第２電極の間に設けられた抵抗変化層とを備え、隣接する２個のメモリセルに含まれる一方のメモリセルの第１主端子と他方のメモリセルの第２主端子とが接続されることで、複数のメモリセルの主端子を順次に直列に接続して伸びる直列経路（ＳＰ）が形成され、メモリセルのそれぞれについて、制御端子がそのメモリセルに対応する第１配線（ＷＬ）の一部であるかその第１配線に接続され、第２電極がそのメモリセルに対応する第２配線（ＳＬ）の一部であるかその第２配線に接続され、第１電極がそのメモリセルに対応する直列経路（ＳＰ）の一部であるかその直列経路に接続されている。
2010109803.tif 000002
【特許請求の範囲】
【請求項１】
第１平面内において第１方向に互いに平行に伸びる複数の第１配線と、
前記第１平面と平行な第２平面内において第２方向に互いに平行にかつ前記第１配線と立体交差するように伸びる複数の第２配線と、
前記第１配線と前記第２配線との立体交差点のそれぞれに対応して設けられたメモリセルとを備え、
前記メモリセルのそれぞれは１個のトランジスタと１個の抵抗変化型素子とを備え、
前記トランジスタのそれぞれは第１主端子と第２主端子と制御端子とを備え、
前記抵抗変化型素子のそれぞれは第１電極と第２電極と前記第１電極および前記第２電極の間に設けられた抵抗変化層とを備え、
前記第１方向に沿って並ぶ複数の前記メモリセルについて、隣接する２個のメモリセルに含まれる一方のメモリセルの第１主端子と他方のメモリセルの第２主端子とが接続されることで、複数のメモリセルの主端子を順次に直列に接続して前記第１方向に伸びる直列経路が形成され、
前記メモリセルのそれぞれについて、
前記制御端子が当該メモリセルに対応する前記第１配線に接続され、
前記第２電極が前記メモリセルに対応する前記第２配線の一部であるか前記第２配線に接続され、
前記第１電極が前記メモリセルに対応する前記直列経路の一部であるか直列経路に接続されている、
不揮発性記憶装置。
【請求項２】
前記第１方向に互いに平行に伸びる複数の第３配線を備え、
前記第１方向に沿って並ぶ複数のメモリセルは、連続して並んだ所定個数のメモリセルにより複数のメモリブロックを構成し、
それぞれの前記メモリブロック毎に前記直列経路が前記第３配線と接続されている、請求項１に記載の不揮発性記憶装置。
【請求項３】
それぞれの前記メモリブロック毎に前記直列経路のそれぞれの両端が前記第３配線と接続されている、請求項２に記載の不揮発性記憶装置。
【請求項４】
それぞれの前記メモリセルに含まれる抵抗変化型素子に電圧を印加するための電源回路を備え、
前記電源回路は、選択されたメモリセルについて、対応する前記直列経路と対応する前記第３配線との接続部から前記メモリセルの第１電極までの前記直列経路に含まれるトランジスタの数に応じて出力する電圧を変化させるように構成されている、請求項２に記載の不揮発性記憶装置。
【請求項５】
前記第１主端子および前記第２主端子はそれぞれシリサイド層を有し、
前記シリサイド層が前記第１電極を構成する、請求項１に記載の不揮発性記憶装置。
【請求項６】
前記シリサイド層は白金シリサイドからなる、請求項５に記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化素子とトランジスタとで構成されたメモリセルを有する抵抗変化型不揮発性記憶装置に関する。
【背景技術】
【０００２】
近年、抵抗変化素子を用いて構成されたメモリセルを有する不揮発性記憶装置の研究開発が進んでいる。抵抗変化素子とは、電気的信号によって抵抗値が可逆的に変化する性質を有し、さらにはこの抵抗値に対応したデータを、不揮発的に記憶することが可能な素子をいう。【０００３】
抵抗変化型素子を用いたメモリセルについて、その１つにいわゆるクロスポイント構造が用いられる。クロスポイント構造では、直交するように配置されたビット線とワード線との交点の位置に、ビット線とワード線とに挟まれて、各メモリセルが構成される。メモリセル面積は４Ｆ２を実現可能である。特許文献１には、バイポーラタイプの抵抗変化型素子を用いたクロスポイント型の抵抗変化型記憶装置が示されている。この抵抗変化型記憶装置では、データ書込み時において、選択ビット線にＶｐｐ、選択ワード線にＶｓｓ（０Ｖ）、非選択ワード線および非選択ビット線に１／２Ｖｐｐが印加される。また、データ消去時において、選択ワード線にＶｐｐ、選択ビット線にＶｓｓ（０Ｖ）、非選択ワード線および非選択ビット線にＶｐｐ／２が印加される。【０００４】
また、抵抗変化素子を用いた不揮発性記憶装置として、直交するように配置されたビット線とワード線、ソース線との交点の位置に、ＭＯＳトランジスタと抵抗変化素子を直列に接続した、いわゆる１Ｔ１Ｒ型と呼ばれるメモリセルをマトリックス状にアレイ配置した不揮発性記憶装置が一般的に知られている。このメモリセルの面積は、最小でも6F2を必要である。【０００５】
特許文献２では、ペロブスカイト型結晶構造の酸化物を抵抗変化素子として用いた１Ｔ１Ｒ型メモリセルで構成された不揮発性記憶装置が示されている。【０００６】
図４７は、特許文献２に図２として開示されているメモリセルの断面の模式図である。【０００７】
メモリセル１０１１は、トランジスタ１００６と抵抗変化素子１０１０とを電気的に直列に接続して形成されている。【０００８】
トランジスタ１００６は、半導体基板１００１上に作製した第１の拡散層領域であるソース領域１００２、第２の拡散層領域であるドレイン領域１００３、およびゲート酸化膜１００４上に形成されたゲート電極１００５からなる。【０００９】
抵抗変化素子１０１０は、電圧印加によって抵抗値が変化する可変抵抗層１００８を、下部電極１００７と上部電極１００９との間に挟持してなる。【００１０】
ドレイン領域１００３と下部電極１００７とは電気的に接続されている。【００１１】
上部電極１００９は、ビット線１０１２となる金属配線に接続され、ゲート電極１００５はワード線に接続され、ソース領域１００２はソース線１０１３となる金属配線に接続される。【００１２】
ここでは、可変抵抗層１００８に用いる材料としては、Ｐｒ１−ｘＣａｘＭｎＯ３、Ｌａ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）などが開示されているが、電極材料に関しては特に言及されていない。【００１３】
また、メモリセル１０１１への書き込み方法については、上部電極１００９にＶｐｐ、ソース領域１００２にＶｓｓ、ゲート電極に所定の電圧振幅Ｖｗｐのパルス電圧を印加すると、低抵抗状態から高抵抗状態に変化し、逆に、上部電極１００９にＶｓｓ、ソース領域１００２にＶｐｐ、ゲート電極に所定のＶｗｅのパルス電圧を印加すると、高抵抗状態から低抵抗状態に変化できることが開示されている。【００１４】
また、１Ｔ１Ｒメモリ構造を用いて、メモリセル面積を４Ｆ２に実現できる構造は特許文献３と特許文献４で開示されている。【００１５】
図４８は、特許文献３に図５として開示されている回路図である。ここでは、抵抗変化素子とトランジスタは並列で配置され、メモリセルを構成する。メモリセルを直列接続し、メモリアレイを構成する。この配置により、メモリセルの面積はトランジスタの面積で決め、４Ｆ２まで実現できる。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００６−２０３０９８号公報
【特許文献２】特開２００５−２５９１４号公報
【特許文献３】特開２００４−２７２９７５号公報
【特許文献４】米国特許第７２９８６４０号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかしながら、１Ｔ１Ｒの６Ｆ２のメモリセル面積より縮小した前記の特許文献２では、整流素子としてバリスタを適用したクロスポイント型の抵抗変化型記憶装置が開示されている。一般に、クロスポイント型の抵抗変化型記憶装置では、整流素子としてダイオードが用いられる。ダイオードは、電圧に対し指数関数的に電流が増加するという特性を有している。ダイオードを流れる電流値は、印加される電圧が閾値電圧Ｖｔｈより低くても完全にゼロになるわけではない。特許文献２のように非選択のメモリセルにＶｐｐ／２の電位差が印加された場合、Schottky MIM型ダイオードモデルを採用すると、非選択セルを流れる電流は選択セルを流れる電流の百分の１から千分の１程度となる。大規模なメモリアレイでは、１行または１列に数百から数千のメモリセルが配設されるため、選択ビット線または選択ワード線に接続された非選択セルを流れる電流（漏れ電流）が、選択セルを流れる電流値と比較して必ずしも無視できなくなる。【００１８】
また、特許文献３と特許文献４は、抵抗変化素子とトランジスタとを並列配置するため、直列配置のメモリセル中の一つのセルを選択するとき、同一列に配置したトランジスタはすべてＯＮの状態となり、選択しない抵抗変化素子にもソース・ドレイン間の電圧が印加される。また、抵抗変化素子の低抵抗は数百オームであり、トランジスタのＯＮ抵抗は１ｋΩ程度であるため、トランジスタに流れる電流より多くの電流が低抵抗の抵抗変化素子に流れ、メモリ特性は劣化する。【００１９】
本発明は上記課題を解決するものであり、抵抗変化素子を配置する構造を工夫することで、非選択メモリセルに流れる電流を効果的に抑制しつつ、４Ｆ２のメモリセルを実現する不揮発性記憶装置を提供することを主たる目的とする。
【課題を解決するための手段】
【００２０】
上記課題を解決すべく、本発明の不揮発性記憶装置は、第１平面内において第１方向に互いに平行に伸びる複数の第１配線と、前記第１平面と平行な第２平面内において第２方向に互いに平行にかつ前記第１配線と立体交差するように伸びる複数の第２配線と、前記第１配線と前記第２配線との立体交差点のそれぞれに対応して設けられたメモリセルとを備え、前記メモリセルのそれぞれは１個のトランジスタと１個の抵抗変化型素子とを備え、前記トランジスタのそれぞれは第１主端子と第２主端子と制御端子とを備え、前記抵抗変化型素子のそれぞれは第１電極と第２電極と前記第１電極および前記第２電極の間に設けられた抵抗変化層とを備え、前記第１方向に沿って並ぶ複数の前記メモリセルについて、隣接する２個のメモリセルに含まれる一方のメモリセルの第１主端子と他方のメモリセルの第２主端子とが接続されることで、複数のメモリセルの主端子を順次に直列に接続して前記第１方向に伸びる直列経路が形成され、前記メモリセルのそれぞれについて、制御端子がそのメモリセルに対応する第１配線に接続され、第２電極がそのメモリセルに対応する第２配線に接続され、第１電極がそのメモリセルに対応する直列経路に接続されている。【００２１】
かかる構成では、非選択メモリセルに流れる電流を効果的に抑制しつつ、４Ｆ２のメモリセルを実現する不揮発性記憶装置が提供される。【００２２】
上記不揮発性記憶装置は、前記第１方向に互いに平行に伸びる複数の第３配線を備え、前記第１方向に沿って並ぶ複数のメモリセルは、連続して並んだ所定個数のメモリセルにより複数のメモリブロックを構成し、それぞれのメモリブロック毎に前記直列経路が前記第３配線と接続されていてもよい。【００２３】
かかる構成では、ビット線ＢＬに抵抗率の低い導体を用いることで、直列経路における配線遅延を抑制することができる。【００２４】
上記不揮発性記憶装置において、それぞれのメモリブロック毎に前記直列経路のそれぞれの両端が前記第３配線と接続されていてもよい。【００２５】
かかる構成では、直列経路の両側から電位が伝播するため、配線遅延がより効果的に抑制される。【００２６】
上記不揮発性記憶装置は、それぞれのメモリセルに含まれる抵抗変化型素子に電圧を印加するための電源回路を備え、前記電源回路は、選択されたメモリセルについて、対応する前記直列経路と対応する前記第３配線との接続部からそのメモリセルの第１電極までの前記直列経路に含まれるトランジスタの数に応じて出力する電圧を変化させるように構成されていてもよい。【００２７】
かかる構成では、メモリセルの位置によらず抵抗変化型素子の両電極間に印加される電圧が一定となり、従前の構成に比べ、書込み後の抵抗値をより一定に保ち、かつ抵抗変化型素子にかかる不必要な電圧ストレスをより抑制できる。【００２８】
上記不揮発性記憶装置において、前記第１主端子および前記第２主端子はそれぞれシリサイド層を有し、前記シリサイド層が前記第１電極を構成してもよい。【００２９】
上記不揮発性記憶装置において、前記シリサイド層は白金シリサイドからなっていてもよい。【００３０】
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
【発明の効果】
【００３１】
本発明は、上記のような構成を有し、非選択メモリセルに流れる電流を効果的に抑制しつつ、４Ｆ２のメモリセルを実現する不揮発性記憶装置を提供することが可能となる。
【図面の簡単な説明】
【００３２】
【図１】図１は、本発明の第１実施形態に係る不揮発性記憶装置１００の回路構成の一例を示すブロック図である。
【図２】図２は、図１におけるメモリセルＭＣの部分を拡大した図である。なお、添え字は対応するメモリブロックの行または列の番号を示す。
【図３】図３は、１個のメモリブロックを示す図であり、図３（ａ）はメモリブロックの上面図、図３（ｂ）は図３（ａ）の等価回路図である。
【図４】図４は、図３の一点鎖線で示したメモリブロックの断面を示す図であり、図４（ａ）は図３の線Ａ−Ａ’に沿って切った断面図、図４（ｂ）は図３の線Ｂ−Ｂ’に沿って切った断面図、図４（ｃ）は図３の線Ｃ−Ｃ’に沿って切った断面図、図４（ｄ）は図３の線Ｄ−Ｄ’に沿って切った断面図、図４（ｅ）は図３の線Ｅ−Ｅ’に沿って切った断面図、図４（ｆ）は図３の線Ｆ−Ｆ’に沿って切った断面図である。
【図５】図５は、本発明の第１実施形態にかかる不揮発性記憶装置に含まれる抵抗変化型素子の特性（電圧と抵抗値との関係）の一例を示す図である。
【図６】図６は、本発明の第１実施形態にかかる不揮発性記憶装置の動作例を示すタイミングチャートであり、図６（ａ）はメモリセルＭＣ００００に“０”を書き込む場合（抵抗変化型素子ＲＲを低抵抗化させる場合）、図６（ｂ）はメモリセルＭＣ００００に“１”を書き込む場合（抵抗変化型素子ＲＲを高抵抗化させる場合）、図６（ｃ）はメモリセルＭＣ００００に書き込まれているデータを読み出す場合を示す。
【図７】図７は、Ｐ型シリコン基板上にポリシリコン層を形成する工程を示す上面図である。
【図８】図８は、Ｐ型シリコン基板上にポリシリコン層を形成する工程を示す断面図であり、図８（ａ）は図７においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図８（ｂ）は図７においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図８（ｃ）は図７においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図８（ｄ）は図７においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図８（ｅ）は図７においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図８（ｆ）は図７においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【図９】図９は、Ｐ型シリコン基板とポリシリコン層とをエッチングしてＳＴＩを形成するための溝を形成する工程を示す上面図である。
【図１０】図１０は、Ｐ型シリコン基板とポリシリコン層とをエッチングしてＳＴＩを形成するための溝を形成する工程を示す断面図であり、図１０（ａ）は図９においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図１０（ｂ）は図９においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図１０（ｃ）は図９においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図１０（ｄ）は図９においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図１０（ｅ）は図９においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図１０（ｆ）は図９においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【図１１】図１１は、溝に二酸化珪素を埋め込むことでＳＴＩを形成する工程を示す上面図である。
【図１２】図１２は、溝に二酸化珪素を埋め込むことでＳＴＩを形成する工程を示す断面図であり、図１２（ａ）は図１１においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図１２（ｂ）は図１１においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図１２（ｃ）は図１１においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図１２（ｄ）は図１１においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図１２（ｅ）は図１１においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図１２（ｆ）は図１１においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【図１３】図１３は、二酸化珪素層とポリシリコン層とを覆うようにＳｉ３Ｎ４層を形成する工程を示す上面図である。
【図１４】図１４は、二酸化珪素層とポリシリコン層とを覆うようにＳｉ３Ｎ４層を形成する工程を示す断面図であり、図１４（ａ）は図１３においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図１４（ｂ）は図１３においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図１４（ｃ）は図１３においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図１４（ｄ）は図１３においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図１４（ｅ）は図１３においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図１４（ｆ）は図１３においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【図１５】図１５は、メモリ溝を形成する工程を示す上面図である。
【図１６】図１６は、メモリ溝を形成する工程を示す断面図であり、図１６（ａ）は図１５においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図１６（ｂ）は図１５においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図１６（ｃ）は図１５においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図１６（ｄ）は図１５においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図１６（ｅ）は図１５においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図１６（ｆ）は図１５においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【図１７】図１７は、各メモリ溝の底面においてＰ型シリコン基板が露出した部分にリン原子（Ｐ）を注入する工程を示す上面図である。
【図１８】図１８は、各メモリ溝の底面においてＰ型シリコン基板が露出した部分にリン原子（Ｐ）を注入する工程を示す断面図であり、図１８（ａ）は図１７においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図１８（ｂ）は図１７においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図１８（ｃ）は図１７においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図１８（ｄ）は図１７においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図１８（ｅ）は図１７においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図１８（ｆ）は図１７においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【図１９】図１９は、各メモリ溝の左右の側壁にＳｉ３Ｎ４部（サイドウォール）を形成する工程を示す上面図である。
【図２０】図２０は、各メモリ溝の左右の側壁にＳｉ３Ｎ４部（サイドウォール）を形成する工程を示す断面図であり、図２０（ａ）は図１９においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図２０（ｂ）は図１９においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図２０（ｃ）は図１９においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図２０（ｄ）は図１９においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図２０（ｅ）は図１９においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図２０（ｆ）は図１９においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【図２１】図２１、各メモリ溝に形成された一対のＳｉ３Ｎ４部の間においてＰ型シリコン基板が露出した部分にリン原子（Ｐ）を注入する工程を示す上面図である。
【図２２】図２２は、各メモリ溝に形成された一対のＳｉ３Ｎ４部の間においてＰ型シリコン基板が露出した部分にリン原子（Ｐ）を注入する工程を示す断面図であり、図２２（ａ）は図２１においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図２２（ｂ）は図２１においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図２２（ｃ）は図２１においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図２２（ｄ）は図２１においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図２２（ｅ）は図２１においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図２２（ｆ）は図２１においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【図２３】図２３は、各メモリ溝に形成された一対のＳｉ３Ｎ４部の間においてＰ注入領域が露出した部分に白金シリサイド層を形成する工程を示す上面図である。
【図２４】図２４は、各メモリ溝に形成された一対のＳｉ３Ｎ４部の間においてＰ注入領域が露出した部分に白金シリサイド層を形成する工程を示す断面図であり、図２４（ａ）は図２３においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図２４（ｂ）は図２３においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図２４（ｃ）は図２３においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図２４（ｄ）は図２３においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図２４（ｅ）は図２３においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図２４（ｆ）は図２３においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【図２５】図２５は、各メモリ溝の側面および底面を含む全面にタンタル酸化物層と窒化タンタル層とを形成する工程を示す上面図である。
【図２６】図２６は、各メモリ溝の側面および底面を含む全面にタンタル酸化物層と窒化タンタル層とを形成する工程を示す断面図であり、図２６（ａ）は図２５においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図２６（ｂ）は図２５においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図２６（ｃ）は図２５においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図２６（ｄ）は図２５においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図２６（ｅ）は図２５においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図２６（ｆ）は図２５においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【図２７】図２７は、メモリ溝の内部に存在する部分を除いてタンタル酸化物層と窒化タンタル層とを除去する工程を示す上面図である。
【図２８】図２８は、メモリ溝の内部に存在する部分を除いてタンタル酸化物層と窒化タンタル層とを除去する工程を示す断面図であり、図２８（ａ）は図２７においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図２８（ｂ）は図２７においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図２８（ｃ）は図２７においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図２８（ｄ）は図２７においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図２８（ｅ）は図２７においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図２８（ｆ）は図２７においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【図２９】図２９は、窒化タンタル層の内側に形成された溝にタングステン層を形成すると共に凹部に二酸化珪素層を形成する工程を示す上面図である。
【図３０】図３０は、窒化タンタル層の内側に形成された溝にタングステン層を形成すると共に凹部に二酸化珪素層を形成する工程を示す断面図であり、図３０（ａ）は図２９においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図３０（ｂ）は図２９においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図３０（ｃ）は図２９においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図３０（ｄ）は図２９においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図３０（ｅ）は図２９においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図３０（ｆ）は図２９においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【図３１】図３１は、全面に二酸化珪素層を形成し、さらにワード線を埋め込むための溝を形成する工程を示す上面図である。
【図３２】図３２は、全面に二酸化珪素層を形成し、さらにワード線を埋め込むための溝を形成する工程を示す断面図であり、図３２（ａ）は図３１においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図３２（ｂ）は図３１においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図３２（ｃ）は図３１においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図３２（ｄ）は図３１においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図３２（ｅ）は図３１においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図３２（ｆ）は図３１においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【図３３】図３３は、トランジスタの制御電極（ゲート）を埋め込むためのホールを形成する工程を示す上面図である。
【図３４】図３４は、トランジスタの制御電極（ゲート）を埋め込むためのホールを形成する工程を示す断面図であり、図３４（ａ）は図３３においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図３４（ｂ）は図３３においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図３４（ｃ）は図３３においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図３４（ｄ）は図３３においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図３４（ｅ）は図３３においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図３４（ｆ）は図３３においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【図３５】図３５は、ワード線とトランジスタの制御電極（ゲート）とを形成する工程を示す上面図である。
【図３６】図３６は、ワード線とトランジスタの制御電極（ゲート）とを形成する工程を示す断面図であり、図３６（ａ）は図３５においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図３６（ｂ）は図３５においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図３６（ｃ）は図３５においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図３６（ｄ）は図３５においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図３６（ｅ）は図３５においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図３６（ｆ）は図３５においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【図３７】図３７は、ソース線を埋め込むための溝とコンタクトを埋め込むためのホールとを形成する工程を示す上面図である。
【図３８】図３８は、ソース線を埋め込むための溝とコンタクトを埋め込むためのホールとを形成する工程を示す断面図であり、図３８（ａ）は図３７においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図３８（ｂ）は図３７においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図３８（ｃ）は図３７においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図３８（ｄ）は図３７においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図３８（ｅ）は図３７においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図３８（ｆ）は図３７においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【図３９】図３９は、ソース線とコンタクトとを形成する工程を示す上面図である。
【図４０】図４０は、ソース線とコンタクトとを形成する工程を示す断面図であり、図４０（ａ）は図３９においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図４０（ｂ）は図３９においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図４０（ｃ）は図３９においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図４０（ｄ）は図３９においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図４０（ｅ）は図３９においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図４０（ｆ）は図３９においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【図４１】図４１は、ビット線とコンタクトとを形成する工程を示す上面図である。
【図４２】図４２は、ビット線とコンタクトとを形成する工程を示す断面図であり、図４２（ａ）は図４１においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図４２（ｂ）は図４１においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図４２（ｃ）は図４１においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図４２（ｄ）は図４１においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図４２（ｅ）は図４１においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図４２（ｆ）は図４１においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【図４３】図４３は、本発明の第１実施形態の変形例にかかる不揮発性記憶装置１００’の回路構成の一例を示すブロック図である。
【図４４】図４４は、本発明の第２実施形態にかかる不揮発性記憶装置２００の回路構成の一例を示すブロック図である。
【図４５】図４５は、基板バイアス効果による電位降下をシミュレーションするための概念図である。
【図４６】図４６は、図４５の概念図に基づいて基板バイアス効果による電位降下をシミュレーションにより求めた結果を示す図である。
【図４７】図４７は、特許文献２で示されているメモリセルの断面の模式図である。
【図４８】図４８は、特許文献３で開示されている回路図である。
【発明を実施するための形態】
【００３３】
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。
【００３４】
（第１実施形態）
［装置構成］
図１は、本発明の第１実施形態に係る不揮発性記憶装置１００の回路構成の一例を示すブロック図である。図２は、図１におけるメモリセルＭＣの部分を拡大した図である。なお、添え字は対応するメモリブロックの行または列の番号を示す。
【００３５】
図１および図２に示すように、不揮発性記憶装置１００は、第１平面内において第１方向に互いに平行に伸びる複数のワード線ＷＬ００、ＷＬ１０、ＷＬ２０、ＷＬ３０、ＷＬ１０、ＷＬ１１、・・・（第１配線、例えばタングステンからなる：以下単に「ＷＬ」とする）と、第１平面と平行な第２平面内において第２方向に互いに平行にかつ第１配線と立体交差するように伸びる複数のソース線ＳＬ００、ＳＬ１０、ＳＬ２０、ＳＬ３０、ＳＬ０１、ＳＬ１１、・・・（第２配線、例えば銅からなる：以下単に「ＳＬ」とする）と、ワード線ＷＬとソース線ＳＬとの立体交差点のそれぞれに対応して設けられたメモリセルＭＣ００００、ＭＣ０１００、ＭＣ０２００、ＭＣ０３００、ＭＣ１０００、・・・ＭＣ３３００、・・・ＭＣ３２ｍｎ、ＭＣ３３ｍｎ（以下単に「ＭＣ」とする）とを備えている。
【００３６】
メモリセルＭＣのそれぞれは１個のトランジスタＴＲ（例えば、ＦＥＴトランジスタ）と１個の抵抗変化型素子ＲＲ（例えば、ＲｅＲＡＭ素子）とを備えている。トランジスタＴＲのそれぞれは第１主端子Ｔ１（ソース／ドレイン）と第２主端子Ｔ２（ソース／ドレイン）と制御端子Ｔ３（ゲート）とを備えている。抵抗変化型素子ＲＲのそれぞれは第１電極Ｅ１（例えば、白金あるいは白金シリサイドからなる下部電極）と第２電極Ｅ２（例えば、窒化タンタルからなる上部電極）と第１電極Ｅ１および第２電極Ｅ２の間に設けられた抵抗変化層ＶＲ（例えば、ＴａやＮｉ、Ｔｉ、Ｈｆ、Ｚｒなどの遷移金属の酸化物を含む。タンタル酸化物を含むのが好ましく、タンタル酸化物からなるのがさらに好ましい。）とを備えている。
【００３７】
第１方向に沿って並ぶ複数のメモリセルＭＣについて、隣接する２個のメモリセルＭＣに含まれる一方のメモリセルＭＣの第１主端子Ｔ１と他方のメモリセルＭＣの第２主端子Ｔ２とが接続されることで、複数のメモリセルの主端子を順次に直列に接続して第１方向に伸びる直列経路ＳＰ０００、ＳＰ１００、ＳＰ２００、ＳＰ３００、ＳＰ００１、・・・（以下、単に「ＳＰ」とする）が形成されている。
【００３８】
メモリセルＭＣのそれぞれについて、制御端子Ｔ３がそのメモリセルＭＣに対応するワード線ＷＬに接続されている。  
メモリセルＭＣのそれぞれについて、第２電極Ｅ２がそのメモリセルＭＣに対応するソース線ＳＬに接続されている。第２電極Ｅ２はそのメモリセルＭＣに対応するソース線ＳＬの一部であってもよい。
【００３９】
メモリセルＭＣのそれぞれについて、第１電極Ｅ１がそのメモリセルＭＣに対応する直列経路ＳＰに接続されている。第１電極Ｅ１はそのメモリセルＭＣに対応する直列経路ＳＰの一部であってもよい。
【００４０】
以上のような構成では、トランジスタ１個につき抵抗変化型素子が１個形成されることになる。すなわち、隣接する２個の抵抗変化型素子が、第１電極Ｅ１において１個のトランジスタを共有すると共に、第２電極Ｅ２がトランジスタに接続されずに配線に接続される。選択メモリセルに通流される電流は直列経路ＳＰを流れ、非選択メモリセルの両電極間には流れない。かかる構成により、非選択メモリセルに流れる電流を効果的に抑制しつつ、４Ｆ２のメモリセルからなる１Ｔ１Ｒ型メモリセルアレイを備えた不揮発性記憶装置が実現される。
【００４１】
不揮発性記憶装置１００はさらに、第１方向に互いに平行に伸びる複数のビット線ＢＬ０、ＢＬ１、・・・（第３配線、例えば銅からなる：以下単に「ＢＬ」とする）を備え、第１方向に沿って並ぶ複数のメモリセルＭＣは、連続して並んだ所定個数のメモリセルＭＣにより複数のメモリブロックＭＢを構成し、それぞれのメモリブロックＭＢ毎に直列経路ＳＰが第２方向に伸びるコンタクト配線ＣＬ（例えば、白金シリサイドからなる：以下単に「ＣＬ」とする）を介してビット線ＢＬと接続されている。
【００４２】
かかる構成では、ビット線ＢＬに抵抗率の低い導体を用いることで、直列経路における配線遅延を抑制することができる。
【００４３】
本実施形態では、第１主端子Ｔ１および第２主端子Ｔ２はそれぞれシリサイド層を有し、このシリサイド層が第１電極Ｅ１を構成する。このシリサイド層は白金シリサイドからなるのが好ましい。
【００４４】
かかる構成では、シリコン基板に形成されたシリサイドが抵抗変化型素子の電極に用いられるため、素子サイズをさらに小形化できる。特に、白金は抵抗変化型素子の電極材料として好適であることから、シリサイド層は白金シリサイドからなることが望ましい。
【００４５】
ソース線ＳＬは、それぞれカラムデコーダ１０２に接続されている。ワード線ＷＬおよびビット線ＢＬは、それぞれロウデコーダ１０４に接続されている。メモリセルＭＣ、ワード線ＷＬ、ソース線ＳＬ、ビット線ＢＬ、コンタクト配線ＣＬ、カラムデコーダ１０２、ロウデコーダ１０４は、全体として１個のメモリセルアレイ１０６を構成する。
【００４６】
メモリセルアレイ１０６には、ｍ行ｎ列のメモリブロックＭＢが含まれる。それぞれのメモリブロックＭＢには、４×４＝１６個のメモリセルＭＣが含まれる。メモリセルアレイ１０６全体では、１６ｍｎ個のメモリセルＭＣが含まれる。ワード線ＷＬの数は４ｍ、ソース線の数は４ｎ、ビット線の数はｍ、コンタクト配線ＣＬの数はｎである。
【００４７】
同じ列（ｙ列）のメモリセルブロックＭＢｘｙに属するメモリセルＭＣは、メモリセルブロックＭＢｘｙ内における列の番号（４×４のマトリクスにおける列番号）が同じものが、同一のソース線ＳＬで互いに接続されている。具体的には、例えば、１列目のメモリセルブロックＭＢｘ０に属する左側から１番目（１列目）のメモリセル同士（ＭＣ００００、ＭＣ１０００、ＭＣ２０００、ＭＣ３０００、ＭＣ００１０、・・・）は同一のソース線ＳＬ００で互いに接続され、左側から２番目（２列目）のメモリセル同士（ＭＣ０１００、ＭＣ１１００、ＭＣ２１００、ＭＣ３１００、ＭＣ０１１０、・・・）は同一のソース線ＳＬ１０で互いに接続される。
【００４８】
不揮発性記憶装置１００はさらに、外部からアドレス信号ＡＤを受け取ってメモリセルアレイ１０６へと送るアドレス入力回路１０８と、外部から制御信号ＣＴＬを受け取ってメモリセルアレイ１０６へと送る制御回路１１０と、所定の電圧（低抵抗化電圧、高抵抗化電圧などの書込み電圧や、読出し電圧など）を出力する電源回路１１２と、外部とのデータの受け渡しを行うデータ入出力回路１１４と、データ入出力回路から出力される書込データに基づいて電源回路１１２から出力される電圧をメモリセルアレイへと入力する書込回路１１６と、センスアンプ１２０とを備えている。センスアンプ１２０は、選択したビット線に流れる電流量を検出し、この電流量が、メモリセルが高抵抗状態である場合に対応する電流量のときをデータ「１」に、メモリセルが低抵抗状態である場合に対応する電流量のときをデータ「０」と判定する。
【００４９】
電源回路１１２は、メモリセルＭＣを低抵抗化する（メモリセルＭＣに含まれる抵抗変化型素子ＲＲを低抵抗状態とする）場合に印加される電圧を生成するための低抵抗化電圧生成回路１２２と、メモリセルＭＣを高抵抗化する（メモリセルＭＣに含まれる抵抗変化型素子ＲＲを高抵抗状態とする）場合に印加される電圧を生成するための高抵抗化電圧生成回路１２４とを備えている。
【００５０】
［メモリブロックの概略構成］
図３は、１個のメモリブロックを示す図であり、図３（ａ）はメモリブロックの上面図、図３（ｂ）は図３（ａ）の等価回路図である。図３（ｂ）は、図１におけるメモリブロックＭＢを抜き出して拡大したものになっている。
【００５１】
図３（ａ）に示すように、ワード線ＷＬ（第１配線）は第１平面内において第１方向（図中の左右方向）に互いに平行に伸びており、ソース線ＳＬ（第２配線）は第１平面と平行な第２平面内において第２方向（図中の上下方向）に互いに平行にかつワード線ＷＬと立体交差するように伸びており、ビット線ＢＬ（第３配線）は第２平面と平行な第３平面内において第１方向（図中の左右方向）に互いに平行に伸びており、コンタクト配線ＣＬ（第４配線）は第３平面と平行な第４平面内において第２方向（図中の上下方向）に互いに平行に伸びている。
【００５２】
ワード線ＷＬとソース線ＳＬとの立体交差点のそれぞれにはメモリセルＭＣと、トランジスタＴＲの第１主端子Ｔ１および第２主端子Ｔ２が設けられている。ワード線ＷＬにおいて、ソース線ＳＬと重ならない部分には、トランジスタＴＲの制御端子Ｔ３が設けられている。
【００５３】
ビット線ＢＬとソース線ＳＬとの立体交差点の下方にはコンタクトＣ１（ソース線ＳＬと第２電極Ｅ２との接続部）が設けられている。なお後述するように、本実施形態において第２電極Ｅ２は第２方向に伸びるように形成され、複数の抵抗変化型素子ＲＲの上部電極として機能する。したがって、等価回路図（図３（ｂ）ではメモリセル毎に第２電極Ｅ２がソース線ＳＬと接続されているように見えるが、実際には第２電極Ｅ２はメモリセルブロック毎にソース線ＳＬと接続される。ただし、回路としては図３（ｂ）と等価である。
【００５４】
ビット線ＢＬとコンタクト配線ＣＬとの立体交差点にはコンタクトＣ２（ビット線ＢＬとコンタクト配線ＣＬとの接続部）が設けられている。
【００５５】
［メモリブロックの断面構成］
図４は、図３の一点鎖線で示したメモリブロックの断面を示す図であり、図４（ａ）は図３の線Ａ−Ａ’に沿って切った断面図、図４（ｂ）は図３の線Ｂ−Ｂ’に沿って切った断面図、図４（ｃ）は図３の線Ｃ−Ｃ’に沿って切った断面図、図４（ｄ）は図３の線Ｄ−Ｄ’に沿って切った断面図、図４（ｅ）は図３の線Ｅ−Ｅ’に沿って切った断面図、図４（ｆ）は図３の線Ｆ−Ｆ’に沿って切った断面図である。以下、図４においてソース線ＳＬが伸びる方向を前後方向、基板の厚み方向を上下方向、ワード線ＷＬの伸びる方向を左右方向とする。図４において、同じメッシュ模様は原則的にほぼ同じ材料からなることを示す。ただし、同じメッシュ模様で示された部分であっても、詳細な組成や成分は異なる場合がある。
【００５６】
図４に示すように、メモリブロックＭＢにおいては、Ｐ型シリコン基板層１３０の上に、所定の間隔を置いて左右方向に伸びるように複数の二酸化珪素層１３２が形成されている。ただし、二酸化珪素層１３２の左端は前後方向に連続している。二酸化珪素層１３２のうち左右に伸びる部分は、ＳＴＩ［Shallow Trench Insulator］領域を構成する。ＳＴＩ領域の大きさは、例えば幅０．１８μm、深さ３００ｎｍである。
【００５７】
二酸化珪素層１３２の上半分を前後方向に貫いて伸びるように複数の溝（以下、「メモリ溝」と呼ぶ。図４におけるメモリ溝の数は５）が形成されている。メモリ溝の大きさは、例えば幅０．１８μｍ、深さ５５０ｎｍ（ＳＴＩ＋ダミーゲート高さ）である。メモリ溝の左右の側壁部にＳｉ３Ｎ４部１３８（サイドウォール）が形成されている。Ｓｉ３Ｎ４部１３８の表面とメモリ溝の底面とを覆うようにタンタル酸化物層１４０（抵抗変化層）と、窒化タンタル層１４２（上部電極層）とがこの順に形成されている。タンタル酸化物層１４０の底部の厚みは例えば３０ｎｍである。窒化タンタル層１４２の内側に形成された溝を埋めるようにタングステン層１４４（埋込導体層）が形成されている。Ｓｉ３Ｎ４部１３８とタンタル酸化物層１４０と窒化タンタル層１４２とタングステン層１４４とは、全体としてメモリ溝を埋めており、上端面は凹部を形成し、該凹部を二酸化珪素層１４８が埋めている。ただし、銅層１５４（ソース線ＳＬ）と窒化タンタル層１４２とが接続される部分（Ｃ−Ｃ’断面）においては、該凹部をチタン／窒化チタン層１４９（密着層）が埋めている。埋込導体層は銅やアルミニウムなどで形成してもよい。
【００５８】
ＳＴＩ領域の形成されていない部分の上方には、ワード線ＷＬを構成するタングステン層１５２と、チタン／窒化チタン層１５０（密着層）とが、左右方向に伸びるように形成されている。タングステン層１５２の大きさは、例えば幅０．１８μm、深さ３００ｎｍである。メモリ溝のない部分では、タングステン層１５２とチタン／窒化チタン層１５０とは下方に伸び、二酸化珪素層１５８を介してＰ型シリコン基板層１３０に接している。二酸化珪素層１５８の厚みは、例えば１０ｎｍである。タングステン層１５２が二酸化珪素層１５８を挟んでＰ型シリコン基板層１３０と接続されている部分が、トランジスタＴＲの制御端子Ｔ３（ゲート）として機能する。制御端子Ｔ３の大きさは、例えば０．１８μｍ×０．１８μｍである。
【００５９】
Ｐ型シリコン基板層１３０とメモリ溝との接続部分には、Ｐ注入領域１３４（ソース／ドレイン領域）が形成されている。Ｐ注入領域１３４の上には白金シリサイド層１３６が形成されている。Ｐ注入領域１３４と白金シリサイド層１３６とは、Ｐ型シリコン基板層１３０の内部に形成されている。Ｐ注入領域１３４は、Ａｓ注入領域（リン原子［Ｐ］の代わりに砒素原子［Ａｓ］を用いる）であってもよい。
【００６０】
５本のメモリ溝のうち、最も右側のもの（以下、コンタクト配線溝）はＳＴＩ領域においても二酸化珪素層１３２が形成されておらず、メモリ溝とＰ型シリコン基板層１３０とが接続されている。コンタクト配線溝の底面には、Ｐ注入領域１３４と、白金シリサイド層１３６とが連続するように（前後方向に伸びるように）形成されている。コンタクト配線溝と接続する白金シリサイド層１３６は、コンタクト配線ＣＬを構成する。
【００６１】
コンタクト配線溝以外のメモリ溝と接続する白金シリサイド層１３６は、下部電極層（第１電極Ｅ１）を構成する。窒化タンタル層１４２のうち下部電極層と対応する部分が、第２電極Ｅ２として機能する。タンタル酸化物層１４０のうち下部電極層と上部電極層とではさまれた部分が抵抗変化層ＶＲとして機能する。Ａ−Ａ’断面において、Ｐ注入領域１３４と白金シリサイド層１３６とは、トランジスタＴＲの第１主端子Ｔ１（ソース／ドレイン）および第２主端子Ｔ２（ソース／ドレイン）として機能する。
【００６２】
Ａ−Ａ’断面において、タングステン層１５２が二酸化珪素層１５８を挟んでＰ型シリコン基板層１３０と接続されている部分（ゲート）と、Ｐ注入領域１３４と白金シリサイド層１３６とからなる部分（ソース／ドレイン）とが、左右方向に交互に連続的に並ぶことで、１本の直列経路ＳＰが形成される。抵抗変化型素子ＲＲの下部電極を構成する白金シリサイド層１３６は、同時に、直列経路ＳＰの一部を構成する。トランジスタＴＲの第１主端子Ｔ１および第２主端子Ｔ２の構成要素であるＰ注入領域１３４も、直列経路ＳＰの一部を構成する。
【００６３】
二酸化珪素層１５６（層間絶縁層）を挟んでタングステン層１５２の上方に、前後方向に伸びるように、ソース線ＳＬを構成する銅層１５４が複数形成されている。Ｃ−Ｃ’断面において、銅層１５４はチタン／窒化チタン層１４９（密着層）と接続されており、該接続部の銅層１５４はコンタクト１５３（図３におけるコンタクトＣ１）を構成する。なお、図では示していないが、銅層１５４と二酸化珪素層１５６との境界部分にも密着層としてチタン／窒化チタン層が形成されてもよい。
【００６４】
Ｃ−Ｃ’断面において、二酸化珪素層１５６（層間絶縁層）を挟んで銅層１５４の上方には左右方向に伸びるように、ビット線ＢＬを構成する銅層１６２が形成されている。Ｆ−Ｆ’断面において銅層１６２は、白金シリサイド層１３６と接続されており、該接続部の銅層１６２はコンタクト１６１（図３におけるコンタクトＣ２）を構成する。すなわち、この部分ではタンタル酸化物層１４０や窒化タンタル層１４２やタングステン層１４４は除去され、ビット線ＢＬと白金シリサイド層１３６（コンタクト配線ＣＬ）とはコンタクト１６１を介して短絡されている。なお、図では示していないが、銅層１６２と二酸化珪素層１５６との境界部分にも密着層としてチタン／窒化チタン層が形成されてもよい。
【００６５】
Ｃ−Ｃ’断面においてメモリ溝同士の間には、下半分に製造過程に由来するポリシリコン層１６０が形成されている。ポリシリコン層１６０の厚みは、例えば２５０ｎｍである。また、ポリシリコン層１６０の上および二酸化珪素層１３２の上には、製造過程に由来するＳｉ３Ｎ４層１４６が形成されている。Ｓｉ３Ｎ４層１４６の厚みは、例えば５０ｎｍである。
【００６６】
［抵抗変化型素子の特性］
図５は、本発明の第１実施形態にかかる不揮発性記憶装置に含まれる抵抗変化型素子の特性（電圧と抵抗値との関係）の一例を示す図である。
【００６７】
図５の例では，下部電極が白金（厚み５０ｎｍ）、抵抗変化層がタンタル酸化物（ＴａＯｘと表記したとき、０＜ｘ＜２．５）、上部電極が窒化タンタル（厚み１００ｎｍ）であり、電極面積が０．５μｍ×０．５μｍである抵抗変化型素子を作成した。タンタル酸化物はスパッタリング（３００℃）により形成した。
【００６８】
得られた抵抗変化型素子に対し、パルス幅１００ｎｓｅｃで、電圧を徐々に変えながら電気的パルスを印加した。毎回の印加の度に、５０ｍＶの電圧を印加して電流を測定することで、抵抗変化型素子の抵抗値を得た。図のプロットでは、素子に実際に抵抗変化型素子に印加された電圧（上部電極と下部電極との間に発生した電圧）を示している。なお、電圧の極性は、上部電極を基準とした下部電極の電位で示す。すなわち、下部電極が上部電極よりも電位が高い場合をプラスとした。
【００６９】
図５に示すように、印加電圧が−０．８Ｖを下回ると抵抗変化型素子は高抵抗状態（約１０５Ω）から低抵抗状態（約１０４Ω）へと変化した。一方、印加電圧が＋０．８Ｖを上回ると抵抗変化型素子は低抵抗状態から高抵抗状態へと変化した。
【００７０】
［動作］
以上のように構成された不揮発性記憶装置１００について、その動作の概略を以下説明する。
【００７１】
図６は、本発明の第１実施形態にかかる不揮発性記憶装置の動作例を示すタイミングチャートであり、図６（ａ）はメモリセルＭＣ００００に“０”を書き込む場合（抵抗変化型素子ＲＲを低抵抗化させる場合）、図６（ｂ）はメモリセルＭＣ００００に“１”を書き込む場合（抵抗変化型素子ＲＲを高抵抗化させる場合）、図６（ｃ）はメモリセルＭＣ００００に書き込まれているデータを読み出す場合を示す。本実施形態においては、抵抗変化型素子ＲＲが低抵抗状態（ＬＲ）にある場合をデータ“０”に対応させ、抵抗変化型素子ＲＲが高抵抗状態（ＨＲ）にある場合をデータ“１”に対応させる。
【００７２】
図６（ａ）におけるＶ１は低抵抗化電圧生成回路１２２が出力する電圧である。図５に示した素子では、例えばＶ１＝＋１．５Ｖ（図５における低抵抗化の閾値である−０．８Ｖより絶対値の大きな正の電圧）とすることができる。
【００７３】
図６（ｂ）におけるＶ２は高抵抗化電圧生成回路１２４が出力する電圧である。図５に示した素子では、例えばＶ２＝＋１．５Ｖ（図５における高抵抗化の閾値である＋１．２Ｖより絶対値の大きな正の電圧）とすることができる。
【００７４】
図６（ｃ）におけるＶｒｅａｄは、センスアンプ１２０で発生された読出用電圧である。図５に示した素子では、例えばＶｒｅａｄ＝＋０．５Ｖ（図５における低抵抗状態ディスターブ境界電圧［低抵抗状態にある抵抗変化型素子の抵抗値が変化しない上限の電圧］である＋０．８Ｖよりも絶対値の大きな正の電圧）とすることができる。
【００７５】
図６におけるＶＤＤは、不揮発性記憶素子１００に外部から供給される電源電圧に対応しており、例えば＋４．５Ｖである。
【００７６】
抵抗変化型素子ＲＲにデータ“０”を書き込む場合（抵抗変化型素子ＲＲを低抵抗化する場合）、図６（ａ）に示すように、まず選択ビット線ＢＬ０および選択ソース線ＳＬ００の電圧を０Ｖ（ＧＮＤ）に設定する。他のビット線ＢＬおよびソース線ＳＬはハイインピーダンス状態に設定される。次に、選択ワード線ＷＬ００の電圧をＶＤＤに設定する。次に、選択ソース線ＳＬ００の電圧を所定時間だけＶ１に設定した後で０Ｖに戻す。すなわち、選択ソース線ＳＬ００に矩形の電圧パルス（電気的パルス）を印加する。これにより、メモリセルＭＣ００００に含まれる抵抗変化型素子ＲＲの電極間には、第２電極Ｅ２（上部電極）を基準として第１電極Ｅ１（下部電極）に−Ｖ１（−１．５Ｖ）の電圧が印加される。その結果、抵抗変化型素子ＲＲは高抵抗状態から低抵抗状態へと変化する。その後、選択ワード線ＷＬ００の電圧が０Ｖに設定され、データ“０”の書込み動作が完了する。
【００７７】
抵抗変化型素子ＲＲにデータ“１”を書き込む場合（抵抗変化型素子ＲＲを高抵抗化する場合）、図６（ｂ）に示すように、まず選択ビット線ＢＬ０および選択ソース線ＳＬ００の電圧を０Ｖ（ＧＮＤ）に設定する。他のビット線ＢＬおよびソース線ＳＬはハイインピーダンス状態に設定される。次に、選択ワード線ＷＬ００の電圧をＶＤＤに設定する。次に、選択ビット線ＢＬ０の電圧を所定時間だけＶ２に設定した後で０Ｖに戻す。すなわち、選択ビット線ＢＬ０に矩形の電圧パルス（電気的パルス）を印加する。これにより、メモリセルＭＣ００００に含まれる抵抗変化型素子ＲＲの電極間には、第２電極Ｅ２（上部電極）を基準として第１電極Ｅ１（下部電極）に＋Ｖ２（＋１．５Ｖ）の電圧が印加される。その結果、抵抗変化型素子ＲＲは低抵抗状態から高抵抗状態へと変化する。その後、選択ワード線ＷＬ００の電圧が０Ｖに設定され、データ“１”の書込み動作が完了する。
【００７８】
アドレス入力回路１０８は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号をカラムデコーダ１０２へ出力するとともに、列アドレス信号をロウデコーダ１０４へ出力する。ここで、アドレス信号は、複数のメモリセルのうちの選択される特定のメモリセルのアドレスを示す信号である。
【００７９】
制御回路１１０は、データの書き込みサイクルにおいては、データ入出力回路１１４に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路１１６へ出力する。
【００８０】
カラムデコーダ１０２は、アドレス入力回路１０８から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、ロウデコーダ１０４より、複数のワード線のうちの選択されたワード線に対して、所定の電圧を印加する。また同様に、カラムデコーダ１０２は、アドレス入力回路１０８から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、カラムデコーダ１０２より、複数のソース線のうちの選択されたソース線に対して、所定の電圧を印加する。
【００８１】
また、ロウデコーダ１０４は、アドレス入力回路１０８から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
【００８２】
書き込み回路１１６は、制御回路１１０から出力された書き込み信号を受け取った場合、ロウデコーダ１０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。書き込み用電源１１２は、低抵抗化用のＬＲ化用電源１２２と高抵抗化用のＨＲ化用電源１２４より構成され、その出力は各々、ロウデコーダ１０４および書き込み回路１１６に入力されている。
【００８３】
抵抗変化型素子ＲＲに書き込まれているデータを読み出す場合、図６（ｃ）に示すように、まず選択ビット線ＢＬ０および選択ソース線ＳＬ００の電圧を０Ｖ（ＧＮＤ）に設定する。他のビット線ＢＬおよびソース線ＳＬはハイインピーダンス状態に設定される。次に、選択ワード線ＷＬ００の電圧をＶＤＤに設定する。次に、選択ビット線ＢＬ０の電圧を所定時間だけＶｒｅａｄに設定した後で０Ｖに戻す。これは、クランプ回路１１８により供給される電圧を選択ビット線ＢＬ０に供給することで行われる。センスアンプ１２０により、選択されたメモリセルＭＣ００００に流れる電流値を検出することで、抵抗変化型素子ＲＲが低抵抗状態にあるか（データが“０”であるか）、高抵抗状態にあるか（データが“１”であるか）が判定される。その後、選択ワード線ＷＬ００の電圧が０Ｖに設定され、データの読出し動作が完了する。
【００８４】
［製造方法］
図７〜図４２は、本発明の第１実施形態の不揮発性記憶装置を製造する工程を示す図である。なお、不揮発性記憶装置１００を製造するためには、図７〜４２以外の工程も必要であるが、それらの工程については周知の方法を用いることができるため記載を省略する。
【００８５】
図７および図８は、それぞれ、Ｐ型シリコン基板上にポリシリコン層を形成する工程を示す上面図および断面図である。図８（ａ）は図７においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図８（ｂ）は図７においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図８（ｃ）は図７においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図８（ｄ）は図７においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図８（ｅ）は図７においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図８（ｆ）は図７においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【００８６】
Ｐ型シリコン基板上にポリシリコン層を形成する工程（ステップＳ１）では、Ｐ型シリコン層１３０からなるＰ型シリコン基板の上に、ポリシリコンがＣＶＤ法（条件は、例えにより堆積されることにより、ポリシリコン層１６０が形成される。なお、ダミーゲートの高さは、ドライエッチング特性等のプロセスに最適化された膜厚にて行うことが望ましい。
【００８７】
図９および図１０は、それぞれ、Ｐ型シリコン基板とポリシリコン層とをエッチングしてＳＴＩを形成するための溝を形成する工程を示す上面図および断面図である。図１０（ａ）は図９においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図１０（ｂ）は図９においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図１０（ｃ）は図９においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図１０（ｄ）は図９においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図１０（ｅ）は図９においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図１０（ｆ）は図９においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【００８８】
Ｐ型シリコン基板とポリシリコン層とをエッチングしてＳＴＩを形成するための溝１６３を形成する工程（ステップＳ２）では、マスクを用いたパターニング工程により、所望の溝が形成される。
【００８９】
図１１および図１２は、それぞれ、溝に二酸化珪素を埋め込むことでＳＴＩを形成する工程を示す上面図および断面図である。図１２（ａ）は図１１においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図１２（ｂ）は図１１においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図１２（ｃ）は図１１においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図１２（ｄ）は図１１においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図１２（ｅ）は図１１においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図１２（ｆ）は図１１においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【００９０】
溝に二酸化珪素を埋め込むことでＳＴＩを形成する工程（ステップＳ３）では、ステップＳ２で形成された溝１６３を埋めるように二酸化珪素（ＳｉＯ２）（ＨＤＰ−ＮＳＧ膜）をＨＤＰ−ＣＶＤ法（６００ｎｍ）により堆積させ、ＣＭＰによりポリシリコン層１６０の上端面に達するまで二酸化珪素を除去することで、二酸化珪素層１３０が形成される。
【００９１】
図１３および図１４は、それぞれ、二酸化珪素層とポリシリコン層とを覆うようにＳｉ３Ｎ４層を形成する工程を示す上面図および断面図である。図１４（ａ）は図１３においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図１４（ｂ）は図１３においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図１４（ｃ）は図１３においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図１４（ｄ）は図１３においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図１４（ｅ）は図１３においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図１４（ｆ）は図１３においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【００９２】
二酸化珪素層とポリシリコン層とを覆うようにＳｉ３Ｎ４層を形成する工程（ステップＳ４）では、全面にＣＶＤ法によりＳｉ３Ｎ４が堆積されることにより、Ｓｉ３Ｎ４層１４６が形成される。
【００９３】
図１５および図１６は、それぞれ、メモリ溝を形成する工程を示す上面図および断面図である。図１６（ａ）は図１５においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図１６（ｂ）は図１５においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図１６（ｃ）は図１５においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図１６（ｄ）は図１５においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図１６（ｅ）は図１５においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図１６（ｆ）は図１５においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【００９４】
メモリ溝を形成する工程（ステップＳ５）では、図１５の上下方向（第２方向）に伸びるように、所定の幅と間隔で、Ｓｉ３Ｎ４層１４６とポリシリコン層１６０と二酸化珪素層１３２とが除去されて、メモリ溝１６４が形成される。メモリ溝の底面は平坦であり、その位置は、ポリシリコン層１６０の底面と一致するように調整される。図１６（ａ）において、５本形成されるメモリ溝１６４のうち、最も右側がコンタクト配線溝１６６となる。
【００９５】
図１７および図１８は、それぞれ、各メモリ溝の底面においてＰ型シリコン基板が露出した部分にリン原子（Ｐ）を注入する工程を示す上面図および断面図である。図１８（ａ）は図１７においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図１８（ｂ）は図１７においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図１８（ｃ）は図１７においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図１８（ｄ）は図１７においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図１８（ｅ）は図１７においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図１８（ｆ）は図１７においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【００９６】
各メモリ溝の底面においてＰ型シリコン基板が露出した部分にリン原子（Ｐ）を注入する工程（ステップＳ６）では、イオン注入法により、ステップＳ５で形成されたメモリ溝１６４の底面に低エネルギーでリン原子（Ｐ）を注入し、さらに高速アニールによりＰ注入領域１３４が形成される。メモリ溝１６４の底面において、Ｐ型シリコン基板層１３０が露出している部分にのみリン原子が注入され、Ｐ注入領域１３４が形成される。メモリ溝１６４の底面において、二酸化珪素層１３２が露出している部分にはリン原子は注入されず、Ｐ注入領域１３４も形成されない。したがって、コンタクト配線溝１６６の底面には、全面に渡ってＰ注入領域１３４が形成される。一方、その他のメモリ溝１６４の底面には、所定の間隔で島状に、Ｐ注入領域１３４が形成される（図１７参照）。なお、リン原子の代わりに砒素（Ａｓ）原子を注入してもよい。
【００９７】
図１９および図２０は、それぞれ、各メモリ溝の左右の側壁にＳｉ３Ｎ４部（サイドウォール）を形成する工程を示す上面図および断面図である。図２０（ａ）は図１９においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図２０（ｂ）は図１９においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図２０（ｃ）は図１９においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図２０（ｄ）は図１９においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図２０（ｅ）は図１９においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図２０（ｆ）は図１９においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【００９８】
各メモリ溝の左右の側壁にＳｉ３Ｎ４部（サイドウォール）を形成する工程（ステップＳ７）では、Ｓｉ３Ｎ４がＣＶＤ法により全面に７０nm堆積され、さらにドライエッチングによりメモリ溝の側面以外に付着したＳｉ３Ｎ４が除去されることで、Ｓｉ３Ｎ４部１３８が形成される。
【００９９】
図２１および図２２は、それぞれ、各メモリ溝に形成された一対のＳｉ３Ｎ４部の間においてＰ型シリコン基板が露出した部分にリン原子（Ｐ）を注入する工程を示す上面図および断面図である。図２２（ａ）は図２１においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図２２（ｂ）は図２１においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図２２（ｃ）は図２１においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図２２（ｄ）は図２１においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図２２（ｅ）は図２１においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図２２（ｆ）は図２１においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【０１００】
各メモリ溝に形成された一対のＳｉ３Ｎ４部の間においてＰ型シリコン基板が露出した部分にリン原子（Ｐ）を注入する工程（ステップＳ８）では、イオン注入法により、ステップＳ７で形成されたＳｉ３Ｎ４部（サイドウォール）の間に、低エネルギーでリン原子（Ｐ）を注入し、さらに高速アニールによりＰ注入領域１３４がさらに深く形成される。ステップＳ６と同様、二酸化珪素層１３２が露出している部分にはリン原子は注入されず、Ｐ注入領域１３４も形成されない。
【０１０１】
図２３および図２４は、それぞれ、各メモリ溝に形成された一対のＳｉ３Ｎ４部の間においてＰ注入領域が露出した部分に白金シリサイド層を形成する工程を示す上面図および断面図である。図２４（ａ）は図２３においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図２４（ｂ）は図２３においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図２４（ｃ）は図２３においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図２４（ｄ）は図２３においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図２４（ｅ）は図２３においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図２４（ｆ）は図２３においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【０１０２】
各メモリ溝に形成された一対のＳｉ３Ｎ４部の間においてＰ注入領域が露出した部分に白金シリサイド層を形成する工程（ステップＳ９）では、まずスパッタリング（条件は、例えば５ｎｍ）により白金がメモリ溝の底面に堆積される。次に、アニーリング（条件は、例えば５００℃、１０分）によりＰ注入領域１３４と堆積された白金層との境界部分において白金シリサイドが生成する。これにより、白金シリサイド層１３６が形成される。余分な白金層は、標準プロセスにより除去される。
【０１０３】
図２５および図２６は、それぞれ、各メモリ溝の側面および底面を含む全面にタンタル酸化物層と窒化タンタル層とを形成する工程を示す上面図および断面図である。図２６（ａ）は図２５においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図２６（ｂ）は図２５においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図２６（ｃ）は図２５においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図２６（ｄ）は図２５においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図２６（ｅ）は図２５においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図２６（ｆ）は図２５においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【０１０４】
各メモリ溝の側面および底面を含む全面にタンタル酸化物層と窒化タンタル層とを形成する工程（ステップＳ１０）では、スパッタリング（例えば、反応性スパッタリング法では成膜時の酸素流量を高くすれば酸素含有率が高くすることができ、ここではアルゴン３４ｓｃｃｍ、酸素２４ｓｃｃｍ、パワー１．６ｋＷの条件で、酸素含有率７２ａｔｍ％程度）によりタンタル酸化物が堆積されてタンタル酸化物層１４０が形成される。次に、タンタルターゲットをアルゴンと窒素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタリングにより窒化タンタルが堆積されて窒化タンタル層１４２が形成される。このとき、タンタル酸化物層の厚みは、段差被覆性（側壁部と平面部との大きさの比）を考慮して、側壁部の厚みが適切に（例えば３ｎｍ）確保されるように決定される。すなわち、段差被覆性が１０％の場合、平面部（メモリ溝の底面を含む）の厚みが３０ｎｍとなるようにタンタル酸化物が堆積される。このとき、側壁部のタンタル酸化物層１４０の厚みは約３ｎｍとなる。
【０１０５】
図２７および図２８は、それぞれ、メモリ溝の内部に存在する部分を除いてタンタル酸化物層と窒化タンタル層とを除去する工程を示す上面図および断面図である。図２８（ａ）は図２７においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図２８（ｂ）は図２７においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図２８（ｃ）は図２７においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図２８（ｄ）は図２７においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図２８（ｅ）は図２７においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図２８（ｆ）は図２７においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【０１０６】
メモリ溝の内部に存在する部分を除いてタンタル酸化物層と窒化タンタル層とを除去する工程（ステップＳ１１）では、ＣＭＰにより、メモリ溝の内部に存在する部分を除いてタンタル酸化物層１４０と窒化タンタル層１４２とが除去される。このとき、ＣＭＰの研磨圧力を大きくしたり、研磨時間を長くすることで、タンタル酸化物層１４０と窒化タンタル層１４２の上端面がＳｉ３Ｎ４層１４６の上端面より低くなるよう調整される。なお、これはＣＭＰの条件を調整することの他、エッチバックによっても行うことができる。
【０１０７】
図２９および図３０は、それぞれ、窒化タンタル層の内側に形成された溝にタングステン層を形成すると共に凹部に二酸化珪素層を形成する工程を示す上面図および断面図である。図３０（ａ）は図２９においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図３０（ｂ）は図２９においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図３０（ｃ）は図２９においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図３０（ｄ）は図２９においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図３０（ｅ）は図２９においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図３０（ｆ）は図２９においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【０１０８】
窒化タンタル層の内側に形成された溝にタングステン層を形成すると共に凹部に二酸化珪素層を形成する工程（ステップＳ１２）では、窒化タンタル層１４２の内側に形成された、前後方向に伸びる溝を埋めるようにタングステン層１４４が形成される。これは、ＣＶＤとＣＭＰにより行われる。次に、Ｓｉ３Ｎ４部１３８（サイドウォール）と、タンタル酸化物層１４０と、窒化タンタル層１４２と、タングステン層１４４とがなす凹部に二酸化珪素が充填されて、二酸化珪素層１４８が形成される。これは、ＣＶＤによるＴＥＯＳを形成（例えば５０ｎｍ）とＣＭＰにより行われる。
【０１０９】
図３１および図３２は、それぞれ、全面に二酸化珪素層を形成し、さらにワード線を埋め込むための溝を形成する工程を示す上面図および断面図である。図３２（ａ）は図３１においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図３２（ｂ）は図３１においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図３２（ｃ）は図３１においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図３２（ｄ）は図３１においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図３２（ｅ）は図３１においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図３２（ｆ）は図３１においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【０１１０】
全面に二酸化珪素層を形成し、さらにワード線ＷＬを埋め込むための溝を形成する工程（ステップＳ１３）では、二酸化珪素をＣＶＤによるＴＥＯＳを堆積した上で、マスクを用いたエッチングでその一部を除去することで、ワード線ＷＬを埋め込むための溝１６８が形成され、トランジスタの制御電極Ｔ３（ゲート）が形成される部分のＳｉ３Ｎ４層１４６が露出される（図３１参照）。
【０１１１】
図３３および図３４は、それぞれ、トランジスタの制御電極（ゲート）を埋め込むためのホールを形成する工程を示す上面図および断面図である。図３４（ａ）は図３３においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図３４（ｂ）は図３３においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図３４（ｃ）は図３３においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図３４（ｄ）は図３３においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図３４（ｅ）は図３３においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図３４（ｆ）は図３３においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【０１１２】
トランジスタの制御電極（ゲート）を埋め込むためのホールを形成する工程（ステップＳ１４）では、マスクを用いたドライエッチングでトランジスタの制御電極Ｔ３（ゲート）が形成される部分のＳｉ３Ｎ４層１４６を除去する。ポリシリコン層１６０は、ＴＭＡＨなどのアルカリ溶液に溶けるが、ＣＦ４＋Ｏ2のケミカルドライエッチングを用いても良い。これにより、トランジスタの制御電極（ゲート）を埋め込むためのホール１７０が形成される。
【０１１３】
図３５および図３６は、それぞれ、ワード線とトランジスタの制御電極（ゲート）とを形成する工程を示す上面図および断面図である。図３６（ａ）は図３５においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図３６（ｂ）は図３５においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図３６（ｃ）は図３５においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図３６（ｄ）は図３５においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図３６（ｅ）は図３５においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図３６（ｆ）は図３５においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【０１１４】
ワード線とトランジスタの制御電極Ｔ３（ゲート）とを形成する工程（ステップＳ１５）では、まずスパッタ法によりチタン／窒化チタン層１５０（密着層）が形成され、さらにメッキ法によりタングステン層１５２（ワード線ＷＬおよび制御電極Ｔ３）が形成される。
【０１１５】
図３７および図３８は、それぞれ、ソース線を埋め込むための溝とコンタクトを埋め込むためのホールとを形成する工程を示す上面図および断面図である。図３８（ａ）は図３７においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図３８（ｂ）は図３７においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図３８（ｃ）は図３７においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図３８（ｄ）は図３７においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図３８（ｅ）は図３７においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図３８（ｆ）は図３７においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【０１１６】
ソース線ＳＬを埋め込むための溝とコンタクトＣ１を埋め込むためのホールとを形成する工程（ステップＳ１６）では、二酸化珪素を熱酸化法（条件は、例えば１０ｎｍ）により堆積した上で、マスクを用いたエッチングでその一部を除去することで、ソース線ＳＬを埋め込むための溝１７２とコンタクトＣ１を埋め込むためのホール１７４とが形成される。
【０１１７】
図３９および図４０は、それぞれ、ソース線とコンタクトとを形成する工程を示す上面図および断面図である。図４０（ａ）は図３９においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図４０（ｂ）は図３９においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図４０（ｃ）は図３９においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図４０（ｄ）は図３９においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図４０（ｅ）は図３９においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図４０（ｆ）は図３９においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【０１１８】
ソース線とコンタクトとを形成する工程（ステップＳ１７）では、ステップＳ１６で形成された溝１７２とホール１７４とに、ダマシンプロセスにより銅が埋め込まれ、ＣＭＰにより余分な銅が除去される。これにより、銅層１５４とコンタクト１５３（図３におけるコンタクトＣ１）とが形成される。
【０１１９】
図４１および図４２は、それぞれ、ビット線とコンタクトとを形成する工程を示す上面図および断面図である。図４２（ａ）は図４１においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図４２（ｂ）は図４１においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図４２（ｃ）は図４１においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図４２（ｄ）は図４１においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図４２（ｅ）は図４１においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図４２（ｆ）は図４１においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【０１２０】
ビット線とコンタクトとを形成する工程（ステップＳ１８）では、銅層１５４とコンタクト１５３とを覆うように、前面に二酸化珪素をＣＶＤによるＴＥＯＳを堆積した上で、マスクを用いたエッチングでその一部を除去することで、ビット線ＢＬを埋め込むための溝とコンタクトＣ２を埋め込むためのホールとが形成される。この溝とホールとに、ダマシンプロセスにより銅が埋め込まれ、ＣＭＰにより余分な銅が除去される。これにより、銅層１６２とコンタクト１６１（図３におけるコンタクトＣ２）とが形成される。
【０１２１】
以上の工程により、図３および図４に示すメモリブロックが製造される（図４２は図４と同一である）。
【０１２２】
［変形例］
図４３は、本発明の第１実施形態の変形例にかかる不揮発性記憶装置１００’の回路構成の一例を示すブロック図である。図４３に示すように、それぞれのメモリブロック毎に直列経路のそれぞれの両端がビット線（第３配線）と接続されていてもよい。
【０１２３】
かかる構成は、図３および図４において、ＳＬ００の左側にコンタクト配線ＣＬを一本追加し、これをコンタクトＣ２を介してビット線ＢＬ０と接続することにより得られる。追加されるコンタクト配線の構成は、第１実施形態のコンタクト配線と同様とすることができる。具体的な構成および製造方法の詳細は、上述の説明から当業者にとって明らかであるため、省略する。
【０１２４】
かかる構成では、直列経路の両側から電位が伝播するため、配線遅延がより効果的に抑制される。
【０１２５】
なお、本変形例において、直列経路ＳＰとビット線ＢＬとの接続関係以外は、図１に示した実施形態と同様である。よって、図１と図４３とで共通する要素には同一の符号および名称を付して説明を省略する。
【０１２６】
（第２実施形態）
図４４は、本発明の第２実施形態にかかる不揮発性記憶装置の回路構成の一例を示すブロック図である。
【０１２７】
第２実施形態の不揮発性記憶装置２００は、それぞれのメモリセルに含まれる抵抗変化型素子に電圧を印加するための電源回路１１３を備え、電源回路１１３は、選択されたメモリセルについて、対応する直列経路ＳＰと対応するビット線（第３配線）との接続部からそのメモリセルＭＣの第１電極Ｅ１までの直列経路ＳＰに含まれるトランジスタＴＲの数に応じて出力する電圧を変化させるように構成されている。
【０１２８】
より具体的には、不揮発性記憶装置２００は、図１の不揮発性記憶装置１００において、電源回路１１２を電源回路１１３とし、高抵抗化電圧生成回路１２４を、第１高抵抗化電圧生成回路１２５と第２高抵抗化電圧生成回路１２６と第３高抵抗化電圧生成回路１２７と第４高抵抗化電圧生成回路１２８とに置き換えたものであり、その他の構成は不揮発性記憶装置１００と同一である。よって、図１と図４４とで共通する要素には同一の符号および名称を付して説明を省略する。
【０１２９】
第１高抵抗化電圧生成回路１２５は、メモリブロックの左から一列目に位置するメモリセルＭＣを高抵抗化する場合に、選択ビット線ＢＬに印加する電圧Ｖ２０（第１高抵抗化電圧）を出力する。直列経路ＳＰのうち、該メモリセルに含まれる抵抗変化型素子ＲＲの第１電極Ｅ１とビット線ＢＬとを結ぶ部分にｈ組まれるトランジスタの数は４個である。
【０１３０】
第２高抵抗化電圧生成回路１２６は、メモリブロックの左から二列目に位置するメモリセルＭＣを高抵抗化する場合に、選択ビット線ＢＬに印加する電圧Ｖ２１（第２高抵抗化電圧）を出力する。直列経路ＳＰのうち、該メモリセルに含まれる抵抗変化型素子ＲＲの第１電極Ｅ１とビット線ＢＬとを結ぶ部分にｈ組まれるトランジスタの数は３個である。
【０１３１】
第３高抵抗化電圧生成回路１２７は、メモリブロックの左から三列目に位置するメモリセルＭＣを高抵抗化する場合に、選択ビット線ＢＬに印加する電圧Ｖ２２（第３高抵抗化電圧）を出力する。直列経路ＳＰのうち、該メモリセルに含まれる抵抗変化型素子ＲＲの第１電極Ｅ１とビット線ＢＬとを結ぶ部分にｈ組まれるトランジスタの数は２個である。
【０１３２】
第４高抵抗化電圧生成回路１２８は、メモリブロックの左から四列目に位置するメモリセルＭＣを高抵抗化する場合に、選択ビット線ＢＬに印加する電圧Ｖ２３（第４高抵抗化電圧）を出力する。直列経路ＳＰのうち、該メモリセルに含まれる抵抗変化型素子ＲＲの第１電極Ｅ１とビット線ＢＬとを結ぶ部分にｈ組まれるトランジスタの数は１個である。
【０１３３】
電圧Ｖ２０と電圧Ｖ２１と電圧Ｖ２２と電圧Ｖ２３とは、それぞれ、各列に配設されたメモリセルの第１電極Ｅ１とビット線ＢＬとを結ぶ最短の直列経路の経路長（抵抗変化型素子とビット線とをつなぐ最短の直列経路に含まれるトランジスタの数）に応じて、基板バイアス効果を考慮して、抵抗変化型素子ＲＲの両電極間に印加される電圧がメモリブロック中の位置によらずに等しくなるように設定されている。
【０１３４】
すなわち、それぞれのメモリセルは、選択ソース線ＳＬを高電位、選択ビット線ＢＬを低電位（例えば接地電位）とする場合（第１実施形態の例では、図６（ａ）のように低抵抗化する場合）には選択したトランジスタにほとんど基板バイアス効果が発生しないため、印加した電圧がほぼそのまま抵抗変化型素子ＲＲの両電極間に印加される。一方、選択ソース線ＳＬを低電位、選択ビット線ＢＬを高電位とする場合（第１実施形態の例では、図６（ｂ）のように高抵抗化する場合）には、選択トランジスタに逆バイアスの基板バイアス効果が発生するため、現実に抵抗変化型素子ＲＲの両電極間に印加される電圧は、選択ソース線ＳＬと選択ビット線ＢＬとの間に印加される電圧よりも小さくなる。
【０１３５】
図４５は、基板バイアス効果による電位降下をシミュレーションするために用いた回路を示す図である。図４５において、Ａ−Ｔｒは、電源回路とメモリセルの間に存在する制御用トランジスタ、Ｔｒ0〜Ｔｒ15は各々のメモリセルに接続されているトランジスタである。ＶＥ０〜ＶＥ１５は、メモリセルを構成する各トランジスタのＶＤ（ＶＤ０〜ＶＤ１５）を０Ｖとして計算したときのソース線上の電圧である。図４６は、図４５の回路図に基づいて各トランジスタのＶＤ（ＶＤ０〜ＶＤ１５）の、基板バイアス効果による電位降下をシミュレーションにより求めた結果を示す図である。なお、シミュレーションに用いたトランジスタの構成は、Ｔｒ0〜Ｔｒ15およびＡ−Ｔｒのいずれについても共通であって、３．３Ｖ系ＮＭＯＳトランジスタ（ゲート幅Ｗ＝４４０ｎｍ、ゲート長Ｌ＝３８０ｎｍ、ゲート酸化膜厚＝９．７ｎｍ）である。
【０１３６】
図４５に示すように、隣接する一方のトランジスタの第１主端子（ソース／ドレイン）と他方のトランジスタの第２主端子（ソース／ドレイン）とが接続されるように連続して設けられたトランジスタ列を考える。それぞれのトランジスタの制御端子（ゲート）は接続され、同一の電位（ＶＧ）が印加される。また、隣接する２個のトランジスタの接続部（主端子）のそれぞれには、抵抗変化型素子の下部電極が接続されている。各々のメモリセルに接続されているトランジスタのうち、一番右側のトランジスタＴｒ0の右側の主端子には抵抗変化型素子は接続されておらず、右側の主端子がビット線ＢＬに接続されていると考える。抵抗変化型素子の上部電極はいずれも接地されていると考える。
【０１３７】
このとき、Ａ−Ｔｒの主端子に接続されたビット線に印加する電圧をＶＢＬとし、右から１番目〜１５番目の抵抗変化型素子に実際に印加される電圧をそれぞれＶＤ０〜ＶＤ１５とする。ＶＢＬ＝＋１．８Ｖのとき、ＶＤ０〜ＶＤ１５は、Ａ−Ｔｒからの遠い位置のノードの電位ほど小さくなる。また、ＶＤ０〜ＶＤ１５は、ＶＧの大きさによっても変化する。図４６は、ＶＤ０、ＶＤ３、ＶＤ７、ＶＤ１５とＶＧとの関係を示す図である。ＶＧ＝ＶＤＤ＝＋４．５Ｖとすれば、ＶＤ３までは＋１．２Ｖ以上となる。高抵抗化のためには、図５における高抵抗化の閾値である＋１．２Ｖより絶対値の大きな正の電圧が印加される必要がある。したがって、図５の素子特性および上記電圧関係の下では、４個のメモリセルまで１本の直列経路に接続できることになる。各トランジスタのオン抵抗を下げたり、基板バイアス効果を低減することにより、より多くのメモリセルを接続可能とすることができる。以上の理由から第１実施形態では４個のメモリセルを１本の直列経路に接続する構成（メモリブロック内の１行に４個のメモリセルが含まれる構成）とした。なお、ＶＧやＶＢＬを調整することで、より多くのメモリセルを１本の直列経路に接続することもできる。
【０１３８】
ここで、ＶＢＬが一定である限り、直列経路上の位置（抵抗変化型素子とビット線とをつなぐ経路に含まれるトランジスタの数）に応じて、基板バイアス効果による電位降下の程度は異なるから、抵抗変化型素子に実際に印加される電圧も変化する。書込み後の抵抗値を一定にし、かつ抵抗変化型素子に不必要な電圧ストレスをかけないためには、直列経路上の位置によらず印加電圧が一定であることが望ましい。そこで、メモリセルの第１電極Ｅ１とビット線ＢＬとを結ぶ最短の直列経路の経路長（抵抗変化型素子とビット線とをつなぐ最短の直列経路に含まれるトランジスタの数）に応じて、抵抗変化型素子ＲＲの両電極間に印加される電圧がメモリブロック中の位置によらずに等しくなるように、予めＶＢＬを調整しておくことが望ましい。本実施形態では、第１高抵抗化電圧生成回路１２５と第２高抵抗化電圧生成回路１２６と第３高抵抗化電圧生成回路１２７と第４高抵抗化電圧生成回路１２８とを用い、メモリセルの位置に応じてＶＢＬを上記のようにＶ２０〜Ｖ２３と変化させることで、かかる制御を実現する。
【０１３９】
以上のような構成によれば、メモリセルＭＣの位置によらず抵抗変化型素子ＲＲの両電極間に印加される電圧が一定となり、従前の構成に比べ、書込み後の抵抗値をより一定に保ち、かつ抵抗変化型素子にかかる不必要な電圧ストレスをより抑制できる。
【０１４０】
［変形例］
本実施形態においても、第１実施形態と同様の変形例が可能である。
【０１４１】
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
【産業上の利用可能性】
【０１４２】
本発明に係る不揮発性記憶装置は、非選択メモリセルに流れる電流を効果的に抑制しつつ、４Ｆ２のメモリセルを実現する不揮発性記憶装置として有用である。
【符号の説明】
【０１４３】
１００、１００’  不揮発性記憶装置
１０２  カラムデコーダ
１０４  ロウデコーダ
１０６  メモリセルアレイ
１０８  アドレス入力回路
１１０  制御回路
１１２  電源回路
１１４  データ入出力回路
１１６  書込回路
１１８  クランプ回路
１２０  センスアンプ
１２２  低抵抗化電圧生成回路
１２４  高抵抗化電圧生成回路
１２５  第１高抵抗化電圧生成回路
１２６  第２高抵抗化電圧生成回路
１２７  第３高抵抗化電圧生成回路
１２８  第４高抵抗化電圧生成回路
１３０  Ｐ型シリコン基板層
１３２  二酸化珪素層
１３４  Ｐ注入領域
１３６  白金シリサイド層
１３８  Ｓｉ３Ｎ４部
１４０  タンタル酸化物層
１４２  窒化タンタル層
１４４  タングステン層
１４６  Ｓｉ３Ｎ４層
１４８  二酸化珪素層
１４９  チタン／窒化チタン層
１５０  チタン／窒化チタン層
１５２  タングステン層
１５３  コンタクト
１５４  銅層
１５６  二酸化珪素層
１５８  二酸化珪素層
１６０  ポリシリコン層
１６１  コンタクト
１６２  銅層
１６３  溝
１６４  メモリ溝
１６６  コンタクト配線溝
１６８  溝
１７０  ホール
１７２  溝
１７４  ホール
２００  不揮発性記憶装置
ＢＬ  ビット線
ＣＬ  コンタクト配線
Ｃ１、Ｃ２  コンタクト
Ｄ／Ｓ  ドレイン／ソース
Ｅ１  第１電極
Ｅ２  第２電極
Ｇ  ゲート
ＭＣ  メモリセル
ＲＲ  抵抗変化型素子
ＳＬ  ソース線
Ｔ１  第１主端子（ドレイン／ソース）
Ｔ２  第２主端子（ドレイン／ソース）
Ｔ３  制御端子（ゲート）
ＴＲ  トランジスタ
ＶＲ  抵抗変化層
ＷＬ  ワード線
【図１】
2010109803.tif 000003
【図２】
2010109803.tif 000004
【図３】
2010109803.tif 000005
【図４】
2010109803.tif 000006
【図５】
2010109803.tif 000007
【図６】
2010109803.tif 000008
【図７】
2010109803.tif 000009
【図８】
2010109803.tif 000010
【図９】
2010109803.tif 000011
【図１０】
2010109803.tif 000012
【図１１】
2010109803.tif 000013
【図１２】
2010109803.tif 000014
【図１３】
2010109803.tif 000015
【図１４】
2010109803.tif 000016
【図１５】
2010109803.tif 000017
【図１６】
2010109803.tif 000018
【図１７】
2010109803.tif 000019
【図１８】
2010109803.tif 000020
【図１９】
2010109803.tif 000021
【図２０】
2010109803.tif 000022
【図２１】
2010109803.tif 000023
【図２２】
2010109803.tif 000024
【図２３】
2010109803.tif 000025
【図２４】
2010109803.tif 000026
【図２５】
2010109803.tif 000027
【図２６】
2010109803.tif 000028
【図２７】
2010109803.tif 000029
【図２８】
2010109803.tif 000030
【図２９】
2010109803.tif 000031
【図３０】
2010109803.tif 000032
【図３１】
2010109803.tif 000033
【図３２】
2010109803.tif 000034
【図３３】
2010109803.tif 000035
【図３４】
2010109803.tif 000036
【図３５】
2010109803.tif 000037
【図３６】
2010109803.tif 000038
【図３７】
2010109803.tif 000039
【図３８】
2010109803.tif 000040
【図３９】
2010109803.tif 000041
【図４０】
2010109803.tif 000042
【図４１】
2010109803.tif 000043
【図４２】
2010109803.tif 000044
【図４３】
2010109803.tif 000045
【図４４】
2010109803.tif 000046
【図４５】
2010109803.tif 000047
【図４６】
2010109803.tif 000048
【図４７】
2010109803.tif 000049
【図４８】
2010109803.tif 000050
【手続補正書】
【提出日】平成22年7月26日(2010.7.26)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化素子とトランジスタとで構成されたメモリセルを有する抵抗変化型不揮発性記憶装置に関する。
【背景技術】
【０００２】
近年、抵抗変化素子を用いて構成されたメモリセルを有する不揮発性記憶装置の研究開発が進んでいる。抵抗変化素子とは、電気的信号によって抵抗値が可逆的に変化する性質を有し、さらにはこの抵抗値に対応したデータを、不揮発的に記憶することが可能な素子をいう。
【０００３】
抵抗変化型素子を用いたメモリセルについて、その１つにいわゆるクロスポイント構造が用いられる。クロスポイント構造では、直交するように配置されたビット線とワード線との交点の位置に、ビット線とワード線とに挟まれて、各メモリセルが構成される。メモリセル面積は４Ｆ２を実現可能である。特許文献１には、バイポーラタイプの抵抗変化型素子を用いたクロスポイント型の抵抗変化型記憶装置が示されている。この抵抗変化型記憶装置では、データ書込み時において、選択ビット線にＶｐｐ、選択ワード線にＶｓｓ（０Ｖ）、非選択ワード線および非選択ビット線に１／２Ｖｐｐが印加される。また、データ消去時において、選択ワード線にＶｐｐ、選択ビット線にＶｓｓ（０Ｖ）、非選択ワード線および非選択ビット線にＶｐｐ／２が印加される。
【０００４】
また、抵抗変化素子を用いた不揮発性記憶装置として、直交するように配置されたビット線とワード線、ソース線との交点の位置に、ＭＯＳトランジスタと抵抗変化素子を直列に接続した、いわゆる１Ｔ１Ｒ型と呼ばれるメモリセルをマトリックス状にアレイ配置した不揮発性記憶装置が一般的に知られている。このメモリセルの面積は、最小でも6F2を必要である。
【０００５】
特許文献２では、ペロブスカイト型結晶構造の酸化物を抵抗変化素子として用いた１Ｔ１Ｒ型メモリセルで構成された不揮発性記憶装置が示されている。
【０００６】
図４７は、特許文献２に図２として開示されているメモリセルの断面の模式図である。
【０００７】
メモリセル１０１１は、トランジスタ１００６と抵抗変化素子１０１０とを電気的に直列に接続して形成されている。
【０００８】
トランジスタ１００６は、半導体基板１００１上に作製した第１の拡散層領域であるソース領域１００２、第２の拡散層領域であるドレイン領域１００３、およびゲート酸化膜１００４上に形成されたゲート電極１００５からなる。
【０００９】
抵抗変化素子１０１０は、電圧印加によって抵抗値が変化する可変抵抗層１００８を、下部電極１００７と上部電極１００９との間に挟持してなる。
【００１０】
ドレイン領域１００３と下部電極１００７とは電気的に接続されている。
【００１１】
上部電極１００９は、ビット線１０１２となる金属配線に接続され、ゲート電極１００５はワード線に接続され、ソース領域１００２はソース線１０１３となる金属配線に接続される。
【００１２】
ここでは、可変抵抗層１００８に用いる材料としては、Ｐｒ１−ｘＣａｘＭｎＯ３、Ｌａ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）などが開示されているが、電極材料に関しては特に言及されていない。
【００１３】
また、メモリセル１０１１への書き込み方法については、上部電極１００９にＶｐｐ、ソース領域１００２にＶｓｓ、ゲート電極に所定の電圧振幅Ｖｗｐのパルス電圧を印加すると、低抵抗状態から高抵抗状態に変化し、逆に、上部電極１００９にＶｓｓ、ソース領域１００２にＶｐｐ、ゲート電極に所定のＶｗｅのパルス電圧を印加すると、高抵抗状態から低抵抗状態に変化できることが開示されている。
【００１４】
また、１Ｔ１Ｒメモリ構造を用いて、メモリセル面積を４Ｆ２に実現できる構造は特許文献３と特許文献４で開示されている。
【００１５】
図４８は、特許文献３に図５として開示されている回路図である。ここでは、抵抗変化素子とトランジスタは並列で配置され、メモリセルを構成する。メモリセルを直列接続し、メモリアレイを構成する。この配置により、メモリセルの面積はトランジスタの面積で決め、４Ｆ２まで実現できる。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００６−２０３０９８号公報
【特許文献２】特開２００５−２５９１４号公報
【特許文献３】特開２００４−２７２９７５号公報
【特許文献４】米国特許第７２９８６４０号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかしながら、１Ｔ１Ｒの６Ｆ２のメモリセル面積より縮小した前記の特許文献２では、整流素子としてバリスタを適用したクロスポイント型の抵抗変化型記憶装置が開示されている。一般に、クロスポイント型の抵抗変化型記憶装置では、整流素子としてダイオードが用いられる。ダイオードは、電圧に対し指数関数的に電流が増加するという特性を有している。ダイオードを流れる電流値は、印加される電圧が閾値電圧Ｖｔｈより低くても完全にゼロになるわけではない。特許文献２のように非選択のメモリセルにＶｐｐ／２の電位差が印加された場合、Schottky MIM型ダイオードモデルを採用すると、非選択セルを流れる電流は選択セルを流れる電流の百分の１から千分の１程度となる。大規模なメモリアレイでは、１行または１列に数百から数千のメモリセルが配設されるため、選択ビット線または選択ワード線に接続された非選択セルを流れる電流（漏れ電流）が、選択セルを流れる電流値と比較して必ずしも無視できなくなる。
【００１８】
また、特許文献３と特許文献４は、抵抗変化素子とトランジスタとを並列配置するため、直列配置のメモリセル中の一つのセルを選択するとき、同一列に配置したトランジスタはすべてＯＮの状態となり、選択しない抵抗変化素子にもソース・ドレイン間の電圧が印加される。また、抵抗変化素子の低抵抗は数百オームであり、トランジスタのＯＮ抵抗は１ｋΩ程度であるため、トランジスタに流れる電流より多くの電流が低抵抗の抵抗変化素子に流れ、メモリ特性は劣化する。
【００１９】
本発明は上記課題を解決するものであり、抵抗変化素子を配置する構造を工夫することで、非選択メモリセルに流れる電流を効果的に抑制しつつ、４Ｆ２のメモリセルを実現する不揮発性記憶装置を提供することを主たる目的とする。
【課題を解決するための手段】
【００２０】
上記課題を解決すべく、本発明の不揮発性記憶装置は、第１平面内において第１方向に互いに平行に伸びる複数の第１配線と、前記第１平面と平行な第２平面内において第２方向に互いに平行にかつ前記第１配線と立体交差するように伸びる複数の第２配線と、前記第１配線と前記第２配線との立体交差点のそれぞれに対応して設けられたメモリセルとを備え、前記メモリセルのそれぞれは１個のトランジスタと１個の抵抗変化型素子とを備え、前記トランジスタのそれぞれは第１主端子と第２主端子と制御端子とを備え、前記抵抗変化型素子のそれぞれは第１電極と第２電極と前記第１電極および前記第２電極の間に設けられた抵抗変化層とを備え、前記第１方向に沿って並ぶ複数の前記メモリセルについて、隣接する２個のメモリセルに含まれる一方のメモリセルの第１主端子と他方のメモリセルの第２主端子とが接続されることで、複数のメモリセルの主端子を順次に直列に接続して前記第１方向に伸びる直列経路が形成され、前記メモリセルのそれぞれについて、制御端子がそのメモリセルに対応する第１配線に接続され、第２電極がそのメモリセルに対応する第２配線に接続され、第１電極がそのメモリセルに対応する直列経路に接続されている。
【００２１】
かかる構成では、非選択メモリセルに流れる電流を効果的に抑制しつつ、４Ｆ２のメモリセルを実現する不揮発性記憶装置が提供される。
【００２２】
上記不揮発性記憶装置は、前記第１方向に互いに平行に伸びる複数の第３配線を備え、前記第１方向に沿って並ぶ複数のメモリセルは、連続して並んだ所定個数のメモリセルにより複数のメモリブロックを構成し、それぞれのメモリブロック毎に前記直列経路が前記第３配線と接続されていてもよい。
【００２３】
かかる構成では、ビット線ＢＬに抵抗率の低い導体を用いることで、直列経路における配線遅延を抑制することができる。
【００２４】
上記不揮発性記憶装置において、それぞれのメモリブロック毎に前記直列経路のそれぞれの両端が前記第３配線と接続されていてもよい。
【００２５】
かかる構成では、直列経路の両側から電位が伝播するため、配線遅延がより効果的に抑制される。
【００２６】
上記不揮発性記憶装置は、それぞれのメモリセルに含まれる抵抗変化型素子に電圧を印加するための電源回路を備え、前記電源回路は、選択されたメモリセルについて、対応する前記直列経路と対応する前記第３配線との接続部からそのメモリセルの第１電極までの前記直列経路に含まれるトランジスタの数に応じて出力する電圧を変化させるように構成されていてもよい。
【００２７】
かかる構成では、メモリセルの位置によらず抵抗変化型素子の両電極間に印加される電圧が一定となり、従前の構成に比べ、書込み後の抵抗値をより一定に保ち、かつ抵抗変化型素子にかかる不必要な電圧ストレスをより抑制できる。
【００２８】
上記不揮発性記憶装置において、前記第１主端子および前記第２主端子はそれぞれシリサイド層を有し、前記シリサイド層が前記第１電極を構成してもよい。
【００２９】
上記不揮発性記憶装置において、前記シリサイド層は白金シリサイドからなっていてもよい。
【００３０】
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
【発明の効果】
【００３１】
本発明は、上記のような構成を有し、非選択メモリセルに流れる電流を効果的に抑制しつつ、４Ｆ２のメモリセルを実現する不揮発性記憶装置を提供することが可能となる。
【図面の簡単な説明】
【００３２】
【図１】図１は、本発明の第１実施形態に係る不揮発性記憶装置１００の回路構成の一例を示すブロック図である。
【図２】図２は、図１におけるメモリセルＭＣの部分を拡大した図である。なお、添え字は対応するメモリブロックの行または列の番号を示す。
【図３】図３は、１個のメモリブロックを示す図であり、図３（ａ）はメモリブロックの上面図、図３（ｂ）は図３（ａ）の等価回路図である。
【図４】図４は、図３の一点鎖線で示したメモリブロックの断面を示す図であり、図４（ａ）は図３の線Ａ−Ａ’に沿って切った断面図、図４（ｂ）は図３の線Ｂ−Ｂ’に沿って切った断面図、図４（ｃ）は図３の線Ｃ−Ｃ’に沿って切った断面図、図４（ｄ）は図３の線Ｄ−Ｄ’に沿って切った断面図、図４（ｅ）は図３の線Ｅ−Ｅ’に沿って切った断面図、図４（ｆ）は図３の線Ｆ−Ｆ’に沿って切った断面図である。
【図５】図５は、本発明の第１実施形態にかかる不揮発性記憶装置に含まれる抵抗変化型素子の特性（電圧と抵抗値との関係）の一例を示す図である。
【図６】図６は、本発明の第１実施形態にかかる不揮発性記憶装置の動作例を示すタイミングチャートであり、図６（ａ）はメモリセルＭＣ００００に“０”を書き込む場合（抵抗変化型素子ＲＲを低抵抗化させる場合）、図６（ｂ）はメモリセルＭＣ００００に“１”を書き込む場合（抵抗変化型素子ＲＲを高抵抗化させる場合）、図６（ｃ）はメモリセルＭＣ００００に書き込まれているデータを読み出す場合を示す。
【図７】図７は、Ｐ型シリコン基板上にポリシリコン層を形成する工程を示す上面図である。
【図８】図８は、Ｐ型シリコン基板上にポリシリコン層を形成する工程を示す断面図であり、図８（ａ）は図７においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図８（ｂ）は図７においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図８（ｃ）は図７においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図８（ｄ）は図７においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図８（ｅ）は図７においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図８（ｆ）は図７においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【図９】図９は、Ｐ型シリコン基板とポリシリコン層とをエッチングしてＳＴＩを形成するための溝を形成する工程を示す上面図である。
【図１０】図１０は、Ｐ型シリコン基板とポリシリコン層とをエッチングしてＳＴＩを形成するための溝を形成する工程を示す断面図であり、図１０（ａ）は図９においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図１０（ｂ）は図９においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図１０（ｃ）は図９においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図１０（ｄ）は図９においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図１０（ｅ）は図９においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図１０（ｆ）は図９においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【図１１】図１１は、溝に二酸化珪素を埋め込むことでＳＴＩを形成する工程を示す上面図である。
【図１２】図１２は、溝に二酸化珪素を埋め込むことでＳＴＩを形成する工程を示す断面図であり、図１２（ａ）は図１１においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図１２（ｂ）は図１１においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図１２（ｃ）は図１１においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図１２（ｄ）は図１１においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図１２（ｅ）は図１１においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図１２（ｆ）は図１１においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【図１３】図１３は、二酸化珪素層とポリシリコン層とを覆うようにＳｉ３Ｎ４層を形成する工程を示す上面図である。
【図１４】図１４は、二酸化珪素層とポリシリコン層とを覆うようにＳｉ３Ｎ４層を形成する工程を示す断面図であり、図１４（ａ）は図１３においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図１４（ｂ）は図１３においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図１４（ｃ）は図１３においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図１４（ｄ）は図１３においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図１４（ｅ）は図１３においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図１４（ｆ）は図１３においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【図１５】図１５は、メモリ溝を形成する工程を示す上面図である。
【図１６】図１６は、メモリ溝を形成する工程を示す断面図であり、図１６（ａ）は図１５においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図１６（ｂ）は図１５においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図１６（ｃ）は図１５においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図１６（ｄ）は図１５においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図１６（ｅ）は図１５においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図１６（ｆ）は図１５においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【図１７】図１７は、各メモリ溝の底面においてＰ型シリコン基板が露出した部分にリン原子（Ｐ）を注入する工程を示す上面図である。
【図１８】図１８は、各メモリ溝の底面においてＰ型シリコン基板が露出した部分にリン原子（Ｐ）を注入する工程を示す断面図であり、図１８（ａ）は図１７においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図１８（ｂ）は図１７においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図１８（ｃ）は図１７においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図１８（ｄ）は図１７においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図１８（ｅ）は図１７においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図１８（ｆ）は図１７においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【図１９】図１９は、各メモリ溝の左右の側壁にＳｉ３Ｎ４部（サイドウォール）を形成する工程を示す上面図である。
【図２０】図２０は、各メモリ溝の左右の側壁にＳｉ３Ｎ４部（サイドウォール）を形成する工程を示す断面図であり、図２０（ａ）は図１９においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図２０（ｂ）は図１９においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図２０（ｃ）は図１９においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図２０（ｄ）は図１９においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図２０（ｅ）は図１９においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図２０（ｆ）は図１９においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【図２１】図２１、各メモリ溝に形成された一対のＳｉ３Ｎ４部の間においてＰ型シリコン基板が露出した部分にリン原子（Ｐ）を注入する工程を示す上面図である。
【図２２】図２２は、各メモリ溝に形成された一対のＳｉ３Ｎ４部の間においてＰ型シリコン基板が露出した部分にリン原子（Ｐ）を注入する工程を示す断面図であり、図２２（ａ）は図２１においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図２２（ｂ）は図２１においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図２２（ｃ）は図２１においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図２２（ｄ）は図２１においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図２２（ｅ）は図２１においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図２２（ｆ）は図２１においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【図２３】図２３は、各メモリ溝に形成された一対のＳｉ３Ｎ４部の間においてＰ注入領域が露出した部分に白金シリサイド層を形成する工程を示す上面図である。
【図２４】図２４は、各メモリ溝に形成された一対のＳｉ３Ｎ４部の間においてＰ注入領域が露出した部分に白金シリサイド層を形成する工程を示す断面図であり、図２４（ａ）は図２３においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図２４（ｂ）は図２３においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図２４（ｃ）は図２３においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図２４（ｄ）は図２３においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図２４（ｅ）は図２３においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図２４（ｆ）は図２３においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【図２５】図２５は、各メモリ溝の側面および底面を含む全面にタンタル酸化物層と窒化タンタル層とを形成する工程を示す上面図である。
【図２６】図２６は、各メモリ溝の側面および底面を含む全面にタンタル酸化物層と窒化タンタル層とを形成する工程を示す断面図であり、図２６（ａ）は図２５においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図２６（ｂ）は図２５においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図２６（ｃ）は図２５においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図２６（ｄ）は図２５においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図２６（ｅ）は図２５においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図２６（ｆ）は図２５においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【図２７】図２７は、メモリ溝の内部に存在する部分を除いてタンタル酸化物層と窒化タンタル層とを除去する工程を示す上面図である。
【図２８】図２８は、メモリ溝の内部に存在する部分を除いてタンタル酸化物層と窒化タンタル層とを除去する工程を示す断面図であり、図２８（ａ）は図２７においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図２８（ｂ）は図２７においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図２８（ｃ）は図２７においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図２８（ｄ）は図２７においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図２８（ｅ）は図２７においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図２８（ｆ）は図２７においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【図２９】図２９は、窒化タンタル層の内側に形成された溝にタングステン層を形成すると共に凹部に二酸化珪素層を形成する工程を示す上面図である。
【図３０】図３０は、窒化タンタル層の内側に形成された溝にタングステン層を形成すると共に凹部に二酸化珪素層を形成する工程を示す断面図であり、図３０（ａ）は図２９においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図３０（ｂ）は図２９においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図３０（ｃ）は図２９においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図３０（ｄ）は図２９においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図３０（ｅ）は図２９においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図３０（ｆ）は図２９においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【図３１】図３１は、全面に二酸化珪素層を形成し、さらにワード線を埋め込むための溝を形成する工程を示す上面図である。
【図３２】図３２は、全面に二酸化珪素層を形成し、さらにワード線を埋め込むための溝を形成する工程を示す断面図であり、図３２（ａ）は図３１においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図３２（ｂ）は図３１においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図３２（ｃ）は図３１においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図３２（ｄ）は図３１においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図３２（ｅ）は図３１においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図３２（ｆ）は図３１においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【図３３】図３３は、トランジスタの制御電極（ゲート）を埋め込むためのホールを形成する工程を示す上面図である。
【図３４】図３４は、トランジスタの制御電極（ゲート）を埋め込むためのホールを形成する工程を示す断面図であり、図３４（ａ）は図３３においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図３４（ｂ）は図３３においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図３４（ｃ）は図３３においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図３４（ｄ）は図３３においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図３４（ｅ）は図３３においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図３４（ｆ）は図３３においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【図３５】図３５は、ワード線とトランジスタの制御電極（ゲート）とを形成する工程を示す上面図である。
【図３６】図３６は、ワード線とトランジスタの制御電極（ゲート）とを形成する工程を示す断面図であり、図３６（ａ）は図３５においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図３６（ｂ）は図３５においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図３６（ｃ）は図３５においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図３６（ｄ）は図３５においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図３６（ｅ）は図３５においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図３６（ｆ）は図３５においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【図３７】図３７は、ソース線を埋め込むための溝とコンタクトを埋め込むためのホールとを形成する工程を示す上面図である。
【図３８】図３８は、ソース線を埋め込むための溝とコンタクトを埋め込むためのホールとを形成する工程を示す断面図であり、図３８（ａ）は図３７においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図３８（ｂ）は図３７においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図３８（ｃ）は図３７においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図３８（ｄ）は図３７においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図３８（ｅ）は図３７においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図３８（ｆ）は図３７においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【図３９】図３９は、ソース線とコンタクトとを形成する工程を示す上面図である。
【図４０】図４０は、ソース線とコンタクトとを形成する工程を示す断面図であり、図４０（ａ）は図３９においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図４０（ｂ）は図３９においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図４０（ｃ）は図３９においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図４０（ｄ）は図３９においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図４０（ｅ）は図３９においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図４０（ｆ）は図３９においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【図４１】図４１は、ビット線とコンタクトとを形成する工程を示す上面図である。
【図４２】図４２は、ビット線とコンタクトとを形成する工程を示す断面図であり、図４２（ａ）は図４１においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図４２（ｂ）は図４１においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図４２（ｃ）は図４１においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図４２（ｄ）は図４１においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図４２（ｅ）は図４１においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図４２（ｆ）は図４１においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【図４３】図４３は、本発明の第１実施形態の変形例にかかる不揮発性記憶装置１００’の回路構成の一例を示すブロック図である。
【図４４】図４４は、本発明の第２実施形態にかかる不揮発性記憶装置２００の回路構成の一例を示すブロック図である。
【図４５】図４５は、基板バイアス効果による電位降下をシミュレーションするための概念図である。
【図４６】図４６は、図４５の概念図に基づいて基板バイアス効果による電位降下をシミュレーションにより求めた結果を示す図である。
【図４７】図４７は、特許文献２で示されているメモリセルの断面の模式図である。
【図４８】図４８は、特許文献３で開示されている回路図である。
【発明を実施するための形態】
【００３３】
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。
【００３４】
（第１実施形態）
［装置構成］
図１は、本発明の第１実施形態に係る不揮発性記憶装置１００の回路構成の一例を示すブロック図である。図２は、図１におけるメモリセルＭＣの部分を拡大した図である。なお、添え字は対応するメモリブロックの行または列の番号を示す。
【００３５】
図１および図２に示すように、不揮発性記憶装置１００は、第１平面内において第１方向に互いに平行に伸びる複数のワード線ＷＬ００、ＷＬ１０、ＷＬ２０、ＷＬ３０、ＷＬ１０、ＷＬ１１、・・・（第１配線、例えばタングステンからなる：以下単に「ＷＬ」とする）と、第１平面と平行な第２平面内において第２方向に互いに平行にかつ第１配線と立体交差するように伸びる複数のソース線ＳＬ００、ＳＬ１０、ＳＬ２０、ＳＬ３０、ＳＬ０１、ＳＬ１１、・・・（第２配線、例えば銅からなる：以下単に「ＳＬ」とする）と、ワード線ＷＬとソース線ＳＬとの立体交差点のそれぞれに対応して設けられたメモリセルＭＣ００００、ＭＣ０１００、ＭＣ０２００、ＭＣ０３００、ＭＣ１０００、・・・ＭＣ３３００、・・・ＭＣ３２ｍｎ、ＭＣ３３ｍｎ（以下単に「ＭＣ」とする）とを備えている。
【００３６】
メモリセルＭＣのそれぞれは１個のトランジスタＴＲ（例えば、ＦＥＴトランジスタ）と１個の抵抗変化型素子ＲＲ（例えば、ＲｅＲＡＭ素子）とを備えている。トランジスタＴＲのそれぞれは第１主端子Ｔ１（ソース／ドレイン）と第２主端子Ｔ２（ソース／ドレイン）と制御端子Ｔ３（ゲート）とを備えている。抵抗変化型素子ＲＲのそれぞれは第１電極Ｅ１（例えば、白金あるいは白金シリサイドからなる下部電極）と第２電極Ｅ２（例えば、窒化タンタルからなる上部電極）と第１電極Ｅ１および第２電極Ｅ２の間に設けられた抵抗変化層ＶＲ（例えば、ＴａやＮｉ、Ｔｉ、Ｈｆ、Ｚｒなどの遷移金属の酸化物を含む。タンタル酸化物を含むのが好ましく、タンタル酸化物からなるのがさらに好ましい。）とを備えている。
【００３７】
第１方向に沿って並ぶ複数のメモリセルＭＣについて、隣接する２個のメモリセルＭＣに含まれる一方のメモリセルＭＣの第１主端子Ｔ１と他方のメモリセルＭＣの第２主端子Ｔ２とが接続されることで、複数のメモリセルの主端子を順次に直列に接続して第１方向に伸びる直列経路ＳＰ０００、ＳＰ１００、ＳＰ２００、ＳＰ３００、ＳＰ００１、・・・（以下、単に「ＳＰ」とする）が形成されている。
【００３８】
メモリセルＭＣのそれぞれについて、制御端子Ｔ３がそのメモリセルＭＣに対応するワード線ＷＬに接続されている。  
メモリセルＭＣのそれぞれについて、第２電極Ｅ２がそのメモリセルＭＣに対応するソース線ＳＬに接続されている。第２電極Ｅ２はそのメモリセルＭＣに対応するソース線ＳＬの一部であってもよい。
【００３９】
メモリセルＭＣのそれぞれについて、第１電極Ｅ１がそのメモリセルＭＣに対応する直列経路ＳＰに接続されている。第１電極Ｅ１はそのメモリセルＭＣに対応する直列経路ＳＰの一部であってもよい。
【００４０】
以上のような構成では、トランジスタ１個につき抵抗変化型素子が１個形成されることになる。すなわち、隣接する２個の抵抗変化型素子が、第１電極Ｅ１において１個のトランジスタを共有すると共に、第２電極Ｅ２がトランジスタに接続されずに配線に接続される。選択メモリセルに通流される電流は直列経路ＳＰを流れ、非選択メモリセルの両電極間には流れない。かかる構成により、非選択メモリセルに流れる電流を効果的に抑制しつつ、４Ｆ２のメモリセルからなる１Ｔ１Ｒ型メモリセルアレイを備えた不揮発性記憶装置が実現される。
【００４１】
不揮発性記憶装置１００はさらに、第１方向に互いに平行に伸びる複数のビット線ＢＬ０、ＢＬ１、・・・（第３配線、例えば銅からなる：以下単に「ＢＬ」とする）を備え、第１方向に沿って並ぶ複数のメモリセルＭＣは、連続して並んだ所定個数のメモリセルＭＣにより複数のメモリブロックＭＢを構成し、それぞれのメモリブロックＭＢ毎に直列経路ＳＰが第２方向に伸びるコンタクト配線ＣＬ（例えば、白金シリサイドからなる：以下単に「ＣＬ」とする）を介してビット線ＢＬと接続されている。
【００４２】
かかる構成では、ビット線ＢＬに抵抗率の低い導体を用いることで、直列経路における配線遅延を抑制することができる。
【００４３】
本実施形態では、第１主端子Ｔ１および第２主端子Ｔ２はそれぞれシリサイド層を有し、このシリサイド層が第１電極Ｅ１を構成する。このシリサイド層は白金シリサイドからなるのが好ましい。
【００４４】
かかる構成では、シリコン基板に形成されたシリサイドが抵抗変化型素子の電極に用いられるため、素子サイズをさらに小形化できる。特に、白金は抵抗変化型素子の電極材料として好適であることから、シリサイド層は白金シリサイドからなることが望ましい。
【００４５】
ソース線ＳＬは、それぞれカラムデコーダ１０２に接続されている。ワード線ＷＬおよびビット線ＢＬは、それぞれロウデコーダ１０４に接続されている。メモリセルＭＣ、ワード線ＷＬ、ソース線ＳＬ、ビット線ＢＬ、コンタクト配線ＣＬ、カラムデコーダ１０２、ロウデコーダ１０４は、全体として１個のメモリセルアレイ１０６を構成する。
【００４６】
メモリセルアレイ１０６には、ｍ行ｎ列のメモリブロックＭＢが含まれる。それぞれのメモリブロックＭＢには、４×４＝１６個のメモリセルＭＣが含まれる。メモリセルアレイ１０６全体では、１６ｍｎ個のメモリセルＭＣが含まれる。ワード線ＷＬの数は４ｍ、ソース線の数は４ｎ、ビット線の数はｍ、コンタクト配線ＣＬの数はｎである。
【００４７】
同じ列（ｙ列）のメモリセルブロックＭＢｘｙに属するメモリセルＭＣは、メモリセルブロックＭＢｘｙ内における列の番号（４×４のマトリクスにおける列番号）が同じものが、同一のソース線ＳＬで互いに接続されている。具体的には、例えば、１列目のメモリセルブロックＭＢｘ０に属する左側から１番目（１列目）のメモリセル同士（ＭＣ００００、ＭＣ１０００、ＭＣ２０００、ＭＣ３０００、ＭＣ００１０、・・・）は同一のソース線ＳＬ００で互いに接続され、左側から２番目（２列目）のメモリセル同士（ＭＣ０１００、ＭＣ１１００、ＭＣ２１００、ＭＣ３１００、ＭＣ０１１０、・・・）は同一のソース線ＳＬ１０で互いに接続される。
【００４８】
不揮発性記憶装置１００はさらに、外部からアドレス信号ＡＤを受け取ってメモリセルアレイ１０６へと送るアドレス入力回路１０８と、外部から制御信号ＣＴＬを受け取ってメモリセルアレイ１０６へと送る制御回路１１０と、所定の電圧（低抵抗化電圧、高抵抗化電圧などの書込み電圧や、読出し電圧など）を出力する電源回路１１２と、外部とのデータの受け渡しを行うデータ入出力回路１１４と、データ入出力回路から出力される書込データに基づいて電源回路１１２から出力される電圧をメモリセルアレイへと入力する書込回路１１６と、センスアンプ１２０とを備えている。センスアンプ１２０は、選択したビット線に流れる電流量を検出し、この電流量が、メモリセルが高抵抗状態である場合に対応する電流量のときをデータ「１」に、メモリセルが低抵抗状態である場合に対応する電流量のときをデータ「０」と判定する。
【００４９】
電源回路１１２は、メモリセルＭＣを低抵抗化する（メモリセルＭＣに含まれる抵抗変化型素子ＲＲを低抵抗状態とする）場合に印加される電圧を生成するための低抵抗化電圧生成回路１２２と、メモリセルＭＣを高抵抗化する（メモリセルＭＣに含まれる抵抗変化型素子ＲＲを高抵抗状態とする）場合に印加される電圧を生成するための高抵抗化電圧生成回路１２４とを備えている。
【００５０】
［メモリブロックの概略構成］
図３は、１個のメモリブロックを示す図であり、図３（ａ）はメモリブロックの上面図、図３（ｂ）は図３（ａ）の等価回路図である。図３（ｂ）は、図１におけるメモリブロックＭＢを抜き出して拡大したものになっている。
【００５１】
図３（ａ）に示すように、ワード線ＷＬ（第１配線）は第１平面内において第１方向（図中の左右方向）に互いに平行に伸びており、ソース線ＳＬ（第２配線）は第１平面と平行な第２平面内において第２方向（図中の上下方向）に互いに平行にかつワード線ＷＬと立体交差するように伸びており、ビット線ＢＬ（第３配線）は第２平面と平行な第３平面内において第１方向（図中の左右方向）に互いに平行に伸びており、コンタクト配線ＣＬ（第４配線）は第３平面と平行な第４平面内において第２方向（図中の上下方向）に互いに平行に伸びている。
【００５２】
ワード線ＷＬとソース線ＳＬとの立体交差点のそれぞれにはメモリセルＭＣと、トランジスタＴＲの第１主端子Ｔ１および第２主端子Ｔ２が設けられている。ワード線ＷＬにおいて、ソース線ＳＬと重ならない部分には、トランジスタＴＲの制御端子Ｔ３が設けられている。
【００５３】
ビット線ＢＬとソース線ＳＬとの立体交差点の下方にはコンタクトＣ１（ソース線ＳＬと第２電極Ｅ２との接続部）が設けられている。なお後述するように、本実施形態において第２電極Ｅ２は第２方向に伸びるように形成され、複数の抵抗変化型素子ＲＲの上部電極として機能する。したがって、等価回路図（図３（ｂ）ではメモリセル毎に第２電極Ｅ２がソース線ＳＬと接続されているように見えるが、実際には第２電極Ｅ２はメモリセルブロック毎にソース線ＳＬと接続される。ただし、回路としては図３（ｂ）と等価である。
【００５４】
ビット線ＢＬとコンタクト配線ＣＬとの立体交差点にはコンタクトＣ２（ビット線ＢＬとコンタクト配線ＣＬとの接続部）が設けられている。
【００５５】
［メモリブロックの断面構成］
図４は、図３の一点鎖線で示したメモリブロックの断面を示す図であり、図４（ａ）は図３の線Ａ−Ａ’に沿って切った断面図、図４（ｂ）は図３の線Ｂ−Ｂ’に沿って切った断面図、図４（ｃ）は図３の線Ｃ−Ｃ’に沿って切った断面図、図４（ｄ）は図３の線Ｄ−Ｄ’に沿って切った断面図、図４（ｅ）は図３の線Ｅ−Ｅ’に沿って切った断面図、図４（ｆ）は図３の線Ｆ−Ｆ’に沿って切った断面図である。以下、図４においてソース線ＳＬが伸びる方向を前後方向、基板の厚み方向を上下方向、ワード線ＷＬの伸びる方向を左右方向とする。図４において、同じメッシュ模様は原則的にほぼ同じ材料からなることを示す。ただし、同じメッシュ模様で示された部分であっても、詳細な組成や成分は異なる場合がある。
【００５６】
図４に示すように、メモリブロックＭＢにおいては、Ｐ型シリコン基板層１３０の上に、所定の間隔を置いて左右方向に伸びるように複数の二酸化珪素層１３２が形成されている。ただし、二酸化珪素層１３２の左端は前後方向に連続している。二酸化珪素層１３２のうち左右に伸びる部分は、ＳＴＩ［Shallow Trench Insulator］領域を構成する。ＳＴＩ領域の大きさは、例えば幅０．１８μm、深さ３００ｎｍである。
【００５７】
二酸化珪素層１３２の上半分を前後方向に貫いて伸びるように複数の溝（以下、「メモリ溝」と呼ぶ。図４におけるメモリ溝の数は５）が形成されている。メモリ溝の大きさは、例えば幅０．１８μｍ、深さ５５０ｎｍ（ＳＴＩ＋ダミーゲート高さ）である。メモリ溝の左右の側壁部にＳｉ３Ｎ４部１３８（サイドウォール）が形成されている。Ｓｉ３Ｎ４部１３８の表面とメモリ溝の底面とを覆うようにタンタル酸化物層１４０（抵抗変化層）と、窒化タンタル層１４２（上部電極層）とがこの順に形成されている。タンタル酸化物層１４０の底部の厚みは例えば３０ｎｍである。窒化タンタル層１４２の内側に形成された溝を埋めるようにタングステン層１４４（埋込導体層）が形成されている。Ｓｉ３Ｎ４部１３８とタンタル酸化物層１４０と窒化タンタル層１４２とタングステン層１４４とは、全体としてメモリ溝を埋めており、上端面は凹部を形成し、該凹部を二酸化珪素層１４８が埋めている。ただし、銅層１５４（ソース線ＳＬ）と窒化タンタル層１４２とが接続される部分（Ｃ−Ｃ’断面）においては、該凹部をチタン／窒化チタン層１４９（密着層）が埋めている。埋込導体層は銅やアルミニウムなどで形成してもよい。
【００５８】
ＳＴＩ領域の形成されていない部分の上方には、ワード線ＷＬを構成するタングステン層１５２と、チタン／窒化チタン層１５０（密着層）とが、左右方向に伸びるように形成されている。タングステン層１５２の大きさは、例えば幅０．１８μm、深さ３００ｎｍである。メモリ溝のない部分では、タングステン層１５２とチタン／窒化チタン層１５０とは下方に伸び、二酸化珪素層１５８を介してＰ型シリコン基板層１３０に接している。二酸化珪素層１５８の厚みは、例えば１０ｎｍである。タングステン層１５２が二酸化珪素層１５８を挟んでＰ型シリコン基板層１３０と接続されている部分が、トランジスタＴＲの制御端子Ｔ３（ゲート）として機能する。制御端子Ｔ３の大きさは、例えば０．１８μｍ×０．１８μｍである。
【００５９】
Ｐ型シリコン基板層１３０とメモリ溝との接続部分には、Ｐ注入領域１３４（ソース／ドレイン領域）が形成されている。Ｐ注入領域１３４の上には白金シリサイド層１３６が形成されている。Ｐ注入領域１３４と白金シリサイド層１３６とは、Ｐ型シリコン基板層１３０の内部に形成されている。Ｐ注入領域１３４は、Ａｓ注入領域（リン原子［Ｐ］の代わりに砒素原子［Ａｓ］を用いる）であってもよい。
【００６０】
５本のメモリ溝のうち、最も右側のもの（以下、コンタクト配線溝）はＳＴＩ領域においても二酸化珪素層１３２が形成されておらず、メモリ溝とＰ型シリコン基板層１３０とが接続されている。コンタクト配線溝の底面には、Ｐ注入領域１３４と、白金シリサイド層１３６とが連続するように（前後方向に伸びるように）形成されている。コンタクト配線溝と接続する白金シリサイド層１３６は、コンタクト配線ＣＬを構成する。
【００６１】
コンタクト配線溝以外のメモリ溝と接続する白金シリサイド層１３６は、下部電極層（第１電極Ｅ１）を構成する。窒化タンタル層１４２のうち下部電極層と対応する部分が、第２電極Ｅ２として機能する。タンタル酸化物層１４０のうち下部電極層と上部電極層とではさまれた部分が抵抗変化層ＶＲとして機能する。Ａ−Ａ’断面において、Ｐ注入領域１３４と白金シリサイド層１３６とは、トランジスタＴＲの第１主端子Ｔ１（ソース／ドレイン）および第２主端子Ｔ２（ソース／ドレイン）として機能する。
【００６２】
Ａ−Ａ’断面において、タングステン層１５２が二酸化珪素層１５８を挟んでＰ型シリコン基板層１３０と接続されている部分（ゲート）と、Ｐ注入領域１３４と白金シリサイド層１３６とからなる部分（ソース／ドレイン）とが、左右方向に交互に連続的に並ぶことで、１本の直列経路ＳＰが形成される。抵抗変化型素子ＲＲの下部電極を構成する白金シリサイド層１３６は、同時に、直列経路ＳＰの一部を構成する。トランジスタＴＲの第１主端子Ｔ１および第２主端子Ｔ２の構成要素であるＰ注入領域１３４も、直列経路ＳＰの一部を構成する。
【００６３】
二酸化珪素層１５６（層間絶縁層）を挟んでタングステン層１５２の上方に、前後方向に伸びるように、ソース線ＳＬを構成する銅層１５４が複数形成されている。Ｃ−Ｃ’断面において、銅層１５４はチタン／窒化チタン層１４９（密着層）と接続されており、該接続部の銅層１５４はコンタクト１５３（図３におけるコンタクトＣ１）を構成する。なお、図では示していないが、銅層１５４と二酸化珪素層１５６との境界部分にも密着層としてチタン／窒化チタン層が形成されてもよい。
【００６４】
Ｃ−Ｃ’断面において、二酸化珪素層１５６（層間絶縁層）を挟んで銅層１５４の上方には左右方向に伸びるように、ビット線ＢＬを構成する銅層１６２が形成されている。Ｆ−Ｆ’断面において銅層１６２は、白金シリサイド層１３６と接続されており、該接続部の銅層１６２はコンタクト１６１（図３におけるコンタクトＣ２）を構成する。すなわち、この部分ではタンタル酸化物層１４０や窒化タンタル層１４２やタングステン層１４４は除去され、ビット線ＢＬと白金シリサイド層１３６（コンタクト配線ＣＬ）とはコンタクト１６１を介して短絡されている。なお、図では示していないが、銅層１６２と二酸化珪素層１５６との境界部分にも密着層としてチタン／窒化チタン層が形成されてもよい。
【００６５】
Ｃ−Ｃ’断面においてメモリ溝同士の間には、下半分に製造過程に由来するポリシリコン層１６０が形成されている。ポリシリコン層１６０の厚みは、例えば２５０ｎｍである。また、ポリシリコン層１６０の上および二酸化珪素層１３２の上には、製造過程に由来するＳｉ３Ｎ４層１４６が形成されている。Ｓｉ３Ｎ４層１４６の厚みは、例えば５０ｎｍである。
【００６６】
［抵抗変化型素子の特性］
図５は、本発明の第１実施形態にかかる不揮発性記憶装置に含まれる抵抗変化型素子の特性（電圧と抵抗値との関係）の一例を示す図である。
【００６７】
図５の例では，下部電極が白金（厚み５０ｎｍ）、抵抗変化層がタンタル酸化物（ＴａＯｘと表記したとき、０＜ｘ＜２．５）、上部電極が窒化タンタル（厚み１００ｎｍ）であり、電極面積が０．５μｍ×０．５μｍである抵抗変化型素子を作成した。タンタル酸化物はスパッタリング（３００℃）により形成した。
【００６８】
得られた抵抗変化型素子に対し、パルス幅１００ｎｓｅｃで、電圧を徐々に変えながら電気的パルスを印加した。毎回の印加の度に、５０ｍＶの電圧を印加して電流を測定することで、抵抗変化型素子の抵抗値を得た。図のプロットでは、素子に実際に抵抗変化型素子に印加された電圧（上部電極と下部電極との間に発生した電圧）を示している。なお、電圧の極性は、上部電極を基準とした下部電極の電位で示す。すなわち、下部電極が上部電極よりも電位が高い場合をプラスとした。
【００６９】
図５に示すように、印加電圧が−０．８Ｖを下回ると抵抗変化型素子は高抵抗状態（約１０５Ω）から低抵抗状態（約１０４Ω）へと変化した。一方、印加電圧が＋０．８Ｖを上回ると抵抗変化型素子は低抵抗状態から高抵抗状態へと変化した。
【００７０】
［動作］
以上のように構成された不揮発性記憶装置１００について、その動作の概略を以下説明する。
【００７１】
図６は、本発明の第１実施形態にかかる不揮発性記憶装置の動作例を示すタイミングチャートであり、図６（ａ）はメモリセルＭＣ００００に“０”を書き込む場合（抵抗変化型素子ＲＲを低抵抗化させる場合）、図６（ｂ）はメモリセルＭＣ００００に“１”を書き込む場合（抵抗変化型素子ＲＲを高抵抗化させる場合）、図６（ｃ）はメモリセルＭＣ００００に書き込まれているデータを読み出す場合を示す。本実施形態においては、抵抗変化型素子ＲＲが低抵抗状態（ＬＲ）にある場合をデータ“０”に対応させ、抵抗変化型素子ＲＲが高抵抗状態（ＨＲ）にある場合をデータ“１”に対応させる。
【００７２】
図６（ａ）におけるＶ１は低抵抗化電圧生成回路１２２が出力する電圧である。図５に示した素子では、例えばＶ１＝＋１．５Ｖ（図５における低抵抗化の閾値である−０．８Ｖより絶対値の大きな正の電圧）とすることができる。
【００７３】
図６（ｂ）におけるＶ２は高抵抗化電圧生成回路１２４が出力する電圧である。図５に示した素子では、例えばＶ２＝＋１．５Ｖ（図５における高抵抗化の閾値である＋１．２Ｖより絶対値の大きな正の電圧）とすることができる。
【００７４】
図６（ｃ）におけるＶｒｅａｄは、センスアンプ１２０で発生された読出用電圧である。図５に示した素子では、例えばＶｒｅａｄ＝＋０．５Ｖ（図５における低抵抗状態ディスターブ境界電圧［低抵抗状態にある抵抗変化型素子の抵抗値が変化しない上限の電圧］である＋０．８Ｖよりも絶対値の大きな正の電圧）とすることができる。
【００７５】
図６におけるＶＤＤは、不揮発性記憶素子１００に外部から供給される電源電圧に対応しており、例えば＋４．５Ｖである。
【００７６】
抵抗変化型素子ＲＲにデータ“０”を書き込む場合（抵抗変化型素子ＲＲを低抵抗化する場合）、図６（ａ）に示すように、まず選択ビット線ＢＬ０および選択ソース線ＳＬ００の電圧を０Ｖ（ＧＮＤ）に設定する。他のビット線ＢＬおよびソース線ＳＬはハイインピーダンス状態に設定される。次に、選択ワード線ＷＬ００の電圧をＶＤＤに設定する。次に、選択ソース線ＳＬ００の電圧を所定時間だけＶ１に設定した後で０Ｖに戻す。すなわち、選択ソース線ＳＬ００に矩形の電圧パルス（電気的パルス）を印加する。これにより、メモリセルＭＣ００００に含まれる抵抗変化型素子ＲＲの電極間には、第２電極Ｅ２（上部電極）を基準として第１電極Ｅ１（下部電極）に−Ｖ１（−１．５Ｖ）の電圧が印加される。その結果、抵抗変化型素子ＲＲは高抵抗状態から低抵抗状態へと変化する。その後、選択ワード線ＷＬ００の電圧が０Ｖに設定され、データ“０”の書込み動作が完了する。
【００７７】
抵抗変化型素子ＲＲにデータ“１”を書き込む場合（抵抗変化型素子ＲＲを高抵抗化する場合）、図６（ｂ）に示すように、まず選択ビット線ＢＬ０および選択ソース線ＳＬ００の電圧を０Ｖ（ＧＮＤ）に設定する。他のビット線ＢＬおよびソース線ＳＬはハイインピーダンス状態に設定される。次に、選択ワード線ＷＬ００の電圧をＶＤＤに設定する。次に、選択ビット線ＢＬ０の電圧を所定時間だけＶ２に設定した後で０Ｖに戻す。すなわち、選択ビット線ＢＬ０に矩形の電圧パルス（電気的パルス）を印加する。これにより、メモリセルＭＣ００００に含まれる抵抗変化型素子ＲＲの電極間には、第２電極Ｅ２（上部電極）を基準として第１電極Ｅ１（下部電極）に＋Ｖ２（＋１．５Ｖ）の電圧が印加される。その結果、抵抗変化型素子ＲＲは低抵抗状態から高抵抗状態へと変化する。その後、選択ワード線ＷＬ００の電圧が０Ｖに設定され、データ“１”の書込み動作が完了する。
【００７８】
アドレス入力回路１０８は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号をカラムデコーダ１０２へ出力するとともに、列アドレス信号をロウデコーダ１０４へ出力する。ここで、アドレス信号は、複数のメモリセルのうちの選択される特定のメモリセルのアドレスを示す信号である。
【００７９】
制御回路１１０は、データの書き込みサイクルにおいては、データ入出力回路１１４に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路１１６へ出力する。
【００８０】
カラムデコーダ１０２は、アドレス入力回路１０８から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、ロウデコーダ１０４より、複数のワード線のうちの選択されたワード線に対して、所定の電圧を印加する。また同様に、カラムデコーダ１０２は、アドレス入力回路１０８から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、カラムデコーダ１０２より、複数のソース線のうちの選択されたソース線に対して、所定の電圧を印加する。
【００８１】
また、ロウデコーダ１０４は、アドレス入力回路１０８から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
【００８２】
書き込み回路１１６は、制御回路１１０から出力された書き込み信号を受け取った場合、ロウデコーダ１０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。書き込み用電源１１２は、低抵抗化用のＬＲ化用電源１２２と高抵抗化用のＨＲ化用電源１２４より構成され、その出力は各々、ロウデコーダ１０４および書き込み回路１１６に入力されている。
【００８３】
抵抗変化型素子ＲＲに書き込まれているデータを読み出す場合、図６（ｃ）に示すように、まず選択ビット線ＢＬ０および選択ソース線ＳＬ００の電圧を０Ｖ（ＧＮＤ）に設定する。他のビット線ＢＬおよびソース線ＳＬはハイインピーダンス状態に設定される。次に、選択ワード線ＷＬ００の電圧をＶＤＤに設定する。次に、選択ビット線ＢＬ０の電圧を所定時間だけＶｒｅａｄに設定した後で０Ｖに戻す。これは、クランプ回路１１８により供給される電圧を選択ビット線ＢＬ０に供給することで行われる。センスアンプ１２０により、選択されたメモリセルＭＣ００００に流れる電流値を検出することで、抵抗変化型素子ＲＲが低抵抗状態にあるか（データが“０”であるか）、高抵抗状態にあるか（データが“１”であるか）が判定される。その後、選択ワード線ＷＬ００の電圧が０Ｖに設定され、データの読出し動作が完了する。
【００８４】
［製造方法］
図７〜図４２は、本発明の第１実施形態の不揮発性記憶装置を製造する工程を示す図である。なお、不揮発性記憶装置１００を製造するためには、図７〜４２以外の工程も必要であるが、それらの工程については周知の方法を用いることができるため記載を省略する。
【００８５】
図７および図８は、それぞれ、Ｐ型シリコン基板上にポリシリコン層を形成する工程を示す上面図および断面図である。図８（ａ）は図７においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図８（ｂ）は図７においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図８（ｃ）は図７においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図８（ｄ）は図７においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図８（ｅ）は図７においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図８（ｆ）は図７においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【００８６】
Ｐ型シリコン基板上にポリシリコン層を形成する工程（ステップＳ１）では、Ｐ型シリコン層１３０からなるＰ型シリコン基板の上に、ポリシリコンがＣＶＤ法（条件は、例えにより堆積されることにより、ポリシリコン層１６０が形成される。なお、ダミーゲートの高さは、ドライエッチング特性等のプロセスに最適化された膜厚にて行うことが望ましい。
【００８７】
図９および図１０は、それぞれ、Ｐ型シリコン基板とポリシリコン層とをエッチングしてＳＴＩを形成するための溝を形成する工程を示す上面図および断面図である。図１０（ａ）は図９においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図１０（ｂ）は図９においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図１０（ｃ）は図９においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図１０（ｄ）は図９においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図１０（ｅ）は図９においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図１０（ｆ）は図９においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【００８８】
Ｐ型シリコン基板とポリシリコン層とをエッチングしてＳＴＩを形成するための溝１６３を形成する工程（ステップＳ２）では、マスクを用いたパターニング工程により、所望の溝が形成される。
【００８９】
図１１および図１２は、それぞれ、溝に二酸化珪素を埋め込むことでＳＴＩを形成する工程を示す上面図および断面図である。図１２（ａ）は図１１においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図１２（ｂ）は図１１においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図１２（ｃ）は図１１においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図１２（ｄ）は図１１においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図１２（ｅ）は図１１においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図１２（ｆ）は図１１においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【００９０】
溝に二酸化珪素を埋め込むことでＳＴＩを形成する工程（ステップＳ３）では、ステップＳ２で形成された溝１６３を埋めるように二酸化珪素（ＳｉＯ２）（ＨＤＰ−ＮＳＧ膜）をＨＤＰ−ＣＶＤ法（６００ｎｍ）により堆積させ、ＣＭＰによりポリシリコン層１６０の上端面に達するまで二酸化珪素を除去することで、二酸化珪素層１３０が形成される。
【００９１】
図１３および図１４は、それぞれ、二酸化珪素層とポリシリコン層とを覆うようにＳｉ３Ｎ４層を形成する工程を示す上面図および断面図である。図１４（ａ）は図１３においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図１４（ｂ）は図１３においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図１４（ｃ）は図１３においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図１４（ｄ）は図１３においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図１４（ｅ）は図１３においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図１４（ｆ）は図１３においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【００９２】
二酸化珪素層とポリシリコン層とを覆うようにＳｉ３Ｎ４層を形成する工程（ステップＳ４）では、全面にＣＶＤ法によりＳｉ３Ｎ４が堆積されることにより、Ｓｉ３Ｎ４層１４６が形成される。
【００９３】
図１５および図１６は、それぞれ、メモリ溝を形成する工程を示す上面図および断面図である。図１６（ａ）は図１５においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図１６（ｂ）は図１５においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図１６（ｃ）は図１５においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図１６（ｄ）は図１５においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図１６（ｅ）は図１５においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図１６（ｆ）は図１５においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【００９４】
メモリ溝を形成する工程（ステップＳ５）では、図１５の上下方向（第２方向）に伸びるように、所定の幅と間隔で、Ｓｉ３Ｎ４層１４６とポリシリコン層１６０と二酸化珪素層１３２とが除去されて、メモリ溝１６４が形成される。メモリ溝の底面は平坦であり、その位置は、ポリシリコン層１６０の底面と一致するように調整される。図１６（ａ）において、５本形成されるメモリ溝１６４のうち、最も右側がコンタクト配線溝１６６となる。
【００９５】
図１７および図１８は、それぞれ、各メモリ溝の底面においてＰ型シリコン基板が露出した部分にリン原子（Ｐ）を注入する工程を示す上面図および断面図である。図１８（ａ）は図１７においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図１８（ｂ）は図１７においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図１８（ｃ）は図１７においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図１８（ｄ）は図１７においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図１８（ｅ）は図１７においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図１８（ｆ）は図１７においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【００９６】
各メモリ溝の底面においてＰ型シリコン基板が露出した部分にリン原子（Ｐ）を注入する工程（ステップＳ６）では、イオン注入法により、ステップＳ５で形成されたメモリ溝１６４の底面に低エネルギーでリン原子（Ｐ）を注入し、さらに高速アニールによりＰ注入領域１３４が形成される。メモリ溝１６４の底面において、Ｐ型シリコン基板層１３０が露出している部分にのみリン原子が注入され、Ｐ注入領域１３４が形成される。メモリ溝１６４の底面において、二酸化珪素層１３２が露出している部分にはリン原子は注入されず、Ｐ注入領域１３４も形成されない。したがって、コンタクト配線溝１６６の底面には、全面に渡ってＰ注入領域１３４が形成される。一方、その他のメモリ溝１６４の底面には、所定の間隔で島状に、Ｐ注入領域１３４が形成される（図１７参照）。なお、リン原子の代わりに砒素（Ａｓ）原子を注入してもよい。
【００９７】
図１９および図２０は、それぞれ、各メモリ溝の左右の側壁にＳｉ３Ｎ４部（サイドウォール）を形成する工程を示す上面図および断面図である。図２０（ａ）は図１９においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図２０（ｂ）は図１９においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図２０（ｃ）は図１９においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図２０（ｄ）は図１９においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図２０（ｅ）は図１９においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図２０（ｆ）は図１９においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【００９８】
各メモリ溝の左右の側壁にＳｉ３Ｎ４部（サイドウォール）を形成する工程（ステップＳ７）では、Ｓｉ３Ｎ４がＣＶＤ法により全面に７０nm堆積され、さらにドライエッチングによりメモリ溝の側面以外に付着したＳｉ３Ｎ４が除去されることで、Ｓｉ３Ｎ４部１３８が形成される。
【００９９】
図２１および図２２は、それぞれ、各メモリ溝に形成された一対のＳｉ３Ｎ４部の間においてＰ型シリコン基板が露出した部分にリン原子（Ｐ）を注入する工程を示す上面図および断面図である。図２２（ａ）は図２１においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図２２（ｂ）は図２１においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図２２（ｃ）は図２１においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図２２（ｄ）は図２１においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図２２（ｅ）は図２１においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図２２（ｆ）は図２１においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【０１００】
各メモリ溝に形成された一対のＳｉ３Ｎ４部の間においてＰ型シリコン基板が露出した部分にリン原子（Ｐ）を注入する工程（ステップＳ８）では、イオン注入法により、ステップＳ７で形成されたＳｉ３Ｎ４部（サイドウォール）の間に、低エネルギーでリン原子（Ｐ）を注入し、さらに高速アニールによりＰ注入領域１３４がさらに深く形成される。ステップＳ６と同様、二酸化珪素層１３２が露出している部分にはリン原子は注入されず、Ｐ注入領域１３４も形成されない。
【０１０１】
図２３および図２４は、それぞれ、各メモリ溝に形成された一対のＳｉ３Ｎ４部の間においてＰ注入領域が露出した部分に白金シリサイド層を形成する工程を示す上面図および断面図である。図２４（ａ）は図２３においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図２４（ｂ）は図２３においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図２４（ｃ）は図２３においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図２４（ｄ）は図２３においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図２４（ｅ）は図２３においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図２４（ｆ）は図２３においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【０１０２】
各メモリ溝に形成された一対のＳｉ３Ｎ４部の間においてＰ注入領域が露出した部分に白金シリサイド層を形成する工程（ステップＳ９）では、まずスパッタリング（条件は、例えば５ｎｍ）により白金がメモリ溝の底面に堆積される。次に、アニーリング（条件は、例えば５００℃、１０分）によりＰ注入領域１３４と堆積された白金層との境界部分において白金シリサイドが生成する。これにより、白金シリサイド層１３６が形成される。余分な白金層は、標準プロセスにより除去される。
【０１０３】
図２５および図２６は、それぞれ、各メモリ溝の側面および底面を含む全面にタンタル酸化物層と窒化タンタル層とを形成する工程を示す上面図および断面図である。図２６（ａ）は図２５においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図２６（ｂ）は図２５においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図２６（ｃ）は図２５においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図２６（ｄ）は図２５においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図２６（ｅ）は図２５においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図２６（ｆ）は図２５においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【０１０４】
各メモリ溝の側面および底面を含む全面にタンタル酸化物層と窒化タンタル層とを形成する工程（ステップＳ１０）では、スパッタリング（例えば、反応性スパッタリング法では成膜時の酸素流量を高くすれば酸素含有率が高くすることができ、ここではアルゴン３４ｓｃｃｍ、酸素２４ｓｃｃｍ、パワー１．６ｋＷの条件で、酸素含有率７２ａｔｍ％程度）によりタンタル酸化物が堆積されてタンタル酸化物層１４０が形成される。次に、タンタルターゲットをアルゴンと窒素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタリングにより窒化タンタルが堆積されて窒化タンタル層１４２が形成される。このとき、タンタル酸化物層の厚みは、段差被覆性（側壁部と平面部との大きさの比）を考慮して、側壁部の厚みが適切に（例えば３ｎｍ）確保されるように決定される。すなわち、段差被覆性が１０％の場合、平面部（メモリ溝の底面を含む）の厚みが３０ｎｍとなるようにタンタル酸化物が堆積される。このとき、側壁部のタンタル酸化物層１４０の厚みは約３ｎｍとなる。
【０１０５】
図２７および図２８は、それぞれ、メモリ溝の内部に存在する部分を除いてタンタル酸化物層と窒化タンタル層とを除去する工程を示す上面図および断面図である。図２８（ａ）は図２７においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図２８（ｂ）は図２７においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図２８（ｃ）は図２７においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図２８（ｄ）は図２７においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図２８（ｅ）は図２７においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図２８（ｆ）は図２７においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【０１０６】
メモリ溝の内部に存在する部分を除いてタンタル酸化物層と窒化タンタル層とを除去する工程（ステップＳ１１）では、ＣＭＰにより、メモリ溝の内部に存在する部分を除いてタンタル酸化物層１４０と窒化タンタル層１４２とが除去される。このとき、ＣＭＰの研磨圧力を大きくしたり、研磨時間を長くすることで、タンタル酸化物層１４０と窒化タンタル層１４２の上端面がＳｉ３Ｎ４層１４６の上端面より低くなるよう調整される。なお、これはＣＭＰの条件を調整することの他、エッチバックによっても行うことができる。
【０１０７】
図２９および図３０は、それぞれ、窒化タンタル層の内側に形成された溝にタングステン層を形成すると共に凹部に二酸化珪素層を形成する工程を示す上面図および断面図である。図３０（ａ）は図２９においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図３０（ｂ）は図２９においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図３０（ｃ）は図２９においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図３０（ｄ）は図２９においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図３０（ｅ）は図２９においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図３０（ｆ）は図２９においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【０１０８】
窒化タンタル層の内側に形成された溝にタングステン層を形成すると共に凹部に二酸化珪素層を形成する工程（ステップＳ１２）では、窒化タンタル層１４２の内側に形成された、前後方向に伸びる溝を埋めるようにタングステン層１４４が形成される。これは、ＣＶＤとＣＭＰにより行われる。次に、Ｓｉ３Ｎ４部１３８（サイドウォール）と、タンタル酸化物層１４０と、窒化タンタル層１４２と、タングステン層１４４とがなす凹部に二酸化珪素が充填されて、二酸化珪素層１４８が形成される。これは、ＣＶＤによるＴＥＯＳを形成（例えば５０ｎｍ）とＣＭＰにより行われる。
【０１０９】
図３１および図３２は、それぞれ、全面に二酸化珪素層を形成し、さらにワード線を埋め込むための溝を形成する工程を示す上面図および断面図である。図３２（ａ）は図３１においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図３２（ｂ）は図３１においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図３２（ｃ）は図３１においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図３２（ｄ）は図３１においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図３２（ｅ）は図３１においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図３２（ｆ）は図３１においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【０１１０】
全面に二酸化珪素層を形成し、さらにワード線ＷＬを埋め込むための溝を形成する工程（ステップＳ１３）では、二酸化珪素をＣＶＤによるＴＥＯＳを堆積した上で、マスクを用いたエッチングでその一部を除去することで、ワード線ＷＬを埋め込むための溝１６８が形成され、トランジスタの制御電極Ｔ３（ゲート）が形成される部分のＳｉ３Ｎ４層１４６が露出される（図３１参照）。
【０１１１】
図３３および図３４は、それぞれ、トランジスタの制御電極（ゲート）を埋め込むためのホールを形成する工程を示す上面図および断面図である。図３４（ａ）は図３３においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図３４（ｂ）は図３３においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図３４（ｃ）は図３３においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図３４（ｄ）は図３３においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図３４（ｅ）は図３３においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図３４（ｆ）は図３３においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【０１１２】
トランジスタの制御電極（ゲート）を埋め込むためのホールを形成する工程（ステップＳ１４）では、マスクを用いたドライエッチングでトランジスタの制御電極Ｔ３（ゲート）が形成される部分のＳｉ３Ｎ４層１４６を除去する。ポリシリコン層１６０は、ＴＭＡＨなどのアルカリ溶液に溶けるが、ＣＦ４＋Ｏ2のケミカルドライエッチングを用いても良い。これにより、トランジスタの制御電極（ゲート）を埋め込むためのホール１７０が形成される。
【０１１３】
図３５および図３６は、それぞれ、ワード線とトランジスタの制御電極（ゲート）とを形成する工程を示す上面図および断面図である。図３６（ａ）は図３５においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図３６（ｂ）は図３５においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図３６（ｃ）は図３５においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図３６（ｄ）は図３５においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図３６（ｅ）は図３５においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図３６（ｆ）は図３５においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【０１１４】
ワード線とトランジスタの制御電極Ｔ３（ゲート）とを形成する工程（ステップＳ１５）では、まずスパッタ法によりチタン／窒化チタン層１５０（密着層）が形成され、さらにメッキ法によりタングステン層１５２（ワード線ＷＬおよび制御電極Ｔ３）が形成される。
【０１１５】
図３７および図３８は、それぞれ、ソース線を埋め込むための溝とコンタクトを埋め込むためのホールとを形成する工程を示す上面図および断面図である。図３８（ａ）は図３７においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図３８（ｂ）は図３７においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図３８（ｃ）は図３７においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図３８（ｄ）は図３７においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図３８（ｅ）は図３７においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図３８（ｆ）は図３７においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【０１１６】
ソース線ＳＬを埋め込むための溝とコンタクトＣ１を埋め込むためのホールとを形成する工程（ステップＳ１６）では、二酸化珪素を熱酸化法（条件は、例えば１０ｎｍ）により堆積した上で、マスクを用いたエッチングでその一部を除去することで、ソース線ＳＬを埋め込むための溝１７２とコンタクトＣ１を埋め込むためのホール１７４とが形成される。
【０１１７】
図３９および図４０は、それぞれ、ソース線とコンタクトとを形成する工程を示す上面図および断面図である。図４０（ａ）は図３９においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図４０（ｂ）は図３９においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図４０（ｃ）は図３９においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図４０（ｄ）は図３９においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図４０（ｅ）は図３９においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図４０（ｆ）は図３９においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【０１１８】
ソース線とコンタクトとを形成する工程（ステップＳ１７）では、ステップＳ１６で形成された溝１７２とホール１７４とに、ダマシンプロセスにより銅が埋め込まれ、ＣＭＰにより余分な銅が除去される。これにより、銅層１５４とコンタクト１５３（図３におけるコンタクトＣ１）とが形成される。
【０１１９】
図４１および図４２は、それぞれ、ビット線とコンタクトとを形成する工程を示す上面図および断面図である。図４２（ａ）は図４１においてＡ−Ａ’に沿って切った断面を矢印方向に見た断面図、図４２（ｂ）は図４１においてＢ−Ｂ’に沿って切った断面を矢印方向に見た断面図、図４２（ｃ）は図４１においてＣ−Ｃ’に沿って切った断面を矢印方向に見た断面図、図４２（ｄ）は図４１においてＤ−Ｄ’に沿って切った断面を矢印方向に見た断面図、図４２（ｅ）は図４１においてＥ−Ｅ’に沿って切った断面を矢印方向に見た断面図、図４２（ｆ）は図４１においてＦ−Ｆ’に沿って切った断面を矢印方向に見た断面図である。
【０１２０】
ビット線とコンタクトとを形成する工程（ステップＳ１８）では、銅層１５４とコンタクト１５３とを覆うように、前面に二酸化珪素をＣＶＤによるＴＥＯＳを堆積した上で、マスクを用いたエッチングでその一部を除去することで、ビット線ＢＬを埋め込むための溝とコンタクトＣ２を埋め込むためのホールとが形成される。この溝とホールとに、ダマシンプロセスにより銅が埋め込まれ、ＣＭＰにより余分な銅が除去される。これにより、銅層１６２とコンタクト１６１（図３におけるコンタクトＣ２）とが形成される。
【０１２１】
以上の工程により、図３および図４に示すメモリブロックが製造される（図４２は図４と同一である）。
【０１２２】
［変形例］
図４３は、本発明の第１実施形態の変形例にかかる不揮発性記憶装置１００’の回路構成の一例を示すブロック図である。図４３に示すように、それぞれのメモリブロック毎に直列経路のそれぞれの両端がビット線（第３配線）と接続されていてもよい。
【０１２３】
かかる構成は、図３および図４において、ＳＬ００の左側にコンタクト配線ＣＬを一本追加し、これをコンタクトＣ２を介してビット線ＢＬ０と接続することにより得られる。追加されるコンタクト配線の構成は、第１実施形態のコンタクト配線と同様とすることができる。具体的な構成および製造方法の詳細は、上述の説明から当業者にとって明らかであるため、省略する。
【０１２４】
かかる構成では、直列経路の両側から電位が伝播するため、配線遅延がより効果的に抑制される。
【０１２５】
なお、本変形例において、直列経路ＳＰとビット線ＢＬとの接続関係以外は、図１に示した実施形態と同様である。よって、図１と図４３とで共通する要素には同一の符号および名称を付して説明を省略する。
【０１２６】
（第２実施形態）
図４４は、本発明の第２実施形態にかかる不揮発性記憶装置の回路構成の一例を示すブロック図である。
【０１２７】
第２実施形態の不揮発性記憶装置２００は、それぞれのメモリセルに含まれる抵抗変化型素子に電圧を印加するための電源回路１１３を備え、電源回路１１３は、選択されたメモリセルについて、対応する直列経路ＳＰと対応するビット線（第３配線）との接続部からそのメモリセルＭＣの第１電極Ｅ１までの直列経路ＳＰに含まれるトランジスタＴＲの数に応じて出力する電圧を変化させるように構成されている。
【０１２８】
より具体的には、不揮発性記憶装置２００は、図１の不揮発性記憶装置１００において、電源回路１１２を電源回路１１３とし、高抵抗化電圧生成回路１２４を、第１高抵抗化電圧生成回路１２５と第２高抵抗化電圧生成回路１２６と第３高抵抗化電圧生成回路１２７と第４高抵抗化電圧生成回路１２８とに置き換えたものであり、その他の構成は不揮発性記憶装置１００と同一である。よって、図１と図４４とで共通する要素には同一の符号および名称を付して説明を省略する。
【０１２９】
第１高抵抗化電圧生成回路１２５は、メモリブロックの左から一列目に位置するメモリセルＭＣを高抵抗化する場合に、選択ビット線ＢＬに印加する電圧Ｖ２０（第１高抵抗化電圧）を出力する。直列経路ＳＰのうち、該メモリセルに含まれる抵抗変化型素子ＲＲの第１電極Ｅ１とビット線ＢＬとを結ぶ部分にｈ組まれるトランジスタの数は４個である。
【０１３０】
第２高抵抗化電圧生成回路１２６は、メモリブロックの左から二列目に位置するメモリセルＭＣを高抵抗化する場合に、選択ビット線ＢＬに印加する電圧Ｖ２１（第２高抵抗化電圧）を出力する。直列経路ＳＰのうち、該メモリセルに含まれる抵抗変化型素子ＲＲの第１電極Ｅ１とビット線ＢＬとを結ぶ部分にｈ組まれるトランジスタの数は３個である。
【０１３１】
第３高抵抗化電圧生成回路１２７は、メモリブロックの左から三列目に位置するメモリセルＭＣを高抵抗化する場合に、選択ビット線ＢＬに印加する電圧Ｖ２２（第３高抵抗化電圧）を出力する。直列経路ＳＰのうち、該メモリセルに含まれる抵抗変化型素子ＲＲの第１電極Ｅ１とビット線ＢＬとを結ぶ部分にｈ組まれるトランジスタの数は２個である。
【０１３２】
第４高抵抗化電圧生成回路１２８は、メモリブロックの左から四列目に位置するメモリセルＭＣを高抵抗化する場合に、選択ビット線ＢＬに印加する電圧Ｖ２３（第４高抵抗化電圧）を出力する。直列経路ＳＰのうち、該メモリセルに含まれる抵抗変化型素子ＲＲの第１電極Ｅ１とビット線ＢＬとを結ぶ部分にｈ組まれるトランジスタの数は１個である。
【０１３３】
電圧Ｖ２０と電圧Ｖ２１と電圧Ｖ２２と電圧Ｖ２３とは、それぞれ、各列に配設されたメモリセルの第１電極Ｅ１とビット線ＢＬとを結ぶ最短の直列経路の経路長（抵抗変化型素子とビット線とをつなぐ最短の直列経路に含まれるトランジスタの数）に応じて、基板バイアス効果を考慮して、抵抗変化型素子ＲＲの両電極間に印加される電圧がメモリブロック中の位置によらずに等しくなるように設定されている。
【０１３４】
すなわち、それぞれのメモリセルは、選択ソース線ＳＬを高電位、選択ビット線ＢＬを低電位（例えば接地電位）とする場合（第１実施形態の例では、図６（ａ）のように低抵抗化する場合）には選択したトランジスタにほとんど基板バイアス効果が発生しないため、印加した電圧がほぼそのまま抵抗変化型素子ＲＲの両電極間に印加される。一方、選択ソース線ＳＬを低電位、選択ビット線ＢＬを高電位とする場合（第１実施形態の例では、図６（ｂ）のように高抵抗化する場合）には、選択トランジスタに逆バイアスの基板バイアス効果が発生するため、現実に抵抗変化型素子ＲＲの両電極間に印加される電圧は、選択ソース線ＳＬと選択ビット線ＢＬとの間に印加される電圧よりも小さくなる。
【０１３５】
図４５は、基板バイアス効果による電位降下をシミュレーションするために用いた回路を示す図である。図４５において、Ａ−Ｔｒは、電源回路とメモリセルの間に存在する制御用トランジスタ、Ｔｒ0〜Ｔｒ15は各々のメモリセルに接続されているトランジスタである。ＶＥ０〜ＶＥ１５は、メモリセルを構成する各トランジスタのＶＤ（ＶＤ０〜ＶＤ１５）を０Ｖとして計算したときのソース線上の電圧である。図４６は、図４５の回路図に基づいて各トランジスタのＶＤ（ＶＤ０〜ＶＤ１５）の、基板バイアス効果による電位降下をシミュレーションにより求めた結果を示す図である。なお、シミュレーションに用いたトランジスタの構成は、Ｔｒ0〜Ｔｒ15およびＡ−Ｔｒのいずれについても共通であって、３．３Ｖ系ＮＭＯＳトランジスタ（ゲート幅Ｗ＝４４０ｎｍ、ゲート長Ｌ＝３８０ｎｍ、ゲート酸化膜厚＝９．７ｎｍ）である。
【０１３６】
図４５に示すように、隣接する一方のトランジスタの第１主端子（ソース／ドレイン）と他方のトランジスタの第２主端子（ソース／ドレイン）とが接続されるように連続して設けられたトランジスタ列を考える。それぞれのトランジスタの制御端子（ゲート）は接続され、同一の電位（ＶＧ）が印加される。また、隣接する２個のトランジスタの接続部（主端子）のそれぞれには、抵抗変化型素子の下部電極が接続されている。各々のメモリセルに接続されているトランジスタのうち、一番右側のトランジスタＴｒ0の右側の主端子には抵抗変化型素子は接続されておらず、右側の主端子がビット線ＢＬに接続されていると考える。抵抗変化型素子の上部電極はいずれも接地されていると考える。
【０１３７】
このとき、Ａ−Ｔｒの主端子に接続されたビット線に印加する電圧をＶＢＬとし、右から１番目〜１５番目の抵抗変化型素子に実際に印加される電圧をそれぞれＶＤ０〜ＶＤ１５とする。ＶＢＬ＝＋１．８Ｖのとき、ＶＤ０〜ＶＤ１５は、Ａ−Ｔｒからの遠い位置のノードの電位ほど小さくなる。また、ＶＤ０〜ＶＤ１５は、ＶＧの大きさによっても変化する。図４６は、ＶＤ０、ＶＤ３、ＶＤ７、ＶＤ１５とＶＧとの関係を示す図である。ＶＧ＝ＶＤＤ＝＋４．５Ｖとすれば、ＶＤ３までは＋１．２Ｖ以上となる。高抵抗化のためには、図５における高抵抗化の閾値である＋１．２Ｖより絶対値の大きな正の電圧が印加される必要がある。したがって、図５の素子特性および上記電圧関係の下では、４個のメモリセルまで１本の直列経路に接続できることになる。各トランジスタのオン抵抗を下げたり、基板バイアス効果を低減することにより、より多くのメモリセルを接続可能とすることができる。以上の理由から第１実施形態では４個のメモリセルを１本の直列経路に接続する構成（メモリブロック内の１行に４個のメモリセルが含まれる構成）とした。なお、ＶＧやＶＢＬを調整することで、より多くのメモリセルを１本の直列経路に接続することもできる。
【０１３８】
ここで、ＶＢＬが一定である限り、直列経路上の位置（抵抗変化型素子とビット線とをつなぐ経路に含まれるトランジスタの数）に応じて、基板バイアス効果による電位降下の程度は異なるから、抵抗変化型素子に実際に印加される電圧も変化する。書込み後の抵抗値を一定にし、かつ抵抗変化型素子に不必要な電圧ストレスをかけないためには、直列経路上の位置によらず印加電圧が一定であることが望ましい。そこで、メモリセルの第１電極Ｅ１とビット線ＢＬとを結ぶ最短の直列経路の経路長（抵抗変化型素子とビット線とをつなぐ最短の直列経路に含まれるトランジスタの数）に応じて、抵抗変化型素子ＲＲの両電極間に印加される電圧がメモリブロック中の位置によらずに等しくなるように、予めＶＢＬを調整しておくことが望ましい。本実施形態では、第１高抵抗化電圧生成回路１２５と第２高抵抗化電圧生成回路１２６と第３高抵抗化電圧生成回路１２７と第４高抵抗化電圧生成回路１２８とを用い、メモリセルの位置に応じてＶＢＬを上記のようにＶ２０〜Ｖ２３と変化させることで、かかる制御を実現する。
【０１３９】
以上のような構成によれば、メモリセルＭＣの位置によらず抵抗変化型素子ＲＲの両電極間に印加される電圧が一定となり、従前の構成に比べ、書込み後の抵抗値をより一定に保ち、かつ抵抗変化型素子にかかる不必要な電圧ストレスをより抑制できる。
【０１４０】
［変形例］
本実施形態においても、第１実施形態と同様の変形例が可能である。
【０１４１】
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
【産業上の利用可能性】
【０１４２】
本発明に係る不揮発性記憶装置は、非選択メモリセルに流れる電流を効果的に抑制しつつ、４Ｆ２のメモリセルを実現する不揮発性記憶装置として有用である。
【符号の説明】
【０１４３】
１００、１００’  不揮発性記憶装置
１０２  カラムデコーダ
１０４  ロウデコーダ
１０６  メモリセルアレイ
１０８  アドレス入力回路
１１０  制御回路
１１２  電源回路
１１４  データ入出力回路
１１６  書込回路
１１８  クランプ回路
１２０  センスアンプ
１２２  低抵抗化電圧生成回路
１２４  高抵抗化電圧生成回路
１２５  第１高抵抗化電圧生成回路
１２６  第２高抵抗化電圧生成回路
１２７  第３高抵抗化電圧生成回路
１２８  第４高抵抗化電圧生成回路
１３０  Ｐ型シリコン基板層
１３２  二酸化珪素層
１３４  Ｐ注入領域
１３６  白金シリサイド層
１３８  Ｓｉ３Ｎ４部
１４０  タンタル酸化物層
１４２  窒化タンタル層
１４４  タングステン層
１４６  Ｓｉ３Ｎ４層
１４８  二酸化珪素層
１４９  チタン／窒化チタン層
１５０  チタン／窒化チタン層
１５２  タングステン層
１５３  コンタクト
１５４  銅層
１５６  二酸化珪素層
１５８  二酸化珪素層
１６０  ポリシリコン層
１６１  コンタクト
１６２  銅層
１６３  溝
１６４  メモリ溝
１６６  コンタクト配線溝
１６８  溝
１７０  ホール
１７２  溝
１７４  ホール
２００  不揮発性記憶装置
ＢＬ  ビット線
ＣＬ  コンタクト配線
Ｃ１、Ｃ２  コンタクト
Ｄ／Ｓ  ドレイン／ソース
Ｅ１  第１電極
Ｅ２  第２電極
Ｇ  ゲート
ＭＣ  メモリセル
ＲＲ  抵抗変化型素子
ＳＬ  ソース線
Ｔ１  第１主端子（ドレイン／ソース）
Ｔ２  第２主端子（ドレイン／ソース）
Ｔ３  制御端子（ゲート）
ＴＲ  トランジスタ
ＶＲ  抵抗変化層
ＷＬ  ワード線
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１平面内において第１方向に互いに平行に伸びる複数の第１配線と、
前記第１平面と平行な第２平面内において第２方向に互いに平行にかつ前記第１配線と立体交差するように伸びる複数の第２配線と、
前記第１配線と前記第２配線との立体交差点のそれぞれに対応して設けられたメモリセルとを備え、
前記メモリセルのそれぞれは１個のトランジスタと１個の抵抗変化型素子とを備え、
前記トランジスタのそれぞれは第１主端子と第２主端子と制御端子とを備え、
前記抵抗変化型素子のそれぞれは第１電極と第２電極と前記第１電極および前記第２電極の間に設けられた抵抗変化層とを備え、
前記第１方向に沿って並ぶ複数の前記メモリセルについて、隣接する２個のメモリセルに含まれる一方のメモリセルの第１主端子と他方のメモリセルの第２主端子とが接続されることで、複数のメモリセルの主端子を順次に直列に接続して前記第１方向に伸びる直列経路が形成され、
前記メモリセルのそれぞれについて、
前記制御端子が当該メモリセルに対応する前記第１配線に接続され、
前記第２電極が前記メモリセルに対応する前記第２配線の一部であるか前記第２配線に接続され、
前記第１電極が前記メモリセルに対応する前記直列経路の一部であるか直列経路に接続されている、
不揮発性記憶装置。
【請求項２】
前記第１方向に互いに平行に伸びる複数の第３配線を備え、
前記第１方向に沿って並ぶ複数のメモリセルは、連続して並んだ所定個数のメモリセルにより複数のメモリブロックを構成し、
それぞれの前記メモリブロック毎に前記直列経路が前記第３配線と接続されている、請求項１に記載の不揮発性記憶装置。
【請求項３】
それぞれの前記メモリブロック毎に前記直列経路のそれぞれの両端が前記第３配線と接続されている、請求項２に記載の不揮発性記憶装置。
【請求項４】
それぞれの前記メモリセルに含まれる抵抗変化型素子に電圧を印加するための電源回路を備え、
前記電源回路は、選択されたメモリセルについて、対応する前記直列経路と対応する前記第３配線との接続部から前記メモリセルの第１電極までの前記直列経路に含まれるトランジスタの数に応じて出力する電圧を変化させるように構成されている、請求項２に記載の不揮発性記憶装置。
【請求項５】
前記第１主端子および前記第２主端子はそれぞれシリサイド層を有し、
前記シリサイド層が前記第１電極を構成する、請求項１に記載の不揮発性記憶装置。
【請求項６】
前記シリサイド層は白金シリサイドからなる、請求項５に記載の不揮発性記憶装置。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図２５】
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【国際調査報告】
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