(57)【要約】  本発明の液晶表示装置は、アクティブマトリクス基板と対向基板との間に、電圧無印加時に液晶分子の配列が不規則な状態となる第１表示状態と、電圧印加時に液晶分子の配列が規則的な状態となる第２表示状態となる光拡散型液晶からなる液晶層（５１２）を有し、上記アクティブマトリクス基板上であって、上記画素電極（５０４）形成面よりも下層の面に隣接画素電極（５０４）間の間隙を投影して得られる領域のうち、上記ゲートバスラインＧＬ（５０１）と直交する領域から、当該隣接する画素電極（５０４）に覆われる領域にずらして、ソースバスラインＳＬ（５０２）が形成されている。
2010035548.tif 000002
【特許請求の範囲】
【請求項１】
アクティブマトリクス基板と対向基板との間に、電圧無印加時に液晶分子の配列が不規則な状態となる第１表示状態と、電圧印加時に液晶分子の配列が規則的な状態となる第２表示状態となる光拡散型液晶を封入してなる液晶表示装置において、
上記アクティブマトリクス基板には、
表示すべき画像を表す複数の映像信号をそれぞれ伝達するための複数のデータ信号配線と、
上記複数のデータ信号配線と交差する複数の走査信号配線と、
上記複数のデータ信号配線と上記複数の走査信号配線との交差点にそれぞれ対応してマトリクス状に配置された画素電極と、
上記画素電極毎に設けられ、上記データ信号配線によって伝達される映像信号に基づいて、上記第１表示状態を実現するための第１表示データを、第１供給配線を介して取り込むと共に、上記第２表示状態を実現するための第２表示データを、第２供給配線を介して取り込み、それぞれのデータを記憶する表示データ記憶回路とが形成され、
上記対向基板には、
上記アクティブマトリクス基板の画素電極に対向し、当該画素電極に印加される電圧に同期して対向電圧を上記光拡散型液晶に印加する対向電極が形成され、
上記アクティブマトリクス基板上であって、画素電極形成面よりも下層の面に隣接画素電極間の間隙を投影して得られる領域のうち、上記走査信号配線と直交する領域から、当該隣接する画素電極の一方側にずらした領域に、上記データ信号配線が形成されていることを特徴とする液晶表示装置。
【請求項２】
上記データ信号配線が形成される領域は、上記アクティブマトリクス基板上であって、上記画素電極形成面よりも下層の面に隣接画素電極間の間隙を投影して得られる領域のうち、上記走査信号配線と直交する領域と重ならない領域であることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
上記アクティブマトリクス基板上であって、上記画素電極形成面よりも下層の面に隣接画素電極間の間隙を投影して得られる領域には、上記第１供給配線または第２供給配線の何れか一方に電気的に接続された共有配線が形成されていることを特徴とする請求項２に記載の液晶表示装置。
【請求項４】
上記データ信号配線と上記共有配線とは、上記アクティブマトリクス基板上の同層に形成されていることを特徴とする請求項３に記載の液晶表示装置。
【請求項５】
上記第１供給配線、上記第２供給配線、上記共有配線は、それぞれ絶縁膜を介して異なる層に形成されており、
上記共有配線は、上記第１供給配線または上記第２供給配線との交点においてコンタクトホールを介して電気的に接続されていることを特徴とする請求項３または４に記載の液晶表示装置。
【請求項６】
電圧無印加時に液晶分子の配列が不規則な状態となる第１表示状態と、電圧印加時に液晶分子の配列が規則的な状態となる第２表示状態となる光拡散型液晶を封入してなる表示装置に備えられたアクティブマトリクス基板において、
表示すべき画像を表す複数の映像信号をそれぞれ伝達するための複数のデータ信号配線と、
上記複数のデータ信号配線と交差する複数の走査信号配線と、
上記複数のデータ信号配線と上記複数の走査信号配線との交差点にそれぞれ対応してマトリクス状に配置された画素電極と、
上記画素電極毎に設けられ、上記データ信号配線によって伝達される映像信号に基づいて、上記第１表示状態を実現するための第１表示データを、第１供給配線を介して取り込むと共に、上記第２表示状態を実現するための第２表示データを、第２供給配線を介して取り込み、それぞれのデータを記憶する表示データ記憶回路とが形成され、
上記データ信号配線が形成される領域は、上記アクティブマトリクス基板上であって、画素電極形成面よりも下層の面に隣接画素電極間の間隙を投影して得られる領域のうち、上記走査信号配線と直交する領域と重ならない領域であり、
上記走査信号配線と直交する領域には、上記表示データ記憶回路に接続された第１供給配線または第２供給配線の何れか一方に電気的に接続された共有配線が形成されていることを特徴とするアクティブマトリクス基板。
【請求項７】
上記データ信号配線と上記共有配線とは同層に形成されていることを特徴とする請求項６に記載のアクティブマトリクス基板。
【請求項８】
上記共有配線は、メタル配線からなることを特徴とする請求項６または７に記載のアクティブマトリクス基板。
【請求項９】
請求項１〜５の何れか１項に記載の液晶表示装置を備えた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ機能を有する液晶表示装置に関する。
【背景技術】
【０００２】
近年、携帯電話に代表される携帯端末においては、多機能化に伴う消費電力の増加が問題になっている。そこで、携帯端末において少しでも消費電力を低減させるために、特に電力消費の多い表示部を構成している液晶表示装置における省電力化が図られている。【０００３】
液晶表示装置において、消費電力を低減するために、例えば、携帯電話において時刻表示など画像変化の少ない画面の表示が行われる際に、画素を表示するための画素形成部内の液晶容量に映像信号を書き込む周期を長くすることが行われている。【０００４】
ところが、液晶容量への映像信号の書き込み周期を長くすると、液晶容量において長時間、印加された電圧が保持されなければならない。このため、上述のような液晶表示装置には、液晶容量に印加された電圧が保持されるように、各画素形成部にメモリ機能を有する回路（以下、画素メモリ回路と称する）が設けられている。【０００５】
このような画素メモリ回路を内蔵した液晶表示装置は、例えば、特許文献１に開示された表示装置を挙げることができる。【０００６】
ところで、液晶表示装置において、表示部分における薄型化を図るために、偏光板が不要な光散乱型液晶を使用することが考えられる。この光散乱型液晶は、液晶表示装置の薄型化を図るだけでなく、偏光板が不要なことから光の利用効率が高く、また、視野角依存性が低いといったメリットを有している。【０００７】
そこで、携帯電話等の携帯端末において、画素メモリ回路を内蔵した液晶表示装置の液晶として、上記のメリットを享受するために、光散乱型液晶を利用することが考えられている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】日本国公開特許公報「特開２００７−２８６２３７（２００７年１１月１日公開）」
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところが、通常、上記光散乱型液晶は、電圧無印加時に液晶分子の配列が不規則な状態を誘起して光を散乱させ（白表示）、電圧印加時には電界方向に液晶分子が配列して透明となる（黒表示／反射電極或いは外付反射板等によるミラー表示）表示特性を有している。このため、画素メモリ回路を内蔵した液晶表示装置に用いた場合、上下左右の隣接画素電極間の間隙で液晶に電圧印加されずに散乱が生じてコントラスト低下するという問題、そして、画素メモリ回路を画素内に設けたことにより開口率が低下するという問題が生じる。【００１０】
そこで、これらの問題が生じないようにするために、画素電極と信号配線等の配線とを部分的に重複させたＳＨＡ（Ｓｕｐｅｒ  Ｈｉｇｈ  Ａｐｅｒｔｕｒｅ）構造を有する表示装置が提案されている。【００１１】
例えば、図１２に示すように、ゲートバスラインＧＬ５０１（走査信号線）とソースバスラインＳＬ５０２（データ信号線）とが直交するように複数配置され、それぞれの交点にスイッチング素子（図示せず）と画素メモリ回路部５０３とが配置され、該画素メモリ回路部５０３それぞれに対応して、画素電極（ＩＴＯ等）５０４及び反射電極（ＡＬ/Ｍｏ等）５０５が設けられた表示装置が考えられる。【００１２】
上記構成の表示装置では、図１３に示すように、画素電極５０４がデータ信号線５０２の一部を覆うように形成された構造となっている。また、画素電極５０４は、画素メモリ回路部５０３に接続されている第１電圧供給配線ＶＬＡ５０６の一部を覆うように形成された構造となっている。【００１３】
しかしながら、上記構造では、携帯電話において時刻表示を行うような低周波駆動（数Ｈｚオーダー）時にアクティブエリア全体で対向反転に同期するフリッカ症状が認識されるという新たな問題が生じる。特に、左右隣接画素間に配置されるデータ信号配線上（図１２に示す領域８００）で顕著なフリッカが認識される。【００１４】
これは、図１２に示すように、上下隣接画素電極５０４間では対向信号の反転周期に同期し、確実に液晶に黒もしくは白電圧が印加される画素メモリ回路５０３からの第１電圧供給配線ＶＬＡ５０６が配置されるのに対して、左右画素電極５０４間には非書込み時にはフレーム単位で信号を切替えないデータ信号線５０２が配置されることで、該当部の液晶にかかる実効電圧が僅かながらでも隣接フレームで変動し、この影響で、領域８００において、低周波であるが故にフリッカとして視認されるためである。【００１５】
従って、本願発明の目的は、フリッカの発生の無い表示品位の高い液晶表示装置を提供することにある。
【課題を解決するための手段】
【００１６】
本発明に係る液晶表示装置は、上記課題を解決するために、アクティブマトリクス基板と対向基板との間に、電圧無印加時に液晶分子の配列が不規則な状態となる第１表示状態と、電圧印加時に液晶分子の配列が規則的な状態となる第２表示状態となる光拡散型液晶を封入してなる液晶表示装置において、上記アクティブマトリクス基板には、表示すべき画像を表す複数の映像信号をそれぞれ伝達するための複数のデータ信号配線と、上記複数のデータ信号配線と交差する複数の走査信号配線と、上記複数のデータ信号配線と上記複数の走査信号配線との交差点にそれぞれ対応してマトリクス状に配置された画素電極と、上記画素電極毎に設けられ、上記データ信号配線によって伝達される映像信号に基づいて、上記第１表示状態を実現するための第１表示データを、第１供給配線を介して取り込むと共に、上記第２表示状態を実現するための第２表示データを、第２供給配線を介して取り込み、それぞれのデータを記憶する表示データ記憶回路とが形成され、上記対向基板には、上記アクティブマトリクス基板の画素電極に対向し、当該画素電極に印加される電圧に同期して対向電圧を上記光拡散型液晶に印加する対向電極が形成され、上記アクティブマトリクス基板上であって、上記画素電極形成面よりも下層の面に隣接画素電極間の間隙を投影して得られる領域のうち、上記走査信号配線と直交する領域から、当該隣接する画素電極の一方側にずらした領域に、上記データ信号配線が形成されていることを特徴としている。【００１７】
上記の構成によれば、データ信号配線が、アクティブマトリクス基板上であって、画素電極形成面よりも下層の面に隣接画素電極間の間隙を投影して得られる領域のうち、走査信号配線と直交する領域から、当該隣接する画素電極の一方側にずらした領域に形成されていることで、上記データ信号配線の少なくとも一部は画素電極に覆われた状態となる。つまり、データ信号配線の少なくとも一部は、画素電極に電気的にシールドされた状態となる。【００１８】
これにより、上記間隙を通して対向電極から印加される対向電圧の上記データ信号配線への影響を低減することができるので、当該間隙における液晶にかかる実効電圧の変動を小さくすることができる。【００１９】
従って、液晶駆動が、数Ｈｚオーダーの低周波駆動であっても、上述のように、走査信号配線の延設方向に隣接する画素電極間に設けられた間隙における液晶にかかる実効電圧の変動が小さいので、上記実効電圧の変動に起因するフリッカの発生を抑制でき、この結果、表示品位を向上させることができる。【００２０】
また、上記間隙を通して対向電極から印加される対向電圧の上記データ信号配線への影響をさらに低減させるためには、以下の構成にするのが好ましい。【００２１】
すなわち、上記データ信号配線が形成される領域は、上記アクティブマトリクス基板上であって、上記画素電極形成面よりも下層の面に隣接画素電極間の間隙を投影して得られる領域のうち、上記走査信号配線と直交する領域と重ならない領域であることが好ましい。【００２２】
これにより、上記間隙を投影した領域にはデータ信号配線が存在しないので、当該間隙を通して対向電極から印加される対向電圧の上記データ信号配線への影響をさらに低減することができ、この結果、当該間隙における液晶にかかる実効電圧の変動をさらに小さくすることができる。【００２３】
さらに、上記アクティブマトリクス基板上であって、上記画素電極形成面よりも下層の面に隣接画素電極間の間隙を投影して得られる領域には、上記第１供給配線または上記第２供給配線の何れかが形成され、上記走査信号配線と直交する領域には、上記第１供給配線または第２供給配線の何れか一方に電気的に接続された共有配線が形成されていることが好ましい。【００２４】
これにより、上記共有配線を、第１供給配線または第２供給配線の何れかに供給される信号と同じ位相の信号が流れることになるので、対向基板の対向電極により印加される信号と同位相または逆位相の何れかになる。このため、隣接した画素電極間に形成される間隙において、散乱によるコントラスト低下の原因となる液晶へ電圧無印加領域を遮蔽し、更には対向基板の対向電極により印加される信号による影響を受け難い。よって、ブラックマトリックス等による対向基板側での遮蔽手段を使うことなく、この間隙におけるフリッカの発生をほぼ無くすことができる。【００２５】
また、上記データ信号配線と上記共有配線とは、上記アクティブマトリクス基板上の同層に形成されていることが好ましい。【００２６】
この場合、データ信号配線と共有配線とを同時に形成することが可能となるので、それぞれの配線を別々に形成した場合よりも液晶表示装置の製造にかかる時間を短縮できる。【００２７】
また、上記第１供給配線、上記第２供給配線、上記共有配線は、それぞれ絶縁膜を介して異なる層に形成されており、上記共有配線は、上記第１供給配線または上記第２供給配線との交点においてコンタクトホールを介して電気的に接続されている。【００２８】
この場合、それぞれの配線がそれぞれ絶縁膜を介して異なる層に形成され、共有配線は、上記第１供給配線または上記第２供給配線との交点においてコンタクトホールを介して電気的に接続されていることで、共有配線と第１供給配線と第２供給配線とは必要最小限の位置において電気的に接続されているだけなので、同層間における配線同士のリークを防止できる。
【発明の効果】
【００２９】
本発明に係る液晶表示装置は、以上のように、アクティブマトリクス基板と対向基板との間に、電圧無印加時に液晶分子の配列が不規則な状態となる第１表示状態と、電圧印加時に液晶分子の配列が規則的な状態となる第２表示状態となる光拡散型液晶を封入してなる液晶表示装置において、上記アクティブマトリクス基板には、表示すべき画像を表す複数の映像信号をそれぞれ伝達するための複数のデータ信号配線と、上記複数のデータ信号配線と交差する複数の走査信号配線と、上記複数のデータ信号配線と上記複数の走査信号配線との交差点にそれぞれ対応してマトリクス状に配置された画素電極と、上記画素電極毎に設けられ、上記データ信号配線によって伝達される映像信号に基づいて、上記第１表示状態を実現するための第１表示データを、第１供給配線を介して取り込むと共に、上記第２表示状態を実現するための第２表示データを、第２供給配線を介して取り込み、それぞれのデータを記憶する表示データ記憶回路とが形成され、上記対向基板には、上記アクティブマトリクス基板の画素電極に対向し、当該画素電極に印加される電圧に同期して対向電圧を上記光拡散型液晶に印加する対向電極が形成され、上記アクティブマトリクス基板上であって、上記画素電極形成面よりも下層の面に隣接画素電極間の間隙を投影して得られる領域のうち、上記走査信号配線と直交する領域から、当該隣接する画素電極の一方側にずらした領域に、上記データ信号配線が形成されていることで、上記データ信号配線の少なくとも一部は画素電極に覆われた状態となる。つまり、データ信号配線の少なくとも一部は、画素電極に電気的にシールドされた状態となる。【００３０】
これにより、上記間隙を通して対向電極から印加される対向電圧の上記データ信号配線への影響を低減することができるので、当該間隙における液晶にかかる実効電圧の変動を小さくすることができる。【００３１】
従って、液晶駆動が、数Ｈｚオーダーの低周波駆動であっても、上述のように、走査信号配線の延設方向に隣接する画素電極間に設けられた間隙における液晶にかかる実効電圧の変動が小さいので、上記実効電圧の変動に起因するフリッカの発生を抑制でき、この結果、表示品位を向上させることができるという効果を奏する。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施形態を示すものであり、液晶表示装置の表示部における画素電極近傍の概略平面図である。
【図２】図１のＡＡ線矢視断面図である。
【図３】図１のＢＢ線矢視断面図である。
【図４】上記液晶表示装置の全体構成を示すブロック図である。
【図５】上記液晶表示装置に備えられた画素メモリ回路部の等価回路図である。
【図６】ゲートバスラインおよびメモリ駆動選択ラインの信号波形図である。
【図７】メモリ内データＭＤの値が「１」である画素について黒表示を行う場合の信号波形図である。
【図８】メモリ内データＭＤの値が「０」である画素について白表示を行う場合の信号波形図である。
【図９】本発明の他の実施形態を示すものであり、液晶表示装置の表示部における画素電極近傍の概略平面図である。
【図１０】図９のＣＣ線矢視断面図である。
【図１１】本発明のさらに他の実施形態を示すものであり、液晶表示装置の表示部における画素電極近傍の概略平面図である。
【図１２】従来の液晶表示装置の表示部における画素電極近傍の概略平面図である。
【図１３】図１２のＺＺ線矢視断面図である。
【発明を実施するための形態】
【００３３】
〔実施の形態１〕
本発明の一実施の形態について説明すれば、以下の通りである。
【００３４】
図４は、本発明の一実施形態に係る液晶表示装置の全体構成を示すブロック図である。
【００３５】
上記液晶表示装置は、図４に示すように、液晶表示パネル１００と表示制御回路２００とを備えている。
【００３６】
上記液晶表示パネル１００には、ソースドライバ（映像信号線駆動回路）３００とゲートドライバ（走査信号線駆動回路）４００ と表示部５００と供給電圧生成回路としてのメモリ駆動用ドライバ６００とが含まれている。
【００３７】
上記表示制御回路２００には、デューティ比設定回路としてのメモリ駆動制御部２０が含まれている。
【００３８】
上記表示部５００には、ソースバスライン（データ信号配線）、ゲートバスライン（走査信号配線）、後述するメモリ駆動選択ライン、第１の電圧供給ライン、第２の電圧供給ライン、第１の電源ライン、および第２の電源ラインが含まれている。なお、ソースバスラインはソースドライバ３００に接続され、ゲートバスラインおよびメモリ駆動選択ラインはゲートドライバ４００に接続され、第１の電圧供給ラインおよび第２の電圧供給ラインはメモリ駆動用ドライバ６００に接続されている。
【００３９】
上記表示部５００は、アクティブマトリクス基板と対向基板との間に、電圧無印加時に液晶分子の配列が不規則な状態となる第１表示状態と、電圧印加時に液晶分子の配列が規則的な状態となる第２表示状態となる光拡散型液晶を封入してなる液晶表示パネルである。
【００４０】
また、上記表示部５００は、ゲートバスラインとソースバスラインとの交差点にそれぞれ対応してマトリクス状に設けられた複数個の画素形成部を含んでいる。各画素形成部は、表示すべき画像に応じた電圧を後述の液晶容量に印加するための画素電極と、上記複数の画素形成部に共通的に設けられた対向電極である共通電極と、上記複数の画素形成部に共通的に設けられ画素電極と共通電極との間に挟持された液晶層とからなる。
【００４１】
また、上記表示部５００は、カラー表示を行うカラータイプの場合、Ｒ（Ｒｅｄ：赤色）用、Ｇ（Ｇｒｅｅｎ：緑色）用、およびＢ（Ｂｌｕｅ：青色）用の３つのサブ画素からなる画素（以下、「画素ユニット」と称する）毎に１ビットのデータの保持が可能な記憶回路としての画素メモリ回路が設けられている。
【００４２】
さらに、上記表示部５００は、モノクローム表示を行う白黒タイプの場合、カラータイプの各色の画素ピッチ（サブ画素ピッチ）の３倍の画素ピッチとなる画素毎に上記画素メモリ回路が設けられている。
【００４３】
なお、本実施形態に係る液晶表示装置は、ノーマリーホワイト型のカラータイプであるものとして説明する。
【００４４】
本実施形態に係る液晶表示装置においては、駆動方法が「通常駆動」と「メモリ駆動」とで切り替えられる。ここで、「通常駆動」とは、液晶表示装置において一般的に行われている駆動方法であって、各ソースバスラインに印加される映像信号に基づいて液晶容量への書き込み（電圧の印加）を行う方法である。一方、「メモリ駆動」とは、画素メモリ回路に保持されたデータに基づいて液晶容量への書き込みを行う方法である。なお、以下において、通常駆動時の表示状態を「第１の表示モード」といい、メモリ駆動時の表示状態を「第２の表示モード」という。
【００４５】
上記表示制御回路２００は、外部から送られる画像データＤＡＴと表示モード指示信号Ｍとを受け取り、デジタル映像信号ＤＶと、表示部５００における画像表示を制御するためのソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、ラッチストローブ信号ＬＳ、ゲートスタートパルス信号ＧＳＰ、ゲートクロック信号ＧＣＫ、第１の供給電圧制御信号ＳＡＬ、第２の供給電圧制御信号ＳＢＬ、およびメモリ駆動制御信号ＳＳＥＬとを出力する。
【００４６】
上記ソースドライバ３００は、表示制御回路２００から出力されたデジタル映像信号ＤＶ、ソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、およびラッチストローブ信号ＬＳを受け取り、各ソースバスラインに駆動用の映像信号を印加する。
【００４７】
上記ゲートドライバ４００は、通常駆動時には、各ゲートバスラインを１水平走査期間ずつ順次に選択するために、表示制御回路２００から出力されたゲートスタートパルス信号ＧＳＰとゲートクロック信号ＧＣＫとに基づいて、アクティブな走査信号の各ゲートバスラインへの印加を１垂直走査期間を周期として繰り返す。
【００４８】
通常駆動からメモリ駆動に切り替わる際には、ゲートドライバ４００は、各ゲートバスラインを１水平走査期間ずつ順次に選択するために、表示制御回路２００から出力されたゲートスタートパルス信号ＧＳＰとゲートクロック信号ＧＣＫとに基づいて、アクティブな走査信号を各ゲートバスラインに順次に印加するとともに、各メモリ駆動選択ラインを１水平走査期間ずつ順次に選択するために、表示制御回路２００から出力されたメモリ駆動制御信号ＳＳＥＬとゲートクロック信号ＧＣＫとに基づいて、アクティブな信号を各メモリ駆動選択ラインに順次に印加する。メモリ駆動時には、ゲートドライバ４００は、各ゲートバスラインへのアクティブな走査信号の印加を停止し、全てのメモリ駆動選択ラインＳＥＬ１〜ＳＥＬｍにアクティブな信号を印加する。
【００４９】
上記メモリ駆動用ドライバ６００は、表示制御回路２００から出力された第１の供給電圧制御信号ＳＬＡおよび第２の供給電圧制御信号ＳＬＢに基づいて、第１の電圧供給ラインおよび第２の電圧供給ラインに電圧信号（ＶＬＡ，ＶＬＢ）を印加する。
【００５０】
上記の電圧信号ＶＬＡは、対向電極に印加される対向電圧と逆位相の電圧信号であり、上記の電圧信号ＶＬＢは、対向電極に印加される対向電圧と同位相の電圧信号である。
【００５１】
ここで、上記表示部５００の画素電極近傍の構造について図１〜図３を参照しながら以下に説明する。
【００５２】
図１は、表示部５００における画素電極近傍の概略平面を示している。なお、この図では、説明の便宜上、対向電極を省略している。
【００５３】
上記表示部５００は、図１に示すように、ゲートバスラインＧＬ５０１（走査信号配線）とソースバスラインＳＬ５０２（データ信号配線）とが直交するように複数配置され、それぞれの交点にスイッチング素子（図示せず）と画素メモリ回路部５０３（表示データ記憶回路）とが配置されたアクティブマトリクス基板を備えている。上記各ソースバスラインＳＬ５０２には、表示すべき画像を表す複数の映像信号がそれぞれ伝達されるようになっている。なお、上記表示部５００は、図１において図示しないが、上記アクティブマトリクス基板に対向して配置される対向基板も備えている。
【００５４】
上記画素メモリ回路部５０３それぞれに対応して、画素電極（ＩＴＯ等）５０４及び反射電極（Ａｌ／Ｍо等）５０５が設けられている。
【００５５】
上記画素メモリ回路部５０３には、上記ゲートバスラインＧＬ５０１及びソースバスラインＳＬ５０２の他に、上述したメモリ駆動用ドライバ６００からの電圧信号（ＶＬＡ，ＶＬＢ）が供給される第１電圧供給配線ＶＬＡ５０６及び第２電圧供給配線ＶＬＢ５０７が接続されている。これら第１電圧供給配線ＶＬＡ５０６及び第２電圧供給配線ＶＬＢ５０７は、それぞれゲートバスラインＧＬ５０１に平行に設けられており、第１電圧供給配線ＶＬＡ５０６は、画素電極５０４間に設けられ、第２電圧供給配線ＶＬＢ５０７は、画素電極５０４に覆われる位置に設けられている。
【００５６】
上記第１電圧供給配線ＶＬＡ５０６は、上記電圧信号ＶＬＡ（第１表示データ）を上記メモリ駆動用ドライバ６００から画素メモリ回路部５０３に供給する第１の電圧供給ライン（第１供給配線）に相当し、上記第２電圧供給配線ＶＬＢ５０７は、上記電圧信号ＶＬＢ（第２表示データ）を上記メモリ駆動用ドライバ６００から画素メモリ回路部５０３に供給する第２の電圧供給ライン（第２供給配線）に相当する。
【００５７】
上記画素メモリ回路部５０３は、上述のように、上記画素電極５０４毎に設けられ、上記ソースバスラインＳＬ５０２によって伝達される映像信号に基づいて、上記表示部５００における第１表示状態を実現するための第１表示データである電圧信号ＶＬＡを、第１供給配線である第１電圧供給配線ＶＬＡ５０６を介して取り込むと共に、上記表示部５００における第２表示状態を実現するための第２表示データである電圧信号ＶＬＢを、第２供給配線である第２電圧供給配線ＶＬＡ５０７を介して取り込み、それぞれのデータを記憶するようになっている。
【００５８】
通常、ソースバスラインＳＬ５０２は、図１２に示すように、画素電極５０４と画素電極５０４との間に設けられる間隙８００をアクティブマトリクス基板に投影した領域に形成されている。
【００５９】
しかしながら、本実施の形態では、ソースバスラインＳＬ５０２は、図１に示すように、画素電極５０４と画素電極５０４との間に設けられる間隙に対応する位置から少しずらして、一方の画素電極５０４で覆われる位置に形成されている。すなわち、上記アクティブマトリクス基板上であって、上記画素電極形成面よりも下層の面に隣接画素電極５０４間の間隙を投影して得られる領域のうち、上記ゲートバスラインＧＬ５０１と直交する領域から、当該隣接する画素電極５０４の一方側にずらした領域に、上記ソースバスラインＳＬ５０２が形成されている。
【００６０】
上記ソースバスラインＳＬ５０２の代わりに、画素電極５０４と画素電極５０４との間には、共有電圧供給配線５０８（共有配線）が形成されている。上記共有電圧供給配線５０８は、上記第１電圧供給配線ＶＬＡ５０６と交差する位置においてコンタクトホール５０９により電気的に接続されている。
【００６１】
図２は、図１のＡＡ線矢視断面を示している。
【００６２】
上記共有電圧供給配線５０８は、図２に示すように、隣接する画素電極５０４・５０４の端部５０４ａ・５０４ａ間の距離Ｘよりも幅広に形成され、且つ、上記ソースバスラインＳＬ５０２と同じ層（同層）に形成されている。なお、上記共有電圧供給配線５０８は、導電性を有する材料であればどのような材料の配線であってもよく、特に、メタル配線であることが好ましい。
【００６３】
上記共有電圧供給配線５０８及びソースバスラインＳＬ５０２と上記画素電極５０４との間には、ＳＨＡ構造を形成するための樹脂膜（ＪＡＳ）５１０が形成されている。
【００６４】
さらに、アクティブマトリクス基板側に設けられた上記画素電極５０４上の反射電極５０５と、対向基板側に設けられ、当該画素電極５０４に印加される電圧に同期して対向電圧を後述する光拡散型液晶に印加する対向電極５１１との間に、光散乱型液晶からなる液晶層５１２が形成されている。この光散乱型液晶は、電圧無印加状態で液晶の配向方向がバラバラになり光を拡散させて白表示を行い、電圧印加状態で液晶の配向を規制することで黒表示（反射電極或いは外付反射板等によるミラー表示）を行うようになっている。
【００６５】
図３は、図１のＢＢ線矢視断面を示している。
【００６６】
上記共有電圧供給配線５０８は、図３に示すように、当該データ信号線５０２よりも下層に設けられている第１電圧供給配線ＶＬＡ５０６に対して、コンタクトホール５０９を介して電気的に接続されている。なお、共有電圧供給配線５０８の下層にも層間絶縁膜（ＳｉО２等）５１３が形成されている。
【００６７】
このように、上記共有電圧供給配線５０８は、上記第１電圧供給配線ＶＬＡ５０６と電気的に接続されるようになるので、画素電極５０４の周囲は、同じ電圧信号ＶＬＡが印加されることになる。つまり、画素電極５０４の周囲は、上記の対向電極５１１に印加される対向電圧と逆位相の電圧信号が供給された状態となる。
【００６８】
ここで、上記画素メモリ回路部５０３の詳細な構成について説明する。
【００６９】
図５は、画素メモリ回路部５０３の詳細な構成を示す等価回路図である。
【００７０】
上記画素メモリ回路部５０３は、Ｐ型ＴＦＴとＮ型ＴＦＴとからなるＣＭＯＳスイッチＳＷＭ１およびＳＷＭ２と、Ｎ型ＴＦＴで実現されるスイッチＳＷＭ４およびＳＷＭ６と、Ｐ型ＴＦＴで実現されるスイッチＳＷＭ３、ＳＷＭ５、およびＳＷＭ７とを備えている。
【００７１】
上記スイッチＳＷＭ３およびＳＷＭ５のソース端子は、第１の電源ラインＶＬＣＨと接続されている。一方、スイッチＳＷＭ４およびＳＷＭ６のソース端子は、第２の電源ラインＶＬＣＬと接続されている。スイッチＳＷＭ７のゲート端子は、ゲートバスラインＧＬ５０１と接続されている。スイッチＳＷＭ３とＳＷＭ４とからなる回路およびスイッチＳＷＭ５とＳＷＭ６とからなる回路はインバータ回路として機能し、スイッチＳＷＭ７はトランスファゲートとして機能している。以上のような構成により、スイッチＳＷＭ３、ＳＷＭ４、ＳＷＭ５、ＳＷＭ６、およびＳＷＭ７からなる回路は、１ビットのデータを保持するデータ保持回路５５９として機能している。
【００７２】
上記スイッチＳＷＭ１については、入力端子は第１電圧供給配線ＶＬＡ５０６と接続され、出力端子はスイッチＳＷＲ３のソース端子とスイッチＳＷＭ２の出力端子とに接続されている。スイッチＳＷＭ２については、入力端子は第２電圧供給配線ＶＬＢ５０７と接続され、出力端子はスイッチＳＷＲ３のソース端子とスイッチＳＷＭ１の出力端子とに接続されている。
【００７３】
上記スイッチＳＷＭ１のＮ型ＴＦＴのゲート端子は、スイッチＳＷＲ４のドレイン端子とデータ保持回路５５９とに接続されている。スイッチＳＷＭ１のＰ型ＴＦＴのゲート端子は、スイッチＳＷＭ２のＮ型ＴＦＴのゲート端子とデータ保持回路５５９とに接続されている。スイッチＳＷＭ２のＮ型ＴＦＴのゲート端子は、スイッチＳＷＭ１のＰ型ＴＦＴのゲート端子とデータ保持回路５５９とに接続されている。スイッチＳＷＭ２のＰ型ＴＦＴのゲート端子は、データ保持回路５５９に接続されている。
【００７４】
次に、本実施形態における駆動方法について説明する。なお、本実施形態に係る液晶表示装置にはｍ本のゲートバスラインが設けられているものとして説明する。図６は、１行目、２行目、３行目、ｍ行目のゲートバスラインＧＬ１、ＧＬ２、ＧＬ３、ＧＬｍ、および１行目、２行目、３行目、ｍ行目のメモリ駆動選択ラインＳＥＬ１、ＳＥＬ２、ＳＥＬ３、ＳＥＬｍの信号波形図である。本実施形態においては、上述のとおり、第１の表示モードのための通常駆動と第２の表示モードのためのメモリ駆動との切り替えが行われる。この切り替えは、外部から表示制御回路２００に送られる表示モード指示信号Ｍに基づいて行われる。以下、通常駆動時の駆動方法、通常駆動からメモリ駆動に切り替える際の駆動方法、およびメモリ駆動時の駆動方法について順に説明する。
【００７５】
まず、通常駆動時の駆動方法について説明する。
【００７６】
図６において、時点ｔ０から時点ｔ１までは通常駆動が行われている。通常駆動時には、図６（ａ）〜（ｄ）に示すように、各ゲートバスラインＧＬ１〜ＧＬｍに順次に所定の期間ずつアクティブな信号が与えられる。一方、通常駆動時には、メモリ駆動選択ラインＳＥＬ１〜ＳＥＬｍにアクティブな信号が与えられることはない。
【００７７】
ここで、或る画素ユニットに着目すると、当該画素ユニットに対応して設けられているゲートバスラインＧＬにアクティブな信号が印加されると、スイッチＳＷＲ１がオン状態になる。通常駆動時にはメモリ駆動選択ラインＳＥＬにアクティブな信号が与えられることはないので、スイッチＳＷＲ２はオン状態、スイッチＳＷＲ３およびＳＷＲ４はオフ状態になる。これにより、ソースバスラインＳＬ５０２にそれぞれ印加されている映像信号に基づいて、液晶容量５５１Ｒへの書き込みが行われる。このようにして、１フレーム期間内に全ての画素ユニットについて液晶容量５５１Ｒへの映像信号の書き込みが行われ、表示部５００に所望の画像が表示される。
【００７８】
なお、図５では、ＲＧＢの画素のうち、Ｒ画素について図示されているので、上記の説明においては、Ｒ画素の駆動についてのみ説明したが、Ｇ画素、Ｂ画素についてもＲ画素と同様に駆動するものとする。
【００７９】
次に、通常駆動からメモリ駆動に切り替わる際の駆動方法について説明する。
【００８０】
図６において、時点ｔ１から時点ｔ２までの期間には、通常駆動からメモリ駆動に切り替えるための駆動が行われている。この期間には、図６の（ａ）〜（ｄ）に示すように、各ゲートバスラインＧＬ１〜ＧＬｍに順次に所定の期間ずつアクティブな信号が与えられるとともに、図６の（ｅ）〜（ｈ）に示すように、各メモリ駆動選択ラインＳＥＬ１〜ＳＥＬｍに順次に所定の期間ずつアクティブな信号が与えられる。
【００８１】
ここで、或る画素ユニットに着目すると、当該画素ユニットに対応して設けられているゲートバスラインＧＬにアクティブな信号が印加され、かつ、当該画素ユニットに対応して設けられているメモリ駆動選択ラインＳＥＬにアクティブな信号が印加されると、スイッチＳＷＲ１はオン状態、スイッチＳＷＲ２はオフ状態、スイッチＳＷＲ３はオン状態になる。また、スイッチＳＷＲ４はオン状態になる。これにより、ソースバスラインＳＬに印加されている映像信号が画素メモリ回路５０３に与えられ、当該映像信号はメモリ内データＭＤとして画素メモリ回路５０３内のデータ保持回路５５９に格納される。
【００８２】
このようにして、時点ｔ１から時点ｔ２までの期間に、全ての画素ユニットについて画素メモリ回路５０３にメモリ内データＭＤが格納される。なお、以下においては、映像信号を２値化した場合（論理レベルがハイレベルのデータと論理レベルがローレベルのデータとに分けた場合）に、その論理レベルがハイレベルであればメモリ内データＭＤとして「１」が画素メモリ回路５０３に格納され、当該論理レベルがローレベルであればメモリ内データＭＤとして「０」が画素メモリ回路５０３に格納されるものとして説明する。
【００８３】
続いて、メモリ駆動時の駆動方法について説明する。
【００８４】
図６において、時点ｔ２から時点ｔ３まではメモリ駆動が行われている。メモリ駆動時には、図６の（ａ）〜（ｄ）に示すように、ゲートバスラインＧＬ１〜ＧＬｍにアクティブな信号が与えられることはない。このため、この期間中には、スイッチＳＷＲ１は常にオフ状態となる。このように、スイッチＳＷＲ１はオフ状態になるので、メモリ駆動が行われている期間中にメモリ内データＭＤの値がソースバスラインＳＬによって供給される映像信号の影響を受けることはない。
【００８５】
一方、この期間中、図６の（ｅ）〜（ｈ）に示すように、全てのメモリ駆動選択ラインＳＥＬ１〜ＳＥＬｍにアクティブな信号が与えられる。このため、メモリ駆動が行われている期間中には、スイッチＳＷＲ２、ＳＷＧ２、およびＳＷＢ２は常にオフ状態となり、スイッチＳＷＲ３、ＳＷＧ３、およびＳＷＢ３は常にオン状態となる。これにより、画素メモリ回路５０３内のスイッチＳＷＭ１の出力端子またはスイッチＳＷＭ２の出力端子から出力される電圧信号に基づいて、液晶容量５５１Ｒへの書き込みが行われる。このように、メモリ駆動時には、液晶容量５５１Ｒには共通の電圧信号に基づいて書き込みが行われる。このため、メモリ駆動時には、白黒表示が行われる。以下、メモリ駆動について、例を挙げて詳しく説明する。
【００８６】
図７は、メモリ内データＭＤの値が「１」である画素ユニットについて黒表示を行う場合の信号波形図である。ところで、直流電圧の印加による液晶の劣化を防ぐため、共通電極５５２については、通常駆動時においてもメモリ駆動時においても、反転駆動が行われる。すなわち、共通電極５５２の電位Ｖｃｏｎｔは、所定の間隔で高電位と低電位とに切り替えられている。
【００８７】
上記データ保持回路５５９内のスイッチＳＷＭ３〜ＳＷＭ７のオン／オフ状態に着目すると、メモリ内データＭＤが「１」の時、スイッチＳＷＭ３はオフ状態となり、スイッチＳＷＭ４はオン状態となる。このため、スイッチＳＷＭ４を介して、第２の電源ラインＶＬＣＬからデータ保持回路５５９内に低電位の電源電圧が与えられる。これにより、スイッチＳＷＭ５はオン状態となり、スイッチＳＷＭ６はオフ状態となる。その結果、スイッチＳＷＭ５を介して、第１の電源ラインＶＬＣＨからデータ保持回路５５９内に高電位の電源電圧が与えられる。また、上述のようにメモリ駆動時にはゲートバスラインＧＬにアクティブな信号が与えられることはないので、スイッチＳＷＭ７については、メモリ内データＭＤの値にかかわらずオン状態となっている。このため、メモリ駆動が行われている期間中、メモリ内データＭＤの値は保持される。
【００８８】
以上のように、スイッチＳＷＭ４を介してデータ保持回路５５９内に低電位の電源電圧が与えられるので、スイッチＳＷＭ１のＰ型ＴＦＴはオン状態となり、スイッチＳＷＭ２のＮ型ＴＦＴはオフ状態となる。一方、スイッチＳＷＭ５を介してデータ保持回路５５９内に高電位の電源電圧が与えられ、かつ、スイッチＳＷＭ７がオン状態となっているので、スイッチＳＷＭ１のＮ型ＴＦＴはオン状態となり、スイッチＳＷＭ２のＰ型ＴＦＴはオフ状態となる。これにより、スイッチＳＷＭ１はオン状態となり、スイッチＳＷＭ２はオフ状態となる。その結果、第１電圧供給配線ＶＬＡ５０６から与えられる電圧（以下、「第１の供給電圧」と称する）ＶＬＡがサブ画素の画素電極５５５Ｒ（図示しないが他のＧ画素、Ｂ画素についても同様）に印加される。
【００８９】
なお、本実施形態においては、図７の（ｂ）および（ｃ）に示すように、共通電極５５２の電位Ｖｃｏｎｔが高電位側に設定されている時（期間Ｔ１１）には第１の供給電圧ＶＬＡの電位は低電位側に設定され、共通電極５５２の電位Ｖｃｏｎｔが低電位側に設定されている時（期間Ｔ１２）には第１の供給電圧ＶＬＡの電位は高電位側に設定されている。このため、液晶容量５５１Ｒには常に高い電圧が印加され、当該液晶容量５５１Ｒを含む画素ユニットについては黒表示が行われる。
【００９０】
図８は、メモリ内データＭＤの値が「０」である画素について白表示を行う場合の信号波形図である。データ保持回路５５９内のスイッチＳＷＭ３〜ＳＷＭ７のオン／オフ状態に着目すると、メモリ内データＭＤが「０」の時、スイッチＳＷＭ３はオン状態となり、スイッチＳＷＭ４はオフ状態となる。このため、スイッチＳＷＭ３を介して、第１の電源ラインＶＬＣＨからデータ保持回路５５９内に高電位の電源電圧が与えられる。これにより、スイッチＳＷＭ５はオフ状態となり、スイッチＳＷＭ６はオン状態となる。その結果、スイッチＳＷＭ６を介して、第２の電源ラインＶＬＣＬからデータ保持回路５５９内に低電位の電源電圧が与えられる。なお、スイッチＳＷＭ７については、メモリ内データＭＤの値が「１」の時と同様、オン状態となっている。このため、メモリ駆動が行われている期間中、メモリ内データＭＤの値は保持される。
【００９１】
以上のように、スイッチＳＷＭ３を介してデータ保持回路５５９内に高電位の電源電圧が与えられるので、スイッチＳＷＭ１のＰ型ＴＦＴはオフ状態となり、スイッチＳＷＭ２のＮ型ＴＦＴはオン状態となる。一方、スイッチＳＷＭ６を介してデータ保持回路５５９内に低電位の電源電圧が与えられ、かつ、スイッチＳＷＭ７がオン状態となっているので、スイッチＳＷＭ１のＮ型ＴＦＴはオフ状態となり、スイッチＳＷＭ２のＰ型ＴＦＴはオン状態となる。これにより、スイッチＳＷＭ１はオフ状態となり、スイッチＳＷＭ２はオン状態となる。その結果、第２電圧供給配線ＶＬＢ５０７から与えられる電圧信号（以下、「第２の供給電圧」と称する）ＶＬＢがサブ画素の画素電極５５５Ｒ（図示しないが他のＧ画素、Ｂ画素についても同様）に印加される。
【００９２】
本実施形態においては、図８の（ｂ）および（ｄ）に示すように、共通電極５５２の電位Ｖｃｏｎｔが高電位側に設定されている時（期間Ｔ２１）には第２の供給電圧ＶＬＢの電位は高電位側に設定され、共通電極５５２の電位Ｖｃｏｎｔが低電位側に設定されている時（期間Ｔ２２）には第２の供給電圧ＶＬＢの電位は低電位側に設定されている。このため、液晶容量５５１Ｒには常に低い電圧が印加され、当該液晶容量５５１Ｒを含む画素ユニットについては白表示が行われる。
【００９３】
以上のように、上記構成の液晶表示装置によれば、ソースバスラインＳＬ５０２が画素電極５０４により電気的にシールドされているので、対向基板の対向電極から印加される対向電圧の当該ソースバスラインＳＬ５０２への影響を低減することができる。これにより、隣接画素電極５０４の間隙における液晶にかかる実効電圧の変動を小さくすることができる実効電圧の変動に起因するフリッカの発生を抑制でき、この結果、表示品位を向上させることができる。
【００９４】
しかも、本来、ソースバスラインＳＬ５０２が形成されるべき、画素電極５０４と画素電極５０４との間には、共有電圧供給配線５０８が形成されており、上記共有電圧供給配線５０８は、上記第１電圧供給配線ＶＬＡ５０６と交差する位置においてコンタクトホール５０９により電気的に接続されている。
【００９５】
これにより、共有電圧供給配線５０８に流れる信号は、第１電圧供給配線ＶＬＡ５０６と同じ信号、すなわち対向電極から印加される対向信号と逆位相の信号となり、隣接した画素電極５０４間に形成される間隙は黒表示となる。従って、フリッカの発生をほぼ無くすことができるので、液晶表示装置における低周波数駆動時の表示品位を向上させることができる。
【００９６】
〔実施の形態２〕
本発明の他の実施形態について説明すれば、以下の通りである。
【００９７】
なお、前記実施形態１において画素電極５０４の周囲に第１電圧信号ＶＬＡを印加する構成としたが、本実施の形態に係る液晶表示装置では、画素電極５０４の周囲に第２電圧信号ＶＬＢを印加する構成について説明する。
【００９８】
図９は、表示部５００における画素電極近傍の概略平面を示している。なお、この図では、説明の便宜上、対向電極を省略している。
【００９９】
ここで、本実施形態において前記実施形態１と異なる点は、共有電圧供給配線５０８が第１電圧供給配線ＶＬＡ５０６ではなく、第２電圧供給配線ＶＬＢ５０７に接続されている点である。これ以外の構成については、前記実施形態１と同じであるので、各部材についての詳細な説明は省略する。
【０１００】
図１０は、図９のＣＣ線矢視断面を示している。
【０１０１】
上記共有電圧供給配線５０８は、図１０に示すように、当該データ信号線５０２よりも下層に設けられている第２電圧供給配線ＶＬＢ５０７に対して、コンタクトホール５２０を介して電気的に接続されている。なお、共有電圧供給配線５０８の下層にも層間絶縁膜（ＳｉО２等）５１３が形成されている。
【０１０２】
このように、上記共有電圧供給配線５０８は、上記第２電圧供給配線ＶＬＢ５０７と電気的に接続されるようになるので、画素電極５０４の周囲は、同じ電圧信号ＶＬＢが印加されることになる。つまり、画素電極５０４の周囲は、上記の対向電極５１１に印加される対向電圧と同位相の電圧信号が供給された状態となる。
【０１０３】
以上のように、上記構成の液晶表示装置によれば、ソースバスラインＳＬ５０２が画素電極５０４により電気的にシールドされているので、対向基板の対向電極から印加される対向電圧の当該ソースバスラインＳＬ５０２への影響を低減することができる。これにより、隣接画素電極５０４の間隙における液晶にかかる実効電圧の変動を小さくすることができる実効電圧の変動に起因するフリッカの発生を抑制でき、この結果、表示品位を向上させることができる。
【０１０４】
しかも、本来、ソースバスラインＳＬ５０２が形成されるべき、画素電極５０４と画素電極５０４との間には、共有電圧供給配線５０８が形成されており、上記共有電圧供給配線５０８は、上記第２電圧供給配線ＶＬＡ５０７と交差する位置においてコンタクトホール５２０により電気的に接続されている。
【０１０５】
これにより、共有電圧供給配線５０８に流れる信号は、第２電圧供給配線ＶＬＡ５０７と同じ信号、すなわち対向電極から印加される対向信号と同位相の信号となり、隣接した画素電極５０４間に形成される間隙は白表示となる。従って、フリッカの発生をほぼ無くすことができるので、液晶表示装置における低周波数駆動時の表示品位を向上させることができる。
【０１０６】
以上の実施形態１，２においては、何れも、図１または図９に示すように、画素メモリ回路部５０３に接続されている、第１電圧供給配線ＶＬＡ５０６及び第２電圧供給配線ＶＬＢ５０７が走査信号線５０１と平行に配置された構造となっている。これは、カラータイプのようにＲＧＢの３つのサブ画素で一つの画素を形成する場合のように、表示部５００における左右(データ信号線と直行する)方向の画素ピッチが小さいときに、開口率及び各配線におけるライン／スペースを確保するために、画素メモリ回路部５０３の長手方向をデータ信号線５０２と平行となるように配置しているためである。
【０１０７】
従って、白黒タイプのように、左右(データ信号線と直行する)方向の画素ピッチがカラータイプの画素ピッチよりも大きい（３倍）には、画素メモリ回路部５０３の長手方向を走査信号線５０１と平行となるように配置した構造としてもよい。この場合、例えば図１１に示すように、画素メモリ回路部５０３に接続されている、第１電圧供給配線ＶＬＡ５０６及び第２電圧供給配線ＶＬＢ５０７がデータ信号線５０２と平行に配置された構造となる。
【０１０８】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１０９】
液晶表示装置の表示モードの一つとして、メモリ機能を使用した表示モードを採用した場合に生じるフリッカの発生が抑制できるので、メモリ機能を使用するような表示モードが必要な液晶表示装置を備えた携帯電話機等の携帯端末、電子機器にも適用できる。
【符号の説明】
【０１１０】
２０  メモリ駆動制御部
１００  液晶表示パネル
２００  表示制御回路
３００  ソースドライバ
４００  ゲートドライバ
５００  表示部
５０２  データ信号線
５０３  画素メモリ回路部
５０４  画素電極
５０４ａ  端部
５０５  反射電極
５０８  共有電圧供給配線
５０９  コンタクトホール
５１０  樹脂膜
５１１  対向電極
５１２  液晶層
５１３  層間絶縁膜
５２０  コンタクトホール
５５１  液晶容量
５５２  共通電極
５５５Ｒ  画素電極
５５９  データ保持回路
６００  メモリ駆動用ドライバ
【図１】
2010035548.tif 000003
【図２】
2010035548.tif 000004
【図３】
2010035548.tif 000005
【図４】
2010035548.tif 000006
【図５】
2010035548.tif 000007
【図６】
2010035548.tif 000008
【図７】
2010035548.tif 000009
【図８】
2010035548.tif 000010
【図９】
2010035548.tif 000011
【図１０】
2010035548.tif 000012
【図１１】
2010035548.tif 000013
【図１２】
2010035548.tif 000014
【図１３】
2010035548.tif 000015
【国際調査報告】
2010035548.tif 000016
2010035548.tif 000017
2010035548.tif 000018
2010035548.tif 000019