(57)【要約】  オフセット除去回路（１０）は、除去回路（１）と、除去回路（２）とを備える。除去回路（１）は、入力電圧Ｖｉｎからオフセット電圧をディジタル的に除去する。除去回路（２）は、除去回路（１）によってオフセット電圧が除去された電圧からオフセット電圧をアナログ的に除去する。そして、除去回路（２）は、そのオフセット電圧を除去した電圧を差動増幅器（２０）の反転入力端子へ出力する。
2010013295.tif 000002
【特許請求の範囲】
【請求項１】
複数の差動増幅器における特性のバラツキに起因して発生するオフセット電圧を除去するオフセット除去回路であって、
前記差動増幅器の非反転入力端子に接続され、前記差動増幅器への入力電圧から前記オフセット電圧を第１の精度で除去する第１の除去回路と、
前記差動増幅器の反転入力端子に接続され、前記第１の除去回路によって前記オフセット電圧が除去された電圧から前記オフセット電圧を前記第１の精度よりも高い第２の精度で除去する第２の除去回路とを備えるオフセット除去回路。
【請求項２】
前記第１の除去回路は、前記入力電圧からディジタル的に前記オフセット電圧を除去し、
前記第２の除去回路は、前記オフセット電圧が除去された電圧からアナログ的に前記オフセット電圧を除去する、請求の範囲第１項に記載のオフセット除去回路。
【請求項３】
前記第１の除去回路は、前記第２の除去回路の停止時に、前記入力電圧からディジタル的に前記オフセット電圧を除去し、
前記第２の除去回路は、前記第１の除去回路の停止時に、前記オフセット電圧が除去された電圧からアナログ的に前記オフセット電圧を除去する、請求の範囲第２項に記載のオフセット除去回路。
【請求項４】
前記第１の除去回路は、
前記非反転入力端子と接地ノードとの間に並列に接続され、抵抗が相互に異なる複数のＭＯＳトランジスタと、
前記複数のＭＯＳトランジスタをディジタル信号によってオン／オフし、前記入力電圧を前記差動増幅器の出力電圧が反転するまで階段的に低下させる制御回路とを含み、
前記第２の除去回路は、前記反転入力端子と前記制御電圧を受ける制御ノードとの間に接続され、前記差動増幅器の出力電圧から前記制御電圧を減算した電圧が印加される容量を含む、請求の範囲第２項に記載のオフセット除去回路。
【請求項５】
前記制御回路は、ディジタル値が最小値から上昇するように前記ディジタル信号を複数のＭＯＳトランジスタへ出力する、請求の範囲第３項に記載のオフセット除去回路。
【請求項６】
予め記憶された複数の参照データの各々と入力された検索データとの比較を並列に実行し、各比較結果に応じた電流値を有する複数の比較電流信号を生成するメモリアレイ部と、
前記複数の比較電流信号を電圧に変換し増幅するＷＬＡ（Ｗｉｎｎｅｒ  Ｌｉｎｅ−ｕｐ  Ａｍｐｌｉｆｉｅｒ）回路と、
前記ＷＬＡ回路からの出力をさらに増幅するＷＴＡ（Ｗｉｎｎｅｒ  Ｔａｋｅ  Ａｌｌ）回路とを備え、
前記ＷＬＡ回路は、
前記複数の比較電流信号に対応して設けられ、対応する比較電流信号を比較電圧信号に変換する複数の電流電圧変換回路と、
前記複数の電流電圧変換回路に対応して設けられ、対応する電流電圧変換回路からの比較電圧信号を一方の入力に受ける複数の差動増幅回路と、
前記複数の比較電圧信号のうちの最小または最大電圧に追従する制御電圧を前記複数の差動増幅回路の出力から生成し、その生成した制御電圧を前記複数の差動増幅回路の他方の入力に共通に与える制御回路とを含み、
前記複数の差動増幅器回路の各々は、
対応する電流電圧変換回路からの比較電圧信号を増幅して出力する差動増幅器と、
前記差動増幅器の非反転入力端子に接続され、前記複数の差動増幅回路における特性のバラツキに起因して発生するオフセット電圧を前記比較電圧信号から第１の精度で除去する第１の除去回路と、
前記差動増幅器の反転入力端子に接続され、前記第１の除去回路によって前記オフセット電圧が除去された比較電圧信号に基づいて前記オフセット電圧を前記第１の精度よりも高い第２の精度で除去する第２の除去回路とを含む、連想メモリ。
【請求項７】
複数の差動増幅器における特性のバラツキに起因して発生するオフセット電圧を入力電圧から第１の精度で除去する第１のステップと、
前記第１のステップにおいて、オフセット電圧が除去された電圧からオフセット電圧を前記第１の精度よりも高い第２の精度で除去する第２のステップとを備えるオフセット電圧の除去方法。
【請求項８】
前記第１のステップにおいて、前記オフセット電圧は、ディジタル的に除去され、
前記第２のステップにおいて、前記オフセット電圧は、アナログ的に除去される、請求の範囲第７項に記載のオフセット電圧の除去方法。
【請求項９】
前記第１のステップは、前記第２のステップの停止時に実行され、
前記第２のステップは、前記第１のステップの停止時に実行される、請求の範囲第８項に記載のオフセット電圧の除去方法。
【請求項１０】
前記第１のステップは、
ディジタル値に応じてオンされるＭＯＳトランジスタによって差動増幅器の非反転入力端子に接続される入力線上の電流を接地ノードへ流して前記入力線上の電圧を階段的に低下させる第１のサブステップと、
前記差動増幅器の出力電圧が反転したか否かを判定する第２のサブステップと、
前記差動増幅器の出力電圧が反転していないと判定されたとき、上昇させたディジタル値に応じてオンされるＭＯＳトランジスタによって前記入力線上の電流を接地ノードへ流して前記入力線上の電圧を階段的に低下させる第３のサブステップと、
前記差動増幅器の出力電圧が反転するまで、前記第３のサブステップを繰返し実行する第４のサブステップとを含む、請求の範囲第８項に記載のオフセット電圧の除去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、オフセット電圧を除去するオフセット除去回路、それを備えた連想メモリおよびオフセット電圧の除去方法に関するものである。
【背景技術】
【０００２】
近年、情報処理技術、特に、画像圧縮・画像認識の分野においては、最小距離検索機能を持つ連想メモリが注目されている。連想メモリは、知的情報処理で必要となる物体認識のためのパターンマッチングやコードブックと呼ばれるデータ群を利用したデータ圧縮に非常に有効である。【０００３】
連想メモリは、入力されたデータ列（検索データ）に対して連想メモリ内にある複数の参照データ中から最も類似した（距離の近い）データを検索する機能を持つ機能メモリの代表的なものの一つであり、その優れた検索機能により、先に述べた画像圧縮・画像認識などのパターンマッチング機能を有するアプリケーションにおいて、その性能を飛躍的に向上できるものとして期待されている。【０００４】
各々がＷビット幅を有するＲ個の参照データから入力データと最も似ているデータを見つけることはパターンマッチングにおいて基本的な処理である（D. R. Tveter, "The Pattern Recognition Basis of Art-ificial Intelligence," Los Alamitos,  CA: IEEE computer society, 1998.）。したがって、画像圧縮，画像認識などの情報処理において、最小距離検索連想メモリ（特開2002-288985号公報）は、中核を担う部分であるといえる。【０００５】
既存の全並列最小距離検索連想メモリとしては、単純な距離であるハミング，マンハッタンおよびユークリッド距離の検索機能を持つものがそれぞれ提案されている。これらの距離は［数１］，［数２］で定義される（H. J. Mattausch, T. Gyohten, Y. Soda, and T. Koide, "Compact Associative-Memory Architecture with Fully-Parallel Search Cap-ability for the Minimum Hamming Distance," IEEE Journal of Solid-State Circuits, Vol. 37, pp. 218-227, 2002.）。【０００６】
【数１】
2010013295.tif 000003
【０００７】
【数２】
2010013295.tif 000004
【０００８】
ここでＳ＝｛Ｓ１，Ｓ２，…，Ｓｗ｝は、入力データを表し、Ｒ＝｛Ｒ１，Ｒ２，…，Ｒｗ｝は、参照データを表す。［数１］において、ＳｉとＲｉが１ビットの２進数である場合、Ｄは、ハミング距離となり、ＳｉとＲｉがｎビット（ｎ＞１）の２進数であるとき、Ｄは、マンハッタン距離となる。［数２］の場合、Ｄは、ユークリッド距離をあらわす。【０００９】
これまでに、全並列最小ハミング距離検索アーキテクチャ（H. J. Mattausch, T. Gyohten, Y. Soda, and T. Koide, "Compact Associative-Memory Architecture with Fully-Parallel Search Cap-ability for the Minimum Hamming Distance," IEEE Journal of Solid-State Circuits, Vol. 37, pp. 218-227, 2002.）や全並列最小マンハッタン距離検索アーキテクチャ（H. J. Mattausch, N. Omori, S. Fukae, T. Koide and T. Gyohten, "Fully-Parrallel Pattern-Matching Engine with Dynamic Adaptib-ility to Hamming or Manhattan Distance," 2002 Symposium on VLSI Circuits Digest of Technical Papers, pp. 252-255, 2002.および特開2005-209317号公報）が提案されている。【００１０】
この連想メモリは、ユニットデータ保存回路（Ｕｎｉｔ  Ｓｔｏｒａｇｅ：ＵＳ）と、ユニットデータ比較回路（Ｕｎｉｔ  Ｃｏｍｐａｒａｔｏｒ：ＵＣ）と、ワード比較回路（Ｗｏｒｄ  Ｃｏｍｐａｒａｔｏｒ：ＷＣ）と、Ｗｉｎｎｅｒ  Ｌｉｎｅ−ｕｐ増幅回路（Ｗｉｎｎｅｒ  Ｌｉｎｅ−ｕｐ Ａｍｐｌｉｆｉｅｒ：ＷＬＡ）と、Ｗｉｎｎｅｒ  Ｔａｋｅ  Ａｌｌ回路（ＷＴＡ）とを備える。【００１１】
ユニットデータ保存回路は、参照データを保存する。ユニットデータ比較回路は、参照データと検索データを比較する。ワード比較回路は、比較信号を電流値に変換する。Ｗｉｎｎｅｒ  Ｌｉｎｅ−ｕｐ増幅回路（ＷＬＡ回路：Ｗｉｎｎｅｒ  Ｌｉｎｅ−ｕｐ  Ａｍｐｌｉｆｉｅｒ回路）は、比較電流信号を電圧に変換し増幅する。Ｗｉｎｎｅｒ  Ｔａｋｅ  Ａｌｌ回路は、ＷＬＡ回路からの出力をさらに増幅する。また、この連想メモリは、周辺回路として、検索データ保存回路、行デコーダ、列デコーダ、Ｒｅａｄ／Ｗｒｉｔｅ回路を有している。【００１２】
ユニットデータ比較回路ＵＣは、参照データを検索データと比較し、ワード比較回路ＷＣは、参照データと検索データとの比較結果を示す比較電流信号ＣをＷＬＡ回路へ出力する。ＷＬＡ回路１００は、比較電流信号Ｃを比較電圧信号ＬＡに変換し、かつ、増幅する。ＷＴＡ回路２００は、さらに比較電圧信号ＬＡを増幅する。そして、ＷＴＡ回路は、最終的にしきい値を設けることで、最も類似するデータ（Ｗｉｎｎｅｒ）を１、その他（Ｌｏｓｅｒ）を０として出力する。
【発明の開示】
【００１３】
しかし、ＷＬＡ回路に用いられる複数の差動増幅器の特性がばらつくと、オフセット電圧が発生し、入力データに最も近い参照データが入力データに２番目に近いデータとして出力されるという問題がある。
【００１４】
そこで、オフセット電圧を精度良く除去可能なオフセット除去回路を提供することが望まれる。
【００１５】
また、オフセット電圧を精度良く除去可能なオフセット除去回路を備えた連想メモリを提供することが望まれる。
【００１６】
さらに、オフセット電圧を精度良く除去可能なオフセット電圧の除去方法を提供することが望まれる。
【００１７】
オフセット除去回路は、複数の差動増幅器における特性のバラツキに起因して発生するオフセット電圧を除去するオフセット除去回路であって、第１および第２の除去回路を備える。第１の除去回路は、差動増幅器の非反転入力端子に接続され、差動増幅器への入力電圧からオフセット電圧を第１の精度で除去する。第２の除去回路は、差動増幅器の反転入力端子に接続され、第１の除去回路によってオフセット電圧が除去された電圧からオフセット電圧を第１の精度よりも高い第２の精度で除去する。
【００１８】
第１の除去回路は、入力電圧からディジタル的にオフセット電圧を除去してもよい。第２の除去回路は、オフセット電圧が除去された電圧からアナログ的にオフセット電圧を除去してもよい。
【００１９】
第１の除去回路は、第２の除去回路の停止時に、入力電圧からディジタル的にオフセット電圧を除去してもよい。第２の除去回路は、第１の除去回路の停止時に、オフセット電圧が除去された電圧からアナログ的にオフセット電圧を除去してもよい。
【００２０】
第１の除去回路は、複数のＭＯＳトランジスタと、制御回路とを含んでもよい。複数のＭＯＳトランジスタは、非反転入力端子と接地ノードとの間に並列に接続され、抵抗が相互に異なってもよい。制御回路は、複数のＭＯＳトランジスタをディジタル信号によってオン／オフし、入力電圧を差動増幅器の出力電圧が反転するまで階段的に低下させてもよい。第２の除去回路は、反転入力端子と制御電圧を受ける制御ノードとの間に接続され、差動増幅器の出力電圧から制御電圧を減算した電圧が印加される容量を含んでもよい。
【００２１】
制御回路は、ディジタル値が最小値から上昇するようにディジタル信号を複数のＭＯＳトランジスタへ出力してもよい。
【００２２】
また、連想メモリは、メモリアレイ部と、ＷＬＡ（Ｗｉｎｎｅｒ  Ｌｉｎｅ−ｕｐ  Ａｍｐｌｉｆｉｅｒ）回路と、ＷＴＡ（Ｗｉｎｎｅｒ  Ｔａｋｅ  Ａｌｌ）回路とを備える。メモリアレイ部は、予め記憶された複数の参照データの各々と入力された検索データとの比較を並列に実行し、各比較結果に応じた電流値を有する複数の比較電流信号を生成する。ＷＬＡ回路は、複数の比較電流信号を電圧に変換し増幅する。ＷＴＡ回路は、ＷＬＡ回路からの出力をさらに増幅する。そして、ＷＬＡ回路は、複数の電流電圧変換回路と、複数の差動増幅回路と、複数の差動増幅回路と、制御回路とを含む。複数の電流電圧変換回路は、複数の比較電流信号に対応して設けられ、対応する比較電流信号を比較電圧信号に変換する。複数の差動増幅回路は、複数の電流電圧変換回路に対応して設けられ、対応する電流電圧変換回路からの比較電圧信号を一方の入力に受ける。制御回路は、複数の比較電圧信号のうちの最小または最大電圧に追従する制御電圧を複数の差動増幅回路の出力から生成し、その生成した制御電圧を複数の差動増幅回路の他方の入力に共通に与える。複数の差動増幅器回路の各々は、差動増幅器と、第１の除去回路と、第２の除去回路とを含む。差動増幅器は、対応する電流電圧変換回路からの比較電圧信号を増幅して出力する。第１の除去回路は、差動増幅器の非反転入力端子に接続され、複数の差動増幅回路における特性のバラツキに起因して発生するオフセット電圧を比較電圧信号から第１の精度で除去する。第２の除去回路は、差動増幅器の反転入力端子に接続され、第１の除去回路によってオフセット電圧が除去された比較電圧信号に基づいてオフセット電圧を第１の精度よりも高い第２の精度で除去する。
【００２３】
さらに、オフセット電圧の除去方法は、複数の差動増幅器における特性のバラツキに起因して発生するオフセット電圧を入力電圧から第１の精度で除去する第１のステップと、第１のステップにおいて、オフセット電圧が除去された電圧からオフセット電圧を前記第１の精度よりも高い第２の精度で除去する第２のステップとを備える。
【００２４】
第１のステップにおいて、オフセット電圧は、ディジタル的に除去され、第２のステップにおいて、オフセット電圧は、アナログ的に除去されてもよい。
【００２５】
第１のステップは、第２のステップの停止時に実行され、第２のステップは、第１のステップの停止時に実行されてもよい。
【００２６】
第１のステップは、ディジタル値に応じてオンされるＭＯＳトランジスタによって差動増幅器の非反転入力端子に接続される入力線上の電流を接地ノードへ流して入力線上の電圧を階段的に低下させる第１のサブステップと、差動増幅器の出力電圧が反転したか否かを判定する第２のサブステップと、差動増幅器の出力電圧が反転していないと判定されたとき、上昇させたディジタル値に応じてオンされるＭＯＳトランジスタによって入力線上の電流を接地ノードへ流して入力線上の電圧を階段的に低下させる第３のサブステップと、差動増幅器の出力電圧が反転するまで、第３のサブステップを繰返し実行する第４のサブステップとを含んでもよい。
【００２７】
差動増幅器への入力電圧からオフセット電圧を第１の精度で除去し、オフセット電圧を除去された電圧から第１の精度よりも高い第２の精度でオフセット電圧を除去する。その結果、第１の精度によるオフセット電圧の除去において、除去できなかったオフセット電圧がさらに細かく除去される。
【００２８】
したがって、オフセット電圧を精度よく除去できる。
【図面の簡単な説明】
【００２９】
【図１】この発明の実施の形態によるオフセット除去回路の構成図である。
【図２】図１に示す一方の除去回路の構成図である。
【図３】図２に示す除去回路の動作を説明するための図である。
【図４】図２に示す除去回路の動作の具体例を示す図である。
【図５】図２に示す除去回路の動作の具体例を示す図である。
【図６】図１に示す他方の除去回路の構成図である。
【図７】オフセット電圧をディジタル的に除去する動作を説明するための図である。
【図８】オフセット電圧をアナログ的に除去する動作を説明するための図である。
【図９】オフセット電圧をアナログ的に除去する従来の方法を説明するための図である。
【図１０】この発明によるオフセット電圧の除去方法を説明するためのフローチャートである。
【図１１】図１０に示すステップＳ１の詳細な動作を説明するためのフローチャートである。
【図１２】図１に示すオフセット除去回路を用いた連想メモリの構成図である。
【図１３】図１２に示すＷＬＡ回路の内部構成を示す図である。
【図１４】図１３に示す差動増幅器の動作を説明するための図である。
【図１５】検索時間とＷｉｎｎｅｒ入力距離との関係を示す図である。
【図１６】平均消費電力とＷｉｎｎｅｒ入力距離との関係を示す図である。
【図１７】差動増幅器の負側の容量によって除去可能なオフセット電圧を示す図である。
【発明を実施するための最良の形態】
【００３０】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。【００３１】
図１は、この発明の実施の形態によるオフセット除去回路の構成図である。図１を参照して、この発明の実施の形態によるオフセット除去回路１０は、除去回路１，２を備える。【００３２】
除去回路１は、差動増幅器２０の非反転入力端子に接続される。そして、除去回路１は、差動増幅器２０の出力電圧Ｖｏｕｔを直列接続された２個のインバータ２１，２２によって反転した信号ＷＬを受ける。また、除去回路１は、外部から４ビットのディジタル値からなるカウンタ値を受ける。【００３３】
除去回路１が動作するとき、信号ＷＬは、“１”からなり、除去回路１が動作しないとき、信号ＷＬは、“０”からなる。信号Ｓｉｇは、“１”または“０”からなる。そして、信号Ｓｉｇは、除去回路１が動作するとき、“１”からなり、除去回路１が動作しないとき、“０”からなる。したがって、ｎ型ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ２３は、信号ＳｉｇによってＯＮ／ＯＦＦされる。【００３４】
除去回路１は、“１”からなる信号ＷＬを受けると、外部から受けたカウント値に基づいて、後述する方法によって、差動増幅器２０の非反転入力端子へ入力される入力電圧Ｖｉｎからオフセット電圧をディジタル的に除去し、その除去した電圧を差動増幅器２０の非反転入力端子へ出力する。【００３５】
このオフセット電圧は、複数個の差動増幅器２０を並列配置して複数の電圧を増幅するときに複数個の差動増幅器２０の特性のバラツキに起因して発生するオフセット電圧である。【００３６】
除去回路２は、制御回路３０から制御電圧Ｖｃｏｎｔｒｏｌを受ける。この制御電圧Ｖｃｏｎｔｒｏｌは、差動増幅器２０の出力電圧Ｖｏｕｔの電圧レベルに応じて生成され、差動増幅器２０の反転入力端子へ入力される電圧である。そして、制御電圧Ｖｃｏｎｔｒｏｌは、出力電圧Ｖｏｕｔの電圧レベルが電源電圧Ｖｄｄであるとき、電源電圧Ｖｄｄからなり、出力電圧Ｖｏｕｔの電源電圧Ｖｄｄよりも低下すれば、それに追従して低くなる。【００３７】
除去回路２は、制御電圧Ｖｃｏｎｔｒｏｌを制御電圧３０から受けると、後述する方法によって、除去回路１によってオフセット電圧が除去された電圧からオフセット電圧をアナログ的に除去し、その除去した電圧を差動増幅器２０の反転入力端子へ出力する。【００３８】
このように、オフセット除去回路１０は、入力電圧Ｖｉｎからオフセット電圧を除去回路１によってディジタル的に除去し、そのオフセット電圧が除去された電圧からオフセット電圧を除去回路２によってアナログ的に除去する。【００３９】
図２は、図１に示す一方の除去回路１の構成図である。図２を参照して、ｎ型ＭＯＳトランジスタ１１〜１４と、制御回路１５とを含む。【００４０】
ｎ型ＭＯＳトランジスタ１１〜１４は、差動増幅器２０の非反転入力端子と接地ノードとの間に並列に接続される。この場合、ｎ型ＭＯＳトランジスタ１１〜１４のソースは、接地ノードに接続され、ｎ型ＭＯＳトランジスタ１１〜１４のドレインが差動増幅器２０の非反転入力端子に接続され、ｎ型ＭＯＳトランジスタ１１〜１４のゲートは、制御回路１５に接続される。【００４１】
ｎ型ＭＯＳトランジスタ１１〜１４は、同じチャネル幅Ｗを有する。そして、ｎ型ＭＯＳトランジスタ１１〜１４は、それぞれ、チャネル長４Ｌ，２Ｌ，Ｌ，Ｌを有する。その結果、ｎ型ＭＯＳトランジスタ１１〜１４は、それぞれ、抵抗４Ｒ，２Ｒ，Ｒ，Ｒを有する。【００４２】
制御回路１５は、信号ＷＬを受けるとともに、外部からカウンタ値を受ける。そして、制御回路１５は、“１”からなる信号ＷＬを受けると、４ビットのディジタル値（＝カウンタ値）のうち、第１位のビット値Ｂ１をｎ型ＭＯＳトランジスタ１１のゲートへ出力し、第２位のビット値Ｂ２をｎ型ＭＯＳトランジスタ１２のゲートへ出力し、第３位のビット値Ｂ３をｎ型ＭＯＳトランジスタ１３のゲートへ出力し、第４位のビット値Ｂ４をｎ型ＭＯＳトランジスタ１４のゲートへ出力する。【００４３】
また、制御回路１５は、“０”からなる信号ＷＬを受けると、第１位〜第４位のビット値Ｂ１Ｂ２Ｂ３Ｂ４のｎ型ＭＯＳトランジスタ１１〜１４のゲートへの出力を停止する。【００４４】
図３は、図２に示す除去回路１の動作を説明するための図である。図４および図５は、図２に示す除去回路１の動作の具体例を示す図である。【００４５】
図３の（ａ）において、縦軸は、図２に示すノードＮ１の電圧であるＭＬ電圧を表し、横軸は、時間を表す。また、図３の（ｂ）において、縦軸は、信号ＷＬを表し、横軸は、時間を表す。このＭＬ電圧は、連想メモリにおいて、入力データと参照データとが一致したことを示すマッチライン上の電圧である。【００４６】
図３の（ａ）を参照して、ＭＬ電圧は、信号ＷＬが“１”からなる場合、カウンタ値が［００００］，［０００１］，［００１０］，・・・と変化するに従って低下する。【００４７】
図３の（ｂ）を参照して、ＭＬ電圧がしきい値Ｖｔｈまで低下する間、“１”からなり、ＭＬ電圧がしきい値Ｖｔｈに略一致すると、“０”からなる。そして、このしきい値Ｖｔｈは、入力電圧Ｖｉｎが制御電圧Ｖｃｏｎｔｒｏｌよりも若干低くなるときの電圧からなる。【００４８】
制御回路１５は、［００００］，［０００１］，［００１０］，・・・のカウンタ値を記憶している。差動増幅器２０が動作を開始するとき、入力電圧Ｖｉｎは、制御電圧Ｖｃｏｎｔｒｏｌよりも若干高く設定されている（Ｖｉｎ＞Ｖｃｏｎｔｒｏｌ）。そして、制御回路１５は、“１”からなる信号ＷＬを受けるまでは、カウンタ値をｎ型ＭＯＳトランジスタ１１〜１４へ出力しないため、ＭＬ電圧は、最初、電源電圧Ｖｄｄからなる。【００４９】
Ｖｉｎ＞Ｖｃｏｎｔｒｏｌであるとき、差動増幅器２０の出力電圧Ｖｏｕｔは、高くなり、信号ＷＬは、“１”からなる。したがって、制御回路１５は、“１”からなる信号ＷＬを受けて、［００００］，［０００１］，［００１０］，・・・のカウンタ値をｎ型ＭＯＳトランジスタ１１〜１４へ順次出力する。この場合、制御回路１５は、上昇する順番でカウンタ値をｎ型ＭＯＳトランジスタ１１〜１４へ順次出力する。【００５０】
ｎ型ＭＯＳトランジスタ１１〜１４は、［００００］のカウンタ値を受けると、全てＯＦＦされるので、ＭＬ電圧は、電源電圧Ｖｄｄからなる。そして、ｎ型ＭＯＳトランジスタ１１〜１４は、［０００１］のカウンタ値を受けると、ｎ型ＭＯＳトランジスタ１１がオンされ、ｎ型ＭＯＳトランジスタ１２〜１４がオフされるので、差動増幅器２０の非反転入力端子に接続されたノードからｎ型ＭＯＳトランジスタ１１を介して接地ノードへ電流が流れる（図４参照）。その結果、ＭＬ電圧は、電源電圧Ｖｄｄよりも低下する。【００５１】
その後、ｎ型ＭＯＳトランジスタ１１〜１４は、［００１０］のカウンタ値を受けると、ｎ型ＭＯＳトランジスタ１２がオンされ、ｎ型ＭＯＳトランジスタ１１，１３，１４がオフされるので、差動増幅器２０の非反転入力端子に接続されたノードからｎ型ＭＯＳトランジスタ１２を介して接地ノードへ電流が流れる（図５参照）。ｎ型ＭＯＳトランジスタ１２の抵抗（＝２Ｒ）は、ｎ型ＭＯＳトランジスタ１１の抵抗（＝４Ｒ）よりも小さいので、より多くの電流が接地ノードへ流れ、ＭＬ電圧は、さらに低下する。【００５２】
以下、同様にして、ｎ型ＭＯＳトランジスタ１１〜１４は、カウンタ値に応じて、電流を接地ノードへ流す。この動作は、ＭＬ電圧がしきい値Ｖｔｈに略一致するまで、すなわち、入力電圧Ｖｉｎが制御電圧Ｖｃｏｎｔｒｏｌよりも若干低くなるまで行なわれる。【００５３】
そして、入力電圧Ｖｉｎは、ＭＬ電圧に一致するので、上述した動作を行なうことによって、入力電圧Ｖｉｎは、ディジタル的に低下する。【００５４】
ＭＬ電圧がしきい値Ｖｔｈに略一致すると、入力電圧Ｖｉｎが制御電圧Ｖｃｏｎｔｒｏｋよりも低くなるので、差動増幅器２０の出力電圧Ｖｏｕｔは、反転し、信号ＷＬは、“０”からなる。その結果、制御回路１５は、カウンタ値のｎ型ＭＯＳトランジスタ１１〜１４への出力を停止する。したがって、除去回路１の動作が終了する。【００５５】
図６は、図１に示す他方の除去回路２の構成図である。図６を参照して、除去回路２は、ｎ型ＭＯＳトランジスタ２４〜２６と、キャパシタ２７とを含む。ｎ型ＭＯＳトランジスタ２４は、ノードＮ２とノードＮ３との間に接続される。この場合、ｎ型ＭＯＳトランジスタ２４は、ソースがノードＮ２に接続され、ドレインがノードＮ３に接続される。【００５６】
ｎ型ＭＯＳトランジスタ２５およびキャパシタ２７は、ノードＮ２とノードＮ３との間に直列に接続されるとともに、ノードＮ２とノードＮ３との間にｎ型ＭＯＳトランジスタ２４と並列に接続される。この場合、ｎ型ＭＯＳトランジスタ２５は、ソースがノードＮ２に接続され、ドレインがキャパシタ２７の一方の電極に接続される。また、キャパシタ２７は、他方の電極がノードＮ３に接続される。【００５７】
ｎ型ＭＯＳトランジスタ２６は、そのソースがノードＮ３に接続され、ソースが差動増幅器２０の出力端子に接続される。【００５８】
ノードＮ２は、制御回路２０に接続され、ノードＮ３は、差動増幅器２０の反転入力端子に接続される。【００５９】
したがって、ノードＮ２は、制御回路２０から制御電圧Ｖｃｏｎｔｒｏｌを受け、ｎ型ＭＯＳトランジスタ２６のソースは、差動増幅器２０の出力電圧Ｖｏｕｔを受ける。【００６０】
ｎ型ＭＯＳトランジスタ２４は、ゲートに信号Ｓｉｇを受ける。ｎ型ＭＯＳトランジスタ２５，２６の各々は、ゲートに信号ＳｉｇＱを受ける。【００６１】
この信号ＳｉｇＱは、信号Ｓｉｇが“１”からなるとき、“０”からなり、信号Ｓｉｇが“０”からなるとき、“１”からなる。【００６２】
その結果、除去回路１が動作するとき、信号Ｓｉｇは、“１”からなるので、信号ＳｉｇＱは、“０”からなり、除去回路２は、動作しない。一方、除去回路１が動作しないとき、信号Ｓｉｇは、“０”からなるので、信号ＳｉｇＱは、“１”からなり、除去回路２は、動作する。【００６３】
このように、除去回路２は、除去回路１の動作が停止されたときに、動作し、除去回路１が動作するとき、動作を停止する。【００６４】
図７は、オフセット電圧をディジタル的に除去する動作を説明するための図である。図７を参照して、差動増幅器２０の動作が開始されるとき、入力電圧Ｖｉｎおよび制御電圧Ｖｃｏｎｔｒｏｌは、入力電圧Ｖｉｎが制御電圧Ｖｃｏｎｔｒｏｌよりも若干低く設定されており、ｎ型ＭＯＳトランジスタ２３は、“１”からなる信号Ｓｉｇをゲートに受けるので、制御回路１５は、“１”からなる信号ＷＬを受ける。【００６５】
そうすると、制御回路１５は、外部から入力され、記憶している［００００］，［０００１］，［００１０］等のカウンタ値をｎ型ＭＯＳトランジスタ１１〜１４へ順次出力する。【００６６】
そして、ｎ型ＭＯＳトランジスタ１１〜１４は、制御回路１５から受けたカウンタ値に応じて、オン／オフされ、電流をノードＮ１から接地ノードへ流す。上述したように、制御回路１５は、上昇するようにカウンタ値をｎ型ＭＯＳトランジスタ１１〜１４へ順次出力するので、ｎ型ＭＯＳトランジスタ１１〜１４は、表１に示す順番で順次オン／オフされる。【００６７】
【表１】
2010013295.tif 000005
【００６８】
なお、表１における抵抗は、並列に接続された４個のｎ型ＭＯＳトランジスタ１１〜１４の合成抵抗である。【００６９】
その結果、並列に接続された４個のｎ型ＭＯＳトランジスタ１１〜１４の合成抵抗は、８番目のカウンタ値［０１１１］から９番目のカウンタ［１０００］への移行時を除いて、徐々に低くなるので、ノードＮ１から接地ノードへ流れる電流は、階段的に多くなり、ノードＮ１上のＭＬ電圧、すなわち、入力電圧Ｖｉｎは、階段的に低下する。【００７０】
これによって、非反転入力端子への入力線上に生じるオフセット電圧がディジタル的に除去される。【００７１】
このように、除去回路１は、ノードＮ１から接地ノードへ流れる電流をディジタル的に多くして入力電圧Ｖｉｎからオフセット電圧をディジタル的に除去する。つまり、除去回路１は、抵抗（ｎ型ＭＯＳトランジスタ１１〜１４のチャネル層の抵抗）によって入力電圧Ｖｉｎからオフセット電圧をディジタル的に除去する。【００７２】
そして、制御回路１５は、ＭＬ電圧がしきい値Ｖｔｈに略一致すると、“０”からなる信号ＷＬを受けて、カウンタ値のｎ型ＭＯＳトランジスタ１１〜１４への出力を停止する。すなわち、除去回路１は、動作を停止する。この段階における入力電圧は、Ｖｉｎ−Ｖｄｏｃからなる。なお、このＶｄｏｃは、除去回路１によって除去されたオフセット電圧である。【００７３】
図８は、オフセット電圧をアナログ的に除去する動作を説明するための図である。図８を参照して、除去回路２によるオフセット電圧の除去は、除去回路１によるオフセット電圧の除去が終了した後に実行されるので、差動増幅器２０の非反転入力端子には、電圧Ｖｉｎ−Ｖｄｏｃが入力される。【００７４】
そして、除去回路２が動作する場合、信号Ｓｉｇは、“０”からなり、信号ＳｉｇＱは、“１”からなる。したがって、除去回路２において、ｎ型ＭＯＳトランジスタ２４は、オフされ、ｎ型ＭＯＳトランジスタ２５，２６は、オンされる。【００７５】
その結果、差動増幅器２０の増幅率をＡとし、差動増幅器２０の入力線に生じるオフセット電圧をＶｏｓとすると、次式が成立する。【００７６】
【数３】
2010013295.tif 000006
【００７７】
式（３）を変形すると、次式が得られる。【００７８】
【数４】
2010013295.tif 000007
【００７９】
したがって、キャパシタ２７に印加される電圧Ｖｃは、次式によって得られる。【００８０】
【数５】
2010013295.tif 000008
【００８１】
よって、式（５）の右辺の第２項（Ａ／（Ａ＋１）＊（−Ｖｄｏｃ＋Ｖｏｓ））だけのオフセット電圧が除去回路２によってアナログ的に除去される。【００８２】
図９は、オフセット電圧をアナログ的に除去する従来の方法を説明するための図である。図９を参照して、従来においては、差動増幅器Ａｍｐの反転入力端子にキャパシタＣａｚを接続してオフ電圧Ｖｏｓを除去していた。図９に示す回路においては、非動作時、スイッチＳが閉じ、スイッチＳＱが開く。【００８３】
その結果、次式が成立する。【００８４】
【数６】
2010013295.tif 000009
【００８５】
式（６）を変形すると、次式が得られる。【００８６】
【数７】
2010013295.tif 000010
【００８７】
したがって、キャパシタＣａｚには、式（７）に示す電圧Ａ＊Ｖｏｕｔ／（Ａ＋１）が印加される。【００８８】
そして、動作時には、次式が成立する。【００８９】
【数８】
2010013295.tif 000011
【００９０】
式（８）を変形すると、次式が得られる。【００９１】
【数９】
2010013295.tif 000012
【００９２】
その結果、オフセット電圧Ｖｏｓは、ほぼ、相殺される。【００９３】
式（５）と式（９）とを比較すると、この発明における除去回路２を用いることによって、従来のオフセット電圧の除去方法を用いるよりも、−Ａ＊Ｖｄｏｖ／（Ａ＋１）だけ、多くのオフセット電圧を除去できる。【００９４】
図１０は、この発明によるオフセット電圧の除去方法を説明するためのフローチャートである。【００９５】
図１０を参照して、一連の動作が開始されると、オフセット除去回路１０の除去回路１は、入力電圧Ｖｉｎからオフセット電圧をディジタル的に除去する（ステップＳ１）。【００９６】
そして、除去回路２は、除去回路１によってオフセット電圧が除去された電圧からオフセット電圧をアナログ的に除去する（ステップＳ２）。【００９７】
これによって、一連の動作が終了する。【００９８】
図１１は、図１０に示すステップＳ１の詳細な動作を説明するためのフローチャートである。【００９９】
図１１を参照して、一連の動作が開始されると、除去回路１の制御回路１５は、“１”からなる信号ＷＬを受け、カウンタ値を外部から受けて記憶する。そして、除去回路１の制御回路１５は、最小のカウンタ値をｎ型ＭＯＳトランジスタ１１〜１４へ出力する（ステップＳ１１）。【０１００】
その後、ｎ型ＭＯＳトランジスタ１１は、カウンタ値によってオンされ、電流をノードＮ１から接地ノードへ流し、入力電圧を階段的に低下させる。すなわち、カウンタ値に応じてオンされたｎ型ＭＯＳトランジスタ（＝ｎ型ＭＯＳトランジスタ１１）によって、入力電圧を階段的に低下させる（ステップＳ１２）。【０１０１】
そして、ＭＬ電圧がしきい値Ｖｔｈに略一致するか否かが判定される（ステップＳ１３）。ステップＳ１３において、ＭＬ電圧がしきい値Ｖｔｈに略一致しないと判定されたとき、制御回路１５は、次に大きいカウンタ値をｎ型ＭＯＳトランジスタ１１〜１４へ出力する（ステップＳ１４）。【０１０２】
その後、一連の動作は、ステップＳ１２へ戻り、ステップＳ１３において、ＭＬ電圧がしきい値Ｖｔｈに略一致すると判定されるまで、上述したステップＳ１２〜ステップＳ１４が繰返し実行される。【０１０３】
そして、ステップＳ１３において、ＭＬ電圧がしきい値Ｖｔｈに略一致すると判定されると、一連の動作は、図１０に示すステップＳ２へ移行する。【０１０４】
なお、ステップＳ１３は、差動増幅器２０の出力電圧Ｖｏｕｔが反転したか否かを判定することに相当し、ステップＳ１３において、ＭＬ電圧がしきい値Ｖｔｈに略一致しないと判定することは、差動増幅器２０の出力電圧Ｖｏｕｔが反転していないと判定することに相当し、ＭＬ電圧がしきい値Ｖｔｈに略一致すると判定することは、差動増幅器２０の出力電圧Ｖｏｕｔが反転したと判定することに相当する。ＭＬ電圧がしきい値Ｖｔｈに略一致したとき、差動増幅器２０の出力電圧Ｖｏｕｔは、判定するからである。【０１０５】
このように、この発明においては、入力電圧からオフセット電圧をディジタル的に除去し、その後、オフセット電圧をディジタル的に除去された電圧からオフセット電圧をアナログ的に除去する。つまり、ディジタル的なオフセット電圧の除去と、アナログ的なオフセット電圧の除去とを直列的に実行して入力電圧Ｖｉｎからオフセット電圧を除去する。【０１０６】
これによって、除去回路１によってオフセット電圧を大まかに除去し、その後、除去回路２によってオフセット電圧を細かく除去することを実現する。【０１０７】
したがって、この発明によるオフセット電圧の除去方法は、入力電圧Ｖｉｎからオフセット電圧を第１の精度で除去し、その後、オフセット電圧が除去された電圧からオフセット電圧を第１の精度よりも高い第２の精度で除去することを特徴とする。【０１０８】
このようにすることによって、除去回路１の面積増加を抑制しつつ、除去回路２におけるキャパシタ２７の容量を小さくできる。【０１０９】
ディジタル的にオフセット電圧を除去する除去回路１のみによってオフセット電圧を精度よく除去しようとすると、大きな回路規模が必要になり、回路面積の増大を招く。【０１１０】
一方、アナログ的にオフセット電圧を除去する除去回路２のみによってオフセット電圧を精度よく除去しようとした場合、大きな容量が必要になり、回路面積の増大および遅延の増大を招く。【０１１１】
そこで、ディジタル的なオフセット電圧の除去とアナログ的なオフセット電圧の除去とを直列的に実行することによって、それぞれの問題点を解決した精度の高いオフセット電圧の除去を実現できる。【０１１２】
この場合、ディジタル的なオフセット電圧の除去を最初に行なうことが必要であるが、これは、本願の発明者が回路規模を小さくすれば、ディジタル的なオフセット電圧の大まかな除去を実現できるという点に想到し得た結果、実現できたものであり、ディジタル的なオフセット電圧の除去とアナログ的なオフセット電圧の除去とを、単に、組み合わせて実現できるものではない。【０１１３】
また、この発明によるオフセット除去回路１０においては、キャパシタ２７の容量を小さくできる結果、遅延を抑制し、リアルタイムなオフセット電圧の除去を実現できる。【０１１４】
次に、図１に示すオフセット除去回路１０を用いた連想メモリについて説明する。【０１１５】
図１２は、図１に示すオフセット除去回路１０を用いた連想メモリの構成図である。なお、図１２に示す連想メモリは、全並列型連想メモリである。【０１１６】
図１２を参照して、この発明による連想メモリ１０００は、参照データを保存するユニットデータ保存回路（Ｕｎｉｔ  Ｓｔｏｒａｇｅ：ＵＳ）、参照データと検索データを比較するユニットデータ比較回路（Ｕｎｉｔ  Ｃｏｍｐａｒａｔｏｒ：ＵＣ））、比較信号を電流値に変換するワード比較回路（Ｗｏｒｄ  Ｃｏｍｐａｒａｔｏｒ：ＷＣ）、比較電流信号を電圧に変換し増幅するＷｉｎｎｅｒ  Ｌｉｎｅ−ｕｐ増幅回路（Ｗｉｎｎｅｒ  Ｌｉｎｅ−ｕｐ Ａｍｐｌｉｆｉｅｒ：ＷＬＡ）１００、ＷＬＡ回路１００からの出力をさらに増幅するＷｉｎｎｅｒ  Ｔａｋｅ  Ａｌｌ回路（ＷＴＡ）２００を備える。また、連想メモリ１０００は、周辺回路として、検索データ保存回路、行デコーダ、列デコーダ、Ｒｅａｄ／Ｗｒｉｔｅ回路を有している。【０１１７】
ユニットデータ比較回路ＵＣは、参照データを検索データと比較し、ワード比較回路ＷＣは、参照データと検索データとの比較結果を示す比較電流信号ＣをＷＬＡ回路１００へ出力する。【０１１８】
ＷＬＡ回路１００は、比較電流信号Ｃを比較電圧信号ＬＡに変換し、かつ、上述した方法によってオフセット電圧を除去して比較電圧信号ＬＡを増幅する。ＷＴＡ回路２００は、上述した方法によってオフセット電圧を除去して比較電圧信号ＬＡをさらに増幅する。そして、ＷＴＡ回路２００は、最終的にしきい値を設けることで、最も類似するデータ（Ｗｉｎｎｅｒ）を１、その他（Ｌｏｓｅｒ）を０として出力する。【０１１９】
連想メモリ１０００では、全並列で動作することにより、高速な検索を可能にしている。また、ワード比較回路ＷＣ、ＷＬＡ回路１００、およびＷＴＡ回路２００にアナログ方式を用いることにより、ディジタルのみの連想メモリに比べ大幅に面積を削減している。【０１２０】
本実施の形態による連想メモリ１０００のブロック構成図（図１）は、従来のものと同じであるが、本実施の形態の連想メモリ１０００は、ＷＬＡ回路１００およびＷＴＡ回路２００の内部構成に特徴を有している。【０１２１】
［ＷＬＡ回路１００］
図１３は、図１２に示すＷＬＡ回路１００の内部構成を示す図である。図１３を参照して、ＷＬＡ回路１００は、電流電圧変換回路１１０−１〜１１０−Ｒと、オフセット除去回路１０−１〜１０−Ｒと、差動増幅器１２０−１〜１２０−Ｒと、制御回路１３０とを含む。【０１２２】
オフセット除去回路１０−１〜１０−Ｒは、差動増幅器１２０−１〜１２０−Ｒに対応して設けられる。そして、オフセット除去回路１０−１〜１０−Ｒの各々は、図１に示すオフセット除去回路１０からなる。【０１２３】
差動増幅回路１２０−１〜１２０−Ｒは、電流電圧変換回路１１０−１〜１１０−Ｒに対応して設けられる。【０１２４】
最小距離データとその他のデータは、予め、ワード比較回路ＷＣ１〜ＷＣＲによって最小距離データ(Ｗｉｎｎｅｒ)＝低電流、その他のデータ（Ｌｏｓｅｒｓ）＝高電流の比較電流信号Ｃ１〜ＣＲとしてＷＬＡ回路１００に入力され、電流電圧変換回路１１０−１〜１１０−Ｒによって比較電圧信号ＶＩ１〜ＶＩＲに変換される。このようにワード比較回路ＷＣ１〜ＷＣＲからの比較電流信号Ｃ１〜ＣＲは、Ｗｉｎｎｅｒ行において最小となり、比較電圧信号ＶＩ１〜ＶＩＲも、Ｗｉｎｎｅｒ行において最小となる。【０１２５】
比較電圧信号ＶＩ１〜ＶＩＲは、それぞれ、差動増幅器１２０−１〜１２０−Ｒの入力の一方に入力される。差動増幅器１２０−１〜１２０−Ｒの入力の他方には、制御回路１３０からのＣＯＮＴＲＯＬ電圧が共通に入力される。【０１２６】
オフセット除去回路１０−１〜１０−Ｒは、それぞれ、上述した方法によって比較電圧信号ＶＩ１〜ＶＩＲからオフセット電圧を除去し、そのオフセット電圧を除去した比較電圧信号ＶＩ１〜ＶＩＲを差動増幅器１２０−１〜１２０−Ｒの一方へ入力する。【０１２７】
制御回路１３０は、Ｗｉｎｎｅｒ行（最小距離データ）の比較電圧信号ＶＩと同程度の制御電圧Ｖｃｏｎｔｒｏｌを生成する回路である。【０１２８】
入力データとＷｉｎｎｅｒの距離が大きくなり、ＷｉｎｎｅｒとＬｏｓｅｒｓの距離が小さくなると、比較電圧信号ＶＩ１〜ＶＩＲは、数ｍＶの電圧差しか生じない。従来の回路（特開2002-288985号公報）では、増幅度が低く、数ｍＶの電圧差を増幅し、しきい値で分けるためには、数段のＷＴＡ回路（増幅器）が必要となり、検索時間・消費電力・面積が増加する。そこで、本実施の形態では、図１３に示すように、ワイドレンジ差動増幅器１２０−１〜１２０−Ｒを用いている。これにより、従来の全並列型連想メモリの欠点を改善している。【０１２９】
［差動増幅器１２０−１〜Ｒの動作］
図１４は、図１３に示す差動増幅器１２０−１〜１２０−Ｒの動作を説明するための図である。【０１３０】
図１４を参照して、ワイドレンジの差動増幅器１２０−１〜１２０−Ｒは、ＩＮＰＵＴ１の電圧（ＶＩ）＜ＩＮＰＵＴ２の電圧（Ｖｃｏｎｔｒｏｌ）のとき、ＧＮＤからなる出力電圧を出力し（Ｗｉｎｎｅｒ）、ＩＮＰＵＴ１（ＶＩ）＞ＩＮＰＵＴ２（Ｖｃｏｎｔｒｏｌ）のとき、ＶＤＤからなる出力電圧を出力する（Ｌｏｓｅｒｓ）。【０１３１】
したがって、ＯＵＴＰＵＴの電圧は、ＷｉｎｎｅｒがＧＮＤ、ＬｏｓｅｒがＶＤＤとなる。図１４に示すグラフからわかるように、入力された電圧差は、差動増幅器１２０−１〜１２０−Ｒの増幅度に依存して出力される。具体的な動作は以下のとおりである。【０１３２】
まず、非動作時にＩＮＰＵＴ１とＶｃｏｎｔｒｏｌの電圧は、ＶＤＤにプリチャージされる。次に、動作時、Ｗｉｎｎｅｒ及びＬｏｓｅｒｓの電圧がＩＮＰＵＴ１に入力される。【０１３３】
そうすると、Ｗｉｎｎｅｒ及びＬｏｓｅｒｓの電圧入力によりＩＮＰＵＴ１の電圧が減少し、追従するようにＯＵＴＰＵＴの電圧が減少する。ＯＵＴＰＵＴの電圧が減少することで、制御回路１３０のボルテージフォロアに流れる電流が多くなり、電圧Ｖｃｏｎｔｒｏｌが徐々に減少する。【０１３４】
電圧Ｖｃｏｎｔｒｏｌが下がることによってＯＵＴＰＵＴの電圧がある程度まで下がり、最終的に制御回路１３０においてＶＤＤから流れる電流とＧＮＤに流れる電流が等しくなると、Ｖｃｏｎｔｒｏｌの電圧は、安定する。ＩＮＰＵＴ１に入る電圧は、予めワード比較回路ＷＣによってＷｉｎｎｅｒ行が一番低く制御されており、ＯＵＴＰＵＴの電圧は一番初めに下がるため、Ｖｃｏｎｔｒｏｌの電圧は、Ｗｉｎｎｅｒの電圧に追従することになる。【０１３５】
［特徴点］
本実施の形態のＷＬＡ回路１００（図３）と以前までのＷＬＡ回路との大きな違いは、以前までのＷＬＡ回路の場合、増幅器へ入力される比較電圧信号ＶＩ１〜ＶＩＲのレベルを、増幅器の動作範囲に収まるように、直接制御していたが、本実施の形態のＷＬＡ回路１００では、増幅器１２０−１〜１２０−Ｒへ入力される比較電圧信号ＶＩ１〜ＶＩＲのレベルは固定し、増幅器１２０−１〜１２０−Ｒの他方の入力にＣＯＮＴＲＯＬ電圧を与えることにより動作範囲を制御していることである。また、増幅度の違いが大きな点もこの回路の利点である。以下に本実施形態のＷＬＡ回路１００の利点を挙げる。【０１３６】
［１］増幅度が高い
以前のＷＬＡ回路の場合、数ｍＶの差を数Ｖに増幅するために４段〜６段必要だったのに対し、本実施の形態では、差動増幅器１２０−１〜１２０−Ｒを用いるため、２段で十分である。この効果は、高速な検索や消費電力・信頼性・小面積にもつながる。【０１３７】
［２］面積効率がよい
［１］でも述べたとおり、従来の回路に比べ段数が１／２〜１／３で十分なため、面積もその分減らすことができる（ＷＴＡの一段ずつのトランジスタ数は従来のものに比べ３倍近く多いが、トランジスタの大きさが従来のものは大きいため、ほぼ同じと考えられる）。【０１３８】
［３］高速に最小距離検索を行うことができる
これまでの問題点であった「最小距離データとその他のデータの電圧差を増幅するための回路の動作が遅いため、最小距離を検索するまでの時間が長い」に対し、ワイドレンジ差動増幅器１２０−１〜１２０−Ｒを用いることで、数ｍＶの差を数Ｖに増幅することが可能であるため、高速に最小距離検索を行うことができる。【０１３９】
また、以前のＷＬＡ回路においては、電圧が高い場合、動作が遅いという欠点があったのに対し、本回路を用いることで高速動作することが可能である。また、差動増幅器１２０−１〜１２０−Ｒへ入力される比較電圧信号ＶＩ１〜ＶＩＲのレベル制御を行わないため、入力電圧に付随するトランジスタを極力少なくすることができ、これにより負荷容量が減り動作速度も速くなる。【０１４０】
［４］自己補正することができる
本実施形態のＷＬＡ回路１００には、制御用のフィードバック部分（制御回路１３０）がある。以前の回路の場合、連続的なフィードバック制御のため信号遅延に対して弱いのに対し、本実施形態の回路では随時的なフィードバック制御のため、動作時には回路が自動的に正しく最小距離検索を行なうための補正をかけるため、入力データとの距離差にかかわらず、最終的に動作安定時に正確な最小距離検索が可能になる。【０１４１】
［５］ノイズに強い
チップを作成し、実際に動作するときに、入力信号にノイズが加わることはよくあり、場合によっては、誤動作や誤検索の原因になる。これに対して差動増幅器を用いることで２つの入力で差動制御することになり、同位相ノイズに対して感度を低くすることができる。【０１４２】
［６］消費電力が低い
本実施の形態のＷＬＡ回路１００では、動作時最小距離データ行の制御回路のみ電流を大きく流すため、消費電力を低く保つことができる。【０１４３】
［７］信頼性が高い
アナログ回路を多く用いる場合、作製されたトランジスタの特性のばらつきにより、動作が不安定になることはよくあることである。従来の技術では、十分大きな距離まで正確に最小距離検索を行うために、ＷＬＡ及びＷＴＡ回路が４〜６段必要なのに対し、本実施の形態によれば、２段で十分であり、その分、アナログ回路が減り、回路全体の信頼性も向上する。【０１４４】
また、本実施の形態のＷＬＡ回路１００では、差動増幅器１２０−１〜１２０−Ｒへ入力される比較電圧信号ＶＩ１〜ＶＩＲを制御するのではなく、比較対象を制御する（ＣＯＮＴＲＯＬ電圧を制御する）ため、もし誤検索の方向に回路が動作したとしてもすぐに修正することができる。【０１４５】
信頼性を議論する場合、比較されるのがディジタル回路である。ディジタル回路では全距離に対して、回路破壊・信号のタイミングミスが起こらない限り正確に出力を得ることが可能である。しかし、最小距離検索を用いるアプリケーションでは、ある程度の距離以上離れた場合には、入力データに対して距離が大きく異なることになるため、最小距離検索処理をする必要がない場合がある（最大距離５１２に対して、距離１２８はデータ上１／４が異なっていることになるため、アプリケーションによっては、最小距離のデータが見つからないと判断してもよいことになる）。【０１４６】
本実施形態の回路では、入力電圧の電圧差を距離が低いものから重点的に割り振ることができるようになっており（|距離１−距離２|＝５０ｍＶ，|距離５０−距離５１|＝２０ｍＶ）、さらに増幅度の高い回路を用いることにより、距離１００程度までであれば、実用上問題なく、最小距離検索を行なうことができる。【０１４７】
以上より、実用上十分である距離までに対して、正確に最小距離検索を行なうことができ、ディジタル回路より消費電力が小さく、検索時間が短い本実施形態の回路は優れているといえる。【０１４８】
次に、この発明によるオフセット電圧の除去方法を連想メモリに応用したときのシミュレーションによる評価について説明する。【０１４９】
評価項目として、５ビットマンハッタン距離において、３２並列で検索したときの検索時間および平均消費電力を用いた。また、オフセット電圧を擬似的に付加するために、差動増幅器の正側の入力に電源電圧を付加した。この場合、Ｗｉｎｎｅｒ行には、ＷＬＡ回路およびＷＴＡ回路に対して、３０ｍＶの入力オフセット電圧を付加し、Ｎｅａｒｅｓｔ  Ｌｏｓｅｒ行には、ＷＬＡ回路およびＷＴＡ回路の両方に対して、０ｍＶの入力オフセット電圧を付加した。【０１５０】
図１５は、検索時間とＷｉｎｎｅｒ入力距離との関係を示す図である。図１５において、縦軸は、検索時間を表し、横軸は、Ｗｉｎｎｅｒ入力距離を表す。【０１５１】
図１５を参照して、検索時間は、０〜１００のＷｉｎｎｅｒ入力距離に対して、７１ｎｓ以下であった。そして、１０ｎｓよりも短い最小の検索時間が得られた。【０１５２】
図１６は、平均消費電力とＷｉｎｎｅｒ入力距離との関係を示す図である。図１６において、縦軸は、平均消費電力を表し、横軸は、Ｗｉｎｎｅｒ入力距離を表す。【０１５３】
図１６を参照して、平均消費電力は、０〜１００のＷｉｎｎｅｒ入力距離に対して、４５ｍＷ以下であった。【０１５４】
図１７は、差動増幅器の負側の容量によって除去可能なオフセット電圧を示す図である。図１７において、縦軸は、差動増幅器の負側の容量によって除去可能なオフセット電圧を表し、横軸は、Ｗｉｎｎｅｒ入力距離を表す。【０１５５】
図１７を参照して、差動増幅器の負側の容量によって、最大で０．７ｍＷまでオフセット電圧を除去できることが解った。【０１５６】
したがって、Ｗｉｎｎｅｒ入力距離が１００の場合においても、マッチラインの電圧差よりもオフセット電圧を小さくできることが解った。【０１５７】
その結果、オフセット除去回路１０を用いることにより、Ｗｉｎｎｅｒ入力距離が１００まで、正確に検索できることが解った。【０１５８】
なお、上記においては、除去回路１は、４個のｎ型ＭＯＳトランジスタ１１〜１４を含むと説明したが、この発明においては、これに限らず、除去回路１は、相互に抵抗が異なる複数のｎ型ＭＯＳトランジスタまたは複数のｐ型ＭＯＳトランジスタを含んでいればよい。【０１５９】
また、除去回路２も、ｎ型ＭＯＳトランジスタの代わりに、ｐ型ＭＯＳトランジスタを含んでいてもよい。【０１６０】
この実施例においては、除去回路１は、「第１の除去回路」を構成し、除去回路２は、「第２の除去回路」を構成する。【０１６１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１６２】
この発明は、オフセット電圧を精度良く除去可能なオフセット除去回路に適用される。また、この発明は、オフセット電圧を精度良く除去可能なオフセット除去回路を備えた連想メモリに適用される。さらに、この発明は、オフセット電圧を精度良く除去可能なオフセット電圧の除去方法に適用される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【手続補正書】
【提出日】平成21年11月30日(2009.11.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の差動増幅器における特性のバラツキに起因して発生するオフセット電圧を除去するオフセット除去回路であって、
前記差動増幅器の非反転入力端子に接続され、前記非反転入力端子へ入力される入力電圧から前記オフセット電圧を前記非反転入力端子への入力線上で外部から入力されたカウンタ値を用いて第１の精度で除去する第１の除去回路と、
前記差動増幅器の反転入力端子に接続され、前記第１の除去回路によって前記オフセット電圧が除去された電圧から前記オフセット電圧を前記反転入力端子への入力線上で前記第１の精度よりも高い第２の精度で除去する第２の除去回路とを備えるオフセット除去回路。
【請求項２】
前記第１の除去回路は、前記入力電圧からディジタル的に前記オフセット電圧を除去し、
前記第２の除去回路は、前記オフセット電圧が除去された電圧からアナログ的に前記オフセット電圧を除去する、請求の範囲第１項に記載のオフセット除去回路。
【請求項３】
前記第１の除去回路は、前記第２の除去回路の停止時に、前記入力電圧からディジタル的に前記オフセット電圧を除去し、
前記第２の除去回路は、前記第１の除去回路の停止時に、前記オフセット電圧が除去された電圧からアナログ的に前記オフセット電圧を除去する、請求の範囲第２項に記載のオフセット除去回路。
【請求項４】
前記第１の除去回路は、
前記非反転入力端子と接地ノードとの間に並列に接続され、抵抗が相互に異なる複数のＭＯＳトランジスタと、
前記複数のＭＯＳトランジスタをディジタル信号によってオン／オフし、前記入力電圧を前記差動増幅器の出力電圧が反転するまで階段的に低下させる制御回路とを含み、
前記第２の除去回路は、前記反転入力端子と前記差動増幅器の反転入力端子に入力される制御電圧を受ける制御ノードとの間に接続され、前記差動増幅器の出力電圧から前記制御電圧を減算した電圧が印加される容量を含む、請求の範囲第２項に記載のオフセット除去回路。
【請求項５】
前記制御回路は、ディジタル値が最小値から上昇するように前記ディジタル信号を複数のＭＯＳトランジスタへ出力する、請求の範囲第４項に記載のオフセット除去回路。
【請求項６】
予め記憶された複数の参照データの各々と入力された検索データとの比較を並列に実行し、各比較結果に応じた電流値を有する複数の比較電流信号を生成するメモリアレイ部と、
前記複数の比較電流信号を電圧に変換し増幅するＷＬＡ（Ｗｉｎｎｅｒ  Ｌｉｎｅ−ｕｐ  Ａｍｐｌｉｆｉｅｒ）回路と、
前記ＷＬＡ回路からの出力をさらに増幅するＷＴＡ（Ｗｉｎｎｅｒ  Ｔａｋｅ  Ａｌｌ）回路とを備え、
前記ＷＬＡ回路は、
前記複数の比較電流信号に対応して設けられ、対応する比較電流信号を比較電圧信号に変換する複数の電流電圧変換回路と、
前記複数の電流電圧変換回路に対応して設けられ、対応する電流電圧変換回路からの比較電圧信号を一方の入力に受ける複数の差動増幅回路と、
前記複数の比較電圧信号のうちの最小または最大電圧に追従する制御電圧を前記複数の差動増幅回路の出力から生成し、その生成した制御電圧を前記複数の差動増幅回路の他方の入力に共通に与える制御回路とを含み、
前記複数の差動増幅器回路の各々は、
対応する電流電圧変換回路からの比較電圧信号を増幅して出力する差動増幅器と、
前記差動増幅器の非反転入力端子に接続され、前記複数の差動増幅回路における特性のバラツキに起因して発生するオフセット電圧を前記非反転入力端子へ入力される前記比較電圧信号から前記非反転入力端子への入力線上で外部から入力されたカウンタ値を用いて第１の精度で除去する第１の除去回路と、
前記差動増幅器の反転入力端子に接続され、前記第１の除去回路によって前記オフセット電圧が除去された比較電圧信号に基づいて前記オフセット電圧を前記反転入力端子への入力線上で前記第１の精度よりも高い第２の精度で除去する第２の除去回路とを含む、連想メモリ。
【請求項７】
複数の差動増幅器における特性のバラツキに起因して発生するオフセット電圧を前記差動増幅器の非反転入力端子に入力される入力電圧から前記非反転入力端子への入力線上で外部から入力されたカウンタ値を用いて第１の精度で除去する第１のステップと、
前記第１のステップにおいて、オフセット電圧が除去された電圧からオフセット電圧を前記差動増幅器の反転入力端子への入力線上で前記第１の精度よりも高い第２の精度で除去する第２のステップとを備えるオフセット電圧の除去方法。
【請求項８】
前記第１のステップにおいて、前記オフセット電圧は、ディジタル的に除去され、
前記第２のステップにおいて、前記オフセット電圧は、アナログ的に除去される、請求の範囲第７項に記載のオフセット電圧の除去方法。
【請求項９】
前記第１のステップは、前記第２のステップの停止時に実行され、
前記第２のステップは、前記第１のステップの停止時に実行される、請求の範囲第８項に記載のオフセット電圧の除去方法。
【請求項１０】
前記第１のステップは、
ディジタル値に応じてオンされるＭＯＳトランジスタによって差動増幅器の非反転入力端子に接続される入力線上の電流を接地ノードへ流して前記入力線上の電圧を階段的に低下させる第１のサブステップと、
前記差動増幅器の出力電圧が反転したか否かを判定する第２のサブステップと、
前記差動増幅器の出力電圧が反転していないと判定されたとき、上昇させたディジタル値に応じてオンされるＭＯＳトランジスタによって前記入力線上の電流を接地ノードへ流して前記入力線上の電圧を階段的に低下させる第３のサブステップと、
前記差動増幅器の出力電圧が反転するまで、前記第３のサブステップを繰返し実行する第４のサブステップとを含む、請求の範囲第８項に記載のオフセット電圧の除去方法。
【国際調査報告】
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