【事件の表示】
　特許第２９６５３５８号「電界効果型トランジスタ」の請求項１ないし７に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第２９６５３５８号の請求項１に係る特許を維持する。
【理　由】
１　経緯
　特許出願　　　　　　　　　　　　　　　平成　８年１１月　７日
　　　　　　　　　　　　　　　（優先日　平成　７年１２月２８日）
　設定登録（特許第２９６５３５８号）　　平成１１年　８月１３日
　特許異議申立（奥田孝導）　　　　　　　平成１２年　４月１８日
　取消理由通知１　　　　　　　　　　　　平成１２年　７月　３日
　特許異議意見書・訂正請求書１　　　　　平成１２年　９月２９日
　審尋（異議申立人）　　　　　　　　　　平成１３年　４月２３日
　（上記審尋に応答なし）
　権利移転　　　　　　　　　　　　　　　平成１３年　６月１５日
　手続続行通知　　　　　　　　　　　　　平成１３年　６月２２日
　取消理由通知２（訂正拒絶理由通知兼用）平成１３年　９月２１日
　訂正請求取下書（訂正請求１について）　平成１３年１１月３０日
　特許異議意見書・訂正請求書２　　　　　平成１３年１１月３０日
　（書類名の後の番号は単に区別するための整理番号である。）
　
２　訂正請求について
（１）　訂正事項について
　平成１３年１１月３０日付けの訂正請求２は、次の訂正をしようとするものである。
　ａ　特許請求の範囲の請求項１中の「基板と、該基板上に形成された、少なくともチャネル層を含む積層構造と、を備え、該積層構造は、該チャネル層にキャリアを供給するためのドーパントを含有しているＡｌＸＧａ１−ＸＡｓ（０≦Ｘ≦１）から構成されるキャリア供給層をさらに備えている」を、特許請求の範囲の減縮を目的として、
「基板と、該基板上に形成されたチャネル層と該チャネル層上に形成され、ＩｎＡｌＡｓで構成されたスペーサ層と該スペーサ層上に形成され、該チャネル層にキャリアを供給するためのドーパントを含有しているＡｌＸＧａ１−ＸＡｓ（０≦Ｘ≦１）から構成されたキャリア供給層とを含む積層構造を備えた」と訂正する。
　ｂ　これに伴い、特許請求の範囲と発明の詳細な説明の記載との整合を図るため、明細書第３頁第２行〜第４頁第２５行（特許２９６５３５８号公報第２頁右段第３８行〜同第３頁左段第３１行）の「本発明のある電界効果トランジスタは、……前記ドーパントがシリコンである。」を、明りょうでない記載の釈明を目的として、「本発明の電界効果トランジスタは、基板と、該基板上に形成されたチャネル層と該チャネル層上に形成され、ＩｎＡｌＡｓで構成されたスペーサ層と該スペーサ層上に形成され、該チャネル層にキャリアを供給するためのドーパントを含有しているＡｌＸＧａ１−ＸＡｓ（０≦Ｘ≦１）から構成されたキャリア供給層とを含む積層構造を備えたものである。」と訂正する。
（２）　訂正目的制限、新規事項違反、実質変更・拡張について　
　上記ａは、「チャネル層上に形成され、ＩｎＡｌＡｓで構成されたスペーサ層」とすることで、チャネル層上に形成されること、及びスペーサ層の材料を具体化しており、特許請求の範囲の減縮に該当する。
　上記ｂは、ａの訂正により発生した、明りょうでない記載の釈明に該当する。
　そして、ａ，ｂにおいて「チャネル層上に形成され、ＩｎＡｌＡｓで構成されたスペーサ層」は本件特許明細書において、「厚さ約３ｎｍのアンドープＩｎ０．５２Ａｌ０．４８Ａｓスペーサ層」（公報第３頁右欄第２５，２６行、ほか）の記載、「ＩｎＡｌＡｓスペーサ層１３」（公報第４頁左欄第５０行）及び図面の第１図に「ＩｎＡｌＡｓスペーサ層　３ｎｍ」と記載されており、新規事項違反ではない。そして、実質的に特許請求の範囲を拡張又は変更するものではない。
　
（３）　訂正請求２についてのまとめ
　以上のとおりであるから、上記訂正は、特許法第１２０条の４第２及び同条第３項において準用する特許法第１２６条第２項から第４項までの規定に適合するので、当該訂正請求２に係る訂正を認める。
　
３　本件訂正発明
　上記訂正請求２が認められるので、本件訂正発明は、訂正明細書の特許請求の範囲請求項１に記載されたとおりの次のものである。
「基板と、該基板上に形成されたチャネル層と該チャネル層上に形成され、ＩｎＡｌＡｓで構成されたスペーサ層と該スペーサ層上に形成され、該チャネル層にキャリアを供給するためのドーパントを含有しているＡｌＸＧａ１−ＸＡｓ（０≦Ｘ≦１）から構成されたキャリア供給層とを含む積層構造を備えた電界効果型トランジスタ。」
　
４　異議申立理由、取消理由の概要
　特許異議申立人奥田孝導は、特開平７−５０４１０号公報（甲第１号証）、特開平７−１８３４９３号公報（甲第２号証）、特開平７−１９３２２４号公報（甲第３号証）を提出し、特許された請求項１〜７に係る発明は、その出願前に国内において頒布された上記の刊行物のいずれかに記載された発明であり、また上記の刊行物に記載された発明に基づいて、その出願前にその発明の属する分野における通常の知識を有するものが、容易に発明をすることができたものと認められるから、特許を受けることができないものであり、取り消されるべきであると主張している。
　取消理由１も同趣旨である。
　取消理由２（訂正拒絶理由兼用）は、「１）本件出願は、明細書の記載に不明確な個所があるので、特許法第３６条第４項及び第６項に規定する要件を満たしていない。２）訂正請求書の訂正事項ｂ、ｃは、特許法第１２０条の４第２項の各号のいずれにも該当しない。従って、平成１２年９月２９日付け訂正請求書は、拒絶されるべきものである。」というものである。
　なお、訂正請求１は取り下げられ、訂正請求２では、取消理由２で述べた訂正事項ｂ、ｃはなくなっている。
　
５　引用例記載の発明
（１）甲第１号証記載の発明
　甲第１号証の【００２８】には、「実施例１本発明の実施例１の選択ドープ・ヘテロ構造を持つ半導体結晶積層体を図１により説明する。ＭＢＥ装置により半絶縁性ＧａＡｓ基板１上にアンドープＧａＡｓ層２をバッファ層として５００ｎｍ、アンドープＩｎＧａＡｓ層３（Ｉｎ組成比０．３）をチャネル層として６ｎｍ、次層は従来スペーサ層としてアンドープＡｌＧａＡｓを成長したが、本実施例ではアンドープＩｎＡｌＧａＡｓ層４（Ｉｎ組成比０．３、Ａｌ組成比０．５）をスペーサ層として２ｎｍ成長し、続いてｎ型ＡｌＧａＡｓキャリア供給層５（Ａｌ組成比０．２５、Ｓｉ濃度３×１０１８個／ｃｍ３）を２０ｎｍ、アンドープＡｌＧａＡｓ層６（Ａｌ組成比０．２５）を７ｎｍ、アンドープＧａＡｓキャップ層７を５ｎｍ順次エピタキシャル成長した。」と記載されている。
（２）甲第２号証記載の発明
  甲第２号証の【００６５】には、「【実施例】
実施例１．以下、本実施例を図について説明する。図１は本発明の第１の実施例による半導体装置の構造を示す断面図である。図において、１は半絶縁性ＩｎＰ基板である。層厚２５０ｎｍのアンドープＡｌ０．４８Ｉｎ０．５２Ａｓバッファ層２は基板１０１上に配置される。層厚５０ｎｍのアンドープＩｎ０．５３Ｇａ０．４７Ａｓチャネル層３はバッファ層２上に配置される。層厚２ｎｍのアンドープＡｌ０．４８Ｉｎ０．５２Ａｓスペーサ層４はチャネル層３上に配置され、層厚１ｎｍ，不純物濃度４×１０１８ｃｍ−３にシリコンドープされたｎ型Ｉｎ０．５３Ｇａ０．４７Ａｓ電子供給層５はスペーサ層４上に配置される。層厚２０ｎｍのアンドープＡｌ０．４８Ｉｎ０．５２Ａｓショットキー形成層６は電子供給層５上に配置される。層厚１０ｎｍ，不純物濃度４×１０１８ｃｍ−３にシリコンドープされたｎ型Ｉｎ０．５３Ｇａ０．４７Ａｓコンタクト層７はショットキー形成層６上に配置される。リセス溝１１はコンタクト層７を貫通し、ショットキー形成層６の所定深さに達するように形成される。ソース電極８，及びドレイン電極９はコンタクト層７上に設けられ、ゲート電極１１０はリセス溝１１の底部のショットキー形成層６上に配置される。リセス溝１１の幅は約０．２μｍであり、ゲート長は約０．１５μｍである。ここで、アンドープ層は１０１６ｃｍ−３オーダー以下の極低不純物濃度の層となっている。本実施例の従来例との相違点は、従来例では電子供給層としてｎ型ＡｌＩｎＡｓを用いていたのに対し、極薄のｎ型ＩｎＧａＡｓ層を用いたことにある。」と記載されている。
（３）甲第３号証記載の発明
　甲第３号証の【００１２】には、「（実施例１）図１（ａ）には、エピタキシャル基板の一例を示す。半絶縁性ＧａＡｓ基板１畳にアンドープＧａＡｓバッファ層２が２００ｎｍの厚さで、アンドープＩｎ０．２　Ｇａ０．８　Ａｓチャネル層３が１５ｎｍの厚さで、例えばＳｉなどの不純物が２×１０１８ｃｍ−３の濃度でドープされたｎ−ＧａＡｓキャップ層６が６０ｎｍの厚さで、それぞれ例えば分子線エピタキシャル成長法（ＭＢＥ）により順次結晶成長されている。」と記載されている。
　
５　訂正発明と引用例記載の発明との対比
　特開平７−５０４１０号公報（甲第１号証）、特開平７−１８３４９３号公報（甲第２号証）、特開平７−１９３２２４号公報（甲第３号証）のいずれにも、訂正発明の構成である「ＩｎＡｌＡｓで構成されたスペーサ層」は示されていない。訂正発明は、「該スペーサ層上に形成され、該チャネル層にキャリアを供給するためのドーパントを含有しているＡｌＸＧａ１−ＸＡｓ（０≦Ｘ≦１）から構成されたキャリア供給層」とすることで、キャリア供給層からチャネル層にキャリアを供給でき、又、フッ素によるドーパントのターミネートが抑制できる明細書記載の効果を奏する。
　してみると、訂正発明は、甲各号証のいずれかに記載された発明と同一であるともできないし、また甲各号証に記載された発明から容易に発明をすることができたものとすることもできない。
　
６　異議申立のまとめ
　また、明細書中の不明確な記載は解消している。
　他に訂正発明を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１３年１２月１１日（２００１．１２．１１）
【訂正の要旨】
　訂正事項について
　ａ　特許請求の範囲の請求項１中の「基板と、該基板上に形成された、少なくともチャネル層を含む積層構造と、を備え、該積層構造は、該チャネル層にキャリアを供給するためのドーパントを含有しているＡｌＸＧａ１−ＸＡｓ（０≦Ｘ≦１）から構成されるキャリア供給層をさらに備えている」を、特許請求の範囲の減縮を目的として、
「基板と、該基板上に形成されたチャネル層と該チャネル層上に形成され、ＩｎＡｌＡｓで構成されたスペーサ層と該スペーサ層上に形成され、該チャネル層にキャリアを供給するためのドーパントを含有しているＡｌＸＧａ１−ＸＡｓ（０≦Ｘ≦１）から構成されたキャリア供給層とを含む積層構造を備えた」と訂正する。
　ｂ　これに伴い、特許請求の範囲と発明の詳細な説明の記載との整合を図るため、特許２９６５３５８号公報第２頁右段第３８行〜同第３頁左段第３１行の「本発明のある電界効果トランジスタは、……前記ドーパントがシリコンである。」を、明りょうでない記載の釈明を目的として、「本発明の電界効果トランジスタは、基板と、該基板上に形成されたチャネル層と該チャネル層上に形成され、ＩｎＡｌＡｓで構成されたスペーサ層と該スペーサ層上に形成され、該チャネル層にキャリアを供給するためのドーパントを含有しているＡｌＸＧａ１−ＸＡｓ（０≦Ｘ≦１）から構成されたキャリア供給層とを含む積層構造を備えたものである。」と訂正する。
（５４）【発明の名称】
電界効果型トランジスタ
（５７）【特許請求の範囲】
　【請求項１】　基板と、該基板上に形成され
たチ
と該チャネル層上に形成され、ＩｎＡｌＡｓで構成されたスペーサ層と該スペーサ層上に形成され、
たキャリア供給層とを含む積層構造を備えた
【発明の詳細な説明】
技術分野
　本発明は、電界効果型トランジスタ（以下、「ＦＥＴ」と称する）に関するものである。
背景技術
　ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ構造を有するＦＥＴが、ミリ波の分野で実用化されつつある。図１は、従来技術によるＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ構造を有するＦＥＴ５０の構造を示す断面図である。
　ＦＥＴ５０では、ＦｅドープＩｎＰ基板１の上に、厚さ約５００ｎｍのアンドープＩｎ０．５２Ａｌ０．４８Ａｓバッファ層２、厚さ約３０ｎｍのアンドープＩｎ０．５３Ａｌ０．４７Ａｓチャネル層３、厚さ約３ｎｍのアンドープＩｎ０．５２Ａｌ０．４８Ａｓスペーサ層４、厚さ約３０ｎｍのｎ型Ｉｎ０．５２Ａｌ０．４８Ａｓショットキー層５、及び厚さ約２５ｎｍのｎ型（例えばシリコンがドープされた）Ｉｎ０．５３Ｇａ０．４７Ａｓキャップ層７が、この順に積層されている。さらに、このようにして得られた積層構造の上にゲート電極やソース・ドレイン電極（不図示）を形成して、ＦＥＴ５０が完成する。
　ｎ型ＩｎＡｌＡｓショットキー層５には、スペーサ層４を介してチャネル層３にキャリア（電子）を供給するためのｎ型ドーパントとして、シリコンがドープされている。シリコンは、ＩｎＡｌＡｓショットキー層５全体に一様にドープされ得る。或いは、ＩｎＡｌＡｓショットキー層５とＩｎＡｌＡｓスペーサ層４との間に、数原子層のオーダでシリコン層（δドープ層）６を設けることによって、シリコンのドーピングを実現してもよい。
　しかし、上記の構造を有するＦＥＴ５０は、ＩｎＡｌＡｓショットキー層５の電気的特性が、製造時の熱処理によって劣化するという問題点を有している。
　この点について、最近の研究では、ＩｎＡｌＡｓショットキー層の表面にフッ素（Ｆ）が付着すると、その後の熱処理によってそのフッ素がＩｎＡｌＡｓショットキー層の内部に侵入してイオン化し、ＩｎＡｌＡｓショットキー層の内部にｎ型ドーパントとして含まれているシリコンのダングリングボンドと結合して、ドーパントとして機能すべきシリコンをターミネート（不活性化）してしまうことが、実験的に明らかになってきている（例えば、電子情報通信学会技術研究報告、ＥＤ９５−１０８（１９９５年１０月、第３５〜４０頁）を参照のこと）。これにより、ＩｎＧａＡｓチャネル層３のキャリア濃度及び移動度が減少して、ドレイン電流の減少や閾値電流の変動など、トランジスタの電気的特性の劣化が生じる。
　しかし、これは、ＩｎＡｌＡｓに特有の現象であって、ＩｎＡｓ、ＡｌＡｓ、ＧａＡｓ、ＡｌＧａＡｓ、或いはＩｎＧａＡｓには、見られない現象である。
　そこで、この問題に対処するために、従来では、ＩｎＡｌＡｓショットキー層の近傍にＩｎＡｌＧａＡｓ層を設けてフッ素に対するバリア層として機能させるなどの手法によって、ＩｎＡｌＡｓショットキー層へのフッ素の混入を防止している（例えば、電子情報通信学会技術研究報告、ＥＤ９５−１０５（１９９５年１０月、第１３〜２０頁）を参照のこと）。
　しかし、上記のように、フッ素に対するバリア層としてのＩｎＡｌＧａＡｓ層をＩｎＡｌＡｓ層の近傍に形成すると、ＩｎＡｌＧａＡｓ層とゲート電極との間のショットキー障壁が低くなって、ゲート耐圧が小さくなるという問題点が生じる。
　そこで本発明は、フッ素による動作特性への影響が低減され且つ良好なゲート耐圧特性を有するＦＥＴを提供することを目的とする。
発明の開示
　本発明の
電界効果トランジスタは、基板と、該基板上に形成されたチャネル層と該チャネル層上に形成され、ＩｎＡｌＡｓで構成されたスペーサ層と該スペーサ層上に形成され、該チャネル層にキャリアを供給するためのドーパントを含有しているＡｌｘＧａ１−ｘＡｓ（０≦ｘ≦１）から構成されたキャリア供給層とを含む積層構造を備えたものである。
　本発明の他の電界効果トランジスタは、基板と、該基板上に形成された、少なくともチャネル層を含む積層構造と、を備え、該積層構造は、該チャネル層にキャリアを供給するためのドーパントを含有しているＩｎｘＧａ１−ｘＡｓ（０≦ｘ≦１）から構成されるキャリア供給層をさらに備えている。
　本発明の更に他の電界効果トランジスタは、基板と、該基板上に形成された、少なくともチャネル層を含む積層構造と、を備え、該積層構造は、該チャネル層にキャリアを供給するためのドーパントを含有しているキャリア供給層をさらに備えており、該キャリア供給層は、該ドーパントが数原子層オーダで堆積されているδドープ層と、該δドープ層を挟み込むように設けられた１対の半導体層と、を備えている。好ましくは、前記ドーパントがシリコンである。
　本発明の更に他の電界効果トランジスタは、基板と、該基板上に形成された、ＩｎＡｌＡｓから構成されるショットキー層とＩｎＧａＡｓから構成されるチャネル層とを少なくとも含む積層構造と、を備え、該積層構造は、該チャネル層にキャリアを供給するためのドーパントを含有しているＡｌｘＧａ１−ｘＡｓ（０≦ｘ≦１）から構成されるキャリア供給層をさらに備えている。
　本発明の更に他の電界効果トランジスタは、基板と、該基板上に形成された、ＩｎＡｌＡｓから構成されるショットキー層とＩｎＧａＡｓから構成されるチャネル層とを少なくとも含む積層構造と、を備え、該積層構造は、該チャネル層にキャリアを供給するためのドーパントを含有しているＩｎｘＧａ１−ｘＡｓ（０≦ｘ≦１）から構成されるキャリア供給層をさらに備えている。
　本発明の更に他の電界効果トランジスタは、基板と、該基板上に形成されたショットキー層とチャネル層とを少なくともを含む積層構造と、を備え、該積層構造は、該チャネル層にキャリアを供給するためのドーパントを含有しているキャリア供給層をさらに備えており、該キャリア供給層は、該ドーパントが数原子層オーダで堆積されているδドープ層と、該δドープ層を挟み込むように設けられた１対の半導体層と、を備えている。好ましくは、前記ドーパントがシリコンである。
図面の簡単な説明
　図１は、従来技術によるＦＥＴの構成を示す断面図である。
　図２は、本発明の第１の実施形態によるＦＥＴの構成を示す断面図である。
　図３は、図２に示すＦＥＴのエネルギーバンド構成を模式的に示す図である。
　図４は、図３に示すエネルギーバンド構成の要部を、更に詳細に示す図である。
　図５は、本発明の第２の実施形態によるＦＥＴの構成を示す断面図である。
　図６は、図５に示すＦＥＴのエネルギーバンド構成を模式的に示す図である。
　図７は、本発明の第３の実施形態によるＦＥＴの構成を示す断面図である。
　図８は、本発明の第４の実施形態によるＦＥＴの構成を示す断面図である。
　図９は、図８に示すＦＥＴのエネルギーバンド構成を模式的に示す図である。
　図１０（ａ）は、本発明品に相当する評価サンプルの構成を示す断面図であり、図１０（ｂ）は、従来技術品に相当する比較サンプルの構成を示す断面図である。
　図１１（ａ）は、図１０（ａ）の評価サンプルに対するＳＩＭＳ分析結果を示す図であり、図１１（ｂ）は、図１０（ｂ）の比較サンプルに対するＳＩＭＳ分析結果を示す図である。
　図１２は、図１０（ａ）の評価サンプル及び図１０（ｂ）の比較サンプルの、フッ酸溶液に対する耐性に関する測定データを示すグラフである。
　図１３は、図１０（ａ）の評価サンプル及び図１０（ｂ）の比較サンプルの、熱的安定性に関する測定データを示すグラフである。
　図１４は、本発明に従って構成されたＦＥＴの遮断周波数の測定データを、これまでに報告されている測定データとともに示すグラフである。
発明を実施するための最良の形態
　以下では、本発明の様々な実施形態を、添付の図面を参照しながら説明する。
（第１の実施の形態）
　図２は、本発明の第１の実施形態によるヘテロ接合型ＦＥＴ１００の構成を示す断面図である。
　ＦＥＴ１００では、Ｆｅがドープされている半絶縁性ＩｎＰ基板１０の上に、厚さ約５００ｎｍのアンドープＩｎ０．５２Ａｌ０．４８Ａｓバッファ層１１、厚さ約３０ｎｍのアンドープＩｎ０．５３Ｇａ０．４７Ａｓチャネル層１２、厚さ約３ｎｍのアンドープＩｎ０．５２Ａｌ０．４８Ａｓスペーサ層１３、厚さ約２ｎｍのｎ型Ａｌ０．２５Ｇａ０．７５Ａｓキャリア供給層１４、厚さ約２０ｎｍのアンドープＩｎ０．５２Ａｌ０．４８Ａｓショットキー層１５、及び厚さ約１０ｎｍの（例えばシリコンがドープされた）ｎ型Ｉｎ０．５３Ｇａ０．４７Ａｓキャップ層１６が、この順に積層されている。基板１０の上に、例えばＭＢＥ法によって上記の各層１１〜１６を順次エピタキシャル成長させた後に、フォトリソグラフィーによって、ＦＥＴの形成領域をマスクするレジストパターンを上記積層構造の上に形成する。そして、例えばＨ３ＰＯ４：Ｈ２Ｏ２：Ｈ２Ｏ＝３：１：５０の混合液などのリン酸系のエッチャントを用いるエッチングを行って、メサ分離を行う。
　次に、オーミック領域（すなわちソース・ドレイン電極の形成位置に相当する箇所）が開口しているレジストマスクを、フォトリソグラフィを用いてキャップ層１６の上に形成する。さらに、レジストマスクの上には、オーミック金属層、例えばＮｉ／ＡｕＧｅ／Ａｕの多層構造からなる金属層を蒸着し、その後にリフトオフを行う。これによって、キャップ層１６の上の所定の箇所に、ソース電極１７ｓ及びドレイン電極１７ｄを形成する。ここで、Ｎｉ／ＡｕＧｅ／Ａｕ多層構造を構成する各層の厚さは、例えば、Ｎｉ層を約２．５ｎｍ、ＡｕＧｅ層を約１２０ｎｍ、及びＡｕ層を約６０ｎｍとする。
　次に、電子ビーム（ＥＢ）に感光する材料、例えばＰＭＭＡから構成されている下部レジスト層（不図示）を、ソース電極１７ｓ及びドレイン電極１７ｄを含めてキャップ層１６を覆うように形成する。さらにその上には、電子ビーム（ＥＢ）に感光する材料、例えばＰ（ＭＭＡ−ＣＯ−ＭＡＡ）から構成されている上部レジスト層（不図示）を形成する。
　そして、上部レジスト層（Ｐ（ＭＭＡ−ＣＯ−ＭＡＡ）層）に、例えば幅が約０．５μｍのスリット状開口パターンを、電子ビーム照射によって形成する。さらに、そのようにして形成されたスリット状開口パターンを通して下部レジスト層（ＰＭＭＡ層）に電子ビームを照射して、例えば幅が約０．１μｍのスリット状開口パターンを、上部レジスト層の開口パターンを通して露出している下部レジスト層に形成する。
　さらに、上記で形成されたスリット状開口パターンを有する上部及び下部レジスト層をマスクとして、例えばＨ３ＰＯ４：Ｈ２Ｏ２：Ｈ２Ｏ：３：１：２００の混合液などのリン酸系のエッチャントを用いるエッチングを行い、キャップ層１６にリセス構造を形成する。このリセスの底部では、ショットキー層１５が露出する。その後に、ゲート金属膜、例えばＴｉ／Ｐｔ／Ａｕの多層構造からなるゲート電極の蒸着及びリフトオフによって、リセス底部でショットキー層１５に接触しているゲート電極１８を形成する。ここで、Ｔｉ／Ｐｔ／Ａｕ多層構造を構成する各層の厚さは、例えば、Ｔｉ層及びＰｔ層をそれぞれ約５０ｎｍ、及びＡｕ層を約４００ｎｍとする。
　このようにして形成された構成に、さらに必要な配線（不図示）を施すことによって、ＦＥＴ１００が完成する。
　キャリア供給層１４は、フッ素の影響を受けないＡｌＧａＡｓ層で構成し、その結晶成長中にシリコンを同時に供給してドーピングすることにより、ｎ型導電型をもたせている。これによって、シリコンは、キャリア供給装置１４の全体に均一に含有される。
　キャリア供給層１４は、チャネル層１２にキャリア（電子）を供給するためのものであるが、チャネル層１２の中ではなく、スペーサ層１３を介してチャネル層１２の上に、すなわちショットキー層側に、設けられている（但し、ショットキー層１５よりは基板側に位置している）。このように、キャリア供給層１４とチャネル層１２との間にスペーサ層１３を設けて、両者を離して位置させれば、キャリア供給層１４に含まれるイオン化不純物によってチャネル層１２の中を走行するキャリアが散乱されることを、より効果的に防止することができる。但し、このような走行キャリアの散乱が問題にならないような場合には、スペーサ層１３の形成を省略することもできる。
　或いはキャリア供給層１４を、チャネル層１２の中に形成することもできる。
　図３は、図２に示す構成を有するＦＥＴ１００のエネルギーバンドを模式的に描く図である。具体的には、フェルミレベルεＦを同一レベルに描いたときの、基板１０及び各層１１〜１６の伝導帯下端の位置を模式的に描いている。なお、図３に含まれている参照番号は、図２に示す構成における同じ参照番号の層を意味している。
　一方、図４は、図３に示すエネルギーバンド図に関連して、ＡｌＧａＡｓキャリア供給層１４からＩｎＡｌＡｓスペーサ層１３、さらにＩｎＧａＡｓチャネル層１２にかけてのエネルギーバンドを、さらに詳細に示している。図４によれば、Ｉｎ０．５３Ｇａ０．４７Ａｓチャネル層１２のエネルギーギャップがΔＥｇ＝０．７５ｅＶ、Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層１３のエネルギーギャップがΔＥｇ＝１．４５ｅＶ、及びｎ型Ａｌ０．２５Ｇａ０．７５Ａｓキャリア供給層１４のエネルギーギャップがΔＥｇ＝１．７５ｅＶである。また、キャリア供給層１４とスペーサ層１３との間のバンドオフセットは、伝導帯下端に関してはΔＥｃ＝０．０８ｅＶであり、価電子帯上端に関してはΔＥｖ＝０．２２ｅＶである。同様に、スペーサ層１３とチャネル層１２との間のバンドオフセットは、伝導帯下端に関してはΔＥｃ＝０．５２ｅＶであり、価電子帯上端に関してはΔＥｖ＝０．１８ｅＶである。
　上記のようなエネルギーバンド構造においては、電子がｎ型ＡｌＧａＡｓキャリア供給層１４からスペーサ層１３を通してチャネル層１２に供給され、このチャネル層１２の中を走行する。シリコンのドーピングによってｎ型になっているキャリア供給層１４は、フッ素による影響（ターミネート）を受けないＡｌＧａＡｓによって構成されているので、電子を有効にチャネル層１２に供給することができる。
　このように、本発明によれば、キャリア供給層１４をフッ素の影響を受けないＡｌＧａＡｓ層で構成することによって、フッ素がＩｎＡｌＡｓ層の中に侵入してそこに存在するｎ型ドーパントとしてのシリコンと結合すること、さらにそれによって引き起こされるシートキャリア密度の低下、及びそれに伴うドレイン電流密度の低下を、防ぐことができる。この結果、ドレイン電流の低下が生じずに高いトランスコンダクタンスを有し、フッ素に対して安定な動作特性を維持することができる、高い信頼性を有するＩｎＡｌＡｓ／ＩｎＧａＡｓ構造のヘテロ接合型ＦＥＴが提供される。
　上記の説明では、キャリア供給層１４として用いているＡｌＧａＡｓ層の厚さは、約２ｎｍとしているが、この値は、格子定数の不整合に基づいて決定される臨界膜厚（約４ｎｍ）以下である。従って、ＩｎＡｌＡｓ／ＩｎＧａＡｓ構造の中にＡｌＧａＡｓ層（キャリア供給層）１４を挿入しても、格子不整合に起因する転位は発生しない。
　さらに、以上の説明では、キャリア供給層１４はＡｌＧａＡｓ層としているが、その構造材料はこれに限られるわけではない。フッ素によるｎ型ドーパントとしてのシリコンのターミネートが生じないＩＩＩ−Ｖ族化合物半導体であれば、キャリア供給層の構成材料として使用することができる。具体的には、上記の説明におけるＡｌＧａＡｓ層に代えて、ＧａＡｓ層、ＡｌＡｓ層、ＩｎＡｓ層、或いはＩｎＧａＡｓ層によって、キャリア供給層１４を構成することができる。さらに、Ｖ族元素としてＰ（リン）を用いたものとして、ＩｎｘＧａ１−ｘＰ層（０≦ｘ≦１）或いはＡｌｘＧａ１−ｘＰ層（０≦ｘ≦１）と表される材料、具体的には、ＩｎＰ層、ＧａＰ層、ＡｌＰ層、ＩｎＧａＰ層、或いはＡｌＧａＰ層で、キャリア供給層１４を構成することもできる。特に、キャリア供給層１４をＩｎＰ層とすれば、基板１０と同じ材料で構成されることになるので、格子整合を得ることができる。また、ＩｎＧａＰ層を用いる場合には、ＩｎＰに比べて格子定数がやや大きくなるが、Ｇａの組成を約２０％（Ｉｎ０．８Ｇａ０．２Ｐ）程度に設定すれば、臨界膜厚が大きくとれて且つチャネル層１２のバンドギャップも大きくなる。これより、キャリアがチャネル層１２の内部に局在しやすくなるので、キャリア供給層１４の構成材料として適している。
　また、上記構成を有するＦＥＴにおいて、チャネル層１２にｎ型ドーパントをドーピングすれば、ドレイン電流を大きくすることができるので、パワー用の用途に用いることが可能になる。
（第２の実施の形態）
　図５は、本発明の第２の実施形態によるヘテロ接合型ＦＥＴ２００の構成を示す断面図である。
　ＦＥＴ２００では、基板として、第１の実施形態の半絶縁性ＩｎＰ基板に代えて、半絶縁性ＧａＡｓ基板２０を使用する。さらに、ＧａＡｓ基板２０とその上に形成されるＩｎＡｌＡｓ／ＩｎＧａＡｓ系積層構造との間の格子不整合を緩和するために、ＧａＡｓ基板２０の上には、厚さが約１０００ｎｍのアンドープＩｎＧａＡｓグレーディッドバッファ層２１を形成する。このＩｎＧａＡｓグレーディッドバッファ層２１は、ＧａＡｓ基板２０に接する界面から、上部積層構造に接する界面にかけて、その組成が連続的に次第に変化していくように形成されている。具体的には、ＧａＡｓ基板２０との界面では、グレーディッドバッファ層２１の組成は、Ｉｎを含まないＧａＡｓとなっている。そこから上方に向けて、Ｉｎ含有量が増加するとともにＧａ含有量が減少し、ＩｎＡｌＡｓバッファ層１１に接する界面では、その組成はＩｎ０．５３Ｇａ０．４７Ａｓとなっている。
　さらに、ＩｎＧａＡｓグレーディッドバッファ層２１の上には、図２を参照して説明した第１の実施形態におけるＦＥＴ１００と同じ積層構造が形成される。具体的には、厚さ約５００ｎｍのアンドープＩｎ０．５２Ａｌ０．４８Ａｓバッファ層１１、厚さ約３０ｎｍのアンドープＩｎ０．５３Ｇａ０．４７Ａｓチャネル層１２、厚さ約３ｎｍのアンドープＩｎ０．５２Ａｌ０．４８Ａｓスペーサ層１３、厚さ約２ｎｍのｎ型Ａｌ０．２５Ｇａ０．７５Ａｓキャリア供給層１４、厚さ約２０ｎｍのアンドープＩｎ０．５２Ａｌ０．４８Ａｓショットキー層１５、及び厚さ約１０ｎｍの（例えばシリコンがドープされた）ｎ型Ｉｎ０．５３Ｇａ０．４７Ａｓキャップ層１６が、この順に積層されている。さらに、これらの積層構造の上には、ソース電極１７ｓ、ドレイン電極１７ｄ、及びゲート電極１８が、図２と同様に形成される。
　以上の各層の形成は、第１の実施形態と同様に、例えばＭＢＥ法によって行うことができる。また、その後にＦＥＴを完成させるために必要となるプロセスも、第１の実施形態で説明したものと同様にすることができる。図５において、基板及びグレーディッドバッファ層を除くその他の構成要素には、図２に示したＦＥＴ１００の対応する構成要素と同じ参照番号を付しており、ここでは、その詳細な説明を省略する。
　本実施形態においても、キャリア供給層１４は、フッ素の影響を受けないＡｌＧａＡｓ層で構成し、この結晶成長中にシリコンを同時に供給してドーピングすることにより、ｎ型導電型をもたせている。これによって、シリコンは、キャリア供給層１４の全体に均一に含有される。
　キャリア供給層１４は、チャネル層１２にキャリア（電子）を供給するためのものであるが、チャネル層１２の中ではなく、スペーサ層１３を介してチャネル層１２の上に、すなわちショットキー層側に、設けられている（但し、ショットキー層１５よりは基板側に位置している）。このように、キャリア供給層１４とチャネル層１２との間にスペーサ層１３を設けて、両者を離して位置させれば、キャリア供給層１４に含まれるイオン化不純物によってチャネル層１２の中を走行するキャリアが散乱されることを、より効果的に防止することができる。但し、このような走行キャリアの散乱が問題にならないような場合には、スペーサ層１３の形成を省略することもできる。
　或いは、キャリア供給層１４を、チャネル層１２の中に形成することもできる。
　図６は、図５に示す構成を有するＦＥＴ２００のエネルギーバンドを模式的に示す図である。具体的には、フェルミレベルεＦを同一レベルに描いたときの、基板２０、グレーディッドバッファ層２１、及び各層１１〜１６の伝導帯下端の位置を模式的に描いている。なお、図６に含まれている参照番号は、図５に示す構成における同じ参照番号の層を意味している。
　上記のようなエネルギーバンド構造においては、第１の実施形態においてと同様に、電気がｎ型ＡｌＧａＡｓキャリア供給層１４からスペーサ層１３を通してチャネル層１２に供給され、このチャネル層１２の中を走行する。シリコンのドーピングによってｎ型になっているキャリア供給層１４は、フッ素による影響（ターミネート）を受けないＡｌＧａＡｓによって構成されているので、電子を有効にチャネル層１２に供給することができる。
　このように、本発明によれば、キャリア供給層１４をフッ素の影響を受けないＡｌＧａＡｓ層で構成することによって、フッ素がＩｎＡｌＡｓ層の中に侵入してそこに存在するｎ型ドーパントとしてのシリコンと結合すること、さらにそれによって引き起こされるシートキャリア密度の低下、及びそれに伴うドレイン電流密度の低下を、防ぐことができる。この結果、ドレイン電流の低下が生じずに高いトランスコンダクタンスを有し、フッ素に対して安定な動作特性を維持することができる、高い信頼性を有するＩｎＡｌＡｓ／ＩｎＧａＡｓ構造のヘテロ接合型ＦＥＴが提供される。
　キャリア供給層１４として用いているＡｌＧａＡｓ層の厚さは、約２ｎｍとしているが、この値は、格子定数の不整合に基づいて決定される臨界膜厚（約４ｎｍ）以下である。従って、ＩｎＡｌＡｓ／ＩｎＧａＡｓ構造の中にＡｌＧａＡｓ層（キャリア供給層）１４を挿入しても、格子不整合に起因する転位は発生しない。
　さらに、以上の説明では、キャリア供給層１４はＡｌＧａＡｓ層としているが、その構成材料はこれに限られるわけではない。フッ素によるｎ型ドーパントとしてのシリコンのターミネートが生じないＩＩＩ−Ｖ族化合物半導体であれば、キャリア供給層の構成材料として使用することができる。具体的には、上記の説明におけるＡｌＧａＡｓ層に代えて、ＧａＡｓ層、ＡｌＡｓ層、ＩｎＡｓ層、或いはＩｎＧａＡｓ層によって、キャリア供給層１４を構成することができる。さらに、Ｖ族元素としてＰ（リン）を用いたものとして、ＩｎｘＧａ１−ｘＰ層（０≦ｘ≦１）或いはＡｌｘＧａ１−ｘＰ層（０≦ｘ≦１）と表される材料、具体的には、ＩｎＰ層、ＧａＰ層、ＡｌＰ層、ＩｎＧａＰ層、或いはＡｌＧａＰ層で、キャリア供給層１４を構成することもできる。特に、キャリア供給層１４としてＩｎＧａＰ層を用いる場合には、ＩｎＰに比べて格子定数がやや大きくなるが、Ｇａの組成を約２０％（Ｉｎ０．８Ｇａ０．２Ｐ）程度に設定すれば、臨界膜厚が大きくとれて且つチャネル層１２のバンドギャップも大きくなる。これより、キャリアがチャネル層１２の内部に局在しやすくなるので、キャリア供給層１４の構成材料として適している。
　また、上記構成を有するＦＥＴにおいて、チャネル層１２にｎ型ドーパントをドーピングすれば、ドレイン電流を大きくすることができるので、パワー用の用途に用いることが可能になる。
（第３の実施の形態）
　図７は、本発明の第３の実施形態によるヘテロ接合型ＦＥＴ３００の構成を示す断面図である。具体的には、本実施形態のＦＥＴ３００は、いわゆる逆ＨＥＭＴ構成を有している。
　ＦＥＴ３００では、Ｆｅがドープされた半絶縁性ＩｎＰ基板１０の上に、厚さ約５００ｎｍのアンドープＩｎ０．５２Ａｌ０．４８Ａｓバッファ層１１、厚さ約２ｎｍのｎ型Ａｌ０．２５Ｇａ０．７５Ａｓキャリア供給層３４、厚さ約３ｎｍのアンドープＩｎ０．５２Ａｌ０．４８Ａｓスペーサ層３３、厚さ約３０ｎｍのアンドープＩｎ０．５３Ｇａ０．４７Ａｓチャネル層３２、厚さ約２０ｎｍのアンドープＩｎ０．５２Ａｌ０．４８Ａｓショットキー層１５、及び厚さ約１０ｎｍの（例えばシリコンがドープされた）ｎ型Ｉｎ０．５３Ｇａ０．４７Ａｓキャップ層１６が、この順に積層されている。さらに、これらの積層構造の上には、ソース電極１７ｓ、ドレイン電極１７ｄ、及びゲート電極１８が、図２或いは図５と同様に形成される。
　以上の各層の形成は、第１或いは第２の実施形態と同様に、例えばＭＢＥ法によって行うことができる。また、その後にＦＥＴを完成させるために必要となるプロセスも、第１或いは第２の実施形態で説明したものと同様にすることができる。図７において、積層構造の中における形成位置が図２のＦＥＴ１００とは異なっているキャリア供給層３４、スペーサ層３３、及びチャネル層３２には、異なった参照番号を付している。その他の構成要素には、図２に示したＦＥＴ１００の対応する構成要素と同じ参照番号を付しており、ここでは、その詳細な説明を省略する。
　本実施形態においても、キャリア供給層３４は、フッ素の影響を受けないＡｌＧａＡｓ層で構成し、その結晶成長中にシリコンを同時に供給してドーピングすることにより、ｎ型導電型をもたせている。これによって、シリコンは、キャリア供給層３４の全体に均一に含有される。
　キャリア供給層３４は、チャネル層３２にキャリア（電子）を供給するためのものであるが、チャネル層３２の中ではなく、スペーサ層３３を介してチャネル層３２の下側に、すなわち基板側に、設けられている（但し、バッファ層１１よりはショットキー層側に位置している）。このように、キャリア供給層３４とチャネル層３２との間にスペーサ層３３を設けて、両者を離して位置させれば、キャリア供給層３４に含まれるイオン化不純物によってチャネル層３２の中を走行するキャリアが散乱されることを、より効果的に防止することができる。但し、このような走行キャリアの散乱が問題にならないような場合には、スペーサ層３３の形成を省略することもできる。
　このように、本発明によれば、キャリア供給層３４をフッ素の影響を受けないＡｌＧａＡｓ層で構成することによって、フッ素がＩｎＡｌＡｓ層の中に侵入してそこに存在するｎ型ドーパントとしてのシリコンと結合すること、さらにそれによって引き起こされるシートキャリア密度の低下、及びそれに伴うドレイン電流密度の低下を、防ぐことができる。この結果、ドレイン電流の低下が生じずに高いトランスコンダクタンスを有し、フッ素に対して安定な動作特性を維持することができる。高い信頼性を有するＩｎＡｌＡｓ／ＩｎＧａＡｓ構造のヘテロ接合型ＦＥＴが提供される。
　キャリア供給層３４として用いているＡｌＧａＡｓ層の厚さは、約２ｎｍとしているが、この値は、格子定数の不整合に基づいて決定される臨界膜厚（約４ｎｍ）以下である。従って、ＩｎＡｌＡｓ／ＩｎＧａＡｓ構造の中にＡｌＧａＡｓ層（キャリア供給層）３４を挿入しても、格子不整合に起因する転位は発生しない。
　さらに、以上の説明では、キャリア供給層３４はＡｌＧａＡｓ層としているが、その構成材料はこれに限られるわけではない。フッ素によるｎ型ドーパントとしてのシリコンのターミネートが生じないＩＩＩ−Ｖ族化合物半導体であれば、キャリア供給層の構成材料として使用することができる。具体的には、上記の説明におけるＡｌＧａＡｓ層に代えて、ＧａＡｓ層、ＡｌＡｓ層、ＩｎＡｓ層、或いはＩｎＧａＡｓ層によって、キャリア供給層３４を構成することができる。さらに、Ｖ族元素としてＰ（リン）を用いたものとして、ＩｎｘＧａ１−ｘＰ層（０≦ｘ≦１）或いはＡｌｘＧａ１−ｘＰ層（０≦ｘ≦１）と表される材料、具体的には、ＩｎＰ層、ＧａＰ層、ＡｌＰ層、ＩｎＧａＰ層、或いはＡｌＧａＰ層で、キャリア供給層３４を構成することもできる。特に、キャリア供給層３４をＩｎＰ層とすれば、基板１０と同じ材料で構成されることになるので、格子整合を得ることができる。また、ＩｎＧａＰ層を用いる場合には、ＩｎＰに比べて格子定数がやや大きくなるが、Ｇａの組成を約２０％（Ｉｎ０．８Ｇａ０．２Ｐ）程度に設定すれば、臨界膜厚が大きくとれて且つチャネル層３２のバンドギャップも大きくなる。これより、キャリアがチャネル層３２の内部に局在しやすくなるので、キャリア供給層３４の構成材料として適している。
　また、上記構成を有するＦＥＴにおいて、チャネル層３２にｎ型ドーパントをドーピングすれば、ドレイン電流を大きくすることができるので、パワー用の用途に用いることが可能になる。
（第４の実施の形態）
　図８は、本発明の第４の実施形態によるヘテロ接合型ＦＥＴ４００の構成を示す断面図である。
　本実施形態におけるＦＥＴ４００の基本構造は、図２に示した第１の実施形態におけるＦＥＴ１００と同様である。但し、ＦＥＴ１００では、ｎ型ドーパントとしてのシリコンがｎ型ＡｌＧａＡｓキャリア供給層１４の全体に一様にドープされる、いわゆるユニフォームドーピングが施されているのに対して、本実施形態のＦＥＴ４００では、ＡｌＧａＡｓキャリア供給層４４の中にδドープ層４４ｄを設けることによって、ｎ型ドーパントを供給する構成になっている。
　ここで、δドープ層４４ｄとは、キャリア供給層４４を構成するＡｌＧａＡｓ層４４の中に、ｎ型ドーパントであるシリコン層４４ｄを数原子層分だけ、例えば１原子層分だけ積層して、形成される。例えば、その厚さは、約３ｎｍに相当する。一方、δドープ層４４ｄを上下から挟み込んでいるＡｌＧａＡｓキャリア供給層４４の上部層及び下部層は、それぞれ厚さが約１ｎｍであり、アンドープ状態になっている。このように、一対のアンドープＡｌＧａＡｓ層（厚さ：約１ｎｍ）の間にｎ型ドーパント（この場合にはシリコン）の極めて薄い層４４ｄが挟み込まれている構成であっても、ＡｌＧａＡｓ層４４はキャリア供給層として機能する。
　上記のようなδドーピングは、ユニフォームドーピングに比べて、ＦＥＴの利得の向上に効果的である。以下に、その理由を説明する。
　ＦＥＴの利得を向上するには、ドレイン電流（ＩＤＳ）−ゲート電圧（ＶＧＳ）特性カーブの傾きｇｍ（＝∂ＩＤＳ／∂ＶＧＳ）の向上が必要である。このためには、ゲート電極の直下におけるゲート電極とチャネル層との距離を減らす必要がある。しかし、ショットキー層がキャリア供給の役割も担っている従来技術の構成では、そのようにショットキー層の厚さを減らすと、チャネル層にキャリアを供給するためのドーパントの含有量が減少し、キャリア層に供給されるキャリア量が減少してしまう。この点を考慮して、ショットキー層を薄くしながらキャリア供給量の減少を防ぐためには、ショットキー層におけるドーパントのドープ量を増加させて、単位体積当たりのキャリア供給能力を向上させる必要がある。しかし、その場合には、今度は、ゲート電極に印加される電圧に対するショットキー層の耐圧特性が劣化する可能性がある。
　このように、ユニフォームドーピングでは、利得の向上とゲート電圧に対する耐圧の確保との間にトレードオフ関係が存在して、両者の両立が困難になる場合がある。
　これに対してδドーピングでは、キャリア供給に関わる層を構成する構造の中で、実際にドーパントを含有しているのは、数原子層程度の厚さのδドープ層のみである。従って、利得の向上を目指してｇｍを改善するためにキャリア供給のための層の厚さを薄くしても、キャリア供給量の減少という悪影響は生じない。従って、δドーピングでは、キャリア供給のための層厚の減少に伴うキャリア供給能力の減少を補償するためにドープ量を増加させる必要が無く、この点に起因していたゲート印加電圧に対する耐圧の劣化という問題は、生じない。
　本実施形態のＦＥＴ４００は、上記のような効果を有するδドーピング技術を、図２のＦＥＴ１００の構成に適用したものである。
　図８を参照すると、ＦＥＴ４００において、Ｆｅがドープされた半絶縁性ＩｎＰ基板１０の上に、厚さ約５００ｎｍのアンドープＩｎ０．５２Ａｌ０．４８Ａｓバッファ層１１、厚さ約３０ｎｍのアンドープＩｎ０．５３Ｇａ０．４７Ａｓチャネル層１２、厚さ約３ｎｍのアンドープＩｎ０．５２Ａｌ０．４８Ａｓスペーサ層１３、δドープ層４４ｄとそれを上下から挟み込むアンドープＡｌ０．２５Ｇａ０．７５Ａｓ層（δドープ層４４ｄの上下に位置する部分の厚さはそれぞれ約１ｎｍ）とから構成されるキャリア供給層４４、厚さ約３０ｎｍのアンドープＩｎ０．５２Ａｌ０．４８Ａｓショットキー層１５、及び厚さ約５ｎｍの（例えばシリコンがドープされた）ｎ型Ｉｎ０．５３Ｇａ０．４７Ａｓキャップ層１６が、この順に積層されている。さらに、これらの積層構造の上には、ソース電極１７ｓ、ドレイン電極１７ｄ、及びゲート電極１８が、これまでの実施形態の場合と同様に形成される。
　以上の各層の形成は、これまでの実施形態と同様に、例えばＭＢＥ法によって行うことができる。また、その後にＦＥＴを完成させるために必要となるプロセスも、これまでの実施形態で説明したものと同様にすることができる。ここで、δドープ層４４ｄを形成するためには、アンドープＡｌＧａＡｓ層の形成中に、Ａｓの照射を続けながらＡｌ及びＧａの供給を停止し、その代わりにシリコンを照射すればよい。なお、図８において、δドープ層４４ｄを含むキャリア供給層４４以外の構成要素には、これまでの実施形態における対応する構成要素と同じ参照番号を付しており、ここでは、その詳細な説明を省略する。
　図９は、図８に示す構成を有するＦＥＴ４００のエネルギーバンド図である。具体的には、フェルミレベルεＦを同一レベルに描いたときの、基板１０及び各層１１〜１６及び４４の伝導帯下端の位置を模式的に描いている。なお、図９に含まれている参照番号は、図８に示す構成における同じ参照番号の層を意味している。
　上記のようなエネルギーバンド構造においては、電子がｎ型ＡｌＧａＡｓキャリア供給層４４に含まれるδドープ層４４ｄから、スペーサ層１３を通してチャネル層１２に供給され、このチャネル層１２の中を走行する。キャリア供給層４４は、フッ素による影響（ターミネート）を受けないＡｌＧａＡｓによって構成されているので、電子を有効にチャネル層１２に供給することができる。
　なお、エネルギーギャップΔＥｇや、伝導帯下端におけるバンドオフセットΔＥｃ及び価電子上端におけるバンドオフセットΔＥｖなどの値は、第１の実施形態に関連して図４を参照して説明したものと同じである。
　このように、本実施形態のようなδドーピング構造においても、キャリア供給層４４をフッ素の影響を受けないＡｌＧａＡｓ層で構成することによって、フッ素がＩｎＡｌＡｓ層の中に侵入してそこに存在するｎ型ドーパントとしてのシリコンと結合すること、さらにそれによって引き起こされるシートキャリア密度の低下、及びそれに伴うドレイン電流密度の低下を、防ぐことができる。この結果、ドレイン電流の低下が生じずに高いトランスコンダクタンスを有し、フッ素に対して安定な動作特性を維持することができる、高い信頼性を有するＩｎＡｌＡｓ／ＩｎＧａＡｓ構造のヘテロ接合型ＦＥＴが提供される。
　キャリア供給層４４では、δドープ層４４ｄの上下に位置するアンドープＡｌＧａＡｓ層の厚さが、それぞれ約１ｎｍとなるようにしている。この値は、格子定数の不整合に基づいて決定される臨界膜厚（約４ｎｍ）以下である。従って、ＩｎＡｌＡｓ／ＩｎＧａＡｓ構造の中にＡｌＧａＡｓ層（キャリア供給層）４４を挿入しても、格子不整合に起因する転位は発生しない。
　さらに、以上の説明では、キャリア供給層４４はＡｌＧａＡｓ層としているが、その構成材料はこれに限られるわけではない。フッ素によるｎ型ドーパントとしてのシリコンのターミネートが生じないＩＩＩ−Ｖ族化合物半導体であれば、キャリア供給層の構成材料として使用することができる。具体的には、上記の説明におけるＡｌＧａＡｓ層に代えて、ＧａＡｓ層、ＡｌＡｓ層、ＩｎＡｓ層、或いはＩｎＧａＡｓ層によって、キャリア供給層４４を構成することができる。さらに、Ｖ族元素としてＰ（リン）を用いたものとして、ＩｎｘＧａ１−ｘＰ層（０≦ｘ≦１）或いはＡｌｘＧａ１−ｘＰ層（０≦ｘ≦１）と表される材料、具体的には、ＩｎＰ層、ＧａＰ層、ＡｌＰ層、ＩｎＧａＰ層、或いはＡｌＧａＰ層で、キャリア供給層４４を構成することもできる。特に、キャリア供給層４４をＩｎＰ層とすれば、基板１０と同じ材料で構成されることになるので、格子整合を得ることができる。また、ＩｎＧａＰ層を用いる場合には、ＩｎＰに比べて格子定数がやや大きくなるが、Ｇａの組成を約２０％（Ｉｎ０．８Ｇａ０．２Ｐ）程度に設定すれば、臨界膜厚が大きくとれて且つチャネル層１２のバンドギャップも大きくなる。これより、キャリアがチャネル層１２の内部に局在しやすくなるので、キャリア供給層４４の構成材料として適している。
　また、上記構成を有するＦＥＴにおいて、チャネル層１２にｎ型ドーパントをドーピングすれば、ドレイン電流を大きくすることができるので、パワー用の用途に用いることが可能になる。
　さらに、以上の説明では、第１の実施形態で説明したＦＥＴ１００の構成にδドーピングを適用した場合を例にとっている。或いは、第２或いは第３の実施形態におけるＦＥＴ２００或いは３００の構成に対してδドーピングを適用しても、これまでに説明したものと同様の効果を得ることができる。
　本発明による効果をさらに明らかにする目的で、図１０（ａ）に示す構成を有する評価サンプルを作成して、ＳＩＭＳ分析を行った。
　具体的には、評価サンプル７００は、図１０（ａ）に示すように、ＩｎＰ基板７１０の上に、厚さ約２００ｎｍのＩｎＡｌＡｓ層７２０、シリコンの単原子層をδドープ層７３０ｄとして含む厚さ約２ｎｍのアンドープＡｌＧａＡｓ層７３０（δドープ層７３０ｄの上下に、それぞれ厚さ約１ｎｍのアンドープＡｌＧａＡｓ層が存在している）、さらに厚さ約２００ｎｍのＩｎＡｌＡｓ層７４０を、例えばＭＢＥ法によって積層して形成される。これは、先に図８を参照して説明した本発明の第４の実施形態の構成に相当する。一方、従来技術による構成に相当する比較サンプル８００として、図１０（ｂ）に示すように、ＩｎＰ基板８１０の上に、厚さ約２００ｎｍのＩｎＡｌＡｓ層８２０、シリコンの単原子層（δドープ層）８３０、さらに厚さ約２００ｎｍのＩｎＡｌＡｓ層８４０を、例えばＭＢＥ法によって形成する。
　これらのサンプル７００及び８００に対して、窒素雰囲気中にて約４５０℃で約１５分間の熱処理を行った後に、表面から約３００ｎｍの深さまでの範囲について、ＳＩＭＳ分析を行った。図１１（ａ）及び（ｂ）は、得られたＳＩＭＳプロファイルである。
　従来技術の構成に相当する比較サンプル８００の分析結果（図１１（ｂ）参照）では、シリコン単原子層（δドープ層）８３０に相当するシリコンピークの存在箇所に、フッ素（Ｆ）のピークが重なるように存在している。これに対して、本発明の構成に相当する評価サンプル７００の分析結果（図１１（ａ）参照）では、シリコン単原子層（δドープ層）７３０ｄに相当するシリコンピークの存在箇所に、フッ素（Ｆ）のピークは存在しない。
　これより、本発明のようにキャリア供給層をＡｌＧａＡｓ層によって構成すれば、熱処理によるフッ素の侵入が抑制されることがわかる。この結果、侵入したフッ素とシリコンとが結合して、ｎ型ドーパントとして機能すべきシリコンを不活性化するという問題が発生せず、フッ素とシリコンとの結合に伴うキャリア濃度の劣化が抑制される。
　図１２は、フッ酸に対する耐性を示すグラフである。
　具体的には、図１０（ａ）及び（ｂ）に示した構成を有する評価サンプル（本発明の構成に相当）７００及び比較サンプル（従来技術の構成に相当）８００について、フッ酸（ＨＦ）溶液（濃度：約４６％）とサンプル７００及び８００とを室温で同じ容器中に閉じ込めて、シートキャリア濃度の時間変化をホール測定によって求めた。ここで、シートキャリア濃度は、チャネル層の中に存在するキャリア量を示している。
　図１２で、○印は、図１０（ａ）に示した本発明品に相当する評価サンプル７００における測定データを示し、●印は、図１０（ｂ）に示した従来技術品に相当する比較サンプル８００に対する測定データを示す。
　これより、従来技術に相当する評価サンプル８００では、フッ酸雰囲気に約５０秒さらされた後には、シートキャリア濃度が急激に劣化している。これに対して、本発明の構成を有する評価サンプル７００では、約２００秒経過後であってもシートキャリア濃度の低下は僅かであって、従来技術の場合に比べて約４倍の耐性を示している。これより、本発明の構成は、フッ酸に対する優れた耐性を有していることがわかる。
　図１３は、熱的な安定性を示すグラフである。
　具体的には、図１０（ａ）及び（ｂ）に示した構成を有する評価サンプル（本発明の構成に相当）７００及び比較サンプル（従来技術の構成に相当）８００について、窒素雰囲気中にて約４５０℃で約１５分間の熱処理を行って、熱処理の前後におけるシートキャリア濃度の変化をホール測定によって求めた。図中で、○印は、図１０（ａ）に示した本発明品に相当する評価サンプル７００の測定データを示し、●印は、図１０（ｂ）に示した従来技術品に相当する比較サンプル８００の測定データを示す。なお、グラフには、熱処理前の測定値によって規格化されたデータを示している。
　これより、従来技術に相当する評価サンプル８００では、約１５分間の熱処理によって、シートキャリア濃度が約２割減少している。これに対して、本発明の構成を有する評価サンプル７００では、そのようなキャリア濃度の低下は生じない。これは、本発明の構成では、侵入したフッ素のｎ型ドーパントであるシリコンとの結合が抑制されるためであると考えられ、本発明の構造が優れた熱的安定性を有していることが確認された。
　さらに、図１４は、図８を参照して説明した第４の実施形態のＦＥＴ４００の構成を有するＨＥＭＴ（但し、ゲート長Ｌｇ＝０．５μｍ）における、遮断周波数の測定データを示している。図１４には、比較のために、これまでに報告されているＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴにおける測定データも、あわせてプロットしている。
　これより、本発明のデバイスにおける測定データは、これまでに報告されているデバイスにおける遮断周波数のデータの外挿直線上に存在しており、従来技術によるデバイスに対して遜色のない良好な特性を示していることが確認された。
　なお、本発明の各実施形態の構成に含まれている各層の厚さや組成比は、上記の説明で具体的に言及されている数値に限られるわけではなく、変更が可能である。また、ソース・ドレイン電極やゲート電極の構成材料は、上記で具体的に言及したＮｉ／ＡｕＧｅ／Ａｕ多層構造やＴｉ／Ｐｔ／Ａｕ多層構造に限られるわけではなく、他の材料を使用することができる。さらに、本発明の構造を形成するための製造方法として、例えば積層構造の形成方法としてＭＢＥ法が言及されているが、ある特定の方法に限定されるわけではなく、当該技術分野で一般的に使用されている方法を用いることが可能である。
産業上の利用可能性
　以上のように本発明によれば、フッ素の影響を受けないＩＩＩ−Ｖ族化合物半導体層を用いてキャリア供給層が構成されるので、フッ素によるドーパントのターミネートが抑制され、ドレイン電流が低下せずに、高いトランスコンダクタンスが維持される。その結果、高信頼性のＦＥＴが実現される。