【事件の表示】
　特許第２９７３２６１号「半導体装置」の請求項１、２に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第２９７３２６１号の請求項１ないし２に係る特許を維持する。
【理　由】
（Ｉ）手続きの経緯
　本件特許第２９７３２６１号の請求項１、２に係る発明は、平成５年２月３日に特許出願され、平成１１年９月３日に設定登録され、その後、京セラ株式会社（以下、特許異議申立人という。）から特許異議の申立がなされ、その後の取消理由通知に対し、その指定期間内である平成１２年１０月１０日付けで訂正請求（後日取り下げ）がなされ、再度の取消理由通知に対し、その指定期間内である平成１３年６月２１日付けで訂正請求がなされたものである。
（ＩＩ）訂正請求について
（ＩＩ−１）訂正の要旨：
Ａ．請求項１の記載を、
「【請求項１】マザー基板に実装するための半導体装置であって、内層に導体層を有し、内層の導体層には少なくとも１対のグランド導体層と電源導体層とを有しており、前記導体層とセラミック基板とを複数層、相互に重なり合せて、前記導体層間に容量発生領域が設けられたセラミック多層基板と、前記１対のグランド導体層と電源導体層に電気的に接続される半導体素子と、前記セラミック多層基板の端部に設けられた複数のサイド電極とを備え、前記各々の導体層は前記任意のサイド電極に接続され、前記半導体装置の表面には、前記半導体素子と前記任意のサイド電極とを電気的に接続するための配線パターンがあり、前記グランド導体層と前記半導体素子のグラント電位部及び前記電源導体層と前記半導体素子の電源電位部とは、それぞれ前記任意のサイド電極と前記配線パターンによって電気的に接続され、前記グランド導体層と前記電源導体層のそれぞれの面積は前記半導体素子の面積よりも大きく、かつ前記グランド導体層と前記電源導体層の上部の領域に対応したセラミック多層基板上の領域内に前記半導体素子全体が配置されていることを特徴とする半導体装置。」と訂正する。
Ｂ．明細書の段落番号【０００６】の記載を、
「【課題を解決するための手段】本発明は上記目的を達成するために、マザー基板に実装するための半導体装置であって、内層に導体層を有し、内層の導体層には少なくとも１対のグランド導体層と電源導体層とを有しており、前記導体層とセラミック基板とを複数層、相互に重なり合せて、前記導体層間に容量発生領域が設けられたセラミック多層基板と、前記１対のグランド導体層と電源導体層に電気的に接続される半導体素子と、前記セラミック多層基板の端部に設けられた複数のサイド電極とを備え、前記各々の導体層は前記任意のサイド電極に接続され、前記半導体装置の表面には、前記半導体素子と前記任意のサイド電極とを電気的に接続するための配線パターンがあり、前記グランド導体層と前記半導体素子のグランド電位部及び前記電源導体層と前記半導体素子の電源電位部とは、それぞれ前記任意のサイド電極と前記配線パターンによって電気的に接続され、前記グランド導体層と前記電源導体層のそれぞれの面積は前記半導体素子の面積よりも大きく、かつ前記グランド導体層と前記電源導体層の上部の領域に対応したセラミック多層基板上の領域内に前記半導体素子全体が配置されていることを特徴とするものである。」と訂正する。
（ＩＩ−２）訂正の適否            
訂正事項Ａについて：
該訂正事項に係る訂正は、訂正前の明細書の請求項１の、
イ：「外層または内層に導体層を有し、」を「内層に導体層を有し、内層の導体層には少なくとも１対のグランド導体層と電源導体層とを有しており、」に、
ロ：「前記セラミック多層基板に実装された半導体素子と、」を「前記１対のグランド導体層と電源導体層に電気的に接続される半導体素子と、」に、
ハ：「配線パターンがあることを特徴とする」を「配線パターンがあり、前記グランド導体層と前記半導体素子のグラント電位部及び前記電源導体層と前記半導体素子の電源電位部とは、それぞれ前記任意のサイド電極と前記配線パターンによって電気的に接続され、前記グランド導体層と前記電源導体層のそれぞれの面積は前記半導体素子の面積よりも大きく、かつ前記グランド導体層と前記電源導体層の上部の領域に対応したセラミック多層基板上の領域内に前記半導体素子全体が配置されていることを特徴とする」に、
それぞれ、訂正するものであり、
上記イの訂正は、明細書の段落番号【０００９】の「内部グラント導体層７と内部電源導体層８で容量発生領域が形成される」という記載、及び図１、図２の記載に基づくものであり、
上記ロの訂正は、段落番号【００１１】の記載と図１の記載に基づくものであり、
上記ハの訂正のうち、「前記グランド導体層と前記半導体素子のグランド電位部が任意のサイド電極と任意の配線パターンによって電気的に接続され、前記電源導体層と前記半導体素子の電源電位部が任意のサイド電極と任意の配線パターンによって電気的に接続され」という訂正は、段落番号【００１１】の記載に基づくものであり、「前記グランド導体層と前記電源導体層のそれぞれの面積は前記半導体素子の面積よりも大きく、かつ前記グランド導体層と前記電源導体層の上部の領域に対応したセラミック多層基板上の領域内に前記半導体素子全体が配置されている」という訂正は、図１、図２の記載に基づくものである。
　そして、上記イ、ロ、ハの訂正は、特許請求の範囲を明細書に記載された範囲内で減縮するものであり、実質上特許請求の範囲を拡張し、又は変更するものでない。
訂正事項Ｂについて：
　訂正事項Ａに係る訂正に伴い生じる明細書中の明りょうでない記載を、訂正事項Ａに整合させるように訂正するものであるから、明りょうでない記載の釈明に該当し、訂正事項Ａと同様に、明細書に記載された範囲内の訂正であり、実質上特許請求の範囲を拡張し、又は変更するものでもない。
　以上のとおりであるから、上記訂正は、特許法等の一部を改正する法律（平成６年法律第１１６号。以下「平成６年改正法」という。）附則第６条第１項の規定によりなお従前の例によるとされる、特許法第１２０条の４第３項において準用する平成６年改正法による改正前の特許法第１２６条第１項ただし書き、および第２項の規定に適合するので、当該訂正を認める。
（ＩＩＩ）特許異議申立について
（ＩＩＩ−１）特許異議申立の理由
　特許異議申立人は、以下に記載する甲第１〜３号証を提示し、（１）訂正前の本件請求項１に係る発明は、甲第１号証または甲第２号証に記載された発明であり、特許法第２９条第１項第３号に規定された発明に該当し、特許を受けることができないものである、（２）訂正前の本件請求項２に係る発明は、甲第２号証に記載された発明であり、特許法第２９条第１項第３号に規定された発明に該当し、特許を受けることができないものである、（３）訂正前の本件請求項２に係る発明は、甲第２号証に記載された発明、または、甲第１、３，４号証に記載された発明に基づいて当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により特許を受けることができないものである、
との理由で、訂正前の本件請求項１、２に係る発明の特許は取り消されるべきである旨を主張する。
甲第１号証：実願昭５８−１２６８０１号（実開昭６０−３５５６８号）のマイクロフィルム。
甲第２号証：特開平１−１０１６５６号公報。
甲第３号証：特開平１−１３８７９１号公報。
甲第４号証：特開昭６３−１０７１２８号公報。
（ＩＩＩ−２）本件発明
　本件請求項１，２に係る発明は、前記訂正された明細書および図面の記載からみて、訂正明細書の特許請求の範囲の請求項１，２に記載された次のとおりのものと認める。
【請求項１】マザー基板に実装するための半導体装置であって、内層に導体層を有し、内層の導体層には少なくとも１対のグランド導体層と電源導体層とを有しており、前記導体層とセラミック基板とを複数層、相互に重なり合せて、前記導体層間に容量発生領域が設けられたセラミック多層基板と、前記１対のグランド導体層と電源導体層に電気的に接続される半導体素子と、前記セラミック多層基板の端部に設けられた複数のサイド電極とを備え、前記各々の導体層は前記任意のサイド電極に接続され、前記半導体装置の表面には、前記半導体素子と前記任意のサイド電極とを電気的に接続するための配線パターンがあり、前記グランド導体層と前記半導体素子のグラント電位部及び前記電源導体層と前記半導体素子の電源電位部とは、それぞれ前記任意のサイド電極と前記配線パターンによって電気的に接続され、前記グランド導体層と前記電源導体層のそれぞれの面積は前記半導体素子の面積よりも大きく、かつ前記グランド導体層と前記電源導体層の上部の領域に対応したセラミック多層基板上の領域内に前記半導体素子全体が配置されていることを特徴とする半導体装置。
【請求項２】セラミック多層基板の端部に設けられたサイド電極は、前記セラミック多層基板のスルーホールの内壁に導体層を形成してなる請求項１記載の半導体装置。
（以下、本件請求項１，２に係る発明を、それぞれ、本件発明１，２という。）
（ＩＩＩ−３）甲各号証の記載
甲第１号証：
「複数組の電極と誘電体層とを交互積層して一体焼結した、複数のコンデンサを内蔵する誘電体基板と、前記誘電体基板の表面に形成された配線パターンと、複数の抵抗層を表面に固着した絶縁体基板であって、前記配線パターンの所定箇所に搭載結線されている絶縁体基板とより成る、混成集積回路。」（実用新案登録請求の範囲）、
「以下、図面を参照しながら本考案の混成集積回路の実施例を詳しく説明する。第１図はコンデンサ内蔵誘電体基板を示す。この基板は誘電体層１０と内部電極層１１、１２とを所定回数交互積層し、次いで焼成された積層体からなり、複数のコンデンサ機能を有している。この積層体の辺部には外部端子Ｔ１　〜Ｔ４　、Ｔ１　′〜Ｔ４　′が焼付けられて外部回路や表面の配線導電パターンとコンデンサとの接続を行う。図示の電極１１、１２はＴ１　　、Ｔ１　′から延びる積層電極（実際には多数の層）でそこにコンデンサＣ１　が形成される。Ｔ２、Ｔ２ ′についても同様でコンデンサＣ２　、Ｃ３　、Ｃ４　が形成される。」（第２頁１９行〜第３頁１１行）、
「第３図に示すように、コンデンサ内蔵基板１０の表面はプリント配線面として利用して導体パターン１５を形成する。さらに所定のトランジスタＱ、チップインダクタＬなどの回路部品を搭載すると共に、さらに第２図に示した抵抗板１３を搭載仮着した上所定個所に半田を施して電気接続を行う。」（第４頁１〜８行）、
トランジスタＱ、チップインダクタＬ、および、抵抗板１３を搭載したコンデンサ内蔵基板１０を示す図面（第３図参照）。
甲第２号証：
「コンデンサ用内部導体間にセラミック層を介在させて複数個のコンデンサを構成した積層コンデンサネットワークに、配線用内部導体間にセラミック層を介在させた多層配線セラミック基板を一体に形成したことを特徴とする積層集積回路。」（特許請求の範囲）、
「本発明の積層集積回路においては、コンデンサネットワークと多層配線セラミック基板とが一体となっているため、従来の多層配線セラミック基板て必要とされたコンデンサのマウントが不要となり、基板寸法の小型化が可能である。また、単なるコンデンサネットワークとは異なり、多層配線部分を有するため、需要者の種々の要望に応えることができる利点がある。さらに、基板表面に、印刷抵抗や半導体ベアチップ（外装容器を省略したもの）をマウントして積層混成集積回路を構成することもできる。」（第２頁左上欄１０〜２０行）、
「第１図乃至第３図は本発明の第１実施例を示す。第１図は積層工程を示すもので積層集積回路を構成するためのセラミックグリーンシート３０Ａ乃至３０Ｅ及びグリーンシート表面に印刷すべき各内部導体３１Ａ乃至３１Ｉを示す。例えば、グリーンシート積層法により製造するものとすれば、配線用内部導体３１Ａの導体ペーストを印刷したグリーンシート３０Ａと、配線用内部導体３１Ｂ，３１Ｃの導体ペーストを印刷したグリーンシート３０Ｂと、コンデンサ用内部導体３１Ｄ，３１Ｅの導体ペーストを印刷したグリーンシート３０Ｃと、コンデンサ用内部導体３１Ｆ，３１Ｇ，３１Ｈ，３１Ｉの導体ペーストを印刷したグリーンシート３０Ｄと（但し印刷済みグリーンシート３０Ｃ，３０Ｄは必要な静電容量となるまで繰り返し積層される）、グリーンシート３０Ｅとを、重ね合わせて（ラミネートして）一体焼成する。これにより、第３図のように配線用内部導体３１Ａと３１Ｂ，３１Ｃ間に絶縁層としてのセラミック層が介在し、かつコンデンサ用内部導体３１Ｄ，３１Ｅと３１Ｆ乃至３１１間に誘電体としてのセラミック層が介在したコンデンサネットワークベース多層配線基板３２が得られる。多層基板３２の側面部分には外部電極１乃至１２がやはり導体ペーストの印刷焼き付け等により所定間隔で設けられる。第２図に多層基板３２に形成された外部電極１乃至１２と内部のコンデンサ及ひ配線との接続関係を示す。また、第３図は第２図の１１１−１１１断面図てある。この第１実施例によれば、複数個のコンデンサと多層配線を内蔵したコンデンサネットワークベース多層配線基板を得ることができ、コンデンサのマウントを不要として外形寸法の小型化ができる。」（第２頁右上欄４行〜同頁左下欄１７行）、
「第６図及び第７図は本発明の第３実施例を示す。この場合、コンデンサネットワークベース多層配線基板４０の一方の面に印刷抵抗４１と表面導体４２を設けた第２実施例の構成に加えて、基板４０の他方の面に半導体ベアチップ５０をマウントしかつ表面導体５１を形成し積層混成集積回路を構成している。」（第２頁右下欄１１〜１７行）、
発明の実施例を示す図面（第１、２，３，６，７図参照）。
甲第３号証：
「近年、電子機器の軽量・薄型化に伴い、これらの機器に使用されるハイブリッドＩＣにも小型・薄型化が強く要求されるようになり、外部端子用リードフレームを取付け、ケースや樹脂で全体を封止する実装形態から、必要部品のみを封止し、リードフレームに代って基板の電極ランドを外部端子として、直接、半田接続する実装形態のリードレス形ハイブリッドＩＣが利用されることが多くなって来ている。従来、この種のハイブリッドＩＣの外部取出し電極に、基板の端面に設けたスルーホール部を利用したもの（以下端面スルーホール方式）、あるいは、基板表面の電極ランドに形成した半田バンプを利用したもの（以下半田バンプ方式）が代表的なものとして用いられている。第３図に半田バンプ方式リードフレーム形ハイブリッドＩＣの断面構造図を、また第４図（ａ）およひ（ｂ）に端面スルーホール方式リードフレーム形ハイブリッドＩＣの斜視図およびプリント基板への実装断面図をそれぞれ示す。」（第１頁右下欄４行〜第２頁左上欄３行）、
従来例を示す図面（第３、４図）。
甲第４号証：
「第１図は、本発明のチップキャリアの一実施例を示す部分断面図で第２図はその外観斜視図てある。本発明のチップキャリアは、第２図に示すように、基板１上に半導体集積回路チップを搭載して気密封止したものである。この基板１の側面には、多数の凹溝が形成され、外部回路との接続を行う外部電極２が設けられている。また、基板１の上面には、半導体集積回路チップを気密に覆う蓋３が取り付けられている。」（第２頁左下欄１１〜２０行）、
実施例を示す図面（第１，２図）。
（ＩＩＩ−４）比較・判断
［理由（１）、（２）について］：
　訂正前の本件請求項１、２に係る発明は本件発明１，２に訂正された。
　そして、本件発明１は、回路の誤動作の要因となる基板内雑音を実装領域を犠牲にすることなく効率よく防止することを目的として（明細書の段落番号【０００３】〜【０００５】、【０００７】、【００１７】参照）、前記構成、特に、以下のイ〜ニを兼ね備えた構成を採用したものであり、それにより、所期の目的を達成するという明細書に記載されたとおりの効果を奏するものである。
イ：内層の導体層には少なくとも１対のグランド導体層と電源導体層とを有し、
ロ：半導体素子は前記１対のグランド導体層と電源導体層に電気的に接続され、ハ：グランド導体層と半導体素子のグラント電位部及び電源導体層と半導体素子の電源電位部とは、それぞれ任意のサイド電極と配線パターンによって電気的に接続され、
ニ：グランド導体層と電源導体層のそれぞれの面積は半導体素子の面積よりも大きく、かつグランド導体層と電源導体層の上部の領域に対応したセラミック多層基板上の領域内に半導体素子全体が配置されている。
　また、本件発明２は、本件発明１を引用するものであり、そのサイド電極をさらに限定するものであるが、本件発明１の構成を全て有し、本件発明１と同様の効果を奏するものである。
　これに対して、甲第１、２号証には、前記したとおりの記載があり、「内層に導体層を有し、該導体層とセラミック基板とを複数層、相互に重なり合せて、導体層間に容量発生領域が設けられたセラミック多層基板と、半導体素子と、前記セラミック多層基板の端部に設けられた複数のサイド電極とを備えた半導体装置」が記載され、甲第１号証にはさらに「半導体装置の表面に、半導体素子とサイド電極とを電気的に接続するための配線パターンを有すること」が記載されている。
　しかし、甲第１、２号証には、前記イ〜ニの構成を示す記載はない。
　したがって、本件発明１、２は、甲第１号証または甲第２号証に記載された発明であるとすることができない。
　よって、本件発明１および２は、上記理由（１）、（２）により特許を受けることができないものではない。
［理由（３）について］：
　本件発明２は、前記したとおり、前記イ〜ニの構成を有し、本件発明１と同様の効果を奏するものである。
　これに対して、甲第１、２号証には、前記したとおりの記載があるものの、前記イ〜ニの構成を示す記載はなく、甲第１，２号証に記載の誘電体基板や積層コンデンサネットワーク中の容量発生領域を基板内雑音の防止に用いるという記載も、該容量発生領域の大きさ及び配置をマウントする半導体素子に対して前記ニと類似するものにするとの記載もないから、前記イ〜ニの構成が甲第１，２号証に記載された発明から容易に想到できるものであるとすることはできない。
　また、甲第３、４号証にも、前記したとおり、基板の端面に設けたスルーホール部を外部取出し電極として利用することが記載されているにすぎず、前記イ〜ニの構成が甲第３，４号証に示唆されているとすることはできない。
　したがって、本件発明２の前記イ〜ニの構成は、甲第１〜４号証を総合しても、当業者が容易に想到することができたものでない。
　そして、本件発明２の前記した効果は、甲第１〜４号証に、前記イ〜ニの構成が基板内雑音を防止するのに有効であるとの記載もないから、甲第１〜４号証の記載から当業者が容易に予期することができたものでない。
　してみると、本件発明２は、甲第２号証に記載された発明、または、甲第１、３，４号証に記載された発明に基づいて当業者が容易に発明をすることができたものであるとすることができない。
　よって、本件発明２は、上記理由（３）により特許を受けることができないものではない。
（ＩＶ）むすび
　以上のとおりであるから、特許異議申立ての理由および証拠によっては、本件発明１、２に係る特許を取り消すことはできない。
　また、他に本件発明１、２に係る特許を取消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１３年７月１３日（２００１．７．１３）
【訂正の要旨】
訂正の要旨：
Ａ．請求項１の記載を、
「【請求項１】マザー基板に実装するための半導体装置であって、内層に導体層を有し、内層の導体層には少なくとも１対のグランド導体層と電源導体層とを有しており、前記導体層とセラミック基板とを複数層、相互に重なり合せて、前記導体層間に容量発生領域が設けられたセラミック多層基板と、前記１対のグランド導体層と電源導体層に電気的に接続される半導体素子と、前記セラミック多層基板の端部に設けられた複数のサイド電極とを備え、前記各々の導体層は前記任意のサイド電極に接続され、前記半導体装置の表面には、前記半導体素子と前記任意のサイド電極とを電気的に接続するための配線パターンがあり、前記グランド導体層と前記半導体素子のグラント電位部及び前記電源導体層と前記半導体素子の電源電位部とは、それぞれ前記任意のサイド電極と前記配線パターンによって電気的に接続され、前記グランド導体層と前記電源導体層のそれぞれの面積は前記半導体素子の面積よりも大きく、かつ前記グランド導体層と前記電源導体層の上部の領域に対応したセラミック多層基板上の領域内に前記半導体素子全体が配置されていることを特徴とする半導体装置。」と訂正する。
Ｂ．明細書の段落番号【０００６】の記載を、
「【課題を解決するための手段】本発明は上記目的を達成するために、マザー基板に実装するための半導体装置であって、内層に導体層を有し、内層の導体層には少なくとも１対のグランド導体層と電源導体層とを有しており、前記導体層とセラミック基板とを複数層、相互に重なり合せて、前記導体層間に容量発生領域が設けられたセラミック多層基板と、前記１対のグランド導体層と電源導体層に電気的に接続される半導体素子と、前記セラミック多層基板の端部に設けられた複数のサイド電極とを備え、前記各々の導体層は前記任意のサイド電極に接続され、前記半導体装置の表面には、前記半導体素子と前記任意のサイド電極とを電気的に接続するための配線パターンがあり、前記グランド導体層と前記半導体素子のグランド電位部及び前記電源導体層と前記半導体素子の電源電位部とは、それぞれ前記任意のサイド電極と前記配線パターンによって電気的に接続され、前記グランド導体層と前記電源導体層のそれぞれの面積は前記半導体素子の面積よりも大きく、かつ前記グランド導体層と前記電源導体層の上部の領域に対応したセラミック多層基板上の領域内に前記半導体素子全体が配置されていることを特徴とするものである。」と訂正する。
（５４）【発明の名称】
半導体装置
（５７）【特許請求の範囲】
　【請求項１】　マザー基板に実装するための半導体装置であって
、内
内層の導体層には少なくとも１対のグランド導体層と電源導体層とを有しており、
前記１対のグランド導体層と電源導体層に電気的に接続される
り、前記グランド導体層と前記半導体素子のグランド電位部及び前記電源導体層と前記半導体素子の電源電位部とは、それぞれ前記任意のサイド電極と前記配線パターンによって電気的に接続され、前記グランド導体層と前記電源導体層のそれぞれの面積は前記半導体素子の面積よりも大きく、かつ前記グランド導体層と前記電源導体層の上部の領域に対応したセラミック多層基板上の領域内に前記半導体素子全体が配置されている
　【請求項２】　セラミック多層基板の端部に設けられたサイド電極は、前記セラミック多層基板のスルーホールの内壁に導体層を形成してなる請求項１記載の半導体装置。
【発明の詳細な説明】
　【０００１】
　【産業上の利用分野】
　本発明は半導体装置内部に容量発生領域（パスコンデンサ）を持つ半導体装置に関するものである。
　【０００２】
　【従来の技術】
　現在、製造されている回路基板内では様々な雑音が発生している。この雑音は回路動作に悪影響を及ぼし、回路の誤動作を起こす要因となっている。そこで回路設計者は、回路設計時に基板内雑音防止対策の１つとして、半導体装置の近くにパスコンデンサを挿入した回路を作製する。このパスコンデンサは半導体装置のグランド電位部と電源電位部との間に挿入されるコンデンサで、前記コンデンサを使用することで回路基板内雑音の防止に対して大変有効である。そのため、一般的によく利用される方法となっている。前記コンデンサの実装部品のタイプはＤＰＩ部品，面実装部品などがあり、種類としてはセラミックコンデンサ，タンタルコンデンサなどがある。
　【０００３】
　【発明が解決しようとする課題】
　しかしながら、前記基板内雑音防止対策の１つとして、半導体装置の近くにパスコンデンサを挿入する手段は、非常に有効な手段で一般によく使われてはいるが、これは数個の半導体装置に対して１つのパスコンデンサを接続する手段である。
　【０００４】
　ここで問題となるのは半導体装置が多数個になった場合、パスコンデンサが多数個必要になるということである。そのため、回路動作に関係ない部品が多くなり、部品コストがかかってしまうことになる。またパスコンデンサという実装部品が増えるので、基板内に余分な実装領域が必要になってしまう。そのため基板面積を大きくする必要性もでてきてしまい、基板コストもかかってしまうという問題があった。
　【０００５】
　本発明は、このような問題点を解決し、雑音対策の１つであるパスコンデンサという実装部品の低減とともに低コスト化を図ることを目的とする。
　【０００６】
　【課題を解決するための手段】
　本発明は上記目的を達成するために、マザー基板に実装するための半導体装置であって
、内
内層の導体層には少なくとも１対のグランド導体層と電源導体層とを有しており、
前記１対のグランド導体層と電源導体層に電気的に接続される
り、前記グランド導体層と前記半導体素子のグランド電位部及び前記電源導体層と前記半導体素子の電源電位部とは、それぞれ前記任意のサイド電極と前記配線パターンによって電気的に接続され、前記グランド導体層と前記電源導体層のそれぞれの面積は前記半導体素子の面積よりも大きく、かつ前記グランド導体層と前記電源導体層の上部の領域に対応したセラミック多層基板上の領域内に前記半導体素子全体が配置されている
　【０００７】
　【作用】
　本発明によれば、雑音対策に有効なパスコンデンサをパッケージ内に内蔵した半導体装置を使用することにより、マザー基板上にパスコンデンサを実装する必要がなくなり、プリント回路基板作製時にコンデンサ部品を減らすことができ、部品のコストを削減できる。また、部品の実装面積が縮小でき、マザー基板を小さく作製できる。
　【０００８】
　【実施例】
　図１は本発明の一実施例におけるセラミック多層基板を本体とする半導体装置の斜視図、図２は図１の断面図（１）と各層における透視平面図（２）を示す。図１および図２において、１は半導体素子、２はセラミック基板、３は内部ベタ領域、４は配線パターン、５はサイド電極、６はセラミック部、７は内部グランド導体層、８は内部電源導体層である。
　【０００９】
　上記構成において、セラミック部６を介して内部グランド導体層７と内部電源導体層８で容量発生領域が形成される。
　【００１０】
　次に本実施例の半導体装置内部に容量発生領域（パスコンデンサ）を持つ半導体装置の作製について説明する。セラミック基板２となる基板組成セラミック粉を無機成分とし、有機バインダとしてポリビニルブチラール、可塑剤としてジ−ｎ−ブチルフタレート、溶剤としてトルエンとイソプロピルアルコールの混合液（３０対７０重量比）を混合しスラリーとした。このスラリーをドクターブレード法で有機フィルム上にシート形成した。このとき、造膜から乾燥，打ち抜きを行う各工程を連続的に行うシステムを使用した。このグリーンシートにコンデンサとすべく、導体ペーストをベタ印刷し、熱圧着して積層体を形成した。
　【００１１】
　サイド電極５を作製すべく、前記積層体の外形に沿って所望の数のスルーホールを形成し、前記スルーホールの内壁に導体層を形成すべく、スクリーン印刷法で導体ペーストをスルーホール上に積層体の下から吸引しながら印刷した。半導体素子１のグランド端子と電源端子が接続するパッドは内部グランド導体層７と内部電源導体層８に接続された任意のスルーホールに接続されるようにスクリーン印刷法で導体印刷した。
　【００１２】
　導体ペーストは、ＣｕＯ粉末（平均粒径３μｍ）に接着強度を得るためのガラスフリット（日本電気硝子社製　ＬＳ−０８０３ガラス粉末，平均粒径３μｍ）を２．５ｗｔ％加えたものを無機成分とし、有機バインダであるエチルセルロースをターピネオールに溶かしたビヒクルを加えて、３段ロールにより適度な粘度になるように混合したものを用いた。
　【００１３】
　このようにして印刷の終わった積層体を空気中、６００℃の温度で脱バインダを行った。その後、前記積層体を水素ガス１００％雰囲気中で３００℃−５時間で還元した。このときのＣｕ層をＸ線回折により分析したところ、１００％Ｃｕであることを確認した。最後に純窒素中９００℃のメッシュベルト炉で焼成した。
　【００１４】
　次に焼成した基板のスルーホール上にレーザーカッターでスクライブラインを入れ、スルーホールを分割した。
　【００１５】
　セラミック基板２の面積は２０ｍｍ×２０ｍｍとし、サイド電極５のスルーホール径は０．８ｍｍとした。内部グランド導体層７と内部電源導体層８の内部ベタ領域３の面積は１７ｍｍ×１７ｍｍ、基板誘電率７．９、基板層間厚み０．１ｍｍとした。
　【００１６】
　その結果、内部グランド導体層７と内部電源導体層８の間に約２０ｐＦの容量を持たせることができた。これによって、２０ｐＦの容量を持つパスコンデンサ内蔵の半導体装置を作製し、前記半導体装置により回路基板内で発生する雑音に対処できる。
　【００１７】
　【発明の効果】
　以上説明したように本発明の半導体装置は、パスコンデンサを半導体装置内に持たせることで、雑音対策に有効である。また、半導体装置を使用する際に、マザー基板上に必要であったパスコンデンサをなくすことが可能になり、マザー基板上のコンデンサの部品数を削減することができ、部品数が減ることでマザー基板上での部品配置が容易になる。
【図面の簡単な説明】
　【図１】
　本発明の一実施例におけるセラミック多層基板を本体とする半導体装置の斜視図である。
　【図２】
　図１の断面図（１）と各層における透視平面図（２）である。
　【符号の説明】
１…半導体素子、　２…セラミック基板、　３…内部ベタ領域、　４…配線パターン、　５…サイド電極、　６…セラミック部、　７…内部グランド導体層、　８…内部電源導体層。