(57)【要約】  本発明は、仮想接地型によるメモリセルアレイ構成を実現し、安価なプロセスでなおかつ省面積なメモリセルアレイを実現する。行列状に配置した浮遊ゲート型不揮発性メモリ装置のそれぞれが、浮遊ゲートを共有するメモリＦＥＴと制御ゲート部からなる２トランジスタにより構成され、その制御ゲート部は浮遊ゲートに対してゲート絶縁膜を介して対峙する制御ゲートを含む。ビット線は、浮遊ゲートの上方をその長さ方向に伸び、かつ、制御ゲートとして機能するワード線が、ビット線と直交方向に伸びる。同じワード線を共有しかつワード線方向に隣り合うセルは、それぞれの浮遊ゲートが互いの領域に出っ張るようピッチの半分ずつずらして、かつ、互いに反対向きに配置する。
2010038426.tif 000002
【特許請求の範囲】
【請求項１】
１個の浮遊ゲート型不揮発性メモリ装置を１個のセルとして、複数個のセルをワード線方向及びビット線方向の行列状に配置した浮遊ゲート型不揮発性メモリ配置構成において、
前記１個の浮遊ゲート型不揮発性メモリ装置は、浮遊ゲートを共有するメモリＦＥＴと制御ゲート部からなる２トランジスタを半導体基板の上に併置して構成され、該制御ゲート部は前記浮遊ゲートに対してゲート絶縁膜を介して対峙する制御ゲートを含み、
前記ビット線は、前記浮遊ゲートの上方をその長さ方向に伸び、かつ、前記制御ゲートとして機能する前記ワード線が、前記ビット線と直交方向に伸び、
同じワード線を共有しかつワード線方向に隣り合うセルは、互いに反対向きにかつビット線方向にずらして配置し、かつ、この隣り合うセルの制御ゲートがワード線方向に直線状に並ぶようにワード線方向に隣り合うセルの浮遊ゲートをワード線方向の側方に互い違いに配置したことから成る浮遊ゲート型不揮発性メモリ配置構成。
【請求項２】
同じワード線を共有する２つのセル行が、互いに異なるビット線を使用する請求項１に記載の浮遊ゲート型不揮発性メモリ配置構成。
【請求項３】
前記ワード線は、半導体基板と分離した埋め込みワード線によって形成されて、メモリ配置構成の内部ではメタルからコンタクトを持たず、メモリ配置構成の外側で電位を供給される請求項１に記載の浮遊ゲート型不揮発性メモリ配置構成。
【請求項４】
前記制御ゲートを、半導体基板と逆導電型のウェル内に形成した請求項３に記載の浮遊ゲート型不揮発性メモリ配置構成。
【請求項５】
前記ウェルとは逆導電型の層を、ゲート絶縁膜の直ぐ下に形成した請求項４に記載の浮遊ゲート型不揮発性メモリ配置構成。
【請求項６】
前記制御ゲートを他のノードから絶縁するように、絶縁膜の上に制御ゲートを形成し、ゲート電圧を絶縁膜で絶縁された制御ゲートに印加する請求項３に記載の浮遊ゲート型不揮発性メモリ配置構成。
【請求項７】
前記複数個のセルは、仮想接地型によるメモリ配置構成を実現した請求項１に記載の浮遊ゲート型不揮発性メモリ配置構成。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数個のセルをワード線方向及びビット線方向の行列状に配置した浮遊ゲート型不揮発性メモリ配置構成に関する。
【背景技術】
【０００２】
不揮発性メモリとして、スタック型浮遊ゲート構造が知られている。図１０は、特許文献１に記載の従来のスタック構造を有する不揮発性メモリ装置を示す図である。薄い酸化シリコン膜からなるゲート絶縁膜およびソース、ドレイン領域がシリコン基板上に形成され、ゲート絶縁膜の上には多結晶シリコン膜からなる浮遊ゲート電極、層間絶縁膜および多結晶シリコン膜からなる制御ゲート電極が順次積層されている。図示の不揮発性メモリ装置は、浮遊ゲート電極に電荷を蓄積したり、浮遊ゲート電極から電荷を放出したりすることによって、情報の書き込み、保持および消去が行なわれる。メモリチップで通常用いられている構造であるため、プロセス及びデバイスともよく知られている。浮遊ゲート電極の上方に制御ゲート電極を積層する構造のために高密度である。しかし、一層目の多結晶シリコン膜（ポリシリコン）で浮遊ゲート電極を形成し、かつこの浮遊ゲート電極から層間絶縁膜によって隔離される２層目の多結晶シリコン膜で制御ゲート電極を形成するため、製造プロセスが複雑になり、コスト的に不利である。【０００３】
このために、１層の多結晶シリコン膜を用いて、浮遊ゲート電極を構成すると共に、制御ゲート電極を拡散領域により形成した不揮発性メモリが知られている（特許文献２，３参照）。図１１（Ａ）は、特許文献２に記載の従来の不揮発性メモリ装置を示すパターンレイアウトを、図１１（Ｂ）はＸ−Ｘ線に沿う断面図を示している。【０００４】
シリコン基板表面の素子領域にはソ―ス、ドレイン領域を含むメモリＦＥＴと、制御ゲート用拡散領域が形成されている。ソ―ス，ドレイン領域間のチャネル領域上及び制御ゲート用拡散領域の一部上にはそれぞれ極薄酸化膜ａ、ｂを介して浮遊ゲ―トが形成されている。また、ドレイン領域とビット線用拡散領域間のチャネル領域上にはゲ―ト酸化膜を介してセレクトゲ―トを形成したセレクトトランジスタが設けられている。更に、全面に堆積されたＣＶＤ酸化膜上には、ソ―ス領域とコンタクトホ―ルａを介して接続する共通電位線、及びビット線用拡散領域とコンタクトホ―ルｂを介して接続するビット線が形成されている。【０００５】
このような不揮発性メモリにおいて、消去は制御ゲート用拡散領域を高電位、ドレイン領域を０Ｖとし、浮遊ゲ―トに電荷を蓄積させることにより行なう。また、書き込みは制御ゲート用拡散領域を０Ｖ、ドレイン領域を高電位とし、浮遊ゲ―トからドレイン領域へ電荷を流出させることにより行なう。【０００６】
図示の不揮発性メモリ装置は、浮遊ゲート電極のみを一層の多結晶シリコン膜で形成するものであるために、製造プロセスが簡単になるが、制御ゲート電極を浮遊ゲート電極の上方ではなく、側方に配置するために、セル面積が大きくなるという問題がある。【０００７】
一方、仮想接地型の不揮発性メモリが周知である（特許文献４参照）。仮想接地型の不揮発性メモリは、ソースとドレインを入れ替えて対称的に動作させるよう構成することにより、メモリセルの集積密度を高めることができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１０−２２３７８３号公報
【特許文献２】特開平６−５３５２１号公報
【特許文献３】特開平１０−７０２０４号公報
【特許文献４】特開２００７−１５７２８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、係る問題点を解決して、浮遊ゲートを共有する制御ゲート部をメモリＦＥＴの側方に配置した浮遊ゲート型不揮発性メモリにおいて仮想接地型（virtual ground）によるメモリセルアレイ構成を実現し、安価なプロセスでなおかつ省面積なメモリセルアレイを実現することを目的としている。
【課題を解決するための手段】
【００１０】
本発明は、１個の浮遊ゲート型不揮発性メモリ装置を１個のセルとして、複数個のセルをワード線方向及びビット線方向の行列状に配置した浮遊ゲート型不揮発性メモリ配置構成において、前記１個の浮遊ゲート型不揮発性メモリ装置は、浮遊ゲートを共有するメモリＦＥＴと制御ゲート部からなる２トランジスタを半導体基板の上に併置して構成され、該制御ゲート部は前記浮遊ゲートに対してゲート絶縁膜を介して対峙する制御ゲートを含む。ビット線は、前記浮遊ゲートの上方をその長さ方向に伸び、かつ、前記制御ゲートとして機能する前記ワード線が、前記ビット線と直交方向に伸びる。同じワード線を共有しかつワード線方向に隣り合うセルは、互いに反対向きにかつビット線方向にずらして配置し、かつ、この隣り合うセルの制御ゲートがワード線方向に直線状に並ぶようにワード線方向に隣り合うセルの浮遊ゲートをワード線方向の側方に互い違いに配置した。同じワード線を共有する２つのセル行は、互いに異なるビット線を使用する。ワード線は、半導体基板と分離した埋め込みワード線によって形成されて、メモリ配置構成の内部ではメタルからコンタクトを持たず、メモリ配置構成の外側で電位を供給される。複数個のセルは、仮想接地型によるメモリ配置構成を実現する。
【発明の効果】
【００１１】
本発明によれば、仮想接地型（virtual ground）によるメモリセルアレイ構成を実現し、安価なプロセスでなおかつ省面積なメモリセルアレイを実現することができる。さらに、アクティブ層によるワード線を採用し、かつ、隣り合うセルのピッチをずらして配置し、浮遊ゲートを互いの領域のワード線方向の側方に互い違いに配置して、対面のセル同士がワード線を分け合うことにより、セル当たりのワード線の面積を減らすことができる。
【図面の簡単な説明】
【００１２】
【図１】本発明を具体化する浮遊ゲート型不揮発性メモリ配置構成の第１の例のレイアウトを示す図である。
【図２】（Ａ）は図１と同一のレイアウトを示す図であり、（Ｂ）及び（Ｃ）は、それぞれ（Ａ）中に点線で示す箇所のワード線方向及びビット線方向の断面図である。
【図３】（Ａ）は、図１と同一のレイアウトを示す図であり、（Ｂ）は、（Ａ）中に点線で示す（図２（Ｂ）とは異なる）箇所のワード線方向の断面図である。
【図４】制御ゲート部を、Ｐ基板のＮウェル内に形成した第１の方法を例示する図である。
【図５】図４の第１の方法に追加して、ゲート絶縁膜の直ぐ下にｐ型層を形成する第２の方法を例示する図である。
【図６】SOI(Silicon On Insulator)による第３の方法を例示する図である。
【図７】（Ａ）及び（Ｂ）は、本発明を具体化する浮遊ゲート型不揮発性メモリ配置構成の第２の例を説明する図であり、それぞれ図２（Ｂ）及び図２（Ｃ）に相当するワード線方向及びビット線方向の断面図である。
【図８】第２の例において、図３（Ｂ）に相当するワード線方向の断面図である。
【図９】図１に示す浮遊ゲート型不揮発性メモリレイアウトの等価回路図である。
【図１０】従来のスタック構造を有する不揮発性メモリ装置を示す図である。
【図１１】（Ａ）は従来の不揮発性メモリ装置を示すパターンレイアウトを、（Ｂ）はＸ−Ｘ線に沿う断面図を示している。
【発明を実施するための形態】
【００１３】
以下、例示に基づき本発明を説明する。本発明を具体化する浮遊ゲート型不揮発性メモリ配置構成の第１の例を、図１〜図６を参照して説明する。図１は、レイアウトを示す図である。但し、実際の製品においては、より多くのセルが行列状に配置されるのが通常であるが、図１のレイアウトは、その一部を取り出して図示している（以下の説明において、ワード線方向を行、ビット線方向を列とする）。また、ビット線及びワード線に電位を切り換え供給するデコーダが通常に備えられるが、図示省略している。図２（Ａ）は図１と同一のレイアウトを示す図であり、図２（Ｂ）及び図２（Ｃ）は、それぞれ図２（Ａ）中に点線で示す箇所のワード線方向及びビット線方向の断面図である。図３（Ａ）は、図１と同一のレイアウトを示す図であり、図３（Ｂ）は、図３（Ａ）中に点線で示す（図２（Ｂ）とは異なる）箇所のワード線方向の断面図である。
【００１４】
浮遊ゲート型不揮発性メモリ装置の構成は、特に、図２（Ｃ）に見られるように、浮遊ゲートを共有するメモリＦＥＴと制御ゲート部からなる２トランジスタをビット線方向に互いに側方に併置して構成される。メモリＦＥＴとか制御ゲート部等の各部は、厚い酸化膜による素子分離領域により分離されている。制御ゲート部は、浮遊ゲートに対してゲート絶縁膜を介して対峙する制御ゲートを含んでいる。この浮遊ゲート型不揮発性メモリ装置は、半導体基板にアクティブ領域を形成した後、例えばシリコン酸化膜のようなゲート絶縁膜（トンネル絶縁膜）を成長させ、その上に、浮遊ゲート（ポリシリコン）をデポジション（堆積）する。アクティブ領域は、周知のように、「シリコン基板が露出された部分」、もしくは「厚い酸化膜で形成された素子分離領域の外側」である。メモリＦＥＴのゲート絶縁膜（トンネル絶縁膜）は、ホットキャリアもしくはFN電流にて書き込み及び消去を行なう。制御ゲート部のゲート絶縁膜は、メモリＦＥＴのトンネル絶縁膜と同材質の絶縁膜により同一プロセスで作製することが望ましい。なお、本明細書において、「トンネル絶縁膜」とは、デバイス動作の上でこの膜を通して書き込み且つ／又は消去を行なう絶縁膜を意味する用語として用いている。このようなトンネル絶縁膜は、通常90A程度のシリコン酸化膜（もしくはそれに窒素を若干付加したもの）で形成される。１０年間のデータ保持特性を保証するためにある程度の膜厚を確保する必要がある。逆に、保持期間が短くてよい場合は薄膜化してもよく、この膜厚に縛られる必要は無い。
【００１５】
これら絶縁膜の上に、浮遊ゲート（ポリシリコン）を、メモリＦＥＴと制御ゲートを接続するようにして作製する。浮遊ゲートの長さ方向に伸びるビット線はメタルで形成され、層間絶縁膜を貫通するコンタクト（及びシリサイド）を通じてメモリＦＥＴのソースとドレイン（N+ソース・ドレイン）に接続される。N+ソース・ドレインの表面にシリサイドが形成されている。ワード線は、後述するように基板と分離した埋め込みワード線によって形成される。埋め込みワード線（アクティブ層ワード線）は、制御ゲートとして機能する。メモリセルアレイ内部ではワード線はメタルからコンタクトを持たず（それ故、省面積化が可能になっている）、メモリセルアレイの外側で電位を供給されることになる。なお、本明細書において、「アクティブ層」とは、（厚い酸化膜による）素子分離領域以外の部分を意味する用語として用いている。
【００１６】
これによって、制御ゲート-浮遊ゲート-チャネルという接続で形成できる不揮発性メモリ構造を構成することができる。この後、インプラ（イオンインプランテーション）によって、メモリＦＥＴのドレイン及びソースを作成する。また、通常の技術に従い、図２（C)に示すように、浮遊ゲート側面はLDD（Lightly Doped Drain）作製用のサイドウォールスペーサを作成し、かつ、浮遊ゲートの上方はシリサイドで覆う。このシリサイドと、上述のN+ソース・ドレインの表面のシリサイドは、通常のプロセスにより同時にシリサイド化され低抵抗化される。
【００１７】
特に、図１に見られるように、１本のワード線（例えば、ｗ１）を、図中の縦方向に並ぶ第１の行（セル１，セル３，・・・）と、第２の行（セル２，セル４，・・・）が共有している。但し、１本のワード線を共有する２つの行は、互いに異なるビット線を使用する（即ち、第１の行はビット線ａ１、ａ２、ａ３・・・を、第２の行はビット線ｂ１、ｂ２・・・を使用する）。そして、ワード線方向に隣り合うセル（例えばセル１とセル２）は、それぞれの浮遊ゲートをワード線方向の側方に互い違いに、即ち、互いの領域のワード線方向の側方にまでビット線方向に出っ張らせて、制御ゲートがワード線方向に直線状に並ぶように典型的にはピッチの半分ずつずらして、かつ、互いに反対向きに（即ち、セル１では制御ゲートが図中の左側であるのに対して、セル２では図中の右側に）ビット線方向にずらして配置している。このような配置によって、詳細は図９を参照して後述するように、セル当たりのワード線の面積を減らして、省面積なメモリセルアレイを実現することができる。
【００１８】
メモリＦＥＴは、NMOS或いはPMOSのいずれでも形成することができるが、キャリアの移動度や書き込み特性などから、通常の不揮発性メモリと同様にNMOSで形成することが望ましい。NMOSで形成する場合、チャネル下の基板はp型、ソースＳ及びドレインDはn+、浮遊ゲート（ポリシリコン）はn+である。
【００１９】
図１に例示したレイアウトのメモリセルの動作条件は、NOR型である。このメモリセルは、基本的に既存の浮遊ゲート型メモリセルに準じて動作する。以下、典型的な動作条件について説明する。書き込み時には、制御ゲートとメモリＦＥＴのドレイン電極に高電圧をかけて、メモリＦＥＴのソースとドレインの間を流れる電子を高エネルギーにすると、電子は、ゲート絶縁膜（トンネル絶縁膜）を突き破って浮遊ゲートに飛び込む。
【００２０】
データの消去は、制御ゲートに負（−）の高電圧、ソース電極に正（＋）の高電圧、ドレイン電極に０Ｖを印加して、すべての浮遊ゲートから、電子を抜き出す。通常NOR型の消去ではドレインを浮かせることが多いが、例示のレイアウトではドレインを複数のセルで共有するため０Ｖとする。
【００２１】
データを読み出すときは、ドレイン電極に一定の電圧を、制御ゲートにドレイン電圧の約２倍の電圧をかけて、電流が多く流れるか否かを判別する。読み出しの電圧は、速度と信頼性との兼ね合いから任意に決定できる。例えば、ゲートには電源電圧を、ドレインには、高電圧により電子が浮遊ゲートに注入されるのを防ぐためある程度低い電圧を印加する。例示のレイアウトでは、ドレインを共有しているセルのうち、読み出す側でない方向への電流をなくすために、そのソースにドレインと同電位を与える。浮遊ゲートに電子がない状態では、ソースとドレインの間（チャネル）で多くの電子が移動し電流が流れる。一方、浮遊ゲートに電子がある状態では、チャネルを流れる電子が少なくなる。
【００２２】
次に、メモリＦＥＴは、NMOS又はPMOSのいずれで形成することも可能であるが、以下、NMOSで形成した場合を例として、制御ゲート（ワード線）電圧の印加について、図４〜図６を参照して説明する。図４〜図６は、いずれも、図２と同じ箇所で切断したワード線方向及びビット線方向の断面図である。図４（Ａ）のみに、図１に示したのと同一のレイアウトを示しているが、図５及び図６のレイアウト及び切断箇所も同一のものである。図４（Ｂ）及び（Ｃ）は、制御ゲート部を、Ｐ基板のＮウェル内に形成した第１の方法を例示する図である。制御ゲート電圧として正電圧を与える場合はＮウェル全体（とP+領域）に正電圧を印加し、負電圧を与える場合はpソース・ドレインに負電圧を印加する。
【００２３】
図５（Ａ）及び（Ｂ）は、上記の第１の方法に追加して、ゲート絶縁膜の直ぐ下にｐ型層を形成する第２の方法を例示する図である。制御ゲート電圧として正電圧を与える場合はＮウェル全体に正電圧を印加し、負電圧を与える場合はp型層に負電圧を印加する。上記の第１の方法よりもワード線の抵抗が低くなる。
【００２４】
図４及び図５において、ｐ＋層は、制御ゲートに負電圧を与えるためのものである。図４（Ｂ）ではP+領域がソース・ドレイン領域のように切断されて形成されているが、消去の際には浮遊ゲート下にチャネルを形成して相互に接続されることになる。これに対して、図５（Ａ）では連続したP＋領域が形成されている。典型的なNOR型の動作条件では消去時に制御ゲートに負電圧を与える必要があるが、Nウェルの電位はP基板より低くできないので、負電圧を与えるためにはNウェルの中にP型の領域を定義する必要がある。
【００２５】
図６（Ａ）及び（Ｂ）は、SOI(Silicon On Insulator)による第３の方法を例示する図である。絶縁膜としての酸化膜の上に、各ノードを形成する。制御ゲート部は他のノードから容易に絶縁でき、また、制御ゲート部の不純物型は任意に設定できる。ゲート電圧を、酸化膜で絶縁された制御ゲート部の基板に印加する。
【００２６】
図７（Ａ）（Ｂ）及び図８は、本発明を具体化する浮遊ゲート型不揮発性メモリ配置構成の第２の例を説明する図である。図７（Ａ）及び（Ｂ）は、それぞれ図２（Ｂ）及び（Ｃ）に相当するワード線方向及びビット線方向の断面図である。また、図８は、図３（Ｂ）に相当するワード線方向の断面図である。図７（Ａ）及び（Ｂ）及び図８に例示の第２の例は、上述の第１の例とは、浮遊ゲート及びゲート絶縁膜の構成のみを異にしている。
【００２７】
図７（Ａ）及び（Ｂ）及び図８に示す浮遊ゲート型メモリセルにおいて、メモリＦＥＴのゲート絶縁膜（トンネル絶縁膜）は、ホットキャリアもしくはFN電流にて書き込み及び消去を行なう。制御ゲート部のゲート絶縁膜は、ゲート絶縁膜Ａ（トンネル絶縁膜と同材質の絶縁膜）とゲート絶縁膜Ｂ（High-k絶縁膜）の２層により構成される。図示の構成は、不揮発性メモリを実現するのに必須のトンネル絶縁膜と、ロジックプロセスが既に持っているhigh-k絶縁膜を組み合わせることにより、容量を保ったままリーク電流を抑えること（高容量・低リーク）ができる。これにより安定した書き込み及び消去と電荷の長期保存が可能になる。例示の２層構造は（high-k絶縁膜を用いた）通常のロジックCMOSのプロセスから最小限のプロセス変更によって不揮発性メモリを実現することができる。
【００２８】
浮遊ゲートは、ゲート電極ａ，ゲート電極ｂ，ゲート電極ｃを一体に接続して構成する。制御ゲート部上では、ゲート絶縁膜Ｂ（high-k絶縁膜）上に、金属或いはポリシリコンからなるゲート電極ｂを形成する。メモリＦＥＴ上には、ゲート電極ａを形成する。さらに、ゲート電極ｃ（ポリシリコン）をメモリＦＥＴと制御ゲートを接続するために使っている。ゲート電極ｂが金属の場合、ゲート電極ｃ（ポリシリコン）の不純物型は問題にならない。ここで、薄い金属ゲートをhigh-kゲート絶縁膜直上に堆積し、その上に厚いポリシリコンを堆積することは、金属ゲートの任意の仕事関数を利用できることと、ポリシリコンの加工し易さを考慮したものである。
【００２９】
図９は、図１に示す浮遊ゲート型不揮発性メモリレイアウトの等価回路図である。但し、図１に示すレイアウトとは９０度回転した配置で例示している。図示のように、仮想接地型（virtual ground）によるメモリセルアレイ構成を実現している。同じワード線を共有する図中の上下のメモリセル行が、互いに異なるビット線を使用する。ワード線は、上下のセルで効率よく共有されている。
【００３０】
本発明は、仮想接地型のセルアレイを採用することによって、セル当たりのコンタクトの数を減らすことができる（ドレインに1/2、ソースに1/2、計１個）。仮想接地型でない構成だと、ドレインとソースに各１個のコンタクト、もしくはソースコンタクトのみを他のセルと共有できるとしてもセル当たり計1.5〜2個のコンタクトが必要となり、そのコンタクト自身の面積、またそれを他のノードから切り離すスペースを考慮すると大きな面積の増加になる。
【００３１】
さらに、アクティブ層によるワード線を採用するが、レイアウトの工夫（隣り合うセルをピッチの半分ずつずらして配置し、浮遊ゲートの突起がお互いの領域に出っ張れるようにする）を行い、対面のセル同士がワード線を分け合うことにより、セル当たりのワード線の面積を減らしている。（ワード線を形成するのに）必要な面積はアクティブ層最小幅の半分とコンタクトピッチ（浮遊ゲートとコンタクトを交互に配置する場合の最小ピッチ）の積となる。アクティブ層ワード線を用いない場合、ワード線のメタル配線に加え、それからアクティブ層にコンタクトするための大きな面積が必要となる。またアクティブ層によるワード線を用いても、本レイアウトのようにワード線を対面で分け合う工夫がない場合、各セルでアクティブ層を必要としそれを対面のセルから分離する面積も必要となるので、面積が増加することになる。
【００３２】
以上、本開示にて幾つかの実施の形態を単に例示として詳細に説明したが、本発明の新規な教示及び有利な効果から実質的に逸脱せずに、その実施の形態には多くの改変例が可能である。
【図１】
2010038426.tif 000003
【図２】
2010038426.tif 000004
【図３】
2010038426.tif 000005
【図４】
2010038426.tif 000006
【図５】
2010038426.tif 000007
【図６】
2010038426.tif 000008
【図７】
2010038426.tif 000009
【図８】
2010038426.tif 000010
【図９】
2010038426.tif 000011
【図１０】
2010038426.tif 000012
【図１１】
2010038426.tif 000013
【手続補正書】
【提出日】平成22年3月1日(2010.3.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
１個の浮遊ゲート型不揮発性メモリ装置を１個のセルとして、複数個のセルをワード線方向及びビット線方向の行列状に配置した浮遊ゲート型不揮発性メモリ配置構成において、
前記１個の浮遊ゲート型不揮発性メモリ装置は、浮遊ゲートを共有するメモリＦＥＴと制御ゲート部からなる２トランジスタを半導体基板の上に併置して構成され、該制御ゲート部は前記浮遊ゲートに対してゲート絶縁膜を介して対峙する制御ゲートを含み、
前記ビット線は、前記浮遊ゲートの上方をその長さ方向に伸び、かつ、前記制御ゲートとして機能する前記ワード線が、前記ビット線と直交方向に伸び、
前記ワード線は、半導体基板と分離したアクティブ層からなる埋め込みワード線によって形成されて、メモリ配置構成の内部ではメタルからコンタクトを持たず、メモリ配置構成の外側で電位を供給され、
同じワード線を共有しかつワード線方向に隣り合うセルは、互いに反対向きにかつビット線方向にずらして配置し、かつ、この隣り合うセルの制御ゲートがワード線方向に直線状に並ぶようにワード線方向に隣り合うセルの浮遊ゲートをワード線方向の側方に互い違いに配置したことから成る浮遊ゲート型不揮発性メモリ配置構成。
【請求項２】
同じワード線を共有する２つのセル行が、互いに異なるビット線を使用し、かつ、前記複数個のセルは、仮想接地型によるメモリ配置構成を実現した請求項１に記載の浮遊ゲート型不揮発性メモリ配置構成。
【請求項３】
前記メモリＦＥＴと制御ゲート部が共有する前記浮遊ゲートは、前記メモリＦＥＴと制御ゲート部を接続するようにそれぞれのゲート絶縁膜の少なくとも上面を覆うように形成された請求項１に記載の浮遊ゲート型不揮発性メモリ配置構成。
【請求項４】
前記制御ゲートを、半導体基板と逆導電型のウェル内に形成した請求項３に記載の浮遊ゲート型不揮発性メモリ配置構成。
【請求項５】
前記ウェルとは逆導電型の層を、ゲート絶縁膜の直ぐ下に形成した請求項４に記載の浮遊ゲート型不揮発性メモリ配置構成。
【請求項６】
前記制御ゲートを他のノードから絶縁するように、絶縁膜の上に制御ゲートを形成し、ゲート電圧を絶縁膜で絶縁された制御ゲートに印加する請求項３に記載の浮遊ゲート型不揮発性メモリ配置構成。
【国際調査報告】
2010038426.tif 000014
2010038426.tif 000015
2010038426.tif 000016
2010038426.tif 000017