【事件の表示】
　特許第３１４１５１１号「信号入力回路およびアクティブマトリクスパネル」の請求項１ないし４に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３１４１５１１号の請求項１ないし４に係る特許を維持する。
【理　由】
１．手続の経緯
　特許第３１４１５１１号の請求項１〜４に係る発明についての出願は、平成４年４月２８日の出願であって、平成１２年１２月２２日にその発明についての特許権の設定登録がされ、その後、その特許について、異議申立人佐藤光男により特許異議の申立てがなされ、取消の理由が通知され、その指定期間内である平成１４年１月２１日に訂正請求がなされ、再度取消の理由が通知され、その指定期間内である平成１４年４月１９日に、先の訂正請求が取り下げられるとともに、新たな訂正請求がなされ、その後、再度取消の理由が通知され、その指定期間内である平成１４年５月２３日に、先の訂正請求が取り下げられるとともに、新たな訂正請求がなされたものである。
　
２．訂正の適否についての判断
(1) 訂正の内容
　特許権者が求めている訂正の内容は、以下ａ乃至ｆのとおりである。
・訂正事項a
　特許請求の範囲の請求項1中の、
「信号入力線と、前記信号入力線の側方位置に形成され、前記信号入力線に供給された信号の出力端側の回路を保護する入力保護回路と、前記信号入力線と前記入力保護回路とを導電接続する引出し線」を「第1および第2の信号入力線と、前記第2の信号入力線の側方位置に形成され、前記第1の信号入力線に供給された信号の出力端側の回路を保護する第1の入力保護回路および前記第2の信号入力線に供給された信号の出力端側の回路を保護する第2の入力保護回路と、前記第1の信号入力線と前記第1の入力保護回路とを導電接続する第1の引出し線および前記第2の信号入力線と前記第2の入力保護回路とを導電接続する第2の引出し線」と訂正し、
「前記引出し線と前記信号入力線との導電接続位置から前記入力保護回路までの第１の電気的抵抗値が、前記導電接続位置から前記信号入力線の出力端までの第2の電気的抵抗値より小さい」を「前記第1の引出し線と前記第1の信号入力線との第1の導電接続位置から前記第1の入力保護回路までの電気的抵抗値が、前記第1の導電接続位置から前記第1の信号入力線の出力端までの電気的抵抗値より小さい値であり、前記第2の引出し線と前記第2の信号入力線との第2の導電接続位置から前記第2の入力保護回路までの電気的抵抗値が、前記第2の導電接続位置から前記第2の信号入力線の出力端までの電気的抵抗値より小さい値であり、かつ、前記第1の引出し線は、前記第2の導電接続位置に比して前記第2の信号入力線の出力端の側で前記第2の信号入力線と交差している」と訂正する。
・訂正事項ｂ
　特許請求の範囲の請求項2中の、
「前記信号入力線の入力端から前記導電接続位置までの第3の電気的抵抗値が、前記第2の」を「前記第1の信号入力線の入力端から前記第1の導電接続位置までの電気的抵抗値が、前記第1の導電接続位置から前記第1の信号入力線の出力端までの電気的抵抗値より大きく、前記第2の信号入力線の入力端から前記第2の導電接続位置までの電気的抵抗値が、前記第2の導電接続位置から前記第2の信号入力線の出力端までの」と訂正する。
・訂正事項ｃ
　特許請求の範囲の請求項3中の、
「前記信号入力線は、」を「前記第1および前記第2の信号入力線は、それぞれ」と訂正する。
・訂正事項ｄ
　特許請求の範囲の請求項4中の、
「信号入力回路と、前記信号入力線に」を「前記信号入力回路と、前記第1および前記第2の信号入力線にそれぞれ」と訂正する。
・訂正事項ｅ
　明細書の段落【0007】中の、
「信号入力線と、信号入力線の側方位置に形成され、信号入力線に供給された信号の出力端側の回路を保護する入力保護回路と、信号入力線と入力保護回路とを導電接続する引出し線」を「第1および第2の信号入力線と、前記第2の信号入力線の側方位置に形成され、前記第1の信号入力線に供給された信号の出力端側の回路を保護する第1の入力保護回路および前記第2の信号入力線に供給された信号の出力端側の回路を保護する第2の入力保護回路と、前記第1の信号入力線と前記第1の入力保護回路とを導電接続する第1の引出し線および前記第2の信号入力線と前記第2の入力保護回路とを導電接続する第2の引出し線」と訂正し、
「引出し線と信号入力線との導電接続位置から入力保護回路までの第1の電気的抵抗値が、導電接続位置から信号入力線の出力端までの第2の電気的抵抗値より小さい」を「前記第1の引出し線と前記第1の信号入力線との第1の導電接続位置から前記第1の入力保護回路までの電気的抵抗値が、前記第1の導電接続位置から前記第1の信号入力線の出力端までの電気的抵抗値より小さい値であり、前記第2の引出し線と前記第2の信号入力線との第2の導電接続位置から前記第2の入力保護回路までの電気的抵抗値が、前記第2の導電接続位置から前記第2の信号入力線の出力端までの電気的抵抗値より小さい値であり、かつ、前記第1の引出し線は、前記第2の導電接続位置に比して前記第2の信号入力線の出力端の側で前記第2の信号入力線と交差している」と訂正する。
・訂正事項ｆ
　図面の図2(a)において、
符号3aの右方に図示された符号V'を符号Vに訂正し、符号R3bの右方に図示された符号4bを符号4aに訂正し、符号7の右方に図示された符号8を符号6に訂正する。
　
(2) 訂正の目的の適否、新規事項の有無、及び、特許請求の範囲の拡張・変更の存否
　上記訂正事項aは、請求項１に係る発明に関し、信号入力線と、信号入力線の側方位置に形成され、信号入力線に供給された信号の出力端側の回路を保護する入力保護回路と、信号入力線と前記入力保護回路とを導電接続する引出し線とで形成されるラインが、第１及び第２のラインと２本並列に形成されていること、及び、第１及び第２の入力保護回路が第２の信号入力線の側方位置に形成されていることを限定した上で、引出し線と信号入力線との導電接続位置から入力保護回路までの電気的抵抗値が、導電接続位置から信号入力線の出力端までの電気的抵抗値より小さい点を、第１及び第２のラインの両方で成り立つようにした点、及び、第1の引出し線は、第2の導電接続位置に比して第2の信号入力線の出力端の側で第2の信号入力線と交差している点を限定したものである。これらの点は、特許明細書の段落【００２０】欄及び【００２１】欄に「図１（ａ）において、信号入力回路１は、透明基板１１の表面側に並列形成された第１の信号入力線３および第２の信号入力線４に供給された異常電位から出力端３ｃ，４ｃの側（矢印Ａで示す信号方向側）のメイン回路５（ソース線駆動回路１２のゲート入力回路）を保護する入力保護回路２を有し、この入力保護回路２は第２の信号入力線４の側方位置のうちの第１の信号入力線３の形成位置とは反対側の側方位置に形成されている。また、入力保護回路２のうちの第１の入力保護回路２ａと第１の信号入力線３とは第１の異常電位引出し線６で接続されている一方、第２の入力保護回路２ｂと第２の信号入力線４とは第２の異常電位引出し線７で接続されている。・・・・ここで、第１の異常電位引出し線６と第１の信号入力線３との導電接続位置３ａは、図２（ａ）にも示すように、第２の異常電位引出し線７と第２の信号入力線４との導電接続位置４ａに比して第２の信号入力線４ａの出力端４ｃの側にあって、第１の異常電位引出し線３は、第２の異常電位引出し線７と第２の信号入力線４との導電接続位置４ａに比して第２の信号入力線４の出力端４ｃの側で第２の信号入力線４と交差している。このため、第２の信号入力線４の入力端４ｂの側からみると、第２の入力保護回路２ｂは第２の信号入力線４と第１の異常電位引出し線６との交差部８に比して前段側（入力端４ｂの側）で第２の信号入力線４に導電接続している。」と記載されていることを根拠とするものである。よって、上記訂正事項ａは、特許請求の範囲の減縮を目的とするものであって、新規事項の追加に該当せず、実質的に特許請求の範囲を拡張又は変更するものではない。
　上記訂正事項bは、請求項２に係る発明に関し、信号入力線の入力端から導電接続位置までの電気的抵抗値が、導電接続位置から信号入力線の出力端までの電気的抵抗値より大きい点を、第１及び第２のラインの両方で成り立つように限定したものである。これらの点は、段落【００２２】欄に「第１および第２の信号入力線３，４と第１および第２異常電位引出し線６，７との各導電接続位置３ａ，４ａから第１および第２の入力保護回路２ａ，２ｂまでの第１の電気的抵抗値Ｒ1a，Ｒ1bは、各導電接続位置３ａ，４ａから各信号入力線３，４の出力端３ｃ，４ｃまでの第２の電気的抵抗値Ｒ2a，Ｒ2bに比して小さく設定してある。」及び「第１および第２の信号入力線３，４の入力端３ｂ，４ｂから各導電接続位置３ａ，４ａまでの第３の電気的抵抗値Ｒ3a，Ｒ3bが、第１の電気的抵抗値Ｒ1a，Ｒ1bおよび第２の電気的抵抗値Ｒ2a，Ｒ2bのいずれに比しても大きく設定されている。」と記載されていることを根拠とするものである。よって、上記訂正事項ｂは、特許請求の範囲の減縮を目的とするものであって、新規事項の追加に該当せず、実質的に特許請求の範囲を拡張又は変更するものではない。
　上記訂正事項cは、請求項３に係る発明に関し、信号入力線が、アクティブマトリクスパネルの駆動回路における薄膜トランジスタのゲートに導電接続している点を、第１及び第２の信号入力線の両方が、アクティブマトリクスパネルの駆動回路における薄膜トランジスタのゲートに導電接続していると限定したものである。この点は、段落【００２０】欄に「図１（ａ）において、信号入力回路１は、透明基板１１の表面側に並列形成された第１の信号入力線３および第２の信号入力線４に供給された異常電位から出力端３ｃ，４ｃの側（矢印Ａで示す信号方向側）のメイン回路５（ソース線駆動回路１２のゲート入力回路）を保護する入力保護回路２を有し、」、段落【００２４】欄に「図５（ａ）に示すメイン回路５の入力段は、ＣＭＯＳ構造のＴＦＴによって構成されたインバータ５ａを備えるソース線駆動回路１２のゲート入力回路になっている。」、【図面の簡単な説明】に「【図５】（ａ）は図１に示す信号入力回路の構成を示す回路図」と記載されていることを根拠とするものである。よって、上記訂正事項ｃは、特許請求の範囲の減縮を目的とするものであって、新規事項の追加に該当せず、実質的に特許請求の範囲を拡張又は変更するものではない。
　上記訂正事項ｄは、請求項４に係る発明に関し、信号入力線に導電接続される駆動回路を基板に形成する点を、第１及び第２の信号入力線に導電接続される駆動回路を基板に形成すると限定するものである。この点は、段落【００２０】欄に「図１（ａ）において、信号入力回路１は、透明基板１１の表面側に並列形成された第１の信号入力線３および第２の信号入力線４に供給された異常電位から出力端３ｃ，４ｃの側（矢印Ａで示す信号方向側）のメイン回路５（ソース線駆動回路１２のゲート入力回路）を保護する入力保護回路２を有し、」と記載されていることを根拠とするものである。よって、上記訂正事項ｄは、特許請求の範囲の減縮を目的とするものであって、新規事項の追加に該当せず、実質的に特許請求の範囲を拡張又は変更するものではない。
　上記訂正事項ｅは、特許請求の範囲と発明の詳細な説明との整合をとるためのものであり、誤記の訂正または明瞭でない記載の釈明を目的とするものであって、新規事項の追加に該当せず、実質的に特許請求の範囲を拡張又は変更するものではない。
　上記訂正事項ｆは、詳細に検討するまでもなく、明らかな誤記を訂正するものであって、新規事項の追加に該当せず、実質的に特許請求の範囲を拡張又は変更するものではない。
　
(3) むすび
　したがって、上記訂正は、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第６条第１項の規定によりなお従前の例によるとされる、特許法第１２０条の４第３項において準用する平成６年法律第１１６号による改正前の特許法第１２６条第１項ただし書き及び第２項の規定に適合するので、当該訂正を認める。
　
３．特許異議の申立て
(1) 申立ての理由の概要
　申立人は、下記の甲第１乃至３号証を提出し、特許第３１４１５１１号の請求項１乃至４に係る発明は、甲第１乃至３号証に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない発明であって、当該発明に係る特許は取り消されるべきものである旨主張している。
　甲第１号証：特開昭６３−１８６４７４号公報（以下、「刊行物１」という。）
　甲第２号証：特開平１−２１７４９９号公報（以下、「刊行物２」という。）
　甲第３号証：特開昭６０−８６５８７号公報（以下、「刊行物３」という。）
　
(2) 本件発明
　上記２．で示したように訂正が認められるから、本件の請求項１乃至４に係る発明は、平成１４年５月２３日付けの訂正請求書により訂正された特許請求の範囲の請求項１乃至４に記載された次のとおりのものである。
「【請求項1】基板表面側に形成された第1および第2の信号入力線と、前記第2の信号入力線の側方位置に形成され、前記第1の信号入力線に供給された信号の出力端側の回路を保護する第1の入力保護回路および前記第2の信号入力線に供給された信号の出力端側の回路を保護する第2の入力保護回路と、前記第1の信号入力線と前記第1の入力保護回路とを導電接続する第1の引出し線および前記第2の信号入力線と前記第2の入力保護回路とを導電接続する第2の引出し線とを有し、前記第1の引出し線と前記第1の信号入力線との第1の導電接続位置から前記第1の入力保護回路までの電気的抵抗値が、前記第1の導電接続位置から前記第1の信号入力線の出力端までの電気的抵抗値より小さい値であり、前記第2の引出し線と前記第2の信号入力線との第2の導電接続位置から前記第2の入力保護回路までの電気的抵抗値が、前記第2の導電接続位置から前記第2の信号入力線の出力端までの電気的抵抗値より小さい値であり、かつ、前記第1の引出し線は、前記第2の導電接続位置に比して前記第2の信号入力線の出力端の側で前記第2の信号入力線と交差していることを特徴とする信号入力回路。
【請求項2】　前記第1の信号入力線の入力端から前記第1の導電接続位置までの電気的抵抗値が、前記第1の導電接続位置から前記第1の信号入力線の出力端までの電気的抵抗値より大きく、前記第2の信号入力線の入力端から前記第2の導電接続位置までの電気的抵抗値が、前記第2の導電接続位置から前記第2の信号入力線の出力端までの電気的抵抗値より大きいことを特徴とする請求項1記載の信号入力回路。
【請求項3】　前記第1および前記第2の信号入力線は、それぞれアクティブマトリクスバネルの駆動回路における薄膜トランジスタのゲートに導電接続することを特徴とする請求項1または請求項2に記載の信号入力回路。
【請求項4】　請求項1乃至請求項3のいずれかに記載の前記信号入力回路と、前記第1および前記第2の信号入力線にそれぞれ導電接続される駆動回路と、画素マトリクスとを、基板に形成してなることを特徴とするアクティブマトリクスパネル。」（以下、それぞれ「本件発明１」、「本件発明２」、「本件発明３」、「本件発明４」という。）
　
(3) 引用刊行物に記載された発明
　申立人が提出した刊行物１には、
「第４図の入力保護回路においては、入力端子１に静電気によるサージパルス（静電パルス）が印加されると、トランジスタＱ２の空乏層が拡がってソースとドレインとの間でパンチスルーが生じ、ソース・ドレイン間の抵抗がほとんど０となる。これによって、外部からの静電パルスは、トランジスタＱ２を通ってグランド端子に放電される。このとき、保護されるべきトランジスタＱ１のゲート電極には、抵抗要素Ｒ２の効果で静電パルスは伝わりにくく、トランジスタＱ１のゲート電極の電圧は高くならないので、トランジスタＱ１は破壊されない。また、トランジスタＱ２は、ゲート絶縁膜が厚く形成されているので、破壊されにくく、入力保護回路として働く。
　第５図の入力保護回路においては、まず、抵抗要素Ｒ１によってその静電パルスが緩和される。次に、第４図の場合と同様に、トランジスタＱ２のソース・ドレイン間でパンチスルーが起こり、緩和された静電パルスはノードＮ１からグランド端子へ放電される。これによって、トランジスタＱ１のゲート電極には電圧がかかりにくくなるので、トランジスタＱ１は破壊されない。
　第６図の入力保護回路は、第４図および第５図の入力保護回路を複合した形のものであり、入力端子１に静電パルスが印加されると、まず、抵抗要素Ｒ１によってノードＮ１には緩和された静電パルスが伝わる。次に、第４図および第５図の場合と同様に、トランジスタＱ２のソース・ドレイン間でパンチスルーが起こり、静電パルスがグランド端子に放電される。抵抗要素Ｒ２の効果によりトランジスタＱ１のゲート電極には静電パルスはほとんど伝わらないので、トランジスタＱ１は破壊されない。」（２頁右下欄９行〜３頁右上欄２行）、
「第１図はこの発明による入力保護装置の一実施例の回路図である。
　図において、ＮチャンネルＭＯＳトランジスタＱ２のドレイン電極はノードＮ１において第１の抵抗要素Ｒ１および第２の抵抗要素Ｒ２の一方の端子に接続されている。第１の抵抗要素Ｒ１の他方の端子は入力端子１に接続され、第２の抵抗要素Ｒ２の他方の端子はノードＮ２に接続されている。トランジスタＱ２のゲート電極およびソース電極はグランド端子に接続されている。
　前記トランジスタＱ２は、例えば、ソースおよびドレインとなる活性層間における半導体基板の領域を選択酸化することによりゲート酸化膜を形成するいわゆるフィールドトランジスタである。
　また、第１の抵抗要素Ｒ１は３０〜５０Ωの抵抗値を有し、第２の抵抗要素Ｒ２は数百Ωの抵抗値を有している。
　保護されるべき半導体装置のＮチャンネルＭＯＳトランジスタＱ１のゲート電極はノードＮ２に接続されている。」（４頁右上欄９行〜左下欄８行）、及び、
「第３図は第１図の入力保護装置の実際のレイアウトを示した平面図である。
　図において、第１の抵抗要素Ｒ１は、ポリシリコンと高融点金属とからなる２層構造の膜によって形成されており、２５μｍ以上の幅を有している。一辺２５μｍのシート抵抗を５Ω程度とすると、長さ２００μｍ程度で約４０Ωの抵抗体となる。
　第２の抵抗要素Ｒ２は、幅および材料に関係なく数百Ωの抵抗値を持つように形成されている。
　トランジスタＱ２の活性層（不純物拡散層）１１，１２の分離幅ｔ（通常のトランジスタのゲート幅に相当）は２μｍ以下、および、トランジスタ幅Ｌは１００μｍ以上に形成されている。特に、トランジスタＱ２のドレイン領域となる活性層１１は、ｐｎ接合の破壊を防ぐために２５００μｍ２以上の拡散面積が確保されている。入力端子１と、ゲート電極１３と、活性層１１を抵抗要素Ｒ１およびＲ２に接続する配線層１４と、第１の抵抗要素Ｒ１を入力端子１に接続する配線層１５と、第２の抵抗要素Ｒ２を保護すべきトランジスタＱ１に接続する配線層１６と、活性層１２およびゲート電極１３をグランド端子に接続する配線層１７とは、アルミニウムにより形成されている。
　抵抗要素Ｒ１と配線層１４との接続および抵抗要素Ｒ１と配線層１５との接続においては電流密度および電力密度を考慮して、２５０μｍ２程度の面積のコンタクト部分１８，１９が確保されている。
　また、活性層１１と配線層１４との接続においても、同様に電流密度および電力密度を考慮して、全部で３００μｍ２以上の面積のコンタクト部分２０が確保されている。さらに、コンタクト部分２０の周縁部と活性層１１の周縁部との間隔は５μｍ以上にされている。」（４頁右下欄１行〜５頁左上欄１５行）と記載され、
図１には、入力保護回路の回路図と、その回路における抵抗要素の抵抗値の大小関係が、示されている。
　同じく刊行物２には、
「第４図は１つの垂直データ表示バスに対応する入力ラッチ、伝送ゲートおよび出力ラッチ／ドライバ回路の構成を示す。この構成中の全てのトランジスタは低キャリヤ移動度の材料（例えば、アモルファスシリコン）で作られたTFFETとし、以下単にTFFETと呼ぶ。さらに、説明の便宜上、トランジスタはエンハンスメントｎ型装置とする。しかし、回路の動作の原理は電界効果装置に限定されるものではなく、一般に、例えば、バイボーラ装置を用いる構造にも適用できるものである。
　入力ラッチは交差結合されたFET104と106を含み、これらのFETのソース電極はバス100に、ドレイン電流はそれぞれ出力接続点108と110に結合されており、また、FET104のゲート電極は出力接続点110に、FET106のゲート電極は出力接続点108に結合されている。さらに、リセットFET102がそのソース及びドレン電極をそれぞれバス100と出力接続点108に結合され、またゲート電極をリセットバス124に結合されて設けられている。FET104と106はそれぞれ出力接続点108と110に結合されたスイッチドキャパシタ負荷回路111と117を含んでいる。
　スイッチドキャパシタ負荷回路111（117）は、直流バス126と出力接続点108（110）との間に直列に接続されたFET112、114（118，120）を含んでいる。キャパシタ116（122）がトランジスタ112、114（118と120）の相互接続点と直流電位点（便宜上、図にはバス126として示されている）の間に結合されている。入力データはマルチプレクスFET90（例えば、第３図に示すトランジスタの１つに相当するもの）を通してラッチの出力接続点110に供給され、ラッチの状態を決定する。入力ラッチは、入力データの論理状態またはリセットバス124に供給される論理１電位によって決まる相補的な論理出力状態をその出力接続点108と110に生成する。即ち、リセットパルスがFET102を導通状態にして、出力接続点108を低状態に引下し出力接続点110が高状態をとるようにする。出力接続点110の高状態は正帰還的にFET104を導通状態にして、回路をこの状態にラッチ、即ち、保持する。その後、高状態に対応するビデオサンプルがFET90を通して出力接続点110に供給されても、ラッチの状態は変化しない。一方、低状態に対応するビデオサンプルが出力接続点110に供給された場合には、この低状態はFET104をターンオフする働きをする。
　スイッチドピャパシタ負荷回路111と117は、ラッチの利得を変えることができるようにするために設けられている。直列接続されたFET112と114（118と120）はFET112と120のゲート電極に供給されるクロック信号ICとFET114と118のゲート電極に供給されるクロック信号IC （実際の文献には、「I」にインバース記号が付されている。）とによって交互に導通状態とされる。FET112と120が導通状態とされると、これによってキャパシタ116と122がバス126に供給されている直流電位+V2に向けて充電される。その後、FET112と120はターンオフされ、FET114と118が導通状態とされる。この期間中、キャパシタ116と122に蓄積されていた電荷が交差結合されたFET104と106用の動作電流として出力接続点108と110に結合される。」（７頁右下欄１行〜８頁右上欄最終行）と記載されている。
　同じく刊行物３には、
「以下本発明の実施例を図面を用いて詳細に説明する。第１図及び第２図はそれぞれ本発明の電圧吸収回路に使用している双方向導電型トランジスタのゲート電圧Ｖｇ＝ドレイン電圧ＶＤにおけるゲート電圧Ｖｇ−ドレイン電流１ＩＤ１特性とその構造断面図で、第１図においてゲート電圧Ｖｇ（＝ドレイン電圧ＶＤ）がＶｇ＞０の場合、閾値電圧Ｖｇ１以上、Ｖｇ＜０の場合閾値電圧Ｖｇ２以下になると急激にドレイン電流が増し電圧を吸収してくれる、素子の構造としては第２図に示される通り、絶縁基板１の上に形成されたゲート領域２の上にゲート絶縁膜３を介して形成された薄膜チャンネル層（例えばアモルファスシリコン）４に層間絶縁膜５の一部を穴あけしてソース及びドレイン電極領域（例えばアルミシリコン）がコンタクトしている薄膜チャンネル層４はほぼＺ（実際の文献には、「Ｚ」にインバース記号が付されている。）層と考えることができ、ゲート電圧が正の場合はキャリアとして電子がゲート電圧が負の場合はキャリアとして正孔がそれぞれ導電に寄与していると考えられる。
　第３図は本発明による表示装置の一実施例の回路図でアドレス用のゲートライン１１と信号ライン１４及び画素選択薄膜トランジスタ１５、液晶領域１６、コンデンサ１７と電圧吸収回路として双方向導電型トランジスタ１２によって構成されている。
　前記双方向導電型トランジスタ１２は例えばこの場合、ゲートライン１１とコモン電極１３の間に配されておりゲートはドレインに接続されて端子素子として使用されている。
　ゲートライン１１とコモン電極１３の間に、外部から静電気が加わり高電圧が発生した場合、前記双方向導電型トランジスタ１２の閾値電圧以上（負の場合閾値電圧以下）の電圧は吸収され実質的にゲートライン１１には発生しなくなる。これにより画素選択薄膜トランジスタ１５のゲート領域に高電圧が発生することはなく薄膜トランジスタアレイの静電気による破壊は防ぐことができる。」（２頁左上欄２行〜右上欄１８行）と記載され、
第３図には、ゲートライン１１の入力側にトランジスタ１２を設けた表示装置が示されている。
　
(4) 対比・判断
ａ．本件発明１について
　本件発明１と刊行物１乃至３記載の発明とを比較すると、本件発明１の構成要件である「第1の引出し線は、前記第2の導電接続位置に比して前記第2の信号入力線の出力端の側で前記第2の信号入力線と交差している」点が、刊行物１乃至３のいずれにも記載も示唆もされていない。
　そして、本件発明は、上記点により、特許明細書記載の「異常電圧に起因して、第２の信号入力線４と第１の異常電位引出し線６とがショートしないので、信号入力回路１およびそれを備えるアクティブマトリクス液晶表示パネル１０の信頼性が向上する。」（特許公報６頁左欄３行〜６行）という効果を奏するものである。
　よって、本件発明１は、申立人が提出した刊行物１乃至３に記載された発明に基づいて当業者が容易に発明できたものではなく、特許法第２９条第２項の規定に違反しているとはいえない。
　
ｂ．本件発明２乃至４について
　本件発明２乃至４は、その構成要件に本件発明１の構成要件を全て含むものであるから、上記ａ．で述べた理由と同じ理由により、申立人が提出した刊行物１乃至３に記載された発明に基づいて当業者が容易に発明できたものではなく、特許法第２９条第２項の規定に違反しているとはいえない。
　
４．むすび
　以上のとおりであるから、特許異議申立ての理由及び証拠によっては、本件発明１乃至４の特許を取り消すことはできない。
　また、他に本件発明１乃至４の特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１４年５月２８日（２００２．５．２８）
【訂正の要旨】
（１）訂正の内容
・訂正事項ａ
　特許請求の範囲の請求項１中の、
「信号入力線と、前記信号入力線の側方位置に形成され、前記信号入力線に供給された信号の出力端側の回路を保護する入力保護回路と、前記信号入力線と前記入力保護回路とを導電接続する引出し線」を「第１および第２の信号入力線と、前記第２の信号入力線の側方位置に形成され、前記第１の信号入力線に供給された信号の出力端側の回路を保護する第１の入力保護回路および前記第２の信号入力線に供給された信号の出力端側の回路を保護する第２の入力保護回路と、前記第１の信号入力線と前記第１の入力保護回路とを導電接続する第１の引出し線および前記第２の信号入力線と前記第２の入力保護回路とを導電接続する第２の引出し線」と訂正し、
「前記引出し線と前記信号入力線との導電接続位置から前記入力保護回路までの第１の電気的抵抗値が、前記導電接続位置から前記信号入力線の出力端までの第２の電気的抵抗値より小さい」を「前記第１の引出し線と前記第１の信号入力線との第１の導電接続位置から前記第１の入力保護回路までの電気的抵抗値が、前記第１の導電接続位置から前記第１の信号入力線の出力端までの電気的抵抗値より小さい値であり、前記第２の引出し線と前記第２の信号入力線との第２の導電接続位置から前記第２の入力保護回路までの電気的抵抗値が、前記第２の導電接続位置から前記第２の信号入力線の出力端までの電気的抵抗値より小さい値であり、かつ、前記第１の引出し線は、前記第２の導電接続位置に比して前記第２の信号入力線の出力端の側で前記第２の信号入力線と交差している」と訂正する。
・訂正事項ｂ
　特許請求の範囲の請求項２中の、
「前記信号入力線の入力端から前記導電接続位置までの第３の電気的抵抗値が、前記第２の」を「前記第１の信号入力線の入力端から前記第１の導電接続位置までの電気的抵抗値が、前記第１の導電接続位置から前記第１の信号入力線の出力端までの電気的抵抗値より大きく、前記第２の信号入力線の入力端から前記第２の導電接続位置までの電気的抵抗値が、前記第２の導電接続位置から前記第２の信号入力線の出力端までの」と訂正する。
・訂正事項ｃ
　特許請求の範囲の請求項３中の、
「前記信号入力線は、」を「前記第１および前記第２の信号入力線は、それぞれ」と訂正する。
・訂正事項ｄ
　特許請求の範囲の請求項４中の、
「信号入力回路と、前記信号入力線に」を「前記信号入力回路と、前記第１および前記第２の信号入力線にそれぞれ」と訂正する。
・訂正事項ｅ
　明細書の段落【０００７】中の、
「信号入力線と、信号入力線の側方位置に形成され、信号入力線に供給された信号の出力端側の回路を保護する入力保護回路と、信号入力線と入力保護回路とを導電接続する引出し線」を「第１および第２の信号入力線と、前記第２の信号入力線の側方位置に形成され、前記第１の信号入力線に供給された信号の出力端側の回路を保護する第１の入力保護回路および前記第２の信号入力線に供給された信号の出力端側の回路を保護する第２の入力保護回路と、前記第１の信号入力線と前記第１の入力保護回路とを導電接続する第１の引出し線および前記第２の信号入力線と前記第２の入力保護回路とを導電接続する第２の引出し線」と訂正し、
「引出し線と信号入力線との導電接続位置から入力保護回路までの第１の電気的抵抗値が、導電接続位置から信号入力線の出力端までの第２の電気的抵抗値より小さい」を「前記第１の引出し線と前記第１の信号入力線との第１の導電接続位置から前記第１の入力保護回路までの電気的抵抗値が、前記第１の導電接続位置から前記第１の信号入力線の出力端までの電気的抵抗値より小さい値であり、前記第２の引出し線と前記第２の信号入力線との第２の導電接続位置から前記第２の入力保護回路までの電気的抵抗値が、前記第２の導電接続位置から前記第２の信号入力線の出力端までの電気的抵抗値より小さい値であり、かつ、前記第１の引出し線は、前記第２の導電接続位置に比して前記第２の信号入力線の出力端の側で前記第２の信号入力線と交差している」と訂正する。
・訂正事項ｆ
　図面の図２（ａ）において、
符号３ａの右方に図示された符号Ｖ´を符号Ｖに訂正し、符号Ｒ３ｂの右方に図示された符号４ｂを符号４ａに訂正し、符号７の右方に図示された符号８を符号６に訂正する。
（５４）【発明の名称】
信号入力回路およびアクティブマトリクスパネル
（５７）【特許請求の範囲】
　【請求項１】　基板表面側に形成された第１および第２の信号入力線と、前記第２の信号入力線の側方位置に形成され、前記第１の信号入力線に供給された信号の出力端側の回路を保護する第１の入力保護回路および前記第２の信号入力線に供給された信号の出力端側の回路を保護する第２の入力保護回路と、前記第１の信号入力線と前記第１の入力保護回路とを導電接続する第１の引出し線および前記第２の信号入力線と前記第２の入力保護回路とを導電接続する第２の引出し線とを有し、
　前記第１の引出し線と前記第１の信号入力線との第１の導電接続位置から前記第１の入力保護回路までの電気的抵抗値が、前記第１の導電接続位置から前記第１の信号入力線の出力端までの電気的抵抗値より小さい値であり、前記第２の引出し線と前記第２の信号入力線との第２の導電接続位置から前記第２の入力保護回路までの電気的抵抗値が、前記第２の導電接続位置から前記第２の信号入力線の出力端までの電気的抵抗値より小さい値であり、かつ、前記第１の引出し線は、前記第２の導電接続位置に比して前記第２の信号入力線の出力端の側で前記第２の信号入力線と交差していることを特徴とする信号入力回路。
　【請求項２】　前記第１の信号入力線の入力端から前記第１の導電接続位置までの電気的抵抗値が、前記第１の導電接続位置から前記第１の信号入力線の出力端までの電気的抵抗値より大きく、前記第２の信号入力線の入力端から前記第２の導電接続位置までの電気的抵抗値が、前記第２の導電接続位置から前記第２の信号入力線の出力端までの電気的抵抗値より大きいことを特徴とする請求項１記載の信号入力回路。
　【請求項３】　前記第１および前記第２の信号入力線は、それぞれアクティブマトリクスパネルの駆動回路における薄膜トランジスタのゲートに導電接続することを特徴とする請求項１または請求項２に記載の信号入力回路。
　【請求項４】　請求項１乃至請求項３のいずれかに記載の前記信号入力回路と、前記第１および前記第２の信号入力線にそれぞれ導電接続される駆動回路と、画素マトリクスとを、基板に形成してなることを特徴とするアクティブマトリクスパネル。
【発明の詳細な説明】
　【０００１】
　【産業上の利用分野】
　本発明は、絶縁基板上に形成されたアクティブマトリクス駆動回路なとを静電気などによって発生する異常電位から保護する入力保護回路を備えた信号入力回路およびこの信号入力回路を有するアクティブマトリクス液晶表示パネルに関し、とくに、信号入力線側と入力保護回路側との配線接続構造に関する。
　【０００２】
　【従来の技術】
　絶縁基板の表面側に半導体集積回路などを構成すると、半導体基板の表面側に集積回路を形成する場合と異なり、同電位となるべき共通の基板がないため、集積回路を静電気などから保護するための入力保護回路を設ける必要がある。たとえば、代表的なフラット型表示パネルであるアクティブマトリクス液晶表示パネルにおいては、その画面を表示するための画素マトリクス回路，そのソース線駆動回路およびゲート線駆動回路はいずれも絶縁性の透明基板の表面側に形成されているため、その信号入力回路には、従来より、図６に示す入力保護回路が設けられている。この図において、絶縁性の透明基板の表面側に並列形成された第１および第２の信号入力線７１，７２に対応する入力保護回路７０は、第２の信号入力線７２の側方位置のうちの第１の信号入力線７１の形成位置とは反対側の側方位置に形成されており、この入力保護回路７０と第１の信号入力線７１とは第１の異常電位引出し線７３で接続されている一方、第２の信号入力線７２と入力保護回路７０とは第２の異常電位引出し線７４で接続されている。ここで、第１および第２の異常電位引出し線７３，７４は、いずれも、図７（ａ）にも示すように、第１および第２の信号入力線７１，７２の途中位置に導電接続しており、第２の異常電位引出し線７４と第２の信号入力線７２との導電接続位置７２ａは、第１の異常電位引出し線７３と第１の信号入力線７１との導電接続位置７１ａに比して出力端７５の側（矢印Ｄで示す信号方向の側）にある。このため、第１の異常電位引出し線７３は第２の信号入力線７２と交差する構造になるが、この交差部７６において、第１の異常電位引出し線７３は、図７（ｂ）に示すように、第２の信号入力線７２の上層側で層間絶縁膜７７の表面に形成されているため、それらの絶縁性は確保されている。
　【０００３】
　【発明が解決しようとする課題】
　しかしながら、従来の信号入力回路においては、第１および第２の信号入力線７１，７２に供給された異常電位を入力保護回路７０に向けて引出し可能になっているが、現実的には、異常電圧が充分に入力保護回路７０によって吸収、緩和されずに、出力端７５の側のメイン回路が損傷してしまうという問題点である。
　【０００４】
　このような問題点が発生する原因を本願発明者が追究してきた結果、その原因は信号入力回路に寄生する電気的成分の影響であることが判明した。すなわち、第２の信号入力線７２を例に説明すると、第２の信号入力線７２と第２の異常電位引出し線７４との導電接続位置７２ａから入力保護回路７０までの第１の電気的成分をＲ１１とし、この導電接続位置７２ａから出力端７５までの第２の電気的抵抗をＲ１２としたときに、Ｒ１１＞Ｒ１２であると、静電気なとによって第２の信号入力線７２に異常電位が発生しても、導電接続位置７２ａを分岐して流れる突入電流が保護回路７０の側に流れずに、電気的抵抗の小さな方、すなわち、出力端７５の側に流れてしまい、出力端７５から出力された突入電流によってメイン回路側が損傷するためである。
　【０００５】
　このような問題点に加えて、従来の信号入力回路においては、第１の異常電位引出し線７３と第２の信号入力線７２との交差部７６の層間絶縁膜７７によって容量Ｃ２が構成され、この容量Ｃ２は配線に寄生する容量に比して大きい。このため、第２の信号入力線７２に供給された異常電圧は、入力保護回路７０によって吸収される前にその電荷が容量Ｃ２に蓄積され、第１の異常電位引出し線７３と第２の信号入力線７２との間に高電圧が印加された状態となる。ここで、第１の異常電位引出し線７３と第２の信号入力線７２との間の電圧が層間絶縁膜７７の耐電圧を越えると、交差部７６の層間絶縁膜７７が破壊されて第１の異常電位引出し線７３と第２の信号入力線７２とがショートしてしまうという問題点もある。
　【０００６】
　以上の問題点に鑑みて、本発明の課題は、信号入力線と入力保護回路とを接続する異常電位引出し線の配置構造を改良することによって、その配線に寄生する電気的成分の影響を抑制して、信頼性を向上可能な信号入力回路およびアクティブマトリクス表示パネルを実現することにある。
　【０００７】
　【課題を解決するための手段】
　上記課題を解決するために、本発明に係る信号入力回路は、基板表面側に形成された第１および第２の信号入力線と、前記第２の信号入力線の側方位置に形成され、前記第１の信号入力線に供給された信号の出力端側の回路を保護する第１の入力保護回路および前記第２の信号入力線に供給された信号の出力端側の回路を保護する第２の入力保護回路と、前記第１の信号入力線と前記第１の入力保護回路とを導電接続する第１の引出し線および前記第２の信号入力線と前記第２の入力保護回路とを導電接続する第２の引出し線とを有し、前記第１の引出し線と前記第１の信号入力線との第１の導電接続位置から前記第１の入力保護回路までの電気的抵抗値が、前記第１の導電接続位置から前記第１の信号入力線の出力端までの電気的抵抗値より小さい値であり、前記第２の引出し線と前記第２の信号入力線との第２の導電接続位置から前記第２の入力保護回路までの電気的抵抗値が、前記第２の導電接続位置から前記第２の信号入力線の出力端までの電気的抵抗値より小さい値であり、かつ、前記第１の引出し線は、前記第２の導電接続位置に比して前記第２の信号入力線の出力端の側で前記第２の信号入力線と交差していることを特徴とする。
　【０００８】
　また、入力保護回路の前段側で、信号入力線に寄生する電気的抵抗による電圧降下を利用して異常電位を低下させておくことを目的に、導電接続位置を信号入力線の出力端側に設定して、この信号入力線の入力端から導電接続位置までの第３の電気的抵抗値を、第２の電気的抵抗値に比して大きく設定しておくことが好ましい。
　【０００９】
　さらに、上記信号入力線は、アクティブマトリクスパネルの駆動回路における薄膜トランジスタのゲートに導電接続している。
　【００１０】
　そして、アクティブマトリクスパネルは、上記構成に係る信号入力回路と、信号入力線に導電接続される駆動回路と、画素マトリクスとを、基板に形成してなる。
　【００１１】
　【作用】
　上記手段を講じた本発明に係る信号入力回路およびアクティブマトリクスパネルにおいては、基板表面側に形成された信号入力線に対して静電気などによって異常電位が供給されても、異常電位は引出し線を介して入力保護回路に引き出されるため、異常電位は出力端から出力されない。ここで、導電接続位置から入力保護回路までの第１の電気的抵抗値は、導電接続位置から出力端までの第２の電気的抵抗値比して小さく設定されているため、静電気などによって信号入力線に異常電位が発生したときに、導電接続位置で分岐して流れる突入電流は、配線抵抗の小さな保護回路の側に流れ、出力端の側に流れにくい。それ故、入力保護回路は異常電位（突入電流）を確実に吸収、緩和するため、異常電位（突入電流）によって出力端側に接続するメイン回路が損傷しないので、信号入力回路およびアクティブマトリクスパネルの信頼性が向上する。
　【００１２】
　また、信号入力線の入力端から導電接続位置までの第３の電気的抵抗値が、第２の電気的抵抗値より大きく設定されている場合には、この電気的抵抗による電圧降下によって突入電流を緩和できるので、信号入力線を延長せずに、入力保護回路側を保護できる。
　【００１３】
　【実施例】
　つぎに、添付図面を参照して、本発明の一実施例について説明する。
　【００１４】
　図１（ａ）は本発明の実施例１に係る信号入力回路の構成を示す構成図、図２（ａ）はその信号入力線と異常電位引出し線との配置を示す平面図、図２（ｂ）は図２（ａ）のＶ−Ｖ´線における断面図である。
　【００１５】
　ここで、本例の信号入力回路はアクティブマトリクス液晶表示パネルに形成されているため、信号入力回路の構成を説明する前に，図３および図４を参照して、アクティブマトリクス液晶表示パネルの構成を説明しておく。
　【００１６】
　図３は本例の信号入力回路を備えるアクティブマトリクス液晶表示パネルのブロック図、図４はそのソース線駆動回路の回路図である。
　【００１７】
　図３および図４に示すアクティブマトリクス液晶表示パネル１０において、その画素マトリクス２２，ソース線駆動回路１２およびゲート線駆動回路２１は、いずれも絶縁性の透明基板１１（絶縁基板）の上に形成されており、そのうち、ソース線駆動回路１２はシフトレジスタ１３，サンプルホールド回路１７およびビデオ信号入力線１４，１５，１６を有する一方、ゲート線駆動回路２１はシフトレジスタ２０および必要に応じてバッファ回路２３を有する。また、画素マトリクス２２は、ソース線駆動回路１２に接続された複数のソース線２６，２７，２８・・・と、ゲート線駆動回路２１に接続された複数のゲート線２４，２５・・・と、これらのゲート線およびソース線の交点に形成された複数の画素３２，３３・・・とを有し、各画素３２，３３・・・には薄膜トランジスタ（ＴＦＴ）２９と液晶セル３０とを有する。さらに、ソース線駆動回路１２の側には、そのシフトレジスタ１３にクロック信号ＣＫＡを入力すべき２つのクロック信号入力線３４が配置されている一方、ゲート線駆動回路２１の側には、そのシフトレジスタ２０にクロック信号を入力すべきクロック信号入力線３７が配置されている。なお、３５，３６はソース線駆動回路１２およびゲート線駆動回路２１にスタート信号を入力するスタート信号入力線である。ここで、図４に示すように、シフトレジスタ１３は、１ビット当たり、１つのインバータ１３ａと２つのクロックドインバータ１３ｂ，１３ｃで構成され、そのうち、インバータ１３ａはｐ型ＴＦＴとｎ型ＴＦＴとからなるＣＭＯＳ構造になっている一方、クロックドインバータ１３ｂ，１３ｃは２つのｐ型ＴＦＴと２つのｎ型ＴＦＴとから構成されている。また、サンプルホールド回路１７の各アナログスイッチ１７ａもｎ型ＴＦＴで構成され、そのバッファ回路も相補型のＴＦＴからなるインバータ回路１７ｂ，１７ｃで構成されている。なお、１８はアクティブマトリクス液晶表示パネル１０の各回路部を駆動するための正側電源線であり、その電位はＶｄｄに保持されている一方、１９はその負側電源線であり、その電位はＶｓｓに保持されている。ここで、アクティブマトリクス液晶表示パネル１０は、透明基板１１に対して対向基板（図示せず）が対向する状態にあり、その間に封入された液晶によって液晶セル３０が構成されている。
　【００１８】
　このような構成のアクティブマトリクス液晶表示パネル１０において、各回路部は絶縁性の透明基板１１の表面側に構成されているため、半導体シリコン基板の表面側に集積回路が形成された半導体装置と異なり、同電位となる導電性の共通基板がない。このため、そのダイシング工程などの製造工程の途中、また完成後において、静電気などの影響を受けて回路が破損しやすい性質がある。
　【００１９】
　そこで、本例のアクティブマトリクス液晶表示パネル１０においては、透明基板１１の表面側に、その画素マトリクス２２（画素マトリクス回路），ソース線駆動回路１２およびゲート線駆動回路２１などと共に、図１（ａ）に示すように、その信号入力回路１には入力保護回路２を有する。ここで、信号入力回路１は、図４に示すソース線駆動回路１２にＴＦＴで構成されたゲート入力回路のうちのいずれかの回路に対して設けられている。
　【００２０】
　図１（ａ）において、信号入力回路１は、透明基板１１の表面側に並列形成された第１の信号入力線３および第２の信号入力線４に供給された異常電位から出力端３ｃ，４ｃの側（矢印Ａで示す信号方向側）のメイン回路５（ソース線駆動回路１２のゲート入力回路）を保護する入力保護回路２を有し、この入力保護回路２は第２の信号入力線４の側方位置のうちの第１の信号入力線３の形成位置とは反対側の側方位置に形成されている。また、入力保護回路２のうちの第１の入力保護回路２ａと第１の信号入力線３とは第１の異常電位引出し線６で接続されている一方、第２の入力保護回路２ｂと第２の信号入力線４とは第２の異常電位引出し線７で接続されている。ここで、第１の入力保護回路２ａおよび第２の入力保護回路２ｂは、いずれも、アクティブマトリクス液晶表示パネル１０の正側電源線１８と第１および第２の異常信号入力線６，７とにソース・ドレインが導電接続するｐ型のＴＦＴ２０１と、アクティブマトリクス液晶表示パネル１０の負側電源線１９と第１および第２の異常信号入力線６，７とにソース・ドレインが導電接続するｎ型のＴＦＴ２０２とを有する。また、ｐ型のＴＦＴ２０１のゲートは正側電源線１８に導電接続し、ｎ型のＴＦＴのゲートは負側電源線１９に導電接続している。
　【００２１】
　ここで、第１の異常電位引出し線６と第１の信号入力線３との導電接続位置３ａは、図２（ａ）にも示すように、第２の異常電位引出し線７と第２の信号入力線４との導電接続位置４ａに比して第２の信号入力線４ａの出力端４ｃの側にあって、第１の異常電位引出し線６は、第２の異常電位引出し線７と第２の信号入力線４との導電接続位置４ａに比して第２の信号入力線４の出力端４ｃの側で第２の信号入力線４と交差している。このため、第２の信号入力線４の入力端４ｂの側からみると、第２の入力保護回路２ｂは第２の信号入力線４と第１の異常電位引出し線６との交差部８に比して前段側（入力端４ｂの側）で第２の信号入力線４に導電接続している。なお、第１の異常電位引出し線６は第２の信号入力線４と交差する構造になるが、第１および第２の異常電位引出し線６，７は第１および第２の信号入力線３，４の上層側の層間絶縁膜表面に形成されているため、図２（ｂ）に示すように、第１の異常電位引出し線６と第２の信号入力線４とは、交差部８において層間絶縁膜９を介して配置され、それらの絶縁性は確保されている。但し、交差部８の層間絶縁膜９に起因して、図１（ａ）に示すように、第１の異常電位引出し線６と第２の信号入力線４との交差部８には、容量Ｃ１が寄生する状態にある。
　【００２２】
　また、本例の信号入力回路１においては、図１（ｂ）に等価回路を示すように、各配線に電気的抵抗値がＲ１ａ，Ｒ２ａ，Ｒ３ａ，Ｒ１ｂ，Ｒ２ｂ，Ｒ３ｂの抵抗成分が寄生しているが、そのうち、第１および第２の信号入力線３，４と第１および第２異常電位引出し線６，７との各導電接続位置３ａ，４ａから第１および第２の入力保護回路２ａ，２ｂまでの第１の電気的抵抗値Ｒ１ａ，Ｒ１ｂは、各導電接続位置３ａ，４ａから各信号入力線３，４の出力端３ｃ，４ｃまでの第２の電気的抵抗値Ｒ２ａ，Ｒ２ｂに比して小さく設定してある。さらに、各導電接続位置３ａ，４ａは、第１および第２の出力端３ｃ，４ｃの側に配置されて、前述の第１の電気的抵抗値Ｒ１と第２の電気的抵抗値Ｒ２との関係を確保しながら、第１および第２の信号入力線３，４の入力端３ｂ，４ｂから各導電接続位置３ａ，４ａまでの第３の電気的抵抗値Ｒ３ａ，Ｒ３ｂが、第１の電気的抵抗値Ｒ１ａ，Ｒ１ｂおよび第２の電気的抵抗値Ｒ２ａ，Ｒ２ｂのいずれに比しても大きく設定されている。ここで、第１および第２の信号入力線３，４はいずれも多結晶シリコンで構成されている一方、第１および第２の異常電位引出し線６，７はアルミニウム層で構成されている。なお、第１および第２の信号入力線３，４と第１および第２の異常電位引出し線６，７との導電接続は層間絶縁膜の接続孔を介して行われており、これらの配線間のコンタクト抵抗が配線自身の電気的抵抗に比して無視できない場合については、電気的抵抗値Ｒ１ａ，Ｒ２ａ，Ｒ３ａ，Ｒ１ｂ，Ｒ２ｂ，Ｒ３ｂには各接続部におけるコンタクト抵抗をも含むものとして所定の大小関係が設定されることになる。
　【００２３】
　このような構成の信号入力回路１における入力保護回路２の動作を、第２の入力保護回路２ｂにおける動作を例として、図５（ａ），図５（ｂ）および図５（ｃ）を参照して説明する。
　【００２４】
　図５（ａ）は第２の入力保護回路２ｂの構成を示す回路図、図５（ｂ）はそのｐ型のＴＦＴ２０１のゲート・ソース間電圧Ｖｇｓとソース・ドレイン間電流Ｉｓｄとの関係を示すグラフ図、図５（ｃ）はｎ型のＴＦＴ２０２のゲート・ソース間電圧Ｖｇｓとドレイン・ソース間電流Ｉｄｓとの関係を示すグラフ図である。以下の説明においては、正側電源線１８の正電源電位をＶｄｄ、負側電源線１９の負電源電位をＶｓｓ、第２の信号入力線４の電位が第２の異常電位引出し線７を介して第２の入力保護回路２ｂに引き出された入力電位をＶｉｎとする。なお、図５（ａ）に示すメイン回路５の入力段は、ＣＭＯＳ構造のＴＦＴによって構成されたインバータ５ａを備えるソース線駆動回路１２のゲート入力回路になっている。
　【００２５】
　まず、Ｖｓｓ≦Ｖｉｎ≦Ｖｄｄの場合には、ｐ型のＴＦＴ２０１におけるゲート・ソース間電位Ｖｇｓは０Ｖ、そのドレイン・ソース間電圧Ｖｄｓは（Ｖｉｎ−Ｖｄｄ）ｖであり、Ｖｄｓ≦０である。従って、ｐ型のＴＦＴ２０１は抵抗として機能し、図３（ｂ）に実線４１に示すラインに沿って、入力電位Ｖｉｎに対応したソース・ドレイン間電流Ｉｓｄが流れる。一方、ｎ型のＴＦＴ２０２におけるゲート・ソース間電位Ｖｇｓは０Ｖ、そのドレイン・ソース間電圧Ｖｄｓは（Ｖｉｎ−Ｖｓｓ）ｖであり、Ｖｄｓ≧０である。従って、ｎ型のＴＦＴ２０２も抵抗として機能し、図３（ｃ）に実線４２で示すラインに沿って、入力電位Ｖｉｎに対応したドレイン・ソース間電流Ｉｄｓが発生する。
　【００２６】
　これに対して、Ｖｄｄ＜Ｖｉｎの場合、すなわち、第２の信号入力線４に正側電源線１８の正電源電位Ｖｄｄに比して高い異常電位が印加された場合には、ｐ型のＴＦＴ２０１におけるゲート・ソース間電位Ｖｇｓは（Ｖｄｄ−Ｖｉｎ）ｖであり、Ｖｇｓ＜０Ｖ、ドレイン・ソース間電圧Ｖｄｓは（Ｖｄｄ−Ｖｉｎ）ｖであり、Ｖｄｓ≦０である。従って、入力電位Ｖｉｎ（異常電位）が高いほど、ゲート・ソース間電位Ｖｇｓおよびドレイン・ソース間電圧Ｖｄｓがマイナス側に大きくふれて、図３（ｂ）に実線４３で示す特性、すなわち、ｐ型のＴＦＴ２０１がオン状態となる。この場合、ｎ型のＴＦＴ２０２は図３（ｃ）に実線４２で示した特性のままである。従って、第２の信号入力線４に、静電気などによって正側電源線１８の正電源電位Ｖｄｄに比して高い異常電位が印加された場合には、ｐ型のＴＦＴ２０１を介して正側電源線１８に電流が通過する。
　【００２７】
　一方、Ｖｉｎ＜Ｖｓｓの場合、すなわち、第２の信号入力線４に負側電源線１９の負電源電位Ｖｓｓに比して低い異常電位が印加された場合には、ｎ型のＴＦＴ２０２におけるゲート・ソース間電位Ｖｇｓは（Ｖｓｓ−Ｖｉｎ）ｖであり、Ｖｇｓ＞０Ｖ、ドレイン・ソース間電圧Ｖｄｓは（Ｖｓｓ−Ｖｉｎ）ｖであり、Ｖｄｓ＞０である。従って、入力電位Ｖｉｎ（異常電位）が低いほど、ゲート・ソース間電位Ｖｇｓおよびドレイン・ソース間電圧Ｖｄｓがプラス側に大きくふれて、図３（ｃ）に実線４４で示す特性、すなわち、ｎ型のＴＦＴ２０２がオン状態となる。この場合、ｐ型のＴＦＴ２０１は図３（ｂ）に実線４１で示した特性のままである。従って、第２の信号入力線４に負側電源線１９の負電源電位Ｖｓｓに比して低い異常電位が供給された場合には、ｎ型のＴＦＴ２０２を介して負側電源線１９に電流が通過する。
　【００２８】
　このようにして、メイン回路５は第２の入力保護回路２ｂによって静電気などに起因する異常電位から保護される。
　【００２９】
　ここで、第２の信号入力線４と第２の異常電位引出し線７との導電接続位置４ａから第２の入力保護回路２ｂまでの第１の電気的抵抗値Ｒ１ｂは、第２の異常電位引出し線４ａと第２の信号入力線７との導電接続位置４ａから第２の信号入力線４の出力端４ｃまでの第２の電気的抵抗値Ｒ２ｂに比して小さく設定されているため、静電気などによって第２の信号入力線７に異常電位が発生したときに、導電接続位置４ａで分岐して流れる突入電流は、配線抵抗の小さな入力保護回路２ｂの側に流れ、出力端４ｃの側に流れにくい。また、導電接続位置４ａは第２の信号入力線４の出力端４ａの側に配置されて、その入力端４ｂから導電接続位置４ａまでの第３の電気的抵抗値Ｒ３が、信号入力線４の長さを延長することなく、第１の電気的抵抗値Ｒ１および第２の電気的抵抗値Ｒ２のいずれにも比して大きく、しかも最大限の大きさに設定されているため、第２の信号入力線４に発生した異常電位は、その入力端４ｂから導電接続位置４ａまでの第３の電気的抵抗Ｒ３ｂによって緩和された状態で入力保護回路２ｂに引き出されるため、過大な突入電流によって入力保護回路２ｂの側なとが損傷してしまうこともない。このようなことは、第１の信号入力線３の側でも同様である。
　【００３０】
　さらに、信号入力線および異常電位信号入力線がそれぞれ２列形成されているため、第１の異常電位引出し線６は必然的に第２の信号入力線４と交差し、この交差部８には容量Ｃ１が寄生しているが、第１の異常電位引出し線６を、第２の異常電位引出し線７と第２の信号入力線４との電接続位置４ａに比して第２の信号入力線４の出力端４ｃの側で第２の信号入力線４と交差させているため、その出力端４ｂの側からみると、第１の異常電位引出し線６と第２の信号入力線４との交差部８に比して前段側に第２の入力保護回路２ｂが第２の異常電位引出し線７を介して導電接続している。従って、第２の信号入力線４に発生した異常電位は、まず第２の入力保護回路２ｂにおいて吸収、緩和された状態で出力端４ｃの側に送出される。このため、第２の信号入力線４と第１の異常電位引出し線６との交差部８に容量Ｃ１が構成されていても、これらの間に高電圧が発生しないので、配線間でのショートが発生しない。
　【００３１】
　以上のとおり、本例の信号入力回路１を備えるアクティブマトリクス液晶表示パネル１０において、メイン回路５は入力保護回路２によって静電気などに起因する異常電位から保護される。ここで、突入電流は、配線抵抗の小さな入力保護回路２の側に流れ、入力保護回路２は異常電位（突入電流）を確実に吸収、緩和する。従って、異常電位（突入電流）によって出力端３ｃ，４ｃの側に接続するメイン回路５が損傷しないので、信号入力回路１およびアクティブマトリクス表示パネル１０の信頼性が向上する。また、導電接続位置３ａ，４ａは出力端３ｃ，４ｃの側に配置されて、第１および第２の信号入力線３，４を延長することなく、入力端３ｂ，４ｂから導電接続位置３ａ，４ａまでの第３の電気的抵抗値Ｒ３ａ，Ｒ３ｂが最大限大きく設定されているため、この電気的抵抗によって、突入電流を緩和して、突入電流によって入力保護回路２の側の損傷を防止することもできる。
　【００３２】
　さらに、第１の異常電位引出し線６は、第２の異常電位引出し線７の第２の信号入力線４への導電接続位置４ａに比して第２の信号入力線２の出力端側で第２の信号入力線４と交差し、第２の信号入力線４の入力端４ｂの側からみると、第２の入力保護回路２ｂは、第２の信号入力線４と第１の異常電位引出し線６との交差部８に寄生する容量Ｃ１の前段側にある。このため、異常電位は第２の入力保護回路２ｂによって確実に吸収、緩和された状態で、第２の信号入力線４と第１の異常信号入力線６との交差部４ａに達する。従って、交差部８に容量Ｃ１が構成されていても、第２の信号入力線４と第１の異常電位引出し線６との間に発生する電圧が低いので、交差部８の層間絶縁膜９が損傷しない。それ故、異常電圧に起因して、第２の信号入力線４と第１の異常電位引出し線６とがショートしないので、信号入力回路１およびそれを備えるアクティブマトリクス液晶表示パネル１０の信頼性が向上する。
　【００３３】
　なお、本例においては、２列の信号入力線を備える信号入力回路について説明したが、これに限らず、３列以上の信号入力線を備える信号入力回路に対しても、寄生容量の影響を抑制した構造を採用することができる。すなわち、３列以上の信号入力線のうちの２列について、入力保護回路側の信号入力線を第２の信号入力線とし、他方側の信号入力線を第１の信号入力線として、それぞれに前述の構成で第１および第２の異常電位引出し線を配置する。また、入力保護回路側およびメイン回路側の構成には限定がない。
　【００３４】
　【発明の効果】
　以上のとおり、本発明に係る信号入力回路およびそれを備えたアクティブマトリクスパネルにおいては、信号入力線と引出し線との導電接続位置から入力保護回路までの第１の電気的抵抗値は、この導電接続位置からこの信号入力線の出力端までの第２の電気的抵抗値より小さく設定されていることに特徴を有する。従って、本発明によれば、突入電流は配線抵抗の小さな入力保護回路の側に流れて確実に吸収、緩和されるため、異常電位によって出力端側に接続するメイン回路が損傷しないので、信号入力回路およびアクティブマトリクスパネルの信頼性が向上する。
　【００３５】
　また、信号入力線の入力端から導電接続位置までの第３の電気的抵抗値が、第２の電気的抵抗値より大きく設定されている場合には、この電気的抵抗による電圧降下によって突入電流を緩和できるので、信号入力線を延長せずに、入力保護回路側を保護できる。
　【００３６】
【図面の簡単な説明】
　【図１】
　（ａ）は本発明の実施例１に係る入力保護回路の構成を示す構成図、（ｂ）はその等価回路図である。
　【図２】
　（ａ）は図１に示す入力保護回路の信号入力線と保護回路に対する異常電位引出し線との配置を示す平面図、（ｂ）は図２（ａ）のＶ−Ｖ´線における断面図である。
　【図３】
　図１に示す入力保護回路を備えるアクティブマトリクス液晶表示パネルの構成を示すブロック図である。
　【図４】
　図３に示すアクティブマトリクス液晶表示パネルのソース線駆動回路の構成を示す回路図である。
　【図５】
　（ａ）は図１に示す信号入力回路の構成を示す回路図、（ｂ）はそのｐ型のＴＦＴのゲート・ソース間電圧Ｖｇｓとソース・ドレイン間電流Ｉｓｄとの関係を示すグラフ図、（ｃ）はそのｎ型のＴＦＴのゲート・ソース間電圧Ｖｇｓとドレイン・ソース間電流Ｉｄｓとの関係を示すグラフ図である。
　【図６】
　従来の信号入力回路の構成を示す構成図である。
　【図７】
　（ａ）は図６に示す信号入力回路における信号入力線と入力保護回路に対する異常電位引出し線との配置を示す平面図、（ｂ）は図７（ａ）のＶＩ−ＶＩ´線における断面図である。
　【符号の説明】
１・・・信号入力回路
２，７０・・・入力保護回路
２ａ・・・第１の入力保護回路
２ｂ・・・第２の入力保護回路
３，７１・・・第１の信号入力線
３ａ，４ａ・・・導電接続部
３ｂ，４ｂ・・・入力端
３ｃ，４ｃ・・・出力端
４，７２・・・第２の信号入力線
５・・・メイン回路
６，７４・・・第１の異常電位引出し線
７，７５・・・第２の異常電位引出し線
８，７６・・・交差部
９，７７・・・層間絶縁膜
１０・・・アクティブマトリクス液晶表示パネル
１１・・・透明基板
１２・・・ソース線駆動回路
１３，２０・・・シフトレジスタ
１７・・・サンプルホールド回路
１８・・・正側電源線
１９・・・負側電源線
２１・・・ゲート線駆動回路
２２・・・画素マトリクス
３０・・・液晶セル
３４・・・クロック信号入力線
２０１・・・ｐ型のＴＦＴ（ｐ型の薄膜トランジスタ）
２０２・・・ｎ型のＴＦＴ（ｎ型の薄膜トランジスタ）
【図面】