【事件の表示】
　特許第３０９７１３０号「付加制御装置およびこれを用いた情報処理装置」の請求項５、６に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３０９７１３０号の請求項５、６に係る特許を維持する。
【理　由】
１．手続の経緯
　本件特許第３０９７１３０号（優先権主張　平成３年１０月２３日）に係る出願は、平成４年２月２４日の出願であって、平成１２年８月１１日にその特許権の設定登録がなされ、その後、相原光政より特許異議の申立がなされ、取消の理由が通知され、その指定期間内である平成１３年８月２３日に訂正請求がされたものである。
　
２．訂正の適否についての判断
（１）訂正の内容
ａ．訂正事項１
　特許請求の範囲の請求項１の記載について、
　「論理演算可能な第１のプロセッサと、前記第１のプロセッサが単体で実行する処理を記憶した単体処理記憶手段と、少なくとも外部からデータの読み込みが可能なバスを有するコネクタとを備えた電子装置に、前記コネクタを介して接続される付加制御装置であって、前記第１のプロセッサとは別個の処理を実行する第２のプロセッサと、前記第２のプロセッサが実行する処理手順を記憶した第２の記憶手段と、前記電子装置内部の前記第１のプロセッサに、前記第２のプロセッサの処理に伴い所定の処理を実行させる処理実行手段とを備え、前記付加制御装置における前記電子装置のコネクタとの接続部が、前記付加制御装置本体に対して屈曲もしくは回転可能に設けられた付加制御装置。」とあるのを、「論理演算可能な第１のプロセッサと、前記第１のプロセッサが単体で実行する処理を記憶した単体処理記憶手段と、少なくとも外部からデータの読み込みが可能なバスを有するコネクタとを備えた電子装置に、前記コネクタを介して接続される付加制御装置であって、前記第１のプロセッサとは別個の処理を実行する第２のプロセッサと、前記第２のプロセッサが実行する処理手順を記憶した第２の記憶手段と、前記第２のプロセッサの処理に伴い前記電子装置内部の前記第１のプロセッサに所定の処理を実行させる処理手順を記憶した記憶手段を有する処理実行手段とを備え、前記付加制御装置における前記電子装置のコネクタとの接続部が、前記付加制御装置本体に対して屈曲もしくは回転可能に設けられた付加制御装置。」と訂正する。
ｂ．訂正事項２
　特許請求の範囲の請求項２の記載について、
　「論理演算可能な第１のプロセッサと、前記第１のプロセッサが単体で実行する処理を記憶した単体処理記憶手段と、少なくとも外部からデータの読み込みが可能なバスを有するコネクタとを備えた電子装置に、前記コネクタを介して接続される付加制御装置であって、前記第１のプロセッサとは別個の処理を実行する第２のプロセッサと、前記第２のプロセッサが実行する処理手順を記憶した第２の記憶手段と、前記電子装置内部の前記第１のプロセッサに、前記第２のプロセッサの処理に伴い所定の処理を実行させる処理実行手段と、少なくとも前記第２のプロセッサが実装されたプリント基板と、前記プリント基板を収納する筐体を有し、単体で取扱い可能なカートリッジとして構成され、前記付加制御装置における前記電子装置のコネクタとの接続部が、前記付加制御装置本体に対して屈曲もしくは回転可能に設けられた付加制御装置。」とあるのを、「論理演算可能な第１のプロセッサと、前記第１のプロセッサが単体で実行する処理を記憶した単体処理記憶手段と、少なくとも外部からデータの読み込みが可能なバスを有するコネクタとを備えた電子装置に、前記コネクタを介して接続される付加制御装置であって、前記第１のプロセッサとは別個の処理を実行する第２のプロセッサと、前記第２のプロセッサが実行する処理手順を記憶した第２の記憶手段と、前記第２のプロセッサの処理に伴い前記電子装置内部の前記第１のプロセッサに所定の処理を実行させる処理手順を記憶した記憶手段を有する処理実行手段と、少なくとも前記第２のプロセッサが実装されたプリント基板と、前記プリント基板を収納する筐体を有し、単体で取扱い可能なカートリッジとして構成され、前記付加制御装置における前記電子装置のコネクタとの接続部が、前記付加制御装置本体に対して屈曲もしくは回転可能に設けられた付加制御装置。」と訂正する。
ｃ．訂正事項３
　特許請求の範囲の請求項５の記載について、
　「論理演算可能な第１のプロセッサと、前記第１のプロセッサが単体で実行する処理を記憶した単体処理記憶手段と、少なくとも外部からデータの読み込みが可能なバスを有するコネクタとを備えた電子装置に、前記コネクタを介して接続される付加制御装置であって、前記第１のプロセッサとは別個の処理を実行する第２のプロセッサと、前記第２のプロセッサが実行する処理手順を記憶した第２の記憶手段と、前記電子装置内部の前記第１のプロセッサに、前記第２のプロセッサの処理に伴い所定の処理を実行させる処理実行手段とを備え、前記第１のプロセッサと別個の処理を実行する前記第２のプロセッサは、前記第１のプロセッサと同一のプロセッサもしくは前記第１のプロセッサよりデータの処理速度が高いプロセッサである付加制御装置。」とあるのを、「論理演算可能な第１のプロセッサと、前記第１のプロセッサが単体で実行する処理を記憶した単体処理記憶手段と、外部からデータの読み込みが可能なバスを有するコネクタとを備え、前記バスが電子装置側からみて読み込み専用のバスである電子装置に、前記コネクタを介して接続される付加制御装置であって、前記第１のプロセッサとは別個の処理を実行する第２のプロセッサと、前記第２のプロセッサが実行する処理手順を記憶した第２の記憶手段と、前記第２のプロセッサの処理に伴い前記電子装置内部の前記第１のプロセッサに所定の処理を実行させる処理手順を記憶した記憶手段を有する処理実行手段とを備え、前記第１のプロセッサと別個の処理を実行する前記第２のプロセッサは、前記第１のプロセッサと同一のプロセッサもしくは前記第１のプロセッサよりデータの処理速度が高いプロセッサである付加制御装置。」と訂正する。
ｄ．訂正事項４
　特許請求の範囲の請求項６の記載について、
　「論理演算可能な第１のプロセッサと、前記第１のプロセッサが単体で実行する処理を記憶した単体処理記憶手段と、少なくとも外部からデータの読み込みが可能なバスを有するコネクタとを備えた電子装置に、前記コネクタを介して接続される付加制御装置であって、前記第１のプロセッサとは別個の処理を実行する第２のプロセッサと、前記第２のプロセッサが実行する処理手順を記憶した第２の記憶手段と、前記電子装置内部の前記第１のプロセッサに、前記第２のプロセッサの処理に伴い所定の処理を実行させる処理実行手段と、少なくとも前記第２のプロセッサが実装されたプリント基板を備え、前記プリント基板を収納する筐体を有し、単体で取扱い可能なカートリッジとして構成され、前記第１のプロセッサと別個の処理を実行する前記第２のプロセッサは、前記第１のプロセッサと同一のプロセッサもしくは前記第１のプロセッサよりデータの処理速度が高いプロセッサである付加制御装置。」とあるのを、「論理演算可能な第１のプロセッサと、前記第１のプロセッサが単体で実行する処理を記憶した単体処理記憶手段と、外部からデータの読み込みが可能なバスを有するコネクタとを備え、前記バスが電子装置側からみて読み込み専用のバスである電子装置に、前記コネクタを介して接続される付加制御装置であって、前記第１のプロセッサとは別個の処理を実行する第２のプロセッサと、前記第２のプロセッサが実行する処理手順を記憶した第２の記憶手段と、前記第２のプロセッサの処理に伴い前記電子装置内部の前記第１のプロセッサに所定の処理を実行させる処理手順を記憶した記憶手段を有する処理実行手段と、少なくとも前記第２のプロセッサが実装されたプリント基板を備え、前記プリント基板を収納する筐体を有し、単体で取扱い可能なカートリッジとして構成され、前記第１のプロセッサと別個の処理を実行する前記第２のプロセッサは、前記第１のプロセッサと同一のプロセッサもしくは前記第１のプロセッサよりデータの処理速度が高いプロセッサである付加制御装置。」と訂正する。
ｅ．訂正事項５
　明細書第４頁第２３行〜第２４行の、
　「前記電子装置内部の第１のプロセッサに、前記第２のプロセッサの処理に伴い所定の処理を実行させる処理実行手段」とあるのを、「前記第２のプロセッサの処理に伴い前記電子装置内部の前記第１のプロセッサに所定の処理を実行させる処理手順を記憶した記憶手段を有する処理実行手段」と訂正する。
ｆ．訂正事項６
　明細書第７頁第１７行〜第１８行の、
　「電子装置内部の第１のプロセッサに、第２のプロセッサの処理に伴い所定の処理を実行させる処理実行手段」とあるのを、「第２のプロセッサの処理に伴い電子装置内部の第１のプロセッサに所定の処理を実行させる処理手順を記憶した記憶手段を有する処理実行手段」と訂正する。
ｇ．訂正事項７
　明細書第２２頁第２行〜第３行の、
　「電子制御装置１０側からみて読み出し専用となっている」とあるのを、「電子制御装置１０側からみて読み込み専用となっている」と訂正する。
　
（２）訂正の目的の適否、新規事項の有無、及び特許請求の範囲の拡張・変更の存否
　上記訂正事項１，２に関連する記載として、願書に添付した明細書には、「この付加制御装置は、電子装置のコネクタに接続され、・・・内蔵する第２のプロセッサは、電子装置内の第１のプロセッサとは、別個の処理を行なう。かかる第２のプロセッサの処理に伴い、処理実行手段は、電子装置内部の第１のプロセッサに所定の処理を実行させる。」（第４頁第２６行〜第５頁第１行）、「付加制御装置は、第１のプロセッサが実行する処理を記憶した第１の記憶手段と、第１のプロセッサとは別個の処理を実行する第２のプロセッサと、第２のプロセッサが実行する処理を記憶した第２の記憶手段とを備え、・・・この情報処理装置は、電子装置に備えられた第１のプロセッサの処理を、付加制御装置側に用意した第１の記憶手段に記憶された処理手順に移行させる。この結果、付加制御装置の第２のプロセッサの処理に対応した処理を電子装置の第１のプロセッサに実行させることが可能となり、両者の共働による情報の処理を行なうことが可能となる。」（第６頁第１行〜第１３行）と記載されている。
　そうすると、上記訂正事項１，２は、願書に添付した明細書に記載された事項の範囲内において、「前記電子装置内部の前記第１のプロセッサに、前記第２のプロセッサの処理に伴い所定の処理を実行させる処理実行手段」とあるのを、「前記第２のプロセッサの処理に伴い前記電子装置内部の前記第１のプロセッサに所定の処理を実行させる処理手順を記憶した記憶手段を有する処理実行手段」に技術的に限定し、処理実行手段が、付加制御装置内に備えられたものであることが明らかになったので、特許請求の範囲の減縮および明りょうでない記載の釈明を目的とした明細書の訂正に該当する。
　上記訂正事項３，４に関連する記載として、上記訂正事項１，２に関連する記載に加えて、「本実施例では、・・・電子制御装置１０側からみて読み込み専用のデータバスしか備えていないコネクタ１１を用いながら、カートリッジ３側にデータを移すことができる。」（第２５頁第５行〜第８行）と記載されている。
　そうすると、上記訂正事項３，４は、願書に添付した明細書に記載された事項の範囲内において、「前記電子装置内部の前記第１のプロセッサに、前記第２のプロセッサの処理に伴い所定の処理を実行させる処理実行手段」とあるのを、「前記第２のプロセッサの処理に伴い前記電子装置内部の前記第１のプロセッサに所定の処理を実行させる処理手順を記憶した記憶手段を有する処理実行手段」に技術的に限定し、処理実行手段が、付加制御装置内に備えられたものであることを明らかにし、「少なくとも外部からデータの読み込みが可能なバスを有するコネクタとを備えた電子装置」を、「外部からデータの読み込みが可能なバスを有するコネクタとを備え、前記バスが電子装置側からみて読み込み専用のバスである電子装置」に技術的に限定したものであるから、特許請求の範囲の減縮および明りょうでない記載の釈明を目的とした明細書の訂正に該当する。
  上記訂正事項５，６は、訂正事項１〜４に関連して成された明りょうでない記載の釈明を目的とした明細書の訂正に該当し、上記訂正事項７は、誤記の訂正を目的とした明細書の訂正に該当する。
　よって、いずれも新規事項の追加に該当せず、実質的に特許請求の範囲を拡張または変更するものではない。
　
（３）独立特許要件の判断
　特許異議の申立がされていない請求項１，２について訂正されているので、訂正明細書の請求項１，２に係る発明について、独立特許要件の判断をする。
　訂正明細書の請求項１，２に係る発明は、訂正明細書の特許請求の範囲の請求項１，２に記載されたとおりのものである。
（３−１）刊行物の記載事項
　これに対して、当審が先に通知した取消理由で提示した刊行物１ないし３（異議申立人が提出した甲第１号証ないし甲第３号証）には、以下のような事項等が記載されている。
ａ．刊行物１
　「メインＣＰＵ１が、入出力装置２０をアクセスする共通バス１００にサブシステム（サブＣＰＵボード）１０を接続して設ける（中略）サブＣＰＵボード１０には制御プログラムとともに入出力データを格納するサブメモリ１５を設け、」（第２頁右下欄第１２行〜第１８行）
　「サブＣＰＵボード１０は、共通バス１００にサブＣＰＵボード１０を接続するコネクタ１２、ＤＭＡインタフェース１３、サブプロセッサ１４、サブメモリ１５、サブバス１０１より構成される。ここで、コネクタ１２は、データバス、アドレスバス、制御線等から構成される共通バス１００と、回線アダプタ９の出力する割込み信号ＩＲＱ５０および回線アダプタ９を制御する制御線５１とをサブＣＰＵボード１０に接続するものである。」（第３頁右上欄第１７行〜左下欄第６行）
　「［メインメモリ−サブメモリ間データ転送］（中略）メインＣＰＵ１は、送信の場合は送信データのメインメモリ２上のアドレスを、受信の場合は格納アドレスをサブＣＰＵ１４に通知し、（中略）［サブメモリ−回線アダプタ間データ転送］サブＣＰＵ１４は、サブメモリ１５にロードされた送受信プログラムに基づき、ＤＭＡインタフェース１３を介して回線アダプタ９を制御し、」（第３頁右下欄第２行〜第１９行）
　「（１）回線アダプタ９は１バイト受信ごとに割込み信号ＩＲＱ５０を出力する。（２）割込み信号ＩＲＱ５０を受信したサブＣＰＵ１４は、回線アダプタ９の受信レジスタＲ２を選択するとともに、サブメモリ１４のアドレスをＤＭＡインタフェース１３にセットする。（３）バス許可後、受信レジスタＲ１の内容はサブメモリ１５に転送され、次の割込み信号ＩＲＱ５０により上記受信動作が繰り返される。なお、サブメモリ１５に格納された受信データは前述のメインメモリ−サブメモリ間ＤＭＡ転送によりメインメモリ２に転送される。」（第４頁右上欄第１１行〜左下欄第２行）
ｂ．刊行物２
　「１は本体装置（中略）３は入力装置（中略）入力装置３が、本体装置１に接続されて、パーソナルコンピュータを構成している。（中略）７はデータ処理装置である。（中略）入力装置３には、（中略）データ処理装置７が設けられている。入力装置３は、（中略）単体でデータ処理が可能である（中略）パーソナルコンピュータの内部の構成を示すブロック図である。（中略）１１はメインプロセッサ、（中略）１４はメインメモリ、１５はメモリバス、１６はバスアダプタ、１７はシステムバス、（中略）３１はバスアダプタ、３２はサブプロセッサ、３３は内部メモリである。」（第３頁右上欄第２行〜左下欄第１４行）
　「また、キーボード制御部２３は、キーボードを備えた入力装置３に対する制御を行う。このキーボード制御部２３は、入力装置３のバスアダプタ３１に接続されるものであり、バスアダプタ３１との間でデータ伝送の制御を行う。」（第４頁右上欄第１行〜第５行）
　「（２）入力装置が本体装置と切離されている時、（中略）データ処理能力は低いが必要とするデータ処理を行う。（中略）この時に行ったデータ処理で得られた処理データは、この入力装置が本体装置に接続した時、本体装置側に取込まれる。」（第５頁左上欄第４行〜第１４行）
ｃ．刊行物３
　「１０は画像記憶装置としての文字パターン発生装置、２０は文字パターン発生装置１０と着脱可能に接続する画像形成装置としての印刷装置である。文字パターン発生装置１０は、カートリッジ式のＩＣメモリ等で構成され、本装置全体の制御と所定の画像処理を行う中央演算装置（ＣＰＵ）１１と、（中略）必要な処理手順を格納するＲＯＭ（リードオンリメモリ）１５、（中略）外部の画像形成装置と接続するための伝送制御を行うインタフェース１７とを有する。一方、印刷装置２０は、本装置全体の制御と必要な画像処理を行う中央演算処理装置（ＣＰＵ）２１と、文字パターン発生装置１０と接続するための伝送制御を行うインタフェース２２と、（中略）必要な制御手順を格納したＲＯＭ２４と、」（第２頁左下欄第２行〜右下欄第４行）
　「印刷装置２０に印刷要求が発生して、文字コードが文字パターン発生装置１０に送られて来たときには、文字パターン発生装置１１はその入力文字コードに対応する文字パターン（ドットパターン）を画像処理済みメモリ１４から読み出し、インタフェース１７を通じて印刷装置２０へ転送する。」（第３頁左上欄第１行〜第６行）
（３−２）対比判断
ａ．訂正明細書の請求項１に係る発明（以下、「訂正後発明１」という。）について
　訂正後発明１と、刊行物１乃至３に記載された発明とを対比する。
　刊行物１に記載された発明の、「メインＣＰＵ１」、「共通バス１００」、「コネクタ１２」、「サブＣＰＵボード１０」、「サブプロセッサ１４」、及び「サブメモリ１５」は、それぞれの機能に照らし、それぞれ訂正後発明１の「第１のプロセッサ」、「バス」、「コネクタ」、「付加制御装置」、「第２のプロセッサ」、及び「第２の記憶手段」に相当するものと認められる。
　刊行物２に記載された発明の「メインプロセッサ１１」、「システムバス１７」、「バスアダプタ３１」、「入力装置３」、及び「サブプロセッサ３２」は、それぞれの機能に照らし、それぞれ訂正後発明１の「第１のプロセッサ」、「バス」、「コネクタ」、「付加制御装置」、及び「第２のプロセッサ」に相当するものと認められる。
　刊行物３に記載された発明の「ＣＰＵ２１」、「ＲＯＭ２４」、「インタフェース１７」、「文字パターン発生装置１０」、「ＣＰＵ１１」、及び「ＲＯＭ１５」は、それぞれの機能に照らし、それぞれ訂正後発明１の「第１のプロセッサ」、「単体処理記憶手段」、「コネクタ」、「付加制御装置」、「第２のプロセッサ」、及び「第２の記憶手段」に相当するものと認められる。
　しかしながら、刊行物１乃至３に記載された発明は、いずれも、訂正後発明１の構成要件である、
（あ）第２のプロセッサの処理に伴い電子装置内部の第１のプロセッサに所定の処理を実行させる処理手順を記憶した記憶手段を有する処理実行手段を付加制御装置に設けた構成、
（い）付加制御装置における電子装置のコネクタとの接続部が、付加制御装置本体に対して屈曲もしくは回転可能に設けられた構成、
を備えていない。
　そして、（あ）の構成により、訂正後発明１は、「付加制御装置は、電子装置の機能を実質的に変更もしくは向上させる」（訂正明細書第５頁第２行）、「付加制御装置の第２のプロセッサの処理に対応した処理を電子装置の第１のプロセッサに実行させることが可能」（訂正明細書第６頁第１１行〜第１２行）という作用効果を奏するものであるし、（い）の構成により、訂正後発明１は、「取付の自由度は高まる。」（訂正明細書第５頁第１０行〜第１１行）という作用効果を奏するものであるから、本件訂正後発明１は、上記刊行物１乃至３に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえない。また、他に本件訂正後発明１が独立して特許を受けることができない理由を発見しない。
ｂ．訂正明細書の請求項２に係る発明（以下、「訂正後発明２」という。）について
　訂正後発明２は、訂正後発明１に、少なくとも第２のプロセッサが実装されたプリント基板と、プリント基板を収納する筐体を有し、単体で取扱い可能なカートリッジとして構成されている点を技術的に限定したものであり、この点については、単なる設計的事項に過ぎないし、刊行物３に記載された発明には、カートリッジとして構成されることが記載されている。
　しかしながら、訂正後発明２についても、上記「ａ．訂正明細書の請求項１に係る発明（以下、「訂正後発明１」という。）について」で説示したと同様の理由により、上記刊行物１乃至３に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえない。また、他に本件訂正後発明２が独立して特許を受けることができない理由を発見しない。
（４）むすび
　以上のとおりであるから、上記訂正は、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第６条第１項の規定によりなお従前の例によるとされる、特許法第１２０条の４第３項において準用する平成６年法律第１１６号による改正前の特許法第１２６条第１項ただし書、第２項及び第３項の規定に適合するので、当該訂正を認める。
　
３．特許異議申立についての判断
（１）申立の理由の概要
　異議申立人相原光政は、本件発明についての特許に対して、証拠として甲第１号証（特開昭６３−１４１１５７号公報）、甲第２号証（特開平１−２１３７４０号公報）、甲第３号証（特開平１−２７２４６１号公報）を提出し、本件請求項５，６に係る発明の特許は、甲第１号証乃至甲第３号証の何れかに記載された発明と同一、あるいは、甲第１号証乃至甲第３号証に記載された発明から容易に発明することができたものであるから、特許法第２９条第１項第３号または第２９条第２項の規定により特許を受けることができないものであり、また、本件請求項５，６に係る発明の特許は、記載が不備であり、特許法第３６条第５項第１号の規定を満たしていない特許出願に対してなされたものであるから、請求項５，６に係る発明の特許は、拒絶の査定をしなければならない特許出願に対してされたものであると主張している。
　
（２）本件訂正後発明
　上記２．で示したように上記訂正が認められるから、特許第３０９７１３０号の請求項５，６に係る発明は、上記訂正に係る訂正明細書の特許請求の範囲の請求項５，６に記載された以下のとおりのものである。（以下、「訂正後発明５」、「訂正後発明６」という。）
　請求項５「論理演算可能な第１のプロセッサと、前記第１のプロセッサが単体で実行する処理を記憶した単体処理記憶手段と、外部からデータの読み込みが可能なバスを有するコネクタとを備え、前記バスが電子装置側からみて読み込み専用のバスである電子装置に、前記コネクタを介して接続される付加制御装置であって、前記第１のプロセッサとは別個の処理を実行する第２のプロセッサと、前記第２のプロセッサが実行する処理手順を記憶した第２の記憶手段と、前記第２のプロセッサの処理に伴い前記電子装置内部の前記第１のプロセッサに所定の処理を実行させる処理手順を記憶した記憶手段を有する処理実行手段とを備え、前記第１のプロセッサと別個の処理を実行する前記第２のプロセッサは、前記第１のプロセッサと同一のプロセッサもしくは前記第１のプロセッサよりデータの処理速度が高いプロセッサである付加制御装置。」
　請求項６「論理演算可能な第１のプロセッサと、前記第１のプロセッサが単体で実行する処理を記憶した単体処理記憶手段と、外部からデータの読み込みが可能なバスを有するコネクタとを備え、前記バスが電子装置側からみて読み込み専用のバスである電子装置に、前記コネクタを介して接続される付加制御装置であって、前記第１のプロセッサとは別個の処理を実行する第２のプロセッサと、前記第２のプロセッサが実行する処理手順を記憶した第２の記憶手段と、前記第２のプロセッサの処理に伴い前記電子装置内部の前記第１のプロセッサに所定の処理を実行させる処理手順を記憶した記憶手段を有する処理実行手段と、少なくとも前記第２のプロセッサが実装されたプリント基板を備え、前記プリント基板を収納する筐体を有し、単体で取扱い可能なカートリッジとして構成され、前記第１のプロセッサと別個の処理を実行する前記第２のプロセッサは、前記第１のプロセッサと同一のプロセッサもしくは前記第１のプロセッサよりデータの処理速度が高いプロセッサである付加制御装置。」
　
（３）引用刊行物等
（３−１）刊行物の記載事項
　当審が先に通知した取消理由で提示した刊行物１ないし３（異議申立人が提出した甲第１号証ないし甲第３号証）には、上記２．（３）（３−１）「刊行物の記載事項」に記載された事項が記載されている。
（３−２）対比判断
ａ．訂正後発明５について
　訂正後発明５と、刊行物１乃至３に記載された発明とを対比する。
　刊行物１に記載された発明の、「メインＣＰＵ１」、「コネクタ１２」、「サブＣＰＵボード１０」、「サブプロセッサ１４」、及び「サブメモリ１５」は、それぞれの機能に照らし、それぞれ訂正後発明５の「第１のプロセッサ」、「コネクタ」、「付加制御装置」、「第２のプロセッサ」、及び「第２の記憶手段」に相当するものと認められる。
　刊行物２に記載された発明の「メインプロセッサ１１」、「バスアダプタ３１」、「入力装置３」、及び「サブプロセッサ３２」は、それぞれの機能に照らし、それぞれ訂正後発明５の「第１のプロセッサ」、「コネクタ」、「付加制御装置」、及び「第２のプロセッサ」に相当するものと認められる。
　刊行物３に記載された発明の「ＣＰＵ２１」、「ＲＯＭ２４」、「インタフェース１７」、「文字パターン発生装置１０」、「ＣＰＵ１１」、及び「ＲＯＭ１５」は、それぞれの機能に照らし、それぞれ訂正後発明５の「第１のプロセッサ」、「単体処理記憶手段」、「コネクタ」、「付加制御装置」、「第２のプロセッサ」、及び「第２の記憶手段」に相当するものと認められる。
　また、第１のプロセッサと別個の処理を実行する第２のプロセッサは、第１のプロセッサと同一のプロセッサもしくは第１のプロセッサよりデータの処理速度が高いプロセッサである点については、設計的事項に過ぎない。
　しかしながら、刊行物１乃至３に記載された発明は、いずれも、訂正後発明５の構成要件である、
（あ）バスが電子装置側からみて読み込み専用のバスである構成、
（い）第２のプロセッサの処理に伴い電子装置内部の第１のプロセッサに所定の処理を実行させる処理手順を記憶した記憶手段を有する処理実行手段を付加制御装置に設けた構成、
を備えていない。
　敷衍すると、（あ）については、刊行物１に記載された発明の「共通バス１００」、刊行物２に記載された発明の「システムバス１７」、刊行物３に記載された発明の第１図におけるＣＰＵ１１とインタフェース１７を接続する手段の何れにおいても、読み込み専用の構成ではない。また、（い）については、刊行物１に記載された発明の「サブＣＰＵボード１０」、刊行物２に記載された発明の「入力装置３」、刊行物３に記載された発明の「文字パターン発生装置１０」の何れにおいても、第２のプロセッサ（刊行物１に記載された発明の「サブプロセッサ１４」、刊行物２に記載された発明の「サブプロセッサ３２」、刊行物３に記載された発明の「ＣＰＵ１１」）の処理に伴い電子装置内部の第１のプロセッサ（刊行物１に記載された発明の「メインＣＰＵ１」、刊行物２に記載された発明の「メインプロセッサ１１」、刊行物３に記載された発明の「ＣＰＵ２１」）に所定の処理を実行させる処理手順を記憶した記憶手段を有する処理実行手段を有していない。
　そして、（あ）の構成により、訂正後発明５は、「プロセッサを備えたカートリッジを装着することを予定していない既存のプリンタに使用することができ、」（訂正明細書第２５頁第８行〜第９行）という作用効果を奏するものであるし、（い）の構成により、訂正後発明５は、「付加制御装置は、電子装置の機能を実質的に変更もしくは向上させる」（訂正明細書第５頁第２行）、「付加制御装置の第２のプロセッサの処理に対応した処理を電子装置の第１のプロセッサに実行させることが可能」（訂正明細書第６頁第１１行〜第１２行）という作用効果を奏するものであるから、本件訂正後発明５は、上記刊行物１乃至３の何れかに記載された発明と同一であるといえず、上記刊行物１乃至３に記載された発明に基づいて当業者が容易に発明をすることができたものともいえない。
ｂ．訂正後発明６について
　訂正後発明６は、訂正後発明５に、少なくとも第２のプロセッサが実装されたプリント基板と、プリント基板を収納する筐体を有し、単体で取扱い可能なカートリッジとして構成されている点を技術的に限定したものであり、この点については、単なる設計的事項に過ぎないし、刊行物３に記載された発明には、カートリッジとして構成されることが記載されている。
　しかしながら、訂正後発明６についても、上記「ａ．訂正後発明５について」で説示したと同様の理由により、上記刊行物１乃至３の何れかに記載された発明と同一であるといえず、上記刊行物１乃至３に記載された発明に基づいて当業者が容易に発明をすることができたものともいえない。
　
（４）記載不備について
　異議申立人は、「出願人は、平成１１年１２月１３日付けの拒絶理由通知書に対する平成１２年３月６日付けの意見書において「これらの記載から、第１のプロセッサ（ＣＰＵ３１）は、第２のプロセッサ（７１）の処理に伴い所定の処理を実行させる処理実行手段を備えていることが明らかになったものと思慮します」（第３頁第７〜第９行目）と述べています。上記の出願人の応答は、処理実行手段が第１のプロセッサに備わること述べたものです。しかし、拒絶理由の基になった請求項５および６の記載「電子装置内部の第１のプロセッサに、第２のプロセッサの処理に伴い所定の処理を実行させる処理実行手段」における処理実行手段は、それら請求項の記載からして、電子装置内部の第１のプロセッサではなく、付加制御装置の側にあるべきものです。すなわち、本件の特許出願はそもそも、平成１１年１２月１３日付けの拒絶理由通知に記載されたように、特許法第３６条第５項第１号の規定を満たしていません。」と主張している。
　しかしながら、上記２．（２）において検討したように、願書に添付した明細書には、「この付加制御装置は、電子装置のコネクタに接続され、・・・内蔵する第２のプロセッサは、電子装置内の第１のプロセッサとは、別個の処理を行なう。かかる第２のプロセッサの処理に伴い、処理実行手段は、電子装置内部の第１のプロセッサに所定の処理を実行させる。」（第４頁第２６行〜第５頁第１行）、「付加制御装置は、第１のプロセッサが実行する処理を記憶した第１の記憶手段と、第１のプロセッサとは別個の処理を実行する第２のプロセッサと、第２のプロセッサが実行する処理を記憶した第２の記憶手段とを備え、・・・この情報処理装置は、電子装置に備えられた第１のプロセッサの処理を、付加制御装置側に用意した第１の記憶手段に記憶された処理手順に移行させる。この結果、付加制御装置の第２のプロセッサの処理に対応した処理を電子装置の第１のプロセッサに実行させることが可能となり、両者の共働による情報の処理を行なうことが可能となる。」（第６頁第１〜１３行）と記載されている。
　したがって、処理実行手段は、付加制御装置側にあることが発明の詳細な説明に記載されていることは明らかであり、意見書の記載は誤りであったことは明らかである。
　そして、上記２．（１）ｃ．訂正事項３、ｄ．訂正事項４により、請求項５，６が訂正され、処理実行手段が付加制御装置の側にあることが明確になった。
　したがって、この主張は採用できず、本件請求項５，６に係る発明の特許は、特許法第３６条第５項第１号に規定する要件を満たさない特許出願に対してされたものであるとすることができない。
　
（５）むすび
　以上のとおりであるから、特許異議の申立の理由、及び証拠によっては本件請求項５，６に係る発明についての特許を取り消すことはできない。
　また、他に本件請求項５，６に係る発明についての特許を取り消すべき理由を発見しない。
　したがって、本件請求項５，６に係る発明についての特許は拒絶の査定をしなければならない特許出願に対してされたものと認めない。
　よって、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第１４条の規定に基づく、特許法等の一部を改定する法律の施行に伴う経過措置を定める政令（平成７年政令第２０５号）第４条第２項の規定により、結論のとおり決定する。
【異議決定日】
平成１３年１０月１日（２００１．１０．１）
【訂正の要旨】
訂正の要旨
ａ．訂正事項１
　特許請求の範囲の請求項１の記載について、
　「論理演算可能な第１のプロセッサと、前記第１のプロセッサが単体で実行する処理を記憶した単体処理記憶手段と、少なくとも外部からデータの読み込みが可能なバスを有するコネクタとを備えた電子装置に、前記コネクタを介して接続される付加制御装置であって、前記第１のプロセッサとは別個の処理を実行する第２のプロセッサと、前記第２のプロセッサが実行する処理手順を記憶した第２の記憶手段と、前記電子装置内部の前記第１のプロセッサに、前記第２のプロセッサの処理に伴い所定の処理を実行させる処理実行手段とを備え、前記付加制御装置における前記電子装置のコネクタとの接続部が、前記付加制御装置本体に対して屈曲もしくは回転可能に設けられた付加制御装置。」とあるのを、「論理演算可能な第１のプロセッサと、前記第１のプロセッサが単体で実行する処理を記憶した単体処理記憶手段と、少なくとも外部からデータの読み込みが可能なバスを有するコネクタとを備えた電子装置に、前記コネクタを介して接続される付加制御装置であって、前記第１のプロセッサとは別個の処理を実行する第２のプロセッサと、前記第２のプロセッサが実行する処理手順を記憶した第２の記憶手段と、前記第２のプロセッサの処理に伴い前記電子装置内部の前記第１のプロセッサに所定の処理を実行させる処理手順を記憶した記憶手段を有する処理実行手段とを備え、前記付加制御装置における前記電子装置のコネクタとの接続部が、前記付加制御装置本体に対して屈曲もしくは回転可能に設けられた付加制御装置。」と訂正する。
ｂ．訂正事項２
　特許請求の範囲の請求項２の記載について、
　「論理演算可能な第１のプロセッサと、前記第１のプロセッサが単体で実行する処理を記憶した単体処理記憶手段と、少なくとも外部からデータの読み込みが可能なバスを有するコネクタとを備えた電子装置に、前記コネクタを介して接続される付加制御装置であって、前記第１のプロセッサとは別個の処理を実行する第２のプロセッサと、前記第２のプロセッサが実行する処理手順を記憶した第２の記憶手段と、前記電子装置内部の前記第１のプロセッサに、前記第２のプロセッサの処理に伴い所定の処理を実行させる処理実行手段と、少なくとも前記第２のプロセッサが実装されたプリント基板と、前記プリント基板を収納する筐体を有し、単体で取扱い可能なカートリッジとして構成され、前記付加制御装置における前記電子装置のコネクタとの接続部が、前記付加制御装置本体に対して屈曲もしくは回転可能に設けられた付加制御装置。」とあるのを、「論理演算可能な第１のプロセッサと、前記第１のプロセッサが単体で実行する処理を記憶した単体処理記憶手段と、少なくとも外部からデータの読み込みが可能なバスを有するコネクタとを備えた電子装置に、前記コネクタを介して接続される付加制御装置であって、前記第１のプロセッサとは別個の処理を実行する第２のプロセッサと、前記第２のプロセッサが実行する処理手順を記憶した第２の記憶手段と、前記第２のプロセッサの処理に伴い前記電子装置内部の前記第１のプロセッサに所定の処理を実行させる処理手順を記憶した記憶手段を有する処理実行手段と、少なくとも前記第２のプロセッサが実装されたプリント基板と、前記プリント基板を収納する筐体を有し、単体で取扱い可能なカートリッジとして構成され、前記付加制御装置における前記電子装置のコネクタとの接続部が、前記付加制御装置本体に対して屈曲もしくは回転可能に設けられた付加制御装置。」と訂正する。
ｃ．訂正事項３
　特許請求の範囲の請求項５の記載について、
　「論理演算可能な第１のプロセッサと、前記第１のプロセッサが単体で実行する処理を記憶した単体処理記憶手段と、少なくとも外部からデータの読み込みが可能なバスを有するコネクタとを備えた電子装置に、前記コネクタを介して接続される付加制御装置であって、前記第１のプロセッサとは別個の処理を実行する第２のプロセッサと、前記第２のプロセッサが実行する処理手順を記憶した第２の記憶手段と、前記電子装置内部の前記第１のプロセッサに、前記第２のプロセッサの処理に伴い所定の処理を実行させる処理実行手段とを備え、前記第１のプロセッサと別個の処理を実行する前記第２のプロセッサは、前記第１のプロセッサと同一のプロセッサもしくは前記第１のプロセッサよりデータの処理速度が高いプロセッサである付加制御装置。」とあるのを、「論理演算可能な第１のプロセッサと、前記第１のプロセッサが単体で実行する処理を記憶した単体処理記憶手段と、外部からデータの読み込みが可能なバスを有するコネクタとを備え、前記バスが電子装置側からみて読み込み専用のバスである電子装置に、前記コネクタを介して接続される付加制御装置であって、前記第１のプロセッサとは別個の処理を実行する第２のプロセッサと、前記第２のプロセッサが実行する処理手順を記憶した第２の記憶手段と、前記第２のプロセッサの処理に伴い前記電子装置内部の前記第１のプロセッサに所定の処理を実行させる処理手順を記憶した記憶手段を有する処理実行手段とを備え、前記第１のプロセッサと別個の処理を実行する前記第２のプロセッサは、前記第１のプロセッサと同一のプロセッサもしくは前記第１のプロセッサよりデータの処理速度が高いプロセッサである付加制御装置。」と訂正する。
ｄ．訂正事項４
　特許請求の範囲の請求項６の記載について、
　「論理演算可能な第１のプロセッサと、前記第１のプロセッサが単体で実行する処理を記憶した単体処理記憶手段と、少なくとも外部からデータの読み込みが可能なバスを有するコネクタとを備えた電子装置に、前記コネクタを介して接続される付加制御装置であって、前記第１のプロセッサとは別個の処理を実行する第２のプロセッサと、前記第２のプロセッサが実行する処理手順を記憶した第２の記憶手段と、前記電子装置内部の前記第１のプロセッサに、前記第２のプロセッサの処理に伴い所定の処理を実行させる処理実行手段と、少なくとも前記第２のプロセッサが実装されたプリント基板を備え、前記プリント基板を収納する筐体を有し、単体で取扱い可能なカートリッジとして構成され、前記第１のプロセッサと別個の処理を実行する前記第２のプロセッサは、前記第１のプロセッサと同一のプロセッサもしくは前記第１のプロセッサよりデータの処理速度が高いプロセッサである付加制御装置。」とあるのを、「論理演算可能な第１のプロセッサと、前記第１のプロセッサが単体で実行する処理を記憶した単体処理記憶手段と、外部からデータの読み込みが可能なバスを有するコネクタとを備え、前記バスが電子装置側からみて読み込み専用のバスである電子装置に、前記コネクタを介して接続される付加制御装置であって、前記第１のプロセッサとは別個の処理を実行する第２のプロセッサと、前記第２のプロセッサが実行する処理手順を記憶した第２の記憶手段と、前記第２のプロセッサの処理に伴い前記電子装置内部の前記第１のプロセッサに所定の処理を実行させる処理手順を記憶した記憶手段を有する処理実行手段と、少なくとも前記第２のプロセッサが実装されたプリント基板を備え、前記プリント基板を収納する筐体を有し、単体で取扱い可能なカートリッジとして構成され、前記第１のプロセッサと別個の処理を実行する前記第２のプロセッサは、前記第１のプロセッサと同一のプロセッサもしくは前記第１のプロセッサよりデータの処理速度が高いプロセッサである付加制御装置。」と訂正する。
ｅ．訂正事項５
　明細書第４頁第２３〜２４行の、
　「前記電子装置内部の第１のプロセッサに、前記第２のプロセッサの処理に伴い所定の処理を実行させる処理実行手段」とあるのを、「前記第２のプロセッサの処理に伴い前記電子装置内部の前記第１のプロセッサに所定の処理を実行させる処理手順を記憶した記憶手段を有する処理実行手段」と訂正する。
ｆ．訂正事項６
　明細書第７頁第１７〜１８行の、
　「電子装置内部の第１のプロセッサに、第２のプロセッサの処理に伴い所定の処理を実行させる処理実行手段」とあるのを、「第２のプロセッサの処理に伴い電子装置内部の第１のプロセッサに所定の処理を実行させる処理手順を記憶した記憶手段を有する処理実行手段」と訂正する。
ｇ．訂正事項７
　明細書第２２頁第２〜３行の、
　「電子制御装置１０側からみて読み出し専用となっている」とあるのを、「電子制御装置１０側からみて読み込み専用となっている」と訂正する。
（５４）【発明の名称】
付加制御装置およびこれを用いた情報処理装置
【発明の詳細な説明】
　【技術分野】
　本発明は、各種電子装置に付加されて動作する付加制御装置、この付加制御装置を電子装置に装着してなる情報処理装置およびその情報処理方法に関し、詳しくは電子装置に設けられ少なくともデータを読出可能なコネクタに装着される付加制御装置、電子装置とそのコネクタに装着される付加制御装置とからなる情報処理装置およびかかる情報処理装置において効率的に情報を処理する情報処理方法に関する。
　【背景技術】
　近年、パーソナルコンピュータ，ワードプロセッサ，ワークステーションなどのディジタル演算に基礎を置く電子装置、あるいはマイクロプロセッサを組み込んだプリンタ，ファクシミリ，電子手帳，電子楽器，電子調理器，電子カメラなどが、社会の広範な領域で用いられている。また、自動車，ロボット，工作機械，あるいは各種電子製品においても、マイクロプロセッサを利用したものが、広く実用に供されている。
　こうしたディジタルな論理演算に基礎を置く機器は、ハードウェアのみで実現された単純なフィードバック制御と比べて柔軟な制御が可能であることの他、ソフトウェアの変更により実質的な機能を変更することができるという利点を有する。従って、同一のハードウェアであっても、処理手順を記憶したＲＯＭの中身を変更するだけで、あるいは主記憶にフレキシブルディスク等の外部機器から新たなプログラムをロードするだけで、全く異なった制御を実現することも可能である。更に、機能のバージョンアップについても、ソフトウェアの変更のみで可能であるという利点も有するのである。
　しかしながら、実際に制御を行なうプロセッサの能力は、最終的には、ハードウェア、例えば時間当たりの処理回数，一度に取り扱えるビット数，データの転送を行なうバス幅などにより決まるから、ソフトウェアのバージョンアップによって改善されるのは、たかだか使い勝手の向上など、限定されたものに過ぎず、現実に既存の電子装置の能力を大幅に向上させることはできなかった。また、ソフトウェアの変更によるバージョンアップも、ソフトウェアがＲＯＭに焼き付けられていればＲＯＭの交換作業が必要となって、実現には困難な場合が多い。このため、ソフトウェアのバージョンアップは、設計当初からＲＯＭ交換を予定している機種やソフトウェアをフレキシブルディスクなと交換可能な媒体で供給するもの以外では困難であった。
　もとより、パーソナルコンピュータなどにおいて、マイクロプロセッサなどをそっくり入れ替えて、コンピュータ全体の機能を向上しようとするいわゆるアクセラレータなども存在するが、マザーボード上のＣＰＵの交換が必要になるなど、誰にでも簡単に行なえるというものではなかった。マイクロプロセッサを組み込んだプリンタ，ファクシミリ，電子手帳，電子楽器，電子調理器，電子カメラなどの民生用電子装置、あるいは自動車の電装品，ロボット，工作機械などの産業用電子装置，更には各種電化製品となると、こうした機能の向上、変更については、何等考慮されていないのが通常である。かかる問題を、ページプリンタを例にとって詳細に説明する。
　近年、レーザプリンタ等のページプリンタの普及にはめざましいものがあり、コンピュータからのデータの高速の出力機器の主流になろうとしている。レーザプリンタの場合、２４０から８００ＤＰＩ程度の解像度を持ち、１分当たり数ページの印字能力を持つものが開発されている。こうしたプリンタは、印刷用のエンジンとして感光ドラムを用いたゼログラフィユニットを使用しており、帯電、露光、トナー塗布、転写の各工程を感光ドラムの回転に同期して連続的に行なうことから、１ページ分の画像をメモリに蓄えた後、印刷処理を起動する。
　従って、ページプリンタに備えられた画像展開用のメモリは、少なくとも１ページ分の画像をメモリに蓄える容量が必要となり、画像データの圧縮を行なっていないならば、その容量は解像度と処理可能な用紙の大きさとから決まる。例えば、解像度３００ＤＰＩ、用紙の大きさを横８インチ、縦１０インチの場合を考えてみると、全部で８×１０×３００×３００＝７，２００，０００ドットの画素を取り扱うことになり、少なくとも０．９メガバイトのメモリを用意することになる。
　印字データとして文字のコードと行および桁ピッチなどの情報を受け取りこれを画像として展開する機能を備えたプリンタでは、あるいはページ記述言語で記述されたプログラムを受け取ってこれを解釈して展開するプリンタでは、印字データに基づいてビットイメージを演算・生成する処理が必要となり、単純なビットイメージの転送と較べて全体の処理速度が大きく低下するという問題があった。即ち、プリンタの処理速度が、主に処理を行なうプロセッサの能力およびメモリのアクセスタイム等により決まることになり、ゼログラフィユニット自体の印刷能力を大幅に下回ってしまうのである。
　例えば、１分間に１０枚印刷可能なページプリンタを考えてみると、１枚の印刷物用の画像データを準備するのに許された時間はわずか６秒しかなく、この時間に０．９メガバイトのデータを総て展開しようとすれば、１バイト当たりに許容される処理時間は、わずか６．６７マイクロセカンドに過ぎない（６秒／０．９メガバイト）。この処理速度は、現在市場に供給されている高速のＲＩＳＣタイプのプロセッサで実現可能かどうかという程度である。これに対してゼログラフィユニットは、１０枚／分程度の印刷能力を既に備えていることが多い。従って、現状では、印字データを処理する制御部の処理能力が、全体の印字速度を向上する上でのネックとなっている。
　このため、従来のレーザプリンタ等では、画像の展開能力がゼログラフィユニットの能力以下でしかない場合があり、マイクロプロセッサ技術の向上に伴い、画像展開能力の高いプロセッサが入手可能となっても、後から機能を向上させることはできなかった。
　ページプリンタの中には、内部のメモリ容量を増大可能なものや、予め拡張スロットを用意し、ここにフォントやプログラムを内蔵したカートリッジなどを装着することにより機能を向上しようとするものがあるが、メモリの拡張に伴う処理速度の向上は望めても、処理能力自体を向上させることはできなかった。例えば、特定のページ記述言語しかサポートしていないレーザプリンタに、他のページ記述言語を処理する機能を拡張するため、ＩＣカードその他のカートリッジの形態で他のページ言語インタープリタのプログラムを供給するものが知られている。このカートリッジは、プログラムをマスクＲＯＭの形態で内蔵しており、プリンタの拡張スロットに装着される。
　ページ言語インタープリンタのプログラムを提供するこのカートリッジについて説明する。プリンタ本体の制御部は、電源投入直後などのタイミングで、カートリッジに割り当てられた所定のアドレスを読みにゆく。ページ言語プログラムを収納したカートリッジが装着されている場合には、特定のコードが返されるので、制御部は、カートリッジがページ言語プログラムであることを知る。これにより、プリンタの制御は、カートリッジ内部におかれているインタープリタプログラムに移る。この結果、プリンタは外部から受け取るデータをそのページ言語に従って解釈することができるようになるが、処理速度自体が向上する訳ではなく、むしろ高級なページ記述言語を改めて採用することで、全体の印刷速度は低下することが多い。
　【発明の開示】
　本発明は、上述した問題を解決するものであり、以下これを説明する。
　付加制御装置としてのなされたこの発明は、
　論理演算可能な第１のプロセッサと、該プロセッサが単体で実行する処理を記憶した単体処理記憶手段と、少なくとも外部からデータの読み込みが可能なバスを有するコネクタとを備えた電子装置に、該コネクタを介して接続される付加制御装置であって、
　前記第１のプロセッサとは別個の処理を実行する第２のプロセッサと、
　該第２のプロセッサが実行する処理手順を記憶した第２の記憶手段と、
　前記第２のプロセッサの処理に伴い前記電子装置内部の前記第１のプロセッサに所定の処理を実行させる処理手順を記憶した記憶手段を有する処理実行手段と
　を備えたことを要旨とする。
　この付加制御装置は、電子装置のコネクタに接続され、第２の記憶手段に記憶した処理手順に従って、内蔵する第２のプロセッサは、電子装置内の第１のプロセッサとは、別個の処理を行なう。かかる第２のプロセッサの処理に伴い、処理実行手段は、電子装置内部の第１のプロセッサに所定の処理を実行させる。この結果、付加制御装置は、電子装置の機能を実質的に変更もしくは向上させることになる。なお、両プロセッサの処理が完全に同一となることは通常ありえないが、ひとつの機能を第１および第２のプロセッサに分担することにより、主要部分において同一の処理を行なえば、結果的に処理の高速化が実現される。
　ここで、付加制御装置は、少なくとも第２のプロセッサが実装されたプリント基板を備え、このプリント基板を収納する筐体を有し、単体で取扱い可能なカートリッジとして構成ことも好ましい。なお、プリント基板は、筐体表面に一体に構成することも差し支えない。また、コネクタ部分を付加制御装置本体に対して屈曲もしくは回転可能に設けることもでき、この場合には、取付の自由度は高まる。
　更に、第２のプロセッサが読み書き可能な第３の記憶手段を備えると共に、
　該第３の記憶手段の少なくとも一部を着脱可能とすることもできる。この場合、付加制御装置の記憶容量を容易に変えることができ、機能に応じた記憶容量の増大など、柔軟な構成をとることが可能となる。なお、こうした第３の記憶手段としては、ＩＣカードの形態とすることもできるし、レーザカードなど光磁気効果によりデータを記憶する形態とすることも可能である。
　第３の記憶手段のみならず、第２のプロセッサもしくは第２の記憶手段の少なくとも一方を着脱可能とすることも可能である。この場合には、第２のプロセッサないし第２の記憶手段を取り替えて、全体の機能の向上、追加もしくは変更を行なうことが可能となる。この場合、付加制御装置には、第２のプロセッサの処理を、第３の記憶手段に記憶した所定の処理手順に移行する手段を設けることが好適である。
　情報処理装置としてなされたこの発明は、
　論理演算可能な第１のプロセッサと、該プロセッサが単体で実行する処理を記憶した単体処理記憶手段と、少なくとも外部からデータの読み込みが可能なバスを有するコネクタとを備えた電子装置と、
　電子装置の該コネクタに接続される付加制御装置と
　からなる情報処理装置であって、
　付加制御装置は、
　第１のプロセッサが実行する処理を記憶した第１の記憶手段と、
　第１のプロセッサとは別個の処理を実行する第２のプロセッサと、
　第２のプロセッサが実行する処理を記憶した第２の記憶手段と
　を備え、
　電子装置は、
　予め定められた手順により、第１のプロセッサの処理を、第１の記憶手段に記憶された処理手順に移行させる処理移行手段を備えたことを要旨とする。
　この情報処理装置は、電子装置に備えられた第１のプロセッサの処理を、付加制御装置側に用意した第１の記憶手段に記憶された処理手順に移行させる。この結果、付加制御装置の第２のプロセッサの処理に対応した処理を電子装置の第１のプロセッサに実行させることが可能となり、両者の共働による情報の処理を行なうことが可能となる。
　ここで、この情報処理装置における付加制御装置は、少なくとも第２のプロセッサが実装されたプリント基板を備え、このプリント基板を収納する筐体を有し、単体で取扱い可能なカートリッジとして構成され、電子装置には、カートリッジが装着されるスロットを設けた構成とすることができ、その取扱いが容易となる。電子装置側のコネクタと付加制御装置とは、ケーブルを介して接続する構成とすることもでき、この場合には、両者の設置の自由度が高くなる。
　更に、電子装置に付加制御装置を装着した状態で該付加制御装置の機能をオン・オフする選択手段を設ければ、機能をオフするのにいちいち付加制御装置を取り外す必要がなく、使い勝手が向上する。この選択手段をケーブルに設けてもよい。付加制御装置を電子装置の側面に取り付ける場合、付加制御装置の筐体上面を傾斜面に形成すれば、重量物の不慮の載置によるトラブルを防止することができる。
　また、こうした情報処理装置において、付加制御装置に、第２のプロセッサが読み書き可能な第３の記憶手段を備えると共に、該第３の記憶手段の少なくとも一部を着脱可能とし、記憶容量の変更を容易に実現することも好適である。こうした第３の記憶手段としては、ＩＣカードなどが実用可能である。
　なお、第３の記憶手段のみならず、付加制御装置の第２のプロセッサもしくは第２の記憶手段の少なくとも一方を着脱可能にして、機能の更なる向上、追加もしくは変更を図るものとすることもできる。この場合、付加制御装置には、第２のプロセッサの処理を、第３の記憶手段に記憶した所定の処理手順に移行する手段を設けることが好適である。
　情報処理装置としてなされたいま一つの発明は、
　論理演算可能な第１のプロセッサと、この第１のプロセッサが実行する処理を記憶した単体処理記憶手段と、少なくとも外部からデータの読み込みが可能なバスを有するコネクタとを備えた電子装置と、
　この電子装置のコネクタに接続される付加制御装置とからなる情報処理装置であって、
　電子装置には、所定のインターバルで繰り返し信号を前記付加制御装置に出力するインターバルタイマを設け、
　付加制御装置には、
　電子装置の第１のプロセッサとは異なる処理を実行する第２のプロセッサと、
　第２のプロセッサが実行する処理手順を記憶した処理手順記憶手段と、
　第２のプロセッサの処理に伴い電子装置内部の第１のプロセッサに所定の処理を実行させる処理手順を記憶した記憶手段を有する処理実行手段と
　電子装置内のインターバルタイマから所定のインターバルで出力される信号に対して、予め定められた応答を電子装置に返す応答手段と
　を備え、
　反応手段による応答が所定の期間内に得られないとき、付加制御装置のプロセッサが正常動作状態にないと判定するプロセッサ判定手段を設けたことを要旨とする。
　この情報処理装置では、電子装置の側から所定のインターバルで信号を繰り返し出力し、この信号に対して付加制御装置側から予め定められた応答を電子装置に返す。この応答が所定時間内にない場合には、付加制御装置の第２のプロセッサが正常動作状態にないと判断する。この結果、付加制御装置の動作の信頼性を確保することができる。
　こうした付加制御装置および情報処理装置は、種々の機器として実現可能であり、プリンタに応用すれば、印字データの処理おいて、同様の作用を果たし、特にページ記述言語を解釈して動作するプリンタにおいて、その動作の高速化に寄与する。また、パーソナルコンピュータ，ワードプロセッサもしくはワークステーション等に応用し、付加制御装置を、拡張スロット，ＩＣカードコネクタもしくはフォントカートリッジ用コネクタ等のいずれか一つを介して接続し、パーソナルコンピュータ等の機能を向上もしくは変更することができる。これらの機器に応用した場合でも、上述した構成要件による同様の作用が、応用した機器の態様に応じて得られることも勿論である。
　例えば、プリンタに適用したものは、次の通りである。
　即ち、付加制御装置は、コネクタを介して電子装置であるプリンタに接続され、
　このプリンタが外部から受け取った印字データを入力する印字データ入力手段を備えると共に、
　第２の記憶手段の少なくとも一部には、印字データを第２のプロセッサに処理させる処理手順を記憶し、
　処理実行手段の少なくとも一部には、第２のプロセッサにより処理されたデータに基づいて、プリンタに印字処理を実行させる印字処理手順を記憶する。
　この結果、プリンタにおける印字処理の機能を向上，追加もしくは変更することができる。
　更に、プリンタ付加制御装置として、次の構成も可能である。即ち、これは、
　外部から受け取った印字データに基づいて二次元の画像を展開し該画像を印字する制御部を備えたプリンタに、コネクタを介して接続されるプリンタ付加制御装置であって、
　プリンタ内部のアドレスバス，データバス等のバスラインに、コネクタを介して接続され、印字データを受け取る印字データ入力手段と、
　プリンタの制御部に組み込まれたプロセッサとは別個の処理を実行するプロセッサを備え、入力した印字データに基づいて、画像を展開する画像展開手段と、
　展開された画像データを、プリンタに転送するデータ転送手段と、
　を備えたことを要旨とする。
　この場合、展開された画像は、プリンタに送られ印刷に供される。
　更に、電子装置は、外部から受け取った印字データに基づいて印字を行なうプリンタであり、
　付加制御装置は、
　プリンタが外部から受け取った印字データを入力する印字データ入力手段を備えると共に、
　第２の記憶手段の少なくとも一部には、印字データを前記第２のプロセッサに処理させる処理手順を記憶し、
　第１の記憶手段の少なくとも一部には、第２のプロセッサにより処理されたデータに基づいて、第１のプロセッサに、印字処理を実行させる印字処理手順を記憶するものとすることもできる。この場合には、プリンタ側の第１のプロセッサを付加制御装置側に用意した処理手順により印字処理を実行させることになるので、付加制御装置が実質的にプリンタを制御することができる。
　このほか、電子装置は、外部から受け取った印字データに基づいて印字を行なうプリンタであり、
　付加制御装置は、
　プリンタが外部から受け取った印字データを入力する印字データ入力手段を備えると共に、
　第２の記憶手段の少なくとも一部には、印字データを第２のプロセッサに処理させる処理手順を記憶し、
　第１の記憶手段の少なくとも一部には、第２のプロセッサにより処理されたデータに基づいて、第１のプロセッサに、印字処理を実行させる印字処理手順を記憶し、
　プロセッサ判定手段は、電子装置の第１のプロセッサによる処理によって実現され、
　プロセッサ判定手段が、付加制御装置側の第２のプロセッサが正常動作状態にないと判定したとき、少なくとも第１のプロセッサによる印字処理の実行を中止すると共に、第２のプロセッサを初期状態の復帰させる処理を行なう異常時処理手段を備える構成も可能である。
　この場合には、印字データの処理における信頼性を向上することができる。
　なお、プリンタに応用する際、外部から受け取る印字データがページ記述言語により記述されたプログラムであり、画像展開手段は、ページ記述言語のインタープリタを備えるものとすることも、プリンタの能力を向上させる上で好適である。
　プリンタ本体としては、インクジェットプリンタ，熱昇華形プリンタもしくはぜログラフィ法を採用したページプリンタなど、種々の形態を考えることができ、いかなる形式で印字を行なうものであれ、その機能の向上、追加あるいは変更が可能となる。
　本発明の付加制御装置をパーソナルコンピュータ，ワードプロセッサもしくはワークステーション適用すれば、これらの機器の拡張スロット，ＩＣカードコネクタもしくはフォントカートリッジ用コネクタのいずれか一つを介して接続するものとすることができる。
　同様に、情報処理装置を、パーソナルコンピュータ，ワードプロセッサもしくはワークステーションに適用すれば、
　この電子装置のコネクタは、拡張スロットコネクタ，ＩＣカードコネクタもしくはフォントカートリッジ用コネクタのいずれか一つであり、
　付加制御装置は、拡張スロットに装着された拡張ボード，ＩＣカードもしくはフォントカートリッジであるものが実現可能である。
　本発明において、付加制御装置に内蔵された第２のプロセッサは、第１のプロセッサと同一のプロセッサもしくは第１のプロセッサよりデータの処理速度が高いプロセッサとすることが、機能の向上の点からは望ましい。もとより、両プロセッサの処理速度が同一であっても、画像処理など、実行する処理に応じて最適化されたプロセッサであれば、機能の向上を図ることはできる。更に、第２のプロセッサが第１のプロセッサと同一またはこれより処理速度の劣るものであっても、用途によっては差し支えない。
　本発明の情報処理装置において、第１のプロセッサの処理を移行する処理移行手段を設ける場合、電源の投入により、第１のプロセッサの処理を、第１の記憶手段に記憶された処理に移行させる電源投入時処理手段を備えることができる。この場合には、電源投入後、直ちに付加制御装置により機能を実現することができる。
　更に、電子装置の処理移行手段は、付加制御装置の装着もしくは付加制御装置への電源投入が検出されたとき、付加制御装置へのアクセスもしくは付加制御装置の認識処理の少なくともいずれか一方の処理を、所定時間待機する処理待機手段を備えるものとすることができる。この結果、付加制御装置内にメモリなど、電源投入後一定時間処理が確定しないデバイスが存在する場合の信頼性を確保することが可能となる。
　情報処理方法としてなされたこの発明は、
　外部から受け取った情報を処理する第１のプロセッサ、このプロセッサが実行する処理を記憶した単体処理記憶手段、および少なくとも外部からデータの読み込みが可能なバスを有するコネクタを備えた電子装置と、この電子装置のコネクタに接続された付加制御装置とが共働して行なう情報処理方法であって、
　付加制御装置を電子装置のコネクタに装着した後、予め定められた手順により、第１のプロセッサは、付加制御装置内に設けられた第１の記憶手段に記憶された処理に移行し、
　処理が移行された第１のプロセッサの処理に伴って、付加制御装置に設けられた第２のプロセッサは、付加制御手段に設けられた第２の記憶手段に記憶された処理を実行し、
　第２のプロセッサにより情報の少なくとも一部を処理することを要旨とする。
　ここで、付加制御装置は、第２のプロセッサにより情報処理の後、処理された情報を電子装置に出力するものとすることができる。この場合、処理された情報を電子装置において利用することが可能となる。また、電子装置側で、所定時間の経過を繰り返し検出し、該検出の度に前記付加制御装置に対して所定時間経過信号を出力し、付加制御装置の第２のプロセッサは、この所定信号経過信号に対して、予め定められた応答を電子装置側に返し、第１のプロセッサは、この応答が所定の期間内に得られないとき、付加制御装置内の第２のプロセッサの処理が正常ではないと判定し、これら共働する第１のプロセッサと第２のプロセッサとの応答により、第２のプロセッサの正常動作を確認して情報の処理を行なうものとすることもでき、情報処理の信頼性を向上することができる。
　【図面の簡単な説明】
　図１は、本発明の一実施例であるプリンタ装置の概略構成図である。
　図２は、実施例のプリンタ本体１に内蔵された電子制御装置１０の構成を示すブロック図である。
　図３は、カートリッジ３の外観形状とプリンタ本体１への取付の状態を示す斜視図である。
　図４は、カートリッジ３の内部構成の概略を示すブロック図である。
　図５は、プリンタ本体１の電子制御装置１０が実行する印刷処理ルーチンを示すフローチャートである。
　図６は、同じくデータ転送処理ルーチンを示すフローチャートである。
　図７は、カートリッジ３側で実行されるデータ展開処理ルーチンを示すフローチャートである。
　図８は、データをインデックスとして行なわれるＲＯＭ９１からのデータの読み出し処理について説明する説明図である。
　図９は、プリンタ本体１の電子制御装置１０において行なわれるウォッチドッグ割込処理ルーチンを示すフローチャートである。
　図１０は、カートリッジ３側で実行される割込応答処理ルーチンを示すフローチャートである。
　図１１は、電子制御装置１０側で実行される応答時割込処理ルーチンを示すフローチャートである。
　図１２は、電子制御装置１０側のタイマ５７を用いて実行する処理の概要を模式的に示すブロック図である。
　図１３は、カートリッジ３側にカートリッジ３の有効・無効を設定するスイッチ４００を設けた場合の回路構成を示す説明図である。
　図１４は、同じくスイッチ４００を設けたカートリッジ３の外観を示す斜視図である。
　図１５は、カートリッジ３への電源投入からの経過時間を計時するタイマ回路４１０を内蔵したカートリッジ３の変形例を示す概略構成図である。
　図１６は、プリンタ本体１とカートリッジ３とをケーブルで接続した例を示す斜視図である。
　図１７は、変形例としてのカートリッジ４８０のコネクタ４８３の形状を示す斜視図である。
　図１８は、奥行きのあるコネクタ取付部６１にカートリッジ４８０を取り付けた状態を示す斜視図である。
　図１９は、奥行きのないコネクタ取付部６１にカートリッジ４８０を取り付けた状態を示す斜視図である。
　図２０は、第２実施例の全体構成を示すブロック図である。
　図２１は、第２実施例におけるカートリッジ５０３の構成を示す分解斜視図である。
　図２２は、プロセッサ等が実装されたプリント基板の裏表の平面図である。
　図２３は、コネクタＣＮ１１における信号線の構成を示す説明図である。
　図２４は、電子制御装置５０１側からみたカートリッジ５０３のアドレスマップを示す説明図である。
　図２５は、マイクロプロセッサ６０１側からみたカートリッジ５０３のアドレスマップを示す説明図である。
　図２６は、カートリッジ５０３の内部構成を示すブロック図である。
　図２７は、割込要求レジスタ６４０の構成例を示す回路図である。
　図２８は、ポーリング・コマンドレジスタ６４３の構成例を示す回路図である。
　図２９は、ステータスレジスタ６４５の内容を示す説明図である。
　図３０は、読出制御回路６２０の構成例を示す回路図である。
　図３１は、読出制御回路６２０を用いたデータ転送を実現する電子制御装置５０１側の処理を示すフローチャートである。
　図３２は、ＲＯＭ６７１内のデータの構造を示す説明図である
　図３３は、読出制御回路６２０を用いたデータ転送を実現するカートリッジ５０３側の処理を示すフローチャートである。
　図３４は、ＦＩＦＯ制御回路６２３を用いたデータ転送を実現する電子制御装置５０１側の処理を示すフローチャートである。
　図３５は、ＦＩＦＯ制御回路６２３を用いたデータ転送を実現するカートリッジ５０３側の処理を示すフローチャートである。
　図３６は、ダブルバンク制御回路６２４の構成例を示す回路図である。
　図３７は、ダブルバンク制御回路６２４を用いたデータ転送の開始のための処理を示すフローチャートである。
　図３８は、同じく電子制御装置５０１側におけるその応答処理を示すフローチャートである。
　図３９は、ダブルバンク制御回路６２４を用いたデータ転送を実現する電子制御装置５０１側の処理を示すフローチャートである。
　図４０は、ダブルバンク制御回路６２４を用いたデータ転送を実現するカートリッジ５０３側の処理を示すフローチャートである。
　図４１は、レーザエンジン５０５を制御して行なわれる画像データの印刷のタイミングを示すタイミングチャートである。
　図面における符号の説明
　　１　プリンタ本体
　　３　カートリッジ
　　５　コンピュータ
　１０　電子制御装置
　１１　コネクタ
　１２　半導体レーザ装置
　１５　ゼログラフィユニット
　３１　ＣＰＵ
　３２　アドレスバス
　３４　データバス
　３６　制御信号バス
　４１　アドレスデコーダ
　４３　ＲＯＭ
　４５　ＤＲＡＭ
　４７　ＭＣＵ
　５７　タイマ
　７１　ＣＰＵ
　７３　ＲＯＭ
　７５　ＲＡＭ
　７７　ロジックアレイ
　９５　ＲＡＭ
５００　レーザプリンタ
５０１　電子制御装置
５０３　カートリッジ
５０５　レーザエンジン
５０７　ワークステーション
５１０　ＣＰＵ
５１４　データ入力ポート
５１７　レジスタ
５１８　コンソールパネル
５１９　コンソールパネルＩ／Ｆ
５２０　ダブルバッファ回路
５５０　プリント基板
６０１　マイクロプロセッサ
６０２　メモリ部
６０３　データ転送制御部
６２０　読出制御回路
６２１　ＦＩＦＯメモリ
６２３　ＦＩＦＯ制御回路
６２４　ダブルバッファ制御回路
６３５　バス制御部
６４０　割込要求レジスタ
６４３　コマンドレジスタ
６４５　ステータスレジスタ
６４７　転送フラグレジスタ
６４９　ＰＲＯＭコントロールレジスタ
６５０　コントロールレジスタ
６５３　ＦＩＦＯ書込レジスタ
６５５　ＦＩＦＯ読出レジスタ
６７０　ＥＥＰＲＯＭ
　【発明を実施するための最良の形態】
　本発明をより詳細に説述するために、添付の図面に従って、本発明の実施例を説明する。説明が多岐に亘るため、実施例は以下の各項に分けて説明する。
［ｉ］第１の実施例
　Ａ．ハードウェアの全体の構成
　Ｂ．電子制御装置１０の構成と働き
　Ｃ．カートリッジ３の構成
　Ｄ．電子制御装置１０からのデータの転送
　Ｅ．電子制御装置１０とカートリッジ３の共働
　Ｆ．第１実施例の効果
　Ｇ．第１実施例の変形例
［ｉｉ］第２の実施例
　Ａ．全体構成の説明
　Ｂ．カートリッジの構造
　Ｃ．カートリッジのアドレス空間
　Ｄ．カートリッジの内部構成
　Ｅ．データ転送制御部６０３の説明
　Ｆ．各レジスタの説明
　Ｇ．読出制御回路６２０の構成と働き
　Ｈ．ＦＩＦＯ制御回路６２３の構成と働き
　Ｉ．ダブルバンク制御回路６２４の構成と働き
　Ｊ．画像データの印刷
　Ｋ．第２実施例の効果
［ｉ］第１の実施例
　Ａ．ハードウェアの全体の構成
　以上説明した本発明の構成・作用を一層明らかにするために、以下本発明の好適な実施例について説明する。最初に、本発明をプリンタに適用した実施例を説明する。図１は、本実施例のプリンタ本体１とこれに装着されたカートリッジ３の概略構成を示すブロック図である。
　図示するように、プリンタ本体１は、ゼログラフィ法のいわゆるページプリンタであって、外部のコンピュータ５から送られる印字データに基づいて、ゼログラフィの手法により、用紙Ｐに画像を形成する。プリンタ本体１の内部には、印字データを入力して画像を展開する電子制御装置１０、電子制御装置１０のアドレスバス，データバスなどが接続されたコネクタ１１、電子制御装置１０により駆動される半導体レーザ装置１２、感光ドラム１４を中心に構成されたゼログラフィユニット１５、用紙Ｐを収納する用紙カセット１７、用紙Ｐを感光ドラム１４の周面に接するように搬送する搬送機構１９、トナーが転写された用紙Ｐを加熱してトナーを定着する熱定着ローラ２１、印刷された用紙Ｐが排紙されるトレイ２３を備える。
　ゼログラフィユニット１５は、感光ドラム１４の表面を帯電させる帯電ユニット２５、半導体レーザ装置１２からのレーザ光により電荷が逃がされた部位にそれ自身帯電されたトナーを塗布するトナーユニット２７、用紙Ｐへの転写後に感光ドラム１４上に残ったトナーを除去するトナー除去ユニット２９から構成されている。電子制御装置１０は、感光ドラム１４の回転に同期して、半導体レーザ装置１２を駆動し、印刷しようとする画像に対応した部位にレーザ光を照射して、潜像を形成する。レーザ光の照射を受けた部位の電荷は失われるから、感光ドラム１４と同じ符号に帯電されたトナーは、電荷の失われた部位にのみ転写される。
　感光ドラム１４の回転に同期して、用紙カセット１７からは、用紙Ｐが１枚引き出され、搬送機構１９により、感光ドラム１４へと送られる。用紙Ｐは、感光ドラム１４と転写ローラ３０との間に挟持されて搬送されるので、感光ドラム１４上のトナーの大部分は、用紙Ｐ上に転写される。用紙Ｐは、トナーを表面に担持したまま、熱定着ローラ２１に送られ、ここで加熱されてトナーが溶け、用紙Ｐに定着される。以上、簡単にプリンタ本体１内での印刷の工程について説明したが、本発明は、レーザプリンタに限定されるものではなく、例えば感光ドラム１４の露光にＬＥＤを用いたもの、印刷にインクジェット方式を採用したものなど、種々のプリンタに適用することができる。
　Ｂ．電子制御装置１０の構成と働き
　次に、プリンタ本体１に内蔵された電子制御装置１０の構成について説明する。図２に示すように、電子制御装置１０は、処理全体を司るプロセッサである周知のＣＰＵ３１を中心とする算術論理演算回路として構成されており、以下の各素子をアドレスバス３２、データバス３４、制御信号バス３６などで相互に接続した構成となっている。これらのバスに接続されているのは、アドレスデコーダ４１、ＲＯＭ４３、ダイナミックＲＡＭ（以下、ＤＲＡＭと呼ぶ）４５、メモリコントロールユニット（以下、ＭＣＵと呼ぶ）４７、Ｉ／Ｏポート４９、レーザＩ／Ｆ５１、コネクタ１１などである。各素子は、各バスに対して読み書き可能に接続されているが、コネクタ１１だけは、データバス３４との間にバスドライバ５２が設けられており、ＣＰＵ３１から見た場合、コネクタ１１に接続されたカートリッジ３は、読み出し専用のデバイスとなっている。
　アドレスデコーダ４１は、ＣＰＵ３１が生成するアドレス信号をデコードするものであり、あるアドレスが指定されると、メモリ空間への割当に従って、ＲＯＭ４３，ＤＲＡＭ４５，Ｉ／Ｏポート４９，レーザＩ／Ｆ５１にセレクト信号を出力する。ＲＯＭ４３は、処理プログラムを内蔵するものであり、通常ＣＰＵ３１は、ＲＯＭ４３に記憶されたプログラムに従って動作する。ＤＲＡＭ４５は、画像データを展開するためのものであり、少なくとも１ページ分の画像データを記憶する必要があることから、本実施例では、２メガバイトの容量を有する。
　ＭＣＵ４７は、ＣＰＵ３１の出力する制御信号を解析してＲＯＭ４３，ＤＲＡＭ４５などの制御信号を出力するものであり、メモリやＩＯポートのリード．ライト信号を出力したり、ＤＲＡＭ４５のリフレッシュタイミングなどを決定する。なお、ＭＣＵ４７には、リフレッシュタイマ５３が接続されており、リフレッシュタイマ５３からの信号を受けて、リフレッシュ可能なタイミングであると判断すると、ＭＣＵ４７は、リフレッシュアドレスを出力し、マルチプレックサ５５を介して、ＤＲＡＭ４５にリフレッシュアドレスを出力する。Ｉ／Ｏポート４９は、外部のコンピュータ５から印字データを受け取ったりゼログラフィユニット１５の図示しないモータ等とのインタフェースを司るものである。また、レーザＩ／Ｆ５１は、半導体レーザ装置１２を駆動するカートリッジ３に接続され、半導体レーザ装置１２とのインタフェースを司るものである。電子制御装置１０には、このほか、タイマ５７が設けられており、コネクタ１１とＣＰＵ３１とに接続されている。
　この電子制御装置１０を備えたプリンタ本体１の基本的な機能は、Ｉ／Ｏポート４９を介して外部のコンピュータ５から受け取った印字データ（ビットイメージに予め展開されたデータ）を、内部のＤＲＡＭ４５に展開し、１ページ分のデータが用意できたところでゼログラフィユニット１５を制御すると共に半導体レーザ装置１２を駆動し、画像データをそのまま印刷するものである。この基本機能に加えて、本実施例のプリンタ本体１は、拡張機能として、コネクタ１１に接続したカートリッジを利用して、より高度の印刷を行なうことができる。このプリンタ本体１の場合、フォントが記憶されたフォントカートリッジやページ記述言語を解釈するプログラムを記憶したもの等の既存のカートリッジに加えて、後述するプロセッサ内蔵のカートリッジ３が接続可能である。
　Ｃ．カートリッジ３の構成
　本実施例のカートリッジ３の外観形状を、図３に示す。このカートリッジ３は、図示するように、プリンタ本体１に設けられたコネクタ取付部６１に装着されるものであり、その外観は、コネクタ取付部６１に挿入される側が直方体形状をしているのに対し、プリンタ本体１の筐体外側に飛び出す部分が縦断面台形形状となっている。カートリッジ３をコネクタ取付部６１に差し込んで押し入れると、カートリッジ３後端のコネクタがコネクタ１１に嵌まって、両者は電気的に接続される。この状態では、カートリッジ３の段差部がプリンタ本体１の筐体にほぼ接する位置となる。プリンタ本体１の筐体外側に飛び出したカートリッジ３の前方部分は、その上面が傾斜しており、不注意に、他の物品をその上に載せたりすることがない。
　次に、カートリッジ３の内部構成について説明する。図４に、カートリッジ３の内部構成をブロック図として示す。図示の関係上、バスラインも単線で描いてあるが、バスラインは、折れ曲がり点および分岐点を斜線で結合し、単なる信号線（直角に折れ曲がっている線）とは、区別している。
　カートリッジ３は、その内部に、プリンタ本体１の電子制御装置１０のＣＰＵ３１とは異なるプロセッサであるＣＰＵ７１を備える。このＣＰＵ７１は、ページ記述言語の処理等に適したＲＩＳＣタイプのものである。このＣＰＵ７１のアドレスバスＣＡＤは、ページ言語処理プログラムを内蔵したＲＯＭ７３、データ等を記憶するＲＡＭ７５、ＣＰＵ７１のアドレスバス等の切換を行なうロジックアレイ７７、およびセレクタ７９にも接続されている。また、そのデータバスＣＤは、ＲＯＭ７３，ＲＡＭ７５，第１のラッチ８１のデータ入力側Ｄ，第２のラッチ８２のデータ出力側Ｏ，双方向性の第１のバッファ８４の出力側に接続されている。
　一方、カートリッジ３のコネクタ９０には、カートリッジ３がプリンタ本体１のコネクタ１１に装着されると、電子制御装置１０のアドレスバスＰＡＤ，読み出し専用のデータバスＰＤ，割込信号線ＩＡおよびタイマ５７の信号線ＴＢが接続される。このアドレスバスＰＡＤは、セレクタ７９とＲＯＭ９１とロジックアレイ７７とに接続されており、データバスＰＤは、一方向性の第２のバッファ９２に接続されている。このカートリッジ３は、読み出し専用のデータバスＰＤを介してデータの双方向のやり取り（読み書き）を実現しているため、内部構成はやや複雑なものになっている。この点を、更に説明する。
　第２のバッファ９２の入力側のバスを出力バスＯＤと呼ぶ。この出力バスＯＤには、ＲＯＭ９１のデータ，第１のラッチ８１の出力Ｏ，第２のラッチ８２の入力Ｄ，一方向性の第３のバッファ９３の出力が各々接続されている。更に、第３のバッファ９３の入力側は、第１のバッファ８４とＲＡＭ９５のデータ端子に接続されるバスとなっている。このバスをプリントデータバスＰＣＤと呼ぶものとする。これらのラッチ８１，８２は、トライステート出力のものであり、ロジックアレイ７７の制御により、入力Ｄの内容をラッチして出力Ｏに保持することができ、更にロジックアレイ７７の制御によって、その出力をハイインピーダンス状態とすることもできる。ロジックアレイ７７は、このほか、セレクタ７９およびＲＡＭ９５も制御しており、これらの素子は、ロジックアレイ７７による制御に従って、次のように動作する。なお、ロジックアレイ７７は、アドレスバスＣＡＤを介したＣＰＵ７１によるアドレス指定、もしくはアドレスバスＰＡＤを介した電子制御装置１０側のＣＰＵ３１のアドレス指定に従って、これらを制御する。
　Ｄ．電子制御装置１０からのデータの転送
　電子制御装置１０側のＣＰＵ３１からカートリッジ３のＲＡＭ９５の所定のアドレスの内容の読み出しが指定されると、このアドレスを解析してロジックアレイ７７がセレクタ７９を切り換えてアドレスバスＰＡＤを有効とし、更にＲＡＭ９５を読み出し状態とする。ＲＡＭ９５から読み出されたデータは、プリントデータバスＰＣＤ，第３のバッファ９３，出力バスＯＤ，第２のバッファ９２，データバスＰＤを介して電子制御装置１０のＣＰＵ３１に引き渡される。従って、カートリッジ３のＣＰＵ７１が、データバスＣＤ，第１のバッファ８４，プリントデータバスＰＣＤを介してＲＡＭ９５の所定の領域に所望のデータを予め書き込んでおけば、カートリッジ３側から電子制御装置１０側に所望のデータを渡すことができる。
　カートリッジ３側から電子制御装置１０側に所望のデータを引き渡すには、もうひとつの方法がある。ＣＰＵ７１のデータバスＣＤには、第１のラッチ８１が接続されているから、ＣＰＵ７１は所望のデータを第１のラッチ８１に保持させることができる。この状態で、電子制御装置１０側が、第１のラッチ８１に割り当てられたアドレスを指定すれば、ロジックアレイ７７が第１のラッチ８１の出力を有効とするので、そのデータを電子制御装置１０側に渡すことができる。
　電子制御装置１０とカートリッジ３とを接続するデータバスは、電子制御装置１０側からみて読み込み専用となっているので、上述したようにカートリッジ３側からデータを渡すことは容易であるが、カートリッジ３側がデータを受け取ることは通常のアクセスではできない。そこで、本実施例では、上記構成を利用し、以下の手法によりカートリッジ３側へのデータの引き渡しを実現している。
　電子制御装置１０側のＣＰＵ３１からＲＯＭ９１の所定のアドレスの内容の読出が指定されると、このアドレスを解析してロジックアレイ７７は第２のラッチ８２を所定のタイミングで駆動する。この結果、ＲＯＭ９１から読み出されたデータは、第２のラッチ８２にラッチされ、カートリッジ３のＣＰＵ７１からも読み取り可能となる。なお、この時、第２のバッファ９２は閉じられるので、電子制御装置１０側のＣＰＵ３１から、このデータを読み取ることはできない。なお、の第２バッファ９２を閉じずに、ＣＰＵ３１から読み取り可能とすることも差し支えない。
　ＣＰＵ７１は、アドレスバスＣＡＤを介して所定のアドレスをロジックアレイ７７に出力し、第２のラッチ８２の出力を有効とし、その内容を読み取り、ＲＡＭ７５に記憶する。従って、予めＲＯＭ９１の所定の領域にそのアドレスと関連づけられたデータが記憶されており、電子制御装置１０側から渡そうとするデータをＲＯＭ９１のアドレスに変換してアクセスを行なえば、電子制御装置１０側からカートリッジ３へのデータの引き渡しが可能となる。
　Ｅ．電子制御装置１０とカートリッジ３の共働
　次に、電子制御装置１０およびカートリッジ３の行なう処理について説明する。本実施例では、カートリッジ３は、ページ記述言語の処理を行なうことができるものであり、プリンタ本体１は、外部のコンピュータ５から送られたページ記述言語をカートリッジ３に渡し、処理結果を受け取ってゼログラフィユニット１５を駆動して印刷を行なう。図５は、電子制御装置１０が実行する印刷処理ルーチンを示すフローチャートである。
　印刷処理が起動されると、電子制御装置１０のＣＰＵ３１は、まず所定のアドレスの内容を読み込む処理を行なう（ステップＳ１００）。このアドレスは、カートリッジ３が装着されている場合に特定のデータを返すので、特定のデータでなければ（ステップＳ１１０）、カートリッジ３は装着されていないとして、外部のコンピュータ５から印字データを受け取り、これに従って電子制御装置１０内で１ページ分の画像データを生成する（ステップＳ１２０）。
　一方、所定のアドレスの内容が特定のデータであってカートリッジ３が装着されていると判断された場合には（ステップＳ１１０）、外部のコンピュータ５から印字データを受信し、これをカートリッジ３側に転送し、カートリッジ３にて印字データから展開した画像データを受信する一連の処理を行なう（ステップＳ１４０）。データの転送処理については、後述する。なお、このデータ転送処理は、カートリッジ３内のプログラムをプリンタ本体１側のＣＰＵ３１が直接実行することにより実現される。
　以上の処理により、カートリッジ３が装着されていない場合に電子制御装置１０で生成した画像データ、もしくはカートリッジ３が装着されている場合にカートリッジ３で展開された画像データが、ＤＲＡＭ４５が保存されている。そこで、次にこの画像データに従って、ゼログラフィユニット１５を駆動し、用紙Ｐに画像を印刷する処理を行なう（ステップＳ１５０）。以上が、プリンタ本体１における印刷処理の概要である。
　電子制御装置１０側からカートリッジ３へのデータの転送は、図６に示したプリンタ本体１側のデータ転送処理ルーチンと、図７に示したカートリッジ３側のデータ展開処理ルーチンとにより実現される。プリンタ本体１の電子制御装置１０は、カートリッジ３側に転送したデータが存在すると、図６に示した処理ルーチンを起動する。この処理が起動されると、電子制御装置１０は、転送したい１６進データＤＤｈ（ｈは１６進数であることを示す符号）をインデックスとして、カートリッジ３側のＲＯＭ９１の番地ＹＹＹＹｈ＋ＤＤｈを読み取る動作を行なう（ステップＳ２００）。
　この動作を受けて、カートリッジ３側では、ロジックアレイ７７が第２のラッチ８２を制御し、ＲＯＭ９１から読み出されたデータをラッチする。図８に示すように、ＲＯＭ９１のアドレスＹＹＹＹ番地からの２５６バイトには、データ００ｈからＦＦｈまでのデータが書き込まれている。従って、転送したいデータＤＤｈをインデックスとしてＹＹＹＹ番地以降を読み取ると、インデックスに対応したデータが出力バスＯＤに出力され、これが第２のラッチ８２にラッチされることになる。図８では、転送したいデータが４１ｈである場合を例として示した。
　この時、カートリッジ３側のＣＰＵ７１は、データ展開処理ルーチンを実行しており、まず第２のラッチ８２がデータをラッチしたか否かの判断を行ない（ステップＳ２１０）、データをラッチするまで待機する。データが第２のラッチ８２にラッチされると、続いてデータを第２のラッチ８２からＲＡＭ７５に転送する処理を行ない（ステップＳ２２０）、１ページ分の印字データを総て電子制御装置１０側から読み込んだか否かの判断を行なう（ステップＳ２３０）。１ページ分の印字データを読み込むまで、上述したステップＳ２１０ないしＳ２３０の処理を繰り返す。ここで、電子制御装置１０側から送られ、ＲＡＭ７５に転送されるデータは、ページ記述言語プログラムである。
　１ページ分の印字データが読み込まれると（ステップＳ２３０）、次にＣＰＵ７１は、データを展開する処理を行なう（ステップＳ２４０）。ここで、ＣＰＵ７１が行なうデータ展開処理は、ページ記述言語プログラムから３００ＤＰＩの解像度で画像イメージを展開するグラフィック演算等の処理を言い、画像データを生成するものである。最終的な処理結果は、ＲＡＭ９５に順次展開され（ステップＳ２５０）、データの展開と処理結果の保存が完了するまで、上述した処理（ステップＳ２４０ないし２６０）を繰り返す。ここで行なわれるデータ展開処理（ステップＳ２４０）は、電子制御装置１０側のＣＰＵ３１とは異なるプロセッサであるＣＰＵ７１により行なわれる。データの展開が完了すると（ステップＳ２６０）、処理は「ＥＮＤ」に抜けて終了するが、展開された画像データは、順次電子制御装置１０側に転送される（図５、ステップＳ１４０）。
　Ｆ．第１実施例の結果
　以上説明したように、本実施例のプリンタ本体１およびカートリッジ３によれば、電子制御装置１０に設けられたコネクタ１１に、画像処理に適したプロセッサを備えたカートリッジ３を装着して、プリンタ本体１からデータを受け取って画像の展開を行なっている。従って、単にページ記述言語の処理プログラムをカートリッジ３で供給する場合と較べて、ページ記述言語の処理能力は格段に向上する。また、より高次のページ処理言語をカートリッジ３にて供給することも可能である。
　更に、本実施例では、フォントやページ記述言語の処理プログラムをプリンタ本体１に供給する目的で設けられ、電子制御装置１０側からみて読み込み専用のデータバスしか備えていないコネクタ１１を用いながら、カートリッジ３側にデータを移すことができる。従って、プロセッサを備えたカートリッジを装着することを予定していない既存のプリンタに使用することができ、設備の有効利用を図ることができる。通常、コンピュータ本体の機能が向上するにつれて、プリンタがシステムのボトルネックとなってしまうので、コンピュータ本体の機能の向上に合わせてプリンタ本体全体を交換することが多いが、本実施例によれば、こうした場合に機能の高いプロセッサを有するカートリッジをプリンタ本体１に装着するだけでよく、コスト的にも極めて有利である。
　Ｇ．第１実施例の変形例
　次に、本実施例のその他の構成と働きについて説明する。本実施例の電子制御装置１０には、タイマ５７が内蔵されていたが、このタイマ５７から信号線ＴＢはコネクタ１１に接続されている。この信号線ＴＢは、カートリッジ３側では、割込要求としてＣＰＵ７１につながっている。なおタイマ５７は、電子制御装置１０側のＣＰＵ３１とも直接接続されており、ＣＰＵ３１からはインターバルタイマの設定を受け、ＣＰＵ３１に所定時間毎に割込要求を出力したり、ＣＰＵ３１からの読出処理を受けて、経過時間を返すと言った動作を行なう。
　電子制御装置１０のＣＰＵ３１は、図９に示すウォッチドッグ割込処理ルーチンを所定インターバルで繰り返し実行している。このルーチンが起動されると、まずフラグＦｗｄが値ゼロか否かの判断を行なう（ステップＳ３００）。フラグＦｗｄは、初期値ゼロであり、カートリッジ３側のＣＰＵ７１が正常に動作している間は、値ゼロに保たれる。そこで、フラグＦｗｄが値ゼロと判断されれば、タイマ５７を制御し、割込処理要求信号Ｉｗｄを信号線ＴＢを介してカートリッジ３側に出力される処理を行なう（ステップＳ３１０）。
　その後、フラグＦｗｄに値１をセットし（ステップＳ３２０）、「ＲＴＮ」に抜けて本ルーチンを一旦終了する。信号線ＴＢを介して割込処理要求信号Ｉｗｄを受けたカートリッジ３のＣＰＵ７１は、図１０に示す割込応答処理ルーチンを起動する。このルーチンが起動されると、まずページ記述言語の処理に用いられる電源投入からの時間を示す変数Ｔｃを値１だけインクリメントする処理を行ない（ステップＳ３３０）、次に電子制御装置１０からのデータの受信待ち時間や用紙印刷完了までの時間の監視に用いられる変数Ｔ０を値１だけデクリメントする処理を行なう（ステップＳ３４０）。カートリッジ３には、時間をカウントするタイマが設けられていないので、電子制御装置１０側からの信号を利用してこれらの時間を計時するのである。
　その後、ＣＰＵ７１は、割込応答信号を出力する処理を行ない（ステップＳ３５０）、「ＲＴＮ」に抜けて本ルーチンを終了する。ＣＰＵ７１の出力した割込応答信号は、コネクタ９０，コネクタ１１を介して電子制御装置１０のＣＰＵ３１にインターラプト信号ＩＡとして入力される。この信号ＩＡを受けたＣＰＵ３１は、図１１に示す応答時割込処理ルーチンを起動する。このルーチンが起動されると、ＣＰＵ３１は、フラグＦｗｄを値０にリセットする処理を行ない（ステップＳ３６０）、「ＲＴＮ」抜けて本ルーチンを終了する。
　従って、以上説明した処理が電子制御装置１０側でもカートリッジ３側でも正常に行なわれている限りは、ウォッチドッグ割込処理ルーチンの起動インターバル時間を越えてフラグＦｗｄが値１に維持されることはありえないから、図９に示した処理ルーチンのステップＳ３００での判断は、常に「ＹＥＳ」となり、カートリッジ３側のＣＰＵ７１は、この割込処理要求信号Ｉｗｄを用いて、ページ記述言語の処理に必要な時間をカウントすることができる。
　一方、プログラムの暴走等でカートリッジ３側のＣＰＵ７１が正常な動作を行なえない事態に至った場合には、図１０に示した割込応答処理ルーチンはもはや実行されず、この処理を受けて行なわれる電子制御装置１０側のＣＰＵ３１の応答時割込処理ルーチン（図１１）も実行されることはない。この結果、フラグＦｗｄは、値１のままに維持されることになり、ステップＳ３００での判断は「ＮＯ」となり、ＣＰＵ３１は、カートリッジ３がハングアップしたとして、必要な処理を行なう（ステップＳ３７０）。ここで行なわれる処理は、例えば、カートリッジ３をリセットして印字データの転送から再開する処理や、図示しないインジケータ等を点灯して使用者の異常の発生を知らせる処理である。こうした処理の後、フラグＦｗｄを値０にリセットし（ステップＳ３８０）、その後「ＲＴＮ」に抜けて本ルーチンを終了する。
　以上の処理をブロック図として示したのが図１２である。電子制御装置１０側のタイマ５７から割込処理要求信号Ｉｗｄが出力されたとき、カートリッジ３側においてページ言語処理（ＰＤＬ）プログラム３９０のために計時用の変数Ｔｃ，Ｔ０などのカウントを行なうのがインターバルタイマ処理部３９３であり、電子制御装置１０側のＣＰＵ３１に割込応答信号を出力するのがレスポンス処理部３９５である。インターバルタイマ処理部３９３は、ＰＤＬプログラム３９０からの例えばＵｓｅｒｔｉｍｅの要求信号を受けて、時間値Ｔｃを返したり、電子制御装置１０からのデータの受信待ち時間の時間監視の要求を受けて、時間値Ｔ０が０になったとき、タイムアウト信号を返すと言った処理を行なう。
　以上の構成により、本実施例のプリンタ本体１とカートリッジ３からなるプリンタ装置では、カートリッジ３にタイマを持つ必要がなく、全体の構成を極めて簡略にできるという利点がある。また、電子制御装置１０のタイマ５７を利用してカートリッジ３の異常を的確に判断することができる。なお、本実施例では、カートリッジ３側のプロセッサの異常を、電子制御装置１０側のＣＰＵ３１により検出したが、異常判定専用の回路をプリンタ本体１側もしくはカートリッジ３側に設けることも差し支えない。
　本実施例では、カートリッジ３の有効・無効は、電子制御装置１０のＣＰＵ３１が特定のアドレスの内容を読み取り、これが特定のデータである場合にはカートリッジ３が装着されていると判断している。従って、カートリッジ３が装着されていれば必ずカートリッジ３は有効となるが、使い方によってカートリッジ３を有効にしたり無効にしたりを繰り返すことも考えられる。こうした場合には、いちいちカートリッジ３を抜き差ししていたのでは、切換に手間を要する上、コネクタ１１，コネクタ９０の耐久性にとっても好ましくない。
　そこで、図１３に示すように、カートリッジ３にスイッチ４００を設け、電子制御装置１０のＣＰＵ３１からの読み出しに対して、スイッチ４００がオフの場合には、カートリッジ３の装着状態を示す特定のコードを送らない構成とすることもできる。この場合、スイッチ４００は、図１４に示すように、カートリッジ３の外ケースに露出して設けられ、カートリッジ３をプリンタ本体１に装着した状態で操作することができる。なお、このスイッチ４００の出力は、図１３では、そのまま電子制御装置１０のＣＰＵ３１に出力する構成としたが、図示しないカートリッジ３内部のリセット信号発生回路に接続し、カートリッジ３をプリンタ本体１に認識させる場合に、カートリッジ３内のＣＰＵ７１等をリセットして初期化することが望ましい。
　カートリッジ３の着脱に伴って問題を起こす事例として、プリンタ本体１を通電状態としたままカートリッジ３を装着するケースが考えられる。カートリッジ３内部のＲＡＭ７５は、ダイナミックＲＡＭが用いられるのが一般的であるが、ダイナミックＲＡＭの場合、電源電圧が規定電圧に達してから、所定時間経過した後でなければ、メモリの動作は保証されない。こうした時間は、ＤＲＡＭの種類により異なるが、例えば２００マイクロセカンド程度必要とするものがある。このため、電子制御装置１０側から特定のアドレスをアクセスしてカートリッジ３の装着状態をチェックする寸前にカートリッジ３が装着された場合、電子制御装置１０がカートリッジ３の存在を認識して最初のデータを書き込みにいった時点で、ＲＡＭ７５が書き込み可能状態（書き込まれたデータを保証し得る状態）になっていない場合が有り得る。
　そこで、図１５に示すように、カートリッジ３内にタイマ回路４１０を設け、このタイマ回路４１０の出力を、コントロール回路４２０に出力して上記問題を回避する構成とすることができる。ここで、コントロール回路４２０は、電子制御装置１０による特定のアドレスに対するアクセスに対してカートリッジ３の存在を示す特定のデータ（実施例ではＦＦｈ）を出力する回路である。
　タイマ回路４１０は、カートリッジ３の電源ラインＶｃｃに接続された第１，第２の抵抗器Ｒ１，Ｒ２、第１の抵抗器Ｒ１と接地ラインとの間にコレクターエミッタが接続されたトランジスタＴｒ、第２の抵抗器Ｒ２と共にトランジスタＴｒのベース端子に接続され他端が接地された第３の抵抗器Ｒ３およびコンデンサＣ１から構成されている。即ち、回路的には、スイッチング用のトランジスタＴｒのベース端子に、積分器が設けられていることになり、カートリッジ３がプリンタ本体１に装着されてその電源ラインＶｃｃが立ち上がると、トランジスタＴｒのコレクタ端子は直ちにハイレベルとなり、同時にベース端子の電圧が次第に上昇を開始する。べース端子の電圧が所定値を越えると、トランジスタＴｒはターンオンし、そのコレクタ電位はロウレベルに切り替わる。
　タイマ回路４１０のトランジスタＴｒのコレクタ端子には、インバータ４３０が接続されており、このインバータ４３０の出力は、コントロール回路４２０のデータバスの最下位ビットＤ０に介装されたアンドゲート４４０の一方の入力に接続されている。従って、タイマ回路４１０からの出力信号がハイレベルの間は、アンドゲート４４０は閉じており、コントロール回路４２０からの出力は、最下位ビットＤ０が必ず値０となって、電子制御装置１０からアクセスされる特定のアドレスの内容は、ＦＥｈとしかならない。カートリッジ３に通電されてから、約５００マイクロセコンドが経過すると、タイマ回路４１０の出力信号はロウレベルに反転し、次に電子制御装置１０から特定のアドレスの内容が読み出されると、ＦＦｈが出力され、電子制御装置１０は、カートリッジ３が装着されていることを認識することができる。かかる構成によれば、カートリッジ３内のＲＡＭ７５の動作が保証される状態となってから、カートリッジ３をプリンタ本体１に認識させるので、ＲＡＭ７５の動作が保証されないうちに電子制御装置１０からデータを書き込んでしまうということがない。
　以上、本発明の実施例とそのいくつかの変形例について説明したが、プロセッサ（ＣＰＵ７１）やメモリを備えたカートリッジ３の場合、カートリッジ自体がかなり大きくなってしまう。プリンタ本体１への装着部の大きさはコネクタ取付部６１の大きさによって制限を受けるから、カートリッジの内容積を大きくしようとすれば、実施例で説明したように、先端部の厚みを増すかカートリッジの長手方向の寸法を大きくするといった手段をとらざるを得ない。この場合、プリンタ本体１からの飛び出しが大きくなり、カートリッジの取付は不安定なものとなる。
　そこで、例えば図１６に示したように、カートリッジ３からケーブル４５０を延長し、その先端にコネクタ取付部６１に挿入可能で先端にコネクタ１１と接続可能なコネクタ部４６０を設けた構成としてもよい。この場合には、カートリッジ３の大きさに特に制限はなく、例えばプリンタ本体１の底面とほぼ同一の形状を有し、プリンタ本体１の下部に設置されるものでもよい。なお、ケーブル４５０の途中に、先に説明したカートリッジ３の有効・無効を切り換えるスイッチ４７０を設けることも好適である。
　実施例のカートリッジ３は、読み出し専用のデータバスを用いてデータの書き込みを実現しているので、既存の各種プリンタに用いることができるが、既存の機種には、コネクタ取付部６１にも各種の形状があり、カートリッジ３が大部分プリンタ本体１内に収納されるタイプのプリンタもあれば、カートリッジ３のコネクタ９０のみがプリンタ本体１内に収納される程度のものも存在する。後者の場合、プロセッサ等を内蔵した大型のカートリッジの装着は極めて不安定なものとなってしまう。
　そこで、図１７に示すように、カートリッジ４８０のコネクタ４８３を、カートリッジ４８０内の基板４８５に対して回転可能に支持し、基板４８５に対して直角に折り曲げた状態でコネクタ１１に装着することができる構成としてもよい。もとより、コネクタ４８３を基板４８５に対してまっすぐに伸ばした状態でも使用するができる。従って、コネクタ取付部６１が深い場合には、図１８に示すように、コネクタ４８３をまっすぐにした状態でプリンタ本体１に挿入・装着し、コネクタ取付部６１が浅い場合には、図１９に示すように、コネクタ４８３を折り曲げた状態にして、カートリッジ４８０本体がプリンタ本体１の外部側面に沿って設置・装着することができる。
［ｉｉ］第２の実施例
　Ａ．全体構成の説明
　次に、本発明の第２実施例について説明する。この実施例は、電子装置としてのレーザプリンタ５００に、付加制御装置としてのカートリッジ５０３を組み合わせたものである。レーザプリンタ５００は、第１実施例のプリンタ本体と同様に、ゼログラフィユニットを用いたものであり、感光ドラムを用いて印刷を行なう部分はレーザエンジン５０５として独立している。レーザプリンタ５００全体の制御を司る電子制御装置５０１は、コネクタＣＮ１０を介してレーザエンジン５０５にコマンドを送り、所定のバッファに画像データを転送するだけで、印刷を行なうことができる。
　電子制御装置５０１の内部には、図２０に示すように、周知のＣＰＵ（本実施例ではモトローラ社製ＭＣ６８０００）５１０、ＣＰＵ５１０が実行するプログラムを記憶したＲＯＭ５１１、印字データや展開後の面像データを蓄えるＲＡＭ５１２、ホストであるワークステーション５０５からの印字データを受け取るデータ入力ポート５１４、カートリッジ５０３とのデータのやり取りを行なうバスライン５１６に介装されたラインバッファ５１５、レーザエンジン５０５とのコマンドやステータス情報のやり取りを行なうためのレジスタ５１７、レーザプリンタ５００のコンソールパネル５１８とのインタフェースを司るコンソールパネルＩ／Ｆ５１９、レーザエンジン５０５に転送する画像データを保存するダブルバッファ回路５２０、を備える。なお、バスラインの構成や制御線の構成は、第１実施例と同様なので簡略に図示した。
　ダブルバッファ回路５２０は、レーザエンジン５０５による印刷の８ライン分、即ち４Ｋバイトの記憶容量を有する２つのＲＡＭ５２０Ａ，５２０Ｂを備え、ＣＰＵ５１０側からは、メモリ書込コントローラ５２０Ｃを介して交互に画像データを書き込む。一方、レーザエンジン５０５は、メモリ読出コントローラ５２０Ｄを介して、この２つのＲＡＭ５２０Ａ，５２０Ｂを交互に読み出すことで、感光ドラムの回転に同期して画像データをビデオ信号に変換し、印刷を実行することができる。２つのＲＡＭ５２０Ａ，５２０Ｂを設けて交互にデータを書き込んだり読み出したりするのは、ＣＰＵ５１０からのアクセスとレーザエンジン５０５側からのアクセスを独立して行なわねばならないためである。
　ＣＰＵ５１０は一方のＲＡＭにデータを書き込んだ後、レジスタ５１７の所定ビットにフラグを立てる。これを対してレーザエンジン５０５はこのフラグをチェックして、データが書き込まれた側のＲＡＭに記憶された画像データを読み出す。読み出し中は、レジスタ５１７の別のビットを立ててＣＰＵ５１０にいずれのＲＡＭが読み出し中であるかを知らせる。この時、他方のＲＡＭはレーザエンジン５０５からアクセスされないから、この間に、ＣＰＵ５１０は、他方のＲＡＭに次の８ライン分の画像データを書き込んでおく。レーザエンジン５０５は、一方のＲＡＭからの読出が完了すると、フラグをリセットし、他方のＲＡＭからの読み出しに切り換える。ＣＰＵ５１０からのデータの書き込むの速度は、レーザエンジン５０５からのデータの読み出し速度、即ち印刷の実行速度より速いので、両者によるメモリヘのアクセスの衝突を回避しつつ、１ページ分の画像データの転送を確実かつ容易に現実している。
　電子制御装置５０１のコネクタＣＮ１１には、カートリッジ５０３が実装される。レーザプリンタ５００と、これに装着されるカートリッジ５０３の関係は、第１の実施例と同様であり、電子制御装置５０１は電源投入時にカートリッジ５０３がコネクタＣＮ１１に装着されているか否かを判断し、装着されていると判断した場合には、電子制御装置５０１内部のリセット等を行なった後、カートリッジ５０３内に用意されたＲＯＭ（後述）の所定番地にジャンプして、それ以降はカートリッジ５０３内に用意された処理を順に実行する。カートリッジ５０３は、ワークステーション５０７からレーザプリンタ５００に出力されるページ記述言語によるプログラムを解釈し、画像データに展開してレーザエンジン５０５により印刷を行なわせる点では、第１の実施例と同様である。
　Ｂ．カートリッジの構造
　プリンタ５００のカートリッジ用コネクタＣＮ１１に装着される本実施例のカートリッジ５０３は、図２１に示すように、内部が凹状の上部ケース５２１Ｕと、板状の下部ケース５２１Ｌとの間に多層プリント基板５５０（以下、単に「プリント基板」と呼ぶ）が挿入された構造を有しており、プリント基板５５０のコネクタ側にはキャップ５４０がはめ込まれる。プリント基板５５０には、後述するマイクロプロセッサ６０１などの回路素子が取り付けられている。上部ケース５２１Ｕと下部ケース５２１Ｌとはどちらもアルミニウム製である。アルミニウムは熱伝導率が高いので、内部の素子からの発熱を効率的に外部に伝達し、放出することができる。
　下部ケース５２１Ｌには、プリンタ本体とのアース接続を確保するための２枚のアース用バネ部材５２２がリベット５２４でそれぞれ固定されており、また、プリント基板５５０に下方から当接する円柱状の押圧用シリコーンゴム５２６が下部ケース内面のゴム保持部５２８にはめ込まれている。押圧用シリコーンゴム５２６は、マイクロプロセッサ６０１の直下の位置に設けられている。マイクロプロセッサ６０１の上面と上部ケース５２１Ｕの内面との間には、密着性と熱伝導性を改善するためのシート状の放熱用シリコーンゴム５５２が介装される。カートリッジ５０３が組み立てられた状態では、押圧用シリコーンゴム５２６がプリント基板５５０を押圧し、マイクロプロセッサ６０１−放熱用シリコーンゴム５５２−上部ケース５２１Ｕの密着性を高められる。この結果、マイクロプロセッサ６０１から上部ケース５２１Ｕへの熱伝導は良好なものとなり、上方への放熱が効率よく行なわれる。
　組立の際には、まず上部ケース５２１Ｕを裏返し、放熱用シリコーンゴム５５２を上部ケース５２１Ｕの所定の位置に置いた後、プリント基板５５０を１本のネジ５６０によって上部ケース５２１Ｕ内に固定する。さらに、下部ケース５２１Ｌを上部ケース５２１Ｕにはめてその四隅をネジ５６２でそれぞれ固定する。その後、上部ケース５２１Ｕと下部ケース５２１Ｌとの間に形成されたキャップ口にキャップ５４０を挿入することによって、カートリッジ５０３が完成する。
　図２２（Ａ）はプリント基板５５０の上面側を示す平面図であり、（Ｂ）はプリント基板５５０の下面側を示す平面図である。
　図２２（Ａ）に示すように、プリント基板５５０の上面側の一端にはマイクロプロセッサ６０１が取り付けられており、他端にはプリンタ本体のコネクタと接続するための複数の電極が並行に配列された差し込みプラグ部５５１が形成されている。
　マイクロプロセッサ６０１に近いプリント基板５５０の両側部には、マイクロプロセッサ６０１用の制御プログラムなどを記憶する２つのＲＯＭ６０６ないし６０９がそれぞれ配置されている。また、プリント基板５５０の中央部には、マイクロプロセッサ６０１と隣接して４つのトライステートバッファ６１７が正方状に配列されている。ＲＯＭ６０６ないし６０９とプラグ部５５１との間、および、トライステートバッファ６１７とプラグ部５５１との間には、４つのダイナミツクＲＡＭ６１１ないし６１４が並行に配列されている。なお、図示の便宜上、プリント基板５５０の表面上に形成された配線パターンは省略されている。
　マイクロプロセッサ６０１はピングリッドアレイ（ＰＧＡ）タイプの素子であり、他はＳＯＪタイプ、ＳＯＰタイプまたはＱＦＰタイプの素子である。マイクロプロセッサ６０１としては、例えば、ＲＩＳＣプロセッサであるＡＭＤ社製のＡｍ２９０３０（クロック周波数２５ＭＨｚ）が使用される。
　図２２（Ｂ）に示すように、プリント基板５５０の下面側の一端にもプラグ部５５１が形成されている。また、その他端部には、マイクロプロセッサ６０１のピン６０１ｐがそのまま突出してきている。マイクロプロセッサ６０１の両側には、トライステートバッファ６１９が２つずつそれぞれ配置されている。プリント基板５５０の中央部でややプラグ部５５１寄りの位置には、マイクロプロセッサ６０１用の制御回路やレジスタなどを含むＡＳＩＣ（特定用途向けＬＳＩ）６０３が配置されている。
　ＡＳＩＣ６０３に近いプリント基板５５０の側部には、プリンタ本体のコンフィグレーション（印刷枚数、用紙サイズ、マージン、フォント、通信パラメータなどのプリンタの動作に関連するパラメータ）を記憶するＥＥＰＲＯＭ６７０が配置されている。また、ＥＥＰＲＯＭ６７０に隣接して、プリンタ本体のマイクロプロセッサを動作させるためのプログラムを記憶したＲＯＭ６１８が配置されている。
　ＥＥＰＲＯＭ６７０と反対測の端部には、２つの発振器６６１，６６５が設置されている。第１の発振器６６１はマイクロプロセッサ６０１用のクロック信号の基となる信号を発信する回路であり、例えば５０ＭＨｚのクロック信号を発信する。第２の発振器６６５は後述するインターバルタイマ処理部に利用されるクロック信号を発信する回路であり、例えば５ＭＨｚのクロック信号を発信する。このように、マイクロプロセッサ６０１専用の発振器６６１を設けておけば、この発振器６６１を交換するだけでマイクロプロセッサ６０１のクロック周波数を容易に変更できるという利点がある。
　発振器６６５の隣には、リセット素子６３７と、ＦＩＦＯメモリ６２１と、ＮＡＮＤゲート６８０とがプリント基板５５０の側端に沿って配列されている。さらに、プラグ部５５１に並行に、５つのトライステートバッファ６８４ないし６８８が配列されている。
　図２２示すように、プリント基板５５０の上面側も下面側も共に、長方形の素子の長手方向が、カートリッジ３の挿入方向に揃えられている。このような配列は、矢印で示すように、プラグ部５５１からマイクロプロセッサ６０１の方向に向かう空気の流れを容易にしており、マイクロプロセッサ６０１の冷却に寄与している。
　前述したように、このカートリッジ３はプリンタ本体のカートリッジ挿入口に挿入される。通常のフォント用カートリッジは、フォントデータを記憶したＲＯＭを収納したものに過ぎない。これに対して、この実施例のカートリッジ３は、マイクロプロセッサ６０１と、マイクロプロセッサ６０１の処理プログラムを記憶したＲＯＭ６０６ないし６０９と、プリンタ本体内のプロセッサの処理プログラムを記憶したＲＯＭ６１８と、ＡＳＩＣ６０３を含む制御回路とを備えている点が特徴的である。
　図２３は、プリント基板５５０の一端に形成されたプラグ部５５１とコネクタＣＮ１１の結線関係を示す図である。プラグ部５５１は、両面プリント基板の２つの面（Ａ面とＢ面）にそれぞれ形成された２５個の端子を有している。図４において、プラグ部５５１の各端子に対応して信号名が記載されている。なお、信号名の前に付けられた符号「／」は、信号がロウアクティブであることを示している。各信号の意味は、次の通りである。
　信号／ＡＳＢ：ＣＰＵ５１０（モトローラ社製ＭＣ６８０００）が出力するアドレスストローブ信号。
　信号／ＵＤＳ：ＣＰＵ５１０が出力する上位データストローブ信号。
　信号／ＬＤＳ：ＣＰＵ５１０が出力する下位データストローブ信号。
　信号／ＡＤＳ：電子制御装置２内においてアドレスストローブ信号／ＡＳＢに基づいて生成されるアドレスストローブ補助信号。このアドレスストローブ補助信号／ＡＤＳは、プリンタの起動時（イニシャライズ時）において、異なるタイプのプリンタでは異なる挙動を示す。この実施例では、後述するように、このアドレスストローブ補助信号／ＡＤＳのイニシャライズ時の挙動に基づいて、プリンタのタイプを判別している。
　信号／ＯＤＴＡＣＫ：カートリッジ５０から電子制御装置２側にデータを転送する際のアウトプットデータアクナリッジ信号。
　信号／ＣＴＲＧＳＥＬ：ＣＰＵ５１０がカートリッジ３を選択して、その内部のアドレス空閣に割り付けられたＲＯＭ５６やレジスタ等にアクセスする際のカートリッジセレクト信号。
　信号Ａ１〜Ａ２０：ＣＰＵ５１０が出力するアドレス信号。
　信号Ｄ１〜Ｄ１５：カートリッジ５０側からの出力信号。
　信号Ｒ／Ｗ：ＣＰＵ５１０が出力するリード／ライト信号。
　信号ＳＣＬＫ：レーザプリンタ１に内蔵された発振器（図示せず）から出力されるクロック信号。
　なお、レーザプリンタ１側に与えられる信号／ＣＴＲＧＳは、カートリッジ５０が挿入されるとＬレベルに引き下げられ、ＣＰＵ５１０は、これによってカートリッジ５０がコネクタＣＮ１１に挿入されていることを検出する。
　ＣＰＵ５１０は、２３ビットのアドレス信号Ａ１〜Ａ２３を用いてワードアドレスを指定し、また、信号／ＵＤＳ，／ＬＤＳを用いて各ワードの上位バイトと下位バイトを指定する。この結果、ＣＰＵ５１０は００００００ｈからＦＦＦＦＦＦｈまでの１６Ｍバイトのアドレス空間を扱うことができる。ここで、アドレスの後に付した記号「ｈ」は１６進数表示であることを示している。
Ｃ．カートリッジのアドレス空間
　このカートリッジ５０３は、電子制御装置５０１のＣＰＵ５１０の扱うアドレス空間の一部に割り付けられる。ＣＰＵ５１０は、００００００ｈからＦＦＦＦＦＦｈまでの１６Ｍバイトのアドレス空間を扱うことができ、その一部をＲＯＭカートリッジ用に割り当てている。カートリッジ５０３に割り当てられる空間は、レーザプリンタの機種により異なるが、ヒューレッドパッカー社製のレーザプリンタの場合、図２４左欄に示すように、２０００００ｈないし３ＦＦＦＦＦｈあるいは４０００００ｈないし５ＦＦＦＦＦｈといった２Ｍバイトの空間が通常である。
　一方、本実施例のカートリッジ５０３の内部に設けられたマイクロプロセッサ６０１は、ＡＭＤ社製ＡＭＤ２９０３０−２５ＭＨｚであり、その扱えるアドレス空間は００００００００ｈからＦＦＦＦＦＦＦＦｈまでの４Ｇバイトである。このアドレス空間には、ＲＯＭやＲＡＭのみならず、プリンタ側の電子制御装置５０１側とのデータのやり取りに用いる各種レジスタ等が割り当てられる。これを、図２５に示した。以下、カートリッジ５０３内部の電気的な構成を、両マイクロプロセッサにとってのアドレス空間の割付と共に説明する。
Ｄ．カートリッジの内部構成
　カートリッジ５０３の内部構成を、図２６に示す。図示するように、カートリッジ５０３は、全体の制御を司るマイクロプロセッサ６０１を中心に構成されており、大きくは、ＲＯＭ，ＲＡＭとその周辺回路からなるメモリ部６０２と、電子制御装置５０１とのデータのやり取りの一切を司るデータ転送制御部６０３と、その他の回路とから構成されている。
　メモリ部６０２は、このマイクロプロセッサ６０１が実行するプログラムを記憶する計２ＭバイトのＲＯＭ６０６ないし６０９、このＲＯＭ６０６ないし６０９をバンク切換で使用するためのセレクタ６１０、電子制御装置５０１から受け取った印字データを保存したり展開した後の画像データを保存する計２ＭバイトのＲＡＭ６１１ないし６１４、から構成されている。２ＭバイトのＲＯＭ６０６ないし６０９は、各々１６ビット×２５６キロ＝４ＭビットのマスクＲＯＭであり、図２５に示したように、アドレス空間の００００００００ｈから００１ＦＦＦＦＦｈに割り当てられている。ＲＯＭ６０６および６０７、ＲＯＭ６０８および６０９は、各々バンクを構成し、２個一組の１バンクで、各々３２ビットのデータバスを構成している。ＲＯＭ６０６ないし６０９とマイクロプロセッサ６０１とは、アドレスバスＡＡＢおよび制御信号バスにより接続されている。また、ＲＯＭ６０６ないし６０９のデータバスＩＤＢは、データセレクタ６１０を介してデータバスＤＢ２９に接続されており、これを介してマイクロプロセッサ６０１はＲＯＭ６０６ないし６０９からのデータを読み取ることができる。
　ＲＯＭ６０６および６０７、ＲＯＭ６０８および６０９には、マイクロプロセッサ６０１からのアドレスバスＡＡＢの最下位の３ビット（Ａ０，Ａ１，Ａ２）を除く全アドレス信号が入力されている。最下位の２ビット（Ａ０，Ａ１）が入力されていないのは、マイクロプロセッサ６０１からのデータの読み取りが、１ワード＝３２ビット単位（４バイト単位）で行なわれることよる。また、アドレスのＡ２が付与されていないから、所定の領域のデータを読み取る場合、４個のＲＯＭ６０６ないし６０９は同時にデータを出力することになる。同時に出力されたデータを調整しているが、データセレクタ６１０である。即ち、マイクロプロセッサ６０１からのＲＯＭへのアクセスは、連続した番地に対して行なわれることが多いから、３２ビットを１ワードとして連続する２ワードを一度にＲＯＭ６０６ないし６０９から読み出しておき、実際に連続したワードの読み取りである場合には、データセレクタ６１０によりＲＯＭの属するバンクを順次切り換えて、連続してデータを読み取るのである。この結果、連続する２ワードに対するデータの読出は、極めて高速になる。
　一方、ＲＡＭ６１１ないし６１４は、１６ビット×２５６キロ＝４ＭビットＤＲＡＭであり、図２５に示したように、アドレス空間の２０００００００ｈから２０１ＦＦＦＦＦｈの２Ｍバイトに割り当てられている。カートリッジ５０３内には、更に２Ｍバイトのメモリが増設可能であり、このために拡張ＲＡＭインタフェース６１５が設けられている。この拡張ＲＡＭインタフェース６１５は、アドレス空間の２０２０００００ｈから２０３ＦＦＦＦＦＦｈに割り当てられている。拡張ＲＡＭインタフェース６１５には、ＳＩＭＭタイプのＲＡＭが最大２Ｍバイト分装着可能である。なお、拡張ＲＡＭとしては、ＳＩＭＭタイプに限る必要はなく、半導体メモリを内蔵したメモリカードの形態や、データを光磁気効果により記憶するレーザカードの形態などで提供しても差し支えない。
　ＲＡＭ６１１ないし６１４および拡張ＲＡＭインタフェース６１５のデータラインは、マイクロプロセッサ６０１のデータバスＤＢ２９と直接接続されており、そのアドレスラインはデータ転送制御部６０３を介してマイクロプロセッサ６０１のアドレスバスＡＡＢに接続されている。なお、後述する各種レジスタ等のＩ／Ｏは、アドレス空間の８０００００００ｈからに割り当てられている。
　一方、このカートリッジ５０３をプリンタ５００の電子制御装置５０１側から見た場合、図２４の右欄に示したように、先頭の１２８Ｋバイトには、ＲＯＭが割り当てられいる。即ち、このカートリッジ５０３は、電子制御装置５０１のＣＰＵ５１０が実行するプログラムも内蔵しており、電子制御装置５０１のＣＰＵ５１０は、カートリッジ５０３が装着されている場合には、初期化の処理の完了後、このＲＯＭの所定の番地へのジャンプ命令を実行する。それ以後、ＣＰＵ５１０は、このＲＯＭに記憶された処理手順に従って動作する。
　ＣＰＵ５１０がカートリッジ５０３に割り当てられたこの２Ｍバイトの空間の先頭から１２８Ｋバイトの空間をアクセスすると、カートリッジ５０３のコネクタ側アドレスバスＣＡＢに設けられたアドレスバッファ６１７を介して出力されるアドレス信号によりＲＯＭ６１８がアクセスされ、このＲＯＭ６１８に記憶された命令やデータが、コネクタ側のデータバスＣＤＢに設けられたデータバッファ６１９を介して電子制御装置５０１側のＣＰＵ５１０に送られる。なお、図２４において、「Ｘ」は、割り当てられた空間の先頭アドレスの最上位の４ビットの値を示している。
Ｅ．データ転送制御部６０３の説明
　図２４，図２５に示したアドレスマップにおいてＲＯＭやＲＡＭが割り当てられたアドレス以外のアドレスには、種々のコントロールレジスタ，ステータスレジスタが置かれている。これらのレジスタは、データ転送制御部６０３により実現されているので、次にこのデータ転送制御部６０３について説明する。回路の説明が中心となるが、アドレスマップ（図２４，図２５）を適宜参照する。
　図２６に示すデータ転送制御部６０３は、ユーザブルゲート７９００のＡＳＩＣにより実現されている。このＡＳＩＣは、セイコーエプソン社製、型番ＳＳＣ３６３０のスタンダードセルであり、ＣＭＯＳプロセスにより作られた電力消費の小さな素子である。データ転送制御部６０３は、ＣＡＤシステムであるセイコーエプソン社製ＡＳＩＣデザインシステム「ＬＡＤＳＮＥＴ」を用いて設計された。このＣＡＤシステムは、論理画路設計に使用するラッチ、フリップフロップ、カウンタ、プログラマブルロジックアレイ等の要素をライブラリの形で用意しており、これらを用いて必要な論理回路の設計を行なった後、ＡＳＩＣとしてのパターンを自動生成することができる。
　ＡＳＩＣとして実現されたデータ転送制御部６０３は、カートリッジ５０３がプリンタ５００のコネクタＣＮ１１に装着された状態で、プリンタ５００の電子制御装置５０１のＣＰＵ５１０と、カートリッジ５０３のマイクロプロセッサ６０１との間のデータのやり取りを制御するものである。両者間のデータのやり取りは、電子制御装置５０１側からカートリッジ５０３側に読み出し専用のデータバスを介してデータを送るための読出制御回路６２０と、同じく読出制御回路６２０の一部の構成を利用しＦＩＦＯメモリ６２１を介してデータを受け渡すＦＩＦＯ制御回路６２３、カートリッジ５０３側が用意したデータを電子制御装置５０１の側から読み取り可能とするダブルバンク制御回路６２４により実現される。なお、ＦＩＦＯメモリ６２１は、ファーストインファーストアウトの手順でデータを記憶し読み出すＲＡＭであり、本実施例では、三菱電機社製Ｍ６６２５２ＦＰを使用した。
　また、データ転送制御部６０３には、電子制御装置５０１側との信号線として、そのアドレスバスＣＡＢがアドレスバッファ６１７を介して、一方、データバスＣＤＢがデータバッファ６１９を介して、各々接続されている。データ転送制御部６０３内には、このアドレスバスＣＡＢの信号をおよびカートリッジセレクトの信号ＣＳＥＬを受けて、データ転送制御部６０３内の各部に選択信号を出力する第１のデコーダ６３１が構成されている。同様に、マイクロプロセッサ６０１からのアドレスバスＡＡＢおよびコントロール信号ＣＣＣもデータ転送制御部６０３に接続されており、データ転送制御部６０３内には、このアドレスバスＡＡＢを受けて、内部の各回路に選択信号を出力する第２のデコーダ６３２が構成されている。更に、このアドレスバスＡＡＢおよびコントロール信号ＣＣＣを受けて、ＲＯＭ６０６ないし６０９，ＲＡＭ６１１ないし６１４および拡張ＲＡＭインタフェース６１５にアドレス信号および制御信号を出力するバス制御部６３５も、構成されている。
　これらの他、データ転送制御部６０３内部には種々のレジスタが構成されているが、レジスタヘの読み書きは、通常のリード・ライト動作によるものの他、特定の処理を行なったとき、自動的に書き込まれるものも少なくない。これらの特殊なレジスタの構成については、後述する。また、カートリッジ５０３が電子制御装置５０１側から見て読出専用のデバイスとして扱われている関係で、電子制御装置５０１側から書込可能なレジスタは、所定の番地からの読み取り動作を行なうことで書き込まれる構成となっている。即ち、所定の番地を指定することで第１のデコーダ６３１から選択信号が出力され、この信号によりレジスタにデータが書き込まれるのである。レジスタからの読出は、通常のリードサイクルにより行なわれる。また、マイクロプロセッサ６０１側からは、通常の読出・書込動作によりデータのリード・ライトが行なわれる。図２６では、レジスタは読み取り可能なバスに接続した状態で描き、書込動作は単にる矢印で示した。こうしたレジスタとしては、割込要求レジスタ６４０、ポーリング・コマンドレジスタ６４３、ステータスレジスタ（図２４レジスタＳＴＡＴＵＳ）６４５、転送フラグレジスタ（図２５レジスタＢＰＯＬＬ）６４７、ＰＲＯＭコントロールレジスタ６４９、コントロールレジスタ６５０がある。
　これらのレジスタのうち、ステータスレジスタ６４５と転送フラグレジスタ６４７を除くレジスタは、電子制御装置５０１のＣＰＵ５１０もしくはカートリッジ５０３のマイクロプロセッサ６０１にメモリマップドＩ／Ｏとして割り当てられた複数のレジスタの総称である。複数のレジスタは、必ずしも連続したアドレスに割り当てられている訳ではない。割込要求レジスタ６４０には、図２４，図２５に示したレジスタＡＭＤＩＮＴ０，１，２およびレジスタＡＭＤＣＬＲ０，１，２が属する。また、ポーリング・コマンドレジスタ６４３には、レジスタＰＯＬＬおよびレジスタＭＣＯＮＴＣＳが属する。ＰＲＯＭコントロールレジスタ６４９には、レジスタＥＥＰＣＳ，ＥＥＰＳＫ，ＥＥＰＤＩが属する。
　コントロールレジスタ６５０には、読出制御回路６２０，ＦＩＦＯ制御回路６２３，ダブルバンク制御回路６２４に属さないレジスタで、以上の説明に挙がらなかった総てのレジスタが属する。これらは、図２４，図２５に示したレジスタＡＤＤＭＵＸＡ，ＡＤＤＭＵＸＢ，ＣＬＫＤＩＶ，ＲＴＣＶＡＬ，ＲＴＣＯＮ，ＲＴＣＳＥＬ，ＲＴＣＣＬＲ，ＳＹＳＫＥＥＰである。
　また、図２４，図２５のメモリマップに示したうち、各々５１２バイトの領域ＥＷＷＲＬ，ＥＷＷＲＨは、電子制御装置５０１側から読出制御回路６２０の第１，第２のラッチ６５１，６５２への書込に用いる領域であり、レジスタＥＷＲＤはこのラッチ６５１，６５２を１ワードとしてマイクロプロセッサ６０１側からみたものに相当する。レジスタＦＩＦＯＲＥＱ，ＦＩＦＯＲＳＴ，ＦＩＦＯＷＲはＦＩＦＯ制御回路６２３のＦＩＦＯレジスタ６５３に相当し、レジスタＦＩＲＣＬＫ，ＲＤＣＬＫ，ＦＩＦＯＲＤ，ＲＤＲＳＴはＦＩＦＯ制御回路６２３のＦＩＦＯ読出レジスタ６５５に相当する。なお、ＦＩＦＯ制御回路６２３には、ＦＩＦＯメモリ６２１に書き込むデータを、読出制御回路６２０の機能の一部を用いて保持するラッチ６５７も備えられている。
　図２４に符号ＤＰＲＡＭＡ，ＤＰＲＡＭＢで示した領域は、３２バイトの容量を有するバッファであり、ダブルバンク制御回路６２４の第１，第２のバッファ６５８，６５９を電子制御装置５０１側から見たものに相当する。このバッファ６５８，６５９をマイクロプロセッサ６０１側から見たのが、図２５に示すバンクＤＰＷＲＯＡ，ＤＰＷＲＯＢである。なお、ダブルバンク制御回路６２４を介したデータのやり取りには、ステータスレジスタ６４５の所定ビットｄ１，ｄ２も用いられるが、その詳細は後述する。
Ｆ．各レジスタの説明
　割込要求レジスタ６４０は、電子制御装置５０１側からマイクロプロセッサ６０１への割込の要求を発生させ、これを保持するレジスタである。電子制御装置５０１からマイクロプロセッサ６０１への割込は３レベル用意されており、図２４に示すように、３つのレジスタ（ＡＭＤＩＮＴ０，１，２）が設けられている。電子制御装置５０１側からこの割込要求レジスタ６４０のいずれかを読み取ることで、マイクロプロセッサ６０１に対する割込要求が発生する。このレジスタのセットは、電子制御装置５０１からの読み取り動作により行なわれるが、読み取られるデータには意味がなく、割込要求に発生には無関係である。
　この割込要求レジスタ６４０の具体的な構成例を図２７に示す。これらのレジスタは、Ｄ型フリップフロップから構成されており、電子制御装置５０１からの上記レジスタの読み取り動作により第１のデコーダ６３１が出力する信号／ＡＭＤＩＮＴ０，１，２により、各フリップフロップ６４０ａ，ｂ，ｃの出力端子Ｑはアクティブロウにセットされ、割込信号／ＩＮＴ０，１，２が出力される。なお、信号明の前に付けられた符号「／」は、信号がロウアクティブであることを示す（以下、同じ）。これらのフリップフロップ６４０ａ，ｂ，ｃの出力をクリアするレジスタは、図２５に示すように、読み取り専用の３のレジスタ（ＡＭＤＣＬＲ０，１，２）として所定のアドレスに割り当てられている。従って、マイクロプロセッサ６０１からこのレジスタが割り当てられた各アドレスに対する読み取り動作を行なうと、第２のデコーダ６３２は信号／ＩＮＴＣＬＲ０，１，２を各々出力し、対応するフリップフロップはプリセットされる。
　電子制御装置５０１側から割込要求をかける場合には、割込要求レジスタ６４０のいずれかをアクセスすれば良く、マイクロプロセッサ６０１は優先順位を判定して、割込要求に応える処理を行なう。この場合に、マイクロプロセッサ６０１は、対応する割込要求レジスタ６４０ａ，ｂ，ｃをクリアする。なお、信号ＰＵＰ２等のように符号「ＰＵＰ」で始まる信号は、リセット信号出力回路６３７から出力される信号であり、リセット時等にロウになる信号である。図２７に示した信号ＰＵＰ２は、３つの割込要求を一度にクリアするための信号である。
　ポーリング・コマンドレジスタ６４３は、マイクロプロセッサ６０１側から電子制御装置５０１側ヘコマンドを引き渡すレジスタであり、マイクロプロセッサ６０１側から書込可能でかつ電子制御装置５０１側から読み取り可能なレジスタである。このレジスタのハードウェア上の構成例を、図２８に示す。図示するように、ポーリング・コマンドレジスタ６４３は、１６ビット幅のデータラッチを構成する２個のオクタルＤ型フリップフロップ６４３ａ，ｂ、および１個のＤ型フリップフロップ６４３ｃから構成することができる。
　オクタルＤ型フリップフロップ６４３ａ，ｂのデータ入力端子１Ｄないし８Ｄには、マイクロプロセッサ６０１からのデータバスＤＢ２９（バス幅１６ビット）が接続されており、その出力端子１Ｑないし８Ｑには、電子制御装置５０１側からのデータバスＤＢ６８（バス幅１６ビット）に接続されている。オクタルＤ型フリップフロップ６４３ａ，ｂのクロック端子ＣＫには、マイクロプロセッサ６０１側からのポーリング・コマンドレジスタ６４３のアクセス（図２５、レジスタＭＣＯＮＴＣＳ）に際して第２のデコーダ６３２から出力される信号／ＭＣＯＮＴＣＳが接続されており、この信号がアクティブロウとなったとき、マイクロプロセッサ６０１側のデータバスＤＢ２９の内容がオクタルＤ型フリップフロップ６４３ａ，ｂにラッチされる。また、オクタルＤ型フリップフロップ６４３ａ，ｂの出力を有効にするアウトプットイネーブル端子ＯＥには、電子制御装置５０１側からのポーリング・コマンドレジスタ６４３のアクセス（図２４、レジスタＰＯＬＬ）に際して第１のデコーダ６３１から出力される信号／ＰＯＬＬが接続されており、この信号がロウアクティブとなったとき、オクタルＤ型フリップフロップ６４３ａ，ｂに保持されたデータが電子制御装置５０１側のデータバスＤＢ６８に出力される。
　なお、信号／ＭＣＯＮＴＣＳおよび信号／ＰＯＬＬは、Ｄ型フリップフロップ６４３ｃのクロック端子Ｃおよびプリセット端子ＰＲに接続されており、その出力端子Ｑからの信号ＣＭＤＲＤは、オクタルＤ型フリップフロップ６４３ａ，ｂによるデータのラッチが行なわれると（信号／ＭＣＯＮＴＣＳがロウ）、ハイレベルにセットされ、このデータを電子制御装置５０１側から読み出すと（信号／ＰＯＬＬがロウ）、ロウレベルにリセットされる。Ｄ型フリップフロップ６４３ｃの出力信号であるＣＭＤＲＤは、電子制御装置５０１側から読出可能なステータスレジスタ６４５の所定ビットｄ３（以下、フラグＣＭＤＲＤとも呼ぶ）となっている。従って、電子制御装置５０１側からこのステータスレジスタ６４５を読み取ることで、電子制御装置５０１は、マイクロプロセッサ６０１からポーリング・コマンドレジスタ６４３にコマンドがセットされたことを知ることができる。
　電子制御装置５０１は、ステータスレジスタ６４５のビットｄ３であるフラグＣＭＤＲＤを見て、コマンドがセットされたことを知ると、通常のリードサイクルによりポーリング・コマンドレジスタ６４３の内容、即ちマイクロプロセッサ６０１から送られるコマンドを読み取る。コマンドの内容としては、印字データのデータ転送制御部６０３側への転送開始の指示，印刷の開始の指示あるいはコンソールパネル５１８へのメッセージの表示等がある。電子制御装置５０１がポーリング・コマンドレジスタ６４３の内容を読み取ると、図２８に示したように、Ｄ型フリップフロップ６４３ｃの出力信号ＣＭＤＲＤは、信号／ＰＯＬＬによりハイレベルに反転する。従って、マイクロプロセッサ６０１は、この転送フラグレジスタ６４７の所定ビットｄ２を監視することで、自己の出力したコマンドが電子制御装置５０１側に読み取られた否かを知ることができる。
　ステータスレジスタ６４５は、マイクロプロセッサ６０１からコマンドがセットされたか否かを示す上述した情報以外に、図２９に示す情報を保持するレジスタである。各ビットの内容について説明する。ビットｄ０は、後述する読出制御回路６２０に電子制御装置５０１側からデータが書き込まれたとき、読出制御回路６２０内で生成される信号ＥＷＲＤＹによりロウレベルにセットされ、そのデータがマイクロプロセッサ６０１側によって読み取られたとき、第２のデコーダ６３２からの信号によりハイレベルにリセットされる。このビットをフラグＥＷＲＤＹと呼ぶ。
　ビットｄ１，ｄ２は、ダブルバンク制御回路６２４が電子制御装置５０１側とマイクロプロセッサ６０１側のいずれからアクセス可能な状態であるかを示すものであり、それぞれフラグＡＤＤＭＵＸＡ，ＡＤＤＭＵＸＢと呼ぶ。２つのビットは、ダブルバンク制御回路６２４に内蔵された２つの転送用バンクの各々に対応している。このビットｄ１，ｄ２は、マイクロプロセッサ６０１が、図２５に示したように、コントロールレジスタ６５０に含まれるレジスタＡＤＤＭＵＸＡ，ＡＤＤＭＵＸＡＢのビットｄ０にデータを書き込むことでセット・リセットされる。従って、マイクロプロセッサ６０１側からは、ダブルバンク制御回路６２４の一方のバンクヘのデータの書込に先だって、このフラグをロウレベルにセットし、書込完了後にハイレベルにリセットし、電子制御装置５０１側からは、このフラグがハイレベルである側のバンクからデータを読み出すものとすれば、２つのバンクに交互にデータを書き込み、読み出すことで、マイクロプロセッサ６０１側から電子制御装置５０１側に連続してデータを受け渡すことができる。
　ビットｄ３（フラグＣＭＤＲＤ）については、既に説明した。ビットｄ５は、マイクロプロセッサ６０１の動作クロックに基づいてセットされるフラグＣＬＫＤＩＶである。マイクロプロセッサ６０１の動作クロックは、外付けの水晶発振子ＣＲＣ１を用いた第１の発振器６６１から出力されるクロックＣＬＫが使用されるが、マイクロプロセッサ６０１側からコントロールレジスタ６５０のレジスタＣＬＫＤＩＶの所定ビットｄ０に値０を書き込みと、マイクロプロセッサ６０１の動作クロックＣＬＫは２５ＭＨｚとなり、ビットｄ０に値１を書き込むと、動作クロックは１２．５ＭＨｚとなる。電子制御装置５０１側からみたステータスレジスタ６４５のフラグＣＬＫＤＩＶは、このクロックＣＬＫが２５ＭＨｚの場合にロウレベルにセットされ、１２．５Ｍの場合にハイレベルにセットされる。電子制御装置５０１側は、データ転送のタイミング等を合わせるためにマイクロプロセッサ６０１の動作クロックの周波数、つまり動作速度を知る必要がある場合、ステータスレジスタ６４５のこのビットをチェックする。
　ビットｄ６は、マイクロプロセッサ６０１が動作している場合にハイレベルにセットされ、スリーブモードに入った場合にロウレベルにセットされるフラグＡＤＭＯＮである。本実施例では、マイクロプロセッサ６０１は、ページ記述言語を電子制御装置５０１側から受け取り、これを展開して画像データにする処理を行なうから、電子制御装置５０１側から処理すべきページ記述言語が送られて来ないまま所定時間が経過した場合には、マイクロプロセッサ６０１は、省電力を図るため、最初動作周波数を１／２、即ち１２．５ＭＨｚとし、更に時間が経過すると自らの動作を止めていわゆるスリープモードに入る。この時マイクロプロセッサ６０１は、コントロールレジスタ６５０のレジスタＡＤＭＯＮに値０を書き込む。この結果、電子制御装置５０１側からみて、ステータスレジスタ６４５のこのビットｄ６がロウレベルとなり、電子制御装置５０１側からこのビットをチェックすることにより、マイクロプロセッサ６０１の動作モードを知ることができるのである。
　なお、こうした時間の計測等には、データ転送制御部６０３に組み込まれたリアルタイムクロックが用いられる。このリアルタイムクロック用のクロックＲＣＬＫは、外付けの水晶発振子６６５を用いて構成された第２の発振器６６７からのクロックが用いられている。リアルタイムクロックは、バス制御部６３５内に構成されており、マイクロプロセッサ６０１からの指示を受けて、所定時間の経過を計測する。水晶発振子および発振器を２組設けているのは、マイクロプロセッサ６０１の動作クロックＣＬＫを、リアルタイムクロックの動作クロックＲＣＬＫとは独立に変更可能とするためである。
　リアルタイムクロックは、コントロールレジスタ６５０に属するレジスタＲＴＣＶＡＬ，ＲＴＣＳＥＬのｄ１ビットをロウまたはハイにすることで、４種類のインターバルタイマを指定することができ、レジスタＲＴＣＯＮの所定ビットｄ０に値１を書き込むことでそのタイマをスタートさせることができる。スタートされたタイマは、レジスタＲＴＣＯＮのビットｄ０に値０が書き込まれて停止させるまで、所定のインターバルでマイクロプロセッサ６０１に対して割込要求信号を出力する。マイクロプロセッサ６０１は、この割込要求信号を受け付けると、レジスタＲＴＣＣＬＲを読み取って割込要求をクリアする。これらのインターバルタイマの出力は、ページ記述言語処理におけるユーザタイム等のカウントに利用している。
　次にＰＲＯＭコントロールレジスタ６４９の構成について説明する。ＰＲＯＭコントロールレジスタ６４９には、図２５に示す３のレジスタＥＥＰＣＳ，ＥＥＰＳＫ，ＥＥＰＤＩが含まれるが、これらのレジスタは、カートリッジ５０３に内蔵されたメモリであって電気的にデータを消去・書換可能なＥＥＰＲＯＭ６７０とのデータのやり取りに用いられる。
　本実施例のカートリッジ５０３は、レーザプリンタ５００の動作に必要な諸変数（コンフイグレーション）を、ＥＥＰＲＯＭ６７０に記憶する。このＥＥＰＲＯＭ６７０は、シリアル転送によりデータの読出，消去，書込を行なうタイプのものであり、本実施例では、ナショナルセミコンダクター社製ＮＭＣ９３Ｃ６６Ｘ３を使用している。このＥＥＰＲＯＭ６７０は、記憶容量として１６ビット×２５６バイト（レジスタ数）の容量を持ち、指定された任意のレジスタの内容を読出，消去，書込可能である。ＥＥＰＲＯＭ６７０は、チップセレクタ信号ＣＳにより選択状態にされると、シリアルデータ入力端子Ｄｉｎに送り込まれる「０」「１」のデータをシリアルデータクロックＳＬに同期して取り込むが、データの転送の最初の３ビットはＥＥＰＲＯＭへの命令として解釈され、次の８ビットがデータの読出，消去もしくは書込が行なわれるレジスタ番号と解釈される。データの書込の場合には、これらの命令およびレジスタの指定に続いて、シリアルデータクロックＳＬに同期して記憶すべきデータがデータ入力端子Ｄｉｎに与えられることになる。
　レジスタＥＥＰＣＳは、チップセレクト信号を切り換えるものであり、マイクロプロセッサ６０１がこのレジスタのビットｄ０に値１を書き込むと、ＥＥＰＲＯＭ６７０は選択状態となる。レジスタＥＥＰＳＫは、シリアルデータクロックＳＫを生成するレジスタであり、マイクロプロセッサ６０１はこのレジスタに値０と値１とを交互に書き込むことで、ＥＥＰＲＯＭ６７０用のシリアルデータクロックを生成する。レジスタＥＥＰＤＩは、ＥＥＰＲＯＭ６７０に書き込まれるべき１ビットのデータを保持するレジスタであり、マイクロプロセッサ６０１は、レジスタＥＥＰＳＫを書き換えてシリアルデータクロックＳＫを生成するのに同期して、このレジスタＥＥＰＤＩの所定ビットｄ０を、書き込むべきデータに従って書き換える。ＥＥＰＲＯＭ６７０のデータ出力端子Ｄｏｕｔは、先に説明した転送フラグレジスタ６４７の所定ビットｄ０になっており、マイクロプロセッサ６０１は、ＥＥＰＲＯＭ６７０にデータ読出命令と読み出すレジスタの番号を出力した後、シリアルデータクロックＳＫに同期して転送フラグレジスタ６４７のビットｄ０を読み取れば、指定したレジスタの内容を読み込むことができる。ＥＥＰＲＯＭ６７０に記憶されたデータは、電源をオフとしても保存されるから、レーザプリンタ５００に電源を投入した直後に、ＥＥＰＲＯＭ６７０の内容を読み出して、コンフィグレーションを電源断の直前の状態に戻すことができる。
Ｇ．読出制御回路６２０の構成と働き
　次に、読出制御回路６２０の構成例と読出制御回路６２０によるデータ転送の手順について説明する。読出制御回路６２０は、８ビット×２個の第１，第２のラッチ６５１，６５２と共に、図３０に示すように、転送に必要なデータを出力するＲＯＭ６７１、３入力アンドゲート６７２、ステータスレジスタ６４５のフラグＥＷＲＤＹ（ビットｄ０）を生成するＤ型フリップフロップ６７４を備える。読出制御回路６２０を電子制御装置５０１側から見ると、このラッチ６５１，６５２が、図２４に示したように、８ビット単位でデータを転送する２つのレジスタＥＷＷＲＬ，ＥＷＷＲＨに相当する。これらのレジスタは、各々１ワード１６ビットのデータの下位バイト，上位バイトの転送に用いられる。なお、第１，第２のラッチ６５１，６５２は、マイクロプロセッサ６０１側から見ると、図２５に示すレジスタＥＷＲＤに相当する。即ち、マイクロプロセッサ６０１側からは、データバスＤＢ２９０介して、両ラッチ６５１，６５２を１ワードとして読み取ることができる。
　読出制御回路６２０のＲＯＭ６７１は、２５６バイトのデータを記憶するＲＯＭであり、例えばヒューズＲＯＭ，小容量のＰＲＯＭ等により実現することができる。もとより、記憶容量の大きなＲＯＭの一部として実現してもよく、ＲＡＭを用いる場合には予めデータを転送しておくことで同等の機能を実現するができる。このＲＯＭ６７１のアドレス端子Ａ０ないしＡ７には、コネクタ側アドレスバスＣＡＢからのアドレスラインのうち下位の８ビット（ＡＣ１ないしＡＣ８）が接続されており、データ端子Ｏ０ないしＯ７は、第１のラッチ６５１および第２のラッチ６５２の入力側１Ｄなし８Ｄに接続されている。なお、ＲＯＭ６７１の出力は、ＦＩＦＯ制御回路６２３にとってのデータバスＺ０ないしＺ７として、ＦＩＦＯ制御回路６２３にも出力されている。
　第１のラッチ６５１，第２のラッチ６５２の出力側は、データバスＤＢ２９に接続されており、マイクロプロセッサ６０１から、レジスタＥＷＲＤとして読み取り可能である。ＲＯＭ６７１のチップセレクトＣＥおよびアウトプットイネーブルＯＥには、３入力アンドゲート６７２の出力信号／ＥＷＲＯＭが入力されており、３入力アンドゲート６７２の各入力に入る信号／ＥＷＷＲＨ，／ＦＩＦＯＷＲ，／ＥＷＷＲＬのいずれかがアクティブロウとなったとき、アクティブとなり、この時ＲＯＭ６７１は、コネクタ側アドレスバスＣＡＢの下位８ビットにより指定されたアドレスのデータを出力する。
　信号／ＥＷＷＲＨは、読出制御回路６２０による上位バイトの転送が指定された時にロウレベルになる信号であり、信号／ＥＷＷＲＬは、同じくその下位はバイトの転送が指定された時にロウレベルになる信号であり、信号／ＦＩＦＯＷＲは、ＦＩＦＯ制御回路６２３によるデータ転送が指定された時にロウレベルになる信号である。信号／ＥＷＷＲＬおよび信号／ＥＷＷＲＨは、各々第１のラッチ６５１および第２のラッチ６５２のクロック端子ＣＫに入力されているから、これらの信号がアクティブとなってＲＯＭ６７１からデータが出力されたとき、そのデータは、第１のラッチ６５１，第２のラッチ６５２に保持される。しかも、信号／ＥＷＷＲＬは、Ｄ型フリップフロップ６７４のクロック端子Ｃにも入力しているから、下位バイトの転送時には、Ｄ型フリップフロップ６７４の出力Ｑはロウレベルに反転する。この出力ＥＷＲＤＹは、既述したステータスレジス６４５のビットｄ０および転送フラグレジスタ６４７のビットｄ１、即ちフラグＥＷＲＤＹとして扱われている。
　第１のラッチ６５１，第２のラッチ６５２は、マイクロプロセッサ６０１側からはレジスタＥＷＲＤとして扱われるから、第１のラッチ６５１および第２のラッチ６５２に保持されたデータを読み取ろうとする場合、マイクロプロセッサ６０１はレジスタＥＷＲＤに対する読み取り動作を行なう。この時、信号／ＥＷＲＤがロウアクティブとなり、この信号がアウトプットイネーブル端子に接続された第１のラッチ６５１，第２のラッチ６５２の出力側、即ちデータバスＤＢ２９には、先に保持されたデータが出力される。この信号／ＥＷＲＤは、Ｄ型フリップフロップ６７４のプリセット端子ＰＲに接続されているから、マイクロプロセッサ６０１側から第１のラッチ６５１，第２のラッチ６５２のデータが読み取られると同時に、Ｄ型フリップフロップ６７４のＱ出力である信号ＥＷＲＤＹはハイレベルに反転する。即ち、ステータスレジスタ６４５のビットｄ０および転送フラグレジスタ６４７のビットｄ１であるフラグＥＷＲＤＹは、値１にセットされる。
　かかるハードウェアを前提として、電子制御装置５０１およびマイクロプロセッサ６０１は、以下の手順で、電子制御装置５０１側からマイクロプロセッサ６０１側へのデータの転送を行なう。電子制御装置５０１側からマイクロプロセッサ６０１側に転送されるデータは、電子制御装置５０１がワークステーション５０７から受け取った印字データであり、カートリッジ５０３側のマイクロプロセッサ６０１で、処理しようとするページ記述言語のプログラムである。読出制御回路６２０によるデータ転送は、電子制御装置５０１側のＣＰＵ５１０が実行するカートリッジヘのデータ転送処理ルーチン（図３１）、およびカートリッジ５０３側のマイクロプロセッサ６０１が実行するのデータ読み込み割込処理ルーチン（図３３）により行なわれる。
　カートリッジ５０３側に転送すべき印字データが整うと、ＣＰＵ５１０は、図３１のフローチャートに示す処理を起動し、まずステータスレジスタ６４５のフラグＥＷＲＤＹ（ビットｄ０）を読み取る処理を行なう（ステップＳ７００）。このフラグＥＷＲＤＹは、読出制御回路６２０の第１のラッチ６５１，第２のラッチ６５２にデータがセットされると値０となり、そのデータがマイクロプロセッサ６０１により読み取られると値１にセットされるから、次にこのフラグＥＷＲＤＹが値１であるか否かの判断を行なう（ステップＳ７０５）。
　フラグＥＷＲＤＹが値１となるまで待機し、値１となると、次に（領域ＥＷＷＲＨの先頭アドレス＋転送したいデータＤ×２）のアドレスを読み取る処理を行なう（ステップＳ７１０）。領域ＥＷＷＲＨに対する読取処理を行なうと、ＲＯＭ６７１からデータが読出される。ＲＯＭ６７１には、図３２に示すように、その先頭番地ＥＷＷＲＨからの偶数番地に００ｈからＦｈまでの２５６のデータが、順に書き込まれている。奇数番地にデータを置かないのは、ＣＰＵ５１０のデータアクセスは１ワード（１６ビット）で行なうのが基本であり、奇数番地から始まるワード単位のアクセスはできない（アドレスバスエラー要因となる）からである。領域ＥＷＷＲＨの先頭からＤ×２だけ隔たったアドレスに対して読出処理を行なうと、ＲＯＭ６７１からはデータＤが読出され、これが図３０に示したように、第２のラッチ６５２にラッチされる。
　こうして転送したいデータの上位バイトの転送（第２のラッチ６５２がデータを保持）が行なわれると、ＣＰＵ５１０は、同様に下位バイトの転送（第１ラッチ６５１がデータを保持）を行なう（ステップＳ７１５）。以上の処理により、１ワード分のデータが第１，第２のラッチ６５１，６５２に保持されたとして、ＣＰＵ５１０は、割込要求レジスタのひとつ（本実施例ではＡＭＤＩＮＴ０）をセットする処理を行なう（ステップＳ７２０）。
　ＣＰＵ５１０は、引き続き図３１に示した転送処理ルーチンを繰り返し実行するが、第１のラッチ６５１によるデータの保持が行なわれると、図３０に示したように、フラグＥＷＲＤＹはロウレベルにセットされるから、このフラグＥＷＲＤＹがハイレベル（値１）となるまで、次のデータの転送処理は行なわれない（ステップＳ７００，７０５）。
　ＣＰＵ５１０が割込要求レジスタ（ＡＭＤＩＮＴ０）をセットすると、マイクロプロセッサ６０１は、この割込要求を受け付けて、図３３に示すデータ読み込み割込処理ルーチンを起動する。この処理が起動されるのは、読取制御回路６２０の第１，第２のラッチ６５１，６５２にデータが保持された直後であり、マイクロプロセッサ６０１は、レジスタＥＷＲＤを読み込むことにより、電子制御装置５０１側が用意した１ワードのデータを読み取る（ステップＳ７３０）。その後、マイクロプロセッサ６０１は、読み取ったこのデータＲＡＭ６１１ないし６１４の所定の領域に転送する（ステップＳ７３５）。
　以上説明した処理により、電子制御装置５０１側は、読出専用線であるデータバスＣＤＢで接続されているに過ぎないカートリッジ５０３側にデータを転送することができる。しかも、データの書込はバイト単位で行ない、読出はワード単位で行なうので、マイクロプロセッサ６０１は効率良くデータを取り込むことができる。なお、ここでは１ワードのデータを転送する場合を例に取って説明したが、データの転送はワード単位である必要はなく、バイト単位で転送するものとしてもよい。そのばあいには、領域ＥＷＷＲＬ側を用いた転送のみを行ない、マイクロプロセッサ６０１側で上位の８ビットのデータを捨てれば良い。
　Ｈ．ＦＩＦＯ制御回路６２３の構成と働き
　ＦＩＦＯ制御回路６２３は、ＦＩＦＯメモリ６２１に書き込むデータをラッチするラッチ６５７、このＦＩＦＯメモリ６２１へのデータの書込を制御するＦＩＦＯ書込レジスタ６５３、同じく読出を制御するＦＩＦＯ読出レジスタ６５５を備える。このＦＩＦＯメモリ６２１は、２０４８バイトのデータを蓄えることができ、内部に書き込み用アドレスカウンタと読み出し用カウンタとを備える。ＦＩＦＯメモリ６２１には、これらのカウンタをそれぞれリセットする割込側リセット端子，読出側リセット端子、書込側の８ビットのデータバスと読出側の８ビットのデータバス、書込用のクロック端子、読出用のクロック端子が設けられている。
　このＦＩＦＯメモリ６２１を用い、電子制御装置５０１側のＣＰＵ５１０は、ＦＩＦＯ制御回路６２３を使って、マイクロプロセッサ６０１側にデータ転送を行なうことができる。読出制御回路６２０を用いたデータ転送がバイト単位を基本として行なわれ、バイト単位のデータ転送の度にマイクロプロセッサ６０１に割込要求信号を出してこれを通知するのに対して、ＦＩＦＯ制御回路６２３を用いたデータ転送は、ＦＩＦＯメモリ６２１の機能を生かして、複数バイトまとめて行なうことができる。データを電子制御装置５０１側からマイクロプロセッサ６０１側にデータを転送するには、電子制御装置５０１のＣＰＵ５１０は図３４に示す転送処理ルーチンを、カートリッジ５０３のマイクロプロセッサ６０１は図３５に示す処理ルーチンを、各々実行する。まず３４のフローチャートに示した処理ルーチンを説明する。
　電子制御装置５０１のＣＰＵ５１０が図３４に示したデータ転送処理ルーチンを起動すると、まず、図ＦＩＦＯ制御回路６２３のＦＩＦＯ書込回路６５４に属するレジスタＦＩＦＯＲＳＴを読み出す処理を行ない、書込側のアドレスカウンタをリセットする処理を行なう（ステップＳ７５０）。続いて、送り出すデータの数をカウントするために変数Ｎを値０にリセットする（ステップＳ７５５）。その後、（レジスタＦＩＦＯＷＲの先頭アドレス＋転送したいデータＤ×２）番地を読み出す処理を行なう（ステップＳ７６０）。このアドレスを読み出すと、読出制御回路６２０と同様に、ＲＯＭ６７１の所定の番地がアクセスされて（図３２参照）、ＣＰＵ５１０が転送しようとしたデータＤが出力され、これが図３０に示すバスＺ０ないしＺ７を介してラッチ６５７にラッチされる。
　続いて、ＦＩＦＯ制御回路６２３のレジスタＦＩＦＯＲＥＱを読み出してラッチ６５７に保持されたデータＤをＦＩＦＯメモリ６２１に転送する処理を行なう（ステップＳ７６５）。レジスタＦＩＦＯＲＥＱを読み出すと、ＦＩＦＯメモリ６２１の書込側のクロック端子に書込クロックが出力され、ラッチ６５７に保持されたデータＤが、ＦＩＦＯメモリ６２１の書込側アドレスカウンタが示す番地に書き込まえる。と同時にＦＩＦＯメモリ６２１内の書込側アドレスカウンタの内容は、値１だけインクリメントされる。こうして１バイトのデータを書き込むと、転送したデータ数を示す変数Ｎを値１だけインクリメントし（ステップＳ７７０）、変数Ｎが転送しようとするデータの総バイト数Ｘと等しくなったか否かの判断を行なう（ステップＳ７７５）。従って、転送したデータのバイト数Ｎがデータの総数Ｘに一致するまで、上述したステップＳ７６０ないしＳ７７５の処理を繰り返す。
　全データの転送が完了すると、ＣＰＵ５１０は、割込要求レジスタの一つ（ＡＭＤＩＮＴ１）をセットし、データの転送が完了したことをマイクロプロセッサ６０１側に通知し（ステップＳ７８０）、「ＮＥＸＴ」に抜けて本処理ルーチンを終了する。
　一方、マイクロプロセッサ６０１は、この割込要求ＡＭＤＩＮＴ１を受けて図３５にフローチャートを示すデータ受信割込ルーチンを起動する。このルーチンを起動すると、マイクロプロセッサ６０１は、まずＦＩＦＯ制御回路６２３のＦＩＦＯ読出レジスタ６５５に属するレジスタＲＤＲＳＴを読み出して、ＦＩＦＯメモリ６２１の読出側のアドレスカウンタをリセットする処理を行なう（ステップＳ８００）。続いて、受信したデータ数をカンウントするための変数Ｍに値０をセットする処理を行なう（ステップＳ８０５）。
　その後、ＦＩＦＯ読出レジスタ６５５に属するレジスタＦＩＲＣＬＫを読み込む処理を行ない（ステップＳ８１０）、読み取ったデータをＲＡＭ６１１ないし６１４の所定の領域に転送する処理を行なう（ステップＳ８１５）。レジスタＦＩＲＣＬＫを読み出すと、ＦＩＦＯメモリ６２１の読出側のクロック端子に読出クロックが出力され、その時の読出側アドレスカウンタの示す番地のデータＤが、読み出される。と同時にＦＩＦＯメモリ６２１内の読出側アドレスカウンタの内容は、値１だけインクリメントされる。なお、通常ＦＩＦＯ制御回路６２３を介して転送されるのは、ページ記述言語のプログラムであることから、受信されたデータは、直ちにＲＡＭの所定の領域に転送され、画像データの展開に備えられるのである。
　１バイトのデータを受信すると、変数Ｍを値１だけインクリメントし（ステップＳ８２０）、この変数Ｍが総バイト数Ｘに等しくなったか否かの判断を行なう（ステップＳ８２５）。従って、受信したデータのバイト数Ｍがデータの総数Ｘに一致するまで、上述したステップＳ８１０ないしＳ８２５の処理を繰り返す。
　全データの受信が完了したと判断されると、マイクロプロセッサ６０１は、データの読み込みの完了を示すコマンドをポーリング・コマンドレジスタ６４３に書き込む処理を行なう（ステップＳ６３０）。電子制御装置５０１側のＣＰＵ５１０は、このポーリング・コマンドレジスタ６４３の内容を読み取ることで、ＦＩＦＯ制御回路６２３によるデータ受信の完了を知ることができる。その後、マイクロプロセッサ６０１は、「ＲＮＴ」に抜けて本処理ルーチンを終了する。
　以上説明した処理により、大量のデータを効率よく転送することができる。転送されたデータは、データ転送制御部６０３のＲＡＭ６１１ないし６１４の所定の領域に保存され、マイクロプロセッサ６０１による処理を待つ。マイクロプロセッサ６０１は、電子制御装置５０１側から展開すべき印字データ（ページ記述言語により記述されたプログラム）を総て受け取ると、ＲＯＭ６０６ないし６０９に記載したページ記述言語のインタープリタを起動し、ＲＡＭ６１１ないし６１４の所定の領域に保存されたこの印字データを処理する。かかる処理により画像の展開がなされ、展開された結果は、ＲＡＭ６１１ないし６１４の所定の領域に画像データとして記憶される。
　Ｉ．ダブルバンク制御回路６２４の構成と働き
　画像の展開が完了して得られた画像データは、次に電子制御装置５０１側に転送され、そのＲＡＭ５１２に記憶され、所定のタイミングでレーザエンジン５０５により印刷されることになる。かかる画像データの転送を行なうのが、ダブルバンク制御回路６２４である。ダブルバンク制御回路６２４は、マイクロプロセッサ６０１側から電子制御装置５０１側に転送するものであり、３２バイト（１６ワード）のデータを蓄えるバンクを２セット備える。これをＡバンク，Ｂバンクと呼ぶが、両者はハードウェアとしては全く同一なので、Ａバンク側の構成例のみを図３６に示す。
　この各バンクは、そのアドレスおよびデータバスを、マイクロプロセッサ６０１側からと電子制御装置５０１側からとに切り換えられる構成になっており、図示するように、アドレスラインを選択するデータセレクタ６８１，６８２、２個一組で用いられデータバス（１６ビット幅）を選択する２組計４個のオクタルラインバッファ６８４ないし６８７、３２バイト分の記憶容量を有するＲＡＭ６９１，６９２、その他の構成ゲートであるオアゲート６９４，６９５およびインバータ６９６から構成されている。図３６では、３２バイト分の記憶容量を有するメモリチップを２個用いた構成としているが、単一のメモリチップの上位アドレスを切り換えることで実現しても差し支えない。
　データセレクタ６８１は、電子制御装置５０１側のアドレスバスＣＡＢの最下位４ビット（ＡＣ１ないしＡＣ４）と、マイクロプロセッサ６０１側のアドレスバスＡＡＢの下位の４ビット（Ａ２ないしＡ５）とを選択して出力する構成となっており、アドレスバスの選択は、セレクト端子Ｓに接続された信号ＡＤＤＭＵＸＡ（レジスタＡＤＤＭＵＸＡのビットｄ０）により行なわれる。データセレクタ６８２は、アドレスバスの選択に合わせて、ＲＡＭ６９１，６９２のリード・ライトの信号を切り換えるものであり、同じくセレクト端子Ｓに接続された信号ＡＤＤＭＵＸＡにより、いずれかの信号がＲＡＭ６９１，６９２のチップセレクト端子ＣＥ１，２、アウトプットイネーブル端子ＯＥに接続されるかを切り換えている。
　オクタルラインバッファ６４８，６８５をデータバスＤＢ２９に介装されたトライステートタイプのラインバッファであり、ゲート端子１Ｇ，２Ｇがロウレベルとなったとき、マイクロプロセッサ６０１側のデータバスＤＢ２９とＲＡＭ６９１，６９２のデータバスを接続し、マイクロプロセッサ６０１側からＲＡＭ６９１，６９２へのデータの書込が可能な状態とする。オクタルラインバッファ６８４，６８５のゲート端子１Ｇ，２Ｇには、信号／ＤＰＷＲ０Ａと信号ＡＤＤＭＵＸＡとを入力とするオアゲート６９４の出力が接続されている。信号／ＤＰＷＲ０Ａは、マイクロプロセッサ６０１側がＡバンクにデータを書き込もうとするときロウレベルになる信号である。従って、Ａバンクヘのデータの書込を行なうとして、予めレジスタＡＤＤＭＵＸＡのビットｄ０をロウレベルにしておけば、マイクロプロセッサ６０１側からＡバンクヘのデータの書込処理を行なうと、オクタルラインバヅファ６８４，６８５のゲートが開き、データバスＤＢ２９に出力されたデータは、ＲＡＭ６９１，６９２のデータバスに出力され、これに書き込まれる。
　一方、オクタルラインバッファ６８６，６８７は、そのゲート端子１Ｇ，２Ｇがロウレベルとなったとき、電子制御装置５０１側のデータバスＤＢ６８とＲＡＭ６９１，６９２のデータバスを接続し、ＲＡＭ６９１，６９２から電子制御装置５０１へのデータの読出が可能な状態とする。オクタルラインバッファ６８６，６８７のゲート端子１Ｇ，２Ｇには、信号／ＤＰＯＥ１Ａと信号ＡＤＤＭＵＸＡをインバータ６９６で反転した信号とを入力とするオアゲート６９５の出力が接続されている。信号／ＤＰＯＥ１Ａは、電子制御装置５０１側がＡバンクのデータを読み取ろうとするときロウレベルになる信号である。従って、Ａバンクのデータの読出を行なうとして、予めレジスタＡＤＤＭＵＸＡのビットｄ０をハイレベルにしておけば、電子制御装置５０１側からＡバンクに対する読出処理を行なうと、オクタルラインバッファ６８６，６８７のゲートが開き、ＲＡＭ６９１，６９２のデータバスに出力されたデータは、データバスＤＢ６８に出力される。
　かかるハードウェアを前提として、マイクロプロセッサ６０１が行なう画像データの転送処理と電子制御装置５０１のＣＰＵ５１０が行なうその受け取り処理とを説明する。図３７は、マイクロプロセッサ６０１が行なう画像データの転送開始処理ルーチンを示すフローチャートである。図示するように、マイクロプロセッサ６０１は、画像データの転送に先立って、ポーリング・コマンドレジスタ６４３に転送開始のコマンドをセットする（ステップＳ８５０）。
　電子制御装置５０１側のＣＰＵ５１０は、このポーリング・コマンドレジスタ６４３のコマンドを読み取って、図３８に示す応答処理ルーチンを実行する。即ち、電子制御装置５０１は、レーザプリンタ５００が印刷可能な状態にあるか否かの判断を行ない（ステップＳ８６０）、印刷できる状態にあると判断した場合には、割込要求レジスタの一つ（ＡＭＤＩＮＴ２）をセットし（ステップＳ８６５）、「ＮＥＸＴ」に抜けて本ルーチンを一旦終了する。印刷できる状態にない場合には、これをカートリッジ５０３のマイクロプロセッサ６０１に通知する処理を行なう（ステップＳ８７０）。印刷できない状態とは、例えばレーザエンジン５０５がまだウォーミングアップされていない状態、紙づまりなどが生じた状態など、画像データの転送を受けても印刷できない場合を言う。
　電子制御装置５０１側からの割込要求信号ＡＭＤＩＮＴ２を受け付けると、マイクロプロセッサ６０１は、図３９に示す画像データ転送割込処理ルーチンを起動する。この処理を起動すると、マイクロプロセッサ６０１は、まずレジスタＡＤＤＭＵＸＡのビットｄ０に値１を書き込む処理を行なう（ステップＳ９００）。このレジスタＡＤＤＭＵＸＡのビットｄ０が値１の場合には、図３６を用いて説明したように、Ａバンクを構成するＲＡＭ６９１，６９２のデータバスはマイクロプロセッサ６０１側のデータバスＤＢ２９側に接続され、電子制御装置５０１側からのアクセスはできない状態となる。
　続いて、マイクロプロセッサ６０１はＡバンクＤＰＷＲ０Ａに１６ワード（３２バイト）分のデータを転送する処理を行なう（ステップＳ９０２）。ＡバンクＤＰＷＲ０Ａへのデータの書込処理を行なうと、図３６に示した信号／ＤＰＷＲ０Ａがロウレベルとなり、オクタルラインバッファ６８４，６８５を介してデータがＲＡＭ６９１，６９２に書き込まれる。１６ワードのデータ転送が完了すると、マイクロプロセッサ６０１はレジスタＡＤＤＭＵＸＡのビットｄ０に値１を書き込み（ステップＳ９０４）、Ａバンクを構成するＲＡＭ６９１，６９２のデータバスを電子制御装置５０１のデータバスＤＢ６８に接続する。
　その後、マイクロプロセッサ６０１はポーリング・コマンドレジスタ６４３にＡバンクヘの転送の完了を知らせるコマンドデータを書き込む処理を行なう（ステップＳ９０６）。以上で、Ａバンクヘのデータの転送処理を完了し、マイクロプロセッサ６０１は、引き続きＢバンクについて上述した処理と同一の処理を実行する（ステップＳ９１０）。Ｂバンクヘのデータ転送が完了した場合には、マイクロプロセッサ６０１はポーリング・コマンドレジスタ６４３に、同様に転送が完了したことを知らせるコマンドデータを書き込む。こうしてカートリッジ５０３側からＡ，Ｂバンク、計３２ワード（６４バイト）のデータの転送が完了する。
　以上説明したマイクロプロセッサ６０１の処理に対して、電子制御装置５０１のＣＰＵ５１０は、図４０に示す画像データ受け取り処理ルーチンを実行する。即ち、ＣＰＵ５１０は、まずステータスレジスタ６４５のビットｄ３、即ちフラグＣＭＤＲＤを読み取り（ステップＳ９２０）、これが値０であるか否かの判断を行なう（ステップＳ９２５）。マイクロプロセッサ６０１側からポーリング・コマンドレジスタ６４３にコマンドデータが書き込まれた場合、このフラグＣＭＤＲＤは、値０にセットされるので、この時、ＣＰＵ５１０はポーリング・コマンドレジスタ６４３のコマンドデータを読み取る（ステップＳ９３０）。
　読み取ったコマンドデータをチェックし、Ａバンクのデータ転送が完了したことを示すコマンドデータであるか否かの判断を行ない（ステップＳ９３５）、違う場合には、その他の処理を実行する（ステップＳ９４０）。ポーリング・コマンドレジスタ６４３のコマンドデータがＡバンクのデータ転送の完了を示すものであった場合には、電子制御装置５０１はＡバンクＤＰＲＡＭＡ（図２４参照）の１６ワードを読み込む処理を行ない（ステップＳ９４５）、読み取ったデータをＲＡＭ５１２に転送する（ステップＳ９５０）。
　以上の処理によりＡバンクの１６ワードのデータの読み取りが完了するので、マイクロプロセッサ６０１から次の１６ワードの転送を許可すべく、電子制御装置５０１は、割込要求レジスタの一つ（ＡＭＤＩＮＴ２）をセットする。続いて、Ｂバンクについて上述したステップＳ９２０ないしＳ９５５の処理を実行する。即ち、Ｂバンクに対するマイクロプロセッサ６０１からのデータの転送が完了したことをポーリング・コマンドレジスタ６４３のコマンドデータにより判断すると、ＢバンクＤＰＲＡＭＢの１６ワードのデータを読み取り、これをＲＡＭ５１２に転送した後、割込要求レジスタの一つをセットして、マイクロプロセッサ６０１に対して割込要求を立てるのである。
　かかる割込要求を受けて、マイクロプロセッサ６０１は図３９に示した割込処理ルーチンを再度実行することになるから、マイクロプロセッサ６０１およびＣＰＵ５１０が両ルーチン（図３９，図４０）を実行することで、全画像データの転送が完了する。全画像データの転送後、新たな印字データを電子制御装置５０１側から受け取らなければ、マイクロプロセッサ６０１は、所定時間が経過すると、コントロールレジスタ６５０のレジスタＣＬＫＤＩＶに値１を書き込んで、自らの動作周波数を半分の１２．５ＭＨｚに切り換え、消費電力ひいては発熱量を低減する。
　Ｊ．画像データの印刷
　全画像データの転送を受けた電子制御装置５０１は、既述したダブルバッファ回路５２０およびレジスタ５１７を用いてレーザエンジン５０５と信号をやり取りしつつ、画像データによる印刷を行なう。電子制御装置５０１とレーザエンジン５０５との信号のやり取りを図４１に簡略に示した。この図を参照しつつ、印刷の概要について説明する。
　カートリッジ５０３から展開された後の画像データを受け取ると、電子制御装置５０１は、レーザエンジン５０５が印刷可能な状態か否かを問い合わせ、ウォーミングアップなどが完了して印刷可能な状態にあると判断すると、図４１に示すプリント信号をレジスタ５１７を介してレーザエンジン５０５に出力する。レーザエンジン５０５は、この信号を受けて、直ちに用紙搬送用のモータを起動する。これに同期して、感光ドラムの回転、帯電処理等が開始される。
　印刷される用紙が感光ドラムに対して所定距離だけ離間した位置に至ったとき、レーザエンジン５０５は用紙の先端を検出し、信号ＶＲＥＱをレジスタ５１７を介して電子制御装置５０１に出力する。電子制御装置５０１はこの信号ＶＲＥＱを受け取ると、所定時間、即ち感光ドラムがレーザビームによる潜像形成の開始される位置まで回転するのに必要とされる時間だけ待機してから、信号ＶＳＹＮＣをレジスタ５１７を介して出力する。レーザエンジン５０５はこの信号ＶＳＹＮＣを受けて、レーザビームの水平同期信号ＨＳＹＮＣをレジスタ５１７を介して出力する。この信号ＨＳＹＮＣは、１ライン分の画像データの読み取り開始を指示する信号に相当するので、レーザエンジン５０５は、この信号に同期して画像データをダブルバッファ回路５２０の一方のＲＡＭ５２０Ａもしくは５２０Ｂから読み取る。なお、トップマージンを形成する場合には、トップマージンに対応するライン数だけ、信号ＶＳＹＮＣを無視する制御が行なわれる。この制御はボトムマージンを形成する場合も同様である。
　と同時に、ＣＰＵ５１０はこの信号をカウントしつつ、必要な画像データをダブルバッファ回路５２０のＲＡＭ５２０ＡもしくはＲＡＭ５２０Ｂに転送する。レーザエンジン５０５が用紙後端を検出してから所定時間が経過するか、水平同期信号のカウント値が予め用紙サイズに合わせて設定された値に等しくなるかすると、ＣＰＵ５１０は、画像データのダブルバッファ画路５２０への転送を終了する。以上の処理により、１ページ分の画像データはレーザエンジン５０５に転送され、用紙にその画像が印刷される。
　Ｋ．第２実施例の効果
　以上説明した第２実施例によれば、第１実施例と同様の効果を奏する。しかも、本実施例では、ＡＳＩＣを用いているので、回路を小型化、簡略化することができる。更に、電子制御装置５０１側からデータ転送制御部６０３へのデータの転送を読出制御回路６２０とＦＩＦＯ制御回路６２３の２系統用意しているので、転送するデータの種別によりこれを使い分けて、効率よくデータ転送を行なうことができる。また、１系統が故障したとき、他の系統でこれを補うこともできる。
　本実施例では、電子制御装置５０１はカートリッジ５０３へのデータの転送の通知に割込を利用しているので、カートリッジ５０３のマイクロプロセッサ６０１は常時電子制御装置５０１側の動作を監視する必要がなく、マイクロプロセッサ６０１を効率よく動作させることができる。
　以上、本発明をプリンタに適用した実施例について説明したが、本発明は、プリンタヘの適用に限るものではなく、例えばワープロやパーソナルコンピュータ、あるいはワークステーションなどにも適用することができる。近年、こうしたコンピュータ関連機器は、拡張スロットはもとより、ＩＣカードといったカートリッジタイプの拡張装置が取付け可能となっていることが多い。こうした拡張スロットやＩＣカードなどを備えたワープロ、パーソナルコンピュータ等では、ここに本発明の付加制御装置を装着し、本体側のプロセッサの処理を、モニタコマンドなどで付加制御装置に内蔵したメモリに記憶した処理に移し、付加制御装置に備えられたプロセッサと共に情報を処理するものとすれば、情報処理機能の向上を図ることが容易である。更に、一旦制御を付加制御装置側に移してしまえば、処理の内容はいかようにも変更することができるから、既に販売した機器の機能の変更や向上、ワープロなど各種専用機におけるソフトのバージョンアップなどを実現することができる。
　このように、本発明は、プロセッサを用いたあらゆる装置、例えば車載の電装品、ファクシミリ、電話、電子手帳、電子楽器、電子カメラ、翻訳器、ハンディコピー、キャッシュディスペンサ、リモコン装置、電卓など、コネクタにより付加制御装置が接続可能なあらゆる情報処理装置に適用可能である。こうした情報処理装置では、本体側のプロセッサが付加制御装置を認識してその処理を付加制御装置側に用意したアドレスに移行する機能を備えていれば、本発明の付加制御装置および情報処理装置を実現することは容易である。かかる機能を備えていない場合でも、本体側プロセッサを付加制御装置に記憶した処理に移行させる手法は種々考えられる。
　６８００，６８０００系のプロセッサは、データを所定のアドレスから読み込む処理を行なう際、データバス上のデータが確立しているか否かをデータを出力する機器（スレーブ）がプロセッサに応答する信号ＤＴＡＣＫにより判断している。そこで、本体側のプロセッサが本体側に備えるＲＯＭに記憶した処理を実行中に、絶対番地へのジャンプ命令を実行しようとしたとき、絶対番地へのジャンプ命令の実行であることを付加制御装置側でインストラクションを解析して検出しておき、本体側の本来のＲＯＭがデータバスにジャンプ先の絶対番地を出力するタイミングより先に、付加制御装置側に内蔵したＲＯＭの実行アドレスをデータバスに出力すると共に信号ＤＴＡＣＫを本体側プロセッサに返し、強制的に付加制御装置内の所定アドレス以降に処理を移行させる構成が取り得る。一旦、処理が付加制御装置側のＲＯＭに移ってしまえば、その後の処理はいかようにも構成することができる。
　この例では、本体側のプロセッサが絶対アドレスヘのジャンプ命令を実行することを前提としているが、ジャンプ命令そのものも本体側のＲＯＭから読出していることに着目し、電源投入後最初にＲＯＭからインストラクションを読出すとき、該インストラクションの読出より先に、付加制御装置側からジャンプ命令に相当するコードをデータバスに載せると共に信号ＤＴＡＣＫを返す構成とすることも可能である。これらの手法では、信号ＤＴＡＣＫの競合という問題を生じる恐れはあるが、バスのタイミングを細かく解析すれば、実現可能である。
　また、以上説明した実施例では、付加制御装置は筐体内にプリント基板を収納し単体で取り扱い可能なカートリッジとして構成したが、拡張スロットに装着される基板単体の構成としても差しつかえない。また、複数のコネクタを占有してひとつの付加制御装置を実現するものであっても差しつかえない。更に、筐体自体をプリント基板として構成したものも、本発明の一態様として実現可能である。
　本発明は以上の実施例に何等限定されるものではなく、例えば、アウトラインフォントを内蔵したカートリッジにおいてプリンタ本体から文字のポイント数等のデータを受け取りその文字の指定ポイント数のビットイメージを生成してプリンタ本体に転送する構成や、プリンタ本体がインクジェットプリンタである構成など、本発明の要旨を逸脱しない範囲内において、種々なる態様で実施し得ることは勿論である。
　【産業上の利用可能性】
　本発明は、プロセッサを用いたあらゆる装置、例えば車載の電装品、ファクシミリ、電話、電子手帳、電子楽器、電子カメラ、翻訳器、ハンディコピー、キャッシュディスペンサ、リモコン装置、電卓など、コネクタにより付加制御装置が接続可能なあらゆる情報処理装置に適用可能である。これらに適用すれば、電子装置の機能を向上、追加もしくは変更することができ、既存の装置の有効利用を含めて、産業の広範な分野において、利用することができる。
（５７）【特許請求の範囲】
１）論理演算可能な第１のプロセッサと、前記第１のプロセッサが単体で実行する処理を記憶した単体処理記憶手段と、少なくとも外部からデータの読み込みが可能なバスを有するコネクタとを備えた電子装置に、前記コネクタを介して接続される付加制御装置であって、
　前記第１のプロセッサとは別個の処理を実行する第２のプロセッサと、
　前記第２のプロセッサが実行する処理手順を記憶した第２の記憶手段と、
　前記第２のプロセッサの処理に伴い前記電子装置内部の前記第１のプロセッサに所定の処理を実行させる処理手順を記憶した記憶手段を有する処理実行手段とを備え、
　前記付加制御装置における前記電子装置のコネクタとの接続部が、前記付加制御装置本体に対して屈曲もしくは回転可能に設けられた付加制御装置。
２）論理演算可能な第１のプロセッサと、前記第１のプロセッサが単体で実行する処理を記憶した単体処理記憶手段と、少なくとも外部からデータの読み込みが可能なバスを有するコネクタとを備えた電子装置に、前記コネクタを介して接続される付加制御装置であって、
　前記第１のプロセッサとは別個の処理を実行する第２のプロセッサと、
　前記第２のプロセッサが実行する処理手順を記憶した第２の記憶手段と、
　前記第２のプロセッサの処理に伴い前記電子装置内部の前記第１のプロセッサに所定の処理を実行させる処理手順を記憶した記憶手段を有する処理実行手段と、
　少なくとも前記第２のプロセッサが実装されたプリント基板と、
　前記プリント基板を収納する筐体を有し、
　単体で取扱い可能なカートリッジとして構成され、
　前記付加制御装置における前記電子装置のコネクタとの接続部が、前記付加制御装置本体に対して屈曲もしくは回転可能に設けられた付加制御装置。
３）論理演算可能な第１のプロセッサと、該プロセッサが単体で実行する処理を記憶した単体処理記憶手段と、少なくとも外部からデータの読み込みが可能なバスを有するコネクタとを備えた電子装置と、
　前記電子装置の前記コネクタに接続される付加制御装置と
　からなる情報処理装置であって、
　前記付加制御装置は、
　前記第１のプロセッサが実行する処理を記憶した第１の記憶手段と、
　前記第１のプロセッサとは別個の処理を実行する第２のプロセッサと、
　前記第２のプロセッサが実行する処理を記憶した第２の記憶手段とを備え、
　前記電子装置は、
　予め定められた手順により、前記第１のプロセッサの処理を、前記第１の記憶手段に記憶された処理手順に移行させる処理移行手段を備え、
　前記電子装置に前記付加制御装置を装着した状態で前記付加制御装置の機能をオン・オフする選択手段をケーブルに設けた情報処理装置。
４）論理演算可能な第１のプロセッサと、前記第１のプロセッサが単体で実行する処理を記憶した単体処理記憶手段と、少なくとも外部からデータの読み込みが可能なバスを有するコネクタとを備えた電子装置と、
　前記電子装置の前記コネクタに接続される付加制御装置と
　からなる情報処理装置であって、
　前記付加制御装置は、
　前記第１のプロセッサが実行する処理を記憶した第１の記憶手段と、
　前記第１のプロセッサとは別個の処理を実行する第２のプロセッサと、
　前記第２のプロセッサが実行する処理を記憶した第２の記憶手段とを備え、
　前記電子装置は、
　予め定められた手順により、前記第１のプロセッサの処理を、前記第１の記憶手段に記憶された処理手順に移行させる処理移行手段を備え、
　前記付加制御装置は、少なくとも前記第２のプロセッサが実装されたプリント基板を備え、該プリント基板を収納する筐体を有し、単体で取扱い可能なカートリッジとして構成され、
　前記電子装置には、前記カートリッジが装着されるスロットが形成され、
　前記電子装置に付加制御装置を装着した状態で前記付加制御装置の機能をオン・オフする選択手段をケーブルに設けた情報処理装置。
５）論理演算可能な第１のプロセッサと、前記第１のプロセッサが単体で実行する処理を記憶した単体処理記憶手段と、外部からデータの読み込みが可能なバスを有するコネクタとを備え、前記バスが電子装置側からみて読み込み専用のバスである電子装置に、前記コネクタを介して接続される付加制御装置であって、
　前記第１のプロセッサとは別個の処理を実行する第２のプロセッサと、
　前記第２のプロセッサが実行する処理手順を記憶した第２の記憶手段と、
　前記第２のプロセッサの処理に伴い前記電子装置内部の前記第１のプロセッサに所定の処理を実行させる処理手順を記憶した記憶手段を有する処理実行手段とを備え、
　前記第１のプロセッサと別個の処理を実行する前記第２のプロセッサは、前記第１のプロセッサと同一のプロセッサもしくは前記第１のプロセッサよりデータの処理速度が高いプロセッサである付加制御装置。
６）論理演算可能な第１のプロセッサと、前記第１のプロセッサが単体で実行する処理を記憶した単体処理記憶手段と、外部からデータの読み込みが可能なバスを有するコネクタとを備え、前記バスが電子装置側からみて読み込み専用のバスである電子装置に、前記コネクタを介して接続される付加制御装置であって、
　前記第１のプロセッサとは別個の処理を実行する第２のプロセッサと、
　前記第２のプロセッサが実行する処理手順を記憶した第２の記憶手段と、
　前記第２のプロセッサの処理に伴い前記電子装置内部の前記第１のプロセッサに所定の処理を実行させる処理手順を記憶した記憶手段を有する処理実行手段と、
　少なくとも前記第２のプロセッサが実装されたプリント基板を備え、
　前記プリント基板を収納する筐体を有し、単体で取扱い可能なカートリッジとして構成され、
　前記第１のプロセッサと別個の処理を実行する前記第２のプロセッサは、前記第１のプロセッサと同一のプロセッサもしくは前記第１のプロセッサよりデータの処理速度が高いプロセッサである付加制御装置。
７）論理演算可能な第１のプロセッサと、前記第１のプロセッサが単体で実行する処理を記憶した単体処理記憶手段と、少なくとも外部からデータの読み込みが可能なバスを有するコネクタとを備えた電子装置と、前記電子装置の前記コネクタに接続される付加制御装置とからなる情報処理装置であって、
　前記付加制御装置は、
　前記第１のプロセッサが実行する処理を記憶した第１の記憶手段と、
　前記第１のプロセッサとは別個の処理を実行する第２のプロセッサと、
　前記第２のプロセッサが実行する処理を記憶した第２の記憶手段と
　を備え、
　前記電子装置は、
　予め定められた手順により、前記第１のプロセッサの処理を、前記第１の記憶手段に記憶された処理手順に移行させる処理移行手段を備え、
　前記第１のプロセッサと別個の処理を実行する前記第２のプロセッサと前記第１のプロセッサとは同一である、もしくは前記第２のプロセッサは前記第１のプロセッサよりデータの処理速度が高いプロセッサである情報処理装置。
８）論理演算可能な第１のプロセッサと、該プロセッサが単体で実行する処理を記憶した単体処理記憶手段と、少なくとも外部からデータの読み込みが可能なバスを有するコネクタとを備えた電子装置と、前記電子装置の該コネクタに接続される付加制御装置とからなる情報処理装置であって、
　前記付加制御装置は、
　前記第１のプロセッサが実行する処理を記憶した第１の記憶手段と、
　前記第１のプロセッサとは別個の処理を実行する第２のプロセッサと、
　前記第２のプロセッサが実行する処理を記憶した第２の記憶手段と
　を備え、
　前記電子装置は、
　予め定められた手順により、前記第１のプロセッサの処理を、前記第１の記憶手段に記憶された処理手順に移行させる処理移行手段を備え、
　前記付加制御装置は、少なくとも第２のプロセッサが実装されたプリント基板を備え、前記プリント基板を収納する筐体を有し、単体で取扱い可能なカートリッジとして構成され、
　前記電子装置には、前記カートリッジが装着されるスロットが形成され、
　前記第１のプロセッサと別個の処理を実行する前記第２のプロセッサと前記第１のプロセッサとは同一である、もしくは前記第２のプロセッサは前記第１のプロセッサよりデータの処理速度が高いプロセッサである情報処理装置。