(57)【要約】  小型化に伴う抵抗素子の配線層同士の接近によってＥＳＤ破壊が生じることを未然に防止できるピエゾ抵抗型圧力センサを提供すること。本発明のピエゾ抵抗型圧力センサは、配列の両側の各半導体抵抗層（２０ａ，２０ｂ）をそれに隣り合う半導体抵抗層（２０ｃ）に対して相対的に長く形成することにより、特にＥＳＤを引き起こし易い配列の両側の各半導体抵抗層（２０ａ，２０ｂ）から延びる半導体配線接続層（２５（２６））の角部（Ｒ１（Ｒ４））とそれに最も近い半導体配線層（２１ｂ（２１ａ））の角部（Ｒ２（Ｒ３））とを離隔させるようにしている。
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【特許請求の範囲】
【請求項１】
シリコン基板に形成されたダイアフラムと、前記ダイアフラムの歪みに応じて抵抗値が変化する複数のピエゾ素子とを有するピエゾ抵抗型圧力センサにおいて、各ピエゾ素子は、ダイアフラムの表面に少なくとも３つの半導体抵抗層が所定の間隔で並列に配列され、これらの並列に配列される半導体抵抗層同士がそれよりも抵抗が低い半導体配線層によって電気的に直列に接続されるとともに、配列の両側の半導体抵抗層に対してそれよりも抵抗が低い半導体配線接続層が電気的に接続されることによって構成されており、前記半導体抵抗層のシート抵抗に対する前記半導体配線層のシート抵抗の比が０．０６〜０．２８である場合において、前記半導体配線層と前記半導体配線接続層との間の最短距離が５μｍ〜２０μｍであることを特徴とするピエゾ抵抗型圧力センサ。
【請求項２】
前記最短距離は、前記配列の両側の各半導体抵抗層から延びる半導体配線接続層の角部とそれに最も近い半導体配線層の角部との間の距離であることを特徴とする請求項１記載のピエゾ抵抗型圧力センサ。
【請求項３】
前記配列の両側の各半導体抵抗層がそれに隣り合う半導体抵抗層に対して相対的に長く形成されることにより、配列の両側の各半導体抵抗層から延びる半導体配線接続層の角部とそれに最も近い半導体配線層の角部とが離隔されることを特徴とする請求項１又は請求項２記載のピエゾ抵抗型圧力センサ。
【請求項４】
並列に配列される全ての半導体抵抗層は、互いに平行に対向する部分同士の長さが同一であり、配列の両側の各半導体抵抗層の一端は、その角部がそれに最も近い半導体配線層の角部から離れるように屈曲されていることを特徴とする請求項１又は請求項２記載のピエゾ抵抗型圧力センサ。
【請求項５】
シリコン基板に形成されたダイアフラムと、前記ダイアフラムの歪みに応じて抵抗値が変化する複数のピエゾ素子とを有するピエゾ抵抗型圧力センサにおいて、各ピエゾ素子は、ダイアフラムの表面に少なくとも３つの半導体抵抗層が所定の間隔で並列に配列され、これらの並列に配列される半導体抵抗層同士がそれよりも抵抗が低い半導体配線層によって電気的に直列に接続されるとともに、配列の両側の半導体抵抗層に対してそれよりも抵抗が低い半導体配線接続層が電気的に接続されることによって構成されており、並列に配列される全ての半導体抵抗層は、互いに平行に対向する部分同士の長さが同一であり、配列の両側の各半導体抵抗層の一端は、その角部がそれに最も近い半導体配線層の角部から離れるように屈曲されていることを特徴とするピエゾ抵抗型圧力センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、圧力センサに係わり、特に、ＭＥＭＳ技術を用いて形成されるピエゾ抵抗型圧力センサに関する。
【背景技術】
【０００２】
従来から、ＭＥＭＳ（微小電気機械システム：Micro  Electro  Mechanical  System）技術を用いて形成される圧力センサとしては、ダイアフラムの歪みに応じて抵抗値が変化するピエゾ素子を用いたピエゾ抵抗型圧力センサが知られている（例えば、特許文献１及び特許文献２参照）。【０００３】
そのようなピエゾ抵抗型圧力センサ１００は、例えば図５（ａ）に示されるように、ダイアフラム１０３の各縁部の略中央にピエゾ素子１１０が形成されて成る。また、図５（ｂ）に明確に示されるように、各ピエゾ素子１１０は、３つの半導体抵抗層１２０，１２１，１２２が間隔を開けて並設され、各半導体抵抗層１２０，１２１，１２２同士をそれよりも抵抗が低い半導体配線層１２５，１２６によって連結するミアンダ形状に形成される。また、ミアンダ状で形成された各ピエゾ素子１１０の両端には、低抵抗の半導体配線層１２３，１２４が接続される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開昭６１−２６７３７２号公報
【特許文献２】特開平１１−６８１１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、圧力センサ１００の小型化が進むにつれて、圧力センサを構成する配線層間の距離は短くなってくる。とりわけ、ピエゾ抵抗型圧力センサにおいては、ダイアフラムの歪みに応じてピエゾ素子の抵抗値が変化する原理上、半導体層の配置形態を変えることなく相似形のまま全体のサイズを小型化することが必要であり、そのため、サイズを縮小して配線を微細化すると、例えば１ｍｍ角サイズ（半導体層の幅１２μｍ）から０．５ｍｍ角サイズ（半導体層の幅９μｍ）へと微細化すると、配線層間が例えば４μｍ以下という著しく短い距離になる。したがって、回路に電圧を印加すると、電界分布が不均一となり、電界分布が高くなる領域でＥＳＤ（静電気放電）破壊が生じ易くなる。特に、高抵抗の半導体抵抗層１２１，１２２同士を接続する低抵抗の半導体配線層１２６の一方の角部Ｒ２と、高抵抗の半導体抵抗層１２０から延びる低抵抗の半導体配線層１２３の角部Ｒ１との間、及び、高抵抗の半導体抵抗層１２０，１２１同士を接続する低抵抗の半導体配線層１２５の一方の角部Ｒ３と、高抵抗の半導体抵抗層１２２から延びる低抵抗の半導体配線層１２４の角部Ｒ４との間でＥＳＤ破壊が起こり易くなるという問題がある。【０００６】
本発明は、かかる点に鑑みてなされたものであり、小型化に伴う抵抗素子の配線層同士の接近によってＥＳＤ破壊が生じることを未然に防止できる圧力センサを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明のピエゾ抵抗型圧力センサは、シリコン基板に形成されたダイアフラムと、前記ダイアフラムの歪みに応じて抵抗値が変化する複数のピエゾ素子とを有するピエゾ抵抗型圧力センサにおいて、各ピエゾ素子は、ダイアフラムの表面に少なくとも３つの半導体抵抗層が所定の間隔で並列に配列され、これらの並列に配列される半導体抵抗層同士がそれよりも抵抗が低い半導体配線層によって電気的に直列に接続されるとともに、配列の両側の半導体抵抗層に対してそれよりも抵抗が低い半導体配線接続層が電気的に接続されることによって構成されており、前記半導体抵抗層のシート抵抗に対する前記半導体配線層のシート抵抗の比が０．０６〜０．２８である場合において、前記半導体配線層と前記半導体配線接続層との間の最短距離が５μｍ〜２０μｍであることを特徴とする。【０００８】
この構成によれば、半導体抵抗層のシート抵抗に対する半導体配線層のシート抵抗の比が０．０６〜０．２８である場合において、半導体配線層と半導体配線接続層との間の最短距離が５μｍ〜２０μｍであるので、半導体層の配置形態を変えることなく相似形のまま全体のサイズを小型化しても（配線を微細化しても）、半導体配線接続層とそれに最も近い半導体配線層とを著しく近接させないで済み、したがって、電界分布を均一化して、ＥＳＤ破壊の発生を防止できる。【０００９】
本発明のピエゾ抵抗型圧力センサにおいては、前記最短距離は、前記配列の両側の各半導体抵抗層から延びる半導体配線接続層の角部とそれに最も近い半導体配線層の角部との間の距離であることが好ましい。【００１０】
本発明のピエゾ抵抗型圧力センサにおいては、前記配列の両側の各半導体抵抗層がそれに隣り合う半導体抵抗層に対して相対的に長く形成されることにより、配列の両側の各半導体抵抗層から延びる半導体配線接続層の角部とそれに最も近い半導体配線層の角部とが離隔されることが好ましい。この構成によれば、特にＥＳＤを引き起こし易い配列の両側の各半導体抵抗層から延びる半導体配線接続層の角部とそれに最も近い半導体配線層の角部とを離隔させることができる。【００１１】
本発明のピエゾ抵抗型圧力センサにおいては、並列に配列される全ての半導体抵抗層は、互いに平行に対向する部分同士の長さが同一であり、配列の両側の各半導体抵抗層の一端は、その角部がそれに最も近い半導体配線層の角部から離れるように屈曲されていることが好ましい。この構成によれば、全体として、配列の両側の各半導体抵抗層をそれに隣り合う半導体抵抗層に対して相対的に長く形成するので、さらに、素子抵抗（半導体抵抗層）の位置を変更せずに済み、有益である。【００１２】
なお、上記構成において、「長く形成」とは、電流の流れる方向に沿う長さを長く形成することを意味している。【００１３】
本発明のピエゾ抵抗型圧力センサは、シリコン基板に形成されたダイアフラムと、前記ダイアフラムの歪みに応じて抵抗値が変化する複数のピエゾ素子とを有するピエゾ抵抗型圧力センサにおいて、各ピエゾ素子は、ダイアフラムの表面に少なくとも３つの半導体抵抗層が所定の間隔で並列に配列され、これらの並列に配列される半導体抵抗層同士がそれよりも抵抗が低い半導体配線層によって電気的に直列に接続されるとともに、配列の両側の半導体抵抗層に対してそれよりも抵抗が低い半導体配線接続層が電気的に接続されることによって構成されており、並列に配列される全ての半導体抵抗層は、互いに平行に対向する部分同士の長さが同一であり、配列の両側の各半導体抵抗層の一端は、その角部がそれに最も近い半導体配線層の角部から離れるように屈曲されていることを特徴とする。
【発明の効果】
【００１４】
本発明のピエゾ抵抗型圧力センサは、シリコン基板に形成されたダイアフラムと、前記ダイアフラムの歪みに応じて抵抗値が変化する複数のピエゾ素子とを有し、各ピエゾ素子は、ダイアフラムの表面に少なくとも３つの半導体抵抗層が所定の間隔で並列に配列され、これらの並列に配列される半導体抵抗層同士がそれよりも抵抗が低い半導体配線層によって電気的に直列に接続されるとともに、配列の両側の半導体抵抗層に対してそれよりも抵抗が低い半導体配線接続層が電気的に接続されることによって構成されており、前記半導体抵抗層のシート抵抗に対する前記半導体配線層のシート抵抗の比が０．０６〜０．２８である場合において、前記半導体配線層と前記半導体配線接続層との間の最短距離が５μｍ〜２０μｍであるので、小型化に伴う抵抗素子の配線層同士の接近によってＥＳＤ破壊が生じることを未然に防止できる。
【図面の簡単な説明】
【００１５】
【図１】（ａ）は本発明の実施の形態に係るピエゾ抵抗型圧力センサの平面図であり、（ｂ）は（ａ）の側面図である。
【図２】本発明の実施の形態に係るピエゾ抵抗型圧力センサの回路図である。
【図３】図１の圧力センサの要部拡大平面図である。
【図４】図３の変形例に係る圧力センサの要部拡大平面図である。
【図５】（ａ）は従来の圧力センサの平面図であり、（ｂ）は（ａ）のＡ部の拡大図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態について、添付図面を参照して詳細に説明する。
図１は、本発明の実施の形態に係るピエゾ抵抗型圧力センサの平面図及び側面図であり、図２は、本発明の実施の形態に係るピエゾ抵抗型圧力センサの回路図である。
【００１７】
以下、「Ｐ＋型半導体層」、「Ｐ＋＋型半導体層」という用語を使用する。「Ｐ＋型半導体層」及び「Ｐ＋＋型半導体層」は共にシリコン基板に例えばホウ素をドープして成るＰ型半導体である。「Ｐ＋＋型半導体層」は「Ｐ＋型半導体層」に比べてドープ量が多く、「Ｐ＋型半導体層」でのドープ量（不純物濃度）は１０１８ｃｍ−３程度であり、一方、「Ｐ＋＋型半導体層」でのドープ量（不純物濃度）は１０２０ｃｍ−３程度である。また、「Ｐ＋＋型半導体層」の方が「Ｐ＋型半導体層」に比べて抵抗率が小さい。
【００１８】
図１に示すピエゾ抵抗型圧力センサ１は絶対圧検知用やゲージ圧検知用等として用いられる。図１に示すピエゾ抵抗型圧力センサ１は、例えば、ＳＯＩ（Silicon  on  Insulator）基板を用いて形成される。ＳＯＩ基板は、第１シリコン基板と第２シリコン基板とが酸化層（例えばＳｉＯ２）を挟んで積層された構成である。
【００１９】
第１シリコン基板２が上面側で、酸化層５を介して第２シリコン基板６が下面側であり、第２シリコン基板６にはキャビティ（凹部）が形成されており、キャビティ上の酸化層及び第１シリコン基板２によりダイアフラム３が形成されている。図１では、ダイアフラム３の領域を点線で示している。ダイアフラム３の周囲は第１シリコン基板２に圧力が作用しても歪みが生じない固定領域４である。
【００２０】
ダイアフラム３は平面視にて矩形状で形成される。ダイアフラム３の各縁部の略中央には、ピエゾ素子Ｂ〜Ｅが形成される。図１及び図２に示すように、第１ピエゾ素子Ｂと第２ピエゾ素子Ｃとが第１出力端子（出力パッド）１０を介して直列接続される。また、第３ピエゾ素子Ｄと第４ピエゾ素子Ｅとが第２出力端子（出力パッド）１１を介して直列接続される。
【００２１】
第１ピエゾ素子Ｂと第３ピエゾ素子Ｄは入力端子（入力パッド）１２を介して、及び、第２ピエゾ素子Ｃと第４ピエゾ素子Ｅはグランド端子（グランドパッド）１３を介して、それぞれ接続される。
【００２２】
図１に示すように、第１出力端子（出力パッド）１０、第２出力端子（出力パッド）１１、入力端子（入力パッド）１２、及び、グランド端子（グランドパッド）１３はいずれも固定領域４の表面に形成されている。
【００２３】
第１出力端子（出力パッド）１０、第２出力端子（出力パッド）１１、入力端子（入力パッド）１２、グランド端子（グランドパッド）１３、及び、各パッドから延出する接続配線は、ＡｌやＡｕ等の良導体のメッキ層やスパッタ層で形成される。
【００２４】
各ピエゾ素子Ｂ〜Ｅは、は、ダイアフラム３の表面に少なくとも３つの半導体抵抗層が所定の間隔で並列に配列され、これらの並列に配列される半導体抵抗層同士がそれよりも抵抗が低い半導体配線層によって電気的に直列に接続されるとともに、配列の両側の半導体抵抗層に対してそれよりも抵抗が低い半導体配線接続層が電気的に接続されることによって構成されている。
【００２５】
各ピエゾ素子Ｂ〜Ｅは、ダイアフラム３の表面にＰ＋型半導体層を備えて形成される。図１に示す実施の形態では、各ピエゾ素子Ｂ〜Ｅは、半導体抵抗層としての３本のＰ＋＋型半導体層２０（２０ａ，２０ｂ，２０ｃ）が間隔をおいて並設され、各Ｐ＋型半導体層２０が半導体配線層としてのＰ＋＋半導体層２１（２１ａ，２１ｂ）にて連結されたミアンダ形状で形成される。各Ｐ＋型半導体層２０は細長形状で形成される。
【００２６】
各ピエゾ素子Ｂ〜Ｅを構成するＰ＋型半導体２０の長手方向の向きは、ダイアフラム３が圧力を受けて歪んだときに第２ピエゾ素子Ｃ及び第３ピエゾ素子Ｄの抵抗値が大きくなるように、また、第１ピエゾ素子Ｂ及び第４ピエゾ素子Ｅの抵抗値が小さくなるように、規制されている。各ピエゾ素子Ｂ〜Ｅの抵抗値（歪みのないとき）は３ｋΩ〜７ｋΩ程度である。
【００２７】
図１に示すように、ミアンダ形状で形成された各ピエゾ素子Ｂ〜Ｅの両端には、Ｐ＋＋型半導体層からなる半導体配線接続層としての一対のＰ＋＋型配線層２５，２６が接続されている。各Ｐ＋＋型配線層２５，２６は、ブリッジ抵抗調整のためにアスペクト比が規制されている。一対のＰ＋＋型配線層２５，２６のうち、一方のＰ＋＋型配線層２５は、他方のＰ＋＋型配線層２６よりもダイアフラム３の端からダイアフラム３の中心方向へ離れた側のピエゾ素子Ｂ〜Ｅの端部に接続されるため引き出し長さが長くなる。また、図１のようにＰ＋＋型配線層２５の幅寸法はＰ＋＋型配線層２６の幅寸法よりも大きく形成されている。各Ｐ＋＋型配線層２５，２６の抵抗値は１２０Ω〜２５０Ω程度である。
【００２８】
図１に示すように、少なくとも一方のＰ＋＋型配線層２５の一部は、ダイアフラム３の表面に延出して形成されている。
【００２９】
図２に示すように、圧力を受けても歪まない固定領域４の表面には、第１ピエゾ素子Ｂと第２ピエゾ素子Ｃとの接続配線間及び第３ピエゾ素子Ｄと第４ピエゾ素子Ｅとの接続配線間にそれぞれ２個ずつＰ＋型半導体層を備えて構成され、各ピエゾ素子Ｂ〜Ｅと直列接続されるブリッジ抵抗調整用としての第１調整抵抗２８が形成されてもよい。各第１調整抵抗２８の抵抗値は３０Ω〜４０Ω程度である。
【００３０】
図２に示すように、第１出力端子（出力パッド）１０は、第１ピエゾ素子Ｂと一方の第１調整抵抗２８との接続配線間、第２ピエゾ素子Ｃと他方の第１調整抵抗２８との接続配線間、及び、各第１調整抵抗２８の接続配線間のそれぞれに設けられてもよい。すなわち、第１出力端子（出力パッド）１０は合計で３個設けられる。
【００３１】
また、図２に示すように、第２出力端子（出力パッド）１１は、第３ピエゾ素子Ｄと一方の第１調整抵抗２８との接続配線間、第４ピエゾ素子Ｅと他方の第１調整抵抗２８との接続配線間、及び、各第１調整抵抗２８の接続配線間のそれぞれに設けられてもよい。すなわち、第２出力端子（出力パッド）１１は合計で３個設けてもよい。
【００３２】
外部回路（図示しない）と、どの第１出力端子１０及び第２出力端子１１とを接続するかを、ブリッジ抵抗調整の観点から適宜選択できる。なお、いずれか一つの第１出力端子１０及び第２出力端子１１を選択する以外に、２つの出力端子１０，１１間を短絡させることで、その間に位置する第１調整抵抗２８を不使用にしてブリッジ抵抗調整を行なうこともできる。本実施形態では、第１出力端子１０及び第２出力端子１１の接続選択に基づくブリッジ抵抗調整では調整しきれない微調整を前述したＰ＋＋型配線層２５，２６のアスペクト比の調整によって行なっている。
【００３３】
更に本実施形態では、図２に示すように、圧力を受けても歪まない固定領域４の表面には、第２ピエゾ素子Ｃとグランド端子（グランドパッド）１３との接続配線間、及び、第３ピエゾ素子Ｄと入力端子（入力パッド）１２との接続配線間にそれぞれ１個ずつＰ＋型半導体層を備えて構成され、第２ピエゾ素子Ｃ及び第３ピエゾ素子Ｄと直列接続される温度特性調整用の第２調整抵抗３０が形成されてもよい。
【００３４】
図１及び図３に示す構成において、Ｐ＋型半導体層２０ａ〜２０ｃのシート抵抗に対するＰ＋＋型配線層２５，２６のシート抵抗の比が０．０６〜０．２８である場合において、Ｐ＋＋型配線層２５，２６とＰ＋＋半導体層２１ａ，２１ｂとの間の最短距離が５μｍ〜２０μｍである。この場合において、前記最短距離は、前記配列の両側の各Ｐ＋型半導体層から延びるＰ＋＋半導体層の角部とそれに最も近いＰ＋＋型配線層の角部との間の距離であることが好ましい。
【００３５】
この構成によれば、半導体層の配置形態を変えることなく相似形のまま全体のサイズを小型化しても（配線を微細化しても）、Ｐ＋＋半導体層とそれに最も近いＰ＋＋型配線層とを著しく近接させないで済み、したがって、電界分布を均一化して、ＥＳＤ破壊の発生を防止できる。
【００３６】
また、本実施の形態では、図３に明確に示されるように、各ピエゾ素子Ｂ〜Ｅは、前述したようにダイアフラム３の表面に並列に配列される半導体抵抗層２０ａ，２０ｂ，２０ｃ同士がそれよりも抵抗が低い半導体配線層２１ａ，２１ｂによって電気的に直列に接続されるとともに、配列の両側の半導体抵抗層２０ａ，２０ｂに対してそれよりも抵抗が低い半導体配線接続層２５，２６が電気的に接続された構成において、配列の両側の一方の半導体抵抗層２０ａがそれに隣り合う半導体抵抗層２０ｃに対して相対的に長く形成されることにより、配列の両側の一方の半導体抵抗層２０ａから延びる半導体配線接続層２５の角部Ｒ１とそれに最も近い半導体配線層２１ｂの角部Ｒ２とが離隔されるとともに、配列の両側の他方の半導体抵抗層２０ｂから延びる半導体配線接続層２６の角部Ｒ４とそれに最も近い半導体配線層２１ａの角部Ｒ３とが離隔されている。この場合、角部Ｒ１，Ｒ４と角部Ｒ２，Ｒ３との間の距離は、１４μｍ以上であることが好ましい。
【００３７】
上記構成によれば、配列の両側の各半導体抵抗層２０ａ，２０ｂをそれに隣り合う半導体抵抗層２０ｃに対して相対的に長く形成することにより、特にＥＳＤを引き起こし易い配列の両側の各半導体抵抗層２０ａ，２０ｂから延びる半導体配線接続層２５（２６）の角部Ｒ１（Ｒ４）とそれに最も近い半導体配線層２１ｂ（２１ａ）の角部Ｒ２（Ｒ３）とを離隔させるようにしているため、半導体層の配置形態を変えることなく相似形のまま全体のサイズを小型化しても（配線を微細化しても）、前記角部Ｒ１，Ｒ２（Ｒ３，Ｒ４）同士を著しく近接させないで済み、したがって、電界分布を均一化して、ＥＳＤ破壊の発生を防止できる。
【００３８】
図４は、前述した実施の形態の変形例を示している。本変形例では、並列に配列される全ての半導体抵抗層２０ａ，２０ｂ，２０ｃの互いに平行に対向する部分同士の長さを同一にし、配列の両側の各半導体抵抗層２０ａ（２０ｂ）の一端をその角部Ｒ１（Ｒ４）がそれに最も近い半導体配線層２１ｂ（２１ａ）の角部Ｒ２（Ｒ３）から離れるように屈曲する（屈曲部５０）ことにより、全体として、配列の両側の各半導体抵抗層２０ａ，２０ｂをそれに隣り合う半導体抵抗層２０ｃに対して相対的に長く形成するようにしている。この場合には、上記作用効果に加え、素子抵抗（半導体抵抗層）の位置を変更せずに済み、有益である。この場合、角部Ｒ１，Ｒ４と角部Ｒ２，Ｒ３との間の距離が１４μｍ以上、半導体抵抗層２０の長さが２０μｍ〜３０μｍであることが好ましい。
【００３９】
なお、本発明は上記実施の形態に限定されず、その要旨を逸脱しない範囲で種々変形して実施できる。例えば、上記実施の形態では、半導体抵抗層が３つであったが、半導体抵抗層の数はそれに限定されず、４つ以上であっても構わない。
【００４０】
本出願は、２００９年１月６日出願の特願２００９−００１０１０に基づく。この内容はすべてここに含めておく。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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