【事件の表示】
　特許第３０８７９１０号「伝送用データのフォーマット方法および装置」の請求項１ないし１９に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３０８７９１０号の請求項１ないし４、５ないし１６、１７ないし１９に係る特許を維持する。
【理　由】
１．手続きの経緯
　特許題３０８７９１０号の請求項１〜４、５〜１６、１７〜１９にかかる発明は、平成５年１月１９日に特許出願され、平成１２年７月１４日にその特許権の設定登録がなされ、その後、ノキア・ジャパン株式会社より特許異議の申立がなされ、取消しの理由が通知され、その指定期間内である平成１３年１２月２５日に訂正請求がなされたものである。
　
２．訂正の適否についての判断
（１）訂正の内容
　　ア．訂正事項ａ
　　　特許請求の範囲の請求項１の「前記データフレームにおける」を「前記データフレーム中に」と訂正する（２カ所）。
　　イ．訂正事項ｂ
　　　特許請求の範囲の請求項５の「変調されたを送信する」を「変調されたデータフレームを送信する」と訂正する。
　　ウ．訂正事項ｃ
　　　特許請求の範囲の請求項１７の「前記第１のデータタイプ」を「第１のデータタイプ」と訂正する。
（２）訂正の目的の適否、新規事項の有無及び拡張・変更の存否
　　上記訂正事項ａ、ｂ、ｃは、それぞれ不明瞭な記載を明りょうな記載に訂正するものであって、明りょうでない記載の釈明を目的とした明細書の訂正に該当し、いずれも、新規事項の追加に該当せず、実質的に特許請求の範囲を拡張または変更するものではない。
（３）むすび
　したがって、上記訂正は、特許法第１２０条の４第２項及び同条第３項で準用する第１２６条第２項及び第３項の規定に適合するので、当該訂正を認める。
　
３．特許異議申立についての判断
（１）申立の理由の概要
　　申立人ノキア・ジャパン株式会社は、請求項１〜４、１７〜１９に係る発明は、甲第１号証（Ｒｅｃｏｍｍｅｎｄａｔｉｏｎ　ＧＳＭ　０５．０１）、甲第２号証（Ｒｅｃｏｍｍｅｎｄａｔｉｏｎ　ＧＳＭ　０５．０３）をもとに容易に発明することができたものであり、請求項５〜１６に係る発明は、甲第１〜２号証、および甲第３号証（特開平２−２８２３００号公報）、甲第４号証（特開平２−３０９４００号公報）をもとに容易に発明することができたものであり、特許法第２９条第２項の規定により、特許を受けることができなものであるから、特許を取り消すべきと主張している。
（２）本件の請求項１〜４、５〜１６、１７〜１９に係る発明
　　上記２．で示したように上記訂正が認められるから、本件の請求項１に係る発明（以下、「本件第１発明」という。）、請求項５に係る発明（以下、「本件第２発明」という。）、請求項１７に係る発明（以下、「本件第３発明」という。）は、上記訂正請求に係る訂正明細書の特許請求の範囲の請求項１、５、１７それぞれに記載された事項により特定されるとおりの以下のものである。
請求項１「デジタルデータが予め選択された時間長のデータフレームで伝送されるデジタル通信システムにおいて、各データフレーム中のデジタルデータの形成方法において、複数の予め定められたビットカウントの１つに対応するビットカウントを有する第１のデータタイプの１組のデータビットのセットを供給するステップと、ビットカウントが前記複数の予め定められたビットカウントの中の最高のビットカウントまたはその次に高いビットカウントであるとき、前記第１のデータタイプのデータビットのセットに対する１組のパリティチェックビットのセットを生成するステップと、前記ビットカウントが最高のビットカウントまたはその次に高いビットカウントである場合に、前記データフレーム中に前記第１のデータタイプの前記データビットと、前記パリティチェックビットと、前記テールビットの各セットをその順序で供給するステップと、そうでない場合に、前記データフレーム中に前記第１のデータタイプの前記データビットおよび前記テールビットの各セットをその順序で供給するステップとを有することを特徴とするデータフレーム中のデジタルデータ形成方法。」（第１発明）
請求項５「複数のデジタルデータタイプの形態の情報を転送するための通信システムにおいて、少なくとも第１のタイプのデジタルデータおよび第２のタイプのデジタルデータに応答して１組のデータビットのセットを含むデータフレームを生成するフォーマット手段と、フォーマット手段に接続され、データビットのセット中の第１のデータタイプのデータビットの特定のビットカウントに応答してデータビットのセットに対するパリティチェックビットを発生し、予め定められたフレーム終端フォーマットにしたがってテールビットを発生する発生手段と、データビットのセットが第１のデータタイプのデータビットの特定のビットカウントを含むときデータビットと、パリティチェックビットと、テールビットとの各セットをその順序でデータフレームを供給する手段と、発生手段に接続され、変調手段にしたがってデータフレームを変調することにより変調されたデータフレームを生成する変調手段と、この変調手段に接続され、変調されたデータフレームを送信する送信手段とを具備していることを特徴とする通信システム。」（第２発明）
請求項１７「データフレームを変調し、順方向および逆方向チャンネルにより送信するセルラ通信システムにおいて、各データフレームがそれぞれ１以上のデータタイプのデータビットを含むトラフィックデータビットのセットを含むデータフレームを発生する手段と、データフレームを発生する手段に接続されたビット発生手段をとを具備し、前記ビット発生手段は、特定のフレームビット速度を有する各データフレームに対するデータビットのタイプを示すモードビットを発生し、第１のデータタイプのデータビットが最高のビットカウントまたはその次に高いビットカウントを有している各データフレームに対してのみパリティチェックビットを発生し、予め定められたフレーム終端フォーマットにしたがってテールビットを発生し、最高のビットカウントまたはその次に高いビットカウントを有する各フレームに対して前記モードビット、前記トラフィックデータビットのセット、前記パリティチェックビット、及び前記テールビットをその順序で生成し、全ての他のフレームに対しては前記トラフィックデータビットのセットおよび前記テールビットをそれぞれの順序で生成することを特徴とするデータフレームを生成するための組み合わせシステム。」（第３発明）
（３）刊行物に記載の発明
　特許異議申立人が証拠として提示した刊行物には、それぞれ、以下のような発明が記載されている。
　刊行物１：Ｒｅｃｏｍｍｅｎｄａｔｉｏｎ　ＧＳＭ　０５．０１
　　第１０頁のＲＥＦＥＲＥＮＣＥ　ＣＯＮＦＩＧＵＲＡＴＩＯＮの図には「ブロック符号化、畳み込み符号化及びインターリーブ操作のブロック」が記載されている。また、８頁の表には「各チャンネル形式におけるデータビット数、パリティビット数、テールビット数」が記載されている。さらに第６頁第１〜３行には「ＦＡＣＣＨは、それが関連するＴＣＨのバーストの情報のビットの前半（８個連続するＴまたはｔフレーム）を占める。」旨記載されている。
　刊行物２：Ｒｅｃｏｍｍｅｎｄａｔｉｏｎ　ＧＳＭ　０５．０３
　　第２頁下から９〜７行には、「ほとんどのチャネルは４５６ビットの符号かビットのブロックであるという点において共通の構造を使用する」旨記載され、第５頁の３．１．１には、「ＦＣＨ／ＦＳのクラスＩの１８２ビットの内の最初の５０ビットから３ビットのパリティが生成されさらに４ビットのテールビットが付加されて１８９ビットになる」旨記載され、第１１頁の３．６．２には「ＴＣＨ／ＦＳの７２ビットのに対してはパリティが生成されず、４ビットのテールビットが付加される」旨が記載され、第１４頁の４．２．２には、「ＦＡＣＣＨが４．１．２の方法でブロック符号化される」旨記載されている。
　刊行物３：特開平２−２８２３００号公報および、
　刊行物４：特開平２−３０９４００号公報
　可変長フレーム型ボコーダが記載されている。
（４）対比・判断
ａ．本件第１発明について
　本件第１発明と上記刊行物１に記載の発明とを対比すると、刊行物１に記載の発明は、マルチフレーム構造の１フレームがどのようなものであるか不明であり、本件第１発明を特定する事項の「あらかじめ選択された時間長のデータフレーム」であるという構成を備えていない。さらに、「第１のデータタイプの最高のビットカウントまたはその次に高いビットカウントであるときにデータビット、パリティチェックビット、テールビットを供給し、そうでない場合には、データビット、テールビットを供給する」点については、刊行物１においては、同一のデータタイプである音声のＴＣＨ／ＦＳ、データのＴＣＨ／、制御信号のＦＡＣＣＨｓ等それぞれの中で、最高およびその次のビットカウントについてとそれ以外について比較すると、音声のＴＣＨ／ＦＳは２種類しか定義されておらず、データのＴＣＨ／はすべてパリティがなく、制御信号は、すべてにパリティを含んでいることより、本件第１発明と構成において相違する。また、これらデータタイプの違うものをまとめて扱って議論したとしても、ビットカウントの少ないもの（例えばＲＡＣＨ等）において、パリティビットがあり、ビットカウント数が上位２つのものにパリティビットを付けるという本件第１発明の構成を当業者が容易に想起し得たものとはいえない。また刊行物２についても同様にビットカウント数が上位２つのものにパリティビットをつけるという、本件第１発明の構成は、記載も示唆もされていない。したがって、本件第１発明は上記刊行物１及び２に記載のものから容易に発明をすることができたのものとはいえない。また、請求項２〜４に係る発明は、本件第１発明を技術的にさらに限定するものであるから、上記刊行物１〜２に記載のものから容易に発明をすることができたものとはいえない。
ｂ．本件第２発明について
　本件第２発明と上記刊行物１に記載の発明とを対比すると、刊行物１に記載の発明は、刊行物１の第６頁第１〜３行の記載より見て、「複数のデータフレームのいずれかに第１のデータタイプ及び第２のデータタイプが供給されるもの」であって、本件第２発明の「１つのフレーム中に第１のタイプのデジタルデータ及び第２のタイプのデジタルデータに応答して１組のデータビットのセットを含む」という構成は、記載も示唆もされていない。そしてこの点は、刊行物２〜４にも記載も示唆もない。したがって、本件第２発明は上記刊行物１〜４に記載のものから容易に発明をすることができたのものとはいえない。また、請求項６〜１６に係る発明は、本件第２発明を技術的にさらに限定するものであるから、上記刊行物１〜４に記載のものから容易に発明をすることができたものとはいえない。
ｃ．本件第３発明について
　本件第３発明と上記刊行物１及び２に記載の発明とを対比すると、本件第３発明の構成要件である、「第１のデータタイプの最高のビットカウントまたはその次に高いビットカウントであるときにのみデータビット、パリティチェックビット、テールビットを生成し、そうでない場合には、データビット、テールビットを生成する」点については、刊行物１，２においては、同一のデータタイプである音声のＴＣＨ／ＦＳ、データのＴＣＨ／、制御信号のＦＡＣＣＨｓ等それぞれの中で、最高およびその次のビットカウントについてとそれ以外について比較すると、音声のＴＣＨ／ＦＳは２種類しか定義されておらず、データのＴＣＨ／はすべてパリティがなく、制御信号は、すべてにパリティを含んでいることより、本件第３発明と構成において相違する。また、これらデータタイプの違うものをまとめて扱って議論したとしても、ビットカウントの少ないもの（例えばＲＡＣＨ等）において、パリティビットがあり、ビットカウント数が上位２つのものにパリティビットを付けるという本件第３発明の構成を容易に想起し得たものとはいえない。したがって、本件第３発明は上記刊行物１及び２に記載のものから容易に発明をすることができたのものとはいえない。また、請求項１８〜１９に係る発明は、本件第３発明を技術的にさらに限定するものであるから、上記刊行物１〜２に記載のものから容易に発明をすることができたものとはいえない。
（５）むすび
　以上のとおりであるから、特許異議申立の理由及び証拠によっては、本件請求項１〜１９に係る特許を取り消すことができない。
　また、他に本件請求項１〜１９に係る特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１４年２月１３日（２００２．２．１３）
【訂正の要旨】
訂正の要旨
訂正事項ａ
　明りょうでない記載の釈明を目的として、特許請求の範囲の請求項１の記載について、「前記データフレームにおける」とあるのを、「前記データフレーム中に」と訂正する。
訂正事項ｂ
　明りょうでない記載の釈明を目的として、特許請求の範囲の請求項５の記載について、「変調されたを送信する」とあるのを、「変調されたデータフレームを送信する」と訂正する。
訂正事項ｃ
　明りょうでない記載の釈明を目的として、特許請求の範囲の請求項１７の記載について、「前記第１のデータタイプ」とあるのを、「第１のデータタイプ」と訂正する。
（５４）【発明の名称】
伝送用データのフォーマット方法および装置
【発明の詳細な説明】
　発明の背景
Ｉ．発明の分野
　本発明は伝送用データの組織化に関する。特に、本発明はボコーダデータ、非ボコーダデータおよび伝送用の信号データをフォーマットする新しい改良された方法および装置に関する。
ＩＩ．関連技術の説明
　デジタル通信の分野において、種々の構造の伝送用デジタルデータが使用されている。データビットは、通信媒体による転送に一般的に使用されるフォーマットにしたがって組織化される。
　したがって、本発明の目的は、構成された形態で通信される種々のタイプのデータおよび種々の速度のデータの通信を容易にするデータフォーマットを提供することである。
　発明の要約
　本発明は、伝送媒体による通信のためにデジタルデータをフォーマットする新しい改良された方法およびシステムを提供する。
　通信システムにおいて、利用者間におけるデータの全ての通信を可能にするデータフォーマットを使用することが重要である。種々の速度で種々のタイプのデータを通信することが所望される符号分割多重アクセス（ＣＤＭＡ）通信システムのような通信システムにおいて、予め定められた構造内において最大のフレキシビリティを可能にするデータフォーマットが選択されなければならない。さらに、リソースを最大にするために、異なるタイプのデータが一緒に組織化されることを可能にするフォーマットの共有を行うことが望ましい。このような状況において、対応したタイプおよび速度に応じて容易に抽出されることが可能であるようにデータを構成する必要がある。
　本発明によると、デジタルデータが予め選択された時間長のデータフレームで伝送されるデジタル通信システムにおける各データフレーム中のデジタルデータの形成方法が提供される。その方法においては、複数の予め定められたビットカウントの１つに対応するビットカウントを有する第１のデータタイプの１組のデータビットのセットを供給し、ビットカウントが複数の予め定められたビットカウントの中の最高のビットカウントまたはその次に高いビットカウントであるとき、第１のデータタイプのデータビットのセットに対する１組のパリティチェックビットのセットを生成し、予め定められたフレーム終端フォーマットにしたがってテールビットのセットを生成し、ビットカウントが最高のビットカウントまたはその次に高いビットカウントである場合に、データフレームにおける第１のデータタイプのデータビットと、パリティチェックビットと、テールビットの各セットをその順序で供給し、そうでない場合には、データフレームにおける第１のデータタイプのデータビットおよびテールビットの各セットをその順序で供給することを特徴とする。
　本発明の別の特徴によると、複数のデジタルデータタイプの形態の情報を転送するための通信システムが提供され、そのシステムにおいては、少なくとも第１のタイプのデジタルデータおよび第２のタイプのデジタルデータに応答して１組のデータビットのセットを含むデータフレームを生成するフォーマット手段と、このフォーマット手段に接続され、データビットのセット中の第１のデータタイプのデータビットの特定のビットカウントに応答してデータビットのセットに対するパリティチェックビットを発生し、予め定められたフレーム終端フォーマットにしたがってテールビットを発生する発生手段と、データビットのセットが第１のデータタイプのデータビットの特定のビットカウントおよびテールビットを含むときデータビットおよびパリティチェックビットの各セットをその順序でデータフレームを供給する手段と、発生手段に接続され、変調手順にしたがってデータフレームを変調することにより変調されたデータフレームを生成する変調手段と、この変調手段に接続され、変調されたを送信する送信手段とを具備していることを特徴とする。
　本発明の実施形態においては、データはボコーダデータまたは異なるタイプの非ボコーダデータとして提供される。データは、予め定められた伝送期間のフレームに構成される。データフレームは、データに応じていくつかのデータ速度のうちの１つであるように構成される。ボコーダデータはいくつかのデータ速度のうちの１つで提供され、予め定められたフォーマットにしたがってフレームに構成される。フレームは、最高のフレームデータ速度であるようにボコーダデータの非ボコーダデータとの共有によりフォーマットされてもよい。非ボコーダデータはやはり最高のフレーム速度であるように構成されてもよい。付加的な制御データは伝送および受信時の回復の種々のアスペクトを支持するようにデータフレーム内に与えられてもよい。
　図面の簡単な説明
　本発明の特徴、目的および利点は以下の詳細な説明および同じ参照符号が一貫して対応した素子を示した図面から明らかになるであろう。
　図１は、トランシーバの送信部分の一例を示したブロック図である。
　図２ａ乃至図２ｈは、種々のデータ速度、タイプおよびモードに対するフレームデータフォーマットを示した一連の図である。
　図３は、図１のＣＲＣおよびテールビット発生器の例示的な回路構造を示した図である。
　図４ａ乃至図４ｅは、データのフレームをフォーマットするフローチャートである。
　図５ａ乃至図５ｄは、９．６，４．８，２．４および１．２ｋｂｐｓの各伝送データ速度に対するインターリーバアレイにおけるコードシンボルの順序付けを一連のチャートで示す。
　図６は、各エンコーダシンボルグループに対応したウォルシュ（Ｗａｌｓｈ）シンボルを示したチャートである。
　図７は、図１の長コード発生器を示したブロック図である。
　図８ａ乃至図８ｃは、種々のチャンネルタイプに対する長コードマスクを示した一連の図である。
　図９は、図１のデジタルフィルタの周波数応答を示したグラフである。
　好ましい実施例の詳細な説明
　図面を参照すると、図１はＣＤＭＡモービルステーショントランシーバまたはＰＣＮ送受話器の送信部分１０の１実施例を示す。ＣＤＭＡセル通信システムにおいて、順方向ＣＤＭＡチャンネルは、セルベースステーションからモービルステーションに情報を伝送するために使用される。反対に、逆方向ＣＤＭＡチャンネルはモービルステーションからセルベースステーションに情報を伝送するために使用される。モービルステーションからの信号の通信は、アクセスチャンネルまたはトラフィックチャンネル通信の形態において特徴付けられる。アクセスチャンネルは、呼び発生源、頁に対する応答および登録等の短い信号メッセージに対して使用される。トラフィックチャンネルは、（１）典型的に利用者スピーチを含む１次的トラフィック、または（２）典型的に利用者データを含む２次的トラフィック、または（３）命令および制御信号のような信号トラフィック、または（４）１次的トラフィックおよび２次的トラフィックの組合せ、または（５）１次的トラフィックおよび信号トラフィックの組合せを通信するために使用される。
　送信部分１０は、データが９．６ｋｂｐｓ，４．８ｋｂｐｓ，２．４ｋｂｐｓまたは１．２ｋｂｐｓの各データ速度で逆方向ＣＤＭＡチャンネルで伝送されることを可能にする。逆方向トラフィックチャンネルの伝送はこれらのデータ速度のいずれであってもよく、一方アクセスチャンネルの伝送は４．８ｋｂｐｓデータ速度である。逆方向トラフィックチャンネルの伝送デューティサイクルは、伝送データ速度により変化する。特に、各速度に対する伝送デューティサイクルは表Ｉに与えられている。伝送のデューティサイクルはデータ速度と共に比例的に変化するため、実際のバースト伝送速度は１秒当り２８，８００個のコードシンボルに固定される。６個のコードシンボルは伝送のために６４個のウォルシュシンボルのうちの１つとして変調されるため、ウォルシュシンボル伝送速度は結果的に３０７．２ｋｃｐｓの固定されたウォルシュチップ速度を生じさせる１秒当り４８００個のウォルシュシンボルに固定される。
　逆方向ＣＤＭＡチャンネルで伝送される全てのデータは、伝送前にコンボリューション状にエンコードされ、ブロックインターリーブされ、６４−ａｒｙ変調によって変調されて直接シーケンスＰＮ拡散される。表Ｉはさらに逆方向ＣＤＭＡチャンネルでの種々の伝送速度に対するデータおよびシンボルに対する関係および速度を定めている。数表記は、伝送速度が４．８ｋｂｐｓに固定されることを除いてアクセスチャンネルに対して同じであり、デューティサイクルは１００％である。ここにおいて以下説明するように、逆方向ＣＤＭＡチャンネルで伝送される各ビットは、速度１／３コードを使用して渦巻状にエンコードされる。したがって、コードシンボル速度は常にデータ速度の３倍である。直接シーケンス拡散関数の速度は、各ウォルシュチップが正確に４個のＰＮチップによって拡散されるように１．２２８８ＭＨｚに固定される。
　送信ポート１０は、１次トラフィックが存在するモードで機能した場合にスピーチおよび、または背景雑音等の音響信号をデジタル信号として伝送媒体によって通信する。音響信号のデジタル通信を容易にするために、これらの信号は良く知られた技術によってサンプルされ、デジタル化される。例えば、図１において音はマイクロフォン１２によってアナログ信号に変換され、その後コーデック１４によってデジタル信号に変換される。コーデック１４は典型的に標準方式の８ビット／μ法則フォーマットを使用してアナログデジタル変換処理を可能にする。その代わりに、アナログ信号は均一なパルスコード変調（ＰＣＭ）フォーマットで直接デジタル形態に変換されてもよい。１実施例において、コーデック１４は８ｋＨｚのサンプリングを使用して、６４ｋｂｐｓのデータ速度を実現するようなサンプリング速度で８ビットサンプルの出力を供給する。
　８ビットサンプルはコーデック１４からボコーダ１６に出力され、このボコーダにおいてμ法則／均一コード変換処理が行われる。ボコーダ１６において、サンプルは各フレームが予め定められた数のサンプルからなる入力データのフレームに組織化される。ボコーダ１６の好ましい実施例において、各フレームは８ｋＨｚのサンプリング速度のスピーチの１６０個のサンプルまたは２０ミリ秒からなる。別のサンプリング速度およびフレーム寸法が使用されてもよいことを理解すべきである。スピーチサンプルの各フレームはボコーダ１６によってエンコードされる可変速度であり、結果的なパラメータデータが対応したデータパケットにフォーマットされる。その後、ボコーダデータパケットは伝送フォーマット化するためにマイクロプロセッサ１８および関連した回路に出力される。マイクロプロセッサ１８は、一般に技術的に知られているようにプログラム指令メモリにより含まれるプログラム指令、データメモリ並びに適切なインターフェイスおよび関連した回路を含む。
　ボコーダ１６の好ましい構成は、コード化されたスピーチデータにおいて可変速度を与えるようにコード励起線形予測（ＣＥＬＰ）コーディング技術の１形態を使用する。線形予測コーダ（ＬＰＣ）解析は一定数のサンプルに関して行われ、ピッチおよびヒードブック探索は伝送速度に応じて変化する数のサンプルに関して行われる。このタイプの可変速度ボコーダは、１９９１年６月１１日に出願され、本出願人に譲渡された本出願人の米国特許出願第０７／７１３，６６１号明細書に記載されている。ボコーダ１６は適用特定集積回路（ＡＳＩＣ）またはデジタル信号プロセッサ中に構成されてもよい。
　この可変速度ボコーダにおいて、スピーチ解析フレームは長さが２０ミリ秒であり、抽出されたパラメータが１秒当り５０倍のバーストでマイクロプロセッサ１８に出力されることを意味する。さらに、データ出力の速度はほぼ８ｋｂｐｓから４ｋｂｐｓ、２ｋｂｐｓおよび１ｋｂｐｓに変化する。
　速度１として示された全速度では、ボコーダとマイクロプロセッサとの間のデータ伝送は８．５５ｋｂｐｓ速度である。全速度のデータに対してパラメータは各フレームに対してエンコードされ、１６０ビットで表される。全速度のデータフレームはまた１１ビットのパリティチェックを含み、したがって結果的に全体で１７１ビットからなる全速度フレームを生じさせる。全速度のデータフレームにおいて、パリティチェックビットのないボコーダとマイクロプロセッサとの間の伝送速度は８ｋｂｐｓである。
　速度１／２として示される半分の速度において、ボコーダとマイクロプロセッサとの間のデータ伝送は４ｋｂｐｓ速度であり、パラメータが８０ビットを使用して各フレームに対してエンコードされる。速度１／４として示される４分の１の速度では、ボコーダとマイクロプロセッサとの間のデータ伝送は２ｋｂｐｓ速度であり、パラメータが４０ビットを使用して各フレームに対してエンコードされる。速度１／８として示される８分の１の速度において、ボコーダとマイクロプロセッサとの間のデータ伝送は１ｋｂｐｓ速度より少し小さく、パラメータが１６ビットを使用して各フレームに対してエンコードされる。
　さらに、ボコーダとマイクロプロセッサとの間においてフレームで送られる情報はない。空フレームと呼ばれるこのフレームタイプは、信号伝送またはその他の非ボコーダデータのために使用されてもよい。
　その後、ボコーダデータパケットは伝送フォーマットを完成させるためにマイクロプロセッサ１８およびＣＲＣおよびテールビット発生器２０に出力される。マイクロプロセッサ１８は、スピーチサンプルのフレームがエンコードされた速度に対して速度指示と共に２０ミリ秒毎にパラメータデータのパケットを受信する。マイクロプロセッサ１８はまたもし存在しているならば、発生器２０への出力用の２次トラフィックデータの入力を受信する。マイクロプロセッサ１８はまた発生器２０への出力用の信号データを内部的に発生する。１次トラフィック、２次トラフィックまたは信号トラフィック事象のいずれかのデータは、もし存在しているならば２０ミリ秒のフレーム毎にマイクロプロセッサ１８から発生器２０に出力される。
　発生器２０は、受信器においてフレーム品質指示子として使用される１組のパリティチェックビットまたは循環冗長チェックビット（ＣＲＣビット）を発生し、全速度または１／２速度のフレームの終端に付加する。全速度フレームに対して、データが全速度の１次、２次または信号トラフィック或は１／２速度の１次および２次トラフィックの組合せ、もしくは１／２速度の１次および信号トラフィックの組合せのいずれであるかにかかわらず、発生器２０は第１の多項式にしたがって１組のＣＲＣビットを発生することが好ましい。１／２速度のデータフレームに対して、発生器２０はまた好ましくは第２の多項式にしたがって１組のＣＲＣビットを発生する。発生器２０はさらにデータの有無にかかわらずフレームの最後でＣＲＣビットに追従する１組のエンコーダテールビットを全てのフレーム速度に対して発生する。以下、図３および図４を参照してマイクロプロセッサ１８および発生器２０に関して動作をさらに詳細に説明する。
　発生器２０から９．６ｋｂｐｓ速度で与えられた逆方向トラフィックチャンネルフレームは１９２ビットの長さであり、２０ミリ秒のフレームである。これらのフレームは、図２ａ乃至図２ｅに示されているように単一の混合モードビット、もし存在するならば補助フォーマットビット、メッセージビット、１２ビットのフレーム品質指示子（ＣＲＣ）および８ビットのエンコーダテールビットからなる。混合モードビットは、メッセージビットが１次トラフィック情報だけである全てのフレーム中“０”に設定される。混合モードビットが“０”のとき、フレームは混合モードビット、１７１の１次トラフィックビット、１２ＣＲＣビットおよび８エンコーダテールビットからなる。
　混合モードビットは、２次または信号トラフィックを含むフレームに対して“１”に設定される。これらの例において、混合モードビットに後続する第１のビットは、フレームが“空およびバースト”または“ディムおよびバースト”フォーマットのいずれであるかを特定するバーストフォーマットビットである。“空およびバースト”動作は、フレーム全体が２次または信号トラフィックに対して使用されるものであり、一方“ディムおよびバースト”動作は１次トラフィックが２次または信号トラフィックのいずれかと共有するものである。バーストフォーマットビットが“０”に設定された場合、フレームは“ディムおよびバーストフォーマット”であり、“１”に設定された場合、フレームは“空およびバーストフォーマット”である。
　混合モードビットに後続する第２のビットは、トラフィックタイプビットである。トラフィックタイプビットは、フレームが２次または信号トラフィックを含んでいるか否かを特定するために使用される。トラフィックタイプビットが“０”である場合、フレームは信号トラフィックを含み、“１”である場合、フレームは２次トラフィックを含んでいる。図２ｂ乃至図２ｅはバーストフォーマットビットおよびトラフィックタイプビットを示している。
　バーストフォーマットビットがディムおよびバーストを表わす“０”に設定されたとき、トラフィックタイプビットに後続する２ビットはトラフィックモードビットである。これらのビットは、そのフレーム内において１次トラフィック情報に対して使用されるビットの数および信号または２次トラフィック情報のいずれかに対して使用されるビットの数を示す。不履行モードに対して、トラフィックモード“００”だけが定められ、他の全てのトラフィックモードが他のビットタイプおよび数に対して保留される。図２ｂおよび図２ｃを参照すると、好ましい実施例において１次トラフィックに対して８０ビットが使用され（１／２速度のボコーダデータパケット）、一方８６および８７ビットは信号および２次トラフィックに対してそれぞれ使用されている。
　信号トラフィックが存在しているフレームにおいて、フレームの信号部分の第１のビットはメッセージ開始（ＳＯＭ）ビットである。ＳＯＭビットは、逆方向チャンネルメッセージ（信号メッセージ）が次のビットで始まる場合に“１”である。一般に、逆方向トラフィックチャンネルメッセージの第１のビットはＳＯＭビットに後続する以外フレーム中のどの箇所でも始まらない。しかしながら、フレームが前のフレームにおいて始まったメッセージの一部分を含んでいる場合、ＳＯＭビットは“０”である。ＳＯＭビットは“０”ならば、次のビットはメッセージの一部分であるが、それは完全なメッセージの第１のビットではない。
　好ましい実施例において、１次トラフィックだけが４．８
ｋｂｐｓ，２．４ｋｂｐｓ，および１２ｋｂｐｓ速度でフレームで伝送される。混合モード動作は一般に９．６ｋｂｐｓ速度以外の速度で支持されないが、そのように構成され易い。これらの特定の速度に対するフレームフォーマットは図２ｆ乃至図２ｈに示されている。４．８ｋｂｐｓ速度に対して、フレームは９６ビットの長さであり、以下説明するようにビットは２０ミリ秒のフレーム期間だけ間隔を隔てられている。４．８ｋｂｐｓ速度のフレームは８０の１次トラフィックビット、８ビットフレーム品質指示子（ＣＲＣ）および８のエンコーダテールビットを含む。２．４ｋｂｐｓ速度に対して、フレームは４８ビットの長さであり、やはり以下において説明するようにビットは２０ミリ秒のフレーム期間だけ間隔を隔てられている。２．４ｋｂｐｓ速度のフレームは、４０の１次トラフィックビットおよび８エンコーダテールビットを含む。１．２ｋｂｐｓ速度に対して、フレームは２４ビットの長さであり、以下説明するようにビットは２０ミリ秒のフレーム期間だけ間隔を隔てられている。１．２ｋｂｐｓ速度のフレームは、１６の１次トラフィックビットおよび８エンコーダテールビットを含む。
　好ましい実施例において、アクセスチャンネルデータは、４．８ｋｂｐｓの速度の伝送に対してマイクロプロセッサ１８によって発生される。このようなデータはエンコーディングのような４．８ｋｂｐｓフレームフォーマットデータと同様に処理されるのでウォルシュエンコーディングとしてインターリーブする。４．８ｋｂｐｓデータに対して実施されるエンコーディング方式において、逆方向トラフィックチャンネルデータまたはアクセスチャンネルデータのいずれであっても冗長データが発生される。冗長データが伝送時に除去される逆方向トラフィックチャンネルとは異なり、アクセスチャンネルでは冗長データを含む全てのデータが伝送される。以下、アクセスチャンネルデータのフレームの伝送問題に関する詳細を説明する。
　図３は、の図２ａ乃至図２ｈにしたがってデータをフォーマットするための素子の実施例を示す。図３において、データはマイクロプロセッサ１８（図１）から発生機２０に伝送される。発生機２０は、データバッファおよび制御論理回路６０、ＣＲＣ回路６２および６４並びにテールビット回路６６とから構成されている。マイクロプロセッサから提供されるデータと共に、速度命令がオプション的に与えられる。データは２０ミリ秒のフレーム毎にマイクロプロセッサから論理回路６０に転送され、ここにおいて一時的に蓄積される。各フレームに対して、論理回路６０はマイクロプロセッサから伝送されたビットの数を各フレームに対してカウントするか、或はその代りとして速度命令およびデータのフレームをフォーマットした時のクロックサイクルのカウントを使用する。
　トラフィックチャンネルの各フレームはフーム品質指示子を含む。９．６ｋｂｐｓおよび４．８ｋｂｐｓの伝送速度に対して、フレーム品質指示子はＣＲＣである。２．４ｋｂｐｓおよび１．２ｋｂｐｓの伝送速度に対して、フレーム品質指示子は余分なフレーム品質ビットが伝送されないことを示す。フレーム品質指示子は、受信機において２つの機能を支持する。第１の機能はフレームの伝送速度を決定することであり、第２の機能はフレームがエラーであるか否かを決定することである。受信機において、これらの決定はデコーダ情報とＣＲＣチェックとの組合せによって行われる。
　９．６ｋｂｐｓおよび４．８ｋｂｐｓの速度に対して、フレーム品質指示子（ＣＲＣ）はフレーム品質指示子自身およびエンコーダテールビットを除くフレーム内の全ビットに関して計算される。論理回路６０はＣＲＣ回路６２および６４に９．６ｋｂｐｓおよび４．８ｋｂｐｓの速度データをそれぞれ提供する。回路６２および６４は、典型的に示されているようなシフトレジスタ、モジュロ２加算器（典型的に排他的オアゲート）およびスイッチのシーケンスとして構成される。
　９．６ｋｂｐｓ伝送速度のデータは、図２ａ乃至図２ｅを参照して説明されているように１９２ビット長のフレーム内で伝送される１２ビットフレーム品質指示子（ＣＲＣ）を使用する。ＣＲＣ回路６２に対して図３で示されているように、９．６ｋｂｐｓの速度に対する発生器多項式は以下の通りである：
　　　ｇ（ｘ）＝ｘ１２＋ｘ１１＋ｘ１０＋ｘ９＋ｘ８＋ｘ４＋ｘ＋１
　　　　　　　　　　　　　　　　　　　　　　　　（１）
　４．８ｋｂｐｓの伝送速度データは、図２ｆを参照して説明されているように９６ビット長フレーム内で伝送される８ビットＣＲＣを使用する。ＣＲＣ回路６４に対して図３に示されているように、４．８ｋｂｐｓの速度に対する発生器多項式は以下の通りである：
　　　ｇ（ｘ）＝ｘ８＋ｘ７＋ｘ４＋ｘ３＋ｘ＋１
　　　　　　　　　　　　　　　　　　　　　　　　（２）
　最初に、論理回路６０からの初期化信号によって回路６２および６４の全てのシフトレジスタ素子が論理“１”に設定される。さらに、論理回路６０は回路６２および６４のスイッチを上方位置に設定する。
　９．６ｋｂｐｓの速度データに対して、回路６２のレジスタは、回路６２への入力として対応したモード／フォーマット指示子ビットと共に１次トラフィック、２次トラフィックまたは信号ビット或はそれらの混合のシーケンス中の１７２ビットに対して１７２回クロックされる。１７２ビットが回路６２を通ってクロックされた後、論理回路６０は回路６２のスイッチを下方位置に設定し、その後回路６２のレジスタがさらに１２回クロックされる。回路６２の１２回の付加的なクロックの結果、ＣＲＣビットである１２の付加的な出力ビットが発生される。計算された順序のＣＲＣビットは回路６２からの出力として１７２ビットの最後に付加される。回路６２を通過した論理回路６０からの１７２ビットの出力は、ＣＲＣビットの計算によって妨害されず、したがってそれらが入力した同じ順序および同じ値で回路６２から出力されることに留意すべきである。
　９．６ｋｂｐｓの速度データに対して、ビットは以下の順序で論理回路６０から回路６４に入力される。１次トラフィックのみの場合には、ビットは単一混合モード（ＭＭ）ビットと、それに続く１７１の１次トラフィックビットの順序で論理回路６０から回路６４に入力される。１次および信号トラフィックを有する“ディムおよびバースト”の場合には、ビットは単一混合モード（ＭＭ）、単一バーストビット（ＢＦ）、トラフィックタイプ（ＴＴ）ビット、１対のトラフィックモード（ＴＭ）ビット、８０１次トラフィックビット、メッセージの開始（ＳＯＭ）ビットおよび８６信号トラフィックビットの順序で論理回路６０から回路６４に入力される。１次および２次トラフィックによる“ディムおよびバースト”の場合には、ビットは単一ＭＭビット、単一ＢＦビット、ＴＴビット、１対のＴＭビット、８０の１次トラフィックビットおよび８７の信号トラフィックビットの順序で論理回路６０から回路６４に入力される。信号トラフィックだけによる“空およびバースト”データフォーマットの場合には、ビットは単一ＭＭビット、単一ＢＦビット、ＴＴビット、ＳＯＭビットおよび１６８の信号トラフィックビットの順序で論理回路６０から回路６４に入力される。２次トラフィックだけによる“空およびバースト”データフォーマットの場合には、ビットは単一ＭＭビット、単一ＢＦビット、ＴＴビットおよび１６９の信号トラフィックビットの順序で論理回路６０から回路６４に入力される。
　同様に、４．８ｋｂｐｓの速度データに対しては、回路６４のレジスタは論理回路６０から回路６４への入力として１次トラフィックデータの８０ビット、またはアクセスチャンネルデータの８０ビットに対して８０回クロックされる。８０ビットが回路６４を通ってクロックされた後、論理回路６０は回路６４のスイッチを下方位置に設定し、回路６４のレジスタはさらに８回クロックされる。回路６２の１２回の付加的なクロックの結果、ＣＲＣビットである１２の付加的な出力ビットが発生される。計算された順序のＣＲＣビットは、回路６４からの出力として８０ビットの最後に付加される。回路６４通過した論理回路６０からの８０ビット出力はＣＲＣビットの計算によって妨害されず、したがって、それらが入力した同じ順序および同じ値で回路６４から出力されることに留意すべきである。
　回路６２および６４のいずれかからのビット出力は、論理回路６０の制御下にあるスイッチ６６に供給される。またスイッチ６６への入力は、２．４ｋｂｐｓおよび１．２ｋｂｐｓのデータフレームに対して論理回路６０から出力された１次トラフィックデータの４０および１６ビットである。スイッチ６６は入力データの出力（上方位置）と論理ゼロ（“０”）値におけるテールビット（下方位置）を選択する。スイッチ６６は通常上方位置に設定され、存在するならば論理回路６０並びに回路６２および６４からのデータが発生器２０からエンコーダ２２（図１）に出力されることを可能にする。９．６ｋｂｐｓおよび４．８ｋｂｐｓのフレームデータに対して、ＣＲＣビットがスイッチ６６を通ってクロックされた後、論理回路６０は全てゼロの８個のテールビットを発生するように８個のクロックサイクルに対して下方位置にスイッチを設定する。したがって、９．６ｋｂｐｓおよび４．８ｋｂｐｓのデータフレームに関して、フレームに対するエンコーダヘの出力としてのデータはＣＲＣビットの後に付加される８テールビットを含む。同様に、２．４ｋｂｐｓおよび１．２ｋｂｐｓのデータフレームに関して、１次トラフィックビットが論理回路６０からスイッチ６６を通ってクロックされた後、論理回路６０は全てゼロの８個のテールビットを発生するように８つのクロックサイクルに対して下方位置にスイッチを設定する。したがって、２．４ｋｂｐｓおよび１．２ｋｂｐｓのデータフレームに関して、フレームに対するエンコーダへの出力としてのデータは１次トラフィックビットの後に付加された８テールビットを含む。
　図４ａ乃至図４ｅは、データを説明されたフレームフォーマットに組立てる時のマイクロプロセッサ１８および発生器２０の動作を一連のフローチャートで示す。伝送に対して種々のトラフィックタイプおよび速度優先度を与えるために種々の方式が実施されてもよいことに留意しなければならない。実施例において、ボコーダデータが存在しているときに、信号トラフィックメッセージが送られる場合、“ディムおよびバースト”フォーマットが選択される。マイクロプロセッサ１８はボコーダ１６に命令を発して、ボコーダが通常サンプルフレームをエンコードする速度にかかわらず、ボコーダにスピーチサンプルフレームを１／２速度でエンコードさせる。その後、マイクロプロセッサ１８は図２ｂに示されているように信号トラフィックにより１／２速度のボコーダデータを９．６ｋｂｐｓのフレームに組立る。この場合、スピーチ品質の劣化を避けるために１／２速度でエンコードされるスピーチフレームの数に対して制限が与えられる。その代りとして、マイクロプロセッサ１８はボコーダデータの１／２速度のフレームがデータの“ディムおよびバースト”フォーマットへの組立て前に受取られるまで待機することもできる。この場合、信号データの時間的に適切な伝送を確実にするために、命令がボコーダに送られて１／２速度でエンコードする前に、１／２速度以外での連続フレームの数に対する最大制限が与えられる。２次トラフィックは“ディムおよびバースト”フォーマット（図２ｃ）で同様にして転送される。
　図２ｄおよび図２ｅに示されたような“空およびバースト”データフォーマットに対する場合も同様である。ボコーダはスピーチサンプルのフレームをエンコードしないように命令されるか、或はボコーダデータはデータフレームの構成時にマイクロプロセッサによって無視される。種々の速度の１次トラフィック、“ディムおよびバースト”トラフィックおよび“空およびバースト”トラフィックのフレームフォーマットを発生する優先度を定めることにより多数の可能性が開かれる。
　再び図１を参照すると、９．６ｋｂｐｓ，４．８ｋｂｐｓ，２．４ｋｂｐｓおよび１．２ｋｂｐｓのデータの２０ミリ秒のフレームは発生器２０からエンコーダ２２に出力される。実施例において、エンコーダ２２は技術的に知られているタイプのエンコーダであるコンボリューションエンコーダであることが好ましい。エンコーダ２２は、速度１／３、制限長ｋ＝９のコンボリューションを使用してデータをエンコードすることが好ましい。例示的なエンコーダ２２はｇ０＝５５７（ｏｃｔａｌ），ｇ１＝６６３（ｏｃｔａｌ）およびｇ２＝７１１（ｏｃｔａｌ）の発生器関数により構成されている。技術的に良く知られているように、コンボリューション状のコード化は直列的に時間シフトされた遅延されたデータシーケンスの選択されたタップのモジュロ２加算を含む。データシーケンス遅延の長さはｋ−１に等しく、ここでｋはコード制限長である。好ましい実施例において速度１／３コードが使用されているため、３つのコードシンボル（ｃ０），（ｃ１）および（ｃ２）がエンコーダに入力される各データビットに対して発生される。コードシンボル（ｃ０），（ｃ１）および（ｃ２）は、発生器関数ｇ０，ｇ１およびｇ２によってそれぞれ発生される。コードシンボルは、エンコーダ２２からブロックインターリーバ２４に出力される。出力されたコードシンボルは、最初のコードシンボル（ｃ０）、２番目のコードシンボル（ｃ１）および最後のコードシンボル（ｃ２）の順序でインターリーバ２４に供給される。初期化の時のエンコーダ２２の状態は、全てゼロ状態である。さらに、各フレームの最後においてテールビットを使用することによりエンコーダ２２は全てゼロ状態にリセットされる。
　エンコーダ２２から出力されたシシンボルは、マイクロプロセッサ１８の制御下においてコードシンボル反復を行なうブロックインターリーバ２４に供給される。シンボルがマイクロプロセッサ１８によってアドレスされた位置に記憶された通常のランダムアクセスメモリ（ＲＡＭ）を使用して、コードシンボルはデータチャンネルと共に変化するコードシンボル反復速度を実現するような方法で蓄積される。
　コードシンボルは、９．６ｋｂｐｓのデータ速度に対して反復されない。４．８ｋｂｐｓのデータ速度の各コードシンボルは１回反復され、すなわち各シンボルは２回発生する。２．４ｋｂｐｓのデータ速度の各コードシンボルは３回反復され、すなわち各シンボルは４回発生する。１．２ｋｂｐｓのデータ速度の各コードシンボルは７回反復され、すなわち各シンボルは８回発生する。全ての速度のデータ速度（９．６，４．８，２．４および１．２ｋｂｐｓ）に対して、コード反復は結果的にインターリーバ２４から出力されたデータに対して１秒当り２８，８００個のコードシンボルの一定のコードシンボル速度を生じさせる。逆方向トラフィックチャンネルにおいて、反復されたコードシンボルは多数回伝送されず、以下詳細に説明するように、１つを除く全てのコードシンボルが可変伝送デューティサイクルにより実際の伝送前に削除される。コードシンボル反復の使用は、以下さらに詳細に説明されるようなインターリーバおよびデータバーストランダム化装置の動作を説明するのに都合の良い方法であることを理解しなければならない。さらに、同じ結果をもたらし、本発明の技術的範囲内であるコードシンボル反復を使用する以外の構成は容易に実施されることを理解しなければならない。
　逆方向トラフィックチャンネルおよびアクセスチャンネルで伝送される全てのコードシンボルは、変調および伝送の前にインターリーブされる。技術的に良く知られているように構成されたブロックインターリーバ２４は、２０ミリ秒の期間にわたってコードシンボルの出力を供給する。インターリーバ構造は、典型的に３２行および１８列、すなわち５７６個のセルを持つ長方形アレイである。コードシンボルは、３２×１８マトリクスを完全に満たすように９．６，４．８，２．４および１．２ｋｂｐｓの速度のデータに対する反復により列でインターリーバに書込まれる。図５ａ乃至図５ｄは、９．６，４．８，２．４および１．２ｋｂｐｓの各伝送データ速度に対するインターリーバアレイへの反復コードシンボルの書込みの順序を示す。
　逆方向トラフィックチャンネルのコードシンボルは、インターリーバから行で出力される。マイクロプロセッサ１８はまた適切な順序でシンボルを出力するためにインターリーバメモリのアドレス処理を制御する。インターリーバの行は以下の順序で出力されることが好ましい。
　９．６ｋｂｐｓにおいて：
１　２　３　４　５　６　７　８　９　１０　１１　１２　１３　１４　１５　１６　１７　１８　１９　２０　２１　２２　２３　２４　２５　２６　２７　２８　２９　３０　３１　３２
　４．８ｋｂｐｓにおいて：
１　３　２　４　５　７　６　８　９　１１　１０　１２　１３　１５　１４　１６　１７　１９　１８　２０　２１　２３　２２　２４　２５　２７　２６　２８　２９　３１　３０　３２
　２．４ｋｂｐｓにおいて：
１　５　２　６　３　７　４　８　９　１３　１０　１４　１１　１５　１２　１６　１７　２１　１８　２２　１９　２３　２０　２４　２５　２９　２６　３０　２７　３１　２８　３２
　１．２ｋｂｐｓにおいて：
１　９　２　１０　３　１１　４　１２　５　１３　６　１４　７　１５　８　１６　１７　２５　１８　２６　１９　２７　２０　２８　２１　２９　２２　３０　２３　３１　２４　３２
　アクセスチャンネルコードシンボルはまたインターリーバ２４から行で出力される。マイクロプロセッサ１８はまた適切な順序でシンボルを出力するためにインターリーバメモリのアドレス処理を制御する。インターリーバの行は、アクセスチャンネルコードシンボルに対して４．８ｋｂｐｓの速度で以下の順序で出力されることが好ましい。
１　１７　９　２５　５　２１　１３　２９　３　１９　１１　２７　７　２３　１５　３１　２　１８　１０　２６　６　２２　１４　３０　４　２０　１２　２８　８　２４　１６　３２
　その他の種々のシンボルインターリーブフォーマットと共に順方向伝送チャンネルで使用される１／２コンボリューションコード等のその他のエンコード速度は、本発明の基本的な技術を使用して容易に実施されることができることに留意しなければならい。
　再び図１を参照すると、インターリーブされたコードシンボルは、インターリーバ２４から変調器２６に出力される。好ましい実施例において、逆方向ＣＤＭＡチャンネルに対する変調は６４−ａｒｙ直交信号を使用する。すなわち、６４個の可能な変調シンボルの１つが各６個のコードシンボルに対して伝送される。６４−ａｒｙ変調シンボルは、ウォルシュ関数を使用して発生されることが好ましい６４個の直交波形の１つである。これらの変調シンボルは図６に示されており、０乃至６３の番号が付けられている。変調シンボルは、以下の式にしたがって選択される：
　　　変調シンボル数＝ｃ０＋２ｃ１＋４ｃ２＋８ｃ３
　　　　　　　　　　　＋１６ｃ４＋３２ｃ５　　　　（３）
ここで、ｃ５およびｃ０は変調シンボルを形成する各グループの６つのコードシンボルの最後または最も新しいおよび最初または最も古い２進値（“０”および“１”）コードシンボルを表す。単一の変調シンボルを伝送するために必要な期間は“ウォルシュシンボル”期間と呼ばれ、２０８．３３３μｓにほぼ等しい。変調シンボルの１６０４番目と関連した期間は“ウォルシュチップ”と呼ばれ、３．２５５２０８３３３３…μｓにほぼ等しい。
　各変調またはウォルシュシンボルは、変調器２６からモジュロ２加算器を構成する排他的オアゲート２８の１つの入力に出力される。ウォルシュシンボルは、３０７．２ｋｃｐｓのウォルシュチップ速度に対応した４８００ｓｐｓの速度で変調器から出力される。ゲート２８の他方の入力は、長コードシーケンスと呼ばれるマスクされた疑似雑音（ＰＮ）コードをマスク回路３２と共同して発生する長コード発生器３０から供給される。長コード発生器３０から供給された長コードシーケンスは変調器２６のウォルシュチップ速度の４倍のチップ速度、すなわちＰＮチップ速度１．２２８８Ｍｃｐｓである。ゲート２８は２つの入力信号を組合わせて、１．２２８８Ｍｃｐｓのチップ速度でデータの出力を供給する。
　長コードシーケンスは長さ２４２−１チップのシーケンスの時間シフトであり、以下の多項式を使用して技術的に良く知られた線形発生器によって発生される：
　ｐ（ｘ）＝ｘ４２＋ｘ３５＋ｘ３３＋ｘ３１＋ｘ２７＋ｘ２６＋ｘ２５＋
　　　　　　ｘ２２＋ｘ２１＋ｘ１９＋ｘ１８＋ｘ１７＋ｘ１６＋ｘ１０＋
　　　　　　ｘ７＋ｘ６＋ｘ５＋ｘ３＋ｘ２＋ｘ１＋１　（４）
　図７は発生器３０をさらに詳細に示す。発生器３０は、シーケンス発生部分７０およびマスク部分７２から構成されている。部分７０は、式４にしたがって４２ビットのコードを発生するように一緒に結合されたシフトレジスタおよびモジュロ２加算器（典型的に排他的オアゲート）の反復的配置から構成されている。長コードはマスク回路３２から供給された４２ビット幅のマスクにより部分７０から出力された４２ビット状態変数をマスクすることによって発生される。
　部分７２は、４２ビット幅のマスクの各マスクビットを受取るための１入力を有する一連の入力アンドゲート７４１乃至７４４２から構成されている。アンドゲート７４１乃至７４４２の他方の入力は、部分７０の対応したシフトレジスタから出力を受取る。アンドゲート７４１乃至７４４２の出力は加算器７６によってモジュロ２加算され、部分７０のシフトレジスタを１．２２８８ＭＨｚでクロックするための１ビット出力を形成する。加算器７６は、典型的に技術的に良く知られた排他的オアゲートの縦続接続構造として構成される。したがって、実際の出力ＰＮシーケンスは、図７に示されているようにシーケンス発生器７０の全部で４２のマスクされた出力ビットのモジュロ２加算によって発生される。
　ＰＮ拡散のために使用されるマスクは、モービルステーションが通信しているチャンネルタイプに応じて変化する。図１を参照すると、初期化情報はマイクロプロセッサ１８から発生器３０および回路３２に供給される。発生器３０は、回路を初期化するための初期化情報に応答する。マスク回路３２はまた初期化情報に応答し、これは４２ビットマスクを出力するために与えられるべきマスクタイプを示す。したがって、マスク回路３２は、各通信チャンネルタイプ用のマスクを含むメモリとして構成される。図８ａ乃至図８ｃは、各チャンネルタイプに対するマスクビットを例示している。
　特に、アクセスチャンネルで通信しているときには、マスクは図８ａに示されているように定められる。アクセスチャンネルマスクにおいて、マスクビットＭ２４乃至Ｍ４１は“１”に設定され、マスクビットＭ１９至Ｍ２３は選択されたアクセスチャンネル数に設定され、マスクビットＭ１６乃至Ｍ１８は関連した頁チャンネル用のコードチャンネル、すなわち典型的に１乃至７の範囲に設定され、マスクビットＭ９乃至Ｍ１５は現在のベースステーションに対する登録ゾーンに設定され、マスクビットＭ０乃至Ｍ８は現在のＣＤＭＡチャンネルに対するパイロットＰＮ値に設定される。
　逆方向トラフィックチャンネルで通信している場合、マスクは図８ｂに示されているように定められる。モービルステーションは、そのモービルステーションに特有の２つの長コード：モービルステーションの電気的連続番号（ＥＳＮ）に特有の公共長コード：および典型的にモービルステーションの電話番号である各モービル識別番号（ＭＩＮ）に特有の私設長コードの１つを使用する。公共長コードにおいて、マスクビットＭ３２乃至Ｍ４１は“０”に設定され、マスクビットＭ０乃至Ｍ３１はモービルステーションＥＳＮ値に設定される。
　さらに、私設長コードは図８ｃに示されているように実施されてもよいことが認められる。私設長コードは、それがベースステーションおよびモービルステーションだけに知られている点で付加的なセキュリティを提供する。私設長コードは、伝送媒体を介して明白な状態で伝送されない。私設長コードにおいて、マスクビットＭ４０およびＭ４１は“０”および“１”にそれぞれ設定され、一方マスクビットＭ０乃至Ｍ３９は予め定められた割当て方式にしたがって設定される。
　再び図１を参照すると、ゲート２８の出力は１対のモジュロ２加算器である排他的オアゲート３４および３６のそれぞれに対する一方の入力として供給される。各ゲート３４および３６に対する他方の入力は第２および第３のＰＮシーケンスであり、ＩおよびＱチャンネルＰＮ発生器３８および４０によってそれぞれ発生されたＩおよびＱチャンネルの“短コード”である。したがって、逆方向アクセスチャンネルおよび逆方向トラフィックチャンネルは、実際の伝送の前にＯＱＰＳＫ拡散される。この逆方向チャンネルのオフセット直角拡散は、順方向チャンネルＩおよびＱパイロットＰＮコードと同じＩおよびＱ　ＰＮコードを使用する。発生器３８および４０によって発生されたＩおよびＱ　ＰＮコードは長さ２１５であり、順方向チャンネルに関してゼロ時間オフセットコードであることが好ましい。さらに理解を容易にするために、順方向チャンネルではパイロット信号が各ベースステーションに対して発生される。各ベースステーションパイロットチャンネル信号は、上記のようにＩおよびＱ　ＰＮコードによって拡散される。ベースステーションＩおよびＱ　ＰＮコードは、ベースステーション伝送間の区別を行うようにコードシーケンスのシフトによって互いからオフセットされる。ＩおよびＱの短いＰＮコードに対する発生関数は以下の通りである：
　　ＰＩ（ｘ）＝ｘ１５＋ｘ１３＋ｘ９＋ｘ８＋
　　　　　　　　ｘ７＋ｘ５＋１　　　　　　　　　　　（５）
　　ＰＱ（ｘ）＝ｘ１５＋ｘ１２＋ｘ１１＋ｘ１０＋
　　　　　　　　ｘ６＋ｘ５＋ｘ４＋ｘ３＋１　　　　　（６）
発生器３８および４０は、式（５）および（６）にしたがって出力シーケンスを提供するように技術的に良く知られた方法で構成される。
　ＩおよびＱ波形はゲート３４および３６からそれぞれ出力され、有限衝撃応答（ＦＩＲ）フィルタ４２および４４への入力としてそれぞれ供給される。ＦＩＲフィルタ４２および４４は、結果的なＩおよびＱ波形を帯域制限するデジタルフィルタである。これらのデジタルフィルタは、結果的なスペクトルが所定のスペクトルマスク内に含まれているようにＩおよびＱ波形を成形する。これらのデジタルフィルタは、以下の表ＩＩに示されたインパルス応答特性を有していることが好ましい：
フィルタ４２および４４は、良く知られたデジタルフィルタ技術にしたがって構成されてもよく、図９に示されているような周波数応答特性を与えることが好ましい。
　ＰＮ拡散関数によって発生されたデジタルフィルタ４２および４４への２進数“０”および“１”入力は、＋１および−１にそれぞれマッピングされる。デジタルフィルタのサンプリング周波数は、４．９１５２ＭＨｚ＝４×１．２２８８ＭＨｚである。ＩおよびＱデジタル波形と同期する付加的な２進数“０”および“１”入力シーケンスは、各デジタルフィルタ４２および４４に供給される。マスクシーケンスと呼ばれるこの特定のシーケンスは、データバーストランダム化装置によって発生された出力である。マスクシーケンスは、ＩおよびＱの２進数波形を乗算して、デジタルフィルタ４２および４４への３進数（−１，０および＋１）入力を生成する。
　上記に説明されているように、逆方向トラフィックチャンネルの伝送に対するデータ速度は等しい９．６，４．８，２．４または１．２ｋｂｐｓの速度の１つであり、フレーム単位ベースで変化する。フレームはアクセスチャンネルおよび逆方向トラフィックチャンネルの両者に対して固定された２０ミリ秒長であるため、１フレーム当りの情報数は、９．６，４．８，２．４または１．２ｋｂｐｓのデータ速度に対してそれぞれ１９２，９６，４８または２４である。上記のように、情報は速度１／３のコンボリューションエンコーダを使用してコード化され、その後コードシンボルは９．６，４．８，２．４または１．２ｋｂｐｓのデータ速度に対してそれぞれ１，２，４または８の係数だけ反復される。したがって、結果的な反復コードシンボルは１秒当り２８，８００シンボル（ｓｐｓ）に固定される。この２８，８００（ｓｐｓ）流は、上記に説明されたようにブロックインターリーブされる。
　伝送前に、逆方向トラフィックチャンネルインターリーバの出力流は、１つのインターリーバ出力シンボルの伝送およびその他の全ての削除を行う時間フィルタによりゲートされる。したがって、伝送ゲートのデューティサイクルは伝送データ速度と共に変化する。伝送データ速度が９．６ｋｂｐｓである場合、伝送ゲートは全てのインターリーバ出力シンボルが伝送されることを可能にする。伝送データ速度が４．８ｋｂｐｓである場合、伝送ゲートはインターリーバ出力シンボルの１／２が伝送されることを可能にし、以下同様に実施される。ゲート処理は、パワー制御グループと呼ばれる１６個の等しい長さ（すなわち１，２５ミリ秒）期間に２０ミリ秒のフレームを分割することによって動作する。１つのパワー制御グループはゲートオンされ（すなわち伝送され）、一方他のグループはゲートオフされる（すなわち伝送されない）。
　ゲートオンおよびゲートオフグループの割当ては、データバーストランダム化装置機能と呼ばれる。ゲートオンのパワー制御グループは、逆方向ＣＤＭＡチャンネルでの実際のトラフィック負荷が各デューティサイクルに対するフレームのランダム分布を仮定して平均されるようにフレーム内のそれらの位置で疑似ランダム化される。ゲートオンのパワー制御グループは、反復処理に入力される全てのコードシンボルが反復せずに１回伝送されるようなグループである。ゲートオフ期間中、モービルステーションはエネルギを伝送せず、したがって同じ逆方向ＣＤＭＡチャンネルで動作している他のモービルステーションに対する妨害を減少させる。このシンボルゲート処理は、伝送フィルタ処理の前に行われる。
　伝送ゲート処理は、モービルステーションがアクセスチャンネルで伝送した場合には使用されない。アクセスチャンネルで伝送した場合、コードシンボルは伝送前に１回反復される（各シンボルは２回発生する）。
　データバーストランダム化装置の機能の実行において、データバーストランダム化論理回路４６は、コーード反復によって発生された冗長データをランダムにマスクする０および１のマスク流を発生する。マスク流パターンは、フレームデータ速度および発生器３０により発生された長コードシーケンスから得られた１４ビットのブロックによって決定される。これらのマスクビットはデータ流と同期され、データはデジタルフィルタ４２および４４の動作を通してこれらのビットによって選択的にマスクれる。論理回路４６内において、発生器３０から出力された１．２２８８ＭＨｚの長コードシーケンスは１４ビットシフトレジスタに入力され、１．２２８８ＭＨｚの速度でシフトされる。このシフトレジスタの内容は、各逆方向トラフィックチャンネルフレームの境界前の１４ビットラッチされた１つだけのパワー制御グループ（１．２５ｍｓ）に負荷される。論理回路４６は、マイクロプロセッサ１８から入力された速度と共にこのデータを使用して、予め定められたアルゴリズムにしたがって、データが伝送のためにフィルタ４２および４４を通過されることのできる特定のパワー制御グループを決定する。したがって、論理回路４６はデータがフィルタ処理されるか（“０”）或は通過させられるか（“１”）に応じて、パワー制御グループ全体に対する“１”または“０”を各パワー制御グループに出力する。対応した受信機において、それは同じ長コードシーケンスを使用し、フレームに対して決定された対応した速度は、データが存在する適切なパワー制御グループを決定する。
　フィルタ４２から出力されるＩチャンネルデータは、デダジルアナログ（Ｄ／Ａ）変換器およびアンチエイリアシングフィルタ回路５０に直接供給される。しかしながら、ＱチャンネルデータはＱチャンネルデータ中で１／２ＰＮチップ時間の遅延（４０６．９ｎ秒）を生じさせる遅延素子４８にフィルタ４４から出力される。Ｑチャンネルデータは、デダジルアナログ（Ｄ／Ａ）変換器およびエイリアシング防止回路５２に遅延素子４８から出力される。回路５０および５２はアナログ形態にデジタルデータを変換し、アナログ信号をフィルタ処理する。回路５０および５２から出力された信号は、オフセット直角位相シフトキー（ＯＱＰＳＫ）変調器５４に供給され、ここにおいて変調されてＲＦ伝送回路５６に出力される。回路５６は、送信のために信号を増幅してフィルタ処理し、周波数アップ変換する。信号はべースステーションへの通信のために回路５６からアンテナ５８に出力される。
　本発明の実施例は、モービルステーションに関する変調および伝送のためのデータのフォーマットを説明していることを理解すべきである。データのフォーマットは、セルベースステーションに対して同じであるが、変調は異なる可能性があることを理解すべきである。
　上記の好ましい実施例の説明は、当業者が本発明を形成または使用することを可能にするように与えられている。当業者はこれらの実施例に対する種々の修正を容易に認識し、ここに定められた原理は発明的機能を使用せずにその他の実施例に対して適用されてもよい。したがって、本発明はここに示された実施例に制限されるものではなく、ここに記載された原理および新しい特徴に一致する広い範囲の技術的範囲に適合されるものである。
（５７）【特許請求の範囲】
　１．　デジタルデータが予め選択された時間長のデータフレームで伝送されるデジタル通信システムにおいて、各データフレーム中のデジタルデータの形成方法において、
　複数の予め定められたビットカウントの１つに対応するビットカウントを有する第１のデータタイプの１組のデータビットのセットを供給するステップと、
　前記ビットカウントが前記複数の予め定められたビットカウントの中の最高のビットカウントまたはその次に高いビットカウントであるとき、前記第１のデータタイプのデータビットのセットに対する１組のパリティチェックビットのセットを生成するステップと、
　予め定められたフレーム終端フォーマットにしたがってテールビットのセットを生成するステップと、
　前記ビットカウントが最高のビットカウントまたはその次に高いビットカウントである場合に、前記データフレーム中に前記第１のデータタイプの前記データビットと、前記パリティチェックビットと、前記テールビットの各セットをその順序で供給するステップと、
　そうでない場合に、前記データフレーム中に前記第１のデータタイプの前記データビットおよび前記テールビットの各セットをその順序で供給するステップとを有することを特徴とするデータフレーム中のデジタルデータ形成方法。
　２．　さらに、モードビットを発生するステップを含み、前記第１のデータタイプのデータビットの前記セットに先行する前記データフレーム中に前記モードビットを与える請求項１記載の方法。
　３．　さらに、第２のデータタイプのデータビットのセットを供給するステップを含み、
　第１のデータタイプの前記データビットセットは前記最高のビットカウントよりも小さいビットカウントであり、
　前記モードビットは前記第１のデータタイプのデータビットセットだけが与えられるとき第１のビット値であり、
　前記第２のデータタイプのデータビットセットが与えられるとき第２のビット値であり、
　前記パリティチェックビットのセットが生成されるとき、前記パリティチェックビットのセットは前記第２のデータタイプのデータビットのセットおよび前記第１のデータタイプのデータビットのセットならびにモードビットから生成され、
　前記第１のデータタイプのデータビットのセットに直ぐ続いて第２のデータタイプのデータビットのセットを前記データフレーム中に与える請求項２記載の方法。
　４．　さらに、第２のデータタイプのデータビットのセットを生成し、前記第１のデータタイプの前記データビットのセットは最高のビットカウントの次に高いビットカウントであり、
　前記パリティチェックビットのセットは、前記第１のデータタイプのデータビットの前記セットと共に前記第２のデータタイプのデータビットのセットから生成され、
　前記第１のデータタイプのデータビットのセットと前記パリティチェックビットとの間において第２のデータタイプのデータビットのセットを前記データフレーム中に与える請求項１記載の方法。
　５．　複数のデジタルデータタイプの形態の情報を転送するための通信システムにおいて、
　少なくとも第１のタイプのデジタルデータおよび第２のタイプのデジタルデータに応答して１組のデータビットのセットを含むデータフレームを生成するフォーマット手段と、
　フォーマット手段に接続され、データビットのセット中の第１のデータタイプのデータビットの特定のビットカウントに応答してデータビットのセットに対するパリティチェックビットを発生し、予め定められたフレーム終端フォーマットにしたがってテールビットを発生する発生手段と、
　データビットのセットが第１のデータタイプのデータビットの特定のビットカウントを含むときデータビットと、パリティチェックビットと、テールビットとの各セットをその順序でデータフレームを供給する手段と、
　発生手段に接続され、変調手順にしたがってデータフレームを変調することにより変調されたデータフレームを生成する変調手段と、
　この変調手段に接続され、変調されたデータフレームを送信する送信手段とを具備していることを特徴とする通信システム。
　６．　前記特定のビットカウントは最高のビットカウントまたはその次に高いビットカウントである請求項５記載のシステム。
　７．　ビット発生手段はさらに、
　データビットのセット中のデータビットのタイプを示すモードビットを特定のビットカウントに応答して発生し、
　データビットのセットが第１のデータタイプのデータビットの特定のビットカウントおよびテールビットを含むとき、モードビット、データビット、およびパリティチェックビットをその順序で生成する請求項５記載のシステム。
　８．　ビット発生手段はさらに、データビットのセットが第１のデータタイプのデータビットのみを含むとき、モードビットを第１の状態に設定する請求項７記載のシステム。
　９．　ビット発生手段はさらに、データビットのセットが第２のデータタイプのデータビットを含むとき、モードビットを第２の状態に設定する請求項８記載のシステム。
　１０．　ビット発生手段は、データビットのセットが第１のデータタイプのデータビットおよび第２のデータタイプのデータビットを含むとき、モードビットを第２の状態に設定する請求項９記載のシステム。
　１１．　ビット発生手段は、データビットのセットが第２のデータタイプのデータビットのみを含むとき、モードビットを第２の状態に設定する請求項９記載のシステム。
　１２．　ビット発生手段は、データビットのセットが第２のデータタイプのデータビットおよび第３のデータタイプのデータビットを含むとき、モードビットを第２の状態に設定する請求項９記載のシステム。
　１３．　第１のデータタイプのデータビットは音声情報を表し、第２のデータタイプのデータビットはシグナリング情報を表している請求項９記載のシステム。
　１４．　第１のデータタイプのデータビットは音声情報を表し、第２のデータタイプのデータビットはユーザデータを表している請求項９記載のシステム。
　１５．　さらに、フォーマット手段に接続され、第１のデータタイプのデータビットを含んでいる第１のタイプのデジタルデータを生成するボコーダ手段を具備している請求項５記載のシステム。
　１６．　変調手順がＣＤＭＡ手順である請求項５記載のシステム。
　１７．　データフレームを変調し、順方向および逆方向チャンネルにより送信するセルラ通信システムにおいて、
　各データフレームがそれぞれ１以上のデータタイプのデータビットを含むトラフィックデータビットのセットを含むデータフレームを発生する手段と、
　データフレームを発生する手段に接続されたビット発生手段とを具備し、
　前記ビット発生手段は、
　特定のフレームビット速度を有する各データフレームに対するデータビットのタイプを示すモードビットを発生し、
　第１のデータタイプのデータビットが最高のビットカウントまたはその次に高いビットカウントを有している各データフレームに対してのみパリティチェックビットを発生し、
　予め定められたフレーム終端フォーマットにしたがってテールビットを発生し、
　最高のビットカウントまたはその次に高いビットカウントを有する各フレームに対して前記モードビット、前記トラフィックデータビットのセット、前記パリティチェックビット、および前記テールビットをその順序で生成し、
　全ての他のフレームに対しては前記トラフィックデータビットのセットおよび前記テールビットをそれぞれの順序で生成することを特徴とするデータフレームを生成するための組合わせシステム。
　１８．　第１のデータタイプのデータビットは１次トラフィックデータビットである請求項１７記載の組合わせシステム。
　１９．　モードビットはトラフィックビットのセットを示し、それらは、
　第１のデータタイプのデータビットのみ、
　第２のデータタイプのデータビットのみ、
　第３のデータタイプのデータビットのみ、
　第１のデータタイプのデータビットと第２のデータタイプのデータビットのみ、
　第１のデータタイプのデータビットと第３のデータタイプのデータビットのみのいずれかである請求項１７記載の組合わせシステム。