【事件の表示】
　特許第３１１１４２０号「半導体装置とその製造方法」の請求項１ないし３に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　特許第３１１１４２０号の請求項１ないし３に係る特許を取り消す。
【理　由】
第１　手続の経緯
　本件特許第３１１１４２０号の請求項１乃至３に係る発明は、平成６年１０月３１日に特許出願され、平成１２年９月２２日にその特許の設定登録がなされ、その後渡辺正之より特許異議の申立てがなされ、平成１３年１１月７日付けで取消理由通知がなされ、平成１４年１月１５日付けで訂正請求がなされ、平成１４年１月２３日付けで訂正拒絶理由通知がなされ、平成１４年３月２７日付けで手続補正がなされたものである。
　
第２　訂正の適否についての判断
１．訂正請求に対する補正の適否について
  平成１４年１月１５日付け訂正請求に対する平成１４年３月２７日付けの補正は、訂正明細書の特許請求の範囲における、
「【請求項１】　半導体基板（１１）上に第１のゲート酸化膜（１２）を介して形成されたフローティングゲート（１５）と、当該フローティングゲート（１５）を被覆する第２のゲート酸化膜（１６）を介して形成されたコントロールゲート（１７）と、前記フローティングゲート（１５）及びコントロールゲート（１７）に隣接するように前記半導体基板（１１）表層に形成されたソース／ドレイン領域層（１８，１９）とを具備し、前記第２のゲート酸化膜（１６）を介して前記フローティングゲート（１５）と前記コントロールゲート（１７）との間で情報のやり取りを行なう半導体装置において、
前記第２のゲート酸化膜（１６）が高温下での減圧ＣＶＤ法により形成されるＨＴＯ膜であることを特徴とする半導体装置。
   【請求項２】　半導体基板（１１）上に第１のゲート酸化膜（１２）を介して形成されたフローティングゲート（１５）と、当該フローティングゲート（１５）を被覆する第２のゲート酸化膜（１６）を介して形成されたコントロールゲート（１７）と、前記フローティングゲート（１５）及びコントロールゲート（１７）に隣接するように前記半導体基板（１１）表層に形成されたソース／ドレイン領域層（１８，１９）とを具備し、前記第２のゲート酸化膜（１６）を介して前記フローティングゲート（１５）と前記コントロールゲート（１７）との間で情報のやり取りを行なう半導体装置の製造方法において、
　前記半導体基板（１１）上に第１のゲート酸化膜（１２），ポリシリコン層（１３）を順次形成し、該ポリシリコン層（１３）上に選択酸化膜（１４）を形成する工程と、
　前記選択酸化膜（１４）をマスクにして、前記ポリシリコン層（１３）をエッチングしてフローティングゲート（１５）を形成する工程と、
　高温下での減圧ＣＶＤ法によるＨＴＯ膜を有する第２のゲート酸化膜（１６）を前記半導体基板（１１）の一部及び選択酸化膜（１４）及びフローティングゲート（１５）を被覆するように形成する工程と、
　前記第２のゲート酸化膜（１６）を介して前記半導体基板（１１）の一部上及び前記フローティングゲート（１５）の上部から側部にかけてコントロールゲート（１７）を形成する工程と、
　前記フローティングゲート（１５）及びコントロールゲート（１７）をマスクにして不純物を前記半導体基板（１１）表層に注入し、ソース／ドレイン領域層（１８，１９）を形成する工程とを有することを特徴とする半導体装置の製造方法。
    【請求項３】前記高温下での減圧ＣＶＤ法は、７５０℃以上８３０℃以下の温度範囲で行うことを特徴とする請求項２に記載の半導体装置の製造方法。」を、
「【請求項１】　半導体基板（１１）上に形成された第１のゲート酸化膜（１２）と、
　前記第１のゲート酸化膜（１２）上に形成されたフローティングゲート（１５）と、
　前記半導体基板（１１）の一部及びフローティングゲート（１５）上に形成された選択酸化膜を被覆するように高温下での減圧ＣＶＤ法によるＨＴＯ膜から成る第２のゲート酸化膜（１６）と、
　前記第２のゲート酸化膜（１６）及び前記選択酸化膜を介して前記半導体基板（１１）の一部上及び前記フローティングゲート（１５）の上部から側部にかけて形成されたコントロールゲート（１７）と、
　前記フローティングゲート（１５）及びコントロールゲート（１７）に隣接するように前記半導体基板（１１）表層に形成されたソース／ドレイン領域層（１８，１９）とを具備したことを特徴とする半導体装置。
   【請求項２】　半導体基板（１１）上に第１のゲート酸化膜（１２），ポリシリコン層（１３）を順次形成し、該ポリシリコン層（１３）上に選択酸化膜（１４）を形成する工程と、
　前記選択酸化膜（１４）をマスクにして、前記ポリシリコン層（１３）をエッチングしてフローティングゲート（１５）を形成する工程と、
　高温下での減圧ＣＶＤ法によるＨＴＯ膜から成る第２のゲート酸化膜（１６）を前記半導体基板（１１）の一部及び選択酸化膜（１４）及びフローティングゲート（１５）を被覆するように形成する工程と、
　前記第２のゲート酸化膜（１６）及び前記選択酸化膜を介して前記半導体基板（１１）の一部上及び前記フローティングゲート（１５）の上部から側部にかけてコントロールゲート（１７）を形成する工程と、
　前記フローティングゲート（１５）及びコントロールゲート（１７）をマスクにして不純物を前記半導体基板（１１）表層に注入し、ソース／ドレイン領域層（１８，１９）を形成する工程とを有することを特徴とする半導体装置の製造方法。
    【請求項３】前記高温下での減圧ＣＶＤ法は、７５０℃以上８３０℃以下の温度範囲で行うことを特徴とする請求項２に記載の半導体装置の製造方法。」と補正する（補正１）とともに
段落００１１における、
「【課題を解決するための手段】
　そこで、上記従来の欠点に鑑み、本発明の半導体装置は、半導体基板（１１）上に第１のゲート酸化膜（１２）を介して形成されたフローティングゲート（１５）と、当該フローティングゲート（１５）を被覆する第２のゲート酸化膜（１６）を介して形成されたコントロールゲート（１７）と、前記フローティングゲート（１５）及びコントロールゲート（１７）に隣接するように前記半導体基板（１１）表層に形成されたソース／ドレイン領域層（１８，１９）とを具備し、前記第２のゲート酸化膜（１６）を介して前記フローティングゲート（１５）とコントロールゲート（１７）との間で情報のやり取りを行なうものにおいて、前記第２のゲート酸化膜（１６）が高温下での減圧ＣＶＤ法により形成されるＨＴＯ膜であることを特徴とする。
  また、半導体装置の製造方法は、半導体基板（１１）上に第１のゲート酸化膜（１２）を介して形成されたフローティングゲート（１５）と、当該フローティングゲート（１５）を被覆する第２のゲート酸化膜（１６）を介して形成されたコントロールゲート（１７）と、前記フローティングゲート（１５）及びコントロールゲート（１７）に隣接するように前記半導体基板（１１）表層に形成されたソース／ドレイン領域層（１８，１９）とを具備し、前記第２のゲート酸化膜（１６）を介して前記フローティングゲート（１５）と前記コントロールゲート（１７）との間で情報のやり取りを行なうものにおいて、前記半導体基板（１１）上に第１のゲート酸化膜（１２），ポリシリコン層（１３）を順次形成し、該ポリシリコン層（１３）上に選択酸化膜（１４）を形成する工程と、前記選択酸化膜（１４）をマスクにして、前記ポリシリコン層（１３）をエッチングしてフローティングゲート（１５）を形成する工程と、高温下での減圧ＣＶＤ法によるＨＴＯ膜を有する第２のゲート酸化膜（１６）を前記半導体基板（１１）の一部及び選択酸化膜（１４）及びフローティングゲート（１５）を被覆するように形成する工程と、前記第２のゲート酸化膜（１６）を介して前記半導体基板（１１）の一部上及び前記フローティングゲート（１５）の上部から側部にかけてコントロールゲート（１７）を形成する工程と、前記フローティングゲート（１５）及びコントロールゲート（１７）をマスクにして不純物を前記半導体基板（１１）表層に注入し、ソース／ドレイン領域層（１８，１９）を形成する工程とを有することを特徴とする。
　そして、前記高温下での減圧ＣＶＤ法は、７５０℃以上８３０℃以下の温度範囲で行うことを特徴とするものである。」を
「【課題を解決するための手段】
　そこで、上記従来の欠点に鑑み、本発明の半導体装置は、半導体基板（１１）上に形成された第１のゲート酸化膜（１２）と、前記第１のゲート酸化膜（１２）上に形成されたフローティングゲート（１５）と、前記半導体基板（１１）の一部及びフローティングゲート（１５）上に形成された選択酸化膜を被覆するように高温下での減圧ＣＶＤ法によるＨＴＯ膜から成る第２のゲート酸化膜（１６）と、前記第２のゲート酸化膜（１６）及び前記選択酸化膜を介して前記半導体基板（１１）の一部上及び前記フローティングゲート（１５）の上部から側部にかけて形成されたコントロールゲート（１７）と、前記フローティングゲート（１５）及びコントロールゲート（１７）に隣接するように前記半導体基板（１１）表層に形成されたソース／ドレイン領域層（１８，１９）とを具備したことを特徴とする。
  また、本発明の半導体装置の製造方法は、半導体基板（１１）上に第１のゲート酸化膜（１２），ポリシリコン層（１３）を順次形成し、該ポリシリコン層（１３）上に選択酸化膜（１４）を形成する工程と、前記選択酸化膜（１４）をマスクにして、前記ポリシリコン層（１３）をエッチングしてフローティングゲート（１５）を形成する工程と、高温下での減圧ＣＶＤ法によるＨＴＯ膜から成る第２のゲート酸化膜（１６）を前記半導体基板（１１）の一部及び前記選択酸化膜（１４）及びフローティングゲート（１５）を被覆するように形成する工程と、前記第２のゲート酸化膜（１６）及び前記選択酸化膜を介して前記半導体基板（１１）の一部上及び前記フローティングゲート（１５）の上部から側部にかけてコントロールゲート（１７）を形成する工程と、前記フローティングゲート（１５）及びコントロールゲート（１７）をマスクにして不純物を前記半導体基板（１１）表層に注入し、ソース／ドレイン領域層（１８，１９）を形成する工程とを有することを特徴とする。
　そして、前記高温下での減圧ＣＶＤ法は、７５０℃以上８３０℃以下の温度範囲で行うことを特徴とするものである。」と補正する（補正２）ものである。
２．次に上記補正について検討する。
（補正１について）
　補正後の請求項１及び２には、補正前の「前記第２のゲート酸化膜（１６）を介して前記フローティングゲート（１５）と前記コントロールゲート（１７）との間で情報のやり取りを行なう半導体装置」及び「前記第２のゲート酸化膜（１６）を介して前記フローティングゲート（１５）と前記コントロールゲート（１７）との間で情報のやり取りを行なう半導体装置の製造方法」の点の限定を欠いており、特許請求の範囲の請求項１及び２を拡張又は変更するものである。
（「訂正事項の補正は、訂正事項の削除、及び請求書の要旨を変更しない範囲での軽微な瑕疵の補正等が可能であり、新たに訂正事項を加える、あるいは訂正事項を変更することは、請求書の要旨の変更に該当するものとします。」：平成１２年３月　特許庁の訂正の補正に関する運用変更のお知らせより引用。）
　よって、上記補正は、補正２について検討するまでもなく、訂正請求書の要旨を変更するものであり、特許法第１２０条の４第３項で準用する特許法第１３１条第２項の規定に適合しないから、以下平成１４年１月１５日付けの訂正請求書に基いて検討する。
　
３．訂正の内容
　本件訂正請求は、特許明細書の特許請求の範囲における、
「【請求項１】　半導体基板（１１）上に形成された第１のゲート酸化膜（１２）と、
　前記第１のゲート酸化膜（１２）上に形成されたフローティングゲート（１５）と、
　前記半導体基板（１１）の一部及びフローティングゲート（１５）を被覆するように高温下での減圧ＣＶＤ法によるＨＴＯ膜から成る第２のゲート酸化膜（１６）と、
　前記第２のゲート酸化膜（１６）を介して前記半導体基板（１１）の一部上及び前記フローティングゲート（１５）の上部から側部にかけて形成されたコントロールゲート（１７）と、
　前記フローティングゲート（１５）及びコントロールゲート（１７）に隣接するように前記半導体基板（１１）表層に形成されたソース／ドレイン領域層（１８，１９）とを具備したことを特徴とする半導体装置。
   【請求項２】　半導体基板（１１）上に第１のゲート酸化膜（１２），ポリシリコン層（１３）を順次形成し、該ポリシリコン層（１３）上に選択酸化膜（１４）を形成する工程と、
　前記選択酸化膜（１４）をマスクにして、前記ポリシリコン層（１３）をエッチングしてフローティングゲート（１５）を形成する工程と、
　高温下での減圧ＣＶＤ法によるＨＴＯ膜から成る第２のゲート酸化膜（１６）を前記半導体基板（１１）の一部及び選択酸化膜（１４）及びフローティングゲート（１５）を被覆するように形成する工程と、
　前記第２のゲート酸化膜（１６）を介して前記半導体基板（１１）の一部上及び前記フローティングゲート（１５）の上部から側部にかけてコントロールゲート（１７）を形成する工程と、
　前記フローティングゲート（１５）及びコントロールゲート（１７）をマスクにして不純物を前記半導体基板（１１）表層に注入し、ソース／ドレイン領域層（１８，１９）を形成する工程とを有することを特徴とする半導体装置の製造方法。
    【請求項３】前記高温下での減圧ＣＶＤ法は、７５０℃以上８３０℃以下の温度範囲で行うことを特徴とする請求項２に記載の半導体装置の製造方法。」を、
「【請求項１】　半導体基板（１１）上に第１のゲート酸化膜（１２）を介して形成されたフローティングゲート（１５）と、当該フローティングゲート（１５）を被覆する第２のゲート酸化膜（１６）を介して形成されたコントロールゲート（１７）と、前記フローティングゲート（１５）及びコントロールゲート（１７）に隣接するように前記半導体基板（１１）表層に形成されたソース／ドレイン領域層（１８，１９）とを具備し、前記第２のゲート酸化膜（１６）を介して前記フローティングゲート（１５）と前記コントロールゲート（１７）との間で情報のやり取りを行なう半導体装置において、
前記第２のゲート酸化膜（１６）が高温下での減圧ＣＶＤ法により形成されるＨＴＯ膜であることを特徴とする半導体装置。
   【請求項２】　半導体基板（１１）上に第１のゲート酸化膜（１２）を介して形成されたフローティングゲート（１５）と、当該フローティングゲート（１５）を被覆する第２のゲート酸化膜（１６）を介して形成されたコントロールゲート（１７）と、前記フローティングゲート（１５）及びコントロールゲート（１７）に隣接するように前記半導体基板（１１）表層に形成されたソース／ドレイン領域層（１８，１９）とを具備し、前記第２のゲート酸化膜（１６）を介して前記フローティングゲート（１５）と前記コントロールゲート（１７）との間で情報のやり取りを行なう半導体装置の製造方法において、
　前記半導体基板（１１）上に第１のゲート酸化膜（１２），ポリシリコン層（１３）を順次形成し、該ポリシリコン層（１３）上に選択酸化膜（１４）を形成する工程と、
　前記選択酸化膜（１４）をマスクにして、前記ポリシリコン層（１３）をエッチングしてフローティングゲート（１５）を形成する工程と、
　高温下での減圧ＣＶＤ法によるＨＴＯ膜を有する第２のゲート酸化膜（１６）を前記半導体基板（１１）の一部及び選択酸化膜（１４）及びフローティングゲート（１５）を被覆するように形成する工程と、
　前記第２のゲート酸化膜（１６）を介して前記半導体基板（１１）の一部上及び前記フローティングゲート（１５）の上部から側部にかけてコントロールゲート（１７）を形成する工程と、
　前記フローティングゲート（１５）及びコントロールゲート（１７）をマスクにして不純物を前記半導体基板（１１）表層に注入し、ソース／ドレイン領域層（１８，１９）を形成する工程とを有することを特徴とする半導体装置の製造方法。
    【請求項３】前記高温下での減圧ＣＶＤ法は、７５０℃以上８３０℃以下の温度範囲で行うことを特徴とする請求項２に記載の半導体装置の製造方法。」と訂正し（訂正事項１）、
特許明細書の発明の詳細な説明の段落００１１における、
「【課題を解決するための手段】
　本発明の半導体装置は、上記従来の欠点に鑑み為されたもので、半導体基板（１１）上に形成された第１のゲート酸化膜（１２）と、前記第１のゲート酸化膜（１２）上に形成されたフローティングゲート（１５）と、前記半導体基板（１１）の一部及びフローティングゲート（１５）を被覆するように高温下での減圧ＣＶＤ法によって形成された第２のゲート酸化膜（１６）と、前記第２のゲート酸化膜（１６）を介して前記半導体基板（１１）の一部上及び前記フローティングゲート（１５）の上部から側部にかけて形成されたコントロールゲート（１７）と、前記フローティングゲート（１５）及びコントロールゲート（１７）に隣接するように前記半導体基板（１１）表層に形成されたソース／ドレイン領域層（１８，１９）とを具備し、前記第２のゲート酸化膜（１６）を介して前記半導体基板（１１）に形成されたコントロールゲート（１７）の角部と前記フローティングゲート（１５）との距離を、前記コントロールゲート（１７）の角部から前記フローティングゲート（１５）への電子注入が抑止されるように大きくしたことを特徴とする。また、その製造方法は、半導体基板（１１）上に第１のゲート酸化膜（１２），ポリシリコン層（１３）を順次形成し、該ポリシリコン層（１３）上に選択酸化膜（１４）を形成する工程と、前記選択酸化膜（１４）をマスクにして、前記ポリシリコン層（１３）をエッチングしてフローティングゲート（１５）を形成する工程と、高温下での減圧ＣＶＤ法により第２のゲート酸化膜（１６）を前記半導体基板（１１）の一部及び選択酸化膜（１４）及びフローティングゲート（１５）を被覆するように形成する工程と、前記第２のゲート酸化膜（１６）を介して前記半導体基板（１１）の一部上及び前記フローティングゲート（１５）の上部から側部にかけてコントロールゲート（１７）を形成する工程と、前記フローティングゲート（１５）及びコントロールゲート（１７）をマスクにして不純物を前記半導体基板（１１）表層に注入し、ソース／ドレイン領域層（１８，１９）を形成する工程とを有し、前記高温下での減圧ＣＶＤ法により第２のゲート酸化膜（１６）を形成することにより、前記第２のゲート酸化膜（１６）を介して前記半導体基板（１１）に形成されたコントロールゲート（１７）の角部と前記フローティングゲート（１５）との距離を、前記コントロールゲート（１７）の角部から前記フローティングゲート（１５）への電子注入が抑止されるように大きくしたことを特徴とする。」及び段落００１２における、
「【作　用】
　本発明に係る半導体装置の製造方法によれば、図５に示すように第１のゲート絶縁膜（１２），フローティングゲート（１５）及び選択酸化膜（１４）を被覆するように形成する第２のゲート絶縁膜（１６）を、例えば７５０℃以上８３０℃以下の温度範囲による高温下での減圧ＣＶＤ法で形成している。」をそれぞれ、
「【課題を解決するための手段】
　そこで、上記従来の欠点に鑑み、本発明の半導体装置は、半導体基板（１１）上に第１のゲート酸化膜（１２）を介して形成されたフローティングゲート（１５）と、当該フローティングゲート（１５）を被覆する第２のゲート酸化膜（１６）を介して形成されたコントロールゲート（１７）と、前記フローティングゲート（１５）及びコントロールゲート（１７）に隣接するように前記半導体基板（１１）表層に形成されたソース／ドレイン領域層（１８，１９）とを具備し、前記第２のゲート酸化膜（１６）を介して前記フローティングゲート（１５）と前記コントロールゲート（１７）との間で情報のやり取りを行なうものにおいて、前記第２のゲート酸化膜（１６）が高温下での減圧ＣＶＤ法により形成されるＨＴＯ膜であることを特徴とする。
  また、半導体装置の製造方法は、半導体基板（１１）上に第１のゲート酸化膜（１２）を介して形成されたフローティングゲート（１５）と、当該フローティングゲート（１５）を被覆する第２のゲート酸化膜（１６）を介して形成されたコントロールゲート（１７）と、前記フローティングゲート（１５）及びコントロールゲート（１７）に隣接するように前記半導体基板（１１）表層に形成されたソース／ドレイン領域層（１８，１９）とを具備し、前記第２のゲート酸化膜（１６）を介して前記フローティングゲート（１５）と前記コントロールゲート（１７）との間で情報のやり取りを行なうものにおいて、前記半導体基板（１１）上に第１のゲート酸化膜（１２），ポリシリコン層（１３）を順次形成し、該ポリシリコン層（１３）上に選択酸化膜（１４）を形成する工程と、前記選択酸化膜（１４）をマスクにして、前記ポリシリコン層（１３）をエッチングしてフローティングゲート（１５）を形成する工程と、高温下での減圧ＣＶＤ法によるＨＴＯ膜を有する第２のゲート酸化膜（１６）を前記半導体基板（１１）の一部及び選択酸化膜（１４）及びフローティングゲート（１５）を被覆するように形成する工程と、前記第２のゲート酸化膜（１６）を介して前記半導体基板（１１）の一部上及び前記フローティングゲート（１５）の上部から側部にかけてコントロールゲート（１７）を形成する工程と、前記フローティングゲート（１５）及びコントロールゲート（１７）をマスクにして不純物を前記半導体基板（１１）表層に注入し、ソース／ドレイン領域層（１８，１９）を形成する工程とを有することを特徴とする。
　そして、前記高温下での減圧ＣＶＤ法は、７５０℃以上８３０℃以下の温度範囲で行うことを特徴とするものである。」及び
「【作　用】
　本発明に係る半導体装置の製造方法によれば、第１のゲート酸化膜，フローティングゲート及び選択酸化膜を被覆するように形成する第２のゲート酸化膜を、例えば７５０℃以上８３０℃以下の温度範囲による高温下での減圧ＣＶＤ法で形成している。」と訂正する（訂正事項２）ものである。
　
４．次に上記訂正の適否について検討する。
　訂正事項１について検討する。
　特許明細書には、「尖鋭なコントロールゲートの角部（７Ａ）から電子（ｅ− ）が排出され、フローティングゲート（５）へと誤って注入されてしまうというリバーストンネリング現象」について記載されているが、訂正後の請求項１及び２における「第２のゲート酸化膜（１６）を介して前記フローティングゲート（１５）とコントロールゲート（１７）との間で情報のやり取りを行なう半導体装置」の点について記載されていない。よって上記の点についての訂正は、願書に添付した明細書に記載した事項の範囲内のものではない。
　また訂正後の請求項１における、フローティングゲート（１５）を被覆する「第２のゲート酸化膜（１６）」及び「コントロールゲート（１７）」の構成は、それぞれ訂正前の請求項１における「半導体基板（１１）の一部を被覆する」点及び「半導体基板（１１）の一部上及び前記フローティングゲート（１５）の上部から側部にかけて形成された」点の限定を欠いており、特許請求の範囲を拡張するものである。
　よって、上記訂正は、訂正事項２について検討するまでもなく、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第６条第１項の規定によりなお従前の例によるとされる、特許法第１２０条の４第３項で準用する特許法第１２６条第１項ただし書、第２項乃至第３項の規定に適合しない。
　
第３　特許異議の申立てについて
　特許異議申立人は、甲第１号証乃至第３号証を提示して、請求項１に係る発明は、甲第３号証に記載された発明であって本件請求項１に係る発明についての特許は、特許法第２９条第１項第３号の規定に違反してなされたものであり、また請求項１乃至３に係る発明は、甲第１号証乃至第３号証に記載された発明に基いて当業者が容易に発明をすることができたものであって、本件請求項１乃至３に係る発明についての特許は、特許法第２９条第２項の規定に違反してなされたものであるから、特許を取り消すべきものと主張している。
　
第４　取消理由通知の概要
　取消理由通知の概要は、次のとおりである。
（１）請求項１乃至３に係る発明は、下記刊行物２又は３に記載された発明と同一である。
　したがって、本件請求項１乃至３に係る発明についての特許は、特許法第２９条第１項第３号の規定に違反してなされたものである。
　
（２）請求項１乃至３に係る発明は、下記刊行物１乃至３に記載された発明に基いて、当業者が容易に発明をすることができたものである。
　したがって、本件請求項１乃至３に係る発明についての特許は、特許法第２９条第２項の規定に違反してなされたものである。　
　　　　　　　　　　　　 　記
刊行物１　　特表平６−５０６７９８号公報
刊行物２　　特開昭６１−２２９３６８号公報
刊行物３　　特開平２−２２２１７５号公報
　
第５　取消理由についての検討
１．本件発明
　特許明細書の本件発明は、その特許請求の範囲の請求項１乃至３に記載された次のとおりのものである。
「半導体基板（１１）上に形成された第１のゲート酸化膜（１２）と、
　前記第１のゲート酸化膜（１２）上に形成されたフローティングゲート（１５）と、
　前記半導体基板（１１）の一部及びフローティングゲート（１５）を被覆するように高温下での減圧ＣＶＤ法によるＨＴＯ膜から成る第２のゲート酸化膜（１６）と、
　前記第２のゲート酸化膜（１６）を介して前記半導体基板（１１）の一部上及び前記フローティングゲート（１５）の上部から側部にかけて形成されたコントロールゲート（１７）と、
　前記フローティングゲート（１５）及びコントロールゲート（１７）に隣接するように前記半導体基板（１１）表層に形成されたソース／ドレイン領域層（１８，１９）とを具備したことを特徴とする半導体装置。」（以下「本件第１発明」という。）  
「半導体基板（１１）上に第１のゲート酸化膜（１２），ポリシリコン層（１３）を順次形成し、該ポリシリコン層（１３）上に選択酸化膜（１４）を形成する工程と、
　前記選択酸化膜（１４）をマスクにして、前記ポリシリコン層（１３）をエッチングしてフローティングゲート（１５）を形成する工程と、
　高温下での減圧ＣＶＤ法によるＨＴＯ膜から成る第２のゲート酸化膜（１６）を前記半導体基板（１１）の一部及び選択酸化膜（１４）及びフローティングゲート（１５）を被覆するように形成する工程と、
　前記第２のゲート酸化膜（１６）を介して前記半導体基板（１１）の一部上及び前記フローティングゲート（１５）の上部から側部にかけてコントロールゲート（１７）を形成する工程と、
　前記フローティングゲート（１５）及びコントロールゲート（１７）をマスクにして不純物を前記半導体基板（１１）表層に注入し、ソース／ドレイン領域層（１８，１９）を形成する工程とを有することを特徴とする半導体装置の製造方法。」（以下「本件第２発明」という。）
「前記高温下での減圧ＣＶＤ法は、７５０℃以上８３０℃以下の温度範囲で行うことを特徴とする請求項２に記載の半導体装置の製造方法。」（以下「本件第３発明」という。）
　
２．甲号証記載の発明
　甲第１号証には、半導体不揮発性メモリ及びその製造方法が図面とともに開示されており、更に次の技術事項が記載されている。
「図１は、電気的に可変な不揮発性単一トランジスタ半導体記憶セルの側面断面図である。
・・・。
　図３のａからｉまでは、図１の記憶セルの、再結晶化浮遊ゲートを製作する方法における段階を示す側面断面図である。」（第４頁右上欄第１４行〜第２０行）
「図３ａを参照すると、再結晶化シリコンゲート２２を備える記憶セル１０を製作する方法の第１段階が示されている。第１絶縁層２０又はゲート酸化物層２０をシリコン基板１２の上で成長させる。その後ポリシリコン２２又は・・・を第１絶縁層２０の上に付着させる。・・・シリコン窒化物層７０を、最終的に浮遊ゲート２２を定める場所で選択的に開く（図３ｂを参照のこと）。
　その後、露出されたシリコン区域７０を取り除く（図３ｃを参照のこと）。　その後、レジスト・マスクを取り除く（図３ｄを参照のこと）。
　これにより、再結晶化シリコン２２が露出される。ここで、露出された再結晶化シリコン２２を、例えば２０００オングストロームといった或る厚さに酸化させる（図３ｅを参照のこと）。
・・・（中略）・・・
　ここで、シリコン窒化物層７０をエッチングによって取り除き、再結晶化シリコン層２２を変化されない状態で残す（図３ｆを参照のこと）。
・・・（中略）・・・
　ここで異方性エッチング工程、例えば反応エッチングを適用して、酸化物層７２の直下にない露出された再結晶化シリコン２２に選択的にエッチングを施す（図３ｇを参照のこと）。
　これにより、最終的な再結晶化シリコン浮遊ゲート２２が酸化物層７２の下に定められる。」（第８頁右上欄第２５行〜第９頁左上欄第３行）
　以上まとめると、甲第１号証には、半導体不揮発性メモリの製造方法において、浮遊ゲート２２の形成に関し、「半導体基板（１）上にゲート酸化膜（２０）、ポリシリコン（２２）を順次形成し、（該ポリシリコンが再結晶化した）再結晶化シリコン２２上に酸化物層（７２）を形成する工程と、
　前記酸化物層（７２）をマスクにして、前記（該ポリシリコンが再結晶化した）再結晶化シリコン２２をエッチングして浮遊ゲート２２を形成する工程」及び（該ポリシリコンが再結晶化した）再結晶化シリコン２２上の酸化物層（７２）を残したまま次の製造工程に移行する技術が記載されている。
　即ち、甲第１号証には、半導体不揮発性メモリの浮遊ゲートの製造工程において、
「半導体基板上にゲート酸化膜、浮遊ゲートとなる層を順次形成し、該浮遊ゲートとなる層上に選択酸化物層を形成する工程と、
　前記選択酸化物層をマスクにして、前記浮遊ゲートとなる層をエッチングして浮遊ゲートを形成する工程」及び「浮遊ゲート上の酸化物層（７２）を残したまま次の製造工程に移行する技術」が、技術思想として開示されている。　
　
　甲第２号証には、半導体不揮発性メモリ及びその製造方法が第１図〜３図とともに開示されており、更に同号証には、次の技術事項が記載されている。
「（１）半導体基板上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられた浮遊ゲート電極と、前記浮遊ゲート電極上に設けられた第２の絶縁膜と、前記第２の絶縁膜上に設けられ前記第２の絶縁膜を誘電体とし静電容量結合により前記浮遊ゲート電極の電位を制御するための制御ゲート電極とから少なくとも構成される半導体不揮発性メモリにおいて、
　前記第２の絶縁膜が酸化膜とその上に設けられた窒化膜の二層より成ることを特徴とする半導体不揮発性メモリ。」（特許請求の範囲第１項）
「（２）前記酸化膜は７００℃以上の化学気相成長法により形成される二酸化シリコン膜であり、・・・。」（特許請求の範囲第２項）
「浮遊ゲート電極と制御ゲート電極との間の層間絶縁膜を多結晶シリコン（ポリシリコン）より成る浮遊ゲート電極を熱酸化して形成していた。」（第２頁左上欄第２行〜第５行）
「半導体基板１の表面近傍にソース領域２およびドレイン領域３が設けられており、これら２つの領域にはさまれた基板１の表面上にゲート絶縁膜４があり、その上に浮遊ゲート電極５、その上にＨＴＯ膜６とＣＶＤ窒化膜７とからなる絶縁膜、さらにその上に制御ゲート電極８が順次設けられている。」（第２頁右下欄第７行〜第１３行）
「ＨＴＯ膜は、化学的気相成長法により７００℃以上の高温で作られる酸化膜であり、」（第２頁左下欄第４行〜第５行）
「第１図から第３図には、電子の注入法の異なる３種類のメモリへの実施例を示したが、本発明は浮遊ゲート型で浮遊ゲート電極上に制御ゲート電極が設けられている形の半導体不揮発性メモリであれば、まったく同様に適用することができる。
　ＨＴＯ膜６は、通常、・・・減圧気相成長法で形成することができる。形成温度は８００℃〜９００℃が・・・優れている。」（第２頁右下欄第１４行〜第３頁左上欄第２行）
　更に第３図の記載から、制御ゲート電極８は、ＨＴＯ膜６を介して半導体基板１の一部上及び浮遊ゲート電極５の上部から側部にかけて形成されている点及びソース／ドレイン領域層（２，３）は、浮遊ゲート電極（５）及び制御ゲート電極（８）に隣接するように前記半導体基板（１）表層に形成されている点及びソース／ドレイン領域層（２，３）は、浮遊ゲート電極（５）及び制御ゲート電極（８）をマスクにして不純物を前記半導体基板（１）表層に注入して形成されている点が読み取れる。
　以上まとめると甲第２号証には、次の発明が記載されている。
「半導体基板（１）上に形成された第１のゲート絶縁膜（４）と、
　前記第１のゲート絶縁膜（４）上に形成された浮遊ゲート電極（５）と、
　前記半導体基板（１）の一部及び浮遊ゲート電極（５）を被覆するように高温下での減圧ＣＶＤ法によるＨＴＯ膜とＣＶＤ窒化膜とから成る第２のゲート絶縁膜（６，７）と、
　前記第２のゲート絶縁膜を介して前記半導体基板（１）の一部上及び前記浮遊ゲート電極（５）の上部から側部にかけて形成された制御ゲート電極（８）と、
　前記浮遊ゲート電極（５）及び制御ゲート電極（８）に隣接するように前記半導体基板（１）表層に形成されたソース／ドレイン領域層（２，３）とを具備したことを特徴とする半導体装置。」（以下「甲２第１発明」という。）
及び「半導体基板（１）上に第１のゲート絶縁膜（４），ポリシリコンを順次形成し、前記ポリシリコンをエッチングして浮遊ゲート電極（５）を形成する工程と、
　７００℃以上８００℃〜９００℃の高温下での減圧ＣＶＤ法によるＨＴＯ膜（６）とＣＶＤ窒化膜（７）とから成る第２のゲート絶縁膜（６，７）を前記半導体基板（１）の一部及び浮遊ゲート電極（５）を被覆するように形成する工程と、
　前記第２のゲート絶縁膜を介して前記半導体基板（１）の一部上及び前記浮遊ゲート電極（５）の上部から側部にかけて制御ゲート電極（８）を形成する工程と、
　前記浮遊ゲート電極（５）及び制御ゲート電極（８）をマスクにして不純物を前記半導体基板（１）表層に注入し、ソース／ドレイン領域層（２，３）を形成する工程とを有することを特徴とする半導体装置の製造方法。」（以下「甲２第２発明」という。）
　
　甲第３号証には、半導体不揮発性メモリ及びその製造方法が第１図〜４図とともに開示されており、更に次の技術事項が記載されている。
「・・・フローティングゲートとして設けられたポリシリコン電極に・・・ＳｉＨ２ｃｌ２とＮ２Ｏの８００℃以上の高温化学気相成長法により堆積された酸化膜を・・・」（特許請求の範囲）
「ＳｉＨ２ｃｌ２とＮ２Ｏの８００℃以上の高温化学気相成長（ＣＶＤ）法による酸化膜（以下ＨＴＯ膜・・・）を使用した。」（第２頁左上欄第１行〜第４行）
「第１図は本発明の製造方法を用いて作成されたポリシリコン２層構造を持つ半導体不揮発性メモリのセル断面構造図である。このメモリセルでは、半導体基板１の表面部分にゲート絶縁膜２を形成する。そしてトンネルドレイン領域３上のゲート絶縁膜２の酸化膜をエッチングして窓を開け、１００Å前後のトンネル絶縁膜４を形成する。その上にフローティングゲート５をＣＶＤ法により堆積する。さらに、このフローティングゲート５上のキャパシ夕として、ＳｉＨ２ｃｌ２とＮ２Ｏの８５０℃の高温ＣＶＤ法によりＨＴＯ膜６を堆積している。・・・そして、コントロールゲート７がＣＶＤ法によりＨＴＯ膜６上に堆積されている。最後にイオンインプラ法によりソース領域８とドレイン領域９が形成される。」（第２頁左下欄第１７行〜右下欄第１５行）
　更に第１図の記載から、コントロールゲート７は、ＨＴＯ膜６を介して半導体基板１の一部上及びフローティングゲート５の上部から側部にかけて形成されている点が読み取れる。
　以上まとめると甲第３号証には、次の発明が記載されている。
「半導体基板（１）上に形成されたゲート酸化膜（２）と、
　前記ゲート酸化膜（２）上に形成されたフローティングゲート（５）と、
　前記半導体基板（１）の一部及びフローティングゲート（５）を被覆するように８００℃以上の高温下でのＣＶＤ法によるＨＴＯ膜から成るゲート酸化膜（６）と、
　前記ゲート酸化膜（６）を介して前記半導体基板（１）の一部上及び前記フローティングゲート（５）の上部から側部にかけて形成されたコントロールゲート（７）と、
　前記フローティングゲート（５）及びコントロールゲート（７）に隣接するように前記半導体基板（１）表層に形成されたソース／ドレイン領域層（８，９）とを具備したことを特徴とする半導体装置。」
及び「半導体基板（１）上にゲート酸化膜（２），ポリシリコン層を順次形成し、前記ポリシリコン層をエッチングしてフローティングゲート（５）を形成する工程と、
　８００℃以上の高温下でのＣＶＤ法によるＨＴＯ膜から成るゲート酸化膜（６）を前記半導体基板（１）の一部及びフローティングゲート（５）を被覆するように形成する工程と、
　前記ゲート酸化膜（６）を介して前記半導体基板（１）の一部上及び前記フローティングゲート（５）の上部から側部にかけてコントロールゲート（７）を形成する工程と、
　不純物を前記半導体基板（１）表層に注入し、ソース／ドレイン領域層（８，９）を形成する工程とを有することを特徴とする半導体装置の製造方法。」
　
３．対比・判断
（１）本件第１発明について
　本件第１発明と甲２第１発明とを対比すると、甲２第１発明の「浮遊ゲート電極（５）」、「制御ゲート電極（８）」は、それぞれ本件第１発明の「フローティングゲート（１５）」、「コントロールゲート（１７）」に相当する。
　また第２のゲート絶縁膜に関し本件特許明細書の段落００１８〜００１９には、「次に、図４に示すように・・・酸化膜（以下でこのようにして形成された酸化膜をＨＴＯ膜と称する）からなる第２のゲート絶縁膜を約１６０Åの厚さに形成する。
このＨＴＯ膜は、・・・（中略）・・・形成される。次いで・・・不図示の酸化膜を１６０Å程度形成した後に、Ｗｓｉ膜を１５００Å程度、ポリシリコン１５００Å程度順次形成し、フローティングゲート（１５）の上部から側部にかけて残存するようにパターニングしてコントロールゲート（１７）を形成し」との記載からみて、甲２第１発明における第２のゲート絶縁膜の一部を構成するＨＴＯ膜は、本件第２発明のＨＴＯ膜から成る第２のゲート酸化膜に相当するものと認められる。
よって両者は、
「半導体基板上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成されたフローティングゲートと、前記半導体基板の一部及びフローティングゲートを被覆するように高温下での減圧ＣＶＤ法によるＨＴＯ膜から成る第２のゲート酸化膜と、
　前記第２のゲート酸化膜を介して前記半導体基板の一部上及び前記フローティングゲートの上部から側部にかけて形成されたコントロールゲートと、
　前記フローティングゲート及びコントロールゲートに隣接するように前記半導体基板表層に形成されたソース／ドレイン領域層とを具備したことを特徴とする半導体装置。」の点で一致し、次の点で相違している。
　本件第１発明では、第１のゲート絶縁膜が酸化膜であるのに対し、甲２第１発明ではゲート絶縁膜の種類が明記されてない点。（第１の相違点）
　次に上記相違点について検討する。
　半導体装置のゲート絶縁膜として酸化膜を用いることは、甲２第１発明と類似の構成を有する甲第３号証にも示されているように周知の技術事項であり、本件第１発明において酸化膜を用いた点に格別の作用効果は認められないから、ゲート絶縁膜として酸化膜を用いた点は、単なる設計事項にすぎない。
　よって本件第１発明は、甲第２号証及び甲第３号証に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　
（２）本件第２発明について
　本件第２発明と甲２第２発明とを対比すると、甲２第２発明の「ポリシリコン」、「浮遊ゲート電極（５）」、「制御ゲート電極（８）」は、それぞれ本件第２発明の「ポリシリコン層」、「フローティングゲート（１５）」、「コントロールゲート（１７）」に相当する。
　また第２のゲート絶縁膜に関し本件特許明細書の段落００１８〜００１９には、「次に、図４に示すように・・・酸化膜（以下でこのようにして形成された酸化膜をＨＴＯ膜と称する）からなる第２のゲート絶縁膜を約１６０Åの厚さに形成する。
このＨＴＯ膜は、・・・（中略）・・・形成される。次いで・・・不図示の酸化膜を１６０Å程度形成した後に、Ｗｓｉ膜を１５００Å程度、ポリシリコン１５００Å程度順次形成し、フローティングゲート（１５）の上部から側部にかけて残存するようにパターニングしてコントロールゲート（１７）を形成し」との記載からみて、甲２第２発明における第２のゲート絶縁膜の一部を構成するＨＴＯ膜は、本件第２発明のＨＴＯ膜から成る第２のゲート酸化膜に相当するものと認められる。
よって、両者は、
「半導体基板上に第１のゲート絶縁膜，ポリシリコン層を順次形成し、該ポリシリコン層上に選択酸化膜を形成する工程と、
　前記ポリシリコン層をエッチングしてフローティングゲートを形成する工程と、
　高温下での減圧ＣＶＤ法によるＨＴＯ膜から成る第２のゲート酸化膜を前記半導体基板の一部及びフローティングゲートを被覆するように形成する工程と、
　前記第２のゲート酸化膜を介して前記半導体基板の一部上及び前記フローティングゲートの上部から側部にかけてコントロールゲートを形成する工程と、
　前記フローティングゲート及びコントロールゲートをマスクにして不純物を前記半導体基板表層に注入し、ソース／ドレイン領域層を形成する工程とを有することを特徴とする半導体装置の製造方法。」の点で一致し、次の点で相違している。
　本件第２発明では、第１のゲート絶縁膜が酸化膜であるのに対し、甲２第２発明ではゲート絶縁膜の種類が明記されてない点。（第１の相違点）
　本件第２発明では、ポリシリコン層上に選択酸化膜（１４）を形成する工程と、
　前記選択酸化膜をマスクにして、前記ポリシリコン層をエッチングしてフローティングゲートを形成するとともにフローティングゲート上の選択酸化膜を残したまま次の工程に移行しているのに対し、甲２第２発明では次の工程に移行する前に実施される、フローティングゲートとなるポリシリコン層のエッチング方法が明記されてない点。（第２の相違点）
　まず上記第１の相違点について検討する。
　半導体装置の製造に当たり、ゲート絶縁膜として酸化膜を用いることは、甲２第２発明と類似の製造方法を有する甲第３号証にも示されているように周知の技術事項であり、本件第２発明において酸化膜を用いた点に格別の作用効果は認められないから、ゲート絶縁膜として酸化膜を用いた点は、単なる設計事項にすぎない。
　次に上記第２の相違点について検討する。
　ポリシリコンを加工してフローティングゲートとするためにはエッチング加工が必要であるが、甲第２号証には具体的なエッチング加工方法は記載されていない。
　ところが甲第１号証には、半導体不揮発性メモリの浮遊ゲートの製造に関し、
「半導体基板上にゲート酸化膜、浮遊ゲートとなる層を順次形成し、該浮遊ゲートとなる層上に選択酸化物層を形成する工程と、前記選択酸化物層をマスクにして、前記浮遊ゲートとなる層をエッチングして浮遊ゲートを形成する工程」及び「浮遊ゲート上の選択酸化物層を残したまま次の製造工程に移行する技術」が技術思想として開示されている。
　そこで、ポリシリコンのフローティングゲートへの加工に関し、上記技術思想を適用し、ポリシリコン層上に選択酸化膜を形成する工程と、前記選択酸化膜をマスクにして、前記ポリシリコン層をエッチングしてフローティングゲートを形成するとともにフローティングゲート上の選択酸化膜を残したまま次の製造工程に移行する程度のことは当業者であれば格別の創意工夫をすることなくなし得たことと認められる。
　よって本件第２発明は、甲第１号証乃至甲第３号証に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　
（３）本件第３発明について
  本件第３発明と甲２第２発明とを対比すると、本件第３発明は、本件第２発明を引用し更に「前記高温下での減圧ＣＶＤ法は、７５０℃以上８３０℃以下の温度範囲で行うこと」を限定するものであるから、本件第２発明で検討した一致点及び第１乃至第２の相違点に加えて次の点で相違している。
　本件第３発明では、高温下での減圧ＣＶＤ法は、「７５０℃以上８３０℃以下」の温度範囲で行うのに対し、甲２第２発明では「７００℃以上８００℃〜９００℃」の温度範囲で行う点。（第３の相違点）
　第１及び第２の相違点については、「（２）本件第２発明について」で、それぞれ「ゲート絶縁膜として酸化膜を用いた点は、単なる設計事項にすぎないもの」及び「当業者であれば格別の創意工夫をすることなくなし得たこと」として検討済みであるので、上記第３の相違点について検討する。
　甲第２号証には、高温下での減圧ＣＶＤ法による酸化膜の形成を７００℃以上８００℃〜９００℃」の温度範囲で行うことが記載されている。そして本件第３発明の温度範囲は、甲第２号証に示された温度範囲内であり、「７５０℃以上８３０℃以下」の温度範囲の選定について格別の臨界的な意義もないから、「７５０℃以上８３０℃以下」の温度範囲を選定することは当業者にとって設計事項の域を出るものではない。
　よって本件第３発明は、甲第１号証乃至甲第３号証に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　
第６　むすび
  以上のとおりであるから、本件第１乃至第３発明についての特許は、特許法第２９条第２項の規定に違反した発明についてなされたものであるから、特許法第１１３条第２号に該当し、取り消されるべきものである。
  よって、結論のとおり決定する。
【異議決定日】
平成１４年５月８日（２００２．５．８）