(57)【要約】  本発明にかかる通信制御方法は、第１、第２の回路間において送信と受信とで共通の交流結合素子を用いる通信システムの通信制御方法であって、第１の送信回路Ｔｘ１を有効状態、かつ、第２の受信回路Ｒｘ２を無効状態に設定し、第２の送信回路Ｔｘ２を無効状態、かつ、第１の受信回路Ｒｘ１を有効状態に設定し、交流結合素子を介して第１の送信回路Ｔｘ１から第１の受信回路Ｒｘ１に信号を送信し、第１の送信回路Ｔｘ１による信号の送信後のインターバル期間において、第１の送信回路Ｔｘ１を無効状態、かつ、第２の受信回路Ｒｘ２を有効状態に設定し、第２の送信回路Ｔｘ２を有効状態、かつ、第１の受信回路Ｒｘ１を無効状態に設定し、交流結合素子を介して第２の送信回路Ｔｘ２から第２の受信回路Ｒｘ２に信号を送信する。これにより、小さな回路で送受信信号の混信を防ぐことができる。
2010109758.tif 000002
【特許請求の範囲】
【請求項１】
この通信システムは、
第１の送信回路と第２の受信回路とを備える第１の回路と、第２の送信回路と第１の受信回路とを備える第２の回路と、を有し、前記第１、第２の回路間において送信と受信とで共通の交流結合素子を用いる、
この通信システムの通信制御方法は、
前記第１の送信回路を有効状態、かつ、前記第２の受信回路を無効状態に設定し、
前記第２の送信回路を無効状態、かつ、前記第１の受信回路を有効状態に設定し、
前記交流結合素子を介して前記第１の送信回路から前記第１の受信回路に信号を送信し、
前記第１の送信回路による信号の送信後のインターバル期間において、
前記第１の送信回路を無効状態、かつ、前記第２の受信回路を有効状態に設定し、
前記第２の送信回路を有効状態、かつ、前記第１の受信回路を無効状態に設定し、
前記交流結合素子を介して前記第２の送信回路から前記第２の受信回路に信号を送信する通信制御方法。
【請求項２】
前記第１の送信回路と前記第２の受信回路との有効状態は排他的に切り替えられ、前記第２の送信回路と前記第１の受信回路との有効状態は排他的に切り替えられる請求項１に記載の通信制御方法。
【請求項３】
前記第１の送信回路と前記第２の受信回路との有効状態と無効状態との切り替え、及び前記第２の送信回路と前記第１の受信回路との有効状態と無効状態との切り替えは、所定の周期で行われる請求項１又は２に記載の通信制御方法。
【請求項４】
前記第２の受信回路は、前記第１の送信回路が無効状態になったことに応じて有効状態に切り換えられ、
前記第２の送信回路は、前記第１の受信回路が無効状態になったことに応じて有効状態に切り替えられる請求項１乃至３のいずれか１項に記載の通信制御方法。
【請求項５】
前記第１の送信回路と前記第２の送信回路は、同時に有効状態とはならないように制御される請求項１乃至４のいずれか１項に記載の通信制御方法。
【請求項６】
前記第１の送信回路は、無効状態において、前記交流結合素子と前記第２の受信回路が接続されるノードに対応する出力端子をハイインピーダンス状態とし、前記第２の送信回路は、無効状態において前記交流結合素子と前記第１の受信回路とが接続されるノードに対応する出力端子をハイインピーダンス状態とする請求項１乃至５のいずれか１項に記載の通信制御方法。
【請求項７】
前記第１の送信回路は、前記交流結合素子に対して所定の間隔でパルス信号を出力する請求項１乃至６のいずれか１項に記載の通信制御方法。
【請求項８】
前記第１の送信回路は、送信データの論理レベルの変化に応じて前記交流結合素子にパルス信号を出力する請求項１乃至６のいずれか１項に記載の通信制御方法。
【請求項９】
前記第１の送信回路は、応答要求信号に応じて連続したパルス信号を前記交流結合素子に出力する請求項８に記載の通信制御方法。
【請求項１０】
前記連続したパルス信号のパルスの個数は、前記応答要求信号の値に応じて決定される請求項９に記載の通信制御方法。
【請求項１１】
前記第１の受信回路及び前記第２の受信回路は、無効状態において、無効状態に移行する直前の有効状態の期間に出力していた出力データの論理レベルを維持する請求項１乃至１０のいずれか１項に記載の通信制御方法。
【請求項１２】
前記第２の送信回路は、前記第１の受信回路が出力する受信データの論理レベルの変化に応じて有効状態に移行する請求項１乃至１１のいずれか１項に記載の通信制御方法。
【請求項１３】
前記第２の送信回路は、前記交流結合素子を介して入力されるパルス信号に応じて有効状態に移行する請求項１乃至１２のいずれか１項に記載の通信制御方法。
【請求項１４】
前記第２の送信回路は、前記交流結合素子を介して入力されるパルス信号のパターンに応じて有効状態に移行する請求項１乃至１３のいずれか１項に記載の通信制御方法。
【請求項１５】
前記第２の送信回路は、前記パルス信号のパターンに応じて複数の応答データ候補のうちの１つを選択して、選択した応答データに応じたパルス信号を出力する請求項１乃至１４のいずれか１項に記載の通信制御方法。
【請求項１６】
前記第２の受信回路が出力する応答データが前記第１の送信回路に入力された送信データと不一致の期間が予め設定された判定期間以上となった場合に、送信エラー信号が生成される請求項１乃至１５のいずれか１項に記載の通信制御方法。
【請求項１７】
前記送信エラー信号に応じて前記第１の送信回路が前記送信データに応じたパルス信号を前記交流結合素子に再度出力する請求項１６に記載の通信制御方法。
【請求項１８】
信号の送信と受信とにおいて共通の交流結合素子と、
前記交流結合素子に対して送信データに応じたパルス信号を出力する第１の送信回路と、
前記交流結合素子から得られたパルス信号に応じて応答データを再生する第２の受信回路と、
前記第１の送信回路と前記第２の受信回路の有効状態と無効状態とを切り替える第１のタイミング制御回路とを備える第１の回路と、
前記交流結合素子から得られたパルス信号に応じて受信データを再生する第１の受信回路と、
前記交流結合素子に対して前記応答データに応じたパルス信号を出力する第２の送信回路と、
前記第１の受信回路と前記第２の送信回路の有効状態と無効状態とを切り替える第２のタイミング制御回路とを備える第２の回路と、
を有し、
前記第２のタイミング制御回路は、前記第１の送信回路が無効状態となるインターバル期間に前記第２の送信回路を有効状態とする通信システム。
【請求項１９】
前記第１のタイミング制御回路は、前記第１の送信回路の有効状態と、前記第２の受信回路の有効状態とを排他的に切り替える請求項１８に記載の通信システム。
【請求項２０】
前記第１の送信回路は、応答要求信号に応じて連続したパルス信号を前記交流結合素子に出力する請求項１８乃至２０に記載の通信システム。
【請求項２１】
前記第１の送信回路は、前記応答要求信号の値に応じて出力するパルス信号の連続数を決定する請求項２０に記載の通信システム。
【請求項２２】
前記第１のタイミング制御回路は、前記第１の送信回路の有効状態と、前記第２の受信回路の有効状態との切り替えを所定の間隔で行う請求項１８乃至２１に記載の通信システム。
【請求項２３】
前記第１のタイミング制御回路は、前記第１の送信回路に入力される送信データの論理レベルの変化、及び、応答要求信号の値の変化の少なくともいずれか一方の変化に応じて前記第１の送信回路を所定期間の間有効状態とし、前記第１の送信回路を無効状態に移行させた後に前記第２の受信回路を有効状態とする請求項１８乃至２１のいずれか１項に記載の通信システム。
【請求項２４】
前記第２の受信回路は、無効状態において、無効状態に移行する直前の有効状態の期間に出力していた出力データの論理レベルを維持する請求項１８乃至２３のいずれか１項に記載の通信システム。
【請求項２５】
前記第１の回路は、前記第１の送信回路に入力される送信データと前記第２の受信回路が出力する応答データとに基づき前記送信データの誤伝達を検出して送信エラー信号を出力するエラー検出回路を有する請求項１８乃至２４のいずれか１項に記載の通信システム。
【請求項２６】
前記第１の送信回路は、前記送信エラー信号に応じて前記送信データを再送する請求項２５に記載の通信システム。
【請求項２７】
前記第１の送信回路は、無効状態において前記交流結合素子と前記第２の受信回路とが接続されるノードに対応する出力端子をハイインピーダンス状態とする請求項１８乃至２６のいずれか１項に記載の通信システム。
【請求項２８】
前記第１の送信回路は、無効状態において前記交流結合素子の端子のうち前記第２の受信回路と接続されない側の端子に接地電位を与える請求項２７に記載の通信システム。
【請求項２９】
前記第２のタイミング制御回路は、前記第１の送信回路の有効状態と、前記第２の受信回路の有効状態とを排他的に切り替える請求項１８乃至２８に記載の通信システム。
【請求項３０】
前記第２のタイミング制御回路は、前記第１の送信回路の有効状態と、前記第２の受信回路の有効状態との切り換えを所定の間隔で行う請求項１８乃至２９に記載の通信システム。
【請求項３１】
前記第２の回路は、前記第１の受信回路が出力する前記受信データの論理レベルの切り替わりを検出して変化検出信号を出力する変化検出回路を有し、
前記第２のタイミング制御回路は、前記変化検出信号に応じて、前記第１の受信回路を無効状態に移行させると共に前記第２の送信回路を有効状態に移行させ、その後前記第１の受信回路を有効状態に移行させると共に前記第２の送信回路を無効状態に移行させる請求項１８乃至２９のいずれか１項に記載の通信システム。
【請求項３２】
前記第２の回路は、前記第１の受信回路に入力されるパルス信号を検出してパルス検出信号を出力するパルス検出回路を有し、
前記第２のタイミング制御回路は、前記パルス検出信号に応じて、前記第１の受信回路を無効状態に移行させると共に前記第２の送信回路を有効状態に移行させ、その後前記第１の受信回路を有効状態に移行させると共に前記第２の送信回路を無効状態に移行させる請求項１８乃至２９のいずれか１項に記載の通信システム。
【請求項３３】
前記第２の回路は、前記第１の受信回路に入力されるパルス信号のパターンを解析し、予め設定された規定パターンと前記パルス信号のパターンとの一致を検出してパターン検出信号を出力するパターン検出回路を有し、
前記第２のタイミング制御回路は、前記パターン検出信号に応じて、前記第２の送信回路を有効状態に移行させるか否かを決定する請求項３２に記載の通信システム。
【請求項３４】
前記第２の回路は、前記第１の受信回路に入力されるパルス信号のパターンに基づき選択信号と、予め設定された規定パターンと前記パルス信号のパターンとの比較結果を示すパターン検出信号と、を生成するパターン検出回路と、
前記選択信号に応じて複数の応答データのうちいずれか１つを選択して前記第２の送信回路に出力する選択回路と、を有し、
前記第２のタイミング制御回路は、前記パターン検出信号に応じて、前記第２の送信回路を有効状態に移行させるか否かを決定する請求項３２に記載の通信システム。
【請求項３５】
前記第２の送信回路は、無効状態において前記交流結合素子と前記第１の受信回路とが接続されるノードに対応する出力端子をハイインピーダンス状態とする請求項１８乃至３４のいずれか１項に記載の通信システム。
【請求項３６】
前記第１の送信回路は、無効状態において前記交流結合素子の端子のうち前記第１の受信回路と接続されない側の端子に接地電位を与える請求項３５に記載の通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は通信制御方法及び通信制御システムに関し、特に送信と受信とにおいて共通の交流結合素子を用いる通信制御方法及び通信システムに関する。
【背景技術】
【０００２】
電源電圧の異なる複数の半導体チップ間で信号を伝達する場合、配線により直接信号を伝達すると、直流電圧に差を生じ半導体チップの破損や信号伝達の不具合が生じることがある。そこで、電源電圧の異なる複数の半導体チップ間で信号を伝達する場合、半導体チップ間を交流結合素子で接続し、交流信号のみを伝達することが行われる。この交流結合素子には、コンデンサやトランスフォーマがある。ここで、トランスフォーマは、一次側コイルと二次側コイルとが磁気的に結合される交流結合素子である。交流結合素子としてトランスフォーマを用いた場合、トランスフォーマの一次側コイルと二次側コイルとの巻線比を調節することで、送信側の半導体チップの送信信号の電圧振幅にかかわらず受信側の半導体チップに適切な電圧振幅の信号を伝達することができる。そのため、トランスフォーマを用いて異なる電源電圧で動作する半導体チップ間の通信を行うことで、送信信号又は受信信号の電圧振幅を半導体チップ上で調節する必要が無くなる。以下の説明では、半導体チップ上に形成されたトランスフォーマを場合に応じてオンチップトランスフォーマと称す。このようなトランスフォーマ又はコンデンサを介して通信を行う通信システムが特許文献１〜１１に開示されている。【０００３】
しかし、トランスフォーマを用いた通信では、外部から入射される磁気ノイズや、２つの回路間のコモンモード電圧の変動が発生する。このようなノイズやコモンモード電圧の変動は、オンチップトランスフォーマを構成する２つのコイル間に形成される寄生容量を介して他方の回路に伝播される。そのため、トランスフォーマを用いたシステムでは、ノイズやコモンモード電圧の変動がノイズとなって誤動作を引き起こす問題がある。このような誤動作を防止するためには、受信側回路が出力しているデジタル信号の値を送信側回路で確認して照合する機能を有することが望ましい。また、受信側回路の出力端子から先に接続される回路で異常を検出した場合には、送信側回路または送信側回路に信号を供給するマイクロコントローラなどの制御回路にその異常を知らせる機能を有することが望ましい。【０００４】
そこで、トランスフォーマを介した双方向通信手段が特許文献２、４、１０、１１に開示されている。特許文献１１では、第１のチップから第２のチップへ信号を伝達するための第１のトランスフォーマと、第２のチップから第１のチップへ信号を伝達するための第２のトランスフォーマを有する。また、特許文献２、４、１０では、第１のチップから第２のチップへの信号の伝達と第２のチップから第１のチップへの信号の伝達とを１つのトランスフォーマを介して行うものである。この通信方式では、それぞれのチップ上の受信回路で第１のチップから送信された信号と第２のチップから送信された信号を分離し、必要な信号を再現することで同時双方向通信を実現する。また、特許文献２では、同時双方向通信ではなく、外部端子からの信号によって半固定的に送信モードと受信モードを切り替える方式も提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第４７８５３４５号公報
【特許文献２】米国特許第５９５２８４９号公報
【特許文献３】米国特許第６２６２６００号公報
【特許文献４】米国特許第６２４９１７１号公報
【特許文献５】米国特許第６５２５５６６号公報
【特許文献６】米国特許第６８７３０６５号公報
【特許文献７】米国特許第６９０３５７８号公報
【特許文献８】米国特許第６９２２０８０号公報
【特許文献９】米国特許第７０６４４４２号公報
【特許文献１０】米国特許第７３０２２４７号公報
【特許文献１１】米国特許第７０７５３２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１１に記載の通信方式では、一対の通信経路を構成するために２つのトランスフォーマを必要とするため、通信に必要な回路の面積が約２倍になる問題がある。また、特許文献２、４、１０に記載の通信方式では、同時双方向通信を行う場合において、第１のチップから送信された信号と第２のチップから送信された信号を分離するための回路が複雑になる問題がある。さらに、特許文献２、４、１０に記載の通信方式では、送信信号と受信信号とを十分に分離できずに誤動作を起こす危険性が高いという問題がある。また、特許文献２に記載の通信方式では、送信モードと受信モードとの切り替え動作が必要になるため、この切り替え動作を指示する制御信号を生成するタイミングやそのための制御信号を外部の回路において生成しなければならない問題がある。さらに、特許文献２に記載の通信方法では、この制御信号を適切なタイミングで生成するための技術が必要となる。つまり、上記の特許文献において開示された通信方式では、信頼性の高い双方向通信を行うために回路規模が増大する問題がある。【０００７】
このような課題に鑑み、本発明では、双方向通信の送信動作と受信動作において共通の交流結合素子を用いる通信システムにおいて、回路規模を削減することを目的とする。
【課題を解決するための手段】
【０００８】
本発明にかかる通信制御方法の一態様は、第１の送信回路と第２の受信回路とを備える第１の回路と、第２の送信回路と第１の受信回路とを備える第２の回路と、を有し、前記第１、第２の回路間において送信と受信とで共通の交流結合素子を用いる通信システムの通信制御方法であって、前記第１の送信回路を有効状態、かつ、前記第２の受信回路を無効状態に設定し、前記第２の送信回路を無効状態、かつ、前記第１の受信回路を有効状態に設定し、前記交流結合素子を介して前記第１の送信回路から前記第１の受信回路に信号を送信し、前記第１の送信回路による信号の送信後のインターバル期間において、前記第１の送信回路を無効状態、かつ、前記第２の受信回路を有効状態に設定し、前記第２の送信回路を有効状態、かつ、前記第１の受信回路を無効状態に設定し、前記交流結合素子を介して前記第２の送信回路から前記第２の受信回路に信号を送信する。【０００９】
本発明にかかる通信システムの一態様は、信号の送信と受信とにおいて共通の交流結合素子を用いる通信システムであって、前記交流結合素子に対して送信データに応じたパルス信号を出力する第１の送信回路と、前記交流結合素子から得られたパルス信号に応じて応答データを再生する第２の受信回路と、前記第１の送信回路と前記第２の受信回路の有効状態と無効状態とを切り替える第１のタイミング制御回路とを備える第１の回路と、前記交流結合素子から得られたパルス信号に応じて受信データを再生する第１の受信回路と、前記交流結合素子に対して前記応答データに応じたパルス信号を出力する第２の送信回路と、前記第１の受信回路と前記第２の送信回路の有効状態と無効状態とを切り替える第２のタイミング制御回路とを備える第２の回路と、を有し、前記第２のタイミング制御回路は、前記第１の送信回路が無効状態となるインターバル期間に前記第２の送信回路を有効状態とする。
【発明の効果】
【００１０】
本発明にかかる通信制御方法及び通信システムによれば、双方向通信の送信動作と受信動作において共通の交流結合素子を用いる通信システムにおいて、回路規模を削減することが可能である。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１にかかる通信システムの実装状態を示す模式図である。
【図２】実施の形態１にかかる通信システムの実装状態を示す模式図である。
【図３】実施の形態１にかかる通信システムの実装状態を示す模式図である。
【図４】実施の形態１にかかる通信システムの実装状態を示す模式図である。
【図５】実施の形態１にかかる通信システムの実装状態を示す模式図である。
【図６】実施の形態１にかかる通信システムの実装状態を示す模式図である。
【図７】実施の形態１にかかる通信伝達システムの実装状態を示す模式図である。
【図８】実施の形態１にかかる通信システムの実装状態を示す模式図である。
【図９】図８に示す実装方法を用いた場合の半導体基板の断面図を示す模式図である。
【図１０】図８に示す実装方法を用いた場合の半導体基板の断面図を示す模式図である。
【図１１】実施の形態１にかかる通信システムの実装状態を示す模式図である。
【図１２】実施の形態１にかかる通信システムの適用例を示すブロック図である。
【図１３】実施の形態１にかかる通信システムのブロック図である。
【図１４】実施の形態１にかかる通信システムの第１のタイミング制御回路のブロック図である。
【図１５】実施の形態１にかかる通信システムの第１のタイミング制御回路の動作を示すタイミングチャートである。
【図１６】実施の形態１にかかる通信システムの第２のタイミング制御回路のブロック図である。
【図１７】実施の形態１にかかる通信システムの第２のタイミング制御回路の動作を示すタイミングチャートである。
【図１８】実施の形態１にかかる通信システムの送信回路及び受信回路のブロック図である。
【図１９】実施の形態１にかかる通信システムの受信回路の詳細なブロック図である。
【図２０】実施の形態１にかかる通信システムの受信回路の入出力特性を示すグラフである。
【図２１】実施の形態１にかかる通信システムの送信回路が有効状態の場合の動作を示すタイミングチャートである。
【図２２】実施の形態１にかかる通信システムの送信回路が無効状態の場合の動作を示すタイミングチャートである。
【図２３】実施の形態１にかかる通信システムの動作を示すタイミングチャートである。
【図２４】実施の形態１にかかる通信システムの送信回路の別の例を示すブロック図である。
【図２５】図２２に示す送信回路が有効状態の場合の動作を示すタイミングチャートである。
【図２６】実施の形態１にかかる通信システムの別の例を示すブロック図である。
【図２７】図２６に示す通信システムのエラー検出回路の動作を示すタイミングチャートである。
【図２８】図２７に示すエラー検出回路の動作を示すタイミングチャートである。
【図２９】実施の形態２にかかる通信システムのブロック図である。
【図３０】実施の形態２にかかる通信システムの変化検出回路のブロック図である。
【図３１】実施の形態２にかかる通信システムの第２のタイミング制御回路のブロック図である。
【図３２】実施の形態２にかかる通信システムの第２の送信回路のブロック図である。
【図３３】実施の形態２にかかる通信システムの第２の回路の動作を示すタイミングチャートである。
【図３４】実施の形態２にかかる通信システムの動作を示すタイミングチャートである。
【図３５】実施の形態３にかかる通信システムのブロック図である。
【図３６】実施の形態３にかかる通信システムのパルス検出回路のブロック図である。
【図３７】実施の形態３にかかる通信システムのパルス検出回路の別の例を示すブロック図である。
【図３８】実施の形態３にかかる通信システムの動作を示すタイミングチャートである。
【図３９】実施の形態４にかかる通信システムのブロック図である。
【図４０】実施の形態４にかかる通信システムの送信データ検出回路のブロック図である。
【図４１】実施の形態４にかかる通信システムの第１のタイミング制御回路のブロック図である。
【図４２】実施の形態４にかかる通信システムの第１の送信回路のブロック図である。
【図４３】実施の形態４にかかる通信システムのパターン検出回路のブロック図である。
【図４４】実施の形態４にかかる通信システムの第２のタイミング制御回路のブロック図である。
【図４５】実施の形態４にかかる通信システムの動作を示すタイミングチャートである。
【図４６】実施の形態５にかかる通信システムのブロック図である。
【図４７】実施の形態５にかかる通信システムの第１の送信回路のブロック図である。
【図４８】実施の形態５にかかる通信システムのパターン検出回路のブロック図である。
【図４９】実施の形態５にかかる通信システムの動作を示すタイミングチャートである。
【図５０】実施の形態６にかかる通信システムの実装状態を示す模式図である。
【図５１】実施の形態６にかかる通信システムの実装状態を示す模式図である。
【図５２】実施の形態６にかかる通信システムのブロック図である。
【図５３】実施の形態６にかかる通信システムの第１の送信回路のブロック図である。
【図５４】実施の形態６にかかる通信システムのパルス検出回路のブロック図である。
【図５５】実施の形態６にかかる通信システムの第２の送信回路のブロック図である。
【図５６】実施の形態６にかかる通信システムの動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１２】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。まず、本実施の形態にかかる通信システムの実装方法について説明する。本実施の形態にかかる通信システムでは、交流結合素子としてトランスフォーマ又はコンデンサを用いる。図１〜図１０に示す実装例は、１つ又は２つの半導体チップ上に形成された２つのコイルを用いてトランスフォーマを構成する。つまり、２つのコイルは、互いに磁気的に結合された交流結合素子として機能する。また、図１１に示す実装例では、交流結合素子としてコンデンサを用いる例を示す。そして、半導体チップ上に形成された送信回路及び受信回路とトランスフォーマとを接続する。なお、図１〜図１１は、トランスフォーマ又はコンデンサが実装される位置を説明するためのものである。
【００１３】
図１に示す実装状態は、半導体パッケージ１に第１の半導体チップ（以下、第１の回路と称す）ＣＨＰ１及び第２の半導体チップ（以下、第２の回路と称す）ＣＨＰ２が搭載される。この第１の回路ＣＨＰ１及び第２の回路ＣＨＰ２は、それぞれパッドＰｄを有する。そして、第１の回路ＣＨＰ１及び第２の回路ＣＨＰ２のパッドＰｄは、図示しないボンディングワイヤを介して半導体パッケージ１に設けられたリード端子２と接続される。この構成は、図２〜図８及び図１１に示す実装形態のいずれにも共通する構成である。
【００１４】
第１の回路ＣＨＰ１には第１の送信回路Ｔｘ１及び第２の受信回路Ｒｘ２が形成される。一方、第２の回路ＣＨＰ２には、一次側コイルＬ１、二次側コイルＬ２、第１の受信回路Ｒｘ１及び第２の送信回路Ｔｘ２が形成される。また、第１の回路ＣＨＰ１には、第１の送信回路Ｔｘ１及び第２の受信回路Ｒｘ２と接続されるパッドが形成され、第２の回路ＣＨＰ２には、一次側コイルＬ１と接続されるパッドが形成される。そして、第１の送信回路Ｔｘ１及び第２の受信回路Ｒｘ２は、パッドとボンディングワイヤＷとを介して第２の回路ＣＨＰ２に形成された一次側コイルＬ１と接続される。
【００１５】
図２に示す実装状態は、第１の回路ＣＨＰ１に一次側コイルＬ１、二次側コイルＬ２、第１の送信回路Ｔｘ１及び第２の受信回路Ｒｘ２が形成される。一方、第２の回路ＣＨＰ２には第１の受信回路Ｒｘ１及び第２の送信回路Ｔｘ２が形成される。また、第１の回路ＣＨＰ１には、二次側コイルＬ２と接続されるパッドが形成され、第２の回路ＣＨＰ２には、第１の受信回路Ｒｘ１及び第２の送信回路Ｔｘ２と接続されるパッドが形成される。そして、第１の受信回路Ｒｘ１及び第２の送信回路Ｔｘ２は、パッドとボンディングワイヤＷとを介して第１の回路ＣＨＰ１に形成された二次側コイルＬ２と接続される。
【００１６】
なお、図１、図２に示す例では、一次側コイルＬ１と二次側コイルＬ２は、１つの半導体チップ内において上下方向に積層される第１の配線層と第２の配線層を用いて形成される。
【００１７】
図３に示す実装状態は、第１の回路ＣＨＰ１に第１の送信回路Ｔｘ１及び第２の受信回路Ｒｘ２が形成される。一方、第２の回路ＣＨＰ２には、一次側コイルＬ１、二次側コイルＬ２、第１の受信回路Ｒｘ１及び第２の送信回路Ｔｘ２が形成される。また、第１の回路ＣＨＰ１には、第１の送信回路Ｔｘ１及び第２の受信回路Ｒｘ２と接続されるパッドが形成され、第２の回路ＣＨＰ２には、一次側コイルＬ１と接続されるパッドが形成される。そして、第１の送信回路Ｔｘ１及び第２の受信回路Ｒｘ２は、パッドとボンディングワイヤＷとを介して第２の回路ＣＨＰ２に形成された一次側コイルＬ１と接続される。
【００１８】
図４に示す実装状態は、第１の回路ＣＨＰ１に一次側コイルＬ１、二次側コイルＬ２、第１の送信回路Ｔｘ１及び第２の受信回路Ｒｘ２が形成される。一方、第２の回路ＣＨＰ２には第１の受信回路Ｒｘ１及び第２の送信回路Ｔｘ２が形成される。また、第１の回路ＣＨＰ１には、二次側コイルＬ２と接続されるパッドが形成され、第２の回路ＣＨＰ２には、第１の受信回路Ｒｘ１及び第２の送信回路Ｔｘ２と接続されるパッドが形成される。そして、第１の受信回路Ｒｘ１及び第２の送信回路Ｔｘ２は、パッドとボンディングワイヤＷとを介して第１の回路ＣＨＰ１に形成された二次側コイルＬ２と接続される。
【００１９】
なお、図３、図４に示す例では、一次側コイルＬ１と二次側コイルＬ２は、１つの半導体チップの同一の配線層に形成される。また、一次側コイルＬ１と二次側コイルＬ２は、同一の中心位置を有する巻線として形成される。
【００２０】
図５に示す実装状態は、第１の回路ＣＨＰ１に第１の送信回路Ｔｘ１及び第２の受信回路Ｒｘ２が形成され、第２の回路ＣＨＰ２に第１の受信回路Ｒｘ１及び第２の送信回路Ｔｘ２が形成され、第３の半導体チップ（以下、第３の回路と称す）ＣＨＰ３に一次側コイルＬ１及び二次側コイルＬ２が形成される。また、第１の回路ＣＨＰ１には、一次側コイルＬ１と接続されるパッドが形成され、第２の回路ＣＨＰ２には、二次側コイルＬ２と接続されるパッドが形成され、第３の回路ＣＨＰ３には一次側コイルＬ１に接続されるパッド及び二次側コイルＬ２に接続されるパッドが形成される。そして、第１の送信回路Ｔｘ１及び第２の受信回路Ｒｘ２はパッド及びボンディングワイヤＷを介して第３の回路ＣＨＰ３上に形成された一次側コイルＬ１と接続され、第１の受信回路Ｒｘ１及び第２の送信回路Ｔｘ２はパッド及びボンディングワイヤＷを介して第３の回路ＣＨＰ３上に形成される二次側コイルＬ２と接続される。なお、図５に示す例では、一次側コイルＬ１と二次側コイルＬ２は、１つの半導体チップ内において上下方向に積層される第１の配線層と第２の配線層を用いて形成される。
【００２１】
図６、図７に示す例は、第１の送信回路Ｔｘ１、第２の受信回路Ｒｘ２及び一次側コイルＬ１が第１の回路ＣＨＰ１に形成され、第１の受信回路Ｒｘ１、第２の送信回路Ｔｘ２及び二次側コイルＬ２が第２の回路ＣＨＰ２に形成される例である。図６、図７に示す例は、第１の回路ＣＨＰ１と第２の回路ＣＨＰ２とが積層される。また、図６、図７に示す例では、積層された状態において、一次側コイルＬ１の中心位置と二次側コイルＬ２の中心位置とが同一直線上になるように第１の回路ＣＨＰ１及び第２の回路ＣＨＰ２が配置される。
【００２２】
図８に示す例は、同一の半導体基板ＣＨＰ４上に第１の送信回路Ｔｘ１、第２の受信回路Ｒｘ２、第１の受信回路Ｒｘ２、第２の送信回路Ｔｘ２、一次側コイルＬ１及び二次側コイルＬ２が形成されるものである。図８に示す例では、一次側コイルＬ１と二次側コイルＬ２は、上下方向に積層される第１の配線層と第２の配線層を用いて形成される。そして、第１の送信回路Ｔｘ１及び第２の受信回路Ｒｘ２が配置される領域と第１の受信回路Ｒｘ１及び第２の送信回路Ｔｘ２が配置される領域は、半導体基板ＣＨＰ４に形成される絶縁層により互いに絶縁される。ここで、半導体基板ＣＨＰ４の断面図を図９、図１０に示す。図９に示す例では、第１の送信回路Ｔｘ１及び第２の受信回路Ｒｘ２が形成される領域（この領域が、第１の回路ＣＨＰ１相当の機能を有する）と第１の受信回路Ｒｘ１及び第２の送信回路Ｔｘ２が形成される領域（この領域が第２の回路ＣＨＰ２相当の機能を有する）とが絶縁層により電気的に分断される。そして、一次側コイルＬ１及び二次側コイルＬ２は第１の受信回路Ｒｘ１及び第２の送信回路Ｔｘ２が形成される領域に設けられる。一方、図１０に示す例では、第１の送信回路Ｔｘ１及び第２の受信回路Ｒｘ２が形成される領域（この領域が、第１の回路ＣＨＰ１相当の機能を有する）と第１の受信回路Ｒｘ１及び第２の送信回路Ｔｘ２が形成される領域（この領域が第２の回路ＣＨＰ２相当の機能を有する）とが絶縁層により電気的に分断される。そして、一次側コイルＬ１及び二次側コイルＬ２は第１の送信回路Ｔｘ１及び第２の受信回路Ｒｘ２が形成される領域に設けられる。
【００２３】
図１１に示す実装例は、図１において示した通信システムの実装例のトランスフォーマをコンデンサに変更したものである。つまり、図１１に示す通信システムは、交流結合素子としてコンデンサを用いた実施例である。この通信システムにおいて信号伝達に用いられるコンデンサは、異なる配線層に形成された金属配線（図１１の電極Ｃｅ１、Ｃｅ２）をコンデンサの２つの電極として用い、当該金属配線の間に充填される絶縁体（例えば、層間絶縁膜）を誘電体として用いたものである。
【００２４】
上記説明より、本実施の形態にかかる信号伝達システムは、通信に用いるトランスフォーマを半導体チップ上に形成する。このとき、一次側コイルＬ１と二次側コイルＬ２は、互いの中心位置が同一直線上に配置されていれば良く、トランスフォーマが形成される領域に制限はない。なお、上記説明では、半導体チップ上に形成される回路は送信回路及び受信回路のみを示したが、送信回路及び受信回路以外の回路が半導体チップ上に形成されていても良い。
【００２５】
ここで、第１の回路ＣＨＰ１及び第２の回路ＣＨＰ２に他の回路が搭載された例として、本発明の通信システムの具体的な適用例を図１２に示す。図１２は、モーターを駆動するモーター駆動制御回路に本発明の通信システムを適用した例である。図１２に示すように、この適用例は、半導体パッケージ１００、モーター２００、モーター駆動回路２０１、電流検出回路２０２、温度センサ２０３を有する。
【００２６】
半導体パッケージ１００には、第１の回路ＣＨＰ１に相当する第１のチップ１１０と第２の回路ＣＨＰ２に相当する第２のチップ１２１〜１２６が搭載される。第１のチップ１１０には、第１の送信回路Ｔｘ１、第２の受信回路Ｒｘ２、制御回路ＭＣＵが搭載される。制御回路ＭＣＵは、例えばマイクロコンピュータ等の演算回路であって、モーター駆動用の制御信号の生成及び第２のチップを介して得られた応答データに対する処理を行う。また、第１の送信回路Ｔｘ１及び第２の受信回路Ｒｘ２は、第２のチップに搭載された第１の受信回路Ｒｘ２及び第２の送信回路Ｔｘ２の数に応じて準備される。
【００２７】
第２のチップ１２１〜１２６には、それぞれ第１のコイル、第２のコイル、第１の受信回路Ｒｘ１、第２の送信回路Ｔｘ２、ゲートドライバＤｒｖ、セレクタ（図中のＳＥＬ）が搭載される。なお、図１２では、第２のチップ１２２〜１２６のこれらの要素の記載は簡略化した。第１のコイル及び第２のコイルは、第１のチップ１１０と第２のチップのトランスフォーマを構成する。ゲートドライバＤｒｖは、第１の受信回路Ｒｘ１を介して得られた受信データに基づきモーター駆動回路２０１のゲートドライバＤｒｖを駆動する。セレクタは、電流検出回路２０２が出力するエラー信号ＥＲＲ、温度センサ２０３が出力する温度検出信号ＴＤｅｃ及びゲートドライバＤｒｖが出力する受信データＲｘＤのうちいずれか１つを選択して第２の送信回路Ｔｘ２に出力する。また、図１２に示す適用例では、第１の送信回路Ｔｘ１及び第２の送信回路Ｔｘ２の出力にスイッチが設けられる。このスイッチは、本発明にかかる送信回路が出力端子をハイインピーダンス状態に移行させることができることを示すものである。
【００２８】
モーター２００は、本適用例における制御対象である。モーター駆動回路２０１は、高電圧電源ＨＶＤＤと接地電源ＧＮＤ１との間に直列に接続されるパワートランジスタの組みを複数有する。図１２に示す例では、モーター２００が３相駆動モーターであるため、パワートランジスタの組みは３組み準備される。電流検出回路２０２は、モーター駆動回路の接地電源ＧＮＤ１側に設けられる電流検出抵抗Ｒｓｈｕｎｔの両端の電圧をモニタして、モーター駆動回路２０１に過電流が流れていることを検知した場合にエラー信号ＥＲＲを出力する。温度センサ２０３は、モーター２００又はモーター駆動回路２０１の温度を検出して検出した温度を通知する温度検出信号ＴＤｅｃを出力する。
【００２９】
本発明では、第１の送信回路Ｔｘ１が第２のチップ側に送信データを送信した後に第１の送信回路Ｔｘ１の出力インピーダンスをハイインピーダンスとするインターバル期間を設け、インターバル期間において第２の送信回路Ｔｘ２から応答データを第１のチップ側に送信する。つまり、第１のチップと第２のチップとの間で本発明の通信制御方法を適用することで、制御回路ＭＣＵは第１のチップと第２のチップとの間の通信状況、又は、モーター２００の駆動状況に応じた制御信号を生成することが可能になる。以下では、本発明にかかる通信制御方法及び通信システムについてより詳細に説明する。
【００３０】
本実施の形態にかかる通信システムのブロック図を図１３に示す。図１３に示すように、本実施の形態にかかる通信システムは、第１の回路ＣＨＰ１及び第２の回路ＣＨＰ２を有する。第１の回路ＣＨＰ１は、第１の送信回路Ｔｘ１、第２の受信回路Ｒｘ２、第１のタイミング制御回路１０を有する。また、第２の回路ＣＨＰ２は、第１のコイルＬ１、第２のコイルＬ２、第１の受信回路Ｒｘ１、第２の送信回路Ｔｘ２を有する。本実施の形態では、第１のコイルＬ１及び第２のコイルＬ２によりトランスフォーマを構成する。
【００３１】
第１の送信回路Ｔｘ１は、トランスフォーマに対して送信データＴｘＤに応じたパルス信号を出力する。また、第１の送信回路Ｔｘ１には、第１の送信イネーブル信号Ｔｘ１＿ＥＮが入力される。第１の送信回路Ｔｘ１は、第１の送信イネーブル信号Ｔｘ１＿ＥＮが動作無効状態（例えば、ロウレベル）を示す値に切り替わったことに応じてトランスフォーマと第２の受信回路Ｒｘ２とが接続されるノードに接続される出力端子をハイインピーダンス状態にする。なお、本実施の形態では、第１の送信回路Ｔｘ１は２つの出力端子を有し、２つの出力端子により第１のコイルＬ１を駆動する。
【００３２】
第２の受信回路Ｒｘ２は、トランスフォーマから得られたパルス信号に基づき応答データを再現する。この応答データは、第２の送信回路Ｔｘ２が出力するデータである。また、第２の受信回路Ｒｘ２には、第２の受信ディスイネーブル信号Ｒｘ２＿ＤＩＳが入力される。第２の受信回路Ｒｘ２は、第２の受信ディスイネーブル信号Ｒｘ２＿ＤＩＳが動作無効状態（例えば、ハイレベル）を示す値に切り替わったことに応じてその時点で出力しているデータを保持し、入力端子に対する入力に対して無反応な状態となる。つまり、第２の受信回路Ｒｘ２は、無効状態において、無効状態に移行する直前の有効状態の期間に出力していた出力データの論理レベルを維持する。
【００３３】
第１のタイミング制御回路１０は、第１の送信回路Ｔｘ１及び第２の受信回路Ｒｘ２の有効状態と無効状態とを切り替える。より具体的には、第１のタイミング制御回路１０は、第１の送信回路Ｔｘ１の有効状態と第２の受信回路Ｒｘ２の無効状態とを排他的に切り替える。この切り替えのタイミングは、第１の送信回路Ｔｘ１が送信データに基づく送信期間に応じて設定されるものである。第１のタイミング制御回路１０は、送信期間が完了したことに応じてインターバル期間を設ける。そして、インターバル期間では、第１の送信回路Ｔｘ１が無効状態とされ、第２の受信回路Ｒｘ２は有効状態となる。なお、本実施の形態では、第１のタイミング制御回路１０は、予め設定された所定の間隔で第１の送信回路Ｔｘ１の有効状態と第２の受信回路Ｒｘ２の有効状態とを切り替える。
【００３４】
なお、第１の送信回路Ｔｘ１の有効状態とは、第１の送信回路Ｔｘ１が送信データに応じたパルス信号を出力する状態である。また、第２の受信回路Ｒｘ２の有効状態とは、第２の受信回路Ｒｘ２がトランスフォーマを介して得られるパルス信号に応じて応答データの再生動作を行うことができる状態である。
【００３５】
第１の受信回路Ｒｘ１は、トランスフォーマから得られたパルス信号に応じて受信データＲｘＤを再生する。このパルス信号は、第１の送信回路Ｔｘ１が第１のコイルＬ１を駆動することで第２のコイルＬ２に生じるものである。また、第１の受信回路Ｒｘ１が出力する受信データＲｘＤは、送信データＴｘＤに対応したものである。第１の受信回路Ｒｘ１には、第１の受信ディスイネーブル信号Ｒｘ１＿ＤＩＳが入力される。第１の受信回路Ｒｘ１は、第１の受信ディスイネーブル信号Ｒｘ１＿ＤＩＳが動作無効状態（例えば、ハイレベル）を示す値に切り替わったことに応じてその時点で出力しているデータを保持し、入力端子に対する入力に対して無反応な状態となる。つまり、第１の受信回路Ｒｘ１は、無効状態において、無効状態に移行する直前の有効状態の期間に出力していた出力データの論理レベルを維持する。
【００３６】
第２の送信回路Ｔｘ２は、トランスフォーマに対して応答データに応じたパルス信号を出力する。本実施の形態データ、応答データとして第１の受信回路Ｒｘ１が出力した受信データＲｘＤを用いる。また、第２の送信回路Ｔｘ２には、第２の送信イネーブル信号Ｔｘ２＿ＥＮが入力される。第２の送信回路Ｔｘ２は、第２の送信イネーブル信号Ｔｘ２＿ＥＮが動作無効状態（例えば、ロウレベル）を示す値に切り替わったことに応じてトランスフォーマと第１の受信回路Ｒｘ１とが接続されるノードに接続される出力端子をハイインピーダンス状態にする。なお、本実施の形態では、第２の送信回路Ｔｘ２は２つの出力端子を有し、２つの出力端子により第２のコイルＬ２を駆動する。
【００３７】
第２のタイミング制御回路２０は、第１の受信回路Ｒｘ１及び第２の送信回路Ｔｘ２の有効状態と無効状態とを切り替える。より具体的には、第２のタイミング制御回路２０は、第１の受信回路Ｒｘ１の有効状態と第２の送信回路Ｔｘ２の無効状態とを排他的に切り替える。この切り替えのタイミングは、第１の送信回路Ｔｘ１が送信データに基づく送信期間に応じて設定されるものである。第２のタイミング制御回路２０は、第１の送信回路Ｔｘ１の送信期間が完了した後に設定されるインターバル期間に第２の送信回路Ｔｘ１を有効状態、かつ、第１の受信回路Ｒｘ１を無効状態とする。なお、本実施の形態では、第２のタイミング制御回路２０は、予め設定された所定の間隔で第１の受信回路Ｒｘ１の有効状態と第２の送信回路Ｔｘ２の有効状態とを切り替える。また、第２のタイミング制御回路２０が第１の受信ディスイネーブル信号Ｒｘ１＿ＤＩＳと第２の送信イネーブル信号Ｔｘ２＿ＥＮを切り替えるタイミングは、予め第１のタイミング制御回路１０が設定するインターバル期間に合わせて調節されているものとする。
【００３８】
なお、第２の送信回路Ｔｘ２の有効状態とは、第２の送信回路Ｔｘ２が送信データに応じたパルス信号を出力する状態である。また、第１の受信回路Ｒｘ１の有効状態とは、第１の受信回路Ｒｘ１がトランスフォーマを介して得られるパルス信号に応じて受信データの再生動作を行うことができる状態である。
【００３９】
続いて、本実施の形態に示す通信システムを構成する各要素について詳細に説明する。まず、第１の回路ＣＨＰ１の第１のタイミング制御回路１０について説明する。第１のタイミング制御回路１０のブロック図を図１４に示す。図１４に示すように、第１のタイミング制御回路１０は、遅延回路ＤＬＹ１〜ＤＬＹ３、周期パルス生成回路３０１、セットリセットラッチ回路３０２、反転入力付きＡＮＤ回路３０３、反転入力付きＮＡＮＤ回路３０４を有する。
【００４０】
遅延回路ＤＬＹ１〜ＤＬＹ３は、セットリセットラッチ回路３０２の出力に直列に接続される遅延回路群である。遅延回路ＤＬＹ１の初段の入力はセットリセットラッチ回路３０２の出力に接続され、遅延回路ＤＬＹ７の最終段の出力は、セットリセットラッチ回路３０２のリセット入力端子Ｒに接続される。本実施の形態では、遅延回路ＤＬＹ１によって第１の送信回路Ｔｘ１が有効状態となる期間の長さが設定され、遅延回路ＤＬＹ２、ＤＬＹ３によって第１の送信回路Ｔｘ１が無効状態となるインターバル期間の長さが設定される。また、遅延回路ＤＬＹ３によって第２の受信回路Ｒｘ２が有効状態になる期間の長さが設定される。なお、遅延回路ＤＬＹ２は、第１の送信イネーブル信号Ｔｘ１＿ＥＮと第２の受信ディスイネーブル信号Ｒｘ２＿ＤＩＳが同時に変化することを防ぐために挿入されるものである。
【００４１】
周期パルス生成回路３０１は、予め設定された所定の周期でパルス信号ＰＬＳを出力する。本実施の形態では、周期パルス生成回路３０１に設定された所定の周期が第１の送信回路Ｔｘ１のデータ送信周期となる。
【００４２】
セットリセットラッチ回路３０２は、セット入力端子Ｓに周期パルス生成回路３０１が出力するパルス信号ＰＬＳが与えられ、リセット入力端子Ｒに遅延回路ＤＬＹ３の最終段の出力が与えられ、出力端子Ｑが遅延回路ＤＬＹ１の初段の入力端子に接続される。セットリセットラッチ回路３０２は、セット入力端子Ｓに立ち上がりエッジが入力されると出力端子Ｑから第１の論理レベル（例えば、ハイレベル）の信号を出力し、リセット入力端子Ｒに立ち上がりエッジが入力されるまで出力端子Ｑの論理レベルを維持する。また、セットリセットラッチ回路３０２は、リセット入力端子Ｒに立ち上がりエッジが入力されると出力端子Ｑを第１の論理レベルから第２の論理レベル（例えば、ロウレベル）に切り替える。
【００４３】
反転入力付きＡＮＤ回路３０３は、通常論理入力端子が遅延回路ＤＬＹ１の初段の入力端子に接続され、反転論理入力端子が遅延回路ＤＬＹ１の最終段の出力端子に接続される。そして、反転入力付きＡＮＤ回路３０３は、反転論理入力端子に入力される信号の反転論理値と通常論理入力端子に入力される信号の論理値との論理積演算結果を第１の送信イネーブル信号Ｔｘ１＿ＥＮとして出力する。
【００４４】
反転入力付きＮＡＮＤ回路３０４は、通常論理入力端子が遅延回路ＤＬＹ３の初段の入力端子に接続され、反転論理入力端子が遅延回路ＤＬＹ３の最終段の出力端子に接続される。そして、反転入力付きＮＡＮＤ回路３０４は、反転論理入力端子に入力される信号の反転論理値と通常論理入力端子に入力される信号の論理値との反転論理積演算結果を第２の受信ディスイネーブル信号Ｒｘ２＿ＤＩＳとして出力する。
【００４５】
次いで、第１のタイミング制御回路１０の動作を示すタイミングチャートを図１５に示す。図１５に示すように、第１のタイミング制御回路１０では、周期パルス生成回路３０１によって周期的にパルス信号ＰＬＳが生成される。そして、パルス信号ＰＬＳの立ち上がり後において、遅延回路ＤＬＹ１の初段の入力端子がハイレベル、かつ、遅延回路ＤＬＹ１の最終段の出力端子がロウレベルの期間に第１の送信イネーブル信号Ｔｘ１＿ＥＮがハイレベル（第１の送信回路Ｔｘ１に有効状態を指示する値）となる。第１の送信イネーブル信号Ｔｘ１＿ＥＮがハイレベルとなっている期間は、第２の受信ディスイネーブル信号Ｒｘ２＿ＤＩＳはハイレベル（第２の受信回路Ｒｘ２に無効状態を指示する値）となる。そして、第１の送信イネーブル信号Ｔｘ１＿ＥＮがロウレベル（第１の送信回路Ｔｘ１に無効状態を指示する値）となった後であって、遅延回路ＤＬＹ３の初段の入力端子がハイレベル、かつ、遅延回路ＤＬＹ３の最終段の出力端子がロウレベルの期間に第２の受信ディスイネーブル信号Ｒｘ２＿ＤＩＳがロウレベル（第２の受信回路Ｒｘ２に有効状態を指示する値）となる。なお、図１５に示すように、第１のタイミング制御回路１０は、第１の送信イネーブル信号Ｔｘ１＿ＥＮをハイレベルからロウレベルに立ち下げた後にインターバル期間を設定し、第１の送信回路Ｔｘ１を無効状態とする。
【００４６】
続いて、第２の回路ＣＨＰ２の第２のタイミング制御回路２０について説明する。第２のタイミング制御回路２０のブロック図を図１６に示す。図１６に示すように、第２のタイミング制御回路２０は、遅延回路ＤＬＹ４〜ＤＬＹ７、周期パルス生成回路３０５、セットリセットラッチ回路３０６、反転入力付きＡＮＤ回路３０７、３０８を有する。
【００４７】
遅延回路ＤＬＹ４〜ＤＬＹ７は、セットリセットラッチ回路３０６の出力に直列に接続される遅延回路群である。遅延回路ＤＬＹ４の初段の入力はセットリセットラッチ回路３０２の出力に接続され、遅延回路ＤＬＹ７の出力は、セットリセットラッチ回路３０６のリセット入力端子Ｒに接続される。本実施の形態では、遅延回路ＤＬＹ４によって第１の送信回路Ｔｘ１が有効状態となる期間の長さが設定され、遅延回路ＤＬＹ５〜ＤＬＹ７によってインターバル期間中の第１の受信回路Ｒｘ１が無効状態になる期間及び第２の送信回路Ｔｘ２が有効状態となる期間の長さが設定される。より詳細には、遅延回路ＤＬＹ５〜ＤＬＹ７によって第１の受信回路Ｒｘ１が無効状態になる期間の長さが設定され、遅延回路ＤＬＹ６によって第２の送信回路Ｔｘ２が有効状態になる期間の長さが設定される。なお、遅延回路ＤＬＹ５、ＤＬＹ７は、第２の送信イネーブル信号Ｔｘ２＿ＥＮと第１の受信ディスイネーブル信号Ｒｘ１＿ＤＩＳが同時に変化することを防ぐために挿入されるものである。
【００４８】
周期パルス生成回路３０５は、予め設定された所定の周期でパルス信号ＰＬＳを出力する。本実施の形態では、周期パルス生成回路３０５がパルス信号ＰＬＳを生成する周期は、第１のタイミング制御回路１０の周期パルス生成回路３０１の周期と一致するように設定されるものとする。
【００４９】
セットリセットラッチ回路３０６は、セット入力端子Ｓに周期パルス生成回路３０５が出力するパルス信号ＰＬＳが与えられ、リセット入力端子Ｒに遅延回路ＤＬＹ７の出力が与えられ、出力端子Ｑが遅延回路ＤＬＹ４の初段の入力端子に接続される。セットリセットラッチ回路３０６は、セット入力端子Ｓに立ち上がりエッジが入力されると出力端子Ｑから第１の論理レベル（例えば、ハイレベル）の信号を出力し、リセット入力端子Ｒに立ち上がりエッジが入力されるまで出力端子Ｑの論理レベルを維持する。また、セットリセットラッチ回路３０６は、リセット入力端子Ｒに立ち上がりエッジが入力されると出力端子Ｑを第１の論理レベルから第２の論理レベル（例えば、ロウレベル）に切り替える。
【００５０】
反転入力付きＡＮＤ回路３０７は、通常論理入力端子が遅延回路ＤＬＹ６の初段の入力端子に接続され、反転論理入力端子が遅延回路ＤＬＹ６の最終段の出力端子に接続される。そして、反転入力付きＡＮＤ回路３０７は、反転論理入力端子に入力される信号の反転論理値と通常論理入力端子に入力される信号の論理値との論理積演算結果を第２の送信イネーブル信号Ｔｘ２＿ＥＮとして出力する。
【００５１】
反転入力付きＡＮＤ回路３０８は、通常論理入力端子が遅延回路ＤＬＹ５の入力端子に接続され、反転論理入力端子が遅延回路ＤＬＹ７の出力端子に接続される。そして、反転入力付きＡＮＤ回路３０８は、反転論理入力端子に入力される信号の反転論理値と通常論理入力端子に入力される信号の論理値との論理積演算結果を第１の受信ディスイネーブル信号Ｒｘ１＿ＤＩＳとして出力する。
【００５２】
次いで、第２のタイミング制御回路２０の動作を示すタイミングチャートを図１７に示す。図１７に示すように、第２のタイミング制御回路２０では、周期パルス生成回路３０５によって周期的にパルス信号ＰＬＳが生成される。また、第２のタイミング制御回路２０では、遅延回路ＤＬＹ４によって、第１の回路ＣＨＰ１の動作がインターバル期間に達するまでの間、第１の受信ディスイネーブル信号Ｒｘ２＿ＤＩＳと第２の送信イネーブル信号Ｔｘ２＿ＥＮの論理レベルが変化しないように制御を行う。そして、パルス信号ＰＬＳの立ち上がり後にインターバル期間に達すると、遅延回路ＤＬＹ５の入力端子がハイレベル、かつ、遅延回路ＤＬＹ７の出力端子がロウレベルの期間に第１の受信ディスイネーブル信号Ｒｘ１＿ＤＩＳがハイレベル（第１の受信回路Ｒｘ１に無効状態を指示する値）となる。また、遅延回路ＤＬＹ６の初段の入力端子がハイレベル、かつ、遅延回路ＤＬＹ６の最終段の出力端子がロウレベルの期間に第２の送信イネーブル信号Ｔｘ２＿ＥＮがハイレベル（第２の受信回路Ｒｘ２に有効状態を指示する値）となる。つまり、第２のタイミング制御回路は、インターバル期間において、第１の受信回路Ｒｘ１を無効状態とし、第１の受信回路Ｒｘ１が無効状態となっている期間に第２の送信回路Ｔｘ２を有効状態に制御する。
【００５３】
続いて、第１の回路ＣＨＰ１の送信回路及び受信回路と、第２の回路ＣＨＰ２の送信回路及び受信回路の詳細について説明する。本実施の形態では、第１の回路ＣＨＰ１と第２の回路ＣＨＰ２とでは、送信回路及び受信回路の制御に用いる信号が第１のタイミング制御回路１０から出力されたものであるか、第２のタイミング制御回路２０から出力されたものであるかが異なるが、送信回路と受信回路に同一の回路構成の回路を用いる。そこで、ここでは第１の回路ＣＨＰ１の送信回路及び受信回路を例に説明する。
【００５４】
第１の回路ＣＨＰ１に設けられた第１の送信回路Ｔｘ１と第２の受信回路Ｒｘ２のブロック図を図１８に示す。図１８に示すように、第１の送信回路Ｔｘ１は、１ショットパルス生成回路４１、４５、反転入力付きＯＲ回路４２、４６、４７、ＡＮＤ回路４３、インバータ４４、ＰＭＯＳトランジスタＰ１、Ｐ２、ＮＭＯＳトランジスタＮ１、Ｎ２を有する。第２の受信回路Ｒｘ２は、ヒステリシスコンパレータ５１を有する。
【００５５】
まず、第１の送信回路Ｔｘ１は、出力段回路として、電源端子と接地端子との間に直列に接続されたＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とにより構成される第１のインバータ回路と、電源端子と接地端子との間に直列に接続されたＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２とにより構成される第２のインバータ回路と、を有する。第１のインバータ回路の出力端子ＴｘＯｕｔは第１のコイルＬ１の一方の端子に接続され、第２のインバータ回路の出力端子ＴｘＯｕｔｂは第１のコイルＬ１の他方の端子に接続される。また、第１のインバータ回路の出力端子ＴｘＯｕｔと第１のコイルＬ１を接続するノードには第２の受信回路Ｒｘ２の入力端子が接続される。第１の送信回路Ｔｘ１は、第１、第２のインバータ回路により第１のコイルＬ１に対して電流Ｉ１を出力することで第１のコイルＬ１を駆動する。
【００５６】
１ショットパルス生成回路４１は、送信対象信号である送信データＴｘＤをイネーブル信号として動作する。１ショットパルス生成回路４１は、イネーブル状態において所定の間隔でパルス信号を出力する。本実施の形態では、１ショットパルス生成回路４１がパルス信号を出力する間隔を第１のタイミング制御回路１０の第１の周期パルス生成回路３０１のパルス発生周期に合わせる。なお、１ショットパルス生成回路４１が生成するパルス信号は、第１の周期パルス生成回路３０１が生成するパルス信号ＰＬＳと周波数が同じであれば良く、位相はずれていても構わない。
【００５７】
反転入力付きＯＲ回路４２は、送信データＴｘＤが通常入力端子に入力され、反転入力端子に第１の送信イネーブル信号Ｔｘ１＿ＥＮが入力される。そして、反転入力付きＯＲ回路４２は、送信データＴｘＤの値と第１の送信イネーブル信号Ｔｘ１＿ＥＮの反転値との論理和演算結果をＰＭＯＳトランジスタＰ１のゲートに出力する。
【００５８】
ＡＮＤ回路４３は、一方の入力端子に１ショットパルス生成回路４１の出力信号が入力され、他方の入力端子に第１の送信イネーブル信号Ｔｘ１＿ＥＮが入力される。そして、ＡＮＤ回路４３は、１ショットパルス生成回路４１の出力信号と第１の送信イネーブル信号Ｔｘ１＿ＥＮとの論理積演算結果をＮＭＯＳトランジスタＮ１のゲートに出力する。
【００５９】
インバータ４４は、送信データＴｘＤを反転した信号を出力する。１ショットパルス生成回路４５は、インバータ４４において反転された送信データＴｘＤをイネーブル信号として動作する。１ショットパルス生成回路４５は、イネーブル状態において所定の間隔でパルス信号を出力する。本実施の形態では、１ショットパルス生成回路４５がパルス信号を出力する間隔を第１のタイミング制御回路１０の第１の周期パルス生成回路３０１のパルス発生周期に合わせる。なお、１ショットパルス生成回路４１が生成するパルス信号は、１ショットパルス生成回路４１が生成するパルス信号と周波数及び位相が同じであることが好ましい。
【００６０】
反転入力付きＯＲ回路４６は、インバータ４４において反転された送信データＴｘＤが通常入力端子に入力され、反転入力端子に第１の送信イネーブル信号Ｔｘ１＿ＥＮが入力される。そして、反転入力付きＯＲ回路４６は、反転した送信データＴｘＤの値と第１の送信イネーブル信号Ｔｘ１＿ＥＮの反転値との論理和演算結果をＰＭＯＳトランジスタＰ２のゲートに出力する。
【００６１】
反転入力付きＯＲ回路４７は、１ショットパルス生成回路４５の出力信号が通常入力端子に入力され、反転入力端子に第１の送信イネーブル信号Ｔｘ１＿ＥＮが入力される。そして、反転入力付きＯＲ回路４７は、１ショットパルス生成回路４５の出力信号の値と第１の送信イネーブル信号Ｔｘ１＿ＥＮの反転値との論理和演算結果をＮＭＯＳトランジスタＮ２のゲートに出力する。
【００６２】
続いて、第２の受信回路Ｒｘ２の詳細について説明する。第２の受信回路Ｒｘ２のヒステリシスコンパレータ５１のブロック図を図１９に示す。図１９に示すように、ヒステリシスコンパレータ５１は、スイッチＳＷ、バイアス抵抗Ｒｂ、電流源Ｉｓ、ＮＭＯＳトランジスタＮ３〜Ｎ６、負荷抵抗ＲＬ１、ＲＬ２を有する。
【００６３】
電流源Ｉｓは、一方の端子が接地端子に接続され、他方の端子からＮＭＯＳトランジスタＮ３〜Ｎ６に動作電流を供給する。バイアス抵抗Ｒｂは、一方の端子に基準電圧Ｖｒｅｆが与えられ、他方の端子がスイッチＳＷの一方の端子とＮＭＯＳトランジスタＮ３のゲートとを接続するノードに接続される。スイッチＳＷの他方の端子には第１のコイルＬ１を介して与えられるパルス信号ＦＢＩｎが与えられる。スイッチＳＷは、第２の受信ディスイネーブル信号Ｒｘ２＿ＤＩＳによって制御される。より具体的には、スイッチＳＷは、第２の受信ディスイネーブル信号Ｒｘ２＿ＤＩＳがロウレベルの場合にオン状態（導通状態）となり、第２の受信ディスイネーブル信号Ｒｘ２＿ＤＩＳがハイレベルの場合にオフ状態（遮断状態）となる。つまり、ヒステリシスコンパレータ５１は、第２の受信ディスイネーブル信号Ｒｘ２＿ＤＩＳがロウレベルの場合にパルス信号ＦＢＩｎに基づき動作し（有効状態）、第２の受信ディスイネーブル信号Ｒｘ２＿ＤＩＳがハイレベルの場合にはパルス信号ＦＢＩｎに対して無反応な状態（無効状態）となる。つまり、ヒステリシスコンパレータ５１は、無効状態において、ＮＭＯＳトランジスタＮ３のゲートにバイアス抵抗Ｒｂを介して基準電圧Ｖｒｅｆが与えられ、出力する応答データＦＢがそれ以前の値を維持する。
【００６４】
ＮＭＯＳトランジスタＮ３は、ゲートがスイッチＳＷの一方の端子に接続される。ＮＭＯＳトランジスタＮ４は、ゲートが正転出力端子ＶＯＵＴに接続される。ＮＭＯＳトランジスタＮ３、Ｎ４のソースは共通に接続され、かつ、電流源Ｉｓの他方の端子に接続される。ＮＭＯＳトランジスタＮ３、Ｎ４のドレインは共通に接続され、かつ、負荷抵抗ＲＬ１の一方の端子に接続される。ＮＭＯＳトランジスタＮ３、Ｎ４のドレインと負荷抵抗ＲＬ１の一方の端子の接続点は反転出力端子ＶＯＵＴｂとなる。負荷抵抗ＲＬ１の他方の端子は電源端子に接続される。
【００６５】
ＮＭＯＳトランジスタＮ５は、ゲートが反転出力端子ＶＯＵＴｂに接続される。ＮＭＯＳトランジスタＮ６は、ゲートに基準電圧Ｖｒｅｆが与えられる。ＮＭＯＳトランジスタＮ５、Ｎ６のソースは共通に接続され、かつ、電流源Ｉｓの他方の端子に接続される。ＮＭＯＳトランジスタＮ５、Ｎ６のドレインは共通に接続され、かつ、負荷抵抗ＲＬ２の一方の端子に接続される。ＮＭＯＳトランジスタＮ５、Ｎ６のドレインと負荷抵抗ＲＬ２の一方の端子の接続点は正転出力端子ＶＯＵＴとなる。負荷抵抗ＲＬ２の他方の端子は電源端子に接続される。この正転出力端子ＶＯＵＴからは、第２の受信回路Ｒｘ２が出力する応答データＦＢが出力される。
【００６６】
次いで、図１９に示すヒステリシスコンパレータ５１の動作特性図を図２０に示す。図２０に示すように、ヒステリシスコンパレータ５１は、パルス信号ＦＢＩｎと基準電圧Ｖｒｅｆの電位差（ＦＢＩｎ−Ｖｒｅｆ）が正であって、かつ、所定の電位差以上になると正転出力端子ＶＯＵＴから出力される応答データＦＢの論理レベルをハイレベルとする。一方、ヒステリシスコンパレータ５１は、パルス信号ＦＢＩｎと基準電圧Ｖｒｅｆの電位差（ＦＢＩｎ−Ｖｒｅｆ）が負であって、かつ、所定の電位差以上になると正転出力端子ＶＯＵＴから出力される応答データＦＢの論理レベルをロウレベルとする。
【００６７】
なお、第１の受信回路Ｒｘ１及び第２の受信回路Ｒｘ２は、無効状態となる期間において、無効状態に移行する直前の有効状態の期間に出力していた出力データの論理レベルを維持する。これにより、第１の受信回路Ｒｘ１及び第２の受信回路Ｒｘ２は、無効状態の期間であっても安定した値を後段回路に伝達することができ、通信の安定性をより高めることができる。第１の受信回路Ｒｘ１及び第２の受信回路Ｒｘ２が無効状態においても出力するデータの値を維持するためには、例えば、図１９で示した例の他に受信回路の出力端子ＶＯＵＴにラッチ回路やフリップフロップ回路等の記憶回路を設けることも可能である。また、図１９で示した負荷抵抗ＲＬ１、ＲＬ２は、トランジスタによっても実現することが可能である。負荷抵抗ＲＬ１、ＲＬ２としてＰＭＯＳトランジスタを用いた場合、このＰＭＯＳトランジスタのゲートを接地接続するか、ドレインに接続するか、又は、他のＰＭＯＳトランジスタとクロスカップル接続する。
【００６８】
ここで、上記において説明した第１の送信回路Ｔｘ１及び第２の受信回路Ｒｘの動作について説明する。第１の送信回路Ｔｘ１及び第２の受信回路Ｒｘ２は、第１の送信イネーブル信号Ｔｘ１＿ＥＮ及び第２の受信ディスイネーブル信号Ｒｘ２＿ＤＩＳの値に応じて動作が異なる。そこで、第１の送信イネーブル信号Ｔｘ１＿ＥＮが第１の送信回路Ｔｘ１に有効状態を指示する値（例えば、ハイレベル）のときのタイミングチャートを図２１に示し、第１の送信イネーブル信号Ｔｘ１＿ＥＮが第１の送信回路Ｔｘ１に無効状態を指示する値（例えば、ロウレベル）のときのタイミングチャートを図２２に示す。
【００６９】
まず、図２１に示す例について説明する。この場合、第１の送信イネーブル信号Ｔｘ１＿ＥＮはハイレベルであり、かつ、第２の受信ディスイネーブル信号Ｒｘ２＿ＤＩＳはロウレベルである。そして、１ショットパルス生成回路４１、４５は、タイミングＴ１〜Ｔ４でパルス信号を出力する。このとき、タイミングＴ１、Ｔ３では送信データＴｘＤはロウレベルであり、タイミングＴ２、Ｔ４では送信データはハイレベルである。
【００７０】
そのため、タイミングＴ１、Ｔ３では、１ショットパルス生成回路４１へのイネーブル信号ＰＬ＿ＥＮがロウレベルとなり、１ショットパルス生成回路４５へのイネーブル信号ＰＬ＿ＥＮｂがハイレベルとなる。また、ＰＭＯＳトランジスタＰ１のゲートノードＮＤ１及びＮＭＯＳトランジスタＮ１のゲートノードＮＤ２はロウレベルとなるため、出力端子ＴｘＯｕｔにはハイレベルが出力される。一方、ＰＭＯＳトランジスタＰ２のゲートノードＮＤ３はハイレベルとなり、ＮＭＯＳトランジスタＮ２のゲートノードＮＤ４にはタイミングＴ１、Ｔ３においてパルス信号が入力される。これにより、タイミングＴ１、Ｔ３では、第１のコイルＬ１に対して正の電流Ｉ１（出力端子ＴｘＯｕｔから出力端子ＴｘＯｕｔｂに向かう電流）が流れる。これにより、タイミングＴ１、Ｔ３では、第１の受信回路Ｒｘ１には、正のパルス信号ＲｘＩｎが入力され、第１の受信回路Ｒｘ１は出力を立ち下げる。
【００７１】
一方、タイミングＴ２、Ｔ４では、１ショットパルス生成回路４１へのイネーブル信号ＰＬ＿ＥＮがハイレベルとなり、１ショットパルス生成回路４５へのイネーブル信号ＰＬ＿ＥＮｂがロウレベルとなる。また、ＰＭＯＳトランジスタＰ１のゲートノードＮＤ１はハイレベルとなり、ＮＭＯＳトランジスタＮ１のゲートノードＮＤ２にはタイミングＴ２、Ｔ４においてパルス信号が入力される。一方、ＰＭＯＳトランジスタＰ２のゲートノードＮＤ３及びＮＭＯＳトランジスタＮ２のゲートノードＮＤ４はロウレベルとなるため、出力端子ＴｘＯｕｔｂにはハイレベルが出力される。これにより、タイミングＴ２、Ｔ４では、第１のコイルＬ１に対して負の電流Ｉ１（出力端子ＴｘＯｕｔｂから出力端子ＴｘＯｕｔに向かう電流）が流れる。これにより、タイミングＴ２、Ｔ４では、第１の受信回路Ｒｘ１には、正のパルス信号ＲｘＩｎが入力され、第１の受信回路Ｒｘ１は出力を立ち上げる。
【００７２】
次いで、図２２に示す例について説明する。この場合、第１の送信イネーブル信号Ｔｘ１＿ＥＮはロウレベルであり、かつ、第２の受信ディスイネーブル信号Ｒｘ２＿ＤＩＳはハイレベルである。そのため、ＰＭＯＳトランジスタＰ１のゲートノードＮＤ１はハイレベル、ＮＭＯＳトランジスタＮ１のゲートノードＮＤパターン検出信号２はロウレベル、ＰＭＯＳトランジスタＰ２のゲートノードＮＤ３はハイレベル、ＮＭＯＳトランジスタＮ２のゲートノードＮＤ４はハイレベルに固定される。つまり、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１、ＰＭＯＳトランジスタＰ２はオフし、ＮＭＯＳトランジスタＮ２はオンする状態となる。これにより、第１のコイルＬ１の端子のうち第２の受信回路Ｒｘ２と接続される端子はハイインピーダンスとなり、他方の端子は接地される。また、図２２に示す例では、第２の受信回路Ｒｘ２が有効状態となっている。
【００７３】
また、図２２に示す例では、タイミングＴ５〜Ｔ８において第２の送信回路Ｔｘ２が第２のコイルＬ２に対してパルス信号を出力する。図２２に示す例では、タイミングＴ５、Ｔ７において第２のコイルＬ２に正の電流Ｉ２が流れ、タイミングＴ６、Ｔ８において第２のコイルＬ２に負の電流Ｉ２が流れる。そのため、第２の受信回路Ｒｘ２の入力端子には、タイミングＴ５、Ｔ７で正のパルス信号ＦＢＩｎが生じ、タイミングＴ６、Ｔ８で負のパルス信号ＦＢＩｎが生じる。これにより、第２の受信回路Ｒｘ２は、タイミングＴ５、Ｔ７で生じたパルス信号ＦＢＩｎに応じて出力を立ち下げ、タイミングＴ６、Ｔ８で生じたパルス信号ＦＢＩｎに応じて出力を立ち上げる。
【００７４】
続いて、本実施の形態にかかる通信システムの全体の動作について説明する。本実施の形態にかかる通信システムの全体の動作を示すタイミングチャートを図２３に示す。なお、図２３では、第１の送信イネーブル信号Ｔｘ１＿ＥＮの論理レベルの変化と第２の受信ディスイネーブル信号Ｒｘ２＿ＤＩＳの論理レベルの変化との間の遅延時間、及び、第１の受信ディスイネーブル信号Ｒｘ１＿ＤＩＳの論理レベルの変化と第２の送信イネーブル信号Ｔｘ２＿ＥＮの論理レベルの変化との間の遅延時間については図面を簡単にするために省略している。図２３に示すように、本実施の形態にかかる通信システムでは、第１の回路ＣＨＰ１から第２の回路ＣＨＰ２に送信データを伝達する送信期間ＴＡと送信期間ＴＡに続く期間であって第１の回路ＣＨＰ１の送信回路Ｔｘ１を無効状態とするインターバル期間ＴＢとを用いて第１の回路ＣＨＰ２と第２の回路ＣＨＰ２との双方向通信を実現する。
【００７５】
送信期間ＴＡでは、第１のタイミング制御回路１０が第１の送信イネーブル信号Ｔｘ１＿ＥＮをハイレベル、かつ、第２の受信ディスイネーブル信号Ｒｘ２＿ＤＩＳをハイレベルとする。また、送信期間ＴＡでは、第２のタイミング制御回路２０が第１の受信ディスイネーブル信号Ｒｘ１＿ＤＩＳをロウレベル、かつ、第２の送信イネーブル信号Ｔｘ１＿ＥＮをロウレベルとする。これにより、送信期間ＴＡでは、第１の送信回路Ｔｘ１及び第１の受信回路Ｒｘ１が有効状態となり、第１の回路ＣＨＰ１から第２の回路ＣＨＰ２への信号伝達が行われる。
【００７６】
一方、インターバル期間ＴＢでは、第１のタイミング制御回路１０が第１の送信イネーブル信号Ｔｘ１＿ＥＮをロウレベル、かつ、第２の受信ディスイネーブル信号Ｒｘ２＿ＤＩＳをロウレベルとする。また、インターバル期間ＴＢでは、第２のタイミング制御回路２０が第１の受信ディスイネーブル信号Ｒｘ１＿ＤＩＳをハイレベル、かつ、第２の送信イネーブル信号Ｔｘ１＿ＥＮをハイレベルとする。これにより、インターバル期間ＴＢでは、第２の送信回路Ｔｘ２及び第２の受信回路Ｒｘ２が有効状態となり、第２の回路ＣＨＰ２から第１の回路ＣＨＰ１への信号伝達が行われる。
【００７７】
つまり、本実施の形態にかかる通信システムでは、送信期間ＴＡにおいて、第１の送信回路Ｔｘ１を有効状態、かつ、第２の受信回路Ｒｘ２を無効状態に設定し、第２の送信回路Ｔｘ２を無効状態、かつ、第１の受信回路Ｒｘ１を有効状態に設定し、トランスフォーマを介して第１の送信回路Ｔｘ１から第１の受信回路Ｒｘ１に信号を送信する。また、第１の送信回路Ｔｘ１による信号の送信後のインターバル期間において、第１の送信回路Ｔｘ１を無効状態、かつ、第２の受信回路Ｒｘ２を有効状態に設定し、第２の送信回路Ｔｘ２を有効状態、かつ、第１の受信回路Ｒｘ１を無効状態に設定し、トランスフォーマを介して第２の送信回路Ｔｘ１から第２の受信回路Ｒｘ２に信号を送信する。
【００７８】
上記説明より、本実施の形態にかかる通信システムでは、第１のタイミング制御回路１０と第２のタイミング制御回路２０とを用いることで、送信信号と受信信号との混信を発生させることなく第１の回路ＣＨＰ１と第２の回路ＣＨＰ２との双方向通信を実現することができる。このとき、第１おタイミング制御回路１０と第２のタイミング制御回路２０は、遅延回路群と周期パルス生成回路及びセットリセットラッチ回路により構成することができる。これら回路は、従来の送受信信号の分離回路に比べて小さな回路面積で実現することができる。また、これらの回路を用いることで、モード切替回路によるモード切替信号を第１の回路ＣＨＰ１から第２の回路ＣＨＰ２に送信する必要がないため、モード切替方式と比べても本実施の形態にかかる通信システムは小さな回路面積で双方向通信を実現することができる。つまり、本実施の形態にかかる通信システムでは、第１の回路及び第２の回路の回路面積を小さくすることができる。
【００７９】
また、本実施の形態にかかる通信システムでは、第１のタイミング制御回路１０が第１の送信回路Ｔｘ１と第２の受信回路Ｒｘ２との有効状態を排他的に切り替え、第２のタイミング制御回路２０が第２の送信回路Ｔｘ２と第１の受信回路Ｒｘ１との有効状態を排他的に切り替える。これにより、第１の送信回路Ｔｘ１が出力するパルス信号により第２の受信回路Ｒｘ２が送信データＴｘＤを誤って再生することを防止することができる。また、第２の送信回路Ｔｘ２が出力するパルス信号により第１の受信回路Ｒｘ１が応答データＦＢを誤って再生することを防止することができる。本実施の形態にかかる通信システムでは、第２の受信回路Ｒｘ２は、第１の送信回路Ｔｘ１が無効状態になったことに応じて有効状態に切り換えられ、第２の送信回路Ｔｘ１は、第１の受信回路Ｒｘ１が無効状態になったことに応じて有効状態に切り替えられる（図１５、図１７参照）。これにより、本実施の形態にかかる通信システムでは、信号の誤伝達を効果的に防止することができる。
【００８０】
また、本実施の形態にかかる通信システムでは、第２のタイミング制御回路２０によって第１の送信回路Ｔｘ１と第２の送信回路Ｔｘ２が同時に有効状態とはならないように制御する。これにより、本実施の形態にかかる通信システムでは、通信システムの誤動作を防止する。
【００８１】
また、本実施の形態にかかる通信システムでは、第１の送信回路Ｔｘ１と第２の受信回路Ｒｘ２との有効状態と無効状態との切り替え、及び、第２の送信回路Ｔｘ２と第１の受信回路Ｒｘ１との有効状態と無効状態との切り替えが所定の周期で行われる。さらに、本実施の形態にかかる通信システムでは、第１の送信回路Ｔｘ１が所定の間隔でパルス信号をトランスフォーマに出力する。そのため、特に第１の回路ＣＨＰ１と第２の回路ＣＨＰ２とにモード切替等の制御を行うことなく双方向通信を行うことができる。なお、この周期は、第１のタイミング制御回路１０及び第２のタイミング制御回路２０の周期パルス生成回路が生成するパルス信号の間隔により設定される。
【００８２】
また、本実施の形態にかかる通信システムでは、送信期間ＴＡにおいて、第２の送信回路Ｔｘ２は、第２のコイルＬ２と第１の受信回路Ｒｘ１とが接続されるノードに対応する出力端子ＦＢＫをハイインピーダンスとする。また、インターバル期間ＴＢにおいて、第１の送信回路Ｔｘ１は、第１のコイルＬ１と第２の受信回路Ｒｘ２とが接続されるノードに対応する出力端子ＴｘＯｕｔをハイインピーダンスとする。これにより、トランスフォーマを介して生じたパルス信号は減衰することなく第１の受信回路Ｒｘ１及び第２の受信回路Ｒｘ２に到達する。これにより、本実施の形態にかかる通信システムでは、通信の精度を向上させることができる。なお、実施の形態１では、送信回路の出力端子をハイインピーダンスとするために送信回路の出力段を構成するトランジスタのオン／オフ状態による制御を用いたが、送信回路の出力端子にスイッチ素子を設けることでも、出力端子をハイインピーダンスとすることもできる。
【００８３】
ここで、上記において説明した第１、第２の送信回路の変形例について説明する。送信回路の変形例（以下送信回路Ｔｘ１ａと称す）のブロック図を図２４に示す。図２４に示すように、送信回路Ｔｘ１ａは、図１８で示した送信回路Ｔｘ１の１ショットパルス生成回路４１、４５を発振器４１ａ、４５ａに置き換えたものである。発振器４１ａ、４５ａは、イネーブル信号ＯＳＣ＿ＥＮ（送信データＴｘＤに相当）、ＯＳＣ＿ＥＮｂ（送信データＴｘＤの反転値に相当）に基づき動作と停止とが決定される。発振器４１ａ、４５ａは、動作状態において所定の周波数の連続したパルス信号を出力する。
【００８４】
この送信回路Ｔｘ１ａの動作を示すタイミングチャートを図２５に示す。図２５に示すように、送信回路Ｔｘ１ａは、送信データがロウレベルである期間（タイミングＴ１１〜Ｔ１２及びＴ１３〜Ｔ１４）は、第１のコイルＬ１に正の電流Ｉ１を連続的に発生させる。一方、送信回路Ｔｘ１ａは、送信データがハイレベルである期間（タイミングＴ１２〜Ｔ１３及びＴ１４以降）は、第１のコイルＬ１に負の電流Ｉ１を連続的に発生させる。このような電流Ｉ１を発生させた場合であっても受信回路としてヒステリシスコンパレータ５１を用いることでデータの伝達を正確に行うことができる。なお、１ショットパルス生成回路だけでなく、以下の実施の形態におけるパルス生成回路に替えて発振器を用いることは可能である。
【００８５】
次いで、実施の形態１にかかる通信システムの変形例について説明する。そこで、実施の形態１にかかる通信システムの変形例のブロック図を図２６に示す。図２６に示す通信システムは、図１３で示した通信システムにエラー検出回路１１を追加したものである。実施の形態１にかかる通信システムでは、第２の送信回路Ｔｘ２が第１の受信回路Ｒｘ１が再生した受信データＲｘＤの値を応答データとして第２の受信回路Ｒｘ１に返信する。そこで、エラー検出回路１１は、第１の送信回路Ｔｘ１に入力される送信データＴｘＤと第２の受信回路Ｒｘ２が出力する応答データＦＢとに基づき送信データＴｘＤの誤伝達を検出して送信エラー信号ＴｘＥを出力する。なお、エラー検出回路１１は、第１の回路ＣＨＰ１に設けられる。
【００８６】
より具体的には、エラー検出回路１１は、ＥｘＯＲ回路１２、タイマ１３を有する。ＥｘＯＲ回路１２は、一方の入力端子に送信データＴｘＤが入力され、他方の入力端子に応答データＦＢが入力される。そして、ＥｘＯＲ回路１２は、送信データＴｘＤの値と応答データＦＢの値との排他的論理和演算結果を出力する。タイマ１３は、ＥｘＯＲ回路１２の出力信号が第１の論理レベル（例えば、ハイレベル）となっている期間が予め設定された判定期間よりも長くなった場合に送信エラー信号ＴｘＥを出力する。
【００８７】
このエラー検出回路１１の動作を示すタイミングチャートを図２７、図２８に示す。図２７に示す例は、送信データＴｘＤが正常に伝達された場合のエラー検出回路１１の動作を示すものであり、図２８に示す例は、送信データＴｘＤの伝達が正常に行われなかった場合のエラー検出回路１１の動作を示すものである。
【００８８】
図２７に示すように、正常に通信が行われ場合、送信データＴｘＤと同一論理の応答データＦＢが若干の遅延を有してエラー検出回路１１のＥｘＯＲ回路１２に到達する。そのため、応答遅延に相当する時間においてのみＥｘＯＲ回路の出力はハイレベルとなる。しかし、図２７に示す例では、ＥｘＯＲ回路の出力がハイレベルを維持する期間は判定期間よりも短いため、送信エラー信号ＴｘＥはロウレベルを維持する。
【００８９】
一方、図２８に示す例では、通信が正常に行われず、応答データＦＢと送信データＴｘＤとが一致することがない。そして、ＥｘＯＲ回路１２の出力は、送信データＴｘＤがハイレベルを維持する期間に合わせてハイレベルとなる。これにより、ＥｘＯＲ回路１２の出力は判定期間を超えてもハイレベルを維持する。従って、図２８に示す例では、ＥｘＯＲ回路１２の出力がハイレベルの期間が判定期間を超えた時点でタイマ１３から送信エラー信号ＴｘＥがハイレベルとなる。
【００９０】
エラー検出回路１１が出力する送信エラー信号ＴｘＥは、例えば、図１２に示した制御回路ＭＣＵ等に通知される。これにより、制御回路ＭＣＵは、送信に失敗した送信データを再度第１の送信回路Ｔｘ１に出力することができる。これにより、図２６に示す通信システムでは、通信の信頼性を向上させることができる。特に、第１の回路ＣＨＰ１と第２の回路ＣＨＰ２とが異なる電源に基づき動作している場合、２つの電源系の変動が異なるとこの差異がノイズとなって通信システムの動作に不具合が生じる場合がある。このような場合に、図２６に示す通信システムでは、送信データＴｘＤの伝達が正しく行われたかを的確に把握できるため、特に大きな効果を得ることができる。
【００９１】
実施の形態２
実施の形態２にかかる通信システムのブロック図を図２９に示す。図２９に示すように、実施の形態２にかかる通信システムは、第２の回路ＣＨＰ２の構成が実施の形態１の通信システムとは異なる。実施の形態２にかかる通信システムでは、変化検出回路２１が第２の回路ＣＨＰ２に追加される。また、実施の形態２にかかる通信システムでは、第２のタイミング制御回路２０に代えて第２のタイミング制御回路２２が用いられ、第２の送信回路Ｔｘ２に代えて第２の送信回路Ｔｘ２ｂが用いられる。なお、以下の説明において、実施の形態１と同じ構成要素については、実施の形態１の説明と同一の符号を付して説明を省略する。
【００９２】
変化検出回路２１は、第１の受信回路Ｒｘ１が出力する受信データＲｘＤの論理レベルの切り替わりを検出して変化検出信号ＲｘＤＥＴを出力する。変化検出回路２１のブロック図を図３０に示す。図３１に示すように、変化検出回路２１は、遅延回路６１とＥｘＯＲ回路６２を有する。遅延回路６１は、受信データＲｘＤに遅延を与えてＥｘＯＲ回路６２に出力する。ＥｘＯＲ回路６２は、一方の端子に受信データＲｘＤが入力され、他方の端子に遅延回路６１を通過した受信データＲｘＤが入力される。そして、ＥｘＯＲ回路６２は、２つの入力信号の排他的論理和演算結果を変化検出信号ＲｘＤＥＴとして出力する。つまり、変化検出回路２１では、受信データＲｘＤの論理レベルに変化が生じた場合に、ＥｘＯＲ回路６２に入力される信号が遅延回路６１において設定される遅延時間の期間に異なる論理レベルとなり、その期間に変化検出信号ＲｘＤＥＴをハイレベル（変化検出状態）とする。
【００９３】
第２のタイミング制御回路２２は、変化検出信号ＲｘＤＥＴの立ち上がりエッジに応じて第１の受信ディスイネーブル信号Ｒｘ１＿ＤＩＳと第２の送信イネーブル信号Ｔｘ２＿ＥＮを生成する。第２のタイミング制御回路２２のブロック図を図３１に示す。図３１に示すように、第２のタイミング制御回路２２は、図１６に示した第２のタイミング制御回路２０の周期パルス生成回路３０５を削除し、セットリセットラッチ回路３０６のセット入力端子Ｓに変化検出信号ＲｘＤＥＴを入力したものである。
【００９４】
つまり、実施の形態２にかかる通信システムでは、第２のタイミング制御回路２２が、受信データＲｘＤの論理レベルが変化したことに応じて第１の受信回路Ｒｘ１を無効状態とし、かつ、第２の送信回路Ｔｘ２を有効状態とする。なお、実施の形態２においても、第２のタイミング制御回路２２は、第１の送信回路Ｔｘ１が無効状態となるインターバル期間に、第１の受信回路Ｒｘ１を無効状態とし、かつ、第２の送信回路Ｔｘ２を有効状態とする。
【００９５】
第２の送信回路Ｔｘ２ｂは、第２のタイミング制御回路２２が出力する第２の送信イネーブル信号Ｔｘ２＿ＥＮに応じて送信データ（第２の送信回路の場合、受信データＲｘＤ）に対応するパルス信号を出力し、第２のコイルＬ２を駆動する。第２の送信回路Ｔｘ２ｂのブロック図を図３２に示す。図３２に示すように、第２の送信回路Ｔｘ２ｂは、実施の形態１の第２の送信回路Ｔｘ１（図１８で示した送信回路と同一の回路構成のもの）にＡＮＤ回路４８、４９が追加される。また、第２の送信回路Ｔｘ２ｂでは、１ショットパルス生成回路４１、４５にイネーブル信号として入力される信号が第２の送信回路Ｔｘ１と異なる。
【００９６】
第２の送信回路Ｔｘ２ｂでは、１ショットパルス生成回路４１、４５に対するイネーブル信号として第２の送信イネーブル信号Ｔｘ２＿ＥＮが入力される。つまり、第２の送信回路Ｔｘ２ｂでは、第２の送信イネーブル信号Ｔｘ２＿ＥＮがハイレベルとなっている期間に１ショットパルス生成回路４１、４５がパルス信号を出力する。
【００９７】
ＡＮＤ回路４８は、一方の入力端子に送信する送信データＴｘＤが入力され、他方の入力端子に１ショットパルス生成回路４１が出力するパルス信号が入力される。そして、ＡＮＤ回路４８は、送信データＴｘＤの論理値とパルス信号の論理値との論理積演算結果をＡＮＤ回路４３の一方の入力端子に対して出力する。ＡＮＤ回路４９は、一方の入力端子に送信する送信データＴｘＤの反転論理値が入力され、他方の入力端子に１ショットパルス生成回路４５が出力するパルス信号が入力される。そして、ＡＮＤ回路４９は、送信データＴｘＤの反転論理値とパルス信号の論理値との論理積演算結果を反転入力付きＯＲ回路４７の通常入力端子に対して出力する。
【００９８】
ここで、実施の形態２にかかる通信システムの第２の回路ＣＨＰ２の動作について説明する。第２の回路ＣＨＰ２の動作を示すタイミングチャートを図３３に示す。なお、図３３では、第１の受信ディスイネーブル信号Ｒｘ１＿ＤＩＳの論理レベルの変化と第２の送信イネーブル信号Ｔｘ２＿ＥＮの論理レベルの変化との間の遅延時間については図面を簡単にするために省略している。図３３に示すように、タイミングＴ２１、Ｔ２２で、第１の回路から第１の受信回路Ｒｘ１に対してトランスフォーマを介してパルス信号ＲｘＩｎが入力されるが、タイミングＴ２１、Ｔ２２では、受信データＲｘＤの論理レベルがそれ以前の論理レベルと同じであるため変化検出信号ＲｘＤＥＴは変化しない。そのため、第２の回路ＣＨＰ２は、第２の送信回路Ｔｘ２を無効状態で維持する。
【００９９】
そして、タイミングＴ２３において第１の受信回路Ｒｘ１に入力されるパルス信号ＲｘＩｎの変化の方向がそれ以前と比べて変化する。そのため、タイミングＴ２３で受けたパルス信号ＲｘＩｎに応じて、第１の受信回路Ｒｘ１は受信データＲｘＤの論理レベルを切り替える。そして、受信データＲｘＤの論理レベルの変化を変化検出回路２１が検出することで変化検出信号ＲｘＤＥＴがハイレベルに切り替わる。また、変化検出信号ＲｘＤＥＴの立ち上がりエッジに応じて、第２のタイミング制御回路２２は、第１の受信ディスイネーブル信号Ｒｘ１＿ＤＩＳをハイレベルとし、第２の送信イネーブル信号Ｔｘ２＿ＥＮをハイレベルとする。これにより、第１の受信回路Ｒｘ１は無効状態となり、かつ、第２の送信回路Ｔｘ２は有効状態となる。
【０１００】
タイミングＴ２３では、受信データＲｘＤがロウレベルとなるため、第２のコイルＬ２には負の電流Ｉ２が流れる。そして、電流Ｉ２の変化に応じて、第２の受信回路Ｒｘ２に入力されるパルス信号ＦＢＩｎが生成される。第２の受信回路Ｒｘ２は、パルス信号ＦＢＩｎに応じて応答データＦＢをハイレベルからロウレベルに切り替える。
【０１０１】
タイミングＴ２４では、受信データＲｘＤの論理レベルがタイミングＴ２３と同じ論理レベルであるため、タイミングＴ２１、Ｔ２２のときと同様に、変化検出信号ＲｘＤＥＴは変化しないため、第２の回路ＣＨＰ２は、第２の送信回路Ｔｘ２を無効状態で維持する。
【０１０２】
続いて、実施の形態２にかかる通信システムの全体の動作について説明する。実施の形態２にかかる通信システムの動作を示すタイミングチャートを図３４に示す。なお、図３４では、第１の送信イネーブル信号Ｔｘ１＿ＥＮの論理レベルの変化と第２の受信ディスイネーブル信号Ｒｘ２＿ＤＩＳの論理レベルの変化との間の遅延時間、及び、第１の受信ディスイネーブル信号Ｒｘ１＿ＤＩＳの論理レベルの変化と第２の送信イネーブル信号Ｔｘ２＿ＥＮの論理レベルの変化との間の遅延時間については図面を簡単にするために省略している。
【０１０３】
図３４に示すように、実施の形態２にかかる通信システムでは、受信データＲｘＤに論理レベルの変化が生じているか否かで動作が異なる。そこで、まず、受信データＲｘＤに論理レベルの変化が生じない受信データ無変化期間Ｔｃｏｎｓｔにおける実施の形態２にかかる通信システムの動作について説明する。
【０１０４】
受信データ無変化期間Ｔｃｏｎｓｔでは、送信期間ＴＣにおいて第１の回路ＣＨＰ１では、第１の送信イネーブル信号Ｔｘ１＿ＥＮ及び第２の受信ディスイネーブル信号Ｒｘ２＿ＤＩＳがハイレベルとなる。そのため、第１の送信回路Ｔｘ１は第１のコイルに対してパルス信号を出力する。また、第２の受信回路Ｒｘ２は無効状態となる。一方、送信期間ＴＣにおいて、第２の回路ＣＨＰ２では、第１の受信ディスイネーブル信号Ｒｘ１＿ＤＩＳ及び第２の受信イネーブル信号Ｔｘ２＿ＥＮがロウレベルとなる。そのため、第１の受信回路Ｒｘ１は有効状態となり、第２の送信回路Ｔｘ２は無効状態となる。しかし、第１の受信回路Ｒｘ１に入力される信号は、それ以前に入力されるパルス信号と同じ極性の振幅を有するため受信データＲｘＤに変化は生じない。そして、変化検出信号ＲｘＤＥＴもロウレベルを維持する。
【０１０５】
そして、送信期間ＴＣの後のインターバル期間ＴＤでは、送信期間ＴＣにおいて変化検出信号ＲｘＤＥＴがロウレベルを維持するため、第２の送信回路Ｔｘ２に与えられる第２の送信イネーブル信号Ｔｘ２＿ＥＮがロウレベルを維持する。そのため、受信データ無変化期間Ｔｃｏｎｓｔでは、インターバル期間ＴＤにおいて第２の回路ＣＨＰ２から第１の回路ＣＨＰ１に対する応答データＦＢの送信は行われない。つまり、受信データ無変化期間Ｔｃｏｎｓｔでは、送信期間ＴＣにおいて第１の回路ＣＨＰ１から第２の回路ＣＨＰ２への通信のみが行われ、インターバル期間ＴＤにおける通信は行われない。
【０１０６】
続いて、受信データＲｘＤに変化が生じる受信データ変化期間Ｔｃｈａｇｅにおける実施の形態２にかかる通信システムの動作について説明する。受信データ変化期間Ｔｃｈａｇｅでは、送信期間ＴＡにおいて第１の回路ＣＨＰ１において第１の送信イネーブル信号Ｔｘ１＿ＥＮ及び第２の受信ディスイネーブル信号Ｒｘ２＿ＤＩＳがハイレベルとなる。そのため、第１の送信回路Ｔｘ１は第１のコイルに対してパルス信号を出力する。また、第２の受信回路Ｒｘ２は無効状態となる。一方、送信期間ＴＡにおいて、第２の回路ＣＨＰ２では、第１の受信ディスイネーブル信号Ｒｘ１＿ＤＩＳ及び第２の受信イネーブル信号Ｔｘ２＿ＥＮがロウレベルとなる。そのため、第１の受信回路Ｒｘ１は有効状態となり、第２の送信回路Ｔｘ２は無効状態となる。そして、第１の受信回路Ｒｘ１に入力される信号は、それ以前に入力されるパルス信号と異なる振幅を有するため受信データＲｘＤに変化が生じる。この受信データＲｘＤの変化に応じて変化検出信号ＲｘＤＥＴが一時的にハイレベルとなる。
【０１０７】
そして、送信期間ＴＡの後のインターバル期間ＴＢでは、送信期間ＴＡにおいて変化検出信号ＲｘＤＥＴの立ち上がりエッジに応じて、第２のタイミング制御回路が第１の受信ディスイネーブル信号Ｒｘ１＿ＤＩＳと第２の送信イネーブル信号Ｔｘ２＿ＥＮを制御する。これにより、インターバル期間ＴＢでは、第２の送信回路Ｔｘ２に与えられる第２の送信イネーブル信号Ｔｘ２＿ＥＮ及び第１の受信回路Ｒｘ１に与えられる第１の受信ディスイネーブル信号Ｒｘ１＿ＤＩＳがハイレベルとなる。そのため、受信データ変化期間Ｔｃｈａｎｇｅでは、インターバル期間ＴＢにおいて第２の回路ＣＨＰ２から第１の回路ＣＨＰ１に対する応答データＦＢの送信が行われ、第２の受信回路Ｒｘ２が受信したパルス信号ＦＢＩｎに応じて応答データＦＢを再生する。つまり、受信データ変化期間Ｔｃｈａｇｅでは、送信期間ＴＡにおいて第１の回路ＣＨＰ１から第２の回路ＣＨＰ２への通信が行われ、インターバル期間ＴＢにおいて第２の回路ＣＨＰ２から第１の回路ＣＨＰ１への通信が行われる。
【０１０８】
上記説明より、実施の形態２にかかる通信システムの第２の回路ＣＨＰ２は、第１の受信回路Ｒｘ１が出力する受信データの論理レベルの切り替わりを検出して変化検出信号ＲｘＤＥＴを出力する変化検出回路２１を有する。そして、第２のタイミング制御回路２２は、変化検出信号ＲｘＤＥＴに応じて、第１の受信回路Ｒｘ１を無効状態に移行させると共に第２の送信回路Ｔｘ１を有効状態に移行させ、その後第１の受信回路Ｒｘ１を有効状態に移行させると共に第２の送信回路Ｔｘ１を無効状態に移行させる。つまり、実施の形態２にかかる通信システムの第２の送信回路Ｔｘ２は、第１の受信回路Ｒｘ１が出力する受信データＲｘＤの論理レベルの変化に応じて有効状態に移行する。
【０１０９】
これにより、実施の形態２にかかる通信システムでは、第２の回路ＣＨＰ２から第１の回路ＣＨＰ１への不要な通信を減らすことができる。また、不要な通信を減らすことで、第２の回路ＣＨＰ２から第１の回路ＣＨＰ１への通信において生じる誤動作の可能性を低減することができる。なお、実施の形態２にかかる通信システムにおいても、受信データＲｘＤが送信データＴｘＤと異なる変化を生じた場合には、第２の受信回路Ｒｘ２が出力する応答データＦＢと送信データＴｘＤとに違いが生じるため、第２の回路ＣＨＰ２における不具合又は通信の不具合を検知することはできる。
【０１１０】
また、実施の形態２にかかる通信システムでは、第２の回路ＣＨＰ２から第１の回路ＣＨＰ１への通信が、第１の回路ＣＨＰ１から第２の回路ＣＨＰ２への通信に応答する形態で実現される。そのため、実施の形態２にかかる通信システムでは、実施の形態１にかかる通信システムよりも送受信信号の混信が発生する危険性を大幅に低減することができる。
【０１１１】
さらに、実施の形態２にかかる通信システムでは、第２の回路ＣＨＰ２から第１の回路ＣＨＰ１への通信回数を削減することで、第２の回路ＣＨＰ２の消費電力の削減を実現することができる。一般的に、送信回路がコイルを駆動する場合、大きな駆動電流を出力するために送信回路の消費電力が増大する。しかし、実施の形態２にかかる通信システムでは、第２の送信回路が有効になる期間が実施の形態１にかかる第２の送信回路よりも短いため、第２の送信回路における消費電力を削減することができる。
【０１１２】
実施の形態３
実施の形態３にかかる通信システムのブロック図を図３５に示す。図３５に示すように、実施の形態３にかかる通信システムは、第２の回路ＣＨＰ２の構成が実施の形態１の通信システムとは異なる。実施の形態３にかかる通信システムでは、パルス検出回路２３が第２の回路ＣＨＰ２に追加される。また、実施の形態３にかかる通信システムでは、第２のタイミング制御回路２０に代えて第２のタイミング制御回路２２ａが用いられ、第２の送信回路Ｔｘ２に代えて第２の送信回路Ｔｘ２ｂが用いられる。なお、以下の説明において、実施の形態１、２と同じ構成要素については、実施の形態１、２の説明と同一の符号を付して説明を省略する。
【０１１３】
パルス検出回路２３は、第１の受信回路Ｒｘ１に入力されるパルス信号を検出してパルス検出信号ＰＬＤＥＴを出力する。パルス検出回路２３のブロック図を図３６、図３７に示す。図３７に示すパルス検出回路２３は、図３６に示すパルス検出回路２３の変形例である。
【０１１４】
図３６に示すパルス検出回路２３は、コンデンサＣｕ、Ｃｄ、抵抗Ｒ１ｕ、Ｒ２ｕ、Ｒ１ｄ、Ｒ２ｄ、バッファ回路７１、インバータ７２、ＥｘＯＲ回路７３を有する。コンデンサＣｕは、一方の端子にパルス信号ＲｘＩｎが入力され、他方の端子はバッファ回路７１の入力端子に接続される。コンデンサＣｄは、一方の端子にパルス信号ＲｘＩｎが入力され、他方の端子はインバータ７２の入力端子に接続される。抵抗Ｒ１ｕ、Ｒ２ｕは、電源端子と接地端子との間に直列に接続される。また、抵抗Ｒ１ｕ、Ｒ２ｕが互いに接続されるノードは、コンデンサＣｕとバッファ回路７１の入力端子とを接続するノードに接続される。抵抗Ｒ１ｄ、Ｒ２ｄは、電源端子と接地端子との間に直列に接続される。また、抵抗Ｒ１ｄ、Ｒ２ｄが互いに接続されるノードは、コンデンサＣｄとインバータ７２の入力端子とを接続するノードに接続される。
【０１１５】
バッファ回路７１は、入力端子に入力された信号の信号レベルが閾値を超えると入力信号と同じ極性の振幅を有するパルス信号を出力する。バッファ回路７１の出力端子は、ＥｘＯＲ回路７３の一方の入力端子に接続される。インバータ７２は、入力端子に入力された信号の信号レベルが閾値を下回る入力信号とは反転した極性の振幅を有するパルス信号を出力する。インバータ７２の出力端子は、ＥｘＯＲ回路７３の他方の入力端子に接続される。ＥｘＯＲ回路７３は、入力される２つの信号の排他的論理和演算結果をパルス検出信号ＰＬＤＥＴとして出力する。
【０１１６】
図３７に示すパルス検出回路２３は、コンデンサＣｕ、Ｃｄ、抵抗Ｒ１ｕ、Ｒ２ｕ、Ｒ１ｄ、Ｒ２ｄを有し、バッファ回路７１及びインバータ７２に替えてコンパレータ７４、７５を用いる。コンパレータ７４は、反転端子に基準電圧Ｖｒｅｆ１が入力され、非反転入力端子にパルス信号ＲｘＩｎが入力される。そして、コンパレータ７４は、パルス信号ＲｘＩｎの信号レベルが基準電圧Ｖｒｅｆ１の電圧レベルを超えた場合に正の振幅を有するパルス信号を出力する。コンパレータ７４の出力は、ＥｘＯＲ回路７３の一方の入力端子に接続される。コンパレータ７５は、非反転端子に基準電圧Ｖｒｅｆ２が入力され、反転入力端子にパルス信号ＲｘＩｎが入力される。そして、コンパレータ７５は、パルス信号ＲｘＩｎの信号レベルが基準電圧Ｖｒｅｆ２の電圧レベルを下回った場合に正の振幅を有するパルス信号を出力する。コンパレータ７５の出力は、ＥｘＯＲ回路７３の他方の入力端子に接続される。
【０１１７】
つまり、パルス検出回路２３は、パルス信号ＲｘＩｎに正又は負の振幅が生じた場合に、パルス信号ＲｘＩｎの信号レベルの変化に対応したパルス信号を出力する。このとき、パルス検出回路２３が出力するパルス検出信号ＰＬＤＥＴは、正の振幅を有するパルス信号のみにより構成される。
【０１１８】
第２のタイミング制御回路２２ａは、図３１において説明した第２のタイミング制御回路２２と実質的に同じ回路であって、セットリセットラッチ回路３０６のセット入力端子Ｓにパルス検出信号ＰＬＤＥＴを入力したものである。また、第２の送信回路Ｔｘ２ｂは、図３２において説明した回路を用いる。
【０１１９】
続いて、実施の形態３にかかる通信システムの全体の動作について説明する。図３８に実施の形態３にかかる通信システムの動作を示すタイミングチャートを示す。図３８に示すように、実施の形態３にかかる通信システムでは、送信期間ＴＡで第１の送信回路がパルス信号に対応してパルス検出信号ＰＬＤＥＴが生成される（ロウレベルからハイレベルに切り替わる）。そして、インターバル期間ＴＢでは、パルス検出信号ＰＬＤＥＴに基づき第２のタイミング制御回路２２ａが動作して第１の受信ディスイネーブル信号Ｒｘ１＿ＤＩＳと第２の送信イネーブル信号Ｔｘ２＿ＥＮをハイレベルとする。つまり、実施の形態３にかかる通信システムでは、パルス信号ＲｘＩｎに応じて第２の送信回路Ｔｘ２が有効状態となる。
【０１２０】
上記説明より、実施の形態３にかかる通信システムでは、第１の受信回路Ｒｘ１に入力されるパルス信号ＲｘＩｎを検出してパルス検出信号ＰＬＤＥＴを出力するパルス検出回路２３を有する。そして、第２のタイミング制御回路２２ａは、パルス検出信号ＰＬＤＥＴに応じて、第１の受信回路Ｒｘ１を無効状態に移行させると共に第２の送信回路Ｔｘ２を有効状態に移行させ、その後第１の受信回路Ｒｘ１を有効状態に移行させると共に第２の送信回路Ｔｘ２を無効状態に移行させる。つまり、実施の形態３にかかる通信システムでは、第２の送信回路Ｔｘ２をトランスフォーマを介して第１の受信回路Ｒｘ１に入力されるパルス信号ＲｘＩｎに応じて有効状態に移行させる。
【０１２１】
これにより、実施の形態３にかかる通信システムでは、第１のタイミング制御回路１０が送信期間ＴＡを開始するタイミングと第２のタイミング制御回路２２ａがインターバル期間の動作を開始するタイミングとを同期させる必要がない。つまり、実施の形態３にかかる通信システムでは、パルス検出回路２３により第２の回路ＣＨＰ２が第１の回路ＣＨＰ１の動作状況を把握することで、第１のタイミング制御回路１０と第２のタイミング制御回路２２ａとの同期タイミングの調整を行う必要がない。これにより、実施の形態３にかかる通信システムでは、実施の形態１にかかる通信システムよりも精度の高い通信を実現することができる。
【０１２２】
また、実施の形態３にかかる通信システムでは、第１の送信回路Ｔｘ１が出力するパルス信号に応じて第２の送信回路Ｔｘ１を有効状態にすることができる。そのため、例えば、第１の送信回路Ｔｘ１が不定期にパルス信号を出力する場合においても、第２の送信回路Ｔｘ２は、第１の送信回路Ｔｘ１が無効状態となるインターバル期間に第１の回路ＣＨＰ１に対するパルス信号を出力することが可能である。
【０１２３】
実施の形態４
実施の形態４にかかる通信システムのブロック図を図３９に示す。図３９に示すように、実施の形態４にかかる通信システムは、第１の回路ＣＨＰ１及び第２の回路ＣＨＰ２の構成が実施の形態１の通信システムとは異なる。実施の形態４にかかる通信システムでは、送信データ検出回路１４が第１の回路ＣＨＰ１に追加される。さらに、実施の形態４にかかる通信システムでは、第１のタイミング制御回路１０に変えて第１のタイミング制御回路１５が用いられ、第１の送信回路Ｔｘ１に代えて第１の送信回路Ｔｘ１ｂが用いられる。また、実施の形態４にかかる通信システムでは、パルス検出回路２３及びパターン検出回路２４が第２の回路ＣＨＰ２に追加される。さらに、実施の形態４にかかる通信システムでは、第２のタイミング制御回路２０に代えて第２のタイミング制御回路２５が用いられ、第２の送信回路Ｔｘ２に代えて第２の送信回路Ｔｘ２ｂが用いられる。なお、以下の説明において、実施の形態１〜３と同じ構成要素については、実施の形態１〜３の説明と同一の符号を付して説明を省略する。
【０１２４】
実施の形態４にかかる通信システムで用いられる第１の送信回路Ｔｘ１ｂは、送信データＴｘＤに加えて、応答要求信号Ｒｅｑが入力される。そして、第１の送信回路Ｔｘ１ｂは、送信データＴｘＤの信号レベルと応答要求信号Ｒｅｑとのいずれか一方に変化が生じた場合に第１のコイルＬ１にパルス信号を出力する。このとき、第１の送信回路Ｔｘ１ｂは、応答要求信号Ｒｅｑに応じて所定のパターンを有するパルス信号を出力する。そして、第２の回路ＣＨＰ１では、所定のパターンに該当するパルス信号が入力された場合に、第２の送信回路Ｔｘ２ｂを有効状態に移行させ、応答データＦＢに対応するパルス信号を第２のコイルＬ２に出力する。以下では、このような動作を実現するための実施の形態４にかかる通信システムの各構成要素について説明する。
【０１２５】
まず、送信データ検出回路１４について説明する。送信データ検出回路１４のブロック図を図４０に示す。図４０に示すように、送信データ検出回路１４は、遅延回路６３、６５、ＥｘＯＲ回路６４、６６、６７を有する。遅延回路６３は、入力端子に送信データＴｘＤが与えられ、送信データＴｘＤを遅延させてＥｘＯＲ回路６４に出力する。ＥｘＯＲ回路６４は、一方の入力端子に送信データＴｘＤが入力され、他方の入力端子に遅延回路６３を経由した送信データＴｘＤが入力される。そして、ＥｘＯＲ回路６４は、２つの入力端子に入力される信号の排他的論理和結果を出力する。つまり、ＥｘＯＲ回路６４は、送信データＴｘＤの論理レベルの変化を検出して遅延回路６３に設定された遅延時間に相当するパルス幅を有するパルス信号を出力する。
【０１２６】
遅延回路６５は、入力端子に送信データＴｘＤが与えられ、送信データＴｘＤを遅延させてＥｘＯＲ回路６６に出力する。ＥｘＯＲ回路６６は、一方の入力端子に送信データＴｘＤが入力され、他方の入力端子に遅延回路６５を経由した送信データＴｘＤが入力される。そして、ＥｘＯＲ回路６６は、２つの入力端子に入力される信号の排他的論理和結果を出力する。つまり、ＥｘＯＲ回路６６は、送信データＴｘＤの論理レベルの変化を検出して遅延回路６５に設定された遅延時間に相当するパルス幅を有するパルス信号を出力する。
【０１２７】
ＥｘＯＲ回路６７は、一方の入力端子がＥｘＯＲ回路６４の出力端子が接続され、他方の入力端子がＥｘＯＲ回路６６の出力端子が接続される。そして、ＥｘＯＲ回路６７は、２つの入力端子に入力される信号の排他的論理和演算結果を送信データ変化検出信号ＴＤとして出力する。つまり、送信データ検出回路１４は、送信データＴｘＤ及び応答要求信号Ｒｅｑの変化を検出して、送信データ変化検出信号ＴＤを出力する。
【０１２８】
続いて、第１のタイミング制御回路１５のブロック図を図４１に示す。図４１に示すように、図１４において説明した第１のタイミング制御回路１０と実質的に同じ回路であって、セットリセットラッチ回路３０６のセット入力端子Ｓに送信データ変化検出信号ＴＤを入力したものである。
【０１２９】
次いで、第１の送信回路Ｔｘ１ｂのブロック図を図４２に示す。図４２に示すように、第１の送信回路Ｔｘ１ｂは、図１８において説明した第１の送信回路Ｔｘ１の変形例である。第１の送信回路Ｔｘ１ｂは、第１の送信回路Ｔｘ１に対して２ショットパルス生成回路８１、ＡＮＤ回路８２、８４、ＯＲ回路８３を追加したものである。また、第１の送信回路Ｔｘ１ｂは、第１の送信回路Ｔｘ１の１ショットパルス生成回路４１、４５に代えてＲｉｓｅエッジ検出回路４１ｂ、４５ｂを用いる。
【０１３０】
２ショットパルス生成回路８１は、応答要求信号Ｒｅｑが第１の論理レベル（例えば、ハイレベル）となると、連続した２つのパルスを有するパルス信号を出力する。２ショットパルス生成回路８１は、ＡＮＤ回路８２、８４にパルス信号を出力する。
【０１３１】
Ｒｉｓｅエッジ検出回路４１ｂは、送信データＴｘＤがロウレベルからハイレベルに移行する場合の立ち上がりエッジに応じて１つのパルスを有するパルス信号を出力する。Ｒｉｓｅエッジ検出回路４５ｂは、インバータ４４において反転された送信データＴｘＤがロウレベルからハイレベルに移行する場合の立ち上がりエッジに応じて１つのパルスを有するパルス信号を出力する。
【０１３２】
ＡＮＤ回路８２は、一方の入力端子に送信データＴｘＤが入力され、他方の入力端子に２ショットパルス生成回路８１が出力するパルス信号が入力される。そして、ＡＮＤ回路８２は、２つの入力信号の論理積演算結果をＯＲ回路８３に出力する。ＯＲ回路８３は、一方の入力端子にＲｉｓｅエッジ検出回路４１ｂが出力するパルス信号が入力され、他方の入力端子にＡＮＤ回路８２の出力信号が入力される。そして、ＯＲ回路８３は、２つの入力信号の論理和演算結果をＡＮＤ回路４３に出力する。つまり、ＯＲ回路８３が出力する信号は、送信データＴｘＤの立ち上がりエッジが入力された場合にはＲｉｓｅエッジ検出回路４１ｂが出力するパルス信号となり、送信データＴｘＤがハイレベルとなっている期間に応答要求信号Ｒｅｑが入力された場合には２ショットパルス生成回路８１が出力するパルス信号となる。
【０１３３】
ＡＮＤ回路８４は、一方の入力端子にインバータ４４で反転された送信データＴｘＤが入力され、他方の入力端子に２ショットパルス生成回路８１が出力するパルス信号が入力される。そして、ＡＮＤ回路８４は、２つの入力信号の論理積演算結果をＯＲ回路８５に出力する。ＯＲ回路８５は、一方の入力端子にＲｉｓｅエッジ検出回路４５ｂが出力するパルス信号が入力され、他方の入力端子にＡＮＤ回路８４の出力信号が入力される。そして、ＯＲ回路８５は、２つの入力信号の論理和演算結果を反転入力付きＯＲ回路４６に出力する。つまり、ＯＲ回路８５が出力する信号は、送信データＴｘＤの立ち下がりエッジが入力された場合にはＲｉｓｅエッジ検出回路４５ｂが出力するパルス信号となり、送信データＴｘＤがロウレベルとなっている期間に応答要求信号Ｒｅｑが入力された場合には２ショットパルス生成回路８１が出力するパルス信号となる。
【０１３４】
続いて、第２の回路ＣＨＰ２側の構成要素について説明する。まず、パターン検出回路２４について説明する。パターン検出回路２４は、第１の受信回路Ｒｘ１に入力されるパルス信号ＲｘＩｎのパターンを解析し、予め設定された規定パターンとパルス信号ＲｘＩｎのパターンとの一致を検出してパターン検出信号ＰＡＴＤＥＴを出力する。より具体的には、パターン検出回路２４は、パルス検出回路２３が出力するパルス検出信号ＰＬＤＥＴに基づきパルスパターンの解析を行う。そのため、パターン検出回路２４は、パルス信号ＲｘＩｎの振幅の極性によらず一定の解析を行うことができる。パターン検出回路２４のブロック図を図４３に示す。図４３に示すように、パターン検出回路２４は、カウンタ９１、レジスタ９２、タイマ９３、比較器９４、テンプレートメモリ９５を有する。
【０１３５】
カウンタ９１は、パルス検出信号ＰＬＤＥＴによって与えられるパルス信号のパルス数をカウントして、そのカウント値をレジスタ９２に出力する。レジスタ９２は、カウント値を保持して後段の比較回路に伝達する。タイマ９３は、パルス検出信号ＰＬＤＥＴのパルスが入力されない期間の長さを計測し、計測した期間が予め設定された期間を超えた場合にリセット信号ＲＳＴとアップデート信号ＵＤＴを出力する。リセット信号ＲＳＴはカウンタ９１に入力され、カウンタ９１はリセット信号ＲＳＴに応じてカウント値を初期値に戻す。アップデート信号ＵＤＴはレジスタ９２に入力され、レジスタ９２に保持された値を更新する。このアップデート信号ＵＤＴとリセット信号ＲＳＴにより、レジスタ９２に保持されているカウント値は、カウント値の初期値となる。比較器９４は、テンプレートメモリ９５に保持されているパルスパターンに対応する値とレジスタ９２に保持されているカウント値とを比較し、２つの値が一致している場合にパターン検出信号ＰＡＴＤＥＴを出力する。
【０１３６】
続いて、第２のタイミング制御回路２５について説明する。第２のタイミング制御回路２５は、パターン検出信号ＰＡＴＤＥＴの値に応じて、第２の送信回路Ｔｘ２を有効状態に移行させるか否かを決定する。つまり、第２のタイミング制御回路２５は、第１の送信回路Ｔｘ１が出力したパルス信号が応答を要求するものでない場合、第２の送信回路Ｔｘ２を無効状態のまま維持する。
【０１３７】
第２のタイミング制御回路２５のブロック図を図４４に示す。図４４に示すように、第２のタイミング制御回路２５は、図３１で説明した第２のタイミング制御回路２２にＡＮＤ回路３０９を追加し、セットリセットラッチ回路３０６のセット入力端子Ｓにパルス検出信号ＰＬＤＥＴを入力したものである。ＡＮＤ回路３０９は、一方の入力端子にパターン検出信号ＰＡＴＤＥＴが入力され、他方の入力端子に反転入力付きＡＮＤ回路３０７の出力信号が入力される。そして、ＡＮＤ回路３０９は、２つの入力信号の値の論理積演算結果を第２の送信イネーブル信号Ｔｘ１＿ＥＮとして出力する。つまり、ＡＮＤ回路３０９は、パターン検出信号ＰＡＴＤＥＴがパターン不検出状態（例えば、ロウレベル）の時は反転入力付きＡＮＤ回路３０７の出力を遮断して、第２の送信イネーブル信号Ｔｘ２＿ＥＮをロウレベルで維持する。一方、パターン検出信号ＰＡＴＤＥＴがパターン検出状態（例えば、ハイレベル）の時は反転入力付きＡＮＤ回路３０７の出力信号を出力して、第２の送信イネーブル信号Ｔｘ２＿ＥＮをハイレベル又はロウレベルとする。
【０１３８】
続いて、実施の形態４にかかる通信システムの全体の動作について説明する。実施の形態４にかかる通信システムの動作を示すタイミングチャートを図４５に示す。図４５に示すように、実施の形態４にかかる通信システムでは、送信期間ＴＡにおいて第１の送信回路Ｔｘ１が応答要求信号Ｒｅｑに対応した動作を行ったか否かでその直後のインターバル期間の動作が異なる。図４５では、送信期間ＴＡにおいて第１の送信回路Ｔｘ１が応答要求信号Ｒｅｑに対応した動作を行った直後のインターバル期間をＴＢとし、第１の送信回路Ｔｘ１が応答要求信号Ｒｅｑに対応した動作が行われなかった送信期間ＴＡの直後のインターバル期間をＴＥとした。
【０１３９】
送信期間ＴＡでは、送信データの変化又は応答要求信号Ｒｅｑの変化に応じて第１の送信回路Ｔｘ１から第１の受信回路Ｒｘ１へのデータの送信が行われる。そこで、まず、送信期間ＴＡにおいて第１の送信回路Ｔｘ１が応答要求信号Ｒｅｑに基づきパルス信号を生成した場合について説明する。この場合、第１の受信回路Ｒｘ１には２つの連続したパルス信号ＲｘＩｎが入力される。そして、このパルス信号ＲｘＩｎは、パルス検出回路２３により検出されパルス検出信号ＰＬＤＥＴとしてパターン検出回路２４に送信される。そして、実施の形態３におけるパターン検出信号２４は、この２連続パルス信号に応じてパターン検出信号ＰＡＴＤＥＴをハイレベルとする。そして、インターバル期間ＴＢでは、パルス検出信号ＰＬＤＥＴとパターン検出信号ＰＡＴＤＥＴに応じて第２のタイミング制御回路２５が第１の受信ディスイネーブル信号Ｒｘ１＿ＤＩＳと第２の送信イネーブル信号Ｔｘ２＿ＥＮとをハイレベルとする。そのため、第２の送信回路Ｔｘ２が有効状態となり、第２の送信回路Ｔｘ２から第２の受信回路Ｒｘ２に応答データＦＢが伝達される。
【０１４０】
次いで、送信期間ＴＡにおいて第１の送信回路Ｔｘ１が送信データＴｘＤに基づきパルス信号を生成した場合について説明する。この場合、第１の受信回路Ｒｘ１には１つのパルスを有するパルス信号ＲｘＩｎが入力される。そして、このパルス信号ＲｘＩｎは、パルス検出回路２３により検出されパルス検出信号ＰＬＤＥＴとしてパターン検出回路２４に送信される。しかし、実施の形態３におけるパターン検出信号２４は、２連続パルス信号以外のパルスパターンに対してはパターン検出信号ＰＡＴＤＥＴをロウレベルとする。そのため、インターバル期間ＴＥでは、パルス検出信号ＰＬＤＥＴとパターン検出信号ＰＡＴＤＥＴに応じて第２のタイミング制御回路２５は、第１の受信ディスイネーブル信号Ｒｘ１＿ＤＩＳをハイレベルとし、第２の送信イネーブル信号Ｔｘ２＿ＥＮをロウレベルとする。従って、インターバル期間ＴＥでは、第２の送信回路Ｔｘ２が無効状態となり、第２の送信回路Ｔｘ２から第２の受信回路Ｒｘ２への通信は行われない。
【０１４１】
上記説明より、実施の形態４にかかる通信システムでは、第２の回路ＣＨＰ２が第１の受信回路Ｒｘ１に入力されるパルス信号ＲｘＩｎのパターンを解析し、予め設定された規定パターンとパルス信号ＲｘＩｎのパターンとの一致を検出してパターン検出信号ＰＡＴＤＥＴを出力するパターン検出回路２４を有し、第２のタイミング制御回路２５は、パターン検出信号ＰＡＴＤＥＴに応じて第２の送信回路Ｔｘ２ｂを有効状態に移行させるか否かを決定する。つまり、第２の送信回路Ｔｘ２ｂは、トランスフォーマを介して入力されるパルス信号ＲｘＩｎのパターンに応じて有効状態に移行する。また、第１の送信回路Ｔｘ１は、送信データＴｘＤの論理レベルの変化と要求応答信号Ｒｅｑの変化の少なくとも一方の変化に応じてトランスフォーマにパルス信号を出力する。これにより、実施の形態４にかかる通信システムでは、第１の回路ＣＨＰ１側で第２の回路ＣＨＰ２からの応答データが欲しい場合にのみ第２の回路にＣＨＰ２から応答データを得ることができる。つまり、実施の形態４にかかる通信システムは、システムにおけるデータの送受信タイミングの自由度を実施の形態１〜３に比べて高めることができる。
【０１４２】
実施の形態５
実施の形態５にかかる通信システムのブロック図を図４６に示す。図４６に示すように、実施の形態５にかかる通信システムは、実施の形態４にかかる通信システムを拡張するものである。実施の形態５にかかる通信システムでは、応答要求信号Ｒｅｑに応じて第１の送信回路Ｔｘ１が複数のパルスパターンを有するパルス信号を生成する。そして、第２の回路ＣＨＰ２は、パルスパターンの種類に応じて複数の応答データから１つを選択して第１の回路ＣＨＰ１に応答データＦＢを送信する。
【０１４３】
そこで、図４６に示すように、実施の形態５にかかる通信システムでは、実施の形態４にかかる通信システムの第１の送信回路Ｔｘ１ｂに代えて第２の送信回路Ｔｘ１ｃを用いる。また、実施の形態５にかかる通信システムでは、実施の形態４にかかる通信システムの第２の回路ＣＨＰ２にセレクタ２６を追加し、パターン検出回路２４に代えてパターン検出回路２７を用いる。なお、以下の説明において、実施の形態１〜４と同じ構成要素については、実施の形態１〜４の説明と同一の符号を付して説明を省略する。
【０１４４】
まず、第１の送信回路Ｔｘ１ｃについて説明する。第１の送信回路Ｔｘ１ｃのブロック図を図４７に示す。図４７に示すように、第１の送信回路Ｔｘ１ｃは、第１の送信回路Ｔｘ１ｂの１ショットパルス生成回路８１に代えてｎショットパルス生成回路８６を用いる。ｎショットパルス生成回路８６は、応答要求信号Ｒｅｑで示される値に応じた数の連続したパルスを有するパルス信号を生成する。つまり、第１の送信回路Ｔｘ１ｃは、第１の送信回路Ｔｘ１ｂでは、応答要求信号Ｒｅｑに応じて１つのパターンのパルス信号しか生成できなかったものを複数のパターンのパルス信号を生成できるように拡張したものである。
【０１４５】
続いて、パターン検出回路２７について説明する。パターン検出回路２７のブロック図を図２７に示す。図２７に示すように、パターン検出回路２７は、パターン検出回路２４のレジスタ９２の出力から選択信号ＳＥＬを得るものである。
【０１４６】
また、実施の形態５にかかる通信システムにおいて追加されたセレクタ２６は、選択信号ＳＥＬによって示された値に応じて複数の応答データ候補のうちから１つを選択して第２の送信回路Ｔｘ２ｂに出力する。
【０１４７】
次いで、実施の形態５にかかる通信システムの全体の動作について説明する。実施の形態５にかかる通信システムの動作を示すタイミングチャートを図４９に示す。図４９に示すように、実施の形態５にかかる通信システムでは、応答要求信号Ｒｅｑが１〜４の値を示す。そして、第１の送信回路Ｔｘ１ｃは、送信期間ＴＡにおいて応答要求信号Ｒｅｑの値に対応した数の連続パルスを有するパルス信号を出力する。そして、パルス検出回路２３は、第１の送信回路Ｔｘ１ｃが出力したパルス信号に対応したパルス検出信号ＰＬＤＥＴを生成する。このパルス検出信号ＰＬＤＥＴは、パターン検出回路２７に伝達される。パターン検出回路２７は、パルス検出信号ＰＬＤＥＴの連続パルス数に応じた値の選択信号ＳＥＬを出力する。選択信号ＳＥＬは、セレクタ２６に与えられる。セレクタ２６は、選択信号ＳＥＬの値に応じて応答データを選択し、第２の送信回路Ｔｘ２ｂに出力する。
【０１４８】
実施の形態５では、セレクタ２６は、選択信号ＳＥＬの値が２ならば受信データＲｘＤを応答データとして選択し、選択信号ＳＥＬの値が３ならば温度検出回路ＴＤｅｃ（図１２おいて説明したもの）を応答データとして選択し、選択信号ＳＥＬの値が４ならばエラー信号ＥＲＲ（図１２において説明したもの）を応答データとして選択する。また、選択信号ＳＥＬが１の場合、パターン検出回路２７がパターン検出信号ＰＡＴＤＥＴをロウレベルとするため、第２の送信回路Ｔｘ２ｂは無効状態となる。これにより、第２の送信回路Ｔｘ２ｂは、セレクタ２６が選択した応答データをインターバル期間ＴＢにおいて第２の受信回路Ｒｘ２に送信する。
【０１４９】
上記説明より、実施の形態５にかかる通信システムでは、応答要求信号Ｒｅｑにより第１の送信回路Ｔｘ１ｃが複数のパルスパターンを有するパルス信号を生成する。また、実施の形態５にかかる通信システムでは、第２の回路ＣＨＰ２が第１の受信回路Ｒｘ１に入力されるパルス信号ＲｘＩｎのパターンに基づき選択信号ＳＥＬと、予め設定された規定パターンとパルス信号ＲｘＩｎのパターンとの比較結果を示すパターン検出信号ＰＡＴＤＥＴと、を生成するパターン検出回路と、選択信号ＳＥＬに応じて複数の応答データのうちいずれか１つを選択して第２の送信回路Ｔｘ２ｂに出力する選択回路と、を有し、前記第２のタイミング制御回路２５は、パターン検出信号ＰＡＴＤＥＴに応じて、第２の送信回路Ｔｘ２ｂを有効状態に移行させるか否かを決定する。つまり、第２の送信回路Ｔｘ２は、このパルスパターンに応じて選択された応答データを第１の回路ＣＨＰ１に送信することができる。
【０１５０】
これにより、実施の形態５にかかる通信システムでは、第１の回路ＣＨＰ１側で必要な応答データを決定し、この決定に基づき第２の回路ＣＨＰ２から必要な応答データを得ることができる。つまり、実施の形態５にかかる通信システムは、実施の形態４にかかる通信システムよりも扱うことができる応答データの種類を増加させることができる。また、実施の形態５にかかる通信システムでは、搭載されるシステムの柔軟性を高めることができる。
【０１５１】
実施の形態６
実施の形態６にかかる通信システムは、２つのトランスフォーマを介して差動信号による通信を行うものである。そこで、実施の形態６にかかる通信システムの実装状態を示す模式図を図５０、５１に示す。
【０１５２】
図５０に示す例は、第２の回路ＣＨＰ２側に第１のコイルＬ１ａ、Ｌ１ｂ及び第２のコイルＬ２ａ、Ｌ２ｂが設けられる。実施の形態６では、差動信号による通信を行うために第１、第２のコイルは２組み設けられる。そして、第２の回路ＣＨＰ２側に設けられた第１のコイルＬ１ａ、Ｌ１ｂは、ボンディングワイヤＷを介して第１の回路ＣＨＰ１に設けられる第１の送信回路Ｔｘ１及び第２の受信回路Ｒｘ２と接続される。また、第２のコイルＬ２ａ、Ｌ２ｂは、第２の回路ＣＨＰ２上の配線を介して第１の受信回路Ｒｘ１及び第２の送信回路Ｔｘ２と接続される。
【０１５３】
図５１に示す例は、図５０に示すトランスフォーマをコンデンサに置き換えたものである。このコンデンサは、図１１において説明したものである。しかし、実施の形態６では、差動信号による通信を行うためにコンデンサは４つの電極（図５１のＣｅ１ａ、Ｃｅ１ｂ、Ｃｅ２ａ、Ｃｅ２ｂ）により構成される。このとき、第１のコンデンサは、電極Ｃｅ１ａ、Ｃｅ２ａにより構成され、第２のコンデンサは、電極Ｃｅ１ｂ、Ｃｅ２ｂにより構成される。そして、電極Ｃｅ１ａ、Ｃｅ１ｂは、ボンディングワイヤを介して第１の送信回路Ｔｘ１及び第２の受信回路Ｒｘ２と接続される。また、電極Ｃｅ２ａ、Ｃｅ２ｂは、第２の回路ＣＨＰ２上の配線を介して第１の受信回路Ｒｘ１及び第２の送信回路Ｔｘ２と接続される。
【０１５４】
続いて、実施の形態６にかかる通信システムのブロック図を図５２に示す。図５２に示すように、実施の形態６にかかる通信システムは、実施の形態５にかかる通信システムにおいて差動信号による通信を可能としたものである。つまり、実施の形態６にかかる通信システムは、実施の形態５にかかる通信システムの１つトランスフォーマを２つのトランスフォーマに置き換えたものである。
【０１５５】
また、実施の形態６にかかる通信システムでは、差動信号による通信を実現するために、第１の送信回路Ｔｘ１ｄ、第２の送信回路Ｔｘ２ｃ、第１の受信回路Ｒｘ１ａ、第２の受信回路Ｒｘ２ａを用いる。また、パルス検出回路についても、差動信号に対応したパルス検出回路２８を用いる。
【０１５６】
まず、第１の送信回路Ｔｘ１ｄ及び第２の受信回路Ｒｘ２ａのブロック図を図５３に示す。図５３に示すように、第１の送信回路Ｔｘ１ｄは、図４７において示した第１の送信回路Ｔｘ１ｃの反転入力付きＯＲ回路４２、４６、４７及びＡＮＤ回路４３に代えてＮＡＮＤ回路８７、８９、反転入力付きＯＲ回路８８、９０を用いる。
【０１５７】
ＮＡＮＤ回路８７は、一方の入力端子にＯＲ回路８３の出力信号が入力され、他方の入力端子に第１の送信イネーブル信号Ｔｘ１＿ＥＮが入力される。そして、ＮＡＮＤ回路８７は、入力される２つの信号の反転論理積演算結果をＰＭＯＳトランジスタＰ１のゲートに出力する。
【０１５８】
反転入力付きＯＲ回路８８は、通常入力端子に送信データＴｘＤが入力され、反転入力端子に第１の送信イネーブル信号Ｔｘ１＿ＥＮが入力される。そして、反転入力付きＯＲ回路８８は、送信データＴｘＤの論理値と第１の送信イネーブル信号Ｔｘ１＿ＥＮの反転論理値との論理和演算結果をＮＭＯＳトランジスタＮ１のゲートに出力する。
【０１５９】
ＮＡＮＤ回路８９は、一方の入力端子にＯＲ回路８５の出力信号が入力され、他方の入力端子に第１の送信イネーブル信号Ｔｘ１＿ＥＮが入力される。そして、ＮＡＮＤ回路８９は、入力される２つの信号の反転論理積演算結果をＰＭＯＳトランジスタＰ２のゲートに出力する。
【０１６０】
反転入力付きＯＲ回路９０は、通常入力端子にインバータ４４で反転された送信データＴｘＤが入力され、反転入力端子に第１の送信イネーブル信号Ｔｘ１＿ＥＮが入力される。そして、反転入力付きＯＲ回路８８は、送信データＴｘＤの反転論理値と第１の送信イネーブル信号Ｔｘ１＿ＥＮの反転論理値との論理和演算結果をＮＭＯＳトランジスタＮ２のゲートに出力する。
【０１６１】
つまり、第１の送信回路Ｔｘ１ｄは、第１の送信イネーブル信号Ｔｘ１＿ＥＮがハイレベルである場合（第１の送信回路Ｔｘ１ｄの有効状態を示す場合）において、送信データＴｘＤがハイレベルである場合、出力端子ＴｘＯｕｔをロウレベルとし、出力端子ＴｘＯｕｔｂにパルス信号を出力する。一方、第１の送信イネーブル信号Ｔｘ１＿ＥＮがハイレベルである場合において、送信データＴｘＤがロウレベルである場合、出力端子ＴｘＯｕｔにパルス信号を出力し、出力端子ＴｘＯｕｔｂをロウレベルとする。また、第１の送信回路Ｔｘ１ｄは、第１の送信イネーブル信号Ｔｘ１＿ＥＮがロウレベルである場合（第１の送信回路Ｔｘ１ｄの無効状態を示す場合）、出力端子ＴｘＯｕｔ、ＴｘＯｕｔｂをハイインピーダンスとする。
【０１６２】
また、図５３に示すように、第２の受信回路Ｒｘ２ａは、差動入力のヒステリシスコンパレータ５２により構成される。ヒステリシスコンパレータ５２は、パルス信号ＦＢＩｎ、ＦＢＩｎｂの電位差に応じて出力する応答データＦＢの値を反転させる。
【０１６３】
続いて、パルス検出回路２８のブロック図を図５４に示す。図５４に示すように、パルス検出回路２８は、コンパレータ７６、７７、ＥｘＯＲ回路７３を有する。コンパレータ７６は、非反転入力端子にパルス信号ＲｘＩｎが入力され、反転入力端子に基準電圧Ｖｒｅｆ１が入力される。そして、コンパレータ７６は、パルス信号ＲｘＩｎの信号レベルが基準電圧Ｖｒｅｆ１の値を超えている期間に相当するパルス幅を有するパルス信号を出力する。コンパレータ７７は、非反転入力端子にパルス信号ＲｘＩｎが入力され、反転入力端子に基準電圧Ｖｒｅｆ２が入力される。そして、コンパレータ７７は、パルス信号ＲｘＩｎの信号レベルが基準電圧Ｖｒｅｆ２の値を超えている期間に相当するパルス幅を有するパルス信号を出力する。ＥｘＯＲ回路７３は、コンパレータ７６、７７の出力信号の排他的論理和演算結果をパルス検出信号ＰＬＤＥＴとして出力する。つまり、パルス検出回路２８は、パルス検出回路２３に相当する動作を差動信号に対応して行うものである。
【０１６４】
続いて、第２の送信回路Ｔｘ２ｃのブロック図を図５５に示す。図５５に示すように、第２の送信回路Ｔｘ２ｃは、第１の送信回路Ｔｘ１ｄからＡＮＤ回路８２、８４、ＯＲ回路８３、８５及びｎショットパルス生成回路８６を削除し、Ｒｉｓｅエッジ検出回路４１ｂ、４５ｂに代えてＲｉｓｅエッジ検出回路４１ｃ、４５ｃを用いたものである。
【０１６５】
Ｒｉｓｅエッジ検出回路４１ｃは、第２の送信イネーブル信号Ｔｘ１＿ＥＮがハイレベルである場合（第２の送信回路Ｔｘ２ｃの有効状態を示す場合）において、送信データＴｘＤの立ち上がりエッジが入力されるとパルス信号を出力する。Ｒｉｓｅエッジ検出回路４１ｃが出力するパルス信号は、ＮＡＮＤ回路８７の一方の入力端子に与えられる。
【０１６６】
Ｒｉｓｅエッジ検出回路４５ｃは、第２の送信イネーブル信号Ｔｘ１＿ＥＮがハイレベルである場合（第２の送信回路Ｔｘ２ｃの有効状態を示す場合）において、インバータ４４で反転された送信データＴｘＤの立ち上がりエッジが入力されるとパルス信号を出力する。Ｒｉｓｅエッジ検出回路４５ｃが出力するパルス信号は、ＮＡＮＤ回路８９の一方の入力端子に与えられる。
【０１６７】
つまり、第２の送信回路Ｔｘ２ｃは、有効状態において送信データ（第２の送信回路Ｔｘ２ｃの場合の応答データに対応するデータ）の立ち上がりエッジ又は立ち下がりエッジに対応したパルス信号を出力する。このとき、応答データがハイレベルのときは、出力端子ＦＢＫｂからパルス信号が出力され、応答データがロウレベルのときは出力端子ＦＢＫからパルス信号が出力される。また、出力端子にパルス信号が出力されない側の出力端子はロウレベルを出力する。さらに、第２の送信回路Ｔｘ２ｃは、無効状態において出力端子ＦＢＫ、ＦＢＫｂをハイインピーダンスとする。
【０１６８】
また、第１の受信回路Ｒｘ１ａは、図５５に示すように第２の受信回路Ｒｘ２ａと同じヒステリシスコンパレータ５２が用いられる。
【０１６９】
続いて、実施の形態６にかかる通信システムの動作について説明する。実施の形態６にかかる通信システムの動作を示すタイミングチャートを図５６に示す。図５６に示すように、実施の形態６にかる通信システムは、データの送受信を差動信号により行うのみであり、基本的な動作は、実施の形態５にかかる通信システムの動作と同じである。
【０１７０】
このように、差動信号により通信を行うことで、外来ノイズ等により通信データにノイズが重畳された場合においても安定した通信を行うことができる。これは、差動信号を通信に用いた場合、外来ノイズ等のノイズは、差動信号を構成する２つの信号に均等に重畳されるため、差動信号の２つの信号の信号レベル差に基づき各種信号処理を行うことで重畳されたノイズ成分をキャンセルできるためである。つまり、実施の形態６にかかる通信システムでは、通信の信頼性を他の実施例よりも高めることが可能である。
【０１７１】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【０１７２】
この出願は、２００９年３月２６日に出願された日本出願特願２００９−０７６０８９を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【産業上の利用可能性】
【０１７３】
本発明は、第１の電源系で動作する回路と、第１の電源系とは異なる電源電圧が設定される第２の電源系で動作する回路との間で信号の送受信が行われるシステムにおいて利用することができる。
【符号の説明】
【０１７４】
ＣＨＰ１    第１の回路
ＣＨＰ２    第２の回路
ＣＨＰ３    第３の回路
ＣＨＰ４    半導体基板（第４の回路）
Ｃｄ    コンデンサ
Ｃｕ    コンデンサ
Ｃｅ１、Ｃｅ１ａ、Ｃｅ１ｂ    電極
Ｃｅ２、Ｃｅ２ａ、Ｃｅ２ｂ    電極
ＤＬＹ１〜ＤＬＹ７    遅延回路
Ｄｒｖ    ゲートドライバ
ＦＢＫ、ＦＢＫｂ    出力端子
Ｌ１、Ｌ１ａ、Ｌ１ｂ    コイル
Ｌ２、Ｌ２ａ、Ｌ２ｂ    コイル
ＭＣＵ    制御回路
Ｎ１〜Ｎ６    ＮＭＯＳトランジスタ
Ｐ１、Ｐ２    トランジスタ
Ｐｄ    パッド
Ｒ１ｄ、Ｒ１ｕ、Ｒ２ｄ、Ｒ２ｕ    抵抗
ＲＬ１、ＲＬ２    負荷抵抗
Ｒｂ    バイアス抵抗
Ｒｓｈｕｎｔ    電流検出抵抗
Ｒｘ１、Ｒｘ１ａ、Ｒｘ２、Ｒｘ２ａ    受信回路
ＳＷ    スイッチ
Ｔｘ１〜Ｔｘ１ｄ、Ｔｘ２〜Ｔｘ２ｃ    送信回路
ＴｘＯｕｔ、ＴｘＯｕｔｂ    出力端子
Ｗ    ボンディングワイヤ
１、１００    半導体パッケージ
２    リード端子
１０、１５、２０、２２、２２ａ、２５    タイミング制御回路
１１    エラー検出回路
１３    タイマ
１４    送信データ検出回路
２１    変化検出回路
２３、２８    パルス検出回路
２４、２７    パターン検出回路
２５    タイミング制御回路
２６    セレクタ
２８    パルス検出回路
４１、４５    １ショットパルス生成回路
４１ａ    発振器
４１ａ    発振器
４１ａ    発振器
４１ｂ、４１ｃ、４５ｂ、４５ｃ    エッジ検出回路
５１    ヒステリシスコンパレータ
６１、６３、６５    遅延回路
７１    バッファ回路
７２    インバータ
７４〜７７    コンパレータ
８１    ２ショットパルス生成回路
８６    ｎショットパルス生成回路
９１    カウンタ
９２    レジスタ
９３    タイマ
９４    比較器
９５    テンプレートメモリ
１１０    第１のチップ（第１の回路）
１２１-１２６    第２のチップ（第２の回路）
１１０    チップ
２００    モーター
２０１    モーター駆動回路
２０２    電流検出回路
２０３    温度センサ
３０１、３０５    周期パルス生成回路
３０２、３０６    セットリセットラッチ回路
【図１】
2010109758.tif 000003
【図２】
2010109758.tif 000004
【図３】
2010109758.tif 000005
【図４】
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【図５】
2010109758.tif 000007
【図６】
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【図７】
2010109758.tif 000009
【図８】
2010109758.tif 000010
【図９】
2010109758.tif 000011
【図１０】
2010109758.tif 000012
【図１１】
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【図１２】
2010109758.tif 000014
【図１３】
2010109758.tif 000015
【図１４】
2010109758.tif 000016
【図１５】
2010109758.tif 000017
【図１６】
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【図１７】
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【図１８】
2010109758.tif 000020
【図１９】
2010109758.tif 000021
【図２０】
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【図２１】
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【図２２】
2010109758.tif 000024
【図２３】
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【図２４】
2010109758.tif 000026
【図２５】
2010109758.tif 000027
【図２６】
2010109758.tif 000028
【図２７】
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【図２８】
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【図２９】
2010109758.tif 000031
【図３０】
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【図３１】
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【図３２】
2010109758.tif 000034
【図３３】
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【図３４】
2010109758.tif 000036
【図３５】
2010109758.tif 000037
【図３６】
2010109758.tif 000038
【図３７】
2010109758.tif 000039
【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【国際調査報告】
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