(57)【要約】  ＭＲＡＭは、メモリアレイ（３）、ワード線（ＷＬ）、ビット線（ＷＢＬ、／ＷＢＬ）、ワード線部（５）、ビット線部（７）を備える。メモリアレイ（３）はトランジスタ（Ｍ１）と磁気抵抗素子（１１）とを含むメモリセル（Ｃ）を含む。ワード線（ＷＬ）はＸ方向に、ビット線（ＷＢＬ、／ＷＢＬ）はＹ方向に延在する。ワード線部（５）は選択ワード線（ＷＬ）を、ビット線部（７）は選択ビット線（ＷＢＬ、／ＷＢＬ）を選択する。トランジスタ（Ｍ１）はゲートをワード線（ＷＬ）に、一端子をビット線（ＷＢＬ）に、他端子を磁気抵抗素子（１１）に接続される。スタンバイ状態で、ワード線部（５）はワード線（ＷＬ）を接地し、ビット線部（７）はビット線（ＷＢＬ、／ＷＢＬ）に第１電圧を印加する。書き込み動作で、ワード線部（５）は選択ワード線（ＷＬ）に第２電圧を印加し、ビット線部（７）は選択ビット線（ＷＢＬ、／ＷＢＬ）間に電位差を生じさせる。
2010038565.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルが行列状に配置されたメモリアレイと、
第１の方向に延在する複数のワード線と、
前記第１の方向と異なる第２の方向に延在する複数の第１ビット線及び複数の第２ビット線と、
前記複数のワード線から選択ワード線を選択するワード線駆動回路と、
前記複数の第１ビット線と前記複数の第２ビット線から選択第１ビット線及び選択第２ビット線を選択するビット線駆動回路と
を具備し、
前記複数のメモリセルの各々は、
ゲートを前記複数のワード線のうちの対応するものに、一方のソース／ドレインを前記複数の第１ビット線のうちの対応するものに接続された第１選択トランジスタと、
前記第１選択トランジスタの他方のソース／ドレインに一端を接続された磁気抵抗素子とを備え、
スタンバイ状態において、
前記ワード線駆動回路は、前記複数のワード線を接地し、
前記ビット線駆動回路は、前記複数の第１ビット線及び前記複数の第２ビット線に第１電圧を印加し、
書き込み動作において、
前記ワード線駆動回路は、前記選択ワード線に前記第１電圧よりも高い第２電圧を印加し、
前記ビット線駆動回路は、前記選択第１ビット線と前記選択第２ビット線との間に電位差が生じるように、前記選択第１ビット線及び前記選択第２ビット線の電圧を制御する
磁気ランダムアクセスメモリ。 
【請求項２】
請求の範囲１に記載の磁気ランダムアクセスメモリにおいて、
前記第２の方向に延在する複数の第３ビット線を更に具備し、
前記ビット線駆動回路は、更に、前記複数の第３ビット線から選択第３ビット線を選択し、
前記複数のメモリセルの各々は、
ゲートを前記複数のワード線のうちの対応するものに、一方のソース／ドレインを前記複数の第２ビット線のうちの対応するものに接続された第２選択トランジスタを更に備え、
前記磁気抵抗素子は、更に、前記第２選択トランジスタの他方のソース／ドレインに前記一端を接続され、他端を前記複数の第３ビット線のうちの対応するものに接続されている
磁気ランダムアクセスメモリ。
【請求項３】
請求の範囲１に記載の磁気ランダムアクセスメモリにおいて、
前記複数のメモリセルの各々は、
前記磁気抵抗素子が、前記複数の第２ビット線のうちの対応するものに他端を接続されている
磁気ランダムアクセスメモリ。
【請求項４】
請求の範囲１乃至３いずれか一項に記載の磁気ランダムアクセスメモリにおいて、 
前記書き込み動作、及び、読み出し動作において、
前記ビット線駆動回路は、前記選択第１ビット線及び前記選択第２ビット線を除く前記複数の第１ビット線及び前記複数の第２ビット線に前記第１電圧を印加する
磁気ランダムアクセスメモリ。
【請求項５】
請求の範囲１乃至３いずれか一項に記載に記載の磁気ランダムアクセスメモリにおいて、 
前記書き込み動作、及び、読み出し動作において、
前記ビット線駆動回路は、前記選択第１ビット線及び前記選択第２ビット線を除く前記複数の第１ビット線及び前記複数の第２ビット線を高インピーダンス状態にする
磁気ランダムアクセスメモリ。
【請求項６】
請求の範囲２に記載の磁気ランダムアクセスメモリにおいて、
読み出し動作において、
前記ワード線駆動回路は、前記選択ワード線に前記第１電圧よりも高い第３電圧を印加し、
前記ビット線駆動回路は、前記選択第３ビット線と、前記選択第１ビット線及び前記選択第２ビット線との間に電位差が生じるように、前記選択第３ビット線、前記選択第１ビット線及び前記選択第２ビット線の電圧を制御する
磁気ランダムアクセスメモリ。
【請求項７】
請求の範囲３に記載の磁気ランダムアクセスメモリにおいて、 
読み出し動作において、
前記ワード線駆動回路は、前記選択ワード線に前記第１電圧よりも高い第３電圧を印加し、
前記ビット線駆動回路は、前記選択第１ビット線と前記選択第２ビット線との間に電位差が生じるように、前記選択第１ビット線及び前記選択第２ビット線の電圧を制御する
磁気ランダムアクセスメモリ。
【請求項８】
磁気ランダムアクセスメモリの動作方法であって、
ここで、前記磁気ランダムアクセスメモリは、
複数のメモリセルが行列に配置されたメモリアレイと、
第１の方向に延在する複数のワード線と、
前記第１の方向と異なる第２の方向に延在する複数の第１ビット線及び複数の第２ビット線と
を備え、
前記複数のメモリセルの各々は、
ゲートを前記複数のワード線のうちの対応するものに、一方のソース／ドレインを前記複数の第１ビット線のうちの対応するものに接続された第１選択トランジスタと、
前記第１選択トランジスタの他方のソース／ドレインに一端を接続された磁気抵抗素子とを含み、
前記磁気ランダムアクセスメモリの動作方法は、
スタンバイ状態において、
前記複数のワード線を接地するステップと、
前記複数の第１ビット線及び前記複数の第２ビット線に第１電圧を印加するステップとを具備し、
書き込み動作において、
前記複数のワード線から選択された選択ワード線に前記第１電圧よりも高い第２電圧を印加するステップと、
前記複数の第１ビット線から選択された選択第１ビット線及び前記複数の第２ビット線から選択された選択第２ビット線を除く前記複数の第１ビット線及び前記複数の第２ビット線に前記第１電圧を印加するステップと、
前記選択第１ビット線と前記選択第２ビット線との間に電位差が生じるように、前記選択第１ビット線及び前記選択第２ビット線の電圧を制御するステップと
を具備する
磁気ランダムアクセスメモリの動作方法。 
【請求項９】
請求の範囲８に記載の磁気ランダムアクセスメモリの動作方法において、
読み出し動作において、
前記選択ワード線に前記第１電圧よりも高い第３電圧を印加するステップと、
前記選択第１ビット線及び前記選択第２ビット線を除く前記複数の第１ビット線及び前記複数の第２ビット線に前記第１電圧を印加するステップと、
前記磁気抵抗素子の前記一端と他端との間に電位差が生じるように、少なくとも前記選択第１ビット線の電圧を制御するステップと
を具備する
磁気ランダムアクセスメモリの動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気抵抗素子を利用した磁気ランダムアクセスメモリ及び磁気ランダムアクセスメモリの動作方法に関する。
【背景技術】
【０００２】
磁気ランダムアクセスメモリ（以下、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）という）は、読み書き回数が無制限、低電圧動作、高速動作が可能な不揮発性メモリである。そのＭＲＡＭのメモリセルは、データを記憶する素子として磁気抵抗素子（例示：ＭＴＪ（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌｉｎｇ  Ｊｕｎｃｔｉｏｎ）素子）を含んでいる。【０００３】
そのメモリセルの書き込み方法として、二軸書き込み方式が用いられてきた。その二軸書き込み方式は、直交する２本の配線（例示：ワード線及びビット線）の各々に書き込み電流を流し、その電流が生成する合成磁場により、選択されたメモリセル（以下、選択セルという）の磁気抵抗素子の磁化を反転させる。この二軸書き込み方式の場合、そのメモリセルは１Ｔ１ＭＴＪセル構成である。すなわち、そのメモリセルは、磁気抵抗素子としての１つのＭＴＪ素子（１ＭＴＪ）と、読出し動作時にメモリセルを選択するための１つのセルトランジスタ（１Ｔ）とから構成されている。このメモリセルの面積はＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）並みのセルサイズを実現できる可能性がある。しかし、この二軸書き込み方式では、非選択のメモリセル（以下、非選択セルという）にも磁場が印加される状態（以下、半選択状態という）が存在する。そのため、書き込みの動作マージンが狭いという欠点を有していた。また、典型的に書き込み電流は５ｍＡ程度と大きいため、セル占有率を高めて大容量化することも困難であった。【０００４】
この問題を解決するために、いくつかの技術が提案されている。例えば、特許３８８８４６３号公報にＭＲＡＭが開示されている。図１Ａ〜図１Ｃは、特許３８８８４６３号公報に記載のメモリセルの構成を示す回路図である。図１Ａに示されるように、このメモリセルは、２Ｔ１ＭＴＪセル構成である。すなわち、このメモリセルは、磁気抵抗素子としての１つのＭＴＪ素子（１ＭＴＪ）と、書き込み動作時及び読出し動作時にメモリセルを選択するための２つのセルトランジスタＭ１、Ｍ２（２Ｔ）とから構成されている。図１Ｂに示されるように、このＭＲＡＭは、書き込み動作時に、まず、ワード線ＷＬをハイレベルにする。それにより、２つのセルトランジスタＭ１、Ｍ２をオン状態にする。それと共に、ライトビット線ＷＢＬをハイレベルにし、ライトビット線／ＷＢＬをローレベルにする。それにより、両セルトランジスタＭ１、Ｍ２間に書き込み電流Ｉｗを導通する。その結果、選択セルのＭＴＪ素子のみに反転磁場を印加することが可能となる。それにより、書き込み動作時におけるメモリセルの選択性を改善することが可能である。なお、図１Ｃに示されるように、このＭＲＡＭは、読出し動作時にも、２つのセルトランジスタＭ１、Ｍ２を介して選択セルだけに読み出し電流Ｉｓを導通することが出来る。それにより、読出し動作時においてもメモリセルの選択性を改善することが可能である。【０００５】
他の技術としては、スピン注入書き込み方式がある。スピン注入書き込み方式を１Ｔ１ＭＴＪセル構成のメモリセルに適用した場合、選択セルのＭＴＪ素子に、セルトランジスタを介して直接書き込み電流を流して書き込みを行うことになる。従って、この方法も書き込み動作時におけるメモリセルの選択性に優れた方法である。【０００６】
これらのＭＲＡＭのメモリセルに共通の課題は、供給可能な書き込み電流がセルトランジスタのサイズ、即ち、ゲート幅に制限されてしまうことである。そのため、書き込み電流が大きい場合、そのメモリセルのサイズ（セルサイズ）はセルトランジスタのサイズに依存することになる。ここで、ＭＲＡＭを半導体メモリとして実現させるためには、そのセルサイズをＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やＤＲＡＭ並みに小さくする必要がある。従って、ＭＲＡＭにおいて、書き込み電流の低減は避けられない。例えば、ＳＲＡＭ並みのビットコストを実現するには５００μＡ以下に書き込み電流値を低減する必要がある。また、ＤＲＡＭ並みのビットコストを実現するには２００μＡ以下に書き込み電流値を低減する必要がある。これらの書き込み電流値のレベルまでＭＴＪ素子の磁化反転電流を低減するための磁性薄膜技術の進展が熱望される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許３８８８４６３号公報
【発明の概要】
【０００８】
ＭＲＡＭのメモリセルのセルサイズを縮小するアプローチとして、書き込み電流を低減する方法とは別に、発明者は以下の技術を検討した。その技術は、ＭＲＡＭにおいて電源電圧よりも高い電圧をワード線に印加するという技術（以下、ワードブースト技術という）である。発明者の検討によれば、この技術により、セルトランジスタのオン電流を実質的に上げ、より大きな書き込み電流をメモリセルに駆動することが可能となる。
【０００９】
図２Ａ〜図２Ｃは、２Ｔ１ＭＴＪセル構成のメモリセルにワードブースト技術を適用した一例を示す回路図である。図２Ａに示されるように、スタンバイ状態では、全てのワード線ＷＬとライトビット線ＷＢＬ、／ＷＢＬを接地する（Ｇｎｄ）。また、図２Ｂに示されるように、書き込み動作では、ワード線ＷＬに電源電圧Ｖｄｄよりも高い電圧Ｖｄｈ（＞Ｖｄｄ）を印加する。それと共に、一方のライトビット線ＷＢＬに電源電圧Ｖｄｄを印加し、他方のライトビット線／ＷＢＬを接地（Ｇｎｄ）する。それにより、書き込み電流Ｉｗを供給する。また、図２Ｃに示されるように、読み出し動作では、ワード線ＷＬに電圧Ｖｄｈ（＞Ｖｄｄ）を印加する。それと共に、両方のライトビット線ＷＢＬ、／ＷＢＬを接地（Ｇｎｄ）し、リードビット線ＲＢＬを電源電圧Ｖｄｄよりも低い電圧Ｖｃ（例示：０．３Ｖ程度）にクランプする。それにより、選択セルのＭＴＪ素子を貫通するトンネル電流Ｉｓを検出する。
【００１０】
発明者の検討によれば、このワードブースト技術により、セルトランジスタのオン電流を実質的に増加させることができる。それにより、書き込み電流の電流値という設計パラメータに対して、セルトランジスタのゲート幅を小さくすることができる。図３は、このワードブースト技術の効果を示すグラフである。縦軸はメモリセルの面積（セルサイズ）を示し、横軸は書き込み電流の電流値を示している。図に示されるように、このワードブースト技術により、同じ書き込み電流の電流値に対して、セルトランジスタのゲート幅を縮小する、すなわちセルトランジスタのセルサイズを縮小することが可能となる。すなわち、セルトランジスタを介してメモリセルに書き込み電流を導通するタイプのＭＲＡＭセルについて、そのセルサイズを縮小することが可能となる。
【００１１】
しかし、このワードブースト技術を用いる場合、書き込み動作、及び、読み出し動作において、以下の問題点があることが発明者の検討により明らかになった。すなわち、図２Ａ〜図２Ｃの例を参照にすれば、選択されたワード線（以下、選択ワード線）ＷＬ上の非選択セルのライトビット線ＷＢＬ、／ＷＢＬは接地（Ｇｎｄ）された状態である。ところが、選択ワード線ＷＬ上の全てのセルトランジスタＭ１、Ｍ２（非選択セルのセルトランジスタＭ１、Ｍ２も含む）にはＶｄｈのゲート−ソース電圧が印加された状態である。従って、非選択セルのセルトランジスタＭ１、Ｍ２のゲート酸化膜に過剰な電界がかかっていることになる。これにより、セルトランジスタＭ１、Ｍ２の信頼性が損なわれる可能性があり、書き込み及び読み出しの回数を制限する一要因となり得る。
【００１２】
本発明の目的は、上記のような課題に鑑み、書き込み及び読み出しの回数を維持しつつ、より効率的にビットコストを低減することが可能な磁気ランダムアクセスメモリ及び磁気ランダムアクセスメモリの動作方法を提供することにある。
【００１３】
本発明の磁気ランダムアクセスメモリは、メモリアレイと、複数のワード線と、複数の第１ビット線及び複数の第２ビット線と、ワード線駆動回路と、ビット線駆動回路とを具備する。メモリアレイは、複数のメモリセルが行列状に配置されている。複数のワード線は、第１の方向に延在する。複数の第１ビット線及び複数の第２ビット線は、第１の方向と異なる第２の方向に延在する。ワード線駆動回路は、複数のワード線から選択ワード線を選択する。ビット線駆動回路は、複数の第１ビット線と複数の第２ビット線から選択第１ビット線及び選択第２ビット線を選択する。複数のメモリセルの各々は、第１選択トランジスタと、磁気抵抗素子とを備える。第１選択トランジスタは、ゲートを複数のワード線のうちの対応するものに、一方のソース／ドレインを複数の第１ビット線のうちの対応するものに接続されている。磁気抵抗素子は、第１選択トランジスタの他方のソース／ドレインに一端を接続されている。スタンバイ状態において、ワード線駆動回路は、複数のワード線を接地する。ビット線駆動回路は、複数の第１ビット線及び複数の第２ビット線に第１電圧を印加する。書き込み動作において、ワード線駆動回路は、選択ワード線に第１電圧よりも高い第２電圧を印加する。ビット線駆動回路は、選択第１ビット線と選択第２ビット線との間に電位差が生じるように、選択第１ビット線及び選択第２ビット線の電圧を制御する。
【００１４】
本発明の磁気ランダムアクセスメモリの動作方法は、以下の構成を備える磁気ランダムアクセスメモリに関する。すなわち、磁気ランダムアクセスメモリは、複数のメモリセルが行列に配置されたメモリアレイと、第１の方向に延在する複数のワード線と、第１の方向と異なる第２の方向に延在する複数の第１ビット線及び複数の第２ビット線とを備える。複数のメモリセルの各々は、ゲートを複数のワード線のうちの対応するものに、一方のソース／ドレインを複数の第１ビット線のうちの対応するものに接続された第１選択トランジスタと、第１選択トランジスタの他方のソース／ドレインに一端を接続された磁気抵抗素子とを含む。そして、磁気ランダムアクセスメモリの動作方法は、スタンバイ状態において、複数のワード線を接地するステップと、複数の第１ビット線及び複数の第２ビット線に第１電圧を印加するステップとを具備する。また、書き込み動作において、複数のワード線から選択された選択ワード線に第１電圧よりも高い第２電圧を印加するステップと、複数の第１ビット線から選択された選択第１ビット線及び複数の第２ビット線から選択された選択第２ビット線を除く複数の第１ビット線及び複数の第２ビット線に第１電圧を印加するステップと、選択第１ビット線と選択第２ビット線との間に電位差が生じるように、選択第１ビット線及び選択第２ビット線の電圧を制御するステップとを具備する。
【００１５】
本発明により、書き込み及び読み出しの回数を維持しつつ、より効率的にビットコストを低減することが可能となる。
【図面の簡単な説明】
【００１６】
【図１Ａ】図１Ａは特許３８８８４６３号公報に記載のメモリセルの構成を示す回路図である。
【図１Ｂ】図１Ｂは特許３８８８４６３号公報に記載のメモリセルの構成を示す回路図である。
【図１Ｃ】図１Ｃは特許３８８８４６３号公報に記載のメモリセルの構成を示す回路図である。
【図２Ａ】図２Ａは２Ｔ１ＭＴＪセル構成のメモリセルにワードブースト技術を適用した一例を示す回路図である。
【図２Ｂ】図２Ｂは２Ｔ１ＭＴＪセル構成のメモリセルにワードブースト技術を適用した一例を示す回路図である。
【図２Ｃ】図２Ｃは２Ｔ１ＭＴＪセル構成のメモリセルにワードブースト技術を適用した一例を示す回路図である。
【図３】図３は、ワードブースト技術の効果を示すグラフである。
【図４Ａ】図４Ａは本発明の第１の実施の形態に係る磁気ランダムアクセスメモリの構成を示すブロック図である。
【図４Ｂ】図４Ｂは本発明の第１の実施の形態に係る磁気ランダムアクセスメモリの構成を示すブロック図である。
【図４Ｃ】図４Ｃは本発明の第１の実施の形態に係る磁気ランダムアクセスメモリの構成を示すブロック図である。
【図５】図５は本発明の第１の実施の形態に係るワード線駆動回路の構成の一例を示す回路図である。
【図６】図６は本発明の第１の実施の形態に係るワード線駆動回路の入力信号及び出力信号を示すタイミングチャートである。
【図７】図７は本発明の第１の実施の形態に係るビット線駆動回路の構成の一例を示す回路図である。
【図８】図８は本発明の第１の実施の形態に係るビット線駆動回路の入力信号及び出力信号を示すタイミングチャートである。
【図９】図９は本発明の第１の実施の形態に係るビット線駆動回路の入力信号及び出力信号を示すタイミングチャートである。
【図１０】図１０は本発明の第１の実施の形態に係るビット線駆動回路の構成の他の一例を示す回路図である。
【図１１Ａ】図１１Ａは本発明の第２の実施の形態に係る磁気ランダムアクセスメモリの構成を示すブロック図である。
【図１１Ｂ】図１１Ｂは本発明の第２の実施の形態に係る磁気ランダムアクセスメモリの構成を示すブロック図である。
【図１１Ｃ】図１１Ｃは本発明の第２の実施の形態に係る磁気ランダムアクセスメモリの構成を示すブロック図である。
【図１２】図１２は本発明の第２の実施の形態に係るビット線駆動回路の構成の一例を示す回路図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態に係る磁気ランダムアクセスメモリ及び磁気ランダムアクセスメモリの動作方法に関して、添付図面を参照して説明する。
【００１８】
（第１の実施の形態）
本発明の第１の実施の形態に係る磁気ランダムアクセスメモリの構成について説明する。図４Ａ〜図４Ｃは、本発明の第１の実施の形態に係る磁気ランダムアクセスメモリの構成を示すブロック図である。磁気ランダムアクセスメモリ１は、メモリアレイ３と、複数のワード線ＷＬと、複数のライトビット線ＷＢＬ及び複数のライトビット線／ＷＢＬと、複数のリードビット線ＲＢＬと、ワード線駆動回路５と、ビット線駆動回路７とを具備している。
【００１９】
メモリアレイ３は、行列状に配置された複数のメモリセルＣ（Ｃ００、Ｃ０１、…、Ｃ１０、Ｃ１１、…）を備えている。ただし、本図では、説明の便宜上、２行２列のメモセルＣのみを図示している。複数のワード線ＷＬ（ＷＬ０、ＷＬ１、…）は、Ｘ方向（第１の方向）に、互いに平行に延在している。また、Ｙ方向（第２の方向）に並んで配置されている。複数のライトビット線ＷＢＬ（ＷＢＬ０、ＷＢＬ１、…）及び複数のライトビット線／ＷＢＬ（／ＷＢＬ０、／ＷＢＬ１、…）は、Ｙ方向に、互いに平行に延在している。また、Ｘ方向に並んで配置されている。隣接するライトビット線ＷＢＬ（例示：ＷＢＬ０）とライトビット線／ＷＢＬ（例示：／ＷＢＬ０）とは対を成している。複数のリードビット線ＲＢＬ（ＲＢＬ０、ＲＢＬ１、…）は、Ｙ方向に、互いに平行に延在している。また、Ｘ方向に並んで配置されている。
【００２０】
ワード線駆動回路５は、複数のワード線ＷＬから選択ワード線ＷＬを選択する。例えば、選択ワード線ＷＬを、所定の電圧レベルの状態にする。ワード線駆動回路５は、少なくともロウデコーダ及びワードドライバの機能を有する。ビット線駆動回路７は、複数のライトビット線ＷＢＬと複数のライトビット線／ＷＢＬから選択ライトビット線ＷＢＬ及び選択ライトビット線／ＷＢＬを選択する。例えば、選択ライトビット線ＷＢＬ及び選択ライトビット線／ＷＢＬを、それぞれ所定の電圧レベルの状態にする。また、複数のリードビット線ＲＢＬから選択リードビット線ＲＢＬを選択する。例えば、選択リードビット線を、所定の電圧レベルの状態にする。ビット線駆動回路７は、少なくともカラムデコーダ及びライト・リードドライバとしての機能を有する。
【００２１】
メモリセルＣは、第１選択トランジスタＭ１と、第２選択トランジスタＭ２と、磁気抵抗素子１１とを備えている。すなわち、このメモリセルＣは、２Ｔ１ＭＴＪセル構成である。第１選択トランジスタＭ１は、ゲートを複数のワード線ＷＬのうちの対応するものに、一方のソース／ドレインを複数のライトビット線ＷＢＬのうちの対応するものに、それぞれ接続されている。第２選択トランジスタＭ２は、ゲートを複数のワード線ＷＬのうちの対応するものに、一方のソース／ドレインを複数のライトビット線／ＷＢＬのうちの対応するものに、他方のソース／ドレインを第１選択トランジスタＭ１の他方のソース／ドレインに、それぞれ接続されている。磁気抵抗素子１１は、ＭＴＪ素子に例示され、一端を第１選択トランジスタＭ１の他方のソース／ドレインに、他端を複数のリードビット線ＲＢＬのうちの対応するものに、それぞれ接続されている。
【００２２】
次に、本発明の第１の実施の形態に係る磁気ランダムアクセスメモリの動作方法について説明する。
図４Ａは、この磁気ランダムアクセスメモリのスタンバイ状態を示している。図４Ａに示されるスタンバイ状態においては、ワード線駆動回路５は、ワード線ＷＬを接地（Ｇｎｄ）している。ビット線駆動回路７は、ライトビット線ＷＢＬ、／ＷＢＬ及びリードビット線ＲＢＬを共に電源電圧Ｖｄｄにプリチャージしている。
【００２３】
図４Ｂは、この磁気ランダムアクセスメモリの書き込み動作を示している。図４Ｂでは、一例として、ワード線駆動回路５が選択ワード線ＷＬとしてワード線ＷＬ０を選択し、ビット線駆動回路７が選択ライトビット線ＷＢＬ、／ＷＢＬ、及び選択リードビット線ＲＢＬとしてそれぞれライトビット線ＷＢＬ０、／ＷＢＬ０及びリードビット線ＲＢＬ０を選択している。それにより、選択ワード線ＷＬと選択ライトビット線ＷＢＬ、／ＷＢＬ及び選択リードビット線ＲＢＬとの交点に位置するメモリセルＣ００が選択された状態（選択セル＝メモリセルＣ００）を示している。このとき、メモリセルＣ０１は選択行と非選択列との交点にある非選択セル、メモリセルＣ１０は非選択行と選択列との交点にある非選択セル、メモリセルＣ１１は非選択行と非選択列との交点にある非選択セルをそれぞれ表している。
【００２４】
まず、書き込み動作時における選択セルＣ００に着目する。ワード線駆動回路５は、選択ワード線ＷＬ０に電源電圧Ｖｄｄよりも高いブースト電圧Ｖｄｈ（＞Ｖｄｄ）を印加する。同時に、ビット線駆動回路７は、選択ライトビット線ＷＢＬ０と選択ライトビット線／ＷＢＬ０との間に電位差が生じるように、選択ライトビット線ＷＢＬ０及び選択ライトビット線／ＷＢＬの電圧を制御する。例えば、選択ライトビット線ＷＢＬ０及び選択ライトビット線／ＷＢＬ０のうちのどちらか一方に電源電圧Ｖｄｄを印加し、他方を接地（Ｇｎｄ）する。選択ライトビット線ＷＢＬ０及び選択ライトビット線／ＷＢＬ０のうちのどちらを接地するかは書き込みデータに応じて決定される。例えば、書き込みデータが“１”の場合、選択ライトビット線／ＷＢＬ０を接地する。一方、書き込みデータが“０”の場合、選択ライトビット線ＷＢＬ０を接地する。選択セルＣ００のセルトランジスタＭ１、Ｍ２のゲート−ソース電圧にはその閾値電圧Ｖｔｈ以上の電圧Ｖｄｈが印加されるため、それらセルトランジスタＭ１、Ｍ２はオン状態となる。従って、書き込み電流Ｉｗは、選択ライトビット線ＷＢＬ０（又は選択ライトビット線／ＷＢＬ０）から選択セルＣ００を導通して、選択ライトビット線／ＷＢＬ０（又は選択ライトビット線ＷＢＬ０）に流れる。この時、リードビット線ＲＢＬ０は磁気抵抗素子１１を介して書き込み電流Ｉｗがリークしないように高インピーダンス状態（ＨｉＺ）にすることが望ましい。この書き込み動作では電源電圧Ｖｄｄよりも高いブースト電圧ＶｄｈをセルトランジスタＭ１、Ｍ２に印加することで、セルトランジスタＭ１、Ｍ２のオン電流を実質的に上げ、より大きな書き込み電流Ｉｗを選択セルＣ００に駆動することが可能となる。
【００２５】
次に、書き込み動作時における非選択セルＣ０１に着目する。ビット線駆動回路７は、非選択列のライトビット線ＷＢＬ１、／ＷＢＬを共に電源電圧Ｖｄｄを印加した状態にする。ここで、ブースト電圧Ｖｄｈ＞（電源電圧Ｖｄｄ＋閾値電圧Ｖｔｈ）の場合、非選択セルＣ０１のセルトランジスタＭ１、Ｍ２はオン状態である。しかし、ライトビット線ＷＢＬ１とライトビット線／ＷＢＬ１との間の電位差はゼロである。従って、書き込み電流Ｉｗは非選択セルＣ０１を導通しない。また、非選択セルＣ０１のセルトランジスタＭ１、Ｍ２のゲート酸化膜には電圧（ブースト電圧Ｖｄｈ−電源電圧Ｖｄｄ）が印加された状態である。即ち、過剰な電圧（ブースト電圧Ｖｄｈ）が印加されていない。従って、非選択セルＣ０１のセルトランジスタＭ１、Ｍ２のゲート酸化膜に過剰な電界がかかっていない。これにより、セルトランジスタＭ１、Ｍ２の信頼性を維持することが出来る。この時、磁気抵抗素子１１を介するリーク電流を防ぐためリードビット線ＲＢＬ１を高インピーダンス状態にすることが望ましい。また、ブースト電圧Ｖｄｈ＜（電源電圧Ｖｄｄ＋閾値電圧Ｖｔｈ）に設計することがより望ましい。非選択セルＣ０１のセルトランジスタＭ１、Ｍ２をオフ状態にできるからである。
【００２６】
更に、書き込み動作時における非選択セルＣ１０、Ｃ１１に着目する。ワード線駆動回路５は、非選択行のワード線ＷＬ１を接地（Ｇｎｄ）した状態にする。従って、非選択セルＣ１０、Ｃ１１のセルトランジスタＭ１、Ｍ２はオフ状態である。従って、非選択セルＣ１０、Ｃ１１に書き込み電流Ｉｗは導通しない。また、非選択セルＣ１０、Ｃ１１のセルトランジスタＭ１、Ｍ２のゲート酸化膜は接地（Ｇｎｄ）された状態である。即ち、過剰な電圧（ブースト電圧Ｖｄｈ）が印加されていない。従って、非選択セルＣ１０、Ｃ１１のセルトランジスタＭ１、Ｍ２のゲート酸化膜に過剰な電界がかかっていない。これにより、セルトランジスタＭ１、Ｍ２の信頼性を維持することが出来る。
【００２７】
図４Ｃは、この磁気ランダムアクセスメモリの読み出し動作を示している。図４Ｃでも、一例として、図４Ｂの場合と同様に、ワード線駆動回路５がワード線ＷＬ０を選択し、ビット線駆動回路７がライトビット線ＷＢＬ０、／ＷＢＬ０及びリードビット線ＲＢＬ０を選択している。それにより、選択セルＣ００が選択された状態を示している。
【００２８】
まず、読み出し動作時における選択セルＣ００に着目する。書き込み動作時と同様に、ワード線駆動回路５は、選択ワード線ＷＬ０にブースト電圧Ｖｄｈ（＞Ｖｄｄ）を印加する。同時に、ビット線駆動回路７は、磁気抵抗素子１１の一端と他端との間に電位差が生じるように、少なくとも選択ライトビット線ＷＢＬの電圧を制御する。例えば、選択リードビット線ＲＢＬ０にクランプ電圧Ｖｃを印加し、選択ライトビット線ＷＢＬ０、／ＷＢＬ０の両方を接地（Ｇｎｄ）する。クランプ電圧Ｖｃは、ビット線駆動回路７内（又は外）の読み出し回路（図示されず）により印加される。この時、選択セルＣ００のセルトランジスタＭ１、Ｍ２がオン状態となり、磁気抵抗素子１１にクランプ電圧Ｖｃが印加された状態で、選択セルＣ００に読み出し電流（センス電流）Ｉｓが流れる。すなわち、読み出し電流Ｉｓは、磁気抵抗素子１１からセルトランジスタＭ１、Ｍ２及び選択ライトビット線ＷＢＬ０、／ＷＢＬ０を介して、読み出し回路（図示されず）へ供給される。読み出し回路は、例えば一般的なＭＲＡＭの場合と同様に、選択セルＣ００からの読み出し電流Ｉｓを検出し、同様に選択された参照セルに流れる参照電流Ｉｒｅｆとの大小を比較することで読み出しデータを決定する。磁気抵抗素子１１のＭＲ比（“０”状態の抵抗値と“１”状態の抵抗値の比率）は、磁気抵抗素子１１の両端電圧に依存する特性を有しており、典型的にはその両端電圧が０．３Ｖ〜０．５Ｖの時にセンス信号が最大値となる。従って、上記Ｖｃは０．３Ｖ〜０．５Ｖの範囲になるように設計されることが好ましい。
【００２９】
次に、読み出し動作時における非選択セルＣ０１に着目する。ビット線駆動回路７は、非選択列のリードビット線ＲＢＬ１を高インピーダンス状態にし、ライトビット線ＷＢＬ１、／ＷＢＬ１を共に電源電圧Ｖｄｄを印加した状態にする。ここで、ブースト電圧Ｖｄｈ＞（電源電圧Ｖｄｄ＋閾値電圧Ｖｔｈ）の場合、非選択セルＣ０１のセルトランジスタＭ１、Ｍ２はオン状態である。しかし、リードビット線ＲＢＬ１と読み出し回路（図示されず）とは電気的に切断される。従って、読み出し電流Ｉｓは、非選択セルＣ０１を流れない。このとき、非選択セルＣ０１のセルトランジスタＭ１、Ｍ２のゲート酸化膜には電圧（ブースト電圧Ｖｄｈ−電源電圧Ｖｄｄ）が印加された状態である。即ち、過剰な電圧（ブースト電圧Ｖｄｈ）が印加されていない。従って、非選択セルＣ０１のセルトランジスタＭ１、Ｍ２のゲート酸化膜に過剰な電界がかかっていない。これにより、セルトランジスタＭ１、Ｍ２の信頼性を維持することが出来る。また、ブースト電圧Ｖｄｈ＜（電源電圧Ｖｄｄ＋閾値電圧Ｖｔｈ）の場合、非選択セルＣ０１のセルトランジスタＭ１、Ｍ２のゲート−ソース電圧はＶｔｈ以下であるのでオフ状態である。従って、読み出し電流Ｉｓは非選択セルＣ０１を流れないので、リードビット線ＲＢＬ１に電源電圧Ｖｄｄを印加した状態でも良い。
【００３０】
更に、読み出し動作時における非選択セルＣ１０、Ｃ１１に着目する。ワード線駆動回路５は、非選択行のワード線ＷＬ１は接地（Ｇｎｄ）した状態にする。従って、非選択セルＣ１０、Ｃ１１のセルトランジスタＭ１、Ｍ２はオフ状態である。従って、非選択セルＣ１０、Ｃ１１に読み出し電流Ｉｓは流れない。また、非選択セルＣ１０、Ｃ１１のセルトランジスタＭ１、Ｍ２のゲート酸化膜は接地（Ｇｎｄ）された状態である。即ち、過剰な電圧（ブースト電圧Ｖｄｈ）が印加されていない。従って、非選択セルＣ１０、Ｃ１１のセルトランジスタＭ１、Ｍ２のゲート酸化膜に過剰な電界がかかっていない。これにより、セルトランジスタＭ１、Ｍ２の信頼性を維持することが出来る。
【００３１】
次に、上記動作を実現するワード線駆動回路５の一例について説明する。図５は、図４Ａ〜図４Ｃにおけるワード線駆動回路の構成の一例を示す回路図である。ワード線駆動回路５は、ワード線ＷＬｊ（ｊ＝０、１、…）を選択するロウデコーダ２２と、ワード線ＷＬｊにブースト電圧Ｖｄｈを供給するワードドライバ２１ｊ（ｊ＝０、１、…）とを有する。ロウデコーダ２２は、トランジスタＭ１１〜Ｍ１３、Ｍ１４ｊ（ｊ＝０、１、…）を備える。トランジスタＭ１１〜Ｍ１３、Ｍ１４ｊは、電源電圧がＶｄｄのコアトランジスタである。トランジスタＭ１４ｊは、ワード線ＷＬｊに対応して設けられている。ワードドライバ２１ｊは、ワード線ＷＬｊに対応して設けられ、トランジスタＭ１５〜Ｍ１８を備える。トランジスタＭ１５〜Ｍ１８は、電源電圧がＶｄｈで、ゲート酸化膜がコアトランジスタよりも厚いトランジスタである。 
【００３２】
続いて、図５及び図６を用いてワード線駆動回路５の動作について説明する。ただし、図６は、図５のワード線駆動回路の入力信号及び出力信号を示すタイミングチャートである。ここで、信号ＲＰは、ロウ・プリチャージ信号であり、その振幅は電圧Ｖｄｈである。信号Ｘ０１ｅｊ、Ｘ２３４、Ｘ５６７、Ｘ８９は、入力されたロウアドレスをプリデコードした信号であり、それらの振幅は電圧Ｖｄｄである。ここでＸ０１ｅｊ信号は、下位２ビットのロウアドレスをデコードした信号とアクセス・イネーブル信号とのＡＮＤ論理をとったものである。信号ＷＬｊは、ワード線ＷＬｊに印加される電圧を示し、その振幅は電圧Ｖｄｈである。
【００３３】
スタンバイ状態では、信号Ｘ０１ｅｊがローレベル（０Ｖ）、信号ＲＰもローレベルである。従って、トランジスタＭ１４ｊはオフ状態、トランジスタＭ１８はオン状態である。それにより、端子ＷＬＢは電圧Ｖｄｈにハイプリチャージされるので、ワード線ＷＬｊにはローレベル（０Ｖ）が出力される。トランジスタＭ１７は、端子ＷＬＢをハイレベル（電圧Ｖｄｈ）に保持するために設けられており、そのＷ／Ｌ（Ｗ：ゲート幅、Ｌゲート長）は他のトランジスタよりもずっと小さい。
【００３４】
書き込み命令、及び、読み出し命令が入力されると、信号ＲＰがハイレベル（電圧Ｖｄｈ）となってＭ１８がオフ状態となる。続いて、信号Ｘ２３４、Ｘ５６７、Ｘ８９がハイレベル（電圧Ｖｄｄ）の状態で、信号Ｘ０１ｅｊがハイレベル（電圧Ｖｄｄ）になる。そうすると、トランジスタＭ１１〜Ｍ１４の全てがオン状態となり、端子ＷＬＢはローレベルに遷移する。それにより、トランジスタＭ１７はオフ状態となり、ワード線ＷＬｊはハイレベル（電圧Ｖｄｈ）となる。すなわち、ワード線ＷＬｊに電圧Ｖｄｈが印加される。その後、書き込み動作、及び、読み出し動作が終了すると、信号Ｘ０１ｅがローレベル、信号ＲＰがローレベルとなる。そうすると、トランジスタＭ１４がオフ状態、トランジスタＭ１８がオン状態となる。それにより、端子ＷＬＢはハイレベル（電圧Ｖｄｈ）に遷移し、ワード線ＷＬｊはローレベルとなる。
【００３５】
次に、上記動作を実現するビット線駆動回路７の一例について説明する。図７は、図４Ａ〜図４Ｃにおけるビット線駆動回路の構成の一例を示す回路図である。ビット線駆動回路７は、ライトビット線ＷＢＬｋ（ｋ＝０、１、…）、／ＷＢＬｋ、リードビット線ＲＢＬｋ（ｋ＝０、１、…）を選択するカラムデコーダ２４ｋ（ｋ＝０、１、…）及びセレクタ２５ｋ（ｋ＝０、１、…）と、ライトビット線ＷＢＬｋ、／ＷＢＬｋに所定の電圧を供給するライトドライバ２６ｋ（ｋ＝０、１、…）とを有する。カラムデコーダ２４ｋは、ライトビット線ＷＢＬｋ、／ＷＢＬｋ、リードビット線ＲＢＬｋに対応して設けられている。二つのＡＮＤ回路を有する。セレクタ２５ｋは、ライトビット線ＷＢＬｋ、／ＷＢＬｋ、リードビット線ＲＢＬｋに対応して設けられている。トランジスタＭ２０、Ｍ２１を備える。ライトドライバ２６ｋは、ライトビット線ＷＢＬｋ、／ＷＢＬｋ、リードビット線ＲＢＬｋに対応して設けられている。二つのＡＮＤ回路及び二つのＮＯＲ回路を有する。
【００３６】
続いて、図７及び図８を用いてビット線駆動回路７の動作について説明する。ただし、図８及び図９は、図７のビット線駆動回路の入力信号及び出力信号を示すタイミングチャートである。ここで、信号Ｙｉは入力されたカラムアドレスをデコードした信号である。信号ＷＥはライト・イネーブル信号である。信号ＲＥはリード・イネーブル信号である。信号ＣＰはカラム・プリチャージ信号である。信号Ｄｉｎはデータ入力信号である。信号ＳＡＩＮは読み出し回路の入力端子であり、Ｖｃにクランプされている。
【００３７】
スタンバイ状態では、信号ＷＥと信号ＲＥは共にローレベル（０Ｖ）である。従って、端子ＹＲ、ＹＷはローレベルである。それにより、ライトビット線ＷＢＬｋ、／ＷＢＬｋの電圧はいずれもハイレベル（電圧Ｖｄｄ）となる。また、信号ＣＰはローレベルである。従って、トランジスタＭ２０はオフ状態、トランジスタＭ２１はオン状態となる。それにより、リードビット線ＲＢＬｋの電圧もハイレベル（電圧Ｖｄｄ）となる。
【００３８】
図８は、書き込み動作時におけるタイミングチャートを示している。書き込み命令が入力されると、信号ＷＥと信号ＣＰがハイレベル（電圧Ｖｄｄ）になる。信号Ｙｉがハイレベルで一のカラムが選択状態である時、端子ＹＷはハイレベル、端子ＹＲはローレベルとなる。よって、トランジスタＭ２１はオフ状態となり、トランジスタＭ２０もオフ状態のままであるので、リードビット線ＲＢＬは高インピーダンス状態（ＨｉＺ）となる。書き込みデータが“１”の場合、信号Ｄｉｎがハイレベルであるので、ライトビット線ＷＢＬはハイレベル（電圧Ｖｄｄ）、ライトビット線／ＷＢＬはローレベル（０Ｖ）となる。書き込みデータが“０”の場合、信号Ｄｉｎがローレベルであるので、ライトビット線ＷＢＬがローレベル、ライトビット線／ＷＢＬがハイレベルとなる。即ち、書き込みデータに応じて、ライトビット線ＷＢＬとライトビット線／ＷＢＬとに相補の電圧が印加され、異なる方向に書き込み電流Ｉｗを供給することが可能となる。書き込み動作が終了すると、信号ＷＥと信号ＣＰは共にローレベルとなってスタンバイ状態、即ち、ライトビット線ＷＢＬ、／ＷＢＬ、リードビット線ＲＢＬが全てハイレベルの状態になる。一方、Ｙｉがローレベル（非選択状態）の時、端子ＹＷ、ＹＲ共にローレベルであるからライトビット線ＷＢＬ、／ＷＢＬは共にハイレベル、リードビット線ＲＢＬは高インピーダンス状態になる。
【００３９】
図９は、読み出し動作時におけるタイミングチャートを示している。読み出し命令が入力されると、信号ＲＥと信号ＣＰがハイレベル（電圧Ｖｄｄ）になる。信号Ｙｉがハイレベルで一のカラムが選択状態である時、端子ＹＷはローレベル、端子ＹＲがハイレベルとなる。よって、トランジスタＭ２１がオフ状態となり、トランジスタＭ２０はオン状態となるので、リードビット線ＲＢＬはＶｃにクランプされる。同時にライトビット線ＷＢＬ、／ＷＢＬは共にローレベル（０Ｖ）になる。従って、選択セルの磁気抵抗素子１１に読み出し電流Ｉｓが流れ、読み出し回路により検出される。一方、信号Ｙｉがローレベル（非選択状態）の時、端子ＹＷ、ＹＲ共にローレベルであるからライトビット線ＷＢＬ、／ＷＢＬは共にハイレベル、リードビット線ＲＢＬは高インピーダンス状態になる。
【００４０】
なお、本実施の形態において、書き込み動作時及び読み出し動作時において、非選択カラムのライトビット線ＷＢＬ、／ＷＢＬを電圧Ｖｄｄにハイプリチャージした後で高インピーダンス状態（ＨｉＺ）にしても良い。図１０は、そのような動作を実現するビット線駆動回路の構成の他の一例を示す回路図である。本ビット線駆動回路７は、図７と比較して、ライトドライバ２６ｋだけが異なっている。ライトドライバ２６ｋは、クロックトインバータＩＮＶ１、ＩＮＶ１ｂ、インバータ、トランジスタＭ２２、Ｍ２３、Ｍ２２ｂ、Ｍ２３ｂを備える。
【００４１】
スタンバイ状態では、信号ＷＥと信号ＲＥ、信号ＣＰは共にローレベルである。従って、端子ＹＷ、ＹＲは共にローレベルとなる。この時、クロックトインバータＩＮＶ１、ＩＮＶ１ｂは端子ＹＷがローレベルであるから高インピーダンス状態である。そして、トランジスタＭ２３、Ｍ２３ｂはオン状態、Ｍ２２、Ｍ２２ｂはオフ状態である。従って、ライトビット線ＷＢＬ、／ＷＢＬはハイレベル（電圧Ｖｄｄ）にプリチャージされる。また、トランジスタＭ２０はオフ状態、トランジスタＭ２１はオン状態である。従って、リードビット線ＲＢＬもハイレベル（電圧Ｖｄｄ）にプリチャージされる。 
【００４２】
書き込み命令が入力され、信号ＷＥがハイレベルになった場合の動作を説明する。選択カラムにおいては信号Ｙｉがハイレベルとなり、よって、端子ＹＷはハイレベルとなる。この時、クロックトインバータＩＮＶ１、ＩＮＶ１ｂは書き込みデータＤｉｎに応じてライトビット線ＷＢＬ、／ＷＢＬのいずれか一方にハイレベル（電圧Ｖｄｄ）、他方にローレベル（０Ｖ）を出力する。非選択カラムにおいては信号Ｙｉがローレベルであるから、端子ＹＷはローレベルである。よって、クロックトインバータＩＮＶ１、ＩＮＶ１ｂは高インピーダンス状態である。端子ＹＲはローレベルであるからトランジスタＭ２０、Ｍ２２、Ｍ２２ｂはオフ状態となる。一方、信号ＣＰはハイレベルであるからトランジスタＭ２１、Ｍ２３、Ｍ２３ｂもオフ状態となる。即ち、非選択カラムのライトビット線ＷＢＬ、／ＷＢＬは電圧Ｖｄｄを維持したまま高インピーダンス状態となる。また、書き込み動作時におけるリードビット線ＲＢＬは選択／非選択に関わらず高インピーダンス状態となる。 
【００４３】
次に、読み出し命令が入力され、信号ＲＥがハイレベルになった時の動作を説明する。選択カラムにおいては信号Ｙｉがハイレベルとなり、よって、端子ＹＲはハイレベルとなる。この時、トランジスタＭ２０はオン状態、トランジスタＭ２２、Ｍ２２ｂもオン状態となる。また、信号ＣＰはハイレベルであるから、トランジスタＭ２１はオフ状態、トランジスタＭ２３、Ｍ２３ｂもオフ状態である。また、端子ＹＷはローレベルであるからクロックトインバータＩＮＶ１、ＩＮＶ１ｂは高インピーダンスを出力する。即ち、リードビット線ＲＢＬは読み出し回路と接続されてクランプ電圧Ｖｃにクランプされ、且つ、ライトビット線ＷＢＬ、／ＷＢＬはローレベルになる。非選択カラムにおいては信号Ｙｉがローレベルであり、端子ＹＲもローレベルである。よって、トランジスタＭ２０はオフ状態になり、リードビット線ＲＢＬは読み出し回路と切断され、高インピーダンス状態となる。また、トランジスタＭ２２、Ｍ２２ｂもオフ状態となり、ライトビット線ＷＢＬ、／ＷＢＬは電圧Ｖｄｄを維持したまま高インピーダンス状態となる。 
【００４４】
以上説明した第１の実施の形態によれば、セルトランジスタＭ１、Ｍ２のゲート酸化膜の信頼性を確保しつつ、ワードブースト効果によるセル面積の縮小化を図ることが出来る。つまり、非選択カラムのビット線電位をＶｄｄに維持することで、ゲート酸化膜に過剰電圧が印加された状態のメモリセルの個数を選択メモリセルのみに減らすことができる。その結果、磁気ランダムアクセスメモリにおける読み出し回数や書き込み回数を向上させることが出来る。
【００４５】
本実施の形態は、本発明の技術思想の範囲内において適宜変更され得る。例えば、読み出し動作時において、選択カラムのライトビット線ＷＢＬ、／ＷＢＬに接地電圧Ｇｎｄと電源電圧Ｖｄｄとの中間値Ｖｍを印加し、リードビット線ＲＢＬに（Ｖｍ＋Ｖｃ）を印加するビット線駆動回路７を適用することも可能である。
【００４６】
（第２の実施の形態） 
本発明の第２の実施の形態に係る磁気ランダムアクセスメモリの構成について説明する。図１１Ａ〜図１１Ｃは、本発明の第２の実施の形態に係る磁気ランダムアクセスメモリの構成を示すブロック図である。本実施の形態は、メモリセルＣがスピン注入書き込み方式を用いている点で、第１の実施の形態と異なる。それに伴い、メモリセルＣの構成及びビット線駆動回路７の構成、及びビット線の構成が第１の実施の形態と異なっている。磁気ランダムアクセスメモリ１は、メモリアレイ３と、複数のワード線ＷＬと、複数のビット線ＢＬ及び複数のビット線／ＢＬと、ワード線駆動回路５と、ビット線駆動回路７とを具備している。
【００４７】
メモリアレイ３は、行列状に配置された複数のメモリセルＣ（Ｃ００、Ｃ０１、…、Ｃ１０、Ｃ１１、…）を備えている。ただし、本図では、説明の便宜上、２行２列のメモセルＣのみを図示している。複数のワード線ＷＬ（ＷＬ０、ＷＬ１、…）は、Ｘ方向に、互いに平行に延在している。また、Ｙ方向に並んで配置されている。複数のビット線ＢＬ（ＢＬ０、ＢＬ１、…）及び複数のビット線／ＢＬ（／ＢＬ０、／ＢＬ１、…）は、Ｙ方向に、互いに平行に延在している。また、Ｘ方向に並んで配置されている。隣接するビット線ＢＬ（例示：ＢＬ０）とビット線／ＢＬ（例示：／ＢＬ０）とは対を成している。
【００４８】
ワード線駆動回路５は、複数のワード線ＷＬから選択ワード線ＷＬを選択する。例えば、選択ワード線ＷＬを、所定の電圧レベルの状態にする。ワード線駆動回路５は、少なくともロウデコーダ及びワードドライバの機能を有する。ビット線駆動回路７は、複数のビット線ＢＬと複数のビット線／ＢＬから選択ビット線ＢＬ及び選択ビット線／ＢＬを選択する。例えば、選択ビット線ＢＬ及び選択ビット線／ＢＬを、それぞれ所定の電圧レベルの状態にする。ビット線駆動回路７は、少なくともカラムデコーダ及びライト・リードドライバとしての機能を有する。
【００４９】
メモリセルＣは、第１選択トランジスタＭ１と、磁気抵抗素子１１とを備えている。すなわち、このメモリセルＣは、１Ｔ１ＭＴＪセル構成である。第１選択トランジスタＭ１は、ゲートを複数のワード線ＷＬのうちの対応するものに、一方のソース／ドレインを複数のビット線ＢＬのうちの対応するものに、それぞれ接続されている。磁気抵抗素子１１は、ＭＴＪ素子に例示され、一端を第１選択トランジスタＭ１の他方のソース／ドレインに、他端を複数のビット線／ＢＬのうちの対応するものに、それぞれ接続されている。
【００５０】
次に、本発明の第２の実施の形態に係る磁気ランダムアクセスメモリの動作方法について説明する。
図１１Ａは、この磁気ランダムアクセスメモリのスタンバイ状態を示している。図１１Ａに示されるスタンバイ状態においては、ワード線駆動回路５は、ワード線ＷＬを接地（Ｇｎｄ）している。ビット線駆動回路７は、ビット線ＢＬ、／ＢＬを共に電源電圧Ｖｄｄにプリチャージしている。
【００５１】
図１１Ｂ及び図１１Ｃは、この磁気ランダムアクセスメモリの書き込み動作及び読み出し動作をそれぞれ示している。図１１Ｂ及び図１１Ｃでは、いずれも一例として、ワード線駆動回路５が選択ワード線ＷＬとしてワード線ＷＬ０を選択し、ビット線駆動回路７が選択ビット線ＢＬ、／ＢＬとしてそれぞれビット線ＢＬ０、／ＢＬ０を選択している。それにより、選択ワード線ＷＬと選択ビット線ＢＬ、／ＢＬとの交点に位置するメモリセルＣ００が選択された状態（選択セル＝メモリセルＣ００）を示している。このとき、メモリセルＣ０１は選択行と非選択列との交点にある非選択セル、メモリセルＣ１０は非選択行と選択列との交点にある非選択セル、メモリセルＣ１１は非選択行と非選択列の交点にある非選択セルをそれぞれ表している。 
【００５２】
まず、書き込み動作時における選択セルＣ００に着目する。図１１Ｂに示されるように、ワード線駆動回路５は、選択ワード線ＷＬ０に電源電圧Ｖｄｄよりも高いブースト電圧Ｖｄｈ（＞Ｖｄｄ）を印加する。同時に、ビット線駆動回路７は、選択ビット線ＢＬ０と選択ビット線／ＢＬ０との間に電位差が生じるように、選択ビット線ＢＬ０及び選択ビット線／ＢＬの電圧を制御する。例えば、選択ビット線ＢＬ０及び選択ビット線／ＢＬ０のうちのどちらか一方に電源電圧Ｖｄｄを印加し、他方を接地（Ｇｎｄ）する。選択ビット線ＢＬ０及び選択ビット線／ＢＬ０のうちのどちらを接地するかは書き込みデータに応じて決定される。例えば、書き込みデータが“１”の場合、選択ビット線／ＢＬ０を接地する。一方、書き込みデータが“０”の場合、選択ビット線ＢＬ０を接地する。選択セルＣ００のセルトランジスタＭ１のゲート−ソース電圧には、その閾値電圧Ｖｔｈ以上の電圧Ｖｄｈが印加されるため、そのセルトランジスタＭ１はオン状態となる。従って、書き込み電流Ｉｗは、選択ビット線ＢＬ０（又は選択ビット線／ＢＬ０）から選択セルＣ００を導通して選択ビット線／ＢＬ０（又は選択ビット線ＢＬ０）に流れる。この書き込み動作では電源電圧Ｖｄｄよりも高いブースト電圧ＶｄｈをセルトランジスタＭ１に印加することで、セルトランジスタＭ１のオン電流を実質的に上げ、より大きな書き込み電流Ｉｗを選択セルＣ００に駆動することが可能となる。
【００５３】
次に、書き込み動作時における非選択セルＣ０１に着目する。ビット線駆動回路７は、非選択列のビット線ＢＬ１、／ＢＬを共に高インピーダンス状態、又は、電源電圧Ｖｄｄを印加した状態にする。ここで、ブースト電圧Ｖｄｈ＞（電源電圧Ｖｄｄ＋閾値電圧Ｖｔｈ）の場合、非選択セルＣ０１のセルトランジスタＭ１はオン状態である。しかし、ビット線ＢＬ１とビット線／ＢＬ１との間の電位差はゼロである。従って、書き込み電流Ｉｗは非選択セルＣ０１を導通しない。また、非選択セルＣ０１のセルトランジスタＭ１のゲート酸化膜には（ブースト電圧Ｖｄｈ−電源電圧Ｖｄｄ）が印加された状態である。即ち、過剰な電圧（ブースト電圧Ｖｄｈ）が印加されていない。従って、非選択セルＣ０１のセルトランジスタＭ１のゲート酸化膜に過剰な電界がかかっていない。これにより、セルトランジスタＭ１の信頼性を維持することが出来る。また、ブースト電圧Ｖｄｈ＜（電源電圧Ｖｄｄ＋閾値電圧Ｖｔｈ）に設計することがより望ましい。非選択セルＣ０１のセルトランジスタＭ１をオフ状態にできるからである。
【００５４】
更に、書き込み動作時における非選択セルＣ１０、Ｃ１１に着目する。ワード線駆動回路５は、非選択行のワード線ＷＬ１を接地（Ｇｎｄ）した状態にする。従って、非選択セルＣ１０、Ｃ１１のセルトランジスタＭ１はオフ状態である。従って、非選択セルＣ１０、Ｃ１１に書き込み電流Ｉｗは導通しない。また、非選択セルＣ１０、Ｃ１１のセルトランジスタＭ１のゲート酸化膜は接地（Ｇｎｄ）された状態である。即ち、過剰な電圧（ブースト電圧Ｖｄｈ）が印加されていない。従って、非選択セルＣ１０、Ｃ１１のセルトランジスタＭ２のゲート酸化膜に過剰な電界がかかっていない。これにより、セルトランジスタＭ１の信頼性を維持することが出来る。
【００５５】
次に、読み出し動作時における選択セルＣ００に着目する。図１１Ｃに示されるように、書き込み動作時と同様に、ワード線駆動回路５は、選択ワード線ＷＬ０にブースト電圧Ｖｄｈ（＞Ｖｄｄ）を印加する。同時に、ビット線駆動回路７は、磁気抵抗素子１１の一端と他端との間に電位差が生じるように、少なくとも選択ビット線ＢＬの電圧を制御する。例えば、一方の選択ビット線ＢＬ０にクランプ電圧Ｖｃを印加し、他方の選択ビット線／ＢＬ０を接地（Ｇｎｄ）する。クランプ電圧Ｖｃは、ビット線駆動回路７内（又は外）の読み出し回路（図示されず）により印加される。この時、選択セルＣ００のセルトランジスタＭ１がオン状態となり、磁気抵抗素子１１にほぼクランプ電圧Ｖｃが印加された状態で、選択セルＣ００に読み出し電流（センス電流）Ｉｓが流れる。
【００５６】
次に、読み出し動作時における非選択セルＣ０１に着目する。ビット線駆動回路７は、非選択列のビット線／ＢＬ１を高インピーダンス状態、ビット線ＢＬ１に電源電圧Ｖｄｄを印加した状態にする。ここで、ブースト電圧Ｖｄｈ＞（電源電圧Ｖｄｄ＋閾値電圧Ｖｔｈ）の場合、非選択セルＣ０１のセルトランジスタＭ１はオン状態である。しかし、ビット線ＢＬ１と読み出し回路（図示されず）とは電気的に切断される。従って、読み出し電流Ｉｓは、非選択セルＣ０１を流れない。このとき、非選択セルＣ０１のセルトランジスタＭ１のゲート酸化膜には電圧（ブースト電圧Ｖｄｈ−電源電圧Ｖｄｄ）が印加された状態である。即ち、過剰な電圧（ブースト電圧Ｖｄｈ）が印加されていない。従って、非選択セルＣ０１のセルトランジスタＭ１のゲート酸化膜に過剰な電界がかかっていない。これにより、セルトランジスタＭ１の信頼性を維持することが出来る。また、ブースト電圧Ｖｄｈ＜（電源電圧Ｖｄｄ＋閾値電圧Ｖｔｈ）の場合、ビット線／ＢＬ１にＶｄｄを印加した状態でも良い。この時、非選択セルＣ０１のセルトランジスタＭ１のゲート−ソース電圧はＶｔｈ以下であるのでオフ状態であり、読み出し電流Ｉｓは流れない。
【００５７】
更に、読み出し動作時における非選択セルＣ１０、Ｃ１１に着目する。ワード線駆動回路５は、非選択行のワード線ＷＬ１は接地（Ｇｎｄ）した状態にする。従って、非選択セルＣ１０、Ｃ１１のセルトランジスタＭ１はオフ状態である。従って、非選択セルＣ１０、Ｃ１１に読み出し電流Ｉｓは流れない。また、非選択セルＣ１０、Ｃ１１のセルトランジスタＭ１のゲート酸化膜は接地（Ｇｎｄ）された状態である。即ち、過剰な電圧（ブースト電圧Ｖｄｈ）が印加されていない。従って、非選択セルＣ１０、Ｃ１１のセルトランジスタＭ１のゲート酸化膜に過剰な電界がかかっていない。これにより、セルトランジスタＭ１の信頼性を維持することが出来る。
【００５８】
上記動作を実現するロウ系のワード線駆動回路５の一例は先に例示した図５（及び図６）と同じものが使用できる。従って、ワード線駆動回路５に関する説明は省略する。
【００５９】
次に、上記動作を実現するビット線駆動回路７の一例について説明する。図１２は、図１１Ａ〜図１１Ｃにおけるビット線駆動回路の構成の一例を示す回路図である。ビット線駆動回路７は、ビット線ＢＬｋ（ｋ＝０、１、…）、／ＢＬｋを選択するカラムデコーダ２４ｋ（ｋ＝０、１、…）及びセレクタ２５ｋ（ｋ＝０、１、…）と、ビット線ＢＬｋ、／ＢＬｋに所定の電圧を供給するライトドライバ２６ｋ（ｋ＝０、１、…）とを有する。カラムデコーダ２４ｋは、ビット線ＢＬｋ、／ＢＬｋに対応して設けられている。二つのＡＮＤ回路を有する。セレクタ２５ｋは、ビット線ＢＬｋ、／ＢＬｋに対応して設けられている。トランジスタＭ２０を備える。ライトドライバ２６ｋは、ビット線ＢＬｋ、／ＢＬｋに対応して設けられている。クロックトインバータＩＮＶ１、ＩＮＶｂ、インバータ、トランジスタＭ２２、Ｍ２３，Ｍ２３ｂを有する。
【００６０】
続いて、図１２を用いてビット線駆動回路７の動作について説明する。
スタンバイ状態において、信号ＷＥ、信号ＲＥ、信号ＣＰは共にローレベル（０Ｖ）である。従って、端子ＹＷ、ＹＲは共にローレベルとなる。この時、クロックトインバータＩＮＶ１、ＩＮＶ１ｂは端子ＹＷがローレベルであるから高インピーダンス状態である。そして、トランジスタＭ２０、Ｍ２２はオフ状態、トランジスタＭ２３、Ｍ２３ｂはオン状態となる。それにより、ビット線ＢＬ、／ＢＬは共にハイレベル（電圧Ｖｄｄ）にプリチャージされる。
【００６１】
次に、書き込み命令が入力され、信号ＷＥがハイレベルになった時の動作を説明する。選択カラムにおいては信号Ｙｉがハイレベルとなり、よって、端子ＹＷはハイレベルとなる。この時、クロックトインバータＩＮＶ１、ＩＮＶ１ｂは書き込みデータＤｉｎに応じてビット線ＢＬ、／ＢＬのいずれか一方にハイレベル（電圧Ｖｄｄ）、他方にローレベル（０Ｖ）を出力する。非選択カラムにおいては信号Ｙｉがローレベルであるから、端子ＹＷはローレベルである。よって、クロックトインバータＩＮＶ１、ＩＮＶ１ｂは高インピーダンス状態である。端子ＹＲはローレベルであるからトランジスタＭ２０、Ｍ２２もオフ状態となる。一方、信号ＣＰはハイレベルであるからトランジスタＭ２３、Ｍ２３ｂはオフ状態である。即ち、非選択カラムのビット線ＢＬ、／ＢＬは電源電圧Ｖｄｄの電圧を維持したまま高インピーダンス状態となる。
【００６２】
次に、読み出し命令が入力され、信号ＲＥはハイレベルになった時の動作を説明する。選択カラムにおいては信号Ｙｉがハイレベルとなり、よって、端子ＹＲはハイレベルとなる。この時、トランジスタＭ２０はオン状態、トランジスタＭ２２もオン状態となる。また、信号ＣＰはハイレベルであるから、トランジスタＭ２３、Ｍ２３ｂはオフ状態である。また、端子ＹＷはローレベルであるからクロックトインバータＩＮＶ１、ＩＮＶ１ｂは高インピーダンス状態である。即ち、ビット線ＢＬは読み出し回路と接続されてクランプ電圧Ｖｃにクランプされ、且つ、ビット線／ＢＬはローレベルになる。非選択カラムにおいては信号Ｙｉがローレベルであり、端子ＹＲもローレベルとなる。よって、トランジスタＭ２０はオフ状態となり、さらにトランジスタＭ２３もオフ状態であるからビット線ＢＬは読み出し回路と切断され、電源電圧Ｖｄｄを維持したまま高インピーダンス状態となる。また、トランジスタＭ２２とＭ２３ｂもオフ状態であるから、ビット線／ＢＬは電源電圧Ｖｄｄの電圧を維持したまま高インピーダンス状態となる。
【００６３】
以上説明した第２の実施の形態によれば、セルトランジスタＭ１のゲート酸化膜の信頼性を確保しつつ、ワードブースト効果によるセル面積の縮小化を図ることが出来る。つまり、非選択カラムのビット線電位を電源電圧Ｖｄｄに維持することで、ゲート酸化膜に過剰電圧が印加された状態のメモリセルの個数を選択メモリセルのみに減らすことができる。その結果、磁気ランダムアクセスメモリにおける読み出し回数や書き込み回数を向上させることが出来る。
【００６４】
本実施形態は、本発明の技術思想の範囲内において適宜変更され得る。例えば、読み出し動作時において、選択カラムのビット線／ＢＬに接地電圧と電源電圧との中間値Ｖｍを印加し、ビット線ＢＬに（Ｖｍ＋Ｖｃ）を印加するビット線駆動回路７を適用することも可能である。
【００６５】
本発明によれば、読み書き回数を維持しつつ、より効率的にビットコストを低減可能な磁気ランダムアクセスメモリ及び磁気ランダムアクセスメモリの動作方法を提供できる。
【００６６】
上記各実施の形態における各技術は、互いに技術的に矛盾が生じない限り、相互に適用することが可能である。
【００６７】
以上、実施の形態を参照して本発明を説明したが、本発明は上記実施の形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。
【００６８】
この出願は、２００８年９月３０日に出願された特許出願番号２００８−２５５４６３号の日本特許出願に基づいており、その出願による優先権の利益を主張し、その出願の開示は、引用することにより、そっくりそのままここに組み込まれている。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２】
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【国際調査報告】
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