(57)【要約】  タイミング設定データＴ１〜Ｔｎをは、ポジティブエッジのタイミングを示すセットタイミング信号Ｓとネガティブエッジのタイミングを示すリセットタイミング信号Ｒの任意の組み合わせを含む。ソート部３０は、ｎ個のタイミング設定データＴ１〜Ｔｎを、それぞれが示すタイミングの順番にしたがってソートする。オープン処理部３３は、ソートされたタイミング設定データＴＳ１〜ＴＳｎを参照し、セットタイミング信号Ｓの連続もしくはリセットタイミング信号Ｒの連続を検出し、連続するセットタイミング信号Ｓの一方、連続するリセットタイミング信号Ｒの一方を無効化する。エッジアサイン部３４は、無効化されずに残ったセット／リセットタイミング信号Ｓ／Ｒをそれぞれ、ｍ個のセット／リセット用可変遅延回路のうち、それまでの使用回数が最も低いものから順に割り当てる。
2010026616.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが、基準パルス信号にセットタイミング信号に応じた可変遅延を与えるｍ個（ｍは２以上の整数）のセット用可変遅延回路と、
それぞれが、基準パルス信号にリセットタイミング信号に応じた可変遅延を与えるｍ個のリセット用可変遅延回路と、
多重化された前記ｍ個のセット用可変遅延回路の出力信号によりセットされ、多重化された前記ｍ個のリセット用可変遅延回路の出力信号によりリセットされるフリップフロップと、
生成すべき出力信号のポジティブエッジのタイミングを示すセットタイミング信号とネガティブエッジのタイミングを示すリセットタイミング信号の任意の組み合わせを含むタイミング設定データを、所定周期ごとにｎ個（ｎは２以上の整数）をセットとして受け、前記ｍ個のセット用可変遅延回路および前記ｍ個のリセット用可変遅延回路に割り当てる波形整形器と、
を備え、
前記波形整形器は、
前記ｎ個のタイミング設定データを、それぞれが示すタイミングの順番にしたがってソートするソート部と、
ソートされたｎ個の前記タイミング設定データを参照し、セットタイミング信号の連続もしくはリセットタイミング信号の連続を検出し、連続するセットタイミング信号の一方、連続するリセットタイミング信号の一方を無効化するオープン処理部と、
無効化されずに残ったセットタイミング信号を、前記ｍ個のセット用可変遅延回路のうち、それまでの使用回数が最も低いものから順に割り当て、無効化されずに残ったリセットタイミング信号を、前記ｍ個のリセット用可変遅延回路のうち、それまでの使用回数が最も低いものから順に割り当てるエッジアサイン部と、
を含むことを特徴とする波形発生器。
【請求項２】
前記エッジアサイン部は、無効化されずに残ったセットタイミング信号を、第１のセット用可変遅延回路から第ｍのセット用可変遅延回路に順にサイクリックに割り当て、無効化されずに残ったリセットタイミング信号を、第１のリセット用可変遅延回路から第ｍのリセット用可変遅延回路に順にサイクリックに割り当てることを特徴とする請求項１に記載の波形発生器。
【請求項３】
前記エッジアサイン部は、セットタイミング信号をいずれの前記セット用可変遅延回路に割り当てるかを管理するための第１カウンタと、リセットタイミング信号をいずれの前記リセット用可変遅延回路に割り当てるかを管理するための第２カウンタと、を含むことを特徴とする請求項１または２に記載の波形発生器。
【請求項４】
請求項１から３のいずれかに記載の波形発生器を備えることを特徴とする試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、任意の波形を発生する波形発生器に関する。
【背景技術】
【０００２】
半導体デバイス（以下、Device Under Test：ＤＵＴと称する）を試験する試験装置には、ＤＵＴに与える任意波形信号を発生する機能を有する（特許文献１から４参照）。【０００３】
特許文献２の図６には、セットパルスを発生するセットパルス生成部と、リセットパルスを発生するリセットパルス生成部と、セットパルスによりセットされ、リセットパルスによりリセットされるフリップフロップを備えた波形発生器が開示されている。この技術では、セットパルス生成部およびリセットパルス生成部それぞれに、基準クロックと同じ周波数のパルス信号を遅延させる複数Ｌ個（Ｌは２以上の整数）の可変遅延手段が設けられる。複数の可変遅延手段には、異なる遅延量が設定される。セットパルス生成部の複数の可変遅延手段の出力が多重化され、フリップフロップのセット端子に入力され、リセットパルス生成部の複数の可変遅延手段の出力が多重化されてフリップフロップのリセット端子に入力される。各可変遅延手段の遅延量を制御することにより、フリップフロップからは、最大で基準クロックのＬ倍の周波数を有する任意波形信号を出力することができる。
【特許文献１】特開平１０−２３２２７１号公報
【特許文献２】特開平１１−３０４８８８号公報
【特許文献３】特開２０００−３９４６９号公報
【特許文献４】特開２００６−１１２８７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献２の図６の技術では、各可変遅延手段は、基準クロックと同じ周波数のパルス信号を遅延させる。したがって、同じ可変遅延手段に対して、ひとつの基準クロックの周期内に遅延量を２度設定することはできない。【０００５】
この条件を本明細書において、「近接制限」と呼ぶ。従来のアーキテクチャでは、近接制限に違反すると、同じ可変遅延回路に２回目に設定された遅延は無視しなければならないため、意図した波形が生成できず、また信号のビットレートが基準クロックのＬ倍よりも低くなるという問題が発生する。【０００６】
本発明はこのような状況においてなされたものであり、その目的のひとつは、近接制限違反の発生を防止可能な波形発生器の提供にある。
【課題を解決するための手段】
【０００７】
本発明のある態様は、波形発生器に関する。波形発生器は、それぞれが、基準パルス信号にセットタイミング信号に応じた可変遅延を与えるｍ個（ｍは２以上の整数）のセット用可変遅延回路と、それぞれが、基準パルス信号にリセットタイミング信号に応じた可変遅延を与えるｍ個のリセット用可変遅延回路と、多重化されたｍ個のセット用可変遅延回路の出力信号によりセットされ、多重化されたｍ個のリセット用可変遅延回路の出力信号によりリセットされるフリップフロップと、生成すべき出力信号のポジティブエッジのタイミングを示すセットタイミング信号とネガティブエッジのタイミングを示すリセットタイミング信号の任意の組み合わせを含むタイミング設定データを、所定周期ごとにｎ個（ｎは２以上の整数）をセットとして受け、ｍ個のセット用可変遅延回路およびｍ個のリセット用可変遅延回路に割り当てる波形整形器と、を備える。波形整形器は、ｎ個のタイミング設定データを、それぞれが示すタイミングの順番にしたがってソートするソート部と、ソートされたｎ個のタイミング設定データを参照し、セットタイミング信号の連続もしくはリセットタイミング信号の連続を検出し、連続するセットタイミング信号の一方、連続するリセットタイミング信号の一方を無効化するオープン処理部と、無効化されずに残ったセットタイミング信号を、ｍ個のセット用可変遅延回路のうち、それまでの使用回数が最も低いものから順に割り当て、無効化されずに残ったリセットタイミング信号を、ｍ個のリセット用可変遅延回路のうち、それまでの使用回数が最も低いものから順に割り当てるエッジアサイン部と、を含む。【０００８】
この態様によると、連続する同じエッジを無効化することにより、可変遅延回路のリソースを確保し、さらに、セットタイミング信号、リセットタイミング信号を、使用回数が低い可変遅延回路から割り当てていくことにより、近接制限違反の発生を防止できる。【０００９】
エッジアサイン部は、無効化されずに残ったセットタイミング信号を、第１のセット用可変遅延回路から第ｍのセット用可変遅延回路に順にサイクリックに割り当て、無効化されずに残ったリセットタイミング信号を、第１のリセット用可変遅延回路から第ｍのリセット用可変遅延回路に順にサイクリックに割り当ててもよい。
複数の可変遅延回路をサイクリックに使用することにより、各遅延回路の使用回数は均等に１づつ増えていくため、常に使用回数が最小の遅延回路に、セット（／リセット）タイミング信号を割り当てることができる。【００１０】
本発明の別の態様は、試験装置である。この装置は、上述の波形発生器を備える。【００１１】
なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１２】
本発明のある態様によれば、近接制限違反の発生を防止できる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態に係る試験装置の構成を示すブロック図である。
【図２】遅延回路によるデータ変換の様子を示す図である。
【図３】図１の波形整形器の構成を示すブロック図である。
【図４】図３の波形整形器の具体的な構成例を示す回路図である。
【図５】図４のデコーダの構成例を示す回路図である。
【図６】図１の波形整形器の状態遷移図である。
【図７】図１の波形発生器の動作を示すタイムチャートである。
【図８】従来のアーキテクチャを用いた波形発生器のタイムチャートである。
【符号の説明】
【００１４】
１…パターン発生器、２…タイミング発生器、３…波形整形器、５…ドライバ、１０…波形発生器、２０…セットパルス発生部、２２…リセットパルス発生部、２４…遅延回路、ＦＦ…フリップフロップ、１００…試験装置、ＶＤＳ…セット用可変遅延回路、ＶＤＲ…リセット用可変遅延回路、ＯＲ１…ＯＲゲート、ＯＲ２…ＯＲゲート、１２０…ＤＵＴ、３０…ソート部、３２…エッジコントローラ、３３…オープン処理部、３４…エッジアサイン部、３６…第１カウンタ、３８…第２カウンタ。
【発明を実施するための最良の形態】
【００１５】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。【００１６】
本明細書において、「部材Ａが部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。【００１７】
図１は、実施の形態に係る試験装置１００の構成を示すブロック図である。試験装置１００は、パターン発生器１、タイミング発生器２、波形発生器１０、ドライバ５を備える。パターン発生器１は、ＤＵＴ１２０に対して供給すべきデータ列（テストパターンＴＰ）を発生する。【００１８】
タイミング発生器２は、テストパターンＴＰにもとづいて、ＤＵＴ１２０に与えるべき出力信号Ｓｏｕｔのポジティブエッジおよびネガティブエッジのタイミングを設定するｋ個（ｋは自然数）のタイミング設定データＴＰ１〜ＴＰｋを、所定の周期（以下、レート周期ＴＲＡＴＥと称する）ごとに生成する。【００１９】
試験装置１００内部のデジタル回路は、基準クロックＲＥＦＣＬＫと同期して動作する。基準クロックＲＥＦＣＬＫの周波数の逆数を基準周期ＴＲＥＦと称する。基準周期ＴＲＥＦは、レート周期ＴＲＡＴＥと同一であってもよいし、レート周期ＴＲＡＴＥの整数倍、もしくは非整数倍（分数倍）であってもよい。【００２０】
タイミング設定データＴＰ１〜ＴＰｋは、それぞれが、以下の３つのいずれかの値をとりうる。
１．  波形発生器１０により発生すべき出力信号Ｓｏｕｔのポジティブエッジのタイミングを示すセットタイミング信号Ｓ
２．  ネガティブエッジのタイミングを示すリセットタイミング信号Ｒ
３．  ポジティブエッジ、ネガティブエッジのいずれのタイミングも指定しない空データＥ【００２１】
たとえばタイミング設定データＴＰ１〜ＴＰｋはそれぞれ、そのデータがポジティブエッジのときアサート（＝１）されるセットフラグＳＥＴと、そのデータがネガティブエッジのときアサートされるリセットフラグＲＳＴと、エッジのタイミングを示すクロックデータＣＤを含んでもよい。この場合、ＳＥＴ＝１、ＲＳＴ＝０のとき、タイミング設定データはセットタイミング信号Ｓであり、ＳＥＴ＝０、ＲＳＴ＝１のとき、タイミング設定データはリセットタイミング信号Ｒであり、ＳＥＴ＝０、ＲＳＴ＝０のとき、タイミング設定データは空データＥであることを示す。なお、タイミング設定データのデータ形式はこれに限定されず、当業者にはその他のフォーマットも採用しうることが理解される。【００２２】
タイミング設定データＴＰのクロックデータＣＤは、０ｎｓからレート周期ＴＲＡＴＥの間の任意の値を取り得る。クロックデータＣＤは、レート周期ＴＲＡＴＥが４ｎｓのとき、０〜４ｎｓの範囲で設定され、レート周期ＴＲＡＴＥが６ｎｓのとき、０〜６ｎｓの範囲で設定される。【００２３】
試験装置１００は、出力信号Ｓｏｕｔのエッジのタイミングを２段階で調節する。すなわち、前段においては、基準周期ＴＲＥＦ（４ｎｓ）を単位としたデジタル的な遅延を与え、後段においては、遅延回路２４から出力されるタイミング設定データＴ１〜Ｔｎにもとづき、基準周期ＴＲＥＦよりも短い微小遅延（０〜４ｎｓ）をアナログ的に与える。【００２４】
遅延回路２４は、前段のデジタル的な粗い遅延を与えるために設けられている。すなわち遅延回路２４は、タイミング設定データＴＰ１〜ＴＰｋを、基準周期ＴＲＥＦを単位として必要に応じて遅延させる。遅延回路２４により、基準周期ＴＲＥＦ単位で、ＤＵＴ１２０に与えるべき出力信号Ｓｏｕｔのタイミングがシフトさせる。遅延回路２４は、シフトレジスタやカウンタなどのデジタル回路で構成できる。【００２５】
遅延回路２４は、レート周期ＴＲＡＴＥごとにｋ個をセットとして入力されるタイミング設定データＴＰを、基準周期ＴＲＥＦごとのｎ個をセットとするタイミング設定データＴ１〜Ｔｎに変換し、後段の波形整形器３へと出力する。【００２６】
基準周期ＴＲＥＦが異なる場合に、タイミング発生器２より前段のブロックと、波形整形器３より後段のブロック間を同期させる。波形発生器１０は、基準周期ＴＲＥＦごとに、ｎ個のタイミング設定データＴ１〜Ｔｎを受ける。タイミング設定データＴ１〜Ｔｎに含まれるクロックデータは、０ｎｓ〜基準周期ＴＲＥＦの間の値に変換される。【００２７】
図２は、遅延回路２４によるデータ変換の様子を示す図である。図２には、基準周期ＴＲＥＦ＝４ｎｓ、レート周期ＴＲＡＴＥ＝６ｎｓの場合の動作が示される。基準周期ＴＲＥＦとレート周期ＴＲＡＴＥが一致する場合、特段の処理は不要である。【００２８】
図１に戻る。波形発生器１０は、タイミング設定データＴ１〜Ｔｎに含まれるセットタイミング信号Ｓおよびリセットタイミング信号Ｒにもとづいて、出力信号Ｓｏｕｔを生成する。出力信号Ｓｏｕｔは、ドライバ５を介してＤＵＴ１２０へと供給される。【００２９】
以上が試験装置１００の全体構成である。続いて実施の形態に係る波形発生器１０の構成を説明する。【００３０】
波形発生器１０は、波形整形器（Format Controller）３、セットパルス発生部２０、リセットパルス発生部２２、フリップフロップＦＦを備える。【００３１】
セットパルス発生部２０は、ｍ（ｍは自然数）個のセット用可変遅延回路ＶＤＳ１〜ＶＤＳｍと、ＯＲゲートＯＲ１を含む。セット用可変遅延回路ＶＤＳ１〜ＶＤＳｍはそれぞれ、基準クロックＲＥＦＣＬＫと同期した基準パルス信号ＰＳ１〜ＰＳｍに、対応するセットタイミング信号Ｓ１〜Ｓｍに応じた可変遅延を与える。ｍ個のセット用可変遅延回路ＶＤＳ１〜ＶＤＳｍから出力されるセットパルス信号ＳＰ１〜ＳＰｍは、ＯＲゲートＯＲ１によって多重化され、多重化セットパルス信号ＳＰは、後段のフリップフロップＦＦのセット端子に供給される。【００３２】
同様に、リセットパルス発生部２２は、ｍ個のリセット用可変遅延回路ＶＤＲ１〜ＶＤＲｍと、ＯＲゲートＯＲ２を含む。リセット用可変遅延回路ＶＤＲ１〜ＶＤＲｍはそれぞれ、基準クロックＲＥＦＣＬＫと同じ周波数の基準パルス信号ＰＲ１〜ＰＲｍに、対応するリセットタイミング信号Ｒ１〜Ｒｍに応じた可変遅延を与える。ｍ個のリセット用可変遅延回路ＶＤＲ１〜ＶＤＲｍから出力されるリセットパルス信号ＲＰ１〜ＲＰｍは、ＯＲゲートＯＲ２によって多重化され、後段のフリップフロップＦＦのリセット端子に供給される。【００３３】
フリップフロップＦＦは、多重化セットパルス信号ＳＰのタイミングでセットされ、多重化リセットパルス信号ＲＰのタイミングでリセットされる。【００３４】
波形整形器３は、タイミング設定データＴ１〜Ｔｎを、基準周期ＴＲＥＦごとにｎ個をセットとして受ける。上述のように、タイミング設定データＴ１〜Ｔｎは、生成すべき出力信号Ｓｏｕｔのポジティブエッジのタイミングを示すセットタイミング信号Ｓとネガティブエッジのタイミングを示すリセットタイミング信号Ｒの任意の組み合わせを含む。波形整形器３は、セットタイミング信号Ｓそれぞれをｍ個のセット用可変遅延回路ＶＤＳ１〜ＶＤＳｍのいずれかに割り当てる。同様に波形整形器３は、リセットタイミング信号Ｒそれぞれをｍ個のリセット用可変遅延回路ＶＤＲ１〜ＶＤＲｍのいずれかに割り当てる。【００３５】
図３は、波形整形器３の構成を示すブロック図である。
波形整形器３は、ソート部３０とエッジコントローラ３２を含む。
ソート部３０は、ｎ個のタイミング設定データＴ１〜Ｔｎを、それぞれのクロックデータＣＤが示すタイミングの順番にしたがってソートする。【００３６】
エッジコントローラ３２は、オープン処理部３３およびエッジアサイン部３４を含む。
オープン処理部３３は、ソートされたｎ個のタイミング設定データＴＳ１〜ＴＳｎを参照し、セットタイミング信号Ｓの連続を検出し、連続するセットタイミング信号Ｓの一方（本実施の形態では時間的に後ろの一方）を無効化する。同様にオープン処理部３３は、リセットタイミング信号Ｒの連続を検出し、連続するリセットタイミング信号Ｒの一方を無効化する。ポジティブエッジの連続、ネガティブエッジの連続は、波形の状態に変化を及ぼさないため、一方を無効化することにより、ハードウェア資源、具体的にはセット用可変遅延回路ＶＤＳおよびリセット用可変遅延回路ＶＤＲが無駄に使用されるのを防止できる。【００３７】
エッジアサイン部３４は、無効化されずに残ったセットタイミング信号Ｓを、ｍ個のセット用可変遅延回路ＶＤＳ１〜ＶＤＳｍのうち、それまでの使用回数が最も低いものから順に割り当てる。同様にエッジアサイン部３４は、無効化されずに残ったリセットタイミング信号Ｒを、ｍ個のリセット用可変遅延回路ＶＤＲ１〜ＶＤＲｍのうち、それまでの使用回数が最も低いものから順に割り当てる。【００３８】
エッジアサイン部３４は、無効化されずに残ったセットタイミング信号Ｓを、第１のセット用可変遅延回路ＶＤＳ１から第ｍのセット用可変遅延回路ＶＤＳｍに順にサイクリックに割り当ててもよい。同様にエッジアサイン部３４は、無効化されずに残ったリセットタイミング信号Ｒを、第１のリセット用可変遅延回路ＶＤＲ１から第ｍのリセット用可変遅延回路ＶＤＲｍに順にサイクリックに割り当ててもよい。あるいはサイクリックに割り当てる代わりに、別の規則にもとづいて、使用回数が最も低いものから順に割り当ててもよい。【００３９】
エッジアサイン部３４に入力されるタイミング設定データＴＳ１〜ＴＳｎは、時間的にソートされ、かつセット−セットの連続、リセット−リセットの連続が除去されているため、セットタイミング信号Ｓとリセットタイミング信号Ｒが交互に並んでいる。【００４０】
図４は、図３の波形整形器３の具体的な構成例を示す回路図である。図４では、ｍ＝４、ｎ＝８を例として説明する。【００４１】
ソート部３０は、タイミング設定データＴ１〜Ｔ８を、それぞれのクロックデータＣＤにもとづいてソートする。ソート後のタイミング設定データを、タイミングが早いものから順にＴＳ１、ＴＳ２、…ＴＳ８と表記する。【００４２】
ソート部３０はソート後のｉ番目のタイミング設定データＴＳｉがセットタイミング信号Ｓのとき、セットフラグＳＥＴｉのみをアサートし、リセットタイミング信号Ｒのとき、リセットフラグＲＳＴｉのみアサートし、空データＥのとき、両方をネゲート（＝０）する。【００４３】
オープン処理部３３は、各タイミング設定データＴＳ１〜ＴＳ８ごとに設けられた処理ユニットＵ１〜Ｕ８を含む。ｉ番目（１≦ｉ≦８）の処理ユニットＵｉは、ソート部３０から現セットフラグＳＥＴ＿ＣＵＲｉ、現リセットフラグＲＳＴ＿ＣＵＲｉを受ける。【００４４】
さらにｉ番目（ｉ≠１）の処理ユニットＵｉは、（ｉ−１）番目の処理ユニットＵｉ−１から、旧セットフラグＳＥＴ＿ＰＲＥｉ−１および旧リセットフラグＲＳＴ＿ＰＲＥｉ−１を受ける。１番目の処理ユニットＵ１は、ひとつ前のサイクルのｎ＝８番目の処理ユニットＵ８から旧セットフラグＳＥＴ＿ＰＲＥ８および旧リセットフラグＲＳＴ＿ＰＲＥ８を受ける。なお、対応する旧セットフラグＳＥＴ＿ＰＲＥｉと旧リセットフラグＲＳＴ＿ＰＲＥｉは、相補的にアサートされるため、１ビットの信号に統合することも可能である。【００４５】
ｉ番目の処理ユニットＵｉに入力される旧セットフラグＳＥＴ＿ＰＲＥｉ−１は、ｉ番目より前の直近の有効なエッジがポジティブエッジのときにアサートされる。同様に旧リセットフラグＳＥＴ＿ＰＲＥｉ−１は、ｉ番目より前の直近の有効なエッジがネガティブエッジエッジのときにアサートされる。【００４６】
ｉ番目の処理ユニットＵｉは、以下の処理を実行する。ｉ＝１の場合、ｉ−１＝８となる。【００４７】
（１）  ＳＥＴ＿ＣＵＲｉ＝１、ＲＳＴ＿ＣＵＲｉ＝０、ＳＥＴ＿ＰＲＥｉ−１＝１、ＲＳＴ＿ＰＲＥｉ−１＝０
この状態はセット−セットの連続したシーケンスを示す。処理ユニットＵｉは、対応するタイミング設定データＴＳｉ（セットタイミング信号Ｓ）を無効化するために、出力セットフラグＳＥＴ＿Ｏｉをネゲートする。また出力リセットフラグＲＳＴ＿Ｏｉをネゲートする。
さらに処理ユニットＵｉは、（ｉ＋１）番目の処理ユニットＵｉ＋１に対する旧セットフラグＳＥＴ＿ＰＲＥｉをアサート、旧リセットフラグＲＳＴ＿ＰＲＥｉをネゲートする。【００４８】
（２）  ＳＥＴ＿ＣＵＲｉ＝１、ＲＳＴ＿ＣＵＲｉ＝０、ＳＥＴ＿ＰＲＥｉ−１＝０、ＲＳＴ＿ＰＲＥｉ−１＝１
この状態はリセット−セットの連続したシーケンスを示す。処理ユニットＵｉは、対応するタイミング設定データＴＳｉ（セットタイミング信号Ｓ）を有効化するために、出力セットフラグＳＥＴ＿Ｏｉをアサートする。また出力リセットフラグＲＳＴ＿Ｏｉをネゲートする。
さらに処理ユニットＵｉは、（ｉ＋１）番目の処理ユニットＵｉ＋１に対する旧セットフラグＳＥＴ＿ＰＲＥｉをアサート、旧リセットフラグＲＳＴ＿ＰＲＥｉをネゲートする。【００４９】
（３）  ＳＥＴ＿ＣＵＲｉ＝０、ＲＳＴ＿ＣＵＲｉ＝１、ＳＥＴ＿ＰＲＥｉ−１＝１、ＲＳＴ＿ＰＲＥｉ−１＝０
この状態はセット−リセットの連続したシーケンスを示す。処理ユニットＵｉは、対応するタイミング設定データＴＳｉ（リセットタイミング信号Ｒ）を有効化するために、出力リセットフラグＲＳＴ＿Ｏｉをアサートする。また出力セットフラグＳＥＴ＿Ｏｉをネゲートする。
さらに処理ユニットＵｉは、（ｉ＋１）番目の処理ユニットＵｉ＋１に対する旧リセットフラグＲＳＴ＿ＰＲＥｉをアサート、旧セットフラグＳＥＴ＿ＰＲＥｉをネゲートする。【００５０】
（４）  ＳＥＴ＿ＣＵＲｉ＝０、ＲＳＴ＿ＣＵＲｉ＝１、ＳＥＴ＿ＰＲＥｉ−１＝０、ＲＳＴ＿ＰＲＥｉ−１＝１
この状態はリセット−リセットの連続したシーケンスを示す。処理ユニットＵｉは、対応するタイミング設定データＴＳｉ（リセットタイミング信号Ｒ）を無効化するために、出力リセットフラグＲＳＴ＿Ｏｉをネゲートする。また出力セットフラグＳＥＴ＿Ｏｉをネゲートする。
さらに処理ユニットＵｉは、（ｉ＋１）番目の処理ユニットＵｉ＋１に対する旧リセットフラグＲＳＴ＿ＰＲＥｉをアサート、旧セットフラグＳＥＴ＿ＰＲＥｉをネゲートする。【００５１】
（５）  ＳＥＴ＿ＣＵＲｉ＝０、ＲＳＴ＿ＣＵＲｉ＝０、ＳＥＴ＿ＰＲＥｉ−１＝１、ＲＳＴ＿ＰＲＥｉ−１＝０
この状態はセット−空データの連続したシーケンスを示す。処理ユニットＵｉは、出力リセットフラグＲＳＴ＿Ｏｉ、出力セットフラグＳＥＴ＿Ｏｉを両方ともネゲートする。
さらに処理ユニットＵｉは、（ｉ＋１）番目の処理ユニットＵｉ＋１に対する旧セットフラグＳＥＴ＿ＰＲＥｉをアサート、旧リセットフラグＲＳＴ＿ＰＲＥｉをネゲートする。【００５２】
（６）  ＳＥＴ＿ＣＵＲｉ＝０、ＲＳＴ＿ＣＵＲｉ＝０、ＳＥＴ＿ＰＲＥｉ−１＝０、ＲＳＴ＿ＰＲＥｉ−１＝１
この状態はリセット−空データの連続したシーケンスを示す。処理ユニットＵｉは、出力リセットフラグＲＳＴ＿Ｏｉ、出力セットフラグＳＥＴ＿Ｏｉを両方ともネゲートする。
さらに処理ユニットＵｉは、（ｉ＋１）番目の処理ユニットＵｉ＋１に対する旧リセットフラグＲＳＴ＿ＰＲＥｉをアサート、旧セットフラグＳＥＴ＿ＰＲＥｉをネゲートする。【００５３】
この構成のオープン処理部３３によれば、セットタイミング信号Ｓの連続もしくはリセットタイミング信号Ｒの連続を検出し、連続するセットタイミング信号の一方、連続するリセットタイミング信号の一方を無効化できる。【００５４】
エッジアサイン部３４は、ＯＲゲートＯＲＳ１〜ＯＲＳ４、ＯＲＲ１〜ＯＲＲ４、第１カウンタ３６、第２カウンタ３８、デコーダＤＥＣＳ１〜ＤＥＣＳ４、ＤＥＣＲ１〜ＤＥＣＲ４を含む。【００５５】
ｉ番目（１≦ｉ≦４）のＯＲゲートＯＲＳｉは、（２×ｉ−１）番目の処理ユニットＵ２×ｉ−１からの出力セットフラグＳＥＴ＿Ｏ２×ｉ−１と、（２×ｉ）番目の処理ユニットＵ２×ｉからの出力セットフラグＳＥＴ＿Ｏ２×ｉの論理和を出力する。またｉ番目（１≦ｉ≦４）のＯＲゲートＯＲＲｉは、ｉ番目の処理ユニットＵｉからの出力リセットフラグＲＳＴ＿Ｏｉと、ｉ＋１番目の処理ユニットＵｉ＋１からの出力リセットフラグＲＳＴ＿Ｏｉ＋１の論理和を出力する。【００５６】
第１カウンタ３６は、セットタイミング信号Ｓを何番目のセット用可変遅延回路ＶＤＳに割り当てるかを管理するために設けられる。同様に、第２カウンタ３８は、リセットタイミング信号Ｒを何番目のリセット用可変遅延回路ＶＤＲに割り当てるかを管理するために設けられる。【００５７】
第１カウンタ３６は、４個のＯＲゲートＯＲＳ１〜ＯＲＳ４に対応づけられた加算器ＡＤＤＳ１〜ＡＤＤＳ４を含む。
ｉ番目（２≦ｉ≦４）の加算器ＡＤＤＳｉは、前のサイクルにおけるｉ−１番目の加算器ＡＤＤＳｉ−１のカウント値ＣＮＴＳｉと、現在のサイクルの対応するＯＲゲートＯＲＳｉの出力信号ＴＱＳｉを加算する。１番目の加算器ＡＤＤＳ１は、前のサイクルにおける４番目の加算器ＡＤＤＳ４のカウント値ＣＮＴ［１：０］と、現在のサイクルの対応するＯＲゲートＯＲＳ１の出力信号ＴＱＳ１を加算する。【００５８】
第２カウンタ３８は、４個のＯＲゲートＯＲＲ１〜ＯＲＲ４に対応づけられた加算器ＡＤＤＲ１〜ＡＤＤＲ４を含む。加算器ＡＤＤＲ１〜ＡＤＤＲ４の動作は、第１カウンタ３６の加算器ＡＤＤＳ１〜ＡＤＤＳ４と同様である。【００５９】
デコーダＤＥＣＳ１〜ＤＥＣＳ４はそれぞれ、対応するＯＲゲートＯＲＳ１〜ＯＲＳ４の出力信号ＴＱと、対応する加算器ＡＤＤＳ１〜ＡＤＤＳ４のカウント値ＣＮＴを受ける。ｉ番目のデコーダＤＥＣＳｉは、対応するＯＲゲートＯＲＳｉの出力値ＴＱが１のとき、加算器ＡＤＤＳｉのカウント値ＣＮＴに応じたセット用可変遅延回路ＶＤＳに、セットタイミング信号Ｓを割り当てる。【００６０】
デコーダＤＥＣＲ１〜ＤＥＣＲ４は、デコーダＤＥＣＳ１〜ＤＥＣＳ４と同様である。すなわち、ｉ番目のデコーダＤＥＣＲｉは、対応するＯＲゲートＯＲＲｉの値が１のとき、加算器ＡＤＤＲｉのカウント値に応じたセット用可変遅延回路ＶＤＲに、リセットタイミング信号Ｓを割り当てる。【００６１】
図５は、図４のデコーダの構成例を示す回路図である。デコーダＤＥＣＳは、ｍ個（ｍ＝４）のセレクタＳＥＬ１〜ＳＥＬｍを含む。セレクタＳＥＬ１〜ＳＥＬｍにはそれぞれ、制御信号として、｛ＴＱ，ＣＮＴ［１：０］｝が入力される。ＴＱは１ビット、ＣＮＴ［１：０］は２ビットであるから、制御信号は３ビットである。【００６２】
ｊ番目（１≦ｊ≦４）のセレクタＳＥＬｊは、制御信号｛ＴＱ，ＣＮＴ［１：０］｝に応じた入力データを選択し、データＳｊとして出力する。【００６３】
デコーダＤＥＣＳｉから出力される４ビットの出力Ｓ１〜Ｓ４は、対応するタイミング設定データＴＳ２×ｉ−１、ＴＳ２×ｉのいずれかに含まれるセットタイミング信号Ｓのアサイン先を示す。【００６４】
ＴＱ＝０のとき、Ｓ１＝Ｓ２＝Ｓ３＝Ｓ４＝０となる。つまり、いずれのセット用可変遅延回路ＶＤＳにもセットタイミング信号Ｓはアサインされない。
ＴＱ＝１のとき、Ｓ１〜Ｓ４のうち、４ビットのＣＮＴ［１：０］に応じたいずれかひとつがアサートされる。ｊ番目の出力Ｓｊがアサートされるとき、セットタイミング信号Ｓは、ｊ番目のセット用可変遅延回路ＶＤＳｊにアサインされる。【００６５】
デコーダＤＥＣＲも、デコーダＤＥＣＳと同様に構成される。デコーダＤＥＣＲｉは、対応するタイミング設定データＴＳ２×ｉ−１、ＴＳ２×ｉのいずれかに含まれるリセットタイミング信号Ｒのアサイン先を示す４ビットの出力Ｒ１〜Ｒ４を出力する。ｊ番目の出力Ｒｊがアサートされるとき、リセットタイミング信号Ｒは、ｊ番目のリセット用可変遅延回路ＶＤＲｊにアサインされる。【００６６】
以上が試験装置１００の構成である。続いてその動作を説明する。図６は、波形整形器３の状態遷移図である。左欄の”入力”は、ソートされたタイミング設定データＴＳ１〜ＴＳ８の値と、過去の直近のアサイン先（カウント値ＣＮＴ）を示す。タイミング設定データＴＳのセットタイミング信号は”Ｓ”、リセットタイミング信号は”Ｒ”、空データＥは”−”で示される。カウント値ＣＮＴが”Ｓ１”の状態は、最後にタイミング設定データＴＳを割り当てた先がセット用可変遅延回路ＶＤＳ１であることを示す。図６では、カウント値ＣＮＴが”Ｓ１”の状態を始点とする状態遷移のみが示される。【００６７】
右欄の”アサイン先”は、タイミング設定データＴＳ１〜ＴＳ８が割り当てられるセット用可変遅延回路ＶＤＳもしくはリセット用可変遅延回路ＶＤＲを示す。”＊”は、オープン処理部３３によって無効化されるエッジを示す。【００６８】
実施の形態に係る波形発生器１０の利点は、以下の説明によって明確となる。図７は、図１の波形発生器１０の動作を示すタイムチャートである。図８は、従来のアーキテクチャを用いた波形発生器のタイムチャートである。【００６９】
まず図８を参照する。従来のアーキテクチャを用いた場合、同一の基準周期ＴＲＥＦ内において、セットタイミング信号Ｓが、順にＳ１、Ｓ２、Ｓ３、Ｓ４にアサインされ、リセットタイミング信号Ｒが、順にＲ１、Ｒ２、Ｒ３、Ｒ４にアサインされる。次の基準周期ＴＲＥＦに移ると、再び、１番目のＳ１、Ｒ１から順にアサインされる。また、連続する同じエッジをキャンセル（無効化）する処理を行わない場合、波形に影響を及ぼさないエッジ（図中、破線で示される）が、リソース（可変遅延回路）を占有することになり不経済である。【００７０】
その結果、図８に示すように、同じリソースを使用する時間間隔が、基準周期ＴＲＥＦより短くなり、近接制限違反を起こす。たとえばリソースＳ１は、２サイクル目と３サイクル目で近接制限違反を起こし、リソースＲ１は、１サイクル目と２サイクル目で近接制限違反を起こす。図８において、近接制限違反を起こすエッジには、「’」を付している。近接制限違反が発生すると、後ろのサイクルで本来生成すべきエッジが生成できなくなるため、意図した波形が発生できない。【００７１】
続いて図７を参照する。実施の形態に係る波形整形器３では、連続する同じエッジをキャンセルするため、無駄なリソースの占有がなくなる。キャンセルされたエッジは”＊”で示される。さらに、サイクルを跨ぐことを許容して、セットタイミング信号Ｓを、リソースＳ１、Ｓ２、Ｓ３、Ｓ４、Ｓ１、Ｓ２、…と順にアサインし、リセットタイミング信号Ｒを、リソースＲ１、Ｒ２、Ｒ３、Ｒ４、Ｒ１、Ｒ２、…と順にアサインする。たとえば具体的には、２サイクル目の先頭のリセットタイミング信号Ｒは、リソースＲ１ではなく、リソースＲ４に割り当てられる。【００７２】
図７を参照すると、すべてのリソースについて、それぞれの使用間隔が、基準周期ＴＲＥＦよりも長くなることがわかる。つまり実施の形態に係る波形整形器３によれば、近接制限違反の発生を防止することによって、ビットレートの低下を抑制でき、本来生成すべき波形を出力することができる。【００７３】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【産業上の利用可能性】
【００７４】
本発明のある態様は、半導体の試験技術に利用できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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