(57)【要約】  被試験デバイスを試験する試験装置であって、被試験デバイスの試験を実行する試験実行部と、複数のバンクへのアクセスを多重化するインターリーブ技術が適用されるメモリであって、試験実行部による試験結果を格納するフェイルメモリと、インターリーブ技術が適用されないメモリまたはインターリーブ技術が適用されるもののフェイルメモリより少ないバンク数のメモリであって、フェイルメモリに格納された試験結果が転送されて格納されるバッファメモリと、バッファメモリよりランダムアクセス時間が短く、バッファメモリに格納された試験結果の少なくとも一部が転送されて格納されるキャッシュメモリと、キャッシュメモリに格納された試験結果の少なくとも一部を解析する解析部とを備えた試験装置を提供する。
2010013306.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスの試験を実行する試験実行部と、
複数のバンクへのアクセスを多重化するインターリーブ技術が適用されるメモリであって、前記試験実行部による試験結果を格納するフェイルメモリと、
前記インターリーブ技術が適用されないメモリまたは前記インターリーブ技術が適用されるものの前記フェイルメモリより少ないバンク数のメモリであって、前記フェイルメモリに格納された前記試験結果が転送されて格納されるバッファメモリと、
前記バッファメモリよりランダムアクセス時間が短く、前記バッファメモリに格納された前記試験結果の少なくとも一部が転送されて格納されるキャッシュメモリと、
前記キャッシュメモリに格納された前記試験結果を解析する解析部と、
を備えた試験装置。
【請求項２】
前記被試験デバイスは、冗長部を有し、
前記解析部は、前記試験実行部による試験をパスしなかった前記被試験デバイスの不良部を前記冗長部に置き換えるリペア方法を決定する、
請求項１に記載の試験装置。
【請求項３】
前記バッファメモリは、前記フェイルメモリから前記試験結果がバースト転送される、
請求項２に記載の試験装置。
【請求項４】
前記試験実行部は、前記フェイルメモリへの前記試験結果の格納を制御する第１制御信号を生成し、
前記解析部は、前記フェイルメモリから前記バッファメモリへの前記試験結果の転送を制御する第２制御信号を生成し、
前記第１制御信号または前記第２制御信号の何れかを選択する選択部をさらに備え、
前記選択部は、前記フェイルメモリから前記バッファメモリに前記試験結果が転送されていることを示すビジー信号により制御される、
請求項３に記載の試験装置。
【請求項５】
前記試験実行部は、前記フェイルメモリへの前記試験結果の格納を制御する第１制御信号を生成し、
前記解析部は、前記フェイルメモリから前記バッファメモリへの前記試験結果の転送を制御する第２制御信号を生成し、
前記第１制御信号または前記第２制御信号の何れかを選択する選択部をさらに備え、
前記選択部は、試験実行部からの切り替え信号により制御される、
請求項３に記載の試験装置。
【請求項６】
前記フェイルメモリから前記バッファメモリに前記試験結果が転送されている間に、前記試験実行部が前記フェイルメモリに新たな試験結果を送信した場合に、前記新たな試験結果が送信された旨のデータを格納するエラーフラッグ部、
をさらに備える請求項４または請求項５に記載の試験装置。
【請求項７】
前記被試験デバイスは、メモリデバイスであり、
前記解析部は、不良メモリセルを含む不良行または不良列を最適な冗長行または冗長列に置き換える方法を決定する、
請求項６に記載の試験装置。
【請求項８】
被試験デバイスに試験データを入力するデータ入力段階、
前記被試験デバイスからの出力に基づき前記被試験デバイスを試験するとともに試験結果をフェイルメモリに格納する試験格納段階、
前記フェイルメモリに格納された試験結果をバッファメモリに転送する転送段階、および、
前記バッファメモリに格納された前記試験結果を解析する解析段階、
を順に繰り返す被試験デバイスの試験方法であって、
前記データ入力段階および前記試験格納段階が終了した段階で次の試験サイクルを開始するとともに、次の試験サイクルのデータ入力段階および試験格納段階と、前記転送段階および前記解析段階とを多重化する試験方法。
【請求項９】
前記次の試験サイクルのデータ入力段階が終了する前に、前記転送段階を終了する、
請求項８に記載の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置および試験方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ等の被試験デバイスの試験に、半導体試験装置に代表される試験装置が用いられている。例えば、特許文献１には、半導体メモリＩＣのメモリリペアに用いられる半導体メモリ試験装置が開示されている。特許文献１に記載された半導体メモリ試験装置は、試験が実行されている間は、試験結果をアドレス・フェイル・メモリに格納する。試験が終了すると、上記試験結果をフェイル・バッファ・メモリに転送して、不良解析を実行する。上記試験結果の転送が終了すると、次の試験を開始する（特許文献１）。同様の技術は、特許文献２および特許文献３にも開示されている。
【特許文献１】特開平１１−２１３６９５号公報
【特許文献２】特開２００５−２６７６７３号公報
【特許文献３】特開２００４−３４８８９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、被試験デバイスの大容量化に伴い、フェイルデータの転送時間が長くなり、試験のスループットに影響を与えている。また、試験のコストは、被試験デバイスの製造コストに占める割合が大きく、試験のスループットをさらに向上させることが望まれている。【０００４】
そこで本発明は、上記の課題を解決することのできる試験装置および試験方法を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００５】
本発明の第１の形態によると、被試験デバイスを試験する試験装置であって、被試験デバイスの試験を実行する試験実行部と、複数のバンクへのアクセスを多重化するインターリーブ技術が適用されるメモリであって、試験実行部による試験結果を格納するフェイルメモリと、インターリーブ技術が適用されないメモリまたはインターリーブ技術が適用されるもののフェイルメモリより少ないバンク数のメモリであって、フェイルメモリに格納された試験結果が転送されて格納されるバッファメモリと、バッファメモリよりランダムアクセス時間が短く、バッファメモリに格納された試験結果の少なくとも一部が転送されて格納されるキャッシュメモリと、キャッシュメモリに格納された試験結果を解析する解析部とを備えた試験装置が提供される。【０００６】
また、本発明の第２の形態によると、被試験デバイスに試験データを入力するデータ入力段階、被試験デバイスからの出力に基づき被試験デバイスを試験するとともに試験結果をフェイルメモリに格納する試験格納段階、フェイルメモリに格納された試験結果をバッファメモリに転送する転送段階、および、バッファメモリに格納された試験結果を解析する解析段階、を順に繰り返す被試験デバイスの試験方法であって、データ入力段階および試験格納段階が終了した段階で次の試験サイクルを開始するとともに、次の試験サイクルのデータ入力段階および試験格納段階と、転送段階および解析段階とを多重化する試験方法が提供される。【０００７】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００８】
【図１】本発明の一の実施形態に係る試験装置１００の構成の一例を概略的に示す。
【図２】被試験デバイス１０の構成の一例を概略的に示す。
【図３】試験装置１００の試験方法の一例を概略的に示す。
【図４】試験装置１００の試験方法の一例を概略的に示す。
【図５】試験装置１００のタイムチャートの一例を概略的に示す。
【図６】本発明の他の実施形態に係る試験装置６００の構成の一例を概略的に示す。
【図７】試験装置６００のタイムチャートの一例を概略的に示す。
【符号の説明】
【０００９】
１０  被試験デバイス、１００  試験装置、１１０  メモリリペア試験部、１２０  メモリリペア解析部、１３２  試験用演算処理器、１３４  解析用演算処理器、１３６  テスタ・バス、１３８  バス、１４０  試験実行部、１４２  パターン発生部、１４４  タイミング発生部、１４６  波形整形部、１４８  論理比較部、１５２  フェイルメモリ、１５４  バッファメモリ、１５６  選択部、１５８  エラーフラッグ部、１６２  キャッシュメモリ、１６４  解析部、２００  メモリブロック、２１０  メモリセルアレイ、２１２  メモリセル、２１４  不良メモリセル、２２２  冗長部、２２４  冗長部、２２６  冗長メモリセル、２３２  ロウリペアライン、２３４  カラムリペアライン、６００  試験装置、６２０  メモリリペア解析部、６４２  パターン発生部、６５６  選択部
【発明を実施するための最良の形態】
【００１０】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。また、図面の記載において、同一または類似の部分には同一の参照番号を付して重複する説明を省く場合がある。【００１１】
図１は、本発明の一の実施形態に係る試験装置１００の構成の一例を概略的に示す。試験装置１００は、被試験デバイス１０を試験する。試験装置１００は、被試験デバイス１０の試験を実行して、得られた試験結果を解析することで、被試験デバイス１０の不良救済解析を実施してよい。試験装置１００は、メモリリペア試験部１１０と、メモリリペア解析部１２０と、試験用演算処理器１３２と、解析用演算処理器１３４とを備える。【００１２】
メモリリペア試験部１１０は、被試験デバイス１０に印加信号を書き込んだ後、被試験デバイス１０の出力信号を読み込み、被試験デバイス１０の試験結果を取得する。メモリリペア試験部１１０は、試験実行部１４０と、フェイルメモリ１５２と、バッファメモリ１５４と、選択部１５６と、エラーフラッグ部１５８とを有する。【００１３】
試験実行部１４０は、被試験デバイス１０の試験を実行する。試験実行部１４０は、パターン発生部１４２と、タイミング発生部１４４と、波形整形部１４６と、論理比較部１４８とを含む。【００１４】
パターン発生部１４２は、パターン信号を生成して、波形整形部１４６に供給する。パターン信号は、被試験デバイス１０に印加するデータパターンを規定する。パターン発生部１４２は、タイミングセットを生成して、タイミング発生部１４４に供給する。タイミングセットは、パターン信号のタイミングエッジを規定する。パターン発生部１４２は、期待値信号を生成して、論理比較部１４８に供給する。期待値信号は、パターン信号およびタイミングセットに応じて、被試験デバイスが出力すべきパターンを規定する。パターン発生部１４２は、第１制御信号を生成して、選択部１５６に供給する。第１制御信号は、フェイルメモリ１５２への試験結果の格納を制御する。第１制御信号は、試験結果を格納すべきアドレスを規定する信号であってよい。【００１５】
タイミング発生部１４４は、基準クロックを生成する。タイミング発生部１４４は、生成した基準クロックおよびパターン発生部１４２から供給されたタイミングセットに応じたタイミング信号を生成して、波形整形部１４６に供給してよい。波形整形部１４６は、パターン発生部１４２から供給されたパターン信号と、タイミング発生部１４４から供給されたタイミング信号とを、被試験デバイス１０の試験に適した波形に整形する。波形整形部１４６は、整形した波形を被試験デバイス１０に印加する。【００１６】
論理比較部１４８は、被試験デバイス１０が印加信号に応じて出力した出力信号を読み込む。論理比較部１４８は、読み込んだ出力信号と、パターン発生部１４２から供給された期待値信号とを比較する。論理比較部１４８は、出力信号と期待値信号とが一致しない場合に、フェイルデータを出力して、フェイルメモリ１５２に供給する。フェイルデータは、試験結果の一例であってよい。【００１７】
フェイルメモリ１５２は、試験実行部１４０による試験結果を格納する。フェイルメモリ１５２は、試験結果を、パターン発生部１４２が生成した各種信号に対応づけて格納してよい。本実施形態において、フェイルメモリ１５２は、論理比較部１４８から供給されたフェイルデータを、選択部１５６から供給されたアドレス信号が示すアドレスに格納する。フェイルメモリ１５２は、複数のバンクへのアクセスを多重化するインターリーブ技術が適用されるメモリであってよい。【００１８】
バッファメモリ１５４は、フェイルメモリ１５２に格納された試験結果が転送される。バッファメモリ１５４は、転送された試験結果を格納する。バッファメモリ１５４は、インターリーブ技術が適用されないメモリであってよい。このとき、バッファメモリ１５４は、フェイルメモリ１５２から試験結果がバースト転送されてよい。バッファメモリ１５４は、インターリーブ技術が適用されるものの、フェイルメモリ１５２より少ないバンク数のメモリであってよい。以上の構成により、インターリーブ技術が適用されるメモリを使用した場合と比較して、バッファメモリの回路規模を小さくできる。【００１９】
選択部１５６は、パターン発生部１４２から供給された第１制御信号または解析部１６４から供給された第２制御信号の何れかを、アドレス信号として選択する。選択部１５６は、選択したアドレス信号をフェイルメモリ１５２に供給する。第２制御信号は、フェイルメモリ１５２からバッファメモリ１５４への試験結果の転送を制御する。第２制御信号は、フェイルデータをフェイルメモリ１５２からバッファメモリ１５４に転送するときに、転送するフェイルデータのアドレスを規定する信号であってよい。【００２０】
本実施形態において、選択部１５６は、メモリリペア解析部１２０から供給されたビジー信号により制御される。ビジー信号は、フェイルメモリ１５２からバッファメモリ１５４に試験結果が転送されていることを示す。即ち、選択部１５６にビジー信号が供給されている場合には、選択部１５６は、アドレス信号として第２制御信号を選択する。一方、選択部１５６にビジー信号が供給されていない場合には、選択部１５６は、アドレス信号として第１制御信号を選択する。【００２１】
エラーフラッグ部１５８は、フェイルメモリ１５２からバッファメモリ１５４に試験結果が転送されている間に、フェイルメモリ１５２からバッファメモリ１５４に新たな試験結果が送信された場合に、エラーフラッグを生成して、エラーフラッグを格納する。エラーフラッグは、新たな試験結果が送信された旨のデータの一例であってよい。例えば、フェイルメモリ１５２からエラーフラッグ部１５８にフェイルデータが供給され、かつ、メモリリペア解析部１２０からエラーフラッグ部１５８にビジー信号が供給された場合に、エラーフラッグ部１５８は、エラーフラッグを生成してよい。【００２２】
エラーフラッグ部１５８は、フェイルメモリ１５２からバッファメモリ１５４への試験結果の転送中に、論理比較部１４８からフェイルメモリ１５２に新たな試験結果が供給された場合、上記新たな試験結果を格納してもよい。本実施形態においては、エラーフラッグ部１５８がエラーフラッグを生成する場合について説明したが、エラーフラッグの生成方法は、この場合に限定されない。例えば、論理比較部１４８がエラーフラッグを生成して、エラーフラッグ部１５８に供給してもよい。【００２３】
エラーフラッグ部１５８に格納されたデータは、試験終了後に、試験用演算処理器１３２または解析用演算処理器１３４から読み出されてよい。または、インタラプト信号として試験用演算処理器１３２に供給されてよい。エラーフラッグを供給された試験用演算処理器１３２は、試験を停止してよい。【００２４】
メモリリペア解析部１２０は、試験結果を解析して、被試験デバイス１０の不良救済解析（Ｍｅｍｏｒｙ  Ｒｅｐａｉｒ  Ａｎａｌｉｓｙｓ。以下、ＭＲＡと称する場合がある。）を実行する。メモリリペア解析部１２０の機能は、一部がハードウエアにより実現され、別の一部がソフトウエアにより実現されてよい。これにより、不良救済解析をハードウエアおよびソフトウエアを用いて実行できる。その結果、不良救済解析の一部がソフトウエアにより実行されている間、ハードウエアは、次の試験結果の不良救済解析を実行できる。【００２５】
メモリリペア解析部１２０は、キャッシュメモリ１６２と、解析部１６４とを有してよい。キャッシュメモリ１６２は、バッファメモリに格納された試験結果の少なくとも一部が転送される。キャッシュメモリ１６２は、転送された試験結果を格納する。キャッシュメモリ１６２は、バッファメモリ１５４よりランダムアクセス時間が短いメモリを用いてよい。キャッシュメモリ１６２としては、ＳＤＲＡＭを例示できる。これにより、バッファメモリ１５４としてランダムアクセス時間が長いメモリを用いている場合であっても、高速に解析処理できる。【００２６】
解析部１６４は、キャッシュメモリ１６２に格納された試験結果を解析する。本実施形態において、解析部１６４の機能は、ハードウエアにより実現されるが、これに限定されない。解析部１６４の機能は、ソフトウエアにより実現されてもよい。【００２７】
試験用演算処理器１３２は、テスタ・バス１３６を通してメモリリペア試験部１１０を制御する。解析用演算処理器１３４は、メモリリペア解析部１２０を制御する。解析用演算処理器１３４は、専用のバス１３８を通して、メモリリペア解析部１２０を制御してよい。また、解析用演算処理器１３４は、ソフトウエアにより、解析処理の一部を実行してよい。【００２８】
図２は、被試験デバイス１０の構成の一例を概略的に示す。被試験デバイス１０は、ＤＲＡＭ等のメモリデバイスであってよい。図２に示す通り、本実施形態において、被試験デバイス１０は、メモリブロック２００を有する。被試験デバイス１０は、複数のメモリブロック２００を有してよい。メモリブロック２００は、メモリセルアレイ２１０と、冗長部２２２と、冗長部２２４とを含んでよい。【００２９】
メモリセルアレイ２１０は、複数のメモリセル２１２を有する。メモリセル２１２の一部は、不良メモリセル２１４であってよい。不良メモリセル２１４は、試験実行部１４０による試験により検出される。不良メモリセル２１４は、試験実行部１４０による試験をパスしなかった被試験デバイス１０の不良部の一例であってよい。【００３０】
冗長部２２２および冗長部２２４は、それぞれ、複数の冗長メモリセル２２６を有する。冗長部２２２は、複数のロウリペアライン２３２を有してよい。ロウリペアライン２３２は、メモリセルアレイ２１０の行方向（図中、左右方向）に並んだ冗長メモリセル２２６により形成される。ロウリペアライン２３２は、メモリセルアレイ２１０のロウラインと同数のメモリセルを有してよい。冗長部２２４は、複数のカラムリペアライン２３４を有してよい。カラムリペアライン２３４は、メモリセルアレイ２１０の列方向（図中、上下方向）に並んだ冗長メモリセル２２６により形成される。カラムリペアライン２３４は、メモリセルアレイ２１０のカラムラインと同数のメモリセルを有してよい。ロウリペアライン２３２またはカラムリペアライン２３４は、それぞれ、冗長列または冗長行の一例であってよい。【００３１】
被試験デバイス１０は、膨大な数のメモリセル２１２を有するので、多くの場合、被試験デバイス１０は、不良メモリセル２１４を有する。被試験デバイス１０が、不良メモリセル２１４を有する場合であっても、不良メモリセル２１４と、冗長メモリセル２２６とを置き換えることができれば、当該被試験デバイス１０を救済できる。当該置き換えは、メモリリペアと呼ばれる。【００３２】
メモリリペアは、アドレスコードの切替えにより実施してよい。例えば、メモリセルアレイ２１０のカラムラインのうち、不良メモリセル２１４を含む不良行へのアクセスを禁止して、替わりにカラムリペアライン２３４にアクセスするように、アドレスコードを切り替えてよい。不良メモリセル２１４を含む不良列のメモリリペアも、不良行のメモリリペアと同様に実施できる。アドレスコードの切替えは、例えば、フューズブロー法またはレーザーリペア法により実施できる。【００３３】
冗長メモリセル２２６、ロウリペアライン２３２およびカラムリペアライン２３４の数は限られているので、効率よく、不良メモリセル２１４を置き換えなければ、不良メモリセル２１４を有する被試験デバイス１０を救済できない。置き換え方法は、不良救済解析により決定される。解析部１６４は、メモリセルアレイ２１０に含まれる不良部を冗長部２２２または冗長部２２４に置き換えるリペア方法を決定してよい。【００３４】
図３は、試験装置１００の試験方法の一例を概略的に示す。試験装置１００は、以下の手順により、不良救済解析を実行する。Ｓ３０２において、メモリリペア試験部１１０は、被試験デバイス１０の試験を実行して、試験結果を取得する。Ｓ３０４において、メモリリペア試験部１１０は、得られた試験結果をフェイルメモリ１５２に格納する。Ｓ３０６において、メモリリペア試験部１１０は、試験結果をフェイルメモリ１５２からバッファメモリ１５４に転送する。【００３５】
次に、Ｓ３０８において、メモリリペア解析部１２０は、試験結果を解析する。本実施形態において、試験結果の解析は、例えば、以下の手順で実行される。まず、メモリリペア解析部１２０は、バッファメモリ１５４に転送したフェイルデータの少なくとも一部を読み出して、キャッシュメモリ１６２に転送する。解析部１６４は、キャッシュメモリ１６２に格納されたフェイルデータを読み出しながら、カラムライン毎の不良メモリセル数、ロウライン毎の不良メモリセル数、および、メモリブロックに含まれる不良メモリセル数をカウントする。【００３６】
解析部１６４は、上記の各種カウント値、ロウリペアライン２３２の数およびカラムリペアライン２３４の数に基づいて、メモリセルアレイに含まれるロウラインのうち、ロウリペアライン２３２と置き換えなければならないロウラインを求める。同様に、メモリセルアレイに含まれるカラムラインのうち、カラムリペアライン２３４と置き換えなければならないカラムラインを求める。次に、解析部１６４は、上記のロウラインおよびカラムラインの置換えでは救済されない不良メモリセル２１４のアドレスを取得する。【００３７】
解析用演算処理器１３４は、上記の各種カウント値および上記不良メモリセル２１４のアドレスに基づいて、ソフトウエアにより、不良メモリセル２１４を含む不良行または不良列を、最適なロウリペアライン２３２またはカラムリペアライン２３４に置き換える方法を決定する。なお、本実施形態においては、解析用演算処理器１３４が最適な置き換え方法を決定したが、これに限定されない。例えば、解析部１６４が、最適な置き換え方法を決定してよい。【００３８】
次に、Ｓ３１０において、被試験デバイス１０の良否が判定される。被試験デバイス１０の良否は、全ての不良メモリセル２１４が救済されたか否かにより判定される。不良救済解析によっても、不良メモリセル２１４の一部を救済できなかった場合には（図３のＳ３１２）、被試験デバイス１０は不良品と判定され、試験は終了する。一方、不良救済解析によって、すべての不良メモリセル２１４を救済できた場合には（図３のＳ３１４）、被試験デバイス１０は良品と判定され、Ｓ３１６に進む。【００３９】
Ｓ３１６において、試験を終了するか否かが判定される。例えば、全ての試験条件について、試験が実行されたか否かが判定される。即ち、ＭＲＡにおいては、様々な試験条件を設定して、被試験デバイスの試験を実行する。上記試験条件は、試験が繰り返されるにつれて、厳しい条件が設定されてよい。そして、全ての試験条件について試験が実行されるまで（図３のＳ３１８）、Ｓ３０２からＳ３１６の工程が、順に繰り返される。一方、Ｓ３１６において、全ての試験条件について試験が実行されたと判定された場合には（図３のＳ３２０）、試験装置１００による試験は終了する。【００４０】
試験装置１００による試験が終了した後、不良救済解析の結果に基づいて、アドレスコードを切り替えてよい。また、アドレスコードを切り替えた後、再度、被試験デバイス１０の試験を実行してよい。【００４１】
図４は、試験装置１００の試験方法の一例を概略的に示す。図４は、図３のＳ３０２における試験の手順の一例を概略的に示す。まず、Ｓ４０２において、試験条件が設定される。試験条件としては、電圧、書き込みパターン等を例示できる。そして、Ｓ４０４において、被試験デバイス１０に試験データを入力する。試験データの入力は、波形整形部１４６が、被試験デバイス１０に印加信号を書き込むことで実行できる。次に、Ｓ４０６において、論理比較部１４８が、被試験デバイス１０の出力信号を読み込む。Ｓ４０８において、論理比較部１４８が、読み込んだ出力信号と、パターン発生部１４２から供給された期待値信号とを比較する。Ｓ４１０において、論理比較部１４８が、出力信号と期待値信号とが一致しない場合に、フェイルデータを出力して、フェイルメモリ１５２に供給する。これにより、Ｓ３０２における試験は終了する。【００４２】
図５は、試験装置１００のタイムチャートの一例を概略的に示す。図５では、試験条件を変えて、試験５０１、試験５０２および試験５０３を実行する場合を例として、試験装置１００の不良救済解析シーケンスを説明する。図５の縦軸は、試験装置１００の試験工程の一例を示す。また、図５の横軸は、時間の経過を示す。同図に示すとおり、試験は、条件設定段階（図４のＳ４０２）、データ入力段階（図４のＳ４０４）、試験格納段階（図３のＳ３０４）、転送段階（図３のＳ３０６）、解析段階（図３のＳ３０８）の順に実行される。そして、試験条件が変更されて、上記工程が順に繰り返される。【００４３】
図５において、工程５１１は、試験５０１の条件設定段階を表す。工程５１２は、試験５０１のデータ入力段階を表す。工程５１３は、試験５０１の試験格納段階を表す。工程５１４は、試験５０１の転送段階を表す。工程５１５は、試験５０１の解析段階を表す。同様に、工程５２１、工程５２２、工程５２３、工程５２４、工程５２５は、それぞれ、試験５０２の条件設定段階、データ入力段階、試験格納段階、転送段階、解析段階を表す。工程５３１、工程５３２、工程５３３、工程５３４、工程５３５は、それぞれ、試験５０３の条件設定段階、データ入力段階、試験格納段階、転送段階、解析段階を表す。【００４４】
図５に示すとおり、本実施形態においては、試験５０１の試験格納段階が終了すると、試験５０１の転送段階が開始されるとともに、試験５０２の条件設定段階が開始される。即ち、データ入力段階および試験格納段階が終了した段階で、次の試験サイクルが開始されるとともに、次の試験サイクルのデータ入力段階および試験格納段階と、現在の試験サイクルの転送段階および解析段階とが多重化される。これにより、条件設定段階およびデータ入力段階においては、論理比較部１４８からフェイルメモリ１５２にフェイルデータが供給されないことを利用して、試験のスループットを向上させることができる。このとき、試験５０２のデータ入力段階が終了する前に、試験５０１の転送段階が終了することが好ましい。【００４５】
即ち、フェイルメモリ１５２は、論理比較部１４８から供給されるフェイルデータの読み込みと、バッファメモリ１５４へのフェイルデータの読み出しとを同時に実行することはできない。ここで、データ入力段階と転送段階とで、処理するデータは同一なので、転送段階は、データ入力段階と比較して短時間で処理が終了する。また、被試験デバイスの大容量化に伴い、フェイルデータの転送時間が長くなったとしても、試験のスループットに影響を与えることがない。そこで、上記構成を採用することにより、転送段階における、試験実行部１４０の待機時間を低減できる。これにより、試験のスループットを向上させることができる。【００４６】
なお、フェイルメモリ１５２からバッファメモリ１５４に、試験結果をバースト転送することで、転送段階における処理時間をより短縮できる。これにより、転送段階の処理時間を、より確実に、データ入力段階の処理時間より短くすることができる。また、フェイルメモリにインターリーブ技術が適用されるメモリを用いているので、試験格納段階における処理時間も短縮できる。【００４７】
以上の記載より、被試験デバイスに試験データを入力するデータ入力段階、被試験デバイスからの出力に基づき被試験デバイスを試験するとともに試験結果をフェイルメモリに格納する試験格納段階、フェイルメモリに格納された試験結果をバッファメモリに転送する転送段階、および、バッファメモリに格納された試験結果を解析する解析段階、を順に繰り返す被試験デバイスの試験方法が開示される。上記試験方法においては、データ入力段階および試験格納段階が終了した段階で、次の試験サイクルが開始されるとともに、次の試験サイクルのデータ入力段階および試験格納段階と、転送段階および解析段階とが、多重化される。【００４８】
図６は、本発明の他の実施形態に係る試験装置６００の構成の一例を概略的に示す。試験装置６００は、パターン発生部１４２の代わりにパターン発生部６４２を備える。また、選択部１５６の代わりに選択部６５６を備える。さらに、メモリリペア解析部１２０の代わりにメモリリペア解析部６２０を備える。上記相違点を除いて、試験装置６００は、試験装置１００と同様の構成を備える。【００４９】
パターン発生部６４２は、切り替え信号を生成して選択部６５６に供給する点で、パターン発生部１４２と相違する。上記相違点を除いて、パターン発生部６４２は、パターン発生部１４２と同様の構成を備える。切り替え信号は、選択部６５６が、アドレス信号として、第１制御信号と第２制御信号の何れを選択すべきかを規定する。【００５０】
切り替え信号は、選択部６５６が、アドレス信号として、第１制御信号を選択すべきことを規定してよい。このとき、パターン発生部６４２は、データ入力段階が終了する直前に、切り替え信号を生成して、選択部６５６に供給してよい。切り替え信号は、選択部６５６が、アドレス信号として、第２制御信号を選択すべきことを規定してよい。このとき、パターン発生部６４２は、転送段階が開始される直前に、切り替え信号を生成して、選択部６５６に供給してよい。【００５１】
選択部６５６は、パターン発生部６４２から供給された切り替え信号により制御される点で、選択部１５６と相違する。上記相違点を除いて、選択部６５６は、選択部１５６と同様の構成を備える。選択部６５６は、切り替え信号が供給された場合に、アドレス信号として第１制御信号を選択してよい。選択部６５６は、条件設定段階において初期化され、アドレス信号として第２制御信号を選択してよい。【００５２】
メモリリペア解析部６２０は、ビジー信号を選択部６５６に供給しない点で、メモリリペア解析部１２０と相違する。上記相違点を除いて、メモリリペア解析部６２０は、メモリリペア解析部１２０と同様の構成を備える。【００５３】
図７は、試験装置６００のタイムチャートの一例を概略的に示す。図７では、試験条件を変えて、試験５０１、試験５０２および試験５０３を実行する場合を例として、試験装置６００の不良救済解析シーケンスを説明する。試験装置６００の不良救済解析シーケンスは、切り替え信号のタイムチャートを有する点で、試験装置１００の不良救済解析シーケンスと相違する。上記相違点を除いて、試験装置６００の不良救済解析シーケンスは、試験装置１００の不良救済解析シーケンスと同様のタイムチャートを有する。図７に示すとおり、工程５１２の最後に、切り替え信号７０１が生成される。同様に、工程５２２および工程５３２の最後に、切り替え信号７０２および切り替え信号７０３が、それぞれ生成される。【００５４】
図７に示すとおり、本実施形態では、選択部６５６は、工程５１１において初期化される。これにより、選択部６５６は、アドレス信号として第２制御信号を選択する。パターン発生部６４２は、工程５１２が終了する直前に、切り替え信号７０１を生成して、選択部６５６に供給する。これにより、選択部６５６は、アドレス信号として第１制御信号を選択する。本実施形態では、工程５１４と工程５２１とが多重化されている。工程５２１において、選択部６５６が初期化されるので、工程５１４において、選択部６５６は、アドレス信号として第２制御信号を選択する。これにより、選択部６５６は、第１制御信号と第２制御信号とを切り替えることができる。【００５５】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
【産業上の利用可能性】
【００５６】
上記説明から明らかなように、上記の試験装置によれば、試験のスループットの向上を図ることができる。
【図１】
2010013306.tif 000003
【図２】
2010013306.tif 000004
【図３】
2010013306.tif 000005
【図４】
2010013306.tif 000006
【図５】
2010013306.tif 000007
【図６】
2010013306.tif 000008
【図７】
2010013306.tif 000009
【国際調査報告】
2010013306.tif 000010
2010013306.tif 000011
2010013306.tif 000012
2010013306.tif 000013