(57)【要約】  クロックドメイン毎に、試験信号の位相を略同期させる試験装置、試験方法を提供する。複数のクロックドメインを有する被試験デバイスを試験する試験装置であって、前記被試験デバイスの動作周期に応じた試験周期を定めるレート信号を発生する周期発生器と、試験パターンを発生するパターン発生器と、前記複数のクロックドメインごとに、前記クロックドインに含まれる前記被試験デバイスの何れかの端子から取得した当該クロックドメインにおける動作クロック信号を入力し、前記レート信号を基準とした前記クロックドメインごとの動作クロック信号の位相差を検出する、前記クロックドメインごとの位相比較部と、前記クロックドメインごとの位相差に応じて、前記試験パターンに基づく試験信号を成形し、前記クロックドメインごとの動作クロック信号と略同期させる、前記クロックドメインごとの波形成形部とを備える。
2010026765.tif 000002
【特許請求の範囲】
【請求項１】
複数のクロックドメインを有する被試験デバイスを試験する試験装置であって、
前記被試験デバイスの動作周期に応じた試験周期を定めるレート信号を発生する周期発生器と、
試験パターンを発生するパターン発生器と、
前記複数のクロックドメインごとに、前記複数のクロックドメインのそれぞれに含まれる前記被試験デバイスの何れかの端子から取得した当該クロックドメインにおける動作クロック信号を入力し、前記レート信号を基準とした前記クロックドメインごとの動作クロック信号の位相差を検出する、前記クロックドメインごとの位相比較部と、
前記クロックドメインごとの位相差に応じて、前記試験パターンに基づく試験信号を成形し、前記クロックドメインごとの動作クロック信号と略同期させる、前記クロックドメインごとの波形成形部と
を備える試験装置。
【請求項２】
前記クロックドメインごとの、前記位相比較部及び前記波形成形部の動作を有効化する有効情報または前記動作を無効化する無効情報を、アドレスに関連付けて格納する制御テーブル、をさらに備え、
前記アドレスを、前記試験信号を成形する試験プログラムにより指定することによって前記位相比較部または前記波形成形部の動作を動的に制御する
請求項１に記載の試験装置。
【請求項３】
前記アドレスを格納するアドレスポインタをさらに備え、
前記試験プログラムで指定する制御コマンドによって前記アドレスポインタのポイント値をインクリメントまたはデクリメントし、前記位相比較部または前記波形成形部の動作を動的に制御する
請求項２に記載の試験装置。
【請求項４】
前記波形成形部における遅延量を格納する遅延量格納部をさらに備え、
前記波形成形部は、前記遅延量格納部に格納された遅延量の遅延操作を１回または複数回繰り返すことにより、前記位相差に応じて前記試験信号を成形する
請求項３に記載の試験装置。
【請求項５】
遅延された前記クロックドメインごとの試験信号を前記被試験デバイスへ供給する、前記クロックドメインごとの試験信号出力部を備え、
前記制御テーブルは、前記クロックドメインごとの、前記試験信号出力部の動作を有効化する有効情報または前記動作を無効化する無効情報を、前記アドレスに関連付けてさらに格納する
請求項４に記載の試験装置。
【請求項６】
前記制御テーブルを有効にするテーブル有効情報または前記制御テーブルを無効にするテーブル無効情報を、アドレスに関連付けて格納する第２制御テーブル、をさらに備え、
前記第２制御テーブルに格納されているテーブル有効情報に対応するアドレスにおいて、前記制御テーブルの何れもが有効情報を格納する場合、又は前記制御テーブルの何れかが有効情報を格納する場合に、前記位相比較部または前記波形成形部の動作を有効化する
請求項２から請求項５までの何れか一項に記載の試験装置。
【請求項７】
複数のクロックドメインを有する被試験デバイスを試験する試験方法であって、
前記被試験デバイスの動作周期に応じた試験周期を定めるレート信号を発生する周期発生段階と、
試験パターンを発生するパターン発生段階と、
前記複数のクロックドメインごとに、前記複数のクロックドメインのそれぞれに含まれる前記被試験デバイスの何れかの端子から取得した当該クロックドメインにおける動作クロック信号を入力し、前記レート信号を基準とした前記クロックドメインごとの動作クロック信号の位相差を検出する、前記クロックドメインごとの位相比較段階と、
前記クロックドメインごとの位相差に応じて、前記試験パターンに基づく試験信号を成形し、前記クロックドメインごとの動作クロック信号と略同期させる、前記クロックドメインごとの波形成形段階と
を備える試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置、及び試験方法に関する。本発明は、特に、被試験デバイスに対して供給する試験信号のタイミングを調整する試験装置、及び試験方法に関する。本出願は、下記の日本出願に関連し、下記の日本出願からの優先権を主張する出願である。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
特願２００８−２２９００９    出願日  ２００８年９月５日
【背景技術】
【０００２】
試験装置は、被試験デバイスに対して動作クロック信号を入力し、被試験デバイスをその動作クロック信号によって動作させている。即ち、試験装置と被試験デバイスとの間で動作クロック信号は同期しており、試験装置はその動作クロック信号に基づいて被試験デバイスに試験信号を供給でき、また、試験装置はその動作クロック信号に基づいて被試験デバイスから出力信号を取得できる。
【特許文献１】特開平６−１８８６３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
被試験デバイスの種類によっては、独自の発振回路によって動作クロック信号を発生させ、試験装置とは独立に動作する場合がある。このような被試験デバイスと試験装置との間では動作クロック信号は同期せず、試験装置は被試験デバイスに試験信号を供給できず、また、試験装置は被試験デバイスから出力信号を取得できない場合がある。【０００４】
参考技術として、特許文献１では、メモリに格納された値によって分周器を制御することにより信号波形を整形する技術が提案されている。この技術によれば、メモリが一周期分のデータを記憶しておけばよいので、波形整形に必要なメモリの容量を削減できる。しかしながら、この文献は、波形整形の一手法を示したに過ぎず、波形整形を応用してどのように信号を同期させることができるかについては言及していない。【０００５】
また、被試験デバイスが複数のクロックドメインを有する場合は、クロックドメイン毎に、試験信号の位相を略同期させることはできなかった。【０００６】
そこで本発明の１つの側面においては、上記の課題を解決することのできる試験装置、及び試験方法を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の第１の形態においては、複数のクロックドメインを有する被試験デバイスを試験する試験装置であって、前記被試験デバイスの動作周期に応じた試験周期を定めるレート信号を発生する周期発生器と、試験パターンを発生するパターン発生器と、前記複数のクロックドメインごとに、複数のクロックドメインのそれぞれに含まれる前記被試験デバイスの何れかの端子から取得した当該クロックドメインにおける動作クロック信号を入力し、前記レート信号を基準とした前記クロックドメインごとの動作クロック信号の位相差を検出する、前記クロックドメインごとの位相比較部と、前記クロックドメインごとの位相差に応じて、前記試験パターンに基づく試験信号を成形し、前記クロックドメインごとの動作クロック信号と略同期させる、前記クロックドメインごとの波形成形部とを備える。【０００８】
前記クロックドメインごとの、前記位相比較部及び前記波形成形部の動作を有効化する有効情報または前記動作を無効化する無効情報を、アドレスに関連付けて格納する制御テーブル、をさらに備えてよく、前記アドレスを、前記試験信号を成形する試験プログラムにより指定することによって前記位相比較部または前記波形成形部の動作を動的に制御してよい。【０００９】
前記アドレスを格納するアドレスポインタをさらに備えてよく、前記試験プログラムで指定する制御コマンドによって前記アドレスポインタのポイント値をインクリメントまたはデクリメントし、前記位相比較部または前記波形成形部の動作を動的に制御してよい。【００１０】
前記波形成形部における遅延量を格納する遅延量格納部をさらに備えてよく、前記波形成形部は、前記遅延量格納部に格納された遅延量の遅延操作を１回または複数回繰り返すことにより、前記位相差に応じて前記試験信号を成形してよい。【００１１】
前記制御テーブルを有効にするテーブル有効情報または前記制御テーブルを無効にするテーブル無効情報を、アドレスに関連付けて格納する第２制御テーブル、をさらに備えてよく、前記第２制御テーブルに格納されているテーブル有効情報に対応するアドレスにおいて、前記制御テーブルの何れもが有効情報を格納する場合、又は前記制御テーブルの何れかが有効情報を格納する場合に、前記位相比較部または前記波形成形部の動作を有効化してよい。【００１２】
遅延された前記クロックドメインごとの試験信号を前記被試験デバイスへ供給する、前記クロックドメインごとの試験信号出力部を備えてよく、前記制御テーブルは、前記クロックドメインごとの、前記試験信号出力部の動作を有効化する有効情報または前記動作を無効化する無効情報を、前記アドレスに関連付けてさらに格納してよい。【００１３】
上記課題を解決するために、本発明の第２の形態においては、複数のクロックドメインを有する被試験デバイスを試験する試験方法であって、前記被試験デバイスの動作周期に応じた試験周期を定めるレート信号を発生する周期発生段階と、試験パターンを発生するパターン発生段階と、前記複数のクロックドメインごとに、複数のクロックドメインのそれぞれに含まれる前記被試験デバイスの何れかの端子から取得した当該クロックドメインにおける動作クロック信号を入力し、前記レート信号を基準とした前記クロックドメインごとの動作クロック信号の位相差を検出する、前記クロックドメインごとの位相比較段階と、前記クロックドメインごとの位相差に応じて、前記試験パターンに基づく試験信号を成形し、前記クロックドメインごとの動作クロック信号と略同期させる、前記クロックドメインごとの波形成形段階とを備える。【００１４】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１５】
【図１】試験装置１００の全体構成を示す。
【図２】第１コンパレータ１０４−１〜４、及び第２コンパレータ１０５−１〜４の構成の一例を示す。
【図３】波形成形部１０３−１〜４の構成を示す。
【図４】制御テーブルの一例を示す。
【図５】試験装置１００の動作の一例を示すタイミングチャートを示す。
【図６】制御部１０７に与えられる試験プログラムに含まれる命令群の一例を示す。
【図７】変形例における第２制御テーブルの一例を示す。
【図８】変形例における制御テーブルの様子の一例を示す。
【発明を実施するための最良の形態】
【００１６】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。【００１７】
図１は、試験装置１００の全体構成を示す。試験装置１００は、被試験デバイス（以下、ＤＵＴという）２００の各クロックドメインの動作クロック信号と、試験装置１００から発生されるレート信号との位相差とを検出して、ＤＵＴ（Device Under Test）２００の各クロックドメインに入力する試験信号を、その位相差によって遅延させることにより、被試験デバイスを適切に試験することを目的とする。これにより、被試験デバイスが独自の発振回路を複数有している場合であっても、電子デバイスを適切に試験できる。【００１８】
試験装置１００は、タイミング発生器１０１と、パターン発生器１０２と、波形成形部１０３と、第１コンパレータ１０４と、第２コンパレータ１０５と、判定部１０６と、制御部１０７と、周期発生器１０８とを備える。ＤＵＴ２００は、複数の異なる動作クロック信号を独自に発生する。また、ＤＵＴ２００は、異なる動作クロック信号毎にそれぞれ動作するクロックドメインを有する。なお、各々のクロックドメインが外部からそれぞれ動作クロック信号を取得して、各々のクロックドメインが取得した動作クロック信号に基づいて動作してもよい。【００１９】
タイミング発生器１０１は、試験装置１００を動作させるためのタイミング信号を生成する。例えば、タイミング発生器１０１は、パターン発生器１０２から、電子デバイスに試験パターンを供給するタイミングを示すテストセット信号を受け取る。そして、タイミング発生器１０１はＤＵＴ２００に試験パターンを供給するタイミングを示す信号を波形成形部１０３に供給する。パターン発生器１０２は、ＤＵＴ２００を試験するための試験パターンを生成する。パターン発生器１０２は生成した試験パターンを波形成形部１０３に供給する。【００２０】
波形成形部１０３は、タイミング発生器１０１から受け取った試験パターンを、タイミング発生器１０１から受け取ったタイミング信号に応じて所定の波形の試験信号を成形する。波形成形部１０３は、成形した試験信号をＤＵＴ２００に供給する。第１コンパレータ１０４は、第１ストローブ信号が指示するタイミングでＤＵＴ２００が出力する動作クロック信号ＤＱＳを検出する。第１コンパレータ１０４は検出した動作クロック信号ＤＱＳを判定部１０６に出力する。また、第２コンパレータ１０５は、第２ストローブ信号が指示するタイミングで、与えられた試験パターンに応じてＤＵＴ２００が出力するデータ信号ＤＱを検出する。第２コンパレータ１０５は、取得したデータ信号ＤＱを判定部１０６に出力する。ストローブ信号は、レート信号に対して、ある相対位相を有するタイミングを示す信号を有する。【００２１】
試験装置１００は、複数の波形成形部１０３、第１コンパレータ、及び第２コンパレータを有する。波形成形部１０３−１〜４、第１コンパレータ１０４−１〜４、第２コンパレータ１０５−１〜４のそれぞれは、ＤＵＴ２００のクロックドメインにそれぞれ対応付けられている。ここでは、波形成形部１０３−１、第１コンパレータ１０４−１、及び第２コンパレータ１０５−１は、第１クロックドメインに対応付けられているとする。また、波形成形部１０３−２、第１コンパレータ１０４−２、及び第２コンパレータ１０５−２は、第２クロックドメインに対応付けられているとする。また、波形成形部１０３−３、第１コンパレータ１０４−３、及び第２コンパレータ１０５−３は、第３クロックドメインに対応付けられているとする。また、波形成形部１０３−４、第１コンパレータ１０４−４、及び第２コンパレータ１０５−４は、第４クロックドメインに対応付けられているとする。【００２２】
それぞれの波形成形部１０３−１〜４は、対応するクロックドメインに成形した試験信号をそれぞれ供給する。例えば、波形成形部１０３−２は成形した試験信号を第２クロックドメインに供給する。ＤＵＴ２００の各クロックドメインは、与えられた試験信号に応じて出力データＤＱを出力する。ここで、第１クロックドメインの動作クロック信号をＤＱＳ１、出力データをＤＱ１とする。また、第２クロックドメインの動作クロック信号をＤＱＳ２、出力データをＤＱ２とする。また、第３クロックドメインの動作クロック信号をＤＱＳ３、出力データをＤＱ３とする。また、第４クロックドメインの動作クロック信号をＤＱＳ４、出力データをＤＱ４とする。【００２３】
各第１コンパレータ１０４−１〜４は、第１ストローブ信号が指示するタイミングで、対応するＤＵＴ２００のクロックドメインの端子が出力する動作クロック信号ＤＱＳを検出する。例えば、第１コンパレータ１０４−３は、第１ストローブ信号が指示するタイミングで、第３クロックドメインが出力する動作クロック信号ＤＱＳ３を検出する。各第２コンパレータ１０５−１〜４は、与えられた試験信号に応じて、対応するＤＵＴ２００のクロックドメインが出力するデータ信号ＤＱを第２ストローブ信号が指示するタイミングで検出する。例えば、第２コンパレータ１０５−１は、第２ストローブ信号が指示するタイミングで、第１クロックドメインに与えられた試験信号に応じて第１クロックドメインが出力するデータ信号ＤＱ１を検出する。第１コンパレータ１０４毎に、第１ストローブ信号の位相は異なってもよい。また、第２コンパレータ１０５毎に、第２ストローブ信号の位相は異なってもよい。【００２４】
判定部１０６は、第１コンパレータ１０４、第２コンパレータ１０５が検出する出力信号の論理値に基づいてＤＵＴ２００の良否を判定する。例えば、判定部１０６は、データ信号ＤＱの論理値と、期待される論理値とを比較することによりＤＵＴ２００の良否を判定するようにしてもよい。また、判定部１０６は、第１コンパレータ１０４及び第２コンパレータ１０５が検出する論理値の遷移タイミングの差異に基づいて、動作クロック信号ＤＱＳ及びデータ信号ＤＱの位相差を検出してよい。判定部１０６は、当該位相差が所定の範囲内であるか否かにより、ＤＵＴ２００の良否を判定してもよい。【００２５】
判定部１０６は、第１コンパレータ１０４−１〜４が検出する出力信号の論理値に基づいて、対応するＤＵＴ２００のクロックドメインの良否を判定してもよい。また、判定部１０６は、第１コンパレータ１０４−１〜４及び第２コンパレータ１０５−１〜４が検出する論理値の遷移タイミングの差異に基づいて、各クロックドメインの動作クロック信号ＤＱＳ及びデータ信号ＤＱの位相差を検出してもよい。判定部１０６は、当該位相差が所定の範囲にあるか否かにより、各クロックドメインの良否を判定してもよい。【００２６】
また、判定部１０６は、第１コンパレータ１０４が検出する動作クロック信号ＤＱＳの論理値と、所定の期待値とを比較することにより、位相が一致したか否かを判定する。判定部１０６は、判定結果を制御部１０７に出力する。【００２７】
制御部１０７は、試験装置１００によるＤＵＴ２００の試験を制御する。周期発生器１０８は、基準クロックを試験装置１００の各部に供給する。周期発生器１０８は、ＤＵＴ２００の動作周期に応じた試験周期を定めるレート信号を発生する。周期発生器１０８は発生した試験周期を試験装置１００の各部に供給する。【００２８】
図２は、図１に示した第１コンパレータ１０４−１〜４、及び第２コンパレータ１０５−１〜４の構成の一例を判定部１０６の構成例とともに示す。第１コンパレータ１０４−１〜４、及び第２コンパレータ１０５−１〜４は同一の構成を有してよい。第１コンパレータ１０４−１〜４、第２コンパレータ１０５−１〜４を総称してコンパレータと呼ぶ。【００２９】
コンパレータは、タイミング比較器１１１、ストローブ生成部１１２を有する。タイミング比較器１１１は、ＤＵＴ２００のクロックドメインの出力信号（ＤＱ、又はＤＱＳ）の論理値を、与えられるストローブ信号（第１ストローブ信号、又は第２ストローブ信号）に応じて検出する。タイミング比較器１１１は、検出した論理値を判定部１０６に出力する。判定部１０６は、論理比較器１３５および論理積回路１３６を有し、タイミング比較器１１１が検出した論理値は論理比較器１３５で期待値と比較される。論理比較器１３５の比較結果、すなわち試験の合否結果は、論理積回路１３６に入力され、制御部１０７からの制御信号がＨ論理のときに論理積回路１３６から出力される。【００３０】
ストローブ生成部１１２は、分解能設定部１２１、ストローブシフト部１２２、リニアライズメモリ１２３、遅延素子１２４を有する。分解能設定部１２１は、ストローブ信号の位相をレート信号のサイクル毎に順次変化させるときの、サイクル毎の変化単位量を示す分解能ａを格納する。また、ストローブ生成部１１２は、タイミング発生器１０１から、レート信号に対して相対位相の初期値を示すタイミング信号Ｔが与えられる。タイミング発生器１０１から与えられるタイミング信号Ｔの相対位相、及び分解能ａは、利用者によって予め設定されてよい。たとえば、利用者から提供される試験プログラムに応じて、制御部１０７が設定してよい。また、このタイミング信号Ｔは、コンパレータ毎に異なるようにしてもよい。また、このタイミング信号Ｔは、第１コンパレータ１０４と第２コンパレータ１０５とで異なるようにしてもよい。【００３１】
ストローブシフト部１２２は、論理積回路１３１、シフト加算部１３２、データ記憶部１３３、及びオフセット加算部１３４を有する。論理積回路１３１は、分解能設定部１２１から与えられる分解能ａと、制御信号との論理積を出力する。分解能設定部１２１は、Ｈ論理の制御信号が与えられている間、分解能ａを出力する。また、分解能設定部１２１は、Ｌ論理の制御信号が与えられると、分解能ａを出力しない。【００３２】
シフト加算部１３２は、論理積回路１３１が通過させた分解能ａ、及びデータ記憶部１３３が出力するデータのデータ値を加算して出力する。データ記憶部１３３は、シフト加算部１３２が出力したデータを記憶して出力する。つまり、論理積回路１３１にＨ論理の制御信号が与えられている間、シフト加算部１３２が出力するデータの値は、ａ、２ａ、３ａ、・・・、のように分解能ａずつ増加する。また、シフト加算部１３２は、レート信号と同期して、データ記憶部１３３が出力するデータに、分解能ａを加算して出力してよい。制御部１０７は、第１ストローブ信号と、動作クロック信号ＤＱＳの位相が略一致するまで、Ｈ論理の制御信号を論理積回路１３１に与える。また、制御部１０７は、第１ストローブ信号と、動作クロック信号ＤＱＳの位相が略一致した場合に、制御信号の論理値をＬ論理に遷移させる。【００３３】
オフセット加算部１３４は、データ記憶部１３３が出力するデータ値と、タイミング信号Ｔのデータ値とを加算して、リニアライズメモリ１２３に出力する。ストローブシフト部１２２が出力するデータ値を遅延設定データと呼ぶ。リニアライズメモリ１２３は、ストローブシフト部１２２から与えられる遅延設定データに応じた制御信号を遅延素子１２４に供給する。リニアライズメモリ１２３は、それぞれの遅延設定データと、遅延素子１２４に与えるべき制御信号とを対応付けたテーブルを格納してもよい。例えば、リニアライズメモリ１２３は、それぞれの遅延設定データが示す遅延量と、遅延素子１２４が実際に生成する遅延量とが一致するように、制御信号を遅延設定データに対応付ける。遅延素子１２４は、周期発生器１０８から与えられるレート信号を、与えられる制御信号に応じた遅延量で遅延させて、ストローブ信号（第１ストローブ信号、又は第２ストローブ信号）としてタイミング比較器１１１に出力する。【００３４】
図３は、図１に示した波形成形部１０３−１〜４の構成を示す。波形成形部１０３−１〜４は同一の構成を有してよい。波形成形部１０３−１〜４を略して波形成形部１０３と呼ぶ。波形成形部１０３は、セット側ユニット１４１、リセット側ユニット１４２、及び試験信号供給部１４３を有する。セット側ユニット１４１は、試験信号を第１の論理値から第２の論理値に変更するタイミングを決定する。一方、リセット側ユニット１４２は、試験信号を第２の論理値から第１の論理値に変更するタイミングを決定する。セット側ユニット１４１は、試験信号をＬ論理からＨ論理に変更するタイミングを決定してよい。リセット側ユニット１４２は、試験信号をＨ論理からＬ論理に変更するタイミングを決定してよい。【００３５】
試験信号供給部１４３は、セット側ユニット１４１から受けた信号に応じて試験信号の論理値を変更する。また、試験信号供給部１４３は、リセット側ユニット１４２から受けた信号に応じて試験信号の論理値を変更する。この結果、試験信号供給部１４３は、パターン発生器１０２により入力されたパターン信号を、レート信号との位相差に応じたタイミングで出力する。【００３６】
セット側ユニット１４１は、論理積回路１５２とドライバタイミング生成部１５１を有する。ドライバタイミング生成部１５１は、ドライバタイミングを生成する。また、ドライバタイミングは、レート信号に対して相対位相を有するタイミングを有する。ドライバタイミング生成部１５１は、図２で説明したストローブ生成部１１２と同一の構成を有してよい。ドライバタイミング生成部１５１には、タイミング発生器１０１から、レート信号に対して有するべき相対位相の初期値を示すタイミング信号Ｔが与えられる。ドライバタイミング生成部１５１は、分解能設定部１２１、ストローブシフト部１２２、リニアライズメモリ１２３、及び遅延素子１２４を有する。【００３７】
分解能設定部１２１は、ドライバタイミングの位相をレート信号のサイクル毎に順次変化させるときの、サイクル毎の単位変化量を示す分解能ａを格納する。タイミング発生器１０１から与えられるタイミング信号Ｔのレート信号に対する相対位相、及び分解能ａは、利用者により予め設定されてよい。例えば、利用者から提供されるプログラムに応じて、制御部１０７が設定してもよい。また、第１コンパレータ１０４−１〜４、第２コンパレータ１０５−１〜４、及び波形成形部１０３−１〜４に設定される分解能ａはクロックドメインごとに異なってよい。【００３８】
ストローブシフト部１２２は、図２に示したストローブシフト部１２２と同一の構成を有してよい。ストローブシフト部１２２は、論理積回路１３１、シフト加算部１３２、データ記憶部１３３、及びオフセット加算部１３４を有する。論理積回路１３１は、分解能設定部１２１から与えられる分解能ａと、制御信号との論理積を出力する。【００３９】
シフト加算部１３２は、論理積回路１３１が通過させた分解能ａ、及びデータ記憶部１３３が出力するデータのデータ値を加算して出力する。データ記憶部１３３は、シフト加算部１３２が出力したデータを記憶して出力する。つまり、論理積回路１３１にＨ論理の制御信号が与えられている間、シフト加算部１３２が出力するデータの値は、ａ、２ａ、３ａ、・・・、のように分解能ａずつ増加する。このように、分解能設定部１２１に格納された遅延量の遅延操作を１回または複数回繰り返すことにより、前記位相差に応じてドライバタイミング、試験信号が成形されることになる。この遅延操作は、第１ストローブ信号による遅延量の設定操作を含んでもよい。つまり、第１ストローブ信号が遅延された量によって決まってよい。また、シフト加算部１３２は、レート信号と同期して、データ記憶部１３３が出力するデータに、分解能ａを加算して出力してよい。制御部１０７は、第１ストローブ信号と、動作クロック信号ＤＱＳの位相が略一致するまで、Ｈ論理の制御信号を論理積回路１３１に与える。また、制御部１０７は、第１ストローブ信号と、動作クロック信号ＤＱＳの位相が略一致した場合に、制御信号の論理値をＬ論理に遷移させる。【００４０】
オフセット加算部１３４は、データ記憶部１３３が出力するデータ値と、タイミング信号Ｔのデータ値とを加算して、リニアライズメモリ１２３に出力する。ストローブシフト部１２２が出力するデータ値を遅延設定データと呼ぶ。リニアライズメモリ１２３は、ストローブシフト部１２２から与えられる遅延設定データに応じた制御信号を遅延素子１２４に供給する。リニアライズメモリ１２３は、それぞれの遅延設定データと、遅延素子１２４に与えるべき制御信号とを対応付けたテーブルを格納してもよい。例えば、リニアライズメモリ１２３は、それぞれの遅延設定データが示す遅延量と、遅延素子１２４が実際に生成する遅延量とが一致するように、制御信号を遅延設定データに対応付ける。【００４１】
遅延素子１２４には、論理積回路１５２によって出力されるパターン信号と基準クロックとの論理積が入力される。遅延素子１２４は、論理積回路１５２から出力される信号を、リニアライズメモリ１２３から与えられる制御信号に応じた遅延量で遅延させて、試験信号供給部１４３のセット側端子に出力する。この遅延素子１２４から出力されるタイミングをドライバタイミングとする。このドライバタイミングによって試験信号の位相が決まる。なお、リセット側ユニット１４２は、試験信号供給部１４３のリセット側端子に出力することの他は、セット側ユニット１４１と略同一の構成を有するので説明を省略する。【００４２】
図１に戻り、制御部１０７は、クロックドメイン毎に、各クロックドメインと、クロックドメインのそれぞれに対応する第１コンパレータ１０４、第２コンパレータ１０５、及び波形成形部１０３とを同期させるように制御する。【００４３】
制御部１０７は、あるクロックドメインに対応する第１コンパレータ１０４、第２コンパレータ１０５、及び波形成形部１０３のそれぞれの論理積回路１３１にＨ論理の制御信号を送ることにより、該あるクロックドメインに対応する第１コンパレータ１０４、第２コンパレータ１０５、及び波形成形部１０３のそれぞれのデータ記憶部１３３のデータ値をａ、２ａ、３ａというように増やしていく。そして、該第１コンパレータ１０４の第１ストローブ信号と動作クロック信号ＤＱＳが一致したと判断されると、該第１コンパレータ１０４、第２コンパレータ１０５、及び波形成形部１０３のそれぞれの論理積回路１３１にＬ論理の制御信号を送る。これにより、対応するクロックドメインに合わせて、第１コンパレータ１０４の第１ストローブ、第２コンパレータ１０５の第２ストローブ、波形成形部１０３のドライバタイミングの位相を調整することができる。また、波形成形部１０３は、対応するクロックドメインの動作クロックに略同期した試験信号を成形することができる。また、クロックドメインに合わせて、試験信号の位相を調整することができる。【００４４】
制御部１０７は、各第１コンパレータ１０４の第１ストローブ信号の位相、各第２コンパレータ１０５の第２ストローブ信号の位相、及び各波形成形部１０３のドライバタイミングの位相を、各クロックドメイン毎に調整する。以下、各クロックドメイン毎の位相調整を説明する。【００４５】
制御部１０７は、制御テーブルを有する。制御テーブルは、クロックドメインごとの第１コンパレータ１０４、第２コンパレータ１０５、波形成形部１０３および判定部１０６の動作を有効化する有効情報、動作を無効化する無効情報を、アドレスに関連付けて格納する。【００４６】
図４は、制御テーブルの一例を示す。制御テーブルには、第１クロックドメイン、第２クロックドメイン、第３クロックドメイン、及び第４クロックドメインのコンパレータイネーブル及びエッジシフトイネーブルに、イネーブル情報（有効情報）又はディセーブル情報（無効情報）がアドレス毎に記録されている。コンパレータイネーブルにイネーブル情報が記録されている場合は、制御部１０７は、イネーブル情報が記録されているクロックドメインの判定部１０６の論理積回路１３６にＨ論理の制御信号を出力する。これにより、判定部１０６は論理比較器１３５の比較結果を出力する。また、コンパレータイネーブルにディセーブル情報が記録されている場合は、制御部１０７は、ディセーブル情報が記録されているクロックドメインの判定部１０６の論理積回路１３６にＬ論理の制御信号を出力する。これにより、判定部１０６は論理比較器１３５の比較結果を出力しない。【００４７】
また、エッジシフトイネーブルにイネーブル情報が記録されている場合は、制御部１０７は、イネーブル情報が記録されているクロックドメインの波形成形部１０３の論理積回路１３１にＨ論理の制御信号を出力する。これにより、論理積回路１３１は、分解能設定部１２１に記録されている分解能ａをレート信号の各サイクル毎に出力する。また、コンパレータイネーブルにディセーブル情報が記録されている場合は、制御部１０７は、ディセーブル情報が記録されているクロックドメインの波形成形部１０３の論理積回路１３１にＬ論理の制御信号を出力する。これにより、論理積回路１３１は分解能を出力しない。イネーブル情報（有効情報）、ディセーブル情報（無効情報）は、第１コンパレータ１０４、第２コンパレータ１０５、波形成形部１０３の一部を有効化、無効化する情報を含む。つまり、イネーブル情報、ディセーブル情報は論理積回路１３１による分解能ａの出力を有効化、無効化させる情報を含む。また、制御部１０７は、アドレスポインタを有する。アドレスポインタはアドレスを指定する。アドレスポインタはアドレスを格納する。アドレスポインタは格納しているアドレスを指定する。【００４８】
制御部１０７は、アドレスポインタが指定したアドレスに対応する第１クロックドメイン、第２クロックドメイン、第３クロックドメイン、及び第４クロックドメインのそれぞれのコンパレータイネーブル及びエッジシフトイネーブルに記録されている情報を制御テーブルから読み出す。そして、第１コンパレータ１０４−１〜４、第２コンパレータ１０５−１〜４、及び波形成形部１０３−１〜４の論理積回路１３１に制御信号を出力する。【００４９】
例えば、アドレス１が指定された場合は、第１クロックドメインのコンパレータイネーブル及びエッジシフトイネーブルに記録されている情報は共にイネーブルなので、制御部１０７は、第１クロックドメインに対応する第１コンパレータ１０４−１、第２コンパレータ１０５−１、及び波形成形部１０３−１の論理積回路１３１にＨ論理を出力する。また、この場合は、第２〜４クロックドメインのそれぞれのコンパレータイネーブル及びエッジシフトイネーブルに記録されている情報は全てディセーブルなので、制御部１０７は、第２〜４クロックドメインに対応する第１コンパレータ１０４、第２コンパレータ１０５、及び波形成形部１０３の論理積回路１３１にＬ論理を出力する。これにより、指定されたアドレスが１の場合は、第１クロックドメインに合わせて、第１コンパレータ１０４−１の第１ストローブ、第２コンパレータ１０５−１の第２ストローブ、波形成形部１０３−１のドライバタイミングの位相を調整することができる。【００５０】
また、アドレスポインタが指定したアドレスが２の場合は、第２クロックドメインのコンパレータイネーブル及びエッジシフトイネーブルに記録されている情報だけがイネーブルなので、制御部１０７は、クロックドメイン２に対応する第１コンパレータ１０４−２、第２コンパレータ１０５−２、及び波形成形部１０３−２の論理積回路１３１にＨ論理を出力する。また、この場合は、制御部１０７は、他のクロックドメインに対応する第１コンパレータ１０４、第２コンパレータ１０５、及び波形成形部１０３のそれぞれの論理積回路１３１にＬ論理を出力する。これにより、指定されたアドレスが２の場合は、第２クロックドメインに合わせて、第１コンパレータ１０４−２の第１ストローブ、第２コンパレータ１０５−２の第２ストローブ、波形成形部１０３−２のドライバタイミングの位相を調整することができる。【００５１】
また、アドレスポインタが指定したアドレスが３の場合は、第３クロックドメインのコンパレータイネーブル及びエッジシフトイネーブルに記録されている情報だけがイネーブルなので、制御部１０７は、第３クロックドメインに対応する第１コンパレータ１０４−３、第２コンパレータ１０５−３、及び波形成形部１０３−３の論理積回路１３１にＨ論理を出力する。制御部１０７は、他のクロックドメインに対応する第１コンパレータ１０４、第２コンパレータ１０５、及び波形成形部１０３のそれぞれの論理積回路１３１にＬ論理を出力する。これにより、指定されたアドレスが３の場合は、第３クロックドメインに合わせて、第１コンパレータ１０４−３の第１ストローブ、第２コンパレータ１０５−３の第２ストローブ、波形成形部１０３−３のドライバタイミングの位相を調整することができる。【００５２】
また、アドレスポインタが指定したアドレスが４の場合は、第４クロックドメインのコンパレータイネーブル及びエッジシフトイネーブルに記録されている情報だけがイネーブルなので、制御部１０７は、第４クロックドメインに対応する第１コンパレータ１０４−４、第２コンパレータ１０５−４、及び波形成形部１０３−４の論理積回路１３１にＨ論理を出力する。また、制御部１０７は、他のクロックドメインに対応する第１コンパレータ１０４、第２コンパレータ１０５、及び波形成形部１０３のそれぞれの論理積回路１３１にＬ論理を出力する。これにより、指定されたアドレスが４の場合は、第４クロックドメインに合わせて、第１コンパレータ１０４−４の第１ストローブ、第２コンパレータ１０５−４の第２ストローブ、波形成形部１０３−４のドライバタイミングの位相を調整することができる。このような、処理によりクロックドメイン毎に適切なタイミングを有する試験信号を成形することができる。また、波形成形部１０３は、対応するクロックドメインの動作クロックに略同期した試験信号を成形することができる。【００５３】
また、制御部１０７は、クロックドメイン毎に、クロックドメインに対応する第１ストローブ信号、第２ストローブ信号、及びドライバタイミングを略同一のシフト量でシフトさせることにより、クロックドメイン毎に第１ストローブ信号、第２ストローブ信号、ドライバタイミングのタイミングを適切に設定できる。また、あるクロックドメインに対応する第１コンパレータ１０４の第１ストローブ信号、第２コンパレータ１０５の第２ストローブ信号、及び波形成形部１０３のドライバタイミングをシフトするシフト量と、他のクロックドメインに対応する第１コンパレータ１０４の第１ストローブ信号、第２コンパレータ１０５の第２ストローブ信号、及び波形成形部１０３のドライバタイミングをシフトするシフト量とは異なってもよい。また、ＤＵＴ２００に試験信号を入力する前に、つまり、試験する前に、クロックドメイン毎に、クロックドメインに対応する第１コンパレータ１０４の第１ストローブ信号の位相、第２コンパレータ１０５の第１ストローブ信号の位相、波形成形部１０３のドライバタイミング、試験信号の位相を調整してもよい。【００５４】
前記アドレスを、前記試験信号を成形する試験プログラムにより指定することによって第１コンパレータ１０４、第２コンパレータ１０５、及び波形成形部１０３の動作を動的に制御することができる。前記試験プログラムで指定する制御コマンドによって前記アドレスポインタのポイント値をインクリメントまたはデクリメントして、第１コンパレータ１０４、第２コンパレータ１０５、及び前記波形成形部１０３の動作を動的に制御することができる。【００５５】
図５は、試験装置１００の動作の一例を示すタイミングチャートを示す。レート信号と、あるクロックドメインの動作クロック信号ＤＱＳと、データ信号ＤＱと、当該あるクロックドメインに対応する、第１コンパレータ１０４の第１ストローブ信号と、第２コンパレータ１０５の第２ストローブ信号及び波形成形部１０３のドライバタイミングとのタイミングチャートを示す。動作クロック信号ＤＱＳ及びレート信号は独立に生成されるので、図５に示すように位相差を有する場合がある。【００５６】
試験装置１００は、レート信号の各サイクルにおいて１回サンプリングする。本例においては、第１コンパレータ１０４に対して出力されるタイミング信号Ｔは、レート信号に対する相対位相の初期値としてＴ１（＝０）が設定される。また、第２コンパレータ１０５に対して出力されるタイミング信号Ｔは、レート信号に対する相対位相の初期値としてＴ２が設定される。また、波形成形部１０３に対して出力されるタイミング信号Ｔは、レート信号に対する相対位相の初期値としてＴ３が設定されている。これにより、第１ストローブ信号はレート信号との位相差が０となる。第２ストローブ信号はレート信号との位相差がＴ２となる。また、ドライバタイミングはレート信号との位相差がＴ３となる。【００５７】
制御部１０７は、レート信号の各サイクルにおいて、第１ストローブ信号のレート信号に対する相対位相の設定を順次変化させる。つまり、制御部１０７が第１コンパレータ１０４の論理積回路１３１、第２コンパレータ１０５の論理積回路１３１、波形成形部１０３の論理積回路１３１にＨ論理を入力して、設定変更させる。本例においては、レート信号の各サイクルにおいて、第１ストローブ信号の相対位相の設定をａずつ増加させる。同時に、制御部１０７は、略同一の変化量ａで、第２ストローブ信号及びドライバタイミングの相対位相の設定を変化させる。【００５８】
このとき、第１コンパレータ１０４は、第１ストローブ信号が指示するタイミングで、第１コンパレータ１０４に対応するクロックドメインの動作クロック信号ＤＱＳの論理値を検出する。図５では、レート信号の第１サイクル、及び第２サイクルで論理値Ｌを検出する。また、レート信号の第３サイクルで論理値Ｈを検出する。【００５９】
判定部１０６は、第１コンパレータ１０４が出力した動作クロック信号ＤＱＳの論理値と所定の期待値とを比較することにより、位相が一致したか否かを判定する。ここでは、所定の期待値はＨとする。したがって、判定部１０６は、レート信号の第３サイクル目で、一致すると判定する。制御部１０７は、判定部１０６により一致したと判定されると、第１ストローブ信号、第２ストローブ信号、ドライバタイミングの相対位相の設定変化を停止させる。つまり、制御部１０７が第１コンパレータ１０４の論理積回路１３１、第２コンパレータ１０５の論理積回路１３１、波形成形部１０３の論理積回路１３１にＬ論理を入力して、設定変更を停止させる。【００６０】
このとき、第１コンパレータ１０４のデータ記憶部１３３、第２コンパレータ１０５のデータ記憶部１３３、及び波形成形部１０３のデータ記憶部１３３には、シフトした量としてのデータ値が記憶されている。図５の例では、第１コンパレータ１０４のデータ記憶部１３３、第２コンパレータ１０５のデータ記憶部１３３、及び波形成形部１０３のデータ記憶部１３３には、相対位相２ａが記憶されている状態となるので、波形成形部１０３からＤＵＴ２００のあるクロックドメインに与えられる試験信号は、該あるクロックドメインの動作クロック信号ＤＱＳに対して所定の位相差（Ｔ３）を有することになる。また、第２コンパレータ１０５は、対応する該あるクロックドメインが出力するデータ信号ＤＱをサンプリングする。このとき、第２コンパレータ１０５のストローブ信号は、レート信号に対して相対位相Ｔ２＋２ａを有する。なお、データ信号ＤＱは、動作クロック信号ＤＱＳに同期して出力される信号であってもよい。【００６１】
このように、波形成形部１０３は、ＤＵＴ２００のあるクロックドメインの動作クロック信号ＤＱＳと、レート信号との位相差に基づいて、該あるクロックドメインに対応する波形成形部１０３は試験信号を成形して、該あるクロックドメインごとの動作クロック信号ＤＱと同期させることにより、適正にＤＵＴ２００を試験することができる。また、波形成形部１０３−１〜４は、レート信号を基準としたクロックドメインごとの動作クロック信号の位相差に応じて、試験パターンに基づく試験信号を成形する。また、成形した試験信号は、対応するクロックドメインの動作クロック信号と略同期させた試験信号となる。【００６２】
図６は、制御部１０７に与えられる試験プログラムに含まれる命令群の一例を示す。この試験プログラムの１行目は、クロックドメインの数を１で除算した数を設定する。そして２行目は、アドレスポインタに記録されている値をインクリメントする。初期値として０が記録されているので、インクリメントによりアドレスが１となる。そして、制御テーブルのうち、指定されたアドレスポイントに対応する第１クロックドメイン、第２クロックドメイン、第３クロックドメイン、及び第４クロックドメインのそれぞれのコンパレータイネーブル及びエッジシフトイネーブルに記録されている情報を読み出す。そして、第１コンパレータ１０４、第２コンパレータ１０５、及び波形成形部１０３の論理積回路１３１に制御信号を出力する。アドレスが１の場合は、第１コンパレータ１０４−１、第２コンパレータ１０５−２、波形成形部１０３−１にＨ論理の制御信号が送られ、他の第１コンパレータ１０４、第２コンパレータ１０５、波形成形部１０３にはＬ論理の制御信号が送られる。なお、各クロックドメインは、動作クロック信号ＤＱＳとデータ信号ＤＱを出力するので、試験プログラムでは、クロックドメインをＤＱ／ＤＱＳペアと記している。【００６３】
そして、３行目は、第１コンパレータ１０４−１〜４は、それぞれの第１ストローブ信号が指示するタイミングで、対応するクロックドメインの動作クロック信号ＤＱＳの論理値を検出する。判定部１０６は、それぞれの第１コンパレータ１０４−１〜４が検出した論理値と期待値とが一致するまで、イネーブル情報が記録されている第１コンパレータ１０４、第２コンパレータ１０５、波形成形部１０３にＨ論理の制御信号を送り続ける。このとき、Ｈ論理の制御信号が送られている論理積回路１３１は、レート信号の各サイクル毎に分解能ａを出力する。また、最初のレート信号のサイクルでは分解能ａを出力せず、２回目以降から分解能ａを出力する。そして、一致したと判断すると、４行目で、他のクロックドメインについても同様に処理するように命令する。すると、２行目に戻り、アドレスポインタの値をインクリメントして、上記した動作を繰り返す。この繰り返しは１行目で設定された数分繰り返す。１行目で３が設定されているので、３回繰り返すことになる。そして、全てのクロックドメインに対して同様に処理すると、５行目でアドレスポインタの値を初期値０にする。【００６４】
このように、制御テーブルを用いたので、簡単に、クロックドメイン毎に適切なタイミングを有する試験信号を成形することができる。また、波形成形部１０３は、各々のクロックドメインの動作クロックに略同期した試験信号をそれぞれ成形することができる。【００６５】
なお、第１コンパレータ１０４及び判定部１０６は、本願発明の位相比較部に含まれる。実施の形態においては、クロックドメインごとに、クロックドメインに含まれるＤＵＴの何れかの端子から取得したクロックドメインの動作クロック信号ＤＱＳを入力して、レート信号を基準としたクロックドメインごとの動作クロック信号の位相差を検出するのに、レート信号を基準とした第１ストローブ信号が動作クロック信号と一致するまで第１ストローブ信号の遅延させることによって、一致したときの遅延量を位相差として検出している。また、分解能ａは本願発明の遅延量に含まれる。また、分解能設定部１２１は本願発明の遅延量格納部に含まれる。また、本願発明の波形成形部は、試験パターンに基づく試験信号を成形してから、位相差検出部により検出された位相差に応じて該成形した試験信号の位相をシフトさせて、対応するクロックドメインの動作クロック信号ＤＱＳと略同期する試験信号を成形する概念も含む。【００６６】
また、上記実施の形態は、以下のような態様に変形してもよい。
（１）上記実施の形態においては、アドレスポインタのように、１つのアドレスしか選択できない構造ではなく、制御テーブルのアドレス毎に有効／無効を選択できるようにしてもよい。例えば、制御テーブルを有効にするテーブル有効情報又は制御テーブルを無効にするテーブル無効情報を、アドレスに関連付けて格納する第２制御テーブルを備える。そして、第２制御テーブルに格納されているテーブル有効情報に対応するアドレスにおいて、制御テーブルの何れもが有効情報を格納する場合、又は制御テーブルの何れかが有効情報を格納する場合に、第１コンパレータ１０４、第２コンパレータ１０５、及び波形成形部１０３の動作を有効化する。【００６７】
図７は、第２制御テーブルの一例を示す。第２制御テーブルを見るとわかるように、アドレス毎に制御テーブルの有効、無効を示す情報が記録されている。第２制御テーブルにイネーブル情報（有効情報）が格納されているアドレスを指定する。ここでは、アドレス２とアドレス３とにイネーブル情報が格納されているので、アドレス２とアドレス３とを指定することになる。また、図８は、制御テーブルの様子の一例を示す。アドレス２とアドレス３とが指定されたので、図８のアドレス２とアドレス３を見ると、アドレス２はイネーブル情報が、アドレス３にはディセーブル情報が記録されている。このイネーブル情報を１とする。また、ディセーブル情報を０とする。そして、この２つのＡＮＤを取ると、最終的なコンパレータイネーブルは、ディセーブル情報となる。このように制御テーブルの情報に第２制御テーブルの情報を組み合わせることで、単一の制御テーブルによりイネーブルまたはディセーブルを指定する場合に比較して必要なビット数を削減できる。なお、ＡＮＤではなくてＯＲをとってもよい。また、図４で示した制御テーブルを用いてもよい。【００６８】
（２）また、上記実施の形態においては、制御テーブルには、コンパレータイネーブルとエッジシフトイネーブルとに制御情報を持たせたが、他のピン方向にも制御情報を持たせてもよい。例えば、各波形成形部１０３−１〜４とＤＵＴ２００の間にそれぞれ試験信号出力部を設ける。この各試験信号出力部が対応する波形成形部１０３から出力された試験信号をクロックドメインに与える。そして、制御テーブルにドライバーイネーブルを持たせ、他のクロックドメインに与えるノイズの影響を最小限に抑えることを目的として、必要のないときは、ドライバの出力を停止させるようにしてもよい。つまり、制御テーブルには、各クロックドメインごとの、試験信号出力部の動作を有効化する有効情報または前記動作を無効化する無効情報を、前記アドレスに関連付けてさらに格納する。【００６９】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。【００７０】
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００７１】
１００      試験装置
１０１      タイミング発生器
１０２      パターン発生器
１０３      波形成形部
１０４      第１コンパレータ
１０５      第２コンパレータ
１０６      判定部
１０７      制御部
１０８      周期発生器
１１１      タイミング比較器
１１２      ストローブ生成部
１２１      分解能設定部
１２２      ストローブシフト部
１２３      リニアライズメモリ
１２４      遅延素子
１３１      論理積回路
１３２      シフト加算部
１３３      データ記憶部
１３４      オフセット加算部
１４１      セット側ユニット
１４２      リセット側ユニット
１４３      試験信号供給部
１５１      ドライバタイミング生成部
１５２      論理積回路
２００      ＤＵＴ
【図１】
2010026765.tif 000003
【図２】
2010026765.tif 000004
【図３】
2010026765.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2010026765.tif 000010
【国際調査報告】
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2010026765.tif 000012
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