(57)【要約】  時間測定回路１０は、第１信号Ｓ１と第２信号Ｓ２のエッジの時間差を測定する。サンプリング回路１２は、第２信号Ｓ２のエッジのタイミングで、第１信号Ｓ１の論理レベルを取り込む。サンプリング回路１２がメタステーブル状態となると、出力信号Ｓ３は長い時間スケールで遷移する。遷移時間測定回路１４は、サンプリング回路１２のメタステーブル状態における出力信号Ｓ３の遷移時間（セトリング時間）を測定する。
2010013385.tif 000002
【特許請求の範囲】
【請求項１】
第１信号と第２信号のエッジの時間差を測定する時間測定回路であって、
前記第２信号のエッジのタイミングで、前記第１信号の論理レベルを取り込むサンプリング回路と、
前記サンプリング回路のメタステーブル状態における出力信号の遷移時間を測定する遷移時間測定回路と、
を備えることを特徴とする時間測定回路。
【請求項２】
前記遷移時間測定回路は、前記サンプリング回路の出力信号をデータ端子に受ける複数のラッチ回路を含み、前記複数のラッチ回路にはそれぞれ、所定の時間間隔を有する基準エッジ信号が入力されることを特徴とする請求項１に記載の時間測定回路。
【請求項３】
前記遷移時間測定回路は、前記第２信号を遅延させて、前記基準エッジ信号を生成することを特徴とする請求項２に記載の時間測定回路。
【請求項４】
前記遷移時間測定回路は、
前記複数のラッチ回路ごとに設けられ、前記第２信号に遅延を与える複数の遅延素子をさらに含み、各遅延素子は、遅延した前記第２信号を前記基準エッジ信号として、対応するラッチ回路のクロック端子に供給することを特徴とする請求項２に記載の時間測定回路。
【請求項５】
前記遷移時間測定回路は、
カスケード接続された複数ステージの遅延素子をさらに含み、ステージごとに前記第２信号に遅延を与え、各遅延素子から出力される遅延された前記第２信号を前記基準エッジ信号として、対応するラッチ回路のクロック端子に供給することを特徴とする請求項２に記載の時間測定回路。
【請求項６】
前記遷移時間測定回路は、
前記複数のラッチ回路ごとに設けられ、前記サンプリング回路の出力信号に遅延を与える複数の遅延素子をさらに含み、各遅延素子は、遅延した前記出力信号を、対応するラッチ回路のデータ端子に供給することを特徴とする請求項２から５のいずれかに記載の時間測定回路。
【請求項７】
前記遷移時間測定回路は、
カスケード接続された複数ステージの遅延素子をさらに含み、ステージごとに前記サンプリング回路の出力信号に遅延を与え、各遅延素子から出力される遅延された前記出力信号を、対応するラッチ回路のデータ端子に供給することを特徴とする請求項２から５のいずれかに記載の時間測定回路。
【請求項８】
前記サンプリング回路は、メタステーブル状態における出力信号の遷移時間が調整可能に構成されることを特徴とする請求項１から７のいずれかに記載の時間測定回路。
【請求項９】
前記サンプリング回路は、その出力信号を帰還する経路に設けられたバッファを含み、当該バッファのサイズが可変に構成されることを特徴とする請求項８に記載の時間測定回路。
【請求項１０】
前記サンプリング回路は、その出力信号を帰還する経路に設けられたバッファを含み、当該バッファのバイアス状態が可変に構成されることを特徴とする請求項８に記載の時間測定回路。
【請求項１１】
スタート信号とストップ信号の遷移タイミングの時間差をデジタル値に変換する時間デジタル変換器であって、
カスケード接続された複数ステージの遅延素子を含み、ステージごとに前記スタート信号と前記ストップ信号に異なる遅延を与え、ステージごとの遅延スタート信号および遅延ストップ信号として出力する遅延回路と、
前記遅延回路のステージごとに設けられ、対応するステージの前記遅延スタート信号を前記第１信号として、前記遅延ストップ信号を前記第２信号として受け、前記第１信号と前記第２信号のエッジの時間差を計測する請求項１から１０のいずれかに記載の時間測定回路と、
を備えることを特徴とする時間デジタル変換器。
【請求項１２】
請求項２に記載の時間測定回路を備え、
ｊ段目（ｊは正の整数）の前記時間測定回路は、ｊ段目より後ろのステージの遅延ストップ信号を、前記基準エッジ信号として利用することを特徴とする請求項１１に記載の時間デジタル変換器。
【請求項１３】
請求項２に記載の時間測定回路を備え、
前記ストップ信号はパルス列として生成されるものであり、
前記時間測定回路は、前記ストップ信号のパルス列のいくつかのエッジを、前記基準エッジ信号として利用することを特徴とする請求項１１に記載の時間デジタル変換器。
【請求項１４】
スタート信号とストップ信号の遷移タイミングの時間差をデジタル値に変換する時間デジタル変換器であって、
カスケード接続された複数ステージの遅延素子を含み、ステージごとに前記スタート信号に遅延を与え、ステージごとの遅延スタート信号として出力する遅延回路と、
前記遅延回路のステージごとに設けられ、対応するステージの前記遅延スタート信号を前記第１信号として、前記ストップ信号を前記第２信号として受け、前記第１信号と前記第２信号のエッジの時間差を計測する請求項１から１０のいずれかに記載の時間測定回路と、
を備えることを特徴とする時間デジタル変換器。
【請求項１５】
スタート信号とストップ信号の遷移タイミングの時間差をデジタル値に変換する時間デジタル変換器であって、
カスケード接続された複数ステージの遅延素子を含み、ステージごとに前記ストップ信号に遅延を与え、ステージごとの遅延ストップ信号として出力する遅延回路と、
前記遅延回路のステージごとに設けられ、前記スタート信号を前記第１信号として、対応するステージの前記遅延ストップ信号を前記第２信号として受け、前記第１信号と前記第２信号のエッジの時間差を計測する請求項１から１０のいずれかに記載の時間測定回路と、
を備えることを特徴とする時間デジタル変換器。
【請求項１６】
請求項１１から１５のいずれかに記載の時間デジタル変換器を備えることを特徴とする試験装置。
【請求項１７】
第１信号と第２信号のエッジの時間差を測定する時間測定方法であって、
前記第１信号をサンプリングの対象となるデータ信号として、第２信号をサンプリングタイミングを指示するサンプリング信号としてサンプリング回路に入力するステップと、
メタステーブル状態における前記サンプリング回路の出力信号の遷移時間を測定するステップと、
を備えることを特徴とする時間測定方法。
【請求項１８】
前記測定するステップは、前記メタステーブル状態における前記サンプリング回路の出力信号を、所定の時間間隔を有する複数の基準エッジ信号でラッチするステップを含むことを特徴とする請求項１７に記載の時間測定方法。
【請求項１９】
スタート信号とストップ信号の遷移タイミングの時間差を測定する方法であって、
前記スタート信号と前記ストップ信号の少なくとも一方に遅延を与えて２つの信号のエッジの相対的な間隔を変化させるサブステップを繰り返し実行するステップと、
前記サブステップごとに生成される前記スタート信号をサンプリングの対象となるデータ信号として、前記サブステップごとに生成される前記ストップ信号をサンプリングタイミングを指示するサンプリング信号としてサンプリング回路に入力するステップと、
メタステーブル状態における前記サンプリング回路の出力信号の遷移時間を測定するステップと、
を備えることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、時間測定技術に関する。
【背景技術】
【０００２】
第１の信号（以下、スタート信号という）と第２の信号（ストップ信号）の遷移タイミングの時間差をデジタル値に変換する時間デジタル変換器（Time to Digital Converter、以下ＴＤＣという）が知られている。高時間分解能を有するＴＤＣとして、バーニア遅延回路を利用した方式が提案されている。【０００３】
図１は、バーニア遅延回路２００を用いたＴＤＣ３００の構成を示す図である。ＴＤＣ３００は、バーニア遅延回路２００と、プライオリティエンコーダ１００を備える。バーニア遅延回路２００は、スタート信号Ｓｓｔａｒｔとストップ信号Ｓｓｔｏｐを受け、時間差に応じた位置でビットが変化するサーモメータコードＴＣを生成する。バーニア遅延回路２００は、第１遅延回路２１０と、第２遅延回路２２０と、サーモメータラッチＴＬ０〜ＴＬＮを備える。【０００４】
第１遅延回路２１０は、多段接続されたＮ個の第１遅延素子Ｄ１を含み、スタート信号Ｓｓｔａｒｔに、ステージごとに第１所定量ｔ１の遅延を与え、異なる遅延が付与された（Ｎ＋１）個の遅延スタート信号ＳＡ０〜ＳＡＮを出力する。同様に第２遅延回路２２０は、多段接続されたＮ個の第２遅延素子Ｄ２を含み、ストップ信号Ｓｓｔｏｐにステージごとに第２所定量の遅延を与え、異なる遅延が付与された（Ｎ＋１）個の遅延ストップ信号ＳＢ０〜ＳＢＮを出力する。【０００５】
第１所定量ｔ１の遅延は、第２所定量ｔ２よりも長く設定される。第１遅延回路２１０、第２遅延回路２２０内の遅延素子を１段通過するごとに、スタート信号Ｓｓｔａｒｔとストップ信号Ｓｓｔｏｐの相対的な時間差は、Δｔ＝（ｔ１−ｔ２）だけ小さくなる。スタート信号Ｓｓｔａｒｔとストップ信号Ｓｓｔｏｐの初期の時間差がτである場合、（τ／Δｔ）段の遅延素子を経由した段階で、２つの信号のエッジのタイミングは逆転する。【０００６】
ｊ段目（ｊは０≦ｊ≦Ｎを満たす整数）のサーモメータラッチＴＬｊは、ｊ段目から出力される遅延ストップ信号ＳＢｊを、ｊ段目から出力される遅延スタート信号ＳＡｊでラッチする。本明細書においては、便宜的に１段目よりひとつ前を０段目という。つまり、０段目のサーモメータラッチＴＬ０は、遅延される前のスタート信号と、遅延される前のストップ信号を受ける。【０００７】
その結果、ストップ信号Ｓｓｔｏｐがスタート信号Ｓｓｔａｒｔに追いつくまでは、サーモメータラッチＴＬの出力は０となり、追いついたところから先は１となる。かくして、（Ｎ＋１）個のサーモメータラッチＴＬ０〜ＴＬＮによりラッチされたデータが、サーモメータコードＴＣ［０：Ｎ］として出力される。サーモメータコードの名称は、あるビットを境として値が１から０（または０から１）に切り替わることが、温度計に似ていることにちなんでいる。【０００８】
なお、スタート信号Ｓｓｔａｒｔにストップ信号Ｓｓｔｏｐが追いつかなかった場合、サーモメータコードＴＣは全ビットが０となり、スタート信号Ｓｓｔａｒｔよりもストップ信号Ｓｓｔｏｐが先に入力された場合、全ビットが１となる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許第４，４９４，０２１号明細書
【特許文献２】国際公開第０３／３６７９６号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【００１０】
図１のＴＤＣでは、バーニア遅延回路２００における第１所定量ｔ１と第２所定量ｔ２の差分Δｔ＝（ｔ１−ｔ２）が、分解能を与える。分解能として１０ｐｓが要求される場合、遅延素子Ｄ１、Ｄ２の遅延量を高い精度で設計する必要がある。もしプロセスばらつき、あるいは温度や電源電圧にともなって第１遅延素子Ｄ１、第２遅延素子の遅延量にばらつきや変動が生ずると、所望の分解能が得られないという問題が生ずる。【００１１】
また、図１のＴＤＣ３００によって、１ｎｓの範囲にわたって時間測定を行う場合、１ｎｓ／１０ｐｓ＝１００段のステージが必要となり、回路面積が大きくなってしまう。【００１２】
あるいは図１のＴＤＣ３００では、１０ｐｓ以下の分解能を実現することが困難であり、次世代の高ビットレート伝送に対応するためには、さらに高分解能が実現可能なＴＤＣの提供が望まれる。【００１３】
本発明はこうした課題に鑑みてなされたものであり、その包括的な目的は、これらの問題の少なくとも一つを解決可能な時間測定技術の提供にある。
【課題を解決するための手段】
【００１４】
本発明のある態様は、第１信号と第２信号のエッジの時間差を測定する時間測定回路に関する。この時間測定回路は、第２信号のエッジのタイミングで、第１信号の論理レベルを取り込むサンプリング回路と、サンプリング回路のメタステーブル状態における出力信号の遷移時間を測定する遷移時間測定回路と、を備える。【００１５】
サンプリング回路は、フリップフロップやラッチ回路を用いて構成され、これらの回路素子によって、第２信号のエッジで、第１信号の論理レベルを取り込む場合、スレッショルドタイミングが観念される。つまり第２信号のエッジで、ローレベルからハイレベルに遷移する第１信号の論理レベルを取り込む際に、第２信号のタイミングがスレッショルドタイミングより早いときには、取り込んだ論理レベルがローレベルとなり、スレッショルドタイミングより遅い場合には、取り込んだ論理レベルがハイレベルとなる。同様に、論理レベルがハイレベルからローレベルに変化する第１信号に対しても、スレッショルドタイミングが存在する。第１信号と第２信号の位相差が、このスレッショルドタイミングに近いときには、回路がメタステーブル状態となり、出力信号が長い時間スケールで緩やかに遷移する。この態様では、ラッチ回路やフリップフロップのメタステーブル状態を利用して、第１信号と第２信号の時間差（位相差）を時間的に引き延ばして測定することにより、全体としての分解能を維持しつつ、遷移時間測定回路に必要な分解能を低下させることができる。別の観点からみれば、遷移時間測定回路の時間分解能を高くして、全体としての分解能を高めることができる。【００１６】
遷移時間測定回路は、サンプリング回路の出力信号をデータ端子に受ける複数のラッチ回路を含んでもよい。複数のラッチ回路にはそれぞれ、所定の時間間隔を有する基準エッジ信号が入力されてもよい。【００１７】
遷移時間測定回路は、第２信号を遅延させて、基準エッジ信号を生成してもよい。サンプリング回路の出力信号は、第２信号のエッジのタイミングを契機として遷移し始める。したがって第２信号を基準として基準エッジ信号を生成することにより、遷移開始からの経過時間を好適に測定できる。【００１８】
遷移時間測定回路は、複数のラッチ回路ごとに設けられ、第２信号に遅延を与える複数の遅延素子をさらに含んでもよい。各遅延素子は、遅延した第２信号を基準エッジ信号として、対応するラッチ回路のクロック端子に供給してもよい。【００１９】
遷移時間測定回路は、カスケード接続された複数ステージの遅延素子をさらに含み、ステージごとに第２信号に遅延を与え、各遅延素子から出力される遅延された第２信号を基準エッジ信号として、対応するラッチ回路のクロック端子に供給してもよい。【００２０】
サンプリング回路は、メタステーブル状態における出力信号の遷移時間が調整可能に構成されてもよい。【００２１】
サンプリング回路は、その出力信号を帰還する経路に設けられたバッファを含み、当該バッファのサイズが可変に構成されてもよい。【００２２】
サンプリング回路は、その出力信号を帰還する経路に設けられたバッファを含み、当該バッファのバイアス状態が可変に構成されてもよい。【００２３】
本発明の別の態様は、スタート信号とストップ信号の遷移タイミングの時間差をデジタル値に変換する時間デジタル変換器に関する。この時間デジタル変換器は、カスケード接続された複数ステージの遅延素子を含み、ステージごとにスタート信号とストップ信号に異なる遅延を与え、ステージごとの遅延スタート信号および遅延ストップ信号として出力する遅延回路と、遅延回路のステージごとに設けられ、対応するステージの遅延スタート信号を第１信号として、遅延ストップ信号を第２信号として受け、第１信号と第２信号のエッジの時間差を計測する上述のいずれかの時間測定回路と、を備える。【００２４】
この態様によると、遅延回路および時間測定回路のサンプリング回路によって、粗い精度でスタート信号とストップ信号の時間差を測定し、メタステーブル状態で動作する時間測定回路によって、密な精度でそれらの時間差を測定できる。【００２５】
別の態様の時間デジタル変換器は、カスケード接続された複数ステージの遅延素子を含み、ステージごとに前記スタート信号に遅延を与え、ステージごとの遅延スタート信号として出力する遅延回路と、遅延回路のステージごとに設けられ、対応するステージの遅延スタート信号を第１信号として、ストップ信号を第２信号として受け、第１信号と第２信号のエッジの時間差を計測する上述のいずれかの時間測定回路と、を備える。【００２６】
別の態様の時間デジタル変換器は、カスケード接続された複数ステージの遅延素子を含み、ステージごとにストップ信号に遅延を与え、ステージごとの遅延ストップ信号として出力する遅延回路と、遅延回路のステージごとに設けられ、スタート信号を第１信号として、対応するステージの遅延ストップ信号を前記第２信号として受け、第１信号と第２信号のエッジの時間差を計測する上述のいずれかの時間測定回路と、を備える。【００２７】
本発明のさらに別の態様は、試験装置である。この装置は、上述の時間デジタル変換器を備える。【００２８】
本発明のさらに別の態様は、第１信号と第２信号のエッジの時間差を測定する時間測定方法に関する。この方法は、第１信号をサンプリングの対象となるデータ信号として、第２信号をサンプリングタイミングを指示するサンプリング信号としてサンプリング回路に入力するステップと、メタステーブル状態におけるサンプリング回路の出力信号の遷移時間を測定するステップと、を備える。【００２９】
測定するステップは、メタステーブル状態におけるサンプリング回路の出力信号を、所定の時間間隔を有する複数の基準エッジ信号でラッチするステップを含んでもよい。【００３０】
本発明のさらに別の態様は、スタート信号とストップ信号の遷移タイミングの時間差を測定する方法に関する。この方法は、スタート信号とストップ信号の少なくとも一方に遅延を与えて２つの信号のエッジの相対的な間隔を変化させるサブステップを繰り返し実行するステップと、サブステップごとに生成されるスタート信号をサンプリングの対象となるデータ信号として、サブステップごとに生成されるストップ信号をサンプリングタイミングを指示するサンプリング信号としてサンプリング回路に入力するステップと、メタステーブル状態におけるサンプリング回路の出力信号の遷移時間を測定するステップと、を備える。【００３１】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００３２】
本発明によれば、上述の少なくとも一つの課題が解決される。
【図面の簡単な説明】
【００３３】
【図１】バーニア遅延回路を用いたＴＤＣの構成を示す図である。
【図２】実施の形態に係る時間測定回路の構成を示すブロック図である。
【図３】ラッチ回路やフリップフロップにおける、データ信号とタイミング信号、および出力信号の関係を示すタイムチャートである。
【図４】実施の形態に係る時間測定回路の具体的な構成例を示す回路図である。
【図５】図４の時間測定回路の動作を示すタイムチャートである。
【図６】図４の時間測定回路の変形例を示す回路図である。
【図７】時間測定回路に使用されるサンプリング回路の構成の一部を示す回路図である。
【図８】時間測定回路を利用したＴＤＣの構成を示すブロック図である。
【図９】ＴＤＣの第１の変形例を示す回路図である。
【図１０】ＴＤＣの第２の変形例を示す回路図である。
【図１１】ＴＤＣの第３の変形例を示す回路図である。
【発明を実施するための形態】
【００３４】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００３５】
図２は、実施の形態に係る時間測定回路１０の構成を示すブロック図である。時間測定回路１０は、第１信号Ｓ１と第２信号Ｓ２を受け、２つの信号のエッジの時間差（位相差）を測定する機能を有する。時間測定回路１０は、サンプリング回路１２と、遷移時間測定回路１４と、を備える。
【００３６】
サンプリング回路１２は、第２信号Ｓ２のエッジのタイミングで、多値デジタル信号である第１信号Ｓ１の論理レベルを取り込み（ラッチ）、それを保持する回路である。サンプリング回路１２は、フリップフロップやラッチ回路を用いたさまざまな形式の回路を利用でき、その構成は特に限定されない。以下では説明を簡潔化するため、第１信号Ｓ１はハイレベルまたはローレベルのいずれかをとる２値デジタル信号であるとする。
【００３７】
信号の一時記憶を行うラッチ回路や、出力を安定させることのできるフリップフロップを用いて、あるデータ信号を取り込む場合の動作について検討する。フリップフロップやラッチ回路をはじめとするロジック回路は、その回路固有のセットアップ時間Ｔｓ、ホールド時間Ｔｈを有する。取り込み対象となる信号（データ信号）を、クロック信号などのサンプリングタイミングを指示するタイミング信号を用いて取り込む（ラッチする）場合、タイミング信号のエッジで規定されるサンプリングタイミングＳＴよりもセットアップ時間Ｔｓ以上前に、データ信号の値が確定している必要がある。つまりデータ信号が遷移するタイミングＤＴは、タイミング信号のエッジのタイミングＳＴよりも、セットアップ時間Ｔｓ以上前でなければならない。つまり、式（１）を満たす必要がある。
Ｔｃｋ−Ｔｄａｔａ＞Ｔｓ      …（１）
式（１）の条件が満たされるとき、フリップフロップやラッチ回路は、サンプリングタイミングにおけるデータ信号の値を確実に取り込むことができる。
【００３８】
ところが、上記式（１）が見たされない場合、フリップフロップやラッチ回路はメタステーブル(metastable)状態となり、出力信号が不安定になる。具体的にはメタステーブル状態が発生すると、回路の出力信号が０と１のしきい値の中間的な電圧を緩やかに遷移していき、その後、データ信号に応じたレベルに到達する。つまりメタステーブル状態において、フリップフロップやラッチ回路の出力がデータ信号に応じた値に到達するまでの時間（セトリング時間Ｔｓｅｔ）は、正常動作時のそれよりも著しく長くなる。
【００３９】
図３は、ラッチ回路やフリップフロップにおける、データ信号Ｓ１とタイミング信号Ｓ２、および出力信号Ｓ３の関係を示すタイムチャートである。本明細書におけるタイムチャートの縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化、あるいは修正されている。
【００４０】
データ信号Ｓ１のエッジが時刻ｔ０に発生し、タイミング信号Ｓ２のポジティブエッジ（つまりサンプリングタイミングＳＴ）よりセットアップ時間Ｔｓ以上早い場合、出力信号Ｓ３は所定のセトリング時間Ｔｓｅｔ１で遷移する。データ信号Ｓ１の遷移エッジのタイミングＤＴが、時刻ｔ１、ｔ２と遅くなるに従い、セットアップマージンが確保されなくなり、出力信号Ｓ３の遷移速度が遅くなり、セトリング時間がＴｓｅｔ２、Ｔｓｅｔ３と大きくなる。
【００４１】
つまりメタステーブル状態におけるセトリング時間Ｔｓｅｔは、データ信号の遷移タイミングＤＴとサンプリングタイミングＳＴとの時間差τ（＝ＳＴ−ＤＴ）に応じた値をとり、Ｔｓｅｔとτは１対１で対応し、さらに、セトリング時間Ｔｓｅｔは時間差τよりも大きなオーダーを有することになる。
【００４２】
一般的な回路設計では、このようなメタステーブル状態が発生しないように注意を払うことが求められるところ、実施の形態に係る時間測定回路１０は、フリップフロップやラッチ回路のメタステーブル状態におけるセトリング時間Ｔｓｅｔを積極的に利用して、第１信号Ｓ１と第２信号Ｓ２の時間差を測定する。
【００４３】
遷移時間測定回路１４は、時間的に緩やかに遷移する時間測定回路１０の出力信号Ｓ３が、所定レベルに遷移するまでの時間（以下、この時間もセトリング時間Ｔｓｅｔという）を測定する。
【００４４】
以上が時間測定回路１０の構成である。時間測定回路１０の動作は図３のタイムチャートを参照することにより理解される。つまり、サンプリング回路１２は、メタステーブル状態を利用して、第１信号Ｓ１と第２信号Ｓ２の時間差τをセトリング時間Ｔｓｅｔに変換して時間的に引き延ばす。遷移時間測定回路１４は、セトリング時間Ｔｓｅｔを測定することにより、第１信号Ｓ１と第２信号Ｓ２の時間差τを判定する。
【００４５】
図２の時間測定回路１０によれば、セットアップ時間と同程度、あるいはそれよりも短い時間スケールの微少な時間差を、時間軸方向に数倍〜百倍程度に引き延ばし、引き延ばされた時間を測定するため、遷移時間測定回路１４に必要な時間分解能を、低くすることができるという利点がある。
【００４６】
もし図１に示すＴＤＣ３００を用いて、２つの信号Ｓｓｔａｒｔ（＝Ｓ１）とＳｓｔｏｐ（＝Ｓ２）の時間差を、１０ｐｓの分解能で測定しようとすれば、Δｔ（＝ｔ１−ｔ２）を１０ｐｓに設定する必要があり、つまりは遅延素子Ｄ１、Ｄ２の遅延量を高い精度で設計、調節する必要があり、設計上の難易度が高いという問題がある。
【００４７】
これに対して、実施の形態に係る時間測定回路１０によれば、第１信号Ｓ１、第２信号Ｓ２の時間差に対する分解能は、数十〜数ｎｓ程度に引き延ばされたセトリング時間Ｔｓｅｔを、数十ｐｓ〜数百ｐｓの時間分解能で測定すれば足りるため、遷移時間測定回路１４の構成を簡素化できる。遷移時間測定回路１４の構成は特に限定されるものでなく、現在利用可能な、あるいは将来利用可能となる時間測定のためのアナログ回路、デジタル回路であって、数十〜数百ｐｓの時間分解能を有する回路を利用することができる。また、遷移時間測定回路１４により測定した結果は、アナログの電気信号として出力されてもよいし、デジタル値として出力されてもよい。
【００４８】
図４は、実施の形態に係る時間測定回路１０の具体的な構成例を示す回路図である。図４の遷移時間測定回路１４は、複数のラッチ回路Ｌ１、Ｌ２および基準エッジ信号発生回路１６を含む。
【００４９】
Ｄフリップフロップとして示される複数のラッチ回路Ｌ１、Ｌ２のデータ端子（入力端子）には、サンプリング回路１２の出力信号Ｓ３が入力される。基準エッジ信号発生回路１６は所定の時間間隔Δτを有する基準エッジ信号ＳＥ１、ＳＥ２を生成し、複数のラッチ回路Ｌ１、Ｌ２のクロック端子に供給する。
【００５０】
基準エッジ信号発生回路１６は、複数のラッチ回路Ｌ１、Ｌ２ごとに設けられた複数の遅延素子Ｄｓ１、Ｄｓ２を含む。各遅延素子Ｄｓ１、Ｄｓ２は、第２信号Ｓ２に遅延τ１、τ２を与え、遅延した第２信号Ｓ２を基準エッジ信号として、対応するラッチ回路のクロック端子に供給する。基準エッジ信号発生回路１６の入力信号として、第２信号Ｓ２以外の信号を用いてもよい。
【００５１】
基準エッジ信号ＳＥ１、ＳＥ２のエッジの間隔は、遷移時間測定回路１４に要求される時間分解能に応じて設定すればよい。たとえば、サンプリング回路１２のセトリング時間Ｔｓｅｔを１００ｐｓの時間分解能で測定する場合、遅延量τ１とτ２の差（τ１−τ２）を１００ｐｓに設定すればよい。
【００５２】
なお、図４には説明の簡潔化のために２個のラッチ回路Ｌ１、Ｌ２が示されるが、その個数は遷移時間測定回路１４に要求される時間測定範囲（最大測定時間）に応じて設定される。たとえば遅延量τ１、τ２の差をＴｘ、最大測定時間をＴｙと書くとき、Ｔｙ／Ｔｘ個のラッチ回路を設ければよい。
【００５３】
以上が図４の時間測定回路１０の構成である。続いてその動作を説明する。図５は、図４の時間測定回路１０の動作を示すタイムチャートである。第１信号Ｓ１のポジティブエッジと、第２信号Ｓ２のポジティブエッジの時間差τが、サンプリング回路１２のセットアップ条件を満たさないとき、サンプリング回路１２はメタステーブル状態となり、出力信号Ｓ３は１００ｐｓオーダーの長い時間をかけてローレベルからハイレベルへと遷移する。
【００５４】
基準エッジ信号発生回路１６により生成される基準エッジ信号ＳＥ１、ＳＥ２はそれぞれ、第２信号Ｓ２のポジティブエッジに対してτ１、τ２だけ遅れている。セトリング時間Ｔｓｅｔの開始時刻は第２信号Ｓ２のポジティブエッジのタイミングであるから、基準エッジ信号発生回路１６に第２信号Ｓ２を入力して基準エッジ信号ＳＥ１、ＳＥ２の基準とすることにより、セトリング時間Ｔｓｅｔを正確に測定できる。
【００５５】
ラッチ回路Ｌ１、Ｌ２は、基準エッジ信号ＳＥ１、ＳＥ２のタイミングで、サンプリング回路１２の出力信号Ｓ３をラッチする。その結果、ラッチ回路Ｌ１の出力信号Ｑ１はローレベル、ラッチ回路Ｌ２の出力信号Ｑ２はハイレベルとなり、セトリング時間Ｔｓｅｔがデジタル値Ｑ１、Ｑ２に量子化される。セトリング時間Ｔｓｅｔと、第１信号Ｓ１と第２信号Ｓ２の時間差τは１対１で対応するため、デジタル値Ｑ１、Ｑ２は、時間差τに応じたデジタル値となる。
【００５６】
図４の時間測定回路１０によれば、ラッチ回路Ｌ１、Ｌ２は、数百ｐｓ〜ｎｓオーダーに時間的に引き延ばされたセトリング時間Ｔｓｅｔを測定すればよいため、高い時間分解能が要求されない。たとえば、τ１、τ２は、１００ｐｓ程度のオーダーに設計すれば足りるため、回路設計が容易となる。
【００５７】
なお、遅延素子Ｄｓ１、Ｄｓ２を用いて基準エッジ信号ＳＥ１、ＳＥ２を生成するかわりに、時間間隔Δτを有するパルス列やマルチストローブ信号を利用することもできる。
【００５８】
図６（ａ）〜（ｃ）は、図４の時間測定回路の変形例を示す回路図である。図６（ａ）の時間測定回路１０ａは、図４の時間測定回路１０と基準エッジ信号発生回路の構成が異なっている。つまり基準エッジ信号発生回路１６ａは、カスケード接続された複数の遅延素子Ｄｃ１、Ｄｃ２、…（Ｄｃと総称する）を含む。遅延素子Ｄｃの入力端子もしくは出力端子に設けられたタップから、複数の基準エッジ信号ＳＥ１、ＳＥ２、…が出力される。ｉ段目の遅延素子Ｄｃｉの遅延量をτｃｉと書くとき、ｉ段目のラッチ回路Ｌｉに供給される基準エッジＳＥｉはタイミング信号Ｓ２に、τｉ＝Στｃｊ＝τｃ１＋τｃ２＋…τｃｉの遅延を与えた信号となる。
【００５９】
図６（ｂ）の時間測定回路１０ｂは、図６（ａ）の時間測定回路１０ａに加えてさらに、複数の遅延素子Ｄｄ１、Ｄｄ２、…（Ｄｄと総称する）を備える。複数の遅延素子Ｄｄは、カスケード接続され、初段の遅延素子Ｄｄ１には出力信号Ｓ３が入力される。遅延素子Ｄｄの入力端子もしくは出力端子に設けられたタップから、遅延された出力信号Ｓ３＿１、Ｓ３＿２、…が出力される。ｉ段目の遅延素子Ｄｄｉの遅延量をτｄｉと書くとき、ｉ段目のラッチ回路Ｌｉに供給される遅延された出力信号Ｓ３＿ｉは、出力信号Ｓ３に、Στｄ＝τｄ１＋τｄ２＋…＋τｄｉの遅延を与えた信号となる。
【００６０】
図６（ｂ）の時間測定回路１０ｂによれば、ｉ段目のラッチ回路Ｌｉに入力される遅延された出力信号Ｓ３＿ｉと、基準エッジ信号ＳＥｉの相対的な時間差Δτｉは、
Δτｉ＝τｉ−τｄｉ
で与えられる。図６（ｂ）のΔτｉは、図４のτｉに相当する遅延量となる。
【００６１】
図６（ｃ）の時間測定回路１０ｃは、図６（ｂ）の複数の遅延素子Ｄｄに代えて、複数の遅延素子Ｄｅ１、Ｄｅ２、…（Ｄｅと総称する）を備える。ｉ段目の遅延素子Ｄｅｉの遅延量をτｅｉと書くとき、
τｅｉ＝Στｄ＝τｄ１＋τｄ２＋…＋τｄｉ
が成り立つ。
【００６２】
図６（ｂ）、（ｃ）の時間測定回路１０ｂまたは１０ｃに、図６（ａ）の基準エッジ信号発生回路１６ａを用いてもよい。
【００６３】
以下では、図４の時間測定回路１０および図６（ａ）〜（ｃ）の時間測定回路１０ａ〜１０ｃを総称して、時間測定回路１０と称する。
【００６４】
次に、時間測定回路１０の時間測定の精度を高めるための技術を説明する。時間測定回路１０は、ラッチ回路やフリップフロップのメタステーブル状態におけるセトリング時間Ｔｓｅｔを利用して、時間測定を行う。したがってセトリング時間Ｔｓｅｔを調節することが、高精度な時間測定を行うために重要となる。
【００６５】
そこである態様の時間測定回路１０には、セトリング時間Ｔｓｅｔを調節するための機能が設けられる。セトリング時間Ｔｓｅｔの調整は、フリップフロップやラッチ回路に設けられるバッファのサイズ、バイアス状態を調整、変更することで実現される。
【００６６】
図７は、時間測定回路１０に使用されるサンプリング回路１２の構成の一部を示す回路図である。サンプリング回路１２は、スイッチＳＷ１、ＳＷ２、バッファＢＵＦ１、ＢＵＦ２を含む。バッファＢＵＦ２は第１信号Ｓ１を受ける。スイッチＳＷ１、ＳＷ２は、クロック端子に入力される第２信号Ｓ２に応じて相補的にオン、オフする。サンプリング回路１２はいかなる構成であれ、出力信号Ｄを帰還する帰還用のバッファＢＵＦ２が設けられるのが一般的である。
【００６７】
セトリング時間Ｔｓｅｔに最も影響するのは、出力信号の帰還量、別の観点からは帰還速度、あるいは帰還の帯域である。そこでバッファＢＵＦ１のサイズを可変に構成することにより、セトリング時間Ｔｓｅｔを好適に調整できる。サイズの変更は、複数の並列接続された回路素子（トランジスタ）を設けておき、アクティブ、つまり回路動作に寄与する回路素子の個数を切り換えることにより実現できる。回路素子の個数の切り換えは、スイッチを利用してもよいし、時間測定回路１０の製造段階における機械的なトリミング処理で実現されてもよい。
【００６８】
あるいはバッファＢＵＦ１のバイアス状態、たとえば電源電圧やバイアス電流を可変に構成してもよい。帰還用のバッファＢＵＦ１に代えて、あるいはこれに加えて、入力バッファＢＵＦ２のサイズ、バイアス状態を可変に構成してもよい。
【００６９】
また、スイッチＳＷ１、ＳＷ２の少なくとも一方のサイズを可変に構成してもよい。この場合も、設定したサイズに応じてセトリング時間Ｔｓｅｔを調整できる。
【００７０】
さらに、サンプリング回路１２の内部に、セトリング時間Ｔｓｅｔを調整することを目的として、別の回路素子、たとえば可変抵抗や可変容量を設け、これらの抵抗値や容量値を調整してもよい。
【００７１】
なお図７のサンプリング回路１２は、ラッチ回路やフリップフロップを用いた構成を簡略化、模式化して示した一例であり、当業者には、ラッチ回路やフリップフロップを用いたサンプリング回路には、さまざまな構成例、トポロジーが存在することが理解される。
【００７２】
このように構成された時間測定回路１０のアプリケーションの例を説明する。時間測定回路１０は、ＴＤＣに好適に利用することができる。ＴＤＣは、自動試験装置（ＡＴＥ：Automatic Test Equipment）、タイムインターバルアナライザ、ジッタ測定器などの試験装置に搭載される。
【００７３】
図８は、時間測定回路１０を利用したＴＤＣ４００ａの構成を示すブロック図である。ＴＤＣ４００ａは、バーニア遅延回路４１０、複数の時間測定回路１０、エンコーダ４２０を備える。
【００７４】
バーニア遅延回路４１０は、スタート信号Ｓｓｔａｒｔとストップ信号Ｓｓｔｏｐを受け、２つの信号に多段遅延を与える。
【００７５】
バーニア遅延回路４１０は、第１遅延回路４１２、第２遅延回路４１４を含む。第１遅延回路４１２は、多段接続されたＮ個の第１遅延素子Ｄ１を含み、スタート信号Ｓｓｔａｒｔに、ステージごとに第１所定量ｔ１の遅延を与え、異なる遅延が付与された（Ｎ＋１）個の遅延スタート信号ＳＡ０〜ＳＡＮを出力する。同様に第２遅延回路４１４は、多段接続されたＮ個の第２遅延素子Ｄ２を含み、ストップ信号Ｓｓｔｏｐにステージごとに第２所定量ｔ２の遅延を与え、異なる遅延が付与された（Ｎ＋１）個の遅延ストップ信号ＳＢ０〜ＳＢＮを出力する。
【００７６】
第１所定量ｔ１の遅延は、第２所定量ｔ２よりも長く設定される。第１遅延回路２１０、第２遅延回路２２０内の遅延素子を１段通過するごとに、スタート信号Ｓｓｔａｒｔとストップ信号Ｓｓｔｏｐの時間差は、Δｔ＝（ｔ１−ｔ２）だけ小さくなる。スタート信号Ｓｓｔａｒｔとストップ信号Ｓｓｔｏｐの初期の時間差がτである場合、（τ／Δｔ）段の遅延素子を経由した段階で、２つの信号のエッジのタイミングは逆転する。
【００７７】
なお、ストップ信号Ｓｓｔｏｐの方が、スタート信号Ｓｓｔａｒｔよりも先行する場合、第１所定量ｔ１の遅延は、第２所定量ｔ２よりもΔｔだけ短く設定される。
【００７８】
複数の時間測定回路１０は、バーニア遅延回路４１０により生成される遅延スタート信号ＳＡ、遅延ストップ信号ＳＢの個数に応じて、（Ｎ＋１）個設けられる。図８および後述する図９から図１１において、時間測定回路１０は、図４および図６（ａ）〜（ｃ）のいずれの形式を用いてもよい。
【００７９】
ｊ段目（０≦ｊ≦Ｎ）の時間測定回路１０＿ｊは、ｊ段目から出力される遅延スタート信号ＳＡｊで上述の第１信号Ｓ１として、ｊ段目から出力される遅延ストップ信号ＳＢｊを上述の第２信号Ｓ２として受ける。本明細書においては、便宜的に１段目よりひとつ前を０段目という。つまり、０段目の時間測定回路１０＿０は、遅延される前のスタート信号ＳＡ０と、遅延される前のストップ信号ＳＢ０を受ける。
【００８０】
各ステージの時間測定回路１０は、入力された遅延スタート信号ＳＡと遅延スタート信号ＳＢの遅延量をメタステーブル状態を利用して引き延ばし、引き延ばされたセトリング時間Ｔｓｅｔを測定することにより、遅延量に応じたデータＱ１、Ｑ２、…を生成する。各ステージの時間測定回路１０により生成されたデータＱ１、Ｑ２は、エンコーダ４２０に入力され、バイナリ値をはじめとする後段の処理に適したフォーマットに符号化される。
【００８１】
以上が実施の形態に係るＴＤＣ４００ａの構成である。続いてその動作を説明する。いま、スタート信号Ｓｓｔａｒｔとストップ信号Ｓｓｔｏｐが、ある初期時間差τを持ってＴＤＣ４００ａに入力される。バーニア遅延回路４１０の内部の遅延素子を１段通過するごとに、スタート信号Ｓｓｔａｒｔとストップ信号Ｓｓｔｏｐの時間差は、Δｔ（＝ｔ１−ｔ２）だけ小さくなる。したがって（τ／Δｔ）段の遅延素子を経由した段階で、２つの信号のエッジのタイミングは逆転する。
【００８２】
タイミングが逆転する付近においては、遅延スタート信号ＳＡと遅延ストップ信号ＳＢの時間差は小さくなる。したがって、それらの信号を受ける時間測定回路１０のサンプリング回路１２はメタステーブル状態となり、遅延スタート信号ＳＡと遅延ストップ信号ＳＢの時間差を引き延ばして測定することができる。
【００８３】
遅延スタート信号と遅延ストップ信号の時間差が、セットアップ時間よりも長いステージでは、時間測定回路１０はメタステーブル状態ではなく、通常動作によって信号が取り込まれる。
【００８４】
つまり図８のＴＤＣ４００ａにおいては、あるステージにおいて遅延スタート信号ＳＡ、遅延ストップ信号ＳＢの時間差が小さくなると、そのステージの時間測定回路１０がメタステーブル状態で動作することにより、高精度で時間測定がなされる。その結果、ＴＤＣ４００ａ全体としては、バーニア遅延回路４１０および通常状態（メタステーブル状態ではない）時間測定回路１０が、粗い精度（course）の時間測定回路として動作し、バーニア遅延回路４１０およびメタステーブル状態で動作する時間測定回路１０が、密な精度（fine）の時間測定回路として動作する。つまり、バーニア遅延回路４１０および時間測定回路１０を設けることにより、スタート信号Ｓｓｔａｒｔとストップ信号Ｓｓｔｏｐの時間差を、２段階で測定することができる。
【００８５】
図８のＴＤＣ４００ａの効果、利点は、図１のＴＤＣ３００との対比によって明らかとなる。スタート信号Ｓｔａｒｔとストップ信号Ｓｔｏｐを、時間分解能Δｘ、時間測定範囲Δｙで測定する状況について考察する。
【００８６】
図１に示す従来のＴＤＣ３００では、第１遅延素子Ｄ１と第２遅延素子Ｄ２の遅延量の差Δｔ（＝ｔ１−ｔ２）が時間分解能Δｘとなる。したがって、時間測定範囲Δｙを実現するためには、Δｙ／Δｘのステージ数が必要となる。具体的には、Δｘ＝１０ｐｓ、Δｙ＝１ｎｓとすれば、１００段の遅延素子とサーモメータラッチＴＬが必要となる。つまり、時間測定範囲に比例、分解能に反比例して、回路規模が増大する。
【００８７】
これに対して図８のＴＤＣ４００ａでは、バーニア遅延回路４１０の時間分解能Δｔ（＝ｔ１−ｔ２）は大きくて構わない。なぜならＴＤＣ４００ａの最終的な時間分解能はメタステーブル状態で動作する後段の時間測定回路１０によって決定されるからである。具体的には図８のＴＤＣ４００ａでは、たとえばバーニア遅延回路４１０の時間分解能Δｔは１００ｐｓ程度でよく、したがって１０段の遅延素子と時間測定回路１０を設ければ足りる。
【００８８】
さらに時間測定回路１０において１０ｐｓの時間分解能Δｘを実現するためには、遅延素子Ｄｓ１、Ｄｓ２の遅延量の差（τ１−τ２）は、１００ｐｓのオーダーで十分である。なぜなら時間測定回路１０は、第１信号ＳＡと第２信号ＳＢの時間差を十倍〜数百倍に引き延ばして測定するからである。したがって時間測定回路１０の回路規模も小さくて済む。
【００８９】
このように実施の形態に係るＴＤＣ４００ａでは、高時間分解能でワイドレンジの時間測定を、従来よりも小さい回路規模で実現することができる。別の観点から見れば、従来と同等の回路規模であれば、従来よりもさらに時間分解能を高めることができ、あるいは時間測定範囲を広げることができる。
【００９０】
また、従来の構成において、バーニア遅延回路２００の時間分解能Δｔを１０ｐｓに設定する場合、遅延素子Ｄ１、Ｄ２の遅延量のばらつきを抑制する必要があるため、回路設計上の大きな制約となっていた。これに対し、実施の形態に係るＴＤＣ４００では、バーニア遅延回路４１０の時間分解能が低くてよいため、設計および製造の負担を軽減できる。
【００９１】
図９は、ＴＤＣの第１の変形例４００ｂを示す回路図である。図９の回路図では、初段の時間測定回路１０＿０のみが示され、その他は省略されている。図８の時間測定回路１０は、遅延素子Ｄｓ１、Ｄｓ２によって第２信号に相当する遅延ストップ信号ＳＢを遅延させて基準エッジ信号ＳＥ１、ＳＥ２を生成した。これに対して、図９の時間測定回路１０は、遅延素子Ｄｓ１、Ｄｓ２として、バーニア遅延回路４１０の第２遅延素子Ｄ２を利用する。
【００９２】
つまりｊ段目の時間測定回路１０＿ｊは、ｊ段目の遅延スタート信号ＳＡｊ、遅延ストップ信号ＳＢｊに加えて、それより後段の遅延ストップ信号ＳＢｋ、ＳＢｌを、基準エッジ信号ＳＥ１、ＳＥ２として利用する。ここでｋ、ｌはそれぞれ、ｋ＞ｊ、ｌ＞ｊを満たす整数であり、図９の例ではｋ＝ｊ＋１、ｌ＝ｊ＋２である。要求される基準エッジ信号ＳＥ１、ＳＥ２の時間差が、遅延素子Ｄ１、Ｄ２の時間差Δｔに比例する場合にこの変形例が利用できる。
【００９３】
図９の変形例によれば、時間測定回路１０ごとに遅延素子Ｄｓ１、Ｄｓ２を設けなくてもよいため、図８よりも回路規模をさらに縮小できる。
【００９４】
図１０は、ＴＤＣの第２の変形例４００ｃを示す回路図である。図１０のＴＤＣ４００ｃは、ストップ信号Ｓｓｔｏｐがパルス列である場合に利用できる。パルス列のエッジの間隔が要求される基準エッジ信号ＳＥ１、ＳＥ２の時間差に等しい場合、ラッチ回路Ｌ１、Ｌ２はそれぞれ、先頭のパルスのエッジ、２番目のパルスのエッジを、基準エッジ信号ＳＥ１、ＳＥ２として利用する。この変形例によっても、時間測定回路１０ごとに遅延素子Ｄｓ１、Ｄｓ２を設けなくてもよいため、図８よりも回路規模をさらに縮小できる。
【００９５】
図８〜図１０のＴＤＣ４００ａ〜４００ｃの変形例としては、以下の構成が可能である。バーニア遅延回路４１０はスタート信号Ｓｓｔａｒｔおよびストップ信号Ｓｓｔｏｐの両方に遅延を与える構成である。この変形例として、スタート信号Ｓｓｔａｒｔおよびストップ信号Ｓｓｔｏｐのいずれか一方のみに遅延を与える構成としてもよい。図１１は、第４の変形例に係るＴＤＣ４００ｄの構成を示す回路図である。ＴＤＣ４００ｄは、バーニア遅延回路４１０に代えて、片側遅延回路４１６を備える。片側遅延回路４１６は、バーニア遅延回路４１０の第１遅延素子Ｄ１の遅延量ｔ１をΔｔに、第２遅延素子Ｄ２の遅延量ｔ２を０に設定した回路と等価である。この場合、第２遅延回路４１４が不要であるから、回路面積をさらに削減できる。従来のように１０ｐｓ程度の遅延差Δｔが必要な場合、バーニア遅延回路を利用する必要があるが、実施の形態では１００ｐｓ程度の遅延差Δｔで足りるため、片側のみを遅延させる遅延回路を利用できる。反対に、第１遅延素子Ｄ１の遅延量ｔ１＝０、第２遅延素子Ｄ２の遅延量ｔ１＝Δｔに設定された片側遅延回路４１６を利用してもよい。
【００９６】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【符号の説明】
【００９７】
１０…時間測定回路、１２…サンプリング回路、１４…遷移時間測定回路、１６…基準エッジ信号発生回路、Ｓ１…第１信号、Ｓ２…第２信号、Ｄ１…第１遅延素子、Ｄ２…第２遅延素子、Ｄｓ１…第１遅延素子、Ｄｓ２…第２遅延素子、ＴＤＣ４００、バーニア遅延回路４１０、第１遅延回路４１２、第２遅延回路４１４、エンコーダ４２０。
【産業上の利用可能性】
【００９８】
本発明は電気信号の評価に利用できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2010013385.tif 000011
【図１０】
2010013385.tif 000012
【図１１】
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【国際調査報告】
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