(57)【要約】【課題】微細ピッチ電極を有する半導体素子を、入出力端子数を減らすことなく、低コストで基板に実装する。【解決手段】半導体素子３の一の主面に、電気的接続を行うための電極１と、電極１の間に電極１に隣接して電磁結合を行うための第１のインダクタ２とが配置される。基板５には、第１のインダクタ２に対応する位置に第１のインダクタ２と電磁結合する第２のインダクタ４が配置される。半導体素子３が基板５に、第１及び第２のインダクタ２、４が対向するように、実装される。半導体素子３の入出力信号のうち、所望の入出力信号だけを、第１及び第２のインダクタ２、４の電磁結合により、電極１を経由することなく、非接触で伝送して基板５の外部電極１１から入出力させる。
2011001992.tif 000002
【特許請求の範囲】
【請求項１】
第１のインダクタが配置された第１の主面と、
第２の主面と、
前記第１の主面または前記第２の主面に配置される第１の電極と、
を有する、半導体素子と、
前記半導体素子が実装され、
前記第１のインダクタに対応する位置に配置され、前記第１のインダクタと電磁結合する第２のインダクタと、
前記第１のインダクタと前記第２のインダクタとの非接触な電磁結合により伝送される、前記半導体素子へ／から入力／出力される信号の少なくとも一部を、入力／出力する外部電極と、
を有する、基板と、
を含むことを特徴とする、半導体装置。
【請求項２】
前記基板は、
前記外部電極により入力／出力され、前記第１のインダクタと前記第２のインダクタとの非接触な電磁結合により伝送されない信号を、前記半導体素子へ／から入力／出力する、前記第１の電極に接続される第２の電極を有する
ことを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記第１の主面に、前記第１のインダクタに隣接して前記第１の電極が配置される
ことを特徴とする、請求項１又は２に記載の半導体装置。
【請求項４】
前記第１のインダクタ及び前記第１の電極は、交互に配置されている
ことを特徴とする、請求項３に記載の半導体装置。
【請求項５】
前記半導体素子と前記基板との距離を規定する突起状電極を介して、前記第１の電極が前記第２の電極に接続される
ことを特徴とする、請求項３又は４に記載の半導体装置。
【請求項６】
前記突起状電極は、前記半導体素子へ／から入力／出力される信号を非接触な電磁結合により伝送可能な前記第１のインダクタの、前記第１の主面上の位置、及び、前記第２のインダクタまでの距離を決定する
ことを特徴とする、請求項５に記載の半導体装置。
【請求項７】
前記基板は、
前記第２のインダクタが配置される第１の表面を有する、インダクタ素子
を含む
ことを特徴とする、請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記インダクタ素子は、前記基板の内部に配置される
ことを特徴とする、請求項７に記載の半導体装置。
【請求項９】
前記基板は、前記第１のインダクタに対応した、共通の第２のインダクタを有する
ことを特徴とする、請求項７に記載の半導体装置。
【請求項１０】
前記半導体素子は、前記インダクタ素子の第２の表面の側に配置され、
前記第２のインダクタは、前記インダクタ素子の第１の表面の、前記半導体素子の前記第１のインダクタに対応する位置に配置される
ことを特徴とする、請求項８に記載の半導体装置。
【請求項１１】
前記インダクタ素子は、前記基板の表面に実装される
ことを特徴とする、請求項７に記載の半導体装置。
【請求項１２】
前記インダクタ素子は、前記半導体素子の周辺部に配置される前記第１の電極で画定される領域の内部に、実装される
ことを特徴とする、請求項１１に記載の半導体装置。
【請求項１３】
前記インダクタ素子は、前記半導体素子へ／から入力／出力される信号を変調、復調或は増幅する機能を有する
ことを特徴とする、請求項７乃至１２のいずれか１項に記載の半導体装置。
【請求項１４】
複数の半導体素子を含み、
前記複数の半導体素子を接続し、
前記複数の半導体素子へ／から入力／出力される信号を変調、復調或は増幅する、信号変換素子を含む
ことを特徴とする、請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項１５】
前記信号変換素子は、前記基板に内蔵される
ことを特徴とする、請求項１４に記載の半導体装置。
【請求項１６】
第１のインダクタ及び第１の電極を有する半導体素子を実装する、実装基板であって、
前記第１のインダクタと電磁結合する第２のインダクタが、前記第１のインダクタに対応する位置に配置されるインダクタ素子と、
前記第１のインダクタと前記第２のインダクタとの非接触な電磁結合により伝送される、前記半導体素子へ／から入力／出力される信号の少なくとも一部を、入力／出力する外部電極と、
を含む
ことを特徴とする、実装基板。
【請求項１７】
前記外部電極により入力／出力され、前記第１のインダクタと前記第２のインダクタとの非接触な電磁結合により伝送されない信号を、前記半導体素子へ／から入力／出力する、前記第１の電極に接続される第２の電極を有する
ことを特徴とする、請求項１６に記載の実装基板。
【請求項１８】
前記半導体素子は、前記インダクタ素子の前記第２のインダクタが配置される側と反対の側に実装され、
前記第２のインダクタは、前記インダクタ素子の、前記半導体素子の前記第１のインダクタに対応する位置に配置される
ことを特徴とする、請求項１６に記載の実装基板。
【請求項１９】
前記インダクタ素子は、前記基板の表面で、前記半導体素子の周辺部に配置される前記第１の電極で画定される領域の内部に、実装される
ことを特徴とする、請求項１６に記載の実装基板。
【請求項２０】
第１のインダクタ及び第１の電極を有する半導体素子を実装する、実装基板の製造方法であって、
基板の内部或は表面に形成されたインダクタ素子の第１の表面に、前記第１のインダクタと電磁結合する第２のインダクタを、前記第１のインダクタに対応する位置に配置するステップと、
前記第１のインダクタと前記第２のインダクタとの非接触な電磁結合により伝送される、前記半導体素子へ／から入力／出力される信号の少なくとも一部を、入力／出力する外部電極を形成するステップと、
を含む
ことを特徴とする、実装基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、該装置に用いられる実装基板及び該実装基板の製造方法に係り、特に、基板の主面に電磁結合する第１のインダクタが配置された半導体素子が、該第１のインダクタに対応して該第１のインダクタと電磁結合する第２のインダクタが配置された基板に、該第１のインダクタと該第２のインダクタとが電磁結合可能となるように実装される基板、該基板を有する半導体装置、及び該基板の製造方法に関する。
【背景技術】
【０００２】
近年、半導体製造技術の発展に伴い、ＬＳＩ等の半導体装置の主要部を構成する半導体素子（半導体チップ）の電極数（端子数）が増加しており、半導体素子の周辺部に配置される電極の微細ピッチ化（狭ピッチ化）が進んでいる。このため、ワイヤボンディングにより各電極と外部（基板上の電極等）とを電気的接続する、従来の方法に代えて、フリップチップ接続技術が広く用いられている。このフリップチップ接続技術では、半導体素子の周辺部だけでなくその全平面部が利用され、電極を微細ピッチ化せずに、電極数が飛躍的に増加するように、電極がエリアアレイ配列され、これらエリアアレイ配列された電極を使用して、各電極と外部とが直接に電気的に接続される
フリップチップ接続型の半導体装置を構成する半導体素子においても更に電極数の増加が求められるようになった。その結果、基板は微細ピッチ電極に対応するため、高多層化が進んだ。このため、工程数が増加し、特殊材料の導入等が必要になり、製造歩留まりが低下している。
複数の半導体素子をフリップチップ接続により基板に実装するマルチチップ型の半導体装置の場合、基板はさらなる微細化が求められる。この半導体装置においては、電極数の増加により電極と外部との接続点数が増加する。それだけでなく、半導体素子の電極と該電極に対応して基板に配置された電極とを電気的接続するとともに、半導体素子と基板との間隔を一定に保つ役割を担うバンプ（突起状電極）の微細化か避けられない。半導体素子と基板との間隙を狭くするために、サイズの小さい（高さの低い）バンプが必要である。サイズの小さいバンプによりコストが上昇する。
図１３は、第１の関連技術である、フリップチップ接続型の半導体装置１００の断面図を示す。該半導体装置１００は、図１３に示されるように、外部と電気的に接続される第１の電極１０１が一の主面に配置された半導体素子１０２が、第１の電極１０１に対応する第２の電極１０３が配置された基板１０４に、第１の電極１０１と第２の電極１０３がバンプ１０５を介して電気的接続されるように、基板１０４に実装されている。
電極１０１、１０３等の接続箇所を周囲雰囲気から保護するため、封止体１０６が樹脂充填により形成される。外部電極１０７が、基板１０４の裏面に、第２の電極１０３と導通するように、配置される。バンプ１０８が、外部電極１０７に電気的に接続される。また、図１４は、第２の関連技術であるフリップチップ接続によるマルチチップ型の半導体装置２００の断面図を示す。該半導体装置２００は、図１３に示されるように、二つの半導体素子１０２Ａ、１０２Ｂが、図１３と略同様な構成で、共通の基板１０４に実装される。
しかし、上述のフリップチップ接続型の半導体装置にはいくつかの問題がある。まず、半導体素子の微細ピッチ電極により、バンプの高さも低くなり、半導体素子と基板との間隙が狭くなる。この間隙内への洗浄液等の充填が困難になる。このため、フラックス洗浄性の低下や、ＵＦ（アンダーフィル）樹脂充填性の低下等により、生産性が低下する。また、電極数の増加による接続点数の増加により、電極に対する接続歩留りが低下する。さらに、半導体素子の電極やバンプの微細化に比べ、基板の微細化はより高度な技術を必要とする。すなわち、半導体素子の加工においては、平坦性の高いシリコンが基板材料として使用され、製造装置も高精度である。一方、基板の加工においては、樹脂もしくはガラスクロスに樹脂等を含浸した基材上に、金属配線が形成される。基板を微細化するためには、前述したように、高多層化による工程数の増加、特殊材料の導入、またそれらに伴う製造歩留まりの低下が避けられない。このため、コストが高くなる。加えて、複数の半導体素子が実装されるマルチチップ型の半導体装置では、基板はさらに微細化が求められるので、コストがさらに高くなる。
一方、半導体装置の高速化を図り、半導体素子に与えられる負担を低減するために、能動素子を形成した半導体基板から成るインターポーザを介して、半導体素子を基板にフリップチップ接続した半導体装置が開示される（特許文献１）。しかしながら、この半導体装置では、シリコン等の半導体基板を用いるので、インターポーザ基板は微細化に有利であるが、インターポーザ基板とベース基板との接続部分は微細化が困難である。またインターポーザ基板では、ベース基板へ接続するために裏面に配線を引き回す必要がある。半導体基板への貫通配線形成はコストが高くなる。このため、インターポーザ基板のコストが高くなるという欠点もある。さらに、このインターポーザ基板に能動素子が形成されるので、製造工程が増えてさらコストアップが避けられない等の欠点がある。
また、チップや基板の面積を増やさずに、チップと基板との間で入力される信号数を増やすために、入出力端子の一部に対応して形成された第１のインダクタ導体を有するチップが、第１のインダクタ導体に対応して形成された第２のインダクタ導体及びこの第２のインダクタ導体に対応して形成された外部接続端子を有する基板に実装される半導体装置が開示される（特許文献２）。第１及び第２のインダクタ導体が磁気結合され、チップと基板との間で電磁誘導によって信号が伝送される。
さらに、各々通信用のインダクタが設けられた複数の半導体チップが積層されて各チップ間をインダクタ結合する半導体装置において、チップに発生する渦電流によるインダクタの磁界の強度の低下を抑制するために、第１の比抵抗をもつ半導体基板上に第１の比抵抗よりも小さな第２の比抵抗をもつ半導体層を、この半導体層上に配線層を、それぞれ設け、さらにこの配線層中に信号の送受信を行うインダクタを設けた半導体装置が開示される（特許文献３）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−１１０８６５号公報
【特許文献２】特開平１０−２００００７号公報
【特許文献３】特開２００７−３１８００３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献２に開示されている半導体装置は、チップと基板との間で磁気結合を利用して信号を伝送する。インダクタで受信された信号波形は電流駆動であるので配線距離が長くなると減衰する。システム機器を構成する他の電子部品との接続は、基板にインダクタを設けるだけでは実現困難である。該半導体装置は、複数部品間の信号伝送に適用されない。また、特許文献２では、本願発明のように微細ピッチ電極を有する半導体素子を、入出力端子数を減らすことなく、低コストで基板に実装すること、さらに、半導体素子の電極と外部とを電気的に接続する接続点数を減らして接続歩留りを向上することが考慮されない。
特許文献３に開示される半導体装置では、複数の半導体チップが積層され、チップ間がインダクタ結合されるが、チップ積層型の半導体装置の使用頻度が低い場合は、インダクタの磁界の強度は、チップに発生する渦電流にほとんど影響されない。また、特許文献３でも、特許文献２と同様に、本願発明のように微細ピッチ電極を有する半導体素子を、入出力端子数を減らすことなく、低コストで基板に実装すること、さらに、半導体素子の電極と外部とを電気的に接続する接続点数を減らして接続歩留りを向上することが考慮されない。
本発明の目的は、上述した課題を解決する半導体装置、該装置に用いられる実装基板及び該実装基板の製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の半導体装置は、半導体素子と、該半導体素子が実装される基板を有する。該半導体素子は、第１のインダクタが配置された第１の主面と、第２の主面と、前記第１の主面または前記第２の主面に配置される第１の電極と、を有する。該基板は、前記第１のインダクタに対応する位置に配置され、前記第１のインダクタと電磁結合する第２のインダクタと、前記第１のインダクタと前記第２のインダクタとの非接触な電磁結合により伝送される、前記半導体素子へ／から入力／出力される信号の少なくとも一部を、入力／出力する外部電極と、を有することを特徴とする。
本発明の、半導体素子を実装する実装基板は、第１のインダクタ及び第１の電極を有する半導体素子を実装する。該実装基板は、前記第１のインダクタと電磁結合する第２のインダクタが、前記第１のインダクタに対応する位置に配置されるインダクタ素子と、前記第１のインダクタと前記第２のインダクタとの非接触な電磁結合により伝送される、前記半導体素子へ／から入力／出力される信号の少なくとも一部を、入力／出力する外部電極とを含むことを特徴とする。
本発明の、第１のインダクタ及び第１の電極を有する半導体素子を実装する、実装基板の製造方法は、基板の内部或は表面に形成されたインダクタ素子の第１の表面に、前記第１のインダクタと電磁結合する第２のインダクタを、前記第１のインダクタに対応する位置に配置するステップと、前記第１のインダクタと前記第２のインダクタとの非接触な電磁結合により伝送される、前記半導体素子へ／から入力／出力される信号の少なくとも一部を、入力／出力する外部電極を形成するステップと、を含むことを特徴とする。
【発明の効果】
【０００６】
本発明の半導体装置によれば、一の主面に電磁結合するための第１のインダクタが配置された半導体素子が、第１のインダクタに対応してこの第１のインダクタと電磁結合する第２のインダクタが配置された基板に、第１及び第２のインダクタが電磁結合可能となるように実装される構成において、半導体素子の一の主面あるいは他の主面には、外部と電気的接続するための電極が配置され、半導体素子の入出力信号の少なくも一部が、第１及び第２のインダクタの電磁結合により非接触で伝送されて基板に配置されている外部電極から入出力されるので、微細ピッチ電極を有する半導体素子をこの入出力端子数を減らすことなく、低コストで基板に実装することができる。また、半導体素子の電極と外部とを電気的接続する接続点数を減らして接続歩留りを向上することができる。
【図面の簡単な説明】
【０００７】
【図１】図１は、本発明の第１の実施形態による半導体装置の概略構成の一例を示す断面図である。
【図２】図２は、第１の実施形態による半導体装置に用いられるインダクタ素子の概略構成の一例を示す斜視図である。
【図３】図３は、本発明の第１の実施形態の変形例による半導体装置の概略構成の一例を示す断面図である。
【図４】図４は、本発明の第２の実施形態による半導体装置の概略構成の一例を示す断面図である。
【図５】図５は、本発明の第３の実施形態による半導体装置の概略構成の一例を示す断面図である。
【図６】図６は、本発明の第３の実施形態の変形例による半導体装置の概略構成の一例を示す断面図である。
【図７】図７は、本発明の第４の実施形態による半導体装置の概略構成の一例を示す断面図である。
【図８】図８は、本発明の第５の実施形態による半導体装置の概略構成の一例を示す断面図である。
【図９】図９は、本発明の第６の実施形態による半導体装置の概略構成の一例を示す断面図である。
【図１０】図１０は、本発明の第７の実施形態による半導体装置の概略構成の一例を示す断面図である。
【図１１】図１１は、本発明の第８の実施形態による半導体装置の概略構成の一例を示す断面図である。
【図１２】図１２は、本発明の第９の実施形態による半導体装置の概略構成の一例を示す断面図である。
【図１３】図１３は、第１の関連技術による半導体装置の概略構成を示す断面図である。
【図１４】図１４は、第２の関連技術による半導体装置の概略構成を示す断面図である。
【発明を実施するための最良の形態】
【０００８】
［実施形態１］
図１は、本発明の第１の実施形態による半導体装置１０の概略構成を示す断面図である。
半導体装置１０は、半導体素子３と、基板５を含む。
半導体素子３の一の主面に、基板５と電気的に接続される電極１が配置され、電極１間に電極１に隣接して電磁結合を行うための第１のインダクタ２が配置される。
基板５には、第１のインダクタ２に対応する位置に第１のインダクタ２と電磁結合する第２のインダクタ４が配置される。
半導体素子３は、第１のインダクタ２及び第２のインダクタ４が対向するように、基板５に実装される。ここで、半導体素子３の一の主面に配置される電極１及び第１のインダクタ２は、半導体素子３の入出力端子を構成する。
基板５は、絶縁性材料から構成され、半導体素子３の一の主面に対向する表面には、電極１と対応する位置に電極６が配置される。第２のインダクタ４は、絶縁性基板から構成されたインダクタ素子７の表面に形成される。インダクタ素子７は、第２のインダクタ４が第１のインダクタ２と対向するよう、フェイスアップの向きで基板５に内蔵される。この場合、基板５の製造工程は、基板５の材料となる絶縁樹脂内にインダクタ素子７を予め埋め込み、その後に、写真処理技術等を利用して接続部分にビアを形成して電気的接続部を形成する。インダクタ素子７には、信号を伝送する第２のインダクタ４と電極６が形成されれば良いが、より信頼性の高い信号伝送を実現するために、半導体素子３から入力された信号を変調、復調あるいは増幅する能動機能を備えた回路を有しても良い。この回路の能動機能は、半導体素子３へ外部機器から信号を入力する場合にも利用可能である。
インダクタ素子７の表面には、電極８が形成される。この電極８は、基板５内に形成される配線９を通じて、基板５の裏面（図１において基板５の下部）に配置される外部電極１１と電気的に接続される。外部電極１１には、他の電子部品に接続される半球状電極１３が配置される。なお、この半球状電極１３は一例であり、外部電極１１に接続される電極として、ＰＧＡ（ピングリッドアレイ）等の、他の電極が用いられてもよい。電極１等の接続箇所を周囲雰囲気から保護するために、樹脂充填により、封止体１４が形成される。
図２は、本発明の第１の実施形態による、インダクタ素子７の上方（図１においてインダクタ素子７の上部）に配置される電極８及び第２のインダクタ４のレイアウトパターンの概略構成を示す斜視図である。図２は、一例として、電極８と第２のインダクタ４が平面的に交互に配置される構成を示す。
後述するように、電極１にバンプ１２を接続する際に、第１のインダクタ２にはバンプ１２は不要なので、電極１と第１のインダクタ２とを交互に配置することにより、バンプ１２を小さいサイズに限定する必要がない。電極８と第２のインダクタ４のレイアウトパターンは、このレイアウトパターンに限定されず、この実施形態の効果を得るような、第２のインダクタ４を配置するレイアウトパターンであればよい。
半導体素子３の電極１は、突起状電極であるバンプ１２を介して、電極１に対応した基板５の電極６に接続される。電極１は、さらに、基板５の図示しない配線を通じて外部電極１１に電気的に接続される。バンプ１２は、半導体素子３を基板５に実装したときに、半導体素子３と基板５との間に間隙を確保する役割を担う。
半導体素子３の入出力端子数は、一の主面に配置された電極１の総数と第１のインダクタ２の総数との和である。従って、製造される半導体装置の目的、用途等に応じて第１のインダクタ２の数を適宜調整することにより、電極１の数を減らすことができ、これによって必要なバンプ１２の数も減らすことができる。第１のインダクタ２と第２のインダクタ４との電磁結合を利用して信号を伝送するか、或は、電極１と電極６との電気的接続を利用して信号を伝送するか、を、目的、用途等に応じて、任意に変更、選択してよい。一例として、電源及びグランドの供給には電気的接続を利用し、信号伝送のみに電磁結合を利用してよい。
上記の構成により、半導体素子３の入出力信号のうち所望の入出力信号が、第１及び第２のインダクタ２、４の電磁結合により、電極１を経由せずに非接触で伝送され、基板５の外部電極１１を介して入出力される。したがって、半導体素子３が微細ピッチ電極を有しても、第１のインダクタ２（あるいは、第２のインダクタ４）数の分だけのバンプ１２は不要である。これにより、従来のように微細化されることなく、低コストで製造できる十分のサイズのバンプを用いることができるので、半導体素子３と基板５との間隔は広くてもよい。この間隔の間隙内に洗浄液等を十分に充填できるので、フラックス洗浄性の向上や、ＵＦ樹脂充填性の向上等を図ることができ、生産性が向上する。例えば、半導体素子３の電極１の数と第１のインダクタ２の数を同一にした場合、本実施形態によれば、電気的接続する電極１の接続ピッチが約半分になる。
また、バンプ１２は、第１のインダクタ２及び第２のインダクタ４の電磁結合により非接触で伝送される入出力信号の伝送可能な一の主面上の位置及び距離を決定する。これにより、一の主面上での入出力信号の伝送可能な範囲がバンプ１２により制御される。
また、半導体素子３の信号伝送が第１及び第２のインダクタ２、４の電磁結合を利用して行われるので、電磁１の電気的接続の利用が減る。これにより、電気的接続の接続歩留りが向上する。
このように、第１の実施形態の半導体装置１０は、基板５に半導体素子３が実装されている。半導体素子３の一の主面には、電気的接続を行うための電極１と、この電極１の間に電極１に隣接して電磁結合を行うための第１のインダクタ２とが配置されている。基板５には、第１のインダクタ２に対応する位置に第１のインダクタ２と電磁結合する第２のインダクタ４が配置されている。半導体素子３は、基板５に、第１のインダクタ２及び第２のインダクタ４が対向するように、実装されている。このような半導体装置において、半導体素子３の入出力信号のうち、所望の入出力信号だけが、第１及び第２のインダクタ２、４の電磁結合により、電極１を経由することなく、非接触で伝送されて基板５の外部電極１１から入出力される。従って、電極１による電気的接続を利用した信号伝送を大幅に減らすことができる。
したがって、微細ピッチ電極を有する半導体素子を、該電極の入出力端子数を減らすことなく、低コストで基板に実装できる。
また、半導体素子の電極と外部とを電気的接続する接続点数を減らすことにより、接続歩留りが向上する。
［変形例１］
図３は、本発明の半導体装置の第１の実施形態の変形例の概略構成を示す断面図である。この変形例の半導体装置は、インダクタ素子を大型化することにより、さまざまなサイズの半導体素子が基板に実装される場合に、インダクタ素子の共通化（ユニバーサル形状化）を図るようにした点で、上述した第１の実施形態の半導体装置と異なる。
すなわち、この変形例の半導体装置１０Ａには、図３に示すように、インダクタ素子７のサイズは半導体素子３のサイズより十分大きく、大きなサイズの半導体素子が実装される場合でも対処可能なように、十分多くの第２のインダクタ４及び電極８が配置されている。さらに、該半導体装置１０Ａには、基板５に実装される他の電子部品の一例として、抵抗などのチップ部品１５が配置される。この変形例は、これらの特徴以外は、上述した第１の実施形態と同一である。それゆえ、図３において、図１の構成要素と対応する各要素には、同一の番号を付してその説明を省略する。
このように、この変形例によれば、サイズの異なる半導体素子を実装する場合でも対処可能なように、予めインダクタ素子のサイズを大きくすることにより、インダクタ素子の共通化（ユニバーサル化）を図ることができる。従って、第１の実施形態で述べた効果とほぼ同じ効果を得る。さらに、共通化により、基板のコストが下げられる。
［実施形態２］
図４は、本発明の第２の実施形態である半導体装置の概略構成を示す断面図である。本実施形態の半導体装置は、インダクタ素子がフェイスダウンで基板に内蔵される点で、第１の実施形態の半導体装置と異なる。
第２の実施形態の半導体装置２０において、図４に示すように、インダクタ素子７が、第２のインダクタ４が第１のインダクタ２と反対側に配置されるように、フェイスダウンで基板５に内蔵される。また、インダクタ素子７の電極８は、バンプ１６を介して配線９に電気的接続される。この第２の実施形態のように、インダクタ素子７がフェイスダウンで基板５に内蔵される場合、第２のインダクタ４と第１のインダクタ２との電磁結合は、インダクタ素子７の裏面を介して行われる。この場合、基板５の製造工程では、第１の実施形態による基板５の製造工程のような写真処理技術等を利用した接続部分におけるビアの形成が不要である。本実施形態の基板５は、例えば、バンプ実装により実施可能となるため、基板の製造コストが低減されるという効果がある。
なお、第１の実施形態と共通する部材については、同一の番号を付して、その説明を省略する。
このように、第２の実施形態によれば、インダクタ素子をフェイスダウンで基板に内蔵されるようにしたので、第１の実施形態で述べた効果とほぼ同じ効果を得る。さらに、基板の製造コストを低減できるという効果がある。
［実施形態３］
図５は、本発明の第３の実施形態である半導体装置の概略構成を示す断面図である。この実施形態の半導体装置の構成は、マルチチップ型の半導体装置に適用されるという点で、上記した第１の実施形態の半導体装置の構成と異なる。
第３の実施形態の半導体装置３０において、図５に示すように、半導体素子３Ａ及び３Ｂが、基板５に実装されている。半導体素子３Ａ及び３Ｂのそれぞれは、一の主面に電気的接続を行うための電極１Ａ、１Ｂが配置されるとともに、この電極１Ａ、１Ｂ間に電極１Ａ、１Ｂに隣接して電磁結合を行うための第１のインダクタ２Ａ、２Ｂが配置される。基板５において、第１のインダクタ２Ａ、２Ｂに対応する位置にこれら第１のインダクタ２Ａ、２Ｂと電磁結合する第２のインダクタ４Ａ、４Ｂが配置される。半導体素子３Ａ及び３Ｂは、第１のインダクタ２Ａ、２Ｂ及び第２のインダクタ４Ａ、４Ｂが対向するように、基板５に実装される。
ここで、インダクタ素子７は、２つの半導体素子３Ａ、３Ｂのいずれにも対処可能な共通の構成を有する。このような構成により、１つのインダクタ素子７を用いて２つの半導体素子３Ａ、３Ｂに共通に対処できるので、半導体素子３Ａ、３Ｂの入出力信号を電磁結合により伝送する場合、高速信号伝送を行うことができる。
なお、第１の実施形態と共通する部材については、同一の番号を付して、その説明を省略する。
このように、第３の実施形態によれば、複数の半導体素子を基板に実装する場合、複数の半導体素子に対処可能な共通のインダクタ素子を用いるので、第１の実施形態で述べた効果とほぼ同じ効果を得る。さらに、第３の実施形態による半導体装置では高速信号伝送を行うことができる。
［変形例２］
図６は、第３の実施形態の変形例である半導体装置の概略構成を示す断面図である。この変形例の半導体装置の構成は、半導体素子毎に封止体が形成される点で、上述の第３の実施形態の半導体装置の構成と異なる。
すなわち、この変形例の半導体装置３０Ａにおいては、図６に示すように、半導体素子３Ａ、３Ｂ毎に封止体１４Ａ、１４Ｂが形成される。また、基板５に、他の電子部品の一例として、抵抗等のチップ部品１５が実装される。
このように、第３の実施形態の変形例によれば、マルチチップ型の半導体装置の構成は、第３の実施形態による半導体装置の構成とほぼ同一であるので、第３の実施形態で述べた効果とほぼ同じ効果が得られる。
［実施形態４］
図７は、本発明の第４の実施形態である半導体装置の概略構成を示す断面図である。本実施形態の半導体装置の構成は、マルチチップ型の半導体装置において半導体素子毎にインダクタ素子が基板に内蔵する点で、上述した第３の実施形態の構成と異なる。
第４の実施形態の半導体装置４０において、図７に示すように、半導体素子３Ａ、３Ｂにインダクタ素子７Ａ、７Ｂがそれぞれ対応して基板５に内蔵される。各半導体素子３Ａ、３Ｂによりピン数やレイアウト等の仕様が異なるので、これらの仕様に応じたインダクタ素子７Ａ、７Ｂを半導体素子３Ａ、３Ｂにそれぞれ組み合わせることにより、各半導体素子３Ａ、３Ｂの入出力信号の最適な信号伝送を行うことができる。なお、複数のインダクタ素子７Ａ、７Ｂに対応した共通のインダクタ素子を配置してもよい。
なお、第１の実施形態と共通する部材については、同一の番号を付して、その説明を省略する。
このように、第４の実施形態によれば、仕様の異なる複数の半導体素子を実装する場合でもそれぞれの仕様に応じたインダクタ素子を組み合わせるので、第３の実施形態で述べた効果とほぼ同じ効果を得る。さらに、各半導体素子の入出力信号の最適な信号伝送を行うことができる。
［実施形態５］
図８は、本発明の第５の実施形態である半導体装置の概略構成を示す断面図である。この実施形態の半導体装置の構成は、基板の両面にそれぞれ半導体素子を実装する点で、上記した第１の実施形態の半導体装置と異なる。
第５の実施形態の半導体装置５０は、図８に示すように、基板５に内蔵されるインダクタ素子７の表面に半導体素子３Ａが配置される。一方、インダクタ素子７の裏面には半導体素子３Ｂが配置される。半導体素子３Ａ、３Ｂの第１のインダクタ２Ａ、２Ｂはそれぞれインダクタ素子７の表面に配置される第２のインダクタ４Ａ、４Ｂと対向する。さらに、基板５には、貫通電極１７が形成される。
このような構成により、半導体素子３Ａ、３Ｂの入出力信号の電磁結合による伝送は基板５の両面及びインダクタ素子７の両面を利用して行われるので、半導体素子３Ａ、３Ｂにそれぞれ配置される電極１Ａ、１Ｂのピッチの微細度に余裕ができる。
なお、第１の実施形態と共通する部材については、同一の番号を付して、その説明を省略する。
このように、第５の実施形態によれば、基板の両面のそれぞれ半導体素子を実装するようにしたので、第１の実施形態で述べた効果とほぼ同じ効果を得る。さらに、半導体素子に配置される電極のピッチの微細度に余裕ができる。
［実施形態６］
図９は、本発明の第６の実施形態である半導体装置の概略構成を示す断面図である。この実施形態の半導体装置の構成は、基板の表面にインダクタ素子を実装する点で、上記の第１の実施形態の半導体装置の構成と異なる。
第６の実施形態の半導体装置６０は、図９に示すように、基板５の表面にインダクタ素子７を実装して、インダクタ素子７に形成された貫通電極１７を介して電極８を基板５の外部電極１１と電気的に接続する構成を有する。小型化の観点からは、インダクタ素子７を基板５に内蔵することが望ましいが、第６の実施形態のように、インダクタ素子７を基板の表面に配置することにより、基板製造プロセス中で起きやすいインダクタ素子７の破損を防止し、基板５を高歩留りで製造できるため、接続信頼性が確保される。
なお、第１の実施形態と共通する部材については、同一の番号を付して、その説明を省略する。
このように、第６の実施形態によれば、基板の表面にインダクタ素子を実装するようにしたので、第１の実施形態で述べた効果とほぼ同一の効果を得る。さらに、基板の接続信頼性が確保される。
［実施形態７］
図１０は、本発明の第７の実施形態である半導体装置の概略構成を示す断面図である。この実施形態の半導体装置の構成は、インダクタ素子を半導体素子の電極で囲まれる領域に実装する点で、上記した第１の実施形態の半導体装置の構成と異なる。
第７の実施形態の半導体装置７０は、図１０に示すように、半導体素子３の周辺部に配置された電極１で囲まれた半導体素子３の中央部付近にインダクタ素子７が実装される。したがって、インダクタ素子７は半導体素子３よりも小さいサイズで形成される。このような構成により、インダクタ素子７の小型化が可能になり、低コスト化を図ることができる。
なお、第１の実施形態と共通する部材については、同一の番号を付して、その説明を省略する。
このように、第７の実施形態によれば、インダクタ素子を半導体素子の電極で囲まれた領域に実装するようにしたので、第１の実施形態で述べた効果とほぼ同一の効果を得る。さらに、インダクタ素子の低コスト化を図ることができる。
［実施形態８］
図１１は、本発明の第８の実施形態である半導体装置の概略構成を示す断面図である。この実施形態の半導体装置の構成は、マルチチップ型の半導体装置に適用される場合に、複数の半導体素子間が信号伝送素子を介して接続される点で、上述した第１の実施形態の半導体装置の構成と異なる。
第８の実施形態の半導体装置８０において、図１１に示すように、複数の半導体素子３Ａ及び３Ｂの間は信号伝送素子１８を介して接続される。基板５の表面には第２のインダクタ４Ａ、４Ｂが配置されているとともに、基板５にはインダクタ４Ａ、４Ｂと接続された信号伝送素子１８が内蔵される。信号伝送素子１８は変調、復調あるいは増幅する信号変換機能を備えており、一端から入力された信号を所望の処理を施し、処理された信号を他端から出力する。
なお、第１の実施形態と共通する部材については、同一の番号を付して、その説明を省略する。
このような構成により、電磁結合により伝送された各半導体素子３Ａ、３Ｂの入出力信号は、信号伝送素子１８に入力されて、所望の処理が施されて、出力されるので、マルチチップ型の半導体装置のように複数の電子部品を接続する場合は、入出力信号を相互に高信頼度で送受信することができる。
このように、第８の実施形態によれば、複数の半導体素子間を、信号伝送素子を介して接続するので、第１の実施形態で述べた効果とほぼ同一の効果を得る。さらに、入出力信号を相互に高信頼度で送受信するという効果が得られる。
［実施形態９］
図１２は、本発明の第９の実施形態である半導体装置の概略構成を示す断面図である。この実施形態の半導体装置の構成は、複数の半導体素子間を、信号伝送素子を介して接続する場合に、一の半導体素子の入出力端子を全て電気的接続するための電極により構成する点で、上記した第８の実施形態の半導体装置の構成と異なる。
第９の実施形態の半導体装置９０において、図１２に示すように、信号伝送素子１８を介して接続されている一の半導体素子３Ａの一の主面には、全て電極１Ａが配置されてこの電極１Ａはバンプ１２を介して外部電極１１に電気的接続される。
このような構成により、必ずしも電磁結合によらないで入出力信号の伝送を行う汎用性の高い電子部品を組み合わせてマルチチップ型の半導体装置を構成できる。
なお、第１の実施形態と共通する部材については、同一の番号を付して、その説明を省略する。
このように、第９の実施形態によれば、電磁結合によらないで入出力信号の伝送を行う電子部品を組み合わせてマルチチップ型の半導体装置を構成するので、第１の実施形態で述べた効果とほぼ同一の効果を得る。さらに、汎用性の高い電子部品を用いて入出力信号を相互に高信頼度で送受信するという効果が得られる。
第１の実施形態では、半導体素子３をフリップチップ接続によりフェイスダウンで基板５に実装する例を示したが、電気的接続するための電極１及び電磁結合する雨の第１のインダクタ２の配置は、必ずしもこれに限定されない。すなわち、電極１及び第１のインダクタ２の両方が、必ずしも半導体素子３の一の主面に配置される必要はない。例えば、半導体素子３を、金属成分を含まない接着材により、フェイスアップで基板５に実装し、電極１をワイヤボンディングなどにより基板５の電極６へ電気的接続しても良い。
また、上記の実施形態による半導体装置では、インダクタの電磁結合により、非接触に信号を伝送できるが、本発明はこれに限定されない。非接触に信号を伝送する方法として、キャパシタによる容量接続も利用可能である。インダクタをキャパシタに置き換えて、容量結合により信号を伝送してもよい。なお、キャパシタによる容量接続の場合、電極が対抗され、電極間に低誘電率の絶縁層があるという形態において、インダクタの一部或は全てをキャパシタに置き換えることが好ましい。
また、半導体素子１に貫通ビアなどが形成されている場合、一の主面の反対側の他の主面に電極１もしくは第１のインダクタ２を設けることが可能である。この場合は、電極２と第１のインダクタ２は半導体素子３の同一主面に配置されない。また、第１及び第２のインダクタは必ずしも対向するような関係に配置されている必要はなく、両者は電磁結合可能となる関係に配置されていれば良い。
また、各実施形態あるいは変形例で、一部の図においては配線の図示を省略しているが、これらによって本発明の要旨が逸脱されないことは明らかである。
以上、実施形態及び実施例を参照して本願発明を説明したが、本願発明は上記実施形態および実施例に限定されたものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
この出願は、２００９年６月３０日に出願された日本出願特願２００９−１５６３３０を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【産業上の利用可能性】
【０００９】
複数の半導体素子を基板に実装するマルチチップ型半導体装置の場合、いずれかのインダクタあるいはインダクタ素子に入出力信号が一旦送受信されて、ここでシステム回路が構成されて入出力信号が外部へ出力されるため、本発明は特にシステムパッケージに適用して最適である。
【符号の説明】
【００１０】
１、１Ａ、１Ｂ      電極
２、２Ａ、２Ｂ      第１のインダクタ
３、３Ａ、３Ｂ、１０２、１０２Ａ、１０２Ｂ      半導体素子
４、４Ａ、４Ｂ      第２のインダクタ
５、１０４      基板（実装基板）
６      電極
７、７Ａ、７Ｂ      インダクタ素子
８      電極
９      配線
１０、１０Ａ、２０、３０、３０Ａ      半導体装置
４０、５０、６０、７０、８０、９０、１００、２００      半導体装置
１１、１０７      外部電極
１２、１６、１０５、１０８      バンプ（突起状電極）
１３      半球状電極
１４、１４Ａ、１４Ｂ、１０６      封止体
１５      チップ部品
１７      貫通電極
１８      信号伝達素子
１０１    第１の電極
１０２    第２の電極
【図１】
2011001992.tif 000003
【図２】
2011001992.tif 000004
【図３】
2011001992.tif 000005
【図４】
2011001992.tif 000006
【図５】
2011001992.tif 000007
【図６】
2011001992.tif 000008
【図７】
2011001992.tif 000009
【図８】
2011001992.tif 000010
【図９】
2011001992.tif 000011
【図１０】
2011001992.tif 000012
【図１１】
2011001992.tif 000013
【図１２】
2011001992.tif 000014
【図１３】
2011001992.tif 000015
【図１４】
2011001992.tif 000016
【国際調査報告】
2011001992.tif 000017
2011001992.tif 000018
2011001992.tif 000019
2011001992.tif 000020