(57)【要約】  狭ピッチ、多ピンの半導体素子を配線基板に内蔵した半導体装置において、歩留まりを劣化させることなく多層化を実現することができる高信頼性の半導体装置およびその製造方法を提供する。複数の配線層及び絶縁層が積層され、半導体素子が絶縁層に埋設され、各絶縁層（１５、１８、２１）に設けられたビア（１６、１９、２２）、または各配線層に設けられた配線（１７、２０、２３）の少なくとも一つが、他の絶縁層または配線層に設けられたビアまたは配線と異なる断面形状を有する。（図７）
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【特許請求の範囲】
【請求項１】
電極端子を表面に有する１以上の半導体素子と、
前記半導体素子を内蔵するコアレス配線基板であって、積層された複数の配線層及び絶縁層と、前記配線層に設けられた配線と、前記絶縁層に設けられ前記絶縁層上下の前記配線を電気的に接続するビアと、を有し、表面に外部接続端子が設けられたコアレス配線基板と、
を含む半導体装置であって、
前記半導体素子は前記絶縁層に埋設され、
前記外部接続端子と前記電極端子とが、前記配線または前記ビアの少なくとも一つを介して電気的に導通し、
前記絶縁層と前記配線層とが前記半導体素子の片面に積層され、
前記ビアまたは前記配線の少なくとも一つが、他の絶縁層または配線層に設けられたビアまたは配線と異なる断面形状を有することを特徴とする半導体装置。
【請求項２】
前記ビアの断面形状が、前記電極端子の最近接層で最も小さいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ビアの断面形状が、前記電極端子の最近接層から前記外部接続端子側の層へ向けて段階的に拡大していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記電極端子の最近接層から前記外部接続端子側の層へ向けて前記ビアの断面形状が略相似形状を保ちつつ１層毎に拡大していることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記配線の断面形状が、前記電極端子の最近接層で最も小さいことを特徴とする請求項１乃至４いずれか１項記載の半導体装置。
【請求項６】
前記配線の断面形状が、前記電極端子の最近接層から表裏の前記外部接続端子側の層へ向けて段階的に拡大していることを特徴とする請求項１乃至５いずれか１項記載の半導体装置。
【請求項７】
前記電極端子のピッチが前記外部接続端子のピッチより狭ピッチであることを特徴とする請求項１乃至６いずれか１項記載の半導体装置。
【請求項８】
前記ビアは前記電極端子側の径より前記外部接続端子側の径が大きいことを特徴とする請求項１乃至７いずれか１項記載の半導体装置。
【請求項９】
前記複数の絶縁層のうち、絶縁材料が他の絶縁層と異なる絶縁層を有することを特徴とする請求項１乃至８いずれか１項記載の半導体装置。
【請求項１０】
前記半導体素子の前記電極端子の表面を封止する絶縁層と前記半導体素子の側面を封止する絶縁層が異なることを特徴とする請求項１乃至９いずれか１項記載の半導体装置。
【請求項１１】
前記絶縁層の弾性率が、前記電極端子の最近接層から前記外部接続端子側の層へ向けて段階的に高くなることを特徴とする請求項１乃至１０いずれか１項記載の半導体装置。
【請求項１２】
前記電極端子のピッチが、５μｍ以上２００μｍ以下であることを特徴とする請求項１乃至１１いずれか１項記載の半導体装置。
【請求項１３】
前記半導体素子の前記電極端子の表面に金属ポストが設けられ、前記金属ポストが前記ビアとして機能するように構成されていることを特徴とする請求項１乃至１２いずれか１項記載の半導体装置。
【請求項１４】
前記半導体素子の前記電極端子が形成された面の反対面に支持体が設けられていることを特徴とする請求項１乃至１３いずれか１項記載の半導体装置。
【請求項１５】
前記支持体に凹部が形成され、その凹部の中に前記半導体素子が設けられていることを特徴とする請求項１４記載の半導体装置。
【請求項１６】
前記半導体素子の前記電極端子が設けられた面の反対面側に、ヒートシンクが設けられていることを特徴とする請求項１乃至１５いずれか１項記載の半導体装置。
【請求項１７】
支持体上に、電極端子形成面を表にして半導体素子を搭載する工程と、
前記半導体素子を覆う絶縁層と、前記絶縁層の上に設けられた配線層と、前記絶縁層を貫通し前記電極端子と前記配線層とを接続するビアと、を含む配線体を形成する第一の配線体形成工程と、
前記配線体の上にさらに絶縁層とビアと配線層とを形成し積層された新たな配線体を形成する第二の配線体形成工程と、
を含む半導体装置の製造方法であって、
前記第二の配線体形成工程を１回以上繰り返し、
前記１回以上繰り返す第二の配線体形成工程のうち、少なくとも１回の第二の配線体形成工程が、当該工程より前の工程で形成した配線層の配線断面形状またはビアの断面形状と異なる断面形状の配線またはビアを新たに形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１８】
前記１回以上繰り返す第二の配線体形成工程のうち、少なくとも１回の第二の配線体形成工程が、当該工程より前の工程で形成したビアの断面形状より拡大された断面形状を有するビアを新たに形成する工程を含むことを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項１９】
前記１回以上繰り返す第二の配線体形成工程のうち、少なくとも１回の第二の配線体形成工程が、当該工程より前の工程で形成した配線層の配線断面形状より拡大された配線断面形状を有する配線層を新たに形成する工程を含むことを特徴とする請求項１７または１８記載の半導体装置の製造方法。
【請求項２０】
前記配線体を形成した後、前記支持体を除去する工程を含むことを特徴とする請求項１７乃至１９いずれか１項記載の半導体装置の製造方法。
【請求項２１】
前記支持体を除去した後に、ヒートシンクを搭載する工程を有することを特徴とする請求項２０記載の半導体装置の製造方法。
【請求項２２】
前記第一の配線体形成工程が、前記半導体素子の側面に第１の絶縁層を形成する工程と、前記第１の絶縁層及び前記半導体素子の表面に前記第１の絶縁層とは材質の異なる第２の絶縁層を形成する工程を含むことを特徴とする請求項１７乃至２１いずれか１項記載の半導体装置の製造方法。
【請求項２３】
前記半導体素子が前記電極端子の表面に設けられた金属ポストを有する半導体素子であって、前記第一の配線体形成工程が、前記半導体素子を覆う絶縁層を形成する工程と、前記金属ポストの表面が露出するように前記絶縁層の一部を除去し、前記露出した金属ポストと前記絶縁層との表面に配線層を形成する工程とを含み、前記金属ポストをビアとして機能させることを特徴とする請求項１７乃至２２いずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願の記載］
本発明は、日本国特許出願：特願２００８−１９０１００号（２００８年７月２３日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
本発明は、半導体装置及びその製造方法に関する。特に、半導体素子をコアレス配線基板に内蔵させ、樹脂等の絶縁層で覆い、その上に多層の配線層と絶縁層を積層した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、電子機器の小型化・高機能化・高性能化が求められ、それに対する半導体パッケージの高密度実装技術は必須となっている。従来、半導体パッケージのインターポーザ基板には主にコア層を持ったビルドアップ基板が用いられてきた。しかしコア基板の貫通スルーホール（ＴＨ）・配線幅がビルドアップ層のビア径・配線幅に比べて数倍大きいため、そのスケール差がパッケージ基板の高速化・高密度微細配線化の障害となっていた。また、ビルドアップ基板の片面は、設計上は不要な層であるが、製造上、基板のそりを防止するために設けるのでコストアップの要因になっていた。そこで、半導体パッケージの高速化・高密度化及び低コスト化を実現するために、コア層をもたない全層ビルドアップ基板であるコアレス基板が求められている。【０００３】
一方で、従来のインターポーザ基板（配線基板）と半導体素子の接続方法は、金線等を用いるワイヤーボンディング接続や、半田ボールを用いるフリップチップ接続が用いられているが、いずれも課題があった。ワイヤーボンディング接続では低コストのメリットはあるが、狭ピッチ化においてはワイヤー径を小さくする必要があり、ワイヤー切れや接続条件が狭い問題があった。フリップチップ接続では、ワイヤーボンディング接続に比べて高速伝送が可能であるが、半導体素子の端子数の増加や狭ピッチ接続では、半田バンプの接続強度が弱くなることから接続箇所のクラック発生や、ボイドにより接続不良が多発していた。そこで、近年、半導体装置の高集積化及び高機能化を実現し、パッケージの薄型化、低コスト化、高周波対応、めっき接続による低ストレス接続、等の多くのメリットを有する高密度実装技術として、配線基板に半導体素子を内蔵し、半導体素子の電極端子から直接配線を引き出す半導体装置、所謂、半導体素子内蔵基板が提案されている。【０００４】
特許文献１には、コア基板にＩＣチップを内蔵させ、ＩＣチップのダイパッドの表面にトランジション層を設けることによりリード部品を介さずにＩＣチップと直接電気的に接続できる多層プリント基板が開示されている。【０００５】
また、特許文献２には、図１９に示すように上記トランジション層１２９の径をパッド１２７の径より小さく、かつ、パッドを被覆するパッシベーション膜１２８の開口径１２８ａより大きく設定することによりトランジション層のエッジからパッシベーション膜に亀裂が生じるのを防ぐ電子部品内蔵型多層基板が開示されている。【０００６】
さらに、特許文献３は、半導体素子を内蔵させた配線基板に関するものではないが、図２０に示すように、多層配線基板において、表面に電気素子接続用パッド、裏面に外部回路接続用端子パッドを設け、電気素子に接続するビアの径Ａを外部回路接続用端子パッドの径Ｂより小さくすることが記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００１−３３９１６５号公報
【特許文献２】特開２００４−２８８７１１号公報
【特許文献３】特開２００５−７２３２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
なお、上記特許文献１から３の全開示内容はその引用をもって本書に繰込み記載する。以下の分析は、本発明によって与えられたものである。
半導体パッケージのインターポーザ基板にコア層を持ったビルドアップ基板を用いた場合には、コア基板の貫通スルーホール（ＴＨ）・配線幅がビルドアップ層のビア径・配線幅に比べて数倍大きいため、そのスケール差がパッケージ基板の高速化・高密度微細配線化の障害となる。一方、配線層にコア層を用いないコアレス基板は、ビルドアップ基板に対して、高速化・高密度微細配線化が可能であるが、支持体上に逐次的に配線体を積層する構造のため、層数が増えると歩留まりが層数の階乗で劣化することが知られている。狭ピッチ、多ピンの半導体素子と接続するコアレス基板は、多層化が必須であるため、高歩留まりで多層化を実現するコアレス基板が必要不可欠であった。【０００９】
さらに、半導体素子内蔵基板は、良品保証された半導体素子を内蔵することで実現されるため、半導体素子を内蔵する配線基板の製造方法は高歩留まりであることが必須である。【００１０】
ここで、従来、一般的には、ビルドアップ基板で積層される絶縁層は、各層で絶縁材料や絶縁層厚が変更されることはなかった。これは、絶縁材を変更することで、積層条件・ビア形成条件・配線形成条件が一変してしまいプロセスコスト・歩留まりに影響を及ぼすと考えられていたためである。【００１１】
一方で、ビア径に対するビアの高さを表すビアのアスペクト比は１前後であることが、プロセスや信頼性上求められる。アスペクト比が１以上の場合、ビア内への電解めっきの付き回りが悪くなり、ビア接続点の不良が発生する。アスペクト比が１以下の場合、ビア内への電解めっきの付き回りは良好なものの、薄い絶縁層を採用した場合は、層間配線のショートが懸念される。以上のことから、配線総数の多層化における高歩留まり化は期待できない。【００１２】
近年の半導体素子は、ますます高性能化してきており、今後、半導体素子内蔵基板に内蔵される半導体素子は、狭ピッチ、多ピンのものが増加すると予想される。その際、現行技術の配線ルールやビア径では、半導体素子の電極端子から全ての信号を引き出すことは困難であり、配線ルールの微細化（例えば、Ｌ／Ｓ＝５〜２０μｍ）とビアの小径化（例えばビア径：１０〜３０μｍ）が必要不可欠となる。しかしながら、配線ルールの微細化とビアの小径化は、歩留まりに影響を及ぼすため、層数が増加するにつれ更なる歩留まり問題が生じると予想される。上記特許文献１乃至３は上記課題を解決するものではない。【００１３】
本発明の目的は、コアレス配線基板に狭ピッチ、多ピンの半導体素子を内蔵する半導体素子内蔵基板において、歩留まりを劣化させることなくコアレス配線の層数の多層化を実現することができる、高歩留まり、高信頼性の半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の１つのアスペクト（側面）に係る半導体装置は、電極端子を表面に有する１以上の半導体素子と、前記半導体素子を内蔵するコアレス配線基板であって積層された複数の配線層及び絶縁層と前記配線層に設けられた配線と前記絶縁層に設けられ前記絶縁層上下の前記配線を電気的に接続するビアとを有し表面に外部接続端子が設けられたコアレス配線基板と、を含む半導体装置であって、前記半導体素子は前記絶縁層に埋設され、前記外部接続端子と前記電極端子とが、前記配線または前記ビアの少なくとも一つを介して電気的に導通し、前記絶縁層と前記配線層とが前記半導体素子の片面に積層され、前記ビアまたは前記配線の少なくとも一つが、他の絶縁層または配線層に設けられたビアまたは配線と異なる断面形状を有することを特徴とする。【００１５】
なお、本発明において、配線の断面形状とは、最小配線幅と、配線間の最小ピッチと、配線の厚さのことを言い、異なる断面形状とは、それらのうち一つが異なるものも含むものとする。【００１６】
本発明の他のアスペクトに係る半導体装置の製造方法は、支持体上に電極端子形成面を表にして半導体素子を搭載する工程と、前記半導体素子を覆う絶縁層と前記絶縁層の上に設けられた配線層と前記絶縁層を貫通し前記電極端子と前記配線層とを接続するビアとを含む配線体を形成する第一の配線体形成工程と、前記配線体の上にさらに絶縁層とビアと配線層とを形成し積層された新たな配線体を形成する第二の配線体形成工程と、を含む半導体装置の製造方法であって、前記第二の配線体形成工程を１回以上繰り返し、前記１回以上繰り返す第二の配線体形成工程のうち、少なくとも１回の第二の配線体形成工程が、当該工程より前の工程で形成した配線層の配線断面形状またはビアの断面形状と異なる断面形状の配線またはビアを新たに形成する工程を含むことを特徴とする。
【発明の効果】
【００１７】
本発明によれば、コアレス多層配線基板に内蔵する半導体素子が狭ピッチ、多ピンのものであっても、各層毎に最適な配線体を構成することができ、高歩留まりで高信頼性の半導体装置とその低コストで簡易な製造方法を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施形態１による半導体装置を示す断面図である。
【図２】実施形態１の変形例４による半導体装置を示す断面図である。
【図３】実施形態１の変形例５による半導体装置を示す断面図である。
【図４】本発明の実施形態２による半導体装置を示す断面図である。
【図５】実施形態２の変形例１による半導体装置を示す断面図である。
【図６】本発明の実施形態３による半導体装置を示す断面図である。
【図７】本発明の実施形態４による半導体装置を示す断面図である。
【図８】実施形態４の変形例１による半導体装置を示す断面図である。
【図９】実施形態４の変形例２による半導体装置を示す断面図である。
【図１０】実施形態１乃至実施形態４の変形例による半導体装置を示す断面図である。
【図１１】本発明の実施形態５による半導体装置の製造方法を示す工程図である。
【図１２】図１１に示す工程図の続きである。
【図１３】本発明の実施形態６による半導体装置の製造方法を示す工程図である。
【図１４】図１３に示す工程図の続きである。
【図１５】本発明の実施形態７による半導体装置の製造方法を示す工程図である。
【図１６】図１５に示す工程図の続きである。
【図１７】本発明の実施形態８による半導体装置の製造方法を示す工程図である。
【図１８】図１７に示す工程図の続きである。
【図１９】従来の電子部品内蔵型多層基板を示す断面図である。
【図２０】従来の多層配線基板を示す断面図である。
【図２１】実施形態１の変形例１による半導体装置を示す断面図である。
【図２２】実施形態１の変形例２による半導体装置を示す断面図である。
【図２３】実施形態１の変形例３による半導体装置を示す断面図である。
【符号の説明】
【００１９】
１２  半導体装置
１３、１３Ａ  半導体素子
１４  電極端子
１５  絶縁層Ａ
１６  ビアＡ
１７  配線Ａ
１８、１８Ａ  絶縁層Ｂ
１９、１９Ａ  ビアＢ
２０、２０Ａ  配線Ｂ
２１、２１Ａ  絶縁層Ｃ
２２、２２Ａ  ビアＣ
２３、２３Ａ、２３Ｂ  配線Ｃ（外部接続端子）
２４  ソルダーレジスト
２５  支持体
２６  接着層
２７  補強材
２８  ヒートシンク
２９  絶縁層Ｄ
３０  金属ポスト（ビア）
３１  コアレス配線基板（回路基板）
１１１  絶縁層
１１２  配線回路層
１１３  ビア導体
１１７  端子パッド
１１９  配線基板
１２１  電子部品内蔵型多層基板
１２４  キャビティ
１２５  電子部品
１２７  パッド
１２８  パッシベーション膜
１２９  トランジション層
１３１  バイアホール
１３２  導体回路（配線層）
【発明を実施するための形態】
【００２０】
本発明の実施形態について、必要に応じて図面を引用して概要をまとめると、以下のとおりである。
【００２１】
図１〜図１０、図２１〜図２３に示すように、本発明の一実施形態の半導体装置は、電極端子１４を表面に有する１以上の半導体素子１３と、半導体素子１３を内蔵するコアレス配線基板３１であって積層された複数の配線層（１７、２０、２３）及び絶縁層（１５、１８、２１）と配線層に設けられた配線（１７、２０、２３）と絶縁層に設けられ絶縁層上下の配線を電気的に接続するビア（１６、１９、２２、３０）とを有し表面に外部接続端子２３が設けられたコアレス配線基板３１と、を含む半導体装置１２であって、半導体素子１３は絶縁層に埋設され、外部接続端子２３と電極端子１４とが、配線またはビアの少なくとも一つを介して電気的に導通し、絶縁層（１５、１８、２１）と配線層（１７、２０、２３）とが半導体素子１３の片面に積層され、ビア（１６、１９、２２、３０）または配線（１７、２０、２３）の少なくとも一つが、他の絶縁層または配線層に設けられたビアまたは配線と異なる断面形状を有する。
【００２２】
また、図１〜図１０、図２２、図２３に示すように、本発明の一実施形態の半導体装置は、ビア（１６、１９、２２、３０）の断面形状が、電極端子１４の最近接層（１６、３０）で最も小さいものであってもよい。
【００２３】
また、図１〜図１０、図２２、図２３に示すように、本発明の一実施形態の半導体装置は、ビア（１６、１９、２２、３０）の断面形状が、電極端子１４の最近接層（１６、３０）から前記外部接続端子２３側の層２２へ向けて段階的に拡大しているものであってもよい。段階の数は必要に応じて増やすことができる。
【００２４】
また、図１〜図１０、図２２、図２３に示すように、本発明の一実施形態の半導体装置は、電極端子１４の最近接層１６から前記外部接続端子２３側の層２２へ向けてビア（１６、１９、２２、３０）の断面形状が略相似形状を保ちつつ１層毎に拡大しているものであってもよい。略相似形状を保つためには、ビアの径を１層毎に拡大すると同時にビアの高さ、すなわち絶縁層の厚さも１層毎に厚くすることが望ましい。また、ビアの径に対する高さの比率であるアスペクト比は、０．３乃至３である範囲から外れないことが望ましい。アスペクト比が０．３未満となった場合には、ビアの径に対する高さ（絶縁層の厚さ）が層間ショートを引き起こしたり、ビア径が大きくなりすぎるため、高密度化の障害となったりする。一方、アスペクト比が３を超える場合は、ビア内への配線形成が困難になり断線不良が懸念される。
【００２５】
また、図１〜図１０、図２１、図２３に示すように、本発明の一実施形態の半導体装置は、配線（１７、２０、２３）の断面形状が、電極端子１４の最近接層１７で最も小さいものであってもよい。電極端子１４間のピッチが狭ピッチである半導体素子１３を実装した場合でも、最近接層１７をファンアウト層とすれば電極端子１４に接続した狭ピッチな配線を最近接層１７で外側に引き出すことができ、より外部接続端子２３側の配線層（２０、２３）は緩ピッチで配線することができる。
【００２６】
また、図１〜図１０、図２１、図２３に示すように、本発明の一実施形態の半導体装置は、配線（１７、２０、２３）の断面形状が、電極端子１４の最近接層１７から外部接続端子側の層２３へ向けて段階的に拡大しているものであってもよい。
【００２７】
また、図１〜図１０、図２１、図２３に示すように、本発明の一実施形態の半導体装置は、電極端子１４のピッチが外部接続端子２３のピッチより狭ピッチであってもよい。
【００２８】
また、図１〜図１０、図２２、図２３に示すように、本発明の一実施形態の半導体装置は、ビア（１６、１９、２２）が電極端子１４側の径より外部接続端子２３側の径が大きいものであってもよい。
【００２９】
また、図４、図５、図８、図９に示すように、本発明の一実施形態の半導体装置は、半導体素子１３の電極端子の表面を封止する絶縁層１５と半導体素子１３の側面を封止する絶縁層（２９、２６、２５）が異なるものであってもよい。
【００３０】
また、図６に示すように、本発明の一実施形態の半導体装置は、半導体素子１３の電極端子１４上に金属ポスト３０が設けられ、金属ポスト３０がビア１６として機能するように構成されているものであってもよい。
【００３１】
また、図７、図８に示すように、本発明の一実施形態の半導体装置は、半導体素子１３の電極端子１４が形成された面と反対面に支持体２５が設けられていてもよい。
【００３２】
また、図１０に示すように、本発明の一実施形態の半導体装置は、半導体素子１３の電極端子１４が設けられた面の反対面側に、ヒートシンク２８が設けられてもよい。
【００３３】
さらに、図１１〜図１８に示すように、本発明の一実施形態の半導体装置の製造方法は、支持体２５上に電極端子１４形成面を表にして半導体素子１３を搭載する工程（図１１（ｂ）、図１３（ａ）、図１５（ａ）、図１６（ｂ））と、半導体素子を覆う絶縁層（１５、２９）と、前記絶縁層１５の表面に設けられた配線層１７と、前記絶縁層を貫通し前記電極端子と前記配線層とを接続するビア（１６、３０）と、を含む配線体を形成する第一の配線体形成工程（図１１（ｄ）、図１６（ｄ）、図１８（ｄ））と、配線体の上にさらに絶縁層（１８、２１）とビア（１９、２２）と配線層（２０、２３）とを形成し積層された新たな配線体を形成する第二の配線体形成工程（図１２（ｅ）、図１８（ｅ））と、を含む半導体装置の製造方法であって、第二の配線体形成工程を１回以上繰り返し、１回以上繰り返す第二の配線体形成工程のうち、少なくとも１回の第二の配線体形成工程が、当該工程より前の工程で形成した配線層１７の配線断面形状またはビア（１６、３０）の断面形状と異なる断面形状の配線（２０、２３）またはビア（１９、２２）を新たに形成する工程を含む。
【００３４】
また、図１１〜図１８に示すように、本発明の一実施形態の半導体装置の製造方法は、
１回以上繰り返す第二の配線体形成工程（図１２（ｅ）、図１８（ｅ））のうち、少なくとも１回の第二の配線体形成工程が、当該工程より前の工程で形成したビア（１６、３０）の断面形状より拡大された断面形状を有するビア（１９、２２）を新たに形成する工程を含む。
【００３５】
また、図１１〜図１８に示すように、本発明の一実施形態の半導体装置の製造方法は、１回以上繰り返す第二の配線体形成工程のうち、少なくとも１回の第二の配線体形成工程が、当該工程より前の工程で形成した配線層１７の配線断面形状より拡大された配線断面形状を有する配線層（２０、２３）を新たに形成する工程を含む。
【００３６】
また、図１２（ｆ）に示すように、本発明の一実施形態の半導体装置の製造方法は、配線体を形成した後、前記支持体２５を除去する工程を含んでもよい。
【００３７】
また、図１０に示すように、本発明の一実施形態の半導体装置の製造方法は、支持体２５を除去した後に、ヒートシンク２８を搭載する工程を有するものであってもよい。
【００３８】
また、図１３、図１４に示すように、本発明の一実施形態の半導体装置の製造方法は、第一の配線体形成工程が、半導体素子１３の側面に第１の絶縁層２９を形成する工程（図１３（ｂ））と、第１の絶縁層２９及び半導体素子１３の表面に第１の絶縁層２９とは材質の異なる第２の絶縁層１５を形成する工程（図１４（ｃ））を含んでもよい。
【００３９】
さらに、図１５、図１６に示すように、本発明の一実施形態の半導体装置の製造方法は、半導体素子１３が電極端子１４の表面に設けられた金属ポスト３０を有する半導体素子であって、第一の配線体形成工程が、半導体素子１３を覆う絶縁層１５を形成する工程（図１５（ｂ））と、金属ポスト３０の表面が露出するように絶縁層１５の一部を除去し（図１６（ｃ））、露出した金属ポスト３０と絶縁層１５との表面に配線層を形成する工程（図１６（ｄ））とを含み、金属ポスト３０をビア１６として機能させるものであってもよい。
【００４０】
以下、各実施の形態毎に、図面を参照して詳しく説明する。
【００４１】
［実施形態１］
図１は、本発明の実施形態１による半導体装置を示す断面図である。図１の半導体装置１２は、半導体素子１３の側面と電極端子１４を有する面の少なくとも一部が絶縁層Ａ（１５）に接しており、電極端子１４の上面側に、電極端子１４と半導体装置１２の外部接続端子である配線Ｃ（２３）とを電気的に接続するビアＡ（１６）、配線Ａ（１７）、絶縁層Ｂ（１８）、ビアＢ（１９）、配線Ｂ（２０）、絶縁層Ｃ（２１）、ビアＣ（２２）が設けられている。また、半導体素子１３の電極端子１４が設けられた面の反対面が、絶縁層Ａ（１５）から露出している構造である。
【００４２】
図１では、層数が３層であるが、それに限るものではなく、複数層であれば何層でも構わない。本実施形態では、配線層３層、絶縁層３層とした。
【００４３】
また、図１では、ビアＡ（１６）、ビアＢ（１９）、ビアＣ（２２）の順でビア断面形状が拡大し、配線Ａ（１７）、配線Ｂ（２０）、配線Ｃ（２３）の順で配線断面形状が拡大し、電極端子１４と配線Ａ（１７）間の絶縁層Ａ（１５）、絶縁層Ｂ（１８）、絶縁層Ｃ（２１）の順で絶縁層が厚くなっている。ただし、この様な構成には限定されない。ビア断面形状、配線断面形状、絶縁層厚は必要に応じて各層で最適な構成を選択すればよい。ビア断面形状が電極端子側より外部接続端子側で拡大し、かつ、絶縁層が電極端子側より外部接続端子側で厚くなるものであってもよい。また、配線断面形状が、電極端子側より外部接続端子側で拡大するものであってもよい。
【００４４】
ここで、ビア断面形状とは、ビアのトップ径とボトム径と高さのことを示す。ビア断面形状の拡大とはそれらのうち１以上が拡大しているだけでも構わない。ビア径が大きい方をビアのトップとし、ビア径が小さい方をビアのボトムとする。ビアのボトム側が狭ピッチな半導体素子との接続箇所となることが望ましいがその反対でも構わない。中でも、半導体素子の近接層から、ビア断面形状が相似的に拡大していることが信号品質の点で望ましい。各層のビアは、ビアの径に対する高さの比率であるアスペクト比が、０．３乃至３である範囲から外れないことが望ましい。アスペクト比が０．３未満となった場合には、ビアの径に対する高さ（絶縁層の厚さ）が層間ショートを引き起こしたり、ビア径が大きくなりすぎるため、高密度化の障害となったりする。一方、アスペクト比が３を超える場合は、ビア内への配線形成が困難になり断線不良が懸念される。アスペクト比は理想的には１前後が望ましいので、層毎にビア径を拡大する場合には、ビア径の拡大と同時にビア高さ（絶縁層の厚さ）も同時に拡大することが望ましい。
【００４５】
配線断面形状とは、最小配線幅、配線間の最小ピッチ、所謂、配線ルールと、配線の厚みのことを示し、それらのうち１以上が拡大しているだけで構わない。配線断面形状の拡大とは、配線ルールにおいては、狭ピッチ・狭幅から緩ピッチ・緩幅へ移行することを示し、配線厚においては、薄いものから厚いものへ移行することを示している。半導体素子の近接層から、配線断面形状が徐々に拡大していることが望ましい。
【００４６】
高歩留まりの半導体装置の実現のために望ましいのは、半導体素子１３に近い層から徐々にビア断面形状、配線断面形状それぞれが大きくなり、それに伴い絶縁層が厚くなること、つまり、半導体素子１３の近接層から配線ルールは狭ピッチ・狭幅から緩ピッチ・緩幅へ、ビア径は小径から大径へ、絶縁層は薄いものから厚いものへ移行することが望ましいが、それに限ることはない。また、配線層、絶縁層が多層に及ぶ場合は、必ずしも各層毎に、ビア断面形状、配線断面形状、絶縁層厚を変える必要はなく、半導体素子１３の近接層から外部接続端子に向けて何層か毎に段階的にビア断面形状、配線断面形状、絶縁層厚を変えるものであってもよい。
【００４７】
また、配線ルールは狭ピッチ・狭幅から緩ピッチ・緩幅へ、ビア径は小径から大径へ、絶縁層厚は薄いものから厚いものへ移行することで、半導体装置１２の信頼性を向上させることができる。
【００４８】
半導体素子１３は、厚さを狙いの半導体装置の厚さに応じて調整することができる。本実施形態では、半導体素子１３の厚みは３０〜５０μｍとした。図１では、半導体素子１３の数は、ひとつだが複数でも構わない。半導体素子１３の電極端子１４が設けられた面の反対面（以後、半導体素子１３の裏面）と、絶縁層Ａ（１５）が同一平坦面となっていることから、この面にヒートシンクや他の部品を安定して高精度に接続することができる。一方で、半導体素子１３の裏面が絶縁層Ａ（１５）よりも突出していれば、半導体素子１３の露出面が多くなるため、放熱特性が向上する。また、突出部を加工することで半導体素子１３の厚さを調整することができる。更に、半導体素子１３の裏面が絶縁層Ａ（１５）よりも窪んでいれば、半導体素子１３の端部から発生する剥離、チッピングを回避することができる。本実施形態では、半導体素子１３の裏面は絶縁層Ａ（１５）と同一平坦面とした。また、図１では、外部接続端子２３が絶縁層Ｃ（２１）より突出しているが、電極端子１４と絶縁層Ａ（１５）の関係と同様に、外部接続端子２３は絶縁層Ｃ（２１）と略平面としてもよいし、絶縁層Ｃ（２１）より窪んでいてもよい。
【００４９】
絶縁層Ａ（１５）、絶縁層Ｂ（１８）、絶縁層Ｃ（２１）は、例えば、感光性又は非感光性の有機材料で形成されており、有機材料は、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等や、ガラスクロスやアラミド繊維などで形成された織布や不織布にエポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等を含浸させた材料を用いる。
【００５０】
また、各絶縁層は、上記有機材料以外にも、窒化ケイ素、チタン酸バリウム、窒化ホウ素、チタン酸ジルコン酸鉛、炭化ケイ素、ステアタイト、酸化亜鉛、などの酸化物系、水酸化物系、炭化物系、炭酸塩系、窒化物系、ハロゲン化物系、リン酸塩系のセラミックスおよび上記セラミックスやガラスなどをフィラーに含むコンポジット材料または、カーボンナノチューブ、ダイヤモンドライクカーボン、パリレンなどの材料を用いることもできる。
【００５１】
高歩留まりの半導体装置の実現のために望ましいのは、最も微細なビア径・配線ルール、薄い絶縁層が求められる半導体素子の近接層の絶縁層には感光性樹脂を採用し、その次の層にはＵＶ−ＹＡＧレーザーでビアが形成可能な非感光性樹脂を採用し、最も大きいビア径・最も緩い配線ルール、厚い絶縁層が求められる外部接続端子の近接層の絶縁材にはＣＯ２レーザーでビアが形成可能なガラスクロス等の補強材を含浸した非感光性樹脂を採用することが望ましい。このように各層で求められる配線ルール、ビア断面形状、絶縁層厚に適した絶縁材料・プロセスを適宜採用することで、高歩留まりだけでなく、低コストを実現できる。
【００５２】
また、各層で絶縁材料を変化させることで、様々な効果が期待できる。例えば、微細ビアが必要な層では低弾性の絶縁材を採用することで信頼性を向上させることができる。また、厚い絶縁層では高弾性率の絶縁材を採用することで半導体装置の低反り化が実現できる。本実施形態では、絶縁層Ａ（１５）、絶縁層Ｂ（１８）、絶縁層Ｃ（２１）は、非感光性樹脂のエポキシ樹脂を用いた。
【００５３】
配線Ａ（１７）、配線Ｂ（２０）、配線Ｃ（２３）は、例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を用いる。特に、電気抵抗値及びコストの観点から銅により形成することが望ましい。本実施形態では、配線Ａ（１７）、配線Ｂ（２０）、配線Ｃ（２３）は、銅を用いた。
【００５４】
ビアＡ（１６）、ビアＢ（１９）、ビアＣ（２２）は、例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を用いる。特に、電気抵抗値及びコストの観点から銅により形成することが望ましい。本実施形態では、ビアＡ（１６）、ビアＢ（１９）、ビアＣ（２２）は、銅を用いた。
【００５５】
［実施形態１の変形例１］
図２１は、実施形態１の変形例１による半導体装置の断面図である。図２１は、図１と比べると、絶縁層Ｂ（１８Ａ）、絶縁層Ｃ（２１Ａ）の膜厚を絶縁層Ａ（１５）の膜厚とほぼ同一にして薄くしている。また、半導体素子１３Ａの厚さも図１より薄くしている。従って、半導体装置１２全体の薄型化が可能である。配線Ｂ（２０）の配線断面形状は、配線Ａ（１７）より拡大させているが、配線Ｃ（２３Ａ）の配線断面形状は、配線Ｂ（２０）とほぼ同一にしている。半導体素子１３Ａの電極端子１４のピッチに合わせて半導体素子１３Ａに対する最近接層である配線層１７の配線を狭いピッチで配線すると共に、最近接層１７の配線をファンアウト層として、最近接層より外部接続端子２３側の配線層、ビアの配線ピッチを拡大して配線できるように、半導体素子１３Ａから引き出した配線の一部を半導体素子１３Ａより外側でビアＢ（１９Ａ）へ接続している。従って、配線Ａ（１７）より外部接続端子２３Ａ側の配線層（２０、２３Ａ）では配線ピッチを広げて、配線断面形状を拡大して配線できる。従って、電極端子１４が狭ピッチであるにも係らず、第一の電極端子１４に対する最近接層である配線層１７以外の配線層の配線断面形状を拡大して配線できる。ちなみに、配線層１７の最小配線幅、最小配線間隔が１０μｍ、厚さは１０μｍであるのに対して、配線層２０、配線層２３の最小配線幅、最小配線間隔を５０μｍ、厚さ１５μｍとすることができる。また、絶縁層の膜厚を薄くしているので、ビアＢ（１９Ａ）、ビアＣ（２２Ａ）のビア断面形状は、アスペクト比が崩れないようにビアＡ（１６）とほぼ同一形状にしている。すなわち、この変形例では、半導体素子１３Ａに対する最近接層の配線層１７の配線断面形状を他の配線層より小さくすることにより、薄型でかつ、歩留まりよく製造が可能な半導体素子内蔵コアレス基板が実現できる。
【００５６】
［実施形態１の変形例２］
図２２は、実施形態１の変形例２による半導体装置の断面図である。図２２は、図１と比べると、配線Ｂ（２０Ａ）、配線Ｃ（２３Ｂ）の配線断面形状を配線Ａ（１７）とほぼ同一にしている。一般に、狭ピッチで微細な配線を形成するためには、高精度の配線形成工程が必要になるため、高コストになりやすい。しかし、配線層によって配線形成工程を変えない方が、安定して低コストで製造できる場合は、図２２のように全ての配線層の配線に微細な配線が可能な配線層を用いることもできる。なお、電極端子１４のピッチに合わせて微細な配線を形成しなければならない配線Ａ（１７）に対して、配線Ｂ（２０Ａ）、配線Ｃ（２３Ｂ）の配線に余裕がある場合は、開いたスペースをグランド配線で覆うこともできる。ただし、配線Ｂ（２０Ａ）、配線Ｃ（２３Ｂ）の設計ルール上の最小配線幅、最小配線間隔は、配線Ａ（１７）と同一である。また、配線Ｂ（２０Ａ）、配線Ｃ（２３Ｂ）の配線の厚さは、配線Ａ（１７）と同一である。
【００５７】
［実施形態１の変形例３］
図２３は、実施形態１の変形例２による半導体装置を示す断面図である。図２３では、図１に対して、半導体装置１２の最上面に、配線Ｃ（２３）の一部を開口するようにソルダーレジスト２４が設けられている。ソルダーレジスト２４は、配線Ｃ（２３）の一部を露出させ残部を覆うよう設けられている。この変形例では、ソルダーレジスト２３の材料として、感光性レジストインクを用いた。ソルダーレジスト２４から開口した表面には、金、銀、銅、錫及び半田材料からなる群から選ばれる少なくとも１種の金属又は合金で形成されていてもよい。本実施形態では、厚み３μｍのニッケルおよび０．５μｍの金を順に積層した。
【００５８】
［実施形態１のその他の変形例］
また、図２に示すように、半導体素子１３の電極端子１４の反対面に接着層２６が設けられていても構わない。その場合、接着層２６が半導体素子１３への汚染防止として機能する。また、図３に示すように、接着層２６は、半導体素子１３の電極端子１４の反対面のみに限らず、絶縁層Ａ（１５）と接するように設けられていても構わない。
【００５９】
さらに、各層の所望の位置に、回路のノイズフィルターの役割を果たすコンデンサが設けられていてもよい。コンデンサを構成する誘電体材料としては、酸化チタン、酸化タンタル、Ａｌ２Ｏ３、ＳｉＯ２、ＺｒＯ２、ＨｆＯ２又はＮｂ２Ｏ５等の金属酸化物、ＢＳＴ（ＢａｘＳｒ１−ｘＴｉＯ３）、ＰＺＴ（ＰｂＺｒｘＴｉ１−ｘＯ３）又はＰＬＺＴ（Ｐｂ１−ｙＬａｙＺｒｘＴｉ１−ｘＯ３）等のペロブスカイト系材料若しくはＳｒＢｉ２Ｔａ２Ｏ９等のＢｉ系層状化合物であることが好ましい。但し、０≦ｘ≦１、０＜ｙ＜１である。また、コンデンサを構成する誘電体材料として、無機材料や磁性材料を混合した有機材料等を使用してもよい。また、半導体素子やコンデンサ以外に、ディスクリート部品を設けても構わない。
【００６０】
本実施形態またはその変形例により、狭ピッチ、多ピンの半導体素子を内蔵する半導体素子内蔵基板の多層化において、半導体素子内蔵基板の高歩留まり化、高信頼性化が実現できる。
【００６１】
［実施形態２］
図４は、本発明の実施形態２による半導体装置を示す断面図である。図４の半導体装置１２は、半導体素子１３の電極端子１４を有する面の少なくとも一部が絶縁層Ａ（１５）に接しており、半導体素子１３の側面が絶縁層Ｄ（２９）に接しており、電極端子１４の上面側に、電極端子１４と半導体装置１２の外部接続端子である配線Ｃ（２３）とを電気的に接続するビアＡ（１６）、配線Ａ（１７）、絶縁層Ｂ（１８）、ビアＢ（１９）、配線Ｂ（２０）、絶縁層Ｃ（２１）、ビアＣ（２２）が設けられている。また、配線Ｃ（２３）の一部を開口するようにソルダーレジスト２４が設けられている。また、半導体素子１３の電極端子１４が設けられた面の反対面が、絶縁層Ｄ（２９）から露出している構造である。
【００６２】
図４では、層数が３層であるが、それに限るものではなく、複数層であれば何層でも構わない。本実施形態では、配線層３層、絶縁層３層とした。
【００６３】
また、図４では、ビアＡ（１６）、ビアＢ（１９）、ビアＣ（２２）の順でビア断面形状が拡大し、配線Ａ（１７）、配線Ｂ（２０）、配線Ｃ（２３）の順で配線断面形状が拡大し、電極端子１４と配線Ａ（１７）間の絶縁層Ａ（１５）、絶縁層Ｂ（１８）、絶縁層Ｃ（２１）の順で絶縁層が厚くなっている。ただし、必ずしも、そのような構成に限定する必要がないことは、実施形態１で説明したとおりである。
【００６４】
ビア断面形状とは、ビアのトップ径とボトム径と高さのことを示す。ビア断面形状の拡大とはそれらのうち１以上が拡大しているだけでも構わない。ビア径が大きい方をビアのトップとし、ビア径が小さい方をビアのボトムとする。ビアのボトム側が狭ピッチな半導体素子との接続箇所となることが望ましい。中でも、半導体素子の近接層から、ビア断面形状が相似的に拡大していることが信号品質の点で望ましい。
【００６５】
配線断面形状とは、最小配線幅、配線間の最小ピッチ、所謂、配線ルールと、配線の厚みのことを示し、それらのうち１以上が拡大しているだけで構わない。配線断面形状の拡大とは、配線ルールにおいては、狭ピッチ・狭幅から緩ピッチ・緩幅へ移行することを示し、配線厚においては、薄いものから厚いものへ移行することを示している。半導体素子の近接層から、配線断面形状が徐々に拡大していることが望ましい。
【００６６】
高歩留まりの半導体装置の実現のために望ましいのは、半導体素子１３に近い層から徐々にビア断面形状、配線断面形状それぞれが大きくなり、それに伴い絶縁層が厚くなること、つまり、半導体素子１３の近接層から配線ルールは狭ピッチ・狭幅から緩ピッチ・緩幅へ、ビア径は小径から大径へ、絶縁層は薄いものから厚いものへ移行することが望ましいが、それに限られるものではない。
【００６７】
また、配線ルールは狭ピッチ・狭幅から緩ピッチ・緩幅へ、ビア径は小径から大径へ、絶縁層は薄いものから厚いものへ移行することで、半導体装置１２の信頼性を向上させることができる。
【００６８】
また、図２に示すように、半導体素子１３の電極端子１４の反対面に接着層２６が設けられていても構わない。その場合、接着層２６が半導体素子１３への汚染防止として機能する。また、図３に示すように、接着層は、半導体素子１３の電極端子１４の反対面のみに限らず、絶縁層Ｄ（２９）と接するように設けられていても構わない。
【００６９】
半導体素子１３は、厚さを狙いの半導体装置の厚さに応じて調整することができる。本実施形態では、半導体素子１３の厚みは３０〜５０μｍとした。図４では、半導体素子１３の数は、ひとつだが複数でも構わない。半導体素子１３の電極端子１４が設けられた面の反対面（以後、半導体素子１３の裏面）と、絶縁層Ｄ（２９）が同一平坦面となっていることから、この面にヒートシンクや他の部品を安定して高精度に接続することができる。一方で、半導体素子１３の裏面が絶縁層Ｄ（２９）よりも突出していれば、半導体素子１３の露出面が多くなるため、放熱特性が向上する。また、突出部を加工することで半導体素子１３の厚さを調整することができる。更に、半導体素子１３の裏面が絶縁層Ｄ（２９）よりも窪んでいれば、半導体素子１３の端部から発生する剥離、チッピングを回避することができる。本実施形態では、半導体素子１３の裏面は絶縁層Ｄ（２９）と同一平坦面とした。
【００７０】
絶縁層Ａ（１５）、絶縁層Ｂ（１８）、絶縁層Ｃ（２１）、絶縁層Ｄ（２９）は、例えば、感光性又は非感光性の有機材料で形成されており、有機材料は、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等や、ガラスクロスやアラミド繊維などで形成された織布や不織布にエポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等を含浸させた材料を用いる。
【００７１】
また、各絶縁層は、上記有機材料以外にも、窒化ケイ素、チタン酸バリウム、窒化ホウ素、チタン酸ジルコン酸鉛、炭化ケイ素、ステアタイト、酸化亜鉛、などの酸化物系、水酸化物系、炭化物系、炭酸塩系、窒化物系、ハロゲン化物系、リン酸塩系のセラミックスおよび上記セラミックスやガラスなどをフィラーに含むコンポジット材料または、カーボンナノチューブ、ダイヤモンドライクカーボン、パリレンなどの材料を用いることもできる。
【００７２】
高歩留まりの半導体装置の実現のために望ましいのは、最も微細なビア径・配線ルール、薄い絶縁層が求められる半導体素子の近接層の絶縁層には感光性樹脂を採用し、その次の層にはＵＶ−ＹＡＧレーザーでビアが形成可能な非感光性樹脂を採用し、最も大きいビア径・最も緩い配線ルール、厚い絶縁層が求められる外部接続端子の近接層の絶縁材にはＣＯ２レーザーでビアが形成可能なガラスクロス等の補強材を含浸した非感光性樹脂を採用することが望ましい。このように各層で求められる配線ルール、ビア断面形状、絶縁層厚に適した絶縁材料・プロセスを適宜採用することで、高歩留まりだけでなく、低コストを実現できる。
【００７３】
また、各層で絶縁材料を変化させることで、様々な効果が期待できる。例えば、微細ビアが必要な層では低弾性の絶縁材を採用することで信頼性を向上させることができる。また、厚い絶縁層では高弾性率の絶縁材を採用することで半導体装置の低反り化が実現できる。
【００７４】
本実施形態では、図５に示すように、絶縁層Ａ（１５）、絶縁層Ｂ（１８）、絶縁層Ｃ（２１）は、非感光性樹脂のエポキシ樹脂を、絶縁層Ｄ（２９）はガラスクロスを有する非感光性樹脂のエポキシ樹脂を用いた。以上のように、半導体素子１３の外側に剛性のある樹脂を採用することで、半導体装置１２の低反り化を実現する。
【００７５】
配線Ａ（１７）、配線Ｂ（２０）、配線Ｃ（２３）は、例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を用いる。特に、電気抵抗値及びコストの観点から銅により形成することが望ましい。本実施形態では、配線Ａ（１７）、配線Ｂ（２０）、配線Ｃ（２３）は、銅を用いた。
【００７６】
ビアＡ（１６）、ビアＢ（１９）、ビアＣ（２２）は、例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を用いる。特に、電気抵抗値及びコストの観点から銅により形成することが望ましい。本実施形態では、ビアＡ（１６）、ビアＢ（１９）、ビアＣ（２２）は、銅を用いた。
【００７７】
半導体装置１２の最上面には、外部電極である配線Ｃ（２３）の一部を露出させ残部を覆うように、ソルダーレジスト２４が形成されている。本実施形態では、ソルダーレジスト２４の材料は、感光性レジストインクを用いた。ソルダーレジスト２４から開口した表面には、金、銀、銅、錫及び半田材料からなる群から選ばれる少なくとも１種の金属又は合金で形成されていてもよい。本実施形態では、厚み３μｍのニッケルおよび０．５μｍの金を順に積層した。
【００７８】
各層の所望の位置に、回路のノイズフィルターの役割を果たすコンデンサが設けられていてもよい。コンデンサを構成する誘電体材料としては、酸化チタン、酸化タンタル、Ａｌ２Ｏ３、ＳｉＯ２、ＺｒＯ２、ＨｆＯ２又はＮｂ２Ｏ５等の金属酸化物、ＢＳＴ（ＢａｘＳｒ１−ｘＴｉＯ３）、ＰＺＴ（ＰｂＺｒｘＴｉ１−ｘＯ３）又はＰＬＺＴ（Ｐｂ１−ｙＬａｙＺｒｘＴｉ１−ｘＯ３）等のペロブスカイト系材料若しくはＳｒＢｉ２Ｔａ２Ｏ９等のＢｉ系層状化合物であることが好ましい。但し、０≦ｘ≦１、０＜ｙ＜１である。また、コンデンサを構成する誘電体材料として、無機材料や磁性材料を混合した有機材料等を使用してもよい。また、半導体素子やコンデンサ以外に、ディスクリート部品を設けても構わない。
【００７９】
本実施形態により、狭ピッチ、多ピンの半導体素子を内蔵する半導体素子内蔵基板の多層化において、半導体素子内蔵基板の高歩留まり化、高信頼性化を実現する。また、半導体素子１３の電極端子１４面と半導体素子１３の側面の絶縁材を変化させ、半導体素子１３の側面に高剛性の絶縁材を用いることで、半導体装置１２を低反り化させ信頼性を向上させることができる。
【００８０】
［実施形態３］
図６は、本発明の実施形態３による半導体装置を示す断面図である。図６の半導体装置１２は、半導体素子１３の側面と電極端子１４を有する面の少なくとも一部が絶縁層Ａ（１５）に接しており、電極端子１４の上面側に、電極端子１４と半導体装置１２の外部接続端子である配線Ｃ（２３）とを電気的に接続する金属ポスト３０、配線Ａ（１７）、絶縁層Ｂ（１８）、ビアＢ（１９）、配線Ｂ（２０）、絶縁層Ｃ（２１）、ビアＣ（２２）が設けられている。また、配線Ｃ（２３）の一部を開口するようにソルダーレジスト２４が設けられている。また、半導体素子１３の電極端子１４が設けられた面の反対面が、絶縁層Ａ（１５）から露出している構造である。
【００８１】
図６では、層数が３層であるが、それに限るものではなく、複数層であれば何層でも構わない。本実施形態では、配線層３層、絶縁層３層とした。また、全てのビアを金属ポスト３０としても構わない。
【００８２】
また、図６では、金属ポスト３０、ビアＢ（１９）、ビアＣ（２２）の順でビア断面形状が拡大し、配線Ａ（１７）、配線Ｂ（２０）、配線Ｃ（２３）の順で配線断面形状が拡大し、電極端子１４と配線Ａ（１７）間の絶縁層Ａ（１５）、絶縁層Ｂ（１８）、絶縁層Ｃ（２１）の順で絶縁層厚が厚くなっている。ただし、必ずしも、そのような構成に限定する必要がないことは、実施形態１で説明したとおりである。
【００８３】
ビア断面形状とは、ビアのトップ径とボトム径と高さのことを示す。ビア断面形状の拡大とはそれらのうち１以上が拡大しているだけでも構わない。ビア径が大きい方をビアのトップとし、ビア径が小さい方をビアのボトムとする。ビアのボトム側が狭ピッチな半導体素子との接続箇所となることが望ましい。中でも、半導体素子の近接層から、ビア断面形状が相似的に拡大していることが信号品質の点で望ましい。
【００８４】
配線断面形状とは、最小配線幅、配線間の最小ピッチ、所謂、配線ルールと、配線の厚みのことを示し、それらのうち１以上が拡大しているだけで構わない。配線断面形状の拡大とは、配線ルールにおいては、狭ピッチ・狭幅から緩ピッチ・緩幅へ移行することを示し、配線厚においては、薄いものから厚いものへ移行することを示している。半導体素子の近接層から、配線断面形状が徐々に拡大していることが望ましい。
【００８５】
高歩留まりの半導体装置の実現のために望ましいのは、半導体素子１３に近い層から徐々にビア断面形状、配線断面形状それぞれが大きくなり、それに伴い絶縁層が厚くなること、つまり、半導体素子１３の近接層から配線ルールは狭ピッチ・狭幅から緩ピッチ・緩幅へ、ビア径は小径から大径へ、絶縁層は薄いものから厚いものへ移行することが望ましいが、それに限られるものではない。
【００８６】
また、配線ルールは狭ピッチ・狭幅から緩ピッチ・緩幅へ、ビア径は小径から大径へ、絶縁層は薄いものから厚いものへ移行することで、半導体装置１２の信頼性を向上させることができる。
【００８７】
また、実施形態１と同様に、図２に示すように、半導体素子１３の電極端子１４の反対面に接着層２６が設けられていても構わない。その場合、接着層２６が半導体素子１３への汚染防止として機能する。また、図３に示すように、接着層は、半導体素子１３の電極端子１４の反対面のみに限らず、絶縁層Ａ（１５）と接するように設けられていても構わない。
【００８８】
半導体素子１３は、厚さを狙いの半導体装置の厚さに応じて調整することができる。本実施形態では、半導体素子１３の厚みは３０〜５０μｍとした。図６では、半導体素子１３の数は、ひとつだが複数でも構わない。半導体素子１３の電極端子１４が設けられた面の反対面（以後、半導体素子１３の裏面）と、絶縁層Ａ（１５）が同一平坦面となっていることから、この面にヒートシンクや他の部品を安定して高精度に接続することができる。一方で、半導体素子１３の裏面が絶縁層Ａ（１５）よりも突出していれば、半導体素子１３の露出面が多くなるため、放熱特性が向上する。また、突出部を加工することで半導体素子１３の厚さを調整することができる。更に、半導体素子１３の裏面が絶縁層Ａ（１５）よりも窪んでいれば、半導体素子１３の端部から発生する剥離、チッピングを回避することができる。本実施形態では、半導体素子１３の裏面は絶縁層Ａ（１５）と同一平坦面とした。
【００８９】
絶縁層Ａ（１５）、絶縁層Ｂ（１８）、絶縁層Ｃ（２１）は、例えば、感光性又は非感光性の有機材料で形成されており、有機材料は、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等や、ガラスクロスやアラミド繊維などで形成された織布や不織布にエポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等を含浸させた材料を用いる。
【００９０】
また、各絶縁層は、上記有機材料以外にも、窒化ケイ素、チタン酸バリウム、窒化ホウ素、チタン酸ジルコン酸鉛、炭化ケイ素、ステアタイト、酸化亜鉛、などの酸化物系、水酸化物系、炭化物系、炭酸塩系、窒化物系、ハロゲン化物系、リン酸塩系のセラミックスおよび上記セラミックスやガラスなどをフィラーに含むコンポジット材料または、カーボンナノチューブ、ダイヤモンドライクカーボン、パリレンなどの材料を用いることもできる。
【００９１】
高歩留まりの半導体装置の実現のために望ましいのは、最も微細なビア径・配線ルール、薄い絶縁層が求められる半導体素子の近接層の絶縁材には感光性樹脂を採用し、その次の層にはＵＶ−ＹＡＧレーザーでビアが形成可能な非感光性樹脂を採用し、最も大きいビア径・最も緩い配線ルール、厚い絶縁層が求められる外部接続端子の近接層の絶縁層にはＣＯ２レーザーでビアが形成可能なガラスクロス等の補強材を含浸した非感光性樹脂を採用することが望ましい。このように各層で求められる配線ルール、ビア断面形状、絶縁層厚に適した絶縁材料・プロセスを適宜採用することで、高歩留まりだけでなく、低コストを実現できる。
【００９２】
また、各層で絶縁材料を変化させることで、様々な効果が期待できる。例えば、微細ビアが必要な層では低弾性の絶縁材を採用することで信頼性を向上させることができる。また、絶縁層が厚い層では高弾性率の絶縁材を採用することで半導体装置の低反り化が実現できる。
【００９３】
本実施形態では、絶縁層Ａ（１５）、絶縁層Ｂ（１８）、絶縁層Ｃ（２１）は、非感光性樹脂のエポキシ樹脂を用いた。また、図４、図５に示すように、半導体素子１３の電極端子１４面と半導体素子１３の側面の絶縁材を変化させても構わない。その場合、半導体素子１３の側面に高剛性の絶縁材を用いることで、半導体装置１２を低反り化させ信頼性を向上させることができる。
【００９４】
配線Ａ（１７）、配線Ｂ（２０）、配線Ｃ（２３）は、例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を用いる。特に、電気抵抗値及びコストの観点から銅により形成することが望ましい。本実施形態では、配線Ａ（１７）、配線Ｂ（２０）、配線Ｃ（２３）は、銅を用いた。
【００９５】
ビアＢ（１９）、ビアＣ（２２）は、例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を用いる。特に、電気抵抗値及びコストの観点から銅により形成することが望ましい。本実施形態では、ビアＢ（１９）、ビアＣ（２２）は、銅を用いた。
【００９６】
金属ポスト３０は、例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を用いる。特に、電気抵抗値及びコストの観点から銅により形成することが望ましい。本実施形態では、銅を用いた。金属ポスト３０を介して、半導体素子１３の電極端子１４と外部接続端子を電気的に接続することで、ビアＡ（１６）を用いる必要がなくなる。一般的に、ビアＡ（１６）は小径ビアであるため、小径ビアによる接続不良、歩留まり劣化の影響がなくなり、金属ポストをビアとして用いた高信頼性、高歩留まりの半導体装置１２が実現できる。
【００９７】
半導体素子１３の最上面には、外部電極である配線Ｃ（２３）の一部を露出させ残部を覆うように、ソルダーレジスト２４が形成されている。本実施形態では、ソルダーレジスト２４の材料は、感光性レジストインクを用いた。ソルダーレジスト２４から開口した表面には、金、銀、銅、錫及び半田材料からなる群から選ばれる少なくとも１種の金属又は合金で形成されていてもよい。本実施形態では、厚み３μｍのニッケルおよび０．５μｍの金を順に積層した。
【００９８】
各層の所望の位置に、回路のノイズフィルターの役割を果たすコンデンサが設けられていてもよい。コンデンサを構成する誘電体材料としては、酸化チタン、酸化タンタル、Ａｌ２Ｏ３、ＳｉＯ２、ＺｒＯ２、ＨｆＯ２又はＮｂ２Ｏ５等の金属酸化物、ＢＳＴ（ＢａｘＳｒ１−ｘＴｉＯ３）、ＰＺＴ（ＰｂＺｒｘＴｉ１−ｘＯ３）又はＰＬＺＴ（Ｐｂ１−ｙＬａｙＺｒｘＴｉ１−ｘＯ３）等のペロブスカイト系材料若しくはＳｒＢｉ２Ｔａ２Ｏ９等のＢｉ系層状化合物であることが好ましい。但し、０≦ｘ≦１、０＜ｙ＜１である。また、コンデンサを構成する誘電体材料として、無機材料や磁性材料を混合した有機材料等を使用してもよい。また、半導体素子やコンデンサ以外に、ディスクリート部品を設けても構わない。
【００９９】
本実施形態により、狭ピッチ、多ピンの半導体素子を内蔵する半導体素子内蔵基板の多層化において、半導体素子内蔵基板の高歩留まり化、高信頼性化を実現する。また、半導体素子１３の電極端子１４上に設けられた金属ポスト３０をビアとして用いることにより、電極端子１４と外部接続端子との電気的接続を行なうことで、絶縁層を設けた後に小径なビアホールを開口する必要がなくなるため、小径ビアによる接続不良、歩留まり劣化の影響がなくなり、高信頼性、高歩留まりの半導体装置１２が実現できる。
【０１００】
［実施形態４］
図７は、本発明の実施形態４による半導体装置を示す断面図である。図７の半導体装置１２は、半導体素子１３の側面と電極端子１４を有する面の少なくとも一部が絶縁層Ａ（１５）に接しており、電極端子１４の上面側に、電極端子１４と半導体装置１２の外部接続端子である配線Ｃ（２３）とを電気的に接続するビアＡ（１６）、配線Ａ（１７）、絶縁層Ｂ（１８）、ビアＢ（１９）、配線Ｂ（２０）、絶縁層Ｃ（２１）、ビアＣ（２２）が設けられている。また、配線Ｃ（２３）の一部を開口するようにソルダーレジスト２４が設けられている。また、半導体素子１３の電極端子１４が設けられた面の反対面に支持体２５が設けられている構造である。図７では、層数が３層であるが、それに限るものではなく、複数層であれば何層でも構わない。本実施形態では、配線層３層、絶縁層３層とした。
【０１０１】
また、図７では、ビアＡ（１６）、ビアＢ（１９）、ビアＣ（２２）の順でビア断面形状が拡大し、配線Ａ（１７）、配線Ｂ（２０）、配線Ｃ（２３）の順で配線断面形状が拡大し、電極端子１４と配線Ａ（１７）間の絶縁層Ａ（１５）、絶縁層Ｂ（１８）、絶縁層Ｃ（２１）の順で絶縁層厚が厚くなっている。ただし、必ずしも、そのような構成に限定する必要がないことは、実施形態１で説明したとおりである。
【０１０２】
ビア断面形状とは、ビアのトップ径とボトム径と高さのことを示す。ビア断面形状の拡大とはそれらのうち１以上が拡大しているだけでも構わない。ビア径が大きい方をビアのトップとし、ビア径が小さい方をビアのボトムとする。ビアのボトム側が狭ピッチな半導体素子との接続箇所となることが望ましい。中でも、半導体素子の近接層から、ビア断面形状が相似的に拡大していることが信号品質の点で望ましい。
【０１０３】
配線断面形状とは、最小配線幅、配線間の最小ピッチ、所謂、配線ルールと、配線の厚みのことを示し、それらのうち１以上が拡大しているだけで構わない。配線断面形状の拡大とは、配線ルールにおいては、狭ピッチ・狭幅から緩ピッチ・緩幅へ移行することを示し、配線厚においては、薄いものから厚いものへ移行することを示している。半導体素子の近接層から、配線断面形状が徐々に拡大していることが望ましい。
【０１０４】
高歩留まりの半導体装置の実現のために望ましいのは、半導体素子１３に近い層から徐々にビア断面形状、配線断面形状それぞれが大きくなり、それに伴い絶縁層が厚くなること、つまり、半導体素子１３の近接層から配線ルールは狭ピッチ・狭幅から緩ピッチ・緩幅へ、ビア径は小径から大径へ、絶縁層厚は薄いものから厚いものへ移行することが望ましいが、それに限ることはない。
【０１０５】
また、配線ルールは狭ピッチ・狭幅から緩ピッチ・緩幅へ、ビア径は小径から大径へ、絶縁層厚は薄いものから厚いものへ移行することで、半導体装置１２の信頼性を向上させることができる。
【０１０６】
また、半導体素子１３の電極端子１４の反対面に接着層２６が設けられているが、半導体素子１３の電極端子１４の反対面のみに限らず、絶縁層Ａ（１５）と接するように設けられていても構わない。
【０１０７】
半導体素子１３は、厚さを狙いの半導体装置の厚さに応じて調整することができる。本実施形態では、半導体素子１３の厚みは３０〜５０μｍとした。図７では、半導体素子１３の数は、ひとつだが複数でも構わない。半導体素子１３の電極端子１４が設けられた面の反対面（以後、半導体素子１３の裏面）と、絶縁層Ａ（１５）が同一平坦面となっていることから、この面にヒートシンクや他の部品を安定して高精度に接続することができる。一方で、半導体素子１３の裏面が絶縁層Ａ（１５）よりも突出していれば、半導体素子１３の露出面が多くなるため、放熱特性が向上する。また、突出部を加工することで半導体素子１３の厚さを調整することができる。更に、半導体素子１３の裏面が絶縁層Ａ（１５）よりも窪んでいれば、半導体素子１３の端部から発生する剥離、チッピングを回避することができる。本実施形態では、半導体素子１３の裏面は絶縁層Ａ（１５）と同一平坦面とした。
【０１０８】
絶縁層Ａ（１５）、絶縁層Ｂ（１８）、絶縁層Ｃ（２１）は、例えば、感光性又は非感光性の有機材料で形成されており、有機材料は、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等や、ガラスクロスやアラミド繊維などで形成された織布や不織布にエポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等を含浸させた材料を用いる。
【０１０９】
また、各絶縁層は、上記有機材料以外にも、窒化ケイ素、チタン酸バリウム、窒化ホウ素、チタン酸ジルコン酸鉛、炭化ケイ素、ステアタイト、酸化亜鉛、などの酸化物系、水酸化物系、炭化物系、炭酸塩系、窒化物系、ハロゲン化物系、リン酸塩系のセラミックスおよび上記セラミックスやガラスなどをフィラーに含むコンポジット材料または、カーボンナノチューブ、ダイヤモンドライクカーボン、パリレンなどの材料を用いることもできる。
【０１１０】
高歩留まりの半導体装置の実現のために望ましいのは、最も微細なビア径・配線ルール、薄い絶縁層が求められる半導体素子の近接層の絶縁材には感光性樹脂を採用し、その次の層にはＵＶ−ＹＡＧレーザーでビアが形成可能な非感光性樹脂を採用し、最も大きいビア径・最も緩い配線ルール、厚い絶縁層が求められる外部接続端子の近接層の絶縁材にはＣＯ２レーザーでビアが形成可能なガラスクロス等の補強材を含浸した非感光性樹脂を採用することが望ましい。このように各層で求められる配線ルール、ビア断面形状、絶縁層厚に適した絶縁材料・プロセスを適宜採用することで、高歩留まりだけでなく、低コストを実現できる。
【０１１１】
また、各層で絶縁材料を変化させることで、様々な効果が期待できる。例えば、微細ビアが必要な層では低弾性の絶縁材を採用することで信頼性を向上させることができる。また、厚い絶縁層では高弾性率の絶縁材を採用することで半導体装置の低反り化が実現できる。
【０１１２】
本実施形態では、絶縁層Ａ（１５）、絶縁層Ｂ（１８）、絶縁層Ｃ（２１）は、非感光性樹脂のエポキシ樹脂を用いた。
【０１１３】
配線Ａ（１７）、配線Ｂ（２０）、配線Ｃ（２３）は、例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を用いる。特に、電気抵抗値及びコストの観点から銅により形成することが望ましい。本実施形態では、配線Ａ（１７）、配線Ｂ（２０）、配線Ｃ（２３）は、銅を用いた。
【０１１４】
ビアＡ（１６）、ビアＢ（１９）、ビアＣ（２２）は、例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を用いる。特に、電気抵抗値及びコストの観点から銅により形成することが望ましい。本実施形態では、ビアＡ（１６）、ビアＢ（１９）、ビアＣ（２２）は、銅を用いた。
【０１１５】
半導体素子１３の最上面には、外部電極である配線Ｃ（２３）の一部を露出させ残部を覆うように、ソルダーレジスト２４が形成されている。本実施形態では、ソルダーレジスト２４の材料は、感光性レジストインクを用いた。ソルダーレジスト２４から開口した表面には、金、銀、銅、錫及び半田材料からなる群から選ばれる少なくとも１種の金属又は合金で形成されていてもよい。本実施形態では、厚み３μｍのニッケルおよび０．５μｍの金を順に積層した。
【０１１６】
支持体２５は、樹脂、金属、ガラス、シリコン等のいずれの材料又はそれらの組み合わせでも構わない。また、支持体２５は、半導体素子１３の搭載箇所が凹部（図８）やスリット状（図９）になっていても構わない。その場合、半導体素子１３の側面に絶縁材を供給する必要がなくなり、絶縁材と支持体２５の線膨張係数の差から発生する半導体装置１２の反りを抑えることができる。また、半導体装置の低背化を実現することができる。
【０１１７】
図７では、図２に示す半導体装置１２の半導体素子１３の裏面側に支持体２５を設けているが、実施形態１から実施形態３である図１乃至図６のいずれかの半導体装置１２の半導体素子１３の裏面側に支持体２５が設けられていても構わない。
【０１１８】
各層の所望の位置に、回路のノイズフィルターの役割を果たすコンデンサが設けられていてもよい。コンデンサを構成する誘電体材料としては、酸化チタン、酸化タンタル、Ａｌ２Ｏ３、ＳｉＯ２、ＺｒＯ２、ＨｆＯ２又はＮｂ２Ｏ５等の金属酸化物、ＢＳＴ（ＢａｘＳｒ１−ｘＴｉＯ３）、ＰＺＴ（ＰｂＺｒｘＴｉ１−ｘＯ３）又はＰＬＺＴ（Ｐｂ１−ｙＬａｙＺｒｘＴｉ１−ｘＯ３）等のペロブスカイト系材料若しくはＳｒＢｉ２Ｔａ２Ｏ９等のＢｉ系層状化合物であることが好ましい。但し、０≦ｘ≦１、０＜ｙ＜１である。また、コンデンサを構成する誘電体材料として、無機材料や磁性材料を混合した有機材料等を使用してもよい。また、半導体素子やコンデンサ以外に、ディスクリート部品を設けても構わない。
【０１１９】
本実施形態により、狭ピッチ、多ピンの半導体素子を内蔵する半導体素子内蔵基板の多層化において、半導体素子内蔵基板の高歩留まり化、高信頼性化を実現する。半導体装置１２に支持体２５を設けることで、半導体装置１２の低反り化を実現し、二次実装評価等の信頼性が向上する。
【０１２０】
また、図１０に示すように、実施形態１から実施形態４である図１乃至図９のいずれかの半導体装置１２の半導体素子１３の裏面側にヒートシンク２８が設けられていても構わない。半導体装置１２にヒートシンク２８を設けることで半導体装置１２の放熱性を向上させることができる。
【０１２１】
［実施形態５］
図１１及び図１２は、本発明の実施形態５による半導体装置の製造方法を示す工程図である。図１１の（ａ）から（ｄ）の工程に続く工程を図１２の（ｅ）と（ｆ）に示す。本実施形態の製造方法により、実施形態１（図２）の半導体装置を製造することができる。
【０１２２】
先ず、図１１（ａ）に示すとおり、支持体２５を用意する。支持体２５は、樹脂、金属、ガラス、シリコン等のいずれの材料又はそれらの組み合わせでも構わない。支持体２５上には、半導体素子１３を搭載するための位置マークが設けられていることが好ましい。位置マークは、高精度に認識でき、位置マークとしての機能を果たしているのであれば、支持体２５上に金属を析出させても、ウェットエッチングや機械加工により窪みを設けても構わない。本実施形態では、支持体２５は厚さ０．５ｍｍの銅板とし、位置マークは支持体２５上に電解めっきによりニッケル（５μｍ）とした。
【０１２３】
次に、図１１（ｂ）に示すとおり、位置マークが設けられた支持体２５上に、半導体素子１３を電極端子１４が上面にくるように、所謂フェイスアップの状態で搭載する。本実施形態では、内蔵する半導体素子１３のパッドピッチは２０〜１５０μｍ、ピン数は１０００〜２０００ピンの狭ピッチ、多ピンの半導体素子１３とした。
【０１２４】
次に、図１１（ｃ）に示すとおり、半導体素子１３の電極端子１４面と側面が同時に覆われるように絶縁層Ａ（１５）を積層する。絶縁層Ａ（１５）は、例えば感光性又は非感光性の有機材料で形成されており、有機材料は、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等や、ガラスクロスやアラミド繊維などで形成された織布や不織布にエポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等を含浸させた材料を用いる。
【０１２５】
また、各絶縁層は、上記有機材料以外にも、窒化ケイ素、チタン酸バリウム、窒化ホウ素、チタン酸ジルコン酸鉛、炭化ケイ素、ステアタイト、酸化亜鉛、などの酸化物系、水酸化物系、炭化物系、炭酸塩系、窒化物系、ハロゲン化物系、リン酸塩系のセラミックスおよび上記セラミックスやガラスなどをフィラーに含むコンポジット材料または、カーボンナノチューブ、ダイヤモンドライクカーボン、パリレンなどの材料を用いることもできる。
【０１２６】
積層方法は、トランスファーモールディング法、圧縮形成モールド法、印刷法、真空プレス、真空ラミネート、スピンコート法、ダイコート法、カーテンコート法などで設けられる。本実施形態では、エポキシ樹脂を真空ラミネートで形成した。
【０１２７】
次に、図１１（ｄ）に示すとおり、半導体素子１３上の電極端子１４と外部接続端子とを電気的に接続するために、ビアＡ（１６）、配線Ａ（１７）を形成する。まず、絶縁層Ａ（１５）に後にビアＡ（１６）となる孔を形成する。孔は、絶縁層Ａ（１５）が感光性の材料を使用する場合、フォトリソグラフィーにより形成される。絶縁層Ａ（１５）が非感光性の材料又は、感光性の材料でパターン解像度が低い材料を使用する場合、孔は、レーザー加工法、ドライエッチング法又はブラスト法により形成される。本実施形態では、レーザー加工法を用いた。次に、孔内に例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を充填させ、ビアＡ（１６）を形成する。充填方法は、電解めっき、無電解めっき、印刷法、溶融金属吸引法等で行う。また、ビアとなる位置に予め通電用のポストを形成したあとに絶縁層を形成し、研磨等により絶縁層の表面を削って通電用ポストを露出させてビアを形成する方法でも構わない。
【０１２８】
配線Ａ（１７）は、サブトラクティブ法、セミアディティブ法又はフルアディティブ法等の方法により形成する。サブトラクティブ法は、基板上に設けられた銅箔上に所望のパターンのレジストを形成し、不要な銅箔をエッチングした後に、レジストを剥離して所望のパターンを得る方法である。セミアディティブ法は、無電解めっき法、スパッタ法、ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法等で給電層を形成した後、所望のパターンに開口されたレジストを形成し、レジスト開口部内に電解めっき法による金属を析出させ、レジストを除去した後に給電層をエッチングして所望の配線パターンを得る方法である。フルアディティブ法は、基板上に無電解めっき触媒を吸着させた後に、レジストでパターンを形成し、このレジストを絶縁膜として残したまま触媒を活性化し、無電解めっき法により絶縁膜の開口部に金属を析出させることで所望の配線パターンを得る方法である。配線Ａ（１７）は、例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を用いる。特に、電気抵抗値及びコストの観点から銅により形成することが望ましい。
【０１２９】
次に、上記の絶縁層、配線、ビア形成の工程を所望する層数に合わせて繰り返すが、その際、積層する層の配線断面形状、ビア断面形状、絶縁層厚は徐々に、拡大又は厚くすることが望ましい。また、小径ビアや微細配線が必要な層では、ビア形成には紫外線照射によるフォトビアやＵＶレーザーを用い、配線形成にはセミアディティブ法を用い、大径ビアや緩い幅、緩いピッチの配線で対応可能な層では、ビア形成にはＣＯ２レーザーを用い、配線形成にはサブトラクティブ法を用いることが望ましい。このように、配線断面形状、ビア断面形状、絶縁層厚の変化により、用いる装置、プロセス、絶縁材を選別することで、多層化における歩留まりの向上と、低コストを実現することができる。本実施形態では、図１２（ｅ）に示すように、層数を３層としたが、それに限るものではなく、層が半導体素子１３の電極端子側に設けられ、層数が２層以上であれば何層であっても構わない。
【０１３０】
また、本実施形態では、半導体素子の最近接層（１層目）でのビア形成、配線形成には、ＵＶレーザーとセミアディティブ法を用い、それ以降の層（２層目以降）ではＣＯ２レーザーとサブトラクティブ法を用いた。１層目のビア径はトップ２５μｍ、ボトム１５μｍ、Ｌ／Ｓは１０μｍ／１０μｍとした。２層目以降のビア径はトップ８０μｍ、ボトム７０μｍ、Ｌ／Ｓは５０μｍ／５０μｍとした。また、絶縁層厚は、１層目は２０μｍ程度、２層目以降は５０μｍとした。
【０１３１】
次に、最上層の配線Ｃ（２３）上にソルダーレジスト２４のパターンを形成する。ソルダーレジスト２４は、半導体装置１２の表面回路保護と難燃性を発現するために形成される。材料は、エポキシ系、アクリル系、ウレタン系、ポリイミド系の有機材料からなり、必要に応じて無機材料や有機材料のフィラーが添加されていても構わない。また、半導体装置１２としてソルダーレジスト２４を設けなくても構わない。配線Ｃ（２３）のソルダーレジスト２４から開口した表面には、金、銀、銅、錫及び半田材料からなる群から選ばれる少なくとも１種の金属又は合金で形成されていてもよい。本実施形態では、配線Ｃ（２３）の表面に厚み３μｍのニッケルおよび０．５μｍの金を順に積層した。
【０１３２】
次に、図１２（ｆ）に示すとおり、支持体２５を剥離する。この際、最も適しているのは、事前に支持体２５上に剥離層を設けておいて剥離する手法であるが、ドライエッチング、ウェットエッチング、機械加工などにより支持体２５を除去しても構わない。
【０１３３】
本実施形態をとることで、狭ピッチ、多ピンの半導体素子を内蔵し、複数層を有する半導体装置１２が効率よく作製される。また、半導体装置１２は、層数が増すにつれ、配線断面形状、ビア断面形状が拡大し、絶縁層が厚くなり、それに応じて適切な装置、プロセス、絶縁材を選択することにより、高歩留まり、高信頼性の半導体装置１２が実現される。
【０１３４】
［実施形態６］
図１３及び図１４は、本発明の実施形態６による半導体装置の製造方法を示す工程図である。図１３の（ａ）、（ｂ）の工程に続く工程を図１４の（ｃ）と（ｄ）に示す。本実施形態の製造方法により、実施形態２（図５）の半導体装置を製造することができる。
【０１３５】
先ず、支持体２５を用意する。支持体２５は、樹脂、金属、ガラス、シリコン等のいずれの材料又はそれらの組み合わせでも構わない。支持体２５上には、半導体素子１３を搭載するための位置マークが設けられていることが好ましい。位置マークは、高精度に認識でき、位置マークとしての機能を果たしているのであれば、支持体２５上に金属を析出させても、ウェットエッチングや機械加工により窪みを設けても構わない。本実施形態では、支持体２５は厚さ０．５ｍｍの銅板とし、位置マークは支持体２５上に電解めっきによりニッケル（５μｍ）とした。
【０１３６】
次に、図１３（ａ）に示すとおり、位置マークが設けられた支持体２５上に、半導体素子１３を電極端子１４が上面にくるように、所謂フェイスアップの状態で搭載する。本実施形態では、内蔵する半導体素子１３のパッドピッチは６０μｍ、ピン数は２５００ピンの狭ピッチ、多ピンの半導体素子１３とした。
【０１３７】
次に、半導体素子１３を絶縁層で埋め込むが、この際、半導体素子１３の側面と、半導体素子１３の電極端子１４の上面への絶縁層の埋め込み工程を分ける。まず、図１３（ｂ）に示すとおり、半導体素子１３の箇所のみ穴加工したフィルム状の絶縁層Ｄ（２９）を設ける。その際、半導体素子１３の側面に剛性を持たせるため、絶縁層には補強剤２７を含浸させたものが望ましい。
【０１３８】
次に、図１４（ｃ）に示すとおり、半導体素子１３の電極端子１４の上面へ絶縁層Ａ（１５）を設ける。
【０１３９】
絶縁層Ａ（１５）と絶縁層Ｄ（２９）は、例えば感光性又は非感光性の有機材料で形成されており、有機材料は、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等や、ガラスクロスやアラミド繊維などで形成された織布や不織布にエポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等を含浸させた材料を用いる。
【０１４０】
また、各絶縁層は、上記有機材料以外にも、窒化ケイ素、チタン酸バリウム、窒化ホウ素、チタン酸ジルコン酸鉛、炭化ケイ素、ステアタイト、酸化亜鉛、などの酸化物系、水酸化物系、炭化物系、炭酸塩系、窒化物系、ハロゲン化物系、リン酸塩系のセラミックスおよび上記セラミックスやガラスなどをフィラーに含むコンポジット材料または、カーボンナノチューブ、ダイヤモンドライクカーボン、パリレンなどの材料を用いることもできる。
【０１４１】
絶縁層を設ける方法は、トランスファーモールディング法、圧縮形成モールド法、印刷法、真空プレス、真空ラミネート、スピンコート法、ダイコート法、カーテンコート法などで設けられる。
【０１４２】
このように、まず、半導体装置１３の側面に絶縁材を設けることで、半導体素子１３の電極端子１４の上面へ積層する絶縁層Ａ（１５）は、フィルム状だけでなく液状のものが容易に適応できる。液状で感光性の絶縁材を採用することで微細ビアを形成することが可能となり、狭ピッチなパッドピッチの半導体素子１３を内蔵することが可能となる。
【０１４３】
本実施形態では、絶縁層Ｄ（２９）は、ガラスクロスが含浸されたプリプレグを半導体素子１３の箇所のみ穴加工したものを用いた。絶縁層Ａ（１５）は、ガラスクロス無しの樹脂を用いた。いずれも真空ラミネートにより設けた。
【０１４４】
次に、半導体素子１３上の電極端子１４と外部接続端子とを電気的に接続するために、ビアＡ（１６）、配線Ａ（１７）を形成する。まず、絶縁層Ａ（１５）に後にビアＡ（１６）となる孔を形成する。孔は、絶縁層Ａ（１５）が感光性の材料を使用する場合、フォトリソグラフィーにより形成される。絶縁層Ａ（１５）が非感光性の材料又は、感光性の材料でパターン解像度が低い材料を使用する場合、孔は、レーザー加工法、ドライエッチング法又はブラスト法により形成される。本実施形態では、レーザー加工法を用いた。次に、孔内に例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を充填させ、ビアＡ（１６）を形成する。充填方法は、電解めっき、無電解めっき、印刷法、溶融金属吸引法等で行う。また、ビアとなる位置に予め通電用のポストを形成したあとに絶縁層を形成し、研磨等により絶縁層の表面を削って通電用ポストを露出させてビアを形成する方法でも構わない。
【０１４５】
配線Ａ（１７）は、サブトラクティブ法、セミアディティブ法又はフルアディティブ法等の方法により形成する。サブトラクティブ法は、基板上に設けられた銅箔上に所望のパターンのレジストを形成し、不要な銅箔をエッチングした後に、レジストを剥離して所望のパターンを得る方法である。セミアディティブ法は、無電解めっき法、スパッタ法、ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法等で給電層を形成した後、所望のパターンに開口されたレジストを形成し、レジスト開口部内に電解めっき法による金属を析出させ、レジストを除去した後に給電層をエッチングして所望の配線パターンを得る方法である。フルアディティブ法は、基板上に無電解めっき触媒を吸着させた後に、レジストでパターンを形成し、このレジストを絶縁膜として残したまま触媒を活性化し、無電解めっき法により絶縁膜の開口部に金属を析出させることで所望の配線パターンを得る方法である。配線層１５は、例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を用いる。特に、電気抵抗値及びコストの観点から銅により形成することが望ましい。
【０１４６】
次に、上記の絶縁層、配線、ビア形成の工程を所望する層数に合わせた回数繰り返すが、その際、積層する層の配線断面形状、ビア断面形状、絶縁層厚は徐々に、拡大又は厚くすることが望ましい。また、小径ビアや微細配線が必要な層では、ビア形成には紫外線照射によるフォトビアやＵＶレーザーを用い、配線形成にはセミアディティブ法を用い、大径ビアや緩い幅、緩いピッチの配線で対応可能な層では、ビア形成にはＣＯ２レーザーを用い、配線形成にはサブトラクティブ法を用いることが望ましい。このように、配線断面形状、ビア断面形状、絶縁層厚の変化により、用いる装置、プロセス、絶縁材を選別することで、多層化における歩留まりの向上と、低コストを実現することができる。本実施形態では、層数を３層としたが、それに限るものではなく、層が半導体素子１３の電極端子側に設けられ、層数が２層以上であれば何層であっても構わない。
【０１４７】
また、本実施形態では、半導体素子の最近接層（１層目）でのビア形成、配線形成には、ＵＶレーザーとセミアディティブ法を用い、それ以降の層（２層目以降）ではＣＯ２レーザーとサブトラクティブ法を用いた。１層目のビア径はトップ２５μｍ、ボトム１５μｍ、Ｌ／Ｓは１０μｍ／１０μｍとした。２層目以降のビア径はトップ８０μｍ、ボトム７０μｍ、Ｌ／Ｓは５０μｍ／５０μｍとした。また、絶縁層厚は、１層目は２０μｍ程度、２層目以降は５０μｍとした。
【０１４８】
次に、最上層の配線Ｃ（２３）上にソルダーレジスト２４のパターンを形成する。ソルダーレジスト２４は、半導体装置１２の表面回路保護と難燃性を発現するために形成される。材料は、エポキシ系、アクリル系、ウレタン系、ポリイミド系の有機材料からなり、必要に応じて無機材料や有機材料のフィラーが添加されていても構わない。また、半導体装置１２としてソルダーレジスト２４を設けなくても構わない。配線Ｃ（２３）のソルダーレジスト２４から開口した表面には、金、銀、銅、錫及び半田材料からなる群から選ばれる少なくとも１種の金属又は合金で形成されていてもよい。本実施形態では、配線Ｃ（２３）の表面に厚み３μｍのニッケルおよび０．５μｍの金を順に積層した。
【０１４９】
次に、支持体２５を剥離する。この際、最も適しているのは、事前に支持体２５上に剥離層を設けておいて剥離する手法であるが、ドライエッチング、ウェットエッチング、機械加工などにより支持体２５を除去しても構わない。
【０１５０】
本実施形態をとることで、狭ピッチ、多ピンの半導体素子を内蔵し、複数層を有する半導体装置１２が効率よく作製される。また、半導体装置１２は、層数が増すにつれ、配線断面形状、ビア断面形状が拡大し、絶縁層厚が厚くなり、それに応じて適切な装置、プロセス、絶縁材を選択することにより、高歩留まり、高信頼性の半導体装置１２が実現される。更に、半導体素子１３の側面と上面の絶縁材を変化させることにより、側面には補強剤を有するプリプレグを採用し、上面には微細配線が形成可能な絶縁材を採用することで、半導体装置１２の低反り化を実現される。
【０１５１】
［実施形態７］
図１５及び図１６は、本発明の実施形態７による半導体装置の製造方法を示す工程図である。図１５の（ａ）、（ｂ）の工程に続く工程を図１６の（ｃ）と（ｄ）に示す。本実施形態の製造方法により、実施形態３（図６）の半導体装置を製造することができる。
【０１５２】
先ず、支持体２５を用意する。支持体２５は、樹脂、金属、ガラス、シリコン等のいずれの材料又はそれらの組み合わせでも構わない。支持体２５上には、半導体素子１３を搭載するための位置マークが設けられていることが好ましい。位置マークは、高精度に認識でき、位置マークとしての機能を果たしているのであれば、支持体２５上に金属を析出させても、ウェットエッチングや機械加工により窪みを設けても構わない。本実施形態では、支持体２５は厚さ０．５ｍｍの銅板とし、位置マークは支持体２５上に電解めっきによりニッケル（５μｍ）とした。
【０１５３】
次に、図１５（ａ）に示すとおり、位置マークが設けられた支持体２５上に、半導体素子１３を電極端子１４が上面にくるように、所謂フェイスアップの状態で搭載する。搭載される半導体素子１３には金属ポスト３０が設けられている。金属ポスト３０が後工程によりビアとして機能するようになる。本実施形態では、内蔵する半導体素子１３のパッドピッチは６０μｍ、ピン数は２５００ピンとした。金属ポストは銅ポストで口径は３０μｍ、高さは１５μｍとした。
【０１５４】
次に、図１５（ｂ）に示すとおり、半導体素子１３の電極端子１４面と側面が同時に覆われるように絶縁層Ａ（１５）を積層する。絶縁層Ａ（１５）は、例えば感光性又は非感光性の有機材料で形成されており、有機材料は、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等や、ガラスクロスやアラミド繊維などで形成された織布や不織布にエポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等を含浸させた材料を用いる。
【０１５５】
また、各絶縁層は、上記有機材料以外にも、窒化ケイ素、チタン酸バリウム、窒化ホウ素、チタン酸ジルコン酸鉛、炭化ケイ素、ステアタイト、酸化亜鉛、などの酸化物系、水酸化物系、炭化物系、炭酸塩系、窒化物系、ハロゲン化物系、リン酸塩系のセラミックスおよび上記セラミックスやガラスなどをフィラーに含むコンポジット材料または、カーボンナノチューブ、ダイヤモンドライクカーボン、パリレンなどの材料を用いることもできる。
【０１５６】
積層方法は、トランスファーモールディング法、圧縮形成モールド法、印刷法、真空プレス、真空ラミネート、スピンコート法、ダイコート法、カーテンコート法などで設けられる。本実施形態では、エポキシ樹脂を真空ラミネートで形成した。
【０１５７】
次に、図１６（ｃ）に示すとおり、半導体素子１３上の金属ポスト３０の表面を絶縁層Ａ（１５）から露出させる。露出方法は、研磨、研削、ウェットエッチング、ドライエッチング、バフ研磨等を用いる。本実施形態では、研削装置を用いた。
【０１５８】
次に、図１６（ｄ）に示すとおり、金属ポストの表面と外部接続端子とを電気的に接続するために、配線Ａ（１７）を形成する。
【０１５９】
このように、金属ポスト３０の表面を絶縁層Ａ（１５）から露出させることで、絶縁層Ａ（１５）に位置精度が要求される微細な孔を加工することなく、電極端子１４と配線Ａ（１７）とを接続するビアを設けることができる。これにより、狭ピッチなパッドピッチの半導体素子１３を内蔵するプロセスの歩留まりと信頼性が向上する。
【０１６０】
配線Ａ（１７）は、サブトラクティブ法、セミアディティブ法又はフルアディティブ法等の方法により形成する。サブトラクティブ法は、基板上に設けられた銅箔上に所望のパターンのレジストを形成し、不要な銅箔をエッチングした後に、レジストを剥離して所望のパターンを得る方法である。セミアディティブ法は、無電解めっき法、スパッタ法、ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法等で給電層を形成した後、所望のパターンに開口されたレジストを形成し、レジスト開口部内に電解めっき法による金属を析出させ、レジストを除去した後に給電層をエッチングして所望の配線パターンを得る方法である。フルアディティブ法は、基板上に無電解めっき触媒を吸着させた後に、レジストでパターンを形成し、このレジストを絶縁膜として残したまま触媒を活性化し、無電解めっき法により絶縁膜の開口部に金属を析出させることで所望の配線パターンを得る方法である。配線Ａ（１７）は、例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を用いる。特に、電気抵抗値及びコストの観点から銅により形成することが望ましい。
【０１６１】
次に、絶縁層、配線、ビア形成の工程を所望する層数に合わせた回数繰り返すが、その際、積層する層の配線断面形状、ビア断面形状、絶縁層厚は徐々に、拡大又は厚くすることが望ましい。また、小径ビアや微細配線が必要な層では、ビア形成には紫外線照射によるフォトビアやＵＶレーザーを用い、配線形成にはセミアディティブ法を用い、大径ビアや緩い幅、緩いピッチの配線で対応可能な層では、ビア形成にはＣＯ２レーザーを用い、配線形成にはサブトラクティブ法を用いることが望ましい。このように、配線断面形状、ビア断面形状、絶縁層厚の変化により、用いる装置、プロセス、絶縁材を選別することで、多層化における歩留まりの向上と、低コストを実現することができる。本実施形態では、層数を３層としたが、それに限るものではなく、層が半導体素子１３の電極端子側に設けられ、層数が２層以上であれば何層であっても構わない。
【０１６２】
また、本実施形態では、半導体素子の最近接層（１層目）でのビア形成、配線形成には、ＵＶレーザーとセミアディティブ法を用い、それ以降の層（２層目以降）ではＣＯ２レーザーとサブトラクティブ法を用いた。１層目のビア径はトップ２５μｍ、ボトム１５μｍ、Ｌ／Ｓは１０μｍ／１０μｍとした。２層目以降のビア径はトップ８０μｍ、ボトム７０μｍ、Ｌ／Ｓは５０μｍ／５０μｍとした。また、絶縁層厚は、１層目は２０μｍ程度、２層目以降は５０μｍとした。
【０１６３】
次に、最上層の配線Ｃ（２３）上にソルダーレジスト２４のパターンを形成する。ソルダーレジスト２４は、半導体装置１２の表面回路保護と難燃性を発現するために形成される。材料は、エポキシ系、アクリル系、ウレタン系、ポリイミド系の有機材料からなり、必要に応じて無機材料や有機材料のフィラーが添加されていても構わない。また、半導体装置１２としてソルダーレジスト２４を設けなくても構わない。配線Ｃ（２３）のソルダーレジスト２４から開口した表面には、金、銀、銅、錫及び半田材料からなる群から選ばれる少なくとも１種の金属又は合金で形成されていてもよい。本実施形態では、配線Ｃ（２３）の表面に厚み３μｍのニッケルおよび０．５μｍの金を順に積層した。
【０１６４】
次に、支持体２５を剥離する。この際、最も適しているのは、事前に支持体２５上に剥離層を設けておいて剥離する手法であるが、ドライエッチング、ウェットエッチング、機械加工などにより支持体２５を除去しても構わない。
【０１６５】
本実施形態をとることで、狭ピッチ、多ピンの半導体素子を内蔵し、複数層を有する半導体装置１２が効率よく作製される。また、半導体装置１２は、層数が増すにつれ、配線断面形状、ビア断面形状が拡大し、絶縁層が厚くなり、それに応じて適切な装置、プロセス、絶縁材を選択することにより、高歩留まり、高信頼性の半導体装置１２が実現される。更に、半導体素子１３上にビアとして機能する金属ポスト３０が設けられているため、配線Ａ（１７）と電極端子１４の接続信頼性が向上し、二次実装信頼性が向上される。
【０１６６】
［実施形態８］
図１７及び図１８は、本発明の実施形態８による半導体装置の製造方法を示す工程図である。図１７の（ａ）〜（ｃ）の工程に続く工程を図１８の（ｄ）と（ｅ）に示す。本実施形態の製造方法により、実施形態４（図７）の半導体装置を製造することができる。
【０１６７】
先ず、図１７（ａ）に示すとおり、支持体２５を用意する。支持体２５は、樹脂、金属、ガラス、シリコン等のいずれの材料又はそれらの組み合わせでも構わない。支持体２５上には、半導体素子１３を搭載するための位置マークが設けられていることが好ましい。位置マークは、高精度に認識でき、位置マークとしての機能を果たしているのであれば、支持体２５上に金属を析出させても、ウェットエッチングや機械加工により窪みを設けても構わない。本実施形態では、支持体２５は厚さ０．５ｍｍの銅板とし、位置マークは支持体２５上に電解めっきによりニッケル（５μｍ）とした。また、支持体２５は、半導体素子１３の搭載箇所が凹部やスリット状になっていても構わない。その場合、半導体素子１３の側面に絶縁材を供給する必要がなくなり、絶縁材と支持体２５の線膨張係数の差から発生する半導体装置１２の反りを抑えることができる。また、半導体装置の低背化を実現することができる。
【０１６８】
次に、図１７（ｂ）に示すとおり、位置マークが設けられた支持体２５上に、半導体素子１３を電極端子１４が上面にくるように、所謂フェイスアップの状態で搭載する。本実施形態では、内蔵する半導体素子１３のパッドピッチは２０〜１５０μｍ、ピン数は１０００〜２０００ピンの狭ピッチ、多ピンの半導体素子１３とした。
【０１６９】
次に、図１７（ｃ）に示すとおり、半導体素子１３の電極端子１４面と側面が同時に覆われるように絶縁層Ａ（１５）を積層する。絶縁層Ａ（１５）は、例えば感光性又は非感光性の有機材料で形成されており、有機材料は、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等や、ガラスクロスやアラミド繊維などで形成された織布や不織布にエポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等を含浸させた材料を用いる。
【０１７０】
また、各絶縁層は、上記有機材料以外にも、窒化ケイ素、チタン酸バリウム、窒化ホウ素、チタン酸ジルコン酸鉛、炭化ケイ素、ステアタイト、酸化亜鉛、などの酸化物系、水酸化物系、炭化物系、炭酸塩系、窒化物系、ハロゲン化物系、リン酸塩系のセラミックスおよび上記セラミックスやガラスなどをフィラーに含むコンポジット材料または、カーボンナノチューブ、ダイヤモンドライクカーボン、パリレンなどの材料を用いることもできる。
【０１７１】
積層方法は、トランスファーモールディング法、圧縮形成モールド法、印刷法、真空プレス、真空ラミネート、スピンコート法、ダイコート法、カーテンコート法などで設けられる。本実施形態では、エポキシ樹脂を真空ラミネートで形成した。
【０１７２】
次に、図１８（ｄ）に示すとおり、半導体素子１３上の電極端子１４と外部接続端子とを電気的に接続するために、ビアＡ（１６）、配線Ａ（１７）を形成する。まず、絶縁層Ａ（１５）に後にビアＡ（１６）となる孔を形成する。孔は、絶縁層Ａ（１５）が感光性の材料を使用する場合、フォトリソグラフィーにより形成される。絶縁層Ａ（１５）が非感光性の材料又は、感光性の材料でパターン解像度が低い材料を使用する場合、孔は、レーザー加工法、ドライエッチング法又はブラスト法により形成される。本実施形態では、レーザー加工法を用いた。
【０１７３】
次に、孔内に例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を充填させ、ビアＡ（１６）を形成する。充填方法は、電解めっき、無電解めっき、印刷法、溶融金属吸引法等で行う。また、ビアとなる位置に予め通電用のポストを形成したあとに絶縁層を形成し、研磨等により絶縁層の表面を削って通電用ポストを露出させてビアを形成する方法でも構わない。
【０１７４】
配線Ａ（１７）は、サブトラクティブ法、セミアディティブ法又はフルアディティブ法等の方法により形成する。サブトラクティブ法は、基板上に設けられた銅箔上に所望のパターンのレジストを形成し、不要な銅箔をエッチングした後に、レジストを剥離して所望のパターンを得る方法である。セミアディティブ法は、無電解めっき法、スパッタ法、ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法等で給電層を形成した後、所望のパターンに開口されたレジストを形成し、レジスト開口部内に電解めっき法による金属を析出させ、レジストを除去した後に給電層をエッチングして所望の配線パターンを得る方法である。フルアディティブ法は、基板上に無電解めっき触媒を吸着させた後に、レジストでパターンを形成し、このレジストを絶縁膜として残したまま触媒を活性化し、無電解めっき法により絶縁膜の開口部に金属を析出させることで所望の配線パターンを得る方法である。配線Ａ（１７）は、例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を用いる。特に、電気抵抗値及びコストの観点から銅により形成することが望ましい。
【０１７５】
次に、上記の絶縁層、配線、ビア形成の工程を所望する層数に合わせた回数繰り返すが、その際、積層する層の配線断面形状、ビア断面形状、絶縁層は徐々に、拡大又は厚くすることが望ましい。また、小径ビアや微細配線が必要な層では、ビア形成には紫外線照射によるフォトビアやＵＶレーザーを用い、配線形成にはセミアディティブ法を用い、大径ビアや緩い幅、緩いピッチの配線で対応可能な層では、ビア形成にはＣＯ２レーザーを用い、配線形成にはサブトラクティブ法を用いることが望ましい。このように、配線断面形状、ビア断面形状、絶縁層厚の変化により、用いる装置、プロセス、絶縁材を選別することで、多層化における歩留まりの向上と、低コストを実現することができる。本実施形態では、図１８（ｅ）に示すように、層数を３層としたが、それに限るものではなく、層が半導体素子１３の電極端子側に設けられ、層数が２層以上であれば何層であっても構わない。
【０１７６】
また、本実施形態では、半導体素子の最近接層（１層目）でのビア形成、配線形成には、ＵＶレーザーとセミアディティブ法を用い、それ以降の層（２層目以降）ではＣＯ２レーザーとサブトラクティブ法を用いた。１層目のビア径はトップ２５μｍ、ボトム１５μｍ、Ｌ／Ｓは１０μｍ／１０μｍとした。２層目以降のビア径はトップ８０μｍ、ボトム７０μｍ、Ｌ／Ｓは５０μｍ／５０μｍとした。また、絶縁層厚は、１層目は２０μｍ程度、２層目以降は５０μｍとした。
【０１７７】
次に、最上層の配線Ｃ（２３）上にソルダーレジスト２４のパターンを形成する。ソルダーレジスト２４は、半導体装置１２の表面回路保護と難燃性を発現するために形成される。材料は、エポキシ系、アクリル系、ウレタン系、ポリイミド系の有機材料からなり、必要に応じて無機材料や有機材料のフィラーが添加されていても構わない。また、半導体装置１２としてソルダーレジスト２４を設けなくても構わない。配線Ｃ（２３）のソルダーレジスト２４から開口した表面には、金、銀、銅、錫及び半田材料からなる群から選ばれる少なくとも１種の金属又は合金で形成されていてもよい。本実施形態では、配線Ｃ（２３）の表面に厚み３μｍのニッケルおよび０．５μｍの金を順に積層した。
【０１７８】
本実施形態をとることで、狭ピッチ、多ピンの半導体素子を内蔵し、複数層を有する半導体装置１２が効率よく作製される。また、半導体装置１２は、層数が増すにつれ、配線断面形状、ビア断面形状が拡大し、絶縁層が厚くなり、それに応じて適切な装置、プロセス、絶縁材を選択することにより、高歩留まり、高信頼性の半導体装置１２が実現される。更に、半導体装置１２に支持体２５が設けられているため、低反りの構造体となり、半導体装置１２の二次実装信頼性が向上し、低コストが実現できる。
【０１７９】
以上、本発明を実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図１】
2010010911.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【国際調査報告】
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