【事件の表示】
　特許第３１４２３１９号「制御回路」の請求項１ないし５に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３１４２３１９号の請求項１ないし４に係る特許を取り消す。
　同請求項５に係る特許を維持する。
【理　由】
１．手続の経緯
　本件特許の請求項１〜５に係る発明についての出願は、平成３年９月１２日に特許出願され、平成１２年１２月２２日にその発明について特許権の設定登録がなされ、その後、平成１３年９月７日に特許異議申立人古川京子から特許異議の申立てがなされ、平成１３年１１月２１日付で取消理由通知がなされ、その指定期間内である平成１４年２月４日付で訂正請求がなされたものである。
　
２．訂正の適否についての判断
２−１．訂正の内容
(イ)　特許請求の範囲の請求項１を、
「【請求項１】　複数個の単位駆動素子を有する駆動部、及び、該駆動部に於ける所定数の単位駆動素子群を含む複数に分割された所定の領域をそれぞれ独立に制御するシフトレジスタ手段を含む複数個のドライバ手段であって、該シフトレジスタ手段を介して互いにカスケード接続されている該複数個のドライバ手段と、該複数個のドライバ手段の各々に所定の信号を供給するデコーダ手段と、該シフトレジスタ手段に所定のタイミング信号を供給するタイミング発生手段とから構成された制御回路に於いて、該複数個のドライバ手段のそれぞれは該タイミング発生手段と接続された制御手段を含んでおり、該制御手段は、該複数個のドライバ手段内の特定のドライバ手段が作動している間は他のドライバ手段はその作動を中断するように
制御するものであって、
　
該複数個の
該シフトレジスタ手段にクロック信号を供給すると共に
すると共に該クロック信号をカウンタによりカウントし、該カウンタが所定のクロックパルスをカウント
　と訂正する。
(ロ)　特許請求の範囲の請求項２を、
「【請求項２】　該
ドライバ
　と訂正する。
(ハ)　特許請求の範囲の請求項５を、
「【請求項５】　
複数個の単位駆動素子を有する駆動部、及び、該駆動部に於ける所定数の単位駆動素子群を含む複数に分割された所定の領域をそれぞれ独立に制御するシフトレジスタ手段を含む複数個のドライバ手段であって、該シフトレジスタ手段を介して互いにカスケード接続されている該複数個のドライバ手段と、該複数個のドライバ手段の各々に所定の信号を供給するデコーダ手段と、該シフトレジスタ手段に所定のタイミング信号を供給するタイミング発生手段とから構成された制御回路に於いて、
　該複数個のドライバ手段のそれぞれは該タイミング発生手段と接続された制御手段を含んでおり、
すると共に、映像信号の供給を禁止するようにして当該ドライバ手段の作動を中断するように制御するものであって、
　該複数個のドライバ手段は、該複数個のドライバ手段内の所定のドライバ手段が所定の演算開始制御信号に応答して該シフトレジスタ手段を作動させ、該デコーダ手段から供給される信号を演算処理して表示操作を実行した後、演算終了信号を発生し該演算終了信号を該所定のドライバ手段に隣接する次段のドライバ手段に伝達すると共に、該演算終了信号に応答して自己の演算処理機能を次の演算開始制御信号が入力されるまで不作動の状態にするように
特徴とする制御回路
　と訂正する。
　
２−２．訂正の目的の適否、新規事項の有無及び拡張・変更の存否
　第一に、上記訂正事項(イ)(ハ)は、特許請求の範囲の減縮を目的とするものであり、新規事項の追加に該当せず、実質上特許請求の範囲を拡張し、又は変更するものではない。
　第二に、上記訂正事項(ロ)は、誤記の訂正を目的とするものであり、新規事項の追加に該当せず、実質上特許請求の範囲を拡張し、又は変更するものではない。
　
２−３．むすび
　以上のとおりであるから、上記訂正は、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第６条第１項の規定によりなお従前の例によるとされる、特許法第１２０条の４第３項において準用する平成６年法律第１１６号による改正前の特許法第１２６条第１項ただし書、第２項及び第３項の規定に適合するので、当該訂正を認める。
　
３．本件発明
　本件特許の請求項１〜５に係る発明は、訂正明細書及び図面の記載からみて、その請求項１〜５に記載されたとおりの次のものである。(以下「本件発明１」〜「本件発明５」という。)
　
「【請求項１】　複数個の単位駆動素子を有する駆動部、及び、該駆動部に於ける所定数の単位駆動素子群を含む複数に分割された所定の領域をそれぞれ独立に制御するシフトレジスタ手段を含む複数個のドライバ手段であって、該シフトレジスタ手段を介して互いにカスケード接続されている該複数個のドライバ手段と、該複数個のドライバ手段の各々に所定の信号を供給するデコーダ手段と、該シフトレジスタ手段に所定のタイミング信号を供給するタイミング発生手段とから構成された制御回路に於いて、該複数個のドライバ手段のそれぞれは該タイミング発生手段と接続された制御手段を含んでおり、該制御手段は、該複数個のドライバ手段内の特定のドライバ手段が作動している間は他のドライバ手段はその作動を中断するように制御するものであって、　
　該複数個のドライバ手段は、該複数個のドライバ手段内の所定のドライバ手段が所定の演算開始制御信号に応答して該シフトレジスタ手段にクロック信号を供給すると共に該シフトレジスタ手段を作動させ、該デコーダ手段から供給される信号を演算処理して表示操作を実行すると共に該クロック信号をカウンタによりカウントし、該カウンタが所定のクロックパルスをカウントした後、演算終了信号を発生し該演算終了信号を該所定のドライバ手段に隣接する次段のドライバ手段に伝達すると共に、該演算終了信号に応答して自己の演算処理機能を次の演算開始制御信号が入力されるまで不作動の状態にするように構成されている事を特徴とする制御回路。
【請求項２】　該ドライバ手段には、サンプルホールド回路とラッチ回路が含まれている事を特徴とする請求項１記載の制御回路。
【請求項３】　該駆動部は情報の表示を行う装置を含んでいる事を特徴とする請求項１記載の制御回路。
【請求項４】　該情報表示手段は、液晶パネル、ＬＥＤパネル、プラズマディスプレー、蛍光表示パネル等から選択された一つから構成されているものである事を特徴とする請求項３記載の制御回路。
【請求項５】　複数個の単位駆動素子を有する駆動部、及び、該駆動部に於ける所定数の単位駆動素子群を含む複数に分割された所定の領域をそれぞれ独立に制御するシフトレジスタ手段を含む複数個のドライバ手段であって、該シフトレジスタ手段を介して互いにカスケード接続されている該複数個のドライバ手段と、該複数個のドライバ手段の各々に所定の信号を供給するデコーダ手段と、該シフトレジスタ手段に所定のタイミング信号を供給するタイミング発生手段とから構成された制御回路に於いて、　
　該複数個のドライバ手段のそれぞれは該タイミング発生手段と接続された制御手段を含んでおり、該制御手段は、該複数個のドライバ手段内の特定のドライバ手段が作動している間は他のドライバ手段のシフトレジスタ手段に所定のクロック信号が供給されないようにすると共に、映像信号の供給を禁止するようにして当該ドライバ手段の作動を中断するように制御するものであって、　
　該複数個のドライバ手段は、該複数個のドライバ手段内の所定のドライバ手段が所定の演算開始制御信号に応答して該シフトレジスタ手段を作動させ、該デコーダ手段から供給される信号を演算処理して表示操作を実行した後、演算終了信号を発生し該演算終了信号を該所定のドライバ手段に隣接する次段のドライバ手段に伝達すると共に、該演算終了信号に応答して自己の演算処理機能を次の演算開始制御信号が入力されるまで不作動の状態にするように構成されている事を特徴とする制御回路。」                       
　
４．刊行物
　平成１３年１１月２１日付取消理由通知は下記刊行物１，２を引用した。
　
刊行物１　　特開昭６３−３１６０９４号公報
刊行物２　　特開昭６２−２５２２９２号公報
            (特許異議申立人古川京子の提出した甲第１，２号証)
　
４−１．刊行物１
　上記刊行物１には、下記の記載がある。
　
「(産業上の利用分野)
　本発明は、ドットマトリックス状に画面形成された液晶表示素子等の表示体に、表示すべきデータを時分割的に転送するための表示データ転送回路に関するものである。」(公報第１頁右下欄第２〜６行)
「(問題を解決するための手段)
　本発明は、以上の様な問題点を解決するために、階調ビット数×ｎビットのシフトレジスタをｌ分割してカスケード接続し、各分割されたレジスタのシフトが終了したことを検知してクロックパルスの供給を止める様構成したものである。
(作用)
　本発明は、以上の様にシフト動作が終了したレジスタへのクロックパルスの供給を止めるので、シフトレジスタのシフト動作を止めることができるのである。
(実施例)
　第１図は本発明の実施例を示す回路図であって、スタート信号ＳＴＡはシフトレジスタ１のデータ入力端子に供給され、４ビットデータＤＩ３〜ＤＩ０は８０個の４ビットラッチ回路ＬＤ１〜ＬＤ８０のすべての４ビットデータ入力端子に共通に供給されている。
　シフトレジスタ１は８０ステージからなり、シフトレジスタ１の１ステージ目出力Ｔ１は、ラッチ回路ＬＤ1のクロックパルス入力端子に、２ステージ目出力Ｔ２はラッチ回路ＬＤ２のクロックパルス入力端子に…以下同様にしてシフトレジスタ１の８０ステージ目出力Ｔ８０はラッチ回路ＬＤ８０のクロックパルス入力端子に供給されている。
　シフトレジスタ１と８０個のラッチ回路ＬＤ１〜ＬＤ８０は一体として後に詳述するように４ビット８０ステージのシフトレジスタとして動作する。従って２を４ビットシフトレジスタと呼ぶ。
　ラッチ回路ＬＤ１〜ＬＤ８０のそれぞれの４ビット出力は、４ビットラッチ回路Ｌ１〜Ｌ８０のデータ入力端子に供給されている。
　４ビットラッチ回路Ｌ１〜Ｌ８０のクロック入力端子には、ロードパルスφｌが共通に供給される。Ｌ１〜Ｌ８０は総体として、４×８０＝３２０ビットのラッチ回路を形成する。よってこれをラッチ回路３と呼ぶ。ＬＯ１〜ＬＯ８０はラッチ回路３の各４ビットの出力信号である。
　クロックパルスφｓはＤフリップフロップ４のクロック入力端子、インバータ６の入力端子、および２入力ＡＮＤゲート１０の第１の入力端子に供給される。前記Ｄフリップフロップ４の出力端子は、Ｄフリップフロップ５の入力端子に接続され、前記インバータ６の出力端子は前記Ｄフリップフロップ５のクロック入力端子に接続されている。Ｄフリップフロップ４、Ｄフリップフロップ５およびインバータ６は一体として、終了検出回路７を形成し、前記Ｄフリップフロップ５の出力信号は、終了信号８となる。
　終了信号８は、Ｒ−Ｓフリップフロップ９のリセット入力端子に供給される一方、セット入力端子には、ＳＴＡが供給されている。Ｒ−Ｓフリップフロップ９の出力端子は、前記２入力ＡＮＤゲート１０の第２の入力端子に接続されている。Ｒ−Ｓフリップフロップ９と２入力ＡＮＤゲート１０とは一体として、クロック制御回路１１を形成し、前記２入力ＡＮＤゲート１０の出力信号は、シフトレジスタ１に供給されるクロックパルスφｃとなる。
　φｃはまた、インバータ１２の入力端子に供給され、該インバータ１２の出力端子はＤフリップフロップ１３のクロック入力端子に接続されている。前記シフトレジスタ１の８０ステージ目の出力Ｔ８０は前記Ｄフリップフロップ１３のデータ入力端子に供給されるとともに、前記Ｄフリップフロップ４のデータ入力端子に供給されている。
　前記インバータ１２と前記Ｄフリップフロップ１３は一体としてキャリー発生回路１４を形成し、前記フリップフロップ１３の出力信号は、出力信号ＳＴＯとなる。
　以上説明した表示データ転送回路の出力信号ＳＴＯが次段のスタート信号ＳＴＡとなる様に複数カスケード接続することにより１画面の表示データ転送回路を構成する。上記実施例では８０画素分を１ブロックとしたため、例えば水平画素数が８００のテレビに用いる場合は１０ブロックカスケード接続する。
　尚、キャリー発生回路１４は、必らずしも必要ではなく、出力Ｔ８０をそのまま出力信号ＳＴＯとして次段のスタート信号ＳＴＡとしても良いが、このキャリー発生回路１４は出力Ｔ８０よりも出力信号ＳＴＯを半クロックパルス分遅らせることにより、ＬＯ８０のデータと次段のＬＯ１のデータがいかなる場合にも重ならない様にするものである。
　次に、第１図の動作を説明する。第４図は第１図の動作を説明するためのタイミング図であり、これを参照して説明する。
　スタート信号ＳＴＡは、１水平表示時間に１回だけクロックパルスφｓの１周期分だけ”Ｈ”レベル(以下、単に”Ｈ”と呼ぶ)になるパルス信号である。ＳＴＡが”Ｈ”になると、Ｒ−Ｓフリップフロップ９がセットされ、クロック制御信号９’が”Ｈ”になり、φｓが２入力ＡＮＤゲート１０を通過し、φｃにパルス列が生じる。
　シフトレジスタ１はφｃによって、ＳＴＡをシフトするので、シフトレジスタ１の各ステージ出力Ｔ１〜Ｔ８０は、φｃ(あるいはφｓ)１周期分のパルス幅を有し、位相が順番にずれたパルスとなる。従って、時系列的に変化する４ビットデータＤＩ３〜ＤＩ０が、Ｔ１のタイミングでＬＤ１にストアされ、Ｔ２のタイミングでＬＤ２にストアされ以下同様にしてＴ８０のタイミングでＬＤ８０にストアされる。　
　Ｔ８０が”Ｈ”となると次にＳＴＯが”Ｈ”になる。ＳＴＯは、前述の様に第１図に示した表示データ転送回路を複数段カスケード接続するのに用いられるキャリー出力であり、次段のＳＴＡに接続される。
　また、Ｔ８０が再び”Ｌ”に戻ると、終了信号８が”Ｈ”になり、前記Ｒ−Ｓフリップフロップ９をリセットするので、クロック制御信号９’が”Ｌ”になって、φｃにはクロックパルスが得られなくなる。従って、シフトレジスタ１はシフト動作を停止する。
　しかし、これ以前に、次段にはＳＴＯが供給されているので次段はシフト動作を開始している。このため、カスケード接続された１０ブロックの表示データ転送回路のうち、１ブロックのデータ転送回路だけがシフト動作を行ない、他のブロック９個のデータ転送回路はシフト動作を行わない。従って１０個のデータ転送回路で、消費する電流は１／１０に減じる。」(公報第３頁左下欄第１０行〜第５頁左上欄第７行)
　
　ここで、上記記載を検討する。
　第一に、「本発明は、ドットマトリックス状に画面形成された液晶表示素子等の表示体に、表示すべきデータを時分割的に転送するための表示データ転送回路に関するものである。」という記載からみて、上記刊行物１記載の発明は「ドットマトリクス状に画面形成され、液晶表示素子等の表示体」への「表示データ転送回路」を含む装置に関するものである。
　第二に、「以上説明した表示データ転送回路の出力信号ＳＴＯが次段のスタート信号ＳＴＡとなる様に複数カスケード接続することにより１画面の表示データ転送回路を構成する。上記実施例では８０画素分を１ブロックとしたため、例えば水平画素数が８００のテレビに用いる場合は１０ブロックカスケード接続する。」との記載からみて、「複数の領域に分割された」ものである。
　第三に、「シフトレジスタ１は８０ステージからなり」「上記実施例では８０画素分を１ブロックとしたため、例えば水平画素数が８００のテレビに用いる場合は１０ブロックカスケード接続する。」という記載からみて、上記刊行物１記載の発明が対象とする「液晶表示素子等」は「８０画素」を１つの領域とし、上記刊行物１記載の発明の「表示データ転送回路」は、「分割された所定の領域をそれぞれ独立に制御するシフトレジスタ手段を含む複数個の表示データ転送回路」であり、また、上記刊行物１記載の発明は「該シフトレジスタ手段を介して互いにカスケード接続されている該複数個の表示データ転送回路」を有している。
　第四に、「クロックパルスφｓはＤフリップフロップ４のクロック入力端子、インバータ６の入力端子、および２入力ＡＮＤゲート１０の第１の入力端子に供給される。」「Ｒ−Ｓフリップフロップ９と２入力ＡＮＤゲート１０とは一体として、クロック制御回路１１を形成し、前記２入力ＡＮＤゲート１０の出力信号は、シフトレジスタ１に供給されるクロックパルスφｃとなる。」「ＳＴＡが”Ｈ”になると、Ｒ−Ｓフリップフロップ９がセットされ、クロック制御信号９’が”Ｈ”になり、φｓが２入力ＡＮＤゲート１０を通過し、φｃにパルス列が生じる。」「Ｔ８０が再び”Ｌ”に戻ると、終了信号８が”Ｈ”になり、前記Ｒ−Ｓフリップフロップ９をリセットするので、クロック制御信号９’が”Ｌ”になって、φｃにはクロックパルスが得られなくなる。従って、シフトレジスタ１はシフト動作を停止する。」「これ以前に、次段にはＳＴＯが供給されているので次段はシフト動作を開始している。このため、カスケード接続された１０ブロックの表示データ転送回路のうち、１ブロックのデータ転送回路だけがシフト動作を行ない、他のブロック９個のデータ転送回路はシフト動作を行わない。」という記載からみて、上記刊行物１記載の発明は「該複数個の表示データ転送回路のそれぞれが供給されたクロックに接続されたクロック制御回路を含んでおり、該クロック制御回路は、該複数個の表示データ転送回路内の特定の表示データ転送回路が作動している間は、他の表示データ転送回路にクロックを供給しないことによってその作動を中断するように構成され、さらに、該複数個の表示データ転送回路は、該複数個の表示データ転送回路内の所定の表示データ転送回路がスタート信号ＳＴＡに応答して該シフトレジスタ手段を作動させ、外部から供給される表示データ信号をシフトさせて、ラッチ回路３にラッチさせ表示操作を実行した後、出力信号Ｔ８０を発生し該出力信号Ｔ８０を該所定の表示データ転送回路に隣接する次段の表示データ転送回路に伝達すると共に、該出力信号Ｔ８０に応答して自己のシフト機能を次のスタート信号ＳＴＡが入力されるまで不作動の状態にするように構成されている」ている。
　
　したがって、上記刊行物１には「ドットマトリクス状に画面形成され、複数の領域に分割された液晶表示素子等の表示体と、及び、該分割された所定の領域をそれぞれ独立に制御するシフトレジスタ手段を含む複数個の表示データ転送回路を含む装置であって、該シフトレジスタ手段を介して互いにカスケード接続されている該複数個の表示データ転送回路と、該複数個の表示データ転送回路のそれぞれが供給されたクロックに接続されたクロック制御回路を含んでおり、該クロック制御回路は、該複数個の表示データ転送回路内の特定の表示データ転送回路が作動している間は、他の表示データ転送回路にクロックを供給しないことによってその作動を中断するように構成され、さらに、該複数個の表示データ転送回路は、該複数個の表示データ転送回路内の所定の表示データ転送回路がスタート信号ＳＴＡに応答して該シフトレジスタ手段を作動させ、外部から供給される表示データ信号をシフトさせて、ラッチ回路３にラッチさせ表示操作を実行した後、出力信号Ｔ８０を発生し該出力信号Ｔ８０を該所定の表示データ転送回路に隣接する次段の表示データ転送回路に伝達すると共に、該出力信号Ｔ８０に応答して自己のシフト機能を次のスタート信号ＳＴＡが入力されるまで不作動の状態にするように構成されている事を特徴とする装置。」(以下「刊行物１記載の発明」という。)
　
４−２．刊行物２
　上記刊行物２には、下記の記載がある。
　
「次に上記実施例の動作を説明する。入力端子１０から入力された複合映像信号は、カラーデコーダ１１によりＲ，Ｇ，Ｂの色信号に分離され、Ａ／Ｄコンバータ１３へ送られる。このＡ／Ｄコンバータ１３は、カラーデコーダ１１から送られてくるＲ，Ｇ，Ｂの色信号を６ビットのデジタル信号に変換する。」(公報第２頁左下欄第１〜６行)
「一方、複合映像信号に含まれている同期信号は、同期分離回路１２で分離され、タイミング信号生成部１４へ送られる。このタイミング信号生成部１４は、入力される同期信号から各種タイミング信号を生成し、サンプリング信号をＡ／Ｄコンバータ１３に与えると共に、液晶駆動タイミング信号をセグメント・ドライバ１６及びコモン・ドライバ１７に与える。上記セグメント・ドライバ１６は、タイミング信号生成部１４からのタイミング信号に同期して非線形圧縮器１５からの信号Ｒ，Ｇ，Ｂを読込み、カラー液晶表示パネル１８のセグメント電極を表示駆動する。」(公報第２頁左下欄第１９行〜右下欄第１０行)
　
　したがって、上記刊行物２には「カラー液晶表示パネルと、入力された複合映像信号をＲ，Ｇ，Ｂの色信号に分離するカラーデコーダと、所定のタイミング信号を発生するタイミング信号生成部と、タイミング信号生成部からのタイミング信号に基づいて色信号をサンプリングしＡ／Ｄ変換するＡ／Ｄコンバータと、タイミング信号生成部からのタイミング信号に基づいてＡ／Ｄ変換された色信号を読み込みカラー液晶表示パネルを駆動するセグメント・ドライバとからなる液晶表示装置」(以下「刊行物２記載の発明」という。)が記載されている。
　
５．周知例
　『トランジスタ技術編集部編「実用電子回路ハンドブック(1)」第16版(昭和54年3月1日発行)p.351〜352』(以下「周知例」という。)には、下記の記載がある。
　
「●リング・カウンタ
　
　
６．対比・判断
６−１．本件発明１
　本件発明１と上記刊行物１記載の発明を比較する。
　上記刊行物１記載の発明の「表示体」「表示データ転送回路」「シフトレジスタ手段」「クロック」「クロック制御回路」「スタート信号ＳＴＡ」「」「該クロック制御回路は、該複数個の表示データ転送回路内の特定の表示データ転送回路が作動している間は、他の表示データ転送回路にクロックを供給しないことによってその作動を中断するように構成され」「シフト」「出力信号Ｔ８０」が、本件発明１の「駆動部」「ドライバ手段」「シフトレジスタ手段」「所定のタイミング信号」「制御手段」「演算開始制御信号」「該複数個のドライバ手段内の所定のドライバ手段が所定の演算開始制御信号に応答して該シフトレジスタ手段にクロック信号を供給する」「演算処理」「演算終了信号」に相当することは明らかである。
　また、本件訂正明細書及び図面の記載を勘案すると、本件発明１の「デコーダ手段」から供給される信号はＲ，Ｇ，Ｂの色信号であることからみて、上記刊行物１記載の発明の「表示データ信号」は、本件発明１の「デコーダ手段から供給される信号」に相当する。
　したがって、本件発明１と上記刊行物１記載の発明は「複数個の単位駆動素子を有する駆動部、及び、該駆動部に於ける所定数の単位駆動素子群を含む複数に分割された所定の領域をそれぞれ独立に制御するシフトレジスタ手段を含む複数個のドライバ手段であって、該複数個のドライバ手段のそれぞれは供給されるクロックと接続された制御手段を含んでおり、該制御手段は、該複数個のドライバ手段内の特定のドライバ手段が作動している間は他のドライバ手段はその作動を中断するように制御するものであって、該複数個のドライバ手段は、該複数個のドライバ手段内の所定のドライバ手段が所定の演算開始制御信号に応答して該シフトレジスタ手段にクロック信号を供給することにより該シフトレジスタ手段を作動させ、供給される表示データ信号を演算処理して表示操作を実行した後、演算終了信号を発生し該演算終了信号を該所定のドライバ手段に隣接する次段のドライバ手段に伝達すると共に、該演算終了信号に応答して自己の演算処理機能を次の演算開始制御信号が入力されるまで不作動の状態にするように構成されている事を特徴とする制御回路。」という点で一致し、下記の点で相違する。
　
(あ)　本件発明１は「デコーダ手段」を有するのに対し、上記刊行物１記載の発明はそれを有しない点。
(い)　本件発明１は「タイミング発生手段」を有するのに対し、上記刊行物１記載の発明では、クロックがどのように生成されているか明らかではない点。
(う)　本件発明１は「クロック信号をカウンタによりカウントし、該カウンタが所定のクロックパルスをカウントした後、演算終了信号を発生」しているのに対し、上記刊行物１記載の発明はシフトレジスタ手段が「出力信号Ｔ８０を発生し該出力信号Ｔ８０を該所定の表示データ転送回路に隣接する次段の表示データ転送回路に伝達すると共に、該出力信号Ｔ８０に応答して自己のシフト機能を次のスタート信号ＳＴＡが入力されるまで不作動の状態にするように構成されている」点。
　
６−１−１．相違点(あ)
　上記刊行物２記載の発明にも見られるように、入力映像信号をデコーダを用いてＲ，Ｇ，Ｂの色信号に分離することはカラー液晶表示回路ではきわめて良く行われていることであり、上記相違点(あ)は、当業者が必要に応じて適宜採用しうる構成にすぎない。
　
６−１−２．相違点(い)
　上記刊行物２記載の発明にも見られるように、入力映像信号内の同期信号をもとにしてクロックを生成する回路は、映像信号の特性や液晶表示装置の特性を考えれば、液晶表示回路において必須の構成にすぎないから、上記相違点(い)は実質的な相違点ではない。
　
６−１−３．相違点(う)
　そして、このカウンタとしての機能を、上記刊行物１記載の発明の「シフトレジスタ手段」から取り出し、別個の「カウンタ」で実現したことに、格別の技術的困難性は認められない。
　
　そして、本件発明１の奏する作用効果は、上記刊行物１，２記載の発明、および、周知事項１から予測しうる範囲のものである。
　したがって、本件発明１は、上記刊行物１，２記載の発明、および、周知事項１に基づき当業者が容易に発明できたものである。
　
６−２．本件発明２
　本件発明２は引用する本件発明１を「該ドライバ手段には、サンプルホールド回路とラッチ回路が含まれている事を特徴とする」という点で更に限定したものである。
　
　本件発明２と上記刊行物１記載の発明を比較すると、上記刊行物１記載の発明の「ラッチ回路３」が本件発明の「ラッチ回路」に相当するから、本件発明２と上記刊行物１記載の発明は、上記相違点(あ)(い)(う)にくわえ下記の点で相違する。
　
(え)　本件発明１はサンプルホールド回路が含まれている点。
　
　しかし、上記刊行物２記載の発明にもみられるように、アナログの映像信号を処理する液晶表示回路においてサンプルホールドをすることは、信号の特性と液晶表示装置の特性を考えれば、当然採用されるべきことにすぎないから、上記相違点(え)は当業者が必要に応じて適宜なし得た設計的事項にすぎない。
　
　したがって、本件発明２は、上記刊行物１，２記載の発明、および、周知事項１に基づき当業者が容易に発明できたものである。
　
６−３．本件発明３
　本件発明３は本件発明１を「該駆動部は情報の表示を行う装置を含んでいる事を特徴とする」点で更に限定するものである。しかし、上記刊行物１記載において発明の本件発明３の「駆動部」に相当する部分は「液晶表示素子等の表示体」であるから、上記更に限定された点は、上記刊行物１に記載されている。
　したがって、本件発明３は、上記刊行物１，２記載の発明、および、周知事項１に基づき当業者が容易に発明できたものである。
　
６−４．本件発明４
　本件発明４は本件発明３を「該情報表示手段は、液晶パネル、ＬＥＤパネル、プラズマディスプレー、蛍光表示パネル等から選択された一つから構成されているものである事を特徴とする」点で更に限定するものである。しかし、上記刊行物１記載の発明において本件発明４の「情報表示手段」に相当する部分は「液晶表示素子等の表示体」であるから、上記更に限定された点は、上記刊行物１に記載されている。
　したがって、本件発明４は、上記刊行物１，２記載の発明、および、周知事項１に基づき当業者が容易に発明できたものである。
　
６−５．本件発明５
　本件発明５と上記刊行物１記載の発明を比較する。
　上記刊行物１記載の発明の「表示体」「表示データ転送回路」「シフトレジスタ手段」「クロック」「クロック制御回路」「スタート信号ＳＴＡ」「」「該クロック制御回路は、該複数個の表示データ転送回路内の特定の表示データ転送回路が作動している間は、他の表示データ転送回路にクロックを供給しないことによってその作動を中断するように構成され」「シフト」「出力信号Ｔ８０」が、本件発明１の「駆動部」「ドライバ手段」「シフトレジスタ手段」「所定のタイミング信号」「制御手段」「演算開始制御信号」「該制御手段は、該複数個のドライバ手段内の特定のドライバ手段が作動している間は他のドライバ手段に所定のクロック信号が供給されないようにする」「演算処理」「演算終了信号」に相当することは明らかである。
　また、本件訂正明細書及び図面の記載を勘案すると、本件発明１の「デコーダ手段」から供給される信号はＲ，Ｇ，Ｂの色信号であることからみて、上記刊行物１記載の発明の「表示データ信号」は、本件発明５の「デコーダ手段から供給される信号」に相当する。
　したがって、本件発明５と上記刊行物１記載の発明は「複数個の単位駆動素子を有する駆動部、及び、該駆動部に於ける所定数の単位駆動素子群を含む複数に分割された所定の領域をそれぞれ独立に制御するシフトレジスタ手段を含む複数個のドライバ手段であって、該複数個のドライバ手段のそれぞれは供給されるクロックと接続された制御手段を含んでおり、該制御手段は、該複数個のドライバ手段内の特定のドライバ手段が作動している間は他のドライバ手段はその作動を中断するように制御するものであって、該複数個のドライバ手段は、該複数個のドライバ手段内の所定のドライバ手段が所定の演算開始制御信号に応答して該シフトレジスタ手段にクロック信号を供給することにより該シフトレジスタ手段を作動させ、供給される表示データ信号を演算処理して表示操作を実行した後、演算終了信号を発生し該演算終了信号を該所定のドライバ手段に隣接する次段のドライバ手段に伝達すると共に、該演算終了信号に応答して自己の演算処理機能を次の演算開始制御信号が入力されるまで不作動の状態にするように構成されている事を特徴とする制御回路。」という点で一致し、下記の点で相違する。
　
(お)　本件発明１は「デコーダ手段」を有するのに対し、上記刊行物１記載の発明はそれを有しない点。
(か)　本件発明１は「タイミング発生手段」を有するのに対し、上記刊行物１記載の発明では、クロックがどのように生成されているか明らかではない点。
(き)　本件発明１は「複数個のドライバ手段内の特定のドライバ手段が作動している間は他のドライバ手段に」「映像信号の供給を禁止するよう」しているのに対し、上記刊行物１記載の発明はそのように構成されていない点。
　
６−５−１．相違点(お)
　上記刊行物２記載の発明にも見られるように、入力映像信号をデコーダを用いてＲ，Ｇ，Ｂの色信号に分離することはカラー液晶表示回路ではきわめて良く行われていることであり、上記相違点(お)は、当業者が必要に応じて適宜採用しうる構成にすぎない。
　
６−５−２．相違点(か)
　上記刊行物２記載の発明にも見られるように、入力映像信号内の同期信号をもとにしてクロックを生成する回路は、映像信号の特性や液晶表示装置の特性を考えれば、液晶表示回路において必須の構成にすぎないから、上記相違点(か)は実質的な相違点ではない。
　
６−５−３．相違点(き)
　上記刊行物２にも上記周知例にも「複数個のドライバ手段内の特定のドライバ手段が作動している間は他のドライバ手段に」「映像信号の供給を禁止するよう」に構成することは記載されていない。
　そして、本件発明５は、特許権者が平成１４年２月４日付特許異議意見書第８頁第５〜８行で主張するように「特定のドライバ手段が作動している間は、他のドライバ手段以外の全てのドライバ手段はほぼ完全に停止し、電力消費を大きく抑制することができる」という、上記刊行物１記載の発明にはみられない顕著な効果を有するものである。
　したがって、上記相違点(き)は、当業者が容易に発明できたものではない。
　
　したがって、本件発明５は、上記刊行物１，２記載の発明、又は、上記周知事項１から当業者が容易に発明できたものではない。
　
７．特許権者の主張
　特許権者は平成１４年２月４日付特許異議意見書において、本件発明１〜４について、下記の主張をしている。
　
(Ａ)　「基本的に、回路動作というものはクロック信号に基づいて行われるものですが、引用刊行物１の表示データ転送回路では、次段以降のブロック内のシフトレジスタのスタートタイミングは前段のブロック内のシフトレジスタの動作に律速されることになります。シフトレジスタはそもそも内部で遅延動作をしているため、どうしても外部のクロック信号とはタイミングがずれてしまいます。したがって、引用刊行物１の表示データ転送回路では、次段以降のブロックにおいて、表示データ転送回を制御するためのクロック信号とシフトレジスタの動作タイミングとが異なることになり、不都合を生じるおそれがあります。
　これに対し、本件発明１では、シフトレジスタとは別途に設けたカウンタによりクロック信号を直接カウントしているため、上記のような問題は生じません。」
(Ｂ)　「引用刊行物２は、色信号のアナログ／ディジタル変換を行う際に・・・液晶表示装置であって、本件発明１とは直接関係がないものと思料致します。」
　
７−１．上記主張(Ａ)について
　上記刊行物１記載の発明の「シフトレジスタ」が実際にどのような回路構成をしており、クロックφｃが変化してから出力Ｔ１〜Ｔ８０が変化するまで、どの程度の遅れが生ずるかは、上記刊行物１の記載のみからでは明らかではない。しかし、上記周知例の図5-89にも示されるように、通常のシフトレジスタは、フリップフロップを従属接続したものであって、それぞれのフリップフロップのクロック入力は並列に接続されるものであることは良く知られている。このことを勘案すると、上記刊行物１記載の発明において「クロック」の変化から「シフトレジスタ手段」の各出力の変化への遅れ時間は、各出力によって異なるものではなく、それぞれのフリップフロップのクロック入力の変化から出力のフリップフロップの変化への遅れに等しいことは、明らかである。
　これに対し、本件発明１の「カウンタ」がどのような構成の「カウンタ」であるかは、訂正明細書及び図面の記載を勘案しても明らかではないが、例えば、「カウンタ」として『トランジスタ技術編集部編「実用電子回路ハンドブック(1)」第16版(昭和54年3月1日発行)p.342〜348』(特に図5-76、図5-82、図5-83、第３４７頁下から２行〜第３４８頁第３行参照)に記載されるような周知の同期型計数回路では、それぞれのフリップフロップのクロック入力は並列に接続されるものである点からみて、本件発明１の「カウンタ」においても、「クロック」の変化から「カウンタ」の各出力の変化への遅れ時間は、各出力によって異なるものではなく、それぞれのフリップフロップのクロック入力の変化から出力のフリップフロップの変化への遅れに等しいものであるものと考えられ、その点では上記「シフトレジスタ手段」と異なるものではないため、上記主張(Ａ)を採用することはできない。
　なお、この「カウンタ」として『トランジスタ技術編集部編「実用電子回路ハンドブック(1)」第16版(昭和54年3月1日発行)p.343〜344』にも記載されるような周知の非同期型計数回路を採用しているとすると、このような計数回路において後段のフリップフロップの出力がより時間遅れを生ずることは、上記『トランジスタ技術編集部編「実用電子回路ハンドブック(1)」第16版(昭和54年3月1日発行)p.343〜344』にも記載されるように良く知られており、この点において、やはり上記主張(Ａ)を採用することはできない。
　また、上記刊行物１記載の発明に特許権者が主張するような問題点が有ったとしても、上記刊行物１の「尚、キャリー発生回路１４は、必ずしも必要ではなく、出力Ｔ８０をそのまま出力信号ＳＴＯとして次段のスタート信号ＳＴＡとしても良いが、このキャリー発生回路１４は出力Ｔ８０よりも出力信号ＳＴＯを半クロックパルス分遅らせることにより、ＬＯ８０のデータと次段のＬＯ１のデータがいかなる場合にも重ならない様にするものである。」との記載にも見られるように、次段以降の起動タイミングが正しくなるように構成することは、当業者が当然勘案すべきことに過ぎないから、やはり上記主張(Ａ)を採用することはできない。
　
７−２．上記主張(Ｂ)について
　上記「４−２．刊行物２」に記載されているように、上記刊行物２には「カラー液晶表示パネルと、入力された複合映像信号をＲ，Ｇ，Ｂの色信号に分離するカラーデコーダと、所定のタイミング信号を発生するタイミング信号生成部と、タイミング信号生成部からのタイミング信号に基づいて色信号をサンプリングしＡ／Ｄ変換するＡ／Ｄコンバータと、タイミング信号生成部からのタイミング信号に基づいてＡ／Ｄ変換された色信号を読み込みカラー液晶表示パネルを駆動するセグメント・ドライバとからなる液晶表示装置」が記載されているのであって、本件発明１〜５及び上記刊行物１記載の発明と、上記刊行物２記載の発明は共に「ドットマトリックス状に画面形成された液晶表示素子等の表示装置」という技術分野に属するものであるから、上記主張(Ｂ)を採用することはできない。
　
８．特許異議の申立ての理由の概要
　平成１３年９月７日付特許異議申立書において、特許異議申立人古川京子は、下記甲第１号証を引用し、訂正前の本件特許請求項１及び３〜５に係る発明の特許は特許法第２９条第１項の規定に反して特許されたものである旨、また、下記甲第１，２号証を引用し、訂正前の本件特許請求項１〜５に係る発明の特許は特許法第２９条第２項の規定に反して特許されたものである旨主張している。
　
甲第１号証　　特開昭６３−３１６０９４号公報
甲第２号証　　特開昭６２−２５２２９２号公報
　
９．特許異議の申立の理由についての判断
　上記「６．対比・判断」の欄で述べたように、本件発明１〜４は取り消されるべきものであるので、本件発明５についてのみ判断する。
　
　上記甲第１，２号証は、平成１３年１１月２１日付取消理由通知が引用した下記刊行物１，２と同じものである。したがって、本件発明５と上記甲第１号証記載の発明を比較すると、上記「６−５．本件発明５」で述べた相違点(お)(か)(き)という点で相違する。
　そして、上記「６−５−３．相違点(き)」で述べたように、少なくとも相違点(き)は当業者が容易に発明できたものではない。
　
　したがって、本件発明５は、特許異議申立人古川京子が提出した上記甲第１号証に記載された発明でも、また、特許異議申立人古川京子が提出した上記甲第１，２号証記載の発明から当業者が容易に発明できたものではないので、本件発明５は、特許法第２９条第１項又は同条第２項のいずれの規定にも違反してなされたものではない。
　
１０．むすび
　以上のとおりであるから、本件発明１〜４は、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、本件発明１〜４についての特許は拒絶の査定をしなければならない特許出願に対してされたものと認める。
　つぎに、特許異議の申立ての理由によっては本件発明５についての特許を取り消すことはできない。
　また、他に本件発明５についての特許を取り消すべき理由を発見しない。
　よって、特許法等の一部を改正する法律(平成６年法律第１１６号)附則第１４条の規定に基づく、特許法等の一部を改正する法律の施行に伴う経過措置を定める政令(平成７年政令第２０５号)第４条第２項の規定により、結論のとおり決定する。
【異議決定日】
平成１４年４月１１日（２００２．４．１１）
【訂正の要旨】
訂正の要旨
（イ）　特許請求の範囲の請求項１を、
「【請求項１】　複数個の単位駆動素子を有する駆動部、及び、該駆動部に於ける所定数の単位駆動素子群を含む複数に分割された所定の領域をそれぞれ独立に制御するシフトレジスタ手段を含む複数個のドライバ手段であって、該シフトレジスタ手段を介して互いにカスケード接続されている該複数個のドライバ手段と、該複数個のドライバ手段の各々に所定の信号を供給するデコーダ手段と、該シフトレジスタ手段に所定のタイミング信号を供給するタイミング発生手段とから構成された制御回路に於いて、該複数個のドライバ手段のそれぞれは該タイミング発生手段と接続された制御手段を含んでおり、該制御手段は、該複数個のドライバ手段内の特定のドライバ手段が作動している間は他のドライバ手段はその作動を中断するように
制御するものであって、
　
該複数個の
該シフトレジスタ手段にクロック信号を供給すると共に
すると共に該クロック信号をカウンタによりカウントし、該カウンタが所定のクロックパルスをカウント
　と訂正する。
（ロ）　特許請求の範囲の請求項２を、
「【請求項２】　該
ドライバ
　と訂正する。
（ハ）　特許請求の範囲の請求項５を、
「【請求項５】　
複数個の単位駆動素子を有する駆動部、及び、該駆動部に於ける所定数の単位駆動素子群を含む複数に分割された所定の領域をそれぞれ独立に制御するシフトレジスタ手段を含む複数個のドライバ手段であって、該シフトレジスタ手段を介して互いにカスケード接続されている該複数個のドライバ手段と、該複数個のドライバ手段の各々に所定の信号を供給するデコーダ手段と、該シフトレジスタ手段に所定のタイミング信号を供給するタイミング発生手段とから構成された制御回路に於いて、
　該複数個のドライバ手段のそれぞれは該タイミング発生手段と接続された制御手段を含んでおり、
すると共に、映像信号の供給を禁止するようにして当該ドライバ手段の作動を中断するように制御するものであって、
　該複数個のドライバ手段は、該複数個のドライバ手段内の所定のドライバ手段が所定の演算開始制御信号に応答して該シフトレジスタ手段を作動させ、該デコーダ手段から供給される信号を演算処理して表示操作を実行した後、演算終了信号を発生し該演算終了信号を該所定のドライバ手段に隣接する次段のドライバ手段に伝達すると共に、該演算終了信号に応答して自己の演算処理機能を次の演算開始制御信号が入力されるまで不作動の状態にするように
特徴とする制御回路
　と訂正する。
（５４）【発明の名称】
制御回路
（５７）【特許請求の範囲】
　【請求項１】　複数個の単位駆動素子を有する駆動部、及び、該駆動部に於ける所定数の単位駆動素子群を含む複数に分割された所定の領域をそれぞれ独立に制御するシフトレジスタ手段を含む複数個のドライバ手段であって、該シフトレジスタ手段を介して互いにカスケード接続されている該複数個のドライバ手段と、該複数個のドライバ手段の各々に所定の信号を供給するデコーダ手段と、該シフトレジスタ手段に所定のタイミング信号を供給するタイミング発生手段とから構成された制御回路に於いて、該複数個のドライバ手段のそれぞれは該タイミング発生手段と接続された制御手段を含んでおり、該制御手段は、該複数個のドライバ手段内の特定のドライバ手段が作動している間は他のドライバ手段はその作動を中断するように
制御するものであって、
　
該複数個の
該シフトレジスタ手段にクロック信号を供給すると共に
すると共に該クロック信号をカウンタによりカウントし、該カウンタが所定のクロックパルスをカウント
　【請求項２】　該
ドライバ
　【請求項３】　該駆動部は情報の表示を行う装置を含んでいる事を特徴とする請求項１記載の制御回路。
　【請求項４】　該情報表示手段は、液晶パネル、ＬＥＤパネル、プラズマディスプレー、蛍光表示パネル等から選択された一つから構成されているものである事を特徴とする請求項３記載の制御回路。
　【請求項５】　
複数個の単位駆動素子を有する駆動部、及び、該駆動部に於ける所定数の単位駆動素子群を含む複数に分割された所定の領域をそれぞれ独立に制御するシフトレジスタ手段を含む複数個のドライバ手段であって、該シフトレジスタ手段を介して互いにカスケード接続されている該複数個のドライバ手段と、該複数個のドライバ手段の各々に所定の信号を供給するデコーダ手段と、該シフトレジスタ手段に所定のタイミング信号を供給するタイミング発生手段とから構成された制御回路に於いて、
　該複数個のドライバ手段のそれぞれは該タイミング発生手段と接続された制御手段を含んでおり、
すると共に、映像信号の供給を禁止するようにして当該ドライバ手段の作動を中断するように制御するものであって、
　該複数個のドライバ手段は、該複数個のドライバ手段内の所定のドライバ手段が所定の演算開始制御信号に応答して該シフトレジスタ手段を作動させ、該デコーダ手段から供給される信号を演算処理して表示操作を実行した後、演算終了信号を発生し該演算終了信号を該所定のドライバ手段に隣接する次段のドライバ手段に伝達すると共に、該演算終了信号に応答して自己の演算処理機能を次の演算開始制御信号が入力されるまで不作動の状態にするように
特徴とする制御回路
【発明の詳細な説明】
　【０００１】
　【産業上の利用分野】
　本発明は、表示装置を含む所定の信号に応答して駆動される駆動部の制御回路に関するものであり、更に詳しくは、該駆動部を駆動するドライバ手段の消費電力を低減させ、且つ出力インバータを小型化しえる制御回路に関するものである。
　【０００２】
　【従来の技術】
　従来から、所定の信号に応答して駆動される駆動部の一例として一般的に使用されている液晶ディスプレー、ＬＥＤディスプレー、プラズマディスプレー、蛍光管ディスプレー等の表示手段には、それぞれの画素体を所定のタイミングでＯＮ／ＯＦＦさせる必要がありその為、ＩＣで構成されたドライバ回路を多数使用している。
　【０００３】
　そして、係るディスプレー用のドライバは、主にＣ−ＭＯＳトランジスタで構成されているので、一般的には消費電力が大きく、又該ディスプレー装置では、当該ドライバの数が多い為、必然的に該消費電力が増大しているので、係る消費電力を如何に低減させるかが重要な問題となって来ている。
　【０００４】
　一方、所定の信号に応答して駆動される駆動部としては、上記の情報表示装置の他に多種多様の駆動手段が存在しているが、本発明では、説明の都合上、上記の様な表示手段に用いられるドライバ回路に付いて、液晶ディスプレーを例に採って説明するが、本発明が係る例にのみに限定されるものではない事は言うまでもない。
　【０００５】
　即ち、図１０は、従来に於けるカラー液晶ディスプレーの駆動回路構成の例を示すものであり、カラー液晶ディスプレー用のカラー液晶パネル１は、例えば６４０×ＲＧＢ×４８０画素がマトリックス状に配列されている。
　該カラー液晶パネル１に於いては、該Ｒ，Ｇ，Ｂの３個の画素からなる一つのカラー画素の一つ一つが、ゲートドライバ回路２１〜２ｍ（または２）とソースドライバ回路３１〜３ｎ（または３）のそれぞれを選択する事により選択され表示が行われる。
　【０００６】
　又、該ゲートドライバ回路２１〜２ｍとソースドライバ回路３１〜３ｎは何れもタイミング発生回路５に接続され、又、該ソースドライバ回路３１〜３ｎはＲＧＢアナログアンプ４と接続され、更に、該タイミング発生回路５と該ＲＧＢアナログアンプ４とはＲＧＢデコーダ回路６と接続されている。
　該カラー液晶ディスプレーのゲートドライバ回路２１〜２ｍは、該ディスプレーに設けられた４８０本の行数に対して所定の行数をそれぞれ受け持って、該タイミング発生回路のクロックパルスに従って当該行を一本づつ走査選択して行く。
　【０００７】
　一方、該ソースドライバ回路３１〜３ｎのそれぞれは、６４０×ＲＧＢ個の列数から所定の数の列数を受け持って、該タイミング発生回路のクロックパルスに従って当該列を一本づつ走査選択して行く。
　従って、係るディスプレーに於いては、該ゲートドライバ回路２１〜２ｍの走査速度は比較的遅くて良いが、該ソースドライバ回路３１〜３ｎの走査速度は、該ゲートドライバ回路２の走査速度より大幅に速くする必要がある。
　該従来に於ける該ディスプレーの該ソースドライバ回路３の構成例を図１１に示す。
　【０００８】
　即ち、上記ソースドライバ回路３１〜３ｎは、双方向シフトレジスタ等から構成されるＸビットシフトレジスタ３０１、Ｘビットコントロールゲート３０２、Ｘビットサンプルホールド回路３０３、Ｘビットラッチ回路３０４及びＸビット出力バッファ３０５とから構成されているものであって、該Ｘビットシフトレジスタ３０１は、スタートパルス入力信号ＳＴＩ、クロックパルスＣＬＫ、シフト方向指示信号Ｌ／Ｒ及びスタートパルス送出判定制御信号ＤＳ等が入力され、スタートパルス出力信号ＳＴＯが出力されるように構成されている。
　【０００９】
　又該Ｘビットシフトレジスタ３０１と該Ｘビットコントロールゲート３０２との間、及び該Ｘビットコントロールゲート３０２と該Ｘビットサンプルホールド回路３０３との間にそれぞれイネーブル信号ＥＮ１，ＥＮ２，ＥＮ３とＲＧＢ信号を入力する。
　係る回路のより具体的な動作について判りやすく説明するならば、図１２に示すように、当該各ソースドライバ回路３１〜３ｎのそれぞれにＸビットシフトレジスタ３０１と該Ｘビットサンプルホールド回路３０３とが設けられており、クロックＣＬＫは該Ｘビットシフトレジスタ３０１に入力され、ＲＧＢ信号は該Ｘビットサンプルホールド回路３０３にそれぞれ入力されている。
　【００１０】
　そして、該Ｘビットシフトレジスタ３０１は、隣接する複数個の該ソースドライバ回路３１〜３ｎにそれぞれ設けられた当該Ｘビットシフトレジスタ３０１と直列に接続されており、従って該ソースドライバ回路３１〜３ｎは互いにカスケード接続されている。
　又該サンプルホールド回路３０３は、該Ｘビットシフトレジスタ３０１がクロックパルスＣＬＫに応答してシフトするに対応してシフトして、その時のデータをラッチするものである。
　【００１１】
　係る構成からなるディスプレーに於いては、上記データのシフトは各ソースドライバ回路が持っているＸビットシフトレジスタ３０１が一杯になると隣接する次のＸビットシフトレジスタ３０１に駆動指令を出し当該シフトレジスタを作動させるものである。
　従って、該ディスプレーの行、即ち１ライン分つまり６４０×ＲＧＢ＝１９２０個のパルスが出力される迄、全部の該ソースドライバ回路３１〜３ｎのＸビットシフトレジスタ３０１が作動し続ける事になり、又その間該サンプルホールド回路３０３もデータを蓄え続ける。
　【００１２】
　処で、前記で説明した通り、該シフトレジスタ回路は、通常Ｃ−ＭＯＳで構成されているので、該クロック信号ＣＬＫが入力される毎に該レジスタ一つ一つに貫通電流が流れる恐れがあり、又該レジスタの数が膨大であるが故に、トータルな貫通電流の量も大きくなり、消費電力が増大すると言う問題が有った。
　【００１３】
　【発明が解決しようとする課題】
　即ち、上記従来の表示デスプレー装置に於いては、複数のソースドライバ３１〜３ｎがカスケード接続され、従ってクロック信号とＲＧＢ信号は各ソースドライバ回路全てに共通となっているので、一つのソースドライバ回路に書込みをしようとしても他のソースドライバ回路も同時に作動してしまうので不必要な電源電流が流れてしまうと言う問題と、該表示デスプレー装置が更に大型になるとソースドライバ回路の数も必要に応じて増えてくるので上記の消費電流も多くなり、特に携帯用の表示ディスプレー装置に於いては、電池の消耗が激しくなるので実用に耐えられないと言う問題も起こってくる。
　【００１４】
　更には、表示デスプレー装置が大型化するに従ってメインクロックやＲＧＢの駆動能力も下がるので入力バッファのサイズも大きくしなければならなくなり、チップサイズの大型化を図る必要に迫られコストアップの要因となる他、表示デスプレー装置自体の小型化軽量化が困難となると言う問題も発生している。
　本発明の目的は、係る従来技術に於ける問題を解決し、消費電力を低減すると共に表示デスプレー装置を含む駆動部からなる駆動装置が大型化されても、低消費電力性と小型化軽量化を実現しうる駆動装置の制御回路を提供するものである。
　【００１５】
　【課題を解決するための手段】
　本発明は上記した目的を達成するため、以下に記載されたような技術構成を採用するものである。即ち、複数個の単位駆動素子を有する駆動部、及び、該駆動部に於ける所定数の単位駆動素子群を含む複数に分割された所定の領域をそれぞれ独立に制御するシフトレジスタ手段を含む複数個のドライバ手段であって、該シフトレジスタ手段を介して互いにカスケード接続されている該複数個のドライバ手段と、該複数個のドライバ手段の各々に所定の信号を供給するデコーダ手段と、該シフトレジスタ手段に所定のタイミング信号を供給するタイミング発生手段とから構成された制御回路に於いて、該ドライバ手段のそれぞれは該タイミング発生手段と接続された制御手段を含んでおり、該制御手段は、該複数個のドライバ手段内の特定のドライバ手段が作動している間は他のドライバ手段はその作動を中断するように構成され、さらに、該複数個のドライバ手段は、該複数個のドライバ手段内の所定のドライバ手段が所定の演算開始制御信号に応答して該シフトレジスタ手段を作動させ、該デコーダ手段から供給される信号を演算処理して表示操作を実行した後、演算終了信号を発生し該演算終了信号を該所定のドライバ手段に隣接する次段のドライバ手段に伝達すると共に、該演算終了信号に応答して自己の演算処理機能を次の演算開始制御信号が入力されるまで不作動の状態にするように構成されている制御回路である。
　【００１６】
　【作用】
　本発明に係る駆動部を含む駆動装置の制御回路は、上記のような構成を採用しているので、該制御回路に設けられた複数個のドライバ手段は、所定のドライバ手段が、所定の信号の入力を受けて作動している間は、他のドライバ手段はその作動を中断する事が出来るので、該駆動部を駆動する為に該制御回路で消費される電流の量が大幅に低減される他、一時的に駆動されるドライバ手段の数が極端に少なくなるので該制御回路に係る負荷の量が少なくなって入力インバータのサイズも小さく出来るので、低消費電力型の小型軽量化可能な駆動装置を製造する事が出来る。
　【００１７】
　【実施例】
　以下に、本発明に係る制御回路の具体例を図面を参照しながら詳細に説明する。
　図１は、本発明に係る制御回路の一具体例を示す図であると同時に、本発明に係る制御回路の原理を説明する図でもある。
　即ち、図１は、図１０に示す表示手段を例とした駆動装置のドライバ手段（ソースドライバ回路）の要部を本発明に係る構成に従って拡大して示したものである。
　【００１８】
　つまり、図１は、複数個の単位駆動素子を有する駆動部１（後述の図２参照：図２及び図１０のカラー液晶パネルに対応）、及び、該駆動部１に於ける所定数の単位駆動素子群を含む複数に分割された所定の領域Ａ１〜Ａｎをそれぞれ独立に制御するシフトレジスタ手段３０１（図１及び図１１のＸビットシフトレジスタに対応）を含む複数個のドライバ手段３１〜３ｎであって、該シフトレジスタ手段３０１を介して互いにカスケード接続されているドライバ手段３１〜３ｎと、該各ドライバ手段に所定の信号を供給するデコーダ手段６（後述の図３参照：図３及び図１０のＲＧＢデコーダ回路に対応）と、該シフトレジスタ手段３０１に所定のタイミング信号を供給するタイミング発生手段５（後述の図３参照：図３及び図１０のタイミング発生回路に対応）とから構成された制御回路に於いて、該ドライバ手段３１〜３ｎのそれぞれは該タイミング発生手段５と接続された制御手段３０６を含んでおり、該制御手段３０６は、該複数個のドライバ手段３１〜３ｎ内の特定のドライバ手段が作動している間は他のドライバ手段はその作動を中断するように構成されている制御手段３０６を有する制御回路である。
　【００１９】
　本発明に於いては、それぞれのドライバ手段に当該ドライバ手段が駆動分担している駆動部に於ける所定の領域Ａの被駆動素子を駆動する為図１１に示される様な従来公知の回路群の少なくとも一つを含んでいても良い。
　本発明に係る該制御手段３０６の作用を説明すると、該制御手段の基本的作用は、上記したように該制御手段３０６は、該複数個のドライバ手段３１から３ｎ内の特定のドライバ手段が作動している間は他のドライバ手段はその作動を中断するように作動するものであって、具体的には、今、一つのドライバ手段３１を作動させる為に所定のクロック信号ＣＬＫが該制御手段３０６を介してシフトレジスタ３０１に入力されると該シフトレジスタ３０１は作動を開始して所定のパルス数が入力される間、当該駆動部の駆動領域Ａ１に於ける被駆動素子を駆動する。
　【００２０】
　そして、所定のパルス数のクロック信号が入力されると該シフトレジスタはカウントアップ信号を出力し、その出力を隣接する他のドライバ手段３２に伝達すると共に該出力信号を該制御手段３０６に戻す。
　該制御手段３０６に於いては、該シフトレジスタ３１から当該カウントアップ信号が入力されるとその信号をトリガーとして、当該クロック信号ＣＬＫが該シフトレジスタ３０１に供給されるのを禁止する。
　【００２１】
　従って、その時点で、該シフトレジスタ３０１の作動は中止されるが、それに代わって隣接している他のドライバ手段３２のシフトレジスタが作動を継続し、同様の操作を経て、次のドライバ手段３３のシフトレジスタが作動を開始すると言うように、次々に各ドライバ手段のシフトレジスタを停止しながら隣接するドライバ手段を順次作動させながら最終段のドライバ手段３ｎまで作動させる。
　そして又初めのドライバ手段３１に戻り同一の操作が繰返される。
　【００２２】
　本発明に於ける該制御手段３０６に於いては、係る上記の機能を実現する為に所定の制御信号ＰＤＩを使用し、該制御信号ＰＤＩが入力された後に上記の操作が行われる様に構成する事が好ましい。
　該制御信号ＰＤＩは、上記シフトレジスタからのカウントアップ信号と適宜の論理を取る事により、上記したクロック信号ＣＬＫの該シフトレジスタ３０１への供給及び該ＲＧＢ信号の供給が禁止されるものであり、具体的には、第１番目のドライバ手段３１の制御手段３０６に供給するものであり、次段以下のドライバ手段３２〜３ｎの該制御手段には、前段のドライバ手段の該シフトレジスタからのカウントアップ信号が該制御信号ＰＤＩの機能を兼ねる事になる。
　【００２３】
　本発明に於いては、係る構成により、各ドライバ手段のシフトレジスタが一旦停止され、次に上記の制御信号ＰＤＩが入力されて該シフトレジスタが作動を開始する迄停止されるものであるから、例えば、液晶デスプレー装置等においてはその間所定の信号により、所定の被駆動素子を光らせておかなければならないので、かかる場合には、上記したサンプルホールド回路を併用する事が好ましい。
　【００２４】
　本発明に係る制御回路を用いたカラー液晶パネルの構成例を図２及び図３に示す。
　図中、図１０及び図１１と同一回路には同一の参照符号を付してある。
　図２及び図３から判るように、該ドライバ手段のシフトレジスタ３０１は隣接するドライバ手段のシフトレジスタとカスケード接続され、又該各ドライバ手段の制御手段３０６も互いに接続されていると共に、各ドライバ手段の該制御手段には、第１番目のドライバ手段の制御手段を除き、その前段のドライバ手段のシフトレジスタのカウントアップ出力ＰＤＯが入力されている。
　一方、該第１番目のドライバ手段３１の制御手段３０６には、該タイミング発生回路５から発生される制御信号ＰＤＩが入力されるようになっている。
　【００２５】
　尚、図２及び図３中、該各シフトレジスタ３０１に入力されている各信号ＤＳ、Ｌ／Ｒ、ＳＴＩ及びＳＴＯは図１１に示されたものと同一のものである。
　又、従来に於ける該ドライバ手段に於いては、クロック信号ＣＬＫは、直接該シフトレジスタに入力されているが、本発明に於いては、該制御手段３０６に入力させている。
　【００２６】
　同様に、従来に於ける該ドライバ手段に於いては、ＲＧＢ信号は、コントロールゲートからの信号と共に該サンプルホールド回路に入力されているが、本発明に於いては該制御手段に入力されるように構成されている。
　係る構成の駆動装置に於いては、先ず該カラー液晶パネルの第１のラインを駆動するためゲートドライバ回路２１をＯＮとするともに、制御信号ＰＤＩを一発該タイミング発生回路５から出力させ、該ドライバ手段３１の制御手段３０６に入力する。
　【００２７】
　それによって該ドライバ手段３１のシフトレジスタ３０１が作動を開始し、以下上記した手順に沿って作動が継続され、各ドライバ手段３１〜３ｎ迄の該シフトレジスタが順次に作動の起動、停止を繰り返しながら当該ラインの最終段のドライバ手段３ｎ迄到達する。
　該最終段のドライバ手段のシフトレジスタがカウントアップ信号ＳＴＯを出力すると該信号に応答して該タイミング発生回路５からゲートドライバ回路２２を駆動させる信号と新たな制御信号ＰＤＩを発生させ、上記の操作が繰返される。
　【００２８】
　次に本発明に於いて使用される制御手段の具体的な構成例を以下に図４〜図９に沿って説明する。
　図４は、本発明に係る該制御手段の一具体例を示すものであり、２つのＮＡＮＤゲート回路４１、４２と２つのインバータ４３、４４と４つのトランスファーゲートＴＧ１〜ＴＧ４及びカウンタ４５とから構成されている。
　【００２９】
　該２入力ＮＡＮＤゲート回路４１、４２は、ラッチ回路を構成しており、該２入力ＮＡＮＤゲート４１の一方の入力には、該制御信号ＰＤＩが入力され、又カウンタ４５からのカウントアップ信号ＰＤＯがインバータ４３を介して該２入力ＮＡＮＤゲート回路４２の一方の入力に入力されている。
　該カウントアップ信号ＰＤＯは、次段のドライバ手段の制御手段３０６に於ける２入力ＮＡＮＤゲート回路４１の該制御信号ＰＤＩ入力に対応する入力に入力されるものである。
　【００３０】
　一方、該２入力ＮＡＮＤゲート回路４１の出力は、該２入力ＮＡＮＤゲート回路４２の他方の入力と接続され又該２入力ＮＡＮＤゲート回路４２の出力は該２入力ＮＡＮＤゲート回路４１の他方の入力と接続されている。
　又該ＮＡＮＤゲート回路４１の出力は該トランスファーゲートＴＧ１〜ＴＧ４の一方のゲートと接続され又該ＮＡＮＤゲート回路４１の出力はインバータ４４を介して該トランスファーゲートＴＧ１〜ＴＧ４の他のゲートと接続されている。
　【００３１】
　更に、該トランスファーゲートＴＧ１〜ＲＧ３のそれぞれの入力には該ＲＧＢ信号の一つが入力され、又該トランスファーゲートＴＧ４の入力には、該クロック信号ＣＬＫが入力されている。
　従って、今該制御信号ＰＤＩが入力されると、該ＮＡＮＤゲート回路４１の出力から“Ｈ”レベルの信号が出力され又該インバータ４４から“Ｌ”レベルの信号が出力されるので、該各トランスファーゲートＴＧ１〜４は何れもＯＮとなり、従って信号ＲＧＢはそれぞれトランスファーゲートＴＧ１〜３のそれぞれを通過して出力され（ＯＲ，ＯＧ，ＯＢ）コントロールゲートに入力されると共に、クロック信号ＣＬＫは該トランスファーゲートＴＧ４を通過して該シフトレジスタに出力信号ＯＣＬＫとして入力され該シフトレジスタを作動させる。
　【００３２】
　次に、該シフトレジスタが所定のクロックパルスをカウントすると該カウンタ４５からカウントアップ信号ＰＤＯが出力され、それが該インバータ４３を介して該ＮＡＮＤゲート回路４２に入力されると該ＮＡＮＤゲート回路４１の出力が“Ｌ”レベルに変化し、従って該インバータ４４の出力が“Ｈ”レベルに変化するので該トランスファーゲートＴＧ１〜４は何れもＯＦＦとなるので、該クロック信号ＣＬＫと該信号ＲＧＢは何れも該トランスファーゲートＴＧ１〜４で遮断されコントロールゲート及びシフトレジスタに供給されなくなる。
　【００３３】
　その為、該ドライバ手段のシフトレジスタはその時点で作動と中断し、次の制御信号ＰＤＩが入力される迄待機する。
　一方、該カウンタ４５から出力されたカウントアップ信号ＰＤＯは、次段のドライバ手段の制御手段に供給され、該制御信号ＰＤＩと同じ作用を該制御手段で実行するので、当該ドライバ手段においても同じ操作が実行される事になる。
　係る操作のタイミングは図５の波形で示されている。
　【００３４】
　次に、本発明に係る該制御手段の他の具体例を図６に示す。
　図４の具体例では、該クロック信号ＣＬＫの制御にアナログ対応のトランスファーゲートＴＧ４を使用しているのに対し図６の制御手段では、２入力ＮＡＮＤゲート回路４６とインバータ４７のデジタル回路と置き換えた構成を採用しているものである。
　【００３５】
　該回路の動作は、図４の回路と略同一でありその操作タイミングも図７に示してあるが図５のものと同一である。
　但し、本具体例では、カウントアップ信号ＰＤＯの極性が逆になっている点が異なっている。
　又図８には、本発明に係る制御手段の他の具体例が示されている。
　本具体例では、該クロック信号ＣＬＫの制御に２入力ＮＯＲゲート回路５０と２個のインバータ４８、４９からなるデジタル回路を採用しているものである。
　【００３６】
　該制御手段の動作に係る波形図は図９に示されているが、図６のものと略同一である。
　本発明に係る該制御回路は、図２のゲートドライバ回路にも適用しえるものである事は言うまでもない。
　【００３７】
　【発明の効果】
　本発明は上記のような構成を採用しているので、制御回路全体の消費電力を低減させる事が出来ると共に、クロック信号のドライブ能力を向上しえるので、入力バッファのサイズを小さくする事も可能となる。
【図面の簡単な説明】
　【図１】
　図１は、本発明に係る制御回路に使用される制御手段の一具体例の構成を示す図であり又本発明に係る制御手段の原理を示す図である。
　【図２】
　図２は、本発明に係る制御回路を用いた駆動装置の一具体例の一部を示すブロックダイアグラムである。
　【図３】
　図３は、本発明に係る制御回路を用いた駆動装置の一具体例の一部を示すブロックダイアグラムである。
　【図４】
　図４は、本発明に係る制御手段の一具体例の構成を示すブロックダイアグラムである。
　【図５】
　図５は、図４に示される制御手段のタイミングチャートである。
　【図６】
　図６は、本発明に係る制御手段の他の具体例の構成を示すブロックダイアグラムである。
　【図７】
　図７は、図６に示される制御手段のタイミングチャートである。
　【図８】
　図８は、本発明に係る制御手段の他の具体例の構成を示すブロックダイアグラムである。
　【図９】
　図９は、図８に示される制御手段のタイミングチャートである。
　【図１０】
　図１０は、従来に於ける駆動装置の例を示す図である。
　【図１１】
　図１１は、従来の駆動装置で用いられるドライバ手段の構成例を示す図である。
　【図１２】
　図１２は、従来に於けるドライバ手段の動作を説明する図である。
　【符号の説明】
１…駆動部（カラー液晶パネル）
２…ゲートドライバ回路
３…ソースドライバ回路
４…ＲＧＢアナログアンプ
５…タイミング発生回路
６…ＲＧＢデコーダ回路
４１、４２、４６…２入力ＮＡＮＤゲート回路
４５…カウンタ
４３、４４、４７、４８、４９…インバータ
５０…２入力ＮＯＲゲート回路
ＴＧ…トランスファーゲート
３０１…Ｘビットシフトレジスタ
３０２…Ｘビットコントロールゲート
３０３…Ｘビットサンプルホールド回路
３０４…Ｘビットラッチ回路
３０５…Ｘビット出力バッファ
３０６…制御手段