(57)【要約】  反転回路は、受信データとして入力される調整パターン信号を反転させる。クロック調整制御回路は、調整パターン信号を反転させない状態でクロック調整回路に対して位相調整動作を実行させた場合に得られる調整された第１のタップ値とその実行時における調整パターン信号の第１の検出回数と、調整パターン信号を反転回路にて反転させた状態で位相調整動作を実行させた場合に得られる調整された第２のタップ値とその実行時における調整パターン信号の第２の検出回数を取得する。コントローラは、クロック調整制御回路にて得られる第１及び第２のタップ値と、調整パターンの第１及び第２の検出回数とに基づいて、位相調整動作の動作状態を試験する。
2010113213.tif 000002
【特許請求の範囲】
【請求項１】
電子回路に調整パターン信号を入力するとともに、該調整パターン信号を検出しながら前記電子回路を動作させるクロックの位相を変化させる位相調整設定値を、段階的に変化させる位相調整動作を実行することにより、該クロックの位相調整を行う位相調整回路の自己試験装置において、
前記調整パターン信号を反転させる信号反転部と、
前記調整パターン信号を反転させない状態で前記位相調整動作を実行させた場合に得られる調整された第１の位相調整設定値と該実行時における前記調整パターン信号の第１の検出回数と、前記調整パターン信号を前記信号反転部にて反転させた状態で前記位相調整動作を実行させた場合に得られる調整された第２の位相調整設定値と該実行時における前記調整パターン信号の第２の検出回数を取得する調整結果取得部と、
該調整結果取得部により得られる前記第１及び第２の位相調整設定値と、前記調整パターンの第１及び第２の検出回数とに基づいて、前記位相調整動作の動作状態を試験する位相調整動作試験部と、
を含むことを特徴とする位相調整回路の自己試験装置。
【請求項２】
電子回路に調整パターン信号を入力させ、該調整パターン信号を検出しながら前記電子回路を動作させるクロックの位相を変化させる位相調整設定値を段階的に変化させる位相調整動作を実行することにより、該クロックの位相調整を行う位相調整回路の自己試験装置において、
前記調整パターン信号を反転させる信号反転部と、
前記調整パターン信号を反転させない状態で前記位相調整動作を実行させた場合に得られる調整された第１の位相調整設定値と、前記調整パターン信号を前記信号反転部にて反転させた状態で前記位相調整動作を実行させた場合に得られる調整された第２の位相調整設定値を取得する調整結果取得部と、
該調整結果取得部により得られる前記第１及び第２の位相調整設定値に基づいて、前記位相調整動作の動作状態を試験する位相調整動作試験部と、
を含むことを特徴とする位相調整回路の自己試験装置。
【請求項３】
電子回路に調整パターン信号を入力させ、該調整パターン信号を検出しながら前記電子回路を動作させるクロックの位相を変化させる位相調整設定値を段階的に変化させる位相調整動作を実行することにより、該クロックの位相調整を行う位相調整回路の自己試験装置において、
前記調整パターン信号を反転させる信号反転部と、
前記調整パターン信号を反転させない状態で前記位相調整動作を実行させた場合における前記調整パターン信号の第１の検出回数と、前記調整パターン信号を前記信号反転部にて反転させた状態で前記位相調整動作を実行させた場合における前記調整パターン信号の第２の検出回数を取得する調整結果取得部と、
該調整結果取得部により得られる前記調整パターンの第１及び第２の検出回数に基づいて、前記位相調整動作の動作状態を試験する位相調整動作試験部と、
を含むことを特徴とする位相調整回路の自己試験装置。
【請求項４】
前記位相調整動作試験部は、前記第１及び第２の位相調整設定値の差の絶対値を第１の閾値と比較することにより、前記位相調整動作の動作状態が正常であるか異常であるかを試験する、
ことを特徴とする請求項１又は２の何れか１項に記載の位相調整回路の自己試験装置。
【請求項５】
前記位相調整動作試験部は、前記調整パターンの第１及び第２の検出回数の差の絶対値を第２の閾値と比較することにより、前記位相調整動作の動作状態が正常であるか異常であるかを試験する、
ことを特徴とする請求項１又は３の何れか１項に記載の位相調整回路の自己試験装置。
【請求項６】
電子回路に調整パターン信号を入力させ、該調整パターン信号を検出しながら前記電子回路を動作させるクロックの位相を変化させる位相調整設定値を段階的に変化させる位相調整動作を実行することにより、該クロックの位相調整を行う位相調整回路の試験方法において、
前記調整パターン信号を反転させる信号反転ステップと、
前記調整パターン信号を反転させない状態で前記位相調整動作を実行させた場合に得られる調整された第１の位相調整設定値と該実行時における前記調整パターン信号の第１の検出回数と、前記調整パターン信号を前記信号反転ステップにて反転させた状態で前記位相調整動作を実行させた場合に得られる調整された第２の位相調整設定値と該実行時における前記調整パターン信号の第２の検出回数を取得する調整結果取得ステップと、
該調整結果取得ステップにより得られる前記第１及び第２の位相調整設定値と、前記調整パターンの第１及び第２の検出回数とに基づいて、前記位相調整動作の動作状態を試験する位相調整動作試験ステップと、
を含むことを特徴とする位相調整回路の自己試験方法。
【請求項７】
電子回路に調整パターン信号を入力させ、該調整パターン信号を検出しながら前記電子回路を動作させるクロックの位相を変化させる位相調整設定値を段階的に変化させる位相調整動作を実行することにより、該クロックの位相調整を行う位相調整回路の試験方法において、
前記調整パターン信号を反転させる信号反転ステップと、
前記調整パターン信号を反転させない状態で前記位相調整動作を実行させた場合に得られる調整された第１の位相調整設定値と、前記調整パターン信号を前記信号反転ステップにて反転させた状態で前記位相調整動作を実行させた場合に得られる調整された第２の位相調整設定値を取得する調整結果取得ステップと、
該調整結果取得ステップにより得られる前記第１及び第２の位相調整設定値に基づいて、前記位相調整動作の動作状態を試験する位相調整動作試験ステップと、
を含むことを特徴とする位相調整回路の自己試験方法。
【請求項８】
電子回路に調整パターン信号を入力させ、該調整パターン信号を検出しながら前記電子回路を動作させるクロックの位相を変化させる位相調整設定値を段階的に変化させる位相調整動作を実行することにより、該クロックの位相調整を行う位相調整回路の試験方法において、
前記調整パターン信号を反転させる信号反転ステップと、
前記調整パターン信号を反転させない状態で前記位相調整動作を実行させた場合における前記調整パターン信号の第１の検出回数と、前記調整パターン信号を前記信号反転ステップにて反転させた状態で前記位相調整動作を実行させた場合における前記調整パターン信号の第２の検出回数を取得する調整結果取得ステップと、
該調整結果取得ステップにより得られる前記調整パターンの第１及び第２の検出回数に基づいて、前記位相調整動作の動作状態を試験する位相調整動作試験ステップと、
を含むことを特徴とする位相調整回路の自己試験方法。
【請求項９】
前記位相調整動作試験ステップは、前記第１及び第２の位相調整設定値の差の絶対値を第１の閾値と比較することにより、前記位相調整動作の動作状態が正常であるか異常であるかを試験する、
ことを特徴とする請求項６又は７の何れか１項に記載の位相調整回路の自己試験方法。
【請求項１０】
前記位相調整動作試験ステップは、前記調整パターンの第１及び第２の検出回数の差の絶対値を第２の閾値と比較することにより、前記位相調整動作の動作状態が正常であるか異常であるかを試験する、
ことを特徴とする請求項６又は８の何れか１項に記載の位相調整回路の自己試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
大規模集積回路（ＬＳＩ：Large Scale Integrated-cirguit）等に搭載される位相調整回路技術に関する。
【背景技術】
【０００２】
図１は、一般的なコンピュータシステムの構成例を示した図である。システムボード（System Board：SB）１０１（＃０〜＃７）、入出力ユニット（Input Output Unit：IOU）１０２（＃０〜＃７）、メモリシステムインターコネクト（Memory System Interconnect）１０４、マネジメントボード（Management Board）１１０から構成される。システムボード１０１は、ＣＰＵ１０６、メモリ１０７を搭載するボードである。入出力ユニット１０２は、ＰＣＩカード１０８、ハードディスク１０９等の入出力装置を搭載するボードである。メモリシステムインターコネクト１０４は、システムボード１０１と入出力ユニット１０２を相互に接続するボードである。マネジメントボード１１０は、システム制御を行なうコントローラ１１１を搭載するボードである。【０００３】
システムボード１０１、入出力ユニット１０２、メモリシステムインターコネクト１０４には、チップセット１０３と呼ばれる制御用のＬＳＩが搭載されている。ＬＳＩ間は相互に接続されておりデータの送受信が行われる。このために、チップセット１０３は、送受信回路１０５を搭載している。【０００４】
図２は、例えば、システムボード１０１側チップセット１０３内の第１の送受信回路１０５の送信部と、メモリシステムインターコネクト１０４側チップセット１０３内の第２の送受信回路１０５の受信部の間の、従来の接続構成例を示す図である（以下、送受信回路１０５の送信部に係るチップセット１０３を送信ＬＳＩ２０１、受信部に係るチップセット１０３を受信ＬＳＩ２０２と呼ぶ）。送信ＬＳＩ２０１と受信ＬＳＩ２０２間は、クロック線２１３とデータ線２１４（＃１〜＃Ｎ）で接続される。【０００５】
送信ＬＳＩ２０１は、位相同期（ＰＬＬ：Phase Locked Loop）回路２０３、クロック出力回路２０４、データ出力回路２０７（＃１〜＃Ｎ）、データ選択回路２０６（＃１〜＃Ｎ）、パターン生成回路２１１、送信部制御回路２０８を含む。【０００６】
データ選択回路２０６（＃１〜＃Ｎ）はそれぞれ、データ選択信号２０９に従い、送信データ２０５（＃１〜＃Ｎ）又はトレーニングパターン２１２を選択する。
図３に示すように、図２のパターン生成回路２１１は、パターン選択信号２１０に従い、トレーニングパターン２１２を選択する。この例では、'10'を調整パターン３０１、'11'を終了パターン３０２として用いる。トレーニングパターン２１２は、送受信ＬＳＩ２０１、２０２間で予め決められたデータ列で、トレーニング時にデータ波形窓の中心にクロックを合わせる（以下、位相調整）ために使用される。【０００７】
図２の送信部制御回路２０８は、データ選択回路２０６やパターン生成回路２１１の制御を行う。システムの電源オンやリセットなどで初期化が必要な場合は、送信部制御回路２０８は、外部のコントローラ２２７からのトレーニング開始指示２２８でトレーニングを開始する。また、システムの運用中は、送信部制御回路２０８は、内部に持つタイマを使って定期的にトレーニングを行う。【０００８】
図２の受信ＬＳＩ２０２は、クロック入力回路２１５、データ入力回路２１６（＃１〜＃Ｎ）、クロック調整回路２２３（＃１〜＃Ｎ）、クロック調整制御回路２２１（＃１〜＃Ｎ）、パターン検出回路２１８（＃１〜＃Ｎ）、受信部制御回路２２６を含む。【０００９】
図４に示すように、図２のクロック調整回路２２３は、ディレイライン４０１とデコーダ４０２から構成される。この回路では、クロック調整制御回路２２１からの位相調整設定値（以下、ＴＡＰ値）２２２に応じて負荷容量が変化することで、ディレイライン４０１の遅延量が制御され、入力クロックの位相を変化させる。この例では、図５に示されるように、ＴＡＰ値２２２に応じてスイッチＳＷ０からＳＷ３０までのオンオフが制御されることによって、３２段階の遅延量が設定可能である。【００１０】
図６に示すように、図２のクロック調整制御回路２２１（＃１〜＃Ｎ）は、ＴＡＰ制御回路６０６と、セレクタ６０２及びラッチ６０３とで構成されるＴＡＰ値生成回路、上限値レジスタ６０４及び下限値レジスタ６０５等を含む。図２の受信部制御回路２２６からのクロック調整指示２２０の信号で位相調整動作が開始され、ＴＡＰ値２２２を増減させた時のパターン検出回路２１８（図２）からの調整パターン検出結果２１９から、データ波形窓の中心となるＴＡＰ値２２２が算出される。【００１１】
図７は、ＴＡＰ制御回路６０６により実行される上述の位相調整動作を示す動作フローチャートである。
まず、ＴＡＰ制御回路６０６は、ＴＡＰ値選択信号６０７により、セレクタ６０２に、ＴＡＰ中心値６０１（１６）を選択させる（ステップＳ７０１）。このＴＡＰ中心値６０１は、ラッチ６０３にセットされてＴＡＰ値２２２として出力される。【００１２】
次に、ＴＡＰ制御回路６０６は、パターン検出回路２１８（図２）からの調整パターン検出結果２１９を判定する（ステップＳ７０２）。
調整パターン検出結果２１９がＯＫを示すならば、クロックは現在、データ波形窓内にある。ここからまず、データ波形窓の左端であるＴＡＰ下限値が探索される。即ち、ＴＡＰ制御回路６０６は、ＴＡＰ値２２２をセレクタ６０２手前の減算器で順次−１ずつしながら（ステップＳ７０３）、その結果をセレクタ６０２に選択させてラッチ６０３に順次セットさせることにより、ＴＡＰ値２２２を減少させてゆく。そして、ＴＡＰ制御回路６０６は、調整パターン検出結果２１９を判定する動作を、その結果がＮＧを示すまで繰り返す（ステップＳ７０３→Ｓ７０４→Ｓ７０３の繰返し）。【００１３】
調整パターン検出結果２１９がＮＧとなると、ＴＡＰ制御回路６０６は、ＴＡＰ値２２２をセレクタ６０２手前の加算器で＋１だけ戻して（ステップＳ７０５）、その結果をセレクタ６０２に選択させてラッチ６０３に順次セットさせる。【００１４】
そして、ＴＡＰ制御回路６０６は、ＴＡＰ値セット信号６０８によって、ラッチ６０３にセットされた上記ＴＡＰ値２２２を、ＴＡＰ下限値として下限値レジスタ６０５にセットする（ステップＳ７０６）。【００１５】
その後、ＴＡＰ制御回路６０６は、ＴＡＰ値選択信号６０７により、セレクタ６０２に、ＴＡＰ中心値６０１を選択させる（ステップＳ７０７）。このＴＡＰ中心値６０１は、ラッチ６０３にセットされてＴＡＰ値２２２として出力される。【００１６】
一方、ステップＳ７０２の判定において調整パターン検出結果２１９がＮＧを示しているならば、クロックは現在、データ波形窓外にある。そこで、ＴＡＰ制御回路６０６は、ＴＡＰ値２２２をセレクタ６０２手前の加算器で順次＋１ずつしながら（ステップＳ７０８）、その結果をセレクタ６０２に選択させてラッチ６０３に順次セットさせることにより、ＴＡＰ値２２２を増加させてゆく。そして、ＴＡＰ制御回路６０６は、調整パターン検出結果２１９を判定する動作を、その結果がＯＫを示すまで繰り返す（ステップＳ７０８→Ｓ７０９→Ｓ７０８の繰返し）。【００１７】
調整パターン検出結果２１９がＯＫとなると、ＴＡＰ制御回路６０６は、ＴＡＰ値セット信号６０８によって、現時点でラッチ６０３にセットされるＴＡＰ値２２２を、ＴＡＰ下限値として下限値レジスタ６０５にセットする（ステップＳ７１０）。【００１８】
続いて、ステップＳ７０７又はＳ７１０の後、データ波形窓の右端であるＴＡＰ上限値が探索される。即ち、ＴＡＰ制御回路６０６は、ＴＡＰ値２２２をセレクタ６０２手前の加算器で順次＋１ずつしながら（ステップＳ７１１）、その結果をセレクタ６０２に選択させてラッチ６０３に順次セットさせることにより、ＴＡＰ値２２２を増加させてゆく。そして、ＴＡＰ制御回路６０６は、調整パターン検出結果２１９を判定する動作を、その結果がＮＧを示すまで繰り返す（ステップＳ７１１→Ｓ７１２→Ｓ７１１の繰返し）。【００１９】
調整パターン検出結果２１９がＮＧとなると、ＴＡＰ制御回路６０６は、ＴＡＰ値２２２をセレクタ６０２手前の減算器で−１だけ戻して（ステップＳ７１３）、その結果をセレクタ６０２に選択させてラッチ６０３に順次セットさせる。【００２０】
そして、ＴＡＰ制御回路６０６は、ＴＡＰ値セット信号６０８によって、ラッチ６０３にセットされた上記ＴＡＰ値２２２を、ＴＡＰ上限値として上限値レジスタ６０４にセットする（ステップＳ７１４）。【００２１】
以上のようにしてＴＡＰ上限値が上限値レジスタ６０４に、ＴＡＰ下限値が下限値レジスタ６０５にそれぞれ得られた後、ＴＡＰ上限値とＴＡＰ下限値の平均値が計算され、その結果が、セレクタ６０２で選択されてラッチ６０３にセットされる。この結果、ＴＡＰ値２２２が、データ波形窓の中心値に設定され（以上、ステップＳ７１５）、ＴＡＰ制御回路６０６による位相調整動作が終了する。【００２２】
図８に示すように、図２のパターン検出回路２１８（＃１〜＃Ｎ）は、コンパレータ８０１、８０２から構成される。この例では、受信データ２１７（図２参照）として'10'データが受信された場合は調整パターン検出結果２１９、'11'データが受信された場合は終了パターン検出結果２２５が通知される。【００２３】
図２の受信部制御回路２２６は、クロック調整制御回路２２１（図６参照）にクロック調整指示２２０を出力する。システムの電源オンやリセットなどで初期化が必要な場合は、受信部制御回路２２６は、外部のコントローラ２２７の指示でトレーニングを開始する。また、システムの運用中は、受信部制御回路２２６は、内部に持つタイマを使って定期的にトレーニングをおこなう。この場合、受信部制御回路２２６は、パターン検出回路２１８（＃１〜＃Ｎ）が、終了パターン検出結果２２５（図８参照）を通知するまでの期間で、上記クロック調整指示２２０を出力する。【００２４】
上述した送信ＬＳＩ２０１と受信ＬＳＩ２０２の従来の接続構成例における位相調整動作について説明する。
送信ＬＳＩ２０１と受信ＬＳＩ２０２間のデータ伝送では、マージンを確保するために、データ波形窓の中心にクロックが合わせられて、受信ＬＳＩ２０２のデータ入力回路２１６（＃１〜＃Ｎ）のフリップフロップにデータが入力される必要がある。このためのクロックの位相調整は、送信ＬＳＩ２０１と受信ＬＳＩ２０２間で予め決められたトレーニングパターン２１２を使って行われる。そのために、送信ＬＳＩ２０１では、パターン生成回路２１１から出力されるトレーニングパターン２１２が、データ選択回路２０６（＃１〜＃Ｎ）で選択されてデータ出力回路２０７（＃１〜＃Ｎ）から出力される。受信ＬＳＩ２０２では、クロック調整制御回路２２１（＃１〜＃Ｎ）にてＴＡＰ値２２２（＃１〜＃Ｎ）が変更されながら、クロック調整回路２２３（＃１〜＃Ｎ）からの調整後クロック２２４（＃１〜＃Ｎ）に基づいて、トレーニングパターン２１２が受信データ２１７（＃１〜＃Ｎ）として受信される。そして、パターン検出回路２１８（＃１〜＃Ｎ）からの調整パターン検出結果２１９（＃１〜＃Ｎ）に基づいて、クロック調整制御回路２２１（＃１〜＃Ｎ）内のＴＡＰ制御回路６０６（図６）が、前述した図７の動作フローチャートに基づいて、データ波形窓の中心に位置するＴＡＰ値２２２（＃１〜＃Ｎ）を算出する。【００２５】
図９は、外部のコントローラ２２７、送信ＬＳＩ２０１及び受信ＬＳＩ２０２（図２）によって実行される位相調整動作の全体的な制御を示す動作フローチャートである。
まず、コントローラ２２７は、送信ＬＳＩ２０１内の送信部制御回路２０８及び受信ＬＳＩ２０２内の受信部制御回路２２６に、トレーニング開始指示２２８を出力する。この結果、送信部制御回路２０８がパターン生成回路２１１に、パターン選択信号２１０を出力する。この結果、図３の構成を有するパターン生成回路２１１が、トレーニングパターン２１２として、調整パターン３０１を出力する。この調整パターン３０１は、送信部制御回路２０８からのデータ選択信号２０９によってデータ選択回路２０６（＃１〜＃Ｎ）で選択され、送信される（以上、ステップＳ９０１）。【００２６】
受信ＬＳＩ２０２では、受信部制御回路２２６が、コントローラ２２７からトレーニング開始指示２２８を受信した後、受信部制御回路２２６からクロック調整制御回路２２１（＃１〜＃Ｎ）に、クロック調整指示２２０を出力する。この結果、クロック調整制御回路２２１（＃１〜＃Ｎ）による前述した位相調整動作（図７参照）によって、クロックの位相調整動作が実行される（ステップＳ９０２）。【００２７】
送信ＬＳＩ２０１では、送信部制御回路２０８が、予め決められた調整時間が満了するまでの間待ち（ステップＳ９０３）、調整時間が満了してステップＳ９０３の判定結果がＹＥＳとなる場合に、調整終了を指示するパターン選択信号２１０を出力する。この結果、図３の構成を有するパターン生成回路２１１が、トレーニングパターン２１２として終了パターン３０２を出力する。この終了パターン３０２は、送信部制御回路２０８からのデータ選択信号２０９によってデータ選択回路２０６（＃１〜＃Ｎ）で選択され、送信される（ステップＳ９０４）。また、送信部制御回路２０８は、終了パターン３０２を送信する時に、送信部制御回路２０８内にある特に図示しないタイマを初期化する（ステップＳ９０５）。【００２８】
受信ＬＳＩ２０２では、終了パターン３０２がパターン検出回路２１８（＃１〜＃Ｎ）で検出され、受信部制御回路２２６に終了パターン検出結果２２５が通知されることにより、受信部制御回路２２６からクロック調整制御回路２２１（＃１〜＃Ｎ）へのクロック調整指示２２０が終了する。また、受信部制御回路２２６は、パターン検出回路２１８（＃１〜＃Ｎ）のいずれかから終了パターン検出結果２２５が通知された時に、受信部制御回路２２６内にある特に図示しないタイマを初期化する（ステップＳ９０５）。【００２９】
その後、タイマが満了するまでの間、データ伝送の通常運用が実施される（ステップＳ９０６→Ｓ９０７→Ｓ９０６の繰返し）。
タイマが満了してステップＳ９０７の判定がＹＥＳとなると、ステップＳ９０１に制御が戻り、再び調整パターン３０１の出力が行われて位相調整の処理が行われる。この結果、定期的に位相調整処理が実行されることになる。【００３０】
図１０は、従来の位相調整動作の動作タイミング例を示す動作タイミングチャートである。
トレーニング時はパターン生成回路２１１で調整パターン３０１（図３参照）が選択される。この結果、010101…の繰り返しパターンが送受信される。【００３１】
図１０（ａ）は、受信ＬＳＩ２０２側のクロック入力回路２１５及びデータ入力回路２１６（＃１〜＃Ｎ）の波形である。クロックのアップエッジでデータ'1'が、ダウンエッジでデータ'0'が受信されて、受信データ[1:0]が’10’となるのが期待値とする。【００３２】
図１０（ｂ）は、クロック入力をクロック調整回路２２３で少し進めた場合である。クロックのアップエッジでデータ'1'が、ダウンエッジでデータ'0'が受信されており、期待値と一致している。この結果、パターン検出回路２１８が出力する調整パターン検出結果２１９はＯＫとなる。【００３３】
図１０（ｃ）は、クロック入力をクロック調整回路２２３で更に進めた場合である。クロックのアップエッジがデータ'1'よりも前になってしまいデータ'0'を受信している。同様に、ダウンエッジはデータ'1'を受信しており、期待値と不一致となる。この結果、パターン検出回路２１８が出力する調整パターン検出結果２１９はＮＧとなる。【００３４】
図１０（ｄ）は、クロック入力をクロック調整回路２２３で遅らせた場合である。クロックのアップエッジがデータ'1'より後になってしまいデータ'0'を受信している。同様に、ダウンエッジはデータ'1'を受信しており、期待値と不一致となる。この結果、パターン検出回路２１８が出力する調整パターン検出結果２１９はＮＧとなる。【００３５】
図１０（ｅ）は、位相調整結果である。図１０（ａ）〜（ｄ）のように前述のクロック調整制御回路２２１での位相調整動作によるＴＡＰ値２２２の変更により、クロック調整回路２２３でクロックの位相が変更させられながら、受信データ２１７が期待値と比較される。この結果、各位相について一致（ＯＫ）、不一致（ＮＧ）が判明する。この結果に基づいて、前述したクロック調整制御回路２２１での位相調整動作により、データ波形窓の中心となるＴＡＰ値２２２が算出される。【００３６】
上述のように、従来のクロック位相の調整動作は、ＬＳＩ内のパターン生成回路２１１、パターン検出回路２１８（＃１〜＃Ｎ）、クロック調整制御回路２２１（＃１〜＃Ｎ）、及びクロック調整回路２２３（＃１〜＃Ｎ）等によって自動で行われている。この自動調整機能は、送信ＬＳＩ２０１及び受信ＬＳＩ２０２を安定に動作させるために欠かせない構成である。しかし、例えばクロック調整回路２２３内の図４に示されるディレイライン４０１やその制御回路４０２等に故障があったとしても、動作ができるだけ最適となるように調整されて問題なく動作してしまう場合がある。【００３７】
この場合、一見問題なく動作していても、電圧・温度・周波数・クロック／データ線長などの条件が変化すると、急に動作不良となることがある。このような故障は検出しにくく、また再現性が低いため原因の特定が困難であるという問題がある。特に、図１に示されるようなコンピュータシステムに組み込まれた状態では、故障を検出するのが困難である。【００３８】
本出願に関連する従来技術として、下記先行技術文献が開示されている。
【特許文献１】特開２００１−６７２４２号公報
【発明の開示】
【００３９】
解決しようとする課題は、位相調整回路において、簡単な構成の付加だけで、検出しにくく再現性の低い故障の検出及び解析を極めて容易にすることにある。
本発明は、電子回路に調整パターン信号を入力するとともに、その調整パターン信号を検出しながら電子回路を動作させるクロックの位相を変化させる位相調整設定値としての位相調整設定値を段階的に変化させる位相調整動作を実行することにより、クロックの位相調整を行う位相調整回路の自己試験装置又は方法として実現され、例えば装置として実現される場合に以下の構成を有する。
【００４０】
信号反転部は、調整パターン信号を反転させる。
調整結果取得部は、調整パターン信号を反転させない状態で位相調整動作を実行させた場合に得られる調整された第１の位相調整設定値とその実行時における調整パターン信号の第１の検出回数と、調整パターン信号を信号反転部にて反転させた状態で位相調整動作を実行させた場合に得られる調整された第２の位相調整設定値とその実行時における調整パターン信号の第２の検出回数を取得する。
【００４１】
位相調整動作試験部は、調整結果取得部により得られる第１及び第２の位相調整設定値と、調整パターンの第１及び第２の検出回数とに基づいて、位相調整動作の動作状態を試験する。
【００４２】
ＬＳＩ内のクロック調整回路（位相調整回路）の故障は検出しにくく、また再現性が低いために原因の特定が困難である。上述の構成により、故障の検出及び解析を極めて容易に実施できる。この結果、問題を早期に検出し、また問題の原因調査にかかる時間を大幅に短縮できる効果がある。例えば、ＬＳＩ製造時にはテスタによるＬＳＩ単体試験で不良品を排除できる。また、システム運用時には運用前のに故障がないか診断することで障害を未然に防ぐことが可能となる。また、システム運用中に障害が発生した場合には、再度診断することで位相調整回路の故障が原因かどうか瞬時に切り分けることが可能となる。
【図面の簡単な説明】
【００４３】
【図１】一般的なコンピュータシステムの構成例を示す図である。
【図２】送信ＬＳＩ２０１と受信ＬＳＩ２０２の接続構成例を示す図である。
【図３】パターン生成回路の構成例を示す図である。
【図４】クロック調整回路の構成例を示す図である。
【図５】クロック調整回路のデータ動作表を示す図である。
【図６】従来のクロック調整制御回路の構成例を示す図である。
【図７】TAP制御回路によるクロック調整処理を示す動作フローチャートである。
【図８】パターン検出回路の構成例を示す図である。
【図９】位相調整動作の全体的な制御を示す動作フローチャートである。
【図１０】従来のクロック調整処理の動作タイミング例を示す動作タイミングチャートである。
【図１１】送信ＬＳＩと受信ＬＳＩの接続構成の実施形態を示した図である。
【図１２】実施形態におけるクロック調整制御回路の回路構成図である。
【図１３】実施形態におけるＴＡＰ制御回路の制御動作を示す動作フローチャートである。
【図１４】実施形態における位相調整動作を示す動作フローチャートである。
【図１５】実施形態における位相調整動作の全体的な制御を示す動作フローチャートである。
【図１６】実施形態における位相調整回路特性例（正常な場合）を示す図である。
【図１７】実施形態における位相調整回路の動作タイミングチャート例（正常な場合）を示す図である。
【図１８】実施形態における位相調整回路の位相調整結果例（正常な場合）を示すである。
【図１９】実施形態における位相調整回路特性例（異常な場合）を示す図である。
【図２０】実施形態における位相調整回路の動作タイミングチャート例（異常な場合）を示す図である。
【図２１】実施形態における位相調整回路の位相調整結果例（異常な場合）を示すである。
【図２２】ＬＳＩ単体試験の実施形態を示す構成図である。
【発明を実施するための最良の形態】
【００４４】
以下、図面を参照しながら、最良の実施形態について詳細に説明する。
図１１は、送信ＬＳＩと受信ＬＳＩの接続構成の実施形態の構成図である。
この構成が適用されるシステムは、従来技術の場合と同様に、図１に示されるコンピュータシステムにおけるチップセット１０３内の送受信回路１０５の部分である。【００４５】
図１１において、図２に示される従来技術の構成の場合と同じ機能を有する部分には、同じ番号が付されている。
図１１の実施形態は、図２に示される接続構成に対して、受信ＬＳＩ２０２に、以下の処理部分が追加される。【００４６】
まず、受信ＬＳＩ２０２に、受信データ２１７（＃１〜＃Ｎ）をそれぞれ反転させる反転回路１１０１（＃１〜＃Ｎ）（信号反転部）が追加されている。この反転回路１１０１（＃１〜＃Ｎ）は、図１１に示されるように、インバータＡとセレクタＢによる簡単な回路構成で実現することができる。セレクタＢは、クロック調整制御回路１１０２（＃１〜＃Ｎ）による位相調整動作時に、反転されない受信データ２１７（＃１〜＃Ｎ）又は受信データ２１７（＃１〜＃Ｎ）をインバータＡで反転されて得られるデータの何れかを選択し、後段に出力する。このセレクタＢは、クロック調整制御回路１１０２（＃１〜＃Ｎ）からの入力データ選択信号１１０３（＃１〜＃Ｎ）に基づいて動作する。【００４７】
次に、受信ＬＳＩ２０２において、クロック調整制御回路１１０２（＃１〜＃Ｎ）は、図２のクロック調整制御回路２２１（＃１〜＃Ｎ）とは異なる構成が用いられる。また、外部のコントローラ１１０５及び受信部制御回路１１０７は、図２のコントローラ２２７及び受信部制御回路２２６の各機能を拡張した機能を有する。【００４８】
本実施形態は、クロック調整回路２２３（＃１〜＃Ｎ）に対するＢＩＳＴ（Ｂｕｉｌｔ  Ｉｎ  Ｓｅｌｆ−Ｔｅｓｔ：組込型自己試験）機能を有することが特徴である。
図１２は、実施形態における図１１のクロック調整制御回路１１０２の回路構成図である。【００４９】
図１２において、図６に示される従来のクロック調整制御回路２２１の場合と同じ処理を行う回路部分には、同じ番号が付されている。
図１２の構成では、従来の構成に加えて、テスト回路１２０１（調整結果取得部）が追加され、新たなＴＡＰ制御回路１２０５が全体の制御を実行する。【００５０】
テスト回路１２０１は、位相調整動作の結果を保持する調整結果保持レジスタ１２０４を有する。そして、調整結果保持レジスタ１２０４の内容は、外部のコントローラ１１０５（図１１参照）が、調整結果１１０４として読み出すことができる。【００５１】
また、テスト回路１２０１は、パターン検出カウンタ１２０３を有する。この回路は、セレクタＳとラッチＬによって構成される。この機能については後述する。
図１３は、ＴＡＰ制御回路１２０５の制御動作を示す動作フローチャートである。【００５２】
まず、ＴＡＰ制御回路１２０５は、受信部制御回路１１０７から入力するテストモード信号１１０８に基づいて、現在のモードがテストモードであるか否かを判定する（ステップＳ１３０１）。テストモードとは、図１１のクロック調整回路２２３（＃１〜＃Ｎ）が正常に動作しているか否かをチェックするモードである。テストモードか否かは、外部のコントローラ２２７から制御信号１１０６によって受信部制御回路１１０７に設定される。これに基づいて、受信部制御回路１１０７からクロック調整制御回路２２１（＃１〜＃Ｎ）に、テストモード信号１１０８（＃１〜＃Ｎ）が供給される。【００５３】
現在のモードがテストモードでなくステップＳ１３０１の判定がＮＯなら、ＴＡＰ制御回路１２０５は、図１１の反転回路１１０１のセレクタＢに、反転されていない受信データ２１７を選択させる入力データ選択信号１１０３を出力する（ステップＳ１３０２）。【００５４】
次に、ＴＡＰ制御回路１２０５は、位相調整動作を実行する（ステップＳ１３０３）。
図１４は、ステップＳ１３０３の位相調整動作を示す動作フローチャートである。この動作フローチャートにおいて、ステップＳ７０２からＳ７１５までの一連の処理は、図７に示されるステップＳ７０２からＳ７１５までの一連の処理と同じである。また、図７のステップＳ７０２の処理は図１４のステップＳ１４０１の処理に含まれる。【００５５】
これらの一連の処理と、図１２の６０１から６０５、６０７、６０８の構成により、現在のモードがテストモードでなくシステム運用モードのときには、従来技術の場合と同じ位相調整動作が実行される。即ち、ＴＡＰ値２２２が順次変更されながらＴＡＰ上限値とＴＡＰ下限値が算出され、ＴＡＰ上限値が上限値レジスタ６０４に、ＴＡＰ下限値が下限値レジスタ６０５にそれぞれセットされる。その後、ＴＡＰ上限値とＴＡＰ下限値の平均値が計算され、その結果が、セレクタ６０２で選択されてラッチ６０３にセットされる。この結果、ＴＡＰ値２２２が、データ波形窓の中心値に設定される。この動作の説明は、図７の説明において前述したため省略する。【００５６】
現在のモードがテストモードでステップＳ１３０１の判定がＹＥＳなら、ＴＡＰ制御回路１２０５はまず、図１１の反転回路１１０１のセレクタＢに、反転されていない受信データ２１７を選択させる入力データ選択信号１１０３を出力する（ステップＳ１３０４）。そして、ＴＡＰ制御回路１２０５は、図１４の動作フローチャートで示される位相調整動作を実行し（ステップＳ１３０５）、その１回目の実行結果を内部の調整結果保持レジスタ１２０４（図１２）に保持する（ステップＳ１３０６）。【００５７】
続いて、ＴＡＰ制御回路１２０５は、図１１の反転回路１１０１のセレクタＢに、受信データ２１７をインバータＡで反転されて得られる受信データを選択させる入力データ選択信号１１０３を出力する（ステップＳ１３０７）。そして、ＴＡＰ制御回路１２０５は、図１４の動作フローチャートで示される位相調整動作を実行し（ステップＳ１３０８）、その２回目の実行結果を内部の調整結果保持レジスタ１２０４に保持する（ステップＳ１３０９）。【００５８】
ステップＳ１３０５又はＳ１３０８の位相調整動作において、まず図１４のステップＳ１４０１で、ＴＡＰ制御回路１２０５は、カウンタ値選択信号１２０６により、パターン検出カウンタ１２０３のセレクタＳに初期値１２０２（０）を選択させる。この結果、パターン検出カウンタ１２０３のラッチＬに、初期値０がセットされる。【００５９】
次に、ＴＡＰ制御回路１２０５は、ＴＡＰ値２２２が変更された結果、ステップＳ７０４、Ｓ７０９、又はＳ７１２で、パターン検出回路２１８（図１１）からの調整パターン検出結果２１９がＯＫを示していると判定した場合には、次のように動作する。即ち、ＴＡＰ制御回路１２０５は、カウンタ値選択信号１２０６により、パターン検出カウンタ１２０３のセレクタＳに、ラッチＬにセットされているパターン検出カウンタ値をセレクタＳの手前の加算器で＋１した値を選択させる。この結果、パターン検出カウンタ１２０３のラッチＬには、前回のカウンタ値が＋１されたパターン検出カウンタ値がセットされる。即ち、パターン検出カウンタ１２０３は、ＴＡＰ値２２２が変更されて調整パターンが検出される毎に、ＴＡＰ値２２２の変更に基づく調整パターンの検出回数をパターン検出カウンタ値としてカウントする。【００６０】
ステップＳ１３０６では、ＴＡＰ制御回路１２０５は、図１２の調整結果セット信号１２０７により、パターン検出カウンタ１２０３のラッチＬの値を、調整結果保持レジスタ１２０４内の検出回数（１回目）を保持するレジスタにセットする。また、ＴＡＰ制御回路１２０５は、調整結果セット信号１２０７により、ＴＡＰ値生成回路のラッチ６０３に得られているＴＡＰ値２２２を、調整結果保持レジスタ１２０４内のＴＡＰ値（１回目）を保持するレジスタにセットする。即ち、受信データ２１７が反転されないで実行された１回目の位相調整動作におけるＴＡＰ値２２２の変更に基づく調整パターンの検出回数と最終的に調整されたＴＡＰ値２２２が、調整結果保持レジスタ１２０４に保持される。【００６１】
同様に、ステップＳ１３０９では、ＴＡＰ制御回路１２０５は、図１２の調整結果セット信号１２０７により、パターン検出カウンタ１２０３のラッチＬの値を調整結果保持レジスタ１２０４内の検出回数（２回目）を保持するレジスタにセットする。また、ＴＡＰ制御回路１２０５は、調整結果セット信号１２０７により、ＴＡＰ値生成回路のラッチ６０３に得られているＴＡＰ値２２２を、調整結果保持レジスタ１２０４内のＴＡＰ値（２回目）を保持するレジスタにセットする。即ち、受信データ２１７が反転されて実行された２回目の位相調整動作におけるＴＡＰ値２２２の変更に基づく調整パターンの検出回数と最終的に調整されたＴＡＰ値２２２が、調整結果保持レジスタ１２０４に保持される。【００６２】
図１５は、外部のコントローラ１１０５（図１１）によって実行される位相調整動作及び故障解析の全体的な制御を示す動作フローチャートである。この場合、コントローラ１１０５は、位相調整動作試験部として動作する。【００６３】
現在のモードがテストモードでない（システム運用モードである）と判定されたときには、図１５のステップＳ１５０１の判定がＮＯとなる結果、図１５のステップＳ９０１からＳ９０７の一連の処理が実行される。これらの処理は、図２の従来のコントローラ２２７によって実行される位相調整動作の全体的な制御と同じである。即ち、テストモードでないとき（システム運用モードのとき）には、従来の場合と同様の通常の位相調整動作が実行される。この動作の説明は、図９の説明において前述したため省略する。【００６４】
現在のモードがテストモードであると判定されたときには、図１５のステップＳ１５０１の判定がＹＥＳとなる結果、コントローラ１１０５は、クロック調整制御回路１１０２（＃１〜＃Ｎ）の調整結果保持レジスタ１２０４から、１回目及び２回目の位相調整動作における、ＴＡＰ値２２２の変更に基づく調整パターンの検出回数と最終的に調整された各ＴＡＰ値２２２を読み出す（ステップＳ１５０２）。【００６５】
コントローラ１１０５は、ステップＳ１５０２で読み出した各値を用いて、以下の２段階で故障解析を行う。
まず、コントローラ１１０５は、ＴＡＰ値の解析を行う（ステップＳ１５０３）。即ち、コントローラ１１０５は、（１回目のＴＡＰ値結果−２回目のＴＡＰ値結果）の絶対値が６〜１０の範囲であれば、クロック調整回路２２３（＃１〜＃Ｎ）は正常に動作していると判断する。１回目と２回目は受信データ２１７として得られる調整パターン３０１（図３参照）の極性が反転しているため、それぞれの位相調整結果は半周期ずれた位置になるのが理想である。実施形態におけるクロック調整回路２２３が例えば１６タップで１周期の調整範囲とすると、１回目と２回目の差は半周期、つまり８タップずれるのが理想である。ただし、位相調整の結果は±１タップ程度のばらつきが発生し得るので、１回目と２回目のＴＡＰ値の差が例えば６〜１０タップであれば正常と判断する。【００６６】
上記の場合において、上記１回目と２回目の差の絶対値が６〜１０タップの範囲にない場合は、コントローラ１１０５は、クロック調整回路２２３が正しく動作しておらず故障であると判定する（ステップＳ１５０６）。故障の例としては、ＴＡＰ値に対するクロック調整回路２２３内のディレイライン４０１（図４参照）の遅延量の変化が単調増加にならず、遅延量が大きく変化したり、全く変化しない範囲があることが考えられる。この場合、データ波形窓の中心にクロックを設定することが困難となるため、環境条件によっては伝送エラーが発生する可能性があり問題である。【００６７】
ステップＳ１５０３での判定の後、コントローラ１１０５は、調整パターンの検出回数の解析を行う（ステップＳ１５０４）。即ち、コントローラ１１０５は、（１回目の検出回数結果−２回目の検出回数結果）の絶対値が０〜４の範囲であれば、クロック調整回路２２３（＃１〜＃Ｎ）は正常に動作していると判断する。１回目と２回目は受信データ２１７として得られる調整パターン３０１（図３参照）の極性が反転しているため、それぞれの位相調整結果は半周期ずれた位置になるのが理想である。この位相調整動作の過程で検出される調整パターンの検出回数は、データ波形窓の幅が同じであることから、１回目と２回目で同じ回数になるはずである。ただし、検出回数の結果はデータ波形窓の両端で１タップ程度のばらつきが発生し得るので、１回目と２回目のＴＡＰ値の差が例えば０〜４であれば正常と判断する。【００６８】
これにより、ステップＳ１５０２とＳ１５０３の両方で正常と判断されたときに、コントローラ１１０５は、クロック調整回路２２３が正しく動作しており正常であると判定する（ステップＳ１５０５）。【００６９】
ステップＳ１５０４で算出される１回目と２回目の差の絶対値が０〜４タップの範囲にない場合は、コントローラ１１０５は、クロック調整回路２２３が正しく動作しておらず故障であると判定する（ステップＳ１５０６）。故障の例としては、クロック調整回路２２３内のディレイライン４０１（図４参照）の遅延量の変化ステップが均等ではない場合が考えられる。この場合、データ波形窓の中心よりもずれた位置にクロックを設定することになり、環境条件によっては伝送エラーが発生する可能性があり問題である。【００７０】
上述のステップＳ１５０３とＳ１５０４のそれぞれにおいて正常の判定に用いられる範囲値は、必ずこの値でなければならないという意味ではなく、一例である。様々なばらつき要因（例えば、製造ばらつき、電圧・温度変化に伴うばらつき、データ波形・クロック波形のデューティー比など）を考慮して決定されるものである。良品を故障品と誤判断しないために余裕を持たせた範囲値としてもよい。【００７１】
また、上述のステップＳ１５０３とＳ１５０４は、両方の判定とも実施された方が故障の検出精度が向上するため望ましいが、どちらか一方だけでも検出できるため、一方の判定のみが実施されてもよい。【００７２】
位相調整が正常に行われる場合の例について、図１６〜図１８で示す。図１６は、ＴＡＰ値２２２とクロックの位相遅延量との関係を示す位相調整回路特性例を示す図、図１７は動作タイミングチャート例を示す図、図１８は１回目と２回目の位相調整結果例を示す図である。位相調整が正常に行われる場合には、図１６に示されるように、ＴＡＰ値２２２が変更されるとディレイライン４０１（図４）の遅延量の変化が単調増加し、理想的な特性となる。【００７３】
そして、１回目の位相調整において、調整パターン３０１は反転せずに、そのタイミングは図１７（ａ）に示される如くとなる。また、位相調整前のクロック波形は、図１７（ｂ）に示される。ここで、○印は調整パターンが検出されたことを示し、×印は調整パターンが検出されなかったことを示す。このとき、ＴＡＰ値＝１６で調整パターンの検出に成功した後、ＴＡＰ値２２２が減少して、ＴＡＰ値＝１４になったところで調整パターンの検出が失敗し、ＴＡＰ下限値＝１５が検出される。その後、ＴＡＰ値２２２が増加して、ＴＡＰ値＝２２になったところで再び調整パターンの検出が失敗し、ＴＡＰ上限値＝２１が検出される。最終的に得られる位相調整後のクロック波形は、図１７（ｃ）に示されるようになる。このとき、ＴＡＰ値の最終調整値は、（１５＋２１）／２＝１８と決定される。また、調整パターンの検出回数は、ＴＡＰ値＝１５〜２１までの７回となる。【００７４】
次に、２回目の位相調整において、調整パターン３０１は反転して、そのタイミングは図１７（ｄ）に示される如くとなる。また、位相調整前のクロック波形は、図１７（ｅ）に示される。このとき、ＴＡＰ値＝１６で調整パターンの検出に失敗した後、ＴＡＰ値２２２が増加して、ＴＡＰ値＝２３になったところで調整パターンの検出に成功し、ＴＡＰ下限値＝２３が検出される。その後、ＴＡＰ値２２２が更に増加して、ＴＡＰ値＝３０になったところで調整パターンの検出が失敗し、ＴＡＰ上限値＝２９が検出される。最終的に得られる位相調整後のクロック波形は、図１７（ｆ）に示されるようになる。このとき、ＴＡＰ値の最終調整値は、（２３＋２９）／２＝２６と決定される。また、調整パターンの検出回数は、ＴＡＰ値＝２３〜２９までの７回となる。【００７５】
以上の１回目及び２回目の位相調整の結果、図１８に示されるように、ＴＡＰ値の最終調整値の１回目と２回目の差の絶対値は８となり、６〜１０の範囲内であるため正常となる。また、調整パターン検出回数の１回目と２回目の差の絶対値は０となり、０〜４の範囲内であるため正常となる。以上より、位相調整は正常に行われていると判定される。【００７６】
位相調整が異常である場合の例について、図１９〜図２１で示す。図１９は、ＴＡＰ値２２２とクロックの位相遅延量との関係を示す位相調整回路特性例を示す図、図２０は動作タイミングチャート例を示す図、図２１は１回目と２回目の位相調整結果例を示す図である。
位相調整が異常な場合には、例えば図１９に示されるように、ＴＡＰ値＝２１〜２４が故障していて、その範囲ではＴＡＰ値を変えてもディレイライン４０１（図４）の遅延量が変化していない。【００７７】
１回目の位相調整において、調整パターン３０１は反転せずに、そのタイミングは図２０（ａ）に示される如くとなる。また、位相調整前のクロック波形は、図２０（ｂ）に示される。このとき、ＴＡＰ値＝１６で調整パターンの検出に成功した後、ＴＡＰ値２２２が減少して、ＴＡＰ値＝１４になったところで調整パターンの検出が失敗し、ＴＡＰ下限値＝１５が検出される。その後、ＴＡＰ値２２２が増加するが、ＴＡＰ値＝２１〜２４では故障により位相が変化しないため、本来のＴＡＰ値＝２２（図１７（ｂ）参照）を超えてＴＡＰ値＝２６になったところでようやく調整パターンの検出が失敗し、ＴＡＰ上限値＝２５が検出される。最終的に得られる位相調整後のクロック波形は、図２０（ｃ）に示されるようになる。このとき、ＴＡＰ値の最終調整値は、（１５＋２５）／２＝２０と決定される。また、調整パターンの検出回数は、ＴＡＰ値＝１５〜２５までの１１回となり、異常に多い回数となる。【００７８】
次に、２回目の位相調整において、調整パターン３０１は反転して、そのタイミングは図２０（ｄ）に示される如くとなる。また、位相調整前のクロック波形は、図２０（ｅ）に示される。このとき、ＴＡＰ値＝１６で調整パターンの検出に失敗した後、ＴＡＰ値２２２が増加するが、ＴＡＰ値＝２１〜２４では故障により位相が変化しないため、本来のＴＡＰ値＝２３（図１７（ｅ）参照）を超えてＴＡＰ値＝２７になったところでようやく調整パターンの検出に成功し、ＴＡＰ下限値＝２７が検出される。その後、ＴＡＰ値２２２が更に増加して、ＴＡＰ値＝３１になっても調整パターンの検出に失敗しないが、それ以上のＴＡＰ値２２２は無いためＴＡＰ上限値＝３１が検出される。最終的に得られる位相調整後のクロック波形は、図２０（ｆ）に示されるようになる。このとき、ＴＡＰ値の最終調整値は、（２７＋３１）／２＝２９と決定される。また、調整パターンの検出回数は、ＴＡＰ値＝２７〜３１までの５回となる。【００７９】
以上の１回目及び２回目の位相調整の結果、図２１に示されるように、ＴＡＰ値の最終調整値の１回目と２回目の差の絶対値は９となり、６〜１０の範囲内であるため正常となる。一方、調整パターン検出回数の１回目と２回目の差の絶対値は６となって大きくずれて、０〜４の範囲を超えるため異常が検出される。以上より、位相調整は異常であると判定される。【００８０】
ＬＳＩ内のクロック調整回路（位相調整回路）の故障は検出しにくく、また再現性が低いために原因の特定が困難である。以上説明した実施形態により、故障の検出及び解析を極めて容易に実施できる。この結果、問題を早期に検出し、また問題の原因調査にかかる時間を大幅に短縮できる効果がある。例えば、ＬＳＩ製造時にはテスタによるＬＳＩ単体試験で不良品を排除できる。また、システム運用時には運用前のＬＳＩに故障がないか診断することで障害を未然に防ぐことが可能となる。また、システム運用中に障害が発生した場合には、再度診断することで位相調整回路の故障が原因かどうか瞬時に切り分けることが可能となる。【００８１】
図２２は、上述の実施形態による送信ＬＳＩ及び受信ＬＳＩを用いたＬＳＩ単体試験の実施形態を示す構成図である。この実施形態では、ＬＳＩテスタ２２０１とテストボード２２０２とが、送信ＬＳＩ２２０３と試験対象ＬＳＩ２２０４を介して接続され、コントローラ２２０５が送信ＬＳＩ２２０３及び試験対象ＬＳＩ２２０４を制御する構成を有する。ここで、送信ＬＳＩ２２０３内及び試験対象ＬＳＩ２２０４内の送受信回路２２０６の部分に、図１１と同様の構成が実装される。そして、コントローラ２２０５が図１１のコントローラ１１０５に対応している。【００８２】
ＬＳＩ製造時にＬＳＩテスタで良品か不良品かが試験されるが、図２２に示されるような実施形態のシステムにより、ＬＳＩテスタでクロック調整回路（位相調整回路）の特性を知ることができ、不良品の排除が可能となる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【国際調査報告】
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