(57)【要約】  差動増幅器（１００）において、差動入力が与えられる入力端子（Ｖｉｎｐ，Ｖｉｎｎ）は、入力トランジスタ（２，３）のゲートにそれぞれ接続されている。入力トランジスタ（２，３）のソースには、容量デバイス（１０１，１０２）の一端がそれぞれ接続されている。スイッチ部（２０）は、容量デバイス（１０１，１０２）の他端と入力端子（Ｖｉｎｐ，Ｖｉｎｎ）との間の接続を、制御クロックに応じて、位相毎に切り替える。
2010103582.tif 000002
【特許請求の範囲】
【請求項１】
差動入力が与えられる第１および第２の入力端子と、
前記第１および第２の入力端子と、ゲートがそれぞれ接続された第１および第２の入力トランジスタと、
前記第１および第２の入力トランジスタのソースに、一端がそれぞれ接続された第１および第２の容量デバイスと、
前記第１および第２の容量デバイスの他端と前記第１および第２の入力端子との間の接続を、制御クロックに応じて、位相毎に、切り替えるスイッチ部とを備えた
ことを特徴とする差動増幅器。
【請求項２】
請求項１において、
前記スイッチ部は、
前記第１の容量デバイスの他端と、前記第１および第２の入力端子との間にそれぞれ設けられた第１および第２のスイッチと、
前記第２の容量デバイスの他端と、前記第２および第１の入力端子との間にそれぞれ設けられた第３および第４のスイッチとを備えたものである
ことを特徴とする差動増幅器。
【請求項３】
請求項１において、
前記スイッチ部は、第１の位相において、前記第１の容量デバイスの他端と前記第１の入力端子とを接続するとともに、前記第２の容量デバイスの他端と前記第２の入力端子とを接続し、第２の位相において、前記第２の容量デバイスの他端と前記第１の入力端子とを接続するとともに、前記第１の容量デバイスの他端と前記第２の入力端子とを接続するものである
ことを特徴とする差動増幅器。
【請求項４】
請求項１において、
パイプラインＡＤ変換器における２つのゲインステージ間で、時分割で共有される
ことを特徴とする差動増幅器。
【請求項５】
請求項１において、
前記第１および第２の容量デバイスは、それぞれ、第１および第２のダミートランジスタによって構成されており、
前記第１および第２のダミートランジスタは、ソースが、前記第１および第２の入力トランジスタのソースに接続されており、ゲートが、前記スイッチ部に接続されている
ことを特徴とする差動増幅器。
【請求項６】
請求項５において、
前記スイッチ部は、
前記第１のダミートランジスタのゲートと、前記第１および第２の入力端子との間にそれぞれ設けられた第１および第２のスイッチと、
前記第２のダミートランジスタのゲートと、前記第２および第１の入力端子との間にそれぞれ設けられた第３および第４のスイッチとを備えたものである
ことを特徴とする差動増幅器。
【請求項７】
差動入力が与えられる第１および第２の入力端子と、
前記第１および第２の入力端子と、ゲートがそれぞれ接続された第１および第２の入力トランジスタと、
第１および第２の容量デバイスと、
前記第１および第２の容量デバイスの一端と前記第１および第２の入力トランジスタのドレインとの間の接続を、制御クロックに応じて、位相毎に、切り替える第１のスイッチ部と、
前記第１および第２の容量デバイスの他端と前記第１および第２の入力端子との間の接続を、制御クロックに応じて、位相毎に、切り替える第２のスイッチ部とを備えた
ことを特徴とする差動増幅器。
【請求項８】
請求項７において、
前記第１のスイッチ部は、
前記第１の容量デバイスの一端と、前記第１および第２の入力トランジスタのドレインとの間にそれぞれ設けられた第１および第２のスイッチと、
前記第２の容量デバイスの一端と、前記第１および第２の入力トランジスタのドレインとの間にそれぞれ設けられた第３および第４のスイッチとを備えたものであり、
前記第２のスイッチ部は、
前記第１の容量デバイスの他端と、前記第１および第２の入力端子との間にそれぞれ設けられた第５および第６のスイッチと、
前記第２の容量デバイスの他端と、前記第１および第２の入力端子との間にそれぞれ設けられた第７および第８のスイッチとを備えたものである
ことを特徴とする差動増幅器。
【請求項９】
請求項７において、
前記第１のスイッチ部は、第１の位相において、前記第１の容量デバイスの一端と前記第１の入力トランジスタのドレインとを接続するとともに、前記第２の容量デバイスの一端と前記第２の入力トランジスタのドレインとを接続し、第２の位相において、前記第２の容量デバイスの一端と前記第１の入力トランジスタのドレインとを接続するとともに、前記第１の容量デバイスの一端と前記第２の入力トランジスタのドレインとを接続するものであり、
前記第２のスイッチ部は、前記第１の位相において、前記第１の容量デバイスの他端と前記第１の入力端子とを接続するとともに、前記第２の容量デバイスの他端と前記第２の入力端子とを接続し、前記第２の位相において、前記第２の容量デバイスの他端と前記第１の入力端子とを接続するとともに、前記第１の容量デバイスの他端と前記第２の入力端子とを接続するものである
ことを特徴とする差動増幅器。
【請求項１０】
請求項７において、
パイプラインＡＤ変換器における２つのゲインステージ間で、時分割で共有される
ことを特徴とする差動増幅器。
【請求項１１】
請求項７において、
前記第１および第２の容量デバイスは、それぞれ、第１および第２のダミートランジスタによって構成されており、
前記第１および第２のダミートランジスタは、ドレインが、前記第１のスイッチ部に接続されており、ゲートが、前記第２のスイッチ部に接続されている
ことを特徴とする差動増幅器。
【請求項１２】
請求項１１において、
前記第１のスイッチ部は、
前記第１のダミートランジスタのドレインと、前記第１および第２の入力トランジスタのドレインとの間にそれぞれ設けられた第１および第２のスイッチと、
前記第２のダミートランジスタのドレインと、前記第１および第２の入力トランジスタのドレインとの間にそれぞれ設けられた第３および第４のスイッチとを備えたものであり、
前記第２のスイッチ部は、
前記第１のダミートランジスタのゲートと、前記第１および第２の入力端子との間にそれぞれ設けられた第５および第６のスイッチと、
前記第２のダミートランジスタのゲートと、前記第１および第２の入力端子との間にそれぞれ設けられた第７および第８のスイッチとを備えたものである
ことを特徴とする差動増幅器。
【請求項１３】
ゲインステージを備えたパイプラインＡＤ変換器であって、
前記ゲインステージは、
請求項１記載の差動増幅器と、
サンプリング容量デバイスと、
前記差動増幅器の前記第１および第２の入力端子と、前記サンプリング容量デバイスとの間に設けられたスイッチとを備え、
前記スイッチをオフする制御タイミングが、前記差動増幅器の前記スイッチ部をオフする制御タイミングよりも早く設定されている
ことを特徴とするパイプラインＡＤ変換器。
【請求項１４】
ゲインステージを備えたパイプラインＡＤ変換器であって、
前記ゲインステージは、
請求項７記載の差動増幅器と、
サンプリング容量デバイスと、
前記差動増幅器の前記第１および第２の入力端子と、前記サンプリング容量デバイスとの間に設けられたスイッチとを備え、
前記スイッチをオフする制御タイミングが、前記差動増幅器の前記第１および第２のスイッチ部をオフする制御タイミングよりも早く設定されている
ことを特徴とするパイプラインＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パイプラインＡＤ変換器などに用いられる差動増幅器に関する。
【背景技術】
【０００２】
図８はパイプラインＡＤ変換器のブロック図を示す。図８に示すように、一般的なパイプラインＡＤ変換器１０は、縦続接続された複数のゲインステージ１１（ステージ１〜ｎ）とエンコーダ１４とを備えている。各ゲインステージ１１は、入力したアナログ信号をデジタル変換して得られたデジタル信号Ｄ１〜Ｄｎを出力するとともに、入力したアナログ信号から、このデジタル信号Ｄ１〜Ｄｎに対応するアナログ量を加減算し、これを例えば２倍して得られたアナログ信号を次段のゲインステージ１１に出力する。エンコーダ１４は、各ゲインステージ１１から出力されたデジタル信号Ｄ１〜Ｄｎを１ビットずつシフトして加算し、パイプラインＡＤ変換器１０のデジタル出力を生成する。【０００３】
また図８の下部には、ゲインステージ１１の回路構成例を示している。ここではステージ１の回路構成を代表して示しているが、他のゲインステージ１１も同様の構成である。各ゲインステージ１１は、サブＡ／Ｄ変換器１２、サブＤ／Ａ変換器１３、並びに、スイッチ群、サンプリング容量Ｃｓ，Ｃｆ、および増幅器１００Ａで構成されるスイッチトキャパシタ回路を備えている。ゲインステージ１１（ステージ１）では、入力されたアナログ入力ＶｉｎをサブＡＤ変換器１２によりＡＤ変換してデジタル値Ｄ１を出力する。また、そのデジタル値Ｄ１をサブＤＡ変換器１３によりアナログ値に変換する。スイッチトキャパシタ回路で実現された増幅部は、サブＤＡ変換器１３から出力されたアナログ値をアナログ入力Ｖｉｎから減算して、結果をゲイン倍（１．５ｂｉｔステージの理想値は２倍）する。【０００４】
ゲインステージ１１の増幅部では、図８中のタイミングチャートに示した位相φ１、φ２でそれぞれのスイッチがオンする。異なる位相φ１，φ２のクロックによりスイッチを制御することによって、次の式（１）が得られる。
【数１】
2010103582.tif 000003
ここで、Ａは増幅器１００ＡのＤＣゲイン、Ｖｒｅｆは参照電圧である。１．５ｂｉｔステージ方式では、サンプリング容量Ｃｓ，Ｃｆの容量値をＣｓ＝Ｃｆの関係に設定し、約２倍のゲインを実現する。また、Ｃｐは増幅器１００Ａの入力端子に付加される寄生容量を表している。また図では省略しているが、位相φ１の際、増幅器１００Ａは能動状態にあり、一般的には、差動入力端子を短絡して前位相の演算結果が差動入力の容量に電荷として残らないようにリセットする。同時に出力端子をリセットすることもできる。【０００５】
パイプラインＡＤ変換器の低消費電力化や省面積化の実現のために、特許文献１では、２チャネルのゲインステージを位相毎に制御し、並列に信号を処理して高速化を実現するパイプラインＡＤ変換器において、差動増幅器を２チャネル間で共有することによってその個数を削減し、低消費電力を実現するダブルサンプリング技術が開示されている。【０００６】
また、非特許文献１では、隣り合うゲインステージでは、互いに逆の位相で差動増幅器が能動動作を行うことを利用して、隣り合うゲインステージ間で時分割で差動増幅器を共有するアンプシェア技術が開示されている。【０００７】
ダブルサンプリングやアンプシェアのように差動増幅器を時分割で共有する構成の場合、差動増幅器の入力容量や寄生容量に前の位相の電荷が履歴として保持され、次の位相のゲインステージ動作における電荷演算結果に干渉が起こるという問題が生じる。上述の式（１）の伝達関数に対して、前位相の演算結果が差動増幅器の入力寄生容量Ｃｐに蓄積された結果として、式（２）が得られる。
【数２】
2010103582.tif 000004
ここで、Ｖｏｕｔ−１は前位相のアナログ出力電圧Ｖｏｕｔを表し、式（２）の最終項が履歴項であり、前位相の入力信号依存の干渉となる。【０００８】
これらの電荷の履歴による信号の干渉は、パイプラインＡＤ変換器の積分非直線性（ＩＮＬ：Integral Non Linearity）や微分非直線性（ＤＮＬ：Differential Non Linearity）および全高調波ひずみ（ＴＨＤ：Total Harmonic Distortion）の劣化の原因となる。【０００９】
この問題を回避するためには、例えば、各位相の終了と開始の間にリセット期間を設け、差動増幅器の入力端子をリセットするという方法がある。ところがこの方法は、制御回路の複雑化につながり、また、動作速度が低下することになるので、特にダブルサンプリングのように高速化を目的とした技術では、好ましくない。【００１０】
また、例えば特許文献２では、２つの差動増幅器と、それぞれの差動増幅器の正負入力端子に接続するスイッチにより、第１の位相では２つの差動増幅器の正入力端子と正入力端子、負入力端子と負入力端子を接続し、第２の位相では入力端子の接続を入れ替え正と負、負と正の入出力端子を接続することにより、差動増幅器の入力容量や寄生容量に保持された電荷をキャンセルする方法が示されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】米国特許第６１６６６７５号明細書
【特許文献２】米国特許第７３０４５９８号明細書
【非特許文献】
【００１２】
【非特許文献１】“A 250-mW,8-b,52-MSamples/s Parallel-PipelineＤＡＤ Converter with Reduced Number of Amplifiers”,IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL.32，NO.3，MARCH 1997
【発明の概要】
【発明が解決しようとする課題】
【００１３】
ところが、特許文献２の方法では、従来のゲインステージ構成に加え、差動増幅器の出力端子から入力端子へのフィードバックループにスイッチを追加することになり、演算のセトリング特性の劣化につながる。【００１４】
そこで、本発明は、差動増幅器において、例えば時分割で共有する際の入力端子に残る電荷による履歴効果を、演算のセトリング特性の劣化を招くことなく、低減可能にすることを目的とする。
【課題を解決するための手段】
【００１５】
本発明の一態様では、差動増幅器として、
差動入力が与えられる第１および第２の入力端子と、
前記第１および第２の入力端子と、ゲートがそれぞれ接続された第１および第２の入力トランジスタと、
前記第１および第２の入力トランジスタのソースに、一端がそれぞれ接続された第１および第２の容量デバイスと、
前記第１および第２の容量デバイスの他端と前記第１および第２の入力端子との間の接続を、制御クロックに応じて、位相毎に、切り替えるスイッチ部とを備えたものである。【００１６】
この発明の態様によると、スイッチ部によって、第１および第２の入力端子に接続される容量デバイスが、位相毎に、切り替えられる。このため、前の位相において入力トランジスタの入力容量や配線寄生容量に蓄積された電荷を、容量デバイスに蓄積される電荷によって、打ち消すことが可能になる。したがって、例えば差動増幅器を時分割で共有する際の入力端子に残る電荷による履歴効果を低減することができる。しかも、差動増幅器の出力端子から入力端子へのフィードバックループにスイッチを追加する必要がないので、演算のセトリング特性の劣化は生じない。【００１７】
また、本発明の一態様は、差動増幅器として、
差動入力が与えられる第１および第２の入力端子と、
前記第１および第２の入力端子と、ゲートがそれぞれ接続された第１および第２の入力トランジスタと、
第１および第２の容量デバイスと、
前記第１および第２の容量デバイスの一端と前記第１および第２の入力トランジスタのドレインとの間の接続を、制御クロックに応じて、位相毎に、切り替える第１のスイッチ部と、
前記第１および第２の容量デバイスの他端と前記第１および第２の入力端子との間の接続を、制御クロックに応じて、位相毎に、切り替える第２のスイッチ部とを備えたものである。【００１８】
この発明の態様によると、第１および第２のスイッチ部によって、第１および第２の入力端子に接続される容量デバイスが、位相毎に、切り替えられる。このため、前の位相において入力トランジスタの入力容量や配線寄生容量に蓄積された電荷を、容量デバイスに蓄積される電荷によって、打ち消すことが可能になる。したがって、例えば差動増幅器を時分割で共有する際の入力端子に残る電荷による履歴効果を低減することができる。しかも、差動増幅器の出力端子から入力端子へのフィードバックループにスイッチを追加する必要がないので、演算のセトリング特性の劣化は生じない。
【発明の効果】
【００１９】
本発明の差動増幅器によると、２つの入力端子に接続される容量デバイスの接続を、スイッチ制御で位相毎に入れ替えるので、入力トランジスタに蓄積された電荷による履歴効果を低減することが可能になる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施形態１に係る差動増幅器の構成図である。
【図２】本発明の実施形態２に係る差動増幅器の構成図である。
【図３】本発明の実施形態３に係る差動増幅器の構成図である。
【図４】本発明の実施形態４に係る差動増幅器の構成図である。
【図５】本発明の実施形態５に係る差動増幅器の構成図である。
【図６】本発明の実施形態６に係る、ゲインステージのスイッチと差動増幅器の構成図である。
【図７】本発明の実施形態６に係るスイッチ制御を示すタイミングチャートである。
【図８】パイプラインＡＤ変換器の一般的な構成概略を示す図である。
【図９】差動増幅器を共有するダブルサンプリング技術適応のゲインステージ回路構成を示す図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施形態について、図面を参照して詳細に説明する。
【００２２】
（実施形態１）
図１は実施形態１に係る差動増幅器の構成図を示す。図１の差動増幅器１００は、差動入力が与えられる第１および第２の入力端子としての正側入力端子Ｖｉｎｐおよび負側入力端子Ｖｉｎｎと、第１および第２の入力トランジスタとしてのＮｃｈトランジスタ２，３と電流源０とを有する差動入力部１と、トランジスタ２，３のソース（電流源０に共通に接続されている）に一端がそれぞれ接続された第１および第２の容量デバイス１０１，１０２と、第１および第２の容量デバイス１０１，１０２の他端と正側入力端子Ｖｉｎｐおよび負側入力端子Ｖｉｎｎとの間の接続を位相毎に切り替えるスイッチ部２０とを備えている。なお、差動入力部１に関しては、便宜的にＮｃｈトランジスタ構成を示すが、トランジスタ種類や回路構成は図示した構成に限定されるものではない。他の実施形態についても同様である。また、容量デバイス１０１，１０２は、例えば、ＭＩＭ（Metal-Insulator-Metal）容量やＭＯＭ（Metal-Oxide-Metal）容量などで実現可能であるが、後述するように、Ｐｃｈ，Ｎｃｈトランジスタでも実現可能である。
【００２３】
スイッチ部２０は、第１〜第４のスイッチとしてのスイッチＳ１，Ｓ２，Ｓ３，Ｓ４を備えている。スイッチＳ１，Ｓ２は第１の容量デバイス１０１の他端と、正側入力端子Ｖｉｎｐおよび負側入力端子Ｖｉｎｎとの間にそれぞれ設けられている。また、スイッチＳ３，Ｓ４は第２の容量デバイス１０２の他端と、負側入力端子Ｖｉｎｎおよび正側入力端子Ｖｉｎｐとの間にそれぞれ設けられている。スイッチＳ１，Ｓ３は同じ位相φ１でオンになり、スイッチＳ２，Ｓ４はその逆の位相φ２でオンになる。
【００２４】
なお、図１の構成では、第１および第２の容量デバイス１０１，１０２の一端は、直接トランジスタ２，３のソースに接続されているが、その間にスイッチを設けてもかまわない。
【００２５】
図１の差動増幅器１００は、ダブルサンプリングやアンプシェアなど時分割で差動増幅器を共有する構成に用いることが可能である。図９はダブルサンプリング技術を適応したゲインステージに図１の差動増幅器１００を用いた構成を示している。図９の構成では、差動増幅器１００の差動入力Ｖｉｎｐ，Ｖｉｎｎのそれぞれに関して、図８に示したようなスイッチとサンプリング容量の群を、チャネル１５ａ，１５ｂとして並列に２つ備えている。そしてスイッチｓｗ１ａ，ｓｗ１ｂによって、差動増幅器１００の差動入力Ｖｉｎｐ，Ｖｉｎｎと２つのチャネル１５ａ，１５ｂとを位相毎に交互に接続し、時分割で差動増幅器１００を共有する。これにより、消費電力を増加させることなく演算速度を約２倍にすることを可能とする。位相φ１，位相φ２を制御するクロックは、図８のタイミングチャートで示したものと同様である。
【００２６】
ここでは図９を用いて、図１の差動増幅器１００をダブルサンプリングに適応した場合の動作を説明する。なお、差動増幅器１００のスイッチ制御は、図９のゲインステージに用いるものと同じクロックによって実現することができる。以下、位相毎の動作の詳細について説明する。
【００２７】
［φ１の動作］
φ１では、図９のゲインステージは、チャネル１５ａ側のスイッチ群はサンプリングフェーズであり、容量デバイスＣｓａ，Ｃｆａにアナログ入力ＡＩＮＰ，ＡＩＮＮが接続され、容量デバイスＣｓａ，Ｃｆａと差動増幅器１００の入力端子Ｖｉｎｎ，Ｖｉｎｐとの間のスイッチｓｗ１ａはオフしている。このとき、チャネル１５ｂ側がホールドフェーズであり、容量デバイスＣｓｂ，Ｃｆｂと差動増幅器１００の入力端子Ｖｉｎｎ，Ｖｉｎｐとがスイッチｓｗ１ｂによって接続される。また、図１の構成において、スイッチＳ１，Ｓ３がオンになり、スイッチＳ２，Ｓ４がオフになり、正側入力端子Ｖｉｎｐと容量デバイス１０１とが接続され、負側入力端子Ｖｉｎｎと容量デバイス１０２とが接続された状態（図示した接続状態）になる。
【００２８】
φ１の演算が収束した結果、差動増幅器１００の入力端子間電位差は、
Ｖｉｎｐ−Ｖｉｎｎ＝（Ｖｏｕｔｐ−Ｖｏｕｔｎ）／Ａ
となる。ここで、Ａは差動増幅器１００のＤＣゲインを表す。φ１の終了時には、正側入力端子Ｖｉｎｐには、下の（３）式で得られる電荷Ｑｉｎ２が蓄積される。
Ｑｉｎ２＝Ｖｉｎｐ×（Ｃｉｎ＋Ｃｐ）＋Ｖｉｎｐ×（Ｃ１０１＋Ｃ１０１ｐ）
…（３）
ここで、Ｃｉｎはトランジスタの入力容量（ゲートドレイン間、ゲートソース間、ゲート基板間含む）であり、Ｃｐは入力トランジスタのゲートの配線寄生容量、Ｃ１０１は容量デバイス１０１の容量値、Ｃ１０１ｐは容量デバイス１０１の配線寄生容量を表す。同様に、負側入力端子Ｖｉｎｎには、
Ｑｉｎ３＝Ｖｉｎｎ×（Ｃｉｎ＋Ｃｐ）＋Ｖｉｎｎ×（Ｃ１０２＋Ｃ１０２ｐ）
の電荷が蓄積される。Ｃ１０２は容量デバイス１０２の容量値、Ｃ１０２ｐは容量デバイス１０２の配線寄生容量を表す。
【００２９】
［φ２の動作］
φ２では、逆にスイッチｓｗ１ａがオンになり、チャネル１５ａ側のスイッチ群がホールドフェーズになり、チャネル１５ｂ側のスイッチ群がサンプリングフェーズになる。差動増幅器１００において、スイッチＳ１，Ｓ３がオフになり、スイッチＳ２，Ｓ４がオンになる。これによりφ１とは逆に、正側入力端子Ｖｉｎｐに容量デバイス１０２が接続され、負側入力端子Ｖｉｎｎに容量デバイス１０１が接続される。
【００３０】
入力トランジスタ２，３と容量デバイス１０１，１０２に蓄積された電荷量は、φ１から保存されるため、φ２に移行した際の正側入力端子Ｖｉｎｐの電荷量Ｑｉｎ２’は、容量デバイスに蓄積された電荷の項だけ入れ替わり、
Ｑｉｎ２’＝Ｖｉｎｐ×（Ｃｉｎ＋Ｃｐ）＋Ｖｉｎｎ×（Ｃ１０２＋Ｃ１０２ｐ）
となる。
Ｖｉｎｎ＝−Ｖｉｎｐ
であることから、
Ｑｉｎ２’＝Ｖｉｎｐ×（Ｃｉｎ−Ｃ１０２＋Ｃｐ−Ｃ１０２ｐ）
となる。
Ｃｉｎ＝Ｃ１０２＝Ｃ１０１、Ｃｐ＝Ｃ１０２ｐ＝Ｃ１０１ｐ
になるように容量デバイスとその配線寄生容量を設定すれば、位相φ１に蓄積された電荷を打ち消すことができる。
【００３１】
負側入力端子Ｖｉｎｎについても同様に、φ２に移行した際の電荷量Ｑｉｎ３’は、
Ｑｉｎ３’＝Ｖｉｎｎ×（Ｃｉｎ−Ｃ１０１＋Ｃｐ−Ｃ１０１ｐ）
となり、電荷を打ち消すことができる。これにより、正負入力端子にφ１演算結果から蓄積された電荷について打ち消すことができ、φ２に移行した際もチャネル１５ｂ側の演算結果に履歴効果として干渉しない。
【００３２】
このため、上述の式（２）中の履歴項を低減して、差動増幅器１００を時分割共有する場合でも、ゲインステージにおいて、精度劣化を招くことなく演算を行うことが可能である。また、本実施形態では、上述の特許文献２にように演算のセトリング特性の劣化を招くことなく、残留電荷の履歴効果を低減することが可能である。
【００３３】
このように本実施形態によると、差動増幅器の入力端子に容量デバイスを接続し、各位相で正負端子への接続を入れ替えることによって、前位相において入力端子の容量に蓄積された電荷を低減し、時分割で差動増幅器を共有した場合の入力端子に残る電荷による履歴効果の低減を得ることができる。
【００３４】
（実施形態２）
図２は実施形態２に係る差動増幅器の構成図を示す。図２の差動増幅器１００は、図１の構成において、容量デバイスをダミートランジスタによって構成したものである。すなわち、図２の差動増幅器１００は、差動入力が与えられる第１および第２の入力端子としての正側入力端子Ｖｉｎｐおよび負側入力端子Ｖｉｎｎと、第１および第２の入力トランジスタとしてのＮｃｈトランジスタ２，３と電流源０とを有する差動入力部１と、トランジスタ２，３のソース（電流源０に共通に接続されている）に、ソースがそれぞれ接続された第１および第２のダミートランジスタ１０３，１０４と、第１および第２のダミートランジスタ１０３，１０４のゲートと正側入力端子Ｖｉｎｐおよび負側入力端子Ｖｉｎｎとの間の接続を位相毎に切り替えるスイッチ部２０とを備えている。なお、ダミートランジスタ１０３、１０４は、入力トランジスタ２，３と同型のトランジスタに限定されるものではないが、ここでは同型のＮｃｈトランジスタを用いるものとしている。
【００３５】
スイッチ部２０は、第１〜第４のスイッチとしてのスイッチＳ１，Ｓ２，Ｓ３，Ｓ４を備えている。スイッチＳ１，Ｓ２は第１のダミートランジスタ１０３のゲートと、正側入力端子Ｖｉｎｐおよび負側入力端子Ｖｉｎｎとの間にそれぞれ設けられている。また、スイッチＳ３，Ｓ４は第２のダミートランジスタ１０４のゲートと、負側入力端子Ｖｉｎｎおよび正側入力端子Ｖｉｎｐとの間にそれぞれ設けられている。実施形態１と同様に、スイッチＳ１，Ｓ３は同じ位相φ１でオンになり、スイッチＳ２，Ｓ４はその逆の位相φ２でオンになる。
【００３６】
なお、図２の構成では、第１および第２のダミートランジスタ１０３，１０４のドレインは、ソースと短絡されているが、このドレインについては、未接続状態としてもよい。
【００３７】
位相φ１終了時での正側入力端子Ｖｉｎｐに蓄積された電荷は、実施形態１で示した式（３）と同様に、下の式（４）で表わされる。
Ｑｉｎ２＝Ｖｉｎｐ×（Ｃｉｎ＋Ｃｐ）＋Ｖｉｎｐ×（Ｃｄｕｍｉｎ＋Ｃｄｕｍｐ）
…（４）
ここで、Ｃｄｕｍｉｎはダミートランジスタの入力容量、Ｃｄｕｍｐはダミートランジスタのゲートの配線寄生容量を示している。入力トランジスタの入力容量Ｃｉｎは、ゲートソース間容量Ｃｇｓ、ゲートドレイン間容量Ｃｇｄおよびゲート基板間容量Ｃｇｂで構成され、以下では、入力トランジスタと同サイズのトランジスタの入力容量はＣｇｓ、Ｃｇｄ、Ｃｇｂで表記することとする。また、Ｃｄｕｍｉｎも同様に分けることができ、ドレインソース端子を短絡した場合はＣｇｄ＝Ｃｇｓとなる。
【００３８】
位相φ２に移行した際、正側入力端子Ｖｉｎｐに蓄積された電荷Ｑｉｎ２’は、ダミートランジスタの電荷量の項が入れ替わり、
Ｑｉｎ２’＝Ｖｉｎｐ×（Ｃｉｎ−Ｃｄｕｍｉｎ＋Ｃｐ−Ｃｄｕｍｐ）
となる。例えば、ダミートランジスタのサイズＷを入力トランジスタ２のサイズＷと等しく設定すると、入力トランジスタの入力容量
Ｃｉｎ＝Ｃｇｓ＋Ｃｇｄ＋Ｃｇｂ
に対し、ダミートランジスタの入力容量は、
Ｃｄｕｍｉｎ＝２＊Ｃｇｓ＋Ｃｇｂ
となるため、
Ｃｉｎ−Ｃｄｕｍｉｎ＝Ｃｇｄ−Ｃｇｓ
となり、電荷量を大きく低減することができる。また入力トランジスタとダミートランジスタの配線寄生容量を揃えることにより、Ｑｉｎ２’をさらに低減することができる。
【００３９】
このように本実施形態によると、差動増幅器の正負入力端子のそれぞれにダミートランジスタを接続し、各位相で正負端子への接続を入れ替えることによって、前位相において入力端子の容量に蓄積された電荷を低減し、時分割で差動増幅器を共有した場合の入力端子に残る電荷による履歴効果の低減を得ることができる。
【００４０】
（実施形態３）
図３は実施形態３に係る差動増幅器の構成図を示す。図３の差動増幅器１００は、差動入力が与えられる第１および第２の入力端子としての正側入力端子Ｖｉｎｐおよび負側入力端子Ｖｉｎｎと、第１および第２の入力トランジスタとしてのＮｃｈトランジスタ２，３と電流源０とを有する差動入力部１と、第１および第２の容量デバイス１０１，１０２と、第１および第２の容量デバイス１０１，１０２の一端と入力トランジスタ２，３のドレインとの間の接続を位相毎に切り替える第１のスイッチ部３１と、第１および第２の容量デバイス１０１，１０２の他端と正側入力端子Ｖｉｎｐおよび負側入力端子Ｖｉｎｎとの間の接続を位相毎に切り替える第２のスイッチ部３２とを備えている。
【００４１】
第１のスイッチ部３１は、第１〜第４のスイッチとしてのスイッチＳ９，Ｓ１０，Ｓ１１，Ｓ１２を備えている。スイッチＳ９，Ｓ１０は第１の容量デバイス１０１の一端と、入力トランジスタ２，３のドレインとの間にそれぞれ設けられている。また、スイッチＳ１１，Ｓ１２は第２の容量デバイス１０２の一端と、入力トランジスタ３，２のドレインとの間にそれぞれ設けられている。
【００４２】
第２のスイッチ部３２は、第５〜第８のスイッチとしてのスイッチＳ５，Ｓ６，Ｓ７，Ｓ８を備えている。スイッチＳ５，Ｓ６は第１の容量デバイス１０１の他端と、正側入力端子Ｖｉｎｐおよび負側入力端子Ｖｉｎｎとの間にそれぞれ設けられている。また、スイッチＳ７，Ｓ８は第２の容量デバイス１０２の他端と、負側入力端子Ｖｉｎｎおよび正側入力端子Ｖｉｎｐとの間にそれぞれ設けられている。
【００４３】
スイッチＳ５，Ｓ７，Ｓ９，Ｓ１１は同じ位相φ１でオンになり、スイッチＳ６，Ｓ８，Ｓ１０，Ｓ１２はその逆の位相φ２でオンになる。
【００４４】
各位相φ１，φ２の動作について説明する。
【００４５】
［φ１の動作］
φ１では、スイッチＳ５，Ｓ７，Ｓ９，Ｓ１１がオンになり、スイッチＳ６，Ｓ８，Ｓ１０，Ｓ１２がオフになる。この結果、第１の容量デバイス１０１はスイッチＳ５，Ｓ９を介して正側入力端子Ｖｉｎｐと入力トランジスタ２のドレインとに接続され、第２の容量デバイス１０２はスイッチＳ７，Ｓ１１を介して負側入力端子Ｖｉｎｎと入力トランジスタ３のドレインとに接続された状態（図示した接続状態）になる。
【００４６】
φ１での演算が収束した結果、差動増幅器１００の入力端子間電位差は、
Ｖｉｎｐ−Ｖｉｎｎ＝（Ｖｏｕｔｐ−Ｖｏｕｔｎ）／Ａ
となる。φ１の終了時には、正側入力端子Ｖｉｎｐには、下の実施形態１で示した式（３）で得られる電荷Ｑｉｎ２が蓄積される。
Ｑｉｎ２＝Ｖｉｎｐ×（Ｃｉｎ＋Ｃｐ）＋Ｖｉｎｐ×（Ｃ１０１＋Ｃ１０１ｐ）
同様に、負側入力端子Ｖｉｎｎには、
Ｑｉｎ３＝Ｖｉｎｎ×（Ｃｉｎ＋Ｃｐ）＋Ｖｉｎｎ×（Ｃ１０２＋Ｃ１０２ｐ）
の電荷が蓄積される。
【００４７】
［φ２の動作］
φ２では、スイッチＳ５，Ｓ７，Ｓ９，Ｓ１１がオフになり、スイッチＳ６，Ｓ８，Ｓ１０，Ｓ１２がオンになる。これによりφ１とは逆に、第１の容量デバイス１０１はスイッチＳ６，Ｓ１０を介して負側入力端子Ｖｉｎｎと入力トランジスタ３のドレインとに接続され、第２の容量デバイス１０２はスイッチＳ８，Ｓ１２を介して正側入力端子Ｖｉｎｐと入力トランジスタ２のドレインとに接続される。
【００４８】
入力トランジスタ２，３と容量デバイス１０１，１０２に蓄積された電荷量は、φ１から保存されるため、φ２に移行した際の正側入力端子Ｖｉｎｐの電荷量Ｑｉｎ２’は、
Ｑｉｎ２’＝Ｖｉｎｐ×（Ｃｉｎ−Ｃ１０２＋Ｃｐ−Ｃ１０２ｐ）
となり、Ｃｉｎ＝Ｃ１０２＝Ｃ１０１、Ｃｐ＝Ｃ１０２ｐ＝Ｃ１０１ｐになるように設定すれば、位相φ１に蓄積された電荷を打ち消すことができる。
【００４９】
負側入力端子Ｖｉｎｎについても同様に、
Ｑ３’＝  Ｖｉｎｎ×（Ｃｉｎ−Ｃ１０１＋Ｃｐ−Ｃ１０１ｐ）
となり、電荷を打ち消すことができる。これにより、本実施形態では、入力端子に残る電荷の干渉による履歴効果を低減することが可能である。
【００５０】
このように本実施形態によると、差動増幅器の入力端子に容量デバイスを接続し、各位相で正負端子への接続を入れ替えることによって、前位相において入力端子の容量に蓄積された電荷を低減し、時分割で差動増幅器を共有した場合の入力端子に残る電荷による履歴効果の低減を得ることができる。
【００５１】
（実施形態４）
図４は実施形態４に係る差動増幅器の構成図を示す。図４の差動増幅器１００は、図３の構成において、容量デバイスをダミートランジスタによって構成したものである。すなわち、図４の差動増幅器１００は、差動入力が与えられる第１および第２の入力端子としての正側入力端子Ｖｉｎｐおよび負側入力端子Ｖｉｎｎと、第１および第２の入力トランジスタとしてのＮｃｈトランジスタ２，３と電流源０とを有する差動入力部１と、第１および第２のダミートランジスタ１０５，１０６と、第１および第２のダミートランジスタ１０５，１０６のドレインと入力トランジスタ２，３のドレインとの間の接続を位相毎に切り替える第１のスイッチ部３１と、第１および第２のダミートランジスタ１０５，１０６のゲートと正側入力端子Ｖｉｎｐおよび負側入力端子Ｖｉｎｎとの間の接続を位相毎に切り替える第２のスイッチ部３２とを備えている。なお、実施形態２と同様に、ダミートランジスタ１０５，１０６は、入力トランジスタ２，３と同型のトランジスタに限定されるものではないが、ここでは同型のＮｃｈトランジスタを用いるものとしている。
【００５２】
第１のスイッチ部３１は、第１〜第４のスイッチとしてのスイッチＳ９，Ｓ１０，Ｓ１１，Ｓ１２を備えている。スイッチＳ９，Ｓ１０は第１のダミートランジスタ１０５のドレインと、入力トランジスタ２，３のドレインとの間にそれぞれ設けられている。また、スイッチＳ１１，Ｓ１２は第２のダミートランジスタ１０６のドレインと、入力トランジスタ３，２のドレインとの間にそれぞれ設けられている。
【００５３】
第２のスイッチ部３２は、第５〜第８のスイッチとしてのスイッチＳ５，Ｓ６，Ｓ７，Ｓ８を備えている。スイッチＳ５，Ｓ６は第１のダミートランジスタ１０５のゲートと、正側入力端子Ｖｉｎｐおよび負側入力端子Ｖｉｎｎとの間にそれぞれ設けられている。また、スイッチＳ７，Ｓ８は第２のダミートランジスタ１０６のゲートと、負側入力端子Ｖｉｎｎおよび正側入力端子Ｖｉｎｐとの間にそれぞれ設けられている。
【００５４】
スイッチＳ５，Ｓ７，Ｓ９，Ｓ１１は同じ位相φ１でオンになり（図４に示した接続状態）、スイッチＳ６，Ｓ８，Ｓ１０，Ｓ１２はその逆の位相φ２でオンになる。
【００５５】
なお、図４の構成では、第１および第２のダミートランジスタ１０５，１０６のソースは、ドレインと短絡されているが、このソースについては、未接続状態としてもよい。
【００５６】
位相φ１終了時での正側入力端子Ｖｉｎｐに蓄積された電荷Ｑｉｎ２は、実施形態２で示した式（４）と同様に、
Ｑｉｎ２＝Ｖｉｎｐ×（Ｃｉｎ＋Ｃｐ）＋Ｖｉｎｐ×（Ｃｄｕｍｉｎ＋Ｃｄｕｍｐ）
と表わされる。
【００５７】
位相φ２に移行した際、正側入力端子Ｖｉｎｐに蓄積された電荷Ｑｉｎ２’は、
Ｑｉｎ２’＝Ｖｉｎｐ×（Ｃｉｎ−Ｃｄｕｍｉｎ＋Ｃｐ−Ｃｄｕｍｐ）
となる。よって実施形態２と同様に、例えばダミートランジスタのサイズＷを入力トランジスタ２のサイズＷと等しく設定すると、入力トランジスタの入力容量
Ｃｉｎ＝Ｃｇｓ＋Ｃｇｄ＋Ｃｇｂ
に対し、ダミートランジスタの入力容量は、
Ｃｄｕｍｉｎ＝２＊Ｃｇｄ＋Ｃｇｂ
となる。これにより、
Ｃｉｎ−Ｃｄｕｍｉｎ＝Ｃｇｓ−Ｃｇｄ
となり、電荷量を大きく低減することができる。実施形態２と同様に、ＣｇｄとＣｇｓを比較して考えた場合、入力トランジスタのトランスコンダクタンスｇｍと入力トランジスタのドレイン側負荷抵抗によるミラー効果によりＣｇｄの成分の効果が大きく、これに応じたダミートランジスタのサイズ調整が必要になる。
【００５８】
このように本実施形態によると、差動増幅器の正負入力端子のそれぞれにダミートランジスタを接続し、各位相で正負端子への接続を入れ替えることによって、前位相において入力端子の容量に蓄積された電荷を低減し、時分割で差動増幅器を共有した場合の入力端子に残る電荷による履歴効果の低減を図ることができる。
【００５９】
（実施形態５）
図５は実施形態５に係る差動増幅器の構成図を示す。図５の差動増幅器１００は、差動入力部１と、図２に示したダミートランジスタ１０３，１０４およびスイッチ部２０と、図４に示したダミートランジスタ１０５，１０６並びに第１および第２のスイッチ部３１，３２とを備えている。そして、その動作は実施形態２，４と同様であり、位相φ１とφ２において実施形態２，４に示したようにスイッチ制御を行う。
【００６０】
なお、図５の構成では、ダミートランジスタ１０３，１０４，１０５，１０６はドレインとソースが短絡されているが、ダミートランジスタ１０３，１０４は少なくともソースが接続されておればよく、ダミートランジスタ１０５，１０６は少なくともドレインが接続されていればよい。
【００６１】
ダミートランジスタ１０３，１０４，１０５，１０６のサイズＷが、入力トランジスタ２，３の半分のサイズに設定されているものとする。この場合、ダミートランジスタ１０３のゲートドレイン容量はゲートソース容量と等しく、入力トランジスタの半分のサイズのため、入力容量は、
２＊（１／２）＊Ｃｇｓ
となる。また、ダミートランジスタ１０５のゲートソース容量はゲートドレイン容量と等しく、入力トランジスタの半分のサイズのため、入力容量は
２＊（１／２）＊Ｃｇｄ
となる。これにより、位相φ１が終了し位相φ２が開始した時点の正側入力端子Ｖｉｎｐの電荷Ｑｉｎ２’は、入力トランジスタのゲートドレイン間容量、ゲートソース間容量、ゲート基板間容量が、それぞれ、２個のダミートランジスタの合計値と等しくなるため、
Ｑｉｎ２’＝Ｖｉｎｐ×（Ｃｇｓ＋Ｃｇｄ＋Ｃｇｂ＋Ｃｐ）
−Ｖｉｎｐ×｛Ｃｇｓ＋Ｃｇｄ＋２＊（１／２）＊Ｃｇｂ＋２＊Ｃｄｕｍｐ｝
＝Ｖｉｎｐ（Ｃｐ−２＊Ｃｄｕｍｐ）
となる。入力トランジスタの配線寄生容量に対し、ダミートランジスタの配線寄生容量を調整することによって、電荷を完全にキャンセルすることができる。
【００６２】
ここで、差動増幅器のＤＣゲインＡを４０ｄＢに設計し、参照電圧Ｖｒｅｆを０．５Ｖとし、サンプリング容量Ｃｓ，Ｃｆと寄生容量Ｃｐとが等しい（Ｃｓ＝Ｃｆ＝Ｃｐ）としてシミュレーションを行った。このシミュレーションの結果、従来技術の場合は５．１ｍＶの履歴効果による誤差が生じたのに対して、本実施形態のようにダミートランジスタを追加したことによって、履歴効果による誤差が０．３ｍＶまで削減されるという効果が確認された。
【００６３】
このように本実施形態によると、差動増幅器の正負入力端子のそれぞれにダミートランジスタを接続し、各位相で正負端子への接続を入れ替えることによって、前位相において入力端子の容量に蓄積された電荷を低減し、時分割で差動増幅器を共有した場合の入力端子に残る電荷による履歴効果の低減を得ることができる。
【００６４】
（実施形態６）
図６は実施形態６に係る差動増幅器の周辺回路構成図であり、図７は図６におけるスイッチ制御を示すタイミングチャートである。
【００６５】
図６に示すスイッチｓｗ１ａ，ｓｗ１ｂは、図９に示した、ゲインステージにおいて差動増幅器１００の差動入力をチャネル１５ａ，１５ｂ間で切り替えるためのスイッチｓｗ１ａ，ｓｗ１ｂに対応している。なお、ここでは、差動増幅器１００として、実施形態２に係るスイッチＳ１，Ｓ２，Ｓ３，Ｓ４を含む構成を図示している（他の構成要素は図示を省略）。ただし、図６の差動増幅器１００はこの限りではなく、上述の実施形態１〜５に係るいずれかの差動増幅器で実現できる。
【００６６】
図７のタイミングチャートは図６におけるスイッチ動作と対応しており、φ１ｐはφ１よりも立下りが早いクロックであり、同様にφ２ｐはφ２よりも立下りが早いクロックである。位相φ１，φ１ｐの立上りでスイッチｓｗ１ｂとスイッチＳ１，Ｓ３がオンになり、φ１ｐの立下りでスイッチｓｗ１ｂがオフ、φ１の立下りでスイッチＳ１，Ｓ３がオフになる。これにより、スイッチｓｗ１ｂがオフする際にスイッチｓｗ１ｂから流入するチャージインジェクションなどの電荷が、スイッチＳ１，Ｓ３がオンであることにより、正側入力端子Ｖｉｎｐおよび負側入力端子Ｖｉｎｎにそれぞれ接続されている、上述した入力トランジスタとダミートランジスタのゲート容量に、電荷として保持される。
【００６７】
スイッチｓｗ１ｂとスイッチＳ１，Ｓ３とが同時にオフする場合、微小なタイミングずれやクロックスルーの違いにより、スイッチｓｗ１ｂからの流入電荷量を確定することができず、ダミートランジスタに蓄積される電荷と入力トランジスタに蓄積される電荷に誤差が生じる。ところが本実施形態のように、スイッチｓｗ１ｂを先にオフすることによって、ダミートランジスタと入力トランジスタに蓄積される電荷量を一定にすることが可能である。位相φ２，φ２ｐによって制御されるスイッチｓｗ１ａとスイッチＳ２，Ｓ４についても同様のことが言える。
【００６８】
このように本実施形態では、ゲインステージ内の差動増幅器の差動入力を入れ替えるためのスイッチをオフするタイミングを、差動増幅器におけるスイッチ制御よりも先に設定することによって、前位相において入力端子の容量に蓄積された電荷を低減し、時分割で差動増幅器を共有した場合の入力端子に残る電荷による履歴効果の低減を図ることができる。
【産業上の利用可能性】
【００６９】
本発明の差動増幅器では、差動入力トランジスタに蓄積された電荷による履歴効果の低減が可能になるので、例えば、高速動作するパイプラインＡＤ変換器の特性劣化を抑制するのに有用である。
【符号の説明】
【００７０】
２  第１の入力トランジスタ
３  第２の入力トランジスタ
１０  パイプラインＡＤ変換器
１１  ゲインステージ
２０  スイッチ部
３１  第１のスイッチ部
３２  第２のスイッチ部
１００  差動増幅器
１０１  第１の容量デバイス
１０２  第２の容量デバイス
１０３  第１のダミートランジスタ
１０４  第２のダミートランジスタ
１０５  第１のダミートランジスタ
１０６  第２のダミートランジスタ
Ｖｉｎｐ  正側入力端子（第１の入力端子）
Ｖｉｎｎ  負側入力端子（第２の入力端子）
Ｓ１〜Ｓ４  第１〜第４のスイッチ
Ｓ５〜Ｓ８  第５〜第８のスイッチ
Ｓ９〜Ｓ１２  第１〜第４のスイッチ
【図１】
2010103582.tif 000005
【図２】
2010103582.tif 000006
【図３】
2010103582.tif 000007
【図４】
2010103582.tif 000008
【図５】
2010103582.tif 000009
【図６】
2010103582.tif 000010
【図７】
2010103582.tif 000011
【図８】
2010103582.tif 000012
【図９】
2010103582.tif 000013
【手続補正書】
【提出日】平成23年7月13日(2011.7.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
差動入力が与えられる第１および第２の入力端子と、
前記第１および第２の入力端子と、ゲートがそれぞれ接続された第１および第２の入力トランジスタと、
前記第１および第２の入力トランジスタのソースに、一端がそれぞれ接続された第１および第２の容量デバイスと、
前記第１および第２の容量デバイスの他端と前記第１および第２の入力端子との間の接続を、制御クロックに応じて、位相毎に、切り替えるスイッチ部とを備えた
ことを特徴とする差動増幅器。
【請求項２】
請求項１において、
前記スイッチ部は、
前記第１の容量デバイスの他端と、前記第１および第２の入力端子との間にそれぞれ設けられた第１および第２のスイッチと、
前記第２の容量デバイスの他端と、前記第２および第１の入力端子との間にそれぞれ設けられた第３および第４のスイッチとを備えたものである
ことを特徴とする差動増幅器。
【請求項３】
請求項１において、
前記スイッチ部は、第１の位相において、前記第１の容量デバイスの他端と前記第１の入力端子とを接続するとともに、前記第２の容量デバイスの他端と前記第２の入力端子とを接続し、第２の位相において、前記第２の容量デバイスの他端と前記第１の入力端子とを接続するとともに、前記第１の容量デバイスの他端と前記第２の入力端子とを接続するものである
ことを特徴とする差動増幅器。
【請求項４】
請求項１において、
パイプラインＡＤ変換器における２つのゲインステージ間で、時分割で共有される
ことを特徴とする差動増幅器。
【請求項５】
請求項１において、
前記第１および第２の容量デバイスは、それぞれ、第１および第２のダミートランジスタによって構成されており、
前記第１および第２のダミートランジスタは、ソースが、前記第１および第２の入力トランジスタのソースに接続されており、ゲートが、前記スイッチ部に接続されている
ことを特徴とする差動増幅器。
【請求項６】
請求項５において、
前記スイッチ部は、
前記第１のダミートランジスタのゲートと、前記第１および第２の入力端子との間にそれぞれ設けられた第１および第２のスイッチと、
前記第２のダミートランジスタのゲートと、前記第２および第１の入力端子との間にそれぞれ設けられた第３および第４のスイッチとを備えたものである
ことを特徴とする差動増幅器。
【請求項７】
差動入力が与えられる第１および第２の入力端子と、
前記第１および第２の入力端子と、ゲートがそれぞれ接続された第１および第２の入力トランジスタと、
第１および第２の容量デバイスと、
前記第１および第２の容量デバイスの一端と前記第１および第２の入力トランジスタのドレインとの間の接続を、制御クロックに応じて、位相毎に、切り替える第１のスイッチ部と、
前記第１および第２の容量デバイスの他端と前記第１および第２の入力端子との間の接続を、制御クロックに応じて、位相毎に、切り替える第２のスイッチ部とを備えた
ことを特徴とする差動増幅器。
【請求項８】
請求項７において、
前記第１のスイッチ部は、
前記第１の容量デバイスの一端と、前記第１および第２の入力トランジスタのドレインとの間にそれぞれ設けられた第１および第２のスイッチと、
前記第２の容量デバイスの一端と、前記第１および第２の入力トランジスタのドレインとの間にそれぞれ設けられた第３および第４のスイッチとを備えたものであり、
前記第２のスイッチ部は、
前記第１の容量デバイスの他端と、前記第１および第２の入力端子との間にそれぞれ設けられた第５および第６のスイッチと、
前記第２の容量デバイスの他端と、前記第１および第２の入力端子との間にそれぞれ設けられた第７および第８のスイッチとを備えたものである
ことを特徴とする差動増幅器。
【請求項９】
請求項７において、
前記第１のスイッチ部は、第１の位相において、前記第１の容量デバイスの一端と前記第１の入力トランジスタのドレインとを接続するとともに、前記第２の容量デバイスの一端と前記第２の入力トランジスタのドレインとを接続し、第２の位相において、前記第２の容量デバイスの一端と前記第１の入力トランジスタのドレインとを接続するとともに、前記第１の容量デバイスの一端と前記第２の入力トランジスタのドレインとを接続するものであり、
前記第２のスイッチ部は、前記第１の位相において、前記第１の容量デバイスの他端と前記第１の入力端子とを接続するとともに、前記第２の容量デバイスの他端と前記第２の入力端子とを接続し、前記第２の位相において、前記第２の容量デバイスの他端と前記第１の入力端子とを接続するとともに、前記第１の容量デバイスの他端と前記第２の入力端子とを接続するものである
ことを特徴とする差動増幅器。
【請求項１０】
請求項７において、
パイプラインＡＤ変換器における２つのゲインステージ間で、時分割で共有される
ことを特徴とする差動増幅器。
【請求項１１】
請求項７において、
前記第１および第２の容量デバイスは、それぞれ、第１および第２のダミートランジスタによって構成されており、
前記第１および第２のダミートランジスタは、ドレインが、前記第１のスイッチ部に接続されており、ゲートが、前記第２のスイッチ部に接続されている
ことを特徴とする差動増幅器。
【請求項１２】
請求項１１において、
前記第１のスイッチ部は、
前記第１のダミートランジスタのドレインと、前記第１および第２の入力トランジスタのドレインとの間にそれぞれ設けられた第１および第２のスイッチと、
前記第２のダミートランジスタのドレインと、前記第１および第２の入力トランジスタのドレインとの間にそれぞれ設けられた第３および第４のスイッチとを備えたものであり、
前記第２のスイッチ部は、
前記第１のダミートランジスタのゲートと、前記第１および第２の入力端子との間にそれぞれ設けられた第５および第６のスイッチと、
前記第２のダミートランジスタのゲートと、前記第１および第２の入力端子との間にそれぞれ設けられた第７および第８のスイッチとを備えたものである
ことを特徴とする差動増幅器。
【請求項１３】
ゲインステージを備えたパイプラインＡＤ変換器であって、
前記ゲインステージは、
請求項１記載の差動増幅器と、
サンプリング容量デバイスと、
前記差動増幅器の前記第１および第２の入力端子と、前記サンプリング容量デバイスとの間に設けられたスイッチとを備え、
前記スイッチをオフする制御タイミングが、前記差動増幅器の前記スイッチ部をオフする制御タイミングよりも早く設定されている
ことを特徴とするパイプラインＡＤ変換器。
【請求項１４】
ゲインステージを備えたパイプラインＡＤ変換器であって、
前記ゲインステージは、
請求項７記載の差動増幅器と、
サンプリング容量デバイスと、
前記差動増幅器の前記第１および第２の入力端子と、前記サンプリング容量デバイスとの間に設けられたスイッチとを備え、
前記スイッチをオフする制御タイミングが、前記差動増幅器の前記第１および第２のスイッチ部をオフする制御タイミングよりも早く設定されている
ことを特徴とするパイプラインＡＤ変換器。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パイプラインＡＤ変換器などに用いられる差動増幅器に関する。
【背景技術】
【０００２】
図８はパイプラインＡＤ変換器のブロック図を示す。図８に示すように、一般的なパイプラインＡＤ変換器１０は、縦続接続された複数のゲインステージ１１（ステージ１〜ｎ）とエンコーダ１４とを備えている。各ゲインステージ１１は、入力したアナログ信号をデジタル変換して得られたデジタル信号Ｄ１〜Ｄｎを出力するとともに、入力したアナログ信号から、このデジタル信号Ｄ１〜Ｄｎに対応するアナログ量を加減算し、これを例えば２倍して得られたアナログ信号を次段のゲインステージ１１に出力する。エンコーダ１４は、各ゲインステージ１１から出力されたデジタル信号Ｄ１〜Ｄｎを１ビットずつシフトして加算し、パイプラインＡＤ変換器１０のデジタル出力を生成する。
【０００３】
また図８の下部には、ゲインステージ１１の回路構成例を示している。ここではステージ１の回路構成を代表して示しているが、他のゲインステージ１１も同様の構成である。各ゲインステージ１１は、サブＡ／Ｄ変換器１２、サブＤ／Ａ変換器１３、並びに、スイッチ群、サンプリング容量Ｃｓ，Ｃｆ、および増幅器１００Ａで構成されるスイッチトキャパシタ回路を備えている。ゲインステージ１１（ステージ１）では、入力されたアナログ入力ＶｉｎをサブＡＤ変換器１２によりＡＤ変換してデジタル値Ｄ１を出力する。また、そのデジタル値Ｄ１をサブＤＡ変換器１３によりアナログ値に変換する。スイッチトキャパシタ回路で実現された増幅部は、サブＤＡ変換器１３から出力されたアナログ値をアナログ入力Ｖｉｎから減算して、結果をゲイン倍（１．５ｂｉｔステージの理想値は２倍）する。
【０００４】
ゲインステージ１１の増幅部では、図８中のタイミングチャートに示した位相φ１、φ２でそれぞれのスイッチがオンする。異なる位相φ１，φ２のクロックによりスイッチを制御することによって、次の式（１）が得られる。
【数１】
2010103582.tif 000014
ここで、Ａは増幅器１００ＡのＤＣゲイン、Ｖｒｅｆは参照電圧である。１．５ｂｉｔステージ方式では、サンプリング容量Ｃｓ，Ｃｆの容量値をＣｓ＝Ｃｆの関係に設定し、約２倍のゲインを実現する。また、Ｃｐは増幅器１００Ａの入力端子に付加される寄生容量を表している。また図では省略しているが、位相φ１の際、増幅器１００Ａは能動状態にあり、一般的には、差動入力端子を短絡して前位相の演算結果が差動入力の容量に電荷として残らないようにリセットする。同時に出力端子をリセットすることもできる。
【０００５】
パイプラインＡＤ変換器の低消費電力化や省面積化の実現のために、特許文献１では、２チャネルのゲインステージを位相毎に制御し、並列に信号を処理して高速化を実現するパイプラインＡＤ変換器において、差動増幅器を２チャネル間で共有することによってその個数を削減し、低消費電力を実現するダブルサンプリング技術が開示されている。
【０００６】
また、非特許文献１では、隣り合うゲインステージでは、互いに逆の位相で差動増幅器が能動動作を行うことを利用して、隣り合うゲインステージ間で時分割で差動増幅器を共有するアンプシェア技術が開示されている。
【０００７】
ダブルサンプリングやアンプシェアのように差動増幅器を時分割で共有する構成の場合、差動増幅器の入力容量や寄生容量に前の位相の電荷が履歴として保持され、次の位相のゲインステージ動作における電荷演算結果に干渉が起こるという問題が生じる。上述の式（１）の伝達関数に対して、前位相の演算結果が差動増幅器の入力寄生容量Ｃｐに蓄積された結果として、式（２）が得られる。
【数２】
2010103582.tif 000015
ここで、Ｖｏｕｔ−１は前位相のアナログ出力電圧Ｖｏｕｔを表し、式（２）の最終項が履歴項であり、前位相の入力信号依存の干渉となる。
【０００８】
これらの電荷の履歴による信号の干渉は、パイプラインＡＤ変換器の積分非直線性（ＩＮＬ：Integral Non Linearity）や微分非直線性（ＤＮＬ：Differential Non Linearity）および全高調波ひずみ（ＴＨＤ：Total Harmonic Distortion）の劣化の原因となる。
【０００９】
この問題を回避するためには、例えば、各位相の終了と開始の間にリセット期間を設け、差動増幅器の入力端子をリセットするという方法がある。ところがこの方法は、制御回路の複雑化につながり、また、動作速度が低下することになるので、特にダブルサンプリングのように高速化を目的とした技術では、好ましくない。
【００１０】
また、例えば特許文献２では、２つの差動増幅器と、それぞれの差動増幅器の正負入力端子に接続するスイッチにより、第１の位相では２つの差動増幅器の正入力端子と正入力端子、負入力端子と負入力端子を接続し、第２の位相では入力端子の接続を入れ替え正と負、負と正の入力端子を接続することにより、差動増幅器の入力容量や寄生容量に保持された電荷をキャンセルする方法が示されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】米国特許第６１６６６７５号明細書
【特許文献２】米国特許第７３０４５９８号明細書
【非特許文献】
【００１２】
【非特許文献１】“A 250-mW,8-b,52-MSamples/s Parallel-Pipelined A/D Converter with Reduced Number of Amplifiers”,IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL.32，NO.3，MARCH 1997
【発明の概要】
【発明が解決しようとする課題】
【００１３】
ところが、特許文献２の方法では、従来のゲインステージ構成に加え、差動増幅器の出力端子から入力端子へのフィードバックループにスイッチを追加することになり、演算のセトリング特性の劣化につながる。
【００１４】
そこで、本発明は、差動増幅器において、例えば時分割で共有する際の入力端子に残る電荷による履歴効果を、演算のセトリング特性の劣化を招くことなく、低減可能にすることを目的とする。
【課題を解決するための手段】
【００１５】
本発明の一態様では、差動増幅器として、
差動入力が与えられる第１および第２の入力端子と、
前記第１および第２の入力端子と、ゲートがそれぞれ接続された第１および第２の入力トランジスタと、
前記第１および第２の入力トランジスタのソースに、一端がそれぞれ接続された第１および第２の容量デバイスと、
前記第１および第２の容量デバイスの他端と前記第１および第２の入力端子との間の接続を、制御クロックに応じて、位相毎に、切り替えるスイッチ部とを備えたものである。
【００１６】
この発明の態様によると、スイッチ部によって、第１および第２の入力端子に接続される容量デバイスが、位相毎に、切り替えられる。このため、前の位相において入力トランジスタの入力容量や配線寄生容量に蓄積された電荷を、容量デバイスに蓄積される電荷によって、打ち消すことが可能になる。したがって、例えば差動増幅器を時分割で共有する際の入力端子に残る電荷による履歴効果を低減することができる。しかも、差動増幅器の出力端子から入力端子へのフィードバックループにスイッチを追加する必要がないので、演算のセトリング特性の劣化は生じない。
【００１７】
また、本発明の一態様は、差動増幅器として、
差動入力が与えられる第１および第２の入力端子と、
前記第１および第２の入力端子と、ゲートがそれぞれ接続された第１および第２の入力トランジスタと、
第１および第２の容量デバイスと、
前記第１および第２の容量デバイスの一端と前記第１および第２の入力トランジスタのドレインとの間の接続を、制御クロックに応じて、位相毎に、切り替える第１のスイッチ部と、
前記第１および第２の容量デバイスの他端と前記第１および第２の入力端子との間の接続を、制御クロックに応じて、位相毎に、切り替える第２のスイッチ部とを備えたものである。
【００１８】
この発明の態様によると、第１および第２のスイッチ部によって、第１および第２の入力端子に接続される容量デバイスが、位相毎に、切り替えられる。このため、前の位相において入力トランジスタの入力容量や配線寄生容量に蓄積された電荷を、容量デバイスに蓄積される電荷によって、打ち消すことが可能になる。したがって、例えば差動増幅器を時分割で共有する際の入力端子に残る電荷による履歴効果を低減することができる。しかも、差動増幅器の出力端子から入力端子へのフィードバックループにスイッチを追加する必要がないので、演算のセトリング特性の劣化は生じない。
【発明の効果】
【００１９】
本発明の差動増幅器によると、２つの入力端子に接続される容量デバイスの接続を、スイッチ制御で位相毎に入れ替えるので、入力トランジスタに蓄積された電荷による履歴効果を低減することが可能になる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施形態１に係る差動増幅器の構成図である。
【図２】本発明の実施形態２に係る差動増幅器の構成図である。
【図３】本発明の実施形態３に係る差動増幅器の構成図である。
【図４】本発明の実施形態４に係る差動増幅器の構成図である。
【図５】本発明の実施形態５に係る差動増幅器の構成図である。
【図６】本発明の実施形態６に係る、ゲインステージのスイッチと差動増幅器の構成図である。
【図７】本発明の実施形態６に係るスイッチ制御を示すタイミングチャートである。
【図８】パイプラインＡＤ変換器の一般的な構成概略を示す図である。
【図９】差動増幅器を共有するダブルサンプリング技術適応のゲインステージ回路構成を示す図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施形態について、図面を参照して詳細に説明する。
【００２２】
（実施形態１）
図１は実施形態１に係る差動増幅器の構成図を示す。図１の差動増幅器１００は、差動入力が与えられる第１および第２の入力端子としての正側入力端子Ｖｉｎｐおよび負側入力端子Ｖｉｎｎと、第１および第２の入力トランジスタとしてのＮｃｈトランジスタ２，３と電流源０とを有する差動入力部１と、トランジスタ２，３のソース（電流源０に共通に接続されている）に一端がそれぞれ接続された第１および第２の容量デバイス１０１，１０２と、第１および第２の容量デバイス１０１，１０２の他端と正側入力端子Ｖｉｎｐおよび負側入力端子Ｖｉｎｎとの間の接続を位相毎に切り替えるスイッチ部２０とを備えている。なお、差動入力部１に関しては、便宜的にＮｃｈトランジスタ構成を示すが、トランジスタ種類や回路構成は図示した構成に限定されるものではない。他の実施形態についても同様である。また、容量デバイス１０１，１０２は、例えば、ＭＩＭ（Metal-Insulator-Metal）容量やＭＯＭ（Metal-Oxide-Metal）容量などで実現可能であるが、後述するように、Ｐｃｈ，Ｎｃｈトランジスタでも実現可能である。
【００２３】
スイッチ部２０は、第１〜第４のスイッチとしてのスイッチＳ１，Ｓ２，Ｓ３，Ｓ４を備えている。スイッチＳ１，Ｓ２は第１の容量デバイス１０１の他端と、正側入力端子Ｖｉｎｐおよび負側入力端子Ｖｉｎｎとの間にそれぞれ設けられている。また、スイッチＳ３，Ｓ４は第２の容量デバイス１０２の他端と、負側入力端子Ｖｉｎｎおよび正側入力端子Ｖｉｎｐとの間にそれぞれ設けられている。スイッチＳ１，Ｓ３は同じ位相φ１でオンになり、スイッチＳ２，Ｓ４はその逆の位相φ２でオンになる。
【００２４】
なお、図１の構成では、第１および第２の容量デバイス１０１，１０２の一端は、直接トランジスタ２，３のソースに接続されているが、その間にスイッチを設けてもかまわない。
【００２５】
図１の差動増幅器１００は、ダブルサンプリングやアンプシェアなど時分割で差動増幅器を共有する構成に用いることが可能である。図９はダブルサンプリング技術を適応したゲインステージに図１の差動増幅器１００を用いた構成を示している。図９の構成では、差動増幅器１００の差動入力Ｖｉｎｐ，Ｖｉｎｎのそれぞれに関して、図８に示したようなスイッチとサンプリング容量の群を、チャネル１５ａ，１５ｂとして並列に２つ備えている。そしてスイッチｓｗ１ａ，ｓｗ１ｂによって、差動増幅器１００の差動入力Ｖｉｎｐ，Ｖｉｎｎと２つのチャネル１５ａ，１５ｂとを位相毎に交互に接続し、時分割で差動増幅器１００を共有する。これにより、消費電力を増加させることなく演算速度を約２倍にすることを可能とする。位相φ１，位相φ２を制御するクロックは、図８のタイミングチャートで示したものと同様である。
【００２６】
ここでは図９を用いて、図１の差動増幅器１００をダブルサンプリングに適応した場合の動作を説明する。なお、差動増幅器１００のスイッチ制御は、図９のゲインステージに用いるものと同じクロックによって実現することができる。以下、位相毎の動作の詳細について説明する。
【００２７】
［φ１の動作］
φ１では、図９のゲインステージは、チャネル１５ａ側のスイッチ群はサンプリングフェーズであり、容量デバイスＣｓａ，Ｃｆａにアナログ入力ＡＩＮＰ，ＡＩＮＮが接続され、容量デバイスＣｓａ，Ｃｆａと差動増幅器１００の入力端子Ｖｉｎｎ，Ｖｉｎｐとの間のスイッチｓｗ１ａはオフしている。このとき、チャネル１５ｂ側がホールドフェーズであり、容量デバイスＣｓｂ，Ｃｆｂと差動増幅器１００の入力端子Ｖｉｎｎ，Ｖｉｎｐとがスイッチｓｗ１ｂによって接続される。また、図１の構成において、スイッチＳ１，Ｓ３がオンになり、スイッチＳ２，Ｓ４がオフになり、正側入力端子Ｖｉｎｐと容量デバイス１０１とが接続され、負側入力端子Ｖｉｎｎと容量デバイス１０２とが接続された状態（図示した接続状態）になる。
【００２８】
φ１の演算が収束した結果、差動増幅器１００の入力端子間電位差は、
Ｖｉｎｐ−Ｖｉｎｎ＝（Ｖｏｕｔｐ−Ｖｏｕｔｎ）／Ａ
となる。ここで、Ａは差動増幅器１００のＤＣゲインを表す。φ１の終了時には、正側入力端子Ｖｉｎｐには、下の（３）式で得られる電荷Ｑｉｎ２が蓄積される。
Ｑｉｎ２＝Ｖｉｎｐ×（Ｃｉｎ＋Ｃｐ）＋Ｖｉｎｐ×（Ｃ１０１＋Ｃ１０１ｐ）
…（３）
ここで、Ｃｉｎはトランジスタの入力容量（ゲートドレイン間、ゲートソース間、ゲート基板間含む）であり、Ｃｐは入力トランジスタのゲートの配線寄生容量、Ｃ１０１は容量デバイス１０１の容量値、Ｃ１０１ｐは容量デバイス１０１の配線寄生容量を表す。同様に、負側入力端子Ｖｉｎｎには、
Ｑｉｎ３＝Ｖｉｎｎ×（Ｃｉｎ＋Ｃｐ）＋Ｖｉｎｎ×（Ｃ１０２＋Ｃ１０２ｐ）
の電荷が蓄積される。Ｃ１０２は容量デバイス１０２の容量値、Ｃ１０２ｐは容量デバイス１０２の配線寄生容量を表す。
【００２９】
［φ２の動作］
φ２では、逆にスイッチｓｗ１ａがオンになり、チャネル１５ａ側のスイッチ群がホールドフェーズになり、チャネル１５ｂ側のスイッチ群がサンプリングフェーズになる。差動増幅器１００において、スイッチＳ１，Ｓ３がオフになり、スイッチＳ２，Ｓ４がオンになる。これによりφ１とは逆に、正側入力端子Ｖｉｎｐに容量デバイス１０２が接続され、負側入力端子Ｖｉｎｎに容量デバイス１０１が接続される。
【００３０】
入力トランジスタ２，３と容量デバイス１０１，１０２に蓄積された電荷量は、φ１から保存されるため、φ２に移行した際の正側入力端子Ｖｉｎｐの電荷量Ｑｉｎ２’は、容量デバイスに蓄積された電荷の項だけ入れ替わり、
Ｑｉｎ２’＝Ｖｉｎｐ×（Ｃｉｎ＋Ｃｐ）＋Ｖｉｎｎ×（Ｃ１０２＋Ｃ１０２ｐ）
となる。
Ｖｉｎｎ＝−Ｖｉｎｐ
であることから、
Ｑｉｎ２’＝Ｖｉｎｐ×（Ｃｉｎ−Ｃ１０２＋Ｃｐ−Ｃ１０２ｐ）
となる。
Ｃｉｎ＝Ｃ１０２＝Ｃ１０１、Ｃｐ＝Ｃ１０２ｐ＝Ｃ１０１ｐ
になるように容量デバイスとその配線寄生容量を設定すれば、位相φ１に蓄積された電荷を打ち消すことができる。
【００３１】
負側入力端子Ｖｉｎｎについても同様に、φ２に移行した際の電荷量Ｑｉｎ３’は、
Ｑｉｎ３’＝Ｖｉｎｎ×（Ｃｉｎ−Ｃ１０１＋Ｃｐ−Ｃ１０１ｐ）
となり、電荷を打ち消すことができる。これにより、正負入力端子にφ１演算結果から蓄積された電荷について打ち消すことができ、φ２に移行した際もチャネル１５ｂ側の演算結果に履歴効果として干渉しない。
【００３２】
このため、上述の式（２）中の履歴項を低減して、差動増幅器１００を時分割共有する場合でも、ゲインステージにおいて、精度劣化を招くことなく演算を行うことが可能である。また、本実施形態では、上述の特許文献２にように演算のセトリング特性の劣化を招くことなく、残留電荷の履歴効果を低減することが可能である。
【００３３】
このように本実施形態によると、差動増幅器の入力端子に容量デバイスを接続し、各位相で正負端子への接続を入れ替えることによって、前位相において入力端子の容量に蓄積された電荷を低減し、時分割で差動増幅器を共有した場合の入力端子に残る電荷による履歴効果の低減を得ることができる。
【００３４】
（実施形態２）
図２は実施形態２に係る差動増幅器の構成図を示す。図２の差動増幅器１００は、図１の構成において、容量デバイスをダミートランジスタによって構成したものである。すなわち、図２の差動増幅器１００は、差動入力が与えられる第１および第２の入力端子としての正側入力端子Ｖｉｎｐおよび負側入力端子Ｖｉｎｎと、第１および第２の入力トランジスタとしてのＮｃｈトランジスタ２，３と電流源０とを有する差動入力部１と、トランジスタ２，３のソース（電流源０に共通に接続されている）に、ソースがそれぞれ接続された第１および第２のダミートランジスタ１０３，１０４と、第１および第２のダミートランジスタ１０３，１０４のゲートと正側入力端子Ｖｉｎｐおよび負側入力端子Ｖｉｎｎとの間の接続を位相毎に切り替えるスイッチ部２０とを備えている。なお、ダミートランジスタ１０３、１０４は、入力トランジスタ２，３と同型のトランジスタに限定されるものではないが、ここでは同型のＮｃｈトランジスタを用いるものとしている。
【００３５】
スイッチ部２０は、第１〜第４のスイッチとしてのスイッチＳ１，Ｓ２，Ｓ３，Ｓ４を備えている。スイッチＳ１，Ｓ２は第１のダミートランジスタ１０３のゲートと、正側入力端子Ｖｉｎｐおよび負側入力端子Ｖｉｎｎとの間にそれぞれ設けられている。また、スイッチＳ３，Ｓ４は第２のダミートランジスタ１０４のゲートと、負側入力端子Ｖｉｎｎおよび正側入力端子Ｖｉｎｐとの間にそれぞれ設けられている。実施形態１と同様に、スイッチＳ１，Ｓ３は同じ位相φ１でオンになり、スイッチＳ２，Ｓ４はその逆の位相φ２でオンになる。
【００３６】
なお、図２の構成では、第１および第２のダミートランジスタ１０３，１０４のドレインは、ソースと短絡されているが、このドレインについては、未接続状態としてもよい。
【００３７】
位相φ１終了時での正側入力端子Ｖｉｎｐに蓄積された電荷は、実施形態１で示した式（３）と同様に、下の式（４）で表わされる。
Ｑｉｎ２＝Ｖｉｎｐ×（Ｃｉｎ＋Ｃｐ）＋Ｖｉｎｐ×（Ｃｄｕｍｉｎ＋Ｃｄｕｍｐ）
…（４）
ここで、Ｃｄｕｍｉｎはダミートランジスタの入力容量、Ｃｄｕｍｐはダミートランジスタのゲートの配線寄生容量を示している。入力トランジスタの入力容量Ｃｉｎは、ゲートソース間容量Ｃｇｓ、ゲートドレイン間容量Ｃｇｄおよびゲート基板間容量Ｃｇｂで構成され、以下では、入力トランジスタと同サイズのトランジスタの入力容量はＣｇｓ、Ｃｇｄ、Ｃｇｂで表記することとする。また、Ｃｄｕｍｉｎも同様に分けることができ、ドレインソース端子を短絡した場合はＣｇｄ＝Ｃｇｓとなる。
【００３８】
位相φ２に移行した際、正側入力端子Ｖｉｎｐに蓄積された電荷Ｑｉｎ２’は、ダミートランジスタの電荷量の項が入れ替わり、
Ｑｉｎ２’＝Ｖｉｎｐ×（Ｃｉｎ−Ｃｄｕｍｉｎ＋Ｃｐ−Ｃｄｕｍｐ）
となる。例えば、ダミートランジスタのサイズＷを入力トランジスタ２のサイズＷと等しく設定すると、入力トランジスタの入力容量
Ｃｉｎ＝Ｃｇｓ＋Ｃｇｄ＋Ｃｇｂ
に対し、ダミートランジスタの入力容量は、
Ｃｄｕｍｉｎ＝２×Ｃｇｓ＋Ｃｇｂ
となるため、
Ｃｉｎ−Ｃｄｕｍｉｎ＝Ｃｇｄ−Ｃｇｓ
となり、電荷量を大きく低減することができる。また入力トランジスタとダミートランジスタの配線寄生容量を揃えることにより、Ｑｉｎ２’をさらに低減することができる。
【００３９】
このように本実施形態によると、差動増幅器の正負入力端子のそれぞれにダミートランジスタを接続し、各位相で正負端子への接続を入れ替えることによって、前位相において入力端子の容量に蓄積された電荷を低減し、時分割で差動増幅器を共有した場合の入力端子に残る電荷による履歴効果の低減を得ることができる。
【００４０】
（実施形態３）
図３は実施形態３に係る差動増幅器の構成図を示す。図３の差動増幅器１００は、差動入力が与えられる第１および第２の入力端子としての正側入力端子Ｖｉｎｐおよび負側入力端子Ｖｉｎｎと、第１および第２の入力トランジスタとしてのＮｃｈトランジスタ２，３と電流源０とを有する差動入力部１と、第１および第２の容量デバイス１０１，１０２と、第１および第２の容量デバイス１０１，１０２の一端と入力トランジスタ２，３のドレインとの間の接続を位相毎に切り替える第１のスイッチ部３１と、第１および第２の容量デバイス１０１，１０２の他端と正側入力端子Ｖｉｎｐおよび負側入力端子Ｖｉｎｎとの間の接続を位相毎に切り替える第２のスイッチ部３２とを備えている。
【００４１】
第１のスイッチ部３１は、第１〜第４のスイッチとしてのスイッチＳ９，Ｓ１０，Ｓ１１，Ｓ１２を備えている。スイッチＳ９，Ｓ１０は第１の容量デバイス１０１の一端と、入力トランジスタ２，３のドレインとの間にそれぞれ設けられている。また、スイッチＳ１１，Ｓ１２は第２の容量デバイス１０２の一端と、入力トランジスタ３，２のドレインとの間にそれぞれ設けられている。
【００４２】
第２のスイッチ部３２は、第５〜第８のスイッチとしてのスイッチＳ５，Ｓ６，Ｓ７，Ｓ８を備えている。スイッチＳ５，Ｓ６は第１の容量デバイス１０１の他端と、正側入力端子Ｖｉｎｐおよび負側入力端子Ｖｉｎｎとの間にそれぞれ設けられている。また、スイッチＳ７，Ｓ８は第２の容量デバイス１０２の他端と、負側入力端子Ｖｉｎｎおよび正側入力端子Ｖｉｎｐとの間にそれぞれ設けられている。
【００４３】
スイッチＳ５，Ｓ７，Ｓ９，Ｓ１１は同じ位相φ１でオンになり、スイッチＳ６，Ｓ８，Ｓ１０，Ｓ１２はその逆の位相φ２でオンになる。
【００４４】
各位相φ１，φ２の動作について説明する。
【００４５】
［φ１の動作］
φ１では、スイッチＳ５，Ｓ７，Ｓ９，Ｓ１１がオンになり、スイッチＳ６，Ｓ８，Ｓ１０，Ｓ１２がオフになる。この結果、第１の容量デバイス１０１はスイッチＳ５，Ｓ９を介して正側入力端子Ｖｉｎｐと入力トランジスタ２のドレインとに接続され、第２の容量デバイス１０２はスイッチＳ７，Ｓ１１を介して負側入力端子Ｖｉｎｎと入力トランジスタ３のドレインとに接続された状態（図示した接続状態）になる。
【００４６】
φ１での演算が収束した結果、差動増幅器１００の入力端子間電位差は、
Ｖｉｎｐ−Ｖｉｎｎ＝（Ｖｏｕｔｐ−Ｖｏｕｔｎ）／Ａ
となる。φ１の終了時には、正側入力端子Ｖｉｎｐには、下の実施形態１で示した式（３）で得られる電荷Ｑｉｎ２が蓄積される。
Ｑｉｎ２＝Ｖｉｎｐ×（Ｃｉｎ＋Ｃｐ）＋Ｖｉｎｐ×（Ｃ１０１＋Ｃ１０１ｐ）
同様に、負側入力端子Ｖｉｎｎには、
Ｑｉｎ３＝Ｖｉｎｎ×（Ｃｉｎ＋Ｃｐ）＋Ｖｉｎｎ×（Ｃ１０２＋Ｃ１０２ｐ）
の電荷が蓄積される。
【００４７】
［φ２の動作］
φ２では、スイッチＳ５，Ｓ７，Ｓ９，Ｓ１１がオフになり、スイッチＳ６，Ｓ８，Ｓ１０，Ｓ１２がオンになる。これによりφ１とは逆に、第１の容量デバイス１０１はスイッチＳ６，Ｓ１０を介して負側入力端子Ｖｉｎｎと入力トランジスタ３のドレインとに接続され、第２の容量デバイス１０２はスイッチＳ８，Ｓ１２を介して正側入力端子Ｖｉｎｐと入力トランジスタ２のドレインとに接続される。
【００４８】
入力トランジスタ２，３と容量デバイス１０１，１０２に蓄積された電荷量は、φ１から保存されるため、φ２に移行した際の正側入力端子Ｖｉｎｐの電荷量Ｑｉｎ２’は、
Ｑｉｎ２’＝Ｖｉｎｐ×（Ｃｉｎ−Ｃ１０２＋Ｃｐ−Ｃ１０２ｐ）
となり、Ｃｉｎ＝Ｃ１０２＝Ｃ１０１、Ｃｐ＝Ｃ１０２ｐ＝Ｃ１０１ｐになるように設定すれば、位相φ１に蓄積された電荷を打ち消すことができる。
【００４９】
負側入力端子Ｖｉｎｎについても同様に、
Ｑ３’＝  Ｖｉｎｎ×（Ｃｉｎ−Ｃ１０１＋Ｃｐ−Ｃ１０１ｐ）
となり、電荷を打ち消すことができる。これにより、本実施形態では、入力端子に残る電荷の干渉による履歴効果を低減することが可能である。
【００５０】
このように本実施形態によると、差動増幅器の入力端子に容量デバイスを接続し、各位相で正負端子への接続を入れ替えることによって、前位相において入力端子の容量に蓄積された電荷を低減し、時分割で差動増幅器を共有した場合の入力端子に残る電荷による履歴効果の低減を得ることができる。
【００５１】
（実施形態４）
図４は実施形態４に係る差動増幅器の構成図を示す。図４の差動増幅器１００は、図３の構成において、容量デバイスをダミートランジスタによって構成したものである。すなわち、図４の差動増幅器１００は、差動入力が与えられる第１および第２の入力端子としての正側入力端子Ｖｉｎｐおよび負側入力端子Ｖｉｎｎと、第１および第２の入力トランジスタとしてのＮｃｈトランジスタ２，３と電流源０とを有する差動入力部１と、第１および第２のダミートランジスタ１０５，１０６と、第１および第２のダミートランジスタ１０５，１０６のドレインと入力トランジスタ２，３のドレインとの間の接続を位相毎に切り替える第１のスイッチ部３１と、第１および第２のダミートランジスタ１０５，１０６のゲートと正側入力端子Ｖｉｎｐおよび負側入力端子Ｖｉｎｎとの間の接続を位相毎に切り替える第２のスイッチ部３２とを備えている。なお、実施形態２と同様に、ダミートランジスタ１０５，１０６は、入力トランジスタ２，３と同型のトランジスタに限定されるものではないが、ここでは同型のＮｃｈトランジスタを用いるものとしている。
【００５２】
第１のスイッチ部３１は、第１〜第４のスイッチとしてのスイッチＳ９，Ｓ１０，Ｓ１１，Ｓ１２を備えている。スイッチＳ９，Ｓ１０は第１のダミートランジスタ１０５のドレインと、入力トランジスタ２，３のドレインとの間にそれぞれ設けられている。また、スイッチＳ１１，Ｓ１２は第２のダミートランジスタ１０６のドレインと、入力トランジスタ３，２のドレインとの間にそれぞれ設けられている。
【００５３】
第２のスイッチ部３２は、第５〜第８のスイッチとしてのスイッチＳ５，Ｓ６，Ｓ７，Ｓ８を備えている。スイッチＳ５，Ｓ６は第１のダミートランジスタ１０５のゲートと、正側入力端子Ｖｉｎｐおよび負側入力端子Ｖｉｎｎとの間にそれぞれ設けられている。また、スイッチＳ７，Ｓ８は第２のダミートランジスタ１０６のゲートと、負側入力端子Ｖｉｎｎおよび正側入力端子Ｖｉｎｐとの間にそれぞれ設けられている。
【００５４】
スイッチＳ５，Ｓ７，Ｓ９，Ｓ１１は同じ位相φ１でオンになり（図４に示した接続状態）、スイッチＳ６，Ｓ８，Ｓ１０，Ｓ１２はその逆の位相φ２でオンになる。
【００５５】
なお、図４の構成では、第１および第２のダミートランジスタ１０５，１０６のソースは、ドレインと短絡されているが、このソースについては、未接続状態としてもよい。
【００５６】
位相φ１終了時での正側入力端子Ｖｉｎｐに蓄積された電荷Ｑｉｎ２は、実施形態２で示した式（４）と同様に、
Ｑｉｎ２＝Ｖｉｎｐ×（Ｃｉｎ＋Ｃｐ）＋Ｖｉｎｐ×（Ｃｄｕｍｉｎ＋Ｃｄｕｍｐ）
と表わされる。
【００５７】
位相φ２に移行した際、正側入力端子Ｖｉｎｐに蓄積された電荷Ｑｉｎ２’は、
Ｑｉｎ２’＝Ｖｉｎｐ×（Ｃｉｎ−Ｃｄｕｍｉｎ＋Ｃｐ−Ｃｄｕｍｐ）
となる。よって実施形態２と同様に、例えばダミートランジスタのサイズＷを入力トランジスタ２のサイズＷと等しく設定すると、入力トランジスタの入力容量
Ｃｉｎ＝Ｃｇｓ＋Ｃｇｄ＋Ｃｇｂ
に対し、ダミートランジスタの入力容量は、
Ｃｄｕｍｉｎ＝２×Ｃｇｄ＋Ｃｇｂ
となる。これにより、
Ｃｉｎ−Ｃｄｕｍｉｎ＝Ｃｇｓ−Ｃｇｄ
となり、電荷量を大きく低減することができる。実施形態２と同様に、ＣｇｄとＣｇｓを比較して考えた場合、入力トランジスタのトランスコンダクタンスｇｍと入力トランジスタのドレイン側負荷抵抗によるミラー効果によりＣｇｄの成分の効果が大きく、これに応じたダミートランジスタのサイズ調整が必要になる。
【００５８】
このように本実施形態によると、差動増幅器の正負入力端子のそれぞれにダミートランジスタを接続し、各位相で正負端子への接続を入れ替えることによって、前位相において入力端子の容量に蓄積された電荷を低減し、時分割で差動増幅器を共有した場合の入力端子に残る電荷による履歴効果の低減を図ることができる。
【００５９】
（実施形態５）
図５は実施形態５に係る差動増幅器の構成図を示す。図５の差動増幅器１００は、差動入力部１と、図２に示したダミートランジスタ１０３，１０４およびスイッチ部２０と、図４に示したダミートランジスタ１０５，１０６並びに第１および第２のスイッチ部３１，３２とを備えている。そして、その動作は実施形態２，４と同様であり、位相φ１とφ２において実施形態２，４に示したようにスイッチ制御を行う。
【００６０】
なお、図５の構成では、ダミートランジスタ１０３，１０４，１０５，１０６はドレインとソースが短絡されているが、ダミートランジスタ１０３，１０４は少なくともソースが接続されておればよく、ダミートランジスタ１０５，１０６は少なくともドレインが接続されていればよい。
【００６１】
ダミートランジスタ１０３，１０４，１０５，１０６のサイズＷが、入力トランジスタ２，３の半分のサイズに設定されているものとする。この場合、ダミートランジスタ１０３のゲートドレイン容量はゲートソース容量と等しく、入力トランジスタの半分のサイズのため、入力容量は、
２×（１／２）×Ｃｇｓ
となる。また、ダミートランジスタ１０５のゲートソース容量はゲートドレイン容量と等しく、入力トランジスタの半分のサイズのため、入力容量は
２×（１／２）×Ｃｇｄ
となる。これにより、位相φ１が終了し位相φ２が開始した時点の正側入力端子Ｖｉｎｐの電荷Ｑｉｎ２’は、入力トランジスタのゲートドレイン間容量、ゲートソース間容量、ゲート基板間容量が、それぞれ、２個のダミートランジスタの合計値と等しくなるため、
Ｑｉｎ２’＝Ｖｉｎｐ×（Ｃｇｓ＋Ｃｇｄ＋Ｃｇｂ＋Ｃｐ）
−Ｖｉｎｐ×｛Ｃｇｓ＋Ｃｇｄ＋２×（１／２）×Ｃｇｂ＋２×Ｃｄｕｍｐ｝
＝Ｖｉｎｐ（Ｃｐ−２×Ｃｄｕｍｐ）
となる。入力トランジスタの配線寄生容量に対し、ダミートランジスタの配線寄生容量を調整することによって、電荷を完全にキャンセルすることができる。
【００６２】
ここで、差動増幅器のＤＣゲインＡを４０ｄＢに設計し、参照電圧Ｖｒｅｆを０．５Ｖとし、サンプリング容量Ｃｓ，Ｃｆと寄生容量Ｃｐとが等しい（Ｃｓ＝Ｃｆ＝Ｃｐ）としてシミュレーションを行った。このシミュレーションの結果、従来技術の場合は５．１ｍＶの履歴効果による誤差が生じたのに対して、本実施形態のようにダミートランジスタを追加したことによって、履歴効果による誤差が０．３ｍＶまで削減されるという効果が確認された。
【００６３】
このように本実施形態によると、差動増幅器の正負入力端子のそれぞれにダミートランジスタを接続し、各位相で正負端子への接続を入れ替えることによって、前位相において入力端子の容量に蓄積された電荷を低減し、時分割で差動増幅器を共有した場合の入力端子に残る電荷による履歴効果の低減を得ることができる。
【００６４】
（実施形態６）
図６は実施形態６に係る差動増幅器の周辺回路構成図であり、図７は図６におけるスイッチ制御を示すタイミングチャートである。
【００６５】
図６に示すスイッチｓｗ１ａ，ｓｗ１ｂは、図９に示した、ゲインステージにおいて差動増幅器１００の差動入力をチャネル１５ａ，１５ｂ間で切り替えるためのスイッチｓｗ１ａ，ｓｗ１ｂに対応している。なお、ここでは、差動増幅器１００として、実施形態２に係るスイッチＳ１，Ｓ２，Ｓ３，Ｓ４を含む構成を図示している（他の構成要素は図示を省略）。ただし、図６の差動増幅器１００はこの限りではなく、上述の実施形態１〜５に係るいずれかの差動増幅器で実現できる。
【００６６】
図７のタイミングチャートは図６におけるスイッチ動作と対応しており、φ１ｐはφ１よりも立下りが早いクロックであり、同様にφ２ｐはφ２よりも立下りが早いクロックである。位相φ１，φ１ｐの立上りでスイッチｓｗ１ｂとスイッチＳ１，Ｓ３がオンになり、φ１ｐの立下りでスイッチｓｗ１ｂがオフ、φ１の立下りでスイッチＳ１，Ｓ３がオフになる。これにより、スイッチｓｗ１ｂがオフする際にスイッチｓｗ１ｂから流入するチャージインジェクションなどの電荷が、スイッチＳ１，Ｓ３がオンであることにより、正側入力端子Ｖｉｎｐおよび負側入力端子Ｖｉｎｎにそれぞれ接続されている、上述した入力トランジスタとダミートランジスタのゲート容量に、電荷として保持される。
【００６７】
スイッチｓｗ１ｂとスイッチＳ１，Ｓ３とが同時にオフする場合、微小なタイミングずれやクロックスルーの違いにより、スイッチｓｗ１ｂからの流入電荷量を確定することができず、ダミートランジスタに蓄積される電荷と入力トランジスタに蓄積される電荷に誤差が生じる。ところが本実施形態のように、スイッチｓｗ１ｂを先にオフすることによって、ダミートランジスタと入力トランジスタに蓄積される電荷量を一定にすることが可能である。位相φ２，φ２ｐによって制御されるスイッチｓｗ１ａとスイッチＳ２，Ｓ４についても同様のことが言える。
【００６８】
このように本実施形態では、ゲインステージ内の差動増幅器の差動入力を入れ替えるためのスイッチをオフするタイミングを、差動増幅器におけるスイッチ制御よりも先に設定することによって、前位相において入力端子の容量に蓄積された電荷を低減し、時分割で差動増幅器を共有した場合の入力端子に残る電荷による履歴効果の低減を図ることができる。
【産業上の利用可能性】
【００６９】
本発明の差動増幅器では、差動入力トランジスタに蓄積された電荷による履歴効果の低減が可能になるので、例えば、高速動作するパイプラインＡＤ変換器の特性劣化を抑制するのに有用である。
【符号の説明】
【００７０】
２  第１の入力トランジスタ
３  第２の入力トランジスタ
１０  パイプラインＡＤ変換器
１１  ゲインステージ
２０  スイッチ部
３１  第１のスイッチ部
３２  第２のスイッチ部
１００  差動増幅器
１０１  第１の容量デバイス
１０２  第２の容量デバイス
１０３  第１のダミートランジスタ
１０４  第２のダミートランジスタ
１０５  第１のダミートランジスタ
１０６  第２のダミートランジスタ
Ｖｉｎｐ  正側入力端子（第１の入力端子）
Ｖｉｎｎ  負側入力端子（第２の入力端子）
Ｓ１〜Ｓ４  第１〜第４のスイッチ
Ｓ５〜Ｓ８  第５〜第８のスイッチ
Ｓ９〜Ｓ１２  第１〜第４のスイッチ
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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