(57)【要約】電圧Ｖｄｄを通常動作する際の電圧より低くし（ステップＳ１００）、その後、オンしているトランジスタのゲートと半導体基板との間やゲートとウェルとの間に比較的高い電圧が印加されるよう電源電圧印加点Ｖｄｄや接地電圧印加点，半導体基板，ウェルに電圧を印加する（ステップＳ１１０，Ｓ１２０）。これにより、オンしているトランジスタの閾値電圧を上昇させることができ、ラッチ回路を含むメモリセルを構成する複数のトランジスタ間の閾値電圧のばらつきを小さくしてメモリセルの電圧特性の向上を図ることができる。
2010143707.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された複数のゲート型トランジスタにより構成されたラッチ回路の電圧特性を調整する電圧特性調整方法であって、
前記ラッチ回路を通常動作させる際に電圧を印加する電圧印加点に誤動作を起こさせることが可能な電圧を印加して、その後、不揮発的に前記ラッチ回路を構成するゲートトランジスタの電流駆動力を小さくすることが可能な電圧を前記電圧印加点に印加する
ことを特徴とするラッチ回路の電圧特性調整方法。
【請求項２】
請求項１記載のラッチ回路の電圧特性調整方法であって、
前記ラッチ回路を通常動作させる際に電源電圧を印加する前記ラッチ回路の電源電圧印加点に前記ラッチ回路を通常動作させる際の電源電圧より低い所定の低電圧を印加すると共に前記半導体基板に前記ラッチ回路を通常動作させる際に印加する電圧としての通常動作時基板電圧を印加し、その後、前記電源電圧印加点と前記半導体基板との間の電圧差が前記ラッチ回路を通常動作させる際の前記電源電圧印加点と前記半導体基板との間の電圧差より大きい所定の電圧差以上になるよう前記電源電圧印加点に印加する電圧および前記半導体基板に印加する電圧のうち少なくとも一方を調整する、
ことを特徴とするラッチ回路の電圧特性調整方法。
【請求項３】
請求項１または２記載のラッチ回路の電圧特性調整方法であって、
前記ラッチ回路は、導電型がｐ型の半導体基板に形成された導電型がｎ型の複数のゲート型トランジスタと、前記半導体基板に形成された導電型がｎ型のウェル領域に形成された導電型がｐ型の複数のゲート型トランジスタと、から構成されてなり、
前記電源電圧印加点に前記ラッチ回路を通常動作させる際の電源電圧より低い所定の低電圧を印加した状態で前記半導体基板に前記通常動作時基板電圧を印加すると共に前記ウェル領域に前記ラッチ回路を通常動作させる際に印加する電圧としての通常ウェル電圧を印加し、その後、前記電源電圧印加点と前記半導体基板との間の電圧差が前記ラッチ回路を通常動作させる際の前記電源電圧印加点と前記半導体基板との間の電圧差より大きい電圧差として予め定められたｎ型トランジスタ用電圧差以上になるよう前記電源電圧印加点に前記ラッチ回路を通常動作させる際の電源電圧より高い所定の高電圧を印加すると共に前記ウェル領域に前記所定の高電圧を印加した状態で前記半導体基板に前記通常動作時基板電圧より低い電圧を印加する
ラッチ回路の電圧特性調整方法。
【請求項４】
請求項１または２記載のラッチ回路の電圧特性調整方法であって、
前記ラッチ回路は、導電型がｐ型の半導体基板に形成された導電型がｎ型の複数のゲート型トランジスタと、前記半導体基板に形成された導電型がｎ型のウェル領域に形成された導電型がｐ型の複数のゲート型トランジスタと、から構成されてなり、
前記電源電圧印加点に前記ラッチ回路を通常動作させる際の電源電圧より低い所定の低電圧を印加した状態で前記半導体基板に前記通常動作時基板電圧を印加すると共に前記ウェル領域に前記ラッチ回路を通常動作させる際に印加する電圧としての通常ウェル電圧を印加し、その後、前記電源電圧印加点と前記ウェル領域との間の電圧差が前記ラッチ回路を通常動作させる際の前記電源電圧印加点と前記ウェル領域との間の電圧差より大きい電圧差として予め定められたｐ型トランジスタ用電圧差以上になるよう前記電源電圧印加点に前記ラッチ回路を通常動作させる際の電源電圧より高い所定の高電圧を印加すると共に前記半導体基板に前記通常動作時基板電圧を印加した状態で前記ウェル領域に前記通常動作時ウェル電圧より高い電圧を印加する
ラッチ回路の電圧特性調整方法。
【請求項５】
半導体基板に形成された複数のゲート型トランジスタにより構成された複数のラッチ回路の電圧特性を調整する電圧特性調整方法であって、
前記ラッチ回路を通常動作させる際に電圧を印加する電圧印加点に誤動作を起こさせることが可能な電圧を前記複数のラッチ回路に対して一括して印加して、その後、不揮発的に前記ラッチ回路を構成するゲートトランジスタの電流駆動力を小さくすることが可能な電圧を前記複数のラッチ回路に対して前記電圧印加点に一括して印加する
ことを特徴とするラッチ回路の電圧特性調整方法。
【請求項６】
請求項５記載のラッチ回路の電圧特性調整方法であって、
前記ラッチ回路を通常動作させる際に電源電圧を印加する前記ラッチ回路の電源電圧印加点に前記ラッチ回路を通常動作させる際の電源電圧より低い所定の低電圧を前記複数のラッチ回路に対して一括して印加すると共に前記半導体基板に前記ラッチ回路を通常動作させる際に印加する電圧としての通常動作時基板電圧を前記複数のラッチ回路に対して一括して印加し、その後、前記電源電圧印加点と前記半導体基板との間の電圧差が前記ラッチ回路を通常動作させる際の前記電源電圧印加点と前記半導体基板との間の電圧差より大きい所定の電圧差以上になるよう前記電源電圧印加点に印加する電圧および前記半導体基板に印加する電圧のうち少なくとも一方を前記複数のラッチ回路に対して一括して調整する、
ラッチ回路の電圧特性調整方法。
【請求項７】
導電型がｐ型のゲート型トランジスタであってソースが通常動作する際に電源電圧が印加される電源電圧印加点に接続された第１トランジスタと、導電型がｎ型のゲート型トランジスタであってドレインが前記第１トランジスタのドレインに接続されると共にゲートが前記第１トランジスタのゲートに接続されソースが通常動作する際に接地電圧が印加される接地電圧印加点に接続された第２トランジスタと、導電型がｐ型のゲート型トランジスタであってソースが前記電源電圧印加点に接続されゲートが前記第１トランジスタのドレインと前記第２トランジスタのドレインとの接続点に接続されドレインが前記第１トランジスタのゲートと前記第２トランジスタのゲートとの接続点に接続された第３トランジスタと、導電型がｎ型のゲート型トランジスタであってドレインが前記第３トランジスタのドレインに接続されると共にゲートが前記第３トランジスタのゲートに接続されソースが前記接地電圧印加点に接続された第４トランジスタと、導電型がｎ型のゲート型トランジスタであってゲートが常動作する際に制御用電圧が印加されるワード線に接続されオンしたときに前記第１トランジスタのドレインと前記第２トランジスタのドレインとの接続点とデータが出力される第１ビット線とを電気的に接続すると共にオフしたときに前記第１トランジスタのドレインと前記第２トランジスタのドレインとの接続点と前記第１ビット線とを電気的に切り離す第１アクセストランジスタと、導電型がｎ型のゲート型トランジスタであってゲートが前記ワード線に接続されオンしたときに前記第３トランジスタのドレインと前記第４トランジスタのドレインとの接続点とデータが出力される前記第１ビット線と異なる第２ビット線とを電気的に接続すると共にオフしたときに前記第３トランジスタのドレインと前記第４トランジスタのドレインとの接続点と前記第２ビット線とを電気的に切り離す第２アクセストランジスタと、が半導体基板に形成されてなる半導体装置の電圧特性を調整する電圧特性調整方法であって、
前記電源電圧印加点に前記半導体装置を通常動作させる際の電源電圧より低い所定の低電圧を印加すると共に前記半導体基板に前記半導体装置を通常動作させる際に印加する電圧としての通常動作時基板電圧を印加し、その後、前記電源電圧印加点と前記半導体基板との間の電圧差が前記半導体装置を通常動作させる際の前記電源電圧印加点と前記半導体基板との間の電圧差より大きい所定の電圧差以上になるよう前記電源電圧印加点に印加する電圧および前記半導体基板に印加する電圧のうち少なくとも一方を調整する、
半導体装置の電圧特性調整方法。
【請求項８】
請求項７記載の半導体装置の電圧特性調整方法であって、
前記第１トランジスタおよび前記第３トランジスタは、第１の磁性体材料からなり磁化の方向が固定されるよう形成されソースが接続された固定層と第２の磁性体材料からなり電流により磁化の方向が変化するよう形成され前記電源電圧印加点に接続された反転層との間に所定の絶縁性能を有する絶縁材料により形成された絶縁層を有する積層構造体をそれぞれ備え、
前記第２トランジスタおよび前記第４トランジスタは、第１の磁性体材料からなり磁化の方向が固定されるよう形成された前記ドレインに接続された固定層と第２の磁性体材料からなり電流により磁化の方向が変化するよう形成され前記接地電圧印加点に接続された反転層との間に所定の絶縁性能を有する絶縁材料により形成された絶縁層を有する積層構造体をそれぞれ備える
半導体装置の電圧特性調整方法。
【請求項９】
請求項８記載の半導体装置の電圧特性調整方法であって、
前記ワード線と前記接地電圧印加点との電圧差が前記第１アクセストランジスタおよび前記第２アクセストランジスタがオフする電圧差になるよう前記制御用電圧を調整した状態で前記電源電圧印加点に前記所定の低電圧を印加すると共に前記半導体基板に前記通常動作時基板電圧を印加して前記第１ビット線および前記第２ビット線と前記接地電圧印加点との電圧差が前記半導体装置が通常動作する際に第１ビット線および前記第２ビットと前記接地電圧印加点との間に印加される通常時ビット電圧になるよう前記第１ビット線に印加する電圧と前記第２ビット線に印加する電圧と前記接地電圧印加点に印加する電圧を調整し、その後、前記ワード線と前記接地電圧印加点との電圧差が前記半導体装置が通常動作する際に前記第１アクセストランジスタおよび前記第２アクセストランジスタがオンする電圧差より高い電圧差になるよう前記制御用電圧を調整した状態で前記電源電圧印加点と前記半導体基板との間の電圧差が前記所定の電圧差以上になるよう前記電源電圧印加点に印加する電圧および前記半導体基板に印加する電圧のうち少なくとも一方を調整すると共に前記第１ビット線および前記第２ビット線と前記接地電圧印加点との電圧差が前記通常ビット電圧より大きくなるよう前記第１ビット線に印加する電圧と前記第２ビット線に印加する電圧と前記接地電圧印加点に印加する電圧とを調整する
半導体装置の電圧特性調整方法。
【請求項１０】
請求項８記載の半導体装置の電圧特性調整方法であって、
前記ワード線と前記接地電圧印加点との電圧差が前記第１アクセストランジスタおよび前記第２アクセストランジスタがオフする電圧差になるよう前記制御用電圧を調整した状態で前記電源電圧印加点に前記所定の低電圧を印加すると共に前記半導体基板に前記通常動作時基板電圧を印加して前記第１ビット線および前記第２ビット線と前記接地電圧印加点との電圧差が前記半導体装置が通常動作する際に第１ビット線および前記第２ビットと前記接地電圧印加点との間に印加される通常時ビット電圧になるよう前記第１ビット線に印加する電圧と前記第２ビット線に印加する電圧と前記接地電圧印加点に印加する電圧を調整し、その後、前記ワード線と前記接地電圧印加点との電圧差が前記半導体装置が通常動作する際に前記第１アクセストランジスタおよび前記第２アクセストランジスタがオンする電圧差より高い電圧差になるよう前記制御用電圧を調整した状態で前記電源電圧印加点と前記半導体基板との間の電圧差が前記所定の電圧差以上になるよう前記電源電圧印加点に印加する電圧および前記半導体基板に印加する電圧のうち少なくとも一方を調整すると共に前記第１ビット線および前記第２ビット線と前記接地電圧印加点との電圧差が値０となるよう前記第１ビット線に印加する電圧と前記第２ビット線に印加する電圧と前記接地電圧印加点に印加する電圧とを調整する
半導体装置の電圧特性調整方法。
【請求項１１】
請求項７記載の半導体装置の電圧特性調整方法であって、
前記第１アクセストランジスタは、第１の磁性体材料からなり磁化の方向が固定されるよう形成されソースが接続された固定層と第２の磁性体材料からなり電流により磁化の方向が変化するよう形成され前記電源電圧印加点に接続された反転層との間に所定の絶縁性能を有する絶縁材料により形成された絶縁層を有する積層構造体を介して前記第１ビット線に接続されてなり、
前記第２アクセストランジスタは、第１の磁性体材料からなり磁化の方向が固定されるよう形成されソースが接続された固定層と第２の磁性体材料からなり電流により磁化の方向が変化するよう形成され前記電源電圧印加点に接続された反転層との間に所定の絶縁性能を有する絶縁材料により形成された絶縁層を有する積層構造体を介して前記第２ビット線に接続されてなる
半導体装置の電圧特性調整方法。
【請求項１２】
請求項１１記載の半導体装置の電圧特性調整方法であって、
前記ワード線と前記接地電圧印加点との電圧差が前記第１アクセストランジスタおよび前記第２アクセストランジスタがオンする電圧差になるよう前記制御用電圧を調整した状態で前記電源電圧印加点に前記所定の低電圧を印加すると共に前記半導体基板に前記通常動作時基板電圧を印加して前記第１ビット線および前記第２ビット線と前記接地電圧印加点との電圧差が前記半導体装置が通常動作する際に第１ビット線および前記第２ビットと前記接地電圧印加点との間に印加される通常時ビット電圧以上になるよう前記第１ビット線に印加する電圧と前記第２ビット線に印加する電圧と前記接地電圧印加点に印加する電圧を調整し、その後、前記ワード線と前記接地電圧印加点との電圧差が前記半導体装置が通常動作する際に前記第１アクセストランジスタおよび前記第２アクセストランジスタがオンする電圧差より高い電圧差になるよう前記制御用電圧を調整した状態で前記電源電圧印加点と前記半導体基板との間の電圧差が前記所定の電圧差以上になるよう前記電源電圧印加点に印加する電圧および前記半導体基板に印加する電圧のうち少なくとも一方を調整すると共に前記第１ビット線および前記第２ビット線と前記接地電圧印加点との電圧差が値０になるよう前記第１ビット線に印加する電圧と前記第２ビット線に印加する電圧と前記接地電圧印加点に印加する電圧とを調整する
半導体装置の電圧特性調整方法。
【請求項１３】
半導体基板に形成された複数のゲート型トランジスタにより構成されたラッチ回路の電圧特性を調整する電圧特性調整器であって、
前記ラッチ回路を通常動作させる際に電圧を印加する電圧印加点に誤動作を起こさせることが可能な第１の電圧と不揮発的に前記ラッチ回路を構成するゲート型トランジスタの電流駆動力を小さくすることが可能な第２の電圧とを前記電圧印加点に印加する電圧印加回路を備える、
ことを特徴とするラッチ回路の電圧特性調整器。
【請求項１４】
請求項１３記載のラッチ回路の電圧特性調整器であって、
前記電圧印加回路は、少なくとも前記電圧印加点への前記第１の電圧の供給と前記電圧印加点への前記第２の電圧の供給とを切り替え可能な切り替えスイッチ又は少なくとも前記第１の電圧および前記第２の電圧を発生可能な可変電圧発生回路を備える回路である
ラッチ回路の電圧特性調整器。
【請求項１５】
請求項１３または１４記載のラッチ回路の電圧特性調整器であって、
前記電圧印加回路は、前記ラッチ回路を通常動作させる際に電源電圧を印加する前記ラッチ回路の電源電圧印加点に前記ラッチ回路を通常動作させる際の電源電圧より低い所定の低電圧を印加すると共に前記半導体基板に前記ラッチ回路を通常動作させる際に印加する電圧としての通常動作時基板電圧を印加すると共に、前記電源電圧印加点と前記半導体基板との間の電圧差が前記ラッチ回路を通常動作させる際の前記電源電圧印加点と前記半導体基板との間の電圧差より大きい所定の電圧差以上になるように前記電源電圧印加点に印加する電圧および前記半導体基板に印加する電圧のうち少なくとも一方を調整する回路である
ラッチ回路の電圧特性調整器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ラッチ回路の電圧特性調整方法および半導体装置の電圧特性調整方法に関し、詳しくは、半導体基板に形成された複数のゲート型トランジスタにより構成されたラッチ回路の電圧特性を調整する電圧特性調整方法および半導体装置の電圧特性調整方法に関する。
【背景技術】
【０００２】
従来、ゲート型トランジスタの閾値電圧を調整する方法としては、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲート、フローティングゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを有するＭＯＳ（Metal-Oxide-Semiconductor ）トランジスタを備えるフラッシュメモリセルにおいて、フローティングゲートに蓄積する電子の量を変えることでＭＯＳトランジスタの閾値電圧を調整する方法が提案されている（例えば、特許文献１参照）。この方法では、フラッシュメモリを構成するＭＯＳトランジスタの閾値電圧が所定の下限値以下になったときには、閾値電圧が所定の下限値以下となったＭＯＳトランジスタに対して、ワード線に接続された制御ゲートに０Ｖ，ビット線に接続されたドレインに駆動電圧，ソースに０Ｖの電圧をそれぞれ印加してフローティングゲートに電子を注入することにより閾値電圧を調整している。また、こうした複数のゲート型トランジスタから構成される回路として、ラッチ回路が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−２２８３７１号公報
【発明の概要】
【０００４】
複数のゲート型トランジスタから構成されるラッチ回路では、ゲート型トランジスタ間に閾値電圧のばらつきがあるとラッチ回路の電圧特性が劣化し、ラッチ回路の特徴である双安定動作による２値記憶の機能が失われて、時には誤動作することがある。ラッチ回路の電圧特性を向上させる方法として、上述の方法を適用して閾値電圧のばらつきを小さくすることも考えられる。しかし、上述の方法では、各ゲート型トランジスタに対して個別に閾値電圧を調べ、閾値電圧が低下しているトランジスタを特定した上で特定したトランジスタに対して閾値電圧を調整する処理を行われなければならないため、多数のゲート型トランジスタで閾値電圧のばらつきが生じている閾値電圧の調整に比較的長い時間を要してしまう。したがって、より簡便な方法でトランジスタの閾値電圧を調整してラッチ回路の電圧特性を向上させることが望ましい。
【０００５】
本発明のラッチ回路の電圧特性調整方法および半導体装置の電圧特性調整方法は、より簡便な方法で電圧特性の向上を図ることを主目的とする。
【０００６】
本発明のラッチ回路の電圧特性調整方法および半導体装置の電圧特性調整方法は、上述の主目的を達成するために以下の手段を採った。
【０００７】
本発明の第１のラッチ回路の電圧特性調整方法は、
半導体基板に形成された複数のゲート型トランジスタにより構成されたラッチ回路の電圧特性を調整する電圧特性調整方法であって、
前記ラッチ回路を通常動作させる際に電圧を印加する電圧印加点に誤動作を起こさせることが可能な電圧を印加して、その後、不揮発的に前記ラッチ回路を構成するゲートトランジスタの電流駆動力を小さくすることが可能な電圧を前記電圧印加点に印加する
ことを特徴とする。
【０００８】
この本発明の第１のラッチ回路の電圧特性調整方法では、ラッチ回路を通常動作させる際に電圧を印加する電圧印加点に誤動作を起こさせることが可能な電圧を印加して、その後、不揮発的に前記ラッチ回路を構成するゲートトランジスタの電流駆動力を小さくすることが可能な電圧を前記電圧印加点に印加する。これにより、オンしているゲート型トランジスタ，すなわち，閾値電圧が小さいトランジスタや閾値電圧が同じでも流れる電流が大きいトランジスタ，つまり，電流駆動力が大きいトランジスタについて、閾値電圧を大きくしたり電流を小さくして電流駆動力を小さくすることができる。これにより、ゲート型トランジスタ間のばらつきを小さくすることができる。このとき、電圧印加点に印加する電圧と半導体基板に印加する電圧とを調整するだけで複数のゲート型トランジスタ間のばらつきを小さくすることができるから、より簡便な方法でラッチ回路の電圧特性の向上を図ることができる。ここで、「不揮発的」には、電圧印加点への電圧の印加を中断してその後電圧印加点へ電圧を印加しても電流駆動力がほぼ維持されることをいう。
【０００９】
こうした本発明の第１のラッチ回路の電圧特性調整方法において、前記ラッチ回路を通常動作させる際に電源電圧を印加する前記ラッチ回路の電源電圧印加点に前記ラッチ回路を通常動作させる際の電源電圧より低い所定の低電圧を印加すると共に前記半導体基板に前記ラッチ回路を通常動作させる際に印加する電圧としての通常動作時基板電圧を印加し、その後、前記電源電圧印加点と前記半導体基板との間の電圧差が前記ラッチ回路を通常動作させる際の前記電源電圧印加点と前記半導体基板との間の電圧差より大きい所定の電圧差以上になるよう前記電源電圧印加点に印加する電圧および前記半導体基板に印加する電圧のうち少なくとも一方を調整するものとすることもできる。ラッチ回路を通常動作させる際に電源電圧を印加するラッチ回路の電源電圧印加点にラッチ回路を通常動作させる際の電源電圧より低い所定の低電圧を印加すると共に半導体基板にラッチ回路を通常動作させる際に印加する電圧としての通常動作時基板電圧を印加することにより、複数のゲート型トランジスタのうち閾値電圧が小さいものをオンすることができる。そして、その後、電源電圧印加点と半導体基板との間の電圧差がラッチ回路を通常動作させる際の電源電圧印加点と半導体基板との間の電圧差より大きい所定の電圧差以上になるよう電源電圧印加点に印加する電圧および半導体基板に印加する電圧のうち少なくとも一方を調整する。これにより、オンしているゲート型トランジスタ，すなわち，閾値電圧が小さいトランジスタや閾値電圧が同じでも流れる電流が大きいトランジスタの閾値電圧を大きくしたり電流を小さくすることができ、ラッチ回路の複数のゲート型トランジスタ間の閾値電圧や電流のばらつきを小さくすることができる。このとき、電源電圧印加点に印加する電圧と半導体基板に印加する電圧とを調整するだけで複数のゲート型トランジスタ間のばらつきを小さくすることができるから、より簡便な方法でラッチ回路の電圧特性の向上を図ることができる。
【００１０】
また、本発明の第１のラッチ回路の電圧特性調整方法において、前記ラッチ回路は、導電型がｐ型の半導体基板に形成された導電型がｎ型の複数のゲート型トランジスタと、前記半導体基板に形成された導電型がｎ型のウェル領域に形成された導電型がｐ型の複数のゲート型トランジスタと、から構成されてなり、前記電源電圧印加点に前記ラッチ回路を通常動作させる際の電源電圧より低い所定の低電圧を印加した状態で前記半導体基板に前記通常動作時基板電圧を印加すると共に前記ウェル領域に前記ラッチ回路を通常動作させる際に印加する電圧としての通常ウェル電圧を印加し、その後、前記電源電圧印加点と前記半導体基板との間の電圧差が前記ラッチ回路を通常動作させる際の前記電源電圧印加点と前記半導体基板との間の電圧差より大きい電圧差として予め定められたｎ型トランジスタ用電圧差以上になるよう前記電源電圧印加点に前記ラッチ回路を通常動作させる際の電源電圧より高い所定の高電圧を印加すると共に前記ウェル領域に前記所定の高電圧を印加した状態で前記半導体基板に前記通常動作時基板電圧より低い電圧を印加するものとすることもできる。こうすれば、ｎ型のゲート型トランジスタ間のばらつきを小さくしてラッチ回路の電圧特性の向上を図ることができる。
【００１１】
さらに、本発明の第１のラッチ回路の電圧特性調整方法において、前記ラッチ回路は、導電型がｐ型の半導体基板に形成された導電型がｎ型の複数のゲート型トランジスタと、前記半導体基板に形成された導電型がｎ型のウェル領域に形成された導電型がｐ型の複数のゲート型トランジスタと、から構成されてなり、前記電源電圧印加点に前記ラッチ回路を通常動作させる際の電源電圧より低い所定の低電圧を印加した状態で前記半導体基板に前記通常動作時基板電圧を印加すると共に前記ウェル領域に前記ラッチ回路を通常動作させる際に印加する電圧としての通常ウェル電圧を印加し、その後、前記電源電圧印加点と前記ウェル領域との間の電圧差が前記ラッチ回路を通常動作させる際の前記電源電圧印加点と前記ウェル領域との間の電圧差より大きい電圧差として予め定められたｐ型トランジスタ用電圧差以上になるよう前記電源電圧印加点に前記ラッチ回路を通常動作させる際の電源電圧より高い所定の高電圧を印加すると共に前記半導体基板に前記通常動作時基板電圧を印加した状態で前記ウェル領域に前記通常動作時ウェル電圧より高い電圧を印加するものとすることもできる。こうすれば、ｐ型のゲート型トランジスタ間のばらつきを小さくしてラッチ回路の電圧特性の向上を図ることができる。
【００１２】
本発明の第２のラッチ回路の電圧特性調整方法は、
半導体基板に形成された複数のゲート型トランジスタにより構成された複数のラッチ回路の電圧特性を調整する電圧特性調整方法であって、
前記ラッチ回路を通常動作させる際に電圧を印加する電圧印加点に誤動作を起こさせることが可能な電圧を前記複数のラッチ回路に対して一括して印加して、その後、不揮発的に前記ラッチ回路を構成するゲートトランジスタの電流駆動力を小さくすることが可能な電圧を前記複数のラッチ回路に対して前記電圧印加点に一括して印加する
ことを特徴とする。
【００１３】
この本発明の第２のラッチ回路の電圧特性調整方法では、ラッチ回路を通常動作させる際に電圧を印加する電圧印加点に誤動作を起こさせることが可能な電圧を複数のラッチ回路に対して一括して印加して、その後、不揮発的に前記ラッチ回路を構成するゲートトランジスタの電流駆動力を小さくすることが可能な電圧を複数のラッチ回路に対して前記電圧印加点に一括して印加する。これにより、複数のラッチ回路のオンしているゲート型トランジスタ，すなわち，閾値電圧が小さいトランジスタや閾値電圧が同じでも流れる電流が大きいトランジスタ，つまり，電流駆動力が大きいトランジスタについて、閾値電圧を大きくしたり電流を小さくして電流駆動力を小さくすることができる。これにより、ゲート型トランジスタ間のばらつきを小さくすることができる。このとき、電圧印加点に印加する電圧と半導体基板に印加する電圧とを調整するだけで複数のゲート型トランジスタ間のばらつきを小さくすることができるから、より簡便な方法でラッチ回路の電圧特性の向上を図ることができる。ここで、「不揮発的」には、電圧印加点への電圧の印加を中断してその後電圧印加点へ電圧を印加しても電流駆動力がほぼ維持されることをいう。
【００１４】
こうした本発明の第２のラッチ回路の電圧特性調整方法において、前記ラッチ回路を通常動作させる際に電源電圧を印加する前記ラッチ回路の電源電圧印加点に前記ラッチ回路を通常動作させる際の電源電圧より低い所定の低電圧を前記複数のラッチ回路に対して一括して印加すると共に前記半導体基板に前記ラッチ回路を通常動作させる際に印加する電圧としての通常動作時基板電圧を前記複数のラッチ回路に対して一括して印加し、その後、前記電源電圧印加点と前記半導体基板との間の電圧差が前記ラッチ回路を通常動作させる際の前記電源電圧印加点と前記半導体基板との間の電圧差より大きい所定の電圧差以上になるよう前記電源電圧印加点に印加する電圧および前記半導体基板に印加する電圧のうち少なくとも一方を前記複数のラッチ回路に対して一括して調整するものとすることもできる。ラッチ回路を通常動作させる際に電源電圧を印加するラッチ回路の電源電圧印加点にラッチ回路を通常動作させる際の電源電圧より低い所定の低電圧を複数のラッチ回路に対して一括して印加すると共に半導体基板にラッチ回路を通常動作させる際に印加する電圧としての通常動作時基板電圧を複数のラッチ回路に対して一括して印加することにより、複数のラッチ回路において、複数のゲート型トランジスタのうち閾値電圧が小さいものを一括してオンすることができる。そして、その後、電源電圧印加点と半導体基板との間の電圧差がラッチ回路を通常動作させる際の電源電圧印加点と半導体基板との間の電圧差より大きい所定の電圧差以上になるよう電源電圧印加点に印加する電圧および半導体基板に印加する電圧のうち少なくとも一方を複数のラッチ回路に対して一括して調整する。これにより、複数のラッチ回路においてオンしているゲート型トランジスタ，すなわち，閾値電圧が小さいトランジスタや閾値電圧が同じでも流れる電流が大きいトランジスタに対して一括して閾値電圧を大きくしたり電流を小さくすることができ、ラッチ回路の複数のゲート型トランジスタ間の閾値電圧や電流のばらつきを小さくすることができる。このとき、電源電圧印加点に印加する電圧と半導体基板に印加する電圧を調整するだけで複数のゲート型トランジスタ間のばらつきを小さくすることができるから、より簡便な方法で複数のラッチ回路の電圧特性の向上を図ることができる。
【００１５】
こうした本発明の第１，第２のラッチ回路の電圧特性調整方法において、前記ゲート型トランジスタは、前記半導体基板とゲートとの間に所定の絶縁性能を有する材料により形成された絶縁層を備えるトランジスタであるものとしたり、前記ゲート型トランジスタは、前記半導体基板上に形成され第１の絶縁性能を有する第１絶縁材料からなる第１絶縁層と、該第１絶縁層上に形成され第１の電極材料からなる浮遊ゲートと、少なくとも浮遊ゲート上に形成され第２の絶縁性能を有する第２絶縁材料からなる第２絶縁層と、該第２絶縁層上に形成され第２の電極材料からなるゲートと、を備えるトランジスタであるものとしたり、前記ゲート型トランジスタは、前記半導体基板上に形成され第１の絶縁性能を有する第１絶縁層と、該第１絶縁層上に形成され第２の絶縁性能を有する第２絶縁層と、前記第１絶縁層と前記第２絶縁層との間に配置され第１の電極材料により形成された複数のドット領域と、前記２絶縁層上に形成され第２の電極材料からなるゲートと、を備えるトランジスタであるものとしたり、前記ゲート型トランジスタは、前記半導体基板とゲートとの間に所定の高誘電体材料から形成された高誘電体層を備えるトランジスタであるものとしたり、前記ゲート型トランジスタは、前記半導体基板とゲートとの間に形成され第１の絶縁性能を有する材料からなる第１絶縁層と、第１の強磁性体材料からなり磁化の方向が固定されるよう形成された固定層と第２の磁性体材料からなり電流により磁化の方向が変化するよう形成された反転層との間に第２の絶縁性能を有する材料に形成された第２絶縁層を有しソースまたはドレインに接続された積層構造体と、を備えるトランジスタであるものとしたり、前記ゲート型トランジスタは、前記半導体基板とゲートとの間に形成され所定の絶縁性能を有する材料からなる絶縁層を備え、ソースおよびドレインが第１の強磁性体材料から形成されてなるトランジスタであるものとすることもできる。
【００１６】
本発明の半導体装置の電圧特性調整方法は、
導電型がｐ型のゲート型トランジスタであってソースが通常動作する際に電源電圧が印加される電源電圧印加点に接続された第１トランジスタと、導電型がｎ型のゲート型トランジスタであってドレインが前記第１トランジスタのドレインに接続されると共にゲートが前記第１トランジスタのゲートに接続されソースが通常動作する際に接地電圧が印加される接地電圧印加点に接続された第２トランジスタと、導電型がｐ型のゲート型トランジスタであってソースが前記電源電圧印加点に接続されゲートが前記第１トランジスタのドレインと前記第２トランジスタのドレインとの接続点に接続されドレインが前記第１トランジスタのゲートと前記第２トランジスタのゲートとの接続点に接続された第３トランジスタと、導電型がｎ型のゲート型トランジスタであってドレインが前記第３トランジスタのドレインに接続されると共にゲートが前記第３トランジスタのゲートに接続されソースが前記接地電圧印加点に接続された第４トランジスタと、導電型がｎ型のゲート型トランジスタであってゲートが常動作する際に制御用電圧が印加されるワード線に接続されオンしたときに前記第１トランジスタのドレインと前記第２トランジスタのドレインとの接続点とデータが出力される第１ビット線とを電気的に接続すると共にオフしたときに前記第１トランジスタのドレインと前記第２トランジスタのドレインとの接続点と前記第１ビット線とを電気的に切り離す第１アクセストランジスタと、導電型がｎ型のゲート型トランジスタであってゲートが前記ワード線に接続されオンしたときに前記第３トランジスタのドレインと前記第４トランジスタのドレインとの接続点とデータが出力される前記第１ビット線と異なる第２ビット線とを電気的に接続すると共にオフしたときに前記第３トランジスタのドレインと前記第４トランジスタのドレインとの接続点と前記第２ビット線とを電気的に切り離す第２アクセストランジスタと、が半導体基板に形成されてなる半導体装置の電圧特性を調整する電圧特性調整方法であって、
前記電源電圧印加点に前記半導体装置を通常動作させる際の電源電圧より低い所定の低電圧を印加すると共に前記半導体基板に前記半導体装置を通常動作させる際に印加する電圧としての通常動作時基板電圧を印加し、その後、前記電源電圧印加点と前記半導体基板との間の電圧差が前記半導体装置を通常動作させる際の前記電源電圧印加点と前記半導体基板との間の電圧差より大きい所定の電圧差以上になるよう前記電源電圧印加点に印加する電圧および前記半導体基板に印加する電圧のうち少なくとも一方を調整する、
ことを要旨とする。
【００１７】
この本発明の半導体装置の電圧特性調整方法では、電源電圧印加点に半導体装置を通常動作させる際の電源電圧より低い所定の低電圧を印加すると共に半導体基板に半導体装置を通常動作させる際に印加する電圧としての通常動作時基板電圧を印加する。これにより、複数のゲート型トランジスタのうち閾値電圧が小さいものをオンすることができる。そして、その後、電源電圧印加点と半導体基板との間の電圧差が半導体装置を通常動作させる際の電源電圧印加点と半導体基板との間の電圧差より大きい所定の電圧差以上になるよう電源電圧印加点に印加する電圧および半導体基板に印加する電圧のうち少なくとも一方を調整する。これにより、オンしているゲート型トランジスタ，すなわち，閾値電圧が小さいトランジスタや閾値電圧が同じでも流れる電流が大きいトランジスタの閾値電圧を大きくしたり電流を小さくすることができ、半導体装置の複数のゲート型トランジスタ間の閾値電圧や電流のばらつきを小さくすることができる。このとき、電源電圧印加点に印加する電圧と半導体基板に印加する電圧とを調整するだけで複数のゲート型トランジスタ間のばらつきを小さくすることができるから、より簡便な方法で半導体装置の電圧特性の向上を図ることができる。
【００１８】
こうした本発明の半導体装置の電圧特性調整方法において、前記ワード線と前記接地電圧印加点との電圧差が前記第１アクセストランジスタおよび前記第２アクセストランジスタがオフする電圧差になるよう前記制御用電圧を調整した状態で、前記電源電圧印加点に前記所定の低電圧を印加すると共に前記半導体基板に前記通常動作時基板電圧を印加し、その後、前記電源電圧印加点と前記半導体基板との間の電圧差が前記所定の電圧差以上になるよう前記電源電圧印加点に印加する電圧および前記半導体基板に印加する電圧のうち少なくとも一方を調整するものとしたり、前記ワード線と前記接地電圧印加点との電圧差が前記第１アクセストランジスタおよび前記第２アクセストランジスタがオンする電圧差になるよう前記制御用電圧を調整した状態で前記電源電圧印加点と前記第１ビット線と前記第２ビット線とに前記所定の低電圧を印加すると共に前記半導体基板に前記通常動作時基板電圧を印加し、その後、前記ワード線と前記接地電圧印加点との電圧差が前記第１アクセストランジスタおよび前記第２アクセストランジスタがオフする電圧差になるよう前記制御用電圧を調整した状態で前記電源電圧印加点と前記半導体基板との間の電圧差が前記所定の電圧差以上になるよう前記電源電圧印加点に印加する電圧および前記半導体基板に印加する電圧のうち少なくとも一方を調整するものとすることもできる。
【００１９】
また、本発明の半導体装置の電圧特性調整方法において、前記第１トランジスタおよび前記第３トランジスタは、第１の磁性体材料からなり磁化の方向が固定されるよう形成されソースが接続された固定層と第２の磁性体材料からなり電流により磁化の方向が変化するよう形成され前記電源電圧印加点に接続された反転層との間に所定の絶縁性能を有する絶縁材料により形成された絶縁層を有する積層構造体をそれぞれ備え、前記第２トランジスタおよび前記第４トランジスタは、第１の磁性体材料からなり磁化の方向が固定されるよう形成された前記ドレインに接続された固定層と第２の磁性体材料からなり電流により磁化の方向が変化するよう形成され前記接地電圧印加点に接続された反転層との間に所定の絶縁性能を有する絶縁材料により形成された絶縁層を有する積層構造体をそれぞれ備えるものとすることもできる。この場合において、前記ワード線と前記接地電圧印加点との電圧差が前記第１アクセストランジスタおよび前記第２アクセストランジスタがオフする電圧差になるよう前記制御用電圧を調整した状態で前記電源電圧印加点に前記所定の低電圧を印加すると共に前記半導体基板に前記通常動作時基板電圧を印加して前記第１ビット線および前記第２ビット線と前記接地電圧印加点との電圧差が前記半導体装置が通常動作する際に第１ビット線および前記第２ビットと前記接地電圧印加点との間に印加される通常時ビット電圧になるよう前記第１ビット線に印加する電圧と前記第２ビット線に印加する電圧と前記接地電圧印加点に印加する電圧を調整し、その後、前記ワード線と前記接地電圧印加点との電圧差が前記半導体装置が通常動作する際に前記第１アクセストランジスタおよび前記第２アクセストランジスタがオンする電圧差より高い電圧差になるよう前記制御用電圧を調整した状態で前記電源電圧印加点と前記半導体基板との間の電圧差が前記所定の電圧差以上になるよう前記電源電圧印加点に印加する電圧および前記半導体基板に印加する電圧のうち少なくとも一方を調整すると共に前記第１ビット線および前記第２ビット線と前記接地電圧印加点との電圧差が前記通常ビット電圧より大きくなるよう前記第１ビット線に印加する電圧と前記第２ビット線に印加する電圧と前記接地電圧印加点に印加する電圧とを調整するものとしたり、前記ワード線と前記接地電圧印加点との電圧差が前記第１アクセストランジスタおよび前記第２アクセストランジスタがオフする電圧差になるよう前記制御用電圧を調整した状態で前記電源電圧印加点に前記所定の低電圧を印加すると共に前記半導体基板に前記通常動作時基板電圧を印加して前記第１ビット線および前記第２ビット線と前記接地電圧印加点との電圧差が前記半導体装置が通常動作する際に第１ビット線および前記第２ビットと前記接地電圧印加点との間に印加される通常時ビット電圧になるよう前記第１ビット線に印加する電圧と前記第２ビット線に印加する電圧と前記接地電圧印加点に印加する電圧を調整し、その後、前記ワード線と前記接地電圧印加点との電圧差が前記半導体装置が通常動作する際に前記第１アクセストランジスタおよび前記第２アクセストランジスタがオンする電圧差より高い電圧差になるよう前記制御用電圧を調整した状態で前記電源電圧印加点と前記半導体基板との間の電圧差が前記所定の電圧差以上になるよう前記電源電圧印加点に印加する電圧および前記半導体基板に印加する電圧のうち少なくとも一方を調整すると共に前記第１ビット線および前記第２ビット線と前記接地電圧印加点との電圧差が値０となるよう前記第１ビット線に印加する電圧と前記第２ビット線に印加する電圧と前記接地電圧印加点に印加する電圧とを調整するものとすることもできる。
【００２０】
さらに、本発明の半導体装置の電圧調整方法において、前記第１アクセストランジスタは、第１の磁性体材料からなり磁化の方向が固定されるよう形成されソースが接続された固定層と第２の磁性体材料からなり電流により磁化の方向が変化するよう形成され前記電源電圧印加点に接続された反転層との間に所定の絶縁性能を有する絶縁材料により形成された絶縁層を有する積層構造体を介して前記第１ビット線に接続されてなり、前記第２アクセストランジスタは、第１の磁性体材料からなり磁化の方向が固定されるよう形成されソースが接続された固定層と第２の磁性体材料からなり電流により磁化の方向が変化するよう形成され前記電源電圧印加点に接続された反転層との間に所定の絶縁性能を有する絶縁材料により形成された絶縁層を有する積層構造体を介して前記第２ビット線に接続されてなるものとすることもできる。この場合において、前記ワード線と前記接地電圧印加点との電圧差が前記第１アクセストランジスタおよび前記第２アクセストランジスタがオンする電圧差になるよう前記制御用電圧を調整した状態で前記電源電圧印加点に前記所定の低電圧を印加すると共に前記半導体基板に前記通常動作時基板電圧を印加して前記第１ビット線および前記第２ビット線と前記接地電圧印加点との電圧差が前記半導体装置が通常動作する際に第１ビット線および前記第２ビットと前記接地電圧印加点との間に印加される通常時ビット電圧以上になるよう前記第１ビット線に印加する電圧と前記第２ビット線に印加する電圧と前記接地電圧印加点に印加する電圧を調整し、その後、前記ワード線と前記接地電圧印加点との電圧差が前記半導体装置が通常動作する際に前記第１アクセストランジスタおよび前記第２アクセストランジスタがオンする電圧差より高い電圧差になるよう前記制御用電圧を調整した状態で前記電源電圧印加点と前記半導体基板との間の電圧差が前記所定の電圧差以上になるよう前記電源電圧印加点に印加する電圧および前記半導体基板に印加する電圧のうち少なくとも一方を調整すると共に前記第１ビット線および前記第２ビット線と前記接地電圧印加点との電圧差が値０になるよう前記第１ビット線に印加する電圧と前記第２ビット線に印加する電圧と前記接地電圧印加点に印加する電圧とを調整するものとすることもできる。
【００２１】
本発明のゲート型トランジスタの閾値電圧調整方法は、
半導体基板に形成された複数のゲート型トランジスタの閾値電圧を一括して調整する閾値電圧調整方法であって、
前記ゲート型トランジスタのドレインとソースとの間の電圧差が前記ゲート型トランジスタのゲートとソースとの間の電圧差より大きい所定の電圧差以上になるよう前記ゲートに印加する電圧および前記ドレインに印加する電圧のうち少なくとも一方を前記複数のゲート型トランジスタについて一括して調整する、
ことを特徴とする。
【００２２】
本発明のゲート型トランジスタの閾値電圧調整方法では、ゲート型トランジスタのドレインとソースとの間の電圧差がゲート型トランジスタのゲートとソースとの間に電圧差より大きい所定の電圧差以上になるようゲートに印加する電圧およびドレインに印加する電圧のうち少なくとも一方を複数のゲート型トランジスタについて一括して調整する。これにより、複数のゲート型トランジスタの閾値電圧を一括して調整することができる。
【００２３】
本発明のラッチ回路の電圧特性調整器は、
半導体基板に形成された複数のゲート型トランジスタにより構成されたラッチ回路の電圧特性を調整する電圧特性調整器であって、
前記ラッチ回路を通常動作させる際に電圧を印加する電圧印加点に誤動作を起こさせることが可能な第１の電圧と不揮発的に前記ラッチ回路を構成するゲート型トランジスタの電流駆動力を小さくすることが可能な第２の電圧とを前記電圧印加点に印加する電圧印加回路を備える、
ことを特徴とする。
【００２４】
この本発明のラッチ回路の電圧特性調整器では、ラッチ回路を通常動作させる際に電圧を印加する電圧印加点に誤動作を起こさせることが可能な第１の電圧と、不揮発的にラッチ回路を構成するゲート型トランジスタの電流駆動力を小さくすることが可能な第２の電圧とを電圧印加点に印加する電圧印加回路を備えるから、オンしているゲート型トランジスタ，すなわち，閾値電圧が小さいトランジスタや閾値電圧が同じでも流れる電流が大きいトランジスタ，つまり，電流駆動力が大きいトランジスタについて、閾値電圧を大きくしたり電流を小さくして電流駆動力を小さくすることができる。これにより、ゲート型トランジスタ間のばらつきを小さくすることができる。このとき、電圧印加点に印加する電圧と半導体基板に印加する電圧とを調整するだけで複数のゲート型トランジスタ間のばらつきを小さくすることができるから、より簡便な方法でラッチ回路の電圧特性の向上を図ることができる。ここで、「不揮発的」には、電圧印加点への電圧の印加を中断してその後電圧印加点へ電圧を印加しても電流駆動力がほぼ維持されることをいう。
【００２５】
こうした本発明のラッチ回路の電圧特性調整器において、少なくとも前記電圧印加点への前記第１の電圧の供給と前記電圧印加点への前記第２の電圧の供給とを切り替え可能な切り替えスイッチ又は少なくとも前記第１の電圧および前記第２の電圧を発生可能な可変電圧発生回路を備える回路であるものとすることもできる。
【００２６】
また、本発明のラッチ回路の電圧特性調整器において、前記電圧印加回路は、前記ラッチ回路を通常動作させる際に電源電圧を印加する前記ラッチ回路の電源電圧印加点に前記ラッチ回路を通常動作させる際の電源電圧より低い所定の低電圧を印加すると共に前記半導体基板に前記ラッチ回路を通常動作させる際に印加する電圧としての通常動作時基板電圧を印加すると共に、前記電源電圧印加点と前記半導体基板との間の電圧差が前記ラッチ回路を通常動作させる際の前記電源電圧印加点と前記半導体基板との間の電圧差より大きい所定の電圧差以上になるように前記電源電圧印加点に印加する電圧および前記半導体基板に印加する電圧のうち少なくとも一方を調整する回路であるものとすることもできる。これにより、ラッチ回路を通常動作させる際に電源電圧を印加するラッチ回路の電源電圧印加点にラッチ回路を通常動作させる際の電源電圧より低い所定の低電圧を印加すると共に半導体基板にラッチ回路を通常動作させる際に印加する電圧としての通常動作時基板電圧を印加することができ、複数のゲート型トランジスタのうち閾値電圧が小さいものをオンすることができる。そして、その後、電源電圧印加点と半導体基板との間の電圧差がラッチ回路を通常動作させる際の電源電圧印加点と半導体基板との間の電圧差より大きい所定の電圧差以上になるよう電源電圧印加点に印加する電圧および半導体基板に印加する電圧のうち少なくとも一方を調整することができ、オンしているゲート型トランジスタ，すなわち，閾値電圧が小さいトランジスタや閾値電圧が同じでも流れる電流が大きいトランジスタの閾値電圧を大きくしたり電流を小さくすることができ、ラッチ回路の複数のゲート型トランジスタ間の閾値電圧や電流のばらつきを小さくすることができる。このとき、電源電圧印加点に印加する電圧と半導体基板に印加する電圧とを調整するだけで複数のゲート型トランジスタ間のばらつきを小さくすることができるから、より簡便な方法でラッチ回路の電圧特性の向上を図ることができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施例としてのラッチ回路の電圧調整方法により電圧が調整されるラッチ回路としてのメモリセル１２を複数搭載したＳＲＡＭ１０の構成の概略を示す説明図である。
【図２】メモリセル１２の構成の概略を示す回路図である。
【図３】トランジスタＮＬ，ＮＲの構造の概略を示す断面概略図である。
【図４】トランジスタＰＬ，ＰＲの構造の概略を示す断面概略図である。
【図５】データ保持動作時のＳＲＡＭ１０の電圧特性を調整する電圧特性調整工程の一例を示す工程図である。
【図６】電圧Ｖｄｄを値Ｖ１から徐々に下げたときのメモリセル１２の電圧特性を説明するための説明図である。
【図７】オンになっているトランジスタのバイアス条件を説明するための説明図である。
【図８】第１実施例のステップＳ１１０のバイアス条件で電圧を印加したときの全てのメモリセル１２におけるトランジスタＮＲの閾値電圧のばらつきの様子を説明するための説明図である。
【図９】閾値電圧とトランジスタＮＲの数との関係が正規分布曲線となる仮定した場合における閾値電圧と分散σとの関係を示す説明図である。
【図１０】トランジスタＰＬ，ＰＲのうちオンになっているトランジスタにおけるバイアス条件を説明するための説明図である。
【図１１】第１実施例の電圧調整工程を実行前後のメモリセル１２の電圧特性を示す説明図である。
【図１２】電圧調整工程終了前後の各メモリセル１２のリテンションノイズマージンＲｅＮＭのばらつきの様子を示すグラフである。
【図１３】第２実施例のＳＲＡＭ１１０のデータ読み出し動作時の電圧特性を調整する電圧特性調整工程の一例を示す工程図である。
【図１４】ワード線ＷＬ，ビット線ＢＬ１，ＢＬ２に電圧Ｖｄｄを印加したときのバタフライカーブを示す説明図である。
【図１５】第１実施例のステップＳ１１０の工程を実行した後にオンしているトランジスタにおける閾値電圧の変化量ΔＶｔｈとリテンションノイズマージンＲｅＮＭの平均値ＮＭａｖとの関係と、閾値電圧の変化量ΔＶｔｈと１σ幅との関係とを示す説明図である。
【図１６】第１実施例の閾値電圧の変化量ΔＶｔｈと最低動作電圧Ｖｍｉｎｃｅｌｌのばらつきとの関係を示す説明図である。
【図１７】閾値電圧の変化量ΔＶｔｈと最低動作電圧Ｖｍｉｎとの関係と、閾値電圧の変化量ΔＶｔｈとリテンションノイズマージンＲｅＮＭの平均値ＮＭａｖを１σ幅で除したものとの関係とを示す説明図である。
【図１８】ステップＳ１１０の工程を実行した後に閾値電圧の変化量ΔＶｔｈとスタティックノイズマージンＳＮＭの平均値ＮＭａｖとの関係と、閾値電圧の変化量ΔＶｔｈと１σ幅との関係とを示す説明図である。
【図１９】閾値電圧の変化量ΔＶｔｈと図１６におけるスタティックノイズマージンＳＮＭの平均値ＮＭａｖを１σ幅で除したものとの関係とを示す説明図であり、
【図２０】第２実施例の閾値電圧の変化量ΔＶｔｈと最低動作電圧Ｖｍｉｎｃｅｌｌのばらつきとの関係を示す説明図である。
【図２１】本発明の第１，第２実施例のラッチ回路の電圧調整方法により電圧が調整される変形例のラッチ回路を示す回路図である。
【図２２】本発明の第１，第２実施例のラッチ回路の電圧調整方法により電圧が調整される他の変形例のラッチ回路を示す回路図である。
【図２３】第３実施例のメモリセル１２の構成の概略を示す回路図である。
【図２４】第３実施例のＳＲＡＭ１０の電圧特性を調整する電圧特性調整工程の一例を示す工程図である。
【図２５】第４実施例のメモリセル１２の構成の概略を示す回路図である。
【図２６】第４実施例のＳＲＡＭ１０の電圧特性を調整する電圧特性調整工程の一例を示す工程図である。
【図２７】トランジスタにおける電圧条件を説明するための説明図である。
【図２８】実施例の閾値電圧調整方法を適用した複数のゲート型トランジスタ１１２の閾値電圧のばらつきの様子を説明するための説明図である。
【図２９】ＳＲＡＭ１０のメモリセル１２の電圧特性を調整する本発明の一実施例としての電圧特性調整器６００の構成の概略を示す説明図である。
【図３０】電圧特性調整器６００のＶｄｄ印加回路６１０の構成の概略を示す回路図である。
【図３１】電圧特性調整器６００のＶｎｗｅｌｌ印加回路６２０の構成の概略を示す回路図である。
【図３２】電圧特性調整器６００のＶｓｕｂ印加回路６３０の構成の概略を示す回路図である。
【図３３】変形例のＶｄｄ印加回路７１０の構成の概略を示す回路図である。
【図３４】変形例のＶｎｗｅｌｌ印加回路７２０の構成の概略を示す回路図である。
【図３５】変形例のＶｓｕｂ印加回路７３０の構成の概略を示す回路図である。
【発明を実施するための形態】
【００２８】
次に、本発明を実施するための形態を実施例を用いて説明する。
【００２９】
図１は、本発明の一実施例としてのラッチ回路の電圧調整方法により電圧が調整されるラッチ回路を有するメモリセル１２を複数搭載したＳＲＡＭ（Static Random Access Memory）１０の構成の概略を示す説明図である。ＳＲＡＭ１０は、マトリックス状に配置された複数のワード線ＷＬと複数のビット線ＢＬ１，ＢＬ２に接続された複数のメモリセル１２と、行アドレス信号が与えられたときに与えられた行アドレス信号に対応するワード線ＷＬを選択する行デコーダ１４と、列アドレス信号が与えられたときに与えられた列アドレス信号に対応する１組のビット線ＢＬ１，ＢＬ２を選択する列デコーダ１６と、メモリセル１２からビット線ＢＬ１，ＢＬ２に出力された信号を増幅する複数のセンサアンプ１８と、選択されたビット線ＢＬ１，ＢＬ２とデータが入出力される図示しないデータ線とを接続する列選択回路１９と、を備える。各メモリセル１２については、行方向に配置された複数のメモリセル１２が同一のワード線ＷＬに接続され、列方向に配置された複数のメモリセル１２が１組のビット線ＢＬ１，ＢＬ２に接続されている。
【００３０】
図２は、メモリセル１２の構成の概略を示す回路図である。メモリセル１２は、ドレイン同士およびゲート同士が接続されたｐチャネルＭＯＳトランジスタＰＬ，ｎチャネルＭＯＳトランジスタＮＬ（以下、トランジスタＰＬ，ＮＬという）と、ドレイン同士およびゲート同士が接続されドレイン同士の接続点ＶＲ（以下、ノードＶＲという）がトランジスタＰＬ，ＮＬのゲートと接続されると共にゲートがトランジスタＰＬ，ＮＬのドレインの接続点ＶＬ（以下、ノードＶＬという）と接続されたｐチャネルＭＯＳトランジスタＰＲ，ｎチャネルＭＯＳトランジスタＮＲ（以下、トランジスタＰＲ，ＮＲという）と、ゲートがワード線ＷＬに接続されオンしたときにビット線ＢＬ１とノードＶＬとを電気的に接続しオフしたときにビット線ＢＬ１とノードＶＬとの電気的な接続を解除するｎチャネルＭＯＳトランジスタＡＮＬ（以下、アクセストランジスタＡＮＬという）と、ゲートがワード線ＷＬに接続されオンしたときにビット線ＢＬ２をノードＶＲと電気的に接続しオフしたときにビット線ＢＬ２とノードＶＲとの電気的な接続を解除するｎチャネルＭＯＳトランジスタＡＮＲ（以下、アクセストランジスタＡＮＲという）とから構成されている。トランジスタＰＬ，ＰＲはソースが通常動作する際に電源電圧が印加される電源電圧印加点Ｖｄｄに接続されており、トランジスタＮＬ，ＮＲはソースが通常動作する際に接地電圧Ｖｓｓが印加される接地電圧印加点Ｖｓｓに接続されている。なお、実施例では、トランジスタＰＬ，ＰＲ，ＮＬ，ＮＲから構成される回路が「ラッチ回路」に相当する。
【００３１】
ここで、トランジスタＰＬ，ＰＲ，ＮＬ，ＮＲ，アクセストランジスタＡＮＬ，ＡＮＲの構造について説明する。トランジスタＮＬ，ＮＲ，アクセストランジスタＡＮＬ，ＡＮＲは、図３に示すように、周知のｎＭＯＳトランジスタとして構成されており、導電型がｐ型となるよう調整されたシリコン（Ｓｉ）などの半導体材料により形成された半導体基板２０上に二酸化シリコン（ＳｉＯ2）などの絶縁性能が高い材料により形成された絶縁層２２と、絶縁層２２上に形成されポリシリコンなどの金属材料により形成されたゲート２４と、半導体基板２０の絶縁層２２の下方の領域を挟むように半導体基板２０に形成された導電型がｎ型の拡散層としてのソース２６およびドレイン２８とを備える。また、トランジスタＰＬ，ＰＲは、図４に示すように、周知のｐＭＯＳトランジスタとして構成されており、半導体基板２０に形成された導電型がｎ型となるよう調整されたウェル３０上に二酸化シリコン（ＳｉＯ2）などの絶縁性能が高い材料により形成された絶縁層３２と、絶縁層３２上に形成されポリシリコンなどの金属材料により形成されたゲート３４と、ウェル３０の絶縁層３２の下方の領域を挟むようにウェル３０に形成された導電型がｐ型のソース３６およびドレイン３８とを備える。トランジスタＰＬ，ＰＲ，ＮＬ，ＮＲ，アクセストランジスタＡＮＬ，ＡＮＲは、同一の半導体基板２０上に形成されており、トランジスタＰＬ，ＰＲとトランジスタＮＬ，ＮＲ，アクセストランジスタＡＮＬ，ＡＮＲとの間は、図示しない絶縁性能が高い酸化膜などで素子分離されている。
【００３２】
こうして構成されたＳＲＡＭ１０では、電源電圧印加点Ｖｄｄに印加する電圧を電圧Ｖｄｄ，接地電圧印加点Ｖｓｓに印加する電圧を接地電圧Ｖｓｓ，半導体基板２０に印加する電圧を基板電圧Ｖｓｕｂ，ウェル３０に印加する電圧をウェル電圧Ｖｎｗｅｌｌとすると、基本的には、電圧Ｖｄｄが値Ｖ１（例えば、１．２Ｖ），接地電圧Ｖｓｓが０Ｖ，基板電圧Ｖｓｕｂが０Ｖ，ウェル電圧Ｖｎｗｅｌｌが値Ｖ１になるよう電源電圧印加点Ｖｄｄや接地電圧印加点Ｖｓｓ，半導体基板２０，ウェル３０に電圧に印加される。こうした電圧の印加は、全てのメモリセル１２に対して一括して行われる。そして、電源電圧印加点Ｖｄｄや接地電圧印加点Ｖｓｓ，半導体基板２０，ウェル３０に上述の電圧を印加した状態で、データの書き込み動作や読み出し動作，データ保持動作などが行われてメモリセル１２は、ノードＶＬが電圧の高い状態（以下、Ｈレベルという）のときにはノードＶＲが電圧の低い状態（以下、Ｌレベルという）となり、ノードＶＬがＬレベルのときにはノードＶＲがＨレベルとなる双安定状態を持つ回路として機能する。なお、ノードＶＬ，ＶＲの電圧が、ＨレベルからＬレベルに変化したり、ＬレベルからＨレベルに変化することを「レベルが反転する」というものとした。
【００３３】
ＳＲＡＭ１０へのデータの書き込み動作は、具体的には、行アドレス信号，列アドレス信号など動作に必要な信号が与えられると共にビット線ＢＬ１，ＢＬ２の電圧（以下、ビット線電圧ＶＢＬ１，ＶＢＬ２という）を書き込むべきデータに対応する電圧にされると、行アドレス信号に基づいて行デコーダ１２により１本のワード線ＷＬが選択されてワード線ＷＬの電圧（以下、ワード線電圧Ｖｗｌという）が値Ｖ１となると共に入力された列アドレス信号に基づいて列デコーダ１４により１組のビット線ＢＬ１，ＢＬ２が選択され、選択されたワード線ＷＬ，ビット線ＢＬ１，ＢＬ２に接続されたメモリセル１２においてノードＶＬ，ＶＲの電圧をビット線ＢＬ１，ＢＬ２に対応する電圧にすることで行われる。また、ＳＲＡＭ１０からのデータの読み出し動作は、行アドレス信号，列アドレス信号など動作に必要な信号が与えられると共にビット線ＢＬ１，ＢＬ２に電源電圧印加点Ｖｄｄに印加する電圧Ｖｄｄ（値Ｖ１）が印加されると、行デコーダ１２，列デコーダ１４により選択されたワード線ＷＬ，ビット線ＢＬ１，ＢＬ２に接続されたメモリセル１２においてノードＶＬ，ＶＲの電圧差に対応して生じるビット線ＢＬ１，ＢＬ２の電圧差をデータとして読み出すことで行われる。さらに、データ保持動作は、全てのワード線ＷＬ，ビット線ＢＬ１，ＢＬ２を非選択状態にしてアクセストランジスタＡＮＬ，ＡＮＲがオフしてメモリセル１２のノードＶＬ，ＶＲの電圧をデータとして保持することで行われる。
【００３４】
続いて、こうして構成されたＳＲＡＭ１０のデータ保持動作時の電圧特性を調整する方法について説明する。図５は、ＳＲＡＭ１０のデータ保持動作時の電圧特性を調整する電圧特性調整工程の一例を示す工程図である。この工程は、メモリセル１２の全てのワード線ＷＬを非選択状態（ワード線電圧Ｖｗｌを０Ｖ）にして全てのメモリセル１２のアクセストランジスタＡＮＬ，ＡＮＲをオフにした状態で行われる。
【００３５】
最初に、電圧Ｖｄｄが値Ｖ１より低い値Ｖ２（例えば、０．３Ｖなど），接地電圧Ｖｓｓおよび基板電圧Ｖｓｕｂが０Ｖ，ウェル電圧Ｖｎｗｅｌｌが値Ｖ２となるようＳＲＡＭ１０の全メモリセルの電源電圧印加点Ｖｄｄや接地電圧印加点Ｖｓｓ，半導体基板２０，ウェル３０に電圧を印加する（ステップＳ１００）。ここで、値Ｖ２は、トランジスタＰＬ，ＰＲ，ＮＬ，ＮＲの閾値電圧のばらつきにより電圧Ｖｄｄを値Ｖ１から徐々に下げたときにノードＶＬ，ＶＲのレベルが反転できなくなりＨレベル，Ｌレベルのいずれかに固定される電圧として予め実験や解析などにより求めたものを用いるものとした。図６は、メモリセル１２のアクセストランジスタＡＮＬ，ＡＮＲをオフにした状態で電圧Ｖｄｄを値Ｖ１から徐々に下げたときのメモリセル１２の電圧特性を説明するための説明図である。図中、メモリセル１２のノードＶＬに０Ｖから値Ｖ１の電圧を印加したときのノードＶＲの電圧とメモリセル１２のノードＶＲに０Ｖから値Ｖ１の電圧を印加したときのノードＶＬの電圧とを同じグラフ上に記載している。なお、こうして得られた２つのカーブに内接する最大の正方形を２つ描き、２つの正方形の対角線Ｌ１，Ｌ２のうち長さが短い方の対角線の長さ（図６では、対角線Ｌ１の長さ）をリテンションノイズマージンＲｅＮＭという。図示するように、電圧Ｖｄｄを徐々に低くすると、ある電圧（実施例では、値Ｖ２）以下では、メモリセル１２が双安定状態を示さなくなり、その結果、ノードＶＲ，ＶＬのレベルが反転できなくなり、ノードＶＲはＨレベル，Ｌレベルのいずれかに固定されてしまう。これは、ノードＶＬ，ＶＲの電位が、トランジスタＰＬ，ＰＲ，ＮＬ，ＮＲの閾値電圧のバランスで決まっていて、トランジスタＰＬ，ＰＲ，ＮＬ，ＮＲの閾値電圧にばらつきがあるときに電圧Ｖｄｄが値Ｖ２となると、閾値電圧がより低いトランジスタがオンして、そのトランジスタがオンする電圧にノードＶＲ，ＶＬが固定されるからである。したがって、ステップＳ１００の工程を実行した後のメモリセル１２の各トランジスタの状態は、閾値電圧のばらつきを反映したものとなり、閾値電圧の低いトランジスタがオンすることになる。以下、説明のため、トランジスタＰＬ，ＮＲの閾値電圧がトランジスタＰＲ，ＮＬより低く、ステップＳ１００の工程を実行するとトランジスタＰＬ，ＮＲがオンとなりメモリセル１２のノートＶＬがＨレベル，ノードＶＲがＬレベルとなるものとする。
【００３６】
続いて、電圧Ｖｄｄが値Ｖ１より高い値Ｖ３（例えば、３．５Ｖ），基板電圧ＶｓｕｂがＳＲＡＭ１０の通常動作する際の電圧（０Ｖ）より低い値Ｖ４（例えば、−６Ｖ），接地電圧Ｖｓｓが０Ｖ，ウェル電圧Ｖｎｗｅｌｌが値Ｖ３となるようＳＲＡＭ１０の全メモリセル１２の電源電圧印加点Ｖｄｄや接地電圧印加点Ｖｓｓ，半導体基板２０，ウェル３０のそれぞれに電圧を時間Ｔｒｅｆ（例えば、６００秒）の間印加する（ステップＳ１１０）。これにより、トランジスタＮＬ，ＮＲのうち、オンになっているトランジスタの閾値電圧を上昇させることができる。以下、この理由について説明する。
【００３７】
図７は、トランジスタＮＲにおける電圧印加条件（以下、バイアス条件という）を説明するための説明図である。トランジスタＮＲがオンになっている場合、バイアス条件は、ゲート２４に印加されているゲート電圧Ｖｇが値Ｖ３、ソース２６に印加されているソース電圧Ｖｓ，ドレイン２８に印加されているドレイン電圧Ｖｄが共に０Ｖ，基板電圧Ｖｓｕｂが値Ｖ４となっている。このとき、ゲート２４と半導体基板２０との間の電圧差は、メモリセル１２が通常動作する際におけるゲート２４と半導体基板２０との間の電圧差Ｖ１（実施例では、１．５Ｖ）より高くなっているため、半導体基板２０から比較的高いエネルギーの電子が絶縁層２２に注入され、これによりトランジスタＮＲの閾値電圧が上昇する。このような現象を、一般に、基板ホットエレクトロン注入（Substrate Hot Electron、ＳＨＥ）と呼んでいる。こうしたＳＨＥを発生させることにより、トランジスタの閾値電圧を上昇させることができる。
【００３８】
図８は、ステップＳ１１０のバイアス条件で電圧を印加したときの全てのメモリセル１２におけるトランジスタＮＲの閾値電圧のばらつきの様子を説明する説明図である。図中、破線はステップＳ１１０の工程を行う前のトランジスタＮＲの閾値電圧のばらつきを示しており、実線はステップＳ１１０の工程を行った後のトランジスタＮＲの閾値電圧のばらつきを示している。図中、横軸は閾値電圧であり、縦軸は、図９に示すように、閾値電圧とトランジスタＮＲの数との関係が正規分布曲線となる仮定した場合における閾値電圧の平均値Ｖｔｈｎａｖからの分散σを示している。つまり、図８では、分散σが０のときの閾値電圧が平均値Ｖｔｈｎａｖであり、直線の傾きが急になるほどトランジスタＮＲの閾値電圧のばらつきが小さくなっているといえる。図８に示すように、ステップＳ１１０の工程を行った後は、ステップＳ１１０の工程を行う前よりトランジスタＮＲの閾値電圧が高くなる。なお、オフしているトランジスタＮＬについては、こうしたＳＨＥが発生しないため、ステップＳ１１０の工程の終了前後で閾値電圧に大きな変化がない。このように、ステップＳ１１０の工程により、メモリセル１２では、オンしているトランジスタの閾値電圧をオフしているトランジスタの閾値電圧に近づけることができる。これにより、メモリセル１２のトランジスタＮＲ，ＮＬの閾値電圧のばらつきを小さくすることができる。そして、こうした閾値電圧のばらつきを小さくするために、ＳＲＡＭ１０の全メモリセル１２について一括して半導体基板２０とゲート２４との間にトランジスタＮＲの閾値電圧を上昇させるような比較的高い電圧を印加するだけでよいので、より簡便な方法でメモリセル１２のトランジスタＮＲ，ＮＬの閾値電圧のばらつきを小さくすることができる。
【００３９】
続いて、電圧Ｖｄｄが値Ｖ１，接地電圧Ｖｓｓと基板電圧Ｖｓｕｂとがそれぞれ０Ｖ，ウェル電圧ＶｎｗｅｌｌをＳＲＡＭが通常動作する際の電圧（０Ｖ）より大きい電圧Ｖ５（例えば、９．５Ｖ）となるようＳＲＡＭ１０の全メモリセル１２の電源電圧印加点Ｖｄｄや接地電圧印加点Ｖｓｓ，半導体基板２０，ウェル３０のそれぞれに電圧を時間Ｔｒｅｆの間印加して（ステップＳ１２０）、電圧特性調整工程を終了する。これにより、トランジスタＰＬの閾値電圧を上昇させることができる。図１０は、トランジスタＰＬにおける電圧条件を説明するための説明図である。図示するように、トランジスタＰＬでは、ゲート３４に印加されているゲート電圧Ｖｇが０Ｖ，ソース３６に印加されるソース電圧Ｖｓ，ドレイン３８に印加されるドレイン電圧Ｖｄが共に値Ｖ１，ウェル電圧Ｖｎｗｅｌｌが値Ｖ５となっていて、通常動作する際のゲート３４とウェル３０との間の電圧差である値１．５Ｖと比較すると高い値となっているため、ウェル３０から比較的高いエネルギーの正孔（ホール）が絶縁層３２に注入され、これによりトランジスタＰＬの閾値電圧が上昇する。なお、オフしているトランジスタについては、こうした正孔の注入が発生しないため、ステップＳ１２０の工程の終了前後で閾値電圧に大きな変化がない。このように、ステップＳ１２０の工程により、メモリセル１２においてオンしているトランジスタＰＬの閾値電圧のみが上昇して閾値電圧が高くオフしているトランジスタＰＲの閾値電圧に近づくことになる。これにより、メモリセル１２のトランジスタＰＲ，ＰＬの閾値電圧のばらつきを小さくすることができる。また、トランジスタＰＲ，ＰＬの閾値電圧のばらつきを小さくするために、ＳＲＡＭ１０の全メモリセル１２に一括してウェル３０とゲート３２との間にトランジスタＰＲ，ＰＬのうちオンしているトランジスタの閾値電圧を上昇させるような電圧を印加するだけでよいので、より簡便な方法でメモリセル１２のトランジスタＰＲ，ＰＬの閾値電圧のばらつきを小さくすることができる。
【００４０】
図１１は、第１実施例の電圧特性調整工程を実行前後のデータ保持動作におけるメモリセル１２の電圧特性を示す説明図である。図中、破線は電圧特性調整工程を実行前のメモリセル１２のノードＶＬに０Ｖから値Ｖｄｄ（例えば、０．３Ｖ）を印加したときのノードＶＲの電圧とメモリセル１２のノードＶＲに０Ｖから値Ｖｄｄを印加したときのノードＶＬの電圧とを同じグラフ上に記載したものであり、実線は電圧特性調整工程を実行した後のメモリセル１２のノードＶＬに０Ｖから値Ｖｄｄを印加したときのノードＶＲの電圧とメモリセル１２のノードＶＲに０Ｖから値Ｖｄｄを印加したときのノードＶＬの電圧とを同じグラフ上に記載したものであり、こうした曲線をバタフライカーブと呼んでいる。図示するように、電圧特性調整工程実行後は、リテンションノイズマージンＲｅＮＭが大きくなり、電圧特性が向上している。
【００４１】
図１２は、電圧特性調整工程終了前後のＳＲＡＭ１０におけるメモリセル１２のリテンションノイズマージンＲｅＮＭのばらつきの様子を示すグラフである。図中、破線は電圧特性調整工程を実行前のリテンションノイズマージンＲｅＮＭのばらつきを示しており、実線は電圧特性調整工程を実行後のリテンションノイズマージンＲｅＮＭのばらつきを示している。図中、横軸はリテンションノイズマージンであり、図９と同様に、縦軸はリテンションノイズマージンＲｅＮＭとトランジスタＮＲの数との関係が正規分布曲線となる仮定した場合におけるリテンションノイズマージンＲｅＮＭの平均値ＮＭａｖからの分散σを示している。したがって、図１２では、直線の傾きが急になるほどメモリセル１２のリテンションノイズマージンＲｅＮＭのばらつきが小さくなっているといえる。図示するように、電圧特性調整工程を実行した後は、実行前よりリテンションノイズマージンＲｅＮＭのばらつきが小さくなっている。このように、電圧特性調整工程を実行することによりデータ保持動作を行っている際のメモリセル１２の電圧特性の向上を図ることができ、ＳＲＡＭ１０が動作可能な最低動作電圧Ｖｍｉｎ（各メモリセルが動作可能な最低動作電圧Ｖｍｉｎｃｅｌｌのうち最も大きい電圧）を低くすることができる。また、こうした電圧の調整をＳＲＡＭ１０を構成するメモリセル１２の全てに対して一括して行うことにより、ＳＲＡＭ１０を構成するメモリセル１２の全てに対して一括して閾値電圧のばらつきを小さくすることができる。これにより、ＳＲＡＭ１０において、より簡便な方法で電圧特性の向上を図ることができる。
【００４２】
なお、ステップＳ１１０，Ｓ１２０の工程を実行すると、トランジスタＮＲ，ＮＬやトランジスタＰＲ，ＰＬの閾値電圧にばらつきがないメモリセル１２では、閾値電圧がばらつく方向に変化することになるが、通常こうしたトランジスタの閾値電圧は元々平均値Ｖｔｈｎａｖ近傍であり、オンしているトランジスタについてはそれが多少上昇するだけであるため、ＳＲＡＭ１０全体で見ると電圧特性に与える影響は軽微である。
【００４３】
以上説明した第１実施例の電圧特性調整工程によれば、ワード線ＷＬに０Ｖの電圧を印加してアクセストランジスタＡＮＬ，ＡＮＲをオフした状態で電圧Ｖｄｄを通常動作する際の電圧より低くすることにより、メモリセル１２を構成するトランジスタＰＬ，ＰＲ，ＮＬ，ＮＲのうち閾値電圧の小さいトランジスタをオンすることができる。そして、その後、オンしているトランジスタのゲート２４と半導体基板２０との間やゲート３０とウェル３０との間にオンしているトランジスタの閾値電圧を上昇させるような比較的高い電圧が印加されるよう電源電圧印加点Ｖｄｄや接地電圧印加点Ｖｓｓ，半導体基板２０，ウェル３０に電圧を印加することにより、オンしているトランジスタの閾値電圧を上昇させることができ、メモリセル１２を構成するトランジスタＰＬ，ＰＲ，ＮＬ，ＮＲの閾値電圧のばらつきを小さくしてデータ保持動作を行っている際のメモリセル１２の電圧特性の向上を図ることができる。このとき、電源電圧印加点Ｖｄｄや接地電圧印加点Ｖｓｓ，半導体基板２０，ウェル３０に印加する電圧を調整するだけでこうしたトランジスタの閾値電圧のばらつきを小さくすることができるから、より簡便な方法でメモリセル１２の電圧特性の向上を図ることができる。また、こうした電圧の調整をＳＲＡＭ１０を構成するメモリセル１２の全てに対して一括して行うことにより、ＳＲＡＭ１０を構成するメモリセル１２の全てに対して一括して閾値電圧のばらつきを小さくすることができる。これにより、ＳＲＡＭ１０において、より簡便な方法で電圧特性の向上を図ることができる。
【００４４】
次に、本発明の第２実施例としてのラッチ回路の電圧調整方法を説明する。第２実施例の電圧特性調整工程は、図５に示した電圧特性調整工程とステップＳ１００の工程に代えてステップＳ１００Ｂの工程を実行する点とステップＳ１００Ｂの工程の後にステップＳ１０５の工程を行う点を除いての同一であるため、同一の工程には同一の符号を付し、その説明を省略する。
【００４５】
図１３は、第２実施例のＳＲＡＭ１０のデータ読み出し動作時の電圧特性を調整する電圧特性調整工程の一例を示す工程図である。ここで、第２実施例でデータ読み出し動作時の電圧特性を調整するのは、一般に、データ読み出し動作時のノードＶＬ，ＶＲの電圧がアクセストランジスタＡＮＬ，ＡＮＲの電流値のばらつき，閾値電圧のばらつきの影響を受け、データ保持動作時に比してデータ読み出し動作時の電圧特性が悪いためである。したがって、ＳＲＡＭ１０の特性に応じて、第１実施例，第２実施例のいずれかの電圧特性調整工程を適用するものとする。
【００４６】
第２実施例の電圧特性調整工程では、最初に、電圧Ｖｄｄが値Ｖ２，接地電圧Ｖｓｓおよび基板電圧Ｖｓｕｂが０Ｖ，ウェル電圧Ｖｎｗｅｌｌが値Ｖ２となるようＳＲＡＭ１０の全メモリセルの電源電圧印加点Ｖｄｄや接地電圧印加点Ｖｓｓ，半導体基板２０，ウェル３０に電圧を印加し、全てのワード線ＷＬ，ビット線ＢＬ１，ＢＬ２に対してデータ読み出し動作を実行する際と同じ電圧（電圧Ｖｄｄと同じ電圧、値Ｖ２）を印加する（ステップＳ１００Ｂ）。図１４は、ワード線ＷＬ，ビット線ＢＬ１，ＢＬ２に電圧Ｖｄｄを印加したときのバタフライカーブを示す説明図である。ここで、バタフライカーブに内接する最大の正方形を２つ描き、２つの正方形の対角線Ｌ１，Ｌ２のうち長さが短い方の対角線の長さ（図１４では、対角線Ｌ１の長さ）をスタティックノイズマージンＳＮＭであるものとした。ここで、ワード線ＷＬ，ビット線ＢＬ１，ＢＬ２に電圧Ｖｄｄを印加したときのバタフライカーブは、アクセストランジスタＡＮＬ，ＡＮＲ，トランジスタＰＬ，ＰＲ，ＮＬ，ＮＲの閾値電圧のばらつきを反映したものとなっており、ステップＳ１００Ｂの工程を実行した後のメモリセル１２の各トランジスタの状態はアクセストランジスタＡＮＬ，ＡＮＲ，トランジスタＰＬ，ＰＲ，ＮＬ，ＮＲの閾値電圧のばらつきを反映したものとなっている。ここでは、説明のため、トランジスタＰＬ，ＮＲ，アクセストランジスタＡＮＬの閾値電圧がトランジスタＰＲ，ＮＬより低く、ステップＳ１００Ｂの工程を実行するとメモリセル１２のノードＶＬがＨレベル，ノードＶＲがＬレベルとなるものとする。
【００４７】
続いて、全てのワード線ＷＬに印加する電圧を０ＶにしてアクセストランジスタＡＮＬ，ＡＮＲをオフして（ステップＳ１０５），全てのワード線ＷＬに印加する電圧を０Ｖにした状態で、電圧Ｖｄｄが値Ｖ３，基板電圧Ｖｓｕｂが値Ｖ４，接地電圧Ｖｓｓが０Ｖ，ウェル電圧Ｖｎｗｅｌｌが値Ｖ３となるようＳＲＡＭ１０の全メモリセル１２の電源電圧印加点Ｖｄｄや接地電圧印加点Ｖｓｓ，半導体基板２０，ウェル３０のそれぞれに電圧を時間Ｔｒｅｆの間印加し（ステップＳ１１０）、電圧Ｖｄｄが値Ｖ１，接地電圧Ｖｓｓ，基板電圧Ｖｓｕｂがそれぞれ０Ｖ，ウェル電圧Ｖｎｗｅｌｌが値Ｖ５となるようＳＲＡＭ１０の全メモリセル１２の電源電圧印加点Ｖｄｄや接地電圧印加点Ｖｓｓ，半導体基板２０，ウェル３０のそれぞれに電圧を時間Ｔｒｅｆの間印加して（ステップＳ１２０）、電圧特性調整工程を終了する。これにより、トランジスタＰＬ，ＰＲ，ＮＬ，ＮＲのうちオンしているトランジスタの閾値電圧を上昇させて閾値電圧のばらつきを小さくすることができ、データ読み出し時の最低動作電圧Ｖｍｉｎをより低くすることができる。
【００４８】
以上説明した第２実施例の電圧特性調整工程によれば、全てのワード線ＷＬ，ビット線ＢＬ１，ＢＬ２に対してデータ読み出し動作を実行する際と同じ電圧（電圧Ｖｄｄと同じ電圧、値Ｖ２）を印加して、電圧Ｖｄｄを通常動作する際の電圧より低くすることにより、メモリセル１２を構成するトランジスタＰＬ，ＰＲ，ＮＬ，ＮＲのうち閾値電圧の小さいトランジスタをオンすることができる。そして、その後、ワード線ＷＬ，ビット線ＢＬ１，ＢＬ２に０Ｖを印加してアクセストランジスタＡＮＬ，ＡＮＲをオフした状態で、オンしているトランジスタのゲート２４と半導体基板２０との間やゲート３０とウェル３０との間にオンしているトランジスタの閾値電圧を上昇させることが可能な比較的高い電圧が印加されるよう電源電圧印加点Ｖｄｄや接地電圧印加点Ｖｓｓ，半導体基板２０，ウェル３０に電圧を印加する。これにより、オンしているトランジスタの閾値電圧を上昇させることができ、メモリセル１２を構成するトランジスタＰＬ，ＰＲ，ＮＬ，ＮＲの閾値電圧のばらつきを小さくしてデータ読み出し時のメモリセル１２の電圧特性の向上を図ることができる。
【００４９】
第１，第２実施例の電圧特性調整工程では、ステップＳ１１０，Ｓ１２０の工程で電源電圧Ｖｄｄや基板電圧Ｖｓｕｂ，ウェル電圧Ｖｎｗｅｌｌを調整するものとしたが、半導体基板２０とゲート２４との間に電圧差やウェル３０とゲート３４との間に電圧差がオンになっているトランジスタの絶縁層２２，３２に電子や正孔が注入される電圧差以上となるよう電源電圧Ｖｄｄや基板電圧Ｖｓｕｂ，ウェル電圧Ｖｎｗｅｌｌを調整すればいから、電源電圧Ｖｄｄのみを調整して基板電圧Ｖｓｕｂやウェル電圧Ｖｎｗｅｌｌを通常動作する際の電圧（値Ｖ１）や０Ｖとしてもよいし、電源電圧Ｖｄｄを通常動作する際の電圧として基板電圧Ｖｓｕｂやウェル電圧Ｖｎｗｅｌｌを調整するものとしてもよい。
【００５０】
第１，第２実施例の電圧特性調整工程では、ステップＳ１１０，Ｓ１２０の工程で、比較的高い電圧を時間Ｔｒｅｆの間印加するものとしたが、電圧を印加する時間は適宜調整することができ、ステップＳ１１０の工程とステップＳ１２０の工程では、異なる時間を用いても構わない。第１実施例については、時間Ｔｒｅｆは、下記の方法で設定するのが好ましい。図１５は、ステップＳ１１０の工程の実行前後におけるトランジスタＮＬ，ＮＲのうちオンしているトランジスタにおける閾値電圧の変化量ΔＶｔｈとＳＲＡＭ１０における各メモリセル１２のリテンションノイズマージンＲｅＮＭの平均値ＮＭａｖとの関係（実線）と、閾値電圧の変化量ΔＶｔｈと図１２における１σに対応するノイズマージンＮ１σからリテンションノイズマージンＲｅＮＭの平均値ＮＭａｖを減じた１σ幅との関係（破線）とを示す説明図である。また、図１６は、閾値電圧の変化量ΔＶｔｈと各メモリセルが動作可能な最低動作電圧Ｖｍｉｎｃｅｌｌのばらつきとの関係を示す説明図である。更に、図１７は、閾値電圧の変化量ΔＶｔｈとＳＲＡＭ１０が動作可能な最低動作電圧Ｖｍｉｎ（各メモリセルが動作可能な最低動作電圧Ｖｍｉｎｃｅｌｌのうち最も大きい電圧）との関係（実線）と、閾値電圧の変化量ΔＶｔｈとリテンションノイズマージンＲｅＮＭの平均値ＮＭａｖを図１５の１σ幅で除したものとの関係（破線）とを示す説明図である。図示すように、閾値電圧の変化量ΔＶｔｈがある値（例えば、図１７の値ΔＶｔｈａ）であるときに、最低動作電圧Ｖｍｉｎが比較的小さく且つリテンションノイズマージンＲｅＮＭの平均値ＮＭａｖを１σ幅で減じたものが比較的大きくなる。そして、トランジスタに電圧を印加する時間Ｔｒｅｆが長いほど閾値電圧の変化量ΔＶｔｈの上昇量が大きくなると考えられるため、図１７に示した関係を実験や解析などで予め定めておき、ステップＳ１１０の工程において閾値電圧の変化量ΔＶｔｈが値ΔＶｔｈａになる時間トランジスタに電圧を印加することにより、ＳＲＡＭ１０の電圧特性の向上を図ることができる。更に、トランジスタＰＬ，ＰＲについても同様にトランジスタに電圧を印加する時間を設定して、ステップＳ１２０の工程でこうして設定された時間トランジスタに電圧を印加することにより、ＳＲＡＭ１０の電圧特性の向上を図ることができる。また、第２実施例の電圧調整工程でも、第１実施例の電圧調整工程と同様に、閾値電圧の変化量ΔＶｔｈと最低動作電圧Ｖｍｉｎとの関係と、閾値電圧の変化量ΔＶｔｈとスタティックノイズマージンＳＮＭの平均値ＮＭａｖを１σ幅で減じたものとの関係とを予め実験や解析などで定めておき、ステップＳ１１０の工程において閾値電圧の変化量ΔＶｔｈが値ΔＶｔｈａになる時間トランジスタに電圧を印加することにより、データ保持動作におけるＳＲＡＭ１０の電圧特性の向上を図ることができる。図１８は、ステップＳ１１０Ｂの工程を実行した前後におけるトランジスタＮＬ，ＮＲのうちオンしているトランジスタにおける閾値電圧の変化量ΔＶｔｈとＳＲＡＭ１０における各メモリセル１２のスタティックノイズマージンＳＮＭの平均値ＮＭａｖとの関係（実線）と、閾値電圧の変化量ΔＶｔｈと１σに対応するノイズマージン��１σからスタティックノイズマージンＳＮＭの平均値ＮＭａｖを減じた１σ幅との関係（破線）とを示す説明図であり、図１９は閾値電圧の変化量ΔＶｔｈと図１５におけるリテンションノイズマージンＲｅＮＭの平均値ＮＭａｖを１σ幅で除したものとの関係とを示す説明図であり、図２０は、閾値電圧の変化量ΔＶｔｈと最低動作電圧Ｖｍｉｎｃｅｌｌのばらつきとの関係を示す説明図である。更に、トランジスタＰＬ，ＰＲについても同様にトランジスタに高電圧を印加する時間を設定して、ステップＳ１２０の工程でこうして設定された時間トランジスタにキャリアを注入可能な電圧を印加することが望ましい。こうすれば、データ読み出し動作におけるＳＲＡＭ１０の電圧特性の向上を図ることができる。
【００５１】
第１，第２実施例の電圧特性調整工程では、ステップＳ１１０の工程を行った後にステップＳ１２０の工程を行うものとしたが、ステップＳ１２０の工程を行った後にステップＳ１１０の工程を行うものとしてもよいし、例えば、電圧Ｖｄｄが値Ｖ３，接地電圧Ｖｓｓが０Ｖ，基板電圧Ｖｓｕｂが値Ｖ４，ウェル電圧Ｖｎｗｅｌｌが値Ｖ５となるよう、ＳＲＡＭ１０の全メモリセル１２の電源電圧印加点Ｖｄｄや接地電圧印加点Ｖｓｓ，半導体基板２０，ウェル３０のそれぞれに電圧を時間Ｔｒｅｆの間印加してステップＳ１１０，Ｓ１２０の工程を１つの工程として行うものとしてもよいし、ステップＳ１１０，Ｓ１２０のいずれかの工程のみを行うものとしてもよい。
【００５２】
第１，第２実施例の電圧特性調整工程では、ステップＳ１００，ステップＳ１００Ｂの工程を実行した後にステップＳ１１０の工程やステップＳ１０５の工程を実行するものとしたが、電源電圧印加点Ｖｄｄに値Ｖ１より低い電圧を印加した後にステップＳ１１０の工程やステップＳ１０５の工程を実行すれば良いから、ＳＲＡＭ１０の電源電圧印加点Ｖｄｄに最初に電圧を投入した直後にステップＳ１１０の工程やステップＳ１０５の工程を実行するものとしてもよい。
【００５３】
第１，第２実施例の電圧特性調整工程では、ステップＳ１００〜Ｓ１２０の処理やステップＳ１００Ｂ〜ステップＳ１２０の処理を一度行うものとしたが、ステップＳ１１０の処理における電圧Ｖｄｄと基板電圧Ｖｓｕｂとの電圧差やステップＳ１２０の処理における電圧Ｖｄｄとウェル電圧Ｖｎｗｅｌｌとの電圧差を小さく設定して、ステップＳ１００〜Ｓ１２０の処理やステップＳ１００Ｂ〜ステップＳ１２０の処理を複数回繰り返して行うものとしてもよい。こうすれば、例えば、トランジスタＮＲよりトランジスタＮＬの閾値電圧が低い状態でステップＳ１００〜Ｓ１２０の処理やステップＳ１００Ｂ〜ステップＳ１２０の処理を一度行うと、トランジスタＮＲよりトランジスタＮＬの閾値電圧が高くなる場合が、次にステップＳ１００〜Ｓ１２０の処理やステップＳ１００Ｂ〜ステップＳ１２０の処理を行うとトランジスタＮＲの閾値電圧が高くなるから、トランジスタＮＲ，トランジスタＮＬの閾値電圧のばらつきを小さくすることができる。したがって、より適正に各トランジスタの閾値電圧のばらつきを抑制してＳＲＡＭ１０の電圧特性の向上を図ることができる。
【００５４】
第１，第２実施例の電圧特性調整工程では、ＳＲＡＭ１０の全メモリセル１２に対して一括して上述の電圧調整工程を行うものとしたが、ＳＲＡＭ１０の全メモリセル１２に対して一括して行わずに、全メモリセル１２をいくつかのブロックに分けてブロック毎に行うものとしてもよいし、全メモリセル１２の一部について上述の電圧特性調整工程を行うものとしてもよい。
【００５５】
第１、第２実施例では、本発明の電圧特性調整工程をＳＲＡＭ１０に適用するものとしたが、複数のゲート回路により構成され入力と出力とが接続されラッチ回路を含むものであれば如何なる回路に適用するものとしてもよい。例えば、図１３のラッチ回路１００に例示するように、電源電圧印加点Ｖｄｄと接地電圧印加点Ｖｓｓとの間に互いに直列接続されたｐチャネルＭＯＳトランジスタＰ１１０とｎチャネルＭＯＳトランジスタＮ１１０とを有し入力された信号を反転して出力するＮＯＴ回路１１０と、電源電圧印加点Ｖｄｄと接地電圧印加点Ｖｓｓとの間に２つの互いに直列接続されたｐチャネルＭＯＳトランジスタＰ１２０，Ｐ１２２と２つの互いに直列接続されたｎチャネルＭＯＳトランジスタＮ１２０，Ｎ１２２とを有しＮＯＴ回路１１０の出力が２つの入力うち一方の入力に接続されると共に他方の入力がＨレベルの電圧で固定され出力がＮＯＴ回路１１０の入力に接続されて２つの入力の論理和を演算するＮＯＲ回路１２０とから構成されるものに適用してもよい。この場合、本発明の電圧特性調整工程を適用した後に、ＮＯＴ回路１１０の入力とＮＯＲ回路１２０の出力とを接続する配線を除去するものとしてもよい。また、図１４のラッチ回路１００Ｂに例示するように、ゲート回路１４０Ｂ，１４２Ｂと共に用いられて、ＮＯＲ回路１２０の出力がオンオフ可能なスイッチング素子ＳＷ１５０Ｂを介してＮＯＴ回路１１０に入力されるものに適用するものとしてもよい。この場合、ゲート回路１４０Ｂ，１４２Ｂとラッチ回路００Ｂとの間にオンオフ可能なスイッチング素子ＳＷ１５２Ｂ，Ｓ１５４Ｂを設けて、スイッチング素子ＳＷ１５０Ｂをオンすると共にスイッチング素子ＳＷ１５２Ｂ，Ｓ１５４Ｂをオフして本発明の第１実施例の電圧特性調整工程を適用したり、スイッチング素子ＳＷ１５０Ｂ，ＳＷ１５２Ｂ，ＳＷ１５４Ｂをオンして本発明の第２実施例の電圧特性調整工程を適用し、その後、スイッチング素子ＳＷ１５０Ｂをオフすると共にスイッチング素子ＳＷ１５２Ｂ，ＳＷ１５４Ｂをオンすることにより論理回路として機能させることができる。なお、ラッチ回路１００は、ＮＯＴ回路およびＮＯＲ回路により構成されるものに限定されるものではなく、例えば、ＮＯＴ回路を偶数段接続して最前段のＮＯＴ回路の入力に最後段のＮＯＴ回路の出力が接続されたものから構成されるものなど、入力と出力とが接続されたときに発振せずに入力されたデータを固定して保持可能なラッチ回路であれば如何なる構成のものとしても構わない。
【００５６】
第１，第２実施例では、本発明の電圧特性調整工程を図３，図４に例示した構造のトランジスタＰＬ，ＰＲ，ＮＬ，ＮＲから構成される回路に適用するものとしたが、トランジスタＰＬ，ＰＲが導電型がｎ型の半導体基板上に形成されてトランジスタＮＬ，ＮＲがｎ型の半導体基板に形成された導電型がｐ型のウェルに形成されているものに適用してもよい。
【００５７】
第１，第２実施例では、本発明の電圧特性調整工程を図３，図４に例示した構造のＭＯＳトランジスタから構成される回路に適用するものとしたが、回路を構成する素子は図３，図４に例示した構造のＭＯＳトランジスタに限定されるものではなく、半導体基板上に絶縁性の高い材料からなるトンネル酸化膜（ゲート絶縁膜）を介して浮遊ゲート（フローティングゲート）が形成され、浮遊ゲート（フローティングゲート）上に絶縁性の高い材料からなるコントロール絶縁膜（ゲート間絶縁膜）を介在してゲートが形成され、浮遊ゲートへ注入するキャリアの量により閾値電圧を調整可能なＭＯＳトランジスタから構成される回路に適用するものとしてもよい。また、こうした浮遊ゲートに代えて、微細なシリコンの結晶から形成されるシリコン量子ドットを有し、シリコン量子ドットに注入する電子の量により閾値電圧を調整可能なＭＯＳトランジスタから構成される回路に適用するものとしてもよい。さらに、コバルト鉄ボロン（ＣｏＦｅＢ）などの強磁性体材料からなり電流により磁化の方向が変化しないよう配置された固定層とコバルト鉄ボロン（ＣｏＦｅＢ）などの磁性体材料からなり電流により磁化の方向が変化するよう配置された反転層との間に酸化マグネシム（ＭｇＯ）などの比較的高い絶縁性能を有する材料に形成された絶縁層を有する磁気トンネル接合(Magnetic Tunnel Junction)素子がソースまたはドレインに接続されたスピンＭＯＳ電界効果トランジスタから構成される回路やソースおよびドレインが酸化第二鉄（Ｆｅ2Ｏ3）などの強磁性体材料から形成されてなるスピンＭＯＳ電界効果トランジスタから構成される回路に適用するものとしてもよい。さらに、半導体基板とゲートとの間にチタン酸バリウム（ＢａＴｉＯ3）やチタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3，ＰＺＴ），タンタル酸ストロンチウムビスマス（ＳｒＢｉ2Ｔａ2Ｏ9，ＳＢＴ）、チタン酸ビスマスランタン（（Ｂｉ，Ｌａ）4Ｔｉ3Ｏ12，ＢＬＴ）などの高誘電体材料から形成される高誘電体層が形成された高誘電体ゲートトランジスタから構成される回路に適用するものとしてもよい。
【００５８】
次に、本発明の第３実施例としてのラッチ回路の電圧調整方法を説明する。本発明の第３実施例の電圧調整方法により電圧が調整されるＳＲＡＭ３１０は、図２３に例示するように、メモリセル３１２のトランジスタＰＬ，ＰＲがソースと電源電圧印加点Ｖｄｄとの間に、トランジスタＮＬ，ＮＲがソースと接地電圧印加点Ｖｓｓとの間にそれぞれ磁気トンネル接合素子３２０，３２２，３２４，３２６を備える点を除いて、図１〜図４に示したＳＲＡＭ１０と同じ構成であるため、同一の構成には同一の符号を付し、その説明を省略する。また、第３実施例の電圧特性調整工程は、図５に例示した第１実施例の電圧特性調整工程と同一の電圧については、その説明を省略する。
【００５９】
磁気トンネル接合素子３２０，３２２，３２４，３２６は、コバルト鉄ボロン（ＣｏＦｅＢ）などの強磁性体材料からなる固定層３３０と、コバルト鉄ボロン（ＣｏＦｅＢ）などの磁性体材料からなり固定層３３０より電流が流れる方向の厚さが薄い反転層３３２との間に酸化マグネシム（ＭｇＯ）などの比較的高い絶縁性能を有する材料に形成された絶縁層３３４を有する積層構造体として構成されている。固定層３３０は固定層３３０と反転層３３２との間に流れる電流の方向に拘わらず一定の方向に磁化しており、反転層３３２から固定層３３０の方向に一定量以上の電流が流れるときには固定層３３０の磁化の方向と反転層３３２の磁化の方向が同じ状態（平行状態）となり抵抗値が低くなり、固定層３３０から反転層３３２の方向に一定量以上の電流が流れるときには固定層３３０の磁化の方向と反転層３３２の磁化の方向が異なる状態（反平行状態）となり抵抗値が高くなる。磁気トンネル接合素子３２０，３２２は、固定層３３０が電源電圧印加点Ｖｄｄに接続されており、反転層３３２がトランジスタＰＬ，ＰＲのソースに接続されている。磁気トンネル接合素子３２４，３２６は、固定層３３０がトランジスタＮＬ，ＮＲのソースに接続されており、反転層３３２が接地電圧印加点Ｖｓｓに接続されている。
【００６０】
続いて、こうして構成されたＳＲＡＭ３１０の電圧特性を調整する方法について説明する。図２４は、ＳＲＡＭ１０の電圧特性を調整する電圧特性調整工程の一例を示す工程図である。なお、電源電圧印加点Ｖｄｄやウェル３０，ワード線ＷＬ，ビット線ＢＬ１，ＢＬ２に印加する電圧が０ＶからＳＲＡＭ３１０が通常動作する際に電源電圧印加点Ｖｄｄやウェル３０，ワード線ＷＬ，ビット線ＢＬ１，ＢＬ２に印加する電圧（値Ｖ２）であるときには、磁気トンネル接合素子３２０，３２２，３２４，３２６は平行状態であるものとする。
【００６１】
第３実施例の電圧特性調整工程では、最初に、電圧Ｖｄｄが値Ｖ２，接地電圧Ｖｓｓおよび基板電圧Ｖｓｕｂが０Ｖ，ウェル電圧Ｖｎｗｅｌｌが値Ｖ２，ワード線電圧Ｖｗｌが０Ｖ，ビット線電圧ＶＢＬ１，ＶＢＬ２が値Ｖ２となるようＲＡＭ３１０の全メモリセルの電源電圧印加点Ｖｄｄや接地電圧印加点Ｖｓｓ，半導体基板２０，ウェル３０，ワード線ＷＬ，ビット線ＢＬ１，ＢＬ２に電圧を印加する（ステップＳ３００）。ステップＳ３００の工程を実行した後のメモリセル３１２の各トランジスタの状態はトランジスタＰＬ，ＰＲ，ＮＬ，ＮＲを流れる電流（電流駆動力）のばらつきを反映したものとなっている。ここでは、説明のため、トランジスタＰＬ，ＮＲの電流がトランジスタＰＲ，ＮＬより大きく、ステップＳ３００の工程を実行するとトランジスタＰＬ，ＮＲがオンしてメモリセル１２のノードＶＬがＨレベル，ノードＶＲがＬレベルとなるものとする。このとき、磁気トンネル接合素子３２０，３２２，３２４，３２６が平行状態であってもよいし、磁気トンネル接合素子３２０，３２２，３２４，３２６が平行状態と反平行状態との間の抵抗値であるものとしてもよい。
【００６２】
続いて、電圧Ｖｄｄが値Ｖ３，接地電圧Ｖｓｓおよび基板電圧Ｖｓｕｂが０Ｖ，ウェル電圧Ｖｎｗｅｌｌが値Ｖ３，ワード線電圧Ｖｗｌが値Ｖ３，ビット線電圧ＶＢＬ１，ＶＢＬ２が値Ｖ３となるようＲＡＭ３１０の全メモリセルの電源電圧印加点Ｖｄｄや接地電圧印加点Ｖｓｓ，半導体基板２０，ウェル３０，ワード線ＷＬ，ビット線ＢＬ１，ＢＬ２に電圧を印加する（ステップＳ３１０）。今、ノードＶＲがＬレベルとなっているものとしたから、ビット線ＢＬ２からトランジスタＮＲに電流が流れ、磁気トンネル接合素子３２６の固定層３３０から反転層３３２に電流が流れ、磁気トンネル接合素子３２６が反平行状態となる。これにより、磁気トンネル接合素子３２６の抵抗値が上昇し、トランジスタＮＲに流れる電流が小さくなる。即ち、トランジスタＮＲの電流駆動力が低くなり、上述のＳＲＡＭ１０においてトランジスタＮＲの閾値電圧が上昇したことと同等の効果を奏する。これにより、トランジスタＮＬ，ＮＲの電流のばらつきを小さくすることができ、ＳＲＡＭ３１０の最低動作電圧Ｖｍｉｎをより低くすることができる。
【００６３】
こうして電圧を印加した後に、電圧Ｖｄｄが値Ｖ３，接地電圧Ｖｓｓおよび基板電圧Ｖｓｕｂが０Ｖ，ウェル電圧Ｖｎｗｅｌｌが値Ｖ３，ワード線電圧Ｖｗｌが値Ｖ３，ビット線電圧ＶＢＬ１，ＶＢＬ２が０ＶとなるようＲＡＭ３１０の全メモリセルの電源電圧印加点Ｖｄｄや接地電圧印加点Ｖｓｓ，半導体基板２０，ウェル３０，ワード線ＷＬ，ビット線ＢＬ１，ＢＬ２に電圧を印加して（ステップＳ３２０）、電圧特性調整工程を終了する。今、ノードＶＲがＬレベルとなっているものとすると、電源電圧印加点ＶｄｄからトランジスタＰＬを介してビット線ＢＬ１に電流が流れ、磁気トンネル接合素子３２０の固定層３３０から反転層３３２に電流が流れ、磁気トンネル接合素子３２０が反平行状態となる。これにより、磁気トンネル接合素子３２０の抵抗値が上昇し、トランジスタＰＬに流れる電流が小さくなる。即ち、トランジスタＰＲの電流駆動力が低くなり、上述のＳＲＡＭ１０においてトランジスタＰＲの閾値電圧が上昇したことと同等の効果を奏する。これにより、トランジスタＰＬ，ＰＲの電流のばらつきを小さくすることができ、ＳＲＡＭ３１０の最低動作電圧Ｖｍｉｎをより低くすることができる。
【００６４】
以上説明した第３実施例の電圧特性調整工程によれば、電圧Ｖｄｄを通常動作する際の電圧より低くすることにより、メモリセル３１２を構成するトランジスタＰＬ，ＰＲ，ＮＬ，ＮＲのうち電流の大きいトランジスタをオンすることができる。そして、その後、ワード線ＷＬ，ビット線ＢＬ１，ＢＬ２に通常動作する際の電圧より高い電圧Ｖを印加してアクセストランジスタＡＮＬ，ＡＮＲをオンした状態で、ビット線ＢＬ１，ＢＬ２に値Ｖ３や０Ｖの電圧を印加することにより、オンしているトランジスタのソースに接続されている磁気トンネル接合素子に電流を流して磁気トンネル接合素子を反平行状態にして抵抗値を上昇させることができ、オンしているトランジスタの電流駆動力を低くすることができる。これにより、メモリセル３１２を構成するトランジスタＰＬ，ＰＲ，ＮＬ，ＮＲの電流駆動力のばらつきを小さくしてＳＲＡＭ３１０の電圧特性の向上を図ることができる。
【００６５】
第３実施例の電圧特性調整工程では、ステップＳ３００の処理を実行した後にステップＳ３１０，Ｓ３２０の順に処理を実行するものとしたが、ステップＳ３２０，Ｓ３１０の順に処理を実行するものとしてもよい、ステップＳ３１０，Ｓ３２０のいずれか一方のみを実行するものとしてもよい。
【００６６】
次に、本発明の第４実施例としてのラッチ回路の電圧調整方法を説明する。本発明の第３実施例の電圧調整方法により電圧が調整されるＳＲＡＭ４１０は、図２５に例示するように、アクセストランジスタＡＮＬ，ＡＮＲのビット線ＢＬ１，ＢＬ２側の拡散層にそれぞれ磁気トンネル接合素子４２０，４２２を備える点を除いて図１〜図４に示したＳＲＡＭ１０と同じ構成であるから、同一の構成には同一の符号を付し、その説明を省略する。また、磁気トンネル接合素子４２０，４２２は、図２５における磁気トンネル接合素子３２０，３２２，３２４，３２６と同じ構成であるから、同一の構成には同一の符号を付し、その説明を省略する。さらに、第３実施例の電圧特性調整工程は、図５に例示した第１実施例の電圧特性調整工程と同一の電圧については、その説明を省略する。
【００６７】
磁気トンネル接合素子４２０，４２２は、固定層３３０がソースに接続されており、反転層３３２がビット線ＢＬ１，ＢＬ２に接続されている。
【００６８】
続いて、こうして構成されたＳＲＡＭ４１０の電圧特性を調整する方法について説明する。図２６は、ＳＲＡＭ４１０の電圧特性を調整する電圧特性調整工程の一例を示す工程図である。
【００６９】
第４実施例の電圧特性調整工程では、最初に、電圧Ｖｄｄが値Ｖ２，接地電圧Ｖｓｓおよび基板電圧Ｖｓｕｂが０Ｖ，ウェル電圧Ｖｎｗｅｌｌおよびワード線電圧Ｖｗｌが値Ｖ２，ビット線電圧ＶＢＬ１，ＶＢＬ２が値Ｖ２となるようＳＲＡＭ４１０の全メモリセルの電源電圧印加点Ｖｄｄや接地電圧印加点Ｖｓｓ，半導体基板２０，ウェル３０，ワード線ＷＬ，ビット線ＢＬ１，ＢＬ２に電圧を印加する（ステップＳ４００）。ステップＳ４００の工程を実行した後のメモリセル３１２の各トランジスタの状態はトランジスタＰＬ，ＰＲ，ＮＬ，ＮＲ，アクセストランジスタＡＮＬ，ＡＮＲに流れる電流のばらつきを反映したものとなっている。ここでは、説明のため、トランジスタＮＲ，アクセストランジスタＡＮＬの電流がトランジスタＮＬ，アクセストランジスタＡＮＲより大きく、ステップＳ４００の工程を実行するとトランジスタＮＲがオンしてメモリセル１２のノードＶＬがＨレベル，ノードＶＲがＬレベルとなるものとする。
【００７０】
続いて、電圧Ｖｄｄが値Ｖ３，接地電圧Ｖｓｓおよび基板電圧Ｖｓｕｂが０Ｖ，ウェル電圧Ｖｎｗｅｌｌが値Ｖ３，ワード線電圧Ｖｗｌが値Ｖ３，ビット線電圧ＶＢＬ１，ＶＢＬ２が０ＶとなるようＲＡＭ４１０の全メモリセルの電源電圧印加点Ｖｄｄや接地電圧印加点Ｖｓｓ，半導体基板２０，ウェル３０，ワード線ＷＬ，ビット線ＢＬ１，ＢＬ２に電圧を印加して（ステップＳ４１０）、電圧特性調整工程を終了する。今、ノードＶＬがＨレベルとなっているから、磁気トンネル接合素子４２０に固定層３３０から反転層３２０の方向に電流が流れて磁気トンネル接合素子４２０が反平行状態となり、磁気トンネル接合素子３２０の抵抗値が上昇する。即ち、アクセストランジスタＡＮＬの電流駆動力が低くなり、上述のＳＲＡＭ１０においてアクセストランジスタＡＮＬの閾値電圧が上昇したことと同等の効果を奏する。これにより、各トランジスタ間の電流のばらつきを小さくすることができ、ＳＲＡＭ３１０の最低動作電圧Ｖｍｉｎをより低くすることができる。
【００７１】
以上説明した第４実施例の電圧特性調整工程によれば、電圧Ｖｄｄを通常動作する際の電圧より低くすることにより、メモリセル４１２を構成するトランジスタＰＬ，ＰＲ，ＮＬ，ＮＲ，アクセストランジスタＡＮＲ，ＡＮＬのうち電流の大きいトランジスタをオンすることができる。そして、その後、電源電圧印加点Ｖｄｄ，ワード線ＷＬに通常動作する際の電圧より高い電圧Ｖを印加してアクセストランジスタＡＮＬ，ＡＮＲをオンした状態で、ビット線ＢＬ１，ＢＬ２に０Ｖの電圧を印加することにより、ノードＶＬ，ＶＲのうちＨレベルのノードに接続されているアクセストランジスタの磁気トンネル接合素子を反平行状態にして抵抗値を上昇させて流れる電流を小さくすることができる。これにより、メモリセル４１２を構成する各トランジスタ間の電流のばらつきを小さくしてＳＲＡＭ４１０の電圧特性の向上を図ることができる。
【００７２】
続いて、本発明の一実施例としての論理回路５１０に複数搭載される絶縁ゲート型トランジスタ５１２の閾値電圧調整方法について説明する。実施例の絶縁ゲート型トランジスタ５１２は、論理回路などに複数搭載されるものであり、図３に例示したｎチャネルＭＯＳトランジスタと同じ構成をしている。したがって、ここでは、絶縁ゲート型トランジスタの構成については、図３のｎチャネルＭＯＳトランジスタと同一の符号を付し、詳細な説明を省略する。絶縁ゲート型トランジスタ５１２は、通常動作する際には、ゲート電圧Ｖｇに値Ｖ６（例えば、１．０Ｖ），ドレイン電圧Ｖｄに値Ｖ１，ソース電圧Ｖｓに０Ｖ，基板電圧Ｖｓｕｂに０Ｖが印加されるものとする。
【００７３】
続いて、絶縁ゲート型トランジスタ５１２の閾値電圧調整方法について説明する。実施例の閾値電圧調整方法では、図２７に示すように、複数の絶縁ゲート型トランジスタについて、ゲート電圧Ｖｇが値Ｖ６、ドレイン電圧Ｖｄが値Ｖ７（例えば、２．５Ｖ），ソース電圧Ｖｓが０Ｖ，基板電圧Ｖｓｕｂが値Ｖ８（例えば、−５Ｖ）となるようゲート２４，ソース２６，ドレイン２８，半導体基板２０に電圧を一括して印加する。ここで、値Ｖ７は、ドレイン・アバランシェ・ホットキャリア（ＤＡＨＣ）注入によりソース２６から流れ出した電子がドレイン２８の高電界によって加速され、高いエネルギーを持ったまま半導体基板２０のシリコン原子にぶつかったときに衝突電離により電子−正孔対が発生して、この電子−正孔対の中で高いエネルギーを持ったホットキャリアを絶縁層２２に注入可能な電圧として予め実験や解析などで定めた電圧として設定され、例えば、ドレイン２８とソース２６との間の電圧差がゲート２４とソース２６との間に電圧差の２倍程度となる電圧として設定するものとした。図２８は、実施例の閾値電圧調整方法を適用した複数の絶縁ゲート型トランジスタ２１２の閾値電圧のばらつきの様子を説明するための説明図である。図中、破線は実施例の閾値電圧調整方法を適用する前の閾値電圧のばらつきを示しており、実線は実施例の閾値電圧調整方法を適用した後の閾値電圧のばらつきを示している。図中、横軸は閾値電圧Ｖｔｈｎであり、縦軸は、図９と同様に、閾値電圧とトランジスタＮＲの数との関係が正規分布曲線となる仮定した場合における閾値電圧の平均値Ｖｔｈｎａｖからの分散σを示している。図示するように、実施例の閾値電圧調整方法を適用した後は、全体に閾値電圧が高くなっているが、直線の傾きが急になっていてばらつきが小さくなっている。このように、ゲート電圧Ｖｇ，ドレイン電圧Ｖｄ，ソース電圧Ｖｓ，基板電圧Ｖｓｕｂを調整するだけで、絶縁ゲート型トランジスタ２１２の閾値電圧のばらつきを小さくすることができ、より簡便な方法で複数の絶縁ゲート型トランジスタ２１２の閾値電圧のばらつきを一括して小さくすることができる。
【００７４】
以上説明した閾値電圧調整方法によれば、絶縁ゲート型トランジスタ５１２のドレイン２８とソース２６との間の電圧差が絶縁ゲート型トランジスタ５１２のゲート２４とソース２６との間に電圧差より大きく絶縁ゲート型トランジスタ５１２の通常より高い電圧差以上になるようドレイン２８に印加する電圧を調整するから、複数の絶縁ゲート型トランジスタ５１２の閾値電圧を一括して調整する。これにより、複数の絶縁ゲート型トランジスタ５１２の閾値電圧を一括して調整することができる。
【００７５】
実施例の閾値電圧調整方法では、基板電圧Ｖｓｕｂを値Ｖ８としたが、基板電圧Ｖｓｕｂを絶縁ゲート型トランジスタ５１２が通常動作する際の電圧（０Ｖ）としてもよい。
【００７６】
実施例の閾値電圧調整方法では、絶縁ゲート型トランジスタ５１２のドレイン２８とソース２６との間の電圧差がゲート２４とソース２６との間の電圧差より大きく絶縁ゲート型トランジスタ５１２の閾値電圧を上昇させる電圧差以上になるようドレイン２８に印加する電圧を調整するものとしたが、ドレイン２９とソース２６との間の電圧差をゲート２４とソース２６との間の電圧差より大きくすればよいから、ゲート電圧Ｖｇをトランジスタが通常動作する際にゲートに印加する電圧より小さくしてもよいし、ゲート電圧Ｖｇとドレイン電圧Ｖｄとの両方を調整するものとしてもよい。
【００７７】
実施例では、本発明の閾値電圧調整方法を図３に例示したｎチャネルＭＯＳトランジスタを複数備える論理回路に適用するものとしたが、ゲートと基板との間に絶縁層を有する絶縁ゲート型のトランジスタから構成される論理回路であれば如何なるものにも適用してもよく、図４に例示したｐチャネルＭＯＳトランジスタを複数備える論理回路に適用するものとしてもよい。この場合、ドレイン３８とソース３６との間の電圧差がゲート３４とソース３６との間の電圧差より大きくｐチャネルＭＯＳトランジスタ（絶縁ゲート型トランジスタ）の閾値電圧を上昇させる電圧差以上になるようドレイン３８およびゲート３４のうち一方に印加する電圧を調整するものとすればよく、例えば、ゲート電圧Ｖｇを０Ｖ，ソース電圧Ｖｓを値Ｖ１，ドレイン電圧Ｖｄを値Ｖ９（例えば、−２．５Ｖ），ウェル電圧Ｖｎｗｅｌｌを値Ｖ１０（例えば、５Ｖ）とすればよい。また、こうした論理回路に限定されるものではなくて、論理回路以外の回路，例えば，ＤＲＡＭ（Dynamic Random Access Memory）などのメモリ回路に適用するものとしてもよい。
【００７８】
図２９は図１，図２に例示したＳＲＡＭ１０のメモリセル１２の電圧特性を調整する本発明の一実施例としての電圧特性調整器６００の構成の概略を示す説明図であり、図３０は電圧特性調整器６００のＶｄｄ印加回路６１０の構成の概略を示す回路図であり、図３１は電圧特性調整器６００のＶｎｗｅｌｌ印加回路６２０の構成の概略を示す回路図であり、図３２は、電圧特性調整器６００のＶｓｕｂ印加回路６３０の構成の概略を示す回路図である。電圧特性調整器６００は、図２９に示すように、メモリセル１２の電源電圧印加点Ｖｄｄに出力端子６１２が接続されて電源電圧印加点Ｖｄｄに電圧Ｖｄｄを印加するＶｄｄ印加回路６１０と、メモリセル１２のウェル３０に出力端子６２２が接続されウェル３０にウェル電圧Ｖｎｗｅｌｌを印加するＶｎｗｅｌｌ印加回路６２０と、半導体基板２０に出力端子６３２が接続され半導体基板２０に基板電圧Ｖｓｕｂを印加するＶｓｕｂ印加回路６３０とから構成されている。
【００７９】
Ｖｄｄ印加回路６１０は、図３０に示すように、出力端子６１２の接続先をＳＲＡＭ１０が通常動作する際に電源電圧印加点Ｖｄｄに印加する値Ｖ１（例えば、１．２Ｖなど）の電圧や値Ｖ１より低い値Ｖ２（例えば、０．３Ｖなど）の電圧が供給される電圧端子６１４または値Ｖ１より高い値Ｖ３（例えば、３．５Ｖ）が供給される電圧端子６１６に切り替えるスイッチ６１８を備えている。スイッチ６１８で電圧端子６１６と出力端子６１２との接続を切り替えるから、電圧端子６１６は、ＳＲＡＭ１０のメモリセル１２の電源電圧印加点Ｖｄｄに接続され、ＳＲＡＭ１０のメモリセル１２を除く他の回路、例えば、行デコーダ１４や列デコーダ１６に接続されない。これにより、メモリセル１０を除く他の回路の電圧特性を調整をすることなく、メモリセル１０の電圧特性のみを調整することができる。
【００８０】
Ｖｎｗｅｌｌ印加回路６２０は、図３１に示すように、出力端子６２２の接続先をＳＲＡＭ１０が通常動作する際に電源電圧印加点Ｖｄｄに印加する値Ｖ１（例えば、１．２Ｖなど）の電圧や値Ｖ１より低い値Ｖ２（例えば、０．３Ｖなど）の電圧が供給される電圧端子６２４または値Ｖ１より高い値Ｖ３（例えば、３．５Ｖ）や値Ｖ３より高い値Ｖ５（例えば、９．５Ｖなど）の電圧が供給される電圧端子６２６に切り替えるスイッチ６２８を備えている。スイッチ６２８で電圧端子６２６と出力端子６２２との接続を切り替えるから、電圧端子６２６は、ＳＲＡＭ１０のメモリセル１２のウェル３０に接続され、ＳＲＡＭ１０のメモリセル１２を除く他の回路のウェルに接続されない。これにより、メモリセル１０を除く他の回路の電圧特性を調整をすることなく、メモリセル１０の電圧特性のみを調整することができる。
【００８１】
Ｖｓｕｂ印加回路６３０は、図３２に示すように、出力端子６３２の接続先を０Ｖの電圧が供給される電圧端子６３４または負の電圧である値Ｖ４（例えば、−６Ｖなど）の電圧が供給される電圧端子６３６に切り替えるスイッチ６３８を備えている。スイッチ６３８で電圧端子６３６と出力端子６３２との接続を切り替えるから、電圧端子６３６はＳＲＡＭ１０のメモリセル１２の半導体基板２０に接続され、ＳＲＡＭ１０のメモリセル１２の半導体基板２０とＳＲＡＭ１０のメモリセル１２を除く他の回路の半導体基板が絶縁されている場合（例えば、ダブルウェル構造の場合）には、電圧端子６３６はＳＲＡＭ１０のメモリセル１２を除く他の回路の半導体基板に接続されない。これにより、メモリセル１０を除く他の回路の電圧特性を調整をすることなく、メモリセル１０の電圧特性のみを調整することができる。
【００８２】
こうして構成された電圧特性調整器６００では、Ｖｄｄ印加回路６１０，Ｖｎｗｅｌｌ印加回路６２０，Ｖｓｕｂ印加回路６３０を備えるから、Ｖｄｄ印加回路６１０，Ｖｎｗｅｌｌ印加回路６２０，Ｖｓｕｂ印加回路６４０のスイッチ６１８，６２８，６３８を図示しないスイッチ制御回路により切り替えて出力端子６１２，６２２，６３２の電圧を図５に例示した電圧特性調整工程が実行するよう調整することにより、より簡便な方法でメモリセル１２の電圧特性の向上を図ることができる。つまり、ワード線ＷＬに０Ｖの電圧を印加してアクセストランジスタＡＮＬ，ＡＮＲをオフした状態で電圧Ｖｄｄを通常動作する際の電圧より低くすることにより、メモリセル１２を構成するトランジスタＰＬ，ＰＲ，ＮＬ，ＮＲのうち閾値電圧の小さいトランジスタをオンすることができる。そして、その後、オンしているトランジスタのゲート２４と半導体基板２０との間やゲート３０とウェル３０との間にオンしているトランジスタの閾値電圧を上昇させるような比較的高い電圧が印加されるよう電源電圧印加点Ｖｄｄや接地電圧印加点Ｖｓｓ，半導体基板２０，ウェル３０に電圧を印加することにより、オンしているトランジスタの閾値電圧を上昇させることができ、メモリセル１２を構成するトランジスタＰＬ，ＰＲ，ＮＬ，ＮＲの閾値電圧のばらつきを小さくしてデータ保持動作を行っている際のメモリセル１２の電圧特性の向上を図ることができる。このとき、電源電圧印加点Ｖｄｄや接地電圧印加点Ｖｓｓ，半導体基板２０，ウェル３０に印加する電圧を調整するだけでこうしたトランジスタの閾値電圧のばらつきを小さくすることができるから、より簡便な方法でメモリセル１２の電圧特性の向上を図ることができる。また、この際に、ＳＲＡＭ１０のメモリセル１２の電源電圧印加点Ｖｄｄやウェル３０，半導体基板２０に通常と異なる電圧を供給し、他の回路にこうした電圧を供給しないから、メモリセル１２の電圧特性のみを調整することができる。
【００８３】
以上説明した実施例の電圧特性調整器６００では、メモリセル１２のワード線ＷＬに０Ｖの電圧を印加してアクセストランジスタＡＮＬ，ＡＮＲをオフした状態で電圧Ｖｄｄを通常動作する際の電圧より低くすることにより、メモリセル１２を構成するトランジスタＰＬ，ＰＲ，ＮＬ，ＮＲのうち閾値電圧の小さいトランジスタをオンし、そして、その後、オンしているトランジスタのゲート２４と半導体基板２０との間やゲート３０とウェル３０との間にオンしているトランジスタの閾値電圧を上昇させるような比較的高い電圧が印加されるよう電源電圧印加点Ｖｄｄや接地電圧印加点Ｖｓｓ，半導体基板２０，ウェル３０に電圧を印加するから、オンしているトランジスタの閾値電圧を上昇させることができ、メモリセル１２を構成するトランジスタＰＬ，ＰＲ，ＮＬ，ＮＲの閾値電圧のばらつきを小さくしてデータ保持動作を行っている際のメモリセル１２の電圧特性の向上を図ることができる。このとき、電源電圧印加点Ｖｄｄや接地電圧印加点Ｖｓｓ，半導体基板２０，ウェル３０に印加する電圧を調整するだけでこうしたトランジスタの閾値電圧のばらつきを小さくすることができるから、より簡便な方法でメモリセル１２の電圧特性の向上を図ることができる。また、この際に、ＳＲＡＭ１０のメモリセル１２の電源電圧印加点Ｖｄｄやウェル３０，半導体基板２０に通常と異なる電圧を供給し、他の回路にこうした電圧を供給しないから、メモリセル１０の電圧特性のみを調整することができる。
【００８４】
実施例の電圧特性調整器６００では、Ｖｄｄ印加回路６１０の出力端子６１２がスイッチ６１８により電圧端子６１４，６１６に接続されるものとしたが、図３３の変形例のＶｄｄ印加回路７１０に例示するように、出力端子６１２が値Ｖ１，Ｖ２，Ｖ３の電圧を発生可能な可変電圧発生回路７１２に接続されているものとしてもよい。
【００８５】
実施例の電圧特性調整器６００では、Ｖｎｗｅｌｌ印加回路６２０の出力端子６２２がスイッチ６２８により電圧端子６２４，６２６に接続されるものとしたが、図３４の変形例のＶｄｄ印加回路７２０に例示するように、出力端子６２２が値Ｖ１，Ｖ２，Ｖ３，Ｖ５の電圧を発生可能な可変電圧発生回路７２２に接続されているものとしてもよい。
【００８６】
実施例の電圧特性調整器６００では、Ｖｓｕｂ印加回路６３０の出力端子６３２がスイッチ６３８により電圧端子６３４，６３６に接続されるものとしたが、図３５の変形例のＶｄｄ印加回路７３０に例示するように、出力端子６３２が０Ｖまたは値Ｖ４の電圧を発生可能な可変電圧発生回路７３２に接続されているものとしてもよい。
【００８７】
実施例の電圧特性調整器６００では、Ｖｄｄ印加回路６１０，Ｖｎｗｅｌｌ印加回路６２０，Ｖｓｕｂ印加回路６４０のスイッチ６１８，６２８，６３８を切り替えて出力端子６１２，６２２，６３２の電圧を図５に例示した電圧特性調整工程が実行するよう調整するものとしたが、図５に代えて図１３に例示した電圧特性調整工程が実行するようスイッチ６１８，６２８，６３８を切り替えて出力端子６１２，６２２，６３２の電圧を調整するものとしてもよい。
【００８８】
以上、本発明を実施するための形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において、種々なる形態で実施し得ることは勿論である。
【産業上の利用可能性】
【００８９】
本発明は、ラッチ回路や半導体装置，絶縁ゲート型トランジスタ，電圧特性調整器の製造産業などに利用可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【国際調査報告】
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