【事件の表示】
　特許第３１４５３７２号「表示装置及びその作製方法」の請求項１ないし１０に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３１４５３７２号の請求項１ないし１０に係る特許を維持する。
【理　由】
１．手続の経緯
　本件特許第３１４５３７２号は、平成３年３月２５日の出願である特願平３−８４６５３号の一部を平成１１年１２月２７日に新たな特許出願としたものであって、平成１３年１月５日に特許権の設定登録がなされたが、山枡幸文より特許異議の申立てがなされ、取消の理由が通知され、その指定期間内である平成１４年１月１８日に訂正請求がなされたものである。
　
２．訂正の適否についての判断
（１）訂正の内容
　訂正の内容は、次のａ〜ｄのとおりである。
ａ．特許請求の範囲請求項１を
「【請求項１】第１の半導体膜を有する薄膜トランジスタと、
　第２及び第３の半導体膜を有するダイオードとを有する表示装置において、
　前記第１、第２及び第３の半導体膜は同一基板上に形成されており、
　前記第１、第２及び第３の半導体膜は、Ｐ型不純物領域を有し、
　前記第２及び第３の半導体膜は、Ｎ型不純物領域を有し、
　前記第２の半導体膜のＮ型不純物領域と第３の半導体膜のＰ型不純物領域とは、配線によって電気的に接続され、
　前記第２の半導体膜を有するダイオードまたは前記第３の半導体膜を有するダイオードは、複数個直列に接続されていることを特徴とする表示装置。」と訂正する。
ｂ．特許請求の範囲請求項２を
「第１の半導体膜を有する薄膜トランジスタと、
　第２及び第３の半導体膜を有するダイオードとを有する表示装置において、
　前記第１、第２及び第３の半導体膜は同一基板上に形成されており、
　前記第１、第２及び第３の半導体膜は、Ｎ型不純物領域を有し、
　前記第２及び第３の半導体膜は、Ｐ型不純物領域を有し、
　前記第２の半導体膜のＮ型不純物領域と第３の半導体膜のＰ型不純物領域とは、配線によって電気的に接続され、
　前記第２の半導体膜を有するダイオードまたは前記第３の半導体膜を有するダイオードは、複数個直列に接続されていることを特徴とする表示装置。」と訂正する。
ｃ．特許請求の範囲請求項６を
「【請求項６】第１の半導体膜を有する薄膜トランジスタと、
　第２及び第３の半導体膜を有するダイオードとを有する表示装置の作製方法において、
　同一基板上に前記第１、第２及び第３の半導体膜を形成し、
　前記第１、第２及び第３の半導体膜に、Ｐ型不純物領域を形成し、
　前記第２及び第３の半導体膜に、Ｎ型不純物領域を形成し、
　前記第２の半導体膜のＮ型不純物領域と第３の半導体膜のＰ型不純物領域とを電気的に接続する配線を形成し、
　前記第２の半導体膜を有するダイオードまたは前記第３の半導体膜を有するダイオードは、複数個直列に接続して形成されることを特徴とする表示装置の作製方法。」と訂正する。
ｄ．特許請求の範囲請求項７を
「【請求項７】第１の半導体膜を有する薄膜トランジスタと、
　第２及び第３の半導体膜を有するダイオードとを有する表示装置の作製方法において、
　同一基板上に前記第１、第２及び第３の半導体膜を形成し、
　前記第１、第２及び第３の半導体膜に、Ｎ型不純物領域を形成し、
　前記第２及び第３の半導体膜に、Ｐ型不純物領域を形成し、
　前記第２の半導体膜のＮ型不純物領域と第３の半導体膜のＰ型不純物領域とを電気的に接続する配線を形成し、
　前記第２の半導体膜を有するダイオードまたは前記第３の半導体膜を有するダイオードは、複数個直列に接続して形成されることを特徴とする表示装置の作製方法。」と訂正する。
（２）訂正の目的の適否、新規事項の有無及び拡張・変更の存否
　上記訂正事項ａは、２つのダイオードの接続構造を更に技術的に限定するために「前記第２の半導体膜を有するダイオードまたは前記第３の半導体膜を有するダイオードは、複数個直列に接続されて」いるという事項を付加するものであるから、特許請求の範囲の減縮を目的とするものであり、また、この事項は、特許明細書第【００１２】段落の「【００１２】図８（Ａ）にはダイオードを用いた保護回路の例を示す。この例ではＶDDは正であり、例えば５〜５０Ｖの電圧である。一般にダイオードは図８（Ｂ）で示されるような電流ー電圧特性を示し、一定以上の逆方向電圧を加えることによって、急激に電流が流れるようになる。このときの特性をツェナー特性という。この急激に電流が流れるようになるしきい電圧Ｖthの値は、例えば５〜２０Ｖである。また、ダイオードを複数個直列に接続することによって、Ｖthの値をより大きくすることが可能である。」との記載に基づくものであるから、新規事項の追加には該当せず、さらに、この訂正は、実質上特許請求の範囲を拡張し又は変更するものでもない。
　上記訂正事項ｂ〜ｄも、上記訂正事項ａと同様の内容の訂正であり、特許請求の範囲の減縮を目的とするものであり、また、新規事項の追加には該当せず、さらに、実質上特許請求の範囲を拡張し又は変更するものでもない。
（３）むすび
　以上のとおりであるから、上記訂正は、特許法第１２０条の４第２項の規定並びに同条第３項で準用する平成６年改正前特許法第１２６条第１項ただし書及び第２項の規定に適合するので、当該訂正を認める。
　
３．特許異議申立てについての判断
（１）申立ての理由の概要
　申立人山枡幸文は、甲第１号証：特開昭６３−１０５５８号公報、甲第２号証：特開平１−２７６７６６号公報、参考資料１：特開平３−２８３８号公報、参考資料２：特開昭５９−２０８８７７号公報、参考資料３：特開昭６３−８５５８６号公報、参考資料４：特開昭６３−２２０２８９号公報を提出し、本件の請求項１ないし１０に係る発明は、甲第１号証及び甲第２号証に記載された発明に基いて当業者が容易に発明できたものであり、特許法第２９条第２項の規定により特許を受けることができないものであるから、これらについての特許を取り消すべきと主張している。
（２）本件発明
　本件の請求項１ないし１０に係る発明は、訂正明細書の特許請求の範囲に記載された次のとおりのものである。（以下、「本件発明１」ないし「本件発明１０」という。）
「【請求項１】第１の半導体膜を有する薄膜トランジスタと、
　第２及び第３の半導体膜を有するダイオードとを有する表示装置において、
　前記第１、第２及び第３の半導体膜は同一基板上に形成されており、
　前記第１、第２及び第３の半導体膜は、Ｐ型不純物領域を有し、
　前記第２及び第３の半導体膜は、Ｎ型不純物領域を有し、
　前記第２の半導体膜のＮ型不純物領域と第３の半導体膜のＰ型不純物領域とは、配線によって電気的に接続され、
　前記第２の半導体膜を有するダイオードまたは前記第３の半導体膜を有するダイオードは、複数個直列に接続されていることを特徴とする表示装置。
【請求項２】第１の半導体膜を有する薄膜トランジスタと、
　第２及び第３の半導体膜を有するダイオードとを有する表示装置において、
　前記第１、第２及び第３の半導体膜は同一基板上に形成されており、
　前記第１、第２及び第３の半導体膜は、Ｎ型不純物領域を有し、
　前記第２及び第３の半導体膜は、Ｐ型不純物領域を有し、
　前記第２の半導体膜のＮ型不純物領域と第３の半導体膜のＰ型不純物領域とは、配線によって電気的に接続されていることを特徴とする表示装置。
【請求項３】請求項１または２において、
　前記ダイオードは、ＰＩＮダイオードであることを特徴とする表示装置。
【請求項４】請求項１乃至３のいずれか一項において、
　前記表示装置は液晶ディスプレーであることを特徴とする表示装置。
【請求項５】請求項１乃至３のいずれか一項において、
　前記表示装置は液晶プロジェクターであることを特徴とする表示装置。
【請求項６】第１の半導体膜を有する薄膜トランジスタと、
　第２及び第３の半導体膜を有するダイオードとを有する表示装置の作製方法において、
　同一基板上に前記第１、第２及び第３の半導体膜を形成し、
　前記第１、第２及び第３の半導体膜に、Ｐ型不純物領域を形成し、
　前記第２及び第３の半導体膜に、Ｎ型不純物領域を形成し、
　前記第２の半導体膜のＮ型不純物領域と第３の半導体膜のＰ型不純物領域とを電気的に接続する配線を形成し、
　前記第２の半導体膜を有するダイオードまたは前記第３の半導体膜を有するダイオードは、複数個直列に接続して形成されることを特徴とする表示装置の作製方法。
【請求項７】第１の半導体膜を有する薄膜トランジスタと、
　第２及び第３の半導体膜を有するダイオードとを有する表示装置の作製方法において、
　同一基板上に前記第１、第２及び第３の半導体膜を形成し、
　前記第１、第２及び第３の半導体膜に、Ｎ型不純物領域を形成し、
　前記第２及び第３の半導体膜に、Ｐ型不純物領域を形成し、
　前記第２の半導体膜のＮ型不純物領域と第３の半導体膜のＰ型不純物領域とを電気的に接続する配線を形成し、
　前記第２の半導体膜を有するダイオードまたは前記第３の半導体膜を有するダイオードは、複数個直列に接続して形成されることを特徴とする表示装置の作製方法。
【請求項８】請求項６または７において、
　前記ダイオードは、ＰＩＮダイオードであることを特徴とする表示装置の作製方法。
【請求項９】請求項６乃至８のいずれか一項において、
　前記表示装置は液晶ディスプレーであることを特徴とする表示装置の作製方法。
【請求項１０】請求項６乃至８のいずれか一項において、
　前記表示装置は液晶プロジェクターであることを特徴とする表示装置の作製方法。」
　
（３）甲号証に記載の発明
　甲第１号証（特開昭６３−１０５５８号公報）には、アクティブマトリックス型液晶表示装置のアクティブ素子を静電破壊から保護する保護トランジスタに関する発明が記載されている（２頁左上欄１５行目〜右上欄８行目）。
　本号証に記載の発明は、アクティブマトリックス型液晶表示素子の走査線および信号線とアースラインとの間に保護用のスイッチング素子（保護トランジスタ）を設け、静電気が印加されるとゲートがオンしてアースと導通され、アクティブ素子の静電破壊が回避される（２頁右上欄１０〜１２行目）。実施例を示す第１図には、液晶表示素子ＬＣ、アクティブ素子ＴＦＴ、走査線Ｘ、信号線Ｙで構成されるマトリックス状の液晶表示素子が示され、信号線ＹとアースラインＥとの間の第１の保護用薄膜トランジスタＴＦＴ１、走査線ＸとアースラインＥとの間の第２の保護用トランジスタＴＦＴ２が示されている（２頁右上欄１４行目〜左下欄１４行目）。保護用トランジスタＴＦＴ１、ＴＦＴ２は第４図に示されるように、同一のガラス基板ＳＵＢ上に液晶ＬＣ及びその駆動用ＴＦＴとともに形成される（２頁右下欄４〜１４行目）。保護用トランジスタの他の回路構成図として、第５図に示されるようにＴＦＴ１に対して逆バイアスされるＴＦＴ３を並列接続したもの、第６図に示されるようにしきい値電圧が高いＴＦＴ５（ＴＦＴ６）をもってＴＦＴ１（ＴＦＴ２）をオン・オフ制御するものが示されている（３頁左上欄１０行目〜右上欄４行目、１４行目〜左下欄８行目）。
　甲第２号証（特開平１−２７６７６６号公報）には、透過型液晶パネルなどの絶縁基板上に形成された回路に利用される薄膜ダイオード及びそれを用いた静電気保護回路に関する発明が記載されている（１頁右欄６〜８行目）。
　本号証に記載の発明は、アクティブマトリクスパネル等と同一または整合性ある製造工程で形成可能な高性能薄膜ダイオードを用いた静電気保護回路を提供することを目的とし、薄膜ダイオードはＰ型不純物領域、不純物ドープされない領域およびＮ型不純物領域の３点からなるシリコン薄膜層を有している（２頁右上欄１６行目〜左下欄１６行目）。上記の３層構造のダイオードは、第７図に示されるようにＰＩＮ構造のダイオードと呼ばれる（１頁右欄１７行目〜２頁左上欄３行目）。第１図は、上記ＰＩＮ構造のダイオードの断面図であり、Ｐ型に不純物ドーブされた第１の領域Ｔ２は、不純物ドーブされない第２の領域１３、Ｎ型に不純物ドーブされた第３の領域１４が示されており、ゲート導電膜層１６が配線層２０、２３を介して上記の第１又は第３の領域に接続されているもの（第１図（ｂ）、（ｃ））、ゲート導電膜層が接続されていないもの（第１図（ａ））がある（２頁左下欄２０行目〜３頁左上欄１１行目）。その製法は第２図及びその説明に記載されるとおり、同一基板にドライバー回路等の構成要素と同一プロセスによって形成される（３頁左上欄１２〜１９行目）。第５図は、上記薄膜ダイオード（ＴＦＤ）を利用した静電気保護回路の１例を示すものであり、一方のＴＦＤのＮ型不純物領域と他方のＴＦＤのＰ型不純物領域が接続された節点５８を有し、薄膜集積回路５３の静電気保護回路を構成している。静電気保護回路の回路形成は他にもバリエーションがある（３頁左下欄１４行目〜右下欄１７行目）。
　また、参考資料１〜４には、次の事項が記載されている。
　参考資料１（特開平３−２８３８号公報）
　第１図に示される保護ダイオード９は、第２図（ａ）に示されるように２個のダイオード２１、２２を直列接続して形成されたもの及び同図（ｂ）に示されるようにマルチゲートのｎチャンネルＴＦＴ２１’とｐチャンネルＴＦＴ２２’を直列接続したものが示されており、ダイオードの構造は第３図に示されるＰＩＮダイオードを使用することも可能である（２頁右上欄４〜９行目、左下欄１３行目〜右下欄６行目、３頁左上欄５行目〜右上欄１０行目）。
　参考資料２（特開昭５９−２０８８７７号公報）
　隣接する配線５及び配線６のそれぞれの間は、極性が互いに反対の２つのショットキーダイオード１２が直列接続されている（３頁右上欄２行目〜左下欄９行目、第６図）。
　参考資料３（特開昭６３−８５５８６号公報）
　保護回路として第１図に示されるような抵抗体ｒの他、第５図に示されるダイオード対Ｄを用い、ダイオード対Ｄは第６図に示されるように薄膜トランジスタ（ＴＦＴ）の製造工程内で同時に形成する（２頁右上欄１８行目〜左下欄４行目、３頁右上欄１２行目〜左下欄２０行目）。
　参考資料４（特開昭６３−２２０２８９号公報）
　保護回路として第１図に示される２端子動作ＴＦＴが記載されており、その構造は第３図に示されるようにＴＦＴ間及びＴＦＴとゲート配線１が配線２１や基準電位配線３で接続されている（１頁左欄１５行目〜右欄１行目、２頁左下欄９行目〜３頁左上欄７行目）。
　
（４）甲第１号証に記載の発明との対比判断
　本件発明１と甲第１号証の発明を比較するに、甲第１号証第５図のＴＦＴが本件発明１の「薄膜トランジスタ」に対応し、また、甲第１号証第５図のＴＦＴ１及びＴＦＴ３はそれぞれ、本件発明１の第２及び第３の半導体膜を有するダイオードと同様に保護用のスイッチング素子であり、また、甲第１号証においてこれらのＴＦＴは、第４図に示されるように同一基板上に半導体膜で形成されているから、両者は
「第１の半導体膜を有する薄膜トランジスタと、第２及び第３の半導体膜を有するスイッチング素子とを有する表示装置において、前記第１、第２及び第３の半導体膜は同一基板上に形成されている表示装置。」の発明である点で一致するものの、次の点で相違する。
ａ．薄膜トランジスタについて、本件発明１では、その半導体膜にＰ型不純物領域を有しているのに対し、甲第１号証には、その旨の記載がない点。
ｂ．第２及び第３の半導体膜を有するスイッチング素子について、本件発明１では、Ｐ型不純物領域及びＮ型不純物領域を有しているダイオードであり、また、この第２の半導体膜を有するダイオードまたは第３の半導体膜を有するダイオードは、複数個直列に接続されているのに対し、甲第１号証では、ＴＦＴ１及びＴＦＴ３である点。
　上記相違点ａについて検討するに、甲第１号証の薄膜トランジスタがＰ型またはＮ型の不純物領域を有するものであることは明らかであり、いずれの型を採用するかは適宜選択できることであるから、上記相違点ａは格別の相違とはいえない。
　上記相違点ｂについて、申立人は、保護用のスイッチング素子としてダイオード及びＴＦＴは、それぞれ、参考資料１の第２図（ａ）及び（ｂ）に記載されているように周知であるから、甲第１号証におけるＴＦＴ１及びＴＦＴ３に代えて参考資料１の第３図に示されるようなＰ型及びＮ型不純物領域を有する半導体膜で形成されたダイオードを第２図（ａ）のダイオード２１、２２として採用することにより、本件発明１は当業者が容易に発明できるものであると主張するが、甲第１号証第５図のＴＦＴ１及びＴＦＴ３はともに信号線とアース間に接続されており、参考資料１第２図（ｂ）に記載される２つの共通ライン（ＶＤ、ＶＳ）に接続されるものとは回路的に同じであるとはいえないから、これと同等な機能を有するものとして記載される第２図（ａ）のダイオードを用いた保護回路を甲第１号証において採用することが当業者に容易とはいえない。
　また、仮に、参考資料１第２図（ａ）に示される回路を採用するにしても、このような保護回路において、ダイオード２１やダイオード２２を複数個直列に接続されるダイオードで構成することが周知の事項であるとも慣用手段であるとも認めることができないから、第２の半導体膜のＮ型不純物領域と第３の半導体膜のＰ型不純物領域とが配線によって電気的に接続され、さらに、第２の半導体膜を有するダイオードまたは第３の半導体膜を有するダイオードが複数個直列接続されたダイオードで構成される本件発明１を当業者が容易に想到し得たということはできない。
　同様の理由により、本件発明２、６及び７についても、甲第１号証に記載された発明に基いて当業者が容易に発明できたとすることはできない。
　また、本件発明３〜５及び８〜１０に係る発明は、それぞれ、請求項１〜２及び６〜７に従属するものであって、いずれも、これらの全構成をその構成要件に含むものであるから、同様に、甲第１号証に記載された発明に基いて当業者が容易に発明できたとすることはできない。
（５）甲第２号証に記載の発明との対比判断
　本件発明１と甲第２号証の発明を比較するに、甲第２号証第２図のＰ型ＴＦＴ４３が本件発明１の「薄膜トランジスタ」に対応し、また、甲第２号証第２図には薄膜ダイオード（ＴＦＤ）としてＴＦＤ４５しか記載されていないが、ＴＦＤは、第５図のＴＦＤ５６、５７のようにＰ型領域とＮ型領域が点５８で接続されて使用されるものであるから、これらも第２図に示されるようにＴＦＴと同一基板上に形成されるものと考えられ、これらのＴＦＤがそれぞれ、本件発明１の第２及び第３の半導体膜を有するダイオードに対応することも明白であるから、両者はともに
「第１の半導体膜を有する薄膜トランジスタと、
　第２及び第３の半導体膜を有するダイオードとを有する表示装置において、
　前記第１、第２及び第３の半導体膜は同一基板上に形成されており、
　前記第１、第２及び第３の半導体膜は、Ｐ型不純物領域を有し、
　前記第２及び第３の半導体膜は、Ｎ型不純物領域を有し、
　前記第２の半導体膜のＮ型不純物領域と第３の半導体膜のＰ型不純物領域とは、配線によって電気的に接続されている表示装置。」の発明である点で一致するものの、本件発明１は、前記第２の半導体膜を有するダイオードまたは前記第３の半導体膜を有するダイオードは、複数個直列に接続されているのに対し、甲第２号証においては、それぞれ、ＴＦＤ５６及びＴＦＤ５７の１つのダイオードのみで構成されている点で相違する。
　この点について検討するに、甲第２号証において、ＴＦＤ５６や５７をさらに複数のＴＦＤで構成することについては記載も示唆もされておらず、また、参考資料１の第２図（ａ）に示されるダイオードを用いた保護回路において、これらのダイオードをさらに複数の直列接続されたダイオードで構成することが周知の技術事項であるとも慣用手段であるとも認めることができないから、本件発明１を甲第２号証に記載された発明に基いて当業者が容易に発明できたということはできない。
　同様の理由により、本件発明２、６及び７についても、甲第１号証に記載された発明に基いて当業者が容易に発明できたとすることはできない。
　また、本件発明３〜５及び８〜１０に係る発明は、それぞれ、請求項１〜２及び６〜７に従属するものであって、いずれも、これらの全構成をその構成要件に含むものであるから、同様に、甲第２号証に記載された発明に基いて当業者が容易に発明できたとすることはできない。
　
４．むすび
　以上のとおりであるから、特許異議申立ての理由及び証拠によっては本件請求項１ないし１０に係る発明の特許を取り消すことはできない。
　よって、結論のとおり決定する。
【異議決定日】
平成１４年２月６日（２００２．２．６）
【訂正の要旨】
　訂正の要旨
ａ．特許請求の範囲請求項１を
「【請求項１】第１の半導体膜を有する薄膜トランジスタと、
　第２及び第３の半導体膜を有するダイオードとを有する表示装置において、
　前記第１、第２及び第３の半導体膜は同一基板上に形成されており、
　前記第１、第２及び第３の半導体膜は、Ｐ型不純物領域を有し、
　前記第２及び第３の半導体膜は、Ｎ型不純物領域を有し、
　前記第２の半導体膜のＮ型不純物領域と第３の半導体膜のＰ型不純物領域とは、配線によって電気的に接続され、
　前記第２の半導体膜を有するダイオードまたは前記第３の半導体膜を有するダイオードは、複数個直列に接続されていることを特徴とする表示装置。」と訂正する。
ｂ．特許請求の範囲請求項２を
「第１の半導体膜を有する薄膜トランジスタと、
　第２及び第３の半導体膜を有するダイオードとを有する表示装置において、
　前記第１、第２及び第３の半導体膜は同一基板上に形成されており、
　前記第１、第２及び第３の半導体膜は、Ｎ型不純物領域を有し、
　前記第２及び第３の半導体膜は、Ｐ型不純物領域を有し、
　前記第２の半導体膜のＮ型不純物領域と第３の半導体膜のＰ型不純物領域とは、配線によって電気的に接続され、
　前記第２の半導体膜を有するダイオードまたは前記第３の半導体膜を有するダイオードは、複数個直列に接続されていることを特徴とする表示装置。」と訂正する。
ｃ．特許請求の範囲請求項６を
「【請求項６】第１の半導体膜を有する薄膜トランジスタと、
　第２及び第３の半導体膜を有するダイオードとを有する表示装置の作製方法において、
　同一基板上に前記第１、第２及び第３の半導体膜を形成し、
　前記第１、第２及び第３の半導体膜に、Ｐ型不純物領域を形成し、
　前記第２及び第３の半導体膜に、Ｎ型不純物領域を形成し、
　前記第２の半導体膜のＮ型不純物領域と第３の半導体膜のＰ型不純物領域とを電気的に接続する配線を形成し、
　前記第２の半導体膜を有するダイオードまたは前記第３の半導体膜を有するダイオードは、複数個直列に接続して形成されることを特徴とする表示装置の作製方法。」と訂正する。
ｄ．特許請求の範囲請求項７を
「【請求項７】第１の半導体膜を有する薄膜トランジスタと、
　第２及び第３の半導体膜を有するダイオードとを有する表示装置の作製方法において、
　同一基板上に前記第１、第２及び第３の半導体膜を形成し、
　前記第１、第２及び第３の半導体膜に、Ｎ型不純物領域を形成し、
　前記第２及び第３の半導体膜に、Ｐ型不純物領域を形成し、
　前記第２の半導体膜のＮ型不純物領域と第３の半導体膜のＰ型不純物領域とを電気的に接続する配線を形成し、
　前記第２の半導体膜を有するダイオードまたは前記第３の半導体膜を有するダイオードは、複数個直列に接続して形成されることを特徴とする表示装置の作製方法。」と訂正する。
（５４）【発明の名称】
表示装置及びその作製方法
（５７）【特許請求の範囲】
　【請求項１】
　第１の半導体膜を有する薄膜トランジスタと、
　第２及び第３の半導体膜を有するダイオードとを有する表示装置において、
　前記第１、第２及び第３の半導体膜は同一基板上に形成されており、
　前記第１、第２及び第３の半導体膜は、Ｐ型不純物領域を有し、
　前記第２及び第３の半導体膜は、Ｎ型不純物領域を有し、
　前記第２の半導体膜のＮ型不純物領域と第３の半導体膜のＰ型不純物領域とは、配線によって電気的に接続され
、
　
前記第２の半導体膜を有するダイオードまたは前記第３の半導体膜を有するダイオードは、複数個直列に接続され
　【請求項２】
　第１の半導体膜を有する薄膜トランジスタと、
　第２及び第３の半導体膜を有するダイオードとを有する表示装置において、
　前記第１、第２及び第３の半導体膜は同一基板上に形成されており、
　前記第１、第２及び第３の半導体膜は、Ｎ型不純物領域を有し、
　前記第２及び第３の半導体膜は、Ｐ型不純物領域を有し、
　前記第２の半導体膜のＮ型不純物領域と第３の半導体膜のＰ型不純物領域とは、配線によって電気的に接続され
、
　
前記第２の半導体膜を有するダイオードまたは前記第３の半導体膜を有するダイオードは、複数個直列に接続され
　【請求項３】
　請求項１または２において、
　前記ダイオードは、ＰＩＮダイオードであることを特徴とする表示装置。
　【請求項４】
　請求項１乃至３のいずれか一項において、
　前記表示装置は液晶ディスプレーであることを特徴とする表示装置。
　【請求項５】
　請求項１乃至３のいずれか一項において、
　前記表示装置は液晶プロジェクターであることを特徴とする表示装置。
　【請求項６】
　第１の半導体膜を有する薄膜トランジスタと、
　第２及び第３の半導体膜を有するダイオードとを有する表示装置の作製方法において、
　同一基板上に前記第１、第２及び第３の半導体膜を形成し、
　前記第１、第２及び第３の半導体膜に、Ｐ型不純物領域を形成し、
　前記第２及び第３の半導体膜に、Ｎ型不純物領域を形成し、
　前記第２の半導体膜のＮ型不純物領域と第３の半導体膜のＰ型不純物領域とを電気的に接続する配線を形成
し、
　
前記第２の半導体膜を有するダイオードまたは前記第３の半導体膜を有するダイオードは、複数個直列に接続して形成される
　【請求項７】
　第１の半導体膜を有する薄膜トランジスタと、
　第２及び第３の半導体膜を有するダイオードとを有する表示装置の作製方法において、
　同一基板上に前記第１、第２及び第３の半導体膜を形成し、
　前記第１、第２及び第３の半導体膜に、Ｎ型不純物領域を形成し、
　前記第２及び第３の半導体膜に、Ｐ型不純物領域を形成し、
　前記第２の半導体膜のＮ型不純物領域と第３の半導体膜のＰ型不純物領域とを電気的に接続する配線を形成
し、
　
前記第２の半導体膜を有するダイオードまたは前記第３の半導体膜を有するダイオードは、複数個直列に接続して形成される
　【請求項８】
　請求項６または７において、
　前記ダイオードは、ＰＩＮダイオードであることを特徴とする表示装置の作製方法。
　【請求項９】
　請求項６乃至８のいずれか一項において、
　前記表示装置は液晶ディスプレーであることを特徴とする表示装置の作製方法。
　【請求項１０】
　請求項６乃至８のいずれか一項において、
　前記表示装置は液晶プロジェクターであることを特徴とする表示装置の作製方法。
【発明の詳細な説明】
　【０００１】
　【産業上の利用分野】
　本発明は、画素の存在する部分に薄膜トランジスタが存在し、これら薄膜トランジスタが画素の駆動装置として機能する表示装置、およびこのような形態の表示装置を利用した各種装置に関する。すなわち、本発明は、ネマチック、コレスチック、スメクチック等の方式を利用した液晶ディスプレーや、液晶ディスプレーと同様な表示装置を有する投射型装置（液晶プロジェクター等）、あるいは液晶以外に電気的な信号によって、光学特性を制御できる材料を用いて静的な、あるいは動的な映像や信号を表示する装置に関する。
　【０００２】
　【従来の技術】
　上記に列挙した表示装置は各画素ごとに薄膜トランジスタ等の駆動装置が存在し、画素を制御するという、いわゆるアクティブマトリックス方式を採用している。各画素に割り当てられる薄膜トランジスタの数は図１に示されるものでは１個であり、また図２ないし図４に示されるものでは、２個もしくは必要によってはそれ以上の数の薄膜トランジスタが使用される。また、方式によっては、複数の画素を１つもしくはそれ以上の数の薄膜トランジスタが使用される場合もある。いずれの場合でも、各画素は縦方向と横方向に複数の信号線を配置し、これらの交点に液晶素子のごとき電気光学素子を配置し、薄膜トランジスタによって、縦横の信号線によって送られたデータをもとに電気光学素子を制御する。
　【０００３】
　図１にはこのようなアクティブマトリックス方式の回路を説明するために、１画素の回路を示した。縦方向のデータ駆動回路１０１からは、複数の信号線１０３ａ〜ｄが延びている。また、横方向のデータ駆動回路１０２からも、同様に、複数の信号線１０４ａ〜ｄが延びている。図１には信号線１０３ａと１０４ａが交差する部分の電気光学素子を駆動する回路について書かれている。すなわち、両信号線の交差する部分の近傍に薄膜トランジスタが設けられ、信号線１０３ａは薄膜トランジスタのゲイト電極１０５に接続され、また、信号線１０４ａは薄膜トランジスタのドレイン電極１０６に接続されている。そして、薄膜トランジスタのソース電極１０７は、液晶のごとき電気光学素子１０８に接続されている。図１では、薄膜トランジスタは、Ｎチャネル型薄膜トランジスタを使用しているが、Ｐチャネル型薄膜トランジスタを使用しても構わない。
　【０００４】
　図２はＣＭＯＳインバータ型のアクティブマトリックス方式で、図１のアクティブマトリックス方式と同様に、縦方向のデータ駆動回路２０１からは、複数の信号線２０３ａ〜ｄが延びている。また、横方向のデータ駆動回路２０２からも、同様に、複数の信号線２０４ａ〜ｄが延びている。図１の場合とは異なり、信号線２０４に平行して、配線２０４’が走っている。そして、図１と同様に、両信号線の交差する部分の電気光学素子を駆動するために２個の薄膜トランジスタが使用される。図に示されているように薄膜トランジスタはＰチャネル型トランジスタとＮチャネル型トランジスタであり、信号線２０３ａは、両トランジスタのゲイト電極２０５ｐおよび２０５ｎに接続されている。また、Ｐチャネル薄膜トランジスタのドレイン電極２０６ｐは信号線２０４ａに接続され、Ｎチャネル薄膜トランジスタのドレイン電極２０６ｎは配線２０４’に接続されている。さらに、ＰおよびＮチャネル型薄膜トランジスタのソース電極２０７ｐおよびｎはどちらも液晶等の電気光学素子２０８に接続されている。
　【０００５】
　図２はＣＭＯＳバッファー型のアクティブマトリックス方式で、図２のアクティブマトリックス方式と同様に、縦方向のデータ駆動回路３０１からは、複数の信号線３０３ａ〜ｄが延びている。また、横方向のデータ駆動回路３０２からも、同様に、複数の信号線３０４ａ〜ｄおよび配線２０４’ａ〜ｄが走っている。そして、図２と同様に、両信号線の交差する部分の電気光学素子を駆動するためにＰチャネル型トランジスタとＮチャネル型トランジスタが使用され、信号線３０３ａは、両トランジスタのゲイト電極３０５ｐおよび３０５ｎに接続されている。また、Ｎチャネル薄膜トランジスタのドレイン電極３０６ｎは信号線３０４ａに接続され、Ｐチャネル薄膜トランジスタのドレイン電極３０６ｐは配線３０４’に接続されている。さらに、ＰおよびＮチャネル型薄膜トランジスタのソース電極３０７ｐおよびｎはどちらも液晶等の電気光学素子３０８に接続されている。
　【０００６】
　図４はＣＭＯＳトランスファーゲイト型のアクティブマトリックス方式で、図１のアクティブマトリックス方式と同様に、縦方向のデータ駆動回路４０１からは、複数の信号線４０３ａ〜ｄが延びている。また、横方向のデータ駆動回路４０２からも、同様に、複数の信号線４０４ａ〜ｄが延びている。そして、図２および図３と同様に、両信号線の交差する部分の電気光学素子を駆動するためにＰチャネル型トランジスタとＮチャネル型トランジスタが設けられ、信号線４０３ａは、両トランジスタのソース電極４０６ｐおよび４０６ｎに接続されている。また、両薄膜トランジスタのゲイト電極４０５ｐおよび４０５ｎは信号線４０４ａに接続され、両薄膜トランジスタのドレイン電極４０７ｐおよびｎはどちらも液晶等の電気光学素子４０８に接続されている。
　【０００７】
　これらの回路に共通の問題点は各駆動回路と薄膜トランジスタの間にサージ（静電気）電圧が発生した場合に、薄膜トランジスタを保護する為の回路が設けられていないことである。特に、薄膜トランジスタのゲイト電極に高い電圧が加わると、ゲイト絶縁膜が破壊され、素子として機能しなくなる。
　【０００８】
　また、薄膜トランジスタのソース・ドレイン間に過大な電圧がかかることによっても、それはゲイト電極とチャネル形成領域との間の電圧が大きくなり、間接的にゲイト絶縁膜の破壊につながるため、薄膜トランジスタは大きなダメージを受け、場合によっては破壊に到る。このような過大な電圧の源泉としては何らかの理由によって生じた静電気が主な理由であり、電流量自体は決して大きくないことがほとんどであり、過大な電圧が発生した場合には速やかに取り除くことが望まれる。
　【０００９】
　【発明が解決しようとする課題】
　本発明は薄膜トランジスタを保護するための回路を適切な位置に適切な作製方法によって設け、薄膜トランジスタを保護し、上記表示素子の信頼性、寿命を高めることを目的とする。
　【００１０】
　【課題を解決しようとする手段】
　薄膜トランジスタの保護回路は、装置の表示部分の周辺に設けられることが望まれ、また、表示部分の薄膜トランジスタの作製と同時に作製されることが望まれる。さらに、正常な駆動電圧は通過させるが、過大な電圧は通過させず、適切にバイパスさせる必要がある。薄膜トランジスタにおいて過大な電圧とは通常、ゲイト電圧のしきい値電圧の１０倍程度であり、５０Ｖ以上を指すが、この値は薄膜トランジスタの構造によって大きく変化する。一方、通常の駆動電圧は、大きくてもゲイト電圧のしきい値電圧の数倍であり、大抵の場合、１０〜４０Ｖであるが、この値も薄膜トランジスタの構造によって大きく変化する。
　【００１１】
　以上のような条件を満たすために、本発明では、図５に示すように、表示素子部とその周辺の駆動回路部に保護回路を設ける。保護回路としては、例えば、図８および図９に示されるダイオードの持つツェナー特性を利用して回路を用いることができる。ダイオードとしては、Ｐ型とＮ型の接合であるＰＮ接合以外に、Ｉ型（真性）とＰ型（もしくはＮ型）の接合であるＰＩ接合（ＮＩ接合）、あるいはＰ型、Ｉ型、Ｎ型の接合であるＰＩＮ接合、さらにこれらを複数組み合わせて得られる、ＰＩＰＩ・・・接合やＮＩＮＩ・・・接合、ＰＩＮＩＰＩＮ・・・接合等を用いることができる。また、半導体と金属とのショットキー接合を利用したダイオードを使用することも可能である。
　【００１２】
　図８（Ａ）にはダイオードを用いた保護回路の例を示す。この例ではＶＤＤは正であり、例えば５〜５０Ｖの電圧である。一般にダイオードは図８（Ｂ）で示されるような電流ー電圧特性を示し、一定以上の逆方向電圧を加えることによって、急激に電流が流れるようになる。このときの特性をツェナー特性という。この急激に電流が流れるようになるしきい電圧Ｖｔｈの値は、例えば５〜２０Ｖである。また、ダイオードを複数個直列に接続することによって、Ｖｔｈの値をより大きくすることが可能である。
　【００１３】
　図中のＡ点の電位が適切な正の値であるときには、ダイオードのうち、Ｄ１とＤ３は通常の導体に近い抵抗として機能し、一方、Ｄ２とＤ４は極めて高い抵抗として機能する。したがって、Ｂ点の電位はＶＤＤとほぼ同じ電位となる。同様にＡ点の電位が適切な負の値であるときには、Ｂ点の電位は接地電位と同じ電位となる。
　【００１４】
　しかしながら、Ｖｔｈを越えるような過大な正の電圧がかかった場合には、いずれのダイオードも低い抵抗として機能する。そして、Ｄ１とＤ２の抵抗値がほぼ同じで、Ｒ１よりもはるかに小さければ、この電流はほとんどがＤ２の方向に流れてゆく。過大な負の電圧がかかった場合も同様で、ほとんどの電流がＤ１を経由し、Ｂ点の電位は低く保たれる。このような回路を複数直列に接続することによってより効果的に過大電流を阻止することができる。
　【００１５】
　図９（Ａ）には、ダイオードを使用した別の例を示す。図中に示されるダイオードはツェナーダイオードと呼ばれ、構造としては２つの互いに逆向きのダイオードをつないだもので、例えば、ＰＮＰ（ＮＰＮ）接合、ＮＩＮ（ＰＩＰ）接合、ＰＩＮＩＰ（ＮＩＰＩＮ）接合、あるいはこれらを組み合わせた接合によって作られる。ツェナーダイオードの特性は図９（Ｂ）に示すように、−Ｖｔｈ以上＋Ｖｔｈ以下の電圧では極めて大きな抵抗として機能するが、それを越えるような過大な電圧がかかった場合には、抵抗値が下がるというものである。
　【００１６】
　今、Ａ点の電位がＶｔｈ以下の正または負であるとすれば、このツェナーダイオードＤ１は極めて大きな抵抗として機能し、Ｂ点の電位はＡ点の電位とほとんどかわらない。しかしながら、Ａ点の電位がＶｔｈを越える過大な正または負の値であれば、Ｄ１は大きな抵抗として機能し、その抵抗がＲ１に比べて、十分大きければ、電流はほとんどがＤ１を経由して流れ、Ｂ点の電位は低いままに保たれる。このような回路を複数直列に接続することによって、より効果的に過大電圧を阻止することができる。
　【００１７】
　同じ効果を有する保護回路は薄膜トランジスタを利用しても作製することが可能である。その例を図６および図７に示す。図６（Ａ）は、正の過大電圧がかかったときにのみ動作して過大電圧をバイパスする回路である。抵抗Ｒ１およびＲ２を選択することによって、Ｎチャネル型薄膜トランジスタのゲイト電圧および、ソース・ドレイン間の電圧を適当な値となるように設計する。例えば、Ｒ１／Ｒ２＝１０とすれば、図中のＡ点における電位が（Ｂ点における電位を基準として）＋５０Ｖであるときに、ゲイトの電位を＋５Ｖとすることができる。そして、この薄膜トランジスタのしきい値電圧が＋５Ｖならば、この薄膜トランジスタは動作し、ソース・ドレイン間に電流が流れる。Ａ点における電位が＋５０Ｖ以上であれば、ゲイト電極の電位は＋５Ｖ以上であるので、薄膜トランジスタは動作して、過大な電圧を除去する効果を示す。ここで、薄膜トランジスタとして、Ｐチャネル型トランジスタとすれば、負の過大電圧がかかった場合にのみ動作する。一方、Ａ点における電位が＋５０Ｖ以下であれば、薄膜トランジスタは高い抵抗として機能し、電圧はあまり低下しない。したがって、正常な信号電圧はバイパスされない。
　【００１８】
　図６（Ａ）の回路は正の過大電圧がかかった場合にのみ動作し、負の過大電圧がかかった場合には動作しなかった。しかしながら、実際には正の過大電圧がかかる場合もあれば、負の過大電圧がかかる場合もあり、どの場合にも対応できる必要がある。図６（Ｂ）は、そのための回路を示し、８つの抵抗Ｒ１、Ｒ２、Ｒ３およびＲ４の値を選択することによって、２つのＮチャネル型トランジスタのソース・ドレイン間電圧およびゲイト電極の電圧を適切に制御できる。例えば、Ｒ１／Ｒ２＝１０、Ｒ４／Ｒ３＝１０とすれば、Ａ点の電位が＋５０Ｖであれば、薄膜トランジスタＴ１のゲイト電極の電位は＋５Ｖであり、Ｔ２の電位は＋４５Ｖである。このとき、Ｔ１にはソース・ドレイン電流が流れることは先に示した通りであるが、Ｔ２では、ゲイト絶縁膜をはさんで、チャネル形成領域の電位の方がゲイト電極の電位よりも低いため、バイパス電流は流れない。
　【００１９】
　逆に、Ａ点の電位が−５０Ｖであれば、Ｔ１のゲイト電極の電位は−５Ｖであり、チャネル形成領域の電位（０Ｖ）よりも低いため、バイパス電流は流れない。しかしながら、Ｔ２のゲイト電極の電位は−４５Ｖであり、チャネル形成領域の電位（−５０Ｖ）よりも高いため、バイパス電流が流れる。そして、Ａ点の電位が−５０Ｖと＋５０Ｖの間であれば、電流はどちらの薄膜トランジスタも電流は流れず、したがって、正常な信号電流はほとんど障害を受けない。
　【００２０】
　図６（Ｃ）は、以上の回路を複合させたものであり、第１の保護回路（図上部）において減衰した過大電圧を抵抗Ｒ５を経たのちに、さらに第２の保護回路（図下部）によって減衰せしめる。
　【００２１】
　図６は、Ｎチャネル型薄膜トランジスタもしくはＰチャネル型薄膜トランジスタのどちらか一方を使用して構成された保護回路に関するものであった。Ｐチャネル型薄膜トランジスタとＮチャネル型薄膜トランジスタを両方とも用いることによっても図７に示すように保護回路を構成することができる。図７（Ａ）を用いて、この方法による保護回路の基本動作を説明する。
　【００２２】
　図６で示したものと同様に、適切な抵抗Ｒ１、Ｒ２を選択することによって、ソース・ドレイン間の電圧とゲイト電極の電位を適切な値にすることができる。例えば、Ｒ１／Ｒ２＝１０とすることによって、Ａ点における電位が、Ｂ点を基準としたときに＋５０であったとすると、薄膜トランジスタのゲイト電極の電圧はいずれも＋５Ｖとである。そして、薄膜トランジスタのうち、Ｎチャネル薄膜トランジスタであるＴ１のみがバイパスとして機能する。
　【００２３】
　逆に、Ａ点の電位が−５０Ｖであった場合には、両薄膜トランジスタのゲイト電極の電位は−５Ｖであるが、このときにはＰチャネル型薄膜トランジスタであるＴ２のみがバイパスとして機能する。図７（Ｂ）は、以上の回路を組み合わせたものである。
　【００２４】
　このような方式を採用する場合には、保護回路で使用される薄膜トランジスタの耐圧が保護回路の耐圧を決定する。薄膜トランジスタにおいて、ゲイト電極とソース電極との電圧の許容値が５０Ｖであれば、以上の回路は±５００Ｖまでの電圧に対して耐えることができ、かつ、保護回路として機能する。もちろん、抵抗の値を選択することによってこの値を変えることは容易にできる。
　【００２５】
　図６および図７ではソース・ドレイン間の抵抗については何ら記述がないが、この値を考慮することはソース・ドレイン間の電圧を決定する上で重要である。一般的な薄膜型トランジスタにおける値としては、例えば、チャネル長が１０μｍ、チャネル幅が１０μｍのＮチャネル型薄膜トランジスタで１０８〜１０１１Ωが得られている。この値はかなり大きいように思えるが、抵抗率１０６Ω・ｃｍの高抵抗多結晶シリコン、あるいはアモルファス（セミアモルファス）シリコンを用いて、長さ１０μｍ、幅１μｍ、厚さ０．１μｍの線状体の抵抗は１０１２Ωとなり、上記の薄膜トランジスタの抵抗はほとんど無視できる。
　【００２６】
　これらの保護回路で使用される抵抗としては、このように珪素を主とする材料を用いてもよいし、金属材料や金属と珪素との合金、各種化合物半導体（例えば酸化錫、酸化インジウム、酸化錫インジウム等）を用いてもよい。
　【００２７】
　次に、本発明の表示装置駆動回路の保護回路の作製方法について述べる。本発明の保護回路の特色としては、回路の作製が、駆動回路（図１〜図４で示される薄膜トランジターを含む回路）の作製と平行しておこなえるということであり、その例を以下に示す。
　【００２８】
　図１０は、駆動回路に用いられる薄膜トランジスターと、周辺に設けられるツェナーダイオードの作製方法の１例を示す。まず、表示素子を実装するための適切な基板上に、厚さ１０ｎｍ〜１０μｍ、このましくは５０ｎｍ〜１μｍの半導体被膜を設け、これを選択的にエッチングして、半導体領域１００１と１００２を形成する。半導体領域の大きさは、後に形成される素子の大きさによって決定される。通常の薄膜トランッジスタの場合であれば、１辺の長さは１００ｎｍ〜１００μｍが使用される。このときの基板の材料としては石英ガラス、ＡＮガラス等のガラス材料が選択され、また、必要によっては、基板上に別な被膜が形成されたものが使用される。さらに、半導体被膜の形成方法としては、減圧ＣＶＤ（ＬＰＣＶＤ）法、プラズマＣＶＤ法、光ＣＶＤ法等が使用される。さらに、この成膜の終了直後、もしくは他のプロセスを経たのち、半導体膜は、４００〜８００度Ｃ、好ましくは５００〜６５０度Ｃにおいて、熱処理され、あるいは、レーザー光等の強光を照射することによって結晶性を高め、半導体としての特性の向上を計ってもよい。
　【００２９】
　次に、このようにして形成された半導体領域上にゲイト絶縁膜として機能する被膜１００３と１００４が、厚さ１０ｎｍ〜１μｍ、このましくは１０ｎｍ〜２００ｎｍ形成される。この被膜としては酸化珪素、窒化珪素等が使用され、その作製方法は、ＬＰＣＶＤ法、プラズマＣＶＤ法、光ＣＶＤ法、熱酸化（窒化）法、光照射酸化（窒化）法、プラズマ酸化（窒化）法等の方法が目的とする被膜の厚さ、特性に応じて選択される。最後にゲイト電極の材料となる厚さ５０ｎｍ〜１０μｍ、好ましくは１００ｎｍ〜２μｍの被膜１００５がこれらを覆って形成される。ゲイト電極の材料としては、アモルファスシリコン（ゲルマニウム）、セミアモルファスシリコン（ゲルマニウム）、多結晶シリコン（ゲルマニウム）等の半導体材料、タングステンシリサイド、アルミニウムシリサイド、モリブテンシリサイド等の珪化物、タングステンやモリブテン、アルミニウムといった金属あるいは合金の単層、もしくはこれらの材料を多層に構成したものが用いられる。例えば、厚さ１０〜１００ｎｍのリンがドープされたアモルファスシリコン層の上に厚さ１００ｎｍ〜２μｍのタングステン層が設けられた構造とすることも可能である。このようにして図１０（Ａ）を得る。
　【００３０】
　次に、被膜１００５を選択的に絶縁膜の上に残置せしめ、領域１００６および１００７を形成する。この領域は後にゲイト電極となる場合がある。さらに、公知の不純物導入方法、例えばイオン打ち込み法、熱拡散法、によって半導体領域１００１および１００２内に選択的に不純物を多く含有し、導電率の大きな領域、いわゆる不純物領域１００８〜１０１１を形成する。このとき、領域１００６および１００７あるいはその上に存在するフォトレジスト等が、不純物導入の際のマスクとして機能するため、その下部には不純物はあまり侵入しない。これは、通常、セルフアライン工程とよばれる工程である。さらに、イオン打ち込み法によって不純物が導入された場合には、半導体領域の結晶性が著しく損なわれるので、４００〜８００度Ｃ、好ましくは５００〜６５０度Ｃにおいて、熱処理され、あるいは、レーザー光等の強光を表面から、あるいは裏面から照射することによって結晶性を高め、半導体としての特性の向上を計る必要がある。このようにして図１０（Ｂ）を得る。
　【００３１】
　最後に領域１００６および１００７を覆って絶縁膜を形成したのち、領域１００７および不純物領域１００８〜１０１１に電極形成用の穴を開け、電極１０１２〜１０１６を形成する。このようにして、ツェナーダイオード１０１７およびＮチャネル型薄膜トランジスタ１０１８が作製される。このようにして図１０（Ｃ）を得る。このような、ツェナーダイオードと薄膜トランジスタの混在した装置は、例えば図９で示される保護回路を有する装置である。
　【００３２】
　さて、図１０（Ｃ）においては、領域１００６には電極が設けられず、外部からの信号によって、半導体領域１００２の導電性が制御されることがないので、素子１０１７は薄膜トランジスタとしては機能しないが、最後の工程で電極を設ければ薄膜トランジスタとなる。したがって、図１０（Ｂ）で示される（未完成）素子を多量に基板上に作製しておき、後に必要に応じて、表示装置領域あるいは周辺領域のこれら素子に電極を設け、あるものは薄膜トランジスタとして、あるものはダイオードとして機能するように設計できる自由度がある。
　【００３３】
　図１１は、駆動回路に用いられる薄膜トランジスターと、周辺に設けられる薄膜トランジスタの作製方法の１例を示す。まず、基板上に、厚さ１０ｎｍ〜１０μｍ、好ましくは５０ｎｍ〜１μｍの半導体被膜を設け、これを選択的にエッチングして、半導体領域１１０１〜１１０４を形成する。
　【００３４】
　次に、このようにして形成された半導体領域上にゲイト絶縁膜として機能する被膜１１０５が形成される。最後にゲイト電極の材料となる被膜１００６がこれらを覆って形成される。このようにして図１１（Ａ）を得る。
　【００３５】
　次に、被膜１１０６を選択的に絶縁膜の上に残置せしめ、ゲイト電極１１０７〜１１１０を形成する。このようにして図１１（Ｂ）を得る。
　【００３６】
　さらに、半導体領域１１０１および１１０４はフォトレッジスト等によってマスクし、半導体領域１１０２および１１０３のみを露出させ、公知の不純物導入方法によって半導体領域１１０２と１１０３にセルフアライン的にＰ型の不純物領域１１１１〜１１１４を形成する（図１１（Ｃ））。さらに、同様に今度は半導体領域１１０２と１１０３にマスクをし、半導体領域１１０１と１１０４を露出させ、不純物の導入をおこない、Ｎ型の不純物領域１１１５〜１１１８を形成する。こうして図１１（Ｄ）を得る。
　【００３７】
　最後にゲイト電極１１０７〜１１１０を覆って絶縁膜を形成したのち、各ゲイト電極および不純物領域に電極形成用の穴を開け、電極１１１９〜１１１２８形成する。このようにして、Ｐチャネル型薄膜トランジスタとＮチャネル型薄膜トランジスタの混在した回路が作製される。このようにして図１１（Ｅ）を得る。このような、Ｐチャネル型薄膜トランジスタとＮチャネル型薄膜トランジスタの混在した回路は、例えば図７で示される保護回路を有する装置で使用される。
　【００３８】
　図１３は、以上のような作製方法によって作製される保護回路の例である。この作製方法としては、まず、半導体領域１３０１と１３０２を形成し、ゲイト絶縁膜として機能する被膜（図には示されていない）を形成したあと、両半導体領域にまたがるゲイト電極１３０３を形成し、半導体領域１３０１にＰ型不純物領域を、半導体領域１３０２にＮ型不純物をそれぞれ形成した後、さらに層間絶縁膜（図には示されていない）を形成する。そして、良導電体であるアルミニウム等の金属材料によって、両半導体領域にまたがる金属電極１３０４と１３０５、および信号線１３０６とを同時に形成する。その後、例えば酸化錫・インジウム等の抵抗性材料、あるいは高抵抗アモルファスシリコ等によって抵抗として機能する配線１３０７と１３０８を形成して、保護回路が形成される。
　【００３９】
　図１２は、駆動回路に用いられる薄膜トランジスターと、周辺に設けられるダイオードの作製方法の１例を示す。まず、基板上に半導体被膜を設け、これを選択的にエッチングして、半導体領域１２０１〜１２０４を形成する。
　【００４０】
　次に、このようにして形成された半導体領域上にゲイト絶縁膜として機能する被膜１２０５が形成される。最後にゲイト電極の材料となる被膜１２０６がこれらを覆って形成される。このようにして図１２（Ａ）を得る。
　【００４１】
　次に、被膜１２０６を選択的に絶縁膜の上に残置せしめ、ゲイト電極１２０７と１２０８を形成する。このようにして図１２（Ｂ）を得る。
　【００４２】
　さらに、半導体領域１２０１および１２０２の一部、および１２０４の全部はフォトレジスト等によってマスクし、半導体領域１２０１および１２０２の他の一部、および１２０３のみを露出させ、公知の不純物導入方法によって、半導体領域１２０１と１２０２の一部にＰ型の不純物領域１２０９および１２１０、さらに半導体領域１２０３にセルフアライン的にＰ型の不純物領域１２１１と１２１２を形成する（図１２（Ｃ））。さらに、同様に今度は半導体領域１２０１と１２０２の不純物領域を含む領域と１２０３の全部にマスクをし、半導体領域１２０１と１２０２の他の一部と１２０４全部を露出させ、不純物の導入をおこない、Ｎ型の不純物領域１２１３〜１２１６を形成する。こうして図１２（Ｄ）を得る。
　【００４３】
　最後にゲイト電極１２０７と１２０８を覆って絶縁膜を形成したのち、各ゲイト電極および不純物領域に電極形成用の穴を開け、電極１２１７〜１１２４を形成する。このようにして、ＰＩＮダイオード１２２５と１２２６、Ｐチャネル型薄膜トランジスタ１２２７、Ｎチャネル型薄膜トランジスタ１２２８の混在した回路が作製される。このようにして図１２（Ｅ）を得る。このような、ダイオードとＰチャネル型薄膜トランジスタとＮチャネル型薄膜トランジスタの混在した回路は、例えば図８で示される保護回路を有する装置で使用される。特に電極１２１８はそれを延在せしめることによって、図８において示される抵抗を含む配線として使用できる。
　【００４４】
　図１４には、積層化されたＰチャネル型薄膜トランジスタとＮチャネル型薄膜トランジスタとを有する装置の作製方法を示す。図１０〜図１２に示した方法を利用して、まず、基板上にＮ型の不純物領域を有する半導体領域１４０５、１４０６、さらに、それらの上にゲイト絶縁膜を介して設けられたゲイト電極１４０３、１４０４を作製し、Ｎチャネル型薄膜トランジスタ１４０１と１４０２を得る。この薄膜トランジスタのゲイト電極になる部分を電気的に外部と接続しなかった場合にはこれらの素子はダイオードとして機能することは先に述べたとおりである。こうして、図１４（Ａ）を得る。
　【００４５】
　ついで層間絶縁膜１４０７を形成し、その上にＰ型の不純物領域を有する半導体領域１４０８、１４０９、さらに、それらの上にゲイト絶縁膜を介して設けられたゲイト電極１４１０、１４１１を作製し、Ｐチャネル型薄膜トランジスタ１４１２と１４１３を得る。こうして、図１４（Ｂ）を得る。
　【００４６】
　最後に全体に層間絶縁膜を形成した後、必要な電極、例えば１４１４〜１４２３を形成する。こうして図１４（Ｃ）に示されるような、Ｐチャネル型薄膜トランジスタとＮチャネル型薄膜トランジスタの混在した回路が得られる。
　【００４７】
　【実施例】
　〔実施例１〕本実施例では、薄膜トランジスタの作製方法を中心に説明する。作製方法は図１１をもとに説明する。まず、石英ガラス等の高価でない７００度Ｃ以下、例えば約６００度Ｃの熱処理に耐えうるガラス基板上に、マグネトロンＲＦ（高周波）スパッタ法を用いてブロッキングとしての酸化珪素膜を基板上に、１００〜３００ｎｍの厚さに作製する。プロセス条件は実質的に酸素１００％、９９．９％以上の酸素雰囲気、成膜温度１５度Ｃ、出力４００〜８００Ｗ、圧力０．５Ｐａとした。ターゲットに石英または単結晶シリコンを用いた成膜速度は３〜１０ｎｍ／分であった。
　【００４８】
　この上にシリコン膜をＬＰＣＶＤ法、スパッタ法またはプラズマＣＶＤ法によって形成した。ＬＰＣＶＤ法で形成する場合、結晶化温度よりも１００〜２００度Ｃ低い４５０〜５５０度Ｃ、例えば５３０度Ｃでジシラン（Ｓｉ２Ｈ６）またはトリシラン（Ｓｉ３Ｈ８）をＣＶＤ装置に供給して成膜した。反応炉内圧力は３０〜３００Ｐａとした。成膜速度は５〜２５ｎｍ／分であった。Ｎチャネル型薄膜トランジスタとＰチャネル型薄膜トランジスタのスレシュホールド電圧（Ｖｔｈ）を概略同一に制御するためにホウソをジボランを混入して１×１０１５〜１×１０１８ｃｍ−３の濃度として成膜中に添加してもよい。
　【００４９】
　スパッタ法でおこなう場合、スパッタの背圧を１×１０−５Ｐａ以下とし、単結晶シリコンをターゲットとして、アルゴンに水素を２０〜８０％混入した雰囲気でおこなった。例えばアルゴン２０％、水素８０％とした。成膜温度は１５０度Ｃ、周波数は１３．５６ＭＨｚ、スパッタ出力は４００〜８００Ｗ、成膜時圧力は０．５Ｐａであった。
　【００５０】
　プラズマＣＶＤ法によって珪素膜を形成する場合、温度は例えば３００度Ｃとし、モノシラン（ＳｉＨ４）またはジシラン（Ｓｉ２Ｈ６）を用いた。これらをＰＣＶＤ装置内に導入し、１３．５６ＭＨｚの高周波電力を加えて成膜した。
　【００５１】
　これらの方法によって形成された被膜は、酸素が５×１０２１ｃｍ−３以下であることが好ましい。この酸素濃度が高いと結晶化させにくく、熱アニール温度を高く、または熱アニール時間を長くしなければならない。また、少なすぎると、バックライト（表示素子の後方に配置された光源）により、薄膜トランジスタがオフ状態であるにも関わらず、ソース・ドレイン間に電流が流れるというリークが発生する。そのため、酸素の濃度は４×１０１９〜４×１０２０ｃｍ−３の範囲とした。水素の濃度は４×１０２０ｃｍ−３り、珪素の４×１０２２ｃｍ−３と比較すると、１原子％であった。また、ソース、ドレインに対してより結晶化を助長させるため、酸素濃度を７×１０１９ｃｍ−３以下、好ましくは１×１０１９ｃｍ−３以下とし、表示素子を構成する薄膜トランジスタのチャネル形成領域にのみ酸素をイオン注入法によって５×１０２０〜５×１０２１ｃｍ−３となるように添加してもよい。そのとき、周辺回路を構成する薄膜トランジスタには光照射がされないため、この酸素の混入をより少なくし、より大きいキャリヤ移動度を得ることによって、装置の高周波動作をさせることが可能である。
　【００５２】
　次にアモルファス状態の珪素膜を５０〜５００ｎｍ、例えば１５０ｎｍの厚さに作製の後、４５０〜７００度Ｃの温度にて１２〜７０時間非酸化性雰囲気にて中温度の加熱処理、例えば水素雰囲気下にて６００度Ｃの温度で保持した。珪素膜の下の基板表面にアモルファス構造の酸化珪素膜が形成されているため、この熱処理で特定の核が発生せず、全体に均一に加熱アニールされる。すなわち、成膜時はアモルファス構造を有し、また水素は単に混入しているのみである。
　【００５３】
　アニールにより、珪素膜はアモルファス構造から秩序性の高い状態に移り、一部には結晶状態を呈する。特にシリコンの成膜後の状態で比較的秩序性の高い領域では特に結晶化して結晶状態になろうとする。しかしこれらの領域間に存在する珪素により互いの結合がなされるため、珪素同士は互いにひっぱりあう。レーザーラマン分光法による測定の結果、単結晶の珪素のラマンピーク５２１ｃｍ−１より低波数がわいシフトした、例えば、５１５ｃｍ−１程度に中心を有するピークが得られる。それの見掛け上の結晶粒径は、ラマンピークの半値幅から計算すると５〜５０ｎｍで、マイクロクリスタルと同じ程度であるが、実際にはこの結晶性の高い領域は多数存在して、クラスタ状の構造を形成し、各クラスタ間は互いに珪素同士で結合（アンカリング）されたセミアモルファス構造の被膜を形成させることができた。
　【００５４】
　結果として、被膜は実質的に粒界（グレインバウンダリー、以下ＧＢという）がない状態となる。キャリヤは各クラスタ間をアンカリングされた箇所を通じて互いに容易に移動しうるため、いわゆるＧＢの明確に存在する多結晶珪素よりも高いキャリヤ移動度を呈する。すなわち、ホール移動度として、１０〜２００ｃｍ２／Ｖｓ、電子移動度として、１５〜３００ｃｍ２／Ｖｓが得られた。
　【００５５】
　他方、上記のごとき中温度でのアニールではなく、９００〜１２００度Ｃの高温でのアニールにより被膜を多結晶化すると、核からの固相成長により被膜中の不純物の偏析がおきて、ＧＢには酸素、窒素、炭素等の不純物が多くなり、結晶中の移動度は大きいが、ＧＢでのバリヤ（障壁）を作ってそこでのキャリヤの移動を阻害し、あるいはキャリヤをトラップし、結果として１０ｃｍ２／Ｖｓ以下のキャリヤ移動度しか得られない。すなわち、本実施例ではかくのごとき理由により、セミアモルファスまたはセミクリスタル構造を有するシリコン半導体を用いている。して、この半導体膜を第１のフォトマスクを用いてパターニングし、半導体領域１１０１〜１１０４を形成した。１つの半導体領域の大きさとしては、例えば１０μｍ×５０μｍとした。
　【００５６】
　この上に酸化珪素膜１１０５をゲイト絶縁膜として５０〜２００ｎｍ、例えば１００ｎｍの厚さに形成した。これはブロッキング層としての酸化珪素膜の作製と同じ条件で作製した。この成膜時にフッ素もしくはその化合物（フッ化水素やフッ化珪素等）を混入することにより、被膜中に、１０１５〜１０１９ｃｍ−３、例えば５×１０１６ｃｍ−３の濃度のフッ素を添加し、ナトリウムイオン等の固定化をさせてもよい。
　【００５７】
　この後、この上側にリンが１〜５×１０２１ｃｍ−３の濃度に入ったシリコン膜またはこのシリコン膜とその上にモリブデン、タングステン、モリブテンシリサイド、タングステンシリサイドとの多層構造膜１１０６を形成した。これを第２のフォトマスクにてパターニングし、ゲイト電極１１０７〜１１１０を形成した。このときのゲイト電極の幅は、例えば１０μｍとし、その厚さは、リンドープされた珪素膜０，２μｍとモリブデン膜０．３μｍの計０．５μｍとした。
　【００５８】
　さらに、全体にフォトレジストを塗布し、第３のフォトマスクを用いて、フォトレジストのパターニングをおこない、イオン注入をした際に半導体領域１１０２と１１０３のみにイオンが注入されるように、半導体領域１１０１と１１０４を隠し、ホウソを１〜５×１０１５ｃｍ−２のドーズ量でイオン注入法によって添加してＰ型の不純物領域１１１１〜１１１４を形成した。同じく、新たに全体にフォトレジストを塗布し、第４のフォトマスクを用いて、フォトレジストのパターニングをおこない、イオン注入をした際に半導体領域１１０１と１１０４のみにイオンが注入されるように、半導体領域１１０２と１１０３を隠し、リンを１〜５×１０１５ｃｍ−２のドーズ量でイオン注入法によって添加して、Ｎ型の不純物領域１１１５〜１１１８を形成した。
　【００５９】
　これらの不純物の導入は酸化珪素膜を通じておこなった。しかし、ゲイト電極をマスクとしてシリコン上の酸化珪素膜を取り除き、その後、ホウソ、リンを直接珪素膜中にイオン注入してもよい。
　【００６０】
　次に６００度Ｃにて１０〜５０時間で再び加熱アニールをおこなった。各薄膜トランジスタのソース、ドレイン領域の不純物を活性化して、Ｐ＋、Ｎ＋として作製した。また、ゲイト電極の下にはチャネル形成領域が実質的に真性（Ｉ型）のセミアモルファス半導体として形成されている。
　【００６１】
　かくすると、セルフアライン方式でありながらも、７００度Ｃ以上に全ての工程で温度を加えることなく、Ｐチャネル型あるいはＮチャネル型、あるいはその両方の薄膜トランジスタを作製することができる。そのため、基板材料として高価な石英等を用いることなく装置を作製することができる。よって、例えば、液晶の大型表示装置には極めて適したプロセスであるといえる。
　【００６２】
　本実施例でが熱アニールは、半導体領域形成時（図１１（Ａ））およびソース、ドレイン領域へのイオン注入後（図１１（Ｄ））の２回おこなった。しかし、半導体領域形成前後でのアニールは、求める薄膜トランジスターの特性によって省略し、また、この２回のアニールをイオン注入工程の後の１回で兼ねることにより、製造工程の簡略化、製造時間の短縮を図ってもよい。
　【００６３】
　さて、その後、図１１（Ｅ）において示すように、全体に前記したスパッタ法により酸化珪素膜を形成し、これを層間絶縁膜とした。この層間絶縁膜は、酸化珪素以外にも、リンガラス、ボロガタラス、あるいはリン・ボロンガラス等を用いてもよい。また、その形成方法はＬＰＣＶＤ法、光ＣＶＤ法、常圧ＣＶＤ法のごとき気相成長法が適していたが、ゾルゲル法のごとき、液体・固体の化学反応を利用する方法によって十分な特性を示す材料が得られた。特に後者の方法は、コストの低減と、大面積化に適していることが判明した。この層間絶縁膜の厚さとしては、例えば、０，２〜０．６μｍを形成したが、これは、薄膜トランジスタの大きさによって決定されるため、これより厚い場合も、また薄い場合もあり得る。
　【００６４】
　その後、前記層間絶縁膜に、第５のフォトマスクを用いて、電極用の窓を形成し、さらに、これら全体にアルミニウムをスパッタ法によって形成した。アルミニウムのかわりにクロムのような耐熱性の金属を用いることも可能である。そして、第６のフォトマスクによって、アルミニウムをパターニングし、電極・リード１１１９〜１１２８を形成した。こうして、図１１（Ｅ）が得られた。このとき、図１１には示されていないが、駆動回路と薄膜トランジスタとを結ぶ、信号線も同時に形成することが可能である。
　【００６５】
　さらに、その上に抵抗率が１０２〜１０１２Ωｃｍ、好ましくは１０４〜１０８Ωｃｍのアモルファスシリコン膜を、例えば、３０〜２００ｎｍの厚さで形成した。そして、第７のフォトマスクを用いてパターニングをおこない、抵抗として機能する配線１３０７、１３０８を形成した。図１３において、斜線部は配線間のコンタクトの有ることを示す。図１５には、上記の工程によって作製された素子の断面が示されている。図１５（Ａ）において、１５０２は上記のアモルファスシリコンによって形成された抵抗配線を示す。
　【００６６】
　その後、表面を平坦化用有機樹脂１５０１、例えば透光性ポリイミド樹脂を塗布形成し、表示素子領域の必要な部分に第８のフォトマスクによって電極用穴を形成し、さらに、透明導電性材料の被膜、例えば、酸化錫、酸化インジウム、酸化ニッケル、酸化亜鉛、あるいはそれらの合金・化合物、例えば、酸化インジウム・錫（ＩＴＯ）の被膜を、スパッタ法によって形成した。そして、これをフォトマスクを使用しない、例えば、レーザースクライブ（レーザーエッチング）法によってパターニングをおこなった。もちろん、通常のようにマスクを用いて、パターニングをおこなうことも可能であるが、特に表示装置の面積が大きな場合にはマスク合わせは高度の技術を要し、マスク合わせの回数が増えることは歩留りの低下につながるため出来れば避けることが望ましい。レーザースクライブ法ではマスク合わせは不必要であり、また、透明導電膜のパターニングはレーザースクライブ法によって可能な最小パターン幅の０．３μｍに比べればその１０倍以上であるため、歩留りを低下させずにパターニングできる理想的な方法である。このようにしてパターニングして、画素電極１５０３を形成した。
　【００６７】
　そして、このＩＴＯは室温〜１５０度Ｃで成膜し、２００〜４００度Ｃの酸素、または大気中でのアニールをおこなった。
　【００６８】
　その後、表示装置、例えば液晶表示装置の作製に必要な各種の工程、例えば対向電極の形成や、液晶表示装置であれば液晶の注入等、を経て、表示装置が作製されたが、本発明とは直接関係ないので詳細については述べない。
　【００６９】
　〔実施例２〕実施例１と同様な手法によって、図１１（Ｅ）を得た。その後、図１５（Ｂ）に示されるように表面に平坦化用有機樹脂１５０４、例えば透光性ポリイミド樹脂を塗布形成し、周辺の保護回路を含む領域、および表示素子領域の必要な部分に第８のフォトマスクによって電極用穴を形成し、さらに、透明導電性材料の被膜、例えば、酸化錫、酸化インジウム、酸化ニッケル、酸化亜鉛、あるいはそれらの合金・化合物、例えば、酸化インジウム・錫（ＩＴＯ）の被膜を、スパッタ法によって形成した。そして、これを第９のフォトマスクを使用して、パターニングをおこなった。そして、表示素子領域において、画素電極１５０５を、周辺領域において、抵抗として機能する配線（図１３においては、１３０７や１３０８に対応する）を形成した。
　【００７０】
　そして、このＩＴＯは室温〜１５０度Ｃで成膜し、２００〜４００度Ｃの酸素、または大気中でのアニールをおこなった。
　【００７１】
　その後、表示装置、例えば液晶表示装置の作製に必要な各種の工程、例えば対向電極の形成や、液晶表示装置であれば液晶の注入等、を経て、表示装置が作製されたが、本発明とは直接関係ないので詳細については述べない。
　【００７２】
　【発明の効果】
　本発明を用いることによって、液晶、強誘電体、その他、電気光学的な効果を有する材料を用いた表示装置で、表示素子を薄膜トランジスタを用いた方法によって駆動するものにおいて、薄膜トランジスタ等の素子をサージ電圧から保護することができ、よって、上記表示装置の信頼性の向上、耐久性の向上、および長寿命化を達成することができた。
【図面の簡単な説明】
　【図１】　表示素子部の構造の例を示す。
　【図２】　表示素子部の構造の例を示す。
　【図３】　表示素子部の構造の例を示す。
　【図４】　表示素子部の構造の例を示す。
　【図５】　本発明の保護回路の利用例を示す。
　【図６】　本発明の保護回路の例を示す。
　【図７】　本発明の保護回路の例を示す。
　【図８】　本発明の保護回路の例を示す。
　【図９】　本発明の保護回路の例を示す。
　【図１０】本発明の保護回路の作製方法を示す。
　【図１１】本発明の保護回路の作製方法を示す。
　【図１２】本発明の保護回路の作製方法を示す。
　【図１３】本発明の保護回路の例を示す。
　【図１４】本発明の保護回路の作製方法を示す。
　【図１５】本発明の保護回路の例を示す。
　【符号の説明】
　１３０１・・・Ｎ型の不純物領域を含む半導体領域
　１３０２・・・Ｐ型の不純物領域を含む半導体領域
　１３０３・・・ゲイト電極
　１３０４・・・不純物領域間を接続する金属電極・リード
　１３０５・・・不純物領域間を接続する金属電極・リード
　１３０６・・・信号線
　１３０７、１３０８・・・抵抗として機能する配線