(57)【要約】  多様なマルチヒステリシス特性を有するマルチヒステリシス電圧制御電流源システムを提供する。  マルチヒステリシス電圧制御電流源システムにおいて、基本構成要素となる二値ヒステリシス電圧制御電流源回路２1 ，２2 ，…２N を並列に接続し、前記二値ヒステリシス電圧制御電流源回路２1 ，２2 ，…２N に差動入力電圧ｖidを印加し、前記二値ヒステリシス電圧制御電流源回路２1 ，２2 ，…２N に基づいて電流の複数個の離散値を出力できるように構成した。
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【特許請求の範囲】
【請求項１】
基本構成要素となる二値ヒステリシス電圧制御電流源回路を並列に接続し、前記二値ヒステリシス電圧制御電流源回路に差動入力電圧を印加し、前記二値ヒステリシス電圧制御電流源回路に基づいて電流の複数個の離散値を出力できるように構成したことを特徴とするマルチヒステリシス電圧制御電流源システム。
【請求項２】
請求項１記載のマルチヒステリシス電圧制御電流源システムにおいて、前記二値ヒステリシス電圧制御電流源回路の特性をそれぞれ独立に設定可能にし、これらの特性を変化させることにより、多様なマルチヒステリシス電圧制御電流源特性を得ることを特徴とするマルチヒステリシス電圧制御電流源システム。
【請求項３】
請求項１又は２記載のマルチヒステリシス電圧制御電流源システムにおいて、前記二値ヒステリシス電圧制御電流源回路がＮ個（Ｎは任意の正の整数）並列に接続されることを特徴とするマルチヒステリシス電圧制御電流源システム。
【請求項４】
請求項１又は２記載のマルチヒステリシス電圧制御電流源システムにおいて、前記並列に接続される二値ヒステリシス電圧制御電流源回路は、順ヒステリシス特性を持つ回路のみを組み合せるようにしたことを特徴とするマルチヒステリシス電圧制御電流源システム。
【請求項５】
請求項１又は２記載のマルチヒステリシス電圧制御電流源システムにおいて、前記並列に接続される二値ヒステリシス電圧制御電流源回路は、逆ヒステリシス特性を持つ回路のみを組み合せるようにしたことを特徴とするマルチヒステリシス電圧制御電流源システム。
【請求項６】
請求項１又は２記載のマルチヒステリシス電圧制御電流源システムにおいて、前記並列に接続される二値ヒステリシス電圧制御電流源回路は、順ヒステリシス特性を持つ回路と逆ヒステリシス特性を持つ回路を組み合せるようにしたことを特徴とするマルチヒステリシス電圧制御電流源システム。
【請求項７】
請求項６記載のマルチヒステリシス電圧制御電流源システムにおいて、前記並列に接続される二値ヒステリシス電圧制御電流源回路は、順ヒステリシス特性を持つ回路と逆ヒステリシス特性を持つ回路を２個組み合わせるようにしたことを特徴とするマルチヒステリシス電圧制御電流源システム。
【請求項８】
請求項４、５又は６記載のマルチヒステリシス電圧制御電流源システムにおいて、前記並列に接続される二値ヒステリシス電圧制御電流源回路を３個並列接続するようにしたことを特徴とするマルチヒステリシス電圧制御電流源システム。
【請求項９】
請求項１又は２記載のマルチヒステリシス電圧制御電流源システムにおいて、前記並列に接続される二値ヒステリシス電圧制御電流源回路は、オペレーショナル・トランスコンダクタンス増幅器（ＯＴＡ）と、ラッチ回路を備えることを特徴とするマルチヒステリシス電圧制御電流源システム。
【請求項１０】
請求項９記載のマルチヒステリシス電圧制御電流源システムにおいて、前記ラッチ回路の外部制御電圧（Ｖhe）の制御により閾値電圧の幅を変化させることを特徴とするマルチヒステリシス電圧制御電流源システム。
【請求項１１】
請求項１又は２記載のマルチヒステリシス電圧制御電流源システムにおいて、前記並列に接続される二値ヒステリシス電圧制御電流源回路は、完全差動型二値ヒステリシス電圧制御電流源回路を３個組み込むことを特徴とするマルチヒステリシス電圧制御電流源システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチヒステリシス電圧制御電流源（ＶＣＣＳ）システムに関するものである。
【背景技術】
【０００２】
近年、連続変数と離散変数とがシステム内に混在する「ハイブリッドダイナミカルシステム」に関する研究が盛んに行われている。現行の計算機システムは二値論理変数を基にした離散システムとして構成されているが、チューリングマシン（Ｔｕｒｉｎｇ  ｍａｃｈｉｎｅ）と等価なハイブリッドダイナミカルシステムの存在が数学的に証明されており（下記非特許文献１参照）、ハイブリッドダイナミカルシステムを用いることによって、現行のデジタル計算機とは異なるコンピューティングシステムが構築できる可能性がある。さらに、ハイブリッドダイナミカルシステムがカオスのような非常に複雑な現象を呈している際に、その連続値変数のアトラクタを離散値で表現することにより、動的で複雑な情報処理様式を考えることもできる。【０００３】
一方、ヒステリシス素子を用いたカオス発生回路がこれまでに提案されている（下記非特許文献２−１１参照）。これらの回路では、非線形素子として区分線形二値ヒステリシス素子が用いられており、様々な興味深いカオスアトラクタが報告されている。さらに、カオスアトラクタをより多彩なものにするため、二値ヒステリシス素子を多値出力が得られるマルチヒステリシス素子に置き換えた方法も提案されている（下記非特許文献１２−１４）。この方法では、グリッドスクロールカオスアトラクタなどが観測できる。このような複雑なカオスアトラクタの形状は、用いるマルチヒステリシス特性に依存する。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Ｍｉｃｈａｅｌ  Ｓ．Ｂｒａｎｉｃｋｙ，“Ｕｎｉｖｅｒｓａｌ  ｃｏｍｐｕｔａｔｉｏｎ  ａｎｄ  ｏｔｈｅｒ  ｃａｐａｂｉｌｉｔｉｅｓ  ｏｆ  ｈｙｂｒｉｄ  ａｎｄ  ｃｏｎｔｉｎｕｏｕｓ  ｄｙｎａｍｉｃａｌ  ｓｙｓｔｅｍｓ”，Ｔｈｅｏｒｅｔｉｃａｌ  Ｃｏｍｐｕｔｅｒ  Ｓｃｉｅｎｃｅ，ｖｏｌ．１３８，ｐｐ．６７−１００，１９９５
【非特許文献２】Ｒ．Ｗ．Ｎｅｗｃｏｍｂ，ａｎｄ  Ｓ．Ｓａｔｈｙａｎ，“Ａｎ  ＲＣ  ｏｐ  ａｍｐ  ｃｈａｏｓ  ｇｅｎｅｒａｔｏｒ”，ＩＥＥＥ  Ｔｒａｎｓ．ｏｎ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ，Ｐａｒｔ  Ｉ，Ｆｕｎｄａｍ．Ｔｈｅｏｒｙ  Ａｐｐｌ.,ｖｏｌ．３０，ｎｏ．1 ，ｐｐ．５４−５６，１９８３
【非特許文献３】Ｒ．Ｗ．Ｎｅｗｃｏｍｂ，ａｎｄ  Ｎ．Ｅｌ−Ｌｅｉｔｈｙ，“Ａ  ｂｉｎａｒｙ  ｈｙｓｔｅｒｅｓｉｓ  ｃｈａｏｓ  ｇｅｎｅｒａｔｏｒ”，ｉｎ  Ｐｒｏｃ．ｏｆ  １９８４  ＩＥＥＥ  Ｉｎｔ’ｌ  Ｓｙｍｐ．ｏｎ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ，ｐｐ．８５６−８５９，１９８４
【非特許文献４】Ｔｏｓｈｉｍｉｃｈｉ  Ｓａｉｔｏ，“Ｏｎ  ａ  ｈｙｓｔｅｒｅｓｉｓ  ｃｈａｏｓ  ｇｅｎｅｒａｔｏｒ”，ｉｎ  Ｐｒｏｃ．ｏｆ  １９８５  ＩＥＥＥ  Ｉｎｔ’ｌ  Ｓｙｍｐ．ｏｎ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ，ｐｐ．８４７−８４９，１９８５
【非特許文献５】Ｔａｋａｓｈｉ  Ｓｕｚｕｋｉ，ａｎｄ  Ｔｏｓｈｉｍｉｃｈｉ  Ｓａｉｔｏ，“Ｏｎ  ｆｕｎｄａｍｅｎｔａｌ  ｂｉｆｕｒｃａｔｉｏｎｓ  ｆｒｏｍ  ａ  ｈｙｓｔｅｒｅｓｉｓ  ｈｙｐｅｒｃｈａｏｓ  ｇｅｎｅｒａｔｏｒ”，ＩＥＥＥ  Ｔｒａｎｓ．ｏｎ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ，Ｐａｒｔ  Ｉ，Ｆｕｎｄａｍ．Ｔｈｅｏｒｙ  Ａｐｐｌ．，  ｖｏｌ．４１，ｎｏ．１２，ｐｐ．８７６−８８４，１９９４
【非特許文献６】Ｔｏｓｈｉｍｉｃｈｉ  Ｓａｉｔｏ，ａｎｄ  Ｓｈｉｎｊｉ  Ｎａｋａｇａｗａ，“Ｃｈａｏｓ  ｆｒｏｍ  ａ  ｈｙｓｔｅｒｅｓｉｓ  ａｎｄ  ｓｗｉｔｃｈｅｄ  ｃｉｒｃｕｉｔ”，Ｐｈｉｌ．Ｔｒａｎｓ．Ｒ．Ｓｏｃ．Ｌｏｎｄ．Ａ，ｖｏｌ．３５３，ｎｏ．１７０１，ｐｐ．４７−５７，１９９５
【非特許文献７】Ｔｏｓｈｉｍｉｃｈｉ  Ｓａｉｔｏ，ａｎｄ  Ｋｕｎｉｈｉｋｏ  Ｍｉｔｓｕｂｏｒｉ，“Ｃｏｎｔｒｏｌ  ｏｆ  ｃｈａｏｓ  ｆｒｏｍ  ａ  ｐｉｅｃｅｗｉｓｅ  ｌｉｎｅａｒ  ｈｙｓｔｅｒｅｓｉｓ  ｃｉｒｃｕｉｔ”，ＩＥＥＥ  Ｔｒａｎｓ．ｏｎ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ，Ｐａｒｔ  Ｉ，Ｆｕｎｄａｍ．Ｔｈｅｏｒｙ  Ａｐｐｌ．，  ｖｏｌ．４２，ｎｏ．３，ｐｐ．１６８−１７２，１９９５
【非特許文献８】Ｊ．Ｅ．Ｖａｒｒｉｅｎｔｏｓ，ａｎｄ  Ｅ．Ｓａｎｃｈｅｚ−Ｓｉｎｅｎｃｉｏ，“Ａ  ４−Ｄ  ｃｈａｏｔｉｃ  ｏｓｃｉｌｌａｔｏｒ  ｂａｓｅｄ  ｏｎ  ａ  ｄｉｆｆｅｒｅｎｔｉａｌ  ｈｙｓｔｅｒｅｓｉｓ  ｃｏｍｐａｒａｔｏｒ”，ＩＥＥＥ  Ｔｒａｎｓ．ｏｎ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ，Ｐａｒｔ  Ｉ，Ｆｕｎｄａｍ．Ｔｈｅｏｒｙ  Ａｐｐｌ．，  ｖｏｌ．４５，ｎｏ．１，ｐｐ．３−１０，１９９８
【非特許文献９】Ａ．Ｓ．Ｅｌｗａｋｉｌ，ａｎｄ  Ｍ．Ｐ．Ｋｅｎｎｅｄｙ，“Ｃｈａｏｔｉｃ  Ｏｓｃｉｌｌａｔｏｒｓ  ｄｅｒｉｖｅｄ  ｆｒｏｍ  Ｓａｉｔｏ’ｓ  ｄｏｕｂｌｅ−ｓｃｒｅｗ  ｈｙｓｔｅｒｅｓｉｓ  ｏｓｃｉｌｌａｔｏｒ”，ＩＥＩＣＥ  Ｔｒａｎｓ．Ｆｕｎｄａｍｅｎｔａｌｓ，ｖｏｌ．Ｅ８２−Ａ，ｎｏ．９，ｐｐ．１７６９−１７７５，１９９９
【非特許文献１０】Ｍａｓａｋｉ  Ｋａｔａｏｋａ，ａｎｄ  Ｔｏｓｈｉｍｉｃｈｉ  Ｓａｉｔｏ，“Ａ  ２−ｐｏｒｔ  ＶＣＣＳ  ｃｈａｏｔｉｃ  ｏｓｃｉｌｌａｔｏｒ  ａｎｄ  ｑｕａｄ  ｓｃｒｅｗ  ａｔｔｒａｃｔｏｒ”，ＩＥＥＥ  Ｔｒａｎｓ．ｏｎ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ，Ｐａｒｔ  Ｉ，Ｆｕｎｄａｍ．Ｔｈｅｏｒｙ  Ａｐｐｌ．，  ｖｏｌ．４８，ｎｏ．２，ｐｐ．２２１−２２５，２００１．
【非特許文献１１】Ｆ．Ｂｉｚｚａｒｒｉ，Ｄ．Ｓｔｅｌｌａｒｄｏ，ａｎｄ  Ｍ．Ｓｔｏｒａｃｅ，“Ｂｉｆｕｒｃａｔｉｏｎ  ａｎａｌｙｓｉｓ  ａｎｄ  ｉｔｓ  ｅｘｐｅｒｉｍｅｎｔａｌ  ｖａｌｉｄａｔｉｏｎ  ｆｏｒ  ａ  ｈｙｓｔｅｒｅｓｉｓ  ｃｉｒｃｕｉｔ  ｏｓｃｉｌｌａｔｏｒ”，ＩＥＥＥ  Ｔｒａｎｓ．ｏｎ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ，Ｐａｒｔ  Ｉ，Ｒｅｇｕｌａｒ  Ｐａｐｅｒｓ，ｖｏｌ．５３，ｎｏ．５，ｐｐ．５１７−５２１，２００６．
【非特許文献１２】Ｆｅｎｇｌｉｎｇ  Ｈａｎ，Ｘｉｎｇｈｕｏ  Ｙｕ，Ｙｕｙｅ  Ｗａｎｇ，Ｙｏｎｇ  Ｆｅｎｇ，ａｎｄ  Ｇｕａｎｒｏｎｇ  Ｃｈｅｎ，“ｎ−ｓｃｒｏｌｌ  ｃｈａｏｔｉｃ  ｏｓｃｉｌｌａｔｏｒｓ  ｂｙ  ｓｅｃｏｎｄ−ｏｒｄｅｒ  ｓｙｓｔｅｍｓ  ａｎｄ  ｄｏｕｂｌｅ−ｈｙｓｔｅｒｅｓｉｓ  ｂｌｏｃｋｓ”，Ｅｌｅｃｔｒｏｎｉｃｓ  Ｌｅｔｔｅｒｓ，ｖｏｌ．３９，ｎｏ．２３，ｐｐ．１６３６−１６３７，２００３．
【非特許文献１３】Ｆｅｎｇｌｉｎｇ  Ｈａｎ，Ｘｉｎｇｈｕｏ  Ｙｕ，ａｎｄ  Ｊｉａｎｋｕｎ  Ｈｕ，“Ａ  ｎｅｗ  ｗａｙ  ｏｆ  ｇｅｎｅｒａｔｉｎｇ  ｇｒｉｄ−ｓｃｒｏｌｌ  ｃｈａｏｓ  ａｎｄ  ｉｔｓ  ａｐｐｌｉｃａｔｉｏｎ  ｔｏ  ｂｉｏｍｅｔｒｉｃ  ａｕｔｈｅｎｔｉｃａｔｉｏｎ”，ｉｎ  Ｐｒｏｃ．ｏｆ  ＩＥＥＥ  ２００５  Ｉｎｄｕｓｔｒｉａｌ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｓｏｃｉｅｔｙ，３１ｓｔ  Ａｎｎｕａｌ  Ｃｏｎｆｅｒｅｎｃｅ，ｐｐ．６１−６６，２００５．
【非特許文献１４】Ｆｅｎｇｌｉｎｇ  Ｈａｎ，Ｘｉｎｇｈｕｏ  Ｙｕ，Ｙｏｎｇ  Ｆｅｎｇ，ａｎｄ  Ｊｉａｎｋｕｎ  Ｈｕ，“Ｏｎ  ｍｕｌｔｉｓｃｒｏｌｌ  ｃｈａｏｔｉｃ  ａｔｔｒａｃｔｏｒｓ  ｉｎ  ｈｙｓｔｅｒｅｓｉｓ−ｂａｓｅｄ  ｐｉｅｃｅｗｉｓｅ−ｌｉｎｅａｒ  ｓｙｓｔｅｍｓ”，ＩＥＥＥ  Ｔｒａｎｓ．ｏｎ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ，Ｐａｒｔ  II，Ｅｘｐｒｅｓｓ  Ｂｒｉｅｆｓ，ｖｏｌ．５４，ｎｏ．１１，ｐｐ．１００４−１００８，２００７．
【非特許文献１５】Ｔａｋｕｙａ  Ｈａｍａｄａ，Ｙｏｓｈｉｈｉｋｏ  Ｈｏｒｉｏ，ａｎｄ  Ｋａｚｕｙｕｋｉ  Ａｉｈａｒａ，“Ａｎ  ＩＣ  ｉｍｐｌｅｍｅｎｔａｔｉｏｎ  ｏｆ  ａ  ｈｙｓｔｅｒｅｓｉｓ  ｔｗｏ−ｐｏｒｔ  ＶＣＣＳ  ｃｈａｏｔｉｃ  ｏｓｃｉｌｌａｔｏｒ”，ｉｎ  Ｐｒｏｃ．ｏｆ  Ｅｕｒｏｐｅａｎ  Ｃｏｎｆ．ｏｎ  Ｃｉｒｃｕｉｔｓ  Ｔｈｅｏｒｙ  ａｎｄ  Ｄｅｓｉｇｎ，ｐｐ．９２６−９２９，２００７．
【非特許文献１６】Ｔａｋｕｙａ  Ｈａｍａｄａ，Ｙｏｓｈｉｈｉｋｏ  Ｈｏｒｉｏ，ａｎｄ  Ｋａｚｕｙｕｋｉ  Ａｉｈａｒａ，“Ｅｘｐｅｒｉｍｅｎｔａｌ  ｏｂｓｅｒｖａｔｉｏｎｓ  ｆｒｏｍ  ａｎ  ｉｎｔｅｇｒａｔｅｄ  ｈｙｓｔｅｒｅｓｉｓ  ｔｗｏ−ｐｏｒｔ  ＶＣＣＳ  ｃｈａｏｔｉｃ  ｏｓｃｉｌｌａｔｏｒ”，ｉｎ  Ｐｒｏｃ．ＩＥＥＥ  Ｉｎｔ’ｌ  Ｗｏｒｋ−ｓｈｏｐ  ｏｎ  Ｎｏｎｌｉｎｅａｒ  Ｄｙｎａｍｉｃｓ  ｏｆ  Ｅｌｅｃｔｒｉｎｉｃ  Ｓｙｓｔｅｍｓ，ｐｐ．２３７−２４０，２００７．
【非特許文献１７】濱田卓矢，堀尾喜彦，合原一幸，「完全差動ヒステリシス２ポートＶＣＣＳカオス発振器」，信学技報，ＮＬＰ２００７−１８０，ｐｐ．７９−８４，２００８．
【発明の概要】
【発明が解決しようとする課題】
【０００５】
多様なマルチヒステリシス特性を有するシステムは、様々な情報処理機構を創造していくために必要不可欠である。しかしながら、上記非特許文献１２−１４で提案されているマルチヒステリシスシステムは、二値ヒステリシス特性が直列に結合した形状の特性のみしか有していない。また、このマルチヒステリシス特性は、複数個の二値ヒステリシス特性を有した電圧制御電圧源回路（ＶＣＶＳ回路）を接続することによって構成されている。このＶＣＶＳ回路は、入力・出力共に電圧であるため、複数個の接続には加算器が必要となり、回路規模が大きくなってしまう。【０００６】
本発明は、上記状況を鑑みて、多様なマルチヒステリシス特性を有するマルチヒステリシス電圧制御電流源システムを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、上記目的を達成するために、
〔１〕マルチヒステリシス電圧制御電流源システムにおいて、基本構成要素となる二値ヒステリシス電圧制御電流源回路を並列に接続し、前記二値ヒステリシス電圧制御電流源回路に差動入力電圧を印加し、前記二値ヒステリシス電圧制御電流源回路に基づいて電流の複数個の離散値を出力できるように構成したことを特徴とする。【０００８】
〔２〕上記〔１〕記載のマルチヒステリシス電圧制御電流源システムにおいて、前記二値ヒステリシス電圧制御電流源回路の特性をそれぞれ独立に設定可能にし、これらの特性を変化させることにより、多様なマルチヒステリシス電圧制御電流源特性を得ることを特徴とする。【０００９】
〔３〕上記〔１〕又は〔２〕記載のマルチヒステリシス電圧制御電流源システムにおいて、前記二値ヒステリシス電圧制御電流源回路がＮ個（Ｎは任意の正の整数）並列に接続されることを特徴とする。【００１０】
〔４〕上記〔１〕又は〔２〕記載のマルチヒステリシス電圧制御電流源システムにおいて、前記並列に接続される二値ヒステリシス電圧制御電流源回路は、順ヒステリシス特性を持つ回路のみを組み合せるようにしたことを特徴とする。【００１１】
〔５〕上記〔１〕又は〔２〕記載のマルチヒステリシス電圧制御電流源システムにおいて、前記並列に接続される二値ヒステリシス電圧制御電流源回路は、逆ヒステリシス特性を持つ回路のみを組み合わせるようにしたことを特徴とする。【００１２】
〔６〕上記〔１〕又は〔２〕記載のマルチヒステリシス電圧制御電流源システムにおいて、前記並列に接続される二値ヒステリシス電圧制御電流源回路は、順ヒステリシス特性を持つ回路と逆ヒステリシス特性を持つ回路を組み合わせるようにしたことを特徴とする。【００１３】
〔７〕上記〔６〕記載のマルチヒステリシス電圧制御電流源システムにおいて、前記並列に接続される二値ヒステリシス電圧制御電流源回路は、順ヒステリシス特性を持つ回路と逆ヒステリシス特性を持つ回路を２個組み合わせるようにしたことを特徴とする。【００１４】
〔８〕上記〔４〕、〔５〕又は〔６〕記載のマルチヒステリシス電圧制御電流源システムにおいて、前記並列に接続される二値ヒステリシス電圧制御電流源回路を３個並列接続するようにしたことを特徴とする。【００１５】
〔９〕上記〔１〕又は〔２〕記載のマルチヒステリシス電圧制御電流源システムにおいて、前記並列に接続される二値ヒステリシス電圧制御電流源回路は、オペレーショナル・トランスコンダクタンス増幅器（ＯＴＡ）と、ラッチ回路を備えることを特徴とする。【００１６】
〔１０〕上記〔９〕記載のマルチヒステリシス電圧制御電流源システムにおいて、前記ラッチ回路の外部制御電圧（Ｖhe）の制御により閾値電圧の幅を変化させることを特徴とする。【００１７】
〔１１〕上記〔１〕又は〔２〕記載のマルチヒステリシス電圧制御電流源システムにおいて、前記並列に接続される二値ヒステリシス電圧制御電流源回路は、完全差動型二値ヒステリシス電圧制御電流源回路を３個組み込むことを特徴とする。
【発明の効果】
【００１８】
本発明のマルチヒステリシス電圧制御電流源システムは、電圧を入力、電流を出力とする、複数の二値ヒステリシスＶＣＣＳ回路を並列に組み合わせることで、マルチヒステリシスＶＣＣＳ回路を容易に構成することができる。【００１９】
さらに、マルチヒステリシスＶＣＣＳ回路の構成要素である二値ヒステリシスＶＣＣＳ回路は、その特性をそれぞれ独立に設定できるため、これらを変化させることにより、多様なマルチヒステリシスＶＣＣＳ特性を容易に実現することができる。
【図面の簡単な説明】
【００２０】
【図１】二値ヒステリシス電圧制御電流源素子の説明図である。
【図２】本発明の実施例を示すマルチヒステリシス電圧制御電流源システムの構成図である。
【図３】本発明の実施例を示すマルチヒステリシス電圧制御電流源素子の回路記号を示す図である。
【図４】２個の二値ヒステリシスＶＣＣＳ回路を並列に接続して合成したマルチヒステリシス特性を示す図（その１）である。
【図５】２個の二値ヒステリシスＶＣＣＳ回路を並列に接続して合成したマルチヒステリシス特性を示す図（その２）である。
【図６】２個の二値ヒステリシスＶＣＣＳ回路を並列に接続して合成したマルチヒステリシス特性を示す図（その３）である。
【図７】逆特性の二値ヒステリシスＶＣＣＳ特性図である。
【図８】順ヒステリシス特性と逆ヒステリシス特性の二値ヒステリシスＶＣＣＳ回路を並列接続して合成したマルチヒステリシス特性を示す図（その１）である。
【図９】順ヒステリシス特性と逆ヒステリシス特性の二値ヒステリシスＶＣＣＳ回路を並列接続して合成したマルチヒステリシス特性を示す図（その２）である。
【図１０】順ヒステリシス特性と逆ヒステリシス特性の二値ヒステリシスＶＣＣＳ回路を並列接続して合成したマルチヒステリシス特性を示す図（その３）である。
【図１１】３個の二値ヒステリシスＶＣＣＳ回路を並列接続して合成したマルチヒステリシス特性を示す図（その１）である。
【図１２】３個の二値ヒステリシスＶＣＣＳ回路を並列接続して合成したマルチヒステリシス特性を示す図（その２）である。
【図１３】３個の二値ヒステリシスＶＣＣＳ回路を並列接続して合成したマルチヒステリシス特性を示す図（その３）である。
【図１４】３個の二値ヒステリシスＶＣＣＳ回路を並列接続して合成したマルチヒステリシス特性を示す図（その４）である。
【図１５】３個の二値ヒステリシスＶＣＣＳ回路を並列接続して合成したマルチヒステリシス特性を示す図（その５）である。
【図１６】３個の二値ヒステリシスＶＣＣＳ回路を並列接続して合成したマルチヒステリシス特性を示す図（その６）である。
【図１７】３個の二値ヒステリシスＶＣＣＳ回路を並列接続して合成したマルチヒステリシス特性を示す図（その７）である。
【図１８】３個の二値ヒステリシスＶＣＣＳ回路を並列接続して合成したマルチヒステリシス特性を示す図（その８）である。
【図１９】３個の二値ヒステリシスＶＣＣＳ回路を並列接続して合成したマルチヒステリシス特性を示す図（その９）である。
【図２０】３個の二値ヒステリシスＶＣＣＳ回路を並列接続して合成したマルチヒステリシス特性を示す図（その１０）である。
【図２１】３個の二値ヒステリシスＶＣＣＳ回路を並列接続して合成したマルチヒステリシス特性を示す図（その１１）である。
【図２２】３個の二値ヒステリシスＶＣＣＳ回路を並列接続して合成したマルチヒステリシス特性を示す図（その１２）である。
【図２３】３個の二値ヒステリシスＶＣＣＳ回路を並列接続して合成したマルチヒステリシス特性を示す図（その１３）である。
【図２４】３個の二値ヒステリシスＶＣＣＳ回路を並列接続して合成したマルチヒステリシス特性を示す図（その１４）である。
【図２５】３個の二値ヒステリシスＶＣＣＳ回路を並列接続して合成したマルチヒステリシス特性を示す図（その１５）である。
【図２６】逆ヒステリシス特性を含む３個の二値ヒステリシスＶＣＣＳ回路を並列接続して合成したマルチヒステリシス特性を示す図（その１）である。
【図２７】逆ヒステリシス特性を含む３個の二値ヒステリシスＶＣＣＳ回路を並列接続して合成したマルチヒステリシス特性を示す図（その２）である。
【図２８】逆ヒステリシス特性を含む３個の二値ヒステリシスＶＣＣＳ回路を並列接続して合成したマルチヒステリシス特性を示す図（その３）である。
【図２９】逆ヒステリシス特性を含む３個の二値ヒステリシスＶＣＣＳ回路を並列接続して合成したマルチヒステリシス特性を示す図（その４）である。
【図３０】逆ヒステリシス特性を含む３個の二値ヒステリシスＶＣＣＳ回路を並列接続して合成したマルチヒステリシス特性を示す図（その５）である。
【図３１】逆ヒステリシス特性を含む３個の二値ヒステリシスＶＣＣＳ回路を並列接続して合成したマルチヒステリシス特性を示す図（その６）である。
【図３２】逆ヒステリシス特性を含む３個の二値ヒステリシスＶＣＣＳ回路を並列接続して合成したマルチヒステリシス特性を示す図（その７）である。
【図３３】逆ヒステリシス特性を含む３個の二値ヒステリシスＶＣＣＳ回路を並列接続して合成したマルチヒステリシス特性を示す図（その８）である。
【図３４】逆ヒステリシス特性を含む３個の二値ヒステリシスＶＣＣＳ回路を並列接続して合成したマルチヒステリシス特性を示す図（その９）である。
【図３５】逆ヒステリシス特性を含む３個の二値ヒステリシスＶＣＣＳ回路を並列接続して合成したマルチヒステリシス特性を示す図（その１０）である。
【図３６】逆ヒステリシス特性を含む３個の二値ヒステリシスＶＣＣＳ回路を並列接続して合成したマルチヒステリシス特性を示す図（その１１）である。
【図３７】逆ヒステリシス特性を含む３個の二値ヒステリシスＶＣＣＳ回路を並列接続して合成したマルチヒステリシス特性を示す図（その１２）である。
【図３８】逆ヒステリシス特性を含む３個の二値ヒステリシスＶＣＣＳ回路を並列接続して合成したマルチヒステリシス特性を示す図（その１３）である。
【図３９】逆ヒステリシス特性を含む３個の二値ヒステリシスＶＣＣＳ回路を並列接続して合成したマルチヒステリシス特性を示す図（その１４）である。
【図４０】逆ヒステリシス特性を含む３個の二値ヒステリシスＶＣＣＳ回路を並列接続して合成したマルチヒステリシス特性を示す図（その１５）である。
【図４１】完全差動型二値ヒステリシスＶＣＣＳ回路図である。
【図４２】完全差動型二値ヒステリシスＶＣＣＳ回路の外部制御電圧Ｖheを変化させた場合のｖid−ｉ0 + 特性図である。
【図４３】外部制御電圧Ｖheに対する閾値電圧ＥR の変化を示す図である。
【図４４】完全差動型マルチヒステリシスＶＣＣＳシステム（Ｎ＝３）構成図である。
【図４５】完全差動型マルチヒステリシスＶＣＣＳシステムのｖid−ｉ0 + 特性図である。
【図４６】ＳＰＩＣＥシミュレーションにより得られた完全差動型マルチヒステリシスＶＣＣＳシステムの特性図である。
【発明を実施するための形態】
【００２１】
本発明のマルチヒステリシス電圧制御電流源システムは、構成要素となる二値ヒステリシス電圧制御電流源回路を並列に接続し、これらの二値ヒステリシス電圧制御電流源回路に基づいて電流の複数個の離散値を出力できるように構成した。
【実施例】
【００２２】
以下、本発明の実施の形態について詳細に説明する。【００２３】
本発明のマルチヒステリシスＶＣＣＳ特性の実現法について説明する。【００２４】
図１は二値ヒステリシス電圧制御電流源素子の説明図であり、マルチヒステリシス特性を合成するための基本となる二値ヒステリシス素子の回路記号を図１（ａ）に、その入出力特性を図１（ｂ）に示す。【００２５】
この二値ヒステリシス素子１は、差動入力電圧ｖidに対して出力電流ｉout が図１（ｂ）に示すようなヒステリシス特性を呈する電圧制御電流源（ＶＣＣＳ）回路である。図１（ｂ）中に示す２種類の飽和出力電流のうち、差動入力電圧ｖidがヒステリシスの閾値電圧ＥR より小さい時の出力として定義される出力飽和電流をＩU 、差動入力電圧ｖidがヒステリシスの閾値電圧ＥL よりも大きい時の出力飽和電流をＩD とする。ただし、ＥL ＜ＥR である。出力電流ｉout がＩU である時、差動入力電圧ｖidがＥR となると、出力電流ｉout はＩD に切り替わる。同様に、出力電流ｉout がＩD である時、差動入力電圧ｖidがＥL となると、出力電流ｉout はＩU に切り替わる。したがって、この回路のｖid−ｉout 特性は下記式（１）のように示される。【００２６】
【数１】
2010089983.tif 000003
ここで、Ｈ（ｖid）は二値ヒステリシス特性を表す。【００２７】
図２は本発明の実施例を示すマルチヒステリシス電圧制御電流源システムの構成図である。【００２８】
上記した二値ヒステリシスＶＣＣＳ回路は電流出力であるため、図２のようにＮ個（Ｎは任意の正の整数）の二値ヒステリシスＶＣＣＳ回路２1 〜２N を容易に並列に接続することができる。この時、合計出力電流ｉmhは下記式（２）のように表すことができる。【００２９】
【数２】
2010089983.tif 000004
ここで、ｋはｋ番目の二値ヒステリシスＶＣＣＳ回路を示す。図２において、各二値ヒステリシス特性Ｈk （ｖid）の閾値が異なる値の場合、合計出力電流ｉmhは多値出力のヒステリシス特性、すなわち、マルチヒステリシス特性を有する。このように、差動入力電圧ｖidに対して合計出力電流ｉmhがマルチヒステリシス特性を有する素子を、以下では図３に示す記号で表す。【００３０】
ここで、ｋ番目の二値ヒステリシス特性Ｈk （ｖid）の閾値電圧をＥR k およびＥL k （ただしＥR k ＞ＥL k ）とする。また、ｖid≦ＥR kで定義される飽和出力電流値をＩU k 、ｖid≧ＥL kで定義される飽和出力電流値をＩD k とする。さらに、下記式（３）に示すように、ｋ番目の二値ヒステリシスＶＣＣＳ回路の出力が飽和出力電流値ＩU k である時“１”、そうでない時“０”となる二値変数ｂk を導入する。【００３１】
【数３】
2010089983.tif 000005
ここで、Ｂ（ｉout k ）は、連続値変数ｉout k から二値変数ｂk への変換を与える関数である。この時、マルチヒステリシスＶＣＣＳ回路の合計出力電流ｉmhは下記式（４）で表すことができる。【００３２】
【数４】
2010089983.tif 000006
2010089983.tif 000007
【００３３】
一方、マルチヒステリシス特性内に含まれる二値ヒステリシス特性の出力状態を【００３４】
【数５】
2010089983.tif 000008
で与えられる整数値ｍで表す。さらに、出力状態がｍである時のマルチヒステリシスＶＣＣＳ回路の合計出力電流ｉmhの値をＩm とする。【００３５】
本発明のマルチヒステリシスＶＣＣＳシステムの最も簡単な構成例として、２個の二値ヒステリシスＶＣＣＳ回路を組み合わせた場合に得られるマルチヒステリシス特性（その１〜その３）を図４から図６に示す。【００３６】
これらの図に示すように、基となる２つの二値ヒステリシスＶＣＣＳ回路のそれぞれの特性間の関係は、（ｉ）ヒステリシス区間が入れ子構造を有している場合（ＥL 2 ≦ＥL 1＜ＥR 1 ≦ＥR 2，図４）、（ii）ヒステリシス区間が重複しない場合（ＥL 1 ＜ＥR 1 ≦ＥL 2＜ＥR 2 ，図５）、（iii)ヒステリシス区間の一部が重複する場合（ＥL 1 ≦ＥL 2 ＜ＥR 1 ≦ＥR 2 ，図６）の３種類に大別することができる。【００３７】
一般に、Ｎ個（Ｎは任意の正の整数）の二値ヒステリシスＶＣＣＳ回路の各ヒステリシス区間の中に他のヒステリシス区間が入れ子状に存在する時〔（ｉ）〕は、全ての閾値電圧が異なっていれば、合成されるマルチヒステリシス特性内に存在する出力電流値の切り替わり点の総数ＳＷは、【００３８】
【数６】
2010089983.tif 000009
で与えられる。例えば、図４（ｂ）の場合、６個の出力切り替わり点が存在する。【００３９】
一方、基となる二値ヒステリシス特性の全てのヒステリシス区間が重複しない場合〔（ii) 〕、もしくは、それらの一部のみが重複するような場合〔（iii ) 〕、全ての閾値電圧が異なっていれば、Ｎ個（Ｎは任意の正の整数）の二値ヒステリシスＶＣＣＳ回路により合成されるマルチヒステリシス特性内に存在する出力電流値の切り替わり点の総数ＳＷは、
ＳＷ＝２Ｎ                                                …（７）
で与えられる。例えば、図５（ｂ）および図６（ｂ）の場合には、それぞれ４個の出力切り替わり点が存在する。【００４０】
ところで、マルチヒステリシスＶＣＣＳシステムを構成する二値ヒステリシスＶＣＣＳ回路の特性は、図７に示すように、図１（ｂ）とは逆向きの特性、すなわち、ＩU k ＜ＩD k である特性とすることも可能である。このような逆特性を持つ二値ヒステリシスＶＣＣＳ回路と、通常の特性を持つ二値ヒステリシスＶＣＣＳ回路を２個組み合わせた時のマルチヒステリシス特性例（その１〜その３）を図８から図１０に示す。【００４１】
この場合も、マルチヒステリシスＶＣＣＳシステムを構成する各二値ヒステリシスＶＣＣＳ回路の特性間の関係は、（ｉ）ヒステリシス区間が入れ子構造を有する場合（ＥL 2 ≦ＥL 1＜ＥR 1 ≦ＥR 2，図８）、（ii）全てのヒステリシス区間が重複しない場合（ＥL 1 ＜ＥR 1 ≦ＥL 2＜ＥR 2 ，図９）、（iii ）ヒステリシス区間の一部が重複する場合（ＥL 1 ≦ＥL 2 ＜ＥR 1 ≦ＥR 2 ，図１０）の３種類に大別できる。また、マルチヒステリシス特性の出力飽和電流の切り替わり点の総数ＳＷは、各ヒステリシス区間が入れ子構造を有している場合〔（ｉ）〕は上記式（６）となり、その他の場合〔(ii)，(iii) 〕は、上記式（７）で与えられる。【００４２】
次に、二値ヒステリシスＶＣＣＳ回路を３個並列接続した場合のマルチヒステリシス特性の例を挙げる。【００４３】
まず、図４に示したようにヒステリシス特性が入れ子になっている２個の二値ヒステリシスＶＣＣＳ回路に、もう１個の二値ヒステリシスＶＣＣＳ回路を追加接続した場合（その１〜その５）を図１１から図１５に示す。図１１は３個の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性が入れ子構造を有する場合（ＥL 3 ≦ＥL 2≦ＥL 1 ＜ＥR 1 ≦ＥR 2 ≦ＥR 3 ）、図１２は３個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の左側の閾値が、１個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の左側の閾値と２個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の左側の閾値の間に存在する場合（ＥL 2 ≦ＥL 3≦ＥL 1 ＜ＥR 1 ≦ＥR 2 ≦ＥR 3 ）、図１３は３個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の左側の閾値が、１個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の閾値の内側に存在する場合（ＥL 2 ≦ＥL 1≦ＥL 3 ＜ＥR 1 ≦ＥR 2 ≦ＥR 3 ）、図１４は３個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の左側の閾値が２個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の閾値よりも内側で、さらに、３個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の右側の閾値が１個目と２個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の右側の閾値の間に存在する場合（ＥL 2 ≦ＥL 1≦ＥL 3 ＜ＥR 1 ≦ＥR 3 ≦ＥR 2 ）、図１５は３個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性のヒステリシス区間が他の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性と重複しない場合（ＥL 2 ≦ＥL 1＜ＥR 1 ≦ＥR 2≦ＥL 3 ＜ＥR 3 ）である。【００４４】
さらに、図１６から図２０は，図５に示したようなヒステリシス特性のヒステリシス区間が重複しない２個の二値ヒステリシスＶＣＣＳ回路に加えて、もう１個の二値ヒステリシスＶＣＣＳ回路を接続する場合（その６〜その１０）である。図１６は３個目の二値ヒステリシスＶＣＣＳ回路の左右両方の閾値が他の２個の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の閾値よりもそれぞれ外側にある場合（ＥL 3 ≦ＥL 1＜ＥR 1 ≦ＥL 2＜ＥR 2 ≦ＥR 3）、図１７は３個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の左側の閾値が、１個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性のヒステリシス区間内に存在する場合（ＥL 1 ≦ＥL 3＜ＥR 1 ≦ＥL 2＜ＥR 2 ≦ＥR 3）、図１８は３個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の左側の閾値が、２個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性のヒステリシス区間内に存在する場合（ＥL 1 ＜ＥR 1 ≦ＥL 2≦ＥL 3 ＜ＥR 2 ≦ＥR 3 ）、図１９は３個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の左側の閾値が１個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性のヒステリシス区間内に、さらに、右側の閾値が２個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性のヒステリシス区間内に存在する場合（ＥL 1 ≦ＥL 3＜ＥR 1 ≦ＥL 2≦ＥR 3 ＜ＥR 2 ）、図２０は３個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性のヒステリシス区間と他の２つの二値ヒステリシスＶＣＣＳ回路のヒステリシス特性のヒステリシス区間が重複しない場合（ＥL 1 ＜ＥR 1 ≦ＥL 2＜ＥR 2 ≦ＥL 3＜ＥR 3 ）である。【００４５】
以上に述べた特性のうち、図５（ｂ）および図２０（ｂ）の特性は上記非特許文献１２，１３，１４で用いられているマルチヒステリシス特性と同等であり、本発明のマルチヒステリシスＶＣＣＳ回路によっても同様な特性がより簡単に実現できる。【００４６】
さらに、図２１から図２５に、図６に示したようなヒステリシス区間の一部が重複している２個の二値ヒステリシスＶＣＣＳ回路に加えて、もう１個二値ヒステリシスＶＣＣＳ回路を接続した場合に得られるマルチヒステリシス特性（その１１〜その１５）を挙げる。図２１は３個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の左右両方の閾値が他の２個の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の閾値よりもそれぞれ外側にある場合（ＥL 3 ≦ＥL 1≦ＥL 2 ＜ＥR 1 ≦ＥR 2 ≦ＥR 3 ）、図２２は３個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の左側の閾値が、１個目と２個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の左側の閾値の間に存在する場合（ＥL 1 ≦ＥL 3≦ＥL 2 ＜ＥR 1 ≦ＥR 2 ≦ＥR 3 ）、図２３は３個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の左側の閾値が他の２個の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の重複したヒステリシス区間内に存在する場合（ＥL 1 ≦ＥL 2≦ＥL 3 ＜ＥR 1 ≦ＥR 2 ≦ＥR 3 ）、図２４は３個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の左側の閾値が他の２個の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の重複したヒステリシス区間内に存在し、さらに、３個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の右側の閾値が１個目と２個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の右側の閾値の間に存在する場合（ＥL 1 ≦ＥL 2≦ＥL 3 ＜ＥR 1 ≦ＥR 3 ≦ＥR 2 ）、図２５は３個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性のヒステリシス区間と他の２つの二値ヒステリシスＶＣＣＳ回路のヒステリシス特性のヒステリシス区間が重複しない場合（ＥL 1 ≦ＥL 2＜ＥR 1 ≦ＥR 2≦ＥL 3 ＜ＥR 3 ）である。【００４７】
次に、互いに逆特性を有した二値ヒステリシスＶＣＣＳ回路を２個接続し、さらに、３個目の二値ヒステリシスＶＣＣＳ回路を接続する場合について述べる。【００４８】
まず、図８に示したような２個のヒステリシス区間が入れ子構造を有している場合に加えてもう１個接続した場合のマルチヒステリシス特性（その１〜その５）を図２６から図３０に示す。図２６は３個の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性が入れ子構造を有している場合（ＥL 3 ≦ＥL 2≦ＥL 1 ＜ＥR 1 ≦ＥR 2 ≦ＥR 3 ）、図２７は３個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の左側の閾値が、１個目と２個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の左側の閾値の間に存在する場合（ＥL 2 ≦ＥL 3≦ＥL 1 ＜ＥR 1 ≦ＥR 2 ≦ＥR 3 ）、図２８は３個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の左側の閾値が、１個目と２個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の左側の閾値のさらに内側に存在する場合（ＥL 2 ≦ＥL 1≦ＥL 3 ＜ＥR 1 ≦ＥR 2 ≦ＥR 3 ）、図２９は３個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の左側の閾値が他の２個の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の左側の閾値よりも内側で、さらに３個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の右側の閾値が１個目と２個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の右側の閾値の間に存在する場合（ＥL 2 ≦ＥL 1≦ＥL 3 ＜ＥR 1 ≦ＥR 3 ≦ＥR 2 ）、図３０は３個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性のヒステリシス区間が他の２つの二値ヒステリシスＶＣＣＳ回路のヒステリシス特性のヒステリシス区間と重複しない場合（ＥL 2 ≦ＥL 1＜ＥR 1 ≦ＥR 2≦ＥL 3 ＜ＥR 3 ）である。【００４９】
さらに、図３１から図３５は、図９に示したようなヒステリシス区間が重複していない逆向きの二値ヒステリシス特性を持つ２個の二値ヒステリシスＶＣＣＳ回路を並列接続し、さらにもう１個の二値ヒステリシスＶＣＣＳ回路を接続した場合のマルチヒステリシス特性（その６〜その１０）である。図３１は３個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の左右両方の閾値が他の２個の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の閾値よりもそれぞれ外側にある場合（ＥL 3 ≦ＥL 1＜ＥR 1 ≦ＥL 2≦ＥR 2 ≦ＥR 3 ）、図３２は３個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の左側の閾値が、１個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性のヒステリシス区間内に存在する場合（ＥL 1 ≦ＥL 3＜ＥR 1 ≦ＥL 2＜ＥR 2 ≦ＥR 3）、図３３は３個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の左側の閾値が、２個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性のヒステリシス区間内に存在する場合（ＥL 1 ＜ＥR 1 ≦ＥL 2≦ＥL 3 ＜ＥR 2 ≦ＥR 3 ）、図３４は３個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の左側の閾値が１個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性のヒステリシス区間内に、さらに、３個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の右側の閾値が２個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性のヒステリシス区間内に存在する場合（ＥL 1 ≦ＥL 3＜ＥR 1 ≦ＥL 2≦ＥR 3 ＜ＥR 2 ）、図３５は３個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性のヒステリシス区間と他の２つの二値ヒステリシスＶＣＣＳ回路のヒステリシス特性のヒステリシス区間が重複しない場合（ＥL 1 ＜ＥR 1 ≦ＥL 2＜ＥR 2 ≦ＥL 3＜ＥR 3 ）である。【００５０】
また、図３６から図４０は、図１０に示したようなヒステリシス特性のヒステリシス区間の一部が重複している２個の二値ヒステリシスＶＣＣＳ回路を接続し、それに加えてもう１個の二値ヒステリシスＶＣＣＳ回路を接続する場合の特性（その１１〜その１５）である。図３６は３個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の左右両方の閾値が他の２個の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の閾値よりもそれぞれ外側にある場合（ＥL 3 ≦ＥL 1≦ＥL 2 ＜ＥR 1 ≦ＥR 2 ＜ＥR 3 ）、図３７は３個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の左側の閾値が、１個目と２個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の左側の閾値の間に存在する場合（ＥL 1 ≦ＥL 3≦ＥL 2 ＜ＥR 1 ≦ＥR 2 ＜ＥR 3 ）、図３８は３個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の左側の閾値が他の２個の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の重複したヒステリシス区間内に存在する場合（ＥL 1 ≦ＥL 2≦ＥL 3 ＜ＥR 1 ≦ＥR 2 ＜ＥR 3 ）、図３９は３個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の左側の閾値が他の２個の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の重複したヒステリシス区間内に存在し、さらに、３個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の右側の閾値が１個目と２個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性の右側の閾値の間に存在する場合（ＥL 1 ≦ＥL 2≦ＥL 3 ＜ＥR 1 ≦ＥR 3 ＜ＥR 2 ）、図４０は３個目の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性のヒステリシス区間と他の２個の二値ヒステリシスＶＣＣＳ回路のヒステリシス特性のヒステリシス区間が重複しない場合（ＥL 1 ≦ＥL 2＜ＥR 1 ≦ＥR 2≦ＥL 3 ＜ＥR 3 ）である。【００５１】
以上に示したように、３個の二値ヒステリシスＶＣＣＳ回路を結合させることによって、非常に複雑で多様なマルチヒステリシス特性を実現できる。したがって、一般にＮ個（Ｎは任意の正の整数）の二値ヒステリシスＶＣＣＳ回路を本発明の手法を用いて結合させることにより、非常に多様なマルチヒステリシス特性が容易に実現できる。また、回路を構成するそれぞれの二値ヒステリシスＶＣＣＳ回路の特性は互いに独立に設定できるため、一旦マルチヒステリシス回路を構成してからも、その特性を自由に変更することが可能である。【００５２】
次に、マルチヒステリシス回路の実装例について説明する。【００５３】
上記したように、本発明のマルチヒステリシスＶＣＣＳシステムは、並列接続された複数の二値ヒステリシスＶＣＣＳ回路より構成される。まず、基本構成要素となる二値ヒステリシス回路の完全差動回路による実装例を図４１に示す（本発明者らによって提案されている上記非特許文献１５，１６，１７参照）。この回路は、主にＯｐｅｒａｔｉｏｎａｌ  Ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ  Ａｍｐｌｉｆｉｅｒ（ＯＴＡ）とラッチ回路から構成される。ＯＴＡ（Ｍ7 からＭ19）の出力電圧値がラッチ回路（Ｍ1 からＭ6 ）の入力電圧となっている。ラッチ回路は、差動対（Ｍ1 ，Ｍ2 ）と、電流源（Ｍ5 ，Ｍ6 ）と、二つのクロスカップルされたＭＯＳＦＥＴ（Ｍ3 ，Ｍ4 ）で構成されている。ＭＯＳＦＥＴ  Ｍ2 のゲート電圧が高くなると、ＭＯＳＦＥＴ  Ｍ2 に多くの電流が流れるようになるため、ＭＯＳＦＥＴ  Ｍ2 のドレイン電圧、すなわち、ＭＯＳＦＥＴ  Ｍ4 のソース電圧が低下する。それにより、ＭＯＳＦＥＴ  Ｍ4 のドレイン電圧、すなわち、ＭＯＳＦＥＴ  Ｍ3 のゲート電圧が低下する。そのため、ＭＯＳＦＥＴ  Ｍ3 に流れる電流が減少し、ＭＯＳＦＥＴ  Ｍ3 のドレイン電圧、すなわち、ＭＯＳＦＥＴ  Ｍ4 のゲート電圧が上昇する。これにより、さらにＭＯＳＦＥＴ  Ｍ4 のドレイン電流が増加し、ＭＯＳＦＥＴ  Ｍ4 のドレイン電圧、すなわち、ＭＯＳＦＥＴ  Ｍ3 のゲート電圧がさらに低下する。このように、正帰還がかかり、ＭＯＳＦＥＴ  Ｍ4 のドレイン電圧の急峻な立ち下がり特性が得られる。一方、この状態から逆にＭＯＳＦＥＴ  Ｍ2 のゲート電圧が低下すると、ＭＯＳＦＥＴ  Ｍ2 に流れる電流は減少しようとするが、正帰還により、ＭＯＳＦＥＴ  Ｍ4 のゲートは高電位に保たれているので、ＭＯＳＦＥＴ  Ｍ2 の電流は急激には減少できない。その結果、ＭＯＳＦＥＴ  Ｍ2 のドレイン電圧、すなわちＭＯＳＦＥＴ  Ｍ4 のソース電圧が上昇し、ＭＯＳＦＥＴ  Ｍ4 のゲート・ソース間電圧が減少する。ＭＯＳＦＥＴ  Ｍ4 のゲート・ソース間電圧がある値まで減少すると、ＭＯＳＦＥＴ  Ｍ4 のドレイン電圧が上昇して、正帰還により、今度はＭＯＳＦＥＴ  Ｍ3が一気にＯＮとなり、ＭＯＳＦＥＴ  Ｍ4 がＯＦＦになるので、ＭＯＳＦＥＴ  Ｍ4 のドレイン電圧の急峻な立ち上がり特性が得られる。これら一連の過程で、ＭＯＳＦＥＴ  Ｍ2 のゲート電圧が上昇する時にＭＯＳＦＥＴ  Ｍ4 がＯＮになる入力電圧値と、ＭＯＳＦＥＴ  Ｍ2 のゲート電圧が下降する時にＭＯＳＦＥＴ  Ｍ4 がＯＦＦになる入力電圧値とに差が生じるため、ヒステリシス特性が実現できる。また、外部制御電圧Ｖheにより、ＭＯＳＦＥＴ  Ｍ5 ，Ｍ6 の電流源の電流値を調節すると、ＭＯＳＦＥＴ  Ｍ5 ，Ｍ6 のドレインソース電圧の大きさを変化させることができる。ＭＯＳＦＥＴ  Ｍ5 ，Ｍ6 のドレインソース電圧が大きくなると、ＭＯＳＦＥＴ  Ｍ1 からＭＯＳＦＥＴ  Ｍ4 の駆動範囲が狭くなり、ヒステリシス特性の閾値電圧の幅が小さくなる。また、ＭＯＳＦＥＴ  Ｍ5 ，Ｍ6 の電流源のゲート電圧を下げると、ヒステリシス特性の閾値電圧の幅が広がる。以上により、Ｖheの電圧値を調節することでヒステリシス特性の閾値電圧の幅が調整できる。【００５４】
図４１に示した完全差動型二値ヒステリシスＶＣＣＳ回路で、外部制御電圧Ｖheを、１．２Ｖ，１．２４Ｖ，１．２９Ｖにそれぞれ設定した場合に、ＳＰＩＣＥシミュレーションから得られたｖid−ｉ0 + 特性を図４２に示す。また、この時用いた図４１中の各トランジスタのサイズを表１に示す。【００５５】
【表１】
2010089983.tif 000010
シミュレーション結果より、外部制御電圧Ｖheが１．２Ｖの時の閾値電圧は±０．０５８Ｖ、Ｖheが１．２４Ｖの時の閾値電圧は±０．２３７Ｖ，Ｖheが１．２９Ｖの時の閾値電圧は±０．４４５Ｖであった。さらに、外部制御電圧Ｖheに対する閾値電圧ＥR の変化を図４３に示す。【００５６】
上述の完全差動型二値ヒステリシスＶＣＣＳ回路を複数個並列接続させることによってマルチヒステリシスシステムが実現できる。３個の完全差動型二値ヒステリシスＶＣＣＳ回路を組み込んだマルチヒステリシスシステムの例を図４４に示す。この図４４中の三角形の記号（ｈ1 ，ｈ2 ，ｈ3 ）は、図４１中のＭＯＳＦＥＴ  Ｍ1 からＭ19までのトランジスタからなるコア回路部分を示している。【００５７】
図４４に示したマルチヒステリシスＶＣＣＳシステムのＳＰＩＣＥシミュレーション結果を図４５に、また、このシミュレーションで用いたトランジスタのサイズを表２に示す。【００５８】
【表２】
2010089983.tif 000011
図４５（ａ）は、図４４の回路に含まれるそれぞれ閾値電圧が異なる３個の二値ヒステリシスＶＣＣＳ回路の入出力特性を重ね合わせたものである。図４５（ｂ）は、これらを結合させた時に実現されたマルチヒステリシス特性である。【００５９】
また、図１２（ｂ），図１３（ｂ），図１４（ｂ）に示したそれぞれの特性と同様の閾値の関係に設定した時に、ＳＰＩＣＥにより得られた完全差動型マルチヒステリシスＶＣＣＳシステムの特性を図４６（ａ），（ｂ），（ｃ）に示す。また、表３にこれらのシミュレーションで用いた外部制御電圧を示す。【００６０】
【表３】
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表３において、Ｖhek ，Ｖrefk，Ｖhik ，Ｖwk（ｋ＝１，２，３）は、それぞれ、マルチヒステリシスＶＣＣＳシステム内に含まれるｋ番目の二値ヒステリシスＶＣＣＳ回路の外部制御電圧である。さらに、シミュレーションでは、二値ヒステリシスＶＣＣＳ回路（ｈ1 からｈ3 ）のｖin- 端子は，それぞれ、Ｖw1からＶw3の電圧に固定し、共通のｖin+ の電圧を変化させて特性を測定した。【００６１】
このように、本発明によれば、二値ヒステリシスＶＣＣＳ回路を並列接続することによりマルチヒステリシスＶＣＣＳ特性を構成するマルチヒステリシス電圧制御電流源システムを実現することができる。さらに、本発明の妥当性を検証するため、マルチヒステリシスＶＣＣＳ特性を実現するための回路例と、その回路のＳＰＩＣＥシミュレーション結果を示した。本発明のマルチヒステリシス電圧制御電流源システムによれば、容易に多彩なマルチヒステリシスＶＣＣＳ特性を実現することができる。また、マルチヒステリシス電圧制御電流源回路を構成する二値ヒステリシスＶＣＣＳ回路の特性は各々独立に設定することができるので、各二値ヒステリシスＶＣＣＳ回路の特性を制御する外部電圧を用いて、合成されたマルチヒステリシス特性の形状を容易に制御することができる。このため、回路の動作中においても、ヒステリシス特性の段数や形状、さらに、閾値や飽和電流値等のマルチヒステリシス特性を制御することができ、さらに多彩な動作が可能となる。【００６２】
このような多彩なマルチヒステリシスＶＣＣＳ特性は、非常に複雑なアトラクタを呈するマルチヒステリシスカオス発振器の実現や、大規模で複雑なハイブリッドダイナミカルシステムの構築、さらには、多値論理関数回路や多値メモリ回路の実装、また、多値状態を利用するマルチヒステリシスニューラルネットワーク等への応用が期待できる。【００６３】
なお、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づき種々の変形が可能であり、これらを本発明の範囲から排除するものではない。
【産業上の利用可能性】
【００６４】
本発明のマルチヒステリシス電圧制御電流源システムは、非常に複雑なアトラクタを呈するマルチヒステリシスカオス発振器の実現や、大規模で複雑なハイブリッドダイナミカルシステムの構築、さらには、多値論理関数回路や多値メモリ回路の実装、また、多値状態を利用するマルチヒステリシスニューラルネットワーク等への利用が可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４３】
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【図４４】
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【図４６】
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【図４２】
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【図４５】
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【国際調査報告】
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