【事件の表示】
　特願２０１５−１３８６９８「マルチプロセッサシステム」拒絶査定不服審判事件〔平成２９年　１月２６日出願公開、特開２０１７−　２１５７２、請求項の数（１０）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，平成２７年７月１０日の出願であって，平成３０年１０月３０日付けで拒絶の理由が通知され，同年１２月１９日に意見書とともに手続補正書が提出され，平成３１年１月２５日付けで拒絶査定（謄本送達日同年２月５日）がなされ，これに対して同年４月２４日に拒絶査定不服審判の請求がなされるとともに手続補正がなされ，同年６月１２日付けで審査官により特許法１６４条３項の規定に基づく報告がなされ，令和２年３月１７日付けで当審により拒絶の理由が通知され，同年３月３０日に意見書とともに手続補正書が提出されたものである。
第２　原査定の概要
　平成３１年１月２５日付けの拒絶査定（以下，「原査定」という。）の概要は次のとおりである。
（進歩性）この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　　　　　　　記　　　（引用文献等については引用文献等一覧参照）
・請求項　１
・引用文献等　１
・請求項　２−１１
・引用文献等　１−２
＜引用文献等一覧＞
１.特開２０１３−１５７０５１号公報
２.特開２００１−１３５０８３号公報
第３　本願発明
　本願請求項１乃至１０に係る発明（以下「本願発明１」乃至「本願発明１０」という。）は，令和２年３月３０日付け手続補正書の特許請求の範囲の請求項１乃至１０に記載された，次のとおりのものと認める。
「　　【請求項１】
　第１書込データ及び第１読出データが入出力される第１入出力ポートと、前記第１入出力ポートとは独立して設けられて第２書込データ及び第２読出データが入出力される第２入出力ポートと、前記第１書込データ及び前記第２書込データを記憶する記憶部とを備えたデュアルポートメモリと、
　クロック信号を発信するクロック信号発信器と、
　前記クロック信号に同期せずに動作し、前記デュアルポートメモリにおいて入出力される第１書込データ及び第１読出データを処理する第１処理装置と、
　前記クロック信号に同期せずに動作し、前記デュアルポートメモリにおいて入出力される第２書込データ及び第２読出データを処理する第２処理装置と、
　前記クロック信号に同期して動作し、前記デュアルポートメモリに対する前記第１処理装置のアクセスを制御する第１メモリアクセスコントローラと、
　前記クロック信号に同期して動作し、前記デュアルポートメモリに対する前記第２処理装置のアクセスを制御する第２メモリアクセスコントローラと
　を有し、
　前記第１メモリアクセスコントローラが前記デュアルポートメモリに第１書込データを書込む第１データ書込タイミング、前記第１メモリアクセスコントローラが前記デュアルポートメモリから第１読出データを読込む第１データ読込タイミング、前記第２メモリアクセスコントローラが前記デュアルポートメモリに第２書込データを書込む第２データ書込タイミング、及び前記第２メモリアクセスコントローラが前記デュアルポートメモリから第２読出データを読込む第２データ読込タイミングは、前記クロック信号に同期しており、
　前記クロック信号は、前記デュアルポートメモリでのデータ書込みの終了タイミングから前記第１メモリアクセスコントローラ及び前記第２メモリアクセスコントローラのいずれか一方でのデータ読込みのタイミングまでの遅延時間と、前記デュアルポートメモリから前記一方で正規のデータを読込むためのセットアップ時間とに基づいて設定されていること
　を特徴とするマルチプロセッサシステム。
　　【請求項２】
　前記第１データ書込タイミングと、該第１データ書込タイミングの直後の前記第２データ読込タイミングとの時間差の最小値は、前記クロック信号のクロック周期の１周期と同じであり、
　前記第２データ書込タイミングと、該第２データ書込タイミングの直後の前記第１データ読込タイミングとの時間差の最小値は、前記クロック信号のクロック周期の１周期と同じであること
　を特徴とする請求項１記載のマルチプロセッサシステム。
　　【請求項３】
　前記クロック信号のクロック周期は、前記遅延時間と前記セットアップ時間とを加算した時間よりも長いこと
　を特徴とする請求項１記載のマルチプロセッサシステム。
　　【請求項４】
　前記第１メモリアクセスコントローラは、前記デュアルポートメモリに第１書込データを書込むための第１データ書込信号と、前記デュアルポートメモリから第１読出データを読込むための第１データ読込信号とを発生する第１アクセス信号発生部を備え、
　前記第２メモリアクセスコントローラは、前記デュアルポートメモリに第２書込データを書込むための第２データ書込信号と、前記デュアルポートメモリから第２読出データを読込むための第２データ読込信号とを発生する第２アクセス信号発生部を備え、
　前記第１データ書込信号における第１書込データを書き込むタイミングは、前記第１データ書込タイミングであり、
　前記第１データ読込信号における前記デュアルポートメモリからの第１読出データの読出しが終了するタイミングは、前記第１データ読込タイミングであり、
　前記第２データ書込信号における第２書込データを書き込むタイミングは、前記第２データ書込タイミングであり、
　前記第２データ読込信号における前記デュアルポートメモリからの第２読出データの読出しが終了するタイミングは、前記第２データ読込タイミングであること
　を特徴とする請求項１から３までのいずれか一項に記載のマルチプロセッサシステム。
　　【請求項５】
　前記第１メモリアクセスコントローラは、前記第１アクセス信号発生部から入力されて前記第１データ読込信号の１つである第１データ保持信号が有効状態から無効状態に切り替わる時に、前記デュアルポートメモリから読出された第１読出データを保持する第１保持部を備え、
　前記第２メモリアクセスコントローラは、前記第２アクセス信号発生部から入力されて前記第２データ読込信号の１つである第２データ保持信号が有効状態から無効状態に切り替わる時に、前記デュアルポートメモリから読出された第２読出データを保持する第２保持部を備え、
　前記第１データ保持信号が前記有効状態から前記無効状態に切り替わるタイミングは、前記第１データ読込タイミングであり、
　前記第２データ保持信号が前記有効状態から前記無効状態に切り替わるタイミングは、前記第２データ読込タイミングであること
　を特徴とする請求項４記載のマルチプロセッサシステム。
　　【請求項６】
　前記第１保持部は、前記第１アクセス信号発生部から入力される第１データ読出制御信号が有効状態の時に保持している第１読出データを前記第１処理装置に出力し、前記第１データ読出制御信号が無効状態の時に出力部をハイインピーダンス状態とし、
　前記第２保持部は、前記第２アクセス信号発生部から入力される第２データ読出制御信号が有効状態の時に保持している第２読出データを前記第２処理装置に出力し、前記第２データ読出制御信号が無効状態の時に出力部をハイインピーダンス状態とすること
　を特徴とする請求項５記載のマルチプロセッサシステム。
　　【請求項７】
　前記第１アクセス信号発生部は、前記デュアルポートメモリから第１読出データを読出すための第１データ読出信号を発生させて前記デュアルポートメモリに出力し、
　前記第２アクセス信号発生部は、前記デュアルポートメモリから第２読出データを読出すための第２データ読出信号を発生させて前記デュアルポートメモリに出力し、
　前記第１データ読出信号が有効状態から無効状態に切り替るタイミングは、前記第１データ読込タイミングに含まれ、
　前記第２データ読出信号が有効状態から無効状態に切り替るタイミングは、前記第２データ読込タイミングに含まれること
　を特徴とする請求項４から６までのいずれか一項に記載のマルチプロセッサシステム。
　　【請求項８】
　前記第１メモリアクセスコントローラは、前記第１処理装置から入力される第１書込データを前記デュアルポートメモリに出力可能な状態と、第１書込データの出力が不可能なハイインピーダンス状態とに可逆的に切り替わる第１書込ゲート部を備え、
　前記第２メモリアクセスコントローラは、前記第２処理装置から入力される第２書込データを前記デュアルポートメモリに出力可能な状態と、第２書込データの出力が不可能なハイインピーダンス状態とに可逆的に切り替わる第２書込ゲート部を備えていること
　を特徴とする請求項１から７までのいずれか一項に記載のマルチプロセッサシステム。
　　【請求項９】
　前記第１メモリアクセスコントローラと前記デュアルポートメモリとの間に設けられ、前記デュアルポートメモリに書込まれる第１書込データと、前記デュアルポートメモリから読出される第１読出データとを送信可能な第１データバスラインと、
　前記第２メモリアクセスコントローラと前記デュアルポートメモリとの間に設けられ、前記デュアルポートメモリに書込まれる第２書込データと、前記デュアルポートメモリから読出される第２読出データとを送信可能な第２データバスラインと
　を有すること
　を特徴とする請求項１から８までのいずれか一項に記載のマルチプロセッサシステム。
　　【請求項１０】
　前記第１メモリアクセスコントローラと前記デュアルポートメモリとの間に設けられ、前記デュアルポートメモリに書込まれる第１書込データを送信可能な書込用第１データバスラインと、
　前記第１メモリアクセスコントローラと前記デュアルポートメモリとの間に設けられ、前記デュアルポートメモリから読出される第１読出データを送信可能な読出用第１データバスラインと、
　前記第２メモリアクセスコントローラと前記デュアルポートメモリとの間に設けられ、前記デュアルポートメモリに書込まれる第２書込データを送信可能な書込用第２データバスラインと、
　前記第２メモリアクセスコントローラと前記デュアルポートメモリとの間に設けられ、前記デュアルポートメモリから読出される第２読出データを送信可能な読出用第２データバスラインと
　を有すること
　を特徴とする請求項１から８までのいずれか一項に記載のマルチプロセッサシステム。」
第４　引用例
１　引用例１に記載された事項
　原査定の拒絶の理由において引用した，本願の出願前に既に公知である，特開２０１３−１５７０５１号公報（平成２５年８月１５日公開。以下，これを「引用例１」という。）には，関連する図面と共に，次の事項が記載されている。（下線は当審で付加。以下同様。）
Ａ　「【００２０】
　
図３Ａは、８つのトランジスタで構成される８Ｔ　ＤＰ−ＳＲＡＭセルの構成の典型例を示しており、図３Ｂは、８Ｔ　２Ｐ−ＳＲＡＭセルの構成の典型例を示している
Ｂ　「【００３３】
　図６は、本実施形態の半導体装置１の構成の例を示すブロック図である。
本実施形態の半導体装置１は、ライトポートとリードポートの２つのポートを持つ２Ｐ−ＳＲＡＭとして構成されている
半導体装置１は、メモリセルアレイ２と、Ｉ／Ｏ回路４と、タイミング生成回路１１と、ライトポート側周辺回路２０Ａと、リードポート側周辺回路２０Ｂとを備えている
【００３４】
　
メモリセルアレイ２には、メモリセル３が行列に配置されている
図６では、メモリセル３が、図３Ａに図示された構成を有している場合のメモリセルアレイ２の構成が図示されている
ただし、メモリセル３は、図３Ｂに図示された構成を有していてもよい
【００３５】
　
Ｉ／Ｏ回路４は、入力ラッチ５と、ライトドライバ６と、マルチプレクサ７、８と、センスアンプ９と、出力ラッチ１０とを備えている
入力ラッチ５と、ライトドライバ６と、マルチプレクサ７とは、書き込み動作に関与する回路群である
【００３６】
　
一方、マルチプレクサ８と、センスアンプ９と、出力ラッチ１０とは読み出し動作に関与する回路群である
Ｃ　「【００３９】
　
タイミング生成回路１１は、半導体装置１の各回路のタイミング制御を行う
タイミング生成回路１１は、クロック信号ＣＬに同期して各種の制御信号（例えば、センスイネーブル信号ＳＥやライトイネーブル信号ＷＥ）を生成する
【００４０】
　本実施形態の半導体装置１では、
Ｉ／Ｏ回路４の入力ラッチ５、ライトドライバ６、マルチプレクサ７、及び、ライトポート側周辺回路２０Ａがライトポートとして機能し、マルチプレクサ８、センスアンプ９、出力ラッチ１０、及び、リードポート側周辺回路２０Ｂがリードポートとして機能する
タイミング生成回路１１は、ライトポートに属する回路群と、リードポートに属する回路群の両方に制御信号を供給してタイミング制御を行う
共通のクロックに同期して、２つのポートを介してリード及びライトが行われる
Ｄ　「【００６９】
　
図１０は、本実施形態の半導体装置１が使用されているシステムの構成の例を示すブロック図である
２つのＣＰＵ１３０Ａ、１３０Ｂが、（２Ｐ−ＳＲＡＭとして構成されている）本実施形態の半導体装置１に接続されている
ＣＰＵ１３０Ａは、半導体装置１にアドレスＡＤＤ_Ａ、チップ選択信号ＣＥ＿Ａ、及び、入力データＤＱ＿Ａを供給する
ＣＰＵ１３０Ｂは、半導体装置１にアドレスＡＤＤ_Ｂ、チップ選択信号ＣＥ＿Ｂを供給すると共に、半導体装置１から出力される出力データＤＱ＿Ｂを受け取る
図１０のシステムでは、クロック信号ＣＬがＣＰＵ１３０Ａ、１３０Ｂ及び半導体装置１に共通に供給され、システムの全体がクロック信号ＣＬに同期して動作する
【００７０】
　以上に説明されているように、本実施形態の半導体装置１では、リードワード線ＷＬＢを活性化した後でライトワード線ＷＬＡを活性化することで、同一動作サイクルで同一行の異なるメモリセルにライト動作及びリード動作が行われた場合における、動作下限電圧の劣化が防止できる。また、
同一動作サイクルで同一メモリセルにライト動作及びリード動作が行われる場合でも、読み出しデータは、かならずメモリセルに格納されていたデータとなることが保障できる
【００７１】
　なお、本実施形態では２Ｐ−ＳＲＡＭについて説明したが、図３Ａに示すメモリセルを有し、その
両ポートともリード及びライトが可能なＤＰ−ＳＲＡＭにおいても、同一動作サイクルで同一行にライト動作及びリード動作が行われる場合に、リードする側のワード線を活性化させた後にライトする側のワード線を活性化させることで、上記と同様の効果を得る
Ｅ　「
図６」
Ｆ　「
図１０」
２　引用発明
ア　上記記載事項Ｂの「本実施形態の半導体装置１は、ライトポートとリードポートの２つのポートを持つ２Ｐ−ＳＲＡＭとして構成されている。詳細には、半導体装置１は、メモリセルアレイ２と、Ｉ／Ｏ回路４と、タイミング生成回路１１と、ライトポート側周辺回路２０Ａと、リードポート側周辺回路２０Ｂとを備えている。」との記載，及び「図６では、メモリセル３が、図３Ａに図示された構成を有している場合のメモリセルアレイ２の構成が図示されている。ただし、メモリセル３は、図３Ｂに図示された構成を有していてもよい。」との記載，並びに上記記載事項Ａの「図３Ａは、８つのトランジスタで構成される８Ｔ　ＤＰ−ＳＲＡＭセルの構成の典型例を示しており、図３Ｂは、８Ｔ　２Ｐ−ＳＲＡＭセルの構成の典型例を示している。」との記載から，引用例１には，“ライトポートとリードポートの２つのポートを持つ２Ｐ−ＳＲＡＭとして構成されている半導体装置１であって，メモリセルアレイ２と，Ｉ／Ｏ回路４と，タイミング生成回路１１と，ライトポート側周辺回路２０Ａと，リードポート側周辺回路２０Ｂとを備え，前記２Ｐ−ＳＲＡＭは，ＤＰ−ＳＲＡＭとして構成され得”ることが記載されているといえる。
イ　上記記載事項Ｂの「メモリセルアレイ２には、メモリセル３が行列に配置されている」との記載から，引用例１には，“メモリセルアレイ２には，メモリセル３が行列に配置され”ていることが記載されているといえる。
ウ　上記記載事項Ｂの「Ｉ／Ｏ回路４は、入力ラッチ５と、ライトドライバ６と、マルチプレクサ７、８と、センスアンプ９と、出力ラッチ１０とを備えている。入力ラッチ５と、ライトドライバ６と、マルチプレクサ７とは、書き込み動作に関与する回路群である。」との記載，及び「一方、マルチプレクサ８と、センスアンプ９と、出力ラッチ１０とは読み出し動作に関与する回路群である。」との記載から，引用例１には，“Ｉ／Ｏ回路４は，入力ラッチ５と，ライトドライバ６と，マルチプレクサ７，８と，センスアンプ９と，出力ラッチ１０とを備えており，入力ラッチ５と，ライトドライバ６と，マルチプレクサ７とは，書き込み動作に関与する回路群であり，マルチプレクサ８と，センスアンプ９と，出力ラッチ１０とは読み出し動作に関与する回路群”であることが記載されているといえる。
エ　上記記載事項Ｃの「タイミング生成回路１１は、半導体装置１の各回路のタイミング制御を行う。タイミング生成回路１１は、クロック信号ＣＬに同期して各種の制御信号（例えば、センスイネーブル信号ＳＥやライトイネーブル信号ＷＥ）を生成する。」との記載から，引用例１には，“タイミング生成回路１１は，半導体装置１の各回路のタイミング制御を行い，クロック信号ＣＬに同期して各種の制御信号（例えば，センスイネーブル信号ＳＥやライトイネーブル信号ＷＥ）を生成”することが記載されているといえる。
オ　上記記載事項Ｃの「Ｉ／Ｏ回路４の入力ラッチ５、ライトドライバ６、マルチプレクサ７、及び、ライトポート側周辺回路２０Ａがライトポートとして機能し、マルチプレクサ８、センスアンプ９、出力ラッチ１０、及び、リードポート側周辺回路２０Ｂがリードポートとして機能する。…中略…タイミング生成回路１１は、ライトポートに属する回路群と、リードポートに属する回路群の両方に制御信号を供給してタイミング制御を行う。…（中略）…共通のクロックに同期して、２つのポートを介してリード及びライトが行われる。」との記載から，引用例１には，“Ｉ／Ｏ回路４の入力ラッチ５，ライトドライバ６，マルチプレクサ７，及び，ライトポート側周辺回路２０Ａがライトポートとして機能し，マルチプレクサ８，センスアンプ９，出力ラッチ１０，及び，リードポート側周辺回路２０Ｂがリードポートとして機能し，タイミング生成回路１１は，ライトポートに属する回路群と，リードポートに属する回路群の両方に制御信号を供給してタイミング制御を行って共通のクロックに同期して，２つのポートを介してリード及びライトが行われ”ることが記載されているといえる。
カ　上記記載事項Ｄの「同一動作サイクルで同一メモリセルにライト動作及びリード動作が行われる場合でも、読み出しデータは、かならずメモリセルに格納されていたデータとなることが保障できる。」との記載，及び「両ポートともリード及びライトが可能なＤＰ−ＳＲＡＭにおいても、同一動作サイクルで同一行にライト動作及びリード動作が行われる場合に、リードする側のワード線を活性化させた後にライトする側のワード線を活性化させることで、上記と同様の効果を得る。」との記載から，引用例１には，“同一動作サイクルで同一行にライト動作及びリード動作が行われる場合に，リードする側のワード線を活性化させた後にライトする側のワード線を活性化させることで，読み出しデータは，かならずメモリセルに格納されていたデータとなることが保障できる効果を得る”ことが記載されているといえる。
キ　上記記載事項Ｄの「図１０は、本実施形態の半導体装置１が使用されているシステムの構成の例を示すブロック図である。２つのＣＰＵ１３０Ａ、１３０Ｂが、（２Ｐ−ＳＲＡＭとして構成されている）本実施形態の半導体装置１に接続されている。ＣＰＵ１３０Ａは、半導体装置１にアドレスＡＤＤ_Ａ、チップ選択信号ＣＥ＿Ａ、及び、入力データＤＱ＿Ａを供給する。ＣＰＵ１３０Ｂは、半導体装置１にアドレスＡＤＤ_Ｂ、チップ選択信号ＣＥ＿Ｂを供給すると共に、半導体装置１から出力される出力データＤＱ＿Ｂを受け取る。図１０のシステムでは、クロック信号ＣＬがＣＰＵ１３０Ａ、１３０Ｂ及び半導体装置１に共通に供給され、システムの全体がクロック信号ＣＬに同期して動作する。」との記載から，引用例１には，“２つのＣＰＵ１３０Ａ，１３０Ｂが半導体装置１に接続されたマルチプロセッサシステムであって，ＣＰＵ１３０Ａは，半導体装置１にアドレスＡＤＤ_Ａ，チップ選択信号ＣＥ＿Ａ，及び，入力データＤＱ＿Ａを供給し，ＣＰＵ１３０Ｂは，半導体装置１にアドレスＡＤＤ_Ｂ，チップ選択信号ＣＥ＿Ｂを供給すると共に，半導体装置１から出力される出力データＤＱ＿Ｂを受け取り，クロック信号ＣＬがＣＰＵ１３０Ａ，１３０Ｂ及び半導体装置１に共通に供給され，システムの全体がクロック信号ＣＬに同期して動作するマルチプロセッサシステム”が記載されているといえる。
ク　以上上記ア乃至キより，引用例１には，次の発明（以下「引用発明」という。）が記載されているといえる。
「ライトポートとリードポートの２つのポートを持つ２Ｐ−ＳＲＡＭとして構成されている半導体装置１であって，メモリセルアレイ２と，Ｉ／Ｏ回路４と，タイミング生成回路１１と，ライトポート側周辺回路２０Ａと，リードポート側周辺回路２０Ｂとを備え，前記２Ｐ−ＳＲＡＭは，ＤＰ−ＳＲＡＭとして構成され得，
　メモリセルアレイ２には，メモリセル３が行列に配置され，
　Ｉ／Ｏ回路４は，入力ラッチ５と，ライトドライバ６と，マルチプレクサ７，８と，センスアンプ９と，出力ラッチ１０とを備えており，入力ラッチ５と，ライトドライバ６と，マルチプレクサ７とは，書き込み動作に関与する回路群であり，マルチプレクサ８と，センスアンプ９と，出力ラッチ１０とは読み出し動作に関与する回路群であり，
　タイミング生成回路１１は，半導体装置１の各回路のタイミング制御を行い，クロック信号ＣＬに同期して各種の制御信号（例えば，センスイネーブル信号ＳＥやライトイネーブル信号ＷＥ）を生成し，
　Ｉ／Ｏ回路４の入力ラッチ５，ライトドライバ６，マルチプレクサ７，及び，ライトポート側周辺回路２０Ａがライトポートとして機能し，マルチプレクサ８，センスアンプ９，出力ラッチ１０，及び，リードポート側周辺回路２０Ｂがリードポートとして機能し，タイミング生成回路１１は，ライトポートに属する回路群と，リードポートに属する回路群の両方に制御信号を供給してタイミング制御を行って共通のクロックに同期して，２つのポートを介してリード及びライトが行われ，
　同一動作サイクルで同一行にライト動作及びリード動作が行われる場合に，リードする側のワード線を活性化させた後にライトする側のワード線を活性化させることで，読み出しデータは，かならずメモリセルに格納されていたデータとなることが保障できる効果を得ることができる，
　２つのＣＰＵ１３０Ａ，１３０Ｂが半導体装置１に接続されたマルチプロセッサシステムであって，ＣＰＵ１３０Ａは，半導体装置１にアドレスＡＤＤ_Ａ，チップ選択信号ＣＥ＿Ａ，及び，入力データＤＱ＿Ａを供給し，ＣＰＵ１３０Ｂは，半導体装置１にアドレスＡＤＤ_Ｂ，チップ選択信号ＣＥ＿Ｂを供給すると共に，半導体装置１から出力される出力データＤＱ＿Ｂを受け取り，クロック信号ＣＬがＣＰＵ１３０Ａ，１３０Ｂ及び半導体装置１に共通に供給され，システムの全体がクロック信号ＣＬに同期して動作する
　マルチプロセッサシステム。」
３　引用例２に記載された事項
　原査定の拒絶の理由において引用した，本願の出願前に既に公知である，特開２００１−１３５０８３号公報（平成１３年５月１８日公開。以下，これを「引用例２」という。）には，関連する図面と共に，次の事項が記載されている。
Ｇ　「【００１８】＜実施の形態１＞図１は本発明の第１の実施形態に係るマルチポートメモリの概略構成図であり、図２は前記マルチポートメモリのメモリセルの構成を示したものである。説明を簡単にするために、本実施形態においては、
２つの独立したポート（Aポート、Bポート）を持つデュアルポートメモリ
【００１９】図１、図２において、１０１はデータを格納するメモリセル１００で構成されるメモリセルアレイであり、メモリセル１００はデータを記憶するフリップフロップ構成のインバータと独立した２つのポートに対応するNチャネルトランジスタで構成される入出力ゲートからなり、データを出力するビット線対ＢＬ(A)とXＢＬ(A)、ＢＬ(B)とXＢＬ(B)、メモリセルに対するデータの入出力を制御するワード線ＷＬ１、ワード線ＷＬ２に接続されている。
【００２０】１０２(A)、１０２(B)はアドレスを格納するアドレスレジスタであり、１０３(A)、１０３(B)は行アドレス情報を解読する行デコーダである。行デコーダ１０３(A)、１０３(B)の出力端子にはワード線の活性化タイミングを制御するワード線制御回路１０４(A)、１０４(B)が接続されている。
【００２１】それぞれのビット線対は、該当する列アドレス情報に対応するビット線を選択する列選択回路１０６(A)、１０６(B)に入力され、その出力部には、読みだし時にはビット線上に読み出されたデータを増幅し外部へ出力を行い、書き込み時には選択されたメモリセル内へデータを書き込むＩ／Ｏ回路１０７(A)、１０７(B)が接続されている。
【００２２】１０８(A)、１０８(B)はＩ／Ｏ回路１０７(A)、１０７(B)の間を結ぶバイパスバッファである。１０９は、Aポートに対するアドレス入力とBポートに対するアドレス入力が一致したことを検出するアドレス競合検出回路である。
【００２３】また、１１０はアドレス競合検出回路１０９の競合検出信号と各々のポートに対するリード要求信号RRE(A),RRE(B)、ライト要求信号WRE(A),WRE(B)を入力とし、ワード線制御回路１０４（Ａ）、１０４（Ｂ）、Ｉ／Ｏ回路１０７（Ａ）、１０７（Ｂ）、バイパスバッファ１０８（Ａ）、１０８（Ｂ）、ビット線を所定の電位に設定するプリチャージ回路１０５（Ａ）、１０５（Ｂ）を制御するアクセス調停回路である。
【００２４】以上のように構成されたマルチポートメモリについて、以下図１及び図２、図３を用いてその動作を説明する。ここで、図３はマルチポートメモリの概略の動作タイミングを示したものである。本実施形態においては、３サイクル期間中にアクセス競合が生じるサイクルと、生じないサイクルが入っているような場合を例にとり説明する。
【００２５】
本実施形態のマルチポートメモリでは、独立した２つのポートであるAポート、Bポートに対して各々別系統のアドレス信号およびリード要求信号、ライト要求信号が入力される
【００２６】本実施形態のマルチポートメモリにおいて、アクセス要求が来ていない初期状態においては、各ビット線はプリチャージ回路１０５(A)、１０５(B)によりプリチャージされている。
【００２７】時刻T0においてAポートに対してライト要求が、Bポートに対してリード要求が発生し、かつアクセス競合が発生する場合について、アクセスの開始アドレスがアドレスＡnを示していたとして説明する。
【００２８】時刻T0においてメモリ領域に対するリード要求信号RRE(B)、ライト要求信号WRE(A)が発行され、同時にAポート、BポートにそれぞれアドレスＡnが入力される。
【００２９】アドレス競合検出回路１０９によりアドレスの比較が実施され、アクセス競合が生じていることが検出され、この検出結果がアクセス調停回路１１０に入力される。このときアクセス要求はAポートに対してライト、Bポートに対してはリードが要求されており、同一アドレスへのライト要求ではないことが検出される。
【００３０】時刻T1で書き込みイネーブル信号WEE(A)がAポート側のワード線制御回路、Ｉ／Ｏ回路に出力される。この結果、列選択回路１０６(A)により選択されたビット線BL(A)、XBL(A)に対してＩ／Ｏ回路１０７(A)により書き込みデータが出力され、同時にAポートに対応するワード線WL(A)が活性化され、メモリセルに対するデータの書き込みが実施される。
【００３１】同時に読み出しイネーブル信号REE(B)がBポート側のＩ／Ｏ回路に出力され、B側バイパスイネーブル信号RBE(B)がバイパスバッファ１０８（B）に出力される。
【００３２】これにより、Ｉ／Ｏ回路１０７(A)上の書き込みデータがバイパスバッファ１０８（B）により直接Ｉ／Ｏ回路１０７(B)に出力され、外部バスへ読み出される。このとき、列選択回路（B）には読み出しイネーブル信号が発行されておらず、列選択回路によりＩ／Ｏ回路１０７(B)とメモリセルアレイは分断されており、メモリセル側からのデータとの衝突は発生しない。
【００３３】この時点でAポート側のビット線からの書き込みが並行して行われているが、書き込みの前後でメモリセル内のデータが変更になる場合でも、Bポート側のビット線を経由してのデータ転送は発生しない。
【００３４】すなわち、読みだしビット線上に誤読みだしの原因となりうるメモリセル内のデータと逆相の電位変化が発生しない。したがって、読みだし動作に対して余分なタイミングマージンを必要としない。
【００３５】特に、Ｉ／Ｏ回路部にビット線の電位変化を増幅するセンスアンプ回路を使うメモリシステムにおいては、この逆相の電位変化は外部出力に対し不可逆なデータ出力を発生してしまう可能性を持ち、大きなタイミングマージンを必要とするため、本実施形態による高速化の効果が大きい。
【００３６】また、
アドレス競合検出回路１０９によりアドレスの比較が実施され、同一アドレスへのライト要求が検出された場合には、システムのプロトコルによりデータのコヒーレンシーを保護するようどちらかのポートからの書き込みを優先的に行うなどの処理が実行される
【００３７】時刻T２で読み出し要求のみが発行された場合には、読み出しイネーブル信号REE(B)が列選択回路（B）、Ｉ／Ｏ回路（B）、ワード線制御回路（B）に出力され、B側ポートのワード線WL（B）がアサートされ、メモリセルからビット線（B）にデータが読み出され、列選択回路（B）、Ｉ／Ｏ回路（B）を経由し外部へ出力される。
【００３８】同様に時刻T４で書き込みのみが要求された場合には、アクセス調停回路から書き込みイネーブル信号のみが列選択回路（B）、Ｉ／Ｏ回路（B）、ワード線制御回路（B）に出力され、メモリへの書き込みが行われる。
【００３９】以上のように
本実施の形態のマルチポートメモリ、アクセス競合が起こった場合には、アクセス調停回路によりメモリセルへの書き込み要求に応じてA側の回路が動作し書き込みが行われ、バイパスイネーブルRBE(B)によりＩ／Ｏ回路１０７(A)から直接Ｉ／Ｏ回路１０７(B)にデータが出力される
【００４０】なお、本実施例では、アクセス調停回路が非優先となるリード要求ポート側のワード線制御回路をネゲートする。このためアクセス競合が生じた場合でもリード側ビット線上には余分な電位変化は生じない。余分な消費電流を削減できると同時に、過渡的なビット線電位変化に起因する誤読みだしを回避することが可能となる。
【００４１】これにより、誤読みだし回避のための余分なタイミングマージンを削除できるため高速なマルチポートメモリを実現できる。」
４　引用例３に記載された事項
　本願の出願前に既に公知である，特開平５−３５５７７号公報（平成５年２月１２日公開。以下，これを「引用例３」という。）には，関連する図面と共に，次の事項が記載されている。
Ｈ　「【０００３】
【発明が解決しようとする課題】一般に、メモリ装置を制御する場合、プロセッサからの各信号とメモリ制御部からのクロックが非同期であると、プロセッサからの各信号をメモリ制御部のクロックに同期させてからメモリ装置の制御が始まるため、メモリ制御によりデータが確定するまでプロセッサをウェイト状態にしなければならず、高速アクセスができなかった。また、マルチプロセッサシステムにおいて、各プロセッサの種類が異なり、アクセスタイミングが異なると、上と同様に、マルチポートメモリ制御部のクロックに同期させる必要があるため、高速アクセスができなかった。この状況を、以下、図３および図４を用いて、単一プロセッサから成るシステムについて説明する。
プロセッサ(ＣＰＵ)から、プロセッサクロック(ＣＰＵＣＬＫ)に同期して出力されるリード(ＲＤ)またはライト(ＷＲ)コマンドは、上記プロセッサクロックとは異なるメモリ制御部のクロック(制御部ＣＬＫ)の次のタイミングで有効となり(ＲＤ'およびＷＲ')、メモリ装置に対してＲＡＳ，ＣＡＳ信号が送られる
上述のＣＰＵＣＬＫと制御部ＣＬＫとが同期していないので、図４に示す如く、このタイミングのずれの分だけ、メモリ装置のアクセス開始時間が遅れることになる
この詳細を、より具体的に示したのが図１０および図１１である
ＣＰＵとして後述する米国Ｉntel社の８０３８６ＳＸを用い、ＣＰＵＣＬＫを３２ＭＨz、メモリ制御部のクロック(制御部ＣＬＫ)を２５ＭＨzとした
Ｉ　「
図３」
Ｊ　「
図１１」
第５　対比・判断
１　本願発明１について
（１）　対比
　本願発明１と引用発明とを対比する。
（あ）引用発明の「ライトポート」及び「リードポート」は，それぞれ本願発明１の「第１入出力ポート」及び「第２入出力ポート」に対応し，それぞれ，書込データ及び読出データが入出力されるものであるから，引用発明と本願発明１とは，下記の点（相違点１）で相違するものの，“第１書込データが入力される第１ポートと，前記第１ポートとは独立して設けられて第２読出データが出力される第２ポート”を備える“メモリ”の点で一致する。
　また，引用発明は「メモリセルアレイ２には，メモリセル３が行列に配置され」ていて，当該「メモリセルアレイ２」には，上記「第１書込データ」が書き込まれることは明らかであるから，上記認定とあわせ，引用発明と本願発明１とはさらに，下記の点（相違点１）で異なるものの，“前記第１書込データを記憶する記憶部とを備えたメモリ”を有する点で一致する。
（い）引用発明の「２つのＣＰＵ１３０Ａ，１３０Ｂが，半導体装置１に接続されたマルチプロセッサシステム」のうち，「ＣＰＵ１３０Ａ，１３０Ｂ」は，本願発明１の「第１処理装置」及び「第２処理装置」に対応する。そして，引用発明の「ＣＰＵ１３０Ａ」は，「入力データＤＱ＿Ａを供給」し，「ＣＰＵ１３０Ｂ」は，「半導体装置１から出力される出力データＤＱ＿Ｂを受け取」るものであり，上記（あ）の認定も踏まえ，引用発明と本願発明１とは，下記の点（相違点３，４）で相違するものの，“前記メモリにおいて入力される第１書込データを処理する第１処理装置”及び“前記メモリにおいて出力される第２読出データを処理する第２処理装置”を有する点で一致する。
（う）引用発明の「Ｉ／Ｏ回路４」は，「入力ラッチ５と，ライトドライバ６と，マルチプレクサ７，８と，センスアンプ９と，出力ラッチ１０と」を備えており，「入力ラッチ５と，ライトドライバ６と，マルチプレクサ７とは，書き込み動作に関与する回路群であり，マルチプレクサ８と，センスアンプ９と，出力ラッチ１０とは読み出し動作に関与する回路群」である。また，引用発明の「タイミング生成回路１１」は，「半導体装置１の各回路のタイミング制御を行い，クロック信号ＣＬに同期して各種の制御信号（例えば，センスイネーブル信号ＳＥやライトイネーブル信号ＷＥ）を生成」するものである。
　さらに，「Ｉ／Ｏ回路４の入力ラッチ５，ライトドライバ６，マルチプレクサ７，及び，ライトポート側周辺回路２０Ａがライトポートとして機能」し，「マルチプレクサ８，センスアンプ９，出力ラッチ１０，及び，リードポート側周辺回路２０Ｂがリードポートとして機能」するとともに，「タイミング生成回路１１は，ライトポートに属する回路群と，リードポートに属する回路群の両方に制御信号を供給してタイミング制御を行って共通のクロックに同期して，２つのポートを介してリード及びライトが行われ」ることから，これらのライトポート及びリードポートに係る回路群は，それぞれ，本願発明１の「クロック信号に同期して動作し、前記デュアルポートメモリに対する前記第１処理装置のアクセスを制御する第１メモリアクセスコントローラ」及び「前記クロック信号に同期して動作し、前記デュアルポートメモリに対する前記第２処理装置のアクセスを制御する第２メモリアクセスコントローラ」に対応し，メモリの種類において異なるものの，引用発明と本願発明１とは，“クロック信号に同期して動作し，前記メモリに対する前記第１処理装置のアクセスを制御する第１メモリアクセスコントローラ”及び“前記クロック信号に同期して動作し，前記メモリに対する前記第２処理装置のアクセスを制御する第２メモリアクセスコントローラ”を有する点で一致する。
（え）上記（う）の認定を踏まえると，引用発明の「ライトポートとして機能」するところの，「Ｉ／Ｏ回路４の入力ラッチ５，ライトドライバ６，マルチプレクサ７，及び，ライトポート側周辺回路２０Ａ」と，「リードポートとして機能」するところの，「Ｉ／Ｏ回路４」の「マルチプレクサ８，センスアンプ９，出力ラッチ１０，及び，リードポート側周辺回路２０Ｂ」は，「タイミング生成回路１１」によって「生成」される，「制御信号」により「タイミング制御」が行われて，「共通のクロックに同期して，２つのポートを介してリード及びライトが行われ」ることから，引用発明は，本願発明１の「前記第１メモリアクセスコントローラが前記デュアルポートメモリに第１書込データを書込む第１データ書込タイミング、前記第１メモリアクセスコントローラが前記デュアルポートメモリから第１読出データを読込む第１データ読込タイミング、前記第２メモリアクセスコントローラが前記デュアルポートメモリに第２書込データを書込む第２データ書込タイミング、及び前記第２メモリアクセスコントローラが前記デュアルポートメモリから第２読出データを読込む第２データ読込タイミングは、前記クロック信号に同期しており」との構成に対し，下記の点（相違点４）において相違するものの，“前記第１メモリアクセスコントローラが前記メモリに第１書込データを書込む第１データ書込タイミング，前記第２メモリアクセスコントローラが前記メモリから第２読出データを読込む第２データ読込タイミングは，前記クロック信号に同期している”点で一致するといえる。
（お）最後に，引用発明の「マルチプロセッサシステム」は本願発明１の「マルチプロセッサシステム」に相当し，上記（あ）乃至（え）の検討を踏まえると，引用発明と本願発明１とは，次の一致点及び相違点を有する。
〈一致点〉
　第１書込データが入力される第１ポートと，前記第１ポートとは独立して設けられて第２読出データが出力される第２ポートと，前記第１書込データを記憶する記憶部とを備えたメモリと，
　前記メモリにおいて入力される第１書込データを処理する第１処理装置と，
　前記メモリにおいて出力される第２読出データを処理する第２処理装置と，
　クロック信号に同期して動作し，前記メモリに対する前記第１処理装置のアクセスを制御する第１メモリアクセスコントローラと，
　前記クロック信号に同期して動作し，前記メモリに対する前記第２処理装置のアクセスを制御する第２メモリアクセスコントローラと
　を有し，
　前記第１メモリアクセスコントローラが前記メモリに第１書込データを書込む第１データ書込タイミング，前記第２メモリアクセスコントローラが前記メモリから第２読出データを読込む第２データ読込タイミングは，前記クロック信号に同期している
　マルチプロセッサシステム。
〈相違点１〉
　本願発明１のメモリは，「第１書込データ」のほかに「第１読出データ」を出力できる，「第１入出力ポート」と，「第２読出データ」のほかに「第２書込データ」を入力できる，「第２入出力ポート」とを備える「デュアルポートメモリ」であるのに対し，引用発明のメモリは，「２Ｐ−ＳＲＡＭ」であって，「ＤＰ−ＳＲＡＭとして構成され得」るものであるが，「ライトポート」及び「リードポート」が，さらに読出データや書込データを入出力するものであるかについての特定がなく，さらに，「メモリセルアレイ２」が本願発明１の「第２書込データ」に相当するデータを記憶することが特定されていない点。
〈相違点２〉
　本願発明１が，「クロック信号を発信するクロック信号発信器」を有するのに対し，引用発明は，クロック信号を発信するクロック信号発信器について特定されていない点。
〈相違点３〉
　本願発明１の「第１処理装置」及び「第２処理装置」が，「クロック信号に同期せずに動作」し，「第１処理装置」が「デュアルポートメモリにおいて入出力」される「第１書込データ」のほかに「第１読出データ」を処理し，「第２処理装置」が「デュアルポートメモリにおいて入出力」される「第２読出データ」のほかに「第２書込データ」を処理するものであるのに対し，引用発明の「２つのＣＰＵ１３０Ａ，１３０Ｂ」は，「システムの全体がクロック信号ＣＬに同期して動作」するものであって，それぞれが「入力データＤＱ＿Ａ」及び「出力データＤＱ＿Ｂ」のほかに，さらに読出データ及び書込データを処理するものであることが特定されていない点。
〈相違点４〉
　本願発明１が，「デュアルポートメモリから第１読出データを読込む第１データ読込タイミング」及び「デュアルポートメモリに第２書込データを書込む第２データ書込タイミング」が「前記クロック信号に同期して」いるのに対し，引用発明は，当該「第１データ読込タイミング」及び「第２データ書込タイミング」に相当する信号処理について特定されておらず，「クロック信号ＣＬに同期」することについても特定されていない点。
〈相違点５〉
　本願発明１が，「クロック信号は、前記デュアルポートメモリでのデータ書込みの終了タイミングから前記第１メモリアクセスコントローラ及び前記第２メモリアクセスコントローラのいずれか一方でのデータ読込みのタイミングまでの遅延時間と、前記デュアルポートメモリから前記一方で正規のデータを読込むためのセットアップ時間とに基づいて設定されている」のに対し，引用発明は，「システムの全体がクロック信号ＣＬに同期して動作」するものであって，「クロック信号ＣＬ」のタイミングがどのように設定されているか特定がされていない点。
（２）　相違点についての判断
　事案に鑑み，先に相違点５について検討する。
　引用発明は，「クロック信号ＣＬ」につき，「タイミング生成回路１１」が「半導体装置１の各回路のタイミング制御を行い，クロック信号ＣＬに同期して各種の制御信号（例えば，センスイネーブル信号ＳＥやライトイネーブル信号ＷＥ）を生成」したり，「クロック信号ＣＬがＣＰＵ１３０Ａ，１３０Ｂ及び半導体装置１に共通に供給され，システムの全体がクロック信号ＣＬに同期して動作する」ものに過ぎず，そのタイミングが，「デュアルポートメモリでのデータ書込みの終了タイミング」や「第１メモリアクセスコントローラ」及び「第２メモリアクセスコントローラ」のいずれか一方での「データ読込みのタイミングまでの遅延時間」，さらに，デュアルポートメモリの前記一方で「正規のデータを読込むためのセットアップ時間」とに基づいて設定されていることは特定されておらず，またそのこと自体周知技術ともいえない。
　さらに，相違点５に係る構成に関しては，その他上記第４の記載事項Ｇ乃至Ｊにも記載されておらず，引用発明からは，当業者といえども相違点５に係る構成を導き出すことは容易とはいえず，したがって，上記その余の相違点について判断するまでもなく，本願発明１は，当業者であっても，引用発明，引用例２乃至３に記載された技術的事項に基づいて容易に発明できたものとはいえない。
２　本願発明２乃至１０について
　本願発明２乃至１０は，本願発明１を直接又は間接的に引用するものであって，本願発明１の「クロック信号は、前記デュアルポートメモリでのデータ書込みの終了タイミングから前記第１メモリアクセスコントローラ及び前記第２メモリアクセスコントローラのいずれか一方でのデータ読込みのタイミングまでの遅延時間と、前記デュアルポートメモリから前記一方で正規のデータを読込むためのセットアップ時間とに基づいて設定されている」と同一の構成を備えるものであるから，本願発明１と同じ理由により，当業者であっても，引用発明，引用例２乃至３に記載された技術的事項に基づいて容易に発明できたものとはいえない。
第６　当審拒絶理由の概要
＜特許法３６条６項２号について＞
　当審より，本願は，特許請求の範囲の記載が，特に「クロック信号」につき不明確であり，特許法３６条６項２号に規定する要件を満たしていない旨の拒絶理由を通知したが，上記第３に示すとおり補正され，本拒絶理由は解消した。
第７　原査定についての判断
　令和２年３月３０日付けの補正により，補正後の請求項１乃至１０は，「クロック信号は、前記デュアルポートメモリでのデータ書込みの終了タイミングから前記第１メモリアクセスコントローラ及び前記第２メモリアクセスコントローラのいずれか一方でのデータ読込みのタイミングまでの遅延時間と、前記デュアルポートメモリから前記一方で正規のデータを読込むためのセットアップ時間とに基づいて設定されている」という技術的事項を有するものとなった。当該「クロック信号は、前記デュアルポートメモリでのデータ書込みの終了タイミングから前記第１メモリアクセスコントローラ及び前記第２メモリアクセスコントローラのいずれか一方でのデータ読込みのタイミングまでの遅延時間と、前記デュアルポートメモリから前記一方で正規のデータを読込むためのセットアップ時間とに基づいて設定されている」ことは，原査定における引用文献１及び２（上記第４の引用例１及び２）には記載されておらず，本願出願前における周知技術でもないので，本願発明１乃至１０は，当業者であっても，原査定における引用文献１及び２に基づいて容易に発明できたものではない。したがって，原査定を維持することはできない。
第８　むすび
　以上のとおり，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。