(57)【要約】  第１のプリドライバ及び第２のプリドライバにより、第１及び第２のドライブ用トランジスタをそれぞれ制御する為に、第１のドライブ用トランジスタ及び第２のドライブ用トランジスタの動作閾値付近でなまり、それ以降は急速に変化するような第１のドライバ制御信号及び第２のドライバ制御信号を生成する。これにより第１及び第２のドライブ用トランジスタの出力の変化が急峻になり、そこに流れる貫通電流及びノイズの発生が抑制され高速動作が可能になる。さらに、面積の大きな第１、第２のドライブ用トランジスタの組からなるドライブ用トランジスタ回路を１つにすることにより、チップ面積も小さくなる。
2010122597.tif 000002
【特許請求の範囲】
【請求項１】
入力信号から生成される第１のドライバ制御信号と第２のドライバ制御信号をそれぞれ受ける第１のドライブ用トランジスタ回路と第２のドライブ用トランジスタ回路の共通出力信号によって負荷回路を駆動するドライバ装置において、
入力信号に応答して第１のドライバ制御信号を第１のドライブ用トランジスタに供給する第１のプリドライバと、
入力信号に応答して第２のドライバ制御信号を第２のドライブ用トランジスタに供給する第２のプリドライバとを具備し、
前記第２のプリドライバが、前記第２のドライバ制御信号を、前記第２のドライバ用トランジスタをオフさせるように、急峻に変化させ、そのオフさせるタイミングに対して、前記第１のプリドライバが、前記第１のドライバ制御信号を、遅延させながら、前記第１のドライバ用トランジスタをオンさせるように、前記第１のドライバ用トランジスタ回路の動作の閾値付近でなまり該閾値を超える範囲に対しては急峻に変化するように制御し、
前記第１のプリドライバが、前記第１のドライバ制御信号を、前記第１のドライバ用トランジスタをオフさせるように、急峻に変化させ、そのオフさせるタイミングに対して、前記第２のプリドライバが、前記第２のドライバ制御信号を、遅延させながら、前記第２のドライバ用トランジスタをオンさせるように、前記第２のドライバ用トランジスタ回路の動作の閾値付近でなまり該閾値を超える範囲に対しては急峻に変化するように制御する、
ことを特徴とする出力ドライバ装置。
【請求項２】
前記第１のプリドライバ部は、
前記入力信号を受け各所定量の信号遅延を順次行うために前段から後段に向って縦続的に接続される複数段の第１のバッファ回路と、
前記各第１のバッファ回路の出力にそれぞれ接続され、該各出力に基づいて前記第１のドライブ用トランジスタに前記第１のドライバ制御信号を供給することにより、前記第１のドライバ制御信号が前記第１のドライブ用トランジスタ回路をオンさせる前記入力信号が入力されたときに、遅延しながら前記第１のドライブ用トランジスタ回路の動作閾値付近の動作波形がなまると共に、該動作閾値を越える範囲の動作波形は急峻にするような前記第１のドライバ制御信号を生成する第１のトランジスタ群と、
前記入力信号に基づいて動作し、前記第１のドライバ制御信号が前記第１のドライブ用トランジスタ回路をオフさせる前記入力信号が入力されたときに、前記第１のドライバ制御信号を急峻に変化させる第２のトランジスタと、
を含み、
前記第２のプリドライバ部は、
前記入力信号を受け各所定量の信号遅延を順次行うために前段から後段に向って縦続的に接続される複数段の第２のバッファ回路と、
前記入力信号に基づいて動作し、前記第２のドライバ制御信号が前記第２のドライブ用トランジスタ回路をオフさせる前記入力信号が入力されたときに、前記第２のドライバ制御信号を急峻に変化させる第３のトランジスタと、
前記各第２のバッファ回路の出力にそれぞれ接続され、該各出力に基づいて前記第２のドライブ用トランジスタに前記第２のドライバ制御信号を供給することにより、前記第２のドライバ制御信号が前記第２のドライブ用トランジスタ回路をオンさせる前記入力信号が入力されたときに、遅延しながら前記第２のドライブ用トランジスタ回路の動作閾値付近の動作波形はなまると共に、該動作閾値を越える範囲の動作波形は急峻にするような前記第２のドライバ制御信号を生成する第４のトランジスタ群と、
を含む、
ことを特徴とする請求項１に記載の出力ドライバ装置。
【請求項３】
前記第１のプリドライバ部は、
前記入力信号を受け各所定量の信号遅延を順次行うために前段から後段に向って縦続的に接続される複数段の第１のバッファ回路と、
前記各第１のバッファ回路の出力にゲート端子がそれぞれ接続され、各ドレイン端子が共通に前記第１のドライバ制御信号に接続され、各ソース端子が第１電位よりも低い第２電位に接続された複数段の第１のＮ型ＭＯＳＦＥＴであって前記各第１のＮ型ＭＯＳＦＥＴのチャネルの大きさが前段から後段に向って順次大きくなるように調整されるものと、
ソース端子が前記第１電位の端子に接続され、ドレイン端子が前記第１のドライバ制御信号に接続され、ゲート端子に前記入力信号が入力される第１のＰ型ＭＯＳＦＥＴであって前記第１のＰ型ＭＯＳＦＥＴのチャネルの大きさが前記各第１のＮ型ＭＯＳＦＥＴのチャネルの大きさの和よりも大きくなるように調整されるものと、
を含み、
前記第２のプリドライバ部は、
前記入力信号を受け各所定量の信号遅延を順次行うために前段から後段に向って縦続的に接続される複数段の第２のバッファ回路と、
前記各第２のバッファ回路の出力にゲート端子がそれぞれ接続され、各ドレイン端子が共通に前記第２のドライバ制御信号に接続され、各ソース端子が前記第１電位の端子に接続された複数段の第２のＰ型ＭＯＳＦＥＴであって前記各第１のＰ型ＭＯＳＦＥＴのチャネルの大きさが前段から後段に向って順次大きくなるように調整されるものと、
ソース端子が前記第２電位の端子に接続され、ドレイン端子が前記第２のドライバ制御信号に接続され、ゲート端子に前記入力信号が入力される第２のＮ型ＭＯＳＦＥＴであって前記第１のＮ型ＭＯＳＦＥＴのチャネルの大きさが前記各第１のＰ型ＭＯＳＦＥＴのチャネルの大きさの和よりも大きくなるように調整されるものと、
を含む、
ことを特徴とする請求項１に記載の出力ドライバ装置。
【請求項４】
前記第１のプリドライバ部は、
前記各第１のＮ型ＭＯＳＦＥＴのチャネルの大きさが前段から後段に向って順次大きくなるように調整されることにより、前記第１のドライブ用トランジスタ回路の動作閾値付近の動作波形がなまると共に、該動作閾値を越える範囲の動作波形は急峻にするような前記第１のドライバ制御信号を生成し、
前記第１のＰ型ＭＯＳＦＥＴのチャネルの大きさが前記各第１のＮ型ＭＯＳＦＥＴのチャネルの大きさの和よりも大きくなるように調整されることにより、前記第１のドライブ用トランジスタ回路を急峻に変化するような前記第１のドライバ制御信号を生成し、
前記第２のプリドライバ部は、
前記第２のＮ型ＭＯＳＦＥＴのチャネルの大きさが前記各第２のＰ型ＭＯＳＦＥＴのチャネルの大きさの和よりも大きくなるように調整されることにより、急峻に変化するような前記第２のドライバ制御信号を生成し、
前記各第２のＰ型ＭＯＳＦＥＴのチャネルの大きさが前段から後段に向って順次大きくなるように調整されることにより、前記第２のドライブ用トランジスタ回路の動作閾値付近の動作波形がなまると共に、該動作閾値を越える範囲の動作波形は急峻にするような前記第２のドライバ制御信号を生成する、
ことを特徴とする請求項３に記載の出力ドライバ装置。
【請求項５】
前記第１のプリドライバ部は、
前記入力信号を受け各所定量の信号遅延を信号反転させながら順次行うために前段から後段に向って縦続的に接続され、１つおきの段目の各出力に基づいて前記第２のドライブ用トランジスタに前記第１のドライバ制御信号を供給することにより、前記第１のドライバ制御信号が前記第１のドライブ用トランジスタ回路をオンさせる前記入力信号が入力されたときに、遅延しながら前記第１のドライブ用トランジスタ回路の動作閾値付近の動作波形がなまると共に、該動作閾値を越える範囲の動作波形は急峻になるような前記第１のドライバ制御信号を生成し、
前記第１のドライブ用トランジスタ回路をオフさせる前記入力信号が入力されたときに、前記第１のドライバ制御信号が急峻に変化するように制御し、前記第１のドライバ制御信号が前記第１のドライブ用トランジスタ回路をオフさせる複数段の第１のインバータ回路を含み、
前記第２のプリドライバ部は、
前記入力信号を受け各所定量の信号遅延を信号反転させながら順次行うために前段から後段に向って縦続的に接続され、１つおきの段目の各出力に基づいて前記第２のドライブ用トランジスタに前記第２のドライバ制御信号を供給することにより、前記第２のドライバ制御信号が前記第２のドライブ用トランジスタ回路をオンさせる前記入力信号が入力されたときに、遅延しながら前記第２のドライブ用トランジスタ回路の動作閾値付近の動作波形をなまると共に、該動作閾値を越える範囲の動作波形は急峻になるような前記第２のドライバ制御信号を生成し、
前記第２のドライバ制御信号が前記第２のドライブ用トランジスタ回路をオフさせる前記入力信号が入力されたときに、前記第２のドライバ制御信号が急峻に変化するように制御し、前記第２のドライブ用トランジスタ回路をオフさせる複数段の第２のインバータ回路を含む、
ことを特徴とする請求項１に記載の出力ドライバ装置。
【請求項６】
前記第１のプリドライバ部は、
各段が、第１のＮ型ＭＯＳＦＥＴと第１のＰ型ＭＯＳＦＥＴとを含み、該第１のＮ型ＭＯＳＦＥＴのソース端子が第１電位よりも低い第２電位の端子に接続され、前記第１のＰ型ＭＯＳＦＥＴのソース端子が前記第１電位の端子に接続され、該第１の一方導電型ＭＯＳＦＥＴと第１のＰ型ＭＯＳＦＥＴの各ゲート端子が共通の入力端子として接続され、各ドレイン端子が共通の出力端子として接続される構成を含み、第１段目の前記入力端子に前記入力信号が入力され、各段の前記出力端子が該各段の次段の前記入力端子に接続されるように縦続接続され、ひとつおきの段目の前記出力端子が前記第１のドライバ制御信号に接続される複数段の第１のインバータ回路を含み、
前記第２のプリドライバ部は、
各段が、第２のＮ型ＭＯＳＦＥＴと第２のＰ型ＭＯＳＦＥＴとを含み、該第２のＮ型ＭＯＳＦＥＴのソース端子が前記第２電位の端子に接続され、前記第２のＰ型ＭＯＳＦＥＴのソース端子が前記第１電位の端子に接続され、該第２のＮ型ＭＯＳＦＥＴと第２のＰ型ＭＯＳＦＥＴの各ゲート端子が共通の入力端子として接続され、各ドレイン端子が共通の出力端子として接続される構成を含み、第１段目の前記入力端子に前記入力信号が入力され、各段の前記出力端子が該各段の次段の前記入力端子に接続されるように縦続接続され、ひとつおきの段目の前記出力端子が前記第２のドライバ制御信号に接続される複数段の第２のインバータ回路を含む、
ことを特徴とする請求項５に記載の出力ドライバ装置。
【請求項７】
前記第１のプリドライバ部は、
奇数段目の前記各第１のインバータ回路の第１のＮ型ＭＯＳＦＥＴのチャネルの大きさが前段から後段に向かって順次大きくなるように調整されると共に、各奇数段目の前記各第１のインバータ回路の第１のＮ型ＭＯＳＦＥＴのチャネルの大きさと該各奇数段目よりも後段の各奇数段目の前記各第１のインバータ回路の第１のＰ型ＭＯＳＦＥＴのチャネルの大きさの和とが調整されることにより、第１のドライブ用トランジスタをオンする入力信号が入力されたとき、前記第１のドライブ用トランジスタ回路の動作閾値付近の動作波形をなまらせると共に、該動作閾値を越える範囲の動作波形は急峻にするような前記第１のドライバ制御信号を生成し、
第１段目の前記第１のインバータ回路の第１のＰ型ＭＯＳＦＥＴのチャネルの大きさが第３段目以降の各奇数段目の前記各第１のインバータ回路の第１のＮ型ＭＯＳＦＥＴのチャネルの大きさの和よりも大きくなるように調整されることにより、第１のドライブ用トランジスタをオフする入力信号が入力されたとき、前記第２のドライバ制御信号が前記第２のドライブ用トランジスタ回路をオンさせるよりも早く前記第１のドライブ用トランジスタ回路を急峻に変化するような前記第１のドライバ制御信号を生成し、
前記第２のプリドライバ部は、
奇数段目の前記各第２のインバータ回路の第２のＰ型ＭＯＳＦＥＴのチャネルの大きさが前段から後段に向かって順次大きくなるように調整されると共に、各奇数段目の前記各第２のインバータ回路の第２のＰ型ＭＯＳＦＥＴのチャネルの大きさと該各奇数段目よりも後段の各奇数段目の前記各第２のインバータ回路の第２のＮ型ＭＯＳＦＥＴのチャネルの大きさの和とが調整されることにより、第１のドライブ用トランジスタをオンする入力信号が入力されたとき、前記第２のドライブ用トランジスタ回路の動作閾値付近の動作波形をなまらせると共に、該動作閾値を越える範囲の動作波形は急峻にするような前記第２のドライバ制御信号を生成し、
第１段目の前記第２のインバータ回路の第２のＮ型ＭＯＳＦＥＴのチャネルの大きさが第３段目以降の各奇数段目の前記各第２のインバータ回路の第２のＰ型ＭＯＳＦＥＴのチャネルの大きさの和よりも大きくなるように調整されることにより、第１のドライブ用トランジスタをオフする入力信号が入力されたとき、前記第１のドライバ制御信号が前記第１のドライブ用トランジスタ回路をオンさせるよりも早く前記第２のドライブ用トランジスタ回路を急峻にオフさせるような前記第２のドライバ制御信号を生成する、
ことを特徴とする請求項６に記載の出力ドライバ装置。
【請求項８】
前記第１のプリドライバ部は、
前記入力信号を入力し、前記第１のドライバ制御信号を第１のドライブ用トランジスタに供給する第１の波形調整回路と、
前記第１のドライバ制御信号を入力し、第１の波形調整回路に流れる電流を制御する第１のフィードバック回路と、
を含み、
前記第１のドライブ用トランジスタをオンさせる入力信号が入力されたとき、前記第１の波形調整回路の電流だけでなく前記第１のフィードバック回路の電流も流すことによって、前記第１のドライブ用トランジスタの動作閾値付近の動作波形がなまると共に、該動作閾値を越える範囲の動作波形は急峻になるような前記第１のドライバ制御信号信号を生成し、
前記第１の波形調整回路は、前記第１のドライバ制御信号が前記第１のドライブ用トランジスタ回路をオフさせる前記入力信号が入力されたときに、前記第１のドライバ制御信号が急峻に変化させ、
前記第２のプリドライバ部は、
前記入力信号を入力し、前記第２のドライバ制御信号にドライバトランジスタに供給する第２の波形調整回路と、
前記第２のドライバ制御信号を入力し、第２の波形調整回路に流す電流を制御する第２のフィードバック回路と、
を含み、
前記第２の波形調整回路は、前記第２のドライバ制御信号が前記第２のドライブ用トランジスタ回路をオフさせる前記入力信号が入力されたときに、前記第２のドライバ制御信号が急峻に変化し、
前記第２のドライブ用トランジスタをオンさせる入力信号が入力されたとき、前記第２の波形調整回路の電流だけでなく前記第２のフィードバック回路の電流も流すことによって、前記第２のドライブ用トランジスタの動作閾値付近の動作波形をなまると共に、該動作閾値を越える範囲の動作波形は急峻になるような前記第２のドライバ制御信号信号を生成する、
ことを特徴とする請求項８に記載の出力ドライバ装置。
【請求項９】
前記第１のプリドライバ部は、
前記入力信号を共通のゲート端子で受けソース端子が第１電位の端子に接続されドレイン端子に前記第１のドライバ制御信号が供給されるＰ型ＭＯＳＦＥＴとソース端子が第１端子が前記第１電位よりも低い第２電位の端子に接続されている電流源の第２端子に接続されドレイン端子が前記第１のドライバ制御信号に接続されるＮ型ＭＯＳＦＥＴとを含む第１の波形調整回路と、
共通のゲート端子が前記第１のドライバ制御信号に接続されドレイン端子同士が接続されソース端子が前記第１電位の端子に接続されるＰ型ＭＯＳＦＥＴとソース端子が前記電流源の第２端子に接続されるＮ型ＭＯＳＦＥＴとを含む第１のフィードバック回路と、
を含み、
前記第２のプリドライバ部は、
前記入力信号を共通のゲート端子で受けソース端子が前記第２電位の端子に接続されドレイン端子に前記第２のドライバ制御信号が供給されるＮ型ＭＯＳＦＥＴとソース端子が第１端子が前記第１電位の端子に接続されている電流源の第２端子に接続されドレイン端子が前記第１のドライバ制御信号に接続されるＰ型ＭＯＳＦＥＴとを含む第２の波形調整回路と、
共通のゲート端子が前記第２のドライバ制御信号に接続されドレイン端子同士が接続されソース端子が前記第２電位の端子に接続されるＮ型ＭＯＳＦＥＴとソース端子が前記電流源の第２端子に接続されるＰ型ＭＯＳＦＥＴとを含む第２のフィードバック回路と、
を含む、
ことを特徴とする請求項８に記載の出力ドライバ装置。
【請求項１０】
前記第１のプリドライバ部は、
前記第１のドライブ用トランジスタをオンさせる入力信号が入力されたとき、前記第１の波形調整回路の電流だけでなく前記第１のフィードバック回路の電流も流すことによって、前記第１のドライブ用トランジスタの動作閾値付近の動作波形をなまらせると共に、該動作閾値を越える範囲の動作波形は急峻にするような前記第１のドライバ制御信号信号を生成し、
前記第１の波形調整回路のＰ型ＭＯＳＦＥＴのチャネルの大きさがＮ型ＭＯＳＦＥＴのチャネルの大きさより大きな値に調整されることにより、第１のドライブ用とランジスタをオフさせる入力信号が入力されたとき、前記第２のドライバ制御信号が前記第２のドライブ用トランジスタ回路をオンさせるよりも早く前記第１のドライブ用トランジスタ回路を急峻に変化させるような前記第１のドライバ制御信号を生成し、
前記第２のプリドライバ部は、
前記第２の波形調整回路のＮ型ＭＯＳＦＥＴのチャネルの大きさがＰ型ＭＯＳＦＥＴのチャネルの大きさより大きな値に調整されることにより、第２のドライブ用トランジスタをオフさせる入力信号が入力されたとき、前記第１のドライバ制御信号が前記第１のドライブ用トランジスタ回路をオンさせるよりも早く前記第２のドライブ用トランジスタ回路をオフさせるような急峻に変化するような前記第２のドライバ制御信号を生成し、
前記第２のドライブ用トランジスタをオンさせる入力信号が入力されたとき、前記第２の波形調整回路の電流だけでなく前記第２のフィードバック回路の電流も流すことによって、前記第２のドライブ用トランジスタの動作閾値付近の動作波形をなまらせると共に、該動作閾値を越える範囲の動作波形は急峻にするような前記第２のドライバ制御信号信号を生成する、
ことを特徴とする請求項９に記載の出力ドライバ装置。
【請求項１１】
前記第１のプリドライバ部は、
前記入力信号を入力し、出力が前記第１のドライバ制御信号に接続され調整用の電流を生成する第１の波形調整回路と、
前記第１のドライバ制御信号を入力し、第１のフィードバック電流を生成する第１のフィードバック回路と、
前記第１のフィードバック電流に基づいて生成される第１の参照電流と前記調整用電流とがカレントミラーになる第１のカレントミラー回路と、
を含み、
前記第１のドライブ用トランジスタ回路をオンさせる前記入力信号が入力されたとき、前記第１のカレントミラー回路に流れる前記第１の参照電流を制御して前記第１の波形調整回路に流れる調整電流を制御することによって前記第１のドライバ制御信号が前記第１のドライブ用トランジスタの動作閾値付近の動作波形をなまると共に、該動作閾値を越える範囲の動作波形は急峻になるような前記第１のドライバ制御信号を生成し、
前記第１の波形調整回路は、前記第１のドライバ制御信号が前記第１のドライブ用トランジスタ回路をオフさせる前記入力信号が入力されたときに、前記第１のドライバ制御信号を急峻に変化させ、
前記第２のプリドライバ部は、
前記入力信号を入力し、出力が前記第２のドライバ制御信号に接続された調整用の電流を生成する第２の波形調整回路と、
前記第２のドライバ制御信号を入力し、第２のフィードバック電流を生成する第１２フィードバック回路と、
前記第２のフィードバック電流に基づいて生成される第２の参照電流と前記調整用電流とがカレントミラーになる第２のカレントミラー回路と、
を含み、
前記第２の波形調整回路は、前記第２のドライバ制御信号が前記第２のドライブ用トランジスタ回路をオフさせる前記入力信号が入力されたときに、前記第２のドライバ制御信号を急峻に変化させ、
前記第２のドライブ用トランジスタ回路をオンさせる前記入力信号が入力されたときに、前記第２のカレントミラー回路に流れる前記第２の参照電流を制御して前記第２の波形調整回路に流れる調整電流を制御することによって、前記第２のドライバ制御信号が前記第２のドライブ用トランジスタの動作閾値付近の動作波形をなまると共に、該動作閾値を越える範囲の動作波形は急峻になるような前記第２のドライバ制御信号を生成する
ことを特徴とする請求項１に記載の出力ドライバ装置。
【請求項１２】
前記第１のプリドライバ部は、
前記入力信号を共通のゲート端子で受け、共通のドレイン端子が前記第１のドライバ制御信号に接続され、ソース端子が第１電位の端子に接続されたＰ型ＭＯＳＦＥＴ、及びＮ型ＭＯＳＦＥＴとを含む第１の波形調整回路と、
ソース端子が前記第１電位よりも低い第２電位の端子に接続されドレイン端子が前記第１の波形調整回路のＮ型ＭＯＳＦＥＴのソース端子に接続される第１のＮ型ＭＯＳＦＥＴと、該第１のＮ型ＭＯＳＦＥＴと共通のゲート端子を有しドレイン端子が該ゲート端子に接続されソース端子が前記第２電位の端子に接続される第２のＮ型ＭＯＳＦＥＴとを含む第１のカレントミラー回路と、
ゲート端子が前記第１のドライバ制御信号に接続されソース端子が前記第１電位の端子に接続されドレイン端子が前記第１のカレントミラー回路の第２のＮ型ＭＯＳＦＥＴのドレイン端子に接続される第１のフィードバック回路と、
前記第１のカレントミラー回路の第２のＮ型ＭＯＳＦＥＴのドレイン端子に第１のバイアス電流を重畳する第１のバイアス回路と、
を含み、
前記第２のプリドライバ部は、
前記入力信号を共通のゲート端子で受け、共通のドレイン端子が前記第２のドライバ制御信号に接続され、ソース端子が前記第２電位の端子に接続されたＮ型ＭＯＳＦＥＴ、及びＰ型ＭＯＳＦＥＴとを含む第２の波形調整回路と、
ソース端子が前記第１電位の端子に接続されドレイン端子が前記第２の波形調整回路のＰ型ＭＯＳＦＥＴのドレイン端子に接続される第１のＰ型ＭＯＳＦＥＴと、該第１のＰ型ＭＯＳＦＥＴと共通のゲート端子を有しドレイン端子が該ゲート端子に接続されソース端子が前記第１電位の端子に接続される第２のＰ型ＭＯＳＦＥＴとを含む第２のカレントミラー回路と、
ゲート端子に前記第２のドライバ制御信号が供給されソース端子が前記第２電位の端子に接続されドレイン端子が前記第２のカレントミラー回路の第２のＰ型ＭＯＳＦＥＴのドレイン端子に接続される第２のフィードバック回路と、
前記第２のカレントミラー回路の第２のＰ型ＭＯＳＦＥＴのドレイン端子に第２のバイアス電流を重畳する第２のバイアス回路と、
を含む、
ことを特徴とする請求項１１に記載の出力ドライバ装置。
【請求項１３】
前記第１のプリドライバ部は、
前記第１のドライブ用トランジスタをオンさせる入力信号が入力されたとき、前記第１のカレントミラー回路の第２のＮ型ＭＯＳＦＥＴのドレイン端子に流れる前記第１のフィードバック回路からのフィードバック電流と前記第１のバイアス電流との合成電流を調整して前記第１の波形調整回路に流れるドレイン電流を制御することにより、前記第１のドライブ用トランジスタの動作閾値付近の動作波形をなまらせると共に、該動作閾値を越える範囲の動作波形は急峻にするような前記第１のドライバ制御信号信号を生成し、
前記第１の波形調整回路のＰ型ＭＯＳＦＥＴのチャネルの大きさがＮ型ＭＯＳトランジスタのチャネルの大きさよりも大きな値に調整されることにより、前記第１のドライブ用トランジスタをオフさせる入力信号が入力されたとき前記第２のドライバ制御信号が前記第２のドライブ用トランジスタ回路をオンさせるよりも早く前記第１のドライブ用トランジスタ回路を急峻にオフさせるような前記第１のドライバ制御信号を生成し、
前記第２のプリドライバ部は、
前記第２の波形調整回路のＮ型ＭＯＳＦＥＴのチャネルの大きさがＰ型ＭＯＳトランジスタのチャネルの大きさよりも大きな値に調整されることにより、前記第２のドライブ用トランジスタをオフさせる入力信号が入力されたとき前記第１のドライバ制御信号が前記第１のドライブ用トランジスタ回路をオンさせるよりも早く前記第２のドライブ用トランジスタ回路をオフさせるような急峻に変化するような前記第２のドライバ制御信号を生成し、
前記第２のドライブ用トランジスタをオンさせる入力信号が入力されるとき、前記第２のカレントミラー回路の第２のＰ型ＭＯＳＦＥＴのドレイン端子に流れる前記第２のフィードバック回路からのフィードバック電流と前記第２のバイアス電流との合成電流を調整して前記第２の波形調整回路に流れるドレイン電流を制御することにより、前記第２のドライブ用トランジスタの動作閾値付近の動作波形をなまらせると共に、該動作閾値を越える範囲の動作波形は急峻にするような前記第２のドライバ制御信号信号を生成する、
ことを特徴とする請求項１２に記載の出力ドライバ装置。
【請求項１４】
請求項１乃至１３の何れか１項に記載の出力ドライバ装置を組み込んだ集積回路。
【請求項１５】
入力信号から生成される第１のドライバ制御信号と第２のドライバ制御信号をそれぞれ受ける第１のドライブ用トランジスタ回路と第２のドライブ用トランジスタ回路の共通出力信号によって負荷回路を駆動するドライバ装置において、
前記第１のドライブ用トランジスタ回路をオンさせる前記第１のドライバ制御信号の電圧波形を前記第１のドライブ用トランジスタ回路の動作閾値付近でなまらせ該動作閾値を超える範囲に対しては急峻にするように制御し、前記第２のドライバ制御信号が前記第２のドライブ用トランジスタ回路をオンさせるタイミングで、該オンの動作が完了するよりも早く前記第１のドライバ制御信号が前記第１のドライブ用トランジスタ回路をオフさせるように制御する第１のプリドライバ部と、
前記第２のドライブ用トランジスタ回路をオンさせる前記第２のドライバ制御信号の電圧波形を前記第２のドライブ用トランジスタ回路の動作閾値付近でなまらせ該動作閾値を超える範囲に対しては急峻にするように制御し、前記第１のドライバ制御信号が前記第１のドライブ用トランジスタ回路をオンさせるタイミングで、該オンの動作が完了するよりも早く前記第２のドライバ制御信号が前記第２のドライブ用トランジスタ回路をオフさせるように制御する第２のプリドライバ部と、
を含むことを特徴とする出力ドライバ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
開示する技術は、集積回路の出力ドライバにおけるノイズ及び消費電力の制御技術に関する。
【背景技術】
【０００２】
集積回路（ＬＳＩ）の出力ドライバ回路（以下単に「出力ドライバ」と呼ぶ）は、ＬＳＩ内部にて生成されるオン／オフ信号を入力として、ＬＳＩの外部に接続される電圧駆動型半導体スイッチング素子などのための駆動信号を生成する回路である。このような電圧駆動型半導体スイッチング素子としては例えば、モータの可変速制御用インバータなどの電力変換装置に使用される絶縁ゲート型バイポーラ・トランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）がある。【０００３】
図１Ａは、出力ドライバとその周辺回路の一般的な構成例を示す図である。
ドライブ用トランジスタ回路１０１の出力信号１０４は、外部の特には図示しないスイッチング素子等の負荷回路を駆動する。ドライブ用トランジスタ回路１０１は例えば、Ｐ型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）１０１−１と、Ｎ型ＭＯＳＦＥＴ１０１−２とを含む。Ｐ型ＭＯＳＦＥＴ１０１−１のソース端子には電源電圧ＶＤＤが印加され、Ｎ型ＭＯＳＦＥＴ１０１−２のソース端子は接地電位ＶＳＳにされる。Ｐ型ＭＯＳＦＥＴ１０１−１とＮ型ＭＯＳＦＥＴ１０１−２のドレイン端子同士が接続される。Ｐ型ＭＯＳＦＥＴ１０１−１のゲート端子に入力するｎｅｔ＿ｐ信号がアサートされ（ローレベルになり）、Ｎ型ＭＯＳＦＥＴ１０１−２のゲート端子に入力するｎｅｔ＿ｎ信号がネゲートされる（ローレベルになる）。これにより、Ｐ型ＭＯＳＦＥＴ１０１−１がオン、Ｎ型ＭＯＳＦＥＴ１０１−２がオフとなって、電源電圧ＶＤＤが出力信号１０４に供給される。一方、Ｐ型ＭＯＳＦＥＴ１０１−１のゲート端子に入力するｎｅｔ＿ｐ信号がネゲートされ（ハイレベルになり）、Ｎ型ＭＯＳＦＥＴ１０１−２のゲート端子に入力するｎｅｔ＿ｎ信号がアサートされる（ハイレベルになる）。これにより、Ｐ型ＭＯＳＦＥＴ１０１−１がオフ、Ｎ型ＭＯＳＦＥＴ１０１−２がオンとなって、出力信号１０４が接地電位ＶＳＳに落とされる。【０００４】
ここで、ドライブ用トランジスタ回路１０１の出力信号１０４が変化に伴って、ノイズ（貫通電流・ｄｉ／ｄｔ）が発生する。また、ドライブ用トランジスタ回路１０１と外部スイッチング素子との相互作用により、電源ノイズが発生する。そこで、このノイズを抑制するために、出力ドライバを構成するＰ型ＭＯＳＦＥＴ１０１−１及びＮ型ＭＯＳＦＥＴ１０１−２に供給され、これらをＯＮさせる側のｎｅｔ＿ｐ信号及びｎｅｔ＿ｎ信号の各波形（１０５，１０９）をなまらせる制御が一般に行われる。この制御は、ｎｅｔ＿ｐ信号及びｎｅｔ＿ｎ信号をそれぞれ生成するプリドライバ回路（以下、「プリドライバ」と呼ぶ）１０２−１及び１０２−２にて行われる。この結果、ドライブ用トランジスタ回路１０１の出力信号１０４の波形がなまるように調整され、ノイズ（貫通電流・ｄｉ／ｄｔ）の発生が抑制される。【０００５】
しかし、ｎｅｔ＿ｐ信号及びｎｅｔ＿ｎ信号の波形を単純になまらせた場合、Ｐ型ＭＯＳＦＥＴ１０１−２とＮ型ＭＯＳＦＥＴ１０１−２が同時にオンしている時間が長くなり、電源電圧ＶＤＤと接地電位ＶＳＳとの間で貫通電流が大きく流れる。貫通電流は、電流ノイズ、電圧ノイズ更には電源ノイズや電源ドロップの原因となる。この結果、出力信号１０４の信号レベルの低下、ドライブ用トランジスタ回路１０１のインピーダンスの変化による反射増加やジッタ増加によるタイミングエラー、波形の立ち上がり立ち下りが遅くなるなど、出力信号１０４の波形の品質の低下を引き起こす。また、貫通電流の増加は、ドライブ用トランジスタ回路１０１を含む集積回路の消費電力の増加につながる。更に、ｎｅｔ＿ｐ信号及びｎｅｔ＿ｎ信号の波形をなまらせた場合、状態遷移中のノイズ耐性も低くなってしまう。【０００６】
このような問題点に対する第１の従来技術として、例えば図１Ｂに示されるような制御方式が知られている。
即ち、外部スイッチング素子をたとえばターンオンさせるために、図１Ａの入力信号１０３が時刻ｔ１においてアサートされる（ハイレベルになる）。これに応答して、プリドライバ１０２−１は、図中１０５として示されるように、ｎｅｔ＿ｐ信号を、ゆっくりとアサートされるようにその波形をなまらせる。一方、プリドライバ１０２−２は、図中１０６として示されるように、ｎｅｔ＿ｎ信号を、急峻にネゲートされるようにその波形を制御する。この結果、図１Ａにおいて、外部スイッチング素子のたとえばターンオン時に、まず、Ｎ型ＭＯＳＦＥＴ１０１−２が先行してオフされて、その後に、Ｐ型ＭＯＳＦＥＴ１０１−１がオンされる。これにより、出力信号１０４が、図１Ｂの１０７として示されるようにたとえばターンオンレベルに立ち上がる際に、Ｎ型ＭＯＳＦＥＴ１０１−２とＰ型ＭＯＳＦＥＴ１０１−１間の貫通電流が抑制される。【０００７】
一方、外部スイッチング素子をたとえばターンオフさせるために、図１Ａの入力信号１０３が時刻ｔ２においてネゲートされる（ローレベルになる）。これに応答して、プリドライバ１０２−１は、図中１０８として示されるように、ｎｅｔ＿ｐ信号を、急峻にネゲートされるようにその波形を制御する。一方、プリドライバ１０２−２は、図中１０９として示されるように、ｎｅｔ＿ｎ信号を、ゆっくりとアサートされるようにその波形をなまらせる。この結果、図１Ａにおいて、外部スイッチング素子のたとえばターンオフ時に、まず、Ｐ型ＭＯＳＦＥＴ１０１−１がオフされて、その後に、Ｎ型ＭＯＳＦＥＴ１０１−２がオンされる。これにより、出力信号１０４が、図１Ｂの１１０として示されるようにたとえばターンオフレベルに落ちる際においても、Ｎ型ＭＯＳＦＥＴ１０１−２とＰ型ＭＯＳＦＥＴ１０１−１間の貫通電流が抑制される。【０００８】
上述のように、第１の従来技術では、貫通電流によるノイズは、オフになる側のプリドライバ出力波形が急峻にされることによりある程度減らせる。しかし、ドライブ用トランジスタ回路１０１から出力される出力信号１０４の波形がなまる、即ち波形の立ち上がり、立ち下がりが急峻ではない結果、後段のスイッチング素子の高速動作が妨げられる結果となってしまうという問題点を有している。出力電圧の変化に伴う電流変化によるノイズの影響が大きく出現するのは、Ｐ型ＭＯＳＦＥＴ１０１−１及びＮ型ＭＯＳＦＥＴ１０１−２のスイッチングの閾値（Ｖｔｈ）付近である。しかし、第１の従来技術では、ｎｅｔ＿ｐ信号は実際には、立ち下がり部分１０５において図１Ｂに示されるように下に凸になまり、ｎｅｔ＿ｎ信号も実際には、立ち上がり部分１０９において図１Ｂに示されるように上に凸になまっていた。このため、貫通電流はあまり減少しなかった。また、出力信号１０４の立ち上がり、立ち下がりも急峻ではなかった。このように、第１の従来技術では、Ｐ型ＭＯＳＦＥＴ１０１−１及びＮ型ＭＯＳＦＥＴ１０１−２の閾値付近のみで、ｎｅｔ＿ｐ信号及びｎｅｔ＿ｎ信号の波形をなまらせることは難しいという問題点を有していた。【０００９】
図２は、第２の従来技術の構成図である。この構成では、ドライブ用トランジスタ回路２０１として、Ｐ型ＭＯＳＦＥＴ２０１−１とＮ型ＭＯＳＦＥＴ２０１−２とで実現できる組が例えば＃１〜＃４の複数組配置される。＃１〜＃４の各Ｐ型ＭＯＳＦＥＴ２０１−１のソース端子には電源電圧ＶＤＤが印加される。＃１〜＃４の各Ｎ型ＭＯＳＦＥＴ２０１−２のソース端子は接地電位ＶＳＳにされる。また、＃１〜＃４の各Ｐ型ＭＯＳＦＥＴ２０１−１と＃１〜＃４の各Ｎ型ＭＯＳＦＥＴ２０１−２の各ドレイン端子同士が接続される。＃１〜＃４の各Ｐ型ＭＯＳＦＥＴ２０１−１の各ゲート端子には、縦続接続された＃１〜＃４のプリドライバ２０２−１の各出力信号ｎｅｔ＿ｐ１、ｎｅｔ＿ｐ２、ｎｅｔ＿ｐ３、及びｎｅｔ＿ｐ４が入力する。＃１〜＃４の各Ｎ型ＭＯＳＦＥＴ２０１−２の各ゲート端子には、縦続接続された＃１〜＃４のプリドライバ２０２−２の各出力信号ｎｅｔ＿ｎ１、ｎｅｔ＿ｎ２、ｎｅｔ＿ｎ３、及びｎｅｔ＿ｎ４が入力する。＃１〜＃４の各Ｐ型ＭＯＳＦＥＴ２０１−１と各Ｎ型ＭＯＳＦＥＴ２０１−２の各ドレイン接続部は、出力信号２０４に接続される。プリドライバ２０２−１（＃１）及び２０２−２（＃１）には、入力信号２０３が入力される。【００１０】
この構成において例えば、外部スイッチング素子をターンオンさせるために、図２Ａの入力信号２０３が、図２Ｂに示されるように、時刻ｔ１においてアサートされる。これに応答して、縦続接続された＃１〜＃４のプリドライバ２０２−１の各出力信号ｎｅｔ＿ｐ１、ｎｅｔ＿ｐ２、ｎｅｔ＿ｐ３、及びｎｅｔ＿ｐ４が、図２Ｂに示されるように、時間差をもって順次アサートされる。また、時刻ｔ１に応答して、縦続接続された＃１〜＃４のプリドライバ２０２−２の各出力信号ｎｅｔ＿ｎ１、ｎｅｔ＿ｎ２、ｎｅｔ＿ｎ３、及びｎｅｔ＿ｎ４が、図２Ｂに示されるように、時間差をもって順次ネゲートされる。この結果、＃１〜＃４の出力ドライバ組２０１−１及び２０１−２の各出力が発生し、それらの合成出力として、図２Ｂに示される出力信号２０４が得られる。【００１１】
一方、外部スイッチング素子をたとえばターンオフさせるために、図２Ａの入力信号２０３が、図２Ｂに示されるように、時刻ｔ２においてネゲートされる。これに応答して、縦続接続された＃１〜＃４のプリドライバ２０２−１の各出力信号ｎｅｔ＿ｐ１、ｎｅｔ＿ｐ２、ｎｅｔ＿ｐ３、及びｎｅｔ＿ｐ４が、図２Ｂに示されるように、時間差をもって順次ネゲートされる。また、時刻ｔ２に応答して、縦続接続された＃１〜＃４のプリドライバ２０２−２の各出力信号ｎｅｔ＿ｎ１、ｎｅｔ＿ｎ２、ｎｅｔ＿ｎ３、及びｎｅｔ＿ｎ４が、図２Ｂに示されるように、時間差をもって順次アサートされる。この結果、＃１〜＃４の出力ドライバ組２０１−１及び２０１−２の各出力が発生し、それらの合成出力として、図２Ｂに示される出力信号２０４が得られる。【００１２】
図２Ａの構成では、＃１〜＃４のプリドライバ２０２−１及び＃１〜＃４のプリドライバ２０２−２の波形特性等が調整されることにより、複数のドライブ用トランジスタ２０１−１のスイッチングの遅延制御が行われる。しかし、ｎｅｔ＿ｐ１、ｎｅｔ＿ｐ２、ｎｅｔ＿ｐ３、ｎｅｔ＿ｐ４、及びｎｅｔ＿ｎ１、ｎｅｔ＿ｎ２、ｎｅｔ＿ｎ３、ｎｅｔ＿ｎ４のそれぞれの波形変化は制御されていない。この結果として、貫通電流の減少は十分ではなく、出力信号２０４の立ち上がり、立ち下がりがなまってしまい急峻ではない。【００１３】
更に、図２に示される第２の従来技術では、出力ドライバ組２０１−１及び２０１−２が複数組必要となる。一般に、ドライブ用トランジスタ回路２０１を実現するＰ型ＭＯＳＦＥＴ２０１−１及びＮ型ＭＯＳＦＥＴ２０１−２は、その占有面積が大きい。このため、第２の従来技術による集積回路の出力ドライバ回路は、その回路規模が大きくなってしまうという問題点を有している。例えば、ＤＤＲ２−ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  ２−Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）にオフチップドライバ（ＯＣＤ：Ｏｆｆ  Ｃｈｉｐ  Ｄｒｉｖｅｒ）回路を実装したい場合がある。この場合、上記第２の従来技術では、回路規模が大きくなってしまい、ＬＳＩにおける配線が増加し設計も複雑になる場合もある。【００１４】
以上の従来技術に関連して、下記特許文献が開示されている。
【特許文献１】特開平１１−２３４１１５号公報
【特許文献２】特開平０６−１７７７４０号公報
【特許文献３】特開２００１−９４４０６号公報
【発明の開示】
【００１５】
開示する技術が解決しようとする課題は、出力ドライバにおける貫通電流及びノイズを削減し、高速動作を可能とするとともに小さい回路規模で所望の出力波形特性を実現することである。
【００１６】
開示する技術は、入力信号から生成される第１のドライバ制御信号と第２のドライバ制御信号をそれぞれ受ける第１のドライブ用トランジスタ回路と第２のドライブ用トランジスタ回路の共通出力信号によって負荷回路を駆動するドライバ装置において、入力信号に応答して第１のドライバ制御信号を第１のドライブ用トランジスタに供給する第１のプリドライバと、入力信号に応答して第２のドライバ制御信号を第２のドライブ用トランジスタに供給する第２のプリドライバとを具備し、第２のプリドライバが、第２のドライバ制御信号を、第２のドライバ用トランジスタをオフさせるように、急峻に変化させ、そのタイミングに対して、第１のプリドライバが、第１のドライバ制御信号を、遅延させながら、第１のドライバ用トランジスタをオンさせるように、第１のドライバ用トランジスタ回路の動作の閾値付近でなまりその閾値を超える範囲に対しては急峻に変化するように制御し、第１のプリドライバが、第１のドライバ制御信号を、第１のドライバ用トランジスタをオフさせるように、急峻に変化させ、そのタイミングに対して、第２のプリドライバが、第２のドライバ制御信号を、遅延させながら、第２のドライバ用トランジスタをオンさせるように、第２のドライバ用トランジスタ回路の動作の閾値付近でなまりその閾値を超える範囲に対しては急峻に変化するように制御する、出力ドライバ装置を提供する。
【図面の簡単な説明】
【００１７】
【図１Ａ】出力ドライバとその周辺回路の一般的な構成例を示す図である。
【図１Ｂ】第１の従来技術の制御方式の動作波形図である。
【図２Ａ】第２の従来技術の構成図である。
【図２Ｂ】第２の従来技術の動作波形図である。
【図３】出力ドライバ装置の第１の実施形態の構成図である。
【図４】出力ドライバ装置の第１の実施形態の動作波形図である。
【図５】出力ドライバ装置の第１の実施形態によって生成される波形信号の効果を示す図である。
【図６】出力ドライバ装置の第２の実施形態の構成図である。
【図７】出力ドライバ装置の第２の実施形態の動作波形図である。
【図８】出力ドライバ装置の第３の実施形態の構成図である。
【図９】出力ドライバ装置の第３の実施形態の動作波形図である。
【図１０】出力ドライバ装置の第４の実施形態の構成図である。
【図１１】出力ドライバ装置の第４の実施形態の動作波形図である。
【図１２】各実施形態の効果を説明するための説明図である。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照しながら、実施形態について詳細に説明する。
図３は、出力ドライバ装置の第１の実施形態の構成図である。
出力ドライバ装置は、ＬＳＩ内部の出力部に配置され、ＬＳＩ内部にて生成される入力信号３０３のオン／オフに基づいて、外部に接続される特には図示しないスイッチング素子のターンオン／ターンオフを制御する。【００１９】
出力ドライバ装置において、ドライブ用トランジスタ回路３０１に含まれる第１のドライブ用トランジスタ回路３０１−１は、ドライバ出力に接続されるスイッチング素子のターンオン時にオンとなる出力信号３０４を供給する。第１のドライブ用トランジスタ回路３０１−１は、たとえばＰ型ＭＯＳＦＥＴによって実現される。勿論、同じ動作を実現できるその他のトランジスタ素子によって実現されてもよい。【００２０】
第２のドライブ用トランジスタ回路３０１−２は、スイッチング素子のターンオフ時にオンとなる出力信号３０４を供給する。第２のドライブ用トランジスタ回路３０１−２は、たとえばＮ型ＭＯＳＦＥＴによって実現される。勿論、同じ動作を実現できるその他のトランジスタ素子によって実現されてもよい。【００２１】
第１のプリドライバ部３０２−１は、入力信号３０３に基づいて、第１のドライバ制御信号ｎｅｔ＿ｐを生成し、第１のドライブ用トランジスタ回路３０１−１に供給する。ｎｅｔ＿ｐ信号は、入力信号３０３の立上りに応答して、信号量及び信号変化タイミングを制御しながら、第１のドライブ用トランジスタ回路３０１−１をオンさせる。また、ｎｅｔ＿ｐ信号は、入力信号３０３の立下りに応答して、第２のドライバ制御信号ｎｅｔ＿ｎが第２のドライブ用トランジスタ回路３０１−２をオンさせるよりも十分に早く第１のドライブ用トランジスタ回路３０１−１をオフさせる。【００２２】
第２のプリドライバ部３０２−２は、入力信号３０３に基づいて、第２のドライバ制御信号ｎｅｔ＿ｎを生成し、第２のドライブ用トランジスタ回路３０１−２に供給する。ｎｅｔ＿ｎ信号は、入力信号３０３の立下りに応答して、信号量及び信号変化タイミングを制御しながら、第２のドライブ用トランジスタ回路３０１−２をオンさせる。また、ｎｅｔ＿ｎ信号は、入力信号３０３の立上りに応答して、ｎｅｔ＿ｐ信号が第１のドライブ用トランジスタ回路３０１−１をオンさせるよりも十分に早く第２のドライブ用トランジスタ回路３０１−２をオフさせる。【００２３】
図３において、第１のプリドライバ部３０２−１は、以下の構成として実現できる。
複数（＃１〜＃４）のバッファ回路（ＢＵＦ）３０２−１−３は、第１段目（＃１）に入力信号３０３が入力され、各々個別の所定量ずつの信号遅延を順次行うように縦続接続される。各バッファ３０２−１−３は、例えばＣＭＯＳ非反転回路であり、ｎｅｔ＿ａ１、ｎｅｔ＿ａ２、ｎｅｔ＿ａ３、ｎｅｔ＿ａ４の各出力電圧信号を出力する。【００２４】
複数（＃１〜＃４）の第１の制御用トランジスタ（第１ＴＲ）３０２−１−１は、一方導電型例えばＮ型ＭＯＳＦＥＴによって実現される。各第１ＴＲ３０２−１−１では、各々のドレイン端子がｎｅｔ＿ｐ信号線に接続され、各ソース端子は接地電位ＶＳＳに接続されている。【００２５】
第２の制御用トランジスタ回路（第２ＴＲ）３０２−１−２は、他方導電型例えばＰ型ＭＯＳＦＥＴである。第２ＴＲ３０２−１−２では、ソース端子が電源電圧ＶＤＤに接続され、ドレイン端子がｎｅｔ＿ｐ信号線に接続される。【００２６】
＃１〜＃４の第１ＴＲ３０２−１−１は各々、ｎｅｔ＿ａ１、ｎｅｔ＿ａ２、ｎｅｔ＿ａ３、ｎｅｔ＿ａ４の各出力電圧信号に基づいて、各々所定のドレイン電流値ｉ＿ａ１、ｉ＿ａ２、 ｉ＿ａ３、ｉ＿ａ４と、Ｃｐ×（ｄｖｐ／ｄｔ）を流すことにより、ｎｅｔ＿ｐ信号を形成する。ここで、Ｃｐはｎｅｔ＿ｐ信号線と接地間に存在する等価キャパシタンス、ｖｐはｖｐ＝ｎｅｔ＿ｐを満たす節点電圧であり、いずれも図示しない。【００２７】
今、入力信号３０３の電圧がローレベル（以下「Ｌ」と略す）からハイレベル（以下、「Ｈ」と略す）又はＨからＬに変化するとする。この結果、各ｎｅｔ＿ａｉ（ｉ＝１，２，３，４）信号が、各バッファ回路３０２−１−１（＃１、＃２、＃３、＃４）の伝播遅延時間分ずつ遅れながら、ＬからＨ（又はＨからＬ）に変化する。ここで、各第１ＴＲ３０２−１−１はＮ型ＭＯＳＦＥＴであるから、その各ドレイン電流ｉ＿ａｉ（ｉ＝１，２，３，４）は、ＦＥＴ特性の線形領域で、各ゲート電圧のＬからＨ（又はＨからＬ）への変化に応答して、増加（又は減少）する方向に流れる。【００２８】
一方、第２ＴＲ３０２−１−２のゲート端子には、入力信号３０３が直接入力されている。従って、第２ＴＲ３０２−１−２におけるドレイン電流ｉ＿ａ０は、入力信号３０３の電圧とソース端子に印加されている電源電圧ＶＤＤとの差分に依存する。そして、第２ＴＲ３０２−１−２はＰ型ＭＯＳＦＥＴであるから、ドレイン電流ｉ＿ａ０は、線形領域で入力信号３０３の電圧がＬからＨ（又はＨからＬ）になる変化に依存して、減少（又は増加）する方向に流れる。【００２９】
ここで、第１ＴＲ３０２−１−１又は第２ＴＲ３０２−１−２のチャネル（ゲート部分）の大きさ、即ちＷ／Ｌ（チャネルの幅／チャネルの長さ）に依存した、ドレイン・ソース間のコンダクタンスＧａｉと相互コンダクタンスｇｍｉが大きいほど、ドレイン電流ｉ＿ａｉが大きくなるように調整がなされる。なお、ｉ＝０，１，２，３，４である。【００３０】
このようにしてｎｅｔ＿ｐ信号の電圧は、第１ＴＲ３０２−１−１（＃１、＃２、＃３、＃４）に流れる各ドレイン電流ｉ＿ａｉ（ｉ＝１，２，３，４）及びＣｐ×（ｄｖｐ／ｄｔ）に依存する。また、ｎｅｔ＿ｐ信号の電圧は、第２ＴＲ３０２−１−２に流れるドレイン電流ｉ＿ａ０にも依存する。更に、ｎｅｔ＿ｐ信号の電圧は、各第１ＴＲ３０２−１−１又は第２ＴＲ３０２−１−２のコンダクタンスＧａｉ又はｇｍｉ（以下、「Ｇａｉ（ｇｍｉ）」と記す）にも依存することになる。【００３１】
ここで、任意の時刻ｔにおいては、下記の電流則が成立する。
ｉ＿ａ０＝ｉ＿ａ１＋ｉ＿ａ２＋ｉ＿ａ３＋ｉ＿ａ４＋Ｃｐ×（ｄｖｐ／ｄｔ）
そして、次式が成立するように、各第１ＴＲ３０２−１−１のチャネルの大きさが調整される。【００３２】
Ｇａ１（ｇｍ１）＜Ｇａ２（ｇｍ２）＜Ｇａ３（ｇｍ３）＜Ｇａ４（ｇｍ４）
かつ、
Ｇａ０（ｇｍ０）≫
Ｇａ１（ｇｍ１）＋Ｇａ２（ｇｍ２）＋Ｇａ３（ｇｍ３）＋Ｇａ４（ｇｍ４）
この関係に基づいて、第１ＴＲ３０２−１−１の各段において、駆動力であるコンダクタンス即ちＷ／Ｌの小さい段から駆動力の大きい段に向かって、順次各段の第１ＴＲ３０２−１−１がオンされてゆく。同時に、各ＢＵＦ３０２−１−３によって、各段の信号伝搬の時間差が調整される。これにより、ｎｅｔ＿ｐ信号の波形が調整され、その結果、出力ドライバの動作閾値付近の波形を全体として上に凸になるようになまらせつつ、閾値を越える範囲に対してはなまらせない波形即ち急峻な波形を作ることが可能となる。【００３３】
以上の動作を図４の波形図に基づいて説明する。
ｎｅｔ＿ｐ信号が接続している第１のドライブ用トランジスタ回路３０１−１のゲート端子から第１のプリドライバ部３０２−１側を見た等価キャパシタンスＣｐは、各第１ＴＲ３０２−１−１及び各第２ＴＲ３０２−１−２の動作領域に依存して変化する。しかし、簡単化のため、等価キャパシタンスＣｐは、第１のドライブ用トランジスタ回路３０１−１のゲートと接地（ＶＳＳ）間にあって、殆ど変化しないと仮定する。このとき、時定数（Ｃｐ／Ｇ）は、全コンダクタンスＧの変化に対応して、全コンダクタンスの大きさが大きいほど小さく、ｎｅｔ＿ｐ信号の応答が速くなるものとする。ここで、図３の回路が過渡状態の小信号等価モデルに従うと仮定する。この仮定のもとで、全コンダクタンスＧは、各第１ＴＲ３０２−１−１又は第２ＴＲ３０２−１−２のコンダクタンスＧａｉ（ｇｍｉ）（ｉ＝０，１，２，３，４）の和である。【００３４】
以下の説明において、期間ｔ１−ｔ２、ｔ２−ｔ３、ｔ３−ｔ４、ｔ４−ｔ５、ｔ５−ｔ６をそれぞれ、ｔ１２、ｔ２３、ｔ３４、ｔ４５、ｔ５６と記する。さらに、期間ｔ７−ｔ８、ｔ８−ｔ９、ｔ９−ｔ１０、ｔ１０−ｔ１１、ｔ１１−ｔ１２をそれぞれ、ｔ７８、ｔ８９、ｔ９１０、ｔ１０１１、ｔ１１１２と記す。【００３５】
まず、ｔ１２では、入力信号３０３の電圧がＬからＨに変化するので、入力信号３０３と同じ信号であるｎｅｔ＿ａ０信号の電圧もＬからＨに変化している。しかし、この区間ではｎｅｔ＿ａ１、ｎｅｔ＿ａ２、ｎｅｔ＿ａ３、ｎｅｔ＿ａ４の各電圧信号値は、まだＬのままである。従って、等価キャパシタンスＣｐにそれまで保持されているＨレベル電圧が、ｎｅｔ＿ｐの電圧となっている。【００３６】
ｔ２３では、ｔ１２におけるｎｅｔ＿ａ０の電圧のＬからＨへの変化がＢＵＦ３０２−１−３（＃１）で遅延して伝播し、ｎｅｔ＿ａ１の電圧がＬからＨに変化している。また、このｔ２３では、入力信号３０３とｎｅｔ＿ａ０の各電圧は既にＨとなっている。ｎｅｔ＿ａ１のこの変化に応答して、第１ＴＲ３０２−１−１（＃１）の小さな値のコンダクタンスＧａ１（ｇｍ１）に対応する量の電流ｉ＿ａ１が、等価キャパシタンスＣｐの電圧を放電するように流れることになる。なお、ｔ２３では、第２ＴＲ３０２−１−２は、ｎｅｔ＿ａ０の電圧がＨであるから、ｉ＿ａ０はほぼ０となっている。また、第１ＴＲ３０２−１−１（＃１）によるｎｅｔ＿ｐの時定数は、小さな値のコンダクタンスＧａ１（ｇｍ１）のために大きな値となる。このため、ｔ２３におけるｎｅｔ＿ｐの電圧波形は、図４に示されるように、傾きが小さい変化になっている。【００３７】
ｔ３４では、入力信号３０３及びｎｅｔ＿ａ０の電圧が既にＨとなり、更にｎｅｔ＿ａ１の電圧も既にＨとなっている。そして、ｔ２３におけるｎｅｔ＿ａ１の電圧のＬからＨへの変化がＢＵＦ３０２−１−３（＃２）を介して遅延伝播し、ｎｅｔ＿ａ２の電圧がＬからＨに変化している。ｎｅｔ＿ａ２のこの変化に応答して、電流ｉ＿ａ１と電流ｉ＿ａ２が、等価キャパシタンスＣｐの電圧を放電するように流れることになる。電流ｉ＿ａ１の量は、第１ＴＲ３０２−１−１（＃１）の小さな値のコンダクタンスＧａ１（ｇｍ１）に対応する。電流ｉ＿ａ２の量は、第１ＴＲ３０２−１−１（＃２）の中位の値のコンダクタンスＧａ２（ｇｍ２）に対応する。このときのｎｅｔ＿ｐの電圧変化に対する時定数は、小さな値のコンダクタンスＧａ１（ｇｍ１）と中位の値のコンダクタンスＧａ２（ｇｍ２）との和のコンダクタンスＧａ１（ｇｍ１）＋Ｇａ２（ｇｍ２）に対応したものとなり、前よりも小さくなる方向に変化する。即ち、ｔ２３の時定数よりｔ３４での時定数のほうが小さくなるので、図４に示されるように、電流ｉ＿ａ１とｉ＿ａ２の合計電流に対応するｎｅｔ＿ｐの電圧が中速に変化しようとする。なお、この時刻のｔ３４においても、ｎｅｔ＿ａ０の電圧はＨレベルとなっているので、第２ＴＲ３０２−１−２が流そうとする電流ｉ＿ａ０は、ほぼ０となっている。【００３８】
ｔ４５では、入力信号３０３、ｎｅｔ＿ａ０、ｎｅｔ＿ａ１の各電圧がＨで、ｎｅｔ＿ａ２の電圧もＨとなっている。そして、ｔ３４におけるｎｅｔ＿ａ２のＬからＨへの変化がＢＵＦ３０２−１−３（＃３）を介して遅延伝播し、ｎｅｔ＿ａ３の電圧がＬからＨに変化している。ｎｅｔ＿ａ３のこの変化に応答して、電流ｉ＿ａ１、ｉ＿ａ２、ｉ＿ａ３が、等価キャパシタンスＣｐの電圧を放電するようにＣｐから流れることになる。電流ｉ＿ａ１の量は、第１ＴＲ３０２−１−１（＃１）の小さな値のコンダクタンスＧａ１（ｇｍ１）に対応する。電流ｉ＿ａ２の量は、中位の値のコンダクタンスＧａ２（ｇｍ２）に対応する。電流ｉ＿ａ３の量は、中大位の値のコンダクタンスＧａ３（ｇｍ３）に対応する。このときのｎｅｔ＿ｐの電圧変化における時定数は、Ｇａ１（ｇｍ１）＋Ｇａ２（ｇｍ２）＋Ｇａ３（ｇｍ３）に対応したものとなり、前よりもかなり小さくなる方向に変化する。即ち、ｔ３４での時定数よりｔ４５での時定数のほうが小さくなるので、図４に示されるように、電流ｉ＿ａ１＋ｉ＿ａ２＋ｉ＿ａ３に対応するｎｅｔ＿ｐの電圧がかなり高速に変化し始める。この時刻のｔ４５においても、ｎｅｔ＿ａ０の電圧はＨレベルとなっているので、第２ＴＲ３０２−１−２が流そうとする電流ｉ＿ａ０は、ほぼ０となっている。【００３９】
ｔ５６では、入力信号３０３、ｎｅｔ＿ａ０、ｎｅｔ＿ａ１、ｎｅｔ＿ａ２の各電圧がＨで、ｎｅｔ＿ａ３の電圧もＨとなっている。そして、ｔ４５におけるｎｅｔ＿ａ３のＬからＨへの変化がＢＵＦ３０２−１−３（＃４）を介して遅延伝播し、ｎｅｔ＿ａ４の電圧がＬからＨに変化している。ｎｅｔ＿ａ４のこの変化に応答して、電流ｉ＿ａ１、ｉ＿ａ２、ｉ＿ａ３、ｉ＿ａ４が、等価キャパシタンスＣｐの電圧を放電するようにＣｐから流れることになる。電流ｉ＿ａ１の量は、第１ＴＲ３０２−１−１（＃１）の小さな値のコンダクタンスＧａ１（ｇｍ１）に対応する。電流ｉ＿ａ２の量は、中位の値のコンダクタンスＧａ２（ｇｍ２）に対応する。電流ｉ＿ａ３の量は、中大位の値のコンダクタンスＧａ３（ｇｍ３）に対応する。電流ｉ＿ａ３の量は、大きな値のコンダクタンスＧａ４（ｇｍ４）に対応する。このときのｎｅｔ＿ｐの電圧変化における時定数は、Ｇａ１（ｇｍ１）＋Ｇａ２（ｇｍ２）＋Ｇａ３（ｇｍ３）＋Ｇａ４（ｇｍ４）に対応したものとなり、前よりも更に小さくなる方向に変化する。即ち、ｔ４５での時定数よりｔ５６での時定数のほうが更に小さくなるので、図４に示されるように、電流ｉ＿ａ１＋ｉ＿ａ２＋ｉ＿ａ３＋ｉ＿ａ４に対応するｎｅｔ＿ｐの電圧が更に高速に変化しようとする。この時刻のｔ５６においても、ｎｅｔ＿ａ０の電圧はＨレベルとなっているので、第２ＴＲ３０２−１−２が流そうとする電流ｉ＿ａ０は、ほぼ０となっている。【００４０】
このようにして、ｉ＿ａ１＋ｉ＿ａ２＋ｉ＿ａ３＋ｉ＿ａ４の全電流の各項は、図4には図示しないが等価キャパシタンスＣｐの電荷変化に対応して流れるが、初期値が大きくだんだん減少する方向となり、零になるまで流れることになる。そして、ｉ＿ａ１＋ｉ＿ａ２＋ｉ＿ａ３＋ｉ＿ａ４の変化に対応するｎｅｔ＿ｐの電圧が電源電圧ＶＤＤを基準にして第１のドライブ用トランジスタ回路３０１−１の動作閾値（図４参照）を越えたときに、Ｇａ1（ｇｍ1）＋Ｇａ２（ｇｍ２）＋Ｇａ３（ｇｍ３）、そしてＧａ1（ｇｍ1）＋Ｇａ２（ｇｍ２）＋Ｇａ３（ｇｍ３）＋Ｇａ４（ｇｍ４）に対応する小さい時定数でｎｅｔ＿ｐの電圧が変化するようになるので、図４に示されるように、ｔ４５とｔ５６におけるｎｅｔ＿ｐを、急峻な波形とすることができる。【００４１】
この期間ｔ４５とｔ５６において、第１のドライブ用トランジスタ回路３０１−１がオン状態となり、出力信号３０４の電圧がＬからＨに急峻に立ち上がる。そして、時刻ｔ６以降、ｎｅｔ＿ｐの電圧がＬになり電流は０となって、出力信号３０４の電圧はＨを維持する状態となる。【００４２】
このようにして、第１ＴＲ３０２−１−１の各段において、駆動力（コンダクタンス）の小さい段から駆動力の大きい段に向かって、各段の時間差がＢＵＦ３０２−１−３で調整されながら、順次オンされてゆく。これにより、第１のドライブ用トランジスタ回路３０１−１の動作閾値付近で全体的に上に凸になまり、動作閾値を越える範囲ではなまらない即ち急峻に変化するような、ｎｅｔ＿ｐの波形を生成することができる。【００４３】
ｔ７８において入力信号３０３がＨからＬに立ち下がるときには、第２ＴＲ３０２−１−２のコンダクタンスが大きい値に設定されているので、ｎｅｔ＿ｐの電流はｔ７８においてパルス的に急峻に立ち上がり小さな時定数に従って急峻に立ち下がり、ｎｅｔ＿ｐの電圧は小さな時定数に従って急峻に立ち上がる。【００４４】
次に、図３において、第２のプリドライバ部３０２−２は、以下の構成として実現できる。
＃１〜＃４の複数のバッファ回路（ＢＵＦ）３０２−２−３は、第１段目（＃１）に入力信号３０３が入力され、各々個別の所定量ずつの信号遅延を順次行うように縦続接続される。各バッファ３０２−２−３は、例えばＣＭＯＳ非反転回路であり、ｎｅｔ＿ｂ１、ｎｅｔ＿ｂ２、ｎｅｔ＿ｂ３、ｎｅｔ＿ｂ４の各電圧信号を出力する。【００４５】
複数（＃１〜＃４）の第１の制御用トランジスタ（第１ＴＲ）３０２−２−１は、例えばＰ型ＭＯＳＦＥＴによって構成される。各第１ＴＲ３０２−２−１では、各々のドレイン端子がｎｅｔ＿ｎ信号線に接続され、各ソース端子は電源電圧ＶＤＤに接続されている。【００４６】
第２の制御用トランジスタ回路（第２ＴＲ）３０２−２−２は、例えばＮ型ＭＯＳＦＥＴである。第２ＴＲ３０２−２−２では、ソース端子が接地電位ＶＳＳに接続され、ドレイン端子がｎｅｔ＿ｎ信号線に接続される。【００４７】
＃１〜＃４の第１ＴＲ３０２−２−１は各々、ｎｅｔ＿ｂ１、ｎｅｔ＿ｂ２、ｎｅｔ＿ｂ３、ｎｅｔ＿ｂ４信号の各電圧変化に基づいて、各々所定のドレイン電流値ｉ＿ｂ１、ｉ＿ｂ２、 ｉ＿ｂ３、ｉ＿ｂ４と、Ｃｎ×（ｄｖｎ／ｄｔ）を流すことにより、ｎｅｔ＿ｎ信号を形成する。ここで、Ｃｎはｎｅｔ＿ｎ信号線と接地間に存在する等価キャパシタンス、ｖｎはｖｎ＝ｎｅｔ＿ｎを満たす節点電圧であり、いずれも図示を省略する。【００４８】
今、入力信号３０３の電圧がＨからＬ（又はＬからＨ）に変化するとする。この結果、各ｎｅｔ＿ｂｉ（ｉ＝１，２，３，４）電圧信号値が、各バッファ回路３０２−２−１（＃１、＃２、＃３、＃４）の伝播遅延時間分ずつ遅れながら、ＨからＬ（又はＬからＨ）に変化する。ここで、各第１ＴＲ３０２−２−１はＰ型ＭＯＳＦＥＴであるから、その各ドレイン電流ｉ＿ｂｉ（ｉ＝１，２，３，４）は、ＦＥＴ特性の線形領域で、各ゲート電圧のＨからＬ（又はＬからＨ）への変化に応答して、増加（又は減少）する方向に流れる。【００４９】
一方、第２ＴＲ３０２−２−２のゲート端子には、入力信号３０３が直接入力されている。従って、第２ＴＲ３０２−２−２におけるドレイン電流ｉ＿ｂ０は、入力信号３０３の電圧とソース端子に印加されている接地電位ＶＳＳとの差分に依存する。そして、第２ＴＲ３０２−２−２はＮ型ＭＯＳＦＥＴであるから、ドレイン電流ｉ＿ｂ０は、線形領域で入力信号３０３の電圧がＨからＬ（又はＬからＨ）になる変化に依存して、減少（又は増加）する方向に流れる。【００５０】
ここで、ドレイン電流ｉ＿ｂｉは、第１ＴＲ３０２−２−１又は第２ＴＲ３０２−２−２のチャネルの大きさＷ／Ｌ（幅／長さ）に依存した相互コンダクタンスｇｍｉと、ドレイン・ソース間のコンダクタンスＧｂｉが大きいほど、大きくなるように調整される。なお、ｉ＝０，１，２，３，４である。【００５１】
このようにしてｎｅｔ＿ｎ信号の電圧は、第１ＴＲ３０２−２−１（＃１、＃２、＃３、＃４）に流れる各ドレイン電流ｉ＿ｂｉ（ｉ＝１，２，３，４）及びＣｎ×（ｄｖｎ／ｄｔ）に依存する。また、ｎｅｔ＿ｎ信号の電圧は、第２ＴＲ３０２−２−２に流れるドレイン電流ｉ＿ｂ０にも依存する。更に、ｎｅｔ＿ｎ信号の電圧は、各第１ＴＲ３０２−２−１又は第２ＴＲ３０２−２−２のＧｂｉ又はｇｍｉ（以下、「Ｇｂｉ（ｇｍｉ）」と記す）（ｉ＝０，１，２，３，４）にも依存することになる。【００５２】
ここで、線形領域の任意の時刻ｔにおいては、電流則ｉ＿ｂ０＝ｉ＿ｂ１＋ｉ＿ｂ２＋ｉ＿ｂ３＋ｉ＿ｂ４−Ｃｎ×（ｄｖｎ／ｄｔ）が成立する。そして、次式が成立するように、各第１ＴＲ３０２−２−１のチャネルの大きさが調整される。【００５３】
Ｇｂ１（ｇｍ１）＜Ｇｂ２（ｇｍ２）＜Ｇｂ３（ｇｍ３）＜Ｇｂ４（ｇｍ４）
かつ、
Ｇｂ０（ｇｍ０）≫
Ｇｂ１（ｇｍ１）＋Ｇｂ２（ｇｍ２）＋Ｇｂ３（ｇｍ３）＋Ｇｂ４（ｇｍ４）
この関係に基づいて、駆動力であるコンダクタンス即ちＷ／Ｌの小さい第１ＴＲ３０２−２−１から駆動力の大きい第１ＴＲ３０２−２−１に向かって、各ＢＵＦ３０２−２−３によって時間差が調整されながら順次オンされてゆく。これにより、ｎｅｔ＿ｎ信号の波形が調整され、その結果、出力ドライバの動作閾値付近の波形をなまらせつつ、動作閾値を越える範囲に対してはなまらせない波形すなわち急峻な波形を作ることが可能となる。【００５４】
以上の動作を図４の波形図に基づいて説明する。
ｎｅｔ＿ｎ信号が接続している第２のドライブ用トランジスタ回路３０１−２のゲート端子から第２のプリドライバ部３０２−２側を見た等価キャパシタンスＣｎは、各第１ＴＲ３０２−２−１及び各第２ＴＲ３０２−２−２の動作領域に依存して変化する。しかし、簡単化のため、等価キャパシタンスＣｎは、第２のドライブ用トランジスタ回路３０１−２のゲートと接地（ＶＳＳ）間にあって、殆ど変化しないと仮定する。このとき、時定数（Ｃｎ／Ｇ）は、全コンダクタンスＧの変化に対応して、全コンダクタンスの大きさが大きいほど小さく、ｎｅｔ＿ｎ信号の応答が速くなるものとする。【００５５】
まず、ｔ１２において入力信号３０３がＬからＨに立ち上がるときには、第２ＴＲ３０２−２−２のコンダクタンスが大きい値に設定されているので、ｎｅｔ＿ｎの電流はパルス的に急峻に立ち上がり小さな時定数に従って急峻に立ち下がり、ｎｅｔ＿ｎの電圧は小さな時定数に従って急峻に立ち下がる。【００５６】
次に、ｔ７８では、入力信号３０３の電圧がＨからＬに変化するので、入力信号３０３と同じ信号であるｎｅｔ＿ｂ０の電圧もＨからＬに変化している。しかし、この区間ではｎｅｔ＿ｂ１、ｎｅｔ＿ｂ２、ｎｅｔ＿ｂ３、ｎｅｔ＿ｂ４の各電圧は、まだＨのままである。従って、等価キャパシタンスＣｎにそれまで保持されているＬレベル電圧が、ｎｅｔ＿ｎの電圧となっている。【００５７】
ｔ８９では、ｔ７８におけるｎｅｔ＿ｂ０の電圧のＨからＬへの変化がＢＵＦ３０２−２−３（＃１）で遅延して伝播し、ｎｅｔ＿ｂ１の電圧がＨからＬに変化している。また、このｔ８９では、入力信号３０３とｎｅｔ＿ｂ０の各電圧は既にＬとなっている。ｎｅｔ＿ｂ１のこの変化に応答して、第１ＴＲ３０２−２−１（＃１）の小さな値のコンダクタンスＧｂ１（ｇｍ１）に対応する量の電流ｉ＿ｂ１が、等価キャパシタンスＣｎの電圧を充電するように流れることになる。なお、ｔ８９では、第２ＴＲ３０２−２−２は、ｎｅｔ＿ｂ０の電圧がＬであるから、ｉ＿ｂ０はほぼ０となっている。また、第１ＴＲ３０２−２−１（＃１）によるｎｅｔ＿ｎの時定数は、小さな値のコンダクタンスＧｂ１（ｇｍ１）のために大きな値となる。このため、ｔ８９におけるｎｅｔ＿ｎの電圧波形は、図４に示されるように、傾きが小さい変化になっている。【００５８】
ｔ９１０では、入力信号３０３及びｎｅｔ＿ｂ０の電圧が既にＬとなり、更にｎｅｔ＿ｂ１の電圧も既にＬとなっている。そして、ｔ８９におけるｎｅｔ＿ｂ１の電圧のＨからＬへの変化がＢＵＦ３０２−２−３（＃２）を介して遅延伝播し、ｎｅｔ＿ｂ２の電圧がＨからＬに変化している。ｎｅｔ＿ｂ２のこの変化に応答して、電流ｉ＿ｂ１と電流ｉ＿ｂ２が、等価キャパシタンスＣｎの電圧を充電するように流れることになる。電流ｉ＿ｂ１の量は、第１ＴＲ３０２−２−１（＃１）の小さな値のコンダクタンスＧｂ１（ｇｍ１）に対応する。電流ｉ＿ｂ２の量は、第１ＴＲ３０２−２−１（＃２）の中位の値のコンダクタンスＧｂ２（ｇｍ２）に対応する。このときのｎｅｔ＿ｎの電圧変化に対する時定数は、小さな値のコンダクタンスＧｂ１（ｇｍ１）と中位の値のコンダクタンスＧｂ２（ｇｍ２）との和のコンダクタンスＧｂ１（ｇｍ１）＋Ｇｂ２（ｇｍ２）に対応したものとなり、前よりも小さくなる方向に変化する。即ち、ｔ８９の時定数よりｔ９１０での時定数のほうが小さくなるので、図４に示されるように、電流ｉ＿ｂ１とｉ＿ｂ２の合計電流に対応するｎｅｔ＿ｎの電圧が中速に変化しようとする。なお、この時刻のｔ９１０においても、ｎｅｔ＿ｂ０の電圧はＬレベルとなっているので、第２ＴＲ３０２−２−２が流そうとする電流ｉ＿ｂ０は、ほぼ０となっている。【００５９】
ｔ１０１１では、入力信号３０３、ｎｅｔ＿ｂ０、ｎｅｔ＿ｂ１の各電圧がＬで、ｎｅｔ＿ｂ２の電圧もＬとなっている。そして、ｔ９１０におけるｎｅｔ＿ｂ２のＨからＬへの変化がＢＵＦ３０２−２−３（＃３）を介して遅延伝播し、ｎｅｔ＿ｂ３の電圧がＨからＬに変化している。ｎｅｔ＿ｂ３のこの変化に応答して、電流ｉ＿ｂ１、ｉ＿ｂ２、ｉ＿ｂ３が、等価キャパシタンスＣｎの電圧を充電するようにＣｎに流れることになる。電流ｉ＿ｂ１の量は、第１ＴＲ３０２−２−１（＃１）の小さな値のコンダクタンスＧｂ１（ｇｍ１）に対応する。電流ｉ＿ｂ２の量は、中位の値のコンダクタンスＧｂ２（ｇｍ２）に対応する。電流ｉ＿ｂ３の量は、中大位の値のコンダクタンスＧｂ３（ｇｍ３）に対応する。このときのｎｅｔ＿ｎの電圧変化における時定数は、Ｇｂ１（ｇｍ１）＋Ｇｂ２（ｇｍ２）＋Ｇｂ３（ｇｍ３）に対応したものとなり、前よりもかなり小さくなる方向に変化する。即ち、ｔ９１０での時定数よりｔ１０１１での時定数のほうが小さくなるので、図４に示されるように、電流ｉ＿ｂ１＋ｉ＿ｂ２＋ｉ＿ｂ３に対応するｎｅｔ＿ｎの電圧がかなり高速に変化し始める。この時刻のｔ１０１１においても、ｎｅｔ＿ｂ０の電圧はＬレベルとなっているので、第２ＴＲ３０２−２−２が流そうとする電流ｉ＿ｂ０は、ほぼ０となっている。【００６０】
ｔ１１１２では、入力信号３０３、ｎｅｔ＿ｂ０、ｎｅｔ＿ｂ１、ｎｅｔ＿ｂ２の各電圧がＬで、ｎｅｔ＿ｂ３の電圧もＬとなっている。そして、ｔ１０１１におけるｎｅｔ＿ｂ３のＨからＬへの変化がＢＵＦ３０２−２−３（＃４）を介して遅延伝播し、ｎｅｔ＿ｂ４の電圧がＨからＬに変化している。ｎｅｔ＿ｂ４のこの変化に応答して、電流ｉ＿ｂ１、ｉ＿ｂ２、ｉ＿ｂ３、ｉ＿ｂ４が、等価キャパシタンスＣｎの電圧を充電するようにＣｎに流れることになる。電流ｉ＿ｂ１の量は、第１ＴＲ３０２−２−１（＃１）の小さな値のコンダクタンスＧｂ１（ｇｍ１）に対応する。電流ｉ＿ｂ２の量は、中位の値のコンダクタンスＧｂ２（ｇｍ２）に対応する。電流ｉ＿ｂ３の量は、中大位の値のコンダクタンスＧｂ３（ｇｍ３）に対応する。電流ｉ＿ｂ３の量は、大きな値のコンダクタンスＧｂ４（ｇｍ４）に対応する。このときのｎｅｔ＿ｎの電圧変化における時定数は、Ｇｂ１（ｇｍ１）＋Ｇｂ２（ｇｍ２）＋Ｇｂ３（ｇｍ３）＋Ｇｂ４（ｇｍ４）に対応したものとなり、前よりも更に小さくなる方向に変化する。即ち、ｔ１０１１での時定数よりｔ１１１２での時定数のほうが小さくなるので、図４に示されるように、電流ｉ＿ｂ１＋ｉ＿ｂ２＋ｉ＿ｂ３＋ｉ＿ｂ４に対応するｎｅｔ＿ｎの電圧が更に高速に変化しようとする。この時刻のｔ１１１２においても、ｎｅｔ＿ｂ０の電圧はＬレベルとなっているので、第２ＴＲ３０２−２−２が流そうとする電流ｉ＿ｂ０は、ほぼ０となっている。【００６１】
このようにして、ｉ＿ｂ１＋ｉ＿ｂ２＋ｉ＿ｂ３＋ｉ＿ｂ４の全電流の各項は、図４には図示しないが等価キャパシタンスＣｎの電荷変化に対応して流れるが、初期値が大きくだんだん減少する方向となり、零になるまで流れることになる。そして、ｉ＿ｂ１＋ｉ＿ｂ２＋ｉ＿ｂ３＋ｉ＿ｂ４の変化に対応するｎｅｔ＿ｎの電圧が接地電位ＶＳＳを基準にして第２のドライブ用トランジスタ回路３０１−２の動作閾値（図４参照）を越えたときに、小さい時定数でｎｅｔ＿ｎの電圧が変化するようになるので、図４に示されるように、ｔ１０１１とｔ１１１２におけるｎｅｔ＿ｎを、急峻な波形とすることができる。【００６２】
この期間ｔ１０１１とｔ１１１２において、第２のドライブ用トランジスタ回路３０１−２がオン状態となり、出力信号３０４の電圧がＨからＬに急峻に立ち下がる。そして、時刻ｔ１２以降、ｎｅｔ＿ｎの電圧がＨになり電流は０となって、出力信号３０４の電圧はＬを維持する状態となる。【００６３】
このようにして、駆動力（コンダクタンス）の小さい第１ＴＲ３０２−２−１から駆動力の大きい第１ＴＲ３０２−２−１が、各々の時間差がＢＵＦ３０２−２−３で調整されながら順次オンされてゆく。これにより、第２のドライブ用トランジスタ回路３０１−２の動作閾値付近で全体的に下に凸になまり、動作閾値を越える範囲ではなまらないような、すなわち急峻なｎｅｔ＿ｎの波形を生成することができる。【００６４】
したがって、図３、図４に示すようにｎｅｔ−ｎの急峻な立ち下がりにより、ドライブ用トランジスタ回路３０１−２のオフを、ｎｅｔ−ｐの立ち下がりによるドライブ用トランジスタ回路３０１-１のオンよりも先行させる。【００６５】
また、ｎｅｔ−ｐの急峻な立ち上りにより、ドライブ用トランジスタ回路３０１−１のオフを、ｎｅｔ−ｎの立ち上りによるドライブ用トランジスタ回路３０１−２のオンよりも先行させる。【００６６】
図５は、図３に示される第１の実施形態によって生成される波形信号の効果を示す図である。
今、入力信号３０３が例えば、図５（ａ）に示されるように、時刻ｔ１からｔ２にかけて立ち上がりになり、時刻ｔ７からｔ８にかけて立ち下がるとする。【００６７】
この入力信号３０３の変化に反応して生成される出力信号の変化は、従来は、図５（ｂ）の破線に示される如くとなる。即ち、入力信号３０３の立ち上がり時には、時刻ｔ１からｔ６にかけてなまるような信号が生成される。また、入力信号３０３の立ち下がり時には、時刻ｔ７からｔ１２にかけてなまって変化するような出力信号が生成される。【００６８】
一方、図３に示される第１の実施形態では、図５（ｂ）の実線に示される如くとなる。即ち、t１からt４までほとんど立ち上がらず、t４からt５でやや立ち上がり、時刻ｔ５からｔ６にかけて急峻に立ち上がる。また、t７からt１０はほとんど立ち下がらず、時刻ｔ１０からｔ１１でやや立ち下がり、時刻ｔ１１からｔ１２にかけて急峻に立ち下がる。従って、第１の実施形態によれば出力信号の立ち上がり、立ち下がりが急峻になり、ドライバトランジスタのスイッチング特性が高速になる。【００６９】
図５（ｃ）は、図５（ｄ）の貫通電流iの微分値ｄｉ／ｄｔ、即ち電流ノイズの波形である。出力電圧の立ち上がり、立ち下り時の貫通電流の微分値、即ち電流ノイズ及び貫通電流は、図５（ｃ）及び（ｄ）に示されるように、従来は破線に示されるように大きい。これに対して、第１の実施形態では、これらを実線に示されるようにより小さくすることができる。ｔ５からｔ９の間の貫通電流が一定値になるのは、出力信号１０４（電流）がドライブ用トランジスタと負荷の間に流れるからである。【００７０】
このようにして、図３に示される第１の実施形態では、第１のプリドライバ部３０２−１及び第２のプリドライバ部３０２−２がｎｅｔ＿ｐ信号及びｎｅｔ＿ｎ信号を制御する。この結果、第１のドライブ用トランジスタ回路３０１−１及び第２のドライブ用トランジスタ回路３０１−２の動作閾値付近のみでなまるようなターンオン信号（ｎｅｔ−ｐ）及びターンオフ信号（ｎｅｔ−ｎ）が生成される。これにより、外部のスイッチング素子において、ノイズの発生を抑制しつつ、高速動作が可能となる。【００７１】
前述した第１の従来技術では、ドライバ制御信号の主力波形全体をなまらせていたため、出力波形もなまってしまい、高速・低消費電力動作を妨げられていた。これに対して、図３の第１の実施形態では、ノイズ発生に影響の大きいドライブ用トランジスタ回路の動作閾値電圧付近の波形を制御することで、ノイズを効果的に低減することが可能である。また、ノイズ発生に影響の少ない動作閾値電圧付近以外の波形は速やかに変化させることで、出力波形のなまりを抑えることが可能である。この結果、第１の実施形態では、発生するノイズ・消費電力を抑えつつ、高速動作を実現できる。【００７２】
一方、前述した第２の従来技術と比較すると、第２の従来技術では図２に示されるように、出力波形を最適に制御させるために、ドライブ用トランジスタ回路２０１として、Ｐ型ＭＯＳＦＥＴ２０１−１とＮ型ＭＯＳＦＥＴ２０１−２とで構成される組が複数組必要となる。一般に、ドライブ用トランジスタ回路は、大きな出力のターンオン信号及びターンオフ信号を生成する必要があるため、ＬＳＩ上でのそれらの実装面積は大きくなってしまう。即ち、例えば図１２（ａ）に模式的に示されるように、第２の従来技術では、プリドライバ部１２０２−１、１２０２−２に対するドライブ用トランジスタ回路１２０１の部分の実装面積が大きい。また、プリドライバ部１２０２−１、１２０２−２とドライブ用トランジスタ回路１２０１との間の配線も複雑になりがちである。なお、図１２（ａ）のドライブ用トランジスタ回路１２０１は、図２のドライブ用トランジスタ回路２０１に対応する。また、図１２（ａ）のプリドライバ部１２０２−１、１２０２−２は、図２のプリドライバ２０２−１（＃１〜＃４）及び２０２−２（＃１〜＃４）に対応する。これに対して、第１の実施形態では、ドライブ用トランジスタ回路は、図３の３０１−１及び３０１−２の１組だけでよく、第１のプリドライバ部３０２−１及び第２のプリドライバ部３０２−２にて素子数が増やされる構成となっている。ｎｅｔ＿ｐ信号及びｎｅｔ＿ｎ信号の出力は、出力信号３０４としてのターンオン信号及びターンオフ信号の出力に比較してはるかに小さい。このため、第１のプリドライバ部３０２−１及び第２のプリドライバ部３０２−２に必要な素子の実装面積は小さいものとすることができる。これにより、第１の実施形態における出力ドライバ装置は、第２の従来技術における出力ドライバ装置に比較して、ＬＳＩ上での実装面積を小さくすることが可能となる。即ち、例えば図１２（ｂ）に模式的に示されるように、ドライブ用トランジスタ回路１２０３は、１組だけでよいため、図１２（ａ）のドライブ用トランジスタ回路１２０１に比較して実装面積が小さい。また、プリドライバ部１２０４−１、１２０４−２の実装面積も小さくて済む。なお、図１２（ｂ）のドライブ用トランジスタ回路１２０３は、図３のドライブ用トランジスタ回路３０１に対応する。また、図１２（ｂ）のプリドライバ部１２０４−１、１２０４−２は、図３の第１のプリドライバ部３０２−１及び第２のプリドライバ部３０２−２に対応する。【００７３】
図６は、出力ドライバ装置の第２の実施形態の構成図である。
図６に示される出力ドライバ装置は、ＬＳＩ内部の出力部に配置され、ＬＳＩ内部にて生成される入力信号６０３のオン／オフに基づいて、外部に接続されるスイッチング素子のターンオン／ターンオフを制御する出力信号６０４を生成する。【００７４】
図６において、ドライブ用トランジスタ回路６０１は、第１のドライブ用トランジスタ回路であるＰ型ＭＯＳＦＥＴ６０１−１と、第２のドライブ用トランジスタ回路であるＮ型ＭＯＳＦＥＴ６０１−２とを含む。この構成及び動作は、図３における、Ｐ型ＭＯＳＦＥＴ３０１−１及びＮ型ＭＯＳＦＥＴ３０１−２とで実現できるドライブ用トランジスタ回路３０１の構成及び動作と同じである。【００７５】
第１のドライブ用トランジスタ回路６０１−１は、第１のプリドライバ部６０２−１から生成されるｎｅｔ＿ｐ信号によって制御される。第２のドライブ用トランジスタ回路６０１−２は、第２のプリドライバ部６０２−２から生成されるｎｅｔ＿ｎ信号によって制御される。【００７６】
図６において、第１のプリドライバ部６０２−１は、以下の構成として実現できる。
第１のプリドライバ部６０２−１は例えば、第１段目（＃１）に入力信号６０３が入力され、各々個別の所定量ずつの信号遅延を順次行うように縦続接続された、複数段からなるＣＭＯＳインバータ回路によって実現される。各段のインバータ回路は、例えばＰ型ＭＯＳＦＥＴである第１の制御用トランジスタ（第１ＴＲ）６０２−１−１（＃１〜＃５）と、例えばＮ型ＭＯＳＦＥＴである第２の制御用トランジスタ（第２ＴＲ）６０２−１−２（＃１〜＃５）とで実現される。【００７７】
＃１〜＃５の第１ＴＲ６０２−１−１の各ソース端子には電源電圧ＶＤＤが印加され、＃１〜＃５の第２ＴＲ６０２−１−２の各ソース端子は接地電位ＶＳＳにされる。＃１〜＃５の各段において、第１ＴＲ６０２−１−１と第２ＴＲ６０２−１−２のゲート端子同士が接続され入力端子とされる。また、第１ＴＲ６０２−１−１の第２ＴＲ６０２−１−２のドレイン端子同士が接続され出力端子とされる。その出力端子は、次段の入力端子に接続される。【００７８】
＃１〜＃５の第１ＴＲ６０２−１−１の各駆動電流値はそれぞれ、ｉ＿ａｐ１、ｉ＿ａｐ２、ｉ＿ａｐ３、ｉ＿ａｐ４、ｉ＿ａｐ５である。＃１〜＃５の第２ＴＲ６０２−１−２の各駆動電流値はそれぞれ、ｉ＿ａｎ１、ｉ＿ａｎ２、ｉ＿ａｎ３、ｉ＿ａｎ４、ｉ＿ａｎ５である。ｉ＿ａｐ１及びｉ＿ａｎ１は、第１段目の第１ＴＲ６０２−１−１（＃１）及び第２ＴＲ６０２−１−２（＃１）の入力端子（ゲート端子）に印加される入力信号６０３によって駆動され、出力電圧信号ｎｅｔ＿ａ１を発生させる。ｉ＿ａｐ２及びｉ＿ａｎ２は、第２段目の第１ＴＲ６０２−１−１（＃２）及び第２ＴＲ６０２−１−２（＃２）の入力端子に印加されるｎｅｔ＿ａ１信号によって駆動され、出力電圧信号ｎｅｔ＿ａ２を発生させる。ｉ＿ａｐ３及びｉ＿ａｎ３は、第３段目の第１ＴＲ６０２−１−１（＃３）及び第２ＴＲ６０２−１−２（＃３）の入力端子に印加されるｎｅｔ＿ａ２信号によって駆動され、出力電圧信号ｎｅｔ＿ａ３を発生させる。ｉ＿ａｐ４及びｉ＿ａｎ４は、第４段目の第１ＴＲ６０２−１−１（＃４）及び第２ＴＲ６０２−１−２（＃４）の入力端子に印加されるｎｅｔ＿ａ３信号によって駆動され、出力電圧信号ｎｅｔ＿ａ４を発生させる。ｉ＿ａｐ５及びｉ＿ａｎ５は、第５段目の第１ＴＲ６０２−１−１（＃５）及び第２ＴＲ６０２−１−２（＃５）の入力端子に印加されるｎｅｔ＿ａ４信号によって駆動され、出力電圧信号ｎｅｔ＿ａ５を発生させる。【００７９】
第１段目の第１ＴＲ６０２−１−１（＃１）及び第２ＴＲ６０２−１−２（＃１）の入力端子には、入力信号６０３が入力される。第１ＴＲ６０２−１−１（＃ｉ）及び第２ＴＲ６０２−１−２（＃ｉ）（ｉ＝１，２，３，４，５）からなる各段のインバータ回路は、各々個別の所定量ずつの信号遅延を順次行う。【００８０】
入力信号６０３に応答して、ひとつおきの段、例えば奇数段である第１段目、第３段目、及び第５段目の各インバータ出力電圧信号ｎｅｔ＿ａ１、ｎｅｔ＿ａ３、ｎｅｔ＿ａ５はｎｅｔ＿ｐ信号に等価であり、電圧値は、ｎｅｔ＿ｐ＝ｎｅｔ＿ａ１＝ｎｅｔ＿ａ３＝ｎｅｔ＿ａ５となる。【００８１】
今、入力信号６０３がＬからＨ（又はＨからＬ）に変化するとする。この結果、各ｎｅｔ＿ａｉ（ｉ＝１，２，３，４，５）信号が、各段のインバータ回路（第１ＴＲ６０２−１−１（＃ｉ）と第２ＴＲ６０２−１−２（＃ｉ）の組）で反転させられかつ各伝播遅延時間分ずつ遅れながら、ＬからＨ又はＨからＬに変化する。ここで、各第１ＴＲ６０２−１−１はＰ型ＭＯＳＦＥＴであるから、その各ドレイン電流ｉ＿ａｐｉは、ＦＥＴ特性の線形領域で、各ゲート電圧のＬからＨ（又はＨからＬ）への変化に応答して、減少（又は増加）する方向に流れる。また、各第２ＴＲ６０２−１−２はＮ型ＭＯＳＦＥＴであるから、その各ドレイン電流ｉ＿ａｎｉ（ｉ＝１，２，３，４，５）は、ＦＥＴ特性の線形領域で、各ゲート電圧のＬからＨ（又はＨからＬ）への変化に応答して、増加（又は減少）する方向に流れる。なお、ｉ＝１，２，３，４，５である。【００８２】
ドレイン電流ｉ＿ａｐｉは、第１ＴＲ６０２−１−１のチャネルの大きさＷ／Ｌに依存した、ドレイン・ソース間のコンダクタンスＧａｐｉと相互コンダクタンスｇｍｐｉが、大きいほど大きくなるように調整される。同様に、ドレイン電流ｉ＿ａｎｉは、第２ＴＲ６０２−１−２のチャネルの大きさＷ／Ｌに依存した、ドレイン・ソース間のコンダクタンスＧａｎｉと相互コンダクタンスｇｍｎｉが大きいほど大きくなるように調整される。なお、ｉ＝０，１，２，３，４，５である。【００８３】
このようにしてｎｅｔ＿ｐ信号の電圧は、第１ＴＲ６０２−１−１及び第２ＴＲ６０２−１−２（＃１、＃３、＃５）に流れる各ドレイン電流ｉ＿ａｐｉ及びｉ＿ａｎｉ（ｉ＝１，３，５）に依存する。また、ｎｅｔ＿ｐ信号は、Ｃｐ×（ｄｖｐ／ｄｔ）に依存する。ここで、Ｃｐはｎｅｔ＿ｐ信号線と接地間に存在する等価キャパシタンス、ｖｐはｖｐ＝ｎｅｔ＿ｐを満たす節点電圧であり、いずれも図示しない。更に、ｎｅｔ＿ｐ信号の電圧は、＃１、＃３、＃５の各第１ＴＲ６０２−１−１と第２ＴＲ３０２−１−２のコンダクタンスＧａｐｉ又はｇｍｐｉ（以下、「Ｇａｐｉ（ｇｍｐｉ）」と記す）とＧａｎｉ又はｇｍｎｉ（以下、「Ｇａｎｉ（ｇｍｎｉ）」と記す）（ｉ＝１，３，５）にも依存することになる。【００８４】
ここで、任意の時刻ｔにおいては、下記の電流則が成立する。
Ｃｐ×（ｄｖｐ／ｄｔ）＝ｉ＿ａ１＋ｉ＿ａ３＋ｉ＿ａ５
ｉ＿ａ１＝ｉ＿ａｐ１−ｉ＿ａｎ１
ｉ＿ａ３＝ｉ＿ａｐ３−ｉ＿ａｎ３
ｉ＿ａ５＝ｉ＿ａｐ５−ｉ＿ａｎ５
そして、次式が成立するように、各第１ＴＲ６０２−１−１及び第２ＴＲ６０２−１−２のチャネルの大きさが調整される。【００８５】
Ｇａｐ１（ｇｍｐ１）＞Ｇａｐ３（ｇｍｐ３）＞Ｇａｐ５（ｇｍｐ５）
かつ
Ｇａｎ１（ｇｍｎ１）＜Ｇａｎ３（ｇｍｎ３）＜Ｇａｎ５（ｇｍｎ５）
かつ、
Ｇａｐ１（ｇｍｐ１）≫Ｇａｎ３（ｇｍｎ３）＋Ｇａｎ５（ｇｍｎ５）
この関係に基づいて、入力信号６０３のＬからＨへの立ち上りに応答して第２ＴＲ６０２−１−２の各奇数段において、駆動力（コンダクタンス）の小さい段から駆動力の大きい段に向かって、順次各奇数段の第２ＴＲ６０２−１−２がオンされてゆく。また、第１ＴＲ６０２−１−１の各奇数段において、駆動力の大きい段から駆動力の小さい段に向かって、順次各奇数段の第１ＴＲ６０２−１−１がオフされてゆく。同時に、各段の第１ＴＲ６０２−１−１と第２ＴＲ６０２−１−２の組で構成されるインバータ回路構成によって、各段の信号伝搬の時間差が調整される。これにより、ｎｅｔ＿ｐ信号の波形が調整され、その結果、出力ドライブ用トランジスタ回路６０１−１の動作閾値付近の波形が上に凸になまりつつ、動作閾値を越える範囲に対してはなまらない波形即ち急峻な波形を作ることが可能となる。【００８６】
以上の動作を図７の波形図に基づいて説明する。
ｎｅｔ＿ｐ信号が接続している第１のドライブ用トランジスタ回路６０１−１のゲート端子から第１のプリドライバ部６０２−１側を見た等価キャパシタンスＣｐは、各第１ＴＲ６０２−１−１及び各第２ＴＲ６０２−１−２の動作領域に依存して変化する。しかし、簡単化のため、等価キャパシタンスＣｐは、第１のドライブ用トランジスタ回路３０１−１のゲートと接地（ＶＳＳ）間にあって、殆ど変化しないと仮定する。このとき、時定数（Ｃｐ／Ｇ）は、全コンダクタンスＧの変化に対応して、全コンダクタンスの大きさが大きいほど小さく、ｎｅｔ＿ｐ信号の応答が速くなるものとする。ここで、図６の回路が過渡状態の小信号等価モデルに従うと仮定する。この仮定のもとで、全コンダクタンスＧは、＃１、＃３、＃５の各第１ＴＲ６０２−１−１及び第２ＴＲ６０２−１−２のコンダクタンスＧａｐｉ（ｇｍｐｉ）及びＧａｎｉ（ｇｍｎｉ）（ｉ＝１，３，５）の和であるが、以下では、簡単にするためにＧａｎｉ（ｇｍｎｉ）（ｉ＝１，３，５）のみで動作を説明する。【００８７】
以下の説明において、期間ｔ１−ｔ２、ｔ２−ｔ３、ｔ３−ｔ４、ｔ４−ｔ５、ｔ５−ｔ６をそれぞれ、ｔ１２、ｔ２３、ｔ３４、ｔ４５、ｔ５６と記する。さらに期間ｔ７−ｔ８、ｔ８−ｔ９、ｔ９−ｔ１０、ｔ１０−ｔ１１、ｔ１１−ｔ１２をそれぞれ、ｔ７８、ｔ８９、ｔ９１０、ｔ１０１１、ｔ１１１２と記する。【００８８】
まず、ｔ１２では、入力信号６０３の電圧がＬからＨに変化する。しかし、この区間では、ｎｅｔ＿ａ１の電圧値は反転しながらＨからＬへ変化し始めるが、ｎｅｔ＿ａ２からｎｅｔ＿ａ５までの電圧値は、まだ元の状態のままである。なお、図７では、電流波形が示されている。ｔ１２では、ｉ＿ａｐ１＝０であり、ｉ＿ａｎ１の値が上昇し始めている。また、＃３及び＃５の各第１ＴＲ６０２−１−１は、Ｐ型ＭＯＳＦＥＴであって各ゲート電圧が未だＬであるから、共にオン状態に近い。従って、ｉ＿ａｐ３とｉ＿ａｐ５の各値が上昇し始めている。ｔ１２では、等価キャパシタンスＣｐにそれまで保持されている電圧のＨレベルが、ｎｅｔ＿ｐ信号の電圧値となっている。また、ｔ１２において、＃１の第１ＴＲ６０２−１−１のゲート電圧はＨとなっているため、ｉ＿ａｐ１はＬ（＝０）である。なお、ｔ１２以前では、Ｐ型ＭＯＳＦＥＴである＃１、＃３、＃５の第１ＴＲ６０２−１−１は、各ゲート電圧がＬであるためオン状態となっているが、ｎｅｔ＿ｐ信号がＨであるため、ｉ＿ａｐ１，ｉ＿ａｐ３，ｉ＿ａｐ５の各値は始めはＬ（＝０）を維持している。そして、ｔ１２になると、Ｐ型ＭＯＳＦＥＴである＃１の第１ＴＲ６０２−１−１は、入力信号６０３がＬからＨに変化するためオフ状態となり、ｉ＿ａｐ１の値はＬを維持する。一方、＃３と＃５の第１ＴＲ６０２−１−１は、遅延伝播のためｔ１２においてもオン状態を維持しているため、ｔ１２になってｎｅｔ＿ｐ信号の電圧が降下を始めるのに応答して、ｉ＿ａｐ３とｉ＿ａｐ５の各電流値が上昇を始める。【００８９】
ｔ２３、ｔ３４、ｔ４５では、入力信号６０３の電圧は既にＨとなっているので、ｔ２３、ｔ３４、ｔ４５の各時間区域毎に、ｉ＿ａｎ１、ｉ＿ａｎ３、ｉ＿ａｎ５の順に各値が上昇しはじめている。この変化に応答して、＃１、＃３、＃５の各第２ＴＲ６０２−１−２では、各コンダクタンスＧａnｉ（ｇｍnｉ）（ｉ＝１，３，５）に対応して、次のように動作する。即ち、まず各電流ｉ＿ａｎｉ（ｉ＝１，３，５）が順次、等価キャパシタンスのＣｐの電圧を放電するようにＣｐから流れる。このとき、＃３と＃５の第１ＴＲ６０２−１−１は未だオン状態にあるため、各電流ｉ＿ａｐ３とｉ＿ａｐ５が等価キャパシタンスＣｐの電圧を充電するように流れる。等価キャパシタンスのＬｐは既に充電されているので、充電電流は流れず、しかし、上記各電流ｉ＿ａｎｉ（i＝１,３,５）との関係により、結果的には、等価キャパシタンスＣｐの電圧を放電する方向に等価キャパシタンスＣｐから電流が流れ、ｎｅｔ＿ｐ信号の電圧は降下の方向となる。【００９０】
ｔ２３では、ｔ１２における入力信号６０３の電圧のＬからＨへの変化が、＃１の第１ＴＲ６０２−１−１と第２ＴＲ６０２−１−２とで形成されるインバータ回路を介して反転されながら遅延伝播し、ｎｅｔ＿ａ１の電圧がＨからＬに変化している。この変化に応答して、ｎｅｔ＿ｐ信号において、電流ｉ＿ａｎ１に、未だオン状態にある＃３と＃５の第１ＴＲ６０２−１−１をこの時間区域において直流的に流れる各電流ｉ＿ａｐ３とｉ＿ａｐ５が加算される。
このとき、i_an１、i_ap３、i_ap５は同時に電流が流れるタイミングがあるため、i_an１とi_ap３＋i_ap５の差によってはnet_ｐが反転しなくなってしまうのでそれぞれの電流バランスに注意して、i_ap２を流すPchトランジスタがオンできるように調整する必要がある。
この結果として、、等価キャパシタンスＣｐの電圧を放電する方向の電流が流れ、電圧信号としてｎｅｔ＿ｐ信号を形成することになる。電流ｉ＿ａｎ１の量は、第２ＴＲ６０２−１−２（＃１）の小さな値のコンダクタンスＧａｎ１（ｇｍn１）に対応する。このときのｎｅｔ＿ｐ信号の電圧変化に対する時定数は、小さな値のコンダクタンスＧａｎ１（ｇｍｎ１）に対応したものとする。この結果、図７に示されるように、ｔ２３では、電流変化ｉ＿ａｎ１の傾きが小さく、ｎｅｔ＿ｐ信号の電圧波形も傾きが小さい変化になっている。なお、ｔ２３においては、Ｐ型ＭＯＳＦＥＴである＃３と＃５の第１ＴＲ６０２−１−１のゲート電圧はＬとなっている。このため、ｎｅｔ＿ｐ信号の電圧の降下に応答して、ｉ＿ａｐ３及びｉ＿ａｐ５の各値は、上昇状態となっている。また、ｔ２３において、Ｐ型ＭＯＳＦＥＴである＃１の第１ＴＲ６０２−１−１は、そのゲート電圧がＨとなっていてオフ状態を維持するため、ｉ＿ａｐ１の値はＬ（＝０）を維持する。【００９１】
ｔ３４では、入力信号６０３の電圧が既にＨとなり、更に、図示しないがｎｅｔ＿ａ１の電圧が反転して既にＬになっている。そして、ｔ２３におけるｎｅｔ＿ａ１の電圧のＨからＬへの変化が、＃２の第１ＴＲ６０２−１−１と第２ＴＲ６０２−１−２とで形成されるインバータ回路を介して反転されながら遅延伝播し、ｎｅｔ＿ａ２の電圧がＬからＨに変化している。ｎｅｔ＿ａ２のこの変化に応答して、電流ｉ＿ａｎ１と電流ｉ＿ａｎ３に、未だオン状態にある＃３と＃５の第１ＴＲ６０２−１−１を流れる各電流ｉ＿ａｐ３とｉ＿ａｐ５が加算される。この結果として、等価キャパシタンスＣｐの電圧を放電する方向の電流が流れることになる。電流ｉ＿ａｎ１の量は、第２ＴＲ６０２−１−２（＃１）の小さな値のコンダクタンスＧａｎ１（ｇｍｎ１）に対応する。電流ｉ＿ａｎ３の量は、第２ＴＲ６０２−１−２（＃３）の中位の値のコンダクタンスＧａｎ３（ｇｍｎ３）に対応する。このときのｎｅｔ＿ｐ信号の電圧変化に対する時定数は、小さな値のコンダクタンスＧａｎ１（ｇｍｎ１）と中位の値のコンダクタンスＧａｎ３（ｇｍｎ３）との和のコンダクタンスＧａｎ１（ｇｍｎ１）＋Ｇａｎ３（ｇｍｎ３）に対応したものとなる。この結果、ｎｅｔ＿ｐ信号の電圧変化に対する時定数は、前よりも小さくなる方向に変化する。即ち、ｔ２３の時定数よりｔ３４での時定数のほうが小さくなるので、図７に示されるように、電流ｉ＿ａｎ１とｉ＿ａｎ３の合計電流に対応するｎｅｔ＿ｐ信号の電圧が小方向に中速に変化しようとする。なお、ｔ３４においても、Ｐ型ＭＯＳＦＥＴである＃３と＃５の第１ＴＲ６０２−１−１のゲート電圧はＬとなっている。このため、ｎｅｔ＿ｐ信号の電圧の降下に応答して、ｉ＿ａｐ３及びｉ＿ａｐ５の各値は、上昇を続けている。また、ｔ３４において、Ｐ型ＭＯＳＦＥＴである＃１の第１ＴＲ６０２−１−１は、そのゲート電圧がＨとなっていてオフ状態を維持するため、ｉ＿ａｐ１の値はＬ（＝０）を維持する。【００９２】
ｔ４５では、入力信号６０３の電圧がＨ、ｎｅｔ＿ａ１の電圧がＬ、ｎｅｔ＿ａ２の電圧がＨとなっている。そして、ｔ３４におけるｎｅｔ＿ａ２のＬからＨへの変化が、＃３の第１ＴＲ６０２−１−１と第２ＴＲ６０２−１−２とで形成されるインバータ回路を介して反転されながら遅延伝搬し、ｎｅｔ＿ａ３の電圧がＨからＬに変化している。更に遅延時間後、ｎｅｔ＿ａ４も追従して、ＬからＨに変化し始めている。この変化に応答して、電流ｉ＿ａｎ１、ｉ＿ａｎ３、ｉ＿ａｎ５が、等価キャパシタンスＣｐの電圧を放電する方向の電流を流すことになる。このとき、ＬからＨに変化するｎｅｔ＿ａ２信号によって、ｉ＿ａｐ３の値はＬ（＝０）に向かうが、＃５の第１ＴＲ６０２−１−１のゲート電圧は未だ上昇を始めたばかりであるため、ｉ＿ａｐ５の値は未だ上昇している。電流ｉ＿ａｎ１の量は、第２ＴＲ６０２−１−２（＃１）の小さな値のコンダクタンスＧａｎ１（ｇｍｎ１）に対応する。電流ｉ＿ａｎ３の量は、第２ＴＲ６０２−１−２（＃３）の中位の値のコンダクタンスＧａｎ３（ｇｍｎ３）に対応する。電流ｉ＿ａｎ５の量は、第２ＴＲ６０２−１−２（＃５）の最大の値のコンダクタンスＧａｎ５（ｇｍｎ５）に対応する。このときのｎｅｔ＿ｐ信号の電圧変化に対する時定数は、小さな値のコンダクタンスＧａｎ１（ｇｍｎ１）と中位の値のコンダクタンスＧａｎ３（ｇｍｎ３）と最大の値のコンダクタンスＧａｎ５（ｇｍｎ５）との和のコンダクタンスＧａｎ１（ｇｍｎ１）＋Ｇａｎ３（ｇｍｎ３）＋Ｇａｎ５（ｇｍｎ５）に対応したものとなる。この結果、ｎｅｔ＿ｐ信号の電圧変化に対する時定数は、前よりもかなり小さくなる方向に変化する。即ち、ｔ３４の時定数よりｔ４５での時定数のほうがかなり小さくなるので、図７に示されるように、電流ｉ＿ａｎ１とｉ＿ａｎ３とｉ＿ａｎ５の合計電流に対応するｎｅｔ＿ｐ信号の電圧がかなり高速に変化し始める。ｎｅｔ＿ｐ信号の電圧変化はまだ最大ではない。なお、ｔ４５においても、Ｐ型ＭＯＳＦＥＴである＃１の第１ＴＲ６０２−１−１は、そのゲート電圧はＨとなっていてオフ状態を維持するため、ｉ＿ａｐ１の値はＬ（＝０）を維持する。【００９３】
ｔ５６では、ｎｅｔ＿ａ４信号は既にＨとなって、Ｐ型ＦＥＴである＃１、＃３、＃５の第１ＴＲ６０２−１−１はオフ状態となり、Ｎ型ＦＥＴである＃１、＃３、＃５の第２ＴＲ６０２−１−２はオン状態となる。この時は、等価キャパシタンスＣｐは、完全な放電状態に近く、ｉ＿ａｐ３とｉ＿ａｐ５の各値はほとんど０に近くなる。この時のｎｅｔ＿ｐ信号の電圧変化の時定数は、Ｇａn１（ｇｍn１）＋Ｇａn３（ｇｍn３）＋Ｇａn５（ｇｍn５）に対応したものとなり、ｎｅｔ＿ｐ信号の電圧は最大の変化をもってＬに向う。放電電流ｉ＿ａｎ１、ｉ＿ａｎ３、ｉ＿ａｎ５も急激にＬ（＝０）に降下する。【００９４】
電源電圧ＶＤＤを基準にして第１のドライブ用トランジスタ回路６０１−１の動作閾値を越えたときに、Ｇａn１（ｇｍn１）＋Ｇａn３（ｇｍn３）＋Ｇａn５（ｇｍn５）に対応する時定数でｎｅｔ＿ｐ信号の電圧が変化するよう調整される。これにより、ｎｅｔ＿ｐ信号の電圧波形を、図７のｔ４５とｔ５６の区間に示されるような急峻な波形にすることができる。【００９５】
この区間ｔ４５とｔ５６において、第１のドライブ用トランジスタ回路６０１−１がオン状態となり、出力信号６０４の電圧がＬからＨに急峻に立ち上がる。そして、ｎｅｔ＿ｐ信号がＬになり、その電流もＬになって、時刻ｔ６以降は、出力信号６０４はＨを維持する状態となる。【００９６】
以上のように、第１のドライブ用トランジスタ回路６０１-１の動作閾値付近で全体的に上に凸になまり、動作閾値を越える範囲ではなまらない即ち急峻に変化するようなｎｅｔ−ｐの波形を生成することができる。【００９７】
ｔ７８において入力信号６０３がＨからＬに立ち下がるときには、Ｐ型ＦＥＴである第１ＴＲ６０２−１−１（＃１）のコンダクタンスが大きい値に設定されているので、ｉ＿ａｐ１の値が急峻に立ち上がり小さな時定数に従って高速に立ち下がる。この結果、ｎｅｔ＿ｐ信号の電流がパルス的に急峻に立ち上がって、ｎｅｔ＿ｐ信号の電圧も小さな時定数に従って急峻に立ち上がる。【００９８】
次に、第２のプリドライバ部６０２−２は、以下の構成として実現できる。
第２のプリドライバ部６０２−２は例えば、第１段目（＃１）に入力信号６０３が入力され、各々個別の所定量ずつの信号遅延を順次行うように縦続接続された、複数段からなるＣＭＯＳインバータ回路によって実現される。各段のインバータ回路は、例えばＰ型ＭＯＳＦＥＴである第１の制御用トランジスタ（第１ＴＲ）６０２−２−１と、例えばＮ型ＭＯＳＦＥＴである第２の制御用トランジスタ（第２ＴＲ）６０２−２−２とで実現される。【００９９】
＃１〜＃５の第１ＴＲ６０２−２−１の各ソース端子には電源電圧ＶＤＤが印加され、＃１〜＃５の第２ＴＲ６０２−２−２の各ソース端子は接地電位ＶＳＳにされる。＃１〜＃５の各段において、第１ＴＲ６０２−２−１と第２ＴＲ６０２−２−２のゲート端子同士が接続され入力端子とされる。また、第１ＴＲ６０２−２−１の第２ＴＲ６０２−２−２のドレイン端子同士が接続され出力端子とされる。その出力端子は、次段の入力端子に接続される。【０１００】
＃１〜＃５の第１ＴＲ６０２−２−１の各駆動電流値はそれぞれ、ｉ＿ｂｐ１、ｉ＿ｂｐ２、ｉ＿ｂｐ３、ｉ＿ｂｐ４、ｉ＿ｂｐ５である。＃１〜＃５の第２ＴＲ６０２−２−２の各駆動電流値はそれぞれ、ｉ＿ｂｎ１、ｉ＿ｂｎ２、ｉ＿ｂｎ３、ｉ＿ｂｎ４、ｉ＿ｂｎ５である。ｉ＿ｂｐ１及びｉ＿ｂｎ１は、第１段目の第１ＴＲ６０２−２−１（＃１）及び第２ＴＲ６０２−２−２（＃１）の入力端子（ゲート端子）に印加される入力信号６０３によって駆動され、出力電圧信号ｎｅｔ＿ｂ１を発生させる。ｉ＿ｂｐ２及びｉ＿ｂｎ２は、第２段目の第１ＴＲ６０２−２−１（＃２）及び第２ＴＲ６０２−２−２（＃２）の入力端子に印加されるｎｅｔ＿ｂ１信号によって駆動され、出力電圧信号ｎｅｔ＿ｂ２を発生させる。ｉ＿ｂｐ３及びｉ＿ｂｎ３は、第３段目の第１ＴＲ６０２−２−１（＃３）及び第２ＴＲ６０２−２−２（＃３）の入力端子に印加されるｎｅｔ＿ｂ２信号によって駆動され、出力電圧信号ｎｅｔ＿ｂ３を発生させる。ｉ＿ｂｐ４及びｉ＿ｂｎ４は、第４段目の第１ＴＲ６０２−２−１（＃４）及び第２ＴＲ６０２−２−２（＃４）の入力端子に印加されるｎｅｔ＿ｂ３信号によって駆動され、出力電圧信号ｎｅｔ＿ｂ４を発生させる。ｉ＿ｂｐ５及びｉ＿ｂｎ５は、第５段目の第１ＴＲ６０２−２−１（＃５）及び第２ＴＲ６０２−２−２（＃５）の入力端子に印加されるｎｅｔ＿ｂ４信号によって駆動され、出力電圧信号ｎｅｔ＿ｂ５を発生させる。【０１０１】
第１段目の第１ＴＲ６０２−２−１（＃１）及び第２ＴＲ６０２−２−２（＃１）の入力端子には、入力信号６０３が入力される。第１ＴＲ６０２−２−１（＃ｉ）及び第２ＴＲ６０２−２−２（＃ｉ）（ｉ＝１，２，３，４，５）からなる各段のインバータ回路は、各々個別の所定量ずつの信号遅延を順次行う。【０１０２】
入力信号６０３に応答して、第１段目、第３段目、及び第５段目の各インバータ出力電圧信号ｎｅｔ＿ｂ１、ｎｅｔ＿ｂ３、ｎｅｔ＿ｂ５が、ｎｅｔ＿ｎ信号となり、電圧値は、ｎｅｔ＿ｎ＝ｎｅｔ＿ｂ１＝ｎｅｔ＿ｂ３＝ｎｅｔ＿ｂ５となる。【０１０３】
今、入力信号６０３がＨからＬ（又はＬからＨ）に変化するとする。この結果、各ｎｅｔ＿ｂｉ（ｉ＝１，２，３，４，５）信号が、各段のインバータ回路（第１ＴＲ６０２−２−１（＃ｉ）と第２ＴＲ６０２−２−２（＃ｉ）の組）で反転させられかつ各伝播遅延時間分ずつ遅れながら、ＨからＬ又はＬからＨに変化する。ここで、各第１ＴＲ６０２−２−１はＰ型ＭＯＳＦＥＴであるから、その各ドレイン電流ｉ＿ｂｐｉは、ＦＥＴ特性の線形領域で、各ゲート電圧のＨからＬ（又はＬからＨ）への変化に応答して、増加（又は原書湯）する方向に流れる。また、各第２ＴＲ６０２−２−２はＮ型ＭＯＳＦＥＴであるから、その各ドレイン電流ｉ＿ｂｎｉ（ｉ＝１，２，３，４，５）は、ＦＥＴ特性の線形領域で、各ゲート電圧のＨからＬ（又はＬからＨ）への変化に応答して、減少（又は増加）する方向に流れる。なお、ｉ＝１，２，３，４，５である。【０１０４】
ドレイン電流ｉ＿ｂｐｉは、第１ＴＲ６０２−２−１のチャネルの大きさＷ／Ｌに依存した相互コンダクタンスｇｍｐｉと、ドレイン・ソース間のコンダクタンスＧｂｐｉが大きいほど大きくなるように調整される。同様に、ドレイン電流ｉ＿ｂｎｉは、第２ＴＲ６０２−２−２のチャネルの大きさＷ／Ｌに依存した相互コンダクタンスｇｍｎｉと、ドレイン・ソース間のコンダクタンスＧｂｎｉが大きいほど大きくなるように調整される。なお、ｉ＝０，１，２，３，４，５である。【０１０５】
このようにしてｎｅｔ＿ｎ信号の電圧は、第１ＴＲ６０２−２−１及び第２ＴＲ６０２−２−２（＃１、＃３、＃５）に流れる各ドレイン電流ｉ＿ｂｉ及びｉ＿ｂｉ（ｉ＝１，３，５）に依存する。また、ｎｅｔ＿ｎ信号は、Ｃｎ×（ｄｖｎ／ｄｔ）に依存する。ここで、Ｃｎはｎｅｔ＿ｎ信号線と接地間に存在する等価キャパシタンス、ｖｎはｖｎ＝ｎｅｔ＿ｎを満たす節点電圧であり、いずれも図示しない。更に、ｎｅｔ＿ｎ信号の電圧は、＃１、＃３、＃５の各第１ＴＲ６０２−２−１と第２ＴＲ３０２−１−２のコンダクタンスＧｂｐｉ又はｇｍｐｉ（以下、「Ｇｂｐｉ（ｇｍｐｉ）」と記す）とＧｂｎｉ又はｇｍｎｉ（以下、「Ｇｂｎｉ（ｇｍｎｉ）」と記す）（ｉ＝１，３，５）にも依存することになる。【０１０６】
ここで、任意の時刻ｔにおいては、下記の電流則が成立する。
Ｃｎ×（ｄｖｎ／ｄｔ）＝ｉ＿ｂ１＋ｉ＿ｂ３＋ｉ＿ｂ５
ｉ＿ｂ１＝−ｉ＿ｂｎ１＋ｉ＿ｂｐ１
ｉ＿ｂ３＝−ｉ＿ｂｎ３＋ｉ＿ｂｐ３
ｉ＿ｂ５＝−ｉ＿ｂｎ５＋ｉ＿ｂｐ５
そして、次式が成立するように、各第１ＴＲ６０２−２−１及び第２ＴＲ６０２−２−２のチャネルの大きさが調整される。【０１０７】
Ｇｂｐ１（ｇｍｐ１）＜Ｇｂｐ３（ｇｍｐ３）＜Ｇｂｐ５（ｇｍｐ５）
かつ
Ｇｂｎ１（ｇｍｎ１）＞Ｇｂｎ３（ｇｍｎ３）＞Ｇｂｎ５（ｇｍｎ５）
かつ、
Ｇｂｎ１（ｇｍｎ１）≫Ｇｂｐ３（ｇｍｐ３）＋Ｇｂｐ５（ｇｍｐ５）
この関係に基づいて、第１ＴＲ６０２−２−１の各奇数段において、駆動力（コンダクタンス）の小さい段から駆動力の大きい段に向かって、順次各奇数段の第１ＴＲ６０２−２−１がオンされてゆく。また、第２ＴＲ６０２−２−２の各奇数段において、駆動力の大きい段から駆動力の小さい段に向かって、順次各奇数段の第２ＴＲ６０２−２−２がオフされてゆく。同時に、各段の第１ＴＲ６０２−２−１と第２ＴＲ６０２−２−２の組で構成されるインバータ回路構成によって、各段の信号伝搬の時間差が調整される。これにより、ｎｅｔ＿ｎ信号の波形が調整され、その結果、出力ドライブ用トランジスタ６０１−２の動作閾値付近の波形を下に凸になまらせつつ、動作閾値を越える範囲に対してはなまらせない波形即ち急峻な波形を作ることが可能となる。【０１０８】
以上の動作を図７の波形図に基づいて説明する。
ｎｅｔ＿ｎ信号が接続している第２のドライブ用トランジスタ回路６０１−２のゲート端子から第２のプリドライバ部６０２−２側を見た等価キャパシタンスＣｎは、各第１ＴＲ６０２−２−１及び各第２ＴＲ６０２−２−２の動作領域に依存して変化する。しかし、簡単化のため、等価キャパシタンスＣｎは、第２のドライブ用トランジスタ回路６０１−２のゲートと接地（ＶＳＳ）間にあって、殆ど変化しないと仮定する。このとき、時定数（Ｃｎ／Ｇ）は、全コンダクタンスＧの変化に対応して、全コンダクタンスの大きさが大きいほど小さく、ｎｅｔ＿ｎ信号の応答が速くなるものとする。ここで、図６の回路が過渡状態の小信号等価モデルに従うと仮定する。この仮定のもとで、全コンダクタンスＧは、＃１、＃３、＃５の各第１ＴＲ６０２−２−１及び第２ＴＲ６０２−２−２のコンダクタンスＧｂｐｉ（ｇｍｐｉ）及びＧｂｎｉ（ｇｍｎｉ）（ｉ＝１，３，５）の和であるが、以下では、簡単にするために、Ｇｂｉ（ｇｍｉ）（ｉ＝１，３，５）のみで動作を説明する。【０１０９】
まず、ｔ１２において入力信号６０３がＬからＨに立ち上がるときには、Ｎ型ＦＥＴである第２ＴＲ６０２−２−２（＃１）のコンダクタンスが大きい値に設定されているので、ｉ＿ｂｎ１の値が急峻に立ち上がり小さな時定数に従って高速に立ち下がる。この結果、ｎｅｔ＿ｎ信号の電流がパルス的に急峻に立ち下がって、ｎｅｔ＿ｎ信号の電圧は小さな時定数に従って急峻に立ち下がる。【０１１０】
次に、ｔ７８では、入力信号６０３の電圧がＨからＬに変化する。しかし、この区間では、ｎｅｔ＿ｂ１の電圧値は反転しながらＬからＨへ変化し始めるが、ｎｅｔ＿ｂ２からｎｅｔ＿ｂ５までの電圧値は、まだ元の状態のままである。なお、図７では、電流波形が示されている。ｔ７８では、ｉ＿ｂｎ１＝０であり、ｉ＿ｂｐ１の値が上昇し始めている。また、＃３及び＃５の各第２ＴＲ６０２−２−２は、Ｎ型ＭＯＳＦＥＴであって各ゲート電圧が未だＨであるから、共にオン状態に近い。従って、ｉ＿ｂｎ３とｉ＿ｂｎ５の各値が上昇し始めている。ｔ７８では、等価キャパシタンスＣｎの電圧のＬレベルが、ｎｅｔ＿ｎ信号の電圧値となっている。また、ｔ７８において、＃１の第２ＴＲ６０２−２−２のゲート電圧はＬとなっているため、ｉ＿ｂｎ１はＬである。なお、ｔ７８以前では、Ｎ型ＭＯＳＦＥＴである＃１、＃３、＃５の第２ＴＲ６０２−２−２は、各ゲート電圧がＨであるためオン状態となっているが、ｎｅｔ＿ｎ信号がＬであるため、ｉ＿ｂｎ１，ｉ＿ｂｎ３，ｉ＿ｂｎ５の各値は始めはＬを維持している。そして、ｔ７８になると、Ｎ型ＭＯＳＦＥＴである＃１の第２ＴＲ６０２−２−２は、入力信号６０３がＨからＬに変化するためオフ状態となるが、ｉ＿ｂｎ１の値はＬ（＝０）を維持する。一方、＃３と＃５の第２ＴＲ６０２−２−２は、ｔ７８においてもオン状態を維持しているため、ｔ７８になってｎｅｔ＿ｎ信号の電圧が上昇を始めるのに応答して、ｉ＿ｂｎ３とｉ＿ｂｎ５の各値が上昇を始める。【０１１１】
ｔ８９、ｔ９１０、ｔ１０１１では、入力信号６０３の電圧は既にＬとなっているので、ｔ８９、ｔ９１０、ｔ１０１１の各時間区域毎に、ｉ＿ｂｐ１、ｉ＿ｂｐ３、ｉ＿ｂｐ５の順に各値が上昇しはじめている。この変化に応答して、＃１、＃３、＃５の各第１ＴＲ６０２−２−１では、各コンダクタンスＧｂｐｉ（ｇｍｐｉ）（ｉ＝１，３，５）に対応して、次のように動作する。即ち、まず各電流ｉ＿ｂｐｉ（i＝１,３,５）が順次、等価キャパシタンスのＣｎの電圧を充電するようにＣｎに流れる。このとき、＃３と＃５の第２ＴＲ６０２−２−２は未だオン状態にあるため、各電流ｉ＿ｂｎ３とｉ＿ｂｎ５が等価キャパシタンスＣｎの電圧を放電するように流れる。しかし、上記各電流ｉ＿ｂｐｉ（ｉ＝１，３，５）との関係により、結果的には、等価キャパシタンスＣｎの電圧を充電する方向に電流が流れ、ｎｅｔ＿ｎ信号の電圧は上昇の方向となる。【０１１２】
ｔ８９では、ｔ７８における入力信号６０３の電圧のＨからＬへの変化が、＃１の第１ＴＲ６０２−２−１と第２ＴＲ６０２−２−２とで形成されるインバータ回路を介して反転されながら遅延伝播し、ｎｅｔ＿ｂ１の電圧がＬからＨに変化している。この変化に応答して、ｎｅｔ＿ｎ信号において、電流ｉ＿ｂｐ１に、未だオン状態にある＃３と＃５の第２ＴＲ６０２−２−２を流れる各電流ｉ＿ｂｎ３とｉ＿ｂｎ５が加算される。この結果として、ｎｅｔ＿ｎ信号として、等価キャパシタンスＣｎの電圧を充電する方向の電流が流れることになる。電流ｉ＿ｂｐ１の量は、第１ＴＲ６０２−２−１（＃１）の小さな値のコンダクタンスＧｂｐ１（ｇｍｐ１）に対応する。このときのｎｅｔ＿ｎ信号の電圧変化に対する時定数は、小さな値のコンダクタンスＧｂｐ１（ｇｍｐ１）に対応したものとする。この結果、図７に示されるように、ｔ８９では、電流変化ｉ＿ｂｐ１の傾きが小さく、ｎｅｔ＿ｎ信号の電圧波形も上昇の傾きが小さい変化になっている。なお、ｔ８９においては、Ｎ型ＭＯＳＦＥＴである＃３と＃５の第２ＴＲ６０２−２−２のゲート電圧はＨとなっている。このため、ｎｅｔ＿ｎ信号の電圧の上昇に応答して、ｉ＿ｂｎ３及びｉ＿ｂｎ５の各値は、上昇状態となっている。また、ｔ８９において、Ｎ型ＭＯＳＦＥＴである＃１の第２ＴＲ６０２−２−２は、そのゲート電圧がＬとなっていてオフ状態を維持するため、ｉ＿ｂｎ１の値はＬ（＝０）を維持する。【０１１３】
ｔ９１０では、入力信号６０３の電圧が既にＬとなり、更に、図示しないがｎｅｔ＿ｂ１の電圧が反転して既にＨになっている。そして、ｔ８９におけるｎｅｔ＿ｂ１の電圧のＬからＨへの変化が、＃２の第１ＴＲ６０２−２−１と第２ＴＲ６０２−２−２とで形成されるインバータ回路を介して反転されながら遅延伝播し、ｎｅｔ＿ｂ２の電圧がＨからＬに変化している。ｎｅｔ＿ｂ２のこの変化に応答して、電流ｉ＿ｂｐ１と電流ｉ＿ｂｐ３が、未だオン状態にある＃３と＃５の第２ＴＲ６０２−２−２を流れる各電流ｉ＿ｂｎ３とｉ＿ｂｎ５に加算される。このとき、i_bn１、i_bn３、i_bn５は同時に電流が流れるタイミングがあるため、i_bn１とi_bn３＋i_bn５の差によってはnet_nが反転しなくなってしまうのでそれぞれの電流バランスに注意して、i_bn２を流すNchトランジスタがオンできるように調整する必要がある。この結果として、等価キャパシタンスＣｎの電圧を充電する方向の電流が流れることになる。電流ｉ＿ｂｐ１の量は、第１ＴＲ６０２−２−１（＃１）の小さな値のコンダクタンスＧｂｐ１（ｇｍｐ１）に対応する。電流ｉ＿ｂｐ３の量は、第１ＴＲ６０２−２−１（＃３）の中位の値のコンダクタンスＧｂｐ３（ｇｍｐ３）に対応する。このときのｎｅｔ＿ｎ信号の電圧変化に対する時定数は、小さな値のコンダクタンスＧｂｐ１（ｇｍｐ１）と中位の値のコンダクタンスＧｂｐ３（ｇｍｐ３）との和のコンダクタンスＧｂｐ１（ｇｍｐ１）＋Ｇｂｐ３（ｇｍｐ３）に対応したものとなる。この結果、ｎｅｔ＿ｎ信号の電圧変化に対する時定数は、前よりも小さくなる方向に変化する。即ち、ｔ８９の時定数よりｔ９１０での時定数のほうが小さくなるので、図７に示されるように、電流ｉ＿ｂｐ１とｉ＿ｂｐ３の合計電流に対応するｎｅｔ＿ｎ信号の電圧が中速に変化しようとする。なお、ｔ９１０においても、Ｎ型ＭＯＳＦＥＴである＃３と＃５の第２ＴＲ６０２−２−２のゲート電圧はＨとなっている。このため、ｎｅｔ＿ｎ信号の電圧の上昇に応答して、ｉ＿ｂｎ３及びｉ＿ｂｎ５の各値は、上昇を続けている。また、ｔ９１０において、Ｎ型ＭＯＳＦＥＴである＃１の第２ＴＲ６０２−２−２は、そのゲート電圧がＬ（＝０）となっていてオフ状態を維持するため、ｉ＿ｂｎ１の値はＬを維持する。【０１１４】
ｔ１０１１では、入力信号６０３の電圧がＬ、ｎｅｔ＿ｂ１の電圧がＨ、ｎｅｔ＿ｂ２の電圧がＬとなっている。そして、ｔ９１０におけるｎｅｔ＿ｂ２のＨからＬへの変化が、＃３の第１ＴＲ６０２−２−１と第２ＴＲ６０２−２−２とで形成されるインバータ回路を介して反転されながら遅延伝搬し、ｎｅｔ＿ｂ３の電圧がＬからＨに変化している。更に遅延時間後、ｎｅｔ＿ｂ４も追従して、ＨからＬに変化し始めている。この変化に応答して、電流ｉ＿ｂｐ１、ｉ＿ｂｐ３、ｉ＿ｂｐ５が、等価キャパシタンスＣｎの電圧を充電する方向の電流を流すことになる。このとき、ＨからＬに変化するｎｅｔ＿ｂ２信号によって、ｉ＿ｂｎ３の値はＨに向かうが、＃５の第２ＴＲ６０２−１−２のゲート電圧は未だ下降を始めたばかりであるため、ｉ＿ｂｎ５の値は未だ上昇している。電流ｉ＿ｂｐ１の量は、第１ＴＲ６０２−２−１（＃１）の小さな値のコンダクタンスＧｂｐ１（ｇｍｐ１）に対応する。電流ｉ＿ｂｐ３の量は、第１ＴＲ６０２−２−１（＃２）の中位の値のコンダクタンスＧｂｐ３（ｇｍｐ３）に対応する。電流ｉ＿ｂｐ５の量は、第１ＴＲ６０２−２−１（＃５）の最大の値のコンダクタンスＧｂｐ５（ｇｍｐ５）に対応する。このときのｎｅｔ＿ｎ信号の電圧変化に対する時定数は、小さな値のコンダクタンスＧｂｐ１（ｇｍｐ１）と中位の値のコンダクタンスＧｂｐ３（ｇｍｐ３）と最大の値のコンダクタンスＧｂｐ５（ｇｍｐ５）との和のコンダクタンスＧｂｐ１（ｇｍｐ１）＋Ｇｂｐ３（ｇｍｐ３）＋Ｇｂｐ５（ｇｍｐ５）に対応したものとなる。この結果、ｎｅｔ＿ｎ信号の電圧変化に対する時定数は、前よりもかなり小さくなる方向に変化する。即ち、ｔ９１０の時定数よりｔ１０１１での時定数のほうがかなり小さくなるので、図７に示されるように、電流ｉ＿ｂｐ１とｉ＿ｂｐ３とｉ＿ｂｐ５の合計電流に対応するｎｅｔ＿ｎ信号の電圧がかなり高速に変化し始める。ｎｅｔ＿ｎ信号の電圧変化はまだ最大ではない。なお、ｔ１０１１においても、Ｎ型ＭＯＳＦＥＴである＃１の第２ＴＲ６０２−２−２は、そのゲート電圧はＬとなっていてオフ状態を維持するため、ｉ＿ｂｎ１の値はＬを維持する。【０１１５】
ｔ１１１２では、ｎｅｔ＿ｂ４信号は既にＬとなって、Ｎ型ＦＥＴである＃１、＃３、＃５の第２ＴＲ６０２−１−２はオフ状態となり、Ｐ型ＦＥＴである＃１、＃３、＃５の第１ＴＲ６０２−１−１はオン状態となる。この時は、等価キャパシタンスＣｎは、完全な充電状態に近く、ｉ＿ｂｎ３とｉ＿ｂｎ５の各値はほとんど０に近くなる。この時のｎｅｔ＿ｎ信号の電圧変化の時定数は、Ｇｂｐ１（ｇｍｐ１）＋Ｇｂｐ３（ｇｍｐ３）＋Ｇｂｐ５（ｇｍｐ５）に対応したものとなり、ｎｅｔ＿ｎ信号の電圧は最大の変化をもってＨに向う。充電電流ｉ＿ｂｐ１、ｉ＿ｂｐ３、ｉ＿ｂｐ５は急激にＬに降下する。【０１１６】
接地電位ＶＳＳを基準にして第２のドライブ用トランジスタ回路６０１−２の動作閾値を越えたときに、Ｇｂｐ１（ｇｍｐ１）＋Ｇｂｐ３（ｇｍｐ３）＋Ｇｂｐ５（ｇｍｐ５）に対応する時定数でｎｅｔ＿ｎ信号の電圧が変化するよう調整される。これにより、ｎｅｔ＿ｎ信号の電圧波形を、図７のｔ１０１１とｔ１１１２の区間に示されるような急峻な波形にすることができる。【０１１７】
この区間ｔ１０１１とｔ１１１２において、第２のドライブ用トランジスタ回路６０１−２がオン状態となり、出力信号６０４の電圧がＨからＬに急峻に立ち下がる。そして、ｎｅｔ＿ｎ信号がＨになり、その電流がＬになって、時刻ｔ１２以降は、出力信号６０４はＬを維持する状態となる。【０１１８】
出力ドライバを駆動しないi_ap２，i_an２，i_bp２，i_bn２，i_ap４，i_an４，i_bp４，i_bn４はタイミング調整に用いる。
以上により、第２のドライブ用トランジスタ６０１−２の動作閾値付近で全体的に下に凸になまり、動作閾値を越える範囲ではなまらない、即ち急峻なｎｅｔ−ｎの波形を生成することができる。【０１１９】
したがって、図３、図４に示すようにｎｅｔ−ｐの急峻な立ち下がりにより、ドライブ用トランジスタ回路６０１−２のオフを、ｎｅｔ−ｐの立ち下がによるドライブ用トランジスタ回路６０１-１のオンよりも先行させる。【０１２０】
また、ｎｅｔ−ｐの急峻な立ち上りにより、ドライブ用トランジスタ回路６０１−１のオフを、ｎｅｔ−ｎの立ち上りによるドライブ用トランジスタ回路６０１−２のオンよりも先行される。【０１２１】
第２の実施形態においても、図５を参照し説明した第１の実施形態の効果と同様の効果を奏する。即ち、貫通電流及び電流ノイズが小さく、出力信号のスイッチングが高速となる。【０１２２】
上記第２の実施形態では、第１の実施形態の場合と同様に、例えば図１２（ｂ）に模式的に示されるように、ドライブ用トランジスタ回路１２０３は、１組だけでよい。このため、第２の従来技術に対応する図１２（ａ）のドライブ用トランジスタ回路１２０１に比較して実装面積が小さい。また、プリドライバ部１２０４−１、１２０４−２の実装面積も小さくて済む。なお、図１２（ｂ）のドライブ用トランジスタ回路１２０３は、図６のドライブ用トランジスタ回路６０１に対応する。また、図１２（ｂ）のプリドライバ部１２０４−１、１２０４−２は、図６の第１のプリドライバ部６０２−１及び第２のプリドライバ部６０２−２に対応する。【０１２３】
特に、上述した第２の実施形態は、図６の第１のプリドライバ部６０２−１及び第２のプリドライバ部６０２−２の部分の回路構成が単純であるので、ＬＳＩ内の回路レイアウトは図３の第１のプリドライバ部３０２−１及び第２のプリドライバ部３０２−２の回路構成に比較して容易となる。【０１２４】
図８は、出力ドライバ装置の第３の実施形態の構成図である。
図８に示される出力ドライバ装置は、ＬＳＩ内部の出力部に配置され、ＬＳＩ内部にて生成される入力信号８０３のオン／オフに基づいて、外部に接続されるスイッチング素子のターンオン／ターンオフを制御する出力信号８０４を生成する。【０１２５】
図８において、ドライブ用トランジスタ回路８０１は、第１のドライブ用トランジスタ回路であるＰ型ＭＯＳＦＥＴ８０１−１と、第２のドライブ用トランジスタ回路であるＮ型ＭＯＳＦＥＴ８０１−２とを含む。この構成及び動作は、図３における、Ｐ型ＭＯＳＦＥＴ３０１−１及びＮ型ＭＯＳＦＥＴ３０１−２とで実現できるドライブ用トランジスタ回路３０１の構成及び動作と同じである。【０１２６】
Ｐ型ＭＯＳＦＥＴ８０１−１は、第１のプリドライバ部８０２−１から生成されるｎｅｔ＿ｐ信号によって制御される。また、Ｎ型ＭＯＳＦＥＴ８０１−２は、第２のプリドライバ部８０２−２から生成されるｎｅｔ＿ｎ信号によって制御される。【０１２７】
第１のプリドライバ部８０２−１は、第１の波形調整用インバータ回路と第１のフィードバック用のインバータ回路とで実現できる。
第１の波形調整用インバータ回路は、Ｐ型ＭＯＳＦＥＴ８０２−１−１とＮ型ＭＯＳＦＥＴ８０２−１−２とで実現できる。Ｐ型ＭＯＳＦＥＴ８０２−１−１のソース端子には電源電圧ＶＤＤが印加され、Ｎ型ＭＯＳＦＥＴ８０２−１−２のソース端子は他端が接地電位ＶＳＳに接続された電流源の一端に接続される。Ｐ型ＭＯＳＦＥＴ８０２−１−１とＮ型ＭＯＳＦＥＴ８０２−１−２のゲート端子同士が接続され入力端子とされる。その入力端子には入力信号８０３が入力される。Ｐ型ＭＯＳＦＥＴ８０２−１−１とＮ型ＭＯＳＦＥＴ８０２−１−２のドレイン端子同士が接続され出力端子とされる。その出力端子は、ｎｅｔ＿ｐ信号線に接続される。【０１２８】
この第１の波形調整用インバータ回路（８０２−１−１、８０２−１−２）は、入力信号８０３の立上りに応答して、信号量及び信号変化タイミングが制御された出力信号をｎｅｔ＿ｐ信号として出力する。【０１２９】
また、第１の波形調整用インバータ回路（８０２−１−１、８０２−１−２）は、入力信号の立下りに応答して、ｎｅｔ＿ｎ信号がＮ型ＭＯＳＦＥＴ８０１−２をオンさせるよりも十分に早くＰ型ＭＯＳＦＥＴ８０１−１をオフさせるための急峻なｎｅｔ＿ｐ信号を生成する。【０１３０】
第１のフィードバック用インバータ回路（８０２−１−３、８０２−１−４）は、Ｐ型ＭＯＳＦＥＴ８０２−１−３とＮ型ＭＯＳＦＥＴ８０２−１−４とで実現できる。Ｐ型ＭＯＳＦＥＴ８０２−１−３のソース端子には電源電圧ＶＤＤが印加され、Ｎ型ＭＯＳＦＥＴ８０２−１−４のソース端子は他端が接地電位ＶＳＳに接続された電流源の一端に接続される。Ｐ型ＭＯＳＦＥＴ８０２−１−３とＮ型ＭＯＳＦＥＴ８０２−１−４のゲート端子同士が接続され入力端子とされる。その入力端子にはｎｅｔ＿ｐ信号線が接続される。Ｐ型ＭＯＳＦＥＴ８０２−１−３とＮ型ＭＯＳＦＥＴ８０２−１−４のドレイン端子同士が接続される。【０１３１】
この第１のフィードバック用インバータ回路は、ｎｅｔ＿ｐ信号を入力とし、ｎｅｔ＿ｐ信号の信号量及び信号変化タイミングを調整する。
第２のプリドライバ部８０２−２は、第２の波形調整用インバータ回路（８０２−２−１、８０２−２−２）と第２のフィードバック用インバータ回路（８０２−２−３、８０２−２−４）とで実現できる。【０１３２】
第２の波形調整用インバータ回路は、Ｐ型ＭＯＳＦＥＴ８０２−２−１とＮ型ＭＯＳＦＥＴ８０２−２−２とで実現できる。Ｐ型ＭＯＳＦＥＴ８０２−２−１のソース端子は他端が電源電圧ＶＤＤに接続された電流源の一端に接続され、Ｎ型ＭＯＳＦＥＴ８０２−２−２のソース端子は接地電位ＶＳＳにされる。Ｐ型ＭＯＳＦＥＴ８０２−２−１とＮ型ＭＯＳＦＥＴ８０２−２−２のゲート端子同士が接続され入力端子とされる。その入力端子には入力信号８０３が入力される。Ｐ型ＭＯＳＦＥＴ８０２−２−１とＮ型ＭＯＳＦＥＴ８０２−２−２のドレイン端子同士が接続され出力端子とされる。その出力端子は、ｎｅｔ＿ｎ信号線に接続される。【０１３３】
第２の波形調整用インバータ回路（８０２−２−１、８０２−２−２）は、入力信号の立上りに応答して、ｎｅｔ＿ｐ信号がＰ型ＭＯＳＦＥＴ８０１−１をオンさせるよりも十分に早くＮ型ＭＯＳＦＥＴ８０１−２をオフさせるための急峻なｎｅｔ＿ｎ信号に生成する。【０１３４】
また、この第２の波形調整用インバータ回路（８０２−２−１、８０２−２−２）は、入力信号８０３の立下りに応答して、信号量及び信号変化タイミングが制御された出力信号をｎｅｔ＿ｎ信号として出力する。【０１３５】
第２のフィードバック用インバータ回路（８０２−２−３、８０２−２−４）は、Ｐ型ＭＯＳＦＥＴ８０２−２−３とＮ型ＭＯＳＦＥＴ８０２−２−４とで実現できる。Ｐ型ＭＯＳＦＥＴ８０２−２−３のソース端子は他端が電源電圧ＶＤＤに接続された電流源の一端に接続され、Ｎ型ＭＯＳＦＥＴ８０２−２−４のソース端子は接地電位ＶＳＳにされる。Ｐ型ＭＯＳＦＥＴ８０２−２−３とＮ型ＭＯＳＦＥＴ８０２−２−４のゲート端子同士が接続され入力端子とされる。その入力端子にはｎｅｔ＿ｎ信号線が接続される。Ｐ型ＭＯＳＦＥＴ８０２−２−３とＮ型ＭＯＳＦＥＴ８０２−２−４のドレイン端子同士が接続される。【０１３６】
この第２の波形調整用インバータ回路は、ｎｅｔ＿ｎ信号を入力とし、ｎｅｔ＿ｎ信号の信号量及び信号変化タイミングを調整する。
上述の構成として実現できる第３の実施形態の動作について、図９に示される動作波形図を用いながら説明する。【０１３７】
まず、第１のプリドライバ部８０２−１の動作について説明する。
以下の説明において、期間ｔ１−ｔ２、ｔ２−ｔ３、ｔ３−ｔ４、ｔ４−ｔ５、ｔ５−ｔ６をそれぞれ、ｔ１２、ｔ２３、ｔ３４、ｔ４５、ｔ５６と記する。さらに期間ｔ７−ｔ８、ｔ８−ｔ９、ｔ９−ｔ１０、ｔ１０−ｔ１１、ｔ１１−ｔ１２をそれぞれ、ｔ７８、ｔ８９、ｔ９１０、ｔ１０１１、ｔ１１１２と記す。【０１３８】
また、Ｃｐは、ｎｅｔ＿ｐ信号と接地電位との間に存在する回路中の全ての容量を置き換えた等価キャパシタンスであり、図示しない。
時刻ｔ１以前で入力信号８０３がＬのとき、Ｐ型ＭＯＳＦＥＴ８０２−１−１はオン状態であるが、等価キャパシタンスＣｐはほぼ完全に充電状態となっているため、電流が流れていない状態である。従って、その期間では、ｉ＿ａ０の値はＬ（＝０）となっている。【０１３９】
ｔ１２で、入力信号８０３がＬからＨに立ち上がると、Ｐ型ＭＯＳＦＥＴ８０２−１−１はオフ状態となるためｉ＿ａ０の値はＬを維持する。また、Ｎ型ＭＯＳＦＥＴ８０２−１−２がオン状態に向う。この結果、等価キャパシタンスＣｐは放電状態となり、等価キャパシタンスＣｐからｉ＿ａ１が流れ始める。従って、ｎｅｔ＿ｐ信号の電圧は下がり始める。【０１４０】
ｎｅｔ＿ｐ信号の電圧降下に応じて、ｔ２３において、ｎｅｔ＿ｐ信号をゲート入力とするＰ型ＭＯＳＦＥＴ８０２−１−３がオンし始め、ｉ＿ａ１の立上りに遅れてｉ＿ａ２が立ち上がる。このとき、電流源Ｉ0 があるのでｉ＿ａ１＋ｉ＿ａ２＝Ｉ0 となる。もし、Ｐ型ＭＯＳＦＥＴ８０２−１−３とＮ型ＭＯＳＦＥＴ８０２−１−４からなる第１のフィードバック回路がないとすれば、ｉ＿ａ１の電流波形は図９の破線で示される如くとなる。この第１のフィードバック回路によりｉ＿ａ２が流れるので、その影響を受けてｉ＿ａ１の電流波形は下に凸になるようになまる。このように過渡状態において、ｉ＿ａ１だけでなくｉ＿ａ２も流すことによって、上記電流源Ｉ0 の効果によってｉ＿ａ１の電流上昇が抑制される。等価キャパシタンスＣｐの放電電流は、Ｐ型ＭＯＳＦＥＴ８０２−１−３及びＮ型ＭＯＳＦＥＴ８０２−１−４の共通のゲート入力には流れず、ｉ＿ａ１のみに依存する。このため、等価キャパシタンスＣｐの電圧即ちｎｅｔ＿ｐ信号の下降電圧は、電流上昇が抑制されるｉ＿ａ１に対応して上に凸の波形、つまり降下スピードが遅くなった波形となって、ｎｅｔ＿ｐ信号の波形がなまる。【０１４１】
ｔ３４になってｎｅｔ＿ｐ信号が更に電圧降下すると、Ｎ型ＭＯＳＦＥＴ８０２−１−４がオフに向かうため、ｉ＿ａ２はＬに向かって降下する。このとき、ｉ＿ａ１の電流値は逆に、ｉ＿ａ１＋ｉ＿ａ２＝Ｉ0 の関係により上昇する。【０１４２】
ｉ＿ａ１の電流値は、等価キャパシタンスＣｐの放電現象の初期電流となるところが最大値となる。その後、ｉ＿ａ１は、等価キャパシタンスＣｐを放電させるＮ型ＭＯＳＦＥＴ８０２−１−２のコンダクタンスで決定される時定数に従って降下する。従って、このコンダクタンス値を大きな値に設定するで、Ｎ型ＭＯＳＦＥＴ８０２−１−２の時定数を小さくさせて、ｔ４５及びｔ５６にてｉ＿ａ１の電流値が等価キャパシタンスＣｐを急激に放電させ、これに応じてｎｅｔ＿ｐ信号の電圧が急峻に降下するように制御することができる。【０１４３】
以上のようにして、第１のドライブ用トランジスタ回路８０１−１の動作閾値Ｖｔｈ付近上に凸になまらせ、その後は急峻に変化するようなｎｅｔ＿ｐ信号の電圧波形を生成することができる。【０１４４】
一方、ｔ７８（ｔ７とｔ８の期間）で入力信号８０３がＨからＬに立ち下がるタイミングでは、Ｐ型ＭＯＳＦＥＴ８０２−１−１のコンダクタンスＧａ０（ｇｍ０）がＮ型ＭＯＳＦＥＴ８０２−１−２のコンダクタンスＧａ１（ｇｍ１）より大きな値に設定されることにより、等価キャパシタンスＣｐに充電電流ｉ＿ａ０が急激に流れる。【０１４５】
Ｇａ０（ｇｍ０）＞Ｇａ１（ｇｍ１）
この結果、ｎｅｔ＿ｐ信号の電圧波形が、小さい時定数で急激に立ち上がる。これにより、第１のドライブ用トランジスタ回路８０１−１のオフを速めることができ、第１のドライブ用トランジスタ回路８０１−１での貫通電流を減らすことができる。【０１４６】
次に、第２のプリドライバ部８０２−２の動作について説明する。
Ｃｎは、ｎｅｔ＿ｎ信号と接地電位との間に存在する回路中の全ての容量を置き換えた等価キャパシタンスである。【０１４７】
まず、ｔ１２で入力信号８０３がＬからＨに立ち上がるタイミングでは、Ｎ型ＭＯＳＦＥＴ８０２−２−２のコンダクタンスＧｂ０（ｇｍ０）がＰ型ＭＯＳＦＥＴ８０２−２−１のコンダクタンスＧｂ１（ｇｍ１）よりが大きな値に設定されることにより、等価キャパシタンスＣｎに放電電流ｉ＿ｂ０が急激に流れる。【０１４８】
Ｇｂ０（ｇｍ０）＞Ｇｂ１（ｇｍ１）
この結果、ｎｅｔ＿ｎ信号の電圧波形が、小さい時定数で急激に立ち下がる。これにより、第２のドライブ用トランジスタ回路８０１−２のオフを速めることができ、第２のドライブ用トランジスタ回路８０１−２での貫通電流を減らすことができる。【０１４９】
次に、時刻ｔ２からｔ７までの期間で入力信号８０３がＨのとき、Ｎ型ＭＯＳＦＥＴ８０２−２−２はオン状態であるが、等価キャパシタンスＣｎはほぼ完全に放電状態となっているため、電流が流れていない状態である。従って、その期間では、ｉ＿ｂ０の値はＬとなっている。【０１５０】
ｔ７８で、入力信号８０３がＨからＬに立ち下がると、Ｎ型ＭＯＳＦＥＴ８０２−２−２はオフ状態となるためｉ＿ｂ０の値はＬを維持する。また、Ｐ型ＭＯＳＦＥＴ８０２−２−１がオン状態に向う。この結果、等価キャパシタンスＣｎは充電状態となり、等価キャパシタンスＣｎにｉ＿ｂ１が流れ始める。従って、ｎｅｔ＿ｎ信号の電圧は上がり始める。【０１５１】
ｎｅｔ＿ｎ信号の電圧上昇に応じて、ｔ８９において、ｎｅｔ＿ｎ信号をゲート入力とするＮ型ＭＯＳＦＥＴ８０２−２−４がオンし始め、ｉ＿ｂ１の立上りに遅れてｉ＿ｂ２が立ち上がる。このとき、電流源Ｉ0 ′があるのでｉ＿ｂ１＋ｉ＿ｂ２＝Ｉ0 ′となる。もし、Ｐ型ＭＯＳＦＥＴ８０２−２−３とＮ型ＭＯＳＦＥＴ８０２−２−４からなるフィードバック回路がないとなれば、ｉ＿ｂ１の電流波形は図９の破線で示される如くとなる。このフィードバック回路によりｉ＿ｂ２が流れるので、その影響を受けてｉ＿ｂ１の電流波形は下に凸になるようになまる。このように過渡状態において、ｉ＿ｂ１だけでなくｉ＿ｂ２も流すことによって、上記電流源Ｉ0 ′の効果によってｉ＿ｂ１の電流降下が抑制される。等価キャパシタンスＣｎの充電電流は、Ｐ型ＭＯＳＦＥＴ８０２−２−３及びＮ型ＭＯＳＦＥＴ８０２−２−４の共通のゲート入力には流れず、ｉ＿ｂ１のみに依存する。このため、等価キャパシタンスＣｎの電圧即ちｎｅｔ＿ｎ信号の上昇電圧は、電流上昇が抑制されるｉ＿ｂ１に対応して下に凸、つまり上昇スピードが遅くなった波形となって、ｎｅｔ＿ｎ信号の波形がなまる。【０１５２】
ｔ９１０になってｎｅｔ＿ｎ信号が更に電圧上昇すると、Ｐ型ＭＯＳＦＥＴ８０２−２−３がオフに向かうため、ｉ＿ｂ２はＬに向かって下降する。このとき、ｉ＿ｂ１の電流値は逆に、ｉ＿ｂ１＋ｉ＿ｂ２＝Ｉ0 の関係により上昇する。【０１５３】
ｉ＿ｂ１の電流値は、等価キャパシタンスＣｎの充電現象の初期電流となるところが最大値となる。その後、ｉ＿ｂ１は、等価キャパシタンスＣｎを充電させるＰ型ＭＯＳＦＥＴ８０２−２−１のコンダクタンスで決定される時定数に従って下降する。従って、このコンダクタンス値を大きな値に設定するで、Ｐ型ＭＯＳＦＥＴ８０２−２−１の時定数を小さくさせて、ｔ１０１１及びｔ１１１２にてｉ＿ｂ１の電流値が等価キャパシタンスＣｎを急激に充電させ、これに応じてｎｅｔ＿ｎ信号の電圧が急峻に上昇するように制御することができる。【０１５４】
以上のようにして、第２のドライブ用トランジスタ回路８０１−２の動作閾値Ｖｔｈ付近で下に凸になまらせ、その後は急峻に変化するようなｎｅｔ＿ｎ信号の電圧波形を生成することができる。【０１５５】
したがって、図３、図４に示すようにｎｅｔ−ｎの急峻な立ち下がりにより、ドライブ用トランジスタ回路８０１−２のオフを、ｎｅｔ−ｐの立ち下がによるドライブ用トランジスタ回路８０１-１のオンよりも先行させる。【０１５６】
また、ｎｅｔ−ｐの急峻な立ち上りにより、ドライブ用トランジスタ回路８０１−１のオフを、ｎｅｔ−ｎの立ち上りによるドライブ用トランジスタ回路８０１−２のオンよりも先行される。【０１５７】
第３の実施形態においても、図５を参照して説明した第１の実施形態の効果と同様の効果を奏する。即ち、貫通電流、電流ノイズを小さく、出力信号のスイッチングが高速となる。【０１５８】
上記第３の実施形態では、第１又は第２の実施形態の場合と同様に、例えば図１２（ｂ）に模式的に示されるように、ドライブ用トランジスタ回路１２０３は、１組だけでよい。このため、第２の従来技術に対応する図１２（ａ）のドライブ用トランジスタ回路１２０１に比較して実装面積が小さい。また、プリドライバ部１２０４−１、１２０４−２の実装面積も小さくて済む。なお、図１２（ｂ）のドライブ用トランジスタ回路１２０３は、図８のドライブ用トランジスタ回路８０１に対応する。また、図１２（ｂ）のプリドライバ部１２０４−１、１２０４−２は、図８の第１のプリドライバ部８０２−１及び第２のプリドライバ部８０２−２に対応する。ただし、第１のプリドライバ部８０２−１及び第２のプリドライバ部８０２−２を構成する基本回路数は第１、第２の実施形態とは異なる。【０１５９】
特に、上記第３の実施形態では、図８の第１のプリドライバ部８０２−１及び第２のプリドライバ部８０２−２において必要なＭＯＳＦＥＴの数が、図３の３０２−１、３０２−２又は図６の６０２−１、６０２−２に比較して少なくて済む。【０１６０】
図１０は、出力ドライバ装置の第４の実施形態の構成図である。
図１０に示される出力ドライバ装置は、ＬＳＩ内部の出力部に配置され、ＬＳＩ内部にて生成される入力信号１００３のオン／オフに基づいて、外部に接続されるスイッチング素子のターンオン／ターンオフを制御する出力信号１００４を生成する。【０１６１】
図１０において、ドライブ用トランジスタ回路１００１は、第１のドライブ用トランジスタ回路であるＰ型ＭＯＳＦＥＴ１００１−１と、第２のドライブ用トランジスタ回路であるＮ型ＭＯＳＦＥＴ１００１−２とを含む。この構成及び動作は、図３における、Ｐ型ＭＯＳＦＥＴ３０１−１及びＮ型ＭＯＳＦＥＴ３０１−２とで実現できるドライブ用トランジスタ回路３０１の構成及び動作と同じである。【０１６２】
Ｐ型ＭＯＳＦＥＴ１００１−１は、第１のプリドライバ部１００２−１から生成されるｎｅｔ＿ｐ信号によって制御される。また、Ｎ型ＭＯＳＦＥＴ１００１−２は、第２のプリドライバ部１００２−２から生成されるｎｅｔ＿ｎ信号によって制御される。【０１６３】
第１のプリドライバ部１００２−１は、以下の構成として実現できる。
第１の波形調整用インバータ回路は、Ｐ型ＭＯＳＦＥＴ１００２−１−１とＮ型ＭＯＳＦＥＴ１００２−１−２とで実現できる。Ｐ型ＭＯＳＦＥＴ１００２−１−１のソース端子には電源電圧ＶＤＤが印加される。Ｐ型ＭＯＳＦＥＴ１００２−１−１とＮ型ＭＯＳＦＥＴ１００２−１−２のゲート端子同士が接続され入力端子とされる。その入力端子には入力信号１００３が入力される。Ｐ型ＭＯＳＦＥＴ１００２−１−１とＮ型ＭＯＳＦＥＴ１００２−１−２のドレイン端子同士が接続され出力端子とされる。その出力端子は、ｎｅｔ＿ｐ信号線に接続される。【０１６４】
この第１の波形調整用インバータ回路は、入力信号１００３による立上りに応答して、信号量及び信号変化タイミングが制御された出力信号をｎｅｔ＿ｐ信号として出力する。
また、第１の波形調整用インバータ回路は、入力信号１００３による立下りに応答して、ｎｅｔ＿ｎ信号がＮ型ＭＯＳＦＥＴ１００１−２をオンさせるよりも十分に早くＰ型ＭＯＳＦＥＴ１００１−１をオフさせるための急峻なｎｅｔ＿ｐ信号として出力する。【０１６５】
第１のフィードバック用Ｐ型ＭＯＳＦＥＴ１００２−１−４は、そのゲート端子にｎｅｔ＿ｐ信号を入力する。そして、Ｐ型ＭＯＳＦＥＴ１００２−１−４は、信号量及び信号変化タイミングが調整される波形制御電流ｉ＿ａ１を、ドレイン端子に出力する。【０１６６】
バイアス信号出力用トランジスタ回路であるＰ型ＭＯＳＦＥＴ１００２−１−３は、ゲート端子にバイアス電圧Ｖｂｉａｓ＿ａを入力し、バイアス信号電流ｉ＿ａ０を、ドレイン端子に出力する。【０１６７】
Ｐ型ＭＯＳＦＥＴ１００２−１−３及び１００２−１−４のソース端子には、電源電圧ＶＤＤが印加される。
Ｎ型ＭＯＳＦＥＴ１００２−１−５は、ドレインソース間にカレントミラーによって生成される合成電流Ｉ＿ａ＝ｉ＿ａ０＋ｉ＿ａ１＝ｉａ２を流し、ドレイン端子にＮ型ＭＯＳＦＥＴ１００２−１−２のソース端子が接続され、ソース端子は接地電位ＶＳＳにされる。【０１６８】
この波形調整用トランジスタ回路は、入力信号１００３の立上りに応答して、第１の波形調整用インバータ回路１００２−１−１，１００２−１−２から出力されるｎｅｔ＿ｐ信号における信号量及び信号変化タイミングを調整する。【０１６９】
Ｎ型ＭＯＳＦＥＴ１００２−１−６は、ドレイン端子とソース端子間に合成電流Ｉ＿ａ＝ｉ＿ａ０＋ｉ＿ａ１を流し、ソース端子は接地電位ＶＳＳにされる。Ｎ型ＭＯＳＦＥＴ１００２−１−６とＮ型ＭＯＳＦＥＴ１００２−１−５は第１のカレントミラー回路を構成する。この構成により、ｉ＿ａ２＝ｉ＿ａ０＋ｉ＿ａ１とすることができる。【０１７０】
第２のプリドライバ部１００２−２は、以下の構成として実現できる。
第２の波形調整用インバータ回路は、Ｎ型ＭＯＳＦＥＴ１００２−２−１とＰ型ＭＯＳＦＥＴ１００２−２−２とで実現できる。Ｎ型ＭＯＳＦＥＴ１００２−２−１とＰ型ＭＯＳＦＥＴ１００２−２−２のゲート端子同士が接続され入力端子とされる。その入力端子には入力信号１００３が入力される。Ｎ型ＭＯＳＦＥＴ１００２−２−１とＰ型ＭＯＳＦＥＴ１００２−２−２のドレイン端子同士が接続され出力端子とされる。その出力端子は、ｎｅｔ＿ｎ信号線に接続される。【０１７１】
第２の波形調整用インバータ回路は、入力信号１００３の立上りに応答して、ｎｅｔ＿ｐ信号がＰ型ＭＯＳＦＥＴ１００１−１をオンさせるよりも十分に早くＮ型ＭＯＳＦＥＴ１００１−２をオフさせるための急峻なｎｅｔ＿ｎ信号として出力する。  また、この第２の波形調整用インバータ回路は、信号量及び信号変化タイミングが制御された出力信号をｎｅｔ＿ｎ信号として出力する。【０１７２】
第２のフィードバック用Ｎ型ＭＯＳＦＥＴ１００２−２−４は、そのゲート端子にｎｅｔ＿ｎ信号を入力する。そして、Ｎ型ＭＯＳＦＥＴ１００２−２−４は、入力信号１００３の立下りに応答して、信号量及び信号変化タイミングが調整される波形制御電流ｉ＿ｂ１を、ドレイン端子に流す。【０１７３】
バイアス信号出力用トランジスタ回路であるＮ型ＭＯＳＦＥＴ１００２−２−３は、ゲート端子にバイアス電圧Ｖｂｉａｓ＿ｂを入力し、バイアス信号電流ｉ＿ｂ０を、ドレイン端子に流す。【０１７４】
Ｎ型ＭＯＳＦＥＴ１００２−２−３及び１００２−２−４のソース端子は、接地電位ＶＳＳにされる。
Ｐ型ＭＯＳＦＥＴ１００２−２−５は、ソース端子とドレイン端子間にカレントミラーによって生成される合成電流Ｉ＿ｂ＝ｉ＿ｂ０＋ｉ＿ｂ１＝ｉｂ２を流し、ドレイン端子にＰ型ＭＯＳＦＥＴ１００２−２−２のソース端子が接続され、ソース端子には電源電圧ＶＤＤが印加される。【０１７５】
この波形調整用トランジスタ回路は、入力信号１００３によるドライブ用トランジスタ回路１００１−２の立下りに応答して、第２の波形調整用インバータ回路１００２−２−１、１００２−２−２から出力されるｎｅｔ＿ｎ信号における信号量及び信号変化タイミングを調整する。【０１７６】
Ｐ型ＭＯＳＦＥＴ１００２−２−６は、ソース端子と・ドレイ端子ン間に合成電流Ｉ＿ｂ＝ｉ＿ｂ０＋ｉ＿ｂ１を流し、ソース端子には電源電圧ＶＤＤが印加される。Ｐ型ＭＯＳＦＥＴ１００２−２−６とＰ型ＭＯＳＦＥＴ１００２−２−５は第２のカレントミラー回路を構成する。この構成により、ｉ＿ｂ２＝ｉ＿ｂ０＋ｉ＿ｂ１とすることができる。【０１７７】
上述の構成として実現できる第４の実施形態の動作について、図１１に示される動作波形図を用いながら説明する。
まず、第１のプリドライバ部１００２−１の動作について説明する。【０１７８】
以下の説明において、期間ｔ１−ｔ２、ｔ２−ｔ３、ｔ３−ｔ４、ｔ４−ｔ５、ｔ５−ｔ６をそれぞれ、ｔ１２、ｔ２３、ｔ３４、ｔ４５、ｔ５６と記する。さらに、期間ｔ７−ｔ８、ｔ８−ｔ９、ｔ９−ｔ１０、ｔ１０−ｔ１１、ｔ１１−ｔ１２をそれぞれ、ｔ７８、ｔ８９、ｔ９１０、ｔ１０１１、ｔ１１１２と記す。【０１７９】
また、Ｃｐは、ｎｅｔ＿ｐ信号と接地電位との間に存在する回路中の全ての容量を置き換えた等価キャパシタンスであるが、図示しない。
時刻ｔ１以前で入力信号１００３がＬのとき、Ｐ型ＭＯＳＦＥＴ１００２−１−１がオン状態であるが、等価キャパシタンスＣｐはほぼ完全に充電状態となっているため、電流が流れていない状態である。従って、その期間では、ｉ＿ａ３＝ｉ＿ａ２の値はＬとなって電流が流れない状態となっている。入力信号１００３がＬ（＝０）であるから、第１の波形調整回路のＮ型ＭＯＳＦＥＴ１００２−１−２はオフ状態であり、ｉ＿ａ２はＬ（＝０）である。Ｎ型ＭＯＳＦＥＴ１００２−１−５と１００２−１−６とは第１のカレントミラー回路を構成しているので、Ｎ型ＭＯＳＦＥＴ１００２−１−６に流れる合成電流Ｉ＿ａ＝ｉ＿ａ０＋ｉ＿ａ１はＬ（＝０）となる。したがって、ｉ＿ａ０とｉ＿ａ１も共にＬ（＝０）である。【０１８０】
ｔ１２で入力信号１００３がＬからＨに立ち上がると、Ｎ型ＭＯＳＦＥＴ１００２−１−２がオン状態となるので、ｉ＿ａ２が流れ始め、ｎｅｔ＿ｐ信号の電圧を決定する等価キャパシタンスＣｐが放電を開始する。この結果、Ｉ＿ａも流れ始めようとする。このとき、Ｎ型ＭＯＳＦＥＴ１００２−１−２はオンとなるが、伝播遅延時間があるので第１のフィードバック回路のＰ型ＭＯＳＦＥＴ１００２−１−４はまだオンせずｉ＿ａ１はまだ立ち上がることが出来ず、Ｉ＿ａ＝ｉ＿ａ０＝ｉ＿ａ１＝０である。これにより、ｉ＿ａ２の立ち上がりが抑えられる。バイアス電圧Ｖｂｉａｓ＿ａはＬで、Ｐ型ＭＯＳＦＥＴ１００２−１−３は常にオン状態である。【０１８１】
次の時刻ｔ２３で入力信号１００３がＨになった状態では、ｉ＿ａ２の電流が上昇し、等価キャパシタンスＣｐの放電が進み、従ってｎｅｔ＿ｐ信号の電圧が下がり始める。このとき、Ｐ型ＭＯＳＦＥＴ１００２−１−４がオン状態となりｉ＿ａ１が流れ始める。このようにして、ｉ＿ａ２が流れて等価キャパシタンスＣｐの放電電流が流れると、ｎｅｔ＿ｐ信号の電圧は徐々に降下し、ｉ＿ａ１を流すＰ型ＭＯＳＦＥＴ１００２−１−４が徐々にオンしていく。【０１８２】
更に、ｔ３４、ｔ４５にかけて、Ｉ＿ａ＝ｉ＿ａ２＝ｉ＿ａ０＋ｉ＿ａ１が成立するように状態が推移し、ｉ＿ａ２の電流が増えていく。この場合に、第１のドライブ用トランジスタ回路１００１−１の動作閾値Ｖｔｈ付近でｎｅｔ＿ｐ信号の電圧降下変化をなまらせるようなチューニングがなされる。即ち、ｉ＿ａ２及びｉ＿ａ１は下に凹の波形で上昇し、これによりｎｅｔ＿ｐ信号の電圧波形は上に凸の波形で降下するので、ｎｅｔ＿ｐ信号の電圧波形はなまる。【０１８３】
ｔ４５が経過してｉ＿ａ１が上限値に達しｔ５６になると、ｉ＿ａ２のみによる等価キャパシタンスＣｐの放電現象が開始する。ｉ＿ａ２の放電電流が大きくなるように、Ｎ型ＭＯＳＦＥＴ１００２−１−２と１００２−１−５のコンダクタンスが大きな値に（時定数が小さな値になるように）設定されている。従って、ｉ＿ａ２の電流値は小さな時定数で一気にＬ（＝０）に降下し、ｎｅｔ＿ｐ信号の電圧波形も小さな時定数で一気にＬに降下する。【０１８４】
以上のようにして、第１のドライブ用トランジスタ回路１００１−１の動作閾値Ｖｔｈ付近でなまらせ、その後は急峻に変化するようなｎｅｔ＿ｐ信号の電圧波形を生成することができる。【０１８５】
一方、ｔ７８（ｔ７とｔ８の期間）で入力信号１００３がＨからＬに立ち下がるタイミングでは、Ｐ型ＭＯＳＦＥＴ１００２−１−１のコンダクタンスが大きな値に設定されることにより、等価キャパシタンスＣｐに充電電流ｉ＿ａ３が急激に流れる。即ちｉ＿ａ３は一気に立ち上がって、小さな時定数で立ち下がる。この結果、ｎｅｔ＿ｐ信号の電圧波形が、小さい時定数で急激に立ち上がる。これにより、第１のドライブ用トランジスタ回路１００１−１のオフを速めることができ、第１のドライブ用トランジスタ回路１００１−１での貫通電流を減らすことができる。【０１８６】
次に、第２のプリドライバ部１００２−２の動作について説明する。
また、Ｃｎは、ｎｅｔ＿ｎ信号と接地電位との間に存在する回路中の全ての容量を置き換えた等価キャパシタンスである。【０１８７】
まず、ｔ１２で入力信号１００３がＬからＨに立ち上がるタイミングでは、Ｎ型ＭＯＳＦＥＴ１００２−２−１のコンダクタンスが大きな値に設定されることにより、等価キャパシタンスＣｎから放電電流ｉ＿ｂ３が急激に流れる。この結果、ｎｅｔ＿ｎ信号の電圧波形が、小さい時定数で急激に立ち下がる。これにより、第２のドライブ用トランジスタ回路１００１−２のオフを速めることができ、第２のドライブ用トランジスタ回路１００１−２での貫通電流を減らすことができる。【０１８８】
次に時刻ｔ２からｔ７までの期間で入力信号１００３がＨのとき、Ｎ型ＭＯＳＦＥＴ１００２−２−１がオン状態であるが、等価キャパシタンスＣｎはほぼ完全に放電状態となっているため、電流が流れていない状態である。従って、その期間では、ｉ＿ｂ２＝ｉ＿ｂ３の値はＬとなって電流が流れない状態となっている。入力信号１００３がＨであるから、第２の波形調整回路のＰ型ＭＯＳＦＥＴ１００２−２−２はオフ状態であり、ｉ＿ｂ２はＬである。Ｐ型ＭＯＳＦＥＴ１００２−２−５と１００２−２−６とは第２のカレントミラー回路を構成しているので、Ｐ型ＭＯＳＦＥＴ１００２−２−６に流れる合成電流Ｉ＿ｂ＝ｉ＿ｂ０＋ｉ＿ｂ１はＬとなる。ここで、ｉ＿ｂ０とｉ＿ｂ１は共にＬである。【０１８９】
ｔ７８で入力信号１００３がＨからＬに立ち下がると、Ｐ型ＭＯＳＦＥＴ１００２−２−２がオン状態となるので、ｉ＿ｂ２が流れ始め、ｎｅｔ＿ｎ信号の電圧を決定する等価キャパシタンスＣｎが充電を開始する。この結果、Ｉ＿ｂも流れ始める。このとき、Ｐ型ＭＯＳＦＥＴ１００２−２−２はオンとなるが、伝播時間があるので第２のフィードバック回路のＮ型ＭＯＳＦＥＴ１００２−２−４はまだオンせずｉ＿ｂ１はまだ立ち上がることが出来ず、Ｉ＿ｂ＝ｉ＿ｂ０＝ｉ＿ｂ１＝０である。これにより、ｉ＿ｂ２の立ち上がりが抑えられる。バイアス電圧Ｖｂｉａｓ＿ｂはＨで、Ｎ型ＭＯＳＦＥＴ１００２−２−３は常にオン状態である。【０１９０】
次の時刻ｔ８９で入力信号１００３がＬになった状態では、ｉ＿ｂ２の電流が上昇し、等価キャパシタンスＣｎの充電が進み、従ってｎｅｔ＿ｎ信号の電圧が上がり始める。このとき、Ｎ型ＭＯＳＦＥＴ１００２−２−４がオン状態となりｉ＿ｂ１が流れ始める。このようにして、ｉ＿ｂ２が流れて等価キャパシタンスＣｎに充電電流を流すと、ｎｅｔ＿ｎ信号の電圧は徐々に上昇し、ｉ＿ｂ１を流すＮ型ＭＯＳＦＥＴ１００２−２−４が徐々にオンしていく。【０１９１】
更に、ｔ９１０、ｔ１０１１にかけて、Ｉ＿ｂ＝ｉ＿ｂ２＝ｉ＿ｂ０＋ｉ＿ｂ１が成立するように状態が推移し、ｉ＿ｂ２の電流が増えていく。この場合に、第２のドライブ用トランジスタ回路１００１−２の動作閾値Ｖｔｈ付近でｎｅｔ＿ｎ信号の電圧上昇変化をなまらせるようなチューニングがなされる。即ち、ｉ＿ｂ２及びｉ＿ｂ１は下に凹の波形で上昇し、これによりｎｅｔ＿ｎ信号の電圧波形は下に凸の波形で上昇するので、ｎｅｔ＿ｎ信号の電圧波形はなまる。【０１９２】
ｔ１０１１が経過してｉ＿ｂ１が上限値に達しｔ１１１２になると、ｉ＿ｂ２のみによる等価キャパシタンスＣｎの充電現象が開始する。ｉ＿ｂ２の充電電流が大きくなるように、Ｐ型ＭＯＳＦＥＴ１００２−２−２と１００２−２−５のコンダクタンスが大きな値に（時定数が小さな値になるように）設定されている。従って、ｉ＿ｂ２の電流値は小さな時定数で一気にＬに降下し、ｎｅｔ＿ｎ信号の電圧波形は小さな時定数で一気にＨに上昇する。【０１９３】
以上のようにして、第２のドライブ用トランジスタ回路１００１−２の動作閾値Ｖｔｈ付近でなまらせ、その後は急峻に変化するようなｎｅｔ＿ｎ信号の電圧波形を生成することができる。【０１９４】
したがって、図３、図４に示すようにｎｅｔ−ｎの急峻な立ち下がりにより、ドライブ用トランジスタ回路１００１−２のオフを、ｎｅｔ−ｐの立ち下がによるドライブ用トランジスタ回路１００１-１のオンよりも先行させる。【０１９５】
また、ｎｅｔ−ｐの急峻な立ち上りにより、ドライブ用トランジスタ回路１００１−１のオフを、ｎｅｔ−ｎの立ち上りによるドライブ用トランジスタ回路１００１−２のオンよりも先行される。【０１９６】
第４の実施形態においても、図５を参照して説明した第１の実施形態効果と同様の効果を奏する。
上記第４の実施形態では、第１乃至第３の実施形態の場合と同様に、例えば図１２（ｂ）に模式的に示されるように、ドライブ用トランジスタ回路１２０３は、１組だけでよい。このため、第２の従来技術に対応する図１２（ａ）のドライブ用トランジスタ回路１２０１に比較して実装面積が小さい。また、プリドライバ部１２０４−１、１２０４−２の実装面積も小さくて済む。なお、図１２（ｂ）のドライブ用トランジスタ回路１２０３は、図１０のドライブ用トランジスタ回路１００１に対応する。また、図１２（ｂ）のプリドライバ部１２０４−１、１２０４−２は、図８の第１のプリドライバ部１００２−１及び第２のプリドライバ部１００２−２に対応する。ただし、プリドライバ部１２０４−１、１２０４−２を構成する基本回路数は第１及び第２の実施形態とは異なる。【０１９７】
特に、上記第４の実施形態では、第３の実施形態の場合と同様に、図１０の第１のプリドライバ部１００２−１及び第２のプリドライバ部１００２−２において必要なＭＯＳＦＥＴの数が、図３の３０２−１、３０２−２又は図６の６０２−１、６０２−２に比較して少なくて済む。【０１９８】
以上説明した第１〜第４の実施形態においては、第１のプリドライバ部及び第２のプリドライバ部の構成要素として、Ｐ型ＭＯＳＦＥＴ、Ｎ型ＭＯＳＦＥＴ、バッファ回路、インバータ回路等を回路構成素子とする実施形態について説明したが、開示する技術はこれに限定されるものではない。開示する技術と同じ構成及び作用を実現できるものであれば、種々の回路素子を用いて、開示する技術を実現することができる。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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