(57)【要約】  ケーブル本体の一端に設けられたシリアル-パラレル変換回路が第１のシリアル信号をパラレル信号に変換してパラレル信号線に入力する。ケーブル本体の他端に設けられたパラレル-シリアル変換回路がパラレル信号線から出力されるパラレル信号を第２のシリアル信号に変換して外部に出力する。
2010131428.tif 000002
【特許請求の範囲】
【請求項１】
パラレル信号線を有するケーブル本体と、
前記ケーブル本体の一端に設けられて外部から供給される第１のシリアル信号をパラレル信号に変換して前記パラレル信号線に入力するシリアル-パラレル変換回路と、
前記ケーブル本体の他端に設けられて前記パラレル信号線から出力される前記パラレル信号を第２のシリアル信号に変換して外部に出力するパラレル-シリアル変換回路と、
を有する通信ケーブル。
【請求項２】
前記ケーブル本体の両端それぞれに外部接続用のプラグがさらに設けられ、
前記シリアル-パラレル変換回路と、前記パラレル-シリアル変換回路とは、前記プラグそれぞれに設けられる、
請求項１の通信ケーブル。
【請求項３】
パラレル信号線を有するケーブル本体と、
前記パラレル信号線の一端を外部に接続するために前記ケーブル本体の一端に設けられた第１のプラグと、
前記パラレル信号線の他端を外部に接続するために前記ケーブル本体の他端に設けられた第２のプラグと、
外部から前記第１のプラグに供給される第１のシリアル信号をパラレル信号に変換して前記パラレル信号線に出力するために前記第１のプラグに設けられたシリアル-パラレル変換回路と、
前記パラレル信号線から前記第二のプラグに供給される前記パラレル信号を第２のシリアル信号に変換して外部に出力するために前記第２のプラグに設けられたパラレル-シリアル変換回路と、
を有する通信ケーブル。
【請求項４】
前記第１、第２のシリアル信号は、シリアル差動信号であり、
前記パラレル信号は、パラレル差動信号である、
請求項３の通信ケーブル。
【請求項５】
前記第１、第２のシリアル信号は、シリアルシングルエンド信号であり、
前記パラレル信号は、パラレル差動信号である、
請求項３の通信ケーブル。
【請求項６】
前記第１のシリアル信号は、シリアル差動信号であり、
前記パラレル信号は、パラレルシングルエンド信号であり、
前記第２のシリアル信号は、シリアル差動信号である、
請求項３の通信ケーブル。
【請求項７】
前記シリアル-パラレル変換回路は、前記パラレル信号の振幅が前記第１のシリアル信号の振幅より小さくなるように、前記パラレル信号を生成する、
請求項３の通信ケーブル。
【請求項８】
前記シリアル-パラレル変換回路は、前記パラレル信号の振幅が前記第２のシリアル信号の振幅より小さくなるように、前記パラレル信号を生成する、
請求項７の通信ケーブル
【請求項９】
前記シリアル-パラレル変換回路は電圧駆動されるものであって、前記パラレル信号の振幅が前記第２のシリアル信号の振幅より小さくなるまで、前記シリアル-パラレル変換回路の駆動電圧が下げられている、
請求項８の通信ケーブル。
【請求項１０】
前記シリアル-パラレル変換回路は電流駆動されるものであって、前記パラレル信号の振幅が前記第２のシリアル信号の振幅より小さくなるまで、前記シリアル-パラレル変換回路の駆動電流が下げられている、
請求項８の通信ケーブル。
【請求項１１】
前記シリアル-パラレル変換回路は、前記パラレル信号各々の出力タイミングが互いにずれるように、前記パラレル信号を生成する、
請求項３の通信ケーブル。
【請求項１２】
前記パラレル信号線を構成する複数の信号ラインそれぞれの入力端に、互いに遅延量の異なる第１の遅延線を付加することで、前記信号ライン各々の出力タイミングを互いにずらしている、
請求項１１の通信ケーブル。
【請求項１３】
前記信号ラインそれぞれの出力端に第２の遅延線をさらに付加し、前記信号ラインそれぞれにおける前記第１の遅延線の遅延量と前記第２の遅延線の遅延量との合算値を、前記信号ラインすべてにおいて等しくする、
請求項１２の通信ケーブル。
【請求項１４】
前記シリアル-パラレル変換回路は、前記パラレル信号の信号遷移に要する時間が前記第１のシリアル信号の信号遷移に要する時間より長くなるように、前記パラレル信号を生成する、
請求項３の通信ケーブル。
【請求項１５】
前記シリアル-パラレル変換回路の出力ドライブ回路の電流能力を、前記パラレル-シリアル変換回路の電流能力より小さくすることで、前記シリアル-パラレル変換回路における前記パラレル信号の信号遷移に要する時間を、前記第１のシリアル信号の信号遷移に要する時間より長くする、
請求項１４の通信ケーブル。
【請求項１６】
前記シリアル-パラレル変換回路の出力端にローパスフィルタを設けることで前記シリアル-パラレル変換回路における前記パラレル信号の信号遷移に要する時間を、前記第１のシリアル信号の信号遷移に要する時間より長くする、
請求項１４の通信ケーブル。
【請求項１７】
前記シリアル-パラレル変換回路は、前記パラレル信号の信号遷移に要する時間が前記第２のシリアル信号の信号遷移に要する時間より長くなるように、前記パラレル信号を生成する、
請求項１４の通信ケーブル。
【請求項１８】
前記シリアル-パラレル変換回路の信号出力部と前記パラレル-シリアル変換回路の信号入力部とのうちの少なくとも一つに、コモンモード抑制回路を設ける、
請求項４の通信ケーブル。
【請求項１９】
前記シリアル-パラレル変換回路の信号出力部と前記パラレル-シリアル変換回路の信号入力部とのうちの少なくとも一つに、コモンモード抑制回路を設ける、
請求項５の通信ケーブル。
【請求項２０】
前記シリアル-パラレル変換回路の信号入力部と前記パラレル-シリアル変換回路の信号出力部とのうちの少なくとも一つにコモンモード抑制回路を設ける、
請求項４の通信ケーブル。
【請求項２１】
前記シリアル-パラレル変換回路の信号入力部と前記パラレル-シリアル変換回路の信号出力部とのうちの少なくとも一つにコモンモード抑制回路を設ける、
請求項６の通信ケーブル。
【請求項２２】
前記シリアル-パラレル変換回路の信号入力部と前記パラレル-シリアル変換回路の信号出力部とのうちの少なくとも一つにＥＳＤ保護回路を設ける、
請求項３の通信ケーブル。
【請求項２３】
前記シリアル-パラレル変換回路の信号出力部にエンファシス回路を設ける、
請求項３の通信ケーブル。
【請求項２４】
前記パラレル-シリアル変換回路の信号入力部にイコライジング回路を設ける、
請求項３の通信ケーブル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速な信号伝送を行なうことが可能な通信ケーブルに関する。
【背景技術】
【０００２】
近年、機器間や機器内のデジタルインターフェースの高速化が進展しているが、複数の信号を並列にして送るパラレルインターフェースでは、信号伝送速度が速くなればなるほど各信号の同期を取ることが難しくなって信号伝送の高速化が困難となる。そのため、HDMI（High-Definition Multimedia Interface)、USB(Universal Serial Bus)など信号伝送の高速化に適したシリアルインタフェースが、コンピュータ端末やＡＶ機器などの電子機器に浸透しており、これに伴って伝送される信号の転送速度も高速化している。しかしながら、ケーブル内を伝送される信号の高速化によって通信ケーブルにおける信号の減衰が大きくなっており、さらには、ケーブルからの放射ノイズも増加している。そのうえ、上述した各種高速インターフェース規格では、ケーブルコネクタや基板コネクタの形状や端子数が規定されているため、コネクタの形状変更や端子数の拡張は基本的にできない。【０００３】
従来から通信ケーブルにおける信号の減衰を補う技術としては、送信LSIに内蔵されたプリエンファシス回路によって送信前に信号をあらかじめ増幅させる技術や、受信ＬＳＩやケーブルプラグに内蔵されたイコライジング回路によって高周波帯域の減衰特性を向上させる技術などがある。しかしながら、伝送信号の高速化は今後さらに進むことが予想され、現状の技術を用いても通信ケーブルにおける高周波帯域の減衰特性を補償することが難しくなると考えられる。【０００４】
これに対して特許文献１には、ケーブル内部に光導波路が形成されたフレキシブルケーブルの導波路一端にパラレル-シリアル変換回路および電気-光変換回路を、導波路他端に光-電気変換回路およびシリアル-パラレル変換回路をそれぞれ設けることで、信号をフレキシブルケーブルを介して光伝送する構成が開示されている。この構成では、高周波帯域での減衰が少ない光伝送を行うことによって、高速シリアル信号伝送の高速化と、ケーブルからのノイズ放射の低減を図っている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００７−５３６５６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１では光-電気変換回路と電気-光変換回路が必須であるため、ケーブルにおける消費電力が増大してしまう。【０００７】
本発明は、高速な信号の伝送を可能としノイズ輻射の少ない通信ケーブルと、これに使用するプラグを提供することを主たる目的とする。
【課題を解決するための手段】
【０００８】
本発明の第１のアスペクトは、
パラレル信号線を有するケーブル本体と、
前記ケーブル本体の一端に設けられて外部から供給される第１のシリアル信号をパラレル信号に変換して前記パラレル信号線に入力するシリアル-パラレル変換回路と、
前記ケーブル本体の他端に設けられて前記パラレル信号線から出力される前記パラレル信号を第２のシリアル信号に変換して外部に出力するパラレル-シリアル変換回路と、
を有する。【０００９】
また、本発明の第２のアスペクトは、
パラレル信号線を有するケーブル本体と、
前記パラレル信号線の一端を外部に接続するために前記ケーブル本体の一端に設けられた第１のプラグと、
前記パラレル信号線の他端を外部に接続するために前記ケーブル本体の他端に設けられた第２のプラグと、
外部から前記第１のプラグに供給される第１のシリアル信号をパラレル信号に変換して前記パラレル信号線に出力するために前記第１のプラグに設けられたシリアル-パラレル変換回路と、
前記パラレル信号線から前記第二のプラグに供給される前記パラレル信号を第２のシリアル信号に変換して外部に出力するために前記第２のプラグに設けられたパラレル-シリアル変換回路と、
を有する。【００１０】
このような構成を有する本発明では、第１のシリアル信号がシリアル-パラレル変換回路によってパラレル信号に変換されたうえで、ケーブル本体を伝送していくため、信号全体としては伝送速度を維持したうえで、ケーブル本体内を伝送するパラレル信号それぞれの伝送速度を、第１のシリアル信号より低くすることができる。これにより、通信ケーブル自体の伝送速度を落とすことなく、ケーブル本体内を伝送する信号の減衰を低減することが可能になる。さらには、伝送速度が低くなるためにケーブル内を伝送する信号の周波数も低くなる。信号線から輻射されるノイズの量は信号周波数の２乗に比例することから、ケーブル内を伝送する信号の周波数を低くできる本発明では、ノイズ輻射を小さくすることができる。【００１１】
なお、本発明には、
前記第１、第２のシリアル信号は、シリアル差動信号であり、
前記パラレル信号は、パラレル差動信号である、
という態様がある。【００１２】
この態様によれば、差動伝送を用いたインターフェースの通信ケーブルとして用いることができるうえに、ケーブル本体からのノイズ輻射をさらに低減することができる。【００１３】
また、本発明には、
前記第１、第２のシリアル信号は、シリアルシングルエンド信号であり、
前記パラレル信号は、パラレル差動信号である、
という態様がある。【００１４】
この態様によれば、ケーブル本体においてパラレル差動信号が伝送されるため、ケーブルからのノイズ輻射をさらに低減することができる。【００１５】
また、本発明には、
前記第１のシリアル信号は、シリアル差動信号であり、
前記パラレル信号は、パラレルシングルエンド信号であり、
前記第２のシリアル信号は、シリアル差動信号である、
という態様がある。【００１６】
この態様によれば、ケーブル本体においてパラレルシングルエンド信号が伝送されるため、パラレル差動信号を伝送する構成に比して、信号線を少なくしてケーブルを細くすることができる。【００１７】
また、本発明には、
前記シリアル-パラレル変換回路は、前記パラレル信号の振幅が前記第１のシリアル信号の振幅より小さくなるように、前記パラレル信号を生成する、
という態様がある。【００１８】
この態様によれば、ケーブル本体を伝送する信号の速度が低いことと信号振幅が小さいことにより、ケーブル本体からのノイズ輻射をさらに低減することができる。なお、前記シリアル-パラレル変換回路が電圧駆動されるものであれば、前記シリアル-パラレル変換回路の駆動電圧を下げることで、前記パラレル信号の振幅を前記第２のシリアル信号の振幅より小さくすることができる。また、前記シリアル-パラレル変換回路が電流駆動されるものであれば、前記シリアル-パラレル変換回路の駆動電流を下げることで、前記パラレル信号の振幅を前記第２のシリアル信号の振幅より小さくすることができる。【００１９】
また、本発明には、
前記シリアル-パラレル変換回路は、前記パラレル信号各々の出力タイミングが互いにずれるように、前記パラレル信号を生成する、
という態様がある。【００２０】
この態様によれば、パラレル信号の各々の信号遷移のタイミングが異なるために、各々の信号が同時に遷移する場合に比べてケーブル本体からのノイズ輻射をさらに低減することができる。なお、この態様は、前記パラレル信号線を構成する複数の信号ラインそれぞれの入力端に、互いに遅延量の異なる第１の遅延線を付加することで実現することができる。この場合、前記信号ラインそれぞれの出力端に第２の遅延線をさらに付加し、前記信号ラインそれぞれにおける前記第１の遅延線の遅延量と前記第２の遅延線の遅延量との合算値を、前記信号ラインすべてにおいて等しくするのが好ましい。そうすれば、信号ラインからパラレル-シリアル変換回路に入力される各データの入力タイミングを全データで揃えることが可能となって、パラレル-シリアル変換回路における変換精度を、タイミング調整回路を設けることなく高く維持することが可能となる。【００２１】
また、本発明には、
前記シリアル-パラレル変換回路は、前記パラレル信号の信号遷移に要する時間が前記第１のシリアル信号の信号遷移に要する時間より長くなるように、前記パラレル信号を生成する、
という態様がある。【００２２】
この態様によれば、パラレル信号の信号遷移に要する時間（立ち上がり時間・立ち下がり時間）を長くすることで信号に含まれる周波数成分をさらに低周波化することができる結果、さらなる信号減衰の低減とさらなるノイズ輻射の低減とが可能になる。この態様は、前記シリアル-パラレル変換回路の出力ドライブ回路の電流能力を、前記パラレル-シリアル変換回路の電流能力より小さくすることや、前記シリアル-パラレル変換回路の出力端にローパスフィルタを設けることで実現できる。【００２３】
また、本発明には、
前記シリアル-パラレル変換回路の信号出力部と前記パラレル-シリアル変換回路の信号入力部とのうちの少なくとも一つに、コモンモード抑制回路を設ける、
という態様がある。【００２４】
この態様によれば、コモンモード抑制回路によって、差動信号のスキューが改善されるために、ケーブル本体からのコモンモードノイズの放射を低減することができる。これにより大きなコモンモード成分が流入することによって生じる回路の誤動作を防ぐことができる。【００２５】
また、本発明には、
前記シリアル-パラレル変換回路の信号入力部と前記パラレル-シリアル変換回路の信号出力部とのうちの少なくとも一つにコモンモード抑制回路を設ける、
という態様がある。【００２６】
この態様によれば、コモンモード抑制回路によって、差動信号のイントラスキューが改善されるために、大きなコモンモード成分が流入することによって生じるケーブル内外の回路における誤動作を防ぐことができる。【００２７】
また、本発明には、
前記シリアル-パラレル変換回路の信号入力部と前記パラレル-シリアル変換回路の信号出力部とのうちの少なくとも一つにＥＳＤ保護回路を設ける、
という態様がある。【００２８】
この態様によれば、第１、第２のプラグの端子部において人体接触などによりＥＳＤ（Electrostatic Discharge）が発生したとしても、第１、第２のプラグの内部回路に瞬時大電圧信号が入力されることを防ぐことができて、ケーブルのＥＳＤ耐性が向上する。【００２９】
また、本発明には、
前記シリアル-パラレル変換回路の信号出力部にエンファシス回路を設ける、
という態様がある。【００３０】
この態様によれば、ケーブル本体内部の信号線を細くした場合に生じる信号減衰の増大を、パラレル信号をエンファシス回路で増幅することによって補うことができるようになる。その結果、ケーブルの小型化が可能になる。【００３１】
また、本発明には、
前記パラレル-シリアル変換回路の信号入力部にイコライジング回路を設ける、
という態様がある。【００３２】
この態様によれば、ケーブル内部の信号線を細くした場合に生じる信号減衰の増大を、パラレル信号をイコライジング回路で等化することによって補うことができるようになる。その結果、ケーブルの小型化が可能になる。
【発明の効果】
【００３３】
本発明の通信ケーブルによれば、シリアル信号をシリアル-パラレル変換回路によってパラレル信号に変換したうえでケーブル本体を伝送させることにより、ケーブル本体内を伝送する信号の伝送速度が低くなる。これにより、通信ケーブル自体の伝送速度を落とすことなく、ケーブル本体内を伝送する信号の減衰を低減することが可能になって、信号伝送を高速化できる。また、ケーブル本体内を伝送する信号の周波数が低くなるために、信号線からのノイズ輻射（信号周波数の２乗に比例する特性を有する）を抑制することが可能となる。そのうえ、各種高速インターフェース規格では、コネクタの形状変更や端子数の拡張は基本的にできないが、本発明では、コネクタの形状変更や端子数の拡張を行うことなく、上述した効果を享受することができる。
【図面の簡単な説明】
【００３４】
【図１】図１は本発明の実施の形態１における通信ケーブルの構成図である。
【図２】（ａ）はシリアルのシングルエンド信号の波形図であり、（ｂ）はパラレルのシングルエンド信号の波形図である。
【図３】図３は本発明の実施の形態２における通信ケーブルの構成図である。
【図４】（ａ）はシリアルの差動信号の波形図であり、（ｂ）はパラレルの差動信号の波形図である。
【図５】図５は本発明の実施の形態３における通信ケーブルの構成図である。
【図６】図６は本発明の実施の形態４における通信ケーブルの構成図である。
【図７】図７は本発明の実施の形態５におけるパラレルのシングルエンド信号の波形図である。
【図８Ａ】図８Ａは本発明の実施の形態６におけるパラレルのシングルエンド信号の波形図である。
【図８Ｂ】図８Ｂは実施の形態６における通信ケーブルの構成図である。
【図９】（ａ）は本発明の実施の形態７におけるシリアルのシングルエンド信号の波形図であり、（ｂ）は実施の形態７におけるパラレルのシングルエンド信号の波形図である。
【図１０】図１０は本発明の実施の形態８における通信ケーブルの構成図である。
【図１１】図１１は本発明の実施の形態９における通信ケーブルの構成図である。
【図１２】図１２は本発明の実施の形態１０における通信ケーブルの構成図である。
【図１３】図１３は本発明の実施の形態１１における通信ケーブルの構成図である。
【図１４】図１４は本発明の実施の形態１２における通信ケーブルの構成図である。
【発明を実施するための形態】
【００３５】
（実施の形態１）
図１は、本発明の実施の形態１における通信ケーブルの構成を示す図である。本実施の形態の通信ケーブルは、第１のプラグ１０１、第２のプラグ１０２、ケーブル本体１０３、第１の内部基板１０４、第２の内部基板１０５、シリアル-パラレル変換回路１０６、パラレル-シリアル変換回路１０７、第１のシリアルシングルエンド信号線１０８、第２のシリアルシングルエンド信号線１０９、およびパラレルシングルエンド信号線１１０を備える。シリアル-パラレル変換回路１０６とパラレル-シリアル変換回路１０７とは、１：４のシリアル−パラレル相互変換を行う変換回路である。シリアル-パラレル変換回路１０６とパラレル-シリアル変換回路１０７とは、内部に出力ドライブ回路１０６ａ、１０７ａを備える。出力ドライブ回路１０６ａ、１０７ａは、電圧ドライブ回路であっても、電流ドライブ回路であってもよい。
【００３６】
ケーブル本体１０３は、第１のプラグ１０１と第２のプラグ１０２とを接続する信号ケーブルである。第１の内部基板１０４は、第１のプラグ１０１に設けられた内部基板である。第２の内部基板１０５は、第２のプラグ１０２に設けられた内部基板である。シリアル-パラレル変換回路１０６は、第１の内部基板１０４に実装される。パラレル-シリアル変換回路１０７は、第２の内部基板１０５に実装される。第１のシリアルシングルエンド信号線１０８は、通信ケーブル外部から信号を伝送して第１のプラグ１０１に供給する信号線であって、第１のプラグ１０１の入力端に接続されている。第２のシリアルシングルエンド信号線１０９は、第２のプラグ１０２の出力端に接続される信号線であって、通信ケーブル（ケーブル本体１０３）を伝送してきた信号を第２のプラグ１０２から外部に出力する。パラレルシングルエンド信号線１１０は、ケーブル本体１０３内に設けられる信号線であって、ケーブル本体１０３内において信号を伝送する。
【００３７】
シリアル-パラレル変換回路１０６は、第１のシリアルシングルエンド信号線１０８から供給される１本のシリアルシングルエンド信号（第１のシリアル信号）を４本のパラレルシングルエンド信号に変換してパラレルシングルエンド信号線１１０に出力する。パラレル-シリアル変換回路１０７はパラレルシングルエンド信号線１１０から供給される４本のパラレルシングルエンド信号を１本のシリアルシングルエンド信号（第２のシリアル信号）に変換して第２のシリアルシングルエンド信号線１０９に出力する。
【００３８】
図２の（ａ）は第１、第２のシリアルシングルエンド信号線１０８、１０９を伝送するシリアルシングルエンド信号の波形２１１を示し、図２の（ｂ）はパラレルシングルエンド信号線１１０を伝送するパラレルシングルエンド信号各々の波形２１２、２１３、２１４、２１５を示す。パラレルシングルエンド信号線１１０を伝送するパラレルシングルエンド信号（１：４のシリアル-パラレル変換によって生成される）の伝送速度は、第１、第２のシリアルシングルエンド信号線１０８、１０９を伝送するシリアルシングルエンド信号の伝送速度の４分の１となる。したがって、第１、第２のシリアルシングルエンド信号線１０８、１０９を伝送するシリアルシングルエンド信号の伝送速度を高速化したとしても、パラレルシングルエンド信号線１１０を伝送するパラレルシングルエンド信号の伝送速度は、高速にはならない（シリアルシングルエンド信号の伝送速度の４分の１）。これにより、ケーブル本体における信号の減衰を十分に抑制した状態で高速な信号伝送を実現することができる。また、ケーブル本体１０３内を伝送する信号の伝送速度を抑えることに伴ってケーブル本体１０３内を伝送する信号の周波数も低くなる。信号線から輻射されるノイズ量は伝送する信号の周波数の２乗に比例することから、本実施の形態の構成では、信号線から輻射されるノイズ量を小さくすることができる。
【００３９】
なお、本実施の形態において、シリアル-パラレル変換が１：４の例を示したが、シリアル-パラレル変換及びパラレル-シリアル変換が１：Ｎ（Ｎは正の整数）及びＮ：１であってもよい。また、ケーブル本体１０３は、その用途が１対のシリアル-パラレル変換に限定されるものではない。すなわち、ケーブル本体１０３は、複数のシリアル-パラレル変換に対応可能となるために、シリアル-パラレル変換回路と、パラレル-シリアル変換回路と、それらに接続される信号線との組み合わせた構成を複数含んでいてもよい。また、ケーブル本体１０３内に他の信号線を並走させてもよく、例えば電源線、制御線、クロック線をケーブル本体１０３に含ませてもよい。また、ケーブル本体１０３内の各信号線は金属線、同軸線、フレキケーブルであってもよい。また、ケーブル本体１０３内の各信号線はシールドを備えた信号線でもよい。
【００４０】
（実施の形態２）
図３は、本発明の実施の形態２における通信ケーブルの構成を示す図である。図３において、図１と同一ないし同様の構成要素については同一の符号を付し、それらについての説明は省略する。
【００４１】
本実施の形態の通信ケーブルは、第１の内部基板１０４に設けられたシリアル-パラレル変換回路３０６、第２の内部基板１０５に設けられたパラレル-シリアル変換回路３０７、第１のプラグ１０１に設けられた第１のシリアル差動信号線３０８、第２のプラグ１０２に設けられた第２のシリアル差動信号線３０９、およびケーブル本体１０３に設けられたパラレル差動信号線３１０を備える。第１、第２のシリアル差動信号線３０８、３０９は、信号線３１６、３１７からなる。
【００４２】
シリアル-パラレル変換回路３０６は、第１のシリアル差動信号線３０８から入力される１対のシリアル差動信号（第１のシリアル信号）を４対のパラレル差動信号に変換してパラレル差動信号線３１０に出力する。パラレル-シリアル変換回路３０７は、パラレル差動信号線３１０から入力される４対のパラレル差動信号を１対のシリアル差動信号（第２のシリアル信号）に変換して第２のシリアル差動信号線３０９に出力する。
【００４３】
図４の（ａ）は、第１のシリアル差動信号線３０８（信号線３１６、３１７）を伝送するシリアル差動信号の波形４２０、４２１を示す。波形４２０は、信号線３１６を伝送する正信号の波形であり、波形４２１は、信号線３１７を伝送する負信号の波形である。図４の（ｂ）はパラレル差動信号線３１０を伝送するパラレル差動信号の波形４２２、４２３を示す。パラレル差動信号線３１０は、差動信号線対３１８を複数備える。各差動信号線対３１８は、信号線３１９、３２０からなる。波形４２２は各差動信号線対３１８を伝送する正信号の波形であり、波形４２３は負信号の波形である。
【００４４】
パラレル差動信号線３１０を伝送するパラレル差動信号（１：４のシリアル-パラレル変換によって生成される）の伝送速度は、第１、第２のシリアル差動信号線３０８、３０９を伝送するシリアル差動信号の伝送速度の４分の１となる。したがって、第１、第２のシリアル差動信号線３０８、３０９を伝送するシリアル差動信号の伝送速度を高速化したとしても、パラレル差動信号線３１０を伝送するパラレル差動信号の伝送速度はそれほど高速にはならない（シリアル差動信号の伝送速度の４分の１）。これにより、ケーブル本体１０３における信号減衰を十分に抑制した状態で高速な信号伝送を実現することができる。また、ケーブル本体１０３内を伝送する信号の伝送速度を抑えることに伴ってケーブル本体内を伝送する信号の周波数も低くなる。信号線から輻射されるノイズ量は伝送する信号の周波数の２乗に比例することから、本実施の形態の構成では、信号線から輻射されるノイズ量を小さくすることができる。また、差動信号を伝送すると磁界キャンセル効果が働くために、ケーブル本体１０３においてパラレル差動伝送を行う本実施の形態では、ケーブル本体１０３からのノイズ輻射をさらに低減することができるうえに、外部からケーブル本体１０３に流入するノイズの除去能力を高めることもできる。このような構成を備えた本実施の形態の通信ケーブルは、差動伝送を用いたインターフェースの通信ケーブルとして特に有効に用いることができる。
【００４５】
なお、本実施の形態において、シリアル-パラレル変換が１：４の例を示したが、シリアル-パラレル変換及びパラレル-シリアル変換が１：Ｎ（Ｎは正の整数）及びＮ：１であってもよい。また、本発明の通信ケーブルは１対のシリアル-パラレル変換に限定するものではなく、複数のシリアル-パラレル変換に対応するために、シリアル-パラレル変換回路、パラレル-シリアル変換回路、及びそれらに接続される信号線を複数含んでいてもよい。また、ケーブル本体１０３内には他の信号線を並走させてもよく、例えば電源線、制御線、クロック線を含んでいてもよい。また、ケーブル本体１０３内の各信号線は金属線、同軸線、平行金属線、より線、フレキケーブルであってもよい。また、ケーブル本体１０３内の各信号線はシールドを備えた信号線でもよい。
【００４６】
（実施の形態３）
図５は、本発明の実施の形態３における通信ケーブルの構成を示す図である。図５において、図１、図３と同じ構成要素については同じ符号を用い、説明を省略する。
【００４７】
本実施の形態では、シリアル-パラレル変換回路５０６とパラレル-シリアル変換回路５０７とを備えることに特徴がある。シリアル-パラレル変換回路５０６は第１のシリアルシングルエンド信号線１０８から供給される１本のシリアルシングルエンド信号（第１のシリアル信号）を４対のパラレル差動信号に変換してパラレル差動信号線３１０に出力する。パラレル-シリアル変換回路５０７は、パラレル差動信号線３１０から供給される４対のパラレル差動信号を１本のシリアルシングルエンド信号（第２のシリアル信号）に変換して第２のシリアルシングルエンド信号線１０９に出力する。
【００４８】
図２の（ａ）は第１、第２のシリアルシングルエンド信号線１０８、１０９を伝送するシリアルシングルエンド信号の波形２１１を示し、図４の（ｂ）はパラレル差動信号線３１０を伝送するパラレル差動信号の波形４２２、４２３を示す。パラレル差動信号線３１０は、差動信号線対３１８を複数備える。各差動信号線対３１８は、信号線３１９、３２０からなる。波形４２２は各差動信号線対３１８を伝送する正信号の波形であり、波形４２３は負信号の波形である。
【００４９】
パラレル差動信号線３１０を伝送するパラレル差動信号（１：４のシリアル-パラレル変換によって生成される）の伝送速度は、第１、第２のシリアルシングルエンド信号線１０８、１０９を伝送するシリアルシングルエンド信号の伝送速度の４分の１となる。したがって、第１、第２のシリアル信号線１０８、１０９を伝送するシリアルシングルエンド信号の伝送速度を高速化したとしても、パラレル差動信号線３１０を伝送するパラレル差動信号の伝送速度は高速にはならない（シリアルシングルエンド信号の伝送速度の４分の１）。これにより、ケーブル本体１０３における信号の減衰を十分に抑制した状態で高速な信号伝送を実現することができる。また、ケーブル本体１０３内を伝送する信号の伝送速度を抑えることに伴ってケーブル本体１０３内を伝送する信号の周波数も低くなる。信号線から輻射されるノイズ量は伝送する信号の周波数の２乗に比例することから、本実施の形態の構成では、信号線から輻射されるノイズ量を小さくすることができる。また、差動信号を伝送すると磁界キャンセル効果が働くために、パラレル差動伝送を行う本実施の形態では、ケーブル本体１０３からのノイズ輻射をさらに低減することができるうえに、外部からケーブル本体１０３に流入するノイズの除去能力を高めることもできる。
【００５０】
なお、本実施の形態において、シリアル-パラレル変換が１：４の例を示したが、シリアル-パラレル変換及びパラレル-シリアル変換が１：Ｎ（Ｎは正の整数）及びＮ：１であってもよい。また、本発明の通信ケーブルは１対のシリアル-パラレル変換に限定するものではなく、複数のシリアル-パラレル変換に対応するために、シリアル-パラレル変換回路、パラレル-シリアル変換回路、及びそれらに接続される信号線を複数含んでいてもよい。また、ケーブル本体１０３内には他の信号線を並走させてもよく、例えば電源線、制御線、クロック線を含んでいてもよい。また、ケーブル本体１０３内の各信号線は金属線、同軸線、平行金属線、より線、フレキケーブルであってもよい。また、ケーブル本体１０３内の各信号線はシールドを備えた信号線でもよい。
【００５１】
（実施の形態４）
図６は、本発明の実施の形態４における通信ケーブルの構成を示す図である。図６において、図１、図３と同じ構成要素については同じ符号を用い、説明を省略する。
【００５２】
本実施の形態では、シリアル-パラレル変換回路６０６とパラレル-シリアル変換回路６０７とを備えることに特徴がある。シリアル-パラレル変換回路６０６は第１のシリアル差動信号線３０８から供給される１対のシリアル差動信号（第１のシリアル信号）を４本のパラレルシングルエンド信号に変換してパラレルシングルエンド信号線１１０に出力する。パラレル-シリアル変換回路６０７はパラレルシングルエンド信号線１１０から入力される４本のパラレルシングルエンド信号を１対のシリアル差動信号（第２のシリアル信号）に変換して第２のシリアル差動信号線３０９に出力する。第１、第２のシリアル差動信号線３０８、３０９は信号線３１６、３１７からなる。
【００５３】
図４の（ａ）は、第１のシリアル差動信号線３０８（信号線３１６、３１７）を伝送するシリアル差動信号の波形４２０、４２１を示す。波形４２０は、信号線３１６を伝送する正信号の波形であり、波形４２１は、信号線３１７を伝送する負信号の波形である。図２の（ｂ）はパラレルシングルエンド信号線１１０を伝送するパラレルシングルエンド信号各々の波形２１２、２１３、２１４、２１５を示す。パラレルシングルエンド信号線１１０を伝送するパラレルシングルエンド信号（１：４のシリアル-パラレル変換によって生成される）の伝送速度は、第１、第２のシリアル差動信号線３０８、３０９を伝送するシリアル差動信号の伝送速度の４分の１となる。したがって、第１、第２のシリアル差動信号線３０８、３０９を伝送するシリアル差動信号の伝送速度を高速化したとしても、パラレルシングルエンド信号線１１０を伝送するパラレルシングルエンド信号の伝送速度は、高速にはならない（シリアル差動信号の伝送速度の４分の１）。これにより、ケーブル本体１０３における信号の減衰を十分に抑制した状態で高速な信号伝送を実現することができる。また、ケーブル本体１０３内を伝送する信号の伝送速度を抑えることに伴ってケーブル本体１０３内を伝送する信号の周波数も低くなる。信号線から輻射されるノイズ量は伝送する信号の周波数の２乗に比例することから、本実施の形態の構成では、信号線から輻射されるノイズ量を小さくすることができる。
【００５４】
本実施の形態の通信ケーブルは、差動伝送を用いたインターフェースの通信ケーブルとして有効である。さらには、ケーブル本体１０３におけるパラレル信号の伝送形態がシングルエンド伝送形態であるために、パラレル信号に差動伝送を用いた構成に比して信号線を少なくすることができる結果、ケーブルを細くすることができる。
【００５５】
なお、本実施の形態において、シリアル-パラレル変換が１：４の例を示したが、シリアル-パラレル変換及びパラレル-シリアル変換が１：Ｎ（Ｎは正の整数）及びＮ：１であってもよい。また、本発明の通信ケーブルは１対のシリアル-パラレル変換に限定するものではなく、複数のシリアル-パラレル変換に対応するために、シリアル-パラレル変換回路、パラレル-シリアル変換回路、及びそれらに接続される信号線を複数含んでいてもよい。また、ケーブル本体１０３内には他の信号線を並走させてもよく、例えば電源線、制御線、クロック線を含んでいてもよい。また、ケーブル本体１０３内の各信号線は金属線、同軸線、平行金属線、より線、フレキケーブルであってもよい。さらには、ケーブル本体１０３内の各信号線はシールドを備えた信号線でもよい。
【００５６】
（実施の形態５）
図７は、本発明の実施の形態５におけるパラレルシングルエンド信号の波形図である。本実施の形態では、実施の形態１と同様の構成を備えているものの、シリアル-パラレル変換回路１０６による信号変換形態が若干実施の形態１と異なる。以下、本実施の形態のシリアル-パラレル変換回路を、シリアル-パラレル変換回路１０６(5)と称す。シリアル-パラレル変換回路１０６(5)は、第１のシリアルシングルエンド信号線１０８から入力される１本のシリアルシングルエンド信号（第１のシリアル信号）を４本のパラレルシングルエンド信号（図７には、４本のパラレルシングルエンド信号の波形７１２、７１３、７１４、７１５が示される）に変換するが、パラレルシングルエンド信号の振幅は、図２の(ａ)に示す実施の形態１におけるシリアルシングルエンド信号（図２には、４本のパラレルシングルエンド信号の波形２１２、２１３、２１４、２１５が示される）の振幅の半分にしている。
【００５７】
このような振幅調整は、次のようにして実施することができる。シリアル-パラレル変換回路１０６の出力ドライブ回路１０６ａには、前述したように電圧駆動されるものと、電流駆動されるものとがある。電圧駆動される出力ドライブ回路１０６ａでは、その電源電圧を調整してシリアル-パラレル変換回路１０６の駆動電圧を調整することにより上述した振幅調整を実施することができる。具体的にはパラレルシングルエンド信号振幅がシリアルシングルエンド信号振幅より小さくなるまで、レギュレータ回路の実装等によって出力ドライブ回路１０６ａの駆動電圧を下げる。一方、電流駆動される出力ドライブ回路１０６ａでは、その電流源の電流量を調整することでシリアル-パラレル変換回路１０６の駆動電流を調整することにより上述した振幅調整を実施することができる。具体的にはパラレルシングルエンド信号振幅がシリアルシングルエンド信号振幅より小さくなるまで、低電流電流源の実装等によって出力ドライブ回路１０６ａの駆動電流を下げる。
【００５８】
実施の形態１や実施の形態５の構成では、第１、第２のシリアルシングルエンド信号線１０８、１０９を伝送するシリアルシングルエンド信号の伝送速度を高速化したとしても、パラレルシングルエンド信号線１１０を伝送するパラレルシングルエンド信号の伝送速度は、高速になることなくシリアルシングルエンド信号の伝送速度より遅くなる（４分の１）。これにより、ケーブル本体１０３における信号の減衰を低減することができる。信号減衰の低減が可能になるため、パラレルシングルエンド信号の振幅を小さくすることができる。さらには、信号振幅が小さくなるために、ケーブル本体１０３からのノイズ輻射が低減される。なお、本実施の形態のパラレルーシリアル変換回路１０７(5)では、シリアルシングルエンド信号（第２のシリアル信号）の振幅をパラレルーシリアル信号の振幅の倍にすることで、シリアルシングルエンド信号（第１のシリアル信号）と同等に振幅に戻している。これにより、第１のシリアル信号と第２のシリアル信号とが均一化されて信号の伝達条件が維持されている。
【００５９】
上述した本実施の形態の説明では、パラレルシングルエンド信号の振幅がシリアルシングルエンド信号の振幅の半分となる実施例を示したが、本実施の形態は、パラレルシングルエンド信号の振幅がシリアルシングルエンド信号の振幅よりも小さければよく、そうすれば、上述した効果が得られる。また、上述した説明では、パラレルシングルエンド信号をシリアルシングルエンド信号に変換する構成（実施の形態１）を例示して本実施の形態を説明したが、他の実施の形態の構成（パラレル差動信号をシリアル差動信号に変換する構成等）においても、本実施の形態は実施できる。
【００６０】
（実施の形態６）
図８Ａは、本発明の実施の形態６におけるパラレルシングルエンド信号の波形図である。本実施の形態では、実施の形態１と同様の構成を備えているものの、シリアル-パラレル変換回路１０６による信号変換形態が若干実施の形態１と異なる。以下、本実施の形態のシリアル-パラレル変換回路を、シリアル-パラレル変換回路１０６(6)と称す。シリアル-パラレル変換回路１０６(6)は、第１のシリアルシングルエンド信号線１０８から入力される１本のシリアルシングルエンド信号（第１のシリアル信号）を４本のパラレルシングルエンド信号（図８には、４本のパラレルシングルエンド信号の波形８１２、８１３、８１４、８１５が示される）に変換するが、パラレルシングルエンド信号の出力タイミングが、図２の(ａ)に示す実施の形態１におけるシリアルシングルエンド信号（図２には、シリアルシングルエンド信号の波形２１２、２１３、２１４、２１５が示される）の出力タイミングと異なっている。
【００６１】
一般に信号線からのノイズ輻射は信号線を伝送する信号の周波数の２乗に比例する。したがって、信号線を伝送する信号の周波数が高くなるほど信号線から輻射されるノイズが増加する。信号においては、信号遷移部分に高周波成分が多く含まれている。本実施の形態では、パラレルシングルエンド信号の各々の信号遷移のタイミングを、互いに一致させることなくずらすことによって各々の信号が同時に遷移する構成に比べて信号線から輻射されるノイズ量を低減している。なお、上述した説明では、パラレル信号がパラレルシングルエンド信号である構成（実施の形態１等）を例にして本実施の形態を説明したが、パラレル信号がパラレル差動信号である他の実施の形態の構成においても本実施の形態は同様に実施することができる。
【００６２】
上述した信号出力タイミング（遷移タイミング）のずれを発生させるためには、図８Ｂに示すように、パラレルシングルエンド信号線１１０を構成する信号ライン１１０ａ〜１００ｎ（ｎは任意の自然数）それぞれの入力端に、互いに遅延量の異なる第１の遅延線１２０ａ〜１２０ｎを付加すればよい。その場合、図８Ｂに示すように、信号ライン１１０ａ〜１１０ｎの出力端に第２の遅延線１２１ａ〜１２１ｎを付加したうえで、信号ライン１１０ａ〜１１０ｎそれぞれにおける遅延量の合算値（第１の遅延線１２０ａ〜１２０ｎの遅延量Ｄ１ａ〜Ｄ１ｎと第２の遅延線１２１ａ〜１２１ｎの遅延量Ｄ２ａ〜Ｄ２ｎとを合算した合算値Ｄ１ａ＋Ｄ２ａ、Ｄ１ｂ＋Ｄ２ｂ、…、Ｄ１ｎ＋Ｄ２ｎを、全ての信号ライン１１０ａ〜１１０ｎで等しくするのが好ましい。ここでいう均等処理とは、具体的には、Ｄ１ａ＋Ｄ２ａ＝Ｄ１ｂ＋Ｄ２ｂ＝、…、＝Ｄ１ｎ＋Ｄ２ｎとすることをいう。そうすれば、パラレルシングルエンド信号線１１０を伝送中の各データに遷移タイミングのずれを生じさせたにもかかわらず、信号ライン１１０ａ〜１１０ｎからパラレル-シリアル変換回路１０７に入力される各データの入力タイミングを全データで揃えることが可能となる。これによりパラレル-シリアル変換回路１０７における変換精度を、タイミング調整回路を設けることなく高く維持することが可能となる。
【００６３】
なお、第１、第２の遅延線１２０ａ〜１２０ｎ、１２１ａ〜１２１ｎは、例えば、シリアル-パラレル変換回路１０６やパラレル-シリアル変換回路１０７の回路内もしくは実装基板に遅延線路として作り込めばよい。
【００６４】
（実施の形態７）
図９は、本発明の実施の形態７におけるパラレルシングルエンド信号の波形図である。この例では、実施の形態１と同様の構成を備えているものの、シリアル-パラレル変換回路１０６による信号変換形態が若干実施の形態１と異なっている。以下、本実施の形態のシリアル-パラレル変換回路を、シリアル-パラレル変換回路１０６(7)と称す。シリアル-パラレル変換回路１０６(7)は、第１のシリアルシングルエンド信号線１０８から入力される１本のシリアルシングルエンド信号（第１のシリアル信号であって、図９には、シリアルシングルエンド信号の波形９１１が示される）を４本のパラレルシングルエンド信号（図９には、パラレルシングルエンド信号の波形９１２、９１３、９１４、９１５が示される）に変換するが、パラレルシングルエンド信号の立ち上がり時間・立ち下がり時間（信号遷移時間）を、シリアルシングルエンド信号の立ち上がり時間・立ち下がり時間（信号遷移時間）より長くしている（本実施の形態では三倍）。
【００６５】
このような信号遷移時間の調整は例えば次の第１、第２の構成により実施することができる。第１の構成では、シリアル-パラレル変換回路１０６の出力ドライブ回路１０６ａの電流能力を、パラレル-シリアル変換回路１０７の出力ドライブ回路１０７ａの電流能力より低くする。これは、一般に変換回路１０６、１０７では、出力ドライブ回路１０６ａ、１０７ａの電流能力と変換出力の遷移時間とは相関関係を有しており、電流能力が低くなるとそれに伴い遷移時間が長くなる、という特徴を有することを利用している。第２の構成では、シリアル-パラレル変換回路１０６の出力端に、容量等からなるローパスフィルタ（ＬＰＦ）を付加する。これは、一般に変換回路１０６、１０７では、出力（パラレル信号）がローパスフィルタ（ＬＰＦ）を通過すると、通過後の出力の遷移時間が長くなるという特徴を有することを利用している。
【００６６】
パラレルシングルエンド信号９１２、９１３、９１４、９１５の立ち上がり時間・立ち下がり時間を長くすることによって信号に含まれる周波数成分をさらに低周波化することができて、信号減衰の低減とノイズ輻射の低減とをさらに促進することが可能となる。なお、本実施の形態において、パラレル信号がシングルエンド信号の例を示したが、パラレル信号が差動信号であってもよい。
【００６７】
（実施の形態８）
図１０は、本発明の実施の形態８における第１、第２のプラグ１０１、１０２の構成を示す図である。図１０において、図１、図３と同じ構成要素については同じ符号を用いており、それらについての説明を省略する。なお、本実施の形態では、シリアルパラレル変換回路として、１：２のシリアル／パラレル変換形態を有するシリアル-パラレル変換回路１００６、パラレル-シリアル変換回路１００７を備えているが、これは一例である。また、１：２のシリアル／パラレル変換形態を有するシリアル-パラレル変換回路１００６、パラレル-シリアル変換回路１００７を設けたことにより、ケーブル本体１０３に設けられたパラレル差動信号線１０１０は、２対の差動信号線対１０２６を備えた構成となっている。しかしながら、本実施の形態は、前述したシリアル-パラレル変換回路３０６、パラレル-シリアル変換回路３０７（１：４のシリアル／パラレル、パラレル／シリアル変換形態を有する）を備えた構成であっても同様に実施できる。
【００６８】
本実施の形態では、第１、第２の内部基板１０４、１０５に、コモンモード抑制回路の一例であるコモンモードフィルタ１０２４、１０２５を設けたことに特徴がある。コモンモードフィルタ１０２４はシリアル-パラレル変換回路１００６の信号出力部、すなわちシリアル-パラレル変換回路１００６とケーブル本体１０３との間に設けられ、シリアル-パラレル変換回路１００６から供給されるパラレル差動信号をフィルタ処理したうえで、パラレル差動信号線１０１０に出力している。コモンモードフィルタ１０２５は、パラレル-シリアル変換回路１００７の信号入力部、すなわちケーブル本体１０３とパラレル-シリアル変換回路１００７との間に設けられ、パラレル差動信号線１０１０から供給されるパラレル差動信号をフィルタ処理したうえで、パラレル-シリアル変換回路１００７に出力している。なお、図中、符号３２１は、シリアル-パラレル変換回路１００６とコモンモードフィルタ１０２４とを接続する差動信号線対であり、符号３２２は、コモンモードフィルタ１０２５とパラレル-シリアル変換回路１００７とを接続する差動信号線対であり、符号１０２６は、コモンモードフィルタ１０２４とパラレル差動信号線１０１０とを接続する差動信号線対であり、符号１０２７は、パラレル差動信号線１０１０とコモンモードフィルタ１０２５とを接続する差動信号線対である。
【００６９】
本実施の形態では、シリアル-パラレル変換回路１００６からの出力されるパラレル差動信号がコモンモードフィルタ１０２４を通過することによって、差動信号線１０２６を伝送する差動信号のイントラスキューが改善されてコモンモード成分が低減されるため、ケーブル本体１０３から放射されるコモンモード放射を低減することが可能となる。同様に、ケーブル本体１０３内の差動信号線対１０２６に外来ノイズに由来して発生するコモンモード成分をコモンモードフィルタ１０２５によって除去することができるため、大きなコモンモード成分の流入による回路の誤動作を防ぐことができる。
【００７０】
なお、本実施の形態において、コモンモードフィルタ１０２４、１０２５を、シリアル-パラレル変換回路１００６の信号出力部とパラレル-シリアル変換回路１００７の信号入力部との両方に設けたが、片方だけに設けてもよい。また、シリアル-パラレル変換が１：２の例を示したが、シリアル-パラレル変換及びパラレル-シリアル変換が１：Ｎ（Ｎは正の整数）及びＮ：１であってもよい。また、本実施の形態において、コモンモード抑制回路としてコモンモードフィルタを用いた例を示したが、コモンモード抑制回路としてはフェライトコアでもよい。なお、本発明の通信ケーブルは１対のシリアル-パラレル変換に限定するものではなく、複数のシリアル-パラレル変換に対応するために、シリアル-パラレル変換回路、パラレル-シリアル変換回路、コモンモードフィルタ、及びそれらに接続される信号線を複数含んでいてもよい。また、ケーブル本体１０３内には他の信号線を並走させてもよく、例えば電源線、制御線、クロック線を含んでいてもよい。また、ケーブル本体１０３内の各信号線は金属線、同軸線、平行金属線、より線、フレキケーブルであってもよい。また、ケーブル本体１０３内の各信号線はシールドを備えた信号線でもよい。
【００７１】
（実施の形態９）
図１１は、本発明の実施の形態９における第１、第２のプラグ１０１、１０２の構成を示す図である。図１１において、図１、図３と同じ構成要素については同じ符号を用いており、それらについての説明を省略する。なお、本実施の形態では、シリアルパラレル変換回路として、１：２のシリアル／パラレル変換形態を有するシリアル-パラレル変換回路１００６、パラレル-シリアル変換回路１００７を備えているが、これは一例である。また、１：２のシリアル／パラレル変換形態を有するシリアル-パラレル変換回路１００６、パラレル-シリアル変換回路１００７を設けたことにより、ケーブル本体１０３に設けられたパラレル差動信号線１０１０は、２対の差動信号線対１０２６を備えた構成となっている。しかしながら、本実施の形態は、前述したシリアル-パラレル変換回路３０６、パラレル-シリアル変換回路３０７（１：４のシリアル／パラレル、パラレル／シリアル変換形態を有する）を備えた構成であっても同様に実施できる。
【００７２】
本実施の形態では、第１、第２の内部基板１０４、１０５に、コモンモード抑制回路の一つであるコモンモードフィルタ１１２８、１１２９を設けたことに特徴がある。コモンモードフィルタ１１２８は、シリアル-パラレル変換回路１００６の信号入力部、すなわち第１のシリアル差動信号線３０８とシリアル-パラレル変換回路１００６との間に設けられ、第１のシリアル差動信号線３０８から供給されるシリアル差動信号をフィルタ処理したうえで、シリアル-パラレル変換回路１００６に出力している。コモンモードフィルタ１１２９はパラレル-シリアル変換回路１００７の信号出力部、すなわちパラレル-シリアル変換回路１００７と第２のシリアル差動信号線３０９との間に設けられ、パラレル-シリアル変換回路１００７から供給されるシリアル差動信号をフィルタ処理したうえで、第２のシリアル差動信号線３０９に出力している。なお、図中、符号１１３０は、コモンモードフィルタ１１３０とシリアル-パラレル変換回路１００６とを接続する差動信号線対であり、符号１１３１は、パラレル-シリアル変換回路１００７とコモンモードフィルタ１１２９とを接続する差動信号線対である。
【００７３】
本実施の形態では、第１のシリアル差動信号線３０８からシリアル-パラレル変換回路１００６に供給されるシリアル差動信号がコモンモードフィルタ１１２８を通過することによって、差動信号線１１３０を伝送する差動信号のイントラスキューが改善されてコモンモード成分が低減される。同様に、パラレル-シリアル変換回路１００７から出力されるシリアル差動信号のイントラルキューを改善してコモンモード成分を除去することができる。これにより大きなコモンモード成分の流入によるケーブル内外の回路の誤動作を防ぐことができる。
【００７４】
なお、本実施の形態において、シリアル-パラレル変換が１：２の例を示したが、シリアル-パラレル変換及びパラレル-シリアル変換が１：Ｎ（Ｎは正の整数）及びＮ：１であってもよい。また、本実施の形態において、コモンモード抑制回路としてコモンモードフィルタを用いた例を示したが、コモンモード抑制回路としては、フェライトコアでもよい。なお、本発明の通信ケーブルは１対のシリアル-パラレル変換に限定するものではなく、複数のシリアル-パラレル変換に対応するために、シリアル-パラレル変換回路、パラレル-シリアル変換回路、コモンモードフィルタ、及びそれらに接続される信号線を複数含んでいてもよい。また、ケーブル本体１０３内には他の信号線を並走させてもよく、例えば電源線、制御線、クロック線を含んでいてもよい。また、ケーブル本体１０３内の各信号線は金属線、同軸線、平行金属線、より線、フレキケーブルであってもよい。また、ケーブル本体１０３内の各信号線はシールドを備えた信号線でもよい。
【００７５】
（実施の形態１０）
図１２は、本発明の実施の形態１０における第１、第２のプラグ１０１、１０２の構成を示す図である。図１２において、図１、図３と同じ構成要素については同じ符号を用いており、それらについての説明を省略する。なお、本実施の形態では、シリアルパラレル変換回路として、１：２のシリアル／パラレル変換形態を有するシリアル-パラレル変換回路１２０６、パラレル-シリアル変換回路１２０７を備えているが、これは一例である。また、１：２のシリアル／パラレル変換形態を有するシリアル-パラレル変換回路１２０６、パラレル-シリアル変換回路１２０７を設けたことにより、ケーブル本体１０３に設けられたパラレルシングルエンド信号線１２１０は、２本の信号線を備えた構成となっている。しかしながら、本実施の形態は、前述したシリアル-パラレル変換回路１０６、パラレル-シリアル変換回路１０７（１：４のシリアル／パラレル、パラレル／シリアル変換形態を有する）を備えた構成であっても同様に実施できる。
【００７６】
本実施の形態では、第１、第２の内部基板１０４、１０５に、ＥＳＤ保護回路１２３２、１２３３を設けたことに特徴がある。ＥＳＤ保護回路１２３２、１２３３はＥＳＤサプレッサ、ダイオード、バリスタなどから構成される。
【００７７】
ＥＳＤ保護回路１２３２は、シリアル-パラレル変換回路１２０６の信号入力部、すなわち第１のシリアルシングルエンド信号線１０８とシリアル-パラレル変換回路１２０６との間に設けられる。ＥＳＤ保護回路１２３３はパラレル-シリアル変換回路１２０７の信号出力部、すなわちパラレル-シリアル変換回路１２０７と第２のシリアルシングルエンド信号線１０９との間に設けられる。なお、図中、符号１２０８は、ＥＳＤ保護回路１２３２とシリアル-パラレル変換回路１２０６とを接続するシリアルシングルエンド信号線であり、符号１２０９は、パラレル-シリアル変換回路１２０７とＥＳＤ保護回路１２３３とを接続するシリアルシングルエンド信号線である。
【００７８】
本実施の形態では、第１、第２のプラグ１０１、１０２の端子部において人体接触などによりＥＳＤ（Electrostatic Discharge）が発生したとしても、そのＥＳＤは、ＥＳＤ保護回路１２３２、１２３３によって抑制することができるので、第１、第２のプラグ１０１、１０２の内部回路に瞬時大電圧信号が誤って入力されることが防止される。これにより通信ケーブルのＥＳＤ耐性が向上する。
【００７９】
なお、本実施の形態において、シリアル-パラレル変換が１：２の例を示したが、シリアル-パラレル変換及びパラレル-シリアル変換が１：Ｎ（Ｎは正の整数）及びＮ：１であってもよい。また、複数のシリアル-パラレル変換に対応するために、シリアル-パラレル変換回路、パラレル-シリアル変換回路、ＥＳＤ保護回路、及びそれらに接続される信号線を複数含んでいてもよい。また、ケーブル本体１０３内には他の信号線を並走させてもよく、例えば電源線、制御線、クロック線を含んでいてもよい。また、ケーブル本体１０３内の各信号線は金属線、同軸線、平行金属線、より線、フレキケーブルであってもよい。また、ケーブル本体１０３内の各信号線はシールドを備えた信号線でもよい。
【００８０】
（実施の形態１１）
図１３は、本発明の実施の形態１１における第１のプラグ１０１の構成を示す図である。図１３において、図１、図３と同じ構成要素については同じ符号を用いており、それらについての説明を省略する。なお、本実施の形態では、シリアルパラレル変換回路として、１：２のシリアル／パラレル変換形態を有するシリアル-パラレル変換回路１２０６を備えているが、これは一例である。また、１：２のシリアル／パラレル変換形態を有するシリアル-パラレル変換回路１２０６を設けたことにより、ケーブル本体１０３に設けられたパラレルシングルエンド信号線１２１０は、２本の信号線を備えた構成となっている。しかしながら、本実施の形態は、前述したシリアル-パラレル変換回路１０６、パラレル-シリアル変換回路１０７（１：４のシリアル／パラレル、パラレル／シリアル変換形態を有する）を備えた構成であっても同様に実施できる。
【００８１】
本実施の形態では、第１の内部基板１０４に、エンファシス回路１３３６を設けたことに特徴がある。エンファシス回路１３３６はシリアル-パラレル変換回路１２０６の信号出力部、すなわちシリアル-パラレル変換回路１２０６とパラレルシングルエンド信号線１２１０との間に設けられる。なお、図中、符号１３１０は、シリアル-パラレル変換回路１２０６とエンファシス回路１３３６とを接続するパラレルシングルエンド信号線である。
【００８２】
ケーブル本体１０３のパラレルシングルエンド信号線１２１０を細くすると、抵抗成分が増加して信号の減衰が大きくなってしまう。これに対して、本実施の形態では、信号をエンファシス回路１３３６で増幅したうえでケーブル本体１０３に出力することによってその減衰を補正することができる。したがって、高速な信号を実現しつつケーブル本体１０３を細くすることができる。
【００８３】
なお、本実施の形態において、シリアル-パラレル変換が１：２の例を示したが、シリアル-パラレル変換及びパラレル-シリアル変換が１：Ｎ（Ｎは正の整数）及びＮ：１であってもよい。また、複数のシリアル-パラレル変換に対応するために、シリアル-パラレル変換回路、パラレル-シリアル変換回路、エンファシス回路、及びそれらに接続される信号線を複数含んでいてもよい。また、ケーブル本体１０３内には他の信号線を並走させてもよく、例えば電源線、制御線、クロック線を含んでいてもよい。また、ケーブル本体１０３内の各信号線は金属線、同軸線、平行金属線、より線、フレキケーブルであってもよい。また、ケーブル本体１０３内の各信号線はシールドを備えた信号線でもよい。
【００８４】
（実施の形態１２）
図１４は、本発明の実施の形態１２における第２のプラグ１０２の構成を示す図である。図１４において、図１、図３と同じ構成要素については同じ符号を用いており、それらについての説明を省略する。なお、本実施の形態では、シリアルパラレル変換回路として、１：２のシリアル／パラレル変換形態を有するシリアル-パラレル変換回路１２０７を備えているが、これは一例である。また、１：２のシリアル／パラレル変換形態を有するパラレル-シリアル変換回路１２０７を設けたことにより、ケーブル本体１０３に設けられたパラレルシングルエンド信号線１２１０は、２本の信号線を備えた構成となっている。しかしながら、本実施の形態は、前述したシリアル-パラレル変換回路１０６、パラレル-シリアル変換回路１０７（１：４のシリアル／パラレル、パラレル／シリアル変換形態を有する）を備えた構成であっても同様に実施できる。
【００８５】
本実施の形態では、第２の内部基板１０５に、イコライジング回路１４３７を設けたことに特徴がある。イコライジング回路１４３７は、パラレル-シリアル変換回路１２０７の信号入力部、すなわちパラレルシングルエンド信号線１２１０とパラレル-シリアル変換回路１２０７との間に設けられる。なお、図中、符号１４１０は、イコライジング回路１４３７とパラレル-シリアル変換回路１２０７とを接続するパラレルシングルエンド信号線である。
【００８６】
ケーブル本体１０３のパラレルシングルエンド信号線１２１０を細くすると、抵抗成分が増加して信号の減衰が大きくなってしまう。これに対して、本実施の形態では、ケーブル本体１０３を伝送してきた信号をイコライジング回路１４３７で増幅したうえでパラレル-シリアル変換回路１２０７に出力することによってその減衰を補正することができる。したがって、高速な信号を実現しつつケーブル本体１０３を細くすることができる。
【００８７】
なお、本実施の形態において、シリアル-パラレル変換が１：２の例を示したが、シリアル-パラレル変換及びパラレル-シリアル変換が１：Ｎ（Ｎは正の整数）及びＮ：１であってもよい。また、複数のシリアル-パラレル変換に対応するために、シリアル-パラレル変換回路、パラレル-シリアル変換回路、エンファシス回路、及びそれらに接続される信号線を複数含んでいてもよい。また、ケーブル本体１０３内には他の信号線を並走させてもよく、例えば電源線、制御線、クロック線を含んでいてもよい。また、ケーブル本体１０３内の各信号線は金属線、同軸線、平行金属線、より線、フレキケーブルであってもよい。また、ケーブル本体１０３内の各信号線はシールドを備えた信号線でもよい。
【産業上の利用可能性】
【００８８】
本発明にかかる通信ケーブルは、今後ますますの高速化が予想されるＨＤＭＩ、ＵＳＢなどの高速シリアルインタフェースにおける通信ケーブルに適用することができる。
【符号の説明】
【００８９】
１０１  第１のプラグ
１０２  第２のプラグ
１０３  ケーブル本体
１０４  第１の内部基板
１０５  第２の内部基板
１０６、３０６、５０６、６０６、１００６、１２０６  シリアル-パラレル変換回路
１０７、３０７、５０７、６０７、１００７、１２０７  パラレル-シリアル変換回路
１０８  第１のシリアルシングルエンド信号線
１０９  第２のシリアルシングルエンド信号線
３０８  第１のシリアル差動信号線
３０９  第２のシリアル差動信号線
１１０、１２１０、１３１０、１４１０  パラレルシングルエンド信号線
２１１、２１２、２１３、２１４、２１５、４２０、４２１、４２２、４２３、７１２、７１３、７１４、７１５、８１２、８１３、８１４、８１５、９１１、９１２、９１３、９１４、９１５  波形
３１０、１０１０  パラレル差動信号線
３１６、３１７、３１９、３２０  信号線
３１８、１０２６、１０２７、１１３０、１１３１、３２１、３２２  差動信号線対
１０２４、１０２５、１１２８、１１２９  コモンモードフィルタ
１２０８、１２０９  シリアルシングルエンド信号線
１２３２、１２３３  ＥＳＤ保護回路
１３３６  エンファシス回路
１４３７  イコライジング回路
【図１】
2010131428.tif 000003
【図２】
2010131428.tif 000004
【図３】
2010131428.tif 000005
【図４】
2010131428.tif 000006
【図５】
2010131428.tif 000007
【図６】
2010131428.tif 000008
【図７】
2010131428.tif 000009
【図８Ａ】
2010131428.tif 000010
【図８Ｂ】
2010131428.tif 000011
【図９】
2010131428.tif 000012
【図１０】
2010131428.tif 000013
【図１１】
2010131428.tif 000014
【図１２】
2010131428.tif 000015
【図１３】
2010131428.tif 000016
【図１４】
2010131428.tif 000017
【手続補正書】
【提出日】平成22年8月27日(2010.8.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
（削除）
【請求項２】
（削除）
【請求項３】
パラレル信号線を有するケーブル本体と、
前記パラレル信号線の一端を外部に接続するために前記ケーブル本体の一端に設けられた第１のプラグと、
前記パラレル信号線の他端を外部に接続するために前記ケーブル本体の他端に設けられた第２のプラグと、
外部から前記第１のプラグに供給される第１のシリアル信号をパラレル信号に変換して前記パラレル信号線に出力するために前記第１のプラグに設けられたシリアル−パラレル変換回路と、
前記パラレル信号線から前記第２のプラグに供給される前記パラレル信号を第２のシリアル信号に変換して外部に出力するために前記第２のプラグに設けられたパラレル−シリアル変換回路と、
を有し、
前記シリアル−パラレル変換回路は、前記パラレル信号線を構成する複数の信号ラインそれぞれの入力端に、互いに遅延量の異なる第１の遅延線を付加することで、前記パラレル信号各々の出力タイミングが互いにずれるように、前記パラレル信号を生成し、
かつ前記シリアル−パラレル変換回路は、前記信号ラインそれぞれの出力端に第２の遅延線をさらに付加し、前記信号ラインそれぞれにおける前記第１の遅延線の遅延量と前記第２の遅延線の遅延量との合算値を、前記信号ラインすべてにおいて等しくしている、
通信ケーブル。
【請求項４】
前記第１、第２のシリアル信号は、シリアル差動信号であり、
前記パラレル信号は、パラレル差動信号である、
請求項３の通信ケーブル。
【請求項５】
前記第１、第２のシリアル信号は、シリアルシングルエンド信号であり、
前記パラレル信号は、パラレル差動信号である、
請求項３の通信ケーブル。
【請求項６】
前記第１のシリアル信号は、シリアル差動信号であり、
前記パラレル信号は、パラレルシングルエンド信号であり、
前記第２のシリアル信号は、シリアル差動信号である、
請求項３の通信ケーブル。
【請求項７】
前記シリアル−パラレル変換回路は、前記パラレル信号の振幅が前記第１のシリアル信号の振幅より小さくなるように、前記パラレル信号を生成する、
請求項３の通信ケーブル。
【請求項８】
前記シリアル−パラレル変換回路は、前記パラレル信号の振幅が前記第２のシリアル信号の振幅より小さくなるように、前記パラレル信号を生成する、
請求項７の通信ケーブル。
【請求項９】
前記シリアル−パラレル変換回路は電圧駆動されるものであって、前記パラレル信号の振幅が前記第２のシリアル信号の振幅より小さくなるまで、前記シリアル−パラレル変換回路の駆動電圧が下げられている、
請求項８の通信ケーブル。
【請求項１０】
前記シリアル−パラレル変換回路は電流駆動されるものであって、前記パラレル信号の振幅が前記第２のシリアル信号の振幅より小さくなるまで、前記シリアル−パラレル変換回路の駆動電流が下げられている、
請求項８の通信ケーブル。
【請求項１１】
（削除）
【請求項１２】
（削除）
【請求項１３】
（削除）
【請求項１４】
前記シリアル−パラレル変換回路は、前記パラレル信号の信号遷移に要する時間が前記第１のシリアル信号の信号遷移に要する時間より長くなるように、前記パラレル信号を生成する、
請求項３の通信ケーブル。
【請求項１５】
前記シリアル−パラレル変換回路の出力ドライブ回路の電流能力を、前記パラレル−シリアル変換回路の電流能力より小さくすることで、前記シリアル−パラレル変換回路における前記パラレル信号の信号遷移に要する時間を、前記第１のシリアル信号の信号遷移に要する時間より長くする、
請求項１４の通信ケーブル。
【請求項１６】
前記シリアル−パラレル変換回路の出力端にローパスフィルタを設けることで前記シリアル−パラレル変換回路における前記パラレル信号の信号遷移に要する時間を、前記第１のシリアル信号の信号遷移に要する時間より長くする、
請求項１４の通信ケーブル。
【請求項１７】
前記シリアル−パラレル変換回路は、前記パラレル信号の信号遷移に要する時間が前記第２のシリアル信号の信号遷移に要する時間より長くなるように、前記パラレル信号を生成する、
請求項１４の通信ケーブル。
【請求項１８】
（削除）
【請求項１９】
（削除）
【請求項２０】
（削除）
【請求項２１】
（削除）
【請求項２２】
前記シリアル−パラレル変換回路の信号入力部と前記パラレル−シリアル変換回路の信号出力部とのうちの少なくとも一つにＥＳＤ保護回路を設ける、
請求項３の通信ケーブル。
【請求項２３】
前記シリアル−パラレル変換回路の信号出力部にエンファシス回路を設ける、
請求項３の通信ケーブル。
【請求項２４】
前記パラレル−シリアル変換回路の信号入力部にイコライジング回路を設ける、
請求項３の通信ケーブル。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正の内容】
【０００２】
路をそれぞれ設けることで、信号をフレキシブルケーブルを介して光伝送する構成が開示されている。この構成では、高周波帯域での減衰が少ない光伝送を行うことによって、高速シリアル信号伝送の高速化と、ケーブルからのノイズ放射の低減を図っている。
先行技術文献
特許文献
［０００５］
特許文献１：特表２００７−５３６５６３号公報
発明の概要
発明が解決しようとする課題
［０００６］
しかしながら、特許文献１では光−電気変換回路と電気−光変換回路が必須であるため、ケーブルにおける消費電力が増大してしまう。
［０００７］
本発明は、高速な信号の伝送を可能としノイズ輻射の少ない通信ケーブルと、これに使用するプラグを提供することを主たる目的とする。
課題を解決するための手段
［０００８］
［０００９］
本発明は、
パラレル信号線を有するケーブル本体と、
前記パラレル信号線の一端を外部に接続するために前記ケーブル本体の一端に設けられた第１のプラグと、  前記パラレル信号線の他端を外部に接続するために前記ケーブル本体の他端に設けられた第２のプラグと、
外部から前記第１のプラグに供給される第１のシリアル信号をパラレル信号に変換して前記パラレル信号線に出力するために前記第１のプラグに設けられたシリアル−パラレル変換回路と、
前記パラレル信号線から前記第二のプラグに供給される前記パラレル信号を第２のシリアル信号に変換して外部に出力するために前記第２のプラグに設けられたパラレル−シリアル変換回路と、
を有し、
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正の内容】
【０００３】
前記シリアル−パラレル変換回路は、前記パラレル信号線を構成する複数の信号ラインそれぞれの入力端に、互いに遅延量の異なる第１の遅延線を付加することで、前記パラレル信号各々の出力タイミングが互いにずれるように、前記パラレル信号を生成し、
かつ前記シリアル−パラレル変換回路は、前記信号ラインそれぞれの出力端に第２の遅延線をさらに付加し、前記信号ラインそれぞれにおける前記第１の遅延線の遅延量と前記第２の遅延線の遅延量との合算値を、前記信号ラインすべてにおいて等しくしている。
［００１０］
このような構成を有する本発明では、第１のシリアル信号がシリアル−パラレル変換回路によってパラレル信号に変換されたうえで、ケーブル本体を伝送していくため、信号全体としては伝送速度を維持したうえで、ケーブル本体内を伝送するパラレル信号それぞれの伝送速度を、第１のシリアル信号より低くすることができる。これにより、通信ケーブル自体の伝送速度を落とすことなく、ケーブル本体内を伝送する信号の減衰を低減することが可能になる。さらには、伝送速度が低くなるためにケーブル内を伝送する信号の周波数も低くなる。信号線から輻射されるノイズの量は信号周波数の２乗に比例することから、ケーブル内を伝送する信号の周波数を低くできる本発明では、ノイズ輻射を小さくすることができる。また、パラレル信号の各々の信号遷移のタイミングが異なるために、各々の信号が同時に遷移する場合に比べてケーブル本体からのノイズ輻射をさらに低減することができる。また、前記信号ラインそれぞれの出力端に第２の遅延線をさらに付加し、前記信号ラインそれぞれにおける前記第１の遅延線の遅延量と前記第２の遅延線の遅延量との合算値を、前記信号ラインすべてにおいて等しくしているので、信号ラインからパラレル−シリアル変換回路に入力される各データの入力タイミングを全データで揃えることが可能となって、パラレル−シリアル変換回路における変換精度を、タイミング調整回路を設けることなく高く維持することが可能となる。
［００１１］
なお、本発明には、
前記第１、第２のシリアル信号は、シリアル差動信号であり、
前記パラレル信号は、パラレル差動信号である、
という態様がある。
［００１２］
この態様によれば、差動伝送を用いたインターフェースの通信ケーブルとして用いることができるうえに、ケーブル本体からのノイズ輻射をさらに低減することができる。
［００１３］
また、本発明には、
前記第１、第２のシリアル信号は、シリアルシングルエンド信号であり、
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
前記パラレル信号は、パラレル差動信号である、
という態様がある。
［００１４］
この態様によれば、ケーブル本体においてパラレル差動信号が伝送されるため、ケーブルからのノイズ輻射をさらに低減することができる。
［００１５］
また、本発明には、
前記第１のシリアル信号は、シリアル差動信号であり、
前記パラレル信号は、パラレルシングルエンド信号であり、
前記第２のシリアル信号は、シリアル差動信号である、
という態様がある。
［００１６］
この態様によれば、ケーブル本体においてパラレルシングルエンド信号が伝送されるため、パラレル差動信号を伝送する構成に比して、信号線を少なくしてケーブルを細くすることができる。
［００１７］
また、本発明には、
前記シリアル−パラレル変換回路は、前記パラレル信号の振幅が前記第１のシリアル信号の振幅より小さくなるように、前記パラレル信号を生成する、
という態様がある。
［００１８］
この態様によれば、ケーブル本体を伝送する信号の速度が低いことと信号振幅が小さいことにより、ケーブル本体からのノイズ輻射をさらに低減することができる。なお、前記シリアル−パラレル変換回路が電圧駆動されるものであれば、前記シリアル−パラレル変換回路の駆動電圧を下げることで、前記パラレル信号の振幅を前記第２のシリアル信号の振幅より小さくすることができる。また、前記シリアル−パラレル変換回路が電流駆動されるものであれば、前記シリアル−パラレル変換回路の駆動電流を下げることで、前記パラレル信号の振幅を前記第２のシリアル信号の振幅より小さくすることができる。
［００１９］
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
［００２０］
［００２１］
また、本発明には、
前記シリアル−パラレル変換回路は、前記パラレル信号の信号遷移に要する時間が前記第１のシリアル信号の信号遷移に要する時間より長くなるように、前記パラレル信号を生成する、
という態様がある。
［００２２］
この態様によれば、パラレル信号の信号遷移に要する時間（立ち上がり時間・立ち下がり時間）を長くすることで信号に含まれる周波数成分をさらに低周波化することができる結果、さらなる信号減衰の低減とさらなるノイズ輻射の低減とが可能になる。この態様は、前記シリアル−パラレル変換回路の出力ドライブ回路の電流能力を、前記パラレル−シリアル変換回路の電流能力より小さくすることや、前記シリアル−パラレル変換回路の出力端にローパスフィルタを設けることで実現できる。
［００２３］
また、本発明には、
前記シリアル−パラレル変換回路の信号出力部と前記パラレル−シリアル変換回路の信号入力部とのうちの少なくとも一つに、コモンモード抑制回路を
【国際調査報告】
2010131428.tif 000018
2010131428.tif 000019