(57)【要約】［課題］サイズを可及的に小さくすることができる不揮発性プログラマブルロジックスイッチを提供することを可能にする。［解決手段］半導体基板に設けられた素子分離領域１０２と、半導体基板に設けられ素子分離領域によって分離された第１および第２半導体領域１０１ａ、１０１ｂと、第１半導体領域に離間して設けられた第１ソース領域１０ａおよび第１ドレイン領域１０ｂと、第１ソース領域と第１ドレイン領域との間の第１半導体領域上に、第１絶縁膜１０ｃ１、電荷蓄積膜１０ｃ２、第２絶縁膜１０ｃ３、制御ゲート１０ｃ４がこの順序で積層されたゲート１０ｃと、を有するメモリセルトランジスタ１０と、第２半導体領域に離間して設けられた第２ソース領域２０ａおよび第２ドレイン領域２０ｂと、第２ソース領域と第２ドレイン領域との間の第２半導体領域上に設けられた第３絶縁膜２０ｃ１と、第３絶縁膜上に設けられ、第１ドレイン領域と電気的に接続されたゲート電極２０ｃ２と、を有するパストランジスタと、半導体基板に設けられ、第１および第２半導体領域に基板バイアスを印加するための第１導電型の不純物領域８と、を備えている。
2010109963.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に設けられた素子分離領域と、
前記半導体基板に設けられ前記素子分離領域によって互いに分離された第１導電型の第１および第２半導体領域と、
前記第１半導体領域に離間して設けられた第２導電型の第１ソ
ース領域および第１ドレイン領域と、
前記第１ソース領域と前記第１ドレイン領域との間の前記第１
半導体領域上に設けられた第１絶縁膜と、
前記第１絶縁膜上に設けられた電荷蓄積膜と、
前記電荷蓄積膜上に形成された第２絶縁膜と、
前記第２絶縁膜上に設けられた制御ゲートと、
を有するメモリセルトランジスタと、
前記第２半導体領域に離間して設けられた第２導電型の第２ソ
ース領域および第２ドレイン領域と、
前記第２ソース領域と前記第２ドレイン領域との間の前記第２
半導体領域上に設けられた第３絶縁膜と、
前記第３絶縁膜上に設けられ、前記第１ドレイン領域と電気的
に接続されたゲート電極と、
を有するパストランジスタと、
前記半導体基板に設けられ、前記第１および第２半導体領域に基板バイアスを印加するための電極と、
を備えていることを特徴とする不揮発性プログラマブルロジックスイッチ。
【請求項２】
前記第２ソース領域および前記第２ドレイン領域は、互いに異なる外部回路に電気的に接続され、
前記第１ソース領域は駆動電源に電気的に接続され、
前記メモリセルトランジスタの前記電荷蓄積膜における電荷蓄積状態に基づいて前記パストランジスタが導通することを特徴とする請求項１記載の不揮発性プログラマブルロジックスイッチ。
【請求項３】
前記パストランジスタのゲート長をＬとすると、前記メモリセルトランジスタのゲート長は３Ｌ以下であることを特徴とする請求項１記載の不揮発性プログラマブルロジックスイッチ。
【請求項４】
前記素子分離領域の幅は、１００ｎｍ以上５００ｎｍ以下であることを特徴とする請求項１記載の不揮発性プログラマブルロジックスイッチ。
【請求項５】
前記パストランジスタのゲート長は、４０ｎｍ以上８０ｎｍ以下であることを特徴とする請求項１記載の不揮発性プログラマブルロジックスイッチ。
【請求項６】
接続ノードを介して直列に接続された第１導電型トランジスタおよび第２導電型トランジスタをさらに備え、
前記第１ドレイン領域は前記第１および第２導電型トランジスタのゲート電極に電気的に接続され、前記パストランジスタのゲート電極は前記第１および第２導電型トランジスタの前記接続ノードに電気的に接続されることを特徴とする請求項１記載の不揮発性プログラマブルロジックスイッチ。
【請求項７】
前記素子分離領域によって互いに分離された第１導電型の第３半導体領域および第２導電型の第４半導体領域をさらに備え、前記第１乃至３半導体領域の何れかと前記第４半導体領域は前記素子分離領域の下でｐｎ接合を形成し、
前記第１導電型トランジスタは前記第４半導体領域に形成され、前記第２導電型トランジスタは前記第３半導体領域に形成されることを特徴とする請求項６記載の不揮発性プログラマブルロジックスイッチ。
【請求項８】
前記半導体基板に設けられ、前記第４半導体領域に基板バイアスを印加するための電極をさらに備えることを特徴とする請求項７記載の不揮発性プログラマブルロジックスイッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性プログラマブルロジックスイッチに関する。
【背景技術】
【０００２】
プログラマブルロジックスイッチは、メモリに保持されたデータに応じてロジックスイッチ（例えば、トランジスタ等）のオン／オフを制御する素子である。一般的に、論理演算回路や配線回路を再構成する必要のあるＦＰＧＡ(Field Programmable Gate Array)などに用いられる。【０００３】
ＦＰＧＡに用いられるプログラマブルロジックスイッチは、メモリに、ＳＲＡＭなどの揮発性メモリを用いている。このため、ＳＲＡＭに保存されたデータは一度電源を切ると保持していたデータが消えてしまうため、再度電源を投入したときは別に設けたメモリ領域からデータを改めて読み込まなければならないという問題があった。また、一般的にＳＲＡＭは６つのトランジスタで構成されているので、使用されるＳＲＡＭの数が多いＦＰＧＡでは、ＦＰＧＡのチップ内においてＳＲＡＭの占める面積の割合が大きく、ＦＰＧＡのチップ面積が大きくなるという問題があった。【０００４】
信頼性の高い通常の半導体プロセスをベースとした不揮発性プログラマブルロジックスイッチが提案されている（例えば、特許文献１参照）。この特許文献１に記載のロジックスイッチは、メモリセルとなる、浮遊ゲートを持つセルトランジスタ自体をパストランジスタとして用いたロジックスイッチである。パストランジスタ自体にデータを保持するため、占有面積が非常に小さい。しかしながら、このロジックスイッチを、ＦＰＧＡ等の再構成可能な回路に組み込むと回路設計上様々な問題が生じてしまう。例えば、データ保持にメモリセルを使用する都合上、セルトランジスタに対してデータの書き込み、消去を行う必要がある。特に、消去動作に着目すると、データ消去の際にセルトランジスタのソースまたはドレインとなる拡散層に高電圧が印加され、この消去の際の高電圧が後段のトランジスタのゲート電極に直接印加されてしまう。このため、特許文献１では、後段のトランジスタのゲート絶縁膜を１００ｎｍ〜２００ｎｍと厚くすることで後段のトランジスタの破壊を防止している。【０００５】
メモリセルと、パストランジスタとを独立に設けたロジックスイッチが知られている（例えば、特許文献２参照）。この特許文献２に記載のロジックスイッチは、第１乃至第４のメモリセルがこの順序で直列接続され、第２および第３のメモリセルの共通接続ノードに１つのパストランジスタのゲートが電気的に接続された構成となっている。この場合、パストランジスタのゲート電位は、第１および第４のメモリセルに記憶されるデータと、第１および第４のメモリセルのコントロールゲートにそれぞれ入力される電圧によって制御される。【０００６】
また、ロジックスイッチの他の例が特許文献３に開示されている。この特許文献３に記載されたロジックスイッチは、抵抗素子と、浮遊ゲートを有するセルトランジスタとを直列に接続し、それらの共通接続ノードにパストランジスタのゲートを電気的に接続した構成となっている。この共通接続ノードの電位は、メモリセルに書き込まれるデータによって変化するチャネル抵抗と、上記抵抗素子の抵抗との比率によって決まる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許公開第２００２／０１９０７４９号明細書
【特許文献２】米国特許第７，４３０，１３７号明細書
【特許文献３】特開平７−１８３３８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述の特許文献１乃至３においては、後述するように、本発明者達によって初めて認識された以下の問題がある。【０００９】
引用文献１においては、ゲート絶縁膜が厚いため、短チャネル効果抑制の観点から、トランジスタのゲート長を長くせざるを得ない。結果、サイズの大きい素子を用いることになり、再構成可能な回路全体の応答速度を低下させてしまうという問題が生じる。特許文献２では少なくとも４つのメモリセルを用いなければならず、面積縮小に対する効果は僅かなものになってしまう。特許文献３は、信頼性の高い抵抗素子を小面積で作ることが困難なことであり、かつ効率よくデータを消去することができないという問題がある。【００１０】
本発明は、上記事情を考慮してなされたものであって、サイズを可及的に小さくすることができる不揮発性プログラマブルロジックスイッチを提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一態様による不揮発性プログラマブルロジックスイッチは、半導体基板に設けられた素子分離領域と、前記半導体基板に設けられ前記素子分離領域によって分離された第１導電型の第１および第２半導体領域と、前記第１半導体領域に離間して設けられた第２導電型の第１ソース領域および第１ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域との間の前記第１半導体領域上に設けられた第１絶縁膜と、前記第１絶縁膜上に設けられた電荷蓄積膜と、前記電荷蓄積膜上に形成された第２絶縁膜と、前記第２絶縁膜上に設けられた制御ゲートと、を有するメモリセルトランジスタと、前記第２半導体領域に離間して設けられた第２導電型の第２ソース領域および第２ドレイン領域と、前記第２ソース領域と前記第２ドレイン領域との間の前記第２半導体領域上に設けられた第３絶縁膜と、前記第３絶縁膜上に設けられ、前記第１ドレイン領域と電気的に接続されたゲート電極と、を有するパストランジスタと、前記半導体基板に設けられ、前記第１および第２半導体領域に基板バイアスを印加するための第１導電型の不純物領域と、を備えていることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、サイズを可及的に小さくすることができる不揮発性プログラマブルロジックスイッチを提供することができる。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態による不揮発性プログラマブルロジックスイッチの回路図。
【図２】第１実施形態による不揮発性プログラマブルロジックスイッチの断面図。
【図３】第１実施形態による不揮発性プログラマブルロジックスイッチの消去動作時のバイアス条件を説明する図。
【図４】比較例による不揮発性プログラマブルロジックスイッチの断面図。
【図５】消去動作を行ったときのパストランジスタ中心部における電位の深さ方向の分布を示す図。
【図６】消去動作を行ったときのパストランジスタ中心部における電界の深さ方向の分布を示す図。
【図７】過消去された状態でパストランジスタを動作させた時の動作を説明する図。
【図８】書き込み動作におけるバイアス条件を示す図。
【図９】書き込み動作後にパストランジスタを動作させた時の動作を説明する図。
【図１０】メモリセルトランジスタの書き込みのシミュレーション結果を示す図。
【図１１】不揮発性プログラマブルロジックスイッチのスイッチング特性を示す図。
【図１２】不揮発性プログラマブルロジックスイッチの製造工程を示す断面図。
【図１３】不揮発性プログラマブルロジックスイッチの製造工程を示す断面図。
【図１４】不揮発性プログラマブルロジックスイッチの製造工程を示す断面図。
【図１５】不揮発性プログラマブルロジックスイッチの製造工程を示す断面図。
【図１６】不揮発性プログラマブルロジックスイッチの製造工程を示す断面図。
【図１７】不揮発性プログラマブルロジックスイッチの製造工程を示す断面図。
【図１８】パストランジスタのゲート電位が、メモリセルトランジスタのソース領域の電位ＶＤＤ、浮遊ゲートの電位ＶＦＧ、基板電位との容量結合によって定まることを説明する等価回路図。
【図１９】パストランジスタのゲート電位の、パストランジスタのゲート長依存性を示す図。
【図２０】第２実施形態によるロジックスイッチの回路図。
【図２１】第２実施形態によるロジックスイッチの断面図。
【図２２】第２実施形態によるロジックスイッチの書き込み状態を説明する図。
【図２３】第２実施形態によるロジックスイッチの書き込み状態を説明する図。
【図２４】第２実施形態の一変形例によるロジックスイッチの回路図。
【図２５】第２実施形態によるロジックスイッチの製造方法を説明する断面図。
【図２６】第２実施形態によるロジックスイッチの製造方法を説明する断面図。
【図２７】第２実施形態によるロジックスイッチの製造方法を説明する断面図。
【図２８】第２実施形態によるロジックスイッチの製造方法を説明する断面図。
【図２９】第２実施形態によるロジックスイッチの製造方法を説明する断面図。
【図３０】第２実施形態によるロジックスイッチの製造方法を説明する断面図。
【図３１】第２実施形態によるロジックスイッチの製造方法を説明する断面図。
【発明を実施するための形態】
【００１４】
本発明の実施形態を説明する前に、特許文献１乃至３について得られた本願発明者達の知見を説明する。
【００１５】
引用文献１においては、ゲート絶縁膜が厚いため、短チャネル効果抑制の観点から、トランジスタのゲート長を長くせざるを得ない。結果、サイズの大きい素子を用いることになり、再構成可能な回路全体の応答速度を低下させてしまうという問題が生じる。また、セルトランジスタのトンネル絶縁膜自体もデータ保持の観点から８ｎｍ程度と厚くせざるを得ない。この場合も同様の理由によって、セルトランジスタのゲート長を長くしなければならない。このようにゲート長の長いパストランジスタを用いると、回路間に大きな寄生抵抗が存在することとなり、信号が正常に伝播しにくくなる問題がある。そのため、多少トランジスタ数が増えたとしてもメモリセルとパストランジスタとを独立に設けた方が、回路全体を正常に高速動作させることができる。
【００１６】
また、この特許文献２においては、第２および第３のメモリセルの共通接続ノードの電圧を定める第１および第４のメモリセルの他に、第３および第４のメモリセルを設けなければならない。これは、第１および第４のメモリセルに対して加わる書き込み、消去電圧がパストランジスタのゲート絶縁膜を破壊することを防ぐためである。そのため、特許文献２では少なくとも４つのメモリセルを用いなければならず、面積縮小に対する効果は僅かなものになってしまう。
【００１７】
特許文献３は、特許文献２に比べてトランジスタ数の点で優位であるが、少なくとも３つの技術的問題が存在する。第一の問題は、信頼性の高い抵抗素子を小面積で作ることが困難なことである。特許文献３では抵抗値の高いノンドープポリシリコンを用いて、抵抗素子をメモリセルの拡散層上に作成している。しかしながら、少しでも不純物が混入すると抵抗値が数桁変動するため、性能のばらつきを抑制することが難しい。多少の不純物を含むポリシリコンで抵抗素子を作成すれば、ばらつき耐性が向上するが、逆に小面積での実現が難しくなる。第二に、特許文献３では更に他のロジックスイッチも開示されている。しかし、この更に他の例のロジックスイッチは、特許文献２と同様に、メモリセルとパストランジスタとの間にトランジスタを設けなければならない。このため、面積縮小に対する効果は僅かとなる。第三に、特許文献３では消去時には拡散層に電圧を印加して電子を引き抜いている。しかしながら、浮遊ゲートと拡散層とのオーバーラップは小さいので、効率よくデータを消去することができない。
【００１８】
このような知見を考慮することにより、本発明者達は、サイズを可及的に小さくすることができる不揮発性プログラマブルロジックスイッチを得ることができた。この不揮発性プログラマブルロジックスイッチを以下に実施形態として説明する。
【００１９】
以下、図面を参照しながら本発明の実施形態を詳細に説明する。
【００２０】
（第１実施形態）
本発明の第１実施形態による不揮発性プログラマブルロジックスイッチ（以下、単にロジックスイッチとも云う）の回路図を図１に示し、断面図を図２に示す。この実施形態のロジックスイッチ１は、メモリセルトランジスタ１０と、ダイオード１５と、パストランジスタ２０とを備え、メモリセルトランジスタ１０、およびパストランジスタ２０は同一の半導体基板１００のｐ型半導体領域１０１ａ、および１０１ｃにそれぞれ形成される。ｐ型半導体領域１０１ｂには、ｐ＋型不純物領域８が設けられ、このｐ＋型不純物領域８は、半導体基板１００に基板バイアスを印加するために用いられる端子の役割も担っている。つまり、ｐ＋型不純物領域８は電極の機能が果たせればよいので、代わりにＮｉシリサイド等の金属化合物を用いてもかまわない。
【００２１】
半導体領域１０１ａ、１０１ｂ、および１０１ｃは絶縁体からなる素子分離領域１０２によって互いに素子分離される。ここで、半導体領域は、半導体基板の一部領域であってもよいし、半導体基板に形成されたウェル領域であってもよい。また、ＳＯＩ（Silicon On Insulator）基板のＳＯＩ層であってもよい。メモリセルトランジスタ１０は、半導体領域１０１ａに離間して形成されたｎ＋型のソース領域１０ａおよびドレイン領域１０ｂを有している。そして、ソース領域１０ａとドレイン領域１０ｂとの間のチャネルとなる半導体領域１０１ａ上に、トンネル絶縁膜１０ｃ１、電荷蓄積膜１０ｃ２、ブロック絶縁膜１０ｃ３、および制御ゲート１０ｃ４がこの順序で積層された積層構造を有するゲート１０ｃが設けられている。電荷蓄積膜１０ｃ２は、本実施形態においては、ポリシリコン膜を有し、この場合、浮遊ゲートとも云う。なお、電荷蓄積膜１０ｃ２は、電荷をトラップすることのできる絶縁体、例えばシリコン窒化膜を有する電荷トラップ膜であってもよい。ｐ型半導体領域１０１ａと、ｎ＋型ドレイン領域１０ｂとによってダイオードが形成される。
【００２２】
また、パストランジスタ２０は、半導体領域１０１ｃに離間して形成されたｎ＋型のソース領域２０ａおよびドレイン領域２０ｂを有している。更に、ソース領域２０ａとドレイン領域２０ｂとの間のチャネルとなる半導体領域１０１ｃ上に、ゲート絶縁膜２０ｃ１、ゲート電極２０ｃ２がこの順序で積層された積層構造のゲート２０ｃを有している。
【００２３】
メモリセルトランジスタ１０のドレイン１０ｂは、配線３０を介してパストランジスタ２０のゲート電極２０ｃ２に電気的に接続される。そして、不純物領域８を介して、メモリセルトランジスタ１０およびパストランジスタ２０には、基板バイアスが印加される。
【００２４】
また、パストランジスタ２０の動作時、もしくはメモリセルトランジスタ１０への書き込み、消去動作以外の動作時にメモリセルトランジスタ１０のソース領域１０ａには駆動電圧ＶＤＤが印加される。
【００２５】
メモリセルトランジスタ１０へのデータの書き込み（書き込み動作）は、半導体基板１００に対して制御ゲート１０ｃ４に正の高電圧を印加して、浮遊ゲート１０ｃ２への電子注入する（半導体基板１００から浮遊ゲート１０ｃ２へＦＮ(Fowler-Nordheim)電流を流す）ことよって行う。
【００２６】
また、メモリセルトランジスタ１０からデータの消去（消去動作）は、制御ゲート１０ｃ４に対して半導体基板１００に正の高電圧を印加し、浮遊ゲートからの電子を引き抜く（浮遊ゲートから基板へのＦＮ電流を流す）ことによって行う。
【００２７】
なお、本実施形態のロジックスイッチにおいては、メモリセルトランジスタ１０と、パストランジスタ２０のゲート長はそれぞれ４０ｎｍであり、メモリセルトランジスタ１０のトンネル絶縁膜１０ｃ１の厚さは８ｎｍ、パストランジスタ２０のゲート絶縁膜２０ｃ１の厚さは１．５ｎｍとした。ここでは浮遊ゲートや制御ゲートがポリシリコン、ゲート絶縁膜や層間絶縁膜がシリコン酸化膜、シリコン酸窒化膜の場合について議論する。しかし、浮遊ゲートや制御ゲートがメタルゲート（Ｔｉ、Ｔａ、Ｍｏ、Ｗ、Ｒｎなどの窒化物や炭化物）でもよく、またゲート絶縁膜や層間絶縁膜がＨｉｇｈ−ｋ膜（ＳｉＯ２よりも誘電率の高い絶縁膜（例えば、シリコン窒化膜、またはＨｆ、Ｚｒ等の金属を含む金属酸化膜もしくは金属酸窒化膜））の構造であっても良い。これによりＥＯＴ（Equivalent Oxide Thickness）を薄くできるので、より高性能な不揮発性プログラマブルロジックスイッチを実現することができる。
【００２８】
本実施形態のロジックスイッチにおいては、最初にメモリセルトランジスタ１０を過消去状態にしてから、必要に応じてメモリセルトランジスタ１０への電子書き込みを行ってメモリセルトランジスタ１０を書き込み状態にする。メモリセルトランジスタ１０の書き込み状態（浮遊ゲートの電荷蓄積状態）によってメモリセルトランジスタ１０のオン／オフ状態（導通／非導通状態）が定まるので、後述するようにソース領域１０ａに駆動電圧ＶＤＤを印加すれば、パストランジスタ２０の制御が可能となる。
【００２９】
図３に、本実施形態のロジックスイッチの消去動作時のバイアス条件を示す。制御ゲート１０ｃ４に０Ｖの電圧ＶＣＧを印加し、半導体基板１００にｐ＋型不純物領域８を介して消去電圧ＶＥＲを加え、ソース領域１０ａを浮遊状態とすることでメモリセルトランジスタ１０と半導体基板１００間のトンネル絶縁膜１０ｃ１の電界が強くなり、浮遊ゲート１０ｃ２から電子を引き抜くことができる。消去が行われると浮遊ゲート１０ｃ２の電位が正になるので、メモリセルトランジスタ１０はオン状態になる。なお、このとき、パストランジスタ２０のソース領域２０ａおよびドレイン領域２０ｂは浮遊状態にするか、またはソース領域２０ａおよびドレイン領域２０ｂに電気的に接続される外部回路の基板電位を浮遊状態にすることが望ましい。このようにすれば、消去電圧ＶＥＲが外部回路に及ぼす影響を防ぐことができる。
【００３０】
従来技術の項で説明したように、先行技術文献では、消去動作時にかかる電圧によって周辺のトランジスタが破壊されないように、メモリセルトランジスタとパストランジスタとの間にトランジスタを挟んだり、後段のトランジスタのゲート絶縁膜の厚さを厚くしたりしていた。しかしながら、本実施形態のロジックスイッチにおいては、特別な対策を施す必要がない。これはメモリセルトランジスタのドレイン領域１０ｂがパストランジスタ２０のゲート電極２０ｃ２に電気的に接続されていると同時に、メモリセルトランジスタ１０とパストランジスタ２０とが形成される半導体領域が共通のｐ型半導体領域で構成されているためである。これにより、端子となるｐ＋型不純物領域８に消去電圧ＶＥＲを印加したとしても、パストランジスタ２０のゲート電極２０ｃ２と半導体基板１００の両方に消去電圧ＶＥＲが伝播し、パストランジスタ２０のゲート絶縁膜２０ｃ１の電界を小さく押さえることができる。
【００３１】
一般に、メモリセルトランジスタ１０と、パストランジスタ２０とを同一チップ上に形成する場合は、メモリセルトランジスタ１０とパストランジスタ２０は独立したブロックにそれぞれ形成される。これを比較例のロジックスイッチとして、以下に説明する。この比較例のロジックスイッチにおいては、図４に示すように、メモリセルトランジスタはメモリ形成領域１０４に形成され、パストランジスタ２０は論理回路形成領域１０５にそれぞれ形成される。そして、メモリ形成領域１０４と、論理回路形成領域１０５とは、例えば、ｎウェル１０６に分離される。なお、図４では、ｎウェル１０６は狭く表示してあるが、実際には非常に広い幅を有している。このような比較例の構造においては、メモリセルトランジスタ１０の基板に消去電圧ＶＥＲをかけたとしても、基板電位は接地されたままの状態にある。そのため、パストランジスタ２０のゲート絶縁膜の電界は非常に強くなってしまう。
【００３２】
図２に示す本実施形態のロジックスイッチと、図４に示す比較例のロジックスイッチにおいて消去動作を行ったときの、パストランジスタ中心部における電位および電界強度の深さ方向分布を、図５および図６にそれぞれ示す。図５からわかるように、本実施形態および比較例は、ともにゲート電極に消去電圧ＶＥＲが伝播する。しかし、比較例においては、基板は接地されているので、図６からわかるように、本実施形態に比べて、ゲート絶縁膜の電界が強くなる。比較例においては、このような高電界が、消去動作ごとにかかるので、パストランジスタのゲート絶縁膜を破壊する恐れがある。これに対して、本実施形態においては、パストランジスタのゲート絶縁膜にかかる電界は低い。
【００３３】
本実施形態のロジックスイッチ１において、メモリセルトランジスタ１０が過消去された状態でパストランジスタ２０を動作させた場合を図７に示す。基板バイアスが印加される端子となるｐ＋型不純物領域８には接地電位ＧＮＤが印加され、メモリセルトランジスタ１０のソース領域１０ａには駆動電圧ＶＤＤが印加され、パストランジスタ２０のソース領域２０ａおよびドレイン領域２０ｂには、それぞれ異なる外部回路が電気的に接続されている。メモリセルトランジスタ１０の制御ゲート１０ｃ４に印加する電圧ＶＣＧは任意であるが、ここでは０Ｖとしている。メモリセルトランジスタ１０が過消去状態にあるため、パストランジスタ２０のゲート電極２０ｃ２には、メモリセルトランジスタ１０のドレイン領域１０ｂを介してソース領域１０ａの駆動電圧ＶＤＤが伝わり、パストランジスタ２０はオン状態となる。その結果、パストランジスタ２０のソース領域２０ａおよぶドレイン領域２０ｂに電気的に接続された外部回路は電気的に接続される。
【００３４】
パストランジスタ２０をオフ状態にするには、メモリセルトランジスタ１０の浮遊ゲート１０ｃ２に電子を注入して負に帯電させればよい。
【００３５】
メモリセルトランジスタ１０の書き込み動作におけるバイアス条件を図８に示す。このとき、制御ゲート１０ｃ４には書き込み電圧（プログラム電圧）Ｖｐｒｇｍを印加し、不純物領域８と、メモリセルトランジスタ１０のソース領域１０ａはＧＮＤに電気的に接続される。パストランジスタ２０のソース領域２０ａおよびドレイン領域２０ｂは浮遊状態であってもよいし、外部回路に電気的に接続されていても良い。制御ゲート１０ｃ４に書き込み電圧Ｖｐｒｇｍを印加することでメモリセルトランジスタ１０のトンネル絶縁膜１０ｃ１の電界が強まるので、基板１００から浮遊ゲート１０ｃ２へ電子が注入される。
【００３６】
メモリセルトランジスタ１０の書き込み動作後にパストランジスタ２０を動作させた状態を図９に示す。このとき、制御ゲート１０ｃ４は、０Ｖの電位となっている。メモリセルトランジスタ１０には電子が書き込まれているため、浮遊ゲート１０ｃ２の電位ＶＦＧは負となり、メモリセルトランジスタ１０はオフ状態となる。このため、パストランジスタ２０のゲート電極２０ｃ２にはソース領域１０ａの駆動電圧ＶＤＤが伝わらない。そのため、パストランジスタ２０のソース領域２０ａとドレイン領域２０ｂに電気的に接続された外部回路は電気的に切断された状態となる。
【００３７】
このようにパストランジスタ２０をカットオフ状態にするためには、書き込み動作による浮遊ゲート１０ｃ２の電位変化量が重要となる。本実施形態のロジックスイッチにおいて、メモリセルトランジスタ１０の書き込みについて、シミュレーションを行った結果を図１０に示す。このシミュレーションは、過消去状態からＶｐｒｇｍ＝２０Ｖで書き込みを行った場合について計算している。この場合、ｔ＝０の浮遊ゲート１０ｃ２の電位ＶＦＧを例えば１Ｖとしている。メモリセルトランジスタ１０の制御ゲート１０ｃ４と、浮遊ゲート１０ｃ２との間にはブロック絶縁膜１０ｃ３を介した強い容量結合があるため、制御ゲート１０ｃ４の電位ＶＣＧの変化に伴って浮遊ゲート１０ｃ２の電位ＶＦＧも変化する。このため、浮遊ゲート１０ｃ２へのＦＮ注入（ＦＮ電流の注入）がなければ、ＶＦＧは最終的にはＶＣＧとカップリング比で定められた値になる。しかし、実際には浮遊ゲート１０ｃ２へのＦＮ注入が起こるため、ＶＣＧを一定に保たったとしてもＶＦＧは時間と共に低下する。これは注入された電子の影響であり、本実施形態の場合では書き込み時間１００μｓに対してＶＦＧは−５．４Ｖ変化する（図１０）。このまま、制御ゲート１０ｃ４の電位ＶＣＧをＶｐｒｇｍから０Ｖにすると、注入された電子が浮遊ゲート１０ｃ２に蓄えられたまま、浮遊ゲート１０ｃ２の電位ＶＦＧが低下するので、ｔ＝０にて１Ｖであった電位ＶＦＧは書き込み後では−４．４Ｖになる（図１０）。
【００３８】
本実施形態の不揮発性プログラマブルロジックスイッチのスイッチング特性を、図１１に示す。図１１において、横軸はＶＣＧ＝０Ｖにおける浮遊ゲート１０ｃ２の電位ＶＦＧであり、縦軸はパストランジスタ１０のソース領域２０ａおよびドレイン領域２０ｂの電位をＶＤＤ＝１ＶとＧＮＤにしたときに流れるパストランジスタ２０のドレイン電流である。図１０に示すように、本実施形態では過消去からの書き込み動作によって、浮遊ゲート１０ｃ２の電位ＶＦＧは１Ｖから−４．４Ｖにシフトする。この時、パストランジスタ２０のオン／オフ比は４桁であり、パストランジスタ２０として正常に機能することが分かる。
【００３９】
以上説明したように、本実施形態ではメモリセルトランジスタとパストランジスタの２つのトランジスタによって不揮発性プログラマブルロジックスイッチを実現することができる。このように従来技術に比べて使用するトランジスタ数が少ないので、チップの高密度化が可能になるほか、1チップあたりの消費電力を低減することができる。また、ゲート長の小さいトランジスタで構成することができるので、従来技術に比べて回路全体を高速化することができる。
【００４０】
一般的に、素子を微細化すると素子速度の向上や単位チップ当たりのコスト低下などのメリットが得られることは良く知られているが、これに加えて本実施形態では微細化するほどパストランジスタがオフしやすくなる特徴も持つ。これは、電子書き込み状態（メモリセルトランジスタ１０がオフ状態）のときを、等価回路に置き換えることで理解することができる。図１８はパストランジスタのゲート電位が、メモリセルトランジスタ１０のソース領域１０ａの電位ＶＤＤ、浮遊ゲートの電位ＶＦＧ、基板電位との容量結合、すなわち、メモリセルトランジスタ１０のソース領域１０ａとパストランジスタ２０のソース領域２０ａとの容量Ｃ１、パストランジスタ２０のソース領域２０ａと浮遊ゲート間の容量Ｃ２、パストランジスタ２０のソース領域２０ａと基板間の容量Ｃ３、パストランジスタ２０のゲート容量Ｃ４とによって定まることを説明する等価回路図である。ゲート長が十分に長いときはパストランジスタ２０のゲート容量Ｃ４の影響が強いため、容量結合によってパストランジスタ２０のゲート電位がほぼ０Ｖとなる。これに対しゲート長が短くなると容量Ｃ４との容量結合が弱まり、浮遊ゲートとメモリセルトランジスタ１０のソース領域１０ａ（＝パストランジスタのゲート）間の容量結合の影響が現れ始める。その結果、パストランジスタ２０のゲート電位はマイナス方向にシフトするようになり、浮遊ゲートの電位が同じであってもパストランジスタ２０のカットオフ特性が向上する効果が得られるようになる。
【００４１】
図１９は、ＶＦＧ＝−４．５Ｖとしたときのパストランジスタ２０ゲート電位をパストランジスタのゲート長に対してプロットしたものである。なお、メモリセルトランジスタ１０のゲート長はパストランジスタ２０のそれと同じ長さにしている。プロセス条件１は本実施形態のロジックスイッチにおいて、チャネル濃度を２×１０１８ｃｍ−３、プロセス条件２はチャネル濃度を１×１０１８ｃｍ−３とした結果である。ゲート長を短くするほどパストランジスタ２０のゲート電位が低下し、ゲート長が４０ｎｍ〜８０ｎｍにて極小値を取ることが分かる。
【００４２】
プロセス条件１とプロセス条件２において、ゲート長を３０ｎｍ〜４０ｎｍ以下にすると逆にゲート電位が上昇するのは、メモリセルの短チャネル効果によってメモリセルトランジスタ１０のソース領域１０ａからの電位ＶＤＤがパストランジスタ１０のゲート電極に伝播するためである。しかしながら、プロセス条件１とプロセス条件２で用いられる熱処理とは異なるＬＳＡ（Laser Spike Anneal）（プロセス条件３）を用いれば、例えばプロセス条件２と同じチャネル濃度１×１０１８ｃｍ−３であっても接合深さを、従来の７０ｎｍ〜１００ｎｍから２０ｎｍ以下にすることが可能であり、短チャネル効果を抑制することができる。そうすれば、短チャネル効果が抑制された不揮発性プログラマブルロジックスイッチの実現が可能となり、図１９に示すようにゲート長が４０ｎｍ以下でより良好な特性を得ることができるようになる。
【００４３】
上記説明は、メモリセルトランジスタ１０と、パストランジスタ２０とがｎチャネルトランジスタであるとして説明したが、ｐチャネルトランジスタであってよい。この場合、例えば、半導体基板１００はｎ型、メモリセルトランジスタ１０のソース領域１０ａ、ドレイン領域１０ｂはｐ型、パストランジスタ２０のソース領域２０ａ、ドレイン領域２０ｂもｐ型、端子用の不純物領域８はｎ＋不純物領域となる。ただし、メモリセルトランジスタと、パストランジスタのチャネルの導電型が異なる場合には、本発明を適用することができない。
【００４４】
本実施形態の構造では、メモリセルトランジスタとパストランジスタのゲート長を等しくしている。しかしながら、メモリセルトランジスタのゲート長をパストランジスタのそれより大きくしたとしても、３倍以下であれば従来のＳＲＡＭに比べて面積の点で優位性を保つことができる。これは一般的にＳＲＡＭが６つのトランジスタで構成され、且つトランジスタが「２個／列×３列」の形で配置されているためである。
【００４５】
次に、第１実施形態の不揮発性プログラマブルロジックスイッチの製造方法を、図１２（ａ）〜図１７（ｂ）を参照して説明する。以下の説明では、不純物濃度が５×１０１５ｃｍ−３程度の、面方位（１００）のｐ型Ｓｉ基板を用いるが、他の面方位を用いてロジックスイッチを製作しても良い。
【００４６】
まず、図１２（ａ）に示すように、Ｓｉ基板２００上に熱酸化膜２０２を形成し、その後、Ｓｉ３Ｎ４膜２０４、ＴＥＯＳ(Tetra Ethyl Ortho Silicate)膜２０６を順次形成する。続いて、素子分離領域となるＳＴＩ（Shallow Trench Isolation）形成のために、レジストを塗布した後、レジストのパターンニングを行い、レジストからなるマスク２０８を形成する。このマスク２０８を用いて、ＴＥＯＳ膜２０６、Ｓｉ３Ｎ４膜２０４、ＳｉＯ２膜２０２、Ｓｉ基板２００を順次エッチングし、図２０（ｂ）に示すような深さ２００ｎｍ程度の溝２１０をＳｉ基板２００に形成する。続いて、レジストのマスク２０８を除去した後、再度ＴＥＯＳ膜２０６を堆積し、ＣＭＰ（Chemical Mechanical Polishing）を用いて、ＴＥＯＳ膜２０６を平坦化する。すると、図１２（ｃ）に示すように、Ｓｉ基板２００に形成された溝２１０にＴＥＯＳ膜２０６が埋め込まれる。
【００４７】
次に、図１３（ａ）に示すように、Ｓｉ３Ｎ４膜２０４、ＳｉＯ２膜２０２をエッチングにて除去することによりＳＴＩ２０６ａが形成される。これらのＳＴＩ２０６ａによって、Ｓｉ基板２００は、メモリセルトランジスタ形成領域２０１ａ、パストランジスタ形成領域２０１ｂ、基板バイアスを印加するための端子形成領域２０１ｃに分離される。続いて、図１３（ｂ）に示すように、Ｓｉ基板２００の表面に犠牲酸化膜２１２を形成し、その後、チャネルの不純物プロファイルを形成するために、Ｂなどをイオン注入し、熱処理を施す。可能ならば、メモリセルトランジスタと、パストランジスタとの不純物プロファイルは共通にした方が良い。しかし、場合によっては両者で異なる不純物プロファイルを用いる必要があり、その時はマスクを用いてメモリセルトランジスタ形成領域２０１ａと、パストランジスタ形成領域２０１ｂで異なる条件のイオン注入を行う必要がある。本実施形態の製造方法では、メモリセルトランジスタと、パストランジスタに最適なゲート絶縁膜の厚さが異なる。そこで、メモリセルトランジスタ形成領域２０１ａおよびパストランジスタ形成領域２０１ｂごとに異なる厚さの熱酸化膜を形成する必要がある。まず、犠牲酸化膜２１２を除去した後、膜厚が数ｎｍのパストランジスタ用のゲート絶縁膜２１４を形成する（図１３（ｃ））。
【００４８】
次に、図１４（ａ）に示すように、全面を覆うようにＳｉ３Ｎ４膜２１６を形成し、その後、Ｓｉ３Ｎ４膜２１４上にレジスト２１８を塗布する。続いて、レジスト２１８のパターニングを行い、メモリセルトランジスタの形成領域２０１ａに開口２１８ａを形成する（図１４（ａ））。その後、Ｓｉ３Ｎ４膜２１６およびＳｉＯ２膜２１４に対するエッチングを行い、レジスト２１８を除去することにより、図１４（ｂ）に示すようにメモリセルトランジスタ形成領域２０１ａにあるＳｉ３Ｎ４膜２１６およびゲート絶縁膜２１４のみが除去される。続いて、メモリセルトランジスタ形成領域２０１ａに、厚さ８ｎｍ程度のゲート絶縁膜２２０を形成した後、レジスト２１８およびＳｉ３Ｎ４膜２１６をエッチングにて除去する。このようなプロセスを経ることで、図１４（ｃ）に示すように、形成領域２０１ａ、２０１ｂごとに異なるゲート絶縁膜を形成することができる。なお、ここではゲート絶縁膜はＳｉＯ２であるとの前提で説明を行ったが、ＮＯやＮＨ３などで窒化したシリコン窒化膜、金属酸化膜、または金属酸窒化膜等のＨｉｇｈ−ｋ膜であってもよい。
【００４９】
本実施形態では、メモリセルトランジスタとパストランジスタとでゲート電極の構造が異なる。すなわち、メモリセルトランジスタは制御ゲートの他に浮遊ゲートがあるのに対し、パストランジスタは、例えばポリシリコンからなるゲート電極だけを持つ構造である。この様な構造に対して以下のようなプロセスを用いれば、異なるゲート電極構造のトランジスタを１つの半導体領域に作成することが可能となり、メモリセルトランジスタと、パストランジスタをそれぞれが独立した領域に形成する必要が無くなり、図４で説明したようなｎウェル領域１０６は不要となる。
【００５０】
まず、Ｐ（リン）などをイオン注入したポリシリコン膜２２２およびメモリセルトランジスタの電極間絶縁膜（ブロック絶縁膜）となる絶縁膜２２４を形成する（図１５（ａ））。なお、イオン注入したポリシリコン膜２２２の形成は、ポリシリコン膜を形成した後、Ｐなどをイオン注入してもよい。続いて、図１５（ｂ）に示すように、パストランジスタのゲート電極が形成される個所の電極間絶縁膜２２４の一部をエッチングにて除去し、溝２２４ａを形成する。この溝２２４ａの幅は、パストランジスタのゲートの幅よりも狭い。その後、Ｐなどのイオン注入したポリシリコン膜２２６を全面に形成する（図１５（ｃ））。すると、溝２２４ａはポリシリコン膜２２６によって埋め込まれ、ポリシリコン膜２２６はポリシリコン膜２２２と接続する（図１５（ｃ））。
【００５１】
次に、全面にレジストの塗布を行い、このレジストをパターンニングしてゲート形成用のパターン２２８を形成する（図１６（ａ））。このパターン２２８をマスクとして、ポリシリコン膜２２６、絶縁膜２２４、ポリシリコン膜２２２の順でエッチング処理を施す。そうすると、図１６（ｂ）に示すように、メモリセルトランジスタ形成領域２０１ａには、トンネル絶縁膜２３０１、浮遊ゲート２３０２、電極間絶縁膜２３０３、制御ゲート２３０４がこの順序で積層された積層構造を有するゲート２３０が形成され、パストランジスタ形成領域２０１ｂには、ゲート絶縁膜２３２１、ゲート電極２３２２がこの順序で積層された積層構造を有するゲート２３２が形成される。この後、後酸化プロセスを行う。なお、後酸化プロセスにより生ずる酸化膜領域の図示は省略する。なお、上記製造方法では、制御ゲートがポリシリコン膜であったが、金属膜であってもよい。
【００５２】
次に、砒素やリンなどのイオン注入ならびに熱処理を施し、図１７（ａ）に示すように、メモリセルトランジスタ形成領域２０１ａにｎ型不純物領域２３４ａ、２３４ｂを形成し、パストランジスタ形成領域２０１ｂにｎ型不純物領域２３６ａ、２３６ｂを形成する。これらのｎ型不純物領域２３４ａ、２３４ｂ、２３６ａ、２３６ｂは、基板表面に不純物濃度のピークを有する。また、場合によっては、上記ｎ型不純物領域２３４ａ、２３４ｂ、２３６ａ、２３６ｂを形成した後、短チャネル効果を抑制するために、これらのｎ型不純物領域２３４ａ、２３４ｂ、２３６ａ、２３６ｂの下部にｐ型不純物をイオン注入し、ハロー領域を形成してもよい。
【００５３】
また、本実施形態は、図２に示すメモリセルトランジスタとパストランジスタとの間のＳＴＩ１０２の幅に着目すると、図４に示す比較例のそれと比べて幅を縮小することができる。一般的に比較例のような構造においては、素子同士の動作が干渉しないようにＳＴＩの幅を一定値以下にすることができない。具体的にはＳＴＩの幅が、メモリセルトランジスタが形成される半導体領域１０１ａとｎウェル１０６と間に形成される空乏層幅と、パストランジスタが形成される半導体領域１０１ｃとｎウェル１０６との間に形成される空乏層幅の和以上になっていなければならない。そうでないと、ｎウェル１０６が完全に空乏化するからである。
【００５４】
ｐ型領域のアクセプター濃度がＮａ、ｎ型領域のドナー濃度がＮｄのとき、ｐｎ接合間で生じる空乏層幅Ｗｄｅｐは
【数１】
2010109963.tif 000003
と表される。ここでεｓｉはＳｉの誘電率、ｑは素電荷、Ψｍはｐｎ接合間の接合電位（例えば、１Ｖ）と消去電圧１５Ｖとの和（１６Ｖ）である。比較例においては、空乏層がＳＴＩの両側から伸びたとしても接触しないことが求められるので、ＳＴの幅Ｗｓｔｉは
【数２】
2010109963.tif 000004
の関係を満たすことが求められる。右辺の係数「３」は、両側から空乏層が伸びたとしても両者が接触しないようにするための係数であり、少なくとも２より大きいことが必要であり、安全を考えて３としている。一般的にＳＴＩの周辺のアクセプター、ドナー濃度は１×１０１７〜１×１０１８ｃｍ−３なので、計算すると、比較例においては、Ｗｓｔｉは２μｍとなる。
【００５５】
これに対して、本実施形態におけるメモリセルトランジスタとパストランジスタとの間のＳＴＩに求められる機能は、メモリセルトランジスタの拡散層１０ｂと、パストランジスタの拡散層２０ａを電気的に絶縁状態にすることである。そのためＳＴＩの幅は、最小加工寸法以上（例えば、１００ｎｍ以上）であればよい。また、ロジックスイッチが全体としてコンパクトでサイズを小さくするためには、５００ｎｍ以下であることが好ましい。
【００５６】
続いて、絶縁膜、例えばＴＥＯＳ膜を堆積し、ＲＩＥを施すことにより、ゲート２３０、２３２の側部にＴＥＯＳ膜からゲート側壁２３８を形成する（図１７（ａ））。ゲート側壁はＴＥＯＳ膜ではなく、Ｓｉ３Ｎ４膜など他の絶縁膜で形成しても良い。また、単層構造ではなく、ＴＥＯＳ膜とＳｉ３Ｎ４膜など２層以上の絶縁膜でゲート側壁２３８を形成しても良い。
【００５７】
次に、端子形成領域２０１ｃのみをレジスト等のマスク材でマスクし、砒素やリンなどの不純物イオン注入工程を行い、図１７（ｂ）に示すような不純物濃度１×１０１９ｃｍ−３〜１×１０２０ｃｍ−３程度のｎ＋不純物領域２４０ａ、２４０ｂをメモリセルトランジスタ形成領域２０１ａに形成し、不純物濃度１×１０１９ｃｍ−３〜１×１０２０ｃｍ−３程度のｎ＋不純物領域２４２ａ、２４２ｂをパストランジスタ形成領域２０１ｂに形成する。その後、メモリセルトランジスタ形成領域２０１ａおよびパストランジスタ形成領域２０１ｂをマスクし、端子形成領域２０１ｃにｐ型の不純物、例えば、Ｂ（ボロン）を注入し、基板バイアスを印加する端子となるｐ＋不純物領域２４４を形成する。続いて、全面に層間絶縁膜２５０を形成し、配線（図示せず）を形成し、図１７（ｂ）に示す本実施形態のロジックスイッチ１を形成する。
【００５８】
なお、上記説明に従って作成される本実施形態のロジックスイッチは、メモリセルトランジスタとパストランジスタの基板プロファイルおよび拡散層プロファイルが基本的に同じになる。しかしながら、メモリセルトランジスタとパストランジスタが共通のｐウェルで形成されていれば、イオン注入の際にマスクによる打ち分けを行いプロファイルは異なっても問題ない。
【００５９】
以上説明したように、本実施形態によれば、メモリセルトランジスタとパストランジスタから構成されるので、サイズを可及的に小さくすることができる。また、メモリセルトランジスタとパストランジスタを同一半導体基板または半導体領域に、通常の半導体プロセスを用いて形成することが可能となる。
【００６０】
（第２実施形態）
次に、本発明の第２実施形態によるロジックスイッチを説明する。本実施形態のロジックスイッチの回路図を図２０に示し、断面図を図２１に示す。この実施形態のロジックスイッチ２は、ｎウェル領域３０１およびｐウェル領域３０２を備えている半導体層に設けられる。なお、図２０においては、ｐウェル領域３０２はｎウェル領域３０１に隣接して設けられ、ｎウェル領域３０１とは素子分離領域３０４ａによって分離されている。この実施形態のロジックスイッチ２は、ｐウェル領域３０２に設けられた電極２０８、メモリセルトランジスタ２００、ｎチャネルＭＯＳトランジスタ２０１、およびｎ型パストランジスタ２０３と、ｎウェル領域に設けられたｐチャネルＭＯＳトランジスタ２０２および電極２１８とを備えている。電極２０８、メモリセルトランジスタ２００、ｎチャネルＭＯＳトランジスタ２０１、およびｎ型パストランジスタ２０３は、素子分離領域３０４ｂによって互いに分離され、ｐチャネルＭＯＳトランジスタ２０２および電極２１８は、素子分離領域３０４ｃによって互いに分離されている。ここでは、第１実施形態と重複する点については記載を省略する。ｎチャネルＭＯＳトランジスタ２０１およびｐチャネルＭＯＳトランジスタ２０２は直列に接続されている。
【００６１】
図２０に示すように、メモリセルトランジスタ２００のドレイン電極２００ｂはｎチャネルＭＯＳトランジスタ２０１のゲート電極２０１ｃおよびｐチャネルＭＯＳトランジスタ２０２のゲート電極２０２ｃに電気的に接続されており、ｎチャネルＭＯＳトランジスタ２０１のドレイン電極２０１ｂおよびｐチャネルＭＯＳトランジスタ２０２のソース電極２０２ａはともにパストランジスタ２０３のゲート電極２０３ｃへ電気的に接続されている。
【００６２】
ｐウェル領域３０２にはｐ＋拡散層で形成された電極２０８が形成されており、電極２０８を通じてｐウェル領域３０２に基板バイアスを印加することができる。ｎウェル領域３０１はｐウェル領域３０２と隣接してｐｎ接合２１７を形成している。一方、ｎウェル領域３０１にはｎ＋拡散層で形成された電極２１８が形成されており、ｎウェル領域３０１に基板バイアスを印加することができる。電極２１８に正バイアスを印加した場合、ｐｎ接合２１７は逆バイアス条件となるため、電位はｐウェル領域３０２側に伝わらず、ｎウェル領域３０１のみに正バイアスを印加することができる。また、ｎチャネルＭＯＳトランジスタ２０１のゲート電極２０１ｃおよびｐチャネルＭＯＳトランジスタ２０２のゲート電極２０２ｃは、メモリセルトランジスタ２００のドレイン電極２００ｂとｐウェル領域３０２とで形成されるｐｎ接合２１５を通じて電極２０８と電気的に接続している。同様にパストランジスタ２０３のゲート電極２０３ｃはｐｎ接合２１６を通じて電極２０８と電気的に接続している。
【００６３】
図２１に示すように、メモリセルトランジスタ２００は、ｐウェル領域３０２内の半導体領域３１０に離間して形成されたｎ＋型のソース領域２００ａおよびドレイン領域２００ｂを有している。更に、ソース領域２００ａとドレイン領域２００ｂとの間のチャネルとなる半導体領域３１０上に、トンネル絶縁膜２００ｃ１、電荷蓄積膜２００ｃ２、ブロック絶縁膜２００ｃ３、および制御ゲート２００ｃ４がこの順序で積層された積層構造のゲート２００ｃを有している。本実施形態においては、第１実施形態と異なり、電荷蓄積膜２００ｃ２は例えば窒化膜を含む電荷トラップ膜を有している。すなわち、メモリセルトランジスタ２００はＭＯＮＯＳ(Metal−Oxide-Nitride-Oxide-Semiconductor)ゲート構造を有している。このゲート２００ｃの側部には絶縁体の側壁２００ｄが設けられている。なお、半導体領域３１０とドレイン領域２００ｂはＰＮ接合２１５を形成している。
【００６４】
ｎチャネルＭＯＳトランジスタ２０１は、ｐウェル領域３０２内の半導体領域３１１に離間して形成されたｎ＋型のソース領域２０１ａおよびドレイン領域２０１ｂを有している。更に、ソース領域２０１ａとドレイン領域２０１ｂとの間のチャネルとなる半導体領域３１１上に、ゲート絶縁膜２０１ｃ１、ゲート電極２０１ｃ２がこの順序で積層された積層構造のゲート２０１ｃを有している。このゲート２０１ｃの側部には絶縁体の側壁２０１ｄが設けられている。なお、半導体領域３１１とドレイン領域２０１ｂはｐｎ接合２１６を形成している。
【００６５】
ｐチャネルＭＯＳトランジスタ２０２は、ｎウェル領域３０１内の半導体領域３１２に離間して形成されたｐ＋型のソース領域２０２ａおよびドレイン領域２０２ｂを有している。更に、ソース領域２０２ａとドレイン領域２０２ｂとの間のチャネルとなる半導体領域３１２上に、ゲート絶縁膜２０２ｃ１、ゲート電極２０２ｃ２がこの順序で積層された積層構造のゲート２０２ｃを有している。このゲート２０２ｃの側部には絶縁体の側壁２０２ｄが設けられている。なお、ｎウェル領域３０１とｐウェル領域３０２は素子分離領域３０４ａ下でｐｎ接合２１７を形成している。
【００６６】
また、ｎチャネルＭＯＳトランジスタ２０３は、ｐウェル領域３０２内の半導体領域３１３に離間して形成されたｎ＋型のソース領域２０３ａおよびドレイン領域２０３ｂを有している。更に、ソース領域２０３ａとドレイン領域２０３ｂとの間のチャネルとなる半導体領域３１３上に、ゲート絶縁膜２０３ｃ１、ゲート電極２０３ｃ２がこの順序で積層された積層構造のゲート２０３ｃを有している。このゲート２０３ｃの側部には絶縁体の側壁２０３ｄが設けられている。なお、電極２０８は、第１実施形態の電極８と同様の構造を有している。
【００６７】
次に、本実施形態のロジックスイッチ２のスイッチ動作について説明する。まず、メモリセルトランジスタ２００のソース電極２００ａに電源電圧Ｖｄｄが印加されており、ｎチャネルＭＯＳトランジスタ２０１のドレイン電極２０１ａおよびｐチャネルＭＯＳトランジスタ２０２のソース電極２０２ｂにはそれぞれ０Ｖ（接地）および電源電圧Ｖｄｄが印加されている状態であるとする。ｐウェル領域３０２に基板バイアスを印加するための電極２０８は接地されているとする。また、電極２１８に正バイアス（例えばＶｄｄ）を印加することにより、ｐチャネルＭＯＳトランジスタ２０２は０〜Ｖｄｄの電圧範囲でスイッチ動作するものとする。
【００６８】
メモリセルトランジスタ２００に電荷蓄積層に電子が書き込まれている場合（図２２）、メモリセルトランジスタ２００はオフ状態であるため、ｎチャネルＭＯＳトランジスタ２０１のゲート電極２０１ｃおよびｐチャネルＭＯＳトランジスタ２０２のゲート電極２０２ｃはメモリセルトランジスタ２００のソース領域２００ａと電気的に切り離されており、従って、これらゲート電極２０１ｃ、２０２ｃに電源電圧Ｖｄｄが印加されることはない。このため、平衡状態ではゲート電極２０１ｃ、２０２ｃの電位は基板と同じ０Ｖとなり、ｎチャネルＭＯＳトランジスタ２０１はオフ状態、ｐチャネルＭＯＳトランジスタ２０２はオン状態となる。ｐチャネルＭＯＳトランジスタ２０２がオン状態になることにより、パストランジスタ２０３のゲート電極２０３ｃにはｐチャネルＭＯＳトランジスタ２０２のドレイン電極２０２ｂと同じく電源電圧Ｖｄｄが印加され、パストランジスタ２０３はオン状態となる。ｎチャネルＭＯＳトランジスタ２０３のゲート電極２０３ｃの電位はｐチャネルＭＯＳトランジスタ２０２のドレイン電極２０２ｂを通じて電源電圧Ｖｄｄで安定する。この結果、第１実施形態に比して、パストランジスタ２０３への外部回路の高周波信号の影響を抑えることができ、回路動作の信頼性が向上する。
【００６９】
メモリセルトランジスタ２００の電荷蓄積層が過消去状態の場合（図２３）は、メモリセルトランジスタ２００はオン状態となるため、ｎチャネルＭＯＳトランジスタ２０１のゲート電極２０１ｃおよびｐチャネルＭＯＳトランジスタ２０２のゲート電極２０２ｃはメモリセルトランジスタ２００のソース電極２００ａと電気的に接続されて電源電圧Ｖｄｄが印加される。従ってｎチャネルＭＯＳトランジスタ２０１はオン状態、ｐチャネルＭＯＳトランジスタ２０２はオフ状態となり、パストランジスタ２０３のゲート電極２０３ｃはｎチャネルＭＯＳトランジスタ２０１のソース電極２０１ａと同じく接地され、パストランジスタ２０３はオフ状態となる。
【００７０】
以上の説明では、ｎチャネルＭＯＳトランジスタ２０１のソース電極２０１ａは接地され、ｐチャネルＭＯＳトランジスタ２０２のドレイン電極２０２ｂには電源電圧Ｖｄｄが電気的に接続された、いわゆるインバーター構造となっているため、メモリセルトランジスタ２００のオン状態またはオフ状態とパストランジスタ２０３のオン状態またはオフ状態は逆になっているが、図２４に示すように、ｎチャネルＭＯＳトランジスタ２０１のソース電極２０１ａを電源電圧Ｖｄｄに電気的に接続し、ｐチャネルＭＯＳトランジスタ２０２のドレイン電極２０２ｂを接地する、いわゆるリピーター構造にすることでメモリセルトランジスタ２００のオン状態またはオフ状態とパストランジスタ２０３のオン状態またはオフ状態を一致させることも可能である。
【００７１】
次に書き込みまたは消去方法について説明する。メモリセルトランジスタ２００に書き込みを行うときは、第１実施形態の場合と同様に、メモリセルトランジスタ２００のソース電極２００ａおよび基板バイアス電極２０８を接地し、メモリセルトランジスタ２００のゲート電極２００ｃに高電圧（例えば２０Ｖ）を印加して電子をチャネル３１０からメモリセルトランジスタ２００の電荷蓄積層２００ｃ２へ注入する。メモリセルトランジスタ２００のゲート電極２００ｃと電圧源を共有する他のメモリセルトランジスタに書き込みを行う場合（つまり、メモリセルトランジスタ２００に書き込みを行いたくない場合）は、メモリセルトランジスタ２００のソース電極２００ａ、ｎチャネルＭＯＳトランジスタ２０１のソース電極２０１ａ、ｐチャネルＭＯＳトランジスタ２０２のドレイン電極２０２ｂ、および基板バイアス電極２０８を浮遊状態とする。メモリセルトランジスタ２００のドレイン電極２００ｃに高電圧が入力されるとゲート−基板容量によってｐウェル領域３０２の電位が上昇する。ｎチャネルＭＯＳトランジスタ２０１、パストランジスタ２０３はｐウェル領域を共有しているため、これらの基板電位も上昇するが、ｎチャネルＭＯＳトランジスタ２０１のゲート電極２０１ｃおよびパストランジスタ２０３のゲート電極２０３ｃはそれぞれｐｎ接合２１５、２１６によってｐウェル領域と電気的に接続しており、これらのｐｎ接合２１５、２１６には順方向に電圧がかかる（ｐ側が高電位）ため、結果としてゲート電極２０１ｃおよびゲート電極２０３ｃは基板と同電位になり、ゲート絶縁膜が保護される。
【００７２】
一方、ｐチャネルＭＯＳトランジスタ２０２については、ゲート電極２０２ｃにはｐｎ接合２１５を通じて高電圧がかかるが、ｐｎ接合２１７によってｎウェル領域３０１も同電位となるため、結果としてゲート絶縁膜は保護される。なお、ｐウェル領域とｎウェル領域が隣接せず、ｐｎ接合２１７が存在しない場合は、ｐチャネルＭＯＳトランジスタ２０２のドレイン電極２０２ｂにメモリセルトランジスタ２００のゲート電極２００ｃと同等の高電圧を印加することでｐチャネルＭＯＳトランジスタ２０２のゲート絶縁膜を保護してもよい。あるいは、ｎウェル領域３０１上の基板バイアス電極２１８に高電位を印加することでｐチャネルＭＯＳトランジスタ２０２のゲート絶縁膜を保護してもよい。
【００７３】
メモリセルトランジスタ２００を消去するときは、ゲート電極２００ｃを０Ｖに接地し、他の電極は浮遊状態にした後に基板バイアス電極２０８に高電圧を印加し、メモリセルトランジスタ２００の電荷蓄積層の電子を引き抜く。この際、ウェルを共通にするメモリセルはすべて消去される（ブロック一括消去）。
【００７４】
次に第２実施形態のロジックスイッチの製造方法を、図２５乃至図３１を参照して説明する。第１実施形態と同様にｐ型Ｓｉ基板３００を用意し、第１実施形態と同様に素子分離のためのＳＴＩ構造の素子分離領域３０４ａ、３０４ｂ、３０４ｃを形成する。これにより、基板３００上に互いに分離された６つの第１乃至第６の素子領域３０５１〜３０５６が形成される（図２５）。続いて、基板３００の表面上に犠牲酸化膜（図示せず）を形成した後、第５および第６の素子領域３０５５、３０５６をレジストなどのマスクで覆い、第１乃至４の素子領域３０５１〜３０５４にｐ型不純物、例えばＢなどを注入する。これにより、ｐウェル３０２およびｐチャネルＭＯＳトランジスタのチャネルプロファイルが形成される。必要に応じてリソグラフィー技術等を用いて、基板コンタクトを形成する第１の素子領域３０５１、パストランジスタを形成する第２の素子領域３０５２、メモリセルトランジスタを形成する第３の素子領域３０５３、ＮＭＯＳトランジスタを形成する第４の素子領域３０５４にそれぞれ異なる注入条件で不純物注入を行っても良い（図２５）。
【００７５】
次に、第１乃至第４の素子領域３０５１〜３０５４をレジスト（図示せず）などのマスクで覆い、第５および第６の素子領域３０５５、３０５６に例えばＰあるいはＡｓなどのドナーイオンを注入し、ｎウェル領域３０１を形成する（図２５）。続いて、ｐチャネルＭＯＳトランジスタのチャネルプロファイルを形成するために例えばＡｓあるいはＰなどのドナーイオンを注入する（図２５）。マスクおよび上記犠牲酸化膜を除去した後、トンネル膜２００ｃ１として膜厚が数ｎｍ程度のＳｉＯ２膜を成膜し、さらに電荷トラップ膜２００ｃ２として膜厚が数ｎｍ程度のＳｉＮ膜を成膜する（図２５）。
【００７６】
次に、第３の素子領域３０５３のみをレジスト（図示せず）などのマスクで覆い、例えばＲＩＥ等を用いて第１、第２、第４、第５、第６の素子領域３０５１、３０５２、３０５４、３０５５、３０５６上のＳｉＮ膜２００ｃ２およびＳｉＯ２膜２００ｃ１を除去する（図２６）。これにより、第３の素子領域３０５３上にのみ、トンネル膜２００ｃ１および電荷トラップ膜２００ｃ２が残置される。
【００７７】
次に、第３の素子領域３０５３上の上記マスク（図示せず）を除去した後、ゲート絶縁膜またはブロック絶縁膜として、全面に数ｎｍ程度の絶縁膜（例えばＳｉＯ２膜）３０６を成膜する（図２７）。すなわち、ここで第３の素子領域３０５３上にはブロック膜３０６／電荷トラップ膜２００ｃ２／トンネル膜２００ｃ１となるＳｉＯ２膜３０６／ＳｉＮ膜２００ｃ２／ＳｉＯ２膜２００ｃ１の積層構造が形成され、第２、第４、第５の素子領域３０５２、３０５４、３０５５にはゲート絶縁膜となるＳｉＯ２膜３０６のみが形成される。こている。
【００７８】
次に、ゲート電極材として、例えばポリシリコン膜３０８を形成する（図２８）。なお、ゲート電極材としては、ポリシリコン膜以外の例えば金属薄膜でも良い。全面にレジストを塗布し、リソグラフィー技術およびＲＩＥ（Reactive Ion Etching）法を用いて、ポリシリコン膜３０８、ＳｉＯ２膜３０６をパターニングするとともに、更にＳｉＮ膜２００ｃ２およびＳｉＯ２膜２００ｃ１をパターニングする。これにより、第２乃至第５の素子領域３０５２〜３０５５にゲート２０３ｃ、２００ｃ、２０１ｃ、２０２ｃをそれぞれ形成する（図２９）。すなわち、ゲート２０３ｃは第２の素子領域３０５２上に形成されてＳｉＯ２のゲート絶縁膜２０３ｃ１と、ポリシリコンのゲート電極２０３ｃ２との積層構造を有し、ゲート２００ｃは第３の素子領域３０５３上に形成されてＳｉＯ２のトンネル膜２００ｃ１と、ＳｉＮの電荷トラップ膜２００ｃ２と、ＳｉＯ２のブロック絶縁膜２００ｃ３と、ポリシリコンのゲート電極２００ｃ４の積層構造を有し、ゲート２０１ｃは第４の素子領域３０５４上に形成されてＳｉＯ２のゲート絶縁膜２０１ｃ１と、ポリシリコンのゲート電極２０１ｃ２との積層構造を有し、ゲート２０２ｃは第５の素子領域３０５５上に形成されてＳｉＯ２のゲート絶縁膜２０２ｃ１と、ポリシリコンのゲート電極２０２ｃ２との積層構造を有している。
【００７９】
次に、第１および第５の素子領域３０５１、３０５５をレジストなどのマスク（図示せず）で覆い、第２乃至第４の素子領域３０５２〜３０５４および第６の素子領域３０５６上のポリシリコン膜、ソース／ドレイン領域およびバイアス印加用の電極にＡｓなどのドナー注入を行う。これにより、第２の素子領域３０５２には接合深さの浅いｎ型の不純物領域２０３ａ１、２０３ｂ１が形成され、第３の素子領域３０５３には接合深さの浅いｎ型の不純物領域２００ａ１、２００ｂ１が形成され、第４の素子領域３０５４には接合深さの浅いｎ型の不純物領域２０１ａ１、２０１ｂ１が形成され、第６の素子領域３０５６には接合深さの浅いｎ型の不純物領域２１８１が形成される（図３０）。この際、短チャネル効果抑制のためにハローの形成を行っても良い。ハローの形成はソース／ドレイン拡散層の内側下方にソース／ドレインとは異なる導電型の不純物領域を形成する公知の手法である。また、リソグラフィー技術などを用いて、第２乃至第４の素子領域３０５２〜３０５４、および第６の素子領域３０５６のそれぞれを別々の条件でイオンを注入しても良い。
【００８０】
次に、第１および５の素子領域３０５１、３０５５上の上記マスクを除去し、第２乃至第４の素子領域３０５２〜３０５４および第６の素子領域３０５６を例えばレジストからなるマスクで覆う。続いて、第１の素子領域３０５１の基板コンタクト領域，第５の素子領域３０５５のポリシリコン膜およびソース／ドレイン領域にＢなどのアクセプター注入を行う。これにより、第１の素子領域３０５１には接合深さの浅いｐ型の不純物領域２０８１が形成され、第５の素子領域３０５５には接合深さの浅いｐ型の不純物領域２０２ａ１、２０２ｂ１が形成される（図３０）。この際、リソグラフィー技術などによって第１の素子領域３０５１と第５の素子領域３０５５のアクセプター注入を別々に行ってもよく、第５の素子領域３０５５には短チャネル効果抑制のためにハローの形成を行っても良い。
【００８１】
続いて、第２乃至第４の素子領域３０５２〜３０５４および第６の素子領域３０５６上のマスクを除去し、第１実施形態と同様に、ゲート２０３ｃ、２００ｃ、２０１ｃ、および２０２ｃの側部に絶縁体のゲート側壁２０３ｄ、２００ｄ、２０１ｄ、２０３ｄの形成を行う（図３０）。
【００８２】
その後、第１および第５の素子領域３０５１、３０５５を例えばレジストなどのマスク（図示せず）で覆い、第２乃至第４領域３０５２〜３０５４および第６の素子領域３０５６の端子形成領域にディープ用ドナーイオンを注入する。これにより、第２の素子領域３０５２には接合深さの深いｎ型の不純物領域２０３ａ２、２０３ｂ２が形成され、第３の素子領域３０５３には接合深さの深いｎ型の不純物領域２００ａ２、２００ｂ２が形成され、第４の素子領域３０５４には接合深さの深いｎ型の不純物領域２０１ａ２、２０１ｂ２が形成され、第６の素子領域３０５６には接合深さの深いｎ型の不純物領域２１８２が形成される（図３１）。そして、不純物領域２０３ａ１、２０３ａ２がｎチャネルトランジスタ２０３のソース領域２０３ａとなり、不純物領域２０３ｂ１、２０３ｂ２がｎチャネルトランジスタ２０３のドレイン領域２０３ｂとなる。また、不純物領域２００ａ１、２００ａ２がｎチャネルトランジスタ２００のソース領域２００ａとなり、不純物領域２００ｂ１、２００ｂ２がｎチャネルトランジスタ２００のドレイン領域２００ｂとなる。更に、不純物領域２０１ａ１、２０１ａ２がｎチャネルトランジスタ２０１のソース領域２０１ａとなり、不純物領域２０１ｂ１、２０１ｂ２がｎチャネルトランジスタ２０１のドレイン領域２０１ｂとなる。ｎ型不純物領域２１８１、２１８２が電極２１８となる（図３１）。その後、第１および第５の素子領域３０５１、３０５５を覆っている上記マスクを除去する。
【００８３】
次に、第２乃至第４の素子領域３０５２〜３０５４および第６の素子領域３０５６を例えばレジストなどのマスク（図示せず）で覆い、第１および第５の素子領域３０５１、３０５５の端子形成領域にディープ用アクセプターイオンを注入する。これにより、第１の素子領域３０５１には接合深さの深いｎ型の不純物領域２０８２が形成され、第５の素子領域３０５５には接合深さの深いｐ型の不純物領域２０２ａ２、２０２ｂ２が形成される（図３１）。そして、ｐ型不純物領域２０８１、２０８２が電極２０８となり、不純物領域２０２ａ１、２０２ａ２がｐチャネルトランジスタ２０２のソース領域２０２ａとなり、不純物領域２０２ｂ１、２０２ｂ２がｐチャネルトランジスタ２０２のドレイン領域２０２ｂとなる（図３１）。その後、上記マスクを除去し、必要に応じて不純物活性化の熱処理を施す（図３１）。その後、必要に応じて全面に例えばニッケル薄膜を例えば１０ｎｍ程度成膜し、シリサイド化するための熱処理を行って、端子形成領域にシリサイド電極の形成を行ってもよい。続いて全面に層間絶縁膜を形成し、配線を形成し、図２１に示す第２実施形態のロジックスイッチを形成する。
【００８４】
第２実施形態の製造方法によれば、ＭＯＮＯＳ型のメモリセル２００ｃと他のトランジスタを一括して製造することができ、プロセス工程を低減できる。
【００８５】
なお、以上具体例を参照しつつ本発明の実施形態について説明したが、これらの具体例はあくまで例として挙げられているだけであり、本発明を限定するものではない。また、各実施形態の記載は適宜相互に適用できる。例えば、メモリセルは第１実施形態ではＦＧ型であり、第２実施形態ではＭＯＮＯＳ型であるが、第１実施形態にＭＯＮＯＳ型を用い、第２実施形態にＦＧ型を用いてもかまわない。その他、本発明の要素を具備し、当業者が適宜設計変更しうるロジックスイッチは本発明の範囲に包含される。
【符号の説明】
【００８６】
１  不揮発性プログラマブルロジックスイッチ
８  ｐ＋型不純物領域（端子）
１０  メモリセルトランジスタ
１０ａ  ソース領域
１０ｂ  ドレイン領域
１０ｃ  ゲート
１０ｃ１  トンネル絶縁膜
１０ｃ２  浮遊ゲート
１０ｃ３  ブロック絶縁膜（電極間絶縁膜）
１０ｃ４  制御ゲート
１５  ダイオード
２０  パストランジスタ  
２０ａ  ソース領域
２０ｂ  ドレイン領域
２０ｃ  ゲート
２０ｃ１  トンネル絶縁膜
２０ｃ２  ゲート電極
【図１】
2010109963.tif 000005
【図２】
2010109963.tif 000006
【図３】
2010109963.tif 000007
【図４】
2010109963.tif 000008
【図５】
2010109963.tif 000009
【図６】
2010109963.tif 000010
【図７】
2010109963.tif 000011
【図８】
2010109963.tif 000012
【図９】
2010109963.tif 000013
【図１０】
2010109963.tif 000014
【図１１】
2010109963.tif 000015
【図１２】
2010109963.tif 000016
【図１３】
2010109963.tif 000017
【図１４】
2010109963.tif 000018
【図１５】
2010109963.tif 000019
【図１６】
2010109963.tif 000020
【図１７】
2010109963.tif 000021
【図１８】
2010109963.tif 000022
【図１９】
2010109963.tif 000023
【図２０】
2010109963.tif 000024
【図２１】
2010109963.tif 000025
【図２２】
2010109963.tif 000026
【図２３】
2010109963.tif 000027
【図２４】
2010109963.tif 000028
【図２５】
2010109963.tif 000029
【図２６】
2010109963.tif 000030
【図２７】
2010109963.tif 000031
【図２８】
2010109963.tif 000032
【図２９】
2010109963.tif 000033
【図３０】
2010109963.tif 000034
【図３１】
2010109963.tif 000035
【手続補正書】
【提出日】平成22年6月30日(2010.6.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板に設けられた素子分離領域と、
前記半導体基板に設けられ前記素子分離領域によって互いに分離された第１導電型の第
１および第２半導体領域と、
前記第１半導体領域に離間して設けられた第２導電型の第１ソース領域および第１
ドレイン領域と、
前記第１ソース領域と前記第１ドレイン領域との間の前記第１半導体領域上に設け
られた第１絶縁膜と、
前記第１絶縁膜上に設けられた電荷蓄積膜と、
前記電荷蓄積膜上に形成された第２絶縁膜と、
前記第２絶縁膜上に設けられた制御ゲートと、
を有するメモリセルトランジスタと、
前記第２半導体領域に離間して設けられた第２導電型の第２ソース領域および第２
ドレイン領域と、
前記第２ソース領域と前記第２ドレイン領域との間の前記第２半導体領域上に設け
られた第３絶縁膜と、
前記第３絶縁膜上に設けられ、前記第１ドレイン領域と電気的に接続されたゲート
電極と、
を有するパストランジスタと、
前記半導体基板に設けられ、前記第１および第２半導体領域に基板バイアスを印加するための電極と、
を備え、前記パストランジスタを動作させるときに、前記パストランジスタを導通または非導通にするための駆動電源が前記メモリセルトランジスタの前記第１ソース領域に接続されることを特徴とする不揮発性プログラマブルロジックスイッチ。
【請求項２】
前記第２ソース領域および前記第２ドレイン領域は、互いに異なる外部回路に電気的に接続され、
前記メモリセルトランジスタの前記電荷蓄積膜における電荷蓄積状態に応じて前記パストランジスタが導通または非導通になることを特徴とする請求項１記載の不揮発性プログラマブルロジックスイッチ。
【請求項３】
前記パストランジスタのゲート長をＬとすると、前記メモリセルトランジスタのゲート長は３Ｌ以下であることを特徴とする請求項１記載の不揮発性プログラマブルロジックスイッチ。
【請求項４】
前記素子分離領域の幅は、１００ｎｍ以上５００ｎｍ以下であることを特徴とする請求項１記載の不揮発性プログラマブルロジックスイッチ。
【請求項５】
前記パストランジスタのゲート長は、４０ｎｍ以上８０ｎｍ以下であることを特徴とする請求項１記載の不揮発性プログラマブルロジックスイッチ。
【請求項６】
半導体基板に設けられた素子分離領域と、
前記半導体基板に設けられ前記素子分離領域によって互いに分離された第１導電型の第
１および第２半導体領域と、
前記第１半導体領域に離間して設けられた第２導電型の第１ソース領域および第１
ドレイン領域と、
前記第１ソース領域と前記第１ドレイン領域との間の前記第１半導体領域上に設け
られた第１絶縁膜と、
前記第１絶縁膜上に設けられた電荷蓄積膜と、
前記電荷蓄積膜上に形成された第２絶縁膜と、
前記第２絶縁膜上に設けられた制御ゲートと、
を有するメモリセルトランジスタと、
前記第２半導体領域に離間して設けられた第２導電型の第２ソース領域および第２
ドレイン領域と、
前記第２ソース領域と前記第２ドレイン領域との間の前記第２半導体領域上に設け
られた第３絶縁膜と、
前記第３絶縁膜上に設けられ、前記第１ドレイン領域と電気的に接続されたゲート
電極と、
を有するパストランジスタと、
前記半導体基板に設けられ、前記第１および第２半導体領域に基板バイアスを印加するための電極と、
接続ノードを介して直列に接続された第１導電型トランジスタおよび第２導電型トランジスタと、
を備え、
前記第１ドレイン領域は前記第１および第２導電型トランジスタのゲート電極に電気的に接続され、前記パストランジスタのゲート電極は前記第１および第２導電型トランジスタの前記接続ノードに電気的に接続されることを特徴とする不揮発性プログラマブルロジックスイッチ。
【請求項７】
前記素子分離領域によって互いに分離された第１導電型の第３半導体領域および第２導電型の第４半導体領域をさらに備え、前記第１乃至３半導体領域の何れかと前記第４半導体領域は前記素子分離領域の下でｐｎ接合を形成し、
前記第１導電型トランジスタは前記第４半導体領域に形成され、前記第２導電型トランジスタは前記第３半導体領域に形成されることを特徴とする請求項６記載の不揮発性プログラマブルロジックスイッチ。
【請求項８】
前記半導体基板に設けられ、前記第４半導体領域に基板バイアスを印加するための電極をさらに備えることを特徴とする請求項７記載の不揮発性プログラマブルロジックスイッチ。
【国際調査報告】
2010109963.tif 000036
2010109963.tif 000037
2010109963.tif 000038
2010109963.tif 000039