【事件の表示】
　特許第３１３３２４８号「電気光学装置」の請求項１〜３に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３１３３２４８号の請求項１〜３に係る特許を取り消す。
【理　由】
１．手続の経緯
　本件特許第３１３３２４８号の請求項１〜３に係る発明についての出願は、平成２年１２月２５日に出願された特願出願の一部を平成８年１月２７日に新たな特許出願としたものであり、平成１２年１１月２４日にその発明について特許の設定登録がなされ、その後、その特許について、特許異議申立人山枡幸文より特許異議の申立てがなされ、取消理由通知がなされ、その指定期間内である平成１３年１２月１３日に訂正請求がなされたものである。
２．訂正の適否について
ア．訂正の内容
ａ．特許請求の範囲の請求項１〜３の
　「【請求項１】第１の基板と第２の基板と、
前記第１の基板上に形成された第１の薄膜トランジスタを有する画素マトリクスと、
前記画素マトリクスに接続された周辺回路と、
を有する電気光学装置において、
前記周辺回路は、前記第１の基板上に形成された第２の薄膜トランジスタを有するアナログスイッチアレーおよび前記アナログスイッチアレー以外の回路を含むＩＣを有し、
前記第１の薄膜トランジスタと前記第２の薄膜トランジスタは、同一プロセスで同時に形成されることを特徴とする電気光学装置。
【請求項２】前記ＩＣは半導体チップを有することを特徴とする請求項１に記載の電気光学装置。
【請求項３】前記ＩＣは単結晶シリコンのＭＯＳ集積回路であることを特徴とする請求項２に記載の電気光学装置。」
を、
　「【請求項１】第１の基板と第２の基板と、
　前記第１の基板上に形成された相補型の第１の薄膜トランジスタを有する画素マトリクスと、
前記画素マトリクスに接続された周辺回路と、
を有する電気光学装置において、
前記周辺回路は、前記第１の基板上に形成された相補型の第２の薄膜トランジスタを有するアナログスイッチアレーおよび前記アナログスイッチアレー以外の回路を含むＩＣを有し、
前記相補型の第１の薄膜トランジスタと前記相補型の第２の薄膜トランジスタは、同一プロセスで同時に形成されることを特徴とする電気光学装置。
【請求項２】第１の基板と第２の基板と、
前記第１の基板上に形成された相補型の第１の薄膜トランジスタを有する画素マトリクスと、
前記画素マトリクスに接続された周辺回路と、
を有する電気光学装置において、
前記周辺回路は、前記第１の基板上に形成された相補型の第２の薄膜トランジスタを有するアナログスイッチアレーおよび前記アナログスイッチアレー以外の回路を含むＩＣを有し、
前記ＩＣは半導体チップを有し、
前記相補型の第１の薄膜トランジスタと前記相補型の第２の薄膜トランジスタは、同一プロセスで同時に形成されることを特徴とする電気光学装置。
【請求項３】第１の基板と第２の基板と、
　前記第１の基板上に形成された相補型の第１の薄膜トランジスタを有する画素マトリクスと、
前記画素マトリクスに接続された周辺回路と、
を有する電気光学装置において、
前記周辺回路は、前記第１の基板上に形成された相補型の第２の薄膜トランジスタを有するアナログスイッチアレーおよび前記アナログスイッチアレー以外の回路を含むＩＣを有し、
前記ＩＣは半導体チップを有するとともに単結晶シリコンのＭＯＳ集積回路であり、
前記相補型の第１の薄膜トランジスタと前記相補型の第２の薄膜トランジスタは、同一プロセスで同時に形成されることを特徴とする電気光学装置。」
と訂正する。
ｂ．明細書の段落【００１４】〜【００１６】の
　「【００１４】本明細書で開示する発明の一つは、第１の基板及び第２の基板と、前記第１の基板及び前記第２の基板との間に設けられた電気光学変調層と、前記第１の基板上に設けられた設けられた複数の薄膜トランジスタと、前記第１の基板上に設けられ、各々が前記複数の薄膜トランジスタの一つのソースまたはドレインの一方に接続された複数の画素電極と、前記複数の薄膜トランジスタのゲイト電極に接続されている複数のＸ方向配線と、前記複数の薄膜トランジスタのソースまたはドレインの他方にそれぞれ接続された複数のＹ方向配線と、前記複数の薄膜トランジスタのうちの少なくとも一つに信号を供給する、前記第１の基板上の周辺回路内に設けられた薄膜トランジスタと、前記第１の基板上の周辺回路内に設けられた半導体チップとで構成され、前記周辺回路内の薄膜トランジスタは、前記複数の薄膜トランジスタと同じ構造を有して設けられていることを特徴とする電気光学装置である。
【００１５】本明細書で開示する他の発明の一つは、第１の基板及び第２の基板と、前記第１の基板及び前記第２の基板との間に設けられた電気光学変調層と、前記第１の基板上に設けられた設けられた複数の薄膜トランジスタと、前記第１の基板上に設けられ、各々が前記複数の薄膜トランジスタの一つのソースまたはドレインの一方に接続された複数の画素電極と、前記複数の薄膜トランジスタのゲイト電極に接続されている複数のＸ方向配線と、前記複数の薄膜トランジスタのソースまたはドレインの他方にそれぞれ接続された複数のＹ方向配線と、前記複数の薄膜トランジスタのうちの少なくとも一つに信号を供給する、前記第１の基板上の周辺回路内に設けられた薄膜トランジスタと、前記第１の基板上の周辺回路内に設けられた半導体チップとで構成され、前記周辺回路内の薄膜トランジスタは、前記複数の薄膜トランジスタと同じ構造を有して設けられ、前記複数の薄膜トランジスタのソース及びドレインと、前記周辺回路内の薄膜トランジスタのソース及びドレインは、酸素含有量が７×１０１９ａｔｏｍｓ・ｃｍ−３以下であることを特徴とする電気光学装置である。
【００１６】本明細書で開示する他の発明の一つは、第１の基板及び第２の基板と、前記第１の基板及び前記第２の基板との間に設けられた電気光学変調層と、前記第１の基板上に設けられた設けられた複数の薄膜トランジスタと、前記第１の基板上に設けられ、各々が前記複数の薄膜トランジスタの一つのソースまたはドレインの一方に接続された複数の画素電極と、前記複数の薄膜トランジスタのゲイト電極に接続されている複数のＸ方向配線と、前記複数の薄膜トランジスタのソースまたはドレインの他方にそれぞれ接続された複数のＹ方向配線と、前記複数の薄膜トランジスタのうちの少なくとも一つに信号を供給する、前記第１の基板上の周辺回路内に設けられた薄膜トランジスタと、前記第１の基板上の周辺回路内に設けられた半導体チップとで構成され、前記周辺回路内の薄膜トランジスタは、前記複数の薄膜トランジスタと同じ構造を有して設けられ、前記複数の薄膜トランジスタのソース及びドレインと、前記周辺回路内の薄膜トランジスタのソース及びドレインは、酸素含有量が７×１０１９ａｔｏｍｓ・ｃｍ−３以下であり、前記複数の薄膜トランジスタのチャネル形成領域は、酸素含有量が５×１０２１ａｔｏｍｓ・ｃｍ−３以下であることを特徴とする電気光学装置である。」
を
　「【００１４】　本明細書で開示する発明の一つは、
　第１の基板と第２の基板と、
　前記第１の基板上に形成された相補型の第１の薄膜トランジスタを有する画素マトリクスと、
　前記画素マトリクスに接続された周辺回路と、
を有する電気光学装置において、
　前記周辺回路は、前記第１の基板上に形成された相補型の第２の薄膜トランジスタを有するアナログスイッチアレーおよび前記アナログスイッチアレー以外の回路を含むＩＣを有し、
　前記相補型の第１の薄膜トランジスタと前記相補型の第２の薄膜トランジスタは、同一プロセスで同時に形成されることを特徴とする電気光学装置である。
【００１５】　本明細書で開示する他の発明の一つは、
　第１の基板と第２の基板と、
　前記第１の基板上に形成された相補型の第１の薄膜トランジスタを有する画素マトリクスと、
　前記画素マトリクスに接続された周辺回路と、
を有する電気光学装置において、
　前記周辺回路は、前記第１の基板上に形成された相補型の第２の薄膜トランジスタを有するアナログスイッチアレーおよび前記アナログスイッチアレー以外の回路を含むＩＣを有し、
　前記ＩＣは半導体チップを有し、
　前記相補型の第１の薄膜トランジスタと前記相補型の第２の薄膜トランジスタは、同一プロセスで同時に形成されることを特徴とする電気光学装置である。
【００１６】本明細書で開示する他の発明の一つは、
　第１の基板と第２の基板と、
　前記第１の基板上に形成された相補型の第１の薄膜トランジスタを有する画素マトリクスと、
　前記画素マトリクスに接続された周辺回路と、
を有する電気光学装置において、
　前記周辺回路は、前記第１の基板上に形成された相補型の第２の薄膜トランジスタを有するアナログスイッチアレーおよび前記アナログスイッチアレー以外の回路を含むＩＣを有し、
　前記ＩＣは半導体チップを有するとともに単結晶シリコンのＭＯＳ集積回路であり、
　前記相補型の第１の薄膜トランジスタと前記相補型の第２の薄膜トランジスタは、同一プロセスで同時に形成されることを特徴とする電気光学装置である。」
と訂正する。
イ．訂正の目的の適否、新規事項の有無及び拡張・変更の存否
　上記訂正事項ａは、特許請求の範囲の請求項１〜３の各々において、願書に添付された明細書の段落【００２１】、【００３３】等の記載に基づいて、「第１の薄膜トランジスタ」及び「第２の薄膜トランジスタ」をそれぞれ「相補型の第１の薄膜トランジスタ」及び「相補型の第２の薄膜トランジスタ」と訂正するものであるから、特許請求の範囲の減縮に該当するものであり、新規事項の追加に該当せず、また、実質上特許請求の範囲を拡張し、又は変更するものではない。
　上記訂正事項ｂは、上記訂正事項ａによる特許請求の範囲の訂正との整合をはかるために、願書に添付された明細書の段落【００２１】、【００３３】等の記載に基づいて、明細書の段落【００１４】〜【００１６】の記載を訂正するものであるから、明りょうでない記載の釈明に該当するものであり、新規事項の追加に該当せず、また、実質上特許請求の範囲を拡張し、又は変更するものではない。
ウ．結論
　したがって、上記訂正は、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第６条第１項の規定によりなお従前の例によるとされる、特許法第１２０条の４第２項の規定及び第３項において準用する平成６年法律第１１６号による改正前の特許法第１２６条第１項ただし書き及び同条第２項の規定に適合するので、当該訂正を認める。
３．特許異議申立てについて
ア．本件発明
　本件の請求項１〜３に係る発明（以下、それぞれ本件発明１〜３という）は、平成１３年１２月１３日付けで提出された訂正明細書の請求項１〜３に記載されたとおりの次のものである。
　「【請求項１】第１の基板と第２の基板と、
　前記第１の基板上に形成された相補型の第１の薄膜トランジスタを有する画素マトリクスと、
前記画素マトリクスに接続された周辺回路と、
を有する電気光学装置において、
前記周辺回路は、前記第１の基板上に形成された相補型の第２の薄膜トランジスタを有するアナログスイッチアレーおよび前記アナログスイッチアレー以外の回路を含むＩＣを有し、
前記相補型の第１の薄膜トランジスタと前記相補型の第２の薄膜トランジスタは、同一プロセスで同時に形成されることを特徴とする電気光学装置。
【請求項２】第１の基板と第２の基板と、
前記第１の基板上に形成された相補型の第１の薄膜トランジスタを有する画素マトリクスと、
前記画素マトリクスに接続された周辺回路と、
を有する電気光学装置において、
前記周辺回路は、前記第１の基板上に形成された相補型の第２の薄膜トランジスタを有するアナログスイッチアレーおよび前記アナログスイッチアレー以外の回路を含むＩＣを有し、
前記ＩＣは半導体チップを有し、
前記相補型の第１の薄膜トランジスタと前記相補型の第２の薄膜トランジスタは、同一プロセスで同時に形成されることを特徴とする電気光学装置。
【請求項３】第１の基板と第２の基板と、
　前記第１の基板上に形成された相補型の第１の薄膜トランジスタを有する画素マトリクスと、
前記画素マトリクスに接続された周辺回路と、
を有する電気光学装置において、
前記周辺回路は、前記第１の基板上に形成された相補型の第２の薄膜トランジスタを有するアナログスイッチアレーおよび前記アナログスイッチアレー以外の回路を含むＩＣを有し、
前記ＩＣは半導体チップを有するとともに単結晶シリコンのＭＯＳ集積回路であり、
前記相補型の第１の薄膜トランジスタと前記相補型の第２の薄膜トランジスタは、同一プロセスで同時に形成されることを特徴とする電気光学装置」
イ．刊行物に記載の発明
　特許異議申立人山枡幸文が甲第１号証として提出した、本願発明１〜３についての出願前に頒布された刊行物である特開昭６１−８０２２６号公報（以下、刊行物１という）には、次のように記載されている。
　「〔発明の技術分野〕
  本発明はスイッチング素子をマトリックス状に配列した表示装置用の駆動装置に係り、特に周辺駆動回路を有するアクティブ・マトリックス駆動装置に関する。」（第２頁右上欄第９〜１３行）
　「〔発明の目的〕
　本発明は上記したようなアクティブマトリックスアレイの表示部と、この表示部を駆動する周辺駆動回路の組合せに際し、表示部のマトリックスアレイの製造歩留りを低下させることなく、かつ小数の駆動ＩＣで多数の表示部マトリックスアレイ端子を駆動することのできる表示装置用駆動装置を提供することを目的とする。
       ・・・・
〔発明の効果〕
　表示装置用駆動回路基板上のアクティブマトリックス表示素子アレイの周辺に以上のような機能をもつスイッチング素子群を配置することにより多数のマトリックス端子があっても、これらの端子に与えるための電気信号を作る集積回路の数を少なくすることができる。従って駆動のための消費電力が少なくなるばかりでなくボンディング等の接続箇所が大幅に削減できる。」（第４頁右上欄第３行〜左下欄第１６行）
　「・・・・第１図は本発明の一実施例を用いた表示装置用駆動回路基板の平面図であり、・・・・本実施例で示す表示装置用駆動回路基板は、透明ガラス基板（３０）上に表示部用のアドレス電極（３２），（３２ａ），（３２ｂ），・・・（３２ｗ）周辺駆動回路部用の周辺ソース配線端子部（３４ａ），・・・（３４ｈ），（３４ｌ），・・・（３４ｓ）及び周辺ゲート配線（３６ａ），（３６ｂ），・・・（３６ｈ）が形成されており、さらにスルーホール部（３８）を有するシリコン酸化膜（４０）が形成されている。基板表示部のシリコン酸化膜（４０）上にはアドレス電極（３２ａ），（３２ｂ），・・・（３２ｗ）形成部に対応して、また基板周辺部のシリコン酸化膜（４０）上には周辺ゲート配線（３６ａ），（３６ｂ），・・・（３６ｈ）形成部に対応して夫々例えばアモルファスシリコンからなる島状パターンの半導体薄膜（４２ａ），（４２ｂ），・・・（４２ｇ）が設けられている。基板表示部の半導体薄膜（４２）の一端部にはデータ電極（４４），（４４ａ），・・・（４４ｗ）が、他端部にはドレイン電極（４６）が接続形成されておりスイッチング素子を構成している。」（第４頁右下欄第１０行〜第５頁左上欄第１３行）
　「このような表示装置用駆動回路基板を液晶表示装置に用いる場合は、第２図（ｂ）に示す如く、ドレイン電極（４６）に、例えばＩＴＯ（Ｉｎｄｉｕｍ　Ｔｈｉｎ　Ｏｘｉｄｅ）からなる画素電極（５３）を接続形成し、さらに透明ガラス基板（３０）の表示部領域上に液晶層（５４）を介して、例えばＩＴＯからなる透明導電膜（５６）が内側一面に形成された透明の対向基板（５８）を設ければ良い。
　次に上記表示装置用駆動回路基板の製造方法を説明する。・・・・ＰＥＰ（Ｐｈｏｔ　Ｅｎｇｒａｖｉｎｇ　Ｐｒｏｃｅｓｓ）技術により第１層のパターンとなるアドレス電極（３２ａ），（３２ｂ），・・・（３２ｗ）と周辺ソース配線端子部（３４ａ），（３４ｂ），・・・（３４ｈ）及び周辺ゲート配線（３６ａ），（３６ｂ），・・・（３６ｈ）を形成する。・・・・その後、アモルファスシリコンをＣＶＤ（Ｃｅｍｉｃａｌ　Ｖａｐｏｕｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により約３０００Åを付着し、ＰＥＰ技術により島状パターンの半導体薄膜（４２ａ），（４２ｂ），・・・（４２ｇ）を形成する。・・・・そして次に約５００ÅのＭｏと約１μｍのアルミニウムをスパッタ法あるいは蒸着により積層し第２層のパターンとなる表示部内ドレイン電極（４６）、データ電極（４４），（４４ａ），（４４ｂ），・・・（４４ｗ）周辺ドレイン電極（５２），（５２ａ），・・・（５２ｇ）、周辺ソース電極（５０），（５０ａ），（５０ｂ），・・・（５０ｇ）および駆動用ＩＣ接続部（６０）を形成して表示部内のＴＦＴ（６２）および周辺スイッチングトランジスタ群（６４ａ），（６４ｂ），・・・（６４ｈ）を完成する。」（第５頁右上欄第２行〜左下欄第１４行）
　「周辺スイッチングトランジスタ群（６４ａ），（６４ｂ），（６４ｃ），・・・（６４ｈ）のソース電極部を共通に接続する周辺ソース配線端子部（３４ａ），（３４ｂ），・・・（３４ｈ），（３４ｌ），・・・（３４ｓ）及びゲート配線部（３６ａ），（３６ｂ），・・・（３６ｈ）の端部には駆動用ＩＣ接続部（６０）は、駆動回路基板（３０）外部に設けられた駆動回路部（図示せず）とワイヤボンディング或いは導電性ゴムの圧接等により接続され所望の電気信号が与えられるために設けられている。」（第５頁右下欄第４〜１２行）
　「尚、上記実施例では、周辺駆動回路部にセレクタ、ドライバ等の駆動回路部を設けてはいないが、第４図に示すように周辺駆動回路部にデータセレクト用ＩＣ（７０）、データラッチ用ＩＣ（７２）やアドレスドライバ用ＩＣ（７４）、アドレスセレクト用ＩＣ（７２）を搭載することもできる。・・・従来のシフトレジスタを用いた場合のように各データ若しくは各アドレスラインに対応してラッチ機能或いは増幅機能を持たせる必要がなく大幅に回路規模を縮小することができる。
　また本発明によればアクティブマトリックス駆動回路基板と画像情報源となる外部機器との配線接続数を一挙に少なくできる利点がある。」（第６頁左上欄第１０行〜右上欄第６行）
　また、第１図には表示装置用駆動回路基板が平面図で示され、第２図には表示部の画素部分の等価回路、平面図及び断面図が示され、第４図には周辺駆動回路部にデータセレクト用、データラッチ用、アドレスドライバ用、アドレスセレクト用の各ＩＣを搭載した基板が示されている。
　以上の記載からすれば、刊行物１には、「透明ガラス基板上にマトリックスアレイをなす表示部の素子と周辺駆動回路部の周辺スイッチングトランジスタ群をなす素子とが同一工程による薄膜トランジスタ形成工程で形成され、周辺駆動回路のうちのセレクタ、ドライバ等の駆動用ＩＣが基板外部に設けられて基板上の周辺スイッチングトランジスタ群とワイヤボンディング等により接続されるようにするか、または基板上に搭載されて構成されるようにした駆動回路基板と、透明な対向基板と、その間の液晶層とを有する液晶表示装置」が記載されているものと認められる。
ウ．対比、判断
　本件発明１と、刊行物１に記載のものとを対比すると、刊行物１に記載のものにおける「透明ガラス基板」、「対向基板」、「マトリックスアレイをなす表示部の素子」、「周辺駆動回路部」、「周辺スイッチングトランジスタ群」、「セレクタ、ドライバ等の駆動用ＩＣ」、「液晶表示装置」は、それぞれ本件発明１における「第１の基板」、「第２の基板」、「第１の薄膜トランジスタ」、「周辺回路」、「第２の薄膜トランジスタを有するアナログスイッチアレー」、「アナログスイッチアレー以外の回路を含むＩＣ」、「電気光学装置」に相当し、刊行物１に記載のものにおいて、表示部における表示要素がマトリックスアレイをなす素子を有する画素マトリクスをなしていること、周辺駆動回路部はマトリックスアレイをなす表示部の素子に接続されているのは明らかであるから、本件発明１と刊行物１に記載のものとは、「第１基板と第２の基板と、前記第１の基板上に形成された第１の薄膜トランジスタを有する画素マトリクスと、前記画素マトリクスに接続された周辺回路と、を有する電気光学装置において、前記周辺回路は、前記第１の基板上に形成された第２の薄膜トランジスタを有するアナログスイッチアレーおよび前記アナログスイッチアレー以外の回路を含むＩＣを有し、前記第１の薄膜トランジスタと前記第２の薄膜トランジスタは、同一プロセスで同時に形成されている電気光学装置」である点において共通するが、本件発明における第１の薄膜トランジスタ及び第２の薄膜トランジスタがいずれも相補型の薄膜トランジスタであるのに対して、刊行物に記載のものにおけるマトリックスアレイをなす表示部の素子及び周辺スイッチングトランジスタ群は相補型の薄膜トランジスタではない点において相違する。
　そこで、この相違点について検討すると、液晶表示装置の周辺駆動回路や画素マトリクスを相補型の薄膜トランジスタにより構成することは周知の事項であり（例えば、特開昭５９−９９８８７号公報、特開昭５６−５９２９１号公報参照）、画素駆動の能力が向上し、周辺回路に冗長性を与えることができる等の作用効果は、相補型薄膜トランジスタ自体の有する効果であって、これを用いたことにより、前記効果以上の作用効果が奏されることはないので、この相違点は何ら格別な技術的特徴を与えるものではない。
　したがって、本件発明１は、刊行物１に記載された発明及び周知の事項に基づいて当業者が容易に発明をすることができたものである。
　次に、本件発明２は、本願発明１を特定する事項に加えて、ＩＣが半導体チップを有するようにしたものであるが、ＩＣが半導体チップを有することは通常のＩＣにおいて用いられている周知の事項であり、この点も何ら格別な技術的特徴を与えるものではないので、本件発明２は、刊行物１に記載された発明及び周知の事項に基づいて当業者が容易に発明をすることができたものである。
　さらに、本件発明３は、本願発明２を特定する事項に加えて、ＩＣが単結晶シリコンのＭＯＳ集積回路であるようにしたものであるが、単結晶シリコンのＭＯＳ集積回路として形成されたＩＣは周知の事項であり、刊行物１に記載のものにおいてこのようなＩＣを用いるのは適宜考慮し得る程度のことであって、何ら創意工夫を要することではない。
　したがって、本件発明３は、刊行物１に記載された発明及び周知の事項に基づいて当業者が容易に発明をすることができたものである。
４．むすび
　以上のとおりであるから、本件発明１〜３は、いずれも刊行物１及び周知の事項に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２甲の規定により特許を受けることができない。
　したがって、本件発明１〜３についての特許は、拒絶の査定をしなければならない特許出願に対してされたものであるから、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第１４条の規定に基づく、特許法等の一部を改正する法律の施行に伴う経過措置を定める政令（平成７年政令第２０５号）第４条第２項の規定により、結論のとおり決定する。
【異議決定日】
平成１４年１月２３日（２００２．１．２３）
【訂正の要旨】
　▲１▼　訂正事項１
　「【請求項１】　第１の基板と第２の基板と、
　前記第１の基板上に形成された第１の薄膜トランジスタを有する画素マトリクスと、
　前記画素マトリクスに接続された周辺回路と、
を有する電気光学装置において、
　前記周辺回路は、前記第１の基板上に形成された第２の薄膜トランジスタを有するアナログスイッチアレーおよび前記アナログスイッチアレー以外の回路を含むＩＣを有し、
　前記第１の薄膜トランジスタと前記第２の薄膜トランジスタは、同一プロセスで同時に形成されることを特徴とする電気光学装置。」
を、
　「【請求項１】　第１の基板と第２の基板と、
前記第１の基板上に形成された
相補型の
前記画素マトリクスに接続された周辺回路と、
を有する電気光学装置において、
前記周辺回路は、前記第１の基板上に形成された
相補型の
前記
相補型の
相補型の
と訂正する。
　▲２▼　訂正事項２
　「【請求項２】　前記ＩＣは半導体チップを有することを特徴とする請求項１に記載の電気光学装置。」
を、
　「【請求項２】　
第１の基板と第２の基板と、
前記第１の基板上に形成された相補型の第１の薄膜トランジスタを有する画素マトリクスと、
前記画素マトリクスに接続された周辺回路と、
を有する電気光学装置において、
前記周辺回路は、前記第１の基板上に形成された相補型の第２の薄膜トランジスタを有するアナログスイッチアレーおよび前記アナログスイッチアレー以外の回路を含むＩＣを有し、
前記ＩＣは半導体チップを有
し、
前記相補型の第１の薄膜トランジスタと前記相補型の第２の薄膜トランジスタは、同一プロセスで同時に形成されることを特徴とする
と訂正する。
　▲３▼　訂正事項３
　「【請求項３】　前記ＩＣは単結晶シリコンのＭＯＳ集積回路であることを特徴とする請求項２に記載の電気光学装置。」
を、
　「【請求項３】　
第１の基板と第２の基板と、
前記第１の基板上に形成された相補型の第１の薄膜トランジスタを有する画素マトリクスと、
前記画素マトリクスに接続された周辺回路と、
を有する電気光学装置において、
前記周辺回路は、前記第１の基板上に形成された相補型の第２の薄膜トランジスタを有するアナログスイッチアレーおよび前記アナログスイッチアレー以外の回路を含むＩＣを有し、
前記ＩＣは
半導体チップを有するとともに
前記相補型の第１の薄膜トランジスタと前記相補型の第２の薄膜トランジスタは、同一プロセスで同時に形成されることを特徴とする
と訂正する。
　▲４▼　訂正事項４
　平成８年５月８日付け手続補正書の段落番号【００１４】である
　「【００１４】
　本明細書で開示する発明の一つは、
　第１の基板及び第２の基板と、
　前記第１の基板及び前記第２の基板との間に設けられた電気光学変調層と、
　前記第１の基板上に設けられた複数の薄膜トランジスタと、
　前記第１の基板上に設けられ、各々が前記複数の薄膜トランジスタの一つのソースまたはドレインの一方に接続された複数の画素電極と、
　前記複数の薄膜トランジスタのゲイト電極に接続されている複数のＸ方向配線と、
　前記複数の薄膜トランジスタのソースまたはドレインの他方にそれぞれ接続された複数のＹ方向配線と、
　前記複数の薄膜トランジスタのうちの少なくとも一つに信号を供給する、前記第１の基板上の周辺回路内に設けられた薄膜トランジスタと、
　前記第１の基板上の周辺回路内に設けられた半導体チップとで構成され、
　前記周辺回路内の薄膜トランジスタは、前記複数の薄膜トランジスタと同じ構造を有して設けられていることを特徴とする電気光学装置である。」
を
　「【００１４】
　本明細書で開示する発明の一つは、
　
第１の基板と第２の基板と、
　
前記第１の基板上に形成された相補型の第１の薄膜トランジスタを有する画素マトリクスと、
　
前記画素マトリクスに接続された周辺回路と、
を有する電気光学装置において、
　
前記周辺回路は、前記第１の基板上に形成された相補型の第２の薄膜トランジスタを有するアナログスイッチアレーおよび前記アナログスイッチアレー以外の回路を含むＩＣを有し、
　
前記相補型の第１の薄膜トランジスタと前記相補型の第２の薄膜トランジスタは、同一プロセスで同時に形成されることを特徴とする電気光学装置である。」
と訂正する。
　▲５▼　訂正事項５
　平成８年５月８日付け手続補正書の段落番号【００１５】である
　「【００１５】
　本明細書で開示する他の発明の一つは、
　第１の基板及び第２の基板と、
　前記第１の基板及び前記第２の基板との間に設けられた電気光学変調層と、
　前記第１の基板上に設けられた複数の薄膜トランジスタと、
　前記第１の基板上に設けられ、各々が前記複数の薄膜トランジスタの一つのソースまたはドレインの一方に接続された複数の画素電極と、
　前記複数の薄膜トランジスタのゲイト電極に接続されている複数のＸ方向配線と、
　前記複数の薄膜トランジスタのソースまたはドレインの他方にそれぞれ接続された複数のＹ方向配線と、
　前記複数の薄膜トランジスタのうちの少なくとも一つに信号を供給する、前記第１の基板上の周辺回路内に設けられた薄膜トランジスタと、
　前記第１の基板上の周辺回路内に設けられた半導体チップとで構成され、
　前記周辺回路内の薄膜トランジスタは、前記複数の薄膜トランジスタと同じ構造を有して設けられ、
　前記複数の薄膜トランジスタのソース及びドレインと、前記周辺回路内の薄膜トランジスタのソース及びドレインは、酸素含有量が７×１０１９ａｔｏｍｓ・ｃｍ−３以下であることを特徴とする電気光学装置である。」
を
　「【００１５】
　本明細書で開示する他の発明の一つは、
　
第１の基板と第２の基板と、
　
前記第１の基板上に形成された相補型の第１の薄膜トランジスタを有する画素マトリクスと、
　
前記画素マトリクスに接続された周辺回路と、
を有する電気光学装置において、
　
前記周辺回路は、前記第１の基板上に形成された相補型の第２の薄膜トランジスタを有するアナログスイッチアレーおよび前記アナログスイッチアレー以外の回路を含むＩＣを有し、
　
前記ＩＣは半導体チップを有し、
　
前記相補型の第１の薄膜トランジスタと前記相補型の第２の薄膜トランジスタは、同一プロセスで同時に形成されることを特徴とする電気光学装置である。」
と訂正する。
　▲６▼　訂正事項６
　平成８年５月８日付け手続補正書の段落番号【００１６】である
　「【００１６】
　本明細書で開示する他の発明の一つは、
　第１の基板及び第２の基板と、
　前記第１の基板及び前記第２の基板との間に設けられた電気光学変調層と、
　前記第１の基板上に設けられた複数の薄膜トランジスタと、
　前記第１の基板上に設けられ、各々が前記複数の薄膜トランジスタの一つのソースまたはドレインの一方に接続された複数の画素電極と、
　前記複数の薄膜トランジスタのゲイト電極に接続されている複数のＸ方向配線と、
　前記複数の薄膜トランジスタのソースまたはドレインの他方にそれぞれ接続された複数のＹ方向配線と、
　前記複数の薄膜トランジスタのうちの少なくとも一つに信号を供給する、前記第１の基板上の周辺回路内に設けられた薄膜トランジスタと、
　前記第１の基板上の周辺回路内に設けられた半導体チップとで構成され、
　前記周辺回路内の薄膜トランジスタは、前記複数の薄膜トランジスタと同じ構造を有して設けられ、
　前記複数の薄膜トランジスタのソース及びドレインと、前記周辺回路内の薄膜トランジスタのソース及びドレインは、酸素含有量が７×１０１９ａｔｏｍｓ・ｃｍ−３以下であり、
　前記複数の薄膜トランジスタのチャネル形成領域は、酸素含有量が５×１０２１ａｔｏｍｓ・ｃｍ−３以下であることを特徴とする電気光学装置である。」
を
　「【００１６】
　本明細書で開示する他の発明の一つは、
　
第１の基板と第２の基板と、
　
前記第１の基板上に形成された相補型の第１の薄膜トランジスタを有する画素マトリクスと、
　
前記画素マトリクスに接続された周辺回路と、
を有する電気光学装置において、
　
前記周辺回路は、前記第１の基板上に形成された相補型の第２の薄膜トランジスタを有するアナログスイッチアレーおよび前記アナログスイッチアレー以外の回路を含むＩＣを有し、
　
前記ＩＣは半導体チップを有するとともに単結晶シリコンのＭＯＳ集積回路であり、
　
前記相補型の第１の薄膜トランジスタと前記相補型の第２の薄膜トランジスタは、同一プロセスで同時に形成されることを特徴とする電気光学装置である。」
と訂正する。
（５４）【発明の名称】
電気光学装置
（５７）【特許請求の範囲】
　【請求項１】第１の基板と第２の基板と、
前記第１の基板上に形成された
相補型の
前記画素マトリクスに接続された周辺回路と、
を有する電気光学装置において、
前記周辺回路は、前記第１の基板上に形成された
相補型の
前記
相補型の
相補型の
　【請求項２】
第１の基板と第２の基板と、
前記第１の基板上に形成された相補型の第１の薄膜トランジスタを有する画素マトリクスと、
前記画素マトリクスに接続された周辺回路と、
を有する電気光学装置において、
前記周辺回路は、前記第１の基板上に形成された相補型の第２の薄膜トランジスタを有するアナログスイッチアレーおよび前記アナログスイッチアレー以外の回路を含むＩＣを有し、
前記ＩＣは半導体チップを有
し、
前記相補型の第１の薄膜トランジスタと前記相補型の第２の薄膜トランジスタは、同一プロセスで同時に形成されることを特徴とする
　【請求項３】
第１の基板と第２の基板と、
前記第１の基板上に形成された相補型の第１の薄膜トランジスタを有する画素マトリクスと、
前記画素マトリクスに接続された周辺回路と、
を有する電気光学装置において、
前記周辺回路は、前記第１の基板上に形成された相補型の第２の薄膜トランジスタを有するアナログスイッチアレーおよび前記アナログスイッチアレー以外の回路を含むＩＣを有し、
前記ＩＣは
半導体チップを有するとともに
前記相補型の第１の薄膜トランジスタと前記相補型の第２の薄膜トランジスタは、同一プロセスで同時に形成されることを特徴とする
【発明の詳細な説明】
　【０００１】
　【産業上の利用分野】
　本発明は薄膜トランジスタを用いて形成される液晶表示装置に関する。
　【０００２】
　【従来の技術】
　ＯＡ機器等のディスプレイとしてＣＲＴに代わりフラットディスプレイが注目され、特に大面積化への期待が強くなってきている。またフラットディスプレイのその他の応用として壁掛けＴＶの開発も急ピッチで進められている。また、フラットディスプレイのカラー化、高精細化の要求も相当高まってきている。
　【０００３】
　このフラットディスプレイの代表例として液晶表示装置が知られている。これは一対のガラス基板間に電極を挟んで保持された液晶組成物に電界を加えて、液晶組成物の状態を変化させ、この状態の違いを利用して、表示を行う。この液晶の駆動のために薄膜トランジスタ（以下ＴＦＴという）やその他のスイッチング素子を設けたものや単純にマトリクス構成を持つものがある。何れの場合も、縦横（Ｘ、Ｙ）方向の各配線に対して液晶を駆動するための信号を送り出すドライバー回路がディスプレイ周辺に設けられている。
　【０００４】
　このドライバー回路は通常は単結晶シリコンのＭＯＳ集積回路（ＩＣ）で構成されている。このＩＣには各ディスプレイ電極に対応するパッド電極が設けられており、この両者の間にプリント基板が介在し、先ずＩＣのパッド電極とプリント基板を接続し、次にプリント基板とディスプレイを接続していた。このプリント基板はガラスエポキシや紙エポキシの絶縁物基板またはフレキシブルなプラスティックよりなる基板であり、その占有面積はディスプレイと同じかまたはそれ以上の面積が必要であった。また、同様に容積も相当大きくする必要があった。
　【０００５】
　【発明が解決しようとする課題】
　このような従来のディスプレイは前述のような構成のため以下のような欠点を有していた。
　【０００６】
　すなわち、▲１▼マトリクス配線のＸ方向、Ｙ方向の表示電極またはソース（ドレイン）配線またはゲート配線の数と同数の接続がプリント基板との間で行われるために、実装技術上接続可能な各接続部間の間隔に制限があるために、高精細な表示ディスプレイを作製することはできなかった。
　【０００７】
　▲２▼表示ディスプレイ本体以外にプリント基板、ＩＣおよび接続配線が必要であり、その必要面積および必要容積はディスプレイ本体の数倍にも及んでいた。
　【０００８】
　▲３▼ディスプレイ本体とプリント基板およびプリント基板とＩＣとの接続箇所が多く、しかも、かなりの重量があるので接続部分に無理な力が加わり、接続の信頼性が低かった。
　【０００９】
　一方、このような、欠点を解決する方法として、ディスプレイ特にアクティブ素子をスイッチング素子として使用した表示装置において、アクティブ素子と周辺回路とを同じ基板上にＴＦＴで構成することが提案されている。しかしながらこの構成によると前述の３つの欠点はほぼ解決することができるが、新たに以下のような別の問題が発生した。
　【００１０】
　▲４▼アクティブ素子以外に周辺回路をもＴＦＴ化した為に、同一基板上に形成する素子の数が増し、ＴＦＴの製造歩留りが低下した。従ってディスプレイの製造歩留りも低下した。
　【００１１】
　▲５▼アクティブ素子部分の素子構造に比べ周辺回路部分は非常に複雑な素子構造を取っている。従って、回路パターンが複雑になり、製造プロセス技術もより高度になり、コストが上昇する。また、当然に多層配線部分が増し、プロセス工程数の増加とＴＦＴの製造歩留りの低下が起こった。
　【００１２】
　▲６▼周辺回路を構成するトランジスタは早い応答速度が要求されるため、通常は多結晶半導体を使用していた。そのため、半導体層を多結晶化するために、高温の処理を必要とし、高価な石英基板等を使用しなければならなかった。
　【００１３】
　【発明の構成】
　本発明は上記のような６つ問題を適度にバランスよく解決するものであり、コストが低く、製造歩留りの高い液晶表示装置に関するものである。
　【００１４】
　本明細書で開示する発明の一つは、
　
第１の基板と第２の基板と、
　
前記第１の基板上に形成された相補型の第１の薄膜トランジスタを有する画素マトリクスと、
　
前記画素マトリクスに接続された周辺回路と、
を有する電気光学装置において、
　
前記周辺回路は、前記第１の基板上に形成された相補型の第２の薄膜トランジスタを有するアナログスイッチアレーおよび前記アナログスイッチアレー以外の回路を含むＩＣを有し、
　
前記相補型の第１の薄膜トランジスタと前記相補型の第２の薄膜トランジスタは、同一プロセスで同時に形成されることを特徴とする電気光学装置である。
　【００１５】
　本明細書で開示する他の発明の一つは、
　
第１の基板と第２の基板と、
　
前記第１の基板上に形成された相補型の第１の薄膜トランジスタを有する画素マトリクスと、
　
前記画素マトリクスに接続された周辺回路と、
を有する電気光学装置において、
　
前記周辺回路は、前記第１の基板上に形成された相補型の第２の薄膜トランジスタを有するアナログスイッチアレーおよび前記アナログスイッチアレー以外の回路を含むＩＣを有し、
　
前記ＩＣは半導体チップを有し、
　
前記相補型の第１の薄膜トランジスタと前記相補型の第２の薄膜トランジスタは、同一プロセスで同時に形成されることを特徴とする電気光学装置である。
　【００１６】
　本明細書で開示する他の発明の一つは、
　
第１の基板と第２の基板と、
　
前記第１の基板上に形成された相補型の第１の薄膜トランジスタを有する画素マトリクスと、
　
前記画素マトリクスに接続された周辺回路と、
を有する電気光学装置において、
　
前記周辺回路は、前記第１の基板上に形成された相補型の第２の薄膜トランジスタを有するアナログスイッチアレーおよび前記アナログスイッチアレー以外の回路を含むＩＣを有し、
　
前記ＩＣは半導体チップを有するとともに単結晶シリコンのＭＯＳ集積回路であり、
　
前記相補型の第１の薄膜トランジスタと前記相補型の第２の薄膜トランジスタは、同一プロセスで同時に形成されることを特徴とする電気光学装置である。
　【００１７】
　すなわち、複数のゲート線、複数のソース（ドレイン）線および薄膜トランジスタを有する画素マトリクスが形成された第１の基板と前記第１の基板に対抗して配置された第２の基板と前記一対の基板間に保持された液晶組成物よりなる電気光学装置であって、前記第１の基板上に形成されるＸまたはＹ方向のマトリクス配線に接続されている周辺回路のうちの少なくとも一部の周辺回路を前記画素に接続されたアクティブ素子と同様の構造の薄膜トランジスタとし、残りの周辺回路は半導体チップで構成されているものである。
　【００１８】
　また、ＴＦＴ化しない残りの周辺回路としてのＩＣと基板との接続はＩＣチップを直接基板上に設けて、各接続端子と接続するＣＯＧ法やＩＣチップを１個毎にフレキシブルな有機樹脂基板上に設け、その樹脂基板とディスプレイ基板とを接続しするＴＡＢ法により、実現できる。
　【００１９】
　すなわち、本発明は液晶表示装置の周辺回路の全てをＴＦＴ化するのでなく、素子構造の簡単な部分のみ、または素子数の少ない機能部分のみ、または汎用のＩＣが入手しにくい回路部分のみ、さらにはＩＣのコストが高い部分のみをＴＦＴ化して、液晶表示装置の製造歩留りを向上させるとともに、製造コストを下げることができる。
　【００２０】
　また、周辺回路の一部をＴＦＴ化することにより、従来では相当な数が必要であった外付けのＩＣの数を減らし、製造コストを下げることができる。
　【００２１】
　さらにまた、アクティブ素子と周辺回路を同じプロセスにて作成した相補型構成（ＣＴＦＴ）の薄膜トランジスタとすると、画素駆動の能力が向上し、周辺回路に冗長性を与えることができ、余裕のある液晶表示装置の駆動を行うことができた。
　【００２２】
　また、周辺回路全部をＴＦＴ化するとディスプレイ用の基板の寸法をＸ方向およびＹ方向の両方に大きくする必要があり表示装置全体の専有面積が大きくなるが、一部のみをＴＦＴ化するとほんの少しだけ基板を大きくするだけですみ、表示装置を使用するコンピューターや装置の外形寸法に容易にあわせることができかつ専有面積と専有容積の少ない表示装置を実現できる。
　【００２３】
　周辺回路中の素子構造が複雑である部分、例えば、多層配線が必要な素子構造やアンプの機能を持たせた部分等をＴＦＴ化するのに高度な作製技術が必要になるが、一部をＴＦＴ化することで、技術的に難しい部分は従来のＩＣを使用し、簡単な素子構造あるいは単純な機能の部分をＴＦＴ化でき、低コストで高い歩留りで表示装置を実現できる。
　【００２４】
　また、一部のみＴＦＴ化することで、周辺回路部分の薄膜トランジスタの数を相当減らすことができる、単純にＸ方向、Ｙ方向の周辺回路の機能が同じ場合はほぼその数は半数となる。このように、ＴＦＴ化する素子数を減らすことで、基板の製造歩留りを向上させることができ、かつ基板の面積、容積を減少できた表示装置を低コストで実現することが可能となった。
　【００２５】
　さらに、ＴＦＴに使用される半導体層を従来から使用されている、多結晶またはアモルファス半導体ではなく、新しい概念のセミアモルファス半導体を使用することで、低温で作製ができ、しかも、キャリアの移動度の非常に大きい、応答速度の早いＴＦＴを実現することができる。
　【００２６】
　このセミアモルファス半導体とは、ＬＰＣＶＤ法、スパッタ法あるいはＰＣＶＤ法等により膜形成の後に熱結晶化処理を施して得られるが、以下にはスパッタ法を例にとり説明をする。
　【００２７】
　すなわちスパッタ法において単結晶のシリコン半導体をターゲットとし、水素とアルゴンとの混合気体でスパッタをすると、アルゴンの重い原子のスパッタ（衝撃）によりターゲットからは原子状のシリコンが離れ、被形成面を有する基板上に飛しょうするが、同時に数十〜数十万個の原子が固まった塊がクラスタとしてターゲットから離れ、被形成面に飛しょうする。
　【００２８】
　この飛しょう中は、水素がこのクラスタの外周辺の珪素の不対結合手と結合し、結合した状態で被形成面上に秩序性の比較的高い領域として作られる。
　すなわち、被膜形成面上には秩序性の高い、かつ周辺にＳｉ−Ｈ結合を有するクラスタと純粋のアモルファス珪素との混合物の状態を実現する。これを４５０℃〜７００℃の非酸化性気体中での熱処理により、クラスタの外周辺のＳｉ−Ｈ結合は他のＳｉ−Ｈ結合と反応し、Ｓｉ−Ｓｉ結合を作る。
　【００２９】
　この結合はお互い引っぱりあうと同時に、秩序性の高いクラスタはより高い秩序性の高い状態、すなわち結晶化に相を移そうとする。しかし、隣合ったクラスタ間は、互いに結合したＳｉ−Ｓｉがそれぞれのクラスタ間を引っぱりあう。その結果は、結晶は格子歪を持ちレーザラマンでの結晶ピークは単結晶の５２０ｃｍ−１より低波数側にずれて測定される。
　【００３０】
　また、このクラスタ間のＳｉ−Ｓｉ結合は互いのクラスタをアンカリング（連結）するため、各クラスタでのエネルギバンドはこのアンカリングの個所を経て互いに電気的に連結しあえる。そのため結晶粒界がキャリアのバリアとして働く多結晶シリコンとは根本的に異なり、キャリア移動度も１０〜２００ｃｍ２／Ｖ　Ｓｅｃを得ることができる。
　【００３１】
　つまり、かるる定義に基づくセミアモルファス半導体は見掛け上結晶性を持ちながらも、電気的には結晶粒界が実質的にない状態を予想できる。もちろん、アニール温度がシリコン半導体の場合の４５０℃〜７００℃という中温アニールではなく、１０００℃またはそれ以上の結晶成長をともなう結晶化をさせる時はこの結晶成長により、膜中の酸素等が粒界に折出し、バリアを作ってしまう。これは、単結晶と同じ結晶と粒界のある材料（多結晶）である。
　【００３２】
　また、この半導体におけるクラスタ間のアンカリングの程度をより大きくすると、よりキャリア移動度は大きくなる。このためにはこの膜中にある酸素量を７×１０１９ｃｍ−３好ましくは１×１０１９ｃｍ−３以下にすると、さらに６００℃よりも低い温度で結晶化ができるに加えて、高いキャリア移動度を得ることができる。
　【００３３】
　【実施例１】
　本実施例では図１に示すようなｍ×ｎの回路構成の液晶表示装置を用いて説明を行う。すなわち図１のＸ方向の配線に接続された周辺回路部分のうちアナログスイッチアレー回路部分１のみを画素６に設けられたアクティブ素子と同様にＴＦＴ化５し、Ｙ方向配線に接続された周辺回路部分もアナログスイッチアレー回路部分２のみをＴＦＴ化しその他の周辺回路部分はＩＣ４で、ＣＯＧ法により基板に接続している。ここで、ＴＦＴ化した周辺回路部分は画素に設けられたアクティブ素子と同様にＣＴＦＴ（相補型構成）として形成してある。
　【００３４】
　この回路構成に対応する実際の電極等の配置構成を図２に示している。図２は説明を簡単にする為２×２に相当する部分のみ記載されている。
　【００３５】
　まず、本実施例で使用する液晶表示装置上のＴＦＴの作製方法を図３を使用して説明する。図３（Ａ）において、石英ガラス等の高価でない７００℃以下、例えば約６００℃の熱処理に耐え得るガラス５０上にマグネトロンＲＦ（高周波）スパッタ法を用いてブロッキング層５１としての酸化珪素膜を１０００〜３０００Åの厚さに作製する。プロセス条件は酸素１００％雰囲気、成膜温度１５℃、出力４００〜８００Ｗ、圧力０．５Ｐａとした。タ−ゲットに石英または単結晶シリコンを用いた成膜速度は３０〜１００Å／分であった。
　【００３６】
　この上にシリコン膜をＬＰＣＶＤ（減圧気相）法、スパッタ法またはプラズマＣＶＤ法により形成した。減圧気相法で形成する場合、結晶化温度よりも１００〜２００℃低い４５０〜５５０℃、例えば５３０℃でジシラン（Ｓｉ２Ｈ６）またはトリシラン（Ｓｉ３Ｈ８）をＣＶＤ装置に供給して成膜した。反応炉内圧力は３０〜３００Ｐａとした。成膜速度は５０〜２５０Å／分であった。ＮＴＦＴとＰＴＦＴとのスレッシュホ−ルド電圧（Ｖ　ｔｈ）に概略同一に制御するため、ホウ素をジボランを用いて１×１０１５〜１×１０１８ｃｍ−３の濃度として成膜中に添加してもよい。
　【００３７】
　スパッタ法で行う場合、スパッタ前の背圧を１×１０−５Ｐａ以下とし、単結晶シリコンをタ−ゲットとして、アルゴンに水素を２０〜８０％混入した雰囲気で行った。例えばアルゴン２０％、水素８０％とした。成膜温度は１５０℃、周波数は１３．５６ＭＨｚ、スパッタ出力は４００〜８００Ｗ、圧力は０．５Ｐａであった。
　【００３８】
　プラズマＣＶＤ法により珪素膜を作製する場合、温度は例えば３００℃とし、モノシラン（ＳｉＨ４）またはジシラン（Ｓｉ２Ｈ６）を用いた。これらをＰＣＶＤ装置内に導入し、１３．５６ＭＨｚの高周波電力を加えて成膜した。
　【００３９】
　これらの方法によって形成された被膜は、酸素が５×１０２１ｃｍ−３以下であることが好ましい。この酸素濃度が高いと、結晶化させにくく、熱アニ−ル温度を高くまたは熱アニ−ル時間を長くしなければならない。また少なすぎると、バックライトによりオフ状態のリ−ク電流が増加してしまう。そのため４×１０１９〜４×１０２１ｃｍ−３の範囲とした。水素は４×１０２０ｃｍ−３であり、珪素４×１０２２ｃｍ−３として比較すると１原子％であった。また、ソ−ス、ドレインに対してより結晶化を助長させるため、酸素濃度を７×１０１９ｃｍ−３以下、好ましくは１×１０１９ｃｍ−３以下とし、ピクセル構成するＴＦＴのチャネル形成領域のみに酸素をイオン注入法により５×１０２０〜５×１０２１ｃｍ−３となるように添加してもよい。その時周辺回路を構成するＴＦＴには光照射がなされないため、この酸素の混入をより少なくし、より大きいキャリア移動度を有せしめることは、高周波動作をさせるためる有効である。
　【００４０】
　次に、アモルファス状態の珪素膜を５００〜５０００Å、例えば１５００Åの厚さに作製の後、４５０〜７００℃の温度にて１２〜７０時間非酸化物雰囲気にて中温の加熱処理、例えば水素雰囲気下にて６００℃の温度で保持した。珪素膜の下の基板表面にアモルファス構造の酸化珪素膜が形成されているため、この熱処理で特定の核が存在せず、全体が均一に加熱アニ−ルされる。即ち、成膜時はアモルファス構造を有し、また水素は単に混入しているのみである。
　【００４１】
　アニ−ルにより、珪素膜はアモルファス構造から秩序性の高い状態に移り、一部は結晶状態を呈する。特にシリコンの成膜後の状態で比較的秩序性の高い領域は特に結晶化をして結晶状態となろうとする。しかしこれらの領域間に存在する珪素により互いの結合がなされるため、珪素同志は互いにひっぱりあう。レ−ザラマン分光により測定すると単結晶の珪素のピ−ク５２２ｃｍ−１より低周波側にシフトしたピ−クが観察される。それの見掛け上の粒径は半値巾から計算すると、５０〜５００Åとマイクロクリスタルのようになっているが、実際はこの結晶性の高い領域は多数あってクラスタ構造を有し、各クラスタ間は互いに珪素同志で結合（アンカリング）がされたセミアモルファス構造の被膜を形成させることができた。
　【００４２】
　結果として、被膜は実質的にグレインバウンダリ（以下ＧＢという）がないといってもよい状態を呈する。キャリアは各クラスタ間をアンカリングされた個所を通じ互いに容易に移動し得るため、いわゆるＧＢの明確に存在する多結晶珪素よりも高いキャリア移動度となる。即ちホ−ル移動度（μｈ）＝１０〜２００ｃｍ２／ＶＳｅｃ、電子移動度（μｅ）＝１５〜３００ｃｍ２／ＶＳｅｃが得られる。
　【００４３】
　他方、上記の如き中温でのアニ−ルではなく、９００〜１２００℃の高温アニ−ルにより被膜を多結晶化すると、核からの固相成長により被膜中の不純物の偏析がおきて、ＧＢには酸素、炭素、窒素等の不純物が多くなり、結晶中の移動度は大きいが、ＧＢでのバリア（障壁）を作ってそこでのキャリアの移動を阻害してしまう。結果として１０ｃｍ２／Ｖｓｅｃ以上の移動度がなかなか得られないのが実情である。即ち、本実施例ではかくの如き理由により、セミアモルファスまたはセミクリスタル構造を有するシリコン半導体を用いている。
　【００４４】
　図３（Ａ）において、珪素膜を第１のフォトマスク▲１▼にてフォトエッチングを施し、ＰＴＦＴ用の領域２２（チャネル巾２０μｍ）を図面の右側に、ＮＴＦＴ用の領域１３を左側に作製した。
　【００４５】
　この上に酸化珪素膜をゲイト絶縁膜として５００〜２０００Å例えば１０００Åの厚さに形成した。これはブロッキング層としての酸化珪素膜の作製と同一条件とした。この成膜中に弗素を少量添加し、ナトリウムイオンの固定化をさせてもよい。
　【００４６】
　この後、この上側にリンが１〜５×１０２１ｃｍ−３の濃度に入ったシリコン膜またはこのシリコン膜とその上にモリブデン（Ｍｏ）、タングステン（Ｗ），ＭｏＳｉ２またはＷＳｉ２との多層膜を形成した。これを第２のフォトマスク▲２▼にてパタ−ニングして図３（Ｂ）を得た。ＰＴＦＴ用のゲイト電極５５、ＮＴＦＴ用のゲイト電極５６を形成した。例えばチャネル長１０μｍ、ゲイト電極としてリンド−プ珪素を０．２μｍ、その上にモリブデンを０．３μｍの厚さに形成した。　図３（Ｃ）において、フォトレジスト５７をフォトマスク▲３▼を用いて形成し、ＰＴＦＴ用のソ−ス５９ドレイン５８に対し、ホウ素を１〜５×１０１５ｃｍ−２のド−ズ量でイオン注入法により添加した。　次に図３（Ｄ）の如く、フォトレジスト６１をフォトマスク▲４▼を用いて形成した。ＮＴＦＴ用のソ−ス６４、ドレイン６２としてリンを１〜５×１０１５ｃｍ−２のドーズ量でイオン注入法により添加した。
　【００４７】
　これらはゲイト絶縁膜５４を通じて行った。しかし図３（Ｂ）において、ゲイト電極５５、５６をマスクとしてシリコン膜上の酸化珪素を除去し、その後、ホウ素、リンを直接珪素膜中にイオン注入してもよい。
　【００４８】
　次に、６００℃にて１０〜５０時間再び加熱アニ−ルを行った。ＰＴＦＴのソ−ス５９、ドレイン５８ＮＴＦＴのソ−ス６４、ドレイン６２を不純物を活性化してＰ＋、Ｎ＋として作製した。またゲイト電極５５、５６下にはチャネル形成領域６０、６３がセミアモルファス半導体として形成されている。
　【００４９】
　かくすると、セルフアライン方式でありながらも、７００℃以上にすべての工程で温度を加えることがなくＣ／ＴＦＴを作ることができる。そのため、基板材料として、石英等の高価な基板を用いなくてもよく、大画素の液晶表示装置にきわめて適したプロセスである。
　【００５０】
　本実施例では熱アニ−ルは図３（Ａ）、（Ｄ）で２回行った。しかし図３（Ａ）のアニ−ルは求める特性により省略し、双方を図３（Ｄ）のアニ−ルにより兼ね製造時間の短縮を図ってもよい。図４（Ａ）において、層間絶縁物６５を前記したスパッタ法により酸化珪素膜の形成として行った。この酸化珪素膜の形成はＬＰＣＶＤ法、光ＣＶＤ法、常圧ＣＶＤ法を用いてもよい。例えば０．２〜０．６μｍの厚さに形成し、その後、フォトマスク▲５▼を用いて電極用の窓６６を形成した。さらに、これら全体にアルミニウムをスパッタ法により形成し、リ−ド７１、７２およびコンタクト６７、６８をフォトマスク▲６▼を用いて作製した後、表面を平坦化用有機樹脂６９例えば透光性ポリイミド樹脂を塗布形成し、再度の電極穴あけをフォトマスク▲７▼にて行った。
　【００５１】
　図４（Ｂ）に示す如く２つのＴＦＴを相補型構成とし、かつその出力端を液晶装置の一方の画素の電極を透明電極としてそれに連結するため、スパッタ法によりＩＴＯ（インジュ−ム・スズ酸化膜）を形成した。それをフォトマスク▲８▼によりエッチングし、電極７０を構成させた。このＩＴＯは室温〜１５０℃で成膜し、２００〜４００℃の酸素または大気中のアニ−ルにより成就した。かくの如くにしてＰＴＦＴ２２とＮＴＦＴ１３と透明導電膜の電極７０とを同一ガラス基板５０上に作製した。得られたＴＦＴの電気的な特性はＰＴＦＴで移動度は２０（ｃｍ２／Ｖｓ）、Ｖ　ｔｈは−５．９（Ｖ）で、ＮＴＦＴで移動度は４０（ｃｍ２／Ｖｓ）、Ｖ　ｔｈは５．０（Ｖ）であった。
　【００５２】
　この液晶表示装置の画素部分の電極等の配置を図２に示している。ＮＴＦＴ１３を第１の走査線１５とデータ線２１との交差部に設け、第１の走査線１５とデータ線１４との交差部にも他の画素用のＮＴＦＴが同様に設けられている。一方ＰＴＦＴは第２の走査線１８とデータ線２１との交差部に設けられている。また、隣接した他の第１の走査線１６とデータ線２１との交差部には、他の画素用のＮＴＦＴが設けられている。このようなＣ／ＴＦＴを用いたマトリクス構成を有せしめた。ＮＴＦＴ１３は、ドレイン６４の入力端のコンタクトを介し第１の走査線１５に連結され、ゲイト５６は多層配線形成がなされたデータ線２１に連結されている。ソ−ス６２の出力端はコンタクトを介して画素の電極１７に連結している。
　【００５３】
　他方、ＰＴＦＴ２２はドレイン５８の入力端がコンタクトを介して第２の走査線１８に連結され、ゲイト５５はデータ線２１に、ソ−ス５９の出力端はコンタクトを介してＮＴＦＴと同様に画素電極１７に連結している。かくして一対の走査線１５、１８に挟まれた間（内側）に、透明導電膜よりなる画素２３とＣ／ＴＦＴとにより１つのピクセルを構成せしめた。かかる構造を左右、上下に繰り返すことにより、２×２のマトリクスをそれを拡大した６４０×４８０、１２８０×９６０といった大画素の液晶表示装置とすることができる。
　【００５４】
　このようにスィッチング素子と同じプロセスで作製されたＮＴＦＴ１３とＰＴＦＴ２２とが設けられたＣＭＯＳ構成となっている。
　【００５５】
　上記のようにして、片方の基板を完成し、他方の基板と従来よりの方法で貼り合わせ、ＳＴＮ液晶を基板間に注入する。次に、残りの周辺回路として、ＩＣ４を使用する。このＩＣ４はＣＯＧにより基板のＸ方向の配線およびＹ方向の配線の各々と接続されている。このＩＣ４には外部から電源、データの供給の為の接続リードが各々に接続されているだけで、基板の一辺全てに接続の為のＦＰＣが張りつけられているようなことはなく、接続部分の数が相当減り信頼性が向上する。上記のようにして、液晶表示装置を完成した。
　【００５６】
　本実施例においては、Ｘ方向側の周辺回路のうちアナログスイッチアレー部分１のみをＹ方向側の周辺回路のうちアナログスイッチアレー部分２のみをＴＦＴ化し、スィッチング素子と同じプロセスでＣ／ＴＦＴ化し、残りの周辺回路部分をＩＣ４で構成したが、特にこの構成に限定されることはなく、ＴＦＴ化する際の歩留り、ＴＦＴ化する際のプロセス技術上の問題等を考慮して、よりＴＦＴ化が簡単な部分のみをＴＦＴ化すればよい。
　【００５７】
　本実施例では半導体膜として、セミアモルファス半導体を使用したので、その移動度は非単結晶半導体を使用したＴＦＴに比べて１０倍以上の値が得られている。そのため、早い応答速度を必要とされる周辺の回路のＴＦＴにも、十分使用でき、従来のように、周辺回路部分のＴＦＴを特別に結晶化処理する必要もなくアクティブ素子と同じプロセスで作成することができた。
　【００５８】
　また、液晶の画素に接続されたアクティブ素子として、Ｃ／ＴＦＴ構成としたので、動作マージンが拡大し、画素の電位がふらつくことはなく一定の表示レベルを確保でき、また一方のＴＦＴが不良でも特に目立った欠陥表示都ならない等の利点があった。
　【００５９】
　【実施例２】
　本実施例の液晶表示装置の概略外観図を図５に示す。基本的な回路等は実施例１と全く同じである。図５において、Ｙ方向の配線に接続された周辺回路のうちＩＣ４で構成されている部分は、ＣＯＧ法により、基板上に直接ＩＣが形成されている。このＩＣ４は基板の上下の部分に分けて設けられている。
　【００６０】
　この場合ＩＣ４のパッド電極とＹ方向配線との接続にいて、ＩＣを片側のみに形成した場合に比べてより間隔を狭くできる。その為より高精細な表示画素を設計できる特徴をもつ。さらに、基板上にＩＣを設けたので、その容積は殆ど増すことがなく、より薄型の液晶表示装置を提供することができた。
　【００６１】
　上記の実施例において、アクティブ素子のＴＦＴはいずれもＣＭＯＳ構成としたが、特にこの構成に限定されることはなく、ＮＴＦＴ、ＰＴＦＴのみで構成してもよい、その場合は周辺回路の構成がより素子数が増すことになる。
　【００６２】
　また、基板上にＴＦＴを形成する位置をＸ方向またはＹ方向の配線と繋がっている一方側のみではなく、もう一方の側にもＴＦＴを形成して、交互にＴＦＴを接続し、ＴＦＴの密度を半分として、ＴＦＴの製造歩留りを向上させることを実現した。
　【００６３】
　【発明の効果】
　本発明により、液晶表示を外部の接続技術上の制限の為に高精細化できないことはなくなった。また、Ｘ方向の配線またはＹ方向の配線と外部の周辺回路との不要な接続を極力へらせることができたので、接続部分での信頼性が向上した。
　【００６４】
　一部の周辺回路のみをＴＦＴ化するため、ディスプレイ基板自身の専有面積をへらすことができ、かつ必要とされる寸法形状に自由に基板の設計ができる。また、ＴＦＴの製造上の問題を回避して、製造歩留りの高い部分のみをＴＦＴ化できる。よって、製造コストを下げることができた。
　【００６５】
　ＴＦＴに使用する半導体膜として、セミアモルファス半導体を使用したので、周辺回路用にも十分使用できる応答速度が得られ、アクティブ素子の作成プロセスのまま特別な処理をすることもなく、周辺回路用のＴＦＴを同時に作成することができた。
　【００６６】
　本発明は相補型のＴＦＴをマトリクス化された各画素に連結することにより、▲１▼しきい値の明確化　▲２▼スイッチング速度の増加　▲３▼動作マ−ジンの拡大　▲４▼不良ＴＦＴが一部にあってもその補償をある程度行うことができる。　▲５▼作製に必要なフォトマスク数はＮＴＦＴのみの従来例に比べて２回多くなるのみである。▲６▼キャリアの移動度がアモルファス珪素を用いた場合に比べ１０倍以上も大きいため、ＴＦＴの大きさを小さくでき、１つのピクセル内に２つのＴＦＴをつけても開口率の減少をほとんど伴わない。　という多くの特長を有する。
　【００６７】
　そのため、これまでのＮＴＦＴのみを用いるアクティブＴＦＴ液晶装置に比べて、数段の製造歩留まりと画面の鮮やかさを成就できるようになった。
【図面の簡単な説明】
　【図１】
　ｍ×ｎの回路構成の液晶表示装置を示す図。
　【図２】
　液晶表示装置の画素部分の配置の様子を示す図。
　【図３】
　ＴＦＴの作製工程の概略を示す図。
　【図４】
　ＴＦＴの作製工程の概略を示す図。
　【図５】
　他の実施例を示す図。
　【符号の説明】
１、２・・・・・周辺回路
４・・・・・・・・・・ＩＣ
５・・・・・・・・・・ＴＦＴ化した周辺回路
６・・・・・・・・・・画素
１３・・・・・・・・・ＮＴＦＴ
２２・・・・・・・・・ＰＴＦＴ