(57)【要約】  各ユニットセルは、ｎ型のワイドバンドギャップ半導体からなる基板２上に形成され、ｎ型のワイドバンドギャップ半導体からなるドリフト層３と、ドリフト３層内に設けられたｐ型のウェル４ａと、ウェル４ａ内に設けられた第１のｎ型不純物領域５と、第１のｎ型不純物領域５とドリフト３層とを繋ぐように、少なくともウェルの表面上に形成された表面チャネル層７ｂと、ウェル内の表面チャネル層の下方であって、第１のｎ型不純物領域５とドリフト層３とに跨る表面領域に設けられており、ウェル４ａの不純物濃度と同程度以上の不純物濃度を有する第２のｎ型不純物領域７ａと、第２のｎ型不純物領域７ａに隣接しておりドリフト層３の表面領域に形成された第３のｎ型不純物領域とを備える。
2010044226.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一次元に配置された複数のユニットセルを含む半導体装置であって、各ユニットセルは、
ｎ型のワイドバンドギャップ半導体からなる基板と、
前記基板上に形成され、前記ｎ型のワイドバンドギャップ半導体からなるドリフト層と、
前記ドリフト層内に設けられたｐ型のウェルと、
前記ウェル内に設けられた第１のｎ型不純物領域と、
前記第１のｎ型不純物領域と前記ドリフト層とを繋ぐように、少なくとも前記ウェルの表面上に形成された表面チャネル層と、
前記ウェル内の前記表面チャネル層の下方であって、前記第１のｎ型不純物領域と前記ドリフト層とに跨る表面領域に設けられており、前記ウェルの不純物濃度と同程度以上の不純物濃度を有する第２のｎ型不純物領域と、
前記第２のｎ型不純物領域に隣接しており前記ドリフト層の表面領域に形成された第３のｎ型不純物領域と、
前記表面チャネル層の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と、
前記第１のｎ型不純物領域と電気的に接続されたソース電極と、
前記基板の前記ドリフト層が形成された面と反対側の面に設けられたドレイン電極と
を備えた半導体装置。
【請求項２】
前記第３のｎ型不純物領域の深さは前記第１のｎ型不純物領域の深さよりも小さい請求項１に記載の半導体装置。
【請求項３】
前記第３のｎ型不純物領域の深さは、前記複数のユニットセルの配列方向における前記第２のｎ型不純物領域の幅よりも小さい、請求項２に記載の半導体装置。
【請求項４】
前記各ユニットセルは、前記第３のｎ型不純物領域と、隣接するユニットセルの第３のｎ型不純物領域との間であって、前記ドリフト層の表面領域に形成された第４のｎ型不純物領域を有し、
前記第４のｎ型不純物領域の不純物濃度は、前記第３のｎ型不純物領域の不純物濃度よりも低く、かつ前記ドリフト層の不純物濃度と同程度以上である請求項３に記載の半導体装置。
【請求項５】
前記ドリフト層中であって、前記第４のｎ型不純物領域に隣接し、かつ、前記ユニットセルの頂点を含む位置に形成された第５のｎ型不純物領域をさらに備え、
前記第５のｎ型不純物領域の不純物濃度は前記第４のｎ型不純物領域の不純物濃度よりも低い請求項４に記載の半導体装置。
【請求項６】
前記各ユニットセルを前記ドリフト層の表面側から見た場合、前記ウェルは略四角形状を有しており、前記第３のｎ型不純物領域は前記ウェルの四角形状の角には設けられていない請求項５に記載の半導体装置。
【請求項７】
前記各ユニットセルを前記ドリフト層の表面側から見た場合、前記第３のｎ型不純物領域は前記ウェルを連続的に囲んでいる請求項５に記載の半導体装置。
【請求項８】
前記第３のｎ型不純物領域の深さは、前記ウェルの深さよりも小さい請求項１に記載の半導体装置。
【請求項９】
前記ｐ型のウェル内に設けられたコンタクト領域をさらに備え、
第２のｎ型不純物領域の深さは、前記コンタクト領域の深さよりも小さい請求項１に記載の半導体装置。
【請求項１０】
前記第３のｎ型不純物領域の不純物濃度をＮｅｘｔとし、前記ウェルの不純物濃度をＮａとし、炭化珪素の比誘電率をεとし、電気素量をｑとし、前記第２のｎ型不純物領域と前記第３のｎ型不純物領域との接合部分の内部電位をＶｂｉとし、前記表面チャネル層に形成されるチャネルのチャネル長をＬｇとした場合、下記式を満たす請求項１に記載の半導体装置。
【数１】
2010044226.tif 000006
【請求項１１】
前記複数のユニットセルの配列方向において、前記第３のｎ型不純物領域の不純物濃度が、前記第２のｎ型不純物領域から離れるにつれて小さくなる請求項１に記載の半導体装置。
【請求項１２】
第３のｎ型不純物領域の濃度は、前記ドリフト層の表面から離れるにつれて小さくなる請求項１に記載の半導体装置。
【請求項１３】
前記表面チャネル層は、ｎ型不純物を含む請求項１に記載の半導体装置。
【請求項１４】
前記表面チャネル層は、ｐ型不純物を含む請求項１に記載の半導体装置。
【請求項１５】
前記表面チャネル層のｎ型不純物または前記ｐ型不純物の不純物濃度は、１×１０16ｃｍ-3以下である請求項１３または１４に記載の半導体装置。
【請求項１６】
ｎ型のワイドバンドギャップ半導体からなるドリフト層が設けられた、ｎ型のワイドバンドギャップ半導体からなる基板を用意する工程（Ａ）と、
ウェル用マスクを前記ドリフト層上に形成する工程（Ｂ）と、
前記ウェル用マスクを用いてｐ型不純物を注入することにより、前記ドリフト層中にｐ型のウェルを形成する（Ｃ）工程と、
前記ウェル用マスクを用いて、前記基板に対して垂直方向および斜め方向からｎ型不純物を注入することにより、前記ドリフト層中に第１のｎ型不純物領域となる領域および第２のｎ型不純物領域を含む不純物領域を形成し、前記ドリフト層中の前記ウェル用マスクの下方の一部に第３のｎ型不純物領域を形成する工程（Ｄ）と、
前記ウェル用マスクに対して自己整合的に第１のｎ型不純物領域用マスクを前記ドリフト層上に形成する工程（Ｅ）と、
前記第１のｎ型不純物領域用マスク用いてｎ型不純物を注入することにより、前記ドリフト層中に前記第１のｎ型不純物領域を形成し、前記第２のｎ型不純物領域を画定する工程（Ｆ）と、
前記第１のｎ型不純物領域用マスクおよび前記ウェル用マスクを除去する工程（Ｇ）と、
前記ドリフト層に対して活性化アニール処理を施す工程（Ｈ）と、
前記第１のｎ型不純物領域と前記ウェルとに接し、前記第２のｎ型不純物領域および前記第３のｎ型不純物領域上に、エピタキシャル成長による低不純物濃度の表面チャネル層を形成する工程（Ｉ）と、
前記表面チャネル層の表面にゲート絶縁膜を形成する工程（Ｊ）と、
前記ゲート絶縁膜上にゲート電極を形成する工程（Ｋ）と、
前記第１のｎ型不純物領域および前記基板と接するようにソース電極およびドレイン電極をそれぞれ形成する工程（Ｌ）と、
を包含する半導体装置の製造方法。
【請求項１７】
前記工程（Ｄ）において、前記ウェル用マスクの開口形状を規定する辺に対して垂直な面内において、前基板に対して傾斜させた方向から前記ｎ型不純物を注入することにより前記ドリフト層中の前記ウェル用マスクの下方の一部に前記第３のｎ型不純物領域を形成する請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記工程（Ｄ）において、前基板に対して傾斜させた方向から前記ｎ型不純物を注入しながら前記基板を連続的に回転させることにより、前記ドリフト層中の前記ウェル用マスクの下方の一部に前記第３のｎ型不純物領域を形成する請求項１６に記載の半導体装置の製造方法。
【請求項１９】
前記工程（Ｄ）において、前基板に対して傾斜させた方向から前記ｎ型不純物を注入しながら前記基板を段階的に回転させることにより、前記ドリフト層中の前記ウェル用マスクの下方の一部に前記第３のｎ型不純物領域を形成する請求項１６に記載の半導体装置の製造方法。
【請求項２０】
前記工程（Ｉ）において、ＳｉＣの原料ガス以外の不純物ガスを意図的に供給しないで前記表面チャネル層を形成する請求項１６に記載の半導体装置の製造方法。
【請求項２１】
前記工程（Ｉ）において、ＳｉＣの原料ガスおよびｎ型不純物またはｐ型不純物となるガスを供給し、前記表面チャネル層を形成する請求項１６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に炭化珪素半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ワイドバンドギャップ半導体は、耐圧が高く、大電流を流すことができる半導体装置（パワーデバイス）の半導体材料として注目されている。ワイドバンドギャップ半導体のなかでも炭化珪素（シリコンカーバイド：ＳｉＣ）は、特に高い絶縁破壊電界を有するため、次世代の低損失パワーデバイスに最適な半導体であるとして期待されている。ＳｉＣ上には熱酸化により良質の二酸化珪素（ＳｉＯ2）膜を形成できるので、そのような二酸化珪素膜をゲート絶縁膜として用いた絶縁ゲート型のＳｉＣ−パワーＭＯＳＦＥＴの開発が進められている。【０００３】
ＳｉＣ−パワーＭＯＳＦＥＴを製造する場合、イオン注入法を用いて半導体の導電性を制御する。その際、高温でＳｉＣを熱処理することによって、結晶欠陥を回復し、不純物を活性化する活性化アニール工程が必須となる。特に、ｐ型不純物領域を形成するためにアルミニウムイオンを炭化珪素に注入する場合、結晶構造を回復するために、１６００℃を超える高温で炭化珪素基板を熱処理することが必要となる。【０００４】
しかし、このような高温で熱処理を行っても、炭化珪素半導体の結晶性の回復は完全ではなく、結晶性の乱れが一部に残ってしまう。その結果、結晶が乱れた基板上に熱酸化によってゲート絶縁膜を形成すると、良好なＳｉＯ2／ＳｉＣ界面を得ることができない。【０００５】
具体的にはチャネル移動度が低下する。このため、ＳｉＣ−パワーＭＯＳＦＥＴのチャネル抵抗が大きくなり、ＳｉＣが本来有する低損失であるという特性を十分に引き出すことができない。また、所定の特性を満たす酸化膜、あるいは、ＳｉＯ2／ＳｉＣ界面を得ることが困難になるため、酸化膜の歩留りが極端に低下する。このような問題は、アルミニウムイオンに限らず、ホウ素やその他のｐ型不純物を用いた場合のも同様に生じる。【０００６】
この問題を解決するために、特許文献１は、図１０に示す構造を有する縦型ＳｉＣ−パワーＭＯＳＦＥＴを提案している。図１０に示すＳｉＣ−パワーＭＯＳＦＥＴはＳｉＣ半導体からなる基板２と基板２上に設けられたｎ型のドリフト層３とを備えている。ドリフト層３内には、ｐ型のウェル４ａ設けられている。ウェル４ａ内において、さらにｎ型のソース領域５およびｐ型のコンタクト領域４ｂが設けられている。ソース領域５およびコンタクト領域４ｂはドリフト層３の表面に設けられたソース電極６とオーミック接合されている。【０００７】
ソース領域５を結ぶようにドリフト層３の表面にチャネル層２７が設けられている。チャネル層２７は、ゲート絶縁膜８ａに近接した境界部２７ａとドリフト層３に近接した境界部２７ｂとを含み、境界部２７ａの不純物濃度は境界部２７ｂの不純物濃度よりも低い。【０００８】
特許文献１によれば、縦型ＳｉＣ−パワーＭＯＳＦＥＴのオン状態のチャネル抵抗は、チャネル層に形成される蓄積チャネル抵抗（Ｒｃｈａｎｎｅｌ）と、チャネル層における蓄積ドリフト抵抗（内部抵抗、Ｒａｃｃ−ｄｒｉｆｔ）とを含む。図１０の構造によれば、境界部２７ａは不純物濃度が低いため、蓄積キャリアはＳｉＯ2／ＳｉＣ界面から少し離れた領域に形成され、ＳｉＯ2／ＳｉＣ界面の結晶性の乱れの影響を避けることができるため、蓄積チャネル抵抗を低減することができる。また、境界部２７ｂの不純物濃度を高くすることによって蓄積ドリフト抵抗を低減することができる。このため、単一のチャネル層を用いる場合に比べてチャネル抵抗を効果的に低減できると記載されている。【０００９】
一方、ＳｉＣ−パワーＭＯＳＦＥＴには、オフ状態におけるゲート絶縁膜の信頼性が十分に高いこと求められる。ＳｉＣ−パワーＭＯＳＦＥＴは、オフ状態においてドレイン電極に高電圧が印加されると、ウェル間上のゲート絶縁膜に高電界が印加される。特に、図１０に示すウェル４ａ間の中間に位置する点Ｒ上のゲート絶縁膜に最大強度の電界が印加される。このため、点Ｒ上におけるゲート絶縁膜が破壊しないように印加される電界強度が設計される。ゲート絶縁膜が破壊すればパワー回路に深刻な影響を与え得るからである。【００１０】
特許文献２は、図１１に示すように、チャネル抵抗を下げるために、ｐ型のウェル４ａ上に蓄積型チャネルつまりｎ型のチャネル領域２８を設け、ウェル４ａ間のドリフト層３の表層近傍に高濃度のｎ型不純物領域を形成しないことによって、点Ｒにおける電界集中を抑制する技術を開示している。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００２−２７０８３９号公報
【特許文献２】特開２００４−３３５９１７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかし、本願発明者が検討したところ、図１０に示すように、ドリフト層３の表面に不純物濃度の高い境界部２７ｂを設けると、（１）オフ状態におけるドレインリークの増大、（２）オフ状態における耐圧の低下、（３）オフ状態における、高ドレイン電界に起因するゲート絶縁膜の破壊またはゲート絶縁膜におけるリーク電流の発生、および、（４）閾値電圧の低下といった問題が生じることが分かった。【００１３】
具体的には、図１０に示す構造において、チャネル層２７の境界部２７ｂの不純物濃度は、直下のウェル４ａの表層濃度と同程度に設定される。これは、この値に設定しなければ、閾値電圧（Ｖｔｈ）を４Ｖ程度にすることができないからである。典型的な例として、ウェル４ａの濃度を１０18ｃｍ-3に設定した場合、境界層２７ｂの膜厚にも依存するが、４Ｖ程度の閾値電圧にするために、境界層２７ｂの濃度は１０17以上１０19ｃｍ-3以下に設定する必要がある。この濃度はドリフト層３の濃度よりも一桁以上も高い。【００１４】
このような高い濃度のｎ型不純物領域である境界層２７ｂがウェル４ａ間のドリフト層３上に配置されると、ドレイン電極１に高圧を印加した時に、境界層２７ｂに高電界が集中する。その結果、アバランシェ降伏が発生したり、特にゲート長が１μｍよりも短い短ゲート長のＭＯＳＦＥＴの場合、ソースの電圧障壁がドレイン電界にひきずられて低下するため、ショートチャネル効果が生じ易い。したがって、ドレインリークが増大したり、デバイスの閾値電圧Ｖｔｈが低下したりする。また、境界層２７ｂに印加される電界が大きくなると、その直上に位置するゲート絶縁膜に印加される電界強度も高くなり、ゲートリークの増加、または、ゲート絶縁膜の破壊といった不具合が生じる。特に、ゲート絶縁膜の点Ｒにおける電界の集中が著しくなる。【００１５】
一方、特許文献２に開示された図１１に示すＭＯＳＦＥＴの構造のように、ウェル４ａ間のドリフト層３上にｎ型不純物領域が形成されていない場合、点Ｒの電界集中は緩和される。しかし、チャネル領域２８はウェル４ａに窒素を高濃度で注入することによって形成されているため、活性化アニールで結晶性の回復を図っても結晶欠陥は残留してしまう。このため、このような表面にゲート絶縁膜８ａを形成しても、良好なＳｉＯ2／ＳｉＣ界面を得ることができず、ＭＯＳＦＥＴのチャネル抵抗が高くなる。【００１６】
さらに、ドリフト層３に比べて、ウェル４ａの濃度は高濃度であるため、ＭＯＳＦＥＴがオン状態にあるときでもドリフト層３に空乏層３ｄが形成される。このため、図１１において矢印で示すように、チャネル領域２８を通る電子が空乏層３ｄによってドリフト層３へ流れるのを妨げられ、実質的にチャネルが長くなる。これにより、チャネル抵抗が増大してしまう。【００１７】
本発明はこのような従来技術の課題の少なくとも１つを解決するためになされたものであって、オン状態におけるチャネル抵抗を低減し、かつ、オフ状態における耐圧を改善し、信頼性を向上させることのできるワイドバンドギャップ半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明の半導体装置は、少なくとも一次元に配置された複数のユニットセルを含む半導体装置であって、各ユニットセルは、ｎ型のワイドバンドギャップ半導体からなる基板と、前記基板上に形成され、前記ｎ型のワイドバンドギャップ半導体からなるドリフト層と、前記ドリフト層内に設けられたｐ型のウェルと、前記ウェル内に設けられた第１のｎ型不純物領域と、前記第１のｎ型不純物領域と前記ドリフト層とを繋ぐように、少なくとも前記ウェルの表面上に形成された表面チャネル層と、前記ウェル内の前記表面チャネル層の下方であって、前記第１のｎ型不純物領域と前記ドリフト層とに跨る表面領域に設けられており、前記ウェルの不純物濃度と同程度以上の不純物濃度を有する第２のｎ型不純物領域と、前記第２のｎ型不純物領域に隣接しており前記ドリフト層の表面領域に形成された第３のｎ型不純物領域と、前記表面チャネル層の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極と、前記第１のｎ型不純物領域と電気的に接続されたソース電極と、前記基板の前記ドリフト層が形成された面と反対側の面に設けられたドレイン電極とを備える。【００１９】
ある好ましい実施形態において、前記表面チャネル層は、ｎ型不純物を含む。【００２０】
ある好ましい実施形態において、前記表面チャネル層は、ｐ型不純物を含む。【００２１】
ある好ましい実施形態において、前記ｎ型不純物または前記ｐ型不純物の不純物濃度は、１×１０16ｃｍ-3以下である。【００２２】
ある好ましい実施形態において、前記各ユニットセルは、前記第３のｎ型不純物領域と、隣接するユニットセルの第３のｎ型不純物領域との間であって、前記ドリフト層の表面領域に形成された第４のｎ型不純物領域を有し、前記第４のｎ型不純物領域の不純物濃度は、前記第３のｎ型不純物領域の不純物濃度よりも低く、かつ前記ドリフト層の不純物濃度と同程度以上である。【００２３】
ある好ましい実施形態において、半導体装置は、前記ドリフト層中であって、前記第４のｎ型不純物領域に隣接し、かつ、前記ユニットセルの頂点を含む位置に形成された第５のｎ型不純物領域をさらに備え、前記第５のｎ型不純物領域の不純物濃度は前記第４のｎ型不純物領域の不純物濃度よりも低い。【００２４】
ある好ましい実施形態において、前記各ユニットセルを前記ドリフト層の表面側から見た場合、前記ウェルは略四角形状を有しており、前記第３のｎ型不純物領域は前記ウェルの四角形状の角には設けられていない。【００２５】
ある好ましい実施形態において、前記各ユニットセルを前記ドリフト層の表面側から見た場合、前記第３のｎ型不純物領域は前記ウェルを連続的に囲んでいる。【００２６】
ある好ましい実施形態において、前記第３のｎ型不純物領域の深さは前記第１のｎ型不純物領域の深さよりも小さい。【００２７】
ある好ましい実施形態において、前記第３のｎ型不純物領域の深さは、前記複数のユニットセルの配列方向における前記第２のｎ型不純物領域の幅よりも小さい。【００２８】
ある好ましい実施形態において、前記第３のｎ型不純物領域の深さは、前記ウェルの深さよりも小さい。【００２９】
ある好ましい実施形態において、前記第３のｎ型不純物領域の不純物濃度をＮｅｘｔとし、前記ウェルの不純物濃度をＮａとし、炭化珪素の比誘電率をεとし、電気素量をｑとし、前記第２のｎ型不純物領域と前記第３のｎ型不純物領域との接合部分の内部電位をＶｂｉとし、前記表面チャネル層に形成されるチャネルのチャネル長をＬｇとした場合、下記式を満たす。
【数１】
2010044226.tif 000003
【００３０】
ある好ましい実施形態において、前記複数のユニットセルの配列方向において、前記第３のｎ型不純物領域の不純物濃度が、前記第２のｎ型不純物領域から離れるにつれて小さくなる。【００３１】
ある好ましい実施形態において、第３のｎ型不純物領域の濃度は、前記ドリフト層の表面から離れるにつれて小さくなる。【００３２】
本発明の半導体装置の製造方法は、ｎ型のワイドバンドギャップ半導体からなるドリフト層が設けられた、ｎ型のワイドバンドギャップ半導体からなる基板を用意する工程（Ａ）と、ウェル用マスクを前記ドリフト層上に形成する工程（Ｂ）と、前記ウェル用マスクを用いてｐ型不純物を注入することにより、前記ドリフト層中にｐ型のウェルを形成する（Ｃ）工程と、前記ウェル用マスクを用いて、前記基板に対して垂直方向および斜め方向からｎ型不純物を注入することにより、前記ドリフト層中に第１のｎ型不純物領域となる領域および第２のｎ型不純物領域を含む不純物領域を形成し、前記ドリフト層中の前記ウェル用マスクの下方の一部に第３のｎ型不純物領域を形成する工程（Ｄ）と、前記ウェル用マスクに対して自己整合的に第１のｎ型不純物領域用マスクを前記ドリフト層上に形成する工程（Ｅ）と、前記第１のｎ型不純物領域用マスク用いてｎ型不純物を注入することにより、前記ドリフト層中に前記第１のｎ型不純物領域を形成し、前記第２のｎ型不純物領域を画定する工程（Ｆ）と、前記第１のｎ型不純物領域用マスクおよび前記ウェル用マスクを除去する工程（Ｇ）と、前記ドリフト層に対して活性化アニール処理を施す工程（Ｈ）と、前記第１のｎ型不純物領域と前記ウェルと接し、前記第２のｎ型不純物領域および前記第３のｎ型不純物領域上に、エピタキシャル成長による低不純物濃度の表面チャネル層を形成する工程（Ｉ）と、前記表面チャネル層の表面にゲート絶縁膜を形成する工程（Ｊ）と、前記ゲート絶縁膜上にゲート電極を形成する工程（Ｋ）と、前記第１のｎ型不純物領域および前記基板と接するようにソース電極およびドレイン電極をそれぞれ形成する工程（Ｌ）とを包含する。【００３３】
ある好ましい実施形態において、前記工程は、前記ウェル用マスクの開口形状を規定する辺に対して垂直な面内において、前基板に対して傾斜させた方向から前記ｎ型不純物を注入することにより前記ドリフト層中の前記ウェル用マスクの下方の一部に前記第３のｎ型不純物領域を形成する。【００３４】
ある好ましい実施形態において、前記工程（Ｄ）は、前基板に対して傾斜させた方向から前記ｎ型不純物を注入しながら前記基板を連続的に回転させることにより、前記ドリフト層中の前記ウェル用マスクの下方の一部に前記第３のｎ型不純物領域を形成する。【００３５】
ある好ましい実施形態において、前記工程（Ｉ）は、ＳｉＣの原料ガス以外の不純物ガスを意図的に供給しないで前記表面チャネル層を形成する。【００３６】
ある好ましい実施形態において、前記工程（Ｄ）は、前基板に対して傾斜させた方向から前記ｎ型不純物を注入しながら前記基板を段階的に回転させることにより、前記ドリフト層中の前記ウェル用マスクの下方の一部に前記第３のｎ型不純物領域を形成する。より具体的には、イオンビームの照射方向に対して、法線が非平行となるように前記基板を支持し、前記ｎ型不純物を前記基板に注入後、法線を軸として前記基板をθ＝３６０°／ｎ（ｎは２以上の整数）だけ回転させる。その後前記ｎ型不純物を前記基板に注入後、法線を軸として前記基板をθ＝３６０°／ｎ（ｎは２以上の整数）だけ回転させる。このようにｎ回注入を行い、（ｎ−１）回基板を回転させることによって、前記ドリフト層中の前記ウェル用マスクの下方の一部に前記第３のｎ型不純物領域を形成する。ｎ回より多く注入を行い、（ｎ−１）回よりも多く基板を回転させてもよい。【００３７】
ある好ましい実施形態において、前記工程（Ｉ）は、ＳｉＣの原料ガスおよびｎ型不純物またはｐ型不純物となるガスを供給し、前記表面チャネル層を形成する。
【発明の効果】
【００３８】
本発明によれば、第３のｎ型不純物領域が設けられているため、ウェルとの接触によってドリフト層中に形成される空乏層は第３のｎ型不純物領域から供給されるキャリアによって、第３のｎ型不純物領域が設けられた位置にまで伸びることがない。このため、チャネル長が延びることなく、電子は第３のｎ型不純物領域を通ってドリフト層へ流入することができる。これにより、チャネル抵抗が効果的に低減される。また、表面チャネル層を備えているため、表面チャネル層のゲート絶縁膜との界面近傍の結晶性の乱れもほとんどなく、チャネル抵抗は低い。【００３９】
また、第４のｎ型不純物領域を備えているため、半導体装置がオフ状態にあるとき、ドレイン電極に印加される電圧によって、ウェル間の中間の位置におけるゲート絶縁膜への電解の集中が抑制され耐圧の向上および信頼性の向上を図ることができる。
【図面の簡単な説明】
【００４０】
【図１】図１は、本発明による半導体装置の第１の実施形態を示す図であって、（ａ）は断面図であり、（ｂ）は、ドリフト層におけるユニットセルの配置および構造を示す平面図であり、（ｃ）は、ウェル内の構造を示す平面図である。
【図２】図２は、ドリフト層の構造を示す拡大断面図である。
【図３】図３（ａ）から図３（ｌ）は、図１に示す半導体装置の製造方法を説明する工程断面図である。
【図４】図４（ａ）から図４（ｃ）は、第３のｎ型不純物領域を形成するためのイオン注入工程を説明する図である。
【図５】図５は、ドリフト層におけるユニットセルの配置および構造を示す別な平面図である。
【図６】図６（ａ）から図６（ｉ）は、図１に示す半導体装置の製造方法を説明する工程断面図である。
【図７】図７（ａ）は、本発明による半導体装置の第２の実施形態を示す断面図であり、図７（ｂ）は、ドリフト層におけるユニットセルの配置および構造を示す平面図である。
【図８】図８は、実験例で用いたＭＯＳＦＥＴのユニットセルのサイズを説明するための平面図である。
【図９】図９は、第３のｎ型不純物濃度およびウェルの不純物濃度とチャネル抵抗との関係を示すグラフである。
【図１０】図１０は、従来の半導体装置の構造を示す断面図である。
【図１１】図１１は、従来の別な半導体装置の構造を示す断面図である。
【発明を実施するための形態】
【００４１】
（第１の実施形態）
以下に、本発明による半導体装置の第１の実施形態を説明する。本実施形態では、二重注入型ＭＯＳＦＥＴを例に挙げて本発明を説明する。図１（ａ）は、二重注入型のＭＯＳＦＥＴ１０１の一部の断面構造を示しており、図１（ｂ）は、ＭＯＳＦＥＴ１０１のドリフト層３における平面構造を示している。図１（ａ）は、図１（ｂ）の１Ａ−１Ａ線における断面構造を示している。ＭＯＳＦＥＴ１０１は複数のユニットセルＵを含んでいる。図１（ｂ）に示すように、ドリフト層３上において、各ユニットセルＵは例えば四角形状を有しており、ユニットセルＵが千鳥状に配置されている。より具体的にはユニットセルＵは二次元に配置されており、一方向へのユニットセルＵの配置が１／２周期シフトしている。ただし、以下において説明するように、ＭＯＳＦＥＴ１０１において、ユニットセルＵが隣接するように配置されていれば、本発明の効果が得られるため、ユニットセルＵは少なくとも一次元に配置されていればよい。また、ドリフト層３上おけるユニットセルＵの形状は四角形以外であってもよく、例えば六角形であってもよい。
【００４２】
ＭＯＳＦＥＴ１０１のユニットセルＵは、ワイドバンドギャップ半導体からなる基板２と、基板２上に形成され、ワイドバンドギャップ半導体からなるドリフト層３とを備える。本願明細書においてワイドバンドギャップ半導体とは、ＳｉＣ、ＧａＮなどからなる半導体を言う。本実施形態では、基板２は、例えば、１×１０18ｃｍ-3以上のｎ型不純物（窒素、リン、砒素など）を含む低抵抗のＳｉＣ基板である。また、ドリフト層３は、おおよそ１×１０14ｃｍ-3以上１×１０16ｃｍ-3以下のｐ型不純物（例えばアルミニウム）がドープされたＳｉＣ半導体層である。ドリフト層３は、例えば、基板２上にＣＶＤ法などによってエピタキシャル成長させることにより形成することができる。
【００４３】
ドリフト層３の一部に、その表面から内部に向かうようにｐ型のウェル４ａが設けられている。ウェル４ａには、例えば、１×１０16ｃｍ-3以上１×１０18ｃｍ-3以下のｐ型不純物がドープされている。高耐圧を実現するためにはウェル４ａの濃度は１×１０17ｃｍ-3以上１×１０19ｃｍ-3以下であることが好ましい。
【００４４】
また、ウェル４ａの一部に、ｐ+型のコンタクト領域４ｂと第１のｎ型不純物領域であるソース領域５とが互いに隣接するように形成されている。コンタクト領域４ｂおよびソース領域５はウェル４ａの表面から内部に向かって形成されている。ｐ+型のコンタクト領域４ｂには、約５×１０19ｃｍ-3のｐ型不純物がドープされており、ソース領域５には、１×１０19ｃｍ-3以上１×１０20ｃｍ-3の以下のｎ型不純物がドープされている。
【００４５】
ソース領域５とドリフト層３とを接続するように、表面チャネル層７ｂが少なくともウェル４ａの表面上に形成されている。表面チャネル層７ｂは、ｎ型の導電型を有し、ｎ型窒素、リンおよびアンチモンのうち、少なくとも１つを微量含む。不純物濃度は、低い方が好ましく、意図してドーピングする量よりも少ないことが好ましい。例えば、ＣＶＤ法などによるエピタキシャル結晶成長中にバックグラウンドの雰囲気などに含まれる窒素、リン、アンチモンが、たまたま取り込まれる程度の量であることが望ましい。このような表面チャネル層７ｂを有することによって、ＭＯＳＦＥＴの閾値電圧が表面チャネル層の不純物濃度にはほとんど依存しなくなる。意図的にｎ型不純物をドーピングしない場合には、成長条件にも依存するが、表面チャネル層７の不純物濃度は、１×１０16ｃｍ-3以下であることが望ましい。また、表面チャネル層７の不純物濃度を１×１０15ｃｍ-3以下に抑えることができれば、より好ましい。ただし、表面チャネル層７の不純物濃度が１×１０14ｃｍ-3以下になると、チャネル層自体が高抵抗層となってしまうので好ましくなく、その場合には下記に示す濃度範囲に設定することが好ましい。
【００４６】
ｎ型不純物を意図的にドープすることによって表面チャネル層７ｂを形成する場合には、閾値電圧の安定性を考慮して、つまり、不純物濃度の制御が適切に行えることを考慮して、不純物濃度は、１×１０14ｃｍ-3以上１×１０16ｃｍ-3以下であることが好ましい。ウェル４ａの不純物濃度が典型的には１×１０17ｃｍ-3以上に設定されるので、表面チャネル層７ｂの不純物濃度を、ウェル４ａの不純物濃度より１桁以上小さい１×１０16ｃｍ-3以下に設定することによって、確実に表面チャネル層７ｂの不純物濃度をウェル４ａの不純物濃度より低くすることができ、閾値電圧が変動しにくくなる。また、表面チャネル層７ｂの不純物濃度は１×１０14ｃｍ-3以上であれば、表面チャネル層７ｂと接続される半導体領域との抵抗を事実上無視できる程度に小さな値に抑えることができる。
【００４７】
また、表面チャネル層７ｂはｐ型の導電型を有し、ボロンおよびアルミニウムのうち、少なくとも１つを微量含んでいてもよい。この場合も、不純物濃度は低い方が好ましく、意図してドーピングする量よりも少ないことが好ましい。このような表面チャネル層７ｂを有することによって、ＭＯＳＦＥＴの閾値電圧が表面チャネル層の不純物濃度にはほとんど依存しなくなる。意図的に不純物をドーピングしない場合には、表面チャネル層７ｂのｐ型不純物濃度は、１×１０16ｃｍ-3以下であることが望ましい。
【００４８】
あるいは、ｐ型不純物を意図的にドープすることによって表面チャネル層７ｂを形成してもよい。この場合、閾値電圧の安定性を考慮して、不純物濃度は、１×１０14ｃｍ-3以上１×１０16ｃｍ-3以下であることが好ましい。ｎ型の場合と同様、表面チャネル層７ｂの不純物濃度が１×１０16ｃｍ-3以下であれば、閾値電圧が変動しにくくなる。表面チャネル層７ｂのｐ型不純物濃度は低いほど、キャリア散乱が減少し、チャネル移動度が上がるため好ましい。ｐ型不純物濃度の下限は結晶成長設備に依存するが、１×１０14ｃｍ-3程度でチャネル移動度は飽和してしまう。このため、不純物濃度は、１×１０14ｃｍ-3以上であればよい。
【００４９】
表面チャネル層７ｂがｐ型である場合、ソース領域５とはｐｎ接合を形成するため、ソース領域５から表面チャネル層７ｂの表面へ電流が流れにくくなる。また、表面チャネル層７ｂとウェル４ａとの間にもｐｎ接合が形成される。このため、表面チャネル層７ｂにイオン注入などによってｎ型不純物領域を形成し、ソース領域５およびウェル４ａと表面チャネル層７ｂの表面近傍とが形成したｎ型不純物領域によって接続されることが好ましい。
【００５０】
ウェル４ａ内の表面チャネル層７ｂの下方であって、ソース領域５とドリフト層３とに跨る表面領域に、第２のｎ型不純物領域７ａが設けられている。第２のｎ型不純物領域７ａの不純物濃度はウェル４ａの不純物濃度と同程度以上であることが好ましい。具体的には、ウェル４ａの不純物濃度が、典型的な値である１×１０17ｃｍ-3程度である場合、第２の不純物領域７ａの不純物濃度を１．５×１０17ｃｍ-3程度に調節することにより、閾値電圧を適正な値である４Ｖ程度に制御することができる。ウェル４ａの不純物濃度が、１×１０19ｃｍ-3程度である場合には、第２の不純物領域７ａの不純物濃度を５×１０18ｃｍ-3程度に調節することにより、閾値電圧を４Ｖ程度に制御することができる。このように、ウェル４ａの不純物濃度範囲を考慮した場合、第２の不純物領域７ａの不純物濃度を５×１０16ｃｍ-3以上１×１０19ｃｍ-3以下に調節することによって、閾値電圧を４Ｖ程度に制御することができる。また、閾値電圧を４Ｖよりも多少低い値あるいは高い値に制御したい場合でも、第２の不純物領域７ａの不純物濃度をこの範囲内で調整することにより、所望の閾値を実現することができる。
【００５１】
第２のｎ型不純物領域７ａおよび表面チャネル層７ｂがチャネル７を構成する。表面チャネル層７ｂの厚さは１０ｎｍ以上２００ｎｍ以下であることが好ましい。ＭＯＳＦＥＴ１０１の閾値は、ほぼ、第２の不純物領域７ａの不純物濃度の濃度、厚さ、あるいは、より本質的にはドーズ量により制御される。ただし、表面チャネル層７ｂの厚さが閾値に与える影響は濃度に比べて小さい。また、表面チャネル層７ｂの厚さはＭＯＳＦＥＴ１０１の製造プロセスによる制約を大きく受ける。
【００５２】
ゲート酸化膜を形成する前において、表面チャネル層７ｂが１０ｎｍ程度の厚さを有していれば、ゲート酸化膜と表面チャネル層７ｂとの間で理想的に平滑なゲート酸化膜と表面チャネル層との界面およびゲート酸化膜の表面を得ることができる。しかし、表面チャネル層７ｂの厚さが１０ｎｍより小さいと平滑な界面やゲート酸化膜の表面を得ることが困難になる。また、表面チャネル層７ｂの厚さが２００ｎｍ以上である場合、ドレイン側の電界が表面チャネル層７ｂに染み出し、チャネル変調に悪影響を及ぼす。具体的にはショートチャネル効果が顕著になる。
【００５３】
したがって、プロセスマージンも考慮した場合、表面チャネル層７ｂの厚さは３０ｎｍ以上１００ｎｍ以下であることが好ましい。この範囲内の厚さであれば、製造プロセスにより生じる誤差を考慮しても、所定の特性を有するＭＯＳＦＥＴ１０１を安定して製造することができる。
【００５４】
また、第２のｎ型不純物領域７ａのシート濃度は１０12ｃｍ-2であることが好ましい。ＭＯＳＦＥＴ１０１の閾値電圧は第２のｎ型不純物領域７ａの濃度制御を行うことによっても制御できる。例えば、表面チャネル層７ｂの厚さを５０ｎｍに設定した場合、第２のｎ型不純物領域７ａのシート濃度を１×１０12ｃｍ-2以上５×１０12ｃｍ-2以下の範囲で変化させることによって、閾値電圧を３Ｖ以上６Ｖ以下に制御することができる。イオン注入を用いることによって、第２のｎ型不純物領域７ａの不純物濃度のばらつきを１％以下にまで抑えることが可能であるため、閾値電圧を高い精度で制御可能である。
【００５５】
このようにして、ウェル４ａ内にソース領域５、コンタクト領域４ｂおよび第２のｎ型不純物領域７ａが形成される。図１（ｃ）はドリフト層３の表面から見たウェル４ａの構造を示す平面図である。コンタクト領域４ｂをソース領域５が囲んでおり、さらにソース領域５を第２のｎ型不純物領域７ａが囲んでいる。
【００５６】
図１（ａ）に示すように、第２のｎ型不純物領域７ａに隣接するようにドリフト層３の表面領域に第３のｎ型不純物領域７ｃが設けられている。第３のｎ型不純物領域７ｃの不純物濃度は、ウェル４ａの不純物で補償されることがないので、ウェル４ａの不純物濃度と同程度の５×１０16ｃｍ-3以上５×１０17ｃｍ-3以下に設定することにより、チャネル抵抗を低減する効果がある。第３のｎ型不純物領域７ｃの不純物濃度をより高く、例えば、１×１０18ｃｍ-3程度にすれば、さらにチャネル抵抗の低減効果が得られる。しかし、第３のｎ型不純物領域７ｃに電界が集中し、ゲートリークが生じたり、ゲート絶縁膜の破壊が生じる可能性がある。
【００５７】
各ユニットセルＵは、第３のｎ型不純物領域７ｃと、隣接するユニットセルＵの第３のｎ型不純物領域７ｃとの間であって、ドリフト層３の表面領域に形成された第４のｎ型不純物領域７ｄを有する。第４のｎ型不純物領域７ｄの不純物濃度は、第３のｎ型不純物領域７ｃの不純物濃度よりも低く、かつドリフト層３の不純物濃度と同程度以上であることが好ましい。
【００５８】
図１（ｂ）に示すように、第３のｎ型不純物領域７ｃはウェル４ａの四隅を除いてウェル４ａを囲んでいる。言い換えれば、第３のｎ型不純物領域７ｃはウェル４ａの四隅には設けられていない。
【００５９】
表面チャネル層７ｂ上にはゲート絶縁膜８ａが設けられている。また、ゲート絶縁膜８ａ上にはゲート電極８ｂが設けられている。ゲート絶縁膜８ａは、例えば酸化シリコンからなり、酸化シリコンを堆積してパターニングしてもよいし、表面チャネル層７ｂの表面を熱酸化することによって形成してもよい。ゲート電極８ｂは例えば、ポリシリコンからなる。
【００６０】
ソース領域５およびコンタクト領域４ｂと電気的に接合されるようにソース電極６が設けられている。また、基板２のドリフト層３が設けられていない側の面にはドレイン電極１が設けられている。ソース電極６およびドレイン電極１は、例えば、Ｎｉ合金からなり、熱処理によって、ソース領域５およびコンタクト領域４ｂ、ならびに、基板２とオーミック接触している。
【００６１】
ゲート電極８ｂを覆うように層間絶縁膜９が設けられ、層間絶縁膜９にはソース電極６が露出するようにコンタクトが形成されている。ソース電極６はソース配線１０に電気的に接続されている。ソース配線１０には他のユニットセルのソース電極９も接続される。
【００６２】
以上のように構成されたＭＯＳＦＥＴ１０１の各ユニットセルにおいて、ソース電極６とドレイン電極１間に所定の電圧が印加された状態で、ゲート電極８ｂに閾値電圧以上のバイアス電圧が印加されると、キャリアである電子が図１（ａ）の矢印で示すように、ソース電極６からソース領域５を経て表面チャネル層７ｂのゲート絶縁膜８ａとの界面近傍を移動する。表面チャネル層７ｂはエピタキシャル成長によって形成されており、不純物濃度が低く抑えられている上に、活性化アニール処理が施されていないため、ゲート絶縁膜８ａとの界面の近傍の結晶性の乱れもほとんどない。このため、チャネル抵抗は低い。
【００６３】
また、第３のｎ型不純物領域７ｃが設けられているため、ウェル４ａとの接触によってドリフト層３中に形成される空乏層３ｄは第３のｎ型不純物領域７ｃから供給されるキャリアによって、第３のｎ型不純物領域７ｃが設けられた位置にまで伸びることがない。このため、表面チャネル層７ｂを移動する電子は、第３のｎ型不純物領域７ｃを通ってドリフト層３へ流入することができ、図１１を参照して説明したように、チャネル長が延びることはない。これにより、チャネル抵抗が効果的に低減される。
【００６４】
また、各ユニットセルＵは、第３のｎ型不純物領域７ｃと、隣接するユニットセルＵの第３のｎ型不純物領域７ｃとの間であって、ドリフト層３の表面領域に形成された第４のｎ型不純物領域７ｄを有する。第４のｎ型不純物領域７ｄの不純物濃度は第３のｎ型不純物領域７ｃの不純物濃度よりも低い。このため、ＭＯＳＦＥＴ１０１がオフ状態にあるとき、隣接するウェル４ａからそれぞれドリフト層３へ伸びる空乏層がウェル４ａ間の中間の点Ｐの下方にまで達し、ドレイン電極１に印加される電圧が、点Ｐに集中することが抑制される。したがって、ＭＯＳＦＥＴ１０１の耐圧の向上および信頼性の向上を図ることができる。
【００６５】
ＭＯＳＦＥＴ１０１において、上述した効果を発揮しつつ、チャネルの蓄積ドリフト抵抗を低減させるためには、第３のｎ型不純物領域７ｃの形状および不純物濃度は所定の条件を満たすことが好ましい。具体的には、図２に示すように、第３のｎ型不純物領域７ｃの深さｄ７ｃは、ウェル４ａの深さｄ４ａよりも小さいほうが好ましい。
【００６６】
第３のｎ型不純物領域７ｃの主な役割は蓄積ドリフト抵抗の低減にあり、表面チャネル層７ｂ近傍の不純物濃度を高めれば、蓄積ドリフト抵抗を低減することができる。このため、第３のｎ型不純物領域７ｃの深さは小さくても大きくても蓄積ドリフト抵抗を低減する効果は得られる。しかし、第３のｎ型不純物領域７ｃの深さｄ７ｃを、ウェル４ａの深さｄ４ａよりも小さく設定することにより、オフ状態における特性を向上させることができる。具体的には、ドレイン電極１に高電圧が印加された場合におけるゲート絶縁膜８ａ内の信頼性を向上させ、ドレインに印加される高電界によるショートチャネル効果およびドレインリークの増大といった不具合を抑制することができる。これらの特性の向上は、一般的には、蓄積ドリフト抵抗の低減とトレードオフの関係にある。しかし、第３のｎ型不純物領域７ｃの深さｄ７ｃを小さくし、ＭＯＳＦＥＴ１０１のオフ状態において高電圧がゲート絶縁膜８ａに印加されないようにすることによって、蓄積ドリフト抵抗の低減とこれらの特性の向上とを達成し得る。
【００６７】
さらに、第３のｎ型不純物領域７ｃの不純物濃度は、ユニットセルＵの配列方向において、第２のｎ型不純物領域７ａから離れるにつれて小さくなっていることが好ましい。また、第３のｎ型不純物領域７ｃの不純物濃度は、ドリフト層３の表面から離れるにつれて（ドリフト層３の内部に向かうほど）小さくなっていることが好ましい。これにより、図１に示す点Ｐにおける電界強度を弱めることができ、ドレイン電極１に高電圧が印加された場合におけるゲート絶縁膜８ａ内の信頼性をさらに向上させ、ドレインに印加される高電界によるショートチャネル効果およびドレインリークの増大といった不具合をさらに抑制することができる。
【００６８】
第３のｎ型不純物領域７ｃの深さｄ７ｃは、第３のｎ型不純物領域７ｃの形成方法（プロセス）にも依存するが、ユニットセルＵの配列方向における第３のｎ型不純物領域の幅ｗ７ｃと同程度となる。つまり、炭化珪素半導体へ不純物を注入することによって１μｍよりも小さいオーダー不純物領域を形成する場合、形成する不純物領域の深さと横方向の広がりは、同程度となる。
【００６９】
したがって、第３の不純物領域７ｃの深さｄ７ｃを小さくすることによって、第３の不純物領域の幅ｗ７ｃも小さくすることができる。ユニットセルＵの配列方向における第２のｎ型不純物領域７ａの幅ｗ７ａがＭＯＳＦＥＴ１０１のチャネル長（Ｌｇ）となるため、ユニットセルＵの配列方向における第２のｎ型不純物領域７ａの幅ｗ７ａよりも第３の不純物領域の幅ｗ７ｃ、つまり、第３の不純物領域７ｃの深さｄ７ｃを小さくすることによって、蓄積ドリフト抵抗を効果的に低減することができる。
【００７０】
また、第３のｎ型不純物領域７ｃの深さｄ７ｃは、第１のｎ型不純物領域５の深さｄ５よりも小さいことが好ましい。第３のｎ型不純物濃度領域７ｃはイオン注入により形成されるが、第３のｎ型不純物領域７ｃを第１のｎ型不純物領域５よりも深く設計した場合、ウェル４ａのキャリア濃度に影響を及ぼし耐圧等に悪影響を及ぼす可能性があるからである。
【００７１】
また、第３のｎ型不純物領域７ｃの不純物濃度をＮｅｘｔとし、ウェル４ａの不純物濃度をＮａとし、炭化珪素の比誘電率をεとし、電気素量をｑとし、第２のｎ型不純物領域７ａと第３のｎ型不純物領域７ｃとの接合部分の内部電位をＶｂｉ（ビルトインポテンシャル）とし、表面チャネル層７ｂに形成されるチャネルのチャネル長をＬｇとした場合、以下の関係を満たしていることが好ましい。
【数１】
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【００７２】
上式の関係を満たすように第３のｎ型不純物領域７ｃの不純物濃度Ｎｅｘｔを制御すれば、トレードオフの関係にある蓄積ドリフト抵抗の低減とＪＦＥＴ間、特に、点Ｒにおける電界集中の抑制とを最適化できる。
【００７３】
ＭＯＳＦＥＴ１０１は例えば以下の方法によって作製することができる。まず図３（ａ）に示すように、例えば４Ｈ−ＳｉＣの（０００１）面から８°のオフ角を持つＳｉＣ基板を基板２として用意する。図３（ｂ）に示すように、基板２の主面上に、熱ＣＶＤ等により、基板２よりも低濃度でｎ型不純物を含む高抵抗のＳｉＣからなるドリフト層３を形成する。基板２は面方位が８°以下である低オフ角基板であってもよい。ドリフト層３は、例えば、原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）を用い、キャリアガスとして水素（Ｈ2）を、ドーパントガスとして窒素（Ｎ2）をそれぞれ用いる。例えば１０００Ｖ耐圧のＭＯＳＦＥＴを製造する場合は、高抵抗ＳｉＣ層３の不純物濃度は１×１０15ｃｍ-3以上１×１０16ｃｍ-3以下であることが望ましく、その厚さは１０μｍ以上であることが望ましい。
【００７４】
次に図３（ｃ）に示すように、ウェル用マスク５０をドリフト層３上に形成する。まず、厚さ１．５μｍであり、５００℃以上の高温でも形状を維持するマスク材をドリフト層３上に形成し、フォトリソグラフィーおよびドライエッチングにより、ウェル４ａを形成する部分のみに開口を設ける。マスク材には、酸化膜、ポリシリコン、窒化膜などを用いることができる。高温で変質しない材料であれば他の材料を用いても良い。ウェル用マスク５０の厚さは、イオン注入の注入エネルギーに依存するが、注入種がウェル用マスク５０を突き抜けないような厚さにすればよい。その後、図３（ｄ）に示すように、注入欠陥を低減するために基板温度を４００℃以上６００℃以下に保ったまま、アルミニウムまたはボロンをドリフト層３に注入する。これは、図４（ａ）に示すようにドリフト層３に対して垂直にイオンを注入させることによって行う。ウェル４aにおけるｐ型不純物不純物の濃度は、通常１×１０17ｃｍ-3以上１×１０18ｃｍ-3以下であり、ウェル４ａの深さはパンチスルーしないように設計する。例えば、Ａｌを３０ｋｅＶで５×１０11ｃｍ-3、７０ｋｅＶで１．５×１０12ｃｍ-3および２０ｋｅＶで３×１０12ｃｍ-3の条件でドリフト層３に注入することによって、ウェル３の表面から深さ２０ｎｍ以内の領域を３×１０17ｃｍ-3程度の不純物濃度にする。さらに１５００V以上の耐圧を持たせるために、例えば５００ｋｅＶで６×１０13ｃｍ-3注入し、０．５５μmの深部における濃度が３×１０18ｃｍ-3となるように注入を行う。これにより、ウェル４ａがドリフト層３内に形成される。
【００７５】
次に図３（ｅ）に示すように、斜めイオン注入を行うことによって、ドリフト層３中であって、ウェル用マスク５０の下方の一部に第３のｎ型不純物領域７ｃを形成する。この際、注入欠陥を低減するために、基板温度を４００℃以上６００℃以下に保って注入を行うことが好ましい。図４（ｂ）に示すように、ウェル用マスク５０の開口形状を規定する辺、つまり、四角形状を構成する辺に対して垂直な面内において、基板２に対して傾斜させた方向から不純物イオンがドリフト層３に照射されるように、ドリフト層３が形成された基板２を傾け、ドリフト層３に窒素を注入する。不純物濃度は例えば、１０17ｃｍ-3以上１０18ｃｍ-3で以下であり、注入深さはおおよそ０．１μｍ以上０．３μｍ以下である。図４（ｂ）に示すように、ユニットセルのウェル用マスク５０の４辺の下方に第３のｎ型不純物領域７ｃが形成されるように、基板２を９０度ずつ回転させて、４回注入を行う。これにより、図１（ｂ）に示すように、ウェル４ａの四隅を除く外側領域に第３のｎ型不純物領域７ａが形成される。
【００７６】
このとき、図４（ｃ）に示すように、ドリフト層３の表面に対して斜めの方向から不純物を入射させながら、法線を回転軸として基板２を連続的に回転させても良い。この場合、図５に示すようにウェル４ａの周囲全体を連続的に囲む第３のｎ型不純物領域７ｃを備えたＭＯＳＦＥＴ１０１’が作製できる。
【００７７】
上述したように、注入中は基板温度を高温に保つ方が好ましいが、基板を加熱する方式によっては、基板を加熱しながら基板を連続的に回転させることが困難であることも考えられる。この場合には、基板２のドリフト層３の表面に対して傾斜させた方向から不純物をドリフト層３に注入しながら、基板２を段階的に回転させてもよい。より具体的には、不純物イオンの照射方向に対して、法線が非平行となるように基板２を支持し、ｎ型不純物を基板２のドリフト層３に注入後、法線を軸として前記基板をθ＝３６０°／ｎ（ｎは２以上の整数）だけ回転させる。その後ｎ型不純物をドリフト層３に注入し、法線を軸として基板２をθ＝３６０°／ｎ（ｎは２以上の整数）だけ回転させる。このようにｎ回注入を行い、（ｎ−１）回基板２を回転させることによって、ドリフト層３中のウェル用マスク５０の下方の一部に第３のｎ型不純物領域７ｃを形成する。ｎ回より多く注入を行い、（ｎ−１）回よりも多く基板を回転させてもよい。
【００７８】
続いて図３（ｆ）に示すようにドリフト層３に対して垂直な方向からイオン注入を行い、第２の不純物領域７ａと、ソース領域５となる領域とを含む不純物領域をドリフト層３に形成する。注入種として窒素を用い、３０ｋｅＶの注入エネルギーおよび１０11ｃｍ-2以上１０12ｃｍ-2以下のドーズで注入することによって、閾値電圧を３Ｖ以上６Ｖ以下まで制御することが可能である。注入種としては窒素以外にリン、アンチモンといったｎ型の不純物を用いることができる。この場合、窒素と同様の不純物プロファイルとなるように設計するのが望ましい。
【００７９】
このようにウェル用マスク５０を用いて、自己整合的（セルフアライン）に閾値電圧制御のための注入を行うことによって、第４のｎ型不純物領域７ｄに注入種が注入されることがない。したがって、ＭＯＳＦＥＴがオフ状態にあるとき、第４のｎ型不純物領域７ｄに電界が集中してドレインリークの増大するのを抑制することができ、また、耐圧が低下するのを抑制することができる。さらに高ドレイン電界に起因するゲート絶縁膜のリークの増加もしくはゲート絶縁膜破壊を抑制することができ、閾値電圧の低下を抑制することも可能となる。
【００８０】
次に、ソース領域５用マスクを形成する。図３（ｇ）に示すように、ドリフト層３の全面にマスク５２を堆積し、フォトリソグラフィーを行う。この時、後の工程でコンタクト領域４ｂを形成する部分にレジストマスク５３を形成する。図３（ｈ）に示すように、レジストマスク５３を用い、薄膜５２をドライエッチングすることによってソース領域５となる部分にのみ開口を設ける。この際、異方性エッチングによって、ウェル用マスク５０の側壁にサイドウォールを形成することによって、自己整合的（セルフアライン）にゲート長を規定することができる。これにより、チャネル長Ｌｇが、おおよそ０．５μｍ以上１μｍ以下の微細ゲート長を有するトランジスタを作製することが可能となる。
【００８１】
図３（ｉ）に示すように、レジストマスク５３を除去し、図３（ｊ）に示すように、ウェル用マスク５０およびマスク５２を用いてドリフト層３にｎ型不純物を注入することによってソース領域５を形成する。ソース領域５の不純物濃度は、電極形成時にオーミックコンタクトが形成されるように１×１０19ｃｍ-3以上１×１０20ｃｍ-3以下に設定する。
【００８２】
次に、図３（ｋ）に示すように、ウェル用マスク５０およびマスク５２を除去し、コンタクト領域４ｂを規定するマスク５４を形成し、図３（ｌ）に示すように、マスク５４を用いてアルミニウムをドリフト層３に注入することによって、ｐ型のコンタクト領域４ｂを形成する。コンタクト領域４ｂの不純物濃度は、電極形成時にオーミックコンタクトが形成されるように１×１０20ｃｍ-3程度に設定する。注入後、マスク５４を除去する。
【００８３】
なお、設計により、ウェル４の不純物濃度が高くなり、適正な閾値電圧（３Ｖ）を得るために、上述の第２の不純物領域７ａおよびソース領域５となる領域とを含むｎ型不純物領域の形成のためのイオン注入（図３（ｆ））のドーズ量を１×１０12ｃｍ-2程度に設定する場合、ウェル４ａへのコンタクト抵抗が上昇する可能性がある。この場合、レジストマスク５２を除去後（図３（ｋ））、コンタクト領域４ｂとなる領域の表層であって、コンタクト領域４ｂにとってはカウンタードープされた領域である上述のｎ型不純物領域をエッチングする工程を追加してもよい。その後、上述したようにマスク５４を形成し（図３（ｋ））、図３（ｌ）に示すように、マスク５４を用いてアルミニウムをドリフト層３に注入することによって、ｐ型のコンタクト領域４ｂを形成する。これにより、ウェル４ａへのコンタクト抵抗が高くなることが抑制される。この場合、第２の不純物領域７ａはコンタクト領域４ｂより浅く（底部の位置が基板２側に）なる。
【００８４】
また、ｎ型不純物領域をエッチングしない場合でも、第２の不純物領域７ａの深さはコンタクト領域４ｂより浅いことが好ましい。言い換えれば、コンタクト領域４ｂは第２の不純物領域７ａより深いことが好ましい。これにより、コンタクト領域４ｂは、カウンタードープされていない領域でウェル４ａと接触することができるため、ウェル４ａへのコンタクト抵抗を低減することができる。
【００８５】
マスク５４を除去した後、ドリフト層３に注入した不純物を活性化するため、アルゴンなどの不活性ガスの雰囲気中、１７００℃、３０分間基板２を保持し、活性化アニールを施す。このとき、ドリフト層３上には、おおよそ高さ１０ｎｍ以上１００ｎｍ以下のマクロステップが発生し、表面粗さが大きくなり、表面の平滑性が悪化する。このため、表面平坦性の悪化を防止するために、ドリフト層３の表面をＤＬＣ（ダイヤモンドライクカーボン）等の高温に耐える材料で被覆し、熱処理を行うことが好ましい。これにより、表面の荒れをおおよそ１ｎｍ以上１０ｎｍ以下に抑えることが可能となる。
【００８６】
次に、図６（ａ）に示すように、ドリフト層３の表面に表面チャネル層７ｂをエピタキシャル成長させる。表面チャネル層７ｂは、例えば、ドリフト層３と同様に形成することができる。ただし、不純物は意図的には添加しないで表面チャネル層７ｂを成長させる。その後、図６（ｂ）に示すように、ソース電極を形成する領域にある表面チャネル層７ｂを除去し、パターニングされた表面チャネル層７ｂの表面を犠牲酸化し、生成した犠牲酸化膜を除去する。
【００８７】
次に、図６（ｃ）に示すように、炉前洗浄（通常のＲＣＡ洗浄）を行い、ドリフト層３の表面および表面チャネル層７ｂの表面を酸化することにより、ゲート絶縁膜８ａを形成する。ゲート絶縁膜８ａは例えば特開２００５−１３６３８６号公報に示される方法によって形成することができる。ゲート絶縁膜８ａの厚さはゲート駆動回路の動作電圧で決定される。ゲート絶縁膜８ａの信頼性を考えると、ゲート絶縁膜８ａがＳｉＯ2からなる場合、３ＭＶ／ｃｍ程度の電界で設計するのが標準である。したがって、ゲート動作電圧が２０Ｖの時、ゲート絶縁膜８ａの厚さは７０ｎｍ程度となる。
【００８８】
次に図６（ｄ）に示すように、ゲート絶縁膜８ａ上にゲート電極８ｂを形成する。ゲート電極８ｂはｎ型の不純物（リンやアンチモン）が高濃度に堆積されたポリシリコン膜を堆積し、パターニングを行うことによって形成できる。ポリシリコン膜はｐ型の不純物で高濃度に含む膜であってもよい。なお、表面チャネル層７ｂの厚さは、成長した半導体層からＣＭＰの研磨量、犠牲酸化膜の厚さおよび酸化膜の厚さを引いた厚さになる。ゲート電極８ｂは７×１０20ｃｍ-3程度のリン不純物を含むのが一般的である。厚さは５００ｎｍ程度あればよい。形成したゲート電極８ｂは活性化のためのＰＳ酸化を行う。例えば９００℃、ドライ酸素雰囲気化で、５０ｎｍ以上１００ｎｍ以下の酸化膜が成長する条件で熱処理を行うことによって信頼性の高いゲートを実現することが可能である。
【００８９】
その後、図６（ｅ）に示すように、ＰＳＧ膜からなる層間絶縁膜９を形成し、図６（ｆ）に示すように、コンタクト領域を開口する。層間絶縁膜としてはＨＴＯやプラズマＣＶＤ等で堆積される酸化膜を用いてもよい。
【００９０】
図６（ｇ）に示すように、ソース電極６の電極材料としてＴｉ膜、あるいは、Ｎｉ膜を堆積し、パターニングを行う。その後、オーミックコンタクト形成のためにおおよそ９００℃以上１０００℃以下で熱処理を行う。コンタクト抵抗は１０-5Ωｃｍ2程度以下である。その後図６（ｈ）に示すように、Ａｌ膜を堆積し、パターニングを行うことにより、各ユニットセルのソース電極６を接続するソース配線１０を形成する。最後に、図６（ｉ）に示すように、Ｔｉ膜やＮｉ膜を基板２のドリフト層３が形成されていない面（裏面）に堆積し、おおよそ９００℃以上１０００℃以下で熱処理を行うことによってドレイン電極１を形成する。このようにして二重注入型ＭＯＳＦＥＴが完成する。
【００９１】
なお、本実施形態では、第４のｎ型不純物領域７ｄの不純物濃度はドリフト層３の不純物濃度と同じである。第４のｎ型不純物領域７ｄの不純物濃度をドリフト層３の不純物濃度よりも高くする場合には、ＭＯＳＦＥＴ１０１がオフ状態にあり、かつ、ドレイン電圧を保持している状態において、隣接するセルのｐ型ウェル４ａ間の中間点におけるゲート酸化膜の信頼性が確保できるように第４のｎ型不純物領域７ｄの不純物濃度を決定することが好ましい。
【００９２】
（第２の実施形態）
以下に、本発明による半導体装置の第２の実施形態を説明する。図７（ａ）は、二重注入型のＭＯＳＦＥＴ１０２の一部の断面構造を示しており、図７（ｂ）は、ＭＯＳＦＥＴ１０２のドリフト層３における平面図を示している。図７（ａ）は図７（ｂ）における６Ａ−６Ａ線における断面構造を示している。図７（ｂ）において１Ａ−１Ａ線で示す断面の構造は第１の実施形態と同じである。第１の実施形態と同様、ＭＯＳＦＥＴ１０２は複数のユニットセルＵを含んでおり、ドリフト層３上において、各ユニットセルＵは四角形状を有しており四角形状が千鳥状に配置されている。
【００９３】
図７（ａ）および（ｂ）に示すようにＭＯＳＦＥＴ１０２は、ドリフト層３中であって、第４のｎ型不純物領域７ｄに隣接し、かつ、ユニットセルＵの頂点を含む位置に第５のｎ型不純物領域３１をさらに備えている点で第１の実施形態と異なる。第５のｎ型不純物領域３１の不純物濃度は第４のｎ型不純物領域７ｄの不純物濃度よりも低く設定されている。
【００９４】
また、繰り返しになるが、第４のｎ型不純物領域７ｄの不純物濃度は第３のｎ型不純物領域７ｃの不純物濃度よりも低く設定される。このように濃度設定することでチャネル抵抗を効果的に低減した上で、ウェル４間の中点である点Ｐにおける信頼性を改善することができる。つまり、ドレインに大きな電圧を印加した時に発生する点Ｐにおける電界集中を効果的に回避することが可能となる。
【００９５】
図７（ｂ）に示すように、隣接する２つのユニットセルＵのウェル４ａ間の距離は、隣接ユニットセルＵと辺で接している位置（１Ａ−１Ａ線の位置）よりもユニットセルＵの頂点を通る位置（６Ａ−６Ａ線の位置）において長くなる。このため、ＭＯＳＦＥＴ１０２がオフ状態にあり、かつ、ドレイン電圧が印加された状態にあるときに、隣接ユニットセルＵと辺で接している位置において、ドリフト層３が完全に空乏化するように第４のｎ型不純物領域７ｄの不純物濃度が設定されていても、ユニットセルＵの頂点である点Ｑ近傍まではウェル４ａからの空乏層が達しない。このため、点Ｑにおいて電界の集中が生じる可能性がある。
【００９６】
このため、本実施形態では、第５のｎ型不純物領域３１の不純物濃度を第４のｎ型不純物領域７ｄよりも小さくなるように設定する。より好ましくは、ＭＯＳＦＥＴ１０２のドレイン電極１に電圧を印加した場合において、第４のｎ型不純物領域が空乏化する前に第５のｎ型不純物領域が空乏化するように、第５のｎ型不純物領域の不純物濃度を第４の不純物領域の濃度よりも小さく設定する。これにより、ユニットセルＵの頂点である点Ｑを通る位置（６Ａ−６Ａ線の位置）において、隣接する２つのユニットセルＵのウェル４ａ間の距離が長くなっていても、隣接ユニットセルＵと辺で接している位置においてドリフト層３が空乏化するとき、ユニットセルＵの頂点である点Ｑ近傍においてもドリフト層３を空乏化することができる。よって、ＭＯＳＦＥＴ１０２がオフ状態にあり、かつ、ドレイン電圧が印加された状態にあるときに点Ｑにおける電界の集中が抑制される。その結果、オフ状態におけるドレインリークの増大を抑制することができ、また、耐圧の低下が起こるのを抑制することができる。さらに、高ドレイン電界に起因するゲート絶縁膜リークの増加もしくはゲート絶縁膜の破壊を抑制することができ、閾値電圧の低下を抑制することも可能である。
【００９７】
（実験例）
以下、第１の実施形態のＭＯＳＦＥＴ１０１において、第３のｎ型不純物領域およびウェルの不純物濃度を変化させた場合におけるチャネル抵抗への影響について実験した結果を説明する。
【００９８】
図７に示すようにユニットセルの大きさを、Ｘｃｅｌｌとし、ユニットセルの配列方向において、隣接する２つのユニットセルの第１のｎ型不純物領域５間の距離および第２のｎ型不純物領域７ａ間の距離を、それぞれａ＋２Ｌｇ、ａとする。ユニットセルの配列方向における第２のｎ型不純物領域７ａの幅がチャネル長となるＬｇで示される。表1に計算に用いた値を示す。
【００９９】
【表１】
2010044226.tif 000005
【０１００】
図８は、第１のｎ型不純物領域５のキャリア濃度Ｎａと第３のｎ型不純物領域７ｃの不純物濃度Ｎｅｘｔ）を変化させた時のチャネル抵抗Ｒｃｈ［ｍΩｃｍ2］の大きさを計算した結果を示している。チャネル抵抗Ｒｃｈは、実効チャネル移動度が３９．３ｃｍ2／Ｖｓであるとして計算した。この値は、エピタキシャル成長した炭化珪素半導体層の表面を酸化することにより酸化珪素膜を形成し、その後さらに窒化することにより得られたゲート絶縁膜を有するチャネルを用いて求めた値である。他の絶縁膜に基づく実効チャネル移動度を用いても同様の結果が得られる。ＭＯＳＦＥＴ１０１の閾値は７Ｖであり、ゲートに２０Ｖの電圧を印加した状態でチャネル抵抗Ｒｃｈを求めた。動作温度は２００℃に設定した。
【０１０１】
図８から分るように、ウェル４の不純物濃度にかかわらず、第３のｎ型不純物領域の不純物濃度が高くなればチャネル抵抗Ｒｃｈが小さくなり、０．９ｍΩｃｍ2に収束する。この値は、空乏層の形成によるチャネル長の伸びが生じない、本来のチャネル長Ｌｇ＝０．５μｍによるチャネル抵抗値である。
【０１０２】
これに対し、第３のｎ型不純物領域７ｃの不純物濃度Ｎｅｘｔがドリフ層３程度、つまり、５×１０15ｃｍ-3〜１×１０16ｃｍ-3の範囲であり、かつ、ウェルの不純物濃度Ｎａが１×１０17ｃｍ-3以上であれば、チャネル抵抗Ｒｃｈは１．８ｍΩｃｍ2以上となり、本来のチャネル抵抗の倍以上の値となってしまう。
【０１０３】
このことから、チャネル抵抗を大幅に低減させるためには、第３のｎ型不純物領域７ｃの不純物濃度を１×１０16ｃｍ−3以上に設定するのが好ましいことが分かる。
【０１０４】
チャネル抵抗の低減という観点では、第３のｎ型不純物領域７ｃの不純物濃度Ｎｅｘｔは高いほど好ましい。しかし、不純物濃度Ｎｅｘｔを１０18ｃｍ-3以上に設定すると、ドレインに高電圧を印加した際、第３のｎ型不純物領域７ｃに高電界がかかる。この場合、オフ特性に不利となり、耐圧の低下、リーク電流の増加が起こる原因となる。また、オフ状態において、最も高電界となる図１における点Ｐにおけるゲート酸化膜の電界強度を下げるためには、第３のｎ型不純物領域７ｃの不純物濃度Ｎｅｘｔは、１０17ｃｍ-3以下にすることがより好ましい。図８からわかるように、不純物濃度Ｎｅｘｔを１０17ｃｍ-3〜１０18ｃｍ-3程度にしても、チャネル抵抗の増加はそれほど大きくはない。したがって、チャネル抵抗を低減しつつ、ＭＯＳＦＥＴのオフ状態における特性を向上させるという、従来両立が難しいと考えられていた特性の改善を図ることができることが分かる。
【０１０５】
なお、上記第１および第２の実施形態では、炭化珪素基板およびドリフト層はｎ型を有していたが、ｐ型の炭化珪素基板およびドリフト層を用い、上記第１および第２の実施形態とは逆の導電型を有する構造を備えたＭＯＳＦＥＴであっても、第１および第２の実施形態で説明した効果を有する。また、ＭＯＳＦＥＴに限られず、ＩＧＢＴに本発明の構造を採用しても同様の効果を得ることができる。
【産業上の利用可能性】
【０１０６】
本発明はパワーＭＯＳＦＥＴおよびパワーＭＯＳＦＥＴを用いた種々の制御装置や駆動装置に好適に用いられる。
【符号の説明】
【０１０７】
１  ドレイン電極
２  基板
３  ドリフト層
４ａ  ウェル
４ｂ  コンタクト層
５    ソース領域
６    ソース電極
７    チャネル
７ａ  第２のｎ型不純物領域
７ｂ  表面チャネル層
７ｃ  第３のｎ型不純物領域
７ｄ  第４のｎ型不純物領域
８ａ  ゲート絶縁膜
８ｂ  ゲート電極
９  層間絶縁膜
１０  ソース配線
２７ａ  第１のエピタキシャル層
２７ｂ  第２のエピタキシャル層
３０  Ｐ型ウェル間領域
３１  第５のｎ型不純物領域
５０  ウェル用マスク
５２、５３、５４  マスク
【図１】
2010044226.tif 000007
【図２】
2010044226.tif 000008
【図３】
2010044226.tif 000009
【図４】
2010044226.tif 000010
【図５】
2010044226.tif 000011
【図６】
2010044226.tif 000012
【図７】
2010044226.tif 000013
【図８】
2010044226.tif 000014
【図９】
2010044226.tif 000015
【図１０】
2010044226.tif 000016
【図１１】
2010044226.tif 000017
【手続補正書】
【提出日】平成23年1月21日(2011.1.21)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に炭化珪素半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ワイドバンドギャップ半導体は、耐圧が高く、大電流を流すことができる半導体装置（パワーデバイス）の半導体材料として注目されている。ワイドバンドギャップ半導体のなかでも炭化珪素（シリコンカーバイド：ＳｉＣ）は、特に高い絶縁破壊電界を有するため、次世代の低損失パワーデバイスに最適な半導体であるとして期待されている。ＳｉＣ上には熱酸化により良質の二酸化珪素（ＳｉＯ2）膜を形成できるので、そのような二酸化珪素膜をゲート絶縁膜として用いた絶縁ゲート型のＳｉＣ−パワーＭＯＳＦＥＴの開発が進められている。
【０００３】
ＳｉＣ−パワーＭＯＳＦＥＴを製造する場合、イオン注入法を用いて半導体の導電性を制御する。その際、高温でＳｉＣを熱処理することによって、結晶欠陥を回復し、不純物を活性化する活性化アニール工程が必須となる。特に、ｐ型不純物領域を形成するためにアルミニウムイオンを炭化珪素に注入する場合、結晶構造を回復するために、１６００℃を超える高温で炭化珪素基板を熱処理することが必要となる。
【０００４】
しかし、このような高温で熱処理を行っても、炭化珪素半導体の結晶性の回復は完全ではなく、結晶性の乱れが一部に残ってしまう。その結果、結晶が乱れた基板上に熱酸化によってゲート絶縁膜を形成すると、良好なＳｉＯ2／ＳｉＣ界面を得ることができない。
【０００５】
具体的にはチャネル移動度が低下する。このため、ＳｉＣ−パワーＭＯＳＦＥＴのチャネル抵抗が大きくなり、ＳｉＣが本来有する低損失であるという特性を十分に引き出すことができない。また、所定の特性を満たす酸化膜、あるいは、ＳｉＯ2／ＳｉＣ界面を得ることが困難になるため、酸化膜の歩留りが極端に低下する。このような問題は、アルミニウムイオンに限らず、ホウ素やその他のｐ型不純物を用いた場合のも同様に生じる。
【０００６】
この問題を解決するために、特許文献１は、図１０に示す構造を有する縦型ＳｉＣ−パワーＭＯＳＦＥＴを提案している。図１０に示すＳｉＣ−パワーＭＯＳＦＥＴはＳｉＣ半導体からなる基板２と基板２上に設けられたｎ型のドリフト層３とを備えている。ドリフト層３内には、ｐ型のウェル４ａ設けられている。ウェル４ａ内において、さらにｎ型のソース領域５およびｐ型のコンタクト領域４ｂが設けられている。ソース領域５およびコンタクト領域４ｂはドリフト層３の表面に設けられたソース電極６とオーミック接合されている。
【０００７】
ソース領域５を結ぶようにドリフト層３の表面にチャネル層２７が設けられている。チャネル層２７は、ゲート絶縁膜８ａに近接した境界部２７ａとドリフト層３に近接した境界部２７ｂとを含み、境界部２７ａの不純物濃度は境界部２７ｂの不純物濃度よりも低い。
【０００８】
特許文献１によれば、縦型ＳｉＣ−パワーＭＯＳＦＥＴのオン状態のチャネル抵抗は、チャネル層に形成される蓄積チャネル抵抗（Ｒｃｈａｎｎｅｌ）と、チャネル層における蓄積ドリフト抵抗（内部抵抗、Ｒａｃｃ−ｄｒｉｆｔ）とを含む。図１０の構造によれば、境界部２７ａは不純物濃度が低いため、蓄積キャリアはＳｉＯ2／ＳｉＣ界面から少し離れた領域に形成され、ＳｉＯ2／ＳｉＣ界面の結晶性の乱れの影響を避けることができるため、蓄積チャネル抵抗を低減することができる。また、境界部２７ｂの不純物濃度を高くすることによって蓄積ドリフト抵抗を低減することができる。このため、単一のチャネル層を用いる場合に比べてチャネル抵抗を効果的に低減できると記載されている。
【０００９】
一方、ＳｉＣ−パワーＭＯＳＦＥＴには、オフ状態におけるゲート絶縁膜の信頼性が十分に高いこと求められる。ＳｉＣ−パワーＭＯＳＦＥＴは、オフ状態においてドレイン電極に高電圧が印加されると、ウェル間上のゲート絶縁膜に高電界が印加される。特に、図１０に示すウェル４ａ間の中間に位置する点Ｒ上のゲート絶縁膜に最大強度の電界が印加される。このため、点Ｒ上におけるゲート絶縁膜が破壊しないように印加される電界強度が設計される。ゲート絶縁膜が破壊すればパワー回路に深刻な影響を与え得るからである。
【００１０】
特許文献２は、図１１に示すように、チャネル抵抗を下げるために、ｐ型のウェル４ａ上に蓄積型チャネルつまりｎ型のチャネル領域２８を設け、ウェル４ａ間のドリフト層３の表層近傍に高濃度のｎ型不純物領域を形成しないことによって、点Ｒにおける電界集中を抑制する技術を開示している。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００２−２７０８３９号公報
【特許文献２】特開２００４−３３５９１７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかし、本願発明者が検討したところ、図１０に示すように、ドリフト層３の表面に不純物濃度の高い境界部２７ｂを設けると、（１）オフ状態におけるドレインリークの増大、（２）オフ状態における耐圧の低下、（３）オフ状態における、高ドレイン電界に起因するゲート絶縁膜の破壊またはゲート絶縁膜におけるリーク電流の発生、および、（４）閾値電圧の低下といった問題が生じることが分かった。
【００１３】
具体的には、図１０に示す構造において、チャネル層２７の境界部２７ｂの不純物濃度は、直下のウェル４ａの表層濃度と同程度に設定される。これは、この値に設定しなければ、閾値電圧（Ｖｔｈ）を４Ｖ程度にすることができないからである。典型的な例として、ウェル４ａの濃度を１０18ｃｍ-3に設定した場合、境界層２７ｂの膜厚にも依存するが、４Ｖ程度の閾値電圧にするために、境界層２７ｂの濃度は１０17以上１０19ｃｍ-3以下に設定する必要がある。この濃度はドリフト層３の濃度よりも一桁以上も高い。
【００１４】
このような高い濃度のｎ型不純物領域である境界層２７ｂがウェル４ａ間のドリフト層３上に配置されると、ドレイン電極１に高圧を印加した時に、境界層２７ｂに高電界が集中する。その結果、アバランシェ降伏が発生したり、特にゲート長が１μｍよりも短い短ゲート長のＭＯＳＦＥＴの場合、ソースの電圧障壁がドレイン電界にひきずられて低下するため、ショートチャネル効果が生じ易い。したがって、ドレインリークが増大したり、デバイスの閾値電圧Ｖｔｈが低下したりする。また、境界層２７ｂに印加される電界が大きくなると、その直上に位置するゲート絶縁膜に印加される電界強度も高くなり、ゲートリークの増加、または、ゲート絶縁膜の破壊といった不具合が生じる。特に、ゲート絶縁膜の点Ｒにおける電界の集中が著しくなる。
【００１５】
一方、特許文献２に開示された図１１に示すＭＯＳＦＥＴの構造のように、ウェル４ａ間のドリフト層３上にｎ型不純物領域が形成されていない場合、点Ｒの電界集中は緩和される。しかし、チャネル領域２８はウェル４ａに窒素を高濃度で注入することによって形成されているため、活性化アニールで結晶性の回復を図っても結晶欠陥は残留してしまう。このため、このような表面にゲート絶縁膜８ａを形成しても、良好なＳｉＯ2／ＳｉＣ界面を得ることができず、ＭＯＳＦＥＴのチャネル抵抗が高くなる。
【００１６】
さらに、ドリフト層３に比べて、ウェル４ａの濃度は高濃度であるため、ＭＯＳＦＥＴがオン状態にあるときでもドリフト層３に空乏層３ｄが形成される。このため、図１１において矢印で示すように、チャネル領域２８を通る電子が空乏層３ｄによってドリフト層３へ流れるのを妨げられ、実質的にチャネルが長くなる。これにより、チャネル抵抗が増大してしまう。
【００１７】
本発明はこのような従来技術の課題の少なくとも１つを解決するためになされたものであって、オン状態におけるチャネル抵抗を低減し、かつ、オフ状態における耐圧を改善し、信頼性を向上させることのできるワイドバンドギャップ半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明の半導体装置は、少なくとも一次元に配置された複数のユニットセルを含む半導体装置であって、各ユニットセルは、ｎ型のワイドバンドギャップ半導体からなる基板と、前記基板上に形成され、前記ｎ型のワイドバンドギャップ半導体からなるドリフト層と、前記ドリフト層内に設けられたｐ型のウェルと、前記ウェル内に設けられた第１のｎ型不純物領域と、前記第１のｎ型不純物領域と前記ドリフト層とを繋ぐように、少なくとも前記ウェルの表面上に形成された表面チャネル層と、前記ウェル内の前記表面チャネル層の下方であって、前記第１のｎ型不純物領域と前記ドリフト層とに跨る表面領域に設けられており、前記ウェルの不純物濃度と同程度以上の不純物濃度を有する第２のｎ型不純物領域と、前記第２のｎ型不純物領域に隣接しており前記ドリフト層の表面領域に形成された第３のｎ型不純物領域と、前記表面チャネル層の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極と、前記第１のｎ型不純物領域と電気的に接続されたソース電極と、前記基板の前記ドリフト層が形成された面と反対側の面に設けられたドレイン電極とを備える。
【００１９】
ある好ましい実施形態において、前記表面チャネル層は、ｎ型不純物を含む。
【００２０】
ある好ましい実施形態において、前記表面チャネル層は、ｐ型不純物を含む。
【００２１】
ある好ましい実施形態において、前記ｎ型不純物または前記ｐ型不純物の不純物濃度は、１×１０16ｃｍ-3以下である。
【００２２】
ある好ましい実施形態において、前記各ユニットセルは、前記第３のｎ型不純物領域と、隣接するユニットセルの第３のｎ型不純物領域との間であって、前記ドリフト層の表面領域に形成された第４のｎ型不純物領域を有し、前記第４のｎ型不純物領域の不純物濃度は、前記第３のｎ型不純物領域の不純物濃度よりも低く、かつ前記ドリフト層の不純物濃度と同程度以上である。
【００２３】
ある好ましい実施形態において、半導体装置は、前記ドリフト層中であって、前記第４のｎ型不純物領域に隣接し、かつ、前記ユニットセルの頂点を含む位置に形成された第５のｎ型不純物領域をさらに備え、前記第５のｎ型不純物領域の不純物濃度は前記第４のｎ型不純物領域の不純物濃度よりも低い。
【００２４】
ある好ましい実施形態において、前記各ユニットセルを前記ドリフト層の表面側から見た場合、前記ウェルは略四角形状を有しており、前記第３のｎ型不純物領域は前記ウェルの四角形状の角には設けられていない。
【００２５】
ある好ましい実施形態において、前記各ユニットセルを前記ドリフト層の表面側から見た場合、前記第３のｎ型不純物領域は前記ウェルを連続的に囲んでいる。
【００２６】
ある好ましい実施形態において、前記第３のｎ型不純物領域の深さは前記第１のｎ型不純物領域の深さよりも小さい。
【００２７】
ある好ましい実施形態において、前記第３のｎ型不純物領域の深さは、前記複数のユニットセルの配列方向における前記第２のｎ型不純物領域の幅よりも小さい。
【００２８】
ある好ましい実施形態において、前記第３のｎ型不純物領域の深さは、前記ウェルの深さよりも小さい。
【００２９】
ある好ましい実施形態において、前記第３のｎ型不純物領域の不純物濃度をＮｅｘｔとし、前記ウェルの不純物濃度をＮａとし、炭化珪素の比誘電率をεとし、電気素量をｑとし、前記第２のｎ型不純物領域と前記第３のｎ型不純物領域との接合部分の内部電位をＶｂｉとし、前記表面チャネル層に形成されるチャネルのチャネル長をＬｇとした場合、下記式を満たす。
【数１】
2010044226.tif 000018
【００３０】
ある好ましい実施形態において、前記複数のユニットセルの配列方向において、前記第３のｎ型不純物領域の不純物濃度が、前記第２のｎ型不純物領域から離れるにつれて小さくなる。
【００３１】
ある好ましい実施形態において、第３のｎ型不純物領域の濃度は、前記ドリフト層の表面から離れるにつれて小さくなる。
【００３２】
本発明の半導体装置の製造方法は、ｎ型のワイドバンドギャップ半導体からなるドリフト層が設けられた、ｎ型のワイドバンドギャップ半導体からなる基板を用意する工程（Ａ）と、ウェル用マスクを前記ドリフト層上に形成する工程（Ｂ）と、前記ウェル用マスクを用いてｐ型不純物を注入することにより、前記ドリフト層中にｐ型のウェルを形成する（Ｃ）工程と、前記ウェル用マスクを用いて、前記基板に対して垂直方向および斜め方向からｎ型不純物を注入することにより、前記ドリフト層中に第１のｎ型不純物領域となる領域および第２のｎ型不純物領域を含む不純物領域を形成し、前記ドリフト層中の前記ウェル用マスクの下方の一部に第３のｎ型不純物領域を形成する工程（Ｄ）と、前記ウェル用マスクに対して自己整合的に第１のｎ型不純物領域用マスクを前記ドリフト層上に形成する工程（Ｅ）と、前記第１のｎ型不純物領域用マスク用いてｎ型不純物を注入することにより、前記ドリフト層中に前記第１のｎ型不純物領域を形成し、前記第２のｎ型不純物領域を画定する工程（Ｆ）と、前記第１のｎ型不純物領域用マスクおよび前記ウェル用マスクを除去する工程（Ｇ）と、前記ドリフト層に対して活性化アニール処理を施す工程（Ｈ）と、前記第１のｎ型不純物領域と前記ウェルと接し、前記第２のｎ型不純物領域および前記第３のｎ型不純物領域上に、エピタキシャル成長による低不純物濃度の表面チャネル層を形成する工程（Ｉ）と、前記表面チャネル層の表面にゲート絶縁膜を形成する工程（Ｊ）と、前記ゲート絶縁膜上にゲート電極を形成する工程（Ｋ）と、前記第１のｎ型不純物領域および前記基板と接するようにソース電極およびドレイン電極をそれぞれ形成する工程（Ｌ）とを包含する。
【００３３】
ある好ましい実施形態において、前記工程は、前記ウェル用マスクの開口形状を規定する辺に対して垂直な面内において、前基板に対して傾斜させた方向から前記ｎ型不純物を注入することにより前記ドリフト層中の前記ウェル用マスクの下方の一部に前記第３のｎ型不純物領域を形成する。
【００３４】
ある好ましい実施形態において、前記工程（Ｄ）は、前基板に対して傾斜させた方向から前記ｎ型不純物を注入しながら前記基板を連続的に回転させることにより、前記ドリフト層中の前記ウェル用マスクの下方の一部に前記第３のｎ型不純物領域を形成する。
【００３５】
ある好ましい実施形態において、前記工程（Ｉ）は、ＳｉＣの原料ガス以外の不純物ガスを意図的に供給しないで前記表面チャネル層を形成する。
【００３６】
ある好ましい実施形態において、前記工程（Ｄ）は、前基板に対して傾斜させた方向から前記ｎ型不純物を注入しながら前記基板を段階的に回転させることにより、前記ドリフト層中の前記ウェル用マスクの下方の一部に前記第３のｎ型不純物領域を形成する。より具体的には、イオンビームの照射方向に対して、法線が非平行となるように前記基板を支持し、前記ｎ型不純物を前記基板に注入後、法線を軸として前記基板をθ＝３６０°／ｎ（ｎは２以上の整数）だけ回転させる。その後前記ｎ型不純物を前記基板に注入後、法線を軸として前記基板をθ＝３６０°／ｎ（ｎは２以上の整数）だけ回転させる。このようにｎ回注入を行い、（ｎ−１）回基板を回転させることによって、前記ドリフト層中の前記ウェル用マスクの下方の一部に前記第３のｎ型不純物領域を形成する。ｎ回より多く注入を行い、（ｎ−１）回よりも多く基板を回転させてもよい。
【００３７】
ある好ましい実施形態において、前記工程（Ｉ）は、ＳｉＣの原料ガスおよびｎ型不純物またはｐ型不純物となるガスを供給し、前記表面チャネル層を形成する。
【発明の効果】
【００３８】
本発明によれば、第３のｎ型不純物領域が設けられているため、ウェルとの接触によってドリフト層中に形成される空乏層は第３のｎ型不純物領域から供給されるキャリアによって、第３のｎ型不純物領域が設けられた位置にまで伸びることがない。このため、チャネル長が延びることなく、電子は第３のｎ型不純物領域を通ってドリフト層へ流入することができる。これにより、チャネル抵抗が効果的に低減される。また、表面チャネル層を備えているため、表面チャネル層のゲート絶縁膜との界面近傍の結晶性の乱れもほとんどなく、チャネル抵抗は低い。
【００３９】
また、第４のｎ型不純物領域を備えているため、半導体装置がオフ状態にあるとき、ドレイン電極に印加される電圧によって、ウェル間の中間の位置におけるゲート絶縁膜への電解の集中が抑制され耐圧の向上および信頼性の向上を図ることができる。
【図面の簡単な説明】
【００４０】
【図１】図１は、本発明による半導体装置の第１の実施形態を示す図であって、（ａ）は断面図であり、（ｂ）は、ドリフト層におけるユニットセルの配置および構造を示す平面図であり、（ｃ）は、ウェル内の構造を示す平面図である。
【図２】図２は、ドリフト層の構造を示す拡大断面図である。
【図３】図３（ａ）から図３（ｌ）は、図１に示す半導体装置の製造方法を説明する工程断面図である。
【図４】図４（ａ）から図４（ｃ）は、第３のｎ型不純物領域を形成するためのイオン注入工程を説明する図である。
【図５】図５は、ドリフト層におけるユニットセルの配置および構造を示す別な平面図である。
【図６】図６（ａ）から図６（ｉ）は、図１に示す半導体装置の製造方法を説明する工程断面図である。
【図７】図７（ａ）は、本発明による半導体装置の第２の実施形態を示す断面図であり、図７（ｂ）は、ドリフト層におけるユニットセルの配置および構造を示す平面図である。
【図８】図８は、実験例で用いたＭＯＳＦＥＴのユニットセルのサイズを説明するための平面図である。
【図９】図９は、第３のｎ型不純物濃度およびウェルの不純物濃度とチャネル抵抗との関係を示すグラフである。
【図１０】図１０は、従来の半導体装置の構造を示す断面図である。
【図１１】図１１は、従来の別な半導体装置の構造を示す断面図である。
【発明を実施するための形態】
【００４１】
（第１の実施形態）
以下に、本発明による半導体装置の第１の実施形態を説明する。本実施形態では、二重注入型ＭＯＳＦＥＴを例に挙げて本発明を説明する。図１（ａ）は、二重注入型のＭＯＳＦＥＴ１０１の一部の断面構造を示しており、図１（ｂ）は、ＭＯＳＦＥＴ１０１のドリフト層３における平面構造を示している。図１（ａ）は、図１（ｂ）の１Ａ−１Ａ線における断面構造を示している。ＭＯＳＦＥＴ１０１は複数のユニットセルＵを含んでいる。図１（ｂ）に示すように、ドリフト層３上において、各ユニットセルＵは例えば四角形状を有しており、ユニットセルＵが千鳥状に配置されている。より具体的にはユニットセルＵは二次元に配置されており、一方向へのユニットセルＵの配置が１／２周期シフトしている。ただし、以下において説明するように、ＭＯＳＦＥＴ１０１において、ユニットセルＵが隣接するように配置されていれば、本発明の効果が得られるため、ユニットセルＵは少なくとも一次元に配置されていればよい。また、ドリフト層３上おけるユニットセルＵの形状は四角形以外であってもよく、例えば六角形であってもよい。
【００４２】
ＭＯＳＦＥＴ１０１のユニットセルＵは、ワイドバンドギャップ半導体からなる基板２と、基板２上に形成され、ワイドバンドギャップ半導体からなるドリフト層３とを備える。本願明細書においてワイドバンドギャップ半導体とは、ＳｉＣ、ＧａＮなどからなる半導体を言う。本実施形態では、基板２は、例えば、１×１０18ｃｍ-3以上のｎ型不純物（窒素、リン、砒素など）を含む低抵抗のＳｉＣ基板である。また、ドリフト層３は、おおよそ１×１０14ｃｍ-3以上１×１０16ｃｍ-3以下のｐ型不純物（例えばアルミニウム）がドープされたＳｉＣ半導体層である。ドリフト層３は、例えば、基板２上にＣＶＤ法などによってエピタキシャル成長させることにより形成することができる。
【００４３】
ドリフト層３の一部に、その表面から内部に向かうようにｐ型のウェル４ａが設けられている。ウェル４ａには、例えば、１×１０16ｃｍ-3以上１×１０18ｃｍ-3以下のｐ型不純物がドープされている。高耐圧を実現するためにはウェル４ａの濃度は１×１０17ｃｍ-3以上１×１０19ｃｍ-3以下であることが好ましい。
【００４４】
また、ウェル４ａの一部に、ｐ+型のコンタクト領域４ｂと第１のｎ型不純物領域であるソース領域５とが互いに隣接するように形成されている。コンタクト領域４ｂおよびソース領域５はウェル４ａの表面から内部に向かって形成されている。ｐ+型のコンタクト領域４ｂには、約５×１０19ｃｍ-3のｐ型不純物がドープされており、ソース領域５には、１×１０19ｃｍ-3以上１×１０20ｃｍ-3の以下のｎ型不純物がドープされている。
【００４５】
ソース領域５とドリフト層３とを接続するように、表面チャネル層７ｂが少なくともウェル４ａの表面上に形成されている。表面チャネル層７ｂは、ｎ型の導電型を有し、ｎ型窒素、リンおよびアンチモンのうち、少なくとも１つを微量含む。不純物濃度は、低い方が好ましく、意図してドーピングする量よりも少ないことが好ましい。例えば、ＣＶＤ法などによるエピタキシャル結晶成長中にバックグラウンドの雰囲気などに含まれる窒素、リン、アンチモンが、たまたま取り込まれる程度の量であることが望ましい。このような表面チャネル層７ｂを有することによって、ＭＯＳＦＥＴの閾値電圧が表面チャネル層の不純物濃度にはほとんど依存しなくなる。意図的にｎ型不純物をドーピングしない場合には、成長条件にも依存するが、表面チャネル層７の不純物濃度は、１×１０16ｃｍ-3以下であることが望ましい。また、表面チャネル層７の不純物濃度を１×１０15ｃｍ-3以下に抑えることができれば、より好ましい。ただし、表面チャネル層７の不純物濃度が１×１０14ｃｍ-3以下になると、チャネル層自体が高抵抗層となってしまうので好ましくなく、その場合には下記に示す濃度範囲に設定することが好ましい。
【００４６】
ｎ型不純物を意図的にドープすることによって表面チャネル層７ｂを形成する場合には、閾値電圧の安定性を考慮して、つまり、不純物濃度の制御が適切に行えることを考慮して、不純物濃度は、１×１０14ｃｍ-3以上１×１０16ｃｍ-3以下であることが好ましい。ウェル４ａの不純物濃度が典型的には１×１０17ｃｍ-3以上に設定されるので、表面チャネル層７ｂの不純物濃度を、ウェル４ａの不純物濃度より１桁以上小さい１×１０16ｃｍ-3以下に設定することによって、確実に表面チャネル層７ｂの不純物濃度をウェル４ａの不純物濃度より低くすることができ、閾値電圧が変動しにくくなる。また、表面チャネル層７ｂの不純物濃度は１×１０14ｃｍ-3以上であれば、表面チャネル層７ｂと接続される半導体領域との抵抗を事実上無視できる程度に小さな値に抑えることができる。
【００４７】
また、表面チャネル層７ｂはｐ型の導電型を有し、ボロンおよびアルミニウムのうち、少なくとも１つを微量含んでいてもよい。この場合も、不純物濃度は低い方が好ましく、意図してドーピングする量よりも少ないことが好ましい。このような表面チャネル層７ｂを有することによって、ＭＯＳＦＥＴの閾値電圧が表面チャネル層の不純物濃度にはほとんど依存しなくなる。意図的に不純物をドーピングしない場合には、表面チャネル層７ｂのｐ型不純物濃度は、１×１０16ｃｍ-3以下であることが望ましい。
【００４８】
あるいは、ｐ型不純物を意図的にドープすることによって表面チャネル層７ｂを形成してもよい。この場合、閾値電圧の安定性を考慮して、不純物濃度は、１×１０14ｃｍ-3以上１×１０16ｃｍ-3以下であることが好ましい。ｎ型の場合と同様、表面チャネル層７ｂの不純物濃度が１×１０16ｃｍ-3以下であれば、閾値電圧が変動しにくくなる。表面チャネル層７ｂのｐ型不純物濃度は低いほど、キャリア散乱が減少し、チャネル移動度が上がるため好ましい。ｐ型不純物濃度の下限は結晶成長設備に依存するが、１×１０14ｃｍ-3程度でチャネル移動度は飽和してしまう。このため、不純物濃度は、１×１０14ｃｍ-3以上であればよい。
【００４９】
表面チャネル層７ｂがｐ型である場合、ソース領域５とはｐｎ接合を形成するため、ソース領域５から表面チャネル層７ｂの表面へ電流が流れにくくなる。また、表面チャネル層７ｂとウェル４ａとの間にもｐｎ接合が形成される。このため、表面チャネル層７ｂにイオン注入などによってｎ型不純物領域を形成し、ソース領域５およびウェル４ａと表面チャネル層７ｂの表面近傍とが形成したｎ型不純物領域によって接続されることが好ましい。
【００５０】
ウェル４ａ内の表面チャネル層７ｂの下方であって、ソース領域５とドリフト層３とに跨る表面領域に、第２のｎ型不純物領域７ａが設けられている。第２のｎ型不純物領域７ａの不純物濃度はウェル４ａの不純物濃度と同程度以上であることが好ましい。具体的には、ウェル４ａの不純物濃度が、典型的な値である１×１０17ｃｍ-3程度である場合、第２の不純物領域７ａの不純物濃度を１．５×１０17ｃｍ-3程度に調節することにより、閾値電圧を適正な値である４Ｖ程度に制御することができる。ウェル４ａの不純物濃度が、１×１０19ｃｍ-3程度である場合には、第２の不純物領域７ａの不純物濃度を５×１０18ｃｍ-3程度に調節することにより、閾値電圧を４Ｖ程度に制御することができる。このように、ウェル４ａの不純物濃度範囲を考慮した場合、第２の不純物領域７ａの不純物濃度を５×１０16ｃｍ-3以上１×１０19ｃｍ-3以下に調節することによって、閾値電圧を４Ｖ程度に制御することができる。また、閾値電圧を４Ｖよりも多少低い値あるいは高い値に制御したい場合でも、第２の不純物領域７ａの不純物濃度をこの範囲内で調整することにより、所望の閾値を実現することができる。
【００５１】
第２のｎ型不純物領域７ａおよび表面チャネル層７ｂがチャネル７を構成する。表面チャネル層７ｂの厚さは１０ｎｍ以上２００ｎｍ以下であることが好ましい。ＭＯＳＦＥＴ１０１の閾値は、ほぼ、第２の不純物領域７ａの不純物濃度の濃度、厚さ、あるいは、より本質的にはドーズ量により制御される。ただし、表面チャネル層７ｂの厚さが閾値に与える影響は濃度に比べて小さい。また、表面チャネル層７ｂの厚さはＭＯＳＦＥＴ１０１の製造プロセスによる制約を大きく受ける。
【００５２】
ゲート酸化膜を形成する前において、表面チャネル層７ｂが１０ｎｍ程度の厚さを有していれば、ゲート酸化膜と表面チャネル層７ｂとの間で理想的に平滑なゲート酸化膜と表面チャネル層との界面およびゲート酸化膜の表面を得ることができる。しかし、表面チャネル層７ｂの厚さが１０ｎｍより小さいと平滑な界面やゲート酸化膜の表面を得ることが困難になる。また、表面チャネル層７ｂの厚さが２００ｎｍ以上である場合、ドレイン側の電界が表面チャネル層７ｂに染み出し、チャネル変調に悪影響を及ぼす。具体的にはショートチャネル効果が顕著になる。
【００５３】
したがって、プロセスマージンも考慮した場合、表面チャネル層７ｂの厚さは３０ｎｍ以上１００ｎｍ以下であることが好ましい。この範囲内の厚さであれば、製造プロセスにより生じる誤差を考慮しても、所定の特性を有するＭＯＳＦＥＴ１０１を安定して製造することができる。
【００５４】
また、第２のｎ型不純物領域７ａのシート濃度は１０12ｃｍ-2であることが好ましい。ＭＯＳＦＥＴ１０１の閾値電圧は第２のｎ型不純物領域７ａの濃度制御を行うことによっても制御できる。例えば、表面チャネル層７ｂの厚さを５０ｎｍに設定した場合、第２のｎ型不純物領域７ａのシート濃度を１×１０12ｃｍ-2以上５×１０12ｃｍ-2以下の範囲で変化させることによって、閾値電圧を３Ｖ以上６Ｖ以下に制御することができる。イオン注入を用いることによって、第２のｎ型不純物領域７ａの不純物濃度のばらつきを１％以下にまで抑えることが可能であるため、閾値電圧を高い精度で制御可能である。
【００５５】
このようにして、ウェル４ａ内にソース領域５、コンタクト領域４ｂおよび第２のｎ型不純物領域７ａが形成される。図１（ｃ）はドリフト層３の表面から見たウェル４ａの構造を示す平面図である。コンタクト領域４ｂをソース領域５が囲んでおり、さらにソース領域５を第２のｎ型不純物領域７ａが囲んでいる。
【００５６】
図１（ａ）に示すように、第２のｎ型不純物領域７ａに隣接するようにドリフト層３の表面領域に第３のｎ型不純物領域７ｃが設けられている。第３のｎ型不純物領域７ｃの不純物濃度は、ウェル４ａの不純物で補償されることがないので、ウェル４ａの不純物濃度と同程度の５×１０16ｃｍ-3以上５×１０17ｃｍ-3以下に設定することにより、チャネル抵抗を低減する効果がある。第３のｎ型不純物領域７ｃの不純物濃度をより高く、例えば、１×１０18ｃｍ-3程度にすれば、さらにチャネル抵抗の低減効果が得られる。しかし、第３のｎ型不純物領域７ｃに電界が集中し、ゲートリークが生じたり、ゲート絶縁膜の破壊が生じる可能性がある。
【００５７】
各ユニットセルＵは、第３のｎ型不純物領域７ｃと、隣接するユニットセルＵの第３のｎ型不純物領域７ｃとの間であって、ドリフト層３の表面領域に形成された第４のｎ型不純物領域７ｄを有する。第４のｎ型不純物領域７ｄの不純物濃度は、第３のｎ型不純物領域７ｃの不純物濃度よりも低く、かつドリフト層３の不純物濃度と同程度以上であることが好ましい。
【００５８】
図１（ｂ）に示すように、第３のｎ型不純物領域７ｃはウェル４ａの四隅を除いてウェル４ａを囲んでいる。言い換えれば、第３のｎ型不純物領域７ｃはウェル４ａの四隅には設けられていない。
【００５９】
表面チャネル層７ｂ上にはゲート絶縁膜８ａが設けられている。また、ゲート絶縁膜８ａ上にはゲート電極８ｂが設けられている。ゲート絶縁膜８ａは、例えば酸化シリコンからなり、酸化シリコンを堆積してパターニングしてもよいし、表面チャネル層７ｂの表面を熱酸化することによって形成してもよい。ゲート電極８ｂは例えば、ポリシリコンからなる。
【００６０】
ソース領域５およびコンタクト領域４ｂと電気的に接合されるようにソース電極６が設けられている。また、基板２のドリフト層３が設けられていない側の面にはドレイン電極１が設けられている。ソース電極６およびドレイン電極１は、例えば、Ｎｉ合金からなり、熱処理によって、ソース領域５およびコンタクト領域４ｂ、ならびに、基板２とオーミック接触している。
【００６１】
ゲート電極８ｂを覆うように層間絶縁膜９が設けられ、層間絶縁膜９にはソース電極６が露出するようにコンタクトが形成されている。ソース電極６はソース配線１０に電気的に接続されている。ソース配線１０には他のユニットセルのソース電極９も接続される。
【００６２】
以上のように構成されたＭＯＳＦＥＴ１０１の各ユニットセルにおいて、ソース電極６とドレイン電極１間に所定の電圧が印加された状態で、ゲート電極８ｂに閾値電圧以上のバイアス電圧が印加されると、キャリアである電子が図１（ａ）の矢印で示すように、ソース電極６からソース領域５を経て表面チャネル層７ｂのゲート絶縁膜８ａとの界面近傍を移動する。表面チャネル層７ｂはエピタキシャル成長によって形成されており、不純物濃度が低く抑えられている上に、活性化アニール処理が施されていないため、ゲート絶縁膜８ａとの界面の近傍の結晶性の乱れもほとんどない。このため、チャネル抵抗は低い。
【００６３】
また、第３のｎ型不純物領域７ｃが設けられているため、ウェル４ａとの接触によってドリフト層３中に形成される空乏層３ｄは第３のｎ型不純物領域７ｃから供給されるキャリアによって、第３のｎ型不純物領域７ｃが設けられた位置にまで伸びることがない。このため、表面チャネル層７ｂを移動する電子は、第３のｎ型不純物領域７ｃを通ってドリフト層３へ流入することができ、図１１を参照して説明したように、チャネル長が延びることはない。これにより、チャネル抵抗が効果的に低減される。
【００６４】
また、各ユニットセルＵは、第３のｎ型不純物領域７ｃと、隣接するユニットセルＵの第３のｎ型不純物領域７ｃとの間であって、ドリフト層３の表面領域に形成された第４のｎ型不純物領域７ｄを有する。第４のｎ型不純物領域７ｄの不純物濃度は第３のｎ型不純物領域７ｃの不純物濃度よりも低い。このため、ＭＯＳＦＥＴ１０１がオフ状態にあるとき、隣接するウェル４ａからそれぞれドリフト層３へ伸びる空乏層がウェル４ａ間の中間の点Ｐの下方にまで達し、ドレイン電極１に印加される電圧が、点Ｐに集中することが抑制される。したがって、ＭＯＳＦＥＴ１０１の耐圧の向上および信頼性の向上を図ることができる。
【００６５】
ＭＯＳＦＥＴ１０１において、上述した効果を発揮しつつ、チャネルの蓄積ドリフト抵抗を低減させるためには、第３のｎ型不純物領域７ｃの形状および不純物濃度は所定の条件を満たすことが好ましい。具体的には、図２に示すように、第３のｎ型不純物領域７ｃの深さｄ７ｃは、ウェル４ａの深さｄ４ａよりも小さいほうが好ましい。
【００６６】
第３のｎ型不純物領域７ｃの主な役割は蓄積ドリフト抵抗の低減にあり、表面チャネル層７ｂ近傍の不純物濃度を高めれば、蓄積ドリフト抵抗を低減することができる。このため、第３のｎ型不純物領域７ｃの深さは小さくても大きくても蓄積ドリフト抵抗を低減する効果は得られる。しかし、第３のｎ型不純物領域７ｃの深さｄ７ｃを、ウェル４ａの深さｄ４ａよりも小さく設定することにより、オフ状態における特性を向上させることができる。具体的には、ドレイン電極１に高電圧が印加された場合におけるゲート絶縁膜８ａ内の信頼性を向上させ、ドレインに印加される高電界によるショートチャネル効果およびドレインリークの増大といった不具合を抑制することができる。これらの特性の向上は、一般的には、蓄積ドリフト抵抗の低減とトレードオフの関係にある。しかし、第３のｎ型不純物領域７ｃの深さｄ７ｃを小さくし、ＭＯＳＦＥＴ１０１のオフ状態において高電圧がゲート絶縁膜８ａに印加されないようにすることによって、蓄積ドリフト抵抗の低減とこれらの特性の向上とを達成し得る。
【００６７】
さらに、第３のｎ型不純物領域７ｃの不純物濃度は、ユニットセルＵの配列方向において、第２のｎ型不純物領域７ａから離れるにつれて小さくなっていることが好ましい。また、第３のｎ型不純物領域７ｃの不純物濃度は、ドリフト層３の表面から離れるにつれて（ドリフト層３の内部に向かうほど）小さくなっていることが好ましい。これにより、図１に示す点Ｐにおける電界強度を弱めることができ、ドレイン電極１に高電圧が印加された場合におけるゲート絶縁膜８ａ内の信頼性をさらに向上させ、ドレインに印加される高電界によるショートチャネル効果およびドレインリークの増大といった不具合をさらに抑制することができる。
【００６８】
第３のｎ型不純物領域７ｃの深さｄ７ｃは、第３のｎ型不純物領域７ｃの形成方法（プロセス）にも依存するが、ユニットセルＵの配列方向における第３のｎ型不純物領域の幅ｗ７ｃと同程度となる。つまり、炭化珪素半導体へ不純物を注入することによって１μｍよりも小さいオーダー不純物領域を形成する場合、形成する不純物領域の深さと横方向の広がりは、同程度となる。
【００６９】
したがって、第３の不純物領域７ｃの深さｄ７ｃを小さくすることによって、第３の不純物領域の幅ｗ７ｃも小さくすることができる。ユニットセルＵの配列方向における第２のｎ型不純物領域７ａの幅ｗ７ａがＭＯＳＦＥＴ１０１のチャネル長（Ｌｇ）となるため、ユニットセルＵの配列方向における第２のｎ型不純物領域７ａの幅ｗ７ａよりも第３の不純物領域の幅ｗ７ｃ、つまり、第３の不純物領域７ｃの深さｄ７ｃを小さくすることによって、蓄積ドリフト抵抗を効果的に低減することができる。
【００７０】
また、第３のｎ型不純物領域７ｃの深さｄ７ｃは、第１のｎ型不純物領域５の深さｄ５よりも小さいことが好ましい。第３のｎ型不純物濃度領域７ｃはイオン注入により形成されるが、第３のｎ型不純物領域７ｃを第１のｎ型不純物領域５よりも深く設計した場合、ウェル４ａのキャリア濃度に影響を及ぼし耐圧等に悪影響を及ぼす可能性があるからである。
【００７１】
また、第３のｎ型不純物領域７ｃの不純物濃度をＮｅｘｔとし、ウェル４ａの不純物濃度をＮａとし、炭化珪素の比誘電率をεとし、電気素量をｑとし、第２のｎ型不純物領域７ａと第３のｎ型不純物領域７ｃとの接合部分の内部電位をＶｂｉ（ビルトインポテンシャル）とし、表面チャネル層７ｂに形成されるチャネルのチャネル長をＬｇとした場合、以下の関係を満たしていることが好ましい。
【数１】
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【００７２】
上式の関係を満たすように第３のｎ型不純物領域７ｃの不純物濃度Ｎｅｘｔを制御すれば、トレードオフの関係にある蓄積ドリフト抵抗の低減とＪＦＥＴ間、特に、点Ｒにおける電界集中の抑制とを最適化できる。
【００７３】
ＭＯＳＦＥＴ１０１は例えば以下の方法によって作製することができる。まず図３（ａ）に示すように、例えば４Ｈ−ＳｉＣの（０００１）面から８°のオフ角を持つＳｉＣ基板を基板２として用意する。図３（ｂ）に示すように、基板２の主面上に、熱ＣＶＤ等により、基板２よりも低濃度でｎ型不純物を含む高抵抗のＳｉＣからなるドリフト層３を形成する。基板２は面方位が８°以下である低オフ角基板であってもよい。ドリフト層３は、例えば、原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）を用い、キャリアガスとして水素（Ｈ2）を、ドーパントガスとして窒素（Ｎ2）をそれぞれ用いる。例えば１０００Ｖ耐圧のＭＯＳＦＥＴを製造する場合は、高抵抗ＳｉＣ層３の不純物濃度は１×１０15ｃｍ-3以上１×１０16ｃｍ-3以下であることが望ましく、その厚さは１０μｍ以上であることが望ましい。
【００７４】
次に図３（ｃ）に示すように、ウェル用マスク５０をドリフト層３上に形成する。まず、厚さ１．５μｍであり、５００℃以上の高温でも形状を維持するマスク材をドリフト層３上に形成し、フォトリソグラフィーおよびドライエッチングにより、ウェル４ａを形成する部分のみに開口を設ける。マスク材には、酸化膜、ポリシリコン、窒化膜などを用いることができる。高温で変質しない材料であれば他の材料を用いても良い。ウェル用マスク５０の厚さは、イオン注入の注入エネルギーに依存するが、注入種がウェル用マスク５０を突き抜けないような厚さにすればよい。その後、図３（ｄ）に示すように、注入欠陥を低減するために基板温度を４００℃以上６００℃以下に保ったまま、アルミニウムまたはボロンをドリフト層３に注入する。これは、図４（ａ）に示すようにドリフト層３に対して垂直にイオンを注入させることによって行う。ウェル４aにおけるｐ型不純物不純物の濃度は、通常１×１０17ｃｍ-3以上１×１０18ｃｍ-3以下であり、ウェル４ａの深さはパンチスルーしないように設計する。例えば、Ａｌを３０ｋｅＶで５×１０11ｃｍ-3、７０ｋｅＶで１．５×１０12ｃｍ-3および２０ｋｅＶで３×１０12ｃｍ-3の条件でドリフト層３に注入することによって、ウェル３の表面から深さ２０ｎｍ以内の領域を３×１０17ｃｍ-3程度の不純物濃度にする。さらに１５００V以上の耐圧を持たせるために、例えば５００ｋｅＶで６×１０13ｃｍ-3注入し、０．５５μmの深部における濃度が３×１０18ｃｍ-3となるように注入を行う。これにより、ウェル４ａがドリフト層３内に形成される。
【００７５】
次に図３（ｅ）に示すように、斜めイオン注入を行うことによって、ドリフト層３中であって、ウェル用マスク５０の下方の一部に第３のｎ型不純物領域７ｃを形成する。この際、注入欠陥を低減するために、基板温度を４００℃以上６００℃以下に保って注入を行うことが好ましい。図４（ｂ）に示すように、ウェル用マスク５０の開口形状を規定する辺、つまり、四角形状を構成する辺に対して垂直な面内において、基板２に対して傾斜させた方向から不純物イオンがドリフト層３に照射されるように、ドリフト層３が形成された基板２を傾け、ドリフト層３に窒素を注入する。不純物濃度は例えば、１０17ｃｍ-3以上１０18ｃｍ-3で以下であり、注入深さはおおよそ０．１μｍ以上０．３μｍ以下である。図４（ｂ）に示すように、ユニットセルのウェル用マスク５０の４辺の下方に第３のｎ型不純物領域７ｃが形成されるように、基板２を９０度ずつ回転させて、４回注入を行う。これにより、図１（ｂ）に示すように、ウェル４ａの四隅を除く外側領域に第３のｎ型不純物領域７ａが形成される。
【００７６】
このとき、図４（ｃ）に示すように、ドリフト層３の表面に対して斜めの方向から不純物を入射させながら、法線を回転軸として基板２を連続的に回転させても良い。この場合、図５に示すようにウェル４ａの周囲全体を連続的に囲む第３のｎ型不純物領域７ｃを備えたＭＯＳＦＥＴ１０１’が作製できる。
【００７７】
上述したように、注入中は基板温度を高温に保つ方が好ましいが、基板を加熱する方式によっては、基板を加熱しながら基板を連続的に回転させることが困難であることも考えられる。この場合には、基板２のドリフト層３の表面に対して傾斜させた方向から不純物をドリフト層３に注入しながら、基板２を段階的に回転させてもよい。より具体的には、不純物イオンの照射方向に対して、法線が非平行となるように基板２を支持し、ｎ型不純物を基板２のドリフト層３に注入後、法線を軸として前記基板をθ＝３６０°／ｎ（ｎは２以上の整数）だけ回転させる。その後ｎ型不純物をドリフト層３に注入し、法線を軸として基板２をθ＝３６０°／ｎ（ｎは２以上の整数）だけ回転させる。このようにｎ回注入を行い、（ｎ−１）回基板２を回転させることによって、ドリフト層３中のウェル用マスク５０の下方の一部に第３のｎ型不純物領域７ｃを形成する。ｎ回より多く注入を行い、（ｎ−１）回よりも多く基板を回転させてもよい。
【００７８】
続いて図３（ｆ）に示すようにドリフト層３に対して垂直な方向からイオン注入を行い、第２の不純物領域７ａと、ソース領域５となる領域とを含む不純物領域をドリフト層３に形成する。注入種として窒素を用い、３０ｋｅＶの注入エネルギーおよび１０11ｃｍ-2以上１０12ｃｍ-2以下のドーズで注入することによって、閾値電圧を３Ｖ以上６Ｖ以下まで制御することが可能である。注入種としては窒素以外にリン、アンチモンといったｎ型の不純物を用いることができる。この場合、窒素と同様の不純物プロファイルとなるように設計するのが望ましい。
【００７９】
このようにウェル用マスク５０を用いて、自己整合的（セルフアライン）に閾値電圧制御のための注入を行うことによって、第４のｎ型不純物領域７ｄに注入種が注入されることがない。したがって、ＭＯＳＦＥＴがオフ状態にあるとき、第４のｎ型不純物領域７ｄに電界が集中してドレインリークの増大するのを抑制することができ、また、耐圧が低下するのを抑制することができる。さらに高ドレイン電界に起因するゲート絶縁膜のリークの増加もしくはゲート絶縁膜破壊を抑制することができ、閾値電圧の低下を抑制することも可能となる。
【００８０】
次に、ソース領域５用マスクを形成する。図３（ｇ）に示すように、ドリフト層３の全面にマスク５２を堆積し、フォトリソグラフィーを行う。この時、後の工程でコンタクト領域４ｂを形成する部分にレジストマスク５３を形成する。図３（ｈ）に示すように、レジストマスク５３を用い、薄膜５２をドライエッチングすることによってソース領域５となる部分にのみ開口を設ける。この際、異方性エッチングによって、ウェル用マスク５０の側壁にサイドウォールを形成することによって、自己整合的（セルフアライン）にゲート長を規定することができる。これにより、チャネル長Ｌｇが、おおよそ０．５μｍ以上１μｍ以下の微細ゲート長を有するトランジスタを作製することが可能となる。
【００８１】
図３（ｉ）に示すように、レジストマスク５３を除去し、図３（ｊ）に示すように、ウェル用マスク５０およびマスク５２を用いてドリフト層３にｎ型不純物を注入することによってソース領域５を形成する。ソース領域５の不純物濃度は、電極形成時にオーミックコンタクトが形成されるように１×１０19ｃｍ-3以上１×１０20ｃｍ-3以下に設定する。
【００８２】
次に、図３（ｋ）に示すように、ウェル用マスク５０およびマスク５２を除去し、コンタクト領域４ｂを規定するマスク５４を形成し、図３（ｌ）に示すように、マスク５４を用いてアルミニウムをドリフト層３に注入することによって、ｐ型のコンタクト領域４ｂを形成する。コンタクト領域４ｂの不純物濃度は、電極形成時にオーミックコンタクトが形成されるように１×１０20ｃｍ-3程度に設定する。注入後、マスク５４を除去する。
【００８３】
なお、設計により、ウェル４の不純物濃度が高くなり、適正な閾値電圧（３Ｖ）を得るために、上述の第２の不純物領域７ａおよびソース領域５となる領域とを含むｎ型不純物領域の形成のためのイオン注入（図３（ｆ））のドーズ量を１×１０12ｃｍ-2程度に設定する場合、ウェル４ａへのコンタクト抵抗が上昇する可能性がある。この場合、レジストマスク５２を除去後（図３（ｋ））、コンタクト領域４ｂとなる領域の表層であって、コンタクト領域４ｂにとってはカウンタードープされた領域である上述のｎ型不純物領域をエッチングする工程を追加してもよい。その後、上述したようにマスク５４を形成し（図３（ｋ））、図３（ｌ）に示すように、マスク５４を用いてアルミニウムをドリフト層３に注入することによって、ｐ型のコンタクト領域４ｂを形成する。これにより、ウェル４ａへのコンタクト抵抗が高くなることが抑制される。この場合、第２の不純物領域７ａはコンタクト領域４ｂより浅く（底部の位置が基板２側に）なる。
【００８４】
また、ｎ型不純物領域をエッチングしない場合でも、第２の不純物領域７ａの深さはコンタクト領域４ｂより浅いことが好ましい。言い換えれば、コンタクト領域４ｂは第２の不純物領域７ａより深いことが好ましい。これにより、コンタクト領域４ｂは、カウンタードープされていない領域でウェル４ａと接触することができるため、ウェル４ａへのコンタクト抵抗を低減することができる。
【００８５】
マスク５４を除去した後、ドリフト層３に注入した不純物を活性化するため、アルゴンなどの不活性ガスの雰囲気中、１７００℃、３０分間基板２を保持し、活性化アニールを施す。このとき、ドリフト層３上には、おおよそ高さ１０ｎｍ以上１００ｎｍ以下のマクロステップが発生し、表面粗さが大きくなり、表面の平滑性が悪化する。このため、表面平坦性の悪化を防止するために、ドリフト層３の表面をＤＬＣ（ダイヤモンドライクカーボン）等の高温に耐える材料で被覆し、熱処理を行うことが好ましい。これにより、表面の荒れをおおよそ１ｎｍ以上１０ｎｍ以下に抑えることが可能となる。
【００８６】
次に、図６（ａ）に示すように、ドリフト層３の表面に表面チャネル層７ｂをエピタキシャル成長させる。表面チャネル層７ｂは、例えば、ドリフト層３と同様に形成することができる。ただし、不純物は意図的には添加しないで表面チャネル層７ｂを成長させる。その後、図６（ｂ）に示すように、ソース電極を形成する領域にある表面チャネル層７ｂを除去し、パターニングされた表面チャネル層７ｂの表面を犠牲酸化し、生成した犠牲酸化膜を除去する。
【００８７】
次に、図６（ｃ）に示すように、炉前洗浄（通常のＲＣＡ洗浄）を行い、ドリフト層３の表面および表面チャネル層７ｂの表面を酸化することにより、ゲート絶縁膜８ａを形成する。ゲート絶縁膜８ａは例えば特開２００５−１３６３８６号公報に示される方法によって形成することができる。ゲート絶縁膜８ａの厚さはゲート駆動回路の動作電圧で決定される。ゲート絶縁膜８ａの信頼性を考えると、ゲート絶縁膜８ａがＳｉＯ2からなる場合、３ＭＶ／ｃｍ程度の電界で設計するのが標準である。したがって、ゲート動作電圧が２０Ｖの時、ゲート絶縁膜８ａの厚さは７０ｎｍ程度となる。
【００８８】
次に図６（ｄ）に示すように、ゲート絶縁膜８ａ上にゲート電極８ｂを形成する。ゲート電極８ｂはｎ型の不純物（リンやアンチモン）が高濃度に堆積されたポリシリコン膜を堆積し、パターニングを行うことによって形成できる。ポリシリコン膜はｐ型の不純物で高濃度に含む膜であってもよい。なお、表面チャネル層７ｂの厚さは、成長した半導体層からＣＭＰの研磨量、犠牲酸化膜の厚さおよび酸化膜の厚さを引いた厚さになる。ゲート電極８ｂは７×１０20ｃｍ-3程度のリン不純物を含むのが一般的である。厚さは５００ｎｍ程度あればよい。形成したゲート電極８ｂは活性化のためのＰＳ酸化を行う。例えば９００℃、ドライ酸素雰囲気化で、５０ｎｍ以上１００ｎｍ以下の酸化膜が成長する条件で熱処理を行うことによって信頼性の高いゲートを実現することが可能である。
【００８９】
その後、図６（ｅ）に示すように、ＰＳＧ膜からなる層間絶縁膜９を形成し、図６（ｆ）に示すように、コンタクト領域を開口する。層間絶縁膜としてはＨＴＯやプラズマＣＶＤ等で堆積される酸化膜を用いてもよい。
【００９０】
図６（ｇ）に示すように、ソース電極６の電極材料としてＴｉ膜、あるいは、Ｎｉ膜を堆積し、パターニングを行う。その後、オーミックコンタクト形成のためにおおよそ９００℃以上１０００℃以下で熱処理を行う。コンタクト抵抗は１０-5Ωｃｍ2程度以下である。その後図６（ｈ）に示すように、Ａｌ膜を堆積し、パターニングを行うことにより、各ユニットセルのソース電極６を接続するソース配線１０を形成する。最後に、図６（ｉ）に示すように、Ｔｉ膜やＮｉ膜を基板２のドリフト層３が形成されていない面（裏面）に堆積し、おおよそ９００℃以上１０００℃以下で熱処理を行うことによってドレイン電極１を形成する。このようにして二重注入型ＭＯＳＦＥＴが完成する。
【００９１】
なお、本実施形態では、第４のｎ型不純物領域７ｄの不純物濃度はドリフト層３の不純物濃度と同じである。第４のｎ型不純物領域７ｄの不純物濃度をドリフト層３の不純物濃度よりも高くする場合には、ＭＯＳＦＥＴ１０１がオフ状態にあり、かつ、ドレイン電圧を保持している状態において、隣接するセルのｐ型ウェル４ａ間の中間点におけるゲート酸化膜の信頼性が確保できるように第４のｎ型不純物領域７ｄの不純物濃度を決定することが好ましい。
【００９２】
（第２の実施形態）
以下に、本発明による半導体装置の第２の実施形態を説明する。図７（ａ）は、二重注入型のＭＯＳＦＥＴ１０２の一部の断面構造を示しており、図７（ｂ）は、ＭＯＳＦＥＴ１０２のドリフト層３における平面図を示している。図７（ａ）は図７（ｂ）における６Ａ−６Ａ線における断面構造を示している。図７（ｂ）において１Ａ−１Ａ線で示す断面の構造は第１の実施形態と同じである。第１の実施形態と同様、ＭＯＳＦＥＴ１０２は複数のユニットセルＵを含んでおり、ドリフト層３上において、各ユニットセルＵは四角形状を有しており四角形状が千鳥状に配置されている。
【００９３】
図７（ａ）および（ｂ）に示すようにＭＯＳＦＥＴ１０２は、ドリフト層３中であって、第４のｎ型不純物領域７ｄに隣接し、かつ、ユニットセルＵの頂点を含む位置に第５のｎ型不純物領域３１をさらに備えている点で第１の実施形態と異なる。第５のｎ型不純物領域３１の不純物濃度は第４のｎ型不純物領域７ｄの不純物濃度よりも低く設定されている。
【００９４】
また、繰り返しになるが、第４のｎ型不純物領域７ｄの不純物濃度は第３のｎ型不純物領域７ｃの不純物濃度よりも低く設定される。このように濃度設定することでチャネル抵抗を効果的に低減した上で、ウェル４間の中点である点Ｐにおける信頼性を改善することができる。つまり、ドレインに大きな電圧を印加した時に発生する点Ｐにおける電界集中を効果的に回避することが可能となる。
【００９５】
図７（ｂ）に示すように、隣接する２つのユニットセルＵのウェル４ａ間の距離は、隣接ユニットセルＵと辺で接している位置（１Ａ−１Ａ線の位置）よりもユニットセルＵの頂点を通る位置（６Ａ−６Ａ線の位置）において長くなる。このため、ＭＯＳＦＥＴ１０２がオフ状態にあり、かつ、ドレイン電圧が印加された状態にあるときに、隣接ユニットセルＵと辺で接している位置において、ドリフト層３が完全に空乏化するように第４のｎ型不純物領域７ｄの不純物濃度が設定されていても、ユニットセルＵの頂点である点Ｑ近傍まではウェル４ａからの空乏層が達しない。このため、点Ｑにおいて電界の集中が生じる可能性がある。
【００９６】
このため、本実施形態では、第５のｎ型不純物領域３１の不純物濃度を第４のｎ型不純物領域７ｄよりも小さくなるように設定する。より好ましくは、ＭＯＳＦＥＴ１０２のドレイン電極１に電圧を印加した場合において、第４のｎ型不純物領域が空乏化する前に第５のｎ型不純物領域が空乏化するように、第５のｎ型不純物領域の不純物濃度を第４の不純物領域の濃度よりも小さく設定する。これにより、ユニットセルＵの頂点である点Ｑを通る位置（６Ａ−６Ａ線の位置）において、隣接する２つのユニットセルＵのウェル４ａ間の距離が長くなっていても、隣接ユニットセルＵと辺で接している位置においてドリフト層３が空乏化するとき、ユニットセルＵの頂点である点Ｑ近傍においてもドリフト層３を空乏化することができる。よって、ＭＯＳＦＥＴ１０２がオフ状態にあり、かつ、ドレイン電圧が印加された状態にあるときに点Ｑにおける電界の集中が抑制される。その結果、オフ状態におけるドレインリークの増大を抑制することができ、また、耐圧の低下が起こるのを抑制することができる。さらに、高ドレイン電界に起因するゲート絶縁膜リークの増加もしくはゲート絶縁膜の破壊を抑制することができ、閾値電圧の低下を抑制することも可能である。
【００９７】
（実験例）
以下、第１の実施形態のＭＯＳＦＥＴ１０１において、第３のｎ型不純物領域およびウェルの不純物濃度を変化させた場合におけるチャネル抵抗への影響について実験した結果を説明する。
【００９８】
図７に示すようにユニットセルの大きさを、Ｘｃｅｌｌとし、ユニットセルの配列方向において、隣接する２つのユニットセルの第１のｎ型不純物領域５間の距離および第２のｎ型不純物領域７ａ間の距離を、それぞれａ＋２Ｌｇ、ａとする。ユニットセルの配列方向における第２のｎ型不純物領域７ａの幅がチャネル長となるＬｇで示される。表1に計算に用いた値を示す。
【００９９】
【表１】
2010044226.tif 000020
【０１００】
図８は、第１のｎ型不純物領域５のキャリア濃度Ｎａと第３のｎ型不純物領域７ｃの不純物濃度Ｎｅｘｔ）を変化させた時のチャネル抵抗Ｒｃｈ［ｍΩｃｍ2］の大きさを計算した結果を示している。チャネル抵抗Ｒｃｈは、実効チャネル移動度が３９．３ｃｍ2／Ｖｓであるとして計算した。この値は、エピタキシャル成長した炭化珪素半導体層の表面を酸化することにより酸化珪素膜を形成し、その後さらに窒化することにより得られたゲート絶縁膜を有するチャネルを用いて求めた値である。他の絶縁膜に基づく実効チャネル移動度を用いても同様の結果が得られる。ＭＯＳＦＥＴ１０１の閾値は７Ｖであり、ゲートに２０Ｖの電圧を印加した状態でチャネル抵抗Ｒｃｈを求めた。動作温度は２００℃に設定した。
【０１０１】
図８から分るように、ウェル４の不純物濃度にかかわらず、第３のｎ型不純物領域の不純物濃度が高くなればチャネル抵抗Ｒｃｈが小さくなり、０．９ｍΩｃｍ2に収束する。この値は、空乏層の形成によるチャネル長の伸びが生じない、本来のチャネル長Ｌｇ＝０．５μｍによるチャネル抵抗値である。
【０１０２】
これに対し、第３のｎ型不純物領域７ｃの不純物濃度Ｎｅｘｔがドリフ層３程度、つまり、５×１０15ｃｍ-3〜１×１０16ｃｍ-3の範囲であり、かつ、ウェルの不純物濃度Ｎａが１×１０17ｃｍ-3以上であれば、チャネル抵抗Ｒｃｈは１．８ｍΩｃｍ2以上となり、本来のチャネル抵抗の倍以上の値となってしまう。
【０１０３】
このことから、チャネル抵抗を大幅に低減させるためには、第３のｎ型不純物領域７ｃの不純物濃度を１×１０16ｃｍ−3以上に設定するのが好ましいことが分かる。
【０１０４】
チャネル抵抗の低減という観点では、第３のｎ型不純物領域７ｃの不純物濃度Ｎｅｘｔは高いほど好ましい。しかし、不純物濃度Ｎｅｘｔを１０18ｃｍ-3以上に設定すると、ドレインに高電圧を印加した際、第３のｎ型不純物領域７ｃに高電界がかかる。この場合、オフ特性に不利となり、耐圧の低下、リーク電流の増加が起こる原因となる。また、オフ状態において、最も高電界となる図１における点Ｐにおけるゲート酸化膜の電界強度を下げるためには、第３のｎ型不純物領域７ｃの不純物濃度Ｎｅｘｔは、１０17ｃｍ-3以下にすることがより好ましい。図８からわかるように、不純物濃度Ｎｅｘｔを１０17ｃｍ-3〜１０18ｃｍ-3程度にしても、チャネル抵抗の増加はそれほど大きくはない。したがって、チャネル抵抗を低減しつつ、ＭＯＳＦＥＴのオフ状態における特性を向上させるという、従来両立が難しいと考えられていた特性の改善を図ることができることが分かる。
【０１０５】
なお、上記第１および第２の実施形態では、炭化珪素基板およびドリフト層はｎ型を有していたが、ｐ型の炭化珪素基板およびドリフト層を用い、上記第１および第２の実施形態とは逆の導電型を有する構造を備えたＭＯＳＦＥＴであっても、第１および第２の実施形態で説明した効果を有する。また、ＭＯＳＦＥＴに限られず、ＩＧＢＴに本発明の構造を採用しても同様の効果を得ることができる。
【産業上の利用可能性】
【０１０６】
本発明はパワーＭＯＳＦＥＴおよびパワーＭＯＳＦＥＴを用いた種々の制御装置や駆動装置に好適に用いられる。
【符号の説明】
【０１０７】
１  ドレイン電極
２  基板
３  ドリフト層
４ａ  ウェル
４ｂ  コンタクト層
５    ソース領域
６    ソース電極
７    チャネル
７ａ  第２のｎ型不純物領域
７ｂ  表面チャネル層
７ｃ  第３のｎ型不純物領域
７ｄ  第４のｎ型不純物領域
８ａ  ゲート絶縁膜
８ｂ  ゲート電極
９  層間絶縁膜
１０  ソース配線
２７ａ  第１のエピタキシャル層
２７ｂ  第２のエピタキシャル層
３０  Ｐ型ウェル間領域
３１  第５のｎ型不純物領域
５０  ウェル用マスク
５２、５３、５４  マスク
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも一次元に配置された複数のユニットセルを含む半導体装置であって、各ユニットセルは、
ｎ型のワイドバンドギャップ半導体からなる基板と、
前記基板上に形成され、前記ｎ型のワイドバンドギャップ半導体からなるドリフト層と、
前記ドリフト層内に設けられたｐ型のウェルと、
前記ウェル内に設けられた第１のｎ型不純物領域と、
前記第１のｎ型不純物領域と前記ドリフト層とを繋ぐように、少なくとも前記ウェルの表面上に形成された表面チャネル層と、
前記ウェル内の前記表面チャネル層の下方であって、前記第１のｎ型不純物領域と前記ドリフト層とに跨る表面領域に設けられており、前記ウェルの不純物濃度と同程度以上の不純物濃度を有する第２のｎ型不純物領域と、
前記第２のｎ型不純物領域に隣接しており前記ドリフト層の表面領域に形成された第３のｎ型不純物領域と、
前記表面チャネル層の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と、
前記第１のｎ型不純物領域と電気的に接続されたソース電極と、
前記基板の前記ドリフト層が形成された面と反対側の面に設けられたドレイン電極と
を備えた半導体装置。
【請求項２】
前記第３のｎ型不純物領域の深さは前記第１のｎ型不純物領域の深さよりも小さい請求項１に記載の半導体装置。
【請求項３】
前記第３のｎ型不純物領域の深さは、前記複数のユニットセルの配列方向における前記第２のｎ型不純物領域の幅よりも小さい、請求項２に記載の半導体装置。
【請求項４】
前記各ユニットセルは、前記第３のｎ型不純物領域と、隣接するユニットセルの第３のｎ型不純物領域との間であって、前記ドリフト層の表面領域に形成された第４のｎ型不純物領域を有し、
前記第４のｎ型不純物領域の不純物濃度は、前記第３のｎ型不純物領域の不純物濃度よりも低く、かつ前記ドリフト層の不純物濃度と同程度以上である請求項３に記載の半導体装置。
【請求項５】
前記ドリフト層中であって、前記第４のｎ型不純物領域に隣接し、かつ、前記ユニットセルの頂点を含む位置に形成された第５のｎ型不純物領域をさらに備え、
前記第５のｎ型不純物領域の不純物濃度は前記第４のｎ型不純物領域の不純物濃度よりも低い請求項４に記載の半導体装置。
【請求項６】
前記各ユニットセルを前記ドリフト層の表面側から見た場合、前記ウェルは略四角形状を有しており、前記第３のｎ型不純物領域は前記ウェルの四角形状の角には設けられていない請求項５に記載の半導体装置。
【請求項７】
前記各ユニットセルを前記ドリフト層の表面側から見た場合、前記第３のｎ型不純物領域は前記ウェルを連続的に囲んでいる請求項５に記載の半導体装置。
【請求項８】
前記第３のｎ型不純物領域の深さは、前記ウェルの深さよりも小さい請求項１に記載の半導体装置。
【請求項９】
前記ｐ型のウェル内に設けられたコンタクト領域をさらに備え、
第２のｎ型不純物領域の深さは、前記コンタクト領域の深さよりも小さい請求項１に記載の半導体装置。
【請求項１０】
前記第３のｎ型不純物領域の不純物濃度をＮｅｘｔとし、前記ウェルの不純物濃度をＮａとし、炭化珪素の比誘電率をεとし、電気素量をｑとし、前記第２のｎ型不純物領域と前記第３のｎ型不純物領域との接合部分の内部電位をＶｂｉとし、前記表面チャネル層に形成されるチャネルのチャネル長をＬｇとした場合、下記式を満たす請求項１に記載の半導体装置。
【数１】
2010044226.tif 000021
【請求項１１】
前記複数のユニットセルの配列方向において、前記第３のｎ型不純物領域の不純物濃度が、前記第２のｎ型不純物領域から離れるにつれて小さくなる請求項１に記載の半導体装置。
【請求項１２】
第３のｎ型不純物領域の濃度は、前記ドリフト層の表面から離れるにつれて小さくなる請求項１に記載の半導体装置。
【請求項１３】
前記表面チャネル層は、ｎ型不純物を含む請求項１に記載の半導体装置。
【請求項１４】
前記表面チャネル層は、ｐ型不純物を含む請求項１に記載の半導体装置。
【請求項１５】
前記表面チャネル層のｎ型不純物または前記ｐ型不純物の不純物濃度は、１×１０16ｃｍ-3以下である請求項１３または１４に記載の半導体装置。
【請求項１６】
ｎ型のワイドバンドギャップ半導体からなるドリフト層が設けられた、ｎ型のワイドバンドギャップ半導体からなる基板を用意する工程（Ａ）と、
ウェル用マスクを前記ドリフト層上に形成する工程（Ｂ）と、
前記ウェル用マスクを用いてｐ型不純物を注入することにより、前記ドリフト層中にｐ型のウェルを形成する（Ｃ）工程と、
前記ウェル用マスクを用いて、前記基板に対して垂直方向および斜め方向からｎ型不純物を注入することにより、前記ドリフト層中に第１のｎ型不純物領域となる領域および第２のｎ型不純物領域を含む不純物領域を形成し、前記ドリフト層中の前記ウェル用マスクの下方の一部に第３のｎ型不純物領域を形成する工程（Ｄ）と、
前記ウェル用マスクに対して自己整合的に第１のｎ型不純物領域用マスクを前記ドリフト層上に形成する工程（Ｅ）と、
前記第１のｎ型不純物領域用マスク用いてｎ型不純物を注入することにより、前記ドリフト層中に前記第１のｎ型不純物領域を形成し、前記第２のｎ型不純物領域を画定する工程（Ｆ）と、
前記第１のｎ型不純物領域用マスクおよび前記ウェル用マスクを除去する工程（Ｇ）と、
前記ドリフト層に対して活性化アニール処理を施す工程（Ｈ）と、
前記第１のｎ型不純物領域と前記ウェルとに接し、前記第２のｎ型不純物領域および前記第３のｎ型不純物領域上に、エピタキシャル成長による低不純物濃度の表面チャネル層を形成する工程（Ｉ）と、
前記表面チャネル層の表面にゲート絶縁膜を形成する工程（Ｊ）と、
前記ゲート絶縁膜上にゲート電極を形成する工程（Ｋ）と、
前記第１のｎ型不純物領域および前記基板と接するようにソース電極およびドレイン電極をそれぞれ形成する工程（Ｌ）と、
を包含する半導体装置の製造方法。
【請求項１７】
前記工程（Ｄ）において、前記ウェル用マスクの開口形状を規定する辺に対して垂直な面内において、前基板に対して傾斜させた方向から前記ｎ型不純物を注入することにより前記ドリフト層中の前記ウェル用マスクの下方の一部に前記第３のｎ型不純物領域を形成する請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記工程（Ｄ）において、前基板に対して傾斜させた方向から前記ｎ型不純物を注入しながら前記基板を連続的に回転させることにより、前記ドリフト層中の前記ウェル用マスクの下方の一部に前記第３のｎ型不純物領域を形成する請求項１６に記載の半導体装置の製造方法。
【請求項１９】
前記工程（Ｄ）において、前基板に対して傾斜させた方向から前記ｎ型不純物を注入しながら前記基板を段階的に回転させることにより、前記ドリフト層中の前記ウェル用マスクの下方の一部に前記第３のｎ型不純物領域を形成する請求項１６に記載の半導体装置の製造方法。
【請求項２０】
前記工程（Ｉ）において、ＳｉＣの原料ガス以外の不純物ガスを意図的に供給しないで前記表面チャネル層を形成する請求項１６に記載の半導体装置の製造方法。
【請求項２１】
前記工程（Ｉ）において、ＳｉＣの原料ガスおよびｎ型不純物またはｐ型不純物となるガスを供給し、前記表面チャネル層を形成する請求項１６に記載の半導体装置の製造方法。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2010044226.tif 000022
【図２】
2010044226.tif 000023
【図３】
2010044226.tif 000024
【図４】
2010044226.tif 000025
【図５】
2010044226.tif 000026
【図６】
2010044226.tif 000027
【図７】
2010044226.tif 000028
【図８】
2010044226.tif 000029
【図９】
2010044226.tif 000030
【図１０】
2010044226.tif 000031
【図１１】
2010044226.tif 000032
【手続補正書】
【提出日】平成23年3月10日(2011.3.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも一次元に配置された複数のユニットセルを含む半導体装置であって、各ユニットセルは、
ｎ型のワイドバンドギャップ半導体からなる基板と、
前記基板上に形成され、前記ｎ型のワイドバンドギャップ半導体からなるドリフト層と、
前記ドリフト層内に設けられたｐ型のウェルと、
前記ウェル内に設けられた第１のｎ型不純物領域と、
前記第１のｎ型不純物領域と前記ドリフト層とを繋ぐように、少なくとも前記ウェルの表面上に形成された表面チャネル層と、
前記ウェル内の前記表面チャネル層の下方であって、前記第１のｎ型不純物領域と前記ドリフト層とに跨る表面領域に設けられており、前記ウェルの不純物濃度と同程度以上の不純物濃度を有する第２のｎ型不純物領域と、
前記第２のｎ型不純物領域に隣接しており前記ドリフト層の表面領域に形成された第３のｎ型不純物領域と、
前記表面チャネル層の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と、
前記第１のｎ型不純物領域と電気的に接続されたソース電極と、
前記基板の前記ドリフト層が形成された面と反対側の面に設けられたドレイン電極と
を備え、
前記ウェルと前記ドリフト層とが接触することにより前記ドリフト層中に空乏層が形成され、
前記空乏層は前記第３のｎ型不純物領域の端には到達しない半導体装置。
【請求項２】
前記第３のｎ型不純物領域の深さは前記第１のｎ型不純物領域の深さよりも小さい請求項１に記載の半導体装置。
【請求項３】
前記第３のｎ型不純物領域の深さは、前記複数のユニットセルの配列方向における前記第２のｎ型不純物領域の幅よりも小さい、請求項２に記載の半導体装置。
【請求項４】
前記各ユニットセルは、前記第３のｎ型不純物領域と、隣接するユニットセルの第３のｎ型不純物領域との間であって、前記ドリフト層の表面領域に形成された第４のｎ型不純物領域を有し、
前記第４のｎ型不純物領域の不純物濃度は、前記第３のｎ型不純物領域の不純物濃度よりも低く、かつ前記ドリフト層の不純物濃度と同程度以上である請求項３に記載の半導体装置。
【請求項５】
前記ドリフト層中であって、前記第４のｎ型不純物領域に隣接し、かつ、前記ユニットセルの頂点を含む位置に形成された第５のｎ型不純物領域をさらに備え、
前記第５のｎ型不純物領域の不純物濃度は前記第４のｎ型不純物領域の不純物濃度よりも低い請求項４に記載の半導体装置。
【請求項６】
前記各ユニットセルを前記ドリフト層の表面側から見た場合、前記ウェルは略四角形状を有しており、前記第３のｎ型不純物領域は前記ウェルの四角形状の角には設けられていない請求項５に記載の半導体装置。
【請求項７】
前記各ユニットセルを前記ドリフト層の表面側から見た場合、前記第３のｎ型不純物領域は前記ウェルを連続的に囲んでいる請求項５に記載の半導体装置。
【請求項８】
前記第３のｎ型不純物領域の深さは、前記ウェルの深さよりも小さい請求項１に記載の半導体装置。
【請求項９】
前記ｐ型のウェル内に設けられたコンタクト領域をさらに備え、
第２のｎ型不純物領域の深さは、前記コンタクト領域の深さよりも小さい請求項１に記載の半導体装置。
【請求項１０】
前記第３のｎ型不純物領域の不純物濃度をＮｅｘｔとし、前記ウェルの不純物濃度をＮａとし、炭化珪素の比誘電率をεとし、電気素量をｑとし、前記第２のｎ型不純物領域と前記第３のｎ型不純物領域との接合部分の内部電位をＶｂｉとし、前記表面チャネル層に形成されるチャネルのチャネル長をＬｇとした場合、下記式を満たす請求項１に記載の半導体装置。
【数１】
2010044226.tif 000033
【請求項１１】
前記複数のユニットセルの配列方向において、前記第３のｎ型不純物領域の不純物濃度が、前記第２のｎ型不純物領域から離れるにつれて小さくなる請求項１に記載の半導体装置。
【請求項１２】
第３のｎ型不純物領域の濃度は、前記ドリフト層の表面から離れるにつれて小さくなる請求項１に記載の半導体装置。
【請求項１３】
前記表面チャネル層は、ｎ型不純物を含む請求項１に記載の半導体装置。
【請求項１４】
前記表面チャネル層は、ｐ型不純物を含む請求項１に記載の半導体装置。
【請求項１５】
前記表面チャネル層のｎ型不純物または前記ｐ型不純物の不純物濃度は、１×１０16ｃｍ-3以下である請求項１３または１４に記載の半導体装置。
【請求項１６】
ｎ型のワイドバンドギャップ半導体からなるドリフト層が設けられた、ｎ型のワイドバンドギャップ半導体からなる基板を用意する工程（Ａ）と、
ウェル用マスクを前記ドリフト層上に形成する工程（Ｂ）と、
前記ウェル用マスクを用いてｐ型不純物を注入することにより、前記ドリフト層中にｐ型のウェルを形成する（Ｃ）工程と、
前記ウェル用マスクを用いて、前記基板に対して垂直方向および斜め方向からｎ型不純物を注入することにより、前記ドリフト層中に第１のｎ型不純物領域となる領域および第２のｎ型不純物領域を含む不純物領域を形成し、前記ドリフト層中の前記ウェル用マスクの下方の一部に第３のｎ型不純物領域を形成する工程（Ｄ）と、
前記ウェル用マスクに対して自己整合的に第１のｎ型不純物領域用マスクを前記ドリフト層上に形成する工程（Ｅ）と、
前記第１のｎ型不純物領域用マスク用いてｎ型不純物を注入することにより、前記ドリフト層中に前記第１のｎ型不純物領域を形成し、前記第２のｎ型不純物領域を画定する工程（Ｆ）と、
前記第１のｎ型不純物領域用マスクおよび前記ウェル用マスクを除去する工程（Ｇ）と、
前記ドリフト層に対して活性化アニール処理を施す工程（Ｈ）と、
前記第１のｎ型不純物領域と前記ウェルとに接し、前記第２のｎ型不純物領域および前記第３のｎ型不純物領域上に、エピタキシャル成長による低不純物濃度の表面チャネル層を形成する工程（Ｉ）と、
前記表面チャネル層の表面にゲート絶縁膜を形成する工程（Ｊ）と、
前記ゲート絶縁膜上にゲート電極を形成する工程（Ｋ）と、
前記第１のｎ型不純物領域および前記基板と接するようにソース電極およびドレイン電極をそれぞれ形成する工程（Ｌ）と、
を包含し、
前記ウェルと前記ドリフト層とが接触することにより前記ドリフト層中に空乏層が形成され、
前記空乏層は前記第３のｎ型不純物領域の端には到達しない半導体装置の製造方法。
【請求項１７】
前記工程（Ｄ）において、前記ウェル用マスクの開口形状を規定する辺に対して垂直な面内において、前基板に対して傾斜させた方向から前記ｎ型不純物を注入することにより前記ドリフト層中の前記ウェル用マスクの下方の一部に前記第３のｎ型不純物領域を形成する請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記工程（Ｄ）において、前基板に対して傾斜させた方向から前記ｎ型不純物を注入しながら前記基板を連続的に回転させることにより、前記ドリフト層中の前記ウェル用マスクの下方の一部に前記第３のｎ型不純物領域を形成する請求項１６に記載の半導体装置の製造方法。
【請求項１９】
前記工程（Ｄ）において、前基板に対して傾斜させた方向から前記ｎ型不純物を注入しながら前記基板を段階的に回転させることにより、前記ドリフト層中の前記ウェル用マスクの下方の一部に前記第３のｎ型不純物領域を形成する請求項１６に記載の半導体装置の製造方法。
【請求項２０】
前記工程（Ｉ）において、ＳｉＣの原料ガス以外の不純物ガスを意図的に供給しないで前記表面チャネル層を形成する請求項１６に記載の半導体装置の製造方法。
【請求項２１】
前記工程（Ｉ）において、ＳｉＣの原料ガスおよびｎ型不純物またはｐ型不純物となるガスを供給し、前記表面チャネル層を形成する請求項１６に記載の半導体装置の製造方法。
【請求項２２】
前記第３のｎ型不純物領域のｎ型不純物の不純物濃度は、１×１０16ｃｍ-3以上１×１０18ｃｍ-3未満である請求項１に記載の半導体装置。
【請求項２３】
前記第３のｎ型不純物領域のｎ型不純物の不純物濃度は、１×１０16ｃｍ-3以上１×１０17ｃｍ-3以下である請求項１に記載の半導体装置。
【国際調査報告】
2010044226.tif 000034
2010044226.tif 000035
2010044226.tif 000036
2010044226.tif 000037
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2010044226.tif 000039
2010044226.tif 000040
2010044226.tif 000041