【事件の表示】
　特許第２９３６６２４号「半導体装置の製造方法」の請求項１に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第２９３６６２４号の請求項１に係る特許を維持する。
【理　由】
１手続の経緯
　本件特許第２９３６６２４号に係る手続きの主な経緯は次のとおりである。
　特許出願（特願平２−４６１１４号）　平成　２年　２月２６日
　特許権設定登録　　　　　　　　　　　平成１１年　６月１１日
　特許異議申立　　　　　　　　　　　　平成１２年　２月２２日
　取消理由通知　　　　　　　　　　　　平成１２年　６月１３日
　意見書・訂正請求書　　　　　　　　　平成１２年　９月１８日
　
２訂正の適否についての判断
２．１　訂正の内容
２．１．１　訂正事項ａ
　特許請求の範囲の請求項１の記載について、「少なくとも前記第２被膜を選択的に除去し、露出したゲート電極予定部上の第１絶縁膜を除去する工程」を、「少なくとも前記第２被膜を選択的に除去し、前記ゲート電極予定部の前記半導体基板にパンチスルー防止及びしきい値電圧調整のためのイオンを注入した後、露出したゲート電極予定部上の第１絶縁膜を除去する工程」と訂正する。
２．１．２　訂正事項ｂ
　出願当初の明細書第7頁第２行〜４行(特許公報第２頁第４欄第２５行〜第２６行)の記載について、「少なくとも前記第２被膜を選択的に除去し、露出したゲート電極予定部上の第１絶縁膜を除去する工程」とあるのを、「少なくとも前記第２被膜を選択的に除去し、前記ゲート電極予定部の前記半導体基板にパンチスルー防止及びしきい値電圧調整のためのイオンを注入した後、露出したゲート電極予定部上の第１絶縁膜を除去する工程」と訂正する。
　
２．２訂正の目的の適否、新規事項の有無及び拡張・変更の存否
訂正事項ａについて
　訂正事項ａは、「少なくとも前記第２被膜を選択的に除去し、」と「露出したゲート電極予定部上の第１絶縁膜を除去する工程」との間に「前記ゲート電極予定部の前記半導体基板にパンチスルー防止及びしきい値電圧調整のためのイオンを注入した後、」を挿入する訂正であるから、明らかに特許請求の範囲の減縮に相当する。
しかも、上記訂正事項ａは、出願当初の明細書第１１頁第６行〜第１５行(特許公報第３頁第６ 欄第１行〜第８行)に記載されているから、新規事項の追加に該当せず、実質的に特許請求の範囲を拡張・変更するものではない。
訂正事項ｂについて
　特許請求の範囲の請求項１の訂正（訂正事項ａ）に伴って訂正するものであり、明りようでない記載の釈明を目的とした明細書の訂正に該当し、また、上記訂正事項ａで検討したように新規事項の追加に該当せず、実質的に特許請求の範囲を拡張又は変更するものではない。
　　
２．３　訂正の適否のむすび
　以上のとおりであるから、上記訂正は、特許法等の一部を改正する法律 （平成６年法律第１１６号）附則第６条第１項の規定によりなお従前の例によるとされる、特許法第１２０条の４第３項において準用する平成６年法律第１１６号による改正前の特許法第１２６条第１項ただし書、第２項及び第３項の規定に適合するので、当該訂正を認める。
　
３特許異議の申立てについての判断
　３．１　特許異議申立の理由及び取消理由の概要
　特許異議申立人森山泰行は、甲第１号証（刊行物１：特開平１−２２５３６２号公報）を提出し、本件請求項１に係る発明は、甲第１号証に記載された発明から当業者が容易に発明をすることができたものであるから、特許法第２９条 第２項（なお、３．申立ての理由の（５）結びに記載の「特許法第２９条 
第３項
取消理由も異議申立の理由と同趣旨である。
　
３．２　本件発明
　上記２で示したように上記訂正が認められるから、本件の請求項１に係る発明（以下、「本件発明」という。）は、上記訂正請求に係る訂正明細書の特許請求の範囲の請求項１に記載された次のおりのものである。
【請求項１】半導体基板上に素子分離領域を形成する工程と、前記素子分離領域により分離された素子形成領域に第１絶縁膜を形成する工程と、前記基板上に第２被膜を形成し、前記第２被膜のゲート電極予定部上にレジストパターンを形成する工程と、前記レジストパターンをマスクとして、前記第２被膜を選択的にエッチングする工程と、前記ゲート電極パターンを有する第２被膜に対し、自己整合的に低濃度ソース・ドレイン層を形成する工程と、前記第２被膜の少なくとも側壁に第３被膜を形成する工程と、前記第３被膜を形成された第２被膜パターンに対し、自己整合的に高濃度ソース・ドレイン層を形成する工程と、前記基板上の全面に絶縁性被膜を堆積し、前記絶縁性被膜を前記第２及び第３被膜で構成されたゲート電極パターンの上面が露出するまで選択的にエッチング除去する工程と、少なくとも前記第２被膜を選択的に除去し、前記ゲート電極予定部の前記半導体基板にパンチスルー防止及びしきい値電圧調整のためのイオンを注入した後、露出したゲート電極予定部上の第１絶縁膜を除去する工程と、前記ゲート電極予定部の半導体基板表面上にゲート絶縁膜を形成する工程と、前記基板上に導電膜を堆積し、前記導電膜をゲート電極予定部にのみ残るように選択的にエッチング除去し、ゲート電極を形成する工程とを有する半導体装置の製造方法。
　　
３．３　刊行物１（甲第１号証）：特開平１−２２５３６２号公報
　特許異議申立人が証拠として提示した刊行物１には、以下のような発明が記載されている。
　まず、第４図(a)に示すように、素子分離用の厚い酸化膜２を選択酸化法により形成し、活性領域上に２００Å〜１０００Åの酸化膜１１を成長した後、窒化膜１２を気相成長法により１０００Å〜２０００Å堆積する。そして、ゲ−ト電極形成予定部をおおうレジスト・パタ−ン１３を例えばフォトリソグラフィにより形成する。なお、図示していないが、活性領域の基板表面領域には、トランジスタのスレッショルド電圧調整用の不純物をイオン注入により導入してもよい。（第２頁左下欄第１５行〜右下欄第４行、第４図(a)）
　まず第５図（a）に示すように、Ｐ型シリコン基板上に、素子分離用の厚い酸化膜２を形成し、基板上に２０００Å〜６０００Å程度のタングステン膜２２を堆積する。そして、ゲート電極形成予定部をおおうレジスト・パターン１３を形成する。その後、タングステン膜２２を第５図（b）のように選択エッチし、さらに第５図（c）のように基板を、例えば、反応性イオンエッチングし、実施例１に示したのと同様にして、ソース・ドレイン拡散層５，６を形成して、第５図（d）となる。次に、第５図（e）に示すように、基板上に気相成長法により酸化膜１０を堆積し、さらに塗布膜７を形成する。さらに、レジスト１３を塗布して、基板表面を平坦化する。なお、凹部を埋める材料は絶縁膜であればよく、特に材料を限定するものではない。また、基板表面の平坦化にレジスト膜を用いることは、特に必要ない。次に、第５図（f）に示すように、前述の多層膜を、各層の被膜のエッチレートが、ほぼ同等となる条件でエッチバックし、タングステン膜２２の表面を露出させ、第５図（g）に示すように、露出したタングステン膜２２及び酸化膜１１をウェットエッチにより除去する。その後、第５図（h）に示すように、ゲート酸化膜を形成し、基板上に導電膜４を堆積する。次に第５図（i）に示すように、導電膜を、選択的にエッチバックし、ゲート電極４を形成する。（ 第３頁右上欄第６行〜左下欄第１２行 、第５図（a）〜（i））   
　
３．４　本件発明と刊行物記載の発明との対比・判断
　本件発明と上記刊行物１に記載の発明とを対比すると、刊行物１には、半導体装置（特にＭＯＳ型電界効果トランジスタ）の製造方法において、仮のゲ−ト電極パタ−ンの形成前にイオン注入を行う工程が記載されているものの、本件発明の構成要件である「少なくとも前記第２被膜を選択的に除去し、前記ゲート電極予定部の前記半導体基板にパンチスルー防止及びしきい値電圧調整のためのイオンを注入した後、露出したゲート電極予定部上の第１絶縁膜を除去する工程」の点について記載も示唆もない。
　しかも、本件発明は、上記の構成をとることにより「チャネル領域にのみ、パンチスル−防止用の不純物添加が可能なため、拡散容量の増大を抑制できる」という明細書記載の作用効果を奏するものである。
　従って、本件発明が上記刊行物１に記載された発明から当業者が容易に発明をすることができたものと認めることができない。
　なお、特許異議申立人が甲第１号証と共に提示した公知文献１（特開昭６３−２２９８５８号公報）には、ゲート電極予定部の半導体基板にイオン注入を行う工程が記載されているが、この工程はパンチスルー防止及びしきい値電圧調整のために行うものとは記載されていない。従って、公知文献１を参酌しても、上記結論は変わらない。
　　
３．５　特許異議申立についての判断のむすび
　以上のとおりであるから、特許異議甲立ての理由及び証拠によっては、本件請求項１に係る特許を取り消すことができない。
また、他に本件請求項１に係る特許を取り消すべき理由を発見しない。
　よって、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第１４条の規定に基づく、特許法等の一部を改正する法律の一部の施行に伴う経過措置を定める政令（平成７年政令第２０５号）第４条第２項の規定により、結論のとおり決定する。
【異議決定日】
平成１３年８月３１日（２００１．８．３１）
【訂正の要旨】
訂正の要旨
訂正事項ａ
　特許請求の範囲の減縮を目的として、特許請求の範囲の請求項１の記載の「少なくとも前記第２被膜を選択的に除去し、露出したゲート電極予定部上の第１絶縁膜を除去する工程」を、「少なくとも前記第２被膜を選択的に除去し、
前記ゲート電極予定部の前記半導体基板にパンチスルー防止及びしきい値電圧調整のためのイオンを注入した後、
訂正事項ｂ
明りょうでない記載の釈明を目的として、出願当初の明細書第７頁第２行〜４行（特許公報第２頁第４欄第２５行〜第２６行）の記載について、「少なくとも前記第２被膜を選択的に除去し、露出したゲート電極予定部上の第１絶縁膜を除去する工程」とあるのを、「少なくとも前記第２被膜を選択的に除去し、
前記ゲート電極予定部の前記半導体基板にパンチスルー防止及びしきい値電圧調整のためのイオンを注入した後、
（５４）【発明の名称】
半導体装置の製造方法
（５７）【特許請求の範囲】
　【請求項１】半導体基板上に素子分離領域を形成する工程と、前記素子分離領域により分離された素子形成領域に第１絶縁膜を形成する工程と、前記基板上に第２被膜を形成し、前記第２被膜のゲート電極予定部上にレジストパターンを形成する工程と、前記レジストパターンをマスクとして、前記第２被膜を選択的にエッチングする工程と、前記ゲート電極パターンを有する第２被膜に対し、自己整合的に低濃度ソース・ドレイン層を形成する工程と、前記第２被膜の少なくとも側壁に第３被膜を形成する工程と、前記第３被膜を形成された第２被膜パターンに対し、自己整合的に高濃度ソース・ドレイン層を形成する工程と、前記基板上の全面に絶縁性被膜を堆積し、前記絶縁性被膜を前記第２及び第３被膜で構成されたゲート電極パターンの上面が露出するまで選択的にエッチング除去する工程と、少なくとも前記第２被膜を選択的に除去し、
前記ゲート電極予定部の前記半導体基板にパンチスルー防止及びしきい値電圧調整のためのイオンを注入した後、
【発明の詳細な説明】
〔産業上の利用分野〕
　本発明は半導体装置の製造方法に関し、特に微細な絶縁ゲート型電界効果トランジスタ（以下、ＭＯＳトランジスタと略記する）を歩留り良く形成する半導体装置の製造方法に関する。
〔従来の技術〕
　半導体装置の高集積化に伴い、該装置内で使用されるＭＯＳトランジスタの微細化が急がれている。微細化に従いＭＯＳトランジスタの内部電界強度が増大し、これがデバイスの信頼性に関し、問題となりつつある。
　第５図はこの種の半導体装置の従来例を示す縦断面図、第６図（ａ），（ｂ），〜，（ｅ）は第５図の従来例を形成する工程を示す縦断面図である。
　第６図（ａ）に示すように、Ｐ型シリコン基板１上に選択酸化法等により素子分離用の厚い酸化膜２を形成し、その後、活性領域上に、ゲート酸化膜１２を形成する。続いて、基板表面上にゲート電極用の導電膜として例えば多結晶シリコン膜４を成長し、その上にレジスト膜のゲート電極パターン５を形成する。なお、図示しないが、フィールド酸化膜２の直下にはチャネルストッパー用のＰ型高不純物層を形成してもよい。また、チャネル領域の半導体基板表面には、トランジスタのしきい値を調整するため、適当な不純物添加をする。
　次に第６図（ｂ）に示すように、ゲート電極１３を形成し、ゲート電極１３とフィールド酸化膜２に対して自己整合的に例えばリンを１０１３ｃｍ−２程度イオン注入して、ｎ−ソース・ドレイン層６，７を形成する。その後、第６図（ｃ）に示すように、基板上に例えば気相成長法により酸化膜８を堆積する。そして、この酸化膜を選択的に異方性エッチし、ゲート４の側壁にのみ残すようにする。次に、第６図（ｄ）に示すように、側壁酸化膜８を含むゲート領域に例えばヒ素を１０１５ｃｍ−２程度イオン注入し、ｎ＋ソース・ドレイン層９，１０を形成する。その後、第６図（ｃ）に示すように層間絶縁膜１５を堆積し、以下、通常のプロセスにより、金属配線をほどこしして、第５図に示すＭＯＳトランジスタを得る。この構造のＭＯＳトランジスタは、ソース・ドレイン層がゲートとオーバーラップするチャネル領域側にｎ−層を有するため、従来の単独ドレイン構造に比べ、ドレイン端での電界強度が緩和されるという利点がある。
〔発明が解決しようとする課題〕
　ところで、ＭＯＳトランジスタの微細化には、ゲート長の微小と同時にゲート絶縁膜の薄膜化が重要である。
　しかし、上述した従来の製造方法では、ゲート絶縁膜を薄膜化する際、下記のような問題が生じる。まず従来法では、形成されたゲート電極に対して、自己整合的にソース・ドレイン拡散層を形成することを目的に、高ドーズのイオン注入をゲート形成後に行なっている。イオン注入法は荷電粒子を半導体基板に打込む方法であるため、本質的に帯電現象を伴う。ゲート絶縁膜が薄膜化されるに従い、このイオン注入工程による静電破壊が顕在化し、今後、前述した従来法では、ＭＯＳトランジスタの製品歩留りの低下が懸念される。
　また、ＭＯＳトランジスタの短チャネル化に際し、チャネル領域の半導体基板表面濃度を高める必要があるが、従来法では、チャネル領域以外の余分な領域にも、チャネルドープが行なわれる。このためソース・ドレインの拡散層容量が増大し、デバイスの動作速度を低下させる原因となる。
　本発明は上記の欠点に鑑み、ソース・ドレイン拡散層を形成した後、チャネル領域上に薄いゲート酸化膜を介して自己整合的にゲート電極を配置して、製造歩留りのよい、かつ、デバイスの動作速度を低下させない半導体装置の製造方法を提供することを解決すべき課題とする。
〔課題を解決するための手段〕
　本発明の半導体装置の製造方法は、半導体基板上に素子分離領域を形成する工程と、前記素子分離領域により分離された素子形成領域に第１絶縁膜を形成する工程と、前記基板上に第２被膜を形成し、前記第２被膜のゲート電極予定部上にレジストパターンを形成する工程と、前記レジストパターンをマスクとして、前記第２被膜を選択的にエッチングする工程と、前記ゲート電極パターンを有する第２被膜に対し、自己整合的に低濃度ソース・ドレイン層を形成する工程と、前記第２被膜の少なくとも側壁に第３被膜を形成する工程と、前記第３被膜を形成された第２被膜パターンに対し、自己整合的に高濃度ソース・ドレイン層を形成する工程と、前記基板上の全面に絶縁性被膜を堆積し、前記絶縁性被膜を前記第２及び第３被膜で構成されたゲート電極パターンの上面が露出するまで選択的にエッチング除去する工程と、少なくとも前記第２被膜を選択的に除去し、
前記ゲート電極予定部の前記半導体基板にパンチスルー防止及びしきい値電圧調整のためのイオンを注入した後、
〔作用〕
　ソース・ドレイン形成のための高濃度のイオン注入を行なった後、薄いゲート絶縁膜を形成し、ソース・ドレイン層に対して、自己整合的にゲート電極を形成し、イオン注入によるゲート絶縁膜の静電破壊を防止する。
〔実施例〕
　次に、本発明の実施例について図面を参照して説明する。
　第１図は本発明の半導体装置の製造方法の第１の実施例を示す半導体装置（ＭＯＳトランジスタ）の縦断面図、第２図（ａ），（ｂ），〜，（ｊ）は第１図の実施例の製造工程を示す工程図である。
　第２図（ａ）に示すように、Ｐ型シリコン基板１上に選択酸化法によりフィールド酸化膜２（以降、酸化膜２と記す）を形成し、素子形成領域上には、熱酸化膜３を形成する。さらに、例えばリン添加多結晶シリコン膜４を２０００Å〜８０００Å堆積する。そして、ゲート電極パターンを有するレジスト膜５を例えばフォトリソグラフィにより形成する。次にレジスト膜５をマスクに多結晶シリコン膜を選択的に異方性エッチし、第２図（ｂ）に示すように、この多結晶シリコン膜４に対し自己整合的に例えばリンを加速エネルギー２０ＫｅＶないし５０ＫｅＶで１０１３ｃｍ−２程度イオン注入し、ｎ−層６，７を形成する。そして基板上に例えば酸化膜を１０００Å〜４０００Å程度気相成長法により堆積する。次に第２図（ｃ）に示すように、酸化膜８を異方性エッチし、多結晶シリコン膜４の側壁にのみ残す。そして、この側壁酸化膜８に対して自己整合的に、例えばヒ素を注入エネルギー５０ＫｅＶ〜８０ＫｅＶで１０１５ｃｍ−２程度、イオン注入し、ｎ＋層９，１０を形成する。その後、第２図（ｄ）に示すように、基板上に絶縁膜１１、例えばＢＰＳＧ、スピンガラスあるいは、その他溶融性絶縁膜を堆積する。そして、この絶縁膜１１を第２図（ｅ）に示すように、多結晶シリコン層４の上面が露出するまで選択エッチする。次に、第２図（ｆ）に示すように、露出した多結晶シリコン層をウェットエッチ等により選択的に除去する。そして、露出した酸化膜３をウェットエッチし、第２図（ｇ）に示すように、所望の膜厚のゲート酸化膜１２を形成する。その後ゲート電極予定部を含む基板表面上に導電膜１３、例えば多結晶シリコンを堆積し、第２図（ｈ）に示すように、少なくともゲート領域には残るように基板上の導電膜を選択エッチすることによりゲート電極１３を形成する。その後、基板全面に、例えばタングステン、チタン等の高融点金属膜１４を第２図（ｉ）に示すように被着し、窒素雰囲気中でアニールすることにより、ゲート電極上のみにシリサイド層１６を形成してもよい。その後、第２図（ｊ）に示すように層間絶縁膜１５を形成し、以下通常の工程を経て、第１図のＭＯＳトランジスタを得る。
　第３図は本発明の第２の実施例を示すＭＯＳトランジスタの縦断面図、第４図（ａ），（ｂ），〜，（ｉ）は第３図の実施例の製造工程を示す工程図である。本実施例では、ｎ−層とゲート電極をオーバーラップさせているため、ＬＤＤトランジスタのｎ−層による寄生抵抗の影響を緩和することができる。
　素子分離領域を形成し、第４図（ａ）に示すように、素子領域上に熱酸化膜３を成長し、ゲート電極予定部をおおう多結晶シリコンパターン４を形成した後、この多結晶シリコン膜に対し、自己整合的にｎ−層６，７を形成するまでは、第１の実施例１と同様である。次に第４図（ｂ）に示すように、多結晶シリコン表面にタングステン膜１４等を選択的に１０００Å〜３０００Å程度気相成長法により成長する。そして第４図（ｃ）に示すように、タングステン膜１４に対して、自己整合的にｎ＋層９，１０を形成する。次に第４図（ｄ）に示すように、絶縁膜１１例えば気相成長による酸化膜、ＢＰＳＧ膜、あるいは塗布膜等を成長する。その後、第４図（ｅ）に示すように、絶縁膜１１をタングステン膜１４の上面が露出するまで選択エッチする。次に第４図（ｆ）に示すように露出したタングステン膜及び多結晶シリコン膜を順次ウェットエッチ等により選択的に除去する。ここで、表出したゲート領域のシリコン基板表面に、パンチスルー防止及び、しきい値電圧調整のため、例えばボロンを２０ＫｅＶ〜２００ＫｅＶの加速エネルギーで１０１１〜１０１２ｃｍ−２程度イオン注入する。その後、酸化膜３をウェットエッチ等により除去した後、３０Å〜１００Å程度のゲート酸化膜１２を形成する。そして第４図（ｇ）に示すように、ゲート電極予定部を含む基板上に、導電膜１３、例えば多結晶シリコン膜あるいは高融点金属膜等を形成する。その後、第４図（ｈ）に示すように、導電膜１３を少なくともゲート領域に残るように選択エッチする。そして第４図（ｉ）に示すように層間絶縁膜１５を形成し、以下通常の工程を経て、第２図に示すＭＯＳトランジスタを得る。
〔発明の効果〕
　以上説明したように、本発明は、ソース・ドレイン形成のための高濃度のイオン注入を行なった後、薄いゲート絶縁膜を形成し、ソース・ドレイン層に対して、自己整合的にゲート電極を形成できることにより、イオン注入によるゲート絶縁膜の静電破壊を防止できる効果があり、プロセス制御性の良いイオン注入法が、従来通り適用できるため高集積度の半導体装置の高歩留りで再現性良く製造できる効果もあり、さらに、チャネル領域にのみ、パンチスルー防止用の不純物添加が可能なため、拡散層容量の増大を抑制でき、高速な半導体装置を製造できる効果もある。
【図面の簡単な説明】
第１図は本発明の半導体装置の製造方法の第１の実施例を示す半導体装置（ＭＯＳトランジスタ）の縦断面図、第２図（ａ），（ｂ），〜，（ｊ）は第１図の実施例の製造工程を示す工程図、第３図は本発明の第２の実施例を示すＭＯＳトランジスタの縦断面図、第４図）（ａ），（ｂ），〜，（ｉ）は第３図の実施例の製造工程を示す工程図、第５図はこの種の半導体の従来例を示す縦断面図、第６図（ａ），（ｂ），〜，（ｅ）は第５図の従来例を形成する工程を示す縦断面図である。
１……Ｐ型シリコン基板、
２，３，８，１２……酸化膜、
４……多結晶シリコン膜、
５……レジスト膜、
６，７……ｎ−層、
９，１０……ｎ＋層、
１１……絶縁膜、
１３……導電膜
１６……シリサイド膜、
１７……金属膜。