(57)【要約】【課題】  アクセス抵抗、オン抵抗等が低いヘテロ接合電界効果トランジスタ、ヘテロ接合電界効果トランジスタの製造方法、および電子装置を提供する。【解決手段】  基板１０上に、III族窒化物半導体により電子走行層１１が形成され、電子走行層１１の上面に、III族窒化物半導体から形成された電子供給層１２がヘテロ接合され、電子供給層上１２に、ゲート電極１４、ソース電極１５Ａおよびドレイン電極１５Ｂが配置され、  ソース電極１５Ａおよびドレイン電極１５Ｂの下方の少なくとも一部に、電子走行層１１上部から電子供給層１２上面まで達するｎ型導電層領域１３Ａおよび１３Ｂを備え、  ｎ型導電層領域１３Ａおよび１３Ｂの電子走行層１１部分において、電子供給層１２とのヘテロ接合界面が、ｎ型不純物を１×１０２０ｃｍ−３以上の濃度で含むことを特徴とするヘテロ接合電界効果トランジスタ。
2010074275.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、III族窒化物半導体により電子走行層が形成され、前記電子走行層の上面に、III族窒化物半導体から形成された電子供給層がヘテロ接合され、前記電子供給層上に、ゲート電極、ソース電極およびドレイン電極が配置され、
前記ソース電極および前記ドレイン電極の下方の少なくとも一部に、前記電子走行層上部から前記電子供給層上面まで達するｎ型導電層領域を備え、
前記ｎ型導電層領域の前記電子走行層部分において、前記電子供給層とのヘテロ接合界面が、ｎ型不純物を１×１０２０ｃｍ−３以上の濃度で含むことを特徴とするヘテロ接合電界効果トランジスタ。
【請求項２】
前記ｎ型導電層領域の前記電子走行層部分において、前記電子供給層とのヘテロ接合界面におけるイオン化された前記ｎ型不純物の濃度が、５℃以上３５℃以下の温度条件下で１×１０１９ｃｍ−３以上であることを特徴とする請求項１記載のヘテロ接合電界効果トランジスタ。
【請求項３】
前記ｎ型導電層領域の前記電子走行層部分において、前記電子供給層とのヘテロ接合界面におけるイオン化された前記ｎ型不純物の濃度が、前記ヘテロ接合電界効果トランジスタの動作温度条件下で１×１０１９ｃｍ−３以上であることを特徴とする請求項１記載のヘテロ接合電界効果トランジスタ。
【請求項４】
前記ソース電極および前記ドレイン電極が、前記ｎ型導電層領域上面を全て覆うように形成されていることを特徴とする請求項１から３のいずれか一項に記載のヘテロ接合電界効果トランジスタ。
【請求項５】
前記電子走行層が窒化ガリウムから形成され、前記電子供給層が窒化アルミニウムガリウムから形成されていることを特徴とする請求項１から４のいずれか一項に記載のヘテロ接合電界効果トランジスタ。
【請求項６】
基板上に、III族窒化物半導体により電子走行層を形成する電子走行層形成工程と、
前記電子走行層上面に、III族窒化物半導体をヘテロ接合させて電子供給層を形成する電子供給層形成工程と、
前記電子走行層の上部および前記電子供給層において、ソース電極形成予定領域およびドレイン電極形成予定領域の少なくとも一部に、ｎ型不純物イオンを、前記電子走行層上部における前記電子供給層とのヘテロ接合界面で１×１０２０ｃｍ−３以上の濃度となるようにドーピングし、アニール処理により活性化してｎ型導電層領域を形成するｎ型導電層領域形成工程と、
前記ソース電極形成予定領域上にソース電極を形成するソース電極形成工程と、
前記ドレイン電極形成予定領域上にドレイン電極を形成するドレイン電極形成工程と、
前記ソース電極形成予定領域および前記ドレイン電極形成予定領域の間の領域上にゲート電極を形成するゲート電極形成工程とを含むことを特徴とする、ヘテロ接合電界効果トランジスタの製造方法。
【請求項７】
前記ｎ型導電層領域形成工程において、前記ソース電極形成予定領域および前記ドレイン電極形成予定領域の少なくとも一部に、前記ｎ型不純物イオンを５×１０１５ｃｍ−２以上の実効ドーズ量でドーピングすることにより、前記ｎ型不純物イオン濃度を、前記電子走行層上部における前記電子供給層とのヘテロ接合界面で１×１０２０ｃｍ−３以上とすることを特徴とする、請求項６記載のヘテロ接合電界効果トランジスタの製造方法。
【請求項８】
前記ｎ型導電層形成工程において、前記アニール処理を行う領域をあらかじめアニール保護膜で被覆し、前記アニール処理を、１，１００℃以上１，３００℃以下の温度で行うことを特徴とする請求項６または７記載の電界効果トランジスタの製造方法。
【請求項９】
前記ｎ型導電層領域の前記電子走行層部分において、前記電子供給層とのヘテロ接合界面におけるイオン化された前記ｎ型不純物の濃度が、５℃以上３５℃以下の温度条件下で１×１０１９ｃｍ−３以上となるように、前記ｎ型導電層領域形成工程における前記アニール処理を行うことを特徴とする請求項６から８のいずれか一項に記載の製造方法。
【請求項１０】
前記ｎ型導電層領域の前記電子走行層部分において、前記電子供給層とのヘテロ接合界面におけるイオン化された前記ｎ型不純物の濃度が、前記ヘテロ接合電界効果トランジスタの動作温度条件下で１×１０１９ｃｍ−３以上となるように、前記ｎ型導電層領域形成工程における前記アニール処理を行うことを特徴とする請求項６から８のいずれか一項に記載の製造方法。
【請求項１１】
ｎ型導電層領域形成工程における前記ｎ型不純物イオンのドーピングが、ｎ型不純物イオンドーピング第１工程と、ｎ型不純物イオンドーピング第２工程とを含み、
前記ｎ型不純物イオンドーピング第２工程におけるドーピング領域は、前記ｎ型不純物イオンドーピング第１工程におけるドーピング領域のゲート電極側末端を含んで前記ゲート電極側末端から突出しており、
前記ｎ型不純物イオンドーピング第１工程における前記ｎ型不純物イオンドーピングの加速エネルギーＥ１と、前記ｎ型不純物イオンドーピング第２工程における前記ｎ型不純物イオンドーピングの加速エネルギーＥ２との関係が、Ｅ１＞Ｅ２であることを特徴とする請求項６から１０のいずれか一項に記載の製造方法。
【請求項１２】
前記ｎ型導電層領域形成工程後、前記ｎ型導電層領域上面をプラズマ状のガスに曝してドライ表面処理するドライ表面処理工程をさらに含み、
前記ドライ表面処理工程において、前記ソース電極形成予定領域上面に対するドライ表面処理は、前記ソース電極形成工程に先立って行い、前記ドレイン電極形成予定領域上面に対するドライ表面処理は、前記ドレイン電極形成工程に先立って行うことを特徴とする請求項６から８のいずれか一項に記載の製造方法。
【請求項１３】
前記ドライ表面処理工程において、前記ドライ表面処理を行う領域が、前記ｎ型導電層領域上面を全て含み、
前記ソース電極形成工程および前記ドレイン電極形成工程において、前記ｎ型導電層領域上面を全て覆うように前記ソース電極および前記ドレイン電極を形成することを特徴とする請求項１２記載の製造方法。
【請求項１４】
前記電子走行層形成工程において、前記電子走行層を形成する前記III族窒化物半導体が、窒化ガリウムであり、
前記電子供給層形成工程において、前記電子供給層を形成する前記III族窒化物半導体が、窒化アルミニウムガリウムであることを特徴とする請求項６から１３のいずれか一項に記載の製造方法。
【請求項１５】
請求項６から１４に記載の製造方法により製造されることを特徴とするヘテロ接合電界効果トランジスタ。
【請求項１６】
請求項１から５および１５のいずれか一項に記載のヘテロ接合電界効果トランジスタを含むことを特徴とする電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヘテロ接合電界効果トランジスタ、ヘテロ接合電界トランジスタの製造方法、および電子装置に関する。
【背景技術】
【０００２】
昨今、ＧａＮ系ヘテロ接合電界効果トランジスタでは、アクセス抵抗、オン抵抗等の低減のために、オーミック電極下の半導体構造（例えば、ＡｌＧａＮ／ＧａＮ構造）に、Ｓｉ等のドーパントをイオン注入し、選択的にｎ＋型層を形成することが試みられている。【０００３】
図１９の断面図に、この種のＧａＮ系ヘテロ接合電界効果トランジスタ（通称、ＨＥＭＴ：Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）の構造の一例を概略的に示す。図示の通り、このＨＥＭＴ１００は、基板１０１上に、バッファ層（図示せず）を介してＧａＮ電子走行層１０２が形成されており、電子走行層１０２上面にＡｌＧａＮ電子供給層１０３がヘテロ接合されている。電子走行層１０２は、電子供給層１０３よりも小さなバンドギャップを有する。電子供給層１０３上は、ゲート電極１０６、ソース電極１０７Ａおよびドレイン電極１０７Ｂが形成され、ソース電極１０７Ａおよびドレイン電極１０７Ｂは、ゲート電極１０６を挟むように配置されている。電子走行層１０２の上部および電子供給層におけるソース電極１０７Ａの下方の部分は、ｎ型不純物注入領域１０５Ａを形成している。同様に、電子走行層１０２の上部および電子供給層におけるドレイン電極１０７Ｂの下方の部分は、ｎ型不純物注入領域１０５Ｂを形成している。このＨＥＭＴ１００がオン状態のとき、電子供給層１０３および電子走行層１０２のヘテロ接合界面およびその近傍に２次元電子ガス層１１０のチャネルが形成され、この２次元電子ガス層１１０に電流が流れる。このようなＧａＮ系ＨＥＭＴに関する先行技術文献としては、例えば、特許文献１（特開２００７−３３５７６８号公報）が挙げられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−３３５７６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１の記載によれば、図１９に示す構造のＨＥＭＴは、抵抗が低減されていることが、理論式等により示されている。しかしながら、より高性能なＨＥＭＴのために、アクセス抵抗、オン抵抗等をさらに低減させることが求められる。【０００６】
そこで、本発明の目的は、アクセス抵抗、オン抵抗等が低いヘテロ接合電界効果トランジスタ、ヘテロ接合電界効果トランジスタの製造方法、および電子装置を提供することである。
【課題を解決するための手段】
【０００７】
前記目的を達成するために、本発明のヘテロ接合電界効果トランジスタは、
基板上に、III族窒化物半導体により電子走行層が形成され、前記電子走行層の上面に、III族窒化物半導体から形成された電子供給層がヘテロ接合され、前記電子供給層上に、ゲート電極、ソース電極およびドレイン電極が配置され、
前記ソース電極および前記ドレイン電極の下方の少なくとも一部に、前記電子走行層上部から前記電子供給層上面まで達するｎ型導電層領域を備え、
前記ｎ型導電層領域の前記電子走行層部分において、前記電子供給層とのヘテロ接合界面が、ｎ型不純物を１×１０２０ｃｍ−３以上の濃度で含むことを特徴とする。【０００８】
また、本発明のヘテロ接合電界効果トランジスタの製造方法は、
基板上に、III族窒化物半導体により電子走行層を形成する電子走行層形成工程と、
前記電子走行層上面に、III族窒化物半導体をヘテロ接合させて電子供給層を形成する電子供給層形成工程と、
前記電子走行層の上部および前記電子供給層において、ソース電極形成予定領域およびドレイン電極形成予定領域の少なくとも一部に、ｎ型不純物イオンを、前記電子走行層上部における前記電子供給層とのヘテロ接合界面で１×１０２０ｃｍ−３以上の濃度となるようにドーピングし、アニール処理により活性化してｎ型導電層領域を形成するｎ型導電層領域形成工程と、
前記ソース電極形成予定領域上にソース電極を形成するソース電極形成工程と、
前記ドレイン電極形成予定領域上にドレイン電極を形成するドレイン電極形成工程と、
前記ソース電極形成予定領域および前記ドレイン電極形成予定領域の間の領域上にゲート電極を形成するゲート電極形成工程とを含むことを特徴とする。【０００９】
さらに、本発明の電子装置は、前記本発明のヘテロ接合電界効果トランジスタ、または前記本発明の製造方法により製造されるヘテロ接合電界効果トランジスタを含むことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、アクセス抵抗、オン抵抗等が低いヘテロ接合電界効果トランジスタ、ヘテロ接合電界効果トランジスタの製造方法、および電子装置を提供することが可能である。
【図面の簡単な説明】
【００１１】
【図１】本発明に係る第１の実施形態の一製造工程を例示する断面図である。
【図２】第１の実施形態のＧａＮ系ＨＥＭＴの断面構造を概略的に例示する図である。
【図３】本発明に係る第２の実施形態の一製造工程を例示する断面図である。
【図４】第２の実施形態のＧａＮ系ＨＥＭＴの断面構造を概略的に例示する図である。
【図５】本発明に係る第３の実施形態の一製造工程を例示する断面図である。
【図６】第３の実施形態のＧａＮ系ＨＥＭＴの断面構造を概略的に例示する図である。
【図７】本発明に係る第４の実施形態の一製造工程を例示する断面図である。
【図８】第４の実施形態のＧａＮ系ＨＥＭＴの断面構造を概略的に例示する図である。
【図９】エピ構造の一例を概略的に示す図である。
【図１０】図９に示したエピ構造のバンド構造の計算結果を例示するグラフである。
【図１１】（Ａ）、（Ｂ）、（Ｃ）は、３種類のヘテロ接合構造を概略的に例示する断面図である。
【図１２】ドーズ量およびドナー不純物（ｎ型不純物）濃度の変化の様子を例示するグラフである。
【図１３】イオン注入濃度とイオン化ドナー不純物濃度との関係を例示するグラフである。
【図１４】２ＤＥＧとｎ＋層との接続抵抗について、ｎ型不純物濃度との関係を例示するグラフである。
【図１５】実効ドーズ量（Ｅｆｆｅｃｔｉｖｅ  Ｄｏｓｅ  Ａｍｏｕｎｔ）と接続抵抗との相関関係を例示するグラフである。
【図１６】ドナー不純物濃度（体積密度）と接続抵抗との相関関係を例示するグラフである。
【図１７】試料の伝導帯下端エネルギーを深さ方向でプロットしたグラフである。
【図１８】接続抵抗低減のメカニズムを説明する横方向エネルギーバンドを例示する図である。
【図１９】ＧａＮ系ＨＥＭＴの断面構造の一例を概略的に例示する図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について図面を参照しながら説明する。ただし、以下の実施形態は例示であって、本発明はこれらに限定されない。また、断面図において、各部の寸法比等は、説明の便宜のため、実物とは異なる。
【００１３】
［第１の実施形態］
まず、本発明の第１の実施形態について説明する。図１の断面図に、本実施形態に係るヘテロ接合電界効果トランジスタ（通称、ＨＥＭＴ：Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）の製造工程の一部を示す。また、図２の断面図に、本実施形態のＨＥＭＴ１の断面構造を概略的に示す。
【００１４】
図２に示すとおり、このＨＥＭＴ１は、基板１０の上に、III族窒化物半導体により電子走行層１１が形成され、この電子走行層１１の上面に、III族窒化物半導体から形成された電子供給層１２がヘテロ接合されている。電子走行層１１は、バッファ層（図示せず）を介して基板１０の上に形成されていてもよい。なお、本発明において、「上に」は、特に断らない限り、他の構成要素を介さずに上面に直接接触した状態でも良いし、間に他の構成要素が存在していても良い。「下に」も同様とする。また、「上面に」は、他の構成要素を介さずに上面に直接接触した状態とする。「下面に」も同様とする。電子供給層１２は、電子走行層１１よりも大きなバンドギャップを有している。この電子供給層１２上には、ゲート電極１４、ソース電極１５Ａおよびドレイン電極１５Ｂが配置されている。
【００１５】
ソース電極１５Ａおよびドレイン電極１５Ｂは、ゲート電極１４を挟むように配置されている。さらに、ソース電極１５Ａの下方に、電子走行層１１上部から電子供給層１２上面まで達するｎ型導電層領域（ｎ型不純物注入領域）１３Ａが形成され、ドレイン電極１５Ｂの下方に、電子走行層１１上部から電子供給層１２上面まで達するｎ型導電層領域（ｎ型不純物注入領域）１３Ｂが形成されている。ｎ型導電層領域（ｎ型不純物注入領域）１３Ａおよび１３Ｂは、それぞれ、ｎ型不純物を１×１０２０ｃｍ−３以上の濃度で含む。電子走行層１１上部において、電子供給層１２とのヘテロ接合界面近傍には、後述するように２次元電子ガス層１８が形成されている。ｎ型導電層領域１３Ａおよび１３Ｂは、電子供給層１２の上面から、２次元電子ガス層１８に達する深さにまで形成されている。このＨＥＭＴ１がオン状態のとき、電子走行層１１において、電子供給層１２とのヘテロ接合界面およびその近傍に、２次元電子ガス層１８のチャネル領域が形成される。２次元電子ガス層１８のチャネル領域は、ｎ型導電層領域１３Ａ、１３Ｂ間を電気的に接続し、前記チャネル領域を電流が流れることが可能である。
【００１６】
ＨＥＭＴ１は、例えばピエゾ効果、自発分極効果等により、電子走行層１１と電子供給層１２とのヘテロ接合界面およびその近傍での２次元電子ガスの発生が可能である。電子走行層１１がＧａＮ（窒化ガリウム）から形成され、電子供給層１２がＡｌＧａＮ（窒化アルミニウムガリウム）により形成されている場合、例えば、自発分極およびピエゾ分極により、そのヘテロ接合界面に正の空間固定電荷が発生する。そして、前記空間固定電荷に電子が引き寄せられ、２次元電子ガス層１８を形成する。電子走行層１１と電子供給層１２は、それぞれの電子親和力（電子を伝導帯下端Ｅｃから真空準位Ｅｖａｃまで励起するのに必要なエネルギー）をχ１１、χ１２としたとき、χ１１＞χ１２であり、電子走行層１１と電子供給層１２との間のヘテロ接合界面では、伝導帯下端のエネルギー不連続ΔＥｃ＝｜χ１１−χ１２｜が生じる。このΔＥｃのエネルギー不連続に起因して、このヘテロ接合界面の電子走行層１１側に電子蓄積層である低次元電子ガス層１８が形成され、これがチャネルを形成する。このような、電子走行層１１と電子供給層１２の組み合わせとして、例えば、Ｇａ面成長（あるいはＡｌ面成長）のＧａＮ系エピタキシャル層の組み合わせ（具体的には、ＧａＮ層とＡｌＧａＮ層の組み合わせ、またはＩｎＧａＮ層とＡｌＧａＮ層の組み合わせ）が挙げられる。なお、電子供給層１２にｎ型不純物を導入することにより、当該ヘテロ接合界面およびその近傍に２次元電子ガス層１８を形成することも可能である。
【００１７】
本実施形態では、ｎ型導電層領域１３Ａおよび１３Ｂは高濃度のｎ＋型領域である。したがって、電子走行層１１のうちのゲート電極１４の下方のチャネル領域と一方のｎ型導電層領域１３Ａとの接続部Ｐ１の接続抵抗は低く、当該チャネル領域と他方のｎ型導電層領域１３Ｂとの接続部Ｐ２の接続抵抗も低い。ここで、接続部Ｐ１，Ｐ２は、ｎ型導電層領域１３Ａおよび１３Ｂと、２次元電子ガス層１８との境界部分である。２次元電子ガス層１８は、例えば、電子走行層１１および電子供給層１２におけるゲート電極１４下方の、ｎ型不純物が注入されていないヘテロ接合界面を含む。
【００１８】
なお、本発明のＨＥＭＴにおいて、前記ｎ型導電層領域は、前記電子走行層の上部および前記電子供給層において、前記ソース電極および前記ドレイン電極の下方の少なくとも一部に形成されている。前記電子走行層の上部において、前記ｎ型導電層領域は、特に制限されないが、前記２次元電子ガス層に達する深さであることが好ましく、前記２次元電子ガス層の最下部まで達する深さであることが好ましい。前記２次元電子ガスは、前記電子走行層において、前記電子供給層とのヘテロ接合界面近傍に集中するので、例えば、前記ｎ型導電層領域が前記へテロ接合界面を含んでいれば良い。前記電子走行層の上部において、前記ｎ型導電層領域は、好ましくは、前記へテロ接合界面からの深さが１０ｎｍ以上、より好ましくは２０ｎｍ以上、さらに好ましくは３０ｎｍ以上である。
【００１９】
本発明者らは、図１９のようなＧａＮ系ＨＥＭＴにおいて、アクセス抵抗、オン抵抗等がデバイス動作上無視できない大きさになるという問題に着目し、実験等による検証の結果、前記問題の要因を解明した。その要因とは、ｎ型不純物注入領域１０５Ａおよび１０５Ｂと、２次元電子ガス（２ＤＥＧ）層１１０のうちゲート電極１０６の下方の領域（チャネルが形成されるべき領域）との接続部Ｒ１、Ｒ２における電気抵抗（接続抵抗）が高いことである。この接続抵抗（コンタクト抵抗）は、ＨＥＭＴ１００のアクセス抵抗、オン抵抗等を増加させる。詳しくは後述する。
【００２０】
特に、ノーマリーオフ特性のエンハンスメント・モードで動作するヘテロ接合電界効果トランジスタの場合、選択的にｎ＋型層を形成して接続部Ｒ１、Ｒ２での接続抵抗を低減することによって素子のアクセス抵抗、オン抵抗等を低減できると考えられる。また、例えば、ＳｉＣパワーデバイスに対して、オン抵抗の低さで特性上凌駕するＧａＮ系ＨＥＭＴを実現するために、前記接続抵抗を低減することが有効と考えられる。この観点から、本発明者らは、鋭意検討を重ね、本発明に到達したのである。
【００２１】
なお、本発明のＨＥＭＴにおいて、「オン抵抗」は、ＨＥＭＴオン時（ソース電極とドレイン電極との間の電圧印加時）における、ソース電極とドレイン電極との間の電気抵抗を言う。「アクセス抵抗」は、ソース電極またはドレイン電極と２次元電子ガスとの間の電気抵抗を言う。「コンタクト抵抗」は、直接接触する２つの部分の間の抵抗を言い、例えば、「オーミック・コンタクト抵抗」は、オーミック電極（ソース電極またはドレイン電極）が電子供給層と直接接触している場合に、前記オーミック電極と前記電子供給層との間の電気抵抗を言う。
【００２２】
前記の通り、本発明のヘテロ接合電界効果トランジスタ（ＨＥＭＴ）は、前記ソース電極および前記ドレイン電極の下方の少なくとも一部に、前記電子走行層上部から前記電子供給層上面まで達するｎ型導電層領域を備え、前記ｎ型導電層領域の前記電子走行層部分において、前記電子供給層とのヘテロ接合界面が、ｎ型不純物を１×１０２０ｃｍ−３以上の濃度で含む。本発明のＨＥＭＴは、このように、前記へテロ接合界面のｎ型不純物濃度がきわめて高濃度である。このため、前記ヘテロ接合界面では、前記ｎ型導電層領域とそれ以外の部分との接続部においても、ｎ型不純物濃度が高濃度である。これにより、例えば、前記接続部における伝導帯ポテンシャルが低下するため、前記接続部におけるポテンシャル障壁の高さが低下し、前記接続部が低抵抗化する。前記接続部が低抵抗化すれば、ひいては、アクセス抵抗、オン抵抗等の低減が可能となる。
【００２３】
なお、前記ｎ型導電層領域において、ｎ型不純物濃度の分布は、特に制限されないが、例えば、後述の図１２のように、深さの関数となる。深さの基準は、特に制限されず、例えば、図１２のように、電子供給層表面からの深さで表しても良い。また、前記ｎ型導電層領域の前記電子走行層部分において、前記電子供給層とのヘテロ接合界面近傍におけるｎ型不純物濃度すなわちｎ型不純物の体積密度は、例えば、前記へテロ接合界面からの深さｚを変数とした場合の体積密度、すなわちｚの関数で表すことができる。この場合、「前記電子供給層とのヘテロ接合界面におけるｎ型不純物濃度」は、ｚ＝０におけるｎ型不純物濃度となる。この値は、例えば、通常の測定機器により測定できる。後述の、イオン化されたｎ型不純物濃度においても同様である。また、本発明のＨＥＭＴにおいて、前記ｎ型導電層領域の前記電子走行層部分は、好ましくは、前記へテロ接合界面から深さ１０ｎｍ以上にわたって、より好ましくは、前記へテロ接合界面から深さ２０ｎｍ以上にわたって、さらに好ましくは、前記へテロ接合界面から深さ３０ｎｍ以上にわたって、ｎ型不純物を１×１０２０ｃｍ−３以上の濃度で含むものとする。これらの深さの範囲においてｎ型不純物が１×１０２０ｃｍ−３以上の濃度であれば、前記接続部における接続抵抗等を、さらに効果的に低減できる。また、これらの深さの範囲においてｎ型不純物が１×１０２０ｃｍ−３以上の濃度であれば、前記へテロ接合界面におけるｎ型不純物濃度（体積密度）が１×１０２０ｃｍ−３以上となる。
【００２４】
さらに、本発明のＨＥＭＴにおいて、前記アクセス抵抗等をさらに低減させる観点から、前記ｎ型不純物濃度は、前記ｎ型導電層領域全体にわたって（前記電子走行層上部から前記電子供給層上面にわたって）１×１０２０ｃｍ−３以上であることが好ましい。なお、前記ｎ型導電層領域における前記ｎ型不純物（ドナー不純物）濃度の上限値は、結晶品質の良好性の観点から、１０２２ｃｍ−３以下であることが好ましい。
【００２５】
なお、本発明のＨＥＭＴの前記電子走行層の上部および前記電子供給層において、前記ｎ型導電層領域以外の部分は、例えば、ノンドープであるが、これに限定されない。前記ｎ型導電層領域以外の部分は、ｎ型不純物を全く含んでいなくても良いし、例えば、若干のｎ型不純物を含んでいてもよい。また、例えば、前記の通り、前記電子供給層にｎ型不純物が導入（ドーピング）されており、これにより、前記電子供給層と前記電子走行層とのヘテロ接合界面およびその近傍に２次元電子ガス層が形成されていても良い。前記ｎ型導電層領域以外の部分におけるｎ型不純物濃度は、前記電子供給層では、特に制限されない。前記電子走行層においても、前記ｎ型不純物濃度は、特に制限されないが、例えば１×１０１７ｃｍ−３以下、好ましくは１×１０１６ｃｍ−３以下、より好ましくは１×１０１５ｃｍ−３以下である。なお、前記電子走行層上部および前記電子供給層における前記ｎ型導電層領域以外の部分では、前記ｎ型導電層領域との境界において、ｎ型不純物の濃度は、通常、ステップ状に減少するのではなく、徐々に減少する。より具体的には、例えば、前記ｎ型導電層領域以外の部分は、前記ｎ型導電層領域との境界に遷移領域を有し、前記遷移領域内で、前記ｎ型不純物濃度が徐々に減少する。なお、前記電子走行層の層平面方向における前記遷移領域の幅は、通常、イオン注入における注入イオンの飛程距離にほぼ比例して変化し、例えば、前記飛程距離の半分程度の値となる。
【００２６】
本発明のＨＥＭＴは、前記ｎ型導電層領域の前記電子走行層部分において、前記電子供給層とのヘテロ接合界面におけるイオン化された前記ｎ型不純物の濃度が、５℃以上３５℃以下の温度条件下で１×１０１９ｃｍ−３以上であることが好ましい。本発明のＨＥＭＴの動作温度が室温すなわち５℃以上３５℃以下である場合、前記イオン化された前記ｎ型不純物の濃度が前記条件を満たせば、前記接続抵抗等を低減しやすいためである。ただし、本発明のＨＥＭＴの用途によっては、動作温度が室温と大きく異なる場合がある。例えば、自動車のエンジンルームにおいて本発明のＨＥＭＴを動作させる場合が挙げられる。このような場合、前記ｎ型導電層領域の前記電子走行層部分において、前記電子供給層とのヘテロ接合界面におけるイオン化された前記ｎ型不純物の濃度が、５℃以上３５℃以下の温度条件下で１×１０１９ｃｍ−３以上であることが好ましい。本発明のＨＥＭＴの動作温度は特に制限されず、例えば室温であるが、前記自動車のエンジンルームで動作させる場合は、例えば、５℃以上２５０℃以下である。なお、前記ｎ型導電層領域の前記電子走行層部分は、好ましくは、前記へテロ接合界面から深さ１０ｎｍ以上にわたって、より好ましくは、前記へテロ接合界面から深さ２０ｎｍ以上にわたって、さらに好ましくは、前記へテロ接合界面から深さ３０ｎｍ以上にわたって、前記イオン化されたｎ型不純物を１×１０１９ｃｍ−３以上の濃度で含むものとする。この場合、イオン化されたｎ型不純物濃度の測定温度条件は、前記の通り、５℃以上３５℃以下、または本発明のＨＥＭＴの動作温度条件下である。これらの深さの範囲において前記イオン化されたｎ型不純物が１×１０１９ｃｍ−３以上の濃度であれば、前記接続部における接続抵抗等を、さらに効果的に低減できる。また、これらの深さの範囲において前記イオン化されたｎ型不純物が１×１０１９ｃｍ−３以上の濃度であれば、前記へテロ接合界面における前記イオン化されたｎ型不純物の濃度（体積密度）が１×１０１９ｃｍ−３以上となる。また、前記アクセス抵抗等をさらに低減させる観点から、５℃以上３５℃以下の温度条件下または本発明のＨＥＭＴの動作温度条件下におけるイオン化ドナー不純物濃度（イオン化された前記ｎ型不純物の濃度）は、前記ｎ型導電層領域全体にわたって（前記電子走行層上部から前記電子供給層上面にわたって）１×１０１９ｃｍ−３以上であることが特に好ましい。なお、本発明において、イオン化ドナー不純物濃度（イオン化されたｎ型不純物の濃度）は、特に断らない限り、ＨＥＭＴのソース電極、ゲート電極、およびドレイン電極のいずれにも電圧を印加しない状態における濃度をいうものとする。
【００２７】
イオン化ドナー不純物濃度（イオン化されたｎ型不純物の濃度）が１×１０１９ｃｍ−３以上である場合に前記接続抵抗が低減しやすい理由は、必ずしも明らかではない。前記理由として、例えば、前記ドナー（ｎ型不純物）原子間の距離が短くなるために、電子分布が縮退し、電界放出トンネリング機構による伝導が支配的になることが考えられる。ただし、これは、推測可能な機構の一例であり、本発明を限定しない。
【００２８】
また、本発明のＨＥＭＴにおいて、前記電子走行層は、窒化ガリウム（ＧａＮ）、または窒化インジウムガリウム（ＩｎＧａＮ）から形成されていることが好ましい。前記電子供給層は、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、または窒化インジウムアルミニウム（ＩｎＡｌＮ）から形成されていることが好ましい。前記電子走行層と前記電子供給層の組み合わせは特に制限されず、例えば、一般的なＨＥＭＴ等を参考に、前記電子供給層のバンドギャップが前記電子走行層よりも大きくなる組み合わせを適宜選択すれば良い。または、前述のように、前記電子供給層にｎ型不純物をドーピングしても良い。
【００２９】
本発明のＨＥＭＴの製造方法は、特に制限されないが、前記本発明の製造方法により製造することが好ましい。また、前記本発明の製造方法により製造されるＨＥＭＴは特に制限されないが、前記本発明のＨＥＭＴであることが好ましい。
【００３０】
図２に示す本実施形態のＨＥＭＴの製造方法は特に制限されないが、例えば、下記の製造方法により製造できる。すなわち、まず、基板１０上に、III族窒化物半導体により電子走行層１１を形成する（電子走行層形成工程）。さらに、電子走行層１１上面に、III族窒化物半導体をヘテロ接合させて電子供給層１２を形成する（電子供給層形成工程）。基板１０としては、例えば、シリコン基板、サファイア基板、炭化シリコン基板等が使用できる。電子走行層１１および電子供給層１２は、例えば、エピタキシャル成長により形成できる。エピタキシャル成長法としては、例えば、有機金属気相成長（Ｍｅｔａｌ−Ｏｒｇａｎｉｃ  Ｖａｐｏｒ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ；ＭＯＶＰＥ）法、分子線エピタキシャル成長（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ；ＭＢＥ）法等が挙げられる。なお、有機金属気相成長法は、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法ということもある。また、例えば、基板１０上にバッファ層（図示せず）をエピタキシャル成長させた後に、ＧａＮ電子走行層１１およびＡｌＧａＮ電子供給層１２を連続的にエピタキシャル成長させてもよい。基板１０と電子走行層１１との間に介在する前記バッファ層としては、例えば、ＡｌＮ、ＧａＮ、ＡｌＧａＮ等のIII族窒化物系化合物半導体が挙げられる。また、例えば、シリコン基板、サファイア基板、炭化シリコン基板等に代えて、ＧａＮ、ＡｌＮ等のIII族窒化物半導体基板を用い、前記バッファ層を省略してもよい。
【００３１】
電子走行層１１上に電子供給層１２を形成した後、電子供給層１２上にＳｉＮなどの窒化膜をスルー膜（図示せず）として堆積させる。その後、このスルー膜上に、フォトリソグラフィ技術を用いてパターニングされたレジスト膜（図示せず）を形成する。そして、このレジスト膜をマスクとして用いて、図１に示すように、電子供給層１２の上面からヘテロ接合界面を超える深さまでシリコン（原子量：２８）を選択的にイオン注入する。その後、前記スルー膜を除去する。
【００３２】
アニール処理に先立ち、アニール処理による半導体層表面の変質を防止するために、前記半導体層表面をアニール保護膜で被覆する。前記アニール保護膜による被覆は、アニール処理を行う領域に行えば良いが、例えば、基板１０、電子走行層１１および電子供給層１２の全体（上面、裏面および側壁）にアニール保護膜を形成する。その後、前記電子走行層１１および電子供給層１２にアニール処理を施して、イオン注入された前記ｎ型不純物を活性化させる。その後、前記アニール保護膜を除去する。この結果、図１に示すように、高濃度（１０１９ｃｍ−３以上のイオン化ドナー不純物濃度）のｎ型導電層領域１３Ａおよび１３Ｂが形成される（ｎ型導電層領域形成工程）。
【００３３】
前記ｎ型導電層領域形成工程においては、例えば、前記電子走行層の上部および前記電子供給層において、ソース電極形成予定領域およびドレイン電極形成予定領域の少なくとも一部に、ｎ型不純物イオンを、前記電子走行層上部における前記電子供給層とのヘテロ接合界面で１×１０２０ｃｍ−３以上の濃度となるようにドーピングする。好ましくは、前記電子走行層上部が、前記へテロ接合界面から深さ１０ｎｍ以上にわたって、より好ましくは、前記へテロ接合界面から深さ２０ｎｍ以上にわたって、さらに好ましくは、前記へテロ接合界面から深さ３０ｎｍ以上にわたって、ｎ型不純物を１×１０２０ｃｍ−３以上の濃度で含むようにドーピングする。特に好ましくは、前記ソース電極形成予定領域および前記ドレイン電極形成予定領域の少なくとも一部に、前記電子走行層上部から前記電子供給層上面までにわたって１×１０２０ｃｍ−３以上の濃度となるように前記ｎ型不純物イオンをドーピングする。このとき、前記電子走行層の上部および前記電子供給層において、ソース電極形成予定領域およびドレイン電極形成予定領域の少なくとも一部に、ｎ型不純物イオンを５×１０１５ｃｍ−２以上の実効ドーズ量でドーピングすることが好ましい。前記実効ドーズ量が５×１０１５ｃｍ−２以上であると、前記電子走行層の上部および前記電子供給層において、ｎ型不純物イオンを１×１０２０ｃｍ−３以上の濃度としやすい。結晶品質を良好にする観点からは、注入ドナー不純物濃度の上限は１０２２ｃｍ−３であることが望ましい。
【００３４】
なお、本発明において、ｎ型不純物（ドナー不純物）濃度等を、体積密度（ｃｍ−３等）で表す場合、特に断らない限りは、原子数についての体積密度を表す。ｎ型不純物イオンの実効ドーズ量等を、面積密度（ｃｍ−２等）で表す場合も同様に、特に断らない限りは、原子数についての面積密度を表す。また、前記「実効ドーズ量」は、前記スルー膜による吸収等のロスを差し引いた後の、前記電子吸収層上面に到達した実際のドーズ量を言う。
【００３５】
また、前記電子走行層の上部および前記電子供給層のイオン注入マスク（前記レジスト膜）で遮蔽された部分（ｎ型導電層領域以外の部分）において、前記イオン注入マスクで遮蔽されなかった部分（ｎ型導電層領域）との境界では、ｎ型不純物の濃度は、通常、ステップ状に減少するのではなく、徐々に減少する。より具体的には、例えば、前記ｎ型導電層領域以外の部分は、前記ｎ型導電層領域との境界に遷移領域を有し、前記遷移領域内で、前記ｎ型不純物濃度が徐々に減少する。なお、前記電子走行層の層平面方向における前記遷移領域の幅は、通常、イオン注入における注入イオンの飛程距離にほぼ比例して変化し、例えば、前記飛程距離の半分程度の値となる。
【００３６】
前記アニール処理は、例えば、窒素雰囲気下で、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）などにより行うことができる。前記アニール処理は、高濃度のイオン化ドナー不純物濃度（イオン化されたｎ型不純物濃度）を得るために、１，１００℃以上１，３００度以下の温度で行うことが好ましい。前記アニール処理温度は、より好ましくは１，１００℃以上１，３００℃未満、さらに好ましくは１，１２５℃以上１，２２５℃以下、特に好ましくは１，１５０℃以上１，２２５℃以下である。より具体的には、イオン注入されたｎ型不純物の活性化率を高い値とするために、前記アニール処理温度の下限値は、好ましくは１，１００℃以上、より好ましくは１，１２５℃以上、さらに好ましくは１，１５０℃以上である。また、III族窒化物半導体層表面からの窒素の脱離を抑制し、これにより前記III族窒化物半導体層表面の変質を抑制する観点から、前記アニール処理温度の上限値は、好ましくは１，３００℃以下、より好ましくは１，３００℃未満、さらに好ましくは１，２２５℃以下である。前記アニール処理の時間は、特に制限されないが、加熱に用いる熱処理装置の性能等に応じて、例えば３０秒から５分程度とする。
【００３７】
なお、例えば、シリコン（Ｓｉ）基板などの、高温において塑性変形しやすい基板を用いた場合は、前記活性化アニール温度より低い温度、例えば１，０００℃で前記ｎ型不純物の活性化アニールを行っても良い。比較的低温でアニール処理することで、ウエハの反りの低減やエピタキシャル膜中の欠陥生成の低減、ひいてはリーク電流を低減（デバイス動作耐圧を確保）することも可能である。ただし、比較的低温でアニール処理する場合、比較的長時間のアニール処理が必要である。例えば、１，０００℃においてアニール処理する場合、アニール処理時間は２０分以上が好ましい。
【００３８】
前記ｎ型導電層領域の前記電子走行層部分において、前記電子供給層とのヘテロ接合界面におけるイオン化された前記ｎ型不純物の濃度が、５℃以上３５℃以下の温度条件下で１×１０１９ｃｍ−３以上となるように、前記ｎ型導電層領域形成工程における前記アニール処理を行うことが好ましい。または、前記ｎ型導電層領域の前記電子走行層部分において、前記電子供給層とのヘテロ接合界面におけるイオン化された前記ｎ型不純物の濃度が、前記ヘテロ接合電界効果トランジスタの動作温度条件下で１×１０１９ｃｍ−３以上となるように、前記ｎ型導電層領域形成工程における前記アニール処理を行うことが好ましい。これにより、例えば、図１および２に示すｎ型導電層領域１３Ａおよび１３Ｂと、ゲート電極１４の下方のチャネル領域との接続部Ｐ１およびＰ２において、低い接続抵抗を得ることができる。より好ましくは、前記ｎ型導電層領域の前記電子走行層部分が、前記へテロ接合界面から深さ１０ｎｍ以上にわたって、さらに好ましくは、前記へテロ接合界面から深さ２０ｎｍ以上にわたって、さらに好ましくは、前記へテロ接合界面から深さ３０ｎｍ以上にわたって、前記イオン化されたｎ型不純物を１×１０１９ｃｍ−３以上の濃度で含むように前記アニール処理を行うものとする。この場合、イオン化されたｎ型不純物濃度の測定温度条件は、前記の通り、５℃以上３５℃以下、または本発明のＨＥＭＴの動作温度条件下である。これらの深さの範囲において前記イオン化されたｎ型不純物が１×１０１９ｃｍ−３以上の濃度であれば、前記接続部における接続抵抗等を、さらに効果的に低減できる。また、これらの深さの範囲において前記イオン化されたｎ型不純物が１×１０１９ｃｍ−３以上の濃度であれば、前記へテロ接合界面における前記イオン化されたｎ型不純物の濃度（体積密度）が１×１０１９ｃｍ−３以上となる。なお、前記アクセス抵抗等をさらに低減させる観点から、５℃以上３５℃以下の温度条件下またはＨＥＭＴの動作温度条件下におけるイオン化ドナー不純物濃度（イオン化された前記ｎ型不純物の濃度）が、前記ｎ型導電層領域全体にわたって（前記電子走行層上部から前記電子供給層上面にわたって）１×１０１９ｃｍ−３以上となるように前記アニール処理を行うことが特に好ましい。
【００３９】
さらに、電子供給層１２上に、開口部を有する絶縁膜（図示せず）を形成し、この開口部に金属材料を埋め込み、さらにアロイ処理を施すことにより、Ｔ字状の断面形状を有するゲート電極１４を形成する（ゲート電極形成工程）。ゲート電極１４は、特に制限されないが、例えば、Ｗ、Ｍｏ、Ｓｉ、Ｔｉ、Ｐｔ、Ｎｂ、ＡｌもしくはＡｕなどの金属材料、または、これらのうちの２種以上の金属層の積層体から形成することができる。また、ゲート電極１４は、Ｔ字型の断面形状に限定されず、どのような形状でも良い。なお、前記ゲート電極形成工程と、前記ｎ型導電層形成工程との順序は前後させてもよく、また、例えば、前記ｎ型不純物のドーピングと前記アニール処理との間に前記ゲート電極形成工程を行ってもよい。
【００４０】
その後、例えば、リフトオフ処理により、前記ソース電極形成予定領域上にソース電極１５Ａを形成し、前記ドレイン電極形成予定領域上にドレイン電極１５Ｂを形成する（ソース電極形成工程およびドレイン電極形成工程）。より具体的には、例えば、フォトリソグラフィを用いて電子供給層１２上にレジストパターンを形成し、その後、スパッタ法により前記レジストパターンおよび電子供給層１２上に金属層を成膜する。その後、前記レジストパターンとその上の金属材料とを同時に除去することで、電子供給層１２にオーミック接触するソース電極１５Ａとドレイン電極１５Ｂとの各電極パターンを形成することができる。ソース電極１５Ａとドレイン電極１５Ｂは、特に制限されないが、例えば、タングステン（Ｗ）、モリブデン（Ｍｏ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、ニオブ（Ｎｂ）、アルミニウム（Ａｌ）もしくは金（Ａｕ）などの金属材料、または、これらのうちの２種以上の金属層の積層体（たとえば、Ｔｉ／Ａｌ／Ｎｂ／Ａｕ構造）から形成することができる。
【００４１】
本実施形態（第１の実施形態）のＨＥＭＴ１では、例えば、ｎ型導電層領域１３Ａおよび１３Ｂに、高濃度（１０１９ｃｍ−３以上のイオン化ドナー不純物濃度）のｎ＋型領域が形成される。これにより、接続部Ｐ１およびＰ２におけるｎ＋型領域の伝導帯ポテンシャルが著しく低下する。その結果、当該接続部Ｐ１およびＰ２における電気抵抗（接続抵抗）がデバイス動作上無視できるまでに低下するので、アクセス抵抗、オン抵抗等の低減を実現できる。ただし、この説明は例示であって、本実施形態のＨＥＭＴ１および本発明のＨＥＭＴを限定しない。
【００４２】
［第２の実施形態］
次に、本発明の第２の実施形態について説明する。図３の断面図に、本実施形態に係るＨＥＭＴの製造工程の一部を示す。また、図４の断面図に、本実施形態のＨＥＭＴ２の断面構造を概略的に示す。
【００４３】
図４に示すとおり、このＨＥＭＴ２は、基板２０の上に、III族窒化物半導体により電子走行層２１が形成され、この電子走行層２１の上面に、III族窒化物半導体から形成された電子供給層２２がヘテロ接合されている。電子走行層２１は、バッファ層（図示せず）を介して基板２０の上に形成されていてもよい。電子供給層２２は、電子走行層２１よりも大きなバンドギャップを有している。この電子供給層２２上には、ゲート電極２３、ソース電極２６Ａおよびドレイン電極２６Ｂが配置されている。
【００４４】
ソース電極２６Ａおよびドレイン電極２６Ｂは、ゲート電極２３を挟むように配置されている。さらに、ソース電極２６Ａの下方に、電子走行層２１上部から電子供給層２２上面まで達するｎ型導電層領域（ｎ型不純物注入領域）２４Ａおよび２５Ａが形成され、ドレイン電極２６Ｂの下方に、電子走行層２１上部から電子供給層２２上面まで達するｎ型導電層領域（ｎ型不純物注入領域）２４Ｂおよび２５Ｂが形成されている。ｎ型導電層領域（ｎ型不純物注入領域）２４Ａ、２４Ｂ、２５Ａおよび２５Ｂは、それぞれ、ｎ型不純物を１×１０２０ｃｍ−３以上の濃度で含む。電子走行層２１上部において、電子供給層２２とのヘテロ接合界面近傍には、前記第１の実施形態と同様に、２次元電子ガス層２８が形成されている。ｎ型導電層領域２４Ａ、２５Ａ、２４Ｂおよび２５Ｂは、電子供給層２２の上面から、２次元電子ガス層２８に達する深さにまで形成されている。このＨＥＭＴ２がオン状態のとき、電子走行層２１において、電子供給層２２とのヘテロ接合界面およびその近傍に、２次元電子ガス層２８のチャネル領域が形成される。２次元電子ガス層２８のチャネル領域は、ｎ型導電層領域２４Ａおよび２５Ａと、２４Ｂおよび２５Ｂとの間を電気的に接続し、前記チャネル領域を電流が流れることが可能である。
【００４５】
また、ｎ型導電層領域２５Ａは、電子供給層２２の上方から見て（上面視で）ｎ型不純物導電層領域２４Ａを含み、かつｎ型導電層領域２４Ａよりも広く、ｎ型導電層領域２４Ａのゲート電極側から突出している。また、ｎ型導電層領域２５Ａは、２次元電子ガス層２８に達する深さにまで形成されているが、その深さは、ｎ型導電層領域２４Ａよりも浅い。同様に、ｎ型導電層領域２５Ｂは、電子供給層２２の上方から見て（上面視で）ｎ型導電層領域２４Ｂを含み、かつｎ型導電層領域２４Ｂよりも広く、ｎ型導電層領域２４Ｂのゲート電極側から突出している。また、ｎ型導電層領域２５Ｂは、２次元電子ガス層２８に達する深さにまで形成されているが、その深さは、ｎ型導電層領域２４Ｂよりも浅い。
【００４６】
ＨＥＭＴ２において、基板２０、電子走行層２１、電子供給層２２、ソース電極２６Ａ、ドレイン電極２６Ｂ、およびゲート電極２３の構成材料は、それぞれ、前記第１の実施形態の基板１０、電子走行層１１、電子供給層１２、ソース電極１５Ａ、ドレイン電極１５Ｂ、およびゲート電極１４の構成材料と同じであってもよい。また、ｎ型導電層領域２４Ａ、２４Ｂ、２５Ａ、および２５Ｂの電子走行層２１部分において、電子供給層２２とのヘテロ接合界面におけるイオン化ドナー不純物濃度（イオン化されたｎ型不純物濃度）が、例えば前述の温度条件下で１×１０１９ｃｍ−３以上であることが好ましい。これにより、例えば、前記第１の実施形態と同様、図３および４に示すｎ型導電層領域２５Ａおよび２５Ｂと、ゲート電極２３の下方のチャネル領域との接続部Ｑ１およびＱ２において、低い接続抵抗を得ることができる。前記接続抵抗の低減により、例えば、アクセス抵抗、オン抵抗等を低減できる。
【００４７】
本実施形態のＨＥＭＴ２の構造は、ｎ型導電層領域が、ソース電極側において２４Ａおよび２５Ａの２つの領域から形成され、ドレイン電極側において２４Ｂおよび２５Ｂの２つの領域から形成されていること以外は、前記第１の実施形態のＨＥＭＴ１と同様で良い。２次元電子ガスの発生（２次元電子ガス層２８の形成）機構等についても、前記第１の実施形態のＨＥＭＴ１と同様に説明できる。
【００４８】
本実施形態のＨＥＭＴ２の製造方法は、特に制限されないが、例えば、前記ｎ型導電層領域形成工程において、ｎ型不純物のドーピングを２段階で行う以外は、前記実施形態１のＨＥＭＴ１と同様にして製造できる。以下、前記２段階のドーピングについて説明する。
【００４９】
まず、ｎ型導電層領域（ｎ型不純物注入領域）２４Ａは、前記ソース電極形成予定領域において、Ｓｉなどのｎ型不純物を、例えば数百ｋｅＶ程度の比較的高い加速エネルギーＥ１（単位：ｋｅＶ）でイオン注入（第１段階のイオン注入）することにより形成できる（ｎ型不純物イオンドーピング第１工程）。ここで、注入イオンの分布の最大となる深さが、例えば２次元電子ガス層２８より深くなるように、比較的深部までのイオン注入を行う。このイオン注入後に、さらに、電子供給層２２の上方から見て（上面視で）ｎ型導電層領域２４Ａを包含する領域に対して、Ｓｉなどのｎ型不純物を、例えば数十ｋｅＶ程度の比較的低い加速エネルギーＥ２（Ｅ１＞Ｅ２）で注入（第２段階のイオン注入）し、ｎ型導電層領域２５Ａを形成する（ｎ型不純物イオンドーピング第２工程）。このとき、例えば、前記ｎ型不純物イオンドーピング第２工程において、Ｓｉなどのｎ型不純物濃度（体積密度）が１×１０２０ｃｍ−３以上となるように、第２段階のイオン注入（前記ｎ型不純物イオンドーピング第２工程）を行ってもよい。また、このとき、ｎ型導電層領域２５Ａの電子走行層２１部分において、少なくとも電子供給層２２とのヘテロ接合界面のｎ型不純物の注入イオンの実効ドーズ量が５×１０１５ｃｍ−２以上となるようにすることが好ましい。なお、第１段階のイオン注入（前記ｎ型不純物イオンドーピング第１工程）と第２段階のイオン注入（前記ｎ型不純物イオンドーピング第２工程）の順序は、デバイス作製（ＨＥＭＴ製造）の事情等に応じて入れ替えても良い。また、例えば、前記ｎ型不純物イオンドーピング第１工程において、ｎ型導電層領域２４Ａのｎ型不純物濃度（体積密度）が１×１０２０ｃｍ−３以上となるように、または、ｎ型不純物の注入イオンの実効ドーズ量が５×１０１５ｃｍ−２以上となるようにしても良い。ｎ型導電層２４Ｂおよび２５Ｂは、前記ソース電極形成予定領域を前記ドレイン電極形成予定領域に変える以外は、ｎ型導電層２４Ａおよび２５Ａと同様にして形成できる。具体的には、前記説明どおり、前記ｎ型不純物イオンドーピング第１工程および前記ｎ型不純物イオンドーピング第２工程を含む方法により形成すればよい。
【００５０】
また、本実施形態では、第１段階のイオン注入でデバイスの深部までｎ型不純物が導入された後に、さらに第２段階のイオン注入で高濃度不純物注入領域２５Ａおよび２５Ｂが形成される。これら高濃度不純物注入領域２５Ａと２５Ｂとの間の領域は、比較的低抵抗の電気伝導特性を有する。したがって、例えば、図３および図４に示すような低抵抗の電流経路ＣＡおよびＣＢを通じて、高濃度不純物注入領域２５Ａおよび２５Ｂと２次元電子ガス層２８とを接続することが可能である。なお、図３および図４中の矢印ＣＡは、２次元電子ガス層２８とソース電極２６Ａとの間の電流経路を示す。図示の通り、２次元電子ガス層２８は、ｎ型導電層領域（高濃度不純物注入領域）２５Ａにおいてｎ型導電層領域２４Ａのゲート電極側末端から突出した領域を通る。電流経路ＣＡは、２次元電子ガス２８におけるこの部分から、ｎ型導電層領域（高濃度不純物注入領域）２５Ａにおける電子供給層２２内部を通り、ソース電極２６Ａに達する。同様に、図３および図４中の矢印ＣＢは、２次元電子ガス層２８とドレイン電極２６Ｂとの間の電流経路を示す。図示の通り、２次元電子ガス層２８は、ｎ型導電層領域（高濃度不純物注入領域）２５Ｂにおいてｎ型導電層領域２４Ｂのゲート電極側末端から突出した領域を通る。電流経路ＣＡは、２次元電子ガス２８におけるこの部分から、ｎ型導電層領域（高濃度不純物注入領域）２５Ｂにおける電子供給層２２内部を通り、ドレイン電極２６Ｂに達する。
【００５１】
本発明の製造方法では、例えば、本実施形態で示したように、ｎ型導電層領域形成工程における前記ｎ型不純物イオンのドーピングが、ｎ型不純物イオンドーピング第１工程と、ｎ型不純物イオンドーピング第２工程とを含み、前記ｎ型不純物イオンドーピング第２工程におけるドーピング領域は、前記ｎ型不純物イオンドーピング第１工程におけるドーピング領域のゲート電極側末端を含んで前記ゲート電極側末端から突出しており、前記ｎ型不純物イオンドーピング第１工程における前記ｎ型不純物イオンドーピングの加速エネルギーＥ１と、前記ｎ型不純物イオンドーピング第２工程における前記ｎ型不純物イオンドーピングの加速エネルギーＥ２との関係が、Ｅ１＞Ｅ２であることが好ましい。このような２段階ドーピングにより、例えば前述のように、オーミック電極（ソース電極またはドレイン電極）と２ＤＥＧ層との間に、低抵抗の電流経路を形成できる。また、このような２段階ドーピングによれば、ｎ型不純物を広く深い範囲に注入（ドーピング）しやすい。例えば、前記第１のイオン注入（ｎ型不純物イオンドーピング第１工程）によって深部までｎ＋層（高濃度不純物注入領域）を形成するとともに、前記第２のイオン注入（ｎ型不純物イオンドーピング第２工程）によって広い範囲にｎ＋層（高濃度不純物注入領域）を形成することもできる。したがって、このような２段階ドーピングは、例えば、本発明のＨＥＭＴが縦型デバイスである場合のイオン注入などに好適である。
【００５２】
なお、前記ｎ型導電層領域形成工程において、アニール処理は、例えば、前記第１の実施形態と同様に行うことができる。また、前記ｎ型導電層領域形成工程以外の各製造工程も、例えば、前記第１の実施形態と同様に行うことができる。
【００５３】
［第３の実施形態］
次に、本発明の第３の実施形態について説明する。図５の断面図に、本実施形態に係るＨＥＭＴの製造工程の一部を示す。また、図６の断面図に、本実施形態のＨＥＭＴ３の断面構造を概略的に示す。
【００５４】
図６に示すとおり、このＨＥＭＴ３は、基板３０の上に、III族窒化物半導体により電子走行層３１が形成され、この電子走行層３１の上面に、III族窒化物半導体から形成された電子供給層３２Ｐがヘテロ接合されている。電子走行層３１は、バッファ層（図示せず）を介して基板３０の上に形成されていてもよい。電子供給層３２Ｐは、電子走行層３１よりも大きなバンドギャップを有している。この電子供給層３２Ｐ上には、ゲート電極３４、ソース電極３５Ａおよびドレイン電極３５Ｂが配置されている。電子供給層３２Ｐにおいて、ソース電極３５Ａおよびドレイン電極３５Ｂの形成領域は、上部が除去され、それ以外の部分よりも高さが低くなっている。
【００５５】
ソース電極３５Ａおよびドレイン電極３５Ｂは、ゲート電極３４を挟むように配置されている。さらに、ソース電極３５Ａの下方に、電子走行層３１上部から電子供給層３２Ｐ上面まで達するｎ型導電層領域（ｎ型不純物注入領域）３３Ａが形成され、ドレイン電極３５Ｂの下方に、電子走行層３１上部から電子供給層３２Ｐ上面まで達するｎ型導電層領域（ｎ型不純物注入領域）３３Ｂが形成されている。ｎ型導電層領域（ｎ型不純物注入領域）３３Ａおよび３３Ｂは、それぞれ、ｎ型不純物を１×１０２０ｃｍ−３以上の濃度で含む。電子走行層３１上部において、電子供給層３２Ｐとのヘテロ接合界面近傍には、前記第１の実施形態と同様に、２次元電子ガス層３８が形成されている。ｎ型導電層領域３３Ａおよび３３Ｂは、電子供給層３２Ｐの上面から、２次元電子ガス層３８に達する深さにまで形成されている。このＨＥＭＴ３がオン状態のとき、電子走行層３１において、電子供給層３２Ｐとのヘテロ接合界面およびその近傍に、２次元電子ガス層３８のチャネル領域が形成される。２次元電子ガス層３８のチャネル領域は、ｎ型導電層領域３３Ａ、３３Ｂ間を電気的に接続し、前記チャネル領域を電流が流れることが可能である。また、図６に示すとおり、このＨＥＭＴ３においては、ソース電極３５Ａは、ｎ型導電層領域３３Ａ上面を全て覆うように形成され、ドレイン電極３５Ｂは、ｎ型導電層領域３３Ｂ上面を全て覆うように形成されている。さらに、ソース電極３５Ａは、ｎ型導電層領域３３Ａ上面のゲート電極側末端から突出し、ドレイン電極３５Ｂは、ｎ型導電層領域３３Ｂ上面のゲート電極側末端から突出している。
【００５６】
ＨＥＭＴ３において、基板３０、電子走行層３１、電子供給層３２Ｐ、ソース電極３５Ａ、ドレイン電極３５Ｂおよびゲート電極３４の構成材料は、それぞれ、前記第１の実施形態の基板１０、電子走行層１１、電子供給層１２、ソース電極１５Ａ、ドレイン電極１５Ｂ、およびゲート電極１４の構成材料と同じであってもよい。また、ｎ型導電層領域３３Ａおよび３３Ｂの電子走行層３１部分において、電子供給層３２Ｐとのヘテロ接合界面におけるイオン化ドナー不純物濃度（イオン化されたｎ型不純物濃度）が、例えば前述の温度条件下で１×１０１９ｃｍ−３以上であることが好ましい。これにより、例えば、前記第１の実施形態と同様、図５および６に示すｎ型導電層領域３３Ａおよび３３Ｂと、ゲート電極３４の下方のチャネル領域との接続部Ｓ１およびＳ２において、低い接続抵抗を得ることができる。前記接続抵抗の低減により、例えば、アクセス抵抗、オン抵抗等を低減できる。
【００５７】
本実施形態のＨＥＭＴ３の構造は、電子供給層の構造と、ソース電極およびドレイン電極がｎ型導電層領域上面を全て覆うように形成されていること以外は、前記第１の実施形態のＨＥＭＴ１と同様で良い。２次元電子ガスの発生（２次元電子ガス層３８の形成）機構等についても、前記第１の実施形態のＨＥＭＴ１と同様に説明できる。
【００５８】
本実施形態のＨＥＭＴ３の製造方法は特に制限されない。例えば、ｎ型導電層領域３３Ａおよび３３Ｂ上面をドライ表面処理することと、ｎ型導電層領域３３Ａおよび３３Ｂ上面を全て覆うようにソース電極３５Ａおよび前記ドレイン電極３５Ｂを形成すること以外は、前記第１の実施形態のＨＥＭＴ１と同様に製造できる。すなわち、まず、前記第１の実施形態と同様にして、基板３０上に、III族窒化物半導体により電子走行層３１を形成し（電子走行層形成工程）、その上面に、III族窒化物半導体をヘテロ接合させて電子供給層３２（図５）を形成する（電子供給層形成工程）。さらに、前記第１の実施形態と同様にしてｎ型不純物のドーピングおよびアニールを行い、ｎ型導電層領域３３Ａおよび３３Ｂを形成する（ｎ型導電層領域形成工程）。ｎ型導電層領域３３Ａおよび３３Ｂの形成後、前記第１の実施形態のゲート電極１４（図１）と同様にして、Ｔ字状の断面形状を有するゲート電極３４を形成する（ゲート電極形成工程）。その後、図５に示すとおり、電子供給層３２における、ｎ型導電層領域３３Ａ上面およびｎ型導電層領域３３Ｂ上面を、プラズマ状のガスに曝してドライ表面処理する。これにより、図６に示されるように、加工（ドライ表面処理）された電子供給層３２Ｐが形成される。前記ドライ表面処理は、例えば、ドライエッチングであっても良い。前記ドライエッチングに用いるプラズマ状のガスは、特に制限されないが、例えば、ＳＦ６（六フッ化硫黄）、ＣＦ４（四フッ化メタン）、ＣＨＦ３（三フッ化メタン）、Ｃ２Ｆ６（六フッ化エタン）等が挙げられる。なお、前記ゲート電極形成工程と、前記ドライ表面処理との順序は、前後してもよい。
【００５９】
さらに、前記第１の実施形態のソース電極１５Ａおよびドレイン電極１５Ｂと同様の製造工程により、ｎ型導電層領域３３Ａおよび３３Ｂとそれぞれオーミック接触するソース電極３５Ａおよびドレイン電極３５Ｂ（オーミック電極）を形成する（ソース電極形成工程およびドレイン電極形成工程）。このようにして、図６のＨＥＭＴ３を製造することができる。
【００６０】
本実施形態では、例えば、ｎ型導電層領域３３Ａおよび３３Ｂの形成のためｎ型不純物イオン注入を行う際に電子供給層３２（図５）にダメージが生ずる。これに対し、ｎ型導電層領域３３Ａおよび３３Ｂ上面にドライ表面処理することで、電子供給層３２の前記ダメージが軽減され、電子供給層３２Ｐ（図６）となる。これにより、ソース電極３５Ａと電子供給層３２Ｐとのコンタクト抵抗が低減し、かつドレイン電極３５Ｂと電子供給層３２Ｐとのコンタクト抵抗が低減する。したがって、オーミック電極３５Ａおよび３５Ｂと、III族窒化物半導体電子供給層３２Ｐとの間で良好なコンタクトを形成することができる。
【００６１】
本発明における前記ＨＥＭＴの製造方法は、例えば本実施形態で示したように、前記ｎ型導電層領域形成工程後、前記ｎ型導電層領域上面をプラズマ状のガスに曝してドライ表面処理するドライ表面処理工程をさらに含むことが好ましい。なお、前記ドライ表面処理工程において、前記ソース電極形成予定領域上面に対するドライ表面処理は、前記ソース電極形成工程に先立って行い、前記ドレイン電極形成予定領域上面に対するドライ表面処理は、前記ドレイン電極形成工程に先立って行うことがより好ましい。例えば前述のように、前記ドライ表面処理によって前記電子供給層のダメージが軽減され、良好な結晶構造を得ることができる。なお、本発明において「ドライ表面処理」は、液体を表面に接触させずに処理することを言い、例えば、ドライエッチング、プラズマ中への暴露等が挙げられる。また、前記プラズマ状のガスは、特に制限されず、例えば、ドライエッチング等で一般的に用いるガスでも良い。前記プラズマ状のガスは、具体的には、例えば、ＳＦ６（六フッ化硫黄）、ＣＦ４（四フッ化メタン）、ＣＨＦ３（三フッ化メタン）、Ｃ２Ｆ６（六フッ化エタン）等が挙げられる。
【００６２】
また、本実施形態のＨＥＭＴ３においては、図６に示すとおり、ソース電極３５Ａが、ｎ型導電層領域３３Ａ上面を全て覆うように形成され、かつ、ｎ型導電層領域３３Ａ上面のゲート電極側末端から突出している。また、ドレイン電極３５Ｂは、ｎ型導電層領域３３Ｂ上面を全て覆うように形成され、かつ、ｎ型導電層領域３３Ｂ上面のゲート電極側末端から突出している。このように、ｎ型導電層領域の表面が全て覆われていることで、例えば、前記ｎ型導電層領域上面の分極電荷が補償される。その結果、電気的中性条件が満足されるように、チャネルの接続部Ｓ１およびＳ２における２次元電子ガス層３８のキャリアが回復し、これにより、接続部Ｓ１およびＳ２における接続抵抗がさらに低減する。ｎ型導電層領域３３Ａおよび３３Ｂの上面が露出していると、例えば、前記露出面における分極電荷（ＡｌＧａＮ／ＧａＮ−ＨＥＭＴの場合には、負の分極電荷）が補償されず、接続部Ｓ１およびＳ２における２次元電子ガス層３８のキャリア濃度が減少する。ｎ型導電層領域３３Ａおよび３３Ｂの上面が全て覆われていると、前記キャリア濃度の減少を防止しうるため好ましい。本実施形態では、ソース電極３５Ａとドレイン電極３５Ｂがそれぞれｎ型導電層領域（ドナー不純物イオン注入領域）３３Ａおよび３３Ｂの上面を完全に被覆して保護膜の機能をすることで、接続部Ｓ１およびＳ２におけるキャリアを回復させることができる。
【００６３】
本発明のＨＥＭＴでは、前記の理由により、前記ソース電極および前記ドレイン電極が、前記ｎ型導電層領域上面を全て覆うように形成されていることが好ましい。また、例えば図６に示したように、前記ソース電極および前記ドレイン電極が、前記ｎ型導電層領域のゲート電極側末端から突出していると、前記ゲート電極側末端（チャネル領域との接続部）において、前記分極電荷の補償がさらに行われやすいため、より好ましい。
【００６４】
本発明のＨＥＭＴの製造方法は、前記ドライ表面処理工程において、前記ドライ表面処理を行う領域が、前記ｎ型導電層領域上面を全て含むことが好ましい。これにより、前記ｎ型導電層領域と、前記チャネル領域との接続部（境界）における前記接続抵抗をさらに低減しやすい。また、前述の分極電荷の補償の観点から、前記ソース電極形成工程および前記ドレイン電極形成工程において、前記ｎ型導電層領域上面を全て覆うように前記ソース電極および前記ドレイン電極を形成することが好ましい。
【００６５】
［第４の実施形態］
次に、本発明の第４の実施形態について説明する。図７の断面図に、本実施形態に係るＨＥＭＴの製造工程の一部を示す。また、図８の断面図に、本実施形態のＨＥＭＴ４の断面構造を概略的に示す。
【００６６】
図８に示すとおり、このＨＥＭＴ４は、基板４０の上に、III族窒化物半導体により電子走行層４１が形成され、この電子走行層４１の上面に、III族窒化物半導体から形成された電子供給層４２Ｐがヘテロ接合されている。電子走行層４１は、バッファ層（図示せず）を介して基板４０の上に形成されていてもよい。電子供給層４２Ｐは、電子走行層４１よりも大きなバンドギャップを有している。この電子供給層４２Ｐ上には、ゲート電極４３、ソース電極４６Ａおよびドレイン電極４６Ｂが配置されている。電子供給層４２Ｐにおいて、ソース電極４６Ａおよびドレイン電極４６Ｂの形成領域は、上部が除去され、それ以外の部分よりも高さが低くなっている。
【００６７】
ソース電極４６Ａおよびドレイン電極４６Ｂは、ゲート電極４３を挟むように配置されている。さらに、ソース電極４６Ａの下方に、電子走行層４１上部から電子供給層４２Ｐ上面まで達するｎ型導電層領域（ｎ型不純物注入領域）４４Ａおよび４５Ａが形成され、ドレイン電極４６Ｂの下方に、電子走行層４１上部から電子供給層４２Ｐ上面まで達するｎ型導電層領域（ｎ型不純物注入領域）４４Ｂおよび４５Ｂが形成されている。ｎ型導電層領域（ｎ型不純物注入領域）４４Ａ、４５Ａ、４４Ｂおよび４５Ｂは、それぞれ、ｎ型不純物を１×１０２０ｃｍ−３以上の濃度で含む。電子走行層４１上部において、電子供給層４２Ｐとのヘテロ接合界面近傍には、前記第１から第３の実施形態と同様に、２次元電子ガス層４８が形成されている。ｎ型導電層領域４４Ａ、４５Ａ、４４Ｂおよび４５Ｂは、電子供給層４２Ｐの上面から、２次元電子ガス層４８に達する深さにまで形成されている。このＨＥＭＴ４がオン状態のとき、電子走行層４１において、電子供給層４２Ｐとのヘテロ接合界面およびその近傍に、２次元電子ガス層４８のチャネル領域が形成される。２次元電子ガス層４８のチャネル領域は、ｎ型導電層領域４４Ａおよび４５Ａと、４４Ｂおよび４５Ｂとの間を電気的に接続し、前記チャネル領域を電流が流れることが可能である。また、図８に示すとおり、このＨＥＭＴ４においては、ソース電極４６Ａは、ｎ型導電層領域４５Ａ上面を全て覆うように形成され、ドレイン電極４６Ｂは、ｎ型導電層領域４５Ｂ上面を全て覆うように形成されている。さらに、ソース電極４６Ａは、ｎ型導電層領域４５Ａ上面のゲート電極側末端から突出し、ドレイン電極４６Ｂは、ｎ型導電層領域４５Ｂ上面のゲート電極側末端から突出している。
【００６８】
また、ｎ型導電層領域４５Ａは、電子供給層４２Ｐの上方から見て（上面視で）ｎ型不純物導電層領域４４Ａを含み、かつｎ型導電層領域４４Ａよりも広く、ｎ型導電層領域４４Ａのゲート電極側から突出している。また、ｎ型導電層領域４５Ａは、２次元電子ガス層４８に達する深さにまで形成されているが、その深さは、ｎ型導電層領域４４Ａよりも浅い。同様に、ｎ型導電層領域４５Ｂは、電子供給層４２Ｐの上方から見て（上面視で）ｎ型導電層領域４４Ｂを含み、かつｎ型導電層領域４４Ｂよりも広く、ｎ型導電層領域４４Ｂのゲート電極側から突出している。また、ｎ型導電層領域４５Ｂは、２次元電子ガス層４８に達する深さにまで形成されているが、その深さは、ｎ型導電層領域４４Ｂよりも浅い。
【００６９】
ＨＥＭＴ４において、基板４０、電子走行層４１、電子供給層４２Ｐ、ソース電極４６Ａ、ドレイン電極４６Ｂ、およびゲート電極４３の構成材料は、それぞれ、前記第１の実施形態の基板１０、電子走行層１１、電子供給層１２、ソース電極１５Ａ、ドレイン電極１５Ｂ、およびゲート電極１４の構成材料と同じであってもよい。また、ｎ型導電層領域４４Ａ、４４Ｂ、４５Ａ、および４５Ｂの電子走行層４１部分において、電子供給層４２Ｐとのヘテロ接合界面におけるイオン化ドナー不純物濃度（イオン化されたｎ型不純物濃度）が、例えば前述の温度条件下で１×１０１９ｃｍ−３以上であることが好ましい。これにより、例えば、前記第１から第３の実施形態と同様、図７および８に示すｎ型導電層領域４５Ａおよび４５Ｂと、ゲート電極４３の下方のチャネル領域との接続部Ｔ１およびＴ２において、低い接続抵抗を得ることができる。前記接続抵抗の低減により、例えば、アクセス抵抗、オン抵抗等を低減できる。
【００７０】
以上、説明した通り、本実施形態のＨＥＭＴ４において、ｎ型導電層領域の構造は、前記第２の実施形態のＨＥＭＴ２と同様である。また、ｎ型導電層領域４５Ａおよび４５Ｂの上面がドライ表面処理（ドライエッチング）され、電子供給層４２（図７）が、前記ドライ表面処理によりダメージが軽減された電子供給層４２Ｐ（図８）になっている点は、前記第３の実施形態と同様である。ソース電極４６Ａが、ｎ型導電層領域４５Ａ上面を全て覆うように形成され、かつ、ｎ型導電層領域４５Ａ上面のゲート電極側末端から突出している点は、前記第３の実施形態と同様である。ドレイン電極４６Ｂが、ｎ型導電層領域４５Ｂ上面を全て覆うように形成され、かつ、ｎ型導電層領域４５Ｂ上面のゲート電極側末端から突出している点も、前記第３の実施形態と同様である。このように、本実施形態のＨＥＭＴ４は、前記第２の実施形態および前記第３の実施形態で説明した特徴的構造を併せ持つことにより、前記第２の実施形態のＨＥＭＴ２および前記第３の実施形態のＨＥＭＴ３について説明した効果を併せ持つ。前記第２の実施形態のＨＥＭＴ２および前記第３の実施形態のＨＥＭＴ３において、前記各特徴的構造から奏される効果については、前記第２の実施形態および前記第３の実施形態で説明したとおりである。また、これら以外の構造は、前記第１から第３の実施形態と同様であって良い。２次元電子ガスの発生（２次元電子ガス層４８の形成）機構等についても、前記第１から第３の実施形態のＨＥＭＴ１、２および３と同様に説明できる。
【００７１】
本実施形態のＨＥＭＴ４の製造方法は、特に制限されないが、例えば以下の通りである。すなわち、まず、基板４０の上に、III族窒化物半導体により電子走行層４１を形成し（電子走行層形成工程）、電子走行層４１上面に、III族窒化物半導体をヘテロ接合させて電子供給層４２を形成する（電子供給層形成工程）。これらの工程は、前記第１から第３の実施形態と同様にして行うことができる。次に、ｎ型導電層領域４４Ａ、４４Ｂ、４５Ａおよび４５Ｂを形成する（ｎ型導電層領域形成工程）。この工程においては、ｎ型不純物を、２段階でドーピングする。前記ドーピングは、例えば、前記第２の実施形態と同様に行うことができる。また、アニール処理は、例えば、前記第１から第３の実施形態と同様にして行うことができる。次に、電子供給層４２上面に、ゲート電極４３を形成する（ゲート電極形成工程）。この工程は、前記第１から第３の実施形態と同様にして行うことができる。さらに、ｎ型導電層領域４５Ａおよび４５Ｂ上面をプラズマ状のガスに曝してドライ表面処理（ドライエッチング）するとともに、電子供給層４２を、加工（ドライ表面処理）された電子供給層４２Ｐとする（ドライ表面処理工程）。この工程は、例えば、前記第３の実施形態と同様にして行うことができる。また、前記ゲート電極形成工程と、前記ドライ表面処理工程との順序は、前後させても良い。さらに、前記第１の実施形態のソース電極１５Ａおよびドレイン電極１５Ｂと同様の製造工程により、ｎ型導電層領域４５Ａおよび４５Ｂとそれぞれオーミック接触するソース電極４６Ａおよびドレイン電極４６Ｂ（オーミック電極）を形成する（ソース電極形成工程およびドレイン電極形成工程）。このようにして、図８のＨＥＭＴ４を製造することができる。
【００７２】
［本発明のＨＥＭＴの特性］
以下に、本発明のＨＥＭＴ、例えば前記第１から第４の実施形態で説明したＨＥＭＴ１〜４の特性を、実験等により検証した結果を示す。ただし、以下のデータおよび説明は例示であり、本発明はこれらに限定されない。
【００７３】
前記第１から第４の実施形態のＨＥＭＴ１〜４における電子走行層および電子供給層は、III族窒化物半導体から形成することができる。具体的には、例えば前述の通り、前記電子走行層がＧａＮから形成され、前記電子供給層がＡｌＧａＮから形成されたＡｌＧａＮ／ＧａＮヘテロ接合構造がある。ガリウム（Ｇａ）−面やアルミ（Ａｌ）−面（あるいは場合によっては窒素（Ｎ）−面）成長のＡｌＧａＮ／ＧａＮヘテロ接合界面には、窒化物半導体材料の特徴である分極効果が生じる。したがって、ＡｌＧａＮ／ＧａＮヘテロ接合界面には、ＧａＡｓ系のＡｌＧａＡｓ／ＧａＡｓヘテロ接合界面と比べて、例えば、シート電荷濃度Ｎｓが約５倍の１０１３ｃｍ−２オーダーと高いキャリアが形成され得る。このようなＡｌＧａＮ／ＧａＮヘテロ接合構造を有するＨＥＭＴデバイスは、高い電流値と高い出力電力などの優れた特性を実現することが可能である。ただし、前述の通り、本発明のＨＥＭＴにおける電子走行層および電子供給層は、ＡｌＧａＮ／ＧａＮヘテロ接合構造のみに限定されない。
【００７４】
本発明のＨＥＭＴ（例えば前記ＡｌＧａＮ／ＧａＮヘテロ接合構造）にイオン注入して選択的にｎ＋型導電層（前記ｎ型導電層領域）を形成するためのドーパント種は、特に制限されず、例えば、一般的なＨＥＭＴに用いられている様々なドーパント種が使用可能である。これらドーパント種の中で、Ｓｉ（原子量：２８）が特に好ましい。また、本発明のＨＥＭＴにおいて、前記電子供給層（例えばＡｌＧａＮ層）の厚みは、特に制限されないが、例えば、１５〜４５ｎｍである。前記電子供給層がＡｌＧａＮ層である場合、その組成は特に制限されないが、例えば、Ａｌ組成比が０．１５〜０．２０である。このプロファイルのＡｌＧａＮ／ＧａＮヘテロ接合型のＨＥＭＴ構造にＳｉ（原子量：２８）をイオン注入する場合には、例えば、スルー膜を介したスルー注入によりイオン注入を行うことができる。前記イオン注入は、一般的な半導体デバイスでは、例えば、３０〜１２０ｋｅＶの範囲内の加速エネルギーと、１×１０１４〜３×１０１５ｃｍ−２の範囲内のドーズ量とで行うことができる。本発明では、前述の通り、前記ドーズ量を、例えば５×１０１５ｃｍ−２以上とすることで、ドナー不純物（ｎ型不純物）濃度を高くすることができ、コンタクト抵抗、アクセス抵抗、オン抵抗等を低減可能である。イオン注入後は、ドーピングされたイオンを活性化するために、例えば１２００℃付近の温度での活性化アニールを行う。
【００７５】
なお、本発明において、「組成」とは、半導体層等を構成する元素の原子数の量的関係をいう。「組成比」とは、前記半導体層等を構成する特定の元素の原子数と、他の元素の原子数との相対的な割合をいう。例えば、ＡｌｘＧａ１−ｘＮの組成で表される半導体層において、ｘの数値を「Ａｌ組成比」という。また、本発明において、半導体層の組成または組成比を規定する場合、導電性等を発現させる不純物（ドーパント）は、半導体層を構成する元素として考慮しないものとする。例えば、ｐ型ＧａＮ層とｎ型ＧａＮ層とは、不純物（ドーパント）が異なるが、組成は同一であるものとする。また、例えば、ｎ型ＧａＮ層と、不純物濃度がさらに高いｎ＋ＧａＮ層とがあった場合、それらの組成は同一であるものとする。
【００７６】
ここで、Ａｌ０．１５Ｇａ０．８５Ｎ（４５ｎｍ厚）／ＧａＮヘテロ接合型のエピ構造（エピタキシャル構造）上に、膜厚８０ｎｍの窒化膜（ＳｉＮ膜）をスルー膜として堆積し、このスルー膜を介して、加速エネルギー１００ｋｅＶ、ドーズ量（スルー膜による吸収含む）１×１０１５ｃｍ−２でＳｉ（２８Ｓｉ）をイオン注入した。その後、１２００℃で３分間活性化アニールを実行した。この結果得られた構造上に、Ｔｉ／Ａｌ／Ｎｂ／Ａｕ多層膜のメタライズのオーミック電極を形成した。この結果得られた素子の電気特性を、ホール測定法およびＴＬＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｌｉｎｅ  Ｍｏｄｅｌ）法を使用して測定した。
【００７７】
図９は、この素子のエピ構造を概略的に示す図であり、図１０は、図９に示したエピ構造のバンド構造の計算結果を示すグラフである。図１０のグラフの横軸は、エピ構造の深さ（Ｄｅｐｔｈ）を示す。なお、１Åは、１０−１０ｍすなわち０．１ｎｍに等しい。当該グラフの左側の縦軸は、伝導帯のエネルギー（Ｅｎｅｒｇｙ）を示し、当該グラフの右側の縦軸は、キャリア濃度（Ｃａｒｒｉｅｒ  Ｃｏｎｃｅｎｔｒａｔｉｏｎ）を示す。左側の縦軸において、基準値（０ｅＶ）は、フェルミ準位に等しい。グラフの実線は、深さ方向のエネルギー分布を表し、グラフの破線は、深さ方向のキャリア濃度分布を表している。図示の通り、ＧａＮ層における、ＡｌＧａＮ層との接合界面近傍（深さ４５０Å（４５ｎｍ）を若干超えたあたり）では、伝導帯のエネルギーがフェルミ準位よりも低くなり、ここにキャリア（電子）が集中することが確認された。この電子は、２次元電子ガス（２ＤＥＧ）として機能し得る。
【００７８】
次に、図１１（Ａ）、（Ｂ）、（Ｃ）に示す３種類の構造を用意し、ＴＬＭ法により測定した。なお、ＴＬＭ法は基本的には２端子測定なので、これらのテストパターンでは、ゲート電極は設けていない。
【００７９】
図１１（Ａ）の構造は、基板５０上にバッファ膜（図示せず）を介して形成された電子走行層（ＧａＮ層）５１と、電子走行層５１にヘテロ接合する電子供給層（ＡｌＧａＮ層）５２と、この電子供給層５２の上面とオーミック接触するソース電極６０Ａおよびドレイン電極６０Ｂとを有する構造である。この構造がオン状態のとき、２次元電子ガス層５３が形成されるが、本エピ構造はノーマリーＯＮの構造なので、制御電極（ゲート電極）を設けて制御信号（ゲートバイアス）を負に印加しない限り、制御電極フリーの状態で通常オン状態になっている。
【００８０】
図１１（Ｂ）の構造は、基板５０上にバッファ膜（図示せず）を介して形成された電子走行層（ＧａＮ層）５１と、電子走行層５１の上面にヘテロ接合する電子供給層（ＡｌＧａＮ層）５２と、この電子供給層５２の上面とオーミック接触するソース電極６０Ａとドレイン電極６０Ｂとを有する構造である。この構造は、イオン注入により、電子供給層５２の上面からヘテロ接合界面を超える深さにまで高濃度のｎ＋型不純物注入領域５４が形成されている。
【００８１】
図１１（Ｃ）の構造は、基板５０上にバッファ膜（図示せず）を介して形成された電子走行層（ＧａＮ層）５１と、電子走行層５１の上面にヘテロ接合する電子供給層（ＡｌＧａＮ層）５２と、この電子供給層（ＡｌＧａＮ層）５２の上面とオーミック接触するソース電極６０Ａおよびドレイン電極６０Ｂとを有する構造である。ソース電極６０Ａおよびドレイン電極６０Ｂの下方において、それぞれ、電子供給層５２の上面からヘテロ接合界面を超える深さにまで高濃度のｎ＋型不純物注入領域５５Ａ，５５Ｂがイオン注入により形成されている。この構造がオン状態のとき、ｎ＋型不純物注入領域５５Ａと５５Ｂとの間に２次元電子ガス層のチャネル５６が形成される。
【００８２】
図１１（Ａ）の構造は、イオン注入がなされない領域での２次元電子ガス層５３のオーミック・コンタクト抵抗Ｒｃ（２ＤＥＧ）とシート抵抗Ｒｓｈ（２ＤＥＧ）を求めるための構造である。なお、２次元電子ガスのオーミック・コンタクト抵抗は、２次元電子ガスとオーミック電極との間の電気抵抗を言い、２次元電子ガスのシート抵抗は、２次元電子ガス走行層（電子走行層上部において、２次元電子ガスが走行する部分）の電気抵抗を言う。
【００８３】
図１１（Ｂ）の構造は、イオン注入された領域でのオーミック・コンタクト抵抗Ｒｃ（ｎ）とシート抵抗Ｒｓｈ（ｎ）とを求めるための構造である。図１１（Ｃ）の構造は、ｎ＋型不純物注入領域（ｎ型導電層領域）５５Ａおよび５５Ｂと、これら不純物注入領域５５Ａおよび５５Ｂ間の２次元電子ガス層のチャネル５６との接続部における接続抵抗Ｒｂを評価するための構造である。図１１（Ｃ）の構造のシート抵抗は、図１１（Ａ）の構造のシート抵抗Ｒｓｈ（２ＤＥＧ）と等しい。これに対し、図１１（Ｃ）の構造で評価された見かけのコンタクト抵抗Ｒｃ†は、図１１（Ｃ）の構造での接続部のマージンΔＬを考慮して下記式（１）で表される。なお、前記接続部のマージンΔＬは、ｎ＋型不純物注入領域（ｎ型導電層領域）５５Ａまたは５５Ｂにおいて、上方にオーミック電極が形成されていない部分の幅である。前記幅は、ソース電極およびドレイン電極間において電流が流れる方向の幅をいう。
【００８４】
Ｒｃ†＝Ｒｂ＋Ｒｃ（ｎ）＋Ｒｓｈ（ｎ）・ΔＬ                （１）
【００８５】
ここで、Ｒｃ（ｎ）、Ｒｓｈ（ｎ）は、図１１（Ｂ）から求められ、ΔＬも既知であるので、この式より、ｎ＋型不純物注入領域５５Ａおよび５５Ｂとチャネル５６との接続部における接続抵抗Ｒｂを求めることができる。なお、本発明のＨＥＭＴにおいて、前記接続抵抗Ｒｂは、好ましくは０．３Ωｍｍ以下、より好ましくは０．２Ωｍｍ以下、特に好ましくは０．１Ωｍｍ以下である。前記接続抵抗Ｒｂの下限値は、特に制限されない。また、本発明のＨＥＭＴにおいて、前記オーミック・コンタクト抵抗Ｒｃ（ｎ）は、好ましくは０．３Ωｍｍ以下、より好ましくは０．２Ωｍｍ以下、特に好ましくは０．１Ωｍｍ以下である。前記オーミック・コンタクト抵抗Ｒｃ（ｎ）の下限値は、特に制限されない。本発明のＨＥＭＴにおいて、前記シート抵抗Ｒｓｈ（ｎ）は、好ましくは１００Ω/□以下、より好ましくは７０Ω/□以下、特に好ましくは５０Ω/□以下である。前記シート抵抗Ｒｓｈ（ｎ）の下限値は、特に制限されない。
【００８６】
なお、図１１（Ａ）、図１１（Ｂ）および図１１（Ｃ）において、電子供給層５２は、図９および１０で説明した素子と同様、４５ｎｍ厚のＡｌ０．１５Ｇａ０．８５Ｎ層とした。電子走行層５１は、図９および１０で説明した素子と同様、ＧａＮ層とした。ｎ型不純物（Ｓｉ）をドーピングした領域において、ドーピングおよびアニールは、図９および１０で説明した素子と同条件で行い、ドーズ量も、１×１０１５ｃｍ−２とした。オーミック電極も、図９および１０で説明した素子と同じとした。
【００８７】
このようにして評価した結果、図１１（Ｃ）の素子（テストパターン）において、ｎ＋型不純物注入領域５５Ａおよび５５Ｂでのコンタクト抵抗はＲｃ＝０．４７Ωｍｍ、シート抵抗は４０８Ω／□（ｏｈｍ／ｓｑｕａｒｅ）という特性が得られた。ここで問題になるのは、ｎ＋型不純物注入領域５５Ａおよび５５Ｂとチャネル５６との接続抵抗であり、この接続抵抗の測定結果は、後述するように、ドーズ量（スルー膜による吸収含む）が１×１０１１ｃｍ−２の場合と比較して１１６倍（１．１６Ωｍｍ）という大きい値になった。この接続抵抗は、コンタクト抵抗として、デバイスのアクセス抵抗、オン抵抗等を増加させるので、この接続抵抗を低減させることが重要である。
【００８８】
以下、図１１（Ｃ）の素子におけるチャネル５６とｎ＋型不純物注入領域５５Ａおよび５５Ｂとの間の接続抵抗について、ｎ型不純物ドーズ量に対する依存性を、実験等により検証した結果を示す。
【００８９】
まず、図９で説明した素子（試料）において、ドーズ量（スルー膜による吸収含む）を１×１０１１（１Ｅ＋１１）〜３×１０１６（３Ｅ＋１６）ｃｍ−２の範囲内で変化させ、ｎ型不純物（２８Ｓｉ）をイオン注入（ドーピング）し、前記ドーズ量と、注入されたｎ型不純物（２８Ｓｉ）濃度との相関関係を確認した。前記イオン注入時の加速エネルギーは１００ｋｅＶで一定とし、スルーＳｉＮ膜の厚みも一定（８０ｎｍ）とした。図１２のグラフに、その結果を示す。同図において、横軸は、電子供給層（ＡｌＧａＮ層）５２上面からの深さ（ｎｍ）であり、縦軸は、図中に示す各ドーズ量において、各深さに注入されたｎ型不純物（２８Ｓｉ）濃度（ｃｍ−３）を示す。同図において、深さがマイナスの領域は、前記スルーＳｉＮ膜を示す。図示の通り、ドーズ量増加にしたがって、各深さに注入されたｎ型不純物（２８Ｓｉ）濃度も増加している。なお、同図における「ドーズ量」は、前記スルーＳｉＮ膜による吸収量を差し引かない値であり、実効ドーズ量は、表記の値よりも約８％低い。
【００９０】
さらに、図１２のドーピング条件において、電子走行層（ＧａＮ層）５１における電子供給層（ＡｌＧａＮ層）５２とのヘテロ接合界面で、注入されたドナー（ｎ型不純物、２８Ｓｉ）濃度と、室温（２５℃）でイオン化したドナー（ｎ型不純物、２８Ｓｉ）濃度との相関関係を確認した。なお、ドナー（ｎ型不純物、２８Ｓｉ）の活性化（アニール処理）は、１２００℃×３分で行った。図１３のグラフに、前記へテロ接合界面における２８Ｓｉのイオン注入濃度に対する、イオン化ドナー濃度のプロット結果を示す。同図において、横軸は、前記へテロ界面に注入された２８Ｓｉの濃度を示す。左側の縦軸は、前記温度においてイオン化したドナー（２８Ｓｉ）濃度を示す。右側の縦軸は、前記温度におけるドナー（２８Ｓｉ）の活性化率（イオン化率）を示す。図示の通り、前記へテロ接合界面において、ドナー（ｎ型不純物）濃度が１×１０２０（１Ｅ＋２０）／ｃｍ３以上であると、イオン化ドナー濃度（イオン化されたｎ型不純物濃度）が１×１０１９（１Ｅ＋１９）／ｃｍ３を超える十分な値が得られた。イオン化ドナー濃度は、注入されたドナー（ｎ型不純物）濃度が３×１０２０（３Ｅ２０）〜３×１０２１（３Ｅ２１）／ｃｍ３の領域で最も大きかった。注入されたドナー濃度がそれより大きくなると、イオン化ドナー濃度は若干低下した。この理由は必ずしも明らかではないが、例えば、イオン化ドナー濃度が、ＡｌＧａＮまたはＧａＮに溶存しうる飽和濃度（固溶限界）に達したためと考えられる。このように、イオン化されたｎ型不純物濃度をさらに大きくする観点から、本発明のＨＥＭＴは、前記ｎ型導電層領域の前記電子走行層部分において、前記電子供給層とのヘテロ接合界面に含まれるｎ型不純物濃度が３×１０２０ｃｍ−３以上であることが好ましい。前記ｎ型不純物濃度の上限は特に制限されないが、前述の理由から、例えば、３×１０２１ｃｍ−３以下である。
【００９１】
次に、図１１（Ｃ）の素子における、チャネル５６とｎ＋型不純物注入領域５５Ａおよび５５Ｂとの間の接続抵抗Ｒｂについて、前記へテロ接合界面のｎ型不純物濃度（図１３横軸における「注入した２８Ｓｉ濃度」）との相関関係を検証した。ドーピング条件は、図１２および１３の条件とした。図１４のグラフに、その結果をプロットした。同図において、横軸（注入した２８Ｓｉ濃度）は、前記へテロ接合界面における２８Ｓｉ（ｎ型不純物）濃度を示す。縦軸（２ＤＥＧ−ｎ＋／−接続抵抗）は、チャネル５６とｎ＋型不純物注入領域５５Ａおよび５５Ｂとの間の接続抵抗Ｒｂ［Ωｍｍ］を示す。
【００９２】
また、図１４の縦軸における接続抵抗を、接続抵抗増加率で表すとともに、前記へテロ接合界面に注入した２８Ｓｉ（ｎ型不純物）濃度に代えて、ｎ型不純物の実効ドーズ量に対してプロットした。図１５に、その結果を示す。同図において、横軸は、２８Ｓｉ（ｎ型不純物）ドーピング時（図１２および１３と同じドーピング条件）における実効ドーズ量である。縦軸（２ＤＥＧ−ｎ＋／−接続抵抗増加率）は、チャネル５６とｎ＋型不純物注入領域５５Ａおよび５５Ｂとの間の接続抵抗Ｒｂ［Ωｍｍ］を、ドーズ量（スルー膜による吸収含む）が１×１０１１（１Ｅ＋１１）ｃｍ−２のときの接続抵抗を基準に規格化した抵抗値である。
【００９３】
さらに、図１６のグラフに、前記接続抵抗増加率と、前記へテロ接合界面に注入した２８Ｓｉ（ｎ型不純物）濃度との相関関係をプロットした。同図において、横軸（注入した２８Ｓｉ濃度）は、図１４と同じく、前記へテロ接合界面における２８Ｓｉ（ｎ型不純物）濃度を示す。縦軸（２ＤＥＧ−ｎ＋／−接続抵抗増加率）は、図１５と同じく、チャネル５６とｎ＋型不純物注入領域５５Ａおよび５５Ｂとの間の接続抵抗Ｒｂ［Ωｍｍ］を、ドーズ量（スルー膜による吸収含む）が１×１０１１（１Ｅ＋１１）ｃｍ−２のときの接続抵抗を基準に規格化した抵抗値である。
【００９４】
図１４〜１６に示すとおり、前記ｎ型導電層領域の前記電子走行層部分において、前記電子供給層とのヘテロ接合界面のｎ型不純物濃度が１×１０２０（１Ｅ＋２０）ｃｍ−３以上であると、または実効ドーズ量が１×１０１５（１Ｅ＋１５）ｃｍ−２以上であると、前記接続抵抗Ｒｂ（２ＤＥＧ−ｎ＋／−接続抵抗）が大幅に低下した。また、図１４および１６に示すとおり、前記へテロ接合界面におけるｎ型不純物濃度が８×１０２０（８Ｅ＋２０）〜３×１０２１（３Ｅ＋２１）ｃｍ−３において、前記接続抵抗Ｒｂ（２ＤＥＧ−ｎ＋／−接続抵抗）が特に低くなった（０．１５Ωｍｍ以下）。このとき、ＨＥＭＴのオン抵抗も、実用に特に適したレベルまで低減できる。この観点から、本発明のＨＥＭＴでは、前記ｎ型導電層領域の前記電子走行層部分において、前記電子供給層とのヘテロ接合界面のｎ型不純物濃度は、８×１０２０ｃｍ−３以上がより好ましく、上限値は、３×１０２１ｃｍ−３が好ましい。なお、前記上限値は特に制限されず、３×１０２１ｃｍ−３を超えてもよいが、あまり大過剰であると、前述した結晶構造の劣化等により、かえって前記接続抵抗Ｒｂが上昇するおそれがある。
【００９５】
また、図１４および１６に示すとおり、前記ヘテロ接合界面における２８Ｓｉ（ｎ型不純物）濃度が１×１０１８（１Ｅ＋１８）ｃｍ−２以下の領域では、接続抵抗Ｒｂがほとんど増加していなかった。同様に、図１５から、実効ドーズ量が１×１０１３（１Ｅ１３）ｃｍ−２以下の領域では、接続抵抗Ｒｂはほとんど増加していないことが分かる。すなわち、１×１０１３（１Ｅ１３）ｃｍ−２以下の領域の実効ドーズ量では、ヘテロ接合界面に到達した注入イオン（ｎ型不純物）が少ないので、ヘテロ接合界面がイオン注入前の状態に近い状態で保持されていると考えられる。したがって、この実効ドーズ量領域またはドナー不純物（ｎ型不純物）濃度領域では、ドナー不純物イオン（ｎ型不純物）注入による、コンタクト抵抗低減やシート抵抗低減の効果がそもそも小さい。
【００９６】
また、図１４〜１６に示すとおり、実効ドーズ量がちょうど１×１０１４ｃｍ−２または２８Ｓｉ（ｎ型不純物）濃度が１×１０１９（１Ｅ＋１９）ｃｍ−３のポイントで、接続抵抗（接続抵抗増加率）が最も高かった。この理由は、例えば、イオン注入によって半導体ヘテロ界面チャネル部の原子配列が損傷を受け、その部分のポテンシャルが上昇して電気伝導に対する障壁となるためであると考えられる。ただし、これは推測可能な機構の一例であって、本発明を限定しない。本発明者らは、このように、ｎ型不純物の実効ドーズ量または前記へテロ接合界面におけるｎ型不純物濃度（体積密度）が一定値において、前記接続抵抗がきわめて大きくなることに着目した。そして、本発明者らは、これを解決するために、前記へテロ接合界面におけるｎ型不純物濃度を１×１０２０ｃｍ−３以上とすることを見出し、本発明に到達し、さらに、前記ｎ型不純物の実効ドーズ量を１×１０１５ｃｍ−２とすることを見出したのである。
【００９７】
さらに、図１５のグラフに示すとおり、実効ドーズ量が１×１０１４（１Ｅ＋１４）を超え３×１０１６（３Ｅ＋１６）ｃｍ−２までの領域では、ドーズ量が１×１０１６（１Ｅ＋１６）ｃｍ−２のポイントで接続抵抗Ｒｂが極小値であった。この値は、デバイス応用において、特に適している。接続抵抗Ｒｂは低いほど良いためである。この値を与えるドーズ量１×１０１６（１Ｅ＋１６）ｃｍ−２は、チャネル５６とｎ＋型不純物注入領域５５Ａ，５５Ｂとの接続抵抗Ｒｂを低減するための最適な、あるいはほぼ最適なドーズ量である。なお、前記１×１０１６（１Ｅ＋１６）ｃｍ−２というドーズ量は、スルー膜を介して導入された値であり、実効ドーズ量（スルー膜を透過して電子供給層の上面以下にまで到達したドーズ量）は、９．２×１０１５（９．２Ｅ＋１５）ｃｍ−２となる。このように、実効ドーズ量が比較的高い領域において、接続抵抗Ｒｂの増加率を十分に低い値に抑制することができる。なお、図１５に示したとおり、実効ドーズ量が３×１０１６（３Ｅ１６）ｃｍ−２を超える場合には、接続抵抗が若干増加する傾向が見られた。この理由は必ずしも明らかではないが、例えば、このドーズ量以上では、イオン化ドナー濃度が、ＡｌＧａＮまたはＧａＮに溶存しうる飽和濃度（固溶限界）に達したためと考えられる。この観点から、本発明におけるＨＥＭＴの製造方法では、前記ｎ型同電層形成領域における前記実効ドーズ量は、９．２×１０１５ｃｍ−２以上、または１．０×１０１６ｃｍ−２以上が、より好ましい。前記実効ドーズ量の上限は、特に制限されないが、前記の理由により、３×１０１６（３Ｅ１６）ｃｍ−２以下が好ましい。
【００９８】
さらに、前記接続抵抗Ｒｂが低減したメカニズムについて検討した。すなわち、シュレーディンガー方程式とポアソン方程式を連立させてセルフ・コンシステントな解を数値計算で求め、量子力学的効果を取り込んだ定量的な１次元バンド構造を求めた。図１７に、この計算結果を示す。同図は、具体的には、図１１〜１６で説明した素子（試料）に対する実効ドーズ量を種々変化させ、前記試料の伝導帯下端エネルギーまたはキャリア濃度（電子濃度）を深さ方向でプロットしたものである。同図では、９．２×１０１３（９．２Ｅ１３）ｃｍ−２、９．２×１０１４（９．２Ｅ１４）ｃｍ−２、９．２×１０１５（９．２Ｅ１５）ｃｍ−２と実効ドーズ量を段階的に増やした場合における値をそれぞれプロットした。同図において、横軸は、前記素子（試料）における、電子供給層５２上面からの深さ（Å）である。１Åは、１０−１０ｍすなわち０．１ｎｍに等しい。また、同図において、縦軸は、前記試料の伝導帯下端エネルギー（ｅＶ）またはキャリア濃度（ｃｍ−３）を表す。同図において、前記キャリアとは、電子である。また、キャリア濃度は、イオン化されたｎ型不純物（ドナー不純物、２８Ｓ）の濃度に等しい。同図において、イオン化したドナー濃度（ｎ型不純物濃度）の深さ方向の分布Ｄ（ｚ）は、下記式（２）の通りである。下記式（２）において、電子供給層５２上面からの深さ方向ｚに関する注入イオンの分布確率Ｐ（ｚ）は、モンテカルロ計算を用いて統計力学的に求めた。また、イオンの活性化率ηには、実際に試料を室温（２５℃）でホール測定して得た実験値を用いた。
【００９９】
Ｄ（ｚ）＝η・Ｎ・Ｐ（ｚ）                （２）
【０１００】
前記式（２）において、Ｎは、トータルの実効ドーズ量である。図１７のグラフに示すとおり、実効ドーズ量が９．２×１０１３（９．２Ｅ＋１３）ｃｍ−２のときには、オーミック・コンタクト部（ＡｌＧａＮ電子供給層５２上面）でも、ＡｌＧａＮ電子供給層５２内部でも、ＡｌＧａＮ／ＧａＮヘテロ接合部（ヘテロ接合界面）でも、ポテンシャルが十分下がりきっていない。これに対応して、コンタクト抵抗Ｒｃ（ｎ）は０．３２Ωｍｍ、シート抵抗Ｒｓｈ（ｎ）は４３１０Ω／□、接続抵抗Ｒｂの値は２．９１Ωｍｍと、実験的にも軒並み高い値が得られた。実効ドーズ量が９．２×１０１５（９．２Ｅ＋１５）ｃｍ−２の場合には、オーミック・コンタクト部でも、ＡｌＧａＮ電子供給層でも、ＡｌＧａＮ／ＧａＮヘテロ接合部でも、ポテンシャルはフェルミレベルより十分低減している。これに対応して、コンタクト抵抗Ｒｃ（ｎ）は０．０３Ωｍｍ、シート抵抗Ｒｓｈ（ｎ）は１０６Ω／□、接続抵抗Ｒｂは０．１７Ωｍｍと、実験的にもそろって十分に低い値が得られた。
【０１０１】
接続抵抗の低減は、ＡｌＧａＮ／ＧａＮヘテロ接合部のポテンシャルがフェルミレベルより十分に低減することによってもたらされていると考えられる。図１８は、これを「横方向」のバンド構造で説明するための模式図である。同図には、２種類のポテンシャルＰｉおよびＰｄを示した。同図に示すとおり、半導体ヘテロ接合により生成された２次元電子ガス層（ヘテロ接合による２ＤＥＧ）付近のｎ＋型不純物注入領域に、十分な量のイオン化したドナーが存在すると、そうでない場合のポテンシャルＰｉと比べて、その箇所のポテンシャルＰｄが下がる。これに伴い、接続部の障壁高さが低減し、接続抵抗が下がるものと推察される。ただし、図１８は例示的な模式図であり、本発明を限定しない。
【０１０２】
室温において２次元電子ガス層付近のｎ＋型不純物注入領域のポテンシャルが十分に低減するためには、前記の通り、「室温におけるイオン化ドナー不純物濃度が１×１０１９（１Ｅ１９）ｃｍ−３以上」であることが好ましい。したがって、接続抵抗の低減には、前記のように実効ドーズ量自体を増やすことも有効であるし、活性化アニール温度を上げて、注入したイオンの活性化率を上げることも有効である。さらに、活性化率向上という観点からは、イオン注入時に基板温度を上昇させた状態においてイオン注入する「昇温イオン注入」も有効である。また、前述の通り、デバイス（本発明のＨＥＭＴ）の動作温度が、室温と大きく異なる場合（例えば自動車のエンジンルームでデバイスが動作する場合）では、前記接続抵抗が低減するためには、本発明のＨＥＭＴの動作温度において、イオン化ドナー不純物濃度が１×１０１９ｃｍ−３以上であることが好ましい。
【０１０３】
以上、図９〜図１８を用いて、本発明のＨＥＭＴについて説明したが、本発明は、これらの説明に限定されない。例えば、実験データは、電子供給層がＡｌＧａＮ、電子走行層がＧａＮである場合の一例である。前記電子供給層および電子走行層の組成、厚み等は、前記の値に限定されない。
【実施例１】
【０１０４】
以下、前記第１〜第４の実施形態のＨＥＭＴ１〜４の好適な実施例について説明する。【０１０５】
実施例１では、以下のようにして、前記第１の実施形態のＨＥＭＴ１（図２）と同じ構造を有するＨＥＭＴを製造した。なお、以下の実施例１〜４において、「ドーズ量」は、スルー膜による吸収量を差し引かないドーズ量であり、実効ドーズ量は、それよりも約８％低い。【０１０６】
まず、３インチＳｉ基板（図１および２の基板１０）上に、ＭＯＣＶＤ法により、ｉ−Ａｌ０．１５Ｇａ０．８５Ｎ（４５ｎｍ厚）／ｉ−ＧａＮヘテロ接合エピタキシャル膜（図２の電子供給層１２および電子走行層１１）を成長させた（電子走行層形成工程、および電子供給層形成工程）。なお、「３インチ」は、前記Ｓｉ基板の長さである。１インチは、約２．５４ｃｍであるので、前記Ｓｉ基板の長さは、約７．６２ｃｍである。このようにして作製した試料に対し、後の工程の目合わせマークを形成するため、前記試料上面の一部をレジストを用いてパターニングした後、ドライエッチングにより前記試料上面の一部にメサ段差を形成した。【０１０７】
次に、前記試料を有機洗浄した後、膜厚８０ｎｍの窒化膜（ＳｉＮ膜）を、前記ｉ−ＡｌＧａＮ層（電子供給層１２）上面にスルー膜として堆積させた。さらに、前記試料に選択的に高濃度のｎ＋型層（ｎ型導電層領域）を形成するため、レジストを用いて前記試料をパターニングした後、傾斜角度７度で、ｎ型不純物（ドナー不純物）であるＳｉ（原子量：２８）のイオン注入すなわちドーピング（加速エネルギー１００ｋｅＶ、ドーズ量１×１０１６ｃｍ−２）を行った。ドーピングした領域において、２次元電子ガス層（電子走行層１１における、電子供給層１２とのヘテロ接合界面）での注入イオン密度（ｎ型不純物濃度）は、約１×１０２１ｃｍ−３であった。その後、前記スルー膜をフッ酸で除去した。【０１０８】
次に、イオン注入されたドーパント（ｎ型不純物）であるＳｉを活性化させるために、アニール処理を行った。まず、前記試料のレジストを除去した後、前記試料の上面、裏面（下面）および側面にシリコン酸窒化膜Ｓｉ２ＯｘＮｙ（ｘ、ｙの範囲は、およそ０＜ｘ≦１．０，１＜ｙ＜４）をプラズマＣＶＤ法で１２００Åの厚みで堆積させ、これをアニール保護膜とした。【０１０９】
次に、前記試料を、窒素雰囲気中、１２００℃の温度で３分間保持することにより、アニール処理（活性化アニール）した。このようにして、ｎ型導電層領域１３Ａおよび１３Ｂを形成した（ｎ型導電層領域形成工程）。さらに、前記アニール保護膜を除去するため、前記試料を濃厚なフッ酸（フッ化水素４９％含有）に５分間浸し、その後水洗した。【０１１０】
次に、前記ｉ−ＡｌＧａＮ層（電子供給層１２）上面の、ソース電極形成予定領域とドレイン電極形成予定領域との間に、Ｎｉ／Ａｕから形成された金属を堆積させ、ゲート電極１４を形成した（ゲート電極形成工程）。さらに、レジストを用いて前記試料をパターニングした後、塩酸で表面処理を行い、オーミック金属であるＴｉ／Ａｌ／Ｎｂ／Ａｕ多層膜を蒸着した。その後、前記試料にリフトオフ処理を施し、さらに８５０℃３０秒のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）によりアロイ処理してオーミック接触をとった。このようにして、ｎ型導電層領域１３Ａ上にソース電極１５Ａを、およびｎ型同電層領域１３Ｂ上にドレイン電極１５Ｂを、それぞれ形成した（ソース電極形成工程およびドレイン電極形成工程）。【０１１１】
さらに、レジストを用いて前記試料をパターニングし、傾斜角７度でＮ（原子量：１４）のイオン注入を２段階で行うことによってアイソレーションを形成した。前記Ｎのイオン注入において、１回目の加速エネルギーが１００ｋｅＶ、そのドーズ量が１×１０１４ｃｍ−２であり、２回目の加速エネルギーが２０ｋｅＶ、そのドーズ量が１×１０１４ｃｍ−２であった。さらに、前記レジストを除去した。以上のようにして、図２に示すＨＥＭＴ１と同じ構造のＨＥＭＴを製造した。このＨＥＭＴについて、ホール測定、ＴＬＭパターン等による電気測定を実行して特性を評価した。【０１１２】
本実施例（実施例１）のＨＥＭＴは、ｎ＋型不純物注入領域（ｎ型導電層領域）でのコンタクト抵抗（オーミック・コンタクト抵抗）はＲｃ＝０．０３Ωｍｍ、シート抵抗（２ＤＥＧ層２８の抵抗）は１０６Ω／□という良好な値が得られた。ｎ＋型不純物注入領域（ｎ型導電層領域）とチャネル領域との接続抵抗は０．１７Ωｍｍであり、一般的なＨＥＭＴと比較して非常に小さな値であった。
【実施例２】
【０１１３】
本実施例（実施例２）では、前記第２の実施形態のＨＥＭＴ２（図４）と同じ構造を有するＨＥＭＴを、以下のようにして製造した。【０１１４】
まず、実施例１と同様の３インチＳｉ基板（図３および４の基板２０）上に、ＭＯＣＶＤ法により、ｉ−Ａｌ０．１５Ｇａ０．８５Ｎ（４５ｎｍ厚）／ｉ−ＧａＮヘテロ接合エピタキシャル膜（図４の電子供給層２２および電子走行層２１）を成長させた（電子走行層形成工程、および電子供給層形成工程）。このようにして作製した試料に対し、後の工程の目合わせマークを形成するため、前記試料上面の一部をレジストを用いてパターニングした後、ドライエッチングにより前記試料上面の一部にメサ段差を形成した。【０１１５】
次に、前記試料を有機洗浄した後、膜厚８０ｎｍの窒化膜（ＳｉＮ膜）を、前記ｉ−ＡｌＧａＮ層（電子供給層２２）上面にスルー膜として堆積させた。さらに、前記試料に選択的に高濃度のｎ＋型層（ｎ型導電層領域）を形成するため、レジストを用いて前記試料をパターニングした後、傾斜角度７度で、ｎ型不純物（ドナー不純物）であるＳｉ（原子量：２８）のイオン注入すなわちドーピングを、２段階で行った。第１段階のイオン注入は、加速エネルギー３００ｋｅＶであり、ドーズ量３×１０１５ｃｍ−２であった。第２段階のイオン注入は、第１段階のイオン注入部と２次元電子ガス層（図３および４の２８）のチャネル領域との接続部を含む領域に対して実行した。このときの加速エネルギーは１００ｋｅＶ、ドーズ量は１×１０１６ｃｍ−２であった。前記第２段階のイオン注入（ドーピング）において、チャネル領域（電子走行層２１上面における、電子供給層２２とのヘテロ接合界面）への注入イオン密度は約１×１０２１ｃｍ−３とした。なお、加速エネルギーが１００ｋｅＶのときのイオン注入プロファイルのドーズ量依存性は、図１２に示した通りである。前記２段階でのドーピング後、前記スルー膜をフッ酸で除去した。【０１１６】
次に、イオン注入されたドーパント（ｎ型不純物）であるＳｉを活性化させるために、アニール処理を行った。まず、前記試料のレジストを除去した後、前記試料の上面、裏面（下面）および側面にシリコン酸窒化膜Ｓｉ２ＯｘＮｙ（ｘ、ｙの範囲は、およそ０＜ｘ≦１．０，１＜ｙ＜４）をプラズマＣＶＤ法で１２００Åの厚みで堆積させ、これをアニール保護膜とした。【０１１７】
次に、前記試料を、窒素雰囲気中、１２００℃の温度で３分間保持することにより、アニール処理（活性化アニール）した。このようにして、ｎ型導電層領域２４Ａ、２５Ａ、２４Ｂおよび２５Ｂを形成した（ｎ型導電層領域形成工程）。さらに、前記アニール保護膜を除去するため、前記試料を濃厚なフッ酸（フッ化水素４９％含有）に５分間浸し、その後水洗した。【０１１８】
次に、前記ｉ−ＡｌＧａＮ層（電子供給層２２）上面の、ソース電極形成予定領域とドレイン電極形成予定領域との間に、Ｎｉ／Ａｕから形成された金属を堆積させ、ゲート電極２３を形成した（ゲート電極形成工程）。さらに、レジストを用いて前記試料をパターニングした後、塩酸で表面処理を行い、オーミック金属であるＴｉ／Ａｌ／Ｎｂ／Ａｕ多層膜を蒸着した。その後、前記試料にリフトオフ処理を施し、さらに８５０℃３０秒のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）によりアロイ処理してオーミック接触をとった。このようにして、ｎ型導電層領域２４Ａ上にソース電極２６Ａを、およびｎ型同電層領域２５Ｂ上にドレイン電極２６Ｂを、それぞれ形成した（ソース電極形成工程およびドレイン電極形成工程）。【０１１９】
さらに、レジストを用いて前記試料をパターニングし、傾斜角７度でＮ（原子量：１４）のイオン注入を２段階で行うことによってアイソレーションを形成した。前記Ｎのイオン注入において、１回目の加速エネルギーが１００ｋｅＶ、そのドーズ量が１×１０１４ｃｍ−２であり、２回目の加速エネルギーが２０ｋｅＶ、そのドーズ量が１×１０１４ｃｍ−２であった。さらに、前記レジストを除去した。以上のようにして、図４に示すＨＥＭＴ２と同じ構造のＨＥＭＴを製造した。このＨＥＭＴについて、ホール測定、ＴＬＭパターン等による電気測定を実行して特性を評価した。【０１２０】
本実施例（実施例２）のＨＥＭＴは、ｎ＋型不純物注入領域（ｎ型導電層領域）でのコンタクト抵抗（オーミック・コンタクト抵抗）はＲｃ＝０．０３Ωｍｍ、シート抵抗（２ＤＥＧ層２８の抵抗）は１１０Ω／□という良好な値が得られた。ｎ＋型不純物注入領域（ｎ型導電層領域）とチャネル領域との接続抵抗は０．１７Ωｍｍであり、一般的なＨＥＭＴと比較して非常に小さな値であった。また、本実施例の製造プロセスによれば、前記第１段階のイオン注入によって、深部まで高濃度のｎ＋型層（ｎ型導電層領域）を形成した構造のＨＥＭＴを得ることができた。
【実施例３】
【０１２１】
本実施例（実施例３）では、前記第３の実施形態のＨＥＭＴ３（図６）と同じ構造を有するＨＥＭＴを、以下のようにして製造した。【０１２２】
まず、実施例１と同様の３インチＳｉ基板（図５および６の基板３０）上に、ＭＯＣＶＤ法により、ｉ−Ａｌ０．１５Ｇａ０．８５Ｎ（４５ｎｍ厚）／ｉ−ＧａＮヘテロ接合エピタキシャル膜（図５の電子供給層３２および電子走行層３１）を成長させた（電子走行層形成工程、および電子供給層形成工程）。このようにして作製した試料に対し、後の工程の目合わせマークを形成するため、前記試料上面の一部をレジストを用いてパターニングした後、ドライエッチングにより前記試料上面の一部にメサ段差を形成した。【０１２３】
次に、前記試料を有機洗浄した後、膜厚８０ｎｍの窒化膜（ＳｉＮ膜）を、前記ｉ−ＡｌＧａＮ層（電子供給層３２）上面にスルー膜として堆積させた。さらに、前記試料に選択的に高濃度のｎ＋型層（ｎ型導電層領域）を形成するため、レジストを用いて前記試料をパターニングした後、傾斜角度７度で、ｎ型不純物（ドナー不純物）であるＳｉ（原子量：２８）のイオン注入すなわちドーピング（加速エネルギー１００ｋｅＶ、ドーズ量１×１０１６ｃｍ−２）を行った。ドーピングした領域において、２次元電子ガス層（電子走行層３１における、電子供給層３２とのヘテロ接合界面）での注入イオン密度（ｎ型不純物濃度）は、約１×１０２１ｃｍ−３であった。その後、前記スルー膜をフッ酸で除去した。【０１２４】
次に、イオン注入されたドーパント（ｎ型不純物）であるＳｉを活性化させるために、アニール処理を行った。まず、前記試料のレジストを除去した後、前記試料の上面、裏面（下面）および側面にシリコン酸窒化膜Ｓｉ２ＯｘＮｙ（ｘ、ｙの範囲は、およそ０＜ｘ≦１．０，１＜ｙ＜４）をプラズマＣＶＤ法で１２００Åの厚みで堆積させ、これをアニール保護膜とした。【０１２５】
次に、前記試料を、窒素雰囲気中、１２００℃の温度で３分間保持することにより、アニール処理（活性化アニール）した。このようにして、ｎ型導電層領域３３Ａおよび３３Ｂを形成した（ｎ型導電層領域形成工程）。さらに、前記アニール保護膜を除去するため、前記試料を濃厚なフッ酸（フッ化水素４９％含有）に５分間浸し、その後水洗した。【０１２６】
次に、レジストを用いて試料をパターニングし、前記試料の電子供給層３２上面を、イオン注入領域（ｎ型導電層領域３３Ａおよび３３Ｂ）より広い範囲において、ＳＦ６（六フッ化硫黄）ガスを用いてプラズマエッチング（ドライ表面処理）した。このドライ表面処理により、電子供給層３２は、ダメージが低減された電子供給層３２Ｐ（図６）となった。【０１２７】
次に、前記ｉ−ＡｌＧａＮ層（電子供給層３２Ｐ）上面の、ソース電極形成予定領域とドレイン電極形成予定領域との間に、Ｎｉ／Ａｕから形成された金属を堆積させ、ゲート電極３４を形成した（ゲート電極形成工程）。さらに、前記電子供給層３２Ｐにおける前記ドライ表面処理された領域をカバーするように、オーミック金属であるＴｉ／Ａｌ／Ｎｂ／Ａｕ多層膜を蒸着した。その後、前記試料にリフトオフ処理を施し、さらに８５０℃３０秒のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）によりアロイ処理してオーミック接触をとった。このようにして、ｎ型導電層領域３３Ａ上にソース電極３５Ａを、およびｎ型同電層領域３３Ｂ上にドレイン電極３５Ｂを、それぞれ形成した（ソース電極形成工程およびドレイン電極形成工程）。【０１２８】
さらに、レジストを用いて前記試料をパターニングし、傾斜角７度でＮ（原子量：１４）のイオン注入を２段階で行うことによってアイソレーションを形成した。前記Ｎのイオン注入において、１回目の加速エネルギーが１００ｋｅＶ、そのドーズ量が１×１０１４ｃｍ−２であり、２回目の加速エネルギーが２０ｋｅＶ、そのドーズ量が１×１０１４ｃｍ−２であった。さらに、前記レジストを除去した。以上のようにして、図６に示すＨＥＭＴ３と同じ構造のＨＥＭＴを製造した。このＨＥＭＴについて、ホール測定、ＴＬＭパターン等による電気測定を実行して特性を評価した。【０１２９】
本実施例（実施例３）のＨＥＭＴは、ｎ＋型不純物注入領域（ｎ型導電層領域）でのコンタクト抵抗（オーミック・コンタクト抵抗）はＲｃ＝０．０２Ωｍｍ、シート抵抗（２ＤＥＧ層３８の抵抗）は１０３Ω／□という良好な値が得られた。ｎ＋型不純物注入領域（ｎ型導電層領域）とチャネル領域との接続抵抗は０．１３Ωｍｍであった。前記接続抵抗値は、一般的なＨＥＭＴと比較して非常に小さな値であり、実施例１と比較してもさらに改善されていた。
【実施例４】
【０１３０】
本実施例（実施例４）では、前記第４の実施形態のＨＥＭＴ４（図８）と同じ構造を有するＨＥＭＴを、以下のようにして製造した。【０１３１】
まず、実施例１と同様の３インチＳｉ基板（図７および８の基板４０）上に、ＭＯＣＶＤ法により、ｉ−Ａｌ０．１５Ｇａ０．８５Ｎ（４５ｎｍ厚）／ｉ−ＧａＮヘテロ接合エピタキシャル膜（図７の電子供給層４２および電子走行層４１）を成長させた（電子走行層形成工程、および電子供給層形成工程）。このようにして作製した試料に対し、後の工程の目合わせマークを形成するため、前記試料上面の一部をレジストを用いてパターニングした後、ドライエッチングにより前記試料上面の一部にメサ段差を形成した。【０１３２】
次に、前記試料を有機洗浄した後、膜厚８０ｎｍの窒化膜（ＳｉＮ膜）を、前記ｉ−ＡｌＧａＮ層（電子供給層４２）上面にスルー膜として堆積させた。さらに、前記試料に選択的に高濃度のｎ＋型層（ｎ型導電層領域）を形成するため、レジストを用いて前記試料をパターニングした後、傾斜角度７度で、ｎ型不純物（ドナー不純物）であるＳｉ（原子量：２８）のイオン注入すなわちドーピングを、２段階で行った。第１段階のイオン注入は、加速エネルギー３００ｋｅＶであり、ドーズ量３×１０１５ｃｍ−２であった。第２段階のイオン注入は、第１段階のイオン注入部と２次元電子ガス層（図７および８の４８）のチャネル領域との接続部を含む領域に対して実行した。このときの加速エネルギーは１００ｋｅＶ、ドーズ量は１×１０１６ｃｍ−２であった。前記第２段階のイオン注入（ドーピング）において、チャネル領域（電子走行層４１上面における、電子供給層４２とのヘテロ接合界面）への注入イオン密度は約１×１０２１ｃｍ−３とした。なお、加速エネルギーが１００ｋｅＶのときのイオン注入プロファイルのドーズ量依存性は、図１２に示した通りである。前記２段階でのドーピング後、前記スルー膜をフッ酸で除去した。【０１３３】
次に、イオン注入されたドーパント（ｎ型不純物）であるＳｉ（原子量：２８）を活性化させるために、アニール処理を行った。まず、前記試料のレジストを除去した後、前記試料の上面、裏面（下面）および側面にシリコン酸窒化膜Ｓｉ２ＯｘＮｙ（ｘ、ｙの範囲は、およそ０＜ｘ≦１．０，１＜ｙ＜４）をプラズマＣＶＤ法で１２００Åの厚みで堆積させ、これをアニール保護膜とした。【０１３４】
次に、前記試料を、窒素雰囲気中、１２００℃の温度で３分間保持することにより、アニール処理（活性化アニール）した。このようにして、ｎ型導電層領域４４Ａ、４５Ａ、４４Ｂおよび４５Ｂを形成した（ｎ型導電層領域形成工程）。さらに、前記アニール保護膜を除去するため、前記試料を濃厚なフッ酸（フッ化水素４９％含有）に５分間浸し、その後水洗した。【０１３５】
次に、レジストを用いて試料をパターニングし、前記試料の電子供給層４２上面を、イオン注入領域（ｎ型導電層領域４５Ａおよび４５Ｂ）より広い範囲において、ＳＦ６（六フッ化硫黄）ガスを用いてプラズマエッチング（ドライ表面処理）した。このドライ表面処理により、電子供給層４２は、ダメージが低減された電子供給層４２Ｐ（図８）となった。【０１３６】
次に、前記ｉ−ＡｌＧａＮ層（電子供給層４２Ｐ）上面の、ソース電極形成予定領域とドレイン電極形成予定領域との間に、Ｎｉ／Ａｕから形成された金属を堆積させ、ゲート電極４３を形成した（ゲート電極形成工程）。さらに、前記電子供給層４２Ｐにおける前記ドライ表面処理された領域をカバーするように、オーミック金属であるＴｉ／Ａｌ／Ｎｂ／Ａｕ多層膜を蒸着した。その後、前記試料にリフトオフ処理を施し、さらに８５０℃３０秒のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）によりアロイ処理してオーミック接触をとった。このようにして、ｎ型導電層領域４５Ａ上にソース電極４６Ａを、およびｎ型同電層領域４５Ｂ上にドレイン電極４６Ｂを、それぞれ形成した（ソース電極形成工程およびドレイン電極形成工程）。【０１３７】
さらに、レジストを用いて前記試料をパターニングし、傾斜角７度でＮ（原子量：１４）のイオン注入を２段階で行うことによってアイソレーションを形成した。前記Ｎのイオン注入において、１回目の加速エネルギーが１００ｋｅＶ、そのドーズ量が１×１０１４ｃｍ−２であり、２回目の加速エネルギーが２０ｋｅＶ、そのドーズ量が１×１０１４ｃｍ−２であった。さらに、前記レジストを除去した。以上のようにして、図８に示すＨＥＭＴ４と同じ構造のＨＥＭＴを製造した。このＨＥＭＴについて、ホール測定、ＴＬＭパターン等による電気測定を実行して特性を評価した。【０１３８】
本実施例（実施例４）のＨＥＭＴは、ｎ＋型不純物注入領域（ｎ型導電層領域）でのコンタクト抵抗（オーミック・コンタクト抵抗）はＲｃ＝０．０２Ωｍｍ、シート抵抗（２ＤＥＧ層４８の抵抗）は１０３Ω／□という良好な値が得られた。ｎ＋型不純物注入領域（ｎ型導電層領域）とチャネル領域との接続抵抗は０．１３Ωｍｍであった。前記接続抵抗値は、一般的なＨＥＭＴと比較して非常に小さな値であるとともに、実施例１と比較してもさらに改善されていた。また、本実施例の製造プロセスによれば、前記第１段階のイオン注入によって、深部まで高濃度のｎ＋型層（ｎ型導電層領域）を形成した構造のＨＥＭＴを得ることができた。【０１３９】
以上、本発明の実施形態と好適な実施例について、図面等を用いて説明した。また、前述の通り、本発明の電子装置は、本発明のヘテロ接合電界効果トランジスタを含むことが特徴である。本発明の電子装置の用途は特に限定されず、例えば、電力制御装置、モーター制御装置（例えば電気自動車用、エアコン用等）、電源装置（例えばコンピュータ用等）、インバータ照明、高周波電力発生装置（例えば電子レンジ用、電磁調理器用等）、画像表示装置、情報記録再生装置、通信装置、演算装置（例えば、本発明のＨＥＭＴを演算素子として含む）等に広く用いることができる。【０１４０】
前記各実施形態および実施例は本発明の例示である。本発明は前記各実施形態および実施例に限定されず、これら以外の様々な構成を採用することもできる。例えば、前記各実施形態のＨＥＭＴ構造は、いずれも、単一のヘテロ接合界面を有するシングル・ヘテロ構造であったが、本発明のＨＥＭＴは、これに限定されない。例えば、本発明のＨＥＭＴは、２つのヘテロ接合界面を有するダブル・ヘテロ構造を有していても良い。前記ダブル・ヘテロ構造としては、例えば、ＡｌＧａＮ／ＧａＮ／ＡｌＧａＮ／ＧａＮ構造が挙げられる。【０１４１】
また、前記各実施形態では、いずれも、ヘテロ接合界面およびその近傍に２次元電子ガス層が形成されるが、２次元電子ガス層の代わりに１次元電子ガス層が形成されるようにＨＥＭＴ構造を構成してもよい。【０１４２】
前記各実施形態では、高濃度のイオン化ドナー不純物濃度を得るために、特に好適な例として、シリコン（原子量：２８）をｎ型不純物として導入（ドーピング）することを説明した。前記ｎ型不純物（ドナー不純物）はこれに限定されず、例えば、シリコン（原子量：２８）の代わりにシリコン（原子量：２９）を導入してもよい。あるいは、酸素、硫黄、セレン、テルルをｎ型不純物として導入して上記高濃度のイオン化ドナー不純物濃度を得てもよい。【０１４３】
前記各実施形態において、ソース電極およびドレイン電極は、電子供給層上面に直接オーミック接触させた形態を示したが、電子供給層上に、他の半導体層等を介して配置してもよい。また、ゲート電極も、電子供給層上面に直接配置した形態を示したが、例えば、電子供給層上に、ゲート絶縁膜等を介して配置してもよい。【０１４４】
化合物半導体デバイスの開発過程では、そのアクセス抵抗あるいはオン抵抗を低減させるために、ドーパントのイオン注入や熱拡散を用いてデバイス内部に選択的にｎ＋型層を形成することが研究されてきた。特に、ノーマリーオフ特性のエンハンスメント・モードで動作するヘテロ接合電界効果トランジスタの場合、２次元電子ガスのチャネル領域のキャリヤが構造上枯渇しやすく、これにより、素子のアクセス抵抗、オン抵抗等が増大する。よって、前述のようにイオン注入や熱拡散を用いてヘテロ接合電界効果トランジスタの内部に選択的にｎ＋型層を形成することが以前から精力的に行われている。しかしながら、ＧａＡｓやＩｎＰなどのIII−Ｖ族化合物半導体を用いたデバイスでは、このデバイス内部にドーパントを導入してｎ＋型層を形成すると、当該ドーパントがデバイス内部で拡散することにより特性が劣化するという問題があった。特に、ヘテロ接合電界効果トランジスタ構造の半導体ヘテロ接合部のチャネル領域へのドーパントの不要な拡散（たとえば、ＧａＡｓ中でのＳｉの拡散）は、致命的なデバイス特性劣化を招くおそれがある。したがって、ＭＥＳＦＥＴ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）などのデバイスは、イオン注入や熱拡散を用いて選択的に形成されたｎ＋型層を有することがある。これに対し、半導体ヘテロ接合部のチャネル領域を有するヘテロ接合電界効果トランジスタでは、イオン注入や熱拡散を用いて選択的にｎ＋型層を形成することは、デバイス信頼性の観点から工業的にはなされていないのが現状である。【０１４５】
しかしながら、昨今、ＧａＮ系ヘテロ接合電界効果トランジスタでは、アクセス抵抗、オン抵抗等の低減のために、オーミック電極下の半導体構造（例えば、ＡｌＧａＮ／ＧａＮ構造）にＳｉに代表されるドーパントをイオン注入し、選択的にｎ＋型層を形成することが試みられている。なぜならば、ＧａＮ系材料中にイオン注入されたＳｉなどのドーパントは、ＧａＡｓ中あるいはＩｎＰ中にイオン注入された場合と比べて、極めて拡散しにくく、これがＧａＮ系材料へのイオン注入技術に向けての期待を高めているからである。例えば、ＧａＮにドーパントとしてＳｉをイオン注入し、１，３００℃でアニールした場合、アニールによるＳｉの拡散は、ほぼ全く観測されない。【０１４６】
しかしながら、ＧａＮ系ＨＥＭＴでは、アクセス抵抗、オン抵抗等がデバイス動作上無視できない大きさであった。図１９を参照すると、アクセス抵抗、オン抵抗等の低減を阻む主な要因は、ｎ型不純物注入領域１０５Ａと、電子走行層１０２のうちゲート電極１０６の下方の領域（チャネルが形成されるべき領域）との接続部Ｒ１，Ｒ２における電気抵抗（接続抵抗）が高いためである。この点は、前述の通り、本発明者らが、実験等による検証で明らかにした。前述のように、この接続抵抗は、コンタクト抵抗として、ＨＥＭＴ１００のアクセス抵抗、オン抵抗等を増加させる。【０１４７】
特に、ノーマリーオフ特性のエンハンスメント・モードで動作するヘテロ接合電界効果トランジスタの場合、選択的にｎ＋型層を形成して接続部Ｒ１およびＲ２での接続抵抗を低減することによって素子のアクセス抵抗、オン抵抗等を低減することが求められる。前述の接続抵抗を低減すれば、例えば、ＳｉＣパワーデバイスに対して、オン抵抗の低さで特性上凌駕するＧａＮ系ＨＥＭＴを実現できると考えられる。【０１４８】
本発明によれば、前述の通り、アクセス抵抗、オン抵抗等が低いヘテロ接合電界効果トランジスタ、ヘテロ接合電界効果トランジスタの製造方法、および電子装置を提供することが可能である。【０１４９】
以上、実施形態および実施例を参照して本願発明を説明したが、本願発明は、上記実施形態および実施例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解しうる様々な変更をすることができる。【０１５０】
この出願は、２００８年１２月２６日に出願された日本出願特願２００８−３３５２１１を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【符号の説明】
【０１５１】
１〜４  ヘテロ接合電界効果トランジスタ（ＨＥＭＴ）
１０、２０、３０、４０、５０  基板
１１、２１、３１、４１  電子走行層
１２、２２、３２、４２、３２Ｐ、４２Ｐ  電子供給層
１３Ａ、１３Ｂ、２４Ａ、２４Ｂ、２５Ａ、２５Ｂ  ｎ型導電層領域
３３Ａ、３３Ｂ、４４Ａ、４４Ｂ、４５Ａ、４５Ｂ  ｎ型導電層領域
１４、３４  ゲート電極
１５Ａ、２６Ａ、３５Ａ、４６Ａ  ソース電極
１５Ｂ、２６Ｂ、３５Ｂ、４６Ｂ  ドレイン電極
１８、２８、３８、４８  低次元電子ガス層
２３、４３  ゲート電極
【図１】
2010074275.tif 000003
【図２】
2010074275.tif 000004
【図３】
2010074275.tif 000005
【図４】
2010074275.tif 000006
【図５】
2010074275.tif 000007
【図６】
2010074275.tif 000008
【図７】
2010074275.tif 000009
【図８】
2010074275.tif 000010
【図９】
2010074275.tif 000011
【図１０】
2010074275.tif 000012
【図１１】
2010074275.tif 000013
【図１２】
2010074275.tif 000014
【図１３】
2010074275.tif 000015
【図１４】
2010074275.tif 000016
【図１５】
2010074275.tif 000017
【図１６】
2010074275.tif 000018
【図１７】
2010074275.tif 000019
【図１８】
2010074275.tif 000020
【図１９】
2010074275.tif 000021
【国際調査報告】
2010074275.tif 000022
2010074275.tif 000023
2010074275.tif 000024
2010074275.tif 000025
2010074275.tif 000026
2010074275.tif 000027
2010074275.tif 000028
2010074275.tif 000029