【事件の表示】
　特許第３１２３２５２号「アクティブ・マトリックス型表示装置」の請求項１に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３１２３２５２号の請求項１に係る特許を維持する。
【理　由】
１．手続の経緯
　特許第３１２３２５２号の請求項１に係る発明についての出願は、平成４年９月１８日に特許出願され、平成１２年１０月２７日にその発明についての特許権の設定登録がされ、その後、その特許について、異議申立人日本電気株式会社により特許異議の申立てがなされ、取消の理由が通知され、その指定期間内である平成１３年１１月１６日に訂正請求がなされたものである。
　
２．訂正の適否についての判断
(1) 訂正の内容
　特許権者が求めている訂正の内容は、以下のとおりである。
・訂正事項
　特許請求の範囲に係る記載
「【請求項１】基板上に複数のゲート線と、複数のソース線と、前記各ゲート線と前記各ソース線に接続された第１薄膜トランジスタと、前記第１薄膜トランジスタに接続された画素電極と、前記ソース線の信号を供給する駆動回路とを有するアクティブ・マトリックス型表示装置において、前記駆動回路は、シフトレジスタからの出力に制御されて画像信号をサンプリングして前記各ソース線に供給するサンプリング手段を有し、前記サンプリング手段を構成する第２薄膜トランジスタは高濃度の不純物を有するドレイン領域とチャンネル領域との間に低濃度不純物を有するＬＤＤ構造あるいは不純物をドープしないオフセット構造とすることで、第２薄膜トランジスタのＯＦＦ抵抗を大きくして、高い電荷の保持を可能とする構成としたことを特徴とするアクティブ・マトリックス型表示装置。」を
「【請求項１】基板上に複数のゲート線と、複数のソース線と、前記各ゲート線と前記各ソース線に接続された第１薄膜トランジスタと、前記第１薄膜トランジスタに接続された画素電極と、前記ソース線の信号を供給する駆動回路とを有するアクティブ・マトリックス型表示装置において、前記駆動回路は、シフトレジスタからの出力に制御されて画像信号をサンプリングして前記各ソース線に供給するサンプリング手段を有し、前記サンプリング手段を構成する第２薄膜トランジスタは高濃度の不純物を有するドレイン領域とチャンネル領域との間に低濃度不純物を有するＬＤＤ構造あるいは不純物をドープしないオフセット構造とすることで、第２薄膜トランジスタのＯＦＦ抵抗を大きくして、高い電荷の保持を可能とし、前記第２薄膜トランジスタがそのゲートをＯＮして前記画像信号を書き込み、再び前記ゲートが開くまで前記画像信号を保持する構成としたことを特徴とするアクティブ・マトリックス型表示装置。」と訂正する。
　
(2) 訂正の目的の適否、新規事項の有無、及び、特許請求の範囲の拡張・変更の存否
　上記訂正事項は、本願発明を特定する事項である「第２薄膜トランジスタのＯＦＦ抵抗を大きくして、高い電荷の保持を可能とする構成と」する点を、これに含まれる事項である「第２薄膜トランジスタのＯＦＦ抵抗を大きくして、高い電荷の保持を可能とし、前記第２薄膜トランジスタがそのゲートをＯＮして前記画像信号を書き込み、再び前記ゲートが開くまで前記画像信号を保持する構成と」する点に限定するものであり、特許請求の範囲の減縮を目的とした明細書の訂正に該当する。そして、「第２薄膜トランジスタのＯＦＦ抵抗を大きくして、高い電荷の保持を可能とし、前記第２薄膜トランジスタがそのゲートをＯＮして前記画像信号を書き込み、再び前記ゲートが開くまで前記画像信号を保持する構成と」する点は、特許明細書の段落番号【０００９】の記載から、導き出すことができるので、願書に最初に添付した明細書又は図面に記載された事項の範囲内であり、新規事項の追加に該当しないし、実質的に特許請求の範囲を拡張又は変更するものではない。
　
(3) むすび
　したがって、上記訂正は、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第６条第１項の規定によりなお従前の例によるとされる、特許法第１２０条の４第３項で準用する平成６年法律第１１６号による改正前の第１２６条第１項ただし書及び第２項の規定に適合するので、当該訂正を認める。
　
３．特許異議の申立て
(1) 申立ての理由の概要
　申立人は、下記の甲第１及び２号証を提出し、特許第３１２３２５２号の請求項１に係る発明は、下記の甲第１及び２号証に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない発明であって、それら発明に係る特許は取り消されるべきものである旨主張している。
　甲第１号証：”Polysilicon TFT Active-Matrix LCD Drivers ”,Alan G. Lewis,et. al.,1991, Society For Information Display International Symposium Digest of Technical Papers Volume, XXII,May 6-10,1991,pp.535-538（以下、「刊行物１」という。）
　甲第２号証：特開昭５８−１０５５７４号公報（以下、「刊行物２」という。）
　
(2) 本件発明
　上記２．で示したように上記訂正が認められるから、本件発明は、平成１３年１１月１６日付けの訂正請求書により訂正された特許請求の範囲の請求項１に記載されたとおりのものである。（上記訂正事項参照。）
　
(3) 引用刊行物に記載された発明
　申立人が提出した刊行物１には、
「多結晶シリコンＴＦＴを用いて形成したデータラインドライバの回線構成例をFig.７に示す。シフトレジスタによりコントロールされたパスゲートトランジスタによって複数の画像信号線から表示データ線へのマルチプレクスが行われる。各データ線はチャージされ、且つ、各画素にその後転送されるところの適切な電位を保持する。」（５３７頁左欄２０行〜２５行）と記載され、
また、第１図には、データドライバとシフトレジスタにより駆動されるアクティブマトリックスが、第７図には、シフトレジスタにより駆動されるパスゲートによりデータが入力されるデータラインドライバが、それぞれ示されている。
　申立人が提出した刊行物２には、
「以下、薄膜トランジスタをアクティブマトリックスパネルに応用した場合を例に取って説明するが、本発明の主旨は薄膜トランジスタを用いた他の場合にも全く同様に適用することができる。これは、本発明の主旨が、リーク電流を減少させるという薄膜トランジスタの本質的な特性向上に関するものだからである。」（１頁右下欄４行〜１１行）、
「本発明は、このような従来の薄膜トランジスタの欠点を除去するものであり、その目的とするところは、ＯＦＦ電流を低減させる構造を有する薄膜トランジスタを提供することである。」（２頁右下欄１２行〜１５行）、及び、
「１７は絶縁性透明基板、１８は多結晶半導体薄膜、１９は多結晶半導体薄膜１８中に形成したソース領域、２０は同じくドレイン領域、２１はゲート膜、２２はゲート電極、２３は層間絶縁膜、２４はソース電極、２５はドレイン電極、２６は多結晶半導体薄膜１８中に形成され、ソース領域１９及びドレイン領域２０と同じ導電型の低濃度領域からなるオフセットゲート領域である。」（３頁右下欄１行〜９行）と記載され、
また、第４図には、オフセットゲート領域２６を設けた薄膜トランジスタが示されている。
　
(4) 対比・判断
　本件発明と刊行物１記載の発明とを比較すると、本件発明では、「第２薄膜トランジスタを高濃度の不純物を有するドレイン領域とチャンネル領域との間に低濃度不純物を有するＬＤＤ構造あるいは不純物をドープしないオフセット構造とすることで、第２薄膜トランジスタのＯＦＦ抵抗を大きくして、高い電荷の保持を可能とし」たのに対し、刊行物１記載の発明では、第２薄膜トランジスタに関し、このような構成が何ら記載されていない点で相違し、その余の点では一致する。
　ここで、上記相違点について、検討する。
　リーク電流を減少させるために、薄膜トランジスタを高濃度の不純物を有するドレイン領域とチャンネル領域との間に低濃度不純物を有するＬＤＤ構造とすることで、薄膜トランジスタのＯＦＦ抵抗を大きくして、高い電荷の保持を可能とする点が、刊行物２に記載されている。
　しかしながら、刊行物１には、「シフトレジスタによりコントロールされたパスゲートトランジスタによって複数の画像信号線から表示データ線へのマルチプレクスが行われる。各データ線はチャージされ、且つ、各画素にその後転送されるところの適切な電位を保持する」ことが記載されているものの、この記載から、パスゲートトランジスタ（本件発明における「第２薄膜トランジスタ」に相当。）のリーク電流を減少させるようにする動機付けが導き出せない。
　したがって、刊行物１記載の発明における第２薄膜トランジスタに対し、刊行物２記載の上記点を適用することは、刊行物１，２にのみからは当業者が容易になしえたことであるとは言えない。
　そして、本件発明は、第２薄膜トランジスタを高濃度の不純物を有するドレイン領域とチャンネル領域との間に低濃度不純物を有するＬＤＤ構造あるいは不純物をドープしないオフセット構造とすることにより、本件特許明細書記載の顕著な効果を奏するものである。
　よって、本件発明は、申立人が提出した刊行物１及び２に記載された発明に基づいて当業者が容易に発明できたものではなく、特許法第２９条第２項の規定に違反しているとは言えない。
　
４．むすび
　以上のとおりであるから、特許異議申立ての理由及び証拠によっては、本件発明の特許を取り消すことはできない。
　また、他に本件発明の特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１３年１２月１９日（２００１．１２．１９）
【訂正の要旨】
・訂正事項
　特許請求の範囲に係る記載
「【請求項１】基板上に複数のゲート線と、複数のソース線と、前記各ゲート線と前記各ソース線に接続された第１薄膜トランジスタと、前記第１薄膜トランジスタに接続された画素電極と、前記ソース線の信号を供給する駆動回路とを有するアクティブ・マトリックス型表示装置において、前記駆動回路は、シフトレジスタからの出力に制御されて画像信号をサンプリングして前記各ソース線に供給するサンプリング手段を有し、前記サンプリング手段を構成する第２薄膜トランジスタは高濃度の不純物を有するドレイン領域とチャンネル領域との間に低濃度不純物を有するＬＤＤ構造あるいは不純物をドープしないオフセット構造とすることで、第２薄膜トランジスタのＯＦＦ抵抗を大きくして、高い電荷の保持を可能とする構成としたことを特徴とするアクティブ・マトリックス型表示装置。」を
「【請求項１】基板上に複数のゲート線と、複数のソース線と、前記各ゲート線と前記各ソース線に接続された第１薄膜トランジスタと、前記第１薄膜トランジスタに接続された画素電極と、前記ソース線の信号を供給する駆動回路とを有するアクティブ・マトリックス型表示装置において、前記駆動回路は、シフトレジスタからの出力に制御されて画像信号をサンプリングして前記各ソース線に供給するサンプリング手段を有し、前記サンプリング手段を構成する第２薄膜トランジスタは高濃度の不純物を有するドレイン領域とチャンネル領域との間に低濃度不純物を有するＬＤＤ構造あるいは不純物をドープしないオフセット構造とすることで、第２薄膜トランジスタのＯＦＦ抵抗を大きくして、高い電荷の保持を可能とし、前記第２薄膜トランジスタがそのゲートをＯＮして前記画像信号を書き込み、再び前記ゲートが開くまで前記画像信号を保持する構成としたことを特徴とするアクティブ・マトリックス型表示装置。」と訂正する。
（５４）【発明の名称】
アクティブ・マトリックス型表示装置
（５７）【特許請求の範囲】
　【請求項１】　基板上に複数のゲート線と、複数のソース線と、前記各ゲート線と前記各ソース線に接続された第１薄膜トランジスタと、前記第１薄膜トランジスタに接続された画素電極と、前記ソース線の信号を供給する駆動回路とを有するアクティブ・マトリックス型表示装置において、
　前記駆動回路は、シフトレジスタからの出力に制御されて画像信号をサンプリングして前記各ソース線に供給するサンプリング手段を有し、
　前記サンプリング手段を構成する第２薄膜トランジスタは高濃度の不純物を有するドレイン領域とチャンネル領域との間に低濃度不純物を有するＬＤＤ構造あるいは不純物をドープしないオフセット構造とすることで、第２薄膜トランジスタのＯＦＦ抵抗を大きくして、高い電荷の保持を可能と
し、前記第２薄膜トランジスタがそのゲートをＯＮして前記画像信号を書き込み、再び前記ゲートが開くまで前記画像信号を保持する
【発明の詳細な説明】
　【０００１】
　【産業上の利用分野】
　本発明は、アクティブ・マトリックス型液晶表示装置の構造に関するものである。
　【０００２】
　【従来の技術】
　従来技術としては、１９９２年にソニー（株）がエス・アイ・ディー９２ダイジェスト（ＳＩＤ　９２　ＤＩＧＥＳＴ）５５頁で発表したように、画素部のスイッチング素子であるＭＯＳ型ＴＦＴをＬＤＤ構造にし、周辺駆動回路をＣ−ＭＯＳ型ＴＦＴにより形成した例がある。しかし、周辺駆動回路を形成するＣ−ＭＯＳ型ＴＦＴのＮチャネル（以下、Ｎｃｈと称す）型ＴＦＴ、Ｐチャネル（以下、Ｐｃｈと称す）型ＴＦＴのいずれかを、あるいは、すべてのＴＦＴをＬＤＤ構造、またはオフセットゲート構造にした報告例はない。
　【０００３】
　また、従来の画素および周辺駆動回路を構成するプレーナ構造を有するＣ−ＭＯＳ型ＴＦＴ素子では、ソース，ドレイン領域を、ゲート電極をマスクとしてイオン注入することにより形成していた。従来プロセスを説明するために、イオン注入によりソース，ドレイン領域を形成する工程から活性化アニールまでの工程を図１０に示す。図１０（ａ）において、従来法では、フォト工程を省略するために、基板全面にアクセプター不純物（ボロン等）をイオン注入する。１０−５はｐ型のソース領域であり、１０−６はｐ型のドレイン領域である。１０−７は、アクセプター不純物のイオン注入によるイオンビームを示している。次に、図１０（ｂ）に示すように、Ｐｃｈ型領域をフォトレジスト１０−１０で被覆し、基板全面にドナー不純物（リン，ヒ素等）をイオン注入することによりＮｃｈ型のソース領域１０−８，ドレイン領域１０−９を形成する。１０−１１は、ドナー不純物のイオン注入によるイオンビームを示している。この際、アクセプター不純物ドーズ量ＮＡとドナー不純物ドーズ量ＮＢには、ＮＡ＜ＮＢの関係がある。続いて、図１０（ｃ）に示すように、前記フォトレジストを剥離し、層間絶縁膜を形成し、Ｐｃｈ，Ｎｃｈ領域を活性化し、結晶性を回復させる目的でＮ２雰囲気中１０００℃前後の温度で３０分程度の活性化アニールを行う。このようにして、Ｃ−ＭＯＳ型ＴＦＴを作成していた。
　【０００４】
　【発明が解決しようとする課題】
　上記に示すようにイオン注入により自己整合的にソース・ドレイン領域を形成する従来の方法では、不純物イオンを注入した後、ソース・ドレイン領域を活性化するために行う１０００℃前後の熱処理に於いて、図１０（ｃ）に示すようにチャネル領域１０−２に不純物が拡散するため、ゲート電極下に拡散により張り出したドレインの近傍が高電界を持つようになり、リーク電流が発生しやすくなるという問題点を有する。このＴＦＴを画素に用いると、電荷が十分に保持されず、コントラスト不良などの表示不良を引き起こす。また、周辺駆動回路にこのＴＦＴを用いると、トランジスタの動作および静止における消費電流が大きくなり、回路の誤動作を引き起こす。更に、ソース・ドレイン間の耐圧が低く、デバイスの長期信頼性に問題を残す。
　【０００５】
　【課題を解決するための手段】
　上記課題を解決するために、本発明は、基板上に複数のゲート線と、複数のソース線と、前記各ゲート線と前記各ソース線に接続された第１薄膜トランジスタと、前記第１薄膜トランジスタに接続された画素電極と、前記ソース線の信号を供給する駆動回路とを有するアクティブ・マトリックス型表示装置において、前記駆動回路は、シフトレジスタからの出力に制御されて画像信号をサンプリングして前記各ソース線に供給するサンプリング手段を有し、前記サンプリング手段を構成する第２薄膜トランジスタは高濃度の不純物を有するドレイン領域とチャンネル領域との間に低濃度不純物を有するＬＤＤ構造あるいは不純物をドープしないオフセット構造とすることで、第２薄膜トランジスタのＯＦＦ抵抗を大きくして、高い電荷の保持を可能とする構成としたことを特徴とするアクティブ・マトリックス型表示装置を提供する。
　【０００６】
　【実施例】
　以下、本発明のアクティブ・マトリックス型液晶表示装置について実施例に基づいて詳細に説明する。
　【０００７】
　画素および周辺駆動回路を構成するＬＤＤ構造を有するＭＯＳ型ＴＦＴの構造を図１（ａ）に示す。石英基板１−１上にシリコン半導体層を成膜し、ゲート絶縁膜１−７を形成する。前記膜上にゲート電極１−８を形成するトップゲート型のいわゆるプレーナー構造を有している。半導体層は、チャネル導電層１−２とソース領域１−３とドレイン領域１−４の間にイオン低濃度層あるいはオフセット層１−５を有することを特徴としている。
　【０００８】
　図１（ｂ）に本実施例による液晶表示装置の駆動回路を示す。画像表示エリアと同一基板上に内蔵したソース線駆動回路でＳ１からＳ２，Ｓ３，…，Ｓｎと順次駆動して映像信号を送信する。ソース線に映像信号を送信するには、図１（ｂ）に示すようにソース線駆動回路により順次アナログスイッチ（以下、サンプルホルダーと称す）のゲートをＯＮして映像信号を書き込み、再びゲートが開くまでその信号を保持する。この際の走査方向は図面の右から左でも良い（Ｓｎ→Ｓ１）。また、内蔵したゲート線駆動回路により、ゲート信号をＧ１からＧ２，Ｇ３，…，Ｇｎと順次駆動して、画素のスイッチング素子であるＴＦＴ１−１１のゲートをＯＮ，ＯＦＦする。これらの駆動を繰り返し、マトリックス状に配列した多数の単位画素を縦方向（Ｇ１，Ｇ２，…，Ｇｎ）にゲート信号を走査することによりテレビジョンとして動作することができる。これは、横方向のＭＯＳ型ＴＦＴを一斉にＯＮさせて映像信号を容量にかきこませ、縦方向に順次ゲート信号を走査する線走査により、ＣＲＴと同等の作用が行える。
　【０００９】
　次に、その駆動方法を詳細に説明する。図２は、等価回路で、単位画素を構成するのはＭＯＳ型ＴＦＴ（２−１），付加容量（２−２），液晶セル（２−３）である。このＭＯＳ型ＴＦＴをＬＤＤ構造あるいはオフセットゲート構造にすることでＯＦＦ抵抗を大きくし、電荷の保持を向上することができる。画像表示装置としての動作原理は次のようになる。例えば、Ｇ１端子にゲート信号が印加されて横方向のＭＯＳ型ＴＦＴがＯＮとなると映像信号はＳ１端子からＭＯＳ型ＴＦＴ（２−１）を通って容量（２−２）を充電する。ゲート信号が消滅して、ＭＯＳ型ＴＦＴがＯＦＦになっても容量（２−２）に蓄えられた電荷が液晶セル（２−３）に電圧を与え続ける間、液晶セル（２−３）はその電圧に応じて動的散乱の大きさを変化させるので、液晶セル（２ー３）中を透過する光は映像信号電圧によって変調を受けることが可能となる。液晶セル（２−２）に蓄えられた電荷は次なるゲート信号が印加されるまでは保持される。また、この際の付加容量（２−２）は、従来のように多結晶シリコン等で容量上電極線を独立に形成しても良いが、容量部での開口率が犠牲になる。したがって、本実施例では、図２に示したように容量の上電極を次段のゲート線（前段のゲート線でも良い）とし、容量の下電極をゲート絶縁膜を形成後にイオン打ち込みにより形成する。これにより、開口率を犠牲することなしに容量を形成できる。
　【００１０】
　図３は、図２の画素等価回路に映像信号を送るためのシフトレジスタの等価回路の例を示す。ソース線に映像信号を順次遅延させて書き込むには、伝送ゲートあるいは、クロックドインバータを使用したシフトレジスタを構成する。伝送ゲートは、Ｎｃｈ型ＴＦＴあるいはＰｃｈ型ＴＦＴのみの単チャネルトランジスタでも形成できるが、入力電圧の変化により抵抗値が大きく変わるため、図４（ａ）に示すようにＰｃｈ型ＴＦＴ４−１とＮｃｈ型ＴＦＴ４−２の両者を組み合わせてＣ−ＭＯＳ型伝送ゲートを形成することにより、入力電圧の変化に対して抵抗の変化を抑制する。Ｃ−ＭＯＳ型伝送ゲートは、リードリレーとして考えられており、入力Ｖ　ＩＮの信号が出力Ｖ　ＯＵＴに、Ｖ　ＯＵＴの信号がＶ　ＩＮに伝達する。今、クロックＣＬ線にＨｉｇｈの信号が送信された時、Ｐ，Ｎｃｈ型ＴＦＴともに導通し、入出力間は数１００Ωぐらいの抵抗で短絡された形になり、入力Ｖ　ＩＮの信号が出力Ｖ　ＯＵＴに伝達される。クロックＣＬ線がＬｏｗレベルの時は、Ｐ，Ｎｃｈ型ＴＦＴともに非導通となり、入出力間は高インピーダンスに絶縁された形となり、入力信号は伝達しない。
　【００１１】
　一方、クロックドインバータは、図４（ｂ）に示すように、それぞれ２個直列したＰｃｈ型ＴＦＴとＮｃｈ型ＴＦＴを直列接続している。Ｐｃｈ型ＴＦＴ４−３は正電源Ｖ　ＤＤに接続し、Ｎｃｈ型ＴＦＴ４−６は負電源Ｖ　ＳＳに接続する。今、クロックＣＬにＨｉｇｈレベルが供給されると、Ｐｃｈ型ＴＦＴ４−３とＮｃｈ型ＴＦＴ４−６が同時に導通し、Ｐｃｈ型ＴＦＴ４−４とＮｃｈ型ＴＦＴ４−５より成るインバータ部分は正常なインバータとして動作する。クロックＣＬがＬｏｗレベルになると、Ｐｃｈ型ＴＦＴ４−３とＮｃｈ型ＴＦＴ４−６が同時に非導通になってインバータ部分は電源電圧Ｖ　ＤＤ，Ｖ　ＳＳより切り離され、出力Ｖ　ＯＵＴは高インピーダンスとなる。これらの伝送ゲートあるいはクロックドインバータをシフトレジスタに使用する。
　【００１２】
　図３では、クロック信号と反クロック信号を組み合わせて、１系列のクロック信号で動作させるシフトレジスタの実施例である。駆動回路を構成するシフトレジスタには、図３（ａ）、（ｂ）に示すようなダイナミック型のＤ型フリップフロップを基本としたものと、図３（ｃ）、（ｄ）に示すようなスタティック型のＤ型フリップフロップを基本としたものが代表的である。ダイナミック型のシフトレジスタは、図３（ａ）に示すように、Ｃ−ＭＯＳ型伝送ゲートを用いた場合、図５のような、クロック信号４０１と反クロック信号４０２で、伝送ゲート３−１はＯＮ，ＯＦＦを繰り返す。今、クロック信号４０１がＨｉｇｈで反クロック信号４０２がＬｏｗになると、伝送ゲート３−１は導通、伝送ゲート３−２は非導通してマスター部の容量３−５にスタート信号３０１の情報が入り、ソース線Ｓ１には、インバータ２個（３−２、３−３）を介して、遅延された信号３０２が送信される。また、ソース線Ｓ２は、容量３−６に前の情報が記録されているために、スタート信号３０１の影響は受けず変化しない。次に、クロック信号４０１がＬｏｗで反クロック信号４０２がＨｉｇｈになると、伝送ゲート３−１は非導通、伝送ゲート３−２は導通してマスター部の容量３−５にある情報は前の情報を保持しながら、ソース線Ｓ２に遅延された信号３０３が伝達する。つまり、ソース線Ｓ２に送信される出力信号は、反クロック信号４０２の立ち上がりで転送される。この動作をＳＰからＥＰまで繰り返し行い、順次スタート信号を遅延させてソース線に信号を伝達する。また、図３（ｂ）のように、クロックドインバータ（３−７、３−９）を使用した場合も伝送ゲートを用いた場合と動作原理は同じであるが、クロックドインバータは、それ自身インバータとしての作用があるため、伝送ゲートと比較して、クロックインバータ３−７と３−９の間のインバータを１個減らすことができる。しかし、以上のようなダイナミック型のシフトレジスタは、容量３−５、３−６による電荷一時記憶のため、動作周波数が低い場合、容量的に保持している電荷がリーク電流により放電したり、また、リーク電流により不必要にチャージされたりして誤動作するという欠点がある。
　【００１３】
　そこで、ダイナミック型シフトレジスタの欠点を補うために、図３（ｃ），（ｄ）のように帰還用の伝送ゲート（３−１０，３−１１）やクロックドインバータ（３−１２，３−１３）を接続したスタティック型シフトレジスタを本実施例では用いた。スタティック型は図３の３Ａ点，３Ｂ点の電荷が回路的に帰還して保持しているため、クロック信号周波数が低い場合でも安定に動作するためである。
　【００１４】
　また、クロック信号数を１系列（クロック信号４０１と反クロック信号４０２）でなく違った信号で数系列にすれば、遅延信号を様々に変化させることが可能である。また、図３で示したようなシフトレジスタ回路をＳＰで何段か接続してやり、それぞれの回路に異なったクロック信号を送信することにより、クロック信号周波数を低くできる。また、図３のソース線Ｓ１とＳ２をＮＡＮＤ回路の入力端子に接続すれば、その出力信号は、図５の３０４，３０５のようにゲート線駆動用信号として応用できる。
　【００１５】
　以上のようなシフトレジスタを構成するＴＦＴをＬＤＤ構造あるいはオフセットゲート構造にすることにより、トランジスタのＯＦＦ抵抗を大きくし消費電流の増大、ソース・ドレイン間耐圧の劣化を防ぐことができる。
　【００１６】
　更に、サンプルホルダーのＴＦＴもＬＤＤ構造あるいはオフセットゲート構造にする。これにより、トランジスタのＯＦＦ抵抗が大きくなり、高い電荷の保持が可能となる。サンプルホルダーは、図１（ｂ）のような単チャネル伝送ゲートやＣ−ＭＯＳ型伝送ゲートなどを使用してアナログスイッチを構成する。
　【００１７】
　次に、ＬＤＤ構造あるいはオフセットゲート構造を有するＴＦＴの製造方法について詳細に説明する。
　【００１８】
　まず、透明絶縁性非晶質材料上に、多結晶シリコン半導体薄膜を成膜する。前記透明絶縁性非晶質材料としては、石英基板，ガラス基板，窒化膜あるいはＳｉＯ２膜等が用いられる。石英基板を用いる場合は、１２００℃程度までプロセス温度が許容されるが、ガラス基板を用いる場合は、６００℃以下の低温プロセスに制限される。以下の製造方法では、絶縁性非晶質材料として、石英基板を用いた場合を実施例として説明する。
　【００１９】
　トランジスタの半導体層を形成する多結晶シリコンの堆積方法として幾つか知られている。６００℃前後の温度で、モノシランやジボランを減圧中で化学的に気相成長させ多結晶シリコンを基板上に直接堆積する減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）や図６（ａ）に示すように、石英基板６−１上に前駆膜として非晶質シリコン６−２をプラズマＣＶＤ法や減圧ＣＶＤ法あるいは、スパッタリング法により堆積し、結晶成長させる。シリコン結晶を成長させる方法としては、Ａｒレーザやエキシマレーザ等を用いたレーザアニール法と熱アニールによる固相成長法が知られている。本発明の実施例では、プラズマＣＶＤ法により堆積した非晶質シリコンを、レーザエネルギーのパルス毎のばらつきによるＴＦＴ特性の不均一を生じ易いレーザアニール法ではなく、均一でバッチ毎で安定して高ＯＮ電流，高移動度なＴＦＴ特性を得られる熱アニールによる固相成長法を用いて結晶成長させた場合を説明する。前記プラズマＣＶＤ法の場合、プラズマＣＶＤ装置を用い、ＳｉＨ４とＨ２の混合ガスを１３．５６ＭＨｚの高周波グロー放電により分解し、非晶質シリコン膜６−２を成膜する。前記混合ガスのＳｉＨ４分圧は１０〜２０％、堆積時の内圧は０．５〜１．５Ｔｏｒｒ程度である。基板温度は１００℃以上４００℃以下に設定する。前記減圧ＣＶＤ法としては、前記非晶質シリコン膜堆積温度を４５０〜６００℃に設定して堆積する。反応ガスとして、シランやジシランを用いる。また、プラズマＣＶＤ法で成膜した前記非晶質シリコン膜中には１０ａｔ％程度の結合水素を含有しているため、５５０℃以上の熱処理を施すと、急激な水素の脱離が起こり、前記非晶質シリコン膜はがれを引き起こす。これを防ぐために、図６（ｂ）に示すように、３５０〜５００℃の第１の熱処理により、前記非晶質シリコン中の水素を放出させる。
　【００２０】
　次に、前記非晶質薄膜を結晶成長させる。固相成長法は、石英管による炉アニールが便利である。アニール雰囲気として、窒素ガス，水素ガス，アルゴンガス，ヘリウムガス等を用いる。アニール温度は、５５０〜７００℃に設定する。６００℃以下の温度で結晶成長させると、前記非晶質シリコン中のシリコン結晶核発生が抑えられるため、２μｍ以上の大粒径多結晶シリコン薄膜を形成できるが、１０時間以上の処理時間がかかるため、装置のスループットが悪くなる。発明者の実験に於いて、６４０℃前後のアニール温度ならば２〜６時間の処理で２μｍ以上の大粒径シリコン薄膜が得られている。図６（ｂ）における６−３は固相成長法による多結晶シリコン薄膜を示している。
　【００２１】
　次に、前記多結晶シリコン薄膜をフォトリソグラフィ法により、図６（ｃ）に示されているように島状にパターニングする。６−４はＰｃｈ型ＴＦＴの半導体層を形成する多結晶シリコン膜、６−５はＮｃｈ型ＴＦＴの半導体層を形成する多結晶シリコン膜を示している。
　【００２２】
　次に図６（ｄ）に示すように、ゲート絶縁膜６−６を形成する。前記ゲート絶縁膜形成方法としては、熱酸化法，減圧ＣＶＤ法，光励起ＣＶＤ法，プラズマＣＶＤ法，ＥＣＲプラズマＣＶＤ法あるいは、真空蒸着法等がある。本発明の様に、透明絶縁性非晶質基板として石英基板を使用する場合、１２００℃程度までのプロセス温度が可能なことから、熱酸化法によりゲート酸化膜を形成することができる。熱酸化法として、Ｗｅｔ酸化法とＤｒｙ酸化法がある。Ｄｒｙ酸化法は酸化温度が１０００℃以上と高いが、良質の膜が得られる。酸化膜形成後、ＴＦＴのチャネル部にボロンイオンを注入することにより、Ｎｃｈ型ＴＦＴのスレッショルド電圧をマイナス側にシフトすることを防ぐことができる。これにより、ゲート電圧０Ｖ時のリーク電流が抑えられ、消費電流の低いＴＦＴを形成できる。前記固相成長アニール後の多結晶シリコン膜厚が５００〜１５００Åの時、ボロン・イオンは加速電圧３０〜５０ｋｅＶでドーズ量は、１×１０１２〜４×１０１２ｃｍ−２が適している。前記多結晶シリコン膜の膜厚が５００Å以下の場合には、ボロン・イオンのドーズ量を４×１０１２ｃｍ−２以上を目安とし、１５００Å以上の場合には、ボロン・イオンのドーズ量を１×１０１２ｃｍ−２以下にする。
　【００２３】
　次に図６（ａ）に示すようにゲート電極６−７を形成する。ゲート電極材料としては、多結晶シリコン薄膜の他にモリブデンシリサイド、アルミニウム、クロム、タンステンシリサイド等の金属膜あるいは金属化合物膜がある。ゲート電極形成方法としては、ＣＶＤ法、スパッタ法、真空蒸着法あるいはプラズマＣＶＤ法等で前記ゲート電極材料を成膜した後、フォトリソグラフィ法によりゲート電極を形成する。また、ゲート電極にモリブデンシリサイド等の金属化合物膜等を使用した場合、多結晶シリコンよりも比抵抗が小さいため、ゲート線の低抵抗化が図れ、更に、遮光層としての働きもする。
　【００２４】
　次に従来方法では、ゲート電極６−７をマスクとし、不純物を導入することにより自己整合的にソース，ドレイン領域を形成していたが、本発明では、前記ゲート電極６−７下のチャネル部６−４あるいは６−５への不純物拡散を防ぐために、ソース及びドレイン領域とチャネル領域に低濃度イオン領域あるいはオフセット領域を形成する。前記低濃度領域を形成する方法として、２種類の製造方法を実施例として説明する。
　【００２５】
　第１の方法として、図７（ａ）に示すように前記ゲート電極７−４を形成した後、図７（ｂ）に示すようにイオン注入装置により、１×１０１４ｃｍ−２以下の不純物イオンを打ち込み、ソース，ドレイン領域とチャネルが接する部分７−５及び７−６の濃度を低くする。Ｐｃｈ型ＴＦＴの場合は不純物イオンとしてボロン等を用い、Ｎｃｈ型ＴＦＴの場合はリン等を用いる。次に，常圧ＣＶＤ，プラズマＣＶＤあるいは減圧ＣＶＤ等により図７（ｃ）に示すように絶縁膜７−８を堆積する。前記絶縁膜としては、ＳｉＯ２膜や窒化膜等がある。次に、異方性のドライエッチングにより前記絶縁膜を全面エッチングし、図７（ｄ）に示すようにゲート電極の両側に側壁７−９を形成する。この際、ドライエッチングとして反応性イオンエッチングや、熱励起によるガスエッチング方法を用いる。また、ドライエッチングにより、異方性エッチングを行った後、弗酸を用いたウェットエッチングで等方的に側壁７−９下部を処理するとリーク電流が低減する。次に図７（ｅ）に示すように、イオン注入装置により、全面に不純物イオンを注入し、ソース領域７−１０及びドレイン領域７−１１を自己整合的に形成する。不純物イオン導入量は、１×１０１４ｃｍ−２から１×１０１７ｃｍ−２程度にする。不純物イオンとして、Ｐｃｈ型ＴＦＴの場合はボロン等を用い、Ｎｃｈ型ＴＦＴの場合はリン等を用いる。以上の工程により、ソース領域７−１０及びドレイン領域７−１１とチャネル７−２が接する部分に低濃度層７−５及び７−６を形成する。また、低濃度の不純物７−７を打ち込まないようにすれば、オフセット・ゲート構造を形成できる。この際、不純物イオンを活性化させるためのアニールに於いて、温度及び時間による拡散長を考慮に入れて、７−５及び７−６を形成する。この方法の場合、ゲート電極のサイドに側壁７−９が残るが、制御性が良く、安定してＬＤＤあるいはオフセット領域を形成できる利点がある。
　【００２６】
　第２の方法として、図８（ａ）に示すように、フォトリソグラフィ法によりゲート電極８−４を形成する際に、異方性ドライエッチングにより、図８の断面図に於いて、横方向に太めに形成する。この際、ゲート電極８−４上のレジストマスク８−５を剥離せずに残しておく。次に図８（ｂ）に示すように、イオン注入装置により全面に不純物イオンを注入し、ソース領域８−６及びドレイン領域８−７を自己整合的に形成する。不純物イオン導入量は、１×１０１４ｃｍ−２から１×１０１７ｃｍ−２程度にする。不純物イオンとして、Ｐｃｈ型ＴＦＴの場合はボロン等を用い、Ｎｃｈ型ＴＦＴの場合はリン等を用いる。次に図８（ｃ）に示すように、異方性ドライエッチングにより更に過剰にエッチングすることにより、ゲート電極８−４を８−９のように細らせる。次に図８（ｄ）に示すように、ゲート電極上のレジストマスク８−５を剥離する。続いて図８（ｅ）に示すように、基板全面にイオン注入装置により、１×１０１４ｃｍ−２以下の不純物イオンを打ち込み、ソース領域８−６及びドレイン領域８−７とチャネル８−２が接する部分８−１０及び８−１１の濃度を低くする。Ｐｃｈ型ＴＦＴの場合は不純物イオンとしてボロン等を用い、Ｎｃｈ型ＴＦＴの場合はリン等を用いる。第２の方法に於いても、低濃度の不純物イオン８−１２を打ち込まなければ、オフセット・ゲート構造を形成することができる。
　【００２７】
　以上の製造方法で、ソースおよびドレイン領域とチャネルが接する部分に低濃度層を形成する、あるいは、オフセット・ゲート構造を形成することができる。また、ゲート電極上に、レジストによりマスクして、第１図に於けるチャネル導電層１−２とドレイン層１−４の間だけにＬＤＤ層、あるいはオフセット層を形成することも可能である。また、低濃度あるいはオフセット領域の占める範囲が同じならば、両方法でのＴＦＴの電気特性に差異はない。
　【００２８】
　また、同一基板中のＰｃｈ，Ｎｃｈ型ＴＦＴ共にドレイン領域とチャネルが接する部分を低濃度にするには、図６（ｆ）に示すように、Ｐｃｈ型ＴＦＴを形成する領域をレジストマスク６−１０で覆った後、図７あるいは図８に示した工程を行いＮｃｈ型ＴＦＴ領域を形成する。この際、イオン注入する不純物はリンあるいはヒ素等を用いる。次に、レジストマスク６−１０を剥離し、図６（ｇ）に示すように、Ｎｃｈ型ＴＦＴを形成する領域をレジストマスク６−１１で覆った後、図７あるいは図８に示した工程行いＰｃｈ型ＴＦＴ領域を形成する。この際、イオン注入する不純物はボロン等を用いる。また、本発明の実施例では、Ｐｃｈ型ＴＦＴを先に形成した後、Ｎｃｈ型ＴＦＴを形成したが、本発明の製造方法では、Ｐｃｈ，Ｎｃｈどちらを先に形成しても良い。以上の工程より、アクティブ・マトリックス型液晶表示装置の画素部のスイッチング素子を形成するＮｃｈ型ＴＦＴだけでなく、同一基板上に内蔵した周辺駆動回路を形成するＣ−ＭＯＳ型ＴＦＴにもドレイン領域とチャネルが接する部分に低濃度層を形成できる。
　【００２９】
　次に、レジストマスク６−１１を剥離した後、図６（ｈ）に示すように、層間絶縁膜６−１６を堆積する。前記層間絶縁膜材料としては、シリコンの酸化膜あるいは窒化膜等を用いる。成膜方法としては、常圧ＣＶＤ法，減圧ＣＶＤ法あるいはプラズマＣＶＤ法等がある。酸化膜の場合、反応ガスとしてシランガスと酸素を反応させたり、ＴＥＯＳガスを使用する。また、前記のガスにホスフィンを添加することにより、リンがＳｉＯ２に取り込まれて、ＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）膜を成膜できる。一方、窒化膜の場合、反応ガスとしてアンモニアとシランと窒素の混合ガス、あるいはシランと窒素との混合ガスを用いる。
　【００３０】
　次に、前記層間絶縁膜の緻密化と前記ソース領域及びドレイン領域の活性化と結晶性の回復を目的として活性化アニールを行う。アニール方法としては、石英管による炉アニールが一般的である。しかし、ソース・ドレイン領域を十分に活性化し、緻密な層間絶縁膜を形成するには、窒素雰囲気中で８００℃以上の熱アニールを施さなければならず、熱によるソ−ス・ドレイン領域の不純物イオンの拡散が問題である。非酸化性雰囲気中におけるシリコン膜中の拡散係数は、１０００℃程度の温度では、リンがおよそ１０−１３ｃｍ２／ｓｅｃ，ボロンが１０−１４ｃｍ２／ｓｅｃである。ゲート電極下にドレイン領域が拡散してくると、ドレイン近傍は高電界領域となる。この領域に侵入したキャリヤは、大きな加速エネルギーを得、チャネルとドレインの接合部に多数存在する局在準位を介してトンネリングすると考えられ、これがリーク電流として増大する。このようなゲート電極下への不純物拡散を防ぎ、ＴＦＴの特性劣化を抑制するために、図７あるいは図８による製造工程により、ドレイン領域とチャネルが接する部分に低濃度層を形成し、電界緩和を図る必要がある。熱アニールの雰囲気は、窒素だけでなく水素ガス，アルゴンガス，ヘリウムガス，あるいは真空中でも良い。また、熱アニールの変わりに、Ａｒレーザやエキシマレーザによるレーザアニールを用いて局所的に活性化したり、ＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ）アニールにより瞬時に活性化することにより、イオン不純物の横方向の拡散を防ぐことができる。
　【００３１】
　次に、水素化処理を行っても良い。水素化処理の方法としては、水素プラズマ法，水素イオン注入法，あるいはプラズマ窒化膜からの水素の拡散法等の方法がある。水素イオンを導入すると、多結晶シリコンの結晶粒界に多く存在するダングリングボンドやＳｉ／ＳｉＯ２界面に存在する欠陥，あるいはソース・ドレイン領域とチャネル領域との接合部に存在する欠陥を不活性化し、トラップ密度を減少させることができる。しかし、シリコン膜中に取り込まれた水素イオンは、４５０℃以上の熱処理を施すと解離するため、注意が必要である。本発明では、活性化アニールで８００℃以上の熱を施すため、活性化アニール後に水素プラズマにより水素化処理を行った。水素プラズマは、水素ガスに高周波電力（１３．５６ＭＨｚ）を印可し、グロー放電を起こすことにより原子状水素を生成し、多結晶シリコン結晶粒界へ拡散させる方法である。基板温度を１５０℃以上３５０℃以下に設定し、内圧０．５〜１．５Ｔｏｒｒ程度で処理する。
　【００３２】
　次に図６（ｉ）に示すように、前記層間絶縁膜及びゲート酸化膜にフォトリソグラフィ法により、コンタクトホ−ルを形成し、コンタクト電極及び画素電極層を形成する。コンタクト電極材料として、アルミニウムやクロム等の金属材料がある。前記金属をスパッタ法等で成膜した後、フォトリソグラフィ法により、ソース電極及びドレイン電極を形成し、配線する。また、ゲート線やソース線の短絡を防ぐためにアルミニュウムとクロム等で多層配線を形成する冗長配線を行っても良い。また、アクティブ・マトリックス型液晶表示装置はバックライトの光を通して画面を映し出すために、画素電極を構成する透明導電膜が必ず必要となる。画素電極膜としては、透過率の高いＩＴＯ（ＩＮＤＩＵＭ−ＴＩＮ−ＯＸＩＤＥ）膜を一般に使用する。他に、半導体層を形成する多結晶シリコンで画素電極を形成する方法もある。これは、画素電極と半導体層のコンタクトを取る必要がなく大幅なプロセス工程の簡略化が図れる。また、コンタクト電極を画素電極より下層に埋め込み開口率を向上する試みがなされている。コンタクト電極と画素電極の間には、プラズマＴＥＯＳや常圧オゾンＴＥＯＳあるいは、常圧ＣＶＤ，減圧ＣＶＤ，プラズマＣＶＤ，ＬＴＯ装置などを用いて５００℃以下の低温で二番目の層間絶縁膜を成膜するのである。
　【００３３】
　続いて、ＴＦＴ素子を水分等から保護するためにポリイミド層を形成して、アクティブ・マトリックス型液晶表示装置の駆動基板を完成させる。
　【００３４】
　以上の工程により作成したＴＦＴ素子の電気特性を図９に示す。このグラフは、Ｎｃｈ型のＴＦＴを示しており、ドレイン電圧４Ｖ，チャネル長６μｍ，チャネル幅２０μｍである。従来の製造工程ではチャネル領域への不純物拡散により、ドレイン近傍での電界が著しく高くなり、アクティブ・マトリックス型液晶表示装置を作成した場合、消費電流が大きくなる（９−１）。特にゲート電圧が高くなるドレイン近傍で高電界を生じる。これは、固相成長法により作成したＴＦＴでも同様である（９−２）。そこで、図７あるいは図８の工程により、ドレイン領域とチャネルが接する部分をオフセットにした結果、９−３に示すようにＯＦＦ領域でのリーク電流が抑制され、逆方向バイアスを印加した際のリーク電流の跳ね上がりが改善される。ただ、ドレイン領域とチャネルが接する部分に低濃度層あるいは、オフセット層を形成すると、抵抗が大きくなり、キャリヤの伝導が妨げられるためＯＮ電流は劣化する傾向になる。そこで、実施例で示したように多結晶シリコン半導体層を固相成長法等により大粒径化することで、ＯＮ電流ならびに移動度を従来品の５倍以上向上することにより、ＴＦＴをＬＤＤ構造あるいはオフセットゲート構造にしても、従来品（９−１）より高い特性を得る（９−３）。これにより、画素部のＴＦＴだけでなく、周辺駆動回路のＴＦＴにも十分使用できる。更に水素プラズマによる水素化処理を行った結果、図９の９−４に示すように水素化処理前と比較して、ＯＦＦ電流が１桁以上低減し、ＯＮ電流も２倍以上向上することができる。また、電界効果移動度は、従来品が５ｃｍ２／Ｖｓ程度なのに対し、１００ｃｍ２／Ｖｓ以上得られる。
　【００３５】
　【発明の効果】
　以上述べた、本発明による多結晶シリコン半導体層のドレイン領域とチャネル領域が接する部分に低濃度層やあるいはオフセット領域を形成すれば、ＯＦＦ領域のリーク電流が抑制される。これにより、ＬＤＤ構造あるいはオフセットゲート構造を有するＴＦＴを画素のスイッチング素子としてだけでなく周辺駆動回路のＣ−ＭＯＳ型ＴＦＴに用いても極めて消費電流の低いアクティブ・マトリックス型液晶表示装置を作成することができる。更に、ソース・ドレイン間耐圧が、従来構造のＴＦＴでは２０Ｖ程度だったものが、ＬＤＤあるいはオフセットゲート構造にすることで３０Ｖ以上の耐圧が得られ、デバイスの長期信頼性が飛躍的に向上する。
　【００３６】
　また、画素部のスイッチング素子であるＴＦＴは、ＯＦＦ領域でのリーク電流が抑えられ、逆方向電圧に於いてのリーク電流の増大を抑制することで、画素部のコンデンサに蓄積された電荷の保持が十分に行われるため、コントラスト不良などの表示品質不良を抑制することが可能である。
　【００３７】
　また、ＯＦＦ領域でのリーク電流が抑えられることにより、従来のようにＴＦＴをマルチゲート構造にする必要がなく、シングルゲート構造が可能となるため、ＴＦＴ素子サイズの小型化が図れ、画素部の開口率の向上が実現できる。更に、ＴＦＴサイズの小型化により、ＴＦＴのゲート・ドレイン間に生じる寄生容量を減少できるため、映像信号を画素に書き込む際に生じる電圧降下が小さくなる。これにより、ＣＯＭＯＮ電圧のばらつきを抑え、フリッカを抑制しやすくなる。これは、映像信号をソース線に取り込むサンプルホルダーにもあてはまる。あるいは、ＴＦＴ素子を１画素に２個形成することで、冗長構造にすることも可能である。また、水素プラズマ等で水素化処理を行えば、トラップ密度が減少するため、更にＯＦＦ電流が大幅に低減し、ＯＮ電流も向上することから高いＯＮ／ＯＦＦ比を示すＴＦＴ素子を作成できる。更に、固相成長法等により多結晶シリコンを大粒径すれば、十分なＯＮ電流，高移動度を得ることができる。
　【００３８】
　本発明におけるＭＯＳ型ＴＦＴでは、従来品と比較して５倍以上のＯＮ電流が得られることから、このトランジスタ特性であれば、常温で１０ＭＨｚ以上のクロック周波数でも第３図に示す駆動回路を動作させることが可能である。これにより、今後さらに画素数増加に伴い、高速駆動を必要とされる周辺駆動回路を構成するシフトレジスタのＴＦＴとしても十分対応できる。また、従来のように、周辺駆動回路部をレジストマスクで覆って画素部のみをＬＤＤ構造あるいはオフセットゲート構造にする必要がないため、マスクおよび工程の簡略化が図れ、低コストが実現できる。更に、Ｐｃｈ型ＴＦＴとＮｃｈ型ＴＦＴのしきい値制御のマージンが増え、特性の不釣り合いによるアクティブ・マトリックス型液晶表示装置の誤動作を回避できる。
　【００３９】
　また、電界効果移動度も１００ｃｍ２／Ｖｓ以上得られることから、電源電圧を低く設定しても十分アクティブ・マトリックス型液晶表示装置を駆動することが可能となる。
【図面の簡単な説明】
　【図１】
　本発明の実施例を示すＴＦＴ素子の断面図およびアクティブ・マトリックス型液晶表示装置の駆動回路図。
　【図２】
　本発明の実施例を示すアクティブ・マトリックス型液晶表示装置の画素の等価回路図。
　【図３】
　本発明の実施例を示すアクティブ・マトリックス型液晶表示装置の駆動回路であるシフトレジスタの等価回路図。
　【図４】
　本発明の実施例を示すアクティブ・マトリックス型液晶表示装置の駆動回路であるシフトレジスタを構成するＣ−ＭＯＳ型伝送ゲートクロックドインバータの回路図。
　【図５】
　本発明の実施例を示すアクティブ・マトリックス型液晶表示装置に於いて、上記クロックドインバータを動作させるためのクロック信号と、シフトレジスタ遅延信号図。
　【図６】
　本発明の実施例を示すアクティブ・マトリックス型液晶表示装置のＴＦＴ素子の工程断面図。
　【図７】
　本発明の実施例を示すアクティブ・マトリックス型液晶表示装置のＴＦＴ素子の工程断面図である。ただし、ゲート電極形成工程からソース，ドレイン領域の形成工程を示す第１の工程断面図。
　【図８】
　本発明の実施例を示すアクティブ・マトリックス型液晶表示装置のＴＦＴ素子の工程断面図である。ただし、ゲート電極形成工程からソース，ドレイン領域の形成工程を示す第２の工程断面図。
　【図９】
　本発明の効果を示すＴＦＴのゲート電圧−ドレイン電流特性図。
　【図１０】
　従来のアクティブ・マトリックス型液晶表示装置のＴＦＴ素子の製造方法を示す工程断面図。ただし、ソース，ドレイン領域の形成工程から活性化アニール工程までを示している工程断面図。
　【符号の説明】
　１−１　透明絶縁性基板
　１−２　チャネル領域
　１−３　ソース領域
　１−４　ドレイン領域
　１−５　低濃度領域あるいはオフセット領域
　１−６　ゲート酸化膜
　１−７　ゲート電極
　１−８　層間絶縁膜
　１−９　ソース電極
　１−１０　ドレイン電極
　１−１１　ＭＯＳ型ＴＦＴ
　２−１　ＭＯＳ型ＴＦＴ
　２−２　付加容量
　２−３　液晶セル
　３−１　Ｃ−ＭＯＳ型伝送ゲート
　３−２　インバータ
　３−３　インバータ
　３−４　Ｃ−ＭＯＳ型伝送ゲート
　３−５　容量
　３−６　容量
　３−７　クロックドインバータ
　３−８　インバータ
　３−９　クロックドインバータ
　３−１０　帰還用Ｃ−ＭＯＳ型伝送ゲート
　３−１１　帰還用Ｃ−ＭＯＳ型伝送ゲート
　３−１２　帰還用クロックドインバータ
　３−１３　帰還用クロックドインバータ
　４−１　Ｐｃｈ型ＴＦＴ
　４−２　Ｎｃｈ型ＴＦＴ
　４−３　Ｐｃｈ型ＴＦＴ
　４−４　Ｐｃｈ型ＴＦＴ
　４−５　Ｎｃｈ型ＴＦＴ
　４−６　Ｎｃｈ型ＴＦＴ
　４０１　クロック信号
　４０２　反クロック信号
　３０１　スタート信号
　３０２　遅延信号
　３０３　遅延信号
　３０４　遅延信号
　３０５　遅延信号
　６−１　透明絶縁性基板
　６−２　非晶質シリコン膜
　６−３　多結晶シリコン膜
　６−４　Ｎｃｈチャネル領域
　６−５　Ｐｃｈチャネル領域
　６−６　ゲート酸化膜
　６−７　ゲート電極
　６−８　ｎ＋領域
　６−９　ｎ−領域あるいはオフセット領域
　６−１０　レジスト
　６−１１　ドナー不純物（リン等）イオン
　６−１２　ｐ＋領域
　６−１３　ｐ−領域あるいはオフセット領域
　６−１４　レジスト
　６−１５　アクセプター不純物（ボロン等）イオン
　６−１６　層間絶縁膜
　６−１７　ソース電極
　６−１８　ドレイン電極
　７−１　透明絶縁性基板
　７−２　半導体層
　７−３　ゲート酸化膜
　７−４　ゲート電極
　７−５　低濃度ソース領域（低濃度不純物イオンを打ち込まない場合は、オフセット領域）
　７−６　低濃度ドレイン領域（低濃度不純物イオンを打ち込まない場合は、オフセット領域）
　７−７　不純物イオン（低濃度）
　７−８　絶縁膜
　７−９　側壁
　７−１０　ソース領域（高濃度）
　７−１１　ドレイン領域（高濃度）
　７−１２　不純物イオン（高濃度）
　８−１　透明絶縁性基板
　８−２　半導体層
　８−３　ゲート酸化膜
　８−４　ゲート電極
　８−５　レジスト
　８−６　ソース領域（高濃度）
　８−７　ドレイン領域（高濃度）
　８−８　不純物イオン（高濃度）
　８−９　オーバーエッチング後のゲート電極
　８−１０　低濃度ソース領域（低濃度不純物イオンを打ち込まない場合は、オフセット領域）
　８−１１　低濃度ドレイン領域（低濃度不純物イオンを打ち込まない場合は、オフセット領域）
　８−１２　不純物イオン（低濃度）
　９−１　従来品
　９−２　本発明品（固相成長法のみ）
　９−３　本発明品（固相成長法＋オフセットゲート）
　９−４　本発明品（固相成長法＋オフセットゲート＋水素化処理）
　１０−１　透明絶縁性基板
　１０−２　チャネル領域
　１０−３　ゲート酸化膜
　１０−４　ゲート電極
　１０−５　ｐ＋ソース領域
　１０−６　ｐ＋ドレイン領域
　１０−７　ボロン・イオン
　１０−８　ｎ＋ソース領域
　１０−９　ｎ＋ドレイン領域
　１０−１０　レジスト
　１０−１１　リン・イオン
　１０−１２　層間絶縁膜