(57)【要約】  ゲート電極部（１１ａ，１１ｂ）の側面を覆うように第１保護膜（１６ａ，１６ｂ）が形成される。ｎＭＯＳ領域（Ｒ１）において、ゲート電極部（１１ａ）の側面上に位置する第１保護膜（１６ａ）の部分をオフセットスペーサ（２１ａ）とし、これをマスクとしてエクステンション注入領域（２３ａ）が形成された後に洗浄が行われる。第１保護膜（１６ａ，１６ｂ）の表面にはシリコン窒化膜（１５ａ，１５ｂ）が形成されていることで、薬液に対する耐性が向上する。さらに、第１保護膜（１６ａ，１６ｂ）の上に第２保護膜（２０ａ，２０ｂ）がそれぞれ形成される。ｐＭＯＳ領域（Ｒ２）において、ゲート電極部（１１ｂ）の側面上に位置する第１保護膜（１６ｂ）の部分および第２保護膜（２０ｂ）の部分をオフセットスペーサ（２１ｂ）とし、これをマスクとしてエクステンション注入領域（２３ｂ）が形成された後に洗浄が行われる。第２保護膜（２０ａ，２０ｂ）の表面にはシリコン窒化膜（１９ａ，１９ｂ）が形成されていることで、薬液に対する耐性が向上する。
2010140244.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板（１）の主表面における第１領域（Ｒ１）に、所定の誘電率を有する第１誘電体膜（５ａ）上に所定の仕事関数を有する第１金属膜（７ａ）を積層させる態様で第１ゲート電極部（１１ａ）を形成する工程と、
前記半導体基板（１）の前記主表面における第２領域（Ｒ２）に、所定の誘電率を有する第２誘電体膜（５ｂ）上に所定の仕事関数を有する第２金属膜（７ｂ）を積層させる態様で第２ゲート電極部（１１ｂ）を形成する工程と、
前記第１ゲート電極部（１１ａ）の側面および前記第２ゲート電極部（１１ｂ）の側面を覆うように、第１シリコン窒化膜（１５ａ，１５ｂ）を含む第１保護膜（１６ａ，１６ｂ）を形成する工程と、
前記第１保護膜（１６ａ，１６ｂ）のうち、前記第１ゲート電極部（１１ａ）の側面上に位置する前記第１保護膜（１６ａ）の部分を第１オフセットスペーサ（２１ａ）とし、前記第１オフセットスペーサ（２１ａ）をマスクとして第１導電型の不純物を導入することにより、前記第１領域（Ｒ１）に第１エクステンション注入領域（２３ａ）を形成する工程と、
前記第１エクステンション注入領域（２３ａ）を形成した後、前記半導体基板（１）を洗浄する工程と、
シリコン酸化膜（１７ａ，１７ｂ）の上に第２シリコン窒化膜（１９ａ，１９ｂ）を積層させる態様で、前記第１保護膜（１６ａ，１６ｂ）の表面上に第２保護膜（２０ａ，２０ｂ）を形成する工程と、
前記第１保護膜（１６ａ，１６ｂ）および前記第２保護膜（２０ａ，２０ｂ）のうち、前記第２ゲート電極部（１１ｂ）の側面上に位置する前記第１保護膜（１６ｂ）の部分および前記第２保護膜（２０ｂ）の部分を第２オフセットスペーサ（２１ｂ）とし、前記第２オフセットスペーサ（２１ｂ）をマスクとして第２導電型の不純物を導入することにより、前記第２領域（Ｒ２）に第２エクステンション注入領域（２３ｂ）を形成する工程と、
前記第２エクステンション注入領域（２３ｂ）を形成した後、前記半導体基板（１）を洗浄する工程と、
前記第１ゲート電極部（１１ａ）の側面上に、前記第１保護膜（１６ａ）および前記第２保護膜（２０ａ）を介在させて、第１サイドウォールスペーサ（３１ａ）を形成するとともに、前記第２ゲート電極部（１１ｂ）の側面上に、前記第１保護膜（１６ｂ）および前記第２保護膜（２０ｂ）を介在させて、第２サイドウォールスペーサ（３１ｂ）を形成する工程と、
前記第１サイドウォールスペーサ（３１ａ）をマスクとして第１導電型の不純物を導入することにより、前記第１領域（Ｒ１）に第１ソース・ドレイン注入領域（３３ａ）を形成する工程と、
前記第２サイドウォールスペーサ（３１ｂ）をマスクとして第２導電型の不純物を導入することにより、前記第２領域（Ｒ２）に第２ソース・ドレイン注入領域（３３ｂ）を形成する工程と、
所定の熱処理を施すことにより、前記第１エクステンション注入領域（２３ａ）、前記第２エクステンション注入領域（２３ｂ）、前記第１ソース・ドレイン注入領域（３３ａ）および前記第２ソース・ドレイン注入領域（３３ｂ）のそれぞれの前記不純物を熱拡散させて、第１エクステンション領域（２５ａ）、第２エクステンション領域（２５ｂ）、第１ソース・ドレイン領域（３５ａ）および第２ソース・ドレイン領域（３５ｂ）をそれぞれ形成する工程と
を備えた、半導体装置の製造方法。
【請求項２】
前記第１エクステンション注入領域（２３ａ）を形成した後の洗浄では、前記第１エクステンション注入領域（２３ａ）を形成する際のレジストを除去し、所定の薬液にて前記半導体基板（１）を洗浄し、
前記第２エクステンション注入領域（２３ｂ）を形成した後の洗浄では、前記第２エクステンション注入領域（２３ｂ）を形成する際のレジストを除去し、所定の薬液にて前記半導体基板（１）を洗浄する、請求の範囲第１項記載の半導体装置の製造方法。
【請求項３】
前記第１ゲート電極部（１１ａ）および第２ゲート電極部（１１ｂ）を形成した後、前記第１シリコン窒化膜（１５ａ，１５ｂ）を形成する前に、前記第１ゲート電極部（１１ａ）および第２ゲート電極部（１１ｂ）のそれぞれの表面を酸化することにより、前記第１シリコン窒化膜（１５ａ，１５ｂ）に加えて、前記第１保護膜（１６ａ，１６ｂ）として酸化層（１３ａ，１３ｂ）を形成する工程を備えた、請求の範囲第１項記載の半導体装置の製造方法。
【請求項４】
前記第２保護膜（２０ａ，２０ｂ）を形成する工程では、前記シリコン酸化膜（１７ａ，１７ｂ）は、前記第１保護膜（１６ａ，１６ｂ）の前記第１シリコン窒化膜（１５ａ，１５ｂ）の表面を酸化することにより形成される、請求の範囲第１項記載の半導体装置の製造方法。
【請求項５】
前記第２保護膜（２０ａ，２０ｂ）を形成する工程では、前記シリコン酸化膜（１７ａ，１７ｂ）をエッチングストッパとして、前記第２シリコン窒化膜（１９ａ，１９ｂ）にエッチングが施される、請求の範囲第１項記載の半導体装置の製造方法。
【請求項６】
前記第２保護膜（２０ａ，２０ｂ）を形成する工程では、前記第２シリコン窒化膜（１９ａ，１９ｂ）、前記シリコン酸化膜（１７ａ，１７ｂ）および前記第１シリコン窒化膜（１５ａ，１５ｂ）に異方性エッチングを施すことにより、前記第１ゲート電極部（１１ａ）の側面上に位置する前記第１シリコン窒化膜（１５ａ）、前記シリコン酸化膜（１７ａ）および前記第２シリコン窒化膜（１９ａ）の部分を残すとともに、前記第２ゲート電極部（１１ｂ）の側面上に位置する前記第１シリコン窒化膜（１５ｂ）、前記シリコン酸化膜（１７ｂ）および前記第２シリコン窒化膜（１９ｂ）の部分を残して、前記半導体基板（１）の表面を露出させる、請求の範囲第１項記載の半導体装置の製造方法。
【請求項７】
前記第１ゲート電極部（１１ａ）を形成する工程では、前記第１ゲート電極部（１１ａ）として、しきい値電圧の互いに異なる複数の第１ゲート電極部（１１ａＨ，１１ａＭ，１１ａＬ）が形成され、
前記第２ゲート電極部（１１ｂ）を形成する工程では、前記第２ゲート電極部（１１ｂ）として、しきい値電圧の互いに異なる複数の第２ゲート電極部（１１ｂＨ，１１ｂＭ，１１ｂＬ）が形成され、
前記第１エクステンション領域（２５ａ）を形成する工程では、前記しきい値電圧に対応した第１ゲート電極部（１１ａＨ，１１ａＭ，１１ａＬ）ごとに、前記第１導電型の不純物として所定量の不純物が導入され、
前記第２エクステンション領域（２５ｂ）を形成する工程では、前記しきい値電圧に対応した第２ゲート電極部（１１ｂＨ，１１ｂＭ，１１ｂＬ）ごとに、前記第２導電型の不純物として所定量の不純物が導入される、請求の範囲第１項記載の半導体装置の製造方法。
【請求項８】
半導体基板（１）における第１領域（Ｒ１）に、所定の誘電率を有する第１誘電体膜（５ａ）上に所定の仕事関数を有する第１金属膜（７ａ）を積層させる態様で第１ゲート電極部（１１ａ）を形成する工程と、
前記半導体基板（１）における第２領域（Ｒ２）に、所定の誘電率を有する第２誘電体膜（５ｂ）上に所定の仕事関数を有する第２金属膜（７ｂ）を積層させる態様で第２ゲート電極部（１１ｂ）を形成する工程と、
前記第１ゲート電極部（１１ａ）の側面上および前記第２ゲート電極部（１１ｂ）の側面上に、第１シリコン窒化膜（１５ａ，１５ｂ）を含む第１保護膜（１６ａ，１６ｂ）を形成する工程と、
前記第１ゲート電極部（１１ａ）の側面上に位置する前記第１保護膜（１６ａ）を第１オフセットスペーサ（２１ａ）とし、前記第１オフセットスペーサ（２１ａ）をマスクとして第１導電型の不純物を導入することにより、前記第１領域（Ｒ１）に第１エクステンション注入領域（２３ａ）を形成する工程と、
前記第１保護膜（１６ａ，１６ｂ）の上に、第２シリコン窒化膜（１９ａ，１９ｂ）を含む第２保護膜（２０ａ，２０ｂ）を形成する工程と、
前記第２ゲート電極部（１１ｂ）の側面上に位置する前記第１保護膜（１６ｂ）および前記第２保護膜（２０ｂ）を第２オフセットスペーサ（２１ｂ）とし、前記第２オフセットスペーサ（２１ｂ）をマスクとして第２導電型の不純物を導入することにより、前記第２領域（Ｒ２）に第２エクステンション注入領域（２３ｂ）を形成する工程と、
前記第１ゲート電極部（１１ａ）の側面上に、前記第１保護膜（１６ａ）および前記第２保護膜（２０ａ）を介在させて、第１サイドウォールスペーサ（３１ａ）を形成するとともに、前記第２ゲート電極部（１１ｂ）の側面上に、前記第１保護膜（１６ｂ）および前記第２保護膜（２０ｂ）を介在させて、第２サイドウォールスペーサ（３１ｂ）を形成する工程と、
前記第１サイドウォールスペーサ（３１ａ）をマスクとして第１導電型の不純物を導入することにより、前記第１領域（Ｒ１）に第１ソース・ドレイン注入領域（３３ａ）を形成する工程と、
前記第２サイドウォールスペーサ（３１ｂ）をマスクとして第２導電型の不純物を導入することにより、前記第２領域（Ｒ２）に第２ソース・ドレイン注入領域（３３ｂ）を形成する工程と、
所定の熱処理を施すことにより、前記第１エクステンション注入領域（２３ａ）、前記第２エクステンション注入領域（２３ｂ）、前記第１ソース・ドレイン注入領域（３３ａ）および前記第２ソース・ドレイン注入領域（３３ｂ）のそれぞれの前記不純物を熱拡散させて、第１エクステンション領域（２５ａ）、第２エクステンション領域（２５ｂ）、第１ソース・ドレイン領域（３５ａ）および第２ソース・ドレイン領域（３５ｂ）をそれぞれ形成する工程と
を備えた、半導体装置の製造方法。
【請求項９】
半導体基板（１）の主表面における第１領域（Ｒ１）に、第１間隔をもって隔てられるように形成された第１導電型の１対の第１ソース・ドレイン領域（３５ａ）と、
前記１対の第１ソース・ドレイン領域（３５ａ）によって挟まれた前記第１領域（Ｒ１）の部分に、前記第１間隔よりも狭い第２間隔をもって隔てられるように形成された第１導電型の１対の第１エクステンション領域（２５ａ）と、
前記１対の第１エクステンション領域（２５ａ）によって挟まれた前記第１領域（Ｒ１）の部分上に、所定の誘電率を有する第１誘電体膜（５ａ）上に所定の仕事関数を有する第１金属膜（７ａ）を積層させる態様で形成された第１ゲート電極部（１１ａ）と、
前記半導体基板（１）の前記主表面における第２領域（Ｒ２）に、第３間隔をもって隔てられるように形成された第２導電型の１対の第２ソース・ドレイン領域（３５ｂ）と、
前記１対の第２ソース・ドレイン領域（３５ｂ）によって挟まれた前記第２領域（Ｒ２）の部分に、前記第３間隔よりも狭い第４間隔をもって隔てられるように形成された第２導電型の１対の第２エクステンション領域（２５ｂ）と、
前記１対の第２エクステンション領域（２５ｂ）によって挟まれた前記第２領域（Ｒ２）の部分上に、所定の誘電率を有する第２誘電体膜（５ｂ）上に所定の仕事関数を有する第２金属膜（７ｂ）を積層させる態様で形成された第２ゲート電極部（１１ｂ）と、
前記第１ゲート電極部（１１ａ）の側面および前記第２ゲート電極部（１１ｂ）の側面をそれぞれ覆うように形成された、第１シリコン窒化膜（１５ａ，１５ｂ）を含む第１保護膜（１６ａ，１６ｂ）と、
前記第１保護膜（１６ａ，１６ｂ）の表面上に、シリコン酸化膜（１７ａ，１７ｂ）と第２シリコン窒化膜（１９ａ，１９ｂ）を順次積層させる態様で形成された第２保護膜（２０ａ，２０ｂ）と、
前記第１ゲート電極部（１１ａ）の側面上に、前記第１保護膜（１６ａ）および前記第２保護膜（２０ａ）を介在させて形成された第１サイドウォールスペーサ（３１ａ）と、
前記第２ゲート電極部（１１ｂ）の側面上に、前記第１保護膜（１６ｂ）および前記第２保護膜（２０ｂ）を介在させて形成された第２サイドウォールスペーサ（３１ｂ）と
を備え、
前記１対の第１エクステンション領域（２５ａ）のそれぞれは、前記第１ゲート電極部（１１ａ）の側面上に位置する前記第１保護膜（１６ａ）の表面直下の前記半導体基板（１）の位置（Ｅ１）に対して、前記第１ゲート電極部（１１ａ）の側へ熱拡散長に基づく距離を隔てられた所定の位置を第１端部（Ｅ２）として、前記第１ゲート電極部（１１ａ）から遠ざかる方向に延在するように形成され、
前記１対の第２エクステンション領域（２５ｂ）のそれぞれは、前記第２ゲート電極部（１１ｂ）の側面上に位置する前記第２保護膜（２０ｂ）の表面直下の前記半導体基板（１）の位置（Ｅ３）に対して、前記第２ゲート電極部（１１ｂ）の側へ熱拡散長に基づく距離を隔てられた所定の位置を第２端部（Ｅ４）として、前記第２ゲート電極部（１１ｂ）から遠ざかる方向に延在するように形成され、
前記１対の第１ソース・ドレイン領域（３５ａ）のそれぞれは、前記第１ゲート電極部（１１ａ）の側面上に位置する第１サイドウォールスペーサ（３１ａ）の表面直下の前記半導体基板（１）の位置（Ｓ１）に対して、前記第１ゲート電極部（１１ａ）の側へ熱拡散長に基づく距離を隔てられた、前記第１端部（Ｅ２）と前記位置（Ｓ１）との間の所定の位置を第３端部（Ｓ２）として、前記第１ゲート電極部（１１ａ）から遠ざかる方向に延在するように形成され、
前記１対の第２ソース・ドレイン領域（３５ｂ）のそれぞれは、前記第２ゲート電極部（１１ｂ）の側面上に位置する第２サイドウォールスペーサ（３１ｂ）の表面直下の前記半導体基板（１）の位置（Ｓ３）に対して、前記第２ゲート電極部（１１ｂ）の側へ熱拡散長に基づく距離を隔てられた、前記第２端部（Ｅ４）と前記位置（Ｓ３）との間の所定の位置を第４端部（Ｓ４）として、前記第２ゲート電極部（１１ｂ）から遠ざかる方向に延在するように形成された、半導体装置。
【請求項１０】
前記第１保護膜（１６ａ，１６ｂ）は、前記第１シリコン窒化膜（１５ａ，１５ｂ）の下に位置し、前記第１ゲート電極部（１１ａ）および前記第２ゲート電極部（１１ｂ）のそれぞれの表面に形成された酸化層（１３ａ，１３ｂ）を含む、請求の範囲第９項記載の半導体装置。
【請求項１１】
前記第１保護膜（１６ａ，１６ｂ）は、前記半導体基板（１）の表面上において前記第１ゲート電極部（１１ａ）から遠ざかる方向に延在する部分を含む、請求の範囲第９項記載の半導体装置。
【請求項１２】
前記第１電極部から遠ざかる方向に延在する前記第１保護膜（１６ａ，１６ｂ）の部分は、前記第１保護膜（１６ａ，１６ｂ）の上に形成された前記第２保護膜（２０ａ，２０ｂ）の厚さ分である、請求の範囲第１１項記載の半導体装置。
【請求項１３】
前記第１ゲート電極部（１１ａ）は、しきい値電圧の互いに異なる複数の第１ゲート電極部（１１ａＨ，１１ａＭ，１１ａＬ）を含み、
前記第２ゲート電極部（１１ｂ）は、しきい値電圧の互いに異なる複数の第２ゲート電極部（１１ｂＨ，１１ｂＭ，１１ｂＬ）を含む、請求の範囲第９項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、ＣＭＯＳトランジスタを備えた半導体装置と、その製造方法とに関するものである。
【背景技術】
【０００２】
半導体装置として、たとえばロジック回路を備えた半導体装置では、半導体素子としてＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）トランジスタ、すなわち、ｎチャネル型ＭＯＳ（Metal  Oxide  Semiconductor）トランジスタとｐチャネル型ＭＯＳトランジスタとが形成されている。ｎ（ｐ）チャネル型ＭＯＳトランジスタでは、半導体基板の表面から所定の深さにわたりｎ（ｐ）型のソース・ドレイン領域が形成されている。【０００３】
そのｎ（ｐ）型のソース・ドレイン領域では、ゲート電極部とオーバーラップした極浅い接合のエクステンション（Extention）領域が形成される。また、微細なＭＯＳＦＥＴにおいて、ソース領域とドレイン領域との間の漏れ電流を抑制するハロー（Halo）領域が形成される。【０００４】
ここで、その形成方法について簡単に説明する。まず、ｎ（ｐ）チャネル型ＭＯＳトランジスタのゲート電極部となるポリシリコン膜をパターニングした後、そのポリシリコン膜の側面上に、シリコン酸化膜からなる所定の膜厚のオフセットスペーサが形成される。次に、ｐチャネル型ＭＯＳトランジスタが形成される領域（ｐＭＯＳ領域）がレジストで覆われる。【０００５】
次に、その状態で、ｎチャネル型ＭＯＳトランジスタが形成される領域（ｎＭＯＳ領域）に、ゲート電極部となるポリシリコン膜およびオフセットスペーサをマスクとして、ｎ型の不純物イオンを注入することによって、ｎ型のエクステンション注入領域が形成される。また、斜めイオン注入法により、ｐ型の不純物イオンを注入することによって、ｐ型のハロー注入領域が形成される。その後、ｐＭＯＳ領域を覆うレジストが除去されて、半導体基板が所定の薬液（洗浄液）によって洗浄される。【０００６】
次に、ｎＭＯＳ領域がレジストで覆われる。その状態で、ｐＭＯＳ領域に、ゲート電極部となるポリシリコン膜およびオフセットスペーサをマスクとして、ｐ型の不純物イオンを注入することによって、ｐ型のエクステンション注入領域が形成される。また、斜めイオン注入法により、ｎ型の不純物イオンを注入することによって、ｎ型のハロー注入領域が形成される。その後、ｎＭＯＳ領域を覆うレジストが除去されて、半導体基板が所定の薬液によって洗浄される。【０００７】
次に、ｎ（ｐ）チャネル型ＭＯＳトランジスタのゲート電極部となるポリシリコン膜の側面上にオフセットスペーサを介在させて、シリコン酸化膜等からなるサイドウォールスペーサが形成される。次に、ゲート電極部となるポリシリコン膜、オフセットスペーサおよびサイドウォールスペーサをマスクとして、ｎＭＯＳ（ｐＭＯＳ）領域にｎ（ｐ）型の不純物イオンを注入することによって、ｎＭＯＳ（ｐＭＯＳ）領域にｎ（ｐ）型のソース・ドレイン注入領域が形成される。その後、所定の熱処理を施して、ｎ（ｐ）型のエクステンション注入領域およびソース・ドレイン注入領域の不純物イオンを熱拡散させることにより、ｎ（ｐ）型のエクステンション領域およびソース・ドレイン領域がそれぞれ形成される。こうして、ｎ（ｐ）チャネル型ＭＯＳトランジスタの主要部分が形成されることになる。【０００８】
近年、電子機器の高性能化と低消費電力化に対応するために、ＣＭＯＳトランジスタには電流駆動能力を上げることが求められている。電流駆動能力を上げようとすると、ゲート絶縁膜を薄くする必要がある。ゲート絶縁膜として、シリコン酸化膜（ＳｉＯ2）あるいはシリコン酸化窒化膜（ＳｉＯＮ）が適用されているが、このゲート絶縁膜を薄膜化すると、トンネリング現象によってゲートリーク電流が増加してしまうという問題がある。【０００９】
このような問題点を解消するために、ゲート絶縁膜として、ＳｉＯ2膜やＳｉＯＮ膜よりも誘電率の高い絶縁膜（Ｈｉｇｈ−ｋ膜）を適用し、ゲート電極部として、所定の仕事関数の金属材料からなる金属膜を適用したゲート電極部の開発が進められている。典型的には、Ｈｉｇｈ−ｋ膜として、ＨｆＯ2膜、ＨｆＯＮ膜およびＨｆＳｉＯＮ膜等のハフニウム系の酸化膜等が適用され、金属材料としてチタンナイトライド（ＴｉＮ）等が適用されている。【００１０】
このようなＨｉｇｈ−ｋ膜と金属膜を有するゲート電極部を備えたＣＭＯＳトランジスタにおいても、上述したＣＭＯＳトランジスタと同様に、オフセットスペーサが形成されて、エクステンション領域やハロー領域が形成されることになる。なお、エクステンション領域等を備えた半導体装置を開示した文献として、たとえば特許文献１〜６がある。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０００−１１４５２２号公報
【特許文献２】特開２００８−１１７８４８号公報
【特許文献３】特開２００８−６０５３８号公報
【特許文献４】特開２００７−２２０７５５号公報
【特許文献５】特開２００７−６７４２５号公報
【特許文献６】特開２００７−３０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、Ｈｉｇｈ−ｋ膜の上に金属膜を積層させたゲート電極部を備えたＣＭＯＳトランジスタでは、次のような問題点があった。【００１３】
ＣＭＯＳトランジスタでは、まず、ｎ（ｐ）ＭＯＳ領域のゲート電極部の側面上にオフセットスペーサが形成される。そして、ｎチャネル型ＭＯＳトランジスタのエクステンション注入領域等を形成する際には、ｐＭＯＳ領域がレジストによって覆われ、ｎＭＯＳ領域のゲート電極部の側面上に形成されたオフセットスペーサをマスクとして、ｎ型の不純物イオンがｎＭＯＳ領域に導入される。その後、アッシングによりｐＭＯＳ領域を覆うレジストが除去されて、所定の薬液（洗浄液）によって半導体基板の表面が洗浄される。【００１４】
一方、ｐチャネル型ＭＯＳトランジスタのエクステンション注入領域等を形成する際には、ｎＭＯＳ領域がレジストによって覆われ、ｐＭＯＳ領域のゲート電極部の側面上に形成されたオフセットスペーサをマスクとして、ｐ型の不純物イオンがｐＭＯＳ領域に導入される。その後、アッシングによりｎＭＯＳ領域を覆うレジストが除去されて、所定の薬液によって半導体基板の表面が洗浄される。【００１５】
このため、エクステンション注入領域等を形成するためのイオン注入を行った後の洗浄によって、ｎＭＯＳ領域とｐＭＯＳ領域は、ゲート電極部の側面上にオフセットスペーサが露出した状態で所定の薬液に少なくとも２回晒されることになる。また、異なるしきい値電圧を有するＭＯＳトランジスタを複数形成する場合には、それぞれのＭＯＳトランジスタに応じてイオン注入を複数回行うことになるため、薬液に晒される回数がさらに増えてしまう。このとき、シリコン酸化膜からなるオフセットスペーサが薬液によってエッチングされてしまい、オフセットスペーサが薄くなってしまうことがあった。【００１６】
このため、その薄くなったオフセットスペーサから薬液が浸透してゲート電極部の金属膜にまで達し、薬液と金属膜の金属とが反応して、金属膜の一部が消失してしまうことがあった。また、オフセットスペーサが薄くなることで、オフセットスペーサ等をマスクとして注入される不純物イオン（エクステンション注入領域またはハロー注入領域）のプロファイルが変わってしまうことがあった。その結果、所望のＭＯＳトランジスタ特性を得ることができないという問題があった。【００１７】
本発明は上記問題点を解決するためになされたものであり、一つの目的は、薬液耐性に優れたゲート電極部を備えた半導体装置の製造方法を提供することであり、他の目的は、そのような半導体装置を提供することである。
【課題を解決するための手段】
【００１８】
本発明に係る一つの半導体装置の製造方法は、以下の工程を備えている。半導体基板の主表面における第１領域に、所定の誘電率を有する第１誘電体膜上に所定の仕事関数を有する第１金属膜を積層させる態様で第１ゲート電極部を形成する。半導体基板の主表面における第２領域に、所定の誘電率を有する第２誘電体膜上に所定の仕事関数を有する第２金属膜を積層させる態様で第２ゲート電極部を形成する。第１ゲート電極部の側面および第２ゲート電極部の側面を覆うように、第１シリコン窒化膜を含む第１保護膜を形成する。第１保護膜のうち、第１ゲート電極部の側面上に位置する第１保護膜の部分を第１オフセットスペーサとし、その第１オフセットスペーサをマスクとして第１導電型の不純物を導入することにより、第１領域に第１エクステンション注入領域を形成する。第１エクステンション注入領域を形成した後、半導体基板を洗浄する。シリコン酸化膜の上に第２シリコン窒化膜を積層させる態様で、第１保護膜の表面上に第２保護膜を形成する。第１保護膜および第２保護膜のうち、第２ゲート電極部の側面上に位置する第１保護膜の部分および第２保護膜の部分を第２オフセットスペーサとし、第２オフセットスペーサをマスクとして第２導電型の不純物を導入することにより、第２領域に第２エクステンション注入領域を形成する。第２エクステンション注入領域を形成した後、半導体基板を洗浄する。第１ゲート電極部の側面上に、第１保護膜および第２保護膜を介在させて、第１サイドウォールスペーサを形成するとともに、第２ゲート電極部の側面上に、第１保護膜および第２保護膜を介在させて、第２サイドウォールスペーサを形成する。第１サイドウォールスペーサをマスクとして第１導電型の不純物を導入することにより、第１領域に第１ソース・ドレイン注入領域を形成する。第２サイドウォールスペーサをマスクとして第２導電型の不純物を導入することにより、第２領域に第２ソース・ドレイン注入領域を形成する。所定の熱処理を施すことにより、第１エクステンション注入領域、第２エクステンション注入領域、第１ソース・ドレイン注入領域および第２ソース・ドレイン注入領域のそれぞれの不純物を熱拡散させて、第１エクステンション領域、第２エクステンション領域、第１ソース・ドレイン領域および第２ソース・ドレイン領域をそれぞれ形成する。【００１９】
本発明に係る一つの半導体装置は、第１導電型の１対の第１ソース・ドレイン領域と、第１導電型の１対の第１エクステンション領域と、第１ゲート電極部と、第２導電型の１対の第２ソース・ドレイン領域と、第２導電型の１対の第２エクステンション領域と、第２ゲート電極部と、第１保護膜と、第２保護膜と、第１サイドウォールスペーサと、第２サイドウォールスペーサとを備えている。第１導電型の１対の第１ソース・ドレイン領域は、半導体基板の主表面における第１領域に、第１間隔をもって隔てられるように形成されている。第１導電型の１対の第１エクステンション領域は、１対の第１ソース・ドレイン領域によって挟まれた第１領域の部分に、第１間隔よりも狭い第２間隔をもって隔てられるように形成されている。第１ゲート電極部は、１対の第１エクステンション領域によって挟まれた第１領域の部分上に、所定の誘電率を有する第１誘電体膜上に所定の仕事関数を有する第１金属膜を積層させる態様で形成されている。第２導電型の１対の第２ソース・ドレイン領域は、半導体基板の主表面における第２領域に、第３間隔をもって隔てられるように形成されている。第２導電型の１対の第２エクステンション領域は、１対の第２ソース・ドレイン領域によって挟まれた第２領域の部分に、第３間隔よりも狭い第４間隔をもって隔てられるように形成されている。第２ゲート電極部は、１対の第２エクステンション領域によって挟まれた第２領域の部分上に、所定の誘電率を有する第２誘電体膜上に所定の仕事関数を有する第２金属膜を積層させる態様で形成されている。第１保護膜は、第１ゲート電極部の側面および第２ゲート電極部の側面をそれぞれ覆うように形成され、第１シリコン窒化膜を含んでいる。第２保護膜は、第１保護膜の表面上に、シリコン酸化膜と第２シリコン窒化膜を順次積層させる態様で形成されている。第１サイドウォールスペーサは、第１ゲート電極部の側面上に、第１保護膜および第２保護膜を介在させて形成されている。第２サイドウォールスペーサは、第２ゲート電極部の側面上に、第１保護膜および第２保護膜を介在させて形成されている。１対の第１エクステンション領域のそれぞれは、第１ゲート電極部の側面上に位置する第１保護膜の表面直下の半導体基板の位置に対して第１ゲート電極部の側へ熱拡散長に基づく距離を隔てられた所定の位置を第１端部として、第１ゲート電極部から遠ざかる方向に延在するように形成されている。１対の第２エクステンション領域のそれぞれは、第２ゲート電極部の側面上に位置する第２保護膜の表面直下の半導体基板の位置に対して第２ゲート電極部の側へ熱拡散長に基づく距離を隔てられた所定の位置を第２端部として、第２ゲート電極部から遠ざかる方向に延在するように形成されている。１対の第１ソース・ドレイン領域のそれぞれは、第１ゲート電極部の側面上に位置する第１サイドウォールスペーサの表面直下の半導体基板の位置に対して、第１ゲート電極部の側へ熱拡散長に基づく距離を隔てられた、第１端部とその位置との間の所定の位置を第３端部として、第１ゲート電極部から遠ざかる方向に延在するように形成されている。１対の第２ソース・ドレイン領域のそれぞれは、第２ゲート電極部の側面上に位置する第２サイドウォールスペーサの表面直下の半導体基板の位置に対して、第２ゲート電極部の側へ熱拡散長に基づく距離を隔てられた、第２端部とその位置との間の所定の位置を第４端部として、第２ゲート電極部から遠ざかる方向に延在するように形成されている。
【発明の効果】
【００２０】
本発明に係る半導体装置の製造方法によれば、第１領域の第１エクステンション注入領域を形成した後の洗浄では、第１ゲート電極部および第２ゲート電極部は、第１シリコン窒化膜を含む第１保護膜によって保護され、第２領域の第２エクステンション注入領域を形成した後の洗浄では、第１ゲート電極部および第２ゲート電極部は、シリコン酸化膜の上に第２シリコン窒化膜を積層させた第２保護膜によって保護されることになる。【００２１】
本発明に係る半導体装置によれば、第１ゲート電極部および第２ゲート電極部は、第１シリコン窒化膜を含む第１保護膜と、シリコン酸化膜上に第２シリコン窒化膜を積層させた第２保護膜とにより、第１シリコン窒化膜、シリコン酸化膜および第２シリコン窒化膜を積層させた積層膜によって保護されることになる。
【図面の簡単な説明】
【００２２】
【図１】本発明の各実施の形態に係るオフセットスペーサとサイドウォールスペーサとの違いを説明するためのエクステンション注入を示す断面図である。
【図２】本発明の各実施の形態に係るオフセットスペーサとサイドウォールスペーサとの違いを説明するためのソース・ドレイン注入を示す断面図である。
【図３】本発明の各実施の形態に係るオフセットスペーサとサイドウォールスペーサとの違いを説明するための熱処理によるエクステンション注入領域の不純物とソース・ドレイン注入領域の不純物の熱拡散を示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図５】同実施の形態において、図４に示す工程の後に行われる工程を示す断面図である。
【図６】同実施の形態において、図５に示す工程におけるゲート電極部の酸化の様子を示す拡大断面図である。
【図７】同実施の形態において、図５に示す工程の後に行われる工程を示す断面図である。
【図８】同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。
【図１０】同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。
【図１１】同実施の形態において、図１０に示す工程の後に行われる工程を示す断面図である。
【図１２】同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図である。
【図１３】同実施の形態において、図１２に示す工程の後に行われる工程を示す断面図である。
【図１４】同実施の形態において、図１３に示す工程の後に行われる工程を示す断面図である。
【図１５】同実施の形態において、図１４に示す工程の後に行われる工程を示す断面図である。
【図１６】同実施の形態において、図１５に示す工程の後に行われる工程を示す断面図である。
【図１７】同実施の形態において、図１６に示す工程の後に行われる工程を示す断面図である。
【図１８】同実施の形態において、図１７に示す工程の後に行われる工程を示す断面図である。
【図１９】同実施の形態において、図１８に示す工程の後に行われる工程を示す断面図である。
【図２０】同実施の形態において、図１９に示す工程の後に行われる工程を示す断面図である。
【図２１】比較例に係る半導体装置の製造方法一工程を示す断面図である。
【図２２】図２１に示す工程の後に行われる工程を示す断面図である。
【図２３】図２２に示す工程の後に行われる工程を示す断面図である。
【図２４】図２３に示す工程の後に行われる工程を示す断面図である。
【図２５】図２４に示す工程の後に行われる工程を示す断面図である。
【図２６】図２５に示す工程の後に行われる工程を示す断面図である。
【図２７】同実施の形態において、ゲートリーク電流とゲート長との関係を示すグラフである。
【図２８】本発明の実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図２９】同実施の形態において、図２８に示す工程の後に行われる工程を示す断面図である。
【図３０】同実施の形態において、図２９に示す工程の後に行われる工程を示す断面図である。
【図３１】同実施の形態において、図３０に示す工程の後に行われる工程を示す断面図である。
【図３２】同実施の形態において、図３１に示す工程の後に行われる工程を示す断面図である。
【図３３】同実施の形態において、図３２に示す工程の後に行われる工程を示す断面図である。
【図３４】同実施の形態において、図３３に示す工程の後に行われる工程を示す断面図である。
【図３５】同実施の形態において、図３４に示す工程の後に行われる工程を示す断面図である。
【図３６】同実施の形態において、図３５に示す工程の後に行われる工程を示す断面図である。
【図３７】同実施の形態において、図３６に示す工程の後に行われる工程を示す断面図である。
【図３８】本発明の実施の形態３に係る半導体装置の製造方法の一工程を示す断面図である。
【図３９】同実施の形態において、図３８に示す工程の後に行われる工程を示す断面図である。
【図４０】同実施の形態において、図３９に示す工程の後に行われる工程を示す断面図である。
【図４１】同実施の形態において、図４０に示す工程の後に行われる工程を示す断面図である。
【図４２】同実施の形態において、図４１に示す工程の後に行われる工程を示す断面図である。
【図４３】本発明の実施の形態４に係る半導体装置の製造方法の一工程を示す断面図である。
【図４４】同実施の形態において、図４３に示す工程の後に行われる工程を示す断面図である。
【図４５】同実施の形態において、図４４に示す工程の後に行われる工程を示す断面図である。
【図４６】同実施の形態において、図４５に示す工程の後に行われる工程を示す断面図である。
【図４７】同実施の形態において、図４６に示す工程の後に行われる工程を示す断面図である。
【図４８】同実施の形態において、図４７に示す工程の後に行われる工程を示す断面図である。
【図４９】同実施の形態において、図４８に示す工程の後に行われる工程を示す断面図である。
【図５０】同実施の形態において、図４９に示す工程の後に行われる工程を示す断面図である。
【図５１】本発明の実施の形態５に係る半導体装置の製造方法の一工程を示す断面図である。
【図５２】同実施の形態において、図５１に示す工程の後に行われる工程を示す断面図である。
【図５３】同実施の形態において、図５２に示す工程の後に行われる工程を示す断面図である。
【図５４】同実施の形態において、図５３に示す工程の後に行われる工程を示す断面図である。
【図５５】同実施の形態において、図５４に示す工程の後に行われる工程を示す断面図である。
【図５６】同実施の形態において、図５５に示す工程の後に行われる工程を示す断面図である。
【図５７】同実施の形態において、図５６に示す工程の後に行われる工程を示す断面図である。
【図５８】同実施の形態において、図５７に示す工程の後に行われる工程を示す断面図である。
【図５９】同実施の形態において、図５８に示す工程の後に行われる工程を示す断面図である。
【図６０】同実施の形態において、図５９に示す工程の後に行われる工程を示す断面図である。
【図６１】同実施の形態において、図６０に示す工程の後に行われる工程を示す断面図である。
【図６２】同実施の形態において、図６１に示す工程の後に行われる工程を示す断面図である。
【図６３】同実施の形態において、図６２に示す工程の後に行われる工程を示す断面図である。
【図６４】同実施の形態において、図６３に示す工程の後に行われる工程を示す断面図である。
【図６５】同実施の形態において、図６４に示す工程の後に行われる工程を示す断面図である。
【図６６】同実施の形態において、図６５に示す工程の後に行われる工程を示す断面図である。
【図６７】同実施の形態において、図６６に示す工程の後に行われる工程を示す断面図である。
【図６８】同実施の形態において、図６７に示す工程の後に行われる工程を示す断面図である。
【図６９】本発明の各実施の形態において、サイドウォールスペーサの構造を示す第１の断面図である。
【図７０】本発明の各実施の形態において、サイドウォールスペーサの構造を示す第２の断面図である。
【図７１】本発明の各実施の形態において、サイドウォールスペーサの構造を示す第３の断面図である。
【図７２】本発明の各実施の形態において、サイドウォールスペーサの構造を示す第４の断面図である。
【発明を実施するための形態】
【００２３】
本半導体装置は、ＭＯＳトランジスタのゲート電極部の側面上に形成される保護膜の構造に特徴があり、その保護膜はオフセットスペーサとしての機能を有している。そこで、はじめに、そのオフセットスペーサと、ゲート電極部の側面上に一般的に形成されるサイドウォールスペーサとの違いについて説明する。
【００２４】
まず、図１に示すように、オフセットスペーサは、ゲート電極部とともにエクステンション注入領域を形成する際の注入マスクとなる。半導体基板１の主表面におけるｎチャネル型ＭＯＳトランジスタが形成されるｎＭＯＳ領域Ｒ１では、まず、ゲート電極部１１ａの側面上にシリコン窒化膜からなるオフセットスペーサ２１ａが形成される。次に、この状態で、オフセットスペーサ２１ａとゲート電極部１１ａをマスクとして、ｎ型の不純物イオンを注入することにより、エクステンション注入領域２３ａが形成され、また、ｐ型の不純物イオンを斜め注入することにより、ハロー注入領域２４ａが形成される。
【００２５】
一方、半導体基板１の主表面におけるｐチャネル型ＭＯＳトランジスタが形成されるｐＭＯＳ領域Ｒ２では、ゲート電極部１１ｂの側面上にシリコン窒化膜を含む積層膜からなるオフセットスペーサ２１ｂが形成される。次に、この状態で、オフセットスペーサ２１ｂとゲート電極部１１ｂをマスクとして、ｐ型の不純物イオンを注入することにより、エクステンション注入領域２３ｂが形成され、また、ｎ型の不純物イオンを斜め注入することにより、ハロー注入領域２４ｂが形成される。
【００２６】
次に、図２に示すように、サイドウォールスペーサは、ゲート電極部およびオフセットスペーサとともに、ソース・ドレイン注入領域を形成する際の注入マスクとなる。ｎＭＯＳ領域Ｒ１では、ゲート電極部１１ａの側面上にオフセットスペーサ２１ａを介在させてサイドウォールスペーサ３１ａが形成される。次に、この状態で、サイドウォールスペーサ３１ａ、オフセットスペーサ２１ａおよびゲート電極部１１ａをマスクとして、ｎ型の不純物イオンを注入することにより、ソース・ドレイン注入領域３３ａが形成される。
【００２７】
一方、ｐＭＯＳ領域Ｒ２では、ゲート電極部１１ｂの側面上にオフセットスペーサ２１ｂを介在させてサイドウォールスペーサ３１ｂが形成される。次に、この状態で、サイドウォールスペーサ３１ｂ、オフセットスペーサ２１ｂおよびゲート電極部１１ｂをマスクとして、ｐ型の不純物イオンを注入することにより、ソース・ドレイン注入領域３３ｂが形成される。
【００２８】
次に、図３に示すように、所定の熱処理を施すことによって、エクステンション注入領域２３ａ，２３ｂ、ハロー注入領域２４ａ，２４ｂおよびソース・ドレイン注入領域３３ａ，３３ｂの不純物イオンが半導体基板１中を拡散（矢印参照）し、ｎＭＯＳ領域Ｒ１では、エクステンション領域２５ａ、ハロー領域２６ａおよびソース・ドレイン領域３５ａが形成され、ｐＭＯＳ領域Ｒ２では、エクステンション領域２５ｂ、ハロー領域２６ｂおよびソース・ドレイン領域３５ｂが形成されることになる。こうして、ｎＭＯＳ領域Ｒ１ではｎチャネル型ＭＯＳトランジスタＴ１が形成され、ｐＭＯＳ領域Ｒ２ではｐチャネル型ＭＯＳトランジスタＴ２が形成される。
【００２９】
不純物イオンが熱拡散することで、１対の第１エクステンション領域２５ａのそれぞれは、第１ゲート電極部１１ａの側面上に位置するオフセットスペーサ２１ａ（後述する第１保護膜１６ａ）の表面直下の半導体基板１の位置Ｅ１に対して、第１ゲート電極部１１ａの側へ熱拡散長に基づく距離を隔てられた位置を第１端部Ｅ２として、第１ゲート電極部１１ａから遠ざかる方向に延在するように形成されていることになる。
【００３０】
また、１対の第２エクステンション領域２５ｂのそれぞれは、第２ゲート電極部１１ｂの側面上に位置するオフセットスペーサ２１ｂ（後述する第２保護膜２０ｂ）の表面直下の半導体基板１の位置Ｅ３に対して、第２ゲート電極部１１ｂの側へ熱拡散長に基づく距離を隔てられた位置を第２端部Ｅ４として、第２ゲート電極部１１ｂから遠ざかる方向に延在するように形成されている。
【００３１】
さらに、１対の第１ソース・ドレイン領域３５ａのそれぞれは、第１ゲート電極部１１ａの側面上に位置する第１サイドウォールスペーサ３１ａの表面直下の半導体基板１の位置Ｓ１に対して、第１ゲート電極部１１ａの側へ熱拡散長に基づく距離を隔てられた、第１端部Ｅ２と位置Ｓ１との間の所定の位置を第３端部Ｓ２として、第１ゲート電極部１１ａから遠ざかる方向に延在するように形成されている。
【００３２】
そして、１対の第２ソース・ドレイン領域３５ｂのそれぞれは、第２ゲート電極部１１ｂの側面上に位置する第２サイドウォールスペーサ３１ｂの表面直下の半導体基板１の位置Ｓ３に対して、第２ゲート電極部１１ｂの側へ熱拡散長に基づく距離を隔てられた、第２端部Ｅ４と位置Ｓ３との間の所定の位置を第４端部Ｓ４として、第２ゲート電極部１１ｂから遠ざかる方向に延在するように形成されている。
【００３３】
このように、オフセットスペーサ２１ａ，２１ｂはエクステンション注入領域２３ａ，２３ｂ等を形成する際の注入マスクとして機能し、サイドウォールスペーサ３１ａ，３１ｂはソース・ドレイン注入領域３３ａ，３３ｂを形成する際の注入マスクとして機能する。構造的には、オフセットスペーサ２１ａ，２１ｂは、サイドウォールスペーサ３１ａ，３１ｂとゲート電極部１１ａ，１１ｂとの間に位置することになる。また、オフセットスペーサ２１ａ，２１ｂの厚みは数ｎｍ（約２〜６ｎｍ程度）とされ、サイドウォールスペーサ３１ａ，３１ｂの厚みは数１０ｎｍ（約２０〜２５ｎｍ程度）とされる。
【００３４】
後述するように、そのオフセットスペーサとしての機能を有する保護膜として、シリコン窒化膜を含む保護膜を形成することで、薬液に対する耐性が向上して薬液による保護膜のエッチングを抑制することができ、薬液がゲート電極部の金属膜にまで達するのを阻止することができる。また、ｎチャネル型ＭＯＳトランジスタとｐチャネル型ＭＯＳトランジスタとで、オフセットスペーサの厚み（積層数）を変えることで、ｎチャネル型ＭＯＳトランジスタとｐチャネル型ＭＯＳトランジスタのそれぞれの特性に応じたエクステンション領域等を形成することができる。
【００３５】
以下、そのようなオフセットスペーサとしての機能を有する保護膜を備えた半導体装置（ＣＭＯＳトランジスタ）について具体的に説明する。なお、以下で説明する図面では、簡略化のためにハロー領域は図示されていない。
【００３６】
（実施の形態１）
ここでは、ゲート電極部の表面が酸化されて、その酸化されたゲート電極部の側面上にオフセットスペーサとなる保護膜として、シリコン窒化膜を含む保護膜が形成されたＭＯＳトランジスタを備えた半導体装置について説明する。
【００３７】
図４に示すように、半導体基板１におけるｎＭＯＳ領域Ｒ１では、界面層（Inter  Layer）３ａ上に、所定の誘電率を有するＨｉｇｈ−ｋ膜５ａ、所定の仕事関数を有する金属膜７ａおよびポリシリコン膜９ａを積層させる態様で、ｎチャネル型ＭＯＳトランジスタのゲート電極部１１ａが形成される。一方、半導体基板１におけるｐＭＯＳ領域Ｒ２では、界面層３ｂ上に、所定の誘電率を有するＨｉｇｈ−ｋ膜５ｂ、所定の仕事関数を有する金属膜７ｂおよびポリシリコン膜９ｂを積層させる態様で、ｐチャネル型ＭＯＳトランジスタのゲート電極部１１ｂが形成される。
【００３８】
ここで、界面層３ａ，３ｂとしては、たとえば、ＳｉＯあるいはＳｉＯＮ等の膜が用いられ、Ｈｉｇｈ−ｋ膜５ａ，５ｂとしては、たとえば、ＨｆＳｉＯＮ、ＨｆＯＮあるいはＨｆＯ2等のハフニウム系のＨｉｇｈ−ｋ膜が適用される。また、ｎＭＯＳ領域Ｒ１のＨｉｇｈ−ｋ膜５ａの上には、ｎチャネル型ＭＯＳトランジスタのしきい値電圧を調整するために、ＬａＯあるいはＬａ等のキャップ膜（図示せず）が形成される。ｐＭＯＳ領域Ｒ２のＨｉｇｈ−ｋ膜５ｂの上には、ｐチャネル型ＭＯＳトランジスタのしきい値電圧を調整するために、ＡｌＯあるいはＡｌ等のキャップ膜（図示せず）が形成される。
【００３９】
また、金属膜の材料として、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｒ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）等の遷移金属や、チタンナイトライド（ＴｉＮ）等の窒化金属が適用される。ｎチャネル型ＭＯＳトランジスタのしきい値電圧とｐチャネル型ＭＯＳトランジスタのしきい値電圧を調整するために、金属膜７ａと金属膜７ｂとで異なる材料が適用される。
【００４０】
こうして、ゲート電極部１１ａ，１１ｂがパターニングされた後、そのパターニングのマスクとなったレジスト（図示せず）が除去される。このとき、図５に示すように、レジストが酸素プラズマの雰囲気中で除去されることによって、ゲート電極部１１ａ，１１ｂの表面には酸化層１３ａ，１３ｂが形成される。図６に示すように、この酸化層１３ａ，１３ｂには、Ｈｉｇｈ−ｋ膜５ａ，５ｂが酸化されたハフニウム系酸化層１４ａ、金属膜７ａ，７ｂが酸化された金属酸化層１４ｂ（たとえばチタン系酸化層）およびポリシリコン膜９ａ，９ｂが酸化されたシリコン系酸化層１４ｃが含まれる。なお、このハフニウム系酸化層１４ａ、金属酸化層１４ｂおよびシリコン酸化層１４ｃは、空気中の酸素にＨｉｇｈ−ｋ膜５ａ，５ｂ、金属酸化層１４ｂおよびポリシリコン膜９ａ，９ｂが晒されることにより形成される場合もあり得る。
【００４１】
次に、図７に示すように、酸化層１３ａ，１３ｂを覆うように、半導体基板１上に、膜厚約数ｎｍ程度のシリコン窒化膜１５が形成される。こうして、ｎＭＯＳ領域Ｒ１では、酸化層１３ａとシリコン窒化膜１５（１５ａ）とによって、ゲート電極部１１ａを保護する第１保護膜１６ａが形成され、ｐＭＯＳ領域Ｒ２では、酸化層１３ｂとシリコン窒化膜１５（１５ｂ）とによって、ゲート電極部１１ｂを保護する第１保護膜１６ｂが形成される。
【００４２】
次に、図８に示すように、ｎＭＯＳ領域Ｒ１を露出し、ｐＭＯＳ領域Ｒ２を覆う態様でレジストパターン８１が形成される。ｎＭＯＳ領域Ｒ１では、第１保護膜１６ａのうち、ゲート電極部１１ａの側面上に位置する第１保護膜１６ａの部分、すなわち、酸化層１３ａの部分とシリコン窒化膜１５ａの部分がオフセットスペーサ２１ａとなる。
【００４３】
次に、そのオフセットスペーサ２１ａとゲート電極部１１ａをマスクとして、たとえば、ヒ素（Ａｓ）あるいはリン（Ｐ）等のｎ型の不純物イオンを注入（矢印）することにより、半導体基板１の表面から所定の深さにわたりｎ型のエクステンション注入領域２３ａが形成される。また、インジウム（Ｉｎ）、フッ化ボロン（ＢＦ2）あるいはボロン（Ｂ）等のｐ型の不純物イオンを斜め注入することにより、ｐ型のハロー注入領域（図示せず）が形成される。
【００４４】
次に、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン８１が除去される。次に、図９に示すように、レジストパターン８１が除去された半導体基板１が、アンモニア系の薬液等によって洗浄される。このとき、ｎＭＯＳ領域Ｒ１では、第１保護膜１６ａが薬液に晒され、ｐＭＯＳ領域Ｒ２では、第１保護膜１６ｂが薬液に晒されることになる（矢印参照）。
【００４５】
次に、図１０に示すように、酸素プラズマ雰囲気中においてシリコン窒化膜１５ａ，１５ｂの表面を酸化することにより、膜厚約１〜２ｎｍ程度のシリコン酸化膜１７が形成される。次に、図１１に示すように、シリコン酸化膜１７を覆うように、半導体基板１上にシリコン窒化膜１９が形成される。次に、図１２に示すように、シリコン酸化膜１７をエッチングストッパ膜として、シリコン窒化膜１９に異方性エッチングを施すことにより、ゲート電極部１１ａ，１１ｂの側面上に位置するシリコン窒化膜１９を残して、他の部分に位置するシリコン窒化膜１９が除去される。
【００４６】
こうして、ｎＭＯＳ領域Ｒ１では、シリコン酸化膜１７ａとシリコン窒化膜１９ａとによって、第１保護膜１６ａをさらに覆う第２保護膜２０ａが形成され、ｐＭＯＳ領域Ｒ２では、シリコン酸化膜１７ｂとシリコン窒化膜１９ｂとによって、第１保護膜１６ｂをさらに覆う第２保護膜２０ｂが形成される。
【００４７】
次に、図１３に示すように、ｎＭＯＳ領域Ｒ１を覆い、ｐＭＯＳ領域Ｒ２を露出する態様でレジストパターン８２が形成される。ｐＭＯＳ領域Ｒ２では、第１保護膜２０ａおよび第２保護膜２０ｂのうち、ゲート電極部１１ｂの側面上に位置する第１保護膜１６ｂの部分および第２保護膜２０ｂの部分、すなわち、酸化層１３ｂ、シリコン窒化膜１５ｂ、シリコン酸化膜１７ｂおよびシリコン窒化膜１９ｂのそれぞれの部分がオフセットスペーサ２１ｂとなる。
【００４８】
次に、そのオフセットスペーサ２１ｂとゲート電極部１１ｂをマスクとして、たとえば、フッ化ボロン（ＢＦ2）、ボロン（Ｂ）あるいはインジウム（Ｉｎ）等のｐ型の不純物イオンを注入（矢印）することにより、半導体基板１の表面から所定の深さにわたりｐ型のエクステンション注入領域２３ｂが形成される。また、ヒ素（Ａｓ）あるいはリン（Ｐ）等のｎ型の不純物イオンを注入することにより、ハロー注入領域（図示せず）が形成される。
【００４９】
次に、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン８２が除去される。次に、図１４に示すように、レジストパターン８２が除去された半導体基板１が、アンモニア系の薬液等によって洗浄される。このとき、ｎＭＯＳ領域Ｒ１では、第２保護膜２０ａが薬液に晒され、ｐＭＯＳ領域Ｒ２では、第２保護膜２０ｂが薬液に晒されることになる（矢印参照）。このとき、アンモニア系の薬液等により、シリコン窒化膜１９ａ、１９ｂによって覆われていないシリコン酸化膜１７ａ、１７ｂは完全に除去されるか、シリコン窒化膜１９ａ、１９ｂによって覆われている部分に比べて薄くなる。なお、図１４は、シリコン窒化膜１９ａ、１９ｂによって覆われていないシリコン酸化膜１７ａ、１７ｂが完全に除去された場合を示す。
【００５０】
次に、図１５に示すように、ゲート電極部１１ａ，１１ｂを覆うように、半導体基板１上にシリコン酸化膜２７が形成される。次に、そのシリコン酸化膜２７を覆うように、半導体基板１上にシリコン窒化膜２８が形成される。次に、図１６に示すように、ゲート電極部１１ａの側面上にシリコン窒化膜２８ａおよびシリコン酸化膜２７ａを残すとともに、ゲート電極部１１ｂの側面上にシリコン窒化膜２８ｂおよびシリコン酸化膜２７ｂを残す態様で、シリコン窒化膜２８とシリコン酸化膜２７に異方性エッチングを施すことにより、半導体基板１の表面上に位置するシリコン窒化膜２８とシリコン酸化膜２７が除去される。なお、このとき、シリコン窒化膜１５ａ、１５ｂもその一部が除去されるように異方性エッチングを行い、シリコン酸化膜１３ａ、１３ｂをエッチングのストッパーとして残すようにしてもよいが、シリコン酸化膜１３ａ、１３ｂの一部を除去して、ゲート電極部１１ａ，１１ｂとソース・ドレイン領域２３ａ，２３ｂを露出するようにしてもよい。図１６では、シリコン酸化膜１３ａ、１３ｂが残されている状態を示す。
【００５１】
こうして、ｎＭＯＳ領域Ｒ１では、ゲート電極部１１ａの側面上にシリコン窒化膜２８ａとシリコン酸化膜２７ａからなるサイドウォールスペーサ３１ａ（図１７参照）が形成され、ｐＭＯＳ領域Ｒ２では、ゲート電極部１１ｂの側面上にシリコン窒化膜２８ｂとシリコン酸化膜２７ｂからなるサイドウォールスペーサ３１ｂ（図１８参照）が形成されることになる。
【００５２】
次に、図１７に示すように、ｎＭＯＳ領域Ｒ１を露出し、ｐＭＯＳ領域Ｒ２を覆う態様でレジストパターン８３が形成される。次に、サイドウォールスペーサ３１ａ等をマスクとして、たとえば、ヒ素（Ａｓ）あるいはリン（Ｐ）等のｎ型の不純物イオンを注入（矢印）することにより、ｎＭＯＳ領域Ｒ１では、半導体基板１の表面から所定の深さにわたりｎ型のソース・ドレイン注入領域３３ａが形成される。
【００５３】
次に、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン８３が除去される。次に、レジストパターン８３が除去された半導体基板１が、アンモニア系の薬液等によって洗浄される。このとき、シリコン窒化膜１５ａ、１５ｂ等によって覆われていないシリコン酸化膜１３ａ、１３ｂは完全に除去されるか、あるいは、シリコン窒化膜によって覆われている部分に比べて薄くなるが、その後、空気中の酸素に触れた場合には、完全にシリコン酸化膜が除去されている部分では、その部分に酸化膜が再度形成されることになる。なお、次工程の図１８では、再度形成されたシリコン酸化膜を示す。
【００５４】
次に、図１８に示すように、ｎＭＯＳ領域Ｒ１を覆い、ｐＭＯＳ領域Ｒ２を露出する態様でレジストパターン８４が形成される。次に、サイドウォールスペーサ３１ｂ等をマスクとして、たとえば、フッ化ボロン（ＢＦ2）、ボロン（Ｂ）あるいはインジウム（Ｉｎ）等のｐ型の不純物イオンを注入（矢印）することにより、ｐＭＯＳ領域Ｒ２では、半導体基板１の表面から所定の深さにわたりｐ型のソース・ドレイン注入領域３３ｂが形成される。
【００５５】
次に、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン８４が除去される。次に、レジストパターン８４が除去された半導体基板１が、アンモニア系の薬液等によって洗浄される。この場合においても、シリコン窒化膜１５ａ、１５ｂ等によって覆われていないシリコン酸化膜１３ａ、１３ｂは完全に除去されるか、あるいは、シリコン窒化膜によって覆われている部分に比べて薄くなるが、その後、空気中の酸素に触れた場合には、完全にシリコン酸化膜が除去されている部分では、その部分に酸化膜が再度形成されることになる。次工程の図１９では、再度形成されたシリコン酸化膜を示す。
【００５６】
次に、図１９に示すように、所定の熱処理を施して、エクステンション注入領域２３ａ，２３ｂおよびソース・ドレイン注入領域３３ａ，３３ｂに注入された不純物イオンを熱拡散させることによって、ｎＭＯＳ領域Ｒ１では、ハロー領域（図示せず）、エクステンション領域２５ａおよびソース・ドレイン領域３５ａが形成される。一方、ｐＭＯＳ領域Ｒ２では、ハロー領域（図示せず）、エクステンション領域２５ｂおよびソース・ドレイン領域３５ｂが形成される。
【００５７】
その後、サリサイドプロセスにより、ゲート電極部１１ａ，１１ｂにおけるポリシリコン膜９ａ，９ｂの表面とその近傍の領域に金属シリサイド層３７ａ，３７ｂが形成され、ソース・ドレイン領域３５ａ，３５ｂの表面とその近傍の領域に、金属シリサイド層３８ａ，３８ｂが形成される。このとき、金属シリサイド層３７ａ，３７ｂ，３８ａ，３８ｂの材料として、たとえば、ＮｉＳｉやＮｉＰｔＳｉが用いられる。こうして、ＣＭＯＳトランジスタとして、ｎチャネル型ＭＯＳトランジスタＴ１とｐチャネル型ＭＯＳトランジスタＴ２の主要部分が形成されることになる。
【００５８】
次に、上述した半導体装置（製造方法）による作用効果を比較例との関係で説明する。まず、その比較例に係る半導体装置の製造方法を説明する。図２１に示すように、半導体基板１０１におけるｎＭＯＳ領域Ｒ１では、ゲート絶縁膜１０３ａ上に、ポリシリコン膜１０９ａからなるｎチャネル型ＭＯＳトランジスタのゲート電極部１１１ａが形成される。一方、半導体基板１０１におけるｐＭＯＳ領域Ｒ２では、ゲート絶縁膜１０３ｂ上に、ポリシリコン膜１０９ｂからなるｐチャネル型ＭＯＳトランジスタのゲート電極部１１１ｂが形成される。
【００５９】
次に、図２２に示すように、ゲート電極部１１１ａ，１１１ｂを覆うように、半導体基板１０１上にシリコン酸化膜１１３が形成される。次に、図２３に示すように、ゲート電極部１１１ａの側面上にシリコン酸化膜１１３ａを残すとともに、ゲート電極部１１１ｂの側面上にシリコン酸化膜１１３ｂを残す態様で、シリコン酸化膜１１３に異方性エッチングを施すことにより、半導体基板１０１の表面上に位置するシリコン酸化膜１１３が除去される。
【００６０】
次に、図２４に示すように、ｎＭＯＳ領域Ｒ１を露出し、ｐＭＯＳ領域Ｒ２を覆う態様でレジストパターン１８１が形成される。ｎＭＯＳ領域Ｒ１では、ゲート電極部１１１ａの側面上に位置するシリコン酸化膜１１３ａがオフセットスペーサ１２１ａとなる。次に、そのオフセットスペーサ１２１ａとゲート電極部１１１ａをマスクとして、ｎ型の不純物イオンを注入（矢印）することにより、半導体基板１０１の表面から所定の深さにわたりｎ型のエクステンション注入領域１２３ａが形成される。
【００６１】
次に、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン１８１が除去される。次に、レジストパターン１８１が除去された半導体基板１０１が、アンモニア系の薬液等によって洗浄される。
【００６２】
次に、図２５に示すように、ｎＭＯＳ領域Ｒ１を覆い、ｐＭＯＳ領域Ｒ２を露出する態様でレジストパターン１８２が形成される。ｐＭＯＳ領域Ｒ２では、ゲート電極部１１１ｂの側面上に位置するシリコン酸化膜１１３ｂがオフセットスペーサ１２１ｂとなる。次に、そのオフセットスペーサ１２１ｂとゲート電極部１１１ｂをマスクとして、ｐ型の不純物イオンを注入（矢印）することにより、半導体基板１０１の表面から所定の深さにわたりｐ型のエクステンション注入領域１２３ｂが形成される。
【００６３】
次に、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン１８２が除去される。次に、レジストパターン１８２が除去された半導体基板１０１が、アンモニア系の薬液等によって洗浄される。
【００６４】
次に、ゲート電極部１１１ａ，１１１ｂを覆うように、半導体基板１０１上にシリコン酸化膜およびシリコン窒化膜（図示せず）が順次形成される。次に、ゲート電極部１１１ａおよびゲート電極部１１１ｂのそれぞれの側面上にシリコン窒化膜およびシリコン酸化膜を残す態様で、シリコン窒化膜とシリコン酸化膜に異方性エッチングを施すことにより、半導体基板１０１の表面上に位置するシリコン窒化膜とシリコン酸化膜が除去される。
【００６５】
こうして、ｎＭＯＳ領域Ｒ１では、ゲート電極部１１１ａの側面上にシリコン窒化膜１２８ａとシリコン酸化膜１２７ａからなるサイドウォールスペーサ１３１ａが形成され、ｐＭＯＳ領域Ｒ２では、ゲート電極部１１１ｂの側面上にシリコン窒化膜１２８ｂとシリコン酸化膜１２７ｂからなるサイドウォールスペーサ１３１ｂが形成されることになる（図２６参照）。
【００６６】
次に、サイドウォールスペーサ１３１ａ等をマスクとして、ｎＭＯＳ領域Ｒ１にｎ型の不純物イオンを注入することにより、半導体基板１０１の表面から所定の深さにわたり、ｎ型のソース・ドレイン注入領域が形成される。一方、サイドウォールスペーサ１３１ｂ等をマスクとして、ｐＭＯＳ領域Ｒ２にｐ型の不純物イオンを注入することにより、半導体基板１０１の表面から所定の深さにわたり、ｐ型のソース・ドレイン注入領域が形成される。
【００６７】
その後、図２６に示すように、所定の熱処理を施すことにより、エクステンション注入領域およびソース・ドレイン注入領域に注入された不純物イオンが熱拡散することによって、ｎＭＯＳ領域Ｒ１では、エクステンション領域１２５ａおよびソース・ドレイン領域１３５ａが形成され、ｐＭＯＳ領域Ｒ２では、エクステンション領域１２５ｂおよびソース・ドレイン領域１３５ｂが形成される。
【００６８】
その後、ゲート電極部１１１ａ，１１１ｂに金属シリサイド層１３７ａが形成され、ソース・ドレイン領域１３５ａ，１３５ｂに、金属シリサイド層１３８ａ，１３８ｂが形成される。こうして、ｎチャネル型ＭＯＳトランジスタと、ｐチャネル型ＭＯＳトランジスタの主要部分が形成されることになる。
【００６９】
比較例に係る半導体装置では、エクステンション注入領域等を形成する際の注入マスクとなるオフセットスペーサとして、ｎＭＯＳ領域Ｒ１では、ゲート電極部１１１ａの側面上に位置するシリコン酸化膜１１３ａがオフセットスペーサ１２１ａとなる（図２４を参照）。一方、ｐＭＯＳ領域Ｒ２では、ゲート電極部１１１ｂの側面上に位置するシリコン酸化膜１１３ｂがオフセットスペーサ１２１ｂとなる（図２５を参照）。
【００７０】
そして、レジストパターン１８１とレジストパターン１８２をそれぞれ除去した後の薬液による半導体基板の洗浄では、このオフセットスペーサ１２１ａ，１２１ｂが薬液に晒されることになる。このとき、オフセットスペーサ１２１ａ，１２１ｂがシリコン酸化膜１１３ａ，１１３ｂから形成されているため、オフセットスペーサ１２１ａ，１２１ｂが薬液によってエッチングされてしまい、オフセットスペーサ１２１ａ，１２１ｂが薄くなってしまうことがある。
【００７１】
このため、ゲート電極部として、Ｈｉｇｈ−ｋ膜の上に所定の仕事関数を有する金属膜およびポリシリコン膜を積層させる態様のゲート電極部の場合においては、薬液と金属膜の金属とが反応して、金属膜の一部が消失してしまうことがある。
【００７２】
また、オフセットスペーサ１２１ａ，１２１ｂが薄くなることで、オフセットスペーサ１２１ａ，１２１ｂ等をマスクとして注入される不純物イオン（エクステンション注入等）のプロファイルが変わってしまうことがある。これらの結果、比較例に係る半導体装置では、所望のＭＯＳトランジスタ特性を得ることができなくなってしまう。
【００７３】
これに対して、上述した半導体装置によれば、ｎＭＯＳ領域Ｒ１のエクステンション注入領域２３ａが形成された後の洗浄では、第１保護膜１６ａ，１６ｂによってゲート電極部１１ａ，１１ｂが保護され、ｐＭＯＳ領域Ｒ２のエクステンション注入領域２３ｂが形成された後の洗浄では、第２保護膜２０ａ，２０ｂによってゲート電極部１１ａ，１１ｂが保護されることになる。
【００７４】
このことについて説明する。まず、ゲート電極部１１ａ，１１ｂの側面を覆うように第１保護膜１６ａ，１６ｂがそれぞれ形成される（図７参照）。そして、ｎＭＯＳ領域Ｒ１において、ゲート電極部１１ａの側面上に位置する第１保護膜１６ａの部分をオフセットスペーサ２１ａとし、このオフセットスペーサ２１ａをマスクとしてエクステンション注入領域２３ａが形成された後に、アンモニア系の薬液等によって半導体基板１の洗浄（洗浄Ａ）が行われる（図９参照）。
【００７５】
さらに、第１保護膜１６ａ，１６ｂの上に第２保護膜２０ａ，２０ｂがそれぞれ形成される（図１２参照）。そして、ｐＭＯＳ領域Ｒ２において、ゲート電極部１１ｂの側面上に位置する第１保護膜１６ｂの部分および第２保護膜２０ｂの部分をオフセットスペーサ２１ｂとし、このオフセットスペーサ２１ｂをマスクとしてエクステンション注入領域２３ｂが形成された後に、アンモニア系の薬液等によって半導体基板１の洗浄（洗浄Ｂ）が行われる（図１４参照）。
【００７６】
半導体基板の洗浄に用いられる薬液は、酸化膜を除去（エッチング）する作用を有している。上述した半導体装置では、洗浄Ａにおいて薬液に直接晒される第１保護膜１６ａ，１６ｂの表面にはシリコン窒化膜１５ａ，１５ｂが形成されていることで、薬液に対する耐性が向上して第１保護膜１６ａ，１６ｂ（シリコン窒化膜１５ａ，１５ｂ）がエッチングされることはなくなり、第１保護膜１６ａ，１６ｂが薄くなるのを阻止することができる。また、薬液が浸透することによってゲート電極部１１ａ，１１ｂの金属膜７ａ，７ｂが消失するのを未然に防ぐことができる。
【００７７】
さらに、第１保護膜１６ａ，１６ｂが薄くなるのが阻止されることで、ｐＭＯＳ領域Ｒ２では、第１保護膜１６ｂと第２保護膜２０ｂによるオフセットスペーサ２１ｂとして所望の厚みを確保することができ、そのオフセットスペーサ２１ｂをマスクとして、所望の不純物プロファイルを有するエクステンション注入領域２３ｂを形成することができる。
【００７８】
また、洗浄Ｂにおいて薬液に直接晒される第２保護膜２０ａ，２０ｂの表面にはシリコン窒化膜１９ａ，１９ｂが形成されていることで、薬液に対する耐性が向上して第２保護膜２０ａ，２０ｂ（シリコン窒化膜１９ａ，１９ｂ）がエッチングされることはなくなり、第２保護膜２０ａ，２０ｂが薄くなるのを阻止することができる。また、第１保護膜１６ａ，１６ｂとともに、薬液がゲート電極部１１ａ，１１ｂへ向かって浸透するのを阻止することができる。
【００７９】
そして、ゲート電極部１１ａ，１１ｂの側面上に形成される、オフセットスペーサ２１ａ，２１ｂとしての機能を有する第１保護膜１６ａ，１６ｂおよび第２保護膜２０ａ，２０ｂとして、シリコン窒化膜１５ａ，１５ｂ，１７ａ，１７ｂを適用することで、比較例に係る半導体装置のシリコン酸化膜から形成されたオフセットスペーサ１２１ａ，１２１ｂと比べて、ゲートリークを減少させることができる。
【００８０】
ここで、ゲートリーク電流の線形性を示すグラフを図２７に示す。このグラフは、ゲートリーク電流とゲート長との関係を示すもので、線形性が確保されていれば、グラフ（実線）は点線（直線）に沿うことになる。ゲート電極部として、Ｈｉｇｈ−ｋ膜と金属膜を適用したゲート電極部に対して、シリコン酸化膜を比較的高温の気相成長で形成した場合には、グラフに示されるように、ゲート長が短くなるにしたがってゲートリーク電流が減る傾向にあり、線形性を保持することができない。このゲートリーク電流の減少は、シリコン酸化膜を高温の気相成長により形成する際に、ゲート絶縁膜の膜厚が増加してしまうことが原因であると考えられる。
【００８１】
本半導体装置では、シリコン窒化膜１５ａ，１５ｂを含む第１保護膜１６ａ，１６ｂがゲート電極部１１ａ，１１ｂを覆うように形成されることで、ゲートリーク電流を減らすことができることが発明者らによって確認された。その理由の一つとして、シリコン窒化膜が、ゲート絶縁膜（界面層、Ｈｉｇｈ−ｋ膜）中の固定電荷を打ち消す効果があると考えられる。また、他の理由としては、シリコン窒化膜を形成することで、ゲート絶縁膜の膜厚の増加が抑えられることが考えられる。
【００８２】
さらに、上述した半導体装置では、ｎ（ｐ）ＭＯＳ領域Ｒ１、Ｒ２にゲート電極部１１ａ，１１ｂが形成された後に、そのゲート電極部１１ａ，１１ｂのパターニングに使用したレジストパターンを除去する際に、酸素プラズマの雰囲気に晒されることで、ゲート電極部１１ａ，１１ｂの表面には酸化層１３ａ，１３ｂが形成される。これにより、そのレジストパターン除去後の半導体基板の薬液による洗浄によって、ゲート電極部１１ａ，１１ｂのポリシリコン膜９ａ，９ｂ、金属膜７ａ、７ｂ等が薬液に直接晒されて、薬液がポリシリコン膜９ａ，９ｂ、金属膜７ａ、７ｂ等に浸透し、特に、金属膜７ａ、７ｂが溶出するのを阻止することができる。
【００８３】
また、上述した半導体装置では、ｎＭＯＳ領域Ｒ１では、第１保護膜１６ａのうち、ゲート電極部１１ａの側面上に位置する部分がオフセットスペーサ２１ａとされ、ｐＭＯＳ領域Ｒ２では、第１保護膜１６ｂおよび第２保護膜２０ｂのうち、ゲート電極１１ｂの側面上に位置する部分がオフセットスペーサ２１ｂとされる。
【００８４】
これにより、オフセットスペーサ２１ａ，２１ｂとして、ｎＭＯＳ領域Ｒ１とｐＭＯＳ領域Ｒ２とでその厚み（積層数）が変えられることになり、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのそれぞれの特性に対応した所望の不純物プロファイルを有するエクステンション注入領域等を精度よく形成することができる。
【００８５】
また、第１保護膜１６ａ，１６ｂの上にシリコン酸化膜１７およびシリコン窒化膜１９を積層し、そのシリコン窒化膜１９にエッチングを施して第２保護膜２０ａ，２０ｂを形成する際に、シリコン酸化膜１７が露出した時点でシリコン酸化膜１７の信号を検知することができ、これにより、過度のエッチングを抑制することができる。
【００８６】
そして、シリコン窒化膜の過度のエッチングが抑制されることで、半導体基板１の表面には、第１保護膜１６ａ，１６ｂのシリコン窒化膜１５ａ，１５ｂを残すことができる。これにより、ｐＭＯＳ領域Ｒ２にエクステンション注入領域２３ｂを形成する際に、半導体基板１の表面がイオン注入によってダメージを受けるのを抑制することができる。
【００８７】
また、ｎＭＯＳ領域Ｒ１にエクステンション注入領域２３ａを形成する際にも、半導体基板１の表面上に第１保護膜１６ａが形成されていることで、半導体基板１の表面がイオン注入によってダメージを受けるのを抑制することができる。
【００８８】
このように、第１保護膜１６ａ，１６ｂが半導体基板１の表面に残されていることで、第１保護膜１６ａ，１６ｂは、ゲート電極部１１ａ，１１ｂの側面に沿って形成されている部分（部分Ａ）と、その下端部から半導体基板の表面に沿ってゲート電極部１１ａ，１１ｂから遠ざかる方向に延在する部分（部分Ｂ）を含むことになる。また、第２保護膜２０ａ，２０ｂは、第１保護膜１６ａ，１６ｂの部分Ａの上に所定の膜厚をもって形成されていることになる。
【００８９】
また、ｎＭＯＳ領域Ｒ１では、第１保護膜１６ａをオフセットスペーサ２１ａとして注入された１対のエクステンション注入領域２３ａ中の不純物イオンが熱処理によって熱拡散する。これにより、完成した半導体装置では、１対のエクステンション領域２５ａのそれぞれは、ゲート電極部１１ａの側面上に位置する第１保護膜１６ａの表面直下の半導体基板１の位置から、ゲート電極部１１ａの側へ、熱拡散長に基づく所定の距離だけ隔てられた位置を端部（第１端部）として、ゲート電極部１１ａから遠ざかる方向に延在するように形成されることになる。
【００９０】
一方、ｐＭＯＳ領域Ｒ２では、第１保護膜１６ｂおよび第２保護膜２０ｂをオフセットスペーサ２１ｂとして注入された１対のエクステンション注入領域２３ｂ中の不純物イオンが熱処理によって熱拡散する。これにより、完成した半導体装置では、１対のエクステンション領域２５ｂのそれぞれは、ゲート電極部１１ｂの側面上に位置する第２保護膜２０ｂの表面直下の半導体基板１の位置から、ゲート電極部１１ｂの側へ、熱拡散長に基づく所定の距離だけ隔てられた位置を端部（第２端部）として、ゲート電極部１１ｂから遠ざかる方向に延在するように形成されることになる。
【００９１】
さらに、ｎＭＯＳ領域Ｒ１では、サイドウォールスペーサ３１ａをマスクとして注入された１対のソース・ドレイン注入領域３３ａ中の不純物イオンが熱処理によって熱拡散する。これにより、完成した半導体装置では、１対のソース・ドレイン領域３５ａのそれぞれは、ゲート電極部１１ａの側面上に位置するサイドウォールスペーサ３１ａの表面直下の半導体基板１の位置（位置Ａ）から、ゲート電極部１１ａの側へ、熱拡散長に基づく所定の距離だけ隔てられた位置を端部（第３端部）として、ゲート電極部１１ａから遠ざかる方向に延在するように形成されることになる。この第３端部は、位置Ａと第１端部との間に位置する。
【００９２】
一方、ｐＭＯＳ領域Ｒ２では、サイドウォールスペーサ３１ｂをマスクとして注入された１対のソース・ドレイン注入領域３３ｂ中の不純物イオンが熱処理によって熱拡散する。これにより、完成した半導体装置では、１対のソース・ドレイン領域３５ｂのそれぞれは、ゲート電極部１１ｂの側面上に位置するサイドウォールスペーサ３１ｂの表面直下の半導体基板１の位置（位置Ｂ）から、ゲート電極部１１ｂの側へ、熱拡散長に基づく所定の距離だけ隔てられた位置を端部（第４端部）として、ゲート電極部１１ｂから遠ざかる方向に延在するように形成されることになる。この第４端部は、位置Ｂと第２端部との間に位置する。
【００９３】
また、完成した半導体装置として、ゲート電極部１１ａ，１１ｂの側面上には、表面にシリコン窒化膜１５ａ，１５ｂが形成された第１保護膜１６ａ，１６ｂと、シリコン酸化膜１７ａ，１７ｂとシリコン窒化膜１９ａ，１９ｂを積層させた第２保護膜２０ａ，２０ｂが形成されていることで、ゲート電極部１１ａ，１１ｂの側面は、シリコン窒化膜１５ａ，１５ｂ、シリコン酸化膜１７ａ，１７ｂおよびシリコン窒化膜１９ａ，１９ｂを積層した積層膜によって保護されることになる。
【００９４】
（実施の形態２）
ここでは、ゲート電極部の側面上にオフセットスペーサとなる保護膜として、シリコン窒化膜を含む保護膜が形成されたＭＯＳトランジスタを備えた半導体装置について説明する。
【００９５】
図２８に示すように、半導体基板１におけるｎＭＯＳ領域Ｒ１では、界面層３ａ上に、所定の誘電率を有するＨｉｇｈ−ｋ膜５ａ、所定の仕事関数を有する金属膜７ａおよびポリシリコン膜９ａを積層させる態様で、ｎチャネル型ＭＯＳトランジスタのゲート電極部１１ａが形成される。一方、半導体基板１におけるｐＭＯＳ領域Ｒ２では、界面層３ｂ上に、所定の誘電率を有するＨｉｇｈ−ｋ膜５ｂ、所定の仕事関数を有する金属膜７ｂおよびポリシリコン膜９ｂを積層させる態様で、ｐチャネル型ＭＯＳトランジスタのゲート電極部１１ｂが形成される。
【００９６】
次に、図２９に示すように、ゲート電極部１１ａ，１１ｂの側面を覆うように、半導体基板１上に、膜厚約数ｎｍ程度のシリコン窒化膜１５が形成される。こうして、ｎＭＯＳ領域Ｒ１では、シリコン窒化膜１５（１５ａ）によってゲート電極部１１ａを保護する第１保護膜１６ａが形成され、ｐＭＯＳ領域Ｒ２では、シリコン窒化膜１５（１５ｂ）によってゲート電極部１１ｂを保護する第１保護膜１６ｂが形成されることになる。
【００９７】
次に、図３０に示すように、ｎＭＯＳ領域Ｒ１を露出し、ｐＭＯＳ領域Ｒ２を覆う態様でレジストパターン８１が形成される。ｎＭＯＳ領域Ｒ１では、第１保護膜１６ａのうち、ゲート電極部１１ａの側面上に位置する第１保護膜１６ａの部分、すなわち、シリコン窒化膜１５ａの部分がオフセットスペーサ２１ａとなる。
【００９８】
次に、そのオフセットスペーサ２１ａとゲート電極部１１ａをマスクとして、たとえば、ヒ素（Ａｓ）あるいはリン（Ｐ）等のｎ型の不純物イオンを注入（矢印）することにより、半導体基板１の表面から所定の深さにわたりｎ型のエクステンション注入領域２３ａが形成される。また、インジウム（Ｉｎ）、フッ化ボロン（ＢＦ2）あるいはボロン（Ｂ）等のｐ型の不純物イオンを斜め注入することにより、ｐ型のハロー注入領域（図示せず）が形成される。
【００９９】
次に、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン８１が除去される。次に、図３１に示すように、レジストパターン８１が除去された半導体基板１が、アンモニア系の薬液等によって洗浄される。このとき、ｎＭＯＳ領域Ｒ１では、第１保護膜１６ａが薬液に晒され、ｐＭＯＳ領域Ｒ２では、第１保護膜１６ｂが薬液に晒されることになる（矢印参照）。
【０１００】
次に、図３２に示すように、酸素プラズマ雰囲気中においてシリコン窒化膜１５ａ，１５ｂの表面を酸化することにより、膜厚約１〜２ｎｍ程度のシリコン酸化膜１７が形成される。次に、図３３に示すように、シリコン酸化膜１７を覆うように、半導体基板１上にシリコン窒化膜１９が形成される。次に、図３４に示すように、シリコン酸化膜１７をエッチングストッパ膜として、シリコン窒化膜１９に異方性エッチングを施すことにより、ゲート電極部１１ａ，１１ｂの側面上に位置するシリコン窒化膜１９を残して、他の部分に位置するシリコン窒化膜１９が除去される。
【０１０１】
こうして、ｎＭＯＳ領域Ｒ１では、シリコン酸化膜１７ａとシリコン窒化膜１９ａとによって、第１保護膜１６ａをさらに覆う第２保護膜２０ａが形成され、ｐＭＯＳ領域Ｒ２では、シリコン酸化膜１７ｂとシリコン窒化膜１９ｂとによって、第１保護膜１６ｂをさらに覆う第２保護膜２０ｂが形成される。
【０１０２】
次に、図３５に示すように、ｎＭＯＳ領域Ｒ１を覆い、ｐＭＯＳ領域Ｒ２を露出する態様でレジストパターン８２が形成される。ｐＭＯＳ領域Ｒ２では、第１保護膜２０ａおよび第２保護膜２０ｂのうち、ゲート電極部１１ｂの側面上に位置する第１保護膜１６ｂの部分および第２保護膜２０ｂの部分、すなわち、シリコン窒化膜１５ｂ、シリコン酸化膜１７ｂおよびシリコン窒化膜１９ｂの部分がオフセットスペーサ２１ｂとなる。
【０１０３】
次に、そのオフセットスペーサ２１ｂとゲート電極部１１ｂをマスクとして、たとえば、フッ化ボロン（ＢＦ2）、ボロン（Ｂ）あるいはインジウム（Ｉｎ）等のｐ型の不純物イオンを注入（矢印）することにより、半導体基板１の表面から所定の深さにわたりｐ型のエクステンション注入領域２３ｂが形成される。また、ヒ素（Ａｓ）あるいはリン（Ｐ）等のｎ型の不純物イオンを注入することにより、ハロー注入領域（図示せず）が形成される。
【０１０４】
次に、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン８２が除去される。次に、図３６に示すように、レジストパターン８２が除去された半導体基板１が、アンモニア系の薬液等によって洗浄される。このとき、ｎＭＯＳ領域Ｒ１では第１保護膜１６ａと第２保護膜２０ａが薬液に晒され、ｐＭＯＳ領域Ｒ２では第１保護膜１６ｂと第２保護膜２０ｂが薬液に晒されることになる（矢印参照）。
【０１０５】
その後、前述した図１５〜図１９に示す工程と同様の工程を経て、図３７に示すように、ｎＭＯＳ領域Ｒ１では、ハロー領域（図示せず）、エクステンション領域２５ａおよびソース・ドレイン領域３５ａ等が形成されて、ｎチャネル型ＭＯＳトランジスタＴ１の主要部分が形成される。一方、ｐＭＯＳ領域Ｒ２では、ハロー領域（図示せず）、エクステンション領域２５ｂおよびソース・ドレイン領域３５ｂ等が形成されて、ｐチャネル型ＭＯＳトランジスタＴ２の主要部分が形成される。
【０１０６】
上述した半導体装置では、まず、ｎＭＯＳ領域Ｒ１において、ゲート電極部１１ａの側面上に位置する第１保護膜１６ａの部分をオフセットスペーサ２１ａとしてエクステンション注入領域２３ａが形成された後に、アンモニア系の薬液等によって半導体基板１の洗浄（洗浄Ａ）が行われる。さらに、ｐＭＯＳ領域Ｒ２において、ゲート電極部１１ｂの側面上に位置する第１保護膜１６ｂの部分および第２保護膜２０ｂの部分をオフセットスペーサ２１ｂとしてエクステンション注入領域２３ｂが形成された後に、アンモニア系の薬液等によって半導体基板１の洗浄（洗浄Ｂ）が行われる。
【０１０７】
上述した半導体装置では、洗浄Ａにおいて薬液に直接晒される第１保護膜１６ａ，１６ｂとして薬液耐性の高いシリコン窒化膜１５ａ，１５ｂが形成されていることで、第１保護膜１６ａ，１６ｂが薄くなるのを阻止することができる。また、薬液が浸透することによってゲート電極部１１ａ，１１ｂの金属膜７ａ，７ｂが消失するのを未然に防ぐことができる。
【０１０８】
また、洗浄Ｂにおいて薬液に直接晒される第２保護膜２０ａ，２０ｂの表面にも薬液耐性の高いシリコン窒化膜１９ａ，１９ｂが形成されていることで、第２保護膜２０ａ，２０ｂが薄くなるのを阻止することができる。また、第１保護膜１６ａ，１６ｂとともに、薬液がゲート電極部１１ａ，１１ｂへ向かって浸透するのを阻止することができる。
【０１０９】
さらに、第１保護膜１６ａ，１６ｂが薄くなるのが阻止されることで、ｐＭＯＳ領域Ｒ２では、第１保護膜１６ｂと第２保護膜２０ｂによるオフセットスペーサ２１ｂとして所望の厚みを確保することができ、そのオフセットスペーサ２１ｂをマスクとして、所望の不純物プロファイルを有するエクステンション注入領域２３ｂを形成することができる。
【０１１０】
また、前述したように、オフセットスペーサ２１ａ，２１ｂとしての機能を有する第１保護膜１６ａ，１６ｂおよび第２保護膜２０ａ，２０ｂとして、シリコン窒化膜１５ａ，１５ｂ，１７ａ，１７ｂを適用することで、ゲートリークを減少させることができる。
【０１１１】
また、ｎＭＯＳ領域Ｒ１にエクステンション注入領域２３ａを形成する際には、半導体基板１の表面上に第１保護膜１６ａが形成されていることで、半導体基板１の表面がイオン注入によってダメージを受けるのを抑制することができる。
【０１１２】
さらに、第２保護膜２０ａ，２０ｂを形成する際にシリコン窒化膜の過度のエッチングが抑制されることで、半導体基板１の表面には第１保護膜１６ａ，１６ｂのシリコン窒化膜１５ａ，１５ｂが残されて、ｐＭＯＳ領域Ｒ２にエクステンション注入領域２３ｂを形成する際にも、半導体基板１の表面がイオン注入によってダメージを受けるのを抑制することができる。
【０１１３】
このように、第１保護膜１６ａ，１６ｂが半導体基板１の表面に残されていることで、前述した半導体装置と同様に、第１保護膜１６ａ，１６ｂは、ゲート電極部１１ａ，１１ｂの側面に沿って形成されている部分（部分Ａ）と、その下端部から半導体基板の表面に沿ってゲート電極部１１ａ，１１ｂから遠ざかる方向に延在する部分（部分Ｂ）を含むことになる。また、第２保護膜２０ａ，２０ｂは、第１保護膜１６ａ，１６ｂの部分Ａの上に所定の膜厚をもって形成されていることになる。
【０１１４】
そして、熱処理により不純物が熱拡散することで、ｎＭＯＳ領域Ｒ１では、１対のエクステンション領域２５ａのそれぞれは、ゲート電極部１１ａの側面上に位置する第１保護膜１６ａの表面直下の半導体基板１の位置から、ゲート電極部１１ａの側へ、熱拡散長に基づく所定の距離だけ隔てられた位置を端部（第１端部）として、ゲート電極部１１ａから遠ざかる方向に延在するように形成されている。
【０１１５】
一方、ｐＭＯＳ領域Ｒ２では、１対のエクステンション領域２５ｂのそれぞれは、ゲート電極部１１ｂの側面上に位置する第２保護膜２０ｂの表面直下の半導体基板１の位置から、ゲート電極部１１ｂの側へ、熱拡散長に基づく所定の距離だけ隔てられた位置を端部（第２端部）として、ゲート電極部１１ｂから遠ざかる方向に延在するように形成されている。
【０１１６】
さらに、ｎＭＯＳ領域Ｒ１では、１対のソース・ドレイン領域３５ａのそれぞれは、ゲート電極部１１ａの側面上に位置するサイドウォールスペーサ３１ａの表面直下の半導体基板１の位置（位置Ａ）から、ゲート電極部１１ａの側へ、熱拡散長に基づく所定の距離だけ隔てられた位置を端部（第３端部）として、ゲート電極部１１ａから遠ざかる方向に延在するように形成されている。この第３端部は、位置Ａと第１端部との間に位置することになる。
【０１１７】
一方、ｐＭＯＳ領域Ｒ２では、１対のソース・ドレイン領域３５ｂのそれぞれは、ゲート電極部１１ｂの側面上に位置するサイドウォールスペーサ３１ｂの表面直下の半導体基板１の位置（位置Ｂ）から、ゲート電極部１１ｂの側へ、熱拡散長に基づく所定の距離だけ隔てられた位置を端部（第４端部）として、ゲート電極部１１ｂから遠ざかる方向に延在するように形成されている。この第４端部は、位置Ｂと第２端部との間に位置することになる。
【０１１８】
（実施の形態３）
ここでは、ゲート電極部の側面上にオフセットスペーサとなる保護膜として、シリコン窒化膜を含む保護膜が形成された他のＭＯＳトランジスタを備えた半導体装置について説明する。
【０１１９】
まず、図２８〜図３３に示す工程と同様の工程を経て、図３８に示すように、ゲート電極部１１ａ，１１ｂの側面を覆うように、シリコン窒化膜１５ａ，１５ｂからなる第１保護膜１６ａ，１６ｂが形成され、そして、エクステンション注入領域２３ａが形成される。さらに、第１保護膜１６ａ，１６ｂ上に、シリコン酸化膜１７ａ，１７ｂとシリコン窒化膜１９ａ，１９ｂが形成される。
【０１２０】
次に、図３９に示すように、シリコン窒化膜１９、シリコン酸化膜１７およびシリコン窒化膜１５に異方性エッチングを施すことにより、ゲート電極部１１ａ，１１ｂの側面上に位置するシリコン窒化膜１９等の部分を残して、半導体基板１の表面上に位置する、シリコン窒化膜１９、シリコン酸化膜１７およびシリコン窒化膜１５の部分が除去されて、半導体基板１の表面が露出する。
【０１２１】
こうして、ｎＭＯＳ領域Ｒ１では、シリコン酸化膜１７（１７ａ）とシリコン窒化膜１９ａとによって、第１保護膜１６ａをさらに覆う第２保護膜２０ａが形成され、ｐＭＯＳ領域Ｒ２では、シリコン酸化膜１７（１７ｂ）とシリコン窒化膜１９ｂとによって、第１保護膜１６ｂをさらに覆う第２保護膜２０ｂが形成される。
【０１２２】
次に、図４０に示すように、ｎＭＯＳ領域Ｒ１を覆い、ｐＭＯＳ領域Ｒ２を露出する態様でレジストパターン８２が形成される。ｐＭＯＳ領域Ｒ２では、ゲート電極部１１ｂの側面上に位置する第１保護膜１６ｂおよび第２保護膜２０ｂ、すなわち、シリコン窒化膜１５ｂ、シリコン酸化膜１７ｂおよびシリコン窒化膜１９ｂがオフセットスペーサ２１ｂとなる。
【０１２３】
次に、そのオフセットスペーサ２１ｂとゲート電極部１１ｂをマスクとして、たとえば、フッ化ボロン（ＢＦ2）、ボロン（Ｂ）あるいはインジウム（Ｉｎ）等のｐ型の不純物イオンを注入（矢印）することにより、半導体基板１の表面から所定の深さにわたりｐ型のエクステンション注入領域２３ｂが形成される。また、ヒ素（Ａｓ）あるいはリン（Ｐ）等のｎ型の不純物イオンを注入することにより、ハロー注入領域（図示せず）が形成される。
【０１２４】
次に、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン８２が除去される。次に、図４１に示すように、レジストパターン８２が除去された半導体基板１が、アンモニア系の薬液等によって洗浄される。このとき、ｎＭＯＳ領域Ｒ１では第１保護膜１６ａと第２保護膜２０ａが薬液に晒され、ｐＭＯＳ領域Ｒ２では第１保護膜１６ｂと第２保護膜２０ｂが薬液に晒されることになる（矢印参照）。
【０１２５】
その後、前述した図１５〜図１９に示す工程と同様の工程を経て、図４２に示すように、ｎＭＯＳ領域Ｒ１では、ハロー領域（図示せず）、エクステンション領域２５ａおよびソース・ドレイン領域３５ａ等が形成されて、ｎチャネル型ＭＯＳトランジスタＴ１の主要部分が形成される。一方、ｐＭＯＳ領域Ｒ２では、ハロー領域（図示せず）、エクステンション領域２５ｂおよびソース・ドレイン領域３５ｂ等が形成されて、ｐチャネル型ＭＯＳトランジスタＴ２の主要部分が形成される。
【０１２６】
上述した半導体装置では、ｐＭＯＳ領域Ｒ２にエクステンション注入領域２３ｂを形成する際に、半導体基板１の表面が露出していることで、エクステンション注入領域２３ｂとして、半導体基板１の表面の近傍部分に不純物濃度のより高い領域を形成することができる。
【０１２７】
このように、第１保護膜１６ａ，１６ｂが半導体基板１の表面に実質的に残されていないことで、第１保護膜１６ａ，１６ｂとして、ゲート電極部１１ａ，１１ｂの側面に沿って形成されている部分（部分Ａ）の下端部から半導体基板の表面に沿ってゲート電極部１１ａ，１１ｂから遠ざかる方向に延在する部分（部分Ｂ）は、第２保護膜２０ａ，２０ｂの厚みに相当する分だけになる。
【０１２８】
また、上述した半導体装置では、ｎＭＯＳ領域Ｒ１では、第１保護膜１６ａのうち、ゲート電極部１１ａの側面上に位置する部分がオフセットスペーサ２１ａとされ、ｐＭＯＳ領域Ｒ２では、ゲート電極１１ｂの側面上に位置する第１保護膜１６ｂおよび第２保護膜２０ｂがオフセットスペーサ２１ｂとされる。
【０１２９】
これにより、オフセットスペーサ２１ａ，２１ｂとして、ｎＭＯＳ領域Ｒ１とｐＭＯＳ領域Ｒ２とでその厚み（積層数）が変えられることになり、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのそれぞれの特性に対応した所望の不純物プロファイルを有するエクステンション領域等を精度よく形成することができる。
【０１３０】
また、ｎＭＯＳ領域Ｒ１において、ゲート電極部１１ａの側面上に位置する第１保護膜１６ａの部分をオフセットスペーサ２１ａとしてエクステンション注入領域２３ａが形成された後に、アンモニア系の薬液等によって半導体基板１の洗浄（洗浄Ａ）が行われる。さらに、ｐＭＯＳ領域Ｒ２において、ゲート電極部１１ｂの側面上に位置する第１保護膜１６ｂおよび第２保護膜２０ｂをオフセットスペーサ２１ｂとしてエクステンション注入領域２３ｂが形成された後に、アンモニア系の薬液等によって半導体基板１の洗浄（洗浄Ｂ）が行われる。
【０１３１】
上述した半導体装置では、洗浄Ａにおいて薬液に直接晒される第１保護膜１６ａ，１６ｂとして薬液耐性の高いシリコン窒化膜１５ａ，１５ｂが形成されていることで、第１保護膜１６ａ，１６ｂが薄くなるのを阻止することができる。また、薬液が浸透することによってゲート電極部１１ａ，１１ｂの金属膜７ａ，７ｂが消失するのを未然に防ぐことができる。
【０１３２】
また、洗浄Ｂでは、表面に薬液耐性の高いシリコン窒化膜１９ａ，１９ｂが形成された第２保護膜２０ａ，２０ｂが、ゲート電極部１１ａ，１１ｂの側面を覆うように形成されていることで、少なくとも、ゲート電極部１１ａ，１１ｂに対して側方からの薬液の浸透を阻止することができる。
【０１３３】
さらに、第１保護膜１６ａ，１６ｂが薄くなるのが阻止されることで、ｐＭＯＳ領域Ｒ２では、第１保護膜１６ｂと第２保護膜２０ｂによるオフセットスペーサ２１ｂとして所望の厚みを確保することができ、そのオフセットスペーサ２１ｂをマスクとして、所望の不純物プロファイルを有するエクステンション注入領域２３ｂを形成することができる。
【０１３４】
また、前述したように、オフセットスペーサ２１ａ，２１ｂとしての機能を有する第１保護膜１６ａ，１６ｂおよび第２保護膜２０ａ，２０ｂとして、シリコン窒化膜１５ａ，１５ｂ，１７ａ，１７ｂを適用することで、ゲートリークを減少させることができる。
【０１３５】
そして、熱処理により不純物が熱拡散することで、ｎＭＯＳ領域Ｒ１では、１対のエクステンション領域２５ａのそれぞれは、ゲート電極部１１ａの側面上に位置する第１保護膜１６ａの表面直下の半導体基板１の位置から、ゲート電極部１１ａの側へ、熱拡散長に基づく所定の距離だけ隔てられた位置を端部（第１端部）として、ゲート電極部１１ａから遠ざかる方向に延在するように形成されている。
【０１３６】
一方、ｐＭＯＳ領域Ｒ２では、１対のエクステンション領域２５ｂのそれぞれは、ゲート電極部１１ｂの側面上に位置する第２保護膜２０ｂの表面直下の半導体基板１の位置から、ゲート電極部１１ｂの側へ、熱拡散長に基づく所定の距離だけ隔てられた位置を端部（第２端部）として、ゲート電極部１１ｂから遠ざかる方向に延在するように形成されている。
【０１３７】
さらに、ｎＭＯＳ領域Ｒ１では、１対のソース・ドレイン領域３５ａのそれぞれは、ゲート電極部１１ａの側面上に位置するサイドウォールスペーサ３１ａの表面直下の半導体基板１の位置（位置Ａ）から、ゲート電極部１１ａの側へ、熱拡散長に基づく所定の距離だけ隔てられた位置を端部（第３端部）として、ゲート電極部１１ａから遠ざかる方向に延在するように形成されている。この第３端部は、位置Ａと第１端部との間に位置することになる。
【０１３８】
一方、ｐＭＯＳ領域Ｒ２では、１対のソース・ドレイン領域３５ｂのそれぞれは、ゲート電極部１１ｂの側面上に位置するサイドウォールスペーサ３１ｂの表面直下の半導体基板１の位置（位置Ｂ）から、ゲート電極部１１ｂの側へ、熱拡散長に基づく所定の距離だけ隔てられた位置を端部（第４端部）として、ゲート電極部１１ｂから遠ざかる方向に延在するように形成されている。この第４端部は、位置Ｂと第２端部との間に位置することになる。
【０１３９】
（実施の形態４）
ここでは、ゲート電極部の側面上にオフセットスペーサとなる保護膜として、シリコン窒化膜を含む保護膜が形成されたさらに他のＭＯＳトランジスタを備えた半導体装置について説明する。
【０１４０】
まず、図４３に示すように、半導体基板１におけるｎＭＯＳ領域Ｒ１では、界面層３ａ上に、所定の誘電率を有するＨｉｇｈ−ｋ膜５ａ、所定の仕事関数を有する金属膜７ａおよびポリシリコン膜９ａを積層させる態様で、ｎチャネル型ＭＯＳトランジスタのゲート電極部１１ａが形成される。一方、半導体基板１におけるｐＭＯＳ領域Ｒ２では、界面層３ｂ上に、所定の誘電率を有するＨｉｇｈ−ｋ膜５ｂ、所定の仕事関数を有する金属膜７ｂおよびポリシリコン膜９ｂを積層させる態様で、ｐチャネル型ＭＯＳトランジスタのゲート電極部１１ｂが形成される。次に、ゲート電極部１１ａ，１１ｂの側面を覆うように、半導体基板１上に、膜厚約数ｎｍ程度のシリコン窒化膜１５が形成される。
【０１４１】
次に、図４４に示すように、ゲート電極部１１ａ，１１ｂの側面上に位置するシリコン窒化膜１５の部分を残す態様で、シリコン窒化膜１５に異方性エッチングを施すことにより、半導体基板１の表面上に位置するシリコン窒化膜１５の部分が除去されて半導体基板１の表面が露出する。こうして、ｎＭＯＳ領域Ｒ１では、シリコン窒化膜１５ａによってゲート電極部１１ａを保護する第１保護膜１６ａが形成され、ｐＭＯＳ領域Ｒ２では、シリコン窒化膜１５ｂによってゲート電極部１１ｂを保護する第１保護膜１６ｂが形成される。
【０１４２】
次に、ｎＭＯＳ領域Ｒ１を露出し、ｐＭＯＳ領域Ｒ２を覆う態様でレジストパターン８１が形成される。ｎＭＯＳ領域Ｒ１では、ゲート電極部１１ａの側面上に位置する第１保護膜１６ａ、すなわち、シリコン窒化膜１５ａがオフセットスペーサ２１ａとなる。次に、そのオフセットスペーサ２１ａとゲート電極部１１ａをマスクとして、たとえば、ヒ素（Ａｓ）あるいはリン（Ｐ）等のｎ型の不純物イオンを注入（矢印）することにより、半導体基板１の表面から所定の深さにわたりｎ型のエクステンション注入領域２３ａが形成される。また、インジウム（Ｉｎ）、フッ化ボロン（ＢＦ2）あるいはボロン（Ｂ）等のｐ型の不純物イオンを斜め注入することにより、ｐ型のハロー注入領域（図示せず）が形成される。
【０１４３】
次に、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン８１が除去される。次に、図４５に示すように、レジストパターン８１が除去された半導体基板１が、アンモニア系の薬液等によって洗浄される。このとき、ｎＭＯＳ領域Ｒ１では、第１保護膜１６ａが薬液に晒され、ｐＭＯＳ領域Ｒ２では、第１保護膜１６ｂが薬液に晒されることになる（矢印参照）。
【０１４４】
次に、図４６に示すように、シリコン窒化膜１５ａ，１５ｂを覆うように、半導体基板１上にシリコン窒化膜１９が形成される。次に、図４７に示すように、ゲート電極部１１ａ，１１ｂの側面上に位置するシリコン窒化膜１９の部分を残す態様で、シリコン窒化膜１９に異方性エッチングを施すことにより、半導体基板１の表面上に位置するシリコン窒化膜１９の部分が除去されて、半導体基板１の表面が露出する。
【０１４５】
こうして、ｎＭＯＳ領域Ｒ１では、シリコン窒化膜１９ａによって、第１保護膜１６ａをさらに覆う第２保護膜２０ａが形成され、ｐＭＯＳ領域Ｒ２では、シリコン窒化膜１９ｂによって、第１保護膜１６ｂをさらに覆う第２保護膜２０ｂが形成される。
【０１４６】
次に、図４８に示すように、ｎＭＯＳ領域Ｒ１を覆い、ｐＭＯＳ領域Ｒ２を露出する態様でレジストパターン８２が形成される。ｐＭＯＳ領域Ｒ２では、ゲート電極部１１ｂの側面上に位置する第１保護膜１６ｂおよび第２保護膜２０ｂ、すなわち、シリコン窒化膜１５ｂおよびシリコン窒化膜１９ｂがオフセットスペーサ２１ｂとなる。
【０１４７】
次に、そのオフセットスペーサ２１ｂとゲート電極部１１ｂをマスクとして、たとえば、フッ化ボロン（ＢＦ2）、ボロン（Ｂ）あるいはインジウム（Ｉｎ）等のｐ型の不純物イオンを注入（矢印）することにより、半導体基板１の表面から所定の深さにわたりｐ型のエクステンション注入領域２３ｂが形成される。また、ヒ素（Ａｓ）あるいはリン（Ｐ）等のｎ型の不純物イオンを注入することにより、ハロー注入領域（図示せず）が形成される。
【０１４８】
次に、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン８２が除去される。次に、図４９に示すように、レジストパターン８２が除去された半導体基板１が、アンモニア系の薬液等によって洗浄される。このとき、ｎＭＯＳ領域Ｒ１では第１保護膜１６ａと第２保護膜２０ａが薬液に晒され、ｐＭＯＳ領域Ｒ２では第１保護膜１６ｂと第２保護膜２０ｂが薬液に晒されることになる（矢印参照）。
【０１４９】
その後、前述した図１５〜図１９に示す工程と同様の工程を経て、図５０に示すように、ｎＭＯＳ領域Ｒ１では、ハロー領域（図示せず）、エクステンション領域２５ａおよびソース・ドレイン領域３５ａ等が形成されて、ｎチャネル型ＭＯＳトランジスタＴ１の主要部分が形成される。一方、ｐＭＯＳ領域Ｒ２では、ハロー領域（図示せず）、エクステンション領域２５ｂおよびソース・ドレイン領域３５ｂ等が形成されて、ｐチャネル型ＭＯＳトランジスタＴ２の主要部分が形成される。
【０１５０】
上述した半導体装置では、ｎＭＯＳ領域Ｒ１にエクステンション注入領域２３ａを形成する際に、半導体基板１の表面が露出していることで、エクステンション注入領域２３ａとして、半導体基板１の表面の近傍部分に不純物濃度のより高い領域を形成することができる。また、ｐＭＯＳ領域Ｒ２にエクステンション注入領域２３ｂを形成する際にも、半導体基板１の表面が露出していることで、エクステンション注入領域２３ｂとして、半導体基板１の表面の近傍部分に不純物濃度のより高い領域を形成することができる。
【０１５１】
このように、ｎＭＯＳ領域Ｒ１にエクステンション注入領域２３ａを形成する時点で、第１保護膜１６ａ，１６ｂが半導体基板１の表面に実質的に残されていないことで、第１保護膜１６ａ，１６ｂとして、ゲート電極部１１ａ，１１ｂの側面に沿って形成されている部分だけとなる。また、第２保護膜２０ａ，２０ｂも、そのような第１保護膜１６ａ，１６ｂの表面に沿って形成されている部分だけとなる。
【０１５２】
また、上述した半導体装置では、ｎＭＯＳ領域Ｒ１では、第１保護膜１６ａのうち、ゲート電極部１１ａの側面上に位置する部分がオフセットスペーサ２１ａとされ、ｐＭＯＳ領域Ｒ２では、ゲート電極１１ｂの側面上に位置する第１保護膜１６ｂおよび第２保護膜２０ｂがオフセットスペーサ２１ｂとされる。
【０１５３】
これにより、オフセットスペーサ２１ａ，２１ｂとして、ｎＭＯＳ領域Ｒ１とｐＭＯＳ領域Ｒ２とでその厚み（積層数）が変えられることになり、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのそれぞれの特性に対応した所望の不純物プロファイルを有するエクステンション領域等を精度よく形成することができる。
【０１５４】
また、ｎＭＯＳ領域Ｒ１において、ゲート電極部１１ａの側面上に位置する第１保護膜１６ａをオフセットスペーサ２１ａとしてエクステンション注入領域２３ａが形成された後に、アンモニア系の薬液等によって半導体基板１の洗浄（洗浄Ａ）が行われる。さらに、ｐＭＯＳ領域Ｒ２において、ゲート電極部１１ｂの側面上に位置する第１保護膜１６ｂおよび第２保護膜２０ｂをオフセットスペーサ２１ｂとしてエクステンション注入領域２３ｂが形成された後に、アンモニア系の薬液等によって半導体基板１の洗浄（洗浄Ｂ）が行われる。
【０１５５】
上述した半導体装置において、洗浄Ａでは、薬液耐性の高いシリコン窒化膜１５ａ，１５ｂからなる第１保護膜１６ａ，１６ｂが、ゲート電極部１１ａ，１１ｂの側面を覆うように形成されていることで、少なくとも、ゲート電極部１１ａ，１１ｂに対して側方からの薬液の浸透を阻止することができる。また、洗浄Ｂでも、薬液耐性の高いシリコン窒化膜１９ａ，１９ｂが形成された第２保護膜２０ａ，２０ｂが、ゲート電極部１１ａ，１１ｂの側面を覆うように形成されていることで、少なくとも、ゲート電極部１１ａ，１１ｂに対して側方からの薬液の浸透を阻止することができる。
【０１５６】
さらに、第１保護膜１６ａ，１６ｂが薄くなるのが阻止されることで、ｐＭＯＳ領域Ｒ２では、第１保護膜１６ｂと第２保護膜２０ｂによるオフセットスペーサ２１ｂとして所望の厚みを確保することができ、そのオフセットスペーサ２１ｂをマスクとして、所望の不純物プロファイルを有するエクステンション注入領域２３ｂを形成することができる。
【０１５７】
また、前述したように、オフセットスペーサ２１ａ，２１ｂとしての機能を有する第１保護膜１６ａ，１６ｂおよび第２保護膜２０ａ，２０ｂとして、シリコン窒化膜１５ａ，１５ｂ，１７ａ，１７ｂを適用することで、ゲートリークを減少させることができる。
【０１５８】
そして、熱処理により不純物が熱拡散することで、ｎＭＯＳ領域Ｒ１では、１対のエクステンション領域２５ａのそれぞれは、ゲート電極部１１ａの側面上に位置する第１保護膜１６ａの表面直下の半導体基板１の位置から、ゲート電極部１１ａの側へ、熱拡散長に基づく所定の距離だけ隔てられた位置を端部（第１端部）として、ゲート電極部１１ａから遠ざかる方向に延在するように形成されている。
【０１５９】
一方、ｐＭＯＳ領域Ｒ２では、１対のエクステンション領域２５ｂのそれぞれは、ゲート電極部１１ｂの側面上に位置する第２保護膜２０ｂの表面直下の半導体基板１の位置から、ゲート電極部１１ｂの側へ、熱拡散長に基づく所定の距離だけ隔てられた位置を端部（第２端部）として、ゲート電極部１１ｂから遠ざかる方向に延在するように形成されている。
【０１６０】
さらに、ｎＭＯＳ領域Ｒ１では、１対のソース・ドレイン領域３５ａのそれぞれは、ゲート電極部１１ａの側面上に位置するサイドウォールスペーサ３１ａの表面直下の半導体基板１の位置（位置Ａ）から、ゲート電極部１１ａの側へ、熱拡散長に基づく所定の距離だけ隔てられた位置を端部（第３端部）として、ゲート電極部１１ａから遠ざかる方向に延在するように形成されている。この第３端部は、位置Ａと第１端部との間に位置することになる。
【０１６１】
一方、ｐＭＯＳ領域Ｒ２では、１対のソース・ドレイン領域３５ｂのそれぞれは、ゲート電極部１１ｂの側面上に位置するサイドウォールスペーサ３１ｂの表面直下の半導体基板１の位置（位置Ｂ）から、ゲート電極部１１ｂの側へ、熱拡散長に基づく所定の距離だけ隔てられた位置を端部（第４端部）として、ゲート電極部１１ｂから遠ざかる方向に延在するように形成されている。この第４端部は、位置Ｂと第２端部との間に位置することになる。
【０１６２】
（実施の形態５）
ここでは、しきい値電圧の異なる複数のＭＯＳトランジスタを備えた半導体装置について説明する。なお、説明の便宜上、相対的に高いしきい値電圧を、高しきい値電圧（Ｈｖｔ）、相対的に低いしきい値電圧を低しきい値電圧（Ｌｖｔ）、その中間のしきい値電圧を中しきい値電圧（Ｍｖｔ）と称する。また、ＭＯＳトランジスタとして、図２０に示す態様のＭＯＳトランジスタを例に挙げる。
【０１６３】
図５１に示すように、半導体基板１におけるｎＭＯＳ領域Ｒ１では、界面層３ａ上に、所定の誘電率を有するＨｉｇｈ−ｋ膜５ａ、所定の仕事関数を有する金属膜７ａおよびポリシリコン膜９ａを積層させる態様で、ｎチャネル型ＭＯＳトランジスタのゲート電極部として、領域Ｒ１ＨにＨｖｔ対応のゲート電極部１１ａＨが形成され、領域Ｒ１ＭにＭｖｔ対応のゲート電極部１１ａＭが形成され、領域Ｒ１ＬにＬｖｔ対応のゲート電極部１１ａＬが形成される。
【０１６４】
一方、半導体基板１におけるｐＭＯＳ領域Ｒ２では、界面層３ｂ上に、所定の誘電率を有するＨｉｇｈ−ｋ膜５ｂ、所定の仕事関数を有する金属膜７ｂおよびポリシリコン膜９ｂを積層させる態様で、ｐチャネル型ＭＯＳトランジスタのゲート電極部として、領域Ｒ２ＨにＨｖｔ対応のゲート電極部１１ｂＨが形成され、領域Ｒ２ＭにＭｖｔ対応のゲート電極部１１ｂＭが形成され、領域Ｒ２ＬにＬｖｔ対応のゲート電極部１１ｂＬが形成される。
【０１６５】
次に、ゲート電極部１１ａＨ〜１１ａＬ，１１ｂＨ〜１１ｂＬをパターニングするためのマスクとなったレジスト（図示せず）が酸素プラズマの雰囲気中で除去されることによって、ゲート電極部１１ａＨ〜１１ａＬの表面には酸化層１３ａが形成され、ゲート電極部１１ｂＨ〜１１ｂＬの表面には酸化層１３ｂが形成される。
【０１６６】
次に、図５２に示すように、酸化層１３ａ，１３ｂを覆うように、半導体基板１上に、膜厚約数ｎｍ程度のシリコン窒化膜１５が形成される。こうして、ｎＭＯＳ領域Ｒ１では、酸化層１３ａとシリコン窒化膜１５（１５ａ）とによって、ゲート電極部１１ａＨ〜１１ａＬを保護する第１保護膜１６ａが形成され、ｐＭＯＳ領域Ｒ２では、酸化層１３ｂとシリコン窒化膜１５（１５ｂ）とによって、ゲート電極部１１ｂＨ〜１１ｂＬを保護する第１保護膜１６ｂが形成される。
【０１６７】
次に、図５３に示すように、ｎＭＯＳ領域Ｒ１のうち領域Ｒ１Ｈを露出し、他の領域Ｒ１Ｍ、領域Ｒ１ＬおよびｐＭＯＳ領域Ｒ２を覆う態様でレジストパターン９１が形成される。領域Ｒ１Ｈでは、第１保護膜１６ａのうち、ゲート電極部１１ａＨの側面上に位置する第１保護膜１６ａの部分、すなわち、酸化層１３ａとシリコン窒化膜１５ａの部分がオフセットスペーサ２１ａとなる。
【０１６８】
次に、そのオフセットスペーサ２１ａとゲート電極部１１ａＨをマスクとして、たとえば、ヒ素（Ａｓ）あるいはリン（Ｐ）等のｎ型の不純物イオンを注入（矢印）することにより、領域Ｒ１Ｈでは、半導体基板１の表面から所定の深さにわたりｎ型のエクステンション注入領域２３ａＨが形成される。また、インジウム（Ｉｎ）、フッ化ボロン（ＢＦ2）あるいはボロン（Ｂ）等のｐ型の不純物イオンを斜め注入することにより、ｐ型のハロー注入領域（図示せず）が形成される。
【０１６９】
次に、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン９１が除去される。次に、図５４に示すように、レジストパターン９１が除去された半導体基板１が、アンモニア系の薬液等によって洗浄される。このとき、ｎＭＯＳ領域Ｒ１における領域Ｒ１Ｈ、Ｒ１Ｍ、Ｒ１Ｌでは、第１保護膜１６ａが薬液に晒され、ｐＭＯＳ領域Ｒ２の領域Ｒ２Ｈ、Ｒ２Ｍ、Ｒ２Ｌでは、第１保護膜１６ｂが薬液に晒されることになる（矢印参照）。
【０１７０】
次に、図５５に示すように、ｎＭＯＳ領域Ｒ１のうち領域Ｒ１Ｍを露出し、他の領域Ｒ１Ｈ、領域Ｒ１ＬおよびｐＭＯＳ領域Ｒ２を覆う態様でレジストパターン９２が形成される。領域Ｒ１Ｍでは、第１保護膜１６ａのうち、ゲート電極部１１ａＭの側面上に位置する第１保護膜１６ａの部分、すなわち、酸化層１３ａとシリコン窒化膜１５ａの部分がオフセットスペーサ２１ａとなる。
【０１７１】
次に、そのオフセットスペーサ２１ａとゲート電極部１１ａＭをマスクとして、たとえば、ヒ素（Ａｓ）あるいはリン（Ｐ）等のｎ型の不純物イオンを注入（矢印）することにより、領域Ｒ１Ｍでは、半導体基板１の表面から所定の深さにわたりｎ型のエクステンション注入領域２３ａＭが形成される。また、インジウム（Ｉｎ）、フッ化ボロン（ＢＦ2）あるいはボロン（Ｂ）等のｐ型の不純物イオンを斜め注入することにより、ｐ型のハロー注入領域（図示せず）が形成される。
【０１７２】
次に、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン９２が除去される。次に、図５６に示すように、レジストパターン９２が除去された半導体基板１が、アンモニア系の薬液等によって洗浄される。このとき、ｎＭＯＳ領域Ｒ１における領域Ｒ１Ｈ、Ｒ１Ｍ、Ｒ１Ｌでは、第１保護膜１６ａが薬液に晒され、ｐＭＯＳ領域Ｒ２の領域Ｒ２Ｈ、Ｒ２Ｍ、Ｒ２Ｌでは、第１保護膜１６ｂが薬液に晒されることになる（矢印参照）。
【０１７３】
次に、図５７に示すように、ｎＭＯＳ領域Ｒ１のうち領域Ｒ１Ｌを露出し、他の領域Ｒ１Ｈ、領域Ｒ１ＭおよびｐＭＯＳ領域Ｒ２を覆う態様でレジストパターン９３が形成される。領域Ｒ１Ｌでは、第１保護膜１６ａのうち、ゲート電極部１１ａＭの側面上に位置する第１保護膜１６ａの部分、すなわち、酸化層１３ａとシリコン窒化膜１５ａの部分がオフセットスペーサ２１ａとなる。
【０１７４】
次に、そのオフセットスペーサ２１ａとゲート電極部１１ａＬをマスクとして、たとえば、ヒ素（Ａｓ）あるいはリン（Ｐ）等のｎ型の不純物イオンを注入（矢印）することにより、領域Ｒ１Ｌでは、半導体基板１の表面から所定の深さにわたりｎ型のエクステンション注入領域２３ａＬが形成される。また、インジウム（Ｉｎ）、フッ化ボロン（ＢＦ2）あるいはボロン（Ｂ）等のｐ型の不純物イオンを斜め注入することにより、ｐ型のハロー注入領域（図示せず）が形成される。
【０１７５】
次に、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン９３が除去される。次に、図５８に示すように、レジストパターン９３が除去された半導体基板１が、アンモニア系の薬液等によって洗浄される。このとき、ｎＭＯＳ領域Ｒ１における領域Ｒ１Ｈ、Ｒ１Ｍ、Ｒ１Ｌでは、第１保護膜１６ａが薬液に晒され、ｐＭＯＳ領域Ｒ２の領域Ｒ２Ｈ、Ｒ２Ｍ、Ｒ２Ｌでは、第１保護膜１６ｂが薬液に晒されることになる（矢印参照）。
【０１７６】
次に、図５９に示すように、酸素プラズマ雰囲気中においてシリコン窒化膜１５ａ，１５ｂの表面を酸化することにより、膜厚約１〜２ｎｍ程度のシリコン酸化膜１７が形成される。このシリコン酸化膜１７は、レジストパターンを除去する際のアッシング処理により、シリコン窒化膜１５ａ、１５ｂ上に形成してもよい。次に、図６０に示すように、シリコン酸化膜１７を覆うように、半導体基板１上にシリコン窒化膜１９が形成される。次に、図６１に示すように、シリコン酸化膜１７をエッチングストッパ膜として、シリコン窒化膜１９に異方性エッチングを施すことにより、ゲート電極部１１ａ，１１ｂの側面上に位置するシリコン窒化膜１９ａ，１９ｂを残して、他の部分に位置するシリコン窒化膜１９が除去される。
【０１７７】
こうして、ｎＭＯＳ領域Ｒ１では、シリコン酸化膜１７（１７ａ）とシリコン窒化膜１９ａとによって、第１保護膜１６ａをさらに覆う第２保護膜２０ａが形成され、ｐＭＯＳ領域Ｒ２では、シリコン酸化膜１７（１７ｂ）とシリコン窒化膜１９ｂとによって、第１保護膜１６ｂをさらに覆う第２保護膜２０ｂが形成される。
【０１７８】
次に、図６２に示すように、ｐＭＯＳ領域Ｒ２のうち領域Ｒ２Ｈを露出し、他の領域Ｒ２Ｍ、領域Ｒ２ＬおよびｎＭＯＳ領域Ｒ１を覆う態様でレジストパターン９４が形成される。領域Ｒ２Ｈでは、第１保護膜２０ａおよび第２保護膜２０ｂのうち、ゲート電極部１１ｂＨの側面上に位置する第１保護膜１６ｂの部分および第２保護膜２０ｂの部分、すなわち、酸化層１３ｂ、シリコン窒化膜１５ｂ、シリコン酸化膜１７ｂおよびシリコン窒化膜１９ｂの部分がオフセットスペーサ２１ｂとなる。
【０１７９】
次に、そのオフセットスペーサ２１ｂとゲート電極部１１ｂＨをマスクとして、たとえば、フッ化ボロン（ＢＦ2）、ボロン（Ｂ）あるいはインジウム（Ｉｎ）等のｐ型の不純物イオンを注入（矢印）することにより、半導体基板１の表面から所定の深さにわたりｐ型のエクステンション注入領域２３ｂＨが形成される。また、ヒ素（Ａｓ）あるいはリン（Ｐ）等のｎ型の不純物イオンを注入することにより、ハロー注入領域（図示せず）が形成される。
【０１８０】
次に、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン９４が除去される。次に、図６３に示すように、レジストパターン９４が除去された半導体基板１が、アンモニア系の薬液等によって洗浄される。このとき、ｎＭＯＳ領域Ｒ１における領域Ｒ１Ｈ、Ｒ１Ｍ、Ｒ１Ｌでは、第２保護膜２０ａが薬液に晒され、ｐＭＯＳ領域Ｒ２の領域Ｒ２Ｈ、Ｒ２Ｍ、Ｒ２Ｌでは、第２保護膜２０ｂが薬液に晒されることになる（矢印参照）。このとき、アンモニア系の薬液等により、シリコン窒化膜１９ａ、１９ｂによって覆われていないシリコン酸化膜１７ａ、１７ｂは完全に除去されるか、シリコン窒化膜１９ａ、１９ｂによって覆われている部分に比べて薄くなる。なお、図６３は、シリコン窒化膜１９ａ、１９ｂによって覆われていないシリコン酸化膜１７ａ、１７ｂが完全に除去された場合を示す。
【０１８１】
次に、図６４に示すように、ｐＭＯＳ領域Ｒ２のうち領域Ｒ２Ｍを露出し、他の領域Ｒ２Ｈ、領域Ｒ２ＬおよびｎＭＯＳ領域Ｒ１を覆う態様でレジストパターン９５が形成される。領域Ｒ２Ｍでは、第１保護膜２０ａおよび第２保護膜２０ｂのうち、ゲート電極部１１ｂＭの側面上に位置する第１保護膜１６ｂの部分および第２保護膜２０ｂの部分、すなわち、酸化層１３ｂ、シリコン窒化膜１５ｂ、シリコン酸化膜１７ｂおよびシリコン窒化膜１９ｂの部分がオフセットスペーサ２１ｂとなる。
【０１８２】
次に、そのオフセットスペーサ２１ｂとゲート電極部１１ｂＭをマスクとして、たとえば、フッ化ボロン（ＢＦ2）、ボロン（Ｂ）あるいはインジウム（Ｉｎ）等のｐ型の不純物イオンを注入（矢印）することにより、半導体基板１の表面から所定の深さにわたりｐ型のエクステンション注入領域２３ｂＭが形成される。また、ヒ素（Ａｓ）あるいはリン（Ｐ）等のｎ型の不純物イオンを注入することにより、ハロー注入領域（図示せず）が形成される。
【０１８３】
次に、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン９５が除去される。次に、図６５に示すように、レジストパターン９５が除去された半導体基板１が、アンモニア系の薬液等によって洗浄される。このとき、ｎＭＯＳ領域Ｒ１における領域Ｒ１Ｈ、Ｒ１Ｍ、Ｒ１Ｌでは、第２保護膜２０ａが薬液に晒され、、ｐＭＯＳ領域Ｒ２の領域Ｒ２Ｈ、Ｒ２Ｍ、Ｒ２Ｌでは、第２保護膜２０ｂが薬液に晒されることになる（矢印参照）。
【０１８４】
次に、図６６に示すように、ｐＭＯＳ領域Ｒ２のうち領域Ｒ２Ｌを露出し、他の領域Ｒ２Ｈ、領域Ｒ２ＭおよびｎＭＯＳ領域Ｒ１を覆う態様でレジストパターン９６が形成される。領域Ｒ２Ｌでは、第１保護膜２０ａおよび第２保護膜２０ｂのうち、ゲート電極部１１ｂＬの側面上に位置する第１保護膜１６ｂの部分および第２保護膜２０ｂの部分、すなわち、酸化層１３ｂ、シリコン窒化膜１５ｂ、シリコン酸化膜１７ｂおよびシリコン窒化膜１９ｂの部分がオフセットスペーサ２１ｂとなる。
【０１８５】
次に、そのオフセットスペーサ２１ｂとゲート電極部１１ｂＬをマスクとして、たとえば、フッ化ボロン（ＢＦ2）、ボロン（Ｂ）あるいはインジウム（Ｉｎ）等のｐ型の不純物イオンを注入（矢印）することにより、半導体基板１の表面から所定の深さにわたりｐ型のエクステンション注入領域２３ｂＬが形成される。また、ヒ素（Ａｓ）あるいはリン（Ｐ）等のｎ型の不純物イオンを注入することにより、ハロー注入領域（図示せず）が形成される。
【０１８６】
次に、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン９６が除去される。次に、図６７に示すように、レジストパターン９６が除去された半導体基板１が、アンモニア系の薬液等によって洗浄される。このとき、ｎＭＯＳ領域Ｒ１における領域Ｒ１Ｈ、Ｒ１Ｍ、Ｒ１Ｌでは、第２保護膜２０ａが薬液に晒され、、ｐＭＯＳ領域Ｒ２の領域Ｒ２Ｈ、Ｒ２Ｍ、Ｒ２Ｌでは、第２保護膜２０ｂが薬液に晒されることになる（矢印参照）。
【０１８７】
次に、前述した図１５および図１６に示す工程と同様の工程を経てサイドウォールスペーサ（図示せず）が形成される。その後、図１７〜図１９に示す工程と同様の処理を、領域Ｒ１Ｈ〜Ｒ１Ｌ、Ｒ２Ｈ〜Ｒ２Ｌごとに施すことにより、領域Ｒ１Ｈ〜Ｒ１Ｌ、Ｒ２Ｈ〜Ｒ２Ｌのそれぞれに、ソース・ドレイン注入領域（図示せず）が形成される。次に、図１９に示す工程と同様に、所定の熱処理を施すことにより、エクステンション注入領域２３ａＨ〜２３ａＬ，２３ｂＨ〜２３ｂＬおよびソース・ドレイン注入領域に注入された不純物イオンを熱拡散させる。
【０１８８】
これにより、図６８に示すように、ｎＭＯＳ領域Ｒ１では、ハロー領域（図示せず）、エクステンション領域２５ａＨ〜２５ａＬおよびソース・ドレイン領域３５ａＨ〜３５ａＬ等が形成されて、ｎチャネル型ＭＯＳトランジスタとして、Ｈｖｔ対応のＭＯＳトランジスタＴ１Ｈ、Ｍｖｔ対応のＭＯＳトランジスタＴ１ＭおよびＬｖｔ対応のＭＯＳトランジスタＴ１Ｌのそれぞれの主要部分が形成される。
【０１８９】
一方、ｐＭＯＳ領域Ｒ２では、ハロー領域（図示せず）、エクステンション領域２５ｂＨ〜２５ｂＬおよびソース・ドレイン領域３５ｂＨ〜３５ｂＬ等が形成されて、ｐチャネル型ＭＯＳトランジスタとして、Ｈｖｔ対応のＭＯＳトランジスタＴ２Ｈ、Ｍｖｔ対応のＭＯＳトランジスタＴ２ＭおよびＬｖｔ対応のＭＯＳトランジスタＴ２Ｌのそれぞれの主要部分が形成される。
【０１９０】
上述した半導体装置では、特に、しきい値電圧に対応したエクステンション注入領域２３ａＨ〜２３ａＬ，２３ｂＨ〜２３ｂＬが、対応する領域Ｒ１Ｈ〜Ｒ１Ｌ、Ｒ２Ｈ〜Ｒ２Ｌに形成されるたびに半導体基板１が洗浄される。すなわち、ｎＭＯＳ領域Ｒ１（領域Ｒ１Ｈ〜Ｒ１Ｌ）にエクステンション領域２３ａＨ〜２３ａＬを形成する際に、半導体基板１には３回の洗浄（洗浄Ａ）が行われることになる。一方、ｐＭＯＳ領域Ｒ２（領域Ｒ２Ｈ〜Ｒ２Ｌ）にエクステンション領域２３ｂＨ〜２３ｂＬを形成する際にも、半導体基板１には３回の洗浄（洗浄Ｂ）が行われることになる。
【０１９１】
上述した半導体装置では、洗浄Ａにおいて薬液に直接晒される第１保護膜１６ａ，１６ｂの表面に薬液耐性の高いシリコン窒化膜１５ａ，１５ｂが形成されていることで、複数回の洗浄を行った場合でも、第１保護膜１６ａ，１６ｂが薄くなるのを阻止することができる。また、薬液が浸透することによってゲート電極部１１ａＨ〜１１ａＬ、１１ｂＨ〜１１ｂＬの金属膜７ａ，７ｂが消失するのを未然に防ぐことができる。
【０１９２】
また、洗浄Ｂにおいて薬液に直接晒される第２保護膜２０ａ，２０ｂの表面にも薬液耐性の高いシリコン窒化膜１９ａ，１９ｂが形成されていることで、複数回の洗浄を行った場合でも、第２保護膜２０ａ，２０ｂが薄くなるのを阻止することができる。また、第１保護膜１６ａ，１６ｂとともに、薬液がゲート電極部１１ａＨ〜１１ａＬ、１１ｂＨ〜１１ｂＬへ向かって浸透するのを阻止することができる。
【０１９３】
さらに、第１保護膜１６ａ，１６ｂが薄くなるのが阻止されることで、ｐＭＯＳ領域Ｒ２（領域Ｒ２Ｈ〜Ｒ２Ｌ）では、第１保護膜１６ｂと第２保護膜２０ｂによるオフセットスペーサ２１ｂとして所望の厚みを確保することができ、そのオフセットスペーサ２１ｂをマスクとして、所望の不純物プロファイルを有するエクステンション注入領域２３ｂＨ〜２３ｂＬを形成することができる。
【０１９４】
この他、上述した半導体装置では、前述したように、オフセットスペーサ２１ａ，２１ｂとしての機能を有する第１保護膜１６ａ，１６ｂおよび第２保護膜２０ａ，２０ｂとして、シリコン窒化膜１５ａ，１５ｂ，１７ａ，１７ｂを適用することで、ゲートリークを減少させることができる。
【０１９５】
そして、熱処理により不純物が熱拡散することで、ｎＭＯＳ領域Ｒ１では、１対のエクステンション領域２５ａＨ〜２５ａＬのそれぞれは、対応するゲート電極部１１ａＨ〜１１ａＬの側面上に位置する第１保護膜１６ａの表面直下の半導体基板１の位置から、ゲート電極部１１ａの側へ、熱拡散長に基づく所定の距離だけ隔てられた位置を端部（第１端部）として、ゲート電極部１１ａＨ〜１１ａＬから遠ざかる方向に延在するように形成されている。
【０１９６】
一方、ｐＭＯＳ領域Ｒ２では、１対のエクステンション領域２５ｂＨ〜２５ｂＬのそれぞれは、対応するゲート電極部１１ｂＨ〜１１ｂＬの側面上に位置する第２保護膜２０ｂの表面直下の半導体基板１の位置から、ゲート電極部１１ｂの側へ、熱拡散長に基づく所定の距離だけ隔てられた位置を端部（第２端部）として、ゲート電極部１１ｂＨ〜１１ｂＬから遠ざかる方向に延在するように形成されている。
【０１９７】
さらに、ｎＭＯＳ領域Ｒ１では、１対のソース・ドレイン領域３５ａＨ〜３５ａＬのそれぞれは、対応するゲート電極部１１ａＨ〜１１ａＬの側面上に位置するサイドウォールスペーサ３１ａの表面直下の半導体基板１の位置（位置Ａ）から、ゲート電極部１１ａＨ〜１１ａＬの側へ、熱拡散長に基づく所定の距離だけ隔てられた位置を端部（第３端部）として、ゲート電極部１１ａＨ〜１１ａＬから遠ざかる方向に延在するように形成されている。この第３端部は、位置Ａと第１端部との間に位置することになる。
【０１９８】
一方、ｐＭＯＳ領域Ｒ２では、１対のソース・ドレイン領域３５ｂＨ〜３５ｂＬのそれぞれは、対応するゲート電極部１１ｂＨ〜１１ｂＬの側面上に位置するサイドウォールスペーサ３１ｂの表面直下の半導体基板１の位置（位置Ｂ）から、ゲート電極部１１ｂＨ〜１１ｂＬの側へ、熱拡散長に基づく所定の距離だけ隔てられた位置を端部（第４端部）として、ゲート電極部１１ｂＨ〜１１ｂＬから遠ざかる方向に延在するように形成されている。この第４端部は、位置Ｂと第２端部との間に位置することになる。
【０１９９】
なお、上述した半導体装置では、ＭＯＳトランジスタのしきい値電圧として、互いに異なる３種類のしきい値電圧を例に挙げて説明した。ＭＯＳトランジスタのしきい値電圧としては、３種類に限られず、２種類でも４種類以上の異なるしきい値電圧でもよい。しきい値電圧の種類が増えれば、それに対応して半導体基板を洗浄する回数も増えることになり、第１保護膜と第２保護膜による薬液耐性を発揮することができる。また、ＭＯＳトランジスタとして、図２０に示される態様のＭＯＳトランジスタを例に挙げたが、他の実施の形態に係るＭＯＳトランジスタでもよい。
【０２００】
また、上述した各実施の形態における半導体装置（ＭＯＳトランジスタ）では、サイドウォールスペーサとして、図６９に示すように、シリコン酸化膜２７ａ，２７ｂの上にシリコン窒化膜２８ａ，２８ｂを積層させたサイドウォールスペーサ３１ａ，３１ｂを例に挙げて説明した。サイドウォールスペーサとしては、これに限られず、シリコン窒化膜の上にシリコン酸化膜を積層させたサイドウォールスペーサでもよく、また、図７０に示すように、シリコン窒化膜２９ａ，２９ｂあるいはシリコン酸化膜からなる単層のサイドウォールスペーサ４１ａ，４１ｂでもよい。
【０２０１】
さらに、サイドウォールスペーサとして、図７１に示すように、シリコン酸化膜２７ａ，２７ｂの上にシリコン窒化膜２８ａ，２８ｂを介在させてシリコン酸化膜３０ａ，３０ｂを積層させた態様、あるいは、シリコン窒化膜の上にシリコン酸化膜を介在させてシリコン窒化膜を積層させた態様のサイドウォールスペーサ４２ａ，４２ｂでもよく、また、そのようなサイドウォールスペーサ４２ａ，４２ｂから、上層の２層を除去した態様の、図７２に示すようなシリコン酸化膜２７ａ，２７ｂまたはシリコン窒化膜からなるサイドウォールスペーサ４３ａ，４３ｂでもよい。
【０２０２】
また、エクステンション注入領域等を形成した後の半導体基板の洗浄に使用する薬液として、薬液としてアンモニア系の薬液を例に挙げて説明した。薬液としては、この他に、アンモニアと過酸化水素水とを混合させた薬液（ＡＰＭ：Ammonium  hydroxide-hydrogen  Peroxide-water  Mixture）、硫酸と過酸化水素水とを混合させた薬液（ＳＰＭ：Sulfuric  acid  Hydrogen  Peroxide  Mixture）、あるいは、硫酸系の薬液等も適用することが可能である。
【産業上の利用可能性】
【０２０３】
本発明は、Ｈｉｇｈ−ｋ膜の上に金属膜を積層させたゲート電極部を含むＣＭＯＳトランジスタを備えた半導体装置に有効に利用される。
【符号の説明】
【０２０４】
１  半導体基板、Ｒ１  ｎＭＯＳ領域、Ｒ１Ｈ  領域、Ｒ１Ｍ  領域、Ｒ１Ｌ  領域、Ｒ２  ｐＭＯＳ領域、Ｒ２Ｈ  領域、Ｒ２Ｍ  領域、Ｒ２Ｌ  領域、３ａ，３ｂ  界面層、５ａ，５ｂ  Ｈｉｇｈ−ｋ膜、７ａ，７ｂ  金属膜、９ａ，９ｂ  ポリシリコン膜、１１ａ  ゲート電極部、１１ａＨ  ゲート電極部、１１ａＭ  ゲート電極部、１１ａＬ  ゲート電極部、１１ｂ  ゲート電極部、１１ｂＨ  ゲート電極部、１１ｂＭ  ゲート電極部、１１ｂＬ  ゲート電極部、１３ａ，１３ｂ  酸化層、１４ａ  ハフニウム系酸化層、１４ｂ  チタン系酸化層、１４ｃ  シリコン系酸化層、１５  シリコン窒化膜、１５ａ，１５ｂ  シリコン窒化膜、１６ａ，１６ｂ  第１保護膜、１７  シリコン酸化膜、１７ａ，１７ｂ  シリコン酸化膜、１９  シリコン窒化膜、１９ａ，１９ｂ  シリコン窒化膜、２０ａ，２０ｂ  第２保護膜、２１ａ  オフセットスペーサ、２１ｂ  オフセットスペーサ、２３ａ  エクステンション注入領域、２３ｂ  エクステンション注入領域、２３ａＨ  エクステンション注入領域、２３ａＭ  エクステンション注入領域、２３ａＬ  エクステンション注入領域、２３ｂＨ  エクステンション注入領域、２３ｂＭ  エクステンション注入領域、２３ｂＬ  エクステンション注入領域、２４ａ  ハロー注入領域、２４ｂ  ハロー注入領域、２５ａ  エクステンション領域、２５ｂ  エクステンション領域、２５ａＨ  エクステンション領域、２５ａＭ  エクステンション領域、２５ａＬ  エクステンション領域、２５ｂＨ  エクステンション領域、２５ｂＭ  エクステンション領域、２５ｂＬ  エクステンション領域、２６ａ  ハロー領域、２６ｂ  ハロー領域、２７  シリコン酸化膜、２７ａ，２７ｂ  シリコン酸化膜、２８  シリコン窒化膜、２８ａ，２８ｂ  シリコン窒化膜、２９ａ，２９ｂ  シリコン窒化膜、３０ａ，３０ｂ  シリコン酸化膜、３１ａ  サイドウォールスペーサ、３１ｂ  サイドウォールスペーサ、３３ａ  ソース・ドレイン注入領域、３３ｂ  ソース・ドレイン注入領域、３５ａ  ソース・ドレイン領域、３５ｂ  ソース・ドレイン領域、３５ａＨ  ソース・ドレイン領域、３５ａＭ  ソース・ドレイン領域、３５ａＬ  ソース・ドレイン領域、３５ｂＨ  ソース・ドレイン領域、３５ｂＭ  ソース・ドレイン領域、３５ｂＬ  ソース・ドレイン領域、３７ａ，３７ｂ  金属シリサイド層、３８ａ，３８ｂ  金属シリサイド層、４１ａ  サイドウォールスペーサ、４１ｂ  サイドウォールスペーサ、４２ａ  サイドウォールスペーサ、４２ｂ  サイドウォールスペーサ、４３ａ  サイドウォールスペーサ、４３ｂ  サイドウォールスペーサ、Ｔ１  ｎチャネル型ＭＯＳトランジスタ、Ｔ１Ｈ  ＭＯＳトランジスタ、Ｔ１Ｍ  ＭＯＳトランジスタ、Ｔ１Ｌ  ＭＯＳトランジスタ、Ｔ２  ｐチャネル型ＭＯＳトランジスタ、Ｔ２Ｈ  ＭＯＳトランジスタ、Ｔ２Ｍ  ＭＯＳトランジスタ、Ｔ２Ｌ  ＭＯＳトランジスタ、８１，８２  レジストパターン、９１〜９６  レジストパターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
2010140244.tif 000025
【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【手続補正書】
【提出日】平成23年12月15日(2011.12.15)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、ＣＭＯＳトランジスタを備えた半導体装置と、その製造方法とに関するものである。
【背景技術】
【０００２】
半導体装置として、たとえばロジック回路を備えた半導体装置では、半導体素子としてＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）トランジスタ、すなわち、ｎチャネル型ＭＯＳ（Metal  Oxide  Semiconductor）トランジスタとｐチャネル型ＭＯＳトランジスタとが形成されている。ｎ（ｐ）チャネル型ＭＯＳトランジスタでは、半導体基板の表面から所定の深さにわたりｎ（ｐ）型のソース・ドレイン領域が形成されている。
【０００３】
そのｎ（ｐ）型のソース・ドレイン領域では、ゲート電極部とオーバーラップした極浅い接合のエクステンション（Extention）領域が形成される。また、微細なＭＯＳＦＥＴにおいて、ソース領域とドレイン領域との間の漏れ電流を抑制するハロー（Halo）領域が形成される。
【０００４】
ここで、その形成方法について簡単に説明する。まず、ｎ（ｐ）チャネル型ＭＯＳトランジスタのゲート電極部となるポリシリコン膜をパターニングした後、そのポリシリコン膜の側面上に、シリコン酸化膜からなる所定の膜厚のオフセットスペーサが形成される。次に、ｐチャネル型ＭＯＳトランジスタが形成される領域（ｐＭＯＳ領域）がレジストで覆われる。
【０００５】
次に、その状態で、ｎチャネル型ＭＯＳトランジスタが形成される領域（ｎＭＯＳ領域）に、ゲート電極部となるポリシリコン膜およびオフセットスペーサをマスクとして、ｎ型の不純物イオンを注入することによって、ｎ型のエクステンション注入領域が形成される。また、斜めイオン注入法により、ｐ型の不純物イオンを注入することによって、ｐ型のハロー注入領域が形成される。その後、ｐＭＯＳ領域を覆うレジストが除去されて、半導体基板が所定の薬液（洗浄液）によって洗浄される。
【０００６】
次に、ｎＭＯＳ領域がレジストで覆われる。その状態で、ｐＭＯＳ領域に、ゲート電極部となるポリシリコン膜およびオフセットスペーサをマスクとして、ｐ型の不純物イオンを注入することによって、ｐ型のエクステンション注入領域が形成される。また、斜めイオン注入法により、ｎ型の不純物イオンを注入することによって、ｎ型のハロー注入領域が形成される。その後、ｎＭＯＳ領域を覆うレジストが除去されて、半導体基板が所定の薬液によって洗浄される。
【０００７】
次に、ｎ（ｐ）チャネル型ＭＯＳトランジスタのゲート電極部となるポリシリコン膜の側面上にオフセットスペーサを介在させて、シリコン酸化膜等からなるサイドウォールスペーサが形成される。次に、ゲート電極部となるポリシリコン膜、オフセットスペーサおよびサイドウォールスペーサをマスクとして、ｎＭＯＳ（ｐＭＯＳ）領域にｎ（ｐ）型の不純物イオンを注入することによって、ｎＭＯＳ（ｐＭＯＳ）領域にｎ（ｐ）型のソース・ドレイン注入領域が形成される。その後、所定の熱処理を施して、ｎ（ｐ）型のエクステンション注入領域およびソース・ドレイン注入領域の不純物イオンを熱拡散させることにより、ｎ（ｐ）型のエクステンション領域およびソース・ドレイン領域がそれぞれ形成される。こうして、ｎ（ｐ）チャネル型ＭＯＳトランジスタの主要部分が形成されることになる。
【０００８】
近年、電子機器の高性能化と低消費電力化に対応するために、ＣＭＯＳトランジスタには電流駆動能力を上げることが求められている。電流駆動能力を上げようとすると、ゲート絶縁膜を薄くする必要がある。ゲート絶縁膜として、シリコン酸化膜（ＳｉＯ2）あるいはシリコン酸化窒化膜（ＳｉＯＮ）が適用されているが、このゲート絶縁膜を薄膜化すると、トンネリング現象によってゲートリーク電流が増加してしまうという問題がある。
【０００９】
このような問題点を解消するために、ゲート絶縁膜として、ＳｉＯ2膜やＳｉＯＮ膜よりも誘電率の高い絶縁膜（Ｈｉｇｈ−ｋ膜）を適用し、ゲート電極部として、所定の仕事関数の金属材料からなる金属膜を適用したゲート電極部の開発が進められている。典型的には、Ｈｉｇｈ−ｋ膜として、ＨｆＯ2膜、ＨｆＯＮ膜およびＨｆＳｉＯＮ膜等のハフニウム系の酸化膜等が適用され、金属材料としてチタンナイトライド（ＴｉＮ）等が適用されている。
【００１０】
このようなＨｉｇｈ−ｋ膜と金属膜を有するゲート電極部を備えたＣＭＯＳトランジスタにおいても、上述したＣＭＯＳトランジスタと同様に、オフセットスペーサが形成されて、エクステンション領域やハロー領域が形成されることになる。なお、エクステンション領域等を備えた半導体装置を開示した文献として、たとえば特許文献１〜６がある。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０００−１１４５２２号公報
【特許文献２】特開２００８−１１７８４８号公報
【特許文献３】特開２００８−６０５３８号公報
【特許文献４】特開２００７−２２０７５５号公報
【特許文献５】特開２００７−６７４２５号公報
【特許文献６】特開２００７−３０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、Ｈｉｇｈ−ｋ膜の上に金属膜を積層させたゲート電極部を備えたＣＭＯＳトランジスタでは、次のような問題点があった。
【００１３】
ＣＭＯＳトランジスタでは、まず、ｎ（ｐ）ＭＯＳ領域のゲート電極部の側面上にオフセットスペーサが形成される。そして、ｎチャネル型ＭＯＳトランジスタのエクステンション注入領域等を形成する際には、ｐＭＯＳ領域がレジストによって覆われ、ｎＭＯＳ領域のゲート電極部の側面上に形成されたオフセットスペーサをマスクとして、ｎ型の不純物イオンがｎＭＯＳ領域に導入される。その後、アッシングによりｐＭＯＳ領域を覆うレジストが除去されて、所定の薬液（洗浄液）によって半導体基板の表面が洗浄される。
【００１４】
一方、ｐチャネル型ＭＯＳトランジスタのエクステンション注入領域等を形成する際には、ｎＭＯＳ領域がレジストによって覆われ、ｐＭＯＳ領域のゲート電極部の側面上に形成されたオフセットスペーサをマスクとして、ｐ型の不純物イオンがｐＭＯＳ領域に導入される。その後、アッシングによりｎＭＯＳ領域を覆うレジストが除去されて、所定の薬液によって半導体基板の表面が洗浄される。
【００１５】
このため、エクステンション注入領域等を形成するためのイオン注入を行った後の洗浄によって、ｎＭＯＳ領域とｐＭＯＳ領域は、ゲート電極部の側面上にオフセットスペーサが露出した状態で所定の薬液に少なくとも２回晒されることになる。また、異なるしきい値電圧を有するＭＯＳトランジスタを複数形成する場合には、それぞれのＭＯＳトランジスタに応じてイオン注入を複数回行うことになるため、薬液に晒される回数がさらに増えてしまう。このとき、シリコン酸化膜からなるオフセットスペーサが薬液によってエッチングされてしまい、オフセットスペーサが薄くなってしまうことがあった。
【００１６】
このため、その薄くなったオフセットスペーサから薬液が浸透してゲート電極部の金属膜にまで達し、薬液と金属膜の金属とが反応して、金属膜の一部が消失してしまうことがあった。また、オフセットスペーサが薄くなることで、オフセットスペーサ等をマスクとして注入される不純物イオン（エクステンション注入領域またはハロー注入領域）のプロファイルが変わってしまうことがあった。その結果、所望のＭＯＳトランジスタ特性を得ることができないという問題があった。
【００１７】
本発明は上記問題点を解決するためになされたものであり、一つの目的は、薬液耐性に優れたゲート電極部を備えた半導体装置の製造方法を提供することであり、他の目的は、そのような半導体装置を提供することである。
【課題を解決するための手段】
【００１８】
本発明に係る一つの半導体装置の製造方法は、以下の工程を備えている。半導体基板の主表面における第１領域に、所定の誘電率を有する第１誘電体膜上に所定の仕事関数を有する第１金属膜を積層させる態様で第１ゲート電極部を形成する。半導体基板の主表面における第２領域に、所定の誘電率を有する第２誘電体膜上に所定の仕事関数を有する第２金属膜を積層させる態様で第２ゲート電極部を形成する。第１ゲート電極部の側面および第２ゲート電極部の側面を覆うように、第１シリコン窒化膜を含む第１保護膜を形成する。第１保護膜のうち、第１ゲート電極部の側面上に位置する第１保護膜の部分を第１オフセットスペーサとし、その第１オフセットスペーサをマスクとして第１導電型の不純物を導入することにより、第１領域に第１エクステンション注入領域を形成する。第１エクステンション注入領域を形成した後、半導体基板を洗浄する。シリコン酸化膜の上に第２シリコン窒化膜を積層させる態様で、第１保護膜の表面上に第２保護膜を形成する。第１保護膜および第２保護膜のうち、第２ゲート電極部の側面上に位置する第１保護膜の部分および第２保護膜の部分を第２オフセットスペーサとし、第２オフセットスペーサをマスクとして第２導電型の不純物を導入することにより、第２領域に第２エクステンション注入領域を形成する。第２エクステンション注入領域を形成した後、半導体基板を洗浄する。第１ゲート電極部の側面上に、第１保護膜および第２保護膜を介在させて、第１サイドウォールスペーサを形成するとともに、第２ゲート電極部の側面上に、第１保護膜および第２保護膜を介在させて、第２サイドウォールスペーサを形成する。第１サイドウォールスペーサをマスクとして第１導電型の不純物を導入することにより、第１領域に第１ソース・ドレイン注入領域を形成する。第２サイドウォールスペーサをマスクとして第２導電型の不純物を導入することにより、第２領域に第２ソース・ドレイン注入領域を形成する。所定の熱処理を施すことにより、第１エクステンション注入領域、第２エクステンション注入領域、第１ソース・ドレイン注入領域および第２ソース・ドレイン注入領域のそれぞれの不純物を熱拡散させて、第１エクステンション領域、第２エクステンション領域、第１ソース・ドレイン領域および第２ソース・ドレイン領域をそれぞれ形成する。
【００１９】
本発明に係る一つの半導体装置は、第１導電型の１対の第１ソース・ドレイン領域と、第１導電型の１対の第１エクステンション領域と、第１ゲート電極部と、第２導電型の１対の第２ソース・ドレイン領域と、第２導電型の１対の第２エクステンション領域と、第２ゲート電極部と、第１保護膜と、第２保護膜と、第１サイドウォールスペーサと、第２サイドウォールスペーサとを備えている。第１導電型の１対の第１ソース・ドレイン領域は、半導体基板の主表面における第１領域に、第１間隔をもって隔てられるように形成されている。第１導電型の１対の第１エクステンション領域は、１対の第１ソース・ドレイン領域によって挟まれた第１領域の部分に、第１間隔よりも狭い第２間隔をもって隔てられるように形成されている。第１ゲート電極部は、１対の第１エクステンション領域によって挟まれた第１領域の部分上に、所定の誘電率を有する第１誘電体膜上に所定の仕事関数を有する第１金属膜を積層させる態様で形成されている。第２導電型の１対の第２ソース・ドレイン領域は、半導体基板の主表面における第２領域に、第３間隔をもって隔てられるように形成されている。第２導電型の１対の第２エクステンション領域は、１対の第２ソース・ドレイン領域によって挟まれた第２領域の部分に、第３間隔よりも狭い第４間隔をもって隔てられるように形成されている。第２ゲート電極部は、１対の第２エクステンション領域によって挟まれた第２領域の部分上に、所定の誘電率を有する第２誘電体膜上に所定の仕事関数を有する第２金属膜を積層させる態様で形成されている。第１保護膜は、第１ゲート電極部の側面および第２ゲート電極部の側面をそれぞれ覆うように形成され、第１シリコン窒化膜を含んでいる。第２保護膜は、第１保護膜の表面上に、シリコン酸化膜と第２シリコン窒化膜を順次積層させる態様で形成されている。第１サイドウォールスペーサは、第１ゲート電極部の側面上に、第１保護膜および第２保護膜を介在させて形成されている。第２サイドウォールスペーサは、第２ゲート電極部の側面上に、第１保護膜および第２保護膜を介在させて形成されている。１対の第１エクステンション領域のそれぞれは、第１ゲート電極部の側面上に位置する第１保護膜の表面直下の半導体基板の位置に対して第１ゲート電極部の側へ熱拡散長に基づく距離を隔てられた所定の位置を第１端部として、第１ゲート電極部から遠ざかる方向に延在するように形成されている。１対の第２エクステンション領域のそれぞれは、第２ゲート電極部の側面上に位置する第２保護膜の表面直下の半導体基板の位置に対して第２ゲート電極部の側へ熱拡散長に基づく距離を隔てられた所定の位置を第２端部として、第２ゲート電極部から遠ざかる方向に延在するように形成されている。１対の第１ソース・ドレイン領域のそれぞれは、第１ゲート電極部の側面上に位置する第１サイドウォールスペーサの表面直下の半導体基板の位置に対して、第１ゲート電極部の側へ熱拡散長に基づく距離を隔てられた、第１端部とその位置との間の所定の位置を第３端部として、第１ゲート電極部から遠ざかる方向に延在するように形成されている。１対の第２ソース・ドレイン領域のそれぞれは、第２ゲート電極部の側面上に位置する第２サイドウォールスペーサの表面直下の半導体基板の位置に対して、第２ゲート電極部の側へ熱拡散長に基づく距離を隔てられた、第２端部とその位置との間の所定の位置を第４端部として、第２ゲート電極部から遠ざかる方向に延在するように形成されている。
【発明の効果】
【００２０】
本発明に係る半導体装置の製造方法によれば、第１領域の第１エクステンション注入領域を形成した後の洗浄では、第１ゲート電極部および第２ゲート電極部は、第１シリコン窒化膜を含む第１保護膜によって保護され、第２領域の第２エクステンション注入領域を形成した後の洗浄では、第１ゲート電極部および第２ゲート電極部は、シリコン酸化膜の上に第２シリコン窒化膜を積層させた第２保護膜によって保護されることになる。
【００２１】
本発明に係る半導体装置によれば、第１ゲート電極部および第２ゲート電極部は、第１シリコン窒化膜を含む第１保護膜と、シリコン酸化膜上に第２シリコン窒化膜を積層させた第２保護膜とにより、第１シリコン窒化膜、シリコン酸化膜および第２シリコン窒化膜を積層させた積層膜によって保護されることになる。
【図面の簡単な説明】
【００２２】
【図１】本発明の各実施の形態に係るオフセットスペーサとサイドウォールスペーサとの違いを説明するためのエクステンション注入を示す断面図である。
【図２】本発明の各実施の形態に係るオフセットスペーサとサイドウォールスペーサとの違いを説明するためのソース・ドレイン注入を示す断面図である。
【図３】本発明の各実施の形態に係るオフセットスペーサとサイドウォールスペーサとの違いを説明するための熱処理によるエクステンション注入領域の不純物とソース・ドレイン注入領域の不純物の熱拡散を示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図５】同実施の形態において、図４に示す工程の後に行われる工程を示す断面図である。
【図６】同実施の形態において、図５に示す工程におけるゲート電極部の酸化の様子を示す拡大断面図である。
【図７】同実施の形態において、図５に示す工程の後に行われる工程を示す断面図である。
【図８】同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。
【図１０】同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。
【図１１】同実施の形態において、図１０に示す工程の後に行われる工程を示す断面図である。
【図１２】同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図である。
【図１３】同実施の形態において、図１２に示す工程の後に行われる工程を示す断面図である。
【図１４】同実施の形態において、図１３に示す工程の後に行われる工程を示す断面図である。
【図１５】同実施の形態において、図１４に示す工程の後に行われる工程を示す断面図である。
【図１６】同実施の形態において、図１５に示す工程の後に行われる工程を示す断面図である。
【図１７】同実施の形態において、図１６に示す工程の後に行われる工程を示す断面図である。
【図１８】同実施の形態において、図１７に示す工程の後に行われる工程を示す断面図である。
【図１９】同実施の形態において、図１８に示す工程の後に行われる工程を示す断面図である。
【図２０】同実施の形態において、図１９に示す工程の後に行われる工程を示す断面図である。
【図２１】比較例に係る半導体装置の製造方法一工程を示す断面図である。
【図２２】図２１に示す工程の後に行われる工程を示す断面図である。
【図２３】図２２に示す工程の後に行われる工程を示す断面図である。
【図２４】図２３に示す工程の後に行われる工程を示す断面図である。
【図２５】図２４に示す工程の後に行われる工程を示す断面図である。
【図２６】図２５に示す工程の後に行われる工程を示す断面図である。
【図２７】同実施の形態において、ゲートリーク電流とゲート長との関係を示すグラフである。
【図２８】本発明の実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図２９】同実施の形態において、図２８に示す工程の後に行われる工程を示す断面図である。
【図３０】同実施の形態において、図２９に示す工程の後に行われる工程を示す断面図である。
【図３１】同実施の形態において、図３０に示す工程の後に行われる工程を示す断面図である。
【図３２】同実施の形態において、図３１に示す工程の後に行われる工程を示す断面図である。
【図３３】同実施の形態において、図３２に示す工程の後に行われる工程を示す断面図である。
【図３４】同実施の形態において、図３３に示す工程の後に行われる工程を示す断面図である。
【図３５】同実施の形態において、図３４に示す工程の後に行われる工程を示す断面図である。
【図３６】同実施の形態において、図３５に示す工程の後に行われる工程を示す断面図である。
【図３７】同実施の形態において、図３６に示す工程の後に行われる工程を示す断面図である。
【図３８】本発明の実施の形態３に係る半導体装置の製造方法の一工程を示す断面図である。
【図３９】同実施の形態において、図３８に示す工程の後に行われる工程を示す断面図である。
【図４０】同実施の形態において、図３９に示す工程の後に行われる工程を示す断面図である。
【図４１】同実施の形態において、図４０に示す工程の後に行われる工程を示す断面図である。
【図４２】同実施の形態において、図４１に示す工程の後に行われる工程を示す断面図である。
【図４３】本発明の実施の形態４に係る半導体装置の製造方法の一工程を示す断面図である。
【図４４】同実施の形態において、図４３に示す工程の後に行われる工程を示す断面図である。
【図４５】同実施の形態において、図４４に示す工程の後に行われる工程を示す断面図である。
【図４６】同実施の形態において、図４５に示す工程の後に行われる工程を示す断面図である。
【図４７】同実施の形態において、図４６に示す工程の後に行われる工程を示す断面図である。
【図４８】同実施の形態において、図４７に示す工程の後に行われる工程を示す断面図である。
【図４９】同実施の形態において、図４８に示す工程の後に行われる工程を示す断面図である。
【図５０】同実施の形態において、図４９に示す工程の後に行われる工程を示す断面図である。
【図５１】本発明の実施の形態５に係る半導体装置の製造方法の一工程を示す断面図である。
【図５２】同実施の形態において、図５１に示す工程の後に行われる工程を示す断面図である。
【図５３】同実施の形態において、図５２に示す工程の後に行われる工程を示す断面図である。
【図５４】同実施の形態において、図５３に示す工程の後に行われる工程を示す断面図である。
【図５５】同実施の形態において、図５４に示す工程の後に行われる工程を示す断面図である。
【図５６】同実施の形態において、図５５に示す工程の後に行われる工程を示す断面図である。
【図５７】同実施の形態において、図５６に示す工程の後に行われる工程を示す断面図である。
【図５８】同実施の形態において、図５７に示す工程の後に行われる工程を示す断面図である。
【図５９】同実施の形態において、図５８に示す工程の後に行われる工程を示す断面図である。
【図６０】同実施の形態において、図５９に示す工程の後に行われる工程を示す断面図である。
【図６１】同実施の形態において、図６０に示す工程の後に行われる工程を示す断面図である。
【図６２】同実施の形態において、図６１に示す工程の後に行われる工程を示す断面図である。
【図６３】同実施の形態において、図６２に示す工程の後に行われる工程を示す断面図である。
【図６４】同実施の形態において、図６３に示す工程の後に行われる工程を示す断面図である。
【図６５】同実施の形態において、図６４に示す工程の後に行われる工程を示す断面図である。
【図６６】同実施の形態において、図６５に示す工程の後に行われる工程を示す断面図である。
【図６７】同実施の形態において、図６６に示す工程の後に行われる工程を示す断面図である。
【図６８】同実施の形態において、図６７に示す工程の後に行われる工程を示す断面図である。
【図６９】本発明の各実施の形態において、サイドウォールスペーサの構造を示す第１の断面図である。
【図７０】本発明の各実施の形態において、サイドウォールスペーサの構造を示す第２の断面図である。
【図７１】本発明の各実施の形態において、サイドウォールスペーサの構造を示す第３の断面図である。
【図７２】本発明の各実施の形態において、サイドウォールスペーサの構造を示す第４の断面図である。
【発明を実施するための形態】
【００２３】
本半導体装置は、ＭＯＳトランジスタのゲート電極部の側面上に形成される保護膜の構造に特徴があり、その保護膜はオフセットスペーサとしての機能を有している。そこで、はじめに、そのオフセットスペーサと、ゲート電極部の側面上に一般的に形成されるサイドウォールスペーサとの違いについて説明する。
【００２４】
まず、図１に示すように、オフセットスペーサは、ゲート電極部とともにエクステンション注入領域を形成する際の注入マスクとなる。半導体基板１の主表面におけるｎチャネル型ＭＯＳトランジスタが形成されるｎＭＯＳ領域Ｒ１では、まず、ゲート電極部１１ａの側面上にシリコン窒化膜からなるオフセットスペーサ２１ａが形成される。次に、この状態で、オフセットスペーサ２１ａとゲート電極部１１ａをマスクとして、ｎ型の不純物イオンを注入することにより、エクステンション注入領域２３ａが形成され、また、ｐ型の不純物イオンを斜め注入することにより、ハロー注入領域２４ａが形成される。
【００２５】
一方、半導体基板１の主表面におけるｐチャネル型ＭＯＳトランジスタが形成されるｐＭＯＳ領域Ｒ２では、ゲート電極部１１ｂの側面上にシリコン窒化膜を含む積層膜からなるオフセットスペーサ２１ｂが形成される。次に、この状態で、オフセットスペーサ２１ｂとゲート電極部１１ｂをマスクとして、ｐ型の不純物イオンを注入することにより、エクステンション注入領域２３ｂが形成され、また、ｎ型の不純物イオンを斜め注入することにより、ハロー注入領域２４ｂが形成される。
【００２６】
次に、図２に示すように、サイドウォールスペーサは、ゲート電極部およびオフセットスペーサとともに、ソース・ドレイン注入領域を形成する際の注入マスクとなる。ｎＭＯＳ領域Ｒ１では、ゲート電極部１１ａの側面上にオフセットスペーサ２１ａを介在させてサイドウォールスペーサ３１ａが形成される。次に、この状態で、サイドウォールスペーサ３１ａ、オフセットスペーサ２１ａおよびゲート電極部１１ａをマスクとして、ｎ型の不純物イオンを注入することにより、ソース・ドレイン注入領域３３ａが形成される。
【００２７】
一方、ｐＭＯＳ領域Ｒ２では、ゲート電極部１１ｂの側面上にオフセットスペーサ２１ｂを介在させてサイドウォールスペーサ３１ｂが形成される。次に、この状態で、サイドウォールスペーサ３１ｂ、オフセットスペーサ２１ｂおよびゲート電極部１１ｂをマスクとして、ｐ型の不純物イオンを注入することにより、ソース・ドレイン注入領域３３ｂが形成される。
【００２８】
次に、図３に示すように、所定の熱処理を施すことによって、エクステンション注入領域２３ａ，２３ｂ、ハロー注入領域２４ａ，２４ｂおよびソース・ドレイン注入領域３３ａ，３３ｂの不純物イオンが半導体基板１中を拡散（矢印参照）し、ｎＭＯＳ領域Ｒ１では、エクステンション領域２５ａ、ハロー領域２６ａおよびソース・ドレイン領域３５ａが形成され、ｐＭＯＳ領域Ｒ２では、エクステンション領域２５ｂ、ハロー領域２６ｂおよびソース・ドレイン領域３５ｂが形成されることになる。こうして、ｎＭＯＳ領域Ｒ１ではｎチャネル型ＭＯＳトランジスタＴ１が形成され、ｐＭＯＳ領域Ｒ２ではｐチャネル型ＭＯＳトランジスタＴ２が形成される。
【００２９】
不純物イオンが熱拡散することで、１対の第１エクステンション領域２５ａのそれぞれは、ゲート電極部１１ａの側面上に位置するオフセットスペーサ２１ａ（後述する第１保護膜１６ａ）の表面直下の半導体基板１の位置Ｅ１に対して、ゲート電極部１１ａの側へ熱拡散長に基づく距離を隔てられた位置を第１端部Ｅ２として、ゲート電極部１１ａから遠ざかる方向に延在するように形成されていることになる。
【００３０】
また、１対の第２エクステンション領域２５ｂのそれぞれは、ゲート電極部１１ｂの側面上に位置するオフセットスペーサ２１ｂ（後述する第２保護膜２０ｂ）の表面直下の半導体基板１の位置Ｅ３に対して、ゲート電極部１１ｂの側へ熱拡散長に基づく距離を隔てられた位置を第２端部Ｅ４として、ゲート電極部１１ｂから遠ざかる方向に延在するように形成されている。
【００３１】
さらに、１対の第１ソース・ドレイン領域３５ａのそれぞれは、ゲート電極部１１ａの側面上に位置する第１サイドウォールスペーサ３１ａの表面直下の半導体基板１の位置Ｓ１に対して、ゲート電極部１１ａの側へ熱拡散長に基づく距離を隔てられた、第１端部Ｅ２と位置Ｓ１との間の所定の位置を第３端部Ｓ２として、ゲート電極部１１ａから遠ざかる方向に延在するように形成されている。
【００３２】
そして、１対の第２ソース・ドレイン領域３５ｂのそれぞれは、ゲート電極部１１ｂの側面上に位置する第２サイドウォールスペーサ３１ｂの表面直下の半導体基板１の位置Ｓ３に対して、ゲート電極部１１ｂの側へ熱拡散長に基づく距離を隔てられた、第２端部Ｅ４と位置Ｓ３との間の所定の位置を第４端部Ｓ４として、ゲート電極部１１ｂから遠ざかる方向に延在するように形成されている。
【００３３】
このように、オフセットスペーサ２１ａ，２１ｂはエクステンション注入領域２３ａ，２３ｂ等を形成する際の注入マスクとして機能し、サイドウォールスペーサ３１ａ，３１ｂはソース・ドレイン注入領域３３ａ，３３ｂを形成する際の注入マスクとして機能する。構造的には、オフセットスペーサ２１ａ，２１ｂは、サイドウォールスペーサ３１ａ，３１ｂとゲート電極部１１ａ，１１ｂとの間に位置することになる。また、オフセットスペーサ２１ａ，２１ｂの厚みは数ｎｍ（約２〜６ｎｍ程度）とされ、サイドウォールスペーサ３１ａ，３１ｂの厚みは数１０ｎｍ（約２０〜２５ｎｍ程度）とされる。
【００３４】
後述するように、そのオフセットスペーサとしての機能を有する保護膜として、シリコン窒化膜を含む保護膜を形成することで、薬液に対する耐性が向上して薬液による保護膜のエッチングを抑制することができ、薬液がゲート電極部の金属膜にまで達するのを阻止することができる。また、ｎチャネル型ＭＯＳトランジスタとｐチャネル型ＭＯＳトランジスタとで、オフセットスペーサの厚み（積層数）を変えることで、ｎチャネル型ＭＯＳトランジスタとｐチャネル型ＭＯＳトランジスタのそれぞれの特性に応じたエクステンション領域等を形成することができる。
【００３５】
以下、そのようなオフセットスペーサとしての機能を有する保護膜を備えた半導体装置（ＣＭＯＳトランジスタ）について具体的に説明する。なお、以下で説明する図面では、簡略化のためにハロー領域は図示されていない。
【００３６】
（実施の形態１）
ここでは、ゲート電極部の表面が酸化されて、その酸化されたゲート電極部の側面上にオフセットスペーサとなる保護膜として、シリコン窒化膜を含む保護膜が形成されたＭＯＳトランジスタを備えた半導体装置について説明する。
【００３７】
図４に示すように、半導体基板１におけるｎＭＯＳ領域Ｒ１では、界面層（Inter  Layer）３ａ上に、所定の誘電率を有するＨｉｇｈ−ｋ膜５ａ、所定の仕事関数を有する金属膜７ａおよびポリシリコン膜９ａを積層させる態様で、ｎチャネル型ＭＯＳトランジスタのゲート電極部１１ａが形成される。一方、半導体基板１におけるｐＭＯＳ領域Ｒ２では、界面層３ｂ上に、所定の誘電率を有するＨｉｇｈ−ｋ膜５ｂ、所定の仕事関数を有する金属膜７ｂおよびポリシリコン膜９ｂを積層させる態様で、ｐチャネル型ＭＯＳトランジスタのゲート電極部１１ｂが形成される。
【００３８】
ここで、界面層３ａ，３ｂとしては、たとえば、ＳｉＯあるいはＳｉＯＮ等の膜が用いられ、Ｈｉｇｈ−ｋ膜５ａ，５ｂとしては、たとえば、ＨｆＳｉＯＮ、ＨｆＯＮあるいはＨｆＯ2等のハフニウム系のＨｉｇｈ−ｋ膜が適用される。また、ｎＭＯＳ領域Ｒ１のＨｉｇｈ−ｋ膜５ａの上には、ｎチャネル型ＭＯＳトランジスタのしきい値電圧を調整するために、ＬａＯあるいはＬａ等のキャップ膜（図示せず）が形成される。ｐＭＯＳ領域Ｒ２のＨｉｇｈ−ｋ膜５ｂの上には、ｐチャネル型ＭＯＳトランジスタのしきい値電圧を調整するために、ＡｌＯあるいはＡｌ等のキャップ膜（図示せず）が形成される。
【００３９】
また、金属膜の材料として、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｒ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）等の遷移金属や、チタンナイトライド（ＴｉＮ）等の窒化金属が適用される。ｎチャネル型ＭＯＳトランジスタのしきい値電圧とｐチャネル型ＭＯＳトランジスタのしきい値電圧を調整するために、金属膜７ａと金属膜７ｂとで異なる材料が適用される。
【００４０】
こうして、ゲート電極部１１ａ，１１ｂがパターニングされた後、そのパターニングのマスクとなったレジスト（図示せず）が除去される。このとき、図５に示すように、レジストが酸素プラズマの雰囲気中で除去されることによって、ゲート電極部１１ａ，１１ｂの表面には酸化層１３ａ，１３ｂが形成される。図６に示すように、この酸化層１３ａ，１３ｂには、Ｈｉｇｈ−ｋ膜５ａ，５ｂが酸化されたハフニウム系酸化層１４ａ、金属膜７ａ，７ｂが酸化された金属酸化層１４ｂ（たとえばチタン系酸化層）およびポリシリコン膜９ａ，９ｂが酸化されたシリコン系酸化層１４ｃが含まれる。なお、このハフニウム系酸化層１４ａ、金属酸化層１４ｂおよびシリコン系酸化層１４ｃは、空気中の酸素にＨｉｇｈ−ｋ膜５ａ，５ｂ、金属膜７ａ，７ｂおよびポリシリコン膜９ａ，９ｂが晒されることにより形成される場合もあり得る。
【００４１】
次に、図７に示すように、酸化層１３ａ，１３ｂを覆うように、半導体基板１上に、膜厚約数ｎｍ程度のシリコン窒化膜１５が形成される。こうして、ｎＭＯＳ領域Ｒ１では、酸化層１３ａとシリコン窒化膜１５（１５ａ）とによって、ゲート電極部１１ａを保護する第１保護膜１６ａが形成され、ｐＭＯＳ領域Ｒ２では、酸化層１３ｂとシリコン窒化膜１５（１５ｂ）とによって、ゲート電極部１１ｂを保護する第１保護膜１６ｂが形成される。
【００４２】
次に、図８に示すように、ｎＭＯＳ領域Ｒ１を露出し、ｐＭＯＳ領域Ｒ２を覆う態様でレジストパターン８１が形成される。ｎＭＯＳ領域Ｒ１では、第１保護膜１６ａのうち、ゲート電極部１１ａの側面上に位置する第１保護膜１６ａの部分、すなわち、酸化層１３ａの部分とシリコン窒化膜１５ａの部分がオフセットスペーサ２１ａとなる。
【００４３】
次に、そのオフセットスペーサ２１ａとゲート電極部１１ａをマスクとして、たとえば、ヒ素（Ａｓ）あるいはリン（Ｐ）等のｎ型の不純物イオンを注入（矢印）することにより、半導体基板１の表面から所定の深さにわたりｎ型のエクステンション注入領域２３ａが形成される。また、インジウム（Ｉｎ）、フッ化ボロン（ＢＦ2）あるいはボロン（Ｂ）等のｐ型の不純物イオンを斜め注入することにより、ｐ型のハロー注入領域（図示せず）が形成される。
【００４４】
次に、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン８１が除去される。次に、図９に示すように、レジストパターン８１が除去された半導体基板１が、アンモニア系の薬液等によって洗浄される。このとき、ｎＭＯＳ領域Ｒ１では、第１保護膜１６ａが薬液に晒され、ｐＭＯＳ領域Ｒ２では、第１保護膜１６ｂが薬液に晒されることになる（矢印参照）。
【００４５】
次に、図１０に示すように、酸素プラズマ雰囲気中においてシリコン窒化膜１５ａ，１５ｂの表面を酸化することにより、膜厚約１〜２ｎｍ程度のシリコン酸化膜１７が形成される。次に、図１１に示すように、シリコン酸化膜１７を覆うように、半導体基板１上にシリコン窒化膜１９が形成される。次に、図１２に示すように、シリコン酸化膜１７をエッチングストッパ膜として、シリコン窒化膜１９に異方性エッチングを施すことにより、ゲート電極部１１ａ，１１ｂの側面上に位置するシリコン窒化膜１９を残して、他の部分に位置するシリコン窒化膜１９が除去される。
【００４６】
こうして、ｎＭＯＳ領域Ｒ１では、シリコン酸化膜１７ａとシリコン窒化膜１９ａとによって、第１保護膜１６ａをさらに覆う第２保護膜２０ａが形成され、ｐＭＯＳ領域Ｒ２では、シリコン酸化膜１７ｂとシリコン窒化膜１９ｂとによって、第１保護膜１６ｂをさらに覆う第２保護膜２０ｂが形成される。
【００４７】
次に、図１３に示すように、ｎＭＯＳ領域Ｒ１を覆い、ｐＭＯＳ領域Ｒ２を露出する態様でレジストパターン８２が形成される。ｐＭＯＳ領域Ｒ２では、第１保護膜１６ｂおよび第２保護膜２０ｂのうち、ゲート電極部１１ｂの側面上に位置する第１保護膜１６ｂの部分および第２保護膜２０ｂの部分、すなわち、酸化層１３ｂ、シリコン窒化膜１５ｂ、シリコン酸化膜１７ｂおよびシリコン窒化膜１９ｂのそれぞれの部分がオフセットスペーサ２１ｂとなる。
【００４８】
次に、そのオフセットスペーサ２１ｂとゲート電極部１１ｂをマスクとして、たとえば、フッ化ボロン（ＢＦ2）、ボロン（Ｂ）あるいはインジウム（Ｉｎ）等のｐ型の不純物イオンを注入（矢印）することにより、半導体基板１の表面から所定の深さにわたりｐ型のエクステンション注入領域２３ｂが形成される。また、ヒ素（Ａｓ）あるいはリン（Ｐ）等のｎ型の不純物イオンを注入することにより、ｎ型のハロー注入領域（図示せず）が形成される。
【００４９】
次に、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン８２が除去される。次に、図１４に示すように、レジストパターン８２が除去された半導体基板１が、アンモニア系の薬液等によって洗浄される。このとき、ｎＭＯＳ領域Ｒ１では、第２保護膜２０ａが薬液に晒され、ｐＭＯＳ領域Ｒ２では、第２保護膜２０ｂが薬液に晒されることになる（矢印参照）。このとき、アンモニア系の薬液等により、シリコン窒化膜１９ａ、１９ｂによって覆われていないシリコン酸化膜１７ａ、１７ｂは完全に除去されるか、シリコン窒化膜１９ａ、１９ｂによって覆われている部分に比べて薄くなる。なお、図１４は、シリコン窒化膜１９ａ、１９ｂによって覆われていないシリコン酸化膜１７ａ、１７ｂが完全に除去された場合を示す。
【００５０】
次に、図１５に示すように、ゲート電極部１１ａ，１１ｂを覆うように、半導体基板１上にシリコン酸化膜２７が形成される。次に、そのシリコン酸化膜２７を覆うように、半導体基板１上にシリコン窒化膜２８が形成される。次に、図１６に示すように、ゲート電極部１１ａの側面上にシリコン窒化膜２８ａおよびシリコン酸化膜２７ａを残すとともに、ゲート電極部１１ｂの側面上にシリコン窒化膜２８ｂおよびシリコン酸化膜２７ｂを残す態様で、シリコン窒化膜２８とシリコン酸化膜２７に異方性エッチングを施すことにより、半導体基板１の表面上に位置するシリコン窒化膜２８とシリコン酸化膜２７が除去される。なお、このとき、シリコン窒化膜１５ａ、１５ｂもその一部が除去されるように異方性エッチングを行い、シリコン酸化層１３ａ，１３ｂをエッチングのストッパーとして残すようにしてもよいが、シリコン酸化層１３ａ，１３ｂの一部を除去して、ゲート電極部１１ａ，１１ｂとエクステンション注入領域２３ａ，２３ｂを露出するようにしてもよい。図１６では、シリコン酸化層１３ａ，１３ｂが残されている状態を示す。
【００５１】
こうして、ｎＭＯＳ領域Ｒ１では、ゲート電極部１１ａの側面上にシリコン窒化膜２８ａとシリコン酸化膜２７ａからなるサイドウォールスペーサ３１ａ（図１７参照）が形成され、ｐＭＯＳ領域Ｒ２では、ゲート電極部１１ｂの側面上にシリコン窒化膜２８ｂとシリコン酸化膜２７ｂからなるサイドウォールスペーサ３１ｂ（図１８参照）が形成されることになる。
【００５２】
次に、図１７に示すように、ｎＭＯＳ領域Ｒ１を露出し、ｐＭＯＳ領域Ｒ２を覆う態様でレジストパターン８３が形成される。次に、サイドウォールスペーサ３１ａ等をマスクとして、たとえば、ヒ素（Ａｓ）あるいはリン（Ｐ）等のｎ型の不純物イオンを注入（矢印）することにより、ｎＭＯＳ領域Ｒ１では、半導体基板１の表面から所定の深さにわたりｎ型のソース・ドレイン注入領域３３ａが形成される。
【００５３】
次に、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン８３が除去される。次に、レジストパターン８３が除去された半導体基板１が、アンモニア系の薬液等によって洗浄される。このとき、シリコン窒化膜１５ａ、１５ｂ等によって覆われていないシリコン酸化層１３ａ，１３ｂは完全に除去されるか、あるいは、シリコン窒化膜によって覆われている部分に比べて薄くなるが、その後、空気中の酸素に触れた場合には、完全にシリコン酸化膜が除去されている部分では、その部分に酸化膜が再度形成されることになる。なお、次工程の図１８では、再度形成されたシリコン酸化膜を示す。
【００５４】
次に、図１８に示すように、ｎＭＯＳ領域Ｒ１を覆い、ｐＭＯＳ領域Ｒ２を露出する態様でレジストパターン８４が形成される。次に、サイドウォールスペーサ３１ｂ等をマスクとして、たとえば、フッ化ボロン（ＢＦ2）、ボロン（Ｂ）あるいはインジウム（Ｉｎ）等のｐ型の不純物イオンを注入（矢印）することにより、ｐＭＯＳ領域Ｒ２では、半導体基板１の表面から所定の深さにわたりｐ型のソース・ドレイン注入領域３３ｂが形成される。
【００５５】
次に、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン８４が除去される。次に、レジストパターン８４が除去された半導体基板１が、アンモニア系の薬液等によって洗浄される。この場合においても、シリコン窒化膜１５ａ、１５ｂ等によって覆われていないシリコン酸化層１３ａ，１３ｂは完全に除去されるか、あるいは、シリコン窒化膜によって覆われている部分に比べて薄くなるが、その後、空気中の酸素に触れた場合には、完全にシリコン酸化膜が除去されている部分では、その部分に酸化膜が再度形成されることになる。次工程の図１９では、再度形成されたシリコン酸化膜を示す。
【００５６】
次に、図１９に示すように、所定の熱処理を施して、エクステンション注入領域２３ａ，２３ｂおよびソース・ドレイン注入領域３３ａ，３３ｂに注入された不純物イオンを熱拡散させることによって、ｎＭＯＳ領域Ｒ１では、ハロー領域（図示せず）、エクステンション領域２５ａおよびソース・ドレイン領域３５ａが形成される。一方、ｐＭＯＳ領域Ｒ２では、ハロー領域（図示せず）、エクステンション領域２５ｂおよびソース・ドレイン領域３５ｂが形成される。
【００５７】
その後、サリサイドプロセスにより、ゲート電極部１１ａ，１１ｂにおけるポリシリコン膜９ａ，９ｂの表面とその近傍の領域に金属シリサイド層３７ａ，３７ｂが形成され、ソース・ドレイン領域３５ａ，３５ｂの表面とその近傍の領域に、金属シリサイド層３８ａ，３８ｂが形成される。このとき、金属シリサイド層３７ａ，３７ｂ，３８ａ，３８ｂの材料として、たとえば、ＮｉＳｉやＮｉＰｔＳｉが用いられる。こうして、ＣＭＯＳトランジスタとして、ｎチャネル型ＭＯＳトランジスタＴ１とｐチャネル型ＭＯＳトランジスタＴ２の主要部分が形成されることになる。
【００５８】
次に、上述した半導体装置（製造方法）による作用効果を比較例との関係で説明する。まず、その比較例に係る半導体装置の製造方法を説明する。図２１に示すように、半導体基板１０１におけるｎＭＯＳ領域Ｒ１では、ゲート絶縁膜１０３ａ上に、ポリシリコン膜１０９ａからなるｎチャネル型ＭＯＳトランジスタのゲート電極部１１１ａが形成される。一方、半導体基板１０１におけるｐＭＯＳ領域Ｒ２では、ゲート絶縁膜１０３ｂ上に、ポリシリコン膜１０９ｂからなるｐチャネル型ＭＯＳトランジスタのゲート電極部１１１ｂが形成される。
【００５９】
次に、図２２に示すように、ゲート電極部１１１ａ，１１１ｂを覆うように、半導体基板１０１上にシリコン酸化膜１１３が形成される。次に、図２３に示すように、ゲート電極部１１１ａの側面上にシリコン酸化膜１１３ａを残すとともに、ゲート電極部１１１ｂの側面上にシリコン酸化膜１１３ｂを残す態様で、シリコン酸化膜１１３に異方性エッチングを施すことにより、半導体基板１０１の表面上に位置するシリコン酸化膜１１３が除去される。
【００６０】
次に、図２４に示すように、ｎＭＯＳ領域Ｒ１を露出し、ｐＭＯＳ領域Ｒ２を覆う態様でレジストパターン１８１が形成される。ｎＭＯＳ領域Ｒ１では、ゲート電極部１１１ａの側面上に位置するシリコン酸化膜１１３ａがオフセットスペーサ１２１ａとなる。次に、そのオフセットスペーサ１２１ａとゲート電極部１１１ａをマスクとして、ｎ型の不純物イオンを注入（矢印）することにより、半導体基板１０１の表面から所定の深さにわたりｎ型のエクステンション注入領域１２３ａが形成される。
【００６１】
次に、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン１８１が除去される。次に、レジストパターン１８１が除去された半導体基板１０１が、アンモニア系の薬液等によって洗浄される。
【００６２】
次に、図２５に示すように、ｎＭＯＳ領域Ｒ１を覆い、ｐＭＯＳ領域Ｒ２を露出する態様でレジストパターン１８２が形成される。ｐＭＯＳ領域Ｒ２では、ゲート電極部１１１ｂの側面上に位置するシリコン酸化膜１１３ｂがオフセットスペーサ１２１ｂとなる。次に、そのオフセットスペーサ１２１ｂとゲート電極部１１１ｂをマスクとして、ｐ型の不純物イオンを注入（矢印）することにより、半導体基板１０１の表面から所定の深さにわたりｐ型のエクステンション注入領域１２３ｂが形成される。
【００６３】
次に、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン１８２が除去される。次に、レジストパターン１８２が除去された半導体基板１０１が、アンモニア系の薬液等によって洗浄される。
【００６４】
次に、ゲート電極部１１１ａ，１１１ｂを覆うように、半導体基板１０１上にシリコン酸化膜およびシリコン窒化膜（図示せず）が順次形成される。次に、ゲート電極部１１１ａおよびゲート電極部１１１ｂのそれぞれの側面上にシリコン窒化膜およびシリコン酸化膜を残す態様で、シリコン窒化膜とシリコン酸化膜に異方性エッチングを施すことにより、半導体基板１０１の表面上に位置するシリコン窒化膜とシリコン酸化膜が除去される。
【００６５】
こうして、ｎＭＯＳ領域Ｒ１では、ゲート電極部１１１ａの側面上にシリコン窒化膜１２８ａとシリコン酸化膜１２７ａからなるサイドウォールスペーサ１３１ａが形成され、ｐＭＯＳ領域Ｒ２では、ゲート電極部１１１ｂの側面上にシリコン窒化膜１２８ｂとシリコン酸化膜１２７ｂからなるサイドウォールスペーサ１３１ｂが形成されることになる（図２６参照）。
【００６６】
次に、サイドウォールスペーサ１３１ａ等をマスクとして、ｎＭＯＳ領域Ｒ１にｎ型の不純物イオンを注入することにより、半導体基板１０１の表面から所定の深さにわたり、ｎ型のソース・ドレイン注入領域が形成される。一方、サイドウォールスペーサ１３１ｂ等をマスクとして、ｐＭＯＳ領域Ｒ２にｐ型の不純物イオンを注入することにより、半導体基板１０１の表面から所定の深さにわたり、ｐ型のソース・ドレイン注入領域が形成される。
【００６７】
その後、図２６に示すように、所定の熱処理を施すことにより、エクステンション注入領域およびソース・ドレイン注入領域に注入された不純物イオンが熱拡散することによって、ｎＭＯＳ領域Ｒ１では、エクステンション領域１２５ａおよびソース・ドレイン領域１３５ａが形成され、ｐＭＯＳ領域Ｒ２では、エクステンション領域１２５ｂおよびソース・ドレイン領域１３５ｂが形成される。
【００６８】
その後、ゲート電極部１１１ａ，１１１ｂに金属シリサイド層１３７ａ，１３７ｂが形成され、ソース・ドレイン領域１３５ａ，１３５ｂに、金属シリサイド層１３８ａ，１３８ｂが形成される。こうして、ｎチャネル型ＭＯＳトランジスタと、ｐチャネル型ＭＯＳトランジスタの主要部分が形成されることになる。
【００６９】
比較例に係る半導体装置では、エクステンション注入領域等を形成する際の注入マスクとなるオフセットスペーサとして、ｎＭＯＳ領域Ｒ１では、ゲート電極部１１１ａの側面上に位置するシリコン酸化膜１１３ａがオフセットスペーサ１２１ａとなる（図２４を参照）。一方、ｐＭＯＳ領域Ｒ２では、ゲート電極部１１１ｂの側面上に位置するシリコン酸化膜１１３ｂがオフセットスペーサ１２１ｂとなる（図２５を参照）。
【００７０】
そして、レジストパターン１８１とレジストパターン１８２をそれぞれ除去した後の薬液による半導体基板の洗浄では、このオフセットスペーサ１２１ａ，１２１ｂが薬液に晒されることになる。このとき、オフセットスペーサ１２１ａ，１２１ｂがシリコン酸化膜１１３ａ，１１３ｂから形成されているため、オフセットスペーサ１２１ａ，１２１ｂが薬液によってエッチングされてしまい、オフセットスペーサ１２１ａ，１２１ｂが薄くなってしまうことがある。
【００７１】
このため、ゲート電極部として、Ｈｉｇｈ−ｋ膜の上に所定の仕事関数を有する金属膜およびポリシリコン膜を積層させる態様のゲート電極部の場合においては、薬液と金属膜の金属とが反応して、金属膜の一部が消失してしまうことがある。
【００７２】
また、オフセットスペーサ１２１ａ，１２１ｂが薄くなることで、オフセットスペーサ１２１ａ，１２１ｂ等をマスクとして注入される不純物イオン（エクステンション注入等）のプロファイルが変わってしまうことがある。これらの結果、比較例に係る半導体装置では、所望のＭＯＳトランジスタ特性を得ることができなくなってしまう。
【００７３】
これに対して、上述した半導体装置によれば、ｎＭＯＳ領域Ｒ１のエクステンション注入領域２３ａが形成された後の洗浄では、第１保護膜１６ａ，１６ｂによってゲート電極部１１ａ，１１ｂが保護され、ｐＭＯＳ領域Ｒ２のエクステンション注入領域２３ｂが形成された後の洗浄では、第２保護膜２０ａ，２０ｂによってゲート電極部１１ａ，１１ｂが保護されることになる。
【００７４】
このことについて説明する。まず、ゲート電極部１１ａ，１１ｂの側面を覆うように第１保護膜１６ａ，１６ｂがそれぞれ形成される（図７参照）。そして、ｎＭＯＳ領域Ｒ１において、ゲート電極部１１ａの側面上に位置する第１保護膜１６ａの部分をオフセットスペーサ２１ａとし、このオフセットスペーサ２１ａをマスクとしてエクステンション注入領域２３ａが形成された後に、アンモニア系の薬液等によって半導体基板１の洗浄（洗浄Ａ）が行われる（図９参照）。
【００７５】
さらに、第１保護膜１６ａ，１６ｂの上に第２保護膜２０ａ，２０ｂがそれぞれ形成される（図１２参照）。そして、ｐＭＯＳ領域Ｒ２において、ゲート電極部１１ｂの側面上に位置する第１保護膜１６ｂの部分および第２保護膜２０ｂの部分をオフセットスペーサ２１ｂとし、このオフセットスペーサ２１ｂをマスクとしてエクステンション注入領域２３ｂが形成された後に、アンモニア系の薬液等によって半導体基板１の洗浄（洗浄Ｂ）が行われる（図１４参照）。
【００７６】
半導体基板の洗浄に用いられる薬液は、酸化膜を除去（エッチング）する作用を有している。上述した半導体装置では、洗浄Ａにおいて薬液に直接晒される第１保護膜１６ａ，１６ｂの表面にはシリコン窒化膜１５ａ，１５ｂが形成されていることで、薬液に対する耐性が向上して第１保護膜１６ａ，１６ｂ（シリコン窒化膜１５ａ，１５ｂ）がエッチングされることはなくなり、第１保護膜１６ａ，１６ｂが薄くなるのを阻止することができる。また、薬液が浸透することによってゲート電極部１１ａ，１１ｂの金属膜７ａ，７ｂが消失するのを未然に防ぐことができる。
【００７７】
さらに、第１保護膜１６ａ，１６ｂが薄くなるのが阻止されることで、ｐＭＯＳ領域Ｒ２では、第１保護膜１６ｂと第２保護膜２０ｂによるオフセットスペーサ２１ｂとして所望の厚みを確保することができ、そのオフセットスペーサ２１ｂをマスクとして、所望の不純物プロファイルを有するエクステンション注入領域２３ｂを形成することができる。
【００７８】
また、洗浄Ｂにおいて薬液に直接晒される第２保護膜２０ａ，２０ｂの表面にはシリコン窒化膜１９ａ，１９ｂが形成されていることで、薬液に対する耐性が向上して第２保護膜２０ａ，２０ｂ（シリコン窒化膜１９ａ，１９ｂ）がエッチングされることはなくなり、第２保護膜２０ａ，２０ｂが薄くなるのを阻止することができる。また、第１保護膜１６ａ，１６ｂとともに、薬液がゲート電極部１１ａ，１１ｂへ向かって浸透するのを阻止することができる。
【００７９】
そして、ゲート電極部１１ａ，１１ｂの側面上に形成される、オフセットスペーサ２１ａ，２１ｂとしての機能を有する第１保護膜１６ａ，１６ｂおよび第２保護膜２０ａ，２０ｂとして、シリコン窒化膜１５ａ，１５ｂ、シリコン酸化膜１７ａ，１７ｂを適用することで、比較例に係る半導体装置のシリコン酸化膜から形成されたオフセットスペーサ１２１ａ，１２１ｂと比べて、ゲートリークを減少させることができる。
【００８０】
ここで、ゲートリーク電流の線形性を示すグラフを図２７に示す。このグラフは、ゲートリーク電流とゲート長との関係を示すもので、線形性が確保されていれば、グラフ（実線）は点線（直線）に沿うことになる。ゲート電極部として、Ｈｉｇｈ−ｋ膜と金属膜を適用したゲート電極部に対して、シリコン酸化膜を比較的高温の気相成長で形成した場合には、グラフに示されるように、ゲート長が短くなるにしたがってゲートリーク電流が減る傾向にあり、線形性を保持することができない。このゲートリーク電流の減少は、シリコン酸化膜を高温の気相成長により形成する際に、ゲート絶縁膜の膜厚が増加してしまうことが原因であると考えられる。
【００８１】
本半導体装置では、シリコン窒化膜１５ａ，１５ｂを含む第１保護膜１６ａ，１６ｂがゲート電極部１１ａ，１１ｂを覆うように形成されることで、ゲートリーク電流を減らすことができることが発明者らによって確認された。その理由の一つとして、シリコン窒化膜が、ゲート絶縁膜（界面層、Ｈｉｇｈ−ｋ膜）中の固定電荷を打ち消す効果があると考えられる。また、他の理由としては、シリコン窒化膜を形成することで、ゲート絶縁膜の膜厚の増加が抑えられることが考えられる。
【００８２】
さらに、上述した半導体装置では、ｎ（ｐ）ＭＯＳ領域Ｒ１、Ｒ２にゲート電極部１１ａ，１１ｂが形成された後に、そのゲート電極部１１ａ，１１ｂのパターニングに使用したレジストパターンを除去する際に、酸素プラズマの雰囲気に晒されることで、ゲート電極部１１ａ，１１ｂの表面には酸化層１３ａ，１３ｂが形成される。これにより、そのレジストパターン除去後の半導体基板の薬液による洗浄によって、ゲート電極部１１ａ，１１ｂのポリシリコン膜９ａ，９ｂ、金属膜７ａ、７ｂ等が薬液に直接晒されて、薬液がポリシリコン膜９ａ，９ｂ、金属膜７ａ、７ｂ等に浸透し、特に、金属膜７ａ、７ｂが溶出するのを阻止することができる。
【００８３】
また、上述した半導体装置では、ｎＭＯＳ領域Ｒ１では、第１保護膜１６ａのうち、ゲート電極部１１ａの側面上に位置する部分がオフセットスペーサ２１ａとされ、ｐＭＯＳ領域Ｒ２では、第１保護膜１６ｂおよび第２保護膜２０ｂのうち、ゲート電極部１１ｂの側面上に位置する部分がオフセットスペーサ２１ｂとされる。
【００８４】
これにより、オフセットスペーサ２１ａ，２１ｂとして、ｎＭＯＳ領域Ｒ１とｐＭＯＳ領域Ｒ２とでその厚み（積層数）が変えられることになり、ｎチャネル型ＭＯＳトランジスタおよびｐチャネル型ＭＯＳトランジスタのそれぞれの特性に対応した所望の不純物プロファイルを有するエクステンション注入領域等を精度よく形成することができる。
【００８５】
また、第１保護膜１６ａ，１６ｂの上にシリコン酸化膜１７およびシリコン窒化膜１９を積層し、そのシリコン窒化膜１９にエッチングを施して第２保護膜２０ａ，２０ｂを形成する際に、シリコン酸化膜１７が露出した時点でシリコン酸化膜１７の信号を検知することができ、これにより、過度のエッチングを抑制することができる。
【００８６】
そして、シリコン窒化膜の過度のエッチングが抑制されることで、半導体基板１の表面には、第１保護膜１６ａ，１６ｂのシリコン窒化膜１５ａ，１５ｂを残すことができる。これにより、ｐＭＯＳ領域Ｒ２にエクステンション注入領域２３ｂを形成する際に、半導体基板１の表面がイオン注入によってダメージを受けるのを抑制することができる。
【００８７】
また、ｎＭＯＳ領域Ｒ１にエクステンション注入領域２３ａを形成する際にも、半導体基板１の表面上に第１保護膜１６ａが形成されていることで、半導体基板１の表面がイオン注入によってダメージを受けるのを抑制することができる。
【００８８】
このように、第１保護膜１６ａ，１６ｂが半導体基板１の表面に残されていることで、第１保護膜１６ａ，１６ｂは、ゲート電極部１１ａ，１１ｂの側面に沿って形成されている部分（部分Ａ）と、その下端部から半導体基板の表面に沿ってゲート電極部１１ａ，１１ｂから遠ざかる方向に延在する部分（部分Ｂ）を含むことになる。また、第２保護膜２０ａ，２０ｂは、第１保護膜１６ａ，１６ｂの部分Ａの上に所定の膜厚をもって形成されていることになる。
【００８９】
また、ｎＭＯＳ領域Ｒ１では、第１保護膜１６ａをオフセットスペーサ２１ａとして注入された１対のエクステンション注入領域２３ａ中の不純物イオンが熱処理によって熱拡散する。これにより、完成した半導体装置では、１対のエクステンション領域２５ａのそれぞれは、ゲート電極部１１ａの側面上に位置する第１保護膜１６ａの表面直下の半導体基板１の位置から、ゲート電極部１１ａの側へ、熱拡散長に基づく所定の距離だけ隔てられた位置を端部（第１端部）として、ゲート電極部１１ａから遠ざかる方向に延在するように形成されることになる。
【００９０】
一方、ｐＭＯＳ領域Ｒ２では、第１保護膜１６ｂおよび第２保護膜２０ｂをオフセットスペーサ２１ｂとして注入された１対のエクステンション注入領域２３ｂ中の不純物イオンが熱処理によって熱拡散する。これにより、完成した半導体装置では、１対のエクステンション領域２５ｂのそれぞれは、ゲート電極部１１ｂの側面上に位置する第２保護膜２０ｂの表面直下の半導体基板１の位置から、ゲート電極部１１ｂの側へ、熱拡散長に基づく所定の距離だけ隔てられた位置を端部（第２端部）として、ゲート電極部１１ｂから遠ざかる方向に延在するように形成されることになる。
【００９１】
さらに、ｎＭＯＳ領域Ｒ１では、サイドウォールスペーサ３１ａをマスクとして注入された１対のソース・ドレイン注入領域３３ａ中の不純物イオンが熱処理によって熱拡散する。これにより、完成した半導体装置では、１対のソース・ドレイン領域３５ａのそれぞれは、ゲート電極部１１ａの側面上に位置するサイドウォールスペーサ３１ａの表面直下の半導体基板１の位置（位置Ａ）から、ゲート電極部１１ａの側へ、熱拡散長に基づく所定の距離だけ隔てられた位置を端部（第３端部）として、ゲート電極部１１ａから遠ざかる方向に延在するように形成されることになる。この第３端部は、位置Ａと第１端部との間に位置する。
【００９２】
一方、ｐＭＯＳ領域Ｒ２では、サイドウォールスペーサ３１ｂをマスクとして注入された１対のソース・ドレイン注入領域３３ｂ中の不純物イオンが熱処理によって熱拡散する。これにより、完成した半導体装置では、１対のソース・ドレイン領域３５ｂのそれぞれは、ゲート電極部１１ｂの側面上に位置するサイドウォールスペーサ３１ｂの表面直下の半導体基板１の位置（位置Ｂ）から、ゲート電極部１１ｂの側へ、熱拡散長に基づく所定の距離だけ隔てられた位置を端部（第４端部）として、ゲート電極部１１ｂから遠ざかる方向に延在するように形成されることになる。この第４端部は、位置Ｂと第２端部との間に位置する。
【００９３】
また、完成した半導体装置として、ゲート電極部１１ａ，１１ｂの側面上には、表面にシリコン窒化膜１５ａ，１５ｂが形成された第１保護膜１６ａ，１６ｂと、シリコン酸化膜１７ａ，１７ｂとシリコン窒化膜１９ａ，１９ｂを積層させた第２保護膜２０ａ，２０ｂが形成されていることで、ゲート電極部１１ａ，１１ｂの側面は、シリコン窒化膜１５ａ，１５ｂ、シリコン酸化膜１７ａ，１７ｂおよびシリコン窒化膜１９ａ，１９ｂを積層した積層膜によって保護されることになる。
【００９４】
（実施の形態２）
ここでは、ゲート電極部の側面上にオフセットスペーサとなる保護膜として、シリコン窒化膜を含む保護膜が形成されたＭＯＳトランジスタを備えた半導体装置について説明する。
【００９５】
図２８に示すように、半導体基板１におけるｎＭＯＳ領域Ｒ１では、界面層３ａ上に、所定の誘電率を有するＨｉｇｈ−ｋ膜５ａ、所定の仕事関数を有する金属膜７ａおよびポリシリコン膜９ａを積層させる態様で、ｎチャネル型ＭＯＳトランジスタのゲート電極部１１ａが形成される。一方、半導体基板１におけるｐＭＯＳ領域Ｒ２では、界面層３ｂ上に、所定の誘電率を有するＨｉｇｈ−ｋ膜５ｂ、所定の仕事関数を有する金属膜７ｂおよびポリシリコン膜９ｂを積層させる態様で、ｐチャネル型ＭＯＳトランジスタのゲート電極部１１ｂが形成される。
【００９６】
次に、図２９に示すように、ゲート電極部１１ａ，１１ｂの側面を覆うように、半導体基板１上に、膜厚約数ｎｍ程度のシリコン窒化膜１５が形成される。こうして、ｎＭＯＳ領域Ｒ１では、シリコン窒化膜１５（１５ａ）によってゲート電極部１１ａを保護する第１保護膜１６ａが形成され、ｐＭＯＳ領域Ｒ２では、シリコン窒化膜１５（１５ｂ）によってゲート電極部１１ｂを保護する第１保護膜１６ｂが形成されることになる。
【００９７】
次に、図３０に示すように、ｎＭＯＳ領域Ｒ１を露出し、ｐＭＯＳ領域Ｒ２を覆う態様でレジストパターン８１が形成される。ｎＭＯＳ領域Ｒ１では、第１保護膜１６ａのうち、ゲート電極部１１ａの側面上に位置する第１保護膜１６ａの部分、すなわち、シリコン窒化膜１５ａの部分がオフセットスペーサ２１ａとなる。
【００９８】
次に、そのオフセットスペーサ２１ａとゲート電極部１１ａをマスクとして、たとえば、ヒ素（Ａｓ）あるいはリン（Ｐ）等のｎ型の不純物イオンを注入（矢印）することにより、半導体基板１の表面から所定の深さにわたりｎ型のエクステンション注入領域２３ａが形成される。また、インジウム（Ｉｎ）、フッ化ボロン（ＢＦ2）あるいはボロン（Ｂ）等のｐ型の不純物イオンを斜め注入することにより、ｐ型のハロー注入領域（図示せず）が形成される。
【００９９】
次に、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン８１が除去される。次に、図３１に示すように、レジストパターン８１が除去された半導体基板１が、アンモニア系の薬液等によって洗浄される。このとき、ｎＭＯＳ領域Ｒ１では、第１保護膜１６ａが薬液に晒され、ｐＭＯＳ領域Ｒ２では、第１保護膜１６ｂが薬液に晒されることになる（矢印参照）。
【０１００】
次に、図３２に示すように、酸素プラズマ雰囲気中においてシリコン窒化膜１５ａ，１５ｂの表面を酸化することにより、膜厚約１〜２ｎｍ程度のシリコン酸化膜１７が形成される。次に、図３３に示すように、シリコン酸化膜１７を覆うように、半導体基板１上にシリコン窒化膜１９が形成される。次に、図３４に示すように、シリコン酸化膜１７をエッチングストッパ膜として、シリコン窒化膜１９に異方性エッチングを施すことにより、ゲート電極部１１ａ，１１ｂの側面上に位置するシリコン窒化膜１９を残して、他の部分に位置するシリコン窒化膜１９が除去される。
【０１０１】
こうして、ｎＭＯＳ領域Ｒ１では、シリコン酸化膜１７ａとシリコン窒化膜１９ａとによって、第１保護膜１６ａをさらに覆う第２保護膜２０ａが形成され、ｐＭＯＳ領域Ｒ２では、シリコン酸化膜１７ｂとシリコン窒化膜１９ｂとによって、第１保護膜１６ｂをさらに覆う第２保護膜２０ｂが形成される。
【０１０２】
次に、図３５に示すように、ｎＭＯＳ領域Ｒ１を覆い、ｐＭＯＳ領域Ｒ２を露出する態様でレジストパターン８２が形成される。ｐＭＯＳ領域Ｒ２では、第１保護膜１６ｂおよび第２保護膜２０ｂのうち、ゲート電極部１１ｂの側面上に位置する第１保護膜１６ｂの部分および第２保護膜２０ｂの部分、すなわち、シリコン窒化膜１５ｂ、シリコン酸化膜１７ｂおよびシリコン窒化膜１９ｂの部分がオフセットスペーサ２１ｂとなる。
【０１０３】
次に、そのオフセットスペーサ２１ｂとゲート電極部１１ｂをマスクとして、たとえば、フッ化ボロン（ＢＦ2）、ボロン（Ｂ）あるいはインジウム（Ｉｎ）等のｐ型の不純物イオンを注入（矢印）することにより、半導体基板１の表面から所定の深さにわたりｐ型のエクステンション注入領域２３ｂが形成される。また、ヒ素（Ａｓ）あるいはリン（Ｐ）等のｎ型の不純物イオンを注入することにより、ｎ型のハロー注入領域（図示せず）が形成される。
【０１０４】
次に、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン８２が除去される。次に、図３６に示すように、レジストパターン８２が除去された半導体基板１が、アンモニア系の薬液等によって洗浄される。このとき、ｎＭＯＳ領域Ｒ１では第１保護膜１６ａと第２保護膜２０ａが薬液に晒され、ｐＭＯＳ領域Ｒ２では第１保護膜１６ｂと第２保護膜２０ｂが薬液に晒されることになる（矢印参照）。
【０１０５】
その後、前述した図１５〜図１９に示す工程と同様の工程を経て、図３７に示すように、ｎＭＯＳ領域Ｒ１では、ハロー領域（図示せず）、エクステンション領域２５ａおよびソース・ドレイン領域３５ａ等が形成されて、ｎチャネル型ＭＯＳトランジスタＴ１の主要部分が形成される。一方、ｐＭＯＳ領域Ｒ２では、ハロー領域（図示せず）、エクステンション領域２５ｂおよびソース・ドレイン領域３５ｂ等が形成されて、ｐチャネル型ＭＯＳトランジスタＴ２の主要部分が形成される。
【０１０６】
上述した半導体装置では、まず、ｎＭＯＳ領域Ｒ１において、ゲート電極部１１ａの側面上に位置する第１保護膜１６ａの部分をオフセットスペーサ２１ａとしてエクステンション注入領域２３ａが形成された後に、アンモニア系の薬液等によって半導体基板１の洗浄（洗浄Ａ）が行われる。さらに、ｐＭＯＳ領域Ｒ２において、ゲート電極部１１ｂの側面上に位置する第１保護膜１６ｂの部分および第２保護膜２０ｂの部分をオフセットスペーサ２１ｂとしてエクステンション注入領域２３ｂが形成された後に、アンモニア系の薬液等によって半導体基板１の洗浄（洗浄Ｂ）が行われる。
【０１０７】
上述した半導体装置では、洗浄Ａにおいて薬液に直接晒される第１保護膜１６ａ，１６ｂとして薬液耐性の高いシリコン窒化膜１５ａ，１５ｂが形成されていることで、第１保護膜１６ａ，１６ｂが薄くなるのを阻止することができる。また、薬液が浸透することによってゲート電極部１１ａ，１１ｂの金属膜７ａ，７ｂが消失するのを未然に防ぐことができる。
【０１０８】
また、洗浄Ｂにおいて薬液に直接晒される第２保護膜２０ａ，２０ｂの表面にも薬液耐性の高いシリコン窒化膜１９ａ，１９ｂが形成されていることで、第２保護膜２０ａ，２０ｂが薄くなるのを阻止することができる。また、第１保護膜１６ａ，１６ｂとともに、薬液がゲート電極部１１ａ，１１ｂへ向かって浸透するのを阻止することができる。
【０１０９】
さらに、第１保護膜１６ａ，１６ｂが薄くなるのが阻止されることで、ｐＭＯＳ領域Ｒ２では、第１保護膜１６ｂと第２保護膜２０ｂによるオフセットスペーサ２１ｂとして所望の厚みを確保することができ、そのオフセットスペーサ２１ｂをマスクとして、所望の不純物プロファイルを有するエクステンション注入領域２３ｂを形成することができる。
【０１１０】
また、前述したように、オフセットスペーサ２１ａ，２１ｂとしての機能を有する第１保護膜１６ａ，１６ｂおよび第２保護膜２０ａ，２０ｂとして、シリコン窒化膜１５ａ，１５ｂ、シリコン酸化膜１７ａ，１７ｂを適用することで、ゲートリークを減少させることができる。
【０１１１】
また、ｎＭＯＳ領域Ｒ１にエクステンション注入領域２３ａを形成する際には、半導体基板１の表面上に第１保護膜１６ａが形成されていることで、半導体基板１の表面がイオン注入によってダメージを受けるのを抑制することができる。
【０１１２】
さらに、第２保護膜２０ａ，２０ｂを形成する際にシリコン窒化膜の過度のエッチングが抑制されることで、半導体基板１の表面には第１保護膜１６ａ，１６ｂのシリコン窒化膜１５ａ，１５ｂが残されて、ｐＭＯＳ領域Ｒ２にエクステンション注入領域２３ｂを形成する際にも、半導体基板１の表面がイオン注入によってダメージを受けるのを抑制することができる。
【０１１３】
このように、第１保護膜１６ａ，１６ｂが半導体基板１の表面に残されていることで、前述した半導体装置と同様に、第１保護膜１６ａ，１６ｂは、ゲート電極部１１ａ，１１ｂの側面に沿って形成されている部分（部分Ａ）と、その下端部から半導体基板の表面に沿ってゲート電極部１１ａ，１１ｂから遠ざかる方向に延在する部分（部分Ｂ）を含むことになる。また、第２保護膜２０ａ，２０ｂは、第１保護膜１６ａ，１６ｂの部分Ａの上に所定の膜厚をもって形成されていることになる。
【０１１４】
そして、熱処理により不純物が熱拡散することで、ｎＭＯＳ領域Ｒ１では、１対のエクステンション領域２５ａのそれぞれは、ゲート電極部１１ａの側面上に位置する第１保護膜１６ａの表面直下の半導体基板１の位置から、ゲート電極部１１ａの側へ、熱拡散長に基づく所定の距離だけ隔てられた位置を端部（第１端部）として、ゲート電極部１１ａから遠ざかる方向に延在するように形成されている。
【０１１５】
一方、ｐＭＯＳ領域Ｒ２では、１対のエクステンション領域２５ｂのそれぞれは、ゲート電極部１１ｂの側面上に位置する第２保護膜２０ｂの表面直下の半導体基板１の位置から、ゲート電極部１１ｂの側へ、熱拡散長に基づく所定の距離だけ隔てられた位置を端部（第２端部）として、ゲート電極部１１ｂから遠ざかる方向に延在するように形成されている。
【０１１６】
さらに、ｎＭＯＳ領域Ｒ１では、１対のソース・ドレイン領域３５ａのそれぞれは、ゲート電極部１１ａの側面上に位置するサイドウォールスペーサ３１ａの表面直下の半導体基板１の位置（位置Ａ）から、ゲート電極部１１ａの側へ、熱拡散長に基づく所定の距離だけ隔てられた位置を端部（第３端部）として、ゲート電極部１１ａから遠ざかる方向に延在するように形成されている。この第３端部は、位置Ａと第１端部との間に位置することになる。
【０１１７】
一方、ｐＭＯＳ領域Ｒ２では、１対のソース・ドレイン領域３５ｂのそれぞれは、ゲート電極部１１ｂの側面上に位置するサイドウォールスペーサ３１ｂの表面直下の半導体基板１の位置（位置Ｂ）から、ゲート電極部１１ｂの側へ、熱拡散長に基づく所定の距離だけ隔てられた位置を端部（第４端部）として、ゲート電極部１１ｂから遠ざかる方向に延在するように形成されている。この第４端部は、位置Ｂと第２端部との間に位置することになる。
【０１１８】
（実施の形態３）
ここでは、ゲート電極部の側面上にオフセットスペーサとなる保護膜として、シリコン窒化膜を含む保護膜が形成された他のＭＯＳトランジスタを備えた半導体装置について説明する。
【０１１９】
まず、図２８〜図３３に示す工程と同様の工程を経て、図３８に示すように、ゲート電極部１１ａ，１１ｂの側面を覆うように、シリコン窒化膜１５ａ，１５ｂからなる第１保護膜１６ａ，１６ｂが形成され、そして、エクステンション注入領域２３ａが形成される。さらに、第１保護膜１６ａ，１６ｂ上に、シリコン酸化膜１７ａ，１７ｂとシリコン窒化膜１９ａ，１９ｂが形成される。
【０１２０】
次に、図３９に示すように、シリコン窒化膜１９、シリコン酸化膜１７およびシリコン窒化膜１５に異方性エッチングを施すことにより、ゲート電極部１１ａ，１１ｂの側面上に位置するシリコン窒化膜１９等の部分を残して、半導体基板１の表面上に位置する、シリコン窒化膜１９、シリコン酸化膜１７およびシリコン窒化膜１５の部分が除去されて、半導体基板１の表面が露出する。
【０１２１】
こうして、ｎＭＯＳ領域Ｒ１では、シリコン酸化膜１７（１７ａ）とシリコン窒化膜１９ａとによって、第１保護膜１６ａをさらに覆う第２保護膜２０ａが形成され、ｐＭＯＳ領域Ｒ２では、シリコン酸化膜１７（１７ｂ）とシリコン窒化膜１９ｂとによって、第１保護膜１６ｂをさらに覆う第２保護膜２０ｂが形成される。
【０１２２】
次に、図４０に示すように、ｎＭＯＳ領域Ｒ１を覆い、ｐＭＯＳ領域Ｒ２を露出する態様でレジストパターン８２が形成される。ｐＭＯＳ領域Ｒ２では、ゲート電極部１１ｂの側面上に位置する第１保護膜１６ｂおよび第２保護膜２０ｂ、すなわち、シリコン窒化膜１５ｂ、シリコン酸化膜１７ｂおよびシリコン窒化膜１９ｂがオフセットスペーサ２１ｂとなる。
【０１２３】
次に、そのオフセットスペーサ２１ｂとゲート電極部１１ｂをマスクとして、たとえば、フッ化ボロン（ＢＦ2）、ボロン（Ｂ）あるいはインジウム（Ｉｎ）等のｐ型の不純物イオンを注入（矢印）することにより、半導体基板１の表面から所定の深さにわたりｐ型のエクステンション注入領域２３ｂが形成される。また、ヒ素（Ａｓ）あるいはリン（Ｐ）等のｎ型の不純物イオンを注入することにより、ｎ型のハロー注入領域（図示せず）が形成される。
【０１２４】
次に、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン８２が除去される。次に、図４１に示すように、レジストパターン８２が除去された半導体基板１が、アンモニア系の薬液等によって洗浄される。このとき、ｎＭＯＳ領域Ｒ１では第１保護膜１６ａと第２保護膜２０ａが薬液に晒され、ｐＭＯＳ領域Ｒ２では第１保護膜１６ｂと第２保護膜２０ｂが薬液に晒されることになる（矢印参照）。
【０１２５】
その後、前述した図１５〜図１９に示す工程と同様の工程を経て、図４２に示すように、ｎＭＯＳ領域Ｒ１では、ハロー領域（図示せず）、エクステンション領域２５ａおよびソース・ドレイン領域３５ａ等が形成されて、ｎチャネル型ＭＯＳトランジスタＴ１の主要部分が形成される。一方、ｐＭＯＳ領域Ｒ２では、ハロー領域（図示せず）、エクステンション領域２５ｂおよびソース・ドレイン領域３５ｂ等が形成されて、ｐチャネル型ＭＯＳトランジスタＴ２の主要部分が形成される。
【０１２６】
上述した半導体装置では、ｐＭＯＳ領域Ｒ２にエクステンション注入領域２３ｂを形成する際に、半導体基板１の表面が露出していることで、エクステンション注入領域２３ｂとして、半導体基板１の表面の近傍部分に不純物濃度のより高い領域を形成することができる。
【０１２７】
このように、第１保護膜１６ａ，１６ｂが半導体基板１の表面に実質的に残されていないことで、第１保護膜１６ａ，１６ｂとして、ゲート電極部１１ａ，１１ｂの側面に沿って形成されている部分（部分Ａ）の下端部から半導体基板の表面に沿ってゲート電極部１１ａ，１１ｂから遠ざかる方向に延在する部分（部分Ｂ）は、第２保護膜２０ａ，２０ｂの厚みに相当する分だけになる。
【０１２８】
また、上述した半導体装置では、ｎＭＯＳ領域Ｒ１では、第１保護膜１６ａのうち、ゲート電極部１１ａの側面上に位置する部分がオフセットスペーサ２１ａとされ、ｐＭＯＳ領域Ｒ２では、ゲート電極部１１ｂの側面上に位置する第１保護膜１６ｂおよび第２保護膜２０ｂがオフセットスペーサ２１ｂとされる。
【０１２９】
これにより、オフセットスペーサ２１ａ，２１ｂとして、ｎＭＯＳ領域Ｒ１とｐＭＯＳ領域Ｒ２とでその厚み（積層数）が変えられることになり、ｎチャネル型ＭＯＳトランジスタおよびｐチャネル型ＭＯＳトランジスタのそれぞれの特性に対応した所望の不純物プロファイルを有するエクステンション領域等を精度よく形成することができる。
【０１３０】
また、ｎＭＯＳ領域Ｒ１において、ゲート電極部１１ａの側面上に位置する第１保護膜１６ａの部分をオフセットスペーサ２１ａとしてエクステンション注入領域２３ａが形成された後に、アンモニア系の薬液等によって半導体基板１の洗浄（洗浄Ａ）が行われる。さらに、ｐＭＯＳ領域Ｒ２において、ゲート電極部１１ｂの側面上に位置する第１保護膜１６ｂおよび第２保護膜２０ｂをオフセットスペーサ２１ｂとしてエクステンション注入領域２３ｂが形成された後に、アンモニア系の薬液等によって半導体基板１の洗浄（洗浄Ｂ）が行われる。
【０１３１】
上述した半導体装置では、洗浄Ａにおいて薬液に直接晒される第１保護膜１６ａ，１６ｂとして薬液耐性の高いシリコン窒化膜１５ａ，１５ｂが形成されていることで、第１保護膜１６ａ，１６ｂが薄くなるのを阻止することができる。また、薬液が浸透することによってゲート電極部１１ａ，１１ｂの金属膜７ａ，７ｂが消失するのを未然に防ぐことができる。
【０１３２】
また、洗浄Ｂでは、表面に薬液耐性の高いシリコン窒化膜１９ａ，１９ｂが形成された第２保護膜２０ａ，２０ｂが、ゲート電極部１１ａ，１１ｂの側面を覆うように形成されていることで、少なくとも、ゲート電極部１１ａ，１１ｂに対して側方からの薬液の浸透を阻止することができる。
【０１３３】
さらに、第１保護膜１６ａ，１６ｂが薄くなるのが阻止されることで、ｐＭＯＳ領域Ｒ２では、第１保護膜１６ｂと第２保護膜２０ｂによるオフセットスペーサ２１ｂとして所望の厚みを確保することができ、そのオフセットスペーサ２１ｂをマスクとして、所望の不純物プロファイルを有するエクステンション注入領域２３ｂを形成することができる。
【０１３４】
また、前述したように、オフセットスペーサ２１ａ，２１ｂとしての機能を有する第１保護膜１６ａ，１６ｂおよび第２保護膜２０ａ，２０ｂとして、シリコン窒化膜１５ａ，１５ｂ、シリコン酸化膜１７ａ，１７ｂを適用することで、ゲートリークを減少させることができる。
【０１３５】
そして、熱処理により不純物が熱拡散することで、ｎＭＯＳ領域Ｒ１では、１対のエクステンション領域２５ａのそれぞれは、ゲート電極部１１ａの側面上に位置する第１保護膜１６ａの表面直下の半導体基板１の位置から、ゲート電極部１１ａの側へ、熱拡散長に基づく所定の距離だけ隔てられた位置を端部（第１端部）として、ゲート電極部１１ａから遠ざかる方向に延在するように形成されている。
【０１３６】
一方、ｐＭＯＳ領域Ｒ２では、１対のエクステンション領域２５ｂのそれぞれは、ゲート電極部１１ｂの側面上に位置する第２保護膜２０ｂの表面直下の半導体基板１の位置から、ゲート電極部１１ｂの側へ、熱拡散長に基づく所定の距離だけ隔てられた位置を端部（第２端部）として、ゲート電極部１１ｂから遠ざかる方向に延在するように形成されている。
【０１３７】
さらに、ｎＭＯＳ領域Ｒ１では、１対のソース・ドレイン領域３５ａのそれぞれは、ゲート電極部１１ａの側面上に位置するサイドウォールスペーサ３１ａの表面直下の半導体基板１の位置（位置Ａ）から、ゲート電極部１１ａの側へ、熱拡散長に基づく所定の距離だけ隔てられた位置を端部（第３端部）として、ゲート電極部１１ａから遠ざかる方向に延在するように形成されている。この第３端部は、位置Ａと第１端部との間に位置することになる。
【０１３８】
一方、ｐＭＯＳ領域Ｒ２では、１対のソース・ドレイン領域３５ｂのそれぞれは、ゲート電極部１１ｂの側面上に位置するサイドウォールスペーサ３１ｂの表面直下の半導体基板１の位置（位置Ｂ）から、ゲート電極部１１ｂの側へ、熱拡散長に基づく所定の距離だけ隔てられた位置を端部（第４端部）として、ゲート電極部１１ｂから遠ざかる方向に延在するように形成されている。この第４端部は、位置Ｂと第２端部との間に位置することになる。
【０１３９】
（実施の形態４）
ここでは、ゲート電極部の側面上にオフセットスペーサとなる保護膜として、シリコン窒化膜を含む保護膜が形成されたさらに他のＭＯＳトランジスタを備えた半導体装置について説明する。
【０１４０】
まず、図４３に示すように、半導体基板１におけるｎＭＯＳ領域Ｒ１では、界面層３ａ上に、所定の誘電率を有するＨｉｇｈ−ｋ膜５ａ、所定の仕事関数を有する金属膜７ａおよびポリシリコン膜９ａを積層させる態様で、ｎチャネル型ＭＯＳトランジスタのゲート電極部１１ａが形成される。一方、半導体基板１におけるｐＭＯＳ領域Ｒ２では、界面層３ｂ上に、所定の誘電率を有するＨｉｇｈ−ｋ膜５ｂ、所定の仕事関数を有する金属膜７ｂおよびポリシリコン膜９ｂを積層させる態様で、ｐチャネル型ＭＯＳトランジスタのゲート電極部１１ｂが形成される。次に、ゲート電極部１１ａ，１１ｂの側面を覆うように、半導体基板１上に、膜厚約数ｎｍ程度のシリコン窒化膜１５が形成される。
【０１４１】
次に、図４４に示すように、ゲート電極部１１ａ，１１ｂの側面上に位置するシリコン窒化膜１５の部分を残す態様で、シリコン窒化膜１５に異方性エッチングを施すことにより、半導体基板１の表面上に位置するシリコン窒化膜１５の部分が除去されて半導体基板１の表面が露出する。こうして、ｎＭＯＳ領域Ｒ１では、シリコン窒化膜１５ａによってゲート電極部１１ａを保護する第１保護膜１６ａが形成され、ｐＭＯＳ領域Ｒ２では、シリコン窒化膜１５ｂによってゲート電極部１１ｂを保護する第１保護膜１６ｂが形成される。
【０１４２】
次に、ｎＭＯＳ領域Ｒ１を露出し、ｐＭＯＳ領域Ｒ２を覆う態様でレジストパターン８１が形成される。ｎＭＯＳ領域Ｒ１では、ゲート電極部１１ａの側面上に位置する第１保護膜１６ａ、すなわち、シリコン窒化膜１５ａがオフセットスペーサ２１ａとなる。次に、そのオフセットスペーサ２１ａとゲート電極部１１ａをマスクとして、たとえば、ヒ素（Ａｓ）あるいはリン（Ｐ）等のｎ型の不純物イオンを注入（矢印）することにより、半導体基板１の表面から所定の深さにわたりｎ型のエクステンション注入領域２３ａが形成される。また、インジウム（Ｉｎ）、フッ化ボロン（ＢＦ2）あるいはボロン（Ｂ）等のｐ型の不純物イオンを斜め注入することにより、ｐ型のハロー注入領域（図示せず）が形成される。
【０１４３】
次に、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン８１が除去される。次に、図４５に示すように、レジストパターン８１が除去された半導体基板１が、アンモニア系の薬液等によって洗浄される。このとき、ｎＭＯＳ領域Ｒ１では、第１保護膜１６ａが薬液に晒され、ｐＭＯＳ領域Ｒ２では、第１保護膜１６ｂが薬液に晒されることになる（矢印参照）。
【０１４４】
次に、図４６に示すように、シリコン窒化膜１５ａ，１５ｂを覆うように、半導体基板１上にシリコン窒化膜１９が形成される。次に、図４７に示すように、ゲート電極部１１ａ，１１ｂの側面上に位置するシリコン窒化膜１９の部分を残す態様で、シリコン窒化膜１９に異方性エッチングを施すことにより、半導体基板１の表面上に位置するシリコン窒化膜１９の部分が除去されて、半導体基板１の表面が露出する。
【０１４５】
こうして、ｎＭＯＳ領域Ｒ１では、シリコン窒化膜１９ａによって、第１保護膜１６ａをさらに覆う第２保護膜２０ａが形成され、ｐＭＯＳ領域Ｒ２では、シリコン窒化膜１９ｂによって、第１保護膜１６ｂをさらに覆う第２保護膜２０ｂが形成される。
【０１４６】
次に、図４８に示すように、ｎＭＯＳ領域Ｒ１を覆い、ｐＭＯＳ領域Ｒ２を露出する態様でレジストパターン８２が形成される。ｐＭＯＳ領域Ｒ２では、ゲート電極部１１ｂの側面上に位置する第１保護膜１６ｂおよび第２保護膜２０ｂ、すなわち、シリコン窒化膜１５ｂおよびシリコン窒化膜１９ｂがオフセットスペーサ２１ｂとなる。
【０１４７】
次に、そのオフセットスペーサ２１ｂとゲート電極部１１ｂをマスクとして、たとえば、フッ化ボロン（ＢＦ2）、ボロン（Ｂ）あるいはインジウム（Ｉｎ）等のｐ型の不純物イオンを注入（矢印）することにより、半導体基板１の表面から所定の深さにわたりｐ型のエクステンション注入領域２３ｂが形成される。また、ヒ素（Ａｓ）あるいはリン（Ｐ）等のｎ型の不純物イオンを注入することにより、ｎ型のハロー注入領域（図示せず）が形成される。
【０１４８】
次に、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン８２が除去される。次に、図４９に示すように、レジストパターン８２が除去された半導体基板１が、アンモニア系の薬液等によって洗浄される。このとき、ｎＭＯＳ領域Ｒ１では第１保護膜１６ａと第２保護膜２０ａが薬液に晒され、ｐＭＯＳ領域Ｒ２では第１保護膜１６ｂと第２保護膜２０ｂが薬液に晒されることになる（矢印参照）。
【０１４９】
その後、前述した図１５〜図１９に示す工程と同様の工程を経て、図５０に示すように、ｎＭＯＳ領域Ｒ１では、ハロー領域（図示せず）、エクステンション領域２５ａおよびソース・ドレイン領域３５ａ等が形成されて、ｎチャネル型ＭＯＳトランジスタＴ１の主要部分が形成される。一方、ｐＭＯＳ領域Ｒ２では、ハロー領域（図示せず）、エクステンション領域２５ｂおよびソース・ドレイン領域３５ｂ等が形成されて、ｐチャネル型ＭＯＳトランジスタＴ２の主要部分が形成される。
【０１５０】
上述した半導体装置では、ｎＭＯＳ領域Ｒ１にエクステンション注入領域２３ａを形成する際に、半導体基板１の表面が露出していることで、エクステンション注入領域２３ａとして、半導体基板１の表面の近傍部分に不純物濃度のより高い領域を形成することができる。また、ｐＭＯＳ領域Ｒ２にエクステンション注入領域２３ｂを形成する際にも、半導体基板１の表面が露出していることで、エクステンション注入領域２３ｂとして、半導体基板１の表面の近傍部分に不純物濃度のより高い領域を形成することができる。
【０１５１】
このように、ｎＭＯＳ領域Ｒ１にエクステンション注入領域２３ａを形成する時点で、第１保護膜１６ａ，１６ｂが半導体基板１の表面に実質的に残されていないことで、第１保護膜１６ａ，１６ｂとして、ゲート電極部１１ａ，１１ｂの側面に沿って形成されている部分だけとなる。また、第２保護膜２０ａ，２０ｂも、そのような第１保護膜１６ａ，１６ｂの表面に沿って形成されている部分だけとなる。
【０１５２】
また、上述した半導体装置では、ｎＭＯＳ領域Ｒ１では、第１保護膜１６ａのうち、ゲート電極部１１ａの側面上に位置する部分がオフセットスペーサ２１ａとされ、ｐＭＯＳ領域Ｒ２では、ゲート電極部１１ｂの側面上に位置する第１保護膜１６ｂおよび第２保護膜２０ｂがオフセットスペーサ２１ｂとされる。
【０１５３】
これにより、オフセットスペーサ２１ａ，２１ｂとして、ｎＭＯＳ領域Ｒ１とｐＭＯＳ領域Ｒ２とでその厚み（積層数）が変えられることになり、ｎチャネル型ＭＯＳトランジスタおよびｐチャネル型ＭＯＳトランジスタのそれぞれの特性に対応した所望の不純物プロファイルを有するエクステンション領域等を精度よく形成することができる。
【０１５４】
また、ｎＭＯＳ領域Ｒ１において、ゲート電極部１１ａの側面上に位置する第１保護膜１６ａをオフセットスペーサ２１ａとしてエクステンション注入領域２３ａが形成された後に、アンモニア系の薬液等によって半導体基板１の洗浄（洗浄Ａ）が行われる。さらに、ｐＭＯＳ領域Ｒ２において、ゲート電極部１１ｂの側面上に位置する第１保護膜１６ｂおよび第２保護膜２０ｂをオフセットスペーサ２１ｂとしてエクステンション注入領域２３ｂが形成された後に、アンモニア系の薬液等によって半導体基板１の洗浄（洗浄Ｂ）が行われる。
【０１５５】
上述した半導体装置において、洗浄Ａでは、薬液耐性の高いシリコン窒化膜１５ａ，１５ｂからなる第１保護膜１６ａ，１６ｂが、ゲート電極部１１ａ，１１ｂの側面を覆うように形成されていることで、少なくとも、ゲート電極部１１ａ，１１ｂに対して側方からの薬液の浸透を阻止することができる。また、洗浄Ｂでも、薬液耐性の高いシリコン窒化膜１９ａ，１９ｂが形成された第２保護膜２０ａ，２０ｂが、ゲート電極部１１ａ，１１ｂの側面を覆うように形成されていることで、少なくとも、ゲート電極部１１ａ，１１ｂに対して側方からの薬液の浸透を阻止することができる。
【０１５６】
さらに、第１保護膜１６ａ，１６ｂが薄くなるのが阻止されることで、ｐＭＯＳ領域Ｒ２では、第１保護膜１６ｂと第２保護膜２０ｂによるオフセットスペーサ２１ｂとして所望の厚みを確保することができ、そのオフセットスペーサ２１ｂをマスクとして、所望の不純物プロファイルを有するエクステンション注入領域２３ｂを形成することができる。
【０１５７】
また、前述したように、オフセットスペーサ２１ａ，２１ｂとしての機能を有する第１保護膜１６ａ，１６ｂおよび第２保護膜２０ａ，２０ｂとして、シリコン窒化膜１５ａ，１５ｂ、シリコン酸化膜１７ａ，１７ｂを適用することで、ゲートリークを減少させることができる。
【０１５８】
そして、熱処理により不純物が熱拡散することで、ｎＭＯＳ領域Ｒ１では、１対のエクステンション領域２５ａのそれぞれは、ゲート電極部１１ａの側面上に位置する第１保護膜１６ａの表面直下の半導体基板１の位置から、ゲート電極部１１ａの側へ、熱拡散長に基づく所定の距離だけ隔てられた位置を端部（第１端部）として、ゲート電極部１１ａから遠ざかる方向に延在するように形成されている。
【０１５９】
一方、ｐＭＯＳ領域Ｒ２では、１対のエクステンション領域２５ｂのそれぞれは、ゲート電極部１１ｂの側面上に位置する第２保護膜２０ｂの表面直下の半導体基板１の位置から、ゲート電極部１１ｂの側へ、熱拡散長に基づく所定の距離だけ隔てられた位置を端部（第２端部）として、ゲート電極部１１ｂから遠ざかる方向に延在するように形成されている。
【０１６０】
さらに、ｎＭＯＳ領域Ｒ１では、１対のソース・ドレイン領域３５ａのそれぞれは、ゲート電極部１１ａの側面上に位置するサイドウォールスペーサ３１ａの表面直下の半導体基板１の位置（位置Ａ）から、ゲート電極部１１ａの側へ、熱拡散長に基づく所定の距離だけ隔てられた位置を端部（第３端部）として、ゲート電極部１１ａから遠ざかる方向に延在するように形成されている。この第３端部は、位置Ａと第１端部との間に位置することになる。
【０１６１】
一方、ｐＭＯＳ領域Ｒ２では、１対のソース・ドレイン領域３５ｂのそれぞれは、ゲート電極部１１ｂの側面上に位置するサイドウォールスペーサ３１ｂの表面直下の半導体基板１の位置（位置Ｂ）から、ゲート電極部１１ｂの側へ、熱拡散長に基づく所定の距離だけ隔てられた位置を端部（第４端部）として、ゲート電極部１１ｂから遠ざかる方向に延在するように形成されている。この第４端部は、位置Ｂと第２端部との間に位置することになる。
【０１６２】
（実施の形態５）
ここでは、しきい値電圧の異なる複数のＭＯＳトランジスタを備えた半導体装置について説明する。なお、説明の便宜上、相対的に高いしきい値電圧を、高しきい値電圧（Ｈｖｔ）、相対的に低いしきい値電圧を低しきい値電圧（Ｌｖｔ）、その中間のしきい値電圧を中しきい値電圧（Ｍｖｔ）と称する。また、ＭＯＳトランジスタとして、図２０に示す態様のＭＯＳトランジスタを例に挙げる。
【０１６３】
図５１に示すように、半導体基板１におけるｎＭＯＳ領域Ｒ１では、界面層３ａ上に、所定の誘電率を有するＨｉｇｈ−ｋ膜５ａ、所定の仕事関数を有する金属膜７ａおよびポリシリコン膜９ａを積層させる態様で、ｎチャネル型ＭＯＳトランジスタのゲート電極部として、領域Ｒ１ＨにＨｖｔ対応のゲート電極部１１ａＨが形成され、領域Ｒ１ＭにＭｖｔ対応のゲート電極部１１ａＭが形成され、領域Ｒ１ＬにＬｖｔ対応のゲート電極部１１ａＬが形成される。
【０１６４】
一方、半導体基板１におけるｐＭＯＳ領域Ｒ２では、界面層３ｂ上に、所定の誘電率を有するＨｉｇｈ−ｋ膜５ｂ、所定の仕事関数を有する金属膜７ｂおよびポリシリコン膜９ｂを積層させる態様で、ｐチャネル型ＭＯＳトランジスタのゲート電極部として、領域Ｒ２ＨにＨｖｔ対応のゲート電極部１１ｂＨが形成され、領域Ｒ２ＭにＭｖｔ対応のゲート電極部１１ｂＭが形成され、領域Ｒ２ＬにＬｖｔ対応のゲート電極部１１ｂＬが形成される。
【０１６５】
次に、ゲート電極部１１ａＨ〜１１ａＬ，１１ｂＨ〜１１ｂＬをパターニングするためのマスクとなったレジスト（図示せず）が酸素プラズマの雰囲気中で除去されることによって、ゲート電極部１１ａＨ〜１１ａＬの表面には酸化層１３ａが形成され、ゲート電極部１１ｂＨ〜１１ｂＬの表面には酸化層１３ｂが形成される。
【０１６６】
次に、図５２に示すように、酸化層１３ａ，１３ｂを覆うように、半導体基板１上に、膜厚約数ｎｍ程度のシリコン窒化膜１５が形成される。こうして、ｎＭＯＳ領域Ｒ１では、酸化層１３ａとシリコン窒化膜１５（１５ａ）とによって、ゲート電極部１１ａＨ〜１１ａＬを保護する第１保護膜１６ａが形成され、ｐＭＯＳ領域Ｒ２では、酸化層１３ｂとシリコン窒化膜１５（１５ｂ）とによって、ゲート電極部１１ｂＨ〜１１ｂＬを保護する第１保護膜１６ｂが形成される。
【０１６７】
次に、図５３に示すように、ｎＭＯＳ領域Ｒ１のうち領域Ｒ１Ｈを露出し、他の領域Ｒ１Ｍ、領域Ｒ１ＬおよびｐＭＯＳ領域Ｒ２を覆う態様でレジストパターン９１が形成される。領域Ｒ１Ｈでは、第１保護膜１６ａのうち、ゲート電極部１１ａＨの側面上に位置する第１保護膜１６ａの部分、すなわち、酸化層１３ａとシリコン窒化膜１５ａの部分がオフセットスペーサ２１ａとなる。
【０１６８】
次に、そのオフセットスペーサ２１ａとゲート電極部１１ａＨをマスクとして、たとえば、ヒ素（Ａｓ）あるいはリン（Ｐ）等のｎ型の不純物イオンを注入（矢印）することにより、領域Ｒ１Ｈでは、半導体基板１の表面から所定の深さにわたりｎ型のエクステンション注入領域２３ａＨが形成される。また、インジウム（Ｉｎ）、フッ化ボロン（ＢＦ2）あるいはボロン（Ｂ）等のｐ型の不純物イオンを斜め注入することにより、ｐ型のハロー注入領域（図示せず）が形成される。
【０１６９】
次に、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン９１が除去される。次に、図５４に示すように、レジストパターン９１が除去された半導体基板１が、アンモニア系の薬液等によって洗浄される。このとき、ｎＭＯＳ領域Ｒ１における領域Ｒ１Ｈ、Ｒ１Ｍ、Ｒ１Ｌでは、第１保護膜１６ａが薬液に晒され、ｐＭＯＳ領域Ｒ２の領域Ｒ２Ｈ、Ｒ２Ｍ、Ｒ２Ｌでは、第１保護膜１６ｂが薬液に晒されることになる（矢印参照）。
【０１７０】
次に、図５５に示すように、ｎＭＯＳ領域Ｒ１のうち領域Ｒ１Ｍを露出し、他の領域Ｒ１Ｈ、領域Ｒ１ＬおよびｐＭＯＳ領域Ｒ２を覆う態様でレジストパターン９２が形成される。領域Ｒ１Ｍでは、第１保護膜１６ａのうち、ゲート電極部１１ａＭの側面上に位置する第１保護膜１６ａの部分、すなわち、酸化層１３ａとシリコン窒化膜１５ａの部分がオフセットスペーサ２１ａとなる。
【０１７１】
次に、そのオフセットスペーサ２１ａとゲート電極部１１ａＭをマスクとして、たとえば、ヒ素（Ａｓ）あるいはリン（Ｐ）等のｎ型の不純物イオンを注入（矢印）することにより、領域Ｒ１Ｍでは、半導体基板１の表面から所定の深さにわたりｎ型のエクステンション注入領域２３ａＭが形成される。また、インジウム（Ｉｎ）、フッ化ボロン（ＢＦ2）あるいはボロン（Ｂ）等のｐ型の不純物イオンを斜め注入することにより、ｐ型のハロー注入領域（図示せず）が形成される。
【０１７２】
次に、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン９２が除去される。次に、図５６に示すように、レジストパターン９２が除去された半導体基板１が、アンモニア系の薬液等によって洗浄される。このとき、ｎＭＯＳ領域Ｒ１における領域Ｒ１Ｈ、Ｒ１Ｍ、Ｒ１Ｌでは、第１保護膜１６ａが薬液に晒され、ｐＭＯＳ領域Ｒ２の領域Ｒ２Ｈ、Ｒ２Ｍ、Ｒ２Ｌでは、第１保護膜１６ｂが薬液に晒されることになる（矢印参照）。
【０１７３】
次に、図５７に示すように、ｎＭＯＳ領域Ｒ１のうち領域Ｒ１Ｌを露出し、他の領域Ｒ１Ｈ、領域Ｒ１ＭおよびｐＭＯＳ領域Ｒ２を覆う態様でレジストパターン９３が形成される。領域Ｒ１Ｌでは、第１保護膜１６ａのうち、ゲート電極部１１ａＭの側面上に位置する第１保護膜１６ａの部分、すなわち、酸化層１３ａとシリコン窒化膜１５ａの部分がオフセットスペーサ２１ａとなる。
【０１７４】
次に、そのオフセットスペーサ２１ａとゲート電極部１１ａＬをマスクとして、たとえば、ヒ素（Ａｓ）あるいはリン（Ｐ）等のｎ型の不純物イオンを注入（矢印）することにより、領域Ｒ１Ｌでは、半導体基板１の表面から所定の深さにわたりｎ型のエクステンション注入領域２３ａＬが形成される。また、インジウム（Ｉｎ）、フッ化ボロン（ＢＦ2）あるいはボロン（Ｂ）等のｐ型の不純物イオンを斜め注入することにより、ｐ型のハロー注入領域（図示せず）が形成される。
【０１７５】
次に、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン９３が除去される。次に、図５８に示すように、レジストパターン９３が除去された半導体基板１が、アンモニア系の薬液等によって洗浄される。このとき、ｎＭＯＳ領域Ｒ１における領域Ｒ１Ｈ、Ｒ１Ｍ、Ｒ１Ｌでは、第１保護膜１６ａが薬液に晒され、ｐＭＯＳ領域Ｒ２の領域Ｒ２Ｈ、Ｒ２Ｍ、Ｒ２Ｌでは、第１保護膜１６ｂが薬液に晒されることになる（矢印参照）。
【０１７６】
次に、図５９に示すように、酸素プラズマ雰囲気中においてシリコン窒化膜１５ａ，１５ｂの表面を酸化することにより、膜厚約１〜２ｎｍ程度のシリコン酸化膜１７が形成される。このシリコン酸化膜１７は、レジストパターンを除去する際のアッシング処理により、シリコン窒化膜１５ａ、１５ｂ上に形成してもよい。次に、図６０に示すように、シリコン酸化膜１７を覆うように、半導体基板１上にシリコン窒化膜１９が形成される。次に、図６１に示すように、シリコン酸化膜１７をエッチングストッパ膜として、シリコン窒化膜１９に異方性エッチングを施すことにより、ゲート電極部１１ａ，１１ｂの側面上に位置するシリコン窒化膜１９ａ，１９ｂを残して、他の部分に位置するシリコン窒化膜１９が除去される。
【０１７７】
こうして、ｎＭＯＳ領域Ｒ１では、シリコン酸化膜１７（１７ａ）とシリコン窒化膜１９ａとによって、第１保護膜１６ａをさらに覆う第２保護膜２０ａが形成され、ｐＭＯＳ領域Ｒ２では、シリコン酸化膜１７（１７ｂ）とシリコン窒化膜１９ｂとによって、第１保護膜１６ｂをさらに覆う第２保護膜２０ｂが形成される。
【０１７８】
次に、図６２に示すように、ｐＭＯＳ領域Ｒ２のうち領域Ｒ２Ｈを露出し、他の領域Ｒ２Ｍ、領域Ｒ２ＬおよびｎＭＯＳ領域Ｒ１を覆う態様でレジストパターン９４が形成される。領域Ｒ２Ｈでは、第１保護膜１６ｂおよび第２保護膜２０ｂのうち、ゲート電極部１１ｂＨの側面上に位置する第１保護膜１６ｂの部分および第２保護膜２０ｂの部分、すなわち、酸化層１３ｂ、シリコン窒化膜１５ｂ、シリコン酸化膜１７ｂおよびシリコン窒化膜１９ｂの部分がオフセットスペーサ２１ｂとなる。
【０１７９】
次に、そのオフセットスペーサ２１ｂとゲート電極部１１ｂＨをマスクとして、たとえば、フッ化ボロン（ＢＦ2）、ボロン（Ｂ）あるいはインジウム（Ｉｎ）等のｐ型の不純物イオンを注入（矢印）することにより、半導体基板１の表面から所定の深さにわたりｐ型のエクステンション注入領域２３ｂＨが形成される。また、ヒ素（Ａｓ）あるいはリン（Ｐ）等のｎ型の不純物イオンを注入することにより、ｎ型のハロー注入領域（図示せず）が形成される。
【０１８０】
次に、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン９４が除去される。次に、図６３に示すように、レジストパターン９４が除去された半導体基板１が、アンモニア系の薬液等によって洗浄される。このとき、ｎＭＯＳ領域Ｒ１における領域Ｒ１Ｈ、Ｒ１Ｍ、Ｒ１Ｌでは、第２保護膜２０ａが薬液に晒され、ｐＭＯＳ領域Ｒ２の領域Ｒ２Ｈ、Ｒ２Ｍ、Ｒ２Ｌでは、第２保護膜２０ｂが薬液に晒されることになる（矢印参照）。このとき、アンモニア系の薬液等により、シリコン窒化膜１９ａ、１９ｂによって覆われていないシリコン酸化膜１７ａ、１７ｂは完全に除去されるか、シリコン窒化膜１９ａ、１９ｂによって覆われている部分に比べて薄くなる。なお、図６３は、シリコン窒化膜１９ａ、１９ｂによって覆われていないシリコン酸化膜１７ａ、１７ｂが完全に除去された場合を示す。
【０１８１】
次に、図６４に示すように、ｐＭＯＳ領域Ｒ２のうち領域Ｒ２Ｍを露出し、他の領域Ｒ２Ｈ、領域Ｒ２ＬおよびｎＭＯＳ領域Ｒ１を覆う態様でレジストパターン９５が形成される。領域Ｒ２Ｍでは、第１保護膜１６ｂおよび第２保護膜２０ｂのうち、ゲート電極部１１ｂＭの側面上に位置する第１保護膜１６ｂの部分および第２保護膜２０ｂの部分、すなわち、酸化層１３ｂ、シリコン窒化膜１５ｂ、シリコン酸化膜１７ｂおよびシリコン窒化膜１９ｂの部分がオフセットスペーサ２１ｂとなる。
【０１８２】
次に、そのオフセットスペーサ２１ｂとゲート電極部１１ｂＭをマスクとして、たとえば、フッ化ボロン（ＢＦ2）、ボロン（Ｂ）あるいはインジウム（Ｉｎ）等のｐ型の不純物イオンを注入（矢印）することにより、半導体基板１の表面から所定の深さにわたりｐ型のエクステンション注入領域２３ｂＭが形成される。また、ヒ素（Ａｓ）あるいはリン（Ｐ）等のｎ型の不純物イオンを注入することにより、ｎ型のハロー注入領域（図示せず）が形成される。
【０１８３】
次に、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン９５が除去される。次に、図６５に示すように、レジストパターン９５が除去された半導体基板１が、アンモニア系の薬液等によって洗浄される。このとき、ｎＭＯＳ領域Ｒ１における領域Ｒ１Ｈ、Ｒ１Ｍ、Ｒ１Ｌでは、第２保護膜２０ａが薬液に晒され、、ｐＭＯＳ領域Ｒ２の領域Ｒ２Ｈ、Ｒ２Ｍ、Ｒ２Ｌでは、第２保護膜２０ｂが薬液に晒されることになる（矢印参照）。
【０１８４】
次に、図６６に示すように、ｐＭＯＳ領域Ｒ２のうち領域Ｒ２Ｌを露出し、他の領域Ｒ２Ｈ、領域Ｒ２ＭおよびｎＭＯＳ領域Ｒ１を覆う態様でレジストパターン９６が形成される。領域Ｒ２Ｌでは、第１保護膜１６ｂおよび第２保護膜２０ｂのうち、ゲート電極部１１ｂＬの側面上に位置する第１保護膜１６ｂの部分および第２保護膜２０ｂの部分、すなわち、酸化層１３ｂ、シリコン窒化膜１５ｂ、シリコン酸化膜１７ｂおよびシリコン窒化膜１９ｂの部分がオフセットスペーサ２１ｂとなる。
【０１８５】
次に、そのオフセットスペーサ２１ｂとゲート電極部１１ｂＬをマスクとして、たとえば、フッ化ボロン（ＢＦ2）、ボロン（Ｂ）あるいはインジウム（Ｉｎ）等のｐ型の不純物イオンを注入（矢印）することにより、半導体基板１の表面から所定の深さにわたりｐ型のエクステンション注入領域２３ｂＬが形成される。また、ヒ素（Ａｓ）あるいはリン（Ｐ）等のｎ型の不純物イオンを注入することにより、ｎ型のハロー注入領域（図示せず）が形成される。
【０１８６】
次に、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン９６が除去される。次に、図６７に示すように、レジストパターン９６が除去された半導体基板１が、アンモニア系の薬液等によって洗浄される。このとき、ｎＭＯＳ領域Ｒ１における領域Ｒ１Ｈ、Ｒ１Ｍ、Ｒ１Ｌでは、第２保護膜２０ａが薬液に晒され、、ｐＭＯＳ領域Ｒ２の領域Ｒ２Ｈ、Ｒ２Ｍ、Ｒ２Ｌでは、第２保護膜２０ｂが薬液に晒されることになる（矢印参照）。
【０１８７】
次に、前述した図１５および図１６に示す工程と同様の工程を経てサイドウォールスペーサ（図示せず）が形成される。その後、図１７〜図１９に示す工程と同様の処理を、領域Ｒ１Ｈ〜Ｒ１Ｌ、Ｒ２Ｈ〜Ｒ２Ｌごとに施すことにより、領域Ｒ１Ｈ〜Ｒ１Ｌ、Ｒ２Ｈ〜Ｒ２Ｌのそれぞれに、ソース・ドレイン注入領域（図示せず）が形成される。次に、図１９に示す工程と同様に、所定の熱処理を施すことにより、エクステンション注入領域２３ａＨ〜２３ａＬ，２３ｂＨ〜２３ｂＬおよびソース・ドレイン注入領域に注入された不純物イオンを熱拡散させる。
【０１８８】
これにより、図６８に示すように、ｎＭＯＳ領域Ｒ１では、ハロー領域（図示せず）、エクステンション領域２５ａＨ〜２５ａＬおよびソース・ドレイン領域３５ａＨ〜３５ａＬ等が形成されて、ｎチャネル型ＭＯＳトランジスタとして、Ｈｖｔ対応のＭＯＳトランジスタＴ１Ｈ、Ｍｖｔ対応のＭＯＳトランジスタＴ１ＭおよびＬｖｔ対応のＭＯＳトランジスタＴ１Ｌのそれぞれの主要部分が形成される。
【０１８９】
一方、ｐＭＯＳ領域Ｒ２では、ハロー領域（図示せず）、エクステンション領域２５ｂＨ〜２５ｂＬおよびソース・ドレイン領域３５ｂＨ〜３５ｂＬ等が形成されて、ｐチャネル型ＭＯＳトランジスタとして、Ｈｖｔ対応のＭＯＳトランジスタＴ２Ｈ、Ｍｖｔ対応のＭＯＳトランジスタＴ２ＭおよびＬｖｔ対応のＭＯＳトランジスタＴ２Ｌのそれぞれの主要部分が形成される。
【０１９０】
上述した半導体装置では、特に、しきい値電圧に対応したエクステンション注入領域２３ａＨ〜２３ａＬ，２３ｂＨ〜２３ｂＬが、対応する領域Ｒ１Ｈ〜Ｒ１Ｌ、Ｒ２Ｈ〜Ｒ２Ｌに形成されるたびに半導体基板１が洗浄される。すなわち、ｎＭＯＳ領域Ｒ１（領域Ｒ１Ｈ〜Ｒ１Ｌ）にエクステンション注入領域２３ａＨ〜２３ａＬを形成する際に、半導体基板１には３回の洗浄（洗浄Ａ）が行われることになる。一方、ｐＭＯＳ領域Ｒ２（領域Ｒ２Ｈ〜Ｒ２Ｌ）にエクステンション注入領域２３ｂＨ〜２３ｂＬを形成する際にも、半導体基板１には３回の洗浄（洗浄Ｂ）が行われることになる。
【０１９１】
上述した半導体装置では、洗浄Ａにおいて薬液に直接晒される第１保護膜１６ａ，１６ｂの表面に薬液耐性の高いシリコン窒化膜１５ａ，１５ｂが形成されていることで、複数回の洗浄を行った場合でも、第１保護膜１６ａ，１６ｂが薄くなるのを阻止することができる。また、薬液が浸透することによってゲート電極部１１ａＨ〜１１ａＬ、１１ｂＨ〜１１ｂＬの金属膜７ａ，７ｂが消失するのを未然に防ぐことができる。
【０１９２】
また、洗浄Ｂにおいて薬液に直接晒される第２保護膜２０ａ，２０ｂの表面にも薬液耐性の高いシリコン窒化膜１９ａ，１９ｂが形成されていることで、複数回の洗浄を行った場合でも、第２保護膜２０ａ，２０ｂが薄くなるのを阻止することができる。また、第１保護膜１６ａ，１６ｂとともに、薬液がゲート電極部１１ａＨ〜１１ａＬ、１１ｂＨ〜１１ｂＬへ向かって浸透するのを阻止することができる。
【０１９３】
さらに、第１保護膜１６ａ，１６ｂが薄くなるのが阻止されることで、ｐＭＯＳ領域Ｒ２（領域Ｒ２Ｈ〜Ｒ２Ｌ）では、第１保護膜１６ｂと第２保護膜２０ｂによるオフセットスペーサ２１ｂとして所望の厚みを確保することができ、そのオフセットスペーサ２１ｂをマスクとして、所望の不純物プロファイルを有するエクステンション注入領域２３ｂＨ〜２３ｂＬを形成することができる。
【０１９４】
この他、上述した半導体装置では、前述したように、オフセットスペーサ２１ａ，２１ｂとしての機能を有する第１保護膜１６ａ，１６ｂおよび第２保護膜２０ａ，２０ｂとして、シリコン窒化膜１５ａ，１５ｂ、シリコン酸化膜１７ａ，１７ｂを適用することで、ゲートリークを減少させることができる。
【０１９５】
そして、熱処理により不純物が熱拡散することで、ｎＭＯＳ領域Ｒ１では、１対のエクステンション領域２５ａＨ〜２５ａＬのそれぞれは、対応するゲート電極部１１ａＨ〜１１ａＬの側面上に位置する第１保護膜１６ａの表面直下の半導体基板１の位置から、ゲート電極部１１ａの側へ、熱拡散長に基づく所定の距離だけ隔てられた位置を端部（第１端部）として、ゲート電極部１１ａＨ〜１１ａＬから遠ざかる方向に延在するように形成されている。
【０１９６】
一方、ｐＭＯＳ領域Ｒ２では、１対のエクステンション領域２５ｂＨ〜２５ｂＬのそれぞれは、対応するゲート電極部１１ｂＨ〜１１ｂＬの側面上に位置する第２保護膜２０ｂの表面直下の半導体基板１の位置から、ゲート電極部１１ｂの側へ、熱拡散長に基づく所定の距離だけ隔てられた位置を端部（第２端部）として、ゲート電極部１１ｂＨ〜１１ｂＬから遠ざかる方向に延在するように形成されている。
【０１９７】
さらに、ｎＭＯＳ領域Ｒ１では、１対のソース・ドレイン領域３５ａＨ〜３５ａＬのそれぞれは、対応するゲート電極部１１ａＨ〜１１ａＬの側面上に位置するサイドウォールスペーサ３１ａの表面直下の半導体基板１の位置（位置Ａ）から、ゲート電極部１１ａＨ〜１１ａＬの側へ、熱拡散長に基づく所定の距離だけ隔てられた位置を端部（第３端部）として、ゲート電極部１１ａＨ〜１１ａＬから遠ざかる方向に延在するように形成されている。この第３端部は、位置Ａと第１端部との間に位置することになる。
【０１９８】
一方、ｐＭＯＳ領域Ｒ２では、１対のソース・ドレイン領域３５ｂＨ〜３５ｂＬのそれぞれは、対応するゲート電極部１１ｂＨ〜１１ｂＬの側面上に位置するサイドウォールスペーサ３１ｂの表面直下の半導体基板１の位置（位置Ｂ）から、ゲート電極部１１ｂＨ〜１１ｂＬの側へ、熱拡散長に基づく所定の距離だけ隔てられた位置を端部（第４端部）として、ゲート電極部１１ｂＨ〜１１ｂＬから遠ざかる方向に延在するように形成されている。この第４端部は、位置Ｂと第２端部との間に位置することになる。
【０１９９】
なお、上述した半導体装置では、ＭＯＳトランジスタのしきい値電圧として、互いに異なる３種類のしきい値電圧を例に挙げて説明した。ＭＯＳトランジスタのしきい値電圧としては、３種類に限られず、２種類でも４種類以上の異なるしきい値電圧でもよい。しきい値電圧の種類が増えれば、それに対応して半導体基板を洗浄する回数も増えることになり、第１保護膜と第２保護膜による薬液耐性を発揮することができる。また、ＭＯＳトランジスタとして、図２０に示される態様のＭＯＳトランジスタを例に挙げたが、他の実施の形態に係るＭＯＳトランジスタでもよい。
【０２００】
また、上述した各実施の形態における半導体装置（ＭＯＳトランジスタ）では、サイドウォールスペーサとして、図６９に示すように、シリコン酸化膜２７ａ，２７ｂの上にシリコン窒化膜２８ａ，２８ｂを積層させたサイドウォールスペーサ３１ａ，３１ｂを例に挙げて説明した。サイドウォールスペーサとしては、これに限られず、シリコン窒化膜の上にシリコン酸化膜を積層させたサイドウォールスペーサでもよく、また、図７０に示すように、シリコン窒化膜２９ａ，２９ｂあるいはシリコン酸化膜からなる単層のサイドウォールスペーサ４１ａ，４１ｂでもよい。
【０２０１】
さらに、サイドウォールスペーサとして、図７１に示すように、シリコン酸化膜２７ａ，２７ｂの上にシリコン窒化膜２８ａ，２８ｂを介在させてシリコン酸化膜３０ａ，３０ｂを積層させた態様、あるいは、シリコン窒化膜の上にシリコン酸化膜を介在させてシリコン窒化膜を積層させた態様のサイドウォールスペーサ４２ａ，４２ｂでもよく、また、そのようなサイドウォールスペーサ４２ａ，４２ｂから、上層の２層を除去した態様の、図７２に示すようなシリコン酸化膜２７ａ，２７ｂまたはシリコン窒化膜からなるサイドウォールスペーサ４３ａ，４３ｂでもよい。
【０２０２】
また、エクステンション注入領域等を形成した後の半導体基板の洗浄に使用する薬液として、アンモニア系の薬液を例に挙げて説明した。薬液としては、この他に、アンモニアと過酸化水素水とを混合させた薬液（ＡＰＭ：Ammonium  hydroxide-hydrogen  Peroxide-water  Mixture）、硫酸と過酸化水素水とを混合させた薬液（ＳＰＭ：Sulfuric  acid  Hydrogen  Peroxide  Mixture）、あるいは、硫酸系の薬液等も適用することが可能である。
【産業上の利用可能性】
【０２０３】
本発明は、Ｈｉｇｈ−ｋ膜の上に金属膜を積層させたゲート電極部を含むＣＭＯＳトランジスタを備えた半導体装置に有効に利用される。
【符号の説明】
【０２０４】
１  半導体基板、Ｒ１  ｎＭＯＳ領域、Ｒ１Ｈ  領域、Ｒ１Ｍ  領域、Ｒ１Ｌ  領域、Ｒ２  ｐＭＯＳ領域、Ｒ２Ｈ  領域、Ｒ２Ｍ  領域、Ｒ２Ｌ  領域、３ａ，３ｂ  界面層、５ａ，５ｂ  Ｈｉｇｈ−ｋ膜、７ａ，７ｂ  金属膜、９ａ，９ｂ  ポリシリコン膜、１１ａ  ゲート電極部、１１ａＨ  ゲート電極部、１１ａＭ  ゲート電極部、１１ａＬ  ゲート電極部、１１ｂ  ゲート電極部、１１ｂＨ  ゲート電極部、１１ｂＭ  ゲート電極部、１１ｂＬ  ゲート電極部、１３ａ，１３ｂ  酸化層、１４ａ  ハフニウム系酸化層、１４ｂ  チタン系酸化層、１４ｃ  シリコン系酸化層、１５  シリコン窒化膜、１５ａ，１５ｂ  シリコン窒化膜、１６ａ，１６ｂ  第１保護膜、１７  シリコン酸化膜、１７ａ，１７ｂ  シリコン酸化膜、１９  シリコン窒化膜、１９ａ，１９ｂ  シリコン窒化膜、２０ａ，２０ｂ  第２保護膜、２１ａ  オフセットスペーサ、２１ｂ  オフセットスペーサ、２３ａ  エクステンション注入領域、２３ｂ  エクステンション注入領域、２３ａＨ  エクステンション注入領域、２３ａＭ  エクステンション注入領域、２３ａＬ  エクステンション注入領域、２３ｂＨ  エクステンション注入領域、２３ｂＭ  エクステンション注入領域、２３ｂＬ  エクステンション注入領域、２４ａ  ハロー注入領域、２４ｂ  ハロー注入領域、２５ａ  エクステンション領域、２５ｂ  エクステンション領域、２５ａＨ  エクステンション領域、２５ａＭ  エクステンション領域、２５ａＬ  エクステンション領域、２５ｂＨ  エクステンション領域、２５ｂＭ  エクステンション領域、２５ｂＬ  エクステンション領域、２６ａ  ハロー領域、２６ｂ  ハロー領域、２７  シリコン酸化膜、２７ａ，２７ｂ  シリコン酸化膜、２８  シリコン窒化膜、２８ａ，２８ｂ  シリコン窒化膜、２９ａ，２９ｂ  シリコン窒化膜、３０ａ，３０ｂ  シリコン酸化膜、３１ａ  サイドウォールスペーサ、３１ｂ  サイドウォールスペーサ、３３ａ  ソース・ドレイン注入領域、３３ｂ  ソース・ドレイン注入領域、３５ａ  ソース・ドレイン領域、３５ｂ  ソース・ドレイン領域、３５ａＨ  ソース・ドレイン領域、３５ａＭ  ソース・ドレイン領域、３５ａＬ  ソース・ドレイン領域、３５ｂＨ  ソース・ドレイン領域、３５ｂＭ  ソース・ドレイン領域、３５ｂＬ  ソース・ドレイン領域、３７ａ，３７ｂ  金属シリサイド層、３８ａ，３８ｂ  金属シリサイド層、４１ａ  サイドウォールスペーサ、４１ｂ  サイドウォールスペーサ、４２ａ  サイドウォールスペーサ、４２ｂ  サイドウォールスペーサ、４３ａ  サイドウォールスペーサ、４３ｂ  サイドウォールスペーサ、Ｔ１  ｎチャネル型ＭＯＳトランジスタ、Ｔ１Ｈ  ＭＯＳトランジスタ、Ｔ１Ｍ  ＭＯＳトランジスタ、Ｔ１Ｌ  ＭＯＳトランジスタ、Ｔ２  ｐチャネル型ＭＯＳトランジスタ、Ｔ２Ｈ  ＭＯＳトランジスタ、Ｔ２Ｍ  ＭＯＳトランジスタ、Ｔ２Ｌ  ＭＯＳトランジスタ、８１，８２  レジストパターン、９１〜９６  レジストパターン。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板の主表面における第１領域に、所定の誘電率を有する第１誘電体膜上に所定の仕事関数を有する第１金属膜を積層させる態様で第１ゲート電極部を形成する工程と、
前記半導体基板の前記主表面における第２領域に、所定の誘電率を有する第２誘電体膜上に所定の仕事関数を有する第２金属膜を積層させる態様で第２ゲート電極部を形成する工程と、
前記第１ゲート電極部の側面および前記第２ゲート電極部の側面を覆うように、第１シリコン窒化膜を含む第１保護膜を形成する工程と、
前記第１保護膜のうち、前記第１ゲート電極部の側面上に位置する前記第１保護膜の部分を第１オフセットスペーサとし、前記第１オフセットスペーサをマスクとして第１導電型の不純物を導入することにより、前記第１領域に第１エクステンション注入領域を形成する工程と、
前記第１エクステンション注入領域を形成した後、前記半導体基板を洗浄する工程と、
シリコン酸化膜の上に第２シリコン窒化膜を積層させる態様で、前記第１保護膜の表面上に第２保護膜を形成する工程と、
前記第１保護膜および前記第２保護膜のうち、前記第２ゲート電極部の側面上に位置する前記第１保護膜の部分および前記第２保護膜の部分を第２オフセットスペーサとし、前記第２オフセットスペーサをマスクとして第２導電型の不純物を導入することにより、前記第２領域に第２エクステンション注入領域を形成する工程と、
前記第２エクステンション注入領域を形成した後、前記半導体基板を洗浄する工程と、
前記第１ゲート電極部の側面上に、前記第１保護膜および前記第２保護膜を介在させて、第１サイドウォールスペーサを形成するとともに、前記第２ゲート電極部の側面上に、前記第１保護膜および前記第２保護膜を介在させて、第２サイドウォールスペーサを形成する工程と、
前記第１サイドウォールスペーサをマスクとして第１導電型の不純物を導入することにより、前記第１領域に第１ソース・ドレイン注入領域を形成する工程と、
前記第２サイドウォールスペーサをマスクとして第２導電型の不純物を導入することにより、前記第２領域に第２ソース・ドレイン注入領域を形成する工程と、
所定の熱処理を施すことにより、前記第１エクステンション注入領域、前記第２エクステンション注入領域、前記第１ソース・ドレイン注入領域および前記第２ソース・ドレイン注入領域のそれぞれの前記不純物を熱拡散させて、第１エクステンション領域、第２エクステンション領域、第１ソース・ドレイン領域および第２ソース・ドレイン領域をそれぞれ形成する工程と
を備えた、半導体装置の製造方法。
【請求項２】
前記第１エクステンション注入領域を形成した後の洗浄では、前記第１エクステンション注入領域を形成する際のレジストを除去し、所定の薬液にて前記半導体基板を洗浄し、
前記第２エクステンション注入領域を形成した後の洗浄では、前記第２エクステンション注入領域を形成する際のレジストを除去し、所定の薬液にて前記半導体基板を洗浄する、請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１ゲート電極部および第２ゲート電極部を形成した後、前記第１シリコン窒化膜を形成する前に、前記第１ゲート電極部および第２ゲート電極部のそれぞれの表面を酸化することにより、前記第１シリコン窒化膜に加えて、前記第１保護膜として酸化層を形成する工程を備えた、請求項１記載の半導体装置の製造方法。
【請求項４】
前記第２保護膜を形成する工程では、前記シリコン酸化膜は、前記第１保護膜の前記第１シリコン窒化膜の表面を酸化することにより形成される、請求項１記載の半導体装置の製造方法。
【請求項５】
前記第２保護膜を形成する工程では、前記シリコン酸化膜をエッチングストッパとして、前記第２シリコン窒化膜にエッチングが施される、請求項１記載の半導体装置の製造方法。
【請求項６】
前記第２保護膜を形成する工程では、前記第２シリコン窒化膜、前記シリコン酸化膜および前記第１シリコン窒化膜に異方性エッチングを施すことにより、前記第１ゲート電極部の側面上に位置する前記第１シリコン窒化膜、前記シリコン酸化膜および前記第２シリコン窒化膜の部分を残すとともに、前記第２ゲート電極部の側面上に位置する前記第１シリコン窒化膜、前記シリコン酸化膜および前記第２シリコン窒化膜の部分を残して、前記半導体基板の表面を露出させる、請求項１記載の半導体装置の製造方法。
【請求項７】
前記第１ゲート電極部を形成する工程では、前記第１ゲート電極部として、しきい値電圧の互いに異なる複数の第１ゲート電極部が形成され、
前記第２ゲート電極部を形成する工程では、前記第２ゲート電極部として、しきい値電圧の互いに異なる複数の第２ゲート電極部が形成され、
前記第１エクステンション領域を形成する工程では、前記しきい値電圧に対応した第１ゲート電極部ごとに、前記第１導電型の不純物として所定量の不純物が導入され、
前記第２エクステンション領域を形成する工程では、前記しきい値電圧に対応した第２ゲート電極部ごとに、前記第２導電型の不純物として所定量の不純物が導入される、請求項１記載の半導体装置の製造方法。
【請求項８】
半導体基板における第１領域に、所定の誘電率を有する第１誘電体膜上に所定の仕事関数を有する第１金属膜を積層させる態様で第１ゲート電極部を形成する工程と、
前記半導体基板における第２領域に、所定の誘電率を有する第２誘電体膜上に所定の仕事関数を有する第２金属膜を積層させる態様で第２ゲート電極部を形成する工程と、
前記第１ゲート電極部の側面上および前記第２ゲート電極部の側面上に、第１シリコン窒化膜を含む第１保護膜を形成する工程と、
前記第１ゲート電極部の側面上に位置する前記第１保護膜を第１オフセットスペーサとし、前記第１オフセットスペーサをマスクとして第１導電型の不純物を導入することにより、前記第１領域に第１エクステンション注入領域を形成する工程と、
前記第１保護膜の上に、第２シリコン窒化膜を含む第２保護膜を形成する工程と、
前記第２ゲート電極部の側面上に位置する前記第１保護膜および前記第２保護膜を第２オフセットスペーサとし、前記第２オフセットスペーサをマスクとして第２導電型の不純物を導入することにより、前記第２領域に第２エクステンション注入領域を形成する工程と、
前記第１ゲート電極部の側面上に、前記第１保護膜および前記第２保護膜を介在させて、第１サイドウォールスペーサを形成するとともに、前記第２ゲート電極部の側面上に、前記第１保護膜および前記第２保護膜を介在させて、第２サイドウォールスペーサを形成する工程と、
前記第１サイドウォールスペーサをマスクとして第１導電型の不純物を導入することにより、前記第１領域に第１ソース・ドレイン注入領域を形成する工程と、
前記第２サイドウォールスペーサをマスクとして第２導電型の不純物を導入することにより、前記第２領域に第２ソース・ドレイン注入領域を形成する工程と、
所定の熱処理を施すことにより、前記第１エクステンション注入領域、前記第２エクステンション注入領域、前記第１ソース・ドレイン注入領域および前記第２ソース・ドレイン注入領域のそれぞれの前記不純物を熱拡散させて、第１エクステンション領域、第２エクステンション領域、第１ソース・ドレイン領域および第２ソース・ドレイン領域をそれぞれ形成する工程と
を備えた、半導体装置の製造方法。
【請求項９】
半導体基板の主表面における第１領域に、第１間隔をもって隔てられるように形成された第１導電型の１対の第１ソース・ドレイン領域と、
前記１対の第１ソース・ドレイン領域によって挟まれた前記第１領域の部分に、前記第１間隔よりも狭い第２間隔をもって隔てられるように形成された第１導電型の１対の第１エクステンション領域と、
前記１対の第１エクステンション領域によって挟まれた前記第１領域の部分上に、所定の誘電率を有する第１誘電体膜上に所定の仕事関数を有する第１金属膜を積層させる態様で形成された第１ゲート電極部と、
前記半導体基板の前記主表面における第２領域に、第３間隔をもって隔てられるように形成された第２導電型の１対の第２ソース・ドレイン領域と、
前記１対の第２ソース・ドレイン領域によって挟まれた前記第２領域の部分に、前記第３間隔よりも狭い第４間隔をもって隔てられるように形成された第２導電型の１対の第２エクステンション領域と、
前記１対の第２エクステンション領域によって挟まれた前記第２領域の部分上に、所定の誘電率を有する第２誘電体膜上に所定の仕事関数を有する第２金属膜を積層させる態様で形成された第２ゲート電極部と、
前記第１ゲート電極部の側面および前記第２ゲート電極部の側面をそれぞれ覆うように形成された、第１シリコン窒化膜を含む第１保護膜と、
前記第１保護膜の表面上に、シリコン酸化膜と第２シリコン窒化膜を順次積層させる態様で形成された第２保護膜と、
前記第１ゲート電極部の側面上に、前記第１保護膜および前記第２保護膜を介在させて形成された第１サイドウォールスペーサと、
前記第２ゲート電極部の側面上に、前記第１保護膜および前記第２保護膜を介在させて形成された第２サイドウォールスペーサと
を備え、
前記１対の第１エクステンション領域のそれぞれは、前記第１ゲート電極部の側面上に位置する前記第１保護膜の表面直下の前記半導体基板の位置に対して、前記第１ゲート電極部の側へ熱拡散長に基づく距離を隔てられた所定の位置を第１端部として、前記第１ゲート電極部から遠ざかる方向に延在するように形成され、
前記１対の第２エクステンション領域のそれぞれは、前記第２ゲート電極部の側面上に位置する前記第２保護膜の表面直下の前記半導体基板の位置に対して、前記第２ゲート電極部の側へ熱拡散長に基づく距離を隔てられた所定の位置を第２端部として、前記第２ゲート電極部から遠ざかる方向に延在するように形成され、
前記１対の第１ソース・ドレイン領域のそれぞれは、前記第１ゲート電極部の側面上に位置する第１サイドウォールスペーサの表面直下の前記半導体基板の位置に対して、前記第１ゲート電極部の側へ熱拡散長に基づく距離を隔てられた、前記第１端部と前記位置との間の所定の位置を第３端部として、前記第１ゲート電極部から遠ざかる方向に延在するように形成され、
前記１対の第２ソース・ドレイン領域のそれぞれは、前記第２ゲート電極部の側面上に位置する第２サイドウォールスペーサの表面直下の前記半導体基板の位置に対して、前記第２ゲート電極部の側へ熱拡散長に基づく距離を隔てられた、前記第２端部と前記位置との間の所定の位置を第４端部として、前記第２ゲート電極部から遠ざかる方向に延在するように形成された、半導体装置。
【請求項１０】
前記第１保護膜は、前記第１シリコン窒化膜の下に位置し、前記第１ゲート電極部および前記第２ゲート電極部のそれぞれの表面に形成された酸化層を含む、請求項９記載の半導体装置。
【請求項１１】
前記第１保護膜は、前記半導体基板の表面上において前記第１ゲート電極部から遠ざかる方向に延在する部分を含む、請求項９記載の半導体装置。
【請求項１２】
前記第１ゲート電極部から遠ざかる方向に延在する前記第１保護膜の部分は、前記第１保護膜の上に形成された前記第２保護膜の厚さ分である、請求項１１記載の半導体装置。
【請求項１３】
前記第１ゲート電極部は、しきい値電圧の互いに異なる複数の第１ゲート電極部を含み、
前記第２ゲート電極部は、しきい値電圧の互いに異なる複数の第２ゲート電極部を含む、請求項９記載の半導体装置。
【国際調査報告】
2010140244.tif 000075
2010140244.tif 000076
2010140244.tif 000077
2010140244.tif 000078