【事件の表示】
　特許第３０３９０５３号「半導体集積回路」の請求項１に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３０３９０５３号の請求項１に係る特許を取り消す。
【理　由】
１．手続きの経緯
　本件特許第３０３９０５３号に係る手続きの主な経緯は次のとおりである。
　特許出願（特願平３−３０３４６５号）平成　３年１１月１９日
　特許権設定登録　　　　　　　　　　　平成１２年　３月　３日
　特許異議申立　　　　　　　　　　　　平成１２年１１月　８日
　取消理由通知　　　　　　　　　　　　平成１３年　１月１１日
　意見書・訂正請求書　　　　　　　　　平成１３年　３月２３日
　
２．訂正の適否についての判断
２．１　訂正の内容
２．１．１　訂正事項ａ
　特許請求の範囲の請求項１中の「前記バッファ回路を出力回路として使用するときは、」を「前記バッファ回路を出力回路として使用するときは、前記組み合せ論理回路に含まれる素子間の相互接続はそのままにして、金属配線層を変えることによって」と訂正する。
　
２．１．２　訂正事項ｂ
　発明の詳細な説明の項の【０００９】を「【０００９】【課題を解決するための手段】本発明は、ボンディングパッドと、ドレインが前記ボンディングパッドに接続されソースが電源電位に接続されたＰチャネルＭＯＳトランジスタおよびドレインが前記ボンディングパッドに接続されソースが接地電位に接続されたＮチャネルＭＯＳトランジスタを含むバッファ回路とを備えた半導体集積回路において、前記バッファ回路は、前記ＰチャネルＭＯＳトランジスタおよび前記ＮチャネルＭＯＳトランジスタのゲートを駆動する２入力２出力の組合せ論理回路を含み、前記バッファ回路を入力回路として使用するときは、前記組合せ論理回路の入力に電源電位または接地電位を金属配線層を介して入力し、前記ボンディングパットに加わる電圧が所定の範囲を超えたときに前記ＰチャネルＭＯＳトランジスタのソースに接続された電源電位または前記ＮチャネルＭＯＳトランジスタのソースに接続された接地電位から前記ボンディングパッドに電流が流れ込む構成であり、前記バッファ回路を出力回路として使用するときは、前記組み合せ論理回路に含まれる素子間の相互接続はそのままにして、金属配線層を変えることによって前記組み合せ論理回路の入力に内部回路からの出力信号を金属配線層を介して入力し、前記出力信号に応答した信号を前記ボンディングパッドから出力する構成であることを特徴とする。」と訂正する。
　
２．２　訂正の目的の適否，新規事項の有無及び拡張・変更の存否
２．２．１　訂正事項ａ
　訂正事項ａは、バッファ回路を出力回路として使用するときの変更方法を、より具体的に「前記組み合せ論理回路に含まれる素子間の相互接続はそのままにして、金属配線層を変えることによって」と限定するものであるから、特許請求の範囲の減縮に相当する。
  そして、「前記組み合せ論理回路に含まれる素子間の相互接続はそのままにして、」は、第１図及び「【００１７】さて、回路変更が必要になり、入出力端子として動作させたい場合、インバータ１６に対する接地電位ＧＮＤの入力１８およびインバータ１７に対する電源電位ＶＣＣの入力１９を切断し、内部回路からの出力信号をインバータ１６および１７に入力することにより、ボンディングパッド１１を入出力端子として動作させることが可能となる。」の記載から明らかであり、「金属配線層を変えることによって」は、「【００１０】【作用】２入力２出力の組合せ論理回路は、ＰＭＯＳトランジスタのゲート電位を「ハイ」レベルに、ＮＭＯＳトランジスタのゲート電位を「ロー」レベルにするので、これらＰ、ＮＭＯＳトランジスタは共に遮断状態となり保護素子として機能し、ボンディングパッドは入力端子として動作する。そして、金属配線層を変えて入力に内部回路の信号を与えるようにすることにより、Ｐ、ＮＭＯＳトランジスタのゲート電位は内部回路の信号に対応して変化し、ボンディングパッドを入出力端子として用いることが可能となる。」の記載から明らかであるから、上記訂正事項ａは、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であり、かつ実質上特許請求の範囲を拡張し、又は変更するものではない。
　
２．２．２　訂正事項ｂ
　上記訂正事項ｂは、特許請求の範囲の訂正に伴って発明の詳細な説明を訂正するものであり、明りょうでない記載の釈明に相当する。
　さらに、上記訂正事項ｂは、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であり、かつ実質上特許請求の範囲を拡張し、又は変更するものではない。
　
２．３　訂正の適否のむすび
　以上のとおりであるから、上記訂正は、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第６条第１項の規定によりなお従前の例によるとされる、特許法第１２０条の４第３項において準用する平成６年法律第１１６号による改正前の特許法第１２６条第１項ただし書及び第２項の規定に適合するので、当該訂正を認める。
　
３．特許異議申立についての判断
３．１　本件発明
　上記２．で示したように上記訂正は認められるから、本件の請求項１に係る発明（以下、「本件発明」という。）は、上記訂正請求に係る訂正明細書の特許請求の範囲の請求項１に記載された次のとおりのものである。
「【請求項１】　ボンディングパッドと、ドレインが前記ボンディングパッドに接続されソースが電源電位に接続されたＰチャネルＭＯＳトランジスタおよびドレインが前記ボンディングパッドに接続されソースが接地電位に接続されたＮチャネルＭＯＳトランジスタを含むバッファ回路とを備えた半導体集積回路において、
　前記バッファ回路は、前記ＰチャネルＭＯＳトランジスタおよび前記ＮチャネルＭＯＳトランジスタのゲートを駆動する２入力２出力の組合せ論理回路を含み、
　前記バッファ回路を入力回路として使用するときは、前記組合せ論理回路の入力に電源電位または接地電位を金属配線層を介して入力し、前記ボンディングパットに加わる電圧が所定の範囲を超えたときに前記ＰチャネルＭＯＳトランジスタのソースに接続された電源電位または前記ＮチャネルＭＯＳトランジスタのソースに接続された接地電位から前記ボンディングパッドに電流が流れ込む構成であり、
　前記バッファ回路を出力回路として使用するときは、前記組み合せ論理回路に含まれる素子間の相互接続はそのままにして、金属配線層を変えることによって前記組み合せ論理回路の入力に内部回路からの出力信号を金属配線層を介して入力し、前記出力信号に応答した信号を前記ボンディングパッドから出力する構成であることを特徴とする半導体集積回路。」
　
３．２　取消理由通知で引用した刊行物に記載された発明
３．２．１　刊行物１（甲第１号証）：特開昭６３−３００１８号公報
　刊行物１は、入出力バッファ回路に関するものであり、以下の点が第１図と共に記載されている。
　「入出力バッファ回路は、メモリやマイクロコンピュータなどの半導体集積回路に適用されるもの」（第２頁左下欄第１１行〜第１３行）
　「第１図においてＰは外部入出力端子であり、斯る外部入出力端子Ｐには、Ｐチャンネル型ＭＯＳＦＥＴＱ１及びＮチャンネル型ＭＯＳＦＥＴＱ２からなる相補型ＭＯＳ（以下単にＣＭＯＳとも称する）インバ一夕回路ＩＶ１の出力端子が結合される。上記ＭＯＳＦＥＴＱ１のゲート電極は２入力型ナンドゲート回路ＮＡＮＤ１の出力端子に結合され、また、上記ＭＯＳＦＥＴＱ２のゲート電極は２入力型ノアゲート回路ＮＯＲの出力端子に結合される。上記ナンドゲート回路ＮＡＮＤ１には、入出力制御信号Ｅと出力データＤｏｕｔが供給され、上記ノアゲートＮＯＲには、出力データＤｏｕｔが供給されると共に入出力制御信号ＥがＣＭＯＳインバ−夕回路ＩＶ２を介してレベル反転されて供給される。
　上記入出力制御信号Ｅは、外部から供給される図示しない外部入出力制御信号に基づいて内部で形成される信号である。本実施例に従えば、入出力制御信号Ｅがロウレベルにされると、ナンドゲート回路ＮＡＮＤ１及びノアゲート回路ＮＯＲの出力は、出力データＤｏｕｔのレベルに関係なく夫々ハイレベル及びロウレベルにされ、それによって、上記ＭＯＳＦＥＴＱ１及びＱ２が共にオフ状態にされて、ＣＭＯＳインバ−夕回路ＩＶ１は高出力インピーダンス状態にされる。また、入出力制御信号Ｅがハイレベルにされると、ナンドゲート回路ＮＡＮＤ１及びノアゲート回路ＮＯＲの出力レベルは、出力データＤｏｕｔのレベルに応じて決定され、それによって、ＣＭＯＳインバ−夕回路ＩＶ１は、出力データＤｏｕｔのレベルに呼応したレベルの信号を出力可能とされる。」（第２頁左下欄第１６行〜第３頁左上欄第６行）
「本発明は、少なくとも信号の入出力に共通使用する端子を備える条件のものに適用することができる。」（第４頁右上欄第１８行〜第２０行）
「［発明の効果］・・・入出力端子に出力端子が結合されるインバ−夕回路が高出力インピーダンス状態にされるとき、上記入出力端子に接続される入力ゲート回路を、斯るインバ−夕回路の入力信号に基づいて、低出力インピーダンス状態に制御することにより、信号の入力動作と信号の出力動作とが完全に独立されるという作用によって、いかなるタイミングで信号の入出力動作が切り換え指示されても、信号の入力動作モードにおいて、入出力端子から供給されて内部に取り込まれるべき入力信号とインバ−夕回路の出力との競合を防止することができる。」（第４頁左下欄第１行〜第１６照）
　また、第１図には、ドレインが外部入出力端子Ｐに接続されソースが電源電位Ｖｃｃに接続されたＰチャンネル型ＭＯＳＦＥＴＱ１と、ドレインが外部入出力端子Ｐに接続されソースが接地電位に接続されたＮチャンネル型ＭＯＳＦＥＴＱ２とからなるインバ−夕回路ＩＶ１が記載されている。
　さらに、上記記載及び第１図によれば、ナンドゲート回路ＮＡＮＤ１、ノアゲートＮＯＲ及びＣＭＯＳインバ−夕ＩＶ２によって、２入力２出力の組合せ論理回路が構成され、その組合せ論理回路によって、Ｐチャンネル型ＭＯＳＦＥＴＱ１及びＮチャンネル型ＭＯＳＦＥＴＱ２のゲートが駆動されるようになっている。
　以上から、刊行物１には、「外部入出力端子Ｐと、ドレインが前記外部入出力端子Ｐに接続されソースが電源電位に接続されたＰチャンネル型ＭＯＳＦＥＴＱ１およびドレインが前記外部入出力端子Ｐに接続されソースが接地電位に接続されたＮチャンネル型ＭＯＳＦＥＴＱ２を含む入出力バッファ回路とを備えた半導体集積回路において、
　前記入出力バッファ回路は、前記Ｐチャンネル型ＭＯＳＦＥＴＱ１およびＮチャンネル型ＭＯＳＦＥＴＱ２のゲートを駆動する２入力２出力の組合せ論理回路を含み、
　前記入出力バッファ回路を入力回路として使用するときは、前記組合せ論理回路の入力にロウレベルの入出力制御信号Ｅを入力し、前記ＭＯＳＦＥＴＱ１及びＱ２を共にオフ状態にし、ＣＭＯＳインバ−夕回路ＩＶ１は高出力インピーダンス状態になる構成であり、
　前記入出力バッファ回路を出力回路として使用するときは、前記組み合せ論理回路に含まれる素子間の相互接続はそのままにして、入出力制御信号Ｅをハイレベルに変えると共に前記組み合せ論理回路の入力に出力信号を入力し、前記出力信号に応答した信号を前記外部入出力端子Ｐから出力する構成であることを特徴とする半導体集積回路」が記載されている。
　
３．２．２　刊行物２（甲第２号証）：特開昭６３−８１９４４号公報
　刊行物２は、集積回路用共通セルＩ／Ｏインタフェース回路に関し、図１〜１２と共に以下の点が記載されている。
「前記Ｉ／Ｏパッド，Ｐチャンネル・ドレイン端子，Ｐチャンネル・ゲート端子，Ｎチャンネルドレイン端子及びＮチャンネル・ゲート端子が希望により選択的に接続されて選ばれた回路構造を形成するようにした集積回路の入／出力回路として使用する共通セル。」（第１頁右欄第９行〜第１５行）
「この発明は相補型金属−酸化膜−シリコン（ＣＭＯＳ）集積回路に使用する入力／出力（Ｉ／Ｏ）インタフェース回路に関し、特に、選択的に接続して選ばれた入力／出力回路を形成することができる共通セルの種々の要素を相互に接続して形成されるＩ／Ｏ集積回路に関する。」（第２頁左下欄第３行〜第８行）
　以上から、刊行物２には、トランジスタ等の配置はそのままで、配線を変更することにより、入力回路又は出力回路となるインタフェース回路が開示されている。
　
３．２．３　刊行物３（甲第３号証）：特開昭６１−１４４８４３号公報
　刊行物３は、半導体集積回路装置に関し、第１〜７図と共に以下の点が記載されている。
「配線パターンの変更によって、入力バッファ回路又は出力バッファ回路を構成することが可能な入出力バッファ回路を有する半導体集積回路装置」（第１頁左下欄第４行〜第７行）
「そこで、入力バッファ回路のデバイスパターン及び出力バッファ回路のデバイスパターンを有する入出力バッファ回路を構成し、論理回路を構成する配線パターンと同一製造工程でいずれかのバッファ回路を構成している。」（第２頁左上欄第５行〜第９行）
　以上から、刊行物３には、配線パターンを変更することにより、入力回路又は出力回路を構成するようになっている半導体集積回路が記載されている。
　
３．３　本件発明と刊行物記載の発明との対比・判断
　本件発明と刊行物１に記載された発明とを対比すると、刊行物１に記載された発明の「外部入出力端子Ｐ」，「Ｐチャンネル型ＭＯＳＦＥＴＱ１」，「Ｎチャンネル型ＭＯＳＦＥＴＱ２」，「入出力バッファ回路」は、それぞれ本件発明の「ボンディングパッド」，「ＰチャネルＭＯＳトランジスタ」，「ＮチャネルＭＯＳトランジスタ」，「バッファ回路」に相当する。
　また、刊行物１に記載された発明の「入出力制御信号Ｅがロウレベルにされる」とは、通常「接地電位」にすることを意味し、また出力データＤｏｕｔには内部回路からの出力信号が印加されることも明らかである。
　さらに、刊行物１に記載された発明において、ＭＯＳＦＥＴＱ１及びＱ２を共にオフ状態にし、ＣＭＯＳインバ一夕回路ＩＶ１が高出力インピーダンス状態となった場合、外部入出力端子Ｐに電源電圧Ｖｃｃよりも高い電圧が加われば、Ｐチャンネル型ＭＯＳＦＥＴＱ１は導通状熊となり、外部入出力端子Ｐから電源電位Ｖｃｃに対して電流が流れ、また、外部入出力端子Ｐに接地電位よりも低い電圧が加われば、Ｎチャンネル型ＭＯＳＦＥＴＱ２が導通状態となり、接地電位から外部入出力端子Ｐに対して電流が流れることは、回路構成から自明である。
　したがって、両者は
「【請求項１】　ボンディングパッドと、ドレインが前記ボンディングパッドに接続されソースが電源電位に接続されたＰチャネルＭＯＳトランジスタおよびドレインが前記ボンディングパッドに接続されソースが接地電位に接続されたＮチャネルＭＯＳトランジスタを含むバッファ回路とを備えた半導体集積回路において、
　前記バッファ回路は、前記ＰチャネルＭＯＳトランジスタおよび前記ＮチャネルＭＯＳトランジスタのゲートを駆動する２入力２出力の組合せ論理回路を含み、
　前記バッファ回路を入力回路として使用するときは、前記組合せ論理回路の入力に接地電位を入力し、前記ボンディングパットに加わる電圧が所定の範囲を超えたときに前記ＰチャネルＭＯＳトランジスタのソースに接続された電源電位または前記ＮチャネルＭＯＳトランジスタのソースに接続された接地電位から前記ボンディングパッドに電流が流れ込む構成であり、
　前記バッファ回路を出力回路として使用するときは、前記組み合せ論理回路に含まれる素子間の相互接続はそのままにして、前記組み合せ論理回路の入力に内部回路からの出力信号を入力し、前記出力信号に応答した信号を前記ボンディングパッドから出力する構成であることを特徴とする半導体集積回路。」
である点で一致し、以下の点で相違する。
　相違点：バッファ回路を入力回路又は出力回路に切り換える手段が、刊行物１に記載された発明は、組み合せ論理回路への入出力制御信号の切り換えで行っているのに対して、本件発明は、組み合せ論理回路への入力が金属配線層を介して行われ、金属配線層を変えることによって固定的に切り換えている点。
　そこで、上記相違点について検討する。
　入出力回路を配線により入力回路又は出力回路のどちらかに固定して用いることは刊行物２，３にも示されるように周知であり、また、回路機能の変更のための配線を金属配線層で行うことは単なる慣用手段に過ぎない。そして、刊行物１〜３に記載された発明は、いずれも半導体集積回路の入出力回路という同一技術分野に属するものである。さらに、刊行物１に記載された発明は、入出力制御信号をロウレベル又はハイレベルとすることにより入力回路又は出力回路に任意に切り換えられるものであるが、入出力制御信号をロウレベル又はハイレベルに固定し、入力回路又は出力回路のどちらかに固定して用いることに格別の阻害要因は認められない。したがって、刊行物１に記載された発明に刊行物２，３に示されたような周知技術を適用し、刊行物１に記載された発明のように入出力制御信号を切り換え可能な状態で用いる代わりに、金属配線層の配線変更により回路構成を入力回路又は出力回路に固定して用いることは、当業者が容易になし得ることである。
　また、本件発明の効果についても格別のものは認められない。
　ゆえに、本件発明は、刊行物１〜３から当業者が容易に発明をすることができたものである。
　
３．４　むすび
　以上のとおりであるから、本件発明は、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、本件発明についての特許は、拒絶の査定をしなければならない特許出願に対してなされたものと認める。
　よって、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第１４条の規定に基づく、特許法等の一部を改正する法律の一部の施行に伴う経過措置を定める政令（平成７年政令第２０５号）第４条第２項の規定により、結論のとおり決定する。
【異議決定日】
平成１３年７月２日（２００１．７．２）
【訂正の要旨】
訂正の要旨
訂正事項ａ
　特許請求の範囲の減縮を目的として、特許請求の範囲の請求項１中の「前記バッファ回路を出力回路として使用するときは、」を「前記バッファ回路を出力回路として使用するときは、前記組み合せ論理回路に含まれる素子間の相互接続はそのままにして、金属配線層を変えることによって」と訂正する。
訂正事項ｂ
　明りょうでない記載の釈明を目的として、発明の詳細な説明の項の【０００９】を「【０００９】【課題を解決するための手段】本発明は、ボンディングパッドと、ドレインが前記ボンディングパッドに接続されソースが電源電位に接続されたＰチャネルＭＯＳトランジスタおよびドレインが前記ボンディングパッドに接続されソースが接地電位に接続されたＮチャネルＭＯＳトランジスタを含むバッファ回路とを備えた半導体集積回路において、前記バッファ回路は、前記ＰチャネルＭＯＳトランジスタおよび前記ＮチャネルＭＯＳトランジスタのゲートを駆動する２入力２出力の組合せ論理回路を含み、前記バッファ回路を入力回路として使用するときは、前記組合せ論理回路の入力に電源電位または接地電位を金属配線層を介して入力し、前記ボンディングパットに加わる電圧が所定の範囲を超えたときに前記ＰチャネルＭＯＳトランジスタのソースに接続された電源電位または前記ＮチャネルＭＯＳトランジスタのソースに接続された接地電位から前記ボンディングパッドに電流が流れ込む構成であり、前記バッファ回路を出力回路として使用するときは、前記組み合せ論理回路に含まれる素子間の相互接続はそのままにして、金属配線層を変えることによって前記組み合せ論理回路の入力に内部回路からの出力信号を金属配線層を介して入力し、前記出力信号に応答した信号を前記ボンディングパッドから出力する構成であることを特徴とする。」と訂正する。
（５４）【発明の名称】
半導体集積回路
（５７）【特許請求の範囲】
　【請求項１】　ボンディングパッドと、ドレインが前記ボンディングパッドに接続されソースが電源電位に接続されたＰチャネルＭＯＳトランジスタおよびドレインが前記ボンディングパッドに接続されソースが接地電位に接続されたＮチャネルＭＯＳトランジスタを含むバッファ回路とを備えた半導体集積回路において、
前記バッファ回路は、前記ＰチャネルＭＯＳトランジスタおよび前記ＮチャネルＭＯＳトランジスタのゲートを駆動する２入力２出力の組合せ論理回路を含み、
前記バッファ回路を入力回路として使用するときは、前記組合せ論理回路の入力に電源電位または接地電位を金属配線層を介して入力し、前記ボンディングパットに加わる電圧が所定の範囲を超えたときに前記ＰチャネルＭＯＳトランジスタのソースに接続された電源電位または前記ＮチャネルＭＯＳトランジスタのソースに接続された接地電位から前記ボンディングパッドに電流が流れ込む構成であり、
前記バッファ回路を出力回路として使用するときは、
前記組み合わせ論理回路に含まれる素子間の相互接続はそのままにして、金属配線層を変えることによって
【発明の詳細な説明】
　【０００１】
　【産業上の利用分野】本発明は、半導体集積回路に利用され、特に、入力端子回りの回路を改善したＣＭＯＳ（相補型ＭＯＳトランジスタ）半導体集積回路に関する。
　【０００２】
　【従来の技術】図３は従来のＣＭＯＳ半導体集積回路の一例の要部を示す回路図で、入力端子回りの回路図を示す。
　【０００３】ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという。）１２およびＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという。）１３のドレインが入力端子としてのボンディングパッド１１に接続され、さらに、ＰＭＯＳトランジスタ１２のゲートおよびソースは電源電位ＶＣＣに接続され、またＮＭＯＳトランジスタ１３のゲートおよびソースは接地電位ＧＮＤに接続されている。
　【０００４】ボンデンィグパッド１１に印加される電位が電源電位ＶＣＣから接地電位ＧＮＤまでの場合、ＰＭＯＳトランジスタ１２およびＮＭＯＳトランジスタ１３は遮断状態であり、インバータ１４はボンディングパッド１１に印加される電位に従って動作する。
　【０００５】ボンディグパッド１１に電源電位ＶＣＣより高い電位が印加された場合、ＰＭＯＳトランジスタ１２は導通状態となり、ボンディングパッド１１から電源電位ＶＣＣに対し電流が流れ、ボンディングパッド１１の電源電位ＶＣＣより高い電位が直接インバータ１４に印加されることは無い。すなわち、ＰＭＯＳトランジスタ１２はボンディングパッド１１に対し電源電位ＶＣＣより高い電位が印加された場合の入力保護素子として機能している。
　【０００６】ボンディングパッド１１に接地電位ＧＮＤより低い電位が印加された場合、ＮＭＯＳトランジスタ１２は導通状態となり、接地電位ＧＮＤからボンディングパッド１１に対し電流が流れ、ボンディングパッド１１の接地電位ＧＮＤよりも低い電位が直接インバータ１４に印加されることは無い。すなわち、ＮＭＯＳトランジスタ１２はボンディングパッド１１に対し接地電位ＧＮＤよりも低い電位が印加された場合の入力保護素子として機能している。
　【０００７】
　【発明が解決しようとする課題】近年、半導体集積回路の高集積化はめざましく、大規模になる一方である。高集積化にともない大規模セルとよばれる機能単位の半導体集積回路を１チップ上に集積することによりシステムオンチップを実現することが可能となってきた。特に、ＣＰＵコア方式と呼ばれるカスタムＬＳＩは、ＣＰＵ、ＲＯＭ、ＲＡＭ、Ｉ／Ｏポート、シリアルＩ／Ｏ、およびタイマ等のＬＳＩ製造メーカが用意した大規模セルを組み合わせることにより、また、ＬＳＩ製造メーカが用意した基本ゲートセルを組み合わせてユーザ独自の回路（以下、ユーザセルという。）を設計し、ユーザセルと、ＬＳＩ製造メーカが用意した大規模セルや入力バッファ、および出力バッファを組み合わせることにより、ユーザは独自の目的にあったマイクロコンピュータを自由に構成できる。（このようなマイクロコンピュータを以下、カスタムマイコンという。）
このようなカスタムＬＳＩにおいて開発期間の短縮は重要な課題の一つである。カスタムＬＳＩの製造後に回路変更等が必要になった場合、変更内容等にもよるが、基本ゲートセルの組合せにより作成されたユーザセル内部の相互接続を金属配線層により変更するだけで対応できる場合がほとんどである。金属配線層の工程は拡散工程の後半であるから短期間で変更に対する対応が可能であるため、カスタムＬＳＩの開発期間に対する影響はわずかである。しかし、回路変更にともない入力端子を入出力端子に変更したい場合、たとえユーザセル内部の相互接続が金属配線層により変更可能であったとしても、ＰＭＯＳトランジスタ１２およびＮＭＯＳトランジスタ１３は通常数百μｍから数千μｍの大きさであるために、基本ゲートセルのみでＰＭＯＳトランジスタ１２およびＮＭＯＳトランジスタ１３を駆動するのは出力端子のスイッチング時間がかかりすぎて実質的に無理である。従って、ＰＭＯＳトランジスタ１２およびＮＭＯＳトランジスタ１３を駆動するために新たなゲートを追加する必要があり、そのため拡散に要する期間が長くなりカスタムＬＳｌの開発日程に重大な影響をおよぼす欠点があった。
　【０００８】本発明の目的は、前記の欠点を除去することにより、入力端子を入出力端子に変更可能な入力保護
回路を有する半導体集積回路を提供することにある。
　【０００９】
　【課題を解決するための手段】本発明は、ボンディングパッドと、ドレインが前記ボンディングパッドに接続されソースが電源電位に接続されたＰチャネルＭＯＳトランジスタおよびドレインが前記ボンディングパッドに接続されソースが接地電位に接続されたＮチャネルＭＯＳトランジスタを含むバッファ回路とを備えた半導体集積回路において、前記バッファ回路は、前記ＰチャネルＭＯＳトランジスタおよび前記ＮチャネルＭＯＳトランジスタのゲートを駆動する２入力２出力の組合せ論理回路を含み、前記バッファ回路を入力回路として使用するときは、前記組合せ論理回路の入力に電源電位または接地電位を金属配線層を介して入力し、前記ボンディングパットに加わる電圧が所定の範囲を超えたときに前記ＰチャネルＭＯＳトランジスタのソースに接続された電源電位または前記ＮチャネルＭＯＳトランジスタのソースに接続された接地電位から前記ボンディングパッドに電流が流れ込む構成であり、前記バッファ回路を出力回路として使用するときは、前
記組み合わせ論理回路に含まれる素子間の相互接続はそのままにして、金属配線層を変えることによって
　【００１０】
　【作用】２入力２出力の組合せ論理回路は、ＰＭＯＳトランジスタのゲート電位を「ハイ」レベルに、ＮＭＯＳトランジスタのゲート電位を「ロー」レベルにするので、これらＰ、ＮＭＯＳトランジスタは共に遮断状態となり保護素子として機能し、ボンディングパッドは入力端子として動作する。そして、金属配線層を変えて入力に内部回路の信号を与えるようにすることにより、Ｐ、ＮＭＯＳトランジスタのゲート電位は内部回路の信号に対応して変化し、ボンディングパッドを入出力端子として用いることが可能となる。
　【００１１】
　【実施例】以下、本発明の実施例について図面を参照して説明する。
　【００１２】図１は本発明の第一実施例の要部を示す回路図で、入力端子回りの回路図を示す。
　【００１３】本第一実施例は、ボンディングパッド１１と、ドレインがボンディングパッド１１に接続されソースが電源電位ＶＣＣに接続されたＰＭＯＳトランジスタ１２と、ドレインがボンディングパッド１１に接続されソースが接地電位ＧＮＤに接続されたＮＭＯＳトランジスタ１３と、入力がボンディングパッド１１に接続され出力が内部回路に接続されたインバータ１４とを含む半導体集積回路において、本発明の特徴とするところの、ＰＭＯＳトランジスタ１２およびＮＭＯＳトランジスタ１３のゲートを駆動する２入力２出力の組合せ論理回路１５を含み、組合せ論理回路１５は、金属配線層による入力１８が接地電位ＧＮＤに接続され出力がＰＭＯＳトランジスタ１２のゲートに接続されたインバータ１６と、金属配線層による入力１９が電源電位ＶＣＣに接続され出力がＮＭＯＳトランジスタ１３のゲートに接続されたインバータ１７とを含んでいる。
　【００１４】次に、本第一実施例の動作について説明する。
　【００１５】インバータ１６に対する入力１８は接地電位ＧＮＤであるので、インバータ１６の出力は「ハイ」レベルでありＰＭＯＳトランジスタ１２は遮断状態である。また、インバータ１７に対する入力１９は電源電位ＶＣＣであるので、インバータ１７の出力は「ロウ」レベルでありＮＭＯＳトランジスタ１３は遮断状態である。
　【００１６】すなわち、図１に示す状態では、ＰＭＯＳトランジスタ１２およびＮＭＯＳトランジスタ１３は共に遮断状態であり、インバータ１４はボンディングパッド１１に印加された電位にしたがって動作する。
　【００１７】さて、回路変更が必要になり、入出力端子として動作させたい場合、インバータ１６に対する接地電位ＧＮＤの入力１８およびインバータ１７に対する電源電位ＶＣＣの入力１９を切断し、内部回路からの出力信号をインバータ１６および１７に入力することにより、ボンディングパッド１１を入出力端子として動作させることが可能となる。
　【００１８】図２は本発明の第二実施例の要部を示す回路図で、入力端子回りの回路図を示す。
　【００１９】本第二実施例は、図１の第一実施例において、本発明の特徴とするところの、組合せ論理回路１５を組合せ論理回路２０に代えたものである。そして、組合せ論理回路２０は、金属配線層による一方の入力２４が開放され他方の入力２５が接地電位ＧＮＤに接続され出力がＰＭＯＳトランジスタ１２のゲートに接続されたナンドゲート２１と、入力が入力２５に接続されたインバータ２３と、二つの入力がそれぞれ入力２４とインバータ２３の出力に接続され出力がＮＭＯＳトランジスタ１３のゲートに接続されたノアゲート２２とを含んでいる。
　【００２０】次に、本第二実施例の動作について説明する。ナンドゲート２１およびインバータ２３の共通の入力２５は接地電位ＧＮＤであり、また、ナンドゲート２１およびノアゲート２２に対する共通の入力２４はオープンであるので、ナンドゲート２１の出力は「ハイ」レベルでありＰＭＯＳトランジスタ１２は遮断状態、また、ノアゲート２２の出力は「ロウ」レベルでありＮＭＯＳトランジスタ１３は遮断状態である。
　【００２１】すなわち、図２に示す状態では、ＰＭＯＳトランジスタ１２およびＮＭＯＳトランジスタ１３は共に遮断状態であり、インバータ１４はボンディングパッド１１に印加された電位にしたがって動作する。
　【００２２】さて、回路変更が必要になり、入出力端子として動作させたい場合、ナンドゲート２１およびインバータ２３の共通の入力２５の接地電位ＧＮＤとの接続を切断し、かつ、入力２４および２５に内部回路からの信号を入力することにより、ボンディングパッド１１を出力端子として動作させることが可能となる。
　【００２３】
　【発明の効果】以上説明したように、本発明は、カスタムＬＳＩの製造後に金属配線層による回路変更が必要になりかつ入力端子を入出力端子に変更する必要がある場合、金属配線層により変更が可能なため、カスタムＬＳＩの開発期間に対する影響を少なくできる効果がある。
【図面の簡単な説明】
　【図１】本発明の第一実施例の要部を示す回路図。
　【図２】本発明の第二実施例の要部を示す回路図。
　【図３】従来例の要部を示す回路図。
　【符号の説明】
１１　ボンディングパッド
１２　ＰＭＯＳトランジスタ
１３　ＮＭＯＳトランジスタ
１４、１６、１７、２３　インバータ
１５、２０　組合せ論理回路
１８、１９、２４、２５　入力
２１　ナンドゲート
２２　ノアゲート