(57)【要約】  ゲートフィンガーの両端を、同一のゲートバスバーに接続する。複数のソース電極のそれぞれにおいて、両端を設置する。複数のソース電極と、複数のドレイン電極を、１つずつ交互に配置し、ソース電極とドレイン電極との間にゲートフィンガーをさらに配置する。ドレイン電極同士を、間に挟まれたソース電極および２本のゲートフィンガーを跨ぐエアブリッジで接続する。ゲートバスバーに、ラダー回路を、ゲートフィンガーと並列に、接続して、ループ発振条件を調整する。
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【特許請求の範囲】
【請求項１】
ソース電極と、
ドレイン電極と、
前記ソース電極および前記ドレイン電極の間に配置されたゲート電極と、
前記ゲート電極の両端に接続されたゲート給電線と
を具備する
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ソース電極の一方の端部を接地するための第１の接地部と、
前記ソース電極の他方の端部を設置するための第２の接地部と
をさらに具備する
半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記ゲート電極および前記ゲート給電線におけるループ発振条件を調整するための並列共振回路
をさらに具備する
半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記並列共振回路は、
前記ゲート給電線に一方の端部が接続された抵抗と、
前記抵抗の他方の端部に一方の端部が接続されたキャパシタと
を具備し、
前記キャパシタの他方の端部は接地されている
半導体装置。
【請求項５】
請求項１〜４のいずれかに記載の半導体装置において、
前記ソース電極の、前記ドレイン電極とは反対側に配置された別のドレイン電極と、
前記ソース電極および前記別のドレイン電極の間に配置された別のゲート電極と、
前記ゲート電極と、前記ソース電極と、前記別のゲート電極とを跨いで、前記ドレイン電極と、前記別のドレイン電極とを接続するエアブリッジと
をさらに具備する
半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
複数のソース電極と、
複数のドレイン電極と、
複数のゲート電極と
複数のエアブリッジと、
を具備し、
前記複数のソース電極と、前記ドレイン電極とは、１つずつ交互に配置されており、
前記複数のゲート電極のそれぞれは、前記複数のソース電極と、前記ドレイン電極とのうち、隣接する１つのソース電極および１つのドレイン電極の間に１つずつ配置されており、
前記複数のエアブリッジのそれぞれは、隣接する２つのドレイン電極の間に配置された１つのソース電極および２つのゲート電極を跨いで、前記隣接する２つのドレイン電極を接続する
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチフィンガー（櫛型構造）のトランジスタに係り、特に、マイクロ波領域で用いるためのマルチフィンガートランジスタに係る。
【背景技術】
【０００２】
図１は、本発明に関連する技術によるマルチフィンガーＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｔ  Ｔｒａｎｓｉｓｔｏｒ：電界効果トランジスタ）の構造について説明するための概略図である。このマルチフィンガーＦＥＴは、ゲート部と、ソース部と、ドレイン部とを具備する。ここで、ゲート部は、ゲート電極パッド１と、ゲートバスバー４と、複数のゲートフィンガー５とを具備する。ソース部は、ソース電極パッド２と、複数のソース電極６と、複数のビアホール３とを具備する。ドレイン部は、ドレイン電極パッド８と、複数のドレイン電極７とを具備する。【０００３】
複数のソース電極６と、複数のドレイン電極７とは、１つずつ交互に配置されている。また、隣接するソース電極６およびドレイン電極７の間には、１本のゲートフィンガー５が配置されている。【０００４】
ゲート部において、ゲート電極パッド１は、ゲートバスバー４を介して、複数のゲートフィンガー５に接続されている。【０００５】
ソース部において、ソース電極パッド２は、エアブリッジを介して複数のビアホール３に接続されている。複数のビアホール３は、接地されている。複数のビアホール３は、複数のソース電極６にそれぞれ接続されている。【０００６】
ドレイン部において、ドレイン電極パッド８は、複数のドレイン電極７に接続されている。【０００７】
このような構造のマルチフィンガーＦＥＴにおいて、それぞれのゲートフィンガー５の単位長さあたりの付随容量および直列抵抗を、それぞれＣおよびＲと表す。また、ゲートフィンガー５のフィンガー長をＬｗと表す。【０００８】
図２は、本発明に関連する技術によるマルチフィンガーＦＥＴにおけるゲート部に設定される座標系について説明するための概略図である。このゲート部は、図１におけるゲート部から一部を抜き出したものに等しい。このゲート部は、ゲート電極パッド９と、ゲートバスバー１０と、複数のゲートフィンガー１１とを具備する。すなわち、図２のゲート電極パッド９、ゲートバスバー１０および複数のゲートフィンガー１１は、図１のゲート電極パッド１、ゲートバスバー４および複数のゲートフィンガー５に、それぞれ対応する。【０００９】
図２において、ゲートフィンガー１１のゲートバスバー１０に接続された根元の位置を原点とし、ゲートフィンガー１１の長さ方向をｘ軸とする。この座標系において、ゲートフィンガー１１の先端の座標はＬｗとなる。【００１０】
この座標系において、任意のゲートフィンガー１１の、ゲートバスバー１０からの距離ｘ、すなわち座標ｘ、における電圧方程式は、分布定数的に、次のように表すことができる。
∂Ｖ２（ｘ）／∂ｘ＝ＣＲ∂Ｖ（ｘ）／∂ｔ【００１１】
ゲートフィンガー１１の境界条件により、ゲートへの入力電圧Ｖ０を使って、電流成分Ｉ（ｘ）および電圧成分Ｖ（ｘ）が求まる。図２の境界条件は、以下のとおりである。
Ｖ（０）＝Ｖ０
Ｉ（Ｌｗ）＝０【００１２】
分布定数的表現によれば、関連技術によるマルチフィンガーＦＥＴにおいて、フィンガー端がオープンであれば、ゲートフィンガーの任意の点における電流および電圧は一様ではない。これは、ゲートフィンガーの素子特性は場所によって異なり、マルチフィンガーＦＥＴのデバイス特性が変動しやすいことを意味する。【００１３】
関連技術によるマルチフィンガーＦＥＴの構造において、分布定数的表現によれば、ゲートフィンガーにおける電流および電圧は一様ではない。したがって、ゲートフィンガーより見たソースインダクタが、ゲートフィンガーのどの位置から見たかによって変化する。その結果、デバイス利得特性に影響を及ぼす、という課題が、関連技術によるマルチフィンガーＦＥＴには存在する。【００１４】
また、ＦＥＴ利得の低下に寄与しているのは、ソースインダクタによるものである。しかし、関連技術によるマルチフィンガーＦＥＴでは、ビアホールはソース電極の片側のみで接続されている。そのため、ゲートフィンガーから見るソースインダクタも、ゲートフィンガーのどの位置から見たかによって変化する。特に、ゲートフィンガーの端点から見えるソースインダクタの増大は、デバイス利得特性を大きく劣化させる原因となっている。これも関連技術によるマルチフィンガーＦＥＴに存在する課題である。【００１５】
さらに、ゲートフィンガーの始点と端点を端に接続した場合、ゲート給電線が閉回路となる。このとき、条件が揃えばループ発振が発生し、マルチフィンガーＦＥＴが不安定となる恐れがある。これも関連技術によるマルチフィンガーＦＥＴに存在する課題である。【００１６】
上記に関連して、特許文献１（特開２０００−１３８２３６号公報）には、半導体装置に係る記載が開示されている。この半導体装置は、同軸上に配置された複数のソース電極が導電体でそれぞれ接続され、くし型構造のゲート電極およびドレイン電極を有する電界効果トランジスタを使用したものである。この半導体装置は、各ソース電極における両端に位置するソース電極が対応して接続される各接地電極を、それぞれ対応して設置するバイアホールを備える。この半導体装置の特徴としては、各バイアホールは、ホール形状がだ円である。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２０００−１３８２３６号公報
【発明の概要】
【００１８】
本発明の目的は、ゲートフィンガーの各点から見たソースインダクタが一様で、かつ、安定したマルチフィンガーＦＥＴを提供することである。
【００１９】
本発明による半導体装置は、ソース電極と、ドレイン電極と、ゲート電極と、ゲート給電線とを具備する。ここで、ゲート電極は、ソース電極および前記ドレイン電極の間に配置されている。ゲート給電線は、ゲート電極の両端に接続されている。
【００２０】
本発明の半導体装置によれば、ゲートフィンガーの各点から見たソースインダクタが一様で、かつ、安定している。したがって、マイクロ波やミリ波の帯域においてＦＥＴの高利得化が実現される。
【図面の簡単な説明】
【００２１】
上記発明の目的、効果、特徴は、添付される図面と連携して実施の形態から、より明らかになる。【００２２】
【図１】図１は、本発明に関連する技術によるマルチフィンガーＦＥＴの構造について説明するための概略図である。
【図２】図２は、本発明に関連する技術によるマルチフィンガーＦＥＴにおけるゲート部に設定される座標系について説明するための概略図である。
【図３】図３は、本発明の第１の実施形態によるマルチフィンガーＦＥＴの全体的な構造について説明するための概略図である。
【図４】図４は、本発明の第１の実施形態によるマルチフィンガーＦＥＴにおけるゲート部に設定される座標系について説明するための概略図である。
【図５】図５は、本発明の第２の実施形態による半導体装置の全体的な構造について説明するための概略図である。
【図６】図６は、ソースインダクタ（寄生インダクタ）の値による高周波ＦＥＴの３８ＧＨｚ帯での利得特性（Ｇａｉｎ）を求めた結果を示すグラフである。
【図７】図７は、本発明の第３の実施形態による半導体装置の全体的な構造について説明するための概略図である。
【図８Ａ】図８Ａは、本実施形態による半導体装置からラダー回路を除いた場合の閉回路について説明するための回路図である。
【図８Ｂ】図８Ｂは、本実施形態による半導体装置からラダー回路を除いた場合の閉回路における位相差を計算した結果について説明するためのグラフである。
【図９Ａ】図９Ａは、本実施形態による半導体装置、すなわちラダー回路を設けた場合の閉回路について説明するための回路図である。
【図９Ｂ】図９Ｂは、本実施形態による半導体装置、すなわちラダー回路を設けた場合の閉回路における位相差を計算した結果について説明するためのグラフである。
【図１０】図１０は、本発明による半導体素子のマルチフィンガー構造に基づいた、ＭＭＩＣ（高周波モノシリック集積回路）の実施例における構造について説明するための概略図である。
【発明を実施するための形態】
【００２３】
添付図面を参照して、本発明による半導体装置を実施するための形態を以下に説明する。
【００２４】
（第１の実施形態）
図３は、本発明の第１の実施形態による半導体装置の全体的な構造について説明するための概略図である。この半導体装置は、マルチフィンガーＦＥＴであって、ソース部と、ゲート部と、ドレイン部とを具備する。ここで、ソース部は、２つのソース電極パッド１３と、複数のビアホール１４と、複数のソース電極１７とを具備する。ゲート部は、ゲート電極パッド１２と、ゲートバスバー１５と、複数のゲートフィンガー１６とを具備する。ゲートバスバー１５は、２本の端部を具備する。ドレイン部は、ドレイン電極パッド１９と、複数のエアブリッジ５７と、複数のドレイン電極１８とを具備する。なお、ソース電極１７、ドレイン電極１８およびゲートフィンガー１６の数は、図３ではそれぞれ５つ、６つ、１０本であるが、これらの数はあくまでも一例であって本発明を限定するものではない。
【００２５】
ここで、ゲートフィンガー１６は、ゲート電極として動作する。ゲートバスバー１５は、ゲート給電線として動作する。ビアホール１４は、接地されており、接地部として動作する。
【００２６】
複数のソース電極１７と、複数のドレイン電極１８とは、１つずつ交互に配置されている。また、隣接するソース電極１７およびドレイン電極１８の間には、１本のゲートフィンガー１６が配置されている。
【００２７】
ソース部において、２つのソース電極パッド１３は、複数のビアホール１４に接続されている。複数のビアホール１４は、それぞれ接地されている。複数のソース電極のそれぞれにおいて、一方の端は一方のソース電極パッド１３に接続されており、他方の端は他方のソース電極パッド１３に接続されている。
【００２８】
ゲート部において、ゲート電極パッド１２は、ゲートバスバー１５の途中に接続されている。ゲートバスバー１５の、ゲート電極パッド１２が接続されている位置から一方の端までを、ゲートバスバー１５の一方の端部と呼ぶ。同様に、ゲート電極パッド１２が接続されている位置から他方の端までを、ゲートバスバー１５の他方の端部と呼ぶ。ゲートバスバー１５の２本の端部はそれぞれ、これら複数のソース電極１７、複数のドレイン電極１８および複数のゲートフィンガー１６の並びに沿って配置されている。複数のゲートフィンガー１６の両端は、ゲートバスバー１５の一方の端部および他方の端部にそれぞれ接続されている。したがって、全てのゲートフィンガー１６の全域が同電位となる。
【００２９】
ドレイン部において、ドレイン電極パッド１９は、第１のドレイン電極１８に接続されている。第１のドレイン電極１８は、第１のエアブリッジ５７に接続されている。第１のエアブリッジ５７は、第２のドレイン電極１８に接続されている。ここで、第１のエアブリッジ５７は、第１のドレイン電極１８と第２のドレイン電極１８との間に配置されている２本のゲートフィンガー１６および１本のソース電極１７を跨いでいる。以下同様に、複数のドレイン電極１８と複数のエアブリッジ５７は１つずつ交互に接続され、かつ、それぞれのエアブリッジ５７はその両端に接続された２つのドレイン電極１８の間に配置されている２本のゲートフィンガー１６および１本のソース電極１７を跨いでいる。
【００３０】
図４は、本実施形態によるマルチフィンガーＦＥＴにおけるゲート部に設定される座標系について説明するための概略図である。このゲート部は、図３におけるゲート部から一部を抜き出したものに等しい。このゲート部は、ゲート電極パッド２０と、ゲートバスバー２１と、複数のゲートフィンガー２２とを具備する。すなわち、図４のゲート電極パッド２０、ゲートバスバー２１および複数のゲートフィンガー２２は、図３のゲート電極パッド１２、ゲートバスバー１５および複数のゲートフィンガー１６に、それぞれ対応する。
【００３１】
図４において、ゲートフィンガー２２の一方の端部、すなわちゲートバスバー２１に接続された一方の根元の位置を原点とし、ゲートフィンガー２２の長さ方向をｘ軸とする。この座標系において、ゲートフィンガー２２のもう一方の端部の座標はＬｗとなる。ここで、Ｌｗはゲートフィンガー２２の長さである。
【００３２】
この座標系において、任意のゲートフィンガー２２の、一方の端部からの距離ｘ、すなわち座標ｘ、における電圧方程式は、分布定数的に、次のように表すことができる。
∂Ｖ２（ｘ）／∂ｘ＝ＣＲ∂Ｖ（ｘ）／∂ｔ
ここで、ＣおよびＲは、それぞれ、任意のゲートフィンガー５の単位長さあたりの付随容量および直列抵抗を表す。
【００３３】
また、境界条件は、
Ｖ（０）＝Ｖ（Ｌｗ）＝Ｖ０
である。
【００３４】
ゲートフィンガー２２の入力インピーダンスは、
Ｚｉｎ（ｘ）＝Ｖ（ｘ）／Ｉ（ｘ）
である。この実抵抗成分である
Ｒｅ［Ｚｉｎ（ｘ＝０）］
は、ゲート抵抗を示す。そこで、上記の境界条件により、ゲート抵抗が求められる。
【００３５】
ゲートフィンガー２２の両端を、ゲートバスバー２１に接続することで、ゲートフィンガー２２の全域が同電位となった場合の、ゲート抵抗は、
Ｒｅ［Ｚｉｎ（０）］＝（１／１２）ＲＬｗ
となる。
【００３６】
ちなみに、関連技術として紹介したマルチフィンガーＦＥＴのように、ゲートフィンガーの一方の端部をゲートバスバー２１に接続し、他方の端部をオープンにした場合のゲート抵抗は、
Ｒｅ［Ｚｉｎ（０）］＝（１／３）ＲＬｗ
となる。
【００３７】
この結果により、ゲートフィンガー２２の両端をゲートバスバーに接続してゲートフィンガー全域を同電位とした場合、ゲート抵抗は、関連技術構造の１／４にまで低減させることが可能となる。
【００３８】
したがって、ゲート抵抗を低減させたことによって、本発明によるマルチフィンガーＦＥＴでは、高利得化が得られる。
【００３９】
また、本発明によるマルチフィンガーＦＥＴの構造では、ゲートフィンガーの両端がゲートバスバーに接続されているので、ゲートフィンガーの全域において電圧が一様であり、素子特性のバラツキの影響が小さい。
【００４０】
（第２の実施形態）
図５は、本発明の第２の実施形態による半導体装置の全体的な構造について説明するための概略図である。この半導体装置は、第１の実施形態による半導体装置におけるソース電極２８の数を１つに変更したものである。その結果、ドレイン電極２９の数は２つに、ゲートフィンガー２７の数は２つに、それぞれ変更されている。言い換えれば、本実施形態は、本発明による半導体装置としてのマルチフィンガーＦＥＴの、最小構成である。
【００４１】
この半導体装置は、さらに、２つのソース電極パッド２５と、２つのビアホール２６と、ゲート電極パッド２３と、ゲートバスバー２４と、ドレイン電極パッド３０と、エアブリッジ５８とを具備する。図５における２つのソース電極パッド２５、２つのビアホール２６、ゲート電極パッド２３、ゲートバスバー２４およびドレイン電極パッド３０は、図３における複数のビアホール１４、ゲート電極パッド１２、ゲートバスバー１５およびドレイン電極パッド１９に、それぞれ対応する。
【００４２】
図５に示すように、ソース電極２８に接続される２つのビアホール２６は、ソース電極２８の両端に配置されている。その結果、ソースインダクタの低減が図られていると同時に、ゲートフィンガー２７の各点から見えるソースインダクタの影響をも低減させることが出来る。
【００４３】
図６は、ソースインダクタ（寄生インダクタ）の値による高周波ＦＥＴの３８ＧＨｚ帯での利得特性（Ｇａｉｎ）を求めた結果を示すグラフである。このグラフにおいて、横軸はソースインダクタの値Ｌを、縦軸は利得特性を、それぞれ表す。
【００４４】
関連技術による半導体装置におけるソースインダクタの値は０．０８ｎＨであった。ソースインダクタの値を０．０４ｎＨに半減すれば、利得特性を、その理想値である約６．８ｄＢに近づけることが出来ることが、図６のグラフから分かる。
【００４５】
以上により、ゲートフィンガー２７の両端をゲートバスバー２４に接続し、かつ、ソース電極２８を、その両端に配置したビアホール２６を介して接地することで、本発明によるマルチフィンガーＦＥＴは、高周波において、関連技術のものよりも高い利得特性を得ることが可能になる。
【００４６】
（第３の実施形態）
図７は、本発明の第３の実施形態による半導体装置の全体的な構造について説明するための概略図である。この半導体装置は、第２の実施形態によるマルチフィンガーＦＥＴにラダー回路を追加したものに等しい。
【００４７】
図７のマルチフィンガーＦＥＴは、ゲート電極パッド５１と、ゲートバスバー５２と、２本のゲートフィンガー５３と、２つのソース電極パッド５４と、ソース電極５９と、ドレイン電極パッド５５と、２つのドレイン電極６０と、エアブリッジ５６と、抵抗３１と、ビアホール付きキャパシタ３２とを具備する。図７のゲート電極パッド５１、ゲートバスバー５２、２本のゲートフィンガー５３、２つのソース電極パッド５４、ソース電極５９、ドレイン電極パッド５５、２つのドレイン電極６０およびエアブリッジ５６は、図５の、にそれぞれ対応する。抵抗３１およびビアホール付きキャパシタ３２は、本実施形態におけるラダー回路に対応する。なお、ビアホール付きキャパシタ３２は、ビアホールにおいて接地されている。
【００４８】
このラダー回路は、抵抗３１と、ビアホール付きキャパシタ３２とを直列に接続したものである。このラダー回路は、ゲートフィンガー５３に並列に接続されることによって、ループ発振を抑圧、回避するものである。
【００４９】
ここで、抵抗３１およびビーホール付きキャパシタ３２の値をそれぞれＲおよびＣと置くと、並列共振回路としてのラダー回路に共振周波数ｆが以下のように決定される。
ｆ＝１／２πＲＣ
【００５０】
図８Ａは、本実施形態による半導体装置からラダー回路を除いた場合の閉回路について説明するための回路図である。この閉回路は、３つのゲートバスバー３３と、１つのゲートフィンガー３４とを具備する。ここで、図８Ａにおける３つのゲートバスバー３３は、図７におけるゲートバスバー５２の２つの端部およびゲート電極パッド５１に対応する。図８Ａにおけるゲートフィンガー３４は、図７におけるゲートフィンガー５３に対応する。
【００５１】
図８Ｂは、本実施形態による半導体装置からラダー回路を除いた場合の閉回路における位相差を計算した結果について説明するためのグラフである。このグラフにおいて、横軸は周波数を、縦軸は位相差を、それぞれ表す。
【００５２】
位相差が１８０度近辺であるときに、ループ発振が発生しやすい。この位相差は、ゲートバスバーおよびゲートフィンガーのレイアウト上の長さの組み合わせによって決定する。
【００５３】
図９Ａは、本実施形態による半導体装置、すなわちラダー回路を設けた場合の閉回路について説明するための回路図である。この閉回路は、３つのゲートバスバー３５と、１つのゲートフィンガー３６と、２つのラダー回路とを具備する。２つのラダー回路のそれぞれは、抵抗３７と、接地されたキャパシタ３８とを具備する。図９Ａにおける３つのゲートバスバー３５は、図７におけるゲートバスバー５２の２つの端部およびゲート電極パッド５１に対応する。図９Ａにおけるゲートフィンガー３６は、図７におけるゲートフィンガー５３に対応する。図９Ａにおける抵抗３７および接地されたキャパシタ３８は、図７における抵抗３１およびビアホール付きキャパシタ３２に対応する。
【００５４】
図９Ｂは、本実施形態による半導体装置、すなわちラダー回路を設けた場合の閉回路における位相差を計算した結果について説明するための回路図である。このグラフにおいて、横軸は周波数を、縦軸は位相差を、それぞれ表す。
【００５５】
ゲートバスバーおよびゲートフィンガーのレイアウト上の長さの組み合わせによって決定されるループ発振周波数領域を、並列共振回路を設けることによって回避することが可能である。従って、この共振周波数を使って、所望動作周波数帯でのループ発振条件を回避することが可能である。これにより、始点および端点の両方をゲートバスバーに接続したゲートフィンガーにおける閉回路網においても、安定動作が可能となる。
【００５６】
（実施例）
図１０は、本発明による半導体素子のマルチフィンガー構造に基づいた、ＭＭＩＣ（高周波モノシリック集積回路）の実施例における構造について説明するための概略図である。このＭＭＩＣは、バイアス回路３９と、本発明の第２の実施形態によるマルチフィンガーＦＥＴと、段間信号回路４０と、本発明の第１の実施形態によるマルチフィンガーＦＥＴと、出力整合回路４１と、複数のキャパシタ４２ａ〜４２ｄとを具備する。
【００５７】
このＭＭＩＣにおいて、バイアス回路３９は、本発明の第２の実施形態によるマルチフィンガーＦＥＴにおけるゲート電極パッド２３に接続されている。本発明の第２の実施形態によるマルチフィンガーＦＥＴにおけるドレイン電極パッド３０は、第１のキャパシタ４２ａと、段間信号回路４０とに接続されている。段間信号回路４０は、第２のキャパシタ４２ｂを介して、本発明の第１の実施形態によるマルチフィンガーＦＥＴにおけるゲート電極パッド１２に接続されている。本発明の第１の実施形態によるマルチフィンガーＦＥＴにおけるドレイン電極パッド１９は、第３のキャパシタ４２ｃに接続されている。本発明の第１の実施形態によるマルチフィンガーＦＥＴにおけるドレイン電極パッド１９は、第４のキャパシタ４２ｄと、出力整合回路４１とに接続されている。
【００５８】
本実施例によれば、マイクロ波帯からミリ波帯に至る周波数領域において、高利得特性を達成できる。同時に、高利得ＭＭＩＣへの展開も可能となる。
【００５９】
本発明のマルチフィンガー構造は、高周波ＦＥＴで使われるＧａＡｓ（ガリウム砒素）、ＩｎＰ（リン化インジウム）、ＧａＮ（窒化ガリウム）、ＳｉＣ（炭化ケイ素）、ＺｎＯ（酸化亜鉛）等の化合物半導体や、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＳｉＧｅ（シリコンゲルマニウム）等のＳｉ（シリコン）系半導体を使った、高利得ＦＥＴおよびＭＭＩＣへの展開が可能である。
【００６０】
以上、実施形態（及び実施例）を参照して本願発明を説明したが、本願発明は上記実施形態（及び実施例）に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【００６１】
この出願は、２００９年３月３０日に出願された日本出願特願２００９−８３０６３を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【図１】
2010113779.tif 000003
【図２】
2010113779.tif 000004
【図３】
2010113779.tif 000005
【図４】
2010113779.tif 000006
【図５】
2010113779.tif 000007
【図６】
2010113779.tif 000008
【図７】
2010113779.tif 000009
【図８Ａ】
2010113779.tif 000010
【図８Ｂ】
2010113779.tif 000011
【図９Ａ】
2010113779.tif 000012
【図９Ｂ】
2010113779.tif 000013
【図１０】
2010113779.tif 000014
【国際調査報告】
2010113779.tif 000015
2010113779.tif 000016
2010113779.tif 000017
2010113779.tif 000018
2010113779.tif 000019
2010113779.tif 000020
2010113779.tif 000021