(57)【要約】  キャパシタ製造方法において、基板に下部電極と薄膜誘電体と上部電極とを成膜してキャパシタを形成し、このキャパシタをキャパシタセルに分割する前に、パーティクル部と下部電極及び上部電極間の電気的短絡部とを含む欠陥部を検出する。次に、上記キャパシタをキャパシタセルに分割する前に、パーティクル部や下部電極及び上部電極間の電気的短絡部等の欠陥部を除去する。
2010098026.tif 000002
【特許請求の範囲】
【請求項１】
基板に下部電極と薄膜誘電体と上部電極とを成膜してキャパシタを形成する成膜工程と、
前記キャパシタをキャパシタセルに分割する前に、パーティクル部と前記下部電極及び前記上部電極間の電気的短絡部とを含む欠陥部を検出する欠陥部検出工程と、
前記欠陥部を除去する欠陥部除去工程と、
を有するキャパシタの製造方法。
【請求項２】
前記欠陥検出工程により検出された欠陥部の情報を記憶する欠陥部情報記憶工程をさらに有する請求項１記載のキャパシタの製造方法。
【請求項３】
前記キャパシタセルを形成する位置であるキャパシタセル位置を調整するキャパシタセル位置調整工程をさらに有する請求項１又は２に記載のキャパシタの製造方法。
【請求項４】
前記キャパシタセル位置調整工程により調整されたキャパシタセル位置にキャパシタセルを形成するためのマークを形成するマーク形成工程をさらに有する請求項３記載のキャパシタの製造方法。
【請求項５】
前記マーク形成工程は、レーザ加工を用いてマークを形成する請求項４記載のキャパシタの製造方法。
【請求項６】
前記欠陥部除去工程は、前記キャパシタセル位置を調整した後のキャパシタセル内の前記欠陥部を除去する請求項３から５の何れか１項に記載のキャパシタの製造方法。
【請求項７】
前記キャパシタセル位置調整工程は、前記キャパシタセルに含まれる前記欠陥部が最小となるように、前記キャパシタセル位置を調整する請求項３から６の何れか１項に記載のキャパシタの製造方法。
【請求項８】
前記欠陥部除去工程は、レーザ加工を用いて前記欠陥部を除去する請求項１から７の何れか１項に記載のキャパシタの製造方法。
【請求項９】
前記欠陥部検出工程は、前記基板全面をレーザ走査し、前記下部電極及び前記上部電極間の抵抗変化測定により欠陥部を検出する請求項１から８の何れか１項に記載のキャパシタの製造方法。
【請求項１０】
キャパシタセルへの分割前のキャパシタの欠陥部を検出する欠陥部検出部と、
前記欠陥部を除去する欠陥部除去部とを有し、
前記キャパシタは、基板上に積層された下部電極と薄膜誘電体と上部電極とによって形成され、
前記欠陥部は、パーティクル部と前記下部電極及び前記上部電極間の電気的短絡部とを含むキャパシタ製造装置。
【請求項１１】
前記欠陥部検出部により検出された欠陥部の情報を記憶する欠陥部情報記憶部をさらに有し、
前記欠陥部除去部は、前記欠陥部情報記憶部に記憶された欠陥部の情報に基づいて欠陥部を除去する請求項１０記載のキャパシタ製造装置。
【請求項１２】
前記キャパシタセルを形成する位置であるキャパシタセル位置を調整する情報処理部をさらに有する請求項１０又は１１に記載のキャパシタ製造装置。
【請求項１３】
前記情報処理部により調整されたキャパシタセル位置にキャパシタセルを形成するためのマークを形成するマーカ部をさらに有する請求項１２記載のキャパシタ製造装置。
【請求項１４】
前記マーカ部は、レーザ加工である請求項１３記載のキャパシタ製造装置。
【請求項１５】
前記欠陥部除去部は、前記情報処理部によりキャパシタセル位置を調整した場合に、前記キャパシタセル内に存在する前記欠陥部を除去する請求項１２から１４の何れか１項に記載のキャパシタ製造装置。
【請求項１６】
前記情報処理部は、前記キャパシタセルに含まれる前記欠陥部が最小となるように、前記キャパシタセル位置を調整する請求項１２から１５の何れか１項に記載のキャパシタ製造装置。
【請求項１７】
前記欠陥部除去部は、レーザ加工である請求項１０から１６の何れか１項に記載のキャパシタ製造装置。
【請求項１８】
前記欠陥部検出部は、前記基板全面をレーザ走査し、前記下部電極及び前記上部電極間の抵抗変化測定により欠陥部を検出する請求項１０から１７の何れか１項に記載のキャパシタ製造装置。
【請求項１９】
基板に下部電極と薄膜誘電体と上部電極とを成膜してキャパシタを形成する処理と、
前記キャパシタをキャパシタセルに分割する前に、パーティクル部と前記下部電極及び前記上部電極間の電気的短絡部とを含む欠陥部を検出する処理と、
前記欠陥部を除去する処理と、
をコンピュータに実行させるプログラム。
【請求項２０】
検出された前記欠陥部の情報を記憶する処理をコンピュータに実行させる請求項１９記載のプログラム。
【請求項２１】
前記キャパシタセルを形成する位置であるキャパシタセル位置を調整する処理をコンピュータに実行させる請求項１９又は２０に記載のプログラム。
【請求項２２】
調整された前記キャパシタセル位置にキャパシタセルを形成するためのマークを形成する処理をコンピュータに実行させる請求項２１記載のプログラム。
【請求項２３】
前記除去する処理は、前記キャパシタセル位置を調整した後のキャパシタセル内の前記欠陥部を除去するようにコンピュータに実行させる請求項２１又は２２に記載のプログラム。
【請求項２４】
前記調整する処理は、前記キャパシタセルに含まれる前記欠陥部を最小とするように、前記キャパシタセル位置を調整することをコンピュータに実行させる請求項２１から２３の何れか１項に記載のプログラム。
【請求項２５】
請求項１９から２４の何れか１項に記載のプログラムを記録したコンピュータ読み取り可能な記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜キャパシタを製造するキャパシタの製造方法、キャパシタ製造装置、キャパシタ製造プログラム及び記録媒体に関する。
【背景技術】
【０００２】
半導体素子を搭載する実装基板は、ノイズを防止するために多数のキャパシタをＬＳＩ（Large Scale Integration）周辺に実装している。このＬＳＩにクロック動作等による急激な負荷ｉがかかると、電源およびＬＳＩの間の配線に存在する抵抗ＲとインダクタンスＬとによって下記式（１）に相当する電圧降下ΔＶが生じる。【０００３】
ΔＶ＝Ｒ×ｉ−Ｌ×ｄｉ／ｄｔ・・・・・・式（１）【０００４】
Ｌの符号が−（マイナス）なのは、誘導起電力は瞬時に発生した電流を打ち消すように生じるからである。従って、配線のＲ、Ｌ、負荷変動ｄｉが大きいほど、また、変動時間ｄｔが小さいほど、電圧降下ΔＶが増加する。近年、ＬＳＩのクロック周波数が数百ＭＨｚを越えるような高速になってきている。すなわち、デジタル回路におけるパルス波形の立ち上がり時間ｔｒが負荷の変動時間ｄｔと等価となり、クロック周波数が大きくなるほど立ち上がり時間ｔｒが短くなるため、電圧降下ΔＶは大きくなる。【０００５】
このような電圧降下ΔＶを小さくするためには、ＬＳＩの電源ライン−グランドライン間に並列にキャパシタを接続することが有効である。このキャパシタを一般にデカップリングキャパシタと称する。ＬＳＩのクロック周波数が大きくなると、負荷変動の際に一時的に降下した電圧を電源から補償することは時間的に間に合わなくなるため、ＬＳＩの近くに接続したデカップリングキャパシタから電荷を供給することによってＬＳＩの電圧降下を補償する。しかし、キャパシタの等価直列抵抗（ＥＳＲ）、等価直列インダクタンス（ＥＳＬ）及びキャパシタからＬＳＩまでの配線抵抗Ｒ、配線インダクタンスＬ等の影響により、依然として上記式（１）のΔＶが生じていた。【０００６】
しかしながら、近年、クロック周波数がＧＨｚのオーダーに達し、デカップリングキャパシタとＬＳＩ間の配線によるインダクタンスＬが無視できなくなってきたという問題があった。そこで、上記問題を解決するため、Ｌを小さくするインターポーザ型キャパシタの技術が開示されている（例えば、特許文献１〜６）。図１５は、特許文献３に記載のインターポーザ型キャパシタの構造を示している。
図１５において、シリコン基板１００は内部に導電体が充填された第１のスルーホール１２０ａを有する。基板１００を支持体１１０として、支持体１１０上には下部電極１４０と高誘電体膜１６０と上部電極１８０とが積層されてキャパシタを形成する。キャパシタの下部電極１４０はスルーホール１２０ａ内の導電体を介して電極パッド２４０ａおよびバンプ電極２８０ａに接続される。バンプ電極２８０ａは回路基板の電源ラインに接続される。また、下部電極１４０は電極パッド２１０ａを介してＬＳＩの電源ラインに接続される。キャパシタの上部電極１８０はスルーホール１２０ｂ内の導電体を介して電極パッド２４０ｂおよびバンプ電極２８０ｂに接続される。バンプ電極２８０ｂは回路基板のグランドラインに接続される。また、上部電極１８０は電極パッド２１０ｂを介してＬＳＩのグランドラインに接続される。電極パッド２１０ａ、２１０ｂ，２４０ａおよび２４０ｂは保護膜２００および２２０上に形成される。【０００７】
近年のＬＳＩのＧＨｚオーダーに達する高速化に対応できるだけのμＦオーダーの高容量キャパシタを形成するためには、キャパシタはＬＳＩの面積に近い面積が必要であり、それだけの大面積キャパシタを薄膜で形成するのは困難であるという問題があった。なぜなら、ＬＳＩサイズに近い大面積キャパシタを形成した場合、成膜工程におけるパーティクル発生等による誘電体膜への欠陥によりショートが発生するという問題があるためである。上記問題を解決するために、比較的大面積キャパシタを形成し易い陽極酸化膜を誘電体層としたキャパシタの技術が開示されている（例えば、特許文献７）。しかし、上記特許文献７の技術では、陽極酸化膜は比誘電率がペロブスカイト構造を有する酸化物薄膜に比べて小さいため、大容量化できないという問題があった。【０００８】
他方、半導体デバイスの配線や拡散部の欠陥を検出する方法として抵抗変化を計測する方法が開示されており（例えば、特許文献８）、ＯＢＩＲＣＨ（Optical Beam Induced Resistance Change）等が実際に使用されている。ＯＢＩＲＣＨは、半導体デバイスやキャパシタ完成品の不良解析に使用されていたものであるが、キャパシタの上部電極と下部電極間の短絡部検出にも使用できる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００５−３３１９５号公報
【特許文献２】特開２００１−３３８８３６号公報
【特許文献３】特開２００２−８９４２号公報
【特許文献４】特開２００６−２５３６３１号公報
【特許文献５】特開２００５−１２３２５０号公報
【特許文献６】日本国特許第３４６５４６４号公報
【特許文献７】特開２００３−０６９１８５号公報
【特許文献８】特開２００８−０４１７５７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかし、上記特許文献１〜８記載の技術では、大面積の薄膜キャパシタを形成する場合には不良発生頻度が高くなるという問題があった。一方、陽極酸化膜を誘電体としたキャパシタでは低誘電率により高容量が得られないという問題があった。また、製造工程でキャパシタを修復する方法はなかった。【００１１】
本発明はこのような実情を鑑みてなされたものであり、上記課題を解決し、歩留まりよく薄膜キャパシタを製造するキャパシタの製造方法、キャパシタ製造装置、プログラム及び記録媒体を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明のキャパシタの製造方法は、基板に下部電極と薄膜誘電体と上部電極とを成膜してキャパシタを形成する成膜工程と、前記キャパシタをキャパシタセルに分割する前にパーティクル部と前記下部電極及び前記上部電極間の電気的短絡部とを含む欠陥部を検出する欠陥部検出工程と、欠陥部を除去する欠陥部除去工程とを有する。【００１３】
本発明のキャパシタ製造装置は、キャパシタセルへの分割前のキャパシタの欠陥部を検出する欠陥部検出部と、欠陥部を除去する欠陥部除去部とを有し、キャパシタは基板と下部電極と薄膜誘電体と上部電極とから形成され、欠陥部はパーティクル部と、下部電極及び上部電極間の電気的短絡部とを含む。【００１４】
本発明のプログラムは、基板に下部電極と薄膜誘電体と上部電極とを成膜してキャパシタを形成する処理と、このキャパシタをキャパシタセルに分割する前に、パーティクル部と、下部電極及び上部電極間の電気的短絡部とを含む欠陥部を検出する処理と、欠陥部を除去する処理とをコンピュータに実行させる。【００１５】
本発明の記録媒体は、上記プログラムを記録したコンピュータ読み取り可能な記録媒体である。
【発明の効果】
【００１６】
本発明によれば、歩留まりよく薄膜キャパシタを製造することが可能となる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施形態１に係るキャパシタの製造方法を示す断面図である。
【図２】本発明の実施形態１に係るキャパシタの製造方法を示すフローチャートである。
【図３】本発明の実施形態１に係るキャパシタの製造方法を示すフローチャートである。
【図４】本発明の実施形態２に係るキャパシタのＭＩＭ成膜後のウエハ状態における欠陥部分析例を示す平面図である。
【図５】本発明の実施形態２に係るキャパシタセルの形成例を示す平面図である。
【図６】本発明の実施形態２に係るキャパシタセルの形成例を示す平面図である。
【図７】本発明の実施形態２に係るキャパシタの製造方法を示すフローチャートである。
【図８】本発明の実施形態３に係るキャパシタセルの形成例を示す平面図である。
【図９】本発明の実施形態３に係るキャパシタの製造方法を示すフローチャートである。
【図１０】本発明の実施形態４に係るキャパシタ製造装置を示すブロック図である。
【図１１】本発明の実施形態４に係るキャパシタ製造装置の他の例を示すブロック図である。
【図１２】本発明の実施形態５に係るキャパシタ製造装置を示すブロック図である。
【図１３】本発明の実施形態５に係るキャパシタ製造装置の他の例を示すブロック図である。
【図１４】本発明の実施例に係るキャパシタ製造装置を示すブロック図である。
【図１５】従来のキャパシタの構造を示す断面図である。
【発明を実施するための形態】
【００１８】
以下に本発明の実施形態について、図面を用いて詳細に説明する。尚、同要素には同符号を付し、説明を省略する。
【００１９】
（実施形態１）
図１は、本発明の実施形態１に係る薄膜キャパシタの製造方法例を示す。図示するように、本実施形態に係る薄膜キャパシタは、上部電極１、薄膜誘電体２、下部電極３、および基板４を有している。上部電極１の材質は、例えば、Ｐｔ、Ｒｕ、ＴｉＮ、Ａｕ等が好適である。しかしながら、これらの材質に限定されるものではない。
【００２０】
薄膜誘電体２の材質は、例えば、高誘電率を有するペロブスカイト構造を含有した化合物が好適である。ペロブスカイト構造を含有する化合物としては、ＳｒＴｉＯ3、ＳｒＴｉＯ3のＳｒの一部をＢａに置換した（Ｓｒ、Ｂａ）ＴｉＯ3又はＰｂＴｉＯ3やＢａＴｉＯ3を骨格としてＰｂ、Ｂａサイト（Ａサイト）の一部をＳｒ、Ｃａ、Ｌａ等で置換することによってＡサイトの平均原子価を２価にした複合ペロブスカイト化合物が好適である。また、上記化合物において、Ｔｉ（Ｂサイト）の一部をＭｇ、Ｗ、Ｎｂ、Ｚｒ、Ｎｉ、Ｚｎ等で置換してＢサイトの平均原子価を４価にした複合ペロブスカイト化合物も適用することできる。しかしながら、薄膜誘電体２はこれらの材質に限定されるものではない。また、薄膜誘電体２の製造方法も限定されないが、スパッタ法、ＣＶＤ（Chemical Vapor Deposition）法又はゾルゲル法等が好適である。
【００２１】
下部電極３の材質は、基板４との密着性に優れ、薄膜誘電体２への拡散が少ない金属または合金が望ましく、例えば、絶縁基板側からＴｉ、Ｃｒ、Ｔａ、Ｍｏ等の活性金属、Ｐｔ、Ｒｕ、ＴｉＮ、Ａｕ等の高バリア性金属の順で成膜するのが好適である。しかしながら、これらの材質に限定されるものではない。
【００２２】
基板４は、薄膜キャパシタを形成するためには表面の平滑度が高い基板４が望ましく、Ｓｉ、ＧａＡｓ等の半導体基板やガラス、サファイア、セラミックス、樹脂等の絶縁体基板が好適である。ＳｉやＧａＡｓ等の半導体基板を用いる場合は、基板４の表面に絶縁層を形成することが望ましい。
【００２３】
（実施形態１）
本実施形態では、薄膜キャパシタの製造方法例について、図１を用いて説明する。初めに、図１の工程（ａ）に示すように、基板４にＭＩＭ（Metal Insulation Metal）構造となる下部電極３、薄膜誘電体２、上部電極１を成膜する。次に、図１の工程（ｃ）に示すように、ウエハ全面において、パーティクル部５、又は上部電極１と下部電極３間の電気的短絡部等の欠陥部が存在するかを検出する。検出方法は限定されないが、例えば、ＯＢＩＲＣＨ等が好適である。光学的にパーティクル部を検出しても良いが、電気的短絡部を検出するにはＯＢＩＲＣＨ等のレーザスキャン下での抵抗変化測定を利用するのが好ましい。抵抗測定では、図１の工程（ｂ）に示すように、プロービングするためにウエハの端部において下部電極３を露出する部分を形成する必要がある。
【００２４】
次に、図１の工程（ｄ）に示すように、ウエハ状態において、上記工程（ｂ）で特定したパーティクル部５、又は上部電極１と下部電極３間の電気的短絡部等の欠陥部を局所的に除去する。除去する方法は限定しないが、レーザ、イオンビーム、電子ビーム、ウエットエッチング、ドリルやサンドブラスト等による機械的加工等が使用できる。特に、レーザによる加工が好適に用いられる。以上のような工程を経て、図１の工程（ｅ）に示すようなキャパシタを得る。
【００２５】
上記図１の工程（ｄ）に示した欠陥部の局所的な除去について、図２を用いて説明する。図２は、本実施形態に係る薄膜キャパシタの製造方法例を示す。
【００２６】
図２に示すように、ＭＩＭを成膜すると、まずプロービングをするか否かを判断する（ステップＳ２０１）。プロービングをする場合（ステップＳ２０１／ＹＥＳ）は、下部電極３を露出させるために、ウエハ端部を加工する（ステップＳ２０２）。プロービングをしない場合（ステップＳ２０１／ＮＯ）及び上記ステップＳ２０２においてウエハ端部を加工した後は、キャパシタの欠陥検出を行う（ステップＳ２０３）。キャパシタの欠陥検出は、例えば、ＯＢＩＲＣＨ等のレーザスキャン下での抵抗変化測定を利用して行う。
【００２７】
次に、上記ステップＳ２０３での検出結果から、キャパシタに欠陥があるか否かを判断する（ステップＳ２０４）。キャパシタに欠陥があった場合（ステップＳ２０４／ＹＥＳ）は、エッチングにより欠陥部を局所的に除去する（ステップＳ２０５）。そして、上記ステップＳ２０３の処理に移行し、上記ステップＳ２０３〜Ｓ２０５の処理を欠陥部がなくなるまで繰り返し行う。他方、欠陥部が無い場合（ステップＳ２０４／ＮＯ）には、キャパシタセルの製造に移行する。
【００２８】
以上、キャパシタ欠陥部の局所的除去について、キャパシタに欠陥部を検出すると、その都度欠陥部の局所除去を実行する例について説明した。一方、図３には、検出した欠陥部を一度記憶し、記憶した欠陥部をまとめて局所的に除去する方法例を示す。
【００２９】
図３に示すように、ＭＩＭを成膜すると、まずプロービングをするか否かを判断する（ステップＳ３０１）。プロービングをする場合（ステップＳ３０１／ＹＥＳ）は、下部電極３を露出させるために、ウエハ端部を加工する（ステップＳ３０２）。プロービングをしない場合（ステップＳ３０１／ＮＯ）及び上記ステップＳ３０２においてウエハ端部を加工した後は、キャパシタの欠陥検出を行う（ステップＳ３０３）。キャパシタの欠陥検出は、例えば、ＯＢＩＲＣＨ等のレーザスキャン下での抵抗変化測定を利用して行う。上記ステップＳ３０３における欠陥検出が、上記ステップＳ２０２の欠陥検出と異なるところは、キャパシタ全ての欠陥検出を一括で行い、欠陥部の位置データ等の欠陥部情報を保存する（ステップＳ３０４）ところである。
【００３０】
上記ステップＳ３０３における欠陥検出が終了すると、上記ステップＳ３０４で保存した欠陥部情報に基づいて、エッチングにより欠陥部を局所的に除去する（ステップＳＳ３０５）。そして、キャパシタセルの製造に移行する。
【００３１】
本実施形態により、欠陥部の局所的な除去が可能であり、欠陥部を除去した後は所望の位置にキャパシタセルを形成することにより、不良のないキャパシタを形成することが可能となる。つまり、ウエハ上でＭＩＭ成膜後短絡等の欠陥部があった場合でも、その欠陥部をキャパシタセルに分割する前に局所的に除去することにより、その後のキャパシタセル形成において歩留り良く薄膜キャパシタを製造することが可能となる。
【００３２】
（実施形態２）
図４は、本発明の実施形態２に係る薄膜キャパシタのＭＩＭ成膜後のウエハ状態における欠陥部分析例を示す。図５及び図６は、本実施形態に係る薄膜キャパシタセルの形成例を示す。
図７は、本実施形態に係る薄膜キャパシタの製造方法例を示す。次に、薄膜薄膜キャパシタの製造方法例について、図４〜図７を用いて説明する。
【００３３】
図４には、ウエハ全面にＭＩＭキャパシタを形成し、上部電極１と下部電極３間の電気的短絡部６を検出した例を示している。図５には、アライメントマーク形成予定位置９を用いて、図４に示すキャパシタのウエハ中心にマスクを合わせて製造した場合のキャパシタセル位置を示す。図示するように、キャパシタチップ外周位置７の内部に位置するキャパシタセル形成予定位置８内に検出した短絡部６が存在するので、キャパシタセル形成後には不良となってしまう。
そこで、本実施形態に係る薄膜キャパシタの製造方法では、図４に示す短絡部６を検出した後、短絡部６の位置に基づいて形成するキャパシタセル位置を最適化し、最適化した位置にマスクを合わせてキャパシタセルを製造する。
図６は、最適化した位置にマスクを合わせてキャパシタセルを製造した例を示す。図５に示す場合とは異なり、形成したアライメントマーク１２を用いて最適化した位置にマスクを合わせてキャパシタセルを製造した場合、短絡部６は修正したキャパシタセル形成位置１１内に存在しない。この例ではマスク位置最適化後にキャパシタチップ外周位置１０の内部に位置するキャパシタセル形成位置１１（キャパシタセル）内に短絡部６が存在しない場合を挙げて説明したが、短絡部が存在してしまう場合においても、キャパシタセル内の短絡部を減少（最小化）することができ、キャパシタの歩留を向上することができる。また、上述したキャパシタの製造方法において、マスクを最適化後の位置に合わせるためにアライメントマーク１２を形成することが有効である。
【００３４】
上述したキャパシタの製造方法について、図７を用いて説明する。ＭＩＭを成膜すると、まずプロービングをするか否かを判断する（ステップＳ７０１）。プロービングをする場合（ステップＳ７０１／ＹＥＳ）は、下部電極３を露出させるために、ウエハ端部を加工する（ステップＳ７０２）。プロービングをしない場合（ステップＳ７０１／ＮＯ）及び上記ステップＳ７０２においてウエハ端部を加工した後は、キャパシタの欠陥検出を行い（ステップＳ７０３）、検出した欠陥部の位置データ等の欠陥部情報を保存する（ステップＳ７０４）。ここで、上記ステップＳ７０３におけるキャパシタの欠陥検出は、例えば、ＯＢＩＲＣＨ等のレーザスキャン下での抵抗変化測定を利用して行う。
【００３５】
上記ステップＳ７０３における欠陥検出が終了すると、上記ステップＳ７０４で保存した欠陥部情報に基づいて、キャパシタセル内に欠陥部が存在しないように、ウエハ内のキャパシタセルの位置を最適化する（ステップＳ７０５）。そして、キャパシタセルの製造に移行する。
【００３６】
本実施形態により、ウエハ上でＭＩＭ成膜後に欠陥部を特定し、キャパシタセルを形成する位置であるキャパシタセル位置を最適化することにより、不良のないキャパシタを形成することが可能となる。つまり、薄膜キャパシタ製造の歩留を向上させることが可能となる。
【００３７】
（実施形態３）
図８は、本発明の実施形態３を示す。この図８は、上記実施形態２と同様にキャパシタセル位置を最適化し、マスク位置を最適化した後にも、キャパシタセル内に短絡部が存在する例を示す。図９は、図８の場合におけるキャパシタ製造方法を示す。図８及び図９を参照して、マスク位置を最適化した場合にもキャパシタセル形成位置内に欠陥部が存在する場合のキャパシタの製造方法例について説明する。
【００３８】
ＭＩＭを成膜すると、まずプロービングをするか否かを判断する（ステップＳ９０１）。プロービングをする場合（ステップＳ９０１／ＹＥＳ）は、下部電極３を露出させるために、ウエハ端部を加工する（ステップＳ９０２）。プロービングをしない場合（ステップＳ９０１／ＮＯ）及び上記ステップＳ９０２においてウエハ端部を加工した後は、キャパシタの欠陥検出を行い（ステップＳ９０３）、検出した欠陥部の位置データ等の欠陥部情報を保存する（ステップＳ９０４）。ここで、上記ステップＳ９０３におけるキャパシタの欠陥検出は、例えば、ＯＢＩＲＣＨ等のレーザスキャン下での抵抗変化測定を利用して行う。
【００３９】
上記ステップＳ９０３における欠陥検出が終了すると、上記ステップＳ９０４で保存した欠陥部情報に基づいて、キャパシタセル内に欠陥部ができるだけ存在しないように、すなわち欠陥部の数が最小となるように、ウエハ内のキャパシタセル位置を最適化する（ステップＳ９０５）。
【００４０】
次に、キャパシタセル形成位置内に欠陥部が存在するか否かを判断する（ステップＳ９０６）。キャパシタセル内に欠陥があった場合（ステップＳ９０６／ＹＥＳ）は、エッチングにより欠陥部を局所的に除去する（ステップＳ９０７）。図８に、このようにしてエッチングにより除去された欠陥１３を示す。この後に、キャパシタセルの製造に移行する。他方、欠陥部が無い場合（ステップＳ９０６／ＮＯ）には、上記実施形態２と同様に、キャパシタセルの製造に移行する。このように、上記図１で示した短絡部の部分的除去をキャパシタセル内部に対応する部分にだけ行えば、不良となるキャパシタセルをなくすことができる。
【００４１】
本実施形態により、ウエハ上でＭＩＭ成膜後に欠陥部を特定し、キャパシタセル位置を最適化し、さらにキャパシタセル位置最適化後にもキャパシタセル内に存在してしまう欠陥部のみを除去することにより、不良のないキャパシタを容易に形成することが可能となる。つまり、薄膜キャパシタ製造の歩留を向上させることが可能となる。
【００４２】
（実施形態４）
次に、本発明の実施形態４に係るキャパシタ製造装置について説明する。図１０及び図１１は、本実施形態に係るキャパシタ製造装置の概略構成例を示す。図１０に示すように、本実施形態に係るキャパシタ製造装置２０は、欠陥部検出部２１、エッチング部２２、を備えている。欠陥部検出部２１は、短絡やパーティクル等の欠陥部を検出する。エッチング部２２は、欠陥部検出部２１が欠陥部を検出すると、その欠陥部を局所的にエッチングして除去する欠陥部除去部である。このように、本実施形態に係るキャパシタ製造装置２０は、欠陥検出部と欠陥部除去部とを組み込んだ装置である。
【００４３】
他方、図１１に示すキャパシタ製造装置２０は、上記図１０に示すキャパシタ製造装置２０の構成に加え、欠陥部情報記憶部２３と情報処理部２４とを備えている。欠陥部情報記憶部２３は、欠陥部検出部２１が検出した欠陥部の位置データ等の情報を記憶する。情報処理部２４は、欠陥部情報記憶部２３に記憶された欠陥部の情報に基づいて、キャパシタ形成位置の最適化処理を行う。図１１に示すキャパシタ製造装置２０では、欠陥部検出部２１により検出した欠陥部の情報を欠陥部情報記憶部２３に一旦全て記憶し、記憶された情報に基づいて情報処理部２４によりキャパシタセル形成位置を最適化する。次に、キャパシタ製造装置２０は、キャパシタ形成位置を最適化し、マスク位置を最適化した場合であってもキャパシタセル形成位置内に欠陥部が存在する場合には、エッチング部２２により欠陥部を局所的にエッチング除去する。
【００４４】
尚、上述した何れのキャパシタ製造装置２０においても欠陥検出部２１は限定されず、光学検査等も適用できるが、ＯＢＩＲＣＨ分析による抵抗変化測定による短絡等の欠陥箇所特定が好適である。また、エッチング部２２も限定されないが、レーザ加工が好適である。これらの装置を用いて、キャパシタセル形成後に欠陥部を検出及び除去することもできるが、ウエハ状態で欠陥部を修復する方が、工程時間を短くでき好適である。
【００４５】
本実施形態により、短い製造時間で、欠陥部が存在しないキャパシタを製造することが可能となる。また、ウエハ状態でＭＩＭ成膜後の薄膜キャパシタの欠陥部を局所的に除去することが可能となり、大面積キャパシタであっても、歩留りを向上することが可能となる。
【００４６】
（実施形態５）
図１２及び図１３は、本発明の実施形態５に係るキャパシタ製造装置の概略構成例を示す。図１２に示すように、本実施形態に係るキャパシタ製造装置２０は、欠陥部検出部２１、欠陥部情報記憶部２３、情報処理部２４、マーカ部２５、を備えている。マーカ部２５は、アライメントマークを形成する。このキャパシタ製造装置を使用することにより、ウエハ状態において予めキャパシタセルを形成した後に不良となる部分を特定し、形成するキャパシタセルの位置を最適化することにより、キャパシタの歩留を向上することができる。
【００４７】
他方、図１３に示すキャパシタ製造装置２０は、上記図１２に示すキャパシタ製造装置２０の構成に加え、エッチング部２２を備えている。そのため、キャパシタセル位置最適化後にもキャパシタセル内に欠陥部がある場合には、その欠陥部を除去することができる。これにより、上記図１２に示したキャパシタ製造装置よりもさらにキャパシタセルの歩留向上することができる。
【００４８】
尚、上述した何れのキャパシタ製造装置２０においても欠陥部検出部２１は限定されず、光学検査等も適用できるが、ＯＢＩＲＣＨ分析による抵抗変化測定による短絡等の欠陥箇所特定が好適である。マーカ部２５によるアライメントマーク形成についても限定されないが、レーザによる加工が好適に用いられる。また、エッチング部２２も限定されないが、レーザ加工が好適である。
【００４９】
本実施形態により、ウエハ状態でＭＩＭ成膜後の薄膜キャパシタの欠陥部特定に基づいて、自動的にキャパシタセル位置の最適化を行い、アライメントマークを形成することにより、結果的に薄膜キャパシタの歩留を向上することが可能となる。さらに、ウエハ状態でＭＩＭ成膜後の薄膜キャパシタの欠陥部特定に基づいて、自動的にキャパシタセル位置の最適化、アライメントマーク形成及びキャパシタセル内欠陥部の局所的除去を行うことができ、薄膜キャパシタの不良をほぼ無くすことが可能となる。これにより、パーティクル部又は上部電極と下部電極間の電気的短絡部等の欠陥部を含むウエハでも大面積キャパシタの歩留りを向上することが可能となる。
【実施例】
【００５０】
以下に、本発明の具体的な実施例について説明するが、本発明は以下の構成に限定されるものではない。【００５１】
基板４として表面２００ｎｍの厚みで熱酸化膜を形成した４インチシリコンウエハを用い、下部電極３はウエハ側からＴｉ、Ｒｕの順でＤＣマグネトロンスパッタにより室温で成膜することにより得た。Ｔｉ、Ｒｕの膜厚は、それぞれ５０ｎｍ、１００ｎｍとした。続けて薄膜誘電体２としてＭｎを５％添加したＳｒＴｉＯ３（ＳＴＯ）をＲＦスパッタにより、４００℃で１００ｎｍの厚みに成膜した。次に上部電極１として、ＲｕをＤＣマグネトロンスパッタにより室温で１００ｎｍの厚みで成膜した。ここで室温とは、装置などを駆動していない状態における室内の温度を示している。【００５２】
次に、ウエハ端部に１ｍｍ２のサイズで上部電極１と薄膜誘電体２をエッチングしてプロービング端子とした。さらに、ウエハ全面の下部電極３、上部電極１間をプロービングしてＯＢＩＲＣＨ分析を行い、下部電極３と上部電極１間で短絡している部分を特定し、特定した短絡部分をレーザにより局所的に除去した。短絡部にはパーティクルが存在していたと考えられるが、レーザ加工後は上部電極１及び薄膜誘電体２の除去と下部電極のダメージのみが観察された。レーザ加工した箇所は１８カ所に及んだ。レーザ加工後に再び下部電極と上部電極間の抵抗測定を行ったが、ウエハ全面での短絡が無くなったのを確認できた。【００５３】
レーザ加工後のキャパシタを用いて、１５ｍｍ２のキャパシタセルを１６個製造した。その結果、いずれも２．９μＦ〜３．１μＦの高容量が得られた。【００５４】
図１４を参照すると、キャパシタ製造装置２０は、欠陥情報記憶部２３、情報処理部２４、赤外線走査部２６、電流計測部２７、加工レーザ部２８、レーザマーカ部２９、および制御部３０を備えている。キャパシタ製造装置２０は、上記図１３で説明したキャパシタ装置の欠陥部検出部２１としてＯＢＩＲＣＨを使用する。上記実施例と同様のＭＩＭを４インチウエハに成膜し、図１４に示す装置でアライメントの最適化と欠陥部の修復を行った。その結果、ＯＢＩＲＣＨで検出された短絡箇所は１５カ所、キャパシタセル位置最適化後修復のためレーザ加工した箇所は２カ所であり、キャパシタセル位置最適化後のレーザマーカによりアライメントマークを形成した。【００５５】
次にアライメントマークを使用して上記実施例と同様に１５ｍｍ２のキャパシタセルを１６個製造した。その結果、不良セルはなく、容量３．０μＦ〜３．１μＦを達成できた。【００５６】
本実施例では、キャパシタ製造装置２０が、欠陥部検出部２１として赤外線走査部２６及び電流計測部２７、エッチング部２２として加工レーザ部２８、マーカ部２５としてレーザマーカ部２９を備えている。さらに、制御部３０が、欠陥部情報記憶部２３、情報処理部２４、赤外線走査部２６、電流計測部２７、加工レーザ部２８、およびレーザマーカ部２９を制御することによりキャパシタセルを製造する例を示したが、これに限定されるものではない。【００５７】
尚、各図のフローチャートに示す処理を、プログラムによりＣＰＵで実行させることもできる。また、このプログラムを記録するコンピュータ読み取り可能な記録媒体としては、半導体記憶部や光学的及び／又は磁気的な記憶部等を用いることができる。このようなプログラム及び記録媒体を、前述した各実施形態とは異なる構成のシステム等で用い、そこのＣＰＵで上記プログラムを実行させることにより、本発明と実質的に同じ効果を得ることができる。【００５８】
以上好適な実施の形態に基づき具体的に説明したが、本発明は上述したキャパシタの製造方法、キャパシタ製造装置、プログラム及び記録媒体に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であるということは言うまでもない。【００５９】
この出願は、２００９年２月２５日に出願された日本国出願特願２００９−４２２１０を基礎とする優先権を主張し、その開示のすべてをここに取り込む。
【産業上の利用可能性】
【００６０】
本発明は、薄膜キャパシタを用いたキャパシタの製造に適用することができ、歩留まりよく薄膜キャパシタを製造することが可能となる。
【符号の説明】
【００６１】
１    上部電極
２    薄膜誘電体
３    下部電極
４    基板
６    短絡部
７    キャパシタチップ外周
８    キャパシタ形成予定位置
９    アライメントマーク形成予定位置
１０    キャパシタチップ外周
１１    キャパシタ形成位置
１２    アライメントマーク
１３    欠陥
１４    ＭＩＭ成膜ウエハ
２０    欠陥部検出装置
２１    欠陥部検出部
２２    エッチング部
２３    欠陥部情報記憶部
２４    情報処理部
２５    マーカ部
２６    赤外線走査部
２７    電流計測部
２８    加工レーザ部
２９    レーザマーカ部
３０    制御部
１００    基板
１１０    支持体
１２０ａ、１２０ｂ    スルーホール
１４０    下部電極
１６０    高誘電体膜
１８０    上部電極
２００    保護膜
２２０    保護膜
２１０ａ、２１０ｂ    電極パッド
２４０ａ、２４０ｂ    電極パッド
２８０ａ、２８０ｂ    バンプ電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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