【事件の表示】
　特許第３１７０８３４号「接続孔形成方法」の請求項１ないし２に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　本件特許異議の申立てを却下する。
【理　由】
１．手続の経緯
　特許第３１７０８３４号の請求項１及び２に係る発明についての出願は、平成３年１２月１９日に特許出願され、平成１３年３月２３日にその特許権の設定登録がなされ、その後、渡辺紀子より請求項１について特許異議の申立てがなされ、取消しの理由が通知され、その指定期間内である平成１４年４月１５日に訂正請求がなされたものである。
　
２．訂正の適否についての判断
〔１〕訂正の内容
訂正事項ａ．特許請求の範囲の請求項１を削除する。
　
訂正事項ｂ．請求項１の削除に伴い項数を繰り上げ、請求項２を請求項１とする。
　
訂正事項ｃ．段落【００１３】における「この金属配線材料を堆積する前に、露出したチタンシリサイド層表面に形成されたフッ化物を除去する工程と、露出したチタンシリサイド層表面に形成された酸化膜を除去する工程とを施すことを特徴とする。」を、
「この金属配線材料を堆積する前に、
　露出した前記チタンシリサイド層表面に形成されたチタン系フッ化物をウェットエッチング処理によって除去し、次いで、露出した前記チタンシリサイド層表面に形成されたシリコン酸化物系の酸化物をウェットエッチング処理によって除去した後、
　露出した前記チタンシリサイド層表面に形成されたＴｉＯｘを含む酸化膜をイオン衝撃処理によって除去することを特徴とする。」と訂正する。
　
〔２〕訂正の目的の適否、新規事項の有無及び特許請求の範囲の拡張．変更の存否
訂正事項ａについて
　訂正事項ａは、特許請求の範囲の滅縮を目的とした明細書の訂正に該当し、願書に添付した明細書又は図面に記載した事項の範囲内においてなされた訂正であり、実質上特許請求の範囲を拡張し又は変更するものではない。
　
訂正事項ｂについて
　訂正事項ｂは、明りょうでない記載の釈明を目的としたものであって、願書に添付した明細書又は図面に記載した事項の範囲内においてなされた訂正であり、実質上特許請求の範囲を拡張し又は変更するものではない。
　
訂正事項ｃについて
　訂正事項ｃは、訂正事項ａによる訂正に応じて発明の詳細な説明の対応する記載を訂正して明細書全体の記載の統一を図るものであるから、明りょうでない記載の釈明を目的としたものであって、願書に添付した明細書又は図面に記載した事項の範囲内においてなされた訂正であり、実質上特許請求の範囲を拡張し又は変更するものではない。
　
〔３〕むすび
　以上のとおりであるから、上記訂正は、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第６条第１項の規定によりなお従前の例によるとされる、特許法第１２０条の４第３項において準用する平成６年法律第１１６号による改正前の特許法第１２６条第１項ただし書き、第２項及び第３項の規定に適合するので、当該訂正を認める。
　
３．特許異議の申立てについての判断
　請求項１に係る発明は、訂正の結果削除され、特許異議の申立ての対象が存在しないので、この特許異議の申立ては、不適法な申立てであって、その補正をすることができないものである。
　したがって、本件特許異議の申立ては、特許法第１２０条の６第１項で準用する第１３５条の規定によって却下すべきものである。
　よって、結論のとおり決定する。
【異議決定日】
平成１４年５月８日（２００２．５．８）
【訂正の要旨】
訂正の要旨
訂正事項ａ．特許請求の範囲の減縮を目的として、特許請求の範囲の請求項１を削除する。
訂正事項ｂ．明瞭でない記載の釈明を目的として、請求項２の項数を繰り上げて、請求項１とし、次のとおり訂正する。
「【請求項１】半導体基板上に形成されたチタンシリサイド層の上に層間絶縁層を堆積し、該層間絶縁層に開口部を設けて該チタンシリサイド層の一部分を露出した後、該開口部内に金属配線材料を堆積して接続孔を形成する接続孔形成方法であって、
　前記金属配線材料を堆積する前に、
　露出した前記チタンシリサイド層表面に形成されたチタン系フッ化物をウェットエッチング処理によって除去し、次いで、露出した前記チタンシリサイド層表面に形成されたシリコン酸化物系の酸化物をウェットエッチング処理によって除去した後、
　露出した前記チタンシリサイド層表面に形成されたＴｉＯｘを含む酸化膜をイオン衝撃処理によって除去することを特徴とする接続孔形成方法。」
訂正事項ｃ．明瞭でない記載の釈明を目的として、明細書中の【００１３】を次のとおり訂正する。
「【００１３】
　【課題を解決するための手段】
　本発明の接続孔の形成方法は、半導体基板上に形成されたチタンシリサイド層の上に層間絶縁層を堆積させ、層間絶縁層に開口部を設けてチタンシリサイド層の一部分を露出させた後、開口部内に金属配線材料を堆積させて接続孔を形成する接続孔形成方法であって、
　この金属配線材料を堆積する前に、
　露出した前記チタンシリサイド層表面に形成されたチタン系フッ化物をウェットエッチング処理によって除去し、次いで、露出した前記チタンシリサイド層表面に形成されたシリコン酸化物系の酸化物をウェットエッチング処理によって除去した後、
　露出した前記チタンシリサイド層表面に形成されたＴｉＯｘを含む酸化膜をイオン衝撃処理によって除去することを特徴とする。
　なお本明細書中における接続孔とは、層間絶縁層に形成された開口部と、この開口部内に堆積された金属配線材料とを含む構成を総称するものとする。」
（５４）【発明の名称】
接続孔形成方法
（５７）【特許請求の範囲】
　
【請求項１】
　前記金属配線材料を堆積する前に、
　露出した前記チタンシリサイド層表面に形成されたチタン系フッ化物をウェットエッチング処理によって除去し、次いで、露出した前記チタンシリサイド層表面に形成されたシリコン酸化物系の酸化物をウェットエッチング処理によって除去した後、
　露出した前記チタンシリサイド層表面に形成されたＴｉＯｘを含む酸化膜をイオン衝撃処理によって除去することを特徴とする接続孔形成方法。
【発明の詳細な説明】
　【０００１】
　【産業上の利用分野】
　本発明は、半導体装置のコンタクトホールあるいはビアホール（以下、単に接続孔ともいう）の形成方法に関する。
　【０００２】
　【従来の技術】
　近年、０．３５ミクロンレベル以下のデザインルールによる半導体装置の製造技術の確立が進められている。このような半導体装置においては、トランジスタのソース／ドレイン領域の接合深さが更に浅くなるために種々の問題が生じているが、その１つにソース／ドレイン領域のシート抵抗の増大が挙げられる。
　【０００３】
　ソース／ドレイン領域を配線として用いる、例えばＡＳＩＣ等の半導体装置では、ソース／ドレイン領域における配線抵抗を低抵抗化する必要がある。ソース／ドレイン領域におけるシート抵抗の増大及びコンタクト抵抗の増大に対処するために、ゲートアレイ等においては接続孔を多数開口して、接続孔の内部に堆積させた金属配線材料とソース／ドレイン領域との接触面積を大きくし、これらの抵抗値を低く抑える方法が採られている。
　【０００４】
　しかしながら、このような方法は半導体素子の微細化を妨げる結果となる。そのため、ソース／ドレイン領域に選択的にシリサイドを形成する所謂サリサイド（ＳＡＬＩＣＩＤＥ，Ｓｅｌｆ−Ａｌｉｇｎｅｄ−Ｓｉｌｉｃｉｄｅ）化プロセスの研究が盛んに行われている。例えば「Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ　ａｎｄ　Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ　ｏｆ　Ｓｅｌｆ−Ａｌｉｇｎｅｄ　ＴｉＳｉ２　ｉｎ　Ｓｕｂｍｉｃｒｏｍｅｔｅｒ　ＣＭＯＳ　Ｔｅｃｈｎｏｌｏｇｙ」，Ｎ．Ｓ．Ｐａｒｅｋｈ，ｅｔ　ａｌ，ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ，Ｖｏｌ　３８，Ｎｏ．１　Ｊａｎｕａｒｙ，１９９１を参照のこと。サリサイド化に用いられるシリサイドとしては、シリサイド中最も抵抗率の低いＴｉＳｉ２が有望と考えられている。
　【０００５】
　チタンシリサイドを用いた従来のサリサイド化プロセスを、半導体素子の模式的な一部断面図である図６及び図７を参照して説明する。
　【０００６】
　［工程−１０］
　半導体基板１０に素子分離領域１２を形成し、ゲート酸化処理を行いゲート酸化膜１４を形成する。次いで多結晶シリコン１６及びタングステンシリサイド（ＷＳｉ２）１８を堆積させた後パターニングを行い、多結晶シリコン１６及びタングステンシリサイド１８の２層構造から成るゲート電極領域２０を形成する。ゲート電極領域２０は多結晶シリコン１６のみで形成してもよい。次にＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造形成のためにイオン注入処理を行い、低濃度の浅いソース／ドレイン領域２２を形成する（図６の（Ａ）参照）。
　【０００７】
　［工程−２０］
　次に、全面にシリコン酸化膜を堆積させた後、シリコン酸化膜をエッチバックすることにより、ゲート電極領域２０の側部にシリコン酸化膜から成るサイドウォール２４を形成する。次いで、イオン注入処理を行うことでソース／ドレイン領域２２を形成し、更に活性化アニール処理を行う（図６の（Ｂ）参照）。
　【０００８】
　［工程−３０］
　次に、全面にチタン（Ｔｉ）層２６を堆積させる（図６の（Ｃ）参照）。その後熱処理を施してチタン層２６をチタンシリサイド（ＴｉＳｉ２）化し、更に、アンモニア及び過酸化水素の混合水溶液（アンモニア過水）等でシリサイド化していないチタンを選択的にエッチングして除去する。これによって、ソース／ドレイン領域２２及びゲート電極領域２０上にチタンシリサイド層２８が残される（図７の（Ａ）参照）。
　【０００９】
　［工程−４０］
　その後、全面に層間絶縁層３２を堆積させ、開口部３４を形成する（図７の（Ｂ）参照）。これによって、チタンシリサイド層２８の一部分が露出する。
　【００１０】
　［工程−５０］
　次いで、金属配線材料を堆積させ、金属配線層（例えば、Ａｌ−１％Ｓｉ／ＴｉＯＮ／Ｔｉ構造）を形成する。その後、レジストパターニングを行い、ドライエッチングを行うことによって、金属配線部を形成する（図７の（Ｃ）参照）。尚、図７の（Ｃ）において、３６はＴｉＯＮ／Ｔｉ層、３８はＡｌ−１％Ｓｉ層である。こうして、開口部３４内に金属配線材料が堆積された接続孔が完成する。
　【００１１】
　【発明が解決しようとする課題】
　このような従来のサリサイド化プロセスで作成した半導体装置のコンタクト特性を調べると、図８に示すように、Ｉ−Ｖ特性は直線性を有しておらず、良好なオーミックコンタクトが形成されていないことが判る。形成されたチタンシリサイド層をＡＥＳ（Ａｕｇｅｒ　Ｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）によって深さ方向に分析すると、図９に示すように、安定したチタンシリサイド相が存在するが、チタンシリサイド層の最表面には、ＴｉＯｘ系やＳｉ−Ｏｘ系の薄い酸化膜が形成されている。この他にも、開口部のエッチング工程で採用するフッ素系ガスに起因するフッ化物（ＴｉＦ３等）がチタンシリサイド層表面に形成されている。
　半導体装置のＩ−Ｖ特性が直線性を示さない原因は、このＴｉＯｘ系やＳｉ−Ｏｘ系の酸化膜や、ＴｉＦ３等のフッ化物が介在することにより、電気的コンタクト特性を悪化させていることにある。図７の（Ａ）〜（Ｃ）中では、便宜上、この酸化膜のみを符号３０で示してある。
　【００１２】
　従って、本発明の目的は、接続孔の形成方法において、ソース／ドレイン領域あるいはゲート電極領域上に、良好なるオーミックコンタクトを得ることができるチタンシリサイド層を形成する方法を提供することにある。
　【００１３】
　【課題を解決するための手段】
　本発明の接続孔形成方法は、半導体基板上に形成されたチタンシリサイド層の上に層間絶縁層を堆積し、この層間絶縁層に開口部を設けてチタンシリサイド層の一部分を露出した後、この開口部に金属配線材料を堆積して接続孔を形成する接続孔形成方法であって、
　この金属配線材料を堆積する前に、
　
露出した前記チタンシリサイド層表面に形成されたチタン系フッ化物をウェットエッチング処理によって除去し、次いで、露出した前記チタンシリサイド層表面に形成されたシリコン酸化物系の酸化物をウェットエッチング処理によって除去した後、
　
露出した前記チタンシリサイド層表面に形成されたＴｉＯｘを含む酸化膜をイオン衝撃処理によって除去することを特徴とする。
　なお本明細書中における接続孔とは、層間絶縁層に形成された開口部と、この開口部内に堆積された金属配線材料とを含む構成を総称するものとする。
　【００１４】
　フッ化物を除去する工程においては、ウェットエッチングが好ましく適用される。ウェットエッチング溶液としては、アンモニア過水（アンモニアと過酸化水素の混合水溶液）、硫酸過水（硫酸と過酸化水素の混合水溶液）、あるいは塩酸過水（塩酸と過酸化水素の混合水溶液）等が例示される。なかでもアンモニア過水の適用が望ましい。
　酸化膜を除去する工程においては、イオン衝撃処理、またはウェットエッチングに引き続きイオン衝撃処理を施すことが好ましい。この場合のウェットエッチング溶液としては、フッ酸水溶液あるいはフッ化アンモニウム水溶液等が例示される。イオン衝撃処理の場合には、Ａｒ、Ｈｅ、Ｎｅ、あるいはＸｅ等の不活性ガスのイオン、あるいはＡｓ、ＢやＢＦ２等、酸化膜を除去できるイオンであればいかなるイオン種であってもよい。
　【００１５】
　【作用】
　本発明においては、金属配線層を堆積する前に、開口部の底部に形成されたＴｉＦ３等のフッ化物を、アンモニア過水等のウェットエッチングにより除去する。
　【００１６】
　フッ化物のウェットエッチング工程によっても除去できないＳｉＯｘ系及びＴｉＯｘ系の酸化膜は、Ａｒ等によるイオン衝撃処理により除去することができる。
　また、フッ化物のウェットエッチング工程によっても除去できないＳｉＯｘ系及びＴｉＯｘ系の酸化膜は、フッ酸水溶液等のウェットエッチングによりＳｉＯｘ系の酸化膜がまず除去され、引き続くＡｒ等によるイオン衝撃処理によりＴｉＯｘ系の酸化膜が除去される。
　このようにフッ化物及び酸化膜を共に除去して清浄化されたチタンシリサイド層表面に、金属配線材料を堆積することにより、低抵抗なオーミックコンタクトを得ることができる。
　【００１７】
　【実施例】
　以下、本発明の接続孔の形成方法を、図面を参照して、実施例に基づき説明する。尚、図では、半導体素子の一部断面図を模式的に示している。
　【００１８】
　（実施例−１）
　［工程−１１０］
　先に説明した従来のサリサイド化プロセスの［工程−１０］と同様に、半導体基板１０に素子分離領域１２を形成し、ゲート酸化処理を行いゲート酸化膜１４を形成する。次いで多結晶シリコン１６及びタングステンシリサイド（ＷＳｉ２）１８を堆積した後、パターニングを行い、多結晶シリコン１６及びタングステンシリサイド１８の２層構造からなるゲート電極領域２０を形成する。このゲート電極領域２０は、多結晶シリコン１６のみの１層で形成してもよい。次にＬＤＤ構造形成のためのイオン注入処理を行い、低濃度の浅いソース／ドレイン領域２２を形成する（図１の（Ａ）参照）。
　【００１９】
　［工程−１２０］
　次に、全面に厚さ約４００ｎｍのシリコン酸化膜を堆積させた後、異方性ドライエッチングを行うことによって、ゲート電極領域２０の側部にシリコン酸化膜から成るサイドウォール２４を形成する。
　【００２０】
　［工程−１３０］
　次いで、全面に厚さ約３０ｎｍのチタン（Ｔｉ）層２６を堆積する（図１の（Ｂ）参照）。堆積条件を、例えば、ＲＦバイアス５０Ｗ、ＤＣスパッタパワー１ｋＷ、Ａｒ流量４０ｓｃｃｍ、圧力０．４Ｐａ、温度２００℃、堆積速度６０ｎｍ／分とすることができる。その後不活性ガス中で６５０℃、３０秒の条件にてＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ）を施し、チタン層２６をチタンシリサイド化し、更に、アンモニア及び過酸化水素の混合水溶液（アンモニア過水）に１０分間浸漬して、シリサイド化しなかったチタンを選択的にエッチングして除去する。次に、窒素ガス等の不活性ガス中で９００℃、３０秒間のアニール処理を行う。これによって、低抵抗の安定したチタンシリサイド（ＴｉＳｉ２）層２８が、ソース／ドレイン領域２２及びゲート電極領域２０上に形成される。尚、これらの工程を通じて、チタンシリサイド層２８の表面には、ＴｉＯｘ系やＳｉ−Ｏｘ系の薄い酸化膜３０が生成する（図１の（Ｃ）参照）。
　【００２１】
　［工程−１３１］
　次いで、イオン注入処理を行い、ソース／ドレイン領域２２を形成する。
　【００２２】
　［工程−１４０］
　その後、ＣＶＤ法にて全面に厚さ約５００ｎｍのＳｉＯ２から成る層間絶縁層３２を堆積させる。次いで、窒素ガス中で、１１００°Ｃ、１０秒間の条件にて、活性化アニール処理を施す。これによって、Ｓｉ及びＴｉＳｉ２が活性化されると同時に、ソース／ドレイン領域２２における不純物が拡散され、接合領域が形成される。ソース／ドレイン領域２２上及びゲート電極領域２０上には、選択的に均一なＴｉＳｉ２層が形成され、シート抵抗の低減化（例えば、８オーム／ｓｑ）を実現することができる。
　【００２３】
　［工程−１４１］
　次に、層間絶縁層３２にレジストパターニングを施し、Ｃ４Ｆ８等のフッ素系のガスを使用して層間絶縁層３２をドライエッチングし、開口部３４を形成する（図２の（Ａ）参照）。これによって、開口部の底部ではチタンシリサイド層２８の一部分が露出する。このドライエッチングによって、露出したチタンシリサイド層２８の表面にはＴｉＦ３等のチタンのフッ化物３０Ａが生成する。
　【００２４】
　［工程−１４２］
　次いで、後の工程で形成する金属配線層とチタンシリサイド層２８との間の良好成るコンタクトを形成するために、露出したチタンシリサイド層２８をアンモニア過水に１０分間浸漬する。アンモニア過水は、例えば、ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：２：７から成る。これによって、ドライエッチングによって開口部３４を形成したときに生成したＴｉＦ３等のチタンのフッ化物３０Ａを除去することができる（図２の（Ｂ）参照）。
　【００２５】
　［工程−１４３］
　次いで、スパッタ装置を使用して、開口部の底部に露出したチタンシリサイド層２８にアルゴンを用いたイオン衝撃処理を施す。このアルゴンを用いたイオン衝撃処理の条件は、例えば、Ａｒ流量５０ｓｃｃｍ、圧力０．４Ｐａ、ＲＦパワー１０００Ｗ、処理時間２５秒とすることができる。他のイオンを用いてイオン衝撃処理を施す場合には、各イオンでの最適条件が採用される。これによって、開口部３４の底部に露出しているチタンシリサイド層２８の表面に存在するＴｉＯｘ系やＳｉ−Ｏｘ系の薄い酸化膜３０を除去することができる（図２の（Ｃ）参照）。
　【００２６】
　［工程−１５０］
　次いで、イオン衝撃処理に使用したスパッタ装置を使用して、従来技術と同様に、金属配線材料をスパッタリングによって堆積させ、金属配線層（例えば、Ａｌ−１％Ｓｉ／ＴｉＯＮ／Ｔｉ構造）を形成する。その後、レジストパターニングを行い、金属配線層をドライエッチングを行うことによって、ＴｉＯＮ／Ｔｉ層３６及びＡｌ−１％Ｓｉ層３８から成る金属配線部を形成する（図３参照）。こうして、開口部３４内に金属配線材料が堆積された接続孔が完成する。
　【００２７】
　イオン衝撃処理後の、チタンシリサイド層をＡＥＳで分析した。ＡＥＳ分析結果を図４に示す。ＡＥＳ分析から、本発明の方法にて形成されたチタンシリサイド層には、安定なチタンシリサイドのみが存在し、チタンシリサイド層の表面には酸化膜が存在していないことが判る。
　【００２８】
　また、本発明の方法により作製された半導体装置の電気的コンタクト特性を測定した結果を図５に示す。図５からも明らかなように、Ｉ−Ｖ特性は直線性を有しており、半導体装置は良好なるオーミックコンタクトを有している。
　【００２９】
　（実施例−２）
　本実施例は、開口部の底部に露出したチタンシリサイド層２８表面の酸化膜３０を、ウェットエッチング及びイオン衝撃処理の２ステップで除去した例である。その他のフッ化物３０Ａ除去工程等は前実施例１に準じたものであるので、本実施例の特徴部分のみを説明する。
　前実施例１における、［工程　１４２］、すなわち、チタンのフッ化物３０Ａの除去工程までは前実施例１と同様であり、重複する説明は省略する。
　【００３０】
　この後、本実施例においては、フッ化物が除去されたチタンシリサイド層２８を、ＨＦ：Ｈ２＝１：２００の希釈フッ酸水溶液中に５秒間浸漬する。これによって、チタンシリサイド層２８表面のＳｉＯｘ系酸化膜は除去される。しかしながら、この希釈フッ酸水溶液中によるウェットエッチング処理では、ＴｉＯｘ系酸化膜は依然として残ったままである。
　そこで、フッ化物及びＳｉＯｘ系酸化膜が除去されたチタンシリサイド層２８に、Ａｒを用いたイオン衝撃処理を施す。本実施例におけるイオン衝撃処理は、前実施例１と同じ条件でよいが、ＴｉＯｘ系酸化膜のみを除去すればよいので、処理時間を短縮することも可能である。他のイオン種を用いる場合も同様である。
　【００３１】
　この後の工程、すなわち金属配線材料の形成以後は前実施例１と同様であり、したがって重複する説明は省略する。
　本実施例によれば、酸化膜の除去工程を２段階としたので、チタンシリサイド層表面の清浄化度をより一層高めることができる。またイオン衝撃処理時間を短縮すれば、イオンダメージによるゲート絶縁膜破壊等の虞を低減することができる。
　【００３２】
　以上、本発明の接続孔の形成方法を実施例に基づき説明したが、本発明はこれらの実施例に限定されるものではない。本発明の方法を、ゲート電極領域に設ける接続孔の形成に適用することができる。
　【００３３】
　【発明の効果】
　本発明の接続孔形成方法によれば、接続孔底部に露出するチタンシリサイド層表面に形成されたＴｉＦ３等のフッ化物、ならびにＳｉＯｘ系の酸化膜及びＴｉＯｘ系の酸化膜を、いずれも除去し、チタンシリサイド層表面を清浄化することができる。
　【００３４】
　したがって、金属配線層との良好なオーミックコンタクトを得ることができ、シート抵抗やコンタクト抵抗を低減した接続孔形成方法を提供することが可能となる。
【図面の簡単な説明】
　【図１】
　本発明の接続孔形成方法の各工程を示すための、半導体装置の模式的な一部概略断面図である。
　【図２】
　本発明の接続孔形成方法の各工程を示すための、半導体装置の模式的な一部概略断面図であり、図１に続く工程を示す。
　【図３】
　本発明の接続孔形成方法の各工程を示すための、半導体装置の模式的な一部概略断面図であり、図２に続く工程を示す。
　【図４】
　本発明の方法によって得られたチタンシリサイド層のＡＥＳ分析結果を示す図である。
　【図５】
　本発明の方法によって得られた半導体装置のＩ−Ｖ特性を示す図である。
　【図６】
　従来の接続孔形成方法の各工程を示すための、半導体装置の模式的な一部概略断面図である。
　【図７】
　従来の接続孔形成方法の各工程を示すための、半導体装置の模式的な一部概略断面図であり、図６に続く工程を示す。
　【図８】
　従来の方法によって得られたチタンシリサイド層のＡＥＳ分析結果を示す図である。
　【図９】
　従来の方法によって得られた半導体装置のＩ−Ｖ特性を示す図である。
　【符号の説明】
　１０　半導体基板
　１２　素子分離領域
　１４　ゲート酸化膜
　１６　多結晶シリコン
　１８　タングステンシリサイド
　２０　ゲート電極領域
　２２　ソース／ドレイン領域
　２４　サイドウォール
　２６　チタン層
　２８　チタンシリサイド層
　３０　酸化膜
　３０Ａ　フッ化物
　３２　層間絶縁層
　３４　開口部
　３６　ＴｉＯＮ／Ｔｉ層
　３８　Ａｌ−１％Ｓｉ層