(57)【要約】  ＭＯＳトランジスタとトンネル磁気抵抗素子とで構成されたＳＰＲＡＭのメモリセルに情報を書き込む際、メモリセルに対して書き込みに必要な電流とは逆向きの電流を供給した後、書き込みに必要な電流を供給する。これにより、たとえこのメモリセルに同じ情報の書き込みが連続して行われたとしても、このメモリセルのトンネル磁気抵抗素子には書き換え毎に双方向の電流がペアで流れるので、トンネル磁気抵抗素子を構成する膜の劣化を抑制することができる。従って、ＳＰＲＡＭの信頼性を向上させることができる。
2010140615.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と、
前記複数のワード線と直交する方向にそれぞれ延在する複数のビット線および複数のソース線と、
前記複数のワード線、前記複数のビット線および前記複数のソース線の所定の交点に配置された複数のメモリセルとを有し、
前記メモリセルは、選択トランジスタと、記憶された情報に応じて異なる抵抗値をとるトンネル磁気抵抗素子とで構成され、
前記トンネル磁気抵抗素子は、トンネル障壁膜とその両側に配置された磁性体からなる固定層および自由層を有し、
前記固定層は、磁化の向きが所定の方向に固定され、前記自由層は、磁化の向きが前記固定層の電子スピンの向きに対して平行、反平行のいずれかをとり、
前記トンネル磁気抵抗素子は、前記自由層の磁化の向きが前記固定層の電子スピンの向きに対して平行か、反平行かで異なる抵抗値を有し、
前記自由層の磁化の向きは、前記トンネル磁気抵抗素子に流れる電流の向きにより変更され、
前記選択トランジスタのゲート電極は、前記ワード線に電気的に接続され、
前記選択トランジスタのソース、ドレイン領域の一方は前記トンネル磁気抵抗素子の一方の端子に電気的に接続され、
前記トンネル磁気抵抗素子の他方の端子は、前記ビット線または前記ソース線の一方に電気的に接続され、
前記選択トランジスタの前記ソース、ドレイン領域の他方は、前記ビット線または前記ソース線の他方に電気的に接続された半導体記憶装置であって、
前記メモリセルに情報を書き込む際、前記メモリセルに対して書き込みに必要な電流とは逆向きの電流を供給した後、前記書き込みに必要な電流を供給する手段を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記逆向きの電流のパルス幅は、前記書き込みに必要な電流のパルス幅より短いことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記書き込みに必要な電流の絶対値の大きさは、前記逆向きの電流の絶対値の大きさより大きいことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記逆向きの電流のパルス幅は、前記書き込みに必要な電流のパルス幅より短く、かつ前記逆向きの電流の絶対値の大きさは、前記書き込みに必要な電流の絶対値の大きさより大きいことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記逆向きの電流のパルス幅および電流の絶対値の大きさは、前記書き込みに必要な電流のパルス幅および電流の絶対値の大きさとそれぞれ同一であり、
前記逆向きの電流を流す回数は、前記書き込みに必要な電流を流す回数よりも多いことを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
前記トンネル磁気抵抗素子の前記自由層は、複数層の強磁性体膜のそれぞれの間に金属層を挟んだ多層構造で構成されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項７】
前記トンネル磁気抵抗素子の前記固定層は、強磁性体膜と反強磁性体膜との積層構造で構成されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項８】
前記トンネル磁気抵抗素子の前記固定層および前記自由層のそれぞれの磁化の向きは、前記固定層および前記自由層と前記トンネル障壁膜との接合面に対して垂直方向であることを特徴とする請求項１記載の半導体記憶装置。
【請求項９】
前記選択トランジスタは、縦型ＭＯＳトランジスタからなり、前記トンネル磁気抵抗素子は、前記縦型ＭＯＳトランジスタの上部または下部に配置されていることを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、磁気抵抗変化を利用して情報を記憶させるメモリセルを有する半導体記憶装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
不揮発性半導体メモリのうち、磁気抵抗変化を利用したメモリであるＭＲＡＭ(Magnetoresistive Random Access Memory、磁気ランダムアクセスメモリ)やＳＰＲＡＭ(Spin Transfer Torque RAM、スピン注入ＲＡＭ）は、高速動作が可能であり、かつ実用上無限回の書き換え可能な不揮発ＲＡＭとしての可能性がある（特許文献１、２）。【０００３】
図２６Ａの等価回路図および図２６Ｂの概略断面図に示すように、ＳＰＲＡＭは、トンネル磁気抵抗素子ＴＭＲ、選択トランジスタＭＣＴ、ワード線ＷＬ、ビット線ＢＬおよびソース線ＳＬからなる。また、図２７に示すように、トンネル磁気抵抗素子ＴＭＲには、少なくとも２つの磁性層があり、１つは、スピンの向きが固定されている固定層ＰＬ、他方は、スピンの向きが固定層ＰＬに対して平行状態、反平行状態の２状態をとる自由層ＦＬである。そして、これらの磁性層の間には、ＭｇＯなどからなるトンネル障壁膜ＴＢがある。【０００４】
情報の記憶は、上記自由層ＦＬのスピンの向きで行われる。すなわち、図２７Ａの固定層ＰＬに対して反平行状態ではトンネル磁気抵抗素子ＴＭＲの電気抵抗が高抵抗状態となり、図２７Ｂの平行状態では低抵抗状態となるので、これを情報の“０”と“１”に割り当てる。読み出し動作では、トンネル磁気抵抗素子ＴＭＲの抵抗の大小を読み取り、記憶された情報を得る。また、書き換え動作では、固定層ＰＬ、トンネル障壁膜ＴＢおよび自由層ＦＬに垂直方向の電流を流すことにより、自由層ＦＬのスピンの向きを制御する。すなわち、固定層ＰＬから自由層ＦＬへの向きに電流を流すと、自由層ＦＬへは、この層の磁化の向きを固定層ＰＬと逆の向きにする方向のスピンを持った電子が主に流れる。このため、この電流値が一定のしきい値を越すと、固定層ＰＬと自由層ＦＬの磁化の向きは反平行となる。逆に、自由層ＦＬから固定層ＰＬへの向きに電流を流すと、自由層ＦＬへは、この層の磁化の向きを固定層ＰＬと同じ向きにする方向のスピンを持った電子が主に流れる。この電流値が一定のしきい値を越すと、固定層ＰＬと自由層ＦＬの磁化の向きは平行となる。すなわち、このメモリセルでは、情報“０”と“１”とを電流の向きで書き分けるのである。この方式を用いると、書き換えに必要な電流（しきい値）がトンネル磁気抵抗素子ＴＭＲの大きさに比例するため、微細化と共に書換え電流が低減でき、スケーラビリティの点で優れる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１７９１２５号公報
【特許文献２】特開２００２−０９３１４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記ＳＰＲＡＭは、ビット毎に自由に書き換えが可能なため、例えば１個のメモリセルにおいて連続的に“０”（または“１”）のみが書き続けられる状況が発生する。そして、情報の書き換えは、電流の向きで行なわれるため、この場合、メモリセルには連続的に一方向の電流のみが流れる。これは、トンネル磁気抵抗素子ＴＭＲを構成するトンネル障壁膜ＴＢ、固定層ＰＬ、自由層ＦＬに一方向の電流のみが流されることになるので、例えばトンネル障壁膜ＴＢに不要なトラップが形成されたり、固定層ＰＬや自由層ＦＬに磁化の構造変化を引き起こすなど、膜の劣化を引き起こす。【０００７】
本発明の目的は、磁気抵抗変化を利用した不揮発性半導体メモリの信頼性を向上させることのできる技術を提供することにある。【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。【００１０】
本願の一発明である半導体記憶装置は、複数のワード線と、前記複数のワード線と直交する方向にそれぞれ延在する複数のビット線および複数のソース線と、前記複数のワード線、前記複数のビット線および前記複数のソース線の所定の交点に配置された複数のメモリセルとを有し、前記メモリセルは、選択トランジスタと、記憶された情報に応じて異なる抵抗値をとるトンネル磁気抵抗素子とで構成され、前記トンネル磁気抵抗素子は、トンネル障壁膜とその両側に配置された磁性体からなる固定層および自由層を有し、前記固定層は、磁化の向きが所定の方向に固定され、前記自由層は、磁化の向きが前記固定層の電子スピンの向きに対して平行、反平行のいずれかをとり、前記トンネル磁気抵抗素子は、前記自由層の磁化の向きが前記固定層の電子スピンの向きに対して平行か、反平行かで異なる抵抗値を有し、前記自由層の磁化の向きは、前記トンネル磁気抵抗素子に流れる電流の向きにより変更され、前記選択トランジスタのゲート電極は、前記ワード線に電気的に接続され、前記選択トランジスタのソース、ドレイン領域の一方は前記トンネル磁気抵抗素子の一方の端子に電気的に接続され、前記トンネル磁気抵抗素子の他方の端子は、前記ビット線または前記ソース線の一方に電気的に接続され、前記選択トランジスタの前記ソース、ドレイン領域の他方は、前記ビット線または前記ソース線の他方に電気的に接続された半導体記憶装置であって、前記メモリセルに情報を書き込む際、前記メモリセルに対して書き込みに必要な電流とは逆向きの電流を供給した後、前記書き込みに必要な電流を供給する手段を備えているものである。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。【００１２】
メモリセルに情報を書き込む際、メモリセルに対して書き込みに必要な電流とは逆向きの電流を供給した後、書き込みに必要な電流を供給することにより、たとえこのメモリセルに同じ情報の書き込みが連続して行われたとしても、このメモリセルのトンネル磁気抵抗素子には、書き換え毎に双方向の電流がペアで流れるので、トンネル磁気抵抗素子を構成する膜の劣化が抑制される。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１であるＳＰＲＡＭの等価回路図である。
【図２】図２Ａ、図２Ｂは、本発明の実施の形態１であるＳＰＲＡＭの書き込み動作を示すタイミングチャートである。
【図３】本発明の実施の形態１であるＳＰＲＡＭの概略断面図である。
【図４】図４Ａ、図４Ｂは、本発明の実施の形態１であるＳＰＲＡＭのトンネル磁気抵抗素子における磁化の向きを説明する図、図４Ｃは、トンネル磁気抵抗素子の拡大断面図である。
【図５】図５Ａ、図５Ｂは、本発明の実施の形態２であるＳＰＲＡＭの書き込み動作を示すタイミングチャートである。
【図６】図６Ａ、図６Ｂは、本発明の実施の形態３であるＳＰＲＡＭの書き込み動作を示すタイミングチャートである。
【図７】図７Ａ、図７Ｂは、本発明の実施の形態４であるＳＰＲＡＭの書き込み動作を示すタイミングチャートである。
【図８】図８Ａ、図８Ｂは、本発明の実施の形態５であるＳＰＲＡＭの書き込み動作を示すタイミングチャートである。
【図９】本発明の実施の形態６であるＳＰＲＡＭの等価回路図である。
【図１０】図１０Ａ、図１０Ｂは、本発明の実施の形態６であるＳＰＲＡＭの書き込み動作を示すタイミングチャートである。
【図１１】図１１Ａ、図１１Ｂ、図１１Ｃは、本発明の実施の形態６であるＳＰＲＡＭの効果を説明する図である。
【図１２】図１２Ａ、図１２Ｂは、従来のＳＰＲＡＭの問題点を説明する図である。
【図１３】本発明の実施の形態７であるＳＰＲＡＭのメモリセルアレイを示す回路図である。
【図１４】本発明の実施の形態７であるＳＰＲＡＭの書き込み動作を示すタイミングチャートである。
【図１５】本発明の実施の形態７であるＳＰＲＡＭの書き込み動作を示すタイミングチャートである。
【図１６】本発明の実施の形態８であるＳＰＲＡＭのメモリセルアレイを示す回路図である。
【図１７】本発明の実施の形態８であるＳＰＲＡＭの書き込み動作を示すタイミングチャートである。
【図１８】本発明の実施の形態９であるＳＰＲＡＭのメモリセルアレイを示す平面図である。
【図１９】図１８のＡ−Ａ’線に沿ったメモリセルアレイおよび周辺回路の断面図である。
【図２０】図２０Ａは、図１８のＢ−Ｂ’線に沿ったメモリセルアレイの断面図、図２０Ｂは、図１８のＣ−Ｃ’線に沿ったメモリセルアレイの断面図である。
【図２１】本発明の実施の形態１０であるＳＰＲＡＭのメモリセルアレイを示す平面図である。
【図２２】図２１のＡ−Ａ’線に沿ったメモリセルアレイの断面図である。
【図２３】図２１のＢ−Ｂ’線に沿ったメモリセルアレイの断面図である。
【図２４】本発明の実施の形態１１であるＳＰＲＡＭのメモリセルアレイを示す断面図である。
【図２５】図２５Ａ、図２５Ｂは、本発明の実施の形態１２であるＳＰＲＡＭのトンネル磁気抵抗素子における磁化の向きを説明する図である。
【図２６】図２６Ａは、従来のＳＰＲＡＭの等価回路図、図２６Ｂは、従来のＳＰＲＡＭの概略断面図である。
【図２７】図２７Ａ、図２７Ｂは、従来のＳＰＲＡＭのトンネル磁気抵抗素子における磁化の向きを説明する図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。また、以下の実施の形態を説明する図面においては、構成を分かり易くするために平面図であってもハッチングを付す場合がある。
【００１５】
（実施の形態１）
図１は、本実施の形態のＳＰＲＡＭの等価回路図である。このＳＰＲＡＭは、選択トランジスタＭＣＴと、記憶された情報に応じて異なる抵抗値を取るトンネル磁気抵抗素子ＴＭＲとからなるメモリセルを有している。選択トランジスタＭＣＴとトンネル磁気抵抗素子ＴＭＲは、ビット線ＢＬとソース線ＳＬとの間に直列に接続されて配置されており、選択トランジスタＭＣＴは、そのゲート電極に接続されたワード線ＷＬによって制御される。以下の説明において、ビット線ＢＬとソース線ＳＬとの間に流れる電流（Ｉｗ）は、矢印の向き（ビット線ＢＬからソース線ＳＬへ流れる向き）を正（＋）の向きと定義する。
【００１６】
次に、図２を用いてメモリセルの動作例を説明する。ワード線ＷＬの信号で低レベルは０であり、高レベルはＶ１である。ビット線ＢＬとソース線ＳＬも低レベルは０であり、高レベルはＶ１である。なお、ここでは、高レベルの値を３つの信号線（ＷＬ、ＢＬ、ＳＬ）で同一（＝Ｖ１）としたが、互いに異なっていてもよい。例えば、ワード線ＷＬの高レベルは、ビット線ＢＬおよびソース線ＳＬの高レベルより高くてもよい。また、情報“０”と“１”の割り当ては、電流（Ｉｗ）の向きによって行なうが、ここでは、電流（Ｉｗ）の向きが正の時に“１”が書き込まれ、負の時に“０”が書き込まれるものとする。
【００１７】
図２Ａの動作例では、本来の書き込み情報に対応した電流（Ｉｗ）の向きを正の向きとする。まず、Ｉｗとは逆の向きである−Ｉ１の電流を流し、その後、本来の書き込み電流の向きであるＩ１の電流を流す。すなわち、このメモリセルが書き換えのために選択されると、ワード線ＷＬが低レベル０から高レベルＶ１となる。その後、ビット線ＢＬは低レベル０のままであるが、ソース線ＳＬは低レベル０から高レベルＶ１となる。このため、電流はソース線ＳＬからビット線ＢＬの向きに流れることになる。この電流がしきい値よりも大きければ、このメモリセルには本来の書き換え情報とは異なる情報が書き込まれることになる。また、ここで本来の書き換え情報とは異なる情報の書き込みが完了しない場合もある。
【００１８】
逆向きの電流（−Ｉ１）を流す書き込み時間、すなわちパルス幅はｔ１である。この書き込みが終了すると、ソース線ＳＬは低レベル０に戻る。なお、既に書き込まれていた情報がこの異なる情報であった場合には、情報の状態そのものは変化しない。その後、本来の書き込み電流（Ｉ１）を流す。ここでは、ソース線ＳＬは低レベル０のままであるが、ビット線ＢＬが低レベル０から高レベルＶ１となる。このときのパルス幅はｔ２である。この例では、ｔ１とｔ２をほぼ等しくしている（ｔ１≒ｔ２）。この電流（Ｉ１）は、書き換えのしきい値電流よりも大きく取り、メモリセルには所望の情報が書き込まれることになる。書き込みが終了すると、ワード線ＷＬは低レベル０に戻る。
【００１９】
図２Ｂは、上記の動作例と逆の場合である。すなわち、本来書き込むべき情報に対応した電流が−Ｉ１の場合である。この場合は、ワード線ＷＬを選択した後、まずビット線ＢＬを低レベル０から高レベルＶ１にして逆向きの電流（Ｉ１）を流し、その後、ソース線ＳＬを低レベル０から高レベルＶ１にして本来の書き込み電流（−Ｉ１）を流す。このようにして、本来の書き込み電流（−Ｉ１）とは逆向きの電流（Ｉ１）を最初に流し、その後、本来の書き込み電流（−Ｉ１）を流す。これにより、たとえこのメモリセルに同じ情報の書き込みが連続して行われたとしても、このメモリセルのトンネル磁気抵抗素子ＴＭＲには、書き換え毎に双方向の電流（−Ｉ１、Ｉ１）がペアで流れるので、トンネル磁気抵抗素子ＴＭＲを構成する膜の劣化が抑制される。
【００２０】
図３は、上記メモリセルの概略断面図である。メモリセルの選択トランジスタを構成するＭＯＳＦＥＴは、シリコン基板１００上に形成されている。このＭＯＳＦＥＴは、ドレイン領域Ｄ、ソース領域Ｓ、ワード線ＷＬと一体に形成されたゲート電極を備えているが、ドレイン領域Ｄとソース領域Ｓの電気的な動作は、必要に応じて相互に入れ替わり得る。
【００２１】
ＭＯＳＦＥＴのソース領域Ｓにはソース線ＳＬが接続され、ドレイン領域Ｄにはビット線ＢＬが接続されている。ソース線ＳＬおよびビット線ＢＬは、金属配線によって構成されている。ソース線ＳＬとビット線ＢＬとの間には、トンネル磁気抵抗素子ＴＭＲが形成されている。図に示すように、トンネル磁気抵抗素子ＴＭＲは、ＭＯＳＦＥＴのドレイン領域Ｄに接続された金属配線ＭＬの直上部に配置されている。このように、表面が平坦な金属配線ＭＬの直上部にトンネル磁気抵抗素子ＴＭＲを配置することにより、良好な特性を持ったトンネル磁気抵抗素子ＴＭＲを実現することができる。
【００２２】
上記トンネル磁気抵抗素子ＴＭＲは、少なくとも２つの磁性層を備えている。その一つは、スピンの向きが固定された固定層ＰＬであり、もう一つは、スピンの向きが固定層ＰＬに対して図４Ａの平行状態、または図４Ｂの反平行状態の２状態をとる自由層ＦＬである。また、固定層ＰＬと自由層ＦＬとの間には、絶縁材料で構成されたトンネル障壁膜ＴＢが設けられている。
【００２３】
図４Ｃは、前記図３に示した金属配線ＭＬとビット線ＢＬとの間に配置されたトンネル磁気抵抗素子ＴＭＲの拡大断面図である。金属配線ＭＬの上部には、まず金属層１０８が配置されている。金属層１０８の上部には、固定層ＰＬが配置されているが、この例では、固定層ＰＬは、反強磁性体膜１０３と強磁性体膜１０２との２層構造となっている。このように、反強磁性体膜１０３上に強磁性体膜１０２を積層することによって、最初に定めた磁化の向きが強固に固定されることになるので、書き換え時の電流などによって磁化が変化しない安定な固定層ＰＬが得られる。
【００２４】
固定層ＰＬの上部にはＭｇＯなどの絶縁膜１０１からなるトンネル障壁膜ＴＢが配置され、トンネル障壁膜ＴＢの上部には自由層ＦＬが配置されている。また、自由層ＦＬの上部には金属層１０７が配置され、金属層１０７の上部にはビット線ＢＬが配置されている。
【００２５】
この例では、自由層ＦＬは、強磁性体膜１０４、Ｒｕなどからなる金属層１０５および強磁性体膜１０６の３層構造となっている。また、強磁性体膜１０４の磁化と強磁性体膜１０６の磁化は、互いに反平行となっている。なお、ここでは、２層の強磁性体膜１０４、１０６で１層の金属層１０５を挟んだ３層構造としたが、４層以上の多層構造としてもよい。例えば４つの強磁性体膜を用いてそれらの間に金属層（この場合は合計で３つの金属層が必要となる）を挿入した構造としてもよい。このように、自由層ＦＬを多層構造とすることにより、熱の擾乱による自由層ＦＬの磁化の向きの揺らぎに対する耐性を高めることができる。一般に、温度が上がると、自由層ＦＬの磁化の向きが熱によって揺らぎ易くなり、書き込んだ向きとは逆の向きに回転してしまう確率が高くなるが、自由層ＦＬを多層構造とすることによって、逆向きに回転する確率を実用上問題無い低レベルに抑えることができる。また、書き換えを行なう電流のしきい値を低く抑えることができる。
【００２６】
このように、本実施の形態によれば、書き換え時にトンネル磁気抵抗素子ＴＭＲに双方向の電流をペアで流すことにより、トンネル磁気抵抗素子ＴＭＲを構成する膜の劣化を抑制することができるので、ＳＰＲＡＭの信頼性を向上させることができる。また、トンネル磁気抵抗素子ＴＭＲの自由層ＦＬを多層構造とすることにより、熱の擾乱に強い安定したメモリセルを実現できるので、ＳＰＲＡＭの信頼性をさらに向上させることができる。
【００２７】
（実施の形態２）
図５は、本実施の形態のメモリセルの動作例を示すタイミングチャートである。メモリセルの構成は、前記実施の形態１と同一である。また、ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬのそれぞれの低レベル信号は０であり、高レベル信号はＶ１である。ここでは、本来の書き込み情報に対応した電流（Ｉｗ）の向きを正の向きとする。
【００２８】
本実施の形態の動作例は、本来の情報の書き込み前に流す逆向きの電流のパルス幅ｔ１が、本来の書き込み電流のパルス幅ｔ２よりも短い（ｔ１＜ｔ２）ことが特徴である。図５Ａの動作例では、本来の書き込み電流はＩ１であり、そのパルス幅ｔ２よりも、その前に流す逆向きの電流−Ｉ１のパルス幅ｔ１の方が短い。同様に、図５Ｂの動作例では、本来の書き込み電流は−Ｉ１であり、そのパルス幅ｔ２よりも、その前に流す逆向きの電流Ｉ１のパルス幅ｔ１の方が短い。
【００２９】
本実施の形態によれば、前記実施の形態１の効果と共に、書き換え時間を短縮できるという効果が得られる。
【００３０】
（実施の形態３）
図６は、本実施の形態のメモリセルの動作例を示すタイミングチャートである。メモリセルの構成は、前記実施の形態１と同一である。ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬのそれぞれの低レベル信号は０であるが、高レベル信号は、ワード線ＷＬおよびビット線ＢＬがＶ１、ソース線ＳＬがＶ２である。また、本来の書き込み情報に対応した電流（Ｉｗ）の向きを正の向きとする。
【００３１】
本実施の形態の動作例は、本来の情報の書き込み前に流す逆向きの電流の絶対値の大きさよりも、本来の書き込み時に流す電流の絶対値の大きさが大きいことが特徴である。これにより、メモリセルに対して本来の書き込みを確実に行なうことができる。
【００３２】
図６Ａの動作例では、本来の書き込み電流は−Ｉ２であり、これはその前に流す逆向きの電流（Ｉ１）よりも絶対値で大きい（|−Ｉ２|＞|Ｉ１|）。同様に、図６Ｂの動作例では、本来の書き込み電流はＩ２であり、これはその前に流す逆向きの電流（−Ｉ１）よりも絶対値で大きい（|Ｉ２|＞|−Ｉ１|）。ここでは、書き込みのパルス幅ｔ１、ｔ２が同じである例を示したが、異なっていてもよい。
【００３３】
本実施の形態においても、同一メモリセルに同一情報の書き込みが連続して行われたとしても、トンネル磁気抵抗素子ＴＭＲには書き換え毎に双方向の電流がペアで流れるので、トンネル磁気抵抗素子ＴＭＲを構成する膜の劣化が抑制される。
【００３４】
（実施の形態４）
図７は、本実施の形態のメモリセルの動作例を示すタイミングチャートである。メモリセルの構成は、前記実施の形態１と同一である。ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬのそれぞれの低レベル信号は０であるが、高レベル信号は、図７Ａの動作例の場合、ワード線ＷＬおよびビット線ＢＬがＶ１、ソース線ＳＬがＶ３であり、図７Ｂの動作例の場合、ワード線ＷＬおよびソース線ＳＬがＶ１、ビット線ＢＬがＶ３である。また、本来の書き込み情報に対応した電流（Ｉｗ）の向きを正の向きとする。
【００３５】
本実施の形態の動作例は、本来の情報の書き込み前に流す逆向きの電流のパルス幅ｔ１が、本来の書き込み時に流す電流のパルス幅ｔ２よりも短い（ｔ１＜ｔ２）ことが特徴である。これにより、逆向きの電流を短時間で必要・充分な量だけ流すことができるので、書き換え時間を短縮することができる。
【００３６】
図７Ａの動作例では、本来の書き込み電流はＩ１であり、そのパルス幅はｔ２である。これに対し、その前に流す逆向きの電流は−Ｉ３であり、そのパルス幅はｔ１である。ここで、−Ｉ３は絶対値でＩ１よりも大きいが、そのパルス幅ｔ１は、本来の書き込み電流のパルス幅ｔ２よりも短い。同様に、図７Ｂの動作例では、本来の書き込み電流は−Ｉ１であり、そのパルス幅はｔ２である。これに対し、その前に流す逆向きの電流はＩ３であり、そのパルス幅はｔ１である。ここで、Ｉ３は絶対値で−Ｉ１よりも大きいが、パルス幅ｔ１は、本来の書き込み電流のパルス幅ｔ２よりも短い。
【００３７】
本実施の形態においても、同一メモリセルに同一情報の書き込みが連続して行われたとしても、トンネル磁気抵抗素子ＴＭＲには書き換え毎に双方向の電流がペアで流れるので、トンネル磁気抵抗素子ＴＭＲを構成する膜の劣化が抑制される。
【００３８】
（実施の形態５）
図８は、本実施の形態のメモリセルの動作例を示すタイミングチャートである。メモリセルの構成は、前記実施の形態１と同一である。ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬのそれぞれの低レベル信号は０であり、高レベル信号はＶ１である。また、本来の書き込み情報に対応した電流（Ｉｗ）の向きを正の向きとする。
【００３９】
本実施の形態では、本来の情報の書き込み前に逆向きの電流をパルス幅ｔ１で１回流し、本来の書き込み時の電流をパルス幅ｔ１で２回流すことが特徴である。これにより、単一のパルス発生回路を用いて所望の書き込みを確実に行なうことができる。
【００４０】
図８Ａの動作例では、本来の書き込み電流Ｉ１をパルス幅ｔ１で２回流すが、その前に逆向きの電流−Ｉ１をパルス幅ｔ１で１回流す。同様に、図８Ｂの動作例では、本来の書き込み電流−Ｉ１をパルス幅ｔ１で２回流すが、その前に逆向きの電流Ｉ１をパルス幅ｔ１で１回流す。
【００４１】
本実施の形態においても、同一メモリセルに同一情報の書き込みが連続して行われたとしても、トンネル磁気抵抗素子ＴＭＲには書き換え毎に双方向の電流がペアで流れるので、トンネル磁気抵抗素子ＴＭＲを構成する膜の劣化が抑制される。
【００４２】
（実施の形態６）
図９は、本実施の形態のＳＰＲＡＭの等価回路図である。このＳＰＲＡＭは、前記実施の形態１と同じく、選択トランジスタＭＣＴと、記憶された情報に応じて異なる抵抗値を取るトンネル磁気抵抗素子ＴＭＲとからなるメモリセルを有しているが、選択トランジスタＭＣＴとトンネル磁気抵抗素子ＴＭＲは、ビット線ＢＬとコモンソース線ＣＳＬとの間に直列に接続されて配置されている。また、本実施の形態では、上記コモンソース線ＣＳＬの電圧を一定にするという特徴があり、これにより、駆動回路やメモリセルアレイ構造を簡単にすることができる。
【００４３】
図１０は、本実施の形態のメモリセルの動作例を示すタイミングチャートである。ここでは、コモンソース線ＣＳＬに印加する一定の電圧をＶＣＳＬとする。ワード線ＷＬは、低レベル信号が０であり、高レベル信号がＶ１である。一方、ビット線ＢＬは、低レベル信号が０であり、高レベル信号がＶＢ１である。また、ビット線ＢＬの低レベル信号０と高レベル信号ＶＢ１との間に、ＶＣＳＬが来るように、かつ書き込むべき方向の電流の値とその前に流す逆向きの電流の値がそれぞれ所望の値となるように設定する。書き換えを行なわないとき、ビット線ＢＬには、電圧ＶＣＳＬが印加されている。
【００４４】
まず、ワード線ＷＬを低レベル０から高レベルＶ１に変化させてメモリセルを選択する。図１０Ａの動作例では、本来の書き込み電流はＩ１であり、そのパルス幅はｔ２であるが、その前に流す逆向きの電流は−Ｉ１であり、そのパルス幅はｔ１である。このため、ワード線ＷＬが高レベルＶ１になった状態でビット線ＢＬの電位はＶＣＳＬから０となる。これによって、逆向きの電流−Ｉ１がｔ１だけ流れる。一方、本来の書き込み時には、ビット線ＢＬの電位は高レベルＶＢ１となる。これにより、本来の書き込みに必要な電流Ｉ１がｔ２だけ流れる。図１０Ｂは、書き込み情報が図１０Ａと逆である場合の動作例である。
【００４５】
本実施の形態においても、同一メモリセルに同一情報の書き込みが連続して行われたとしても、トンネル磁気抵抗素子ＴＭＲには書き換え毎に双方向の電流がペアで流れるので、トンネル磁気抵抗素子ＴＭＲを構成する膜の劣化が抑制される。
【００４６】
本実施の形態の効果を図１１および図１２を用いて詳細に説明する。メモリセルのトンネル磁気抵抗素子ＴＭＲは、前記実施の形態１と同じく、固定層ＰＬ、自由層ＦＬおよびトンネル障壁膜ＴＢで構成されている。また、図１１では、トンネル障壁膜ＴＢを拡大して示している。
【００４７】
まず、書き換えを行なっていない初期のトンネル磁気抵抗素子ＴＭＲは、図１１Ａに示すように、トンネル障壁膜ＴＢにトラップが無いか、有ったとしても僅かである。しかし、一方向の電流が連続して極めて多数回流れた後には、図１１Ｂに示すように、固定層ＰＬとの界面近傍または自由層ＦＬとの界面近傍に多数のトラップが発生する。図１１Ｂは、自由層ＦＬとの界面近傍にトラップが発生した状態を示している。
【００４８】
トンネル障壁膜ＴＢの内部に上記のようなトラップが発生すると、このトラップを介してトンネル障壁膜ＴＢの内部に電流が流れたり、この電流によってトンネル障壁膜ＴＢが劣化し、ついにはパンチスルーを起こしてしまう場合がある。
【００４９】
しかし、前述した本発明の書き込み動作によれば、トンネル障壁膜ＴＢの内部に一方向の電流が連続して極めて多数回流れたとしても、常に双方向の電流がペアで流れるため、図１１Ｃに示すように、トンネル障壁膜ＴＢの内部に発生するトラップの数は少なく、かつその分布が偏ることもない。これにより、トンネル障壁膜ＴＢの劣化が抑制されるので、メモリセルの信頼性が向上する。なお、この効果を実現するためには、本来の書き込み前に逆向きの電流を流すとき、必ずしも反対情報の書き込みを完了させる必要はない。すなわち、反対情報の書き込みが完全に終了する前に逆向きの電流の供給を停止してもよい。
【００５０】
ＳＰＲＡＭでは、トンネル障壁膜ＴＢを挟む固定層ＰＬと自由層ＦＬの相対的な磁化の向きが平行状態または反平行状態となるので、この２つの状態における電気抵抗の差を“１”と“０”の２値情報として記憶させる。図１２Ａは、書き換えを行なっていない初期のトンネル磁気抵抗素子ＴＭＲにおいて、固定層ＰＬと自由層ＦＬの相対的な磁化の向きが反平行となっている状態を示している。この状態で、この磁化の向きに対応する記憶情報の書き込みが、多数回連続したとする。その場合は、磁化の向きは変化しないが、電流が多数回流れるので、この電流によって自由層ＦＬの磁化を実現しているスピンはエネルギーを得る。その結果、図１２Ｂに示すように、自由層ＦＬの一部が逆方向に回転する場合が起こり得る。このような状態となると、メモリセルとしては、信号量が低下したことと等価となる。また、他のディスターブ耐性も弱くなり、リテンション時間も短くなってしまう。しかし、本発明の書き込み動作においては、たとえ一方向の磁化に対応する書き込みが同一メモリセルに対して極めて多数回繰り返されたとしても、このメモリセルには書き換え毎に双方向の電流がペアで流れるので、上記のような現象が起こり難くなるのである。
【００５１】
（実施の形態７）
図１３は、本実施の形態のＳＰＲＡＭのメモリセルアレイを示す回路図である。図中のＭＣ１１、ＭＣ１２は、メモリセルアレイ中のメモリセルを代表して示している。
【００５２】
選択トランジスタＭＳとトンネル磁気抵抗素子ＴＭＲとからなるメモリセルＭＣ１１、ＭＣ１２のそれぞれは、下位のローカルビット線ＢＬ１とローカルソース線ＳＬ１とに接続されており、メモリセルアレイＡＲ１１は、同様な構成を有するメモリセルアレイＡＲ２１と共に、上位のグローバルビット線ＧＢ１１に接続されている。また、グローバルビット線ＧＢ１１の隣のグローバルビット線ＧＢ１２には、メモリセルアレイＡＲ１１と同様な構成を有するメモリセルアレイＡＲ１２、ＡＲ２２が接続されている。
【００５３】
メモリセルアレイＡＲ１１の構成を述べると、ローカルビット線ＢＬ１とローカルソース線ＳＬ１とに対して書き換えドライバが各々用意されている。すなわち、ローカルビット線ＢＬ１とローカルソース線ＳＬ１とに対してビット線ドライバＷＢ１、ソース線ドライバＷＳ１が配置されている。これらのドライバ（ＷＢ１、ＷＳ１）の入力は、一方がグローバルビット線ＧＢ１１に接続され、他方が選択信号線ＷＳＳ１、ＷＢＳ１に接続されている。ここで、メモリセルアレイＡＲ１１を挟んで、物理的にビット線ドライバＷＢ１とソース線ドライバＷＳ１とが反対側に配置されている場合もある。また、読み出しのために、グローバルビット線ＧＢ１１とローカルビット線ＢＬ１とを選択的に接続する回路ＲＳ１１、およびローカルソース線ＳＬ１を選択的に接地する回路ＲＳ１２とが配置されており、その選択信号がＲＳ１である。
【００５４】
上記の回路によれば、少数のメモリセル毎にローカルビット線とローカルソース線とを配置するので、前述した情報の書き換え時に、必要・充分な書き換え電流をメモリセルに供給することができる。また、ローカルビット線とローカルソース線の寄生容量が小さいので、消費電力も小さく、かつ、ローカルビット線とローカルソース線の寄生抵抗も小さいので電圧降下も小さいことから、低電圧での書き換えが可能となる。また、メモリセルアレイを挟んでビット線ドライバとソース線ドライバとが反対側に配置されているため、電流経路のメモリセル位置依存性をさらに小さくすることができる。
【００５５】
図１４は、図１３に示した回路の書き換え動作例を示すタイミングチャートである。ここでは、ローカルビット線ＢＬ１とローカルソース線ＳＬ１とに接続されたメモリセルＭＣ１１が選択される場合を例に挙げて説明する。
【００５６】
この動作例では、書き換え情報に対応した信号がグローバルビット線ＧＢ１１より与えられる。すなわち、グローバルビット線ＧＢ１１が低レベルとなる信号が本来書き込むべき情報に対応している。従って、本発明の書き換え動作の特徴として、最初に、それとは逆の信号が与えられる。以下、この動作につき、順を追って示す。
【００５７】
まず、グローバルビット線ＧＢ１１が低レベルから高レベルとなる。本来の信号と逆の信号である。ここで、選択信号線ＷＳＳ１、ＷＢＳ１が選択され、ローカルビット線ＢＬ１とローカルソース線ＳＬ１の書き換えドライバＷＢ１、ＷＳ１が活性化される。ワード線Ｗ１１が選択されることにより、メモリセルＭＣ１１には本来の書き換え電流Ｉｗとは逆向きの書き換え電流が流れる。
【００５８】
その後、ワード線Ｗ１１が非選択となり、選択信号線ＷＳＳ１、ＷＢＳ１が元に戻り、グローバルビット線ＧＢ１１も低レベルとなる。続いて、本来書き込むべき信号の書き込みに移る。グローバルビット線ＧＢ１１の信号は、本来の書き込み信号に対応した低レベルであり、この状態で、選択信号線ＷＳＳ１、ＷＢＳ１が選択され、ローカルビット線ＢＬ１とローカルソース線ＳＬ１の書き換えドライバＷＢ１、ＷＳ１が活性化され、ワード線Ｗ１１が選択される。これによって、メモリセルＭＣ１１には本来の向きの書き換え電流Ｉｗが流れる。
【００５９】
図１５は、本来の書き換え信号が図１４の動作例と逆の場合である。この場合は、最初の書き換え時のグローバルビット線ＧＢ１１は低レベルであり、その後の本来の書き換え時にグローバルビット線ＧＢ１１が高レベルとなる。選択信号線ＷＳＳ１、ＷＢＳ１やワード線Ｗ１１は、図１４と同様な動作となる。なお、逆向きの電流パルスと本来の向きの電流パルスの相互の電流絶対値の大きさやパルス幅は、用途に応じて前記実施の形態のような変形が可能である。このように、本動作例によれば、図１３の階層化されたビット線とソース線とを備えたメモリセルアレイに対して、本発明の特徴である双方向の書き換え電流パルスを印加することができる。
【００６０】
（実施の形態８）
図１６は、ＳＰＲＡＭのメモリセルアレイの別例を示す回路図である。この回路には、ＳＰＲＡＭが形成された半導体チップの外部からの書き換え情報を伝える信号線ＩＯと、前記図１３に示したメモリセルアレイとの間の回路構成が示されている。グローバルビット線ＧＢ１１、ＧＢ１２に接続されたメモリセルアレイの構成は前記図１３と同じである。
【００６１】
グローバルビット線ＧＢ１１、ＧＢ１２は、選択スイッチＧＳ１１、ＧＳ１２によって一つに束ねられて信号線ＧＩＯとなる。信号線ＧＩＯは、読み出し選択信号ＲＥによって、センスアンプと書き換え用のデータラッチとを兼ねるセンスアンプ／書き換えラッチ（ＳＡ／ＤＬ）に接続される。このＳＡ／ＤＬの端子ＳＩＯには、書き換え時（ＷＥが活性化）に信号線ＩＯからＳＡ／ＤＬでラッチされて伝えられた書き換え信号が現れる。また、読み出し時（ＲＥが活性化）にはメモリセルからの読み出し信号がＳＡ／ＤＬで増幅されるために現れる。ＳＡＡは、ＳＡ／ＤＬの起動信号である。
【００６２】
ＳＡ／ＤＬには、列選択信号ＹＳによって接続される信号線ＩＯから書き換え信号が入力される。また、ＳＡ／ＤＬは、読み出されたメモリセルの信号を信号線ＩＯに出力する。信号線ＧＩＯは、また、書き換え選択信号ＷＥによって、端子ＳＩＯの信号に応じた出力をＰＷとＭＷとによって制御されて出力する回路ＰＣＣに接続されている。このような回路構成により、本発明の特徴である双方向の書き換え電流パルスを印加することが可能となる。
【００６３】
図１７は、上記回路の動作例を示すタイミングチャートである。まず、信号線ＩＯが半導体チップまたはメモリマクロの外部から与えられた書き込み信号に対応して低レベルから高レベルに変化する。このとき、列選択信号ＹＳが活性化され、その活性化信号ＳＡＡがセンスアンプ／書き換えラッチ（ＳＡ／ＤＬ）に取り込まれてラッチされる。
【００６４】
次いで、書き換え選択信号ＷＥが活性化され、回路ＰＣＣと信号線ＧＩＯとが電気的に接続される。また、これと同時にグローバルビット線ＧＢ１１が活性化され、回路ＰＣＣの出力がグローバルビット線ＧＢ１１に電気的に接続される。このとき、まずＰＷが高レベルとなる。ＭＷは低レベルのままである。このため、本来書き換えるべき信号とは逆の極性の信号がグローバルビット線ＧＢ１１に現れる。その後、書き換えドライバ活性化信号ＷＳＳ１、ＷＢＳ１およびワード線Ｗ１１が選択され、本来の信号とは逆の向きの電流信号がメモリセルに流れる。この動作が終了すると、書き換えドライバ活性化信号ＷＳＳ１、ＷＢＳ１、ワード線Ｗ１１およびＰＷは元に戻る。次に、今度はＭＷが高レベルとなる。ＰＷは低レベルのままである。この状態では、本来の書き込み信号に対応した信号が回路ＰＣＣより出力される。これにより本来書き換えるべき信号がグローバルビット線ＧＢ１１に現れ、書き換えドライバ活性化信号ＷＳＳ１、ＷＢＳ１およびワード線Ｗ１１が選択され、メモリセルには本来の信号の向きの電流信号が流れる。本来の書き換え信号がこの動作例と逆の場合には、信号線ＩＯに逆の信号が現れるが、動作は本例と同様に行なうことができ、本来の書き換えに必要な電流とは逆向きの電流をメモリセルに流すという動作を実現できる。以上のような動作例により、本発明の特徴である双方向の書き換え電流パルスを印加することができる。
【００６５】
（実施の形態９）
図１８は、ＳＰＲＡＭのメモリセルアレイの別例を示す平面図である。本実施の形態では、グローバルビット線の下にローカルビット線とソース線とを配置している。上位のグローバルビット線は示していない。メモリセルの面積は、ワード線あるいはビット線の配線ピッチを２Ｆとした場合、８Ｆ２である。
【００６６】
図１９には、図１８のＡ−Ａ’線に沿ったメモリセルアレイ（ＭＣＡ）の断面図および図１８には示さない周辺回路（ＳＡＢ）の断面図が示されている。また、図２０Ａは、図１８のＢ−Ｂ’線に沿ったメモリセルアレイの断面図であり、図２０Ｂは、図１８のＣ−Ｃ’線に沿ったメモリセルアレイの断面図である。
【００６７】
メモリセルは、１個のｎＭＯＳトランジスタと１個のトンネル磁気抵抗素子とからなり、ワード線は、ｎＭＯＳトランジスタのゲート電極ＧＮに接続されている。ゲート電極ＧＮの材料は、ポリシリコン、あるいはポリシリコンの上部にシリサイドまたはタングステンを積層した低抵抗導電膜である。メモリセルのｎＭＯＳトランジスタおよび周辺回路のｎＭＯＳトランジスタは、ｐ型半導体領域ＰＷＥＬに形成され、周辺回路のｐＭＯＳトランジスタは、ｎ型半導体領域ＮＷＥＬに形成されている。ｐ型半導体領域ＰＷＥＬおよびｎ型半導体領域ＮＷＥＬは、ｐ型シリコン基板（ｐ−Ｓｕｂ）の主面に形成されたｎ型半導体領域ＤＷＥＬの上部に形成されている。
【００６８】
メモリセルの一部を構成するｎＭＯＳトランジスタの拡散層ＬＮの一方には、ソース線コンタクトＳＬＣが接続されている。ソース線コンタクトＳＬＣは、隣接するメモリセルと共有化され、小面積化されている。ソース線コンタクトＳＬＣの上部には、ワード線（ゲート電極ＧＮ）と直交する方向にソース線ＳＬが配線されている。一方、ソース線コンタクトＳＬＣが接続されていないｎＭＯＳトランジスタの拡散層ＬＰには、下部電極コンタクトＢＥＣが接続されている。下部電極コンタクトＢＥＣは、下部電極ＢＥを介してトンネル磁気抵抗素子ＴＭＲに接続されている。
【００６９】
トンネル磁気抵抗素子ＴＭＲは、少なくとも１層のトンネル障壁膜ＴＢとその上下に配置された磁性体からなる固定層ＰＬおよび自由層ＦＬを含んでいる。固定層ＰＬは、内部電子のスピンの向きが一定方向に固定されているが、自由層ＦＬは、内部電子のスピンの向きが固定層ＰＬに対して平行・反平行状態のいずれかの状態にある。この例では、トンネル障壁膜ＴＢと下部電極ＢＥとの間に固定層ＰＬが配置され、トンネル磁気抵抗素子ＴＭＲの上層に配置されたビット線ＢＬとトンネル障壁膜ＴＢとの間に自由層ＦＬが配置されている。ビット線ＢＬは、ワード線（ゲート電極ＧＮ）と直交し、ソース線ＳＬと平行に配置されている。トンネル磁気抵抗素子ＴＭＲの平面形状は、ビット線ＢＬに平行な方向がワード線に平行な方向に比べて長い長方形あるいは楕円形となっている。これにより、自由層ＦＬのスピン方向の保持特性が良好になるという利点がある。
【００７０】
このような構造のメモリセルを用いることにより、本発明の特徴である本来の書き換えの前にこれとは逆特性の書き換えを行う動作を実現することができる。
【００７１】
（実施の形態１０）
図２１は、ＳＰＲＡＭのメモリセルアレイの別例を示す平面図である。また、図２２は、図２１のＡ−Ａ’線に沿ったメモリセルアレイの断面図であり、図２３は、図２１のＢ−Ｂ’線に沿ったメモリセルアレイの断面図である。
【００７２】
本実施の形態のメモリセルは、２本のゲート電極ＧＮと１個のトンネル磁気抵抗素子ＴＭＲとを含んでいる。これらのゲート電極ＧＮは、ワード線を構成している。また、メモリセルの拡散層（ソース、ドレイン領域）はゲート電極ＧＮのみによって分離されており、隣り合うメモリセル同士は、ゲート電圧が０Ｖで電気的に絶縁されていることを利用して分離されている。これにより、メモリセル１個あたり２個のｎＭＯＳトランジスタを用いながら、小さなセル面積を実現することができる。
【００７３】
Ｍ１〜Ｍ５はメタル配線であり、Ｖ１〜Ｖ３は配線層間のコンタクト層である。また、Ｖ０はメタル配線Ｍ１と拡散層またはゲート電極ＧＮとのコンタクト層である。トンネル磁気抵抗素子ＴＭＲは、メタル配線Ｍ４とメタル配線Ｍ５の間に配置されており、コンタクト層Ｖ３とは位置をずらせて配置されている。
【００７４】
メタル配線Ｍ１は、ローカルソース線またはローカルビット線として用いられ、メタル配線Ｍ２は、ポリシリコンからなるワード線を一定の間隔で接続することにより低抵抗化している。メタル配線Ｍ３は、前述したグローバルビット線（書き込み用の場合もあれば、読み出し用の場合もあり、共用の場合もある）やグローバルソース線として用いられている。ローカルビット線は、ワード線と直交し、ローカルソース線と平行に配置されている。
【００７５】
このようにレイアウトされたメモリセルを用いることにより、本発明の特徴である本来の書き換えの前にこれとは逆特性の書き換えを行う動作を実現することができる。
【００７６】
（実施の形態１１）
図２４は、ＳＰＲＡＭのメモリセルアレイの別例を示す断面図である。本実施の形態のメモリセルは、縦型ＭＯＳトランジスタで構成されており、これにより、Ｆを加工最小寸法としたときに、セル面積を４Ｆ２まで低減できるようになっている。ＧＡはゲート電極であり、ゲート電極ＧＡの上下のｎ＋領域はソース、ドレイン領域を構成している。また、ゲート電極ＧＡに所定のゲート電圧を印加したとき、ｐ領域を通じて上下のｎ＋領域（ソース、ドレイン領域）間に電流が流れるようになっている。ゲート電極ＧＡは、ｐ領域を環状に包む場合もあれば、２方向または３方向から挟み込む場合もある。また、縦型ＭＯＳトランジスタは、ｎチャネル型ＭＯＳトランジスタ、ｐチャネル型ＭＯＳトランジスタのいずれで構成することもできる。
【００７７】
トンネル磁気抵抗素子ＴＭＲは、前記実施の形態と同じく、トンネル障壁膜ＴＢとその上下に配置された磁性体からなる固定層ＰＬおよび自由層ＦＬを含んでいる。図２４には、自由層ＦＬの上部に固定層ＰＬを配置した例が示されているが、固定層ＰＬの上部に自由層ＦＬを配置してもよい。また、トンネル磁気抵抗素子ＴＭＲの上部に縦型ＭＯＳトランジスタを配置することもできる。
【００７８】
このように構成されたメモリセルを用いることにより、本発明の特徴である本来の書き換えの前にこれとは逆特性の書き換えを行う動作を実現することができる。
【００７９】
（実施の形態１２）
トンネル磁気抵抗素子ＴＭＲの固定層ＰＬおよび自由層ＦＬにおける磁化の向きは、図２５Ａ、Ｂに示すように、トンネル障壁膜ＴＢに対して垂直であってもよい。これは、磁化の向きがこのようになる材料を固定層ＰＬおよび自由層ＦＬに用いることにより、実現することができる。このような磁化の向きを有するトンネル磁気抵抗素子ＴＭＲは、トンネル障壁膜ＴＢに対して平行な磁化の向きを有するトンネル磁気抵抗素子ＴＭＲに比べると、熱による擾乱に対して２つの状態（平行・反平行）が安定であるという利点がある。従って、このようなトンネル磁気抵抗素子ＴＭＲを用いることにより、メモリセルのスケーリングが進んだ場合でも、広い温度範囲で安定に動作するメモリセルを実現することができる。
【００８０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００８１】
本発明は、磁気抵抗変化を利用して情報を記憶させるメモリセルを有する半導体記憶装置に適用することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【国際調査報告】
2010140615.tif 000030
2010140615.tif 000031