(57)【要約】  パターン列、パターン列識別情報および回数情報を対応付ける圧縮情報を格納する圧縮情報格納部（１１８）と、パターン列またはパターン列識別情報を命令に対応付けて含むパターン列データを一群の基本パターンとして格納する基本パターン格納部（１０６，１０８）と、指示情報を格納する指示情報格納部（１１４）と、パターン列データを読み出す基本パターン読出部（２００）と、パターン列データにパターン列識別情報を含む場合に圧縮情報を参照してパターン列識別情報に対応するパターン列を読み出すパターン列読出部（２１０）と、パターン列データに含まれるパターン列またはパターン列識別情報に対応するパターン列を、回数情報で指定される繰り返し回数だけ繰り返して出力するパターン出力部（２２０，２４０）と、を備えた試験モジュールを提供する。
2010035447.tif 000002
【特許請求の範囲】
【請求項１】
パターン列、前記パターン列を識別するパターン列識別情報および前記パターン列の繰り返し回数を指定する回数情報を対応付ける圧縮情報を格納する圧縮情報格納部と、
前記パターン列または前記パターン列識別情報を命令に対応付けて含むパターン列データを、複数の前記パターン列データについて一群の基本パターンとして格納する基本パターン格納部と、
前記基本パターンの処理順序を指示する指示情報を格納する指示情報格納部と、
前記指示情報が指示する処理対象の前記基本パターンに含まれる前記パターン列データを、前記基本パターン格納部から読み出す基本パターン読出部と、
前記基本パターン読出部が読み出した前記パターン列データに前記パターン列識別情報を含む場合に、前記圧縮情報を参照して、前記パターン列識別情報に対応するパターン列を読み出すパターン列読出部と、
前記基本パターン読出部が読み出した前記パターン列データに含まれる前記パターン列または前記パターン列読出部が読み出した前記パターン列識別情報に対応する前記パターン列を、前記回数情報で指定される繰り返し回数だけ繰り返して出力するパターン出力部と、
を備えた試験モジュール。
【請求項２】
前記圧縮情報格納部は、前記パターン列として、予め定義された既定パターン列または前記圧縮情報ごとに定義される任意パターン列を含む前記圧縮情報を格納する、
請求項１に記載の試験モジュール。
【請求項３】
前記圧縮情報格納部は、前記パターン列として複数の前記任意パターン列を含むと共に、複数の前記任意パターン列の全体を識別する単一のパターン列識別情報を、複数の前記任意パターン列の数を指標する回数情報として格納し、
前記パターン出力部は、前記回数情報で指定される数だけ複数の前記任意パターン列を出力する、
請求項２に記載の試験モジュール。
【請求項４】
前記圧縮情報格納部は、前記圧縮情報として、入力または出力のチャネルごとの前記パターン列および前記パターン列識別情報を格納し、
前記パターン出力部は、前記チャネルごとに前記パターン列を出力する、
請求項１に記載の試験モジュール。
【請求項５】
前記圧縮情報格納部は、前記パターン列として、高速モードパターン列または低速モードパターン列を格納するとともに、前記パターン列識別情報として、前記パターン列が前記高速モードパターン列であるか前記低速モードパターン列であるかを識別するパターン識別情報を格納する、
請求項１に記載の試験モジュール。
【請求項６】
前記圧縮情報格納部は、前記圧縮情報に含まれる全ての前記パターン列として前記高速モードパターン列を格納するとともに、前記パターン列識別情報として、一のアドレス空間が指定できる短ビットパターン列識別情報または前記一のアドレス空間より大きなアドレス空間が指定できる長ビットパターン列識別情報を格納し、
前記短ビットパターン列識別情報が識別するパターン列として、予め定義された使用頻度の高い高頻度既定パターン列を割り当て、
前記長ビットパターン列識別情報が識別するパターン列として、予め定義された前記高頻度既定パターン列より使用頻度の低い低頻度既定パターン列を割り当てる、
請求項５に記載の試験モジュール。
【請求項７】
前記圧縮情報格納部は、前記圧縮情報に含まれる全ての前記パターン列として、前記高速モードパターン列であると共に前記圧縮情報ごとに定義される任意パターン列を格納し、前記パターン列識別情報としてヌルデータを格納する、
請求項５に記載の試験モジュール。
【請求項８】
パターン列、前記パターン列を識別するパターン列識別情報および前記パターン列の繰り返し回数を指定する回数情報を対応付ける圧縮情報を格納する圧縮情報格納部と、
前記パターン列または前記パターン列識別情報を命令に対応付けて含むパターン列データを、複数の前記パターン列データについて一群の基本パターンとして格納する基本パターン格納部と、
前記基本パターンの処理順序を指示する指示情報を格納する指示情報格納部と、
前記指示情報が指示する処理対象の前記基本パターンに含まれる前記パターン列データを、前記基本パターン格納部から読み出す基本パターン読出部と、
前記基本パターン読出部が読み出した前記パターン列データに前記パターン列識別情報を含む場合に、前記圧縮情報を参照して、前記パターン列識別情報に対応するパターン列を読み出すパターン列読出部と、
前記基本パターン読出部が読み出した前記パターン列データに含まれる前記パターン列または前記パターン列読出部が読み出した前記パターン列識別情報に対応する前記パターン列を、前記回数情報で指定される繰り返し回数だけ繰り返して出力するパターン出力部と、
を備えた試験装置。
【請求項９】
パターン列、前記パターン列を識別するパターン列識別情報および前記パターン列の繰り返し回数を指定する回数情報を対応付ける圧縮情報を格納する圧縮情報格納段階と、
前記パターン列または前記パターン列識別情報を命令に対応付けて含むパターン列データを、複数の前記パターン列データについて一群の基本パターンとして格納する基本パターン格納段階と、
前記基本パターンの処理順序を指示する指示情報を格納する指示情報格納段階と、
前記指示情報が指示する処理対象の前記基本パターンに含まれる前記パターン列データを読み出す基本パターン読出段階と、
前記基本パターン読出段階で読み出した前記パターン列データに前記パターン列識別情報を含む場合に、前記圧縮情報を参照して、前記パターン列識別情報に対応するパターン列を読み出すパターン列読出段階と、
前記基本パターン読出段階で読み出した前記パターン列データに含まれる前記パターン列または前記パターン列読出段階で読み出した前記パターン列識別情報に対応する前記パターン列を、前記回数情報で指定される繰り返し回数だけ繰り返して出力するパターン出力段階と、
を備えた試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験モジュール、試験装置および試験方法に関する。本発明は、特に、被試験デバイスの試験に用いる試験プログラムを圧縮して記憶する試験モジュール、試験装置および試験方法に関する。本出願は、下記の日本出願に関連し、下記の日本出願からの優先権を主張する出願である。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
１．特願２００８−２４７６９１    出願日  ２００８年９月２６日
【背景技術】
【０００２】
試験装置は、試験対象となる被試験デバイス（ＤＵＴ：  Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ）の試験を、試験プログラムに基づいて行う。試験プログラムは、命令サイクル毎に、試験装置が実行すべき命令と、被試験デバイスの各端子に対して出力する試験パターン又は被試験デバイスの各端子から出力された出力パターンと比較する期待値パターンとを含む。【０００３】
従来、試験プログラムのデータ量を低減することを目的に、繰返し命令を用いて試験プログラムを圧縮する試験装置が用いられる。たとえば、繰り返し命令としてＩＤＸＩ命令が実行され、オペランドとして指定された回数につき、ＤＵＴの各端子に同一の試験パターンを繰り返して出力できる。すなわち、従来の試験装置においては、全端子について複数命令サイクルの間同じパターンを用い続ける場合に、繰返し命令を用いて試験プログラムのサイズを小さくしている。【０００４】
なお、たとえば特許文献１は、試験パターンメモリに、テストモードの試験パターン列または通常モードの試験パターン列を命令ごとに独立に格納する試験装置が開示されている。これにより、ＤＵＴの動作モードに適した形式のパターン列を試験パターンメモリに格納して、試験プログラムを効果的に圧縮できるようにしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−５８２５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、近年の電子デバイスの高速化に伴って、電子デバイスから入出力される信号の伝送速度が飛躍的に高くなってきている。このような電子デバイスを試験するには、より高速に試験パターン又は期待値パターンを発生する試験装置が要求される。【０００７】
ここで、試験プログラムを実行する命令サイクルの短縮によっては、試験装置の性能を飛躍的に向上させるのが難しい。そこで、１命令サイクルの間に複数の試験パターン又は期待値パターンを供給することにより、比較的低速に命令を実行しつつ高速にパターンを生成する試験装置を実現するのが現実的である。このような試験装置において繰返し命令を用いた圧縮方式を用いると、全端子について複数命令サイクルの間完全に同一のパターン列を用い続ける場合にだけ圧縮が可能であり、一部でも異なるパターン列となる場合には圧縮することができない。このため、繰返し命令を用いた圧縮方式を用いるだけでは、圧縮効率が低下して、試験プログラムを格納するメモリ領域が不足してしまう可能性がある。【０００８】
そこで本発明の１つの側面においては、上記の課題を解決することのできる試験モジュール、試験装置および試験方法を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の第１の形態においては、パターン列、パターン列を識別するパターン列識別情報およびパターン列の繰り返し回数を指定する回数情報を対応付ける圧縮情報を格納する圧縮情報格納部と、パターン列またはパターン列識別情報を命令に対応付けて含むパターン列データを、複数のパターン列データについて一群の基本パターンとして格納する基本パターン格納部と、基本パターンの処理順序を指示する指示情報を格納する指示情報格納部と、指示情報が指示する処理対象の基本パターンに含まれるパターン列データを、基本パターン格納部から読み出す基本パターン読出部と、基本パターン読出部が読み出したパターン列データにパターン列識別情報を含む場合に、圧縮情報を参照して、パターン列識別情報に対応するパターン列を読み出すパターン列読出部と、基本パターン読出部が読み出したパターン列データに含まれるパターン列またはパターン列読出部が読み出したパターン列識別情報に対応するパターン列を、回数情報で指定される繰り返し回数だけ繰り返して出力するパターン出力部と、を備えた試験モジュールが提供される。【００１０】
第１の形態において、圧縮情報格納部は、パターン列として、予め定義された既定パターン列または圧縮情報ごとに定義される任意パターン列を含む圧縮情報を格納できる。圧縮情報格納部は、パターン列として複数の任意パターン列を含むと共に、複数の任意パターン列の全体を識別する単一のパターン列識別情報を、複数の任意パターン列の数を指標する回数情報として格納でき、パターン出力部は、回数情報で指定される数だけ複数の任意パターン列を出力できる。圧縮情報格納部は、圧縮情報として、入力または出力のチャネルごとのパターン列およびパターン列識別情報を格納でき、パターン出力部は、チャネルごとにパターン列を出力できる。圧縮情報格納部は、パターン列として、高速モードパターン列または低速モードパターン列を格納するとともに、パターン列識別情報として、パターン列が高速モードパターン列であるか低速モードパターン列であるかを識別するパターン識別情報を格納できる。【００１１】
圧縮情報格納部は、圧縮情報に含まれる全てのパターン列として高速モードパターン列を格納するとともに、パターン列識別情報として、一のアドレス空間が指定できる短ビットパターン列識別情報または一のアドレス空間より大きなアドレス空間が指定できる長ビットパターン列識別情報を格納でき、短ビットパターン列識別情報が識別するパターン列として、予め定義された使用頻度の高い高頻度既定パターン列を割り当てることができ、長ビットパターン列識別情報が識別するパターン列として、予め定義された高頻度既定パターン列より使用頻度の低い低頻度既定パターン列を割り当てることができる。圧縮情報格納部は、圧縮情報に含まれる全てのパターン列として、高速モードパターン列であると共に圧縮情報ごとに定義される任意パターン列を格納でき、パターン列識別情報としてヌルデータを格納できる。【００１２】
本発明の第２の形態においては、パターン列、パターン列を識別するパターン列識別情報およびパターン列の繰り返し回数を指定する回数情報を対応付ける圧縮情報を格納する圧縮情報格納部と、パターン列またはパターン列識別情報を命令に対応付けて含むパターン列データを、複数のパターン列データについて一群の基本パターンとして格納する基本パターン格納部と、基本パターンの処理順序を指示する指示情報を格納する指示情報格納部と、指示情報が指示する処理対象の基本パターンに含まれるパターン列データを、基本パターン格納部から読み出す基本パターン読出部と、基本パターン読出部が読み出したパターン列データにパターン列識別情報を含む場合に、圧縮情報を参照して、パターン列識別情報に対応するパターン列を読み出すパターン列読出部と、基本パターン読出部が読み出したパターン列データに含まれるパターン列またはパターン列読出部が読み出したパターン列識別情報に対応するパターン列を、回数情報で指定される繰り返し回数だけ繰り返して出力するパターン出力部と、を備えた試験装置が提供される。【００１３】
本発明の第３の形態においては、パターン列、パターン列を識別するパターン列識別情報およびパターン列の繰り返し回数を指定する回数情報を対応付ける圧縮情報を格納する圧縮情報格納段階と、パターン列またはパターン列識別情報を命令に対応付けて含むパターン列データを、複数のパターン列データについて一群の基本パターンとして格納する基本パターン格納段階と、基本パターンの処理順序を指示する指示情報を格納する指示情報格納段階と、指示情報が指示する処理対象の基本パターンに含まれるパターン列データを読み出す基本パターン読出段階と、基本パターン読出段階で読み出したパターン列データにパターン列識別情報を含む場合に、圧縮情報を参照して、パターン列識別情報に対応するパターン列を読み出すパターン列読出段階と、基本パターン読出段階で読み出したパターン列データに含まれるパターン列またはパターン列読出段階で読み出したパターン列識別情報に対応するパターン列を、回数情報で指定される繰り返し回数だけ繰り返して出力するパターン出力段階と、を備えた試験方法が提供される。【００１４】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１５】
【図１】本実施形態に係る試験モジュール１０の構成を示す。
【図２】本実施形態に係るシーケンシャルパターン生成部１４２及びシーケンシャルパターン生成部１４６の構成を示す。
【図３】本実施形態に係る圧縮情報の一例を示す。
【図４】本実施形態に係る試験プログラムの一例を示す。
【図５】本実施形態に係る試験プログラムの圧縮形式を示す。
【図６】本実施形態の変形例に係るパターン圧縮情報の一例を示す。
【図７】本実施形態のさらに変形例に係るパターン圧縮情報の一例を示す。
【図８】本実施形態のさらに変形例に係るパターン圧縮情報の一例を示す。
【図９】本実施形態のさらに変形例に係るパターン圧縮情報の一例を示す。
【図１０】本実施形態のさらに変形例に係るパターン圧縮情報の一例を示す。
【発明を実施するための形態】
【００１６】
以下、発明の実施の形態を通じて本発明の（一）側面を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１７】
図１は、本実施形態に係る試験モジュール１０の構成を示す。試験モジュール１０は、１又は複数の端子を備えるＤＵＴ１００を試験する試験装置に用いられてよく、メインメモリ１０２と、セントラルパターン制御部１１２と、複数のチャネルブロック１３０とを備える。
【００１８】
メインメモリ１０２は、ＤＵＴ１００の試験プログラムを格納するとともに、試験プログラムを実行した結果ＤＵＴ１００が出力する出力パターンを記録する。メインメモリ１０２は、命令メモリ１０４と、複数の試験パターンメモリ１０６と、複数の期待値パターンメモリ１０８と、デジタルキャプチャメモリ１１０とを有する。命令メモリ１０４は、試験プログラムに含まれる各命令を格納する。
【００１９】
試験パターンメモリ１０６は、基本パターン格納部の一例であってよい。試験パターンメモリ１０６は、パターン列またはパターン列識別情報を命令に対応付けて含むパターン列データを、複数のパターン列データについて一群の基本パターンとして格納する。複数の試験パターンメモリ１０６のそれぞれは、ＤＵＴ１００の各端子に対応して設けられ、各命令に対応付けて、当該命令を実行する命令サイクル期間中に用いる試験パターン列を端子毎に格納する。ここで試験パターン列は、パターン列の一例であってよい。例えば、試験モジュール１０が１命令サイクル当たり３２ビットの信号を発生して、ＤＵＴ１００に対して出力する場合、試験パターンメモリ１０６は、各命令に対応付けて、１命令サイクル期間中に出力する３２ビットの信号に対応する３２個の試験パターンの試験パターン列を格納する。
【００２０】
期待値パターンメモリ１０８は、基本パターン格納部の一例であってよい。期待値パターンメモリ１０８は、パターン列またはパターン列識別情報を命令に対応付けて含むパターン列データを、複数のパターン列データについて一群の基本パターンとして格納する。複数の期待値パターンメモリ１０８のそれぞれは、ＤＵＴ１００の各端子に対応して設けられ、各命令に対応付けて、当該命令を実行する命令サイクル期間中に用いる期待値パターン列を端子毎に格納する。ここで、期待値パターン列は、パターン列の一例であってよく、命令サイクル期間中にＤＵＴ１００の端子から順次出力される複数の出力パターンと順次比較されるべき複数の期待値パターンを含む。デジタルキャプチャメモリ１１０は、試験プログラムを実行した結果ＤＵＴ１００が出力する出力パターンを記録する。
【００２１】
以上において、命令メモリ１０４、複数の試験パターンメモリ１０６、複数の期待値パターンメモリ１０８、及び／又はデジタルキャプチャメモリ１１０は、メインメモリ１０２を構成する別個のメモリモジュールに分割して設けられてもよく、同一のメモリモジュール内の異なる記憶領域として設けられてもよい。
【００２２】
セントラルパターン制御部１１２は、メインメモリ１０２及び複数のチャネルブロック１３０に接続され、ＤＵＴ１００の各端子に共通の処理を行う。セントラルパターン制御部１１２は、パターンリストメモリ１１４と、ベクタ生成制御部１１６と、セントラルキャプチャ制御部１２０と、パターンリザルトメモリ１２２とを有する。
【００２３】
パターンリストメモリ１１４は、指示情報格納部の一例であってよい。パターンリストメモリ１１４は、基本パターンの処理順序を指示する指示情報を格納する。パターンリストメモリ１１４は、試験プログラムのメインルーチンあるいは各サブルーチンのそれぞれについて、命令メモリ１０４における当該ルーチンの開始／終了アドレス、試験パターンメモリ１０６における試験パターンの開始アドレス、期待値パターンメモリ１０８における期待値パターンの開始アドレス等を格納する。
【００２４】
ベクタ生成制御部１１６は命令実行部の一例であってよく、命令サイクル毎に、ＤＵＴ１００の試験プログラムに含まれる命令を順次実行する。より具体的には、ベクタ生成制御部１１６は、ルーチン毎に、開始アドレスから終了アドレスまでの各命令をパターンリストメモリ１１４から順次読み出して、順次実行する。
【００２５】
セントラルキャプチャ制御部１２０は、ＤＵＴ１００の端子毎の良否判定結果を各チャネルブロック１３０から受けて、ルーチン毎のＤＵＴ１００の良否判定結果を集計する。パターンリザルトメモリ１２２は、ルーチン毎のＤＵＴ１００の良否判定結果を格納する。
【００２６】
複数のチャネルブロック１３０のそれぞれは、ＤＵＴ１００の各端子に対応して設けられる。各チャネルブロック１３０は、チャネルパターン生成部１４０と、タイミング生成部１６０と、ドライバ１７０と、コンパレータ１８０とを有する。
【００２７】
チャネルパターン生成部１４０は、当該端子の試験に用いる試験パターン列又は期待値パターン列を生成し、ＤＵＴ１００の出力パターン列及び期待値パターン列の比較を行う。チャネルパターン生成部１４０は、既定パターンメモリ１１８と、シーケンシャルパターン生成部１４２と、フォーマット制御部１４４と、シーケンシャルパターン生成部１４６と、ハント・コンペア部１４８と、フェイルキャプチャ制御部１５０と、フェイルキャプチャメモリ１５２とを含む。
【００２８】
既定パターンメモリ１１８は、圧縮情報格納部の一例であってよい。既定パターンメモリ１１８は、パターン列、パターン列を識別するパターン列識別情報およびパターン列の繰り返し回数を指定する回数情報を対応付ける圧縮情報を格納する。既定パターンメモリ１１８は、試験パターン列及び／又は期待値パターン列、すなわちパターン列のうち予め設定された既定パターン列を、当該既定パターン列を識別する既定パターン識別情報に対応付けて格納する。既定パターン識別情報はパターン列識別情報の一例であってよい。ここで、試験パターンメモリ１０６及び／又は期待値パターンメモリ１０８は、既定パターン列と同一のパターン列については、当該パターン列自体に代えて、当該既定パターン列の既定パターン識別情報を格納する。
【００２９】
シーケンシャルパターン生成部１４２は、実行するルーチンに対応して出力すべき試験パターン列の開始アドレスを、ベクタ生成制御部１１６から受信する。そして、シーケンシャルパターン生成部１４２は、各命令サイクルに対応して当該開始アドレスから順に試験パターンメモリ１０６から試験パターン列を読み出して、順次フォーマット制御部１４４へ出力する。フォーマット制御部１４４は、ドライバ１７０と共に本実施形態に係る試験パターン出力部として機能し、試験パターン列を、ドライバ１７０を制御するためのフォーマットに変換する。
【００３０】
シーケンシャルパターン生成部１４６は、実行するルーチンに対応して、期待値パターン列の開始アドレスをベクタ生成制御部１１６から受信する。そして、シーケンシャルパターン生成部１４６は、各命令サイクルに対応して当該開始アドレスから順に期待値パターンメモリ１０８から期待値パターンを読み出して、順次ハント・コンペア部１４８及びフェイルキャプチャ制御部１５０へ出力する。ハント・コンペア部１４８は、本実施形態に係る期待値比較部の一例であり、コンパレータ１８０を介してＤＵＴ１００が出力した出力パターン列を入力し、期待値パターン列と比較する。ここでハント・コンペア部１４８は、ＤＵＴ１００から出力されるタイミングが不定の出力パターン列については、ＤＵＴ１００から特定のヘッダパターンが出力されたことを条件として期待値パターン列との比較を開始するハント機能を有してよい。
【００３１】
フェイルキャプチャ制御部１５０は、ＤＵＴ１００の出力パターン列及び期待値パターン列の一致／不一致の情報をハント・コンペア部１４８から受けて、当該端子についてのＤＵＴ１００の良否判定結果を生成する。フェイルキャプチャメモリ１５２は、ハント・コンペア部１４８によるハント処理の結果あるいは期待値と不一致となった出力パターンの値等を含むフェイル情報を格納する。
【００３２】
タイミング生成部１６０は、ドライバ１７０が試験パターン列内の各試験パターンを出力するタイミング、及び、コンパレータ１８０がＤＵＴ１００の出力パターンを取り込むタイミングを生成する。ドライバ１７０は、フォーマット制御部１４４と共に本実施形態に係る試験パターン出力部として機能し、タイミング生成部１６０により指定されたタイミングにおいて、チャネルパターン生成部１４０内のフォーマット制御部１４４により出力される各試験パターンをＤＵＴ１００へ出力する。コンパレータ１８０は、タイミング生成部１６０により指定されたタイミングにおいて、ＤＵＴ１００の端子から出力された出力パターンを取得し、チャネルブロック１３０内のハント・コンペア部１４８及びデジタルキャプチャメモリ１１０へ供給する。
【００３３】
図２は、本実施形態に係るシーケンシャルパターン生成部１４２及びシーケンシャルパターン生成部１４６の構成を示す。シーケンシャルパターン生成部１４２は、パターンメモリ読出部２００と、既定パターン読出部２１０と、パターン選択部２２０と、選択部２３０と、パターン展開部２４０とを含む。
【００３４】
パターンメモリ読出部２００は、基本パターン読出部の一例であってよい。パターンメモリ読出部２００は、処理対象の基本パターンに含まれるパターン列データを、試験パターンメモリ１０６または期待値パターンメモリ１０８から読み出す。パターンメモリ読出部２００は、試験モジュール１０が一の命令を実行する場合において、当該一の命令に対応付けて試験パターンメモリ１０６に格納されたパターン列データ、すなわち試験パターン列又は既定パターン識別情報を読み出す。
【００３５】
選択部２３０は、指示情報の一例であってよいパターンリストが指示する処理対象の基本パターンに使用する選択圧縮情報を、圧縮情報格納部の一例であってよい既定パターンメモリ１１８に格納された複数の圧縮情報から選択する。本実施形態の試験モジュール１０では、選択部２３０を有することにより、基本パターンごとに圧縮情報を切り替えることができる。なお、基本パターンの処理に使用する圧縮情報を識別する圧縮情報識別情報を基本パターンと対応付けて格納する基本パターン情報格納部を備えることができ、選択部２３０は、圧縮情報識別情報を参照して選択圧縮情報を選択できる。
【００３６】
既定パターン読出部２１０は、パターン列読出部の一例であってよい。既定パターン読出部２１０は、パターンメモリ読出部２００が読み出したパターン列データにパターン列識別情報の一例であってよい既定パターン識別情報を含む場合に、圧縮情報を参照して、既定パターン列識別情報に対応する既定パターン列を読み出す。これにより既定パターン読出部２１０は、既定パターン識別情報を対応する既定パターン列に変換する。
【００３７】
パターン選択部２２０及びパターン展開部２４０は、パターン出力部の一例であってよい。パターン選択部２２０は、パターンメモリ読出部２００が読み出したパターン列データに含まれるパターン列またはパターン列読出部が読み出したパターン列識別情報に対応するパターン列を出力する。パターン選択部２２０は、当該一の命令を実行する命令サイクル期間中に、当該一の命令に対応してパターンメモリ読出部２００が試験パターンメモリ１０６から読み出した試験パターン列、又は、既定パターン読出部２１０が既定パターンメモリ１１８から読み出した既定パターン列を選択し、出力する。より具体的には、パターン選択部２２０は、当該一の命令に対応付けて試験パターン列又は既定パターン識別情報のいずれが試験パターンメモリ１０６から読み出されたかを判別し、試験パターン列が読み出された場合にはパターンメモリ読出部２００から出力された当該試験パターン列を出力する。一方、既定パターン識別情報が読み出された場合には、既定パターン読出部２１０から出力された既定パターン列を出力する。パターン展開部２４０は、圧縮情報に繰り返し回数が含まれる場合、繰り返し回数で指定される回数だけパターン選択部２２０で選択されたパターン列を繰り返してフォーマット制御部１４４へ出力する。これを受けて、本実施形態に係る試験パターン出力部の一例であるフォーマット制御部１４４及びドライバ１７０は、パターン選択部２２０により選択された試験パターン列又は既定パターン列を、ドライバ１７０に接続されたＤＵＴ１００の端子に対して出力する。
【００３８】
シーケンシャルパターン生成部１４６は、シーケンシャルパターン生成部１４２と同様の構成を採るので、説明を省略する。なお、チャネルパターン生成部１４０は、以上に示したシーケンシャルパターン生成部１４２及びシーケンシャルパターン生成部１４６を別個に設ける構成に代えて、シーケンシャルパターン生成部１４２及びシーケンシャルパターン生成部１４６の機能を有する共通のシーケンシャルパターン生成部を備える構成を採ってもよい。
【００３９】
図３は、本実施形態に係る圧縮情報の一例を示す。本実施形態において、試験パターンメモリ１０６及び／又は期待値パターンメモリ１０８は、パターン列又は既定パターン識別情報のいずれが格納されているかを判別可能とすることを目的として、試験パターン圧縮情報及び／又は期待値パターン圧縮情報（以下「パターン圧縮情報」と総称する。）を各命令に対応付けて格納する。以下、パターン圧縮情報のコード形式の一例を、図３を用いて説明する。なお、前記した通り、本実施形態においてパターン圧縮情報は複数備える。
【００４０】
本実施形態に係るパターン圧縮情報の第０ビットは、１命令サイクル期間中に使用するパターン列のベクタ長を指定するベクタ長情報として用いられる。ここで、本実施形態に係る試験モジュール１０は、１命令サイクル期間中に使用するパターン列のベクタ長が異なる複数の動作モードを備える。一例として試験モジュール１０は、例えば３２パターンの試験パターン列又は期待値パターン列を用いて試験を行う第１動作モード（ハイスピードモード）と、ハイスピードモードと比較し少数の、例えば１パターンの試験パターン列又は期待値パターン列を用いて試験を行う第２動作モード（ロースピードモード）とを備える。そして、ベクタ長情報は、当該パターン圧縮情報に対応するパターン列を、第１動作モード又は第２動作モードのいずれのパターン列として扱うかを指定する。
【００４１】
第１動作モード（第０ビットが"０"）において、パターン圧縮情報は、予め定められた特定値（第１−３ビットが"０００"）の場合にパターン列を格納していることを識別する。この場合、試験パターンメモリ１０６及び／又は期待値パターンメモリ１０８は、命令に対応付けて、当該パターン圧縮情報と共に、第１動作モードのパターン列、すなわち３２パターンのパターン列を格納する。
【００４２】
また、第１動作モードにおいて、パターン圧縮情報は、特定値でない場合（第１−３ビットが"００１"から"１１１"）に既定パターン識別情報として用いられる。この場合、試験パターンメモリ１０６及び／又は期待値パターンメモリ１０８は、命令に対応付けて当該パターン圧縮情報を格納し、パターン列は付加されない。
【００４３】
第１動作モードにおいて、試験モジュール１０は、以下の動作を行う。まず、パターンメモリ読出部２００は、一の命令を実行する場合において、試験パターンメモリ１０６又は期待値パターンメモリ１０８からパターン圧縮情報を読み出し、パターン圧縮情報が特定値（第０−３ビットが"００００"）である場合にパターン列を更に読み出す。次に、既定パターン読出部２１０は、パターン圧縮情報が特定値でない場合に、当該パターン圧縮情報に対応付けて既定パターンメモリ１１８に格納された既定パターン列を読み出す。そして、パターン選択部２２０は、パターン圧縮情報が特定値である場合にパターンメモリ読出部２００が出力したパターン列を選択し、パターン圧縮情報が特定値でない場合に既定パターン読出部２１０が出力した既定パターン列を選択する。
【００４４】
一方、第２動作モード（第０ビットが"１"）において、パターン圧縮情報は、予め定められた特定値（第１−３ビットが"０００"、及び"１１１"）の場合に、パターン列を格納していることを識別する。第１−３ビットが"０００"の場合、試験パターンメモリ１０６及び／又は期待値パターンメモリ１０８は、連続する１６命令サイクル期間中に実行される１６命令に対応付けて、当該パターン圧縮情報と共に、第２動作モードのパターン列、すなわち命令当たり１パターンのパターン列を格納する。また、第１−３ビットが"１１１"の場合、試験パターンメモリ１０６及び／又は期待値パターンメモリ１０８は、第４−７ビットにより指定されるパターン数に相当する命令サイクル期間中に実行されるパターン数分の命令に対応付けて、当該パターン圧縮情報と共に、パターン数分の長さを有する第２動作モードのパターン列を格納する。試験パターンメモリ１０６及び／又は期待値パターンメモリ１０８は、この第４−７ビットを変えることにより、１つのパターン圧縮情報に対応して可変長のパターンを格納することができる。
【００４５】
また、第２動作モードにおいて、パターン圧縮情報は、特定値でない場合（第１−３ビットが"００１"から"１１０"）に既定パターン識別情報として用いられる。この場合、試験パターンメモリ１０６及び／又は期待値パターンメモリ１０８は、命令に対応付けて当該パターン圧縮情報を格納し、パターン列は付加されない。
【００４６】
第２動作モードにおいて、試験モジュール１０は、以下の動作を行う。まず、パターンメモリ読出部２００は、一の命令を実行する場合において、試験パターンメモリ１０６又は期待値パターンメモリ１０８からパターン圧縮情報を読み出し、パターン圧縮情報が特定値（第０−３ビットが"１０００"又は"１１１１"）である場合にパターン列を更に読み出す。次に、既定パターン読出部２１０は、パターン圧縮情報が特定値でない場合に、当該パターン圧縮情報に対応付けて既定パターンメモリ１１８に格納された既定パターン列を読み出す。そして、パターン選択部２２０は、パターン圧縮情報が特定値である場合にパターンメモリ読出部２００が出力したパターン列を選択し、パターン圧縮情報が特定値でない場合に既定パターン読出部２１０が出力した既定パターン列を選択する。第２動作モードにおいては、当該一の命令から複数の命令サイクル期間の間に渡って、選択されたパターン列の各パターンが順次用いられる。
【００４７】
図４は、本実施形態に係る試験プログラムの一例を示す。図４に例示した試験プログラムは、順次実行されるべき複数の命令と、各命令及び各端子（ＣＨ１からＣＨ４）に対応付けて当該命令を実行する命令サイクル期間中にＤＵＴ１００へ出力される試験パターン列とを含む。命令メモリ１０４は、図４に示した各命令を格納する。また、複数の試験パターンメモリ１０６のそれぞれは、各命令に対応付けて、当該命令を実行する命令サイクル期間中に出力する試験パターン列、又は、当該命令サイクル期間中に出力する既定パターン列を識別する既定パターン識別情報として用いられるパターン圧縮情報を格納する。
【００４８】
例えば、第１行目の命令"ＮＯＰ"に対応付けて、端子ＣＨ１の試験パターンメモリ１０６は試験パターン列{011...110}を格納し、端子ＣＨ２の試験パターンメモリ１０６は試験パターン列{000...110}を格納し、端子ＣＨ３の試験パターンメモリ１０６は試験パターン列{011...000}を格納し、端子ＣＨ４の試験パターンメモリ１０６は試験パターン列{001...110}を格納する。より具体的には、試験パターンメモリ１０６は、これらの試験パターン列を、特定値（第０−３ビットが"００００"）のパターン圧縮情報及び当該パターン圧縮情報に付加されたパターン列との組として格納する。
【００４９】
また例えば、第３行目の命令"ＩＤＸＩ  １００"に対応付けて、端子ＣＨ１及び端子ＣＨ２の試験パターンメモリ１０６は特定値以外のパターン圧縮情報ＣＯＤＥＨ１（第０−３ビットが"０００１"）を、端子ＣＨ３の試験パターンメモリ１０６は特定値以外のパターン圧縮情報ＣＯＤＥＨ２（第０−３ビットが"００１０"）を、端子ＣＨ４の試験パターンメモリ１０６は特定値以外のパターン圧縮情報ＣＯＤＥＨ３（第０−３ビットが"００１１"）をそれぞれ格納する。このように、複数の試験パターンメモリ１０６は、同一の命令に対応付けて、各端子毎に異なる既定パターン識別情報を格納することができる。
【００５０】
また例えば、第９行目の命令"ＮＯＰ"に対応付けて、端子ＣＨ１の試験パターンメモリ１０６は特定値以外のパターン圧縮情報ＣＯＤＥＨ１を、端子ＣＨ２から４は特定値のパターン圧縮情報及び試験パターン列を格納する。
【００５１】
以上に示した試験プログラムの格納形式によれば、同一の命令に対応して、データ量の大きい試験パターン列自体を格納するか、又は、既定パターン識別情報に置き換えて格納するかを端子毎に独立に定めることができ、試験プログラムのデータ量をより効率良く低減することができる。
【００５２】
より具体的には、ＤＵＴ１００の第１端子に対応する第１の試験パターンメモリ１０６が一の命令に対応付けて一の試験パターン列を格納し、ＤＵＴ１００の第２端子に対応する第２の試験パターンメモリ１０６が当該一の命令に対応付けて一の既定パターン識別情報を含むパターン圧縮情報を格納してもよい。そしてこの場合、ＤＵＴ１００の第１端子に対応する第１のパターンメモリ読出部２００は、当該一の命令に対応付けて第１の試験パターンメモリ１０６に格納された特定値のパターン圧縮情報及び一の試験パターン列を読み出す。一方、第２端子に対応する第２のパターンメモリ読出部２００は、当該一の命令に対応付けて第２の試験パターンメモリ１０６に格納された、特定値でない一のパターン圧縮情報を読み出す。
【００５３】
次に、第２端子に対応する第２の既定パターン読出部２１０は、特定値でない一のパターン圧縮情報に対応付けて既定パターンメモリ１１８に格納された、一の既定パターン列を読み出す。そして、第１端子に対応する第１のチャネルパターン生成部１４０及びドライバ１７０は、当該一の命令を実行する一の命令サイクル期間中に、第１の試験パターンメモリ１０６から読み出された一の試験パターン列を第１端子に対して出力する。一方、第２端子に対応する第２のフォーマット制御部１４４及びドライバ１７０は、当該一の命令サイクル期間中に、第２の既定パターン読出部２１０により読み出された一の既定パターン列を第２端子に対して出力する。
【００５４】
以上に示した試験モジュール１０によれば、同一命令に対応して、各試験パターンメモリ１０６に対して試験パターン列又は既定パターン識別情報を指定するパターン圧縮情報を各端子毎に独立に格納することができ、試験プログラムを圧縮する可能性を高めることができる。
【００５５】
なお、図４においては試験パターンメモリ１０６に試験パターン列を格納する場合を例として説明したが、期待値パターンメモリ１０８に期待値パターン列を格納する場合についても同様であるため説明を省略する。
【００５６】
図５は、本実施形態に係る試験プログラムの圧縮形式を示す。
図５の（ａ）は圧縮前の試験プログラムである。本試験プログラムは、第１−２行目、及び第２８−３０行目において、試験モジュール１０を、第１動作モード（ハイスピードモード）で動作させ、命令サイクル当たり３２パターンの試験パターン列を出力させる。また、第３―２７行目において、試験モジュール１０を、第２動作モード（ロースピードモード）で動作させ、命令サイクル当たり１パターンを出力させる。
【００５７】
図５の（ｂ）は圧縮後の試験プログラムである。本試験プログラムにおいて、圧縮前の試験パターン列{VA1...VA32}は、既定パターン識別情報"Ｈ１"に対応する既定パターン列として既定パターンメモリ１１８に格納される。そして、圧縮前の試験パターン列{VA1...VA32}は、既定パターン識別情報"Ｈ１"を指定するパターン圧縮情報ＣＯＤＥＨ１に置換されて試験パターンメモリ１０６に格納される。同様にして、圧縮前の試験パターン列{VB1...VB32}、{VD1...VD32}、及び{VE1...VE32}は既定パターン識別情報"Ｈ２"、"Ｈ４"、及び"Ｈ５"を指定するパターン圧縮情報ＣＯＤＥＨ２、ＣＯＤＥＨ４、及びＣＯＤＥＨ５に置換されて試験パターンメモリ１０６に格納される。
【００５８】
また、第２動作モードの連続する１６命令に対応して順次出力される試験パターン列{SA1...SA16}は、既定パターン識別情報"Ｌ１"に対応する第２動作モードの既定パターン列として既定パターンメモリ１１８に格納される。
また、圧縮前の試験パターン列{VX1...VX32}は、特定値（第１−４ビットが"００００"）のパターン圧縮情報ＣＯＤＥＨ０と、当該試験パターン列との組として試験パターンメモリ１０６に格納される。同様に、圧縮前の試験パターン列{SA17...SA25}は、特定値（第１−４ビットが"１１１１"、かつ、第５−８ビットが"９"）のパターン圧縮情報ＣＯＤＥＬ７と、パターン数が９の試験パターン列{SA17...SA25}の組として試験パターンメモリ１０６に格納される。
【００５９】
以上に示した試験プログラムの圧縮方式によれば、試験モジュール１０は、頻出する試験パターン列を既定パターン列として既定パターンメモリ１１８に格納しておくことにより、試験プログラムに含まれる多くの試験パターン列を、当該既定パターン列を指定するパターン圧縮情報に置換することができ、試験プログラムのサイズを効率良く低減することができる。
【００６０】
なお、図５においては試験パターンメモリ１０６に試験パターン列を格納する場合を例として説明したが、期待値パターンメモリ１０８に期待値パターン列を格納する場合についても同様であるため説明を省略する。
【００６１】
図６は、本実施形態の変形例に係るパターン圧縮情報の一例を示す。図６に示すパターン圧縮情報では、全ての圧縮情報のコードでハイスピードモードが指定される。このようなパターン圧縮情報によれば、ハイスピードモードで使用できる既定パターンの数を増加できる。
【００６２】
図７は、本実施形態のさらに変形例に係るパターン圧縮情報の一例を示す。図７に示すパターン圧縮情報では、全ての圧縮情報のコードで任意のパターン列が指定される。このようなパターン圧縮情報によれば、４ビット分の圧縮コードとしてヌルデータを割り当て、つまり４ビット分の圧縮コードを削減して、圧縮率を高めることができる。なお、全てのコードがハイスピードモードで指定される旨あるいは任意パターン列で指定される旨の情報は、パターン情報メモリに格納できる。
【００６３】
図８は、本実施形態のさらに変形例に係るパターン圧縮情報の一例を示す。図８に示すパターン圧縮情報では、圧縮情報のコードとして、８ビットを割り当て、上位４ビットの"０１１１"でパターン列として複数の任意パターン列を含むことを指定する。また、下位４ビットの"１００１"で指定された複数の任意パターン列の数を指定する。すなわち、圧縮情報として、パターン列の繰り返し回数を指定する回数情報を含むことができる。下位４ビットの"１００１"は任意パターン列が１０回繰り返されることを示している。このようなパターン圧縮情報によれば、２回目以降の繰り返しに係るパターン列データにおける圧縮情報のコードを無くすことができ、パターン列データの圧縮率を高めることができる。
【００６４】
図９は、本実施形態のさらに変形例に係るパターン圧縮情報の一例を示す。図９に示すパターン圧縮情報では、圧縮情報のコードとして、８ビットを割り当て、上位４ビットの"０１１０"で同一のパターン列が複数回繰り返されることを指定する。また、下位４ビットの"００１１"で繰り返し回数を指定する。すなわち、圧縮情報として、パターン列の繰り返し回数を指定する回数情報を含むことができる。下位４ビットの"００１１"は任意パターン列が５回繰り返されることを示している。このようなパターン圧縮情報によれば、２回目以降の繰り返しに係るパターン列データにおける圧縮情報のコードを無くすことができ、パターン列データの圧縮率を高めることができる。
【００６５】
なお、図９における圧縮情報は、入力または出力チャネルごとに指定できる。よって、繰り返し命令であるＩＤＸＩでは指定できない、入力チャネルと出力チャネルで繰り返しの回数が相違する場合でも、チャネルごとに繰り返し回数が指定できるので、圧縮率を高めることができる。図９では繰り返しのパターン列として任意パターン列を例示しているが、既定パターン列にも勿論適用できる。
【００６６】
図１０は、本実施形態のさらに変形例に係るパターン圧縮情報の一例を示す。図１０に示すパターン圧縮情報では、高速モードを指定する圧縮情報のコードとして、８ビットを割り当て、上位４ビットのみで指定されるパターン列と下位４ビットと併せて８ビットで指定されるパターン列とを分ける。すなわち、圧縮情報に含まれるパターン列として高速モードパターン列を格納するとともに、パターン列識別情報として、一のアドレス空間が指定できる短ビットパターン列識別情報または一のアドレス空間より大きなアドレス空間が指定できる長ビットパターン列識別情報を格納する。短ビットパターン列識別情報が識別するパターン列として、予め定義された使用頻度の高い高頻度既定パターン列を割り当て、長ビットパターン列識別情報が識別するパターン列として、予め定義された高頻度既定パターン列より使用頻度の低い低頻度既定パターン列を割り当てる。このようなパターン圧縮情報によれば、高頻度の既定パターン列は４ビットの圧縮情報コードで指定され、低頻度の既定パターンは８ビットの圧縮情報コードで指定される。よって、総合的な圧縮率を高めることができる。なお、低速モードにおける圧縮コードは前記と同様であるから説明を省略する。
【００６７】
以上に示した通り、本実施形態に係る試験モジュール１０によれば、同一命令について複数の試験パターンメモリ１０６及び／又は複数の期待値パターンメモリ１０８に格納されるパターン列を、ＤＵＴ１００の端子毎に独立に圧縮することができ、試験プログラムの圧縮効率を高めることができる。また、試験プログラムを効率良く圧縮する結果、命令当たりに試験パターンメモリ１０６及び／又は期待値パターンメモリ１０８から読み出す平均データ量を低減することができ、メインメモリ１０２の要求スループットを比較的低く抑えることができる。
【００６８】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
【００６９】
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００７０】
１０  試験モジュール
１００  ＤＵＴ
１０２  メインメモリ
１０４  命令メモリ
１０６  試験パターンメモリ
１０８  期待値パターンメモリ
１１０  デジタルキャプチャメモリ
１１２  セントラルパターン制御部
１１４  パターンリストメモリ
１１６  ベクタ生成制御部
１１８  既定パターンメモリ
１２０  セントラルキャプチャ制御部
１２２  パターンリザルトメモリ
１３０  チャネルブロック
１４０  チャネルパターン生成部
１４２  シーケンシャルパターン生成部
１４４  フォーマット制御部
１４６  シーケンシャルパターン生成部
１４８  ハント・コンペア部
１５０  フェイルキャプチャ制御部
１５２  フェイルキャプチャメモリ
１６０  タイミング生成部
１７０  ドライバ
１８０  コンパレータ
２００  パターンメモリ読出部
２１０  既定パターン読出部
２２０  パターン選択部
２３０  選択部
２４０  パターン展開部
【図１】
2010035447.tif 000003
【図２】
2010035447.tif 000004
【図３】
2010035447.tif 000005
【図４】
2010035447.tif 000006
【図５】
2010035447.tif 000007
【図６】
2010035447.tif 000008
【図７】
2010035447.tif 000009
【図８】
2010035447.tif 000010
【図９】
2010035447.tif 000011
【図１０】
2010035447.tif 000012
【国際調査報告】
2010035447.tif 000013
2010035447.tif 000014
2010035447.tif 000015
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