(57)【要約】  導電性を有する金属又は金属化合物からなる下部電極層と、前記下部電極層上に形成されたＺｒＯ２からなる第１の誘電体膜と、前記第１の誘電体膜上に形成されたＴｉを含む金属酸化物を有する誘電体からなる第２の誘電体膜と、前記第２の誘電体膜上に形成された上部電極層と、を有することを特徴とするキャパシタを提供することにより上記課題を解決する。
2010082605.tif 000002
【特許請求の範囲】
【請求項１】
導電性を有する金属又は金属化合物からなる下部電極層と、
前記下部電極層上に形成されたＺｒＯ２からなる第１の誘電体膜と、
前記第１の誘電体膜上に形成されたＴｉを含む金属酸化物を有する誘電体からなる第２の誘電体膜と、
前記第２の誘電体膜上に形成された上部電極層と、
を有することを特徴とするキャパシタ。
【請求項２】
前記下部電極層を構成する材料は、金属窒化物であることを特徴とする請求項１に記載のキャパシタ。
【請求項３】
前記下部電極層を構成する材料は、ＴａＮ、ＴｉＮ、ＷＮより選択されるいずれかであることを特徴とする請求項１に記載のキャパシタ。
【請求項４】
前記上部電極層を構成する材料は、金属窒化物であることを特徴とする請求項１に記載のキャパシタ。
【請求項５】
前記上部電極層を構成する材料は、Ｎｉ、ＴａＮ、ＴｉＮ、ＷＮより選択されるいずれかであることを特徴とする請求項１に記載のキャパシタ。
【請求項６】
前記第１の誘電体膜の膜厚は、１．５〜６．０ｎｍであることを特徴とする請求項１に記載のキャパシタ。
【請求項７】
前記第１の誘電体膜を構成する材料における比誘電率よりも、前記第２の誘電体膜を構成する材料における比誘電率の方が高いものであることを特徴とする請求項１に記載のキャパシタ。
【請求項８】
前記第２の誘電体膜は、ＴｉＯ２、ＳｒＴｉＯ３、ＢａｘＳｒ１−ｘＴｉＯ３、ＢａＴｉＯ３より選択される１又は２以上の材料により形成されているものであることを特徴とする請求項１に記載のキャパシタ。
【請求項９】
導電性を有する金属又は金属化合物からなる下部電極層を形成する工程と、
前記下部電極層上にＺｒＯ２からなる第１の誘電体膜を形成する工程と、
前記第１の誘電体膜上にＴｉを含む金属酸化物からなる第２の誘電体膜を形成する工程と、
前記第２の誘電体膜上に上部電極層を形成する工程と、
を有することを特徴とするキャパシタの製造方法。
【請求項１０】
前記下部電極層を構成する材料は、金属窒化物であることを特徴とする請求項９に記載のキャパシタの製造方法。
【請求項１１】
前記下部電極層を構成する材料は、ＴａＮ、ＴｉＮ、ＷＮより選択されるいずれかであることを特徴とする請求項９に記載のキャパシタの製造方法。
【請求項１２】
前記上部電極層を構成する材料は、金属窒化物であることを特徴とする請求項９に記載のキャパシタの製造方法。
【請求項１３】
前記上部電極層を構成する材料は、Ｎｉ、ＴａＮ、ＴｉＮ、ＷＮより選択されるいずれかであることを特徴とする請求項９に記載のキャパシタの製造方法。
【請求項１４】
前記第１の誘電体膜の膜厚は、１．５〜６．０ｎｍであることを特徴とする請求項９に記載のキャパシタの製造方法。
【請求項１５】
前記第１の誘電体膜を構成する材料における比誘電率よりも、前記第２の誘電体膜を構成する材料における比誘電率の方が高いものであることを特徴とする請求項９に記載のキャパシタの製造方法。
【請求項１６】
前記第２の誘電体膜は、ＴｉＯ２、ＳｒＴｉＯ３、ＢａｘＳｒ１−ｘＴｉＯ３、ＢａＴｉＯ３より選択される１又は２以上の材料により形成されているものであることを特徴とする請求項９に記載のキャパシタの製造方法。
【請求項１７】
前記第１の誘電体膜を形成する工程は、前記ＺｒＯ２からなる膜を成膜した後、熱処理を行うものであることを特徴とする請求項９に記載のキャパシタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタ及びキャパシタの製造方法に関する。
【背景技術】
【０００２】
ダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）のセルは、トランジスタとコンデンサであるキャパシタから構成されている。ＤＲＡＭを構成するキャパシタは電荷を蓄積する機能を有しており、電荷の有無により情報が記憶される。【０００３】
このキャパシタに蓄積される電荷は、キャパシタ自体のリーク、接合リーク、ゲートリーク、トランジスタのオフリーク等の各種リークパスを通じて失われる。また、大気中に存在するα線が照射されるとＳｉ基板中に電子とホールが生成され、これにより電荷が失われる場合もある。このためＤＲＡＭにおいて、十分に安定した動作を確保するためには、キャパシタは２５ｆＦ（フェムトファラッド）以上の容量を必要とするものとされている。【０００４】
近年、ＤＲＡＭを構成する各々のセルの微細化が進み、各々のセルを構成する面積が小さくなる傾向にある。このため図１Ａ及び図１Ｂに示すようなキャパシタを立体的構造にして表面積を拡大するトレンチ型セル又はスタック型セルと称する方法が用いられている。【０００５】
図１Ａに示すトレンチ型セルは、Ｎ型ウェル１０１上及びＰ型ウェル１０２を形成したＳｉ基板にトレンチを形成したものであり、このトレンチ内に誘電体膜１０３及びＳｉＯ２からなる絶縁膜１０４を形成し、更にこの内部に、蓄積電極１０５を形成した構造のものである。また、このトレンチ型セルは、ＳｉＯ２からなる素子分離領域１０６により素子分離し、Ｐ型ウェル１０２の表面には、Ｎ型拡散層１０７を形成し、絶縁膜１０８を介し、ワード線１０９及び隣接ワード線１１０を形成し、更には、ビット線１１１を形成したものである。【０００６】
一方、図１Ｂに示すスタック型セルは、Ｓｉ基板のＰ型ウェル１２１の表面にＮ型拡散層１２２を形成し、素子分離領域１２３により素子分離し、絶縁膜１２４を介し、ワード線１２５、隣接ワード線１２６を形成し、更にビット線１２７を形成したものであって、絶縁膜１２４を貫通する蓄積電極１２８の上部表面に高誘電体膜１２９を形成し、更には、セルプレート１３０を形成した構造のものである。【０００７】
この他、現在主流となっているスタック型キャパシタにおいても、バータイプやシリンダータイプ等の様々に工夫された構造のものがある。【０００８】
しかしながら、キャパシタを単純に立体化するだけでは、微細加工にかかる負担が大きく、容量の確保にも限界があることから、キャパシタに用いられる誘電体材料においても検討が行われており、比誘電率が４前後の二酸化シリコン（ＳｉＯ２）に代えて、高い比誘電率をもつ、いわゆる高誘電体材料が検討され、現在は、酸化ジルコニウム（ＺｒＯ２）が主として用いられている（例えば、非特許文献１）。【０００９】
また、キャパシタを構成する電極においても、従来の多結晶シリコンから金属に移り変わっている。これは多結晶シリコンの表面に金属酸化物を堆積させた場合、多結晶シリコンの表面が酸化されて二酸化シリコンが形成されてしまい、形成されるキャパシタ全体の誘電率が低下させてしまうため、このような誘電率の低下を防ぐためのものである。これに伴い、キャパシタを構成する構造は、ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｉｌｉｃｏｎ）型からＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）型へと変わってきている。【００１０】
一方、キャパシタの誘電体膜の性能を表記する方法として、図２に示すように、キャパシタに１Ｖの電圧を印加した際に流れるリーク電流と酸化シリコン膜換算膜厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｈｎｅｓｓ）との相関関係がある。このＥＯＴの値は、
ＥＯＴ＝（誘電体の膜厚）×４／（誘電体の比誘電率）
により得ることができる。なお、上記式の４は二酸化シリコンの比誘電率の値である。この式より、誘電体を構成する材料の比誘電率が高いほどＥＯＴの値を小さくすることができる。また、リーク電流に関しては、キャパシタとしての機能上一定の制限があり、１×１０−７Ａ／ｃｍ２が上限の目安とされている。【００１１】
現在、最先端ＤＲＡＭのデザインルールは５０ｎｍ台であるが、将来、３０ｎｍ台や更に小さくなる傾向にある。例えば、３０ｎｍ台では、キャパシタに用いられる誘電体材料としては、図２に示すＥＯＴが０．５ｎｍ以下であり、リーク電流が１×１０−７Ａ／ｃｍ２以下である領域に含まれる材料であることが必要となる。しかしながら、リーク電流を低く抑えることと、ＥＯＴを薄くすることの両立は容易ではなく、現状のＤＲＡＭにおいては、まさにキャパシタがボトルネックとなっている。【００１２】
図３は、キャパシタを構成する両側に電極が形成された誘電体膜のバンド構造図である。具体的には、一方の電極のフェルミレベル１４１、他方の電極のフェルミレベル１４２、誘電体膜の価電子帯１４３、誘電体膜の伝導体１４４を示す。このようなキャパシタを流れるリーク電流には２種類の経路があり、（ａ）誘電体膜中のトラップを通じて流れる電子１４５による電流と、（ｂ）バリアを超えて流れる電子１４６による電流がある。全リーク電流を所定のスペック内に納めるためには、この２つの経路を流れるリーク電流をともに抑制することが必要になる。【００１３】
上述の（ａ）の電流を抑制するためには、トラップの原因となる不純物の混入や膜の欠陥を極力抑制し、品質の高い誘電体膜を形成することにより対応可能であり、
誘電体膜の成膜条件等の最適化により対応可能である。【００１４】
一方、上述の（ｂ）の電流の抑制については容易ではない。このことを図４及び図５に基づき説明すると、図４に示される誘電体材料のバンドギャップと比誘電率との関係（例えば、非特許文献２）に基づくならば、比誘電率Ｋの値が高い材料ほど、バンドギャップは小さい傾向にある。また、図５に示される誘電体材料のバリアハイトに基づくならば、比誘電率の低い材料ほどバリアハイトが大きく、比誘電率が高い材料ほどバリアハイトが小さくなる傾向になる。即ち、比誘電率の高い材料はバリアハイトが低く、上述の（ｂ）の電流が流れやすくなるのである。【００１５】
以上より、キャパシタの容量を高めるために高い誘電率を有する材料を用いることは、リーク電流を増大させることとなってしまう。ＩＴＲＳロードマップにおいて次世代誘電体材料の候補として、チタン酸ストロンチウム（ＳｒＴｉＯ３、ＳＴＯと略す）が挙げられているが、１９９０年代より検討が行われているものの（例えば、非特許文献３）、未だに実用化に至っていないのは、上述の理由に基づくものであるものと考えられる。【００１６】
このような状況において、比較的誘電率の高いＴｉＯ２を誘電体膜として用いたキャパシタを有する半導体装置が開示されている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２０００−２４３９５１号公報
【非特許文献】
【００１８】
【非特許文献１】K. Kim, “Technology for sub-50nm DRAM andNAND Flash Manufacturing”, Technical Digest of IEDM 2005.
【非特許文献２】J. Robertson, “Band offsets ofwide-band-gap oxides and implications for future electronic devices”, J. Vac.Sci. Technol., 2000, B18, p.1785-1791
【非特許文献３】N. Menou, X. P. Wang, B. Kaczer, W.Polspoel, M. Popovici, K. Opsomer, M. A. Pawlak, W. Knaepen, C. Detavernier, T.Blomberg, D. Pierreux, J. Swerts, J. W. Maes, P. Favia, H. Bender, B. Brijs, W.Vandervorst, S. Van Elshocht, D. J. Wouters, S. Biesemans and J. A. Kittl, “0.5nmEOT low leakage ALD SrTiO3 on TiN MIM capacitors for DRAM applications”, IEEE,2008
【発明の概要】
【発明が解決しようとする課題】
【００１９】
本発明は、上記に鑑みてなされたものであり、ＤＲＡＭのより一層の微細化及び高集積化に対応すべく、リーク電流が少なく、誘電率の高いキャパシタ及びキャパシタの製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００２０】
本発明は、導電性を有する金属又は金属化合物からなる下部電極層と、前記下部電極層上に形成されたＺｒＯ２からなる第１の誘電体膜と、前記第１の誘電体膜上に形成されたＴｉを含む金属酸化物を有する誘電体からなる第２の誘電体膜と、前記第２の誘電体膜上に形成された上部電極層と、を有することを特徴とする。【００２１】
また、本発明は、前記下部電極層を構成する材料は、金属窒化物であることを特徴とする。【００２２】
また、本発明は、前記下部電極層を構成する材料は、ＴａＮ、ＴｉＮ、ＷＮより選択されるいずれかであることを特徴とする。【００２３】
また、本発明は、前記上部電極層を構成する材料は、金属窒化物であることを特徴とする。【００２４】
また、本発明は、前記上部電極層を構成する材料は、Ｎｉ、ＴａＮ、ＴｉＮ、ＷＮより選択されるいずれかであることを特徴とする。【００２５】
また、本発明は、前記第１の誘電体膜の膜厚は、１．５〜６．０ｎｍであることを特徴とする。【００２６】
また、本発明は、前記第１の誘電体膜を構成する材料における比誘電率よりも、前記第２の誘電体膜を構成する材料における比誘電率の方が高いものであることを特徴とする。【００２７】
また、本発明は、前記第２の誘電体膜は、ＴｉＯ２、ＳｒＴｉＯ３、ＢａｘＳｒ１−ｘＴｉＯ３、ＢａＴｉＯ３より選択される１又は２以上の材料により形成されているものであることを特徴とする。【００２８】
また、本発明は、前記第１の誘電体膜を形成する工程は、前記ＺｒＯ２からなる膜を成膜した後、熱処理を行うものであることを特徴とする。
【発明の効果】
【００２９】
本発明によれば、リーク電流が少なく、誘電率の高いＤＲＡＭに用いられるキャパシタ及びキャパシタの製造方法を提供することができる。
【図面の簡単な説明】
【００３０】
【図１Ａ】ＤＲＡＭのセルの構成図（１）
【図１Ｂ】ＤＲＡＭのセルの構成図（２）
【図２】ＥＯＴとリーク電流との相関図
【図３】キャパシタのバンド構造図
【図４】各種材料における比誘電率Ｋとバンドギャップの相関図
【図５】各種誘電体材料とＳｉとのバンドの関係図
【図６】検討に用いたキャパシタの構成図
【図７】ＴｉＮ／ＳＴＯ／ＴｉＮ構成のキャパシタの誘電体膜の膜厚と容量の相関図
【図８Ａ】誘電体膜に高誘電体を用いた場合の説明図（１）
【図８Ｂ】誘電体膜に高誘電体を用いた場合の説明図（２）
【図８Ｃ】誘電体膜に高誘電体を用いた場合の説明図（３）
【図９】ＴｉＮ／ＴｉＯ２／ＴｉＮ構成のキャパシタの誘電体膜の膜厚と容量の相関図
【図１０】本実施の形態に係るキャパシタの誘電体膜の膜厚と容量の相関図
【図１１】容量密度とリーク電流の相関図
【図１２Ａ】本実施の形態に係るキャパシタの製造工程図（１）
【図１２Ｂ】本実施の形態に係るキャパシタの製造工程図（２）
【図１２Ｃ】本実施の形態に係るキャパシタの製造工程図（３）
【図１２Ｄ】本実施の形態に係るキャパシタの製造工程図（４）
【図１２Ｅ】本実施の形態に係るキャパシタの製造工程図（５）
【図１３】本実施の形態に係るキャパシタのＴｉＯ２膜の膜厚と容量の相関図
【図１４】本実施の形態に係るキャパシタの印加電圧とリーク電流との相関図
【発明を実施するための形態】
【００３１】
本発明を実施するための形態について、以下に説明する。
【００３２】
最初に、本発明に至った経緯を含めて説明する。ＤＲＡＭのキャパシタの誘電体膜を構成する材料として高誘電体材料であるＳＴＯを用いる場合には、２つの課題を有している。
【００３３】
最初の課題は、誘電体膜となるＳＴＯの比誘電率が膜厚によって変化することである。ＳＴＯを誘電体膜として用いたキャパシタの開発が進められていた１９９０年頃のＤＲＡＭは、１３０〜１８０ｎｍであり、膜厚が２０ｎｍ程度の誘電体膜を用いることが可能であったが、現在目指すＤＲＡＭは、３０〜４０ｎｍであり、誘電体膜の膜厚は最大１０ｎｍ程度以下にすることが必要である。このように誘電体膜を薄くした場合、後述するようにＳＴＯにおいては急激に比誘電率が低下することが検討の結果得られており、このためＳＴＯを誘電体膜として用いて薄くした場合には高い誘電率のキャパシタを得ることができない。
【００３４】
次の課題は、リーク電流である。ＳＴＯ等の高誘電体では、一般にアモルファス状態では比誘電率はあまり高くはなく、ペロブスカイト等の結晶状態となることにより、はじめて比誘電率が高くなる。よって、ＳＴＯ等の高誘電体をキャパシタの誘電体膜として用いる場合には、結晶状態となっていることが必要である。一方、ＳＴＯ等の高誘電体が結晶化した場合には、結晶粒径は数十ｎｍとなることから、結晶状態とすることにより、粒界がリーク電流を促進するいわゆる粒界リークが生じやすくなる。
【００３５】
上記課題について、発明者らはＳＴＯ等において膜厚が薄くなることにより比誘電率が低下する原因について検討を行った。
【００３６】
具体的には、窒化チタニウム（ＴｉＮ）からなる電極上に誘電体膜となるＳＴＯについて膜厚を変えて成膜し誘電率の測定を行った。
【００３７】
図６に検討のために作製したキャパシタの構成を示す。検討のために作製したキャパシタの構成は、Ｐ型シリコン基板１１上に酸化シリコン膜１２が形成されたものの上に、ＴｉＮ下部電極１３、誘電体膜１４、ＴｉＮ上部電極１５を積層形成した構造のものである。
【００３８】
ＴｉＮ下部電極１３は、Ｔｉターゲットを用い窒素とアルゴンとを等量混合したガスをチャンバー内に導入し、チャンバー内の圧力を１０Ｐａに維持してスパッタリングを行うことにより、膜厚が２０ｎｍとなるまで成膜を行い形成した。
【００３９】
この後、誘電体膜１４を形成した。誘電体膜１４は、ＳＴＯ焼結体ターゲットを用いて、酸素５％、アルゴン９５％からなる混合ガスをチャンバー内に導入し、高周波スパッタリングにより成膜を行い形成した。成膜後は、酸素１０％、窒素９０％の雰囲気中において４５０℃で１分間の処理を行った。尚、誘電体膜１４は、５〜４０ｎｍの範囲で膜厚を変えて成膜した。
【００４０】
この後、Ｎｉ上部電極１５を形成した。Ｎｉ上部電極１５は、Ｎｉをターゲットとして、チャンバー内にアルゴンガスを導入し直流スパッタリングにより、膜厚２０ｎｍとなるまで成膜を行い形成した。
【００４１】
この後、Ｎｉ上部電極１５上にフォトレジストを塗布し、露光装置による露光を行い現像することによりレジストパターンを形成し、イオンビームエッチングを行うことによりレジストパターンの形成されていない領域のＮｉ上部電極１５及び誘電体膜１４を除去することにより、キャパシタを作製した。
【００４２】
図７に、このように作製したキャパシタにおける高誘電体膜の膜厚と容量の関係について示す。誘電体膜１４を構成する誘電体の比誘電率が一定であるならば、膜厚が減少することにより、誘電率は増加し容量は増加するが、図７に示すように、膜厚が減少すると容量は減少しており、誘電体膜１４を構成する誘電体の比誘電率は、膜厚の減少に伴い減少している。
【００４３】
この原因について、作製したキャパシタを透過型電子顕微鏡により詳細に調べたところ、誘電体膜１４であるＳＴＯは全体としては結晶状態となっているが、ＴｉＮ下部電極１３の近傍においては、結晶化状態とはならず、アモルファス状態となっていることが判明した。尚、上述の誘電体膜１４を形成する際の成膜後の熱処理温度を５００℃とした場合においても、ＴｉＮ下部電極１３の近傍における誘電体膜１４はアモルファス状態であった。
【００４４】
以上より、図８Ａに示すように検討のため作製したキャパシタにおける誘電体膜１４は、図８Ｂに示すようにＴｉＮ下部電極１３近傍のアモルファス状態の層２１とその上の結晶化状態の層２２からなることが解った。尚、図８Ｂは、図８Ａにおける破線Ａで示す領域の拡大図である。結晶化状態の層２２は、高誘電率材料としての特徴となる高い比誘電率を有しているが、アモルファス状態の層２１の比誘電率は低い。このため、図８Ｃに示すように誘電体膜１４は、誘電率の高い結晶化状態の層２２からなるキャパシタ３２と誘電率の低いアモルファス状態の層２１からなるキャパシタ３１とが直列に接続された状態にあり、誘電体膜１４の膜厚を薄くすることにより誘電率の高い結晶化状態の層２２が薄くなり、キャパシタ全体の容量が低下し、更に薄くすることにより、誘電率の高い結晶化状態の層２２からなるキャパシタ３２が形成されなくなり、誘電率の低いアモルファス状態の層２１のみとなり、キャパシタ全体の容量が低下してしまう。
【００４５】
ここで、このようにＴｉＮ下部電極１３の近傍においてＳＴＯからなる誘電体膜１４がアモルファス状態となってしまう原因は、格子定数の相違や応力の違いに起因するものと推察される。
【００４６】
また、図９にＴｉＯ２を誘電体膜１４として用いた場合について、同様の実験を行った結果を示す。この結果より、誘電体膜１４としてＴｉＯ２を用いた場合においてもＳＴＯと同様に膜厚が薄くなるほど容量が低下する傾向にあった。同様に、透過型電子顕微鏡により観察したところ、ＴｉＮ下部電極１３の近傍におけるＴｉＯ２は結晶化状態となってはおらず、アモルファス状態となっていることが確認された。
【００４７】
以上より、ＴｉＮ下部電極１３の近傍においては、ＳＴＯやＴｉＯ２といったＴｉを含む酸化物は結晶化しにくいものと考えられる。
【００４８】
尚、ＴｉＯ２の結晶構造は立方晶系のルチル型またはアナターゼ型であり、ＳＴＯ、ＢＳＴ（ＢａｘＳｒ１−ｘＴｉＯ３）、ＢＴＯ（ＢａＴｉＯ３）の結晶構造はペロブスカイト構造であり、Ｔａ２Ｏ５の結晶構造は六方晶である。
【００４９】
上記検討の結果を踏まえ、発明者らは鋭意検討を行った結果、酸化ジルコニウム（ＺｒＯ２）は、ＴｉＮ等の電極上においても充分に結晶化することを見出した。これに基づき、ＴｉＮ等の電極上に第１の誘電体膜としてＺｒＯ２を形成し、更に第２の誘電体膜としてＳＴＯ等の高誘電体材料を形成したキャパシタである本発明に至ったのである。
【００５０】
即ち、ＺｒＯ２は、結晶化しやすい材料であり、ＴｉＮ下部電極１３上においても充分に結晶化状態となり誘電率の低い層は形成されないことを見出すとともに、更に、ＺｒＯ２上においては、ＴｉＯ２やＳＴＯは充分に結晶化状態となることを見出したのである。これにより、形成されるキャパシタは全体的に結晶化状態とすることができる。ＺｒＯ２の比誘電率は約２０であり、結晶化状態のＴｉＯ２やＳＴＯと比較すると低い値であるが、アモルファス状態のＴｉＯ２やＳＴＯは１５程度であり、キャパシタの構造をＺｒＯ２上にＴｉＯ２やＳＴＯを形成することにより、大きな比誘電率を得ることが可能となるのである。
【００５１】
次に、第１の誘電体膜であるＺｒＯ２膜の膜厚を変化させて、結晶化状態に関する効果について検討を行った。具体的には、第２の誘電体膜であるＴｉＯ２の膜厚を３ｎｍで一定とし、第１の誘電体膜であるＺｒＯ２の膜厚を１〜８ｎｍまで変化させた。この結果を図１０に示す。図の縦軸は、容量密度（キャパシタ面積１μｍ２当たりの容量、単に容量と称する場合がある）であり、横軸は第１の誘電体膜であるＺｒＯ２の膜厚である。また、破線は必要とされる容量密度２５ｆＦ／μｍ２を示す。図に示されるように、ＺｒＯ２の膜厚が１ｎｍの場合では、容量が小さくＺｒＯ２膜を設けた効果が確認されない。一方、ＺｒＯ２の膜厚が２ｎｍの場合では、容量は増加しＺｒＯ２膜を設けた効果が確認された。この図より、ＺｒＯ２の膜厚が１．５ｎｍ以上であれば、必要とされる容量密度である２５ｆＦ／μｍ２を超えるものができるものと考えられる。
【００５２】
一方、ＺｒＯ２の膜厚を厚くすると次第に容量は低下し、ＺｒＯ２の膜厚が６ｎｍの場合では、容量密度が２５ｆＦ／μｍ２となる。よって、ＺｒＯ２の膜厚は、１．５〜６ｎｍであることが好ましい。ＺｒＯ２に代えてＨｆＯ２（酸化ハフニウム）についても同様の実験を行ったところ、ＺｒＯ２と同様の結果であった。これは、ＨｆＯ２もＺｒＯ２と同様に、結晶化しやすい材料であるためと考えられる。
【００５３】
次に、リーク電流については、ＺｒＯ２とＴｉＯ２又はＳＴＯとの積層膜の場合、ＺｒＯ２のバンドギャップがＴｉＯ２及びＳＴＯよりも大きく、またバリアハイトも高い。また、異なる二種類の誘電体を積層しているため、上部電極と下部電極間における粒界リークが生じにくくなり、リーク電流が全体として低くなるものと考えられる。
【００５４】
次に、図１１に、キャパシタを構成する誘電体膜の膜構成と容量密度の関係を示す。尚、ＺＡＺは、ＺｒＯ２／Ａｌ２Ｏ３／ＺｒＯ２の積層膜であり、括弧内は膜厚を示している。この図に示されるように、リーク電流が１×１０−７Ａ／ｃｍ２よりも低く、容量密度が２５ｆＦ／μｍ２以上であって、膜厚が１０ｎｍ以下のものは、ＺｒＯ２（６ｎｍ）／ＳＴＯ（３ｎｍ）と、ＺｒＯ２（６ｎｍ）／ＴｉＯ２（３ｎｍ）だけである。即ち、１．５〜６ｎｍのＺｒＯ２膜を形成し、更にその上に、ＴｉＯ２又はＳＴＯからなる膜を形成することにより、所望の特性のキャパシタを得ることができるのである。
【００５５】
〔キャパシタの構造及びキャパシタの製造方法〕
次に、本実施の形態におけるキャパシタの構造及びキャパシタの製造方法について、図１２Ａから図１２Ｅに基づき説明する。尚、このキャパシタの成膜にはＣＶＤ装置を用いた。
【００５６】
最初に、図１２Ａに示すように、Ｐ型（１００）シリコン基板５１を４枚準備し、酸素雰囲気中９００℃で酸化して膜厚１００ｎｍの酸化シリコン膜５２を形成した。次に、このシリコン基板５１を枚葉式ＣＶＤ装置のチャンバー内に載置して真空に引いた後、基板を５５０℃に加熱してＴｉＣｌ４とＮＨ３との混合ガスを等しい流量で供給し、膜厚５０ｎｍの下部電極となるＴｉＮ膜５３を形成した。尚、下部電極を構成する材料は金属又は金属窒化物が好ましく、ＴａＮ、ＴｉＮ、ＷＮ等の材料が好ましい。
【００５７】
次に、図１２Ｂに示すように、このシリコン基板５１を別のチャンバー内に移動して真空に引いた後、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、第１の誘電体膜となる膜厚５ｎｍのＺｒＯ２膜５４を成膜した。具体的には、キャリアガスとしてアルゴン（Ａｒ）を用いてバブリング法により供給されるＺｒ（ｉ-ＯＣ３Ｈ７）４と、酸化剤となるＨ２Ｏとを交互に供給することにより成膜した。更に、基板温度を３００℃とし、チャンバー内の圧力を４０Ｐａで、Ｔｉ（ｉ-ＯＣ３Ｈ７）４と、Ｈ２Ｏとを交互に供給して、ＺｒＯ２膜５４上に第２の誘電体膜となるＴｉＯ２膜５５を成膜した。ＴｉＯ２膜５５の膜厚は、３ｎｍ、１０ｎｍ、１５ｎｍ、２０ｎｍと４種類のものを作製した。この後、ＴｉＯ２膜５５が成膜されたＳｉ基板をＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓｅｒ）装置内にいれ、酸素２％、窒素９８％の雰囲気中において４５０℃で１分間の熱処理を行い、その後、酸素５％、Ａｒ９５％の雰囲気中において５００℃で１分間の熱処理を行った。
【００５８】
次に、図１２Ｃに示すように、ＴｉＯ２膜５５上に上部電極となるＴｉＮ膜５６を形成した。ＴｉＮ膜５６の形成方法は上部電極となるＴｉＮ膜５３と同様である。上部電極を構成する材料は、金属又は金属窒化物が好ましく、Ｎｉ、ＴａＮ、ＴｉＮ、ＷＮ等の材料が好ましい。尚、第１の誘電体膜を構成する誘電体の比誘電率よりも、第２の誘電体膜を構成する誘電体の比誘電率が高い方が好ましい。第１の誘電体膜は第２の誘電体膜を結晶化させるためのものであり、第１の誘電体膜と第２の誘電体膜とは機能が異なるからである。
【００５９】
この後、ＴｉＮ膜５６上にフォトレジストを塗布し、露光装置による露光を行った後、現像することによりレジストパターンを形成し、過酸化水素水を用いて上部電極であるＴｉＮ膜５６のエッチングを行った。
【００６０】
次に、図１２Ｄに示すように、キャパシタ端面における縁面リークを防止するために、プラズマＣＶＤ法によりＳｉＯ２膜を２０ｎｍ成膜した後、Ｃ３Ｆ８を用いた反応イオンエッチングにより成膜したＳｉＯ２膜をエッチングし側壁絶縁用酸化シリコン膜５７を形成した。尚、ＳｉＯ２膜の成膜には平行平板プラズマＣＶＤ装置を用い、ＴＥＯＳ（Ｓｉｌｉｃｏｎ  Ｔｅｔｒａ  Ｅｔｈｏｘｉｄｅ）と酸素との混合ガスを導入し、基板温度４００℃、チャンバー内の圧力を２００ｍＴｏｒｒにおいて成膜を行った。
【００６１】
次に、プラズマＣＶＤにより基板全体に膜厚５００ｎｍのＳｉＯ２膜５８を成膜し、その上にポジ型フォトレジストを塗布し、露光装置による露光及び現像を行い、コンタクトホールのパターンを形成した。この後、Ｃ３Ｆ８を用いた反応イオンエッチングにより成膜したＳｉＯ２膜５８にコンタクトホールを形成した。この後、スパッタリングによりアルミニウム膜を膜厚５００ｎｍ成膜し、形成されたコンタクトホールを埋め込み、フォトリソグラフィとエッチングを行うことにより電極となる配線パターン５９を形成した。これにより、図１２Ｅに示すキャパシタを形成した。尚、プラズマＣＶＤやドライエッチング等に伴うプラズマダメージを除去するために、キャパシタを形成した後、窒素９７％、水素３％からなる混合ガス中において、４５０℃で１５分間熱処理を行った。
【００６２】
図１３には、このようにして作製したキャパシタにおいて電圧を印加して求めた容量と第２の誘電体膜であるＴｉＯ２膜５５の膜厚との関係を示す。図に示されるように、ＴｉＯ２膜５５の膜厚が減少するに伴い容量が増加する傾向にある。尚、誘電体膜の全体の膜厚（第１の誘電体膜と第２の誘電体膜とをあわせた膜厚）が１０ｎｍ以下において、２５ｆＦ／μｍ２以上の容量密度を満たすものである。
【００６３】
また、図１４には、印加電圧とリーク電流の関係を示す。図中、（１）はＴｉＯ２膜５５の膜厚が３ｎｍのものであり、（２）はＴｉＯ２膜５５の膜厚が１０ｎｍのものであり、（３）はＴｉＯ２膜５５の膜厚が１５ｎｍのものであり、（４）はＴｉＯ２膜５５の膜厚が２０ｎｍのものである。ＴｉＯ２膜５５の膜厚が薄くなるに従いリーク電流は増大する傾向にあるが、全体的には充分に低く、ＤＲＡＭとして使用可能な範囲内のものである。
【００６４】
尚、第１の誘電体膜及び第２の誘電体膜の形成方法としては、上述した方法の他に、第１の誘電体膜を成膜した後に熱処理を行い、その後、第２の誘電体膜を成膜した後に熱処理を行う方法でもよい。具体的には、ＡＬＤ法により、第１の誘電体膜となる膜厚５ｎｍのＺｒＯ２膜５４を成膜、即ち、キャリアガスとしてアルゴン（Ａｒ）を用いてバブリング法により供給されるＺｒ（ｉ-ＯＣ３Ｈ７）４と、酸化剤となるＨ２Ｏとを交互に供給することにより成膜した後、ＲＴＰ装置内にいれ、酸素２％、窒素９８％の雰囲気中において４５０℃で１分間の熱処理を行い、その後、酸素５％、Ａｒ９５％の雰囲気中において５００℃で１分間の熱処理を行うことにより第１の誘電体膜を形成する。この後、基板温度を３００℃とし、チャンバー内の圧力を４０Ｐａで、Ｔｉ（ｉ-ＯＣ３Ｈ７）４と、Ｈ２Ｏとを交互に供給して、ＺｒＯ２膜５４上に第２の誘電体膜となるＴｉＯ２膜５５を成膜し、再度、ＲＴＰ装置内にいれ、酸素２％、窒素９８％の雰囲気中において４５０℃で１分間の熱処理を行い、その後、酸素５％、Ａｒ９５％の雰囲気中において５００℃で１分間の熱処理を行う方法であってもよい。
【００６５】
尚、上記説明では、誘電体膜としてＴｉＯ２を用いたが、ＳＴＯ、ＢａＳｒＴｉＯ３、ＢａＴｉＯ３、更には、結晶化状態となることにより高い誘電率を示すペロブスカイト構造を有する誘電体においても同様の効果を得ることができる。
【００６６】
また、本発明の実施に係る形態について説明したが、上記内容は、発明の内容を限定するものではない。
【００６７】
また、本国際出願は、２００９年１月１５日に出願した日本国特許出願第２００９−００６２２２号に基づく優先権を主張するものであり、日本国特許出願第２００９−００６２２２号の全内容を本国際出願に援用する。
【符号の説明】
【００６８】
５１    Ｐ型シリコン基板
５２    酸化シリコン（ＳｉＯ２）膜
５３    ＴｉＮ膜（下部電極層）
５４    第１の誘電体膜（ＺｒＯ２膜）
５５    第２の誘電体膜（ＴｉＯ２膜）
５６    ＴｉＮ膜（上部電極層）
５７    側壁絶縁用酸化シリコン膜
５８    酸化シリコン膜
５９    配線パターン（アルミニウム配線）
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１２Ｅ】
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【図１３】
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【図１４】
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【国際調査報告】
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