(57)【要約】  本発明の目的は、ホールド期間中に、無駄な消費電流を減らして電力効率を向上させることである。入力信号を増幅する入力段増幅回路と、サンプリングクロック信号をトリガーとして入力段増幅回路の出力信号を保持するホールド回路と、を備えるサンプルホールド回路であって、ホールド回路がホールド期間中である場合に、ホールド回路のバイアス電流を、サンプルホールド回路と機能的に独立した第１の別回路に切り替えて該回路に供給するホールド回路バイアス電流切替回路を備える（図１）。
2010032727.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を増幅する入力段増幅回路と、
サンプリングクロック信号をトリガーとして前記入力段増幅回路の出力信号を保持するホールド回路と、
を備えるサンプルホールド回路であって、
前記ホールド回路がホールド期間中である場合に、前記ホールド回路のバイアス電流を、前記サンプルホールド回路と機能的に独立した第１の他の回路に切り替えて該回路に供給する第１のバイアス電流切替回路を備えることを特徴とするサンプルホールド回路。
【請求項２】
請求項１記載のサンプルホールド回路を複数個備え、
それぞれの前記サンプルホールド回路をタイムインターリーブ動作させるとともに、単一のホールド回路用バイアス電流源を、インターリーブ動作するそれぞれの前記ホールド回路のバイアス電流源として共有して備え、
前記第１のバイアス電流切替回路は、前記ホールド回路用バイアス電流源におけるバイアス電流を時間的に切替えてそれぞれの前記ホールド回路のバイアス電流として供給することを特徴とするサンプルホールド回路。
【請求項３】
前記ホールド回路は、第１導電型トランジスタのソースフォロアによって構成され、
前記第１のバイアス電流切替回路は、前記ソースフォロアとそのバイアス電流源との間に設けた第１導電型トランジスタの電流切替差動対によって構成されることを特徴とする請求項２記載のサンプルホールド回路。
【請求項４】
請求項３記載のサンプルホールド回路を２系統備え、２系統の一方がサンプル期間のとき、他方をホールド期間としてタイムインターリーブ動作させ、
双方のサンプルホールド回路のホールド回路に対して１つのホールド回路用バイアス電流源を共有して備え、
前記第１のバイアス電流切替回路は、一方がホールド期間中は、他方のホールド回路にバイアス電流を流すよう電流を切り替えて供給することを特徴とするサンプルホールド回路。
【請求項５】
前記ホールド回路がホールド期間中である場合に、前記入力段増幅回路のバイアス電流を、前記サンプルホールド回路と機能的に独立した第２の他の回路に切り替えて該回路に供給する第２のバイアス電流切替回路をさらに備えることを特徴とする請求項１記載のサンプルホールド回路。
【請求項６】
請求項５記載のサンプルホールド回路を複数個備え、
それぞれの前記サンプルホールド回路をタイムインターリーブ動作させるとともに、単一の入力段増幅回路用バイアス電流源を、インターリーブ動作するそれぞれの前記入力段増幅回路のバイアス電流源として共有して備え、単一のホールド回路用バイアス電流源を、インターリーブ動作するそれぞれの前記ホールド回路のバイアス電流源として共有して備え、
前記第１のバイアス電流切替回路は、前記ホールド回路用バイアス電流源におけるバイアス電流を時間的に切替えてそれぞれの前記ホールド回路のバイアス電流として供給し、
前記第２のバイアス電流切替回路は、前記入力段増幅回路用バイアス電流源におけるバイアス電流を時間的に切替えてそれぞれの前記入力段増幅回路のバイアス電流として供給することを特徴とするサンプルホールド回路。
【請求項７】
前記入力段増幅回路は、第２導電型トランジスタの差動対による入力段差動増幅回路で構成され、
前記第２のバイアス電流切替回路は、前記入力段差動増幅回路とそのバイアス電流源との間に設けた第２導電型トランジスタの電流切替差動対によって構成され、
前記ホールド回路は、第１導電型トランジスタのソースフォロアによって構成され、
前記第１のバイアス電流切替回路は、前記ソースフォロアとそのバイアス電流源との間に設けた第１導電型トランジスタの電流切替差動対によって構成されることを特徴とする請求項５記載のサンプルホールド回路。
【請求項８】
請求項７記載のサンプルホールド回路を２系統備え、２系統の一方がサンプル期間のとき、他方をホールド期間としてタイムインターリーブ動作させ、
双方のサンプルホールド回路の入力段差動増幅回路に対して１つの入力段差動増幅回路用バイアス電流源を共有して備え、
前記第２のバイアス電流切替回路は、一方がホールド期間中は、他方の入力段差動増幅回路にバイアス電流を流すよう電流を切り替えて供給し、
双方のサンプルホールド回路のホールド回路に対して１つのホールド回路用バイアス電流源を共有して備え、
前記第１のバイアス電流切替回路は、一方がホールド期間中は、他方のホールド回路にバイアス電流を流すよう電流を切り替えて供給することを特徴とするサンプルホールド回路。
【請求項９】
入力信号を増幅する入力段増幅回路と、サンプリングクロック信号をトリガーとして前記入力段増幅回路の出力信号を保持するホールド回路と、を備えるサンプルホールド回路の制御方法であって、
前記ホールド回路がホールド期間中である場合に、前記ホールド回路のバイアス電流を、前記サンプルホールド回路と機能的に独立した第１の他の回路に切り替えて該回路に供給するように制御することを特徴とするサンプルホールド回路の制御方法。
【請求項１０】
前記ホールド回路がホールド期間中である場合に、前記入力段増幅回路のバイアス電流を、前記サンプルホールド回路と機能的に独立した第２の他の回路に切り替えて該回路に供給するように制御することを特徴とする請求項９記載のサンプルホールド回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願についての記載）
本発明は、日本国特許出願：特願２００８−２３８１９８号（２００８年９月１７日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。【０００２】
本発明は、サンプルホールド回路およびその制御方法に関し、特に電流切替ソースフォロア型のサンプルホールド回路およびその制御方法に関する。
【背景技術】
【０００３】
高速な信号を扱うアナログデジタル変換器などに利用されるサンプルホールド回路において、電流切替ソースフォロア型のサンプルホールド回路がしばしば用いられる。【０００４】
図６に電流切替ソースフォロア型のサンプルホールド回路の第１の従来例を示す（特許文献２の図８等参照）。このサンプルホールド回路は、入力信号ＩＮおよびＩＮＢの差電圧を所定の増幅率で増幅する入力段増幅回路１１と、入力段増幅回路１１のアナログ出力電圧を保持する電流切替ソースフォロア型のホールド回路２と、ホールド回路２の出力をバッファリングする出力バッファ３から構成される。【０００５】
入力段増幅回路１１は、ＮＭＯＳトランジスタＴｒ１１、Ｔｒ１２、抵抗素子Ｒ１１〜Ｒ１４を備える。ＮＭＯＳトランジスタＴｒ１１は、ドレインを抵抗素子Ｒ１１を介して電源ＶＤＤに接続し、ソースを抵抗素子Ｒ１３を介して電流源Ｉ１１に接続し、ゲートに入力信号ＩＮを与える。ＮＭＯＳトランジスタＴｒ１２は、ドレインを抵抗素子Ｒ１２を介して電源ＶＤＤに接続し、ソースを抵抗素子Ｒ１４を介して電流源Ｉ１１に接続し、ゲートに入力信号ＩＮと逆相となる入力信号ＩＮＢを与える。このような入力段増幅回路１１は、入力段差動増幅回路として構成され、入力信号ＩＮおよびＩＮＢの差電圧を所定の増幅率で増幅し、ＮＭＯＳトランジスタＴｒ１２のドレインから出力信号ＰＲＥＯＵＴとしてホールド回路２に供給する。【０００６】
ホールド回路２は、ＮＭＯＳトランジスタＴｒ３〜Ｔｒ５、電流源Ｉ２、電圧保持用のコンデンサＣＨを備える。ＮＭＯＳトランジスタＴｒ３は、ドレインを電源ＶＤＤに接続し、ソースをコンデンサＣＨの一端およびＮＭＯＳトランジスタＴｒ５のドレインに接続し、ゲートに出力信号ＰＲＥＯＵＴを与える。ＮＭＯＳトランジスタＴｒ４は、ドレインをＮＭＯＳトランジスタＴｒ３のゲートに接続し、ソースを電流源Ｉ２に接続し、ゲートにサンプリングクロック信号ＣＬＫＢを与える。ＮＭＯＳトランジスタＴｒ５は、ソースを電流源Ｉ２に接続し、ゲートにサンプリングクロック信号ＣＬＫＢと逆相となるサンプリングクロック信号ＣＬＫを与える。コンデンサＣＨは、他端を接地し、一端に保持信号ＶＨＯＬＤが与えられる。【０００７】
出力バッファ３は、ＮＭＯＳトランジスタＴｒ６、抵抗素子Ｒ５を備える。ＮＭＯＳトランジスタＴｒ６は、ドレインを電源ＶＤＤに接続し、ソースから出力信号ＯＵＴを出力すると共にソースを抵抗素子Ｒ５を介して接地し、ゲートをコンデンサＣＨの一端に接続する。【０００８】
図７のタイミングチャートを参照してサンプルホールド回路の動作を説明する。まず、サンプリングクロック信号ＣＬＫがＨＩＧＨレベル（ＣＬＫＢはＬＯＷレベル）の時、入力段増幅回路１１は、単なる線形な増幅回路として動作し、入力電圧ＩＮとＩＮＢの差電圧に比例した電圧を出力信号ＰＲＥＯＵＴとして出力する。また、ホールド回路２では、電流源Ｉ２の電流がＮＭＯＳトランジスタＴｒ５側に流れるため、ＮＭＯＳトランジスタＴｒ３は、単なるソースフォロアとして動作し、コンデンサＣＨを充電しながら出力信号ＰＲＥＯＵＴに応じた電圧を保持信号ＶＨＯＬＤとして出力する。そして、出力バッファ３は、保持信号ＶＨＯＬＤをハイインピーダンスで受けて出力信号ＯＵＴとして保持信号ＶＨＯＬＤに応じた電圧を出力信号ＯＵＴとして出力する。すなわち、サンプリングクロック信号ＣＬＫがＨＩＧＨレベル（ＣＬＫＢはＬＯＷレベル）のときは、サンプルホールド回路は、単なる増幅器としてサンプル動作し、入力信号に追従した出力信号ＯＵＴを出力する。【０００９】
一方、サンプリングクロック信号ＣＬＫがＬＯＷレベル（ＣＬＫＢはＨＩＧＨレベル）の時は、ＮＭＯＳトランジスタＴｒ５がオフする一方で、電流源Ｉ２の電流は、ＮＭＯＳトランジスタＴｒ４を介して前段の入力段増幅回路１１の抵抗素子Ｒ１２を流れることとなる。したがって、抵抗素子Ｒ１２におけるＮＭＯＳトランジスタＴｒ３のゲートとの接続点にＲ１２×Ｉ２分の電圧ドロップが発生して出力信号ＰＲＥＯＵＴの電位が下がり、ＮＭＯＳトランジスタＴｒ３がＯＦＦする（ただし、最大入力が印加されてもＴｒ３がオンにならないように、Ｉ２＞Ｉ１１である必要がある。この条件では出力信号ＰＲＥＯＵＴの電位は電圧ドロップＲ１２×Ｉ２によってＴｒ３が常にオフ状態となる）。これにより、コンデンサＣＨは、ＮＭＯＳトランジスタＴｒ３から切り離される。しかし、コンデンサＣＨには、サンプリングクロック信号ＣＬＫがＨＩＧＨレベルからＬＯＷレベルに切り替わる直前の電荷が保持されている。したがって、保持信号ＶＨＯＬＤの電位は、保持されることになり、出力バッファ３からは、サンプリングクロック信号がＨＩＧＨレベルからＬＯＷレベルに変化した瞬間の電圧が出力される（ホールド動作）。【００１０】
このように、従来のサンプルホールド回路は、サンプリングクロック信号ＣＬＫがＨＩＧＨレベルのときは単なる増幅器として、またサンプリングクロック信号ＣＬＫがＬＯＷレベルのときは、サンプリングクロック信号ＣＬＫがＨＩＧＨレベルからＬＯＷレベルに変化した瞬間の電圧を保持するホールド回路として動作する。【００１１】
しかしながら、第１の従来例では、ホールド期間中も入力段増幅回路１１は、動作しており、ホールド回路２のソースフォロアとなるＮＭＯＳトランジスタＴｒ３のゲート電位（ＰＲＥＯＵＴ）を揺らす。前述のとおり、通常はＮＭＯＳトランジスタＴｒ４を介して流れる電流源Ｉ２の電流と入力段増幅回路１１の負荷抵抗（Ｒ１２）による電圧降下により、出力信号ＰＲＥＯＵＴの電位は、ＮＭＯＳトランジスタＴｒ３がオフするよう低く設定されている（Ｉ２＞Ｉ１１）。このため、ＮＭＯＳトランジスタＴｒ３は、常にオフ状態となっている。しかしながら、出力信号ＰＲＥＯＵＴの揺れが、ＮＭＯＳトランジスタＴｒ３のゲート・ソース間の寄生容量などにより、保持信号ＶＨＯＬＤへと漏れ込んで保持信号ＶＨＯＬＤを変動させるため、入力信号が出力に漏れ込む（フィードスルー）という問題があった。【００１２】
このフィードスルーの問題を解決するための手段として、図８に示す第２の従来例が開示されている（特許文献１の図２等参照）。この従来例では、電流バイパス回路５をさらに備え、ホールド期間中に、電流バイパス回路５を構成するバイパストランジスタＴｒＢｐを用いて入力段増幅回路１１のバイアス電流（電流源Ｉ１１の電流）を電源ＶＤＤにバイパスさせる。バイアス電流（Ｉ１１）のバイパスによって、入力段差動対であるＮＭＯＳトランジスタＴｒ１１、Ｔｒ１２をオフし、次段のホールド回路２へ入力信号を伝達させないようにすることでフィードスルーを抑制するものである。【００１３】
また、フィードスルーを抑制する別の手段として、図９に示す第３の従来例が開示されている（特許文献２の図２等参照）。この回路は、図６のサンプルホールド回路に対し、ＮＭＯＳトランジスタＴｒ１７、Ｔｒ１８を差動対とするバイアス電流切替回路１４と、ＮＭＯＳトランジスタＴｒ９、Ｔｒ１０を差動対とする一定電圧供給回路１６とをさらに備える。ホールド期間中は、バイアス電流切替回路１４によって、入力段増幅回路１１のバイアス電流（電流源Ｉ１の電流）を、一定電圧（ＨＩＧＨ／ＬＯＷ）が印加された一定電圧供給回路１６にバイパスさせる。バイアス電流のバイパスによって、ＮＭＯＳトランジスタＴｒ３がオフするような一定電圧をホールド回路２に供給することでフィードスルーを抑制するものである。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開平９−１３０１６８号公報
【特許文献２】特開２００６−１５７６４８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
なお、上記特許文献の全開示内容はその引用をもって本書に繰込み記載する。以下の分析は、本発明によって与えられたものである。【００１６】
しかしながら、第２および第３の従来例の回路では、ホールド期間中において、ホールド回路２のソースフォロアとなるＮＭＯＳトランジスタＴｒ３を完全にオフさせるためにバイアス電流源Ｉ２の電流とバイアス電流源Ｉ１１の電流との間には、Ｉ２＞Ｉ１１という制約がある。したがって、ホールド期間中もバイアス電流源Ｉ２の電流を流し続ける必要がある。すなわち、ホールド期間中にホールド動作には関与しないホールド回路側のバイアス電流源Ｉ２の電流も無駄に消費することなり、電力効率が悪いという課題があった。【００１７】
したがって、本発明の目的は、ホールド期間中に、無駄な消費電流を減らして電力効率の良いサンプルホールド回路その制御方法を提供することである。
【課題を解決するための手段】
【００１８】
本発明の１つのアスペクト（側面）に係るサンプルホールド回路は、入力信号を増幅する入力段増幅回路と、サンプリングクロック信号をトリガーとして入力段増幅回路の出力信号を保持するホールド回路と、を備えるサンプルホールド回路であって、ホールド回路がホールド期間中である場合に、ホールド回路のバイアス電流を、サンプルホールド回路と機能的に独立した第１の他の回路に切り替えて該回路に供給する第１のバイアス電流切替回路を備える。【００１９】
本発明の他のアスペクト（側面）に係るサンプルホールド回路の制御方法は、入力信号を増幅する入力段増幅回路と、サンプリングクロック信号をトリガーとして入力段増幅回路の出力信号を保持するホールド回路と、を備えるサンプルホールド回路の制御方法であって、ホールド回路がホールド期間中である場合に、ホールド回路のバイアス電流を、サンプルホールド回路と機能的に独立した第１の他の回路に切り替えて該回路に供給するように制御する。
【発明の効果】
【００２０】
本発明によれば、ホールド期間中に、無駄な消費電流を減らして電力効率を向上させることができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施形態に係るサンプルホールド回路の構成を示すブロック図である。
【図２】本発明の第１の実施例に係るサンプルホールド回路の回路図である。
【図３】本発明の第１の実施例に係るサンプルホールド回路の動作を表すタイミングチャートである。
【図４】本発明の第２の実施例に係るサンプルホールド回路の回路図である。
【図５】本発明の第２の実施例に係るサンプルホールド回路の動作を表すタイミングチャートである。
【図６】第１の従来例のサンプルホールド回路の回路図である。
【図７】第１の従来例のサンプルホールド回路のタイミングチャートである。
【図８】第２の従来例のサンプルホールド回路の回路図である。
【図９】第３の従来例のサンプルホールド回路の回路図である。
【符号の説明】
【００２２】
１  入力段増幅回路
２  ホールド回路
３  出力バッファ
４  入力段バイアス電流切替回路
６  ホールド回路バイアス電流切替回路
ＣＨ  コンデンサ
ＣＬＫ、ＣＬＫＢ  サンプリングクロック信号
Ｉ１、Ｉ２  電流源
ＩＮ、ＩＮＢ  入力信号
ＯＵＴ、ＰＲＥＯＵＴ  出力信号
Ｒ１〜Ｒ５  抵抗素子
Ｔｒ１、Ｔｒ２、Ｔｒ７、Ｔｒ８  ＰＭＯＳトランジスタ
Ｔｒ３〜Ｔｒ６  ＮＭＯＳトランジスタ
ＶＨＯＬＤ  保持信号
ＶＤＤ  電源
【発明を実施するための形態】
【００２３】
本発明の実施形態に係るサンプルホールド回路は、入力信号を増幅する入力段増幅回路と、サンプリングクロック信号をトリガーとして入力段増幅回路の出力信号を保持するホールド回路と、を備えるサンプルホールド回路であって、ホールド回路がホールド期間中である場合に、ホールド回路のバイアス電流を、サンプルホールド回路と機能的に独立した第１の他の回路に切り替えて該回路に供給する第１のバイアス電流切替回路を備える。
【００２４】
本発明のサンプルホールド回路において、上記のサンプルホールド回路を２系統備え、２系統の一方がサンプル期間のとき、他方をホールド期間としてタイムインターリーブ動作させ、双方のサンプルホールド回路の入力段差動増幅回路に対して１つの入力段差動増幅回路用バイアス電流源を共有して備え、第２のバイアス電流切替回路は、一方がホールド期間中は、他方の入力段差動増幅回路にバイアス電流を流すよう電流を切り替えて供給し、双方のサンプルホールド回路のホールド回路に対して１つのホールド回路用バイアス電流源を共有して備え、第１のバイアス電流切替回路は、一方がホールド期間中は、他方のホールド回路にバイアス電流を流すよう電流を切り替えて供給するようにしてもよい。
【００２５】
本発明のサンプルホールド回路において、上記のサンプルホールド回路を複数個備え、それぞれのサンプルホールド回路をタイムインターリーブ動作させるとともに、単一のホールド回路用バイアス電流源を、インターリーブ動作するそれぞれのホールド回路のバイアス電流源として共有して備え、第１のバイアス電流切替回路は、ホールド回路用バイアス電流源におけるバイアス電流を時間的に切替えてそれぞれのホールド回路のバイアス電流として供給するようにしてもよい。
【００２６】
本発明のサンプルホールド回路において、上記のサンプルホールド回路を複数個備え、それぞれのサンプルホールド回路をタイムインターリーブ動作させるとともに、単一の入力段増幅回路用バイアス電流源を、インターリーブ動作するそれぞれの入力段増幅回路のバイアス電流源として共有して備え、単一のホールド回路用バイアス電流源を、インターリーブ動作するそれぞれのホールド回路のバイアス電流源として共有して備え、第１のバイアス電流切替回路は、ホールド回路用バイアス電流源におけるバイアス電流を時間的に切替えてそれぞれのホールド回路のバイアス電流として供給し、第２のバイアス電流切替回路は、入力段増幅回路用バイアス電流源におけるバイアス電流を時間的に切替えてそれぞれの入力段増幅回路のバイアス電流として供給するようにしてもよい。
【００２７】
本発明のサンプルホールド回路において、ホールド回路がホールド期間中である場合に、入力段増幅回路のバイアス電流を、サンプルホールド回路と機能的に独立した第２の他の回路に切り替えて該回路に供給する第２のバイアス電流切替回路をさらに備えるようにしてもよい。
【００２８】
本発明のサンプルホールド回路において、上記のサンプルホールド回路を２系統備え、２系統の一方がサンプル期間のとき、他方をホールド期間としてタイムインターリーブ動作させ、双方のサンプルホールド回路のホールド回路に対して１つのホールド回路用バイアス電流源を共有して備え、第１のバイアス電流切替回路は、一方がホールド期間中は、他方のホールド回路にバイアス電流を流すよう電流を切り替えて供給するようにしてもよい。
【００２９】
本発明のサンプルホールド回路において、ホールド回路は、第１導電型トランジスタのソースフォロアによって構成され、第１のバイアス電流切替回路は、ソースフォロアとそのバイアス電流源との間に設けた第１導電型トランジスタの電流切替差動対によって構成されるようにしてもよい。
【００３０】
本発明のサンプルホールド回路において、入力段増幅回路は、第２導電型トランジスタの差動対による入力段差動増幅回路で構成され、第２のバイアス電流切替回路は、入力段差動増幅回路とそのバイアス電流源との間に設けた第２導電型トランジスタの電流切替差動対によって構成され、ホールド回路は、第１導電型トランジスタのソースフォロアによって構成され、第１のバイアス電流切替回路は、ソースフォロアとそのバイアス電流源との間に設けた第１導電型トランジスタの電流切替差動対によって構成されるようにしてもよい。
【００３１】
図１は、本発明の実施形態に係るサンプルホールド回路の構成を示すブロック図である。図１において、サンプルホールド回路は、入力信号を所定の増幅率で増幅する入力段増幅回路１と、入力段増幅回路１の出力を受け、サンプリングクロック信号をトリガーとして入力段増幅回路１の出力電圧を保持するホールド回路２と、ホールド回路２の出力をバッファリングする出力バッファ３と、を備える。また、ホールド回路２のバイアス電流を、このサンプルホールド回路と機能的に独立した第１の他の回路（以下、別回路または別の回路ブロックという）に切り替えることが可能なホールド回路バイアス電流切替回路６（第１のバイアス電流切替回路）を備える。さらに、入力段増幅回路１のバイアス電流を、このサンプルホールド回路と機能的に独立した第２の他の回路（別回路または別の回路ブロック）に切り替えることが可能な入力段バイアス電流切替回路４（第２のバイアス電流切替回路）とを備える。入力段増幅回路１は、そのバイアス電流が遮断されるとその出力が例えばＧＮＤ電位に下がるような増幅回路を使用する。
【００３２】
入力段バイアス電流切替回路４は、入力段増幅回路１の出力電圧を保持するホールド期間中に、入力段増幅回路１のバイアス電流を第２の別回路に切り替えることによって入力段増幅回路１をオフさせるとともに、その切り替えられたバイアス電流を第２の別回路に供給する。このバイアス電流切替により、ホールド期間中は入力段増幅回路１がオフ状態となり入力信号がホールド回路２に伝達しないため、フィードスルーを抑制することが可能となる。また同時に、切替えられたバイアス電流は、第２の別の回路ブロックにおいて有効利用することで、無駄な消費電流をなくすことが可能となる。
【００３３】
また、本実施形態のサンプルホールド回路では、ホールド期間中は、入力段増幅回路１の出力すなわちホールド回路２の入力は、例えばＧＮＤ電位に下がっているため、ホールド回路２は、オフ状態となる。従って、ホールド期間中はホールド回路２のバイアス電流は、必要なくなる。このため、ホールド回路２のバイアス電流もホールド期間中に電流を切り替えて第１の別の回路ブロックに有効利用することで、さらに無駄な電流を減らし、より電力効率を上げることが可能となる。
【００３４】
さらに、ホールド期間中に切替えられた入力段増幅回路ならびにホールド回路のバイアス電流を、別途用意したもう一つのサンプルホールド回路の入力段増幅回路ならびにホールド回路のバイアス電流として使用し、互いに逆相のサンプリングクロック信号ＣＬＫでインターリーブ動作させることで、無駄な消費電流をなくした効率の良いインターリーブ型サンプルホールド回路を実現するようにしてもよい。すなわち、２つのタイムインターリーブ動作するサンプルホールド回路の入力段増幅回路ならびにホールド回路に対して、それぞれ単一の共通バイアス電流源を交互に時間的にシェアリングすることで、従来無駄に流れていたホールド期間中のバイアス電流をなくし低電力化を図ることが可能となる。
【００３５】
サンプルホールド回路をインターリーブ構成とする場合、インターリーブするサンプルホールド回路の個数は、２個に限定されない。すなわち、サンプリングクロック信号のデューティ比を調整することにより、３個以上のサンプルホールド回路で単一のバイアス電流源を共有することが可能である。従って、インターリーブ動作させるサンプルホールド回路数が増えるほど電力効率が向上し、結果として低電力なサンプルホールド回路を実現することが可能となる。
【００３６】
このように本発明のサンプルホールド回路によれば、入力段増幅回路１の出力電圧を保持するホールド期間中に、入力段増幅回路のバイアス電流を別回路に切り替えることにより入力段増幅回路１をオフさせて入力信号が出力電圧に漏れ込むこと（フィードスルー）を抑制する。また、その切り替えられた入力段増幅回路のバイアス電流を別回路に供給する。さらに、ホールド回路２のバイアス電流を別回路に切り替えることが可能なホールド回路バイアス電流切替回路６を備え、ホールド期間中のホールド回路２のバイアス電流を別回路に供給する。
【００３７】
また、本発明によれば、サンプルホールド回路を複数個並べ、各々をタイムインターリーブ動作させてサンプリング周波数を向上させるとともに、単一の入力段増幅回路用バイアス電流源を、各々インターリーブ動作する入力段増幅回路のバイアス電流源として共有し、該バイアス電流を時間的に切替えて各々の入力段増幅器のバイアス電流として利用するサンプルホールド回路が得られる。さらに、単一のホールド回路用バイアス電流源を各々インターリーブ動作するホールド回路のバイアス電流源として共有し、該バイアス電流を時間的に切替えて各々のホールド回路のバイアス電流として利用するサンプルホールド回路が得られる。
【００３８】
以下、実施例に即し、回路の詳細について説明する。
【実施例１】
【００３９】
図２は、本発明の第１の実施例に係るサンプルホールド回路の回路図である。図２において、図９と同一の符号は同一物を表し、その説明を省略する。第１の実施例に係るサンプルホールド回路において、入力段増幅回路１は、ＰＭＯＳトランジスタＴｒ１、Ｔｒ２、抵抗素子Ｒ１〜Ｒ４を備える。また、入力段バイアス電流切替回路４は、差動対を構成するＰＭＯＳトランジスタＴｒ７、Ｔｒ８を備え、ＰＭＯＳトランジスタＴｒ７、Ｔｒ８のソースは、共通に電流源Ｉ１を介して電源ＶＤＤに接続される。【００４０】
図２において、入力段増幅回路１、入力段バイアス電流切替回路４は、それぞれ図９の入力段増幅回路１１、バイアス電流切替回路１４に対応し同様の構成であるが、トランジスタをＮＭＯＳトランジスタの代わりにＰＭＯＳトランジスタとし、電源ＶＤＤと接地との接続関係を図９に対して入れ替えている。また、図９に示した一定入力電圧を与えるための差動対（Ｔｒ９、Ｔｒ１０）を削除し、ＰＭＯＳトランジスタＴｒ８によって切替えられたバイアス電流は、そのまま第２の別の回路ブロックへの電流としてバイパスされる。さらに、ホールド回路バイアス電流切替回路６中のＮＭＯＳトランジスタＴｒ４によって切替えられたバイアス電流は、そのまま第１の別の回路ブロックの電流としてバイパスされる。【００４１】
次に、図３に示すタイミングチャートを用いて本実施例のサンプルホールド回路の動作を説明する。サンプリングクロック信号ＣＬＫがＨＩＧＨレベルの時は、Ｔｒ７側にバイアス電流源Ｉ１の電流が流れる。したがって、入力段増幅回路１は、オンとなってＰＭＯＳ差動増幅回路として動作する。そして、入力信号ＩＮとＩＮＢの差電圧を所定の増幅率で増幅して、次段のホールド回路２へ出力信号ＰＲＥＯＵＴを伝達する。【００４２】
また、ホールド回路２に関して、Ｔｒ５側に電流源Ｉ２の電流が流れるため、Ｔｒ３は、ソースフォロアとして動作し、出力信号ＰＲＥＯＵＴを受けてコンデンサＣＨＯＬＤをチャージすると共に出力信号ＰＲＥＯＵＴに対応した保持信号ＶＨＯＬＤを出力する。出力バッファ３は、ソースフォロアのバッファとして動作し、ホールド回路２の出力電圧である保持信号ＶＨＯＬＤを入力し、高いインピーダンスで受けてバッファリングして出力信号ＯＵＴを出力する。【００４３】
このようにサンプリングクロックＣＬＫがＨＩＧＨレベル時に、サンプリングモードとして動作し、入力信号に対応した電圧が出力信号ＯＵＴとして出力される。【００４４】
一方、サンプリングクロック信号ＣＬＫがＬＯＷレベル時に、本実施例のサンプルホールド回路は、ホールドモードとして動作し、サンプリングクロック信号ＣＬＫがＨＩＧＨレベル→ＬＯＷレベルに変化した瞬間の電圧を保持する。すなわち、サンプリングクロック信号ＣＬＫがＨＩＧＨレベル→ＬＯＷレベルに変化した瞬間にＴｒ５はオフとなり、ソースフォロアを構成するＴｒ３の駆動電流が断たれる。その一方で、バイアス電流切替用差動対であるＴｒ７、Ｔｒ８において、Ｔｒ８側がオンとなる。このため、ＰＭＯＳ入力段差動増幅器にはバイアス電流が供給されずオフとなり、バイアス電流Ｉ１は、Ｔｒ８を介して別の回路へとバイパスされる。同時に、ＰＭＯＳ入力段差動増幅回路のドレイン負荷である抵抗素子Ｒ２には電流が流れなくなるため、出力信号ＰＲＥＯＵＴの電位は、ＧＮＤ電位に下がる。これにより、次段のホールド回路２のソースフォロアを構成するＴｒ３は、オフとなり、電圧保持用のコンデンサＣＨは、Ｔｒ３から切り離される。このとき、コンデンサＣＨに蓄積された電荷が保持されているため、サンプリングクロック信号ＣＬＫがＬＯＷレベルのときは、該サンプリングクロック信号がＨＩＧＨレベル→ＬＯＷレベルに切り替わった瞬間の電圧をホールドすることになる。【００４５】
このように、ホールド期間中はＰＭＯＳ入力差動増幅回路のバイアス電流を遮断してオフにすることで、入力信号がホールド回路段へ漏れ込むことがなくなりフィードスルーが抑止される。また同時に、従来、ホールド回路２のＮＭＯＳトランジスタＴｒ３をオフするために使用していたホールド回路２のバイアス電流源Ｉ２の電流が必要なくなる。従って、ホールド期間中に切り替えられたホールド回路２のバイアス電流源Ｉ２の電流を別の回路に有効利用することが可能となる。【００４６】
以上のように、本実施例のサンプルホールド回路によれば、ホールド期間中に入力段増幅回路１ならびにホールド回路２の各々のバイアス電流を切替えることによってフィードスルーの抑制を行いつつ、切替えられたバイアス電流を別の回路に有効利用することで電力効率を上げ、低電力化を図ることができる。【００４７】
また、本実施例のサンプルホールド回路では、ＭＯＳＦＥＴによるサンプルホールド回路を示しているが、バイポーラトランジスタによる同様の回路の場合にも適用可能である。【００４８】
さらに、本実施例のサンプルホールド回路では、ＰＭＯＳ差動対からなる入力段増幅回路１とＮＭＯＳソースフォロアを用いたホールド回路２の組み合わせを使用している。しかし、これに限定されることなく、ＮＭＯＳ差動対からなる入力段増幅回路１とＰＭＯＳソースフォロアを用いたホールド回路２の組み合わせとしてもよいことは言うまでもない。
【実施例２】
【００４９】
図４は、本発明の第２の実施例に係るサンプルホールド回路の回路図である。また、図５にそのタイミングチャートを示す。本実施例のサンプルホールド回路は、第１の実施例で示したサンプルホールド回路をＡ系とＢ系と２つ用意し、互いに逆相の位相関係を持ったサンプリングクロック信号でタイムインターリーブ動作させる。さらに、単一の入力段増幅回路共通のバイアス電流源Ｉ１ならびに単一のホールド回路共通のバイアス電流源Ｉ２を、２つのサンプルホールド回路の入力段増幅回路ならびにホールド回路のバイアス電流源としてそれぞれ共有し、入力段バイアス電流切替回路４ならびホールド回路バイアス電流切替回路６によって時間的に切替えて動作させる構成となっている。すなわち、Ａ系がサンプルモードである時にＢ系をホールドモードとして、Ａ系がホールドモードである時に、Ｂ系をサンプルモードとして、交互にインターリーブ動作させ、尚且つ、共通のバイアス電流源Ｉ１ならびにＩ２は、Ａ系がホールド期間中にある場合、Ｂ系のバイアス電流として、Ｂ系がホールド期間中である場合、Ａ系のバイアス電流として利用する構成となっている。【００５０】
このようなサンプルホールド回路によれば、従来無駄に消費していたバイアス電流を、逆相のサンプリングクロック信号でインターリーブ動作するもう一つのサンプルホールド回路に有効利用することが可能となる。したがって、電力効率を上げて結果として低電力なタイムインターリーブ型のサンプルホールド回路を実現することができる。【００５１】
また、以上の説明では、２つのサンプルホールド回路をタイムインターリーブ動作させた例について説明した。しかしこれに限定されることなく、３つ以上のサンプルホールド回路をタイムインターリーブ動作させることも可能である。この場合には、サンプリングクロック信号ＣＬＫ、ＣＬＫＢのデューティ比をサンプルホールド回路の数に応じて変更することで、バイアス電流の共有化が可能である。従って、インターリーブ数を増やせば増やすほど電力の高効率化を図ることが可能となる。【００５２】
本発明のサンプルホールド回路の特徴を纏めると以下のとおりである。【００５３】
（１）
入力信号を所定の増幅率で増幅する入力段増幅回路と、前記入力段増幅回路の出力を受け、サンプリングクロック信号をトリガーとして前記入力段増幅回路の出力電圧を保持するホールド回路と、前記ホールド回路に接続されて出力電圧を保持するための電圧保持用コンデンサＣＨと、前記ホールド回路の出力をバッファリングする出力バッファからなるサンプルホールド回路において、前記入力段増幅回路のバイアス電流を別回路に切り替えることが可能な入力段バイアス電流切替回路を備え、前記入力段増幅回路の出力電圧を保持するホールド期間中に、前記入力段増幅回路のバイアス電流を別回路に切り替えることにより入力段増幅回路をオフさせて入力信号が出力電圧に漏れ込むこと（フィードスルー）を抑制するとともに、その切り替えられた入力段増幅回路のバイアス電流を別回路に供給することを特徴とし、さらに、前記ホールド回路のバイアス電流を別回路に切り替えることが可能なホールド回路バイアス電流切替回路を備え、ホールド期間中の前記ホールド回路のバイアス電流を別回路に供給することを特徴とするサンプルホールド回路。【００５４】
（２）
上記（１）記載のサンプルホールド回路を複数個並べ、各々をタイムインターリーブ動作させてサンプリング周波数を向上させるとともに、単一の入力段増幅回路用バイアス電流源を、各々インターリーブ動作する入力段増幅回路のバイアス電流源として共有し、該バイアス電流を時間的に切替えて各々の入力段増幅器のバイアス電流として利用することを特徴とし、さらに、単一のホールド回路用バイアス電流源を各々インターリーブ動作するホールド回路のバイアス電流源として共有し、該バイアス電流を時間的に切替えて各々のホールド回路のバイアス電流として利用することを特徴とするサンプルホールド回路。【００５５】
（３）
前記入力段増幅回路はＰＭＯＳ  ＦＥＴ差動対による入力段差動増幅回路で構成され、さらに前記ホールド回路はＮＭＯＳ  ＦＥＴソースフォロアとそのバイアス電流源をＮＭＯＳ  ＦＥＴ差動対で別回路に切り替えることが可能なホールド回路バイアス電流切替回路からなる電流切替ソースフォロア型ホールド回路で構成され、さらには、前記入力段バイアス電流切替回路は前記入力段差動増幅回路とそのバイアス電流源との間に設けたＰＭＯＳ  ＦＥＴ電流切替差動対により実現することを特徴とする上記（１）記載のサンプルホールド回路。【００５６】
（４）
上記（３）記載のサンプルホールド回路を２系統用意し、一方がサンプル期間のとき、もう一方をホールド期間としてタイムインターリーブ動作させるとともに、両サンプルホールド回路の入力段差動増幅回路に対して１つの入力段差動増幅回路用バイアス電流源を共有し、一方がホールド期間中は、もう一方の入力段差動増幅回路にバイアス電流を流すよう電流を切り替えることを特徴とし、さらには、両サンプルホールド回路のホールド回路に対して１つのホールド回路用バイアス電流源を共有し、一方がホールド期間中は、もう一方のホールド回路にバイアス電流を流すよう電流を切り替えることを特徴としたサンプルホールド回路。【００５７】
なお、本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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