(57)【要約】  ホールド時のフィードスルーを抑制するとともに、高速性能を劣化させること無く、無駄な消費電流をなくして電力効率を向上させる。入力信号を増幅する入力段増幅回路１と、サンプリングクロック信号をトリガーとして入力段増幅回路１の出力信号を保持するホールド回路２と、を備えるサンプルホールド回路であって、ホールド回路２がホールド期間中である場合に、入力段増幅回路１のバイアス電流を、サンプルホールド回路と機能的に独立した他の回路に切り替えて該回路に供給するバイアス電流切替回路４を備える（図１）。
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【特許請求の範囲】
【請求項１】
入力信号を増幅する入力段増幅回路と、
サンプリングクロック信号をトリガーとして前記入力段増幅回路の出力信号を保持するホールド回路と、
を備えるサンプルホールド回路であって、
前記ホールド回路がホールド期間中である場合に、前記入力段増幅回路のバイアス電流を、前記サンプルホールド回路と機能的に独立した他の回路に切り替えて該回路に供給するバイアス電流切替回路を備えることを特徴とするサンプルホールド回路。
【請求項２】
請求項１記載のサンプルホールド回路を複数個備え、
それぞれの前記サンプルホールド回路をタイムインターリーブ動作させるとともに、単一の入力段増幅回路用バイアス電流源を、インターリーブ動作するそれぞれの前記入力段増幅回路用のバイアス電流源として共有して備え、
前記バイアス電流切替回路は、前記入力段増幅回路用のバイアス電流源におけるバイアス電流を時間的に切替えてそれぞれの前記入力段増幅回路のバイアス電流として供給することを特徴とするサンプルホールド回路。
【請求項３】
前記入力段増幅回路は、差動対による入力段差動増幅回路で構成され、
前記バイアス電流切替回路は、前記入力段差動増幅回路と前記入力段差動増幅回路用のバイアス電流源との間に設けたバイアス電流切替用の差動対によって構成されることを特徴とする請求項１記載のサンプルホールド回路。
【請求項４】
請求項３記載のサンプルホールド回路を２系統備え、
２系統の一方がサンプル期間のとき、他方をホールド期間としてタイムインターリーブ動作させると共に、双方のサンプルホールド回路の入力段差動増幅回路に対して１つのバイアス電流源を共有して備え、
前記バイアス電流切替回路は、一方がホールド期間中は、他方の入力段差動増幅回路にバイアス電流を流すよう電流を切り替えて供給することを特徴とするサンプルホールド回路。
【請求項５】
入力信号を増幅する入力段増幅回路と、サンプリングクロック信号をトリガーとして前記入力段増幅回路の出力信号を保持するホールド回路と、を備えるサンプルホールド回路の制御方法であって、
前記ホールド回路がホールド期間中である場合に、前記入力段増幅回路のバイアス電流を、前記サンプルホールド回路と機能的に独立した他の回路に切り替えて該回路に供給するように制御することを特徴とするサンプルホールド回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願の記載］
本発明は、日本国特許出願：特願２００８−２３８１９９号（２００８年９月１７日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
本発明は、サンプルホールド回路およびその制御方法に関し、特に電流切替ソースフォロア型のサンプルホールド回路およびその制御方法に関する。
【背景技術】
【０００２】
高速な信号を扱うアナログデジタル変換器などに利用されるサンプルホールド回路において、電流切替ソースフォロア型のサンプルホールド回路がしばしば用いられる。【０００３】
図６に電流切替ソースフォロア型のサンプルホールド回路の第１の従来例を示す（特許文献２の図８等参照）。このサンプルホールド回路は、入力信号ＩＮおよびＩＮＢの差電圧を所定の増幅率で増幅する入力段増幅回路１と、入力段増幅回路１のアナログ出力電圧を保持する電流切替ソースフォロア型のホールド回路２と、ホールド回路２の出力をバッファリングする出力バッファ３から構成される。【０００４】
入力段増幅回路１は、ＭＯＳトランジスタＴｒ１、Ｔｒ２、抵抗素子Ｒ１〜Ｒ４を備える。ＭＯＳトランジスタＴｒ１は、ドレインを抵抗素子Ｒ１を介して電源ＶＤＤに接続し、ソースを抵抗素子Ｒ３を介して電流源Ｉ１に接続し、ゲートに入力信号ＩＮを与える。ＭＯＳトランジスタＴｒ２は、ドレインを抵抗素子Ｒ２を介して電源ＶＤＤに接続し、ソースを抵抗素子Ｒ４を介して電流源Ｉ１に接続し、ゲートに入力信号ＩＮと逆相となる入力信号ＩＮＢを与える。このような入力段増幅回路１は、入力段差動増幅回路として構成され、入力信号ＩＮおよびＩＮＢの差電圧を所定の増幅率で増幅し、ＭＯＳトランジスタＴｒ２のドレインから出力信号ＰＲＥＯＵＴとしてホールド回路２に供給する。【０００５】
ホールド回路２は、ＭＯＳトランジスタＴｒ３〜Ｔｒ５、電流源Ｉ２、電圧保持用のコンデンサＣＨを備える。ＭＯＳトランジスタＴｒ３は、ドレインを電源ＶＤＤに接続し、ソースをコンデンサＣＨの一端およびＭＯＳトランジスタＴｒ５のドレインに接続し、ゲートに出力信号ＰＲＥＯＵＴを与える。ＭＯＳトランジスタＴｒ４は、ドレインをＭＯＳトランジスタＴｒ３のゲートに接続し、ソースを電流源Ｉ２に接続し、ゲートにサンプリングクロック信号ＣＬＫＢを与える。ＭＯＳトランジスタＴｒ５は、ソースを電流源Ｉ２に接続し、ゲートにサンプリングクロック信号ＣＬＫＢと逆相となるサンプリングクロック信号ＣＬＫを与える。コンデンサＣＨは、他端を接地し、一端に保持信号ＶＨＯＬＤが与えられる。【０００６】
出力バッファ３は、ＭＯＳトランジスタＴｒ６、抵抗素子Ｒ５を備える。ＭＯＳトランジスタＴｒ６は、ドレインを電源ＶＤＤに接続し、ソースから出力信号ＯＵＴを出力すると共にソースを抵抗素子Ｒ５を介して接地し、ゲートをコンデンサＣＨの一端に接続する。【０００７】
図７のタイミングチャートを参照してサンプルホールド回路の動作を説明する。まず、サンプリングクロック信号ＣＬＫがＨＩＧＨレベル（ＣＬＫＢはＬＯＷレベル）の時、入力段増幅回路１は、単なる線形な増幅回路として動作し、入力電圧ＩＮとＩＮＢの差電圧に比例した電圧を出力信号ＰＲＥＯＵＴとして出力する。また、ホールド回路２では、電流源Ｉ２の電流がＭＯＳトランジスタＴｒ５側に流れるため、ＭＯＳトランジスタＴｒ３は、単なるソースフォロアとして動作し、コンデンサＣＨを充電しながら出力信号ＰＲＥＯＵＴに応じた電圧を保持信号ＶＨＯＬＤとして出力する。そして、出力バッファ３は、保持信号ＶＨＯＬＤをハイインピーダンスで受けて出力信号ＯＵＴとして保持信号ＶＨＯＬＤに応じた電圧を出力信号ＯＵＴとして出力する。すなわち、サンプリングクロック信号ＣＬＫがＨＩＧＨレベル（ＣＬＫＢはＬＯＷレベル）のときは、サンプルホールド回路は、単なる増幅器としてサンプル動作し、入力信号に追従した出力信号ＯＵＴを出力する。【０００８】
一方、サンプリングクロック信号ＣＬＫがＬＯＷレベル（ＣＬＫＢはＨＩＧＨレベル）の時は、ＭＯＳトランジスタＴｒ５がオフする一方で、電流源Ｉ２の電流は、ＭＯＳトランジスタＴｒ４を介して前段の入力段増幅回路１の抵抗素子Ｒ２を流れることとなる。したがって、抵抗素子Ｒ２におけるＭＯＳトランジスタＴｒ３のゲートとの接続点にＲ２×Ｉ２分の電圧ドロップが発生して出力信号ＰＲＥＯＵＴの電位が下がり、ＭＯＳトランジスタＴｒ３がＯＦＦする（ただし、最大入力が印加されてもＴｒ３がオンにならないように、Ｉ２＞Ｉ１である必要がある。この条件では出力信号ＰＲＥＯＵＴの電位は電圧ドロップＲ２×Ｉ２によってＴｒ３が常にオフ状態となる）。これにより、コンデンサＣＨは、ＭＯＳトランジスタＴｒ３から切り離される。しかし、コンデンサＣＨには、サンプリングクロック信号ＣＬＫがＨＩＧＨレベルからＬＯＷレベルに切り替わる直前の電荷が保持されている。したがって、保持信号ＶＨＯＬＤの電位は、保持されることになり、出力バッファ３からは、サンプリングクロック信号がＨＩＧＨレベルからＬＯＷレベルに変化した瞬間の電圧が出力される（ホールド動作）。【０００９】
このように、従来のサンプルホールド回路は、サンプリングクロック信号ＣＬＫがＨＩＧＨレベルのときは単なる増幅器として、またサンプリングクロック信号ＣＬＫがＬＯＷレベルのときは、サンプリングクロック信号ＣＬＫがＨＩＧＨレベルからＬＯＷレベルに変化した瞬間の電圧を保持するホールド回路として動作する。【００１０】
しかしながら、第１の従来例では、ホールド期間中も入力段増幅回路１は、動作しており、ホールド回路２のソースフォロアとなるＭＯＳトランジスタＴｒ３のゲート電位（ＰＲＥＯＵＴ）を揺らす。前述のとおり、通常はＭＯＳトランジスタＴｒ４を介して流れる電流源Ｉ２の電流と入力段増幅回路１の負荷抵抗（Ｒ２）による電圧降下により、出力信号ＰＲＥＯＵＴの電位は、ＭＯＳトランジスタＴｒ３がオフするよう低く設定されている（Ｉ２＞Ｉ１）。このため、ＭＯＳトランジスタＴｒ３は、常にオフ状態となっている。しかしながら、出力信号ＰＲＥＯＵＴの揺れが、ＭＯＳトランジスタＴｒ３のゲート・ソース間の寄生容量などにより、保持信号ＶＨＯＬＤへと漏れ込んで保持信号ＶＨＯＬＤを変動させるため、入力信号が出力に漏れ込む（フィードスルー）という問題があった。【００１１】
このフィードスルーの問題を解決するための手段として、図８に示す第２の従来例が開示されている（特許文献１の図２等参照）。この従来例では、電流バイパス回路５をさらに備え、ホールド期間中に、電流バイパス回路５を構成するバイパストランジスタＴｒＢｐを用いて入力段増幅回路１のバイアス電流（電流源Ｉ１の電流）を電源ＶＤＤにバイパスさせる。バイアス電流（Ｉ１）のバイパスによって、入力段差動対であるＭＯＳトランジスタＴｒ１、Ｔｒ２をオフし、次段のホールド回路２へ入力信号を伝達させないようにすることでフィードスルーを抑制するものである。【００１２】
また、フィードスルーを抑制する別の手段として、図９に示す第３の従来例が開示されている（特許文献２の図２等参照）。この回路は、図６のサンプルホールド回路に対し、ＭＯＳトランジスタＴｒ７、Ｔｒ８を差動対とするバイアス電流切替回路４と、ＭＯＳトランジスタＴｒ９、Ｔｒ１０を差動対とする一定電圧供給回路６とをさらに備える。ホールド期間中は、バイアス電流切替回路４によって、入力段増幅回路１のバイアス電流（電流源Ｉ１の電流）を、一定電圧（ＨＩＧＨ／ＬＯＷ）が印加された一定電圧供給回路６にバイパスさせる。バイアス電流のバイパスによって、ＭＯＳトランジスタＴｒ３がオフするような一定電圧をホールド回路２に供給することでフィードスルーを抑制するものである。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開平９−１３０１６８号公報
【特許文献２】特開２００６−１５７６４８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
なお、上記特許文献の全開示内容はその引用をもって本書に繰込み記載する。以下の分析は、本発明によって与えられたものである。【００１５】
しかしながら、第２の従来例の回路では、ホールド期間中に電源にバイパスされたバイアス電流（電流源Ｉ１の電流）は、回路動作上ホールド動作には関与しない電流であり、無駄な電力を消費するという問題があった。また、第３の従来例の回路では、入力段差動増幅回路の負荷が増大するために高周波特性が劣化し、高速性が損なわれるという問題があった。【００１６】
このように、従来の手段では、高速性能を損なうことなくフィードスルーの抑制と低消費電力を両立することが困難であった。【００１７】
したがって、本発明の目的は、ホールド時のフィードスルーを抑制するとともに、高速性能を劣化させること無く、無駄な消費電流を減らして電力効率の良いサンプルホールド回路およびその制御方法を提供することである。
【課題を解決するための手段】
【００１８】
本発明の１つのアスペクト（側面）に係るサンプルホールド回路は、入力信号を増幅する入力段増幅回路と、サンプリングクロック信号をトリガーとして入力段増幅回路の出力信号を保持するホールド回路と、を備えるサンプルホールド回路であって、ホールド回路がホールド期間中である場合に、入力段増幅回路のバイアス電流を、サンプルホールド回路と機能的に独立した他の回路に切り替えて該回路に供給するバイアス電流切替回路を備える。【００１９】
本発明の他のアスペクト（側面）に係るサンプルホールド回路の制御方法は、入力信号を増幅する入力段増幅回路と、サンプリングクロック信号をトリガーとして入力段増幅回路の出力信号を保持するホールド回路と、を備えるサンプルホールド回路の制御方法であって、ホールド回路がホールド期間中である場合に、入力段増幅回路のバイアス電流を、サンプルホールド回路と機能的に独立した他の回路に切り替えて該回路に供給するように制御する。
【発明の効果】
【００２０】
本発明によれば、ホールド時のフィードスルーを抑制するとともに、高速性能を劣化させること無く、無駄な消費電流を減らして電力効率を向上させることができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施形態に係るサンプルホールド回路の構成を示すブロック図である。
【図２】本発明の第１の実施例に係るサンプルホールド回路の回路図である。
【図３】本発明の第１の実施例に係るサンプルホールド回路の動作を表すタイミングチャートである。
【図４】本発明の第２の実施例に係るサンプルホールド回路の回路図である。
【図５】本発明の第２の実施例に係るサンプルホールド回路の動作を表すタイミングチャートである。
【図６】第１の従来例のサンプルホールド回路の回路図である。
【図７】第１の従来例のサンプルホールド回路のタイミングチャートである。
【図８】第２の従来例のサンプルホールド回路の回路図である。
【図９】第３の従来例のサンプルホールド回路の回路図である。
【符号の説明】
【００２２】
１  入力段増幅回路
２  ホールド回路
３  出力バッファ
４  バイアス電流切替回路
ＣＨ  コンデンサ
ＣＬＫ、ＣＬＫＢ  サンプリングクロック信号
Ｉ１、Ｉ２  電流源
ＩＮ、ＩＮＢ  入力信号
ＯＵＴ、ＰＲＥＯＵＴ  出力信号
Ｒ１〜Ｒ５  抵抗素子
Ｔｒ１〜Ｔｒ８  ＭＯＳトランジスタ
ＶＨＯＬＤ  保持信号
ＶＤＤ  電源
【発明を実施するための形態】
【００２３】
本発明の実施形態に係るサンプルホールド回路は、入力信号を増幅する入力段増幅回路と、サンプリングクロック信号をトリガーとして入力段増幅回路の出力信号を保持するホールド回路と、を備えるサンプルホールド回路であって、ホールド回路がホールド期間中である場合に、入力段増幅回路のバイアス電流を、サンプルホールド回路と機能的に独立した他の回路に切り替えて該回路に供給するバイアス電流切替回路を備える。
本発明のサンプルホールド回路において、上記のサンプルホールド回路を複数個備え、それぞれのサンプルホールド回路をタイムインターリーブ動作させるとともに、単一の入力段増幅回路用バイアス電流源を、インターリーブ動作するそれぞれの入力段増幅回路用のバイアス電流源として共有して備え、バイアス電流切替回路は、入力段増幅回路用のバイアス電流源におけるバイアス電流を時間的に切替えてそれぞれの入力段増幅回路のバイアス電流として供給するようにしてもよい。
本発明のサンプルホールド回路において、入力段増幅回路は、差動対による入力段差動増幅回路で構成され、バイアス電流切替回路は、入力段差動増幅回路と入力段差動増幅回路用のバイアス電流源との間に設けたバイアス電流切替用の差動対によって構成されるようにしてもよい。
本発明のサンプルホールド回路において、上記のサンプルホールド回路を２系統備え、２系統の一方がサンプル期間のとき、他方をホールド期間としてタイムインターリーブ動作させると共に、双方のサンプルホールド回路の入力段差動増幅回路に対して１つのバイアス電流源を共有して備え、バイアス電流切替回路は、一方がホールド期間中は、他方の入力段差動増幅回路にバイアス電流を流すよう電流を切り替えて供給するようにしてもよい。
図１は、本発明の実施形態に係るサンプルホールド回路の構成を示すブロック図である。図１において、サンプルホールド回路は、入力信号を所定の増幅率で増幅する入力段増幅回路１と、入力段増幅回路１の出力を受け、サンプリングクロック信号をトリガーとして入力段増幅回路１の出力電圧を保持するホールド回路２と、ホールド回路２の出力をバッファリングする出力バッファ３と、入力段増幅回路１のバイアス電流を、このサンプルホールド回路と機能的に独立した他の回路（以下、別回路または別の回路ブロックという）に切り替えることが可能なバイアス電流切替回路４とを備える。バイアス電流切替回路４は、入力段増幅回路１の出力電圧を保持するホールド期間中に、入力段増幅回路１のバイアス電流を別回路に切り替えることによって入力段増幅回路１をオフさせて入力信号が出力電圧に漏れ込むこと（フィードスルー）を抑制するとともに、その切り替えられたバイアス電流を別回路に供給する。
【００２４】
このように本発明のサンプルホールド回路は、ホールド期間中に入力段増幅回路１のバイアス電流を、バイアス電流切替回路４を用いて別の回路ブロックに切り替える構成をとる。したがって、ホールド期間中において、入力段増幅回路１がオフ状態となり入力信号がホールド回路２に伝達しないため、フィードスルーを抑制することが可能となる。同時に、切替えられたバイアス電流は、別の回路ブロックにおいて有効活用することで、無駄な消費電流をなくすことが可能となる。また、本サンプルホールド回路では、入力段増幅回路１の負荷を増大させることがないため、高速性を損なうことはない。
【００２５】
さらに、ホールド期間中に切替えられたバイアス電流を、別途用意したもう一つのサンプルホールド回路の入力段増幅回路のバイアス電流として使用し、互いに逆相のサンプリングクロック信号でインターリーブ動作させることで、無駄な消費電流をなくした効率の良いインターリーブ型サンプルホールド回路を実現するようにしてもよい。すなわち、２つのタイムインターリーブ動作するサンプルホールド回路の入力段増幅回路に対して、単一の共通バイアス電流源を交互に時間的にシェアリングすることで、従来無駄に流れていたホールド期間中のバイパス電流をなくし低電力化を図ることが可能となる。
【００２６】
サンプルホールド回路をインターリーブ構成とする場合、インターリーブするサンプルホールド回路の個数は、２個に限定されない。すなわち、サンプリングクロック信号のデューティ比を調整することにより、３個以上のサンプルホールド回路で単一の入力段バイアス電流源を共有することが可能である。従って、インターリーブ動作させるサンプルホールド回路数が増えるほど電力効率が向上し、結果として低電力なサンプルホールド回路を実現することが可能となる。
【００２７】
このように本発明のサンプルホールド回路によれば、入力段増幅回路１の出力電圧を保持するホールド期間中に、入力段増幅回路１のバイアス電流を別回路に切り替えることにより入力段増幅回路１をオフさせて入力信号が出力電圧に漏れ込むこと（フィードスルー）を抑制するとともに、その切り替えられたバイアス電流を別回路に利用することができる。
【００２８】
また、本発明によれば、サンプルホールド回路を複数個並べ、各々をタイムインターリーブ動作させてサンプリング周波数を向上させるとともに、単一のバイアス電流源を各々の入力段増幅回路で共有し、該バイアス電流を時間的に切替えて各々の入力段増幅器のバイアス電流として利用するサンプルホールド回路が得られる。
【００２９】
以下、実施例に即し、回路の詳細について説明する。
【実施例１】
【００３０】
図２は、本発明の第１の実施例に係るサンプルホールド回路の回路図である。図２において、図９と同一の符号は同一物を表し、その説明を省略する。第１の実施例に係るサンプルホールド回路は、ホールド期間中において、バイアス電流切替回路４によって、入力段増幅回路１のバイアス電流（電流源Ｉ１の電流）を別回路に供給するように構成される。【００３１】
図８に示した第２の従来例との違いは、従来例では入力段差動増幅回路のバイアス電流をバイパスするために入力段差動対Ｔｒ１、Ｔｒ２と並列接続されたバイパストランジスタＴｒＢｐを用いているのに対し、本発明ではＴｒ７、Ｔｒ８による電流切替用差動対を用いている点である。また、図９に示した第３の従来例との違いは、従来例で必要であった一定入力電圧を与えるための差動対（Ｔｒ９、Ｔｒ１０）を削除し、切替えられたバイアス電流は、そのまま別の回路ブロックのバイアス電流としてバイパスされている点である。【００３２】
次に、図３に示すタイミングチャートを用いて本実施例のサンプルホールド回路の動作を説明する。サンプリングクロック信号ＣＬＫがＨＩＧＨレベルの時は、Ｔｒ７側にバイアス電流（電流源Ｉ１の電流）が流れる。したがって、入力段増幅回路１は、オンとなって差動増幅回路として動作する。そして、入力信号ＩＮとＩＮＢの差電圧を所定の増幅率で増幅して、次段のホールド回路２へ出力信号ＰＲＥＯＵＴを伝達する。【００３３】
また、ホールド回路２に関しては、Ｔｒ５側に電流源Ｉ２の電流が流れるため、Ｔｒ３は、ソースフォロアとして動作し、出力信号ＰＲＥＯＵＴを受けてコンデンサＣＨＯＬＤをチャージすると共に出力信号ＰＲＥＯＵＴに対応した保持信号ＶＨＯＬＤを出力する。出力バッファ３は、ソースフォロアのバッファとして動作し、ホールド回路２の出力電圧である保持信号ＶＨＯＬＤを入力し、高いインピーダンスで受けてバッファリングして出力信号ＯＵＴを出力する。【００３４】
このようにサンプリングクロックＣＬＫがＨＩＧＨレベル時に、サンプリングモードとして動作し、入力信号に対応した電圧が出力信号ＯＵＴとして出力される。【００３５】
一方、サンプリングクロック信号ＣＬＫがＬＯＷレベル時に、本実施例のサンプルホールド回路は、ホールドモードとして動作し、サンプリングクロック信号ＣＬＫがＨＩＧＨレベル→ＬＯＷレベルに変化した瞬間の電圧を保持する。すなわち、サンプリングクロック信号ＣＬＫがＨＩＧＨレベル→ＬＯＷレベルに変化した瞬間にＴｒ５はオフとなり、ソースフォロアを構成するＴｒ３の駆動電流が断たれる。その一方でＴｒ４がオンとなるため、電流源Ｉ２の電流は、Ｔｒ４を通して入力段増幅回路１のＴｒ２の負荷である抵抗素子Ｒ２を介して流れることになり、抵抗素子Ｒ２にＲ２×Ｉ２分の電圧降下が生じる。この電圧降下によって入力段増幅回路１の出力である出力信号ＰＲＥＯＵＴの電位（Ｔｒ３のゲート電位）が下がり、Ｔｒ３がオフし、電圧保持用のコンデンサＣＨは、Ｔｒ３から切り離される。このとき、コンデンサＣＨに蓄積された電荷が保持されるため、サンプリングクロック信号ＣＬＫがＬＯＷレベルの時は、サンプリングクロック信号ＣＬＫがＨＩＧＨレベル→ＬＯＷレベルに切り替わった瞬間の電圧をホールドすることになる。【００３６】
また、このときバイアス電流切替回路４を構成する差動対（Ｔｒ７、Ｔｒ８）において、Ｔｒ８側がオンとなるため、入力段増幅器１は、バイアス電流が供給されずオフとなり、バイアス電流（電流源Ｉ１の電流）は、Ｔｒ８を介して別回路へとバイパスされる。従って、ホールド期間中において入力段増幅回路１は、オフとなっているために、入力信号がホールド段へ漏れ込むことがなくなりフィードスルーが抑止される仕組みとなっている。ただし、このとき入力段増幅回路１のバイアス電流がなくなることで、Ｔｒ３のゲートの電位が上昇してしまう。しかしながら、第２の従来例と同様に、Ｉ２＞Ｉ１という関係が保たれていれば、Ｒ２×Ｉ２の電圧降下分により、ホールド回路２のトランジスタＴｒ３がオンすることはない。【００３７】
このように、本実施例のサンプルホールド回路によれば、ホールド期間中は入力段増幅回路１のバイアス電流を切替えて入力段増幅回路１をオフすることによってフィードスルーの抑制を行いつつ、切替えられたバイアス電流を別回路に有効利用することで電力効率を上げ、低電力化を図ることができる。また、第３の従来例と比較しても、入力段増幅回路１の負荷が増大することもないため、動作速度の低下を招くこともない。【００３８】
以上、本実施例のサンプルホールド回路では、ＭＯＳＦＥＴによるサンプルホールド回路の例を示したが、バイポーラトランジスタによる同様の回路の場合にも適用可能である。
【実施例２】
【００３９】
図４は、本発明の第２の実施例に係るサンプルホールド回路の回路図である。また、図５にそのタイミングチャートを示す。本実施例のサンプルホールド回路は、第１の実施例で示したサンプルホールド回路をＡ系とＢ系と２つ用意し、互いに逆相の位相関係を持ったサンプリングクロック信号でタイムインターリーブ動作させる。さらに、単一の共通とされるバイアス用の電流源Ｉ１を２つのサンプルホールド回路の入力段増幅回路１のバイアス電流源として共有し、バイアス電流切替回路４によって時間的に切替えて動作させる構成となっている。すなわち、Ａ系がサンプルモード時は、Ｂ系をホールドモードとして、Ａ系がホールドモード時は、Ｂ系はサンプルモードとして、交互にインターリーブ動作させ、尚且つ、共通の電流源Ｉ１は、Ａ系がホールド期間中は、Ｂ系の入力段増幅回路１のバイアス電流として、Ｂ系がホールド期間中は、Ａ系の入力段増幅回路１のバイアス電流として利用される構成となっている。【００４０】
このようなサンプルホールド回路によれば、従来無駄に消費していたフィードスルーを抑制するためのバイパス電流を、逆相のサンプリングクロック信号でインターリーブ動作するもう一つのサンプルホールド回路において有効利用することが可能となる。したがって、電力効率を上げて結果として低電力なタイムインターリーブ型のサンプルホールド回路を実現することができる。【００４１】
また、以上の説明では、２つのサンプルホールド回路をタイムインターリーブ動作させた例について説明した。しかしこれに限定されることなく、３つ以上のサンプルホールド回路をタイムインターリーブ動作させることも可能である。この場合には、サンプリングクロック信号ＣＬＫ、ＣＬＫＢのデューティ比をサンプルホールド回路の数に応じて変更することで、バイアス電流の共有化が可能である。従って、インターリーブ数を増やせば増やすほど電力の高効率化を図ることが可能となる。【００４２】
なお、本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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2010032726.tif 000013
2010032726.tif 000014
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