(57)【要約】  ゲート絶縁膜１３が強誘電体膜からなる第１の電界効果トランジスタからなるメモリ素子２１と、ゲート絶縁膜１６が常誘電体膜からなる第２の電界効果トランジスタからなる選択スイッチング素子２２とを備え、強誘電体膜と常誘電体膜とは化合物半導体からなる半導体膜１４を介して積層されている。強誘電体膜側に、第１の電界効果トランジスタの第１のゲート電極１２が形成され、常誘電体膜側に、第１のゲート電極１２と対向して、第２の電界効果トランジスタの第２のゲート電極１７が形成されており、半導体膜１４は、第１及び第２の電界効果トランジスタと共通のチャネル層を構成している。
2010097862.tif 000002
【特許請求の範囲】
【請求項１】
ゲート絶縁膜が強誘電体膜で構成された第１の電界効果トランジスタからなるメモリ素子と、
ゲート絶縁膜が常誘電体膜で構成された第２の電界効果トランジスタからなる選択スイッチング素子と
を備えた半導体メモリセルであって、
前記強誘電体膜と前記常誘電体膜とは、化合物半導体からなる半導体膜を介して積層されており、
前記強誘電体膜側に、前記第１の電界効果トランジスタの第１のゲート電極が形成され、
前記常誘電体膜側に、前記第１のゲート電極に対向して、前記第２の電界効果トランジスタの第２のゲート電極が形成されており、
前記半導体膜は、前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタの共通のチャネル層を構成している、半導体メモリセル。
【請求項２】
前記半導体膜のチャネル抵抗は、前記強誘電体膜の分極状態と、前記第２のゲート電極に印加される電圧とによって、独立に制御される、請求項１に記載の半導体メモリセル
【請求項３】
前記半導体膜は、同一導電型の化合物半導体からなる、請求項１に記載の半導体メモリセル。
【請求項４】
前記半導体膜は、酸化物半導体または窒化物半導体からなる、請求項１に記載の半導体メモリセル。
【請求項５】
前記半導体膜中のキャリアは、電子または正孔のみである、請求項１に記載の半導体メモリセル。
【請求項６】
前記強誘電体膜の容量と前記常誘電体膜の容量とは、略同一の大きさである、請求項１に記載の半導体メモリセル。
【請求項７】
前記メモリ素子に書き込まれたデータの読み出しは、
前記第２のゲート電極に所定の電圧を印加して、前記選択スイッチング素子をオフ状態にし、
前記強誘電体膜の分極状態に応じて前記チャネル層を流れる電流を検出することによって行われる、請求項１に記載の半導体メモリセル。
【請求項８】
前記第１及び第２のゲート電極を挟んで、前記半導体膜上に、前記第１及び第２の電界効果トランジスタに共通のソース・ドレイン電極が形成されている、請求項１に記載の半導体メモリセル。
【請求項９】
請求項１に記載の半導体メモリセルの製造方法であって、
基板上に第１のゲート電極を形成する工程と、
前記基板上に、前記第１のゲート電極を覆うように、強誘電体膜及び化合物半導体からなる半導体膜を連続して形成する工程と、
前記半導体膜上に、常誘電体膜を形成する工程と、
前記常誘電体膜上に、前記第１のゲート電極に対向した位置に第２のゲート電極を形成する工程と
を含む、半導体メモリセルの製造方法。
【請求項１０】
請求項１に記載の半導体メモリセルが複数個直列に接続されている、半導体記憶装置。
【請求項１１】
前記第２の電界効果トランジスタはノーマリオン型である、請求項１０に記載の半導体記憶装置。
【請求項１２】
選択された半導体メモリセルへのデータ書き込みは、該半導体メモリセルの第１のゲート電極に所定の電圧を印加して、強誘電体膜の分極状態を変化させることによって行われる、請求項１１に記載の半導体記憶装置。
【請求項１３】
複数の半導体メモリセルがアレイ状に配列された半導体記憶装置であって、
前記半導体メモリセルは、
ゲート絶縁膜が強誘電体膜で構成された第１の電界効果トランジスタからなるメモリ素子と、ゲート絶縁膜が常誘電体膜で構成された第２の電界効果トランジスタからなる選択スイッチング素子とが並列に接続された構成をなし、
列方向に接続された前記複数の半導体メモリセルの一端にある半導体メモリセルは、接地電位のソース線に、他端にある半導体メモリセルは、書き込み電圧が印加されるビット線に、それぞれ接続されており、
行方向に接続された前記複数の半導体メモリセルへのデータ書き込みは、
全ての前記半導体メモリセルにおける前記メモリ素子の強誘電体膜の分極を同一の方向に揃えるリセット動作を行った後、前記ソース線に近い行から、前記ビット線に近い行に順次行われ、
選択された行の前記各半導体メモリセルへのデータ書き込みの際、前記メモリ素子の強誘電体膜の分極状態を、前記第１の電界効果トランジスタをオフ状態にする書き込みを行う場合、前記選択スイッチング素子をオフ状態にする、半導体記憶装置。
【請求項１４】
前記強誘電体膜と前記常誘電体膜とは、化合物半導体からなる半導体膜を介して積層されており、
前記強誘電体膜側に、前記第１の電界効果トランジスタの第１のゲート電極が形成され、前記常誘電体膜側に、前記第１のゲート電極に対向して、前記第２の電界効果トランジスタの第２のゲート電極が形成されており、
前記半導体膜は、前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタの共通のチャネル層を構成している、請求項１３に記載の半導体記憶装置。
【請求項１５】
前記リセット動作において、全ての前記半導体メモリセルにおける前記第１の電界効果トランジスタはオフ状態にされる、請求項１３に記載の半導体記憶装置。
【請求項１６】
選択された行の前記各半導体メモリセルへのデータ書き込みの際、選択された行よりもビット線に近い側にある全ての行の半導体メモリセルの選択スイッチング素子をオン状態にする、請求項１５に記載の半導体記憶装置。
【請求項１７】
選択された行の前記各半導体メモリセルへのデータ書き込みの際、選択された行よりもソース線に近い側にある全ての行の半導体メモリセルの選択スイッチング素子をオン状態にする、請求項１５に記載の半導体記憶装置。
【請求項１８】
選択された行の前記各半導体メモリセルへのデータ書き込みの際、選択された行よりもビット線に近い側にある全ての行の半導体メモリセルの第１のゲート電極には、リセット時に印加された電圧が印加される、請求項１３に記載の半導体記憶装置。
【請求項１９】
前記第２の電界効果トランジスタは、ノーマリオン型である、請求項１３に記載の半導体記憶装置。
【請求項２０】
前記半導体膜のチャネル抵抗は、前記第１のゲート電極に印加される電圧と、前記第２のゲート電極に印加される電圧とによって、独立に制御される、請求項１４に記載の半導体記憶装置。
【請求項２１】
前記リセット動作は、全ての前記半導体メモリセルの前記選択スイッチング素子をオン状態にするとともに、全ての前記ビット線に第１の電圧を印加し、全ての半導体メモリセルの前記第１のゲート電極に第２の電圧を印加することによって行われる、請求項１３に記載の半導体記憶装置。
【請求項２２】
前記第１の電界効果トランジスタの駆動電圧と、前記第２の電界効果トランジスタの駆動電圧とは等しい、請求項１３に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート絶縁膜が強誘電体膜で構成された電界効果トランジスタからなるメモリ素子を備えた半導体メモリセル、及び半導体メモリセルがアレイ状に配列された半導体記憶装置に関する。
【背景技術】
【０００２】
強誘電体を用いた不揮発性メモリには、大きく分けてキャパシタ型と、ゲート絶縁膜を強誘電体膜で構成した電界効果トランジスタ（Field Effect Transistor、ＦＥＴ）型との２種類がある。【０００３】
キャパシタ型は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）と類似した構造であり、強誘電体キャパシタに電荷を保持し、強誘電体の分極方向によって、情報の０、１を区別する。強誘電体キャパシタに蓄積された分極は、その上下に配置された電極に誘起される電荷と結合しており、電圧を切断した状態で消失しない。しかし、情報を読み出す際に、記憶していた分極を破壊し、情報を失ってしまうため、この方式においては情報の再書き込み動作が必要となる。そのため、読み出し動作毎に行われる再書き込みに伴って分極反転が繰り返され、分極の疲労劣化が問題となる。また、この構造では分極電荷をセンスアンプで読み出すため、センスアンプの検知限界以上の電荷量（典型的には１００ｆＣ）が必要である。強誘電体は面積あたりの分極電荷が材料固有であり、メモリセルを微細化する場合であっても、同じ材料を使う限り電極面積は一定の大きさが必要である。従って、プロセスルールの微細化に比例縮小してキャパシタサイズを小さくすることは困難であり、大容量化に不適である。【０００４】
これに対して、ＦＥＴ型の強誘電体メモリは、強誘電体膜の分極の向きによって変化するチャネルの導通状態を検出することにより情報を読み出すため、非破壊での情報の読み出しが可能である。また、ＦＥＴの増幅作用によって出力電圧振幅を大きくすることができ、スケーリング則に依存した微細化が可能である。従来、チャネルとなるシリコン基板上にゲート絶縁膜となる強誘電体膜を形成したＦＥＴ型トランジスタが提案されている。この構造は、Metal-Ferroelectric-Semiconductor（ＭＦＳ）型ＦＥＴと呼ばれている。【０００５】
ところで、ＦＥＴ型の強誘電体メモリを行列状にマトリクス配置したメモリセルアレイにおいて、強誘電体メモリへの２値データの書き込みは、選択されたメモリセルのワード線に接続されたゲート電極と、ソース線に接続されたソース電極間に電圧パルスを印加することによって行われる。しかしながら、その際、選択されたメモリセルのワード線及びソース線に接続された非アクセス対象のメモリセルにも電圧が印加されることから、データの誤書き込みが発生してしまう。そのため、通常は、ワード線とゲート電極間および／またはソース線とソース電極間に、例えば、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor ＦＥＴ）からなる選択スイッチを挿入することによって、誤書き込みの防止を図っている（例えば、特許文献１を参照）。【０００６】
一方、特許文献２には、半導体膜の両面にゲート電極を設置し、一方のゲート部分に強誘電体膜が接続されたデュアルゲートトランジスタでメモリセルを構成し、このメモリセルを、フラッシュメモリと同様に直列に接続したＮＡＮＤ型の不揮発性メモリが提案されている。【０００７】
図２７は、特許文献２に記載されたメモリセルの構成を示した断面図である。メモリセルを構成するデュアルゲートトランジスタ１００は、半導体膜（多結晶シリコン膜）１０１の一方の面上に絶縁膜１０２と強誘電体膜１０３とを介して第１のゲート電極１０５が設けられ、半導体膜１０１の他の面上に絶縁膜１０４を介して第２のゲート電極１０６が第１のゲート電極に対向して設けられている。そして、第２のゲート電極１０６の両端には、半導体膜１０１のチャネル領域（ｐ型シリコン）１０１ａと反対導電型のソース・ドレイン領域（ｎ型シリコン）が形成されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平５−２０５４８７号公報
【特許文献２】特開２０００−３４０７５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献２に記載されたメモリセルを構成するデュアルゲートトランジスタでは、第２のゲート電極に印加する電圧を変化させることにより、デュアルゲートトランジスタをスイッチさせるが、半導体膜にシリコン膜が使用されているため、トランジスタの導通は、半導体膜に反転層を形成することにより行われる。従って、半導体膜の膜厚が薄い場合、空乏層が半導体膜の膜厚方向全体に広がるため、トランジスタのチャネル抵抗は、強誘電体膜の分極状態に関係なく、第２のゲート電極に印加される電圧のみで制御される。換言すれば、トランジスタのチャネル抵抗は、強誘電体膜の分極状態（メモリ素子に書き込まれたデータ）と、第２のゲート電極に印加される電圧（メモリ素子への書き込み電圧または読み出し電圧）によって独立に制御することはできない。そのため、書き込み時、または読み出し時に、非選択メモリセルに書き込まれたデータが影響を受けてしまうという問題がある。【００１０】
これに対して、半導体膜の膜厚を空乏層の厚みよりも厚くすれば、チャネル抵抗を独立に制御することも可能ではあるが、この場合、半導体層の膜厚を厚くすることによって、半導体膜の膜質が低下するため、信頼性が低下したり、イオン注入によりソース・ドレイン領域を形成するのが困難になるという新たな問題が生じる。【００１１】
また、半導体膜がシリコン膜で形成されているため、半導体膜と強誘電体膜との反応を防止するために、半導体膜と強誘電体膜との間にシリコン酸化膜等の絶縁膜（反応抑制層）を形成する必要がある。しかしながら、この反応抑制層が存在すると、データ保持時に強誘電体膜の分極を弱める電界が生じ、強誘電体膜に蓄積されたデータの保持特性が劣化するおそれがある。【００１２】
加えて、半導体膜がシリコン膜で形成されているため、ソース・ドレイン領域をチャネル領域とＰ／Ｎ接合になるように形成する必要があり、そのために、イオン注入等の余分な工程が必要となる。【００１３】
本発明は、かかる点に鑑みなされたもので、その主な目的は、チャネル抵抗を、メモリ素子に書き込まれたデータと、選択スイッチング素子の動作電圧とによって独立に制御することが可能なデュアルゲートトランジスタからなる半導体メモリセルを提供することにある。
【課題を解決するための手段】
【００１４】
本発明に係わる半導体メモリセルは、ゲート絶縁膜が強誘電体膜で構成された第１の電界効果トランジスタからなるメモリ素子と、ゲート絶縁膜が常誘電体膜で構成された第２の電界効果トランジスタからなる選択スイッチング素子とを備え、強誘電体膜と常誘電体膜とは化合物半導体からなる半導体膜を介して積層されており、強誘電体膜側に、第１の電界効果トランジスタの第１のゲート電極が形成され、常誘電体膜側に、第１のゲート電極に対向して第２の電界効果トランジスタの第２のゲート電極が形成されており、半導体膜は、第１の電界効果トランジスタ及び第２の電界効果トランジスタの共通のチャネル層を構成していることを特徴とする。【００１５】
このような構成により、第１及び第２の電解効果トランジスタの共通のチャネル層を形成する半導体膜の抵抗は、強誘電体膜の分極状態（メモリ素子に書き込まれたデータ）と、第２のゲート電極に印加される電圧（選択スイッチング素子の動作電圧）によって独立に制御することができる。これにより、本実施形態における半導体メモリセルを直列に接続してＮＡＮＤ型の半導体記憶装置を構成した、データの書き込み及び読み出し動作を、簡単な制御で行うことが可能となる。【００１６】
また、半導体膜が化合物半導体膜で形成されているため、半導体膜中のキャリアを蓄積層の形成によって発生させることができる、そのため、チャネル領域とソース・ドレイン領域とを異なる導電型で形成する必要がないため、半導体膜を同一導電型にすることができる。これにより、半導体メモリセルを容易に製造することが可能となる。【００１７】
さらに、半導体膜中のキャリアを、電子または正孔のみにすることができるため、トランジスタがオフ状態となる電圧範囲を広くすることができる。これにより、強誘電体の分極方向に応じてトランジスタをオン・オフ状態とすることが可能となる。【００１８】
加えて、化合物半導体膜と強誘電体膜との反応性が低いため、半導体膜と強誘電体膜との間にシリコン酸化膜等の絶縁膜を形成する必要がないため、強誘電体膜上に半導体膜を直接形成することができる。これにより、強誘電体膜に蓄積されたデータの保持特性の劣化を抑制することが可能となる。
【発明の効果】
【００１９】
本発明によれば、半導体メモリセルを構成するデュアルゲートトランジスタのチャネル抵抗を、第１の電界効果トランジスタの強誘電体膜の分極状態と、第２の電界効果トランジスタの第２のゲート電極に印加される電圧とによって独立に制御することができる。これにより、半導体メモリセルを直列に接続したＮＡＮＤ型の半導体記憶装置において、データの書き込み及び読み出し動作を、簡単な制御で行うことが可能となる。
【図面の簡単な説明】
【００２０】
【図１】（ａ）は、本発明の第１の実施形態における半導体メモリセルの構成を示した図で、（ｂ）はその等価回路図である。
【図２】本発明の第１の実施形態における半導体メモリセルの読み出し電流を示した図である。
【図３】本発明の第１の実施形態における強誘電体膜の分極特性を示した図である。
【図４】（ａ）は、本発明の第１の実施形態におけるＭＦＳＦＥＴの構成を示した断面図、（ｂ）は、ＭＦＳＦＥＴのスイッチング特性の測定方法を説明した図、（ｃ）は、ＭＦＳＦＥＴのスイッチング特性を示した図である。
【図５】（ａ）は、本発明の第１の実施形態におけるＭＩＳＦＥＴの構成を示した断面図、（ｂ）は、ＭＩＳＦＥＴのスイッチング特性の測定方法を説明した図、（ｃ）は、ＭＩＳＦＥＴのスイッチング特性を示した図である。
【図６】（ａ）は、本発明の第１の実施形態におけるメモリセルの書き込み動作を説明した図、（ｂ）は、メモリセルの読み出し動作を説明した図、（ｃ）は、メモリセルの読み出し電流を示した図である。
【図７】（ａ）〜（ｄ）は、本発明の第１の実施形態におけるメモリセルの各状態を示した図である。
【図８】（ａ）は、本発明の第１の実施形態におけるメモリブロックの構成を示した図、（ｂ）は、その断面図である。
【図９】本発明の第１の実施形態における半導体記憶装置の構成を示した図である。
【図１０】（ａ）は、本発明の第１の実施形態におけるメモリブロックの書き込み方法を示した図、（ｂ）及び（ｃ）は、メモリブロックの読み出し方法を示した図である。
【図１１】第１の実施形態の変形例における半導体記憶装置の構成を示した図である。
【図１２】（ａ）〜（ｄ）は、本発明の第１の実施形態における半導体メモリセルの製造方法を示した図である。
【図１３】（ａ）は、本発明の第２の実施形態における半導体メモリセルの構成を示した図で、（ｂ）はその等価回路図である。
【図１４】（ａ）は、本発明の第２の実施形態におけるＭＩＳＦＥＴの構成を示した断面図、（ｂ）は、ＭＩＳＦＥＴのスイッチング特性の測定方法を説明した図、（ｃ）は、ＭＩＳＦＥＴのスイッチング特性を示した図である。
【図１５】（ａ）は、ノーマリオン型のＭＩＳＦＥＴの構成を示した断面図、（ｂ）は、ＭＩＳＦＥＴのスイッチング特性を示した図である。
【図１６】（ａ）は、本発明の第２の実施形態における半導体記憶装置の構成を示した図、（ｂ）は、その断面図である。
【図１７】第２の実施形態の変形例における半導体記憶装置の構成を示した図である。
【図１８】（ａ）〜（ｅ）は、本発明の第２の実施形態における半導体メモリセルの製造方法を示した図である。
【図１９】（ａ）は、本発明の第３の実施形態における半導体メモリセルのレイアウトを示した回路図で、（ｂ）は、リセット動作のタイミングを示すタイムチャートである。
【図２０】（ａ）は、本発明の第３の実施形態における半導体メモリセルのレイアウトを示した回路図で、（ｂ）は、書き込み動作のタイミングを示すタイムチャートである。
【図２１】（ａ）は、本発明の第３の実施形態における半導体メモリセルのレイアウトを示した回路図で、（ｂ）は、書き込み動作のタイミングを示すタイムチャートである。
【図２２】（ａ）は、本発明の第３の実施形態における半導体メモリセルのレイアウトを示した回路図で、（ｂ）は、書き込み動作のタイミングを示すタイムチャートである。
【図２３】（ａ）は、第３の実施形態の変形例における半導体メモリセルのレイアウトを示した回路図で、（ｂ）は、リセット動作のタイミングを示すタイムチャートである。
【図２４】（ａ）は、第３の実施形態の変形例における半導体メモリセルのレイアウトを示した回路図で、（ｂ）は、書き込み動作のタイミングを示すタイムチャートである。
【図２５】（ａ）は、第３の実施形態の変形例における半導体メモリセルのレイアウトを示した回路図で、（ｂ）は、書き込み動作のタイミングを示すタイムチャートである。
【図２６】（ａ）は、第３の実施形態の変形例における半導体メモリセルのレイアウトを示した回路図で、（ｂ）は、書き込み動作のタイミングを示すタイムチャートである。
【図２７】従来の半導体メモリセルの構成を示した図である。
【発明を実施するための形態】
【００２１】
以下に、本発明の実施の形態について、図面を参照しながら説明する。なお、本発明は以下の実施形態に限定されない。また、本発明の効果を奏する範囲を逸脱しない範囲で、適宜変更は可能である。さらに、他の実施形態との組み合わせも可能である。
【００２２】
（第１の実施形態）
図１は、本発明の第１の実施形態における半導体メモリセルの構成を模式的に示した図で、（ａ）はその断面図で、（ｂ）はその等価回路図である。
【００２３】
図１（ａ）に示すように、基板１１上に、強誘電体膜１３と常誘電体膜１６とが半導体膜１４を介して積層して形成されており、強誘電体膜１３側には、第１の電界効果トランジスタの第１のゲート電極１２が、常誘電体膜１６側には、第１のゲート電極１２に対向して、第２の電界効果トランジスタの第２のゲート電極１７がそれぞれ形成されている。また、半導体膜１４は、第１の電界効果トランジスタ及び第２の電界効果トランジスタに共通のチャネル層を構成する化合物半導体からなり、半導体膜１４上には、第１の電界効果トランジスタ及び第２の電界効果トランジスタに共通のソース電極１５ｓ及びドレイン電極１５ｄが形成されている。
【００２４】
すなわち、本実施形態における半導体メモリセルは、図１（ａ）に示すように、ボトムゲート型のＭＦＳＦＥＴ（メモリ素子）と、トップゲート型のＭＩＳＦＥＴ（選択スイッチング素子）とが積層された構造をなし、等価回路的には、図１（ｂ）に示すように、ＭＦＳＦＥＴ２１とＭＩＳＦＥＴ２２とが並列接続された構成をなす。
【００２５】
メモリ素子へのデータの書き込みは、第１のゲート電極１２とソース電極１５ｓおよびドレイン電極１５ｄ間に所定の電圧を印加することによって、強誘電体膜１３に電界を発生させ、これにより、強誘電体膜１３の分極状態を変化させることによって行われる。
【００２６】
メモリ素子に書き込まれたデータの読み出しは、ソース電極１５ｓとドレイン電極１５ｄ間に所定の電圧を印加してチャネル層（半導体膜１４）を流れる電流を検出することによって行われる。ここで、メモリ素子（ＭＦＳＦＥＴ）２１と選択スイッチング素子（ＭＩＳＦＥＴ）２２とは並列回路を構成しているため、読み出される電流は、メモリ素子２１に書き込まれたデータと、選択スイッチング素子２２のオン・オフ状態によって、図２のように変化する。すなわち、ＭＦＳＦＥＴ２１またはＭＩＳＦＥＴ２２のどちらか一方がオン状態であれば大きな電流値が得られる。従って、メモリ素子に書き込まれたデータは、ＭＩＳＦＥＴ２２をオフ状態にしたときの電流値を測定することにより判別することができる。
【００２７】
このような構成により、ＭＦＳＦＥＴ２１とＭＩＳＦＥＴ２２の共通のチャネル層を構成する半導体膜１４の抵抗は、強誘電体膜１３の分極状態（メモリ素子に書き込まれたデータ）と、第２のゲート電極１７に印加される電圧によって独立に制御することはできる。これにより、本実施形態における半導体メモリセルを直列に接続したＮＡＮＤ型の半導体記憶装置に適用した場合、データの書き込み及び読み出し動作を、簡単な制御で行うことが可能となる。
【００２８】
また、半導体膜１４が化合物半導体膜で形成されているため、半導体膜１４中のキャリアを蓄積層の形成によって発生させることができる、そのため、チャネル領域とソース・ドレイン領域とを異なる導電型で形成する必要がないため、半導体膜１４を同一導電型にすることができる。これにより、半導体メモリセルを容易に製造することが可能となる。
【００２９】
さらに、半導体膜１４中のキャリアを、電子または正孔のみにすることができるため、トランジスタがオフ状態となる電圧範囲を広くすることができる。これにより、強誘電体の分極方向に応じてトランジスタをオン・オフ状態とすることが可能となる。
【００３０】
すなわち、キャリアが電子・正孔ともに存在する場合には、強誘電体の分極軸に応じて電子、正孔それぞれが誘起される。つまり、分極軸が半導体膜１４側を向いているときは電子が界面に誘起され、反対側を向いているときは正孔が誘起される。それ故に、分極軸がどちらを向いていても、半導体膜１４は低抵抗状態となってしまう。従って、この状態をトランジスタのオフ状態とするためには、ソース・ドレイン領域をチャネル領域とＰ／Ｎ接合構造にするか、分極が０の状態を作り出す必要がある。しかしながら、前者の場合は構造が複雑になり、後者の場合は分極０の状態を安定的に作り出すのが困難である。従って、分極軸の向きのみによって、トランジスタをオン・オフ状態とするためには、どちらか一方のキャリアを用いることが有用である。
【００３１】
加えて、化合物半導体膜１４と強誘電体膜１３との反応性が低いため、半導体膜１４と強誘電体膜１３との間にシリコン酸化膜等の絶縁膜を形成する必要がないため、強誘電体膜１３上に半導体膜１４を直接形成することができる。これにより、強誘電体膜１３に蓄積されたデータの保持特性の劣化を抑制することが可能となる。
【００３２】
本実施形態における半導体メモリセルの具体的な構成としては、例えば、基板１１として、チタン酸ストロンチウム（ＳｒＴｉＯ3、以下、ＳＴＯ）、強誘電体膜１３として、ジリコニウム酸チタン酸鉛（Ｐｂ（Ｚｒ），Ｔｉ）Ｏ３、以下ＰＺＴ）、半導体膜１４として、酸化亜鉛（ＺｎＯ）、常誘電体膜１６として、窒化珪素（ＳｉＮ）等を用いることができる。ＺｎＯ膜はバンドギャップが広く、一般にキャリアが電子しか存在しないｎ型伝導性を示す。この性質のため、オン時には電子が誘起されキャリアとなることで低抵抗状態となり、オフ時には電子が排斥された後もホールが誘起されにくいため高抵抗状態を安定に実現することができる。
【００３３】
図３は、ＰＺＴ膜の分極特性を示したグラフで、ＰＺＴ膜（厚さ３００ｎｍ）の両面にルテニウム酸ストロンチウム（ＳｒＲｕＯ３、以下ＳＲＯ）、及びチタン（Ｔｉ）からなる上下電極をそれぞれ形成し、ＰＺＴ膜に印加した電界Ｅｆに対して、得られた残留分極密度２Ｐｒをプロットしたものである。
【００３４】
上下電極間に印加する電界が１００ｋＶ／ｃｍ（図３中のＥｃ：抗電界、３Ｖに相当）以下で２Ｐｒはほぼゼロであり、Ｅｃを超えると急激に分極反転が発生して２Ｐｒは増加し、２００ｋＶ／ｃｍ（図４中のＥｓ、６Ｖに相当）以上の電界で２Ｐｒは飽和する。本実施形態では、強誘電体膜１３の分極を反転させるために印加する電界を±３３３ｋＶ／ｃｍ（±１０Ｖに相当）に設定し、十分に飽和した２Ｐｒが得られるようにした。この電界で得られる２Ｐｒは、５９μＣ／ｃｍ２である。
【００３５】
次に、ＰＺＴ膜上に半導体膜１４であるＺｎＯ膜（厚さ３０ｎｍ）を形成し、ＺｎＯ膜のキャリア濃度をホール測定により求めたところ、８×１０１７ｃｍ−３であった。ＺｎＯ膜の厚さから換算すると、単位面積あたりのキャリア密度は２．４×１０１２ｃｍ−２となる。これに、素電荷量１．６×１０−１９Ｃを乗じて求められる電荷密度は、０．４μＣ／ｃｍ２であり、上述のＰＺＴの分極電荷密度よりも小さい。従って、ＭＦＳＦＥＴの第１のゲート電極１２に負電圧を印加したとき、強誘電体膜１３の分極は下向きとなり、分極に反発してキャリアが追い払われ、第１のゲート電極１２上にある半導体膜１４（チャネル層）全体が空乏化することになる。一方、第１のゲート電極１２に正電圧を印加したとき、強誘電体膜１３の分極は上向きとなり、分極密度に対応した密度のキャリアが界面に誘起される。以上のように、第１のゲート電極に印加する電圧によって、強誘電体膜１３と半導体膜１４（チャネル層）の界面に電荷が在る／無いという２つの状態を実現できる。これら２つの状態で界面の導電率は大きく変化する。
【００３６】
これを確認するため、図４（ａ）に示した構造のＭＦＳＦＥＴを作成し、図４（ｂ）に示すように、ソース電極１５ｓを接地し、ドレイン電極１５ｄに０．１Ｖの電圧を印加した状態で、ゲート電極１２の電圧を掃引して、スイッチング特性を調べた。図４（ｃ）は、ゲート電圧Ｖgsを−１０Ｖから＋１０Ｖに掃引したときのドレイン電流Ｉds（図中の３１）、及びゲート電圧Ｖgsを＋１０Ｖから−１０Ｖに掃引したときのドレイン電流Ｉds（図中の３２）をプロットしたグラフである。
【００３７】
ドレイン電流Idsにヒステリシスが観測され、ゲート電極１２に負電圧から掃引したときにゲート電圧０Ｖで流れるドレイン電流は１００ｐＡ以下と小さく、正電圧から掃引したときにゲート電圧０Ｖで流れるドレイン電流は１０μＡ以上と大きい。これは、上述のように、負電圧印加でチャネル層１４が空乏化して高抵抗に、正電圧印加で電荷蓄積状態となって低抵抗となるからである。
【００３８】
ゲート電圧０Ｖでドレイン電流が大となる状態４２、及びドレイン電流が小となる状態４１を、それぞれ２値データの”１”、”０”に対応させることにより、ＭＦＳＦＥＴはメモリ素子として機能する。しかも、電圧を切断した状態であっても、強誘電体膜１３の残留分極は保存されるため、電荷蓄積状態は維持される。実際、本実施形態におけるＭＦＳＦＥＴを室温下で２４時間放置した後でドレイン電流を測定したところ、５桁のドレイン電流比は維持されることを確認できている。
【００３９】
次に、ＭＩＳＦＥＴの動作を確認するために、図５（ａ）に示した構造のＭＩＳＦＥＴを作成し、図５（ｂ）に示すように、ソース電極１５ｓを接地し、ドレイン電極１５ｄに０．１Ｖの電圧を印加した状態で、ゲート電極１７の電圧を掃引して、スイッチング特性を調べた。図５（ｃ）は、ゲート電圧Ｖgsを−１０Ｖから＋１０Ｖに掃引したときのドレイン電流Ｉdsをプロットしたグラフである。正電圧を印加した状態で低抵抗となり、電圧を印加しない状態で高抵抗となっている。
【００４０】
次に、図１（ａ）に示した構成のデュアルゲートトランジスタからなる半導体メモリセルの書き込み、読み出し動作を確認した。
【００４１】
書き込み時には、図６(ａ)に示すように、第２のゲート電極１７、ソース電極１５ｓ、ドレイン電極１５ｄを接地し、第１のゲート電極１２に電圧を印加することで行った。印加電圧によって強誘電体膜１３に印加される電界が変化し、半導体膜１４の抵抗が変化する。正電圧を印加すると、強誘電体１３中の分極は上を向き、半導体膜１４と強誘電体膜１３の界面に電子が蓄積することで低抵抗となる。逆に、負電圧を印加すると、半導体膜１４中の分極は下を向き、電子が排斥されることで高抵抗状態となる。ここではオン書込みには＋１０Ｖ、オフ書込みには−１０Ｖを用いた。
【００４２】
読み出し時には、図６（ｂ）に示すように、第１のゲート電極１２およびソース電極１５ｓを接地し、第２のゲート電極１７に電圧を印加しながら、ドレイン電極１５ｄに０．１Ｖの電圧を印加し、ソース電極１５ｓ、ドレイン電極１５ｄ間に流れる電流を測定した。
【００４３】
読み出し電流の結果を図６（ｃ）に示す。ＭＦＳＦＥＴがオン状態のときには、ＭＩＳＦＥＴの状態によらず１０−６Ａ程度の電流が流れた。同様に、ＭＩＳＦＥＴがオン状態のときには、ＭＦＳＦＥＴの状態によらず１０−７Ａ程度の電流が流れた。また、ＭＦＳＦＥＴとＭＩＳＦＥＴとが共にオフ状態のときのみ、電流が１０−９Ａ以下となり電流が流れていないことが分かる。
【００４４】
この結果から、本実施形態における半導体メモリセルは、ＭＦＳＦＥＴ及びＭＩＳＦＥＴのオン・オフ状態によって、図７（ａ）〜（ｄ）に示すような４つの状態になっていると考えられる。
【００４５】
ＭＦＳＦＥＴとＭＩＳＦＥＴが共にオン状態の時には、図７(ａ)に示すように、半導体膜１４の上面、下面ともに抵抗が低くなっており、電流は半導体膜１４の上面及び下面を伝導するため、大きい電流が流れる。ＭＦＳＦＥＴがオン状態、ＭＩＳＦＥＴがオフ状態のときには、図７（ｂ）に示すように、半導体膜１４の下面のみ抵抗が低くなっており、電流は下面を伝導するため、電流が流れる。ＭＦＳＦＥＴがオフ状態、ＭＩＳＦＥＴがオン状態のときには、図７（ｃ）に示すように、半導体膜１４の上面のみ抵抗が低くなっており、電流は上面を伝導するため、大きい電流が流れる。ＭＦＳＦＥＴがオフ状態、ＭＩＳＦＥＴがオフ状態のときは、図７（ｄ）に示すように、半導体膜１４の上面、下面ともに抵抗が高いため、電流は流れない。
【００４６】
このように、ＭＦＳＦＥＴおよびＭＩＳＦＥＴのオン、オフ状態によって、半導体膜１４（チャネル層）を流れる電流が変化し、ＭＦＳＦＥＴおよびＭＩＳＦＥＴがともにオフ状態の場合にのみ電流が流れないことから、図２で示した半導体メモリセルの動作が実現できているといえる。
【００４７】
次に、本実施形態における半導体メモリセル５０を複数個配置して半導体記憶装置を構成した例を説明する。
【００４８】
図８（ａ）は、半導体メモリセル５０を複数個直列に接続し、その両端に選択トランジスタ５１、５２を設けた半導体記憶装置のメモリブロック６１の構成を示した図で、図８（ｂ）は、その断面図である。また、図９は、メモリブロック６１を複数個配置し、各メモリブロック６１の一端にワード線、他端にソース線６２を設けて、メモリアレイの構成にした半導体記憶装置の構成を示した図である。
【００４９】
図１０を参照しながら、本実施形態におけるメモリブロック６１の動作を説明する。
【００５０】
データの書き込み動作では、まず全てのＭＩＳＦＥＴをオン状態とする。その後、書き込みたいデータに応じて、第１のゲート電極に所定の電圧を印加し、各メモリセルにデータを書き込んでいく。例えば、２値のデータのうち“０”を書き込む場合は、第１のゲート電極とソース・ドレイン電極間に負電圧を印加し、メモリセル内の強誘電体膜の分極を下方向にして電子を追い払うことでＭＦＳＦＥＴを高抵抗状態にする。一方、データ“１”を書き込む場合は、第１のゲート電極とソース・ドレイン電極間に正電圧を印加し、メモリセル内の強誘電体膜の分極を上方向にして電子を蓄積することでＭＦＳＦＥＴを低抵抗状態にする。
【００５１】
なお、上記書き込み動作では、全てのＭＩＳＦＥＴをオン状態にしたが、ブロック両端の電位が等しければオフ状態でも同様の書込みが実現できる。
【００５２】
書き込まれたデータの読み出し動作では、読み出そうとするメモリセルのＭＩＳＦＥＴのみをオフ状態とし、他のメモリセルのＭＩＳＦＥＴをオン状態とする。その状態で、ソース線を接地し、ワード線に所定の電圧を与えて、メモリブロック６１内に流れる電流を読み出す。このとき、読み出そうとしないメモリセルのチャネル抵抗は、ＭＩＳＦＥＴがオン状態になっていることから、ＭＦＳＦＥＴの状態によらず低抵抗になっている。一方、読み出そうとするメモリセルのＭＩＳＦＥＴはオフ状態となっているため、メモリセルのチャネル抵抗は、ＭＦＳＦＥＴに書き込まれたデータ（ＭＦＳＦＥＴの強誘電体膜の分極状態）によって変化する。
【００５３】
すなわち、メモリセルを直列接続したメモリブロック６１では、読み出そうとするメモリセルのデータによって、メモリブロック６１内に流れる電流値が変化する。例えば、図１０（ｂ）に示すように、読み出そうとするメモリセル７１にデータ”１”が書き込まれている場合には、メモリセル７１のチャネル抵抗は低抵抗になっているため、メモリブロック６１内に流れる電流は大きくなる。一方、図１０（ｃ）に示すように、読み出そうとするメモリセル７２にデータ”０”が書き込まれている場合には、メモリセル７２のチャネル抵抗は高抵抗になっているため、メモリブロック６１内に流れる電流は小さくなる。従って、メモリブロック６１内に流れる電流値（もしくはメモリブロック６１の抵抗値)の大小によって、メモリセルに書き込まれたデータは判別することができる。
【００５４】
本実施形態における半導体メモリセルでは、半導体膜のチャネル抵抗は、強誘電体膜の分極状態（ＭＦＳＦＥＴに書き込まれたデータ）と、第２のゲート電極に印加される電圧（ＭＩＳＦＥＴのオン、オフ状態）とによって独立に制御することができる。そのため、メモリブロック内の各メモリセルに書き込まれたデータを読み出す場合、読み出そうとするメモリセルのＭＩＳＦＥＴのみをオフ状態（他のメモリセルのＭＩＳＦＥＴはオン状態）にすることによって、当該メモリセルに書き込まれたデータを容易に読み出すことができる。これにより、本実施形態における半導体メモリセルをＮＡＮＤ型の半導体記憶装置に適用した場合、データの書き込み及び読み出し動作を、簡単な制御で行うことが可能となる。
【００５５】
また、上述したように、メモリセルに書き込まれたデータは、メモリブロック６１内に流れる電流値の大小によって判別されるが、メモリブロック６１内に流れる電流値は、オン状態のＭＩＳＦＥＴ、及びデータ”１”が書き込まれたＭＦＳＦＥＴに流れる電流値のうち、高い方の電流値で律則される。従って、メモリセルに書き込まれたデータの読み出し精度を上げるには、オン状態のＭＩＳＦＥＴに流れる電流値と、データ”１”が書き込まれたＭＦＳＦＥＴに流れる電流値とを略同一の大きさにすることが好ましい。換言すれば、強誘電体膜の容量と常誘電体膜の容量とを略同一の大きさにすることが好ましい。ここで、強誘電体膜の容量とは、強誘電体膜に０Ｖを印加したときに誘起される電荷に相当する容量をいう。このような容量は、例えば、強誘電体の分極量測定によって測定することができる。
【００５６】
本実施形態における半導体メモリセルは、ＮＡＮＤ型の半導体記憶装置の他に、図１１に示すようなマトリックス型の半導体記憶装置にも適用することができる。
【００５７】
図１１を参照しながら、メモリセル５０にデータ”１”を書き込む場合を説明する。ソース線（不図示）を接地し、ワード線Ｗd1に負電圧を印加して、メモリセル５０のＭＩＳＦＥＴをオフ状態にする。次いで、ビット線Ｂ1を接地した後、ワード線Ｗf1に正電圧パルス（例えば１０Ｖ、１００ｎｓ）印加する。これにより、メモリセル５０のＭＦＳＦＥＴでは、強誘電体膜の分極は半導体膜方向となり、チャネル層は低抵抗な蓄積状態となる。この時、非選択の他のビット線Ｂkは正電圧が印加されており、その分極状態は変化しない。選択ビット線Ｂ1に接続されている他のメモリセルのワード線Ｗd1、Ｗf1も接地されており、任意のメモリセル５０のみにデータ”１”が書き込まれることとなる。これにより、メモリセル５０のランダムアクセスが可能となる。
【００５８】
次に、図１２（ａ）〜（ｄ）を参照しながら、本実施形態における半導体メモリセルの製造方法を説明する。
【００５９】
まず、図１２（ａ）に示すように、単結晶チタン酸ストロンチウム（ＳｒＴｉＯ3、以下、ＳＴＯ）からなる基板1１上に、パルスレーザ堆積（ＰＬＤ）法により、基板温度を７００℃にした状態で、厚さ３０ｎｍのＳＲＯ膜を形成する。その上に、レジストを塗布・パターニングした後、イオンミリング法によりＳＲＯ膜をエッチングすることにより、第１のゲート電極１２を形成する。
【００６０】
次に、７００℃の基板温度で、厚さ４５０ｎｍのＰＺＴの強誘電体膜からなるゲート絶縁膜１３を、ゲート電極１２を覆うように基板１１上に形成する。ここで、ターゲットに用いる焼結体の組成は、Ｐｂ：Ｚｒ:Ｔｉ＝１：０．５２：０．４８である。この組成において、ＳＴＯ基板１１及びＳＲＯ膜とＰＺＴ膜との格子ミスマッチは３％以内であり、上記の成長条件下で、ＳＲＯ膜及びＰＺＴ膜は、ＳＴＯ基板１１上にエピタキシャル成長することができる。この方法で形成したＰＺＴ膜の表面を原子間力顕微鏡（ＡＦＭ）で観察したところ、平均二乗粗さは３ｎｍ以下と極めて平滑であった。次いで、ＰＬＤ装置の同一チャンバー内において、基板温度を４００℃にした状態で、厚さ３０ｎｍのＺｎＯからなる半導体膜１４を形成する。
【００６１】
次に、図１２（ｃ）に示すように、半導体膜１４上に、パターニングしたレジスト膜（不図示）を形成した後、電子線蒸着法にて厚さ２０ｎｍのＴｉ膜および厚さ３０ｎｍのＰｔ膜を形成し、エッチバック法を用いて、所定の位置にソース・ドレイン電極１５ｓ、１５ｄを形成する。
【００６２】
次に、図１２（ｄ）に示すように、スパッタ法を用いて、ＳｉＮの常誘電体膜からなるゲート絶縁膜１６を形成する。その上に、パターニングしたレジスト膜（不図示）を形成した後、電子線蒸着法にて厚さ２０ｎｍのＴｉ膜と、厚さ５０ｎｍのＰｔ膜とを形成し、エッチバック法を用いて、所定の位置に第２のゲート電極１７を形成する。これにより、図１（ａ）に示した半導体メモリセルが製造させる。
【００６３】
（第２の実施形態）
特許文献２に記載されたＮＡＮＤ型の不揮発性メモリでは、選択されたメモリセルに書き込まれたデータの読み出しは、当該メモリセルのＭＩＳＦＥＴのみをオフ状態にし、他のＭＩＳＦＥＴをオン状態にして、メモリセルが直列に接続されたメモリブロックに流れる電流を測定することによって行われる。
【００６４】
上記メモリセルのＭＩＳＦＥＴは、常誘電体のゲート絶縁膜からなる電界効果トランジスタで構成されているため、メモリブロックの選択トランジスタにも使用される。従って、通常は、ノーマリオフ型のトランジスタとなっている。そのため、ノーマリオフ型のトランジスタを使用した場合、上記不揮発性メモリの読み出し時において、非選択メモリセルのＭＩＳＦＥＴをオン状態にするために、ゲート電極に電圧が印加される。その結果、非選択メモリセルの強誘電体膜の分極状態が反転して、当該メモリセルに書き込まれたデータがディスターブされるおそれがある。
【００６５】
また、上記不揮発性メモリの読み出し時において、非選択メモリセルの第２の電界効果トランジスタの全てをオン状態にするために、各ゲート電極に所定の電圧を印加する必要があり、その結果、消費電力が高くなるという問題もある。
【００６６】
そこで、本発明の第２の実施形態では、ディスターブが少なく、消費電力の低い半導体記憶装置について説明する。
【００６７】
図１３は、本発明の第２の実施形態における半導体記憶装置に用いる半導体メモリセルの構成を模式的に示した図で、（ａ）はその断面図で、（ｂ）はその等価回路図である。
【００６８】
図１３（ａ）に示すように、基板１１上に、強誘電体膜１３と常誘電体膜１６とが半導体膜１４を介して積層して形成されており、強誘電体膜１３側には、第１の電界効果トランジスタの第１のゲート電極１２が、常誘電体膜１６側には、第１のゲート電極１２に対向して、第２の電界効果トランジスタの第２のゲート電極１７がそれぞれ形成されている。また、半導体膜１４は、第１の電界効果トランジスタ及び第２の電界効果トランジスタに共通のチャネル層を構成する化合物半導体からなり、半導体膜１４上には、第１の電界効果トランジスタ及び第２の電界効果トランジスタに共通のソース電極１５ｓ及びドレイン電極１５ｄが形成されている。
【００６９】
なお、本実施形態においては、基板１１は、シリコン酸化膜２を表面に形成したシリコン基板１を用い、第１のゲート電極１２は、Ｔｉ膜３、Ｐｔ膜４、及びＳｒＲｕＯ３（以下、ＳＲＯ）膜５の積層膜を用いた。
【００７０】
本実施形態における半導体メモリセルは、図１３（ａ）に示すように、ボトムゲート型のＭＦＳＦＥＴ（メモリ素子）と、トップゲート型のＭＩＳＦＥＴ（選択スイッチング素子）とが積層された構造をなし、等価回路的には、図１３（ｂ）に示すように、ＭＦＳＦＥＴ２１とＭＩＳＦＥＴ２２とが並列接続された構成をなす。
【００７１】
次に、ＭＩＳＦＥＴの動作を確認するために、図１４（ａ）に示した構造のＭＩＳＦＥＴを作成し、図１４（ｂ）に示すように、ソース電極１５ｓを接地し、ドレイン電極１５ｄに０．１Ｖの電圧を印加した状態で、ゲート電極１７の電圧を掃引して、スイッチング特性を調べた。図１４（ｃ）は、ゲート電圧を−５Ｖから＋５Ｖに掃引したときのドレイン電流をプロットしたグラフである。負電圧を印加した状態で高抵抗となり、電圧を印加しない状態で低抵抗となっている。すなわち、ＭＩＳＦＥＴはノーマリオン型の電界効果トランジスタになっている。
【００７２】
これに対し、図５（ａ）に示したＭＩＳＦＥＴは、図５（ｃ）に示したように、正電圧を印加した状態で低抵抗となり、電圧を印加しない状態で高抵抗となっている。すなわち、ＭＩＳＦＥＴはノーマリオフ型の電界効果トランジスタになっている。
【００７３】
このように、ＭＩＳＦＥＴがノーマリオン型またはノーマリオフ型になるのは、次のような理由からである。
【００７４】
すなわち、図１４（ａ）に示したＭＩＳＦＥＴは、第１のゲート電極１２がＴｉ膜３／Ｐｔ膜４／ＳＲＯ膜５の積層膜で構成されている（図１３（ａ）を参照）。従って、半導体膜であるＺｎＯ膜１４は、ＰＺＴ膜１３とＳＲＯ膜５を介してＰｔ膜４上に形成されている。これに対して、図５（ａ）に示したＭＩＳＦＥＴのＺｎＯ膜１４は、ＰＺＴ膜１３を介してＳＴＯ基板１１上に形成されている。
【００７５】
Ｐｔ膜上に形成されたＺｎＯ膜は、（０００１）に配向している。これは、（１１１）配向したＰｔ膜上にＳＲＯ膜を介して形成されたＰＺＴ膜は（１１１）配向しやすく、この上に形成されたＺｎＯ膜は（０００１）に配向しやすいからである。これに対して、ＳＴＯ基板１１上に形成されたＺｎＯ膜は、（１１−２０）に配向している。これは、（００１）配向したＳＴＯ膜上にＳＲＯ膜を介して形成されたＰＺＴ膜は（００１）配向しやすく、この上に形成されたＺｎＯ膜は（１１−２０）に配向しやすいからである。
【００７６】
従って、ＺｎＯ膜は〈０００１〉方向に自発分極を有する材料であるため、ＳＲＯ膜上に形成されたＺｎＯ膜は、〈０００１〉方向に自発分極することにより、ゲート絶縁膜１６との界面に電荷が誘起される。そのため、第１のゲート電極１２に、Ｔｉ膜／Ｐｔ膜／ＳＲＯ膜の積層膜を用いたＭＩＳＦＥＴでは、ＺｎＯ膜１４とゲート絶縁膜１６との界面に、常に電荷が誘起されているため、ノーマリオン型の電界効果トランジスタとなる。これに対し、ＳＴＯ基板を用いたＭＩＳＦＥＴでは、ＺｎＯ膜１４は自発分極が起こらないため、ＺｎＯ膜１４とゲート絶縁膜１６との界面に電荷が誘起されず、ノーマリオフ型の電界効果トランジスタとなる。
【００７７】
次に、ノーマリオン型の電界効果トランジスタにおいて、図１５（ａ）に示すように、ドレイン電極１５ｄを、第２のゲート電極１７の端部から距離Ｌだけ離して配置した電界効果トランジスタを形成し、図１４（ｂ）に示した方法と同様の方法でスイッチング特性を調べた。図１５（ｂ）は、ゲート電圧を−１０Ｖから＋１０Ｖに掃引したときのドレイン電流をプロットしたグラフである。負電圧を印加した状態で高抵抗となり、電圧を印加しない状態で低抵抗となっている。すなわち、第２のゲート電極１７下以外のＺｎＯ膜１４でも電荷が誘起されており、ＭＩＳＦＥＴはノーマリオン型の電界効果トランジスタになっている。
【００７８】
図１６（ａ）は、半導体メモリセル５０を複数個直列に接続し、その両端に選択トランジスタ５１、５２を設けた半導体記憶装置のメモリブロック６１の構成を示した図で、図１６（ｂ）は、その断面図である。なお、メモリブロック６１の動作は、第１の実施形態で、図１０（ａ）〜（ｃ）を参照しながら説明した動作と同じである。
【００７９】
すなわち、選択された半導体メモリセル５０へのデータ書き込みは、当該半導体メモリセル５０の第１のゲート電極に所定の電圧を印加して、強誘電体膜の分極状態を変化させることによって行われる。また、選択された半導体メモリセル５０に書き込まれたデータの読み出しは、当該半導体メモリセル５０の第２のゲート電極に所定の電圧を印加して、選択スイッチング素子をオフ状態にし、強誘電体膜の分極状態に応じてチャネル層を流れる電流を検出することによって行われる。
【００８０】
ここで、メモリブロック内の各メモリセルに書き込まれたデータを読み出す場合、非選択メモリセルのＭＩＳＦＥＴを全てオン状態に制御する。従って、ＭＩＳＦＥＴがノーマリオン型のトランジスタで構成されていれば、非選択メモリセルのＭＩＳＦＥＴの第２のゲート電極には電圧が印加されないため、非選択メモリセルに書き込まれたデータがディスターブされることはない。また、読み出し時において、選択メモリセルのＭＩＳＦＥＴのみをオフ状態にすればよいため、消費電力も低減することができる。
【００８１】
ところで、本実施形態における半導体記憶装置（または、そのメモリブロック）は、図１３に示した構成の半導体メモリセルを直列に接続して、図１６（ｂ）に示したような構成にしたものである。すなわち、各半導体メモリセルには、第２のゲート電極１７を挟んで、それぞれソース・ドレイン電極１５ｓ、１５ｄが配置されている。
【００８２】
しかしながら、半導体メモリセルのＭＩＳＦＥＴ（選択スイッチング素子）をノーマリオン型の電界効果トランジスタにすれば、図１５（ａ）、（ｂ）に示したように、第２のゲート電極１７下の半導体膜１４でも電荷が誘起されており、ノーマリオン型になっている。
【００８３】
そこで、図１７に示すように、各半導体メモリセルにおいて、ソース、ドレイン電極を設けなくても、ノーマリオン型のＭＩＳＦＥＴが直列に接続された半導体記憶装置を構成することができる。これにより、セルサイズの小さい半導体記憶装置を実現することができる。
【００８４】
ところで、図１６（ｂ）に示したように、第１のゲート電極１２は、半導体メモリセル毎に分離して形成されるため、ＺｎＯ膜（半導体膜）１４下には、ＺｎＯ膜１４の（０００１）配向を制御するＰｔ膜等が全面に形成されていない。そのため、下方にＰｔ膜がある部分のＺｎＯ膜１４は配向が制御されるが、下方にＰｔ電極がない部分のＺｎＯ膜１４は配向が制御されない。しかし、配向が制御されないＺｎＯ膜１４は、酸素抜け等の理由により低抵抗状態になりやすい。従って、通常ソース、ドレイン電極を設ける部分のＺｎＯ膜１４が低抵抗状態となるため、ソース、ドレイン電極を設けなくても、ノーマリオン型のＭＩＳＦＥＴが直列に接続された半導体記憶装置を構成することができる。
【００８５】
次に、図１８（ａ）〜（ｅ）を参照しながら、本実施形態における半導体記憶装置の製造方法を説明する。なお、図１３に示した半導体メモリセルを直列に接続して半導体記憶装置（または、そのメモリブロック）を構成したとき、強誘電体膜１３、半導体膜１４、常誘電体膜１６は、典型的には、メモリブロックの全体に亘って連続的に形成されるため、ここでは、半導体メモリセルの製造方法を説明する。
【００８６】
まず、図１８（ａ）に示すように、Ｓｉ基板１の表面に、熱酸化により厚さ２００ｎｍのＳｉＯ２膜２を形成する。その後、ＳｉＯ２膜２上に、スパッタ法を用いて、厚さ５ｎｍのＴｉ膜３と、厚さ３０ｎｍのＰｔ膜４を形成する。さらに、その上に、パルスレーザ堆積（ＰＬＤ）法を用いて、基板温度を７００℃にした状態で、厚さ１５ｎｍのＳＲＯ膜５を形成する。
【００８７】
次に、図１８（ｂ）に示すように、ＳＲＯ膜５上に、パターニングされたレジスト膜（不図示）を形成した後、イオンミリング法を用いて、ＳＲＯ膜５、Ｐｔ膜４、及びＴｉ膜３をエッチングすることにより、第１のゲート電極１２を形成する。
【００８８】
次に、図１８（ｃ）に示すように、７００℃の基板温度で、厚さ４５０ｎｍのＰＺＴの強誘電体膜からなるゲート絶縁膜１３を、ゲート電極１２を覆うように基板１１上に形成する。ここで、ターゲットに用いる焼結体の組成は、Ｐｂ：Ｚｒ:Ｔｉ＝１：０．３：０．７である。この組成において、Ｐｔ膜３と、ＳＲＯ膜５及びＰＺＴ膜１３との格子ミスマッチは３％以内であり、上記の成長条件下で、ＳＲＯ膜及びＰＺＴ膜は、Ｐｔ膜３上にエピタキシャル成長することができる。次いで、ＰＬＤ装置の同一チャンバー内において、基板温度を４００℃にした状態で、厚さ３０ｎｍのＺｎＯからなる半導体膜１４を形成する。
【００８９】
次に、図１８（ｄ）に示すように、半導体膜１４上に、パターニングしたレジスト膜（不図示）を形成した後、電子線蒸着法を用いて、厚さ２０ｎｍのＴｉ膜および厚さ３０ｎｍのＰｔ膜を形成し、エッチバック法を用いて、所定の位置にソース・ドレイン電極１５ｓ、１５ｄを形成する。
【００９０】
次に、図１８（ｅ）に示すように、原子層堆積（ＡＬＤ）法を用いて、Ａｌ２Ｏ３の常誘電体膜からなるゲート絶縁膜１６を形成する。その上に、パターニングしたレジスト膜（不図示）を形成した後、スパッタ法を用いて、厚さ２００ｎｍのＩｒ膜を形成し、エッチバック法を用いて、所定の位置に第２のゲート電極１７を形成する。これにより、図１３（ａ）に示した半導体メモリセルが製造される。
【００９１】
（第３の実施形態）
第２の実施形態では、半導体メモリセルの読み出し時において、ディスターブの発生のない半導体記憶装置について説明したが、本発明の第３の実施形態では、半導体メモリセルへの書き込み時において、ディスターブの発生のない半導体記憶装置について説明する。
【００９２】
図１９〜図２２を参照しながら、アレイ状に配列された半導体メモリセル（以下では、単に「メモリセル」という）へのデータ書き込み動作を説明する。ここでは、メモリセル２０Ａ〜２０Ｆが、３行、２列に配列された場合を例に説明する。また、メモリセルの選択スイッチング素子を構成するＭＩＳＦＥＴは、ノーマリオン型とした。
【００９３】
まず、図１９（ａ）、（ｂ）を参照しながら、書き込み動作を行う前のリセット動作を説明する。図１９（ａ）は、メモリセルのレイアウトを示した回路図で、図１９（ｂ）は、リセット動作のタイミングを示すタイムチャートである。
【００９４】
図１９（ａ）に示すように、列方向に接続されたメモリセル２０Ａ、２０Ｃ、２０Ｅ、及び２０Ｂ、２０Ｄ、２０Ｆのうち、それぞれの一端にあるメモリセル２０Ａ、２０Ｂは、接地電位のソース線ＳＬに接続され、他端にあるメモリセル２０Ｅ、２０Ｆは、書き込み電圧が印加されるビット線ＢＬ１、ＢＬ２に接続されている。
【００９５】
図１９（ｂ）に示すように、パルス信号sel１を印加して、選択トランジスタＳＢＬ１、ＳＢＬ２をオンする。ただし、選択トランジスタＳＢＬ１、ＳＢＬ２も、ＭＩＳＦＥＴと同様にノーマリオン型とすれば、パルス信号sel１の印加は不要である。そして、全てのメモリセルの選択スイッチング素子（ＭＩＳＦＥＴ）の第２のゲート電極ＴＧ１〜３に、５Ｖの電圧を印加して、全てのメモリセルのＭＩＳＦＥＴをオン状態にする。また、全てのメモリセルのメモリ素子（ＭＦＳＦＥＴ）の第１のゲート電極ＢＧ１〜３に、０Ｖの電圧を印加する。そして、ビット線ＢＬ１、ＢＬ２に、５Ｖの電圧を印加すると、全てのメモリセルのＭＩＳＦＥＴはオン状態であるため、ビット線ＢＬ１、ＢＬ２に印加された電圧は、電圧降下することなく、全てのメモリセルに到達する。これにより、全てのメモリセルのＭＦＳＦＥＴにおいて、ドレイン電極に５Ｖの電圧が、第１のゲート電極ＢＧ１〜３に０Ｖの電圧が印加されているため、全てのＭＦＳＦＥＴはオフ状態にリセットされる。すなわち、全てのメモリセルにおけるメモリ素子の強誘電体膜の分極を同一方向に揃えるリセット動作を行ったことになる。
【００９６】
次に、行方向に接続された複数のメモリセルへのデータ書き込みは、上記リセット動作を行った後、ソース線ＳＬに近い行から、ビット線に近い行に順次行われる。以下、順を追って説明する。
【００９７】
図２０（ａ）、（ｂ）は、ソース線ＳＬに最も近い行に配列しているメモリセル２０Ａ、２０Ｂにデータを書き込む動作を説明する図で、図２０（ａ）は、メモリセルのレイアウトを示した回路図で、図２０（ｂ）は、書き込み動作のタイミングを示すタイムチャートである。
【００９８】
図２０（ｂ）に示すように、パルス信号sel１を印加して、選択トランジスタＳＢＬ１、ＳＢＬ２をオンする。また、パルス信号sel２を印加して、選択トランジスタＳＳＬ１、ＳＳＬ２をオンする。そして、非選択行にあるメモリセル２０Ｃ、２０Ｄ、２０Ｅ、２０ＦのＭＩＳＦＥＴの第２のゲート電極ＴＧ２、３に５Ｖの電圧を、選択行にあるメモリセル２０Ａ、２０ＢのＭＩＳＦＥＴの第２のゲート電極ＴＧ１に０Ｖの電圧をそれぞれ印加する。そして、ビット線ＢＬ１及びＢＬ２には、それぞれ０Ｖ及び５Ｖの書き込み電圧を印加する。次いで、非選択行にあるメモリセル２０Ｃ、２０Ｄ、２０Ｅ、２０ＦのＭＦＳＦＥＴの第１のゲート電極ＢＧ２、３に０Ｖの電圧を、選択行にあるメモリセル２０Ａ、２０ＢのＭＦＳＦＥＴの第１のゲート電極ＢＧ１に５Ｖの電圧をそれぞれ印加する。
【００９９】
このとき、選択行にあるメモリセル２０ＡのＭＦＳＦＥＴのドレイン電極には、メモリセル２０Ｃ、２０ＥのＭＩＳＦＥＴはオン状態であるため、ビット線ＢＬ１の０Ｖの電圧がそのまま印加される。従って、メモリセル２０ＡのＭＦＳＦＥＴの第１のゲート電極ＢＧ１には５Ｖの電圧が印加されているため、ＭＦＳＦＥＴの強誘電体膜の分極は反転されてオン状態になる。
【０１００】
一方、選択行にあるメモリセル２０ＢのＭＦＳＦＥＴのドレイン電極には、メモリセル２０Ｄ、２０ＦのＭＩＳＦＥＴがオン状態であるため、ビット線ＢＬ２の５Ｖの電圧がそのまま印加されるが、メモリセル２０ＢのＭＦＳＦＥＴの第１のゲート電極ＢＧ１にも５Ｖの電圧が印加されているため、ＭＦＳＦＥＴの強誘電体膜の分極反転は起こらず、オフ状態が維持される。
【０１０１】
すなわち、上記の書き込み動作によって、選択された行に配置されたメモリセルのうち、ビット線ＢＬ１に接続されたメモリセル２０Ａには、データ”１”（ＭＦＳＦＥＴがオン状態）のデータが、また、ビット線ＢＬ２に接続されたメモリセル２０Ｂにはデータ”０”（ＭＦＳＦＥＴがオフ状態）のデータがそれぞれ書き込まれたことになる。
【０１０２】
なお、書き込み前の非選択行にあるメモリセルのうち、ビット線ＢＬ１に接続されたメモリセル２０Ｃ、２０ＥのＭＦＳＦＥＴのドレイン電極及び第１のゲート電極ＢＧ２、３には０Ｖの電圧が印加されるため、ＭＦＳＦＥＴの強誘電体膜の分極反転は起きない。また、ビット線ＢＬ２に接続されたメモリセル２０Ｄ、２０ＦのＭＦＳＦＥＴのドレイン電極及び第１のゲート電極ＢＧ２、３には５Ｖの電圧が印加されるため、ＭＦＳＦＥＴの強誘電体膜の分極反転は起きない。そのため、選択行にあるメモリセルにデータを書き込むとき、非選択行にあるメモリセルのリセット状態は維持される。
【０１０３】
次に、図２１（ａ）、（ｂ）を用いて、ソース線ＳＬから二番目に近い行に配列しているメモリセル２０Ｃ、２０Ｄにデータを書き込む動作を説明する。
【０１０４】
図２１（ｂ）に示すように、パルス信号sel１を印加して、選択トランジスタＳＢＬ１、ＳＢＬ２をオンする。また、パルス信号sel２を印加して、選択トランジスタＳＳＬ１、ＳＳＬ２をオンする。そして、非選択行にあるメモリセル２０Ａ、２０Ｂ、２０Ｅ、２０ＦのＭＩＳＦＥＴの第２のゲート電極ＴＧ１、３に５Ｖの電圧を、選択行にあるメモリセル２０Ｃ、２０ＤのＭＩＳＦＥＴの第２のゲート電極ＴＧ２に０Ｖの電圧をそれぞれ印加する。そして、ビット線ＢＬ１及びＢＬ２には、それぞれ５Ｖ及び０Ｖの書き込み電圧を印加する。次いで、非選択行にあるメモリセル２０Ａ、２０Ｂ、２０Ｅ、２０ＦのＭＦＳＦＥＴの第１のゲート電極ＢＧ１、３に０Ｖの電圧を、選択行にあるメモリセル２０Ｃ、２０ＤのＭＦＳＦＥＴの第１のゲート電極ＢＧ２に５Ｖの電圧をそれぞれ印加する。
【０１０５】
このとき、選択行にあるメモリセル２０ＣのＭＦＳＦＥＴのドレイン電極には、メモリセル２０ＥのＭＩＳＦＥＴはオン状態であるため、ビット線ＢＬ１の５Ｖの電圧がそのまま印加されが、メモリセル２０ＣのＭＦＳＦＥＴの第１のゲート電極ＢＧ２にも５Ｖの電圧が印加されているため、ＭＦＳＦＥＴの強誘電体膜は分極反転されず、オフ状態が維持される。
【０１０６】
一方、選択行にあるメモリセル２０ＤのＭＦＳＦＥＴのドレイン電極には、メモリセル２０ＦのＭＩＳＦＥＴがオン状態であるため、ビット線ＢＬ２の０Ｖの電圧がそのまま印加される。従って、メモリセル２０ＤのＭＦＳＦＥＴの第１のゲート電極ＢＧ２には５Ｖの電圧が印加されているため、ＭＦＳＦＥＴの強誘電体膜の分極は反転してオン状態になる。
【０１０７】
すなわち、上記の書き込み動作によって、選択された行に配置されたメモリセルのうち、ビット線ＢＬ１に接続されたメモリセル２０Ｃには、データ”０”（ＭＦＳＦＥＴがオフ状態）のデータが、また、ビット線ＢＬ２に接続されたメモリセル２０Ｄにはデータ”１”（ＭＦＳＦＥＴがオン状態）のデータがそれぞれ書き込まれたことになる。
【０１０８】
ところで、選択された行に配置されたメモリセルのうち、ビット線ＢＬ１に接続されたメモリセル２０ＣのＭＩＳＦＥＴは、第２のゲート電極ＴＧ２に０Ｖの電圧が、ドレイン電極に５Ｖの電圧が印加されているため、オフ状態になっている。従って、既にデータの書き込みを終了したメモリセル２０Ａには、ビット線ＢＬ１の５Ｖの電圧は到達せず、ＭＦＳＦＥＴのドレイン電極には、ソース線ＳＬと同じ０Ｖの電圧が印加される。そのため、ＭＦＳＦＥＴの第１のゲート電極ＢＧ１に０Ｖの電圧が印加されていても、ＭＦＳＦＥＴの強誘電体膜には電界が印加されない。つまり、メモリセル２０Ａに既に書き込まれているデータ”１”はディスターブされることはない。もし、メモリセル２０ＣのＭＩＳＦＥＴがオン状態だとすると、メモリセル２０ＡのＭＦＳＦＥＴのドレイン電極には５Ｖの電圧が、第１のゲート電極ＢＧ１には０Ｖの電圧が印加されるため、メモリセル２０ＡのＭＦＳＦＥＴはオフ状態となり、既に書き込まれているデータ”１”が”０”に変わってしまうことになる。
【０１０９】
一方、選択された行に配置されたメモリセルのうち、ビット線ＢＬ２に接続されたメモリセル２０ＤのＭＩＳＦＥＴは、第２のゲート電極ＴＧ２及びドレイン電極に０Ｖの電圧が印加されているため、オン状態になっている。しかしながら、ビット線ＢＬ２には０Ｖの電圧が印加されているため、既にデータの書き込みを終了したメモリセル２０Ｂにビット線ＢＬ２の電圧が到達しても、ＭＦＳＦＥＴのドレイン電極及び第１のゲート電極ＢＧ１には０Ｖの電圧が印加されるため、ＭＦＳＦＥＴの強誘電体膜には電界が印加されない。つまり、メモリセル２０Ｂに書き込まれたデータ”０”はディスターブされることはない。
【０１１０】
次に、図２２（ａ）、（ｂ）を用いて、ビット線ＢＬ１、ＢＬ２に最も近い行に配列しているメモリセル２０Ｅ、２０Ｆにデータを書き込む動作を説明する。
【０１１１】
図１３（ｂ）に示すように、パルス信号sel１を印加して、選択トランジスタＳＢＬ１、ＳＢＬ２をオンする。また、パルス信号sel２を印加して、選択トランジスタＳＳＬ１、ＳＳＬ２をオンする。そして、非選択行にあるメモリセル２０Ａ、２０Ｂ、２０Ｃ、２０ＤのＭＩＳＦＥＴの第２のゲート電極ＴＧ１、２に５Ｖの電圧を、選択行にあるメモリセル２０Ｅ、２０ＦのＭＩＳＦＥＴの第２のゲート電極ＴＧ３に０Ｖの電圧をそれぞれ印加する。そして、ビット線ＢＬ１及びＢＬ２には、それぞれ０Ｖ及び５Ｖの書き込み電圧を印加する。次いで、非選択行にあるメモリセル２０Ａ、２０Ｂ、２０Ｃ、２０ＤのＭＦＳＦＥＴの第１のゲート電極ＢＧ１、２に０Ｖの電圧を、選択行にあるメモリセル２０Ｅ、２０ＦのＭＦＳＦＥＴの第１のゲート電極ＢＧ３に５Ｖの電圧をそれぞれ印加する。
【０１１２】
このとき、選択行にあるメモリセル２０ＥのＭＦＳＦＥＴのドレイン電極には、ビット線ＢＬ１の０Ｖの電圧がそのまま印加される。従って、メモリセル２０ＥのＭＦＳＦＥＴの第１のゲート電極ＢＧ３には５Ｖの電圧が印加されているため、ＭＦＳＦＥＴの強誘電体膜の分極は反転してオン状態になる。
【０１１３】
一方、選択行にあるメモリセル２０ＦのＭＦＳＦＥＴのドレイン電極には、ビット線ＢＬ２の５Ｖの電圧がそのまま印加されるが、メモリセル２０ＦのＭＦＳＦＥＴの第１のゲート電極ＢＧ３にも５Ｖの電圧が印加されているため、ＭＦＳＦＥＴの強誘電体膜は分極反転されず、オフ状態が維持される。
【０１１４】
すなわち、上記の書き込み動作によって、選択された行に配置されたメモリセルのうち、ビット線ＢＬ１に接続されたメモリセル２０ＣＥは、データ”１”（ＭＦＳＦＥＴがオン状態）のデータが、また、ビット線ＢＬ２に接続されたメモリセル２０Ｆにはデータ”０”（ＭＦＳＦＥＴがオフ状態）のデータがそれぞれ書き込まれたことになる。
【０１１５】
また、上述したのと同様に、選択された行に配置されたメモリセルのうち、ビット線ＢＬ２に接続されたメモリセル２０ＦのＭＩＳＦＥＴは、第２のゲート電極ＴＧ２に０Ｖの電圧が、ドレイン電極に５Ｖの電圧が印加されているため、オフ状態になっている。従って、既にデータの書き込みを終了したメモリセル２０Ｂ、２０Ｄには、ビット線ＢＬ２の５Ｖの電圧は到達せず、ＭＦＳＦＥＴのドレイン電極には、ソース線ＳＬと同じ０Ｖの電圧が印加される。そのため、ＭＦＳＦＥＴの第１のゲート電極ＢＧ１、２に０Ｖの電圧が印加されていても、ＭＦＳＦＥＴの強誘電体膜には電界が印加されない。つまり、メモリセル２０Ｂ、Ｄに書き込まれたデータはディスターブされることはない。
【０１１６】
一方、選択された行に配置されたメモリセルのうち、ビット線ＢＬ１に接続されたメモリセル２０ＥのＭＩＳＦＥＴは、第２のゲート電極ＴＧ３及びドレイン電極に０Ｖの電圧が印加されているため、オン状態になっている。しかしながら、ビット線ＢＬ２には０Ｖの電圧が印加されているため、既にデータの書き込みを終了したメモリセル２０Ａ、２０Ｃにビット線ＢＬ２の電圧が到達しても、ＭＦＳＦＥＴのドレイン電極及び第１のゲート電極ＢＧ１、２には０Ｖの電圧が印加されるため、ＭＦＳＦＥＴの強誘電体膜には電界が印加されない。つまり、メモリセル２０Ａ、２０Ｃに書き込まれたデータはディスターブされることはない。
【０１１７】
以上説明したように、行方向に接続された複数の半導体メモリセルへのデータ書き込みは、リセット動作を行った後、ソース線に近い行から、ビット線に近い行に順次行われる。その際、選択された行の各半導体メモリセルへデータを書き込むとき、ＭＦＳＦＥＴ（メモリ素子）の強誘電体膜の分極状態を、ＭＦＳＦＥＴをオフ状態にする書き込みを行う場合には、ＭＩＳＦＥＴ（選択スイッチング素子）をオフ状態にする。これにより、既にデータの書き込みを終了したメモリセルのＭＦＳＦＥＴには、強誘電体膜に電界が印加されないため、書き込まれたデータがディスターブされることはない。
【０１１８】
なお、本実施形態では、全ての半導体メモリセルのＭＦＳＦＥＴをオフ状態にするリセット動作を行った。この場合、「ＭＦＳＦＥＴをオフ状態にする書き込み」は、別の言い方をすれば、「リセット動作時のＭＦＳＦＥＴの分極状態を反転させない書き込み」と言うことができる。
【０１１９】
また、全ての半導体メモリセルのＭＦＳＦＥＴをオフ状態にするリセット動作を行った場合には、選択された行の各半導体メモリセルへのデータ書き込みの際、書き込み前の全ての半導体メモリセル、すなわち、選択された行よりもビット線に近い側にある全ての行の半導体メモリセルのＭＩＳＦＥＴ（選択スイッチング素子）をオン状態にすることが好ましい。これにより、ビット線に印加された書き込み電圧を、選択された行にある半導体メモリセルまで到達させることができ、所定の書き込み動作を行うことができる。
【０１２０】
また、選択された行の各半導体メモリセルへのデータ書き込みの際、選択された行よりもビット線に近い側にある全ての行の半導体メモリセルの第１のゲート電極には、リセット時に印加された電圧を印加することが好ましい。これにより、書き込み前の半導体メモリセルのＭＦＳＦＥＴには、強誘電体膜に電界が印加されないため、リセット動作時の状態を維持することができる。
【０１２１】
上記の実施形態では、半導体メモリセルのＭＩＳＦＥＴ（選択スイッチング素子）をノーマリオン型にしたが、この場合、ＭＩＳＦＥＴ及びビット線に印加する電圧を、０Ｖ及び５Ｖ（電圧の大きさは任意）の２種類のみで書き込み動作を行うことができるため、制御に必要な電位の数が削減され、回路構成を簡単にすることができる。勿論、ＭＩＳＦＥＴをノーマリオフ型にしても、ＭＩＳＦＥＴ及びビット線に所定の電圧を印加することによって、上記の書き込み動作を制御することはできる。
【０１２２】
また、ＭＦＳＦＥＴの駆動電圧と、ＭＩＳＦＥＴの駆動電圧とは等しくすることによっても、制御に必要な電位の数が削減され、回路構成を簡単にすることができる。
【０１２３】
（第３の実施形態の変形例）
第３の実施形態では、全ての半導体メモリセルのＭＦＳＦＥＴをオフ状態にするリセット動作を行った。本変形例では、全ての半導体メモリセルのＭＦＳＦＥＴをオン状態にするリセット動作を行った場合の書き込み動作を説明する。なお、半導体メモリセルのレイアウトは、第３の実施形態の場合と同じである。また、第３の実施形態と共通する動作については、詳細な説明は省略する。
【０１２４】
まず、図２３（ａ）、（ｂ）を参照しながら、半導体メモリセル（以下では、単に「メモリセル」という）への書き込み動作を行う前のリセット動作を説明する。図２３（ａ）は、メモリセルのレイアウトを示した回路図で、図２３（ｂ）は、リセット動作のタイミングを示すタイムチャートである。
【０１２５】
図２３（ｂ）に示すように、パルス信号sel１を印加して、選択トランジスタＳＢＬ１、ＳＢＬ２をオンする。ただし、選択トランジスタＳＢＬ１、ＳＢＬ２も、ＭＩＳＦＥＴと同様にノーマリオン型とすれば、パルス信号sel１の印加は不要である。そして、全てのメモリセルのＭＩＳＦＥＴの第２のゲート電極ＴＧ１〜３、及びビット線ＢＬ１、ＢＬ２に０Ｖの電圧を印加する。これにより、全てのメモリセルのＭＩＳＦＥＴ（ＭＩＳＦＥＴはノーマリオン型）はオン状態になる。従って、全てのメモリセルのＭＦＳＦＥＴのドレイン電極には、ビット線ＢＬ１、ＢＬ２の０Ｖの電圧が印加される。一方、全てのメモリセルのＭＦＳＦＥＴの第１のゲート電極ＢＧ１〜３には、５Ｖの電圧を印加する。これにより、全てのＭＦＳＦＥＴはオン状態にリセットされる。
【０１２６】
次に、図２４（ａ）、（ｂ）を用いて、ソース線ＳＬに最も近い行に配列しているメモリセル２０Ａ、２０Ｂにデータを書き込む動作を説明する。
【０１２７】
図２４（ｂ）に示すように、パルス信号sel１を印加して、選択トランジスタＳＢＬ１、ＳＢＬ２をオンする。また、パルス信号sel２を印加して、選択トランジスタＳＳＬ１、ＳＳＬ２をオンする。そして、非選択行にあるメモリセル２０Ｃ、２０Ｄ、２０Ｅ、２０ＦのＭＩＳＦＥＴの第２のゲート電極ＴＧ２、３に５Ｖの電圧を、選択行にあるメモリセル２０Ａ、２０ＢのＭＩＳＦＥＴの第２のゲート電極ＴＧ１に０Ｖの電圧をそれぞれ印加する。そして、ビット線ＢＬ１及びＢＬ２には、それぞれ０Ｖ及び５Ｖの書き込み電圧を印加する。次いで、非選択行にあるメモリセル２０Ｃ、２０Ｄ、２０Ｅ、２０ＦのＭＦＳＦＥＴの第１のゲート電極ＢＧ２、３に５Ｖの電圧を、選択行にあるメモリセル２０Ａ、２０ＢのＭＦＳＦＥＴの第１のゲート電極ＢＧ１に０Ｖの電圧をそれぞれ印加する。
【０１２８】
このとき、選択行にあるメモリセル２０ＡのＭＦＳＦＥＴのドレイン電極には、メモリセル２０Ｄ、２０ＦのＭＩＳＦＥＴがオン状態であるため、ビット線ＢＬ１の０Ｖの電圧がそのまま印加されるが、メモリセル２０ＡのＭＦＳＦＥＴの第１のゲート電極ＢＧ１にも０Ｖの電圧が印加されているため、ＭＦＳＦＥＴの強誘電体膜の分極反転は起こらず、オン状態が維持される。
【０１２９】
一方、選択行にあるメモリセル２０ＢのＭＦＳＦＥＴのドレイン電極には、メモリセル２０Ｃ、２０ＥのＭＩＳＦＥＴがオン状態であるため、ビット線ＢＬ２の５Ｖの電圧がそのまま印加される。従って、メモリセル２０ＢのＭＦＳＦＥＴの第１のゲート電極ＢＧ１には０Ｖの電圧が印加されているため、ＭＦＳＦＥＴの強誘電体膜の分極は反転されてオフ状態になる。
【０１３０】
すなわち、上記の書き込み動作によって、選択された行に配置されたメモリセルのうち、ビット線ＢＬ１に接続されたメモリセル２０Ａには、データ”１”（ＭＦＳＦＥＴがオン状態）のデータが、また、ビット線ＢＬ２に接続されたメモリセル２０Ｂにはデータ”０”（ＭＦＳＦＥＴがオフ状態）のデータがそれぞれ書き込まれたことになる。
【０１３１】
なお、書き込み前の非選択行にあるメモリセルのうち、ビット線ＢＬ１に接続されたメモリセル２０Ｃ、２０ＥのＭＦＳＦＥＴのドレイン電極及び第１のゲート電極ＢＧ２、３には５Ｖの電圧が印加されるため、ＭＦＳＦＥＴの強誘電体膜の分極反転は起きない。また、ビット線ＢＬ２に接続されたメモリセル２０Ｄ、２０ＦのＭＦＳＦＥＴのドレイン電極及び第１のゲート電極ＢＧ２、３には５Ｖの電圧が印加されるため、ＭＦＳＦＥＴの強誘電体膜の分極反転は起きない。そのため、選択行にあるメモリセルへのデータの書き込み時に、非選択行にあるメモリセルのリセット状態は維持される。
【０１３２】
次に、図２５（ａ）、（ｂ）を用いて、ソース線ＳＬから二番目に近い行に配列しているメモリセル２０Ｃ、２０Ｄにデータを書き込む動作を説明する。
【０１３３】
図２５（ｂ）に示すように、パルス信号sel１を印加して、選択トランジスタＳＢＬ１、ＳＢＬ２をオンする。また、パルス信号sel２を印加して、選択トランジスタＳＳＬ１、ＳＳＬ２をオンする。そして、非選択行にあるメモリセル２０Ａ、２０Ｂ、２０Ｅ、２０ＦのＭＩＳＦＥＴの第２のゲート電極ＴＧ１、３に５Ｖの電圧を、選択行にあるメモリセル２０Ｃ、２０ＤのＭＩＳＦＥＴの第２のゲート電極ＴＧ２に０Ｖの電圧をそれぞれ印加する。そして、ビット線ＢＬ１及びＢＬ２には、それぞれ５Ｖ及び０Ｖの書き込み電圧を印加する。次いで、非選択行にあるメモリセルのうち、既に書き込みを終了したメモリセル２０Ａ、２０ＢのＭＦＳＦＥＴの第１のゲート電極ＢＧ１には０Ｖの電圧を、書き込み前のメモリセル２０Ｅ、２０ＦのＭＦＳＦＥＴの第１のゲート電極ＢＧ３には５Ｖの電圧をそれぞれ印加する。一方、選択行にあるメモリセル２０Ｃ、２０ＤのＭＦＳＦＥＴの第１のゲート電極ＢＧ２に０Ｖの電圧を印加する。
【０１３４】
このとき、選択行にあるメモリセル２０ＣのＭＦＳＦＥＴのドレイン電極には、メモリセル２０ＥのＭＩＳＦＥＴはオン状態であるため、ビット線ＢＬ１の５Ｖの電圧がそのまま印加される。従って。メモリセル２０ＣのＭＦＳＦＥＴの第１のゲート電極ＢＧ２には０Ｖの電圧が印加されているため、ＭＦＳＦＥＴの強誘電体膜は反転してオフ状態となる。
【０１３５】
一方、選択行にあるメモリセル２０ＤのＭＦＳＦＥＴのドレイン電極には、メモリセル２０ＦのＭＩＳＦＥＴがオン状態であるため、ビット線ＢＬ２の０Ｖの電圧がそのまま印加されるが、メモリセル２０ＤのＭＦＳＦＥＴの第１のゲート電極ＢＧ２にも０Ｖの電圧が印加されているため、ＭＦＳＦＥＴの強誘電体膜は分極反転されず、オン状態が維持される。
【０１３６】
すなわち、上記の書き込み動作によって、選択された行に配置されたメモリセルのうち、ビット線ＢＬ１に接続されたメモリセル２０Ｃには、データ”０”（ＭＦＳＦＥＴがオフ状態）のデータが、また、ビット線ＢＬ２に接続されたメモリセル２０Ｄにはデータ”１”（ＭＦＳＦＥＴがオン状態）のデータがそれぞれ書き込まれたことになる。
【０１３７】
ところで、選択された行に配置されたメモリセルのうち、ビット線ＢＬ１に接続されたメモリセル２０ＣのＭＩＳＦＥＴは、第２のゲート電極ＴＧ２に０Ｖの電圧が、ドレイン電極に５Ｖの電圧が印加されているため、オフ状態になっている。従って、既にデータの書き込みを終了したメモリセル２０Ａには、ビット線ＢＬ１の５Ｖの電圧は到達せず、ＭＦＳＦＥＴのドレイン電極には、ソース線ＳＬと同じ０Ｖの電圧が印加される。そのため、ＭＦＳＦＥＴの第１のゲート電極ＢＧ１に０Ｖの電圧が印加されていても、ＭＦＳＦＥＴの強誘電体膜には電界が印加されない。つまり、メモリセル２０Ａに書き込まれたデータ”１”はディスターブされることはない。
【０１３８】
一方、選択された行に配置されたメモリセルのうち、ビット線ＢＬ２に接続されたメモリセル２０ＤのＭＩＳＦＥＴは、第２のゲート電極ＴＧ２及びドレイン電極に０Ｖの電圧が印加されているため、オン状態になっている。しかしながら、ビット線ＢＬ２には０Ｖの電圧が印加されているため、既にデータの書き込みを終了したメモリセル２０Ｂにビット線ＢＬ２の電圧が到達しても、ＭＦＳＦＥＴのドレイン電極及び第１のゲート電極ＢＧ１には０Ｖの電圧が印加されるため、ＭＦＳＦＥＴの強誘電体膜には電界が印加されない。つまり、メモリセル２０Ｂに書き込まれたデータ”０”はディスターブされることはない。
【０１３９】
次に、図２６（ａ）、（ｂ）を用いて、ビット線ＢＬ１、ＢＬ２に最も近い行に配列しているメモリセル２０Ｅ、２０Ｆにデータを書き込む動作を説明する。
【０１４０】
図２６（ｂ）に示すように、パルス信号sel１を印加して、選択トランジスタＳＢＬ１、ＳＢＬ２をオンする。また、パルス信号sel２を印加して、選択トランジスタＳＳＬ１、ＳＳＬ２をオンする。そして、非選択行にあるメモリセル２０Ａ、２０Ｂ、２０Ｃ、２０ＤのＭＩＳＦＥＴの第２のゲート電極ＴＧ１、２に５Ｖの電圧を、選択行にあるメモリセル２０Ｅ、２０ＦのＭＩＳＦＥＴの第２のゲート電極ＴＧ３に０Ｖの電圧をそれぞれ印加する。そして、ビット線ＢＬ１及びＢＬ２には、それぞれ０Ｖ及び５Ｖの書き込み電圧を印加する。次いで、非選択行にあるメモリセル２０Ａ、２０Ｂ、２０Ｃ、２０ＤのＭＦＳＦＥＴの第１のゲート電極ＢＧ１、２に０Ｖの電圧を、選択行にあるメモリセル２０Ｅ、２０ＦのＭＦＳＦＥＴの第１のゲート電極ＢＧ３に０Ｖの電圧をそれぞれ印加する。
【０１４１】
このとき、選択行にあるメモリセル２０ＥのＭＦＳＦＥＴのドレイン電極には、ビット線ＢＬ２の０Ｖの電圧がそのまま印加されるが、メモリセル２０ＥのＭＦＳＦＥＴの第１のゲート電極ＢＧ３にも０Ｖの電圧が印加されているため、ＭＦＳＦＥＴの強誘電体膜は分極反転されず、オン状態が維持される。
【０１４２】
一方、選択行にあるメモリセル２０ＦのＭＦＳＦＥＴのドレイン電極には、ビット線ＢＬ１の５Ｖの電圧がそのまま印加される。従って、メモリセル２０ＦのＭＦＳＦＥＴの第１のゲート電極ＢＧ３には０Ｖの電圧が印加されているため、ＭＦＳＦＥＴの強誘電体膜の分極は反転してオフ状態になる。
【０１４３】
すなわち、上記の書き込み動作によって、選択された行に配置されたメモリセルのうち、ビット線ＢＬ１に接続されたメモリセル２０Ｅは、データ”１”（ＭＦＳＦＥＴがオン状態）のデータが、また、ビット線ＢＬ２に接続されたメモリセル２０Ｆにはデータ”０”（ＭＦＳＦＥＴがオフ状態）のデータがそれぞれ書き込まれたことになる。
【０１４４】
また、選択された行に配置されたメモリセルのうち、ビット線ＢＬ２に接続されたメモリセル２０ＦのＭＩＳＦＥＴは、第２のゲート電極ＴＧ３に０Ｖの電圧が、ドレイン電極に５Ｖの電圧が印加されているため、オフ状態になっている。従って、既にデータの書き込みを終了したメモリセル２０Ｂ、２０Ｄには、ビット線ＢＬ２の５Ｖの電圧は到達せず、ＭＦＳＦＥＴのドレイン電極には、ソース線ＳＬと同じ０Ｖの電圧が印加される。そのため、ＭＦＳＦＥＴの第１のゲート電極ＢＧ１、２に０Ｖの電圧が印加されていても、ＭＦＳＦＥＴの強誘電体膜には電界が印加されない。つまり、メモリセル２０Ｂ、２０Ｄに書き込まれたデータはディスターブされることはない。
【０１４５】
一方、選択された行に配置されたメモリセルのうち、ビット線ＢＬ１に接続されたメモリセル２０ＥのＭＩＳＦＥＴは、第２のゲート電極ＴＧ３及びドレイン電極に０Ｖの電圧が印加されているため、オン状態になっている。しかしながら、ビット線ＢＬ１には０Ｖの電圧が印加されているため、既にデータの書き込みを終了したメモリセル２０Ａ、２０Ｃにビット線ＢＬ１の電圧が到達しても、ＭＦＳＦＥＴのドレイン電極及び第１のゲート電極ＢＧ１、２には０Ｖの電圧が印加されるため、ＭＦＳＦＥＴの強誘電体膜には電界が印加されない。つまり、メモリセル２０Ａ、２０Ｃに書き込まれたデータはディスターブされることはない。
【０１４６】
以上説明したように、行方向に接続された複数のメモリセルへのデータ書き込みは、リセット動作を行った後、ソース線ＳＬに近い行から、ビット線に近い行に順次行われる。その際、選択された行の各半導体メモリセルへデータを書き込むとき、ＭＦＳＦＥＴ（メモリ素子）の強誘電体膜の分極状態を、ＭＦＳＦＥＴをオフ状態にする書き込みを行う場合には、ＭＩＳＦＥＴ（選択スイッチング素子）をオフ状態にする。これにより、既にデータの書き込みを終了したメモリセルのＭＦＳＦＥＴには、強誘電体膜に電界が印加されないため、書き込まれたデータがディスターブされることはない。
【０１４７】
なお、本実施形態では、全ての半導体メモリセルのＭＦＳＦＥＴをオン状態にするリセット動作を行った。この場合、「ＭＦＳＦＥＴをオフ状態にする書き込み」は、別の言い方をすれば、「リセット動作時のＭＦＳＦＥＴの分極状態を反転させる書き込み」と言うことができる。
【０１４８】
また、全ての半導体メモリセルのＭＦＳＦＥＴをオン状態にするリセット動作を行った場合においても、ＭＦＳＦＥＴをオフ状態にするリセット動作を行った場合と同様に、選択された行の各半導体メモリセルへのデータ書き込みの際、書き込み前の全ての半導体メモリセル、すなわち、選択された行よりもビット線に近い側にある全ての行の半導体メモリセルのＭＩＳＦＥＴ（選択スイッチング素子）をオン状態にすることが好ましい。これにより、ビット線に印加された書き込み電圧を、選択された行にある半導体メモリセルまで到達させることができ、所定の書き込み動作を行うことができる。
【０１４９】
また、選択された行の各半導体メモリセルへのデータ書き込みの際、選択された行よりもビット線に近い側にある全ての行の半導体メモリセルの第１のゲート電極には、リセット時に印加された電圧を印加することが好ましい。これにより、書き込み前の半導体メモリセルのＭＦＳＦＥＴには、強誘電体膜に電界が印加されないため、リセット動作時の状態を維持することができる。
【０１５０】
なお、本実施形態においては、負電圧もしくはここに挙げた電圧以外を用いた場合でも、全てのメモリ素子の強誘電体膜の分極を同一方向に揃えるリセット動作を行った後、ソース線に近い行から順次行われ、メモリ素子の強誘電体膜の分極状態を、ＭＦＳＦＥＴをオフ状態にする書き込みを行う場合に、ＭＩＳＦＥＴをオフ状態にすることで同様の効果を得ることができる。
【０１５１】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。例えば、上記実施形態では、ソース、ドレイン電極１５ｓ、１５ｄは、半導体膜１４と常誘電体膜１６との間に配置したが、半導体膜１４と強誘電体膜１３との間に配置してもよい。
【０１５２】
また、上記実施形態では、基板１１にＳＴＯ基板やＳｉ基板を用いたが、例えば、シリコン基板上に絶縁膜を形成したものや、サファイア、ランタン・アルミ酸化物（ＬａＡｌＯ３）からなる基板を用いてもよい。また、強誘電体膜１３にＰＺＴ膜を用いたが、例えば、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４−ｘＬａｘＴｉ３Ｏ１２等を用いてもよい。また、チャネル層となる半導体膜１４にＺｎＯ膜を用いたが、例えば、ＷＯ３、ＩＴＯ（ＩｎＯ−ＳｎＯ）、ＩＧＺＯ（ＩｎＧａＯ３（ＺｎＯ）５）、ＳＴＯ、ＬＳＣＯ（Ｌａ２−ｘＳｒｘＣｕＯ４）、ＬＣＭＯ（Ｌａ１−ｘＣａｘＭｎＯ３）、ＰＣＭＯ（Ｐｒ１−ｘＣａｘＭｎＯ３）等の、透明なもの、超伝導を示すもの、モット転移を示すものを含む酸化物半導体、あるいは窒化インジウム（ＩｎＮ）、窒化ガリウム（ＧａＮ）などの窒化物半導体などを用いてもよい。また、常誘電体膜１６にＳｉＮ膜を用いたが、例えば、酸化マグネシウム膜（ＭｇＯ）、マグネシウムを添加したＺｎＯ膜（ＭｇｘＺｎ１−ｘＯ）、窒化アルミニウム（ＡｌＮ）膜、酸化アルミニウム（Ａｌ２Ｏ３）膜などを用いてもよい。また、各電極には、ＩＴＯ、ＺｉＴＯ（Ｚｎ−Ｉｎ−Ｓｎ−Ｏ）なども使用することができる。
【０１５３】
また、上記第２の実施形態では、第１のゲート電極１２を、ＳＲＯ膜／Ｐｔ膜／Ｔｉ膜の積層膜で構成することにより、ＭＩＳＦＥＴをノーマリオン型の電界効果トランジスタにしたが、これに限らず、例えば、ＭＩＳＦＥＴのゲート絶縁膜１６に欠陥を導入したり、ゲート絶縁膜１６を電荷トラップ層を含む層（例えば、ＳＯＮＯＳ；silicon oxide nitride oxide semiconductor）で構成したり、あるいは、第２のゲート電極１７の仕事関数を制御することによって、ＭＩＳＦＥＴをノーマリオン型にすることができる。
【０１５４】
また、上記第３の実施形態では、ＭＩＳＦＥＴ、ＭＦＳＦＥＴ、ビット線に印加する電圧は、０Ｖまたは５Ｖとしたが、これに限らず、上記に説明した動作を行う範囲において、他の電圧（負電圧も含む）にしてもよい。
【産業上の利用可能性】
【０１５５】
本発明は、セルサイズが小さく、データの書き込み、読み出し動作の制御性に優れた半導体メモリセル、あるいは、駆動時におけるディスターブ発生のない低消費電力の半導体記憶装置に有用である。
【符号の説明】
【０１５６】
１１      基板 
１２      第１のゲート電極 
１３      ゲート絶縁膜（強誘電体膜） 
１４      半導体膜（チャネル層） 
１５ｓ、１５ｄ      ソース・ドレイン電極 
１６      ゲート絶縁膜（常誘電体膜） 
１７      第２のゲート電極 
２０      半導体メモリセル 
２１      第１の電界効果トランジスタ（メモリ素子）
２２      第２の電界効果トランジスタ（選択スイッチング素子） 
５０      半導体メモリセル 
５１、５２      選択トランジスタ 
６１      メモリブロック 
６２      ソース線 
７１、７２    半導体メモリセル
【図１】
2010097862.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2010097862.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【手続補正書】
【提出日】平成23年5月10日(2011.5.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート絶縁膜が強誘電体膜で構成された電界効果トランジスタからなるメモリ素子を備えた半導体メモリセル、及び半導体メモリセルがアレイ状に配列された半導体記憶装置に関する。
【背景技術】
【０００２】
強誘電体を用いた不揮発性メモリには、大きく分けてキャパシタ型と、ゲート絶縁膜を強誘電体膜で構成した電界効果トランジスタ（Field Effect Transistor、ＦＥＴ）型との２種類がある。
【０００３】
キャパシタ型は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）と類似した構造であり、強誘電体キャパシタに電荷を保持し、強誘電体の分極方向によって、情報の０、１を区別する。強誘電体キャパシタに蓄積された分極は、その上下に配置された電極に誘起される電荷と結合しており、電圧を切断した状態で消失しない。しかし、情報を読み出す際に、記憶していた分極を破壊し、情報を失ってしまうため、この方式においては情報の再書き込み動作が必要となる。そのため、読み出し動作毎に行われる再書き込みに伴って分極反転が繰り返され、分極の疲労劣化が問題となる。また、この構造では分極電荷をセンスアンプで読み出すため、センスアンプの検知限界以上の電荷量（典型的には１００ｆＣ）が必要である。強誘電体は面積あたりの分極電荷が材料固有であり、メモリセルを微細化する場合であっても、同じ材料を使う限り電極面積は一定の大きさが必要である。従って、プロセスルールの微細化に比例縮小してキャパシタサイズを小さくすることは困難であり、大容量化に不適である。
【０００４】
これに対して、ＦＥＴ型の強誘電体メモリは、強誘電体膜の分極の向きによって変化するチャネルの導通状態を検出することにより情報を読み出すため、非破壊での情報の読み出しが可能である。また、ＦＥＴの増幅作用によって出力電圧振幅を大きくすることができ、スケーリング則に依存した微細化が可能である。従来、チャネルとなるシリコン基板上にゲート絶縁膜となる強誘電体膜を形成したＦＥＴ型トランジスタが提案されている。この構造は、Metal-Ferroelectric-Semiconductor（ＭＦＳ）型ＦＥＴと呼ばれている。
【０００５】
ところで、ＦＥＴ型の強誘電体メモリを行列状にマトリクス配置したメモリセルアレイにおいて、強誘電体メモリへの２値データの書き込みは、選択されたメモリセルのワード線に接続されたゲート電極と、ソース線に接続されたソース電極間に電圧パルスを印加することによって行われる。しかしながら、その際、選択されたメモリセルのワード線及びソース線に接続された非アクセス対象のメモリセルにも電圧が印加されることから、データの誤書き込みが発生してしまう。そのため、通常は、ワード線とゲート電極間および／またはソース線とソース電極間に、例えば、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor ＦＥＴ）からなる選択スイッチを挿入することによって、誤書き込みの防止を図っている（例えば、特許文献１を参照）。
【０００６】
一方、特許文献２には、半導体膜の両面にゲート電極を設置し、一方のゲート部分に強誘電体膜が接続されたデュアルゲートトランジスタでメモリセルを構成し、このメモリセルを、フラッシュメモリと同様に直列に接続したＮＡＮＤ型の不揮発性メモリが提案されている。
【０００７】
図２７は、特許文献２に記載されたメモリセルの構成を示した断面図である。メモリセルを構成するデュアルゲートトランジスタ１００は、半導体膜（多結晶シリコン膜）１０１の一方の面上に絶縁膜１０２と強誘電体膜１０３とを介して第１のゲート電極１０５が設けられ、半導体膜１０１の他の面上に絶縁膜１０４を介して第２のゲート電極１０６が第１のゲート電極に対向して設けられている。そして、第２のゲート電極１０６の両端には、半導体膜１０１のチャネル領域（ｐ型シリコン）１０１ａと反対導電型のソース・ドレイン領域（ｎ型シリコン）が形成されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平５−２０５４８７号公報
【特許文献２】特開２０００−３４０７５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献２に記載されたメモリセルを構成するデュアルゲートトランジスタでは、第２のゲート電極に印加する電圧を変化させることにより、デュアルゲートトランジスタをスイッチさせるが、半導体膜にシリコン膜が使用されているため、トランジスタの導通は、半導体膜に反転層を形成することにより行われる。従って、半導体膜の膜厚が薄い場合、空乏層が半導体膜の膜厚方向全体に広がるため、トランジスタのチャネル抵抗は、強誘電体膜の分極状態に関係なく、第２のゲート電極に印加される電圧のみで制御される。換言すれば、トランジスタのチャネル抵抗は、強誘電体膜の分極状態（メモリ素子に書き込まれたデータ）と、第２のゲート電極に印加される電圧（メモリ素子への書き込み電圧または読み出し電圧）によって独立に制御することはできない。そのため、書き込み時、または読み出し時に、非選択メモリセルに書き込まれたデータが影響を受けてしまうという問題がある。
【００１０】
これに対して、半導体膜の膜厚を空乏層の厚みよりも厚くすれば、チャネル抵抗を独立に制御することも可能ではあるが、この場合、半導体層の膜厚を厚くすることによって、半導体膜の膜質が低下するため、信頼性が低下したり、イオン注入によりソース・ドレイン領域を形成するのが困難になるという新たな問題が生じる。
【００１１】
また、半導体膜がシリコン膜で形成されているため、半導体膜と強誘電体膜との反応を防止するために、半導体膜と強誘電体膜との間にシリコン酸化膜等の絶縁膜（反応抑制層）を形成する必要がある。しかしながら、この反応抑制層が存在すると、データ保持時に強誘電体膜の分極を弱める電界が生じ、強誘電体膜に蓄積されたデータの保持特性が劣化するおそれがある。
【００１２】
加えて、半導体膜がシリコン膜で形成されているため、ソース・ドレイン領域をチャネル領域とＰ／Ｎ接合になるように形成する必要があり、そのために、イオン注入等の余分な工程が必要となる。
【００１３】
本発明は、かかる点に鑑みなされたもので、その主な目的は、チャネル抵抗を、メモリ素子に書き込まれたデータと、選択スイッチング素子の動作電圧とによって独立に制御することが可能なデュアルゲートトランジスタからなる半導体メモリセルを提供することにある。
【課題を解決するための手段】
【００１４】
本発明に係わる半導体メモリセルは、ゲート絶縁膜が強誘電体膜で構成された第１の電界効果トランジスタからなるメモリ素子と、ゲート絶縁膜が常誘電体膜で構成された第２の電界効果トランジスタからなる選択スイッチング素子とを備え、強誘電体膜と常誘電体膜とは化合物半導体からなる半導体膜を介して積層されており、強誘電体膜側に、第１の電界効果トランジスタの第１のゲート電極が形成され、常誘電体膜側に、第１のゲート電極に対向して第２の電界効果トランジスタの第２のゲート電極が形成されており、半導体膜は、第１の電界効果トランジスタ及び第２の電界効果トランジスタの共通のチャネル層を構成していることを特徴とする。
【００１５】
このような構成により、第１及び第２の電解効果トランジスタの共通のチャネル層を形成する半導体膜の抵抗は、強誘電体膜の分極状態（メモリ素子に書き込まれたデータ）と、第２のゲート電極に印加される電圧（選択スイッチング素子の動作電圧）によって独立に制御することができる。これにより、本実施形態における半導体メモリセルを直列に接続してＮＡＮＤ型の半導体記憶装置を構成した、データの書き込み及び読み出し動作を、簡単な制御で行うことが可能となる。
【００１６】
また、半導体膜が化合物半導体膜で形成されているため、半導体膜中のキャリアを蓄積層の形成によって発生させることができる、そのため、チャネル領域とソース・ドレイン領域とを異なる導電型で形成する必要がないため、半導体膜を同一導電型にすることができる。これにより、半導体メモリセルを容易に製造することが可能となる。
【００１７】
さらに、半導体膜中のキャリアを、電子または正孔のみにすることができるため、トランジスタがオフ状態となる電圧範囲を広くすることができる。これにより、強誘電体の分極方向に応じてトランジスタをオン・オフ状態とすることが可能となる。
【００１８】
加えて、化合物半導体膜と強誘電体膜との反応性が低いため、半導体膜と強誘電体膜との間にシリコン酸化膜等の絶縁膜を形成する必要がないため、強誘電体膜上に半導体膜を直接形成することができる。これにより、強誘電体膜に蓄積されたデータの保持特性の劣化を抑制することが可能となる。
【発明の効果】
【００１９】
本発明によれば、半導体メモリセルを構成するデュアルゲートトランジスタのチャネル抵抗を、第１の電界効果トランジスタの強誘電体膜の分極状態と、第２の電界効果トランジスタの第２のゲート電極に印加される電圧とによって独立に制御することができる。これにより、半導体メモリセルを直列に接続したＮＡＮＤ型の半導体記憶装置において、データの書き込み及び読み出し動作を、簡単な制御で行うことが可能となる。
【図面の簡単な説明】
【００２０】
【図１】（ａ）は、本発明の第１の実施形態における半導体メモリセルの構成を示した図で、（ｂ）はその等価回路図である。
【図２】本発明の第１の実施形態における半導体メモリセルの読み出し電流を示した図である。
【図３】本発明の第１の実施形態における強誘電体膜の分極特性を示した図である。
【図４】（ａ）は、本発明の第１の実施形態におけるＭＦＳＦＥＴの構成を示した断面図、（ｂ）は、ＭＦＳＦＥＴのスイッチング特性の測定方法を説明した図、（ｃ）は、ＭＦＳＦＥＴのスイッチング特性を示した図である。
【図５】（ａ）は、本発明の第１の実施形態におけるＭＩＳＦＥＴの構成を示した断面図、（ｂ）は、ＭＩＳＦＥＴのスイッチング特性の測定方法を説明した図、（ｃ）は、ＭＩＳＦＥＴのスイッチング特性を示した図である。
【図６】（ａ）は、本発明の第１の実施形態におけるメモリセルの書き込み動作を説明した図、（ｂ）は、メモリセルの読み出し動作を説明した図、（ｃ）は、メモリセルの読み出し電流を示した図である。
【図７】（ａ）〜（ｄ）は、本発明の第１の実施形態におけるメモリセルの各状態を示した図である。
【図８】（ａ）は、本発明の第１の実施形態におけるメモリブロックの構成を示した図、（ｂ）は、その断面図である。
【図９】本発明の第１の実施形態における半導体記憶装置の構成を示した図である。
【図１０】（ａ）は、本発明の第１の実施形態におけるメモリブロックの書き込み方法を示した図、（ｂ）及び（ｃ）は、メモリブロックの読み出し方法を示した図である。
【図１１】第１の実施形態の変形例における半導体記憶装置の構成を示した図である。
【図１２】（ａ）〜（ｄ）は、本発明の第１の実施形態における半導体メモリセルの製造方法を示した図である。
【図１３】（ａ）は、本発明の第２の実施形態における半導体メモリセルの構成を示した図で、（ｂ）はその等価回路図である。
【図１４】（ａ）は、本発明の第２の実施形態におけるＭＩＳＦＥＴの構成を示した断面図、（ｂ）は、ＭＩＳＦＥＴのスイッチング特性の測定方法を説明した図、（ｃ）は、ＭＩＳＦＥＴのスイッチング特性を示した図である。
【図１５】（ａ）は、ノーマリオン型のＭＩＳＦＥＴの構成を示した断面図、（ｂ）は、ＭＩＳＦＥＴのスイッチング特性を示した図である。
【図１６】（ａ）は、本発明の第２の実施形態における半導体記憶装置の構成を示した図、（ｂ）は、その断面図である。
【図１７】第２の実施形態の変形例における半導体記憶装置の構成を示した図である。
【図１８】（ａ）〜（ｅ）は、本発明の第２の実施形態における半導体メモリセルの製造方法を示した図である。
【図１９】（ａ）は、本発明の第３の実施形態における半導体メモリセルのレイアウトを示した回路図で、（ｂ）は、リセット動作のタイミングを示すタイムチャートである。
【図２０】（ａ）は、本発明の第３の実施形態における半導体メモリセルのレイアウトを示した回路図で、（ｂ）は、書き込み動作のタイミングを示すタイムチャートである。
【図２１】（ａ）は、本発明の第３の実施形態における半導体メモリセルのレイアウトを示した回路図で、（ｂ）は、書き込み動作のタイミングを示すタイムチャートである。
【図２２】（ａ）は、本発明の第３の実施形態における半導体メモリセルのレイアウトを示した回路図で、（ｂ）は、書き込み動作のタイミングを示すタイムチャートである。
【図２３】（ａ）は、第３の実施形態の変形例における半導体メモリセルのレイアウトを示した回路図で、（ｂ）は、リセット動作のタイミングを示すタイムチャートである。
【図２４】（ａ）は、第３の実施形態の変形例における半導体メモリセルのレイアウトを示した回路図で、（ｂ）は、書き込み動作のタイミングを示すタイムチャートである。
【図２５】（ａ）は、第３の実施形態の変形例における半導体メモリセルのレイアウトを示した回路図で、（ｂ）は、書き込み動作のタイミングを示すタイムチャートである。
【図２６】（ａ）は、第３の実施形態の変形例における半導体メモリセルのレイアウトを示した回路図で、（ｂ）は、書き込み動作のタイミングを示すタイムチャートである。
【図２７】従来の半導体メモリセルの構成を示した図である。
【発明を実施するための形態】
【００２１】
以下に、本発明の実施の形態について、図面を参照しながら説明する。なお、本発明は以下の実施形態に限定されない。また、本発明の効果を奏する範囲を逸脱しない範囲で、適宜変更は可能である。さらに、他の実施形態との組み合わせも可能である。
【００２２】
（第１の実施形態）
図１は、本発明の第１の実施形態における半導体メモリセルの構成を模式的に示した図で、（ａ）はその断面図で、（ｂ）はその等価回路図である。
【００２３】
図１（ａ）に示すように、基板１１上に、強誘電体膜１３と常誘電体膜１６とが半導体膜１４を介して積層して形成されており、強誘電体膜１３側には、第１の電界効果トランジスタの第１のゲート電極１２が、常誘電体膜１６側には、第１のゲート電極１２に対向して、第２の電界効果トランジスタの第２のゲート電極１７がそれぞれ形成されている。また、半導体膜１４は、第１の電界効果トランジスタ及び第２の電界効果トランジスタに共通のチャネル層を構成する化合物半導体からなり、半導体膜１４上には、第１の電界効果トランジスタ及び第２の電界効果トランジスタに共通のソース電極１５ｓ及びドレイン電極１５ｄが形成されている。
【００２４】
すなわち、本実施形態における半導体メモリセルは、図１（ａ）に示すように、ボトムゲート型のＭＦＳＦＥＴ（メモリ素子）と、トップゲート型のＭＩＳＦＥＴ（選択スイッチング素子）とが積層された構造をなし、等価回路的には、図１（ｂ）に示すように、ＭＦＳＦＥＴ２１とＭＩＳＦＥＴ２２とが並列接続された構成をなす。
【００２５】
メモリ素子へのデータの書き込みは、第１のゲート電極１２とソース電極１５ｓおよびドレイン電極１５ｄ間に所定の電圧を印加することによって、強誘電体膜１３に電界を発生させ、これにより、強誘電体膜１３の分極状態を変化させることによって行われる。
【００２６】
メモリ素子に書き込まれたデータの読み出しは、ソース電極１５ｓとドレイン電極１５ｄ間に所定の電圧を印加してチャネル層（半導体膜１４）を流れる電流を検出することによって行われる。ここで、メモリ素子（ＭＦＳＦＥＴ）２１と選択スイッチング素子（ＭＩＳＦＥＴ）２２とは並列回路を構成しているため、読み出される電流は、メモリ素子２１に書き込まれたデータと、選択スイッチング素子２２のオン・オフ状態によって、図２のように変化する。すなわち、ＭＦＳＦＥＴ２１またはＭＩＳＦＥＴ２２のどちらか一方がオン状態であれば大きな電流値が得られる。従って、メモリ素子に書き込まれたデータは、ＭＩＳＦＥＴ２２をオフ状態にしたときの電流値を測定することにより判別することができる。
【００２７】
このような構成により、ＭＦＳＦＥＴ２１とＭＩＳＦＥＴ２２の共通のチャネル層を構成する半導体膜１４の抵抗は、強誘電体膜１３の分極状態（メモリ素子に書き込まれたデータ）と、第２のゲート電極１７に印加される電圧によって独立に制御することはできる。これにより、本実施形態における半導体メモリセルを直列に接続したＮＡＮＤ型の半導体記憶装置に適用した場合、データの書き込み及び読み出し動作を、簡単な制御で行うことが可能となる。
【００２８】
また、半導体膜１４が化合物半導体膜で形成されているため、半導体膜１４中のキャリアを蓄積層の形成によって発生させることができる、そのため、チャネル領域とソース・ドレイン領域とを異なる導電型で形成する必要がないため、半導体膜１４を同一導電型にすることができる。これにより、半導体メモリセルを容易に製造することが可能となる。
【００２９】
さらに、半導体膜１４中のキャリアを、電子または正孔のみにすることができるため、トランジスタがオフ状態となる電圧範囲を広くすることができる。これにより、強誘電体の分極方向に応じてトランジスタをオン・オフ状態とすることが可能となる。
【００３０】
すなわち、キャリアが電子・正孔ともに存在する場合には、強誘電体の分極軸に応じて電子、正孔それぞれが誘起される。つまり、分極軸が半導体膜１４側を向いているときは電子が界面に誘起され、反対側を向いているときは正孔が誘起される。それ故に、分極軸がどちらを向いていても、半導体膜１４は低抵抗状態となってしまう。従って、この状態をトランジスタのオフ状態とするためには、ソース・ドレイン領域をチャネル領域とＰ／Ｎ接合構造にするか、分極が０の状態を作り出す必要がある。しかしながら、前者の場合は構造が複雑になり、後者の場合は分極０の状態を安定的に作り出すのが困難である。従って、分極軸の向きのみによって、トランジスタをオン・オフ状態とするためには、どちらか一方のキャリアを用いることが有用である。
【００３１】
加えて、化合物半導体膜１４と強誘電体膜１３との反応性が低いため、半導体膜１４と強誘電体膜１３との間にシリコン酸化膜等の絶縁膜を形成する必要がないため、強誘電体膜１３上に半導体膜１４を直接形成することができる。これにより、強誘電体膜１３に蓄積されたデータの保持特性の劣化を抑制することが可能となる。
【００３２】
本実施形態における半導体メモリセルの具体的な構成としては、例えば、基板１１として、チタン酸ストロンチウム（ＳｒＴｉＯ3、以下、ＳＴＯ）、強誘電体膜１３として、ジリコニウム酸チタン酸鉛（Ｐｂ（Ｚｒ），Ｔｉ）Ｏ３、以下ＰＺＴ）、半導体膜１４として、酸化亜鉛（ＺｎＯ）、常誘電体膜１６として、窒化珪素（ＳｉＮ）等を用いることができる。ＺｎＯ膜はバンドギャップが広く、一般にキャリアが電子しか存在しないｎ型伝導性を示す。この性質のため、オン時には電子が誘起されキャリアとなることで低抵抗状態となり、オフ時には電子が排斥された後もホールが誘起されにくいため高抵抗状態を安定に実現することができる。
【００３３】
図３は、ＰＺＴ膜の分極特性を示したグラフで、ＰＺＴ膜（厚さ３００ｎｍ）の両面にルテニウム酸ストロンチウム（ＳｒＲｕＯ３、以下ＳＲＯ）、及びチタン（Ｔｉ）からなる上下電極をそれぞれ形成し、ＰＺＴ膜に印加した電界Ｅｆに対して、得られた残留分極密度２Ｐｒをプロットしたものである。
【００３４】
上下電極間に印加する電界が１００ｋＶ／ｃｍ（図３中のＥｃ：抗電界、３Ｖに相当）以下で２Ｐｒはほぼゼロであり、Ｅｃを超えると急激に分極反転が発生して２Ｐｒは増加し、２００ｋＶ／ｃｍ（図４中のＥｓ、６Ｖに相当）以上の電界で２Ｐｒは飽和する。本実施形態では、強誘電体膜１３の分極を反転させるために印加する電界を±３３３ｋＶ／ｃｍ（±１０Ｖに相当）に設定し、十分に飽和した２Ｐｒが得られるようにした。この電界で得られる２Ｐｒは、５９μＣ／ｃｍ２である。
【００３５】
次に、ＰＺＴ膜上に半導体膜１４であるＺｎＯ膜（厚さ３０ｎｍ）を形成し、ＺｎＯ膜のキャリア濃度をホール測定により求めたところ、８×１０１７ｃｍ−３であった。ＺｎＯ膜の厚さから換算すると、単位面積あたりのキャリア密度は２．４×１０１２ｃｍ−２となる。これに、素電荷量１．６×１０−１９Ｃを乗じて求められる電荷密度は、０．４μＣ／ｃｍ２であり、上述のＰＺＴの分極電荷密度よりも小さい。従って、ＭＦＳＦＥＴの第１のゲート電極１２に負電圧を印加したとき、強誘電体膜１３の分極は下向きとなり、分極に反発してキャリアが追い払われ、第１のゲート電極１２上にある半導体膜１４（チャネル層）全体が空乏化することになる。一方、第１のゲート電極１２に正電圧を印加したとき、強誘電体膜１３の分極は上向きとなり、分極密度に対応した密度のキャリアが界面に誘起される。以上のように、第１のゲート電極に印加する電圧によって、強誘電体膜１３と半導体膜１４（チャネル層）の界面に電荷が在る／無いという２つの状態を実現できる。これら２つの状態で界面の導電率は大きく変化する。
【００３６】
これを確認するため、図４（ａ）に示した構造のＭＦＳＦＥＴを作成し、図４（ｂ）に示すように、ソース電極１５ｓを接地し、ドレイン電極１５ｄに０．１Ｖの電圧を印加した状態で、ゲート電極１２の電圧を掃引して、スイッチング特性を調べた。図４（ｃ）は、ゲート電圧Ｖgsを−１０Ｖから＋１０Ｖに掃引したときのドレイン電流Ｉds（図中の３１）、及びゲート電圧Ｖgsを＋１０Ｖから−１０Ｖに掃引したときのドレイン電流Ｉds（図中の３２）をプロットしたグラフである。
【００３７】
ドレイン電流Idsにヒステリシスが観測され、ゲート電極１２に負電圧から掃引したときにゲート電圧０Ｖで流れるドレイン電流は１００ｐＡ以下と小さく、正電圧から掃引したときにゲート電圧０Ｖで流れるドレイン電流は１０μＡ以上と大きい。これは、上述のように、負電圧印加でチャネル層１４が空乏化して高抵抗に、正電圧印加で電荷蓄積状態となって低抵抗となるからである。
【００３８】
ゲート電圧０Ｖでドレイン電流が大となる状態４２、及びドレイン電流が小となる状態４１を、それぞれ２値データの”１”、”０”に対応させることにより、ＭＦＳＦＥＴはメモリ素子として機能する。しかも、電圧を切断した状態であっても、強誘電体膜１３の残留分極は保存されるため、電荷蓄積状態は維持される。実際、本実施形態におけるＭＦＳＦＥＴを室温下で２４時間放置した後でドレイン電流を測定したところ、５桁のドレイン電流比は維持されることを確認できている。
【００３９】
次に、ＭＩＳＦＥＴの動作を確認するために、図５（ａ）に示した構造のＭＩＳＦＥＴを作成し、図５（ｂ）に示すように、ソース電極１５ｓを接地し、ドレイン電極１５ｄに０．１Ｖの電圧を印加した状態で、ゲート電極１７の電圧を掃引して、スイッチング特性を調べた。図５（ｃ）は、ゲート電圧Ｖgsを−１０Ｖから＋１０Ｖに掃引したときのドレイン電流Ｉdsをプロットしたグラフである。正電圧を印加した状態で低抵抗となり、電圧を印加しない状態で高抵抗となっている。
【００４０】
次に、図１（ａ）に示した構成のデュアルゲートトランジスタからなる半導体メモリセルの書き込み、読み出し動作を確認した。
【００４１】
書き込み時には、図６(ａ)に示すように、第２のゲート電極１７、ソース電極１５ｓ、ドレイン電極１５ｄを接地し、第１のゲート電極１２に電圧を印加することで行った。印加電圧によって強誘電体膜１３に印加される電界が変化し、半導体膜１４の抵抗が変化する。正電圧を印加すると、強誘電体１３中の分極は上を向き、半導体膜１４と強誘電体膜１３の界面に電子が蓄積することで低抵抗となる。逆に、負電圧を印加すると、半導体膜１４中の分極は下を向き、電子が排斥されることで高抵抗状態となる。ここではオン書込みには＋１０Ｖ、オフ書込みには−１０Ｖを用いた。
【００４２】
読み出し時には、図６（ｂ）に示すように、第１のゲート電極１２およびソース電極１５ｓを接地し、第２のゲート電極１７に電圧を印加しながら、ドレイン電極１５ｄに０．１Ｖの電圧を印加し、ソース電極１５ｓ、ドレイン電極１５ｄ間に流れる電流を測定した。
【００４３】
読み出し電流の結果を図６（ｃ）に示す。ＭＦＳＦＥＴがオン状態のときには、ＭＩＳＦＥＴの状態によらず１０−６Ａ程度の電流が流れた。同様に、ＭＩＳＦＥＴがオン状態のときには、ＭＦＳＦＥＴの状態によらず１０−７Ａ程度の電流が流れた。また、ＭＦＳＦＥＴとＭＩＳＦＥＴとが共にオフ状態のときのみ、電流が１０−９Ａ以下となり電流が流れていないことが分かる。
【００４４】
この結果から、本実施形態における半導体メモリセルは、ＭＦＳＦＥＴ及びＭＩＳＦＥＴのオン・オフ状態によって、図７（ａ）〜（ｄ）に示すような４つの状態になっていると考えられる。
【００４５】
ＭＦＳＦＥＴとＭＩＳＦＥＴが共にオン状態の時には、図７(ａ)に示すように、半導体膜１４の上面、下面ともに抵抗が低くなっており、電流は半導体膜１４の上面及び下面を伝導するため、大きい電流が流れる。ＭＦＳＦＥＴがオン状態、ＭＩＳＦＥＴがオフ状態のときには、図７（ｂ）に示すように、半導体膜１４の下面のみ抵抗が低くなっており、電流は下面を伝導するため、電流が流れる。ＭＦＳＦＥＴがオフ状態、ＭＩＳＦＥＴがオン状態のときには、図７（ｃ）に示すように、半導体膜１４の上面のみ抵抗が低くなっており、電流は上面を伝導するため、大きい電流が流れる。ＭＦＳＦＥＴがオフ状態、ＭＩＳＦＥＴがオフ状態のときは、図７（ｄ）に示すように、半導体膜１４の上面、下面ともに抵抗が高いため、電流は流れない。
【００４６】
このように、ＭＦＳＦＥＴおよびＭＩＳＦＥＴのオン、オフ状態によって、半導体膜１４（チャネル層）を流れる電流が変化し、ＭＦＳＦＥＴおよびＭＩＳＦＥＴがともにオフ状態の場合にのみ電流が流れないことから、図２で示した半導体メモリセルの動作が実現できているといえる。
【００４７】
次に、本実施形態における半導体メモリセル５０を複数個配置して半導体記憶装置を構成した例を説明する。
【００４８】
図８（ａ）は、半導体メモリセル５０を複数個直列に接続し、その両端に選択トランジスタ５１、５２を設けた半導体記憶装置のメモリブロック６１の構成を示した図で、図８（ｂ）は、その断面図である。また、図９は、メモリブロック６１を複数個配置し、各メモリブロック６１の一端にワード線、他端にソース線６２を設けて、メモリアレイの構成にした半導体記憶装置の構成を示した図である。
【００４９】
図１０を参照しながら、本実施形態におけるメモリブロック６１の動作を説明する。
【００５０】
データの書き込み動作では、まず全てのＭＩＳＦＥＴをオン状態とする。その後、書き込みたいデータに応じて、第１のゲート電極に所定の電圧を印加し、各メモリセルにデータを書き込んでいく。例えば、２値のデータのうち“０”を書き込む場合は、第１のゲート電極とソース・ドレイン電極間に負電圧を印加し、メモリセル内の強誘電体膜の分極を下方向にして電子を追い払うことでＭＦＳＦＥＴを高抵抗状態にする。一方、データ“１”を書き込む場合は、第１のゲート電極とソース・ドレイン電極間に正電圧を印加し、メモリセル内の強誘電体膜の分極を上方向にして電子を蓄積することでＭＦＳＦＥＴを低抵抗状態にする。
【００５１】
なお、上記書き込み動作では、全てのＭＩＳＦＥＴをオン状態にしたが、ブロック両端の電位が等しければオフ状態でも同様の書込みが実現できる。
【００５２】
書き込まれたデータの読み出し動作では、読み出そうとするメモリセルのＭＩＳＦＥＴのみをオフ状態とし、他のメモリセルのＭＩＳＦＥＴをオン状態とする。その状態で、ソース線を接地し、ワード線に所定の電圧を与えて、メモリブロック６１内に流れる電流を読み出す。このとき、読み出そうとしないメモリセルのチャネル抵抗は、ＭＩＳＦＥＴがオン状態になっていることから、ＭＦＳＦＥＴの状態によらず低抵抗になっている。一方、読み出そうとするメモリセルのＭＩＳＦＥＴはオフ状態となっているため、メモリセルのチャネル抵抗は、ＭＦＳＦＥＴに書き込まれたデータ（ＭＦＳＦＥＴの強誘電体膜の分極状態）によって変化する。
【００５３】
すなわち、メモリセルを直列接続したメモリブロック６１では、読み出そうとするメモリセルのデータによって、メモリブロック６１内に流れる電流値が変化する。例えば、図１０（ｂ）に示すように、読み出そうとするメモリセル７１にデータ”１”が書き込まれている場合には、メモリセル７１のチャネル抵抗は低抵抗になっているため、メモリブロック６１内に流れる電流は大きくなる。一方、図１０（ｃ）に示すように、読み出そうとするメモリセル７２にデータ”０”が書き込まれている場合には、メモリセル７２のチャネル抵抗は高抵抗になっているため、メモリブロック６１内に流れる電流は小さくなる。従って、メモリブロック６１内に流れる電流値（もしくはメモリブロック６１の抵抗値)の大小によって、メモリセルに書き込まれたデータは判別することができる。
【００５４】
本実施形態における半導体メモリセルでは、半導体膜のチャネル抵抗は、強誘電体膜の分極状態（ＭＦＳＦＥＴに書き込まれたデータ）と、第２のゲート電極に印加される電圧（ＭＩＳＦＥＴのオン、オフ状態）とによって独立に制御することができる。そのため、メモリブロック内の各メモリセルに書き込まれたデータを読み出す場合、読み出そうとするメモリセルのＭＩＳＦＥＴのみをオフ状態（他のメモリセルのＭＩＳＦＥＴはオン状態）にすることによって、当該メモリセルに書き込まれたデータを容易に読み出すことができる。これにより、本実施形態における半導体メモリセルをＮＡＮＤ型の半導体記憶装置に適用した場合、データの書き込み及び読み出し動作を、簡単な制御で行うことが可能となる。
【００５５】
また、上述したように、メモリセルに書き込まれたデータは、メモリブロック６１内に流れる電流値の大小によって判別されるが、メモリブロック６１内に流れる電流値は、オン状態のＭＩＳＦＥＴ、及びデータ”１”が書き込まれたＭＦＳＦＥＴに流れる電流値のうち、高い方の電流値で律則される。従って、メモリセルに書き込まれたデータの読み出し精度を上げるには、オン状態のＭＩＳＦＥＴに流れる電流値と、データ”１”が書き込まれたＭＦＳＦＥＴに流れる電流値とを略同一の大きさにすることが好ましい。換言すれば、強誘電体膜の容量と常誘電体膜の容量とを略同一の大きさにすることが好ましい。ここで、強誘電体膜の容量とは、強誘電体膜に０Ｖを印加したときに誘起される電荷に相当する容量をいう。このような容量は、例えば、強誘電体の分極量測定によって測定することができる。
【００５６】
本実施形態における半導体メモリセルは、ＮＡＮＤ型の半導体記憶装置の他に、図１１に示すようなマトリックス型の半導体記憶装置にも適用することができる。
【００５７】
図１１を参照しながら、メモリセル５０にデータ”１”を書き込む場合を説明する。ソース線（不図示）を接地し、ワード線Ｗd1に負電圧を印加して、メモリセル５０のＭＩＳＦＥＴをオフ状態にする。次いで、ビット線Ｂ1を接地した後、ワード線Ｗf1に正電圧パルス（例えば１０Ｖ、１００ｎｓ）印加する。これにより、メモリセル５０のＭＦＳＦＥＴでは、強誘電体膜の分極は半導体膜方向となり、チャネル層は低抵抗な蓄積状態となる。この時、非選択の他のビット線Ｂkは正電圧が印加されており、その分極状態は変化しない。選択ビット線Ｂ1に接続されている他のメモリセルのワード線Ｗd1、Ｗf1も接地されており、任意のメモリセル５０のみにデータ”１”が書き込まれることとなる。これにより、メモリセル５０のランダムアクセスが可能となる。
【００５８】
次に、図１２（ａ）〜（ｄ）を参照しながら、本実施形態における半導体メモリセルの製造方法を説明する。
【００５９】
まず、図１２（ａ）に示すように、単結晶チタン酸ストロンチウム（ＳｒＴｉＯ3、以下、ＳＴＯ）からなる基板1１上に、パルスレーザ堆積（ＰＬＤ）法により、基板温度を７００℃にした状態で、厚さ３０ｎｍのＳＲＯ膜を形成する。その上に、レジストを塗布・パターニングした後、イオンミリング法によりＳＲＯ膜をエッチングすることにより、第１のゲート電極１２を形成する。
【００６０】
次に、７００℃の基板温度で、厚さ４５０ｎｍのＰＺＴの強誘電体膜からなるゲート絶縁膜１３を、ゲート電極１２を覆うように基板１１上に形成する。ここで、ターゲットに用いる焼結体の組成は、Ｐｂ：Ｚｒ:Ｔｉ＝１：０．５２：０．４８である。この組成において、ＳＴＯ基板１１及びＳＲＯ膜とＰＺＴ膜との格子ミスマッチは３％以内であり、上記の成長条件下で、ＳＲＯ膜及びＰＺＴ膜は、ＳＴＯ基板１１上にエピタキシャル成長することができる。この方法で形成したＰＺＴ膜の表面を原子間力顕微鏡（ＡＦＭ）で観察したところ、平均二乗粗さは３ｎｍ以下と極めて平滑であった。次いで、ＰＬＤ装置の同一チャンバー内において、基板温度を４００℃にした状態で、厚さ３０ｎｍのＺｎＯからなる半導体膜１４を形成する。
【００６１】
次に、図１２（ｃ）に示すように、半導体膜１４上に、パターニングしたレジスト膜（不図示）を形成した後、電子線蒸着法にて厚さ２０ｎｍのＴｉ膜および厚さ３０ｎｍのＰｔ膜を形成し、エッチバック法を用いて、所定の位置にソース・ドレイン電極１５ｓ、１５ｄを形成する。
【００６２】
次に、図１２（ｄ）に示すように、スパッタ法を用いて、ＳｉＮの常誘電体膜からなるゲート絶縁膜１６を形成する。その上に、パターニングしたレジスト膜（不図示）を形成した後、電子線蒸着法にて厚さ２０ｎｍのＴｉ膜と、厚さ５０ｎｍのＰｔ膜とを形成し、エッチバック法を用いて、所定の位置に第２のゲート電極１７を形成する。これにより、図１（ａ）に示した半導体メモリセルが製造させる。
【００６３】
（第２の実施形態）
特許文献２に記載されたＮＡＮＤ型の不揮発性メモリでは、選択されたメモリセルに書き込まれたデータの読み出しは、当該メモリセルのＭＩＳＦＥＴのみをオフ状態にし、他のＭＩＳＦＥＴをオン状態にして、メモリセルが直列に接続されたメモリブロックに流れる電流を測定することによって行われる。
【００６４】
上記メモリセルのＭＩＳＦＥＴは、常誘電体のゲート絶縁膜からなる電界効果トランジスタで構成されているため、メモリブロックの選択トランジスタにも使用される。従って、通常は、ノーマリオフ型のトランジスタとなっている。そのため、ノーマリオフ型のトランジスタを使用した場合、上記不揮発性メモリの読み出し時において、非選択メモリセルのＭＩＳＦＥＴをオン状態にするために、ゲート電極に電圧が印加される。その結果、非選択メモリセルの強誘電体膜の分極状態が反転して、当該メモリセルに書き込まれたデータがディスターブされるおそれがある。
【００６５】
また、上記不揮発性メモリの読み出し時において、非選択メモリセルの第２の電界効果トランジスタの全てをオン状態にするために、各ゲート電極に所定の電圧を印加する必要があり、その結果、消費電力が高くなるという問題もある。
【００６６】
そこで、本発明の第２の実施形態では、ディスターブが少なく、消費電力の低い半導体記憶装置について説明する。
【００６７】
図１３は、本発明の第２の実施形態における半導体記憶装置に用いる半導体メモリセルの構成を模式的に示した図で、（ａ）はその断面図で、（ｂ）はその等価回路図である。
【００６８】
図１３（ａ）に示すように、基板１１上に、強誘電体膜１３と常誘電体膜１６とが半導体膜１４を介して積層して形成されており、強誘電体膜１３側には、第１の電界効果トランジスタの第１のゲート電極１２が、常誘電体膜１６側には、第１のゲート電極１２に対向して、第２の電界効果トランジスタの第２のゲート電極１７がそれぞれ形成されている。また、半導体膜１４は、第１の電界効果トランジスタ及び第２の電界効果トランジスタに共通のチャネル層を構成する化合物半導体からなり、半導体膜１４上には、第１の電界効果トランジスタ及び第２の電界効果トランジスタに共通のソース電極１５ｓ及びドレイン電極１５ｄが形成されている。
【００６９】
なお、本実施形態においては、基板１１は、シリコン酸化膜２を表面に形成したシリコン基板１を用い、第１のゲート電極１２は、Ｔｉ膜３、Ｐｔ膜４、及びＳｒＲｕＯ３（以下、ＳＲＯ）膜５の積層膜を用いた。
【００７０】
本実施形態における半導体メモリセルは、図１３（ａ）に示すように、ボトムゲート型のＭＦＳＦＥＴ（メモリ素子）と、トップゲート型のＭＩＳＦＥＴ（選択スイッチング素子）とが積層された構造をなし、等価回路的には、図１３（ｂ）に示すように、ＭＦＳＦＥＴ２１とＭＩＳＦＥＴ２２とが並列接続された構成をなす。
【００７１】
次に、ＭＩＳＦＥＴの動作を確認するために、図１４（ａ）に示した構造のＭＩＳＦＥＴを作成し、図１４（ｂ）に示すように、ソース電極１５ｓを接地し、ドレイン電極１５ｄに０．１Ｖの電圧を印加した状態で、ゲート電極１７の電圧を掃引して、スイッチング特性を調べた。図１４（ｃ）は、ゲート電圧を−５Ｖから＋５Ｖに掃引したときのドレイン電流をプロットしたグラフである。負電圧を印加した状態で高抵抗となり、電圧を印加しない状態で低抵抗となっている。すなわち、ＭＩＳＦＥＴはノーマリオン型の電界効果トランジスタになっている。
【００７２】
これに対し、図５（ａ）に示したＭＩＳＦＥＴは、図５（ｃ）に示したように、正電圧を印加した状態で低抵抗となり、電圧を印加しない状態で高抵抗となっている。すなわち、ＭＩＳＦＥＴはノーマリオフ型の電界効果トランジスタになっている。
【００７３】
このように、ＭＩＳＦＥＴがノーマリオン型またはノーマリオフ型になるのは、次のような理由からである。
【００７４】
すなわち、図１４（ａ）に示したＭＩＳＦＥＴは、第１のゲート電極１２がＴｉ膜３／Ｐｔ膜４／ＳＲＯ膜５の積層膜で構成されている（図１３（ａ）を参照）。従って、半導体膜であるＺｎＯ膜１４は、ＰＺＴ膜１３とＳＲＯ膜５を介してＰｔ膜４上に形成されている。これに対して、図５（ａ）に示したＭＩＳＦＥＴのＺｎＯ膜１４は、ＰＺＴ膜１３を介してＳＴＯ基板１１上に形成されている。
【００７５】
Ｐｔ膜上に形成されたＺｎＯ膜は、（０００１）に配向している。これは、（１１１）配向したＰｔ膜上にＳＲＯ膜を介して形成されたＰＺＴ膜は（１１１）配向しやすく、この上に形成されたＺｎＯ膜は（０００１）に配向しやすいからである。これに対して、ＳＴＯ基板１１上に形成されたＺｎＯ膜は、（１１−２０）に配向している。これは、（００１）配向したＳＴＯ膜上にＳＲＯ膜を介して形成されたＰＺＴ膜は（００１）配向しやすく、この上に形成されたＺｎＯ膜は（１１−２０）に配向しやすいからである。
【００７６】
従って、ＺｎＯ膜は〈０００１〉方向に自発分極を有する材料であるため、ＳＲＯ膜上に形成されたＺｎＯ膜は、〈０００１〉方向に自発分極することにより、ゲート絶縁膜１６との界面に電荷が誘起される。そのため、第１のゲート電極１２に、Ｔｉ膜／Ｐｔ膜／ＳＲＯ膜の積層膜を用いたＭＩＳＦＥＴでは、ＺｎＯ膜１４とゲート絶縁膜１６との界面に、常に電荷が誘起されているため、ノーマリオン型の電界効果トランジスタとなる。これに対し、ＳＴＯ基板を用いたＭＩＳＦＥＴでは、ＺｎＯ膜１４は自発分極が起こらないため、ＺｎＯ膜１４とゲート絶縁膜１６との界面に電荷が誘起されず、ノーマリオフ型の電界効果トランジスタとなる。
【００７７】
次に、ノーマリオン型の電界効果トランジスタにおいて、図１５（ａ）に示すように、ドレイン電極１５ｄを、第２のゲート電極１７の端部から距離Ｌだけ離して配置した電界効果トランジスタを形成し、図１４（ｂ）に示した方法と同様の方法でスイッチング特性を調べた。図１５（ｂ）は、ゲート電圧を−１０Ｖから＋１０Ｖに掃引したときのドレイン電流をプロットしたグラフである。負電圧を印加した状態で高抵抗となり、電圧を印加しない状態で低抵抗となっている。すなわち、第２のゲート電極１７下以外のＺｎＯ膜１４でも電荷が誘起されており、ＭＩＳＦＥＴはノーマリオン型の電界効果トランジスタになっている。
【００７８】
図１６（ａ）は、半導体メモリセル５０を複数個直列に接続し、その両端に選択トランジスタ５１、５２を設けた半導体記憶装置のメモリブロック６１の構成を示した図で、図１６（ｂ）は、その断面図である。なお、メモリブロック６１の動作は、第１の実施形態で、図１０（ａ）〜（ｃ）を参照しながら説明した動作と同じである。
【００７９】
すなわち、選択された半導体メモリセル５０へのデータ書き込みは、当該半導体メモリセル５０の第１のゲート電極に所定の電圧を印加して、強誘電体膜の分極状態を変化させることによって行われる。また、選択された半導体メモリセル５０に書き込まれたデータの読み出しは、当該半導体メモリセル５０の第２のゲート電極に所定の電圧を印加して、選択スイッチング素子をオフ状態にし、強誘電体膜の分極状態に応じてチャネル層を流れる電流を検出することによって行われる。
【００８０】
ここで、メモリブロック内の各メモリセルに書き込まれたデータを読み出す場合、非選択メモリセルのＭＩＳＦＥＴを全てオン状態に制御する。従って、ＭＩＳＦＥＴがノーマリオン型のトランジスタで構成されていれば、非選択メモリセルのＭＩＳＦＥＴの第２のゲート電極には電圧が印加されないため、非選択メモリセルに書き込まれたデータがディスターブされることはない。また、読み出し時において、選択メモリセルのＭＩＳＦＥＴのみをオフ状態にすればよいため、消費電力も低減することができる。
【００８１】
ところで、本実施形態における半導体記憶装置（または、そのメモリブロック）は、図１３に示した構成の半導体メモリセルを直列に接続して、図１６（ｂ）に示したような構成にしたものである。すなわち、各半導体メモリセルには、第２のゲート電極１７を挟んで、それぞれソース・ドレイン電極１５ｓ、１５ｄが配置されている。
【００８２】
しかしながら、半導体メモリセルのＭＩＳＦＥＴ（選択スイッチング素子）をノーマリオン型の電界効果トランジスタにすれば、図１５（ａ）、（ｂ）に示したように、第２のゲート電極１７下の半導体膜１４でも電荷が誘起されており、ノーマリオン型になっている。
【００８３】
そこで、図１７に示すように、各半導体メモリセルにおいて、ソース、ドレイン電極を設けなくても、ノーマリオン型のＭＩＳＦＥＴが直列に接続された半導体記憶装置を構成することができる。これにより、セルサイズの小さい半導体記憶装置を実現することができる。
【００８４】
ところで、図１６（ｂ）に示したように、第１のゲート電極１２は、半導体メモリセル毎に分離して形成されるため、ＺｎＯ膜（半導体膜）１４下には、ＺｎＯ膜１４の（０００１）配向を制御するＰｔ膜等が全面に形成されていない。そのため、下方にＰｔ膜がある部分のＺｎＯ膜１４は配向が制御されるが、下方にＰｔ電極がない部分のＺｎＯ膜１４は配向が制御されない。しかし、配向が制御されないＺｎＯ膜１４は、酸素抜け等の理由により低抵抗状態になりやすい。従って、通常ソース、ドレイン電極を設ける部分のＺｎＯ膜１４が低抵抗状態となるため、ソース、ドレイン電極を設けなくても、ノーマリオン型のＭＩＳＦＥＴが直列に接続された半導体記憶装置を構成することができる。
【００８５】
次に、図１８（ａ）〜（ｅ）を参照しながら、本実施形態における半導体記憶装置の製造方法を説明する。なお、図１３に示した半導体メモリセルを直列に接続して半導体記憶装置（または、そのメモリブロック）を構成したとき、強誘電体膜１３、半導体膜１４、常誘電体膜１６は、典型的には、メモリブロックの全体に亘って連続的に形成されるため、ここでは、半導体メモリセルの製造方法を説明する。
【００８６】
まず、図１８（ａ）に示すように、Ｓｉ基板１の表面に、熱酸化により厚さ２００ｎｍのＳｉＯ２膜２を形成する。その後、ＳｉＯ２膜２上に、スパッタ法を用いて、厚さ５ｎｍのＴｉ膜３と、厚さ３０ｎｍのＰｔ膜４を形成する。さらに、その上に、パルスレーザ堆積（ＰＬＤ）法を用いて、基板温度を７００℃にした状態で、厚さ１５ｎｍのＳＲＯ膜５を形成する。
【００８７】
次に、図１８（ｂ）に示すように、ＳＲＯ膜５上に、パターニングされたレジスト膜（不図示）を形成した後、イオンミリング法を用いて、ＳＲＯ膜５、Ｐｔ膜４、及びＴｉ膜３をエッチングすることにより、第１のゲート電極１２を形成する。
【００８８】
次に、図１８（ｃ）に示すように、７００℃の基板温度で、厚さ４５０ｎｍのＰＺＴの強誘電体膜からなるゲート絶縁膜１３を、ゲート電極１２を覆うように基板１１上に形成する。ここで、ターゲットに用いる焼結体の組成は、Ｐｂ：Ｚｒ:Ｔｉ＝１：０．３：０．７である。この組成において、Ｐｔ膜３と、ＳＲＯ膜５及びＰＺＴ膜１３との格子ミスマッチは３％以内であり、上記の成長条件下で、ＳＲＯ膜及びＰＺＴ膜は、Ｐｔ膜３上にエピタキシャル成長することができる。次いで、ＰＬＤ装置の同一チャンバー内において、基板温度を４００℃にした状態で、厚さ３０ｎｍのＺｎＯからなる半導体膜１４を形成する。
【００８９】
次に、図１８（ｄ）に示すように、半導体膜１４上に、パターニングしたレジスト膜（不図示）を形成した後、電子線蒸着法を用いて、厚さ２０ｎｍのＴｉ膜および厚さ３０ｎｍのＰｔ膜を形成し、エッチバック法を用いて、所定の位置にソース・ドレイン電極１５ｓ、１５ｄを形成する。
【００９０】
次に、図１８（ｅ）に示すように、原子層堆積（ＡＬＤ）法を用いて、Ａｌ２Ｏ３の常誘電体膜からなるゲート絶縁膜１６を形成する。その上に、パターニングしたレジスト膜（不図示）を形成した後、スパッタ法を用いて、厚さ２００ｎｍのＩｒ膜を形成し、エッチバック法を用いて、所定の位置に第２のゲート電極１７を形成する。これにより、図１３（ａ）に示した半導体メモリセルが製造される。
【００９１】
（第３の実施形態）
第２の実施形態では、半導体メモリセルの読み出し時において、ディスターブの発生のない半導体記憶装置について説明したが、本発明の第３の実施形態では、半導体メモリセルへの書き込み時において、ディスターブの発生のない半導体記憶装置について説明する。
【００９２】
図１９〜図２２を参照しながら、アレイ状に配列された半導体メモリセル（以下では、単に「メモリセル」という）へのデータ書き込み動作を説明する。ここでは、メモリセル２０Ａ〜２０Ｆが、３行、２列に配列された場合を例に説明する。また、メモリセルの選択スイッチング素子を構成するＭＩＳＦＥＴは、ノーマリオン型とした。
【００９３】
まず、図１９（ａ）、（ｂ）を参照しながら、書き込み動作を行う前のリセット動作を説明する。図１９（ａ）は、メモリセルのレイアウトを示した回路図で、図１９（ｂ）は、リセット動作のタイミングを示すタイムチャートである。
【００９４】
図１９（ａ）に示すように、列方向に接続されたメモリセル２０Ａ、２０Ｃ、２０Ｅ、及び２０Ｂ、２０Ｄ、２０Ｆのうち、それぞれの一端にあるメモリセル２０Ａ、２０Ｂは、接地電位のソース線ＳＬに接続され、他端にあるメモリセル２０Ｅ、２０Ｆは、書き込み電圧が印加されるビット線ＢＬ１、ＢＬ２に接続されている。
【００９５】
図１９（ｂ）に示すように、パルス信号sel１を印加して、選択トランジスタＳＢＬ１、ＳＢＬ２をオンする。ただし、選択トランジスタＳＢＬ１、ＳＢＬ２も、ＭＩＳＦＥＴと同様にノーマリオン型とすれば、パルス信号sel１の印加は不要である。そして、全てのメモリセルの選択スイッチング素子（ＭＩＳＦＥＴ）の第２のゲート電極ＴＧ１〜３に、５Ｖの電圧を印加して、全てのメモリセルのＭＩＳＦＥＴをオン状態にする。また、全てのメモリセルのメモリ素子（ＭＦＳＦＥＴ）の第１のゲート電極ＢＧ１〜３に、０Ｖの電圧を印加する。そして、ビット線ＢＬ１、ＢＬ２に、５Ｖの電圧を印加すると、全てのメモリセルのＭＩＳＦＥＴはオン状態であるため、ビット線ＢＬ１、ＢＬ２に印加された電圧は、電圧降下することなく、全てのメモリセルに到達する。これにより、全てのメモリセルのＭＦＳＦＥＴにおいて、ドレイン電極に５Ｖの電圧が、第１のゲート電極ＢＧ１〜３に０Ｖの電圧が印加されているため、全てのＭＦＳＦＥＴはオフ状態にリセットされる。すなわち、全てのメモリセルにおけるメモリ素子の強誘電体膜の分極を同一方向に揃えるリセット動作を行ったことになる。
【００９６】
次に、行方向に接続された複数のメモリセルへのデータ書き込みは、上記リセット動作を行った後、ソース線ＳＬに近い行から、ビット線に近い行に順次行われる。以下、順を追って説明する。
【００９７】
図２０（ａ）、（ｂ）は、ソース線ＳＬに最も近い行に配列しているメモリセル２０Ａ、２０Ｂにデータを書き込む動作を説明する図で、図２０（ａ）は、メモリセルのレイアウトを示した回路図で、図２０（ｂ）は、書き込み動作のタイミングを示すタイムチャートである。
【００９８】
図２０（ｂ）に示すように、パルス信号sel１を印加して、選択トランジスタＳＢＬ１、ＳＢＬ２をオンする。また、パルス信号sel２を印加して、選択トランジスタＳＳＬ１、ＳＳＬ２をオンする。そして、非選択行にあるメモリセル２０Ｃ、２０Ｄ、２０Ｅ、２０ＦのＭＩＳＦＥＴの第２のゲート電極ＴＧ２、３に５Ｖの電圧を、選択行にあるメモリセル２０Ａ、２０ＢのＭＩＳＦＥＴの第２のゲート電極ＴＧ１に０Ｖの電圧をそれぞれ印加する。そして、ビット線ＢＬ１及びＢＬ２には、それぞれ０Ｖ及び５Ｖの書き込み電圧を印加する。次いで、非選択行にあるメモリセル２０Ｃ、２０Ｄ、２０Ｅ、２０ＦのＭＦＳＦＥＴの第１のゲート電極ＢＧ２、３に０Ｖの電圧を、選択行にあるメモリセル２０Ａ、２０ＢのＭＦＳＦＥＴの第１のゲート電極ＢＧ１に５Ｖの電圧をそれぞれ印加する。
【００９９】
このとき、選択行にあるメモリセル２０ＡのＭＦＳＦＥＴのドレイン電極には、メモリセル２０Ｃ、２０ＥのＭＩＳＦＥＴはオン状態であるため、ビット線ＢＬ１の０Ｖの電圧がそのまま印加される。従って、メモリセル２０ＡのＭＦＳＦＥＴの第１のゲート電極ＢＧ１には５Ｖの電圧が印加されているため、ＭＦＳＦＥＴの強誘電体膜の分極は反転されてオン状態になる。
【０１００】
一方、選択行にあるメモリセル２０ＢのＭＦＳＦＥＴのドレイン電極には、メモリセル２０Ｄ、２０ＦのＭＩＳＦＥＴがオン状態であるため、ビット線ＢＬ２の５Ｖの電圧がそのまま印加されるが、メモリセル２０ＢのＭＦＳＦＥＴの第１のゲート電極ＢＧ１にも５Ｖの電圧が印加されているため、ＭＦＳＦＥＴの強誘電体膜の分極反転は起こらず、オフ状態が維持される。
【０１０１】
すなわち、上記の書き込み動作によって、選択された行に配置されたメモリセルのうち、ビット線ＢＬ１に接続されたメモリセル２０Ａには、データ”１”（ＭＦＳＦＥＴがオン状態）のデータが、また、ビット線ＢＬ２に接続されたメモリセル２０Ｂにはデータ”０”（ＭＦＳＦＥＴがオフ状態）のデータがそれぞれ書き込まれたことになる。
【０１０２】
なお、書き込み前の非選択行にあるメモリセルのうち、ビット線ＢＬ１に接続されたメモリセル２０Ｃ、２０ＥのＭＦＳＦＥＴのドレイン電極及び第１のゲート電極ＢＧ２、３には０Ｖの電圧が印加されるため、ＭＦＳＦＥＴの強誘電体膜の分極反転は起きない。また、ビット線ＢＬ２に接続されたメモリセル２０Ｄ、２０ＦのＭＦＳＦＥＴのドレイン電極及び第１のゲート電極ＢＧ２、３には５Ｖの電圧が印加されるため、ＭＦＳＦＥＴの強誘電体膜の分極反転は起きない。そのため、選択行にあるメモリセルにデータを書き込むとき、非選択行にあるメモリセルのリセット状態は維持される。
【０１０３】
次に、図２１（ａ）、（ｂ）を用いて、ソース線ＳＬから二番目に近い行に配列しているメモリセル２０Ｃ、２０Ｄにデータを書き込む動作を説明する。
【０１０４】
図２１（ｂ）に示すように、パルス信号sel１を印加して、選択トランジスタＳＢＬ１、ＳＢＬ２をオンする。また、パルス信号sel２を印加して、選択トランジスタＳＳＬ１、ＳＳＬ２をオンする。そして、非選択行にあるメモリセル２０Ａ、２０Ｂ、２０Ｅ、２０ＦのＭＩＳＦＥＴの第２のゲート電極ＴＧ１、３に５Ｖの電圧を、選択行にあるメモリセル２０Ｃ、２０ＤのＭＩＳＦＥＴの第２のゲート電極ＴＧ２に０Ｖの電圧をそれぞれ印加する。そして、ビット線ＢＬ１及びＢＬ２には、それぞれ５Ｖ及び０Ｖの書き込み電圧を印加する。次いで、非選択行にあるメモリセル２０Ａ、２０Ｂ、２０Ｅ、２０ＦのＭＦＳＦＥＴの第１のゲート電極ＢＧ１、３に０Ｖの電圧を、選択行にあるメモリセル２０Ｃ、２０ＤのＭＦＳＦＥＴの第１のゲート電極ＢＧ２に５Ｖの電圧をそれぞれ印加する。
【０１０５】
このとき、選択行にあるメモリセル２０ＣのＭＦＳＦＥＴのドレイン電極には、メモリセル２０ＥのＭＩＳＦＥＴはオン状態であるため、ビット線ＢＬ１の５Ｖの電圧がそのまま印加されが、メモリセル２０ＣのＭＦＳＦＥＴの第１のゲート電極ＢＧ２にも５Ｖの電圧が印加されているため、ＭＦＳＦＥＴの強誘電体膜は分極反転されず、オフ状態が維持される。
【０１０６】
一方、選択行にあるメモリセル２０ＤのＭＦＳＦＥＴのドレイン電極には、メモリセル２０ＦのＭＩＳＦＥＴがオン状態であるため、ビット線ＢＬ２の０Ｖの電圧がそのまま印加される。従って、メモリセル２０ＤのＭＦＳＦＥＴの第１のゲート電極ＢＧ２には５Ｖの電圧が印加されているため、ＭＦＳＦＥＴの強誘電体膜の分極は反転してオン状態になる。
【０１０７】
すなわち、上記の書き込み動作によって、選択された行に配置されたメモリセルのうち、ビット線ＢＬ１に接続されたメモリセル２０Ｃには、データ”０”（ＭＦＳＦＥＴがオフ状態）のデータが、また、ビット線ＢＬ２に接続されたメモリセル２０Ｄにはデータ”１”（ＭＦＳＦＥＴがオン状態）のデータがそれぞれ書き込まれたことになる。
【０１０８】
ところで、選択された行に配置されたメモリセルのうち、ビット線ＢＬ１に接続されたメモリセル２０ＣのＭＩＳＦＥＴは、第２のゲート電極ＴＧ２に０Ｖの電圧が、ドレイン電極に５Ｖの電圧が印加されているため、オフ状態になっている。従って、既にデータの書き込みを終了したメモリセル２０Ａには、ビット線ＢＬ１の５Ｖの電圧は到達せず、ＭＦＳＦＥＴのドレイン電極には、ソース線ＳＬと同じ０Ｖの電圧が印加される。そのため、ＭＦＳＦＥＴの第１のゲート電極ＢＧ１に０Ｖの電圧が印加されていても、ＭＦＳＦＥＴの強誘電体膜には電界が印加されない。つまり、メモリセル２０Ａに既に書き込まれているデータ”１”はディスターブされることはない。もし、メモリセル２０ＣのＭＩＳＦＥＴがオン状態だとすると、メモリセル２０ＡのＭＦＳＦＥＴのドレイン電極には５Ｖの電圧が、第１のゲート電極ＢＧ１には０Ｖの電圧が印加されるため、メモリセル２０ＡのＭＦＳＦＥＴはオフ状態となり、既に書き込まれているデータ”１”が”０”に変わってしまうことになる。
【０１０９】
一方、選択された行に配置されたメモリセルのうち、ビット線ＢＬ２に接続されたメモリセル２０ＤのＭＩＳＦＥＴは、第２のゲート電極ＴＧ２及びドレイン電極に０Ｖの電圧が印加されているため、オン状態になっている。しかしながら、ビット線ＢＬ２には０Ｖの電圧が印加されているため、既にデータの書き込みを終了したメモリセル２０Ｂにビット線ＢＬ２の電圧が到達しても、ＭＦＳＦＥＴのドレイン電極及び第１のゲート電極ＢＧ１には０Ｖの電圧が印加されるため、ＭＦＳＦＥＴの強誘電体膜には電界が印加されない。つまり、メモリセル２０Ｂに書き込まれたデータ”０”はディスターブされることはない。
【０１１０】
次に、図２２（ａ）、（ｂ）を用いて、ビット線ＢＬ１、ＢＬ２に最も近い行に配列しているメモリセル２０Ｅ、２０Ｆにデータを書き込む動作を説明する。
【０１１１】
図１３（ｂ）に示すように、パルス信号sel１を印加して、選択トランジスタＳＢＬ１、ＳＢＬ２をオンする。また、パルス信号sel２を印加して、選択トランジスタＳＳＬ１、ＳＳＬ２をオンする。そして、非選択行にあるメモリセル２０Ａ、２０Ｂ、２０Ｃ、２０ＤのＭＩＳＦＥＴの第２のゲート電極ＴＧ１、２に５Ｖの電圧を、選択行にあるメモリセル２０Ｅ、２０ＦのＭＩＳＦＥＴの第２のゲート電極ＴＧ３に０Ｖの電圧をそれぞれ印加する。そして、ビット線ＢＬ１及びＢＬ２には、それぞれ０Ｖ及び５Ｖの書き込み電圧を印加する。次いで、非選択行にあるメモリセル２０Ａ、２０Ｂ、２０Ｃ、２０ＤのＭＦＳＦＥＴの第１のゲート電極ＢＧ１、２に０Ｖの電圧を、選択行にあるメモリセル２０Ｅ、２０ＦのＭＦＳＦＥＴの第１のゲート電極ＢＧ３に５Ｖの電圧をそれぞれ印加する。
【０１１２】
このとき、選択行にあるメモリセル２０ＥのＭＦＳＦＥＴのドレイン電極には、ビット線ＢＬ１の０Ｖの電圧がそのまま印加される。従って、メモリセル２０ＥのＭＦＳＦＥＴの第１のゲート電極ＢＧ３には５Ｖの電圧が印加されているため、ＭＦＳＦＥＴの強誘電体膜の分極は反転してオン状態になる。
【０１１３】
一方、選択行にあるメモリセル２０ＦのＭＦＳＦＥＴのドレイン電極には、ビット線ＢＬ２の５Ｖの電圧がそのまま印加されるが、メモリセル２０ＦのＭＦＳＦＥＴの第１のゲート電極ＢＧ３にも５Ｖの電圧が印加されているため、ＭＦＳＦＥＴの強誘電体膜は分極反転されず、オフ状態が維持される。
【０１１４】
すなわち、上記の書き込み動作によって、選択された行に配置されたメモリセルのうち、ビット線ＢＬ１に接続されたメモリセル２０ＣＥは、データ”１”（ＭＦＳＦＥＴがオン状態）のデータが、また、ビット線ＢＬ２に接続されたメモリセル２０Ｆにはデータ”０”（ＭＦＳＦＥＴがオフ状態）のデータがそれぞれ書き込まれたことになる。
【０１１５】
また、上述したのと同様に、選択された行に配置されたメモリセルのうち、ビット線ＢＬ２に接続されたメモリセル２０ＦのＭＩＳＦＥＴは、第２のゲート電極ＴＧ２に０Ｖの電圧が、ドレイン電極に５Ｖの電圧が印加されているため、オフ状態になっている。従って、既にデータの書き込みを終了したメモリセル２０Ｂ、２０Ｄには、ビット線ＢＬ２の５Ｖの電圧は到達せず、ＭＦＳＦＥＴのドレイン電極には、ソース線ＳＬと同じ０Ｖの電圧が印加される。そのため、ＭＦＳＦＥＴの第１のゲート電極ＢＧ１、２に０Ｖの電圧が印加されていても、ＭＦＳＦＥＴの強誘電体膜には電界が印加されない。つまり、メモリセル２０Ｂ、Ｄに書き込まれたデータはディスターブされることはない。
【０１１６】
一方、選択された行に配置されたメモリセルのうち、ビット線ＢＬ１に接続されたメモリセル２０ＥのＭＩＳＦＥＴは、第２のゲート電極ＴＧ３及びドレイン電極に０Ｖの電圧が印加されているため、オン状態になっている。しかしながら、ビット線ＢＬ２には０Ｖの電圧が印加されているため、既にデータの書き込みを終了したメモリセル２０Ａ、２０Ｃにビット線ＢＬ２の電圧が到達しても、ＭＦＳＦＥＴのドレイン電極及び第１のゲート電極ＢＧ１、２には０Ｖの電圧が印加されるため、ＭＦＳＦＥＴの強誘電体膜には電界が印加されない。つまり、メモリセル２０Ａ、２０Ｃに書き込まれたデータはディスターブされることはない。
【０１１７】
以上説明したように、行方向に接続された複数の半導体メモリセルへのデータ書き込みは、リセット動作を行った後、ソース線に近い行から、ビット線に近い行に順次行われる。その際、選択された行の各半導体メモリセルへデータを書き込むとき、ＭＦＳＦＥＴ（メモリ素子）の強誘電体膜の分極状態を、ＭＦＳＦＥＴをオフ状態にする書き込みを行う場合には、ＭＩＳＦＥＴ（選択スイッチング素子）をオフ状態にする。これにより、既にデータの書き込みを終了したメモリセルのＭＦＳＦＥＴには、強誘電体膜に電界が印加されないため、書き込まれたデータがディスターブされることはない。
【０１１８】
なお、本実施形態では、全ての半導体メモリセルのＭＦＳＦＥＴをオフ状態にするリセット動作を行った。この場合、「ＭＦＳＦＥＴをオフ状態にする書き込み」は、別の言い方をすれば、「リセット動作時のＭＦＳＦＥＴの分極状態を反転させない書き込み」と言うことができる。
【０１１９】
また、全ての半導体メモリセルのＭＦＳＦＥＴをオフ状態にするリセット動作を行った場合には、選択された行の各半導体メモリセルへのデータ書き込みの際、書き込み前の全ての半導体メモリセル、すなわち、選択された行よりもビット線に近い側にある全ての行の半導体メモリセルのＭＩＳＦＥＴ（選択スイッチング素子）をオン状態にすることが好ましい。これにより、ビット線に印加された書き込み電圧を、選択された行にある半導体メモリセルまで到達させることができ、所定の書き込み動作を行うことができる。
【０１２０】
また、選択された行の各半導体メモリセルへのデータ書き込みの際、選択された行よりもビット線に近い側にある全ての行の半導体メモリセルの第１のゲート電極には、リセット時に印加された電圧を印加することが好ましい。これにより、書き込み前の半導体メモリセルのＭＦＳＦＥＴには、強誘電体膜に電界が印加されないため、リセット動作時の状態を維持することができる。
【０１２１】
上記の実施形態では、半導体メモリセルのＭＩＳＦＥＴ（選択スイッチング素子）をノーマリオン型にしたが、この場合、ＭＩＳＦＥＴ及びビット線に印加する電圧を、０Ｖ及び５Ｖ（電圧の大きさは任意）の２種類のみで書き込み動作を行うことができるため、制御に必要な電位の数が削減され、回路構成を簡単にすることができる。勿論、ＭＩＳＦＥＴをノーマリオフ型にしても、ＭＩＳＦＥＴ及びビット線に所定の電圧を印加することによって、上記の書き込み動作を制御することはできる。
【０１２２】
また、ＭＦＳＦＥＴの駆動電圧と、ＭＩＳＦＥＴの駆動電圧とは等しくすることによっても、制御に必要な電位の数が削減され、回路構成を簡単にすることができる。
【０１２３】
（第３の実施形態の変形例）
第３の実施形態では、全ての半導体メモリセルのＭＦＳＦＥＴをオフ状態にするリセット動作を行った。本変形例では、全ての半導体メモリセルのＭＦＳＦＥＴをオン状態にするリセット動作を行った場合の書き込み動作を説明する。なお、半導体メモリセルのレイアウトは、第３の実施形態の場合と同じである。また、第３の実施形態と共通する動作については、詳細な説明は省略する。
【０１２４】
まず、図２３（ａ）、（ｂ）を参照しながら、半導体メモリセル（以下では、単に「メモリセル」という）への書き込み動作を行う前のリセット動作を説明する。図２３（ａ）は、メモリセルのレイアウトを示した回路図で、図２３（ｂ）は、リセット動作のタイミングを示すタイムチャートである。
【０１２５】
図２３（ｂ）に示すように、パルス信号sel１を印加して、選択トランジスタＳＢＬ１、ＳＢＬ２をオンする。ただし、選択トランジスタＳＢＬ１、ＳＢＬ２も、ＭＩＳＦＥＴと同様にノーマリオン型とすれば、パルス信号sel１の印加は不要である。そして、全てのメモリセルのＭＩＳＦＥＴの第２のゲート電極ＴＧ１〜３、及びビット線ＢＬ１、ＢＬ２に０Ｖの電圧を印加する。これにより、全てのメモリセルのＭＩＳＦＥＴ（ＭＩＳＦＥＴはノーマリオン型）はオン状態になる。従って、全てのメモリセルのＭＦＳＦＥＴのドレイン電極には、ビット線ＢＬ１、ＢＬ２の０Ｖの電圧が印加される。一方、全てのメモリセルのＭＦＳＦＥＴの第１のゲート電極ＢＧ１〜３には、５Ｖの電圧を印加する。これにより、全てのＭＦＳＦＥＴはオン状態にリセットされる。
【０１２６】
次に、図２４（ａ）、（ｂ）を用いて、ソース線ＳＬに最も近い行に配列しているメモリセル２０Ａ、２０Ｂにデータを書き込む動作を説明する。
【０１２７】
図２４（ｂ）に示すように、パルス信号sel１を印加して、選択トランジスタＳＢＬ１、ＳＢＬ２をオンする。また、パルス信号sel２を印加して、選択トランジスタＳＳＬ１、ＳＳＬ２をオンする。そして、非選択行にあるメモリセル２０Ｃ、２０Ｄ、２０Ｅ、２０ＦのＭＩＳＦＥＴの第２のゲート電極ＴＧ２、３に５Ｖの電圧を、選択行にあるメモリセル２０Ａ、２０ＢのＭＩＳＦＥＴの第２のゲート電極ＴＧ１に０Ｖの電圧をそれぞれ印加する。そして、ビット線ＢＬ１及びＢＬ２には、それぞれ０Ｖ及び５Ｖの書き込み電圧を印加する。次いで、非選択行にあるメモリセル２０Ｃ、２０Ｄ、２０Ｅ、２０ＦのＭＦＳＦＥＴの第１のゲート電極ＢＧ２、３に５Ｖの電圧を、選択行にあるメモリセル２０Ａ、２０ＢのＭＦＳＦＥＴの第１のゲート電極ＢＧ１に０Ｖの電圧をそれぞれ印加する。
【０１２８】
このとき、選択行にあるメモリセル２０ＡのＭＦＳＦＥＴのドレイン電極には、メモリセル２０Ｄ、２０ＦのＭＩＳＦＥＴがオン状態であるため、ビット線ＢＬ１の０Ｖの電圧がそのまま印加されるが、メモリセル２０ＡのＭＦＳＦＥＴの第１のゲート電極ＢＧ１にも０Ｖの電圧が印加されているため、ＭＦＳＦＥＴの強誘電体膜の分極反転は起こらず、オン状態が維持される。
【０１２９】
一方、選択行にあるメモリセル２０ＢのＭＦＳＦＥＴのドレイン電極には、メモリセル２０Ｃ、２０ＥのＭＩＳＦＥＴがオン状態であるため、ビット線ＢＬ２の５Ｖの電圧がそのまま印加される。従って、メモリセル２０ＢのＭＦＳＦＥＴの第１のゲート電極ＢＧ１には０Ｖの電圧が印加されているため、ＭＦＳＦＥＴの強誘電体膜の分極は反転されてオフ状態になる。
【０１３０】
すなわち、上記の書き込み動作によって、選択された行に配置されたメモリセルのうち、ビット線ＢＬ１に接続されたメモリセル２０Ａには、データ”１”（ＭＦＳＦＥＴがオン状態）のデータが、また、ビット線ＢＬ２に接続されたメモリセル２０Ｂにはデータ”０”（ＭＦＳＦＥＴがオフ状態）のデータがそれぞれ書き込まれたことになる。
【０１３１】
なお、書き込み前の非選択行にあるメモリセルのうち、ビット線ＢＬ１に接続されたメモリセル２０Ｃ、２０ＥのＭＦＳＦＥＴのドレイン電極及び第１のゲート電極ＢＧ２、３には５Ｖの電圧が印加されるため、ＭＦＳＦＥＴの強誘電体膜の分極反転は起きない。また、ビット線ＢＬ２に接続されたメモリセル２０Ｄ、２０ＦのＭＦＳＦＥＴのドレイン電極及び第１のゲート電極ＢＧ２、３には５Ｖの電圧が印加されるため、ＭＦＳＦＥＴの強誘電体膜の分極反転は起きない。そのため、選択行にあるメモリセルへのデータの書き込み時に、非選択行にあるメモリセルのリセット状態は維持される。
【０１３２】
次に、図２５（ａ）、（ｂ）を用いて、ソース線ＳＬから二番目に近い行に配列しているメモリセル２０Ｃ、２０Ｄにデータを書き込む動作を説明する。
【０１３３】
図２５（ｂ）に示すように、パルス信号sel１を印加して、選択トランジスタＳＢＬ１、ＳＢＬ２をオンする。また、パルス信号sel２を印加して、選択トランジスタＳＳＬ１、ＳＳＬ２をオンする。そして、非選択行にあるメモリセル２０Ａ、２０Ｂ、２０Ｅ、２０ＦのＭＩＳＦＥＴの第２のゲート電極ＴＧ１、３に５Ｖの電圧を、選択行にあるメモリセル２０Ｃ、２０ＤのＭＩＳＦＥＴの第２のゲート電極ＴＧ２に０Ｖの電圧をそれぞれ印加する。そして、ビット線ＢＬ１及びＢＬ２には、それぞれ５Ｖ及び０Ｖの書き込み電圧を印加する。次いで、非選択行にあるメモリセルのうち、既に書き込みを終了したメモリセル２０Ａ、２０ＢのＭＦＳＦＥＴの第１のゲート電極ＢＧ１には０Ｖの電圧を、書き込み前のメモリセル２０Ｅ、２０ＦのＭＦＳＦＥＴの第１のゲート電極ＢＧ３には５Ｖの電圧をそれぞれ印加する。一方、選択行にあるメモリセル２０Ｃ、２０ＤのＭＦＳＦＥＴの第１のゲート電極ＢＧ２に０Ｖの電圧を印加する。
【０１３４】
このとき、選択行にあるメモリセル２０ＣのＭＦＳＦＥＴのドレイン電極には、メモリセル２０ＥのＭＩＳＦＥＴはオン状態であるため、ビット線ＢＬ１の５Ｖの電圧がそのまま印加される。従って。メモリセル２０ＣのＭＦＳＦＥＴの第１のゲート電極ＢＧ２には０Ｖの電圧が印加されているため、ＭＦＳＦＥＴの強誘電体膜は反転してオフ状態となる。
【０１３５】
一方、選択行にあるメモリセル２０ＤのＭＦＳＦＥＴのドレイン電極には、メモリセル２０ＦのＭＩＳＦＥＴがオン状態であるため、ビット線ＢＬ２の０Ｖの電圧がそのまま印加されるが、メモリセル２０ＤのＭＦＳＦＥＴの第１のゲート電極ＢＧ２にも０Ｖの電圧が印加されているため、ＭＦＳＦＥＴの強誘電体膜は分極反転されず、オン状態が維持される。
【０１３６】
すなわち、上記の書き込み動作によって、選択された行に配置されたメモリセルのうち、ビット線ＢＬ１に接続されたメモリセル２０Ｃには、データ”０”（ＭＦＳＦＥＴがオフ状態）のデータが、また、ビット線ＢＬ２に接続されたメモリセル２０Ｄにはデータ”１”（ＭＦＳＦＥＴがオン状態）のデータがそれぞれ書き込まれたことになる。
【０１３７】
ところで、選択された行に配置されたメモリセルのうち、ビット線ＢＬ１に接続されたメモリセル２０ＣのＭＩＳＦＥＴは、第２のゲート電極ＴＧ２に０Ｖの電圧が、ドレイン電極に５Ｖの電圧が印加されているため、オフ状態になっている。従って、既にデータの書き込みを終了したメモリセル２０Ａには、ビット線ＢＬ１の５Ｖの電圧は到達せず、ＭＦＳＦＥＴのドレイン電極には、ソース線ＳＬと同じ０Ｖの電圧が印加される。そのため、ＭＦＳＦＥＴの第１のゲート電極ＢＧ１に０Ｖの電圧が印加されていても、ＭＦＳＦＥＴの強誘電体膜には電界が印加されない。つまり、メモリセル２０Ａに書き込まれたデータ”１”はディスターブされることはない。
【０１３８】
一方、選択された行に配置されたメモリセルのうち、ビット線ＢＬ２に接続されたメモリセル２０ＤのＭＩＳＦＥＴは、第２のゲート電極ＴＧ２及びドレイン電極に０Ｖの電圧が印加されているため、オン状態になっている。しかしながら、ビット線ＢＬ２には０Ｖの電圧が印加されているため、既にデータの書き込みを終了したメモリセル２０Ｂにビット線ＢＬ２の電圧が到達しても、ＭＦＳＦＥＴのドレイン電極及び第１のゲート電極ＢＧ１には０Ｖの電圧が印加されるため、ＭＦＳＦＥＴの強誘電体膜には電界が印加されない。つまり、メモリセル２０Ｂに書き込まれたデータ”０”はディスターブされることはない。
【０１３９】
次に、図２６（ａ）、（ｂ）を用いて、ビット線ＢＬ１、ＢＬ２に最も近い行に配列しているメモリセル２０Ｅ、２０Ｆにデータを書き込む動作を説明する。
【０１４０】
図２６（ｂ）に示すように、パルス信号sel１を印加して、選択トランジスタＳＢＬ１、ＳＢＬ２をオンする。また、パルス信号sel２を印加して、選択トランジスタＳＳＬ１、ＳＳＬ２をオンする。そして、非選択行にあるメモリセル２０Ａ、２０Ｂ、２０Ｃ、２０ＤのＭＩＳＦＥＴの第２のゲート電極ＴＧ１、２に５Ｖの電圧を、選択行にあるメモリセル２０Ｅ、２０ＦのＭＩＳＦＥＴの第２のゲート電極ＴＧ３に０Ｖの電圧をそれぞれ印加する。そして、ビット線ＢＬ１及びＢＬ２には、それぞれ０Ｖ及び５Ｖの書き込み電圧を印加する。次いで、非選択行にあるメモリセル２０Ａ、２０Ｂ、２０Ｃ、２０ＤのＭＦＳＦＥＴの第１のゲート電極ＢＧ１、２に０Ｖの電圧を、選択行にあるメモリセル２０Ｅ、２０ＦのＭＦＳＦＥＴの第１のゲート電極ＢＧ３に０Ｖの電圧をそれぞれ印加する。
【０１４１】
このとき、選択行にあるメモリセル２０ＥのＭＦＳＦＥＴのドレイン電極には、ビット線ＢＬ２の０Ｖの電圧がそのまま印加されるが、メモリセル２０ＥのＭＦＳＦＥＴの第１のゲート電極ＢＧ３にも０Ｖの電圧が印加されているため、ＭＦＳＦＥＴの強誘電体膜は分極反転されず、オン状態が維持される。
【０１４２】
一方、選択行にあるメモリセル２０ＦのＭＦＳＦＥＴのドレイン電極には、ビット線ＢＬ１の５Ｖの電圧がそのまま印加される。従って、メモリセル２０ＦのＭＦＳＦＥＴの第１のゲート電極ＢＧ３には０Ｖの電圧が印加されているため、ＭＦＳＦＥＴの強誘電体膜の分極は反転してオフ状態になる。
【０１４３】
すなわち、上記の書き込み動作によって、選択された行に配置されたメモリセルのうち、ビット線ＢＬ１に接続されたメモリセル２０Ｅは、データ”１”（ＭＦＳＦＥＴがオン状態）のデータが、また、ビット線ＢＬ２に接続されたメモリセル２０Ｆにはデータ”０”（ＭＦＳＦＥＴがオフ状態）のデータがそれぞれ書き込まれたことになる。
【０１４４】
また、選択された行に配置されたメモリセルのうち、ビット線ＢＬ２に接続されたメモリセル２０ＦのＭＩＳＦＥＴは、第２のゲート電極ＴＧ３に０Ｖの電圧が、ドレイン電極に５Ｖの電圧が印加されているため、オフ状態になっている。従って、既にデータの書き込みを終了したメモリセル２０Ｂ、２０Ｄには、ビット線ＢＬ２の５Ｖの電圧は到達せず、ＭＦＳＦＥＴのドレイン電極には、ソース線ＳＬと同じ０Ｖの電圧が印加される。そのため、ＭＦＳＦＥＴの第１のゲート電極ＢＧ１、２に０Ｖの電圧が印加されていても、ＭＦＳＦＥＴの強誘電体膜には電界が印加されない。つまり、メモリセル２０Ｂ、２０Ｄに書き込まれたデータはディスターブされることはない。
【０１４５】
一方、選択された行に配置されたメモリセルのうち、ビット線ＢＬ１に接続されたメモリセル２０ＥのＭＩＳＦＥＴは、第２のゲート電極ＴＧ３及びドレイン電極に０Ｖの電圧が印加されているため、オン状態になっている。しかしながら、ビット線ＢＬ１には０Ｖの電圧が印加されているため、既にデータの書き込みを終了したメモリセル２０Ａ、２０Ｃにビット線ＢＬ１の電圧が到達しても、ＭＦＳＦＥＴのドレイン電極及び第１のゲート電極ＢＧ１、２には０Ｖの電圧が印加されるため、ＭＦＳＦＥＴの強誘電体膜には電界が印加されない。つまり、メモリセル２０Ａ、２０Ｃに書き込まれたデータはディスターブされることはない。
【０１４６】
以上説明したように、行方向に接続された複数のメモリセルへのデータ書き込みは、リセット動作を行った後、ソース線ＳＬに近い行から、ビット線に近い行に順次行われる。その際、選択された行の各半導体メモリセルへデータを書き込むとき、ＭＦＳＦＥＴ（メモリ素子）の強誘電体膜の分極状態を、ＭＦＳＦＥＴをオフ状態にする書き込みを行う場合には、ＭＩＳＦＥＴ（選択スイッチング素子）をオフ状態にする。これにより、既にデータの書き込みを終了したメモリセルのＭＦＳＦＥＴには、強誘電体膜に電界が印加されないため、書き込まれたデータがディスターブされることはない。
【０１４７】
なお、本実施形態では、全ての半導体メモリセルのＭＦＳＦＥＴをオン状態にするリセット動作を行った。この場合、「ＭＦＳＦＥＴをオフ状態にする書き込み」は、別の言い方をすれば、「リセット動作時のＭＦＳＦＥＴの分極状態を反転させる書き込み」と言うことができる。
【０１４８】
また、全ての半導体メモリセルのＭＦＳＦＥＴをオン状態にするリセット動作を行った場合においても、ＭＦＳＦＥＴをオフ状態にするリセット動作を行った場合と同様に、選択された行の各半導体メモリセルへのデータ書き込みの際、書き込み前の全ての半導体メモリセル、すなわち、選択された行よりもビット線に近い側にある全ての行の半導体メモリセルのＭＩＳＦＥＴ（選択スイッチング素子）をオン状態にすることが好ましい。これにより、ビット線に印加された書き込み電圧を、選択された行にある半導体メモリセルまで到達させることができ、所定の書き込み動作を行うことができる。
【０１４９】
また、選択された行の各半導体メモリセルへのデータ書き込みの際、選択された行よりもビット線に近い側にある全ての行の半導体メモリセルの第１のゲート電極には、リセット時に印加された電圧を印加することが好ましい。これにより、書き込み前の半導体メモリセルのＭＦＳＦＥＴには、強誘電体膜に電界が印加されないため、リセット動作時の状態を維持することができる。
【０１５０】
なお、本実施形態においては、負電圧もしくはここに挙げた電圧以外を用いた場合でも、全てのメモリ素子の強誘電体膜の分極を同一方向に揃えるリセット動作を行った後、ソース線に近い行から順次行われ、メモリ素子の強誘電体膜の分極状態を、ＭＦＳＦＥＴをオフ状態にする書き込みを行う場合に、ＭＩＳＦＥＴをオフ状態にすることで同様の効果を得ることができる。
【０１５１】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。例えば、上記実施形態では、ソース、ドレイン電極１５ｓ、１５ｄは、半導体膜１４と常誘電体膜１６との間に配置したが、半導体膜１４と強誘電体膜１３との間に配置してもよい。
【０１５２】
また、上記実施形態では、基板１１にＳＴＯ基板やＳｉ基板を用いたが、例えば、シリコン基板上に絶縁膜を形成したものや、サファイア、ランタン・アルミ酸化物（ＬａＡｌＯ３）からなる基板を用いてもよい。また、強誘電体膜１３にＰＺＴ膜を用いたが、例えば、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４−ｘＬａｘＴｉ３Ｏ１２等を用いてもよい。また、チャネル層となる半導体膜１４にＺｎＯ膜を用いたが、例えば、ＷＯ３、ＩＴＯ（ＩｎＯ−ＳｎＯ）、ＩＧＺＯ（ＩｎＧａＯ３（ＺｎＯ）５）、ＳＴＯ、ＬＳＣＯ（Ｌａ２−ｘＳｒｘＣｕＯ４）、ＬＣＭＯ（Ｌａ１−ｘＣａｘＭｎＯ３）、ＰＣＭＯ（Ｐｒ１−ｘＣａｘＭｎＯ３）等の、透明なもの、超伝導を示すもの、モット転移を示すものを含む酸化物半導体、あるいは窒化インジウム（ＩｎＮ）、窒化ガリウム（ＧａＮ）などの窒化物半導体などを用いてもよい。また、常誘電体膜１６にＳｉＮ膜を用いたが、例えば、酸化マグネシウム膜（ＭｇＯ）、マグネシウムを添加したＺｎＯ膜（ＭｇｘＺｎ１−ｘＯ）、窒化アルミニウム（ＡｌＮ）膜、酸化アルミニウム（Ａｌ２Ｏ３）膜などを用いてもよい。また、各電極には、ＩＴＯ、ＺｉＴＯ（Ｚｎ−Ｉｎ−Ｓｎ−Ｏ）なども使用することができる。
【０１５３】
また、上記第２の実施形態では、第１のゲート電極１２を、ＳＲＯ膜／Ｐｔ膜／Ｔｉ膜の積層膜で構成することにより、ＭＩＳＦＥＴをノーマリオン型の電界効果トランジスタにしたが、これに限らず、例えば、ＭＩＳＦＥＴのゲート絶縁膜１６に欠陥を導入したり、ゲート絶縁膜１６を電荷トラップ層を含む層（例えば、ＳＯＮＯＳ；silicon oxide nitride oxide semiconductor）で構成したり、あるいは、第２のゲート電極１７の仕事関数を制御することによって、ＭＩＳＦＥＴをノーマリオン型にすることができる。
【０１５４】
また、上記第３の実施形態では、ＭＩＳＦＥＴ、ＭＦＳＦＥＴ、ビット線に印加する電圧は、０Ｖまたは５Ｖとしたが、これに限らず、上記に説明した動作を行う範囲において、他の電圧（負電圧も含む）にしてもよい。
【産業上の利用可能性】
【０１５５】
本発明は、セルサイズが小さく、データの書き込み、読み出し動作の制御性に優れた半導体メモリセル、あるいは、駆動時におけるディスターブ発生のない低消費電力の半導体記憶装置に有用である。
【符号の説明】
【０１５６】
１１      基板 
１２      第１のゲート電極 
１３      ゲート絶縁膜（強誘電体膜） 
１４      半導体膜（チャネル層） 
１５ｓ、１５ｄ      ソース・ドレイン電極 
１６      ゲート絶縁膜（常誘電体膜） 
１７      第２のゲート電極 
２０      半導体メモリセル 
２１      第１の電界効果トランジスタ（メモリ素子）
２２      第２の電界効果トランジスタ（選択スイッチング素子） 
５０      半導体メモリセル 
５１、５２      選択トランジスタ 
６１      メモリブロック 
６２      ソース線 
７１、７２    半導体メモリセル
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ゲート絶縁膜が強誘電体膜で構成された第１の電界効果トランジスタからなるメモリ素子と、
ゲート絶縁膜が常誘電体膜で構成された第２の電界効果トランジスタからなる選択スイッチング素子と
を備えた半導体メモリセルであって、
前記強誘電体膜と前記常誘電体膜とは、化合物半導体からなる半導体膜を介して積層されており、
前記強誘電体膜側に、前記第１の電界効果トランジスタの第１のゲート電極が形成され、
前記常誘電体膜側に、前記第１のゲート電極に対向して、前記第２の電界効果トランジスタの第２のゲート電極が形成されており、
前記半導体膜は、前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタの共通のチャネル層を構成している、半導体メモリセル。
【請求項２】
前記半導体膜のチャネル抵抗は、前記強誘電体膜の分極状態と、前記第２のゲート電極に印加される電圧とによって、独立に制御される、請求項１に記載の半導体メモリセル。
【請求項３】
前記半導体膜は、同一導電型の化合物半導体からなる、請求項１に記載の半導体メモリセル。
【請求項４】
前記半導体膜は、酸化物半導体または窒化物半導体からなる、請求項１に記載の半導体メモリセル。
【請求項５】
前記半導体膜中のキャリアは、電子または正孔のみである、請求項１に記載の半導体メモリセル。
【請求項６】
前記強誘電体膜の容量と前記常誘電体膜の容量とは、略同一の大きさである、請求項１に記載の半導体メモリセル。
【請求項７】
前記メモリ素子に書き込まれたデータの読み出しは、
前記第２のゲート電極に所定の電圧を印加して、前記選択スイッチング素子をオフ状態にし、
前記強誘電体膜の分極状態に応じて前記チャネル層を流れる電流を検出することによって行われる、請求項１に記載の半導体メモリセル。
【請求項８】
前記第１及び第２のゲート電極を挟んで、前記半導体膜上に、前記第１及び第２の電界効果トランジスタに共通のソース・ドレイン電極が形成されている、請求項１に記載の半導体メモリセル。
【請求項９】
請求項１に記載の半導体メモリセルの製造方法であって、
基板上に第１のゲート電極を形成する工程と、
前記基板上に、前記第１のゲート電極を覆うように、強誘電体膜及び化合物半導体からなる半導体膜を連続して形成する工程と、
前記半導体膜上に、常誘電体膜を形成する工程と、
前記常誘電体膜上に、前記第１のゲート電極に対向した位置に第２のゲート電極を形成する工程と
を含む、半導体メモリセルの製造方法。
【請求項１０】
請求項１に記載の半導体メモリセルが複数個直列に接続されている、半導体記憶装置。
【請求項１１】
前記第２の電界効果トランジスタはノーマリオン型である、請求項１０に記載の半導体記憶装置。
【請求項１２】
選択された半導体メモリセルへのデータ書き込みは、該半導体メモリセルの第１のゲート電極に所定の電圧を印加して、強誘電体膜の分極状態を変化させることによって行われる、請求項１１に記載の半導体記憶装置。
【請求項１３】
複数の半導体メモリセルがアレイ状に配列された半導体記憶装置であって、
前記半導体メモリセルは、
ゲート絶縁膜が強誘電体膜で構成された第１の電界効果トランジスタからなるメモリ素子と、ゲート絶縁膜が常誘電体膜で構成された第２の電界効果トランジスタからなる選択スイッチング素子とが並列に接続された構成をなし、
列方向に接続された前記複数の半導体メモリセルの一端にある半導体メモリセルは、接地電位のソース線に、他端にある半導体メモリセルは、書き込み電圧が印加されるビット線に、それぞれ接続されており、
行方向に接続された前記複数の半導体メモリセルへのデータ書き込みは、
全ての前記半導体メモリセルにおける前記メモリ素子の強誘電体膜の分極を同一の方向に揃えるリセット動作を行った後、前記ソース線に近い行から、前記ビット線に近い行に順次行われ、
選択された行の前記各半導体メモリセルへのデータ書き込みの際、前記メモリ素子の強誘電体膜の分極状態を、前記第１の電界効果トランジスタをオフ状態にする書き込みを行う場合、前記選択スイッチング素子をオフ状態にする、半導体記憶装置。
【請求項１４】
前記強誘電体膜と前記常誘電体膜とは、化合物半導体からなる半導体膜を介して積層されており、
前記強誘電体膜側に、前記第１の電界効果トランジスタの第１のゲート電極が形成され、前記常誘電体膜側に、前記第１のゲート電極に対向して、前記第２の電界効果トランジスタの第２のゲート電極が形成されており、
前記半導体膜は、前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタの共通のチャネル層を構成している、請求項１３に記載の半導体記憶装置。
【請求項１５】
前記リセット動作において、全ての前記半導体メモリセルにおける前記第１の電界効果トランジスタはオフ状態にされる、請求項１３に記載の半導体記憶装置。
【請求項１６】
選択された行の前記各半導体メモリセルへのデータ書き込みの際、選択された行よりもビット線に近い側にある全ての行の半導体メモリセルの選択スイッチング素子をオン状態にする、請求項１５に記載の半導体記憶装置。
【請求項１７】
選択された行の前記各半導体メモリセルへのデータ書き込みの際、選択された行よりもソース線に近い側にある全ての行の半導体メモリセルの選択スイッチング素子をオン状態にする、請求項１５に記載の半導体記憶装置。
【請求項１８】
選択された行の前記各半導体メモリセルへのデータ書き込みの際、選択された行よりもビット線に近い側にある全ての行の半導体メモリセルの第１のゲート電極には、リセット時に印加された電圧が印加される、請求項１３に記載の半導体記憶装置。
【請求項１９】
前記第２の電界効果トランジスタは、ノーマリオン型である、請求項１３に記載の半導体記憶装置。
【請求項２０】
前記半導体膜のチャネル抵抗は、前記第１のゲート電極に印加される電圧と、前記第２のゲート電極に印加される電圧とによって、独立に制御される、請求項１４に記載の半導体記憶装置。
【請求項２１】
前記リセット動作は、全ての前記半導体メモリセルの前記選択スイッチング素子をオン状態にするとともに、全ての前記ビット線に第１の電圧を印加し、全ての半導体メモリセルの前記第１のゲート電極に第２の電圧を印加することによって行われる、請求項１３に記載の半導体記憶装置。
【請求項２２】
前記第１の電界効果トランジスタの駆動電圧と、前記第２の電界効果トランジスタの駆動電圧とは等しい、請求項１３に記載の半導体記憶装置。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2010097862.tif 000030
【図２】
2010097862.tif 000031
【図３】
2010097862.tif 000032
【図４】
2010097862.tif 000033
【図５】
2010097862.tif 000034
【図６】
2010097862.tif 000035
【図７】
2010097862.tif 000036
【図８】
2010097862.tif 000037
【図９】
2010097862.tif 000038
【図１０】
2010097862.tif 000039
【図１１】
2010097862.tif 000040
【図１２】
2010097862.tif 000041
【図１３】
2010097862.tif 000042
【図１４】
2010097862.tif 000043
【図１５】
2010097862.tif 000044
【図１６】
2010097862.tif 000045
【図１７】
2010097862.tif 000046
【図１８】
2010097862.tif 000047
【図１９】
2010097862.tif 000048
【図２０】
2010097862.tif 000049
【図２１】
2010097862.tif 000050
【図２２】
2010097862.tif 000051
【図２３】
2010097862.tif 000052
【図２４】
2010097862.tif 000053
【図２５】
2010097862.tif 000054
【図２６】
2010097862.tif 000055
【図２７】
2010097862.tif 000056
【国際調査報告】
2010097862.tif 000057
2010097862.tif 000058
2010097862.tif 000059
2010097862.tif 000060